(57)【要約】      （修正有）【課題】電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングにおいて、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧する。【解決手段】各ＮＡＮＤストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、書き込みシーケンスの初期段階において、ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、セルソース線からの容量カップリングにより電源電圧以上に昇圧させる。【選択図】図５
2011060377.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングが配列され、各ＮＡＮＤストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、
書き込みシーケンスの初期段階において、前記ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、前記セルソース線からの容量カップリングにより電源電圧以上に昇圧させる
ことを特徴とする半導体記憶装置。
【請求項２】
書き込みシーケンスの初期段階において、
書き込みビット線及び書き込み禁止ビット線をそれぞれ接地電圧Ｖｓｓ及び電源電圧Ｖｄｄに充電した後、フローティング状態に設定し、
前記セルソース線に電源電圧Ｖｄｄを与えて前記書き込み禁止ビット線をブーストすることにより、書込み禁止セルのチャネルを電源電圧Ｖｄｄ以上に昇圧させる
請求項１記載の半導体記憶装置。
【請求項３】
書き込み時同時選択されるビット線の総容量が前記セルソース線の容量の５倍以上である
請求項１記載の半導体記憶装置。
【請求項４】
電源電圧がＶｄｄ＝２．５Ｖ以下である
請求項１記載の半導体記憶装置。
【請求項５】
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングを構成し、ＮＡＮＤストリング内の各メモリセルの制御ゲートが異なるワード線に接続されて、ワード線を共有するＮＡＮＤストリングの集合が１ブロックを構成し、各ブロック内で各ＮＡＮＤストリングの一端がそれぞれ第１の選択ゲートトランジスタを介して異なるビット線に、各ブロック内で各ＮＡＮＤストリングの他端が第２の選択ゲートトランジスタを介して共通のセルソース線に接続されたセルアレイを有する半導体記憶装置の書き込み制御方法であって、
選択されたブロック内のＮＡＮＤストリングの第１の選択ゲートトランジスタをオンにして、センスアンプ回路が保持する１ページの書き込みデータに従って、“０”書き込みビット線及びこれにつながるセルチャネルを接地電圧Ｖｓｓに、“１”書き込みビット線及びこれにつながるセルチャネルを電源電圧Ｖｄｄに初期充電し、
前記センスアンプ回路と各ビット線との間を切り離して前記セルソース線に電源電圧Ｖｄｄを与え、容量カップリングにより前記“１”書き込みビット線を初期充電されたＶｄｄより昇圧させ、
次いで、前記選択されたブロック内のＮＡＮＤストリングの第１の選択ゲートトランジスタのゲートレベルを下げて、“１”書き込みのセルチャネルをフローティング状態に設定した後、
前記選択されたブロック内の選択されたワード線に書き込み電圧を与える
ことを特徴とする半導体記憶装置の書き込み制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリセルアレイを有する半導体記憶装置とその書き込み制御方法に係り、特に書き込みシーケンス初期のビット線制御方式に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性メモリセルを用いた半導体記憶装置として、ＮＡＮＤ型フラッシュメモリがよく知られており、大容量化や多値化によりその需要はますます増大している。
【０００３】
ＮＡＮＤ型フラッシュメモリの書き込みは、選択ワード線に書き込み電圧を与え、選択セル（“０”書き込みセル）においてチャネルから浮遊ゲートに電子を注入させてしきい値を上昇させる、という動作として行われる。データ書き込みは、１ページ単位で同時に行われる。しきい値を上昇させない“１”書き込みセル（書き込み禁止セル）については、書き込み電圧印加時にチャネルをフローティングにして、その電位をワード線からのカップリングにより上昇させ、浮遊ゲートへの電子注入が生じないようにする。そのため書き込みシーケンスの初期に、ビット線制御により１ページのセルチャネルの初期充電を行なう。
【０００４】
具体的にセルチャネルの初期充電は、ビット線を介して、“１”書き込みセルのチャネルを電源電圧Ｖｄｄに充電してフローティングにし、“０”書き込みセルのチャネルを接地電圧Ｖｓｓに充電するという動作となる。これにより、その後選択ワード線に書き込み電圧を与え、非選択ワード線に書き込みパス電圧を与えたときに、“０”書き込みセルでは、浮遊ゲートとチャネル間に大きな電圧がかかり、“１”書き込みセルではチャネル電位がブーストされて電子注入が行なわれない、という書き込み制御が可能になる。
【０００５】
１”書き込みセルや非選択セルのチャネルを効率的にブーストすることは、これらのセルでの誤書き込みを防止するために重要であり、これまでに種々のセルフブースト技術が提案されている（例えば、特許文献１参照）。
【０００６】
電源電圧がＶｄｄ＝２．５Ｖの製品の場合は、書き込み時のチャネル初期充電が十分に可能である。しかし、電源電圧が例えばＶｄｄ＝１．８Ｖと低い製品（例えばモバイル向け等）の場合、チャネル初期充電が１．８Ｖに止まり、その後の書き込み時のチャネルブーストの効率が十分ではなくなり、これが書き込みディスターブの原因となる。
【０００７】
低電源電圧下でも昇圧回路を利用すれば、書き込み時のチャネルブーストを効率的に行なうことが可能である。しかし、同時書込みされる１ページのビット線総容量は、例えばページ長２ｋＢｙｔｅのＮＡＮＤフラッシュメモリで３ｎＦにもなる。従って、これらのビット線を充電する昇圧回路は面積が大きなものとなり、また消費電流も大きいものとなる。
【０００８】
特許文献１においては、書き込み時のチャネルブーストを効率的に行なうために、電源電圧Ｖｄｄに設定された選択ビット線を、ｐ型ウェル、非選択ビット線及びセルソース線からの容量カップリングにより昇圧させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−７０４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
この発明は、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧させるようにした半導体記憶装置とその書き込み制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一態様による半導体記憶装置は、
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングが配列され、各ＮＡＮＤストリングの一端がビット線に、他端が共通にセルソース線に接続されたセルアレイを有し、
書き込みシーケンスの初期段階において、前記ビット線を介して電源電圧に充電された書き込み禁止セルのチャネルを、前記セルソース線からの容量カップリングにより電源電圧以上に昇圧させる
ことを特徴としている。
【００１２】
この発明の他の態様による半導体記憶装置の書き込み制御方法は、
電気的書き換え可能な複数の不揮発性メモリセルが直列接続されたＮＡＮＤストリングを構成し、ＮＡＮＤストリング内の各メモリセルの制御ゲートが異なるワード線に接続されて、ワード線を共有するＮＡＮＤストリングの集合が１ブロックを構成し、各ブロック内で各ＮＡＮＤストリングの一端がそれぞれ第１の選択ゲートトランジスタを介して異なるビット線に、各ブロック内で各ＮＡＮＤストリングの他端が第２の選択ゲートトランジスタを介して共通のセルソース線に接続されたセルアレイを有する半導体記憶装置の書き込み制御方法であって、
選択されたブロック内のＮＡＮＤストリングの第１の選択ゲートトランジスタをオンにして、センスアンプ回路が保持する１ページの書き込みデータに従って、“０”書き込みビット線及びこれにつながるセルチャネルを接地電圧Ｖｓｓに、“１”書き込みビット線及びこれにつながるセルチャネルを電源電圧Ｖｄｄに初期充電し、
前記センスアンプ回路と各ビット線との間を切り離して前記セルソース線に電源電圧Ｖｄｄを与え、容量カップリングにより前記“１”書き込みビット線を初期充電されたＶｄｄより昇圧させ、
次いで、前記選択されたブロック内のＮＡＮＤストリングの第１の選択ゲートトランジスタのゲートレベルを下げて、“１”書き込みのセルチャネルをフローティング状態に設定した後、
前記選択されたブロック内の選択されたワード線に書き込み電圧を与える
ことを特徴としている。
【発明の効果】
【００１３】
この発明によれば、昇圧回路を用いず、ビット線間容量を利用することなくビット線を電源電圧より高いレベルに昇圧させるようにした半導体記憶装置とその書き込み制御方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】一実施の形態によるＮＡＮＤフラッシュメモリのブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイ構成を示す図である。
【図３】同フラッシュメモリのセンスアンプ構成を示す図である。
【図４】同フラッシュメモリのビット線容量の内訳をバイアス時とフローティング時について示す図である。
【図５】同フラッシュメモリの書き込みシーケンスのセルチャネル初期充電動作を説明するためのタイミング図である。
【図６】同じく従来例の動作タイミングを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１６】
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭ０−Ｍ３１とその両端に配置された二つの選択トランジスタＳ１，Ｓ２を基本とする。
【００１７】
ＮＡＮＤストリングＮＵは、その一端が選択トランジスタＳ１を介してビット線ＢＬ（ＢＬｅ又はＢＬｏ）に接続され、他端が選択トランジスタＳ２を介して、メモリアレイ１内で共通のセルソース線ＣＥＬＳＲＣに接続される。
【００１８】
メモリセルは例えば、Ｎ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲートを有するＭＯＳトランジスタである。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、データを不揮発に記憶させる。
【００１９】
ＮＡＮＤストリングＮＵ内の各メモリセルの制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２０】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤストリングの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，）が配列される。
【００２１】
ロウデコーダ２は、アドレスに従ってブロックを選択し、選択ブロック内のワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動する。
【００２２】
センスアンプ回路３は、１ページ分のセンスアンプＳ／Ａを有する。センスアンプ回路３とセルアレイ１の間では、１ページ単位で読み出し／書き込みデータが一括転送される。
【００２３】
カラムデコーダ４は、そのような書き込み／読み出しデータを１カラムずつ選択する。これにより、読み出し／書き込みデータＤａｔａについて、センスアンプ回路３と外部Ｉ／Ｏ端子の間で、シリアルデータ転送がなされる。
【００２４】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンドＣＭＤ入力を伴って実現している。コマンドＣＭＤは、Ｉ／Ｏバッファ６を介して内部コントローラ５に取り込まれ、デコードされて回路動作制御に供される。
【００２５】
内部コントローラ５は、外部制御信号（チップイネーブルＣＥｎ，書き込みイネーブルＷＥｎ，読み出しイネーブルＲＥｎ，アドレスラッチイネーブルＡＬＥ又はコマンドラッチイネーブルＣＬＥ等）と、データＩＯ端子から与えられるコマンドＣＭＤにより制御されて、書き込み、読み出し又は消去の内部動作制御を行なうことになる。
【００２６】
アドレスＡｄｄは、Ｉ／Ｏバッファ６を介してアドレスレジスタ７に取り込まれ、ロウデコーダ２及びカラムデコーダ４に転送されて、アドレス選択が行われる。
【００２７】
高電圧発生回路８は、内部コントローラ５に制御されて、書き込み電圧、書き込みパス電圧、読み出しパス電圧その他、ロウデコーダ２やセンスアンプ回路３に必要な高電圧（昇圧電圧）を発生する。
【００２８】
図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＢＬＳｅ，ＢＬＳｏにより駆動される選択トランジスタＳＴ１，ＳＴ２により、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの一方がノードＢＬＩを介してセンスアンプＳＡに接続される。
【００２９】
このとき非選択ビット線は、バイアス選択信号ＢＩＡＳｓｅ，ＢＩＡＳｏにより選択的に駆動される選択トランジスタＳＴ３，ＳＴ４により電圧供給端子ＢＬＣＲＬに接続される。電圧供給端子ＢＬＣＲＬは、非選択ビット線にバイアス電圧を与えるバイアス回路１５に接続されている。
【００３０】
即ち書き込み時、バイアス回路１５がオンになり、選択信号ＢＩＡＳｅ，ＢＩＡＳｏの一方がＶｄｄ、他方がＶｓｓになって、非選択ビット線にバイアス回路１５からＶｄｄが与えられる。これにより、非選択ビット線がシールド線として機能する。選択トランジスタＳＴ１−ＳＴ４は、高耐圧トランジスタである。
【００３１】
このセンスアンプ方式の場合は、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。
【００３２】
図３は、一つのセンスアンプＳＡの構成例を示す。ＴＣＡＰがセンスノードであり、これはクランプ用ＮＭＯＳトランジスタＱ１を介し、奇偶ビット線共通ノードＢＬＩに接続される。
【００３３】
キャパシタＣを介して接地されたセンスノードＴＣＡＰは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ１１のデータノードＤＬ１に接続されている。データラッチ１１は、書き込み／読み出しデータを保持するためのもので、クロックトインバータの入出力を交差接続して構成されている。
【００３４】
データラッチ１１のデータノードＤＬ１，ＤＬ１ｎは、カラム選択信号ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ７，Ｑ８を介して、データ線ＩＯ，ＩＯｎに接続されている。データノードＤＬ１ｎにはリセット用ＮＭＯＳトランジスタＱ４が接続されている。
【００３５】
センスノードＴＣＡＰには、ドレインを電圧供給端子（ＶＰＲＥ）に接続したプリチャージ用ＮＭＯＳトランジスタＱ２のソースが接続されている。これは、読み出し時ビット線プリチャージを行なうためのプリチャージ回路１３を構成する。
【００３６】
ＶＰＲＥ端子とセンスノードＴＣＡＰとの間に、データラッチ１１のデータノードＤＬ１，ＤＬ１ｎで制御されるＮＭＯＳトランジスタＱ６とＰＭＯＳトランジスタＱＰ１からなるＣＭＯＳスイッチと、制御信号ＰＲＥ１で駆動される転送トランジスタＱ５が直列に接続されている。この部分は、データラッチ１１の保持データの書き戻しを行なうための書き戻し回路１２を構成している。
【００３７】
この実施の形態では、書き込みシーケンスにおける、選択ビット線につながるセルチャネルの初期充電方式を改良している。図５は、実施の形態でのセルチャネル初期充電のタイミング図であり、図６は、比較のために示した従来例でセルチャネル初期充電の動作タイミングである。
【００３８】
実施の形態の効果を明らかにするため、先に従来例のチャネル初期充電動作を、図６を参照して説明する。タイミングｔ１で、選択ブロック内のビット線側選択ゲート線ＳＧＤをＶｓｇ（Ｖｔｈ低下なくＶｄｄを転送できる電圧）に立ち上げる。同時に転送信号ＢＬＣ１をＶｓｇに立ち上げ、センスアンプＳＡのデータラッチ１１が保持する書き込みデータ（“０”書き込みの場合Ｖｓｓ、“１”書き込みの場合Ｖｄｄ）をセンスノードＴＣＡＰに転送する。またセルソース線ＣＥＬＳＲＣには、セルソース線側選択ゲートトランジスタのリークを防止するべく、電圧Ｖｓｒｃを与える。
【００３９】
タイミングｔ２で非選択ビット線のバイアス回路１５をオンにして、端子ＢＬＣＲＬに電源電圧Ｖｄｄを出力し、同時にクランプ用トランジスタＱ１をＢＬＣＬＰ＝Ｖｓｇによりオンさせる。
【００４０】
そして、タイミングｔ３で選択信号ＢＬＳｅ，ＢＩＡＳｏを立ち上げて、ビット線充電を開始させる。即ち、非選択ビット線ＢＬｏは、ＢＩＡＳｏ＝Ｖｒｅａｄｈ（Ｖｔｈ低下なくＶｄｄを転送できる電圧）により、電源電圧Ｖｄｄに充電される。選択ビット線ＢＬｅは、センスノードＴＣＡＰに転送されている書き込みデータに応じて、“１”書き込みビット線（図６のＢＬｅの実線）はＶｄｄに、“０”書き込みビット線（図６のＢＬｅの破線）はＶｓｓに、それぞれバイアスされる。
【００４１】
そして、タイミングｔ６で選択ゲート線ＳＧＤのレベルを少し下げて、Ｖｓｇｄとする。これにより、“１”書き込みセルのチャネルはビット線と切り離されてＶｄｄのフローティングとなる。
【００４２】
この状態で以下、選択ワード線に書き込み電圧を印加し、非選択ワード線に書き込みパス電圧を印加して、書き込みを行なう。セルチャネルがＶｓｓに設定されている“０”書き込みセルでは、浮遊ゲートとセルチャネル間に大きな電圧がかかり、浮遊ゲートに電子が注入されて、しきい値が上昇する。“１”書き込みセル（書き込み禁止セル）では、フローティングのセルチャネルがカップリングで上昇して、電子注入は生じない。
【００４３】
なお実際の書込みでは、“１”書き込みセルや非選択セルで誤書き込み防止のためのチャネルブーストを効率的に行なうための種々のセルフブースト方式が提案されているが、その説明は省く。
【００４４】
以上の従来例によるチャネル初期充電動作では、前述したように電源電圧がＶｄｄ＝１．８Ｖと低い場合に、チャネル初期充電が１．８Ｖに止まり、その後のチャネルブーストが十分に行なわれなくなるおそれがある。この対策として、昇圧回路を用いてビット線をたとえば、２．５Ｖまで充電する方法も考えられる。しかしこの昇圧回路方式では、前述のように回路面積及び消費電力が大きいものとなる。
【００４５】
以上を考慮してこの実施の形態では、電源電圧Ｖｄｄに初期充電した書きこみ禁止の選択ビット線を一旦フローティングにして、セルソース線ＣＥＬＳＲＣ線をＶｄｄに充電することにより、セルソース線からの容量カップリングを利用してＶｄｄ＋αまで昇圧させる、という手法を採用する。
【００４６】
図５を参照して実施の形態のセルチャネル初期充電の動作を説明する。タイミングｔ１〜ｔ３の動作は、図６の従来例とほとんど同じであり、セルソース線ＣＥＬＳＲＣを接地電圧Ｖｓｓのまま保持するのが異なるのみである。
【００４７】
即ちタイミングｔ１で、選択ブロック内のビット線側選択ゲート線ＳＧＤをＶｓｇ（Ｖｔｈ低下なくＶｄｄを転送できる電圧）に立ち上げ、選択ゲートトランジスタＳ１をオンにする。同時にセンスアンプＳＡでは、転送信号ＢＬＣ１をＶｓｇに立ち上げ、データラッチ１１が保持する書き込みデータ（“０”書き込みの場合Ｖｓｓ、“１”書き込みの場合Ｖｄｄ）をセンスノードＴＣＡＰに転送する。
【００４８】
タイミングｔ２で非選択ビット線のバイアス回路１５をオンにし、端子ＢＬＣＲＬに電源電圧Ｖｄｄを与える。同時にクランプ用トランジスタＱ１をＢＬＣＬＰ＝Ｖｓｇによりオンさせる。
【００４９】
そして、タイミングｔ３で選択信号ＢＬＳｅ，ＢＩＡＳｏを立ち上げて、ビット線充電を開始させる。即ち、非選択ビット線ＢＬｏは、ＢＩＡＳｏ＝Ｖｒｅａｄｈ（Ｖｔｈ低下なくＶｄｄを転送できる電圧）により、端子ＢＬＣＲＬから電源電圧Ｖｄｄに充電される。選択ビット線ＢＬｅは、センスノードＴＣＡＰに転送されている書き込みデータに応じて、“１”書き込みビット線（図５のＢＬｅの実線）はＶｄｄに、“０”書き込みビット線（図５のＢＬｅの破線）はＶｓｓに、それぞれバイアスされる。
【００５０】
タイミングｔ４で選択信号ＢＩＡＳｏ，ＢＬＳｅを一旦立ち下げ、ビット線ＢＬｅ，ＢＬｏをセンスアンプＳＡ及びバイアス回路１５から切り離してフローティング状態にする。
【００５１】
図４は、ビット線容量の内訳を、バイアス状態とフローティング状態について示したものであるが、バイアス状態では隣接ビット線間及び隣々接ビット線間容量を合わせて８５％を占めるのに対し、フローティング状態ではビット線間容量が見かけ上０％になり、対セルソース線（ＣＥＬＳＲＣ）容量が３５％と大きくなることがわかる。このフローティング状態のビット線のセルソース線との容量カップリング比を利用して、ビット線をブーストするのがこの実施の形態の目的である。
【００５２】
即ち、タイミングｔ４でビット線をフローティングにした後、タイミングｔ５でセルソース線ＣＥＬＳＲＣを電源電圧Ｖｄｄに立ち上げる。これにより、ビット線ＢＬｅ，ＢＬｏは、セルソース線ＣＥＬＳＲＣからのカップリングにより、α（＝Ｖｄｄ×カップリング比）だけ昇圧される。即ち、“１”書き込（書き込み禁止）ビット線と非選択ビット線及びこれらに対応するセルチャネルが、Ｖｄｄ＋αに初期充電される。
【００５３】
以上のチャネル初期充電が終わったら、タイミングｔ６で選択ブロックのビット線側選択ゲート線ＳＧＤのバイアス電圧を少し下げてＶｓｇｄ（選択ゲートトランジスタがビット線レベルＶｄｄでカットオフするレベル）とし、“１”書き込みセルチャネルをビット線から切り離す。そして、タイミングｔ７で、選択信号ＢＩＡＳｏ，ＢＬＳｅを再びＶｒｅａｄｈに立ち上げて、非選択ビット線ＢＬｏをバイアス回路１５によりＶｄｄに、選択ビット線ＢＬｅについては、センスアンプＳＡにより、“１”書き込みビット線をＶｄｄに、“０”書き込みビット線をＶｓｓにする。
【００５４】
この後は図示しないがワード線を立ち上げて書き込みを行なう。即ち選択ワード線に書き込み電圧を、非選択ワード線に書き込みパス電圧を印加する。“０”書き込みセルでは、浮遊ゲートとセルチャネル間に大きな電圧がかかり、浮遊ゲートに電子が注入される書き込みが生じ、しきい値が上昇する。これに対して、“１”書き込みセル（書き込み禁止セル）は、フローティングのセルチャネルがブーストされて電子注入がなく、電子注入が生じない。
【００５５】
実際の書き込みは、書き込み電圧パルス印加とその書き込み状態を確認する書き込みベリファイとの繰り返しにより行なわれる。即ち、書き込み電圧印加により、十分な“０”書き込みが行われたセルは、以後“１”書き込み状態に設定され、“０”書き込みが不十分なセルについてのみ、再度“０”書き込みが行なわれるようにする。これにより、データラッチが保持する書き込みデータがオール“１”になったら、書き込み完了と判定する書き込みシーケンス制御が行なわれる。
【００５６】
以上のようにこの実施の形態によれば、書き込みシーケンスの初期に、昇圧回路を用いることなく、セルソース線からのカップリングを利用して選択ビット線の中の書込み禁止ビット線と非選択ビット線及びこれらの対応セルチャネルを電源電圧Ｖｄｄ以上に充電することができる。
【００５７】
最近のＮＡＮＤ型フラッシュメモリでは、同時書込みが行なわれる１ページ当りの選択ビット線の総容量（従って、非選択ビット線の総容量）がセルソース線に比べて５倍以上、或いは１０倍以上と大きい。このような条件下では、非選択ビット線のカップリングを利用して選択ビット線を上昇させる方法を用いると、セルチャネル初期充電に長い時間を要する。
【００５８】
従ってこの実施の形態で説明したように、セルソース線からの容量カップリングを利用することが、短時間でセルチャネルの初期充電を行うのに好ましい。言い換えればこの実施の形態は、書き込み時同時選択されるビット線が全ビット線の半分であるとして、その同時選択される選択ビット線の総容量がセルソース線のそれの５倍以上、或いは１０倍以上であるようなＮＡＮＤフラッシュメモリにおいて特に有効であるということができる。更に、この実施の形態は、従来のチャネルブーストでの効率が問題になる電源電圧Ｖｄｄ＝２．５Ｖ以下の場合に有効であり、Ｖｄｄ＝１．８Ｖ以下では特に有効である。
【００５９】
なお図３のセンスアンプＳＡは一例に過ぎず、図５で説明したと同等の動作を実現できるならば、適宜変更が加えられてもよい。
【００６０】
また、図５のビット線制御方法も１例であり、ビット線をフローティングにした後セルソース線ＣＥＬＳＲＣによりブーストするという動作を実現できるならば、適宜変更が加えられてもよい。
【符号の説明】
【００６１】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…コントローラ、６…Ｉ／Ｏバッファ、７…アドレスレジスタ、８…高電圧発生回路、１１…データラッチ、１２…書き戻し回路、１３…ビット線プリチャージ回路、１５…非選択ビット線バイアス回路、ＴＣＡＰ…センスノード。
【図１】
2011060377.tif 000003
【図２】
2011060377.tif 000004
【図３】
2011060377.tif 000005
【図４】
2011060377.tif 000006
【図５】
2011060377.tif 000007
【図６】
2011060377.tif 000008