(57)【要約】【課題】液晶ディスプレイの視覚増強駆動回路および方法を提供する。【解決手段】ＬＣＤパネルにおける画素は、第１サブ画素電極を有する第１サブ画素エリアと、第２サブ画素電極を有する第２サブ画素エリアとを含む。各サブ画素電極はキャパシタに関係する。ゲートライン信号とデータ電圧が画素に提供される時、第１サブ画素電極における電圧レベルは実質的に第２サブ画素電極における電圧レベルと等しく、またはやや高く、各サブ画素電極と関連しているキャパシタは充電される。ゲートライン信号が完全に或いは部分的に通過した時、回路素子は第２サブ画素電極と関連しているキャパシタの電荷をもう一つのキャパシタに移動することにより、第２サブ画素電極の電圧レベルを低下させる。【選択図】図４
2011175262.tif 000002
【特許請求の範囲】
【請求項１】
ＬＣＤパネルであって、
複数の列と行に配列される複数の画素と、
それぞれが信号を一行の上記複数の画素に提供する複数のデータ線と、
それぞれがゲートライン信号を一列の上記複数の画素に提供する複数のゲートラインと、
を有し、
各上記画素は、
第１キャパシタに電気的に接続され、第１スイッチング素子を通じて上記複数のデータ線のうちの一本より上記データ信号を受信するように配置された第１サブ画素電極を有する第１サブ画素エリアと、
第２キャパシタと第３キャパシタの第１端に電気的に接続され、第２スイッチング素子を通じて上記複数のデータ線のうちの上記一本より上記データ信号を受信するように配置された第２サブ画素電極を有する第２サブ画素エリアと、
を含み、
上記第３キャパシタの第２端は、第３スイッチング素子によって上記複数のデータ線のうちの一本に接続され、上記第１、第２、第３のスイッチング素子の各々は、第１ゲートライン信号を受信するように配置され、上記第１キャパシタと第２キャパシタに対して充電を行うのに用いられる制御端を含み、上記第３キャパシタの上記第２端は、回路素子に接続され、上記第１ゲートライン信号の少なくとも一部が通過した時、上記回路素子は上記第２キャパシタにおける一部の電荷を上記第３キャパシタに移動させることを特徴とするＬＣＤパネル。
【請求項２】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は、上記第１ゲートライン信号が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタの上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子を含むことを特徴とする請求項１に記載のＬＣＤパネル。
【請求項３】
上記第３キャパシタの上記第２端も、第４キャパシタによって共通電圧に接続されることを特徴とする請求項２に記載のＬＣＤパネル。
【請求項４】
上記第２キャパシタは、第４キャパシタに並列接続されることを特徴とする請求項１に記載のＬＣＤパネル。
【請求項５】
上記第１と第２のキャパシタの一端は、共通電圧に接続され、上記回路素子は、共通電圧に接続されるレジスタを含むことを特徴とする請求項１に記載のＬＣＤパネル。
【請求項６】
上記第１と第２のキャパシタの一端は、共通電圧に接続され、上記回路素子は、ダイオード接続を有するトランジスタを含み、上記回路素子の一端は、共通電圧に接続されることを特徴とする請求項１に記載のＬＣＤパネル。
【請求項７】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は第４スイッチング素子を通じて共通電圧に接続される第４キャパシタを有し、上記第４スイッチング素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第４キャパシタによって、上記第３キャパシタの上記第２端を共通電圧に接続させる制御端を含むことを特徴とする請求項１に記載のＬＣＤパネル。
【請求項８】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記第３キャパシタの上記第２端は第４キャパシタによって上記第３スイッチング素子に接続され、上記回路素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタの上記第２端を上記共通電圧に接続させる制御端を含む第４スイッチング素子を有することを特徴とする請求項１に記載のＬＣＤパネル。
【請求項９】
ＬＣＤパネルにおける電荷共有の方法であって、
上記ＬＣＤパネルは、
複数の列と行に配列される複数の画素と、
それぞれが信号を一行における上記複数の画素に提供する複数のデータ線と、
それぞれがゲートライン信号を一列における画素に提供する複数のゲートラインと、
を有し、
各上記画素は、
第１キャパシタに電気的に接続され、第１スイッチング素子を通じて上記複数のデータ線のうちの一本より上記データ信号を受信するように配置された第１サブ画素電極を有する第１サブ画素エリアと、
第２キャパシタに電気的に接続され、第２スイッチング素子を通じて上記複数のデータ線のうちの一本より上記データ信号を受信するように配置された第２サブ画素電極を有する第２サブ画素エリアと、
を含み、
上記方法は、
第３スイッチング素子によって、第３キャパシタの第１端を上記第２サブ画素電極に接続し、上記第３キャパシタの第２端を上記データ線のうちの上記一本に接続させるステップを含み、そのうち、上記第１、第２、第３のスイッチング素子の各々は、スイッチングに用いる第１ゲートライン信号を受信するように配置された制御端を含み、
上記第１スイッチング素子によって、上記第１キャパシタを第１電圧レベルまで充電し、上記第２スイッチング素子によって、上記第２キャパシタを第２電圧レベルまで充電することにより、上記第１ゲートライン信号に応答するステップと、
第１ゲートライン信号が少なくとも一部通過した時、上記第３キャパシタの上記第２端を回路素子に操作可能に接続させることにより、上記第２キャパシタにおける一部の電荷を上記第３キャパシタに移動して、上記第２電圧レベルを減少させるステップと、
を含むことを特徴とする方法。
【請求項１０】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は、上記第１ゲートライン信号が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタの上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
さらに、
上記第３キャパシタの上記第２端と共通電圧との間に第４キャパシタを接続させるステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
さらに、
第４キャパシタを上記第２キャパシタに並列接続させるステップを含むことを特徴とする請求項９に記載の方法。
【請求項１３】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は共通電圧に接続されるレジスタを含むことを特徴とする請求項９に記載の方法。
【請求項１４】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は、第４スイッチング素子を通じて共通電圧に接続される第４キャパシタを有し、上記第４スイッチング素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第４キャパシタによって、上記第３キャパシタの上記第２端を上記共通電圧に接続させる制御端を含むことを特徴とする請求項９に記載の方法。
【請求項１５】
上記第１と第２のキャパシタの一端は共通電圧に接続され、上記第３キャパシタの上記第２端は第４キャパシタによって上記第３スイッチング素子に接続され、上記回路素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタの上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子を含むことを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に液晶ディスプレイ（ＬＣＤ）に関し、特に、液晶ディスプレイにおいて画素を駆動する方法に関する。
【背景技術】
【０００２】
典型的なＬＣＤパネルは、データドライバとゲートドライバによって駆動する二次元配列に配置される複数の画素を有する。図１に示すように、ＬＣＤパネル１におけるＬＣＤ画素１０は表示域１００に列と行に配置される。データドライバ２００は信号を提供するのに用いられ、各列の画素におけるデータを指示し、ゲートドライバはゲートライン信号を各行の画素に提供するのに用いられる。カラーＬＣＤパネルにおいて、画像は一般的に赤（Ｒ）、緑（Ｇ）と青（Ｂ）の三色で示される。画素１０の各一方は、図２に示すように、通常、赤サブ画素２０Ｒ、緑サブ画素２０Ｇと青サブ画素２０Ｂの三色サブ画素に分けられる。データ線２２１はデータ信号を一行Ｒサブ画素に提供するのに用いられ、データ線２２２は同じ画素行においてデータ信号をＧサブ画素に提供するのに用いられ、データ線２２３は同じ画素行においてデータ信号をＢサブ画素に提供するのに用いられる。データ線２２４はデータ信号を次の画素行におけるＲサブ画素に提供するのに用いられる。ゲートライン２３１はゲートライン信号を一列におけるあらゆるサブ画素に提供するのに用いられ、ゲートライン２３２はゲートライン信号を次の列におけるあらゆるサブ画素に提供するのに用いられる。半透過型ＬＣＤパネルにおいて、各色のサブ画素はさらに透過領域と反射領域に分けられる。
【０００３】
典型的なＬＣＤパネルは、二つの基板により製造される。図３に示すように、ＬＣＤパネルは上部基板１２と下部基板１８および基板の間にある液晶層を有する。上部基板１２において、透明な導電層１４を共通電極として提供する。各色のサブ画素２０において、導電層は画素電極として下部基板１８に配置される。ＬＣＤパネルは、また、共通電極と画素電極の間にある電圧を制御する電子部品層１７を有する。共通電極は、通常、共通グラウンドまたは共通電圧源ＣＯＭに接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／００６４１６４号公報
【特許文献２】米国特許公開公報第７５４８２８５号公報
【特許文献３】米国特許公開公報第７２０６０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、液晶ディスプレイの視覚増強駆動回路および方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の様々な実施例によれば、ＬＣＤパネルにおける画素は、第１サブ画素電極（３２）を有する第１サブ画素エリアと、第２サブ画素電極（３４）を有する第２サブ画素エリアとを含む。各サブ画素電極はキャパシタと関連している。ゲートライン信号とデータ電圧が画素に提供される場合、第１サブ画素電極における電圧レベルは実質的に第２サブ画素電極における電圧レベルと同等またはやや高く、各サブ画素電極と関係するキャパシタは充電される。ゲートライン信号が完全に通過または部分的に通過した場合、回路素子は第２サブ画素電極と関連するキャパシタの電荷をもう一つのキャパシタに移動し、第２サブ画素電極の電圧レベルを減少させる。従って、第１サブ画素エリアにおける液晶分子のアラインメントは第２サブ画素エリアにおける液晶分子のアラインメントと少々異なり、第１と第２のサブ画素エリアとの間におけるほんのわずかな明度差を招く。この明度差はＬＣＤパネルの色ずれを減少させるかもしれない。
【０００７】
従って、本発明の第１態様はＬＣＤパネルであり、上記ＬＣＤパネルは、
複数の列と行に配列される複数の画素と、
各データ線は一行における上記複数の画素に信号を提供する複数のデータ線と、
各ゲートラインは一列における画素に信号を提供する複数のゲートラインと、
を含み、
上記各画素は、
第１キャパシタ（ＣｌｃＡ, ＣｓｔＡ）に電気的に接続され、第１スイッチング素子（１３２）を通じて上記複数のデータ線の一方より上記データ信号を受信するように配置された第１サブ画素電極（３２）を有する第１サブ画素エリアと、
第２キャパシタ（ＣｌｃＢ）と第３キャパシタ（ＣｓｔＢ）の第１端に電気的に接続され、第２スイッチング素子（１３４）を通じて上記複数のデータ線の一方より上記データ信号を受信するように配置された第２サブ画素電極（３４）を有する第２サブ画素エリアと、
を含み、
上記第３キャパシタ（ＣｓｔＢ）の第２キャパシタ端は第３スイッチング素子（１３５）によって上記複数のデータ線の一方に接続され、上記第１、第２と第３のスイッチング素子の各一方は、第１ゲートライン信号を受信するように配置され、上記第１キャパシタ（ＣｌｃＡ, ＣｓｔＡ）と第２キャパシタ（ＣｌｃＢ）に対して充電を行う制御端を有し、上記第３キャパシタ（ＣｓｔＢ）の上記第２キャパシタ端は、回路素子（Ｃｘ,１３８,Ｒ,１３９）に接続され、上記第１ゲートライン信号の少なくとも一部が通過した時、上記第２キャパシタ（ＣｌｃＢ）における一部の電荷を上記第３キャパシタ（ＣｓｔＢ）に移動させる。
【０００８】
本発明の一実施例において（図８）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記回路素子は、上記第１ゲートライン信号が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子（１３８）を含む。
【０００９】
本発明の別の実施例において（図５）、第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、第３キャパシタ（ＣｓｔＢ）の第２端も第４キャパシタ（Ｃｘ）によって共通電圧に接続される。
【００１０】
本発明のさらに別の実施例において（図１１）、第２キャパシタ（ＣｌｃＢ）は第５キャパシタ（ＣｓｔＢ）に並列接続される。
【００１１】
本発明の異なる実施例において（図９）、上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は共通電圧に接続されるレジスタ（Ｒ）を有する。
【００１２】
本発明の別の実施例において（図１０）、ＴＦＴ回路素子とダイオード接続を有する。
【００１３】
本発明のさらに別の実施例において（図１２ｂ）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記回路素子は第４スイッチング素子（１３８）を通じて共通電圧に接続される第６キャパシタ（Ｃｓ）を有し、上記第４スイッチング素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第６キャパシタ（Ｃｓ）によって上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を含む。
【００１４】
本発明のさらに別の実施例において（図１２ａ）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端は第６キャパシタ（Ｃｓ）によって上記第３スイッチング素子（１３６）に接続され、上記回路素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を含む第４スイッチング素子（１３８）を有する。
【００１５】
本発明の第２態様はＬＣＤパネルにおける電荷共有の方法であり、上記表示パネルは、
複数の列と行に配列される複数の画素と、
各データ線は一行における上記複数の画素に信号を提供する複数のデータ線と、
各ゲートラインは一列における画素にゲートライン信号を提供する複数のゲートラインと、
を含み、
上記各画素は、
第１キャパシタ（ＣｌｃＡ, ＣｓｔＡ）に電気的に接続され、第１スイッチング素子（１３２）を通じて上記複数のデータ線の一方より上記データ信号を受信するように配置された第１サブ画素電極（３２）を有する第１サブ画素エリアと、
第２キャパシタ（ＣｌｃＢ）に電気的に接続され、第２スイッチング素子（１３４）を通じて上記複数のデータ線の一方より上記データ信号を受信するように配置された第２サブ画素電極（３４）を有する第２サブ画素エリアと、
を含む。
【００１６】
上記方法は、
第３スイッチング素子によって、第３キャパシタ（ＣｓｔＢ）の第１端を上記第２サブ画素電極（３４）に接続し、上記第３キャパシタの第２端を上記データ線の一方に接続させるステップを含み、そのうち、上記第１、第２と第３のスイッチング素子の各一方は切り替えに用いる第１ゲートライン信号を受信するように配置された制御端を含み、
上記第１スイッチング素子によって、上記第１キャパシタ（ＣｌｃＡ, ＣｓｔＡ）を第１電圧レベル（Ｖａ）まで充電し、上記第２スイッチング素子によって、上記第２キャパシタ（ＣｌｃＢ）を第２電圧レベル（Ｖｂ）まで充電することにより、上記第１ゲートライン信号に応答するステップと、
第１ゲートライン信号が少なくとも一部通過した時、上記第３キャパシタの上記第２端を回路素子に操作可能に接続させることにより、上記第２キャパシタにおける一部の電荷を上記第３キャパシタに移動させるステップと、
を含む。
【００１７】
本発明の一実施例において（図８）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記回路素子は、上記第１ゲートライン信号が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子（１３８）を含む。
【００１８】
本発明の別の実施例において（図５）、上記方法は、また、上記第３キャパシタ（ＣｓｔＢ）の上記第２端と共通電圧（ＣＯＭ）との間に第４キャパシタ（Ｃｘ）を接続させるステップを含む。
【００１９】
本発明のさらに別の実施例において（図１１）、上記方法は、また、第５キャパシタ（ＣｓｔＢ）を第２キャパシタ（ＣｌｃＢ）に並列接続させるステップを含む。
【００２０】
本発明の異なる実施例において（図９）、上記第１と第２のキャパシタの一端は共通電圧に接続され、上記回路素子は共通電圧に接続されるレジスタ（Ｒ）を有する。
【００２１】
本発明のさらに別の実施例において（図１２ｂ）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記回路素子は、第４スイッチング素子（１３８）を通じて共通電圧に接続される第６キャパシタ（Ｃｓ）を有し、上記第４スイッチング素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第６キャパシタ（Ｃｓ）によって、上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を含む。
【００２２】
本発明の別の実施例において（図１２ａ）、上記第１と第２のキャパシタの一端は共通電圧（ＣＯＭ）に接続され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端は第６キャパシタ（Ｃｓ）によって上記第３スイッチング素子（１３６）に接続され、上記回路素子は、上記第１ゲートライン信号の一部が通過した後、第２ゲートライン信号を受信するように配置され、上記第３キャパシタ（ＣｓｔＢ）の上記第２端を共通電圧に接続させる制御端を有する第４スイッチング素子（１３８）を含む。
【００２３】
図４〜１３を参照しながら発明の説明を閲覧すると、本発明を理解することが出来る。
【図面の簡単な説明】
【００２４】
【図１】典型的なパネルを示す。
【図２】典型的なＬＣＤパネルの画素における三色サブ画素を示す。
【図３】典型的なＬＣＤパネルにおける画素またはカラーサブ画素の端面図である。
【図４】本発明の実施例によるＬＣＤパネルにおける画素またはカラーサブ画素のサブ画素電極を示す。
【図５】本発明の一実施例による画素またはカラーサブ画素の等価回路を示す。
【図６】図５に示すような画素の各種信号と電圧を示すタイミング図である。
【図７ａ】ゲートライン信号がオンした時、図５の画素またはカラーサブ画素の等価回路を示す。
【図７ｂ】次のゲートライン信号がオンした時、図５の画素またはカラーサブ画素の等価回路を示す。
【図８】本発明のもう一つの実施例による画素またはカラーサブ画素の等価回路を示す。
【図９】本発明のさらに別の実施例による画素またはカラーサブ画素の等価回路を示す。
【図１０】本発明のさらに別の実施例による画素またはカラーサブ画素の等価回路を示す。
【図１１】本発明の異なる実施例による画素またはカラーサブ画素の等価回路を示す。
【図１２ａ】本発明のさらに異なる実施例による画素またはカラーサブ画素の等価回路を示す。
【図１２ｂ】本発明のさらに異なる実施例による画素またはカラーサブ画素の等価回路を示す。
【図１３】図１２ａと図１２ｂに示すような画素の各種信号と電圧を示すタイミング図である。
【発明を実施するための形態】
【００２５】
本発明の様々な実施例において、ＬＣＤパネルの一画素またはカラーサブ画素は二つのエリアを有し、各エリアは各エリアにおける液晶層のアラインメントを制御するエリア電極と共通電極を含む。簡単に説明するために、名詞“サブ画素”を利用して画素またはカラーサブ画素を表示する。図４に示すように、サブ画素２０１は、第１サブ画素エリアを定義する第１サブ画素電極３２１と、第２サブ画素エリアを定義する第２サブ画素電極３４１とを含む。サブ画素２０２は、第１サブ画素エリアを定義する第１サブ画素電極３２２と、第２サブ画素エリアを定義する第２サブ画素電極３４２とを含む。サブ画素２０３とその他のサブ画素は、類似する第１と第２のサブ画素電極を有するかもしれない。一行における画素はデータ線を共有し、一列におけるサブ画素はゲートラインを共有する。図４に示すように、サブ画素２０１、２０２、２０３、…はデータ線Ｄ１を共有し、次の行（図示せず）におけるサブ画素は異なるデータ線Ｄ２を共有する。サブ画素２０１と同じ列におけるその他のサブ画素はゲートラインＧ１を共有し、サブ画素２０２と同じ列におけるその他のサブ画素はゲートラインＧ２を共有し、サブ画素２０３と同じ列におけるその他のサブ画素はゲートラインＧ３を共有する。
【００２６】
サブ画素２０１の第１サブ画素電極３２１は、第１スイッチング素子１３２１によってデータ線Ｄ１に接続され、第２サブ画素電極３４１は、第２スイッチング素子１３４１によってデータ線Ｄ１に接続される。第１と第２のスイッチング素子１３２１と１３４１の制御端はゲートラインＧ１に接続される。サブ画素２０２の第１サブ画素電極３２２は、第１スイッチング素子１３２２によってデータ線Ｄ１に接続され、第２サブ画素電極３４２は第２スイッチング素子１３４２によってデータ線Ｄ１に接続される。第１と第２のスイッチング素子１３２１と１３４１の制御端はゲートラインＧ２に接続される。
【００２７】
図５に示すように、第１サブ画素電極３２１と共通電極（ＣＯＭ、図３を参照）はキャパシタＣｌｃＡを形成し、第２サブ画素電極３４１と共通電極はキャパシタＣｌｃＢを形成する。また、第１サブ画素電極３２１は蓄積キャパシタＣｓｔＡに接続され、第２サブ画素電極３４１は蓄積キャパシタＣｓｔＢに接続される。同様に、第１サブ画素電極３２２と共通電極はキャパシタＣｌｃＡを形成し、第２サブ画素電極３４２と共通電極はキャパシタＣｌｃＢを形成する。第１サブ画素電極３２２は蓄積キャパシタＣｓｔＡに接続され、第２サブ画素電極３４２は蓄積キャパシタＣｓｔＢに接続される。電荷蓄積キャパシタＣｓｔＢも第３スイッチング素子１３６１によってデータ線Ｄ１に接続される。第３スイッチング素子１３６１の制御端もゲートラインＧ１に接続される。
【００２８】
Ｇ１におけるゲートライン信号がサブ画素２０１に提供される時、第１サブ画素電極における電圧レベルＶａ、第２サブ画素電極における電圧レベルＶｂと電圧レベルＶｘは実質的に同じである。第１サブ画素エリアにおけるキャパシタＣｌｃＡ、ＣｓｔＢはＣＯＭに対する電圧レベルＶａによって充電される。第２サブ画素エリアにおけるキャパシタＣｌｃＢはＣＯＭに対する電圧レベルＶｂによって充電される。蓄積キャパシタＣｓｔＢの一端における電圧レベルＶｂともう一端の電圧レベルＶｘはほぼ同じであるため、蓄積キャパシタＣｓｔＢは充電されない。
【００２９】
ゲートライン信号が完全に通過した場合、画素における回路素子は蓄積キャパシタＣｓｔＢの電圧を増加させる。従って、キャパシタＣｌｃＢにおける電荷は部分的に蓄積キャパシタＣｓｔＢに移動し、電圧レベルＶｂはそれに応じて低下する。図５に示す実施例において、第２電荷蓄積キャパシタＣｓｔＢはそれぞれキャパシタＣｘと第４スイッチング素子１３８１（第２ゲートラインＧ２に接続される制御端を有する）によってＣＯＭに接続され、第２電荷蓄積キャパシタＣｓｔＢとキャパシタＣｘの間における電圧レベルＶｘの変化によって充電を行う。
【００３０】
図６はＧ１とＧ２のゲートライン信号に対する電圧レベルＶａ、電圧レベルＶｂと電圧レベルＶｘを示すタイミング図である。図６に示すように、ゲートライン信号Ｇ２が画素に提供される場合、電圧レベルＶｂは低下される。Ｖｂにおける電圧低下量は蓄積キャパシタＣｓｔＢに移動される電荷量により決まる。ゲートライン信号Ｇ１がサブ画素２０１に提供された場合、あらゆる第１、第２と第３のスイッチング素子は導通状態にある。図７ａはこの場合の等価回路を示す。サブ画素２０１におけるキャパシタが実質的に充電された後、電圧レベルＶａ、ＶｂとＶｘは実質的にＶｄａｔａ又はＤ１における日付信号に等しい。その二つのキャパシタ端の間における電圧差は実質的にゼロであるため、電荷蓄積キャパシタＣｓｔＢには実質的に電荷がない。キャパシタＣｌｃＢにおける電荷はｑBに等しく、その関係式は、
【００３１】
【数１】
2011175262.tif 000003
である。
【００３２】
ゲートライン信号Ｇ２がサブ画素２０１に提供され、ゲートライン信号Ｇ１が既に通過した場合、第１、第２と第３のスイッチング素子は非導通状態にあり、第４スイッチング素子は導通状態にある。図７ｂはこの場合の等価回路を示す。電圧レベルＶａは実質的に変化していないが、電圧レベルＶｂは低下する。電圧レベルＶｘがＶｄａｔａからＣＯＭに変化することに伴って、ＣｌｃＢにおける一部の電荷ｑＢはＣｓｔＢに移動される。電荷の移動が終了すると、
【００３３】
【数２】
2011175262.tif 000004
が得られる。
【００３４】
そのため、第１サブ画素エリアにおけるサブ画素電極の電圧レベルは第２サブ画素エリアにおけるサブ画素電極の電圧レベルより高い。従って、第２サブ画素エリアの明度は一般的に第１サブ画素エリアの明度より低い。
【００３５】
図８は本発明のもう一つの実施例を示し、キャパシタＣｘを省略する。図６に示すように、図８に示す実施例において、電圧レベルＶａとＶｂは実質的に同じである。図６に示すものに比べて、電圧レベルＶｘはより早く上昇するかもしれない。
【００３６】
図９は本発明のさらに別の実施例を示し、図８に示す実施例の変化である。回路素子１３８１を利用してＣｌｃＢよりＣｓｔＢに移動する電荷を制御する代わりに、レジスタＲを利用する。図９に示す実施例において、ゲートライン信号Ｇ１がオンされる場合、
【００３７】
【数３】
2011175262.tif 000005
を得られるが、電流がレジスタＲを通過する。ゲートライン信号Ｇ１が通過すると、Ｒを通過する電流は減少またはＶｒ=０である。最後に、ゲートライン信号Ｇ２にかかわらず、ポイントｘにおける電圧レベルはＣＯＭに等しい。
【００３８】
【数４】
2011175262.tif 000006
を得られる。
【００３９】
図１０は本発明のさらに別の実施例を示し、それは図５に示す実施例の変化である。回路素子１３８１を利用してＣｌｃＢよりＣｓｔＢに移動する電荷を制御する代わりに、回路素子１３９１を利用する。図１０に示す実施例において、ゲートライン信号Ｇ１がオンされると、
【００４０】
【数５】
2011175262.tif 000007
が得られ、且つ、電流が回路素子１３９１を通過する。ゲートライン信号Ｇ１が通過すると、回路素子１３９１を通過する電流は減少する。最後に、ゲートライン信号Ｇ２にかかわらず、ポイントｘにおける電圧レベルはＣＯＭに等しい。
【００４１】
【数６】
2011175262.tif 000008
が得られる。
【００４２】
従って、図９と図１０に示すような実施例において、ゲートライン信号Ｇ１は既に通過したが、Ｖａは実質的に依然としてＶｄａｔａに等しい場合、レジスタＲ（図９）或いはダイオード接続１３９（図１０）を有するTFTは第２サブ画素電極に関連するキャパシタの電荷をもう一つのキャパシタに移動させるため、第２サブ画素電極の電圧レベルを低下させ、ＶｂはＶｄａｔａより小さくなる。従って、第１サブ画素エリアにおける液晶分子のアラインメントは第２サブ画素エリアにおける液晶分子のアラインメントと少々異なり、第１と第２のサブ画素エリアの間におけるほんのわずかな明度差を招く。この明度差はＬＣＤパネルの色ずれを減少させるかもしれない。
【００４３】
図１０に示す実施例において、キャパシタＣｘは選択可能であることを注意しなければならない。
【００４４】
図１１は図５と図８に示す実施例の変化を示す。図１１に示すように、第１サブ画素エリアは、第１蓄積キャパシタＣｓｔＡに接続される第１サブ画素電極を有し、第２サブ画素エリアは、第２蓄積キャパシタＣｓｔＢに接続される第２サブ画素電極を有する。また、第２サブ画素電極はキャパシタＣｘによって回路素子１３８１に接続される。ゲートライン信号Ｇ１がオンされると、
【００４５】
【数７】
2011175262.tif 000009
が得られ、キャパシタＣｌｃＢとＣｓｔＢにおける電荷は、
【００４６】
【数８】
2011175262.tif 000010
である。
【００４７】
ゲートライン信号Ｇ２がサブ画素２０１に提供され、ゲートライン信号Ｇ１が既に通過した場合、
【００４８】
【数９】
2011175262.tif 000011
が得られる。
【００４９】
図６に示すように、図５、図８〜図１１に示す実施例において、ゲートライン信号Ｇ１とＧ２は重ならなくても良いことに注意しなければならない。表示パネルにおいて、画素に対するプリチャージを行い、ゲートライン信号Ｇｍ＋１の一部はゲートラインＧｍが通過する前に発生し、（ｍ＋１）列における画素に対してプリチャージを行う。図１３に示すように、これは隣接するゲートラインのゲートライン信号が部分的に重なることを要する。図９と図１０に示すような実施例はゲートライン信号が重なる期間を有する時に使用することが出来る。しかし、実施例において、次のゲートラインにおける信号は電荷が移動するところを制御するのに用いられ、図５、図８、図１１に示すように、ゲートライン信号が重なる期間を有する場合、キャパシタＣｘはポイントｘとスイッチング素子１３６１を分離するのに用いられる。
【００５０】
図１２は異なる実施例を示し、プリチャージの目的として使える。図１２に示すように、スイッチング素子１３６１はキャパシタＣｘによって回路素子１３８１に接続される。図１３は様々な異なる電圧レベルを示すタイミング図である。
【００５１】
要するに、ＬＣＤパネルにおいて、本発明の異なる実施例によれば、各画素は、第１キャパシタ（ＣｌｃＡ、ＣｓｔＡ）に電気的に接続され、データ線より第１スイッチング素子（１３２）によってデータ信号（Ｇ１）を受信するように配置された第１サブ画素電極（Ｖａ）を含む第１サブ画素エリアと、第２キャパシタと第３キャパシタの一端に電気的に接続される第２サブ画素電極（Ｖｂ）を含む第２サブ画素エリアとを有する。図５、８、９、１０、１２ａと１２ｂに示す実施例において、第２キャパシタはＣｌｃＢであり、第３キャパシタはＣｓｔＢである。図１１に示す実施例において、第２キャパシタはＣｌｃＢとＣｓｔＢとを含み、第３キャパシタはＣｘである。第２サブ画素電極は第２スイッチング素子（１３４）によって同じデータ線からデータ信号を受信するように配置され、第３キャパシタの第２端は第３スイッチング素子（１３６）によって同じデータ線に接続され、そのうち、上記第１、第２と第３のスイッチング素子のそれぞれは、第１と第２のキャパシタに対して充電するゲートライン信号（Ｇ１）を受信するように配置される制御端（ゲート端）を含み、上記第３キャパシタの上記第２端は回路素子（１３８、Ｒ、１３９）に接続され、ゲートライン信号の少なくとも一部が通過した時、上記回路素子において第２キャパシタの電荷を第３キャパシタに移動させる。回路素子は、第１ゲートライン信号が通過した後、第２ゲートライン信号（Ｇ２）を受信するように配置され、第３キャパシタの第２端を共通電圧に接続させる第４スイッチング素子（１３８）を有するかもしれない。
【００５２】
異なる態様において、本発明は一種の方法を提供することによりＬＣＤパネルを操作する同じ期間において、第１サブ画素電極と第２サブ画素電極との間で電圧差を実現する。上記方法は、下記のステップを含む。即ち、第３スイッチング素子によって、第３キャパシタの第１端を上記第２サブ画素電極に接続させるとともに、上記第３キャパシタの第２端を上記データ線の上記一方に接続させるステップ、そのうち、上記第１、第２と第３のスイッチング素子のそれぞれは切り替え用の第１ゲートライン信号を受信するように配置された制御端を含み；上記第１スイッチング素子によって、上記第１キャパシタを第１電圧レベルまで充電し、上記第２スイッチング素子によって、上記第２キャパシタを第２電圧レベルまで充電することにより、上記第１ゲートライン信号に応答するステップ；第１ゲートライン信号の少なくとも一部が通過した時、上記第３キャパシタの上記第２端を操作可能に回路素子に接続させることにより、上記第２キャパシタにおける一部の電荷を上記第３キャパシタに移動し、上記第２電圧レベルを低下させるステップ。
【００５３】
以上、本発明の一つまたは幾つかの実施例を開示したが、当該技術を熟知するものなら誰でも上記とその他の各種形式と細部における変化、簡略と変異を理解し、本発明の範囲を逸脱しないことができる。
【符号の説明】
【００５４】
１            ＬＣＤパネル
１０          画素
１２          上部基板
１４          透明な導電層
１７          電子部品層
１８          下部基板
２０１        サブ画素
２０２        サブ画素
２０３        サブ画素
２０Ｂ        カラーサブ画素
２０Ｇ        カラーサブ画素
２０Ｒ        カラーサブ画素
３２１        サブ画素電極
３２２        サブ画素電極
３４１        サブ画素電極
３４２        サブ画素電極
１００        表示域
１３２１      スイッチング素子
１３２２      スイッチング素子
１３４１      スイッチング素子
１３４２      スイッチング素子
１３６１      スイッチング素子
１３６２      スイッチング素子
１３８１      スイッチング素子
１３８２      スイッチング素子
２００        データドライバ
２２１        データ線
２２２        データ線
２２３        データ線
２２４        データ線
２３１        ゲートライン
２３２        ゲートライン
３００        ゲートドライバ
Ｄ１          データ線
Ｄ２          データ線
Ｇ１          ゲートライン
Ｇ２          ゲートライン
Ｇ３          ゲートライン
ＣＯＭ        共通電圧
ＣｌｃＡ      キャパシタ
ＣｌｃＢ      キャパシタ
ＣｓｔＡ      キャパシタ
ＣｓｔＢ      キャパシタ
Ｖａ          電圧レベル
Ｖｂ          電圧レベル
Ｖｄａｔａ    電圧レベル
Ｖｘ          電圧レベル
【図１】
2011175262.tif 000012
【図２】
2011175262.tif 000013
【図３】
2011175262.tif 000014
【図４】
2011175262.tif 000015
【図５】
2011175262.tif 000016
【図６】
2011175262.tif 000017
【図７ａ】
2011175262.tif 000018
【図７ｂ】
2011175262.tif 000019
【図８】
2011175262.tif 000020
【図９】
2011175262.tif 000021
【図１０】
2011175262.tif 000022
【図１１】
2011175262.tif 000023
【図１２ａ】
2011175262.tif 000024
【図１２ｂ】
2011175262.tif 000025
【図１３】
2011175262.tif 000026