(57)【要約】【課題】半導体基板上に相変化メモリを複数段積層した縦型チェイン構造を有する半導体記憶装置において、上下のメモリセル間で生じる書き換え電流の差を低減する。【解決手段】メモリセルアレイＭＡは、半導体基板の主面に垂直な方向に沿って４個の相変化メモリを積層した縦型チェイン構造を有し、１層目のメモリセルとその下層のダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および４層目のメモリセルとその上層のビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚は、４個のメモリセルの間に介在する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚い。これにより、相変化材料層７の内部で発生するジュール熱のうち、周囲に消散する熱の量が４個のメモリセルでほぼ同じになるので、メモリセル間で生じる書き換え電流の差が低減される。【選択図】図２
2011233831.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１方向に延在する複数のワード線と、
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の膜厚は、他の層間絶縁膜の膜厚よりも厚いことを特徴とする半導体記憶装置。
【請求項２】
前記最上層に位置する層間絶縁膜および前記最下層に位置する層間絶縁膜の膜厚は、前記他の層間絶縁膜の膜厚の１．５倍以上、３倍以下であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のワード線および前記複数のビット線は、金属膜からなり、前記ダイオードは、複数層のシリコン膜からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
半導体基板の主面の第１方向に延在する複数のワード線と、
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋２層のゲート電極のうち、最上層に位置するゲート電極および最下層に位置するゲート電極の膜厚は、他のゲート電極の膜厚よりも薄いことを特徴とする半導体記憶装置。
【請求項５】
前記最上層に位置するゲート電極および前記最下層に位置するゲート電極の膜厚は、前記他のゲート電極の膜厚の０．４倍以上、０．８倍以下であることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記複数のワード線および前記複数のビット線は、金属膜からなり、前記ダイオードは、複数層のシリコン膜からなることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
半導体基板の主面の第１方向に延在する複数のワード線と、
前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、
前記複数のダイオードの上部に形成されたメモリセルアレイと、
前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線と、
を有する半導体記憶装置であって、
前記メモリセルアレイは、
前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、
下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、
前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層と、
を有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の熱伝導率は、他の層間絶縁膜の熱伝導率よりも低いことを特徴とする半導体記憶装置。
【請求項８】
前記最上層に位置する層間絶縁膜および前記最下層に位置する層間絶縁膜は、酸化シリコン膜を主体とする絶縁膜で構成され、前記他の層間絶縁膜は、窒化シリコン膜を主体とする絶縁膜で構成されていることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記Ｎ＋３層の層間絶縁膜のうち、少なくとも１層以上の層間絶縁膜は、熱伝導率が互いに異なる２種以上の絶縁膜で構成されていることを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記複数のワード線および前記複数のビット線は、金属膜からなり、前記ダイオードは、複数層のシリコン膜からなることを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、熱によって電気的特性が変化する相変化材料を利用して情報を記憶する半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
代表的な不揮発性半導体記憶装置である、いわゆるフラッシュメモリは、近年、パーソナルコンピュータやデジタルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素となるが、メモリセルの微細化を進めるほど電極間の絶縁破壊による不良が生じ易いことなどから、今後、より一層の微細化は困難になるものと予想される。
【０００３】
このような状況の中、フラッシュメモリに代わる不揮発性メモリとして、抵抗変化型メモリが研究されており、その中の一例として、記録材料にＧｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドを用いた相変化メモリが盛んに研究されている。
【０００４】
相変化メモリは、カルコゲナイドからなる相変化材料層を一対の金属電極で挟んだメモリセル構造を有しており、この相変化材料層の電気抵抗値がアモルファス状態で高くなり、結晶状態で低くなる性質を利用して情報を記憶する。従って、情報の読み出しは、メモリセルの両端に電位差を与えてメモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することにより行う。
【０００５】
また、情報の書き換えは、メモリセルに電流を流したときに発生するジュール熱を利用し、相変化材料層の電気抵抗値を変化させることにより行う。その際、相変化材料層を高抵抗のアモルファス状態に変化させる動作（以下、リセット動作という）は、メモリセルに大電流を短時間流して相変化材料層を溶解させた後、電流を急減させて相変化材料層を急冷することにより行う。一方、相変化材料層を低抵抗の結晶状態に変化させる動作（以下、セット動作という）は、相変化材料層を結晶化温度に保持するのに十分な電流を長時間流すことにより行う。
【０００６】
上記相変化メモリは、メモリセルを微細化する程、相変化材料層の電気抵抗値を変化させるのに必要な電流が少なくなる。すなわち、相変化メモリは、原理上、微細化に向いていることから、フラッシュメモリに代わる不揮発性メモリとして期待されている。
【０００７】
特許文献１には、相変化素子とトランジスタとで構成されるメモリセルを高集積化するために、メモリセルアレイを半導体基板上に複数段積層した構造が開示されている。より具体的には、この半導体記憶装置は、半導体基板上に設けられ、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層された第１のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＸ方向に並列配置される第２のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＹ方向に並列配置される第３のメモリセルアレイとを具備しており、前記第１乃至第３のメモリセルアレイの各層の前記縦型メモリセルトランジスタは、ゲート電極に同じ電圧が印加されることを特徴としている。
【０００８】
また、非特許文献１には、上記特許文献１と同様の積層構造を有するＮＡＮＤ型フラッシュメモリが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１６０００４号公報
【非特許文献】
【００１０】
【非特許文献１】Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ， ｐｐ.１３６−１３７ (２００９)．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者らは、特許文献１に記載されたメモリセル構造、すなわち半導体基板の主面に垂直な方向にメモリセルを複数段積層する構造（以下、縦型チェイン構造という）について検討し、以下のような課題があることを見出した。
【００１２】
相変化メモリは、相変化材料層に電流を流したときに発生するジュール熱を利用して、相変化を誘起する。その際、相変化材料層の内部で発生するジュール熱の全てが、相変化材料層の温度上昇のエネルギーとして使われるわけではなく、一部は相変化材料層の周囲に熱伝導し、消散する。
【００１３】
相変化材料層の周囲に消散する熱の量は、相変化材料層の周囲にある部材（配線、層間絶縁膜など）の熱伝導率に依存する。従って、金属配線のような熱伝導率の高い部材が相変化材料層の近傍に存在する場合は、相変化材料層の周囲に消散する熱の量が多くなり、その分、相変化材料層を所定の温度まで熱するのに、大きな電流を必要とする。
【００１４】
特許文献１に記載された構成では、半導体基板の主面に垂直な方向に複数段積層されたメモリセルのうち、最上層および最下層に位置するメモリセルがシリコン膜からなる配線に近接している。しかし、シリコン膜は、金属膜と同様、熱伝導率が非常に高いので、メモリセルの近傍にシリコン配線が存在すると、このメモリセルの相変化材料層をジュール熱で加熱した際、シリコン配線に熱が消散し易い。すなわち、最上層および最下層に位置するメモリセルは、それらの中間に位置するメモリセルに比べて多くの書き換え電流を必要とする。
【００１５】
このように、縦型チェイン構造を有するメモリセルは、メモリセルアレイ内におけるメモリセルの積層位置によって書き換え電流に差が生じるので、メモリセルの動作信頼性に問題がある。
【００１６】
本発明の目的は、半導体基板上に相変化メモリを複数段積層した縦型チェイン構造を有する半導体記憶装置において、上下のメモリセル間で生じる書き換え電流の差を低減することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
（１）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の膜厚は、他の層間絶縁膜の膜厚よりも厚い。
【００２０】
（２）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋２層のゲート電極のうち、最上層に位置するゲート電極および最下層に位置するゲート電極の膜厚は、他のゲート電極の膜厚よりも薄い。
【００２１】
（３）本願の一発明である半導体記憶装置は、半導体基板の主面の第１方向に延在する複数のワード線と、前記複数のワード線のそれぞれの上部に形成され、前記第１方向に沿って所定の間隔で配置された複数のダイオードと、前記複数のダイオードの上部に形成されたメモリセルアレイと、前記メモリセルアレイの上部に形成され、前記第１方向と直交する第２方向に延在する複数のビット線とを有する半導体記憶装置であって、
前記メモリセルアレイは、前記半導体基板の主面に垂直な方向に沿って、Ｎ＋３（Ｎ≧１）層の層間絶縁膜とＮ＋２層のゲート電極とが交互に積層された積層膜と、下端部が前記複数のダイオードのいずれかに達し、上端部が前記複数のビット線のいずれかに達するように、前記半導体基板の主面に垂直な方向に沿って前記積層膜を貫通する複数の孔と、前記複数の孔のそれぞれの内部に埋め込まれ、前記複数の孔のそれぞれの側壁に露出した前記Ｎ＋２層のゲート電極のそれぞれと接するように配置されたゲート絶縁膜と、前記複数の孔のそれぞれの内部に埋め込まれ、前記ゲート絶縁膜の内側に配置されたチャネルシリコン層と、前記複数の孔のそれぞれの内部に埋め込まれ、前記チャネルシリコン層の内側に配置された記録材料層とを有し、
前記記録材料層は、ジュール熱によって電気抵抗値が変化する相変化材料からなり、
前記Ｎ＋３層の層間絶縁膜のうち、最上層に位置する層間絶縁膜および最下層に位置する層間絶縁膜の熱伝導率は、他の層間絶縁膜の熱伝導率よりも低い。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
相変化材料層の内部で発生するジュール熱のうち、周囲に消散する熱の量が、半導体基板の主面に垂直な方向に沿って積層されたメモリセル間でほぼ同じになるので、これらのメモリセル間で生じる書き換え電流の差を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１である半導体記憶装置の要部を示す斜視図である。
【図２】図１に示したメモリセルアレイの斜視図である。
【図３】図１に示したメモリセルアレイの断面図である。
【図４】（ａ）は、ワード線とビット線とが交差する領域に配置されたメモリセルの断面図、（ｂ）は、（ａ）に示すメモリセルのうち、最下層のメモリセルを示す平面図、（ｃ）は、（ａ）に示すメモリセルの等価回路図である。
【図５】図１に示したメモリセルアレイの等価回路図である。
【図６】層間絶縁膜の膜厚と書き換え電流との関係を示すグラフである。
【図７】メモリセルの位置と書き換え電流との関係を示すグラフである。
【図８】本発明の実施の形態２である半導体記憶装置のメモリセルアレイを示す断面図である。
【図９】メモリセルのゲート電極の膜厚と書き換え電流との関係を示すグラフである。
【図１０】本発明の実施の形態３である半導体記憶装置のメモリセルアレイを示す断面図である。
【図１１】本発明の実施の形態３である半導体記憶装置のメモリセルアレイの別例を示す断面図である。
【図１２】本発明の実施の形態３である半導体記憶装置の製造方法を示す斜視図である。
【図１３】図１２に続く半導体記憶装置の製造方法を示す斜視図である。
【図１４】図１３に続く半導体記憶装置の製造方法を示す斜視図である。
【図１５】図１４に続く半導体記憶装置の製造方法を示す斜視図である。
【図１６】図１５に続く半導体記憶装置の製造方法を示す斜視図である。
【図１７】図１６に続く半導体記憶装置の製造方法を示す斜視図である。
【図１８】図１７に続く半導体記憶装置の製造方法を示す斜視図である。
【図１９】図１８に続く半導体記憶装置の製造方法を示す斜視図である。
【図２０】図１９に続く半導体記憶装置の製造方法を示す斜視図である。
【図２１】図１９に続く半導体記憶装置の製造方法を示す断面図である。
【図２２】図２０に続く半導体記憶装置の製造方法を示す斜視図である。
【図２３】図２１に続く半導体記憶装置の製造方法を示す断面図である。
【図２４】図２２に続く半導体記憶装置の製造方法を示す斜視図である。
【図２５】図２３に続く半導体記憶装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体記憶装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体記憶装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体記憶装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体記憶装置の製造方法を示す斜視図である。
【図３０】図２９に続く半導体記憶装置の製造方法を示す斜視図である。
【図３１】図３０に続く半導体記憶装置の製造方法を示す斜視図である。
【図３２】図３０に続く半導体記憶装置の製造方法を示す断面図である。
【図３３】本発明の実施の形態４である半導体記憶装置の要部を示す斜視図である。
【図３４】図３３に示したメモリセルアレイの斜視図である。
【図３５】（ａ）は、ワード線とビット線とが交差する領域に配置されたメモリセルの断面図、（ｂ）は、（ａ）に示すメモリセルのうち、最下層のメモリセルを示す平面図、（ｃ）は、（ａ）に示すメモリセルの等価回路図である。
【図３６】図３３に示したメモリセルアレイの等価回路図である。
【図３７】本発明の実施の形態４である半導体記憶装置の製造方法を示す斜視図である。
【図３８】図３７に続く半導体記憶装置の製造方法を示す斜視図である。
【図３９】図３８に続く半導体記憶装置の製造方法を示す斜視図である。
【図４０】図３９に続く半導体記憶装置の製造方法を示す斜視図である。
【図４１】図４０に続く半導体記憶装置の製造方法を示す斜視図である。
【図４２】図４１に続く半導体記憶装置の製造方法を示す斜視図である。
【図４３】図４２に続く半導体記憶装置の製造方法を示す斜視図である。
【図４４】図４３に続く半導体記憶装置の製造方法を示す斜視図である。
【図４５】図４４に続く半導体記憶装置の製造方法を示す斜視図である。
【図４６】図４５に続く半導体記憶装置の製造方法を示す斜視図である。
【図４７】図４６に続く半導体記憶装置の製造方法を示す斜視図である。
【図４８】図４７に続く半導体記憶装置の製造方法を示す斜視図である。
【図４９】図４８に続く半導体記憶装置の製造方法を示す斜視図である。
【図５０】図４９に続く半導体記憶装置の製造方法を示す斜視図である。
【図５１】図５０に続く半導体記憶装置の製造方法を示す斜視図である。
【図５２】図５０に続く半導体記憶装置の製造方法を示す断面図である。
【図５３】図５０に続く半導体記憶装置の製造方法を示す断面図である。
【図５４】（ａ）は、図５１の工程前におけるダイオード用シリコン層の形状を示す斜視図、（ｂ）は、完成したダイオードの形状を示す斜視図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００２６】
（実施の形態１）
図１は、本実施の形態の半導体記憶装置の要部（メモリセルアレイ、配線、およびコンタクトホール）を示す斜視図、図２は、図１に示したメモリセルアレイの斜視図、図３は、図１に示したメモリセルアレイの断面図である。なお、図１〜図３には、半導体基板とその主面に形成された周辺回路の図示が省略されている。
【００２７】
本実施の形態の半導体記憶装置は、半導体基板１の主面の第１方向（図１のＸ方向）に延在する複数のワード線ＷＬ、ワード線ＷＬの上部に配置された複数のダイオードＰＤ、ダイオードＰＤの上部に配置された複数のメモリセル、およびメモリセルの上部に配置され、前記第１方向（Ｘ方向）と直交する第２方向（図１のＹ方向）に延在する複数のビット線ＢＬを含んだメモリセルアレイＭＡを備えている。そして、ダイオードＰＤとビット線ＢＬとの間に配置された上記メモリセルアレイＭＡは、半導体基板１の主面に垂直な方向に沿って４個のメモリセルを積層した縦型チェイン構造を有している。
【００２８】
半導体基板１の主面のＸ方向に延在する複数のワード線ＷＬは、例えばＷ（タングステン）膜のような金属膜で構成されており、それらの一端は、コンタクトホールＷＬＣを介して周辺回路の配線セレクタに電気的に接続されている。周辺回路は、相補型ＭＯＳトランジスタで構成され、入出力回路、デコード回路、電源回路などを含んでいる。
【００２９】
上記複数のワード線ＷＬの上部に形成された複数のダイオードＰＤのそれぞれは、多結晶シリコンからなる３層のシリコン層４ｐ、５ｐ、６ｐをこの順に積層してなり、ｐ型不純物がドープされた最下層のシリコン層４ｐは、ワード線ＷＬに電気的に接続されている。また、シリコン層４ｐの上部のシリコン層５ｐには、シリコン層４ｐよりも低濃度のｐ型不純物がドープされ、シリコン層５ｐの上部のシリコン層６ｐには、ｎ型不純物がドープされている。複数のワード線ＷＬの上部に形成された複数のダイオードＰＤは、ワード線ＷＬの延在方向（Ｘ方向）に沿って所定の間隔で配置されており、ダイオードＰＤとダイオードＰＤとの隙間には、例えば酸化シリコンからなる絶縁膜３２、および図１〜図３には示さない絶縁膜３１が埋め込まれている。
【００３０】
上記ダイオードＰＤの上部には、層間絶縁膜１１を介して１層目のメモリセルのゲート電極２１ｐが形成されている。また、ゲート電極２１ｐの上部には、層間絶縁膜１２、２層目のメモリセルのゲート電極２２ｐ、層間絶縁膜１３、３層目のメモリセルのゲート電極２３ｐ、層間絶縁膜１４、および４層目のメモリセルのゲート電極２４ｐがこの順に積層されている。メモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐは、ｎ型不純物がドープされた多結晶シリコンからなり、層間絶縁膜１１、１２、１３、１４は、例えば酸化シリコンからなる。
【００３１】
上記ゲート電極２１ｐには、コンタクトホールＧＣ１を介してゲート配線ＧＬ１が電気的に接続されている。ゲート配線ＧＬ１は、１層目のメモリセルが選択されたとき、このメモリセルのゲート電極２１ｐに所定の電圧を印加する配線である。同様に、ゲート電極２２ｐ、２３ｐ、２４ｐには、それぞれコンタクトホールＧＣ２、ＧＣ３、ＧＣ４を介してゲート配線ＧＬ２、ＧＬ３、ＧＬ４が電気的に接続されている。また、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、それぞれコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して前記周辺回路の配線セレクタに電気的に接続されている。ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、例えばＷ膜のような金属膜で構成されている。
【００３２】
４層目のメモリセルのゲート電極２４ｐ上には、例えば酸化シリコンからなる層間絶縁膜１５が形成されており、層間絶縁膜１５の上部には、半導体基板１の主面のＹ方向に延在する複数のビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷ膜のような金属膜で構成されており、それらの一端は、コンタクトホールＢＬＣを介して前記配線セレクタに電気的に接続されている。
【００３３】
図２および図３に示すように、ダイオードＰＤとビット線ＢＬとの間に形成されたメモリセルアレイＭＡには、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐおよび層間絶縁膜１１、１２、１３、１４、１５からなる積層膜を貫いて半導体基板１の主面の垂直方向に延在する複数の孔（接続孔）５０が形成されている。これらの孔５０のそれぞれは、ワード線ＷＬとビット線ＢＬとが交差する領域に配置されており、その下端部はダイオードＰＤに達し、上端部はビット線ＢＬに達している。
【００３４】
上記孔５０の内部にはゲート絶縁膜９、チャネルシリコン層８ｐおよび相変化材料層（記録材料層）７が埋め込まれている。ゲート絶縁膜９は、例えば酸化シリコンからなり、孔５０の側壁に露出したゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれと接するように配置されている。チャネルシリコン層８ｐは、ｎ型不純物がドープされた多結晶シリコンからなり、ゲート絶縁膜９の内側（孔５０の中心側）に配置されている。相変化材料層７は、Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドからなり、チャネルシリコン層８ｐの内側、すなわち孔５０の中心に配置されている。
【００３５】
上記メモリセルアレイＭＡの特徴は、最下層（１層目）のメモリセルのゲート電極２１ｐとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルのゲート電極２４ｐとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ間に介在する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くしたことにある。
【００３６】
次に、上記メモリセルの動作について、図４を参照しながら説明する。図４（ａ）は、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルの断面図、図４（ｂ）は、図４（ａ）に示すメモリセルのうち、最下層（１層目）のメモリセルを示す平面図、図４（ｃ）は、図４（ａ）に示すメモリセルの等価回路図である。以下では、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、１層目のメモリセルを選択セルＳＭＣとし、その上部に配置された２層目〜４層目のメモリセルを非選択セルＵＳＭＣとして説明する。
【００３７】
メモリセルの動作は以下のように行う。まず、選択セルＳＭＣのゲート電極２１ｐに接続されたゲート配線ＧＬ１に０Ｖを印加し、選択セルＳＭＣのトランジスタをＯＦＦ状態にする。また、非選択セルＵＳＭＣのゲート電極２２ｐ、２３ｐ、２４ｐに接続されたゲート配線ＧＬ２、ＧＬ３、ＧＬ４に５Ｖを印加し、非選択セルＵＳＭＣのトランジスタをＯＮ状態にする。さらに、ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時に５Ｖ、セット動作時に４Ｖ、読み出し動作時に２Ｖをそれぞれ印加する。
【００３８】
このとき、非選択セルＵＳＭＣでは、トランジスタがＯＮ状態でチャネルの抵抗が低くなるので、相変化材料層７の相状態によらず、ゲート電極２２ｐ、２３ｐ、２４ｐの近傍のチャネルシリコン層８ｐに電流が流れる。一方、選択セルＳＭＣでは、トランジスタがＯＦＦ状態であるため、ゲート電極２１ｐの近傍の相変化材料層７に電流が流れる。リセット動作時およびセット動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流によって相変化材料層７の抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流値を判定して動作を行う。
【００３９】
上述したように、本実施の形態のメモリセルアレイＭＡは、複数のワード線ＷＬ、複数のダイオードＰＤ、４層の縦型チェイン構造を有する複数のメモリセル、および複数のビット線ＢＬで構成されている。従って、メモリセルのリセット動作、セット動作、および読出し動作は、図５に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４の各電位を制御することによって行う。
【００４０】
図５に示すワード線ＷＬ１の電位表記（５／４／２Ｖ）は、それぞれリセット動作時、セット動作時、読出し動作時にワード線ＷＬ１に印加する電圧を示している。また、図５に示す他の端子（ワード線ＷＬ２、ＷＬ３、ビット線ＢＬ１〜ＢＬ４、ゲート配線ＧＬ１〜ＧＬ４）の電位表記も同様に、それぞれリセット動作時、セット動作時、読出し動作時にこれらの端子に印加する電圧を示している。
【００４１】
図５に示すように、ビット線ＢＬ２、ＢＬ３、ＢＬ４のいずれかに接続され、かつワード線ＷＬ１に接続されたメモリセル（１層目〜４層目のメモリセル）では、ビット線ＢＬとワード線ＷＬの電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。
【００４２】
また、ビット線ＢＬ１に接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、ビット線ＢＬとワード線ＷＬの電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。
【００４３】
また、ビット線ＢＬ２、ＢＬ３、ＢＬ４のいずれかに接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、リセット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと５Ｖ、セット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと４Ｖ、読出し動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと２Ｖが印加される。すなわち、これらのメモリセルを選択するダイオードＰＤの逆バイアス方向に電圧が印加される。そこで、ダイオードＰＤの耐圧を５Ｖ以上に設計することにより、これらのメモリセルに電流が流れないようにすることができる。
【００４４】
従って、ビット線ＢＬ１およびワード線ＷＬ１に接続された４個のメモリセルを選択するダイオードＰＤのみに順バイアスを印加して電流を流すことにより、図４で説明した方法によって、これらのメモリセルの中の選択セルＳＭＣのみを動作させることができる。
【００４５】
ビット線ＢＬ１およびワード線ＷＬ１に接続された上記４個のメモリセルのうち、最上層（４層目）のメモリセルは、Ｗなどの金属材料からなるビット線ＢＬ１に最も近接して配置されており、最下層（１層目）のメモリセルは、シリコン材料からなるダイオードＰＤに最も近接して配置されている。そして、金属およびシリコンは、いずれも熱伝導率が非常に高い材料である。
【００４６】
そのため、上記４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのいずれかと接触している層間絶縁膜１１、１２、１３、１４、１５の膜厚がすべて同一であると仮定した場合、ダイオードＰＤに最も近い１層目のメモリセル、およびビット線ＢＬ１に最も近い４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、相変化材料層７の内部で発生するジュール熱が周囲に消散し易い。すなわち、１層目のメモリセルおよび４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、相変化材料層７を溶解させるのに多くの電流を必要とする。
【００４７】
しかし、本実施の形態では、ダイオードＰＤと１層目のメモリセルのゲート電極２１ｐとの間に介在する層間絶縁膜１１の膜厚、および４層目のメモリセルのゲート電極２４ｐとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚が、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ間に介在する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くなっている。そのため、１層目のメモリセルの近傍の相変化材料層７で発生したジュール熱のうち、ダイオードＰＤに流れる熱の量は、層間絶縁膜１１を厚くした分、減少する。同様に、４層目のメモリセルの近傍の相変化材料層７で発生したジュール熱のうち、ビット線ＢＬ１に流れる熱の量は、層間絶縁膜１５を厚くした分、減少する。
【００４８】
そこで、層間絶縁膜１１、１５の膜厚と層間絶縁膜１２、１３、１４の膜厚の比率を最適化することにより、相変化材料層７の内部で発生するジュール熱のうち、周囲に消散する熱の量を、４個のメモリセルでほぼ同じにすることができる。これにより、４個のメモリセル間の記録感度の違いが補正され、情報の書き換えに必要な電流を、４個のメモリセルでほぼ同じにすることができるので、縦型チェインメモリの動作信頼性が向上する。
【００４９】
図６は、上記層間絶縁膜１２、１３、１４の膜厚（図中の白丸で表す）を５０ｎｍとし、層間絶縁膜１１、１５の膜厚（図中の黒丸で表す）を変えたときの書き換え電流の変化を熱・電気伝導のシミュレーションによって計算した結果を示している。なお、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、いずれも５０ｎｍとして計算した。
【００５０】
上記の計算結果によれば、層間絶縁膜１１、１５の膜厚を層間絶縁膜１２、１３、１４の膜厚の１．５倍以上、３倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能である。
【００５１】
一方、図７は、上記層間絶縁膜１２、１３、１４の膜厚および層間絶縁膜１１、１５の膜厚を同一（５０ｎｍ）にしたときの書き換え電流の変化を、シミュレーションによって計算した結果を示している。なお、４個のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、いずれも５０ｎｍとして計算した。この計算結果から、１層目のメモリセルおよび４層目のメモリセルは、２層目のメモリセルおよび３層目のメモリセルに比べて、多くの書き換え電流を必要とすることが分かる。
【００５２】
なお、層間絶縁膜１１、１２、１３、１４、１５の膜厚、およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、上記した値に限定されるものではない。層間絶縁膜１１、１２、１３、１４、１５の膜厚、およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
【００５３】
また、本実施の形態では、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造を例示したが、メモリセルの積層数は、３個以上であれば任意である。いずれの場合も、最上層の層間絶縁膜および最下層の層間絶縁膜の膜厚を、それらの間に位置する層間絶縁膜の膜厚よりも厚くすることにより、上記した効果を得ることができる。
【００５４】
（実施の形態２）
前記実施の形態１では、最下層（１層目）のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルの間に位置する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くすることによって、４個のメモリセル間における書き換え電流の差を補正した。
【００５５】
しかし、上記のような構成を採用した場合、厚い層間絶縁膜１１、１５の近傍のチャネルシリコン層８ｐは、薄い層間絶縁膜１２、１３、１４の近傍のチャネルシリコン層８ｐに比べてゲート電極からの距離が遠くなるので、その導電性をゲート電圧で制御することが困難となる。これは、１個の孔５０の下端から上端に至るチャネルシリコン層８ｐ全体として見た場合、チャネルシリコン層８ｐの抵抗が高くなり、電流が流れ難くなることを意味する。
【００５６】
そこで、本実施の形態では、図８に示すように、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚を、２層目および３層目のメモリセルのゲート電極２２ｐ、２３ｐの膜厚よりも薄くする。また、層間絶縁膜１１、１２、１３、１４、１５の膜厚は、すべて同一（例えば５０ｎｍ）とする。
【００５７】
この構造においては、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚を相対的に薄くし、それらの断面積を相対的に小さくしたことにより、ゲート電極２１ｐ、２４ｐを流れる電流によって相変化する相変化材料層７の体積も相対的に小さくなる。すなわち、１層目および４層目のメモリセルは、２層目および３層目のメモリセルに比べて少ない電流で書き換えを行うことができる。これにより、１層目および４層目のメモリセルは、２層目および３層目のメモリセルに比べて相変化材料層７の内部で発生するジュール熱が周囲に消散し易いので、２層目および３層目のメモリセルに比べて多くの書き換え電流を必要とするという特性が相殺され、メモリセルの書き換え電流が４個のメモリセルでほぼ同じになる。
【００５８】
また、層間絶縁膜１１、１５の膜厚を前記実施の形態１よりも薄くしたことにより、層間絶縁膜１１、１５の近傍のチャネルシリコン層８ｐとゲート電極２１ｐ、２４ｐとの距離が近づくので、この領域のチャネルシリコン層８ｐの導電性をゲート電圧で制御することが容易となる。これにより、孔５０の下端から上端に至るチャネルシリコン層８ｐ全体の抵抗が低くなるので、チャネルシリコン層８ｐに電流を流すためのゲート電圧を低くすることができる。
【００５９】
図９は、２層目および３層目のメモリセルのゲート電極２２ｐ、２３ｐの膜厚（図中の白丸で表す）を一定（例えば５０ｎｍ）とし、１層目および４層目のメモリセルのゲート電極２１ｐ、２４ｐの膜厚（図中の黒丸で表す）を変えたときの書き換え電流の変化をシミュレーションによって計算した結果を示している。
【００６０】
上記の計算結果によれば、ゲート電極２１ｐ、２４ｐの膜厚をゲート電極２２ｐ、２３ｐの膜厚の０．４倍以上、０．８倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能である。
【００６１】
（実施の形態３）
前記実施の形態１では、最下層（１層目）のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚、および最上層（４層目）のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５の膜厚を、４個のメモリセルの間に位置する３層の層間絶縁膜１２、１３、１４の膜厚よりも厚くすることによって、４個のメモリセル間における書き換え電流の差を補正した。
【００６２】
これと同様の効果は、上記層間絶縁膜１１、１５の材料と上記層間絶縁膜１２、１３、１４の材料を互いに異ならせることによっても得ることができる。すなわち、図１０に示すように、本実施の形態では、最下層のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１１、および最上層のメモリセルとビット線ＢＬとの間に介在する層間絶縁膜１５１を、層間絶縁膜１２、１３、１４よりも熱伝導率の低い絶縁材料で構成する。
【００６３】
これにより、層間絶縁膜１１１を通じて最下層のメモリセルからダイオードＰＤに消散する熱量、および層間絶縁膜１５１を通じて最上層のメモリセルからビット線ＢＬに消散する熱量が低減されるので、４個のメモリセル間における書き換え電流の差を補正することができる。
【００６４】
また、このとき、層間絶縁膜１１１、１２、１３、１４、１５１の膜厚をすべて同一（例えば５０ｎｍ）とした場合には、チャネルシリコン層８ｐのうち、ゲート電圧の影響を受け難い領域が少なくなるので、チャネルシリコン層８ｐに電流を流すためのゲート電圧を低くすることができる。また、ゲート電極を流れる電流によって相変化する相変化材料層７の体積も、４個のメモリセル間でほぼ同じにすることができる。
【００６５】
層間絶縁膜用の絶縁材料としては、例えば窒化シリコン、酸化シリコン、スピンオングラス(Spin on glass)などが代表的なものであるが、この中では、窒化シリコンの熱伝導率が最も高い。そこで、例えば層間絶縁膜１２、１３、１４を窒化シリコン膜で構成し、層間絶縁膜１１１、１５１を酸化シリコン膜で構成することにより、メモリセルの書き換え電流を４個のメモリセルでほぼ同じにすることができる。
【００６６】
なお、層間絶縁膜１１１、１５１の材料と層間絶縁膜１２、１３、１４の材料を互いに異ならせた場合でも、それらの膜厚をすべて同一にする必要はなく、本実施の形態の構成と前記実施の形態１、２の構成を組み合わせることによっても、メモリセルの書き換え電流を４個のメモリセルでほぼ同じにすることができる。
【００６７】
また、層間絶縁膜１１１、１５１は、熱伝導率が互いに異なる２種以上の絶縁膜の積層構造とすることもできる。例えば図１１は、層間絶縁膜１１１を熱伝導率が互いに異なる２種の絶縁膜１１１ａ、１１１ｂで構成し、層間絶縁膜１５１を熱伝導率が互いに異なる２種の絶縁膜１５１ａ、１５１ｂで構成した例である。この場合は、絶縁膜１１１ａと絶縁膜１１１ｂの積層膜や、絶縁膜１５１ａと絶縁膜１５１ｂの積層膜が層間絶縁膜１２、１３、１４に比べて低熱伝導率であればよい。
【００６８】
同様に、層間絶縁膜１２、１３、１４のそれぞれを、熱伝導率が互いに異なる２種以上の絶縁膜で構成することもできる。いずれの場合も、前述した窒化シリコン膜、酸化シリコン膜、スピンオングラス膜などを適宜組み合わせて積層膜を構成し、層間絶縁膜１１１、１５１の熱伝導率を層間絶縁膜１２、１３、１４の熱伝導率よりも低くすればよい。
【００６９】
次に、本実施の形態の半導体記憶装置の製造方法について、図１２〜図３２を参照しながら工程順に説明する。なお、層間絶縁膜１１〜１５やゲート電極２１ｐ〜２４ｐの材料、膜厚などを適宜変更することにより、前記実施の形態１、２の半導体記憶装置についても、以下に説明する方法で製造することができる。
【００７０】
まず、図１２に示すように、単結晶シリコンからなる半導体基板１上に酸化シリコンからなる絶縁膜３０、タングステン膜２Ｗ、ｐ型不純物をドープしたアモルファスシリコン膜４ａ、アモルファスシリコン膜４ａよりも低濃度のｐ型不純物をドープしたアモルファスシリコン膜５ａ、およびｎ型不純物をドープしたアモルファスシリコン膜６ａをこの順に堆積する。タングステン膜２Ｗは、ワード線ＷＬを構成する導電膜であり、３層のアモルファスシリコン膜４ａ、５ａ、６ａは、ダイオードＰＤを構成する半導体膜である。なお、図示は省略するが、半導体基板１上に絶縁膜３０を堆積する工程に先立ち、半導体基板１の周辺回路領域に配線セレクタを含む周辺回路を形成する。また、絶縁膜３０を堆積した後、タングステン膜２Ｗを堆積する工程に先立ち、ワード線ＷＬと周辺回路を接続するコンタクトホールＷＬＣ（図１参照）を絶縁膜３０に形成する。
【００７１】
次に、図１３に示すように、上記アモルファスシリコン膜６ａ、５ａ、４ａおよびタングステン膜２Ｗをパターニングし、Ｘ方向に延在する複数のワード線ＷＬを形成すると共に、複数のワード線ＷＬのそれぞれの上部に３層のアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンを形成する。このように、アモルファスシリコン膜６ａ、５ａ、４ａとタングステン膜２Ｗを同時にパターニングすることにより、アモルファスシリコン膜６ａ、５ａ、４ａに対してワード線ＷＬを自己整合で形成することができる。これにより、ワード線ＷＬとダイオードＰＤの位置ずれを防ぐことができるので、メモリセルの動作信頼性を高めることができる。
【００７２】
次に、図１４に示すように、上記ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンの隙間を埋めるように、酸化シリコンからなる絶縁膜３１を堆積した後、図１５に示すように、上記絶縁膜３１およびアモルファスシリコン膜６ａ、５ａ、４ａをＹ方向に沿ってストライプ状にパターニングする。このとき、アモルファスシリコン膜４ａの下層のワード線ＷＬは、パターニングしない。
【００７３】
次に、図１６に示すように、上記絶縁膜３１およびアモルファスシリコン膜６ａ、５ａ、４ａの隙間を埋めるように、酸化シリコンからなる絶縁膜３２を堆積した後、図１７に示すように、化学的機械研磨法を用いて絶縁膜３１、３２を研磨することにより、アモルファスシリコン膜６ａの表面を露出させる。なお、以下の斜視図では、図を見易くするために、絶縁膜３１、３２の図示を省略する。
【００７４】
次に、図１８に示すように、層間絶縁膜１１１、アモルファスシリコン膜２１ａ、層間絶縁膜１２、アモルファスシリコン膜２２ａ、層間絶縁膜１３、アモルファスシリコン膜２３ａ、層間絶縁膜１４、アモルファスシリコン膜２４ａ、層間絶縁膜１５１をこの順に堆積する。前述したように、層間絶縁膜１２、１３、１４は窒化シリコン膜で構成し、層間絶縁膜１１１、１５１は、窒化シリコン膜よりも熱伝導率が低い酸化シリコン膜で構成する。層間絶縁膜１１１、１２、１３、１４、１５１およびアモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
【００７５】
次に、図１９に示すように、図１８の工程で堆積した積層膜をエッチングすることにより、層間絶縁膜１５１の表面からアモルファスシリコン膜６ａの表面に至る孔５０を形成する。なお、図１９には示されていないが、アモルファスシリコン膜６ａ、５ａ、４ａの周囲には、酸化シリコンからなる絶縁膜３１、３２が埋め込まれている。そのため、上記孔５０を形成する際のエッチング工程で、アモルファスシリコン膜６ａと孔５０の間に位置ずれ（フォトレジスト膜の合わせずれ）が生じた場合、孔５０の底部の絶縁膜３１、３２を削ってしまう恐れがある。
【００７６】
そこで、本実施の形態のように、アモルファスシリコン膜６ａの上部の層間絶縁膜１１１を酸化シリコン膜で構成した場合は、絶縁膜３１、３２を窒化シリコン膜で構成してもよい。このようにすると、層間絶縁膜１１１がエッチングストッパとして機能し、絶縁膜３１、３２の削れを防止することができる。すなわち、窒化シリコン膜と酸化シリコン膜は、エッチングレートが異なるので、層間絶縁膜（酸化シリコン膜）１１１を過度にエッチングしたとしても、その下層の絶縁膜（窒化シリコン膜）３１、３２の削れは、僅かで済む。従って、半導体記憶装置の製造歩留まりや、動作信頼性が向上する。
【００７７】
次に、図２０および図２１に示すように、層間絶縁膜１５１の上面および孔５０の内部に酸化シリコンからなるゲート絶縁膜９を堆積する。図２１に示すように、ゲート絶縁膜９は、孔５０が埋め込まれないように、薄い膜厚で堆積する。
【００７８】
次に、図２２および図２３に示すように、層間絶縁膜１５１の上面のゲート絶縁膜９、および孔５０の底部（アモルファスシリコン膜６ａの表面）のゲート絶縁膜９をエッチバックにより除去し、孔５０の側壁にゲート絶縁膜９を残す。
【００７９】
次に、図２４および図２５に示すように、層間絶縁膜１５１の上面および孔５０の内部にアモルファスシリコン膜８ａおよび酸化シリコンからなる絶縁膜５１をこの順に堆積する。アモルファスシリコン膜８ａは、孔５０が完全に埋め込まれないような膜厚で堆積し、絶縁膜５１は、孔５０が完全に埋め込まれるように、厚い膜厚で堆積する。
【００８０】
次に、図２６に示すように、絶縁膜５１を通じてアモルファスシリコン膜８ａにヒ素（Ａｓ）あるいはリン（Ｐ）のようなｎ型不純物をイオン注入する。これにより、ｎ型不純物がイオン注入された領域のアモルファスシリコン膜８ａは、ｎ型のアモルファスシリコン膜３８ａとなる。
【００８１】
図２６に示すように、上記ｎ型不純物は、層間絶縁膜１５１の上面のアモルファスシリコン膜８ａだけでなく、孔５０の上端部近傍のアモルファスシリコン膜８ａもｎ型のアモルファスシリコン膜３８ｐとなるように注入する。これは、後の工程で形成するビット線ＢＬとの接触抵抗を低減するためである。ただし、次の工程で最上層のメモリセルのゲート電極２４ｐとなるアモルファスシリコン膜２４ａのゲート動作を妨げないよう、アモルファスシリコン膜２４ａの近傍のアモルファスシリコン膜８ａにはｎ型不純物が届かないようにする。
【００８２】
次に、半導体基板１を熱処理することによって、アモルファスシリコン膜４ａ、５ａ、６ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、３８ａを結晶化すると共に、これらの膜中にドープされた不純物を活性化する。図２７に示すように、この熱処理により、アモルファスシリコン膜４ａ、５ａ、６ａは、ダイオードＰＤを構成するシリコン層４ｐ、５ｐ、６ｐとなる。また、アモルファスシリコン膜８ａはチャネルシリコン層８ｐとなり、アモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａは、それぞれゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐとなる。さらに、アモルファスシリコン膜３８ａはシリコン層３８ｐとなる。
【００８３】
次に、図２８に示すように、絶縁膜５１をエッチバックにより除去し、チャネルシリコン層８ｐの表面およびシリコン層３８ｐの表面を露出させた後、図２９に示すように、シリコン層３８ｐの上部に相変化材料層７を堆積する。このとき、相変化材料層７は、孔５０が完全に埋め込まれるような膜厚で堆積する。
【００８４】
なお、上記相変化材料層７を孔５０が完全に埋め込まれないような膜厚で堆積し、その後、絶縁膜（図示せず）を孔５０が完全に埋め込まれるように堆積することにより、孔５０の中心に相変化材料層７と接する絶縁膜を埋め込んでもよい。このようにすると、相変化材料層７に電流が流れたとき、孔５０の中心には電流が流れないので、相変化材料層７に流れる電流の経路が一部限定される。従って、孔５０に埋め込まれた相変化材料層７のうち、抵抗値が変化する領域の体積が減少するので、より少ない電流でメモリセルを動作させることが可能となる。
【００８５】
次に、図３０に示すように、シリコン層３８ｐの上部の相変化材料層７をエッチバックにより除去し、孔５０の内部に相変化材料層７を残す。その際、孔５０の内部に残った相変化材料層７の上面の高さを、層間絶縁膜１５１の上面の高さよりも低くする（図３２参照）。なお、図示は省略するが、相変化材料層７をエッチバックした後、ビット線ＢＬと周辺回路を接続するためのコンタクトホールＢＬＣ（図１参照）を形成する。
【００８６】
次に、図３１および図３２に示すように、シリコン層３８ｐの上部にＷ膜を堆積した後、このＷ膜とシリコン層３８ｐをパターニングすることにより、Ｙ方向に延在する複数のビット線ＢＬを形成する。このとき、ビット線ＢＬの下部にはシリコン層３８ｐが残り、Ｗ膜を除去した領域には層間絶縁膜１５１が露出する。前述したように、孔５０の内部に埋め込まれた相変化材料層７の上面の高さは、層間絶縁膜１５１の上面の高さよりも低いので、ビット線ＢＬの一部も孔５０の内部に埋め込まれる（図３２参照）。これにより、シリコン層３８ｐとビット線ＢＬの接触面積が増えるので、シリコン層３８ｐとビット線ＢＬの接触抵抗が低減される。
【００８７】
図示は省略するが、その後、ビット線ＢＬの上部に絶縁膜を堆積し、続いて、コンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４およびコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４（図１参照）を形成した後、絶縁膜の上部にゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４（図１参照）を形成する。
【００８８】
（実施の形態４）
図３３は、本実施の形態の半導体記憶装置の要部（メモリセルアレイ、配線、およびコンタクトホール）を示す斜視図、図３４は、図３３に示したメモリセルアレイの斜視図である。なお、図３３および図３４には、半導体基板１とその主面に形成された周辺回路の図示が省略されている。
【００８９】
本実施の形態の半導体記憶装置は、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造のメモリセルアレイＭＡの上部に選択トランジスタのゲート電極６１ｐを配置することにより、前記実施の形態１よりもさらに高い記憶密度を実現している。この場合、最上層（４層目）のメモリセルは、金属配線（ビット線ＢＬ）に近接していないので、４層目のメモリセルから周囲に消散する熱の量は、２層目のメモリセルから周囲に消散する熱の量、および３層目のメモリセルから周囲に消散する熱の量とほぼ同じになる。従って、４個のメモリセルからなる縦型チェインメモリ間の記録感度の違いを補正するには、最下層（１層目）のメモリセルに着目すればよい。
【００９０】
図３３に示すように、本実施の形態の半導体記憶装置は、半導体基板１の主面のＸ方向に延在する複数のワード線ＷＬ、ワード線ＷＬの上部に配置された複数のダイオードＰＤ、ダイオードＰＤの上部に配置された複数のメモリセル、メモリセルの上部に配置された選択トランジスタ、および選択トランジスタの上部に配置され、Ｙ方向に延在する複数のビット線ＢＬを含んだメモリセルアレイＭＡを備えている。そして、ダイオードＰＤと選択トランジスタとの間に配置されたメモリセルアレイＭＡは、半導体基板１の主面の垂直方向に沿って４個のメモリセルを積層した縦型チェイン構造を有している。
【００９１】
上記複数のワード線ＷＬは、Ｗ膜のような金属膜で構成されており、それらの一端は、コンタクトホールＷＬＣを介して周辺回路の配線セレクタに電気的に接続されている。また、複数のダイオードＰＤのそれぞれは、多結晶シリコンからなる３層のシリコン層４ｐ、５ｐ、６ｐをこの順に積層してなり、ｐ型不純物がドープされた最下層のシリコン層４ｐは、ワード線ＷＬに電気的に接続されている。また、シリコン層４ｐの上部のシリコン層５ｐには、シリコン層４ｐよりも低濃度のｐ型不純物がドープされ、シリコン層５ｐの上部のシリコン層６ｐには、ｎ型不純物がドープされている。
【００９２】
上記ダイオードＰＤの上部には、層間絶縁膜１１、１層目のメモリセルのゲート電極２１ｐ、層間絶縁膜１２、２層目のメモリセルのゲート電極２２ｐ、層間絶縁膜１３、３層目のメモリセルのゲート電極２３ｐ、層間絶縁膜１４、および４層目のメモリセルのゲート電極２４ｐ、層間絶縁膜１５がこの順に積層されている。層間絶縁膜１１、１２、１３、１４、１５およびゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。
【００９３】
上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれは、Ｘ方向に延在する複数のストライプ状パターンからなる。また、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれは、ｎ型不純物がドープされた多結晶シリコン膜で構成されている。
【００９４】
上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐには、それぞれコンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４を介してゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４が電気的に接続されている。また、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、それぞれコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して前記周辺回路の配線セレクタに電気的に接続されている。ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４は、Ｗ膜のような金属膜で構成されている。
【００９５】
上記層間絶縁膜１１、１２、１３、１４、１５は、例えば酸化シリコンからなる。また、縦型チェインメモリ間の記録感度の違いを補正するため、１層目のメモリセルとダイオードＰＤとの間に介在する層間絶縁膜１１の膜厚は、他の層間絶縁膜１２、１３、１４、１５の膜厚よりも厚くなっている。具体的には、層間絶縁膜１１の膜厚を層間絶縁膜１２、１３、１４、１５の膜厚の１．５倍以上、３倍以下とすることにより、４個のメモリセル間における書き換え電流の差を±５％以内に補正することが可能となる。
【００９６】
なお、４個のメモリセル間における書き換え電流の差を補正する手段として、前記実施の形態２のように、１層目のメモリセルのゲート電極２１ｐの膜厚を、２層目〜４層目のメモリセルのゲート電極２２ｐ、２３ｐ、２４ｐの膜厚より薄くしてもよい。また、前記実施の形態３のように、層間絶縁膜１１を層間絶縁膜１２、１３、１４、１５よりも熱伝導率の低い絶縁材料で構成してもよい。さらに、前記実施の形態１〜３の構成を組み合わせてもよい。
【００９７】
上記層間絶縁膜１５の上部には、選択トランジスタのゲート電極６１ｐが形成されている。ゲート電極６１ｐは、ｎ型不純物がドープされた多結晶シリコンからなる。また、ゲート電極６１ｐは、Ｘ方向に延在する複数のストライプ状パターンからなり、これらのストライプ状パターンの一つ置きにコンタクトホールＳＴＧＣ１またはコンタクトホールＳＴＧＣ２を介してゲート配線ＳＴＧＬ１、またはゲート配線ＳＴＧＬ２が電気的に接続されている。
【００９８】
上記ゲート配線ＳＴＧＬ１、ＳＴＧＬ２は、選択トランジスタのゲート電極６１ｐに所定の電圧を印加する配線であり、Ｗ膜のような金属膜で構成されている。また、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２は、図示しないコンタクトホールＳＴＧＬＣ１、ＳＴＧＬＣ２を介して配線セレクタに電気的に接続されている。さらに、ゲート配線ＳＴＧＬ１とゲート配線ＳＴＧＬ２は互いに絶縁されており、Ｘ方向に延在する複数のゲート電極６１ｐの一つ置きに独立に電圧を印加できるようになっている。
【００９９】
上記ゲート電極６１ｐの上部には、酸化シリコンからなる絶縁膜７１、およびｎ型の不純物がドープされた多結晶シリコンからなるシリコン層３８ｐが形成されており、シリコン層３８ｐの上部には、Ｙ方向に延在する複数のビット線ＢＬが形成されている。ビット線ＢＬは、例えばＷからなり、それらの一端は、コンタクトホールＢＬＣを介して前記配線セレクタに電気的に接続されている。
【０１００】
なお、図３３には、上記した構成要素の一部、すなわちコンタクトホールＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２が図示されていないが、コンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３がそれぞれゲート配線ＧＬ１、ＧＬ２、ＧＬ３の下部に接続されているのと同じように、コンタクトホールＧＬＣ４はゲート配線ＧＬ４の下部に接続されており、コンタクトホールＳＴＧＬＣ１、ＳＴＧＬＣ２は配線ＳＴＧＬ１、ＳＴＧＬ２の下部に接続されている。
【０１０１】
図３４に示すように、ワード線ＷＬの上部に形成されたダイオードＰＤは、ワード線ＷＬの延在方向（Ｘ方向）に沿って所定の間隔で配置されている。また、ダイオードＰＤの上部に形成されたメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、層間絶縁膜１１、１２、１３、１４、１５、選択トランジスタのゲート電極６１ｐ、およびゲート電極６１ｐの上部に形成された絶縁膜７１のそれぞれは、Ｘ方向に延在する複数のストライプ状パターンからなる。そして、上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、層間絶縁膜１１、１２、１３、１４、１５、および絶縁膜７１からなるストライプ状パターンのそれぞれは、互いに隣接して配置されたワード線ＷＬとワード線ＷＬのスペース領域の直上に配置されている。
【０１０２】
また、ビット線ＢＬの下部において、上記ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、層間絶縁膜１１、１２、１３、１４、１５、および絶縁膜７１からなるストライプ状パターンのスペース領域には、ゲート絶縁膜９、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７および絶縁膜９１が埋め込まれている。チャネルシリコン層８ｐと相変化材料層７との間に介在する絶縁膜１０は、チャネルシリコン層８ｐ中の不純物と、相変化材料層７を構成する元素が相互拡散するのを防ぐためのバリア層である。また、絶縁膜９１は、上記スペース領域に埋め込まれた相変化材料層７をＹ方向に沿って２分割するための分離層である。
【０１０３】
上記スペース領域に埋め込まれたゲート絶縁膜９、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７および絶縁膜９１のうち、絶縁膜１０、相変化材料層７および絶縁膜９１のそれぞれの上端部は、選択トランジスタのゲート電極６１ｐよりも下方に位置している。そして、絶縁膜１０、相変化材料層７および絶縁膜９１のそれぞれの上端部とビット線ＢＬとの間には、絶縁膜９２が埋め込まれている。絶縁膜１０、９１、９２は、例えば酸化シリコン膜で構成されている。
【０１０４】
上記ビット線ＢＬとダイオードＰＤは、ビット線ＢＬの下部のシリコン層３８ｐおよび上記スペース領域に埋め込まれたチャネルシリコン層８ｐを介して互いに接続されている。また、互いに隣接して配置されたビット線ＢＬとビット線ＢＬのスペース領域では、チャネルシリコン層８ｐ、シリコン層３８ｐ、絶縁膜１０および相変化材料層７が除去され、酸化シリコンからなる絶縁膜３３が埋め込まれている。すなわち、チャネルシリコン層８ｐ、シリコン層３８ｐ、絶縁膜１０および相変化材料層７は、ゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐおよび層間絶縁膜１１、１２、１３、１４、１５、７１からなる積層膜と、絶縁膜３３とによって囲まれた領域（以下、本実施の形態では、接続孔と呼ぶ）に形成されている。
【０１０５】
次に、上記メモリセルの動作について、図３５を参照しながら説明する。図３５（ａ）は、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルの断面図、図３５（ｂ）は、図３５（ａ）に示すメモリセルのうち、最下層（１層目）のメモリセルを示す平面図、図３５（ｃ）は、図３５（ａ）に示すメモリセルの等価回路図である。以下では、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、１層目のメモリセルの一方を選択セルＳＭＣとし、その他のメモリセルを非選択セルＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３として説明する。
【０１０６】
メモリセルの動作は以下のように行う。まず、選択セルＳＭＣのゲート電極２１ｐに接続されたゲート線ＧＬ１に０Ｖを印加し、選択セルＳＭＣのトランジスタをＯＦＦ状態にする。また、非選択セルＵＳＭＣ１、ＵＳＭＣ３のゲート電極２２ｐ、２３ｐ、２４ｐに接続されたゲート配線ＧＬ２、ＧＬ３、ＧＬ４に５Ｖを印加し、非選択セルＵＳＭＣ１、ＵＳＭＣ３のトランジスタをＯＮ状態にする。さらに、ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時に５Ｖ、セット動作時に４Ｖ、読み出し動作時に２Ｖをそれぞれ印加する。
【０１０７】
一方、選択セルＳＭＣに接続された選択トランジスタのゲート電極６１ｐには、ゲート配線ＳＴＧＬ１を通じて５Ｖを印加し、この選択トランジスタをＯＮ状態にする。また、選択セルＳＭＣに接続されていない選択トランジスタのゲート電極６１ｐには、ゲート配線ＳＴＧＬ２を通じて０Ｖを印加し、この選択トランジスタをＯＦＦ状態にする。
【０１０８】
このとき、非選択セルＵＳＭＣ１では、トランジスタがＯＮ状態でチャネルの抵抗が低くなり、かつＯＮ状態になっている選択トランジスタ（ゲート配線ＳＴＧＬ１に接続された選択トランジスタ）のチャネル（チャネルシリコン層８ｐ）も抵抗が低くなるので、相変化材料層７の相状態によらず、ゲート電極２２ｐ、２３ｐ、２４ｐの近傍のチャネルシリコン層８ｐに電流が流れる。
【０１０９】
また、非選択セルＵＳＭＣ２と選択セルＳＭＣは、ゲート電圧が共通（０Ｖ）であるため、非選択セルＵＳＭＣ２のトランジスタは、ＯＦＦ状態となる。さらに、非選択セルＵＳＭＣ３と非選択セルＵＳＭＣ１は、ゲート電圧が共通（５Ｖ）であるため、非選択セルＵＳＭＣ３のトランジスタは、ＯＮ状態となるが、非選択セルＵＳＭＣ３に接続された選択トランジスタ（ゲート配線ＳＴＧＬ２に接続された選択トランジスタ）がＯＦＦ状態であるため、非選択セルＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。
【０１１０】
一方、選択セルＳＭＣでは、トランジスタがＯＦＦ状態であるため、電流はゲート電極２１ｐの近傍の相変化材料層７に流れる。従って、ワード線ＷＬ１とビット線ＢＬ１とが交差する領域に配置されたメモリセルのうち、相変化材料層７に電流が流れるのは選択セルＳＭＣのみである。リセット動作時およびセット動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流によって相変化材料層７の抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの近傍の相変化材料層７に流れる電流値を判定して動作を行う。
【０１１１】
本実施の形態のメモリセルのリセット動作、セット動作、および読出し動作は、図３６に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２の各電位を制御することによって行う。
【０１１２】
図３６に示すＷＬ１の電位表記（５／４／２Ｖ）は、それぞれリセット動作時、セット動作時、読出し動作時にワード線ＷＬ１に印加する電圧を示している。また、図３６に示す他の端子（ワード線ＷＬ２、ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２）の電位表記も同様に、それぞれリセット動作時、セット動作時、読出し動作時にこれらの端子に印加する電圧を示している。
【０１１３】
図３６に示すように、ビット線ＢＬ２、ＢＬ３のいずれかに接続され、かつワード線ＷＬ１に接続されたメモリセル（１層目〜４層目のメモリセル）では、ビット線ＢＬとワード線ＷＬの電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。
【０１１４】
また、ビット線ＢＬ１に接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、ビット線ＢＬとワード線ＷＬの電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、ビット線ＢＬとワード線ＷＬとの間に電位差がないので電流が流れない。
【０１１５】
また、ビット線ＢＬ２、ＢＬ３のいずれかに接続され、かつワード線ＷＬ２、ＷＬ３のいずれかに接続されたメモリセルでは、リセット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと５Ｖ、セット動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと４Ｖ、読出し動作時にワード線ＷＬとビット線ＢＬにそれぞれ０Ｖと２Ｖが印加される。すなわち、これらのメモリセルを選択するダイオードＰＤの逆バイアス方向に電圧が印加される。そこで、ダイオードＰＤの耐圧を５Ｖ以上に設計することにより、これらのメモリセルに電流が流れないようにすることができる。
【０１１６】
従って、ビット線ＢＬ１およびワード線ＷＬ１に接続されたメモリセルを選択するダイオードＰＤのみに順バイアスを印加して電流を流すことにより、図３５で説明した方法によって、これらのメモリセルの中の選択セルＳＭＣのみを動作させることができる。
【０１１７】
次に、図３５（ｂ）に示した平面図を使って、本実施の形態のメモリセルの特徴を説明する。このメモリセルの一つの特徴は、接続孔の内部に埋め込まれた絶縁膜９１を挟んでメモリセルが２つの領域に分離されていることにある。また、チャネルシリコン層８ｐに流れる電流をＯＮ／ＯＦＦするスイッチ（選択トランジスタ）が上記２つの領域のそれぞれの電流経路上に設けられているので、相変化材料層７に流れる電流を２つの領域で互いに独立して制御できる構成になっている。すなわち、上記２つの領域の一方（第１の領域）のチャネルシリコン層８ｐがゲート動作によってＯＦＦ状態となったとき、この領域の相変化材料層７には電流が流れるが、もう一方の領域（第２の領域）の相変化材料層７には電流が流れないようにすることができる。従って、前記実施の形態１のメモリセルと比較した場合、一つのワード線ＷＬと一つのビット線ＢＬに接続されたメモリセルの記憶容量が２倍になるという効果が得られるので、半導体記憶装置のビットコストを低減することができる。
【０１１８】
なお、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４のそれぞれに印加する電圧を上記２つの領域で互いに独立して制御する構成を採用することもできる。この場合も、２つの領域の相変化材料層７に流れる電流を互いに独立して制御することができるので、半導体記憶装置のビットコストを低減することができる。但し、この場合は、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４に印加する電圧を制御する駆動回路を多く設ける必要があるので、その分、周辺回路の面積が大きくなる。
【０１１９】
また、図３５（ｃ）に示した等価回路図からも明らかなように、本実施の形態のメモリセルは、上記２つの領域に一つのダイオードＰＤが接続される構成となっている。ダイオードＰＤは、一つのワード線ＷＬと一つのビット線ＢＬに接続された縦型チェインメモリを選択する素子の役割をするので、本実施の形態のメモリセルは、２組の縦型チェインメモリが一つのダイオードＰＤを共有する構成と言うこともできる。この構成により、一つのダイオードＰＤに対するビット数を増やすことが可能となるので、ビットコストを低減することができる。
【０１２０】
本実施の形態のメモリセルのもう一つの特徴は、接続孔内に形成される相変化材料層７が、相変化材料層７を２つの領域に分離する絶縁膜９１と接している点にある。
【０１２１】
特許文献１のメモリセルや、前記実施の形態１〜３のメモリセルでは、孔内に相変化材料層７を埋め込む際、相変化材料層７の膜厚は、孔の中心方向に向かって全方向から増加して行く。これに対し、本実施の形態では、相変化材料層７の膜厚が増加して行く方向は、２つの領域の相変化材料層７が向かい合う方向（図３４のＹ方向）のみであり、この方向と直交する方向（図３４のＸ方向）に膜厚が増加して行くことはない。
【０１２２】
そのため、上記Ｘ方向については、相変化材料層７の膜厚の増加を考慮して接続孔の幅を設定する必要がないので、この方向（Ｘ方向）に沿った接続孔の幅を最小加工寸法に設定することができる。これにより、単位面積当たりのメモリセル密度を高めることができるので、半導体記憶装置の高集積化、およびビットコストの低減を図ることができる。
【０１２３】
なお、上記した特徴を考慮すると、接続孔内に形成される相変化材料層７を絶縁膜９１によって２つの領域に分離する必要はなく、相変化材料層７が一体に形成されていたとしても、Ｘ方向の加工寸法を最小加工寸法に維持することが可能となるので、前記実施の形態１〜３のメモリセルに比べてメモリセル密度を高めることができる。
【０１２４】
次に、本実施の形態の半導体記憶装置の製造方法について、図３７〜図５４を参照しながら工程順に説明する。
【０１２５】
まず、図３７に示すように、半導体基板１上に酸化シリコンからなる絶縁膜３０、タングステン膜２Ｗ、ｐ型不純物がドープされたアモルファスシリコン膜４ａ、アモルファスシリコン膜４ａよりも低濃度のｐ型不純物がドープされたアモルファスシリコン膜５ａ、およびｎ型不純物がドープされたアモルファスシリコン膜６ａをこの順に堆積する。
【０１２６】
次に、上記アモルファスシリコン膜６ａ、５ａ、４ａおよびタングステン膜２Ｗをパターニングすることにより、Ｘ方向に延在する複数のワード線ＷＬを形成すると共に、複数のワード線ＷＬのそれぞれの上部に３層のアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンを形成する。ここまでの工程は、前記実施の形態３の図１２および図１３で説明した工程と同じである。
【０１２７】
続いて、上記ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンの隙間を埋めるように、酸化シリコンからなる絶縁膜３１を堆積した後、この絶縁膜３１を化学的機械研磨法で研磨・平坦化することにより、アモルファスシリコン膜６ａの表面を露出させる。
【０１２８】
次に、図３８に示すように、層間絶縁膜１１、アモルファスシリコン膜２１ａ、層間絶縁膜１２、アモルファスシリコン膜２２ａ、層間絶縁膜１３、アモルファスシリコン膜２３ａ、層間絶縁膜１４、アモルファスシリコン膜２４ａ、層間絶縁膜１５、アモルファスシリコン膜６１ａおよび絶縁膜７１をこの順に堆積する。
【０１２９】
上記層間絶縁膜１２、１３、１４、１５およびアモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａの膜厚は、典型的には３０ｎｍ〜１００ｎｍである。前述したように、層間絶縁膜１１の膜厚は、メモリセル間における書き換え電流の差を補正するために、層間絶縁膜１２、１３、１４、１５の膜厚の１．５倍以上、３倍以下とする。
【０１３０】
次に、図３９に示すように、図３８の工程で堆積した積層膜（層間絶縁膜１１〜１５、７１、アモルファスシリコン膜２１ａ〜２４ａ、６１ａ）をワード線ＷＬの延在方向（Ｘ方向）に沿ってストライプ状にパターニングする。このとき、ストライプ状にパターニングされた積層膜のそれぞれは、互いに隣接して配置されたワード線ＷＬとワード線ＷＬのスペース領域の上方に配置される。
【０１３１】
また、図３９に示すように、上記積層膜のそれぞれのストライプ幅は、ワード線ＷＬおよびアモルファスシリコン膜６ａ、５ａ、４ａからなるストライプ状のパターンのスペース領域に埋め込まれた絶縁膜３１の幅よりも狭くすることが望ましい。このようにした場合は、次の工程でゲート絶縁膜９を堆積したとき、上記積層膜のスペース領域（接続孔）の幅をアモルファスシリコン膜６ａ、５ａ、４ａの幅よりも広くすることができる。これにより、後の工程で上記積層膜およびアモルファスシリコン膜６ａ、５ａ、４ａをビット線ＢＬの延在方向（Ｙ方向）に沿ってストライプ状にパターニングするとき、アモルファスシリコン膜６ａ、５ａ、４ａの一部がエッチングされずに残る不具合を防止することができるので、メモリセルの動作信頼性を向上させることができる。
【０１３２】
次に、図４０に示すように、ストライプ状にパターニングされた積層膜の上面および接続孔内に酸化シリコンからなる薄いゲート絶縁膜９を堆積した後、図４１に示すように、上記積層膜の上面、および接続孔の底部（アモルファスシリコン膜６ａの表面）のゲート絶縁膜９をエッチバックにより除去し、上記積層膜の側壁にゲート絶縁膜９を残す。
【０１３３】
次に、図４２に示すように、上記積層膜の上面および接続孔内にアモルファスシリコン膜８ａおよび酸化シリコンからなる絶縁膜５１をこの順に堆積する。このとき、アモルファスシリコン膜８ａは、接続孔が完全に埋め込まれないように堆積し、絶縁膜５１は、接続孔が完全に埋め込まれるように堆積する。
【０１３４】
次に、図４３に示すように、絶縁膜５１を通じて上記積層膜の上面のアモルファスシリコン膜８ａにｎ型不純物（ＡｓまたはＰ）をイオン注入する。このとき、ｎ型不純物がイオン注入された領域のアモルファスシリコン膜８ａは、ｎ型のアモルファスシリコン膜３８ａとなる。また、上記イオン注入は、ｎ型不純物がアモルファスシリコン膜６１ａの上面よりも下方に拡散しないように行う。
【０１３５】
次に、半導体基板１を熱処理することによって、アモルファスシリコン膜４ａ、５ａ、６ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、６１ａ、３８ａを結晶化すると共に、これらの膜中にドープされた不純物を活性化した後、図４４に示すように、絶縁膜５１をエッチバックにより除去する。
【０１３６】
上記の熱処理を行うと、アモルファスシリコン膜４ａ、５ａ、６ａは、それぞれダイオードＰＤを構成するシリコン層４ｐ、５ｐ、６ｐとなる。また、アモルファスシリコン膜８ａはチャネルシリコン層８ｐとなり、アモルファスシリコン膜２１ａ、２２ａ、２３ａ、２４ａ、６１ａは、それぞれゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐとなる。さらに、アモルファスシリコン膜３８ａはシリコン層３８ｐとなる。
【０１３７】
次に、図４５に示すように、絶縁膜１０および相変化材料層７をこの順に堆積する。このとき、上記積層膜の接続孔が絶縁膜１０および相変化材料層７によって完全に埋め込まれないように、絶縁膜１０および相変化材料層７の膜厚を制御する。
【０１３８】
次に、図４６に示すように、接続孔が完全に埋め込まれるように絶縁膜９１を堆積した後、図４７に示すように、絶縁膜９１、相変化材料層７および絶縁膜１０をエッチバックする。
【０１３９】
上記エッチバックは、接続孔内に残った絶縁膜９１、相変化材料層７および絶縁膜１０の上端部が選択トランジスタのゲート電極６１ｐよりも下方に位置し、かつ最上層のメモリセルのゲート電極２４ｐよりも上方に位置するように行う。これは、ゲート電極６１ｐに０Ｖを印加して選択トランジスタをＯＦＦ状態にしたとき、相変化材料層７を介して選択トランジスタのソース・ドレイン領域に電流が流れるの防止するためであり、かつ最上層のメモリセルのゲート電極２４ｐをＯＦＦ状態にしたとき、相変化材料層７を介して最上層のメモリセルのソース・ドレイン領域に電流が流れるようにするためである。
【０１４０】
次に、図４８に示すように、絶縁膜９１、相変化材料層７および絶縁膜１０の上部の接続孔が完全に埋め込まれるように絶縁膜９２を堆積した後、図４９に示すように、絶縁膜９２をエッチバックしてシリコン層３８ｐの上面を露出させ、接続孔内に絶縁膜９２を残す。なお、図示は省略するが、絶縁膜９２をエッチバックした後、ビット線ＢＬと周辺回路を接続するためのコンタクトホールＢＬＣ（図３３参照）を形成する。
【０１４１】
次に、図５０に示すように、シリコン層３８ｐおよび絶縁膜９２の上部にＷ膜３Ｗを堆積した後、図５１および図５２に示すように、このＷ膜３Ｗをパターニングすることにより、Ｙ方向に延在する複数のビット線ＢＬを形成する。このとき、図５３に示すように、Ｗ膜３Ｗを除去した領域では、シリコン層３８ｐ、絶縁膜９２、９１、チャネルシリコン層８ｐ、絶縁膜１０、相変化材料層７、絶縁膜９１、およびシリコン層６ｐ、５ｐ、４ｐがＹ方向に沿ってストライプ状にパターニングされる。これにより、シリコン層６ｐ、５ｐ、４ｐからなるダイオードＰＤが完成する。
【０１４２】
図５４（ａ）は、図５１のパターニング工程前におけるシリコン層６ｐ、５ｐ、４ｐの形状を示しており、図５４（ｂ）は、図５１のパターニング工程によって完成したダイオードＰＤの形状を示している。本実施の形態では、ダイオードＰＤは、ワード線ＷＬおよびビット線ＢＬの両方に対して自己整合的に形成される。
【０１４３】
また、図５１のパターニング工程では、接続孔内のチャネルシリコン層８ｐ、相変化材料層７および絶縁膜１０のパターンがビット線ＢＬに対して自己整合的に形成される。これにより、接続孔内のチャネルシリコン層８ｐ、相変化材料層７および絶縁膜１０の相互の位置ずれが防止されるので、メモリセルの動作信頼性を向上させることができる。
【０１４４】
また、ビット線ＢＬからシリコン層４ｐまでの各層のパターニングを一括して行うので、エッチング用フォトマスクの数を減らすことができ、半導体記憶装置の製造コストを低減することができる。
【０１４５】
その後、メモリセルアレイ端部のゲート電極２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐを図３３に示すように加工してコンタクトホールとの接続ができるようにする。続いて、ビット線ＢＬの上部に絶縁膜を堆積し、続いて、コンタクトホールＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ１、ＳＴＧＣ２、およびコンタクトホールＧＬＣ１、ＧＬＣ２、ＧＬＣ３（図３３参照）、および図３３には示さないＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２を形成した後、絶縁膜の上部にゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２（図３３参照）を形成する。
【０１４６】
なお、本実施の形態では、選択トランジスタのゲート電極６１ｐを最上層のメモリセルのゲート電極２４ｐよりも上層に配置したが、ゲート電極６１ｐを最下層のメモリセルのゲート電極２１ｐよりも下層に配置することもできる。この場合は、層間絶縁膜１１の膜厚を層間絶縁膜１２、１３、１４の膜厚と同じにし、層間絶縁膜１５の膜厚を層間絶縁膜１２、１３、１４の膜厚より厚くすればよい。あるいは、４層目のメモリセルのゲート電極２４ｐの膜厚を、１層目〜３層目のメモリセルのゲート電極２１ｐ、２２ｐ、２３ｐの膜厚より薄くしたり、層間絶縁膜１５を層間絶縁膜１１、１２、１３、１４よりも熱伝導率の低い絶縁材料で構成したりすることもできる。
【０１４７】
但し、本実施の形態のように、選択トランジスタのゲート電極６１ｐを最上層のメモリセルのゲート電極２４ｐより上層に配置した場合は、ゲート電極６１ｐを最下層のメモリセルのゲート電極２１ｐより下層に配置する場合に比べて、接続孔に埋め込んだ膜をストライプ状にパターニングする工程を減らすことができる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４９】
本発明は、酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）を有する半導体記憶装置に適用することができる。
【符号の説明】
【０１５０】
１  半導体基板
２Ｗ、３Ｗ  Ｗ（タングステン）膜
４ａ  アモルファスシリコン膜
４ｐ  シリコン層
５ａ  アモルファスシリコン膜
５ｐ  シリコン層
６ａ  アモルファスシリコン膜
６ｐ  シリコン層
７  相変化材料層
８ｐ  チャネルシリコン層
８ａ  アモルファスシリコン膜
９  ゲート絶縁膜
１０  絶縁膜
１１、１２、１３、１４、１５  層間絶縁膜
２１ｐ  ゲート電極
２１ａ  アモルファスシリコン膜
２２ｐ  ゲート電極
２２ａ  アモルファスシリコン膜
２３ｐ  ゲート電極
２３ａ  アモルファスシリコン膜
２４ｐ  ゲート電極
２４ａ  アモルファスシリコン膜
３０、３１、３２、３３  絶縁膜
３８ａ  アモルファスシリコン膜
３８ｐ  シリコン層
５０  孔
５１  絶縁膜
６１ｐ  ゲート電極
６１ａ  アモルファスシリコン膜
７１  絶縁膜
９１、９２  絶縁膜
１１１、１５１  層間絶縁膜
ＢＬ  ビット線
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４  コンタクトホール
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４  ゲート配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４  コンタクトホール
ＰＤ  ダイオード
ＳＴＧＬ１、ＳＴＧＬ２  ゲート配線
ＳＴＧＣ１、ＳＴＧＣ２  コンタクトホール
ＳＴＧＬＣ１、ＳＴＧＬＣ２  コンタクトホール
ＷＬ  ワード線
ＷＬＣ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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