(57)【要約】【課題】低コスト化および高画質化の両立を実現し得る画素回路、表示装置およびその駆動方法、ならびに電子機器を提供する。【解決手段】走査線駆動回路２３は、走査線ＷＳＬ２に対してスイッチング制御パルスを印加することにより閾値補正補助トランジスタＴｒ３をオン状態に設定するオン期間において、以下の動作を行う。走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化を、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して駆動トランジスタＴｒ２のゲートへ入力させ、駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作を行う。３値の電圧を用いることなく、駆動トランジスタＴｒ２におけるソース電位Ｖｓの過大な上昇に起因した不十分なＶth補正動作を回避することができる。【選択図】図２
2011175103.tif 000002
【特許請求の範囲】
【請求項１】
各々が、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含む画素回路を有する複数の画素と、
各画素に接続された第１および第２の走査線、信号線ならびに電源線と、
前記第１の走査線に対して、前記複数の画素を順次選択するために用いられると共に所定のオン電圧およびオフ電圧からなる選択パルスを印加する一方、前記第２の走査線に対して、前記第３のトランジスタのオン・オフ状態を制御するためのスイッチング制御パルスを印加する走査線駆動回路と、
前記信号線に対して、所定の基準電圧と映像信号電圧とを交互に印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と、
前記電源線に対して、前記発光素子の発光動作および消光動作を制御するための電源制御パルスを印加する電源線駆動回路と
を備え、
前記画素回路において、
前記第１のトランジスタのゲートが前記第１の走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が、前記第２のトランジスタのゲートおよび前記第１の容量素子の一端にそれぞれ接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線に接続されると共に、他方が前記第１の容量素子の他端および前記発光素子のアノードにそれぞれ接続され、
前記発光素子のカソードが固定電位に設定され、
前記第３のトランジスタおよび前記第２の容量素子が、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとの間に直列接続されると共に、前記第３のトランジスタのゲートが前記第２の走査線に接続されている
表示装置。
【請求項２】
前記走査線駆動回路は、
前記第２の走査線に対して前記スイッチング制御パルスを印加することにより前記第３のトランジスタをオン状態に設定するオン期間において、
前記第１の走査線における前記オン電圧から前記オフ電圧への電圧変化を、前記第３のトランジスタおよび前記第２の容量素子を介して前記第２のトランジスタのゲートへ入力させることにより、この第２のトランジスタのゲート電位を下げるゲート電位補正動作を行う
請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、
前記第２の容量素子の一端および前記第２のトランジスタのゲートに対して、前記基準電圧それぞれ印加すると共に、前記第２の容量素子の他端に対して前記オン電圧を印加する第１のオン期間と、
前記第１のオン期間の後において、前記第２の容量素子の他端に対して前記オフ電圧を印加することにより、前記電圧変化を前記第２のトランジスタのゲートへ入力させる第２のオン期間と
を少なくとも１回ずつ設けることにより、前記ゲート電位補正動作を行う
請求項２に記載の表示装置。
【請求項４】
前記走査線駆動回路、前記信号線駆動回路および前記電源線駆動回路によりなされる、各画素における前記第２のトランジスタに対する少なくとも１回の閾値補正動作の開始前の期間内に、前記第１および第２のオン期間がそれぞれ、所定の間隔をおいて１回ずつ設けられている
請求項３に記載の表示装置。
【請求項５】
複数の水平ラインに属する画素間において、前記電源線が共通化されている
請求項４に記載の表示装置。
【請求項６】
前記走査線駆動回路、前記信号線駆動回路および前記電源線駆動回路によりなされる、各画素における前記第２のトランジスタに対する複数回の分割閾値補正動作のうち、少なくとも最初の１回の分割閾値補正動作の期間に対応して前記第１のオン期間が設けられ、
この第１のオン期間とその次の分割閾値補正動作の期間との間に、前記第２のオン期間が設けられている
請求項３に記載の表示装置。
【請求項７】
前記第１および第２のオン期間同士が連続して設けられている
請求項６に記載の表示装置。
【請求項８】
前記走査線駆動回路は、前記第２のトランジスタにおけるゲート−ソース間電圧Ｖｇｓが、この第２のトランジスタにおける閾値電圧Ｖth未満となるように、前記ゲート電位補正動作を行う
請求項２ないし請求項７いずれか１項に記載の表示装置。
【請求項９】
前記発光素子が、有機電界発光素子である
請求項１に記載の表示装置。
【請求項１０】
各々が、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含む画素回路を有すると共に、第１および第２の走査線、信号線ならびに電源線に接続された複数の画素を表示駆動する際に、
前記第１の走査線に対して、前記複数の画素を順次選択するために用いられると共に所定のオン電圧およびオフ電圧からなる選択パルスを印加しつつ、前記信号線に対して所定の基準電圧と映像信号電圧とを交互に印加することにより、選択された画素に対して映像信号の書き込みを行い、
前記電源線に対して電源制御パルスを印加することにより、前記発光素子の発光動作および消光動作を制御し、
前記第２の走査線に対して所定のスイッチング制御パルスを印加することによって前記第３のトランジスタをオン状態に設定するオン期間において、
前記第１の走査線における前記オン電圧から前記オフ電圧への電圧変化を、前記第３のトランジスタおよび前記第２の容量素子を介して前記第２のトランジスタのゲートへ入力させることにより、この第２のトランジスタのゲート電位を下げるゲート電位補正動作を行う
表示装置の駆動方法。
【請求項１１】
前記画素回路において、
前記第１のトランジスタのゲートを前記第１の走査線に接続させ、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方を前記信号線に接続させると共に、他方を、前記第２のトランジスタのゲートおよび前記第１の容量素子の一端にそれぞれ接続させ、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方を前記電源線に接続させると共に、他方を前記第１の容量素子の他端および前記発光素子のアノードにそれぞれ接続させ、
前記発光素子のカソードを固定電位に設定し、
前記第３のトランジスタおよび前記第２の容量素子を、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとの間に直列接続させると共に、前記第３のトランジスタのゲートを前記第２の走査線に接続させる
請求項１０に記載の表示装置の駆動方法。
【請求項１２】
表示装置を備え、
前記表示装置は、
各々が、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含む画素回路を有する複数の画素と、
各画素に接続された第１および第２の走査線、信号線ならびに電源線と、
前記第１の走査線に対して、前記複数の画素を順次選択するために用いられると共に所定のオン電圧およびオフ電圧からなる選択パルスを印加する一方、前記第２の走査線に対して、前記第３のトランジスタのオン・オフ状態を制御するためのスイッチング制御パルスを印加する走査線駆動回路と、
前記信号線に対して、所定の基準電圧と映像信号電圧とを交互に印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と、
前記電源線に対して、前記発光素子の発光動作および消光動作を制御するための電源制御パルスを印加する電源線駆動回路と
を有し、
前記画素回路において、
前記第１のトランジスタのゲートが前記第１の走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が、前記第２のトランジスタのゲートおよび前記第１の容量素子の一端にそれぞれ接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線に接続されると共に、他方が前記第１の容量素子の他端および前記発光素子のアノードにそれぞれ接続され、
前記発光素子のカソードが固定電位に設定され、
前記第３のトランジスタおよび前記第２の容量素子が、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとの間に直列接続されると共に、前記第３のトランジスタのゲートが前記第２の走査線に接続されている
電子機器。
【請求項１３】
発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含み、
前記第１のトランジスタのゲートが、所定のオン電圧およびオフ電圧からなる選択パルスが印加される第１の走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が、所定の基準電圧と映像信号電圧とが交互に印加される信号線に接続されると共に、他方が、前記第２のトランジスタのゲートおよび前記第１の容量素子の一端にそれぞれ接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が、前記発光素子の発光動作および消光動作を制御するための電源制御パルスが印加される電源線に接続されると共に、他方が前記第１の容量素子の他端および前記発光素子のアノードにそれぞれ接続され、
前記発光素子のカソードが固定電位に設定され、
前記第３のトランジスタおよび前記第２の容量素子が、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとの間に直列接続されると共に、前記第３のトランジスタのゲートが、この第３のトランジスタのオン・オフ状態を制御するためのスイッチング制御パルスが印加される第２の走査線に接続されている
画素回路。
【請求項１４】
前記第２の走査線に対して前記スイッチング制御パルスが印加されることにより前記第３のトランジスタがオン状態に設定されるオン期間において、
前記第１の走査線における前記オン電圧から前記オフ電圧への電圧変化が、前記第３のトランジスタおよび前記第２の容量素子を介して前記第２のトランジスタのゲートへ入力されることにより、この第２のトランジスタのゲート電位を下げるゲート電位補正動作がなされる
請求項１３に記載の画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を含む画素回路、そのような画素回路を用いて画像表示を行う表示装置およびその駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ表示装置では光源（バックライト）が必要ないことから、光源を必要とする液晶表示装置と比べ、画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とが挙げられる。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、後者のアクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流を、有機ＥＬ素子ごとに設けた駆動回路内の能動素子（一般にはＴＦＴ（Thin Film Transistor；薄膜トランジスタ））によって制御するようになっている。
【０００５】
ところで、一般に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）することが知られている。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタに流れる電流値が変化することから、有機ＥＬ素子自身に流れる電流値も変化し、それに応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって、これら閾値電圧Ｖthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくことになる。そのため、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖthや移動度μが経時変化したり画素回路ごとに異なったりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするための提案がなされている。具体的には、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能と、駆動トランジスタの閾値電圧Ｖthや移動度μの変動に対する補正機能とを組み込んだ表示装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３３１９３号公報
【特許文献２】特許第４３０６７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで、上記特許文献１で提案されている閾値電圧Ｖthの補正動作（Ｖth補正動作）では、そのようなＶth補正動作が複数回に分けて行われている（分割Ｖth補正動作）。この場合、Ｖth補正動作が完全に行われていない（終了していない）段階では、駆動トランジスタにおけるゲート−ソース間電圧Ｖｇｓは、その閾値電圧Ｖthよりも大きくなっている（Ｖｇｓ＞Ｖth）。したがって、各分割Ｖth補正期間が短かったり、分割Ｖth補正期間同士の間の期間（Ｖth補正休止期間）が長かったりすると、このＶth補正休止期間における駆動トランジスタのソース電位の上昇量が過剰に大きくなってしまう場合がある。
【００１０】
すると、その後に再び分割Ｖth補正動作を行う際に、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖth未満となり（Ｖｇｓ＜Ｖth）、それ以降にＶth補正動作が正常に行われなくなってしまう。その結果、Ｖth補正動作が完全に行われる前に終了してしまう（不十分となってしまう）ことから、結局、画素ごとの発光輝度のばらつきが残ってしまうことになる。特に、高速な表示駆動を行う場合には、１水平期間（１Ｈ期間）の長さが短くなることから、それに伴ってＶth補正を行う時間も短くなるため、このような問題は顕著に現れる。
【００１１】
そこで、例えば特許文献２には、このような問題の対応策となる手法が提案されている。具体的には、まず、各分割Ｖth補正動作の終了時に、信号線に印加する電圧を、所定の基準電圧よりも更に低い電位とする。これにより、駆動トランジスタのゲート電位が、上記基準電圧からその低電位へと低下するため、その直後のＶth補正休止期間において、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが、その閾値電圧Ｖth未満となる（Ｖｇｓ＜Ｖth）。そして、その後の分割Ｖth補正期間において、駆動トランジスタのゲート電位を再び上記基準電位に設定することにより、正常なＶth補正動作を再度行うようにする。この手法により、Ｖth補正休止期間において、上記した駆動トランジスタのソース電位の上昇量が過剰に大きくなってしまう問題を回避することが可能となる。
【００１２】
ところが、この特許文献２の手法では、信号線に対して３値の電圧を印加する（信号電圧として、映像信号電圧、上記基準電圧および上記低電位３値の電圧を用いる）必要が生じることから、駆動回路（特に信号線駆動回路）の耐圧が従来よりも高くなってしまう。一般的に、駆動回路（ドライバ）の耐圧が高くなるとそれに伴って製造コストも上昇してしまうため、この手法は、低コスト化という観点では改善の余地があった。
【００１３】
なお、これまで説明した問題は、有機ＥＬ表示装置だけには限られず、自発光素子を用いた他の表示装置においても同様に発生し得るものである。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低コスト化および高画質化の両立を実現し得る画素回路、表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の画素回路は、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含んだものである。ここで、第１のトランジスタのゲートは、所定のオン電圧およびオフ電圧からなる選択パルスが印加される第１の走査線に接続されている。第１のトランジスタにおけるドレインおよびソースのうち、一方は、所定の基準電圧と映像信号電圧とが交互に印加される信号線に接続されると共に、他方が、第２のトランジスタのゲートおよび第１の容量素子の一端にそれぞれ接続されている。第２のトランジスタにおけるドレインおよびソースのうち、一方は、発光素子の発光動作および消光動作を制御するための電源制御パルスが印加される電源線に接続されると共に、他方は第１の容量素子の他端および発光素子のアノードにそれぞれ接続されている。発光素子のカソードは固定電位に設定されている。第３のトランジスタおよび第２の容量素子は、第１のトランジスタのゲートと第２のトランジスタのゲートとの間に直列接続されると共に、第３のトランジスタのゲートは、この第３のトランジスタのオン・オフ状態を制御するためのスイッチング制御パルスが印加される第２の走査線に接続されている。
【００１６】
本発明の表示装置は、各々が、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含む画素回路を有する複数の画素と、各画素に接続された第１および第２の走査線、信号線ならびに電源線と、第１の走査線に対して、複数の画素を順次選択するために用いられると共に所定のオン電圧およびオフ電圧からなる選択パルスを印加する一方、第２の走査線に対して、第３のトランジスタのオン・オフ状態を制御するためのスイッチング制御パルスを印加する走査線駆動回路と、信号線に対して、所定の基準電圧と映像信号電圧とを交互に印加することにより、走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と、電源線に対して、発光素子の発光動作および消光動作を制御するための電源制御パルスを印加する電源線駆動回路とを備えたものである。ここで、画素回路において、第１のトランジスタのゲートは第１の走査線に接続されている。第１のトランジスタにおけるドレインおよびソースのうち、一方は信号線に接続されると共に、他方は、第２のトランジスタのゲートおよび第１の容量素子の一端にそれぞれ接続されている。第２のトランジスタにおけるドレインおよびソースのうち、一方は電源線に接続されると共に、他方は第１の容量素子の他端および発光素子のアノードにそれぞれ接続されている。発光素子のカソードは固定電位に設定されている。第３のトランジスタおよび第２の容量素子は、第１のトランジスタのゲートと第２のトランジスタのゲートとの間に直列接続されると共に、第３のトランジスタのゲートは第２の走査線に接続されている。
【００１７】
本発明の電子機器は、上記本発明の表示装置を備えたものである。
【００１８】
本発明の画素回路、表示装置および電子機器では、画素回路が上記した回路構成となっていることにより、例えば、第２の走査線に対して上記スイッチング制御パルスが印加されることによって第３のトランジスタがオン状態に設定されるオン期間において、第１の走査線におけるオン電圧からオフ電圧への電圧変化を、第３のトランジスタおよび第２の容量素子を介して第２のトランジスタのゲートへ入力させる動作を実現し得る。このような動作により、この第２のトランジスタのゲート電位を下げるゲート電位補正動作を行うことが可能となる。したがって、第２のトランジスタにおけるゲート−ソース間電圧（Ｖｇｓ）を小さくすることができ、例えば、第２のトランジスタに対して少なくとも１回の閾値補正動作を行う際に、この第２のトランジスタにおけるソース電位の過大な上昇に起因した不十分な閾値補正動作が回避され得る（十分な（正常な）閾値補正動作が実行され得る）。また、このようなゲート電位補正動作を、第１の走査線におけるオン電圧からオフ電圧への電圧変化（２つの電圧間の電圧変化）を用いて実現することになるため、従来のように３値の電圧を用いる（例えば、信号線に対して３値の電圧を印加する）必要がなくなる。
【００１９】
本発明の表示装置の駆動方法は、各々が、発光素子と、第１ないし第３のトランジスタと、保持容量素子としての第１の容量素子と、第２の容量素子とを含む画素回路を有すると共に、第１および第２の走査線、信号線ならびに電源線に接続された複数の画素を表示駆動する際に、第１の走査線に対して、複数の画素を順次選択するために用いられると共に所定のオン電圧およびオフ電圧からなる選択パルスを印加しつつ、信号線に対して所定の基準電圧と映像信号電圧とを交互に印加することにより、選択された画素に対して映像信号の書き込みを行い、電源線に対して電源制御パルスを印加することにより、発光素子の発光動作および消光動作を制御し、第２の走査線に対して所定のスイッチング制御パルスを印加することによって第３のトランジスタをオン状態に設定するオン期間において、第１の走査線におけるオン電圧からオフ電圧への電圧変化を、第３のトランジスタおよび第２の容量素子を介して第２のトランジスタのゲートへ入力させることにより、この第２のトランジスタのゲート電位を下げるゲート電位補正動作を行うようにしたものである。
【００２０】
本発明の表示装置の駆動方法では、第２の走査線に対して上記スイッチング制御パルスを印加することによって第３のトランジスタがオン状態に設定されるオン期間において、第１の走査線におけるオン電圧からオフ電圧への電圧変化が、第３のトランジスタおよび第２の容量素子を介して第２のトランジスタのゲートへ入力される。これにより、この第２のトランジスタのゲート電位を下げるゲート電位補正動作が行われる。したがって、第２のトランジスタにおけるゲート−ソース間電圧（Ｖｇｓ）が小さくなり、例えば、第２のトランジスタに対して少なくとも１回の閾値補正動作を行う際に、この第２のトランジスタにおけるソース電位の過大な上昇に起因した不十分な閾値補正動作が回避される（十分な（正常な）閾値補正動作が実行される）。また、このようなゲート電位補正動作を、第１の走査線におけるオン電圧からオフ電圧への電圧変化（２つの電圧間の電圧変化）を用いて実現しているため、従来のように３値の電圧を用いる（例えば、信号線に対して３値の電圧を印加する）必要がなくなる。
【発明の効果】
【００２１】
本発明の画素回路、表示装置およびその駆動方法ならびに電子機器によれば、上記した第２のトランジスタのゲート電位を下げるゲート電位補正動作を行うことにより、従来のように３値の電圧を用いることなく、第２のトランジスタにおけるソース電位の過大な上昇に起因した不十分な閾値補正動作を回避することができる。よって、駆動回路の耐圧を上げることなく画素ごとの発光輝度のばらつきを抑えることができ、低コスト化および高画質化の両立を実現することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１に示した各画素の内部構成の一例を表す回路図である。
【図３】第１の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図４】図３に示した表示装置の動作の際の動作状態の一例を表す回路図である。
【図５】図４に続く動作状態の一例を表す回路図である。
【図６】図５に続く動作状態の一例を表す回路図である。
【図７】表示装置におけるＩ−Ｖ特性の経時劣化について説明するための特性図である。
【図８】図６に続く動作状態の一例を表す回路図である。
【図９】駆動トランジスタにおけるソース電位の時間変化の一例を表す特性図である。
【図１０】図８に続く動作状態の一例を表す回路図である。
【図１１】図１０に続く動作状態の一例を表す回路図である。
【図１２】図１１に続く動作状態の一例を表す回路図である。
【図１３】駆動トランジスタにおけるソース電位の時間変化と移動度との関係の一例を表す特性図である。
【図１４】図１２に続く動作状態の一例を表す回路図である。
【図１５】比較例１〜４に係る表示装置における各画素の内部構成を表す回路図である。
【図１６】比較例１に係る表示装置の動作を表すタイミング波形図である。
【図１７】比較例２に係る表示装置の動作を表すタイミング波形図である。
【図１８】第２の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図１９】図１８に示した表示装置の動作の際の動作状態の一例を表す回路図である。
【図２０】図１９に続く動作状態の一例を表す回路図である。
【図２１】図２０に続く動作状態の一例を表す回路図である。
【図２２】図２１に続く動作状態の一例を表す回路図である。
【図２３】図２２に続く動作状態の一例を表す回路図である。
【図２４】比較例３に係る表示装置の動作を表すタイミング波形図である。
【図２５】比較例３に係る表示装置において複数の電源線を共通化した場合の表示画像の一例を表す模式図である。
【図２６】比較例４に係る表示装置の動作を表すタイミング波形図である。
【図２７】第２の実施の形態の表示装置において複数の電源線を共通化した場合の動作の一例を表すタイミング波形図である。
【図２８】第３の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図２９】各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図３０】各実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図３１】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図３２】適用例３の外観を表す斜視図である。
【図３３】適用例４の外観を表す斜視図である。
【図３４】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（Ｖth補正動作の開始後にゲート電位補正動作を行う例）
２．第２の実施の形態（Ｖth補正動作の開始前にゲート電位補正動作を行う例）
３．第３の実施の形態（第１および第２の実施の形態を組み合わせた例）
４．モジュールおよび適用例
５．変形例
【００２４】
＜第１の実施の形態＞
［表示装置の構成］
図１は、本発明の第１の実施の形態に係る表示装置（表示装置１）の概略構成をブロック図で表したものである。この表示装置１は、表示パネル１０（表示部）および駆動回路２０を備えている。
【００２５】
（表示パネル１０）
表示パネル１０は、複数の画素１１がマトリクス状に配置された画素アレイ部１３を有しており、外部から入力される映像信号２０Ａおよび同期信号２０Ｂに基づいて、アクティブマトリクス駆動により画像表示を行うものである。ここでは、各画素１１は、赤色用の画素１１Ｒ、緑色用の画素１１Ｇおよび青色用の画素１１Ｂにより構成されている。なお、以下では、画素１１Ｒ，１１Ｇ，１１Ｂの総称として、画素１１を適宜用いるものとする。
【００２６】
画素アレイ部１３はまた、各々が行状に配置された複数の走査線ＷＳＬ１（第１の走査線）および複数の走査線ＷＳＬ２（第２の走査線）と、列状に配置された複数の信号線ＤＴＬと、走査線ＷＳＬ１，ＷＳＬ２に沿って行状に配置された複数の電源線ＤＳＬとを有している。これらの走査線ＷＳＬ１，ＷＳＬ２、信号線ＤＴＬおよび電源線ＤＳＬの一端側はそれぞれ、後述する駆動回路２０に接続されている。また、上記した各画素１１Ｒ，１１Ｇ，１１Ｂは、各走査線ＷＳＬ１，ＷＳＬ２と各信号線ＤＴＬとの交差部に対応して、行列状に配置（マトリクス配置）されている。
【００２７】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）を含む画素回路１４が設けられている。なお、以下では、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂの総称として、有機ＥＬ素子１２を適宜用いるものとする。
【００２８】
画素回路１４は、上記した有機ＥＬ素子１２と、書き込み（サンプリング用）トランジスタＴｒ１（第１のトランジスタ）と、駆動トランジスタＴｒ２（第２のトランジスタ）と、閾値補正補助トランジスタＴｒ３（第３のトランジスタ）と、保持容量素子Ｃ１（第１の容量素子）と、閾値補正補助容量素子Ｃ２（第２の容量素子）とを用いて構成されている。これらのうち、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２はそれぞれ、後述する閾値補正（Ｖth補正）の際に所定の補助動作（ゲート電位補正動作）を行うためのものである。ここで、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２および閾値補正補助トランジスタＴｒ３はそれぞれ、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴにより形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２９】
この画素回路１４では、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬ１に接続され、ドレインが信号線ＤＴＬに接続され、ソースが、駆動トランジスタＴｒ２のゲート、保持容量素子Ｃ１の一端および閾値補正補助容量素子Ｃ２の一端にそれぞれ接続されている。駆動トランジスタＴｒ２のドレインは電源線ＤＳＬに接続され、ソースは、保持容量素子Ｃ１の他端および有機ＥＬ素子１２のアノードにそれぞれ接続されている。閾値補正補助トランジスタＴｒ３のゲートは走査線ＷＳＬ２に接続され、ドレインは走査線ＷＳＬ１および書き込みトランジスタＴｒ１のゲートにそれぞれ接続され、ソースは閾値補正補助容量素子Ｃ２の他端に接続されている。すなわち、これらの閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２は、書き込みトランジスタＴｒ１のゲートと駆動トランジスタＴｒ２のゲートとの間に直列接続されている。有機ＥＬ素子１２のカソードは固定電位に設定されており、ここではグランド線ＧＮＤに接続されることにより、グランド（接地電位）に設定されている。なお、この有機ＥＬ素子１２のカソードは、各有機ＥＬ素子１２の共通電極として機能しており、例えば、表示パネル１０の表示領域全体に渡って連続して形成され、平板状の電極となっている。
【００３０】
（駆動回路２０）
駆動回路２０は、画素アレイ部１３（表示パネル１０）を駆動する（表示駆動を行う）ものである。具体的には、詳細は後述するが、画素アレイ部１３における複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択しつつ、選択された画素１１に対して映像信号２０Ａに基づく映像信号電圧を書き込むことにより、複数の画素１１に対する表示駆動を行っている。この駆動回路２０は、図１に示したように、映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５を有している。
【００３１】
映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２１Ａを信号線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００３２】
タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力することにより、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５がそれぞれ、連動して動作するように制御するものである。
【００３３】
走査線駆動回路２３は、制御信号２２Ａに従って（同期して）複数の走査線ＷＳＬ１に対して選択パルスを順次印加することにより、複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択するものである。具体的には、書き込みトランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖon１（オン電圧）と、書き込みトランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoff１（オフ電圧）とを選択的に出力することにより、上記した選択パルスを生成している。なお、電圧Ｖon１は、書き込みトランジスタＴｒ１のオン電圧以上の値（一定値）となっており、電圧Ｖoff１は、この書き込みトランジスタＴｒ１のオン電圧よりも低い値（一定値）となっている。
【００３４】
この走査線駆動回路２３はまた、詳細は後述するが、制御信号２２Ａに従って（同期して）複数の走査線ＷＳＬ２に対して所定のスイッチング制御パルスを順次印加することにより、閾値補正補助トランジスタＴｒ３のオン・オフ状態を制御するようになっている。具体的には、閾値補正補助トランジスタＴｒ３をオン状態に設定するときに印加する電圧Ｖon２と、閾値補正補助トランジスタＴｒ３をオフ状態に設定するときに印加する電圧Ｖoff２とを選択的に出力することにより、上記したスイッチング制御パルスを生成している。これにより、後述するＶth補正の際に、所定のゲート電位補正動作を行うようになっている。なお、電圧Ｖon２は、閾値補正補助トランジスタＴｒ３のオン電圧以上の値（一定値）となっており、電圧Ｖoff２は、この閾値補正補助トランジスタＴｒ３のオン電圧よりも低い値（一定値）となっている。
【００３５】
信号線駆動回路２４は、制御信号２２Ａに従って（同期して）、映像信号処理回路２１から入力される映像信号２１Ａに対応するアナログの映像信号を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号２１Ａに基づくアナログの映像信号電圧を各信号線ＤＴＬに対して印加することにより、走査線駆動回路２３により選択された（選択対象の）画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対して映像信号の書き込みを行うようになっている。なお、映像信号の書き込みとは、駆動トランジスタＴｒ２のゲート−ソース間に所定の電圧を印加することを意味している。
【００３６】
この信号線駆動回路２４は、映像信号２０Ａに基づく映像信号電圧Ｖsigと、基準電圧Ｖofsとの２種類の電圧を出力することが可能となっており、これらの２種類の電圧を、１水平（１Ｈ）期間ごとに交互に各信号線ＤＴＬに対して印加するようになっている。ここで、基準電圧Ｖofsは、有機ＥＬ素子１２の消光時に、駆動トランジスタＴｒ２のゲートに印加するための電圧である。具体的には、この基準電圧Ｖofsは、駆動トランジスタＴｒ２の閾値電圧をＶthとすると、（Ｖofs−Ｖth）が有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。
【００３７】
電源線駆動回路２５は、制御信号２２Ａに従って（同期して）、複数の電源線ＤＳＬに対して電源制御パルスを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、駆動トランジスタＴｒ２に電流Ｉｄｓを流すときに印加する電圧Ｖccと、駆動トランジスタＴｒ２に電流Ｉｄｓを流さないときに印加する電圧Ｖssとを選択的に出力することにより、上記した電源制御パルスを生成するようになっている。ここで、電圧Ｖssは、有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。一方、電圧Ｖccは、この電圧値（Ｖthel＋Ｖcat）以上の電圧値（一定値）となるように設定されている。
【００３８】
［表示装置の作用・効果］
続いて、本実施の形態の表示装置１の作用および効果について説明する。
【００３９】
（１．表示動作の概要）
この表示装置１では、図１および図２に示したように、駆動回路２０が、表示パネル１０（画素アレイ部１３）内の各画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対し、映像信号２０Ａおよび同期信号２０Ｂに基づく表示駆動を行う。これにより、各画素１１内の有機ＥＬ素子１２へ駆動電流が注入され、正孔と電子とが再結合して発光が起こる。この発光による光は、有機ＥＬ素子１２における陽極（図示せず）と陰極（図示せず）との間で多重反射され、陰極等を透過して外部に取り出される。その結果、表示パネル１０において、映像信号２０Ａに基づく画像表示がなされる。
【００４０】
（２．表示動作の詳細）
図３は、表示装置１における本実施の形態の表示動作の際（駆動回路２０による表示駆動の際）の各種波形の一例を、タイミング図で表したものである。ここで、図３（Ａ）〜（Ｄ）はそれぞれ、走査線ＷＳＬ１、電源線ＤＳＬ、走査線ＷＳＬ２および信号線ＤＴＬの電圧波形を示している。具体的には、走査線ＷＳＬ１の電圧が、電圧Ｖoff１，Ｖon１の間で周期的に変化している様子（図３（Ａ））と、電源線ＤＳＬの電圧が、電圧Ｖcc，Ｖssの間で周期的に変化している様子（図３（Ｂ））と、走査線ＷＳＬ２の電圧が、電圧Ｖoff２，Ｖon２の間で周期的に変化している様子（図３（Ｃ））と、信号線ＤＴＬの電圧が、基準電圧Ｖofsおよび映像信号電圧Ｖsigの間で周期的に変化している様子（図３（Ｄ））と、をそれぞれ示している。また、図３（Ｅ），（Ｆ）はそれぞれ、駆動トランジスタＴｒ２におけるゲート電位Ｖｇおよびソース電位Ｖｓの波形を示している。
【００４１】
（発光期間Ｔ０：ｔ１以前）
まず、有機ＥＬ素子１２の発光期間Ｔ０では、走査線ＷＳＬ１，ＷＳＬ２の電圧、電源線ＤＳＬの電圧および信号線ＤＴＬの電圧がそれぞれ、電圧Ｖoff１，電圧Ｖoff２，電圧Ｖcc，映像信号電圧Ｖsigとなっている（図３（Ａ）〜（Ｄ））。したがって、図４に示したように、書き込みトランジスタＴｒ１および閾値補正補助トランジスタＴｒ３はそれぞれ、オフ状態に設定されている。このとき、駆動トランジスタＴｒ２は飽和領域で動作するように設定されているため、この駆動トランジスタＴｒ２および有機ＥＬ素子１２に流れる電流Ｉｄｓは、以下の（１）式で表すことができる。なお、この（１）式において、μ，Ｗ，Ｌ，Ｃｏｘ，Ｖｇｓ，Ｖthはそれぞれ、駆動トランジスタＴｒ２における移動度，チャネル幅，チャネル長，単位面積あたりのゲート酸化膜容量，ゲート−ソース間電圧（図４参照），閾値電圧を示している。
Ｉｄｓ＝（１／２）×μ×（Ｗ／Ｌ）×Ｃｏｘ×（Ｖｇｓ−Ｖth）2  ……（１）
【００４２】
（Ｖth補正準備期間Ｔ１：ｔ１〜ｔ４）
次に、駆動回路２０は、タイミングｔ１において発光期間Ｔ０を終了させると共に、各画素１１内の駆動トランジスタＴｒ２における閾値電圧Ｖthの補正（Ｖth補正）の準備を行う。具体的には、まず、タイミングｔ１において、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧Ｖccから電圧Ｖssに下げる（図３（Ｂ））。すると、駆動トランジスタＴｒ２のソース電位Ｖｓが下降していき、最終的に、電源線ＤＳＬの電圧に対応する電圧Ｖssとなる（図３（Ｆ））。また、駆動トランジスタＴｒ２のゲート電位Ｖｇも、このようなソース電位Ｖｓの下降に伴い、保持容量素子Ｃ１を介した容量カップリング（容量結合）によって下降する（図３（Ｅ），図５中の電流Ｉａ参照）。このため、有機ＥＬ素子１２のアノード電圧（電圧Ｖss）が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さくなり、アノード−カソード間に電流Ｉｄｓが流れなくなる。その結果、このタイミングｔ１以降、有機ＥＬ素子１２が消光する（下記の消光期間Ｔ１０へと移行する）。なお、タイミングｔ１から、後述する発光動作を開始するタイミングｔ１４までの期間は、有機ＥＬ素子１２が消光状態である消光期間Ｔ１０となっている。
【００４３】
次に、所定期間後（タイミングｔ１〜ｔ２間において）、信号線駆動回路２４が、信号線ＤＴＬの電圧を映像信号電圧Ｖsigから基準電圧Ｖofsに下げる（図３（Ｄ））。そして、走査線駆動回路２３が、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖssとなっている期間中のタイミングｔ２〜ｔ３において、走査線ＷＳＬ１の電圧を、電圧Ｖoff１から電圧Ｖon１へと上げた状態に設定する（図３（Ａ））。これにより、図６に示したように、書き込みトランジスタＴｒ１がオン状態となり、電流Ｉｂが流れることによって、駆動トランジスタＴｒ２のゲート電位Ｖｇは、最終的に、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsとなる（図３（Ｅ））。そして、図３中に示したように、このときの駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓ（＝Ｖofs−Ｖss）が、この駆動トランジスタＴｒ２の閾値電圧Ｖthよりも大きくなることにより（Ｖｇｓ＞Ｖth）、後述するＶth補正の準備が完了する。
【００４４】
（Ｖofs抑え期間Ｔ２：ｔ４〜ｔ６）
次に、走査線駆動回路２３は、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖssとなっている期間中のタイミングｔ４において、走査線ＷＳＬ１の電圧を、再び、電圧Ｖoff１から電圧Ｖon１へと上げた状態に設定する（図３（Ａ））。また、その後のタイミングｔ５において、走査線駆動回路２３は、走査線ＷＳＬ２の電圧を、電圧Ｖoff２から電圧Ｖon２へと上げた状態に設定する（図３（Ｃ））。
【００４５】
（１回目のＶth補正期間Ｔ３：ｔ６〜ｔ７）
次に、駆動回路２０は、駆動トランジスタＴｒ２における１回目のＶth補正を行う。このＶth補正は、例えば図７に示したように、駆動トランジスタＴｒ２の閾値電圧Ｖthが、Ｉ−Ｖ特性の経時劣化等によって画素１１ごとにばらついた場合であっても、有機ＥＬ素子１２の発光輝度がばらついてしまうのを低減もしくは回避するためである。
【００４６】
具体的には、まず、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ走査線ＷＳＬ１，ＷＳＬ２の電圧がそれぞれ電圧Ｖon１，Ｖon２となっている期間中のタイミングｔ６において、電源線駆動回路２５が電源線ＤＳＬの電圧を、電圧Ｖssから電圧Ｖccに上げる（図３（Ｂ））。すると、図８に示したように、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図３（Ｆ），図９参照）。なお、図８に示したように、有機ＥＬ素子１２は、ダイオード成分Ｄｉと容量成分Ｃｅｌとの並列回路によって等価回路を表すことができる。
【００４７】
このとき、図９に示したように、駆動トランジスタＴｒ２のソース電位Ｖｓが、電圧値（Ｖofs（＝Ｖｇ）−Ｖth）よりも低い場合（Ｖｓ＜（Ｖｇ−Ｖth））、換言すると、ゲート−ソース間電圧Ｖｇｓが依然として閾値電圧Ｖthよりも大きい場合（Ｖｇｓ＞Ｖth；Ｖth補正がまだ完了していない場合）には、図８中に示した電流Ｉｃにより、保持容量素子Ｃ１の両端間の電圧が閾値電圧Ｖthとなるように充電される。すなわち、駆動トランジスタＴｒ２がカットオフするまで（Ｖｇｓ＝Ｖthになるまで）、この駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図３（Ｆ））。ただし、ここでは後述するように、Ｖｇｓ＝Ｖthとなる前に（Ｖｓ＝（Ｖofs−Ｖth）となる前に）、Ｖth補正を一旦停止させている。
【００４８】
この１回目のＶth補正期間Ｔ３ではまた、図８に示したように、走査線ＷＳＬ２の電圧がＶon２となっているため、閾値補正補助トランジスタＴｒ３もオン状態となっている。これにより、この閾値補正補助トランジスタＴｒ３を介して閾値補正補助容量素子Ｃ２の他端側へと、電流Ｉｄが流れる。その結果、この閾値補正補助容量素子Ｃ２の他端側には、このときの走査線ＷＳＬ１の電圧に対応する電圧Ｖon１が充電される（図３（Ｃ）に示した第１のオン期間ΔＴ１１）。また、この第１のオン期間ΔＴ１１では、図８に示したように、閾値補正補助トランジスタＴｒ３の一端側および駆動トランジスタＴｒ２のゲートには、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsが印加（充電）されている。
【００４９】
なお、その後は、信号線ＤＴＬ、電源線ＤＳＬおよび走査線ＷＳＬ２の電圧がそれぞれ、基準電圧Ｖofs，電圧Ｖcc，電圧Ｖon２のまま保持されている期間中のタイミングｔ７において、走査線駆動回路２３が走査線ＷＳＬ１の電圧を、電圧Ｖon１から電圧Ｖoff１に下げる（図３（Ａ））。これにより、図１０に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなり、Ｖth補正が一旦停止する（以下の１回目のＶth補正休止期間Ｔ４へと移行する）。
【００５０】
（１回目のＶth補正休止期間Ｔ４：ｔ７〜ｔ８）
このＶth補正休止期間Ｔ３では、上記のように書き込みトランジスタＴｒ１がオフ状態となる一方、図１０に示したように、閾値補正補助トランジスタＴｒ３は依然としてオン状態となっている。また、上記したようにタイミングｔ７において、走査線ＷＳＬ１の電圧が、電圧Ｖon１から電圧Ｖoff１へと下がるように電圧変化している。これにより、図中の矢印Ｐ１で示したように、この走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化が、駆動トランジスタＴｒ２のゲートへと入力される（図３（Ｃ）に示した第２のオン期間ΔＴ１２）。具体的には、この電圧変化が、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して、容量結合（負のカップリング結合）により、駆動トランジスタＴｒ２のゲートへと入力される。したがって、この駆動トランジスタＴｒ２のゲート電位が、基準電圧Ｖofsから（Ｖofs−ΔＶ１）へと、電位差ΔＶ１の分だけ低下することになる（ゲート電位補正動作）。
【００５１】
すると、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが小さくなり、好ましくは、図３中に示したように、Ｖｇｓ＜Ｖthとなる。ただし、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが小さくなればよく、Ｖｇｓ＜Ｖthとなるまで駆動トランジスタＴｒ２のゲート電位が低下しなくてもよい。このようにして、ゲート−ソース間電圧Ｖｇｓが小さくなる結果、駆動トランジスタＴｒ２には電源線ＤＳＬから電流がほとんど流れなくなるため、このＶth補正休止期間Ｔ４において、駆動トランジスタＴｒ２のソース電位Ｖｓおよびゲート電位Ｖｇはほとんど変化しない。
【００５２】
（２回目のＶth補正期間Ｔ３：ｔ８〜ｔ９）
次に、駆動回路２０は、駆動トランジスタＴｒ２におけるＶth補正を再び行う（２回目のＶth補正を行う）。具体的には、まず、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ８において、走査線駆動回路２３が、走査線ＷＳＬ１の電圧を電圧Ｖoff１から電圧Ｖon１に上げる（図３（Ａ））。これにより、図１１に示したように、書き込みトランジスタＴｒ１が再びオン状態となるため、駆動トランジスタＴｒ２のゲート電位Ｖｇが再び、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsとなる（図３（Ｅ））。これにより、この２回目のＶth補正期間Ｔ３において、図３中に示したように、再びＶｇｓ＞Ｖthとなり、正常なＶth補正動作が再度実行されることになる。
【００５３】
なお、この２回目のＶth補正期間Ｔ３においても、走査線ＷＳＬ２の電圧は電圧Ｖon２のまま保持されているため、図１１に示したように、閾値補正補助トランジスタＴｒ３もオン状態のままとなっており、前述した電流Ｉｄが流れることになる。
【００５４】
また、この期間では、１回目のＶth補正期間Ｔ３と同様に、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れるため、ソース電位Ｖｓが再び上昇する（図３（Ｆ））。ただし、ここでは以下のようにして、Ｖｇｓ＝Ｖthとなる前に、Ｖth補正を再び一旦停止させている。すなわち、その後、信号線ＤＴＬ、電源線ＤＳＬおよび走査線ＷＳＬ２の電圧がそれぞれ、基準電圧Ｖofs，電圧Ｖcc，電圧Ｖon２のまま保持されている期間中のタイミングｔ９において、走査線駆動回路２３が走査線ＷＳＬ１の電圧を、電圧Ｖon１から電圧Ｖoff１に下げる（図３（Ａ））。これにより、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなり、Ｖth補正が再び一旦停止する（以下の２回目のＶth補正休止期間Ｔ４へと移行する）。
【００５５】
（２回目のＶth補正休止期間Ｔ４：ｔ９〜ｔ１０）
次に、タイミングｔ９から後述するタイミングｔ１０までの期間は、上記したように、Ｖth補正が再び一旦停止している。具体的には、この２回目のＶth補正休止期間Ｔ３では、上記のように書き込みトランジスタＴｒ１がオフ状態となる一方、閾値補正補助トランジスタＴｒ３は依然としてオン状態となっている。これにより、１回目のＶth補正休止期間Ｔ４と同様にしてゲート電位補正動作がなされ、駆動トランジスタＴｒ２のゲート電位が、基準電圧Ｖofsから低下する（第２のオン期間ΔＴ１２）。したがって、この２回目のＶth補正休止期間Ｔ４においても、駆動トランジスタＴｒ２のソース電位Ｖｓおよびゲート電位Ｖｇはほとんど変化しない。なお、ここでは１回目のＶth補正休止期間Ｔ４と同様に、Ｖｇｓ＜Ｖthとなるものとする。
【００５６】
（３回目のＶth補正期間Ｔ３および３回目のＶth補正休止期間Ｔ４：ｔ１０〜ｔ１３）
次に、駆動回路２０は、駆動トランジスタＴｒ２におけるＶth補正を再び行う（３回目のＶth補正を行う）。具体的には、まず、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ１０において、走査線駆動回路２３が、走査線ＷＳＬ１の電圧を電圧Ｖoff１から電圧Ｖon１に上げる（図３（Ａ））。これにより、書き込みトランジスタＴｒ１が再びオン状態となるため、駆動トランジスタＴｒ２のゲート電位Ｖｇが再び、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsとなる（図３（Ｅ））。これにより、２回目のＶth補正期間Ｔ３と同様に再びＶｇｓ＞Ｖthとなり、正常なＶth補正動作が再度実行されることになる。
【００５７】
そして、これまでのＶth補正期間Ｔ３と同様に、駆動トランジスタＴｒ２がカットオフするまで（Ｖｇｓ＝Ｖthになるまで）、この駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図３（Ｆ））。ここでは、図３中に示したように、この３回目のＶth補正期間Ｔ３の終了時（タイミングｔ１２）にＶｇｓ＝Ｖthとなり、Ｖth補正が完了するものとする。すなわち、保持容量素子Ｃ１の両端間の電圧が閾値電圧Ｖthとなるように充電され、その結果、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが、閾値電圧Ｖthとなる。
【００５８】
なお、この期間中のタイミングｔ１１において、走査線駆動回路２３は、走査線ＷＳＬ２の電圧を電圧Ｖon２から電圧Ｖoff２へと下げる（図３（Ｃ））。これにより、図１２に示したように、閾値補正補助トランジスタＴｒ３がオフ状態となる。
【００５９】
その後は、電源線ＤＳＬ、走査線ＷＳＬ２および信号線ＤＴＬの電圧がそれぞれ、電圧Ｖcc，電圧Ｖoff２，基準電圧Ｖofsのまま保持されている期間中のタイミングｔ１２において、走査線駆動回路２３が走査線ＷＳＬ１の電圧を、電圧Ｖon１から電圧Ｖoff１に下げる（図３（Ａ））。これにより、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなり、その結果、その後の信号線ＤＴＬの電圧の大きさによらず、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖthのまま保持される。なお、ここでは上記したように、閾値補正補助トランジスタＴｒ３が書き込みトランジスタＴｒ１よりも先にオフ状態となるため、走査線ＷＳＬ１の電圧変化が、駆動トランジスタＴｒ２のゲートに入力されることはない。
【００６０】
なお、その後は、走査線ＷＳＬ１，ＷＳＬ２の電圧がそれぞれ電圧Ｖoff１，Ｖoff２となっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間（タイミングｔ１２〜ｔ１３間）において、信号線駆動回路２４が信号線ＤＴＬの電圧を、基準電圧Ｖofsから映像信号電圧Ｖsigへと上げる（図３（Ｄ））。また、タイミングｔ１２から後述するタイミングｔ１３までの期間は、３回目のＶth補正休止期間Ｔ４となっている。
【００６１】
このようにして、Ｖth補正期間Ｔ３およびＶth補正休止期間Ｔ４を数回ずつ（ここでは、３回ずつ）繰り返してゲート−ソース間電圧Ｖｇｓを閾値電圧Ｖthに設定することにより（Ｖth補正を行うことにより）、以下のような効果が得られる。すなわち、駆動トランジスタＴｒ２の閾値電圧Ｖthが画素１１（１１Ｒ，１１Ｇ，１１Ｂ）ごとにばらついた場合であっても、有機ＥＬ素子１２の発光輝度がばらつくのを回避することができる。
【００６２】
（移動度補正・信号書き込み期間Ｔ５：ｔ１３〜ｔ１４）
次に、駆動回路２０は、以下説明するようにして、映像信号電圧Ｖsigの書き込み（映像信号の書き込み）を行いつつ、駆動トランジスタＴｒ２における移動度μの補正（移動度補正）を行う。具体的には、まず、信号線ＤＴＬの電圧が映像信号電圧Ｖsigとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ１３において、走査線駆動回路２３が、走査線ＷＳＬ１の電圧を電圧Ｖoff１から電圧Ｖon１に上げる（図３（Ａ））。これにより、図１２に示したように、書き込みトランジスタＴｒ１がオン状態となるため、電流Ｉｂによって、駆動トランジスタＴｒ２のゲート電位Ｖｇが、基準電圧Ｖofsから、このときの信号線ＤＴＬの電圧に対応する映像信号電圧Ｖsigへと上昇する（図３（Ｅ））。
【００６３】
このとき、有機ＥＬ素子１２のアノード電圧は、この段階ではまだ、有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さいため、有機ＥＬ素子１２はカットオフ状態となっている。すなわち、この段階ではまだ、有機ＥＬ素子１２のアノード−カソード間には電流が流れない（有機ＥＬ素子１２が発光しない）。したがって、駆動トランジスタＴｒ２から供給される電流Ｉｃは、有機ＥＬ素子１２のアノード−カソード間に並列に存在する容量成分Ｃｅｌへと流れ、この容量成分Ｃｅｌが充電される。その結果、駆動トランジスタＴｒ２のソース電位Ｖｓが電位差ΔＶだけ上昇し（図３（Ｆ））、ゲート−ソース間電圧Ｖｇｓが（Ｖsig＋Ｖth−ΔＶ）となる。
【００６４】
このとき、例えば図１３に示したように、駆動トランジスタＴｒ２の移動度μが大きいものは、ソース電位Ｖｓの上昇分（電位差ΔＶ）も大きくなる。そのため、上記のように、ゲート−ソース間電圧Ｖｇｓが、後述する発光前にこの電位差ΔＶの分だけ小さくなることにより（フィードバックがかかることにより）、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００６５】
（発光期間Ｔ６（Ｔ０）：ｔ１４以降）
次に、信号線ＤＴＬ、電源線ＤＳＬおよび走査線ＷＳＬ２の電圧がそれぞれ、映像信号電圧Ｖsig，電圧Ｖcc，電圧Ｖoff２のまま保持されている期間中のタイミングｔ１４において、走査線駆動回路２３が、走査線ＷＳＬ１の電圧を電圧Ｖon１から電圧Ｖoff１に下げる（図３（Ａ））。これにより、図１４に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなる。すると、この駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが一定に保持された状態で、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄｓが流れる。その結果、この駆動トランジスタＴｒ２のソース電位Ｖｓが上昇する（図３（Ｆ））と共に、駆動トランジスタＴｒ２のゲート電位Ｖｇもまた、保持容量素子Ｃ１を介した容量カップリングにより、連動して上昇する（図３（Ｅ））。
【００６６】
そして、これにより、有機ＥＬ素子１２のアノード電圧が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも大きくなる。言い換えると、駆動トランジスタＴｒ２のソース電位Ｖｓが所定の電圧まで上昇する（図３（Ｆ））。よって、有機ＥＬ素子１２のアノード−カソード間に電流Ｉｄｓが流れ、有機ＥＬ素子１２が所望の輝度で発光する（発光期間Ｔ６（Ｔ０））。
【００６７】
（繰り返し）
なお、その後は、駆動回路２０は、これまで説明した各期間Ｔ１〜Ｔ６（Ｔ０）がフレーム期間ごとに周期的に繰り返されるように、表示駆動を行う。また、それと共に、駆動回路２０は、例えば１水平期間（１Ｈ期間）ごとに、電源線ＤＳＬに印加する電源制御パルス、走査線ＷＳＬ１に印加する選択パルスおよび走査線ＷＳＬ２に印加するスイッチング制御パルスをそれぞれ、行方向に走査させる。以上のようにして、表示装置１における表示動作（駆動回路２０による表示駆動）がなされる。
【００６８】
（３．ゲート電位の補正動作（Ｖth補正の補助動作））
続いて、本実施の形態の表示装置１における表示動作の際の特徴的部分の１つである、走査線駆動回路２３による走査線ＷＳＬ２を用いた駆動トランジスタＴｒ２のゲート電位Ｖｇの補正動作について、比較例（比較例１，２）と比較しつつ詳細に説明する。
【００６９】
（比較例の画素回路構成）
まず、図１５を参照して、以下説明する比較例１，２（および後述する比較例３，４）に共通の画素回路構成について説明する。図１５は、これらの比較例に係る従来の画素１０１の内部構成を表したものである。この画素１０１内には、有機ＥＬ素子１２を含む画素回路１０４が設けられている。
【００７０】
この比較例に係る従来の画素回路１０４は、上記した有機ＥＬ素子１２と、書き込みトランジスタＴｒ１と、駆動トランジスタＴｒ２と、保持容量素子Ｃ１とを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の回路構成となっている。すなわち、図２に示した本実施の形態の画素回路１４において、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２が設けられていない（省かれた）回路構成に対応している。また、これに伴い、本実施の形態のように２種類の走査線ＷＳＬ１，ＷＳＬ２が設けられておらず、１種類の走査線ＷＳＬ（本実施の形態の走査線ＷＳＬ１に対応）のみが設けられている。
【００７１】
（比較例１）
図１６は、比較例１の表示装置における表示動作の際の各種波形の一例を、タイミング図で表したものである（タイミングｔ１０１〜ｔ１０７）。ここで、図１６（Ａ）〜（Ｃ）はそれぞれ、走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬの電圧波形を示している。具体的には、走査線ＷＳＬの電圧が、電圧Ｖoff，Ｖonの間で周期的に変化している様子（図１６（Ａ））と、電源線ＤＳＬの電圧が、電圧Ｖcc，Ｖssの間で周期的に変化している様子（図１６（Ｂ））と、信号線ＤＴＬの電圧が、基準電圧Ｖofsおよび映像信号電圧Ｖsigの間で周期的に変化している様子（図３（Ｃ））と、をそれぞれ示している。また、図１６（Ｄ），（Ｅ）はそれぞれ、駆動トランジスタＴｒ２におけるゲート電位Ｖｇおよびソース電位Ｖｓの波形を示している。
【００７２】
この比較例１の表示動作では、図３に示した本実施の形態と同様に、Ｖth補正動作が複数回（ここでは３回）に分けて行われている（分割Ｖth補正動作）。すなわち、Ｖth補正期間Ｔ３とＶth補正休止期間Ｔ４とがここでは３回ずつ連続して設けられている。このとき、前述したように、Ｖth補正動作が完全に行われていない（終了していない）段階では、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓは、閾値電圧Ｖthよりも大きくなっている（Ｖｇｓ＞Ｖth：図１６参照）。
【００７３】
ここで、この比較例１のように、Ｖth補正期間Ｔ３が短かったり（例えば、タイミングｔ１０２〜ｔ１０３の期間）、Ｖth補正休止期間Ｔ４が長かったり（例えば、タイミングｔ１０３〜ｔ１０４の期間）すると、以下の問題が生じ得る。すなわち、図１６中の符号Ｐ１０１で示したように、Ｖth補正休止期間Ｔ４における駆動トランジスタＴｒ２のソース電位Ｖｓの上昇量が過剰に大きくなってしまう場合がある。
【００７４】
すると、その後に再びＶth補正動作を行う際に、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖth未満となり（Ｖｇｓ＜Ｖth）、それ以降にＶth補正動作が正常に行われなくなってしまう（例えば、タイミングｔ１０４〜ｔ１０６の期間）。その結果、Ｖth補正動作が完全に行われる前に終了してしまう（不十分となってしまう）ことから、結局、画素１１ごとの発光輝度のばらつきが残ってしまうことになる。なお、特に高速な表示駆動を行う場合には、１Ｈ期間の長さが短くなることから、それに伴ってＶth補正を行う時間も短くなるため、このような問題は顕著に現れる。
【００７５】
（比較例２）
一方、図１７（Ａ）〜（Ｅ）に示した比較例２の表示動作（タイミングｔ２０１〜ｔ２０９）では、以下のようにして、上記比較例１の問題が解決できるようになっている。具体的には、この比較例２では、まず、各Ｖth補正期間Ｔ３の終了時（各Ｖth補正休止期間Ｔ４の開始前）に、信号線ＤＴＬに印加する電圧を、所定の基準電圧Ｖofsよりも更に低い電圧Ｖofs2とする（期間ΔＴ２０２）。これにより、駆動トランジスタＴｒ２のゲート電位Ｖｇが、基準電圧Ｖofsから上記低電圧Ｖofs2へと低下する（図中の矢印Ｐ２０１参照）。そのため、その直後のＶth補正休止期間Ｔ４において、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが、その閾値電圧Ｖth未満となる（Ｖｇｓ＜Ｖth）。そして、その後のＶth補正期間Ｔ３において、駆動トランジスタＴｒ２のゲート電位Ｖｇを再び基準電位Ｖofsに設定する。これにより比較例２では、Ｖth補正休止期間Ｔ４において、上記比較例１における、駆動トランジスタＴｒ２のソース電位Ｖｓの上昇量が過剰に大きくなってしまう問題を回避することができ、正常なＶth補正動作を再度行うことが可能となっている。
【００７６】
ところが、この比較例２では、上記したように信号線ＤＴＬに対して３値の電圧を印加する（映像信号電圧Ｖsig、基準電圧Ｖofsおよび上記低電圧Ｖofs2の３値の電圧を用いる）必要が生じることから、駆動回路（特に信号線駆動回路）の耐圧が高くなってしまう。一般的に、駆動回路（ドライバ）の耐圧が高くなるとそれに伴って製造コストも上昇してしまうため、この比較例２の手法は、低コスト化を図るのが困難となる。
【００７７】
（本実施の形態）
これに対して、本実施の形態の表示装置１では、図３等に示したように、走査線駆動回路２３において、以下説明するゲート電位補正動作（Ｖth補正の補助動作）を行うことにより、上記比較例１，２における問題をいずれも解決することが可能となっている。
【００７８】
具体的には、走査線駆動回路２３は、走査線ＷＳＬ２に対してスイッチング制御パルスを印加することにより閾値補正補助トランジスタＴｒ３をオン状態に設定するオン期間（図３中の第１のオン期間ΔＴ１１および第２のオン期間ΔＴ１２）において、以下の動作を行う。すなわち、走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化を、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して駆動トランジスタＴｒ２のゲートへ入力させることにより、この駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作を行う。
【００７９】
より詳細には、走査線駆動回路２３は、まず、閾値補正補助容量素子Ｃ２の一端および駆動トランジスタＴｒ２のゲートに対して、基準電圧Ｖofsをそれぞれ印加すると共に、閾値補正補助容量素子Ｃ２の他端に対して電圧Ｖon１を印加する第１のオン期間ΔＴ１１を設ける。また、この第１のオン期間ΔＴ１１の後において、閾値補正補助容量素子Ｃ２の他端に対して電圧Ｖoff１を印加することにより、上記した電圧Ｖon１から電圧Ｖoff１への電圧変化を駆動トランジスタＴｒ２のゲートへ入力させる第２のオン期間ΔＴ１２を設ける。そして、これら第１のオン期間ΔＴ１１および第２のオン期間ΔＴ１２を少なくとも１回ずつ（ここでは３回ずつ）設けることにより、ゲート電位補正動作を行う。
【００８０】
ここで、このような第１のオン期間ΔＴ１１は、複数回のＶth補正期間Ｔ３のうち、少なくとも最初の１回の期間に対応して設けられる（ここでは、３回のＶth補正期間Ｔ３のぞれぞれに対応して設けられている）。また、第２のオン期間ΔＴ１２は、この第１のオン期間ΔＴ１１とその次のＶth補正期間ΔＴ１２との間に設けられている。そして、ここでは、これらの第１のオン期間ΔＴ１１および第２のオン期間ΔＴ１２同士が連続して設けられている。
【００８１】
このようにして、オン期間ΔＴ１１，ΔＴ１２において、走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化が、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して駆動トランジスタＴｒ２のゲートへ入力される。これにより、この駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作が行われる。したがって、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが小さくなるため、Ｖth補正動作を行う際に、上記比較例１における問題が回避される。すなわち、駆動トランジスタＴｒ２におけるソース電位Ｖｓの過大な上昇に起因した不十分なＶth補正動作が回避される（十分な（正常な）Ｖth補正動作が実行される）。また、このようなゲート電位補正動作を、走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化（２つの電圧間の電圧変化）を用いて実現しているため、上記比較例２のように３値の電圧を用いる必要もなくなる。
【００８２】
以上のように本実施の形態では、このような駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作を行うようにしたので、上記比較例２のように３値の電圧を用いることなく、上記比較例１において生じ得る、駆動トランジスタＴｒ２におけるソース電位Ｖｓの過大な上昇に起因した不十分なＶth補正動作を回避することができる。よって、駆動回路２０（特に信号線駆動回路２４）の耐圧を上げることなく画素１１ごとの発光輝度のばらつきを抑えることができ、低コスト化および高画質化の両立を実現することが可能となる。
【００８３】
また、Ｖth補正期間Ｔ３を短く設定した場合であっても、上記比較例１とは異なり、画素１１ごとの発光輝度のばらつきを抑えることができるため、表示駆動動作の高速化を実現することができる。したがって、表示パネル１０内の水平ライン数（画素１１の数）が増加する場合にも対応することができるため、表示パネル１０の大画面化や画素１１の高精細化を図ることも可能となる。
【００８４】
なお、本実施の形態では、図３に示したように、第１のオン期間ΔＴ１１と第２のオン期間ΔＴ１２とが連続的に設けられている場合について説明したが、これらの期間が互いに非連続となっていてもよい。
【００８５】
続いて、本発明の他の実施の形態（第２および第３の実施の形態）について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００８６】
＜第２の実施の形態＞
図１８は、第２の実施の形態に係る表示動作の際の各種波形の一例を、タイミング図で表したものである（タイミングｔ２１〜ｔ３２）。ここで、図１８（Ａ）〜（Ｆ）に示した電圧波形の種類はそれぞれ、第１の実施の形態における図３（Ａ）〜（Ｆ）に示したものと同様となっている。以下、この図１８および図１９〜図２３を参照して、本実施の形態の表示動作について詳細に説明する。
【００８７】
なお、表示装置１のブロック構成および画素１１における画素回路１４の構成はそれぞれ、上記第１の実施の形態と同様であるため、説明を省略する。また、表示動作の基本部分についても、図３等に示した第１の実施の形態における表示動作と同様であるため、適宜説明を省略する。
【００８８】
（１．表示動作の詳細）
（Ｖofs抑え期間Ｔ２：ｔ２１〜ｔ２３）
まず、走査線駆動回路２３は、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ２１において、走査線ＷＳＬ１の電圧を、電圧Ｖoff１から電圧Ｖon１へと上げた状態に設定する（図１８（Ａ））。また、それと共にこのタイミングｔ２１において、走査線駆動回路２３は、走査線ＷＳＬ２の電圧も、電圧Ｖoff２から電圧Ｖon２へと上げた状態に設定する（図１８（Ｃ））。
【００８９】
これにより、図１８中に示したように、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが、閾値電圧Ｖth未満となる（Ｖｇｓ＜Ｖth）。その結果、図１９に示したように、有機ＥＬ素子１２に電流Ｉｄｓが流れなくなるため、有機ＥＬ素子１２は消光する（タイミングｔ２１以降は消光期間Ｔ１０となる）。
【００９０】
また、このタイミングｔ２１〜ｔ２２の期間では、書き込みトランジスタＴｒ１および閾値補正補助トランジスタＴｒ３がそれぞれ、オン状態となっている。これにより、閾値補正補助トランジスタＣ２の他端側には、このときの走査線ＷＳＬ１の電圧に対応する電圧Ｖon１が充電される（図１８（Ｃ）に示した第１のオン期間ΔＴ２１）。また、この第１のオン期間ΔＴ２１では、図１９に示したように、閾値補正補助トランジスタＴｒ３の一端側および駆動トランジスタＴｒ２のゲートには、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsが印加（充電）されている。
【００９１】
なお、その後は、走査線駆動回路２３は、タイミングｔ２２において、走査線ＷＳＬ２の電圧を電圧Ｖon２から電圧Ｖoff２へと下げる（図１８（Ｃ））と共に、タイミングｔ２３において、走査線ＷＳＬ１の電圧を電圧Ｖon１から電圧Ｖoff１へと下げる（図１８（Ａ））。これにより、書き込みトランジスタＴｒ１および閾値補正補助トランジスタＴｒ３がそれぞれ、オフ状態となる。
【００９２】
また、その後のタイミングｔ２３〜ｔ２４の期間において、有機ＥＬ素子１２のアノード−カソード間に印加される電圧は、この有機ＥＬ素子１２の閾値電圧Ｖthelとなる。このため、有機ＥＬ素子１２のアノード電圧（駆動トランジスタＴｒ２のソース電位Ｖｓ）は、この有機ＥＬ素子１２の閾値電圧Ｖthelとカソード電圧Ｖcatの和、つまり（Ｖthel＋Ｖcat）となる。
【００９３】
（Ｖth補正準備期間Ｔ１：ｔ２４〜ｔ２８）
次に、駆動回路２０は、各画素１１内の駆動トランジスタＴｒ２におけるＶth補正の準備を行う。具体的には、まず、タイミングｔ２４において、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧Ｖccから電圧Ｖssに下げる（図１８（Ｂ））。すると、駆動トランジスタＴｒ２のソース電位Ｖｓが時間とともに下降していく（図１８（Ｆ））。また、駆動トランジスタＴｒ２のゲート電位Ｖｇも、このようなソース電位Ｖｓの下降に伴い、保持容量素子Ｃ１を介した容量カップリング（容量結合）によって下降する（図１８（Ｅ），図２０中の電流Ｉａ参照）。すなわち、図１８に示したように、時間とともに駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが小さくなっていく。
【００９４】
このとき、駆動トランジスタＴｒ２が飽和領域において動作する場合、つまり、（Ｖｇｓ−Ｖthd）≦Ｖdsである場合には、一定時間経過後のタイミングｔ２５において、図２１に示したように、駆動トランジスタＴｒ２のゲート電位Ｖｇは、（Ｖss＋Ｖthd）となる。なお、Ｖthdは、駆動トランジスタＴｒ２におけるゲート−電源間の閾値電圧であり、Ｖdsは、駆動トランジスタＴｒ２におけるソース−ドレイン間の電圧である。
【００９５】
次に、走査線駆動回路２３は、走査線ＷＳＬ１の電圧が電圧Ｖoff１となっており、かつ電源線ＤＳＬの電圧が電圧Ｖssとなっている期間中のタイミングｔ２５において、走査線ＷＳＬ２の電圧を、電圧Ｖoff２から電圧Ｖon２へと上げる（図１８（Ｃ））。これにより、図２２に示したように、書き込みトランジスタＴｒ１がオフ状態である一方、閾値補正補助トランジスタＴｒ３がオン状態となる。すると、図２２中の矢印Ｐ２で示したように、走査線ＷＳＬ１（閾値補正補助容量素子Ｃ２の他端側）における電圧Ｖon１から電圧Ｖoff１への電圧変化が、駆動トランジスタＴｒ２のゲートへと入力される（図１８（Ｃ）に示した第２のオン期間ΔＴ２２）。具体的には、この電圧変化が、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して、容量結合（負のカップリング結合）により、駆動トランジスタＴｒ２のゲートへと入力される。したがって、この駆動トランジスタＴｒ２のゲート電位が、（Ｖss＋Ｖthd）から（Ｖss＋Ｖthd−ΔＶ２）へと、電位差ΔＶ２の分だけ低下することになる（ゲート電位補正動作）。
【００９６】
すると、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが小さくなり、好ましくは、図１８中に示したように、Ｖｇｓ＜＜Ｖthとなる。このようにして、ゲート−ソース間電圧Ｖｇｓが小さくなる結果、駆動トランジスタＴｒ２には電源線ＤＳＬから電流がほとんど流れなくなるため、その後のタイミングｔ２６までの期間において、駆動トランジスタＴｒ２のソース電位Ｖｓおよびゲート電位Ｖｇはほとんど変化しない。
【００９７】
次に、タイミングｔ２６において、走査線駆動回路２３が走査線ＷＳＬ２の電圧を電圧Ｖon２から電圧Ｖoff２へと下げることにより、閾値補正補助トランジスタＴｒ３をオフ状態に設定する。また、その後のタイミングｔ２７において、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧Ｖssから電圧Ｖccへと上げる。
【００９８】
これにより、図２３中の矢印Ｐ３で示したように、駆動トランジスタＴｒ２のゲートには、電源線ＤＳＬにおける電圧ＶssからＶccへの電圧変化が入力される。具体的には、この電圧変化が、図中に示したカップリング容量成分Ｃ０を介して、容量結合（正のカップリング結合）により、駆動トランジスタＴｒ２のゲートへと入力される。したがって、この駆動トランジスタＴｒ２のゲート電位が、（Ｖss＋Ｖthd−ΔＶ２）から上昇する。このときの電位の上昇分が、電位差ΔＶ２よりも小さくなるように予め設定しておくことにより、図１８に示したように、これらの正負全体としての容量結合による電位差ΔＶ３の分だけ、ゲート電位Ｖｇが（Ｖss＋Ｖthd）から（Ｖss＋Ｖthd−ΔＶ３）へと低下することになる。
【００９９】
また、図１８に示したように、このときの有機ＥＬ素子１２のアノード電位をＶｘとしている。すると、電源線ＤＳＬの電圧が電圧Ｖccとなることによって駆動トランジスタＴｒ２のソースは有機ＥＬ素子１２のアノードとなることから、この駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓは、閾値補正補助容量素子Ｃ２からの容量結合によって小さくなる。具体的には、ここではＶｇｓ＜＜Ｖthとなっている。これにより、駆動トランジスタＴｒ２にはオフ電流のみが流れることになり、これ以降のタイミングｔ２８まで（１回目のＶth補正期間Ｔ３が開始するまで）の間、駆動トランジスタＴｒ２のゲート電位Ｖｇおよびソース電位Ｖｓはほとんど上昇しない。
【０１００】
このようにして、その後の１回目のＶth補正期間Ｔ３において、第１の実施の形態と同様に、図１８中に示したように、再びＶｇｓ＞Ｖthとなり、正常なＶth補正動作が実行されることになる。
【０１０１】
（その後の期間：ｔ２９〜ｔ３２）
なお、その後は、第１の実施の形態と同様に、複数回のＶth補正期間Ｔ３およびＶth補正休止期間Ｔ４を経たのち、移動度補正・信号書き込み期間Ｔ５および発光期間Ｔ６（Ｔ０）となる。これにより、発光動作がなされる。
【０１０２】
（２．ゲート電位補正動作）
続いて、本実施の形態のゲート電位補正動作（Ｖth補正の補助動作）について、比較例（比較例３，４）と比較しつつ詳細に説明する。なお、これらの比較例３，４における画素回路の構成は、前述した比較例１，２における画素回路１０４（「２Ｔｒ１Ｃ」の回路；図１５参照）と同一であるため、説明を省略する。
【０１０３】
（比較例３）
図２４は、比較例３の表示装置における表示動作の際の各種波形の一例を、タイミング図で表したものである（タイミングｔ３０１〜ｔ３０５）。なお、図２４（Ａ）〜（Ｅ）に示した電圧波形の種類はそれぞれ、上記比較例１における図１６（Ａ）〜（Ｅ）に示したものと同様となっている。
【０１０４】
この比較例３の表示動作では、Ｖth補正準備期間Ｔ１内のタイミングｔ３０３〜ｔ３０４の期間において、前述した本実施の形態におけるタイミングｔ２５〜ｔ２８の期間と比べ、駆動トランジスタＴｒ２のゲートソース電圧Ｖｇｓが大きくなっている。そのため、電圧Ｖccが印加されている電源線ＤＳＬからのリーク電流が無視できない程度の大きさとなり、図２４中の矢印Ｐ３０１で示したように、駆動トランジスタＴｒ２のソース電圧Ｖｓが過大に上昇してしまう場合が生じる。
【０１０５】
すると、その後にＶth補正動作を行う際に、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖth未満となり（Ｖｇｓ＜Ｖth）、それ以降にＶth補正動作が正常に行われなくなってしまうことがある（例えば、タイミングｔ３０４〜ｔ３０５の期間）。その結果、前述した比較例１と同様に、Ｖth補正動作が完全に行われる前に終了してしまう（不十分となってしまう）ことから、結局、画素１１ごとの発光輝度のばらつきが残ってしまうことになる。
【０１０６】
また、この比較例３では、上記のようにＶth補正動作を行う前の期間において、駆動トランジスタＴｒ２のソース電位Ｖｓが過大に上昇してしまうため、例えば低コスト化を図るために電源線ＤＳＬを複数の水平ライン間で共通化する場合には、以下の問題も生じる。すなわち、このように電源線ＤＳＬを共通化した場合、各水平ライン間においてＶth補正動作を行うまでの期間の長さが互いに異なることから、各水平ライン間におけるソース電位Ｖｓの上昇量も互いに異なってしまう。したがって、各水平ライン間におけるＶth補正量も互いに異なることになり、例えば図２５に示した表示パネル１００のように、共通化された水平ライン領域１００Ａ内において、水平ライン間の発光輝度のばらつきが生じてしまう。すなわち、この共通化された水平ライン領域１００Ａ内において、垂直ライン方向に沿って発光輝度が徐々に変化するスジ模様が発生してしまう。
【０１０７】
（比較例４）
一方、図２６に示した比較例４の表示動作（タイミングｔ４０１〜ｔ４０６）では、前述した比較例２と同様にして、上記比較例３の問題が解決できるようになっている。具体的には、この比較例４では、Ｖth補正準備期間Ｔ１内のタイミングｔ４０２〜ｔ４０３の期間において、走査線ＷＳＬ１の電圧を、電圧Ｖoff1から電圧Ｖon1に上げる。これにより、駆動トランジスタＴｒ２のゲート電位Ｖｇが、基準電圧Ｖofsから所定の基準電圧Ｖofsよりも更に低い電圧Ｖofs2へと低下する。そのため、タイミングｔ４０３〜ｔ４０４の期間において、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが、その閾値電圧Ｖth未満となる（Ｖｇｓ＜＜Ｖth）。そして、その後のＶth補正期間Ｔ３において、駆動トランジスタＴｒ２のゲート電位Ｖｇを再び基準電位Ｖofsに設定する。これにより比較例４では、Ｖth補正準備期間Ｔ１において、上記比較例３における、電圧Ｖccが印加されている電源線ＤＳＬからのリーク電流により駆動トランジスタＴｒ２のソース電位Ｖｓの上昇量が過剰に大きくなってしまう問題を回避することができ、正常なＶth補正動作を行うことが可能となっている。
【０１０８】
ところが、この比較例４においても比較例２と同様に、信号線ＤＴＬに対して３値の電圧を印加する（映像信号電圧Ｖsig、基準電圧Ｖofsおよび上記低電圧Ｖofs2の３値の電圧を用いる）必要が生じる。このため、駆動回路（特に信号線駆動回路）の耐圧が高くなることに伴って製造コストも上昇してしまい、同様に低コスト化を図るのが困難となる。
【０１０９】
（本実施の形態）
これに対して、本実施の形態では、図１８等に示したように、走査線駆動回路２３において、第１の実施の形態と同様に以下説明するゲート電位補正動作を行うことにより、上記比較例３，４における問題をいずれも解決することが可能となっている。
【０１１０】
具体的には、走査線駆動回路２３は、走査線ＷＳＬ２に対してスイッチング制御パルスを印加することにより閾値補正補助トランジスタＴｒ３をオン状態に設定するオン期間（図１８中の第１のオン期間ΔＴ２１および第２のオン期間ΔＴ２２）において、以下の動作を行う。すなわち、走査線ＷＳＬ１（閾値補正補助容量素子Ｃ２の他端側）における電圧Ｖon１から電圧Ｖoff１への電圧変化を、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して駆動トランジスタＴｒ２のゲートへ入力させる。これにより、この駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作を行う。
【０１１１】
より詳細には、走査線駆動回路２３は、まず、閾値補正補助容量素子Ｃ２の一端および駆動トランジスタＴｒ２のゲートに対して、基準電圧Ｖofsをそれぞれ印加すると共に、閾値補正補助容量素子Ｃ２の他端に対して電圧Ｖon１を印加する第１のオン期間ΔＴ２１を設ける。また、この第１のオン期間ΔＴ２１の後において、閾値補正補助容量素子Ｃ２の他端に対して電圧Ｖoff１を印加することにより、上記した電圧Ｖon１から電圧Ｖoff１への電圧変化を駆動トランジスタＴｒ２のゲートへ入力させる第２のオン期間ΔＴ２２を設ける。そして、これら第１のオン期間ΔＴ２１および第２のオン期間ΔＴ２２を１回ずつ設けることにより、ゲート電位補正動作を行う。
【０１１２】
ここで、このような第１のオン期間ΔＴ２１および第２のオン期間ΔＴ２２はそれぞれ、少なくとも１回（ここでは３回）のＶth補正期間Ｔ３が開始する前の期間内に設けられる。また、ここでは、これらの第１のオン期間ΔＴ１１および第２のオン期間ΔＴ１２同士は、所定の間隔をおいて（非連続に）設けられている。
【０１１３】
このようにして、オン期間ΔＴ２１，ΔＴ２２において、走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化が、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２を介して駆動トランジスタＴｒ２のゲートへ入力される。これにより、この駆動トランジスタＴｒ２のゲート電位Ｖｇを下げるゲート電位補正動作が行われる。したがって、駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓが小さくなるため、Ｖth補正動作を行う際に、上記比較例１における問題が回避される。すなわち、駆動トランジスタＴｒ２におけるリーク電流によるソース電位Ｖｓの過大な上昇に起因した不十分なＶth補正動作が回避される（十分な（正常な）Ｖth補正動作が実行される）。また、このようなゲート電位補正動作を、走査線ＷＳＬ１における電圧Ｖon１から電圧Ｖoff１への電圧変化（２つの電圧間の電圧変化）を用いて実現しているため、上記比較例４のように３値の電圧を用いる必要もなくなる。
【０１１４】
以上のように本実施の形態においても、上記第１の実施の形態と同様の作用により同様の効果を得ることができる。すなわち、駆動回路２０（特に信号線駆動回路２４）の耐圧を上げることなく画素１１ごとの発光輝度のばらつきを抑えることができ、低コスト化および高画質化の両立を実現することが可能となる。
【０１１５】
また、特に本実施の形態では、上記比較例３とは異なり、複数の水平ラインに属する画素１１間において電源線ＤＳＬを共通化した場合であっても、図２５に示したような水平ライン間での発光輝度のばらつきがほとんど生じないようにすることができる。具体的には、例えば図２７（Ａ）〜（Ｏ）に示したように、複数（ここでは３つ）の水平ライン間において、電源線ＤＳＬを共通化した場合について考えると、以下のことが言える。なお、電源線ＤＳＬ（１〜３），ＤＳＬ（４〜６）はそれぞれ、１〜３番目，４〜６番目の水平ライン間において共通化された電源線を示している。また、走査線ＷＳＬ１（１）〜ＷＳＬ１（６），ＷＳＬ２（１）〜ＷＳＬ２（６）はそれぞれ、１〜６番目の水平ラインにおける走査線ＷＳＬ１，ＷＳＬ２を示している。この場合、各水平ライン間においてＶth補正動作を行うまでの期間の長さが互いに異なることになるが、各水平ラインにおけるソース電位Ｖｓの上昇量は元々無視できる程度に小さいため、各水平ライン間におけるＶth補正量の際もほとんど無視できる程度である。したがって、このように複数の水平ラインに属する画素１１間において電源線ＤＳＬを共通化した場合であっても、水平ライン間での発光輝度のばらつきがほとんど生じないようにすることができる。よって、上記した効果に加え、本実施の形態では電源線ＤＳＬの数を減らすことができるため、更に低コスト化および高歩留まり化を図ることが可能となる。
【０１１６】
＜第３の実施の形態＞
図２８は、第３の実施の形態に係る表示動作の際の各種波形の一例を、タイミング図で表したものである。ここで、図２８（Ａ）〜（Ｆ）に示した電圧波形の種類はそれぞれ、第１の実施の形態における図３（Ａ）〜（Ｆ）に示したものと同様となっている。なお、表示装置１のブロック構成および画素１１における画素回路１４の構成はそれぞれ、上記第１の実施の形態と同様であるため、説明を省略する。また、第１または第２の実施の形態における表示動作と同様である部分についても、適宜説明を省略する。
【０１１７】
本実施の形態では、上記第１および第２の実施の形態で説明したゲート電位補正動作を組み合わせたものに対応している。すなわち、第１のオン期間ΔＴ１１，ΔＴ２１の双方、および第２のオン期間ΔＴ１２，ΔＴ２２の双方をそれぞれ設けている。
【０１１８】
これにより、本実施の形態においても、上記第１および第２の実施の形態と同様の作用により同様の効果を得ることができる。すなわち、駆動回路２０（特に信号線駆動回路２４）の耐圧を上げることなく画素１１ごとの発光輝度のばらつきを抑えることができ、低コスト化および高画質化の両立を実現することが可能となる。
【０１１９】
また、第１および第２の実施の形態のゲート電位補正動作を組み合わせているため、各実施の形態と比べ、ソース電位Ｖｓの過大な上昇に起因した不十分なＶth補正動作をより効果的に抑えることができ、更に高画質化を図ることが可能となる。
【０１２０】
＜モジュールおよび適用例＞
続いて、図２９〜図３４を参照して、上記第１〜第３の実施の形態で説明した表示装置の適用例について説明する。上記各実施の形態の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、これらの表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【０１２１】
（モジュール）
上記各実施の形態の表示装置は、例えば、図２９に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【０１２２】
（適用例１）
図３０は、上記各実施の形態の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記各実施の形態の表示装置により構成されている。
【０１２３】
（適用例２）
図３１は、上記各実施の形態の表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記各実施の形態の表示装置により構成されている。
【０１２４】
（適用例３）
図３２は、上記各実施の形態の表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記各実施の形態の表示装置により構成されている。
【０１２５】
（適用例４）
図３３は、上記各実施の形態の表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が上記各実施の形態の表示装置により構成されている。
【０１２６】
（適用例５）
図３４は、上記各実施の形態の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記各実施の形態の表示装置により構成されている。
【０１２７】
＜変形例＞
以上、いくつかの実施の形態および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１２８】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１４の構成は、上記実施の形態等で説明したものに限られない。例えば、閾値補正補助トランジスタＴｒ３および閾値補正補助容量素子Ｃ２はそれぞれ、書き込みトランジスタＴｒ１のゲートと駆動トランジスタＴｒ２のゲートとの間に直列接続されているのであれば、それらの配置関係が逆となっていてもよい。そのように構成した場合であっても、上記実施の形態等と同様の効果を得ることが可能である。また、必要に応じて容量素子やトランジスタ等を画素回路１４に追加するようにしてもよい。その場合、画素回路１４の変更に応じて、上述した走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５の他に、必要な駆動回路を追加するようにしてもよい。
【０１２９】
また、上記実施の形態等では、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５における駆動動作を、タイミング生成回路２２が制御する場合について説明したが、他の回路がこれらの駆動動作を制御するようにしてもよい。また、このような走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５に対する制御は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。
【０１３０】
更に、上記実施の形態等では、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２および閾値補正補助トランジスタＴｒ３がそれぞれ、ｎチャネルトランジスタ（例えば、ｎチャネルＭＯＳ型のＴＦＴ）により形成されている場合について説明したが、この場合には限られない。すなわち、これらのトランジスタがそれぞれ、ｐチャネルトランジスタ（例えば、ｐチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。
【符号の説明】
【０１３１】
１…表示装置、１０…表示パネル、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２，１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素アレイ部、１４…画素回路、２０…駆動回路、２０Ａ，２１Ａ…映像信号、２０Ｂ…同期信号、２１…映像信号処理回路、２２…タイミング生成回路、２２Ａ…制御信号、２３…走査線駆動回路、２４…信号線駆動回路、２５…電源線駆動回路、ＷＳＬ１，ＷＳＬ１（１）〜ＷＳＬ１（６），ＷＳＬ２，ＷＳＬ２（１）〜ＷＳＬ２（６）…走査線、ＤＴＬ…信号線、ＤＳＬ，ＤＳＬ（１〜３），ＤＳＬ（４〜６）…電源線、Ｔｒ１…書き込みトランジスタ、Ｔｒ２…駆動トランジスタ、Ｔｒ３…閾値補正補助トランジスタ、Ｃ０…カップリング容量成分、Ｃ１…保持容量素子、Ｃ２…閾値補正補助容量素子、Ｄｉ…ダイオード成分、Ｃel…容量成分、Ｉｄｓ，Ｉａ〜Ｉｄ…電流、Ｖｇ…ゲート電位、Ｖｓ…ソース電位、Ｖｇｓ…ゲート−ソース間電圧、Ｖth…閾値電圧、Ｖsig…映像信号電圧、Ｖofs，Ｖon１，Ｖoff１，Ｖon２，Ｖoff２，Ｖcc，Ｖss，Ｖｘ…電圧、ΔＶ，ΔＶ１，ΔＶ２，ΔＶ３…電位差、ｔ１〜ｔ１４，ｔ２１〜ｔ３２…タイミング、Ｔ０，Ｔ６…発光期間、Ｔ１…Ｖth補正準備期間、Ｔ２…Ｖofs抑え期間、Ｔ３…Ｖth補正期間、Ｔ４…Ｖth補正休止期間、Ｔ５…移動度補正・信号書き込み期間、Ｔ１０…消光期間、ΔＴ１１，ΔＴ２１…第１のオン期間、ΔＴ１２，ΔＴ２２…第２のオン期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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