(57)【要約】【課題】パルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換する装置において、変換式を用いることなく、入出力特性を理想特性（直線）に設定できるようにする。【解決手段】パルス遅延回路と符号化回路とで構成されるＴＡＤ（時間Ａ／Ｄ変換装置）を備えた装置において、オフセット電圧Ｖｏｆｆにアナログ入力信号Ｖｉｎを加えた第１電圧と、オフセット電圧Ｖｏｆｆからアナログ入力信号Ｖｉｎを減じた第２電圧（Ｖｏｆｆ−Ｖｉｎ）とを生成し、各電圧をＴＡＤでＡ／Ｄ変換し、そのＡ／Ｄ変換結果ＤＴ１，ＤＴ２の差をとることでＡ／Ｄ変換データＤＴ０を生成する。また、この装置には、基準電圧をＡ／Ｄ変換したＡ／Ｄ変換結果を基準データとして記憶するラッチ回路を設け、Ａ／Ｄ変換対象となるアナログ入力信号Ｖｉｎの入力時には、Ａ／Ｄ変換結果をラッチ回路に記憶された基準データにて除算することにより、温度補正する。【選択図】図１
2011050112.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
を用いてアナログ入力信号をＡ／Ｄ変換する方法であって、
基準となるオフセット電圧に前記アナログ入力信号を加えた第１電圧、及び、該オフセット電圧から前記アナログ入力信号を減じた第２電圧をそれぞれ生成すると共に、
該生成した第１電圧及び第２電圧を前記パルス遅延回路にそれぞれ入力することにより、前記符号化回路に前記第１電圧及び第２電圧を数値化させ、
該数値化により得られた前記第１電圧の数値データと前記第２電圧の数値データとの差を、前記アナログ入力信号のＡ／Ｄ変換データとして求めるＡ／Ｄ変換手順を有し、
前記アナログ入力信号として基準電圧を前記Ａ／Ｄ変換手順にてＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを、温度補正用の基準データとして記憶しておき、
その後、前記Ａ／Ｄ変換手順にてＡ／Ｄ変換対象となるアナログ入力信号をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを、前記基準データで除算することにより、当該アナログ入力信号のＡ／Ｄ変換データを補正することを特徴とするＡ／Ｄ変換方法。
【請求項２】
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データを出力する符号化回路と、
基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成して、前記パルス遅延回路に入力することにより、前記符号化回路に前記第１電圧を数値化させる第１電圧生成手段と、
前記オフセット電圧から前記アナログ入力信号を減じた第２電圧を生成して、前記パルス遅延回路に入力することにより、前記符号化回路に第２電圧を数値化させる第２電圧生成手段と、
前記符号化回路により数値化された前記第１電圧の数値データと前記第２電圧の数値データとの差を演算する減算手段と、
を備えたＡ／Ｄ変換装置に、
外部からの指令に従い当該Ａ／Ｄ変換装置に基準電圧を入力してＡ／Ｄ変換させる基準電圧入力手段と、
当該Ａ／Ｄ変換装置が前記基準電圧をＡ／Ｄ変換した際に得られたＡ／Ｄ変換データを、温度補正用の基準データとしてラッチするラッチ手段と、
前記減算手段から出力されるＡ／Ｄ変換データを前記ラッチ手段にラッチされた基準データで除算することにより、前記Ａ／Ｄ変換データを補正する補正手段と、
を設けたことを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換方法及び装置に関する。
【背景技術】
【０００２】
従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給すると同時に、伝送用のパルス信号を入力することにより、パルス遅延回路内で、各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１等、参照）。
【０００３】
また、この種のＡ／Ｄ変換装置では、遅延ユニットの遅延時間をアナログ入力信号で変化させ、その時間変化を、パルス信号が通過した遅延ユニットの個数をカウントすることにより検出しているので、最終的に得られるＡ／Ｄ変換データは、アナログ入力信号の変化に対して１対１に変化せず、Ａ／Ｄ変換の入出力特性は曲線になってしまう。
【０００４】
そこで従来より、アナログ入力信号の電圧範囲を複数の領域に分割して、各領域毎に入出力特性を直線近似し、その近似直線上の任意の座標点を理想直線上の座標点に変換する変換式を導出して、Ａ／Ｄ変換時には、各電圧領域毎に、対応する変換式を用いてＡ／Ｄ変換データを補正することが提案されている（例えば、特許文献２等、参照）。
【０００５】
またこの特許文献２によれば、実際にＡ／Ｄ変換することによりＭ個の座標点を求め、その座標点に従って入出力特性をｎ次（ｎ≦Ｍ−１）の多項式で表し、その多項式に基づき、Ａ／Ｄ変換データを理想直線上の値に補正する変換式を求めることも提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００４−２７４１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記提案のように、Ａ／Ｄ変換データを補正するための変換式を求めるには、直線近似でもｎ次関数の近似でも、多数の基準電圧を実際にＡ／Ｄ変換して、各基準電圧に対応した座標点でのＡ／Ｄ変換データを求め、その多数のＡ／Ｄ変換データを用いて変換式を設定しなければならず、変換式を設定するのに時間がかかるという問題があった。
【０００８】
また特に、ｎ次の多項式で変換式を求めるには、演算処理能力の高い高価な演算装置が必要となるため、コストがかかるという問題もある。
本発明は、こうした問題に鑑みなされたものであり、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、多数の基準電圧をＡ／Ｄ変換することにより求めた変換式を利用することなく、アナログ入力信号とＡ／Ｄ変換データとの関係を表す入出力特性を理想特性（直線）に設定できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
かかる目的を達成するためになされた請求項１に記載のＡ／Ｄ変換方法の基本は、まず、基準となるオフセット電圧にアナログ入力信号を加えた第１電圧と、そのオフセット電圧からアナログ入力信号を減じた第２電圧とをそれぞれ生成し、次に、その生成した第１電圧及び第２電圧をパルス遅延回路にそれぞれ入力することにより、符号化回路に第１電圧及び第２電圧を数値化させ、最後に、その数値化により得られた第１電圧の数値データと第２電圧の数値データとの差を、アナログ入力信号のＡ／Ｄ変換データとして求める、Ａ／Ｄ変換手順を有することにある。
【００１０】
以下、この理由を説明する。
まず、パルス遅延回路と符号化回路とで構成されるＡ／Ｄ変換部の入出力特性が２次関数で近似できるとすると、アナログ入力信号ＶのＡ／Ｄ変換結果ＤＴは、次のように記述できる。
【００１１】
ＤＴ＝ｆ（Ｖ）＝ａ・Ｖ2 ＋ｂ・Ｖ＋ｃ
そして、Ａ／Ｄ変換すべきアナログ入力信号をＶｉｎ、オフセット電圧をＶｏｆｆとすると、第１電圧Ｖ１（＝Ｖｏｆｆ＋Ｖｉｎ）のＡ／Ｄ変換結果ＤＴ１と、第２電圧Ｖ２（＝Ｖｏｆｆ−Ｖｉｎ）のＡ／Ｄ変換結果ＤＴ２は、それぞれ、次式のようになる。
【００１２】
ＤＴ１＝ｆ（Ｖ１）
＝ａ・（Ｖｏｆｆ＋Ｖｉｎ）2 ＋ｂ・（Ｖｏｆｆ＋Ｖｉｎ）＋ｃ
ＤＴ２＝ｆ（Ｖ２）
＝ａ・（Ｖｏｆｆ−Ｖｉｎ）2 ＋ｂ・（Ｖｏｆｆ−Ｖｉｎ）＋ｃ
そして、本発明では、これら各Ａ／Ｄ変換結果ＤＴ１、ＤＴ２の差を、最終的なＡ／Ｄ変換データとして求めることから、そのＡ／Ｄ変換データＤＴ０（＝ＤＴ１−ＤＴ２）は、  ＤＴ０＝ｆ（Ｖ１）−ｆ（Ｖ２）
＝２（２・Ｖｏｆｆ＋ｂ）・Ｖｉｎ
となり、２次の項がなくなり、アナログ入力信号Ｖｉｎに比例した線形特性となる。
【００１３】
このため、本発明方法においては、Ａ／Ｄ変換部の入出力特性のうち、２次関数で近似し得る領域内にて、アナログ入力信号をＡ／Ｄ変換するようにすれば、最終的に得られるＡ／Ｄ変換特性を、アナログ入力信号とＡ／Ｄ変換データとが１対１で対応する理想特性（直線）にすることができるようになり、従来のように変換式を用いて補正演算等を行うことなく、アナログ入力信号の電圧変化に比例して変化するＡ／Ｄ変換結果を得ることができる。
【００１４】
よって本発明方法によれば、Ａ／Ｄ変換部の入出力特性を理想特性（直線）に補正するための変換式を設定する必要がなく、極めて簡単且つ低コストで、所望のＡ／Ｄ変換結果が得られるＡ／Ｄ変換装置を実現できる。
【００１５】
なお、本発明方法によれば、Ａ／Ｄ変換部の入出力特性のうち、２次関数で近似できない領域でアナログ入力信号をＡ／Ｄ変換すると、最終的に得られるＡ／Ｄ変換データの入出力特性を理想特性（直線）にすることはできない。
【００１６】
このため、より確実に理想特性を実現するには、Ａ／Ｄ変換の中心電圧となるオフセット電圧を、Ａ／Ｄ変換部の入出力特性を２次関数で近似できる電圧範囲内で略中心電圧となる電圧値に設定し、測定可能な電圧範囲（つまりダイナミックレンジ）を、Ａ／Ｄ変換部の入出力特性を２次関数で近似できる電圧範囲内に設定するとよい。
【００１７】
また更に、本発明のＡ／Ｄ変換方法では、上述したＡ／Ｄ変換手順にて基準電圧をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを、温度補正用の基準データとして記憶しておき、その後、上記Ａ／Ｄ変換手順にてＡ／Ｄ変換対象となるアナログ入力信号をＡ／Ｄ変換することにより得られるＡ／Ｄ変換データを基準データで除算することにより、アナログ入力信号のＡ／Ｄ変換データを補正する。
【００１８】
つまり、本発明のＡ／Ｄ変換方法によれば、上述したＡ／Ｄ変換手順によって、Ａ／Ｄ変換の入出力特性を理想特性（直線）にすることはできるものの、遅延ユニットの温度変化によって遅延時間が変化すると、Ａ／Ｄ変換の入出力特性（直線の傾き）も温度によって変化してしまう。
【００１９】
そこで、本発明では、基準電圧のＡ／Ｄ変換結果を補正用の基準データとして記憶しておき、Ａ／Ｄ変換対象となるアナログ入力信号のＡ／Ｄ変換時には、得られたＡ／Ｄ変換データを基準データで除算することで、Ａ／Ｄ変換データを温度補正するようにしているのである。
【００２０】
なお、こうした温度補正を行う場合、従来では、少なくとも２つの基準電圧に対してＡ／Ｄ変換を行い、その測定した２点を結ぶ直線を、そのときの温度条件化での温度補正用データとして記憶しておき、その後得られるＡ／Ｄ変換データを、温度補正用データを用いて真の電圧値を表すデータ値に補正する。
【００２１】
しかし、本発明のＡ／Ｄ変換方法によれば、Ａ／Ｄ変換特性を理想特性（直線）にすることができ、アナログ入力信号が０Ｖであれば、Ａ／Ｄ変換データも値０となる（つまりＡ／Ｄ変換の入出力特性が原点０を通る直線となる）ので、１つの基準電圧をＡ／Ｄ変換して得られる１つの基準データだけで、Ａ／Ｄ変換データを温度補正することができる。
【００２２】
次に、請求項２に記載の発明は、上述した本発明のＡ／Ｄ変換方法を実現するのに好適なＡ／Ｄ変換装置に関する発明である。
すなわち、請求項２に記載のＡ／Ｄ変換装置においては、第１電圧生成手段が、基準となるオフセット電圧にＡ／Ｄ変換対象となるアナログ入力信号を加えた第１電圧を生成して、パルス遅延回路に入力することにより、符号化回路に第１電圧を数値化させると共に、第２電圧生成手段が、オフセット電圧からアナログ入力信号を減じた第２電圧を生成して、パルス遅延回路に入力することにより、符号化回路に第２電圧を数値化させ、減算手段が、符号化回路により数値化された第１電圧の数値データと第２電圧の数値データとの差を、最終的なＡ／Ｄ変換結果として演算する。
【００２３】
従って、本発明のＡ／Ｄ変換装置によれば、上述した請求項１に記載のＡ／Ｄ変換手順に従いアナログ入力信号をＡ／Ｄ変換することができ、請求項１と同様の効果を得ることができる。
【００２４】
また、請求項２に記載のＡ／Ｄ変換装置には、外部からの指令に従い当該Ａ／Ｄ変換装置に基準電圧を入力してＡ／Ｄ変換させる基準電圧入力手段と、この基準電圧入力手段の動作によって当該Ａ／Ｄ変換装置が基準電圧をＡ／Ｄ変換した際に得られたＡ／Ｄ変換データを、温度補正用の基準データとしてラッチするラッチ手段とが設けられ、通常のアナログ入力信号のＡ／Ｄ変換時には、補正手段が、減算手段から出力されるＡ／Ｄ変換データをラッチ手段にラッチされた基準データで除算することにより、Ａ／Ｄ変換データを補正する。
【００２５】
従って、本発明のＡ／Ｄ変換装置によれば、請求項１に記載のＡ／Ｄ変換方法に則って、Ａ／Ｄ変換データを温度補正することができるようになり、複数の基準電圧のＡ／Ｄ変換データを基準データとして温度補正を行う従来装置に比べて、温度補正のための装置構成を簡素化して、温度補正可能なＡ／Ｄ変換装置を低コストで実現できることになる。
【図面の簡単な説明】
【００２６】
【図１】第１参考例のＡ／Ｄ変換装置の構成を表すブロック図である。
【図２】Ａ／Ｄ変換部の構成を表すブロック図である。
【図３】遅延ユニットの構成例を表す説明図である。
【図４】Ａ／Ｄ変換部の入出力特性及び装置全体の入出力特性を表す説明図である。
【図５】２つのＡ／Ｄ変換部の配置例を表す説明図である。
【図６】複数のＡ／Ｄ変換ユニットから構成されるＡ／Ｄ変換装置の構成例を表す説明図である。
【図７】第２参考例のＡ／Ｄ変換装置の構成例を表す説明図である。
【図８】図７に示した第２参考例のＡ／Ｄ変換装置の変形例を表す説明図である。
【図９】第３参考例のＡ／Ｄ変換装置の構成及び動作を表す説明図である。
【図１０】第３参考例のＡ／Ｄ変換装置の変形例を表す説明図である。
【図１１】本発明が適用された実施形態のＡ／Ｄ変換装置の構成及び効果を説明する説明図である。
【発明を実施するための形態】
【００２７】
以下に本発明の実施形態を図面と共に説明する。
（第１参考例）
まず図１は本発明を適用可能な第１参考例のＡ／Ｄ変換装置全体の構成を表す概略構成図である。
【００２８】
図１に示す如く、この参考例のＡ／Ｄ変換装置は、アナログ入力信号Ｖｉｎを２系統に分離して、増幅率Ｋが逆符号で絶対値が等しくなるように設定された２つの増幅回路１２、２２でそれぞれ増幅し、加算回路１４、２４にて、その増幅後のアナログ入力信号Ｖｉｎに、基準となるオフセット電圧Ｖｏｆｆを加えることで、オフセット電圧Ｖｏｆｆに増幅後のアナログ入力信号Ｖｉｎを加えた第１電圧（Ｖｏｆｆ＋Ｖｉｎ）と、オフセット電圧Ｖｏｆｆから増幅後のアナログ入力信号Ｖｉｎを減じた第２電圧（Ｖｏｆｆ−Ｖｉｎ）を生成するように構成されている。
【００２９】
なお、増幅回路１２と加算回路１４は、本発明の第１電圧生成手段に相当し、増幅回路２２と加算回路２４とは、本発明の第２電圧生成手段に相当する。
またこのように生成された第１電圧（Ｖｏｆｆ＋Ｖｉｎ）、及び、第２電圧（Ｖｏｆｆ−Ｖｉｎ）は、それぞれ、第１Ａ／Ｄ変換部１６、第２Ａ／Ｄ変換部２６に入力され、数値データＤＴ１、ＤＴ２に変換される。そして、これら各数値データＤＴ１、ＤＴ２は、減算手段としての減算器６に入力される。
【００３０】
減算器６は、値「−１」を乗じる乗算器４にて、第２電圧（Ｖｏｆｆ−Ｖｉｎ）の数値データＤＴ２の符号を反転し、加算器５にて、符号反転後の数値データＤＴ２と、第１電圧（Ｖｏｆｆ＋Ｖｉｎ）の数値データＤＴ１とを加算することで、数値データＤＴ１から数値データＤＴ２を減じ、その演算結果（ＤＴ１−ＤＴ２）を、アナログ入力信号ＶｉｎのＡ／Ｄ変換データＤＴ０として出力する。
【００３１】
次に、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６は、所謂パルス位相差符号化回路（換言すれば時間Ａ／Ｄ変換回路：ＴＡＤ）から構成されている。
すなわち、図２に示すように、これら各Ａ／Ｄ変換部１６、２６には、遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤと、反転回路としての多数（偶数個）のインバータＩＮＶとをリング状に連結してなるリングディレイライン（ＲＤＬ：所謂パルス遅延回路）３０が設けられている。
【００３２】
また、各Ａ／Ｄ変換部１６、２６には、符号化回路として、このＲＤＬ３０内の否定論理積回路ＮＡＮＤの後段に設けられたインバータＩＮＶの出力レベルの反転回数から、ＲＤＬ３０内でのパルス信号の周回回数をカウントして、数値データを発生するカウンタ３２と、カウンタ３２から出力される数値データをラッチするラッチ回路３４と、ＲＤＬ３０を構成する遅延ユニット（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからＲＤＬ３０内を周回中のパルス信号を抽出して、その位置を表す信号を発生するパルスセレクタ３６と、パルスセレクタ３６からの出力信号に対応した数値データを発生するエンコーダ３８と、ラッチ回路３４からの数値データを上位ビット，エンコーダ３８からの数値データを下位ビットとして入力し、下位ビットのデータと上位ビットのデータを加算することにより、パルス信号ＰＢの周期で決まる所定時間内にパルス信号が通過した遅延ユニット（ＮＡＮＤ、ＩＮＶ）の数を表す数値データＤＴを生成する信号処理回路３９とが設けられており、外部の制御回路７からパルス信号ＰＡ及びＰＢを受けて動作するように構成されている。
【００３３】
なお、このＡ／Ｄ変換部１６、２６は、パルス位相差符号化回路或いは時間Ａ／Ｄ変換回路（ＴＡＤ）として従来より周知であり、上述した特許文献１、２等にも開示されているので、詳細な動作説明等は省略するが、パルス遅延回路としてのＲＤＬ３０を構成する遅延ユニット（ＮＡＮＤ、ＩＮＶ）は、図３に例示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ及びＣＭＯＳナンドゲートにて構成されている。
【００３４】
そして、これら各遅延ユニット（ＮＡＮＤ、ＩＮＶ）には、正の電源ライン及び負の電源ラインが接続されており、各遅延ユニット（ＮＡＮＤ、ＩＮＶ）は、電源端子ＶＤＤＲに正の電源電圧を印加し、グランド端子ＧＮＤＲを電源端子ＶＤＤＲよりも低電位に設定することにより、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。
【００３５】
そして、この第１参考例では、増幅回路１２、２２と加算回路１４、２４とで生成された第１電圧及び第２電圧を、各Ａ／Ｄ変換部１６、２６を構成する遅延ユニット（ＮＡＮＤ、ＩＮＶ）の電源端子ＶＤＤＲに印加し、遅延ユニット（ＮＡＮＤ、ＩＮＶ）のグランド端子ＧＮＤＲは、各Ａ／Ｄ変換部１６、２６を構成している他のロジック回路のグランド端子ＧＮＤＬと共に、Ａ／Ｄ変換装置のグランド（電位：０Ｖ）に接地されている。
【００３６】
このように構成された第１参考例のＡ／Ｄ変換装置によれば、図４に示すように、各Ａ／Ｄ変換部１６、２６におけるＡ／Ｄ変換特性（入出力特性）が非線形であっても、オフセット電圧Ｖｏｆｆを、その入出力特性のうち、２次関数で近似できる領域内（より好ましくはその領域内の中心）の電圧に設定することで、減算器６で最終的に得られるＡ／Ｄ変換データＤＴ０を、アナログ入力信号Ｖｉｎに比例させることができる。
【００３７】
なお、この理由は、「課題を解決するための手段」の項で数式を挙げて詳細に説明しているので、ここでは説明を省略する。
従って、上述した参考例のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換部１６、２６の入出力特性を理想特性（直線）に補正するための変換式を設定する必要がなく、極めて簡単且つ低コストで、所望のＡ／Ｄ変換結果が得られるＡ／Ｄ変換装置を実現できる。
【００３８】
ところで、上記参考例のように、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とを同時に動作させてアナログ入力信号ＶｉｎをＡ／Ｄ変換する場合、これら各Ａ／Ｄ変換部１６、２６のＡ／Ｄ変換特性にずれがあると、最終的に得られるＡ／Ｄ変換データＤＴ０のＡ／Ｄ変換特性が理想特性（直線）からずれてしまう。
【００３９】
このため、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とは、単に同一の構成にするだけでなく、図５に例示するように、各Ａ／Ｄ変換部１６、２６のＡ／Ｄ変換特性に最も影響を与えるＲＤＬ３０を、同一基板上で最も接近させ、更に、他のロジック（パルスセレクタ３６、エンコーダ３８等）を、同一基板上で違いに線対称となるように配置するとよい。
【００４０】
つまり、各Ａ／Ｄ変換部１６、２６をこのように構成すれば、Ａ／Ｄ変換特性の理想特性からのずれの原因となる遅延ユニット（ＮＡＮＤ、ＩＮＶ）の遅延時間のバラツキを抑えて、各Ａ／Ｄ変換部１６、２６でのＡ／Ｄ変換特性を互いに近づけることができ、各Ａ／Ｄ変換部１６、２６の特性のバラツキによって生じるＡ／Ｄ変換特性の非線形化を抑制して、Ａ／Ｄ変換データの線形性を確保することができる。
【００４１】
なお、Ａ／Ｄ変換部１６、２６同士の入出力特性のバラツキを抑えるためには、例えば、Ａ／Ｄ変換部１６、２６に加わるオフセット電圧Ｖｏｆｆに差をつけるようにしてもよく、そのためには、図１に点線で示すように、少なくとも一方のＡ／Ｄ変換部１６、２６に加わるオフセット電圧Ｖｏｆｆを調整するための電圧調整回路２９を、オフセット電圧Ｖｏｆｆの入力経路に設けるようにするとよい。
【００４２】
一方、Ａ／Ｄ変換の分解能を高めるためには、例えば、図６に示すように、図１に示したＡ／Ｄ変換装置をＡ／Ｄ変換ユニットとして複数（ｎ個）用意し、各Ａ／Ｄ変換ユニット２ａ、２ｂ、…２ｎにアナログ入力信号Ｖｉｎを入力して、同時にＡ／Ｄ変換させ、各Ａ／Ｄ変換ユニット２ａ、２ｂ、…２ｎから出力されるＡ／Ｄ変換データＤＴａ、ＤＴｂ、…ＤＴｎを、本発明の加算手段としての加算器８で加算することで、最終的なＡ／Ｄ変換結果であるＡ／Ｄ変換データＤＴ０を生成するようにしてもよい。
【００４３】
そして、このようにすれば、図１に示した一つのＡ／Ｄ変換装置でアナログ入力信号ＶｉｎをＡ／Ｄ変換した場合に比べて、Ａ／Ｄ変換データＤＴ０のビット数を多くして、その電圧分解能を高めることができる。
【００４４】
（第２参考例）
一方、上記のようにＡ／Ｄ変換データＤＴ０の分解能を高めるには、図１に示したＡ／Ｄ変換装置を複数用いるのではなく、Ａ／Ｄ変換装置を、図７又は図８に示すように構成するとよい。
【００４５】
すなわち、図７、図８は、本発明を適用可能な第２参考例のＡ／Ｄ変換装置を表している。
図７又は図８に示すように、第２参考例のＡ／Ｄ変換装置は、第１Ａ／Ｄ変換部１６及び第２Ａ／Ｄ変換部２６を複数（ｎ個）用意し、増幅回路１２と加算回路１４とで生成される第１電圧を各第１Ａ／Ｄ変換部１６ａ、１６ｂ、…１６ｎに入力して数値化させ、増幅回路２２と加算回路２４とで生成される第２電圧を各第２Ａ／Ｄ変換部２６ａ、２６ｂ、…２６ｎに入力して数値化させるように構成されている。
【００４６】
そして、第２参考例では、各第１Ａ／Ｄ変換部１６ａ、１６ｂ、…１６ｎで得られた数値データＤＴ１ａ、ＤＴ１ｂ、…ＤＴ１ｎは加算器８ａで加算し、各第２Ａ／Ｄ変換部２６ａ、２６ｂ、…２６ｎで得られた数値データＤＴ２ａ、ＤＴ２ｂ、…ＤＴ２ｎは加算器８ｂで加算し、各々の加算結果ＤＴ１、ＤＴ２を減算器６に入力する。
【００４７】
この結果、本参考例のＡ／Ｄ変換装置によれば、図６に示したＡ／Ｄ変換装置と同様、Ａ／Ｄ変換データＤＴ０のビット数を多くして、その電圧分解能を高めることができる。
また図７、図８に示すようにＡ／Ｄ変換装置を構成した場合、増幅回路１２と加算回路１４、及び、増幅回路２２と加算回路２４は、複数設ける必要がないので、図６に示したＡ／Ｄ変換装置に比べて、装置構成を簡単にし、高分解能のＡ／Ｄ変換データＤＴ０が得られるＡ／Ｄ変換装置をより低コストで実現することができる。
【００４８】
なお、図７に示すＡ／Ｄ変換装置と図８に示すＡ／Ｄ変換装置との異なる点は、図７に示したものでは、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６とをそれぞれのグループに分けて配置しているのに対し、図８に示したものでは、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６と一つのペアとして隣接配置し、これら各ペアを連続的に並べることで、各Ａ／Ｄ変換部１６、２６を櫛歯状に配置したことである。
【００４９】
そして、これらの配置は、第１Ａ／Ｄ変換部１６と第２Ａ／Ｄ変換部２６との特性のバラツキを抑えるための工夫であり、回路設計時に特性のバラツキを考慮して、適宜選択すればよい。
【００５０】
（第３参考例）
次に、図９は、本発明を適用可能な第３参考例のＡ／Ｄ変換装置の構成及びその動作を表す説明図である。
【００５１】
図９（ａ）に示すように、このＡ／Ｄ変換装置は、図１に示した第１参考例のＡ／Ｄ変換装置から第２Ａ／Ｄ変換部２６を削除した構成になっている。そして、増幅回路１２と加算回路１４とで生成される第１電圧、及び、増幅回路２２と加算回路２４とで生成される第２電圧は、入力切換手段としてのスイッチ４１を介して、選択的に第１Ａ／Ｄ変換部１６に入力される。
【００５２】
また、このスイッチ４１は、周期的に変化するクロック信号ＣＫ１を受けて動作し、クロック信号ＣＫ１がハイレベルのときには、第２電圧を第１Ａ／Ｄ変換部１６に入力し、クロック信号ＣＫ２がローレベルのときには、第１電圧を第１Ａ／Ｄ変換部１６に入力するように構成されている。
【００５３】
なお、クロック信号ＣＫ１の周期は、第１Ａ／Ｄ変換部１６がＡ／Ｄ変換動作を行うパルス信号ＰＢの周期の２倍に設定されており、スイッチ４１は、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作に同期して、第１Ａ／Ｄ変換部１６への入力電圧を切り換える。
【００５４】
また、このＡ／Ｄ変換装置には、クロック信号ＣＫ１の立上がりタイミング（換言すれば第１Ａ／Ｄ変換部１６によるＡ／Ｄ変換の２回に１回の割合）で、第１Ａ／Ｄ変換部１６から出力されている数値データをラッチするラッチ回路４２が設けられており、減算器６は、このラッチ回路４２にてラッチされた数値データＤＴＢ（図９（ｂ）に示すＤＴＡ０、ＤＴＡ２、ＤＴＡ４、…；第１電圧に対応）と、第１Ａ／Ｄ変換部１６から出力される数値データＤＴＢ（図９（ｂ）に示すＤＴＡ１、ＤＴＡ３、ＤＴＡ５、…；第２電圧に対応）との差ＤＴＣ（図９（ｂ）に示すＤＴＡ０−ＤＴＡ１，ＤＴＡ０−ＤＴＡ２，ＤＴＡ２−ＤＴＡ３，ＤＴＡ２−ＤＴＡ４，…）を演算する。
【００５５】
またこのように減算器６にて得られる数値データＤＴＣは、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）と、Ａ／Ｄ変換の一周期前に算出された第１電圧から一周期後に算出された第１電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ２，ＤＴＡ２−ＤＴＡ４，…）との何れかに交互に変化することから、本参考例のＡ／Ｄ変換装置には、減算器６から出力される数値データＤＴＣの内、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）のみを選択的に出力するためのラッチ回路４３が設けられている。
【００５６】
つまり、このラッチ回路４３は、図９（ｂ）に示すように、クロック信号ＣＫ１の立下がりタイミングで減算器６からの出力ＤＴＣをラッチすることにより、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）のみを、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果（つまりＡ／Ｄ変換データＤＴ０）として選択的に出力するようにされている。
【００５７】
このように構成された第３参考例のＡ／Ｄ変換装置によれば、複数のＡ／Ｄ変換部１６、２６を設けて第１電圧と第２電圧とを同時にＡ／Ｄ変換するＡ／Ｄ変換装置に比べて、Ａ／Ｄ変換に要する時間が長くなるが、Ａ／Ｄ変換部は１個でよいため、Ａ／Ｄ変換装置の構成を簡素化して、そのコストを低減することができる。
【００５８】
ここで、図９（ａ）に示したＡ／Ｄ変換装置では、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作の２回に１回の割合でＡ／Ｄ変換データＤＴ０が更新されることになるが、図９（ａ）に示したＡ／Ｄ変換装置は、更に、図１０（ａ）に示すように変形すれば、第１Ａ／Ｄ変換部１６のＡ／Ｄ変換動作に同期して、Ａ／Ｄ変換データＤＴ０を更新することのできるＡ／Ｄ変換装置とすることができる。
【００５９】
つまり、図１０（ａ）に示したＡ／Ｄ変換装置は、図９（ａ）に示したＡ／Ｄ変換装置に対して、クロック信号ＣＫ１を周波数逓倍（２倍）することによりクロック信号ＣＫ１の２倍の周波数を有するクロック信号ＣＫ２を生成する逓倍回路４５と、減算器６から出力される数値データＤＴＣに値「−１」を乗じることで数値データＤＴＣの符号を反転する乗算器４６と、この乗算器４６からの出力と減算器６からの出力との何れかを選択してラッチ回路４３に出力するスイッチ４７と、を追加し、ラッチ回路４２、４３が、逓倍回路４５にて生成されたクロック信号ＣＫ２の立上がりタイミングで動作し、スイッチ４７が、クロック信号ＣＫ１がローレベルであるときに乗算器４６からの出力を選択し、クロック信号ＣＫ１がハイレベルであるときに減算器６からの出力を選択するように構成したものである。
【００６０】
このように構成されたＡ／Ｄ変換装置によれば、図１０（ｂ）に示すように、ラッチ回路４２では、クロック信号ＣＫ２に同期して、第１Ａ／Ｄ変換部１６から出力される数値データＤＴＡが順次ラッチされ、減算器６からは、そのラッチされた数値データ（ＤＴＢ：前回値）から第１Ａ／Ｄ変換部１６で得られた最新の数値データ（ＤＴＡ：最新値）を減じた数値データＤＴＣが順次出力されるようになる。
【００６１】
そして、このように減算器６にて得られる数値データＤＴＣは、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，…）と、第２電圧から第１電圧を減じた数値データ（ＤＴＡ１−ＤＴＡ２，ＤＴＡ３−ＤＴＡ４，…）との何れかに交互に変化することになるが、このうち、第２電圧から第１電圧を減じた数値データ（ＤＴＡ１−ＤＴＡ２，ＤＴＡ３−ＤＴＡ４，…）については、乗算器４６にてその符号が反転されてからスイッチ４７で選択されることになるため、ラッチ回路４３では、第１電圧から第２電圧を減じた数値データ（ＤＴＡ０−ＤＴＡ１，ＤＴＡ２−ＤＴＡ１，ＤＴＡ２−ＤＴＡ３，ＤＴＡ４−ＤＴＡ３，ＤＴＡ４−ＤＴＡ５，…）が順次ラッチされ、その数値データが、アナログ入力信号ＶｉｎのＡ／Ｄ変換結果（つまりＡ／Ｄ変換データＤＴ０）として出力されることになる。
【００６２】
よって、図１０（ａ）に示したＡ／Ｄ変換装置によれば、図９（ａ）に示したＡ／Ｄ変換装置に比べて、Ａ／Ｄ変換データＤＴ０をより早く更新することができるようになり、アナログ入力信号Ｖｉｎが変動するような場合に、より有効なＡ／Ｄ変換装置となる。
【００６３】
なお、図９（ａ）、図１０（ａ）に示したＡ／Ｄ変換装置において、クロック信号ＣＫ１によるスイッチ４１（４７）の切換周期△Ｔ（図９（ｂ）、図１０（ｂ）参照）は、上述したサンプリング定理を考慮すると、Ａ／Ｄ変換対象となるアナログ入力信号の変動周期の４分の１以下の周期に設定する必要はある。
【００６４】
（実施形態）
以上、本発明を適用可能な第１〜第３参考例のＡ／Ｄ変換装置を説明したが、上記各参考例のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換の入出力特性を、原点０を通る理想的な比例直線にすることができることから、Ａ／Ｄ変換データを温度補正させるには、Ａ／Ｄ変換装置の周囲に図１１（ａ）に示す周辺回路を設けることで、Ａ／Ｄ変換データの温度補正を極めて簡単に行うことができる。
【００６５】
そこで、本発明では、図１１(ａ)に示すように、上記各参考例で説明したＡ／Ｄ変換装置の周囲に、Ａ／Ｄ変換装置への入力電圧を、Ａ／Ｄ変換対象となるアナログ入力Ｖｉｎ（Ｖｓ）から、電圧値が既知の基準電圧Ｖｒに切り換えるスイッチ５２と、このスイッチ５２が基準電圧Ｖｒ側に切り換えられているときにＡ／Ｄ変換装置から出力されるＡ／Ｄ変換データＤＴｓを基準データＤＴｒとしてラッチするラッチ回路５４と、このスイッチ５２が通常のアナログ入力信号Ｖｉｎ側に切り換えられているときに、Ａ／Ｄ変換装置から出力されるＡ／Ｄ変換データＤＴｓをラッチ回路５４にてラッチされた基準データＤＴｒで除算することにより、最終的なＡ／Ｄ変換データＤＴ０を生成する除算回路５６と、を設ける。
【００６６】
ここで、スイッチ５２は、本発明の基準電圧入力手段に相当し、ラッチ回路５４は、本発明のラッチ手段に相当し、除算回路５６は、本発明の補正手段に相当する。
この結果、本実施形態のＡ／Ｄ変換装置によれば、温度補正が必要なときに、適宜入力切換信号（ハイレベル）をスイッチ５２とラッチ回路５４に入力して、基準データを生成・ラッチさせれば、Ａ／Ｄ変換データの温度補正を正確に行うことができる。
【００６７】
なお、この理由は、図１１（ｂ）に示すように、本発明のＡ／Ｄ変換装置では、Ａ／Ｄ変換の入出力特性が原点０を通る理想的な比例直線となるため、温度変化によってその傾
きが変化しても、基準電圧Ｖｒと被測定電圧Ｖｓとの比（Ｖｓ／Ｖｒ）は常に一定となるためである。
【符号の説明】
【００６８】
２ａ〜２ｎ…Ａ／Ｄ変換ユニット、４…乗算器、５…加算器、６…減算器、７…制御回路、８，８ａ，８ｂ…加算器、１２，２２…増幅回路、１４，２４…加算回路、１６…第１Ａ／Ｄ変換部、２６…第２Ａ／Ｄ変換部、２９…電圧調整回路、３０…ＲＤＬ（リングディレイライン：パルス遅延回路）、３２…カウンタ、３４…ラッチ回路、３６…パルスセレクタ、３８…エンコーダ、３９…信号処理回路、４１，４７，５２…スイッチ、４２，４３，５４…ラッチ回路、４５…逓倍回路、４６…乗算器、５６…除算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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