(57)【要約】【課題】メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供する。【解決手段】複数のメモリセルＭを備えたメモリセルアレイと、複数のメモリセルＭの行方向に配列されたメモリセルＭに共通に接続された複数のワード線ＷＬと、複数のメモリセルＭの列方向に配列されたメモリセルＭに共通に接続された複数のビット線ＢＬと、メモリセルＭにデータの書き込みを行うとき、奇数番目のビット線ＢＬに接続されたメモリセルＭと偶数番目のビット線ＢＬに接続されたメモリセルＭとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、奇数番目または偶数番目のビット線ＢＬに接続されたメモリセルＭの閾値分布の小さい方のメモリセルＭから書き込みを行うようにヒューズデータの書き込み順序が規定されることを特徴とする半導体記憶装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルアレイと、
前記複数のメモリセルの行方向に配列されたメモリセルに共通に接続された複数のワード線と、
前記複数のメモリセルの列方向に配列されたメモリセルに共通に接続された複数のビット線と、
前記メモリセルにデータの書き込みを行うとき、奇数番目のビット線に接続されたメモリセルと偶数番目のビット線に接続されたメモリセルとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、
前記奇数番目または前記偶数番目のビット線に接続されたメモリセルの閾値分布の小さい方のメモリセルから書き込みを行うように前記ヒューズデータの前記書き込み順序が規定されることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置は、
前記半導体記憶装置内に、通常データが保存可能なユーザ領域と前記ヒューズデータが保存されるＲＯＭヒューズ領域を有する記憶部と、
前記半導体記憶装置内に設けられ、前記ヒューズデータの前記書き込み順序に沿った書き込み方法であるシーケンスを保持し、前記ユーザ領域に対する書き込みの制御を行う制御部と
を備え、
前記制御部が、前記半導体記憶装置に電源が投入されたときに、前記ヒューズデータを読み出し、前記ユーザ領域の前記偶数番目及び前記奇数番目のビット線に接続されたメモリセルに書き込むときに、前記制御部に保存され前記ヒューズデータの前記書き込み順序に沿った前記シーケンスを読み出し、前記シーケンスにしたがって前記ユーザ領域に書き込みを行うように制御することを特徴とする半導体記憶装置。
【請求項３】
前記制御部が、前記ヒューズデータの前記書き込み順序に沿って前記偶数番目及び前記奇数番目のビット線に接続されたメモリセルにプログラムを行う後に、前記偶数番目及び前記奇数番目のビット線に接続されたメモリセルにベリファイを行う書き込み動作を、前記ベリファイにより前記偶数番目及び前記奇数番目のビット線に接続されたメモリセルの閾値電圧が所望の電圧値を越えるまで前記書き込み動作を繰り返すことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
（ａ）偶数番目のビット線に接続されたメモリセルの第１閾値分布と、奇数番目のビット線に接続されたメモリセルの第２閾値分布とを測定する工程と、
（ｂ）前記第１閾値分布と前記第２閾値分布を比較する工程と、
（ｃ）前記第１閾値分布または前記第２閾値分布の閾値分布が低いメモリセルを、閾値分布が高いメモリセルに対して先に書き込みが行われるように、書き込み順序を規定するヒューズデータを記憶部に保存する工程と
を特徴とする半導体記憶装置の製造方法。
【請求項５】
前記（ａ）工程が、書き込み動作若しくは読み出し動作又は消去動作が正常に動作するかを判定する工程の後に行われることを特徴とする請求項４記載の半導体記憶装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、例えばＮＡＮＤ型不揮発性メモリ等の半導体記憶装置では、メモリセルアレイを形成する際に、芯材の両側に側壁転写加工技術により形成される側壁をマスク材として用いて、リソグラフィ装置の解像力の限界値よりも微細なパターニングを行うことが検討されている（例えば、特許文献１参照）。
【０００３】
このマスク材となる側壁の形状は、芯材の左右で異なる傾向がある。このため、例えばメモリセルの列方向に延在する側壁をマスク材としてメモリセルを形成するとき、メモリセルの行方向に隣接するメモリセル間で、チャネル幅が異なる可能性がある。
【０００４】
そのため、各ワード線で共通に接続されるメモリセルのうち、偶数番目のビット線ＢＬに接続されるメモリセル（以下、偶数メモリセルという）の閾値分布と奇数番目のビット線ＢＬに接続されるメモリセル（以下、奇数メモリセルという）の閾値分布が異なる可能性がある。
【０００５】
したがって、例えば偶数メモリセルに対してプログラムベリファイを行った後に、奇数メモリセルに対してプログラムベリファイを行った結果、偶数メモリセルと奇数メモリセル間の寄生容量の影響により、偶数メモリセルと奇数メモリセルを含めたメモリセル全体の閾値分布が広くなり、メモリセルの信頼性が低下する可能性がある。
【０００６】
そこで、偶数メモリセルと奇数メモリセル間の寄生容量の影響を低減する書き込み方法として、例えば４値（２ビット）のデータの書き込む際に、偶数カラムのメモリセルに対してプログラムを行い、奇数カラムのメモリセルに対してプログラムを行った後に、偶数カラムと奇数カラムのメモリセルに対してベリファイを行う方法が知られている（例えば、特許文献２参照。）。
【０００７】
この方法では、偶数メモリセルのプログラムの後に奇数メモリセルを書き込む場合において、偶数メモリセルと奇数メモリセル間の寄生容量の影響により、先にプログラムを行った偶数メモリセルの閾値分布が高い方向に移動する。
【０００８】
したがって、プログラム前の偶数メモリセルの閾値分布が、プログラム前の奇数メモリセルの閾値分布よりも高い場合には、偶数メモリセルと奇数メモリセルを含めたメモリセル全体の閾値分布が広くなり、依然としてメモリセルの信頼性が低下する場合がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３０３０２２号公報
【特許文献２】特開２００２−２７９７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、前記複数のメモリセルの行方向に配列されたメモリセルに共通に接続された複数のワード線と、前記複数のメモリセルの列方向に配列されたメモリセルに共通に接続された複数のビット線と、前記メモリセルにデータの書き込みを行うとき、奇数番目のビット線に接続されたメモリセルと偶数番目のビット線に接続されたメモリセルとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、前記奇数番目または前記偶数番目のビット線に接続されたメモリセルの閾値分布の小さい方のメモリセルから書き込みを行うように前記ヒューズデータの前記書き込み順序が規定されることを特徴とする。
【００１２】
また、本発明の一態様の半導体記憶装置の製造方法は、（ａ）偶数番目のビット線に接続されたメモリセルの第１閾値分布と、奇数番目のビット線に接続されたメモリセルの第２閾値分布とを測定する工程と、（ｂ）前記第１閾値分布と前記第２閾値分布を比較する工程と、（ｃ）前記第１閾値分布または前記第２閾値分布の閾値分布が低いメモリセルを、閾値分布が高いメモリセルに対して先に書き込みが行われるように、書き込み順序を規定するヒューズデータを記憶部に保存する工程とを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態における半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】本発明の実施形態における半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体装置内のメモリセルアレイの回路図である。
【図３】図３（ａ）は、本発明の実施形態における半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体記憶装置のパワーオンの際の動作フローチャート図であり、図３（ｂ）は、本発明の実施形態における半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体記憶装置の書き込みの際の動作フローチャート図である。
【図４】本発明の実施形態における半導体記憶装置の製造方法を示すフローチャート図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。なお、メモリセルの閾値分布の形状は、プログラムの前後で概ね変動しないものとする。
【００１６】
（半導体記憶装置の構成）
まず、本発明の実施形態にかかる半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体記憶装置の構成について図１のブロック図を用いて説明する。
【００１７】
図１に示すように、実施形態にかかる半導体記憶装置は、メモリセルアレイ１１と、ロウデコーダ１２と、電圧発生装置１３と、制御回路１４と、ページバッファ１５と、カラムデコーダ１６と、パワーオン回路１７と、データ入出力バッファ１８ａと、アドレスバッファ１８ｂと、コマンドバッファ１８ｃとを備える。
【００１８】
［メモリセルアレイ］
まず、メモリセルアレイ１１は、複数のＮＡＮＤストリングＮＳで構成される。以下、具体的に図２の回路図を用いて説明する。
【００１９】
複数のビット線ＢＬは、ＮＡＮＤストリングＮＳが延在する方向（第１の方向）、且つそれぞれ半導体基板上の活性領域の上方に層間絶縁膜を介して配置されている。一方、複数のワード線ＷＬ０乃至ＷＬｎ（ｎは自然数）は、ＮＡＮＤストリングが延在する方向（活性領域の延びる方向でもある）に対して直交する方向（第２の方向）に延び、且つ第１の方向に所定の間隔をおいて配置されている。複数の選択ゲート線ＳＧＳ，ＳＧＤが、この複数のワード線ＷＬ１乃至ＷＬｎを挟むように、ワード線ＷＬ１とワード線Ｗｎの両端にそれぞれ平行に配置されている。
【００２０】
ＮＡＮＤストリングＮＳは、複数のメモリセルＭ０乃至Ｍｎと、第１及び第２の選択ゲートトランジスタＴ１、Ｔ２とで構成される。複数のメモリセルＭ０乃至Ｍｎは、上記の各ワード線ＷＬと各ビット線ＢＬとの交点にそれぞれ形成され、各活性領域の延びる方向に直列接続されている。また、図２に示すように、ビット線ＢＬ側の第１の選択ゲートトランジスタＴ１は、メモリセルＭｎと直列接続され、ソース線ＳＬ側の第２の選択ゲートトランジスタＴ２は、メモリセルＭ０と直列接続されている。ソース線ＳＬは各ＮＡＮＤストリングＮＳに共通に接続されている。
【００２１】
図２に示すように、各ＮＡＮＤストリングＮＳにおいて、第２の方向に配列された対応するメモリセルＭの制御ゲートがそれぞれ共通のワード線ＷＬに接続されている。また、第２の方向に配列された対応する第１の選択ゲートトランジスタＴ１の制御ゲートは、第１の選択ゲート線ＳＧＤに、第２の方向に配列された対応する第２の選択ゲートトランジスタＴ２の制御ゲートは、第２の選択ゲート線ＳＧＳに接続されている。
【００２２】
複数のＮＡＮＤストリングＮＳは、メモリセルアレイ内にマトリックス状に形成されており、１つのワード線ＷＬを共有する各ＮＡＮＤストリング内のメモリセルトランジスタＭの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングの集合は、データ消去の単位となるブロックを構成する。
【００２３】
なお、以下では、偶数メモリセルの閾値分布（以下、第１の閾値分布という）と奇数メモリセルの閾値分布（以下、第２の閾値分布という）は異なっているものとする。
【００２４】
メモリセルアレイ１２には、図１に示すように、通常データを保存可能なユーザ領域１９ａ（記憶部１）と、ＲＯＭヒューズ領域１９ｂ（記憶部２、ヒューズともいう）が設けられている。
【００２５】
ここで、ＲＯＭヒューズ領域１９ｂは、後述する制御回路１４のプログラムデータや各種トリミングデータ、不良アドレスデータが、出荷時に書き込まれる領域である。これらのデータは、パワーオン時に自動的に読み出されて、プログラムデータは制御回路１４にセットされ、トリミングデータや不良アドレスデータは、対応するデータレジスタにセットされ、読み出し／書き込み等の制御に供される。
【００２６】
この、ＲＯＭヒューズ領域１９ｂ内に、奇数メモリセルと偶数メモリセルのいずれのメモリセルに先に書き込むかの書き込み順序を規定するためのヒューズデータが保存されている。具体的には、２値のいずれかが保存される１ビットのデータである。このデータの割り当ては、第１の閾値分布と第２の閾値分布の比較結果によって、閾値分布の平均閾値が相対的に低いメモリセルが、閾値分布の平均閾値が相対的に高いメモリセルよりも先に書き込まれるように規定される。２値のデータの決定方法の詳細については、後述する。
【００２７】
［ロウデコーダ］
ロウデコーダ１２は、アドレスバッファ１８ｂから提供されるロウアドレスをデコードして、複数のワード線ＷＬのうち１つのワード線ＷＬを選択する。ロウアドレスは、選択されたワード線ＷＬの位置情報であり、この選択されたワード線ＷＬに後述する電圧発生装置１３によりワード線電圧が供給される。
【００２８】
［電圧発生装置］
電圧発生装置１３は、上記のロウデコーダ１２で選択されたワード線ＷＬに供給されるさまざまな電圧（メモリセルアレイ１１が動作モードに応じて必要とする書き込み電圧Ｖｐｇｍ、ベリファイ電圧Ｖｖｅｒｉｆｙ、書き込み非選択電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ等）を発生する。
【００２９】
この電圧は、後述する制御回路１４から出力されるシーケンスに基づいて制御され、所望の電圧に設定される。
【００３０】
［制御回路］
制御回路１４は、動作モードに応じて供給されるコマンドやデータに基づいて、データの書き込み、データの読み出し及び消去のシーケンスの制御を行うための回路である。
【００３１】
制御回路１４は、シーケンス方法設定部２０ａと、シーケンス方法記憶部２０ｂとを備える。シーケンス方法設定部２０ａは、ＲＯＭヒューズ領域１９ａ内のヒューズデータを一時保存するためのものである。パワーオン時に、後述するパワーオン回路１７からリセット信号の入力により、制御装置１４がヒューズデータを読み出し、シーケンス方法設定部２０ａに保存する。
【００３２】
シーケンス方法記憶部２０ｂに保存されたテーブルには、ヒューズデータとそのヒューズデータに対応するシーケンスが保存されている。例えば、ヒューズデータが０の場合には、奇数メモリセルを偶数メモリセルよりも先に書き込むシーケンス、ヒューズデータが１の場合には、偶数メモリセルを奇数メモリセルよりも先に書き込むシーケンスが対応するように保存されている。
【００３３】
メモリセル１１に書き込みを行う場合に、制御回路１４は、シーケンス方法設定部２０ａに保存されたヒューズデータに対応するシーケンスをシーケンス方法記憶部２０ｂから読み出し、ヒューズデータに対応するシーケンスにしたがってデータの書き込みを行われるように、後述するページバッファ１５を制御する。
【００３４】
なお、制御回路１４には、例えば上記２つのシーケンスに動作するシーケンス回路を組み込んで、読み出されたヒューズデータに基づいて、制御回路１４がラッチ回路を切り替えるよう制御してもよい。
【００３５】
［ページバッファ］
ページバッファ１５は、データラッチとセンスアンプを備えている。ページバッファ１５のデータラッチは、メモリセルに書き込みを行なうための書き込みデータのラッチと、再書き込みデータのラッチを行なう。また、センスアンプは、ビット線ＢＬの電位を検知するためのセンス動作、書き込み後のベリファイ読み出しのためのセンス動作を行なう。
【００３６】
メモリセルに書き込みを行う場合に、制御装置１４から入力されたシーケンスの書き込み順序でページバッファ１５はビット線ＢＬを選択し、ユーザ領域１９ｂ内のメモリセルに書き込み動作を行う。
【００３７】
［カラムデコーダ］
カラムデコーダ１６は、アドレスバッファ１８ｂから提供されるカラムアドレスをデコードして、ページバッファ１５内の複数のセンスアンプに有するラッチ回路のうち少なくとも１つのラッチ回路を選択する。
【００３８】
［パワーオン回路］
パワーオン回路１７は、電源投入を検知するための回路である。パワーオンを検知した場合に、パワーオン回路１７は制御回路１４にリセット信号を出力する。
【００３９】
（半導体記憶装置の書き込み動作）
次に、実施形態における半導体記憶装置の一態様であるＮＡＮＤ型不揮発性半導体記憶装置の書き込み動作について図３のフローチャート図を用いて説明する。図３（ａ）は、パワーオンの際の半導体記憶装置の動作フローチャート図であり、図３（ｂ）は、書き込み動作を行う際の半導体記憶装置の動作フローチャート図である。
【００４０】
［パワーオンの際の半導体記憶装置の動作］
図３（ａ）に示すように、ステップＳ１で、ＮＡＮＤ型不揮発性半導体記憶装置に電源が供給されると、パワーオン回路１７から制御回路１４に、パワーオンの信号（リセット信号）が入力される。
【００４１】
そして、ステップＳ２で、制御回路１４は、メモリセルアレイ１１内のＲＯＭヒューズ領域１９ａからヒューズデータを読み出し、制御回路１４内のシーケンス方法設定部２０ａにヒューズデータを保存する。
【００４２】
［ユーザ領域に書き込む際の半導体記憶装置の動作］
図３（ｂ）に示すように、ステップＳ１で、書き込み動作の信号がコマンドバッファ１８ｃから制御回路１４に入力されたときに、制御回路１４は、シーケンス方法設定部２０ａに保存されているヒューズデータを読み出し、シーケンス方法記憶部２０ｂ内でヒューズデータに対応するシーケンスを読み出す。
【００４３】
ステップＳ２で、この読み出されたシーケンスにしたがってユーザ領域内に書き込みを行えるように、制御回路１４はロウデコーダ１２や、電圧制御回路１３、ページバッファ１５、カラムデコーダ１６を制御する。制御回路１４は、ページバッファ１５に第１メモリセル（偶数メモリセルまたは奇数メモリセルのうち、相対的に閾値分布が低いメモリセル）を選択させ、電圧発生装置１３にワード線ＷＬに書き込み電圧を印加させることで、第１メモリセルにプログラムが行われる。次に、ページバッファ１５に第２メモリセル（偶数メモリセルまたは奇数メモリセルのうち、相対的に閾値分布が高いメモリセル）を選択させ、電圧発生装置１３にワード線ＷＬに書き込み電圧を印加させることで、第２メモリセルにプログラムが行われる。
【００４４】
ステップＳ３で、ページバッファ１５などを用いて、第１メモリセルと第２メモリセルに対してベリファイが行われる。
【００４５】
上記ステップＳ３で、第１メモリセル及び第２メモリセルの閾値電圧がそれぞれの所望の電圧値に満たない場合、即ち、第１メモリセル及び第２メモリセルの閾値電圧が所望の電圧値を越えない場合（ステップＳ４，Ｎｏ）には、再度ステップＳ２に戻り、第１のメモリセルに再度のプログラムが行われる。ただし、再度のプログラムで使用するワード線電圧は、ステップＳ２で使用したワード線電圧（書き込み電圧）に所定電圧を増分させた電圧とする（ステップＳ５）。
【００４６】
ステップＳ３で、第１メモリセル及び第２メモリセルの閾値電圧がそれぞれの所望の電圧値に設定されるまで（ステップＳ４，Ｙｅｓ）、上記のステップＳ１からステップＳ４を繰り返す。第１メモリセル及び第２メモリセルの閾値電圧がそれぞれの所望の電圧値に設定されると、終了する。
【００４７】
（実施形態の効果）
以上より、メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供できる。以下、具体的に説明する。
【００４８】
本実施形態では、奇数メモリセルと偶数メモリセルとを閾値分布の高低により決定し、閾値分布が相対的に低い第１メモリセルから先にプログラムを行った後に、閾値分布が相対的に高い第２メモリセルのプログラムを行う。
【００４９】
このため、第２メモリセルのプログラムを行った後に、第１メモリセルの閾値分布がプログラム後の第２メモリセルの閾値分布に近づく方向に移動するとしても、第２メモリセルのプログラム後のメモリセル全体の閾値分布を、上記特許文献２に比べて狭くできる。
【００５０】
したがって、メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供できる。
【００５１】
（半導体記憶装置の製造方法）
次に、上記実施形態における半導体記憶装置の製造方法のうち、ヒューズデータとして、奇数メモリセルと偶数メモリセルの書き込み順序に関するデータを保存する方法（工程）について図４のプローチャート図を参照して説明する。
【００５２】
ＲＯＭヒューズ領域１９ａ内のヒューズデータを保存する工程は、例えば半導体記憶装置の良品・不良品を識別するチップ選別検査で行われる。具体的には、ワード線ＷＬやビット線ＢＬが断線しているか否かを判定する工程や、メモリセルへの書き込み動作、メモリセルからの読み込み動作又は消去動作を行うことができるか否かを判定する工程の後に行う。
【００５３】
以下、ＲＯＭヒューズ領域１９ａ内にヒューズデータを保存する工程を具体的に説明する。
【００５４】
まず、ステップＳ１で、制御回路１４がページバッファ１５を制御し、偶数メモリセルを選択した上で、半導体試験装置によって、偶数メモリセルの閾値分布（第１の閾値分布）を測定し、半導体試験装置内に保存する。
【００５５】
次に、ステップＳ２で、上記のステップＳ１と同様に、半導体試験装置によって、奇数メモリセルの閾値分布（第２の閾値分布）を測定し、半導体試験装置内に保存する。
【００５６】
なお、上記のステップＳ１とステップＳ２の順序を入れ替えてもよい。
【００５７】
ステップＳ３で、半導体試験装置によって、保存された第１の閾値分布と第２の閾値分布を比較し、閾値分布の高低を決定する。
【００５８】
ここで、閾値分布の高低は、閾値分布の平均閾値で決定する。つまり、偶数メモリセル群の閾値分布の平均閾値と奇数メモリセル群の閾値分布の平均閾値とを比較し、平均閾値の高低で決定する。
【００５９】
なお、閾値分布の高低を、複数の偶数メモリセル群のうち１ブロックの偶数メモリセル群の閾値分布の平均閾値と、複数の奇数メモリセル群のうち１ブロックの奇数メモリセル群の閾値分布の平均閾値とを比較し、平均閾値の高低で決定してもよい。
【００６０】
ステップＳ４で、閾値分布が低いメモリセルが、閾値分布が高いメモリセルに対して、先にデータの書き込みが行われるよう、半導体試験装置はＲＯＭヒューズ領域１９ａ内にヒューズデータを保存する。
【００６１】
第１閾値分布と第２閾値分布を比較したときに、相対的に閾値分布が低いメモリセルを先に書き込ませる第１メモリセルとし、相対的に閾値分布が高いメモリセルを第１のメモリセルの書き込み後に書き込まれる第２メモリセルとなるようにヒューズデータを保存する。
【００６２】
以上より、メモリセル全体の閾値分布のばらつきを小さくすることで、メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供できる。
【００６３】
なお、本実施形態では、ＲＯＭヒューズ領域１９ａ内にヒューズデータを保存する工程を、ワード線ＷＬやビット線ＢＬが断線しているか否かを判定する工程や、メモリセルへの書き込み動作若しくはメモリセルからの読み込み動作又は消去動作を行うことができるか否かを判定する工程の後に行うが、メモリセルの耐久性検査の工程よりも前に行うように設定してもよい。
【００６４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６５】
１１…メモリセルアレイ
１２…ロウデコーダ
１３…電圧発生装置
１４…制御回路
１５…ページバッファ
１６…カラムデコーダ
１７…パワーオン回路
１８ａ…データ入出力バッファ
１８ｂ…アドレスバッファ
１８ｃ…コマンドバッファ
１９ａ…ＲＯＭヒューズ領域
１９ｂ…ユーザ領域
２０ａ…シーケンス方法設定部
２０ｂ…シーケンス方法記憶部
１００…半導体記憶装置
Ｍ０〜Ｍｎ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線
ＳＧ１，ＳＧ２…選択ゲート線
Ｔ１，Ｔ２…選択ゲートトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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