(57)【要約】【課題】ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮する技術を提供する。【解決手段】電子回路３１は、ＤＤＲ−ＳＤＲＡＭ３３より短いアクセス時間を有する内部メモリ４７と、不揮発性メモリ３２に記憶されたプログラムにしたがって、内部メモリ４７およびＤＤＲ−ＳＤＲＡＭ３３を利用して各種処理を実行する制御部４１と、制御部４１から、内部メモリ４７へのアクセスとＤＤＲ−ＳＤＲＡＭ３３へのアクセスとを切替える切替部５０とを備える。制御部４１は、不揮発性メモリ３２から、ＤＤＲ−ＳＤＲＡＭ３３を初期化するための初期化プログラムを読み込み、読み込んだ初期化プログラムを内部メモリ４７に格納し、内部メモリ４７に格納された初期化プログラムを用いてＤＤＲ−ＳＤＲＡＭ３３を初期化する。【選択図】図２
2011233006.tif 000002
【特許請求の範囲】
【請求項１】
ＤＤＲ−ＳＤＲＡＭより短いアクセス時間を有する内部メモリと、
不揮発性メモリに記憶されたプログラムにしたがって、前記内部メモリおよび前記ＤＤＲ−ＳＤＲＡＭを利用して各種処理を実行する制御部と、
前記制御部、前記内部メモリ、および前記ＤＤＲ−ＳＤＲＡＭに接続され、前記制御部から、前記内部メモリへのアクセスと前記ＤＤＲ−ＳＤＲＡＭへのアクセスとを切替える切替部とを備え、
前記制御部は、
前記不揮発性メモリから、該不揮発性メモリに記憶された、前記ＤＤＲ−ＳＤＲＡＭを初期化するための初期化プログラムを読み込み、読み込んだ前記初期化プログラムを前記内部メモリに格納し、
前記内部メモリに格納された前記初期化プログラムを用いて前記ＤＤＲ−ＳＤＲＡＭを初期化する、電子回路。
【請求項２】
請求項１に記載の電子回路において、該電子回路は、
前記切替部に接続され、前記ＤＤＲ−ＳＤＲＡＭの初期化後において、前記制御部以外からの前記内部メモリへのアクセスを可能にするインターフェース回路をさらに備える、電子回路。
【請求項３】
請求項２に記載の電子回路において、
前記インターフェース回路は、通信回線を介して外部からデータを受信し、受信データを前記内部メモリに送信する通信インターフェースである、電子回路。
【請求項４】
請求項３に記載の電子回路において、該電子回路は、動作モードとして通常モードと前記通常モードより電力消費の少ない省電力モードとを有し、
前記切替部は、ＤＤＲ−ＳＤＲＡＭの初期化後、前記動作モードが前記通常モードから前記省電力モードに移行した場合、前記受信データの送信先を前記ＤＤＲ−ＳＤＲＡＭから前記内部メモリに切替える、電子回路。
【請求項５】
請求項４に記載の電子回路において、
前記制御部は、前記省電力モードにおいて前記通信インターフェースがデータを受信したことをトリガーとして、前記省電力モードから前記通常モードに復帰する、電子回路。
【請求項６】
請求項４または請求項５に記載の電子回路において、
前記制御部は、前記通常モード時において動作するメイン制御部と前記省電力モード時において動作するサブ制御部とを含み、
前記サブ制御部は、前記通常モードから前記省電力モードへの移行時に、前記内部メモリに記憶されているプログラムを読込んで動作を開始する、電子回路。
【請求項７】
請求項６に記載の電子回路において、
前記メイン制御部は、前記ＤＤＲ−ＳＤＲＡＭの初期化後において前記通常モードから前記省電力モードに移行する前に、前記内部メモリに前記サブ制御部が動作するための前記プログラムを書き込み、
前記省電力モード時、前記メイン制御部および前記ＤＤＲ−ＳＤＲＡＭの動作が停止される、電子回路。
【請求項８】
請求項１から請求項７のいずれか一項に記載の電子回路において、
前記初期化プログラムは圧縮して前記不揮発性メモリに記憶されており、
前記制御部は、前記不揮発性メモリから読み出した前記初期化プログラムを解凍して前記内部メモリに記憶する、電子回路。
【請求項９】
請求項１から請求項８のいずれか一項に記載の電子回路において、
前記切替部は、ＤＤＲ−ＳＤＲＡＭの初期化後において、前記ＤＤＲ−ＳＤＲＡＭ内のデータを読み出すＤＤＲ−ＳＤＲＡＭリード要求を受信した後に、前記内部メモリ内のデータを読み出す内部メモリリード要求を受信した場合、前記ＤＤＲ−ＳＤＲＡＭリード要求に応じて読み出した前記ＤＤＲ−ＳＤＲＡＭ内のデータを要求先に出力した後に、前記内部メモリリード要求に応じて読み出した前記内部メモリ内のデータを要求先に出力する、電子回路。
【請求項１０】
請求項９に記載の電子回路において、
前記切替部は、前記ＤＤＲ−ＳＤＲＡＭリード要求に係る処理が終了するまで前記内部メモリリード要求に係る処理の一部を保留する、電子回路。
【請求項１１】
請求項１から請求項１０のいずれか一項に記載の電子回路において、
前記切替部は、ＤＭＡ制御部によって構成され、
前記ＤＭＡ制御部は、
前記制御部に接続されるＤＭＡ調停回路と、
前記内部メモリおよびＤＤＲ−ＳＤＲＡＭからの読み出しデータを受け取り、前記読み出しデータの選択および選択された前記読み出しデータの出力先を選択するリードデータ選択回路と、
前記ＤＭＡ調停回路に接続され、前記制御部がアクセスするメモリを選択する内部メモリ／ＤＤＲ−ＳＤＲＡＭ選択回路とを含む、電子回路。
【請求項１２】
ＤＤＲ−ＳＤＲＡＭより短いアクセス時間を有する内部メモリと、
前記内部メモリおよび前記ＤＤＲ−ＳＤＲＡＭにアクセスして各種処理を実行する制御部と、
前記制御部、前記内部メモリ、および前記ＤＤＲ−ＳＤＲＡＭに接続され、前記制御部から、前記内部メモリへのアクセスと前記ＤＤＲ−ＳＤＲＡＭへのアクセスとを切替える切替部とを備え、
前記切替部は、前記ＤＤＲ−ＳＤＲＡＭ内のデータを読み出すＤＤＲ−ＳＤＲＡＭリード要求を受信した後に、前記内部メモリ内のデータを読み出す内部メモリリード要求を受信した場合、前記ＤＤＲ−ＳＤＲＡＭリード要求に応じて読み出した前記ＤＤＲ−ＳＤＲＡＭ内のデータを要求先に出力した後に、前記内部メモリリード要求に応じて読み出した前記内部メモリ内のデータを要求先に出力する、電子回路。
【請求項１３】
被記録媒体に画像を形成する画像形成装置であって、
請求項１から請求項１２のいずれか一項に記載の電子回路と、
前記制御部によって実行される、該画像形成装置の動作を制御するための各種プログラムが格納された前記不揮発性メモリと、
前記ＤＤＲ−ＳＤＲＡＭと、
前記電子回路の制御に基づいて、画像を形成する画像形成部と、
を備えた画像形成装置。
【請求項１４】
ＤＤＲ−ＳＤＲＡＭを初期化する方法であって、前記電子回路は、前記ＤＤＲ−ＳＤＲＡＭよりアクセス時間の短い内部メモリを備え、該方法は、
不揮発性メモリから、該不揮発性メモリに記憶された、前記ＤＤＲ−ＳＤＲＡＭを初期化するための初期化プログラムを前記電子回路に読み込む工程と、
読み込んだ前記初期化プログラムを前記内部メモリに格納する工程と、
前記内部メモリに格納された前記初期化プログラムを用いて前記ＤＤＲ−ＳＤＲＡＭを初期化する工程と、
を含む、ＤＤＲ−ＳＤＲＡＭの初期化方法。
【請求項１５】
請求項１４に記載の方法は、
前記初期化する工程の後において、前記電子回路の外部から前記内部メモリにアクセスする外部アクセス工程をさらに含む、ＤＤＲ−ＳＤＲＡＭの初期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路、当該電子回路を備えた画像形成装置およびＤＤＲ−ＳＤＲＡＭの初期化方法に関し、詳しくは、ＤＤＲ−ＳＤＲＡＭを初期化する技術に関する。
【背景技術】
【０００２】
従来、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate−Synchronous Dynamic Random Access Memory）の初期化に関する技術として、例えば、ＤＤＲ−ＰＨＹのリセット（初期化）要求信号をハードウェアの構成により生成し、ＤＤＲ−ＰＨＹのリセット処理を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０２０３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、通常、ＤＤＲ−ＳＤＲＡＭの初期化の手順はＳＤＲＡＭより複雑であり、また、ＤＤＲ−ＳＤＲＡＭの機種に応じて手順の変更が必要であるため、ハードウェアの構成でＤＤＲ−ＳＤＲＡＭを初期化することは、必ずしも好適と言えない場合があった。そのため、ＤＤＲ−ＳＤＲＡＭの初期化をソフト的に行う方法も行われていた。例えば、初期化命令コード（初期化プログラム）を外部ＲＯＭ等に予め記憶させておいて、ＤＤＲ−ＳＤＲＡＭを初期化の際に、初期化プログラムをＲＯＭから読み出して、読み出された初期化プログラムによってＤＤＲ−ＳＤＲＡＭを初期化する方法があった。このソフトによる方法によって、ハードウェア構成による不都合点をカバーできるものの、ＤＤＲ−ＳＤＲＡＭの初期化に要する時間のさらなる短縮が要望されていた。
【０００５】
本発明は、ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮する技術を提供するものである。
【課題を解決するための手段】
【０００６】
第１の発明に係る電子回路は、ＤＤＲ−ＳＤＲＡＭより短いアクセス時間を有する内部メモリと、不揮発性メモリに記憶されたプログラムにしたがって、前記内部メモリおよび前記ＤＤＲ−ＳＤＲＡＭを利用して各種処理を実行する制御部と、前記制御部、前記内部メモリ、および前記ＤＤＲ−ＳＤＲＡＭに接続され、前記制御部から、前記内部メモリへのアクセスと前記ＤＤＲ−ＳＤＲＡＭへのアクセスとを切替える切替部とを備え、前記制御部は、前記不揮発性メモリから、該不揮発性メモリに記憶された、前記ＤＤＲ−ＳＤＲＡＭを初期化するための初期化プログラムを読み込み、読み込んだ前記初期化プログラムを前記内部メモリに格納し、前記内部メモリに格納された前記初期化プログラムを用いて前記ＤＤＲ−ＳＤＲＡＭを初期化する。
【０００７】
本構成によれば、不揮発性メモリに記憶された初期化プログラム（ソフト）を利用してＤＤＲ−ＳＤＲＡＭを初期化する場合、不揮発性メモリのみを利用して初期化する場合と比べて、不揮発性メモリへのアクセス回数を低減することができる。そのため、内部メモリとして、例えば、動作速度の速いＳＲＡＭを使用することによって、ＤＤＲ−ＳＤＲＡＭの初期化時間を短縮することができる。また、制御部は、ＤＤＲ−ＳＤＲＡＭの初期化後において、切替部によって、初期化用途以外に内部メモリを有効に利用することができる。すなわち、内部メモリを合理的に利用しつつ、ＤＤＲ−ＳＤＲＡＭの初期化時間を好適に短縮することができる。
【０００８】
なお、ここで、ＤＤＲ−ＳＤＲＡＭは、より高速化に対応する構成を有する、いわゆるＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ等も含む。
【０００９】
第２の発明は、第１の発明の電子回路において、該電子回路は、前記切替部に接続され、前記ＤＤＲ−ＳＤＲＡＭの初期化後において、前記制御部以外からの前記内部メモリへのアクセスを可能にするインターフェース回路をさらに備える。
本構成によれば、ＤＤＲ−ＳＤＲＡＭの初期化後において、内部メモリを有効に使用できる。
【００１０】
第３の発明は、第２の発明の電子回路において、前記インターフェース回路は、通信回線を介して外部からデータを受信し、受信データを前記内部メモリに送信する通信インターフェースである。
本構成によれば、ＤＤＲ−ＳＤＲＡＭの初期化後、通信回線を介して受信したデータを記憶するために内部メモリを使用できる。
【００１１】
第４の発明は、第３の発明の電子回路において、該電子回路は、動作モードとして通常モードと前記通常モードより電力消費の少ない省電力モードとを有し、前記切替部は、ＤＤＲ−ＳＤＲＡＭの初期化後、前記動作モードが前記通常モードから前記省電力モードに移行した場合、前記受信データの送信先を前記ＤＤＲ−ＳＤＲＡＭから前記内部メモリに切替える。
本構成によれば、省電力モード時に内部メモリを有効に利用でき、かつＤＤＲ−ＳＤＲＡＭにデータを記憶する時よりも省電力化できる。
【００１２】
第５の発明は、第４の発明の電子回路において、前記制御部は、前記省電力モードにおいて前記通信インターフェースがデータを受信したことをトリガーとして、前記省電力モードから前記通常モードに復帰する。
本構成によれば、通信回線を介して受信した受信データの容量が大きい場合に、受信データが内部メモリから溢れるのを抑制できる。
【００１３】
第６の発明は、第４または第５の発明の電子回路において、前記制御部は、前記通常モード時において動作するメイン制御部と前記省電力モード時において動作するサブ制御部とを含み、前記サブ制御部は、前記通常モードから前記省電力モードへの移行時に、前記内部メモリに記憶されているプログラムを読込んで動作を開始する。
本構成によれば、省電力モード時に内部メモリを有効に利用できる。
【００１４】
第７の発明は、第６の発明の電子回路において、前記メイン制御部は、前記ＤＤＲ−ＳＤＲＡＭの初期化後において前記通常モードから前記省電力モードに移行する前に、前記内部メモリに前記サブ制御部が動作するための前記プログラムを書き込み、前記省電力モード時、前記メイン制御部および前記ＤＤＲ−ＳＤＲＡＭの動作が停止される。
本構成によれば、内部メモリをより有効に利用できる。
【００１５】
第８の発明は、第１から第７のいずれか一つの発明の電子回路において、前記初期化プログラムは圧縮して前記不揮発性メモリに記憶されており、前記制御部は、前記不揮発性メモリから読み出した前記初期化プログラムを解凍して前記内部メモリに記憶する。
本構成によれば、ＤＤＲ−ＳＤＲＡＭの初期化に要する時間をさらに短縮できる。
【００１６】
第９の発明は、第１から第８のいずれか一つの発明の電子回路において、前記切替部は、ＤＤＲ−ＳＤＲＡＭの初期化後において、前記ＤＤＲ−ＳＤＲＡＭ内のデータを読み出すＤＤＲ−ＳＤＲＡＭリード要求を受信した後に、前記内部メモリ内のデータを読み出す内部メモリリード要求を受信した場合、前記ＤＤＲ−ＳＤＲＡＭリード要求に応じて読み出した前記ＤＤＲ−ＳＤＲＡＭ内のデータを要求先に出力した後に、前記内部メモリリード要求に応じて読み出した前記内部メモリ内のデータを要求先に出力する。
【００１７】
本構成によれば、通常、ＤＤＲ−ＳＤＲＡＭからのデータ読み出しの方が、ＳＲＡＭ等の内部メモリからのデータ読み出しと比べて、その処理に係る時間が長い。そのため、ＤＤＲ−ＳＤＲＡＭの初期化後において、例えば、制御部から、ＤＤＲ−ＳＤＲＡＭからのデータ読み出し要求の後に、内部メモリからのデータ読み出し要求がなされた場合、内部メモリからのデータが先に制御部に出力されるという不整合を回避できる。すなわち、ＤＤＲ−ＳＤＲＡＭの初期化後において、内部メモリとＤＤＲ−ＳＤＲＡＭとを利用した処理を好適に行うことができる。また、複数の制御部によって、内部メモリとＤＤＲ−ＳＤＲＡＭとを利用した処理を行う場合においても、データ読み出し処理を好適に行うことができる。
【００１８】
第１０の発明は、第９の発明の電子回路において、前記切替部は、前記ＤＤＲ−ＳＤＲＡＭリード要求に係る処理が終了するまで前記内部メモリリード要求に係る処理の一部を保留する。  
本構成によれば、この場合、例えば、ＤＤＲ−ＳＤＲＡＭリード要求に係る処理と並行して、内部メモリリード要求に応じて内部メモリからデータを読み出し、読み出されたデータを切替部内に一時的に保管して要求先へのデータ出力を保留する。そして、ＤＤＲ−ＳＤＲＡＭ内のデータを要求先に出力の完了後、即座に内部メモリ内のデータを要求先に出力することができる。
【００１９】
第１１の発明は、第１から第１０のいずれか一つの発明の電子回路において、前記切替部は、ＤＭＡ制御部によって構成され、前記ＤＭＡ制御部は、前記制御部に接続されるＤＭＡ調停回路と、前記内部メモリおよびＤＤＲ−ＳＤＲＡＭからの読み出しデータを受け取り、前記読み出しデータの選択および選択された前記読み出しデータの出力先を選択するリードデータ選択回路と、前記ＤＭＡ調停回路に接続され、前記制御部がアクセスするメモリを選択する内部メモリ／ＤＤＲ−ＳＤＲＡＭ選択回路とを含む。
本構成によれば、切替部をＤＭＡ制御部によって構成することによって、内部メモリおよびＤＤＲ−ＳＤＲＡＭへのアクセス処理を好適に行い、アクセス時間を短縮することができる。
【００２０】
また、第１２の発明に係る電子回路は、ＤＤＲ−ＳＤＲＡＭより短いアクセス時間を有する内部メモリと、前記内部メモリおよび前記ＤＤＲ−ＳＤＲＡＭにアクセスして各種処理を実行する制御部と、前記制御部、前記内部メモリ、および前記ＤＤＲ−ＳＤＲＡＭに接続され、前記制御部から、前記内部メモリへのアクセスと前記ＤＤＲ−ＳＤＲＡＭへのアクセスとを切替える切替部とを備え、前記切替部は、前記ＤＤＲ−ＳＤＲＡＭ内のデータを読み出すＤＤＲ−ＳＤＲＡＭリード要求を受信した後に、前記内部メモリ内のデータを読み出す内部メモリリード要求を受信した場合、前記ＤＤＲ−ＳＤＲＡＭリード要求に応じて読み出した前記ＤＤＲ−ＳＤＲＡＭ内のデータを要求先に出力した後に、前記内部メモリリード要求に応じて読み出した前記内部メモリ内のデータを要求先に出力する。
本構成によれば、ＤＤＲ−ＳＤＲＡＭの初期化後において、内部メモリとＤＤＲ−ＳＤＲＡＭとを利用した処理を好適に行うことができる。また、複数の制御部によって、内部メモリとＤＤＲ−ＳＤＲＡＭとを利用した処理を行う場合においても、データ読み出し処理を好適に行うことができる。
【００２１】
第１３の発明に係る画像形成装置は、被記録媒体に画像を形成する画像形成装置であって、請求項１から請求項１２のいずれか一項に記載の電子回路と、前記制御部によって実行される、該画像形成装置の動作を制御するための各種プログラムが格納された前記不揮発性メモリと、前記ＤＤＲ−ＳＤＲＡＭと、前記電子回路の制御に基づいて、画像を形成する画像形成部とを備える。
【００２２】
本構成によれば、電子回路、例えばＡＳＩＣによって画像形成装置の動作を制御する際に、ＤＤＲ−ＳＤＲＡＭの初期化時間を短縮することができる。また、制御部は、ＤＤＲ−ＳＤＲＡＭの初期化後において、同初期化用途以外に内部メモリを有効に利用することができる。ひいては、画像形成の効率化を図ることができる。
【００２３】
また、第１４の発明に係るＤＤＲ−ＳＤＲＡＭの初期化方法は、ＤＤＲ−ＳＤＲＡＭを初期化する方法であって、前記電子回路は、前記ＤＤＲ−ＳＤＲＡＭよりアクセス時間の短い内部メモリを備え、該方法は、不揮発性メモリから、該不揮発性メモリに記憶された、前記ＤＤＲ−ＳＤＲＡＭを初期化するための初期化プログラムを前記電子回路に読み込む工程と、読み込んだ前記初期化プログラムを前記内部メモリに格納する工程と、前記内部メモリに格納された前記初期化プログラムを用いて前記ＤＤＲ−ＳＤＲＡＭを初期化する工程とを含む。
本構成によれば、ＤＤＲ−ＳＤＲＡＭの初期化時間を好適に短縮することができる。
【００２４】
第１５の発明は、第１４の発明のＤＤＲ−ＳＤＲＡＭの初期化方法において、前記初期化する工程の後において、前記電子回路の外部から前記内部メモリにアクセスする外部アクセス工程をさらに含む。
本構成によれば、内部メモリをＤＤＲ−ＳＤＲＡＭの初期化以後においても有効に利用できるため、内部メモリを合理的に使用できる。
【発明の効果】
【００２５】
本発明によれば、ＤＤＲ−ＳＤＲＡＭの初期化に要する時間を好適に短縮することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係るプリンタの概略的な電気的構成を示すブロック図
【図２】プリンタの電子回路の概略的な電気的構成を示すブロック図
【図３】ＤＤＲ初期化の処理を示すフローチャート
【図４】ＲＡＭアクセス要求に係る処理の概要を示すフローチャート
【図５】メモリリード要求に係るＤＭＡ制御部の処理を示すフローチャート
【図６】別の、メモリリード要求に係るＤＭＡ制御部の処理を示すフローチャート
【発明を実施するための形態】
【００２７】
＜実施形態＞
本発明の一実施形態について図１から図５を参照して説明する。
【００２８】
１．印刷システムの電気的構成
図１は、複数のパーソナルコンピュータ（以下、「ＰＣ」と記す）１０と、プリンタ３０（画像形成装置の一例）とを含む印刷システムの電気的構成を示すブロック図である。なお、画像形成装置はプリンタに限られず、例えば、ファクシミリ、コピー機であってもよいし、それらの機能を備えた複合機であってもよい。
【００２９】
プリンタ３０は、ＡＳＩＣ（特定用途向け集積回路：「電子回路」の一例）３１、外部ＲＯＭ（「不揮発性メモリ」の一例）３２、外部ＤＤＲ２−ＳＤＲＡＭ（「ＤＤＲ−ＳＤＲＡＭ」の一例）３３、外部ＬＳＩ３４、操作部３５、表示部３６、および画像形成部３７等を含む。ＡＳＩＣ３１は第１ＣＰＵ４１、第２ＣＰＵ４２およびネットワークインターフェイス（Ｉ／Ｆ）４３等を含む。
【００３０】
なお、電子回路はＡＳＩＣに限られず、例えば、個別のＩＣおよび論理回路によって構成されてもよい。その際、外部ＲＯＭ（不揮発性メモリ）および／または外部ＤＤＲ２−ＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）は、電子回路内の構成とされてもよい。すなわち、不揮発性メモリは外部ＲＯＭに限られず、ＤＤＲ−ＳＤＲＡＭは外部ＤＤＲ２−ＳＤＲＡＭに限られない。
【００３１】
外部ＲＯＭ３２には、プリンタ３０の動作を制御するための各種プログラムが記録されており、第１ＣＰＵ４１および第２ＣＰＵ４２は、外部ＲＯＭ３２から読み出したプログラムに従って、その処理結果を外部ＤＤＲ２−ＳＤＲＡＭ（以下、単に「外部ＤＤＲ」と記す）３３やＡＳＩＣ３１内部のＳＲＡＭ４７（図２参照）に記憶させながら、プリンタ３０の動作を制御する。また、外部ＲＯＭ３２には、外部ＤＤＲ３３を初期化するための初期化プログラムが記憶されている。
【００３２】
ネットワークＩ／Ｆ（本発明における「インターフェース回路」の一例）４３は、ＬＡＮ（ローカルエリアネットワーク：「通信回線」の一例）２０を介して複数のＰＣ１０に接続されており、相互のデータ通信が可能である。
【００３３】
操作部３５は、複数のボタンを備え、ユーザによって印刷開始の指示や動作モード指示などの各種の入力操作が可能である。表示部３６は、液晶ディスプレイやランプ等を備えており、各種の設定画面や動作状態等を表示することが可能である。画像形成部３７は、用紙等の被記録媒体に印刷を行う機能を備えている。
【００３４】
また、プリンタ３０は、動作モードとして、印刷処理等の通常動作を行う通常モードと、通常モードより電力消費の少ない省電力モードとを有する。ＡＳＩＣ３１も、プリンタ３０の動作モードに応じて、通常モードと省電力モードとを有する。
【００３５】
２．ＡＳＩＣ（電子回路）の構成
次に図２を参照して、ＡＳＩＣ３１の構成を説明する。図２は、ＡＳＩＣ３１の概略的な構成を示すブロック図である。
【００３６】
ＡＳＩＣ３１は、図２に示されるように、第１ＣＰＵ４１、第２ＣＰＵ４２、ＲＯＭ調停回路４６、ＳＲＡＭ（Static Random-Access Memory ：「内部メモリ」の一例）４７、およびＤＭＡ制御部５０を含む。
【００３７】
第１ＣＰＵ（「制御部」、「メイン制御部」の一例）４１は、外部ＲＯＭ３２に記憶されたプログラムにしたがって、ＳＲＡＭ４７および外部ＤＤＲ３３を利用して各種処理を実行する。また、例えば、第１ＣＰＵ４１は、外部ＲＯＭ３２から外部ＤＤＲ３３の初期化プログラムを読み込み、読み込んだ初期化プログラムをＳＲＡＭ４７に格納する。そして、第１ＣＰＵ３２は、初期化プログラムを用いて外部ＤＤＲ３３を初期化する。
【００３８】
なお、外部ＤＤＲ３３の初期化は第２ＣＰＵ４２によって行われてもよい。また、この場合、初期化プログラムは圧縮して外部ＲＯＭ３２に記憶されていることが好ましく、第１ＣＰＵ３２は、外部ＲＯＭ３２から読み出した初期化プログラムを解凍してＳＲＡＭ４７に記憶する。この構成によって、外部ＤＤＲ３３の初期化に要する時間をさらに短縮できる。
【００３９】
また、ここで、第１ＣＰＵ４１を第２ＣＰＵ４２より処理能力の大きいＣＰＵによって構成し、第１ＣＰＵ４１を通常モード時において動作するメインＣＰＵとし、第２ＣＰＵ４２を省電力モード時において動作するサブＣＰＵとするようにしてもよい。そして、第２ＣＰＵ（「制御部」、「サブ制御部」の一例）４２は、通常モードから省電力モードへの移行時に、ＳＲＡＭ４７に記憶されている動作プログラムを読込んで動作を開始するようにしてもよい。この場合、省電力モード時に内部メモリを有効に利用できる。
【００４０】
この場合、さらに、第１ＣＰＵ（メイン制御部）４１は、外部ＤＤＲ３３の初期化後において通常モードから省電力モードに移行する前に、ＳＲＡＭ４７に第２ＣＰＵ（サブ制御部）４２が動作するための動作プログラムを書き込むようにする。そして、省電力モード時、第１ＣＰＵ４１および外部ＤＤＲ３３の動作を停止するようにしてもよい。この場合、さらに省電力化が可能であるとともに、ＳＲＡＭ４７をより有効に利用できる。
【００４１】
ＲＯＭ調停回路４６は、第１ＣＰＵ４１による外部ＲＯＭ３２へのアクセスと、第２ＣＰＵ４２による外部ＲＯＭ３２へのアクセスとを調停する。
【００４２】
ＳＲＡＭ４７は、例えば、通常モードにおいては主に第１ＣＰＵ４１によってアクセスされる。また、省電力モードにおいては、ＳＲＡＭ４７は、第１ＣＰＵ４１あるいは第２ＣＰＵ４２によって、および外部からネットワークＩ／Ｆ４３を介してアクセスされる。ＳＲＡＭ４７は、外部ＤＤＲ３３よりも消費電力が少なく、また、ＳＲＡＭ４７のアクセス時間は外部ＤＤＲ３３のアクセス時間よりも短い。
【００４３】
ＤＭＡ（Direct Memory Access）制御部５０は、ＤＭＡ調停回路５１、内部メモリ／外部メモリ選択回路５２、リードデータ選択回路５３、ＳＲＡＭ−Ｉ／Ｆ５４、およびＤＤＲ−Ｉ／Ｆ５５を含む。
【００４４】
ＤＭＡ調停回路５１は、第１ＣＰＵ４１および第２ＣＰＵ４２等に接続され、ＳＲＡＭ４７および外部ＤＤＲ３３に対するアクセス要求信号ＲＥＱおよび書き込みデータＷＤを受け取り、アクセス要求を調停するとともに、アクセス要求に応じて要求先にクリア信号ＣＬＲを返す。
【００４５】
内部メモリ／外部メモリ選択回路（「切替部」の一例）５２は、ＤＭＡ調停回路５１を介して第１ＣＰＵ４１、第２ＣＰＵ４２、あるいはネットワークＩ／Ｆ４３に接続される。また、内部メモリ／外部メモリ選択回路（以下、単に「メモリ選択回路」という）５２は、ＳＲＡＭ−Ｉ／Ｆ５４を介してＳＲＡＭ４７に接続され、ＤＤＲ−Ｉ／Ｆ５５を介して外部ＤＤＲ３３に接続される。
【００４６】
メモリ選択回路５２は、第１ＣＰＵ４１あるいは第２ＣＰＵ４２あるいはネットワークＩ／Ｆ４３からＳＲＡＭ４７へのアクセスと、第１ＣＰＵ４１あるいは第２ＣＰＵ４２あるいはネットワークＩ／Ｆ４３から外部ＤＤＲ３３へのアクセスとを切替える。また、選択回路５２は、外部ＤＤＲ３３の初期化後、動作モードが通常モードから省電力モードに移行した場合、ネットワークＩ／Ｆ４３を介した受信データの送信先を外部ＤＤＲ３３からＳＲＡＭ４７に切替える。これによって、外部ＤＤＲ３３の初期化後の省電力モードにおいて、ＳＲＡＭ４７を有効に使用できる。
【００４７】
リードデータ選択回路５３は、ＳＲＡＭ４７あるいは外部ＤＤＲ３３からの読み出しデータＲＤを受け取り、読み出しデータＲＤの選択および選択された読み出しデータＲＤの出力先を選択する。
【００４８】
ＡＳＩＣ３１は、また、各種インターフェース（Ｉ／Ｆ）回路として、ネットワークＩ／Ｆ４３、第１ＣＰＵ用Ｉ／Ｆ４４、第２ＣＰＵ用Ｉ／Ｆ４５、および外部ＲＯＭ−Ｉ／Ｆ４８を含む。
【００４９】
ネットワークＩ／Ｆ（本発明における「インターフェース回路」の一例）４３はＤＭＡ−Ｉ／Ｆ４３Ｃを含み、ＤＭＡ調停回路５１を介してメモリ選択回路５２に接続される。ネットワークＩ／Ｆ４３は、外部ＤＤＲ３３の初期化後において第１ＣＰＵ４１および第２ＣＰＵ４２以外からのＳＲＡＭ４７へのアクセスを可能にする。ここで、ネットワークＩ／Ｆ４３は、ＬＡＮ（「通信回線」の一例）２０を介してプリンタ３０の外部、例えば、ＰＣ１０からデータを受信し、受信データをＳＲＡＭ４７に送信する通信インターフェースである。なお、受信データのＳＲＡＭ４７への送信は、好ましくは、主に省電力モードにおいて行われる。
【００５０】
なお、第１ＣＰＵ４１は、省電力モードにおいてネットワークＩ／Ｆ４３がデータを受信したことをトリガーとして、省電力モードから通常モードに復帰することが好ましい。省電力モードにおいてＳＲＡＭ４７のみが使用される場合において、通信回線２０を介して受信した受信データの容量が大きい場合に、受信データがＳＲＡＭ４７から溢れるのを抑制できる。
【００５１】
第１ＣＰＵ用Ｉ／Ｆ４４は、ＣＰＵ−Ｉ／Ｆ４４Ａ、ＲＯＭ調停−Ｉ／Ｆ４４ＢおよびＤＭＡ−Ｉ／Ｆ４４Ｃを含み、第１ＣＰＵ４１と外部ＲＯＭ３２との間、および第１ＣＰＵ４１とＤＭＡ制御部５０との間のインターフェースを行う。
【００５２】
同様に、第２ＣＰＵ用Ｉ／Ｆ４５は、ＣＰＵ−Ｉ／Ｆ４５Ａ、ＲＯＭ調停−Ｉ／Ｆ４５ＢおよびＤＭＡ−Ｉ／Ｆ４５Ｃを含み、第２ＣＰＵ４２と外部ＲＯＭ３２との間、および第２ＣＰＵ４２とＤＭＡ制御部５０との間のインターフェースを行う。
【００５３】
３．外部ＤＤＲ２−ＳＤＲＡＭの初期化
次に、図３を参照して外部ＤＤＲ３３の初期化方法について説明する。外部ＤＤＲ３３の初期化は、プリンタ３０の電源ＯＮ、すなわち、ＡＳＩＣ３１への電源の印加に応じて開始される。
【００５４】
ＡＳＩＣ３１に電源が印加されると、第１ＣＰＵ４１のリセットが解除され、第１ＣＰＵ４１が立ち上がる（ステップＳ１１０）。すると、第１ＣＰＵ４１は、ＡＳＩＣ３１に接続される外部ＲＯＭ３２から、外部ＲＯＭ３２に記憶された、外部ＤＤＲ３３を初期化するための初期化プログラムをＡＳＩＣ３１に読み込む（ステップＳ１２０：「読み込む工程」に相当）。
【００５５】
次いで、第１ＣＰＵ４１は、読み込んだ初期化プログラムをＳＲＡＭ４７に格納する（ステップＳ１３０：「格納する工程」に相当）。そして、第１ＣＰＵ４１は、ＳＲＡＭ４７に格納された初期化プログラムを用いて、すなわち、初期化プログラムの命令をフェッチして、外部ＤＤＲ３３を初期化する（ステップＳ１４０：「初期化する工程」に相当）。
【００５６】
このように、内部メモリとして、例えば、外部ＲＯＭ３２より動作速度の速い（アクセス時間の短い）ＳＲＡＭ４７を使用することによって、外部ＤＤＲ３３の初期化時間を短縮することができる。
【００５７】
なお、好ましくは、初期化する工程の後において、ＡＳＩＣ３１の外部からＳＲＡＭ４７へのアクセス（ステップＳ１５０：「外部アクセス工程」に相当）が可能とされる。外部アクセス工程は、ネットワークＩ／Ｆ４３と、ＤＭＡ制御部５０のメモリ選択回路５２とを介して行われる。例えば、初期化する工程の後の省電力モードにおいて、ネットワークＩ／Ｆ４３が外部データを受信した場合、メモリ選択回路５２はＳＲＡＭ４７を選択するようにする。
【００５８】
４．ＤＭＡ制御部によるメモリアクセス制御
次に、図４および図５を参照して、ＤＭＡ制御部５０によるメモリアクセスの調停制御を説明する。図４はＤＭＡ制御部５０によるメモリアクセス制御の手順の概要を示すフローチャートであり、図５は、本実施形態におけるメモリアクセスの際の、第１ＣＰＵ４１とＤＭＡ制御部５０との関係を詳細に示すフローチャートである。
【００５９】
まず、図４を参照して、ＲＡＭ（メモリ）アクセスの概要を説明する。例えば、第１ＣＰＵ４１からＲＡＭへのアクセス要求があると、ＤＭＡ制御部５０（ＤＭＡ調停回路５１）は、その要求がＳＲＡＭ４７へのアクセス要求かどうか判定する（ステップＳ２１０）。ＳＲＡＭ４７へのアクセス要求である場合（ステップＳ２１０：ＹＥＳ）、外部ＤＤＲ３３が、現在、アクセス中かどうか判定する（ステップＳ２２０）。
【００６０】
アクセス中である場合（ステップＳ２２０：ＹＥＳ）、外部ＤＤＲ３３へのアクセスが終了するまで待機する。外部ＤＤＲ３３が、現在、アクセス中でない場合（ステップＳ２２０：ＮＯ）、ＳＲＡＭ４７へのアクセスが開始される（ステップＳ２２５）。
【００６１】
なお、ここで、必ずしも外部ＤＤＲ３３へのアクセス処理の全てが終了するまでＳＲＡＭ４７へのアクセスが待機される必要はない。外部ＤＤＲ３３へのアクセス中にＳＲＡＭ４７へのアクセス処理の一部が開始されてもよい。すなわち、好ましくは、後述するように、外部ＤＤＲリード要求に応じて読み出した外部ＤＤＲ３３内のデータを要求先に出力した後に、ＳＲＡＭリード要求に応じて読み出したＳＲＡＭ４７内のデータが要求先に出力されるように、ＳＲＡＭ４７に関するアクセス処理が待機される。
【００６２】
一方、ステップＳ２１０において、ＳＲＡＭ４７へのアクセス要求でない場合、すなわち、外部ＤＤＲ３３へのアクセス要求である場合（ステップＳ２１０：ＮＯ）、外部ＤＤＲ３３へのアクセスを開始する（ステップＳ２１５）。
【００６３】
次いで、メモリアクセスに係るＦＩＦＯ（First-In First-Out）が満杯かどうか判定し（ステップＳ２３０）、ＦＩＦＯが満杯である場合（ステップＳ２３０：ＹＥＳ）、ＦＩＦＯに空きができるまで待機する。ＦＩＦＯが満杯でない場合（ステップＳ２３０：ＮＯ）、ＤＭＡ制御部５０は、クリア信号ＣＬＲを生成する（ステップＳ２３５）。
【００６４】
次いで、アクセス要求がリードアクセスかどうか判定し（ステップＳ２４０）、リードアクセスでない場合、すなわち、ライトアクセスの場合（ステップＳ２４０：ＮＯ）、ライトコマンドを発行し、ＳＲＡＭ４７あるいは外部ＤＤＲ３３へのライト動作を実行し（ステップＳ２４５）、ライトアクセスが終了する。
【００６５】
一方、ステップＳ２４０においてリードアクセスと判定された場合（ステップＳ２４０：ＹＥＳ）、リードコマンドを発行し、ＳＲＡＭ４７あるいは外部ＤＤＲ３３からのリード動作を実行する（ステップＳ２５０）。
【００６６】
次いで、ＤＭＡ制御部５０は、要求アドレスに対するデータが入力されたかどうかを判定し（ステップＳ２５５）、データが入力されていない場合、入力されるまで待機する（ステップＳ２５５：ＮＯ）。一方、データが入力された場合には（ステップＳ２５５：ＹＥＳ）、リードデータ信号ＲＤおよびリードデータイネーブル信号を生成し、（ステップＳ２６０）、リードアクセスが終了する。
【００６７】
次に、図５を参照して、本実施形態における、ＤＭＡ制御部５０による、ＲＡＭ（メモリ）アクセスの調停制御の例を詳細に説明する。
【００６８】
例えば、第１ＣＰＵ４１から外部ＤＤＲ３３へのリード要求があると、ＤＭＡ制御部５０はＤＤＲリードコマンドをラッチして（ステップＳ４１０）、クリア信号ＣＬＲを生成し、クリア信号ＣＬＲを、第１ＣＰＵ４１に送信する（ステップＳ４１５）。そして、ＤＤＲリードコマンドを発行し、リード動作を実行する（ステップＳ４２５）。
【００６９】
一方、第１ＣＰＵ４１は、ＤＭＡ制御部５０からクリア信号ＣＬＲを受け取ると（ステップＳ４２０）、ＳＲＡＭ４７へのリード要求をＤＭＡ制御部５０に対して行う（ステップＳ４３０）。
【００７０】
すると、ＤＭＡ制御部５０は、外部ＤＤＲ３３のリード動作の実行中において、ＳＲＡＭリードコマンドをラッチして（ステップＳ４３５）、クリア信号ＣＬＲを生成し、クリア信号ＣＬＲを、第１ＣＰＵ４１に送信する（ステップＳ４４０、Ｓ４４５）。そして、ＳＲＡＭリードコマンドを発行し、リード動作を実行する（ステップＳ４５０）。次いで、ＳＲＡＭ４７からのリードデータの入力を完了すると（ステップＳ４５５）、外部ＤＤＲ３３からのリード動作が完了するまで待機する（ステップＳ４７０）。
【００７１】
次いで、外部ＤＤＲ３３からのリードデータの入力が完了すると、リードデータＲＤを第１ＣＰＵ４１に送信する（ステップＳ４６０）。そして、第１ＣＰＵ４１が外部ＤＤＲ３３からのリードデータＲＤを入力すると（ステップＳ４６５）、ＤＭＡ制御部５０は、ＳＲＡＭ４７からのリードデータＲＤを第１ＣＰＵ４１に送信する（ステップＳ４７０）。すると、第１ＣＰＵ４１は、外部ＤＤＲ３３からのリードデータＲＤの入力の直後に、ＳＲＡＭ４７からのリードデータＲＤを入力する（ステップＳ４７５）。
【００７２】
このように、本実施形態においては、ＤＭＡ制御部（切替部）５０は、外部ＤＤＲ３３の初期化後において、外部ＤＤＲ３３内のデータを読み出すＤＤＲリード要求を受信した後に、ＳＲＡＭ４７内のデータを読み出すＳＲＡＭリード要求を受信した場合、ＤＤＲリード要求に応じて読み出した外部ＤＤＲ３３のデータを第１ＣＰＵ４１（要求先）に出力した後に、ＳＲＡＭリード要求に応じて読み出したＳＲＡＭ４７のデータを第１ＣＰＵ４１に出力する。その際、ＤＭＡ制御部（切替部）５０は、ＤＤＲリード要求に係る処理が終了するまでＳＲＡＭ４７リード要求に係る処理の一部を保留する。
【００７３】
通常、外部ＤＤＲ３３からのデータ読み出しの方が、ＳＲＡＭ４７等の内部メモリからのデータ読み出しと比べて、その処理に係る時間が長い。そのため、外部ＤＤＲ３３の初期化後において、例えば、第１ＣＰＵ４１から、外部ＤＤＲ３３からのデータ読み出し要求の後に、内部メモリからのデータ読み出し要求がなされた場合、内部メモリからのデータが先に制御部に出力されるという不整合を回避できる。すなわち、外部ＤＤＲ３３の初期化後において、ＳＲＡＭ４７と外部ＤＤＲ３３とを利用した処理を好適に行うことができる。また、本実施形態は、第１ＣＰＵ４１および第２ＣＰＵ４２等の複数の制御部によって、ＳＲＡＭ４７と外部ＤＤＲ３３とを利用した処理を行う場合、すなわち、データ読み出しの要求先が異なる場合においても適用され、ＲＡＭからのデータ読み出し処理を好適に行うことができる。
【００７４】
また、ＤＤＲリード要求に係る処理と並行して、ＳＲＡＭリード要求に応じてＳＲＡＭ４７からデータを読み出し、読み出されたデータをＤＭＡ制御部５０内に一時的に保管して第１ＣＰＵ４１へのデータ出力が保留される。そのため、外部ＤＤＲ３３のデータを第１ＣＰＵ４１に出力の完了後、即座にＳＲＡＭ４７のデータを第１ＣＰＵ４１に出力することができる。
【００７５】
５．実施形態の効果
外部ＲＯＭ３２に記憶された初期化プログラムを利用して外部ＤＤＲ３３を初期化する場合、外部ＲＯＭ３２のみを利用して外部ＤＤＲ３３を初期化する場合と比べて、外部ＲＯＭ３２へのアクセス回数を低減することができる。そのため、内部メモリとして、例えば、外部ＲＯＭ３２より動作速度の速い（アクセス時間の短い）ＳＲＡＭ４７を使用することによって、外部ＤＤＲ３３の初期化時間を短縮することができる。また、第１ＣＰＵ４１は、外部ＤＤＲ３３の初期化後において、ＤＭＡ制御部（切替部）５０によって、初期化用途以外にＳＲＡＭ４７を有効に利用することができる。すなわち、内部メモリを合理的に利用しつつ、外部ＤＤＲ−ＳＤＲＡＭの初期化時間を好適に短縮することができる。
【００７６】
また、外部ＤＤＲ３３の初期化後において、ＳＲＡＭ４７と外部ＤＤＲ３３とを利用した処理を好適に行うことができる。その際、ＤＤＲリード要求からＳＲＡＭリードが完了するまでの時間を短縮することができる。
【００７７】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００７８】
（１）上記実施形態では、図５に示したＤＤＲリード要求に係る処理に際して、ＳＲＡＭリードデータを第１ＣＰＵ４１（要求先）に送信する処理のみをＤＤＲリード要求に係る処理が終了するまで（ＤＤＲリードデータが第１ＣＰＵ４１に送信されるまで）保留する例を示したが、保留処理はこれに限られない。例えば、図６に示すように、ステップＳ４４０の処理以後、ＤＤＲリードデータが第１ＣＰＵ４１に送信されるまで以後の処理を保留し（ステップＳ５１０）、その後、ＳＲＡＭリードコマンド発行（ステップＳ５１５）、ＳＲＡＭ４７からのリードデータ入力（ステップＳ５２０）、第１ＣＰＵ４１へのＳＲＡＭリードデータ入力（ステップＳ５２５）が行われるようにしてもよい。なお、図６において、図５に示される処理と同一タイミングの処理は、同一のステップ符号で示される。
【００７９】
この場合であっても、外部ＤＤＲ３３の初期化後において、ＳＲＡＭ４７と外部ＤＤＲ３３とを利用した処理を好適に行うことができる。また、第１ＣＰＵ４１へのＳＲＡＭリードデータ入力後にＳＲＡＭリード要求がされる場合と比べて、ＤＤＲリード要求からＳＲＡＭリードが完了するまでの時間を短縮することができる。
【００８０】
（２）上記実施形態および上記他の実施形態では、ＳＲＡＭ４７を利用した外部ＤＤＲ３３の初期化後において、ＤＭＡ制御部５０によるメモリアクセスの調停制御の例を示したが、これに限られない。すなわち、外部ＤＤＲ３３の初期化方法には依存せずに、図５あるいは図６に示した、本願のＳＲＡＭ４７および外部ＤＤＲ３３へのアクセス制御を、さまざまな電子回路に適用できる。
【符号の説明】
【００８１】
３０…プリンタ
３１…ＡＳＩＣ
３２…外部ＲＯＭ
３３…外部ＤＤＲ２−ＳＤＲＡＭ
３７…画像形成部
４１…第１ＣＰＵ
４２…第２ＣＰＵ
４３…ネットワークＩ／Ｆ
４７…ＳＲＡＭ
５０…ＤＭＡ制御部
５１…ＤＭＡ調停回路
５２…内部メモリ／外部メモリ選択回路
５３…リードデータ選択回路
【図１】
2011233006.tif 000003
【図２】
2011233006.tif 000004
【図３】
2011233006.tif 000005
【図４】
2011233006.tif 000006
【図５】
2011233006.tif 000007
【図６】
2011233006.tif 000008