(57)【要約】      （修正有）【課題】３つ以上の状態から選択されたいずれか１つの状態に当該メモリセルをプログラムする相変化メモリの提供。【解決手段】書き込み回路１０２は、ターゲットメモリセル１０６ａ〜１０６ｄ内の相変化材料をリセットする。リセット動作は、ターゲットメモリセルの相変化材料を、その融点を超えて加熱し、そして急速に冷却することによって、アモルファス状態を達成する。このアモルファス状態は、各メモリセル１０６ａ〜１０６ｄの３つ以上の状態の１つであり、最も抵抗状態が高い。書き込み回路１０２は、アモルファス状態から、３つ以上の状態の中から選択されたいずれか１つの状態をターゲットメモリセルにプログラムする。書き込み回路１０２は、ターゲットメモリセルへ信号を供給して相変化材料の一部を結晶化し、これによってターゲットメモリセルの抵抗値を下げる。【選択図】図１
2011060418.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリセルと、
上記メモリセルを、３つ以上の可能な状態の中から選択されたいずれか１つの状態にプログラムする回路とを備えており、
上記回路は、上記メモリセルに電流パルスを印加することによって上記メモリセルをプログラムし、上記電流パルスは、上記メモリセルの抵抗値が所望の抵抗値になるまで次第に上昇した後、所定の時間、一定に保持されて、上記メモリセルを上記選択された状態にセットする、メモリであって、
上記回路は、上記メモリセル全体に掛かる電圧に基づいて上記メモリセルの抵抗値を判別する、メモリ。
【請求項２】
上記所望の抵抗値は、上記選択された状態に基づいている、請求項１に記載のメモリ。
【請求項３】
上記所定の時間は、上記所望の抵抗値における上記メモリセルの結晶化時間を含んでいる、請求項１に記載のメモリ。
【請求項４】
上記相変化メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの中の１つを含有している、請求項１に記載のメモリ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたは１ビット以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗値がそれぞれ異なり、データビットを記憶するために用いることができる。以下の説明では、アモルファス状態は、一般的に抵抗値がより高い状態を指し、結晶状態は、一般的に抵抗値がより低い状態を示す。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができる。このようにメモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料へ電流を流すこと、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ流される電流および／または印加される電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
【０００５】
より密度の高い相変化メモリを達成するために、相変化メモリセルは、多ビットのデータを記憶することができる。相変化メモリセル内における多ビット記憶は、相変化材料が中間的な抵抗値または状態を有するようにプログラムすることによって達成することができる。このような中間的な状態にあるセルの抵抗は、完全な結晶状態と完全なアモルファス状態との間にある。３つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき１．５ビットのデータを記憶することができる。４つの異なる抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき２ビットのデータを記憶することができる。以下、同様に記憶することができる。説明を簡単にするために、本開示は、４つの異なる抵抗値または状態、および１セルにつき２ビットのデータに実質的な焦点を当てる。これは、単に例証する目的のためであって、本発明の範囲を限定すると考えられるものではない。基本的には、３つまたは３つ以上の状態を記憶することが可能である。
【０００６】
相変化メモリセルを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量が、適切な書き込み方式を介して制御される。アモルファス材料と共存している結晶性材料の量は、多ビット記憶するための一貫した抵抗値を確実に得るために、正確に制御する必要がある。様々な抵抗値の分布が狭く、抵抗値が一貫していることによって、十分な感知幅を得ることができる。
【０００７】
上記および上記以外の理由により、本発明が必要とされる。
【０００８】
〔概要〕
本発明の一実施形態は、メモリデバイスを提供する。当該メモリデバイスは、相変化メモリセルおよび回路を有している。当該回路は、温度制御されるセットパルスを当該メモリセルに印加することによって、３つ以上の状態から選択されたいずれか１つの状態に当該メモリセルをプログラムするためのものである。
【０００９】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【００１０】
図１は、メモリデバイスの一実施形態を示すブロック図である。
【００１１】
図２は、４つの異なる状態にあるメモリセルの一実施形態を示す図である。
【００１２】
図３は、温度および時間に基づいた相変化材料の結晶化の一実施形態を示すグラフである。
【００１３】
図４は、相変化材料の抵抗と温度との関係の一実施形態を示すグラフである。
【００１４】
図５は、相変化メモリセルをプログラムするために用いられる、温度制御されるセットパルスの一実施形態を示すグラフである。
【００１５】
図６は、相変化メモリセルを複数の状態のいずれか１つにプログラムするために用いられる、温度制御されるセットパルスの一実施形態を示すグラフである。
【００１６】
図７は、相変化メモリセルをプログラムするための方法の一実施形態を示すフロー図である。
【００１７】
図８は、相変化メモリセルをプログラムするための方法の別の実施形態を示すフロー図である。
【００１８】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００１９】
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、およびセンス回路１０８を備えている。各メモリセル１０６ａ〜１０６ｄは、メモリセル内の相変化材料のアモルファス状態および結晶状態に基づいてデータを記憶する、相変化メモリセルである。また、各メモリセル１０６ａ〜１０６ｄは、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、３つ以上の状態にプログラムすることができる。メモリセル１０６ａ〜１０６ｄのいずれか１つを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。
【００２０】
メモリデバイス１００は、メモリセル温度および／または抵抗をモニタすることによって結晶化材料の量を制御することによって、メモリセル１０６ａ〜１０６ｄをプログラムするように構成されている。正しい温度では、結晶化相変化材料の量は、時間によって制御可能である。さらに、相変化メモリセルの抵抗はメモリセルの温度を示す。従って、メモリセルの抵抗によって測定された特定の温度における書き込みパルス幅を制御することによって、各メモリセル１０６ａ〜１０６ｄを、３つ以上の状態から選択したいずれか１つの状態にプログラムすることができる。
【００２１】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００２２】
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介して、センス回路１０８に電気的に結合されており、センス回路１０８は、信号経路１１６を介して、書き込み回路１０２に電気的に結合されている。
【００２３】
各メモリセル１０６ａ〜１０６ｄは、温度変化による影響下において、アモルファス状態から結晶状態、または結晶状態からアモルファス状態へと変化する、相変化材料（すなわち相変化成分）を含んでいる。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つの相変化材料内においてアモルファス材料と共存している結晶性材料の量は、メモリデバイス１００内にデータを記憶するための３つ以上の状態を規定する。アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗値を示す。従って、メモリセル１０６ａ〜１０６ｄの３つ以上の状態は、その電気抵抗において異なっている。一実施形態では、上記３つ以上の状態は３つの状態であり、これら３つの状態が「０」、「１」、および「２」のビット値に割り当てられる３値システムを用いることができる。一実施形態では、上記３つ以上の状態は４つの状態であり、「００」、「０１」、「１０」、および「１１」などの多ビット値に割り当てることができる。別の実施形態では、上記３つ以上の状態は、メモリセルの相変化材料における適切な任意数の状態であってよい。
【００２４】
書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄにパルスを供給し、そして３つ以上の抵抗値または状態のいずれか１つを、各メモリセル１０６ａ〜１０６ｄの相変化材料にプログラムする。一実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電圧パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える複数のトランジスタを備えている。別の実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電流パルスを制御しながら与える。
【００２５】
センス回路１０８は、各メモリセルの状態を感知し、そして各メモリセルの抵抗状態を示す信号を供給する。センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの３つ以上の各状態を読み出す。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に、読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える複数のトランジスタを備えている。
【００２６】
一実施形態における動作では、書き込み回路１０２は、ターゲットメモリセル１０６ａ〜１０６ｄ内の相変化材料をリセットする。リセット動作は、ターゲットメモリセルの相変化材料を、その融点を超えて加熱し、そして急速に冷却することによって、実質的なアモルファス状態を達成する工程を含んでいる。このアモルファス状態は、各メモリセル１０６ａ〜１０６ｄの上記３つ以上の状態の１つであり、最も抵抗状態が高い。
【００２７】
書き込み回路１０２は、アモルファス状態から、３つ以上の状態の中から選択されたいずれか１つの状態をターゲットメモリセルにプログラムする。書き込み回路１０２は、ターゲットメモリセルへ信号を供給して相変化材料の一部を結晶化し、これによってターゲットメモリセルの抵抗値を下げる。
【００２８】
別の実施形態における動作では、書き込み回路１０２は、ターゲットメモリセル１０６ａ〜１０６ｄ内の相変化材料をセットする。セット動作は、ターゲットメモリセルの相変化材料を、その結晶化温度を超えて（しかしその融点を超えないように）加熱することによって、実質的な結晶状態を達成する工程を含んでいる。この結晶状態は、各メモリセル１０６ａ〜１０６ｄの上記３つ以上の状態の１つであり、最も抵抗状態が低い。
【００２９】
書き込み回路１０２は、結晶状態から、３つ以上の状態の中から選択されたいずれか１つの状態をターゲットメモリセルにプログラムする。書き込み回路１０２は、ターゲットメモリセルに信号を供給して相変化材料の一部をアモルファス状態に遷移させ、これによってターゲットメモリセルの抵抗値を上げる。
【００３０】
図２は、４つの異なる状態２００ａ、２００ｂ、２００ｃ、および２００ｄにあるメモリセル２０２の一実施形態を示す図である。メモリセル２０２は、絶縁材料２０６内に配置された相変化材料２０４を含んでいる。一実施形態では、メモリセル２０２は、任意の適切な形状の相変化材料２０４と任意の適切な形状の絶縁材料２０６とを含んだ、任意の適切な形状であってよい。
【００３１】
相変化材料２０４の一方は第１の電極２０８に、他方は第２の電極２１０に電気的に結合されている。パルスは、第１の電極２０８および第２の電極２１０を介して、メモリセル２０２に供給される。相変化材料２０４を通過する電流経路は、第１の電極２０８および第２の電極２１０のいずれか１つから、第１の電極２０８および第２の電極２１０のもう１つへと伸びている。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２０２と類似している。メモリセル２０２は、データビットを記憶するための記憶場所を提供する。
【００３２】
絶縁材料２０６は、ＳｉＯ２、フッ化シリケートガラス（ＦＳＧ）、リンホウ素シリケートガラス（ＢＰＳＧ）などの、任意の適切な絶縁体であってよい。第１の電極２０８および第２の電極２１０は、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴｉＡＩＮ、ＴａＡＩＮ、またはＣｕなどの任意の適切な電極材料であってよい。
【００３３】
相変化材料２０４は、本発明に従って様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２０２の相変化材料２０４は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料２０４は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。さらに別の実施形態では、相変化材料２０４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つまたは１つ以上含有した、任意の適切な材料から形成されている。
【００３４】
相変化材料２０４は、２ビットのデータを記憶するために、４つの状態のいずれか１つにプログラムされる。能動デバイス（例えばトランジスタまたはダイオード）などの選択デバイスは、第１の電極２０８に結合され、相変化材料２０４へのパルス供給を制御する。このパルスは、相変化材料２０４をリセットし、残り３つの状態のいずれか１つを相変化材料２０４にプログラムする。２００ｂでは、相変化材料２０４の小型部分２１２をプログラムすることにより、相変化材料２０４およびメモリセル２０２の抵抗を変化させる。２００ｃでは、相変化材料２０４の中型部分をプログラムすることにより、相変化材料２０４およびメモリセル２０２の抵抗を変化させる。２００では、相変化材料２０４の実質的に全部である大型部分をプログラムすることにより、相変化材料２０４およびメモリセル２０２の抵抗を変化させる。
【００３５】
プログラムされる部分の寸法は、相変化材料２０４およびメモリセル２０２の抵抗に関連している。２００ｂ〜２００ｄにおける３つの異なる相変化部分、および２００ａにおける当初の状態は、相変化材料２０４内の４つの状態を供給し、そしてメモリセル２０２は、２ビットのデータを記憶するための記憶場所を供給する。一実施形態では、２００ａにおけるメモリセル２０２の状態は「００」であり、２００ｂにおけるメモリセル２０２の状態は「０１」であり、２００ｃにおけるメモリセル２０２の状態は「１０」であり、そして２００ｄにおけるメモリセル２０２の状態は「１１」である。
【００３６】
２００ａでは、相変化材料２０４は、実質的なアモルファス状態にリセットされる。メモリセル２０２のリセット動作中では、上記選択デバイスによってリセットパルスが選択的に有効にされ、第１の電極２０８および相変化材料２０４に送られる。上記リセットパルスは、相変化材料２０４をその融点を超えて加熱する。そして相変化材料２０４は急速に冷却され、２００ａにおいて実質的なアモルファス状態が達成される。リセット動作の後、相変化材料２０４は、２１８および２２０において結晶状態の相変化材料を含み、２２２においてアモルファス状態の相変化材料を含んでいる。２００ａにおける実質的なアモルファス状態は、メモリセル２０２の最も抵抗値が高い状態である。
【００３７】
相変化材料２０４を残りの３つの状態２００ｂ〜２００ｄのいずれか１つにプログラムするためには、温度制御されるセットパルスが、書き込み回路（例えば書き込み回路１０２）を介して供給される。２００ｂでは、小容量部分２１２を結晶状態にプログラムするために、温度制御されるセットパルスが供給される。結晶状態はアモルファス状態より抵抗値が低いため、２００ｂにおけるメモリセル２０２の抵抗値は、２００ａにおける実質的なアモルファス状態のメモリセル２０２より低い。２００ｂにおける部分的結晶状態および部分的アモルファス状態は、２番目に抵抗値の高いメモリセル２０２の状態である。
【００３８】
２００ｃでは、温度制御されるセットパルスは、中容量部分２１４を結晶状態にプログラムするために供給される。結晶性部分２１４が結晶性部分２１２より大きく、また結晶状態はアモルファス状態より抵抗値が低いため、２００ｃにおけるメモリセル２０２は、２００ｂにおけるメモリセル２０２、および２００ａにおいてアモルファス状態にあるメモリセル２０２より抵抗値が低い。２００ｃにおける部分的結晶状態および部分的アモルファス状態は、２番目に抵抗値の低いメモリセル２０２の状態である。
【００３９】
２００ｄでは、温度制御されるセットパルスは、相変化材料２１６の実質的に全部を結晶状態にプログラムするために供給される。結晶状態はアモルファス状態より抵抗値が低いため、２００ｄにおけるメモリセル２０２は、２００ｃにおけるメモリセル２０２、２００ｂにおけるメモリセル２０２、および２００ａにおいてアモルファス状態にあるメモリセル２０２より抵抗値が低い。２００ｄにおける実質的な結晶状態は、メモリセル２０２の最も抵抗値が低い状態である。別の実施形態では、メモリセル２０２は、任意の適切な数の抵抗値または状態にプログラムすることができる。別の実施形態では、メモリセル２０２は、実質的な結晶状態にセットすることができ、またリセットパルスを用いて、メモリセル２０２を所望の抵抗値または状態にプログラムすることができる。
【００４０】
図３は、温度および時間に基づいた相変化材料の結晶化の一実施形態を示すグラフ２３０である。グラフ２３０のｘ軸２３２は時間の対数（ｌｏｇ）を、ｙ軸２３４は温度を示している。２４０に示されている温度ＴＭＥＬＴでは、相変化材料は液化する。２３８に示されている温度ＴＸから２３６に示されている最短時間（ＴＭＩＮ）では、相変化材料はアモルファスのままである。２３６に示されたＴＭＩＮ後では、相変化材料は結晶化し始める。２４２で示されている第１の時間後は、相変化材料の約１％が結晶化する。２４４で示されている第２の時間後は、相変化材料の約５０％が結晶化し、２４６で示されている第３の時間後は、相変化材料の約９９％が結晶化する。このように、相変化材料の温度、およびその温度における時間の長さを制御することによって、結晶化される相変化材料の量を制御することができる。
【００４１】
図４は、相変化材料の抵抗値と温度との関係の一実施形態を示すグラフ２６０である。グラフ２６０のｘ軸２６２はケルビン温度（Ｋ）を、ｙ軸２６４はキロオーム（ｋΩ）の抵抗値を示している。プログラム中における相変化材料の温度と抵抗値との関係は、曲線２６６によって示されている。低いプログラミング温度（例えば４００Ｋ）では、相変化材料の抵抗値は約５．６ｋΩである。より高いプログラミング温度（例えば１０００Ｋ）では、相変化材料の抵抗値は約１．５ｋΩである。このように、プログラム中における相変化材料の抵抗値を判別することによって、相変化材料の温度を判別することができる。
【００４２】
図５は、相変化メモリセルをプログラムするための、温度制御されるセットパルスの一実施形態を示すグラフ３００である。グラフ３００のｘ軸３０２は時間を、軸３０４は電流および電圧を、軸３０６は抵抗値を示している。電圧対時間は曲線３１８によって、電流対時間は曲線３２０によって、抵抗値対時間は曲線３１６によって示されている。
【００４３】
上記温度制御されるセットパルスは、３０８、３１０、３１２、および３１４で示された４つの相を含んでいる。３０８で示される第１の相では、メモリセルに小電流が流され、メモリセルは、電圧曲線３１８の３２２で示されているように相変化材料の閾値電圧に達する。３１０で示される第２の相では、メモリセルが所望の温度に達するまで電流が増加される。一実施形態では、メモリセルの抵抗値をモニタすることによって温度が判別される。抵抗値によって示される所望の温度は、抵抗値曲線３１６の３２４において達せられる。
【００４４】
３１２で示される第３の相では、メモリセルに流される電流および印加される電圧は、相変化材料の所望の部分を結晶化するために、ある決められた時間中は一定の値に維持される。相変化材料の所望の部分を結晶化することによって、メモリセルのプログラム状態が決定される。３１４で示される第４の相では、相変化材料の所望の部分が結晶し終わっている。３２６では、電流がゼロまで次第に減少（傾斜減少）される。このように相変化メモリセルは、相変化材料の温度と、３１２で示された第３の相における書き込みパルス幅とに基づいて、所望の状態にプログラムされる。
【００４５】
一実施形態では、書き込み回路１０２は、選択されたメモリセルに結合されたビット線に電流パルスを供給する電流パルス発生器を備えている。この実施形態では、ビット線電流およびビット線電圧がモニタされて、メモリセルの抵抗値、従ってメモリセルの温度が判別される。別の実施形態では、書き込み回路１０２は、選択されたメモリセルに結合されたビット線に電圧を供給する電圧源を備えている。さらに、選択された上記メモリセルに結合されたアクセスデバイスを制御するワード線に電圧を印加して、アクセスデバイスから、選択された上記メモリセルへと、電流パルスを供給する。この実施形態では、上記ワード線およびビット線電圧は、メモリセルの抵抗値、従ってメモリセルの温度を判別するためにモニタされる。別の実施形態では、電流パルスを生成するために別の方法が用いられる。いずれの場合においても、電流パルスは、選択されたメモリセルを所望の抵抗状態にプログラムするために温度制御される。
【００４６】
図６は、相変化メモリセルを多数の状態のいずれか１つにプログラムするための、温度制御されるセットパルスの一実施形態を示すグラフ３５０である。グラフ３５０のｘ軸３５２は時間を、ｙ軸３５４は電流を示している。温度制御されるセットパルス３５６は、メモリセルを、図２に示されているメモリセル２０２の状態２００ｂのような第１の状態にプログラムする。温度制御されるセットパルス３５６より大きい電流を供給する、温度制御されるセットパルス３５８は、メモリセルを、図２に示されているメモリセル２０２の状態２００ｃのような第２の状態にプログラムする。温度制御されるセットパルス３５８より大きい電流を供給する、温度制御されるセットパルス３６０は、メモリセルを、図２に示されているメモリセル２０２の状態２００ｄのような第３の状態にプログラムする。温度制御されるセットパルス３５６、３５８、および３６０は、パルス幅は全て同一であるが、メモリセルを異なる状態にプログラムするためのターゲット温度、従って電流値のプラトー（一定期の値）は異なる。
【００４７】
図７は、相変化メモリセルをプログラムするための方法４００の一実施形態を示すフロー図である。４０２では、書き込み回路１０２は、選択されたメモリセル１０６ａ〜１０６ｄをアモルファス状態、または図２に示されているメモリセル２０２の実質的なアモルファス状態２００ａのような実質的なアモルファス状態にリセットする。４０４では、メモリセルの所望の状態に応じて、パルス供給中に維持されるターゲット温度／抵抗値、およびパルス幅が選択される。４０６では、電流パルスの供給中にメモリセル抵抗値が評価され、この抵抗値に基づいて電流パルスのプラトーレベルが調整される。４０８では、ターゲット抵抗値／温度が達せられると、相変化メモリセルを所望の状態にプログラムするために、上記パルスが所定の時間保持される。４１０では、上記パルスが遮断され、メモリセルのプログラミングが終了する。
【００４８】
図８は、相変化メモリセルをプログラムするための方法４５０の別の実施形態を示すフロー図である。４５２では、書き込み回路１０２は、選択されたメモリセル１０６ａ〜１０６ｄをアモルファス状態、または図２に示されているメモリセル２０２の実質的なアモルファス状態２００ａのような実質的なアモルファス状態にリセットする。４５４では、メモリセルの所望の状態に応じて、パルス供給中に維持するターゲット温度、およびパルス幅が選択される。４５６では、電流を次第に増加（傾斜増加）させながら、メモリセルの相変化素子（ＰＣＥ）の電圧をモニタして相変化素子の抵抗を評価する。相変化素子の上記抵抗値は、相変化素子の温度を示唆している。４５８では、ターゲット電流値およびターゲット電圧値が達成された後、電流の増加が停止されて、上記電流値および電圧値が一定の値に維持される。４６０では、相変化メモリセルを所望の状態にプログラムするために、所定のパルス幅のパルスが印加される。４６２では、上記パルスが遮断され、メモリセルのプログラミングが完了する。
【００４９】
本発明の実施形態は、少なくとも３つ以上の抵抗値または状態のいずれか１つに相変化メモリセルをプログラミングするための、温度制御されるセットパルスを提供する。この温度制御されるセットパルスは、セットパルス供給中にメモリセルの抵抗値をモニタすることによって判別されるメモリセルの温度と、この温度におけるメモリセルの結晶化時間とに基づいている。このように、多ビット記憶するアプリケーションにおいて、メモリセルを中間的な抵抗値にプログラムすることを正確に制御することができる。
【００５０】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【００５１】
本発明に係るメモリは、相変化メモリセルと、上記メモリセルを、３つ以上の可能な状態の中から選択されたいずれか１つの状態にプログラムする回路とを備えており、上記回路は、上記メモリセルに電流パルスを印加することによって上記メモリセルをプログラムし、上記電流パルスは、上記メモリセルの抵抗値が所望の抵抗値になるまで次第に上昇した後、所定の時間、一定に保持されて、上記メモリセルを上記選択された状態にセットする、メモリであって、上記回路は、上記メモリセル全体に掛かる電圧に基づいて上記メモリセルの抵抗値を判別する。
【００５２】
本発明に係るメモリでは、上記所望の抵抗値は、上記選択された状態に基づいている。
【００５３】
本発明に係るメモリでは、上記所定の時間は、上記所望の抵抗値における上記メモリセルの結晶化時間を含んでいる。
【００５４】
本発明に係るメモリでは、上記相変化メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの中の１つを含有している。
【００５５】
本発明に係るメモリデバイスは、相変化メモリセルと、温度制御されるセットパルスを上記メモリセルへ印加することによって、３つ以上の状態から選択されたいずれか１つの状態に上記メモリセルをプログラムする回路とを備えている。
【００５６】
本発明に係るメモリでは、上記温度制御されるセットパルスは、上記セットパルスの電流が増加される第１の相と、上記メモリセルの所定の温度が得られた後、上記セットパルスの上記電流が一定の値に維持される第２の相と、上記電流が上記一定の値に所定の時間維持された後、上記セットパルスの上記電流がゼロに減少される第３の相とを有している。
【００５７】
本発明に係るメモリでは、上記温度制御されるセットパルスは、上記メモリセルが閾値電圧に達するように上記メモリセルに初期電流が流される、初期の相をさらに有している。
【００５８】
本発明に係るメモリでは、上記所定の時間は、上記所定の温度における上記メモリセルの結晶化時間を含んでいる。
【００５９】
本発明に係るメモリでは、上記相変化メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの中の１つを含有している。
【００６０】
本発明に係るメモリは、少なくとも１．５データビットを記憶するための相変化メモリセルと、温度制御されるセットパルスを用いて上記メモリセルをプログラムする手段とを備えている。
【００６１】
本発明に係るメモリでは、上記温度制御されるセットパルスを用いて上記メモリセルをプログラムする上記手段は、上記セットパルスの電流を次第に増加させる手段と、上記メモリセルの温度が所定の温度になった後、上記セットパルスの上記電流を一定の値に維持する手段と、上記電流が所定の時間だけ上記一定の値に維持された後、上記セットパルスの上記電流をゼロに減少させる手段とを含んでいる。
【００６２】
本発明に係るメモリでは、上記温度制御されるセットパルスを用いて上記メモリセルをプログラムする上記手段は、上記メモリセルを閾値電圧に到達させる手段をさらに含んでいる。
【００６３】
本発明に係るメモリでは、上記所定の時間は、上記所定の温度における上記メモリセルの結晶化時間を含んでいる。
【００６４】
本発明に係るメモリでは、上記相変化メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの中の１つを含有している。
【００６５】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルをアモルファス状態にリセットする工程と、上記メモリセルに電流を流す工程と、上記メモリセルに流す上記電流を次第に増加させる工程と、上記メモリセルの抵抗値をモニタする工程であって、上記抵抗値が所望の値に達したことに応答して上記電流の値を一定に保持する工程と、上記電流の値を一定の時間だけ維持する工程であって、上記メモリセルを上記所望の状態にセットする工程と、上記一定の時間が経過した後、上記電流を次第に減少させる工程とを含んでいる。
【００６６】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルが閾値電圧に達するように、上記メモリセルに上記電流を流す。
【００６７】
本発明に係る相変化メモリセルをプログラムする方法は、上記電流の値を一定の時間だけ維持する上記工程では、上記メモリセルの結晶化時間の間は、上記電流の値を維持する。
【００６８】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルに結合されたビット線に上記電流を流し、上記メモリセルの上記抵抗値をモニタする上記工程では、上記電流およびビット線電圧に基づいて上記メモリセル抵抗値を判別する。
【００６９】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルに結合されたビット線に第１の電圧を印加するとともに、上記メモリセルに結合されたアクセスデバイスのワード線に第２の電圧を印加して、上記電流を供給し、上記メモリセルの上記抵抗値をモニタする上記工程では、上記第１の電圧および上記第２の電圧に基づいて上記メモリセル抵抗値を判別する。
【００７０】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルをアモルファス状態にリセットする工程と、上記メモリセルに電流を流す工程と、上記メモリセルに流す上記電流を次第に増加させる工程と、上記メモリセル全体に掛かる電圧をモニタし、上記電圧および上記電流が所望の値に達したことに応答して上記電流を一定に保持する工程と、上記電流および上記電圧を一定の時間だけ維持する工程であって、上記メモリセルを上記所望の状態にセットする工程と、上記一定の時間が経過した後、上記電流を次第に減少させる工程とを含んでいる。
【００７１】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルが閾値電圧に達するように、上記メモリセルに上記電流を流す。
【００７２】
本発明に係る相変化メモリセルをプログラムする方法は、上記電流および上記電圧を一定の時間だけ維持する上記工程では、上記メモリセルの結晶化時間の間は、上記電流および上記電圧を維持する。
【００７３】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルに結合されたビット線に上記電流を流す。
【００７４】
本発明に係る相変化メモリセルをプログラムする方法は、上記メモリセルに上記電流を流す上記工程では、上記メモリセルに結合されたビット線に第１の電圧を印加するとともに、上記メモリセルに結合されたアクセスデバイスのワード線に第２の電圧を印加して、上記電流を供給する。
【図面の簡単な説明】
【００７５】
【図１】メモリデバイスの一実施形態を示すブロック図である。
【図２】４つの異なる状態にあるメモリセルの一実施形態を示す図である。
【図３】温度および時間に基づいた相変化材料の結晶化の一実施形態を示すグラフである。
【図４】相変化材料の抵抗と温度との関係の一実施形態を示すグラフである。
【図５】相変化メモリセルをプログラムするために用いられる、温度制御されるセットパルスの一実施形態を示すグラフである。
【図６】相変化メモリセルを複数の状態のいずれか１つにプログラムするために用いられる、温度制御されるセットパルスの一実施形態を示すグラフである。
【図７】相変化メモリセルをプログラムするための方法の一実施形態を示すフロー図である。
【図８】相変化メモリセルをプログラムするための方法の別の実施形態を示すフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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