(57)【要約】【課題】ＡＤ変換部以外に複数の回路を備えている場合に、各回路がＡＤ変換部に対してノイズによる影響を与えないようにすることを目的とする。【解決手段】ＤＵＴ１から入力したアナログデータをデジタルデータに変換するＡＤ変換部１１を備え、ＡＤ変換部１１の動作周期のうち変換動作を行わない非変換期間の間にＡＤ変換部１１以外の複数の回路の動作させるように制御するコントローラ１５を備えている。また、コントローラ１５はＡＤ変換部１１が変換動作を開始するための変換開始信号を出力するＡＤコントローラ２１と、ＡＤ変換部１１が出力する変換動作が終了した旨を示す変換終了信号と変換開始信号とに基づいて、ＡＤ変換部１１とメモリ１２との間に設けられるライト用ＦＩＦＯ３１とメモリ１２との間でデータ転送を行うようにメモリ１２を制御するメモリコントローラ２２と、を備えている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
被試験デバイスから入力したアナログデータをデジタルデータに変換するＡＤ変換部を備える半導体試験装置であって、
前記ＡＤ変換部の動作周期のうち変換動作を行わない非変換期間の間に前記ＡＤ変換部以外の複数の回路を動作させるように制御するコントローラを備えたこと
を特徴とする半導体試験装置。
【請求項２】
前記複数の回路はデータを記憶するメモリを備え、
前記コントローラは、
前記ＡＤ変換部が変換動作を開始するための変換開始信号を出力するＡＤコントローラと、
前記ＡＤ変換部が出力する変換動作が終了した旨を示す変換終了信号と前記変換開始信号とに基づいて、前記ＡＤ変換部と前記メモリとの間に設けられるバッファメモリと前記メモリとの間でデータ転送を行うように前記メモリを制御するメモリコントローラと、
を備えていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記メモリコントローラは、１回の前記非変換期間の間に前記バッファメモリと前記メモリとの間を転送可能な所定のデータ量のデータが前記バッファメモリに蓄積されたときに、前記バッファメモリと前記メモリとの間でデータ転送を行うように制御していること
を特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記コントローラは、
前記変換開始信号に基づいて検出される前記変換動作を行う変換期間と前記メモリのリフレッシュタイミングとが重なるときには、このリフレッシュタイミングよりも前のまたは後の非変換期間に前記メモリのリフレッシュを行うように制御するリフレッシュコントローラを備えていること
を特徴とする請求項２記載の半導体試験装置。
【請求項５】
前記複数の回路はバスの切り替え制御を行うバススイッチとデータを演算する演算部とを備え、
前記コントローラは、
前記変換開始信号と前記変換終了信号とに基づいて、データを解析する解析部との間でデータ転送が可能なように前記バススイッチを制御するバスコントローラと、
前記変換開始信号と前記変換終了信号とに基づいて、前記演算を行うように前記演算部を制御する演算部コントローラと、
を備えていることを特徴とする請求項２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスを試験する半導体試験装置に関し、特にＡＤ変換部を備える半導体試験装置に関するものである。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の性能を評価するデジタイザを備えた半導体試験装置が従来から用いられている。この種の半導体試験装置は図４に示されるように、ＤＵＴ１０１とデジタイザ１０２と解析部１０３とを備えて概略構成している。ＤＵＴ１０１はＩＣやＬＳＩ等の被試験デバイスである。デジタイザ１０２はＤＵＴ１０１からアナログデータを入力して適宜の処理を行う装置である。解析部１０３はＤＵＴ１が出力したデータの解析を行うコンピュータである。解析部１０３は主にＤＵＴ１良否判定を示すパスフェイル判定を行い、その他にも周波数解析等の任意の解析を行う。
【０００３】
デジタイザ１０２について説明する。デジタイザ１０２はＡＤ変換部１１１とメモリ１１２と演算部１１３とバススイッチ１１４とコントローラ１１５とを備えて概略構成している。ＡＤ変換部１１１はＤＵＴ１０１からアナログデータを入力して、デジタルデータに変換するアナログデジタルコンバータである。メモリ１１２はＡＤ変換部１１１が変換したデジタルデータを記憶する記憶手段である。演算部１１３はメモリ１１２からデータを読み出して、或いはＡＤ変換部１１１から直接的にデータを入力して、フィルタリング処理や平均化処理等の演算を行う。
【０００４】
ＡＤ変換部１１１とメモリ１１２と演算部１１３との間は相互にバス接続がされており、このバスには解析部１０３も接続されている。各部の間で情報伝達を行うために、バススイッチ１１４がバスの切り替え制御を行っている。また、コントローラ１１５はバススイッチ１１４の切り替え制御だけではなく、ＡＤ変換部１１１に対して変換動作の開始制御を行っており、また演算部１１３の演算動作の制御も行っている。
【０００５】
次に、以上の構成における複数の動作について説明する。最初に、ＡＤ変換部１１１が変換したデータをメモリ１１２に記憶する動作について説明する。コントローラ１１５はＡＤ変換部１１１に対して変換動作を開始させる信号（変換開始信号）をＡＤ変換部１１１に出力し、この信号に基づいて、ＡＤ変換部１１１は取得したアナログデータをデジタルデータに変換する。そして、所定時間経過後に変換動作が終了した旨の信号（変換終了信号）をコントローラ１１５に出力する。コントローラ１１５は変換終了信号を入力したときに、ＡＤ変換部１１１に対してデータをメモリ１１２に対して出力するように制御する。出力されたデータはバスを経由してメモリ１１２に記憶される。
【０００６】
次に、解析部１０３が行う解析動作について説明する。解析部１０３はメモリ１１２に記憶されているデータを読み出して解析を行う。このために、コントローラ１１５に対してデータを要求するための信号（解析制御信号）を出力する。この解析制御信号基づいて、コントローラ１１５はバススイッチ１１４を制御してバスの接続を切り替えた後に、メモリ１１２のデータの読み出しを許可する許可信号を解析部１０３に出力する。解析部１０３はこの許可信号を入力してメモリ１１２のデータを読み出す。
【０００７】
次に、演算部１１３の動作について説明する。演算部１１３はＡＤ変換部１１１から出力されるデータ或いはメモリ１１２から読み出したデータに対して演算を行う。コントローラ１１５は演算部１１３に対して演算を行うように制御する信号（演算制御信号）の出力を行い、演算部１１３はこの演算制御信号に基づいて演算を行う。演算後のデータはメモリ１１２に記憶され、或いは解析部１０３に出力されて所定の解析が行われる。
【０００８】
オーディオ信号などを処理するＩＣがＤＵＴの場合、デジタイザ１０２としてＨＲＤ（ハイレゾリューションデジタイザ）が用いられる。ＨＲＤは高分解能デジタイザであり、その分解能は非常に高いものになる。そして、デジタイザ１０２に備えられる各回路のうちＡＤ変換部１１１は他の回路が発生するノイズによって大きな影響を受ける回路になる。従って、当該ノイズにより高分解能なデジタイザにおけるＡＤ変換部１１１は大きな影響を受け、正確にデータの変換を行うことができなくなる。この点は、ＨＲＤだけでなく、ある程度の分解能を持つデジタイザにも同様である。
【０００９】
ＡＤ変換回路（ＡＤ変換部）のノイズを低減させる技術が特許文献１に開示されている。この技術では、マイコンとＡＤ変換回路との間に設けられる制御回路からのウェイト信号に基づいて、変換動作中はバスサイクルを停止させている。これにより、電源ノイズやスイッチングノイズなどを低減させて、ＡＤ変換回路に与えるノイズの影響を回避するようにしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−１２５５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の技術では、マイコンがＡＤ変換回路の変換動作の制御を行い、変換動作中にはマイコンがバスサイクルを停止させている。つまり、マイコンとＡＤ変換回路との関係は１対１になっており、マイコン自身の制御によりバスサイクルを停止させるように制御している。従って、１対１の関係になっているため、ＡＤ変換回路の動作中にマイコンがバスサイクルを停止させる制御を行うことは非常に簡単である。
【００１２】
一方、図４に示したように、メモリ１１２や演算部１１３、解析部１０３等の複数の回路が備えられている場合には、ＡＤ変換部１１１との関係は１対１にならず、１対多の関係になる。そして、各回路は別個独立に動作を行うものであり、それぞれが異なるタイミングで動作することから、ＡＤ変換部１１１の動作中に各回路の停止制御を行うことは極めて難しいものになる。
【００１３】
そこで、本発明は、ＡＤ変換部以外に複数の回路を備えている場合に、各回路がＡＤ変換部に対してノイズによる影響を与えないようにすることを目的とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するために、本発明の請求項１の半導体試験装置は、被試験デバイスから入力したアナログデータをデジタルデータに変換するＡＤ変換部を備える半導体試験装置であって、前記ＡＤ変換部の動作周期のうち変換動作を行わない非変換期間の間に前記ＡＤ変換部以外の複数の回路を動作させるように制御するコントローラを備えたことを特徴とする。
【００１５】
この半導体試験装置によれば、コントローラはＡＤ変換部の非変換期間の間に他の複数の回路の動作制御を行っている。ＡＤ変換部はデジタルデータへの変換動作と他の回路への転送動作とを交互に周期的に行っており、このうち転送動作の期間を非変換期間として他の回路が動作するように制御している。これにより、複数の回路を備えるような場合であっても、ＡＤ変換部の変換動作に対して他の回路からノイズが影響を与えることがなくなる。
【００１６】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記複数の回路はデータを記憶するメモリを備え、前記コントローラは、前記ＡＤ変換部が変換動作を開始するための変換開始信号を出力するＡＤコントローラと、前記ＡＤ変換部が出力する変換動作が終了した旨を示す変換終了信号と前記変換開始信号とに基づいて、前記ＡＤ変換部と前記メモリとの間に設けられるバッファメモリと前記メモリとの間でデータ転送を行うように前記メモリを制御するメモリコントローラと、を備えていることを特徴とする。
【００１７】
この半導体試験装置によれば、ＡＤ変換部が変換したデータはバッファメモリに蓄積された後にメモリに記憶される。バッファメモリにある程度のデータ量を蓄積させた時点でデータ転送を行うように制御することで、１回の非変換期間の間に纏めてバッファメモリからメモリにデータの転送を行うことができるようになる。これにより、非変換期間の多くの時間をデータ転送が占めるようにすることができ、無駄な時間が少なくなる。従って、次回の非変換期間のときにはメモリを他の回路のために開放することができ、全体としての動作時間の短縮化を図ることができるようになる。
【００１８】
本発明の請求項３の半導体試験装置は、請求項２記載の半導体試験装置であって、前記メモリコントローラは、１回の前記非変換期間の間に前記バッファメモリと前記メモリとの間を転送可能な所定のデータ量のデータが前記バッファメモリに蓄積されたときに、前記バッファメモリと前記メモリとの間でデータ転送を行うように制御していることを特徴とする。
【００１９】
この半導体試験装置によれば、１回の非変換期間の間に転送可能な範囲のデータ量がバッファメモリに蓄積された時短でデータ転送を行うように制御している。これにより、１回の非変換期間の間を全てデータ転送の動作に割り当てられるため、無駄な時間はなくなる。
【００２０】
本発明の請求項４の半導体試験装置は、請求項２記載の半導体試験装置であって、前記コントローラは、前記変換開始信号に基づいて検出される前記変換動作を行う変換期間と前記メモリのリフレッシュタイミングとが重なるときには、このリフレッシュタイミングよりも前のまたは後の非変換期間に前記メモリのリフレッシュを行うように制御するリフレッシュコントローラを備えていることを特徴とする。
【００２１】
この半導体試験装置によれば、メモリのリフレッシュタイミングがＡＤ変換部の変換動作と重なるときには、この重なる変換期間よりも前または後の非変換期間の間にリフレッシュ動作を行うように制御している。これにより、リフレッシュ動作がＡＤ変換部の変換動作にノイズを与えることがなくなる。なお、リフレッシュタイミングは、通常は余裕を持たせているため、変換期間よりも後の非変換期間にリフレッシュ動作を行うようにしてもよい。
【００２２】
本発明の請求項５の半導体試験装置は、請求項２記載の半導体試験装置であって、前記複数の回路はバスの切り替え制御を行うバススイッチとデータを演算する演算部とを備え、前記コントローラは、前記変換開始信号と前記変換終了信号とに基づいて、データを解析する解析部との間でデータ転送が可能なように前記バススイッチを制御するバスコントローラと、前記変換開始信号と前記変換終了信号とに基づいて、前記演算を行うように前記演算部を制御する演算部コントローラと、を備えていることを特徴とする。
【００２３】
この半導体試験装置によれば、解析部との間でバスの切り替え制御を行うバススイッチと演算部の動作制御とを変換開始信号と変換終了信号とに基づいて行っている。これにより、解析部とバッファメモリとの間のデータ転送或いは演算部の演算を非変換期間の間に行うようにすることができ、これらの動作がＡＤ変換部の変換動作にノイズを与えることがなくなる。
【発明の効果】
【００２４】
本発明は、複数の回路を備えるような場合に、ＡＤコントローラが出力する変換開始信号とＡＤ変換部が出力する変換終了信号とに基づいて認識される非変換期間の間にＡＤ変換部以外の他の回路を動作させているため、これらの回路の動作が生じるノイズがＡＤ変換部に影響を与えることはない。このように、複数の回路を備えている場合であっても、変換開始信号と変換終了信号とに基づいて回路の動作制御がなされるため、極めて簡単な制御により、ＡＤ変換部にノイズが与えられないようにすることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体試験装置の概略構成を示すブロック図である。
【図２】コントローラを構成する各部を示すブロック図である。
【図３】リフレッシュコントローラを構成する各部を示すブロック図である。
【図４】従来の半導体試験装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について図面を参照して説明する。図１は本発明の半導体試験装置の概略構成を示している。この図において、本発明の半導体試験装置はＤＵＴ１とデジタイザ２と解析部３とを備えて概略構成している。ＤＵＴ１はＩＣやＬＳＩ等の被試験デバイスである。デジタイザ２はＤＵＴ１からアナログデータを入力して適宜の処理を行う装置である。解析部３はデジタイザ２で処理されたデータを解析するコンピュータである。解析部３が行う解析としては、主にＤＵＴ１の良否を示すパスフェイル判定があり、その他にも周波数解析等の任意の解析を行うことができる。
【００２７】
デジタイザ２について説明する。デジタイザ２はＡＤ変換部１１とメモリ１２と演算部１３とバススイッチ１４とコントローラ１５とバッファメモリ部１６とを備えて概略構成している。
【００２８】
ＡＤ変換部１１はＤＵＴ１から出力されるアナログデータをデジタルデータに変換するアナログデジタルコンバータである。ＡＤ変換部１１の動作としては主に２つがある。１つがアナログデータをデジタルデータに変換する動作（変換動作）であり、もう１つは変換したデータを他の回路に向けて転送する動作（転送動作）である。ＡＤ変換部１１は転送動作と変換動作とを交互に繰り返す動作周期となっている。そして、変換動作の開始のトリガとなる信号（変換開始信号）がコントローラ１５から出力され、ＡＤ変換部１１からは変換動作が終了した旨の信号（変換終了信号）がコントローラ１５に向けて出力される。
【００２９】
メモリ１２はＡＤ変換部１１が変換したデータ（デジタルデータ）を記憶する記憶手段である。このメモリ１２がデータを記憶する動作（ライト動作）およびデータを読み出す動作（リード動作）はコントローラ１５により制御される。コントローラ１５はメモリ１２に対してライト動作のためのライト制御信号およびリード動作のためのリード制御信号を出力し、メモリ１２はライト制御信号に応じてライト動作を行い、リード制御信号に応じてリード動作を行う。
【００３０】
演算部１３はＡＤ変換部１１から出力されるデータ或いはメモリ１２から読み出したデータに対して適宜の演算を行う。この演算としては、例えば平均化処理やフィルタリング処理等があり、当該処理を施したデータがメモリ１２に記憶され、或いは解析部３で解析される。また、解析部３が行うパスフェイル判定の一部または全部を演算部１３が行うようにすることもできる。
【００３１】
バススイッチ１４はＡＤ変換部１１と演算部１３とバッファメモリ部１６とが接続されるバスの切り替え制御を行っている。当該バスには解析部３も接続されており、解析部３との間で情報伝達が可能になっている。
【００３２】
コントローラ１５はＡＤ変換部１１とメモリ１２と演算部１３とバススイッチ１４とバッファメモリ部１６との動作制御を行う。図２に示すように、コントローラ１５はＡＤコントローラ２１とメモリコントローラ２２とバスコントローラ２３と演算部コントローラ２４とリフレッシュコントローラ２５とを備えて概略構成している。
【００３３】
ＡＤコントローラ２１はＡＤ変換部１１の動作制御を行うコントローラであり、クロック信号ＣＬＫのタイミングで動作を行う。前述したように、ＡＤ変換部１１は変換動作と転送動作とを周期的に繰り返して動作を行っているものであり、ＡＤコントローラ２１は各動作のタイミング制御を行っている。このために、ＡＤコントローラ２１はクロック信号ＣＬＫに基づいて所定サイクルごとに変換開始信号をＡＤ変換部１１に出力している。また、ＡＤコントローラ２１が出力する変換開始信号はメモリコントローラ２２とバスコントローラ２３と演算部コントローラ２４とリフレッシュコントローラ２５とに対しても出力されている。
【００３４】
メモリコントローラ２２はメモリ１２の動作制御を行うコントローラであり、前述したリード制御信号およびライト制御信号を出力する。メモリコントローラ２２はＡＤコントローラ２１から変換開始信号とＡＤ変換部１１から変換終了信号とを入力している。また、メモリコントローラ２２はバスコントローラ２３と演算部コントローラ２４とリフレッシュコントローラ２５と接続されており、各回路から制御がされるようになっている。
【００３５】
バスコントローラ２３はバススイッチ１４の切り替え制御を行うコントローラであり、解析部３から解析制御信号を入力し、またアクノレッジ信号を解析部３に出力する。解析制御信号は解析部３がメモリ１２からデータの読み出しを要求する信号であり、アクノレッジ信号は解析制御信号に応じてデータの読み出しを許可する信号になる。また、バスコントローラ２３はＡＤコントローラ２１から変換開始信号とＡＤ変換部１１から変換終了信号とを入力している。
【００３６】
演算部コントローラ２４は演算部１３の動作制御を行うコントローラであり、この演算部コントローラ２４の制御により演算部１３は所定の演算を行う。この演算部コントローラ２４はＡＤコントローラ２１からの変換開始信号とＡＤ変換部１１からの変換終了信号とを入力している。
【００３７】
リフレッシュコントローラ２５はメモリ１２のリフレッシュ制御を行うためのコントローラである。メモリ１２としてＤＲＡＭを用いているような場合には、定期的に電荷を補充するリフレッシュ動作が必要になる。このために、図３に示すように、リフレッシュコントローラ２５はタイミング記憶部４１とタイミング判定部４２と信号出力部４３とを備えている。
【００３８】
タイミング記憶部４１はリフレッシュ動作を行うタイミングを記憶しており、例えばリフレッシュ動作を行う周期を記憶している。タイミング判定部４２はＡＤコントローラ２１から入力する変換開始信号とタイミング記憶部４１に記憶されているリフレッシュタイミングとを比較判定して、次回のリフレッシュタイミングと変換期間（ＡＤ変換部１１が変換動作を行う期間）とが重なるか否かを判定する。信号出力部４３はタイミング判定部４２の制御によりリフレッシュ動作を行うためのリフレッシュ制御信号をメモリコントローラ２２に対して出力する。
【００３９】
図１に戻ってバッファメモリ部１６について説明する。バッファメモリ部１６はメモリ１２に転送されるデータ或いはメモリ１２から転送されるデータを一時的に蓄積するためのバッファであり、ライト用ＦＩＦＯ３１とリード用ＦＩＦＯ３２とフラグ信号生成部３３とを備えて概略構成している。ライト用ＦＩＦＯ３１はライト動作用のＦＩＦＯであり、ＡＤ変換部１１から出力されたデータを一時的に蓄積する。リード用ＦＩＦＯ３２はメモリ１２から読み出したデータを一時的に蓄積する。フラグ信号生成部３３はライト用ＦＩＦＯ３１およびリード用ＦＩＦＯ３２を監視しており、各ＦＩＦＯに所定量のデータが蓄積されたときにフラグ信号を生成して、コントローラ１５に対して出力を行う。なお、ライト用ＦＩＦＯ３１とリード用ＦＩＦＯ３２とは１つのＦＩＦＯ回路３０として構成してもよい。
【００４０】
以上の構成における複数の動作についてそれぞれ説明する。最初に、ＡＤ変換部１１が変換したデータをメモリ１２に記憶する動作について説明する。ＡＤコントローラ２１は所定サイクルごとに変換開始信号をＡＤ変換部１１に出力し、ＡＤ変換部１１はこのタイミングでデジタルデータへの変換動作を開始する。そして、変換動作終了後にＡＤ変換部１１はメモリ１２に向けて変換後のデータの転送を開始し、所定サイクル経過後に再び変換開始信号を入力して変換動作を開始する。
【００４１】
変換動作を行っている期間を変換期間（時間Ｔ１）とし、転送動作を行っている期間を非変換期間（時間Ｔ２）とする。非変換期間は転送動作を行っており、変換動作は行われない期間になる。なお、非変換期間の時間Ｔ２と変換期間の時間Ｔ１とを同じ時間に設定してもよいし、異なる時間に設定してもよい。
【００４２】
ＡＤ変換部１１とメモリ１２との間にはバッファメモリ部１６を設けており、ライト用ＦＩＦＯ３１に一時的にデータが蓄積される。このため、ＡＤ変換部１１から出力されたデータがメモリ１２に記憶されるためには、ＡＤ変換部１１からライト用ＦＩＦＯ３１にデータを蓄積する動作とライト用ＦＩＦＯ３１に蓄積されたデータをメモリ１２に転送して記憶する動作との２つに分かれることになる。
【００４３】
この２つの動作のうち、ライト用ＦＩＦＯ３１にデータを蓄積する動作は必ず非変換期間に行われる。つまり、この動作はＡＤ変換部１１からライト用ＦＩＦＯ３１に転送する動作（つまり、転送動作）になり、ライト用ＦＩＦＯ３１は順次データを蓄積していくだけの動作になることから、当該動作は非変換期間に行なわれる。
【００４４】
一方、メモリ１２はライト用ＦＩＦＯ３１からのデータの読み出しを行うが、この動作は２つの条件を満たしたときに行う。１つ目の条件は非変換期間の間であることであり、２つ目の条件はフラグ信号生成部３３からフラグ信号が出力されていること、である。これら２つの条件を具備したときに初めてメモリコントローラ２２からメモリ１２に対してライト制御信号が出力され、メモリ１２はライト用ＦＩＦＯ３１からデータを読み出してデータを記憶する。
【００４５】
１つ目の条件を説明する。メモリコントローラ２２はＡＤコントローラ２１から変換開始信号を入力しており、またＡＤ変換部１１から変換開始信号を入力している。変換開始信号と変換終了信号との間に変換動作が行われ、変換終了信号と変換開始信号との間に転送動作が行われる。従って、変換終了信号を入力してから変換開始信号を入力するまでの間が非変換期間になり、これら２つの信号により非変換期間を認識できる。メモリコントローラ２２は変換終了信号を入力したタイミングでライト制御信号をメモリ１２に対して出力し、変換開始信号を入力したタイミングでライト制御信号の出力を停止する（或いは、ライト動作の停止信号を出力する）。これにより、非変換期間の間のみメモリ１２の書き込み動作を行うように制御できる。
【００４６】
２つ目の条件を説明する。この条件は非変換期間の有効活用を図るための条件になる。メモリ１２はライト用ＦＩＦＯ３１に蓄積されているデータの読み出しを行うが、ライト用ＦＩＦＯ３１に蓄積されているデータが少ない場合には、１回の非変換期間の途中でデータの読み出し動作を完了し、残りの時間は動作を行わない時間となる。従って、この時間は単なる待ち時間となり、無駄な時間となる。このため、無用にバスを占有することになり、他の回路間のデータ転送を阻害することになる。
【００４７】
つまり、本来なら１回の非変換期間でライト用ＦＩＦＯ３１からデータを読み出して記憶できるところを、ライト用ＦＩＦＯ３１に蓄積されたデータが不十分であるために、２回以上の非変換期間を使用するようになり、その分メモリ１２の記憶動作に余分な時間を要する。従って、メモリ１２の記憶動作の時間が長くなり、この間は解析部３や演算部１３等の他の回路がメモリ１２にアクセスできなくなる。これにより、他の回路が動作するための時間も遅くなり、全体としての動作時間が長時間化する。
【００４８】
そこで、ライト用ＦＩＦＯ３１に十分なデータ量が蓄積されるまではメモリ１２が読み出しを行わないように制御する。これにより、１回の非変換期間の間に無駄な時間を生じないようにし、纏めて大量のデータを転送することができるようになる。従って、メモリ１２が早期に開放され、他の回路は早期にメモリ１２にアクセスすることができるようになるため、全体としての動作時間を短縮できるようになる。これが、非変換期間の有効活用である。
【００４９】
このために、フラグ信号生成部３３はライト用ＦＩＦＯ３１に１回の非変換期間でメモリ１２に転送可能な所定のデータ量のデータが蓄積されているか否かを監視しており、蓄積されたことを検出したときにフラグ信号をメモリコントローラ２２に対して出力する。メモリコントローラ２２はフラグ信号を入力し、且つ変換終了信号を入力してから変換開始信号を入力するまでの間であることを条件として、メモリ１２を制御してライト用ＦＩＦＯ３１からデータの読み出しを行わせる。
【００５０】
このとき、ライト用ＦＩＦＯ３１とメモリ１２との間のデータの転送速度（読み出し速度）を高速にしている。このために、データ転送としてバースト転送方式を採用している。バースト転送ではアドレスの指定を省略できるため、高速にデータ転送を行うことができる。これにより、１回の非変換期間の間に大量のデータ量が転送可能になり、フラグ信号生成部３３がフラグ信号を生成するまでの時間が長くなる。つまり、メモリ１２のデータ転送により占有される時間を極めて短いものとでき、他の回路のためにメモリ１２を開放できる時間が長くなる。従って、さらに全体としての動作時間を短縮化できるようになる。
【００５１】
以上より、ＡＤ変換部１１からメモリ１２にデータを記憶する動作は必ず非変換期間に行われるようになり、ＡＤ変換部１１の変換動作にメモリ１２の記憶動作に起因するノイズの影響が与えられることはない。しかも、ライト用ＦＩＦＯ３１に一時的にデータを蓄積して、１回の非変換期間の間に転送可能なデータ量が蓄積されるまではデータの読み出しを許可しないことで、非変換期間の有効活用を図れ、他の回路にメモリ１２を開放することができる。これにより、全体としての動作の高速化を図れるようになる。
【００５２】
ここでは、フラグ信号生成部３３が１回の非変換期間の間に転送可能なデータ量が蓄積された時点でフラグ信号を出力するようにしているが、１回の非変換期間の全てを使用するものでなくてもよい。例えば、１回の非変換期間の９０％を使用して転送可能なデータ量が蓄積されたとき、或いは８０％が蓄積されたとき等にフラグ信号を出力するようにしてもよい。この場合でも、ライト用ＦＩＦＯ３１を設けたことで、完全ではないにしても非変換期間の有効活用を図れる。
【００５３】
また、メモリ１２とライト用ＦＩＦＯ３１との間のデータ転送をバースト転送としているが、バースト転送を用いないものであってもよい。例えば、アドレス指定を省略しない通常のデータ転送のような場合であっても、ライト用ＦＩＦＯ３１にデータを蓄積してから纏めてメモリ１２に転送することで、非変換期間の有効活用を図れる。
【００５４】
次に、解析部３がメモリ１２のデータを読み出して解析を行う動作について説明する。解析部３がデータの解析を行うときには、メモリ１２からデータを読み出す。このために、解析部３はバスコントローラ２３に対して解析制御信号を出力する。
【００５５】
ここで、図１にも示しているように、メモリ１２と解析部３との間にリード用ＦＩＦＯ３２が設けてあり、解析部３がメモリ１２からデータを読み出すときには、メモリ１２から読み出したデータを一時的にリード用ＦＩＦＯ３２に蓄積し、その後解析部３がリード用ＦＩＦＯ３２に蓄積されたデータを読み出す。これら２つの動作により解析部３はメモリ１２のデータを読み出している。
【００５６】
まず、リード用ＦＩＦＯ３２に蓄積する動作について説明する。メモリ１２からデータを読み出してリード用ＦＩＦＯ３２に蓄積する動作は非変換期間の間に行うようにする。このため、バスコントローラ２３は解析部３から解析信号を入力したときにはメモリコントローラ２２に対してメモリ１２からの読み出しを要求する。メモリコントローラ２２は、ＡＤコントローラ２１からの変換開始信号とＡＤ変換部からの変換終了信号とに基づいて非変換期間を認識しており、非変換期間であり且つバスコントローラ２３からの要求を入力したときに、メモリ１２に対してリード制御信号を出力する。
【００５７】
このリード制御信号に基づいて、メモリ１２から読み出されたデータはリード用ＦＩＦＯ３２に蓄積されていく。そして、メモリコントローラ２２は変換開始信号を入力したときにリード制御信号の出力を停止し、或いはリード動作を停止する信号を出力することで、メモリ１２からリード用ＦＩＦＯ３２へのデータ転送は行われなくなる。これにより、非変換期間の間にリード用ＦＩＦＯ３２にデータが蓄積される。
【００５８】
次に、解析部３がリード用ＦＩＦＯ３２からデータを読み出す動作について説明する。バスコントローラ２３はＡＤコントローラ２１から出力される変換開始信号とＡＤ変換部から出力される変換終了信号とに基づいて非変換期間を認識する。そして、フラグ信号生成部３３からフラグ信号を入力したときにバススイッチ１４を切り替えて、同時に解析部３に対してアクノレッジ信号を出力する。
【００５９】
フラグ信号生成部３３はリード用ＦＩＦＯ３２のデータ量の監視も行っており、リード用ＦＩＦＯ３２に蓄積されたデータが１回の非変換期間の間に転送可能な所定のデータ量であるか否かを判定し、当該データ量以上であると判定したときにフラグ信号を出力している。このため、リード用ＦＩＦＯ３２から解析部３に転送されるデータは１回の非変換期間の間の全てをデータ転送に割り当てることができ、非変換期間の有効活用ができるようになる。また、メモリ１２とリード用ＦＩＦＯ３２との間のデータ転送およびリード用ＦＩＦＯ３２と解析部３との間のデータ転送はバースト転送により行うようになし、高速転送を行っている。
【００６０】
以上説明したように、解析部３がメモリ１２のデータを読み出すときには、非変換期間の間にデータを読み出すようにしていることから、バススイッチ１４の切り替えによるノイズの影響が変換動作に与えられることはない。また、非変換期間の有効活用を図っているため、他の回路に対してメモリ１２を開放する時間を多くすることができ、全体としての動作時間が短縮化する。
【００６１】
なお、この例では、解析部３からの解析制御信号をコントローラ１５に入力して、変換期間の間にアクノレッジ信号を出力しないようにしているが、変換期間の間にはコントローラ１５から解析部３に対して解析制御信号を出力しないように制御するようにしてもよい。
【００６２】
次に、演算部１３が演算を行う動作について説明する。演算部１３が演算を行うときには、メモリ１２からデータを読み出す。この動作については、解析部３がメモリ１２からデータを読み出す動作と同じであり、非変換期間であり且つフラグ信号を入力しているときにのみリード用ＦＩＦＯ３２からデータの読み出しを行うようにしている。演算部コントローラ２４はこの制御を行うための信号（演算制御信号）をメモリコントローラ２２に対して出力する。
【００６３】
演算部コントローラ２４は演算部１３の演算動作の制御も行っている。演算部１３は演算部コントローラ２４から出力された演算制御信号により演算動作を開始し、且つ終了するようにしている。このとき、ＡＤコントローラ２１から出力される変換開始信号とＡＤ変換部１１から出力される変換終了信号とに基づいて、非変換期間の間のみ演算部１３が動作するように制御する。これにより、変換期間に演算部１３が動作することがなくなり、演算動作により生じるノイズがＡＤ変換部１１の変換動作に影響を与えることはない。
【００６４】
次に、リフレッシュ動作について説明する。リフレッシュコントローラ２５はメモリ１２のリフレッシュ動作を制御しており、このリフレッシュ動作も非変換期間にのみ行うようにする。ここでは、変換期間とリフレッシュタイミングとが重なるような場合には、本来のリフレッシュタイミングよりも前もってリフレッシュを行うようにしている。
【００６５】
図３に示すようにタイミング記憶部４１にはリフレッシュタイミングが記憶されており、タイミング判定部４２はＡＤコントローラ２１から出力される変換開始信号とリフレッシュタイミングとに基づいて次回のリフレッシュタイミングと変換期間とが重なるか否かを判定する。このために、予めタイミング判定部４２には変換期間の時間Ｔ２を記憶しておく。なお、この時間Ｔ２を記憶するものでなくてもよく、その場合には、ＡＤ変換部１１から変換終了信号を入力して、変換期間を認識するようにする。
【００６６】
そして、タイミング判定部４２が次回のリフレッシュタイミングと変換期間とが重なることを検出した場合には、次回のリフレッシュタイミングよりも前の非変換期間にリフレッシュ動作を行うように制御する。このリフレッシュタイミングよりも前の非変換期間のタイミングで、メモリコントローラ２２に対してリフレッシュ動作を行う制御信号（リフレッシュ制御信号）を出力するように信号出力部４３を制御する。そして、信号出力部４３はリフレッシュ制御信号をメモリコントローラ２２に対して出力し、メモリコントローラ２２はリフレッシュ動作を行うようにメモリ１２を制御する。また、リフレッシュの周期に予め余裕を持たせておけば、次回のリフレッシュタイミングと変換期間とが重なることを検出したときに、次回のリフレッシュタイミングよりも後の非変換期間にリフレッシュ動作を行うように制御してもよい。
【００６７】
メモリコントローラ２２は変換開始信号と変換終了信号とに基づいて非変換期間を認識し、この非変換期間であり且つリフレッシュ制御信号を入力したときに、メモリ１２のリフレッシュ動作を行う。従って、リフレッシュ動作は非変換期間の間に行なわれるため、メモリ１２のリフレッシュ動作に起因するノイズがＡＤ変換部１１の変換動作に与えられることはない。
【００６８】
以上において、解析部３が解析を行うときおよび演算部１３が演算を行うときには、メモリ１２からデータを読み出しているが、ＡＤ変換部１１から直接的にデータを入力するものであってもよい。ＡＤ変換部１１は非変換期間にデータの出力を行っているため、変換動作にノイズの影響が与えられることはない。
【符号の説明】
【００６９】
１    ＤＵＴ                ２    デジタイザ
３    解析部                １１    ＡＤ変換部
１２    メモリ                １３    演算部
１４    バススイッチ            １５    コントローラ
１６    バッファメモリ部        ２１    ＡＤコントローラ
２２    メモリコントローラ        ２３    バスコントローラ
２４    演算部コントローラ        ２５    リフレッシュコントローラ
３１    ライト用ＦＩＦＯ        ３２    リード用ＦＩＦＯ
３３    信号出力部            ４１    タイミング記憶部
４２    タイミング判定部        ４３    信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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