(57)【要約】【課題】相補信号による差動出力のバイアス電圧のオフセットの入力信号に対する変化を抑制すること。【解決手段】ベースに入力信号Ｖｉｎが入力される第１トランジスタＱ１と、ベースに前記入力信号を平滑化した平滑信号Ｖａｖｇが入力され、エミッタが前記第１トランジスタのエミッタと共通接続された第２トランジスタＱ２と、前記第１トランジスタおよび前記第２トランジスタのコレクタに接続され、相補出力をなす第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２と、前記第１トランジスタおよび前記第２トランジスタのそれぞれのコレクタと前記第２トランジスタのベースとの電位差をそれぞれ一定に保つ電位差生成回路２０と、を具備する電子回路。【選択図】図７
2011217237.tif 000002
【特許請求の範囲】
【請求項１】
ベースに入力信号が入力される第１トランジスタと、
ベースに前記入力信号を平滑化した平滑信号が入力され、エミッタが前記第１トランジスタのエミッタと共通接続された第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのコレクタに接続され、相補出力をなす第１出力端子および第２出力端子と、
前記第１トランジスタおよび前記第２トランジスタのそれぞれのコレクタと前記第２トランジスタのベースとの電位差をそれぞれ一定に保つ電位差生成回路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第１トランジスタのエミッタおよび前記第２トランンジスタのエミッタとを共通接続するノードと、前記第１トランジスタおよび前記第２トランジスタそれぞれのエミッタとの間に、前記相補信号のオフセットを設定するための抵抗がそれぞれ接続されてなることを特徴とする請求項１記載の電子回路。
【請求項３】
エミッタがそれぞれ前記第１トランジスタおよび前記第２トランジスタに接続され、コレクタがそれぞれ前記第１出力端子および第２出力端子に接続され、ベースが前記電位差生成回路の出力に接続された第３トランジスタおよび第４トランジスタを具備することを特徴とする請求項１または２記載の電子回路。
【請求項４】
前記電位差生成回路は、ボルテージフォロア回路と、前記ボルテージフォロア回路の出力と入力との間に接続されたダイオードと、を有することを特徴とする請求項１から３のいずれか一項記載の電子回路。
【請求項５】
前記平滑信号は、前記入力信号が接続された、抵抗およびコンデンサからなる平滑回路により生成されることを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記入力信号は、トランスインピーダンスアンプの出力信号であることを特徴とする請求項１から５のいずれか一項記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、差動増幅回路を有する電子回路に関する。
【背景技術】
【０００２】
特許文献１には、トランスインピーダンスアンプ（ＴＩＡ）の出力信号を差動増幅回路を用い差動増幅し、相補信号を出力する電子回路が記載されている。特許文献１においては、ＴＩＡの出力信号を差動増幅回路の１つの入力端子に入力する。ＴＩＡの出力信号をローパスフィルタを用い平滑化した信号を差動増幅回路のもう一つの入力端子に入力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３２０２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような電子回路において、差動増幅回路の入力段のトランジスタがブレークダウン領域で動作する場合、相補信号による差動出力のバイアス電圧のオフセットが入力信号のレベルに応じ変化するという課題がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、相補信号による差動出力のバイアス電圧のオフセットの入力信号に対する変化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ベースに入力信号が入力される第１トランジスタと、ベースに前記入力信号を平滑化した平滑信号が入力され、エミッタが前記第１トランジスタのエミッタと共通接続された第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのコレクタに接続され、相補出力をなす第１出力端子および第２出力端子と、前記第１トランジスタおよび前記第２トランジスタのそれぞれのコレクタと前記第２トランジスタのベースとの電位差をそれぞれ一定に保つ電位差生成回路と、を具備することを特徴とする電子回路である。本発明によれば、出力信号のオフセットの入力信号に対する変化を抑制することができる。
【０００７】
上記構成において、前記第１トランジスタのエミッタおよび前記第２トランンジスタのエミッタとを共通接続するノードと、前記第１トランジスタおよび前記第２トランジスタそれぞれのエミッタとの間に、前記相補信号のオフセットを設定するための抵抗がそれぞれ接続されてなる構成とすることができる。
【０００８】
上記構成において、エミッタがそれぞれ前記第１トランジスタおよび前記第２トランジスタに接続され、コレクタがそれぞれ前記第１出力端子および前記第２出力端子に接続され、ベースが前記電位差生成回路の出力に接続された第３トランジスタおよび第４トランジスタを具備する構成とすることができる。
【０００９】
上記構成において、前記電位差生成回路は、ボルテージフォロア回路と、前記ボルテージフォロア回路の出力と入力との間に接続されたダイオードと、を有する構成とすることができる。
【００１０】
上記構成において、前記平滑信号は、前記入力信号が接続された、抵抗およびコンデンサからなる平滑回路により生成される構成とすることができる。
【００１１】
上記構成において、前記入力信号は、トランスインピーダンスアンプの出力信号である構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、相補信号による差動出力のバイアス電圧のオフセットの入力信号に対する変化を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、比較例に係る電子回路の回路図である。
【図２】図２は、比較例１または実施例に係る電子回路が用いられる回路を示すブロック図である。
【図３】図３は、入力電流に対する第１トランジスタＱ１および第２トランジスタＱ２のＶｃｅ１およびＶｃｅ２をシミュレーションした結果を示す図である。
【図４】図４は、トランジスタＱ１およびＱ２に用いるバイポーラトランジスタのＶｃｅに対するコレクタ電流Ｉｃを示す図である。
【図５】図５は、比較例における出力信号のオフセットを入力電流に対し示した図である。
【図６】図６は、実施例１に係る電子回路の回路図である。
【図７】図７は、実施例２に係る電子回路の回路図である。
【図８】図８は、実施例２に係る電子回路における入力電流に対するトランジスタＱ１のＶｃｅ１をシミュレーションした結果を示す図である。
【図９】図９は、実施例２に係る電子回路における入力電流に対する相補信号のオフセットをシミュレーションした結果を示す図である。
【図１０】図１０は、実施例３に係る電子回路の回路図である。
【発明を実施するための形態】
【００１４】
まず、比較例について説明する。図１は、比較例に係る電子回路の回路図である。比較例に係る電子回路１０１は、差動増幅回路１０、平滑回路１２および電源回路１４を備えている。電子回路１０１の入力端子ＩＮには、ＴＩＡ４０が接続されている。ＴＩＡ４０はアンプ４２と帰還抵抗Ｒｔｉａを備えている。ＴＩＡ４０にはフォトダイオード５０の出力電流が入力する。ＴＩＡ４０は、フォトダイオード５０の出力電流を入力電流として電圧信号に変換し、出力信号を入力端子ＩＮに出力する。平滑回路１２は、入力端子Ｉｎとグランドとの間に、第３抵抗ＲａｖｇとキャパシタＣａｖｇとが直列に接続されている。入力端子Ｉｎに入力された入力信号Ｖｉｎは、平滑回路１２により平滑化され、第３抵抗ＲａｖｇとキャパシタＣａｖｇとの間のノードから平滑信号Ｖａｖｇとして出力される。つまり、第３抵抗Ｒａｖｇは、入力信号Ｖｉｎが入力し平滑信号Ｖａｖｇが出力する。このように、平滑信号Ｖａｖｇは、入力信号Ｖｉｎが接続された、抵抗ＲａｖｇおよびコンデンサＣａｖｇからなる平滑回路１２により生成される。電源回路１４は、電源Ｖｃｃとグランドとの間に、抵抗Ｒ３、Ｒ４および電流源Ｉ２が直列に接続されている。電源回路１４は、抵抗Ｒ３とＲ４との間のノードに一定の電圧Ｖｎ１を供給する。
【００１５】
差動増幅回路１０は、第１トランジスタＱ１〜第４トランジスタＱ４、第１抵抗Ｒ１、第２抵抗Ｒ２、抵抗ＲＬ１およびＲＬ２並びに電流源Ｉ１を備えている。第１トランジスタＱ１のエミッタは第１抵抗Ｒ１と電流源Ｉ１を直列に介し接地されている。第１トランジスタＱ１のベースには入力信号Ｖｉｎが入力する。第１トランジスタＱ１のコレクタは第３トランジスタＱ３のエミッタに接続されている。第３トランジスタＱ３のベースはノードＮ１に接続されている。第３トランジスタＱ３のコレクタは抵抗ＲＬ１を介し電源Ｖｃｃに接続されている。第３トランジスタＱ３のコレクタと抵抗ＲＬ１との間に第１出力端子ＯＵＴ１が設けられている。このように、第１トランジスタＱ１においては、コレクタが電源Ｖｃｃに接続され、エミッタがグランドに接続され、ベースに入力信号Ｖｉｎが入力する。
【００１６】
同様に、第２トランジスタＱ２のエミッタは第２抵抗Ｒ２と電流源Ｉ２を介し接地されている。第２トランジスタＱ２のベースには平滑信号Ｖａｖｇが入力する。第２トランジスタＱ２のコレクタは第４トランジスタＱ４のエミッタに接続されている。第４トランジスタＱ４のベースはノードＮ１に接続されている。第４トランジスタＱ４のコレクタは抵抗ＲＬ２を介し電源Ｖｃｃに接続されている。第４トランジスタＱ４のコレクタと抵抗ＲＬ２との間に第２出力端子ＯＵＴ２が設けられている。このように、第２トランジスタＱ２は、コレクタが電源Ｖｃｃに接続され、エミッタがグランドに接続され、ベースに平滑信号Ｖａｖｇが入力する。
【００１７】
第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、第１トランジスタＱ１および第２トランジスタＱ２のコレクタと電源Ｖｃｃとの間に設けられ、相補信号Ｖｏｕｔ１およびＶｏｕｔ２を出力する。つまり、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、相補出力をなす。第３トランジスタＱ３および第４トランジスタＱ４のベースは共通にノードＮ１に接続されており、ノードＮ１には電源回路１４により電圧Ｖｎ１が供給されている。つまり、第３トランジスタＱ３および第４トランジスタＱ４においては、エミッタがそれぞれ第１トランジスタおよび第２トランジスタに接続され、コレクタがそれぞれ第１出力端子および第２出力端子に接続されている。これにより、第１トランジスタＱ１および第２トランジスタＱ２のコレクタには電圧Ｖｎ１からそれぞれ第３トランジスタＱ３および第４トランジスタＱ４のベース−エミッタ電圧Ｖｂｅを差し引いた電圧が供給される。
【００１８】
第１トランジスタＱ１と第２トランジスタＱ２のエミッタはノードＮ２において共通接続されている。平滑回路１２の第３抵抗Ｒａｖｇを流れる電流Ｉａｖｇによる平滑信号Ｖａｖｇの電圧降下分を、第１抵抗Ｒ１および第２抵抗Ｒ２に差を持たせることにより補償している。つまり、第１トランジスタＱ１および第２トランジスタＱ２とグランドとの間に、それぞれ、差動信号のオフセットを所望にするための第１抵抗Ｒ１および第２抵抗Ｒ２が接続されている。つまり、ノードＮ２と第１トランジスタＱ１および第２トランジスタＱ２それぞれのエミッタとの間に、相補信号のオフセットを設定するための抵抗Ｒ１およびＲ２がそれぞれ接続されている。平滑信号Ｖａｖｇが入力信号Ｖｉｎより電圧降下するため、第２トランジスタＱ２のベース電圧は第１トランジスタＱ１より小さくなる。すなわち、第２トランジスタＱ２のコレクターエミッタ間のインピーダンスが大きくなる。第２抵抗Ｒ２の抵抗値を第１抵抗Ｒ１より小さくすることにより、第２トランジスタＱ２のコレクタ電流Ｉｃ２を第１トランジスタＱ１のコレクタ電流Ｉｃ１とほぼ同じに設定する。これにより、相補信号Ｖｏｕｔ１およびＶｏｕｔ２のオフセットをほぼ０とすることができる。なお、相補信号Ｖｏｕｔ１およびＶｏｕｔ２のオフセットをほぼ０とするため、抵抗ＲＬ１とＲＬ２の抵抗値は同じであることが好ましい。また、第１抵抗Ｒ１および第２抵抗Ｒ２を適切に設定することにより相補信号Ｖｏｕｔ１およびＶｏｕｔ２のオフセットを所望の値とすることができる。
【００１９】
例えば、ＰＯＮ（Passive Optical Network）方式等の光通信システムでは、フォトダイオード５０に入力する光信号の強度が、通信相手により大きく異なる。このような場合でも、差動増幅回路１０が、ＴＩＡ４０の出力信号Ｖｉｎと平滑信号Ｖａｖｇとを差動増幅し、相補信号を出力することにより、光信号の強度によらず、適切な相補信号を出力することができる。
【００２０】
しかしながら、比較例に係る電子回路１０１では、ノードＮ１の電圧Ｖｎ１が電源回路１４により固定されている。このため、第１トランジスタＱ１および第２トランジスタＱ２のコレクタには電圧Ｖｎ１からそれぞれ第３トランジスタＱ３および第４トランジスタＱ４のベース−エミッタ電圧Ｖｂｅを差し引いた電圧が印加される。
【００２１】
図２は、比較例１または実施例に係る電子回路１０１または１００が用いられる回路を示すブロック図である。回路１１０は、ＴＩＡ４０、電子回路１０１または１００、バッファ回路７０、７２および７４を備えている。ＴＩＡ４０への入力信号がＤｉｎである。最終段のバッファ回路７４の出力信号が相補信号Ｄｏｕｔ１およびＤｏｕｔ２である。電子回路１０１または１００の出力相補信号Ｖｏｕｔ１およびＶｏｕｔ２においては出力オフセットが小さいため、所望の利得を得るため電子回路１０１または１００の後段に１または複数のバッファ回路７０から７４を設けている。電子回路１０１または１００において、所望の利得が得られる場合、バッファ回路７０から７４は設けなくともよい。
【００２２】
図３は、ＴＩＡ４０の入力電流である入力電流Ｉｉｎに対する第１トランジスタＱ１および第２トランジスタＱ２のコレクタ−エミッタ電圧Ｖｃｅ１およびＶｃｅ２をシミュレーションした結果を示す図である。図３のように、入力電流Ｉｉｎが変化すると、第１トランジスタＱ１および第２トランジスタＱ２のコレクタ−エミッタ電圧Ｖｃｅ１およびＶｃｅ２は大きく変化する。例えば、コレクタ−エミッタ電圧Ｖｃｅ１およびＶｃｅ２は図３のΔＶｃｅ変化する。なお、平滑信号Ｖａｖｇの電圧レベルが入力信号Ｖｉｎの電圧レベルに比べ第３抵抗Ｒａｖｇでの電圧降下分低いため、Ｖｃｅ２は、Ｖｃｅ１より大きくなるように第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値がそれぞれ設定されている。
【００２３】
図４は、第１トランジスタＱ１および第２トランジスタＱ２に用いるバイポーラトランジスタのコレクタ−エミッタ電圧Ｖｃｅに対するコレクタ電流Ｉｃを示す図である。第１トランジスタＱ１および第２トランジスタＱ２としては、エミッタサイズが３．２μｍ×１．１μｍのＩｎＰ系ＨＢＴ（Heterojunction Bipolar Transistor）を用いている。ベース電流Ｉｂｅは０Ａから１００μＡまで１２．５μＡステップで印加している。図４のように、コレクタ−エミッタ電圧Ｖｃｅが２Ｖ程度となると、破線楕円のようにブレークダウンが生じている。
【００２４】
図５は、図２の比較例における相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットを入力電流Ｉｉｎに対し示した図である。ここで、オフセットは、相補信号Ｄｏｕｔ１とＤｏｕｔ２とのゼロ点のずれを示している。図５において、黒丸はシミュレーション結果を示し、実線は測定結果を示している。測定およびシミュレーションは、第１トランジスタＱ１〜第４トランジスタＱ４として図４の特性を有するトランジスタを用いた。測定およびシミュレーションにおいて、電圧Ｖｎ１および電源電圧Ｖｃｃはそれぞれ−０．６Ｖおよび−５．２Ｖ、第３抵抗Ｒａｖｇ、第１抵抗Ｒ１、第２抵抗Ｒ２、抵抗ＲＬ１およびＲＬ２の抵抗値はそれぞれ５８．８Ω、１２．５Ω、２００Ωおよび２００Ω、キャパシタＣａｖｇの容量値は２．２ｎＦとした。図５のように、入力電流Ｉｉｎが小さい場合、第１トランジスタＱ１および第２トランジスタＱ２のコレクタ−エミッタ電圧Ｖｃｅが大きくなる。これにより、図３の破線楕円のように、ブレークダウンが生じる。よって、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットが大きくなる。このように、比較例においては、第１トランジスタＱ１および第２トランジスタＱ２のブレークダウン電圧が低い場合、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットが入力信号に対し変化してしまう。よって、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットを所望の値に維持することが難しい。
【００２５】
以下、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットの入力信号に対する変化を抑制する実施例を説明する。
【実施例１】
【００２６】
図６は、実施例１に係る電子回路の回路図である。図６のように、実施例１の電子回路１００では、比較例の図１に対し、電源回路１４が、電位差生成回路２０に置き換わっている。電位差生成回路２０は、差動増幅回路２２を含むボルテージフォロア回路を有している。差動増幅回路２２の正相入力端子に、平滑信号Ｖａｖｇが入力し、差動増幅回路２２の出力端子と差動増幅回路２２の逆相入力端子との間に、出力端子から逆相入力端子に向けて順方向にダイオードＤ１およびＤ２が接続されている。このように、ボルテージフォロア回路の出力と負側の入力との間にダイオードが接続されている。電位差生成回路２０の出力は、ノードＮ１に接続されている。電位差生成回路２０の出力電圧Ｖｎ１は、平滑信号Ｖａｖｇの電圧レベルよりダイオードＤ１およびＤ２の各々のターンオン電圧Ｖｄの２倍高くなる。つまり、Ｖｎ１＝Ｖａｖｇ＋２×Ｖｄとなる。このように、電位差生成回路２０は、平滑信号ＶａｖｇとノードＮ１の電圧Ｖｎ１を同じ電位差に保つ。電位差は、例えばダイオードの個数を任意とすることで、ダイオードの個数分とすることができる。
【００２７】
第１トランジスタＱ１〜第４トランジスタＱ４のベース−エミッタ電圧Ｖｂｅは一定である（例えば、０．７Ｖ程度）。これより、第２トランジスタＱ２のコレクタ−エミッタ電圧Ｖｃｅ２を、ほぼ２×Ｖｄとすることができる。入力信号Ｖｉｎの電圧レベルは平滑信号Ｖａｖｇの電圧レベルより第３抵抗Ｒａｖｇの電圧降下分高い。よって、第１トランジスタＱ１のコレクタ−エミッタ電圧Ｖｃｅ１は、２×Ｖｄから第３抵抗Ｒａｖｇの電圧降下分高い電圧となる。
【００２８】
実施例１によれば、電位差生成回路２０が、第１トランジスタＱ１および第２トランジスタＱ２のそれぞれのコレクタと第２トランジスタＱ２のベース（つまり平滑信号の電位）との電位差を一定に保つ。これにより、入力電流Ｉｉｎによらず、第１トランジスタＱ１および第２トランジスタＱ２のコレクタ−エミッタ電圧Ｖｃｅをほぼ一定に維持することができる。よって、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２からの相補信号Ｖｏｕｔ１およびＶｏｕｔ２のオフセットの入力電流に依存した変化を抑制することができる。
【実施例２】
【００２９】
実施例２は、実施例１の具体的な例である。図７は、実施例２に係る電子回路の回路図である。ＴＩＡおよびフォトダイオードは図示を省略している。電位差生成回路２０は、２段の差動増幅回路構成となっており、差動増幅回路２４および２６並びにエミッタフォロア回路２８を有している。１段目の差動増幅回路２４は、トランジスタＱ５〜Ｑ８、抵抗Ｒ１１およびＲ１２並びに電流源Ｉ２およびＩ３を備えている。電源Ｖｃｃとグランドの間に、抵抗Ｒ１１、トランジスタＱ７、Ｑ５および電流源Ｉ２が直列に接続されている。トランジスタＱ５のエミッタは電流源Ｉ２を介し接地され、トランジスタＱ５のコレクタはトランジスタＱ７のエミッタに接続されている。トランジスタＱ７のコレクタは抵抗Ｒ１１を介し電源Ｖｃｃに接続されている。同様に、電源Ｖｃｃとグランドの間に、抵抗Ｒ１２、トランジスタＱ８、Ｑ６および電流源Ｉ２が直列に接続されている。トランジスタＱ６のエミッタは電流源Ｉ２を介し接地され、トランジスタＱ６のコレクタはトランジスタＱ８のエミッタに接続されている。トランジスタＱ８のコレクタは抵抗Ｒ１２を介し電源Ｖｃｃに接続されている。トランジスタＱ７およびＱ８のベースはノードＮ１と同電位に接続されている。トランジスタＱ５のベースには平滑信号Ｖａｖｇが入力する。トランジスタＱ７およびＱ８のベースは直列接続されたダイオードＤ２、Ｄ１のアノード側に接続される。ダイオードＤ２、Ｄ１のカソード側は電流源Ｉ３を介し接地される。ダイオードＤ１と電流源Ｉ３との間のノードがトランジスタＱ６のベースに接続される。
【００３０】
エミッタフォロア回路２８は、トランジスタＱ９およびＱ１０、ダイオードＤ３およびＤ４並びに電流源Ｉ４およびＩ５を備えている。電源Ｖｃｃとグランドとの間にトランジスタＱ９、ダイオードＤ３および電流源Ｉ４が接続されている。トランジスタＱ９のコレクタは電源Ｖｃｃに接続される。トランジスタＱ９のベースは、トランジスタＱ８のコレクタと抵抗Ｒ１２との間のノードに接続される。トランジスタＱ９のエミッタはダイオードＤ３のアノードに接続される。ダイオードＤ３のカソードは電流源Ｉ４を介し接地される。同様に、電源とグランドとの間にトランジスタＱ１０、ダイオードＤ４および電流源Ｉ５が接続されている。ダイオードＤ３およびＤ４は、レベル合わせのためのダイオードであり、それぞれ複数でもよい。トランジスタＱ１０のコレクタは電源Ｖｃｃに接続される。トランジスタＱ１０のベースは、トランジスタＱ７のコレクタと抵抗Ｒ１１との間のノードに接続される。トランジスタＱ１０のエミッタはダイオードＤ４のアノードに接続される。ダイオードＤ４のカソードは電流源Ｉ５を介し接地される。
【００３１】
エミッタフォロア回路２８で増幅された信号は２段目の差動増幅回路２６に入力する。差動増幅回路２６は、トランジスタＱ１１およびＱ１２、抵抗Ｒ２１およびＲ２２並びに電流源Ｉ６を備えている。トランジスタＱ１１のコレクタは抵抗Ｒ２１を介し電源Ｖｃｃに接続され、エミッタは電流源Ｉ６を介し接地される。同様に、トランジスタＱ１２のコレクタは抵抗Ｒ２２を介し電源Ｖｃｃに接続され、エミッタは電流源Ｉ６を介し接地される。トランジスタＱ１１のコレクタと抵抗Ｒ２１との間のノードはノードＮ１と同電位に接続される。
【００３２】
実施例２のように、２段の差動増幅回路２４および２６を用い電位差生成回路２０を構成することもできる。
【００３３】
図８は、実施例２に係る電子回路におけるＴＩＡ４０の入力電流Ｉｉｎに対する第１トランジスタＱ１のコレクタ−エミッタ電圧Ｖｃｅ１をシミュレーションした結果を示す図である。シミュレーションにおいて、トランジスタＱ１〜Ｑ１２は図３と同じ特性を有するＩｎＰ系のＨＢＴとし、温度は４５℃とした。また、ダイオードＤ１〜Ｄ４のターンオン電圧Ｖｄは約０．７Ｖ、負荷抵抗Ｒ１１およびＲ１２の抵抗値はそれぞれ３．２ｋΩ、Ｒ２１およびＲ２２の抵抗値はそれぞれ３ｋΩとした。なお、抵抗Ｒ２２の代わりに負荷ダイオードを用いてもよい。図８の実線は電源電圧が５．２Ｖ、破線は電源電圧が５．２Ｖ−１０％に増加した場合、点線は電源電圧が５．２Ｖ＋１０％に減少した場合を示している。図８のように入力電流Ｉｉｎが変化してもコレクタ−エミッタ電圧Ｖｃｅ１をほぼ一定とすることができる。
【００３４】
図９は、実施例２に係る電子回路を図２に用いた電子回路における入力電流Ｉｉｎに対する出力信号のオフセットをシミュレーションした結果を示す図である。実線、破線および点線はそれぞれ電源電圧が５．２Ｖ、５．２Ｖ−１０％および５．２Ｖ＋１０％を示している。図９のように、入力電流Ｉｉｎが変化しても出力信号のオフセットはほとんど変化しない。以上のように、実施例２に係る電子回路を図２の回路に用いることで、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットの変化を抑制した電子回路を実現することができた。
【実施例３】
【００３５】
実施例３は実施例２を簡略化した例である。図１０は，実施例３に係る電子回路の回路図である。図１０のように、電位差生成回路２０ａはトランジスタＱ５〜Ｑ７、抵抗Ｒ５並びに電流源Ｉ２およびＩ３を備えている。電源Ｖｃｃとグランドの間に、トランジスタＱ７、Ｑ５および電流源Ｉ２が直列に接続されている。トランジスタＱ５のエミッタは電流源Ｉ２を介し接地され、トランジスタＱ５のコレクタはトランジスタＱ７のエミッタに接続されている。トランジスタＱ７のコレクタは電源Ｖｃｃに接続されている。同様に、電源Ｖｃｃとグランドの間に、抵抗Ｒ５、トランジスタＱ６および電流源Ｉ２が直列に接続されている。トランジスタＱ６のエミッタは電流源Ｉ２を介し接地され、トランジスタＱ６のコレクタは抵抗Ｒ５を介し電源Ｖｃｃに接続されている。トランジスタＱ７のベースと、抵抗Ｒ５とトランジスタＱ６のコレクタとの間のノード（信号Ｂｏｕｔ）と、はノードＮ１と同電位に接続されている。トランジスタＱ５のベースに信号Ｂｉｎ（実施例２の平滑信号Ｖａｖｇに相当）が入力する。トランジスタＱ７のベースは直列接続されたダイオードＤ２、Ｄ１のアノード側に接続される。ダイオードＤ２、Ｄ１のカソード側は電流源Ｉ３を介し接地される。ダイオードＤ１と電流源Ｉ３との間のノード（信号Ｄｉｎ´）がトランジスタＱ６のベースに接続される。
【００３６】
このように、電位差生成回路２０ａは、信号ＢｉｎおよびＢｉｎ´が入力し、信号Ｂｏｕｔを出力する差動増幅回路２２を有している。電位差生成回路２０ａの出力信号Ｂｏｕｔは、ダイオードＤを介し信号Ｂｉｎ´として差動増幅回路２２に入力する（トランジスタＱ６のベースに入力する）。これにより、信号Ｂｏｕｔは、信号Ｂｉｎ´に対し、ダイオードＤ１およびＤ２のターンオン電圧分の電位差を保つことができる。したがって、実施例３のように、電位差生成回路２０ａを簡単に構成することもできる。
【００３７】
実施例１から実施例３においては、相補信号Ｄｏｕｔ１およびＤｏｕｔ２のオフセットを抑制するように第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を設定しているが、オフセットを所望の値になるように第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を設定してもよい。
【００３８】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００３９】
２０        電位差生成回路
Ｄ１、Ｄ２  ダイオード
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
Ｑ１        第１トランジスタ
Ｑ２        第２トランジスタ
Ｑ３        第３トランジスタ
Ｑ４        第４トランジスタ
Ｒ１        第１抵抗
Ｒ２        第２抵抗
Ｒａｖｇ    第３抵抗
【図１】
2011217237.tif 000003
【図２】
2011217237.tif 000004
【図３】
2011217237.tif 000005
【図４】
2011217237.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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