(57)【要約】【課題】メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを正確かつ効率的に調整する方法を提供する。【解決手段】メモリ装置４１０において、内部クロックＩＮＴＥＲＮＡＬ＿ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ＿ＰＵＬＳＥを検出する第１のステップと、シンクパルスＳＹＮＣ＿ＰＵＬＳＥの検出結果をメモリコントローラ４６０に伝達する第２のステップと、メモリコントローラ４６０がコマンドのタイミングをチューニングする第３のステップとが実行されることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを調整する方法であって、
メモリ装置において、前記内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する第１のステップと、
前記シンクパルスの検出結果をメモリコントローラに伝達する第２のステップと、
前記メモリコントローラが前記コマンドのタイミングをチューニングする第３のステップと、
が実行されることを特徴とする内部クロックとコマンドとの間のタイミング調整方法。
【請求項２】
前記シンクパルスが、前記内部クロックの１クロック周期分のパルス幅を有することを特徴とする請求項１に記載の内部クロックとコマンドとの間のタイミング調整方法。
【請求項３】
前記第３のステップにおいて、前記メモリコントローラが、
前記第１のステップでの検出結果、前記内部クロックの立上がりエッジで前記シンクパルスが活性化されたことを検出した場合、前記コマンドの遅延値を調整せず、
前記第１のステップでの検出結果、前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが活性化されたことを検出した場合には、前記コマンドの遅延値を調整することを特徴とする請求項２に記載の内部クロックとコマンドとの間のタイミング調整方法。
【請求項４】
メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを調整する方法であって、
前記内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する第１のステップと、
該第１のステップでの検出結果に応じて、前記内部クロックのタイミングをチューニングする第２のステップと、
を含むことを特徴とする内部クロックとコマンドとの間のタイミング調整方法。
【請求項５】
前記シンクパルスが、前記内部クロックの１クロック周期分のパルス幅を有することを特徴とする請求項４に記載の内部クロックとコマンドとの間のタイミング調整方法。
【請求項６】
前記第２のステップが、
前記第１のステップでの検出結果、前記内部クロックの立上がりエッジで前記シンクパルスが活性化されたことを検出した場合、前記内部クロックをそのまま用い、
前記第１のステップでの検出結果、前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが活性化されたことを検出した場合には、前記内部クロックを反転したクロックを新たな内部クロックとして用いることを特徴とする請求項５に記載の内部クロックとコマンドとの間のタイミング調整方法。
【請求項７】
ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、
該検出部の検出結果をメモリコントローラに伝達する伝達部と、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記シンクパルスが、前記内部クロックの１クロック周期分のパルス幅を有することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記伝達部が、
前記検出部の検出結果を論理演算する演算部と、
該演算部の演算結果を前記メモリコントローラに出力する出力部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが活性化されたことを検出した場合、前記コマンドの遅延値が調整される必要がないという情報を含む前記演算結果を生成し、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが活性化されたことを検出した場合には、前記コマンドの遅延値が調整される必要があるという情報を含む前記演算結果を生成することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが非活性化されたことを検出した場合には、前記シンクパルスの検出が失敗したという情報を含む前記演算結果を生成することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、該検出部の検出結果をメモリコントローラに伝達する伝達部とを備えるメモリ装置と、
伝達された前記検出結果に応じて、前記メモリ装置に印加するコマンドのタイミングをチューニングするメモリコントローラと、
を備えることを特徴とするメモリシステム。
【請求項１３】
前記シンクパルスが、前記内部クロックの１クロック周期分のパルス幅を有することを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記伝達部が、
前記検出部の検出結果を論理演算する演算部と、
該演算部の演算結果を前記メモリコントローラに出力する出力部と、
を備えることを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが活性化されたことを検出した場合、前記コマンドの遅延値が調整される必要がないという情報を含む前記演算結果を生成し、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが活性化されたことを検出した場合には、前記コマンドの遅延値が調整される必要があるという情報を含む前記演算結果を生成することを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが非活性化されたことを検出した場合には、前記シンクパルスの検出が失敗したという情報を含む前記演算結果を生成することを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、
該検出部の検出結果に応じて、前記内部クロックのタイミングをチューニングする内部クロックチューニング部と、
を備えることを特徴とする半導体メモリ装置。
【請求項１８】
前記シンクパルスが、前記内部クロックの１クロック周期分のパルス幅を有することを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記内部クロックチューニング部が、
前記検出部の検出結果を論理演算する演算部と、
該演算部の演算結果に応じて、前記内部クロックをそのまま用いるか、または前記内部クロックを反転したクロックを新たな内部クロックとして用いる内部クロック選択部と、
を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが活性化されたことを検出した場合には、現在の内部クロックをそのまま用いることを指示する情報を、前記内部クロック選択部に伝達し、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが活性化されたことを検出した場合には、前記内部クロックを反転したクロックを前記新たな内部クロックとして用いることを指示する情報を、前記内部クロック選択部に伝達することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記演算部が、
前記内部クロックの立上がりエッジで前記シンクパルスが非活性化されたことを検出し、且つ、前記内部クロックの立下がりエッジで前記シンクパルスが非活性化されたことを検出した場合には、前記シンクパルスの検出が失敗したという情報を生成し、
前記半導体メモリ装置が、前記シンクパルスの検出が失敗したという情報をメモリコントローラに出力する出力部をさらに備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記シンクパルスが、チップセレクト信号が入力されるパッドを介して前記半導体メモリ装置に印加されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２３】
前記検出部が、デュアルエッジカウンタを備えることを特徴とする請求項７または１７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを容易に調整する技術に関する。
【背景技術】
【０００２】
ＤＤＲ４メモリ装置のような次世代の半導体メモリ装置では、ギアダウンモード（ｇｅａｒ  ｄｏｗｎ  ｍｏｄｅ）を利用する。まず、ギアダウンモードについて説明する。
【０００３】
ＤＤＲ４メモリ装置の動作速度は、３２００Ｍｂｐｓをターゲットとしているが、このような高速の動作時に、コマンド（ｃｏｍｍａｎｄ）とクロック（ｃｌｏｃｋ）との間のセットアップ・ホールドマージン（ｓｅｔｕｐ／ｈｏｌｄ  ｍａｒｇｉｎ）を合せつつ、高い量産性を達成するのは、現在の技術では難しい。したがって、メモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの周波数を、データクロックＣＫ、ＣＫ＃の１／２に低下させて用いる。このようなモードをギアダウンモードという。
【０００４】
ギアダウンモードを利用すれば、内部クロックの周波数をデータクロックの１／２に低下させて、パルス幅を増大させることができるので、セットアップ・ホールドマージンを、１６００Ｍｂｐｓメモリ装置の水準で確保することができるようになる。しかし、内部クロックはフルレートのクロックではないため、コマンドとクロックとの間の関係情報を失うようになる。これを補償するために、内部クロックとコマンドとの間のタイミングをチューニングする必要がある。
【０００５】
図１は、メモリ装置の起動後のギアダウンモードを説明するタイミングチャートである。
【０００６】
メモリ装置は、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫがデータクロックＣＫ、ＣＫ＃の１／２の周波数を有するギアダウンモードで起動を始める。メモリ装置の起動後にリセット信号ＲＥＳＥＴ＃が解除され（ハイに遷移し）、クロックイネーブル信号ＣＫＥが「ハイ」になると、メモリ装置内部のランク（ＲＡＮＫ）が選択されている状況となる。このとき、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｏｒ  Ｓｅｔｔｉｎｇ）によってメモリ装置がセットされる前に、メモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫが、データクロックＣＫ、ＣＫ＃と比較して現在どのようなエッジで整列しているか、または、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫがコマンドと現在どのようなエッジで整列しているかを知らなければならない。したがって、シンクパルスＳＹＮＣ  ＰＵＬＳＥを用いてこのような情報を探し出す方法を利用する。
【０００７】
参考までに、シンクパルスＳＹＮＣ  ＰＵＬＳＥは、チップセレクト信号ＣＳ＃が入力されるパッドを介して印加される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを正確かつ効率的に調整する方法、その方法を用いた半導体メモリ装置及びメモリシステムを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための本発明に係る内部クロックとコマンドとの間のタイミング調整方法は、メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを調整する方法であって、メモリ装置において、前記内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する第１のステップと、前記シンクパルスの検出結果をメモリコントローラに伝達する第２のステップと、前記メモリコントローラが前記コマンドのタイミングをチューニングする第３のステップとが実行されることを特徴とする。
【００１０】
また、上記の目的を達成するための本発明に係る内部クロックとコマンドとの間のタイミング調整方法は、メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを調整する方法であって、前記内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する第１のステップと、該第１のステップでの検出結果に応じて、前記内部クロックのタイミングをチューニングする第２のステップとを含むことを特徴とする。
【００１１】
また、上記の目的を達成するための本発明に係る半導体メモリ装置は、ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、該検出部の検出結果をメモリコントローラに伝達する伝達部とを備えることを特徴とする。
【００１２】
また、上記の目的を達成するための本発明に係るメモリシステムは、ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、該検出部の検出結果をメモリコントローラに伝達する伝達部とを備えるメモリ装置と、伝達された前記検出結果に応じて、前記メモリ装置に印加するコマンドのタイミングをチューニングするメモリコントローラとを備えることを特徴とする。
【００１３】
さらに、上記の目的を達成するための本発明に係る半導体メモリ装置は、ギアダウンモード時に用いられる内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出する検出部と、該検出部の検出結果に応じて、前記内部クロックのタイミングをチューニングする内部クロックチューニング部とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明は、内部クロックの立上がりエッジと立下がりエッジとでシンクパルスを検出し、その結果を利用して、内部クロックとコマンドとの間のタイミングを調整する。したがって、内部クロックとシンクパルスとの間のタイミング情報を失敗なく検出することが可能であり、その結果、内部クロックとシンクパルスとの間のタイミングを正確にチューニングすることを可能にする。
【００１５】
また、本発明は、メモリコントローラがコマンドのタイミングを調整する方式、及びメモリ装置自体が内部クロックのタイミングを調整する方式など、様々な方式を提供するので、設計の柔軟性を確保することができるという長所がある。
【図面の簡単な説明】
【００１６】
【図１】メモリ装置の起動後のギアダウンモードを説明するタイミングチャートである。
【図２Ａ】シンクパルスＳＹＮＣ  ＰＵＬＳＥが内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの半周期分のパルス幅を有する場合の、シンクパルスと内部クロックとの関係を示す図である。
【図２Ｂ】シンクパルスＳＹＮＣ  ＰＵＬＳＥが内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの半周期分のパルス幅を有する場合の、シンクパルスと内部クロックとの関係を示す図である。
【図３】本発明により内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫを用いてシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出する方法を示す図である。
【図４】本発明の一実施形態に係るメモリシステムの構成図である。
【図５】本発明の別の実施形態に係るメモリシステムの構成図である。
【図６】本発明のさらに別の実施形態に係るメモリシステムの構成図である。
【発明を実施するための形態】
【００１７】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を実施することができる程度に、本発明の好ましい実施形態を添付図面を参照して詳細に説明する。
【００１８】
図２Ａ及び図２Ｂは、シンクパルスＳＹＮＣ  ＰＵＬＳＥが内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの半周期分のパルス幅を有する場合の、シンクパルスと内部クロックとの関係を示す図である。
【００１９】
図２Ａに示すケースでは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジは、チップセレクト信号ＣＳ＃が入力されるパッドを介して印加されるシンクパルスＳＹＮＣ  ＰＵＬＳＥが「ロー」に活性化される期間に含まれる。したがって、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジを用いてシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出すれば、シンクパルスＳＹＮＣ  ＰＵＬＳＥと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミング関係を知ることができる。図面のＲ＿ＥＤＧＥは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジで検出されたシンクパルスＳＹＮＣ  ＰＵＬＳＥを示す信号である。
【００２０】
図２Ｂに示すケースでは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジは、シンクパルスＳＹＮＣ  ＰＵＬＳＥが「ロー」に活性化される期間に含まれない。したがって、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジを用いても、シンクパルスＳＹＮＣ  ＰＵＬＳＥを検出することができない。図面のＲ＿ＥＤＧＥをみると、Ｒ＿ＥＤＧＥ信号が続けて「１」レベルを維持し、何らのタイミング情報も有しないことを確認することができる。このようなケースでは、シンクパルスＳＹＮＣ  ＰＵＬＳＥと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミング関係を全く知ることができない。これは、コマンドと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミング調整が不可能になるということを意味する。
【００２１】
このような問題は、ギアダウンモードで、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとしてデータクロックＣＫ、ＣＫ＃の１／２の周波数を有するクロックを用いつつも、シンクパルスＳＹＮＣ  ＰＵＬＳＥのパルス幅を、データクロックＣＫ、ＣＫ＃（ｆｕｌｌ  ｒａｔｅ  ｃｌｏｃｋ）の１周期に合わせておき、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの１種類のエッジ（立上がりエッジまたは立下がりエッジ）のみでシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出したために発生する。
【００２２】
したがって、シンクパルスＳＹＮＣ  ＰＵＬＳＥのパルス幅を内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの１周期（データクロックの２周期）に合わせておき、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出する必要がある。
【００２３】
図３は、本発明により内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫを用いてシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出する方法を示す図である。
【００２４】
同図に示すように、シンクパルスＳＹＮＣ  ＰＵＬＳＥは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの１周期分のパルス幅を有する。そして、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されて、第１の検出信号Ｒ＿ＥＤＧＥが生成され、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されて、第２の検出信号Ｆ＿ＥＤＧＥが生成される。第１の検出信号Ｒ＿ＥＤＧＥおよび第２の検出信号Ｆ＿ＥＤＧＥは、シンクパルスＳＹＮＣ  ＰＵＬＳＥと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミングに関する情報を含むので、この情報を利用して、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整することが可能になる。
【００２５】
内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとのうち、少なくともいずれか１つのエッジにおいてシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されるので、すなわち、第１の検出信号Ｒ＿ＥＤＧＥと第２の検出信号Ｆ＿ＥＤＧＥとのうち、少なくとも１つの信号にはタイミング情報が載せられるので、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングをチューニングすることが可能になる。すなわち、図２Ｂに示すような、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングをチューニングすることが不可能になるケースが発生しない。
【００２６】
図４は、本発明の一実施形態に係るメモリシステムの構成図である。
【００２７】
同図に示すように、メモリシステムは、ギアダウンモード時に用いられる内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出する検出部４２０と、検出部４２０の検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをメモリコントローラ４６０に伝達する伝達部４３０とを備えるメモリ装置４１０と、伝達された検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥに応じて、メモリ装置４１０に印加するコマンドのタイミングをチューニングするメモリコントローラ４６０とを備える。
【００２８】
ギアダウンモード時に、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを検出するために、メモリコントローラ４６０からメモリ装置４１０へシンクパルスＳＹＮＣ  ＰＵＬＳＥが印加される。シンクパルスＳＹＮＣ  ＰＵＬＳＥは、チップセレクト信号ＣＳ＃が印加されるパッドを介して印加されることができ、他のコマンドパッドを介して印加されることもできる。シンクパルスＳＹＮＣ  ＰＵＬＳＥは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの１周期（データクロックの２周期）と同じパルス幅を有することが好ましい。
【００２９】
検出部４２０は、メモリ装置４１０に印加されたシンクパルスＳＹＮＣ  ＰＵＬＳＥを、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとで検出する。このような検出部４２０は、図面のように、デュアルエッジカウンタ（ｄｕａｌ  ｅｄｇｅ  ｃｏｕｎｔｅｒ）を含んで構成することができる。デュアルエッジカウンタは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたことが１回でも検出されれば、第１の検出信号Ｒ＿ＥＤＧＥを「ロー」で出力する。また、デュアルエッジカウンタは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたことが１回でも検出されれば、第２の検出信号Ｆ＿ＥＤＧＥを「ロー」で出力する。それに対し、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたことが検出されなければ、第１の検出信号Ｒ＿ＥＤＧＥを「ハイ」で出力する。また、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたことが検出されなければ、第２の検出信号Ｆ＿ＥＤＧＥを「ハイ」で出力する。このようなデュアルエッジカウンタの動作は、図３を参照すれば、さらに明確に理解することができる。
【００３０】
伝達部４３０は、検出部４２０が検出した検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをメモリコントローラ４６０に伝達する。伝達部４３０は、検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを出力する出力ドライバ４３１、４３２を備えて構成される。検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをメモリコントローラ４６０に伝達するためのパッドとしては、ＤＱパッドのように、メモリ装置４１０とメモリコントローラ４６０との間で情報をやりとりするパッドを用いることができる。
【００３１】
メモリコントローラ４６０は、伝達された検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを利用してコマンドのタイミングを調整する。メモリコントローラ４６０が、メモリ装置４１０に印加されたシンクパルスＳＹＮＣ  ＰＵＬＳＥとメモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミング情報を含む検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをフィードバックし、フィードバックされた検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを利用してコマンドのタイミングを調整し、コマンドと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミングをチューニングする。
【００３２】
ギアダウンモード時に、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整するための全体的な動作を説明すると、まず、メモリコントローラ４６０から印加されたシンクパルスＳＹＮＣ  ＰＵＬＳＥがメモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとで検出される。検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥには、シンクパルスＳＹＮＣ  ＰＵＬＳＥと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミング情報が含まれており、これら検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥがメモリコントローラ４６０に伝達される。そして、メモリコントローラ４６０は、フィードバックされた検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを利用して、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングをチューニングする。
【００３３】
図５は、本発明の別の実施形態に係るメモリシステムの構成図である。
【００３４】
図５に示すメモリシステムは、伝達部５３０が図４と異なる構成を有する。図５の伝達部５３０も、検出部４２０の検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをメモリコントローラ４６０に伝達する役割を果たすが、検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥをそのまま伝達せず、演算により情報を加工して伝達する。
【００３５】
伝達部５３０は、検出部４２０の検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを論理演算する演算部５４０と、演算部５４０の演算結果ＳＡＭＰＬＥ＿ＦＡＩＬ、ＤＥＬＡＹをメモリコントローラ４６０に出力する出力部５５０とを備えて構成される。
【００３６】
検出部４２０の検出後に、第１の検出信号Ｒ＿ＥＤＧＥが「ハイ」であれば、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥの活性化が１回も検出されなかったということを意味し、第１の検出信号Ｒ＿ＥＤＧＥが「ロー」であれば、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥの活性化が検出されたということを意味する。また、検出部４２０の検出後に、第２の検出信号が「ハイ」であれば、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥの活性化が１回も検出されなかったということを意味し、第２の検出信号Ｆ＿ＥＤＧＥが「ロー」であれば、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥの活性化が検出されたということを意味する。
【００３７】
演算部５４０は、ＮＡＮＤゲート５４１、５４４とインバータ５４２、５４３、５４５とを備えて構成される。演算部５４０は、Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥが（ロー、ハイ）または（ロー、ロー）であれば、遅延信号ＤＥＬＡＹを「ロー」に非活性化させる。第１の検出信号Ｒ＿ＥＤＧＥが「ロー」ということは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥの活性化が検出されるということを意味する。したがって、シンクパルスＳＹＮＣ  ＰＵＬＳＥと同じタイミングを有するコマンドも、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジで有効に検出されると推測することができる。したがって、この場合には、遅延信号ＤＥＬＡＹを非活性化して、メモリコントローラ４６０がコマンドのタイミングを調整しないようにする。
【００３８】
演算部５４０は、Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥが（ハイ、ロー）であれば、遅延信号ＤＥＬＡＹを「ハイ」に活性化させる。第１の検出信号Ｒ＿ＥＤＧＥが「ハイ」であり、第２の検出信号Ｆ＿ＥＤＧＥが「ロー」であるということは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジではシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されず、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジのみでシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されるということを意味する。したがって、この場合には、コマンドのタイミングを変更する必要があるため、遅延信号ＤＥＬＡＹを活性化して、メモリコントローラ４６０がコマンドのタイミングを調整するようにする。
【００３９】
演算部５４０は、Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥが（ハイ、ハイ）であれば、検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬを「ハイ」に活性化させる。第１の検出信号Ｒ＿ＥＤＧＥと第２の検出信号Ｆ＿ＥＤＧＥとが共に「ハイ」ということは、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジおよび立下がりエッジのどちらにおいても、シンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されなかったということを意味する。このような状況では、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとシンクパルスＳＹＮＣ  ＰＵＬＳＥとの間のタイミングに関する情報は何も生成されない。したがって、この場合には、検出が失敗したという情報を生成する。シンクパルスＳＹＮＣ  ＰＵＬＳＥが内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジおよび立下がりエッジの両方で検出されない場合はほとんど発生しないので、演算部５４０で検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬを生成する部分は省略され得る。すなわち、ＮＡＮＤゲート５４１とインバータ５４２とは演算部５４０から省略され得る。
【００４０】
出力部５５０は、演算部５４０の演算結果ＤＥＬＡＹ、ＳＡＭＰＬＥ＿ＦＡＩＬをメモリコントローラ４６０に出力する出力ドライバ５５１、５５２を備えて構成される。
【００４１】
メモリコントローラ４６０は、遅延信号ＤＥＬＡＹが非活性化された場合、シンクパルスＳＹＮＣ  ＰＵＬＳＥと同じタイミングで、コマンドをメモリ装置４１０に印加する。しかし、遅延信号ＤＥＬＡＹが活性化された場合には、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫを基準としてシンクパルスＳＹＮＣ  ＰＵＬＳＥより半クロック分遅延したタイミングで、コマンドをメモリ装置に印加する。また、検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬが活性化されると、コマンドと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミングをチューニングする動作を再度開始する。
【００４２】
図５に示す検出部４２０は図４と同様に動作するので、ここでは、これに対する詳細な説明を省略する。
【００４３】
ギアダウンモード時に、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整するための全体的な動作を説明すると、まず、メモリコントローラ４６０から印加されたシンクパルスＳＹＮＣ  ＰＵＬＳＥがメモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとで検出される。検出の結果、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたものと検出された場合（Ｒ＿ＥＤＧＥ＝「ロー」）には、メモリ装置４１０からメモリコントローラ４６０に、コマンドの遅延値を調整しないことを指示する情報が伝達される。検出の結果、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジではシンクパルスが活性化されたものと検出されず（Ｒ＿ＥＤＧＥ＝「ハイ」）、内部クロックの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたものと検出された（Ｆ＿ＥＤＧＥ＝「ロー」）場合には、メモリ装置４１０からメモリコントローラ４６０に、コマンドの遅延値を調整することを指示する情報が伝達される。そして、メモリコントローラ４６０は、伝達された情報を利用して、コマンドの遅延値を調整したり調整しない方法によって、コマンドのタイミングをチューニングする。内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジおよび立下がりエッジの両方でシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されない場合には、メモリ装置４１０は、シンクパルスＳＹＮＣ  ＰＵＬＳＥの検出が失敗したという情報をメモリコントローラ４６０に伝達し、メモリコントローラ４６０は、コマンドと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミングをチューニングするための動作を再度開始する。
【００４４】
図６は、本発明のさらに別の実施形態に係るメモリシステムの構成図である。
【００４５】
図４および図５に示した実施形態では、メモリ装置４１０が内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとシンクパルスＳＹＮＣ  ＰＵＬＳＥとの間のタイミング関係を検出してメモリコントローラ４６０に伝達し、メモリコントローラ４６０がメモリ装置４１０から伝達された情報を利用してコマンドのタイミングをチューニングする方式によって、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整した。図６に示す実施形態では、メモリ装置４１０自体が内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫのタイミングをチューニングする方式によって、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整する。
【００４６】
図６に示すように、メモリ装置４１０は、ギアダウンモード時に用いられる内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ  ＰＵＬＳＥを検出する検出部４２０と、検出部４２０の検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥに応じて内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫのタイミングをチューニングする内部クロックチューニング部６３０とを備える。
【００４７】
内部クロックチューニング部６３０は、検出部４２０の検出結果Ｒ＿ＥＤＧＥ、Ｆ＿ＥＤＧＥを論理演算する演算部６４０と、演算部６４０の演算結果ＤＥＬＡＹに応じて、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫをそのまま用いるか、または内部クロックを反転したクロックＩＮＴＥＲＮＡＬ  ＣＬＫＢを新たな内部クロックＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫとして用いる内部クロック選択部６５０とを備える。
【００４８】
演算部６４０は、図５において説明した演算部５４０と同様に構成され、同様に動作する。もちろん、検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬを生成する部分６４１、６４２は演算部６４０から省略可能である。遅延信号ＤＥＬＡＹが非活性化されると、内部クロック選択部６５０は、現在使用中の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫを新たな内部クロックＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫとして選択する（ＩＮＴＥＲＮＡＬ  ＣＬＫ＝ＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫ）。この場合、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫは変更されない。遅延信号ＤＥＬＡＹが活性化されると、内部クロック選択部６５０は、反転された内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫＢを新たな内部クロックＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫとして選択する（ＩＮＴＥＲＮＡＬ  ＣＬＫＢ＝ＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫ）。この場合、新たな内部クロックＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫは、既存の内部クロックを反転したクロックＩＮＴＥＲＮＡＬ  ＣＬＫＢになる。すなわち、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの位相が１８０度変更される。内部クロック選択部６５０はマルチプレクサで構成することが好ましい。
【００４９】
演算部６４０で生成された検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬは、出力ドライバで構成される出力部６６０を介してメモリコントローラ４６０に出力させることができる。図５に示した実施形態と同様に、検出失敗信号ＳＡＭＰＬＥ＿ＦＡＩＬの生成及び出力と関連した部分は省略することが可能である。
【００５０】
内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを合わせるためには、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫのタイミングを変更するか、またはコマンドのタイミングを変更すればよい。図４及び図５に示した実施形態では、コマンドのタイミングを変更する方法を利用し、図６に示した実施形態では、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫのタイミングを変更する方法を利用する。したがって、図４及び図５に示した実施形態と図６に示した実施形態とでは同じ効果を期待することができる。
【００５１】
ギアダウンモード時に、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングを調整するための全体的な動作を説明すると、まず、メモリコントローラ４６０から印加されたシンクパルスＳＹＮＣ  ＰＵＬＳＥがメモリ装置の内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジと立下がりエッジとで検出される。そして、検出された結果を利用して、メモリ装置４１０が内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫのタイミングをチューニングする。詳細には、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたものと検出された場合には、メモリ装置４１０は内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫをそのまま用いる。内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたものと検出されず、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立下がりエッジでシンクパルスＳＹＮＣ  ＰＵＬＳＥが活性化されたものと検出された場合には、メモリ装置４１０は、反転した内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫＢを新たな内部クロックＮＥＷ＿ＩＮＴＥＲＮＡＬ  ＣＬＫとして用いる。したがって、内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとコマンドとの間のタイミングが調整され得る。内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫの立上がりエッジおよび立下がりエッジの両方でシンクパルスＳＹＮＣ  ＰＵＬＳＥが検出されない場合には、メモリ装置４１０は、シンクパルスＳＹＮＣ  ＰＵＬＳＥの検出が失敗したという情報をメモリコントローラ４６０に伝達し、メモリコントローラ４６０は、コマンドと内部クロックＩＮＴＥＲＮＡＬ  ＣＬＫとの間のタイミングをチューニングするための動作を再度開始するように、メモリ装置４１０を制御する。
【００５２】
本発明の技術思想は、上記の好ましい実施形態によって具体的に記述されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものではないことに注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることがわかるであろう。
【符号の説明】
【００５３】
４１０      メモリ装置
４２０      検出部
４３０      伝達部
４６０      メモリコントローラ
５３０      伝達部
５４０      演算部
５５０      出力部
６３０      内部クロックチューニング部
６４０      演算部
６５０      内部クロック選択部
【図１】
2011175619.tif 000003
【図２Ａ】
2011175619.tif 000004
【図２Ｂ】
2011175619.tif 000005
【図３】
2011175619.tif 000006
【図４】
2011175619.tif 000007
【図５】
2011175619.tif 000008
【図６】
2011175619.tif 000009