(57)【要約】【課題】ターンオフサイリスタのゲート・カソード電圧が負になった場合でもターンオン電流が増大するのを防止することのできる半導体電力変換装置のゲート駆動回路を提供する。【解決手段】エネルギー蓄積手段１２の正極から第１のスイッチ１０を介してターンオフサイリスタ１４のゲートにリアクトル１３を、ターンオフサイリスタのカソードとエネルギー蓄積手段の負極間に第２のスイッチ８を設ける。環流ループを得るためにフライホイールダイオード７及び９を設ける。スイッチ１０、８をオンオフさせるためのターンオン制御手段５を設ける。ターンオン制御手段５は、スイッチ８がオンで且つターンオフサイリスタ１４のゲート・カソード電圧が負になったとき、スイッチ８、１０をオフさせるように制御する。【選択図】図１
2011050124.tif 000002
【特許請求の範囲】
【請求項１】
ターンオフサイリスタをオンオフするため、制御電源から給電されるエネルギー貯蔵手段を備えたターンオフ回路と、エネルギー蓄積手段を備えたターンオン回路とを有する半導体電力変換装置のゲート駆動回路であって、
前記ターンオン回路は、
前記エネルギー蓄積手段の正極から第１のスイッチを介して前記ターンオフサイリスタのゲートに接続されたリアクトルと、
前記ターンオフサイリスタのカソードと前記エネルギー蓄積手段の負極間に接続された第２のスイッチと、
前記エネルギー蓄積手段の負極と、前記第１のスイッチと前記リアクトルの接続点間に設けられた第１のフライホイールダイオードと、
前記エネルギー蓄積手段の負極と前記エネルギー貯蔵手段の負極間に設けられた第２のフライホイールダイオードと、
前記第１及び第２のスイッチをオンオフさせるためのターンオン制御手段と
を具備し、
前記ターンオン制御手段は、
前記第２のスイッチがオンで且つ前記ターンオフサイリスタのゲート・カソード電圧が負になったとき、前記第１及び第２のスイッチをオフさせるようにしたことを特徴とする半導体電力変換装置のゲート駆動回路。
【請求項２】
前記エネルギー蓄積手段は、
前記エネルギー貯蔵手段に接続されたエネルギー変換手段から与えられるエネルギーを絶縁して受けるようにしたことを特徴とする請求項１に記戴の半導体電力変換装置のゲート駆動回路。
【請求項３】
前記ターンオン制御手段は、
前記第２のスイッチがオンで且つ前記ターンオフサイリスタのゲート・カソード電圧が負になっても、所定時間の間は前記第１及び第２のスイッチをオフさせないようにしたことを特徴とする請求項１または請求項２に記戴の半導体電力変換装置のゲート駆動回路。
【請求項４】
前記ターンオン制御手段は、
装置からオン指令を受けて前記第１及び第２のスイッチに夫々オンオフ指令を与える第１のワンショット回路及び第２のワンショット回路と、
ゲート・カソード電圧が負になったとき１を出力する正負判定回路と、
前記第２のワンショット回路の出力と前記正負判定回路の出力を入力とするＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を所定時間遅らせる第１の立下り遅延回路と
から構成され、
前記第１の立下り遅延回路の出力を前記第１及び第２のワンショット回路のリセット信号としたことを特徴とする請求項３に記戴の半導体電力変換装置のゲート駆動回路。
【請求項５】
前記ターンオン制御手段は、
装置からオン指令を受けて前記第１及び第２のスイッチに夫々オン指令を与える第１のワンショット回路及び第２のワンショット回路と、
ゲート・カソード電圧が負になったとき１を出力する正負判定回路と、
前記第２のワンショット回路の出力と前記正負判定回路の出力を入力とするＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力が０となったときＴ１時間遅らせて０を出力する第２の立下り遅延回路と、
前記ＮＡＮＤ回路の出力が０となったときＴ１より長いＴ２時間遅らせて０を出力する第３の立下り遅延回路と、
前記第２の立下り遅延回路の出力と前記第１のワンショット回路を入力とするＡＮＤ回路と
から構成され、
前記第３の立下り遅延回路の出力を前記第１及び第２のワンショット回路のリセット信号とし、且つ前記ＡＮＤ回路の出力を最終的な前記第１のスイッチのオンオフ指令としたことを特徴とする請求項３に記戴の半導体電力変換装置のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばターンオフサイリスタなどの電力用の半導体素子を主回路素子として用いた半導体電力変換装置のゲート駆動回路に関する。
【背景技術】
【０００２】
ターンオフサイリスタを主回路素子として使用した電力変換装置のゲート駆動回路は通常、ターンオフ回路とターンオン回路とから構成される。これらの各々の回路は、例えばコンデンサに蓄えられた電荷を、スイッチによって放電させるように構成し、ターンオフサイリスタのゲート・カソード間に電流を注入してターンオフ乃至ターンオンを達成する。ターンオフとターンオンでは電流の向きは逆となる。
【０００３】
そして上記ターンオン回路に付随して、ターンオフサイリスタがオンすべき期間全域に渡ってターンオン電流を保持するための保持回路が上記ターンオン回路とは別に設けられているのが普通である（例えば、特許文献1参照。）。
【０００４】
ところで、ターンオフサイリスタはターンオン指令中にもかかわらず、ゲート・カソード電圧が負になる場合がある。これはターンオフサイリスタの内部構造によるためであり、具体的にはゲート・アノード間に等価的に存在する寄生ダイオードに起因する。すなわち、オン指令によりゲート電流が与えられたときターンオフサイリスタのアノードからカソードに主電流が流れて、アノード・カソード電圧は正側に発生するが、ターンオフサイリスタと逆並列に接続されたフライホイールダイオードに電流が流れると、その順方向電圧が発生するため、アノード・カソード電圧が負電圧になる。このとき寄生ダイオードの順方向電圧がフライホイールダイオードの順方向電圧より小さければゲート・カソード電圧は負電圧となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４０８３２９９号公報（全体）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示された回路例において、ターンオフサイリスタのゲート・カソード電圧が負になった場合に、保持電流が限りなく増大するのを防止する回路についての記載はあるが、ターンオン回路については保持電流期間と比較して、時間が短くなるために、ターンオン電流が増大することを防止するような保護が行なわれることはなかった。
【０００７】
しかしながらターンオン電流の増大は、回路内のダイオード、またはスイッチのロスの増大を引き起こす。そのため、高調波の低減や、トルクリプルの低減を実現する目的で、インバータ出力電流波形をより正弦波に近づけるためキャリア周波数を高周波化するような装置の場合、熱対策のためにゲート駆動回路が大型化するという問題が生じていた。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、その目的は、ターンオフサイリスタのゲート・カソード電圧が負になった場合でもターンオン電流が増大するのを防止することのできる半導体電力変換装置のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体電力変換装置のゲート駆動回路は、ターンオフサイリスタをオンオフするため、制御電源から給電されるエネルギー貯蔵手段を備えたターンオフ回路と、エネルギー蓄積手段を備えたターンオン回路とを有する半導体電力変換装置のゲート駆動回路であって、前記ターンオン回路は、前記エネルギー蓄積手段の正極から第１のスイッチを介して前記ターンオフサイリスタのゲートに接続されたリアクトルと、前記ターンオフサイリスタのカソードと前記エネルギー蓄積手段の負極間に接続された第２のスイッチと、前記エネルギー蓄積手段の負極と、前記第１のスイッチと前記リアクトルの接続点間に設けられた第１のフライホイールダイオードと、前記エネルギー蓄積手段の負極と前記エネルギー貯蔵手段の負極間に設けられた第２のフライホイールダイオードと、前記第１及び第２のスイッチをオンオフさせるためのターンオン制御手段とを具備し、前記ターンオン制御手段は、前記第２のスイッチがオンで且つ前記ターンオフサイリスタのゲート・カソード電圧が負になったとき、前記第１及び第２のスイッチをオフさせるようにしたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ターンオフサイリスタのゲート・カソード電圧が負になった場合でもターンオン電流が増大するのを防止することのできる半導体電力変換装置のゲート駆動回路を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る半導体電力変換装置のゲート駆動回路の回路構成図及びターンオン論理回路の内部構成図。
【図２】本発明の実施例１に係る半導体電力変換装置のゲート回路のターンオン時のタイムチャート。
【図３】本発明の実施例１に係る半導体電力変換装置のゲート回路の電流ルート説明図。
【図４】本発明の実施例２に係る半導体電力変換装置のゲート回路のターンオン論理回路の内部構成図。
【図５】本発明の実施例１に係る半導体電力変換装置のゲート回路のターンオン時のタイムチャート（ＶＧは負）。
【図６】本発明の実施例２に係る半導体電力変換装置のゲート回路の電流ルート説明図。
【図７】本発明の実施例１に係る半導体電力変換装置のゲート回路のターンオン時のタイムチャート（ＶＧは負から正）。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施例について説明する。
【実施例１】
【００１３】
図１（ａ）は、本発明の実施例１に係る半導体電力変換装置のゲート駆動回路の回路構成図である。この回路構成図において、前述したターンオン電流を保持するための保持回路についてはその図示を省略している。
【００１４】
ターンオフサイリスタ１４がゲート駆動の対象となる素子である。このターンオフサイリスタ１４と逆並列にフライホイールダイオード１５が接続されている。また、ターンオフサイリスタ１４のゲート・アノード間の寄生ダイオード１６は前述した等価ダイオードである。
【００１５】
ターンオフサイリスタ１４をゲート駆動するため、正端子＋２０及び負端子−２０を有する制御電源から制御エネルギーが供給されてエネルギー貯蔵手段３に充電される。ターンオフ回路に属するエネルギー貯蔵手段３は、例えば電解コンデンサなどのコンデンサバンクで設計することができる。ターンオフ回路はターンオフ論理回路１と、エネルギー貯蔵手段３と、スイッチ４とから構成されている。スイッチ４は、ターンオフサイリスタ１４のゲートと、エネルギー貯蔵手段３との間に接続され、ターンオフ論理回路１によって駆動される。ターンオフ論理回路１は、ターンオフ論理回路１と直列に接続された直列コントローラ２（例えば市販の低電圧回路）から給電される。
【００１６】
ターンオフ論理回路１は、例えば矢印で示す光ファイバからターンオフ論理回路１のブロックの左端に示すトランジスタを介して所要制御信号を受信する。ターンオフサイリスタ１４をターンオフさせるために光ファイバを介して送信される制御信号は、ターンオフ論理回路１において増幅され、電圧が形成されてスイッチ４へ印加されるのでスイッチ４がオンする。スイッチ４がオンすると、エネルギー貯蔵手段３の極性により、電流はターンオフサイリスタ１４のゲートから引き出される。その結果、ターンオフサイリスタ１４のゲートはカソードに対して負になり、ターンオフサイリスタ１４はターンオフする。
【００１７】
次にターンオン回路は、ターンオフ論理回路１と同じようにエネルギー貯蔵手段３から給電されるターンオン制御手段であるターンオン論理回路５を含んでいる。このターンオン論理回路５はやはり直列に接続された直列コントローラ６を介して給電される。また、ターンオン論理回路５にはターンオフサイリスタ１４のゲート・カソード電圧ＶＧがフィードバック信号として与えられている。
【００１８】
ターンオン回路用のエネルギーは、エネルギー変換手段１１から与えられるエネルギーをエネルギー蓄積手段１２に蓄積することによって得られている。エネルギー変換手段１１としては、例えば制御電源と並列に高周波でスイッチングするスイッチ素子と変流器の１次巻線との直列接続体を接続して構成する。そしてエネルギー蓄積手段１２としては例えば変流器の２次巻線を整流し、その出力電荷をコンデンサに蓄えるようにする。尚、このターンオン回路用のエネルギーは、必ずしも制御電源あるいはエネルギー貯蔵手段３からエネルギーを得る必要はなく、絶縁された他の電源から得るように構成しても良い。
【００１９】
このエネルギー蓄積手段１２に蓄えられたエネルギーはスイッチ１０及びリアクトル１３を介してターンオフサイリスタ１４のゲートに与えられ、ターンオフサイリスタ１４のカソードからスイッチ８を経由してエネルギー蓄積手段１２に戻る電流ループを形成する。スイッチ８及びスイッチ１０にはフライホイールダイオード７及び９が接続され、環流が可能な構成となっている。即ち、フライホイールダイオード７はエネルギー貯蔵手段３の負極からエネルギー蓄積手段１２の負極に向かって接続され、フライホイールダイオード９はエネルギー蓄積手段１２の負極からリアクトル１３とスイッチ１０の接続点に向かって接続されている。
【００２０】
ターンオフ論理回路１とターンオン論理回路５の２つの論理回路は、信号に関しては互いに接続され、もし、ターンオフ論理回路１がターンオフサイリスタ１４をターンオフさせる指令を受ければ、ターンオン論理回路５の動作は阻止される構成となっている。
【００２１】
図１（ｂ）にターンオン論理回路５の内部構成図を示す。
【００２２】
ターンオン指令が入力されると、ワンショット回路５１と５２がワンショット動作を開始する。ワンショット動作によりスイッチ８とスイッチ１０がオンしてターンオン電流が流れ始める。ここで、ワンショット回路５１のワンショット時間は例えば３ｕｓと比較的短く、ワンショット回路５２のワンショット時間は例えば７０ｕｓと比較的長く設定されている。ワンショット回路のワンショット時間とは、リセット信号が与えられない限りその間は継続して１を出力するパルス幅を言う。
【００２３】
ターンオフサイリスタ１４のゲート電圧は正負判定回路５３に与えられる。そして正負判定回路５３の出力はＮＡＮＤ回路５４によってワンショット回路５２の出力とのＮＡＮＤ論理が演算され、この出力は立下り遅延回路５５を介してワンショット回路５１と５２のリセット端子に与えられる。立ち下がり遅延回路５５は、０が入力されたときには遅延時間Ｔ１だけ遅れて０を出力するが、１が入力されたときには直ちに１を出力する。
【００２４】
ゲート・カソード電圧ＶＧが負のとき正負判定回路５３の出力を１、ゲートオン指令でワンショット回路５１、５２の出力を１とすれば、ワンショット回路５２が１を出力中にゲート・カソード電圧ＶＧが負となったとき、ＮＡＮＤ回路５４の出力は０となるので、立下り遅延回路５５の遅延時間Ｔ１後にワンショット回路５１、５２はリセットされる。
【００２５】
ここで、ターンオフサイリスタ１４側に流れる主電流モードの場合であっても、ターンオン論理回路５がターンオン指令を行い、スイッチ８、１０がターンオン電流を流して、はじめてゲート・カソード電圧ＶＧが正極性になるため、立下り遅延回路５５は、スイッチ８、１０がターンオン作動した後Ｔ１時間の間は、スイッチ８をオフしないようにするために設けられている。この遅れ時間Ｔ１は概略０．５ｕｓ程度である。
【００２６】
次に、ターンオン論理回路５がターンオン命令を受けたときのターンオンの動作を図２のタイムチャートと図３の電流ルート図も参照して説明する。
【００２７】
図２において、ターンオン論理回路５が時刻ｔ＝０でターンオン命令を受ければ、ターンオン論理回路５はワンショット回路５１、５２の動作によって夫々スイッチ８、１０を同時に駆動する。ターンオフサイリスタ１４のターンオン電流ＩＧは、図２にルートＡとして実線で示したように、エネルギー蓄積手段１２からスイッチ１０、リアクトル１３を介してターンオフサイリスタ１４のゲートに与えられ、ターンオフサイリスタ１４のカソードからスイッチ８を介してエネルギー蓄積手段１２に戻るループに従って流れ、時間と共に増大して行く。
【００２８】
次に、図２に示したように、時刻ｔ＝０で既にゲート・カソード電圧ＶＧは負であるので、立下り遅延回路５５の出力によって時刻ｔ＝Ｔ１においてワンショット回路５１、５２は共にリセットされ、スイッチ８、１０はオフする。このとき、ターンオン電流ＩＧはリアクトル１３の作用によって流れ続けることになるが、そのルートは図３にルートＢとして破線で示したように、リアクトル１３からターンオフサイリスタ１４のゲートに流入し、ターンオフサイリスタ１４のカソードから流出してエネルギー貯蔵手段３、フライホイールダイオード７、フライホイールダイオード９を経てリアクトル１３に戻る還流ループとなる。これによってターンオン電流ＩＧは図示したような三角波形となり、時刻ｔ＝Ｔ１からルートＢによって環流しながら減衰させることができる。
【００２９】
ターンオフサイリスタ１４が定格３ｋＡ、４．５ｋＶのＧＴＯサイリスタの場合、ターンオンさせるためのターンオン電流は約２００Ａから４００Ａ必要であり、ほぼ５から１５ｕｓにわたって維持されるのが通常である。これは、リアクトル１３が１００ｎＨ程度の場合の数値例である。
【００３０】
尚、図２に２本の破線でターンオン電流ＩＧの波形が示してある。その１つはゲート・カソード電圧ＶＧが負となってもワンショット回路５１、５２をリセットさせない場合の比較波形である。この場合ｔ＝３ｕｓまでルートＡに従ってＩＧは増大し、スイッチ１０がオフしたあと、後述する図６のルートＣの還流ループに従って減衰し、ｔ＝７０ｕｓでスイッチ８がオフすると、その後ルートＢに従って減衰する。このようにかなり大きいターンオン電流を長い時間に渡って流すこととなってしまう。
【００３１】
そしてもう一つの破線は本実施例でゲート・カソード電圧ＶＧが負とならない場合のターンオン電流ＩＧの波形である。この場合は図示したようにＶＧ＞０の影響で図示のルートＡより緩い傾きで立ち上がり、ｔ＝３ｕｓでスイッチ１０がオフしたあと、図示のルートＣより急な傾きで減衰する。このようにＶＧ＞０であればゲート電流ＩＧはそれほど大きくはならず、また継続時間も短い。
【００３２】
以上説明したように、この実施例１によればゲート・カソード電圧ＶＧが負となってもターンオン電流ＩＧが増大するのを防止することが可能となる。
【実施例２】
【００３３】
図４は、本発明の実施例２に係る半導体電力変換装置のゲート駆動回路のターンオン論理回路の内部構成図である。
【００３４】
この実施例２の各部について、図１（ｂ）の本発明の実施例１に係る半導体電力変換装置のゲート駆動回路のターンオン論理回路の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、立下り遅延回路５５に代えて立下がり遅延回路５５Aを設け、その出力でワンショット回路５１、５２をリセットするようにした点、ＮＡＮＤ回路５４の出力を入力とする立下り遅延回路５６を設けた点、またＡＮＤ回路５７を設け、立下り遅延回路５６の出力とワンショット回路５１の出力の論理積が最終的にスイッチ１０のオン指令となるようにターンオン論理回路５Ａを構成した点である。
【００３５】
以下、本実施例の作用効果を図５に示すゲート・カソード電圧ＶＧが負のときのタイムチャート、図６に示す電流ルート、そして図７に示すゲート・カソード電圧ＶＧが負から正に変化したときのタイムチャートも参照して説明する。
【００３６】
図５において、ターンオン論理回路５Ａが時刻ｔ＝０でターンオン指令を受ければ、ターンオン論理回路５Ａはワンショット回路５１、５２の動作によって夫々スイッチ８、１０を同時に駆動する。そして、ターンオフサイリスタ１４のターンオン電流ＩＧがｔ＝Ｔ１までの間ルートＡに従って増大するのは図２の実施例１の場合と同じである。そして時刻ｔ＝Ｔ１となったとき、ｔ＝０でＶＧが負であったので、立下り遅延回路５６の出力が反転して０となる。このため、ＡＮＤ回路５７の出力は０となってスイッチ１０はオフされる。一方、スイッチ８はこの段階ではオンのままであるので、リアクトル１３に流れていた電流ＩＧの電流ルートは、図６にルートＣとして示したように、リアクトル１３からターンオフサイリスタ１４のゲートに流入し、ターンオフサイリスタ１４のカソードから流出してスイッチ８、フライホイールダイオード９を経てリアクトル１３戻る環流ループとなる。
【００３７】
そして更に時間が経過し、時刻ｔ＝Ｔ２となったとき、立下り遅延回路５５Aの動作によってワンショット回路５１、５２はリセットされ、スイッチ８はオフする。スイッチ８がオフすると、ゲート電流ＩＧは実施例１で説明したようにルートＢに従って環流しながら減衰して行く。
【００３８】
図７は、ターンオン後にゲート・カソード電圧ＶＧが負から正に変化したときのタイムチャートである。ｔ＝０の時点ではゲート・カソード電圧ＶＧは負であるので、ｔ＝Ｔ１に至るルートＡによるターンオン電流ＩＧの推移、また、その後、ルートＣによる環流動作の推移も図５の場合と同一となる。しかし、図示したようにｔ＝ＴＰにおいてゲート・カソード電圧ＶＧが負から正に変化すると、直ちに立下り遅延回路５６の出力は反転して１となる。従ってＡＮＤ回路５７の出力は１となってスイッチ１０は再びオンする。スイッチ１０がオンすると再びルートＡによってターンオン電流ＩＧは増大して行く。このときはＶＧ＞０の影響により図示の当初のルートＡより緩い傾きでターンオン電流ＩＧは増大して行くことになる。そしてｔ＝３ｕｓとなったとき、ワンショット回路５１のワンショット時間に到達し、ワンショット回路５１の出力は０となる。これによってＡＮＤ回路５７の出力も０となってスイッチ１０はオフする。スイッチ１０がオフすると、図示したようにルートＣの還流ループに従ってＶＧ＞０における傾きで減衰して行く。尚、スイッチ８については、ｔ＝０においてＶＧ＜０を検出した時点では立下り遅延回路５５Aが動作して遅延時間Ｔ２後にワンショット回路５２をリセットしてオフする動きを開始するが、ｔ＝ＴＰの時点でＶＧ＞０となるため、この動きはキャンセルされる。
【００３９】
このようにしてＴ１時間以内にゲート・カソード電圧ＶＧが正となったときには、再度スイッチ１０のターンオン動作を行うことができる。高電圧回路においてはゲート電圧検出手段へのノイズが問題になる場合があるため、ターンオンを即停止するより、時間Ｔ１の範囲内であれば再度ターンオン電流を上昇させ、ターンオフサイリスタの均一なターンオン動作をさせ、時間Ｔ２が経過した後に停止させるようにした方がターンオン動作として安全である。
【００４０】
よって、この実施例２によれば、ターンオン期間中、最初はゲート・カソード電圧ＶＧが負で、その後、正になった場合にターンオンの電流が必要となっても十分な電流を流すことが可能となる。
【００４１】
尚、上記説明において立下り遅延回路５５の遅延時間と立下り遅延回路５６の遅延時間を同一のＴ１としていたが、必ずしも同一とする必要はない。
【符号の説明】
【００４２】
１  ターンオフ論理回路
２、６  直列コントローラ
３  エネルギー貯蔵手段
４、８、１０  スイッチ
５、５Ａ  ターンオン論理回路
７、９  フライホイールダイオード
１１  エネルギー変換手段
１２  エネルギー蓄積手段
１３  リアクトル
１４  ターンオフサイリスタ
１５  フライホイールダイオード
１６  寄生ダイオード
５１、５２  ワンショット回路
５３  正負判定回路
５４  ＮＡＮＤ回路
５５、５５Ａ、５６  立下り遅延回路
５７  ＡＮＤ回路
【図１】
2011050124.tif 000003
【図２】
2011050124.tif 000004
【図３】
2011050124.tif 000005
【図４】
2011050124.tif 000006
【図５】
2011050124.tif 000007
【図６】
2011050124.tif 000008
【図７】
2011050124.tif 000009