(57)【要約】【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。【選択図】図５Ｊ
2011014867.tif 000002
【特許請求の範囲】
【請求項１】
基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、
をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ランディングプラグを形成するステップ及び前記トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、
前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記プラグ導電膜を露出させるコンタクトホールを形成するステップと、
をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
基板に素子分離膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップと、
をさらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１７】
セル領域と周辺領域とが画定された基板の前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記ゲートパターニングを行うステップの前に、
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２３】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２４】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップが、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域に残留させるステップと、
を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２５】
セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、
前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、
前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２６】
前記ゲートパターニングを行うステップの前に、
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２９】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項３０】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３１】
前記ランディングプラグを形成するステップ及び第２トレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３２】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３３】
前記プラグ導電膜上にハードマスク窒化膜をさらに形成し、前記ハードマスク窒化膜が、前記埋め込みゲートの形成時に除去されることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３４】
セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、
前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、
前記基板の全面にプラグ導電膜を形成するステップと、
前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、
前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、
前記トレンチの表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、
前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項３５】
前記ゲートパターニングを行うステップの前に、
前記埋め込みゲートの上部をギャップフィルするシール膜を形成するステップと、
前記シール膜を含む基板の全面を覆うキャップ膜を形成するステップと、
前記周辺領域がオープンされるように前記キャップ膜をエッチングするステップと、
をさらに含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３６】
前記シール膜は、酸化膜、窒化膜、及び窒化膜と酸化膜とが積層された二重膜から選択されたいずれか１つを含むことを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記キャップ膜は、窒化膜と酸化膜とを積層して形成されることを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３８】
前記セル領域に残留するキャップ膜の一部をエッチングして前記ランディングプラグの表面を露出させるコンタクトホールを形成するステップをさらに含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３９】
前記プラグ導電膜は、金属膜またはポリシリコン膜を含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項４０】
前記ランディングプラグを形成するステップ及びトレンチを形成するステップは、
ハードマスク膜をエッチングバリアとして用いて行われることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項４１】
前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップは、
前記基板の全面に前記ゲート絶縁膜及びゲート導電膜を順に形成するステップと、
セル領域オープン工程により前記ゲート導電膜及びゲート絶縁膜を前記周辺領域にのみ残留させるステップと、
を含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ランディングプラグ前置構造を用いた埋め込みゲートを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
６０ｎｍ以下のＤＲＡＭ工程において、セルにおけるトランジスタの集積度を増加させ、工程の単純化及びリーク電流のような素子特性を向上させるために、埋め込みゲート（ｂｕｒｉｅｄ  ｇａｔｅ）を形成することが欠かせない。
【０００３】
埋め込みゲートの製造方法は、トレンチを形成し、トレンチの内部にゲートを埋め込む方式で行うことにより、ビットラインとゲートとの間の干渉を最小化し、積層膜の数を減少させることができ、また、セル全体のキャパシタンスを減少させ、リフレッシュ（ｒｅｆｒｅｓｈ）特性を向上させることができるという利点がある。
【０００４】
図１Ａないし図１Ｅは、従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【０００５】
図１Ａに示すように、セル領域と周辺領域とが画定された基板１１に素子分離膜１２を形成する。
【０００６】
次に、ハードマスク膜１３を用いてセル領域の基板をエッチングしてトレンチ１４を形成した後、第１ゲート絶縁膜１５を形成する。次に、第１ゲート絶縁膜１５上にトレンチの一部を埋め込む埋め込みゲート１６を形成する。
【０００７】
図１Ｂに示すように、ハードマスク膜１３を除去した後、埋め込みゲート１６の上部をシールするシール膜１７を形成する。
【０００８】
次に、シール膜１７がセル領域にのみ残留するように周辺領域オープン工程を行う。
【０００９】
次に、周辺領域に対してゲート酸化工程を行うことにより第２ゲート絶縁膜１８を形成する。
【００１０】
図１Ｃに示すように、第２ゲート絶縁膜１８上にゲート導電膜１９を形成した後、セル領域にビットラインコンタクト用ビットラインコンタクトホール２０を形成する工程を行う。これにより、シール膜１７（図１Ｂ）は、基板の一部を露出させる形状のシールパターン１７Ａとなる。
【００１１】
図１Ｄに示すように、ビットラインコンタクトホールを埋め込むように基板の全面に金属膜を蒸着した後、金属膜上にハードマスク膜を形成する。
【００１２】
次に、ゲートのエッチングを行う。ゲートのエッチングは、ハードマスク膜、金属膜、ゲート導電膜、及び第１ゲート絶縁膜をエッチングする工程であり、これにより、周辺領域においては、第２ゲート絶縁パターン１８Ａ上に、ゲート導電パターン１９Ａ、ゲート金属パターン２１Ｂ、及びゲートハードマスクパターン２２Ｂの順に積層される周辺領域のトランジスタ用ゲート（以下、「周辺ゲート（ｐｅｒｉ  ｇａｔｅ）」と略称する。）ＰＧが完成する。前記周辺ゲートＰＧの形成時に、セル領域では、ビットラインコンタクトを兼ねたビットライン配線パターン２１Ａ及びビットラインハードマスクパターン２２Ａの順に積層されるビットラインＢＬが形成される。
【００１３】
図１Ｅに示すように、基板の全面に層間絶縁膜を形成する。次に、層間絶縁膜をエッチングし、セル領域にストレージノードコンタクト（ｓｔｏｒａｇｅ  ｎｏｄｅ  ｃｏｎｔａｃｔ）２４を形成するためのコンタクト形成工程を行う。このコンタクト形成工程は基板の表面まで進み、シールパターン１７Ａ（図１Ｄ）及び層間絶縁膜の一部がエッチングされて最終シールパターン１７Ｂ及び層間絶縁膜２３となる。
【００１４】
前述した従来技術は、セル領域に埋め込みゲート１６を形成した後、セル領域にシール膜１７を用いて埋め込みゲート１６の酸化を防止するためのシール工程を行う。その後、周辺領域のみをオープンして周辺領域のトランジスタを形成するためのゲート酸化工程及びゲート導電膜蒸着工程が行われる。その後、セル領域を再度オープンし、ビットラインコンタクトホールを形成するためのコンタクトエッチング工程を行う。
【００１５】
しかしながら、従来技術では、シール膜１７がセル領域をシールしてはいるものの、周辺領域において、ゲート酸化工程を行う際、酸素ソースによって埋め込みゲート１６が酸化するのを防止するには限界がある（図１Ｂの「Ａ」参照）。
【００１６】
また、セル領域において、ビットラインＢＬを形成した後、ストレージノードコンタクト２４が形成されるため、ストレージノードコンタクト２４を形成するためのコンタクトオープン面積を確保することが難しい。しかも、コンタクトオープン面積が狭いため、ストレージノードコンタクトと基板との間の界面抵抗が増加するという問題がある。
【００１７】
さらに、従来技術では、ストレージノードコンタクト工程またはビットラインコンタクト工程を行う際、オーバーエッチングによる基板の損失（図１Ｃの「Ｂ」参照）により、各ストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が増加し、自己整合コンタクト不良の可能性が増加するという問題がある。
【００１８】
これらの問題を克服するために、ハードマスク膜を適用してランディングプラグ（ｌａｎｄｉｎｇ  ｐｌｕｇ）が形成される部分を上昇させてからハードマスク膜を除去し、その後にランディングプラグを形成する方法が提案されたが、これは、ハードマスク膜を除去するとき、コンタクトの拡大（ｗｉｄｅｎｉｎｇ）が生じ、コンタクト間のブリッジ（ｂｒｉｄｇｅ）が発生する可能性が高く、工程の途中にエッチング工程とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程が行われるため、コンタクトの高さを一定高さ以上に調整するのに困難がある。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、上記の従来技術に係る問題を解決するためになされたものであって、その目的は、後続の工程に伴う埋め込みゲートの酸化を防止することのできる半導体装置の製造方法を提供することにある。
【００２０】
また、本発明の別の目的は、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減することのできる半導体装置の製造方法を提供することにある。
【００２１】
さらに、本発明の別の目的は、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）を低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。
【００２４】
また、本発明の半導体装置の製造方法は、基板に素子分離膜を形成するステップと、前記基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。
【００２５】
また、本発明の半導体装置の製造方法は、セル領域と周辺領域とが画定された基板の前記周辺領域上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、前記基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含むことを特徴とする。
【００２６】
また、本発明の半導体装置の製造方法は、セル領域と周辺領域とが画定された基板の前記周辺領域上にゲート絶縁膜及びゲート導電膜を形成するステップと、前記基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜及び基板をエッチングして第１トレンチを形成するステップと、前記第１トレンチをギャップフィルする素子分離膜を形成するステップと、前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングして第２トレンチを形成するステップと、前記第２トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記第２トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含むことを特徴とする。
【００２７】
また、本発明の半導体装置の製造方法は、セル領域と周辺領域とが画定された基板に素子分離膜を形成するステップと、前記周辺領域の基板上に選択的にゲート絶縁膜及びゲート導電膜を形成するステップと、前記基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングして前記セル領域にランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、前記周辺領域においてゲートを形成するためのゲートパターニングを行うステップと、を含むことを特徴とする。
【発明の効果】
【００２８】
本発明は、埋め込みゲートの安定性を確保し、周辺ゲートの形成を容易にし、埋め込みゲートの形成後、後続のビットラインとのコンタクト工程やストレージノードとのコンタクト形成工程における工程マージンを確保することができる。
【００２９】
また、周辺領域において、ゲート酸化工程及びゲート導電膜蒸着工程を行い、セル領域においては、まず、ランディングプラグを形成した後、素子分離工程及び埋め込みゲート工程を行うことにより、コンタクト抵抗を低減し、コンタクトを形成するための面積を確保し、後続の工程におけるオープン不良（ｎｏｔ−ｏｐｅｎ）を防止するだけでなく、以後のコンタクト工程によるランディングプラグの形成時に発生し得るコンタクトオープン不良（ｃｏｎｔａｃｔ−ｎｏｔ−ｏｐｅｎ）やブリッジなども防止することができる。
【００３０】
さらに、周辺ゲートを形成するための工程を素子分離用トレンチの形成前に完了できるため、周辺ゲートの形成時に発生し得る埋め込みゲートの酸化も防止することで安定した装置を確保することができ、後続のコンタクト工程や物質除去工程を減らして工程ステップを減少させることができる。
【図面の簡単な説明】
【００３１】
【図１Ａ】従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【図１Ｂ】従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【図１Ｃ】従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【図１Ｄ】従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【図１Ｅ】従来技術に係る埋め込みゲートを備えた半導体装置の製造方法を示す図である。
【図２Ａ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｂ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｃ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｄ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｅ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｆ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｇ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２Ｈ】本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ａ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ｂ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ｃ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ｄ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ｅ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３Ｆ】本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ａ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｂ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｃ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｄ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｅ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｆ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｇ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｈ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｉ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４Ｊ】本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ａ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｂ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｃ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｄ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｅ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｆ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｇ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｈ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｉ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｊ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５Ｋ】本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００３２】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術思想を容易に実施できる程度に詳細に説明するため、本発明の好ましい実施形態を添付図面を参照して説明する。
【００３３】
図２Ａ〜図２Ｈは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００３４】
図２Ａに示すように、パッド酸化膜３２Ａ及び第１ハードマスク膜３２Ｂの順に積層された構造を用いて基板３１をエッチングし、素子分離膜が形成される第１トレンチ３３を形成する。ここで、第１ハードマスク膜３２Ｂは、ポリシリコン膜または窒化膜を含むことができる。好ましくは、ポリシリコン膜と窒化膜とを積層して形成することができる。
【００３５】
図２Ｂに示すように、第１トレンチ３３（図２Ａ）をギャップフィル（ｇａｐ−ｆｉｌｌｉｎｇ：埋め込み）する素子分離膜３４を形成する。このとき、前記素子分離膜３４を形成する工程をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程といい、第１トレンチ３３の形成後に絶縁膜でギャップフィルして素子分離膜３４を形成する。
【００３６】
図２Ｃに示すように、第１ハードマスク膜３２Ｂ及びパッド酸化膜３２Ａ（図２Ｂ）を除去するが、ドライエッチングまたはウェットエッチングにより除去する。
【００３７】
図２Ｄに示すように、基板３１の全面にプラグ導電膜３５を形成した後、素子分離膜３４の表面が露出するまで平坦化する。このとき、プラグ導電膜３５は、ポリシリコン膜を含む。プラグ導電膜３５は、他の厚さ範囲も考えられるが、６００〜１５００Åの範囲の厚さに形成する。また、プラグ導電膜３５は、タングステン膜などの金属膜を含むこともできる。
【００３８】
図２Ｅに示すように、プラグ導電膜３５（図２Ｄ）上に第２ハードマスク膜を形成した後、埋め込みゲート工程のためのマスク工程及びエッチング工程を行う。例えば、感光膜パターン（図示せず）を用いて第２ハードマスク膜をエッチングして第２ハードマスクパターン３６を形成し、第２ハードマスクパターン３６をエッチングバリアとしてプラグ導電膜３５及び基板３１をエッチングし、エッチングされた基板３１Ａ及びエッチングされたプラグ導電膜３５Ａを形成するが、以下、便宜上、これらをそれぞれ基板３１Ａ及びプラグ導電膜３５Ａと称する。これにより、一定深さの第２トレンチ３７が形成され、第２トレンチ３７は、基板３１Ａ及び素子分離膜３４を同時にエッチングして形成され得る。第２ハードマスク膜は、窒化膜を含むことができる。
【００３９】
上記のように、第２ハードマスク膜を用いてプラグ導電膜をエッチングすることにより第１及び第２ランディングプラグ３５Ａが形成され、連続して第１及び第２ランディングプラグ３５Ａ間の基板をエッチングすることにより第２トレンチ３７が形成される。このとき、素子分離膜３４は、その内部がエッチングされた形状３４Ａとなる。
【００４０】
図２Ｆに示すように、第２トレンチ３７の表面上にゲート絶縁膜３８を形成した後、ゲート絶縁膜３８上に第２トレンチ３７をギャップフィルするように全面にゲート導電膜３９を蒸着する。ゲート導電膜３９は、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン膜（Ｗ）などを含む。例えば、仕事関数の大きいチタン窒化膜（またはタンタル窒化膜）を共形薄膜蒸着した後、抵抗を低減するためのタングステン膜をギャップフィルして形成することができる。また、ゲート導電膜３９は、チタン窒化膜とタンタル窒化膜とを積層して形成するか、またはチタン窒化膜、タンタル窒化膜、及びタングステン膜を順に積層して形成することもできる。このとき、チタン窒化膜は、２０〜８０Åの範囲の厚さに形成することが好ましいが、他の厚さ範囲も考えられる。
【００４１】
次に、第２ハードマスクパターン３６の表面が露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法を用いてゲート導電膜３９を平坦化した後、連続してエッチバックを行って埋め込みゲート３９Ａを形成する。埋め込みゲート３９Ａの表面の高さは、基板３１Ａの表面より低くなり得る。
【００４２】
図２Ｇに示すように、埋め込みゲート３９Ａの上部をシールするシール膜４０を形成する。ここで、シール膜４０は、酸化膜、窒化膜、または窒化膜と酸化膜との積層構造から選択され得る。例えば、シール膜４０は、シール窒化膜４０Ａを薄くシールした後、シールした領域を、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）などのシール酸化膜４０Ｂでギャップフィルして形成することができる。
【００４３】
シール膜４０が第２ハードマスクパターン３６を覆っている場合は、第２ハードマスクパターン３６の表面が露出するようにシール膜４０を平坦化する。
【００４４】
図２Ｈに示すように、コンタクトマスク（図示せず）を用いて第２ハードマスクパターン３６をエッチングし、ランディングプラグ３５Ａの表面を露出させるコンタクトホール（図面符号「Ｃ」）を形成する。コンタクトホールＣが形成されていない第２ハードマスクパターン３６は、エッチングされた第２ハードマスクパターン３６Ａとして残留する。コンタクトホールは、ビットラインコンタクトホールを含む。コンタクトホールは、シール膜４０上に層間絶縁膜などが形成された後に設けられてもよい。
【００４５】
図３Ａ〜図３Ｆは、本発明の第２実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００４６】
図３Ａに示すように、基板の全面にプラグ導電膜を形成する。このとき、プラグ導電膜は、ポリシリコン膜を含み、６００〜１５００Åの範囲の厚さに形成することができるが、他の厚さ範囲も考えられる。また、プラグ導電膜は、タングステン膜などの金属膜を含むこともできる。
【００４７】
次に、プラグ導電膜上にハードマスク膜を形成した後、ＳＴＩ工程を行う。すなわち、素子分離マスク（図示せず）を用いてハードマスク膜をエッチングした後、素子分離予定領域のプラグ導電膜及び基板をエッチングして一定深さの第１トレンチ４４を形成する。ハードマスク膜は、窒化膜を含むことができる。図３Ａは、第１トレンチ４４が形成された基板４１、プラグ導電膜４２、及びハードマスク膜４３を示している。
【００４８】
図３Ｂに示すように、第１トレンチ４４をギャップフィルするようにＳＯＤなどの絶縁膜を形成した後、ＣＭＰなどの平坦化工程を行って素子分離膜４５を形成する。
【００４９】
図３Ｃに示すように、埋め込みゲート工程のためのマスク工程及びエッチング工程を行う。例えば、感光膜パターン（図示せず）を用いてハードマスク膜４３をエッチングし、エッチングされたハードマスクパターン４３Ａをエッチングバリアとしてゲート予定領域のプラグ導電膜４２及び基板４１をエッチングする。これにより、基板４１Ａ及びエッチングされた素子分離膜４５Ａ上に一定深さの第２トレンチ４６が形成される。ここで、第２トレンチ４６は、基板４１及び素子分離膜４５を同時にエッチングして形成され得る。
【００５０】
前記ハードマスクパターン４３Ａを用いてプラグ導電膜４２をエッチングすることによりランディングプラグ４２Ａが形成され、連続してランディングプラグ４２Ａ間（すなわち、第１及び第２ランディングプラグ間）の基板をエッチングすることにより第２トレンチ４６が形成される。
【００５１】
図３Ｄに示すように、第２トレンチ４６の表面上にゲート絶縁膜４７を形成した後、ゲート絶縁膜４７上に第２トレンチ４６をギャップフィルするように全面にゲート導電膜４８を蒸着する。ゲート導電膜４８は、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン膜（Ｗ）などを含む。例えば、ゲート導電膜４８は、仕事関数の大きいチタン窒化膜（またはタンタル窒化膜）を共形薄膜蒸着した後、抵抗を低減するためのタングステン膜をギャップフィルして形成することができる。また、ゲート導電膜４８は、チタン窒化膜とタンタル窒化膜とを積層して形成するか、またはチタン窒化膜、タンタル窒化膜、及びタングステン膜を順に積層して形成することもできる。このとき、チタン窒化膜は、２０〜８０Åの範囲の厚さに形成することが好ましいが、他の厚さ範囲も考えられる。
【００５２】
次に、ハードマスクパターン４３Ａの表面が露出するように、ＣＭＰなどの方法を用いてゲート導電膜４８を平坦化した後、連続してエッチバックを行って埋め込みゲート４８Ａを形成する。埋め込みゲート４８Ａの表面の高さは、基板４１の表面より低くなり得る。
【００５３】
図３Ｅに示すように、埋め込みゲート４８Ａの上部をシールするシール膜４９を形成する。ここで、シール膜４９は、酸化膜、窒化膜、または窒化膜と酸化膜との積層構造から選択され得る。シール膜４９は、例えば、シール窒化膜４９Ａを薄くシールした後、ＳＯＤなどのシール酸化膜４９Ｂをギャップフィルして形成することができる。
【００５４】
次に、シール膜４９がハードマスクパターン４３Ａを覆っている場合は、ハードマスクパターン４３Ａの表面が露出するようにシール膜４９を平坦化する。
【００５５】
図３Ｆに示すように、コンタクトマスク（図示せず）を用いてハードマスクパターン４３Ａをエッチングし、ランディングプラグ４２Ａの一部表面を露出させるコンタクトホール５０を形成する。最終ハードマスクパターン４３Ｂは、コンタクトホール５０が形成された後のハードマスクパターンである。コンタクトホール５０は、ビットラインコンタクトホールまたはストレージノードコンタクトホールを含むが、好ましくは、ビットラインコンタクトホールである。コンタクトホールは、シール膜４９上に層間絶縁膜などが形成された後に設けられてもよい。
【００５６】
上述した第１実施形態及び第２実施形態によれば、プラグ導電膜を予め形成した後、埋め込みゲートが形成されるトレンチの形成前にランディングプラグを形成することにより、ランディングプラグと基板との間のコンタクト接触面積を広く確保することができる。これにより、コンタクト抵抗を低減することができる。
【００５７】
また、コンタクトホールの形成、プラグ導電膜の蒸着及びエッチングによりランディングプラグを形成するのではなく、プラグ導電膜の蒸着及びトレンチのエッチングによりランディングプラグを形成するため、コンタクトオープン不良が根本的に防止され、これにより、隣接するランディングプラグ間のブリッジも防止可能である。また、ランディングプラグが形成されるコンタクトホールエッチング工程を行わなくてもよいので、基板の損失は発生しない。
【００５８】
図４Ａ〜図４Ｊは、本発明の第３実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００５９】
図４Ａに示すように、セル領域と周辺領域とが画定された基板５１に、第１ハードマスク膜５２Ｂを用いたエッチング工程により素子分離膜が形成される第１トレンチ５３を形成する。ここで、第１ハードマスク膜５２Ｂは、ポリシリコン膜または窒化膜を含み、好ましくは、ポリシリコン膜と窒化膜とを積層して形成することができる。第１ハードマスク膜５２Ｂの下には、パッド酸化膜５２Ａが形成されている。
【００６０】
次に、第１トレンチ５３をギャップフィルする素子分離膜５４を形成する。このように、素子分離膜５４を形成する工程をＳＴＩ工程といい、第１トレンチ５３を形成した後、ＨＤＰ、ＳＯＤなどの絶縁膜をギャップフィルして素子分離膜５４を形成する。
【００６１】
図４Ｂに示すように、第１ハードマスク膜５２Ｂ及びパッド酸化膜５２Ａを除去する。
【００６２】
次に、図４Ｃに示すように、ゲート酸化工程により、基板５１上に第１ゲート絶縁膜を形成した後、第１ゲート絶縁膜上に第１ポリシリコン膜を形成する。このとき、第１ポリシリコン膜は、１００〜５００Åの範囲の厚さに形成するが、他の厚さ範囲も考えられる。
【００６３】
上述した第１ゲート絶縁膜は、周辺領域のトランジスタ用ゲート絶縁膜である。以下、説明の便宜上、第１ゲート絶縁膜を「周辺ゲート絶縁膜」と略称する。
【００６４】
次に、セル領域オープン工程によりセル領域の第１ポリシリコン膜及び周辺ゲート絶縁膜を除去する。これにより、周辺領域にのみ周辺ゲート絶縁膜５５及び第１ポリシリコン膜５６が残留する。
【００６５】
図４Ｄに示すように、基板５１の全面に第２ポリシリコン膜を形成した後、平坦化工程によりセル領域と周辺領域との間の段差を除去する。このとき、第２ポリシリコン膜５７は、ランディングプラグとして用いられる物質である。また、第２ポリシリコン膜５７のほか、ランディングプラグとして用いられるプラグ導電膜は、タングステン膜などの金属膜を含むこともできる。
【００６６】
このように、第２ポリシリコン膜５７を形成すると、セル領域には第２ポリシリコン膜５７の単一膜が残留し、周辺領域では、周辺ゲート絶縁膜５５上に第１ポリシリコン膜５６と第２ポリシリコン膜５７とが積層される。第２ポリシリコン膜５７は、セル領域ではプラグとなり、周辺領域ではゲートの一部となる。第２ポリシリコン膜５７は、５００〜１０００Åの範囲の厚さに形成するが、他の厚さ範囲も考えられる。
【００６７】
図４Ｅに示すように、第２ポリシリコン膜５７を含む全面に窒化膜を用いて第２ハードマスク膜を形成した後、セル領域に埋め込みゲート工程のためのマスク工程及びエッチング工程を行う。例えば、感光膜パターン（図示せず）を用いて第２ハードマスク膜をエッチングし、エッチングされた第２ハードマスクパターン５８をエッチングバリアとして第２ポリシリコン膜５７及び基板５１をエッチングする。これにより、セル領域には一定深さの第２トレンチ５９が形成され、第２トレンチ５９は、セル領域において基板５１及び素子分離膜５４を同時にエッチングして形成され得る。第２トレンチ５９が形成された後、基板５１Ａ上にはエッチングされた素子分離膜５４Ａが残留する。
【００６８】
上のように、第２ハードマスクパターン５８を用いて第２ポリシリコン膜５７をエッチングすることによりランディングプラグ５７Ａが形成され、連続してランディングプラグ５７Ａ間（すなわち、第１及び第２ランディングプラグ５７Ａ間）の基板をエッチングすることにより第２トレンチ５９が形成される。一方、周辺領域には第２ポリシリコン膜５７が依然として残留し、周辺領域に残留する第１ポリシリコン膜５６及び第２ポリシリコン膜５７は周辺領域のゲートとなる。
【００６９】
図４Ｆに示すように、第２トレンチ５９の表面上に第２ゲート絶縁膜６０を形成する。第２ゲート絶縁膜６０は、セル領域のトランジスタ用ゲート絶縁膜であって、以下、説明の便宜上、「セルゲート絶縁膜６０」と略称する。
【００７０】
次に、セルゲート絶縁膜６０上に第２トレンチ５９をギャップフィルするように全面に金属膜６１を蒸着する。金属膜６１は、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン膜（Ｗ）などを含む。金属膜６１は、例えば、仕事関数の大きいチタン窒化膜（またはタンタル窒化膜）を共形薄膜蒸着した後、抵抗を低減するためのタングステン膜をギャップフィルして形成することができる。また、金属膜６１は、チタン窒化膜とタンタル窒化膜とを積層して形成するか、またはチタン窒化膜、タンタル窒化膜、及びタングステン膜を順に積層して形成することもできる。このとき、チタン窒化膜は、２０〜８０Åの範囲の厚さに形成することが好ましいが、他の厚さ範囲も考えられる。
【００７１】
次に、第２ハードマスクパターン５８の表面が露出するように、ＣＭＰなどの方法を用いて金属膜６１を平坦化した後、連続してエッチバックを行って埋め込みゲート６１Ａを形成する。埋め込みゲート６１Ａの表面の高さは、基板５１の表面より低くなり得る。
【００７２】
図４Ｇに示すように、埋め込みゲート６１Ａの上部をシールするシール膜６２を形成する。ここで、シール膜６２は、酸化膜、窒化膜、または窒化膜と酸化膜との積層構造から選択され得る。シール膜６２は、例えば、シール窒化膜６２Ａを薄くシールした後、シールした領域をＳＯＤなどのシール酸化膜６２Ｂでギャップフィルして形成することができる。
【００７３】
次に、シール膜６２が第２ハードマスクパターンを覆っている場合は、第２ハードマスクパターン５８の表面が露出するようにシール膜６２を平坦化する。
【００７４】
図４Ｈに示すように、基板５１Ａの全面にセルキャップ膜６３を形成した後、周辺領域をオープンさせる。次に、周辺領域のセルキャップ膜６３を除去し、連続して周辺領域の第２ハードマスクパターン５８を除去する。セルキャップ膜６３は、酸化膜または窒化膜を含み、好ましくは、窒化膜（５０〜４００Å）と酸化膜（５０〜２００Å）とを積層して形成することができるが、他の厚さ範囲も考えられる。ここで、窒化膜は、後続のエッチング工程におけるエッチング停止膜の役割も果たし、酸化膜は、周辺領域オープン工程におけるキャップ膜の役割を果たす。
【００７５】
これにより、周辺領域には、周辺ゲート絶縁膜５５、第１ポリシリコン膜５６、及び第２ポリシリコン膜５７Ａの積層構造のみが残留する。セル領域では、セルキャップ膜６３及び第２ハードマスク５８Ａが残留する。
【００７６】
図４Ｉに示すように、ビットラインコンタクト工程を行う。すなわち、ビットラインコンタクトマスクを用いてセルキャップ膜６３及び第２ハードマスク５８Ａをエッチングし、ランディングプラグ５７Ａの一部表面を露出させるビットラインコンタクトホール６４を形成する。ビットラインコンタクトホール６４が形成されることにより、セル領域には最終の第２ハードマスク５８Ｂ及びエッチングされたキャップ膜６３Ａが残留する。ビットラインコンタクトホール６４を形成するためのエッチング工程は、図４Ｈの工程が行われた後、層間絶縁膜を形成した後に行うこともできる。
【００７７】
図４Ｊに示すように、ビットラインコンタクトホール６４を埋め込むように全面に金属膜とハードマスク膜とを積層した後、ゲートのエッチングを行う。ここで、ゲートのエッチングは、周辺領域において周辺ゲートを形成するための工程であって、本発明は、ゲートのエッチング時にセル領域のビットライン工程も同時に行うことができる。金属膜は、周辺領域ではゲート金属膜６５Ｂとなり、セル領域ではビットライン金属膜６５Ａとなる。ハードマスク膜は、周辺領域ではゲートハードマスク膜６６Ｂとなり、セル領域ではビットラインハードマスク膜６６Ａとなる。金属膜は、タングステン膜を含み、ハードマスク膜は、窒化膜を含むことができる。
【００７８】
これにより、周辺領域には、周辺ゲート絶縁膜５５Ａ上に、第１ポリシリコン膜５６Ａ、第２ポリシリコン膜５７Ｂ、ゲート金属膜６５Ｂ、及びゲートハードマスク膜６６Ｂの順に積層される周辺ゲートＰＧが完成する。前記周辺ゲートＰＧの形成時に、セル領域では、ビットライン金属膜６５Ａ及びビットラインハードマスク膜６６Ａの順に積層されるビットラインＢＬが形成される。ビットライン金属膜６５Ａは、ビットラインコンタクトホールに埋め込まれることにより、ビットラインコンタクトの役割も兼ねるようになる。周辺ゲート絶縁膜５５Ａは、周辺ゲート構造によっては二重構造（Ｄｕｂｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ）または三重構造（Ｔｒｉｐｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ）も適用可能である。
【００７９】
図５Ａ〜図５Ｋは、本発明の第４実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００８０】
図５Ａに示すように、セル領域と周辺領域とが画定された基板７１に、ゲート酸化工程により周辺ゲート絶縁膜７２を形成した後、周辺ゲート絶縁膜７２上に第１ポリシリコン膜７３を形成する。このとき、第１ポリシリコン膜７３は、１００〜５００Åの範囲の厚さに形成するが、他の厚さ範囲も考えられる。
【００８１】
図５Ｂに示すように、セルオープン工程によりセル領域の第１ポリシリコン膜７３及び周辺ゲート絶縁膜７２を除去する。これにより、周辺領域にのみ周辺ゲート絶縁膜７２Ａ及び第１ポリシリコン膜７３Ａが残留する。
【００８２】
図５Ｃに示すように、結果物（基板７１）上全面に第２ポリシリコン膜（７４）を形成した後、平坦化工程によりセル領域と周辺領域との間の段差を除去する。このとき、第２ポリシリコン膜７４は、ランディングプラグとして用いられるプラグ導電膜である。ランディングプラグとして用いられるプラグ導電膜は、ポリシリコン膜のほか、タングステン膜などの金属膜を含むこともできる。
【００８３】
図５Ｄに示すように、第２ポリシリコン膜７４上にハードマスク膜（７５）を形成した後、素子分離膜工程のためのＳＴＩ工程を行う。例えば、感光膜パターン（図示せず）を用いてハードマスク膜（７５）をエッチングし、ハードマスク膜７５をエッチングバリアとして第２ポリシリコン膜７４及び基板７１をエッチングする。これにより、セル領域及び周辺領域に一定深さの第１トレンチ７６が形成され、実施形態によれば、２つ以上の第１トレンチ７６が図５Ｄに示すように形成され得る。周辺領域では、第２ポリシリコン膜７４、第１ポリシリコン膜７３Ａ、及び周辺ゲート絶縁膜７２Ａをエッチングした後、基板７１をエッチングして第１トレンチ７６（または各々の第１トレンチ７６）を形成する。図５Ｄにおいて、第１トレンチ７６が形成された基板７１Ａは、周辺領域では、周辺ゲート絶縁パターン７２Ｂ、第１ポリシリコンパターン７３Ｂ、第２ポリシリコンパターン７４Ａ、及びハードマスク膜７５が残留し、セル領域では、第２ポリシリコンパターン７４Ａ及びハードマスク膜７５が残留することが示されている。
【００８４】
図５Ｅに示すように、第１トレンチ７６をギャップフィルするようにＳＯＤなどの絶縁膜（７７）を形成した後、ＣＭＰなどの平坦化工程により素子分離膜７７を形成する。
【００８５】
図５Ｆに示すように、セル領域に埋め込みゲート工程のためのマスク及びエッチング工程を行う。例えば、感光膜パターン（図示せず）を用いてハードマスク膜７５をエッチングしてハードマスクパターン７５Ａを形成し、ハードマスクパターン７５Ａをエッチングバリアとして第２ポリシリコンパターン７４Ａ及び基板７１Ａ（図５Ｅ参照）をエッチングする。これにより、セル領域には一定深さの第２トレンチ７８が形成され、第２トレンチ７８は、セル領域において基板７１Ａ及び素子分離膜７７を同時にエッチングして形成され得る。
【００８６】
上記のように、ハードマスクパターン７５Ａを用いて第２ポリシリコンパターン７４Ａをエッチングすることによりランディングプラグ７４Ｂが形成され、連続してランディングプラグ７４Ｂ間の基板をエッチングすることにより、基板７１Ｂ及びエッチングされた素子分離膜７７Ａに第２トレンチ７８が形成される。
【００８７】
図５Ｇに示すように、第２トレンチ７８の表面上にセルゲート絶縁膜７９を形成した後、セルゲート絶縁膜７９上に第２トレンチ７８をギャップフィルするように全面に金属膜８０を蒸着する。金属膜８０は、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン膜（Ｗ）などを含む。金属膜８０は、例えば、仕事関数の大きいチタン窒化膜（またはタンタル窒化膜）を共形薄膜蒸着した後、抵抗を低減するためのタングステン膜をギャップフィルして形成することができる。また、金属膜８０は、チタン窒化膜とタンタル窒化膜とを積層して形成するか、またはチタン窒化膜、タンタル窒化膜、及びタングステン膜を順に積層して形成することもできる。このとき、チタン窒化膜は、２０〜８０Åの範囲の厚さに形成することが好ましい。
【００８８】
次に、ハードマスクパターン７５Ａの表面が露出するように、ＣＭＰなどの方法を用いて金属膜８０を平坦化した後、連続してエッチバックを行って埋め込みゲート８０Ａを形成する。埋め込みゲート８０Ａの表面の高さは、基板７１Ｂの表面より低くなり得る。
【００８９】
図５Ｈに示すように、埋め込みゲート８０Ａの上部をシールするシール膜８１を形成する。ここで、シール膜８１は、酸化膜、窒化膜、または窒化膜と酸化膜との積層構造から選択され得る。シール膜８１は、例えば、シール窒化膜８１Ａを薄くシールした後、シールした領域をＳＯＤなどのシール酸化膜８１Ｂでギャップフィルして形成することができる。
【００９０】
次に、ハードマスクパターン７５Ａにシール膜８１が存在する場合は、ハードマスクパターン７５Ａの表面が露出するようにシール膜８１を平坦化する。
【００９１】
図５Ｉに示すように、基板の全面にセルキャップ膜（８２）を形成した後、周辺領域をオープンさせる。次に、周辺領域のセルキャップ膜（８２）を除去し、連続して周辺領域のハードマスクパターン（７５Ａ）を除去する。セル領域に残留するセルキャップ膜８２は、酸化膜または窒化膜を含み、好ましくは、窒化膜（５０〜４００Å）と酸化膜（５０〜２００Å）とを積層して形成することができる。ここで、窒化膜は、後続のエッチング工程におけるエッチング停止膜の役割も果たし、酸化膜は、周辺領域オープン工程におけるキャップ膜の役割を果たす。
【００９２】
これにより、周辺領域には、周辺ゲート絶縁パターン７２Ｂ、第１ポリシリコンパターン７３Ｂ、及び第２ポリシリコンパターン７４Ｂの積層構造が残留する。
【００９３】
図５Ｊに示すように、ビットラインコンタクト工程を行う。すなわち、ビットラインコンタクトマスクを用いてセルキャップ膜８２及びハードマスクパターン７５Ａをエッチングし、ランディングプラグ７４Ｂの一部表面を露出させるビットラインコンタクトホール８３を形成する。ビットラインコンタクトホール８３が形成されていないハードマスクパターン７５Ａ及びセルキャップ膜８２は、最終ハードマスクパターン７５Ｂ及びセルキャップパターン８２Ａとして残留する。ビットラインコンタクトホール８３を形成するためのコンタクトエッチング工程は、図５Ｉの工程後に層間絶縁膜まで形成した後に行うこともできる。
【００９４】
図５Ｋに示すように、ビットラインコンタクトホール８３を埋め込むように全面に金属膜とゲートハードマスク膜とを積層した後、ゲートのエッチングを行う。ここで、ゲートのエッチングは、周辺領域において周辺ゲートを形成するための工程であって、本発明は、ゲートのエッチング時に、セル領域のビットライン工程も同時に行うことができる。金属膜は、周辺領域ではゲート金属膜８４Ｂとなり、セル領域ではビットライン金属膜８４Ａとなる。ハードマスク膜は、周辺領域ではゲートハードマスク膜８５Ｂとなり、セル領域ではビットラインハードマスク膜８５Ａとなる。金属膜は、タングステン膜を含み、ハードマスク膜は、窒化膜を含むことができる。
【００９５】
これにより、周辺領域には、周辺ゲート絶縁パターン７２Ｂ上に最終の第１ポリシリコンパターン７３Ｃ、最終の第２ポリシリコンパターン７４Ｃ、ゲート金属膜８４Ｂ、及びゲートハードマスク膜８５Ｂの順に積層される周辺ゲートＰＧが完成する。前記周辺ゲートＰＧの形成時に、セル領域では、ビットライン金属膜８４Ａ及びビットラインハードマスク膜８５Ａの順に積層されるビットラインＢＬが形成される。ビットライン金属膜８４Ａは、ビットラインコンタクトホールに埋め込まれることにより、ビットラインコンタクトの役割も兼ねるようになる。周辺ゲート絶縁パターン７２Ｂは、周辺ゲート構造によっては二重構造（Ｄｕｂｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ）または三重構造（Ｔｒｉｐｌｅ  Ｇａｔｅ  Ｏｘｉｄｅ）も適用可能である。
【００９６】
上述した第３実施形態及び第４実施形態によれば、プラグ導電膜として用いられる第２ポリシリコン膜を予め形成した後、埋め込みゲートが形成される第２トレンチの形成前にランディングプラグを形成することにより、ランディングプラグと基板との間のコンタクト接触面積を広く確保することができる。これにより、コンタクト抵抗を低減することができる。
【００９７】
また、コンタクトホールの形成、プラグ導電膜の蒸着及びエッチングによりランディングプラグを形成するのではなく、プラグ導電膜の蒸着及びトレンチのエッチングによりランディングプラグを形成するため、コンタクトオープン不良が根本的に防止され、これにより、隣接するランディングプラグ間のブリッジも防止可能である。また、ランディングプラグが形成されるコンタクトホールエッチング工程を行わなくてもよいので、基板の損失は防止可能である。
【００９８】
さらに、周辺ゲートの形成のための工程のうち、ゲート酸化工程及び第１ポリシリコン膜蒸着工程を埋め込みゲートの形成前に完了するため、周辺ゲートのためのゲート酸化工程時に発生し得る埋め込みゲートの酸化を防止することができる。
【００９９】
本発明の技術思想は、上述した実施形態により具体的に記述されたが、これらの実施形態は、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
【符号の説明】
【０１００】
７１        基板
７２Ａ      周辺ゲート絶縁膜
７３Ａ      第１ポリシリコン膜
７４Ａ      第２ポリシリコンパターン（ランディングプラグ）
７５        ハードマスク膜
７７        素子分離膜
７８        第２トレンチ
７９        セルゲート絶縁膜
８０Ａ      埋め込みゲート
８１        シール膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
2011014867.tif 000005
【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
2011014867.tif 000008
【図２Ｂ】
2011014867.tif 000009
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
2011014867.tif 000013
【図２Ｇ】
2011014867.tif 000014
【図２Ｈ】
2011014867.tif 000015
【図３Ａ】
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【図３Ｂ】
2011014867.tif 000017
【図３Ｃ】
2011014867.tif 000018
【図３Ｄ】
2011014867.tif 000019
【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
2011014867.tif 000022
【図４Ｂ】
2011014867.tif 000023
【図４Ｃ】
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【図４Ｄ】
2011014867.tif 000025
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
2011014867.tif 000030
【図４Ｊ】
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【図５Ａ】
2011014867.tif 000032
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
2011014867.tif 000036
【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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