(57)【要約】【課題】上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置は、半導体基板ＳＳと、半導体基板ＳＳ上に形成され、周辺配線Ｐ１および配線Ｌ２が形成された配線層ＬＬ１，ＬＬ２と、配線層ＬＬ２に形成され、配線Ｌ３を含む配線層ＬＬ３と、配線層ＬＬ３上に形成され、磁気記憶素子ＭＲを含む配線層ＬＬ４とを備え、配線Ｌ１，Ｌ２上に形成された拡散防止膜ＮＦ１，ＮＦ２は、ＳｉＣＮ膜またはＳｉＣ膜から形成され、配線Ｌ３上に形成された拡散防止膜ＮＦ３は、ＳｉＮから形成される。【選択図】図４
2011233618.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、第１銅配線を含む第１配線層と、
前記第１配線層上に形成され、第２銅配線を含む第２配線層と、
前記第２配線層上に形成され、磁気記憶素子を含む第３配線層と、
前記第１銅配線の上面に接するように形成され、炭化珪素（ＳｉＣ）膜または炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜と、
前記第２銅配線の上面に接するように形成された第１窒化ケイ素（ＳｉＮ）膜と、
を備え、
前記第２銅配線に前記磁気記憶素子の書き換え電流が流され、
前記第２銅配線は、銅から形成された配線本体と、前記配線本体の底面および側面を覆う積層金属膜とを含み、
前記積層金属膜は、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜と、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜との積層膜とされた、半導体装置。
【請求項２】
前記第２配線層内に設けられた第３銅配線と、
前記第３配線層内に設けられ、前記第３銅配線の上部と接続された第１プラグと、
前記第１プラグの上部および前記磁気記憶素子を接続する第１ストラップ配線と、
前記第１窒化ケイ素（ＳｉＮ）膜上に形成された第１層間絶縁膜と、
をさらに備え、
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第３銅配線の上面と接触するように形成され、
前記第１プラグは、前記第１窒化ケイ素（ＳｉＮ）膜および前記第１層間絶縁膜を貫通するように形成され、
前記第１ストラップ配線は、前記第１層間絶縁膜上に形成された、請求項１に記載の半導体装置。
【請求項３】
前記第１ストラップ配線は、チタン（Ｔｉ）膜および該チタン（Ｔｉ）膜上に形成された窒化チタン（ＴｉＮ）膜から形成された積層膜、または、窒化チタン（ＴｉＮ）膜から形成された、請求項２に記載の半導体装置。
【請求項４】
各前記第１配線層と、前記第２配線層との厚みは同一であり、
前記第２配線層内に設けられた前記第２銅配線および前記第３銅配線の最大幅は、前記第１配線層内に設けられた第１銅配線の最大幅よりも小さい、請求項２に記載の半導体装置。
【請求項５】
前記第２配線層内に形成され、上面に前記第１窒化ケイ素（ＳｉＮ）膜が接触するように形成された第４銅配線と、
前記第１窒化ケイ素（ＳｉＮ）膜および前記第１層間絶縁膜内に形成され、前記第４銅配線の上部に接続されると共に、前記磁気記憶素子に電気的に接続されていない第２プラグと、
をさらに備えた、請求項２に記載の半導体装置。
【請求項６】
前記第２プラグに接続され、前記第１層間絶縁膜上に形成されると共に前記第３配線層内に設けられ、前記第１ストラップ配線に接続されていない第２ストラップ配線と、
をさらに備えた、請求項５に記載の半導体装置。
【請求項７】
前記第２プラグの上端部と接触する第２層間絶縁膜をさらに備えた、請求項５に記載の半導体装置。
【請求項８】
前記磁気記憶素子の上面および前記第１ストラップ配線を覆うように形成された第２窒化ケイ素（ＳｉＮ）膜をさらに備えた、請求項２に記載の半導体装置。
【請求項９】
前記第３配線層は、前記磁気記憶素子上に形成され、前記磁気記憶素子に接続された第５銅配線と、
前記第５銅配線上に形成され、前記第５銅配線の上面と接触する第３窒化ケイ素（ＳｉＮ）膜とを含む、請求項８に記載の半導体装置。
【請求項１０】
前記絶縁膜の成膜温度は、前記第１窒化ケイ素（ＳｉＮ）膜、前記第２窒化ケイ素（ＳｉＮ）膜および前記第３窒化ケイ素（ＳｉＮ）膜の成膜温度よりも高い、請求項９に記載の半導体装置。
【請求項１１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、第１銅配線を含む第１配線層と、
前記第１配線層上に形成され、第２銅配線を含む第２配線層と、
前記第２配線層上に形成され、磁気記憶素子を含む第３配線層と、
を備え、
前記第１配線層は、前記第１銅配線の上面に接するように形成され、炭化珪素（ＳｉＣ）膜又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を含み、
前記第２配線層は、前記第２銅配線の上面に接するように形成された第１窒化ケイ素（ＳｉＮ）膜と、前記第２銅配線と間隔をあけて形成された第３銅配線とを含み、
前記第３配線層は、前記第３銅配線の上部と接続される第１プラグと、前記第１プラグの上部および前記磁気記憶素子の下部とを接続する第１ストラップ配線とを含む、半導体装置。
【請求項１２】
前記第１窒化ケイ素（ＳｉＮ）膜上に形成され、前記第３配線層内に設けられた第１層間絶縁膜をさらに備え、
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第２銅配線上から前記第３銅配線上に達するように形成されると共に、前記第３銅配線の上面と接触するように形成され、
前記第１層間絶縁膜は、前記第１窒化ケイ素（ＳｉＮ）膜の上面のうち、前記第２銅配線上に位置する部分から前記第３銅配線上に位置する部分に達するように形成され、
前記第１プラグは、前記第１窒化ケイ素（ＳｉＮ）膜および前記第１層間絶縁膜内に形成され、
前記第２銅配線は、銅から形成された配線本体と、前記配線本体の底面および側面を覆う積層金属膜とを含み、
前記積層金属膜は、前記積層金属膜は、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜と、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜のと積層膜とされた、請求項１１に記載の半導体装置。
【請求項１３】
前記第１ストラップ配線は、チタン（Ｔｉ）膜および該チタン（Ｔｉ）膜上に形成された窒化チタン（ＴｉＮ）膜から形成された積層膜、または、窒化チタン（ＴｉＮ）膜とされた、請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
前記第１配線層と、前記第２配線層との厚みは同一であり、
前記第２配線層内に設けられた前記第２銅配線の最大幅は、前記第１配線層内に設けられた前記第１銅配線の最大幅よりも小さい、請求項１１に記載の半導体装置。
【請求項１５】
前記第１窒化ケイ素（ＳｉＮ）膜上に形成され、前記第３配線層内に設けられた第１層間絶縁膜と、
前記第２配線層内に設けられ、上面に前記第１窒化ケイ素（ＳｉＮ）膜が接触するように形成された第４銅配線と、
前記第１窒化ケイ素（ＳｉＮ）膜および前記第１層間絶縁膜内に形成され、前記第４銅配線の上部に接続されると共に、前記磁気記憶素子に接続されていない第２プラグと、
をさらに備えた、請求項１１から請求項１４のいずれかに記載の半導体装置。
【請求項１６】
前記第２プラグに接続され、前記第１層間絶縁膜上に形成されると共に前記第３配線層内に設けられ、前記第１ストラップ配線に接続されていない第２ストラップ配線と、
をさらに備えた、請求項１５に記載の半導体装置。
【請求項１７】
前記第２プラグの上端部と接触する第２層間絶縁膜をさらに備えた、請求項１５に記載の半導体装置。
【請求項１８】
前記磁気記憶素子の上面および前記第１ストラップ配線の上面を覆うように形成された第２窒化ケイ素（ＳｉＮ）膜をさらに備えた、請求項１１に記載の半導体装置。
【請求項１９】
前記第３配線層は、前記磁気記憶素子上に形成され、前記磁気記憶素子に接続された第５銅配線と、前記第５銅配線上に形成され、前記第５銅配線の上面と接触する第３窒化ケイ素（ＳｉＮ）膜とを含む、請求項１８に記載の半導体装置。
【請求項２０】
前記絶縁膜の成膜温度は、前記第１窒化ケイ素（ＳｉＮ）膜、前記第２窒化ケイ素（ＳｉＮ）膜および前記第３窒化ケイ素（ＳｉＮ）膜の成膜温度よりも高い、請求項１９に記載の半導体装置。
【請求項２１】
主表面を有する半導体基板を準備する工程と、
前記主表面上に第１配線層を形成する工程と、
前記第１配線層のうち、最も上層に位置する第１配線層上に第２配線層を形成する工程と、
前記第２配線層上に磁気記憶素子を含む第３配線層を形成する工程と、
を備え、
前記第１配線層を形成する工程は、第１絶縁膜を形成する工程と、前記第１絶縁膜に第１銅配線を形成する工程と、前記第１銅配線の上面と接触する炭化珪素（ＳｉＣ）膜又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を形成する工程とを含み、
前記第２配線層を形成する工程は、前記第１配線層上に第２絶縁膜を形成する工程と、前記第２絶縁膜に第２銅配線を形成する工程と、前記第２銅配線上に形成され、前記第２銅配線の上面と接触する第１窒化ケイ素（ＳｉＮ）膜を形成する工程とを含み、
前記第２銅配線を形成する工程は、前記第２絶縁膜に第１溝部を形成する工程と、前記第１溝部の側面および底面に、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜およびコバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜の積層膜を形成する工程と、前記積層膜が形成された前記第１溝部内に銅から形成された配線本体を形成する工程とを有する、半導体装置の製造方法。
【請求項２２】
前記第２配線層を形成する工程は、前記第２銅配線から間隔をあけて第３銅配線を形成する工程を含み、
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第２銅配線の上面および前記第３銅配線の上面に接触するように形成され、
前記第３配線層を形成する工程は、前記第１窒化ケイ素（ＳｉＮ）膜上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜および前記第１窒化ケイ素（ＳｉＮ）膜を貫通し、前記第３銅配線の上部と接続される第１プラグを形成する工程と、
前記第１層間絶縁膜上に形成され、前記第１プラグの上部に接続された第１ストラップ配線を形成する工程と、
前記第１ストラップ配線の上面に前記磁気記憶素子を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第１ストラップ配線を形成する工程は、チタン（Ｔｉ）膜を形成する工程と、前記チタン（Ｔｉ）膜上に窒化チタン（ＴｉＮ）膜を形成する工程とを含む、請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第２銅配線および前記第３銅配線の最大幅を前記第１銅配線の最大幅よりも小さく形成する、請求項２２に記載の半導体装置の製造方法。
【請求項２５】
前記第２配線層を形成する工程は、第４銅配線を形成する工程を含み、
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第１銅配線、前記第２銅配線および前記第４銅配線の上面と接触するように形成され、
前記第３配線層を形成する工程は、前記第１層間絶縁膜および前記第１窒化ケイ素（ＳｉＮ）膜を貫通し、前記第４銅配線の上面に達する第２プラグを形成する工程を含み、
前記磁気記憶素子を形成する工程は、前記第２プラグと電気的に接続されないように形成される、請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記第３配線層を形成する工程は、
前記第１ストラップ配線に接続されず、前記第２プラグの上端部に接続された第２ストラップ配線を前記第１層間絶縁膜上に形成する工程を含む、請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第３配線層を形成する工程は、
前記第２プラグの上端部と接触する第２層間絶縁膜を前記第１層間絶縁膜上に形成する工程を含む、請求項２５に記載の半導体装置の製造方法。
【請求項２８】
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第３銅配線の上面と接触するように形成され、
前記第３配線層を形成する工程は、前記磁気記憶素子および前記第１ストラップ配線を覆うように第２窒化ケイ素（ＳｉＮ）膜を形成する工程を含む、請求項２２に記載の半導体装置の製造方法。
【請求項２９】
前記第３配線層を形成する工程は、
前記磁気記憶素子上に位置し、前記磁気記憶素子に接続された第５銅配線を形成する工程と、
前記第５銅配線上に位置し、前記第５銅配線の上面と接触する第３窒化ケイ素（ＳｉＮ）膜を形成する工程とを含む、請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記絶縁膜を形成する成膜温度は、前記第１窒化ケイ素（ＳｉＮ）膜、前記第２窒化ケイ素（ＳｉＮ）膜および前記第３窒化ケイ素（ＳｉＮ）膜を形成する成膜温度よりも高い、請求項２９に記載の半導体装置の製造方法。
【請求項３１】
主表面を有する半導体基板を準備する工程と、
前記主表面上に第１配線層を形成する工程と、
前記第１配線層上に第２配線層を形成する工程と、
前記第２配線層上に磁気記憶素子を含む第３配線層を形成する工程と、
を備え、
前記第１配線層を形成する工程は、第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１銅配線を形成する工程と、前記第１銅配線の上面に接するように炭化珪素（ＳｉＣ）膜、又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を形成する工程とを含み、
前記第２配線層を形成する工程は、第２絶縁膜を形成する工程と、前記第２絶縁膜に第２銅配線および第３銅配線を形成する工程と、前記第２銅配線の上面と接触する第１窒化ケイ素（ＳｉＮ）膜を形成する工程とを含み、
前記第３配線層を形成する工程は、前記第３銅配線の上部に接続される第１プラグを形成する工程と、前記第１プラグの上部および前記磁気記憶素子の下部を接続する第１ストラップ配線を形成する工程とを含む、半導体装置の製造方法。
【請求項３２】
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第２銅配線上から前記第３銅配線上に達するように形成され、
前記第３配線層を形成する工程は、前記第１窒化ケイ素（ＳｉＮ）膜上に第１層間絶縁膜を形成する工程を含み、
前記第１プラグを形成する工程は、前記第１窒化ケイ素（ＳｉＮ）膜および前記第１層間絶縁膜を貫通する穴部を形成する工程と、前記穴部に金属材料を形成する工程とを含み、
前記第２銅配線を形成する工程は、前記第２絶縁膜に第１溝部を形成する工程と、前記第１溝部の側面および底面に、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜およびコバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜の積層膜を形成する工程と、前記積層膜上に銅を充填して、配線本体を形成する工程とを含む、請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記第１ストラップ配線を形成する工程は、チタン（Ｔｉ）膜を形成する工程と、前記チタン（Ｔｉ）膜上に窒化チタン（ＴｉＮ）膜を形成する工程とを含む、請求項３１に記載の半導体装置の製造方法。
【請求項３４】
前記第２銅配線および前記第３銅配線の最大幅を前記第１銅配線の最大幅よりも小さく形成する、請求項３１に記載の半導体装置の製造方法。
【請求項３５】
前記第２配線層を形成する工程は、第４銅配線を形成する工程を含み、
前記第１窒化ケイ素（ＳｉＮ）膜は、前記第４銅配線の上面に接触するように形成され、
前記第３銅配線を形成する工程は、前記第１層間絶縁膜および前記第１窒化ケイ素（ＳｉＮ）膜を貫通し、前記第４銅配線の上面に達する第２プラグを形成する工程を含み、
前記磁気記憶素子を形成する工程は、前記第２プラグと電気的に接続されないように形成される、請求項３２に記載の半導体装置の製造方法。
【請求項３６】
前記第３配線層を形成する工程は、
前記第１ストラップ配線に接続されず、第２プラグの上端部に接続された第２ストラップ配線を前記第１層間絶縁膜上に形成する工程を含む、請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記第３配線層を形成する工程は、前記第２プラグの上端部と接触する第２層間絶縁膜を前記第１層間絶縁膜上に形成する工程を含む、請求項３５に記載の半導体装置の製造方法。
【請求項３８】
前記第３配線層を形成する工程は、前記磁気記憶素子および前記第１ストラップ配線を覆うように第２窒化ケイ素（ＳｉＮ）膜を形成する工程を含む、請求項３１に記載の半導体装置の製造方法。
【請求項３９】
前記第３配線層を形成する工程は、
前記磁気記憶素子上に位置し、前記磁気記憶素子に接続された第５銅配線を形成する工程と、
前記第５銅配線上に位置し、前記第５銅配線の上面と接触する第３窒化ケイ素（ＳｉＮ）膜を形成する工程とを含む、請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記絶縁膜の成膜温度は、前記第１窒化ケイ素（ＳｉＮ）膜、前記第２窒化ケイ素（ＳｉＮ）膜および前記第３窒化ケイ素（ＳｉＮ）膜の成膜温度よりも高い、請求項３９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、磁気記憶素子を含む半導体装置およびその製造方法に関する発明である。
【背景技術】
【０００２】
従来から磁気記憶素子を備えた半導体装置が提案されている。たとえば、特開２００７−１６５５０５号公報に記載された半導体装置は、磁気トンネル素子と、磁気トンネル抵抗素子が形成された第１の層間絶縁膜と、上面に上記第１の層間絶縁膜が形成された第２の層間絶縁膜とを備える。
【０００３】
さらに、この半導体装置は、第２の層間絶縁膜に形成された配線層と、この配線層および第２の層間絶縁膜上に形成された拡散防止膜と、前記拡散防止膜を貫通するコンタクト部と、拡散防止膜上に形成され、コンタクト部に接続されたストラップ配線とを備える。そして、このストラップ配線上に磁気トンネル素子が形成されている。
【０００４】
特開２００７−１６５５０５号公報には、上記のように構成された半導体装置の製造方法が記載されている。
【０００５】
第２の層間絶縁膜に配線層を形成した後、拡散防止膜を第２の層間絶縁膜上に形成する。拡散防止膜に配線層に達する開口部を形成し、この開口部にＷ（タングステン）等を充填して、コンタクトを形成する。
【０００６】
コンタクトを形成した後、たとえば、Ｔａ膜等の金属膜を形成し、この金属膜上に強磁性体膜と、トンネル絶縁膜と、強磁性体膜とを含む積層体を形成する。その後、写真製版工程およびエッチング工程を経て、積層体および金属膜を加工することで、拡散防止膜上にストラップ配線を形成し、このストラップ配線上に磁気トンネル素子を形成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１６５５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特開２００７−１６５５０５号公報に記載された半導体装置の製造方法において、上記上記積層体および、上面に積層体が形成された金属膜を加工して、ストラップ配線および磁気トンネル素子を形成するときには、まず、積層膜上にフォトレジストを形成し、このフォトレジストをパターニングする。
【０００９】
そして、パターニングされたフォトレジストをマスクとすると共に、金属膜をストッパとして、積層体にドライエッチングを施す。これにより、磁気トンネル素子が金属膜上に形成される。その後、残留しているフォトレジストを除去するために、アッシングを施す。その後、金属膜にパターニングを施すことで、ストラップ配線が形成される。
【００１０】
ここで、ストラップ配線となる金属膜は、積層体にドライエッチングを施す際には、１００℃〜３００℃程度のガス雰囲気中に曝され、さらに、アッシング処理を行うときにも、金属膜は、アッシングプラズマに曝されることになる。この際、金属膜が酸化や窒化され膨張する。その後、基板がプラズマエッチング処理装置から搬出され、次の処理装置に搬送される。この搬送中において、基板が冷却され、金属膜が収縮して、ウエハが反る。
【００１１】
ここで、絶縁膜である拡散防止膜と、金属膜である配線層との密着性は低いため、金属膜が収縮し、ウエハが反ると、拡散防止膜と配線層との間で剥離が生じる。
【００１２】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、上面にストラップ配線が形成された絶縁膜と、この絶縁膜の下面に形成された配線と間で剥離が生じることが抑制された半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、１つの局面では、主表面を有する半導体基板と、半導体基板の主表面上に形成され、第１銅配線を含む第１配線層と、第１配線層上に形成され、第２銅配線を含む第２配線層と、第２配線層上に形成され、磁気記憶素子を含む第３配線層と、第１銅配線の上面に接するように形成され、炭化珪素（ＳｉＣ）膜または炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜と、第２銅配線の上面に接するように形成された第１窒化ケイ素（ＳｉＮ）膜とを備える。上記第２銅配線に磁気記憶素子の書き換え電流が流され、第２銅配線は、銅から形成された配線本体と、配線本体の底面および側面を覆う積層金属膜とを含む。上記積層金属膜は、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜と、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜との積層膜とされる。
【００１４】
本発明に係る半導体装置は、他の局面では、主表面を有する半導体基板と、半導体基板の主表面上に形成され、第１銅配線を含む第１配線層と、第１配線層上に形成され、第２銅配線を含む第２配線層と、第２配線層上に形成され、磁気記憶素子を含む第３配線層とを備える。上記第１配線層は、第１銅配線の上面に接するように形成され、炭化珪素（ＳｉＣ）膜又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を含む。上記第２配線層は、第２銅配線の上面に接するように形成された第１窒化ケイ素（ＳｉＮ）膜と、第２銅配線と間隔をあけて形成された第３銅配線とを含む。上記第３配線層は、第３銅配線の上部と接続される第１プラグと、第１プラグの上部および磁気記憶素子の下部とを接続する第１ストラップ配線とを含む。
【００１５】
本発明に係る半導体装置の製造方法は、主表面を有する半導体基板を準備する工程と、
主表面上に第１配線層を形成する工程と、第１配線層のうち、最も上層に位置する第１配線層上に第２配線層を形成する工程と、第２配線層上に磁気記憶素子を含む第３配線層を形成する工程とを備える。上記第１配線層を形成する工程は、第１絶縁膜を形成する工程と、第１絶縁膜に第１銅配線を形成する工程と、第１銅配線の上面と接触する炭化珪素（ＳｉＣ）膜又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を形成する工程とを含む。上記第２配線層を形成する工程は、第１配線層上に第２絶縁膜を形成する工程と、第２絶縁膜に第２銅配線を形成する工程と、第２銅配線上に形成され、第２銅配線の上面と接触する第１窒化ケイ素（ＳｉＮ）膜を形成する工程とを含む。上記第２銅配線を形成する工程は、第２絶縁膜に第１溝部を形成する工程と、第１溝部の側面および底面に、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む第１金属膜およびコバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む第２金属膜の積層膜を形成する工程と、積層膜が形成された第１溝部内に銅から形成された配線本体を形成する工程とを有する。
【００１６】
本発明に係る半導体の製造方法は、他の局面では、主表面を有する半導体基板を準備する工程と、  主表面上に第１配線層を形成する工程と、第１配線層上に第２配線層を形成する工程と、第２配線層上に磁気記憶素子を含む第３配線層を形成する工程とを備える。上記第１配線層を形成する工程は、第１絶縁膜を形成する工程と、第１絶縁膜に第１銅配線を形成する工程と、第１銅配線の上面に接するように炭化珪素（ＳｉＣ）膜、又は炭化窒化ケイ素（ＳｉＣＮ）膜で構成された絶縁膜を形成する工程とを含む。上記第２配線層を形成する工程は、第２絶縁膜を形成する工程と、第２絶縁膜に第２銅配線および第３銅配線を形成する工程と、第２銅配線の上面と接触する第１窒化ケイ素（ＳｉＮ）膜を形成する工程とを含む。上記第３配線層を形成する工程は、第３銅配線の上部に接続される第１プラグを形成する工程と、第１プラグの上部および磁気記憶素子の下部を接続する第１ストラップ配線を形成する工程とを含む。
【発明の効果】
【００１７】
本発明に係る半導体装置および半導体装置の製造方法によれば、ストラップ配線の下面に形成された絶縁膜と、この絶縁膜の下面に形成された配線層とが剥離することを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態１に係る半導体装置が搭載されたチップのレイアウトを模式的に示した平面図である。
【図２】ＭＲＡＭ１００を模式的に示す模式図である。
【図３】ビット線ＢＬ、磁気記憶素子ＭＲおよびディジット線ＤＬの配置関係を模式的に示す平面図である。
【図４】ＭＲＡＭ１００の断面図である。
【図５】配線層ＬＬ３およびその周囲に位置する部分を拡大視した断面図である。
【図６】図５のＶＩ−ＶＩ線における断面図である。
【図７】周辺回路２００における断面図である。
【図８】ＭＲＡＭ１００の配線層ＬＬ１製造工程の第１製造工程を示す断面図である。
【図９】図８に示す製造工程の次の工程を示す断面図である。
【図１０】図９に示す製造工程の次の工程を示す断面図である。
【図１１】図１０に示す製造工程の次の工程を示す断面図である。
【図１２】図１１に示す製造工程の次の工程を示す断面図である。
【図１３】図１２に示す製造工程の次の工程を示す断面図である。
【図１４】図１３に示す製造工程の次の工程を示す断面図である。
【図１５】図１４に示す製造工程の次の工程を示す断面図である。
【図１６】図１５に示す製造工程の次の工程を示す断面図である。
【図１７】図１６に示す製造工程の次の工程を示す断面図である。
【図１８】図１７に示す製造工程の次の工程を示す断面図である。
【図１９】図１８に示す製造工程の次の工程を示す断面図である。
【図２０】図１９に示す製造工程の次の工程を示す断面図である。
【図２１】配線Ｌ２が形成されたときにおけるＭＲＡＭ１００の一部を示す断面図であり、上記図５に示す断面に対応する断面図である。
【図２２】配線Ｌ２が形成されたときのＭＲＡＭ１００の断面図であり、上記図６に示す断面に対応する断面である。
【図２３】配線Ｌ２が形成されたときの周辺回路２００の断面図であり、上記図７に示す断面に対応する断面図である。
【図２４】図２１に示す製造工程の次の工程を示す断面図である。
【図２５】図２２に示す製造工程の次の工程を示す断面図である。
【図２６】図２３に示す製造工程の後の工程を示す断面図である。
【図２７】図２４に示す製造工程の次の工程を示す断面図である。
【図２８】図２５に示す製造工程の次の工程を示す断面図である。
【図２９】図２６に示す製造工程の次の工程を示す断面図である。
【図３０】図２７に示す製造工程の次の工程を示す断面図である。
【図３１】図２８に示す製造工程の次の工程を示す断面図である。
【図３２】図２９に示す製造工程の次の工程を示す断面図である。
【図３３】図３０に示す製造工程の次の工程を示す断面図である。
【図３４】図３１に示す製造工程の次の工程を示す断面図である。
【図３５】図３２に示す製造工程の次の工程を示す断面図である。
【図３６】図３３に示す製造工程の次の工程を示す断面図である。
【図３７】図３４に示す製造工程の次の工程を示す断面図である。
【図３８】図３５に示す製造工程の次の工程を示す断面図である。
【図３９】図３６に示す製造工程の次の工程を示す断面図である。
【図４０】図３７に示す製造工程の次の工程を示す断面図である。
【図４１】図３８に示す製造工程の次の工程を示す断面図である。
【図４２】図３９に示す製造工程の次の工程を示す断面図である。
【図４３】図４０に示す製造工程の次の工程を示す断面図である。
【図４４】図４１に示す製造工程の次の工程を示す断面図である。
【図４５】図４２に示す製造工程の次の工程を示す断面図である。
【図４６】図４３に示す製造工程の次の工程を示す断面図である。
【図４７】図４４に示す製造工程の次の工程を示す断面図である。
【図４８】図４５に示す製造工程の次の工程を示す断面図である。
【図４９】図４６に示す製造工程の次の工程を示す断面図である。
【図５０】図４７に示す製造工程の次の工程を示す断面図である。
【図５１】図４８に示す製造工程の次の工程を示す断面図である。
【図５２】図４９に示す製造工程の次の工程を示す断面図である。
【図５３】図５０に示す製造工程の次の工程を示す断面図である。
【図５４】図５１に示す製造工程の次の工程を示す断面図である。
【図５５】図５２に示す製造工程の次の工程を示す断面図である。
【図５６】図５３に示す製造工程の次の工程を示す断面図である。
【図５７】図５４に示す製造工程の次の工程を示す断面図である。
【図５８】図５５に示す製造工程の次の工程を示す断面図である。
【図５９】図５６に示す製造工程の次の工程を示す断面図である。
【図６０】図５７に示す製造工程の次の工程を示す断面図である。
【図６１】図５８に示す製造工程の次の工程を示す断面図である。
【図６２】図５９に示す製造工程の次の工程を示す断面図である。
【図６３】図６０に示す製造工程の次の工程を示す断面図である。
【図６４】図６１に示す製造工程の次の工程を示す断面図である。
【図６５】図６２に示す製造工程の次の工程を示す断面図である。
【図６６】図６３に示す製造工程の次の工程を示す断面図である。
【図６７】図６４に示す製造工程の次の工程を示す断面図である。
【図６８】図６５に示す製造工程の次の工程を示す断面図である。
【図６９】図６６に示す製造工程の次の工程を示す断面図である。
【図７０】図６７に示す製造工程の次の工程を示す断面図である。
【図７１】図６８に示す製造工程の次の工程を示す断面図である。
【図７２】図６９に示す製造工程の次の工程を示す断面図である。
【図７３】図７０に示す製造工程の次の工程を示す断面図である。
【図７４】図７１に示す製造工程の次の工程を示す断面図である。
【図７５】図７２に示す製造工程の次の工程を示す断面図である。
【図７６】図７３に示す製造工程の次の工程を示す断面図である。
【図７７】図７４に示す製造工程の次の工程を示す断面図である。
【図７８】図７５に示す製造工程の次の工程を示す断面図である。
【図７９】図７６に示す製造工程の次の工程を示す断面図である。
【図８０】図７７に示す製造工程の次の工程を示す断面図である。
【図８１】図７８に示す製造工程の次の工程を示す断面図である。
【図８２】図７９に示す製造工程の次の工程を示す断面図である。
【図８３】図８０に示す製造工程の次の工程を示す断面図である。
【図８４】図８１に示す製造工程の次の工程を示す断面図である。
【図８５】図８２に示す製造工程の次の工程を示す断面図である。
【図８６】図８３に示す製造工程の次の工程を示す断面図である。
【図８７】図８４に示す製造工程の次の工程を示す断面図である。
【図８８】図８５に示す製造工程の次の工程を示す断面図である。
【図８９】図８６に示す製造工程の次の工程を示す断面図である。
【図９０】図８７に示す製造工程の次の工程を示す断面図である。
【図９１】図８８に示す製造工程の次の工程を示す断面図である。
【図９２】図８９に示す製造工程の次の工程を示す断面図である。
【図９３】図５において、種類の異なる金属でストラップ配線ＳＬを形成したＭＲＡＭ１００において、ＭＲＡＭ１００の製造過程でディジット線ＤＬおよび周辺配線Ｐ２等と、拡散防止膜ＮＦ３との間で剥がれが生じた個数（割合）を示すグラフである。
【図９４】各種のストラップ配線ＳＬを採用した場合に、磁気記憶素子ＭＲをパターニングした後、半導体基板ＳＳが冷却されることで、半導体基板ＳＳに生じる反りを示すグラフである。
【図９５】本発明の実施の形態２に係る半導体装置の周辺回路２００の断面図である。
【図９６】周辺配線Ｐ２の幅と、拡散防止膜ＮＦ２との間で生じる剥離の相関関係を示すグラフである。
【図９７】本実施の形態２に係る半導体装置の製造工程の一部を示す断面図であり、上記図３２に対応する工程を示す断面図である。
【図９８】図９７に示す製造工程後の製造工程を示す断面図である。
【図９９】図９８に示す製造工程後の製造工程を示す断面図である。
【図１００】図９９に示す製造工程後の製造工程を示す断面図である。
【図１０１】本実施の形態３に係る半導体装置の周辺回路２００における断面図である。
【図１０２】本実施の形態３に係る半導体装置の周辺回路２００の製造工程の一部を示す断面図である。
【図１０３】図１０２に示す製造工程の次の工程を示す断面図である。
【図１０４】図１０３に示す製造工程の次の工程を示す断面図である。
【図１０５】図１０４に示す製造工程の次の工程を示す断面図である。
【図１０６】図１０５に示す製造工程の次の工程を示す断面図である。
【図１０７】周辺回路２００の変形例を示す断面図である。
【図１０８】図１０７に示す周辺回路２００を製造する工程の一部を示す断面図である。
【図１０９】図１０８に示す製造工程の次の工程を示す断面図である。
【図１１０】図１０９に示す製造工程の次の工程を示す断面図である。
【図１１１】本実施の形態４に係る半導体装置に搭載されたＭＲＡＭ１００の断面図である。
【図１１２】本実施の形態４に係るＭＲＡＭ１００の製造工程の一部を示す断面図である。
【図１１３】図１１２に示す製造工程の次の工程を示す断面図である。
【図１１４】図１１３に示す製造工程の次の工程を示す断面図である。
【図１１５】図１１４に示す製造工程の次の工程を示す断面図である。
【図１１６】図１１５に示す製造工程の次の工程を示す断面図である。
【図１１７】図１１６に示す製造工程の次の工程を示す断面図である。
【図１１８】図１１７に示す製造工程の次の工程を示す断面図である。
【図１１９】図１１８に示す製造工程の次の工程を示す断面図である。
【図１２０】図１１９に示す製造工程の次の工程を示す断面図である。
【図１２１】図１２０に示す製造工程の次の工程を示す断面図である。
【発明を実施するための形態】
【００１９】
図１から図１１０を用いて、本発明に係る実施の形態について説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００２０】
（実施の形態１）
図１は、本実施の形態１に係る半導体装置が搭載されたチップのレイアウトを模式的に示した平面図である。この図１を参照して、半導体チップ（半導体装置）ＳＣは、半導体基板ＳＳと、半導体基板ＳＳの主表面上に形成されたＭＲＡＭ１００と、周辺回路２００と、ＣＰＵ３００と、半導体基板ＳＳの周縁部に形成された複数のパッド部Ｐとを備える。ＣＰＵ３００は、多種多様な演算処理を行う部分である。
【００２１】
ＭＲＡＭ１００は、情報を記憶、記憶された情報を読み出し、および情報を書き換えたりすることができるメモリであり、ＭＲＡＭ１００は、不揮発性半導体記憶装置である。周辺回路２００は、電源回路や、クロック回路やリセット回路等を含む。
【００２２】
パッド部Ｐは、外部回路と、半導体チップＳＣとを接続するための入出力用の端子部である。
【００２３】
図２は、ＭＲＡＭ１００を模式的に示す模式図である。この図２を参照して、ＭＲＡＭ１００は、複数の磁気記憶素子ＭＲと、一方向に向けて延びる複数のディジット線ＤＬと、このディジット線ＤＬの上方に配置され、ディジット線ＤＬと交差する方向に延びる複数のビット線ＢＬとを含む。
【００２４】
さらに、平面視したときにビット線ＢＬとディジット線ＤＬとの交差部分に磁気記憶素子ＭＲが形成されている。
【００２５】
図３は、ビット線ＢＬ、磁気記憶素子ＭＲおよびディジット線ＤＬの配置関係を模式的に示す平面図である。図４は、ＭＲＡＭ１００の断面図である。
【００２６】
この図３および図４において、ビット線ＢＬとディジット線ＤＬとの間に、磁気記憶素子ＭＲが形成されており、磁気記憶素子ＭＲの上端部は、ビアプラグＶ２によってビット線ＢＬに接続されている。磁気記憶素子ＭＲは、ストラップ配線ＳＬの上面上に形成されており、ストラップ配線ＳＬは、ビアプラグＶ１によって、読出用配線ＲＬに接続されている。
【００２７】
磁気記憶素子ＭＲは、トンネル絶縁膜を介して、磁化の方向が固定された強磁性層から形成された固定層と、外部から加えられる磁界によって磁化方向が変化する強磁性層から形成されたフリー層とが対向するように配置されている。
【００２８】
この磁気記憶素子ＭＲは、フリー層の磁化方向によって、固定層とフリー層との間の電気抵抗が変化する。
【００２９】
たとえば、固定層の磁化方向とフリー層の磁化方向とが同じ場合には、磁気記憶素子ＭＲの抵抗値は低くなる。固定層の磁化方向とフリー層の磁化方向とが異なる場合には、磁気記憶素子ＭＲの抵抗値は高くなる。そこで、抵抗値と、デジタル値の「０」および「１」とを関連付けることで、磁気記憶素子ＭＲをメモリとして機能させる。
【００３０】
図４を参照して、ＭＲＡＭ１００は、主表面を有する半導体基板ＳＳと、この半導体基板ＳＳの主表面上に形成され、配線（第１配線）Ｌ１を含む配線層（第１配線層）ＬＬ１と、この配線層ＬＬ１の上面に形成され、配線（第１配線）Ｌ２を含む配線層（第１配線）ＬＬ２と、配線層ＬＬ２上に形成され配線Ｌ３（第２配線）を含む配線層（第２配線層）ＬＬ３と、配線層ＬＬ３上に形成された磁気記憶素子ＭＲを含む配線層ＬＬ４とを備える。ＭＲＡＭ１００は、配線層ＬＬ４上に形成された上部絶縁層ＴＩＬをさらに備える。なお、配線層ＬＬ２と配線層ＬＬ３との膜厚は実質的に同一である。
【００３１】
半導体基板ＳＳの主表面上には、複数の素子分離領域ＳＴＩが形成されている。配線層ＬＬ１は、半導体基板ＳＳの主表面上に形成されたＭＯＳトランジスタＭＴと、このＭＯＳトランジスタＭＴに接続されたプラグＰＬ１と、プラグＰＬ１の上端部に接続された配線Ｌ１とを含む。さらに、配線層ＬＬ１はＭＯＳトランジスタＭＴを覆うように形成されたコンタクト層間絶縁膜ＣＩＦと、コンタクト層間絶縁膜ＣＩＦの上面に形成されたエッチングストッパ膜ＥＳＦと、エッチングストッパ膜ＥＳＦの上面に形成された層間絶縁膜ＩＤＦ１と、層間絶縁膜ＩＤＦ１の上面に形成された拡散防止膜ＮＦ１とを含む。
【００３２】
ＭＯＳトランジスタＭＴは、素子分離領域ＳＴＩによって区画された活性領域上に形成されている。ＭＯＳトランジスタＭＴは、シリコン酸化膜などから形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、不純物拡散層ＩＲ１および不純物拡散層ＩＲ２とを備える。
【００３３】
ゲート電極ＧＥは、ポリシリコン膜等から形成されており、ゲート電極ＧＥの側面上には、シリコン酸化膜等から形成されたサイドウォールが形成されている。
【００３４】
不純物拡散層ＩＲ１は、半導体基板ＳＳの主表面のうち、ゲート電極ＧＥと隣り合う位置に形成されており、不純物拡散層ＩＲ２は、ゲート電極ＧＥに対して不純物拡散層ＩＲ１と反対側に形成されている。
【００３５】
コンタクト層間絶縁膜ＣＩＦは、ＭＯＳトランジスタＭＴを覆うように形成されている。コンタクト層間絶縁膜ＣＩＦは、たとえば、オゾンＴＥＯＳ（tetra-ethyl-ortho-silicate）膜等から形成されている。プラグＰＬ１はコンタクト層間絶縁膜ＣＩＦを貫通するように形成されており、コンタクト層間絶縁膜ＣＩＦには、コンタクト層間絶縁膜ＣＩＦを貫通し、不純物拡散層ＩＲ１に達するコンタクトホールＣＨ１が形成されている。プラグＰＬ１は、コンタクトホールＣＨ１の内周面上に形成されたコンタクト用バリアメタルＰＢＭ１と、コンタクト用バリアメタルＰＢＭ１上に形成され、コンタクトホールＣＨ１内に充填されたプラグ本体部ＰＢ１とを含む。
【００３６】
コンタクト用バリアメタルＰＢＭ１は、たとえば、チタン膜や窒化チタン膜等から形成されている。プラグ本体部ＰＢ１は、たとえば、タングステン（Ｗ）等から形成されている。
【００３７】
エッチングストッパ膜ＥＳＦは、コンタクト層間絶縁膜ＣＩＦの上面に形成されており、エッチングストッパ膜ＥＳＦは、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）から形成されている。層間絶縁膜ＩＤＦ１は、エッチングストッパ膜ＥＳＦの上面上に形成されており、この層間絶縁膜ＩＤＦ１は、たとえば、ＴＥＯＳ酸化膜などから形成されている。
【００３８】
エッチングストッパ膜ＥＳＦおよび層間絶縁膜ＩＤＦ１内に、複数の配線Ｌ１が形成されており、プラグＰＬ１の上部は、１つの配線Ｌ１に接続されている。
【００３９】
エッチングストッパ膜ＥＳＦおよび層間絶縁膜ＩＤＦ１には、溝部Ｇ１が形成されている。配線Ｌ１は、溝部Ｇ１の内周面に形成されたバリアメタルＬＢＭ１と、このバリアメタルＬＢＭ１上に形成され、溝部Ｇ１内に充填された配線本体部ＬＢ１を含む。バリアメタルＬＢＭ１は、たとえば、チタン／窒化チタン膜等から形成され、それ以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成されてもよい。配線本体部ＬＢ１は、銅（銅を主体とする金属材料を含む）から形成されている。バリアメタルＬＢＭ１は、配線Ｌ１の配線本体部ＬＢ１を形成する銅が、熱処理によって、半導体基板ＳＳを構成するシリコンに拡散することを抑制する。これにより、ＭＯＳトランジスタＭＴの閾値の変動、耐圧不良等を抑制し、ＭＯＳトランジスタＭＴの特性劣化を抑制する。
【００４０】
拡散防止膜ＮＦ１は、層間絶縁膜ＩＤＦ１の上面および配線Ｌ１の上面上に形成されており、拡散防止膜ＮＦ１は、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）から形成されている。
【００４１】
エッチングストッパ膜ＥＳＦも、バリアメタルＬＢＭ１と同様に、配線Ｌ１を構成する銅原子が、コンタクト層間絶縁膜ＣＩＦおよび半導体基板ＳＳ内に拡散することを抑制する。
【００４２】
上記のように形成された配線層ＬＬ１の上面には、配線層ＬＬ２が形成されている。配線層ＬＬ２は、拡散防止膜ＮＦ１の上面に形成された層間絶縁膜ＩＤＦ２と、層間絶縁膜ＩＤＦ２に形成されたプラグＰＬ２および配線Ｌ２と、層間絶縁膜ＩＤＦ２および配線Ｌ２の上面を覆うように形成された拡散防止膜ＮＦ２とを含む。拡散防止膜ＮＦ２は、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）から形成されており、層間絶縁膜ＩＤＦ２は、たとえば、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、又はＳｉＯＦ膜等から形成されている。
【００４３】
プラグＰＬ２は、配線Ｌ２の下面に達するように形成されており、プラグＰＬ２の上端部には、配線Ｌ２が接続されている。プラグＰＬ２および配線Ｌ２は、層間絶縁膜ＩＤＦ２内に形成されたコンタクトホールＣＨ２と、コンタクトホールＣＨ２と連通する溝部Ｇ２内に形成されている。
【００４４】
プラグＰＬ２および配線Ｌ２は、コンタクトホールＣＨ２および溝部Ｇ２の内周面に形成されたバリアメタルＬＢＭ２とバリアメタルＬＢＭ２上に形成され、溝部Ｇ２およびコンタクトホールＣＨ２内に充填された配線本体部ＬＢ２とによって形成されている。
【００４５】
バリアメタルＬＢＭ２は、バリアメタルＬＢＭ１と同様の金属材料から形成されており、配線本体部ＬＢ２も配線本体部ＬＢ１と同様に銅（銅を主体とする金属材料を含む）から形成されている。拡散防止膜ＮＦ２は、配線Ｌ２の上面を覆うように形成されており、拡散防止膜ＮＦ２は、拡散防止膜ＮＦ１と同様に、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）から形成されている。
【００４６】
この配線層ＬＬ２の上面には、配線層ＬＬ３が形成されている。この配線層ＬＬ３内には、ディジット線（第２配線）ＤＬが形成されている。図５は、配線層ＬＬ３およびその周囲に位置する部分を拡大視した断面図である。図６は、図５のＶＩ−ＶＩ線における断面図である。図７は、周辺回路２００における断面図である。
【００４７】
図５において、配線層ＬＬ３は、拡散防止膜ＮＦ２の上面上に形成された層間絶縁膜ＩＤＦ３と、層間絶縁膜ＩＤＦ３および拡散防止膜ＮＦ２を貫通するように形成された配線Ｌ３と、層間絶縁膜ＩＤＦ３に形成されたディジット線ＤＬと、配線Ｌ３およびディジット線ＤＬの上面と接触するように層間絶縁膜ＩＤＦ３の上面上に形成された拡散防止膜ＮＦ３とを含む。層間絶縁膜ＩＤＦ３は層間絶縁膜ＩＤＦ２と同一の材料にて形成される。
【００４８】
ディジット線ＤＬには、磁気記憶素子ＭＲに書き込まれた情報を書き換える時に電流が供給される。そして、後述するビット線ＢＬ内にも、電流が供給される。ディジット線ＤＬ内を流れる電流によって磁界が発生し、後述するビット線ＢＬ内を流れる電流によっても磁界が発生する。この２つの磁界の構成磁場によって、磁気記憶素子ＭＲに書き込まれた情報が書き換えられる。
【００４９】
ディジット線ＤＬは、層間絶縁膜ＩＤＦ３に形成された溝部ＤＧ内に形成されている。ディジット線ＤＬは、溝部ＤＧの底面および内側面を覆う積層金属膜（被覆金属膜）と、この積層金属膜上に形成され、溝部ＤＧ内に充填された配線本体部ＤＬＢとを含む。
【００５０】
積層金属膜は、溝部ＤＧの底面および内側面を覆うように形成されたバリアメタル（第１金属膜）ＤＢ１と、バリアメタルＤＢ１上に形成されたクラッド層（第２金属膜）ＤＣＬと、クラッド層ＤＣＬ上に形成されたバリアメタルＤＢ２とを含む。
【００５１】
バリアメタルＤＢ１およびバリアメタルＤＢ２は、たとえば、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成される。具体的には、チタンや窒化チタンなどが採用される。
【００５２】
クラッド層ＣＬＤは、高透磁率材料から形成されており、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つの元素を含む金属材料から形成される。さらに詳細には、クラッド層ＣＬＤは、ＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。配線本体部ＤＬＢは、銅（銅を主体として含む金属材料を含む）から形成されている。
【００５３】
配線Ｌ３は、層間絶縁膜ＩＤＦ３および拡散防止膜ＮＦ２を貫通する溝部Ｇ３およびコンタクトホールＣＨ３内に形成されており、配線Ｌ３は、配線Ｌ２の上端部に接続されている。配線Ｌ３は、溝部Ｇ３およびコンタクトホールＣＨ３の内周面に形成された積層金属膜と、この積層金属膜の上面に形成され、溝部Ｇ３およびコンタクトホールＣＨ３内に充填された配線本体部ＬＢ３とを含む。
【００５４】
積層金属膜（被覆金属膜）は、溝部Ｇ３およびコンタクトホールＣＨ３の内周面に形成されたバリアメタルＬＢＭ３と、バリアメタルＬＢＭ３上に形成されたクラッド層ＣＬ１と、クラッド層ＣＬ１上に形成されたバリアメタルＬＢＭ４とを含む。バリアメタル（第１金属膜）ＬＢＭ３およびバリアメタルＬＢＭ４は、たとえば、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む金属材料から形成される。具体的には、チタンや窒化チタンなどが採用される。
【００５５】
クラッド層（第２金属膜）ＣＬ１としては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的には、クラッド層ＣＬ１は、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む金属材料から形成される。さらに詳細には、クラッド層ＣＬＤは、ＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。配線本体部ＬＢ３は、銅（銅を主体とする金属材料を含む）から形成されている。
【００５６】
図４において、配線Ｌ３、配線Ｌ２、配線Ｌ１およびプラグＰＬ１は互いに接続され、ＭＯＳトランジスタＭＴの不純物拡散層ＩＲ１に接続されており、配線Ｌ３、配線Ｌ２、配線Ｌ１およびプラグＰＬ１は、読出用配線ＲＬとして機能する。拡散防止膜ＮＦ３は、ディジット線ＤＬの上面から配線Ｌ３の上面に達するように形成され、ディジット線ＤＬの上面および配線Ｌ３の上面は、拡散防止膜ＮＦ３によって覆われている。
【００５７】
図７において、周辺回路２００においても、配線層ＬＬ２に、層間絶縁膜ＩＤＦ２と、層間絶縁膜ＩＤＦ２内に形成された周辺配線Ｐ１と、周辺配線Ｐ１の上面および層間絶縁膜ＩＤＦ２の上面を覆うように、拡散防止膜ＮＦ２が形成されている。層間絶縁膜ＩＤＦ２には、溝部ＰＧ１が形成されており、この溝部ＰＧ１内に周辺配線Ｐ１が形成されている。
【００５８】
周辺配線Ｐ１は、溝部ＰＧ１の側面および底面に形成されたバリアメタルＰＬＭ１と、このバリアメタルＰＬＭ１上に形成された配線本体部ＰＬＢ１とを含む。バリアメタルＰＬＭ１は、図４に示すバリアメタルＬＢＭ２と同一の金属材料によって形成されており、配線本体部ＰＬＢ１は、配線本体部ＬＢ２と同一の金属材料によって形成されている。
【００５９】
周辺回路２００においても、配線層ＬＬ３には、拡散防止膜ＮＦ２上に形成された層間絶縁膜ＩＤＦ３が形成されており、層間絶縁膜ＩＤＦ３の上面には、拡散防止膜ＮＦ３が形成されている。
【００６０】
層間絶縁膜ＩＤＦ３および拡散防止膜ＮＦ２を貫通するように周辺配線（第４配線）Ｐ２が形成されており、周辺配線Ｐ２は、周辺配線Ｐ１の上端部に接続されている。
【００６１】
周辺配線Ｐ２は、拡散防止膜ＮＦ２および層間絶縁膜ＩＤＦ３に形成されたコンタクトホールＣＨ４およびこのコンタクトホールＣＨ４と連通する溝部ＰＧ２に形成されている。
【００６２】
周辺配線Ｐ２は、コンタクトホールＣＨ４および溝部ＰＧ２の底面および側面に形成された積層金属膜（被覆金属膜）と、この積層金属膜の上面に形成された配線本体部ＰＬＢ２とを含む。
【００６３】
積層金属膜は、バリアメタルＰＬＭ２と、バリアメタルＰＬＭ２上に形成されたクラッド層ＰＬＣ１と、クラッド層ＰＬＣ１上に形成されたバリアメタルＰＬＭ３とを含む。
【００６４】
バリアメタルＰＬＭ２は、図５に示すバリアメタルＬＢＭ３と同一の金属材料によって形成されている。クラッド層ＰＬＣ１は、図５に示すクラッド層ＣＬ１と同一の金属材料によって形成されている。バリアメタルＰＬＭ３は、図５に示すバリアメタルＬＢＭ４と同一の金属材料によって形成されている。配線本体部ＰＬＢ２も、図５に示す配線本体部ＬＢ３と同一の金属材料によって形成されている。
【００６５】
そして、図５および図７に示すように、拡散防止膜ＮＦ３は、周辺配線Ｐ２、ディジット線ＤＬおよび配線Ｌ３の上面と接触するように形成されている。ここで、配線本体部ＰＬＢ２、配線本体部ＬＢ３および配線本体部ＤＬＢは、いずれも、銅（銅を主体とする金属材料を含む）から形成されており、拡散防止膜ＮＦ３は窒化ケイ素（ＳｉＮ）膜から形成されている。具体的には、ＬＴ（Low Temperature）−ＳｉＮ膜から形成されている。ＬＴ（Low Temperature）−ＳｉＮ膜は、炭化窒化ケイ素膜（ＳｉＣＮ膜）及び炭化珪素膜（ＳｉＣ膜）よりも硬度が高いため、配線本体部ＰＬＢ２、配線本体部ＬＢ３および配線本体部ＤＬＢと、拡散防止膜ＮＦ３との剥離が抑制されている。
【００６６】
図５において、ＭＲＡＭ１００の配線層ＬＬ４は、拡散防止膜ＮＦ３上に形成された層間絶縁膜（第１層間絶縁膜）ＩＤＦ４と、拡散防止膜ＮＦ３および層間絶縁膜ＩＤＦ４を貫通するように形成され、配線（第３配線）Ｌ３の上部に接続されたビアプラグ（第１プラグ）Ｖ１と、ビアプラグＶ１の上部に接続され、層間絶縁膜ＩＤＦ４の上面に形成されたストラップ配線ＳＬとを含む。
【００６７】
層間絶縁膜ＩＤＦ４は、複数の厚肉部ＳＰが、ビット線ＢＬの延びる方向に間隔をあけて複数形成されており、厚肉部ＳＰ間には、薄肉部ＴＰが形成されている。厚肉部ＳＰは、拡散防止膜ＮＦ３の上面のうち、ディジット線ＤＬ上に位置する部分から配線Ｌ３の上方に位置する部分に亘って形成されている。層間絶縁膜ＩＤＦ４のうち、厚肉部ＳＰの上面に、ストラップ配線ＳＬが形成されている。
【００６８】
ストラップ配線ＳＬは、層間絶縁膜ＩＤＦ４の厚肉部ＳＰ上に形成された第１金属膜ＳＬ１と、第１金属膜ＳＬ１上に形成された第２金属膜ＳＬ２とを含む積層金属膜とされている。第１金属膜ＳＬ１は、チタン（Ｔｉ）膜から形成されており、第２金属膜ＳＬ２は、窒化チタン（ＴｉＮ）膜から形成されている。
【００６９】
層間絶縁膜ＩＤＦ４および拡散防止膜ＮＦ３には、層間絶縁膜ＩＤＦ４の上面から配線Ｌ３の上面に達するビアホールが形成されている。
【００７０】
ビアプラグＶ１は、ビアホール内に位置するバリアメタルＶＢＭと、タングステンや銅等の金属材料によって構成されたビア本体ＶＢとを含む。ビアプラグＶ１の上面は、第１金属膜ＳＬ１に接触している。なお、バリアメタルＶＢＭとしては、たとえば、チタン／窒化チタン膜等から形成され、それ以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成されてもよい。
【００７１】
ストラップ配線ＳＬの第２金属膜ＳＬ２上には、磁気記憶素子ＭＲが形成されている。磁気記憶素子ＭＲは、第２金属膜ＳＬ２上に形成された磁化固定層ＭＦ１と、この磁化固定層ＭＦ１の上面に形成されたトンネル絶縁膜ＭＩと、トンネル絶縁膜ＭＩの上面に形成され磁化自由層ＭＦ２とを備えている。
【００７２】
磁化固定層ＭＦ１は、磁化の方向が固定された層であり、外部磁場によって磁化されている方向が変化しないように構成されている。
【００７３】
トンネル絶縁膜ＭＩは、磁化固定層ＭＦ１と磁化自由層ＭＦ２とを分離する層であって、トンネル絶縁膜ＭＩは、たとえば、酸化アルミニウム膜や酸化マグネシウム膜などの金属酸化物膜から形成されている。
【００７４】
磁化自由層ＭＦ２は、外部磁場によって磁化方向が可変となるように構成された層であって、強磁性膜から構成されている。
【００７５】
磁化固定層ＭＦ１および磁化自由層ＭＦ２は、たとえばニッケル、鉄および／またはコバルトを主成分とする強磁性材料などから形成されている。さらに、その強磁性材料の磁気特性向上と熱的安定性のため、それら強磁性材料にホウ素、窒素、シリコン、モリブデンなどの添加物が導入されてもよい。磁化固定層および磁化自由層として、ハーフメタルと呼ばれるＮｉＭｎＳｂ、Ｃｏ2Ｍｎ（Ｇｅ,Ｓｉ）、Ｃｏ2Ｆｅ（Ａｌ,Ｓｉ）、（Ｚｎ，Ｍｎ）Ｆｅ2Ｏ4などが用いられてもよい。ハーフメタルでは一方のスピンバンドにエネルギギャップが存在するので、非常に大きな磁気効果を得ることができ、その結果、大きな信号出力を得ることができる。磁化固定層および磁化自由層の組合せの一例として、磁化固定層としてたとえば白金マンガン合金膜とコバルト鉄合金膜との積層構造が用いられ、磁化自由層としてニッケル鉄合金膜が用いられてもよい。
【００７６】
磁気記憶素子ＭＲの磁化自由層ＭＦ２上には、ビアプラグＶ２が形成されており、このビアプラグＶ２の上端部は、後述するビット線ＢＬに接続されている。
【００７７】
ストラップ配線ＳＬの上面には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、窒化ケイ素（ＳｉＮ）膜から構成されている。絶縁膜ＩＦ１は、ストラップ配線ＳＬの上面を覆うと共に、磁気記憶素子ＭＲの側面およびビアプラグＶ２の側面の一部を覆うように形成されている。
【００７８】
絶縁膜ＩＦ１は、上記のように、窒化ケイ素（ＳｉＮ）膜から形成されており、拡散防止膜ＮＦ３と同一の絶縁膜から構成されている。その一方で、ディジット線ＤＬよりも下層に位置する拡散防止膜ＮＦ２，ＮＦ１は、炭化窒化ケイ素膜（ＳｉＣＮ膜）又は炭化珪素膜（ＳｉＣ膜）から構成されている。
【００７９】
窒化ケイ素（ＳｉＮ）膜は、炭化窒化ケイ素（ＳｉＣＮ）膜よりも低温で形成することができるため、ディジット線ＤＬよりも上方に位置する拡散防止膜ＮＦ３や絶縁膜ＩＦ１等を低温で形成することで、ディジット線ＤＬにヒロック（突起）が発生すること抑制することができる。絶縁膜ＩＦ１上には、層間絶縁膜ＩＤＦ５が形成されている。層間絶縁膜ＩＤＦ５は、たとえば、酸化シリコン膜から形成されている。
【００８０】
図６に示すように、層間絶縁膜ＩＤＦ５には、ビット線ＢＬの延在方向に溝部ＢＬＧが形成されており、この溝部ＢＬＧ内にビット線ＢＬが形成されている。なお、ビアプラグＶ２の上端部は、この溝部ＢＬＧ内に入り込むように突出している。
【００８１】
ビット線ＢＬは、バリアメタルＢＢ３と、このバリアメタルＢＢ３上に形成されたバリアメタルＢＢ４と、クラッド層ＢＣ２と、ビット線本体部ＢＬＢとを含む。バリアメタルＢＢ３は、溝部ＢＬＧの底面および側面を覆うように形成されており、バリアメタルＢＢ３は、バリアメタルＤＢ１等と同様の金属材料によって構成されている。たとえば、バリアメタルＢＢ３は、タンタル（Ｔａ），窒化タンタル（ＴａＮ）などの金属材料から構成されている。それ以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成されてもよい。
【００８２】
クラッド層ＢＣ２は、バリアメタルＢＢ３の内側面上に形成されている。クラッド層ＢＣ２は、クラッド層ＤＣＬと同様の金属材料によって構成されている。たとえば、クラッド層ＢＣ２は、ＮｉＦｅ等から構成されている。なお、図５に示す断面では、クラッド層ＢＣ２は、紙面の奥側と手前側とに位置しており、この図５には図示されていない。
【００８３】
図６において、バリアメタルＢＢ４は、クラッド層ＢＣ２の側面上およびバリアメタルＢＢ３の底面上に形成されており、バリアメタルＢＢ４は、バリアメタルＤＢ２と同一の金属材料によって構成されている。たとえば、バリアメタルＢＢ４は、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）から構成されている。それ以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成されてもよい。
【００８４】
そして、ビット線本体部ＢＬＢは、バリアメタルＢＢ４上に形成されており、溝部ＢＬＧ内に充填されている。ビット線本体部ＢＬＢは、銅（銅を主体とする金属を含む）から構成されている。
【００８５】
層間絶縁膜ＩＤＦ５の上面上には、拡散防止膜ＮＦ４が形成されており、この拡散防止膜ＮＦ４は、ビット線本体部ＢＬＢの上面、バリアメタルＢＢ４、クラッド層ＢＣ２、およびバリアメタルＢＢ３の上面に接触するように形成されている。拡散防止膜ＮＦ４も、拡散防止膜ＮＦ３および絶縁膜ＩＦ１と同様に、窒化ケイ素（ＳｉＮ）膜から構成されている。
【００８６】
拡散防止膜ＮＦ４は、厚く形成された厚肉部と、厚肉部間に位置し、厚肉部よりも薄く形成された薄肉部とを含む。拡散防止膜ＮＦ４の厚肉部は、ビット線ＢＬの上面に位置しており、拡散防止膜ＮＦ４の薄肉部は、ビット線ＢＬの上面の間に位置する層間絶縁膜ＩＤＦ５の上面に形成されている。拡散防止膜ＮＦ４の厚肉部上に、バリアメタルＢＢ１と、クラッド層ＢＣ１と、バリアメタルＢＢ２とが順次積層されて構成された積層金属膜（被覆金属膜）が形成されている。
【００８７】
バリアメタルＢＢ１およびバリアメタルＢＢ２は、バリアメタルＢＢ３およびバリアメタルＢＢ４などと同一の金属材料によって形成されている。たとえば、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）から構成されている。それ以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料から形成されてもよい。クラッド層ＢＣ１もクラッド層ＢＣ２やクラッド層ＤＣＬなどと同一の金属材料から構成されている。
【００８８】
このように、ＭＲＡＭ１００の配線層ＬＬ４は、層間絶縁膜ＩＤＦ４からバリアメタルＢＢ２の間に位置する複数のレイヤから構成されており、配線層ＬＬ４内には、ビアプラグＶ１、ストラップ配線ＳＬ、磁気記憶素子ＭＲ、およびビット線ＢＬなどが構成されている。
【００８９】
図７において、周辺回路２００の配線層ＬＬ４は、層間絶縁膜ＩＤＦ３の上面に位置し、周辺配線Ｐ２の上面と接触する拡散防止膜ＮＦ３と、この拡散防止膜ＮＦ３上に形成された層間絶縁膜ＩＤＦ４の薄肉部ＴＰと、薄肉部ＴＰ上に形成された層間絶縁膜ＩＤＦ５と、この層間絶縁膜ＩＤＦ５の上面に形成された拡散防止膜ＮＦ４とを含む。配線層ＬＬ４は、拡散防止膜ＮＦ３、層間絶縁膜ＩＤＦ４および層間絶縁膜ＩＤＦ５を貫通するように形成された周辺配線Ｐ３を含む。
【００９０】
周辺配線Ｐ３は、周辺配線Ｐ２の上端部に接続されており、周辺配線Ｐ３は、拡散防止膜ＮＦ３、層間絶縁膜ＩＤＦ４および層間絶縁膜ＩＤＦ５に形成されたコンタクトホールＣＨ５および溝部ＰＧ３内に形成されている。
【００９１】
周辺配線Ｐ３はコンタクトホールＣＨ５および溝部ＰＧ３の内側面および底面に形成されたバリアメタルＰＬＭ４と、このバリアメタルＰＬＭ４の側面に形成されたクラッド層ＰＬＣ２と、バリアメタルＰＬＭ４の底面およびクラッド層ＰＬＣ２の側面上に形成されたバリアメタルＰＬＭ５と、配線本体部ＰＬＢ３とを含む。
【００９２】
バリアメタルＰＬＭ４は、図６に示すバリアメタルＢＢ３と同一の金属材料によって形成されており、クラッド層ＰＬＣ２は、図６に示すクラッド層ＢＣ２と同一の金属材料によって構成されている。さらに、バリアメタルＰＬＭ５は、バリアメタルＢＢ４と同一の金属材料によって形成されている。
【００９３】
さらに、配線本体部ＰＬＢ３は図６に示すビット線本体部ＢＬＢと同一の金属材料によって形成されており、具体的には、銅（銅を主体とする金属材料）によって形成されている。拡散防止膜ＮＦ４は、窒化ケイ素（ＳｉＮ）膜から形成されている。
【００９４】
上記のように構成された配線層ＬＬ４の上面上には、上部絶縁層ＴＩＬが積層されている。図５〜図７に示すように、上部絶縁層ＴＩＬは、拡散防止膜ＮＦ５上に形成された
上層絶縁膜ＴＩ１と、上層絶縁膜ＴＩ１上に形成され上層絶縁膜ＴＩ２と、上層絶縁膜ＴＩ２の上面上に形成された上層絶縁膜ＴＩ３とを含む。
【００９５】
上層絶縁膜ＴＩ１は、窒化ケイ素（ＳｉＮ）膜から形成されており、上層絶縁膜ＴＩ２および上層絶縁膜ＴＩ３は、シリコン酸化膜から形成されている。図７において、周辺回路２００には、上層絶縁膜ＴＩ１，ＴＩ２および上層絶縁膜ＴＩ３を貫通する外部コンタクトＣＴが形成されている。
【００９６】
上記のように構成されたＭＲＡＭ１００の書き込みおよび読み出し動作について説明する。
【００９７】
図５において、ＭＲＡＭ１００の磁気記憶素子ＭＲに書き込まれた情報を書き換えるときには、ビット線ＢＬおよびディジット線ＤＬに電流が流される。そして、ビット線ＢＬ内を流れる電流によって磁場が発生する。同様にディジット線ＤＬに電流が流れることで、磁場が発生する。各磁場の合成磁場によって、磁気記憶素子ＭＲの磁化自由層の磁化方向が変更される。これにより、磁気記憶素子ＭＲ内の情報の書き換えが完了する。
【００９８】
この際、図６に示すように、ビット線ＢＬのビット線本体部ＢＬＢの側面にはクラッド層ＢＣ２が形成され、ビット線ＢＬの上方には、クラッド層ＢＣ１が形成されている。
【００９９】
このように、ビット線本体部ＢＬＢの周囲に形成されたクラッド層は、ビット線本体部ＢＬＢの上面および側面を覆うよう配置される一方で、磁気記憶素子ＭＲに向けて開口するように配置されている。
【０１００】
各クラッド層は、高透磁率材料から形成されているため、ビット線ＢＬ内に電流が流れることで生じる磁束は、クラッド層内を優先的に流れる。この結果、磁束が、各クラッド層より外側に発散することが抑制され、磁気記憶素子ＭＲに磁束が集中する。
【０１０１】
同様に、図５に示すように、ディジット線ＤＬの配線本体部ＤＬＢの側面および底面は、クラッド層ＤＣＬによって覆われている。クラッド層ＤＣＬは、ディジット線ＤＬの上方に位置する磁気記憶素子ＭＲに向けて開口している。このため、ディジット線ＤＬ内を電流が流れることを生じる磁束は、磁気記憶素子ＭＲに集中するように放射される。
【０１０２】
この結果、ビット線ＢＬおよびディジット線ＤＬ内を電流が流れることで生じる合成磁界が強められ、ディジット線ＤＬおよびビット線ＢＬに供給される電流量を少なく抑えたとしても、磁気記憶素子ＭＲの磁化自由層の磁化方向を変更することができる。この結果、ＭＲＡＭ１００の消費電力を小さく抑えることができる。
【０１０３】
磁気記憶素子ＭＲに書き込まれた情報を読み出すときには、図４に示すＭＯＳトランジスタＭＴのゲート電極ＧＥに所定の電圧が印加され、ＭＯＳトランジスタＭＴがＯＮ状態となる。
【０１０４】
そして、ビット線ＢＬおよび不純物拡散層ＩＲ２に所定電圧が印加される。これにより、ビット線ＢＬ、磁気記憶素子ＭＲ、ストラップ配線ＳＬ、ビアプラグＶ１、読出用配線ＲＬ（配線Ｌ１〜Ｌ３およびプラグＰＬ１）、不純物拡散層ＩＲ１および不純物拡散層ＩＲ２を通るように電流が流れる。磁気記憶素子ＭＲ内の磁化自由層の磁化方向によって、磁気記憶素子ＭＲの抵抗値が変化するため、不純物拡散層ＩＲ２およびビット線ＢＬ間を流れる電流量から磁気記憶素子ＭＲの抵抗値を検出することで、選択された磁気記憶素子ＭＲ内に書き込まれた情報を読み出すことができる。
【０１０５】
上記のように構成されたＭＲＡＭ１００および周辺回路２００の製造方法について、図８から図９２を用いて説明する。
【０１０６】
なお、図８から図２０を用いて、ＭＲＡＭ１００の配線層ＬＬ１の製造工程について説明し、その後、図２１から図９２を用いて、ＭＲＡＭ１００および周辺回路２００の配線層ＬＬ１〜上部絶縁層ＴＩＬの製造工程について説明する。
【０１０７】
図８は、ＭＲＡＭ１００の配線層ＬＬ１製造工程の第１製造工程を示す断面図である。この図８に示すように、主表面を有する半導体基板ＳＳを準備する。その後、半導体基板ＳＳの主表面上に素子分離領域ＳＴＩを形成し、主表面上に活性領域を形成する。素子分離領域ＳＴＩを形成した後、活性領域にイオン注入法などにより、不純物を活性領域内に導入し、図示されないウエル領域やチャネル領域を形成する。ウエル領域やチャネル領域を形成した後、半導体基板ＳＳの主表面に、たとえば、熱酸化処理等を施して、シリコン酸化膜を主表面上に形成する。
【０１０８】
次に、図９において、半導体基板ＳＳの主表面上に形成されたシリコン酸化膜上に、ポリシリコン膜をＣＶＤ（Chemical Vapor Deposition）法などで堆積し、このポリシリコン膜をパターニングする。これにより、半導体基板ＳＳの主表面上にゲート絶縁膜ＧＩが残留すると共に、このゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成される。
【０１０９】
次に、図１０において、ゲート電極ＧＥをマスクとして、半導体基板ＳＳの主表面に所定の導電型の不純物を活性領域に導入する。その後、ゲート電極ＧＥを覆うように、酸化シリコン膜および窒化シリコン膜を、ＣＶＤ法により順次堆積する。そして、形成された酸化シリコン膜および窒化シリコン膜上に異方性エッチングを施すことで、ゲート電極ＧＥの側面上にサイドウォールＳＷを形成する。
【０１１０】
サイドウォールＳＷを形成した後、ゲート電極ＧＥおよびサイドウォールＳＷをマスクとして、不純物を活性領域に導入する。この２回の不純物の導入により、不純物拡散層ＩＲ１および不純物拡散層ＩＲ２が形成される。なお、不純物を導入した後には、不純物を拡散させるための熱処理が半導体基板ＳＳに加えられる。
【０１１１】
次に、図１１に示すように、各不純物領域を形成した後、ゲート電極ＧＥの上面および不純物拡散層ＩＲ１および不純物拡散層ＩＲ２に、コバルトシリサイド膜を形成する。このようにして、半導体基板ＳＳの主表面上にＭＯＳトランジスタＭＴが形成される。
【０１１２】
次に図１２に示すように、ＭＯＳトランジスタＭＴを形成した後に、ＭＯＳトランジスタＭＴを覆うようにコンタクト層間絶縁膜ＣＩＦを形成する。
【０１１３】
コンタクト層間絶縁膜ＣＩＦは、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１１４】
コンタクト層間絶縁膜ＣＩＦに、写真製版処理およびエッチングを施して、コンタクトホールＣＨ１をコンタクト層間絶縁膜ＣＩＦに形成する。コンタクトホールＣＨ１を形成した後、スパッタリングなどでコンタクトホールＣＨ１の内周面およびコンタクトホールＣＨ１から露出するコバルトシリサイド膜上にバリアメタルを形成する。なお、バリアメタルとしては、チタン／窒化チタン膜等が採用される。バリアメタルを形成した後、タングステンなどを充填する。タングステン等の金属材料を充填した後、ＣＭＰ（Chemical Mechanical Polishing）法で、コンタクト層間絶縁膜ＣＩＦ上に位置するタングステンなどの金属材料と、バリアメタルを除去する。
【０１１５】
これにより、コンタクト用バリアメタルＰＢＭ１およびプラグ本体部ＰＢ１を含むプラグＰＬ１が形成される。
【０１１６】
プラグＰＬ１を形成した後、コンタクト層間絶縁膜ＣＩＦの表面に、プラズマ処理を施す。具体的には、アンモニアガスまたは、アンモニアガスおよび窒素ガスをチャンバ内に供給し、このチャンバ内に半導体基板ＳＳを搬入する。その後、チャンバ内を４００℃程度として、チャンバ内のガスをプラズマ化する。プラズマ化したガスによって、コンタクト層間絶縁膜ＣＩＦの表面にプラズマ処理を施す。
【０１１７】
次に、図１３に示すように、コンタクト層間絶縁膜ＣＩＦおよびプラグＰＬ１の上面にエッチングストッパ膜ＥＳＦをＣＶＤ法などにより形成する。エッチングストッパ膜ＥＳＦは、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）が採用される。なお、エッチングストッパ膜ＥＳＦの成膜温度は、たとえば、４５０℃程度とされている。
【０１１８】
コンタクト層間絶縁膜ＣＩＦの上面には、プラズマ処理が施されているため、エッチングストッパ膜ＥＳＦとコンタクト層間絶縁膜ＣＩＦとの密着性の向上が図られている。
【０１１９】
その後、エッチングストッパ膜ＥＳＦの上面にＣＶＤ法などにより層間絶縁膜ＩＤＦ１を形成する。層間絶縁膜ＩＤＦ１としては、酸化シリコン膜や酸化シリコン膜よりも低誘電率である低誘電率膜が採用される。たとえば、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＦ膜等が採用される。
【０１２０】
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＤＦ１およびエッチングストッパ膜ＥＳＦにパターニングを施し、溝部Ｇ１を形成する。
【０１２１】
次に、図１５に示すように、溝部Ｇ１の内周面および溝部Ｇ１から露出するプラグＰＬ１の上端部に、スパッタリングなどで、バリアメタルＢＭ０を形成する。バリアメタルＢＭ０は、たとえば、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、言い換えれば、バリアメタルＢＭ０は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成される。このバリアメタルＢＭ０上に、電解めっき法などで、銅などの導電膜ＣＦ０を堆積する。導電膜ＣＦ０は、溝部Ｇ１内に埋め込まれる。
【０１２２】
導電膜ＣＦ０は、たとえば、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２３】
次に、図１６に示すように、ＣＭＰ法などで、層間絶縁膜ＩＤＦ１上の導電膜ＣＦ０およびバリアメタルＢＭ０を除去する。これにより、配線本体部ＬＢ１およびバリアメタルＬＢＭ１を含む配線Ｌ１が形成される。
【０１２４】
配線Ｌ１が形成された層間絶縁膜ＩＤＦ１に、上記コンタクト層間絶縁膜ＣＩＦの上面に施したプラズマ処理と同様のプラズマ処理を施す。
【０１２５】
次に、図１７に示すように、層間絶縁膜ＩＤＦ１および配線Ｌ１の上面上に、拡散防止膜ＮＦ１をＣＶＤ法により形成する。拡散防止膜ＮＦ１は、炭化窒化ケイ素膜（ＳｉＣＮ膜）、又は炭化珪素膜（ＳｉＣ膜）が採用される。層間絶縁膜ＩＤＦ１の上面には、プラズマ処理が施されているため、配線Ｌ１および層間絶縁膜ＩＤＦ２と、拡散防止膜ＮＦ１との密着性の向上が図られている。なお、拡散防止膜ＮＦ１の成膜温度は、たとえば、４５０℃程度とされている。拡散防止膜ＮＦ１の上面に、ＣＶＤ法などにより、層間絶縁膜ＩＤＦ２を形成する。層間絶縁膜ＩＤＦ２は、たとえば、ＴＥＯＳ膜、酸化シリコン膜、あるいは、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、又はＳｉＯＦ膜から構成されている。
【０１２６】
次に、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＤＦ２および拡散防止膜ＮＦ１にパターニングを施して、コンタクトホールＣＨ２および溝部Ｇ２を形成する。なお、配線Ｌ１の上面の一部は、コンタクトホールＣＨ２から露出する。
【０１２７】
次に、図１９に示すように、コンタクトホールＣＨ２および溝部Ｇ２の表面上に、バリアメタルＢＭ１をスパッタリングで形成する。その後、導電膜ＣＦ１を電解めっき法などで形成し、導電膜ＣＦ１をコンタクトホールＣＨ２および溝部Ｇ２内に充填する。
【０１２８】
なお、バリアメタルＢＭ１は、図１５に示すバリアメタルＢＭ０で採用可能な金属材料のうち、適当な金属材料が採用される。導電膜ＣＦ１も、図１５に示す導電膜ＣＦ０として採用可能な金属材料のうち、適当な金属材料が採用される。
【０１２９】
次に、図２０に示すように、ＣＭＰ法により層間絶縁膜ＩＤＦ２上に位置する導電膜ＣＦ１およびバリアメタルＢＭ１が除去される。この結果、コンタクトホールＣＨ２および溝部Ｇ２の内表面に形成されたバリアメタルＬＢＭ２と、コンタクトホールＣＨ２および溝部Ｇ２内に充填された配線本体部ＬＢ２とを含む配線Ｌ２が形成される。
【０１３０】
このように、配線Ｌ２を形成した後、層間絶縁膜ＩＤＦ２に、層間絶縁膜ＩＤＦ１およびコンタクト層間絶縁膜ＣＩＦに施したプラズマ処理と同様のプラズマ処理を施す。
【０１３１】
このようにして、ＭＲＡＭ１００の配線層ＬＬ１が形成される。そして、図２１は、配線Ｌ２が形成されたときにおけるＭＲＡＭ１００の一部を示す断面図であり、上記図５に示す断面に対応する断面図である。図２２は、配線Ｌ２が形成されたときのＭＲＡＭ１００の断面図であり、上記図６に示す断面に対応する断面である。図２３は、配線Ｌ２が形成されたときの周辺回路２００の断面図であり、上記図７に示す断面に対応する断面図である。
【０１３２】
図２４から図２６は、各々図２１から図２３に示す製造工程の後の工程を示す断面図である。
【０１３３】
図２４および図２６に示すように、層間絶縁膜ＩＤＦ２の上面上に、炭化窒化ケイ素膜（ＳｉＣＮ膜）又は炭化珪素膜（ＳｉＣ膜）から形成された拡散防止膜ＮＦ２をＣＶＤ法などで形成する。なお、拡散防止膜ＮＦ２の成膜温度は、たとえば、４５０℃程度とされている。次に、図２７から図２９に示すように、層間絶縁膜ＩＤＦ３をＣＶＤ法により形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＤＦ３に溝部ＤＧ、溝部Ｇ３、コンタクトホールＣＨ３、コンタクトホールＣＨ４および溝部ＰＧ２を形成する。
【０１３４】
なお、図２７に示すように、層間絶縁膜ＩＤＦ３のうち、ＭＲＡＭ１００となる部分に溝部ＤＧ、コンタクトホールＣＨ３および溝部Ｇ３が形成され、図２９に示すように、周辺回路２００となる部分にコンタクトホールＣＨ４および溝部ＰＧ２が形成される。
【０１３５】
次に、図３０から図３２に示すように、バリアメタルＢＭ２と、クラッド層ＣＬ１と、バリアメタルＢＭ３を順次積層する。
【０１３６】
なお、バリアメタルＢＭ２およびバリアメタルＢＭ３としては、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つを含む金属材料から形成される。具体的には、チタンや窒化チタンなどが採用される。
【０１３７】
クラッド層ＣＬ１は、高透磁率材料から形成されており、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つを含む金属材料が採用され、さらに詳細には、クラッド層ＣＬ１は、ＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。
【０１３８】
次に、図３３から図３５に示すように、スパッタリングや電解めっき法などで、金属材料を塗布する。この金属材料としては、銅（銅を主体として含む金属材料を含む）から形成されている。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）等が採用される。
【０１３９】
そして、ＣＭＰ法などで、層間絶縁膜ＩＤＦ３上に位置する上記金属材料およびバリアメタルＢＭ２、クラッド層ＣＬ１およびバリアメタルＢＭ３を除去する。これにより、ディジット線ＤＬ、配線Ｌ３およびプラグＰＬ２が形成される。
【０１４０】
そして、ディジット線ＤＬ、配線Ｌ３およびプラグＰＬ２が形成された層間絶縁膜ＩＤＦ３にプラズマ処理を施す。
【０１４１】
まず、半導体基板ＳＳをチャンバ内に搬入し、窒素を含有する分子と窒素を含有しない不活性分子とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。
【０１４２】
そして、層間絶縁膜ＩＤＦ３の上面上に、ＬＴ（Low Temperature）−ＳｉＮ膜をＣＶＤ法により形成する。たとえば、成膜温度は、２７５℃以下とされる。成膜温度を低く抑えることで、ディジット線ＤＬ、配線Ｌ３および周辺配線Ｐ２にヒロックが形成されることを抑制することができる。さらに、層間絶縁膜ＩＤＦ３にプラズマ処理が施されているので、拡散防止膜ＮＦ３と層間絶縁膜ＩＤＦ３との密着性の向上が図られている。
【０１４３】
次に、図３６から図３８に示すように、拡散防止膜ＮＦ３の上面上に、ＴＥＯＳ酸化膜等をＣＶＤ法などで堆積し、層間絶縁膜ＩＤＦ４を形成する。
【０１４４】
次に、図３９から図４１に示すように、フォトリソグラフィおよびエッチングを施すことで、層間絶縁膜ＩＤＦ４および拡散防止膜ＮＦ３にビアホールＶＨ１を形成する。これにより、配線Ｌ３の上面が露出する。
【０１４５】
次に、図４２から図４４に示すように、層間絶縁膜ＩＤＦ４の上面に、たとえば、チタン／窒化チタン膜などを成膜して、バリアメタルＶＢＭを形成する。なお、バリアメタルＶＢＭとしては、チタン／窒化チタン膜以外でもタンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含む金属材料を用いてもよい。そして、図４５から図４７に示すように、バリアメタルＶＢＭ上に、タングステンや銅などの金属材料を成膜して、導電膜ＣＦ２を形成する。
【０１４６】
次に、図４８から図５０に示すように、バリアメタルＶＢＭおよび導電膜ＣＦ２３にＣＭＰを施して、バリアメタルＶＢＭおよび導電膜ＣＦ２を平坦化する。これにより、ビアプラグＶ１が形成される。
【０１４７】
次に、図５１から図５３に示すように、ビアプラグＶ１の上端部上に、スパッタリングなどで導電膜ＣＦ３を形成する。導電膜ＣＦ３は、たとえば、チタン（Ｔｉ）から形成されている。この導電膜ＣＦ３の上面に、導電膜ＣＦ４を形成する。導電膜ＣＦ４は、窒化チタン（ＴｉＮ）から構成されている。このように、層間絶縁膜ＩＤＦ４およびビアプラグＶ１上に、チタン膜と、チタン上に形成された窒化チタン（ＴｉＮ）膜との積層構造等を形成する。なお、導電膜ＣＦ３および導電膜ＣＦ４のいずれも、窒化チタン（ＴｉＮ）から形成してもよい。このように層間絶縁膜ＩＤＦ４上に設けられたビア本体ＶＢやバリアメタルＶＢＭを全て除去してからチタンで構成された導電膜ＣＦ３を形成した場合、導電膜ＣＦ３および導電膜ＣＦ３に形成される導電膜ＣＦ４の膜質や均一性が良くなる。
【０１４８】
次に、図５４から図５６に示すように、まず、導電膜ＣＦ４の上面に、磁化固定層ＭＦ１、トンネル絶縁膜ＭＩおよび磁化自由層ＭＦ２を順次積層する。これにより、導電膜ＣＦ４の上面に、積層体ＬＭＲが形成される。そして、積層体ＬＭＲの磁化自由層ＭＦ２の上面に導電膜ＣＦ５を形成する。導電膜ＣＦ５としては、たとえば、タンタル膜やルテニウム膜等が採用される。
【０１４９】
次に、図５７から図５９に示すように、導電膜ＣＦ５の上面に、シリコン酸化膜ＨＤＰをＣＶＤ法などで堆積する。そして、シリコン酸化膜ＨＤＰの上面にマスクパターンＭＰ１を形成する。
【０１５０】
その後、図６０から図６２に示すように、シリコン酸化膜ＨＤＰおよび導電膜ＣＦ５にエッチングを施すことで、マスクパターンＭＰ２，ＭＰ３が形成される。そして、マスクパターンＭＰ２，ＭＰ３を用いて、積層体ＬＭＲにプラズマドライエッチングを施す。これにより、図６３から図６５に示すように、導電膜ＣＦ４の上面のうち、ＭＲＡＭ１００が形成される領域に、磁気記憶素子ＭＲが形成されると共に、磁気記憶素子ＭＲの上面に、ビアプラグＶ２が形成される。なお、図６５に示すように、周辺回路２００となる部分においては、積層体ＬＭＲおよびマスクパターンＭＰ３は完全に除去される。そして、アッシング処理を施すことで、ビアプラグＶ２の上面に残留するマスクパターンＭＰ２を除去する。
【０１５１】
プラズマドライエッチングを施すときには、半導体基板ＳＳは、チャンバ内に搬入され、半導体基板ＳＳは高温の雰囲気に曝される。このため、導電膜ＣＦ４は１００℃〜３００℃程度のガス雰囲気中に暴露される。同様に、導電膜ＣＦ４は、上記アッシング工程において、アッシングプラズマに曝されることになる。
【０１５２】
ここで、導電膜ＣＦ３および導電膜ＣＦ４の積層構造は、窒化チタン（ＴｉＮ）あるいはチタン(Ｔｉ)上に窒化チタン（ＴｉＮ）を形成した２層構造から形成されている。窒化チタン（ＴｉＮ）は、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）などよりも酸化および窒化され難いため、導電膜ＣＦ４が上記エッチング工程およびアッシング工程において膨張することが抑制されている。
【０１５３】
さらに、導電膜ＣＦ４および導電膜ＣＦ４の直下の導電膜ＣＦ３において、上層（導電膜ＣＦ４）の窒化チタン（ＴｉＮ）は、下層（導電膜ＣＦ３）のチタン（Ｔｉ）よりも酸化および窒化され難いため、下層（Ｔｉ）を上層（ＴｉＮ）で覆うことで、下層（Ｔｉ）が酸化および窒化されることが抑制されている。なお、チタン（Ｔｉ）は、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）よりも酸化および窒化され易い材料である。
【０１５４】
これにより、導電膜ＣＦ４および導電膜ＣＦ３は上記エッチング工程およびアッシング工程により導電膜ＣＦ４および導電膜ＣＦ３が膨張することが抑制されている。
【０１５５】
エッチング工程およびアッシング工程が終了すると、半導体基板ＳＳはチャンバから搬出され、次の処理装置に搬送される。この搬送過程において、半導体基板ＳＳは冷却されることになるが、上述のように、導電膜ＣＦ４および導電膜ＣＦ３の膨張は小さく抑えられているため、搬送過程において、導電膜ＣＦ４および導電膜ＣＦ３が冷却したとしても、導電膜ＣＦ４および導電膜ＣＦ３内に内部応力が残留することを抑制することができる。
【０１５６】
半導体基板ＳＳに生じる反りを小さく抑えることができ、拡散防止膜ＮＦ３と、配線Ｌ３、ディジット線ＤＬおよび周辺配線Ｐ２の上面と、拡散防止膜ＮＦ３とので剥離などが生じることを抑制することができる。
【０１５７】
次に、図６６から図６８に示すように、ＬＴ（Low Temperature）−ＳｉＮから形成された絶縁膜ＩＦ１をたとえば、ＣＶＤ法により形成する。
【０１５８】
絶縁膜ＩＦ１の成膜温度は、２７５℃以下とされ、磁気記憶素子ＭＲの磁気特性に影響を与えない温度で成膜することができる。
【０１５９】
さらに、絶縁膜ＩＦ１を低温で形成することで、ディジット線ＤＬなどの上面にヒロックが形成されることを抑制することができる。
【０１６０】
次に、図６９から図７１に示すように、絶縁膜ＩＦ１にパターニングを施す。パターニングが施された絶縁膜ＩＦ１をマスクとして、導電膜ＣＦ４をエッチングする。これにより、ストラップ配線ＳＬが形成される。
【０１６１】
この際、層間絶縁膜ＩＤＦ４もエッチングされ、厚肉部ＳＰと薄肉部ＴＰとが形成される。そして、厚肉部ＳＰ内にビアプラグＶ１が形成され、厚肉部ＳＰの上面上に、ストラップ配線ＳＬが形成される。そして、ストラップ配線ＳＬの上面に磁気記憶素子ＭＲが形成される。
【０１６２】
なお、薄肉部ＴＰは、拡散防止膜ＮＦ３の上面のうち、厚肉部ＳＰの間に位置する部分と、周辺回路２００となる領域に形成される。
【０１６３】
次に、図７２から図７４に示すように、絶縁膜ＩＦ１を覆うように、シリコン酸化膜等から形成された層間絶縁膜ＩＤＦ５を、たとえば、ＣＶＤ法などで形成する。そして、層間絶縁膜ＩＤＦ５にパターニングを施して、コンタクトホールＣＨ５を形成する。これにより、コンタクトホールＣＨ５の底面において、拡散防止膜ＮＦ３の上面が露出する。
【０１６４】
さらに、図７５から図７７に示すように、層間絶縁膜ＩＤＦ５にパターニングを施して、溝部ＢＬＧと溝部ＰＧ３とを形成する。これにより、溝部Ｇ１内で絶縁膜ＩＦ１が露出する。
【０１６５】
そして、溝部ＢＬＧ内に露出する絶縁膜ＩＦ１と、コンタクトホールＣＨ５から露出する拡散防止膜ＮＦ３をエッチングする。絶縁膜ＩＦ１と、コンタクトホールＣＨ５は、いずれも、窒化ケイ素（ＳｉＮ）膜から形成されているため、溝部ＢＬＧ内の絶縁膜ＩＦ１およびコンタクトホールＣＨ５の底に位置する拡散防止膜ＮＦ３を同一の工程で除去することができる。
【０１６６】
これにより、ビアプラグＶ２の上端部と、周辺配線Ｐ３の上面の一部とが露出する。
次に、図７８から図８０において、バリアメタルＢＭ４およびクラッド層ＣＬ２をスパッタリング等で順次形成する。
【０１６７】
その後、クラッド層ＣＬ２にエッチングを施すことで、溝部ＢＬＧ、溝部ＰＧ３、コンタクトホールＣＨ５の底部と、層間絶縁膜ＩＤＦ５の上面に形成されたクラッド層ＣＬ２を除去する。これにより、溝部ＢＬＧ、溝部ＰＧ３およびコンタクトホールＣＨ５の側面にクラッド層ＣＬ２が残留する。そして、バリアメタルＢＭ５をスパッタリングで形成する。
【０１６８】
次に、層間絶縁膜ＩＤＦ５の上面上に電解めっき法やスパッタリング等で、バリアメタルＢＭ５上に銅または銅を主体とする金属膜を堆積する。
【０１６９】
次に、図８１から図８３に示すように、ＣＭＰ法で、上記の金属膜を平坦化することで、溝部Ｇ１内に埋め込まれたビット線本体部ＢＬＢが形成されると共に、コンタクトホールＣＨ５および溝部ＰＧ３内に埋め込まれた配線本体部ＰＬＢ３が形成される。
【０１７０】
その後、層間絶縁膜ＩＤＦ５の上面に位置するバリアメタルＢＭ５およびバリアメタルＢＭ４をＣＭＰ法で除去することで、バリアメタルＢＢ３、クラッド層ＢＣ２、バリアメタルＢＢ４が溝部ＢＬＧ内に形成されると共に、バリアメタルＰＬＭ４、クラッド層ＰＬＣ２およびバリアメタルＰＬＭ５が、溝部ＰＧ３およびコンタクトホールＣＨ５の内周面に形成される。
【０１７１】
これにより、ビット線ＢＬおよび周辺配線Ｐ３が形成されると共に、各側面にクラッド層が形成される。
【０１７２】
次に、図８４から図８６に示すように、層間絶縁膜ＩＤＦ５の上面上に、ＬＴ（Low Temperature）−ＳｉＮ膜等の拡散防止膜ＮＦ４を、たとえば、ＣＶＤ法などで形成する。
【０１７３】
拡散防止膜ＮＦ４の成膜温度は、たとえば、２７５℃以下とすることができ、既に形成されている磁気記憶素子ＭＲの磁化特性への影響が小さく抑えられている。
【０１７４】
さらに、ＬＴ（Low Temperature）−ＳｉＮ膜を採用することで、拡散防止膜ＮＦ４の成膜温度を低く抑えることで、ビット線ＢＬや周辺配線Ｐ３にヒロックが形成されることを抑制することができる。
【０１７５】
拡散防止膜ＮＦ４を形成した後に、バリアメタルＢＭ６、クラッド層ＣＬ３およびバリアメタルＢＭ７を、スパッタリング等で順次積層する。
【０１７６】
次に、図８７から図８９に示すように、バリアメタルＢＭ７の上面上に、ＬＴ（Low Temperature）−ＳｉＮ膜から形成された拡散防止膜ＮＦ５を形成する。なお、拡散防止膜ＮＦ５の成膜温度も、２７５℃以下とされており、ビット線ＢＬにヒロックが形成されることを抑制することができる。そして、この拡散防止膜ＮＦ５にパターニングを施す。
【０１７７】
次に、図９０から図９２に示すように、パターニングが施された拡散防止膜ＮＦ５をマスクとして、バリアメタルＢＭ７、クラッド層ＣＬ３およびバリアメタルＢＭ６にパターニングを施す。これにより、ビット線ＢＬの上方に位置するバリアメタルＢＢ１、クラッド層ＢＣ１およびバリアメタルＢＢ２が形成される。
【０１７８】
その後、図５〜図７に示すように、上層絶縁膜ＴＩ１を拡散防止膜ＮＦ５を覆うように拡散防止膜ＮＦ４の上面に形成する。上層絶縁膜ＴＩ１も、ＬＴ（Low Temperature）−ＳｉＮ膜が採用されており、２７５℃以下程度の低温で成膜することができる。これにより、磁気記憶素子ＭＲの磁化特性に影響を与えることが抑制されており、さらに、ビット線ＢＬおよび周辺配線Ｐ３にヒロックが形成されることが抑制されている。
【０１７９】
そして、上層絶縁膜ＴＩ１の上面上に、上層絶縁膜ＴＩ２，ＴＩ３を順次積層する。なお、周辺回路２００となる領域においては、拡散防止膜ＮＦ４、上層絶縁膜ＴＩ１，ＴＩ２，ＴＩ３にパターニングを施すとともに、金属膜を充填することで、外部コンタクトＣＴを形成する。このようにして、本実施の形態に係るＭＲＡＭ１００および周辺回路２００を形成することができる。
【０１８０】
上述のように、本実施の形態に係る半導体装置のＭＲＡＭ１００および周辺回路２００においては、図４に示す配線層ＬＬ１および配線層ＬＬ２に形成された配線（第１配線）Ｌ１，Ｌ２の上面と接するように形成された拡散防止膜ＮＦ１，ＮＦ２は、炭化窒化ケイ素（ＳｉＣＮ）膜、又は炭化珪素膜（ＳｉＣ膜）から形成されている。その一方で、書き換え電流が流されるディジット線ＤＬや、このディジット線ＤＬと同一の配線層ＬＬ３に形成された配線Ｌ３および周辺配線Ｐ２の上面と接触する拡散防止膜（第１窒化ケイ素（ＳｉＮ）膜）ＮＦ３は、ＬＴ（Low Temperature）−ＳｉＮ膜によって形成されている。このため、拡散防止膜ＮＦ３を形成する過程において、ディジット線ＤＬや周辺配線Ｐ２などにヒロックが形成されることを抑制することができると共に、ディジット線ＤＬや周辺配線Ｐ２から銅元素が周囲に拡散することを抑制することができる。さらに、図５に示すように、ディジット線ＤＬの底面および側面を覆うように、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）の少なくとも１つの元素を含むクラッド層（第２金属膜）ＤＣＬが形成されているため、書き換え動作のときに要する書き換え電流の省電力化を図ることができる。
【０１８１】
特に、クラッド層ＤＣＬの外周面および内周面には、タンタル（Ｔａ），チタン（Ｔｉ），ルテニウム（Ｒｕ），マンガン（Ｍｎ），マグネシウム（Ｍｇ），タングステン（Ｗ）の少なくとも１つの元素を含むバリアメタル（第１金属膜）ＤＢ１，ＤＢ２が形成されており、クラッド層ＤＣＬ内の金属元素やディジット線ＤＬの銅元素が拡散することを抑制することができ、ＭＯＳトランジスタＭＴの特性変動を抑制することができる。
【０１８２】
さらに、ＭＲＡＭ１００は、配線層（第２配線層）ＬＬ３内に設けられ、ディジット線ＤＬから間隔をあけて形成された配線（第３配線）Ｌ３と、配線層（第３配線層）ＬＬ４内に設けられ、配線Ｌ３の上部と接続されたストラップ配線（第１ストラップ配線）ＳＬと、拡散防止膜（第１窒化ケイ素（ＳｉＮ）膜）ＮＦ３上に形成された層間絶縁膜（層間絶縁膜）ＩＤＦ４とをさらに備える。
【０１８３】
そして、ストラップ配線ＳＬは、チタン（Ｔｉ）を含む金属材料から形成することで、ＭＲＡＭ１００の製造過程において、ストラップ配線ＳＬが酸化および窒化されることを抑制することができる。
【０１８４】
なお、本実施の形態においては、チタン（Ｔｉ）から形成された第１金属膜ＳＬ１と、第１金属膜ＳＬ１上に位置し、窒化チタン（ＴｉＮ）から形成された第２金属膜ＳＬ２とから構成している。このように、ストラップ配線ＳＬを積層体から形成することで、ストラップ配線ＳＬの酸化および窒化を抑制することができる。なお、ストラップ配線ＳＬを第２金属膜ＳＬ２のみで形成してもよい。
【０１８５】
図９３は、図５において、種類の異なる金属でストラップ配線ＳＬを形成したＭＲＡＭ１００において、ＭＲＡＭ１００の製造過程でディジット線ＤＬおよび周辺配線Ｐ２等と、拡散防止膜ＮＦ３との間で剥がれが生じた個数（割合）を示すグラフである。
【０１８６】
この図９３に示すグラフにおいて、「ＴａＮストラップ」とは、ストラップ配線ＳＬを窒化タンタル（ＴａＮ）で形成したＭＲＡＭ１００を示す。「ＴｉＮストラップ」とは、ストラップ配線ＳＬを窒化チタン（ＴｉＮ）で形成したＭＲＡＭ１００を示す。
【０１８７】
そして、このグラフは、積層体ＬＭＲをエッチングして磁気記憶素子ＭＲを形成した後、アッシング処理施し、その後、ウエハを室温で冷却したときに、各ＭＲＡＭ１００において、ディジット線ＤＬや周辺配線Ｐ３と、拡散防止膜ＮＦ３との間で剥がれが生じた個数（割合）を示す。
【０１８８】
この図９３のグラフに示すように、ストラップ配線ＳＬを窒化チタン（ＴｉＮ）で形成した方が、ストラップ配線ＳＬを窒化タンタル（ＴａＮ）で形成したとき場合よりも、剥がれが生じる割合が遥かに小さいことが分かる。
【０１８９】
これは、窒化チタン（ＴｉＮ）は、窒化タンタル（ＴａＮ）よりも酸化および窒化され難いため、積層体ＬＭＲをエッチングする工程やアッシング工程において、ストラップ配線ＳＬが膨張することを抑制することができるためである。
【０１９０】
図９４は、各種のストラップ配線ＳＬを採用した場合に、磁気記憶素子ＭＲをパターニングした後、半導体基板ＳＳが冷却されることで、半導体基板ＳＳに生じる反りを示すグラフである。
【０１９１】
この図９４に示すグラフにおいて、「ＴａＮ＝３５ｎｍ」とは、ストラップ配線ＳＬを、３５ｎｍの窒化タンタル（ＴａＮ）膜で構成したＭＲＡＭ１００を意味する。「ＴｉＮ＝３５ｎｍ」とは、ストラップ配線ＳＬを３５ｎｍの窒化チタン（ＴｉＮ）で形成したＭＲＡＭ１００を意味する。さらに、「ＴｉＮ／Ｔｉ＝２３／１２ｎｍ」とは、ストラップ配線ＳＬを、１２ｎｍのチタン（Ｔｉ）膜と、このチタン（Ｔｉ）膜上に形成された２３ｎｍの窒化チタン（ＴｉＮ）膜との積層膜としたＭＲＡＭ１００を意味する。
【０１９２】
このグラフは、上記３つのＭＲＡＭ１００において、積層体ＬＭＲにエッチングを施して磁気記憶素子ＭＲを形成し、さらに、アッシング処理を施した後、ウエハを冷却したときに、ウエハに生じる反り量を測定した結果を示す。
【０１９３】
なお、上記３つのＭＲＡＭ１００において、ストラップ配線ＳＬ以外の構成は、互いに実質的に同一となるように形成されている。
【０１９４】
いずれのＭＲＡＭ１００においても、ウエハ（半導体基板ＳＳ）の反り量が２０μｍ以上となると、ストラップ配線ＳＬや周辺配線Ｐ３と、拡散防止膜ＮＦ３との間で剥がれが生じる。
【０１９５】
そして、グラフに示されるように、ストラップ配線ＳＬを窒化タンタル（ＴａＮ）で形成したＭＲＡＭ１００においては、ウエハの反り量は、約３８μｍ程度であることが分かる。ストラップ配線ＳＬを窒化チタン（ＴｉＮ）で形成したときには、約１８μｍ程度の反りがウエハに生じることが分かる。ストラップ配線ＳＬをチタン（Ｔｉ）と、窒化チタン（ＴｉＮ）との積層膜で形成したＭＲＡＭ１００においては、ウエハに約８μｍの反りが生じることが分かる。
【０１９６】
すなわち、ストラップ配線ＳＬをチタン（Ｔｉ）と、窒化チタン（ＴｉＮ）との積層膜で構成したＭＲＡＭ１００が、ウエハに生じる反り量が最も小さいことが分かる。次に、窒化チタン（ＴｉＮ）でストラップ配線ＳＬを形成したＭＲＡＭ１００が、ウエハに生じる反り量が小さくなることが分かる。
【０１９７】
そして、ストラップ配線ＳＬをチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜で形成したＭＲＡＭ１００と、ストラップ配線ＳＬをチタン（Ｔｉ）で形成したＭＲＡＭ１００とにおいては、ウエハの反り量が２０μｍより小さいことが分かる。
【０１９８】
したがって、ストラップ配線ＳＬをチタン（Ｔｉ）または、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜から形成することで、ディジット線ＤＬや周辺配線Ｐ３と、拡散防止膜ＮＦ３との間で剥離が生じる確率を大きく下げることができることが分かる。
【０１９９】
なお、上記図９３および図９４を用いて、本実施の形態に係るＭＲＡＭ１００のディジット線ＤＬに基づく効果について説明したが、さらに、本実施の形態においては、下記のような効果を得ることができる。
【０２００】
本実施の形態に係る半導体装置のＭＲＡＭ１００は、ストラップ配線ＳＬ上に形成され、磁気記憶素子ＭＲの側面を少なくとも覆うように形成され、ＬＴ（Low Temperature）−ＳｉＮ膜から形成された絶縁膜（第２窒化ケイ素（ＳｉＮ）膜）ＩＦ１を含む。このように、磁気記憶素子ＭＲ上に形成される絶縁膜を低温で形成可能なＬＴ（Low Temperature）−ＳｉＮ膜を採用することで、磁気記憶素子ＭＲの磁気特性が変動することを抑制することができるとともに、ディジット線ＤＬにヒロックが形成されることを抑制することができる。
【０２０１】
さらに、本実施の形態に係る半導体装置のＭＲＡＭ１００は、配線層ＬＬ４内に形成され、磁気記憶素子ＭＲ上に形成され、磁気記憶素子ＭＲの上端部に接続されたビット線ＢＬと、このビット線ＢＬの上面と接触し、ＬＴ（Low Temperature）−ＳｉＮ膜によって形成された拡散防止膜（第３窒化ケイ素（ＳｉＮ）膜）ＮＦ４とをさらに備える。このように、ビット線ＢＬ上に形成される絶縁膜を低温で形成可能なＬＴ（Low Temperature）−ＳｉＮ膜とすることで、製造過程においてビット線ＢＬにヒロックが形成されることを抑制することができる。特に、炭化窒化ケイ素（ＳｉＣＮ）膜又は炭化珪素膜（ＳｉＣ膜）の成膜温度は、４５０℃程度である一方で、窒化ケイ素（ＳｉＮ）膜は、２７５℃以下に抑えることができ、ヒロック対策および磁気記憶素子ＭＲの磁化特性の変動の抑制を効果的に図ることができる。一方窒化珪素膜よりも炭化窒化珪素膜や炭化珪素膜は誘電率が低く、デバイス動作の高速化を図ることができる。
【０２０２】
（実施の形態２）
図９５から図１００を用いて、ＭＲＡＭ１００および周辺回路２００を含む半導体装置について説明する。なお、図９５から図１００に示す構成のうち、上記図１から図９２に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。
【０２０３】
図９５は、本発明の実施の形態２に係る半導体装置の周辺回路２００の断面図である。この図９５に示す例においては、周辺配線Ｐ２は、複数の分割配線ＤＰ２を含む。各分割配線ＤＰ２は間隔をあけて配置されており、各分割配線ＤＰ２は、周辺配線Ｐ３および周辺配線Ｐ１に接続されている。周辺配線Ｐ２を複数の分割配線ＤＰ２で構成することで、分割配線ＤＰ２の幅Ｗを小さく抑えることができる。たとえば、分割配線ＤＰ２の最大幅は、ディジット線ＤＬ、配線Ｌ１、配線Ｌ２、配線Ｌ３、周辺配線Ｐ１および周辺配線Ｐ３の最大幅よりも小さく抑えられている。なお、本実施の形態２に係る半導体装置および上記実施の形態１に係る半導体装置において、配線層ＬＬ１および配線層ＬＬ２の厚さと、配線層ＬＬ３の厚さとは、実質的に同一となるように形成されている。
【０２０４】
特に、配線層ＬＬ１および配線層ＬＬ２（第１配線層）に形成された配線Ｌ１、配線Ｌ２および周辺配線Ｐ１の最大幅よりも小さくなるように形成されている。
【０２０５】
周辺配線Ｐ２は、半導体装置の製造過程において、第１金属膜ＳＬ１および第２金属膜ＳＬ２に内部応力が生じた際に、拡散防止膜ＮＦ３との界面において剥離が生じ易い。特に、周辺配線Ｐ２の幅（周辺配線Ｐ２の延在方向に対して垂直な方向な断面における幅）と、剥離の発生確率との関係については、一定の関係が発明者等の鋭意努力の結果、配線の幅が４μｍよりも大きい場合には、剥離が生じるとの結果が見出されているが、詳細については後述する。
【０２０６】
配線層ＬＬ１および配線層ＬＬ２内に位置する配線Ｌ１、配線Ｌ２および周辺配線Ｐ１は、周辺配線Ｐ２よりも上記第１金属膜ＳＬ１および第２金属膜ＳＬ２から離れている。
【０２０７】
このため、仮に、第１金属膜ＳＬ１および第２金属膜ＳＬ２が製造過程で酸化や窒化され、膨張した後に、冷却され収縮したしても、配線Ｌ１および拡散防止膜ＮＦ１の間と、配線Ｌ２および拡散防止膜ＮＦ２の間とに、剥離は生じにくい。
【０２０８】
そこで、周辺配線Ｐ２を複数の分割配線ＤＰ２で構成し、各分割配線ＤＰ２の幅を配線層ＬＬ１および配線層ＬＬ２に形成された配線の幅よりも小さくすることで、分割配線ＤＰ２と拡散防止膜ＮＦ３との間で剥離が生じることを抑制することができる。
【０２０９】
図９６は、周辺配線Ｐ２の幅と、拡散防止膜ＮＦ３との間で生じる剥離の相関関係を示すグラフである。この図９６において、ＭＲＡＭ１００および周辺回路２００において、剥離が生じた部分の累積度数を示す。横軸は、拡散防止膜ＮＦ３との間で剥離が生じた配線の幅を示す。この図９６において、配線幅が４μｍ以下の部分では、剥離が生じていないことが分かる。そこで、分割配線ＤＰ２の最大幅を４μｍ以下とするのが好ましいことが分かる。なお、同様の理由からディジット線ＤＬおよび配線Ｌ３の最大幅も、４μｍ以下とするのが好ましいことが分かる。
【０２１０】
この図９６に示すグラフにおいて、実線で囲まれた領域において、剥離が発生する頻度が落ちているのは、ＭＲＡＭ１００および周辺回路２００において、配線の幅が２０μｍ以上となる部分が少ないためである。なお、図９５に示す例においては、周辺配線Ｐ２を複数の分割配線ＤＰ２で構成することで、各分割配線ＤＰ２の幅を小さく抑えるように形成しているが、図７に示す周辺配線Ｐ２の最大幅を、配線層ＬＬ１および配線層ＬＬ２（第１配線層）に形成された配線Ｌ１、配線Ｌ２および周辺配線Ｐ１の最大幅よりも小さくなるように形成してもよい。この場合には、周辺配線Ｐ２の最大幅を４μｍより小さくする。
【０２１１】
図９７を用いて、本実施の形態２に係る半導体装置の製造方法について、図９７から図    を用いて説明する。
【０２１２】
図９７は、本実施の形態２に係る半導体装置の製造工程の一部を示す断面図であり、上記図３２に対応する工程を示す断面図である。この図９７に示すように、層間絶縁膜ＩＤＦ３に複数の溝部ＤＰＧを形成する。その後、バリアメタルＢＭ２、クラッド層ＣＬ１およびバリアメタルＢＭ３を順次積層する。
【０２１３】
次に、図９８に示すように、電解めっき法やスパッタリングにより、銅（銅を主体とする金属を含む）を堆積する。これにより、各溝部ＤＰＧ内に銅が充填される。その後、この銅膜をＣＭＰ法により平坦化すると共に、層間絶縁膜ＩＤＦ４上に位置する銅膜を除去する。さらに、層間絶縁膜ＩＤＦ４上に位置するバリアメタルＢＭ２、クラッド層ＣＬ１およびバリアメタルＢＭ３を除去する。そして、窒化ケイ素（ＳｉＮ）膜の拡散防止膜ＮＦ３を形成する。なお、この図９７に示す工程は、上記図３５に示す工程に対応する。
【０２１４】
この図９８に示された製造工程後においては、上記実施の形態１に係る製造工程と実質的に同一の処理が施される。
【０２１５】
そして、図９９に示すように、層間絶縁膜ＩＤＦ５の上面上に、溝部ＰＧ３を形成する。その後、バリアメタルＢＭ４およびクラッド層ＣＬ２を順次積層する。その後、クラッド層ＣＬ２にエッチングを施し、溝部ＰＧ２の底面および層間絶縁膜ＩＤＦ５の上面上に位置するクラッド層ＣＬ２を除去する。その後、バリアメタルＢＭ５を堆積する。なお、この図９９に示す工程は、上記図８０に示す工程に対応する。
【０２１６】
次に図１００に示すように、銅をスパッタリングや電解めっき法により、層間絶縁膜ＩＤＦ５上に形成する。これにより、溝部ＰＧ３内に銅が充填される。その後、層間絶縁膜ＩＤＦ５上に位置する銅およびバリアメタルＢＭ４およびバリアメタルＢＭ５を除去する。そして、窒化ケイ素（ＳｉＮ）から形成された拡散防止膜ＮＦ４を形成する。なお、この図１００に示す工程は、上記図８３に対応する工程である。
【０２１７】
そして、上記実施の形態１において説明した処理と実質的に同一の処理を施すことで、本実施の形態２に係る半導体装置を製造することができる。
【０２１８】
なお、本実施の形態２に係る半導体装置の製造方法によれば、周辺配線Ｐ２は、幅が小さい複数の分割配線ＤＰ２によって構成されているため、積層体ＬＭＲをパターニングすることで、ウエハに反りが生じたとしても、分割配線ＤＰ２と拡散防止膜ＮＦ３との間で剥離が生じることを抑制することができる。
【０２１９】
（実施の形態３）
図１０１から図１１０を用いて、本発明の実施の形態３に係る半導体装置およびその製造方法にいついて説明する。なお、図１０１から図１１０に示す構成のうち、上記図１から図１００に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する場合がある。
【０２２０】
図１０１は、本実施の形態３に係る半導体装置の周辺回路２００における断面図である。なお、図１０１の断面位置は、上記図７に示す断面位置とは異なる位置における断面図である。
【０２２１】
図１０１を参照して、周辺配線Ｐ２の上面には、複数のダミープラグＤＰＬが形成されている。ダミープラグＤＰＬ間の幅Ｗ２は、４μｍより小さくなるように配置されている。なお、この図１０１に示す例においては、ダミープラグＤＰＬは、３つ形成されているが、その個数は３つに限られず、適宜変更されることは言うまでもない。
【０２２２】
ダミープラグＤＰＬは、拡散防止膜ＮＦ３および層間絶縁膜ＩＤＦ４を貫通するように形成された穴部ＤＰＨに形成されている。ダミープラグＤＰＬは、穴部ＤＰＨの内周面および底部に亘って形成されたバリアメタルＶＢＭと、このバリアメタルＶＢＭ上に形成され、穴部ＤＰＨ内に充填された導電膜ＣＦ２とによって構成されている。
【０２２３】
この図１０１に示す例においては、ダミープラグＤＰＬの上端部は、層間絶縁膜ＩＤＦ５に接触するように形成されている。周辺配線Ｐ２の上面に複数のダミープラグＤＰＬを形成することで、拡散防止膜ＮＦ３と周辺配線Ｐ２との密着性が高められている。
【０２２４】
これにより、この図１０１に示す周辺回路２００を製造する過程において、拡散防止膜ＮＦ３と周辺配線Ｐ３との間で剥離が生じることを抑制することができる。
【０２２５】
ここで、図１０２から図１１０を用いて、本実施の形態３に係る半導体装置の製造方法について説明する。
【０２２６】
図１０２は、本実施の形態３に係る半導体装置の周辺回路２００の製造工程の一部を示す断面図である。なお、この図１０２に示す製造工程は、実施の形態１に係る製造工程のうち、図５０に示す製造工程に対応する。
【０２２７】
ここで、図１０２に示すように、拡散防止膜ＮＦ３および層間絶縁膜ＩＤＦ４に穴部ＤＰＨを形成し、その後、バリアメタルＶＢＭを形成する。バリアメタルＶＢＭを形成した後、スパッタリング等で銅等の金属膜を堆積する。これにより、穴部ＤＰＨ内に金属膜が充填される。この堆積された金属膜をＣＭＰ法などで平坦化する。これにより、層間絶縁膜ＩＤＦ４上に位置する銅等の金属膜が除去される。
【０２２８】
次に、図１０３に示すように、層間絶縁膜ＩＤＦ４の上面に、導電膜ＣＦ３を形成し、この導電膜ＣＦ３の上面に導電膜ＣＦ４を形成する。なお、図１０３に示す製造工程は、上記実施の形態１の図５３に示す製造工程に対応する。次に、図１０４に示すように、磁化固定層ＭＦ１、トンネル絶縁膜ＭＩ、磁化自由層ＭＦ２、導電膜ＣＦ５およびシリコン酸化膜ＨＤＰを順次積層する。なお、この図１０４に示す製造工程は、上記実施の形態１の図５９に対応する工程である。
【０２２９】
次に、図１０５に示すように、本実施の形態３に係る周辺回路２００が位置する部分のいては、導電膜ＣＦ４の上面に形成されたシリコン酸化膜ＨＤＰ、導電膜ＣＦ５、積層体ＬＭＲは順次除去される。その後、導電膜ＣＦ４の上面上に絶縁膜ＩＦ１を形成する。なお、この図１０５に示す工程は、上記図６８に示す工程に対応する。次に、図１０６に示すように、層間絶縁膜ＩＤＦ４上に位置する絶縁膜ＩＦ１、導電膜ＣＦ４および導電膜ＣＦ３を順次除去する。さらに、層間絶縁膜ＩＤＦ４もエッチングされ、薄膜化される。これにより、ダミープラグＤＰＬが、周辺配線Ｐ２の上面上に形成される。
【０２３０】
その後、上記実施の形態１に係る製造工程と同様の製造工程を経ることで、図１０１に示す周辺回路２００を得ることができる。
【０２３１】
図１０７は、周辺回路２００の変形例を示す断面図である。この図１０７示す例においては、ダミープラグＤＰＬは、層間絶縁膜ＩＤＦ４の厚肉部ＳＰおよび拡散防止膜ＮＦ３を貫通する穴部ＤＰＨに形成されている。
【０２３２】
そして、ダミープラグＤＰＬの上端部は、ダミー上層配線ＤＴＬに接続されている。なお、このダミー上層配線ＤＴＬは、導電膜ＣＦ３および導電膜ＣＦ４の積層膜によって形成されている。ダミー上層配線ＤＴＬの導電膜ＣＦ３および導電膜ＣＦ４は、図５に示すストラップ配線ＳＬの第１金属膜ＳＬ１および第２金属膜ＳＬ２と同一のレイヤーに形成されているが、ダミー上層配線ＤＴＬは、ストラップ配線ＳＬおよび磁気記憶素子ＭＲに電気的に接続されていない。このように、ダミープラグＤＰＬの上端部を導電膜（金属膜）に接続してもよい。
【０２３３】
図１０８は、図１０７に示す周辺回路２００を製造する工程の一部を示す断面図である。この図１０８に示す工程は、上記実施の形態１の図６８に示す製造工程に対応する工程を示す図である。この図１０８に示すように、導電膜ＣＦ４の上面上に窒化ケイ素（ＳｉＮ）から形成された絶縁膜ＩＦ１を形成する。
【０２３４】
次に、図１０９に示すように、絶縁膜ＩＦ１にパターニングを施して、絶縁膜ＩＦ１のうち、ダミープラグＤＰＬが位置する部分の上方に位置する部分を残留させる。
【０２３５】
次に、図１１０に示すように、パターニングが施された絶縁膜ＩＦ１をマスクとして、導電膜ＣＦ４および導電膜ＣＦ３をパターニングする。これにより、ダミープラグＤＰＬの上部に接続された導電膜ＣＦ４および導電膜ＣＦ３が残留する。
【０２３６】
その後、上記実施の形態１に係る半導体装置の製造工程と実質的に同一の工程を経ることで、図１７に示された周辺回路２００を含む半導体装置が製造される。
【０２３７】
（実施の形態４）
図１１１から図１２１を用いて、本実施の形態４に係る半導体装置について説明する。なお、図１１１から図１２０に示す構成のうち、上記図１から図１１０に示す構成と同一または相当する構成については、同一の符号を付してその説明を省略する。図１１１は、本実施の形態４に係る半導体装置に搭載されたＭＲＡＭ１００の断面図である。この図１１１に示すように、本実施の形態４に係るＭＲＡＭ１００も、配線層ＬＬ４には、拡散防止膜ＮＦ３および層間絶縁膜ＩＤＦ４内に形成されたビアプラグＶ１と、このビアプラグＶ１に接続されたストラップ配線ＳＬと、ストラップ配線ＳＬの上面に形成された磁気記憶素子ＭＲとを備える。
【０２３８】
ビアプラグＶ１は、拡散防止膜ＮＦ３および層間絶縁膜ＩＤＦ４を貫通するように形成されたビアホールＶＨ１に形成されている。ビアプラグＶ１は、ビアホールＶＨ１の内周面および層間絶縁膜ＩＤＦ４の上面に形成された第１金属膜ＳＬ１と、第１金属膜ＳＬ１上に形成され、ビアホールＶＨ１内に充填されたビア本体ＶＢと備える。
【０２３９】
ストラップ配線ＳＬは、上記第１金属膜ＳＬ１およびこの第１金属膜ＳＬ１の上面に形成された第２金属膜ＳＬ２とを備える。このように、第１金属膜ＳＬ１は、ビアプラグＶ１の一部を構成すると共に、ストラップ配線ＳＬの一部を構成する。なお、本実施の形態４においても、第１金属膜ＳＬ１は、チタン（Ｔｉ）膜から形成されており、第２金属膜ＳＬ２は、窒化チタン（ＴｉＮ）膜から形成されている。
【０２４０】
第１金属膜ＳＬ１が、ビアプラグＶ１およびストラップ配線ＳＬの構成を兼用することで、半導体装置の製造工程を簡略化することができる。そこで、図１１２から図１２０を用いて、本実施の形態４に係る半導体装置の製造方法について説明する。
【０２４１】
図１１２は、本実施の形態４に係るＭＲＡＭ１００の製造工程の一部を示す断面図である。なお、この図１１２に示す工程は、上記図３９に示す製造工程に対応する工程である。この図１１２に示すように、フォトリソグラフィおよびエッチングを施すことで、層間絶縁膜ＩＤＦ４にビアホールＶＨ１を形成する。
【０２４２】
次に、図１１３に示すように、層間絶縁膜ＩＤＦ４の上面およびビアホールＶＨ１の内周面を覆うように導電膜ＣＦ３を、スパッタリングにより形成する。なお、導電膜ＣＦ３には、チタン（Ｔｉ）が採用される。図１１４に示すように、導電膜ＣＦ３の上面に導電膜ＣＦ２をスパッタリングで形成する。導電膜ＣＦ２は、タングステンや銅などの金属材料が採用される。
【０２４３】
次に、図１１５に示すように、導電膜ＣＦ２および導電膜ＣＦ３にＣＭＰを施す。これにより、導電膜ＣＦ３の上面が露出し、導電膜ＣＦ３は、層間絶縁膜ＩＤＦ４の上面に残留する。導電膜ＣＦ２は、ビアホールＶＨ１内に残留する。
【０２４４】
次に、図１１６に示すように、導電膜ＣＦ２の上面に導電膜ＣＦ４を形成する。導電膜ＣＦ４には、窒化チタン（ＴｉＮ）が採用される。次に、図１１７に示すように、導電膜ＣＦ３の上面上に積層体ＬＭＲおよび導電膜ＣＦ５を形成する。
【０２４５】
その後、図１１８に示すように、導電膜ＣＦ５の上面上にシリコン酸化膜ＨＤＰおよびマスクパターンＭＰ１を形成し、図１１９に示すように、導電膜ＣＦ５をパターニングして、ビアプラグＶ１および磁気記憶素子ＭＲを形成する。次に、図１２０に示すように、ＬＴ（Low Temperature）−ＳｉＮから形成された絶縁膜ＩＦ１をたとえば、ＣＶＤ法により形成する。次に、絶縁膜ＩＦ１をパターニングして、マスクを形成する。この絶縁膜ＩＦ１のマスクを用いて、図１２１に示すように導電膜ＣＦ４および導電膜ＣＦ３をパターニングして、ストラップ配線ＳＬを形成する。
【０２４６】
このように、ストラップ配線ＳＬの一部を構成する第１金属膜ＳＬ１は、ビアプラグＶ１を形成するときに予め形成されており、製造工程の簡略化が図られている。そして、上記実施の形態１に示す製造工程を同様の製造工程を経ることで、本実施の形態４に係る半導体装置を製造することができる。
【０２４７】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
【産業上の利用可能性】
【０２４８】
本発明は、半導体装置および半導体装置の製造方法に適用でき、特に、磁気記憶素子を含む半導体装置およびその製造方法に好適である。
【符号の説明】
【０２４９】
１００  ＭＲＡＭ、２００  周辺回路、ＢＢ１，ＢＢ２，ＢＢ３，ＢＢ４  バリアメタル、ＢＣ１  クラッド層、ＢＣ２  クラッド層、ＢＬ  ビット線、ＢＬＢ  ビット線本体部、ＢＬＧ  溝部、ＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３，ＢＭ４，ＢＭ５，ＢＭ６，ＢＭ７  バリアメタル、ＣＦ０，ＣＦ１，ＣＦ２，ＣＦ３，ＣＦ４，ＣＦ５  導電膜、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５  コンタクトホール、ＣＩＦ  コンタクト層間絶縁膜、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬＤ  クラッド層、ＣＮＦ  拡散防止膜、ＣＴ  外部コンタクト、ＤＢ１，ＤＢ２  バリアメタル、ＤＣＬ  クラッド層、ＤＧ  溝部、ＤＬ  ディジット線、ＤＬＢ  配線本体部、ＤＰ２  分割配線、ＤＰＧ  溝部、ＤＰＨ  穴部、ＤＰＬ  ダミープラグ、ＤＴＬ  ダミー上層配線、Ｇ１，Ｇ２，Ｇ３  溝部、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＨＤＰ  シリコン酸化膜、ＩＤＦ１，ＩＤＦ２，ＩＤＦ３，ＩＤＦ４，ＩＤＦ５  層間絶縁膜、ＩＦ１  絶縁膜、ＩＲ１，ＩＲ２  不純物拡散層、Ｌ１，Ｌ２，Ｌ３  配線、ＬＢ１，ＬＢ２，ＬＢ３  配線本体部、ＬＢＭ１，ＬＢＭ２，ＬＢＭ３，ＬＢＭ４  バリアメタル、ＬＬ１，ＬＬ２，ＬＬ３，ＬＬ４  配線層、ＬＭＲ  積層体、ＭＦ１  磁化固定層、ＭＦ２  磁化自由層、ＭＩ  トンネル絶縁膜、ＭＰ２，ＭＰ３  マスクパターン、ＭＲ  磁気記憶素子、ＭＴ  トランジスタ、ＮＦ１，ＮＦ２，ＮＦ３，ＮＦ４，ＮＦ５  拡散防止膜、Ｐ  パッド部、Ｐ１，Ｐ２，Ｐ３  周辺配線、ＰＢ１  プラグ本体部、ＰＢＭ１  コンタクト用バリアメタル、ＲＬ  読出用配線、ＳＣ  半導体チップ、ＳＬ  ストラップ配線、ＳＬ１  金属膜、ＳＬ２  金属膜、ＳＰ  厚肉部、ＳＳ  半導体基板、ＳＴＩ  素子分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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