(57)【要約】      （修正有）【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。【解決手段】半導体基板１に第１絶縁膜２を形成し、第１領域Ａに第１導電型の第１ウエル層３１を形成し、第１領域Ａ以外の第１絶縁膜２上に第１半導体膜３を形成し、第１ウエル層３１にトランジスタを形成し、第１半導体膜３及び第１領域Ａの第１絶縁膜２の上に、トランジスタのビットコンタクトを兼ねる第２半導体膜７を形成する工程、第２半導体膜７上に、第２領域用Ｂ１のマスク８を積層してから、第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、第２領域Ｂ１の少なくとも第２半導体膜７に、ドーパントを注入する工程、第２半導体膜７上に導電膜を積層してから、第１、第２半導体膜３，７及び導電膜を部分的にエッチングして、第１領域Ａにトランジスタのビット配線層を、第２領域Ｂ１，Ｂ２に別の配線層を形成する工程、を具備する。【選択図】図１０
2011233684.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を有する半導体基板に第１絶縁膜を形成し、前記活性領域の少なくとも第１領域に第１導電型の第１ウエル層を形成し、前記第１領域以外の前記第１絶縁膜上に第１半導体膜を形成し、前記第１領域内の前記第１ウエル層にＭＯＳトランジスタを形成し、前記第１半導体膜及び前記第１領域の前記第１絶縁膜の上に、前記ＭＯＳトランジスタのビットコンタクトを兼ねる第２半導体膜を形成するＭＯＳトランジスタ形成工程と、
前記第２半導体膜上に、第２領域用のマスクを積層してから、前記活性領域の第２領域に第１または第２導電型ドーパントを注入して第２ウエル層を形成し、次いで、前記第２領域の少なくとも前記第２半導体膜に、第１または第２導電型ドーパントを注入する第２領域の形成工程と、
前記第２半導体膜上に導電膜を積層してから、前記第１、第２半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第１領域に前記ＭＯＳトランジスタ用のビット配線層を形成するとともに、前記第２領域に別の配線層を形成する配線形成工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記ＭＯＳトランジスタ形成工程において、前記第２半導体膜を、第１導電型の半導体膜で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＭＯＳトランジスタ形成工程において、前記第１ウエル層に溝を設け、前記溝内にゲート絶縁膜及びゲート電極を順次形成し、次いで前記第１ウエル層の前記溝の両側に第２導電型ドーパントを注入して不純物拡散領域を形成することにより前記ＭＯＳトランジスタを形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ＭＯＳトランジスタ形成工程において、前記第１ウエル層を前記第１領域にのみに形成することを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２領域形成工程と前記配線形成工程との間において、第３領域用のマスクを積層してから、前記活性領域の第３領域に第１または第２導電型ドーパントを注入して第３ウエル層を形成し、次いで、前記第３領域の少なくとも前記第２半導体膜に、第１または第２導電型ドーパントを注入する第３領域の形成工程を行うことを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記ＭＯＳトランジスタ形成工程において、前記第１ウエル層を前記活性領域の全領域に形成し、
前記第２領域の形成工程において、前記第２領域に第２導電型ドーパントを注入して、前記第１ウエル層の一部を前記第２ウエル層とすることを特徴とする請求項１、２及び３の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１領域が半導体装置における記憶素子のメモリセル領域であり、前記第２領域及び前記第３領域が前記記憶素子の周辺回路領域であることを特徴とする請求項１乃至請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記配線層形成工程の後に、前記ＭＯＳトランジスタに接続するキャパシタを形成する工程を備えたことを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板に溝が設けられ、溝の内部にゲート絶縁膜が形成され、更に溝の内部にゲート電極が埋め込まれて構成された電界効果型のトランジスタが知られている（例えば、特許文献１）。また、特許文献２〜６には、プレーナ型のトランジスタを製造する方法が開示されている。特許文献２〜６のトランジスタの製造方法には、ウエル領域の形成方法が含まれている。
【０００３】
ここで、ゲート電極が半導体基板に埋め込まれて構成された電界効果型のトランジスタの製造方法の従来例について、図２８〜図４２を参照して説明する。
【０００４】
まず、図２８に示すように、半導体基板３０１の表面に、熱酸化法によって第１シリコン酸化膜３０２を形成する。
次に、図２９に示すように、半導体基板３０１の周辺回路領域Ｅに、第２導電型（例えばｎ型）のウエル層３３２を形成する。
具体的には、第１シリコン酸化膜３０２の上に周辺回路領域Ｅのウエル形成用のマスク３０７を積層してから、イオン注入法により、第２の導電型のドーパントを半導体基板３０１に注入することにより、第２導電型（例えばｎ型）のウエル層３３２を形成する。
【０００５】
次に、図３０に示すように、半導体基板３０１の別の周辺回路領域Ｆに、第１導電型（例えばｐ型）のウエル層３３３を形成する。
具体的には、マスク３０７を除いた後、第１シリコン酸化膜３０２の上に周辺回路領域Ｆのウエル形成用のマスク３１０を積層してから、イオン注入法により、第１の導電型のドーパントを半導体基板３０１に注入することにより、第１導電型（例えばｐ型）のウエル層３３３を形成する。
【０００６】
次に、図３１に示すように、マスク３１０を除いた後、第１シリコン酸化膜３０２の上に、ドーパントを含まない第１アンドープポリシリコン膜３０３を形成する。
【０００７】
次に、図３２に示すように、半導体基板３０１のメモリセル領域Ｇに、第１導電型（例えばｐ型）のウエル層３３１を形成する。
具体的には、第１アンドープポリシリコン膜３０３の上に、メモリセル領域Ｇのウエル形成用のマスク３０４を積層してから、マスク３０４の開口部３０４ａを介して、イオン注入法により、第１の導電型のドーパントを半導体基板３０１に注入することにより、第１導電型（例えばｐ型）のウエル層３３１を形成する。
【０００８】
次に、図３３に示すように、ウエル形成用のマスク３０４をエッチング用のマスクとして流用して、メモリセル領域Ｇにある第１アンドープポリシリコン膜３０３をエッチングにより除去して、メモリセル領域Ｇに位置する第１シリコン酸化膜３０２を露出させる。
次に、図３４に示すように、メモリセル領域Ｇウエル層３３１及び第１シリコン酸化膜３０２に、ゲート電極用の溝３０１ａを形成し、溝３０１ａの内面に図示しないゲート絶縁膜を熱酸化法により形成し、次いで溝３０１ａの内部に例えばタングステン等からなるゲート電極３２１を埋め込むように形成し、更にゲート電極３２１の上に第２シリコン酸化膜３２２を形成して溝３０１ａを完全に埋める。更に、溝３０１ａの両側に位置する第１導電型のウエル層３３１に、第２導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板３０１にゲート電極３２１が埋め込まれてなるトランジスタＴｒを形成する。
【０００９】
次に、図３５に示すように、第１シリコン酸化膜３０２の露出部分及び第１アンドープポリシリコン膜３０３の上に、第３のシリコン酸化膜３０５を形成する。第３のシリコン酸化膜３０５はメモリセル領域Ｇ及び周辺回路領域Ｅ，Ｆを覆うように形成する。
【００１０】
次に、図３６に示すように、メモリセル領域Ｇの上にエッチング用のマスク３０６を積層し、第３シリコン酸化膜３０５に対してドライエッチングを行い、周辺回路領域Ｅ、Ｆにある第３シリコン酸化膜３０５を除去する。
【００１１】
次に、図３７に示すように、メモリセル領域Ｇに残存する第３シリコン酸化膜３０５にビットコンタクト用のホール３２３を設ける。ビットコンタクト用のホール３２３は、半導体基板３０１が露出するように設ける。
【００１２】
次に、図３８に示すように、ビットコンタクト用のホール３２３を埋めるように、ドーパントを含まない第２アンドープポリシリコン膜３０７を積層する。第２アンドープポリシリコン膜３０７は、ビットコンタクト用のホール３２３を埋めるとともに、メモリセル領域Ｇ及び周辺回路領域Ｅ、Ｆを覆うように形成する。第２アンドープポリシリコン膜３０７の上面は平坦化することが望ましい。
【００１３】
次に、図３９に示すように、周辺回路領域Ｅにある第１アンドープポリシリコン膜３０３及び第２アンドープポリシリコン膜３０７に、第１導電型（例えばｐ型）のドーパントをドープする。
具体的には、第２アンドープポリシリコン膜３０７の上に、周辺回路領域Ｅへのドープ用のマスク３０８を積層してから、イオン注入法により、第１の導電型のドーパントを第１、第２アンドープポリシリコン膜３０３、３０７に注入する。このようにして、周辺回路領域Ｅに、第１導電型（例えばｐ型）のドーパントを含む第１ドープドポリシリコン膜３０７ａを形成する。
【００１４】
次に、図４０に示すように、メモリセル領域Ｇ及び周辺回路領域Ｆに残存する第１、第２アンドープポリシリコン膜３０３、３０７に、第２導電型（例えばｎ型）のドーパントをドープする。
具体的には、第１ドープドポリシリコン膜３０７ａの上に、メモリセル領域Ｇ及び周辺回路領域Ｆへのドープ用のマスク３０９を積層してから、イオン注入法により、第２の導電型のドーパントを第１、第２アンドープポリシリコン膜３０３、３０７に注入する。このようにして、メモリセル領域Ｇ及び周辺回路領域Ｆに渡って、第２導電型（例えばｎ型）のドーパントを含む第２ドープドポリシリコン膜３０７ｂを形成する。
【００１５】
次に、図４１に示すように、マスク３０９を除いてから、第１、第２ドープドポリシリコン膜３０７ａ、３０７ｂの上に、導電膜３１１及びシリコン窒化膜３１２を積層する。導電膜３１１は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。
【００１６】
次に、図４２に示すように、フォトリソグラフィ技術により、第１、第２ドープドポリシリコン膜３０７ａ、３０７ｂ、導電膜３１１及びシリコン窒化膜３１２をエッチングして、配線層３４１、３４２、３４３を形成する。
【００１７】
その結果、周辺回路領域Ｅには、第１ドープドポリシリコン膜３０７ａ、導電膜３１１及びシリコン窒化膜３１２が順次積層されてなる配線層３４１が形成される。この配線層３４１は、周辺回路領域Ｅにおけるプレーナ型トランジスタのワード線になる。
【００１８】
また、メモリセル領域Ｇには、第２ドープドポリシリコン膜３０７ｂ、導電膜３１１及びシリコン窒化膜３１２が順次積層されてなる一対の配線層３４２、３４２が形成される。この配線層３４２は、メモリセル領域ＧにおけるトランジスタＴｒのビット線となる。また、このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【００１９】
更に、周辺回路領域Ｆには、第２ドープドポリシリコン膜３０７ｂ、導電膜３１１及びシリコン窒化膜３１２が順次積層されてなる配線層３４３が形成される。この配線層３４３は、周辺回路領域Ｆにおけるプレーナ型トランジスタのワード線になる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００１−２１０８０１号公報
【特許文献２】特開２００８−２７７３２０号公報
【特許文献３】特開２００２−３６８１２６号公報
【特許文献４】特開平８−１７９４６号公報
【特許文献５】特開平８−３１６１６８号公報
【特許文献６】特開平９−３２１２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
従来の半導体装置の製造方法では、周辺回路領域Ｅ、Ｆのウエル層３３２、３３３の形成のために、マスクの設置及びイオン注入の工程を合計で２度行っている。
また、周辺回路領域Ｅ、Ｆにおける第１、第２ドープドポリシリコン膜３０７ａ、３０７ｂの形成のために、マスクの設置及びイオン注入の工程を合計で２度行っている。
そうすると、従来の半導体装置の製造方法は、マスクの設置及びイオン注入の工程を合計で４度行う必要があり、工程数が多く、しかも煩雑になるという問題があった。
【課題を解決するための手段】
【００２２】
本発明の半導体装置の製造方法は、活性領域を有する半導体基板に第１絶縁膜を形成し、前記活性領域の少なくとも第１領域に第１導電型の第１ウエル層を形成し、前記第１領域以外の前記第１絶縁膜上に第１半導体膜を形成し、前記第１領域内の前記第１ウエル層にＭＯＳトランジスタを形成し、前記第１半導体膜及び前記第１領域の前記第１絶縁膜の上に、前記ＭＯＳトランジスタのビットコンタクトを兼ねる第２半導体膜を形成するＭＯＳトランジスタ形成工程と、前記第２半導体膜上に、第２領域用のマスクを積層してから、前記活性領域の第２領域に第１または第２導電型ドーパントを注入して第２ウエル層を形成し、次いで、前記第２領域の少なくとも前記第２半導体膜に、第１または第２導電型ドーパントを注入する第２領域の形成工程と、前記第２半導体膜上に導電膜を積層してから、前記第１、第２半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第１領域に前記ＭＯＳトランジスタ用のビット配線層を形成するとともに、前記第２領域に別の配線層を形成する配線形成工程と、を具備してなることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法によれば、ＭＯＳトランジスタが形成された第１領域とは別の領域である第２領域において、第２ウエル層を形成するための第２導電型ドーパントの注入と、第１、第２半導体膜への第１または第２導電型のドーパントの注入とを、第２領域用のマスクを用いて行う。このため本発明では、第２領域の形成工程の際のマスクの設置を１度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１の実施形態である半導体装置の製造方法を示す図であって、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２】図２は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図３】図３は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図４】図４は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図５】図５は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図６】図６は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図７】図７は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図８】図８は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図９】図９は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を示す図であって、第２領域の形成工程を示す工程図である。
【図１１】図１１は、第２領域の形成工程を示す工程図である。
【図１２】図１２は、第３領域の形成工程を示す工程図である。
【図１３】図１３は、第３領域の形成工程を示す工程図である。
【図１４】図１４は、本発明の第１の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図１５】図１５は、配線形成工程を示す工程図である。
【図１６】図１６は、本発明の第２の実施形態である半導体装置の製造方法を示す図であって、ＭＯＳトランジスタ形成工程を示す工程図である。
【図１７】図１７は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図１８】図１８は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図１９】図１９は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２０】図２０は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２１】図２１は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２２】図２２は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２３】図２３は、ＭＯＳトランジスタ形成工程を示す工程図である。
【図２４】図２４は、本発明の第２の実施形態である半導体装置の製造方法を示す図であって、第２領域の形成工程を示す工程図である。
【図２５】図２５は、第２領域の形成工程を示す工程図である。
【図２６】図２６は、本発明の第１の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図２７】図２７は、配線形成工程を示す工程図である。
【図２８】図２８は、従来の半導体装置の製造方法を示す工程図である。
【図２９】図２９は、従来の半導体装置の製造方法を示す工程図である。
【図３０】図３０は、従来の半導体装置の製造方法を示す工程図である。
【図３１】図３１は、従来の半導体装置の製造方法を示す工程図である。
【図３２】図３２は、従来の半導体装置の製造方法を示す工程図である。
【図３３】図３３は、従来の半導体装置の製造方法を示す工程図である。
【図３４】図３４は、従来の半導体装置の製造方法を示す工程図である。
【図３５】図３５は、従来の半導体装置の製造方法を示す工程図である。
【図３６】図３６は、従来の半導体装置の製造方法を示す工程図である。
【図３７】図３７は、従来の半導体装置の製造方法を示す工程図である。
【図３８】図３８は、従来の半導体装置の製造方法を示す工程図である。
【図３９】図３９は、従来の半導体装置の製造方法を示す工程図である。
【図４０】図４０は、従来の半導体装置の製造方法を示す工程図である。
【図４１】図４１は、従来の半導体装置の製造方法を示す工程図である。
【図４２】図４２は、従来の半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００２５】
「第１の実施形態」
以下、本発明の第１の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第１領域に第１導電型の第１ウエル層を形成するとともに、第１領域内の前記第１ウエル層にＭＯＳトランジスタを形成するＭＯＳトランジスタ形成工程と、半導体基板の第２領域に第１または第２導電型ドーパントを注入して第２ウエル層を形成する第２領域の形成工程と、半導体基板の第３領域に第１または第２導電型ドーパントを注入して第３ウエル層を形成する工程と、第１領域にＭＯＳトランジスタ用のビット配線層を形成するとともに、第２、第３領域に別の配線層を形成する配線形成工程と、を具備して構成されている。
以下、各工程について順次説明する。
【００２６】
「ＭＯＳトランジスタ形成工程」
ＭＯＳトランジスタ形成工程では、先ず、半導体基板１に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。図１には、半導体基板１の活性領域の一部を図示している。次に、図１に示すように、半導体基板１に第１絶縁膜２を形成する。第１絶縁膜２は、熱酸化法で形成された酸化シリコン膜が好ましい。
【００２７】
次に、図２に示すように、第１絶縁膜２の全面に第１半導体膜３を積層する。第１半導体膜３は、ドーパントを含まないポリシリコン膜を用いることができ、ＣＶＤ法で形成できる。
【００２８】
次に、図３に示すように、第１半導体膜３の上に、第１領域用のマスク４を積層する。第１領域用のマスク４には、第１領域Ａに対応する開口部４ａが設けられている。なお、第１領域Ａは、活性領域のうちの一部の領域である。
次に、マスク４の開口部４ａを介して半導体基板１に第１導電型ドーパントを注入して第１ウエル層３１を形成する。第１導電型ドーパントはｐ型のドーパントが好ましく、これにより、第１領域Ａのみにｐ型の第１ウエル層３１が形成される。
【００２９】
次に、図４に示すように、マスク４をエッチングマスクとして、第１半導体膜３をエッチングすることにより、第１領域Ａに位置する第１半導体膜３を除去して第１絶縁膜２の一部を露出させる。
【００３０】
次に、図５に示すように、第１絶縁膜２及び第１ウエル層３１を連通するゲート電極用の溝１ａを設け、溝１ａの内面に図示しないゲート絶縁膜（酸化シリコン膜）を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極２１を溝１ａの内部に埋め込むように形成し、更にゲート電極２１の上に酸化シリコン膜等からなる埋め込み絶縁膜２２を形成して溝１ａを完全に埋める。更に、溝１ａの両側に位置する第１導電型の第１ウエル層３１に、第２導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板１にゲート電極２１が埋め込まれてなるＭＯＳトランジスタＴｒを形成する。
【００３１】
次に、図６に示すように、第１絶縁膜及び第１半導体膜３の上に、酸化シリコン膜等からなる第２絶縁膜５を積層する。第２絶縁膜５は、半導体基板１の第１領域Ａ及び第１領域Ａ以外の領域に形成する。
【００３２】
次に、図７に示すように、第１領域Ａの第２絶縁膜５上にエッチング用のマスク６を積層し、第２絶縁膜５に対してドライエッチングを行って、第２領域Ｂ１及び第３領域Ｂ２に位置する第２絶縁膜５を除去する。これにより、第２絶縁膜５は第１領域Ａ上のみに残存する。第２領域Ｂ１及び第３領域Ｂ２は、第１領域Ａに隣接する領域であり、いずれも半導体基板１の活性領域に含まれる。
【００３３】
次に、図８に示すように、マスク６を除去した後、第２絶縁膜５及び第１絶縁膜２に連通するビットコンタクト用のホール２３を設ける。ビットコンタクト用のホール２３は、半導体基板１が露出するように設ける。
【００３４】
次に、図９に示すように、ビットコンタクト用のホール２３を埋めるように、第２絶縁膜５及び第１半導体膜３の上に第２半導体膜７を積層する。第２半導体膜７は、第１導電型の半導体膜が好ましく、Ｐ等のｎ型ドーパントがドープされたポリシリコン膜がより好ましい。第２半導体膜７は、例えばＣＶＤ法で形成すればよい。また、第２半導体膜７の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【００３５】
「第２領域の形成工程」
次に、第２領域の形成工程では、図１０に示すように、第２半導体膜７上に、第２領域用のマスク８を積層してから、第２領域Ｂ１に第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、図１１に示すように、第２領域Ｂ１の少なくとも第２半導体膜７に、第１または第２導電型ドーパントを注入する。第２導電型ドーパントは、第１導電型ドーパントとは異なる導電型のドーパントであり、第１導電型がｐ型なら第２導電型はｎ型になる。
【００３６】
具体的には、まず図１０に示すように、第２半導体膜７の上に、第２領域Ｂ１のイオン注入用のマスク８を積層する。マスク８には、第２領域Ｂ１を露出させる開口部８ａが設けられている。この開口部８ａを介して、イオン注入法により第１または第２の導電型のドーパントを第２領域Ｂ１の半導体基板１に注入する。図１０の例では、第２導電型のドーパント（例えばｎ型ドーパントであるリン）を注入して、第２導電型（ｎ型）の第２ウエル層３２を形成する。
【００３７】
次に、図１１に示すように、第２領域Ｂ１のイオン注入用のマスク８を積層したまま、マスク８の開口部８ａを介して、イオン注入法により第１または第２の導電型のドーパントを第２領域Ｂ１の第２半導体膜７に注入する。注入されたドーパントの一部は、第２半導体膜７下の第１半導体膜３まで拡散する。このようにして、第２領域Ｂ１における第１、第２半導体膜３、７を、第１または第２導電型の第３半導体膜７ａとする。図１１の例では、第２ウエル層３２が第２導電型（ｎ型）であるの対し、第１導電型のドーパント（例えば、ｐ型ドーパントであるボロン）を第２半導体膜７に注入することで、第２領域Ｂ１上に第１導電型の第３半導体膜７ａを形成する。なお、第３半導体膜７ａのうち、厚み方向で半導体基板１に近い領域は、元はアンドープの第１半導体膜３であったことから、第３半導体膜７ａの半導体基板１に近い領域では、ドーパント濃度が低くなっている。
【００３８】
なお、本実施形態では、第２ウエル層３２を第２導電型とし、第３半導体膜７ａを第１導電型としたが、本発明はこれに限らず、第２ウエル層３２を第１導電型とし、第３半導体膜７ａを第２導電型としてもよい。
【００３９】
「第３領域の形成工程」
次に、第３領域の形成工程では、図１２に示すように、第２、第３半導体膜７、７ａ上に第３領域用のマスク９を積層してから、第３領域Ｂ２に第１または第２導電型ドーパントを注入して第３ウエル層３３を形成し、次いで、図１３に示すように、第３領域Ｂ２の少なくとも第２半導体膜７に、第１または第２導電型ドーパントを注入する。
【００４０】
具体的には、まず図１２に示すように、第２、第３半導体膜７、７ａの上に、第３領域Ｂ２のイオン注入用のマスク９を積層する。マスク９には、第３領域Ｂ２を露出させる開口部９ａが設けられている。この開口部９ａを介して、イオン注入法により第１または第２の導電型のドーパントを第３領域Ｂ２の半導体基板１に注入する。このようにして、第３領域Ｂ２に、第１または第２導電型の第３ウエル層３３を形成する。図１２の例では、第１導電型のドーパント（例えばｐ型ドーパントであるボロン）を注入して、第１導電型（ｐ型）の第３ウエル層３３を形成する。
【００４１】
次に、図１３に示すように、マスク９を積層したまま、マスク９の開口部９ａを介して、イオン注入法により第１または第２の導電型のドーパントを第２半導体膜７に注入する。注入されたドーパントの一部は、第２半導体膜７下の第１半導体膜３まで達する。このようにして、第３領域Ｂ２における第１、第２半導体膜３、７を、第１または第２の導電型の半導体膜とする。図１３の例では、第３ウエル層３３が第１導電型（ｐ型）であるの対し、第１導電型のドーパント（例えば、ｐ型ドーパントであるボロン）を第２半導体膜７に注入することで、第３領域Ｂ２上に第１導電型の第４半導体膜７ｂを形成する。なお、第４半導体膜７ｂのうち、厚み方向で半導体基板１に近い領域は、元はアンドープの第１半導体膜３であったことから、第４半導体膜７ｂの半導体基板１に近い領域では、ドーパント濃度が低くなっている。
【００４２】
なお、本実施形態では、第３ウエル層３３を第２導電型とし、第４半導体膜７ｂを第１導電型としたが、本発明はこれに限らず、第３ウエル層３３を第１導電型とし、第４半導体膜７ｂを第２導電型としてもよい。
【００４３】
「配線形成工程」
次に、図１４に示すように、マスク９を除いてから、第２〜第４半導体膜７、７ａ、７ｂの上に、導電膜１１及び第３絶縁膜１２を積層する。導電膜１１は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第３絶縁膜１２は、例えばシリコン窒化膜で構成する。
【００４４】
次に、図１５に示すように、フォトリソグラフィ技術により、第２〜第４半導体膜７、７ａ、７ｂ、導電膜１１及び第３絶縁膜１２をエッチングして、配線層４１、４２、４３を形成する。
【００４５】
その結果、第１領域Ａには、第２半導体膜７、導電膜１１及び第３絶縁膜１２が順次積層されてなる配線層４１が形成される。この配線層４１は、第１領域ＡにおけるトランジスタＴｒのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域においてプレーナ型トランジスタのワード線になる。
【００４６】
また、第２領域Ｂ１には、第３半導体膜７ａ、導電膜１１及び第３絶縁膜１２が順次積層されてなる別の配線層４２が形成される。この配線層４２は、第２領域Ｂ１におけるプレーナ型トランジスタのワード線になる。
更に、第３領域Ｂ２には、第４半導体膜７ｂ、導電膜１１及び第３絶縁膜１２が順次積層されてなる別の配線層４３が形成される。この配線層４３は、第３領域Ｂ２におけるプレーナ型トランジスタのワード線になる。
【００４７】
更に、本実施形態の半導体装置の製造方法では、各配線層４１〜４３の形成後、各配線層４１〜４３を埋める第１層間絶縁膜を積層し、第１層間絶縁膜にＭＯＳトランジスタＴｒのドレイン領域に接続されるコンタクトプラグを形成し、第１層間絶縁膜上に第２層間絶縁膜を積層し、第２層間絶縁膜において先のコンタクトプラグに接続されるキャパシタを形成してもよい。ＭＯＳトランジスタＴｒ及びキャパシタによってＤＲＡＭが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【００４８】
ＭＯＳトランジスタＴｒにキャパシタ等の各種記憶素子を接続することでメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第１領域Ａがメモリセル領域となり、第２、第３領域Ｂ１、Ｂ２がそれぞれ周辺回路領域となる。
【００４９】
上記の半導体装置の製造方法によれば、ＭＯＳトランジスタＴｒが形成された第１領域Ａとは別の領域である第２領域Ｂ１において、第２ウエル層３２を形成するための第２導電型ドーパントの注入と、第１、第２半導体膜３、７への第１導電型のドーパントの注入とを、第２領域用のマスク８を用いて一度に行う。このため本実施形態では、第２領域の形成工程の際のマスク８の設置を１回で済ますことができる。
また、上記の半導体装置の製造方法によれば、第２領域形成工程と配線形成工程との間で、第１、第２領域Ａ、Ｂ１とは別の領域である第３領域Ｂ２において、第３ウエル層３３を形成するための第１導電型ドーパントの注入と、第１、第２半導体膜３、７への第２導電型のドーパントの注入とを、第３領域用のマスク９を用いて一度に行う。このため本実施形態では、第３領域の形成工程の際のマスク９の設置を１度で済ますことができる。
以上により、上記の半導体装置の製造方法によれば、第２及び第３領域Ｂ１、Ｂ２の形成工程時のマスクの設置を合計で２回で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【００５０】
また、上記の半導体装置の製造方法によれば、第１の導電型のドーパントを第２領域Ｂ１上の第２半導体膜７に注入する際、注入されたドーパントの一部が第２半導体膜７下の第１半導体膜３まで達するが、元はアンドープ膜であった第１半導体膜３の半導体基板１に近い領域ではドーパント濃度が低くなる。これにより、配線層４２をゲート電極とする周辺回路のｐＭＯＳトランジスタにおいて、ゲート電極のうちゲート絶縁膜近傍の部分をほぼノンドープとすることができる。これにより、配線層４２からなるゲート電極にカウンタードープする際のドーパントの注入量を少なくすることができる。
【００５１】
また、上記の半導体装置の製造方法によれば、ＭＯＳトランジスタ形成工程において、第２半導体膜７を第１導電型の半導体膜で形成することで、ＭＯＳトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、ＭＯＳトランジスタ形成工程において、第１ウエル層３１に溝１ａを設け、溝１ａ内にゲート絶縁膜及びゲート電極２１を順次形成し、次いで第１ウエル層３１に第２導電型ドーパントを注入して不純物拡散領域を形成してＭＯＳトランジスタＴｒを形成する。得られたＭＯＳトランジスタＴｒは、トレンチゲートトランジスタであり、チャネル長を十分に確保できる。また、ゲート電極２１（ワード線）を半導体基板１に埋め込むので、ワード配線を半導体基板１上に形成した場合に比べて、配線層４１の形成領域を広く確保できる。
また、上記の半導体装置の製造方法では、ＭＯＳトランジスタ形成工程において、第１ウエル層３１を第１領域Ａにのみに形成し、第２、第３領域Ｂ１、Ｂ２には形成しない。そして、その後の工程において、第２、第３領域Ｂ１、Ｂ２に第２、第３ウエル層３２、３３をイオン注入法で形成する。これにより、第２、第３ウエル層３２、３３のドーパント濃度を、第２、第３領域の形成工程において調整することができ、第２、第３ウエル層３２、３３の電気特性を精密に制御できる。
また、第１〜第３領域Ａ、Ｂ１、Ｂ２のドーパント濃度をそれぞれ独立して制御することもできる。
【００５２】
更に、配線層形成工程の後に、ＭＯＳトランジスタに接続するキャパシタを形成する工程を備えることで、ＤＲＡＭを効率良く製造できる。
【００５３】
「第２の実施形態」
次に、本発明の第２の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板に第１導電型の第１ウエル層を形成するとともに、第１領域に位置する第１ウエル層にＭＯＳトランジスタを形成するＭＯＳトランジスタ形成工程と、半導体基板の第２領域に第１または第２導電型ドーパントを注入して第２ウエル層を形成する第２領域の形成工程と、第１領域にＭＯＳトランジスタ用のビット配線層を形成するとともに、第２領域に別の配線層を形成する配線形成工程と、を具備して構成されている。以下、各工程について、順次説明する。
【００５４】
「ＭＯＳトランジスタ形成工程」
先ず、半導体基板１に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。次に、図１６に示すように、活性領域を有する半導体基板１の上に第１絶縁膜２（例えば酸化シリコン膜）を熱酸化法により形成する。
次に、半導体基板１の活性領域の全部に、第１導電型ドーパントを注入して第１ウエル層１３１を形成する。第１導電型ドーパントはｐ型のドーパントが好ましく、これにより、半導体基板にｐ型の第１ウエル層１３１が形成される。
【００５５】
次に、図１７に示すように、第１絶縁膜２の全面に第１半導体膜１０３を積層する。第１半導体膜１０３は、ドーパントを含むポリシリコン膜を用いることができ、より具体的にはｐ型ドーパントであるＰがドープされたポリシリコン膜を用いることができる。第１半導体膜１０３はＣＶＤ法で形成できる。
【００５６】
次に、図１８に示すように、第１半導体膜１０３の上に、マスク４を積層する。第１領域用のマスク４には、第１領域Ａのトランジスタ形成領域Ａ１に対応する開口部４ａが設けられている。
次に、マスク４をエッチングマスクとして、第１半導体膜１０３をエッチングすることにより、第１領域Ａのトランジスタ形成領域Ａ１に位置する第１半導体膜１０３を除去して第１絶縁膜２の一部を露出させる。
【００５７】
次に、図１９に示すように、第１絶縁膜２及び第１ウエル層１３１を連通するゲート電極用の溝１ａを設け、溝１ａの内面に図示しないゲート絶縁膜（酸化シリコン膜）を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極２１を溝１ａの内部に埋め込むように形成し、更にゲート電極２１の上に酸化シリコン膜等からなる埋め込み絶縁膜２２を形成して溝１ａを完全に埋める。更に、溝１ａの両側に位置する第１導電型の第１ウエル層１３１に、第２導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、ゲート電極２１が半導体基板１に埋め込まれてなるＭＯＳトランジスタＴｒを形成する。
【００５８】
次に、図２０に示すように、第１絶縁膜２及び第１半導体膜１０３の上に、酸化シリコン膜等からなる第２絶縁膜５を積層する。第２絶縁膜５は、半導体基板１の第１領域Ａ及び第１領域Ａ以外の領域に形成する。
【００５９】
次に、図２１に示すように、第１領域Ａの第２絶縁膜５上にエッチング用のマスク６を積層し、第２絶縁膜５に対してドライエッチングを行って、トランジスタ形成領域Ａ１以外の領域に位置する第２絶縁膜５を除去する。これにより、第２絶縁膜５は第１領域Ａ上のみに残存する。
【００６０】
次に、図２２に示すように、マスク６を除去した後、第２絶縁膜５及び第１絶縁膜２に連通するビットコンタクト用のホール２３を設ける。ビットコンタクト用のホール２３は、半導体基板１が露出するように設ける。
【００６１】
次に、図２３に示すように、ビットコンタクト用のホール２３を埋めるように、第２絶縁膜５及び第１半導体膜１０３の上に第２半導体膜７を積層する。第２半導体膜７は、第１導電型の半導体膜が好ましく、Ｐ等のｎ型ドーパントがドープされたポリシリコン膜がより好ましい。第２半導体膜７は、例えばＣＶＤ法で形成すればよい。また、第２半導体膜７の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【００６２】
「第２領域の形成工程」
次に、第２領域の形成工程では、図２４に示すように、第２半導体膜７上に、第２領域用のマスク８を積層してから、第２領域Ｂ１に第１または第２導電型ドーパントを注入して第２ウエル層１３２を形成し、次いで、図２５に示すように、第２領域Ｂ１の少なくとも第２半導体膜７に、第１または第２導電型ドーパントを注入する。
【００６３】
具体的には、まず図２４に示すように、第２半導体膜７の上に、第２領域Ｂ１のイオン注入用のマスク８を積層する。マスク８には、第２領域Ｂ１を露出させる開口部８ａが設けられている。この開口部８ａを介して、イオン注入法により第１または第２の導電型のドーパントを第２領域Ｂ１の半導体基板１に注入する。図２４の例では、第２導電型のドーパント（例えばｎ型ドーパントであるリン）を注入して、第１ウエル層１３１の一部を、第２導電型（ｎ型）の第２ウエル層１３２とする。
【００６４】
次に、図２５に示すように、第２領域Ｂ１のイオン注入用のマスク８を積層したまま、マスク８の開口部８ａを介して、イオン注入法により第１または第２の導電型のドーパントを第２領域Ｂ１の第２半導体膜７に注入する。注入されたドーパントの一部は、第２半導体膜７下の第１半導体膜３まで拡散する。このようにして、第２領域Ｂ１における第１、第２半導体膜１０３、７を、第１または第２の導電型の第３半導体膜７ａとする。図１１の例では、第２ウエル層１３２が第２導電型（ｎ型）であるの対し、第１導電型のドーパント（例えば、ｐ型ドーパントであるボロン）を第２半導体膜７に注入することで、第２領域Ｂ１上に第１導電型の第３半導体膜７ａを形成する。
【００６５】
なお、本実施形態では、第２ウエル層１３２を第２導電型とし、第３半導体膜７ａを第１導電型としたが、本発明はこれに限らず、第２ウエル層１３２を第１導電型とし、第３半導体膜７ａを第２導電型としてもよい。
【００６６】
「配線形成工程」
次に、図２６に示すように、マスク８を除いてから、第２〜第３半導体膜７、７ａの上に、導電膜１１及び第３絶縁膜１２を積層する。導電膜１１は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第３絶縁膜１２は、例えばシリコン窒化膜で構成する。
【００６７】
次に、図２７に示すように、フォトリソグラフィ技術により、第２〜第３半導体膜７、７ａ、導電膜１１及び第３絶縁膜１２をエッチングして、配線層１４１、１４２、１４３を形成する。
【００６８】
その結果、第１領域Ａには、第２半導体膜７、導電膜１１及び第３絶縁膜１２が順次積層されてなる配線層１４１、１４３が形成される。配線層１４１は、第１領域Ａのトランジスタ形成領域Ａ１に設けられ、トランジスタＴｒのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
また、配線層１４３は、第１領域Ａのトランジスタ形成領域Ａ１以外の領域に設けられ、図示しない別の周辺回路領域まで延長されており、当該別の周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【００６９】
また、第２領域Ｂ１には、第３半導体膜７ａ、導電膜１１及び第３絶縁膜１２が順次積層されてなる別の配線層１４２が形成される。この配線層１４２は、第２領域Ｂ１におけるプレーナ型トランジスタのワード線になる。
【００７０】
更に、本実施形態の半導体装置の製造方法では、第１の実施形態と同様に、各配線層１４１〜１４３を形成後、第１層間絶縁膜、コンタクトプラグ、第２層間絶縁膜及びキャパシタを順次形成してもよい。ＭＯＳトランジスタＴｒとキャパシタによってＤＲＡＭが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【００７１】
ＭＯＳトランジスタＴｒにキャパシタ等の各種記憶素子を接続することによってメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第１領域Ａがメモリセル領域となり、第２領域Ｂ１が周辺回路領域となる。
【００７２】
上記の半導体装置の製造方法によれば、ＭＯＳトランジスタＴｒが形成された第１領域Ａとは別の領域である第２領域Ｂ１において、第２ウエル層１３２を形成するための第２導電型ドーパントの注入と、第１、第２半導体膜１０３、７への第２導電型のドーパントの注入とを、第２領域用のマスク８を用いて行う。このため本実施形態では、第２領域の形成工程の際のマスク８の設置を１度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【００７３】
また、上記の半導体装置の製造方法によれば、ＭＯＳトランジスタ形成工程において、第２半導体膜７を第１導電型の半導体膜で形成することで、ＭＯＳトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、ＭＯＳトランジスタ形成工程において、溝１ａ、ゲート絶縁膜、ゲート電極２１及び不純物拡散領域を順次形成してトレンチゲート型のＭＯＳトランジスタＴｒを形成する。得られたＭＯＳトランジスタＴｒは、十分なチャネル長を確保できる。また、ゲート電極２１（ワード線）を半導体基板１に埋め込むので、ワード配線を半導体基板１上に形成した場合に比べて、配線層４１の形成領域を広く確保できる。
【００７４】
更に、配線層形成工程の後に、ＭＯＳトランジスタに接続するキャパシタを形成する工程を備えることで、ＤＲＡＭを効率良く製造できる。
【００７５】
なお、本発明では、第１導電型をｐ型とし、第２導電型をｎ型としたが、第１導電型をｎ型とし、第２導電型をｐ型としても良い。
【符号の説明】
【００７６】
１…半導体基板、１ａ…溝、２…第１絶縁膜、３、１０３…第１半導体膜、７、１０７…第２半導体膜、８…第２領域用のマスク、９…第３領域用のマスク、１１…導電膜、２１…ゲート電極、３１、１３１…第１ウエル層、３２、１３２…第２ウエル層、３３…第３ウエル層、４１、１４１…配線層（ＭＯＳトランジスタ用のビット配線層）、４２、１４２…配線層（別の配線層）、Ａ…第１領域（活性領域、メモリセル領域）、Ｂ１…第２領域（活性領域、周辺回路領域）、Ｂ２…第３領域（活性領域、周辺回路領域）、Ｔｒ…ＭＯＳトランジスタ。
【図１】
2011233684.tif 000003
【図２】
2011233684.tif 000004
【図３】
2011233684.tif 000005
【図４】
2011233684.tif 000006
【図５】
2011233684.tif 000007
【図６】
2011233684.tif 000008
【図７】
2011233684.tif 000009
【図８】
2011233684.tif 000010
【図９】
2011233684.tif 000011
【図１０】
2011233684.tif 000012
【図１１】
2011233684.tif 000013
【図１２】
2011233684.tif 000014
【図１３】
2011233684.tif 000015
【図１４】
2011233684.tif 000016
【図１５】
2011233684.tif 000017
【図１６】
2011233684.tif 000018
【図１７】
2011233684.tif 000019
【図１８】
2011233684.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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