(57)【要約】【課題】シリンダ状下部電極の型材となる犠牲層間絶縁膜を除去する際に、倒壊を防止する梁が形成されることで、梁と下部電極の接続部でキャパシタのリーク電流が増加する。【解決手段】梁となる層、例えばカーボン膜８６を介装した犠牲層間絶縁膜２４にシリンダホールを形成し、シリンダ孔内にキャパシタの下部電極５１を形成し、続いて、犠牲層間絶縁膜２４をウェットエッチングにて選択的に除去した後、カーボン膜８６をドライ条件で選択的に除去する。【選択図】図７
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【特許請求の範囲】
【請求項１】
犠牲層間絶縁膜にシリンダ孔を形成する工程、
該シリンダ孔内にキャパシタの下部電極を形成する工程、
前記犠牲層間絶縁膜をウェットエッチングにより選択的に除去して前記下部電極外壁を露出する工程、
とを備え、前記犠牲層間絶縁膜をウェットエッチングする際に、前記下部電極の倒壊を抑制する梁となる層が前記下部電極の側壁に接して形成されている半導体装置の製造方法であって、
前記梁となる層は、前記ウェットエッチングに対して耐性を有すると共に、前記ウェットエッチング後にドライ条件により選択的に除去可能な材料で構成され、
前記ウェットエッチング後にドライ条件にて前記梁となる層を除去した後、キャパシタの容量絶縁膜及び上部電極の形成工程を有する前記製造方法。
【請求項２】
前記犠牲層間絶縁膜の下に、下層の構造物をウェットエッチングの薬液から保護するエッチングストッパ膜を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングストッパ膜は、前記下部電極を底部で保持することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記梁となる層の上下に前記犠牲層間膜が形成される請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記梁となる層に、下層の前記犠牲層間膜をウェットエッチングする薬液を浸透させる開口部を形成する工程を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記梁となる層は、カーボン膜である請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記カーボン膜は、酸素を用いたプラズマアッシング法により除去される請求項６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタの下部電極は、前記シリンダ孔を充填しない膜厚に形成され、前記露出される外壁と共に内壁にも容量絶縁膜及び上部電極が形成される請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に、前記キャパシタの下部電極に電気的に接続される選択用トランジスタの形成工程を有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくはキャパシタの製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。
【０００３】
この問題を解決するため、３次元構造のキャパシタ、特にクラウン型キャパシタを採用するに到っている。すなわち、キャパシタの下部電極の外壁及び内壁の双方を電極として機能させることで、キャパシタ電極の面積を増加させている（特許文献１、２）。
【０００４】
これらの特許文献では、犠牲層間絶縁膜にシリンダ孔を開孔し、該シリンダ孔の内面に沿って下部電極を形成し、下部電極を保持する梁（サポート膜）を下部電極に接着させて形成した後に、ウェットエッチングにより犠牲層間絶縁膜を除去し、染を有する下部電極上に容量絶縁膜と上部電極を順次形成するキャパシタ、及び半導体装置の形成方法が示されている。
【０００５】
ウェットエッチングの工程、特にウェットエッチング液やその後の洗浄に用いる水分を蒸発する際には、表面張力によって隣接する下部電極同士が倒れて接触する問題（倒壊現象）を回避する必要がある。特許文献１、２に示されるように、下部電極を保持する構造を設けることで、この問題は解決できる。
【０００６】
特許文献１の内容に基づいた、従来の半導体装置のメモリセルの縦断面図、及び平面図を、図１０に示す。図１０（ｂ）は、図１０（ａ）のＡ−Ｂ平面における平面図。図１０（ａ）は、図１０（ｂ）のＡ−Ｂ平面における断面図。
【０００７】
図１０において、半導体基板１の主面上に分離絶縁膜２、ゲート絶縁膜３、ゲート電極４、拡散層領域５、６、ビット線８、ポリシリコンプラグ１１と１１ａ、金属プラグ１２、ランディングパッド８１、下部電極５１と容量絶縁膜５２と上部電極５３よりなるキャパシタが構成されている。
【０００８】
隣接する下部電極５１同士は、窒化シリコン（ＳｉＮ）膜より成る梁３６で支えられている。
【０００９】
この染３６は、ウェットエッチングの工程、特にウェットエッチング液やその後の洗浄に用いる水分を乾燥させる際に下部電極５１同士が接触することを防止している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００５−０６４５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者がこのような梁構造について検討を行ったところ、梁と下部電極の接続部でキャパシタのリーク電流が増加する問題があることを見出した。
【００１２】
これは、下部電極と梁の接着部分に応力が集中し、下部電極に断裂や亀裂が入り易く、そのために容量絶縁膜へのダメージが与えられ易いためである。このため従来のＤＲＡＭに係る半導体装置では、データの保持特性に優れた高集積度の素子を形成することが困難であった。
【００１３】
すなわち、ウェットエッチングにより犠牲層間絶縁膜を除去する際に、隣接する下部電極同士が倒壊して短絡する問題を抑制した上で、キャパシタのリーク電流の増大の問題がない半導体装置の製造方法が必要であった。
【課題を解決するための手段】
【００１４】
本発明では、カーボン（Ｃ）膜等のドライ条件で選択的に除去可能な梁を下部電極に接着させて形成し、ウェットエッチングにより犠牲層間絶縁膜を除去する。その後に、この梁をアッシング法等のドライ条件により選択的に除去する。これによって、下部電極同士が倒壊して短絡することなく、かつキャパシタのリーク電流の増加を抑制できる。
【００１５】
すなわち、本発明の一実施形態によれば、
犠牲層間絶縁膜にシリンダホールを形成する工程、
該シリンダホール内にキャパシタの下部電極を形成する工程、
前記犠牲層間絶縁膜をウェットエッチングにより選択的に除去して前記下部電極外壁を露出する工程、
とを備え、前記犠牲層間絶縁膜をウェットエッチングする際に、前記下部電極の倒壊を抑制する梁となる層が前記下部電極の側壁に接して形成されている半導体装置の製造方法であって、
前記梁となる層は、前記ウェットエッチングに対して耐性を有すると共に、前記ウェットエッチング後にドライ条件により選択的に除去可能な材料で構成され、
前記ウェットエッチング後にドライ条件にて前記梁となる層を除去した後、キャパシタの容量絶縁膜及び上部電極の形成工程を有する前記製造方法が提供される。
【発明の効果】
【００１６】
犠牲層間絶縁膜をウェットエッチングで除去する際に、カーボン膜等のドライ条件で選択的に除去可能な材料から成る梁によって、隣接する下部電極同士の接触が防止される。このため微細化を進めることが容易になる。また、梁がウェットエッチング後に除去されることで、下部電極と梁の接続部におけるリーク電流の増大のないキャパシタを形成することができる。したがって、本発明に係る製造方法により製造されたキャパシタを備えた半導体装置では、電荷の保持特性、いわゆるリフレッシュ特性が向上し、高性能の半導体装置となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態例に係る半導体装置のメモリセルの縦断面図（ａ）及び平面図（ｂ）である。
【図２】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図３】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図４】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図５】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図６】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図７】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図８】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図９】本発明の一実施形態例に係る半導体装置のメモリセルの製造方法を工程順に示す縦断面図（ａ）及び平面図（ｂ）である。
【図１０】従来例にかかる半導体装置のメモリセルを示す縦断面図（ａ）及び平面図（ｂ）である。
【発明を実施するための形態】
【００１８】
本発明による、ＤＲＡＭに係る半導体装置の一実施形態例について、図１を参照して詳細に説明する。
【００１９】
図１は本発明の一実施形態例により形成された半導体装置のメモリセルの縦断面図（ａ）、及び平面図（ｂ）である。図１（ｂ）は、図１（ａ）のＡ−Ｂ平面における平面図、図１（ａ）は、図１（ｂ）のＡ−Ｂ平面における断面図である。
【００２０】
図１において、シリコンからなる半導体基板１の主面を分離絶縁膜２によって区画した活性領域に、選択用トランジスタが形成されている。
【００２１】
各々の選択用トランジスタは半導体基板１の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６から成り、隣接する２つの選択用トランジスタの拡散層領域６は一体として共有化されている。
【００２２】
層間絶縁膜２１上に形成されたビット線８（タングステン（Ｗ）膜）と前記一方の拡散層領域６とが、層間絶縁膜２１を貫通するポリシリコンプラグ１１ａによって接続されている。ビット線８は層間絶縁膜２２に覆われている。
【００２３】
第１の窒化チタン膜より成る下部電極５１と、高誘電体を用いた容量絶縁膜５２と、第２の窒化チタン膜とポリシリコン膜の積層膜より成る上部電極５３とが積層されてキャパシタが構成されている。
【００２４】
キャパシタの下部電極５１はシリンダ形状（コップ形状）をしていて、下部電極５１はその底面でタングステン膜と窒化タングステン膜の積層膜より成るランディングパッド８１を介して金属プラグ１２と接続されている。金属プラグ１２はその下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に電気的に接続されている。
【００２５】
上部電極５３上には、第２層配線（図示せず）が形成され両者は層間絶縁膜２５を貫通する接続プラグ（図示せず）などによって電気的に接続されている。
【００２６】
なお、下部電極５１と接続プラグ１２とをランディングパッド８１を介して接続することにより、下部電極を配置する位置を調整して、最適化することができる。
【００２７】
本実施形態例に係る半導体装置のキャパシタには、最終的に梁が存在しないため、リーク電流が増大する問題を回避できる。
【００２８】
次に、本実施形態例による半導体装置の製造方法について図を参照して詳細に説明する。
【００２９】
図２乃至図９は、それぞれ、本実施形態例に係る半導体装置のメモリセルの形成方法を工程順に示す縦断面図（ａ）、及び平面図（ｂ）である。
【００３０】
（図２）
半導体基板１の主面をＳＴＩ法によって形成した分離絶縁膜２によって区画する。続いて、ゲート絶縁膜３、ゲート電極４、拡散層領域５，６、ポリシリコンプラグ１１，１１ａ、層間絶縁膜２１（酸化シリコン膜）、層間絶縁膜３１（窒化シリコン膜）、ビット線８、ビット線８の上に層間絶縁膜２２（酸化シリコン膜）を形成する。
【００３１】
この後、層間絶縁膜２２にコンタクト孔を開孔して、該コンタクト孔の底面部分にポリシリコンプラグ１１の表面を露出させ、該コンタクト孔にチタン膜、窒化チタン膜とタングステン膜を埋め込んだ後に、コンタクト孔外のチタン膜、窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ１２を形成する。
【００３２】
その後、窒化タングステン膜とタングステン膜とをスパッタ法により形成し、ホトリソグラフィー技術とドライエッチング技術によりパターニングすることで、ランディングパッド８１を形成する。
【００３３】
（図３）
次に、層間絶縁膜３２として窒化シリコン膜と、犠牲層間絶縁膜２４ａとして厚さ１μｍの酸化シリコン膜を形成する。犠牲層間絶縁膜２４ａ上に、厚さ１００ｎｍのカーボン膜８６と、該カーボン膜８６加工時のハードマスクとして酸窒化シリコン膜（ＳｉＯＮ）２９を順次形成する。カーボン膜８６は、キャパシタの下部電極（後述）を保持する梁として機能する。なお、梁として機能する材料はカーボン膜８６に限定されず、犠牲層間絶縁膜のウエットエッチングに対して耐性を有すると共に、ウェットエッチング後にドライ条件により選択的に除去可能な材料であればよい。
【００３４】
カーボン膜８６は、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、アセチレン（Ｃ２Ｈ２）、プロピレン（Ｃ３Ｈ６）、プロピン（ＣＨ３Ｃ≡ＣＨ）などの炭化水素化合物ガス及び、これらの混合ガスを原料として、ＣＶＤ法により形成することができる。
【００３５】
（図４）
次に、ホトリソグラフィー技術と異方性ドライエッチング技術によりカーボン膜８６を帯状にパターニングすることで、カーボン膜８６に開口部８７を形成する。
【００３６】
ここでは、まずホトリソグラフィー技術によりパターン化したホトレジスト膜（不図示）をマスクとして酸窒化シリコン膜２９をパターニングして、ホトレジスト膜を除去した後、酸窒化シリコン膜２９をマスクとしてカーボン膜８６のパターニングを行う。カーボン膜８６のパターニングには酸素ガスを用いたドライエッチングを使用できる。
【００３７】
酸窒化シリコン膜２９は、ホトレジスト膜を露光する際の反射防止膜としての機能も兼ねている。
【００３８】
開口部８７の形成後に、残留している酸窒化シリコン膜２９は、ドライエッチングによって除去する。カーボン膜８６のパターニングは容易であるため、あらかじめ酸窒化シリコン膜２９をハードマスクとして使用できる最小限の膜厚としておくことにより、除去が容易となる。また、酸窒化シリコン膜２９の除去に際して、開口部８７の部分で露出している犠牲層間絶縁膜２４ａが多少エッチングされても問題はない。
【００３９】
なお、図示する開口部８７の形状は一例であり、帯状とする代わりに、離間した島状の開口部を複数設けるようにパターニングしてもよい。
【００４０】
（図５）
次に、カーボン膜８６上に開口部８７を埋込むように犠牲層間絶縁膜（酸化シリコン膜）２４ｂを形成し、ＣＭＰ法により平坦化する。
【００４１】
（図６）
次に、犠牲層間絶縁膜２４ｂ、カーボン膜８６、犠牲層間絶縁膜２４ａ及び層間絶縁膜３２を貫くシリンダ孔９１をホトリソグラフィー技術とドライエッチング技術とにより形成し、該シリンダ孔９１の底面部分にランディングパッド８１の表面を露出させる。カーボン膜８６には先の工程で開口部８７が形成されているため、シリンダ孔９１の一部のみが残存しているカーボン膜８６のパターンを貫通する。
【００４２】
（図７）
次に、下部電極として第１の窒化チタン膜５１をＣＶＤ法によりシリンダ孔９１を充填しない膜厚で成長する。
続いて、第１の窒化チタン膜５１の内壁にあたる孔内にホトレジスト膜（図示せず）を充填して、シリンダ孔９１底部分の窒化チタン膜５１がエッチングされるのを保護しつつ、シリンダ孔９１の底部及び側面部以外、すなわち、犠牲層間絶縁膜２４ｂ上の窒化チタン膜をエッチバック除去する。
さらに、有機剥離液を用いて充填していたホトレジスト膜を除去して、シリンダ型（コップ型）の下部電極５１をシリンダ孔９１内に残存させる。
【００４３】
（図８）
次に、希釈フッ化水素酸（ＨＦ）溶液を薬液として用いたウェットエッチング法により、犠牲層間絶縁膜（酸化シリコン膜）２４ａと２４ｂを共に除去して、下部電極５１の外壁を露出させる。先にカーボン膜８６に設けた開口部８７から薬液が浸透することで、犠牲層間絶縁膜２４ａも除去される。この時、層間絶縁膜３２（窒化シリコン膜）がエッチングストッパとして機能するため、層間絶縁膜３２よりも下層部分には薬液は浸透しない。また、犠牲層間絶縁膜（酸化シリコン膜）２４ａと２４ｂが除去される際に、下部電極５１はカーボン膜８６によって保持されているため、倒壊の発生が防止される。また、下部電極５１は、層間絶縁膜３２によって底部でも保持されている。ウェットエッチングは等方的に進むので、カーボン膜８６の直下の層間絶縁膜２４ａもすべて除去される。この後、洗浄及び乾燥を行う。
【００４４】
（図９）
次に、酸素ガスを用いたプラズマ・アッシング法によりカーボン膜８６より成る梁を除去する。本発明では梁をカーボン膜で形成したことにより、アッシング法によって容易に梁を除去することができる。この工程では、ウェットエッチングの工程、特にウェットエッチング液やその後の洗浄に用いる水分を乾燥する工程を伴わないので、表面張力の影響を考慮する必要が無い。また底部では層間絶縁膜３２によって保持されているため、梁として機能するカーボン膜８６を除去しても隣接する下部電極５１同士が倒壊して短絡する問題は生じない。
【００４５】
（図１）
最後に、容量絶縁膜５２として高誘電体膜をＡＬＤ（Atomic Layer Deposition；原子層堆積）法により形成する。高誘電体膜としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体を例示できる。
続いて、上部電極５３として第２の窒化チタン膜とポリシリコン膜の積層膜をそれぞれＣＶＤ法により形成する。上部電極５３のパターニングを行い、層間絶縁膜（酸化シリコン膜）２５を形成して、さらに必要な層間絶縁膜、接続プラグ、配線など（いずれも図示せず）を形成して図１に示す半導体装置を得る。
【００４６】
本実施形態例では、半導体装置が完成した段階（図１）では、キャパシタの下部電極を保持する梁が存在しない。このため、従来は梁によって下部電極に印加されていた応力の影響をなくし、下部電極及び容量絶縁膜にダメージが生じるのを防止できる。このためリーク電流の増加を抑制できる。
【００４７】
なお本実施形態例において、本発明の特徴とする部分以外の製造方法などは変更を加えることが可能である。
【００４８】
また本実施形態例において、梁（カーボン膜８６）は犠牲層間絶縁膜２４ａと２４ｂの間に設けたが、犠牲層間膜を１層とし、犠牲層間膜の最上部に梁を設ける構造としてもよい。
【００４９】
また、キャパシタの下部電極は外壁と内壁の双方を電極として用いるクラウン型としたが、下部電極の外壁のみを電極として使用するペデスタル型（ピラー型）としてもよい。
【００５０】
本発明の適用例として、ＤＲＡＭや、ＤＲＡＭと論理回路素子を同一チップ上に含む混載ＬＳＩ等が挙げられる。
【符号の説明】
【００５１】
１…半導体基板
２…分離絶縁膜
３…ゲート絶縁膜
４…ゲート電極
５，６…拡散層領域
８…ビット線
１１，１１ａ…ポリシリコンプラグ
１２…金属プラグ
２１，２２，２５…層間絶縁膜
２４ａ，２４ｂ…犠牲層間絶縁膜
２９…酸窒化シリコン膜
３１，３２…層間絶縁膜
３６…梁（窒化シリコン膜）
５１…下部電極
５２…容量絶縁膜
５３…上部電極
８１…ランディングパッド
８６…梁（カーボン膜）
８７‥梁の開口部
９１…シリンダ孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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