(57)【要約】【課題】１メモリプレーンを複数のウェルに分割して構成させた不揮発性半導体メモリ装置を提供する。【解決手段】メモリプレーンＡ０は、データエリア０〜データエリア３と、スロット０〜スロット３とを備える。データエリア０〜データエリア３はデータを記憶する領域であり、複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含んでいる。データエリア０〜データエリア３はそれぞれ別のウェルにより構成されており、スロット０〜スロット３を介して直列に接続されている。ウェル電圧印加部１５は、制御部１２等からのウェル電圧に関する印加指示に基づいて、データエリアを構成するウェルにデータ消去電圧であるウェル電圧を印加する。この際、スロット０〜スロット３は、ウェル電圧が印加されるデータエリアと隣り合うデータエリアとの接続を切断する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含むデータエリアを１つのウェル内に形成し、そのデータエリアをビット線方向にエリア接続切断手段を介して直列接続して構成されたメモリプレーンと、
前記データエリア毎に備えられ、消去対象となったメモリセルが含まれるウェルにウェル電圧を印加するウェル電圧印加手段と
前記消去対象となったメモリセルのゲートにゲート電圧を印加するゲート電圧印加手段と、
データ消去要求と、そのデータ消去要求に対応するデータが記憶されたメモリセルの消去アドレス情報とに基づいてデータ消去動作を行う際に、前記消去アドレス情報を含むデータエリアと含まないデータエリアとの接続を切断させ、前記データエリア毎に前記ウェル電圧を印加させるように構成した制御手段と
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記ウェル電圧印加手段は、
前記ウェル電圧を供給するウェル電圧供給手段と、
前記データエリア毎に備えられ、ビット線方向に対し左右方向の所定の位置に配置された電圧印加許可手段とを備え、
前記制御手段は、印加指示を行い、
前記電圧印加許可手段は、前記印加指示に基づいて前記データエリア毎に前記ウェル電圧の印加を許可することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記電圧印加許可手段は、前記データエリアを構成するウェルと電気的に接続する金属層を備え、
前記金属層は、前記ビット線方向に対し左右方向に伸びたことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記制御手段は、エリア接続切断指示を行い、
前記エリア接続切断手段は、前記エリア接続切断指示に基づいて消去アドレス情報を含むデータエリアと含まないデータエリアとの接続を切断することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記データ消去要求と前記消去アドレス情報とに基づいて前記消去対象となったメモリセルからデータを読み出し、前記消去対象となったメモリセルに記憶されたデータが消去されているか否かの確認を行うデータ消去確認手段をさらに備えたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記データ消去確認手段は、
前記データ消去要求と前記消去アドレス情報とに基づいて前記消去対象となったメモリセルに対するベリファイ要求を行うベリファイ要求手段と、
前記ベリファイ要求に応じて前記消去対象となったメモリセルに記憶されたデータを読み出して、そのデータが消去された状態にあるか否かの確認を行うベリファイ手段と
を備えたことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記ベリファイ手段は、
前記メモリプレーン内においてデータエリア毎に備えられることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ベリファイ要求手段は、前記データ消去要求に対応する前記消去アドレス情報が複数のデータエリアに渡る場合、その複数のデータエリアのそれぞれに備えられた前記ベリファイ手段に前記ベリファイ要求を行い、
前記ベリファイ要求を受けたベリファイ手段は、それぞれ並行して前記消去対象となったメモリセルに記憶されたデータを読み出して、そのデータが消去された状態にあるか否かの確認を行うことを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ベリファイ手段と前記エリア接続切断手段とが１つのウェルで構成されたことを特徴とする請求項６記載の不揮発性半導体メモリ装置。
【請求項１０】
前記データエリアとそのデータエリアに対応する前記ベリファイ手段との接続・切断を行うベリファイ接続切断手段をさらに備え、
前記制御手段は、ベリファイ接続切断指示を行い、
前記エリア接続切断手段は、前記ベリファイ接続切断指示に基づいて消去アドレス情報を含むデータエリアとそのデータエリアに備えられたベリファイ手段との接続を切断することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記ベリファイ手段と前記エリア接続切断手段と前記ベリファイ接続切断手段とが１つのウェルで構成されたことを特徴とする請求項１０記載の不揮発性半導体メモリ装置。
【請求項１２】
前記ベリファイ手段は、前記消去対象となったメモリセルのデータが全て消去されていることを確認した場合に前記ウェル電圧印加手段にその確認した旨を通知し、
前記ウェル電圧印加手段は、前記通知を受けた場合、前記ウェル電圧を印加しないことを特徴とする請求項６記載の不揮発性半導体メモリ装置。
【請求項１３】
前記制御手段は、前記消去アドレス情報に基づいてその消去アドレス情報に対応するデータエリアを特定し、その特定されたデータエリアのウェルに前記ウェル電圧を印加させることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記データエリアは、
前記エリア接続切断手段を介して各データエリア間を貫く少なくとも１つのメインデータ線と、
第１の選択トランジスタを介して前記メインデータ線から分岐する第１のサブデータエリアラインと、
第２の選択トランジスタを介して前記メインデータ線から分岐する第２のサブデータエリアラインとを少なくとも備え、
前記第１のサブデータエリアラインおよび第２のサブデータエリアラインは、それぞれビット線と、そのビット線に接続された少なくとも１つの前記ストリングとにより構成され、
前記第１の選択トランジスタは、前記第１のサブデータエリアラインのビット線の上流側と前記メインデータ線とを接続し、
前記第２の選択トランジスタは、前記第２のサブデータエリアラインのビット線の下流側と前記メインデータ線とを接続したことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記制御手段は、前記データ消去要求およびそれに対応する消去アドレス情報が複数のデータエリアに渡る場合に、その複数のデータエリアのそれぞれに備えられた前記電圧印加許可手段に前記印加指示を行い、
前記電圧印加許可手段は、それぞれ並行して前記許可を行うことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１６】
データ読出し要求と、そのデータ読出し要求に対応するデータが記憶されたメモリセルの読出しアドレス情報とに基づいてデータ読出し動作を行うデータ読出し手段をさらに備え、
前記データ読出し手段は、前記データ消去動作と並行して前記データ読出し動作を行うことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記データ読出し動作で読み出されたデータを一時的に保持する読出しデータ保持手段が前記データエリア毎に備えられ、
前記読み出されたデータは、少なくとも前記データ消去動作が終了した後に前記読出しデータ保持手段から出力されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記エリア接続切断手段は、前記データ消去動作が行われる際に、前記データ読出し動作が行われるデータエリアと前記データ消去動作が行われるデータエリアとを切断することを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１９】
データ書込み要求と、そのデータ書込み要求に対応するデータが書き込まれるメモリセルの書込みアドレス情報とに基づいてデータ書込み動作を行うデータ書込み手段をさらに備え、
前記データ書込み手段は、前記データ消去動作と並行して前記データ書込み動作を行うことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記データ書込み動作が行われる際に、直列接続の最下段のデータエリアから順に、より上段のデータエリアにおける前記ビット線をプリチャージするプリチャージ手段をさらに備え、
前記データ書込み手段は、前記データ消去動作が行われるデータエリアよりも下段のデータエリアにおいて前記データ書込み動作を行うことを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記エリア接続切断手段は、前記データ消去動作が行われる際に、前記データ書込み動作が行われるデータエリアと前記データ消去動作が行われるデータエリアとを切断することを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２２】
複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含むデータエリアを１つのウェル内に形成し、そのデータエリアをビット線方向にエリア接続切断手段を介して直列接続して構成されたメモリプレーンを少なくとも１つ備えた不揮発性半導体メモリ装置におけるデータ消去方法であって、
隣り合う前記データエリアの一方にのみ消去対象のデータが含まれる場合、少なくともその消去対象のデータが含まれるデータエリアを構成するウェルにウェル電圧を印加してデータ消去動作を行う前に、前記エリア接続切断手段にその隣り合うデータエリア間の接続を切断させることを特徴とするデータ消去方法。
【請求項２３】
消去対象のデータが含まれるデータエリアが複数ある場合、前記データ消去動作は、並行して複数のデータエリアで行われることを特徴とする請求項２２に記載のデータ消去方法。
【請求項２４】
消去対象のデータが含まれないデータエリアに記憶されたデータの読み出しを前記データ消去動作と並行して行うことを特徴とする請求項２２に記載のデータ消去方法。
【請求項２５】
消去対象のデータが含まれないデータエリアに対するデータの書き込みを前記データ消去動作と並行して行うことを特徴とする請求項２２に記載のデータ消去方法。
【請求項２６】
前記データ消去動作、および消去対象のデータが含まれないデータエリアに記憶されたデータの読み出し、並びにその他のデータエリアに対するデータの書き込みをそれぞれ並行して行うことを特徴とする請求項２２に記載のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストリングを含んだ不揮発性半導体メモリ装置およびデータ消去方法に関し、特に、データ消去時にストリングを含むウェルに与えるイレースディスターブストレスを低減させた不揮発性半導体メモリ装置およびデータ消去方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、フローティングゲートを有するメモリセルを複数個直列に接続し、その両端に選択トランジスタを接続したＮＡＮＤストリングから構成されている。そして、一方の選択トランジスタにビット線を接続させ、他方の選択トランジスタを共通ソース線に接続させたものを行方向に並べてＮＡＮＤセルブロックを形成していた。また、ＮＡＮＤセルブロックは、同一行のメモリセルゲートには同一のワード線が接続されている。ＮＡＮＤ型フラッシュメモリにおいてＮＡＮＤセルブロックが一度に消去できる単位であり、ＮＡＮＤセルブロック内の一部を消去することは困難であった。
【０００３】
ＮＡＮＤセルブロック内の一部を消去することを解決するものとして、従来、第１の信号線と、第２の信号線と、これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタとを有する不揮発性半導体記憶装置が提案されていた（例えば、特許文献１参照。）。この不揮発性半導体記憶装置によれば、１つのＮＡＮＤセルブロック内に複数の消去ブロックを設定することが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２２２８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的なＮＡＮＤフラッシュメモリは、図１８に示すように、メモリプレーンと呼ばれる独立した制御単位において、１つのウェル（Ｗｅｌｌ）にＮＡＮＤセルブロックが複数配置される構成になっている。すなわち、複数のＮＡＮＤセルブロックが１つのウェルに入っている。
【０００６】
あるメモリプレーンに含まれるＮＡＮＤセルブロックに対してデータ消去処理を行う場合、メモリプレーンを構成するウェルに高電圧（例えば、１５ｖ）をかけ、データ消去対象のＮＡＮＤセルブロックに対応する全てのメモリセルのゲートにワード線（ＷＬ）を通じて、例えば１〜２ｖを印加する。この場合、そのＮＡＮＤセルブロックを構成する全てのメモリセルのフローティングゲートからＦＮトンネル現象により電荷が引き抜かれて、そのＮＡＮＤセルブロックはデータが消去された状態になる。
【０００７】
一方、上記と同じメモリプレーンに含まれるデータ非消去対象のＮＡＮＤセルブロックに対応する全てのメモリセルのゲートは、フローティング（Ｆ：Ｆｌｏａｔｉｎｇ）状態にしておく。これにより、データ非消去対象のＮＡＮＤセルブロックのメモリセルのゲートの電圧は、高電圧をかけられたウェルとのカップリングで高電圧に昇圧される。この場合、データ非消去対象のＮＡＮＤセルブロックに対応する全てのメモリセルにおけるデータ消去は制限される。
【０００８】
しかしながら、上記データ消去対象のＮＡＮＤセルブロックとデータ非消去対象のＮＡＮＤセルブロックとは、１つのウェルにより構成された同一メモリプレーン内にある。データ消去対象のＮＡＮＤセルブロックに対するデータ消去処理が行われる際に、そのメモリプレーンを構成するウェルに高電圧が印加されると、データ消去に関係のないデータ非消去対象のＮＡＮＤセルブロック領域も高電圧に伴うイレースディスターブストレス（Ｅｒａｓｅ  Ｄｉｓｔｕｒｂ  Ｓｔｒｅｓｓ）を受ける。
【０００９】
上記不揮発性半導体記憶装置においても以上のことは当てはまる。すなわち、ブロック分離選択トランジスタにより、１つのＮＡＮＤセルブロック内に複数の消去ブロックを設定しても、その複数のブロックが１つのウェルで形成されているため、ウェルに印加された高電圧によりデータ消去に関係のないデータ非消去対象のＮＡＮＤセルブロック領域も高電圧に伴うディスターブストレスを受ける。
【００１０】
また、上記不揮発性半導体記憶装置を大容量にした場合、１メモリプレーンを構成するウェルの面積は大きくなる。この場合、充放電に時間がかかり、その消費電流およびピーク電流も増大する。また、１メモリプレーンを構成するウェルの面積が大きい場合、同一工程で製造してもデバイスとして特性のばらつきが大きくなる。
【００１１】
そこで、本発明は、１メモリプレーンを複数のウェルに分割して構成させた不揮発性半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するためになされたものであり、本発明の不揮発性半導体メモリ装置は、複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含むデータエリアを１つのウェル内に形成し、そのデータエリアをビット線方向にエリア接続切断手段を介して直列接続して構成されたメモリプレーンと、前記データエリア毎に備えられ、消去対象となったメモリセルが含まれるウェルにウェル電圧を印加するウェル電圧印加手段と、前記消去対象となったメモリセルのゲートにゲート電圧を印加するゲート電圧印加手段と、データ消去要求と、そのデータ消去要求に対応するデータが記憶されたメモリセルの消去アドレス情報とに基づいてデータ消去動作を行う際に、前記消去アドレス情報を含むデータエリアと含まないデータエリアとの接続を切断させ、前記データエリア毎に前記ウェル電圧を印加させるように構成した制御手段とを備えることを特徴とするものである。
【００１３】
また、本発明のデータ消去方法は、複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含むデータエリアを１つのウェル内に形成し、そのデータエリアをビット線方向にエリア接続切断手段を介して直列接続して構成されたメモリプレーンを少なくとも１つ備えた不揮発性半導体メモリ装置におけるデータ消去方法であって、隣り合う前記データエリアの一方にのみ消去対象のデータが含まれる場合、少なくともその消去対象のデータが含まれるデータエリアを構成するウェルにウェル電圧を印加してデータ消去動作を行う前に、前記エリア接続切断手段にその隣り合うデータエリア間の接続を切断させることを特徴とするものである。
【発明の効果】
【００１４】
本発明によれば、メモリプレーンをそれぞれ別のウェルで構成された複数のデータエリアに分割するため、データ消去処理においてイレースディスターブストレスを与える領域を少なくすることができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態におけるフラッシュメモリ１００の構成の一例を示す図である。
【図２】本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリアの構成を示す図である。
【図３】本発明の第１の実施形態におけるフラッシュメモリ１００のスロット（スロット０〜スロット３）の構成を示す図である。
【図４】図３において説明したサブラッチｓｕｂｌａｔの構成の一例を説明する図である。
【図５】本発明の第１の実施形態におけるフラッシュメモリ１００のスロットコントローラ２１の構成の一例を示す図である。
【図６】スルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３に関する真理値表である。
【図７】本発明の第１の実施形態におけるフラッシュメモリ１００の制御部１２を構成するデータエリアデコーダ１４の構成の一例を示す図である。
【図８】本発明の第１の実施形態におけるフラッシュメモリ１００のエリアウェルコントローラＡＷＣの構成の一例を示す図である。
【図９】本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア２の所定のブロックに記憶されたデータを消去する流れを示す図である。
【図１０】本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア２の所定のブロックに記憶されたデータを消去する際の各部の波形図である。
【図１１】本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア１およびデータエリア３の所定のブロックに記憶されたデータを消去する流れを示す図である。
【図１２】本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア１およびデータエリア３のデータ消去対象ブロックに記憶されたデータを消去する際の各部の波形図である。
【図１３】本発明の第１の実施形態におけるフラッシュメモリ１００のマルチエリア動作の流れを示す図である。
【図１４】図１３におけるマルチエリア動作のうちデータエリア２におけるデータ消去動作およびデータエリア３おけるデータ読出し動作に関するフラッシュメモリ１００各部の波形図である。
【図１５】図１３におけるマルチエリア動作のうちデータエリア２におけるデータ消去動作およびデータエリア１おけるデータ書込み動作に関するフラッシュメモリ１００各部の波形図である。
【図１６】本発明の第２の実施形態におけるフラッシュメモリ２００におけるメモリプレーンの構成の一例を示す図である。
【図１７】本発明の第２の実施形態におけるフラッシュメモリ２００のデータエリア２ｔの所定のブロックに記憶されたデータを消去する流れを示す図である。
【図１８】従来におけるＮＡＮＤフラッシュメモリのメモリプレーンを示す図である。
【発明を実施するための形態】
【００１６】
次に、本発明の実施形態について図面を参照して詳細に説明する。以下において本発明の不揮発性半導体メモリ装置がフラッシュメモリである場合について説明するが、これに限るものではなく、その他のメモリについても本発明を適用することができ、そのようなものも本発明の範囲に含まれる。また、以下において「データ消去動作」とは、メモリのデータ消去に関する一連の動作全てを言うものとする。また、「データ消去処理」とは、「データ消去動作」の一過程であるメモリのデータを消去する具体的処理そのものを言うものとする。
【００１７】
＜１．第１の実施形態＞
＜１−１．全体構成＞
図１は、本発明の第１の実施形態におけるフラッシュメモリ１００の構成の一例を示す図である。本発明の第１の実施形態におけるフラッシュメモリ１００は、コマンドデコーダ１０と、Ｉ／Ｏコントローラ１１と、制御部１２と、メモリプレーンＡ０と、ウェル電圧印加部１５と、ＨＶジェネレータ１６と、接地部１７と、Ｘデコーダ１８と、Ｙデコーダ１９と、データレジスタ２０とにより構成されている。
【００１８】
なお、上記フラッシュメモリ１００の構成にさらに（図示しない）メモリプレーンＡ１、メモリプレーンＡ２、…等の複数のメモリプレーンを追加してフラッシュメモリ１００を構成してもよい。
【００１９】
以下においてフラッシュメモリ１００を構成する各部について説明する。コマンドデコーダ１０には、例えばチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、データ消去要求コマンド等のコマンドが入力される。コマンドデコーダ１０は、自身に入力されたコマンドをデコードして、例えばライト信号ＷＲ、リード信号ＲＤ、イレース信号ＥＲＳ等のデコード信号を出力する。
【００２０】
Ｉ／Ｏコントローラ１１は、例えば入出力部ＩＯ０〜ＩＯｎ等において受け付けたデータの入出力を制御するものである。そして、Ｉ／Ｏコントローラ１１は、例えばデータ消去要求に対応するデータが記憶されたメモリセルの位置を表す消去アドレス情報を、アドレス信号ＡＤＤＲとしてデータエリアデコーダ１４に出力する。
【００２１】
制御部１２は、データ消去要求と、そのデータ消去要求に対応する上記消去アドレス情報とに基づいて後述するウェル電圧印加部１５に電圧印加に関する指示である印加指示を与えるものである。なお、データ消去要求は、例えばフラッシュメモリ１００の外部から要求される場合や、フラッシュメモリ１００の内部における各部から要求される場合等様々な態様が想定される。フラッシュメモリ１００の内部からのデータ消去要求として、例えば外部からの所定の要求がフラッシュメモリ１００内の所定の部分で変換されて、データ消去要求になったものが想定されるが、これに限るものではない。その他のフラッシュメモリ１００の内部からのデータ消去要求として、例えば内部の所定部分からの所定の信号をトリガとして、内部の他の部分が発するデータ消去要求も挙げられる。また、制御部１２は、後述するスロットにデータエリア間における接続・切断に関する指示であるエリア接続切断指示をも与える。これについての詳細は後述する。以上のような機能を有する制御部１２は、イレースコントローラ１３と、データエリアデコーダ１４と、スロットコントローラ２１とを少なくとも備える。
【００２２】
なお、上記消去アドレス情報は、データ消去の場合、一度に消去できる単位であるブロックのアドレスとすることが想定されるが、これに限るものではない。すなわち、消去アドレス情報は、消去単位をブロックではなく、別の単位とすればその単位におけるアドレスとなる。以下の説明においては消去単位をブロックとして説明することとする。また、上記印加指示は、後述するように複数の信号（例えば、イレース実行信号ＥＲＩＰ、イレースベリファイ実行信号ＥＲＳＶ、エリア信号ＡＲＥＡ、フラグ信号ＥＦＬＡＧ等）により構成されている。
【００２３】
イレースコントローラ１３は、コマンドデコーダ１０においてデコードされたイレース信号ＥＲＳに基づいてイレース実行信号ＥＲＩＰ、イレースベリファイ実行信号ＥＲＳＶを上記印加指示の１つとしてウェル電圧印加部１５に出力する。なお、イレース信号ＥＲＳは、データ消去動作を開始すべき旨の信号である。また、イレース実行信号ＥＲＩＰは、データ消去動作の一過程であるデータ消去処理を開始すべき旨の信号である。また、イレースベリファイ実行信号ＥＲＳＶは、データ消去動作の一過程であるイレースベリファイを行うべき旨の信号である。
【００２４】
また、データエリアデコーダ１４は、上記説明したようにＩ／Ｏコントローラ１１から供給されたアドレス信号ＡＤＤＲ（ブロックアドレスに相当）をデコードして、そのアドレス信号ＡＤＤＲに対応するデータエリアを特定する。そして、データエリアデコーダ１４は、特定したデータエリアに関する情報であるエリア信号ＡＲＥＡを上記印加指示の１つとしてウェル電圧印加部１５に出力する。なお、エリア信号ＡＲＥＡは、以下に説明するメモリプレーンＡ０を構成するいずれかのデータエリアを表す信号である。
【００２５】
メモリプレーンＡ０は、それぞれデータエリア群（データエリア０〜データエリア３）と、スロット群（スロット０〜スロット３）とを備える。なお、メモリプレーンＡ０は、データエリア群（データエリア０〜データエリア３）と、スロット群（スロット０〜スロット３）と、後述するエリアウェルコントローラＡＷＣ群とにより構成する態様であってもよい。
【００２６】
データエリア群を構成するデータエリア０〜データエリア３は、データを記憶する領域であり、複数のメモリセルをビット線方向に直列接続してなるストリングを少なくとも１つ含んでいる。そして、データエリア０〜データエリア３は、それぞれ別のウェル（Ｗｅｌｌ）により構成されている。また、データエリア０〜データエリア３は、それぞれ同じ記憶容量を持たせる構成が想定される。
【００２７】
データエリア０〜データエリア３のように、同じ記憶容量を持つデータエリアを別のウェルで構成させ、それらのデータエリアを組み合わせて１メモリプレーンを形成させれば、データエリアを追加するだけで様々な容量のフラッシュメモリを形成することができる。すなわち、チョップ品および大容量品への対応が容易である。
【００２８】
また、将来的に、フラッシュメモリの容量が大きくなると、１ウェルで１メモリプレーンを構成する従来のフラッシュメモリでは１メモリプレーンのウェル面積が大きくなり、同一メモリプレーン内で特性のバラツキが発生しやすいことが想定される。一方、本発明によれば、小面積のウェルにより構成されるデータエリアを複数個レイアウトしてフラッシュメモリの容量を大きくするため、同一メモリプレーン内で特性のバラツキが発生しにくい。
【００２９】
なお、メモリセルとして、フローティングゲートを有するＭＯＳトランジスタが想定されるが、これに限るものではない。その他の態様のトランジスタも可能な限りで本発明におけるメモリセルとして適用できる。
【００３０】
以上のように構成されたデータエリア０〜データエリア３は、スロット０〜スロット３を介してビット線ＢＬ方向へ直列接続された態様になっている。なお、ここで言うビット線は、図２で説明するメインデータ線ＭＤＬがデータエリアに含まれる場合、それらをも適宜含む広い概念のものである。また、図１においてデータエリアは４つあるが、これに限るものではなく、少なくとも２つ以上あればよい。データエリア内部の構造については図２において別途説明する。
【００３１】
ウェル電圧印加部１５は、データエリア毎に設けられ、印加指示に基づいてデータエリアを構成するウェルにウェル電圧を印加するものである。印加指示は、上記説明したように制御部１２から与えられる電圧印加に関する指示である。また、印加指示に、さらにスロット群から与えられる指示も含ませるようにしてもよい。この場合、ウェル電圧印加部１５は、制御部１２およびスロット群から印加指示を受けて、１つまたは複数のデータエリアにウェル電圧を印加する。
【００３２】
なお、「ウェル電圧」とは、ストリング中のメモリセルに記憶されたデータを消去する際にそのメモリセルが含まれるウェルに印加する電圧をいうものとする。このウェル電圧は例えば約１５（ｖ）の電圧が想定され、ＨＶジェネレータ１６において生成されて供給される。
【００３３】
ウェル電圧印加部１５は、例えばエリアウェルコントローラＡＷＣ（Ａｒｅａ  Ｗｅｌｌ  Ｃｏｎｔｒｏｌｌｅｒ）群（ＡＷＣ０〜ＡＷＣ３）と、ＨＶジェネレータ１６と、接地部１７とを備える。ＨＶジェネレータ１６は、上記説明したようにウェル電圧を供給するものである。接地部１７は、接地電圧Ｖｓｓを供給するものである。
【００３４】
エリアウェルコントローラＡＷＣ群を構成するＡＷＣ０〜ＡＷＣ３は、それぞれ制御部１２およびスロット０〜スロット３等からの印加指示に基づいて、データエリアにウェル電圧を印加することを許可するものである（電圧印加許可手段に対応）。また、ＡＷＣ０〜ＡＷＣ３は、それぞれデータエリア０〜データエリア３に設けられている。そして、ＡＷＣ０〜ＡＷＣ３は、それぞれ自身が設けられたデータエリアを構成するウェルの電圧印加に関する許可を管轄する。
【００３５】
図１においてＡＷＣ０〜ＡＷＣ３は、それぞれＨＶジェネレータ１６および、接地部１７と接続されている。そして、ＡＷＣ０〜ＡＷＣ３における電圧印加の許可態様は、例えば以下のような態様が挙げられる。すなわち、ＡＷＣ０〜ＡＷＣ３は、ウェル電圧を印加することを許可した場合、ＨＶジェネレータ１６から供給されるウェル電圧を選択してデータエリアを構成するウェルに印加する。一方、ＡＷＣ０〜ＡＷＣ３は、ウェル電圧を印加することを許可しない場合、接地部１７における接地電圧Ｖｓｓを選択してデータエリアを構成するウェルに印加する。
【００３６】
ＡＷＣ０〜ＡＷＣ３における上記許可の基準は、例えば以下のような基準が挙げられる。ＡＷＣ０〜ＡＷＣ３は、例えば自身が管轄するデータエリアに消去対象のデータが記憶されたブロックが含まれる場合、ウェル電圧の印加を許可する。一方、ＡＷＣ０〜ＡＷＣ３は、例えば自身が管轄するデータエリアに消去対象のデータが記憶されたブロックが含まれない場合、ウェル電圧の印加を許可せず、接地電圧Ｖｓｓを印加する。
【００３７】
なお、イレースコントローラ１３およびデータエリアデコーダ１４からの印加指示は、イレース実行信号ＥＲＩＰ、イレースベリファイ実行信号ＥＲＳＶ、エリア信号ＡＲＥＡとしてＡＷＣ０〜ＡＷＣ３に送られる。また、スロット０〜スロット３からの印加指示は、後述するイレースベリファイした結果を表す旨のフラグ信号であるＥＦＬＡＧ信号として、ＡＷＣ０〜ＡＷＣ３に送られる。
【００３８】
ＡＷＣ０〜ＡＷＣ３は、それぞれデータエリア０〜データエリア３に対してのみウェル電圧または接地電圧Ｖｓｓを印加できればよく、それを実現できる範囲でデータエリア０〜データエリア３およびＡＷＣ０〜ＡＷＣ３のフラッシュメモリ１００中におけるレイアウトが決定される。そのレイアウトとして、例えば、図１に示すようにデータエリア中のビット線ＢＬ方向の左右方向Ｄ（例えば、ワード線ＷＬが伸びる方向）の所定の位置（図１では、データエリアの横）にＡＷＣ０〜ＡＷＣ３を配置させる態様が挙げられる。従来、フラッシュメモリにおいてＡＷＣ０〜ＡＷＣ３に相当するものは、メモリプレーンＡ０の上部、または下部に位置していた。本発明のようにＡＷＣ０〜ＡＷＣ３をレイアウトすれば、メモリプレーンＡ０の上下部分に様々な周辺回路を配置させることが容易になり、回路レイアウトの自由度が向上する。なお、データエリア中のビット線ＢＬ方向の左右方向は、左右方向Ｄに限るものではなく、２次元または３次元的に左右方向Ｄと所定角度を成す方向をも含む。
【００３９】
この場合、ＡＷＣ０〜ＡＷＣ３とデータエリア０〜データエリア３とを電気的に接続する金属層（ＡＲＲＰＷ  ｌｉｎｅ）は、それぞれデータエリア０〜データエリア３中のビット線ＢＬ方向の左右方向Ｄ（例えば、ワード線ＷＬが伸びる方向）に配置される。ＡＷＣ０〜ＡＷＣ３とデータエリア０〜データエリア３とは、金属層（ＡＲＲＰＷ  ｌｉｎｅ）からデータエリア０〜データエリア３を構成するウェルの層に所定間隔でコンタクトを落とすことにより電気的に接続される。なお、上記金属層（ＡＲＲＰＷ  ｌｉｎｅ）におけるビット線ＢＬ方向の左右方向も、左右方向Ｄに限るものではなく、２次元または３次元的に左右方向Ｄと所定角度を成す方向をも含む。
【００４０】
スロット群を構成するスロット０〜スロット３は、詳細は後述するが、例えば隣り合うデータエリア間の接続・切断を行ったり（エリア接続切断手段に対応）、データ消去対象ブロックに記憶されたデータが消去されているか否かの確認を行うイレースベリファイを行ったり（ベリファイ手段に対応）するものである。このようなスロット０〜スロット３の動作は、制御部１２のスロットコントローラ２１により制御される。
【００４１】
スロット群を構成するスロット０〜スロット３は、上記のように隣り合うデータエリア間の接続・切断を行うことができる。消去対象となるデータを含まず、ウェル電圧を印加する必要のないデータエリアがある場合、スロット０〜スロット３はそのデータエリアに余計なイレースディスターブストレスをかけないようデータエリア間の接続を適宜切断する。本発明においてデータ消去動作は、原則として他のデータエリアと接続することなく行うことができる。このため、スロット０〜スロット３によるデータエリア間の接続態様は、例えば原則としてデータエリア間の接続を切断した状態しておく態様が想定される。そして、信号の供給やデータの転送等でデータエリア間の接続が必要になる場合に限って、スロット０〜スロット３にデータエリア間を接続させるようにする。以上のデータエリア間の接続態様は、一例であってその他の態様も可能な限り本発明に含まれる。
【００４２】
そして、メモリプレーンＡ０においてスロット０〜スロット３は、それぞれデータエリア０〜データエリア３の下端部に備えられている。このようなタイプのスロットを以下において適宜ボトムスロットと呼ぶこととする。また、上記説明したようにデータエリア０〜データエリア３は、ビット線方向に直列接続されている。このため、スロット３は、データエリア３とデータエリア２との間に位置する。また、スロット２は、データエリア２とデータエリア１との間に位置する。また、スロット１は、データエリア１とデータエリア０との間に位置する。また、スロット０は、メモリプレーンＡ０の最下端に位置する。
【００４３】
Ｘデコーダ１８は、アドレス信号ＡＤＤＲ、エリア信号ＡＲＥＡ、イレース実行信号ＥＲＩＰ、イレースベリファイ実行信号ＥＲＳＶに基づいてそれらの信号に対応するデータエリア内のブロックに対応するワード線ＷＬを選択して所定の電圧を印加する（ゲート電圧印加手段に対応）。データ消去対象ブロックに対応するワード線ＷＬには、メモリセルに記憶されたデータを消去する際にそのメモリセルのゲートに印加する電圧であるゲート電圧（例えば、１〜２ｖ）が印加される。それ以外のワード線ＷＬは、フローティングにする。
【００４４】
Ｙデコーダ１９は、アドレス信号ＡＤＤＲ、エリア信号ＡＲＥＡ等に基づいてデータエリア０〜データエリア３におけるビット線の選択を行う。なお、ここで言うビット線は、図２で説明するメインデータ線ＭＤＬがデータエリアに含まれる場合、それらをも適宜含む広い概念のものである。そして、データの読み出し時には、Ｙデコーダ１９により選択されたビット線を通じて読み出されたデータは、それぞれデータレジスタ２０に保持される。このデータレジスタ２０に保持されたデータは、Ｉ／Ｏコントローラ１１を通じて外部に出力される。
【００４５】
＜１−２．データエリア構成＞
図２は、本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリアの構成を示す図である。図２（ａ）は、データエリアに含まれるストリングの構成を示す図である。データエリアに含まれるストリングは、メモリセルＭ０、Ｍ１、…を直列接続し、その両端に選択トランジスタＳＧＤおよびＳＧＳを接続して構成される。メモリセルＭ０、Ｍ１、…のゲートには、それぞれワード線ＷＬ０、ＷＬ１、…が接続されている。また、選択トランジスタＳＧＤのゲートは、選択信号線ＳＥＬＤに接続される。また、選択トランジスタＳＧＳのゲートは、選択信号線ＳＥＬＳに接続される。
【００４６】
なお、メモリセルとして、フローティングゲートを有するＭＯＳトランジスタが想定されるが、これに限るものではない。その他の態様のトランジスタも可能な限りで本発明におけるメモリセルとして適用できる。また、選択トランジスタＳＧＤおよびＳＧＳは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。
【００４７】
図２（ｂ）は、図２（ａ）に示したストリングを複数接続して構成したサブデータエリアラインの構成の一例を示す図である。サブデータエリアラインは、少なくとも１つのストリングと、ビット線ＢＬと、共通ソース線ＡＲＶＳＳとを備える。そして、ストリングにおける選択トランジスタＳＧＤのドレインはビット線ＢＬに接続し、ストリングにおける選択トランジスタＳＧＳのソースは共通ソース線ＡＲＶＳＳに接続する。少なくとも１つのストリングとビット線ＢＬと共通ソース線ＡＲＶＳＳとを以上のように接続することにより、サブデータエリアラインは構成される。
【００４８】
複数のストリングによりサブデータエリアラインを構成する場合、図２（ｂ）に示すように複数のストリングＳ０、Ｓ１、Ｓ２、…は直列に接続される。この際、例えばストリングＳ０およびストリングＳ１における選択トランジスタＳＧＳ同士が隣り合うようにストリングＳ０およびストリングＳ１を配置して、選択トランジスタＳＧＳにおけるソースを同一の共通ソース線ＡＲＶＳＳ０に接続させる。
【００４９】
そして、ストリングＳ１と隣り合うストリングＳ２の場合、ストリングＳ１およびストリングＳ２における選択トランジスタＳＧＤ同士が隣り合うようにストリングＳ１およびストリングＳ２を配置して、それぞれの選択トランジスタＳＧＤにおけるドレインをビット線ＢＬに接続させる。ストリングＳ２と隣り合う（図示しない）ストリングＳ３も、上記ストリングＳ０とストリングＳ１との接続態様と同様の態様にて接続する。それ以降についても、上記説明したような接続態様にて接続する。このようにして形成されたサブデータエリアラインを行方向に並列に複数配置させて図１におけるデータエリアを構成させてもよい。この場合、各サブデータエリアライン中において同一の位置にある選択トランジスタやメモリセルが同一の行に並列に並ぶように、各サブデータエリアラインは配置される。そして、ある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）や選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。
【００５０】
なお、複数のストリングの接続態様は、上記の態様に限るものではなく、それ以外の態様も可能な限り本発明に含まれる。また、図１において説明したブロックは、図２（ｂ）に示すストリングＳ２と、ストリングＳ２と同一行に並ぶ（図示しない）ストリングにより構成されている。そして、ワード線ＷＬ０〜ＷＬｎは、同一行に並んだストリングを構成するメモリセルのゲートのそれぞれに接続されている。
【００５１】
図２（ｃ）は、図２（ｂ）に示すサブデータエリアラインを用いて構成したデータエリアの構成の一例を示す図である。データエリアは、少なくとも１つのメインデータ線ＭＤＬと、少なくとも２つのサブデータエリアラインと、サブデータエリアラインのそれぞれに対応するサブ選択トランジスタＳＳＥＬとを備える。メインデータ線ＭＤＬは、スロット０〜スロット３を介してデータエリア０〜データエリア３を貫き、図１に示すデータレジスタ２０と接続されている。このメインデータ線ＭＤＬの役割の一例を以下に示す。メインデータ線ＭＤＬは、データレジスタ２０に保持されたデータをメモリプレーンＡ０のいずれかの場所に転送する際、データ転送線となる。また、メインデータ線ＭＤＬは、メモリプレーンＡ０のいずれかの場所に記憶されたデータをデータレジスタ２０に出力する際、データ転送線となる。また、メインデータ線ＭＤＬは、例えばプリチャージ回路により所定のサブデータエリアラインのビット線ＢＬをプリチャージする際、電荷供給線となる。また、メインデータ線ＭＤＬは、例えば所定のサブデータエリアラインのビット線ＢＬをディスチャージする際、電荷放出線となる。
【００５２】
また、サブ選択トランジスタＳＳＥＬは、サブデータエリアラインのビット線ＢＬおよびメインデータ線ＭＤＬに接続され、メインデータ線ＭＤＬとサブデータエリアラインとの接続・切断を行う。サブデータエリアラインにおけるデータの入出力や、ビット線ＢＬのプリチャージ・ディスチャージは、サブ選択トランジスタＳＳＥＬをオンさせて、メインデータ線ＭＤＬとサブデータエリアラインとを接続させることにより行う。
【００５３】
また、サブ選択トランジスタＳＳＥＬは、サブデータエリアラインのビット線ＢＬの上流側ＢＬｕとメインデータ線ＭＤＬとを接続させるものと、サブデータエリアラインのビット線ＢＬの下流側ＢＬｄとメインデータ線ＭＤＬとを接続させるものとが少なくとも１つずつある。なお、サブデータエリアラインのビット線ＢＬの上流側ＢＬｕとは、例えばサブデータエリアラインにおける最上段の選択トランジスタＳＧＤとビット線ＢＬとの接続点よりも上流側を指す。また、サブデータエリアラインのビット線ＢＬの下流側ＢＬｄとは、例えばサブデータエリアラインにおける最下段の選択トランジスタＳＧＤ（又は選択トランジスタＳＧＳ）とビット線ＢＬとの接続点よりも下流側を指す。
【００５４】
なお、サブ選択トランジスタＳＳＥＬは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。
【００５５】
図２（ｃ）に示したデータエリア要素１は、サブデータエリアラインを用いて構成したデータエリアの最小構成である。データエリア要素１は、メインデータ線ＭＤＬと、サブデータエリアラインＳＡＬ１およびサブデータエリアラインＳＡＬ２と、サブ選択トランジスタＳＳＥＬｏｕ０とサブ選択トランジスタＳＳＥＬｅｕ０とから構成される。サブデータエリアラインＳＡＬ１は、サブ選択トランジスタＳＳＥＬｏｕ０を介してメインデータ線ＭＤＬから分岐した態様になっている。また、サブデータエリアラインＳＡＬ２は、サブ選択トランジスタＳＳＥＬｅｕ０を介してメインデータ線ＭＤＬから分岐した態様になっている。
【００５６】
サブ選択トランジスタＳＳＥＬｏｕ０は、サブデータエリアラインＳＡＬ１の上側に位置してサブデータエリアラインＳＡＬ１の上側からメインデータ線ＭＤＬとサブデータエリアラインＳＡＬ１のビット線ＢＬとを接続している。すなわち、サブ選択トランジスタＳＳＥＬｏｕ０は、サブデータエリアラインＳＡＬ１のビット線ＢＬの上流側ＢＬｕとメインデータ線ＭＤＬとを接続している。また、サブ選択トランジスタＳＳＥＬｅｕ０は、サブデータエリアラインＳＡＬ２の下側に位置してサブデータエリアラインＳＡＬ２の下側からメインデータ線ＭＤＬとサブデータエリアラインＳＡＬ２のビット線ＢＬとを接続している。すなわち、サブ選択トランジスタＳＳＥＬｅｕ０は、サブデータエリアラインＳＡＬ２のビット線ＢＬの下流側ＢＬｄとメインデータ線ＭＤＬとを接続している。
【００５７】
上記サブデータエリアラインＳＡＬ１において別の捉え方をすると、サブデータエリアラインＳＡＬ１は、サブ選択トランジスタＳＳＥＬｏｕ０を介してメインデータ線ＭＤＬの上流側から下流側に向かって分岐していると捉えられる。また、上記サブデータエリアラインＳＡＬ２において別の捉え方をすると、サブデータエリアラインＳＡＬ２は、サブ選択トランジスタＳＳＥＬｅｕ０を介してメインデータ線ＭＤＬの下流側から上流側に向かって分岐していると捉えてもよい。すなわち、サブデータエリアラインの一方はサブ選択トランジスタＳＳＥＬを介してメインデータ線ＭＤＬの上流側から下流側に向かって分岐し、サブデータエリアラインの他方はサブ選択トランジスタＳＳＥＬを介してメインデータ線ＭＤＬの下流側から上流側に向かって分岐していると捉えられる。
【００５８】
データエリア要素１のような構成にすれば、サブ選択トランジスタＳＳＥＬｏｕ０とサブ選択トランジスタＳＳＥＬｅｕ０のいずれか一方、または両方をオンさせれば、メインデータ線ＭＤＬとビット線ＢＬ（サブデータエリアライン）が接続される。サブ選択トランジスタＳＳＥＬをオンさせてメインデータ線ＭＤＬとビット線ＢＬとを接続したものが、従来のビット線と看做せる。
【００５９】
図２（ｃ）に示したデータエリア要素２は、データエリア要素１を並列に接続した態様をしている。すなわち、データエリア要素２は、データエリア要素１にさらにサブデータエリアラインＳＡＬ３およびサブデータエリアラインＳＡＬ４と、サブ選択トランジスタＳＳＥＬｏｕ１とサブ選択トランジスタＳＳＥＬｅｕ１とを追加した態様になっている。そして、サブデータエリアラインＳＡＬ３およびサブデータエリアラインＳＡＬ４と、サブ選択トランジスタＳＳＥＬｏｕ１とサブ選択トランジスタＳＳＥＬｅｕ１との位置関係および接続態様は、データエリア要素１におけるサブデータエリアラインＳＡＬ１およびサブデータエリアラインＳＡＬ２と、サブ選択トランジスタＳＳＥＬｏｕ０とサブ選択トランジスタＳＳＥＬｅｕ０との位置関係および接続態様と同様である。データエリア要素２と直列に接続されたデータエリア要素３（サブデータエリアラインＳＡＬ５〜ＳＡＬ８、サブ選択トランジスタＳＳＥＬｅｌ０、ＳＳＥＬｅｌ１、ＳＳＥＬｏｌ０、ＳＳＥＬｏｌ１）もデータエリア要素２と同様の態様である。メインデータ線ＭＤＬは、図２において図示していないが、並列に複数並んでおり、メインデータＭＤＬ毎に複数のサブデータエリアラインが分岐した態様（データエリア要素２、またはデータエリア要素３）になっている。また、サブデータエリアラインは、各サブデータエリアライン中において同一の位置にある選択トランジスタやメモリセルが同一の行に並列に並ぶように、並列に配置された態様になっている。そして、ある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）や選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。図２においては、サブデータエリアラインＳＡＬ１〜ＳＡＬ４、並びにサブデータエリアラインＳＡＬ５〜ＳＡＬ８が以上説明したような態様で配置されている。サブデータエリアラインＳＡＬ１〜ＳＡＬ４、並びにサブデータエリアラインＳＡＬ５〜ＳＡＬ８と同一行に並列に配置される（図示しない）他のメインデータ線ＭＤＬに対応するサブデータエリアラインについても上記と同様に配置される。
【００６０】
また、サブセレクトトランジスタは、例えばデータエリア要素２が並列に並んでいる場合、各データエリア要素２中において同一の位置にあるサブセレクトトランジスタが同一の行に並列に並ぶように配置される。すなわち、あるデータエリア要素中において同様の位置にあるサブセレクトトランジスタは、同一の行に並列に並ぶように配置される。図２においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ０（ＳＳＥＬｅｌ０）に対応するセレクトトランジスタは、同一行に並列に配置される。また、図２においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ１（ＳＳＥＬｅｌ１）に対応するセレクトトランジスタは、同一行に並列に配置される。また、図２においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ０（ＳＳＥＬｏｌ０）に対応するセレクトトランジスタは、同一行に並列に配置される。また、図２においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ１（ＳＳＥＬｏｌ１）に対応するセレクトトランジスタは、同一行に並列に配置される。そして、ある行に並んだ全てのサブセレクトトランジスタは、その行に対応する選択信号線と自身のゲートにおいて接続される。
【００６１】
データエリアを構成するデータエリア要素は、その他の態様も想定することができる。その他のデータエリア要素の態様として、例えば、データエリア要素２からサブデータエリアラインＳＡＬ４およびサブ選択トランジスタＳＳＥＬｅｕ１を取り除いて、サブデータエリアラインの上側からサブデータエリアラインとメインデータ線ＭＤＬとを接続させる態様を２つにし、サブデータエリアラインの下側からサブデータエリアラインとメインデータ線ＭＤＬとを接続させる態様を１つにした態様が挙げられる。
【００６２】
図２（ｃ）においてデータエリアは、データエリア要素２のような態様の構成を複数直列に接続した態様になっているが、これに限るものではない。すなわち、データエリアは、以上において説明した様々なデータエリア要素を組み合わせて構成させてもよい。また、上記説明したように図２（ｂ）に示したサブデータエリアラインをそのままデータエリアとして用いてもよい。以上説明したようなデータエリア要素１、データエリア要素２等を組み合わせることにより様々なデータエリアを実現することができる。データエリアを図２（ｃ）に示す構成にすれば、サブ選択トランジスタＳＳＥＬのオン・オフによりサブデータエリアラインとメインデータ線ＭＤＬとの接続を制御することができる。そして、サブデータエリアラインとメインデータ線ＭＤＬとの接続を制御することができれば、メインデータ線ＭＤＬにかかる負荷を低減することができる。
【００６３】
なお、以下においてデータエリアは、メインデータ線ＭＤＬと、少なくとも２つのサブデータエリアラインと、サブデータエリアラインのそれぞれに対応するサブ選択トランジスタＳＳＥＬとを備えた態様のものを行方向に複数配置させたものとして説明するが、データエリアが上記以外の態様であっても以下に説明することは同様に適用することができる。
【００６４】
＜１−３．スロットの構成＞
図３は、本発明の第１の実施形態におけるフラッシュメモリ１００のスロット（スロット０〜スロット３）の構成を示す図である。スロットの構成として、２通り示す。図３（ａ）は、そのうちの１つのスロット２２ａの構成を示す図である。
【００６５】
スロット２２ａは、上記説明したように隣り合うデータエリア間の接続・切断を行ったり、データ消去対象ブロックに記憶されたデータが消去されているか否かの確認を行うイレースベリファイを行ったりするものである。そのスロット２２ａは、スルー選択トランジスタＴＳＬ２２ａと、サブラッチ選択トランジスタＳＬＳＥＬ２２ａと、サブラッチｓｕｂｌａｔ２２ａとを備える。なお、上記スルー選択トランジスタＴＳＬ２２ａと、サブラッチ選択トランジスタＳＬＳＥＬ２２ａと、サブラッチｓｕｂｌａｔ２２ａとは、メインデータ線ＭＤＬ毎に設けられる。データエリアＮおよびデータエリア（Ｎ＋１）においてメインデータ線ＭＤＬが並列に複数並んでいる場合、スロット２２ａにおいても上記スルー選択トランジスタＴＳＬ２２ａと、サブラッチ選択トランジスタＳＬＳＥＬ２２ａと、サブラッチｓｕｂｌａｔ２２ａも同様に並列に並んだ態様になることが想定される。また、スロット２２ａは、１つのウェルで構成させることが想定される。また、スロット２２ａを構成する要素のうち、例えばサブラッチ選択トランジスタＳＬＳＥＬ２２ａと、サブラッチｓｕｂｌａｔ２２ａとを１つのウェルで構成させるような態様・その他の態様も本発明に含まれる。
【００６６】
スルー選択トランジスタＴＳＬ２２ａは、隣り合うデータエリア（データエリアＮおよびデータエリア（Ｎ＋１））間の接続・切断を行うトランジスタであり、メインデータ線ＭＤＬに接続されている。スルー選択トランジスタＴＳＬ２２ａは、制御部１２のスロットコントローラ２１によりオン・オフ制御されてデータエリアＮとデータエリア（Ｎ＋１）との接続・切断を行う。なお、スルー選択トランジスタＴＳＬ２２ａは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。また、メインデータ線ＭＤＬ毎にスルー選択トランジスタＴＳＬ２２ａが複数並列に配置された場合、スロットコントローラ２１によりそれら複数のスルー選択トランジスタＴＳＬ２２ａは制御される。この場合、例えばスロットコントローラ２１から伸びるスルー選択トランジスタ制御信号線を各スルー選択トランジスタＴＳＬ２２ａのゲートに共通に接続させておけば、各スルー選択トランジスタＴＳＬ２２ａを同時にオン・オフさせることができるが、この態様に限るものではなく、その他の態様であってもよい。
【００６７】
スルー選択トランジスタＴＳＬ２２ａによる隣り合うデータエリア間の接続・切断は以下のように行うことが想定される。なお、隣り合うデータエリアであるデータエリアＮおよびデータエリア（Ｎ＋１）のうちデータエリア（Ｎ＋１）にデータ消去対象ブロックが含まれていて、データエリアＮにデータ消去対象ブロックが含まれていないものとする。
【００６８】
スルー選択トランジスタＴＳＬ２２ａは、原則としてオフ状態にして隣り合うデータエリア間の接続を切断しておく。そして、データエリア（Ｎ＋１）にウェル電圧を印加する時以外で、かつデータエリアＮより下のデータエリアや周辺回路との接続が必要な場合にのみスルー選択トランジスタＴＳＬ２２ａをオンにする。
【００６９】
また、スルー選択トランジスタＴＳＬ２２ａによる隣り合うデータエリア間の接続・切断の態様がその他の態様であっても、少なくともデータエリア（Ｎ＋１）を構成するウェルにウェル電圧が印加される時にスルー選択トランジスタＴＳＬ２２ａをオフにする。これにより、上記と同様にデータエリア（Ｎ＋１）に印加されたウェル電圧がデータエリアＮにイレースディスターブストレスを与えずに済む。
【００７０】
一方、上記ウェル電圧を印加する時以外や、隣り合うデータエリアであるデータエリアＮとデータエリア（Ｎ＋１）の両方にデータ消去対象ブロックが含まれている場合や、データエリアＮとデータエリア（Ｎ＋１）の両方にデータ消去対象ブロックが含まれていない場合、スルー選択トランジスタＴＳＬ２２ａは、その他の処理において必要に応じてオン・オフされる。
【００７１】
以上のように、本発明には、データエリアを構成するウェルに印加された高電圧のウェル電圧が、データ消去に無関係な他のデータエリアを構成するウェルにイレースディスターブストレスを与えないという優れた効果ある。また、本発明によれば、複数のデータエリア群等により構成された領域全体を１つのメモリプレーンとして見た場合、データ消去に無関係なデータエリアにはイレースディスターブストレスがかからないため、メモリプレーン全体として見るとデータ消去に伴うイレースディスターブストレスを軽減したと見做せる。また、本発明によれば、仮にある１つのデータエリアを構成するウェルまたはメインデータ線ＭＤＬにノイズが乗ったとしても、データエリア間の接続を切断することにより他のデータエリアに与えるノイズの影響を遮断することができる。
【００７２】
サブラッチ選択トランジスタＳＬＳＥＬ２２ａは、メインデータ線ＭＤＬとサブラッチｓｕｂｌａｔ２２ａとの間に接続されており、サブラッチｓｕｂｌａｔ２２ａとデータエリア（Ｎ＋１）（または、メインデータ線ＭＤＬ）との接続・切断を行うトランジスタである。サブラッチ選択トランジスタＳＬＳＥＬ２２ａは、制御部１２のスロットコントローラ２１によりオン・オフ制御されてサブラッチｓｕｂｌａｔ２２ａとデータエリア（Ｎ＋１）（または、メインデータ線ＭＤＬ）との接続・切断を行う。なお、サブラッチ選択トランジスタＳＬＳＥＬ２２ａは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。また、メインデータ線ＭＤＬ毎にサブラッチ選択トランジスタＳＬＳＥＬ２２ａが複数並列に配置された場合、スロットコントローラ２１によりそれら複数のサブラッチ選択トランジスタＳＬＳＥＬ２２ａは制御される。この場合、例えばスロットコントローラ２１から伸びるサブラッチ選択トランジスタ制御信号線を各サブラッチ選択トランジスタＳＬＳＥＬ２２ａのゲートに共通に接続させておけば、各サブラッチ選択トランジスタＳＬＳＥＬ２２ａを同時にオン・オフさせることができるが、この態様に限るものではなく、その他の態様であってもよい。
【００７３】
サブラッチ選択トランジスタＳＬＳＥＬ２２ａによるサブラッチｓｕｂｌａｔ２２ａとデータエリア（Ｎ＋１）との接続・切断は以下のように行うことが想定される。サブラッチ選択トランジスタＳＬＳＥＬ２２ａは、原則としてオフ状態にしてサブラッチｓｕｂｌａｔ２２ａとデータエリア（Ｎ＋１）との接続を切断しておく。そして、イレースベリファイを行う時等のサブラッチｓｕｂｌａｔ２２ａが何らかの処理を行う時のみサブラッチ選択トランジスタＳＬＳＥＬ２２ａをオンにする。
【００７４】
また、サブラッチ選択トランジスタＳＬＳＥＬ２２ａによる隣り合うデータエリア間の接続・切断の態様がその他の態様であっても、少なくともデータエリア（Ｎ＋１）を構成するウェルにウェル電圧が印加される時にサブラッチ選択トランジスタＳＬＳＥＬ２２ａをオフにする。これにより、上記と同様にデータエリア（Ｎ＋１）に印加されたウェル電圧がサブラッチｓｕｂｌａｔ２２ａにイレースディスターブストレスを与えずに済む。
【００７５】
サブラッチｓｕｂｌａｔ２２ａは、主としてデータ消去対象ブロックに記憶されたデータが消去されているか否かの確認を行うイレースベリファイを行うものである。以下にサブラッチｓｕｂｌａｔ２２ａによるイレースベリファイの流れを説明する。なお、サブラッチｓｕｂｌａｔ２２ａによるイレースベリファイが行われる際、スルー選択トランジスタＴＳＬ２２ａは原則としてオフにしておく。
【００７６】
イレースベリファイが行われる際、ブロックを構成する読み出し対象のメモリセルのゲートに、Ｘデコーダ１８によりベリファイ電圧（例えば、１〜２ｖ）が印加される。ブロックを構成するその他のメモリセルのゲートには、Ｘデコーダ１８により通常の読み出し電圧（例えば、２ｖ〜３ｖ）よりも高いオン電圧（例えば、６ｖ程度）が印加される。また、サブラッチｓｕｂｌａｔ２２ａは、ブロックに接続されたビット線ＢＬやメインデータ線ＭＤＬのプリチャージを行う。これにより、読み出し対象のメモリセルに記憶されたデータが読み出される。イレースベリファイにおいては、以上の読み出しがブロックを構成する全てのメモリセルに対して行われる。なお、上記とは違って別途設けられたプリチャージ回路でメインデータ線ＭＤＬを通じた上記プリチャージを行う場合、適宜スルー選択トランジスタＴＳＬ２２ａを含むスルー選択トランジスタＴＳＬをオンさせる。
【００７７】
この際、サブラッチ選択トランジスタＳＬＳＥＬ２２ａはオンとなり、その読み出されたメモリセルのデータはサブラッチｓｕｂｌａｔ２２ａに供給される。また、この際、スルー選択トランジスタＴＳＬ２２ａはオフのままである。そして、サブラッチｓｕｂｌａｔ２２ａにおいてデータが検出されれば、そのメモリセルにおけるデータは消去状態にあることになる。一方、サブラッチｓｕｂｌａｔ２２ａにおいてデータが検出されなければ、そのメモリセルにおけるデータは消去状態でないことになる。
【００７８】
図３（ｂ）は、他のスロット２２ｂの構成を示す図である。スロット２２ｂも、上記説明したように隣り合うデータエリア間の接続・切断を行ったり、データ消去対象ブロックに記憶されたデータが消去されているか否かの確認を行うイレースベリファイを行ったりするものであり、スルー選択トランジスタＴＳＬ２２ｂおよびＴＳＬ２２ｃと、サブラッチ選択トランジスタＳＬＳＥＬ２２ｂおよびＳＬＳＥＬ２２ｃと、サブラッチｓｕｂｌａｔ２２ｂおよびｓｕｂｌａｔ２２ｃとを備える。
【００７９】
なお、スロット２２ｂは、スルー選択トランジスタＴＳＬ、サブラッチ選択トランジスタＳＬＳＥＬおよびサブラッチｓｕｂｌａｔをそれぞれ２つ備えた態様であり、このようなスロットの構成も本発明の範囲に含まれる。また、スロット２２ｂは、スルー選択トランジスタＴＳＬと、サブラッチ選択トランジスタＳＬＳＥＬおよびサブラッチｓｕｂｌａｔとを直列に接続しているが、このようなスロットの構成も本発明の範囲に含まれる。そして、スロットの構成は、以上のものに限るものではなく、その他複数のスルー選択トランジスタＴＳＬおよびサブラッチｓｕｂｌａｔを直列・並列等の様々な態様で接続させたものも本発明の範囲に含まれる。ただし、どのようにスロットを構成してもスロット２２ａで説明したようなイレースディスターブストレスを他のデータエリアやサブラッチｓｕｂｌａｔに与えないような制御を行わせる。
【００８０】
図４は、図３において説明したサブラッチｓｕｂｌａｔの構成の一例を説明する図である。図４（ａ）は、１ビットのメモリセルのイレースベリファイを行うサブラッチ回路２３を示す図である。また、図４（ｂ）は、ベリファイパス検出回路２３ｊを示す図である。図３に示したサブラッチｓｕｂｌａｔには、少なくともイレースベリファイを行うブロックの全ビット数分のサブラッチ回路２３および、ベリファイパス検出回路２３ｊが含まれる。
【００８１】
図４（ａ）に示すサブラッチ回路２３は、インバータ２３ａおよび２３ｂをループ状に接続して構成されたラッチ部２３ｃと、ＮチャンネルＭＯＳトランジスタ２３ｄおよび２３ｅから構成されるデータ検出部２３ｆと、ＮチャンネルＭＯＳトランジスタにより構成されたリセットトランジスタ２３ｇと、ＰチャンネルＭＯＳトランジスタにより構成されたプリチャージトランジスタ２３ｈと、ＮチャンネルＭＯＳトランジスタにより構成されたベリファイ結果検出トランジスタ２３ｉと、ＮチャンネルＭＯＳトランジスタにより構成されたラッチ出力トランジスタ２３ｎとを備える。
【００８２】
リセットトランジスタ２３ｇは、ラッチ部２３ｃのラッチ状態をリセットするものである。リセットトランジスタ２３ｇは、ドレインがラッチ部２３の出力ＬＡＴＮに接続されており、ソースが接地されている。したがって、リセットトランジスタ２３ｇのゲートにハイレベルのリセット信号ＲＳＴが供給されると、リセットトランジスタ２３ｇはオンしてＬＡＴＮはローレベルになり、ＬＡＴＰはハイレベルになる。これがラッチ部２３ｃの初期状態である。
【００８３】
プリチャージトランジスタ２３ｈは、ドレインが電源Ｖｃｃに接続されており、ソースがサブラッチ選択トランジスタＳＬＳＥＬを介してスルー選択トランジスタＴＳＬ、またはメインデータ線ＭＤＬに接続されている。プリチャージトランジスタ２３ｈのゲートにプリチャージ信号ＰＣＨＲＢが供給されると、プリチャージトランジスタ２３ｈはオンして、メインデータ線ＭＤＬやビット線ＢＬのプリチャージを行う。
【００８４】
ラッチ出力トランジスタ２３ｎは、ドレインがラッチ部２３の出力ＬＡＴＮに接続されており、ソースがサブラッチ選択トランジスタＳＬＳＥＬを介してスルー選択トランジスタＴＳＬ、またはメインデータ線ＭＤＬに接続されている。ラッチ出力トランジスタ２３ｎのゲートにラッチ出力信号ＬＴ＿ＯＵＴが供給されると、ラッチ出力トランジスタ２３ｎはオンして、ラッチ部２３ｃにラッチされたデータをメインデータ線ＭＤＬやビット線ＢＬ等に出力する。
【００８５】
ＭＯＳトランジスタ２３ｄのゲートは、サブラッチ選択トランジスタＳＬＳＥＬを介してメインデータ線ＭＤＬに接続されている。また、ＭＯＳトランジスタ２３ｄのソースは、接地されている。また、ＭＯＳトランジスタ２３ｄのドレインは、ＭＯＳトランジスタ２３ｅのソースに接続されている。ＭＯＳトランジスタ２３ｅのドレインは、ラッチ部２３の出力ＬＡＴＰに接続されている。
【００８６】
ＭＯＳトランジスタ２３ｅのゲートにハイレベルのラッチ信号ＬＴを供給してＭＯＳトランジスタ２３ｅをオンすることにより、ＭＯＳトランジスタ２３ｄのゲートに供給されたデータはセンスされる。そして、このデータは、ラッチ部２３ｃにおいてラッチされる。
【００８７】
ベリファイ結果検出トランジスタ２３ｉは、図４（ｂ）に示すベリファイパス検出回路２３ｊの一部を構成している。そして、ベリファイ結果検出トランジスタ２３ｉのゲートは、ラッチ部２３ｃにおける出力ＬＡＴＮと接続されている。
【００８８】
ベリファイパス検出回路２３ｊは、ワイヤードＮＯＲ回路として構成されており、並列ＭＯＳトランジスタ回路２３ｋと、並列ＭＯＳトランジスタ回路２３ｋの出力であるＥＦＬＡＧに接続されたプルアップ回路２３ｍとを備える。なお、並列ＭＯＳトランジスタ回路２３ｋの出力であるＥＦＬＡＧの状態は、上記説明したイレースベリファイした結果を表す旨のフラグ信号であるＥＦＬＡＧ信号になる。
【００８９】
並列ＭＯＳトランジスタ回路２３ｋは、イレースベリファイを行うブロックの全ビット数分のサブラッチ回路のベリファイ結果検出トランジスタを並列に接続したものである。また、並列ＭＯＳトランジスタ回路２３ｋにおけるソースラインＦＧは接地されている。プルアップ回路２３ｍは、ドレインが電源Ｖｃｃに接続されたＰチャンネルＭＯＳトランジスタにより構成されているが、これに限るものではなく、電源Ｖｃｃに接続され負荷を構成するその他のトランジスタでもよい。
【００９０】
ベリファイパス検出回路２３ｊは、全てのベリファイ結果検出トランジスタにおけるゲートにローレベルの信号が供給された場合に出力ＥＦＬＡＧをハイレベルにし、それ以外の場合は出力ＥＦＬＡＧをローレベルにする。出力ＥＦＬＡＧがハイレベルになると、イレースベリファイは全ビットにおいてパスしたものと看做される。一方、出力ＥＦＬＡＧがローレベルになると、データ消去対象ブロック中にデータが消去されていないメモリセルが存在すると看做される。
【００９１】
次に、イレースベリファイを行う際のサブラッチｓｕｂｌａｔの動作について説明する。イレースベリファイを行う際、イレースベリファイの対象となるブロックを構成するメモリセルに記憶されたデータが読み出される。そして、この読み出されデータは、メインデータ線ＭＤＬを通じてハイレベルまたはローレベルの信号として、ＭＯＳトランジスタ２３ｄのゲートに出力される。
【００９２】
なお、メモリセルに記憶されたデータが消去されている場合は、ローレベルの信号がＭＯＳトランジスタ２３ｄのゲートに出力される。一方、メモリセルに記憶されたデータが消去されていない場合は、ハイレベルの信号がＭＯＳトランジスタ２３ｄのゲートに出力される。
【００９３】
ＭＯＳトランジスタ２３ｄのゲートにハイレベルの信号が供給された場合、ハイレベルのラッチ信号ＬＴによりＭＯＳトランジスタ２３ｅをオンさせると、ラッチ部２３ｃにおける状態が反転する。すなわち、出力ＬＡＴＰはローレベルになり、出力ＬＡＴＮはハイレベルになる。
【００９４】
一方、ＭＯＳトランジスタ２３ｄのゲートにローレベルの信号が供給された場合、ハイレベルのラッチ信号ＬＴによりＭＯＳトランジスタ２３ｅをオンさせると、ラッチ部２３ｃにおける状態は初期状態を維持する。すなわち、出力ＬＡＴＰはハイレベルになり、出力ＬＡＴＮはローレベルになる。
【００９５】
そして、イレースベリファイを行う全てのサブラッチ回路における出力ＬＡＴＮがローレベルになると、図４（ｂ）に示すベリファイパス検出回路２３ｊにおける出力であるＥＦＬＡＧはハイレベルになる。一方、イレースベリファイを行う全てのサブラッチ回路の中で一つでも出力ＬＡＴＮがハイレベルになると、ベリファイパス検出回路２３ｊにおける出力であるＥＦＬＡＧはローレベルのままである。したがって、ベリファイパス検出回路２３ｊにおける出力であるＥＦＬＡＧの状態により、イレースベリファイの結果がわかる。以上のようにして、サブラッチｓｕｂｌａｔはイレースベリファイを行っている。
【００９６】
また、イレースベリファイの終了後はいつでもサブラッチ回路からデータを出力でき、サブラッチ回路からデータを出力した後もサブラッチ回路のデータは、リセット信号が入力されるか、次のデータが入力されるまで、イレースベリファイ時の状態を保持している。その保持しているデータを用いて例えば、データのトリム等に利用することができる。
【００９７】
図５は、本発明の第１の実施形態におけるフラッシュメモリ１００のスロットコントローラ２１の構成の一例を示す図である。スロットコントローラ２１は、スロットの制御を行うものであり、ＴＳＬコントローラ２４と、ＳＬＳＥＬコントローラ２５と、サブラッチコントローラ２６とを備える。なお、図５においてＴＳＬコントローラ２４、ＳＬＳＥＬコントローラ２５、サブラッチコントローラ２６は、それぞれ一つずつしか示していないが、これらはそれぞれ対応するスルー選択トランジスタＴＳＬ、サブラッチ選択トランジスタＳＬＳＥＬ、サブラッチｓｕｂｌａｔの数分必要である。
【００９８】
ＴＳＬコントローラ２４は、スルー選択トランジスタＴＳＬのオン・オフ制御を行うものであり、ＴＳＬデコーダ２４ａと、電圧選択回路２４ｂとを備える。ＴＳＬデコーダ２４ａは、エリア信号ＡＲＥＡ、イレースベリファイ実行信号ＥＲＳＶ、イレース実行信号ＥＲＩＰに基づいてＴＳＬ選択信号ＴＳＬ＿ＳＥＬＢを出力する。なお、ＴＳＬデコーダ２４ａにおけるロジックは、例えば図６におけるＴＳＬコントローラ２４に関する真理値表に基づいて決定される。
【００９９】
電圧選択回路２４ｂは、例えばＰチャネルＭＯＳトランジスタ２４ｃおよび２４ｄ、ＮチャネルＭＯＳトランジスタ２４ｅおよび２４ｊにより構成されたクロスカップル型のレベルシフタ２４ｆと、ＮチャネルＭＯＳトランジスタ２４ｇおよび２４ｈにより構成された選択スイッチドライバ２４ｉとを備える。
【０１００】
レベルシフタ２４ｆは、入力側においてＴＳＬデコーダ２４ａと接続され、出力側においてＮチャネルＭＯＳトランジスタ２４ｇのゲートに接続されている。そして、レベルシフタ２４ｆの出力は、ＮチャネルＭＯＳトランジスタ２４ｇにおけるゲート電圧を形成する。
【０１０１】
選択スイッチドライバ２４ｉの一方を形成するＭＯＳトランジスタ２４ｇのドレインは、例えばＨＶジェネレータ１６に接続され、高電圧ＨＶ２が供給される。選択スイッチドライバ２４ｉの他方を形成するＭＯＳトランジスタ２４ｈのソースは、例えば接地部１７に接続され、接地電圧Ｖｓｓが供給される。また、ＭＯＳトランジスタ２４ｇとＭＯＳトランジスタ２４ｈとの接続点から導出されたＴＳＬ信号線は、スルー選択トランジスタＴＳＬのゲートと接続される。
【０１０２】
ＴＳＬデコーダ２４ａから出力されるＴＳＬ選択信号ＴＳＬ＿ＳＥＬＢがローレベルの場合、ＭＯＳトランジスタ２４ｇのゲート電圧は、レベルシフタ２４ｆが形成する高圧電源ＨＶ１になる。これにより、ＭＯＳトランジスタ２４ｇはオンする。一方、ＭＯＳトランジスタ２４ｈはオフ状態である。この場合、高電圧ＨＶ２に相当するハイレベルの信号がＴＳＬ信号線からスルー選択トランジスタＴＳＬのゲートに供給され、スルー選択トランジスタＴＳＬはオンする。
【０１０３】
一方、ＴＳＬデコーダ２４ａから出力されるＴＳＬ選択信号ＴＳＬ＿ＳＥＬＢがハイレベルの場合、ＭＯＳトランジスタ２４ｈおよび２４ｊはオンする。一方、ソース接地されたＭＯＳトランジスタ２４ｊがオンすることによりレベルシフタ２４ｆは、ＭＯＳトランジスタ２４ｇのゲートにローレベルの信号を供給する。これにより、ＭＯＳトランジスタ２４ｇはオフになる。この場合、接地電圧Ｖｓｓに相当するローレベルの信号がＴＳＬ信号線からスルー選択トランジスタＴＳＬのゲートに供給され、スルー選択トランジスタＴＳＬはオフになる。
【０１０４】
ＳＬＳＥＬコントローラ２５は、サブラッチ選択トランジスタＳＬＳＥＬのオン・オフ制御を行うものであり、ＳＬＳＥＬデコーダ２５ａと、電圧選択回路２５ｂとを備える。ＳＬＳＥＬデコーダ２５ａは、エリア信号ＡＲＥＡ、イレースベリファイ実行信号ＥＲＳＶ、イレース実行信号ＥＲＩＰに基づいてＳＬＳＥＬ選択信号ＳＬＳＥＬ＿ＳＥＬＢを出力する。なお、ＳＬＳＥＬデコーダ２５ａにおけるロジックは、例えば図６におけるＳＬＳＥＬコントローラ２５に関する真理値表に基づいて決定される。
【０１０５】
電圧選択回路２５ｂは、電圧選択回路２４ｂと同様の回路であり、例えばＰチャネルＭＯＳトランジスタ２５ｃおよび２５ｄ、ＮチャネルＭＯＳトランジスタ２５ｅおよび２５ｊにより構成されたクロスカップル型のレベルシフタ２５ｆと、ＮチャネルＭＯＳトランジスタ２５ｇおよび２５ｈにより構成された選択スイッチドライバ２５ｉとを備える。電圧選択回路２５ｂにおける各部の説明は電圧選択回路２４ｂと同様であり、既に説明したため、説明を省略する。
【０１０６】
ＳＬＳＥＬデコーダ２５ａから出力されるＳＬＳＥＬ選択信号ＳＬＳＥＬ＿ＳＥＬＢがローレベルの場合、ＭＯＳトランジスタ２５ｇのゲート電圧は、レベルシフタ２５ｆが形成する高圧電源ＨＶ１になる。これにより、ＭＯＳトランジスタ２５ｇはオンする。一方、ＭＯＳトランジスタ２５ｈはオフ状態である。この場合、高電圧ＨＶ２に相当するハイレベルの信号がＳＬＳＥＬ信号線からサブラッチ選択トランジスタＳＬＳＥＬのゲートに供給され、サブラッチ選択トランジスタＳＬＳＥＬはオンする。
【０１０７】
一方、ＳＬＳＥＬデコーダ２５ａから出力されるＳＬＳＥＬ選択信号ＳＬＳＥＬ＿ＳＥＬＢがハイレベルの場合、ＭＯＳトランジスタ２５ｈおよび２５ｊはオンする。一方、ソース接地されたＭＯＳトランジスタ２５ｊがオンすることによりレベルシフタ２５ｆは、ＭＯＳトランジスタ２５ｇのゲートにローレベルの信号を供給する。これにより、ＭＯＳトランジスタ２５ｇはオフになる。この場合、接地電圧Ｖｓｓに相当するローレベルの信号がＳＬＳＥＬ信号線からサブラッチ選択トランジスタＳＬＳＥＬのゲートに供給され、サブラッチ選択トランジスタＳＬＳＥＬはオフになる。
【０１０８】
サブラッチコントローラ２６は、エリア信号ＡＲＥＡ、イレースベリファイ実行信号ＥＲＳＶ、イレース実行信号ＥＲＩＰに基づいてサブラッチｓｕｂｌａｔを制御するものであり、その制御態様を以下において説明する。
【０１０９】
サブラッチコントローラ２６は、例えば図４に示したサブラッチ回路おけるリセットトランジスタ２３ｇのゲートにリセット信号ＲＳＴを供給する。このリセット信号ＲＳＴにより、サブラッチコントローラ２６は、サブラッチ回路おけるラッチ部２３ｃの初期化制御を行う。
【０１１０】
また、サブラッチコントローラ２６は、例えば図４に示したサブラッチ回路おけるプリチャージトランジスタ２３ｈのゲートにプリチャージ信号ＰＣＨＲＢを供給する。このプリチャージ信号ＰＣＨＲＢにより、サブラッチコントローラ２６は、イレースベリファイ時におけるメインデータ線ＭＤＬやビット線ＢＬのプリチャージを制御する。
【０１１１】
また、サブラッチコントローラ２６は、例えば図４に示したサブラッチ回路おけるＭＯＳトランジスタ２３ｅのゲートにラッチ信号ＬＴを供給する。このラッチ信号ＬＴにより、サブラッチコントローラ２６は、ＭＯＳトランジスタ２３ｄのゲートに供給された読み出しデータをセンスする。
【０１１２】
また、サブラッチコントローラ２６は、例えば図４に示したサブラッチ回路おけるラッチ出力トランジスタ２３ｎのゲートにラッチ出力信号ＬＴ＿ＯＵＴを供給する。このラッチ出力信号ＬＴ＿ＯＵＴにより、サブラッチコントローラ２６は、ラッチ部２３ｃにラッチされたデータの出力を制御する。
【０１１３】
図６は、スルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３に関する真理値表である。なお、「０」はオフ、「１」はオンを表す。また、「ＤＣ」は、オン・オフのいずれでもよい旨を表す。
【０１１４】
図６（ａ）は、イレースベリファイを行う際のスルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３における真理値表である。この真理値表にしたがってＴＳＬコントローラ、ＳＬＳＥＬコントローラは、対応するトランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３を制御する。
【０１１５】
スルー選択トランジスタＴＳＬ３に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ３、またはエリア信号ＡＲＥＡ２のいずれかを受けるとスルー選択トランジスタＴＳＬ３をオフにする。また、スルー選択トランジスタＴＳＬ２に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ２、またはエリア信号ＡＲＥＡ１のいずれかを受けるとスルー選択トランジスタＴＳＬ２をオフにする。また、スルー選択トランジスタＴＳＬ１に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ１、またはエリア信号ＡＲＥＡ０のいずれかを受けるとスルー選択トランジスタＴＳＬ１をオフにする。また、スルー選択トランジスタＴＳＬ０に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ０を受けるとスルー選択トランジスタＴＳＬ０をオフにする。
【０１１６】
なお、上記の場合以外はスルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３はオン・オフのいずれであってもよいため、スルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３のそれぞれに対応するＴＳＬコントローラの制御はいかなる態様であってもよい。
【０１１７】
サブラッチ選択トランジスタＳＬＳＥＬ３に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ３を受けるとサブラッチ選択トランジスタＳＬＳＥＬ３をオンにする。また、サブラッチ選択トランジスタＳＬＳＥＬ２に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ２を受けるとサブラッチ選択トランジスタＳＬＳＥＬ２をオンにする。また、サブラッチ選択トランジスタＳＬＳＥＬ１に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ１を受けるとサブラッチ選択トランジスタＳＬＳＥＬ１をオンにする。また、サブラッチ選択トランジスタＳＬＳＥＬ０に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ０を受けるとサブラッチ選択トランジスタＳＬＳＥＬ０をオンにする。
【０１１８】
なお、イレースベリファイを行う際、上記の場合以外はサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３はオン・オフのいずれであってもよい。このため、イレースベリファイを行う際、サブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３のそれぞれに対応するＳＬＳＥＬコントローラの制御はいかなる態様であってもよい。
【０１１９】
図６（ｂ）は、データ消去処理を行う際のスルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３における真理値表である。この真理値表にしたがってＴＳＬコントローラ、ＳＬＳＥＬコントローラは、対応するトランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３を制御する。
【０１２０】
スルー選択トランジスタＴＳＬ３に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ３、またはエリア信号ＡＲＥＡ２のいずれかを受けるとスルー選択トランジスタＴＳＬ３をオフにする。また、スルー選択トランジスタＴＳＬ２に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ２、またはエリア信号ＡＲＥＡ１のいずれかを受けるとスルー選択トランジスタＴＳＬ２をオフにする。また、スルー選択トランジスタＴＳＬ１に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ１、またはエリア信号ＡＲＥＡ０のいずれかを受けるとスルー選択トランジスタＴＳＬ１をオフにする。また、スルー選択トランジスタＴＳＬ０に対応するＴＳＬコントローラは、エリア信号ＡＲＥＡ０を受けるとスルー選択トランジスタＴＳＬ０をオフにする。
【０１２１】
なお、上記の場合以外はスルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３はオン・オフのいずれであってもよいため、スルー選択トランジスタＴＳＬ０〜スルー選択トランジスタＴＳＬ３のそれぞれに対応するＴＳＬコントローラ２４の制御はいかなる態様であってもよい。
【０１２２】
サブラッチ選択トランジスタＳＬＳＥＬ３に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ３を受けるとサブラッチ選択トランジスタＳＬＳＥＬ３をオフにする。また、サブラッチ選択トランジスタＳＬＳＥＬ２に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ２を受けるとサブラッチ選択トランジスタＳＬＳＥＬ２をオフにする。また、サブラッチ選択トランジスタＳＬＳＥＬ１に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ１を受けるとサブラッチ選択トランジスタＳＬＳＥＬ１をオフにする。また、サブラッチ選択トランジスタＳＬＳＥＬ０に対応するＳＬＳＥＬコントローラは、エリア信号ＡＲＥＡ０を受けるとサブラッチ選択トランジスタＳＬＳＥＬ０をオフにする。
【０１２３】
なお、データ消去処理を行う際、上記の場合以外はサブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３はオン・オフのいずれであってもよい。このため、データ消去処理を行う際、サブラッチ選択トランジスタＳＬＳＥＬ０〜サブラッチ選択トランジスタＳＬＳＥＬ３のそれぞれに対応するＳＬＳＥＬコントローラの制御はいかなる態様であってもよい。
【０１２４】
＜１−４．データエリアに対する電圧印加の構成＞
図１において説明したようにデータエリアを構成するウェルに対する電圧制御は、制御部１２と、ウェル電圧印加部１５とで行っている。以下において制御部１２と、ウェル電圧印加部１５について説明する。図７は、本発明の第１の実施形態におけるフラッシュメモリ１００の制御部１２の一部を構成するデータエリアデコーダ１４の構成の一例を示す図である。
【０１２５】
データエリアデコーダ１４は、上記説明したようにＩ／Ｏコントローラから供給されたアドレス信号ＡＤＤＲ（例えば、ブロックアドレス）をデコードして、そのアドレス信号ＡＤＤＲに対応するデータエリアを特定する。なお、アドレス信号ＡＤＤＲは、例えば、図７に示すようなＡＤＤＲ０およびＡＤＤＲ１から成る２ビットの信号として以下において説明する。
【０１２６】
本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリアはデータエリア０〜データエリア３まであるため、エリア信号ＡＲＥＡは、データエリア０〜データエリア３のいずれかを特定することになる。この場合、アドレス信号ＡＤＤＲに基づいてデータエリア０〜データエリア３のいずれかを特定するデータエリアデコーダ１４は、データエリア３デコード部１４１と、データエリア２デコード部１４２と、データエリア１デコード部１４３と、データエリア０デコード部１４４とを備える。
【０１２７】
データエリア３デコード部１４１は、入力されたアドレス信号ＡＤＤＲがデータエリア３を特定しているか否かを判断するものである。データエリア３デコード部１４１は、例えばアドレス信号ＡＤＤＲ０およびＡＤＤＲ１の入力を受け付ける２入力ＮＡＮＤゲート１４１ａの出力にインバータ１４１ｂを接続した回路とすることが想定される。
【０１２８】
データエリア２デコード部１４２は、入力されたアドレス信号ＡＤＤＲがデータエリア２を特定しているか否かを判断するものである。データエリア２デコード部１４２は、例えば２入力ゲート１４２ａの入力の一方にインバータ１４２ｂを接続し、出力にインバータ１４２ｃを接続した回路とすることが想定される。この場合、２入力ゲート１４２ａの入力の他方は、アドレス信号ＡＤＤＲ０の入力を受け付ける。また、インバータ１４２ｂは、アドレス信号ＡＤＤＲ１の入力を受け付ける。
【０１２９】
データエリア１デコード部１４３は、入力されたアドレス信号ＡＤＤＲがデータエリア１を特定しているか否かを判断するものである。データエリア１デコード部１４３は、例えばゲート１４３ａの入力の一方にインバータ１４３ｂを接続し、出力にインバータ１４３ｃを接続した回路とすることが想定される。この場合、２入力ゲート１４３ａの入力の他方は、アドレス信号ＡＤＤＲ１の入力を受け付ける。また、インバータ１４３ｂは、アドレス信号ＡＤＤＲ０の入力を受け付ける。
【０１３０】
データエリア０デコード部１４４は、入力されたアドレス信号ＡＤＤＲがデータエリア０を特定しているか否かを判断するものである。データエリア０デコード部１４４は、例えばゲート１４４ａの入力の両方にインバータ１４４ｂおよび１４４ｃを接続し、出力にインバータ１４４ｄを接続した回路とすることが想定される。この場合、インバータ１４４ｂおよび１４４ｃは、アドレス信号ＡＤＤＲ０およびＡＤＤＲ１の入力を受け付ける。
【０１３１】
以上のような態様でアドレス信号ＡＤＤＲはエリア信号ＡＲＥＡにデコードされる。そして、このエリア信号ＡＲＥＡは、ウェル電圧印加部１５を構成するエリアウェルコントローラＡＷＣ群やスロットコントローラ２１に出力される。
【０１３２】
図８は、本発明の第１の実施形態におけるフラッシュメモリ１００のエリアウェルコントローラＡＷＣの構成の一例を示す図である。エリアウェルコントローラＡＷＣは、上記において説明したようにデータエリアを構成するウェルにウェル電圧、または接地電圧Ｖｓｓのいずれか一方を選択して印加するものであり、例えばインバータ１５１と、４入力ＮＡＮＤゲート１５２と、電圧選択回路１５３とを備える。
【０１３３】
インバータ１５１の出力は、４入力ＮＡＮＤゲート１５１の入力に接続されている。そして、インバータ１５１には、イレースベリファイ実行信号ＥＲＳＶが入力される。
【０１３４】
４入力ＮＡＮＤゲート１５２には、インバータ１５１により反転されたイレースベリファイ実行信号ＥＲＳＶと、イレースベリファイした結果を表す旨のフラグ信号であるＥＦＬＡＧと、イレース実行信号ＥＲＩＰと、エリア信号ＡＲＥＡが入力される。また、４入力ＮＡＮＤゲート１５２の出力は、電圧選択回路１５３の入力に接続されている。
【０１３５】
電圧選択回路１５３は、図５において説明した電圧選択回路２４ｂおよび２５ｂと同様の回路であり、例えばＰチャネルＭＯＳトランジスタ１５３ｃおよび１５３ｄ、ＮチャネルＭＯＳトランジスタ１５３ｅおよび１５３ｊにより構成されたクロスカップル型のレベルシフタ１５３ｆと、ＮチャネルＭＯＳトランジスタ１５３ｇおよび１５３ｈにより構成された選択スイッチドライバ１５３ｉとを備える。なお、ＭＯＳトランジスタ１５３ｇのドレインに接続されるＨＶジェネレータ１６が供給する電圧ＨＶ２は、この場合、ウェル電圧である。それ以外の電圧選択回路１５３における各部の説明は電圧選択回路２４ｂと同様であり、既に説明したため、説明を省略する。
【０１３６】
４入力ＮＡＮＤゲート１５２からの出力であるウェル電圧イネーブル信号ＨＶ２ＰＷ＿ＥＮＢがローレベルの場合、ＭＯＳトランジスタ１５３ｇはオンになり、ＭＯＳトランジスタ１５３ｈはオフになる。これにより、電圧選択回路１５３はウェル電圧を接続されたデータエリアを構成するウェルに印加する。
【０１３７】
一方、ウェル電圧イネーブル信号ＨＶ２ＰＷ＿ＥＮＢがハイレベルの場合、ＭＯＳトランジスタ１５３ｇはオフになり、ＭＯＳトランジスタ１５３ｈはオンになる。これにより、電圧選択回路１５３は接地電圧Ｖｓｓを接続されたデータエリアを構成するウェルに印加する。
【０１３８】
＜１−５．第１の実施形態におけるデータ消去動作＞
次に、本発明の第１の実施形態におけるフラッシュメモリ１００におけるデータ消去動作の流れを説明する。
【０１３９】
図９は、本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア２の所定のブロックに記憶されたデータを消去する流れを示す図である。なお、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は原則としてオフにしておく。これにより、各データエリア間における電気的な接続が原則として切断される。
【０１４０】
まず、図９（ａ）に示すようにスロット０〜スロット３に含まれるサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３にハイレベルのリセット信号ＲＳＴを供給してサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３におけるラッチ状態を初期化する。
【０１４１】
次に、図９（ｂ）に示すように、スロット２におけるサブラッチ選択トランジスタＳＬＳＥＬ２がオンになり、サブラッチｓｕｂｌａｔ２はデータエリア２におけるデータ消去対象ブロックに対してイレースベリファイを行う。すなわち、データ消去対象ブロックのデータの読み出しが行われ、その読み出したデータに基づいてサブラッチｓｕｂｌａｔ２は、データ消去対象ブロックにおいて既にデータが消去されているか否かを確認する。
【０１４２】
データ消去対象ブロックにおけるデータ全てが既に消去されているとサブラッチｓｕｂｌａｔ２において確認された場合、データ消去動作はここで終了する。一方、データ消去対象ブロックにおけるデータ全てが消去されていないとサブラッチｓｕｂｌａｔ２において確認された場合、図９（ｃ）に示す処理が行われる。
【０１４３】
図９（ｃ）は、Ｘデコーダ１８がデータ消去対象ブロックのワード線を選択する様子を示す図である。Ｘデコーダ１８は、データ消去対象ブロックに対応するワード線にゲート電圧を印加する。また、Ｘデコーダ１８は、それ以外のワード線はフローティングにする。
【０１４４】
次に、図９（ｄ）に示すように、サブラッチ選択トランジスタＳＬＳＥＬ２をオフにする。これにより、データエリア２とサブラッチｓｕｂｌａｔ２との電気的な接続が切断される。なお、この切断を行う時期は、図９（ｂ）におけるイレースベリファイ終了後、かつデータエリア２を構成するウェルにウェル電圧を印加する以前であれば、図９（ｃ）の後でも前でもよい。
【０１４５】
サブラッチ選択トランジスタＳＬＳＥＬ２がオフになった後に、エリアウェルコントローラＡＷＣ２は、データエリア２を構成するウェルにウェル電圧を印加する。これにより、データ消去対象ブロックに記憶されたデータが消去される。この際、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３はオフになっているため、データエリア０、データエリア１、データエリア３は、ウェル電圧によるイレースディスターブストレスを受けない。
【０１４６】
その後、図９（ｅ）に示すように、上記図９（ｃ）および図９（ｄ）におけるデータ消去処理においてデータ消去対象ブロックに記憶されたデータが消去されたかどうか確認するために、さらにサブラッチｓｕｂｌａｔ２がデータエリア２におけるデータ消去対象ブロックに対してイレースベリファイを行う。
【０１４７】
サブラッチｓｕｂｌａｔ２においてデータ消去対象ブロックにおけるデータ全てが既に消去されていると確認された場合、データ消去動作はここで終了する。一方、サブラッチｓｕｂｌａｔ２においてデータ消去対象ブロックにおけるデータ全てが消去されていないと確認された場合、図９（ｃ）および図９（ｄ）で説明したデータ消去処理が再度行われる。
【０１４８】
図１０は、本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア２の所定のブロックに記憶されたデータを消去する際の各部の波形図である。なお、フラッシュメモリ１００におけるブロックは、メモリセルを接続する段数が３２のストリングより構成されているものとして以下説明する。また、データエリア２以外のデータエリアはデータ消去対象ブロックを含まないため、ここではデータエリア２以外のデータエリアの波形図の説明は省略する。また、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３はデータ消去動作において原則としてオフにしておく。これにより、各データエリア間における電気的な接続が原則として切断される。
【０１４９】
時刻Ｔ１においてコマンドの入力が行われる。コマンドは、例えばブロックアドレス入力待ちを表す「６０ｈ」、ブロックアドレス「ＢＡ」、データ消去動作開始命令「Ｄ０ｈ」の順に入力される。データ消去動作開始命令「Ｄ０ｈ」コマンドの入力が終了すると、レディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。また、データ消去動作開始命令「Ｄ０ｈ」コマンドの入力が終了すると、イレース信号ＥＲＳはハイレベルになり、データ消去動作が開始する。
【０１５０】
時刻Ｔ２においては、データ消去対象ブロックにイレースベリファイが行われる。なお、図１０のデータエリア２は、図２で説明したメインデータ線ＭＤＬから分岐したサブデータエリアラインより構成されるデータエリア要素を複数段接続した態様（例えば、図２（ｃ）のデータエリア要素２およびデータエリア要素３のような態様）であるものとして示している。したがって、図１０中の「データ消去対象ブロック」は、あるデータエリア要素（例えば、図２（ｃ）のデータエリア要素２）におけるサブデータエリアライン中の所定のストリング（例えば、図２（ｃ）のサブデータエリアラインＳＡＬ１〜ＳＡＬ４中におけるストリングＳ１（図２（ｂ）参照））を含んだブロックである。また、図１０中の「データ非消去対象ブロック」は、そのあるデータエリア要素（例えば、図２（ｃ）のデータエリア要素２）におけるサブデータエリアライン中の別のストリング（例えば、図２（ｃ）のサブデータエリアラインＳＡＬ１〜ＳＡＬ４中におけるストリングＳ２（図２（ｂ）参照））含んだブロックである。また、「その他のサブデータエリアライン」は、上記のデータエリア要素と接続された別のデータエリア要素（例えば、図２（ｃ）のデータエリア要素３）におけるサブデータエリアライン（例えば、図２（ｃ）のサブデータエリアラインＳＡＬ５〜ＳＡＬ８）であり、このサブデータエリアラインのブロックは全て「データ非消去対象ブロック」である。
【０１５１】
時刻Ｔ２におけるイレースベリファイは、図９（ａ）および図９（ｂ）に対応する処理である。上記入力されたコマンドがコマンドデコーダ１０においてデコードされ、ハイレベルのイレース信号ＥＲＳが出力される。このイレース信号ＥＲＳに基づいてイレースコントローラ１３は、ハイレベルのイレースベリファイ実行信号ＥＲＳＶを出力する。
【０１５２】
また、第１の実施形態の場合、上記ブロックアドレスはデータエリア２に含まれるブロックのアドレスである。したがって、上記ブロックアドレスは、データエリアデコーダ１４においてデコードされてデータエリア２を表すエリア信号ＡＲＥＡ２となる。そして、データエリアデコーダ１４は、ハイレベルのエリア信号ＡＲＥＡ２を出力する。
【０１５３】
ハイレベルのイレースベリファイ実行信号ＥＲＳＶおよびエリア信号ＡＲＥＡ２が出力されると、イレースベリファイが開始される。なお、イレースベリファイは、データ消去対象ブロックに対してのみ行われるため、以下において原則としてデータ消去対象ブロックにおける動作についてのみ説明することとする。
【０１５４】
ハイレベルのイレースベリファイ実行信号ＥＲＳＶが出力されると、まず、スロットコントローラ２１（サブラッチコントローラ２６）は、サブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３に備えられたリセットトランジスタにハイレベルのリセット信号ＲＳＴを供給する。これにより、サブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３に含まれるラッチ部におけるラッチ状態は初期化される。
【０１５５】
次に、データエリア２のデータ消去対象ブロックにおける選択トランジスタＳＧＤ、ＳＧＳにおける選択信号線ＳＥＬＤ、ＳＥＬＳ、およびイレースベリファイが行われる所定のメモリセルに対応するサブ選択トランジスタＳＳＥＬのゲート信号線にハイレベルの選択信号が供給され、選択トランジスタＳＧＤ、ＳＧＳ、および上記サブ選択トランジスタＳＳＥＬがオンする。また、スロット２におけるサブラッチ選択トランジスタＳＬＳＥＬ２のゲート信号線にハイレベルの選択信号が供給され、サブラッチ選択トランジスタＳＬＳＥＬ２がオンする。これにより、データエリア２のデータ消去対象ブロックと、サブラッチｓｕｂｌａｔ２とはメインデータ線ＭＤＬおよびビット線ＢＬを通じて接続された状態になる。なお、この際、スルー選択トランジスタＴＳＬ３およびＴＳＬ２はオフになっているため、データエリア２のデータ消去対象ブロックにおけるデータは他のエリアには供給されない状態にある。
【０１５６】
また、Ｘデコーダ１８は、データ消去対象ブロックのうち読み出しを行うメモリセルのゲートにベリファイ電圧（例えば、１〜２ｖ）を印加し、その他のメモリセルのゲートには、通常の読み出し電圧（例えば、２ｖ〜３ｖ）よりも高いオン電圧（例えば、６ｖ程度）を印加する。なお、ベリファイ電圧は、通常の読み出し電圧よりも低い。
【０１５７】
図１０において、Ｘデコーダ１８は、まずデータ消去対象ブロックのうちワード線ＷＬ０に対応するメモリセルのゲートにベリファイ電圧を印加している。そして、Ｘデコーダ１８は、その他のワード線ＷＬ１〜ＷＬ３１に対応するメモリセルのゲートに、通常の読み出し電圧よりも高い電圧ＨＶを印加している。
【０１５８】
さらに、データ消去対象ブロックに対応するメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージする。このプリチャージは、例えばサブラッチｓｕｂｌａｔ２を構成するサブラッチ回路のプリチャージトランジスタをオンさせることにより行う。プリチャージトランジスタをオンさせると、プリチャージトランジスタのドレインに接続された電源Ｖｃｃは、メインデータ線ＭＤＬおよびビット線ＢＬに電荷を供給する。これにより、データ消去対象ブロックに対応するメインデータ線ＭＤＬおよびビット線ＢＬは、プリチャージされる。なお、上記以外の方法（例えば、後述する図１３（ａ）に図示のプリチャージ回路によるプリチャージ）により、データ消去対象ブロックに対応するメインデータ線ＭＤＬおよびビット線ＢＬのプリチャージを行ってもよい。
【０１５９】
データエリア２におけるデータ消去動作の場合、データエリア２に含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージすればよく、その他のデータエリアに含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージする必要はない。このため、本発明によれば、従来例と比較してプリチャージ、ディスチャージ時間を短縮することができる。さらに、本発明によれば、従来例と比較してプリチャージする領域の配線容量が小さいため、消費電流を低減することができる。
【０１６０】
ワード線ＷＬ０に対応するメモリセルのデータが既に消去されている場合、このメモリセルの閾値はベリファイ電圧よりも低いため、ワード線ＷＬ０に対応するメモリセルはオンする。その他のワード線に対応するメモリセルのゲートには通常の読み出し電圧よりも高い電圧が印加されているため、その他のワード線に対応するメモリセルは必ずオンする。したがって、ワード線ＷＬ０に対応するメモリセルのデータが既に消去されている場合、図１０のメインデータ線ＭＤＬおよびビット線ＢＬにおける実線に示すようにメインデータ線ＭＤＬおよびビット線ＢＬは、段々とディスチャージされていく。そして、サブラッチｓｕｂｌａｔ２には、ハイレベルの信号が供給される。
【０１６１】
一方、ワード線ＷＬ０に対応するメモリセルにデータが存在する場合、このメモリセルの閾値はベリファイ電圧よりも高いため、ワード線ＷＬ０に対応するメモリセルはオフのままにある。したがって、図１０のメインデータ線ＭＤＬおよびビット線ＢＬにおける点線に示すようにメインデータ線ＭＤＬおよびビット線ＢＬは、ディスチャージされない。そして、サブラッチｓｕｂｌａｔ２には、ローレベルの信号が供給される。
【０１６２】
以上のような処理が、ワード線ＷＬ１〜ＷＬ３１に対応するメモリセルに行われる。そして、イレースベリファイにおいてデータ消去対象ブロックのデータが全て既に消去されていると確認された場合、ＥＦＬＡＧがハイレベルになり処理はここで終了する。一方、イレースベリファイにおいてデータ消去対象ブロックのデータが全て既に消去されていると確認されない場合、図１０に示すようにＥＦＬＡＧはローレベルのままであり、以下に説明する時刻Ｔ３の処理が行われる。
【０１６３】
時刻Ｔ３においては、データ消去対象ブロックのデータ消去処理が行われる。時刻Ｔ３になると、イレースコントローラ１３は、ハイレベルのイレース実行信号ＥＲＩＰを出力する。この場合、Ｘデコーダ１８は、データ消去対象ブロックのメモリセルのゲートにワード線ＷＬ０〜ＷＬ３１を通じてデータ消去のためのゲート電圧（例えば、１〜２ｖ）を印加する。一方、Ｘデコーダ１８は、その他のブロックのメモリセル、選択トランジスタＳＧＤ、ＳＧＳ、およびサブ選択トランジスタＳＳＥＬのゲートをフローティング状態にする。
【０１６４】
また、ハイレベルのイレース実行信号ＥＲＩＰが出力されると、エリアウェルコントローラＡＷＣ２における４入力ＮＡＮＤゲートの出力であるウェル電圧イネーブル信号ＨＶ２ＰＷ＿ＥＮＢはローレベルになる。そして、エリアウェルコントローラＡＷＣ２はウェル電圧をデータエリア２に印加し、データエリア２のウェル電圧ＡＲＲＰＷ２はハイレベルになる。
【０１６５】
これにより、データ消去対象ブロックにおけるデータは消去される。一方、データ消去対象以外のブロックにおけるデータは、ウェル電圧とのカップリングでフローティングゲートの電圧が高電圧に昇圧されるため、消去されない。
【０１６６】
なお、データエリア２におけるデータ消去処理の場合、ウェル電圧印加に際してデータエリア２に対応するウェルのみに充電すればよく、その他のデータエリアに対応するウェルには充電する必要はない。このため、本発明によれば、従来例と比較して充電時間、放電時間を短縮することができる。さらに、本発明によれば、従来例と比較して充電する領域の面積が小さくなるため、消費電流を低減することができる。
【０１６７】
また、隣り合うデータエリアの接続・切断を行うスルー選択トランジスタＴＳＬ０〜ＴＳＬ３は上記説明したように図１０の波形図では原則としてオフ状態にして、隣り合うデータエリア間の接続を切断している。しかしながら、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３による隣り合うデータエリアの接続・切断の態様は、上記態様に限るものではなく、その他の態様であってもよい。
【０１６８】
スルー選択トランジスタＴＳＬ０〜ＴＳＬ３による隣り合うデータエリアの接続・切断の態様として、例えば時刻Ｔ２のイレースベリファイ開始と同時かその前に、データエリア間の切断を行う態様が挙げられる。図１０のようにデータエリア２のみのデータ消去動作を行う場合、例えば時刻Ｔ２のイレースベリファイ開始と同時かその前に、少なくともデータエリア２と隣り合うデータエリア（データエリア１、データエリア３）間の切断を行えば足りる。
【０１６９】
また、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３による隣り合うデータエリアの接続・切断の態様として、例えば時刻Ｔ２のイレースベリファイ終了後で時刻Ｔ３においてデータエリアにウェル電圧が印加される時までにデータエリア間の切断を行う態様が挙げられる。図１０のようにデータエリア２のみのデータ消去動作を行う場合、例えば時刻Ｔ２のイレースベリファイ終了後で時刻Ｔ３においてデータエリア２にウェル電圧が印加される時までに、少なくともデータエリア２と隣り合うデータエリア（データエリア１、データエリア３）間の切断を行えば足りる。これにより、データ消去対象ブロックを含まないデータエリアへイレースディスターブストレスを与えずに済むという優れた効果を奏する。
【０１７０】
時刻Ｔ４においては、データ消去対象ブロックに対して再度イレースベリファイが行われる。なお、時刻Ｔ４におけるイレースベリファイは、上記時刻Ｔ２にけるイレースベリファイと同様である。そして、時刻Ｔ２にけるイレースベリファイは、上記において既に説明済みであるため、時刻Ｔ４におけるイレースベリファイの説明は省略する。これにより、データエリア２のデータ消去対象ブロックのデータ消去動作が終了する。
【０１７１】
図１１は、本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア１およびデータエリア３の所定のブロックに記憶されたデータを消去する流れを示す図である。図９の場合との相違点は、図１１においては、２つのデータエリアにおける所定のブロックのデータ消去動作を並行して行っている点である。
【０１７２】
なお、２つのデータエリアにおける所定のブロックのデータ消去動作を並行して行うとは、２つのデータエリアにおける所定のブロックのデータ消去動作を同時に行うことが想定されるが、これに限るものではなく、２つのデータエリアにおける所定のブロックのデータ消去動作を所定の時間差を空けて行う場合も含まれる。すなわち、図１１のデータ消去動作の場合、一方のデータエリアにおけるデータ消去動作が、他方のデータエリアにおけるデータ消去動作に影響を与えずに独立して行うことができる。以下においては２つのデータエリアにおける所定のブロックのデータ消去動作を同時に行っているものとして説明する。また、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は原則としてオフにしておく。これにより、各データエリア間における電気的な接続が切断される。
【０１７３】
まず、図１１（ａ）に示すようにスロット０〜スロット３に含まれるサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３にハイレベルのリセット信号ＲＳＴを供給してサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３におけるラッチ状態を初期化する。
【０１７４】
次に、図１１（ｂ）に示すように、スロット３におけるＳＬＳＥＬ３がオンになり、サブラッチｓｕｂｌａｔ３はデータエリア３におけるデータ消去対象ブロックに対してイレースベリファイを行う。また、同時に、スロット１におけるＳＬＳＥＬ１がオンになり、サブラッチｓｕｂｌａｔ１はデータエリア１におけるデータ消去対象ブロックに対してイレースベリファイを行う。
【０１７５】
データエリア３におけるデータ消去対象ブロックのデータ全てが既に消去されているとサブラッチｓｕｂｌａｔ３において確認された場合、データエリア３におけるデータ消去動作はここで終了する。一方、データエリア３におけるデータ消去対象ブロックのデータ全てが消去されていないとサブラッチｓｕｂｌａｔ３において確認された場合、図１１（ｃ）に示す処理が行われる。そして、上記のことは、データエリア１についても同様である。
【０１７６】
従来のフラッシュメモリの構成では、イレースベリファイを行うページバッファが１メモリプレーンに１ブロックサイズ分しかないため、複数ブロックに対して順番にイレースベリファイを行っていた。本発明のフラッシュメモリ１００においては、データエリア毎にイレースベリファイを行うサブラッチｓｕｂｌａｔが備えられているため、複数ブロックに対して同時にイレースベリファイを行うことができる。したがって、本発明のフラッシュメモリ１００によれば、イレースベリファイに要する時間を従来のフラッシュメモリよりも短縮することができる。
【０１７７】
図１１（ｃ）は、Ｘデコーダ１８がデータ消去対象ブロックのワード線を選択する様子を示す図である。Ｘデコーダ１８は、データエリア１およびデータエリア３におけるデータ消去対象ブロックに対応するワード線にゲート電圧を印加する。また、Ｘデコーダ１８は、それ以外のワード線はフローティングにする。
【０１７８】
また、図１１（ｄ）に示すように、データ消去処理の際、サブラッチ選択トランジスタＳＬＳＥＬ１およびＳＬＳＥＬ３をオフにして、データエリア１とサブラッチｓｕｂｌａｔ１、およびデータエリア３とｓｕｂｌａｔ３との電気的な接続を切断する。なお、この切断を行う時期は、図１１（ｂ）におけるイレースベリファイ終了後、かつデータエリア１およびデータエリア３を構成するウェルにウェル電圧を印加する以前であれば、図１１（ｃ）の後でも前でもよい。これにより、サブラッチｓｕｂｌａｔ１およびサブラッチｓｕｂｌａｔ３にイレースディスターブストレスを与えずに済む。
【０１７９】
サブラッチ選択トランジスタＳＬＳＥＬ１およびＳＬＳＥＬ３がオフになった後に、エリアウェルコントローラＡＷＣ１およびＡＷＣ３は、それぞれデータエリア１およびデータエリア３を構成するウェルにウェル電圧を印加する。これにより、データエリア１およびデータエリア３のデータ消去対象ブロックに記憶されたデータが消去される。なお、この際、少なくともスルー選択トランジスタＴＳＬ１〜ＴＳＬ３はオフになっているため、エリアウェルコントローラＡＷＣ１およびＡＷＣ３が印加したウェル電圧がデータエリア２およびデータエリア０にイレースディスターブストレスを与えることはない。
【０１８０】
その後、図１１（ｅ）に示すように、上記図１１（ｄ）に示すデータ消去処理においてデータエリア１およびデータエリア３のデータ消去対象ブロックに記憶されたデータが消去されたかどうか確認するために、さらにサブラッチｓｕｂｌａｔ１およびｓｕｂｌａｔ３は、それぞれデータエリア１およびデータエリア３におけるデータ消去対象ブロックに対してイレースベリファイを行う。
【０１８１】
データエリア１およびデータエリア３のデータ消去対象ブロックにおけるデータ全てが既に消去されているとサブラッチｓｕｂｌａｔ１およびｓｕｂｌａｔ３において確認された場合、データ消去動作はここで終了する。一方、データエリア１およびデータエリア３のデータ消去対象ブロックにおけるデータ全てが消去されていないとサブラッチｓｕｂｌａｔ１およびｓｕｂｌａｔ３において確認された場合、データの消去がされていないデータエリアにおいてデータ消去処理が再度行われる。
【０１８２】
なお、以上はデータエリア１およびデータエリア３におけるデータを消去する場合の説明であるが、これに限るものではない。すなわち、２つ以上のデータエリアにおいてデータ消去動作を行う場合も、以上説明したのと同様にしてデータ消去動作を行うことができる。
【０１８３】
図１２は、本発明の第１の実施形態におけるフラッシュメモリ１００のデータエリア１およびデータエリア３のデータ消去対象ブロックに記憶されたデータを消去する際の各部の波形図である。
【０１８４】
時刻Ｔ１においてコマンドの入力が行われる。コマンドは、例えばブロックアドレス入力待ちを表す「６０ｈ」、ブロックアドレス「ＢＡ０」、他にデータエリアにおいてデータ消去を行いたいブロックがある旨を表す「Ｄ５ｈ」、そのブロックアドレス入力待ちを表す「６０ｈ」、ブロックアドレス「ＢＡ１」、データ消去動作開始命令「Ｄ０ｈ」の順に入力される。
【０１８５】
上記はデータ消去対象ブロックが２つある場合のコマンド入力であるが、上記例に習ってコマンド「Ｄ５ｈ」によりさらにデータ消去を行いたいブロックを追加することができる。これにより、同時に複数データエリアのデータ消去を行うことができる。データ消去動作開始命令「Ｄ０ｈ」コマンドの入力が終了すると、レディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。また、データ消去動作開始命令「Ｄ０ｈ」コマンドの入力が終了すると、イレース信号ＥＲＳはハイレベルになり、データ消去動作が開始する。
【０１８６】
時刻Ｔ２においてデータエリア１およびデータエリア３のデータ消去対象ブロックに対するイレースベリファイが行われる。時刻Ｔ３においてデータエリア１およびデータエリア３のデータ消去対象ブロックに対するデータ消去処理が行われる。時刻Ｔ４においてさらにデータエリア１およびデータエリア３のデータ消去対象ブロックに対するイレースベリファイが行われる。
【０１８７】
データエリア１およびデータエリア３のデータ消去動作の時刻Ｔ２〜Ｔ４の各波形図は、それぞれ図１０に示したデータエリア２のみのデータ消去動作の時刻Ｔ２〜Ｔ４の各波形図と同様である。これについては、既に図１０で説明済みであるため、図１２における各波形図の説明は省略する。
【０１８８】
図１２の波形図から明らかなように、フラッシュメモリ１００はデータエリア毎にスロットやエリアウェルコントローラを備えているため、データエリア毎に並行して独立した処理を行うことができる。
【０１８９】
＜１−６．第１の実施形態におけるマルチエリア動作＞
また、本発明の第１の実施形態におけるフラッシュメモリ１００は、データエリア０〜データエリア３のいずれかのデータエリアのブロックに対してデータ消去動作を行っている最中に、他のデータエリアに記憶されたデータを読み出すデータ読出し動作を行ったり、他のデータエリアにデータを書き込むデータ書込み動作を行ったりすることもできる。本発明において複数のデータエリアでデータ消去動作やデータ読出し動作、データ書込み動作等の複数の動作を同時に行うことをマルチエリア動作と呼ぶ。
【０１９０】
図１３は、本発明の第１の実施形態におけるフラッシュメモリ１００のマルチエリア動作の流れを示す図である。図１３においてマルチエリア動作の一例として、データエリア３においてデータ読出し動作が行われ、データエリア２においてデータ消去動作が行われ、データエリア１においてデータ書込み動作が行われる場合を示している。
【０１９１】
まず、図１３（ａ）に示すようにスロット０〜スロット３に含まれるサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３にハイレベルのリセット信号ＲＳＴを供給してサブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３におけるラッチ状態を初期化する。なお、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は、原則としてオフである。必要な時に、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は、適宜オンしてデータエリア間を接続する。
【０１９２】
サブラッチｓｕｂｌａｔ０〜ｓｕｂｌａｔ３におけるラッチ状態を初期化した後に、図１３（ｂ）に示すようにデータエリア３におけるデータ読出し動作、データエリア２におけるデータ消去動作、データエリア１におけるデータ書込み動作が開始する。
【０１９３】
データエリア３におけるデータ読出し動作は、図１３（ｂ）においては読み出し対象のデータをサブラッチｓｕｂｌａｔ３において保持させるところまで行われる。その流れを以下に説明する。なお、データ読出し動作は、データ読出し要求、およびそのデータ読出し要求に対応するデータが記憶されたメモリセルの読出しアドレス情報（例えば、ページアドレス）に基づいて、制御部１２がＸデコーダ１８、スルー選択トランジスタＴＳＬ，サブラッチｓｕｂｌａｔ、サブラッチ選択トランジスタＳＬＳＥＬ等を制御することにより行われる。なお、データ読出し要求は、例えばフラッシュメモリ１００の外部から要求される場合や、フラッシュメモリ１００の内部における各部から要求される場合等様々な態様が想定される。フラッシュメモリ１００の内部からのデータ読出し要求として、例えば外部からの所定の要求がフラッシュメモリ１００内の所定の部分で変換されて、データ読出し要求になったものが想定されるが、これに限るものではない。その他のフラッシュメモリ１００の内部からのデータ消去要求として、例えば内部の所定部分からの所定の信号をトリガとして、内部の他の部分が発するデータ読出し要求も挙げられる。
【０１９４】
まず、制御部１２は、例えば外部から受け付けたデータ読出し要求、および対応する読出しアドレス情報に基づいてサブラッチ選択トランジスタＳＬＳＥＬ３をオンさせて、サブラッチｓｕｂｌａｔ３とメインデータ線ＭＤＬを接続する。次に、サブラッチｓｕｂｌａｔ３は、メインデータ線ＭＤＬおよびデータエリア３における読み出し対象のメモリセルに対応するビット線ＢＬをプリチャージする。
【０１９５】
このプリチャージは、サブラッチｓｕｂｌａｔ３に含まれるプリチャージトランジスタ（図４参照）により構成されたプリチャージ回路により行ってもよいし、図１３（ａ）に図示のスロット０の下に配置されたプリチャージ回路により行ってもよい。なお、図１３（ａ）に図示のプリチャージ回路は、直列接続の最下段のデータエリア０から順に、メインデータ線ＭＤＬ（又はビット線）を通じてより上段のデータエリアにおけるビット線ＢＬをプリチャージするものである。図１３（ａ）に図示のプリチャージ回路として、例えばドレインをＢＩＡＳ電源ラインに接続し、ソースをメインデータ線ＭＤＬに接続したＭＯＳトランジスタが想定される。このＭＯＳトランジスタは、データエリア０およびスロット０よりも下段（例えば、スルー選択トランジスタＴＳＬ０の下）に配置させる態様が想定されるが、これに限るものではなく、その他の位置（例えば、メモリプレーンＡ０の横）であってもよい。このＭＯＳトランジスタをオンさせることによりメインデータ線ＭＤＬを通じてビット線ＢＬのプリチャージが行われる。ＢＩＡＳ電源を可変電源として低電圧にすれば、このＭＯＳトランジスタをオンさせることによりメインデータ線ＭＤＬを通じたビット線ＢＬのディスチャージも行うことができる。また、このことは、データエリア２におけるデータ消去動作、データエリア１におけるデータ書込み動作において行われるプリチャージにでも同様である。さらに、このようなプリチャージの態様は、マルチエリア動作に限るものではなく、図９〜図１２で説明したデータ消去動作のみの場合においても適用できる。
【０１９６】
そして、Ｘデコーダ１８は、データエリア３における読み出し対象のメモリセルのゲートに対応するワード線を選択する。これにより、読み出し対象のメモリセルのデータが読み出されて、サブラッチｓｕｂｌａｔ３において保持される。
【０１９７】
なお、データエリア３におけるデータ読出し動作においてサブラッチｓｕｂｌａｔ３で保持された読み出しデータは、図１３（ｅ）に示すように、データエリア２におけるデータ消去動作、データエリア１におけるデータ書込み動作が終了するまでサブラッチｓｕｂｌａｔ３に一時的に保持される。
【０１９８】
データエリア２におけるデータ消去動作は、図１３（ｂ）においてはイレースベリファイを行っている。その説明は図９において説明済みであるため、その説明は省略する。
【０１９９】
データエリア１におけるデータ書込み動作は、図１３（ｂ）において書込みデータの転送からプログラムベリファイまで行っている。その流れを以下に説明する。なお、データ書込み動作は、データ書き込み要求、およびそのデータ書込み要求に対応するデータが書き込まれるメモリセルの書込みアドレス情報（例えば、ページアドレス）に基づいて、制御部１２がＸデコーダ１８、スルー選択トランジスタＴＳＬ，サブラッチｓｕｂｌａｔ、サブラッチ選択トランジスタＳＬＳＥＬ等を制御することにより行われる。なお、データ書き込み要求は、例えばフラッシュメモリ１００の外部から要求される場合や、フラッシュメモリ１００の内部における各部から要求される場合等様々な態様が想定される。フラッシュメモリ１００の内部からのデータ書き込み要求として、例えば外部からの所定の要求がフラッシュメモリ１００内の所定の部分で変換されて、データ書き込み要求になったものが想定されるが、これに限るものではない。その他のフラッシュメモリ１００の内部からのデータ書き込み要求として、例えば内部の所定部分からの所定の信号をトリガとして、内部の他の部分が発するデータ書き込み要求も挙げられる。
【０２００】
まず、制御部１２は、例えば外部から受け付けたデータ書き込み要求、および対応する書込みアドレス情報に基づいて、スルー選択トランジスタＴＳＬ０およびＴＳＬ１、並びにサブラッチ選択トランジスタＳＬＳＥＬ１のみをオンさせて、サブラッチｓｕｂｌａｔ１とデータレジスタ２０とを接続する。そして、データレジスタ２０に保持された書込みデータは、サブラッチｓｕｂｌａｔ１に転送される。
【０２０１】
次に、サブラッチｓｕｂｌａｔ１は、上記書込みアドレス情報に対応するメモリセルに対してプログラムベリファイを行う。なお、プログラムベリファイが行われる際、隣り合うデータエリア間の接続は切断することが想定され、スルー選択トランジスタＴＳＬ１およびＴＳＬ２はオフの状態を維持する。プログラムベリファイにおける動作は、イレースベリファイにおける動作とほぼ同様である。すなわち、プログラムベリファイにおける動作は、書込みアドレス情報に対応するメモリセルのデータ状態を読み出して、サブラッチｓｕｂｌａｔ１によりそのメモリセルのデータ状態を確認するというものである。
【０２０２】
図１３（ｃ）においてデータエリア２におけるデータ消去動作は、データ消去対象ブロックに対してデータ消去処理を行っている。その説明は図９において説明済みであるため、その説明は省略する。
【０２０３】
また、図１３（ｃ）においてデータエリア１におけるデータ書込み動作は、データ書込みアドレスにあるメモリセルに対してデータ書込み処理を行っている。なお、「データ書込み動作」とは、メモリに対するデータ書込みに関する一連の動作全てを言うものとする。また、「データ書込み処理」とは、「データ書込み動作」の一過程であるメモリに対してデータを書き込む具体的処理そのものを言うものとする。データ書込み処理は、データ書込みアドレスにあるメモリセルのゲートに高電圧を与えることにより行われる。メモリセルのゲートに高電圧を与えると、そのメモリセルのフローティングゲートには、ＦＮトンネル現象により電荷が注入される。これにより、データ書き込み予定場所のメモリセルにデータが書き込まれる。
【０２０４】
なお、本発明においてデータエリア２におけるデータ消去動作とデータエリア１におけるデータ書込み動作とは、原則としてそれぞれ独立・並行して行われるものである。しかしながら、Ｘデコーダ１８等の周辺回路の構成によっては、データエリア２におけるデータ消去動作とデータエリア１におけるデータ書込み動作とは適宜タイミングを考慮してそれぞれの動作を行わせることもあり得る。本発明はそのような態様をも含む。
【０２０５】
データエリア２におけるデータ消去動作、データエリア１におけるデータ書込み動作は、図１３（ｃ）におけるデータ消去処理、データ書込み処理が成功したか否かを確認するため、それぞれ図１３（ｄ）においてイレースベリファイおよびプログラムベリファイを再度行っている。イレースベリファイおよびプログラムベリファイの説明は上記おいて説明済みであるため、その説明は省略する。
【０２０６】
図１３（ｄ）におけるイレースベリファイおよびプログラムベリファイが終了すると、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３、およびサブラッチ選択トランジスタＳＬＳＥＬ３が全てオンする。なお、この際、サブラッチ選択トランジスタＳＬＳＥＬ０〜ＳＬＳＥＬ２はオフになっている。
【０２０７】
そして、次に、サブラッチｓｕｂｌａｔ３は、図１３（ａ）において自身に保持したデータをデータレジスタ２０に転送する。データレジスタ２０に転送されたデータは、例えばＩ／Ｏコントローラ１１を介して外部に出力される。以上により、データエリア３においてデータ読出し動作が行われ、データエリア２においてデータ消去動作が行われ、データエリア１においてデータ書込み動作が行われる場合のマルチエリア動作が終了する。
【０２０８】
なお、データ書込み動作やデータ読出し動作が行われるマルチエリア動作の場合、データ書込み動作における書込みデータの転送や、データ読出し動作における読出しデータの転送等の処理がある。この場合、書込みデータの転送や読出しデータの転送等において、他のデータエリアにおける処理に影響を与えないようスルー選択トランジスタＴＳＬやサブラッチ選択トランジスタＳＬＳＥＬのオン・オフの制御を行う必要がある。本発明では、以上のことを遵守した様々な制御態様のマルチエリア動作をフラッシュメモリ１００に行わせることができる。
【０２０９】
特に、マルチエリア動作において、データ消去動作が行われるデータエリア（図１３においてはデータエリア２）より上段のデータエリアでデータ書込み動作が行われる場合、書込みデータを転送するタイミングと、イレースベリファイを行うタイミングと、ウェル電圧を印加するタイミングとを調整しなくてはならなくなり、制御として複雑になる。このため、マルチエリア動作においてデータ消去動作が行われるデータエリアは、データ書込み動作が行われるデータエリアよりも上段のデータエリアとすることが好ましい。データ消去動作が行われるデータエリアと、データ書込み動作が行われるデータエリアとの接続を切断しておけば、書き込み予定データを転送するタイミングと、ウェル電圧を印加するタイミングとを調整する必要がなくなるからである。なお、データ消去動作が行われるデータエリア（図１３においてはデータエリア２）より上段のデータエリアとは、例えばメインデータ線ＭＤＬと平行な方向Ｅ（図１３（ａ）におけるデータエリア１中参照）に沿ってデータ消去動作が行われるデータエリア（図１３においてはデータエリア２）より先に配置されたデータエリア（図１３においてはデータエリア３）を言う。
【０２１０】
また、データ書込み動作におけるメインデータ線ＭＤＬやビット線ＢＬのプリチャージが、直列接続の最下段のデータエリアから順に、メインデータ線ＭＤＬ（又はビット線）を通じてより上段のデータエリアおけるビット線ＢＬをプリチャージするプリチャージ回路（例えば、図１３（ａ）に図示のプリチャージ回路）により行われる場合、フラッシュメモリ１００のマルチエリア動作においてデータ書込み動作が行われるデータエリアの位置を考慮する必要がある。すなわち、データ消去動作が行われるデータエリアより上段のデータエリアでデータ書込み動作が行われる場合、上記プリチャージ回路によりプリチャージを行うタイミングと、イレースベリファイを行うタイミングと、ウェル電圧を印加するタイミングとを調整しなくてはならなくなり、制御として複雑になる。このため、上記のような構成のフラッシュメモリ１００のマルチエリア動作においてデータ消去動作が行われるデータエリアは、データ書込み動作が行われるデータエリアよりも上段のデータエリアとすることが好ましい。データ消去動作が行われるデータエリアとデータ書込み動作が行われるデータエリアとの接続を切断しておけば、プリチャージ回路によりプリチャージを行うタイミングと、ウェル電圧を印加するタイミングとを調整する必要がなくなるからである。
【０２１１】
図１４は、図１３におけるマルチエリア動作のうちデータエリア３のデータ読出し動作に関するフラッシュメモリ１００各部の波形図である。データエリア３のデータ読出し動作における時刻Ｔ１〜Ｔ４は、図１０に示したデータエリア２のデータ消去動作における時刻Ｔ１〜Ｔ４と同じ時刻であるものとして説明する。また、図１４においては図１３におけるマルチエリア動作のうちデータ書込み動作については考慮していない。また、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は原則としてオフにしておく。
【０２１２】
時刻Ｔ１において図１０に示したコマンドの入力が行われ、時刻Ｔ２においてデータエリア２におけるイレースベリファイが開始されると、データエリア３において以下に説明するデータ読出し動作が開始する。なお、データ読出し動作が開始するタイミングはイレースベリファイが開始されるタイミングに限るものではなく、その他のタイミングであってもよい。
【０２１３】
データ読出し動作において、データエリア３の読み出し対象のメモリセルを含む所定の選択トランジスタＳＧＤ、ＳＧＳにおける選択信号線ＳＥＬＤ、ＳＥＬＳ、およびサブ選択トランジスタＳＳＥＬのゲート信号線にハイレベルの選択信号が供給され、選択トランジスタＳＧＤ、ＳＧＳ、およびサブ選択トランジスタＳＳＥＬがオンする。また、スロット３におけるサブラッチ選択トランジスタＳＬＳＥＬ３のゲート信号線にハイレベルの選択信号が供給され、サブラッチ選択トランジスタＳＬＳＥＬ３がオンする。これにより、データエリア３の読み出し対象のメモリセルを含んだストリングとサブラッチｓｕｂｌａｔ３とは、メインデータ線ＭＤＬおよびビット線ＢＬを通じて接続された状態になる。
【０２１４】
また、データ読出し動作においてＸデコーダ１８は、読み出し対象のメモリセルを含んだストリングのうち読み出し対象のメモリセルのゲートに読み出し電圧（例えば、２ｖ〜３ｖ）を印加し、その他のメモリセルのゲートには、読み出し電圧よりも高い電圧（オン電圧）を印加する。
【０２１５】
さらに、データ読出し動作においてデータエリア３の読み出し対象のメモリセルを含んだストリングに対応するメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージする。このプリチャージは、例えばサブラッチｓｕｂｌａｔ３を構成するサブラッチ回路のプリチャージトランジスタをオンさせることにより行う。プリチャージトランジスタをオンさせると、プリチャージトランジスタのドレインに接続された電源Ｖｃｃは、メインデータ線ＭＤＬおよびビット線ＢＬに電荷を供給する。これにより、データエリア３の読み出し対象のメモリセルを含んだストリングに対応するメインデータ線ＭＤＬおよびビット線ＢＬは、プリチャージされる。なお、上記以外の方法（例えば、図１３（ａ）に図示のプリチャージ回路によるプリチャージ）により、データエリア３の読み出し対象のメモリセルを含んだストリングに対応するメインデータ線ＭＤＬおよびビット線ＢＬのプリチャージを行ってもよい。
【０２１６】
データエリア３におけるデータ読出し動作の場合、データエリア３に含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージすればよく、その他のデータエリアに含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージする必要はない。このため、本発明によれば、従来例と比較してデータ読出し動作におけるプリチャージ、ディスチャージ時間を短縮することができる。さらに、本発明によれば、従来例と比較してプリチャージする領域の配線容量が小さいため、消費電流を低減することができる。
【０２１７】
以上の動作の結果、読み出し対象のメモリセルのデータは読み出されて、サブラッチｓｕｂｌａｔ３においてそのデータが保持される。そして、読み出し対象のメモリセルのデータが読み出された後に、サブラッチ選択トランジスタＳＬＳＥＬ３はオフして、データエリア３とサブラッチｓｕｂｌａｔ３のとの接続を切断する。
【０２１８】
時刻Ｔ３、時刻Ｔ４におけるデータエリア２におけるデータ消去動作が終了して時刻Ｔ５になると、サブラッチ選択トランジスタＳＬＳＥＬ３、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は全てオンになる。また、サブラッチ選択トランジスタＳＬＳＥＬ０〜ＳＬＳＥＬ２はオフになる。これにより、サブラッチｓｕｂｌａｔ３とデータレジスタ２０とはメインデータ線ＭＤＬを通じて接続される。そして、サブラッチｓｕｂｌａｔ３に保持されたデータは、データレジスタ２０に転送される。これにより、データ読出し動作は終了する。
【０２１９】
なお、データエリア３におけるデータ読出し動作と並行して行われるデータエリア２におけるデータ消去動作の場合も、上記説明したのと同様に、イレースベリファイに際してデータエリア２に含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージすればよく、その他のデータエリアに含まれるメインデータ線ＭＤＬおよびビット線ＢＬをプリチャージする必要はない。また、データエリア３におけるデータ読出し動作と並行して行われるデータエリア２におけるデータ消去動作の場合も、上記説明したのと同様に、ウェル電圧印加に際してデータエリア２に対応するウェルのみに充電すればよく、その他のデータエリアに対応するウェルには充電する必要はない。このため、本発明によれば、従来例と比較して充電時間、放電時間を短縮することができる。さらに、本発明によれば、従来例と比較して充電する領域の面積が小さくなるため、消費電流を低減することができる。
【０２２０】
図１５は、図１３におけるマルチエリア動作のうちデータエリア１のデータ書込み動作に関するフラッシュメモリ１００各部の波形図である。なお、図１５では、図１４の「その他のサブデータエリアライン」に相当する部分は省略した。その省略した部分は、図１５の「サブデータエリアライン」の下側の「ストリング」と同様の波形であるからである。
【０２２１】
また、データエリア１のデータ書込み動作における時刻Ｔ１〜Ｔ４は、図１０に示したデータエリア２のデータ消去動作における時刻Ｔ１〜Ｔ４と同じ時刻であるものとして説明する。また、図１５においては図１３におけるマルチエリア動作のうちデータ読出し動作については考慮していない。また、スルー選択トランジスタＴＳＬ０〜ＴＳＬ３は原則としてオフにしておく。また、図１５においてデータ書込み処理に関するプリチャージは、直列接続の最下段のデータエリア０から順に、メインデータ線ＭＤＬを通じてより上段のデータエリア１、データエリア２、データエリア３におけるビット線ＢＬをプリチャージするプリチャージ回路（例えば、図１３（ａ）に図示のプリチャージ回路）により行っているものとして説明する。
【０２２２】
時刻Ｔ１において図１０に示したコマンドの入力が行われ、時刻Ｔ２においてデータエリア２におけるイレースベリファイが行われ、時刻Ｔ３でデータ消去処理が開始すると、データレジスタ２０に保持された書き込みデータがサブラッチｓｕｂｌａｔ１に転送されるデータ転送処理が開始する（区間ａ）。なお、データ転送処理が開始するタイミングは、データ消去処理が開始されるタイミングに限るものではなく、その他のタイミングであってもよい。
【０２２３】
データ転送処理において、サブラッチ選択トランジスタＳＬＳＥＬ１、スルー選択トランジスタＴＳＬ０〜ＴＳＬ１は全てオンになる。また、スルー選択トランジスタＴＳＬ２、およびサブラッチ選択トランジスタＳＬＳＥＬ０はオフ状態を維持する。これにより、サブラッチｓｕｂｌａｔ１とデータレジスタ２０とはメインデータ線ＭＤＬを通じて接続される。そして、データレジスタ２０に保持された書き込みデータがサブラッチｓｕｂｌａｔ１に転送される。
【０２２４】
次に、書込みアドレス情報に対応するメモリセルのゲートにベリファイ電圧（例えば、３ｖ〜４ｖ）が印加され、そのメモリセルを含んだストリングのその他のメモリセルのゲートには読み出し電圧よりも高いオン電圧が印加される。これにより、プログラムベリファイが開始する（区間ｂ）。なお、プログラムベリファイにおける波形図は、イレースベリファイおよび図１４におけるデータ読出し動作における波形図とほぼ同じであり、既に説明済みであるため、説明を省略する。
【０２２５】
プログラムベリファイが終了すると、スルー選択トランジスタＴＳＬ０およびＴＳＬ１、書込みアドレス情報に対応するビット線ＢＬと接続された全てのサブ選択トランジスタＳＳＥＬがオンになる（区間ｃ）。これにより、上記プリチャージ回路とメインデータ線ＭＤＬ、および書込みアドレス情報に対応するビット線ＢＬは接続される。そして、上記プリチャージ回路は、書込みアドレス情報に対応するビット線ＢＬをプリチャージする。
【０２２６】
次に、サブラッチ選択トランジスタＳＬＳＥＬ１がオンになり、書込みアドレス情報に対応するビット線ＢＬと接続される。そして、Ｘデコーダ１８は、ワード線を通じて書込みアドレス情報に対応するメモリセルのゲートにプログラム電圧（例えば、１６ｖ）を印加する。
【０２２７】
ここで、サブラッチｓｕｂｌａｔ１に保持された書込みデータがローレベルの場合、書込みアドレス情報に対応するビット線ＢＬの電位が下がる。この場合、書込みアドレス情報に対応するメモリセルのゲートに書込みに十分な高電圧が印加され、そのメモリセルがプログラムされる。これにより、書込みアドレス情報に対応するメモリセルに書込みデータが書き込まれる（区間ｄ）。一方、サブラッチｓｕｂｌａｔ１に保持された書込みデータがハイレベルの場合、書込みアドレス情報に対応するビット線ＢＬの電位は高くなる。この場合、書込みアドレス情報に対応するメモリセルのゲートに書込みに十分な高電圧が印加されず、そのメモリセルはプログラムされない。
【０２２８】
次に、書込みアドレス情報に対応するメモリセルにデータが書き込まれたか否かを確認するため、再度プログラムベリファイが行われる（区間ｅ）。なお、プログラムベリファイにおける波形図は、図１０におけるイレースベリファイにおける波形図とほぼ同じであり、既に説明済みであるため、説明を省略する。このプログラムベリファイが終了すると、データ書込み動作は終了する。
【０２２９】
なお、図１５において上記２回目のプログラムベリファイの後に、データエリア２において２回目のイレースベリファイが行われているが、これに限るものではなく、その他の態様であってもよい。
【０２３０】
＜２．第２の実施形態＞
＜２−１．全体構成＞
図１６は、本発明の第２の実施形態におけるフラッシュメモリ２００におけるメモリプレーンＢ０の構成の一例を示す図である。図１６（ａ）は、メモリプレーンＢ０を示す図である。本発明の第２の実施形態におけるフラッシュメモリ２００も、フラッシュメモリ１００と同様に、コマンドデコーダと、Ｉ／Ｏコントローラと、制御部と、メモリプレーンＢ０と、電圧印加部と、ＨＶジェネレータと、接地部と、Ｘデコーダと、Ｙデコーダと、データレジスタとにより構成されている。なお、メモリプレーンＢ０以外はフラッシュメモリ１００における構成と同様であるため、メモリプレーンＢ０以外の各部は図示していない。
【０２３１】
フラッシュメモリ１００とフラッシュメモリ２００との相違点は、メモリプレーンの構成である。フラッシュメモリ１００におけるメモリプレーンＡ０は、データエリア０〜データエリア３の下端部にスロット０〜スロット３が備えられたボトムスロットタイプである。
【０２３２】
一方、フラッシュメモリ２００におけるメモリプレーンＢ０は、データエリアとデータエリアとの間にスロットを配置した構成になっている。そして、このスロットは、サブラッチｓｕｂｌａｔを少なくとも２つ備えており、一方のサブラッチｓｕｂｌａｔが一方のデータエリアで用いられ、他方のサブラッチｓｕｂｌａｔが他方のデータエリアで用いられる。このようなタイプのスロットを以下において適宜センタースロットタイプと呼ぶこととする。なお、フラッシュメモリ２００におけるデータエリアは、図２（ｃ）に示すようなメインデータ線ＭＤＬと、少なくとも２つのサブデータエリアラインと、サブデータエリアラインのそれぞれに対応するサブ選択トランジスタＳＳＥＬとを備えた態様のものを行方向に複数配置させたものとして説明する。
【０２３３】
センタースロットタイプのメモリプレーンＢ０においてデータエリア３は、データエリア３の上側であるデータエリア３ｔとデータエリア３の下側であるデータエリア３ｂとで構成されている。また、データエリア２は、データエリア２の上側であるデータエリア２ｔとデータエリア２の下側であるデータエリア２ｂとで構成されている。また、データエリア１は、データエリア１の上側であるデータエリア１ｔとデータエリア１の下側であるデータエリア１ｂとで構成されている。また、データエリア０は、データエリア０の上側であるデータエリア０ｔとデータエリア０の下側であるデータエリア０ｂとで構成されている。
【０２３４】
センタースロットタイプのメモリプレーンＢ０においてデータエリア３ｔ、データエリア３ｂ、データエリア２ｔ、データエリア２ｂ、データエリア１ｔ、データエリア１ｂ、データエリア０ｔ、データエリア０ｂは、それぞれ１つのウェルにより構成されている。
【０２３５】
また、センタースロットタイプのメモリプレーンＢ０においてスロット３は、データエリア３ｔとデータエリア３ｂとの間に位置し、メインデータ線ＭＤＬを通じて両者と接続されている。また、スロット２は、データエリア２ｔとデータエリア２ｂとの間に位置し、メインデータ線ＭＤＬを通じて両者と接続されている。また、スロット１は、データエリア１ｔとデータエリア１ｂとの間に位置し、メインデータ線ＭＤＬを通じて両者と接続されている。また、スロット０は、データエリア０ｔとデータエリア０ｂとの間に位置し、メインデータ線ＭＤＬを通じて両者と接続されている。
【０２３６】
また、データエリア０〜データエリア３は、それぞれエリア接続切断手段であるスルー選択トランジスタトランジスタＴＳＬ０ｂ〜ＴＳＬ３ｂを介して直列に接続されている。すなわち、センタースロットタイプのメモリプレーンＢ０においてスルー選択トランジスタトランジスタＴＳＬ３ｂは、データエリア３ｂとデータエリア２ｔとの間に位置し、メインデータ線ＭＤＬを通じて両者を接続している。また、スルー選択トランジスタトランジスタＴＳＬ２ｂは、データエリア２ｂとデータエリア１ｔとの間に位置し、メインデータ線ＭＤＬを通じて両者を接続している。また、スルー選択トランジスタトランジスタＴＳＬ１ｂは、データエリア１ｂとデータエリア０ｔとの間に位置し、メインデータ線ＭＤＬを通じて両者を接続している。スルー選択トランジスタトランジスタＴＳＬ０ｂは、データエリア０ｂの下に位置し、メインデータ線ＭＤＬを通じてデータエリア０ｂと周辺回路等とを接続している。
【０２３７】
図１６（ｂ）は、スロット３の内部構造を示す図である。スロット３は、スルー選択トランジスタトランジスタＴＳＬ３ｔと、サブラッチｓｕｂｌａｔ３ｔおよびｓｕｂｌａｔ３ｂと、サブラッチ選択トランジスタＳＬＳＥＬ３ｔおよびＳＬＳＥＬ３ｂとを備える。
【０２３８】
スルー選択トランジスタトランジスタＴＳＬ３ｔは、メインデータ線ＭＤＬに接続され、データエリア３ｔとデータエリア３ｂとの接続・切断を行うものである。また、サブラッチ選択トランジスタＳＬＳＥＬ３ｔは、サブラッチｓｕｂｌａｔ３ｔとメインデータ線ＭＤＬ（データエリア３ｔ側）との接続・切断を行うものである。また、サブラッチ選択トランジスタＳＬＳＥＬ３ｂは、サブラッチｓｕｂｌａｔ３ｂとメインデータ線ＭＤＬ（データエリア３ｂ側）との接続・切断を行うものである。
【０２３９】
サブラッチｓｕｂｌａｔ３ｔおよびｓｕｂｌａｔ３ｂは、主としてデータ消去対象ブロックに記憶されたデータが消去されているか否かの確認を行うイレースベリファイを行うものである。サブラッチｓｕｂｌａｔ３ｔは、データエリア３ｔに含まれるブロックのイレースベリファイを行う。サブラッチｓｕｂｌａｔ３ｂは、データエリア３ｂに含まれるブロックのイレースベリファイを行う。
【０２４０】
なお、スロット０〜スロット２の構成は、スロット３の構成と同じ構成であり、上記で説明済みであるため、その説明を省略する。
【０２４１】
また、データエリア３ｔには、エリアウェルコントローラＡＷＣ３ｔが設けられている。また、データエリア３ｂには、エリアウェルコントローラＡＷＣ３ｂが設けられている。また、データエリア２ｔには、エリアウェルコントローラＡＷＣ２ｔが設けられている。また、データエリア２ｂには、エリアウェルコントローラＡＷＣ２ｂが設けられている。また、データエリア１ｔには、エリアウェルコントローラＡＷＣ１ｔが設けられている。また、データエリア１ｂには、エリアウェルコントローラＡＷＣ１ｂが設けられている。また、データエリア０ｔには、エリアウェルコントローラＡＷＣ０ｔが設けられている。また、データエリア０ｂには、エリアウェルコントローラＡＷＣ０ｂが設けられている。
【０２４２】
なお、ボトムスロットタイプのメモリプレーンで説明したことは、可能な限りセンタースロットタイプのメモリプレーンについても同様に適用することができる。
【０２４３】
＜２−２．第２の実施形態におけるデータ消去動作・その他の動作＞
図１７は、本発明の第２の実施形態におけるフラッシュメモリ２００のデータエリア２ｔの所定のブロックに記憶されたデータを消去する流れを示す図である。なお、図１７においてフラッシュメモリ２００のデータエリア３ｂより上の部分、およびデータエリア１ｔより下の部分については図示していない。また、スルー選択トランジスタＴＳＬ０ｔ〜ＴＳＬ３ｔ、およびスルー選択トランジスタＴＳＬ０ｂ〜ＴＳＬ３ｂは原則としてオフにしておく。これにより、原則として各データエリア間における電気的な接続が切断される。
【０２４４】
まず、図１７（ａ）に示すようにスロット０〜スロット３に含まれるサブラッチｓｕｂｌａｔ０ｔ〜ｓｕｂｌａｔ３ｔ、およびサブラッチｓｕｂｌａｔ０ｂ〜ｓｕｂｌａｔ３ｂにハイレベルのリセット信号ＲＳＴを供給してサブラッチｓｕｂｌａｔ０ｔ〜ｓｕｂｌａｔ３ｔ、およびサブラッチｓｕｂｌａｔ０ｂ〜ｓｕｂｌａｔ３ｂにおけるラッチ状態を初期化する。
【０２４５】
次に、図１７（ｂ）に示すように、スロット２におけるＳＬＳＥＬ２ｔがオンになり、サブラッチｓｕｂｌａｔ２ｔはデータエリア２ｔにおけるデータ消去対象ブロックに対してイレースベリファイを行う。すなわち、サブラッチｓｕｂｌａｔ２ｔは、データ消去対象ブロックのデータを読み出し、その読み出したデータに基づいてデータ消去対象ブロックにおいて既にデータが消去されているか否かを確認する。
【０２４６】
データ消去対象ブロックのデータ全てが既に消去されているとサブラッチｓｕｂｌａｔ２ｔにおいて確認された場合、データ消去動作はここで終了する。一方、データ消去対象ブロックのデータ全てが消去されていないとサブラッチｓｕｂｌａｔ２ｔにおいて確認された場合、図１７（ｃ）に示す処理が行われる。
【０２４７】
図１７（ｃ）は、Ｘデコーダがデータ消去対象ブロックのワード線を選択する様子を示す図である。Ｘデコーダは、データ消去対象ブロックに対応するワード線にゲート電圧を印加する。また、Ｘデコーダは、それ以外のワード線はフローティングにする。
【０２４８】
次に、図１７（ｄ）に示すように、サブラッチ選択トランジスタＳＬＳＥＬ２ｔはオフになる。これにより、データエリア２ｔとサブラッチｓｕｂｌａｔ２ｔとの電気的な接続が切断される。なお、この切断を行う時期は、図１７（ｂ）におけるイレースベリファイ終了後、かつデータエリア２ｔを構成するウェルにウェル電圧を印加する以前であれば、図１７（ｃ）の後でも前でもよい。
【０２４９】
サブラッチ選択トランジスタＳＬＳＥＬ２ｔがオフになった後に、エリアウェルコントローラＡＷＣ２ｔは、データエリア２ｔを構成するウェルにウェル電圧を印加する。これにより、データエリア２ｔのデータ消去対象ブロックに記憶されたデータが消去される。
【０２５０】
その後、図１７（ｅ）に示すように、上記データ消去処理においてデータ消去対象ブロックに記憶されたデータが消去されたかどうか確認するために、さらにサブラッチｓｕｂｌａｔ２ｔがデータエリア２ｔにおけるデータ消去対象ブロックに対してイレースベリファイを行う。
【０２５１】
サブラッチｓｕｂｌａｔ２ｔにおいてデータ消去対象ブロックのデータ全てが既に消去されていると確認された場合、データ消去動作はここで終了する。一方、サブラッチｓｕｂｌａｔ２ｔにおいてデータ消去対象ブロックのデータ全てが消去されていないと確認された場合、図１７（ｃ）および図１７（ｄ）で説明したデータ消去動作が再度行われる。
【０２５２】
なお、図１６で説明したように、本発明の第２の実施形態におけるフラッシュメモリ２００は本発明の第１の実施形態におけるフラッシュメモリ１００とスロットの位置および構成が異なるのみである。このため、フラッシュメモリ２００においても複数データエリアにおけるブロックの同時消去動作やマルチエリア動作をフラッシュメモリ１００と同様に行うことができる。フラッシュメモリ２００における複数データエリアにおけるブロックの同時消去動作やマルチエリア動作は、フラッシュメモリ１００における複数データエリアにおけるブロックの同時消去動作やマルチエリア動作の説明を適宜適用して説明でき、それらについて既に説明済みであるため、説明を省略する。
【０２５３】
なお、請求項１におけるエリア接続切断手段は、スルー選択トランジスタＴＳＬに対応する。また、請求項１におけるウェル電圧印加手段は、例えばウェル電圧印加部１５に対応する。また、請求項１におけるゲート電圧印加手段は、例えばＸデコーダ１８等に対応する。また、請求項１における制御手段は、例えば制御部１２に対応する。
【０２５４】
また、請求項２におけるウェル電圧印加手段は、例えばＨＶジェネレータ１６に対応する。また、請求項２における電圧印加許可手段は、例えばエリアウェルコントローラＡＷＣに対応する。
【０２５５】
また、請求項５におけるデータ消去確認手段は、例えば制御部１２およびサブラッチｓｕｂｌａｔ等イレースベリファイに関係する全てのものに対応する。また、請求項６におけるベリファイ要求手段は、例えばイレースコントローラ１３等に対応する。また、請求項６におけるベリファイ手段は、例えばサブラッチｓｕｂｌａｔに対応する。
【０２５６】
また、請求項１０におけるベリファイ接続切断手段は、例えばサブラッチ選択トランジスタＳＬＳＥＬに対応する。また、請求項１２におけるその旨の通知は、例えばＥＦＬＡＧに対応する。
【０２５７】
また、請求項１４におけるビット線は、例えばビット線ＢＬに対応する。また、請求項１４における第１の選択トランジスタは、例えばサブ選択トランジスタＳＳＥＬｏｕ０等に対応する。また、請求項１４における第２の選択トランジスタは、例えばサブ選択トランジスタＳＳＥＬｅｕ０等に対応する。
【０２５８】
また、請求項１６におけるデータ読出し手段は、例えば制御部１２、Ｘデコーダ１８、サブラッチ回路におけるプリチャージトランジスタ等のデータ読出し動作に関係する各部に対応する。また、請求項１７における読出しデータ保持手段は、例えばサブラッチｓｕｂｌａｔに対応する。また、請求項１９におけるデータ書込み手段は、例えば制御部１２、Ｘデコーダ１８等のデータ書込み動作に関係する各部に対応する。また、請求項２０におけるプリチャージ手段は、例えばデータエリア０およびスロット０よりも下に位置する（図示しない）プリチャージ回路に対応する。
【０２５９】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【符号の説明】
【０２６０】
Ａ０、Ｂ０  メモリプレーン
ＡＲＶＳＳ  共通ソース線
ＡＷＣ  エリアウェルコントローラ
ＢＬ  ビット線
ＩＯ０−ＩＯｎ  入出力部
ＭＤＬ  メインデータ線
Ｓ０、Ｓ１、Ｓ２、Ｓ３  ストリング
ＢＬ  ビット線
ＳＥＬＤ、ＳＥＬＳ  選択信号線
ＳＧＤ、ＳＧＳ  選択トランジスタ
ＳＬＳＥＬ  サブラッチ選択トランジスタ
ＳＳＥＬ  サブ選択トランジスタ
ｓｕｂｌａｔ  サブラッチ
ＴＳＬ  スルー選択トランジスタ
ＷＬ  ワード線
１０  コマンドデコーダ
１１  Ｉ／Ｏコントローラ
１２  制御部
１３  イレースコントローラ
１４  データエリアデコーダ
１５  電圧印加部
１６  ＨＶジェネレータ
１７  接地部
１８  Ｘデコーダ
１９  Ｙデコーダ
２０  データレジスタ
２１  スロットコントローラ
１００、２００  フラッシュメモリ
【図１】
2011233181.tif 000003
【図２】
2011233181.tif 000004
【図３】
2011233181.tif 000005
【図４】
2011233181.tif 000006
【図５】
2011233181.tif 000007
【図６】
2011233181.tif 000008
【図７】
2011233181.tif 000009
【図８】
2011233181.tif 000010
【図９】
2011233181.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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