(57)【要約】【課題】長い直線状のトレンチ１内に、ゲート絶縁膜１７を介して第１ゲート電極２等を有するＴＤＭＯＳトランジスタについて、増大するゲート抵抗と寄生容量に基づくゲート遅延の問題を、ゲート絶縁膜１７に損傷を与えることなく改善する。【解決手段】トレンチ１の側壁に、第１ゲート電極２等の材料となるポリシリコン膜２２の膜厚の２倍未満の幅と奥行きからなるトレンチ凸部１ａを形成する。トレンチ凸部１ａはポリシリコン膜２２で埋め込まれるのでその表面に形成された層間絶縁膜１９に、トレンチ凸部１ａ部分のポリシリコンのみが露出する第１ゲートコンタクト４等を形成する。該第１ゲートコンタクト４等と接続する第１ゲート配線電極Ｇ１等を一定間隔の元、複数本形成する。【選択図】図１
2011014621.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のウエル層と、
前記ウエル層上に形成された第１導電型のオフセット層と、
前記オフセット層上に形成された、一部に第１導電型からなるコンタクト層を含む第２導電型からなるソース層と、
前記ソース層から前記ウエル層まで前記オフセット層を貫通する、複数の平行な直線部とその両端が連続するＵ字状部を有する閉ループからなるトレンチと、
前記トレンチの底部に形成された第１導電型のドレイン層と、
前記トレンチの外側の側壁と内側の側壁に、絶縁膜を介してそれぞれ分離して形成された第１ゲート電極と第２ゲート電極と、
前記第１ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第１ゲート配線電極と、
前記第２ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第２ゲート配線電極と、を備え、前記第１ゲート電極と前記第１ゲート配線電極間及び前記第２ゲート電極と前記第２ゲート配線電極間が、それぞれ前記トレンチの側壁に該トレンチの外側に向かって形成された複数のトレンチ凸部内のポリシリコン膜を介して接続されることを特徴とするパワーデバイスを含む半導体装置。
【請求項２】
１組の前記第１ゲート配線電極及び前記第２ゲート配線電極と他の組の該第１ゲート配線電極及び第２ゲート配線電極の間に、前記トレンチ上を前記層間絶縁膜を介して垂直に横切る複数の第１ソース配線電極と第２ソース配線電極が交互に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ凸部内に１または複数のトレンチ凸部分割島が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記直線部からなるトレンチの内、一番外側の最初と最後に当たるトレンチが、その両端に連続したＵ字状部を有さず分離されており、且つ、トレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記Ｕ字状部の全てが形成されないことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記直線部からなるトレンチの内、一番外側の連続したＵ字状部を有さず分離された最初と最後のトレンチの両端が、該トレンチ内側方向に鋭角に突き出ていることによりトレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記トレンチ内がポリシリコン膜により埋め込まれ、前記第１ゲート電極と前記第２ゲート電極が一体となり、１つのゲート電極を構成することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトレンチＤＭＯＳ（ＴＤＭＯＳ）からなるパワーデバイスを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、ＴＤＭＯＳトランジスタが含まれる。ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＴＤＭＯＳとは、ＤＭＯＳの内、電流がトレンチ内のゲート電極直下の半導体層（チャネル）を表面側から下側に向かい、縦方向に流れるものである。ＴＤＭＯＳトランジスタは、電源回路やドライバー回路等に広く採用されている。
【０００３】
パワーデバイスとしてのＴＤＭＯＳは、一般に、図１３に示すように、トレンチ５０で分離されたストライプ型の第２導電型の不図示のソース層と、トレンチ５０内の該ソース層側壁上から第１導電型の不図示のピンチオフ層上を経由しトレンチ５０底部の不図示の第２導電型のドレイン層上まで、絶縁膜を介して形成されたポリシリコンからなるゲート電極５１と、トレンチ５０底部に形成された不図示のドレイン層から構成される。
【０００４】
ゲート配線電極Ｇからゲートコンタクト５３を経由してゲート電極５１に電圧を印加することにより、前記ピンチオフ層にチャネルが形成される。電流は、ソース配線電極Ｓ１等からソースコンタクト５２を通り前記ソース層に流れ、該チャネル層を経由してトレンチ５０底部のドレイン層に流れる。図１３ではゲート配線電極Ｇは図１３の上下に２箇所形成されているが、電流容量があまり大きく無い場合は、いずれか一方に形成される。
なお、図１３の場合は、ゲート電極５１は、トレンチ５０の内部を埋め込んだポリシリコンで形成される。
【０００５】
図１４には、各トレンチ５０が、その端部でＵ字状に連結されトレンチ５０全体が閉ループを形成している例を示している。一体として形成されたトレンチの一方の側壁に第１ゲート電極５４、他方の側壁に第２ゲート電極５５がそれぞれ分離した状態で形成されている。第１ゲート電極５４には、第１ゲート配線電極Ｇ１から第１ゲートコンタクト５６を経由してゲート電圧が印加される。同様に、第２ゲート電極５５には、第２ゲート配線電極Ｇ２から第２ゲートコンタクト５７を経由してゲート電圧が印加される。
【０００６】
閉ループに形成されたトレンチ５０の外側のトレンチ５０に隣接する部分が不図示の第１ソース層になっており、第１ソースコンタクト層５８を通して第１ソース配線電極Ｓ１と接続されている。また、閉ループに形成されたトレンチ５０に囲まれたトレンチ５０に隣接する部分が不図示の第２ソース層になっており、第２ソースコンタクト５９を通して第２ソース配線電極Ｓ２と接続されている。
【０００７】
図１４におけるＴＤＭＯＳトランジスタは、同一トレンチ５０内のそれぞれの側壁に形成される第１ゲート電極５４、第２ゲート電極５５を有する２つのＴＤＭＯＳから構成されている。該２つのＴＤＭＯＳは、ドレインを共通にしており寄生ダイオードとあわせ、バッテリーの過充電、過放電防止回路等に使用されている。この場合は、図１３の上下に表示する１個のＴＤＭＯＳトランジスタ用のゲート配線電極Ｇと異なり、それぞれ別の２個のＴＤＭＯＳトランジスタ用のゲート電極配線として、第１ゲート配線電極Ｇ１と第２ゲート配線電極Ｇ２を構成する。
【０００８】
このような、同一トレンチ５０の両側壁に、それぞれ分離した第１ゲート電極、第２ゲート電極を有する２個のＴＤＭＯＳトランジスタからなる構成については、特許文献１及び特許文献２にその特徴等が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２７４０３９号公報
【特許文献２】特開２００７−１３４５００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
パワーＴＤＭＯＳトランジスタの電流容量の増大を図ろうとする場合、ゲート幅をより広くする必要があり、図１３に示す場合、ゲート電極５１が形成されているトレンチ５０はその直線部分を長くしなければならない。トレンチ５０が長くなれば、ゲート配線電極Ｇから先端部のゲート電極５１までの距離が遠くなりその間のゲート電極５１のゲート電気抵抗は大きくなる。ゲート電気抵抗が大きくなると、絶縁膜やＰＮ接合等からなる寄生容量とあわせ、ゲート配線電極Ｇの入力電圧がゲート電極５１の先端部まで伝達する速度が落ちてしまう。即ち、ゲート遅延の問題が生じることになる。
【００１１】
図１３の場合は、１個のＴＤＭＯＳトランジスタだけから構成されるので、トレンチ５０が長くなった場合、図１３に示すように、上下２個所にゲート配線電極Ｇを配置する事が可能である。上下２個所にゲート配線電極Ｇを配置する事により、ゲート配線電極Ｇからゲート電極５１の先端までの距離を１箇所にゲート配線電極Ｇを配置した場合に比べて半分にする事ができる。したがって、トレンチ５０を２倍に延ばしても抵抗値は、延ばす前と同じ値にする事ができる。また、図１３の場合、ゲート電極５１は、トレンチ５０内を低抵抗のポリシリコンで充填して厚く形成されるため、元々低い抵抗値でありトレンチ５０を長くしても抵抗値の増大量は図１４の場合に比して小さい。
【００１２】
それに対して、図１４のように、トレンチ５０の両側壁に、それぞれ分離したゲート電極５４及びゲート電極５５を形成し、２個のＴＤＭＯＳトランジスタを構成する場合は、その影響が図１３の場合に比して非常に大きなものになる。後述するように、トレンチ５０の側壁に形成されるゲート電極５４等は、トレンチ５０全体を被覆するように形成されたポリシリコン膜２２を、その表面からいわゆるＲＩＥにより異方性エッチングして形成されるもので、側壁上部では薄く、下部に向かって厚くなっている。全体として、初期に被覆したポリシリコン膜厚より薄く、しかも深さもトレンチ５０の深さより小さいため、ゲート電極５４等の抵抗は、元々、図１３の場合に比して大きくなる。
【００１３】
図１３のトレンチ５０の幅が図１４の場合の半分の場合でも、図１４のゲート電極５４等の方が図１３のゲート電極５１の３倍以上の面積抵抗を有すると思われる。図１４の場合は、１つのトレンチ５０に形成された第１ゲート配線５４は図の上部側から第１ゲート配線電極Ｇ１に接続され、他方の第２ゲート電極５５は下部側の第２ゲート配線電極Ｇ２と接続されているので、トレンチ５０が長くなったとしても、図１３の場合のように上下からゲート電極５４またはゲート電極５５を取り出すわけには行かない。
【００１４】
したがって、電流容量を大きくするためトレンチ５０を長く形成した場合に、１つのトレンチ５０の両側壁に２つのゲート電極５４等が分離して形成される、２個のＴＤＭＯＳトランジスタからなる半導体装置について、ゲート遅延を如何に解決するかが課題となる。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第1導電型の半導体基板と、前記半導体基板上に形成された第２導電型のウエル層と、前記ウエル層上に形成された第１導電型のオフセット層と、前記オフセット層上に形成された、一部に第１導電型からなるコンタクト層を含む第２導電型からなるソース層と、前記ソース層から前記ウエル層まで前記オフセット層を貫通する、複数の平行な直線部とその両端が連続するＵ字状部を有する閉ループからなるトレンチと、前記トレンチの底部に形成された第１導電型のドレイン層と、前記トレンチの外側の側壁と内側の側壁に、絶縁膜を介してそれぞれ分離して形成された第１ゲート電極と第２ゲート電極と、前記第１ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第１ゲート配線電極と、前記第２ゲート電極と接続され、前記トレンチ並びに該トレンチで囲まれた前記ソース層上を、層間絶縁膜を介して直角に横切る複数の第２ゲート配線電極と、を備え、前記第１ゲート電極と前記第１ゲート配線電極間及び前記第２ゲート電極と前記第２ゲート配線電極間が、それぞれ前記トレンチの側壁に該トレンチの外側に向かって形成された複数のトレンチ凸部内のポリシリコン膜を介して接続されることを特徴とする。
【００１６】
また、本発明の半導体装置は、１組の前記第１ゲート配線電極及び前記第２ゲート配線電極と他の組の該第１ゲート配線電極及び第２ゲート配線電極の間に、前記トレンチ上を前記層間絶縁膜を介して垂直に横切る複数の第１ソース配線電極と第２ソース配線電極が交互に形成されることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記トレンチ凸部内に１または複数のトレンチ凸部分割島が形成されていることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記直線部からなるトレンチの内、一番外側の最初と最後に当たるトレンチが、その両端に連続したＵ字状部を有さず分離されており、且つ、トレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする。
【００１９】
また、本発明の半導体装置は、前記直線部からなるトレンチの内、一番外側の連続したＵ字状部を有さず分離された最初と最後のトレンチの両端が、該トレンチ内側方向に鋭角に突き出ていることによりトレンチの両側壁に形成された第１ゲート電極と第２ゲート電極が互いに分離されていることを特徴とする。
【００２０】
更に、本発明の半導体装置は、前記トレンチ内がポリシリコン膜により埋め込まれ、前記第１ゲート電極と前記第２ゲート電極が一体となり、１つのゲート電極を構成することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、長い直線状のトレンチを有するＴＤＭＯＳトランジスタのゲート遅延問題の改善が図れる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態におけるＴＤＭＯＳトランジスタの平面図である。
【図２】本発明の実施形態におけるゲート電極の構成を明確にしたＴＤＭＯＳトランジスタの平面図である。
【図３】本発明の実施形態におけるゲート配線電極及びソース配線電極の構成を明確にしたＴＤＭＯＳトランジスタの平面図である。
【図４】本発明の実施形態におけるＴＤＭＯＳトランジスタの断面図である。
【図５】本発明の実施形態におけるＴＤＭＯＳトランジスタの閉ループトレンチを切断した平面図である。
【図６】本発明の実施形態におけるＴＤＭＯＳトランジスタの閉ループトレンチを切断した端部の平面図である。
【図７】本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。
【図８】本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。
【図９】本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１０】本発明の実施形態におけるＴＤＭＯＳトランジスタの製造方法を示す断面図である。
【図１１】本発明の実施形態におけるＴＤＭＯＳトランジスタのゲートコンタクトの形成方法を示す断面図である。
【図１２】本発明の実施形態におけるＴＤＭＯＳトランジスタのゲートコンタクトの形成方法を示す断面図である。
【図１３】従来の実施形態におけるＴＤＭＯＳトランジスタの平面図である。
【図１４】従来の実施形態における比較例としてのＴＤＭＯＳトランジスタの平面図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態を、図１乃至図６に参酌して説明する。図１は本発明の実施形態に係るＴＤＭＯＳトランジスタの平面図である。図１には平行に配置された８本の直線状のトレンチ１が図１の上側で小さな４つのＵ字状部、下側で３つの小さなＵ字状部と１つの大きなＵ字状部で連結され閉じて一本となったトレンチ１が形成されている様子が示されている。各要素の構成については分かりにくいので、図２及び図３で説明する。
【００２４】
図２において、トレンチ１内のゲート電極の配置を明確にしている。トレンチ１内は溝内の全てがポリシリコンで埋められているわけではなく、トレンチ１の両側壁に、それぞれ第１ゲート電極２及び第２ゲート電極３が分断された状態で形成されている。トレンチ１は閉ループとして形成されているため、第１ゲート電極２及び第２ゲート電極３は、トレンチ１内のいずれの場所においても接触することなく分断されている。第１ゲート電極２には第１ゲートコンタクト４が形成されており、第２ゲート電極３には第２ゲートコンタクト５が形成されている。
【００２５】
図３において、各配線電極が明示されている。第１ゲート配線電極Ｇ１は図３において３本、直線状トレンチ１を垂直方向に横切るように形成されている。各第１ゲート配線Ｇ１は第１ゲートコンタクト４部分で第１ゲート電極２と接続されている。また、第２ゲート配線電極Ｇ２も３本、直線状トレンチ１を垂直方向に横切るように形成されている。各第２ゲート配線Ｇ２は第２ゲートコンタクト５部分で第２ゲート電極３と接続されている。第１ゲートコンタクト、第２ゲートコンタクトがトレンチ１の側壁に形成されたサブトレンチであるトレンチ凸部１ａ内に形成されているのが本発明の特徴である。
【００２６】
目的はゲートコンタクトをＲＩＥで形成する場合のゲート絶縁膜１７へのダメージを排除するためである。従来の図１４に示す比較例では、図の一番上に第１ゲート配線電極Ｇ１、一番下の部分に第２ゲート配線電極Ｇ２を配置するだけであるのに対して、本実施形態を示す図３においては図の一番上、一番下のいずれにおいても第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２を配置しており第１ゲート配線電極Ｇ１等と第１ゲート電極２等の間の距離を小さくしている。
【００２７】
更に図の中心部にも第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２を配置しており、第１ゲート配線電極Ｇ１等と第１ゲート電極２等の間の距離を小さくしている。この結果、第１ゲート電極Ｇ１等と第１ゲート電極２等の距離が全体的に近くなり、その間の第１ゲート電極２等の電気抵抗が下がりゲート遅延の問題が改善される。本発明の第１の特徴である。なお、第１ゲート配線電極Ｇ１、第２ゲート配線電極Ｇ２は、適当な間隔を置いて必要なだけ形成する事により、第１ゲート配線電極Ｇ１等から第１ゲート電極２等の先端までのゲート抵抗を所望の抵抗値に低下させる事ができる。
【００２８】
図３においては、第１ソース配線電極Ｓ１，第２ソース配線電極Ｓ２も明示されている。閉ループ状に形成されたトレンチ１の閉ループの外側の、トレンチ１に隣接する、半導体層に不図示の第１ソース層が形成されているが、その部分に第１ソースコンタクト１０が形成されている。そして第１ソースコンタクト１０を介して第１ソース層と第１ソース配線電極Ｓ１が接続されている。同様に、閉ループ状に形成されたトレンチ１の内側の、トレンチ１に隣接する、半導体層に不図示の第２ソース層が形成されているが、その部分に第２ソースコンタクト１１が形成されている。そして第２ソースコンタクト１１を介して第２ソース層と第２ソース配線電極Ｓ２が接続されている。
【００２９】
図４（Ａ）は図１のＸ−Ｘ線での断面図である。Ｐ型半導体基板１２上にＮ型ウエル層１３、Ｐ型オフセット層１４、最後に一部Ｐ型コンタクト層１８を含むＮ＋型ソース層１５がこの順序に形成されている。Ｎ＋型ソース層１５表面からＮ型ウエル層１３までＰ型オフセット層１４を貫通してトレンチ１が形成されている。トレンチ１側壁にはゲート絶縁膜１７を介してポリシリコンからなる第１ゲート電極２及び第２ゲート電極３が、互いに分離して形成されている。
【００３０】
トレンチ１底部のＮ型ウエル層１３にはＮ−型ドレイン層１６が形成されている。半導体基板全体の表面には層間絶縁膜１９が形成され第１ソースコンタクト１０、第２ソースコンタクト１１を介して、それぞれ第１ソース配線電極Ｓ１、第２ソース配線電極Ｓ２が形成されている。第１ソースコンタクト１０により露出するＮ＋型ソース層１５が第１ソース層であり、第２ソースコンタクトにより露出する部分のＮ＋型ソース層１５が第２ソース層になる。第１ソース配線電極Ｓ1等は第１ソースコンタクト１０等を介してＮ＋型ソース層１５に加え、Ｐ型コンタクト層１８とも接続される。したがって、第１ソース配線電極等とその下のＰ型オフセット層１４は同電位になる。
【００３１】
図４（Ｂ）は図１のＹ−Ｙ線での断面図である。トレンチ１の側壁に形成したトレンチ凸部１ａにポリシリコンからなる第２ゲート電極３が埋め込まれているのが示されている。トレンチ凸部１ａの幅がその上に堆積されるポリシリコン膜がトレンチ凸部１ａ内を埋め尽くすように、狭く形成されていることによる。具体的には３００ｎｍ厚のポリシリコン層を堆積する場合、トレンチ凸部１ａの幅は６００ｎｍ以下とする必要がある。この場合、図４（Ｂ）に示すように、第２ゲートコンタクト５等は、このトレンチ凸部１ａ内に形成する必要がある。
【００３２】
さもなければ、層間絶縁膜１９のエッチングの際、ゲート絶縁膜１７がエッチングされ、図４（Ｂ）のトレンチ凸部１ａの横のＮ＋型ソース層１５が露出して、第２ゲート配線電極Ｇ２等と短絡する不良原因となるからである。図４（Ｃ）はトレンチ１及びトレンチ凸部１ａを含めた図１のＺ−Ｚ線での断面図である。トレンチ凸部１ａにポリシリコンが埋め込まれ第１ゲート電極２と接続している様子が示されている。この場合も、第１ゲートコンタクト４が図の左側のＮ＋型ソース層１５の上に跨らないようにする事が必要となる。
【００３３】
図５は本発明の実施形態の、１変形例である。閉ループを描いていたトレンチ１を図５に示すように、左右のトレンチ１部分で大きく描いていたＵ字状連結部を切断した様子を示している。図６（Ａ）の左側の図のように左右のトレンチ１がＵ字状部に連結されている場合は第１ゲート電極２と第２ゲート電極３が短絡することは無いが、図６（Ａ）の右側の図のようにトレンチ１がトレンチ端部２０を有する場合は、第１ゲート電極２と第２ゲート電極３が短絡する。この場合、図６（Ｂ）に示すように、トレンチ端部２０部分のみを露出するレジストマスク２１を使用してトレンチ端部２０の第１ゲート電極２と第２ゲート電極３を短絡させているポリシリコンをエッチングして除去する必要がある。
【００３４】
図５の両トレンチ端部２０は、上記処理により第１ゲート電極２と第２ゲート電極３を短絡しているポリシリコンを除去している。この場合、図１と比べて、図１下側の大きく形成されたＵ字状部が不要になるという利点がある。また、合わせて、全てのトレンチを平行な直線からなる独立したストライプ状に形成し、Ｕ字状部をなくしても良い。この場合、Ｕ字状部に形成した第１ゲートコンタクト４等は、分離された第１ゲート電極２等部分それぞれに形成する必要がある。
【００３５】
トレンチ幅が狭くなり、Ｕ字状部のゲート幅としての寄与率が小さくなった場合、全体形状を小さくする事が出来、有効である。また、図６（Ｃ）に示すように、トレンチ端部２０をトレンチ１内部に向けて鋭角に形成する等、工夫をすることにより、先端分断部２２にポリシリコンが形成されにくくなるので、先端分断部２２で容易に第１ゲート電極２と第２ゲート電極３を分断することも可能である。
【００３６】
それでは本実施形態に係るＴＤＭＯＳトランジスタの製造方法について、図１のＸ−Ｘ線断面、Ｙ−Ｙ断面、Ｚ−Ｚ断面に従った図７乃至図１２を参酌して説明する。Ｘ−Ｘ線での断面図である図７（Ａ）に示すように、Ｐ型半導体基板１２を準備して、その表面からリン等の不純物をイオン注入し、高温でドライブインしてＮ型ウエル層１３を形成する。次にＮ型ウエル層１３表面からボロン等をイオン注入し、高温でドライブインしてＰ型ピンチオフ層１４を形成し、その後、Ｐ型ピンチオフ層１４と接続されたＰ型コンタクト層１８をその一部に含むＮ＋型ソース層１５をリン等のイオン注入により形成する。
【００３７】
次にＮ＋型ソース層１５の表面からＰ型ピンチオフ層１４を貫通してＮ型ウエル層１３にいたるトレンチ１を、不図示のフォトレジストをマスクとして異方性ドライエッチングであるリアクティブ  イオンエッチング（ＲＩＥ）で形成する。次に、トレンチ１内を含む半導体基板の表面全体を被覆するゲート絶縁膜１７を形成してから、トレンチ１底部のＮ型ウエル層１３内にＮ−型ドレイン層１６をリン等の不純物をイオン注入することにより形成する。この場合、Ｎ−型ドレイン層１６の下部に不図示のＮ＋型ドレイン層を形成してもよい。また、前述のＮ＋型ソース層１５はこのＮ＋型ドレイン層を形成する際、同時に形成しても良い。Ｙ−Ｙ線での断面図である図７（Ｂ）、Ｚ−Ｚ線での断面図である図７（Ｃ）にトレンチ１の側壁に形成されたトレンチ凸部１ａ部分について示す。
【００３８】
次に、図８に示すように、トレンチ１内を含む半導体基板の表面全体を被覆するポリシリコン膜２２を所定のＣＶＤ法により、ゲート絶縁膜１７を介して形成する。図８（Ｂ）、図８（Ｃ）にトレンチ凸部１ａ内がポリシリコン膜２２で埋め込まれている様子が示されている。トレンチ凸部１ａの幅や奥行きは堆積されるポリシリコン膜２２の膜厚の２倍より小さく設定されているため、トレンチ凸部１ａがポリシリコン膜２２により埋め込まれることになる。
【００３９】
次に、図９に示すように、トレンチ１、トレンチ１ａ上のポリシリコン膜２２を所定のＲＩＥにより異方性ドライエッチングを行い、トレンチ１の側壁に互いに分離した状態で第１ゲート電極２及び第２ゲート電極３を形成する。この場合、トレンチ凸部１ａでは図９（Ｂ）に示すようにポリシリコン膜２２が埋め込まれ、図９（Ｃ）に示すように、トレンチ１の側壁に形成された第１ゲート電極２等と接続された状態になる。即ち、トレンチ凸部１ａに埋め込まれたポリシリコン膜２２は第１ゲート電極２等の一部を構成する。
【００４０】
次に、図１０に示すように、層間絶縁膜１９をトレンチ１内を含む半導体基板の全面に所定のＣＶＤ法により堆積してから、所定のＲＩＥにより異方性ドライエッチングを行い、第１ソースコンタクト１０、第２ソースコンタクト１１、第１ゲートコンタクト４及び第２ゲートコンタクト５を形成する。この場合、図１０（Ｂ），図１０（Ｃ）に示すように、第２ゲートコンタクト５等はトレンチ凸部１ａ内のポリシリコン膜２２上のみに形成される。次に、アルミニューム（Ａｌ）等からなる金属膜をスパッタリン法等により、全面に堆積してから、所定のフォトエッチング工程を経て第１ソース配線電極Ｓ１、第２ソース配線電極Ｓ２、第１ゲート配線電極Ｇ１及び第２ゲート配線電極Ｇ２が形成される。最後に不図示の保護膜を形成して半導体装置は完成する。
【００４１】
なお、第２ゲートコンタクト５等をトレンチ凸部１ａ内のポリシリコン膜２２上のみに形成するのは以下の理由による。トレンチ凸部１ａの側面に隣接するＮ＋型ソース層１５上にマスクずれして第２ゲートコンタクト５等が形成された場合、その後に形成される第２ゲート配線電極Ｇ２等とＮ＋型ソース層１５が短絡することになるからである。現実的には、ゲートポリシリコン膜２２の膜厚が３００ｎｍ程度であるため、トレンチ凸部１ａの幅や奥行きは６００ｎｍより小さくなる。このため、トレンチ凸部１ａ内のポリシリコン膜２２上のみに第２ゲートコンタクト５等を形成しようとする場合は、マスクずれ等を考慮すると、コンタクトホールの口径は０．２５μｍ程度にする必要がある。
【００４２】
０．２５μｍより大きなコンタクトホールの採用を可能とするため、図１１に示す方法が採用されている。先ず、図１１（Ａ）に示すように、コンタクトホールを形成する前に、トレンチ凸部１ａ内のポリシリコン膜２２からなる第２ゲート電極３等上、Ｎ＋型ソース層１５上のゲート絶縁膜１７上を含め半導体基板の全面にＣＶＤ法等によりシリコン窒化膜２３を堆積する。次にＣＶＤ法により層間絶縁膜１９を全面に形成し、所定のフォトエッチング工程を経て第２ゲートコンタクト５等を形成する。
【００４３】
この場合、マスクずれにより第２ゲートコンタクト５等がトレンチ凸部１ａに隣接するＮ＋型ソース層１５上に跨って形成されたとしても、層間絶縁膜１９がシリコン酸化膜の場合、シリコン窒化膜２３でエッチングが止まり、Ｎ＋型ソース層１５が露出することは無い。その後、図１１（Ｂ）に示すように、シリコン窒化膜２３が選択的にエッチングされる所定の条件で第２ゲートコンタクト下部に露出しているシリコン窒化膜２３をエッチングすることにより、Ｎ＋型ソース層１５上のゲート絶縁膜１７をそのまま残した状態でトレンチ凸部１ａ部分のポリシリコン膜２２からなる第２ゲート電極３等を露出させる事ができる。
【００４４】
この上に第２ゲート配線電極Ｇ２等を形成する事により第２ゲート配線電極Ｇ２等とＮ＋型ソース層１５の短絡不良が防止できる。また、図１２に示すように、トレンチ凸部１ａ内に１または複数のトレンチ凸部分離島２４を形成することによっても、第２ゲートコンタクト５等の開口径を大きくする事ができる。前述のように、ポリシリコン膜２２の膜厚が３００ｎｍ程度の場合、トレンチ凸部１ａ内がポリシリコン膜２２で埋め込まれるためには、図１２（Ａ）の場合、トレンチ凸部分離島２４間の幅、トレンチ凸部分離島２４とトレンチ凸部１ａの側壁間の幅が０．５〜０．６μｍ程度未満である必要がある。
【００４５】
例えば、０．５μｍとした場合、トレンチ凸部１ａの幅、奥行きを１μｍ以上にする事ができる。そうすると、第２ゲートコンタクト５等の開口径を０．５μｍ以上に設定しても第２ゲートコンタクト５等がＮ＋型ソース層１５上に跨ることは無い。この場合、図１２（Ｂ）、図１２（Ｃ）に示すように、トレンチ凸部分離島２４上のゲート絶縁膜１７がエッチングされ、ＴＤＭＯＳトランジスタのＮ＋型ソース層１５とは分離されている、その部分のＮ＋型ソース層１５が露出する。
【００４６】
これにより第２ゲート配線電極Ｇ２等がＮ＋型層１５からＰ型層１４を経由し、Ｎ−型ドレイン層１６と接続される。しかし、ドレインとなるＮ−型ドレイン層１６の電位は第２ゲート配線電極Ｇ２等の電位より高いのが通常であり、逆バイアスのＰＮ接合となるので問題ない。また、図１１で示したように、シリコン窒化膜２３で被覆してから第２ゲートコンタクト５等を開口すればトレンチ凸部分離島２４上のゲート絶縁膜１７がエッチングされることも無い。
【００４７】
また、第１ゲートコンタクト４等をトレンチ凸部１ａ上に形成するのはゲート絶縁膜１７にダメージを与えないためであることは前述したが、詳細は以下の内容となる。第１ゲート配線電極Ｇ１等と第１ゲート電極２等とのコンタクトのとり方として以下の方法がある。即ち、所定のフォトレジストマスクを使用して、トレンチ１の側壁から隣接するＮ＋型ソース層１５上にゲート絶縁膜を介して連続して第１ゲート電極２等を形成する。その後、第１ゲート電極２等の一部である、ゲート絶縁膜を介してＮ＋型ソース層上に形成されたポリシリコン膜２２上に第１ゲートコンタクト４等を形成する方法がある。
【００４８】
しかし、この場合、ＲＩＥにより層間絶縁膜１９に第１ゲートコンタクト４等を形成すると、ＲＩＥ処理時のイオン等からのダメージを受け、当該ポリシリコン膜２２の下部のゲート絶縁膜１７が劣化し、ゲートリークが発生する原因となる。これを避けるため、トレンチ凸部１ａ内のポリシリコン膜２２との間で第１ゲートコンタクト４等を形成しているのが本発明の特徴である。なお、係る構造にすることにより、トレンチ内からフォトレジストを使用して第１ゲート電極を、隣接するＮ＋型ソース層１５上のゲート絶縁膜１７上に形成する場合に比して、全体の平坦化が図れるメリットもある。
【００４９】
本実施形態においては、トレンチ１の両側壁に互いに分離した第１ゲート電極２及び第２ゲート電極３を形成し、トレンチ１を挟む、両側の半導体層に独立したＴＤＭＯＳトランジスタを有する半導体装置について記載したが、トレンチ１内にゲート電極が埋め込まれている通常の１個のＴＤＭＯＳトランジスタを有する半導体装置にも本発明を適用できることは言うまでも無い。
【符号の説明】
【００５０】
１  トレンチ    １ａ  トレンチ凸部    ２  第１ゲート電極    ３  第２ゲート電極
４  第１ゲートコンタクト    ５  第２ゲートコンタクト    Ｇ１  第１ゲート配線電極
Ｇ２  第２ゲート配線電極    Ｓ１  第１ソース配線電極    Ｓ２  第２ソース配線電極
１０  第１ソースコンタクト    １１  第２ソースコンタクト    １２  Ｐ型半導体基板
１３  Ｎ型ウエル層    １４  Ｐ型オフセット層    １５  Ｎ＋型ソース層
１６  Ｎ―型ドレイン層    １７  ゲート絶縁膜    １８  Ｐ型コンタクト層
１９  層間絶縁膜    ２０  トレンチ端部    ２１  レジストマスク開口
２２  トレンチ先端分断部    ２３  シリコン窒化膜    ２４  トレンチ凸部分割島
５０  トレンチ    ５１  ゲート電極    ５２  ソースコンタクト    
５３  ゲートコンタクト    Ｓ１〜Ｓｎ  ソース配線電極    ５４  第１ゲート電極
５５  第２ゲート電極    ５６  第１ゲートコンタクト    ５７  第２ゲート電極
Ｓ１  第１ソース配線電極    Ｓ２  第２ソース配線電極    
５８  第１ソースコンタクト    ５９  第２ソース配線電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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