(57)【要約】【課題】所望の等価酸化膜厚（ＥＯＴ）及びリーク電流特性を有するキャパシタを備えた半導体記憶装置を提供する。【解決手段】第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置において、この容量絶縁膜は、金属酸化物結晶化膜からなる第１の誘電体膜と、第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２の誘電体膜と、第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜を含む。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置であって、
前記容量絶縁膜は、
金属酸化物結晶化膜からなる第１の誘電体膜と、
前記第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２の誘電体膜と、
前記第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜を含む、半導体記憶装置。
【請求項２】
前記第２の誘電体膜は窒素含有アモルファスＡｌ2Ｏ3膜である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の誘電体膜は、酸素原子に対する窒素原子の含有量が１０〜３０原子％の範囲にある、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の誘電体膜および前記第３の誘電体膜はＺｒＯ2結晶化膜である、請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第１の誘電体膜および前記第３の誘電体膜は正方晶のＺｒＯ2結晶化膜である、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１の電極および第２の電極はそれぞれ、Ｒｕ、ＲｕＯ2、Ｐｔ、Ｉｒ、ＩｒＯ2、ＳｒＲｕＯ3、ＭｏＮから選ばれる材料からなる、請求項１から５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１の電極はＲｕからなる、請求項６に記載の半導体記憶装置。
【請求項８】
第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置の製造方法であって、
第１の電極を形成する工程と、
前記第１の電極上に第１の金属酸化物アモルファス膜を形成する工程と、
前記第１の金属酸化物アモルファス膜上に第２の金属酸化物アモルファス膜を形成する工程と、
前記第２の金属酸化物アモルファス膜を酸窒化処理して窒素含有金属酸化物アモルファス膜を形成する工程と、
前記窒素含有金属酸化物アモルファス膜上に第３の金属酸化物アモルファス膜を形成する工程と、
前記第３の金属酸化物アモルファス膜上に第２の電極を形成する工程と、
前記窒素含有金属酸化物アモルファス膜が結晶化することなく、前記第１及び第３の金属酸化物アモルファス膜が結晶化するように、不活性または還元性雰囲気においてアニール処理を行って、前記第１の金属酸化物アモルファス膜が結晶化されてなる第１の誘電体膜と、前記窒素含有金属酸化物アモルファス膜からなる第２の誘電体膜と、前記第３の金属酸化物アモルファス膜が結晶化されてなる第３の誘電体膜を含む容量絶縁膜を形成する工程を含む、半導体記憶装置の製造方法。
【請求項９】
前記第２の金属酸化物アモルファス膜はアモルファスＡｌ2Ｏ3膜である、請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記窒素含有金属酸化物アモルファス膜は、酸素原子に対する窒素原子の含有量が１０〜３０原子％の範囲にある、請求項８又は９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記酸窒化処理はプラズマ酸窒化処理である、請求項８から１０のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第１の金属酸化物アモルファス膜及び前記第３の金属酸化物アモルファス膜はアモルファスＺｒＯ2膜である、請求項８から１１のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１の誘電体膜および前記第３の誘電体膜は正方晶のＺｒＯ2結晶化膜である、請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記アニール処理の温度が２４０〜３００℃の範囲にある、請求項８から１３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第１の電極および第２の電極はそれぞれ、Ｒｕ、ＲｕＯ2、Ｐｔ、Ｉｒ、ＩｒＯ2、ＳｒＲｕＯ3、ＭｏＮから選ばれる材料からなる、請求項８から１４のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第１の電極はＲｕからなる、請求項１５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）においては、セルキャパシタの容量絶縁膜として金属酸化物誘電体膜が用いられている。
【０００３】
例えば、特開２００７−６７３６６号公報には、下部電極（ポリシリコン）と、酸化アルミニウムを含む容量絶縁膜（酸化アルミニウムの単層膜または酸化アルミニウムと酸化ハフニウムの積層膜）と、上部電極（酸化チタン）からなるキャパシタを含むＤＲＡＭの製造方法が記載されている。この製造方法は、その一実施形態として、下部電極（ポリシリコン）を熱処理（６００℃以上で熱窒化）する工程を含み、この熱処理工程において、加熱後に汚染物質をゲッタリングするための徐冷（３℃／分以下）を行っている。この製造方法では、徐冷を下部電極の熱処理工程において行うため、別途独立に徐冷を行う必要がなく、容量絶縁膜形成後にその結晶化温度以上の高温で熱処理する工程が不要になる。このため、容量絶縁膜の膜質の低下や汚染物質の拡散を引き起こすことがなく、結果、接合リークや容量絶縁膜リークが十分に低減され、リフレッシュ特性の良好なＤＲＡＭを製造できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６７３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、容量絶縁膜に金属酸化物誘電体膜を用いたキャパシタ構造、特に、下部電極および上部電極にＴｉＮ電極を用い、容量絶縁膜にＺｒＯ2結晶化膜を用いた場合は、以下の問題があることを明らかにした。
【０００６】
（１）ＺｒＯ2結晶化膜の物理膜厚が７〜１２ｎｍの場合、所望の等価酸化膜厚（ＥＯＴ）を得ることが可能である。しかし、ＺｒＯ2結晶の成長は、電極自体の形状や電極を介した基板の形状の影響を受けて島状に成長し、結晶粒界を介したリーク電流が発生しやすくなる。さらに、肥大化したＺｒＯ2結晶の影響で表面が粗くなり、上部ＴｉＮ電極を成膜すると、ＺｒＯ2結晶化膜と上部ＴｉＮ電極の間に欠陥を生じ、この欠陥を介してのリーク電流が増大しやすくなる。
【０００７】
（２）ＺｒＯ2結晶化膜の物理膜厚が７ｎｍ未満の場合、ＺｒＯ2結晶の肥大化による表面粗さの増大を抑えることができるが、誘電体膜自体が薄くなるため、所望のリーク電流特性が得られなくなる。
【０００８】
（３）物理膜厚が７ｎｍ未満のＺｒＯ2結晶化膜間にＡｌ2Ｏ3結晶化膜を設けた積層誘電体膜においては、Ａｌ2Ｏ3結晶化膜上にＺｒＯ2結晶化膜を形成する際に、ＺｒＯ2結晶がＡｌ2Ｏ3結晶化膜の影響を受けて島状に成長するため、結晶粒界を介したリーク電流が発生しやすくなる。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置であって、
前記容量絶縁膜は、
金属酸化物結晶化膜からなる第１の誘電体膜と、
前記第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２の誘電体膜と、
前記第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜を含む、半導体記憶装置が提供される。
【００１０】
本発明の他の態様によれば、第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置の製造方法であって、
第１の電極を形成する工程と、
前記第１の電極上に第１の金属酸化物アモルファス膜を形成する工程と、
前記第１の金属酸化物アモルファス膜上に第２の金属酸化物アモルファス膜を形成する工程と、
前記第２の金属酸化物アモルファス膜を酸窒化処理して窒素含有金属酸化物アモルファス膜を形成する工程と、
前記窒素含有金属酸化物アモルファス膜上に第３の金属酸化物アモルファス膜を形成する工程と、
前記第３の金属酸化物アモルファス膜上に第２の電極を形成する工程と、
前記窒素含有金属酸化物アモルファス膜が結晶化することなく、前記第１及び第３の金属酸化物アモルファス膜が結晶化するように、不活性または還元性雰囲気においてアニール処理を行って、前記第１の金属酸化物アモルファス膜が結晶化されてなる第１の誘電体膜と、前記窒素含有金属酸化物アモルファス膜からなる第２の誘電体膜と、前記第３の金属酸化物アモルファス膜が結晶化されてなる第３の誘電体膜を含む容量絶縁膜を形成する工程を含む、半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、所望の等価酸化膜厚（ＥＯＴ）及びリーク電流特性を有するキャパシタを備えた半導体記憶装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の半導体記憶装置の製造方法を説明するためのプロセス途中の構造を示す部分断面図である。
【図２】図１に示す構造の形成工程に続く工程後の構造を示す部分断面図である。
【図３】図２に示す構造の形成工程に続く工程後の構造を示す部分断面図である。
【図４】図３に示す構造の形成工程に続く工程後の構造を示す部分断面図である。
【図５】図４に示す構造の形成工程に続く工程後の構造を示す部分断面図である。
【図６】図５に示す構造の形成工程に続く工程後の構造を示す部分断面図である。
【図７】本発明の実施形態の半導体記憶装置を説明するための部分断面図である。
【発明を実施するための形態】
【００１３】
本発明の一実施形態の半導体記憶装置は、第１の電極と、第１の電極上の容量絶縁膜と、この容量絶縁膜を介して第１の電極に対向する第２の電極を有するキャパシタを備え、この容量絶縁膜は、金属酸化物結晶化膜からなる第１の誘電体膜と、第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２誘電体膜と、第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜からなる積層構造を有している。
【００１４】
本実施形態の半導体記憶装置の好適な例として、上記キャパシタがメモリセルのキャパシタに適用されたＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。
【００１５】
図７に、本実施形態によるＤＲＡＭにおけるキャパシタ部分の構造例を示す。図７は、基板に垂直方向の部分断面図であり、図中の符号１００は層間絶縁膜、符号１０１はポリシリコンプラグ、符号１０２はバリア膜（例えば窒化シリコン膜）、符号１０３はバリア膜（例えばＴｉＮ膜）、符号２００は層間絶縁膜、符号２０２は下部電極膜（第１の電極）、符号２０３ｂは下部誘電体膜（第１の誘電体膜）、符号２０４ｂは中間誘電体膜（第２の誘電体膜）、符号２０５ｂは上部誘電体膜（第３の誘電体膜）、符号２０６は上部電極膜（第２の電極）を示す。
【００１６】
下部誘電体膜（第１の誘電体膜）２０３ｂ及び上部誘電体膜（第３の誘電体膜）２０５ｂはＺｒＯ2結晶化膜を用いることができ、中間誘電体膜（第２の誘電体膜）２０４ｂは窒素含有アモルファスＡｌ2Ｏ3膜を用いることができる。この窒素含有アモルファスＡｌ2Ｏ3膜は、酸素原子に対する窒素原子の含有量が１０〜３０原子％の範囲にあることが好ましい。また、下部誘電体膜２０３ｂ及び上部誘電体膜２０５ｂは正方晶の結晶化膜であることが好ましい。
【００１７】
下部電極膜（第１の電極）２０２及び上部電極膜（第２の電極）２０６はそれぞれ、Ｒｕ、ＲｕＯ2、Ｐｔ、Ｉｒ、ＩｒＯ2、ＳｒＲｕＯ3、ＭｏＮから選ばれる材料から形成することができ、特にＲｕが好ましい。
【００１８】
このような構成を有することにより、所望の等価酸化膜厚（ＥＯＴ）及びリーク電流特性を有するＤＲＡＭを得ることができる。
【００１９】
以下、本発明の実施形態による半導体記憶装置の製造方法について、ＤＲＡＭの製造方法への適用例を挙げて説明する。
【００２０】
まず、通常の方法に従って、シリコン基板上にキャパシタ形成前のＤＲＡＭメモリセルの主要部（不図示）を形成する。この主要部は、シリコン基板上のセルトランジスタ、セルトランジスタのゲートを構成するワード線、層間絶縁膜、層間絶縁膜上のビット線、層間絶縁膜を貫通するコンタクトプラグを含む。セルトランジスタとしては、通常のＭＯＳトランジスタを用いることができ、ソース又はドレインを構成する一方の拡散層がコンタクトプラグを経由してビット線に電気的に接続され、他方の拡散層が他のコンタクトプラグを経由して後に形成されるキャパシタの下部電極に電気的に接続される。
【００２１】
次に、メモリセル主要部を覆う層間絶縁膜（例えば酸化シリコン膜）１００を形成し、層間絶縁膜１００を貫通するプラグ１０１を形成する。プラグ１０１は、直下のコンタクトプラグを経由してセルトランジスタ（不図示）の拡散層に電気的に接続される。
【００２２】
プラグ１０１は、次にようにして形成することができる。まず、層間絶縁膜１００にホールを形成し、このホールに、バリア膜（例えば窒化シリコン膜）１０２を形成し、次いでホールを充填するように不純物が導入されたポリシリコンを堆積し、その後、ホール外のポリシリコンを除去する。
【００２３】
プラグ１０１の形成後、ホール開口に露出するポリシリコンプラグ１０１を覆うようにバリア膜（例えばＴｉＮ膜）１０３を形成することが好ましい。このバリア膜によって、後に形成する下部電極のシリサイド化を防ぐことができる。
【００２４】
次に、層間絶縁膜２００を形成し、この層間絶縁膜２００にキャパシタ用ホール２０１を形成する。このキャパシタ用ホール２０１は、ポリシリコンプラグ１０１の直上に形成し、ポリシリコンプラグ１０１を覆うバリア膜１０３をホール内に露出させる。なお、層間絶縁膜２００は、一種の絶縁層からなる単層構造であってもよいし、同種または異種の複数の絶縁層からなる積層構造であってもよい。
【００２５】
以上のようにして、図１に示す構造を得ることができる。
【００２６】
次に、図２に示すように、キャパシタ用ホール２０１内を覆うように下部電極膜（例えばＲｕ膜）２０２を形成する。この下部電極膜２０２の形成は、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）又はスパッタ装置を用いた通常の成膜方法により行うことができる。下部電極膜２０２の物理膜厚は３〜１０ｎｍの範囲に設定できる。
【００２７】
次に、図３に示すように、下部電極膜２０２上にアモルファスＺｒＯ2膜（下部アモルファス膜）２０３ａを形成する。このアモルファスＺｒＯ2膜２０３ａの形成は、ＣＶＤ又はＡＬＤ装置を用いた通常の成膜方法により行うことができる。その際、結晶化後の物理膜厚が２〜７ｎｍの範囲内となるように成膜することが好ましい。
【００２８】
次に、図４に示すように、アモルファスＺｒＯ2膜２０３ａ上にアモルファスＡｌ2Ｏ3膜（中間アモルファス膜）２０４ａを形成する。このアモルファスＡｌ2Ｏ3膜２０４ａの形成は、ＣＶＤ又はＡＬＤ装置を用いた通常の成膜方法により行うことができる。その際、後に行うプラズマ酸窒化およびアニール処理後の物理膜厚が０．４〜１．０ｎｍの範囲内となるように成膜することが好ましい。
【００２９】
次に、アモルファスＡｌ2Ｏ3膜２０４ａを、その成膜直後に、プラズマ酸窒化処理して中間誘電体膜２０４ｂを形成する。このプラズマ酸窒化処理は、膜中の酸素原子量に対する窒素原子量が１０〜３０原子％（ａｔｍ％）の範囲内となるように実施することが好ましい。このようなプラズマ酸窒化処理を行うことにより、後に行うアニール処理において膜のアモルファス状態が保持され、膜自体の比誘電率も向上する。
【００３０】
次に、図５に示すように、中間誘電体膜（プラズマ酸窒化されたアモルファスＡｌ2Ｏ3膜）２０４ｂ上にアモルファスＺｒＯ2膜（上部アモルファス膜）２０５ａを形成する。このアモルファスＺｒＯ2膜２０５ａの形成は、ＣＶＤ又はＡＬＤ装置を用いた通常の成膜方法により行うことができる。その際、前述の下部アモルファス膜２０３ａの形成と同様に、結晶化後の物理膜厚が２〜７ｎｍの範囲内となるように成膜することが好ましい。
【００３１】
次に、図６に示すように、アモルファスＺｒＯ2膜（上部アモルファス膜）２０５ａ上に上部電極膜（例えばＲｕ膜）２０６を形成する。この上部電極膜２０６の形成は、ＣＶＤ、ＡＬＤ又はスパッタ装置を用いた通常の成膜方法により行うことができる。前述の下部電極膜２０２の形成と同様に、上部電極膜２０６の物理膜厚は３〜１０ｎｍの範囲にあることが好ましい。
【００３２】
次に、アニール処理を行って、中間誘電体膜（プラズマ酸窒化されたアモルファスＡｌ2Ｏ3膜）２０４ｂを結晶化させることなく、上部および下部のアモルファスＺｒＯ2膜２０３ａ、２０５ａのみを選択的に結晶化する。結果、高誘電率の緻密な、下部誘電体膜（結晶化膜）２０３ｂ及び上部誘電体膜（結晶化膜）２０５ｂが形成される（図７）。
【００３３】
このアニール処理に用いるガス種は、Ａｒに代表される不活性ガス、Ｈ2等の還元性ガス、Ａｒ等の不活性ガスとＨ2等の還元性ガスの混合ガスを用いることができる。アニール温度と圧力は、中間誘電体膜２０４ｂを結晶化させることなく、上部および下部のアモルファスＺｒＯ2膜２０３ａ、２０５ａのみを選択的に結晶化できる範囲に設定する。例えば、アニール温度：２４０〜３００℃、圧力：１ｍＴｏｒｒ（０．１３３Ｐａ）〜１０ｍＴｏｒｒ（１．３３Ｐａ）の条件に設定することができる。特に、Ａｒガスを用いた場合はこの条件が好適である。
【００３４】
このようなアニール処理によれば、上部および下部のアモルファスＺｒＯ2膜２０３ａ、２０５ａの結晶化において結晶相を立方晶から正方晶へ転移させることができる。特に２４０〜３００℃の範囲で行うことによって容易に正方晶へ転移させることができる。
【００３５】
また、アニール温度が、下部電極２０２及び上部電極２０６（本例ではともにＲｕ）において粒成長が発生する温度（Ｒｕの場合は４５０℃以上）より低いことによって、この粒成長を防ぐことができる。
【００３６】
このようなアニール処理において、下部アモルファス膜２０３ａは、下部電極２０２の影響（あるいは下部電極２０２を介した基板形状の影響）を受けずに、島状結晶成長や表面粗さが抑えられ、緻密な正方晶を形成でき、結晶粒界や欠陥に起因するリーク電流を抑えることができる。粒界の形成をより抑えられる下部誘電体膜２０３ｂを形成するためのアニール条件は、アニール温度をＴ、基板の融点をＴｍ（Ｓｉ基板の融点：１４１０℃）としたとき、Ｔ／Ｔｍ＝０．１３〜０．３３の条件を満たすことが好ましく、０．１３〜０．３がより好ましく、０．１５〜０．２５がさらに好ましい。
【００３７】
他方、酸窒化されたアモルファスＡｌ2Ｏ3膜（中間誘電体膜）２０４ｂの上に成膜した上部アモルファス膜２０５ａは、このようなアニール処理によって、下地膜（中間誘電体膜２０４ｂ）の影響を受けることなく高誘電率の緻密な正方晶を形成でき、粒界を介したリーク電流を抑制することができる。中間誘電体膜２０４ｂが結晶化すると、上部アモルファス膜２０５ａが下地膜（中間誘電体膜の結晶化膜）の影響を受けて結晶化するため、その際に、多数の結晶粒界が形成され、これらを介してリーク電流が増大する可能性がある。また、中間誘電体膜２０４ｂを設けない通常の方法で、物理膜厚７ｎｍを超えるＺｒＯ2誘電体膜を形成すると、膜中の結晶粒界および欠陥が発生しやすくなり、リーク電流特性が劣化する。本例のように、アモルファスの中間誘電体膜２０４ｂを含む容量絶縁膜を形成することによって、所望のリーク電流特性を得ることができる。
【００３８】
以上に説明した下部、中間および上部のアモルファス膜２０３ａ、２０４ａ、２０５ａの物理膜厚は、それぞれ、アニール処理後の誘電体多層膜のＥＯＴが所望の厚みとなるように設定することができる。
【００３９】
以上に説明したキャパシタは、シリンダ構造を有しているが、プレーナ、コンケーブ、ペデスタル、クラウン、ピラー等の他の立体構造を有することができる。
【００４０】
下部電極２０２および上部電極２０６の材料は、Ｒｕの他に、ＲｕＯ2、Ｐｔ、Ｉｒ、ＩｒＯ2、ＳｒＲｕＯ3、ＭｏＮ等の金属や金属酸化物を用いることができる。上部電極の材料と下部電極の材料は同じであっても、異なっていてもよい。
【００４１】
下部アモルファス膜２０３ａ（及びその結晶化後の下部誘電体膜２０３ｂ）、並びに上部アモルファス膜２０５ａ（及びその結晶化後の上部誘電体膜２０５ｂ）の材料は、ＺｒＯ2の他に、高誘電率金属酸化物、ペロブスカイト系複合酸化物（Ａサイト：Ｂｉ、Ｂａ、Ｓｒ、Ｐｂ、Ａｌ、Ｈｆ、Ｌａ、Ｙ、Ｂサイト：Ｔｉ、Ｎｉ、Ｎｂ、Ｔａ）から適宜選択して用いることができる。
【００４２】
中間アモルファス膜２０４ａの材料は、Ａｌ2Ｏ3の他に、高誘電率金属酸化物、ペロブスカイト系複合酸化物（Ａサイト：Ｂｉ、Ｂａ、Ｓｒ、Ｐｂ、Ａｌ、Ｈｆ、Ｌａ、Ｙ、Ｂサイト：Ｔｉ、Ｎｉ、Ｎｂ、Ｔａ）から適宜選択して用いることができる。
【符号の説明】
【００４３】
１００  層間絶縁膜
１０１  ポリシリコンプラグ
１０２  バリア膜（窒化シリコン膜）
１０３  バリア膜（ＴｉＮ膜）
２００  層間絶縁膜
２０１  キャパシタ用ホール
２０２  下部電極膜（Ｒｕ膜）
２０３ａ  アモルファスＺｒＯ2膜（下部アモルファス膜）
２０３ｂ  下部誘電体膜（結晶化膜）
２０４ａ  アモルファスＡｌ2Ｏ3膜（中間アモルファス膜）
２０４ｂ  プラズマ酸窒化されたアモルファスＡｌ2Ｏ3膜（中間誘電体膜）
２０５ａ  アモルファスＺｒＯ2膜（上部アモルファス膜）
２０５ｂ  上部誘電体膜（結晶化膜）
２０６  上部電極膜（Ｒｕ膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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