(57)【要約】【課題】発光素子の発光制御を行う薄膜トランジスタの光劣化や誤動作を抑制して、良好な表示品質を実現することができるとともに、画素のレイアウト設計の自由度を向上させることができる発光装置及びその製造方法、並びに、電子機器を提供する。【解決手段】表示パネル１１０に配列される各画素ＰＩＸは、発光駆動回路（画素回路）ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、選択トランジスタであるダブルゲート型のトランジスタＴｒ１１と、駆動トランジスタである薄膜トランジスタＴｒ１２と、キャパシタＣｓと、を備えている。【選択図】図２
2011191434.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された発光パネルを備えた発光装置において、
前記複数の画素は、各々、発光素子と、前記発光素子を階調信号に基づく所定の輝度階調で発光動作させる画素回路と、を備え、
前記画素回路は、少なくとも、
前記階調信号を書き込むために前記画素を選択状態に設定するための選択トランジスタと、
前記階調信号に応じた電流値の発光駆動電流を生成して、前記発光素子に供給する駆動トランジスタと、を備え、
前記選択トランジスタは、チャネル領域を形成する半導体層と、前記半導体層を挟んで、前記半導体層の一方側及び他方側にそれぞれ配置されたゲート電極及び導電層と、前記半導体層に接続され、相互に対向するように配置されたソース電極及びドレイン電極と、を備え、
前記導電層は、不透明な導電性材料により形成され、前記画素回路に接続された信号線の一部と同時に形成されることを特徴とする発光装置。
【請求項２】
前記発光装置は、少なくとも、
前記発光パネルの行方向に配設された複数の選択ラインと、
前記発光パネルの列方向に配設された複数のデータラインと、
前記画素の前記発光素子に発光レベルの電源電圧を印加する電源ラインと、
前記選択ラインに選択信号を印加して、前記選択ラインに接続された前記画素への、前記階調信号の書き込みを可能とする選択状態に設定する選択駆動回路と、
画像データに基づく前記階調信号を生成して、前記データラインを介して前記選択状態に設定された前記画素に供給するデータ駆動回路と、
を備えることを特徴とする請求項１記載の発光装置。
【請求項３】
前記導電層と同時に形成される前記信号線は、前記電源ラインの少なくとも一部であることを特徴とする請求項２記載の発光装置。
【請求項４】
前記発光パネルは、少なくとも前記画素間の領域に設けられた隔壁層を備え、
少なくとも前記選択トランジスタ及び前記駆動トランジスタは、前記隔壁層の下層に設けられていることを特徴とする請求項１乃至３のいずれかに記載の発光装置。
【請求項５】
前記発光パネルは、特定の方向に配列された前記複数の画素の画素電極が露出するストライプ状の開口部を有する隔壁層を備え、
前記選択トランジスタは、前記開口部内の前記画素電極間の領域に設けられていることを特徴とする請求項１乃至３のいずれかに記載の発光装置。
【請求項６】
前記選択トランジスタは、前記導電層が前記ゲート電極に電気的に接続されていることを特徴とする請求項１乃至５のいずれかに記載の発光装置。
【請求項７】
前記選択トランジスタは、前記導電層が前記ソース電極又は前記ドレイン電極のいずれかに電気的に接続されていることを特徴とする請求項１乃至５のいずれかに記載の発光装置。
【請求項８】
前記選択トランジスタは、前記導電層が電気的に浮遊状態に設定されていることを特徴とする請求項１乃至５のいずれかに記載の発光装置。
【請求項９】
前記画素回路は、少なくとも前記選択トランジスタの前記半導体層がアモルファスシリコンからなることを特徴とする請求項１乃至８のいずれかに記載の発光装置。
【請求項１０】
請求項１乃至９のいずれかに記載の発光装置が実装されてなることを特徴とする電子機器。
【請求項１１】
発光素子と、前記発光素子を制御するトランジスタを有する画素回路と、を有する複数の画素が配列された発光パネルを備えた発光装置の製造方法において、
前記トランジスタの半導体層と、前記半導体層を挟んで、前記半導体層の一方側に配置されたゲート電極と、前記半導体層に接続され、相互に対向するように配置されたソース電極及びドレイン電極と、を形成する工程と、
前記画素に接続され、不透明な導電性材料からなる信号線の一部と同時に、前記半導体層の他方側に導電層を形成する工程と、
を有することを特徴とする発光装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置及びその製造方法並びに電子機器に関し、特に、画像データに応じた輝度階調で発光素子を発光させるための画素回路と発光素子とからなる画素を配列した発光パネルを備えた発光装置及びその製造方法、並びに、該発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の発光素子を２次元配列した表示パネル（発光素子型表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した発光素子型表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さく、また、高輝度・高コントラスト化、表示画質の高精細化等が可能であるという特長を有している。加えて、発光素子型表示パネルは、液晶表示装置のようにバックライトや導光板を必要としないので、一層の薄型軽量化が可能であるという特長を有している。
【０００３】
そして、このような発光素子型ディスプレイにおいては、発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１や特許文献２に記載されているように、表示パネルに配列される画素ごとに、複数のスイッチング手段（薄膜トランジスタ）からなる駆動回路（画素回路）を備えたものが知られている。なお、駆動回路の具体例については、後述する実施形態において詳しく説明する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１５６９２３号公報
【特許文献２】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、有機ＥＬ素子等の発光素子を有する画素が配列された表示パネルにおいては、各画素の発光素子から放射される光が視野側に出射されるとともに、一部の光がパネル基板内で反射や散乱を生じる。これは、有機ＥＬ素子等の発光素子の発光層において生成される光が完全放射特性を有し、全周方向に放射されることに起因する。そのため、パネル基板内で反射や散乱した光の一部が、画素回路を構成する薄膜トランジスタに入射して、薄膜トランジスタの素子特性を劣化（光劣化）させたり、誤動作を生じさせたりするという問題を有していた。
【０００６】
また、このような画素回路を備えた画素のレイアウト設計を行う際には、開口率を高くするために、発光素子の形成領域（発光領域）を広く設定する必要がある一方で、発光素子の発光制御を行う画素回路の薄膜トランジスタの駆動能力を高めるために、トランジスタサイズを大きく設定する必要もある。すなわち、両者はトレードオフの関係にあるため、開口率を十分高めることができなかった。加えて、薄膜トランジスタの上層に配線層や金属層が設けられていると、いわゆるバックゲート効果により薄膜トランジスタが誤動作する等の影響を与え、発光素子を所望の輝度階調で発光させることができない。そのため、上層の配線層や金属層と薄膜トランジスタとの間に厚い絶縁膜を形成したり、両者の配置に制約を設ける必要があった。このように、画素のレイアウト設計においては、種々の制約があり、設計自由度が低いという問題を有していた。
【０００７】
そこで、本発明は、上述した問題点に鑑み、発光素子の発光制御を行う薄膜トランジスタの光劣化や誤動作を抑制して、良好な表示品質を実現することができるとともに、画素のレイアウト設計の自由度を向上させることができる発光装置及びその製造方法、並びに、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載の発明は、複数の画素が配列された発光パネルを備えた発光装置において、前記複数の画素は、各々、発光素子と、前記発光素子を階調信号に基づく所定の輝度階調で発光動作させる画素回路と、を備え、前記画素回路は、少なくとも、前記階調信号を書き込むために前記画素を選択状態に設定するための選択トランジスタと、前記階調信号に応じた電流値の発光駆動電流を生成して、前記発光素子に供給する駆動トランジスタと、を備え、前記選択トランジスタは、チャネル領域を形成する半導体層と、前記半導体層を挟んで、前記半導体層の一方側及び他方側にそれぞれ配置されたゲート電極及び導電層と、前記半導体層に接続され、相互に対向するように配置されたソース電極及びドレイン電極と、を備え、前記導電層は、不透明な導電性材料により形成され、前記画素回路に接続された信号線の一部と同時に形成されることを特徴とする。
【０００９】
請求項２記載の発明は、請求項１記載の発光装置において、前記発光装置は、少なくとも、前記発光パネルの行方向に配設された複数の選択ラインと、前記発光パネルの列方向に配設された複数のデータラインと、前記画素の前記発光素子に発光レベルの電源電圧を印加する電源ラインと、前記選択ラインに選択信号を印加して、前記選択ラインに接続された前記画素への、前記階調信号の書き込みを可能とする選択状態に設定する選択駆動回路と、画像データに基づく前記階調信号を生成して、前記データラインを介して前記選択状態に設定された前記画素に供給するデータ駆動回路と、を備えることを特徴とする。
請求項３記載の発明は、請求項２記載の発光装置において、前記導電層と同時に形成される前記信号線は、前記電源ラインの少なくとも一部であることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の発光装置において、前記発光パネルは、少なくとも前記画素間の領域に設けられた隔壁層を備え、少なくとも前記選択トランジスタ及び前記駆動トランジスタは、前記隔壁層の下層に設けられていることを特徴とする。
請求項５記載の発明は、請求項１乃至３のいずれかに記載の発光装置において、前記発光パネルは、特定の方向に配列された前記複数の画素の画素電極が露出するストライプ状の開口部を有する隔壁層を備え、前記選択トランジスタは、前記開口部内の前記画素電極間の領域に設けられていることを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載の発光装置において、前記選択トランジスタは、前記導電層が前記ゲート電極に電気的に接続されていることを特徴とする。
請求項７記載の発明は、請求項１乃至５のいずれかに記載の発光装置において、前記選択トランジスタは、前記導電層が前記ソース電極又は前記ドレイン電極のいずれかに電気的に接続されていることを特徴とする。
請求項８記載の発明は、請求項１乃至５のいずれかに記載の発光装置において、前記選択トランジスタは、前記導電層が電気的に浮遊状態に設定されていることを特徴とする。
請求項９記載の発明は、請求項１乃至８のいずれかに記載の発光装置において、前記画素回路は、少なくとも前記選択トランジスタの前記半導体層がアモルファスシリコンからなることを特徴とする。
請求項１０記載の発明に係る電子機器は、請求項１乃至９のいずれかに記載の発光装置が実装されてなることを特徴とする。
【００１０】
請求項１１記載の発明は、発光素子と、前記発光素子を制御するトランジスタを有する画素回路と、を有する複数の画素が配列された発光パネルを備えた発光装置の製造方法において、前記トランジスタの半導体層と、前記半導体層を挟んで、前記半導体層の一方側に配置されたゲート電極と、前記半導体層に接続され、相互に対向するように配置されたソース電極及びドレイン電極と、を形成する工程と、前記画素に接続され、不透明な導電性材料からなる信号線の一部と同時に、前記半導体層の他方側に導電層を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、発光素子の発光制御を行う薄膜トランジスタの光劣化や誤動作を抑制して良好な表示品質を実現することができるとともに、画素のレイアウト設計の自由度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る発光装置を適用した表示装置の一例を示す概略ブロック図である。
【図２】第１の実施形態に係る画素回路を備えた画素の回路構成例を示す等価回路図である。
【図３】第１の実施形態に係る画素回路に適用されるダブルゲート型トランジスタを示す図である。
【図４】第１の実施形態に係る表示装置に適用される表示パネルの一例を示す概略平面図である。
【図５】第１の実施形態に適用される画素の一例を示す平面レイアウト図である。
【図６】第１の実施形態に適用される画素の要部拡大図である。
【図７】第１の実施形態に係る表示装置に適用される表示パネルの要部断面図（その１）である。
【図８】第１の実施形態に係る表示装置に適用される表示パネルの要部断面図（その２）である。
【図９】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その１）である。
【図１０】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その２）である。
【図１１】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その３）である。
【図１２】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その４）である。
【図１３】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その５）である。
【図１４】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その６）である。
【図１５】第１の実施形態に係る表示パネルの製造方法を示す工程断面図（その７）である。
【図１６】本発明の第２の実施形態に係る発光装置を適用した表示装置の一例を示す概略ブロック図である。
【図１７】第２の実施形態に係る画素回路を備えた画素の回路構成例を示す等価回路図である。
【図１８】比較対象となる表示パネルの問題点を示す概略断面図である。
【図１９】第１及び第２の実施形態に係る表示パネルの作用効果を示す概略断面図である。
【図２０】第１及び第２の実施形態に適用されるダブルゲート型トランジスタと一般的な薄膜トランジスタとの素子特性を比較検証するための図（その１）である。
【図２１】第１及び第２の実施形態に適用されるダブルゲート型トランジスタと一般的な薄膜トランジスタとの素子特性を比較検証するための図（その２）である。
【図２２】第３の実施形態に係る画素回路に適用されるダブルゲート型トランジスタの接続構造を示す概略断面図である。
【図２３】第３の実施形態に適用されるダブルゲート型トランジスタの導電層の接続構造と素子特性との関係を検証するための図（その１）である。
【図２４】第３の実施形態に適用されるダブルゲート型トランジスタの導電層の接続構造と素子特性との関係を検証するための図（その２）である。
【図２５】第３の実施形態に適用されるダブルゲート型トランジスタの導電層の接続構造と素子特性との関係を検証するための図（その３）である。
【図２６】第３の実施形態に適用されるダブルゲート型トランジスタの導電層の接続構造と素子特性との関係を検証するための図（その４）である。
【図２７】第４の実施形態に係る画素回路を適用した表示パネルの概略図である。
【図２８】第５の実施形態に係る画素回路の例を示す等価回路である。
【図２９】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図３０】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図３１】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図３２】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る画素回路、発光装置及びその製造方法並びに電子機器について、実施形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明の第１の実施形態に係る画素回路を有する複数の画素が配列された発光パネルを備えた発光装置の概略構成について、図面を参照して説明する。ここでは、本発明に係る発光装置を表示装置として適用した場合について説明する。
【００１４】
（表示装置）
図１は、本発明の第１の実施形態に係る発光装置を適用した表示装置の一例を示す概略ブロック図である。
図１に示すように、第１の実施形態に係る表示装置（発光装置）１００は、概略、表示パネル（発光パネル）１１０と、走査ドライバ（選択駆動回路）１２０と、データドライバ（データ駆動回路）１３０と、コントローラ１４０と、を備えている。
【００１５】
表示パネル１１０は、概略、図１に示すように、パネル基板上に、複数の画素ＰＩＸと、各画素ＰＩＸに接続された複数の信号線（選択ライン（走査線）Ｌｓ、複数のデータラインＬｄ）と、を有している。複数の画素ＰＩＸは、パネル基板上に行方向（図面左右方向）及び列方向（図面上下方向）に２次元配列（例えばｎ行×ｍ列；ｎ、ｍは正の整数）されている。各画素ＰＩＸは、後述するように、発光駆動回路（画素回路）と電流駆動型の発光素子とを有している。また、複数の選択ラインＬｓは、各々、パネル基板の行方向に配列された画素ＰＩＸに、行ごとに接続されている。複数のデータラインＬｄは、パネル基板の列方向に配列された画素ＰＩＸに、列ごとに接続されている。
【００１６】
走査ドライバ１２０は、上記の表示パネル１１０の行方向に配設された各選択ラインＬｓに接続されている。走査ドライバ１２０は、後述するコントローラ１４０から供給される選択制御信号に基づいて、各行の選択ラインＬｓに所定のタイミングで選択レベルの選択電圧Ｖselを印加することにより、各行の画素ＰＩＸを選択状態に設定する。
【００１７】
データドライバ１３０は、表示パネル１１０の各データラインＬｄに接続され、後述するコントローラ１４０から供給されるデータ制御信号に基づいて、画像データに応じた階調信号（階調電圧Ｖdata）を生成して、各データラインＬｄを介して画素ＰＩＸへ供給する。
【００１８】
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成してデータドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成又は抽出されるタイミング信号に基づいて、上述した走査ドライバ１２０及びデータドライバ１４０の動作状態を制御して、表示パネル１１０における所定の駆動制御動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
【００１９】
（画素）
図２は、第１の実施形態に係る画素回路を備えた画素の回路構成例を示す等価回路図である。
上述した表示パネル１１０に配列される各画素ＰＩＸは、例えば図２に示すように、発光駆動回路（画素回路）ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、１乃至複数のトランジスタ及びキャパシタを備えた回路構成を有している。また、発光駆動回路ＤＣは、画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する。有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣから供給される発光駆動電流に基づいて、画像データに応じた輝度階調で発光する。
【００２０】
発光駆動回路ＤＣは、具体的には、例えば図２に示すように、ダブルゲート型トランジスタ（選択トランジスタ）Ｔｒ１１と、トランジスタＴｒ１２（駆動トランジスタ）と、キャパシタＣｓ（容量素子）と、を備えている。ダブルゲート型トランジスタＴｒ１１は、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ１４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ１３を介してデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が接点Ｎ１５を介して電源ラインＬｖに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）間に接続されている。
【００２１】
また、有機ＥＬ素子ＯＥＬは、アノード（後述するアノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００２２】
ここで、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２は、例えば、いずれもｎチャネル型の半導体層をチャネル領域として備えた素子構造を有している。また、これらのダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２は、半導体層として、例えばアモルファスシリコンを適用するものであってもよいし、ポリシリコンを適用するものであってもよい。特に、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２の半導体層として、アモルファスシリコンを適用した場合には、すでに確立された製造技術を用いて簡易な製造プロセスで、多結晶型や単結晶型のシリコン薄膜トランジスタに比較して、動作特性（電子移動度等）が均一で安定したトランジスタを実現することができる。なお、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量であってもよいし、該寄生容量に加えて接点Ｎ１１及び接点Ｎ１２間に別個の容量素子を並列に接続したものであってもよい。
【００２３】
このように、本実施形態に係る発光駆動回路ＤＣにおいては、選択電圧Ｖselに基づいて画素ＰＩＸを選択状態に設定するためのスイッチング素子（Ｔｒ１１）として、一般的な電界効果型トランジスタ（薄膜トランジスタ）ではなく、後述するような素子構造を有するダブルゲート型の薄膜トランジスタを適用した回路構成を有している。
【００２４】
図３は、本実施形態に係る画素回路に適用されるダブルゲート型トランジスタを示す図である。図３（ａ）はダブルゲート型トランジスタの素子構造を示す概略断面図であり、図３（ｂ）はダブルゲート型トランジスタを示す等価回路記号である。ここで、後述する画素ＰＩＸのデバイス構造と共通する構成については、同一又は同等の符号を付して説明する。
【００２５】
図３（ａ）に示すように、本実施形態に係る発光駆動回路の選択トランジスタに適用されるダブルゲート型トランジスタＤＧＴは、概略、半導体層（チャネル領域）ＳＭＣと、ソース電極Ｅｓ（ソース端子Ｓ）及びドレイン電極Ｅｄ（ドレイン端子Ｄ）と、導電層Ｅtg（トップゲート端子ＴＧ）と、ボトムゲート電極Ｅbg（ボトムゲート端子ＢＧ；ゲート電極）と、を有している。半導体層ＳＭＣは、例えばアモルファスシリコン等により形成されている。ソース電極Ｅｓ及びドレイン電極Ｅｄは、半導体層ＳＭＣの両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）ＯＨＭを介して対向するように設けられている。ソース電極Ｅｓ及びドレイン電極Ｅｄ間の半導体層ＳＭＣ上には、チャネル保護層（エッチングストッパ膜）ＢＬが設けられている。導電層Ｅtgは、半導体層ＳＭＣの上方（図面上方）に、チャネル保護層ＢＬ及びトップゲート絶縁膜となる絶縁膜１３を介して設けられている。また、ボトムゲート電極Ｅbgは、半導体層ＳＭＣの下方（図面下方）に、ボトムゲート絶縁膜となる絶縁膜１２を介して設けられている。
【００２６】
また、このような構成を有するダブルゲート型トランジスタＤＧＴは、図３（ａ）に示すように、ガラス基板等の透明な絶縁性の基板１１上に形成されている。なお、図３（ａ）に示した素子構造において、半導体層ＳＭＣ上に設けられたチャネル保護層ＢＬは、半導体層ＳＭＣ上に設けられるソース電極Ｅｓ及びドレイン電極Ｅｄをパターニング形成するエッチング工程において、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層ＳＭＣへのダメージを防止するための機能を有するものである。このような素子構造を有するダブルゲート型トランジスタＤＧＴは、一般に、図３（ｂ）に示すような等価回路により表される。
【００２７】
このように、ダブルゲート型トランジスタＤＧＴは、単一の半導体層ＳＭＣの上方側及び下方側にゲート電極（導電層Ｅtg、ボトムゲート電極Ｅbg）が設けられている。したがって、これらのゲート電極を電気的に接続して、同一のゲート電圧を印加することにより、ゲート電極を一方側にのみ備えた一般的な薄膜トランジスタに比較して、トランジスタの駆動能力を向上させることができるという特長を有している。これは換言すると、一般的な薄膜トランジスタと同等の駆動能力を実現する場合、ダブルゲート型トランジスタの素子サイズを小さくことができる、あるいは、ゲート電圧を低電圧化することができることを意味する。
【００２８】
また、導電層Ｅtg及びボトムゲート電極Ｅbgを、不透明な金属材料（導電性材料）により形成することにより、ダブルゲート型トランジスタＤＧＴの外部から半導体層ＳＭＣに入射する光を遮断することができるので、ダブルゲート型トランジスタＤＧＴの素子特性の劣化（光劣化）を抑制することができる。なお、ダブルゲート型トランジスタの素子特性については、詳しく後述する。
【００２９】
そして、このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、まず、所定の選択期間に、走査ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣに設けられたダブルゲート型トランジスタＴｒ１１がオン動作して、画素ＰＩＸが選択状態に設定される。このタイミングに同期して、データドライバ１３０から画像データに応じた階調電圧ＶdataがデータラインＬｄに印加される。これにより、ダブルゲート型トランジスタＴｒ１１を介して接点Ｎ１１（すなわち、トランジスタＴｒ１２のゲート端子）がデータラインＬｄに接続され、接点Ｎ１１に階調電圧Ｖdataに応じた電位が印加される。
【００３０】
ここで、トランジスタＴｒ１２のドレイン・ソース間電流（すなわち、有機ＥＬ素子ＯＥＬに流れる発光駆動電流）の電流値は、ドレイン・ソース間の電位差及びゲート・ソース間の電位差によって決定される。すなわち、図２に示した発光駆動回路ＤＣにおいては、トランジスタＴｒ１２のドレイン・ソース間に流れる電流の電流値は、階調電圧Ｖdataによって制御される。
【００３１】
したがって、トランジスタＴｒ１２が接点Ｎ１１の電位（すなわち、階調電圧Ｖdata）に応じた導通状態でオン動作して、高電位側の電源電圧Ｖsaが印加された電源ラインＬｖからトランジスタＴｒ１２及び有機ＥＬ素子ＯＥＬを介して、低電位側の基準電圧Ｖsc（接地電位Ｖgnd）に所定の電流値を有する発光駆動電流が流れる。これにより、有機ＥＬ素子ＯＥＬが階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。また、このとき、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて、トランジスタＴｒ１２のゲート・ソース間のキャパシタＣｓに電荷が蓄積（充電）される。
【００３２】
次いで、上記選択期間終了後の非選択期間においては、走査ドライバ１２０から選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣのダブルゲート型トランジスタＴｒ１１がオフ動作して非選択状態に設定され、データラインＬｄと接点Ｎ１１が電気的に遮断される。このとき、上記キャパシタＣｓに蓄積された電荷が保持されることにより、トランジスタＴｒ１２のゲート・ソース間の電位差が保持され、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）に階調電圧Ｖdataに相当する電圧が印加される。
【００３３】
したがって、上記選択状態と同様に、電源電圧ＶsaからトランジスタＴｒ１２を介して、有機ＥＬ素子ＯＥＬに発光動作状態と同程度の電流値の発光駆動電流が流れて、発光動作状態が継続される。この発光動作状態は、次の画像データに応じた階調電圧Ｖdataが書き込まれるまで、例えば、１フレーム期間継続するように制御される。そして、このような駆動制御動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行することにより、所望の画像情報を表示する動作が実行される。
【００３４】
（表示パネルの具体例）
次に、上述した回路構成を有する画素を備えた表示パネル（発光パネル）の具体例について説明する。
【００３５】
図４は、上述した実施形態に係る表示装置に適用される表示パネルの一例を示す概略平面図である。ここで、図４（ａ）、（ｂ）に示す平面図においては、説明の都合上、表示パネルの一面側（基板の有機ＥＬ素子の形成面側）から見た、各画素の画素電極と隔壁（バンク）の配置関係を主に示した。図４（ａ）は、ストライプ状の平面パターンを有する隔壁を適用した表示パネルの一例を示し、図４（ｂ）は、ボックス状の平面パターンを有する隔壁を適用した表示パネルの一例を示す。なお、図４においては、画素電極及び隔壁の配置を明瞭にするために、便宜的にハッチングを施して示した。
【００３６】
図４（ａ）、（ｂ）に示すように、各画素ＰＩＸは、表示パネル（パネル基板）の一面側に形成された、連続する隔壁により、隣接する画素との境界が形成されるとともに、各画素ＰＩＸの画素電極の露出する領域が画定されている。ここで、隔壁は、図４（ａ）、（ｂ）に示すように、ストライプ状やボックス状の平面パターンを有している。また、例えば図４（ａ）、（ｂ）に示すように、表示パネルには、特定の一辺に沿った縁辺部に、表示パネル外部との電気的な接続を行うための複数の外部接合端子が配列されている。
【００３７】
本発明に係る回路基板を適用した表示パネル１１０は、例えば図４に示すように、ガラス基板等の透明な基板１１の一面側（紙面手前側）に、表示領域２０と、その周囲の周辺領域３０とが設定されている。表示領域２０には、複数の画素ＰＩＸが行方向（図面左右方向）及び列方向（図面上下方向）にマトリクス状に配列されている。ここで、表示パネル１１０がカラー表示に対応する場合には、各画素ＰＩＸは、行方向に隣接して配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の各色画素（サブピクセル）を一組として形成されている。この場合、表示パネル１１０の列方向には同色の色画素が配列されることになる。
【００３８】
また、表示パネル１１０の表示領域２０には、例えば図４（ａ）に示すように、少なくとも列方向に配列された各画素の画素電極が露出するスリット状の開口部を備えた隔壁層が連続的に設けられている。そして、当該開口部内の各画素の画素電極間には、例えば絶縁膜１３、１４が露出するように設けられている。すなわち、図４（ａ）に示した隔壁層は、行方向に配列された画素間の境界領域に、列方向にストライプ状の隔壁層が連続的に形成された平面パターンを有している。この隔壁層と、スリット状の開口部内に形成された絶縁膜１３、１４により、各画素ＰＩＸの画素電極１６が露出する領域が画定される。この画素電極１６が露出する領域は、各画素ＰＩＸにおいて有機ＥＬ素子が形成される領域（ＥＬ素子形成領域Ｒel）である。
【００３９】
なお、表示パネル１１０に設けられる隔壁層の平面パターンは、図４（ａ）に示したようなストライプ状のものに限定されるものではない。本実施形態に係る表示パネルは、例えば図４（ｂ）に示すように、各画素の画素電極１６のみが露出するように、ボックス状（又は格子状）に連続する平面パターンを有する隔壁層１５を有するものであってもよい。この場合、隔壁層１５は、各画素電極１６の四方を取り囲むように設けられ、行方向及び列方向に配列された画素ＰＩＸ間の各境界領域に連続的に形成される。
【００４０】
また、表示パネル１１０の周辺領域３０には、所定の位置に（例えば基板の特定の一辺側に沿って）外部接合端子ＴＭが配置されている。各外部接合端子ＴＭには、図示を省略した引き回し配線を介して、又は、直接、上述した画素ＰＩＸに示した選択ラインＬｓやデータラインＬｄ、電源ラインＬｖ、後述する対向電極が接続されている。選択ラインＬｓやデータラインＬｄが接続された外部接合端子ＴＭには、例えば図１に示したような走査ドライバ１２０やデータドライバ１３０のＩＣチップ（ドライバチップ）が接続される。また、電源ラインＬｖや対向電極に接続された外部接合端子ＴＭには、所定の高電位電源や低電位電源が直接又は間接的に接続される。
【００４１】
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。なお、本発明はこれに限定されるものではなく、有機ＥＬ層において発光した光が、基板を透過することなく直接視野側（基板の一面側）に出射されるトップエミッション型の発光構造を有するものであってもよい。
【００４２】
図５は、本実施形態に適用される画素の一例を示す平面レイアウト図である。また、図６は、本実施形態に適用される画素の要部拡大図である。なお、図５、図６においては、図２に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。
【００４３】
また、図７、図８は、本実施形態に係る表示装置に適用される表示パネルの要部断面図である。ここで、図７（ａ）、（ｂ）及び図８（ａ）は、各々、図５に示した平面レイアウトを有する画素におけるVIIＡ−VIIＡ線（本明細書においては図５中に示したローマ数字の「７」に対応する記号として便宜的に「VII」を用いる。以下同じ）、VIIＢ−VIIＢ線、及び、VIIIＣ−VIIIＣ線（本明細書においては図５中に示したローマ数字の「８」に対応する記号として便宜的に「VIII」を用いる。以下同じ）に沿った断面を示す概略断面図である。また、図８（ｂ）は、図６に示した要部平面レイアウトにおけるVIIIＤ−VIIIＤ線に沿った断面を示す概略断面図である。
【００４４】
図５に示した画素ＰＩＸは、具体的には、図７（ａ）、（ｂ）に示すように、基板１１の一面側（図面上面側）に設定された画素形成領域Ｒpxごとに設けられている。この画素形成領域Ｒpxには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒelと、隣接する画素ＰＩＸとの間の境界領域と、が設定されている。
【００４５】
図５に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源ラインＬｖが配設されている。一方、画素形成領域Ｒpxの図面右方の縁辺領域には、選択ラインＬｓ及び電源ラインＬｖに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。本実施形態においては、電源ライン（アノードライン）Ｌｖは、電圧供給線Ｌａと、該電圧供給線Ｌａの上層に平行かつ平面的に重なるように配設され、所定の位置に設けられたコンタクトホールにおいて電気的に接続された補助配線Ｌｂからなる二重配線構造を有している。ここで、補助配線Ｌｂは、電圧供給線Ｌａに印加される電源電圧Ｖsaを補償するための配線層である。すなわち、本実施形態においては、電圧供給線Ｌａ及び補助配線Ｌｂからなる電源ラインＬｖにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬのアノード（画素電極）側に電源電圧Ｖsaが供給されている。
【００４６】
また、図４（ａ）に示した表示パネルにおいては、画素形成領域Ｒpxの左右の縁辺領域に、列方向（図面上下方向）に延在する隔壁層１５が設けられている。すなわち、行方向（図面左右方向）に隣接して配列される各画素ＰＩＸ間の境界領域に、図５、図７（ａ）、図８（ａ）に示すように、基板１１表面から連続的に突出する隔壁層１５が設けられている。一方、画素形成領域Ｒpxの上下の縁辺領域には、列方向（図面上下方向）に隣接して配列される各画素ＰＩＸ間の境界領域に、図５、図７（ｂ）に示すように、選択ラインＬｓ及び電源ラインＬｖを被覆するように絶縁膜１３、１４が設けられている。そして、この隔壁層１５、及び、絶縁膜１３、１４により囲まれ、かつ、画素電極１６が露出した領域がＥＬ素子形成領域Ｒelとして画定されている。なお、図４（ｂ）に示した表示パネルにおいては、隔壁層１５は、各画素ＰＩＸの画素電極１６のみが露出するように、行方向及び列方向に隣接して配列される各画素ＰＩＸ間の境界領域に、画素電極１６の四方を取り囲むように設けられているものであってもよい。
【００４７】
データラインＬｄは、例えば図５、図６、図７（ａ）、図８（ａ）に示すように、選択ラインＬｓ及び電源ラインＬｖよりも下層側（基板１１側）に設けられている。データラインＬｄは、ダブルゲート型トランジスタＴｒ１１のボトムゲート電極Ｔｒ１１ｂｇ及びトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、当該ボトムゲート電極Ｔｒ１１ｂｇ、ゲート電極Ｔｒ１２ｇと同じ工程で一括して形成される。また、データラインＬｄは、導電体層ＣＶ２１、及び、絶縁膜１２に設けられたコンタクトホールＣＨ２を介して、ダブルゲート型トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに直接接続されている。なお、導電体層ＣＶ２１は、例えば、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で一括して形成されるものであってもよい。また、コンタクトホールＣＨ２は、図２に示した発光駆動回路ＤＣの接点Ｎ１３に対応する。
【００４８】
また、選択ラインＬｓ及び電源ラインＬｖの電圧供給線Ｌａは、例えば図５、図６、図７（ｂ）、図８（ｂ）に示すように、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層に設けられている。選択ラインＬｓ及び電圧供給線Ｌａは、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で一括して形成される。
【００４９】
そして、選択ラインＬｓは、図５、図６、図８（ｃ）に示すように、下層の絶縁膜１２に設けられたコンタクトホールＨＬ３を介して、導電体層ＣＬ２に直接接続されている。導電体層ＣＬ２は、後述するダブルゲート型トランジスタＴｒ１１のボトムゲート電極Ｔｒ１１ｂｇに直接接続されている。これにより、選択ラインＬｓは、導電体層ＣＬ２を介して、ダブルゲート型トランジスタＴｒ１１のボトムゲート電極Ｔｒ１１ｂｇに電気的に接続される。ここで、導電体層ＣＬ２は、例えば、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で一括して形成されるものであってもよい。また、コンタクトホールＨＬ３は、図２に示した発光駆動回路ＤＣの接点Ｎ１４に対応する。
【００５０】
また、電源ラインＬｖは、図５、図６、図８（ｂ）に示すように、上層側の補助配線Ｌｂが絶縁膜１３に設けられたコンタクトホールＨＬ５を介して、下層の電圧供給線Ｌａに直接接続されている。このように、電圧供給線Ｌａ上に絶縁膜１３を介して平行に補助配線Ｌｂが設けられ、かつ、双方が電気的に接続されていることにより、電源ラインＬｖの配線抵抗を実質的に低くすることができる。ここで、補助配線Ｌｂは、ダブルゲート型トランジスタＴｒ１１の導電層Ｔｒ１１ｔｇを形成するためのゲートメタル層をパターニングすることによって、当該導電層Ｔｒ１１ｔｇと同じ工程で一括して形成される。換言すると、ダブルゲート型トランジスタＴｒ１１の導電層Ｔｒ１１ｔｇは、補助配線Ｌｂを形成する際に同時に形成される。
【００５１】
なお、図示を省略したが、表示パネル１１０（基板１１）の端部に配列される外部接合端子（図４参照）ＴＭについても、例えば、上述したデータラインＬｄやダブルゲート型トランジスタＴｒ１１のボトムゲート電極Ｔｒ１１ｂｇ、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、データラインＬｄやボトムゲート電極Ｔｒ１１ｂｇ、ゲート電極Ｔｒ１２ｇと同じ工程で一括して形成される。
【００５２】
また、図５に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられるダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２が、例えば、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。具体的には、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２のチャネルの幅方向が、データラインＬｄに平行に延在するように設定されている。
【００５３】
ダブルゲート型トランジスタＴｒ１１は、上述した図３に示したダブルゲート型トランジスタＤＧＴと同等の素子構造を有している。すなわち、ダブルゲート型トランジスタＴｒ１１は、図５、図６、図７（ａ）、図８（ｃ）に示すように、基板１１上に形成されたボトムゲート電極Ｔｒ１１ｂｇに対応する領域に半導体層ＳＭＣが設けられ、半導体層ＳＭＣに対応する領域に導電層Ｔｒ１１ｔｇが設けられている。また、半導体層ＳＭＣに形成されるチャネル領域を挟んで対向するようにソース電極Ｔｒ１１ｓ及びドレイン電極Ｔｒ１１ｄが設けられている。ボトムゲート電極Ｔｒ１１ｂｇと半導体層ＳＭＣの間には、ボトムゲート絶縁膜となる絶縁膜１２が設けられている。導電層Ｔｒ１１ｔｇと半導体層ＳＭＣの間には、トップゲート絶縁膜となる絶縁膜１３が設けられている。なお、ソース電極Ｔｒ１１ｓ及びドレイン電極Ｔｒ１１ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭが設けられ、これにより、半導体層ＳＭＣとソース電極Ｔｒ１１ｓ又はドレイン電極Ｔｒ１１ｄがオーミック接続している。
【００５４】
そして、図２に示した発光駆動回路ＤＣの回路構成に対応するように、ダブルゲート型トランジスタＴｒ１１は、ボトムゲート電極Ｔｒ１１ｂｇが図５、図６、図８（ｃ）に示すように、導電体層ＣＬ２に接続されている。ダブルゲート型トランジスタＴｒ１１の導電層Ｔｒ１１ｔｇは、図５、図６、図８（ｃ）に示すように、絶縁膜１３、１２に設けられたコンタクトホールＨＬ４を介して導電体層ＣＬ２に接続されている。また、導電体層ＣＬ２は、絶縁膜１２に設けられたコンタクトホールＨＬ３を介して選択ラインＬｓに接続されている。すなわち、ダブルゲート型トランジスタＴｒ１１のボトムゲート電極Ｔｒ１１ｂｇ及び導電層Ｔｒ１１ｔｇは、導電体層ＣＬ２を介して電気的に接続され、かつ、導電体層ＣＬ２を介して選択ラインＬｓに電気的に接続されている。
【００５５】
また、ダブルゲート型トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄは、図５、図６、図７（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＨＬ２、及び、導電体層ＣＬ１を介してデータラインＬｄに電気的に接続されている。また、ダブルゲート型トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、図５、図６、図７（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＨＬ１を介してキャパシタＣｓの下部電極Ｅcaに直接接続されている。ここで、下部電極Ｅcaは、図５、図６に示すように、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに直接接続されている。これにより、ダブルゲート型トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、下部電極Ｅcaを介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに電気的に接続される。ここで、コンタクトホールＨＬ１は、図２に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００５６】
また、トランジスタＴｒ１２は、周知の電界効果型の薄膜トランジスタ構造を有している。すなわち、トランジスタＴｒ１２は、図５、図８（ａ）に示すように、基板１１上に形成されたゲート電極Ｔｒ１２ｇに対応する領域に半導体層ＳＭＣが設けられている。また、半導体層ＳＭＣに形成されるチャネル領域を挟んで対向するようにソース電極Ｔｒ１２ｓ及びドレイン電極Ｔｒ１２ｄが設けられている。ゲート電極Ｔｒ１２ｇと半導体層ＳＭＣの間には、ゲート絶縁膜となる絶縁膜１２が設けられている。なお、ソース電極Ｔｒ１２ｓ及びドレイン電極Ｔｒ１２ｄと半導体層ＳＭＣとの間には不純物層ＯＨＭが設けられ、これにより、半導体層ＳＭＣとソース電極Ｔｒ１２ｓ又はドレイン電極Ｔｒ１２ｄがオーミック接続している。
【００５７】
そして、トランジスタＴｒ１２は、上述したようにゲート電極Ｔｒ１２ｇがキャパシタＣｓの下部電極Ｅcaに直接接続されている。また、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図５に示すように、電源ラインＬｖを構成する電圧供給線Ｌａと一体的に形成されている。また、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、図５、図８（ａ）に示すように、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に直接接続されている。また、電源ラインＬｖの電圧供給線Ｌａと一体的に形成されるトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図２に示した発光駆動回路ＤＣの接点Ｎ１５に実質的に対応する。
【００５８】
キャパシタＣｓは、図５、図７、図８（ａ）に示すように、透明電極材料からなる下部電極Ｅcaと、該下部電極Ｅcaに対向する透明電極材料からなる上部電極Ｅcbと、下部電極Ｅca及び上部電極Ｅcb間に介在する絶縁膜１２と、を有している。ここで、絶縁膜１２は、キャパシタＣｓの誘電体層として兼用されている。また、上部電極Ｅcbは、後述する有機ＥＬ素子ＯＥＬの画素電極１６が兼用されている。すなわち、キャパシタＣｓは、有機ＥＬ素子ＯＥＬの下層側（基板１１側）に設けられている。
【００５９】
有機ＥＬ素子ＯＥＬは、図５、図７、図８（ａ）に示すように、上記キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本実施形態に係る有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、ＩＴＯ等の光透過率の高い透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の高い光反射率を有する電極材料を含んでいる。
【００６０】
画素電極１６は、図８（ａ）に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに直接接続されている。そして、画素電極１６には、上記発光駆動回路ＤＣから所定の発光駆動電流が供給される。有機ＥＬ層１７は、図７、図８（ａ）に示すように、基板１１上に連続的に突出して形成された隔壁層１５の側壁１５ｅにより画定されたＥＬ素子形成領域Ｒelに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１７ａ及び電子輸送性発光層１７ｂから形成される。ここで、有機ＥＬ層１７は、正孔注入層や発光層、電子注入層等の担体輸送層のうち、発光層として機能する層が有機材料で形成されているものを指す。
【００６１】
対向電極１８は、基板１１上に２次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように設けられている。対向電極１８は、図４に示した基板１１の表示領域２０に対応するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図７、図８に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定する隔壁層１５や絶縁膜１４上にも延在するように設けられている。さらに、対向電極１８は、表示領域２０外の周辺領域３０にまで一部が延在するように設けられ、周辺領域３０に配置されたコンタクト部や引き出し配線（いずれも図示を省略）を介して、外部接合端子ＴＭに電気的に接続されている。
【００６２】
隔壁層１５は、図４、図５、図７（ａ）、図８に示すように、少なくとも、表示パネル１１０に２次元配列される複数の画素ＰＩＸ相互の境界領域に、基板１１表面から連続的に突出するように設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００６３】
なお、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ（画素電極１６、有機ＥＬ層１７、対向電極１８）、絶縁膜１３、１４及び隔壁層１５が形成された基板１１の一面側には、封止層１９が形成されて表示パネル１１０が封止される。ここで、周辺領域３０においては、少なくとも外部接合端子ＴＭが露出するように封止層１９に開口部が形成される。なお、表示パネル１１０は、封止層１９に加えて、又は、封止層１９に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を貼り合わせた封止構造を適用するものであってもよい。
【００６４】
以上説明したようなデバイス構造を有する表示パネルにおいて、画像データ（階調電圧Ｖdata）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン・ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが当該画像データに応じた所定の輝度階調で発光動作する。
【００６５】
このとき、表示パネル１１０の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向電極１８で反射した後、基板１１を透過して、視野側である基板１１の他面側（図７、図８の図面下方側）に出射される。
【００６６】
（表示パネルの製造方法）
次に、本実施形態に係る表示パネルの製造方法について説明する。
図９〜図１５は、本実施形態に係る表示パネルの製造方法を示す工程断面図である。ここでは、図示の都合上、図７、図８に示した表示パネル１１０の各部の断面の一部を抜き出して、便宜的に隣接するように配置して示した。図中、（VIIＡ−VIIＡ）、（VIIIＣ−VIIIＣ）、（VIIIＤ−VIIIＤ）、（VIIIＥ−VIIIＥ）は、各々図７、図８に示した各断面における工程断面を示す。
【００６７】
上述した表示パネルの製造方法は、まず、図９（ａ）〜図１０（ｃ）に示すように、ガラス基板等の基板１１の一面側に、上述した発光駆動回路ＤＣ（図２、図５参照）を構成するトランジスタＴｒ１２や選択ラインＬｓ、電源ラインＬｖ、データラインＬｄが形成される。
【００６８】
具体的には、まず、図９（ａ）に示すように、透明な基板１１の一面側（図面上面側）に形成された同一のゲートメタル層を、フォトリソグラフィ法を用いてパターニングすることにより、表示領域２０の各画素ＰＩＸの画素形成領域Ｒpx内に、不透明な導電性材料（遮光性の金属膜）からなるボトムゲート電極Ｔｒ１１ｂｇ、ゲート電極Ｔｒ１２ｇ及びデータラインＬｄが同時に形成される。なお、ボトムゲート電極Ｔｒ１１ｂｇ、ゲート電極Ｔｒ１２ｇ及びデータラインＬｄを形成するためのゲートメタル層は、例えばアルミニウム−ニッケル合金（以下、「Ａｌ−Ｎｉ合金」と略記する）をターゲットとして用いたスパッタリング法等により形成される。
【００６９】
次いで、基板１１の一面側に設定された各画素ＰＩＸのＥＬ素子形成領域Ｒelに対応する領域ごとに、図５、図９（ｂ）に示すように、キャパシタＣｓの下部電極Ｅcaが形成される。ここで、下部電極Ｅcaは、基板１１上にＩＴＯ等の透明な電極材料からなる電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより形成される。このとき、下部電極Ｅcaと同時に、上記データラインＬｄの所定の位置に直接接続される導電体層ＣＬ１、及び、ボトムゲート電極Ｔｒ１１ｂｇに直接接続される導電体層ＣＬ２も一括して形成される。
【００７０】
次いで、図９（ｃ）に示すように、基板１１の全域に窒化シリコン等からなる絶縁膜１２、真性アモルファスシリコン等からなる半導体膜ＳＭＣｘ、窒化シリコン等からなる絶縁膜を連続的に被覆形成する。その後、最上層の窒化シリコン等の絶縁膜を、フォトリソグラフィ法を用いてパターニングすることにより、図９（ｃ）に示すように、半導体膜ＳＭＣｘ上であって、ボトムゲート電極Ｔｒ１１ｂｇ及びゲート電極Ｔｒ１２ｇに対応する領域に、チャネル保護層ＢＬを形成する。
【００７１】
次いで、図１０（ａ）に示すように、基板１１の全域にｎ型アモルファスシリコン等からなる不純物層ＯＨＭｘを被覆形成する。その後、図１０（ｂ）に示すように、フォトリソグラフィ法を用いて、不純物層ＯＨＭｘ及び半導体膜ＳＭＣｘを一括してパターニングすることにより、後述するダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２の形成領域（外形形状）を画定する。次いで、ダブルゲート型トランジスタＴｒ１１のソース、ドレインとなる領域の不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２を一括してパターニングすることにより、下部電極Ｅca及び導電体層ＣＬ１の所定の位置の上面が露出するコンタクトホールＨＬ１及びＨＬ２を形成する。このとき、ダブルゲート型トランジスタＴｒ１１の形成領域近傍の所定の位置の絶縁膜１２を同時にパターニングすることにより、導電体層ＣＬ２の上面が露出するコンタクトホールＨＬ３を形成する。
【００７２】
次いで、基板１１の一面側にソース、ドレインメタル層を形成した後、フォトリソグラフィ法を用いて、当該ソース、ドレインメタル層をパターニングする。これにより、図１０（ｃ）に示すように、少なくともチャネル保護層ＢＬを挟んで対向し、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２の半導体層ＳＭＣとなる領域の両端部上に、オーミック接続のための不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが形成される。すなわち、図１０（ｃ）に示す薄膜トランジスタ構造を有するトランジスタＴｒ１２が形成される。ここで、ダブルゲート型トランジスタＴｒ１１のソース電極Ｔｒ１１ｓ及びドレイン電極Ｔｒ１１ｄは、上述したコンタクトホールＨＬ１を介して下部電極Ｅcaに直接接続され、ドレイン電極Ｔｒ１１ｄは、コンタクトホールＨＬ２を介して導電体層ＣＬ１に直接接続される。
【００７３】
また、このソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成する工程においては、選択ラインＬｓ、及び、電源ラインＬｖを構成する電圧供給線Ｌａも同時に形成される。ここで、選択ラインＬｓは、上述したコンタクトホールＨＬ３を介して導電体層ＣＬ２に直接接続される。また、電圧供給線Ｌａは、図５に示したように、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成される。なお、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、選択ラインＬｓ、電圧供給線Ｌａを形成するためのソース、ドレインメタル層は、ゲートメタル層と同様に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により形成される。
【００７４】
次いで、基板１１の全域にＩＴＯ等からなる透明電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより、図５、図１１（ａ）に示すように、少なくとも各画素ＰＩＸのＥＬ素子形成領域Ｒelの絶縁膜１２上に、例えば矩形状の平面パターンを有する画素電極１６を形成する。ここで、画素電極１６は、その一部がトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ上に延在するように形成されて、ソース電極Ｔｒ１２ｓに直接接続される。
【００７５】
これにより、図１１（ａ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelにおいて、絶縁膜１２を介して、下部電極Ｅcaと画素電極１６とが対向して配置されたキャパシタＣｓが形成される。すなわち、画素電極１６は、有機ＥＬ素子ＯＥＬのアノード電極であるとともに、下部電極Ｅcaに対向する上部電極Ｅcbとして兼用され、また、絶縁膜１２は、誘電体層として兼用される。
【００７６】
次いで、基板１１の全域に、窒化シリコン等からなる絶縁膜１３を形成する。その後、当該絶縁膜１３をパターニングして、図１１（ｂ）に示すように、上記画素電極１６が露出する開口部を形成する。このとき、導電体層ＣＬ２及び電圧供給線Ｌａが露出するコンタクトホールＨＬ４、ＨＬ５を形成する。このとき、ダブルゲート型トランジスタＴｒ１１の形成領域近傍の所定の位置の絶縁膜１３、１２を同時にパターニングすることにより、導電体層ＣＬ２の上面が露出するコンタクトホールＨＬ４を形成する。また、電圧供給線Ｌａ上の所定の位置の絶縁膜１３を同時にパターニングすることにより、電圧供給線Ｌａの上面が露出するコンタクトホールＨＬ５を形成する。
【００７７】
次いで、基板１１の一面側に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により配線層を形成した後、フォトリソグラフィ法を用いて、当該配線層をパターニングすることにより、図１２（ａ）に示すように、ダブルゲート型トランジスタＴｒ１１の半導体層ＳＭＣに対応する領域に、不透明な導電性材料（遮光性の金属膜）からなる導電層Ｔｒ１１ｔｇが形成される。すなわち、図１２（ａ）に示すダブルゲート型の薄膜トランジスタ構造を有するトランジスタＴｒ１１が形成される。ここで、ダブルゲート型トランジスタＴｒ１１の導電層Ｔｒ１１ｔｇは、上述したコンタクトホールＨＬ４を介して導電体層ＣＬ２に直接接続される。
【００７８】
また、この導電層Ｔｒ１１ｔｇを形成する工程においては、電源ラインＬｖを構成する補助配線Ｌｂも同時に形成される。ここで、補助配線Ｌｂは、図５に示したように、上記電圧供給線Ｌａと平行し、かつ、平面的に重なるように配設される。そして、補助配線Ｌｂは、上述したコンタクトホールＨＬ５を介して電圧供給線Ｌａに直接接続される。これにより、電圧供給線Ｌａと補助配線Ｌｂからなる二重配線構造の電源ラインＬｖが形成される。このような配線構造によれば、例えば大画面の表示パネルにおいて、電源ラインＬｖの配線抵抗の増加に起因して生じる、電源電圧Ｖsaの電圧降下を軽減することができる。
【００７９】
次いで、基板１１の全域に、窒化シリコン等からなる絶縁膜１４を形成した後、当該絶縁膜１４をパターニングして、図１２（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに画素電極１６が露出する開口部を形成する。
【００８０】
次いで、基板１１上に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、当該樹脂層をパターニングすることにより、図１３に示すように、表示領域２０に隔壁層１５を形成する。ここで、隔壁層１５は、基板１１の一面側に連続的に突出するとともに、各画素ＰＩＸの画素電極１６が露出する開口部１５ｈを有している。これにより、各画素形成領域Ｒpxにおいて、隔壁層１５に形成された開口部１５ｈ、すなわち隔壁層１５の側壁１５ｅにより囲まれ、画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒelとして画定される。
【００８１】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理又はＵＶオゾン処理等を施すことにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施す。このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒel）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（電子輸送性発光層１７ｂ）を形成する場合であっても、隣接して配置される異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを抑制することができる。したがって、カラー表示に対応した表示パネル１１０を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【００８２】
次いで、図１４に示すように、表示領域２０の各画素ＰＩＸのＥＬ素子形成領域Ｒelに露出する画素電極１６上に、例えば正孔輸送層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層形成された有機ＥＬ層（発光機能層）１７を形成する。
【００８３】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒelに対して、連続した溶液（液流）を吐出するノズルプリンティング（又はノズルコート）法、又は、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて画素電極１６上に正孔輸送層１７ａを形成する。
【００８４】
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒelに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６上にのみ有機高分子系の正孔輸送材料を定着させて、正孔輸送層１７ａを形成する。
【００８５】
次いで、各ＥＬ素子形成領域Ｒelに形成された正孔輸送層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層（担体輸送層）１７ｂを形成する。
【００８６】
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解または分散した０．１ｗｔ％〜５ｗｔ％の溶液を、上記正孔輸送層１７ａ上に塗布する。その後、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【００８７】
次いで、図１５に示すように、上記隔壁層１５及び有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）が形成された表示領域２０を含む領域に、光反射特性を有し、各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に対向する、共通の対向電極（カソード電極）１８を形成する。ここで、対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上に成膜することにより形成される。
【００８８】
次いで、図７、図８に示したように、上記対向電極１８が形成された基板１１の一面側に、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層１９を形成して基板面を封止することにより、表示パネル１１０が完成する。ここで、封止層１９は、周辺領域３０に形成された外部接合端子ＴＭの上面が露出するように開口部が形成される。なお、上記封止層１９に加えて、又は、封止層１９に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を基板１１に対向して接合するものであってもよい。
【００８９】
このように、本実施形態においては、各画素ＰＩＸの発光駆動回路ＤＣに設けられる選択トランジスタが、ダブルゲート型の薄膜トランジスタ構造を有し、当該ダブルゲート型トランジスタを構成する各層が、表示パネル１１０に設けられる他の素子や配線を形成する際のプロセスにおいて、同時に形成される。したがって、本実施形態によれば、製造工程の変更や工程数の増加を伴うことなく、選択トランジスタとしてダブルゲート型トランジスタを適用することができる。
【００９０】
なお、本実施形態においては、ダブルゲート型トランジスタＴｒ１１及びトランジスタＴｒ１２の導電層Ｔｒ１１ｔｇ、ボトムゲート電極Ｔｒ１１ｂｇ、ゲート電極Ｔｒ１２ｇ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するための不透明な金属層として、Ａｌ−Ｎｉ合金を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えばモリブデン−ニオブ合金（Ｍｏ−Ｎｂ合金）等を適用するものであってもよい。
【００９１】
＜第２の実施形態＞
次に、本発明の第２の実施形態に係る画素回路を有する複数の画素が配列された表示パネルを備えた表示装置について、図面を参照して説明する。
【００９２】
（表示装置）
図１６は、本発明の第２の実施形態に係る発光装置を適用した表示装置の一例を示す概略ブロック図である。図１７は、第２の実施形態に係る画素回路を備えた画素の回路構成例を示す等価回路図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
【００９３】
図１６に示すように、第２の実施形態に係る表示装置（発光装置）１００は、概略、表示パネル（発光パネル）１１０と、走査ドライバ１２０と、データドライバ１３０と、コントローラ１４０と、電源ドライバ１５０と、を備えている。すなわち、本実施形態に示す表示装置は、第１の実施形態に示した構成に加え、電源ドライバ１５０を備えた構成を有している。
【００９４】
表示パネル１１０は、図１６に示すように、パネル基板上に２次元配列された複数の画素ＰＩＸに接続された複数の選択ライン（走査線）Ｌｓと、複数の電源ラインＬｖと、複数のデータラインＬｄと、を有している。ここで、複数の電源ラインＬｖは、選択ラインＬｓと平行に配設され、パネル基板の行方向に配列された画素ＰＩＸに、行ごとに接続されている。
【００９５】
電源ドライバ１５０は、表示パネル１１０の行方向に配設された各電源ラインＬｖに接続されている。電源ドライバ１５０は、上述したコントローラ１４０から供給される電源制御信号に基づいて、各行の電源ラインＬｖに所定のタイミングで発光レベルの電源電圧Ｖsaを印加することにより、各画素ＰＩＸを発光動作させる。
【００９６】
本実施形態に適用される画素ＰＩＸは、例えば図１７に示すように、３個のトランジスタを有する発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備えている。発光駆動回路ＤＣは、具体的には、ダブルゲート型トランジスタ（選択トランジスタ）Ｔｒ２１、Ｔｒ２２と、トランジスタ（駆動トランジスタ）Ｔｒ２３と、キャパシタ（容量素子）Ｃｓと、を備えている。ダブルゲート型トランジスタＴｒ２１は、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ２４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ２５を介して電源ラインＬｖに接続され、ソース端子が接点Ｎ２１に接続されている。ダブルゲート型トランジスタＴｒ２２は、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ２４を介して選択ラインＬｓに接続され、ソース端子が接点Ｎ２３を介してデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が接点Ｎ２５を介して電源ラインＬｖに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）間に接続されている。
【００９７】
また、有機ＥＬ素子ＯＥＬは、上述した第１の実施形態に示した画素（図２参照）と同様に、アノード（アノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
【００９８】
このように、本実施形態に係る発光駆動回路ＤＣにおいても、選択電圧Ｖselに基づいて画素ＰＩＸを選択状態に設定するためのスイッチング素子（Ｔｒ２１、Ｔｒ２２）として、ダブルゲート型の薄膜トランジスタを適用した回路構成を有している。なお、本実施形態に係る発光駆動回路ＤＣを備えた表示パネル１１０の具体的な構成やその製造方法については、上述した第１の実施形態と同等の構成や手法を適用することができる。
【００９９】
そして、このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、所定の処理サイクル期間内に、画像データに応じた電圧成分を保持させる書込動作（選択期間）と、該書込動作終了後に、有機ＥＬ素子ＯＥＬを画像データに応じた輝度階調で発光動作させる発光動作（非選択期間）と、を実行するように制御される。
【０１００】
まず、画素ＰＩＸへの書込動作（選択期間）においては、選択ラインＬｓに選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸが選択状態に設定される。そして、電源ラインＬｖに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加した状態で、データラインＬｄに画像データに応じた負の電圧値に設定された階調電圧Ｖdataが供給される。これにより、発光駆動回路ＤＣに設けられたダブルゲート型トランジスタＴｒ２１、Ｔｒ２２及びトランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート・ソース間に生じた電位差に応じた書込電流が、電源ラインＬｖからトランジスタＴｒ２３、接点Ｎ２２、ダブルゲート型トランジスタＴｒ２２、接点Ｎ２３を介してデータラインＬｄ方向に流れる。
【０１０１】
このとき、キャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。また、電源ラインＬｖには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【０１０２】
次いで、書込動作終了後の発光動作（非選択期間）においては、選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸを非選択状態に設定する。これにより、ダブルゲート型トランジスタＴｒ１１及びＴｒ１２がオフ動作して、データラインＬｄと画素ＰＩＸ（発光駆動回路ＤＣ）との接続が遮断される。このとき、キャパシタＣｓには、上述した書込動作において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ラインＬｖに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaが印加されることにより、電源ラインＬｖからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【０１０３】
このとき、キャパシタＣｓにより保持される電圧成分は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光するので、所望の画像情報が表示される。
【０１０４】
なお、上述した第１及び第２の実施形態（図２、図１７）に示した画素回路は、画像データに応じた電圧値の階調電圧を印加することにより、各画素の発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を備えた場合について説明した。本発明に適用可能な画素回路は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を供給することにより、各画素に設けられた発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を備えたものであってもよい。
【０１０５】
（作用効果の検証）
次に、上述した各実施形態に係る画素回路を適用した表示装置における作用効果について、比較対象を示して詳しく説明する。
【０１０６】
図１８は、上述した第１及び第２の実施形態の比較対象となる表示パネルの問題点を示す概略断面図である。図１９は、上述した第１及び第２の実施形態に係る表示パネルの作用効果を示す概略断面図である。なお、図１８、図１９においては、図示の都合上、断面を示すハッチングの一部を省略した。
【０１０７】
図１８に示す比較対象となる表示パネルは、図７に示した第１の実施形態に係る表示パネル１１０において、ダブルゲート型トランジスタＴｒ１１を、ゲート電極を１つのみ備える一般的な薄膜トランジスタＴｒ１１ｘに置き換えた断面構造を有している。このような断面構造を有する表示パネルにおいて、基板１１の一面側（図面上面側）に設けられた有機ＥＬ素子ＯＥＬを発光させた場合、大半の光が基板１１の他面側の視野側に出射される（出射光）が、一部の光が表示パネル内部の層境界や界面で反射して層内部を伝搬したり、散乱を生じる。そのため、このような光（反射光や散乱光）が、画素回路を構成する薄膜トランジスタＴｒ１１ｘのチャネル領域に入射して、薄膜トランジスタＴｒ１１ｘの素子特性を劣化（光劣化）させたり、誤動作を生じさせたりするという問題を有している。このような現象は、薄膜トランジスタの半導体層として、アモルファスシリコンを適用した場合に顕著に生じる。
【０１０８】
これに対して、上述した各実施形態に係る表示パネル１１０においては、図１９に示すように、表示パネル内部の反射光や散乱光がダブルゲート型トランジスタＴｒ１１の導電層Ｔｒ１１ｔｇにより遮断されて、チャネル領域への光の入射が抑制される。すなわち、導電層Ｔｒ１１ｔｇをアルミニウム合金等の遮光性の金属膜（不透明な導電性材料）により形成することにより、遮光膜として機能させることができる。以下に、半導体層としてアモルファスシリコンを適用したダブルゲート型トランジスタと一般的な薄膜トランジスタとの素子特性（光劣化の程度）を比較検証した結果を示す。
【０１０９】
図２０、図２１は、上述した第１及び第２の実施形態に適用されるダブルゲート型トランジスタと一般的な薄膜トランジスタとの素子特性を比較検証するための図である。図２０（ａ）、（ｂ）は、ダブルゲート型トランジスタと一般的な薄膜トランジスタにおける電圧−電流特性（Ｖｇ−Ｉｄ特性；ゲート・ソース間電圧Ｖgsに対するドレイン・ソース間電流Ｉdsの関係）を示すシミュレーション結果である。図２０（ｂ）は、図２０（ａ）に示したシミュレーション結果における、特定の電圧範囲（ゲート・ソース間電圧Ｖgs＝１０〜１５Ｖ）でのドレイン・ソース間電流Ｉdsの変化を示したものである。また、図２１（ａ）は、ダブルゲート型トランジスタと一般的な薄膜トランジスタとの電圧−キャリヤ移動度（Ｖｇ−μ特性；ゲート・ソース間電圧Ｖgsに対するキャリヤ移動度μの関係）を示すシミュレーション結果である。図２１（ｂ）は、ダブルゲート型トランジスタと一般的な薄膜トランジスタにおける電圧−電流特性（Ｖｄ−Ｉｄ特性；ドレイン・ソース間電圧Ｖdsに対するドレイン・ソース間電流Ｉdsの関係）を示すシミュレーション結果である。なお、図２０及び図２１（ａ）のシミュレーション実験においては、ドレイン・ソース間電圧Ｖdsを１０Ｖに設定した。また、図２１（ｂ）のシミュレーション実験においては、ゲート・ソース間電圧Ｖgsを５Ｖに設定した。
【０１１０】
図２０、図２１に示すように、一般的な薄膜トランジスタ（図中、「SingleGate」と表記）は、チャネル領域への光の入射により素子特性が変化する。具体的には、図２０（ａ）、（ｂ）に示すように、光の影響を受けていない暗状態におけるＶｇ−Ｉｄ特性線（SingleGate（暗）；図中、細い点線で表記）に対して、光の影響を受けた明状態におけるＶｇ−Ｉｄ特性線（SingleGate（明）；図中、細い破線で表記）の方が、ドレイン・ソース間電流Ｉdsが大きくなる変化傾向を示した。
【０１１１】
これに対して、ダブルゲート型トランジスタ（図中、「DoubleGate」と表記）は、チャネル領域への光の入射による素子特性の変化が極めて小さい。具体的には、図２０（ａ）、（ｂ）に示すように、暗状態におけるＶｇ−Ｉｄ特性線（DoubleGate（暗）；図中、太い破線で表記）と、明状態におけるＶｇ−Ｉｄ特性線（DoubleGate（明）；図中、太い実線で表記）では、ドレイン・ソース間電流Ｉdsに大きな変化は認められなかった。
【０１１２】
なお、図２０（ａ）において、ゲート・ソース間電圧Ｖgsが負の範囲（Ｖgs＜０）では、ドレイン・ソース間電流Ｉdsに若干の差が認められた。しかしながら、発光駆動回路ＤＣにおけるダブルゲート型トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２２の使用範囲に相当するゲート・ソース間電圧Ｖgs（＝−１２〜−１５Ｖ）では、その差は１ｐＡ以下であるため、表示パネル１１０の駆動には全く影響を及ぼさない。
【０１１３】
また、Ｖｇ−μ特性についても、図２１（ａ）に示すように、一般的な薄膜トランジスタにおいては、暗状態におけるＶｇ−μ特性線（SingleGate（暗）；図中、細い点線で表記）に対して、明状態におけるＶｇ−μ特性線（SingleGate（明）；図中、細い破線で表記）の方が、キャリヤ移動度μが大きくなる変化傾向を示した。
【０１１４】
これに対して、ダブルゲート型トランジスタにおいては、暗状態におけるＶｇ−μ特性線（DoubleGate（暗）；図中、太い破線で表記）と、明状態におけるＶｇ−μ特性線（DoubleGate（明）；図中、太い実線で表記）で、キャリヤ移動度μに大きな変化は認められなかった。
【０１１５】
また、Ｖｄ−Ｉｄ特性についても、図２１（ｂ）に示すように、一般的な薄膜トランジスタにおいては、暗状態におけるＶｄ−Ｉｄ特性線（SingleGate（暗）；図中、細い点線で表記）に対して、明状態におけるＶｄ−Ｉｄ特性線（SingleGate（明）；図中、細い破線で表記）の方が、ドレイン・ソース間電流Ｉdsが顕著に大きくなる変化傾向を示した。
【０１１６】
これに対して、ダブルゲート型トランジスタにおいては、暗状態におけるＶｄ−Ｉｄ特性線（DoubleGate（暗）；図中、太い破線で表記）と、明状態におけるＶｄ−Ｉｄ特性線（DoubleGate（明）；図中、太い実線で表記）で、ドレイン・ソース間電流Ｉdsに大きな変化は認められなかった。
【０１１７】
したがって、上述した各実施形態によれば、画素ＰＩＸの発光駆動回路ＤＣを構成する選択トランジスタとして、アモルファスシリコンを適用したダブルゲート型トランジスタＴｒ１１を適用した場合であっても、素子特性の光劣化を抑制することができるとともに、発光駆動回路ＤＣの誤動作を防止することができる。
【０１１８】
また、ダブルゲート型トランジスタは、チャネル領域に電界を形成するためのゲート電極を上方及び下方に備えているので、導電層とボトムゲート電極を接続して同一のゲート電圧を印加することにより、一般的な薄膜トランジスタに比較して、駆動能力を向上させることができる。
【０１１９】
すなわち、ダブルゲート型トランジスタによれば、一般的な薄膜トランジスタと同等の駆動能力を実現するために必要とされるトランジスタの素子サイズを小型化することができる、又は、ゲート電圧を低電圧化することができる。したがって、画素ＰＩＸの発光駆動回路ＤＣを構成する選択トランジスタとして、ダブルゲート型トランジスタを適用することにより、各画素の形成領域に占めるトランジスタの素子面積を小さくできるので、レイアウト設計の自由度を向上させることができるとともに、相対的に開口率を大きくすることができる。
【０１２０】
＜第３の実施形態＞
次に、本発明の第３の実施形態に係る画素回路について、図面を参照して説明する。ここでは、発光駆動回路の選択トランジスタとして適用するダブルゲート型トランジスタにおける導電層の接続構造について説明する。
【０１２１】
上述した第１及び第２の実施形態においては、図２、図１７に示したように、発光駆動回路ＤＣの選択トランジスタ（Ｔｒ１１、Ｔｒ２１、Ｔｒ２２）として適用されるダブルゲート型トランジスタのトップゲート端子ＴＧ（導電層）をボトムゲート端子ＢＧ（ボトムゲート電極）に接続して、同一のゲート電圧を印加する場合について説明した。第３の実施形態においては、ダブルゲート型トランジスタの導電層を電気的に浮遊状態（フローティング状態）にした素子構造、あるいは、導電層をドレイン電極又はソース電極のいずれかに接続した素子構造を有している。
【０１２２】
図２２は、第３の実施形態に係る画素回路に適用されるダブルゲート型トランジスタの接続構造を示す概略断面図である。ここでは、図３に示したダブルゲート型トランジスタの断面構造と同一の符号を付して説明を簡略化する。
【０１２３】
図２２（ａ）に示すダブルゲート型トランジスタＤＧＴは、導電層Ｅtgが他の導電体層に接続されておらず、かつ、特定の電圧が印加されていない浮遊状態（フローティング状態）に設定された素子構造を有している。また、図２２（ｂ）、（ｃ）に示すダブルゲート型トランジスタＤＧＴは、導電層Ｅtgが各々ドレイン電極Ｅｄ、ソース電極Ｅｓに接続された素子構造を有している。そして、本実施形態においては、このようなダブルゲート型トランジスタＤＧＴを、発光駆動回路ＤＣの選択トランジスタ（Ｔｒ１１、Ｔｒ２１、Ｔｒ２２）に適用した回路構成を有している。
【０１２４】
次いで、上述したような接続構造を有するダブルゲート型トランジスタの素子特性について説明する。ここでも、半導体層としてアモルファスシリコンを適用したダブルゲート型トランジスタについてシミュレーション実験を行った結果を示す。
【０１２５】
図２３〜図２６は、本実施形態に適用されるダブルゲート型トランジスタの導電層の接続構造と素子特性との関係を検証するための図である。図２３（ａ）、（ｂ）は、ダブルゲート型トランジスタの導電層の接続構造と明状態におけるＶｇ−Ｉｄ特性との関係を示すシミュレーション結果である。図２３（ｂ）は、図２３（ａ）に示したシミュレーション結果における、特定の電圧範囲（ゲート・ソース間電圧Ｖgs＝４〜６Ｖ）でのドレイン・ソース間電流Ｉdsの変化を示したものである。また、図２４（ａ）は、ダブルゲート型トランジスタの導電層の接続構造と暗状態におけるＶｇ−μ特性との関係を示すシミュレーション結果である。図２４（ｂ）は、ダブルゲート型トランジスタの導電層の接続構造と暗状態におけるＶｄ−Ｉｄ特性との関係を示すシミュレーション結果である。なお、図２３、図２４（ａ）のシミュレーション実験においては、ドレイン・ソース間電圧Ｖdsを１０Ｖに設定し、図２４（ｂ）のシミュレーション実験においては、ゲート・ソース間電圧Ｖgsを５Ｖに設定した。
【０１２６】
また、図２５（ａ）、（ｂ）は、ダブルゲート型トランジスタの導電層の接続構造と明状態におけるＶｇ−Ｉｄ特性との関係を示すシミュレーション結果である。図２５（ｂ）は、図２５（ａ）に示したシミュレーション結果における、特定の電圧範囲（ゲート・ソース間電圧Ｖgs＝４〜６Ｖ）でのドレイン・ソース間電流Ｉdsの変化を示したものである。また、図２６（ａ）は、ダブルゲート型トランジスタの導電層の接続構造と明状態におけるＶｇ−μ特性との関係を示すシミュレーション結果である。図２６（ｂ）は、ダブルゲート型トランジスタの導電層の接続構造と明状態におけるＶｄ−Ｉｄ特性との関係を示すシミュレーション結果である。なお、図２５、図２６（ａ）のシミュレーション実験においては、ドレイン・ソース間電圧Ｖdsを１０Ｖに設定し、図２６（ｂ）のシミュレーション実験においては、ゲート・ソース間電圧Ｖgsを５Ｖに設定した。
【０１２７】
図２３〜図２６に示すように、本実施形態に適用されるダブルゲート型トランジスタＤＧＴは、導電層Ｅtgの接続構造により素子特性が変化する。まず、ダブルゲート型トランジスタＤＧＴが光の影響を受けていない暗状態における素子特性について説明する。暗状態におけるＶｇ−Ｉｄ特性は、図２３（ａ）、（ｂ）に示すように、導電層Ｅtgを各々、ボトムゲート電極Ｅbgに接続した場合（Ｇ接続；図中、太い実線で表記）、ソース電極Ｅｓに接続した場合（Ｓ接続；図中、太い破線で表記）、ドレイン電極Ｅｄに接続した場合（Ｄ接続；図中、細い破線で表記）のいずれにおいても、ドレイン・ソース間電流Ｉdsが概ね同等の変化傾向を示した。
【０１２８】
また、暗状態におけるＶｇ−μ特性についても、図２４（ａ）に示すように、導電層Ｅtgをドレイン電極Ｅｄに接続した場合（Ｄ接続）には、ゲート・ソース間電圧Ｖgsが概ね２〜１０Ｖの範囲でキャリヤ移動度μが幾分低くなり、また、導電層Ｅtgをソース電極Ｅｓに接続した場合（Ｓ接続）には、キャリヤ移動度μが比較的大きく変化するものの、導電層Ｅtgをボトムゲート電極Ｅbgに接続した場合（Ｇ接続）と概ね同等の変化傾向を示した。
【０１２９】
また、暗状態におけるＶｄ−Ｉｄ特性についても、図２４（ｂ）に示すように、導電層Ｅtgをドレイン電極Ｅｄに接続した場合（Ｄ接続）には、ドレイン・ソース間電流Ｉdsが幾分小さくなり、また、導電層Ｅtgをソース電極Ｅｓに接続した場合（Ｓ接続）には、ドレイン・ソース間電流Ｉdsが比較的大きく変化するものの、導電層Ｅtgをボトムゲート電極Ｅbgに接続した場合（Ｇ接続）と概ね同等の変化傾向を示した。
【０１３０】
次いで、ダブルゲート型トランジスタＤＧＴが光の影響を受けた明状態における素子特性について説明する。明状態におけるＶｇ−Ｉｄ特性、Ｖｇ−μ特性及びＶｄ−Ｉｄ特性は、図２５、図２６に示すように、導電層Ｅtgを各々、ボトムゲート電極Ｅbgに接続した場合（Ｇ接続；図中、太い実線で表記）、ソース電極Ｅｓに接続した場合（Ｓ接続；図中、太い破線で表記）、ドレイン電極Ｅｄに接続した場合（Ｄ接続；図中、細い破線で表記）のいずれにおいても、上述した暗状態において導電層Ｅtgをボトムゲート電極Ｅbgに接続した場合（暗Ｇ接続；図中、太い点線で表記）のＶｇ−Ｉｄ特性、Ｖｇ−μ特性及びＶｄ−Ｉｄ特性と概ね同等の変化傾向を示した。
【０１３１】
次いで、ダブルゲート型トランジスタＤＧＴの導電層Ｅtgを浮遊状態に設定した場合の素子特性について、再び図２３、図２４を用いて説明する。図２３、図２４（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴの導電層Ｅtgを浮遊状態に設定した場合（浮遊；図中、太い点線で表記）のＶｇ−Ｉｄ特性及びＶｄ−Ｉｄ特性は、一般的な薄膜トランジスタ（SingleGate；図中、細い点線で表記）や、上述したダブルゲート型トランジスタＤＧＴにおける他の接続構造（Ｇ接続、Ｓ接続、Ｄ接続）におけるＶｇ−Ｉｄ特性及びＶｄ−Ｉｄ特性と概ね同等の変化傾向を示した。
【０１３２】
一方、図２４（ａ）に示すように、ダブルゲート型トランジスタＤＧＴの導電層Ｅtgを浮遊状態に設定した場合（浮遊；図中、太い点線で表記）のＶｇ−μ特性は、一般的な薄膜トランジスタ（SingleGate；図中、細い点線で表記）と概ね同等の変化傾向を示した。また、この場合のＶｇ−μ特性は、導電層Ｅtgをドレイン電極Ｅｄに接続した場合（Ｄ接続）やソース電極Ｅｓに接続した場合（Ｓ接続）の略中間の変化傾向を示した。
【０１３３】
なお、図２４（ａ）において、導電層Ｅtgをボトムゲート電極Ｅbgに接続した場合（Ｇ接続；図中、太い実線で表記）のＶｇ−μ特性は、一般的な薄膜トランジスタに比較して、キャリヤ移動度μが１８％程度上昇することが判明した。一方、導電層Ｅtgをソース電極Ｅｓに接続した場合（Ｓ接続）のＶｇ−μ特性は、一般的な薄膜トランジスタに比較して、キャリヤ移動度μが１５％程度低下することが判明した。
【０１３４】
したがって、上述した各実施形態に示したような表示パネル１１０において、画素ＰＩＸに設けられるダブルゲート型トランジスタの導電層Ｅtgを、ボトムゲート電極Ｅbg、ソース電極Ｅ又はドレイン電極Ｅｄのいずれかに接続した構造、あるいは、浮遊状態に設定した構造を適用した場合であっても、アモルファスシリコンを適用したダブルゲート型トランジスタ（選択トランジスタ）の素子特性の光劣化を抑制することができるとともに、発光駆動回路（画素回路）ＤＣの誤動作を防止することができる。
【０１３５】
＜第４の実施形態＞
次に、本発明の第４の実施形態に係る画素回路を適用した表示パネルについて、図面を参照して説明する。
【０１３６】
上述した第１の実施形態においては、画素ＰＩＸの発光駆動回路ＤＣを構成する選択トランジスタ（ダブルゲート型トランジスタＴｒ１１）及び駆動トランジスタ（トランジスタＴｒ１２）を、隔壁層１５の形成領域に重なるように配置した平面レイアウト（図４〜図８参照）を示した。第４の実施形態においては、隔壁層１５が形成されていない画素ＰＩＸ間の境界領域に、ダブルゲート型トランジスタを配置した平面レイアウトを有している。
【０１３７】
図２７は、第４の実施形態に係る画素回路を適用した表示パネルの概略図である。図２７（ａ）は、本実施形態に係る画素回路を適用した表示パネルの要部平面図である。また、図２７（ａ）においては、発光駆動回路ＤＣの各トランジスタ及び配線上に形成された絶縁膜や隔壁層を主に示し、図示を明瞭にするために便宜的にハッチングを施して示した。また、図２７（ｂ）は、本実施形態に係る画素回路を適用した表示パネルの要部断面図である。ここでは、図２７（ａ）に示した平面レイアウトを有する画素におけるXXVIIＦ−XXVIIＦ線（本明細書においては図２７中に示したローマ数字の「２７」に対応する記号として便宜的に「XXVII」を用いる。）に沿った断面を示す概略断面図である。なお、上述した各実施形態と同等の構成については同一の符号を付して説明を簡略化する。
【０１３８】
まず、第１の実施形態に示したようなトランジスタのレイアウト手法（図５〜図８参照）について説明する。第１の実施形態においては、図５に示したように、隔壁層１５の配置によりＥＬ素子形成領域Ｒelが画定されるため、隔壁層１５の形成領域に平面的に重なるようにトランジスタ（ダブルゲート型トランジスタ及び薄膜トランジスタ）を配置することにより、画素ＰＩＸの開口率を向上させることができる。また、このようなレイアウト手法においては、各画素ＰＩＸの画素電極１６に対向して表示領域２０の略全域に設けられる対向電極１８が、トランジスタの上方において隔壁層１５を含む厚い絶縁層上に形成されることになる。そのため、隔壁層１５の形成領域に一般的な薄膜トランジスタを配置した場合、対向電極１８が当該薄膜トランジスタのバックゲート電極として働き、薄膜トランジスタが誤動作する等の現象（バックゲート効果）を抑制することができる。
【０１３９】
一方、第１の実施形態に示したような有機ＥＬ層１７の形成方法（図１４参照）においては、近年、ノズルプリンティング法やインクジェット法等の湿式印刷方法が多用されている。特に、ノズルプリンティング法によれば、図４（ａ）に示したようなストライプ状の平面パターンを有する隔壁層１５を用いることにより、画素ＰＩＸのＥＬ素子形成領域Ｒelに適切かつ効率的に有機化合物含有液を塗布して、簡易に略均質な有機ＥＬ層１７を形成することができる。この場合、有機化合物含有液の塗布ムラを抑制して、画素電極１６上に均一な膜厚の有機ＥＬ層１７を形成するためには、隔壁層１５間の塗布領域表面の凹凸が極力小さい（平坦性が高い）ことが望ましい。
【０１４０】
以上のことから、画素レイアウトや隔壁層のレイアウトへの制約が大きい。例えばストライプ状の平面パターンを有する隔壁層１５を適用した表示パネル１１０においては、列方向に配列された画素ＰＩＸ間の境界領域であって、絶縁膜１４が露出する領域には、トランジスタ等の基板表面の平坦性を悪化させるとともに、バックゲート効果による誤動作が生じやすい素子を極力配置しないようにレイアウト設計する必要がある。
【０１４１】
本実施形態においては、図２７（ａ）に示すように、隔壁層１５に設けられたスリット状の開口部１５ｈに露出する領域であって、かつ、画素ＰＩＸ間の境界領域に、例えば選択トランジスタとなるダブルゲート型トランジスタＤＧＴが配置されている。これによれば、図２７（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴ上に絶縁膜１４を介して対向電極１８が設けられている場合であっても、ダブルゲート型トランジスタＤＧＴに導電層Ｅtgが設けられていることにより、対向電極１８によるバックゲート効果を抑制することができる。特に、このダブルゲート型トランジスタＤＧＴは、上述した実施形態に示したように、表示パネル１１０に設けられる他の素子の電極や配線層と同層の導電体層を用いて形成されているので、基板表面の凹凸を最小限に抑制することができる。
【０１４２】
したがって、本実施形態に示したような表示パネル１１０によれば、ストライプ状の平面パターンを有する隔壁層１５を形成し、ノズルプリンティング法を適用することにより、各画素ＰＩＸのＥＬ素子形成領域Ｒelに適切かつ効率的に有機化合物含有液を塗布して、簡易に略均質な有機ＥＬ層を形成することができる。また、本実施形態によれば、発光駆動回路ＤＣを構成するトランジスタ（ダブルゲート型トランジスタ）や隔壁層のレイアウト設計の自由度を向上させることができ、画素ＰＩＸの開口率を向上させることができる。
【０１４３】
＜第５の実施形態＞
次に、本発明の第５の実施形態に係る画素回路について、図面を参照して説明する。
上述した各実施形態においては、ダブルゲート型トランジスタを、各画素ＰＩＸの発光駆動回路ＤＣを構成する選択トランジスタ（Ｔｒ１１、Ｔｒ２１、Ｔｒ２２）に適用した場合について説明した。第５の実施形態においては、発光駆動回路ＤＣを構成する選択トランジスタだけでなく、駆動トランジスタ（Ｔｒ１２、Ｔｒ２３）にも適用した回路構成を有している。
【０１４４】
図２８は、第５の実施形態に係る画素回路の例を示す等価回路である。ここで、上述した各実施形態に示した発光駆動回路（画素回路）と同等の構成については同一の符号を付して説明を簡略化する。図２８（ａ）は、図２に示した画素ＰＩＸ（発光駆動回路ＤＣ）に、本実施形態を適用した回路構成であり、図２８（ｂ）は、図１７に示した画素ＰＩＸ（発光駆動回路ＤＣ）に、本実施形態を適用した回路構成である。
【０１４５】
第５の実施形態に係る画素回路は、図２８（ａ）、（ｂ）に示すように、発光駆動回路ＤＣの選択トランジスタ（Ｔｒ１１、Ｔｒ２１、Ｔｒ２２）に加えて、駆動トランジスタであるトランジスタＴｒ１２又はＴｒ２３もダブルゲート型トランジスタにより構成されている。この場合においても、上述した各実施形態に示したように、選択トランジスタにダブルゲート型トランジスタを適用した場合と同様に、光劣化の抑制や駆動能力の向上等、同等の作用効果を得ることができる。
【０１４６】
なお、図２８（ａ）、（ｂ）においては、ダブルゲート型トランジスタＴｒ１２、Ｔｒ２３のトップゲート端子ＴＧ（導電層Ｅtg）が、ボトムゲート端子ＢＧ（ボトムゲート電極Ｅbg）に接続された接続構造を示した。本発明はこれに限定されるものではなく、上述した第３の実施形態（図２２参照）に示したように、導電層Ｅtgがソース電極Ｅｓ又はドレイン電極Ｅｄに接続されているものであってもよいし、浮遊状態に設定されているものであってもよい。
【０１４７】
また、図２８（ａ）、（ｂ）においては、画素ＰＩＸの発光駆動回路ＤＣを構成する選択トランジスタ（Ｔｒ１１、Ｔｒ２１、Ｔｒ２２）と駆動トランジスタ（Ｔｒ１２、Ｔｒ２３）の全てに、ダブルゲート型トランジスタを適用した回路構成を示したが、選択トランジスタのうちの少なくとも一つのトランジスタと、駆動トランジスタにダブルゲート型トランジスタが適用されているものであってもよい。
【０１４８】
＜電子機器の適用例＞
次に、上述した実施形態に係る表示パネル（本発明に係る画素回路を備えた発光パネル）を適用した電子機器について図面を参照して説明する。
【０１４９】
上述した各実施形態に示したように、有機ＥＬ素子ＯＥＬを有する各画素ＰＩＸが２次元配列された表示パネル１１０を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【０１５０】
図２９は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図３０は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図３１は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図３２は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【０１５１】
図２９において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した各実施形態に示した表示装置１００を備える表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における画素（発光駆動回路）の素子特性の劣化や誤動作を防止することができるとともに、画素のレイアウト設計の自由度を向上させて開口率を高めることができるので、表示画質の向上を図ることができる。
【０１５２】
また、図３０において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した表示装置１００を備える表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における画素（発光駆動回路）の素子特性の劣化や誤動作を防止することができるとともに、画素のレイアウト設計の自由度を向上させて開口率を高めることができるので、表示画質の向上を図ることができる。
【０１５３】
また、図３１において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した表示装置１００を備える表示部２３３とを備えている。この場合においても、表示部２３３における画素（発光駆動回路）の素子特性の劣化や誤動作を防止することができるとともに、画素のレイアウト設計の自由度を向上させて開口率を高めることができるので、表示画質の向上を図ることができる。
【０１５４】
また、図３２において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した表示装置１００を備える表示部２４４とを備えている。この場合においても、表示部２４４における画素（発光駆動回路）の素子特性の劣化や誤動作を防止することができるとともに、画素のレイアウト設計の自由度を向上させて開口率を高めることができるので、表示画質の向上を図ることができる。
【０１５５】
なお、上述した各電子機器においては、本発明に係る画素回路を適用した発光パネルを、表示パネルとして適用した場合について詳しく説明したが、本発明はこれに限定されるものではない。本発明に係る画素回路及び発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１５６】
１１        基板
１２、１３、１４        絶縁膜
１５        隔壁層
１６        画素電極
１７        有機ＥＬ層
１８        対向電極
２０        表示領域
３０        周辺領域
１１０        表示パネル
ＰＩＸ      画素
Ｒpx        画素形成領域
Ｒel        ＥＬ素子形成領域
ＯＥＬ      有機ＥＬ素子
Ｔｒ１１、Ｔｒ２１、Ｔｒ２２    ダブルゲート型トランジスタ
Ｔｒ１２、Ｔｒ２３    トランジスタ
Ｃｓ        キャパシタ
Ｌｓ        選択ライン
Ｌｖ        電源ライン
Ｌａ        電圧供給線
Ｌｂ        補助配線
Ｌｄ        データライン
【図１】
2011191434.tif 000003
【図２】
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【図３】
2011191434.tif 000005
【図４】
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【図５】
2011191434.tif 000007
【図６】
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【図７】
2011191434.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2011191434.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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