(57)【要約】【課題】複数種の機能に対して、変動する負荷状況に応じて、負荷の大きい機能の処理能力を向上させることを可能にした情報処理装置を提供する。【解決手段】信号に対して所定の機能の処理を実行して出力する複数のプログラマブル論理回路と、複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、負荷の大きさを判定する基準となる閾値を記憶し、予め決められた初期状態の情報にしたがって、複数のプログラマブル論理回路のそれぞれに複数種の機能のいずれかを実行可能に設定した後、複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、負荷が閾値を越える機能である第１の機能があると、負荷が閾値以下の機能である第２の機能を実行するプログラマブル論理回路に第１の機能の負荷を分散させる制御部と、を有する。【選択図】図２
2011175531.tif 000002
【特許請求の範囲】
【請求項１】
入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、
前記複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、
負荷の大きさを判定する基準となる閾値を記憶するメモリを備え、予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定した後、該複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第１の機能があると、該負荷が該閾値以下の機能である第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させる制御部と、
を有する情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
前記制御部は、
前記第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させる際、前記第２の機能を実行するプログラマブル論理回路のうち、負荷が最小であるプログラマブル論理回路に、前記第１の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。
【請求項３】
請求項２記載の情報処理装置において、
前記制御部は、
前記負荷が最小であるプログラマブル論理回路の実行する機能が該プログラマブル論理回路以外のプログラマブル論理回路で実行されていない場合、前記第２の機能を実行するプログラマブル論理回路のうち、前記負荷が最小であるプログラマブル論理回路情報を除く、少なくとも１つのプログラマブル論理回路に、前記第１の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。
【請求項４】
請求項１記載の情報処理装置において、
前記制御部は、
前記第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させる際、前記第２の機能を実行するプログラマブル論理回路が複数あると、前記第１の機能の負荷が前記閾値以下になるまで、複数の前記第２の機能を実行するプログラマブル論理回路に対して１つずつ、前記第１の機能に対応する論理回路情報を前記不揮発性メモリから読み出して入力する、情報処理装置。
【請求項５】
入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、該複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリとを有する情報処理装置の制御方法であって、
負荷の大きさを判定する基準となる閾値を予め格納し、
予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定し、
前記初期状態に設定した後、前記複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第１の機能があると、該負荷が該閾値以下の機能である第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させる、情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される信号に対して処理を実行して出力する情報処理装置およびその制御方法に関する。
【背景技術】
【０００２】
構内交換機または通信基地局には、通信のための信号処理を高速化するために、複数種類の信号処理を並列して行うことを可能にした情報処理装置を備えているものがある。
【０００３】
上述の情報処理装置の構成例と動作を簡単に説明する。図８は関連する情報処理装置の一構成例を示すブロック図である。
【０００４】
図８に示すように、情報処理装置は、複数の機能を並列に処理する信号処理部５４０と、信号処理部５４０で実行される機能を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）カード５３０と、信号処理部５４０およびＣＰＵカード５３０を接続するためのバックワイヤリングボード（ＢＷＢ）５２０とを有する。
【０００５】
信号処理部５４０は、複数の機能カード５０１〜５１０を有する。機能カード５０１〜５１０のそれぞれは、通信網（不図示）と信号線で接続されている。ＢＷＢ５２０には、機能カード５０１〜５１０のそれぞれをＣＰＵカード５３０に接続するための配線（不図示）が設けられている。ＣＰＵカード５３０には、プログラムにしたがって処理を実行するＣＰＵ（不図示）と、プログラムを格納するためのメモリ（不図示）とが設けられている。プログラムには、機能カード５０１〜５１０のそれぞれに、実行させるための機能が予め記述されている。
【０００６】
情報処理装置に電源が投入されると、ＣＰＵカード５３０のＣＰＵ（不図示）がプログラムにしたがって機能カード５０１〜５１０のそれぞれに機能を設定する。機能カード５０１〜５１０のそれぞれは、通信網（不図示）を介して信号を受信すると、それぞれに設定された機能の処理を実行し、処理後の信号を通信網（不図示）に送信する。
【０００７】
図９は図８に示した各機能カードに割り当てられた機能を示す図である。図９に示すように、機能カード５０１には機能Ａを実行するための回路が構成されている。機能カード５０１と同様に、機能カード５０２〜５１０のそれぞれには、機能Ｂ〜Ｊのそれぞれの機能を実行するための回路が構成されている。
【０００８】
複数種の機能に対応して機能カードを設ける代わりに、１つのプログラマブル論理回路（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒｅｙ：ＦＰＧＡ）に複数種類の機能を実行させるインタフェースパッケージの一例が特許文献１に開示されている。このインタフェースパッケージは、ＢＷＢから受信するＢＷＢセルフインベントリ情報をもとに個別回路パッケージを判定し、それに対応する初期化ソフトウェアをＦＰＧＡにダウンロードしている。このようにして、複数種の機能が時間分割でＦＰＧＡで実行される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−１６５９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図８および図９を参照して説明した信号処理部では、各機能カードが初期に設定された状態を維持するため、通信網から受信する信号に対して実行される機能の負荷がすると、負荷の大きい機能を実行する機能カードで信号処理が遅くなってしまうという問題がある。
【００１１】
特許文献１に開示された発明では、単体のＦＰＧＡにおいて複数種の信号処理が時間分割で実行されるため、並列処理に比べて信号処理の効率が悪いだけでなく、ＦＰＧＡにかかる負荷が大きいという問題がある。
【００１２】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、複数種の機能に対して、変動する負荷状況に応じて、負荷の大きい機能の処理能力を向上させることを可能にした情報処理装置および情報処理装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の情報処理装置は、
入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、
前記複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、
負荷の大きさを判定する基準となる閾値を記憶するメモリを備え、予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定した後、該複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第１の機能があると、該負荷が該閾値以下の機能である第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させる制御部と、
を有する構成である。
【００１４】
また、本発明の情報処理装置の制御方法は、入力される信号に対して、設定される機能の処理を実行して出力する複数のプログラマブル論理回路と、該複数のプログラマブル論理回路に実行させるための複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリとを有する情報処理装置の制御方法であって、
負荷の大きさを判定する基準となる閾値を予め格納し、
予め決められた初期状態の情報にしたがって、前記複数の論理回路情報のいずれかを前記複数のプログラマブル論理回路のそれぞれに前記不揮発性メモリから読み出して入力することで、前記複数のプログラマブル論理回路のそれぞれに前記複数種の機能のいずれかを実行可能に設定し、
前記初期状態に設定した後、前記複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、該負荷が前記閾値を越える機能である第１の機能があると、該負荷が該閾値以下の機能である第２の機能を実行するプログラマブル論理回路に前記第１の機能の負荷を分散させるものである。
【発明の効果】
【００１５】
本発明によれば、入力される信号に対して実行される機能の負荷が変動し、１つの機能に負荷が集中しても、負荷の大きい機能の処理能力を迅速に高めることができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態の情報処理装置の一構成例を示すブロック図である。
【図２】図１に示した制御部および信号処理部の一構成例を示すブロック図である。
【図３】図１に示したスイッチ部の動作を説明するための一構成例を示す模式図である。
【図４】図２に示した制御部の動作手順を示すフローチャートである。
【図５】第１の実施形態において、複数の機能カードに割り当てられた機能の一例を示す図である。
【図６】第１の実施形態の情報処理装置の別の構成例を示すブロック図である。
【図７】第２の実施形態の情報処理装置の主要部の構成例を示すブロック図である。
【図８】関連する通信処理装置の主要部を示すブロック図である。
【図９】図８に示した各機能カードに割り当てられた機能を示す図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
本実施形態の情報処理装置の構成を説明する。図１は本実施形態の情報処理装置の一構成例を示すブロック図である。
【００１８】
図１に示すように、本実施形態の情報処理装置は、信号処理部２と、信号処理部２およびスイッチ部４を制御する制御部５と、信号処理部２および制御部５を接続するためのＢＷＢ３とを有する。制御部５と信号処理部２は、ＢＷＢ３および信号線を介して接続されている。スイッチ部４は通信網（不図示）と信号処理部２との間に設けられ、信号処理部２はスイッチ部４を介して通信網と接続されている。
【００１９】
図１に示した制御部および信号処理部の構成を詳しく説明する。図２は図１に示した制御部および信号処理部の一構成例を示すブロック図である。
【００２０】
ここでは、信号処理部２に対する制御部５による制御を説明するために、図２では、ＢＷＢ３に設けられた信号線のうち、信号処理部２と制御部５とを接続する信号線を図に示し、ＢＷＢ３を図に示すことを省略している。また、機能カード２１１〜２２０とスイッチ部４を接続する信号線を図に示すことを省略している。
【００２１】
信号処理部２は機能カード２１１〜２２０を有する。機能カード２１１〜２２０のそれぞれには、ＦＰＧＡ２３１〜２４０のそれぞれが設けられている。ＦＰＧＡ２３１〜２４０のそれぞれは、外部から入力される論理回路情報に基づいて回路を構成する。論理回路情報は、機能に対応する論理セルの情報と、論理セル同士を接続するための配線の情報とを含む。論理回路情報によって機能が設定されたＦＰＧＡは、通信網からスイッチ部４を介して受信した信号に対して、設定された機能の処理を実行し、処理後の信号をスイッチ部４を介して通信網に送信する。各ＦＰＧＡには、信号処理についての負荷を示す負荷情報をモニタするための回路またはメモリが設けられている。負荷情報の一例は、稼働率である。
【００２２】
制御部５は、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１０１〜１０８と、マルチプレクサ１２１〜１３０と、制御回路１５とを有する。制御回路１５には、プログラムにしたがって処理を実行するＣＰＵ（不図示）と、プログラムを格納するためのメモリ（不図示）とが設けられている。プログラムには、機能カード２１１〜２２０のそれぞれについて、初期状態で設定するための機能を示す初期状態の情報が予め記述されている。また、制御回路１５内のメモリ（不図示）には、機能の負荷が大きいか否かを判定するための基準となる閾値の情報も格納されている。この閾値は、プログラムに記述されていてもよい。
【００２３】
ＰＲＯＭ１０１〜１０８は不揮発性メモリの一種であり、ＰＲＯＭ１０１〜１０８には、機能カード２１１〜２２０に所定の機能を実行させるための論理回路情報が格納されている。ＰＲＯＭ毎に異なる論理回路情報が格納されている。図２に示す例では、論理回路情報が８種類の場合であるが、論理回路情報の種類は８つに限られない。
【００２４】
マルチプレクサ１２１〜１３０のそれぞれは、機能カード２１１〜２２０のそれぞれに対応して設けられている。図２に示す例では、機能カードの数が１０であり、それに対応してマルチプレクサの数も１０であるが、機能カードの数は１０に限られない。
【００２５】
マルチプレクサ１２１〜１３０のそれぞれは、ＰＲＯＭ１０１〜１０８と信号線を介して入力端子Ｓ１〜Ｓ８で接続され、制御回路１５と信号線を介して選択信号端子Ｃ１〜Ｃ３で接続されている。マルチプレクサ１２１の出力端子Ｄは機能カード２１１のＦＰＧＡ２３１の入力端子に接続されている。マルチプレクサ１２１と同様に、マルチプレクサ１２２〜１３０のそれぞれの出力端子ＤはＦＰＧＡ２３２〜２４０のそれぞれの入力端子と接続されている。
【００２６】
マルチプレクサ１２１〜１３０のそれぞれは、制御回路１５から選択信号端子Ｃ１〜Ｃ３に入力される選択信号にしたがって、ＰＲＯＭ１０１〜１０８のいずれかに格納された論理回路情報をＦＰＧＡ２３１〜２４０のそれぞれに出力する。
【００２７】
制御回路１５は、機能カード２１１〜２２０のそれぞれに設けられたＦＰＧＡ２３１〜２４０のそれぞれと信号線で接続されている。制御回路１５は、起動した後、プログラムにしたがって、機能カード２１１〜２２０を初期状態に設定するために、マルチプレクサ１２１〜１３０のそれぞれに選択信号を送信する。
【００２８】
そして、制御回路１５は、機能カード２１１〜２２０を初期状態に設定した後、定期的にＦＰＧＡ２３１〜２４０の負荷を機能毎に監視し、機能毎に負荷が閾値より大きいか否かを判定する。判定の結果、負荷が閾値より大きい機能があると、制御回路１５は、その機能を除く機能のうち、負荷が閾値以下の機能を探す。そして、制御回路１５は、負荷が閾値以下の機能を見つけると、その機能に対応する機能カードに接続されたマルチプレクサに、負荷の大きい機能の論理回路情報をダウンロードするための選択信号を送信する。
【００２９】
また、制御回路１５は、機能カード２１１〜２２０の機能を初期状態から変更する場合、スイッチ部４内の配線接続に対して新たな設定内容を示す制御信号をスイッチ部４に送信する。この制御信号については、次に説明するスイッチ部４の構成で詳しく説明する。
【００３０】
次に、図１に示したスイッチ部４の構成について説明する。
【００３１】
スイッチ部４は、通信網（不図示）および信号処理部２の間に設けられ、信号処理部２の機能カード２１１〜２２０の数に対応する信号線が通信網と接続されている。図１に示す構成では、スイッチ部４と通信網を接続する信号線の数は１０本である。スイッチ部４は、通信網を介して受信する信号を信号処理部２に送信し、信号処理部２から受信する信号を通信網に送信する。
【００３２】
スイッチ部４は、複数の選択回路（不図示）を有する。スイッチ部４は、起動後の初期状態では、通信網に接続される１０本の信号線と機能カード２１１〜２２０とを１対１に対応させて接続する。そして、スイッチ部４は、制御回路１５から受信する制御信号にしたがって選択回路の設定を変更することで、通信網に接続される１０本の信号線と機能カード２１１〜２２０との接続を変更する。
【００３３】
図３は図１に示したスイッチ部の動作を説明するための一構成例を示す模式図である。図３（ａ）は初期状態のスイッチ部内の配線接続を示す模式図であり、図３（ｂ）は図３（ａ）に示す状態から設定を変更した場合の配線接続の一例を示す模式図である。説明を簡単にするために、図３では、通信網に接続するＦＰＧＡがＦＰＧＡ２３１〜２３３の場合について説明する。
【００３４】
図３（ａ）に示すように、信号線３０１〜３０３が通信網およびスイッチ部４と接続されている。ＦＰＧＡ２３１は、通信網から信号を受信するための信号線である入力信号線３２１と自デバイスから信号を通信網に送信するための信号線である出力信号線３２２のそれぞれがスイッチ部４と接続されている。ＦＰＧＡ２３１と同様に、ＦＰＧＡ２３２は入力信号線３２３および出力信号線３２４を介してスイッチ部４と接続され、ＦＰＧＡ２３３は入力信号線３２５および出力信号線３２６を介してスイッチ部４と接続されている。
【００３５】
スイッチ部４には、配線３５１〜３５６が設けられている。初期状態では、図に示さない選択回路の設定により、図３（ａ）に示すように、信号線３０１は、配線３５１を介して入力信号線３２１と接続され、配線３５２を介して出力信号線３２２と接続されている。信号線３０２は、配線３５３を介して入力信号線３２３と接続され、配線３５４を介して出力信号線３２４と接続されている。信号線３０３は、配線３５５を介して入力信号線３２５と接続され、配線３５６を介して出力信号線３２６と接続されている。
【００３６】
図３（ａ）に示す初期状態における信号処理の手順を説明する。
【００３７】
通信網から信号線３０１を介してスイッチ部４に入力された信号はＦＰＧＡ２３１に入力され、ＦＰＧＡ２３１で処理された信号はスイッチ部４および信号線３０１を介して通信網に送信される。通信網から信号線３０２を介してスイッチ部４に入力された信号はＦＰＧＡ２３２に入力され、ＦＰＧＡ２３２で処理された信号はスイッチ部４および信号線３０２を介して通信網に送信される。通信網から信号線３０３を介してスイッチ部４に入力された信号はＦＰＧＡ２３３に入力され、ＦＰＧＡ２３３で処理された信号はスイッチ部４および信号線３０３を介して通信網に送信される。
【００３８】
ここで、初期状態では、図３（ａ）に示すように、ＦＰＧＡ２３１に機能Ａが設定され、ＦＰＧＡ２３２、２３３には機能Ｂが設定されているものとする。そして、機能Ａの負荷が閾値よりも大きくなると、制御回路１５がＦＰＧＡ２３２の機能を機能Ａから機能Ｂに変更するとともに、その変更に対応する、スイッチ部４の選択回路の設定内容を示す制御信号をスイッチ部４に送信する。スイッチ部４は、制御回路１５から受信した制御信号にしたがって、選択回路（不図示）の設定を変更し、スイッチ部４内の配線を図３（ｂ）に示す接続に変更する。図３（ｂ）に示すように、ＦＰＧＡ２３２の機能が機能Ｂから機能Ａに変更されている。
【００３９】
配線３５３、３５４は、図３（ａ）に示す初期状態では、信号線３０２と接続されていたが、設定変更後は、図３（ｂ）に示すように、信号線３０１と接続されている。ＦＰＧＡ２３２の入力信号線３２３は配線３５３を介して信号線３０１と接続され、出力信号線３２４は配線３５４を介して信号線３０１と接続される。ただし、配線３５１および配線３５３が一定の周期で交互に信号線３０１と接続されるように選択回路（不図示）が一定の周期で動作する。配線３５３を破線で示しているのは、図３（ｂ）に示す状況では、配線３５３が信号線３０１と接続されていないことを意味する。
【００４０】
なお、信号線３０１に接続される配線３５１および配線３５３の切り替えのための選択回路の動作は、配線切り替えのための制御信号を制御回路１５が一定の周期でスイッチ部４に送信することで行われてもよく、スイッチ部４に予めタイマーが設けられ、タイマーによる時間計測によって一定の周期で行われるようにしてもよい。
【００４１】
図３（ｂ）に示す状態における信号処理の手順を説明する。
【００４２】
機能Ａの処理対象となる信号が通信網から信号線３０１を介してスイッチ部４に入力される場合、配線３５１および配線３５３のうち、入力信号線３２１または入力信号線３２３に接続された配線を介してＦＰＧＡに入力される。信号が配線３５１および入力信号線３２１を介してＦＰＧＡ２３１に入力された場合、ＦＰＧＡ２３１で処理された信号は、出力信号線３２２、配線３５２および信号線３０１を介して通信網に送信される。また、信号が配線３５３および入力信号線３２３を介してＦＰＧＡ２３２に入力された場合、ＦＰＧＡ２３２で処理された信号は、出力信号線３２４、配線３５４および信号線３０１を介して通信網に送信される。このようにして、信号がＦＰＧＡ２３１、２３２のいずれかに入力されると、機能Ａの処理が信号に対して実行される。
【００４３】
一方、機能Ｂの処理対象となる信号が通信網からスイッチ部４に入力される場合、信号線３０２がいずれのＦＰＧＡとも接続されていないことから、機能Ｂの処理対象となる信号は信号線３０３、配線３５５および入力信号線３２５を介してＦＰＧＡ２３３に入力される。ＦＰＧＡ２３３で処理された信号は、出力信号線３２６、配線３５６および信号線３０３を介して通信網に送信される。
【００４４】
なお、機能カード２１１〜２２０のそれぞれは同様な構成であるため、図２では、機能カード２１３〜２１８を図に示すことを省略している。また、ＰＲＯＭ１０２〜１０７を図２に示すことを省略し、マルチプレクサ１２２〜１２９を図２に示すことを省略している。さらに、ＰＲＯＭおよびマルチプレクサを接続する配線の一部と、制御回路１５およびマルチプレクサを接続する配線の一部と、機能カードおよび制御回路１５を接続する配線の一部を図２に示すことを省略している。
【００４５】
次に、本実施形態の制御部５の動作を説明する。ここでは、説明を簡単にするために、制御部５には、ＰＲＯＭ１０１〜１０８のうち、ＰＲＯＭ１０１〜１０３の３つが設けられているものとする。そして、ＰＲＯＭ１０１〜１０３のそれぞれに格納された論理回路情報に対応する機能を、機能Ａ〜機能Ｃのそれぞれとする。
【００４６】
図４は図２に示した制御部の動作手順を示すフローチャートである。図５は複数の機能カードに割り当てられた機能の一例を模式的に示す図である。図５（ａ）は、各機能カードに設定された機能の初期状態を示し、図５（ｂ）は本実施形態による制御を行った後の各機能カードの機能を示す図である。
【００４７】
本実施形態の情報処理装置に電源が投入され、制御回路１５が起動すると、制御回路１５は、プログラムにしたがって、マルチプレクサ１２１〜１３０のそれぞれに選択信号を送信する。各マルチプレクサは、選択信号端子Ｃ１〜Ｃ３に制御回路１５から受信した選択信号にしたがって、ＰＲＯＭ１０１〜１０３のいずれかの論理回路情報を機能カードのＦＰＧＡにダウンロードする。このようにして、各機能カードが初期状態に設定される（ステップ１０１）。
【００４８】
図５（ａ）に示すように、機能カード２１１、２１７〜２１９のＦＰＧＡ２３１、２３７〜２３９に機能Ａの論理回路情報がダウンロードされることで、機能カード２１１、２１７〜２１９に機能Ａが設定される。機能カード２１２、２１３、２１５、２１６のＦＰＧＡ２３２、２３３、２３５、２３６に機能Ｂの論理回路情報がダウンロードされることで、機能カード２１２、２１３、２１５、２１６に機能Ｂが設定される。さらに、機能カード２１４、２２０のＦＰＧＡ２３４、２４０に機能Ｃの論理回路情報がダウンロードされることで、機能カード２１４、２２０に機能Ｃが設定される。
【００４９】
制御回路１５は、定期的にＦＰＧＡ２３１〜２４０の負荷を機能毎に監視する（ステップ１０２）。各ＦＰＧＡの負荷を示す情報は、例えば、稼働率である。図５（ａ）に示した例の場合、制御回路１５は、機能毎の負荷を、次のようにして求める。制御回路１５は、機能Ａの負荷として、機能カード２１１、２１７〜２１９のそれぞれのＦＰＧＡの稼働率の平均値を求める。機能Ａと同様にして、制御回路１５は、機能Ｂの負荷として、機能カード２１２、２１３、２１５、２１６のそれぞれのＦＰＧＡの稼働率の平均値を求め、機能Ｃの負荷として、機能カード２１４、２２０のそれぞれのＦＰＧＡの稼働率の平均値を求める。これらの稼働率の平均値が機能毎の負荷を示す値に相当する。
【００５０】
続いて、制御回路１５は、機能毎に算出した負荷と閾値とを比較し、負荷が閾値より大きいか否かを判定する（ステップ１０３）。判定の結果、負荷が閾値より大きい機能があると、制御回路１５は、その機能を除く機能のうち、負荷が閾値以下の機能を探す。そして、制御回路１５は、負荷が閾値以下の機能を見つけると、その機能に対応する機能カードに、次のようにして、負荷が閾値より大きい機能の機能カードの負荷を分散させる（ステップ１０４）。制御回路１５は、負荷が閾値よりも大きい機能の論理回路情報をダウンロードするための選択信号を、負荷が閾値以下の機能に対応する機能カードに接続されたマルチプレクサに送信する。
【００５１】
ステップ１０４の処理を、図５（ａ）および図５（ｂ）を参照して具体的に説明する。図５（ａ）に示した例では、機能Ｂを実行する機能カード２１２、２１３、２１５、２１６の稼働率の平均値が閾値より大きいものとし、機能Ａおよび機能Ｃのそれぞれの機能カードの稼働率の平均値は閾値以下であるものとする。この場合、ステップ１０３の判定の結果、制御回路１５は、機能Ｂの負荷が閾値より大きいと認識し、機能Ａおよび機能Ｃのそれぞれの機能の負荷が閾値以下であると認識すると、機能Ａまたは機能Ｃを実行するＦＰＧＡ２１１、２１４、２１７〜２２０の稼働率を調べ、これらのＦＰＧＡのうち、稼働率の小さい方からＦＰＧＡを４つ選択する。
【００５２】
そして、制御回路１５は、稼働率の小さいＦＰＧＡとして、機能カード２１４、２１７、２１８、２２０のそれぞれのＦＰＧＡを選択すると、これらの機能カードに接続されたマルチプレクサ１２４、１２７、１２８、１３０に対して、ＰＲＯＭ１０２に格納された論理回路情報を選択させるための選択信号を送信する。マルチプレクサ１２４、１２７、１２８、１３０のそれぞれは、制御回路１５から選択信号を受信すると、機能Ｂの論理回路情報を、ＦＰＧＡ２３４、２３７、２３８、１４０のそれぞれにダウンロードする。
【００５３】
その結果、各機能カードに設定される機能は、図５（ｂ）に示すようになる。図５（ａ）と図５（ｂ）を見比べると、機能カード２１７、２１８の機能Ａが機能Ｂに替わり、機能カード２１４、２２０の機能Ｃが機能Ｂに替わっており、機能Ｂの負荷が８つの機能カードに分散されることがわかる。
【００５４】
ここでは、ステップ１０４の処理において、制御回路１５は、ステップ１０３の判定の際に機能Ｂを実行している機能カードの数と同じ数の機能カードに、機能Ｂを新たに実行させているが、機能Ｂを新たに実行させる機能カードの数は１つであってもよい。また、ステップ１０３の判定の際に機能Ａおよび機能Ｃのそれぞれの機能カードの数の合計が５つ以上であるため、制御回路１５は、それらの機能カードのうち、負荷の小さい方から４つを選択したが、機能Ａおよび機能Ｃのそれぞれの機能カードからランダムに４つ選択してもよい。
【００５５】
また、制御回路１５は、４つの機能カード２１４、２１７、２１８、２２０のＦＰＧＡに機能Ｂの論理回路情報を一度にダウンロードしたが、１つずつ段階的にダウンロードしてもよい。この場合、制御回路１５は、機能Ｂを実行する機能カードを１つ増やす毎に機能Ｂの負荷を監視し、機能Ｂの負荷が閾値以下になった時点で機能Ｂの分散処理を停止すれば、機能Ｂの負荷を必要以上に分散させることを防ぐことができる。
【００５６】
また、ステップ１０４の処理において、制御回路１５は、機能Ａおよび機能Ｃのそれぞれの機能カードのうち、負荷の小さい方から４つを選択したが、その選択により、機能Ｃを実行する機能カードがゼロになってしまう場合には、機能Ｃの機能カードを１つ残すようにしてもよい。この場合、機能Ｃを実行する機能カードが確保される。この場合においても、機能Ａから機能Ｂに変更する機能カードが少なくとも１つあればよい。
【００５７】
さらに、機能の負荷が大きいか否かを判定するための基準を第１の閾値とし、機能を変換してよいか否かを判定するための基準となる第２の閾値を予め設けていてもよい。この場合、制御回路１５は、機能Ａと機能Ｃのそれぞれについて、機能カードの負荷の平均値と第２の閾値とを比較し、機能カードの負荷の平均値が第２の閾値よりも小さいと、その機能カードを機能変換の対象から除外してもよい。
【００５８】
図５（ａ）に示したように、各機能カードに機能を設定した後に急に機能Ｂに負荷が集中した場合に、図５（ｂ）に示すように、負荷の小さい機能Ａまたは機能Ｃの機能カードに機能Ｂの論理回路情報をダウンロードすることで、負荷の大きい機能の処理能力を向上させることが可能となる。
【００５９】
なお、負荷が閾値より大きい機能を大負荷機能と称し、負荷が閾値以下の機能を小負荷機能と称する。
【００６０】
本実施形態によれば、起動した後に、複数の機能カードで実行される機能のうち、負荷が閾値より大きい大負荷機能があると、負荷が閾値以下の小負荷機能を実行する機能カードに大負荷機能の負荷を分散している。そのため、複数種の機能の負荷状況に応じて、負荷の大きい機能を装置全体で分散処理することが可能となる。
【００６１】
本実施形態のように、通信網から受信する信号に対して実行される機能の負荷がリアルタイムで変動する場合、特に、複数種の機能のうち、１つの機能に一時的に負荷が集中した場合に、情報処理装置全体で負荷を吸収することで、その負荷状況に臨機応変に対応して、大負荷機能の処理能力を迅速に高めることができる。
【００６２】
なお、本実施形態の情報処理装置の構成は、図１に示した構成に限らず、図６に示す構成であってもよい。
【００６３】
図６は、本実施形態の情報処理装置の別の構成例を示すブロック図である。図６に示す情報処理装置は、図１に示す構成において、制御部５の代わりに、図６に示すＣＰＵカード２１および機能情報登録カード２３が設けられた構成である。第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００６４】
図６に示すように、ＢＷＢ２５に、ＣＰＵカード２１、機能情報登録カード２３および機能カード２１１〜２２０のそれぞれが接続されている。機能情報登録カード２３はＢＷＢ２５に着脱可能な構成である。
【００６５】
ＣＰＵカード２１には、図２に示した制御回路１５が設けられている。機能情報登録カード２３には、図２に示したＰＲＯＭ１０１〜１０８とマルチプレクサ１２１〜１３０が設けられている。機能情報登録カード２３はＢＷＢ２５を介してＣＰＵカード２１と接続される。ＣＰＵカード２１はＢＷＢ２５を介して機能カード２１１〜２２０と接続される。なお、図６に示す情報処理装置の動作は、図１から図３を参照して説明した情報処理装置と同様であるため、その説明を省略する。
【００６６】
図６に示す構成であれば、機能情報登録カード２３をＢＷＢ２５に着脱することが可能なので、ＰＲＯＭ１０１〜１０８に登録する論理回路情報が異なる機能情報登録カード２３を複数準備すれば、信号処理部２の機能カード２１１〜２２０に設定可能な機能の種類と機能の組み合わせが多くなる。
【００６７】
（第２の実施形態）
本実施形態の情報処理装置は、第１の実施形態で説明したＰＲＯＭおよびマルチプレクサの機能を１つのデバイスにまとめた構成である。
【００６８】
図７は本実施形態の情報処理装置の主要部の構成例を示すブロック図である。本実施形態の情報処理装置は、図１に示す構成において、制御部５の代わりに、図７に示す制御部３１が設けられた構成である。第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００６９】
図７に示すように、制御部３１は、制御回路３２と、ＦＲＯＭ（Ｆｌａｓｈ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３３とを有する。制御回路３２は、ＦＰＧＡ２３１〜２４０のそれぞれと信号線で接続され、ＦＲＯＭ３３と信号線３４で接続されている。ＦＲＯＭ３３は、ＦＰＧＡ２３１〜２４０のそれぞれと接続されている。信号線３４が３本の場合を示しているが、その本数は３本に限らない。
【００７０】
ＦＲＯＭ３３は不揮発性メモリの一種であり、ＦＲＯＭ３３のメモリには機能カード２１１〜２２０に実行させる機能に関する複数種の論理回路情報が格納されている。ＦＲＯＭ３３は、論理回路情報を指定するためのプログラム指定信号と、ＦＰＧＡを指定するための選択信号とを制御回路３２から受信すると、プログラム指定信号で指定された論理回路情報をメモリから読み出し、選択信号で特定されるＦＰＧＡに論理回路情報を入力する。
【００７１】
制御回路３２には、プログラムにしたがって処理を実行するＣＰＵ（不図示）と、プログラムを格納するためのメモリ（不図示）とが設けられている。プログラムには、機能カード２１１〜２２０のそれぞれについて、初期状態で設定するための機能が予め記述されている。また、制御回路３２内のメモリ（不図示）には、機能の負荷が大きいか否かを判定するための基準となる閾値の情報も格納されている。この閾値は、プログラムに記述されていてもよい。
【００７２】
制御回路３２は、起動後、機能カード２１１〜２２０を初期状態に設定するために、プログラムにしたがって、各機能カードに対応するプログラム指定信号および選択信号を信号線３４を介してＦＲＯM３３に送信する。制御回路３２について、その他の動作については、制御回路１５と同様なため、詳細な説明を省略する。
【００７３】
なお、本実施形態の情報処理装置の動作手順は、第１の実施形態で説明した手順と同様であるため、その詳細な説明を省略する。
【００７４】
本実施形態によれば、ＦＲＯＭ３３の不揮発性メモリの容量が大きいほど、より多くの種類の論理回路情報を予めＦＲＯＭ３３に登録しておくことができる。ＦＲＯＭ３３のメモリ容量に比例して、信号処理部２の機能カード２１１〜２２０に設定可能な機能の種類が多くなる。
【符号の説明】
【００７５】
２    信号処理部
３    バックワイヤリングボード（ＢＷＢ）
４    スイッチ部
５、３１    制御部
２１１〜２２０    機能カード
２３１〜２４０    ＦＰＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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