(57)【要約】【課題】低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。【解決手段】第１および第２のＰＭＯＳのソースは第１の電源線、第１のＰＭＯＳのドレインは第１のノード、第２のＰＭＯＳのドレインは第２のノード、第１および第２のＮＭＯＳのソースは第２の電源線、第１のＮＭＯＳのドレインは第１のノード、第１のノードは、第２のＰＭＯＳのゲートと第２のＮＭＯＳのゲート、第２のノードは、第１のＰＭＯＳのゲートと第１のＮＭＯＳのゲート、第１のトランジスタのゲートは、第１の信号線、ソースは第１のノード、ドレインは第２のノード、第２のトランジスタのゲートは、第２のノード、ソースは第３のノード、ドレインは第２の信号線、第３のトランジスタのゲートは、第３の信号線、ソースは第４の信号線、ドレインは第３のノードに接続される。【選択図】      図１
2011060362.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタから１ビットの情報を記憶するメモリセルが構成され、
前記第１および第２のＰＭＯＳトランジスタのソースは第１の電源線に接続され、
前記第１のＰＭＯＳトランジスタのドレインは第１のノードに接続され、
前記第２のＰＭＯＳトランジスタのドレインは第２のノードに接続され、
前記第１および第２のＮＭＯＳトランジスタのソースは第２の電源線に接続され、
前記第１のＮＭＯＳトランジスタのドレインは前記第１のノードに接続され、
前記第１のノードは、前記第２のＰＭＯＳトランジスタのゲートと、前記第２のＮＭＯＳトランジスタのゲートに接続され、
前記第２のノードは、前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートに接続され、
前記第１のトランジスタのゲートは第１の信号線に接続され、前記第１のトランジスタのソースは前記第１のノードに接続され、前記第１のトランジスタのドレインは前記第２のノードに接続され、
前記第２のトランジスタのゲートは前記第２のノードに接続され、前記第２のトランジスタのソースは第３のノードに接続され、前記第２のトランジスタのドレインは第２の信号線に接続され、
前記第３のトランジスタのゲートは第３の信号線に接続され、前記第３のトランジスタのソースは第４の信号線に接続され、前記第３のトランジスタのドレインは第３のノードに接続されることを特徴とする半導体記憶装置。
【請求項２】
前記第１のトランジスタはＰＭＯＳトランジスタ、前記第２および第３のトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のノードと前記第２の信号線との間には、前記第２のノードの全容量の２０％以上の容量が付加されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１のトランジスタおよび前記第１の信号線が省略されていることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第３のトランジスタおよび前記第３の信号線が省略され、前記第３のノードは、前記第４の信号線と接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを少なくとも含む回路から１ビットの情報を記憶するメモリセルが構成され、
前記第１および第２のＰＭＯＳトランジスタのソースは第１の電源線に接続され、
前記第１のＰＭＯＳトランジスタのドレインは第１のノードに接続され、
前記第２のＰＭＯＳトランジスタのドレインは第２のノードに接続され、
前記第１および第２のＮＭＯＳトランジスタのソースは第２の電源線に接続され、
前記第２のＮＭＯＳトランジスタのドレインは前記第１のノードに接続され、
前記第２のＮＭＯＳトランジスタのドレインは前記第２のノードに接続され、
前記第１のノードは、前記第２のＰＭＯＳトランジスタのゲートと、前記第２のＮＭＯＳトランジスタのゲートに接続され、
前記第２のノードは、前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートと、キャパシタの第１の電極に接続され、
第３のノードは前記キャパシタの第２の電極に接続され、
前記メモリセルの１ビットの情報の書き込みは、前記第３のノードの電位を変化させ、前記キャパシタの容量カップリングにより行うことを特徴とする半導体記憶装置。
【請求項７】
前記キャパシタの容量は、トランジスタの容量から構成されていることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、揮発性のＳＲＡＭにおいて、読み出しディスターブおよび書き込み不良を無くし、マージン特性（バタフライ特性、メガネ特性）を改善し、低電圧動作を可能にしつつ、セルの必要トランジスタを最小に抑え高集積化を実現する方法に関する。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、Ｆｌａｓｈ  ＥＥＰＲＯＭ（ＮＡＮＤ−ｆｌａｓｈ  ｍｅｍｏｒｙ，ＮＯＲ−ｆｌａｓｈ  Ｍｅｍｏｒｙ）等が市場に出まわっている。特に、ＳＲＡＭは、標準のＳｉプロセスで形成でき、システムＬＳＩには、内部に大小の違いはあるが、ほぼ必ず内蔵されている。
【０００３】
ＳＲＡＭでは、１ビットの情報を記憶する１個のメモリセルは、合計６個のトランジスタから構成されるのが一般的で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが互いに直列接続されることでＣＭＯＳインバータが構成され、一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている（非特許文献１）。
【０００４】
ここで、このメモリセルでは、読み出し時と書き込み時でトランジスタの駆動力に相反する関係が要求され、セルサイズの増大を招くとともに、通常のロジック回路に比べ、動作マージンが小さく、低電圧動作させると誤動作することがある。
【０００５】
このような問題を解決するため、読み出し専用トランジスタを２個追加し、合計８個のトランジスタからメモリセルを構成する方式が提案されている（非特許文献２）。このメモリセルでは、読み出し時のトランジスタの駆動力に制約がなくなり、書き込み時の制約だけになるため、セルトランジスタのサイズの制約が減少し、セルトランジスタのサイズが縮小できる上に、動作マージンが改善し、低電圧動作が可能になる。
【先行技術文献】
【特許文献】
【０００６】
【非特許文献１】Ａｎｄｒｅｉ  Ｐａｖｌｏｖ  ｅｔ  ａｌ，“ＣＭＯＳ  ＳＲＡＭ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ  ａｎｄ  Ｐａｒａｍｅｔｒｉｃ  Ｔｅｓｔ  ｉｎ  Ｎａｎｏ−Ｓｃａｌｅｄ  Ｔｅｃｈｎｏｌｏｇｉｅｓ”，Ｓｐｒｉｎｇｅｒ，ＩＳＢＮ  ９７８−１−４０２０−８３６２−４
【非特許文献２】Ｌｅｌａｎｄ  Ｃｈａｎｇ  ｅｔ  ａｌ，“Ｓｔａｂｌｅ  ＳＲＡＭ  Ｃｅｌｌ  Ｄｅｓｉｇｎ  ｆｏｒ  ３２ｎｍ  Ｎｏｄｅ  Ｂｅｙｏｎｄ，”ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ，ｐｐ  １２８−１２９，Ｊｕｎｅ，２００５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、読み出し専用トランジスタを２個追加して合計８個のトランジスタからメモリセルを構成する方式では、以下のような問題があった。
（１）セルトランジスタの個数が８個となり、従来のメモリセルに比べて多い（非特許文献２上では１．３倍程度セルサイズが大きくなる）。
（２）書き込み時にトランジスタのレシオ問題が存在し、個々のセルトランジスタのサイズが多少大きくなる。
（３）書き込み時にトランジスタのレシオ問題が存在し、動作マージンの悪化が依然として発生し、セルトランジスタのばらつきによるマージン劣化や低電圧動作マージンの劣化等が発生する。
【０００８】
本発明の目的は、低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタから１ビットの情報を記憶するメモリセルが構成され、前記第１および第２のＰＭＯＳトランジスタのソースは第１の電源線に接続され、前記第１のＰＭＯＳトランジスタのドレインは第１のノードに接続され、前記第２のＰＭＯＳトランジスタのドレインは第２のノードに接続され、前記第１および第２のＮＭＯＳトランジスタのソースは第２の電源線に接続され、前記第１のＮＭＯＳトランジスタのドレインは前記第１のノードに接続され、前記第１のノードは、前記第２のＰＭＯＳトランジスタのゲートと、前記第２のＮＭＯＳトランジスタのゲートに接続され、前記第２のノードは、前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートに接続され、前記第１のトランジスタのゲートは第１の信号線に接続され、前記第１のトランジスタのソースは前記第１のノードに接続され、前記第１のトランジスタのドレインは前記第２のノードに接続され、前記第２のトランジスタのゲートは前記第２のノードに接続され、前記第２のトランジスタのソースは第３のノードに接続され、前記第２のトランジスタのドレインは第２の信号線に接続され、前記第３のトランジスタのゲートは第３の信号線に接続され、前記第３のトランジスタのソースは第４の信号線に接続され、前記第３のトランジスタのドレインは第３のノードに接続されることを特徴とする半導体記憶装置を提供する。
【００１０】
本発明の一態様によれば、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを少なくとも含む回路から１ビットの情報を記憶するメモリセルが構成され、前記第１および第２のＰＭＯＳトランジスタのソースは第１の電源線に接続され、前記第１のＰＭＯＳトランジスタのドレインは第１のノードに接続され、前記第２のＰＭＯＳトランジスタのドレインは第２のノードに接続され、前記第１および第２のＮＭＯＳトランジスタのソースは第２の電源線に接続され、前記第２のＮＭＯＳトランジスタのドレインは前記第１のノードに接続され、前記第２のＮＭＯＳトランジスタのドレインは前記第２のノードに接続され、前記第１のノードは、前記第２のＰＭＯＳトランジスタのゲートと、前記第２のＮＭＯＳトランジスタのゲートに接続され、前記第２のノードは、前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートと、キャパシタの第１の電極に接続され、第３のノードは、前記キャパシタの第２の電極に接続され、前記メモリセルの１ビットの情報の書き込みは、前記第３のノードの電位を変化させ、前記キャパシタの容量カップリングにより行うことを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１１】
本発明によれば、低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図２】図２は、半導体記憶装置の比較例の一例を示す等価回路図。
【図３】図３は、半導体記憶装置の比較例のその他の例を示す等価回路図。
【図４】図４は、本発明の第２実施形態に係る半導体記憶装置の動作波形を示すタイミングチャート。
【図５】図５は、本発明の第３実施形態に係る半導体記憶装置の動作波形を示すタイミングチャート。
【図６】図６は、本発明の第４実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【図７】図７は、本発明の第４実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【図８】図８は、本発明の第５実施形態に係る半導体記憶装置の容量部分の概略構成を示す図。
【図９】図９は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１０】図１０は、本発明の第７実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１１】図１１は、本発明の第８実施形態に係る半導体記憶装置の動作波形を示す図。
【図１２】図１２は、本発明の第９実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１３】図１３は、本発明の第１０実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１４】図１４は、本発明の第１１実施形態に係る半導体記憶装置の動作波形を示す図。
【図１５】図１５は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１６】図１６は、本発明の第１３実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１７】図１７は、本発明の第１４実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１８】図１８は、本発明の第１５実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図１９】図１９は、本発明の第１６実施形態に係る半導体記憶装置の動作波形を示すタイミングチャート。
【図２０】図２０は、本発明の第１７実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図２１】図２１は、本発明の第１８実施形態に係る半導体記憶装置の概略構成を示す等価回路図。
【図２２】図２２は、本発明の第１９実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【図２３】図２３は、本発明の第１９実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【図２４】図２４は、本発明の第２０実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【図２５】図２５は、本発明の第２０実施形態に係る半導体記憶装置のレイアウト構成を示す平面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１において、１ビットの情報を記憶する１個のメモルセルには、ＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ１１およびＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ１２、Ｑ１３の計７個のトランジスタが設けられている。データの保持機能は、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４の計４個のトランジスタで実現できる。すなわち、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２からなるインバータと、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４からなるインバータの互いの出力を入力として、フロップフロップを構成しており、電源線ＶＩＮＴ、ＢＳＥＮｉ間に電圧が印加される限り、データを保持できる。すなわち、ノードＮ１が電源線ＶＩＮＴの電位かつノードＢＮ１が電源線ＢＳＥＮｉの電位またはノードＮ１が電源線ＢＳＥＮｉの電位かつノードＢＮ１が電源線ＶＩＮＴの電位の２状態を保持できる。
【００１５】
次に読み出し機能であるが、ノードＢＮ１の電位をゲート入力とするＮＭＯＳトランジスタＱ１２と、ロウ選択を行うロウ選択線ＳＥＬｉの電位を入力とするＮＭＯＳトランジスタＱ１３を直列接続し、２本のビット線ＢＬＷｊ、ＢＬＲＷｊに接続することで実現される。
【００１６】
ここで、ビット線ＢＬＷｊ、ＢＬＲＷｊ（ｊ＝０−ｍ）に接続されるセルの内、選択したｉ番目のロウ（ｉ＝０−ｎ）に接続されるセルデータをビット線ＢＬＷｊ、ＢＬＲＷｊに読み出す場合を考える。例えば、ビット線ＢＬＷｊをハイレベルに固定し、ビット線ＢＬＲＷｊをロウレベルにした後、フローティングにする。ロウ選択線ＳＥＬｉの電位をハイレベルにして、セルを選択すると、ノードＢＮ１の状態により、ＮＭＯＳトランジスタＱ１２がオンまたはオフする。このため、このＮＭＯＳトランジスタＱ１２がオンの場合は、ビット線ＢＬＷｊのハイレベルの電荷がビット線ＢＬＲＷｊに流れ、ビット線ＢＬＲＷｊの電位が上がり、ＮＭＯＳトランジスタＱ１２がオフの場合の場合は電荷が流れないので、ビット線ＢＬＲＷｊの電位をセンス回路で増幅すれば、０、１データの判定ができる。この時、ロウ選択線ＳＥＬｉの電位がロウレベルのロウのＮＭＯＳトランジスタＱ１２はオンしても、ＮＭＯＳトランジスタＱ１２がオフしているので、読み出し動作に影響がない。
【００１７】
このように、読み出し動作は、読み出し専用トランジスタを２個追加して合計８個のトランジスタからメモリセルを構成する方式と同様に動作することができ、読み出し時には、ノードＢＮ１、Ｎ１の電位を破壊する方向に仕向ける力は働かず、安定動作が可能で、ＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ１１およびＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ１２、Ｑ１３間に駆動力のレシオが問題になる箇所はなく、最小の設計ルールまでセルトランジスタのサイズを小さくできる。さらに、駆動力のレシオが影響しないので、セルトランジスタのばらつきに対する耐性も高まり、マージン特性が格段に向上する上、低電圧動作が可能となる。
【００１８】
次に、書き込み動作であるが、ビット線ＢＬＷｊ、ＢＬＲＷｊとノードＮ１、ＢＮ１との間に接続されたトランジスタは存在せず、書き込み駆動力レシオの問題が発生しない。この基本動作は、読み出し用のＮＭＯＳトランジスタＱ１２のノードのソース、ドレイン、チャネルとゲート間の寄生容量Ｃｘを利用して行う。ビット線ＢＬＷｊ、ＢＬＲＷｊ、すなわちＮＭＯＳトランジスタＱ１２、Ｑ１３間のノードＮ２を同時にロウレベルからハイレベルに上げた時、またはハイレベルからロウレベルに下げた時の寄生容量ＣｘによるカップリングでノードＢＮ１の電位を上げたり下げたりすることにより書き込みを行う。
【００１９】
実際には、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４のいずれかがオン状態であると、カップリングにより上がったり下がったりしたノードＢＮ１の電位は元に戻るので、以下の動作で書き込む。
【００２０】
第１に、ロウ選択を行うため、ロウ選択線ＳＥＬｉの電位をハイレベルにする。
【００２１】
第２に、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４をオフ状態にするため、ＮＭＯＳトランジスタＱ２、Ｑ４のソースに接続されている電源線ＢＳＥＮｉ線の電位を、ＰＭＯＳトランジスタＱ１、Ｑ３のソースに接続されている電源線ＶＩＮＴの電位まで上げる。
【００２２】
第３に、第２の状態のままでは、ノードＮ１、ＢＮ１に初期記憶の電荷が存在するため、ノードＮ１、ＢＮは同一電位ではない。あるいは同一電位になるまで時間がかかるので、ノードＮ１、ＢＮ１を同一電位にするため、イコライズ線ＢＥＱＬｉの電位をロウレベルにし、ＰＭＯＳトランジスタＱ１１をオンにして、ノードＮ１、ＢＮ１の電位をイコライズさせる。
【００２３】
第４に、ノードＮ１、ＢＮ１の電位をイコライズさせた後、イコライズ線ＢＥＱＬｉの電位をハイレベルに戻し、ＰＭＯＳトランジスタＱ１１をオフにして、ノードＮ１、ＢＮ１の電位を同一に維持しつつ、フローティング状態にする。
【００２４】
第５に、ビット線ＢＬＷｊ、ＢＬＲＷｊを同時にロウレベルからハイレベルまたは、同時にハイレベルからロウレベルにして、ＮＭＯＳトランジスタＱ１２のゲートとソース、ドレイン、チャネル側との容量Ｃｘのカップリングにより、ノードＢＮ１の電位を上昇または下降させる。
【００２５】
第６に、電源線ＢＳＥＮｉの電位を電源線ＶＩＮＴの電位から電源線ＶＳＳの電位に戻すことにより、このカップリングにより発生したノードＮ１、ＢＮ１間の電位差を、フリップフロップ型のセンスアンプ回路にてノードＮ１の電位が電源線ＶＳＳの電位かつノードＢＮ１の電位が電源線ＶＩＮＴの電位になるか、またはノードＮ１の電位が電源線ＶＩＮＴの電位かつノードＢＮ１の電位が電源線ＶＳＳの電位になるまで増幅させ、セルデータを保持させる。
【００２６】
第７に、ロウ選択線ＳＥＬｉの電位をロウレベルにしてロウ選択を解除すれば、書き込み動作は終了となる。
【００２７】
これら一連の動作において、セルデータに影響がない状態、すなわち電源線ＢＳＥＮｉおよびイコライズ線ＢＥＱＬｉの電位が電源線ＶＳＳの電位の時に、書き込みデータを事前に取り込み、本来の書き込みデータと逆のデータにしておき、ノードＢＮ１、Ｎ１が同一電位のフローティング状態になってから、本来の書き込みデータに戻せば、メモリセルにデータが書き込める。逆に言うと、電源線ＢＳＥＮｉおよびイコライズ線ＢＥＱＬｉの電位が電源線ＶＳＳの電位の時に、ビット線ＢＬＷｊ、ＢＬＲＷｊを動作させても、単なるノイズとして受け取り、ＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４からなるフリップフロップの信号回復機能により、ノードＢＮ１、Ｎ１の電位は電源線ＶＳＳの電位または電源線ＶＩＮＴの電位に直ぐに回復することができる。
【００２８】
書き込みが可能な条件は、セル内部の最大Ｖｔばらつき量＞容量Ｃｘ/Ｃｎ(＝ノードＢＮ１の全体寄生容量)×電源線ＶＩＮＴの電圧であり、電源線ＶＩＮＴの電圧が１．５Ｖの場合、Ｃｘ／Ｃｎが０．２以上であれば、Ｖｔばらつきが０．３Ｖ未満なら動作可能である。電源線ＶＩＮＴの電圧が１Ｖであれば、Ｃｘ／Ｃｎ＝０．３となる。
【００２９】
ノードＢＮ１の全寄生容量＝（ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４のソース−ゲート間容量、ソース−基板間容量、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２のゲートと他間容量、ＰＭＯＳトランジスタＱ１１のゲート−ソース間容量、配線容量と、ＮＭＯＳトランジスタトランジスタＱ１２のゲートと他間容量）となり、これに占めるＮＭＯＳトランジスタＱ１２のゲートと他間容量の合計の割合になる。素子数で言うと１／６の割合であるが、ＮＭＯＳトランジスタＱ１２のみオン状態で動作させるため、反転チャネル容量も付加され、ある程度の容量比率になる。安定動作のために、ビット線ＢＬＷｊとノードＢＮ１間に寄生容量を故意に付けようにしてもよい。
【００３０】
以上をまとめると、本実施形態においては、読み出し動作では、ＮＭＯＳトランジスタＱ１２を用いるので、セルの動作マージンは悪化しない。書き込み動作では、容量カップリングを用いるので駆動力レシオの問題がなく、動作マージンは悪化しない。よって、動作マージンを安定させつつ、８トランジスタ構成のＳＲＡＭより素子数を少なくすることができ、セルサイズを小さくできる。
【００３１】
一方、本実施形態においては、容量カップリングでセルトランジスタペアの閾値ばらつき以上の電位差を付ける必要があるが、ノードＢＮ１全体の容量に占めるカップリングを起こす容量をある程度以上（＞２０％）にすれば、例えば、１．５Ｖ動作では、１．５Ｖ×２０％＝３００ｍＶ以上の電位差を付けることができ、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４の閾値ばらつきが３００ｍＶ以下であれば、安定動作させることができる。
【００３２】
図２は、半導体記憶装置の比較例の一例を示す等価回路図である。
図２において、１ビットの情報を記憶する１個のメモリセルには、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４〜Ｑ６の計６個のトランジスタが設けられている。そして、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２からなるインバータと、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４からなるインバータの互いの出力を入力として、フロップフロップを構成しており、電源線ＶＩＮＴ、ＶＳＳ間に電圧が印加される限り、データを保持できる。すなわち、ノードＮ１が電源線ＶＩＮＴの電位かつノードＢＮ１が電源線ＶＳＳの電位またはノードＮ１が電源線ＶＳＳの電位かつノードＢＮ１が電源線ＶＩＮＴの電位の２状態を保持できる。データの読み出しと書き込みは、ワード線ＷＬｉの電位を電源線ＶＩＮＴの電位に上げて、ビット線ＢＬｊ、ＢＢＬｊを介して行う。
【００３３】
具体的には、読み出し時は、ビット線ＢＬｊ、ＢＢＬｊを電源線ＶＩＮＴの電位にプリチャージした後、ワード線ＷＬｉの電位を電源線ＶＩＮＴの電位に上げる。その時、ノードＮ１の電位が電源線ＶＩＮＴの電位、ノードＢＮ１の電位が電源線ＶＳＳの電位の場合、ビット線ＢＬｊの電位は電源線ＶＩＮＴの電位のままであるが、ＮＭＯＳトランジスタＱ６がオンであるため、ＮＭＯＳトランジスタＱ６を介して、ビット線ＢＢＬｊの電位が下がる。このビット線ＢＢＬｊ、ＢＬｊの電位差を差動増幅器で増幅してメモリからデータを外部に読み出す。
【００３４】
この時、β比＝（ＮＭＯＳトランジスタＱ４のトランジスタ幅Ｗ４）/（ＮＭＯＳトランジスタＱ６のトランジスタ幅Ｗ６）が問題になる。すなわち、ＮＭＯＳトランジスタＱ６のトランジスタサイズに比べてＮＭＯＳトランジスタＱ４のトランジスタサイズが十分大きい（β＞１）値でないと、ノードＢＮ１の電位がビット線ＢＢＬｊの電位（＝電源線ＶＩＮＴの電位）に引かれて上昇し、セルデータが破壊される。逆に、β比を大きくすると、ＮＭＯＳトランジスタＱ４のサイズが大きくなり、セルサイズが大きくなる。
【００３５】
メモリセルへのデータの書き込みは、ビット線ＢＬｊ、ＢＢＬｊを（電源線ＶＳＳの電位、電源線ＶＩＮＴの電位）あるいは（電源線ＶＩＮＴの電位、電源線ＶＳＳの電位）にしてワード線ＷＬｉの電位を電源線ＶＩＮＴの電位に上げることにより、強制的にノードＮ１、ＢＮ１の値をフリップフロップさせて書き込む。例えば、ノードＮ１の電位が電源線ＶＩＮＴの電位、ノードＢＮ１の電位が電源線ＶＳＳの電位の場合、ビット線ＢＬｊの電位を電源線ＶＳＳの電位、ビット線ＢＢＬｊの電位を電源線ＶＩＮＴの電位にしてデータをひっくり返す。
【００３６】
この時、ノードＢＮ１の電位が上がり易くするには、オンしているＮＭＯＳトランジスタＱ４に比べて、ＮＭＯＳトランジスタＱ６の駆動力が大きくする必要があり、読み出し動作と矛盾する関係がある。ノードＮ１の電位を下げる際には、オンしているＰＭＯＳトランジスタＱ１に比べてＮＭＯＳトランジスタＱ５の駆動力を大きくしないと書き込めない。
【００３７】
すなわち、トランジスタの駆動力で考えると、読み出し動作では、Ｑ２＞Ｑ５、Ｑ４＞Ｑ６、書き込み動作では、Ｑ２＜Ｑ５、Ｑ４＜Ｑ６、Ｑ１＜Ｑ５、Ｑ３＜Ｑ６の関係が成り立つのがよい。このため、読み出し動作と書き込み動作ではトランジスタの駆動力は相反関係にある上に、Ｑ２＞Ｑ５＞Ｑ１、Ｑ４＞Ｑ６＞Ｑ３のように、トランジスタサイズを変えないと安定せず、どれかを最小サイズにしても、他のトランジスタが最小サイズより大きくなりセルサイズが大きくなる。さらに、基本的にトランジスタの駆動力での引き合いを必要としている上、読み出し動作と書き込み動作に矛盾があるため、通常のロジック回路の動作と比べ、動作マージンが小さい。また、低電圧動作させると誤動作をしたり、セルトランジスタの閾値や駆動力のばらつきに弱かったりする。
【００３８】
図３は、半導体記憶装置の比較例のその他の例を示す等価回路図である。
図３において、この半導体記憶装置には、図２の構成にＮＭＯＳトランジスタＱ７、Ｑ８が追加され、１ビットの情報を記憶するセルトランジスタ数は８個となっている。この構成では、図２のビット線ＢＬｊ、ＢＢＬｊは書き込み専用ビット線ＢＬＷｊ、ＢＢＬＷｊになり、図２のワード線ＷＬｉも書き込み専用ワード線ＷＬＷｉになっている。また、書き込み動作は、図２の構成と同じでベストな制約条件も、書き込み動作では、Ｑ２＜Ｑ５、Ｑ４＜Ｑ６、Ｑ１＜Ｑ５、Ｑ３＜Ｑ６となる。
【００３９】
これに対して読み出し動作では、メモリセルのトランジスタのサイズに制約はなく、ノードＢＮ１の電位がＮＭＯＳトランジスタＱ８のゲート電位となり、読み出し用のワード線ＷＬＲｉを電源線ＶＩＮＴの電位に上げると、ＮＭＯＳトランジスタＱ７がオンとなる。そして、ノードＢＮ１の電位が電源線ＶＩＮＴの電位であると、ＮＭＯＳトランジスタＱ７、８がオンしているため、読み出し専用ビット線ＢＬＲｊの電位が下がり、ノードＢＮ１の電位が電源線ＶＳＳの電位であると、読み出し専用ビット線ＢＬＲｊの電位が電源線ＶＩＮＴの電位のままであるので、読み出しデータの判別ができる。
【００４０】
このように、図３の構成では、読み出し時の動作制限をなくし、書き込み時の制約だけになるため、セルトランジスタのサイズの制約が減少し、セルトランジスタサイズを縮小できる上、動作マージンが改善し、低電圧動作が可能になる。
【００４１】
ただし、書き込み時には、トランジスタのレシオ問題が存在し、個々のセルトランジスタのサイズが多少大きくなる上に、動作マージンの悪化が依然として発生し、セルトランジスタのばらつきによるマージン劣化や低電圧動作マージンの劣化等が発生する。
【００４２】
これに対して、図１の実施形態においては、読み出し時にセル安定動作を損なうマージン低下動作や駆動レシオの問題が発生せず、書き込み時においても、セル安定動作を損なうマージン低下動作や駆動レシオの問題が発生しない。このため、低電圧動作が可能で、各セルトランジスタのサイズを最小ルール化でき、セルサイズが縮小できる。特に、セルサイズを微細化した場合、セルトランジスタのばらつきによる不安定動作を防げるので、セルサイズ縮小効果が高い。唯一の制約は、Ｃｘ／Ｃｎの確保であるが、ある程度は自然に確保できるので、エリアペナルティは小さい。
【００４３】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体記憶装置の動作波形を示すタイミングチャートである。
図４において、この動作は図１の構成を用いた場合を示しているが、他のセル構成にも適用できる。図４では、０データ書き込み、０データ読み出し、１データ書き込み、１データ読み出しの順での動作例である。
【００４４】
まず、タイミングｔｗ１で、ロウ選択を行うため、ロウ選択線ＳＥＬｉの電位をハイレベルにする。同時に、書き込みデータを取り込んでおき、本来の書き込みの０データと逆の１データにし、ビット線ＢＬＲｊ、ＢＬＲＷｊをハイレベルに設定する。これは後のタイミングｔｗ５で０データを書くためである。
【００４５】
次に、タイミングｔｗ２で、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４をオフ状態にするため、ＮＭＯＳトランジスタＱ２、Ｑ４のソースに接続されている電源線ＢＳＥＮｉ線の電位を、ＰＭＯＳトランジスタＱ１、Ｑ３のソースに接続されている電源線ＶＩＮＴの電位まで上げる。このままの状態ではノードＮ１、ＢＮ１に初期記憶の電荷が存在するため、ノードＮ１、ＢＮは同一電位ではない。あるいは同一電位になるまで時間がかかるので、ノードＮ１、ＢＮ１を同一電位にするため、タイミングｔｗ３で、イコライズ線ＢＥＱＬｉの電位をロウレベルにし、ＰＭＯＳトランジスタＱ１１をオンにして、ノードＮ１、ＢＮ１の電位をイコライズさせる。
【００４６】
次に、タイミングｔｗ４でイコライズ線ＢＥＱＬｉの電位をハイレベルに戻し、ＰＭＯＳトランジスタＱ１１をオフにして、ノードＮ１、ＢＮ１の電位を同一に維持しつつ、フローティング状態にする。
【００４７】
次に、タイミングｔｗ５で、０データをセルに書き込むため、ビット線ＢＬＷｊ、ＢＬＲＷｊを同時にハイレベルからロウレベルにして、ＮＭＯＳトランジスタＱ１２のゲートとソース、ドレイン、チャネル側との容量Ｃｘのカップリングにより、ノードＢＮ１の電位を下降させる。
【００４８】
次に、タイミングｔｗ６で、電源線ＢＳＥＮｉの電位を電源線ＶＩＮＴの電位からＶＳＳの電位に戻すことにより、このカップリングにより発生したノードＮ１、ＢＮ１間の電位差を、フリップフロップ型のセンスアンプ回路にてノードＮ１の電位が電源線ＶＩＮＴの電位かつノードＢＮ１の電位が電源線ＶＳＳの電位になるまで増幅させ、セルデータを保持させる。
【００４９】
次に、タイミングｔｗ７で、ロウ選択線ＳＥＬｉの電位をロウレベルにしてロウ選択を解除すれば、書き込み動作は終了となる。
【００５０】
次に０データ読み出し動作であるが、タイミングｔｒ１で、ロウ選択線ＳＥＬｉの電位をハイレベルにして、ＮＭＯＳトランジスタＱ１３をオンにする。同時に、ロウレベルに設定したビット線ＢＬＲＷｊ、ＢＬＷｊの内、ビット線ＢＬＷｊをハイレベルにし、ビット線ＢＬＲＷｊはロウレベルのままフローティング状態にすると、ノードＢＮ１の電位がロウレベルの場合、ＮＭＯＳトランジスタＱ１２はオフ、ＮＭＯＳトランジスタＱ１３はオンであるため、ハイレベルのビット線ＢＬＷｊからビット線ＢＬＲＷｊに向かって電流が流れることはなく、ビット線ＢＬＲＷｊの電位はロウレベルのままであり、これをセンスアンプで検知して０データを読み出す。
【００５１】
１データ書き込みの場合のタイミングｔｗ１−７は０データ書き込みと同じで、異なる点は、最初に１データを書き込むため、ビット線ＢＬＷｊ、ＢＬＲＷｊはロウレベルに設定し、書き込み時にハイレベルに上げる点である。１データ読み出しの場合は、ノードＢＮ１の電位はハイレベルであるため、ＮＭＯＳトランジスタＱ１２、Ｑ１３は共にオンしており、ハイレベルのビット線ＢＬＷｊからビット線ＢＬＲＷｊに向かって電流が流れ、ビット線ＢＬＲＷｊの電位はロウレベルから上昇し、これをセンスアンプで検知して１データを読み出す。この図４の動作例により図１の構成と同様の効果を発揮させることができる。
【００５２】
（第３実施形態）
図５は、本発明の第３実施形態に係る半導体記憶装置の動作波形を示すタイミングチャートである。
図５において、この動作は図１の構成を用いた場合を示しているが、他のセル構成にも適用できる。この動作は、図２の動作とほぼ同じで、図中点線の所は、図２からの変更箇所である。第１に、ＲＯＷ選択を連続して行って書き込みまたは読み出しを行う場合は、ロウ選択線ＳＥＬｉの電位は、ハイレベルに連続して設定するようにしてもよい。
【００５３】
第２に、ビット線ＢＬＲＷｊ、ＢＬＷｊの電位は、セルのカップリングによる書き込み前に逆データにしてあればよく、図中点線に示すように、前回の動作が今回の動作と一致していれば、ビット線ＢＬＲＷｊ、ＢＬＷｊの電位を変化させる必要がない。また、読み出し動作でも、ビット線ＢＬＷｊの電位をハイレベルに固定し、ビット線ＢＬＲＷｊをロウレベルにした後にフローティング状態にするというルールさえ守れば、その期間以外は、自由に電圧設定値を決めることができ、ビット線信号の振幅回数を減らしたり、タイミングを変えたりできる。これにより、余分なデータ遷移や制御線遷移をなくし、高速化できる。
【００５４】
さらに言えば、ビット線ＢＬＷＲｊ、ＢＬＷｊの関係は、互いにどちらかがハイレベル、どちらかがロウレベルであり、どちらか一方がフローティング状態であれば、読み出し動作ができ、この組み合わせは自由である。このように、図５の実施形態では、動作の自由度を上げ、高速動作および低消費電力動作を図りつつ、図４の動作例と同じ効果を奏することができる。
【００５５】
（第４実施形態）
図６および図７は、本発明の第４実施形態に係る半導体記憶装置のレイアウト構成を示す平面図である。
図６および図７において、この実施形態は、図１の回路に適用できる例の場合を示しているが、他のセル構成にも適用できる。なお、図６（ａ）および図７（ａ）は同じ図を示し、全てのレイアウト層を重ねて示している。
【００５６】
図６（ｂ）は、拡散層ＡＡ、ゲート配線層ＧＣ、ＮウェルＮＷＥＬＬ、ＰウェルＰＷＥＬＬ、拡散層ＡＡと金属配線Ｍ１との間のコンタクトＶＡＡ−Ｍ１およびゲート配線層ＧＣと金属配線Ｍ１との間のコンタクトＶＧＣ−Ｍ１を示す。また、図１のノードＮ１、ＢＮ１、ビット線ＢＬＷｊ、ＢＬＲＷｊ、ロウ選択線ＳＥＬｉ、イコライズ線ＢＥＱＬｉについても示した。
【００５７】
図６（ｃ）は、金属配線Ｍ１および金属配線Ｍ１、Ｍ２間のコンタクトＶＭ１−Ｍ２を示す。また、図１のノードＮ１、ＢＮ１、ビット線ＢＬＷｊ、ＢＬＲＷｊ、ロウ選択線ＳＥＬｉ、イコライズ線ＢＥＱＬｉ、電源線ＶＩＮＴ、ＢＳＥＮｉについても示した。
【００５８】
図７（ｂ）は、金属配線Ｍ２および金属配線Ｍ１、Ｍ２間のコンタクトＶＭ１−Ｍ２を示す。また、図１のノードＮ１、ＢＮ１、ビット線ＢＬＷｊ、ＢＬＲＷｊ、電源線ＶＩＮＴ、ＢＳＥＮｉについても示した。
【００５９】
図７(ｃ)は、金属配線Ｍ３および金属配線Ｍ２、３間のコンタクトＶＭ２−Ｍ３を示す。また、図１のビット線ＢＬＷｊ、ＢＬＲＷｊについても示した。
【００６０】
図６および図７のレイアウトを用いることにより、図２のＳＲＡＭと同様のメモリセルサイズを実現しつつ、図１の構成と同様の効果を発揮させることができる。図６（ｂ）に示すように、ＮＭＯＳトランジスタＱ１２は、実際は、直線の拡散層ＡＡと直線のゲート配線ＧＣの交点にトランジスタを形成するだけでなく、一部の拡散層ＡＡ上で、ビット線ＢＬＲＷｊ側にゲート配線ＧＣを太らせた構成をとるようにしてもよい。
【００６１】
これにより、一部はノードＮ２とビット線ＢＬＲＷｊとの間のトランジスタとなるが、一部は、ビット線ＢＬＲＷｊとノードＢＮ１との間の寄生容量として働かせることができ、動作を安定化できる。一部の拡散層ＡＡ上で、ビット線ＢＬＲＷｊ側にゲート配線ＧＣを太らせることにより、セルサイズを拡大することなく、図４のタイミングＴｗ５でのカップリング動作により、ノードＮ１、ＢＮ１間で、３００ｍＶ以上の十分な電位差を発生させることができ、メモリセルのトランジスタのＶｔばらつきがあっても、セル内部の増幅動作を安定して実現することができる。
【００６２】
なお、ノードＢＮ１とビット線ＢＬＷｊとの間と、ノードＢＮ１、Ｎ２間の内、ノードＢＮ１とビット線ＢＬＷｊとの間に多くの容量を付ける理由は、ビット線ＢＬＷｊ、ＢＬＲＷｊの電位を両方とも電源線ＶＩＮＴの電位に上げた場合、ＮＭＯＳトランジスタＱ１３の閾値落ちにより、ノードＮ２の電位が電源線ＶＩＮＴの電位−閾値電圧までしか上がらず、ノードＢＮ１、Ｎ２側のカップリング効果が弱いからである。ただし、ＮＭＯＳトランジスタＱ１３のゲートに接続されたロウ選択線ＳＥＬｉの電位を電源線ＶＩＮＴの電位以上に昇圧すれば、この問題は解決するので、ノードＢＮ１とビット線ＢＬＷｊとの間に多くの容量を付ける代わりに、ロウ選択線ＳＥＬｉの電位を昇圧してもよいし、ビット線ＢＬＷｊとノードＮ２の両方に均等に容量を付けてもよい。
【００６３】
このように、この実施形態では、読み出し用のゲイントランジスタを、書き込み用のカップリングトランジスタと兼用することができる。
【００６４】
（第５実施形態）
図８は、本発明の第５実施形態に係る半導体記憶装置の容量部分の概略構成を示す図である。
図８（ａ）において、通常のトランジスタに比べてＮＭＯＳトランジスタＱ１２のゲート−ソース間、ゲート−ドレイン間のオーバーラップ量ＯＳを増大させることで、オーバーラップ容量が増加されている。例えば、通常のトランジスタより、ＮＭＯＳトランジスタＱ１２のチャネル長を長くし、ソースおよびドレインのチャネル端での横方向の拡散量の染み出し量を増やすことができる。これにより、ノードＢＮ１とビット線ＢＬＷｊとの間およびノードＢＮ１、Ｎ２間の寄生容量を増大させることができ、安定動作が可能となる。
【００６５】
図８（ｂ）では、図４の構成と同様に、拡散層ＡＡ上のゲート配線ＧＣをビット線ＢＬＷｊ側に一部太らせることにより、ノードＢＮ１とビット線ＢＬＷｊとの間の容量を増加できる。図４の構成と異なる点は、駆動するゲート信号が図の上から来る場合、図６では上側かつビット線ＢＬＷｊ側にゲート配線ＧＣを太らせた場合を示し、図８（ｂ）では、下側かつビット線ＢＬＷｊ側にゲート配線ＧＣを太らせた場合を示す。
【００６６】
図８（ｃ）では、ノードＢＮ１のゲート配線ＣＧの位置が、トランジスタ用とＭＯＳキャパシタ用に完全に分離されている。
【００６７】
図８（ｄ）では、ＮＭＯＳトランジスタＱ１２のカップリング効果に加え、キャパシタ素子がノードＢＮ１とビット線ＢＬＷｊとの間に別途接続されている。ＤＲＡＭ混載の場合、ＤＲＡＭのセルキャップ（Ｔｒｅｃｈ、Ｓｔａｃｋｅｄ）、アナログ回路混載の場合は、ＭＩＭキャパシタで形成すればよいし、配線層Ｈ１、Ｈ２間のキャパシタで構成し、コンタクトＣＮ１を介して拡散層ＡＡに接続してもよい。
【００６８】
（第６実施形態）
図９は、本発明の第６実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図９において、この半導体記憶装置では、図１の構成に加え、ビット線ＢＬＷｊとノードＢＮ１との間に別付けのキャパシタＣ１が設けられている。なお、このキャパシタＣ１は、図８（ｄ）の各種キャパシタが利用できる。このキャパシタＣ１を設けることにより、容量比を向上させ、安定性を増すことができる。
【００６９】
（第７実施形態）
図１０は、本発明の第７実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１０において、この半導体記憶装置では、図１の構成に加え、ビット線ＢＬＷｊとノードＢＮ１との間に別付けのキャパシタＣ１が設けられるとともに、ノードＮ２とビット線ＢＬＷｊとの間に別付けのキャパシタＣ２が設けられている。なお、このキャパシタＣ１、Ｃ２は、図８（ｄ）の各種キャパシタが利用できる。このキャパシタＣ１、Ｃ２を設けることにより、容量比を向上させ、安定性を増すことができる。
【００７０】
（第８実施形態）
図１１は、本発明の第８実施形態に係る半導体記憶装置の動作波形を示す図である。
図１１において、図１のＰＭＯＳトランジスタＱ１１をオンさせ、ノードＮ１、Ｎ２間をイコライズさせる場合、イコライズ線ＢＥＱＬｉの電位を電源線ＶＳＳの電位より負の電圧にした場合を示す。これは、ノードＮ１、ＢＮ１をイコライズする前に、電源線ＢＳＥＮｉの電位を電源線ＶＳＳの電位から電源線ＶＩＮＴの電圧に上げた時、例えば、ノードＮ１の電位が電源線ＶＩＮＴの電圧、ノードＢＮ１が電源線ＶＳＳの電位であったとすると、ノードＢＮ１は電源線ＶＳＳの電位から電源線ＶＩＮＴの電位まで上がらない。
【００７１】
これは、オンしているＮＭＯＳトランジスタＱ４のゲートソース間が閾値電圧未満になるまで電源線ＢＳＥＮｉの電位を上げると、ＮＭＯＳトランジスタＱ４がオフし、図４のタイミングｔｗ２の時点のノードＢＮ１が飽和して上昇が止まる。よって、その後、イコライズ線ＢＥＱＬｉの電位を電源線ＶＳＳの電位にして、ノードＢＮ１、Ｎ１をイコライズすると、電源線ＶＩＮＴの電位と飽和した電位の中間電位になり、ＰＭＯＳトランジスタＱ１１の閾値電圧が高いと、イコライズが困難になるためである。別の手は、ＰＭＯＳトランジスタＱ１１に加えてＮＭＯＳトランジスタＱ１１´も追加すればよいが、図１１に示すように、イコライズ線ＢＥＱＬｉの電位を負に振ってもこの問題は解決できる。
【００７２】
（第９実施形態）
図１２は、本発明の第９実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１２において、この半導体記憶装置には、図１のＰＭＯＳトランジスタＱ１１の代わりにＮＭＯＳトランジスタＱ１４が設けられている。ここで、ＮＭＯＳトランジスタＱ１４のゲートはイコライズ線ＥＱＬｉに接続され、イコライズ線ＥＱＬｉの電位はイコライズ線ＢＥＱＬｉの電位と極性を逆に設定することができる。さらに、イコライズ線ＥＱＬｉの電位を電源線ＶＩＮＴの電位以上に上昇させれば、図１１の実施形態と同様の効果が得られる。
【００７３】
（第１０実施形態）
図１３は、本発明の第１０実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１３において、この半導体記憶装置には、図１のＰＭＯＳトランジスタＱ１１の代わりにＮＭＯＳトランジスタＱ１４が設けられるとともに、ＮＭＯＳトランジスタＱ１２、Ｑ１３の代わりにＰＭＯＳトランジスタＱ１５、Ｑ１６が設けられている。ここで、ＰＭＯＳトランジスタＱ１６のゲートはロウ選択線ＢＳＥＬｉに接続され、ロウ選択線ＢＳＥＬｉの電位はロウ選択線ＳＥＬｉの電位と極性を逆に設定することができる。
【００７４】
すなわち、図１の実施形態のＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４以外のトランジスタについては、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの全ての組み合わせが適用できる。また、それらのゲートの電位を制御する制御信号の極性もそれに合わせて変更すればよい。
【００７５】
（第１１実施形態）
図１４は、本発明の第１１実施形態に係る半導体記憶装置の動作波形を示す図である。
図１４において、読み出し時に図１のビット線ＢＬＲＷｊの電位をロウレベルに固定し、ビット線ＢＬＷｊの電位をハイレベルにしてからフローティング状態にすると、トランジスタＱ１２がオンの場合は、ビット線ＢＬＲＷｊの電位がハイレベルからロウレベルになり、トランジスタＱ１２がオフの場合はビット線ＢＬＲＷｊの電位がハイレベルを維持するので、０、１データの読み出しができる。このように、ビット線ＢＬＷｊ、ＢＬＲＷｊの電位の極性も自由に変えることが可能となる。
【００７６】
（第１２実施形態）
図１５は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１５において、この半導体記憶装置では、図９の構成からＰＭＯＳトランジスタＱ１１が省略されている。また、電源線ＶＩＮＴとして電源線ＳＥＰｉが設けられている。これにより、メモリセルを６個のセルトランジスタで実現でき、よりセルサイズが小さくなる。また、図１８のように、ＮＭＯＳトランジスタＱ１３も省略してもよく、この場合は５個のトランジスタからメモリセルを構成できる。
【００７７】
ＰＭＯＳトランジスタＱ１１は、ノードＢＮ１、Ｎ１をイコライズするために設けられているが、ＮＭＯＳトランジスタＱ１２のサイズを大きくするかまたはＤＲＡＭ用などの大きな追加Ｃａｐを用いて、ノードＢＮ１の全容量に占めるキャパシタＣ１の容量が大部分になる場合は、電源線ＢＳＥＮｉの電位を電源線ＶＳＳの電位から電源線ＶＩＮＴの電位に上げ、ＰＭＯＳトランジスタＱ１、Ｑ３およびＮＭＯＳトランジスタＱ２、Ｑ４をオフにすれば、大きなカップリング容量によりノードＢＮ１、Ｎ１をイコライズしていなくても、電源線ＢＳＥＮｉの電位を電源線ＶＳＳの電位に下げることができ、セル内部ノードをセンスする時に正しく動作する。
【００７８】
これにより、安定動作および低電圧動作を実現しつつ、素子数を通常のＳＲＡＭ並みに低減できる。例えば、図４のタイミングｔｗ２後、ノードＢＮ１、Ｎ１間の電位差は、電源線ＶＩＮＴの電位の１／２程度に減少しており、キャパシタＣ１の容量が大きい場合、カップリングにて正しい電位差を確保させることができる。
【００７９】
（第１３実施形態）
図１６は、本発明の第１３実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１６において、この半導体記憶装置では、図１の構成からＰＭＯＳトランジスタＱ１１が省略されている。また、電源線ＶＩＮＴの代わりに電源線ＳＥＰｉが設けられている。ここで、ノードＢＮ１とビット線ＢＬＷｊとの間に容量がそれほど確保できない場合、電源線ＢＳＥＮｉの電位を電源線ＶＳＳの電位から電源線ＶＩＮＴの電位に上げる時、ＮＭＯＳトランジスタＱ２、Ｑ４のＰウェルＰＷＥＬＬの電位を同時に上げる。
【００８０】
あるいは、ＰＭＯＳトランジスタＱ１、Ｑ３のソースに接続された電源線ＳＥＰｉの電位とＰＭＯＳトランジスタＱ１、Ｑ３のＮウェルＮＷＥＬＬの電位を下げてもよいし、図１６（ｂ）に示すように、ＮＭＯＳトランジスタＱ２、Ｑ４のＰウェルＰＷＥＬＬを上げるとともに、ＰＭＯＳトランジスタＱ１、Ｑ３のＮウェルＮＷＥＬＬの電位を下げるようにしてもよい。すなわち、ウェル電位を動かし、セルノードとウェルノード間のＰＮ接合を順方向にして、ノードＢＮ１、Ｎ１間の電位差を減らすようにすればよい。
【００８１】
（第１４実施形態）
図１７は、本発明の第１４実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１７において、この半導体記憶装置では、図１のＰＭＯＳトランジスタＱ１１の代わりに、ＰＭＯＳトランジスタＱ１７、Ｑ１８が設けられている。ここで、ＰＭＯＳトランジスタＱ１７は、ノードＢＮ１と電源線ＶＩＮＴとの間に接続され、ＰＭＯＳトランジスタＱ１８は、ノードＮ１と電源線ＶＩＮＴとの間に接続されている。また、ＰＭＯＳトランジスタＱ１７、Ｑ１８のゲートには、イコライズ線ＢＥＱＬｉが接続されている。
【００８２】
この場合、電源線ＢＳＥＮｉの電位を上げた後、ノードＢＮ１、Ｎ１の低い側のノード電位の値にかかわらず、イコライズ線ＢＥＱＬｉの電位を電源線ＶＳＳの電位にすれば、ノードＢＮ１、Ｎ１が電源線ＶＩＮＴの電位になるので、より安全動作といえる。
【００８３】
（第１５実施形態）
図１８は、本発明の第１５実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図１８において、この半導体記憶装置では、図１の構成からＮＭＯＳトランジスタＱ１３およびロウ選択線ＳＥＬｉが省略されている。ここで、ＮＭＯＳトランジスタＱ１３がないと、ノードＢＮ１がハイレベルの時にＮＭＯＳトランジスタＱ１２がオンして、ビット線ＢＬＷｊ、ＢＬＲＷｊ間に電流が流れる。このため、選択ロウの電源を電源線ＶＩＮＴの電位以上に上げ、ビット線ＢＬＷｊ、ＢＬＲＷｊの電位も電源線ＶＳＳより高い電位に上げれば、選択ロウに接続されるＮＭＯＳトランジスタＱ１２のみオンさせることができ、素子を減らすことが可能となることから、高集積化が可能となる。また、図１の構成からＮＭＯＳトランジスタＱ１３だけでなく、ＰＭＯＳトランジスタＱ１１も省略すれば、５個のセルトランジスタでメモリセルが実現できる。
【００８４】
（第１６実施形態）
図１９は、本発明の第１６実施形態に係る半導体記憶装置の動作波形を示すタイミングチャートである。
図１９において、この実施形態は、特に、図１５の構成に適しており、ノードＮ１、ＢＮ１をイコライズする回路がなくても安定動作させることができる。図４の実施形態との違いは、イコライズ線ＢＥＱＬｉの信号がないことであり、キャパシタＣ１に大きなＤＲＡＭ等で使われるＣａｐを導入した点である。他の動作および効果等は図４の実施形態と同様である。書き込み動作時、タイミングｔｗ２で、図１５の電源線ＳＥＰｉの電位を下げ、電源線ＢＳＥＮｉの電位を上げることにより、ノードＮ１、ＢＮ１をフローティング状態にしつつ、ノードＮ１、ＢＮ１間の電位差を小さくする。
【００８５】
その後、タイミングｔｗ５で、ビット線ＢＬＲＷｊ、ＢＬＷｊの電位を両方ともロウレベルからハイレベル、ハイレベルからロウレベルにすることにより、キャパシタＣ１の大きなカップリングにより、ノードＢＮ１、Ｎ１の電位差を所望の極性にシフトすることができる。その後、タイミングｔｗ６で、電源線ＳＥＰｉの電位を上げ、電源線ＢＳＥＮｉの電位を下げて、ノードＢＮ１、Ｎ１の電位を所望の電圧に増幅している。
【００８６】
この動作例では、書き込み動作以外で、キャパシタＣ１により、ノードＢＮ１、Ｎ１のノイズが大きくならないように、スタンバイ時には、ビット線ＢＬＲＷｊの電位を電源線ＶＳＳの電位、ビット線ＢＬＷｊの電位を電源線ＶＩＮＴの電位にして、しかもビット線ＢＬＲＷｊ、ＢＬＷｊの電位が同時にハイレベルおよびロウレベルに遷移しないように、最小の遷移になるようにされる。これにより、キャパシタＣ１による不必要なノイズを低減しつつ、遷移による消費電力を抑えることができる。なお、この動作の概念は、図１６（ａ）や、図２０、図２１の回路に適用できる。
【００８７】
（第１７実施形態）
図２０は、本発明の第１７実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図２０において、この半導体記憶装置では、図１５のキャパシタＣ１の代わりにキャパシタＣ３が設けられている。そして、キャパシタＣ３は、ノードＢＮ１とビット線ＢＬＷｊとの間に接続されている。
【００８８】
図１５の実施形態ではキャパシタＣ１はノードＢＮ１とカップリングしていたが、図２０の実施形態では、キャパシタＣ３はノードＮ１とカップリングする。実際には、ＮＭＯＳトランジスタＱ１２のカップリング分だけ、キャパシタＣ３の実質的なカップリングは減少するが、ＮＭＯＳトランジスタＱ１２のカップリングに比べ、キャパシタＣ３のカップリング量を大きくすればよい。なお、この構成は、ノードＮ１とカップリングさせた方がレイアウト上でセル面積が小さくなる場合に適用するのが好ましい。
【００８９】
（第１８実施形態）
図２１は、本発明の第１８実施形態に係る半導体記憶装置の概略構成を示す等価回路図である。
図２１において、この半導体記憶装置では、図１５の構成に対してＮＭＯＳトランジスタＱ１２、Ｑ１３の位置関係が逆になっている。すなわち、トランジスタＱ１３が、ノードＮ２とビット線ＢＬＷｊの間に挿入されている。図１４に示したように、ビット線ＢＬＷｊ、ＢＬＲｊの機能は交換可能であるので、ＮＭＯＳトランジスタＱ１２、Ｑ１３の位置関係が逆でも問題ない。なお、この構成は、ノードＮ１とカップリングさせた方がレイアウト上でセル面積が小さくなる場合に適用するのが好ましい。
【００９０】
（第１９実施形態）
図２２および図２３は、本発明の第１９実施形態に係る半導体記憶装置のレイアウト構成を示す平面図である。
図２２および図２３において、この実施形態は、図１５の等価回路を実現するレイアウトに適しているが、その他のキャパシタＣ１を導入した例に適用できる。なお、図２２（ａ）および図２３（ａ）は同じ図を示し、全てのレイアウト層を重ねて示している。
【００９１】
図２２（ｂ）は、拡散層ＡＡ、ゲート配線層ＧＣ、ＮウェルＮＷＥＬＬ、ＰウェルＰＷＥＬＬ、拡散層ＡＡと金属配線Ｍ１と間のコンタクトＶＡＡ−Ｍ１、ゲート配線層ＧＣと金属配線Ｍ１との間のコンタクトＶＧＣ−Ｍ１を示す。さらに、キャパシタＣ１の上部、下部、絶縁膜を示し、拡散層ＡＡとＣａｐの下部電極間コンタクトＶＡＡ−Ｃ１Ｂを示す。
【００９２】
図２２（ｃ）は、金属配線Ｍ１および金属配線Ｍ１、Ｍ２間のコンタクトＶＭ１−Ｍ２を示す。さらに、Ｃａｐの上部電極と金属配線Ｍ１間のコンタクトＶＣ１Ｔ−Ｍ１を示す。
【００９３】
図２３（ｂ）は、金属配線Ｍ２および金属配線Ｍ１、Ｍ２間のコンタクトＶＭ１−Ｍ２を示す。図２３（ｃ）は、金属配線Ｍ３および金属配線Ｍ２、３間のコンタクトＶＭ２−Ｍ３を示す。
【００９４】
（第２０実施形態）
図２４および図２５は、本発明の第２０実施形態に係る半導体記憶装置のレイアウト構成を示す平面図である。
図２４および図２５において、この実施形態は、図２１の等価回路を実現するレイアウトに適しているが、その他のキャパシタＣ１を導入した例に適用できる。なお、図２４（ａ）および図２５（ａ）は同じ図を示し、全てのレイアウト層を重ねて示している。図２４（ｂ）、（ｃ）は、図２２（ｂ）、（ｃ）とそれぞれ同一層、図２５（ｂ）、（ｃ）は、図２３（ｂ）、（ｃ）とそれぞれ同一層を示している。これにより、ＳＲＡＭのメモリセル内にキャパシタＣ１を容易に形成できる。
【符号の説明】
【００９５】
Ｑ１、Ｑ３、Ｑ１１、Ｑ１５、Ｑ１６、Ｑ１７、Ｑ１８  ＰＭＯＳトランジスタ、Ｑ２、Ｑ４、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１９、Ｑ２０  ＮＭＯＳトランジスタ、Ｃ１、Ｃ２、Ｃ３  キャパシタ、ＢＢＬｊ、ＢＬｊ、ＢＬＷｊ、ＢＬＲＷｊ、ＢＢＬＷｊ、ＢＬＷｊ  ビット線、ＷＬｉ、ＷＬＲｉ  ワード線、ＶＩＮＴ、ＶＳＳ、ＢＳＥＮｉ、ＳＥＰｉ  電源線、ＢＥＱＬｉ、ＥＱＬｉ  イコライズ線、ＳＥＬｉ、ＢＳＥＬｉ  ロウ選択線、ＧＣ  ゲート配線、ＡＡ  拡散層、Ｍ１、Ｍ２、Ｍ３  金属配線、ＶＡＡ−Ｍ１、ＶＭ１−Ｍ２、ＶＭ２−Ｍ３、ＶＡＡ−Ｃ１、ＶＣ１Ｔ−Ｍ１、ＶＧＣ−Ｍ１  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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