(57)【要約】【課題】面積の増大を抑制しつつ、書込み時にチャージポンプの昇圧能力をワード線容量に適合させ、ワード線の立上り時間およびセルの特性ばらつきを抑制したメモリを提供する。【解決手段】メモリは、ワード線と、データ書込み時、互いに電圧レベルの異なる第１〜第ｎの電圧（ｎは２以上の整数）のいずれかをワード線に印加するチャージポンプと、第１〜第ｎの電圧からワード線に印加される電圧を選択する印加電圧選択部と、第１〜第ｎの電圧のそれぞれについて各第１〜第ｎの電圧が印加されるワード線の本数を格納するワード線数レジスタと、第１〜第ｎの電圧ごとのワード線の本数と第１〜第ｎの電圧のそれぞれに対して割り当てられるチャージポンプの個数との対応関係を示す対応テーブルを格納する記憶部と、ワード線の本数に応じてチャージポンプを第１〜第ｎの電圧の生成に割り当てる生成電圧選択部とを備える。【選択図】図４
2011175712.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続された複数のワード線と、
少なくとも１つの前記メモリセルにデータを書き込むときに、互いに電圧レベルの異なる第１〜第ｎの電圧（ｎは２以上の整数）のいずれかを前記複数のワード線に印加する複数のチャージポンプと、
前記第１〜第ｎの電圧から前記複数のワード線に印加される電圧を選択する印加電圧選択部と、
前記第１〜第ｎの電圧のそれぞれについて各前記第１〜第ｎの電圧が印加される前記ワード線の本数を格納するワード線数レジスタと、
前記第１〜第ｎの電圧ごとの前記ワード線の本数と前記第１〜第ｎの電圧のそれぞれに対して割り当てられる前記チャージポンプの個数との対応関係を示す対応テーブルを格納する記憶部と、
前記第１〜第ｎの電圧ごとの前記ワード線の本数に応じて前記対応テーブルに基づいて前記複数のチャージポンプを前記第１〜第ｎの電圧のそれぞれの生成に割り当てる生成電圧選択部とを備え、
前記チャージポンプは、それぞれ前記生成電圧選択部によって割り当てられた前記第１〜第ｎの電圧のいずれかの電圧を生成することを特徴とする半導体記憶装置。
【請求項２】
前記複数のチャージポンプの昇圧レベルを前記第１〜第ｎの電圧のいずれかに決定する駆動信号を前記生成電圧選択部へ送信するリミッタと、
前記複数のチャージポンプを前記第１〜第ｎの電圧のそれぞれの生成に割り当てるための生成電圧選択信号を、前記生成電圧選択部へ送信する制御部とをさらに備え、
前記生成電圧選択部は、前記生成電圧選択信号に基づいて前記第１〜第ｎの電圧のいずれかに対応する前記駆動信号を前記チャージポンプに送る駆動信号選択部と、前記チャージポンプから出力された電圧を前記生成電圧選択信号に基づいて前記第１〜第ｎの電圧のいずれかの電圧として前記印加電圧選択部へ送る昇圧電圧送信部とを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記昇圧電圧送信部は、前記チャージポンプから出力された電圧を前記生成電圧選択信号に基づいて前記第１〜第ｎの電圧のいずれかの電圧に切り替えるスイッチにより構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のチャージポンプの駆動能力はそれぞれ等しく、
前記生成電圧選択部は、前記第１〜第ｎの電圧ごとの前記ワード線の本数に応じた個数ずつ前記複数のチャージポンプを前記第１〜第ｎの電圧のそれぞれの生成に割り当てることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記複数のチャージポンプの駆動能力は異なり、
前記生成電圧選択部は、前記第１〜第ｎの電圧ごとの前記ワード線の本数に応じた駆動能力を有する前記複数のチャージポンプを前記第１〜第ｎの電圧のそれぞれの生成に割り当てることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、メモリセルの微細化および多値化が進んでいる。メモリセルが微細になり、および／または、メモリセルが多値データを記憶するようになると、データの書込み時にワード線に印加する電圧の種類が３種類以上に増大する。例えば、従来においてもデータ書込み時において、選択ワード線および非選択ワード線に対してそれぞれ異なる電圧が印加されていた。しかし、近年、選択ワード線に近接した非選択ワード線の電圧と選択ワード線から離隔した非選択ワード線の電圧とを相違させることも考えられている。さらに、選択ワード線よりもソース側にある非選択ワード線の電圧と選択ワード線よりもビット線側にある非選択ワード線の電圧とを相違させることも考えられている。従って、ワード線に印加される電圧の種類は、３種類以上に増大している。
【０００３】
また、上記のようにワード線に印加される電圧の種類が増えると、選択ワード線の位置によって、各電圧を印加するワード線本数が変動する。各電圧を印加するワード線の数が変動することは、各電圧へ昇圧するワード線容量が変化することを意味する。従って、チャージポンプがワード線を各電圧に昇圧させる時間が書込みアドレスに依存して変動してしまう。書込み動作ごとにワード線の立ち上がり時間が変動すると、書込み後のメモリセルの電気的特性（例えば、閾値電圧）がアドレスによって変わってしまう。メモリセルの電気的特性のばらつきは、特に多値メモリにおいて不利となる。
【０００４】
さらに、各電圧についてチャージポンプの駆動能力をワード線の最大容量に適合させた場合、該当チャージポンプ負荷がワード線最小容量のときに、ワード線の電圧が発振してしまうおそれもある。これは、ワード線の容量（負荷）に対して、チャージポンプの昇圧能力（電流駆動能力）が大きすぎると、チャージポンプがワード線の電圧を一定電圧に収束させることができなくなってしまうからである。
【０００５】
さらに、各電圧についてチャージポンプの駆動能力をワード線の最大容量に適合させた場合、チャージポンプのレイアウト面積が大きくなり、メモリチップの微細化に不利である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２０３３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
データの書込み動作において複数の電圧をワード線に印加することができ、かつ、チャージポンプのレイアウト面積の増大を抑制しながら、チャージポンプの昇圧能力をワード線の容量に適合させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線と、少なくとも１つの前記メモリセルにデータを書き込むときに、互いに電圧レベルの異なる第１〜第ｎの電圧（ｎは２以上の整数）のいずれかを前記複数のワード線に印加する複数のチャージポンプと、前記第１〜第ｎの電圧から前記複数のワード線に印加される電圧を選択する印加電圧選択部と、前記第１〜第ｎの電圧のそれぞれについて各前記第１〜第ｎの電圧が印加される前記ワード線の本数を格納するワード線数レジスタと、前記第１〜第ｎの電圧ごとの前記ワード線の本数と前記第１〜第ｎの電圧のそれぞれに対して割り当てられる前記チャージポンプの個数との対応関係を示す対応テーブルを格納する記憶部と、前記第１〜第ｎの電圧ごとの前記ワード線の本数に応じて前記対応テーブルに基づいて前記複数のチャージポンプを前記第１〜第ｎの電圧のそれぞれの生成に割り当てる生成電圧選択部とを備え、
前記チャージポンプは、それぞれ前記生成電圧選択部によって割り当てられた前記第１〜第ｎの電圧のいずれかの電圧を生成することを特徴とする。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、データの書込み動作において複数の電圧をワード線に印加することができ、かつ、チャージポンプのレイアウト面積の増大を抑制しながら、チャージポンプの昇圧能力をワード線の容量に適合させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】ワード線ＷＬ２のメモリセルにデータを書き込むときのメモリセルアレイの概念図。
【図３】種々のワード線ＷＬの電圧を生成するワード線電圧生成回路ＶＧの構成を示すブロック図。
【図４】Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮの構成を示すブロック図。
【図５】第１の実施形態によるＮＡＮＤ型フラッシュメモリの動作を示すタイミング図。
【図６】本発明に係る第２の実施形態に従ったＶｐａｓｓ生成部ＶｐａｓｓＧＥＮの構成を示すブロック図。
【図７】第２の実施形態によるメモリの動作を示すタイミング図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。二つのメモリセルアレイ１ｔおよび１ｃが、センスアンプＳ／Ａの両側に配置されており、該センスアンプＳ／Ａを共有している。メモリセルアレイ１ｔおよび１ｃは、マトリクス状に二次元配置された複数のメモリセルＭＣを含んでいる。各メモリセルＭＣは、多値レベルデータ（２ビット以上のデータ）を格納することができる多値メモリである。
【００１３】
複数のワード線ＷＬが、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続され、あるいは、メモリセルＭＣのゲートそのものとしての機能を兼ねている。複数のビット線ＢＬ、ｂＢＬが、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬ、ｂＢＬは、ペアを成し、それぞれセンスアンプＳ／Ａの左右（あるいは上下）に設けられている。ワード線ＷＬとビット線ＢＬ、ｂＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向およびカラム方向は便宜上の呼称であり、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１４】
ビット線対ＢＬは、センスアンプＳ／Ａの両側に延伸しており、オープンビット線構成を成している。しかし、本実施形態は、オープンビット線構成に限定されず、他のビット線構成（例えば、フォールデッド（Folded）ビット線構成）を有してもよい。
【００１５】
ロウデコーダＲＤは、複数のワード線ＷＬのうち特定のワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。
【００１６】
カラムデコーダＣＤは、複数のカラムのうち特定のカラムのビット線ＢＬを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線へ電位を印加するためにカラムゲートＣＧＴを制御することによって、ＤＱバッファＤＱＢへセンスアンプＳ／Ａからデータを読み出し、あるいは、ＤＱバッファＤＱＢのデータをセンスアンプＳ／Ａへ書き込む。センスアンプＳ／Ａは、ＤＱバッファＤＱＢを介してデータをメモリの外部へ読み出すことができる。あるいは、センスアンプＳ／Ａは、ＤＱバッファＤＱＢを介してメモリ外部からのデータをメモリセルへ書き込むことができる。
【００１７】
アドレス信号Ａｄｄは、アドレスバッファＡＢを介し、アドレスレジスタＡＲに保持され、ロウデコーダＲＤおよびカラムデコーダＣＤに供給される。
【００１８】
メモリの動作モードを決定するコマンドＣＭＤは、チップ外部から供給された後、コマンドデコーダＣＭＤＤでデコードされ、コントローラＣＮＴに供給される。コントローラＣＮＴは、データ読出し、データ書込みおよびデータ消去のシーケンス制御を行う。
【００１９】
動作モードに応じて種々の電圧をビット線ＢＬおよびワード線ＷＬに印加するために、ロウデコーダＲＤ、ワード線ドライバＷＬＤ、カラムデコーダＣＤおよびカラム選択線ドライバＣＳＬＤは、種々の電圧Ｖｐｐを必要とする。電圧Ｖｐｐは、例えば、書込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、ベリファイ電圧Ｖｖｆ、読出し電圧Ｖｒｅａｄ、接地電位ＧＮＤ等を含む。データ書込み時に非選択ワード線に印加されるパス電圧Ｖｐａｓｓは、上述のようにメモリセルの微細化および多値化に伴い、複数種類の電圧Ｖｐａｓｓ１、Ｖｐａｓｓ２等を含むことがある。このように、種々の電圧を生成するために電圧制御回路ＶＧが設けられている。電圧生成回路ＶＧも、コントローラＣＮＴによって制御される。
【００２０】
図２は、ワード線ＷＬ２のメモリセルにデータを書き込むときのメモリセルアレイの概念図である。ＮＡＮＤ型フラッシュメモリは、直列に接続された複数のメモリセルＭＣから構成された複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、ドレイン側選択ゲートＳＧＤを介してビット線ＢＬのいずれかに接続されており、ソース側選択ゲートＳＧＳを介してソース電位に接続されている。メモリセルＭＣのコントロールゲートは、ワード線ＷＬのいずれかに接続されている。
【００２１】
図２では、ワード線は、ＷＬ０〜ＷＬ６３の６４本表示されている。さらに、ドレイン側選択ゲートＳＧＤおよびソース側ゲートＳＧＳの各ゲート電極に接続されたワード線ＷＬｓｇｄおよびＷＬｓｇｓが表示されている。カッコ内の参照符号は、データ書込み時に各ワード線に印加される電圧を示している。
【００２２】
ここで、選択ワード線ＷＬ２には、プログラム電圧Ｖｐｇｍが印加されている。選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ１およびＷＬ３には、パス電圧Ｖｐａｓｓ１が印加されている。選択ワード線ＷＬ２に隣接せず、かつ、選択ワード線ＷＬ２のドレイン側（ビット線側）にある非選択ワード線ＷＬ４〜ＷＬ６２には、パス電圧Ｖｐａｓｓ３が印加されている。選択ワード線ＷＬ２に隣接せず、かつ、選択ワード線ＷＬ２のソース側にある非選択ワード線ＷＬ０には、パス電圧Ｖｐａｓｓ２が印加されている。ドレイン側ワード線ＷＬｓｇｄに最も近い非選択ワード線ＷＬ６３には、電圧Ｖｗｌ６３が印加されている。例えば、電圧Ｖｗｌ６３は昇圧の必要のない電圧である。
【００２３】
電圧Ｖｐａｓｓ３を印加するワード線の本数および電圧Ｖｐａｓｓ２を印加するワード線の本数は、選択ワード線の位置（アドレス）によって大きく変わる。例えば、ワード線ＷＬ２が書込み時に選択された場合、電圧Ｖｐａｓｓ２は、ワード線ＷＬ０のみに印加され、電圧Ｖｐａｓｓ３はＷＬ４〜ＷＬ６２までの５８本のワード線に印加される。また、ワード線ＷＬ３０が選択ワード線である場合には、電圧Ｖｐａｓｓ２は、ワード線ＷＬ０〜ＷＬ２８までの２９本のワード線に印加され、電圧Ｖｐａｓｓ３はＷＬ３２〜ＷＬ６２までの３０本のワード線に印加される。このように、各電圧の負荷容量は、選択ワード線の位置（アドレス）に依存して大きく変化する。これに伴い、各電圧まで昇圧するために必要なチャージポンプの電流駆動能力も、選択ワード線のアドレスに依存して大きく変化する。なお、この電圧印加方法は一例に過ぎない。ワード線ＷＬへの電圧印加方法は、この例に限定されず、他の印加方法であってもよい。
【００２４】
プログラム電圧Ｖｐｇｍは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３よりも高い電圧である。例えば、データ“０”を書き込む場合、即ち、メモリセルＭＣの閾値電圧を高くする場合、選択メモリセルＭＣに接続されたビット線には接地電位を印加する。これにより、選択ワード線ＷＬ２の電圧ＶｐｇｍとメモリセルＭＣのチャネルの電位（ＧＮＤ）との電位差により電子を浮遊ゲートに注入する。
【００２５】
データ“１”を維持する場合、即ち、閾値電圧を消去状態のまま保持する場合、選択メモリセルＭＣに接続されたビット線を接地電位よりも高い電圧Ｖｄｄに充電した後、ビット線をフローティング状態にする。その後、ワード線にＶｐｇｍ、およびＶｐａｓｓを印加すると、ワード線とメモリセルのチャネルとの容量結合により、選択メモリセルＭＣのチャネル部の電位は、ＶｄｄからＶｐｇｍへと接近する。その結果、選択ワード線と選択メモリセルのチャネル部との電位差が比較的小さくなり、選択メモリセルの浮遊ゲートに電子が注入されない。従って、メモリセルＭＣの消去状態は維持され、メモリセルＭＣの閾値電圧は変動しない。
【００２６】
このとき、Ｖｐａｓｓ１〜Ｖｐａｓｓ３が高いほど、ビット線とメモリセルＭＣとの容量結合が大きくなるので好ましい。一方、Ｖｐａｓｓ１〜Ｖｐａｓｓ３が高すぎると、非選択ワード線Ｖｐａｓｓとチャネル部との電位差により非選択メモリセルにデータが誤って書き込まれるおそれがある。従って、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３は、微調整をすることがメモリの信頼性上好ましい。
【００２７】
図３は、種々のワード線ＷＬの電圧を生成する電圧生成回路ＶＧの構成を示すブロック図である。電圧生成回路ＶＧは、複数の電圧Ｖｐｇｍ、Ｖｐａｓｓ１〜Ｖｐａｓｓ３、Ｖｗｌ６３等からワード線ＷＬｉ（ｉは、０〜６３の整数）に印加される電圧を選択する印加電圧選択回路ＶＳＥＬと、Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮと、印加電圧選択回路ＶＳＥＬおよびＶｐａｓｓ生成回路ＶｐａｓｓＧＥＮ等を制御する制御部ＣＮＴとを備えている。
【００２８】
印加電圧選択回路ＶＳＥＬは、ゲート電圧マルチプレクサＶＧＭＵＸｉと、ワード電圧レジスタＶＷＬＲＥＧｉとを備えている。ゲート電圧マルチプレクサＶＧＭＵＸｉは、各ワード線ＷＬｉに対応して設けられ、対応するワード線ＷＬｉと種々の電圧との間に接続された複数のスイッチＳＷｗｌを有する。これにより、各ゲート電圧マルチプレクサＶＧＭＵＸｉは、対応するワード線ＷＬｉに複数の電圧のいずれかを選択的に印加することができる。ワード電圧レジスタＶＷＬＲＥＧｉは、各ワード線ＷＬｉおよび各ゲート電圧マルチプレクサＶＧＭＵＸｉに対応して設けられ、ゲート電圧マルチプレクサＶＧＭＵＸ０〜ＶＧＭＵＸ６３のそれぞれが選択する電圧の情報を保持している。ワード電圧レジスタＶＷＬＲＥＧｉは、この電圧情報に従った信号ＲＥＧＯＵＴをゲート電圧マルチプレクサＶＧＭＵＸｉへ出力する。
【００２９】
ゲート電圧マルチプレクサＶＧＭＵＸｉは、スイッチＳＷｗｌのいずれかを信号ＲＥＧＯＵＴによってオン状態にし、これにより、電圧設定レジスタＶＳＲＥＧで設定された電圧をワード線ＷＬｉへ印加することができる。
【００３０】
Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を生成し、各ゲート電圧マルチプレクサＶＧＭＵＸｉへパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を供給するように構成されている。Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮの詳細な構成は、図４を参照して後述する。
【００３１】
制御部ＣＮＴは、アドレスＡｄｄおよびコマンドＣＯＭを受けて、ワード線電圧生成回路ＶＧおよびＶｐａｓｓ生成回路ＶｐａｓｓＧＥＮを制御する。制御部ＣＮＴは、図１に示す制御部ＣＮＴであってもよく、図１に示す制御部ＣＮＴとは個別に設けられてもよい。制御ＣＮＴは、アドレスレジスタＡｄｄＲＥＧと、電圧設定レジスタＶＳＲＥＧと、メモリシーケンス制御部ＭＳＣＮＴと、オシレータＯＳＣと、コマンドレジスタＣＯＭＲＥＧとを備えている。
【００３２】
アドレスレジスタＡｄｄＲＥＧは、データの書込み時に外部からの受け取ったアドレス信号Ａｄｄを格納する。アドレスレジスタＡｄｄＲＥＧは、図１に示すアドレスレジスタＡＲと一体であってもよく、個別に設けられてもよい。電圧設定レジスタＶＳＲＥＧは、アドレスＡｄｄに応じてデータの書込み対象である選択ワード線およびその他の非選択ワード線に印加する電圧を設定し、その電圧情報を保持する。例えば、電圧設定レジスタＶＳＲＥＧは、選択ワード線ＷＬ２に印加する電圧をＶｐｇｍに設定し、非選択ワード線ＷＬ１、ＷＬ３に印加する電圧をＶｐａｓｓ１に設定し、非選択ワード線ＷＬ０に印加する電圧をＶｐａｓｓ２に設定し、非選択ワード線ＷＬ３〜ＷＬ６２に印加する電圧をＶｐａｓｓ３に設定し、ワード線ＷＬ６３に印加する電圧をＶｗｌ６３に設定する。
【００３３】
コマンドレジスタＣＯＭＲＥＧは、書込み、読出しあるいは消去に関する動作のコマンドを外部から受け取り、そのコマンドを保持する。オシレータＯＳＣは、メモリシーケンス制御部ＭＳＣＮＴ等の各要素の動作を同期させるクロックＣＬＫを生成する。
【００３４】
メモリシーケンス制御部ＭＳＣＮＴは、ワード線数レジスタＷＬＮＵＭＲＥＧと、チャージポンプ数レジスタＰＮＵＭＲＥＧと、記憶部ＳＴＲとを含む。メモリシーケンス制御部ＭＳＣＮＴは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれについて、それらの電圧が印加されるワード線の本数をカウントする。ワード線数レジスタＷＬＮＵＭＲＥＧは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれについて、メモリシーケンス制御部ＭＳＣＮＴがカウントしたワード線の本数を格納する。記憶部ＳＴＲは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとのワード線の本数とそれらの電圧のそれぞれに対して割り当てられるチャージポンプ（図４参照）の個数との対応関係を示す対応テーブルを格納する。対応テーブルは、組合せ回路で実現可能である。チャージポンプ数レジスタＰＮＵＭＲＥＧは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれに割り当てられたチャージポンプ数をカウントするために設けられている。
【００３５】
パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとのワード線の本数は、メモリシーケンス制御部ＭＳＣＮＴがワード電圧レジスタＶＷＬＲＥＧｉに格納される各電圧の情報をカウントすることによって判明する。例えば、図２に示す具体例では、電圧Ｖｐａｓｓ１が印加されるワード線数は２であり、電圧Ｖｐａｓｓ２が印加されるワード線数は１であり、電圧Ｖｐａｓｓ３が印加されるワード線数は５８である。対応テーブルは、チャージポンプの駆動能力とワード線の容量とを考慮して作成し、予め記憶部ＳＴＲに格納しておく。
【００３６】
第１の実施形態では、チャージポンプＰＵＭＰｊはそれぞれ等しい電流駆動能力を有する。この場合、ワード線の駆動能力をチャージポンプＰＵＭＰｊの個数により管理することができるので、チャージポンプの割り当てが容易となる。例えば、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとのワード線の本数に応じた個数だけチャージポンプを各電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の生成に割り当てればよい。より詳細には、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に割り当てるチャージポンプの個数は、それぞれパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のワード線の本数に比例してもよい。これにより、対応テーブルが単純な構成になり、対応テーブルの容量を小さくすることができる。あるいは、対応テーブルは、単純な組合せ回路で実現できる。
【００３７】
メモリシーケンス制御部ＭＳＣＮＴは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとにワード線の本数に対応するチャージポンプの個数を、対応テーブルに基づいてチャージポンプ数レジスタＰＮＵＭＲＥＧに格納する。そして、メモリシーケンス制御部ＭＳＣＮＴは、チャージポンプ数レジスタＰＮＵＭＲＥＧに格納されたチャージポンプ数に従ってチャージポンプをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかに割り当てる。より詳細には、メモリシーケンス制御部ＭＳＣＮＴは、複数のチャージポンプをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれの生成に割り当てるために生成電圧選択信号ＰＵＭＰｊＳＥＬをＶｐａｓｓ生成回路ＶｐａｓｓＧＥＮに送る。尚、第１の実施形態では、各チャージポンプＰＵＭＰｊの駆動能力は等しいので、チャージポンプ数レジスタＰＮＵＭＲＥＧは、各チャージポンプＰＵＭＰｊを区別することなく、その個数の情報のみ格納すれば足りる。
【００３８】
図４は、Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮの構成を示すブロック図である。Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮは、リミッタＬＩＭ１〜ＬＩＭ３と、生成電圧選択部ＧＶＳＥＬと、チャージポンプＰＵＭＰｊとを含む。ここで、ｊは、パス電圧の種類数よりも大きな整数であり、かつ、ワード線数より小さい整数である。なお、ワード線の総数およびチャージポンプの総数は、必ずしも一致せず、ワード線の容量およびチャージポンプの駆動能力によって決定される。
【００３９】
リミッタＬＩＭ１〜ＬＩＭ３は、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の種類数と同数だけ設けられている。リミッタＬＩＭ１〜ＬＩＭ３は、複数のチャージポンプＰＵＭＰｊの昇圧レベルをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかに決定する駆動信号ＰＵＭＰＯＮ１〜ＰＵＭＰＯＮ３を生成電圧選択部ＧＶＳＥＬへ送信する。より詳細には、リミッタＬＩＭ１〜ＬＩＭ３は、Ｖｐａｓｓ生成回路ＶｐａｓｓＧＥＮの出力電圧ＯＵＴ（Ｖｐａｓｓ１）〜ＯＵＴ（Ｖｐａｓｓ３）のフィードバックをそれぞれ受け、出力電圧ＯＵＴ（Ｖｐａｓｓ１）〜ＯＵＴ（Ｖｐａｓｓ３）をそれぞれパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に収束させるようにチャージポンプＰＵＭＰｊをオン／オフ制御する。例えば、出力電圧ＯＵＴ（Ｖｐａｓｓ１）がパス電圧Ｖｐａｓｓ１よりも閾値以上小さい場合、リミッタＬＩＭ１は、駆動信号ＰＵＭＰＯＮ１を活性化させて、チャージポンプＰＵＭＰ１を動作させる。一方、出力電圧ＯＵＴ（Ｖｐａｓｓ１）がパス電圧Ｖｐａｓｓ１よりも閾値以上大きい場合、リミッタＬＩＭ１は、駆動信号ＰＵＭＰＯＮ１を非活性化させて、チャージポンプＰＵＭＰ１を停止させる。これにより、出力電圧ＯＵＴ（Ｖｐａｓｓ１）は、パス電圧Ｖｐａｓｓ１から閾値以上乖離しないように維持される。
【００４０】
生成電圧選択部ＧＶＳＥＬは、生成電圧選択信号ＰＵＭＰｊＳＥＬに従って、複数のチャージポンプＰＵＭＰｊをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれの生成に割り当てる。即ち、生成電圧選択部ＧＶＳＥＬは、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３についてのワード線数に応じて、対応テーブルに基づいた個数のチャージポンプＰＵＭＰｊをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のそれぞれの生成に割り当てる。
【００４１】
チャージポンプＰＵＭＰｊは、電源電圧を昇圧し、それぞれ生成電圧選択部ＧＶＳＥＬによって割り当てられたパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかの電圧を生成する。
【００４２】
生成電圧選択部ＧＶＳＥＬは、駆動信号選択マルチプレクサＤＳＭＵＸと、昇圧電圧送信スイッチＳＷｊとを含む。駆動信号選択マルチプレクサＤＳＭＵＸは、生成電圧選択信号ＰＵＭＰｊＳＥＬに基づいて、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかに対応する駆動信号ＰＵＭＰＯＮ１〜ＰＵＭＰＯＮ３をチャージポンプＰＵＭＰｊに送る。スイッチＳＷｊは、チャージポンプＰＵＭＰｊから出力されたパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を、信号ＰＵＭＰｊＳＥＬに基づいて印加電圧選択部ＶＳＥＬへ送る。より詳細には、スイッチＳＷｊは、信号ＰＵＭＰｊＳＥＬに基づいてパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかの電圧に切り替える。
【００４３】
このように本実施形態によるメモリは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を印加するワード線ＷＬｉの本数に従って、複数のチャージポンプＰＵＭＰｊのそれぞれをパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の生成に割り当てることができる。これにより、本実施形態は、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３について、チャージポンプの駆動能力をワード線の容量に適合させることができる。その結果、余分なチャージポンプを省略し、ワード線の立ち上がり時間およびメモリセルの電気的特性のばらつきを抑制することができる。
【００４４】
また、チャージポンプの駆動能力がワード線の容量に適合しているので、本実施形態によるメモリは、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の微調整が可能であり、信頼性上好ましい。
【００４５】
尚、チャージポンプＰＵＭＰｊの割り当ては、書込みシーケンスごとに実行される。１回の書込みシーケンスは、複数の書込み動作および複数のベリファイ動作で構成されている。１回の書込みシーケンスにおいて、書込み動作およびベリファイ動作は、ベリファイ動作においてパスするまで（選択メモリセルにデータが書き込まれるまで）選択ワード線の電圧Ｖｐｇｍをステップさせながら繰り返し実行される。そして、ベリファイ動作においてパスした（選択メモリセルにデータが書き込まれた）時点で、１回の書込みシーケンスが終了する。１書込みシーケンス内では、選択ワード線のアドレスおよび非選択ワード線のアドレスは変わらない。従って、本実施形態によるチャージポンプＰＵＭＰｊの割り当ては、１回の書込みシーケンスに対して１回実行されればよい。
【００４６】
図５は、第1の実施形態によるＮＡＮＤ型フラッシュメモリの動作を示すタイミング図である。図５に示す動作は、各書込みシーケンスの最初に実行されるチャージポンプＰＵＭＰｊの割り当て動作である。ＮＡＮＤ型フラッシュメモリの各要素は、図５に示すようにクロック信号ＣＬＫに基づいて動作する。
【００４７】
ＰＨＡＳＥ１では、各ワード線ＷＬｉに印加する電圧を設定し、各電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を印加するワード線の本数をカウントする。
【００４８】
より詳細には、ｔ１において、図３に示すワード電圧レジスタＶＷＬＲＥＧｉの設定可能状態にするために、セット信号ＶＷＬＲＥＧ＿ＳＥＴを活性状態にする。これにより、ワード電圧レジスタＶＷＬＲＥＧｉはそれぞれ設定可能な状態になる。
【００４９】
メモリシーケンス制御部ＭＳＣＮＴは、電圧設定レジスタＶＳＲＥＧに格納された各ワード線ＷＬｉに印加する電圧情報に基づいてワード電圧レジスタＶＷＬＲＥＧｉの設定を実行する。例えば、図２の例では、メモリシーケンス制御部ＭＳＣＮＴは、ゲート電圧マルチプレクサＶＧＭＵＸ０が電圧Ｖｐａｓｓ２をワード線ＷＬ０に印加するようにワード電圧レジスタＶＷＬＲＥＧ０を設定し、ゲート電圧マルチプレクサＶＧＭＵＸ１が電圧Ｖｐａｓｓ１をワード線ＷＬ１に印加するようにワード電圧レジスタＶＷＬＲＥＧ１を設定し、ゲート電圧マルチプレクサＶＧＭＵＸ２が電圧Ｖｐｇｍをワード線ＷＬ２に印加するようにワード電圧レジスタＶＷＬＲＥＧ２を設定する。メモリシーケンス制御部ＭＳＣＮＴは、他のワード電圧レジスタＶＷＬＲＥＧ３〜ＶＷＬＲＥＧ６３についても同様に設定する。
【００５０】
メモリシーケンス制御部ＭＳＣＮＴは、ワード電圧レジスタＶＷＬＲＥＧｉの設定と同時に、ワード線数レジスタＷＬＮＵＭＲＥＧに格納された各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のワード線数をカウントアップする。例えば、図２の例において、電圧Ｖｐａｓｓ２をワード線ＷＬ０に印加するようにワード電圧レジスタＶＷＬＲＥＧ０が設定された場合、メモリシーケンス制御部ＭＳＣＮＴは、パス電圧Ｖｐａｓｓ２のワード線数を１だけインクリメントし、その数をワード線数レジスタＷＬＮＵＭＲＥＧに格納する。電圧Ｖｐａｓｓ１をワード線ＷＬ１に印加するようにワード電圧レジスタＶＷＬＲＥＧ１が設定された場合、メモリシーケンス制御部ＭＳＣＮＴは、パス電圧Ｖｐａｓｓ１のワード線数を１だけインクリメントし、その数をワード線数レジスタＷＬＮＵＭＲＥＧに格納する。同様な動作を全てのワード電圧レジスタＶＷＬＲＥＧｉについて繰り返すことによって、ワード線数レジスタＷＬＮＵＭＲＥＧは、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を印加するワード線数を、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に関連付けて格納することができる。図５に示す例では、電圧Ｖｐａｓｓ１は１０本のワード線に印加され、電圧Ｖｐａｓｓ２は３０本のワード線に印加され、電圧Ｖｐａｓｓ３は２０本のワード線に印加される。
【００５１】
尚、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとのワード線の本数は、基本的に、選択ワード線を決定するアドレスＡｄｄによって決まる。従って、ＰＨＡＳＥ１は、アドレスＡｄｄが入力された直後にすぐに実行してもよい。これにより、書込みシーケンスの期間を短縮させることができる。
【００５２】
次に、ＰＨＡＳＥ２では、メモリシーケンス制御部ＭＳＣＮＴは、対応テーブルを参照して、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に対応するワード線数に基づいて、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に割り当てるチャージポンプＰＵＭＰｊの数を決定する。メモリシーケンス制御部ＭＳＣＮＴは、その数をパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３ごとにチャージポンプ数レジスタＰＮＵＭＲＥＧに格納する。チャージポンプ数レジスタＰＮＵＭＲＥＧは、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３を生成するチャージポンプ数を、各パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に関連付けて格納することができる。
【００５３】
図５に示す例では、チャージポンプ数は、各パス電圧を印加するワード線数に比例している。１０本のワード線に印加される電圧Ｖｐａｓｓ１を生成するチャージポンプの個数は１個である。３０本のワード線に印加される電圧Ｖｐａｓｓ２を生成するチャージポンプの個数は３個である。２０本のワード線に印加される電圧Ｖｐａｓｓ３を生成するチャージポンプの個数は２個である。
【００５４】
メモリシーケンス制御部ＭＳＣＮＴは、１つのチャージポンプを或る電圧に割り当てるごとに、その電圧に対応するチャージポンプ数を１だけデクリメントする。そして、チャージポンプ数レジスタＰＮＵＭＲＥＧに格納された全ての電圧に対応するチャージポンプ数がゼロになったときに、チャージポンプＰＵＭＰｊの割り当て作業は終了する。
【００５５】
より詳細には、ｔ３において、ＧＶＳＥＬ設定信号ＧＶＳＥＬ＿ＳＥＴが活性化され、生成電圧選択部ＧＶＳＥＬが設定可能な状態になる。
【００５６】
そして、ｔ４において、チャージポンプＰＵＭＰ０が電圧Ｖｐａｓｓ１を生成するように信号ＰＵＭＰ０ＳＥＬが設定されると、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のＶｐａｓｓ１に対応するチャージポンプ数が１だけデクリメントされ、その結果Ｖｐａｓｓ１に対応するチャージポンプ数は０になる。これにより、チャージポンプＰＵＭＰ０が電圧Ｖｐａｓｓ１の生成に割り当てられ、かつ、電圧Ｖｐａｓｓ１の生成への割り当ては終了する。
【００５７】
次に、ｔ５において、チャージポンプＰＵＭＰ１が電圧Ｖｐａｓｓ２を生成するように信号ＰＵＭＰ１ＳＥＬが設定されると、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のＶｐａｓｓ２に対応するチャージポンプ数が１だけデクリメントされ、その結果Ｖｐａｓｓ２に対応するチャージポンプ数は２になる。これにより、チャージポンプＰＵＭＰ１が電圧Ｖｐａｓｓ２の生成に割り当てられる。これを繰り返し、全パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３に対応するチャージポンプ数が総て０になったときに、チャージポンプＰＵＭＰｊの割り当て作業は終了する。このように、第１の実施形態では、各チャージポンプＰＵＭＰｊの駆動能力が等しいので、チャージポンプの駆動能力をチャージポンプの数で管理することができる。
【００５８】
チャージポンプＰＵＭＰｊは、各々が割り当てられたパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３のいずれかを生成する。例えば、図４に示す生成電圧選択部ＧＶＳＥＬは、生成電圧選択信号ＰＵＭＰ０ＳＥＬに従って駆動信号ＰＵＭＰＯＮ１をチャージポンプＰＵＭＰ０へ選択的に送信する。チャージポンプＰＵＭＰ０は、生成電圧選択信号ＰＵＭＰ０ＳＥＬに従って電源電圧を電圧Ｖｐａｓｓ１まで昇圧し、電圧Ｖｐａｓｓ１を出力する。生成電圧選択部ＧＶＳＥＬのスイッチＳＷ０は、生成電圧選択信号ＰＵＭＰ０ＳＥＬに従ってチャージポンプＰＵＭＰ０の電圧Ｖｐａｓｓ１をＯＵＴ（Ｖｐａｓｓ１）として出力するように切り替える。
【００５９】
その後、選択ワード線の電圧Ｖｐｇｍをステップアップさせながら、書込み動作およびベリファイ動作を繰り返し実行する。選択メモリセルへの書込みが終了すると、次の書込みシーケンスの開始時に、チャージポンプＰＵＭＰｊの割り当てを再度実行する。
【００６０】
このように第１の実施形態によれば、各書込みシーケンスにおいて、各パス電圧ごとにチャージポンプＰＵＭＰｊの駆動能力をワード線の容量に適合させることができる。これにより、本実施形態は、データの書込み動作において、ワード線の立ち上がり時間およびメモリセルの電気的特性のばらつきを抑制することができる。
【００６１】
また、本実施形態では、各書込みシーケンスごとに、各パス電圧に対するチャージポンプＰＵＭＰｊの割り当てを変更することができる。従って、余分なチャージポンプを設ける必要が無いので、チャージポンプのレイアウト面積の増大を抑制することができる。
【００６２】
従来においては、最大のワード線容量（ほぼ総てのワード線ＷＬｉの容量の和）を考慮して、各パス電圧について多くのチャージポンプを配置する必要があった。例えば、ワード線数が６４の場合、チャージポンプは、１本のワード線の容量Ｃｗｌの６４倍の容量（６４×Ｃｗｌ）を駆動できるように設定されていた。尚且つ、パス電圧のそれぞれについて、大きな駆動能力を有するチャージポンプあるいは多くのチャージポンプを設置する必要があった。従って、実際には、選択ワード線の位置（アドレス）によって或るパス電圧を印加するワード線数が少ない場合、余分なチャージポンプが生じてしまう。あるいは、チャージポンプの駆動能力がワード線の容量に対して大きすぎて、パス電圧が発振してしまうおそれがあった。
【００６３】
これに対し、本実施形態では、各書込みシーケンスにおいて、各パス電圧ごとにチャージポンプ数（即ち、チャージポンプの駆動能力）をワード線の容量に適合させるので、本実施形態は、チャージポンプのレイアウト面積を増大させることなく、パス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の発振も抑制できる。
【００６４】
（第２の実施形態）
第１の実施形態では、チャージポンプＰＵＭＰｊのそれぞれは等しい電流駆動能力を有していた。第２の実施形態は、チャージポンプＰＵＭＰｊの電流駆動能力が異なる形態である。チャージポンプの駆動能力を相違させるためには、チャージポンプの内部のキャパシタ（図示せず）の容量を変更すればよい。
【００６５】
図２の例では、パス電圧Ｖｐａｓｓ１を印加するワード線数は、ワード線ＷＬ０が選択ワード線になった場合に１本となるが、通常は、高々２本である。従って、パス電圧Ｖｐａｓｓ１を印加するワード線数は、さほど変動しない。これに対し、パス電圧Ｖｐａｓｓ２を印加するワード線数およびＶｐａｓｓ３を印加するワード線数は、選択ワード線の位置（アドレス）によって大きく変動する。尚且つ、パス電圧Ｖｐａｓｓ２を印加するワード線数またはＶｐａｓｓ３を印加するワード線数は、パス電圧Ｖｐａｓｓ１を印加するワード線数に比べて非常に多い。図２の例では、５９本のワード線ＷＬに、パス電圧Ｖｐａｓｓ２またはＶｐａｓｓ３のいずれかが印加される。即ち、実際の書込み動作では、多くのワード線ＷＬｉに同一のパス電圧Ｖｐａｓｓ２（またはＶｐａｓｓ３）が印加される。よって、駆動能力の大きなチャージポンプおよび駆動能力の小さなチャージポンプを設けることによって、チャージポンプ数を減らすことができる。例えば、駆動能力の小さなチャージポンプは、パス電圧Ｖｐａｓｓ１の生成に用い、駆動能力の大きなチャージポンプは、パス電圧Ｖｐａｓｓ２および／またはＶｐａｓｓ３の生成に用いることが考えられる。このようにチャージポンプ数を減らすことによって、その分、駆動信号選択マルチプレクサＤＳＭＵＸの個数およびスイッチＳＷｊの個数も減らすことができる。即ち、チャージポンプ数を減らすことによって、生成電圧選択部ＧＶＳＥＬの構成を簡略化することができる。
【００６６】
図６は、本発明に係る第２の実施形態に従ったＮＡＮＤ型フラッシュメモリのＶｐａｓｓ生成部ＶｐａｓｓＧＥＮの構成を示すブロック図である。図６のＶｐａｓｓＧＥＮは、チャージポンプＰＵＭＰ０、ＰＵＭＰ１の駆動能力において、図４に示すＶｐａｓｓＧＥＮのそれらと異なる。図６のＶｐａｓｓＧＥＮのその他の構成は、図４に示すＶｐａｓｓＧＥＮの対応する構成と同様でよい。
【００６７】
図６において、チャージポンプＰＵＭＰ０、ＰＵＭＰ１の駆動能力は、チャージポンプＰＵＭＰ２の駆動能力に対して２倍である。従って、例えば、チャージポンプＰＵＭＰ２は、パス電圧Ｖｐａｓｓ１の生成に用い、チャージポンプＰＵＭＰ０、ＰＵＭＰ１はパス電圧Ｖｐａｓｓ２および／またはＶｐａｓｓ３の生成に用いることができる。
【００６８】
この場合、チャージポンプ数レジスタＰＮＵＭＲＥＧは、チャージポンプＰＵＭＰｊの個数の情報だけでなく、各チャージポンプＰＵＭＰｊの駆動能力の情報をも格納する。例えば、チャージポンプＰＵＭＰ２の駆動能力の情報を“１”とし、チャージポンプＰＵＭＰ０およびＰＵＭＰ１の駆動能力の情報を“２”とする。そして、メモリシーケンス制御部ＭＳＣＮＴは、ＰＨＡＳＥ２のチャージポンプの割り当て時に、各チャージポンプＰＵＭＰｊの駆動能力の情報に基づいて、チャージポンプＰＵＭＰｊの個数をデクリメントする。
【００６９】
第２の実施形態のその他の構成は、第１の実施形態のその他の構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態は、メモリのチップ面積をさらに小さくすることができる。
【００７０】
図７は、第２の実施形態によるメモリの動作を示すタイミング図である。第２の実施形態によるメモリの動作は、基本的に第１の実施形態によるメモリの動作と同様である。ただし、上述のように第２の実施形態によるメモリでは、ＰＨＡＳＥ２において、メモリシーケンス制御部ＭＳＣＮＴは、割り当てられたチャージポンプＰＵＭＰｊの駆動能力に応じた数値だけ、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のチャージポンプ数をデクリメントする。
【００７１】
例えば、チャージポンプＰＵＭＰ２が割り当てられた場合、メモリシーケンス制御部ＭＳＣＮＴは、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のチャージポンプ数を“１”だけデクリメントする。一方、チャージポンプＰＵＭＰ０またはＰＵＭＰ１が割り当てられた場合、メモリシーケンス制御部ＭＳＣＮＴは、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のチャージポンプ数を“２”だけデクリメントする。
【００７２】
より詳細には、ｔ４において、チャージポンプＰＵＭＰ２が電圧Ｖｐａｓｓ１を生成するように信号ＰＵＭＰ２ＳＥＬが設定されると、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のＶｐａｓｓ１に対応するチャージポンプ数が１だけデクリメントされる。これにより、チャージポンプＰＵＭＰ２が電圧Ｖｐａｓｓ１の生成に割り当てられる。
【００７３】
ｔ５において、チャージポンプＰＵＭＰ１が電圧Ｖｐａｓｓ２を生成するように信号ＰＵＭＰ１ＳＥＬが設定されると、チャージポンプ数レジスタＰＮＵＭＲＥＧ内のＶｐａｓｓ２に対応するチャージポンプ数が２だけデクリメントされる。これは、チャージポンプＰＵＭＰ１がＰＵＭＰ２の２倍の駆動能力を有するからである。これにより、チャージポンプＰＵＭＰ１が電圧Ｖｐａｓｓ２の生成に割り当てられる。
【００７４】
第２の実施形態によるメモリのその他の動作は、第１の実施形態のメモリの対応する動作と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。また、第２の実施形態は、チャージポンプの総数が少ないので、チャージポンプＰＵＭＰｊのレイアウト面積小さくなるという効果が得られる。さらに、第２の実施形態は、チャージポンプの総数が少ないので、チャージポンプＰＵＭＰｊを各パス電圧に割り当てる時間（ＰＨＡＳＥ１）が短縮されるという効果も得られる。
【００７５】
以上の実施形態において、パス電圧はＶｐａｓｓ１〜Ｖｐａｓｓ３の３種類であったが、パス電圧の種類は４種類以上であってもよい。
【符号の説明】
【００７６】
ＷＬ…ワード線、ＶＧ…ワード線電圧生成回路、Ｖｐａｓｓ１〜Ｖｐａｓｓ３…パス電圧、ＶＳＥＬ…印加電圧選択回路、Ｖｐａｓ、ＧＥＮ…Ｖｐａｓｓ生成回路、ＶＧＭＵＸｉ…ゲート電圧マルチプレクサ、ＶＷＬＲＥＧｉ…ワード電圧レジスタ、ＡｄｄＲＥＧ…アドレスレジスタ、ＶＳＲＥＧ…電圧設定レジスタ、ＭＳＣＮＴ…メモリシーケンス制御部、ＯＳＣ…オシレータ、ＣＯＭＲＥＧ…コマンドレジスタ、ＷＬＮＵＭＲＥＧ…ワード線数レジスタ、ＰＮＵＭＲＥＧ…チャージポンプ数レジスタ、ＳＴＲ…記憶部、ＬＩＭ１〜ＬＩＭ３…リミッタ、ＧＶＳＥＬ…生成電圧選択部、ＰＵＭＰｊ…チャージポンプ、ＤＳＭＵＸ…駆動信号選択マルチプレクサ、ＳＷｊ…昇圧電圧送信スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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