(57)【要約】【課題】  プログラミング時間を短縮し、プログラミング電流パルスの供給時間及び大きさを調節し、このパルスを漸進的に減少させる。【解決手段】  この装置は、プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する信号発生部と、プログラミングイネーブル信号に応答して第２設定時間の間周期的にアップデートされる第１書き込み制御コードを生成し、区間制御信号に応答して第１書き込み制御コードのアップデートを活性化させる第１の制御コード発生部と、プログラミングイネーブル信号に応答して所定時間活性化される第２書き込み制御コードを生成する第２の制御コード発生部と、第１書き込み制御コードのコード組み合わせに対応する大きさの第１プログラミング電流パルスや、第２書き込み制御コードに対応する大きさの第２プログラミング電流パルスを出力するデータ書き込み部と、を含む。【選択図】  図４
2011233220.tif 000002
【特許請求の範囲】
【請求項１】
プログラミングイネーブル信号に応答して、第１設定時間の以後に活性化される区間制御信号を生成する区間制御信号発生部と、
前記プログラミングイネーブル信号に応答して、第２設定時間の間、カウンティングコードに対応して周期的にアップデートされる第１書き込み制御コードを生成するとともに、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、
前記プログラミングイネーブル信号に応答して、予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組み合わせに対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部と、
を含む半導体メモリ装置。
【請求項２】
前記第１書き込み制御コードは、前記第２書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１プログラミング電流パルスは、
初期第１パルス区間の間所定の電流値を維持して、前記第１パルス区間の以後の第２パルス区間の間、前記所定の電流値より漸進的に小さくなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１書き込み制御コード発生部は、
前記区間制御信号及びリセットパルス信号に応答して、カウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、
前記クロックイネーブル信号に応答して、クロック信号を生成するクロック発生部と、
前記プログラミングイネーブル信号、前記カウントイネーブル信号及び前記クロック信号の制御によってカウンティングされる前記カウンティングコードを生成して、前記第１書き込み制御コードとして出力するカウンタ部と、
前記カウンティングコードが所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記データ書き込み部は、
書き込みイネーブル信号に応答して、前記第１書き込み制御コード及び前記第２書き込み制御コードのコード組み合わせによって制御ノードの電圧レベルを調節する電流調節部と、
前記制御ノードの電圧レベルに対応する大きさを有する前記第１プログラミング電流パルスまたは前記第２プログラミング電流パルスを出力端で駆動する電流駆動部と、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記データ書き込み部は、
前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインで出力する選択部をさらに含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
プログラミングイネーブル信号に応答して、第１設定時間の以後に活性化される区間制御信号を生成する区間制御信号発生部と、
周期調節信号を出力する周期調節信号出力部と、
前記プログラミングイネーブル信号に応答して、第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するとともに、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させて、前記周期調節信号の制御によって前記第１書き込み制御コードのアップデート周期を調節する第１書き込み制御コード発生部と、
前記プログラミングイネーブル信号に応答して、予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組み合わせに対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部を含む半導体メモリ装置。
【請求項８】
前記第１書き込み制御コードは、前記第２書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１プログラミング電流パルスは、
初期第１パルス区間の間所定の電流値を維持して、前記第１パルス区間の以後の第２パルス区間の間前記所定の電流値より漸進的に小さくなることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第１書き込み制御コード発生部は、
前記区間制御信号及びリセットパルス信号に応答して、カウントイネーブル信号及びクロックイネーブル信号を出力する入力ラッチ部と、
前記クロックイネーブル信号及び前記周期調節信号に応答して、トグルリング周期が調節されるクロック信号を生成するクロック発生部と、
前記プログラミングイネーブル信号、前記カウントイネーブル信号及び前記クロック信号の制御によってカウンティングされるカウンティングコードを生成して、前記第１書き込み制御コードとして出力するカウンタ部と、
前記カウンティングコードが、所定の値に到達すると前記リセットパルス信号を生成するリセットパルス発生部を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記データ書き込み部は、
書き込みイネーブル信号に応答して、前記第１書き込み制御コード及び前記第２書き込み制御コードのコード組み合わせによって制御ノードの電圧レベルを調節する電流調節部と、
前記制御ノードの電圧レベルに対応する大きさを有する前記第１プログラミング電流パルスまたは前記第２プログラミング電流パルスを出力端で駆動する電流駆動部を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
前記データ書き込み部は、
前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインで出力する選択部をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
プログラミング電流パルスによるジュール熱を通してメモリセルにデータをプログラミングする半導体メモリ装置のプログラミング電流パルス生成方法において、
予定された時間の間、周期的でアップデートされる第１書き込み制御コードを生成する段階と、
前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力する段階と、を含み、
前記第１プログラミング電流パルスは、
初期第１パルス区間の間メモリセルを溶融化温度より低く、結晶化温度より高い温度に上昇させて、前記第１パルス区間の以後の第２パルス区間の間前記メモリセルを前記結晶化温度より低い温度まで漸進的に下降させることを特徴とする半導体メモリ装置のプログラミング電流パルス生成方法。
【請求項１４】
前記第１プログラミング電流パルスの前記第２パルス区間は、前記第１パルス区間より長いことを特徴とする請求項１３に記載の半導体メモリ装置のプログラミング電流パルス生成方法。
【請求項１５】
予定された時間の間活性化される第２書き込み制御コードを生成する段階と、
前記第２書き込み制御コードに応答して、前記メモリセルを前記溶融化温度より高い温度に上昇させる第２プログラミング電流パルスを出力する段階をさらに含むことを特徴とする請求項１３に記載の半導体メモリ装置のプログラミング電流パルス生成方法。
【請求項１６】
前記第１プログラミング電流パルスは、前記第２プログラミング電流パルスよりさらに長い時間の間出力されることを特徴とする請求項１５に記載の半導体メモリ装置のプログラミング電流パルス生成方法。
【請求項１７】
周期調節信号によって前記第１書き込み制御コードのアップデート周期を調節する段階をさらに含むことを特徴とする請求項１３に記載の半導体メモリ装置のプログラミング電流パルス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、プログラミング電流パルスを生成する技術に関する。
【背景技術】
【０００２】
相変化メモリ装置（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＰＣＲＡＭ）は、プログラミング電流パルスを通してメモリセルをプログラミングする不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）装置である。
【０００３】
相変化メモリ装置は、不揮発性メモリという特徴を持ちながらもランダムアクセスが可能であり、低い費用で高集積化が可能である。相変化メモリ装置は、相変化物質を用いてデータを保存するが、温度条件による相変化物質の相変化（Ｐｈａｓｅ  Ｃｈａｎｇｅ）、すなわち相変化による抵抗値の変化を利用してデータを保存する。
【０００４】
相変化物質は、温度条件によって非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）または結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）に転換されることができる物質が利用される。代表的な相変化物質は、カルコゲナイド合金（Ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）をあげることができるが、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ、Ｇｅ）、アンチモン（Ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（Ｔｅｌｌｕｒｉｕｍ、Ｔｅ）を用いたＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）が代表的なので、一般的に相変化物質を‘ＧＳＴ’と記述する。
【０００５】
相変化メモリ装置は、相変化物質（ＧＳＴ）に対する特定条件の電流または電圧印可によって発生するジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）を利用して、相変化物質の結晶状態と非晶質状態との間の可逆的な相変化を発生させる。一般的に、結晶状態は回路的にセット状態（Ｓｅｔ  Ｓｔａｔｅ）と記述され、セット状態での相変化物質は、低い抵抗値を有する金属と同じ電気的な特徴を有する。また、非晶質状態は回路的にリセット状態と記述され、リセット状態（Ｒｅｓｅｔ  Ｓｔａｔｅ）での相変化物質は、セット状態より大きい抵抗値を有する。すなわち、相変化メモリ装置は結晶状態と非晶質状態との間の抵抗値の変化を通してデータを保存し、相変化物質に流れる電流または電流の変化による電圧変化を感知して、保存されたデータを判別する。一般的にセット状態を‘０’、リセット状態を‘１’の論理レベルを有すると定義し、相変化物質は電源が遮断されてもその状態を引続き維持する。
【０００６】
一方、相変化物質の非晶質状態と結晶状態とはプログラミング電流パルスによって互いに転換されることができるが、セットプログラミング電流パルスは、メモリセルの相変化物質をセット状態に作るためのプログラミング電流であり、リセットプログラミング電流パルスは、メモリセルの相変化物質をリセット状態に作るためのプログラミング電流パルスであると定義される。
【０００７】
相変化物質は、リセットプログラミング電流パルスの供給によって、一定の時間の間、溶融化温度より高い温度で加熱した後、急速に冷却されて非晶質状態に転換される。また、相変化物質は、セットプログラミング電流パルスの供給によって、一定の時間の間結晶化温度より高く溶融化温度より低い温度で加熱した後、徐々に冷却されて結晶状態に転換される。一方、相変化物質の非晶質量（Ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）または結晶量（Ｃｒｙｓｔａｌｌｉｎｅ  ｖｏｌｕｍｅ）により抵抗値を差別化させることができるので、これを用いてマルチレベル形態のメモリセルを構成することもできる。一般的に、リセットプログラミング電流パルスは、セットプログラミング電流パルスに比べて短い時間で大きい電流を流し、セットプログラミング電流パルスは、リセットプログラミング電流パルスに比べて長い時間で小さい電流を流す。すなわち、プログラミング電流パルスの供給によって発生する特定条件のジュール熱によって相変化物質の状態を変化させる。
【０００８】
図１は一般的な相変化メモリ装置のメモリセルを表した図面である。
【０００９】
図１を参照すると、メモリセルは、セルダイオードＤ１及び相変化素子（ＧＳＴ）で構成される。
【００１０】
このように構成された相変化メモリ装置の基本的な動作を説明すると次の通りである。
【００１１】
まず、相変化素子にデータをプログラミングするための動作は、次のようになされる。
【００１２】
ワードライン（ＷＬ）が接地電圧であるローレベルで活性化され、ビットライン（ＢＬ）を通して一定の電圧が印可され始めると、セルダイオードＤ１がフォワードバイアス状態になるので、セルダイオードＤ１のアノードとカソードとの間の電圧差が臨界電圧より大きくなる時からセルダイオードＤ１がターンオンされる。この時、ビットライン、相変化素子、ワードラインの間に電流経路が生ずる。したがって、ビットラインを通して相変化素子にデータに対応するプログラミング電流パルスを供給することによって、相変化素子を結晶状態または非晶質状態に変化させる。一般的に、プログラミングするためのデータが‘１’の論理レベルを有すると、リセットプログラミング電流パルスを供給して相変化素子をリセット状態に転換させ、データが‘０’の論理レベルを有すると、セットプログラミング電流パルスを供給して相変化素子をセット状態に転換させる。非晶質状態であるリセット状態は、結晶状態であるセット状態より大きい抵抗値を有する。
【００１３】
また、相変化素子にプログラミングされたデータを検出するための動作は次のようになされる。
【００１４】
ワードラインが接地電圧であるローレベルで活性化され、ビットラインを通して一定の電圧が印可され始めると、セルダイオードＤ１がフォワードバイアス状態になるので、セルダイオードＤ１のアノードとカソードとの間の電圧差が臨界電圧より大きくなる時からセルダイオードＤ１がターンオンされる。この時、ビットライン、相変化素子、ワードラインの間に電流経路が生ずる。したがって、ビットラインを通して相変化素子に一定の電圧または一定の電流を印可すると、相変化素子の抵抗値によって流れる電流の量が異なったり、相変化素子の電圧降下の大きさが異なるので、これを用いて相変化素子に保存されたデータを判別する。すなわち、相変化素子の状態を判別する。
【００１５】
図２は、従来技術の相変化メモリ装置のデータ書き込み部に対する構成図である。
【００１６】
図２を参照すると、データ書き込み部は、電流調節部１０と、電流駆動部２０と、選択部３０とで構成される。
【００１７】
電流調節部１０は書き込みイネーブル信号ＷＤＥＮが活性化された時、セット制御信号ＳＥＴＰ及びリセット制御信号ＲＥＳＥＴＰに応答して、制御ノードＮ１の電圧レベルを調節する。この時、セット制御信号ＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ１及びリセット制御信号ＲＥＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ２の電流駆動力は、互いに異なるように設計される。また、セット制御信号ＳＥＴＰ及びリセット制御信号ＲＥＳＥＴＰは、パルス形態で入力される。
【００１８】
電流駆動部２０は、制御ノードＮ１の電圧レベルに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力端Ｎ２に駆動する。プログラミング電流パルスＩ＿ＰＧＭはセット制御信号ＳＥＴＰに対応するセットプログラミング電流パルスと、リセット制御信号ＲＥＳＥＴＰに対応するリセットプログラミング電流パルスとで区分することができる。
【００１９】
選択部３０は、電流駆動部２０から駆動されるプログラミング電流パルスＩ＿ＰＧＭを複数の選択信号ＹＳＷ＜０：３＞に対応する該当ビットラインＢＬ０〜ＢＬ３に出力する。
【００２０】
図３は、図２のデータ書き込み部から出力されるプログラミング電流パルスを表した図面である。
【００２１】
図３を参照すると、リセットプログラミング電流パルスは、短い時間で溶融化温度より高い形態で駆動され、セットプログラミング電流パルスは、リセットプログラミング電流パルスに比べて長い時間で溶融化温度より低い形態で駆動されることを確認することができる。なお、図面において、リセットプログラミング電流パルスは非晶質化パルスで図示にされており、セットプログラミング電流パルスは結晶化パルスで図示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許第５４２８５６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明は、プログラミング時間を短縮させることができる半導体メモリ装置及びプログラミング電流パルス生成方法を提供する。
【００２４】
また、本発明は、プログラミング電流パルスの供給時間及び大きさを調節することができる半導体メモリ装置及びプログラミング電流パルス生成方法を提供する。
【００２５】
また、本発明は、プログラミング電流パルスを漸進的に減少させることができる半導体メモリ装置及びプログラミング電流パルス生成方法を提供する。
【課題を解決するための手段】
【００２６】
本発明の一実施形態によると、プログラミングイネーブル信号に応答して、第１設定時間の以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して、第２設定時間の間、カウンティングコードに対応して周期的にアップデートされる第１書き込み制御コードを生成するとともに、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部を含む半導体メモリ装置が提供される。
【００２７】
また、本発明の他の実施形態によると、プログラミングイネーブル信号に応答して、第１設定時間の以後に活性化される区間制御信号を生成する区間制御信号発生部と、周期調節信号を出力する周期調節信号出力部と、前記プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するとともに、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させて、前記周期調節信号の制御によって前記第１書き込み制御コードのアップデート周期を調節する第１書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合に対応する大きさを有する第１プログラミング電流パルスを出力したり、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部を含む半導体メモリ装置が提供される。
【００２８】
また、本発明の他の実施形態によると、プログラミング電流パルスによるジュール熱を通して、メモリセルにデータをプログラミングする半導体メモリ装置のプログラミング電流パルス生成方法において、予定された時間の間、周期的でアップデートされる第１書き込み制御コードを生成する段階と、前記第１書き込み制御コードのコード組み合に対応する大きさを有する第１プログラミング電流パルスを出力する段階を含んで、前記第１プログラミング電流パルスは、初期第１パルス区間の間メモリセルを溶融化温度より低く、結晶化温度より高い温度で上昇させて、前記第１パルス区間の以後の第２パルス区間の間前記メモリセルを前記結晶化温度より低い温度まで漸進的に下降させることを特徴とする半導体メモリ装置のプログラミング電流パルス生成方法が提供される。
【発明の効果】
【００２９】
本発明の実施形態に係る半導体メモリ装置及びプログラミング電流パルス生成方法によれば、プログラミング時間を短縮させることができて、プログラミング電流パルスの供給時間及び大きさを調節することができる。また、プログラミング電流パルスの第２パルス区間の電流が減少する傾きを調節することによって、プログラミング動作をより正確に遂行することができる。
【図面の簡単な説明】
【００３０】
【図１】一般的な相変化メモリ装置のメモリセルを表した図である。
【図２】従来技術の相変化メモリ装置のデータ書き込み部に対する構成図である。
【図３】図２のデータ書き込み部から出力されるプログラミング電流パルスを表した図である。
【図４】本発明の一実施形態に係る半導体メモリ装置の構成図である。
【図５】本発明の他の実施形態に係る半導体メモリ装置の構成図である。
【図６】本発明の一実施形態に係る第１書き込み制御コード発生部の構成図である。
【図７】図６の第１書き込み制御コード発生部での入力ラッチ部の構成図及びその内部動作を表したタイミングダイアグラムである。
【図８】図６の第１書き込み制御コード発生部でのクロック発生部の構成図及びその内部動作を表したタイミングダイアグラムである。
【図９】図６の第１書き込み制御コード発生部でのリセットパルス発生部及びその内部動作を表したタイミングダイアグラムである。
【図１０】図６の第１書き込み制御コード発生部でのカウンタ部の構成図及びその内部動作を表したタイミングダイアグラムである。
【図１１】本発明の実施形態に係るデータ書き込み部の構成図である。
【図１２】図１１のデータ書き込み部から出力されるプログラミング電流パルスを表した図である。
【図１３】本発明の一実施形態に係る半導体メモリ装置の内部動作を表したタイミングダイアグラムである。
【発明を実施するための形態】
【００３１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度で詳細に説明するために、本発明の実施形態を貼付した図面を参照して説明する。なお、図面及び詳細な説明で素子、ブロックなどを指し示す時使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを指し示せないこともあることに留意する。
【００３２】
図４は本発明の一実施形態に係る半導体メモリ装置の構成図である。
【００３３】
本発明の一実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。
【００３４】
図４を参照すると、半導体メモリ装置は、区間制御信号発生部１００と、第１書き込み制御コード発生部２００と、第２書き込み制御コード発生部３００と、データ書き込み部４００とを含んでいる。
【００３５】
このように構成された半導体メモリ装置の主要動作を注意してみると次の通りである。
【００３６】
区間制御信号発生部１００は、プログラミングイネーブル信号ＤＰＧＭＰに応答して、第１設定時間の以後に活性化される区間制御信号ＱＳＳＥＴＰを生成する。すなわち、区間制御信号ＱＳＳＥＴＰは、プログラミングイネーブル信号ＤＰＧＭＰの活性化時点で第１設定時間の以後に活性化される。
【００３７】
第１書き込み制御コード発生部２００は、プログラミングイネーブル信号ＤＰＧＭＰに応答して、第２設定時間の間、カウンティングのコードに対応して周期的にアップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞を生成する。この時、第１書き込み制御コード発生部２００は、区間制御信号ＱＳＳＥＴＰが活性化された時、第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞のアップデートを活性化させる。
【００３８】
第２書き込み制御コード発生部３００は、プログラミングイネーブル信号ＤＰＧＭＰに応答して、予定された時間の間、活性化される第２書き込み制御コードＲＥＳＥＴＰを生成する。
【００３９】
データ書き込み部４００は、アップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞のコードの組み合わせに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力したり、第２書き込み制御コードＲＥＳＥＴＰに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力する。この時、プログラミング電流パルスＩ＿ＰＧＭは、第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞に対応する第１プログラミング電流パルスと、第２書き込み制御コードＲＥＳＥＴＰに対応する第２プログラミング電流パルスとで区分することができる。データ書き込み部４００から出力されるプログラミング電流パルスＩ＿ＰＧＭは、メモリ部５００に伝達されて、複数のメモリセルのうち選択された該当メモリセルに供給される。
【００４０】
図５は、本発明の他の実施形態に係る半導体メモリ装置の構成図である。
【００４１】
本発明の実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。
【００４２】
図５を参照すると、半導体メモリ装置は、区間制御信号発生部１００Ａと、第１書き込み制御コード発生部２００Ａと、周期調節信号出力部７００Ａと、第２書き込み制御コード発生部３００Ａと、データ書き込み部４００Ａとを含んでいる。
【００４３】
このように構成される半導体メモリ装置の主要動作を注意深くみれば次の通りである。
【００４４】
区間制御信号発生部１００Ａはプログラミングイネーブル信号ＤＰＧＭＰに応答して、設定コードＳＣＯＤＥ＜Ｎ：１＞に対応する第１設定時間の以後に活性化される区間制御信号ＱＳＳＥＴＰを生成する。すなわち、区間制御信号ＱＳＳＥＴＰは、プログラミングイネーブル信号ＤＰＧＭＰの活性化時点で第１設定時間の以後に活性化される。
【００４５】
周期調節信号出力部７００Ａは、周期調節信号ＣＹＣＬＥ＿ＣＴＲＬを出力する。
【００４６】
第１書き込み制御コード発生部２００Ａは、プログラミングイネーブル信号ＤＰＧＭＰに応答して、第２設定時間の間、周期的にアップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞を生成する。この時、第１書き込み制御コード発生部２００Ａは、区間制御信号ＱＳＳＥＴＰが活性化された時、第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞のアップデートを活性化させる。また、第１書き込み制御コード発生部２００Ａは、周期調節信号ＣＹＣＬＥ＿ＣＴＲＬの制御によって第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞のアップデート周期を調節する。
【００４７】
第２書き込み制御コード発生部３００Ａは、プログラミングイネーブル信号ＤＰＧＭＰに応答して、予定された時間の間、活性化される第２書き込み制御コードＲＥＳＥＴＰを生成する。
【００４８】
データ書き込み部４００Ａは、アップデートされる第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞のコード組み合わせに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力したり、第２書き込み制御コードＲＥＳＥＴＰに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力する。この時、プログラミング電流パルスＩ＿ＰＧＭは、第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞に対応する第１プログラミング電流パルスと第２書き込み制御コードＲＥＳＥＴＰに対応する第２プログラミング電流パルスとで区分することができる。データ書き込み部４００Ａから出力されるプログラミング電流パルスＩ＿ＰＧＭは、メモリ部５００Ａに伝送されて、複数のメモリセルのうち選択された該当メモリセルに供給される。
【００４９】
図６は本発明の一実施形態に係る第１書き込み制御コード発生部２００の構成図である。
【００５０】
図６を参照すると、第１書き込み制御コード発生部２００は、入力ラッチ部２１０と、クロック発生部２２０と、カウンタ部２３０と、リセットパルス発生部２４０とで構成される。
【００５１】
このように構成される第１書き込み制御コード発生部２００の主要動作及び細部構成に対して詳細に説明する。
【００５２】
図７は、図６の第１書き込み制御コード発生部２００における入力ラッチ部２１０の構成図及びその内部動作を表したタイミングダイアグラムである。
【００５３】
図７を参照すると、入力ラッチ部２１０は、複数のナンドゲートＮＡＮＤ１、ＮＡＮＤ２で構成されるＲＳラッチで構成される。タイミングダイアグラム２１０＿０を参照すると、入力ラッチ部２１０は、区間制御信号ＱＳＳＥＴＰ及びリセットパルス信号ＱＳＲＳＴＰに応答して、カウントイネーブル信号ＥＮＢ及びクロックイネーブル信号ＣＫＥＮを出力する。すなわち、区間制御信号ＱＳＳＥＴＰがハイレベルでパルシングするとカウントイネーブル信号ＥＮＢはローレベルで活性化され、クロックイネーブル信号ＣＫＥＮはハイレベルで活性化される。
【００５４】
図８は、図６の第１書き込み制御コード発生部２００におけるクロック発生部２２０の構成図及びその内部動作を表したタイミングダイアグラムである。
【００５５】
図８を参照すると、クロック発生部２２０は、ナンドゲートＮＡＮＤ１及び複数のインバータＩＮＶ１〜ＩＮＶ５を含むリングオシレータで構成される。タイミングダイアグラム２２０＿０を参照すると、クロック発生部２２０は、クロックイネーブル信号ＣＫＥＮに応答して、クロック信号ＣＫを生成する。すなわち、クロック発生部２００は、クロックイネーブル信号ＣＫＥＮが活性化されている間、トグリングするクロック信号ＣＫを出力する。なお、図面には図示されていないが、クロック発生部２２０は、周期調節信号の制御によってクロック信号ＣＫのトグルリング周期を変更させるように構成されることもできる。このような構成は、クロック信号ＣＫのトグルリング周期を調節してカウンタ部２３０のカウンティング動作の周期を変更させることができ、図５の実施形態に係る半導体メモリ装置に適用されることができる。
【００５６】
図９は、図６の第１書き込み制御コード発生部２００におけるリセットパルス発生部２４０及びその内部動作を表したタイミングダイアグラムである。リセットパルス発生部２４０は、カウンティングコードが所定の値に到達するとリセットパルス信号ＱＳＲＳＴＰを生成する。
【００５７】
図９及び図６を参照すると、リセットパルス発生部２４０は、最上位１ビットカウンタ２３６から出力される信号ＥＮＢ６を受信する検出用１ビットカウンタ２３７で出力される信号ＱＳＥＮＤがローレベルで活性化されると、これを用いてハイレベルでパルシングするリセットパルス信号ＱＳＲＳＴＰを生成する。すなわち、検出用１ビットカウンター２３７から出力される信号ＱＳＥＮＤを遅延部で遅延させた後、反転信号と論理結合してハイレベルでパルシングする信号を生成する。
【００５８】
図１０は、図６の第１書き込み制御コード発生部２００におけるカウンタ部２３０の構成図及びその内部動作を表したタイミングダイアグラムである。
【００５９】
図１０及び図６を参照すると、カウンタ部２３０は、プログラミングイネーブル信号ＤＰＧＭＰ、カウントイネーブル信号ＥＮＢ及びクロック信号ＣＫの制御によってカウンティングされるカウンティングコードを生成して、第１書き込み制御コードＳＥＴＰ＜Ｎ：１＞として出力する。すなわち、カウンタ部２３０は、カウントイネーブル信号ＥＮＢがローレベルで活性化された時、クロック信号ＣＫの制御によってカウンティング動作を遂行するようになる。カウンタ部２３０は複数の１ビットカウンタ２３１〜２３７で構成されて、ダウンカウンティング動作を遂行する。
【００６０】
図１０は、カウンタ部２３０を構成する複数の１ビットカウンタ２３１〜２３７のうち最下位１ビットカウンタ２３１を代表的に図示したものである。
【００６１】
図１０を参照すると、１ビットカウンタ２３１は、信号入力部２３１＿１とラッチ部２３１＿２とで構成される。
【００６２】
信号入力部２３１＿１はカウントイネーブル信号ＥＮＢと第１カウンティングコードＳＥＴＰ＜０＞とに応答して、ラッチ部２３１＿２の入力ノード（Ａ）の信号レベルを決定する。
【００６３】
ラッチ部２３１＿２は、クロック信号ＣＫの制御によってラッチ部２３１＿２から出力される信号をラッチングして、第１カウンティングコードＳＥＴＰ＜０＞及びボロー信号ＥＮＢ１を出力する。この時、ボロー信号ＥＮＢ１は、二つ目の１ビットカウンター２３２のカウントイネーブル信号ＥＮＢで利用される。一方、ラッチ部２３１＿２は、リセット信号ＲＳＴ及びセット信号ＳＥＴに応答して、内部ノードが初期化されたり特定レベルで変化する。
【００６４】
図１１は、本発明の実施形態によるデータ書き込み部４００の構成図である。
【００６５】
図１１を参照すると、データ書き込み部４００は、電流調節部４１０と、電流駆動部４２０と、選択部４３０とで構成される。
【００６６】
電流調節部４１０は書き込みイネーブル信号ＷＤＥＮが活性化された時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞及び第２書き込み制御コードＲＥＳＥＴＰのコード組み合わせによって、制御ノードＮ１の電圧レベルを調節する。この時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞の制御を受ける複数のＮＭＯＳトランジスタＭＮ１〜ＭＮ６は、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のコード組み合わせによって選択的にターンオンされて制御ノードＮ１の電圧レベルを調節する。また、第２書き込み制御コードＲＥＳＥＴＰの制御を受けるＮＭＯＳトランジスタＭＮ７は、第２書き込み制御コードＲＥＳＥＴＰが活性化された時、ターンオンされて制御ノードＮ１の電圧レベルを調節する。この時、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は周期的にアップデートされる信号であり、第２書き込み制御コードＲＥＳＥＴＰはパルス形態に入力される信号である。
【００６７】
電流駆動部４２０は、制御ノードＮ１の電圧レベルに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭを出力端Ｎ２に駆動する。この時、プログラミング電流パルスＩ＿ＰＧＭは、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞に対応する第１プログラミング電流パルスと第２書き込み制御コードＲＥＳＥＴＰに対応する第２プログラミング電流パルスとで区分することができる。
【００６８】
選択部４３０は、電流駆動部４２０から駆動されるプログラミング電流パルスＩ＿ＰＧＭを複数の選択信号ＹＳＷ＜０：３＞に対応する該当ビットラインＢＬ０〜ＢＬ３）に出力する。
【００６９】
図１２は、図１１のデータ書き込み部から出力されるプログラミング電流パルスを表した図面である。
【００７０】
図１２を参照すると、第２プログラミング電流パルスは、短い時間で、溶融化温度より高い形態で駆動され、第１プログラミング電流パルスは、初期第１パルス区間ｔ１の間、溶融化温度に近接するように駆動されるが、第２パルス区間ｔ２の間漸進的に小さくなるようになる。なお、図面で第２プログラミング電流パルスは非晶質化パルスで図示されており、第１プログラミング電流パルスは結晶化パルスで図示されている。
【００７１】
図１３は、本発明の一実施形態に係る半導体メモリ装置の内部動作を表したタイミングダイアグラムである。
【００７２】
図１３を参照して、本発明の一実施形態に係る半導体メモリ装置の主要動作を説明すると次の通りである。
【００７３】
まず、プログラミングイネーブル信号ＤＰＧＭＰが、ハイレベルでパルシングした以後に区間制御信号ＱＳＳＥＴＰがハイレベルでパルシングするまでの区間の間、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は初期値を維持し、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞の初期コード組み合わせに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭが駆動される。なお、区間制御信号ＱＳＳＥＴＰのパルシング時点を調節すると、初期プログラミング電流パルスＩ＿ＰＧＭの駆動時間を調節することができる。
【００７４】
次に、区間制御信号ＱＳＳＥＴＰがハイレベルでパルシングした以後の区間で、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞は周期的でアップデートされる。したがって、アップデートされる第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）のコード組み合わせに対応する大きさを有するプログラミング電流パルスＩ＿ＰＧＭが駆動される。この時、プログラミング電流パルスＩ＿ＰＧＭの大きさは漸進的に小さくなるようになる。なお、第１書き込み制御コードＳＥＴＰ＜Ｎ：０＞のアップデート周期が変更されると、プログラミング電流パルスＩ＿ＰＧＭが減少する時間も変更される。すなわち、プログラミング電流パルスＩ＿ＰＧＭが減少する傾きが調節される。
【００７５】
次に、リセットパルス信号ＱＳＲＳＴＰがハイレベルで活性化されるとプログラミング電流パルスＩ＿ＰＧＭの駆動が中断される。
【００７６】
前述したように、プログラミング電流パルスによるジュール熱を通してメモリセルにデータをプログラミングする半導体メモリ装置のプログラミング電流パルスは、予定された時間の間、周期的にアップデートされる第１書き込み制御コードを生成する段階と、第１書き込み制御コードのコード組み合わせに対応する大きさを有する第１プログラミング電流パルスを出力する段階を通して生成される。この時、第１プログラミング電流パルスは、初期第１パルス区間ｔ１の間メモリセルを溶融化温度より低く、結晶化温度より高い温度で上昇させて、第１パルス区間の以後の第２パルス区間ｔ２の間メモリセルを前記結晶化温度より低い温度まで漸進的に下降させる。また、第１プログラミング電流パルスの第２パルス区間は、第１パルス区間よりさらに長い。参考的に、半導体メモリ装置のプログラミング電流パルスの生成方法は、予定された時間の間、活性化される第２書き込み制御コードを生成する段階と、第２書き込み制御コードに応答してメモリセルを溶融化温度より高い温度で上昇させる第２プログラミング電流パルスを出力する段階をさらに含むこともできる。この時、第１プログラミング電流パルスは、第２プログラミング電流パルスよりさらに長い時間の間出力される特徴を有する。また、半導体メモリ装置のプログラミング電流パルス生成方法は、周期調節信号によって第１書き込み制御コードのアップデート周期を調節する段階をさらに含むこともできる。第１書き込み制御コードのアップデート周期が調節されると、調節された周期に対応してプログラミング電流パルスが減少する傾きが変更される。
【００７７】
前述した実施形態のように、プログラミング電流パルスの第２パルス区間ｔ２の電流が減少する傾きを調節することで、プログラミング動作をより正確に遂行することができる。
【００７８】
本発明の実施形態に係る半導体メモリ装置及びプログラミング電流パルス生成方法は、プログラミング時間を短縮させることができ、プログラミング電流パルスの供給時間及び大きさを調節することができる。
【００７９】
以上、本発明の実施形態によって具体的な説明をした。なお、本発明の技術的思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を表すためのアクティブハイまたはアクティブローの構成は、実施形態によって変わることができる。また、本発明の技術的史上を明確に説明するために、第１書き込み制御コードのビット数を限定したが、これは実施形態によって調節することができる。第１書き込み制御コードのビット数が増加すると、プログラミング電流パルスが減少する傾きがさらに線形的になる。このような実施形態の変更による具体的な説明はあまりにも場合の数が多く、これに対する変更は通常の専門家ならば誰でも容易に類推できるのでそれに対する列挙は省略するようにする。
【００８０】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００８１】
１００  区間制御信号発生部
２００  第１書き込み制御コード発生部
３００  第２書き込み制御コード発生部
４００  データ書き込み部
５００  メモリ部
１００Ａ  区間制御信号発生部
２００Ａ  第１書き込み制御コード発生部
３００Ａ  第２書き込み制御コード発生部
４００Ａ  データ書き込み部
５００Ａ  メモリ部
７００Ａ  周期調節信号出力部
２１０  入力ラッチ部
２２０  クロック発生部
２３１〜２３７  １ビットカウンタＱ
２４０  リセットパルス発生部
【図１】
2011233220.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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