(57)【要約】【課題】電子部品を収容した筐体内に発生する不要電波を抑制する。【解決手段】筐体２０内に発生する不要電波の波長λ1に基づき、筐体２０に収容される半導体チップ３０の内部に、その底面側に配設した金属膜４０から、λ1’／４（λ1’は半導体チップ３０内を伝播する電波の波長）の位置に、抵抗膜３１を配設することによって、当該半導体チップ３０をλ／４型電波吸収体とし、筐体２０内の不要電波の発生を抑制する。【選択図】図２
2011014804.tif 000002
【特許請求の範囲】
【請求項１】
電子部品と、
前記電子部品を収容する導体からなる筐体と、
前記電子部品の第１面側に配設され、電波を反射する反射部と、
前記第１面から、前記電子部品に入射される電波の（２ｍ−１）／４波長（ｍは自然数）離れた位置に配設された抵抗部と、
を有することを特徴とする電子装置。
【請求項２】
前記電子部品は、半導体素子であり、
前記抵抗部は、前記半導体素子の半導体基板内に配設されたポリシリコンであることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記抵抗部は、前記半導体素子内の回路から分離されていることを特徴とする請求項２に記載の電子装置。
【請求項４】
前記反射部は、前記筐体に電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載の電子装置。
【請求項５】
前記反射部は、前記筐体と一体に形成されていることを特徴とする請求項１乃至３のいずれかに記載の電子装置。
【請求項６】
第１面側に配設され、電波を反射する反射部と、
前記第１面から、入射される電波の（２ｍ−１）／４波長（ｍは自然数）の位置に配設された抵抗部と、
を有することを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電波吸収能力を有する電子装置及び電子部品に関する。
【背景技術】
【０００２】
電子部品を筐体に収容した際には、導波管モードの共振により、その筐体内に不要な電波が発生する場合がある。筐体内に発生する不要電波を抑制するために、筐体に電波吸収体を設ける技術、電子部品が実装される回路基板の表面に電波吸収体を設ける技術等が知られている。
【０００３】
また、電波の抑制に関し、従来、電子部品表面を被覆する電磁波遮蔽シート等も提案されている。
尚、半導体分野では、ポリシリコンを半導体素子内に形成する抵抗に用いる技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４０９０９号公報
【特許文献２】特開２００２−１２４５９２号公報
【特許文献３】国際公開第２００３／０８１９７３号パンフレット
【特許文献４】特開２００６−３３２４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これまで、電子部品を収容した筐体内の不要電波の発生を抑制するためには、電子部品や筐体等に電波吸収体を別途設けることによる材料費の増加、電波吸収体を設ける工程を追加することによる加工費の増加等、コストの増加が避けられなかった。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、電子部品と、前記電子部品を収容する導体からなる筐体と、前記電子部品の第１面側に配設され、電波を反射する反射部と、前記第１面から、前記電子部品に入射される電波の（２ｍ−１）／４波長（ｍは自然数）離れた位置に配設された抵抗部と、を有する電子装置が提供される。
【発明の効果】
【０００７】
開示の電子装置によれば、所定波長の電波を、低コストで抑制することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】電子部品を収容した筐体内の電界分布の一例を模式的に示す図である。
【図２】電子装置の一例の要部を模式的に示す図である。
【図３】λ／４型電波吸収体の説明図である。
【図４】半導体チップの一例の要部断面模式図である。
【図５】半導体チップモデルの説明図である。
【図６】チップ層の厚さを変化させた場合の入射波の減衰特性である。
【図７】抵抗膜の面抵抗を変化させた場合の入射波の減衰特性である。
【図８】近似モデルの説明図である。
【図９】不要電波の周波数と信号励振ポート間の信号レベルとの関係を示す図である。
【図１０】抵抗膜のレイアウトイメージの一例を示す図である。
【図１１】電子装置の製造フローの一例を示す図である。
【図１２】電子装置の第１構成例を示す図である。
【図１３】電子装置の第２構成例を示す図である。
【図１４】電子装置の第３構成例を示す図である。
【図１５】電子装置の第４構成例を示す図である。
【図１６】電子装置の第５構成例を示す図である。
【図１７】別形態の半導体チップの説明図である。
【発明を実施するための形態】
【０００９】
図１は電子部品を収容した筐体内の電界分布の一例を模式的に示す図である。
半導体素子、或いは半導体素子が実装された回路基板等の電子部品１０１０を、金属等の筐体１０２０に収容して使用する形態の電子装置１０００では、筐体１０２０内で生じる導波管モードの共振により、不要電波による定在波が発生する場合がある。不要電波は、筐体１０２０内に、例えば、図１に矢印で示すように、電子部品１０１０付近で大きく、電子部品１０１０から離れるに従って小さくなるような電界分布を生じさせる。
【００１０】
筐体１０２０内に発生する不要電波は、筐体１０２０の寸法に依存して発生する。今、電子部品１０１０の動作周波数の波長がλで、筐体１０２０の寸法がａ×ｂ×ｃであるとした場合、ａ，ｂ，ｃのうちの少なくとも１つが約λ／２を上回ると、筐体１０２０内に不要電波が発生する可能性が高くなる。
【００１１】
不要電波は、電子部品１０１０の信号伝播特性を劣化させる一因となり得る。このような不要電波を発生させる共振は、電子部品１０１０の動作周波数が、ミリ波帯やマイクロ波帯等、高周波数帯域である場合に生じ易い。
【００１２】
以下、上記のような不要電波の抑制が可能な電子部品及び電子装置の形態について、説明する。
図２は電子装置の一例の要部を模式的に示す図であって、（Ａ）は斜視図、（Ｂ）は断面図である。
【００１３】
図２に示す電子装置１０では、金属等の筐体２０内に、電子部品として、例えば、半導体チップ（半導体素子）３０が収容されている。尚、図２では、筐体２０内の空間の寸法をａ×ｂ×ｃとしている。また、図２では、半導体チップ３０の筐体２０外部との接続構造については図示を省略している。
【００１４】
半導体チップ３０の一方の面（底面）には、筐体２０内で生じる電波を反射する金属膜（反射部）４０が配設されている。金属膜４０は、筐体に電気的に接続され、接地電位とされる。金属膜４０が配設された半導体チップ３０が、その金属膜４０の配設面側に設けた接着層５０を介して、筐体２０の底部内面に固定されている。
【００１５】
半導体チップ３０の内部には、図２（Ｂ）に示すように、抵抗膜（抵抗部）３１が配設されている。抵抗膜３１には、ポリシリコン等、所定の面抵抗を有するものを用いる。
抵抗膜３１は、例えば、半導体チップ３０の動作時に筐体２０の寸法ｂに依存して発生する不要電波の波長をλ1とした場合、半導体チップ３０の底面（金属膜４０の配設面）から、当該波長λ1を基に設定された半導体チップ３０内の位置に配設される。
【００１６】
抵抗膜３１は、例えば、波長λ1の電波が半導体チップ３０に入射してその内部を伝播する際に生じる波長短縮を考慮し、当該電波の波長短縮後の波長λ1’を用い、半導体チップ３０底面からλ1’／４離れた位置に配設する。即ち、抵抗膜３１を含む半導体チップ３０、及び金属膜４０により、所謂λ／４型電波吸収体を構成する。
【００１７】
ここで、λ／４型電波吸収体について、図３を参照して説明する。
ある媒質Ａ（誘電率εｒ）の一方の側に導電反射層Ｂが存在し、媒質Ａの他方の側が自由空間Ｓであり、自由空間Ｓから媒質Ａに電波が垂直入射する場合を想定する。
【００１８】
媒質Ａの特性インピーダンスをＺａ、導電反射層Ｂの特性インピーダンスをＺｂとすると、自由空間Ｓから入射する電波の、導電反射層Ｂの入射面における反射係数Γは、次式（１）で与えられる。
【００１９】
Γ＝（Ｚｂ−Ｚａ）／（Ｚｂ＋Ｚａ）  ・・・（１）
導電反射層Ｂの特性インピーダンスＺｂ＝０であるので、式（１）より、反射係数Γ＝−１となり、導電反射層Ｂに入射した電波は、導電反射層Ｂで完全反射する。その結果、媒質Ａに入射する電波と導電反射層Ｂから反射した電波とが干渉し、定在波が発生することになる。
【００２０】
この場合、媒質Ａ内を伝播する電波（波長λ）の、導電反射層Ｂからλ／４離れた位置でのインピーダンスは無限大となる。仮に、この位置に、面抵抗Ｒの抵抗膜を配置し、自由空間Ｓにおける空間伝播インピーダンスをＺｏとすると、当該位置での反射係数Γｓは、次式（２）で与えられる。
【００２１】
Γｓ＝（Ｒ−Ｚｏ）／（Ｒ＋Ｚｏ）  ・・・（２）
式（２）より、配置する抵抗膜の面抵抗Ｒが、自由空間Ｓの空間伝播インピーダンスＺｏ（≒３７７Ω／□）と等しいときに、反射係数Γｓ＝０となる。即ち、導電反射層Ｂで反射した電波が、抵抗膜の位置で反射せず、抵抗膜に完全に吸収されることになる。電波の吸収量α（デシベル表示）は、次式（３）で表される。
【００２２】
α＝２０ｌｏｇ｜（Ｒ−Ｚｏ）／（Ｒ＋Ｚｏ）｜  ・・・（３）
上記の半導体チップ３０では、底面に配設した金属膜４０と、底面からλ1’／４（λ1’は半導体チップ３０内を伝播する電波の波長）の位置に配設した抵抗膜３１とにより、それ自体をλ／４型電波吸収体として機能させる。このような半導体チップ３０の抵抗膜３１としてポリシリコンを用いた場合、ポリシリコンは、その面抵抗が４５０Ω／□程度であり、約３７７Ω／□の空間伝播インピーダンスに近いため、良好な電波吸収特性を得ることが可能になる。
【００２３】
このように、上記の電子装置１０では、筐体２０に収容する半導体チップ３０内の所定位置に抵抗膜３１を配設し、当該半導体チップ３０をλ／４型電波吸収体として機能させる。そのため、電波吸収体を筐体表面や半導体チップ表面等に別途外付けで設けることなく、低コストで、不要電波の発生を抑制することができる。
【００２４】
上記の電子装置１０では、その構造上、半導体チップ３０の厚さ方向に伝播する電波を効果的に吸収することができる。そのため、電子装置１０によれば、筐体２０の寸法ｂに依存して発生する不要電波を効果的に抑制することができる。
【００２５】
尚、図２では、半導体チップ３０の底面に金属膜４０を配設する場合を例示したが、半導体チップ３０の底面に対向する筐体２０の底部が金属である場合には、半導体チップ３０の底面に必ずしも金属膜４０を配設することを要しない。その筐体２０の底部を反射膜（反射部）として機能させることができるためである。金属膜４０を配設しない場合には、筐体２０の底部内面からλ1’／４（λ1’は半導体チップ３０内を伝播する電波の波長）の位置に抵抗膜３１を配設した半導体チップ３０を用いるようにすればよい。
【００２６】
続いて、半導体チップ３０の構成について、より詳細に説明する。
図４は、半導体チップ３０の一例の要部断面模式図である。
半導体チップ３０は、上記のように、例えば、その底面に金属膜４０が配設され、当該金属膜４０の配設面側で、接着層５０を介して、筐体２０に固定される。尚、接着層５０には、半田、共晶半田、導電性ペースト等を用いることができる。
【００２７】
半導体チップ３０は、ウェル領域３２ａが形成されたシリコン（Ｓｉ）等の半導体基板３２を有し、この半導体基板３２に、トランジスタ素子、抵抗素子、容量素子等の図示しない所定の回路素子が形成される。半導体基板３２の表層部には、ＳＴＩ（Shallow Trench Isolation）法、又はＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、素子分離領域３３が形成される。
【００２８】
半導体基板３２の上方には、層間絶縁膜、配線及びビア（プラグ）を含む配線層３４が形成される。配線層３４は、例えば、インターミディエイト配線層３４Ａ、セミグローバル配線層３４Ｂ、及びグローバル配線層３４Ｃに大別される。
【００２９】
インターミディエイト配線層３４Ａには、例えば、半導体基板３２に形成されている、比較的短距離の回路素子間を接続する配線、及び当該配線を他の配線と接続するビア（プラグ）が形成される（配線及びビア（プラグ）は図示を省略）。セミグローバル配線層３４Ｂには、例えば、比較的長距離の配線、及び当該配線を他の配線と接続するビアが形成される（配線及びビアは図示を省略）。グローバル配線層３４Ｃには、例えば、電源ラインに電気的に接続される配線３４ａ及びビア３４ｂが形成される。
【００３０】
配線層３４の上方には、電源ラインに電気的に接続される、外部接続用の配線（電極パッドを含む）３５が形成される。尚、配線層３４上には、例えば、配線３５の一部を残し、図示しない無機系（酸化シリコン等）及び／又は有機系（ポリイミド等）の保護膜が形成される。
【００３１】
不要電波の抑制に用いる上記抵抗膜３１は、このような構成を有する半導体チップ３０の、例えば、素子分離領域３３上に形成される。抵抗膜３１は、半導体チップ３０内の回路（トランジスタ素子、抵抗素子、容量素子等、当該素子に電気的に接続されている配線及びビア）からは分離された状態で形成される。抵抗膜３１をポリシリコンで形成する場合には、抵抗膜３１を、トランジスタ素子のゲート電極や、回路内の抵抗素子と共に形成することができる。尚、その際、抵抗膜３１として用いるポリシリコンには、シリサイド化を行わない。
【００３２】
抵抗膜３１は、金属膜４０（図４では半導体チップ３０の底面）から、当該抵抗膜３１（図４では素子分離領域３３の表面）までの厚さｔ１が、筐体２０内に発生する不要電波の波長λ1を基に、半導体チップ３０内伝播時の波長λ1’の１／４に設定される。例えば、筐体２０の寸法ａ，ｂ，ｃ、及び不要電波の波長λ1を基に、予め半導体基板３２に対して実施する裏面研削（バックグラインド）時の研削量を調整し、厚さｔ１をλ1’／４にする。
【００３３】
尚、金属膜４０から抵抗膜３１までの厚さｔ１は、例えば、１００μｍ〜７７５μｍ程度とすることができる。配線層３４の厚さｔ２は、金属膜４０から抵抗膜３１までの厚さｔ１より十分小さい、１０μｍ未満とすることができる。また、金属膜４０の厚さｔ３は、例えば、１μｍ未満とすることができる。
【００３４】
続いて、半導体チップ３０の設計例について説明する。
ここでは、便宜上、図５に示すような半導体チップモデル（近似モデル）１００を想定する。半導体チップモデル１００は、チップ層１０１の表裏面に（表裏面共全面に）それぞれ、金属膜１０２と抵抗膜１０３が配設された構造を有している。
【００３５】
この半導体チップモデル１００において、チップ層１０１の厚さはｔ［ｍ］とする。チップ層１０１の誘電率εｒは、Ｓｉを用いた半導体チップの場合その主要成分がＳｉとなることに鑑み、Ｓｉの誘電率である１１．７とする。また、抵抗膜１０３は、面抵抗Ｒ［Ω／□］とする。そして、このような半導体チップモデル１００の抵抗膜１０３側から、電波（入射波Ｘ）が入射するものとする。
【００３６】
チップ層１０１の厚さｔ［ｍ］は、入射波Ｘのチップ層１０１内での波長短縮を考慮した場合、次式（４ａ）〜（４ｃ）から求めることができる。式（４ａ）〜（４ｃ）においては、光速をＣｏ［ｍ／ｓ］とし、入射波Ｘは、その周波数をｆ0［Ｈｚ］、波長をλ0［ｍ］、チップ層１０１内伝播時の波長をλ0’［ｍ］とする。
【００３７】
λ0’＝λ0／（εｒ）1/2  ・・・（４ａ）
λ0＝Ｃｏ／ｆ0  ・・・（４ｂ）
ｔ＝λ0’／４＝Ｃｏ／｛４×ｆ0×（εｒ）1/2｝  ・・・（４ｃ）
ここで、チップ層１０１の厚さｔ、又は抵抗膜１０３の面抵抗Ｒを変化させた場合の、入射波Ｘの減衰特性を、図６及び図７に示す。
【００３８】
まず、図６は、チップ層１０１の厚さｔを変化させた場合の入射波Ｘの減衰特性である。
この図６には、抵抗膜１０３の面抵抗Ｒを４５０Ω／□に固定し、チップ層１０１の厚さｔを３００μｍ，５５０μｍ，７７５μｍと変化させた場合における、入射波Ｘの周波数［ＧＨｚ］とその減衰量［ｄＢ］との関係を示している。
【００３９】
図６より、チップ層１０１の厚さｔを３００μｍとした場合には、約２８ＧＨｚに入射波Ｘの減衰ピークが見られる。チップ層１０１の厚さｔを５５０μｍとした場合には、約４０ＧＨｚに入射波Ｘの減衰ピークが見られる。チップ層１０１の厚さｔを７７５μｍとした場合には、約７３ＧＨｚに入射波Ｘの減衰ピークが見られる。
【００４０】
このように、チップ層１０１の厚さｔ、即ち金属膜１０２から抵抗膜１０３までの距離を調整することにより、抵抗膜１０３で吸収できる入射波Ｘの周波数（波長）を制御することができる。換言すれば、抵抗膜１０３で吸収したい周波数（波長）を基に、チップ層１０１の厚さｔを、式（４ａ）〜（４ｃ）を用いて見積もることができる。
【００４１】
また、図７は、抵抗膜１０３の面抵抗Ｒを変化させた場合の入射波Ｘの減衰特性である。
この図７には、チップ層１０１の厚さｔを５５０μｍに固定し、抵抗膜１０３の面抵抗Ｒを３７０Ω／□，４５０Ω／□，５３０Ω／□と変化させた場合における、入射波Ｘの周波数［ＧＨｚ］とその減衰量［ｄＢ］との関係を示している。
【００４２】
図７及び上記図６からもわかるように、チップ層１０１の厚さｔが５５０μｍである場合には、約４０ＧＨｚに入射波Ｘの減衰ピークが見られるが、厚さｔを固定し、面抵抗Ｒを変化させた場合には、面抵抗Ｒの値によって入射波Ｘの減衰量が変化する。しかし、面抵抗Ｒがいずれの値でも、約４０ＧＨｚの電波は吸収されることがわかる。即ち、抵抗膜１０３の面抵抗Ｒの値が変動しても、チップ層１０１の厚さｔを５５０μｍとしていれば、約４０ＧＨｚの入射波Ｘを吸収することができる。
【００４３】
図６及び図７の知見より、上記半導体チップ３０について、吸収する所望の不要電波の波長λ1を基に、金属膜４０から抵抗膜３１までの厚さｔ１を、半導体チップ３０内伝播時の波長λ1’の１／４に調整する。それにより、たとえ抵抗膜３１の面抵抗が変動する場合にも、抵抗膜３１により、筐体２０内に発生する不要電波を効果的に吸収することができる。
【００４４】
また、図８及び図９は、抵抗膜の配設面積と不要電波の抑制効果との関係の説明図である。
図８は近似モデルの説明図であって、（Ａ）は不要電波抑制用の抵抗膜を含まない近似モデルの説明図、（Ｂ）は不要電波抑制用の抵抗膜を含む近似モデルの説明図である。
【００４５】
ここでは、筐体２００を、金属筐体（完全導体）であるとし、筐体２００の寸法を、ａ＝４．０ｍｍ，ｂ＝３．７５ｍｍ，ｃ＝６．０ｍｍとしている。この筐体２００内の底部に、半導体チップを配置するチップ層２０１を設定している。筐体２００の対向する側面には、一対の信号励振ポート２０２ａ，２０２ｂを設けている。
【００４６】
チップ層２０１の厚さｔは５５０μｍに設定している。また、チップ層２０１に配置する半導体チップの平面サイズは、図８（Ｂ）のチップ層２０１表面に実線Ｐ１００で図示するようなサイズとし、ここでは２．０ｍｍ×３．０ｍｍに設定している。
【００４７】
尚、チップ層２０１の誘電率は１１．７とし、筐体２００内のチップ層２０１より上層にある空間層（寸法ｂ）の誘電率は１としている。
このような近似モデルにおいて、チップ層２０１表面に、面抵抗４３０Ω／□の抵抗膜２０３を、その面積を変化させて配設する。ここでは、抵抗膜２０３を、チップ層２０１に配置する半導体チップの全表面に配設した場合（Ｐ１００）、全表面の５０％に配設した場合（鎖線Ｐ５０）、全表面の３０％に配設した場合（一点鎖線Ｐ３０）、及び全表面の２３％に配設した場合（点線Ｐ２３）を想定する。尚、Ｐ５０での抵抗膜の平面サイズは２．０ｍｍ×１．５ｍｍ、Ｐ３０での抵抗膜の平面サイズは２．０ｍｍ×０．９ｍｍ、Ｐ２３での抵抗膜の平面サイズは２．０ｍｍ×０．７ｍｍとしている。
【００４８】
このような近似モデルを用いた場合における、その筐体２００内に発生する不要電波の周波数と、信号励振ポート２０２ａ，２０２ｂ間を伝播する信号レベル（ｄＢ）との関係を、図９に示す。
【００４９】
信号励振ポート２０２ａ，２０２ｂ間を伝播する信号レベル（ｄＢ）は、理想的には−∞であるが、筐体２００内での不要電波（共振）の発生により、図９に示すように、特定周波数で信号が伝わり易くなる（例えば図９に矢印で示した箇所）。
【００５０】
図９より、抵抗膜２０３を設けている場合（図８（Ｂ））には、抵抗膜２０３を設けていない場合（図８（Ａ））に比べて、当該特定周波数での信号レベルが小さく抑えられ、不要電波の影響が低減されていることがわかる。更に、当該低減効果は、抵抗膜２０３の面積が大きくなるほど大きくなる傾向があるが、抵抗膜２０３が、上記のＰ２３のように、半導体チップ平面サイズの２０％程度であっても、十分な効果が得られていることがわかる。
【００５１】
図８及び図９の知見より、上記半導体チップ３０についても、抵抗膜３１を配設することにより、筐体２０内に発生する不要電波の発生を、効果的に抑制することができると言える。また、配設する抵抗膜３１は、例えば、半導体チップ３０の平面サイズの２０％程度であっても、十分な効果を得ることが可能であると言うことができる。
【００５２】
半導体チップ３０内に抵抗膜３１を配設する場合には、抵抗膜３１は、例えば、当該半導体チップ３０内に形成される他の回路素子の配置に応じて配設する。
抵抗膜３１のレイアウトイメージの一例を図１０に示す。
【００５３】
この図１０には、半導体チップ３０に含まれる回路素子として、トランジスタ素子１１１、インダクタ素子１１２、容量素子１１３、これらを電気的に接続する配線１１４、及び外部接続用の電極パッド１１５がレイアウトされている場合を例示している。抵抗膜３１は、このような回路素子のレイアウトに対し、例えば、当該回路素子の未形成領域に配設することができる。
【００５４】
尚、図１０は、回路素子及び抵抗膜３１のレイアウトを透視的に示した図であり、回路素子の構成要素の全部、及び抵抗膜３１が、全て同一層内に形成されるものではない。抵抗膜３１は、例えば、透視的に見た場合の回路素子の未形成領域に、広範に配設することが可能である。
【００５５】
半導体チップ３０内への抵抗膜３１の配設にあたり、抵抗膜３１は、各回路素子との間にそれぞれ、一定距離を設けて配設することが好ましい。抵抗膜３１と回路素子との間隔が近くなると、回路内を流れる信号、特に高周波信号の、抵抗膜３１による損失が生じ、電圧降下等によって、所望の回路機能を実現することができなくなる場合があり得るためである。このような点を考慮し、抵抗膜３１は、半導体チップ３０の動作周波数にも依るが、例えば、平面的或いは立体的に、全ての回路素子との間にそれぞれ、配線１１４の幅の２倍以上の間隔を設けて配設する。
【００５６】
但し、抵抗膜３１の存在が、回路機能上問題とならないような場合には、抵抗膜３１を回路素子の少なくとも１つに対して、より近づけて配置することもできる。また、抵抗膜３１の存在が、回路機能上問題とならないような場合には、立体的に、抵抗膜３１の一部或いは全部が、回路素子の少なくとも１つとオーバーラップするように配置することもできる。
【００５７】
続いて、以上説明したような半導体チップ３０を含む電子装置１０の製造フローの一例について説明する。
図１１は、電子装置１０の製造フローの一例を示す図である。
【００５８】
まず、製造する電子装置１０の用途等を基に、商品企画を行う（ステップＳ１）。このステップＳ１では、半導体チップ３０の機能、動作周波数及び寸法等、並びに、筐体２０の材質及び寸法等の情報を含む、電子装置１０の仕様を決定する。
【００５９】
次いで、製造する電子装置１０の仕様に基づき、当該電子装置１０の設計（回路設計を含む）を行う（ステップＳ２）。
このステップＳ２では、例えば、トランジスタ素子等の回路素子を含む、半導体チップ３０の論理機能の回路設計を行う。更に、このステップＳ２では、筐体２０の寸法、及び半導体チップ３０の動作周波数を基に、当該筐体２０内で発生する不要電波（共振）の周波数ｆ1（波長λ1）を求め、半導体チップ３０内に配設する抵抗膜３１の位置（厚さｔ１）を求める。
【００６０】
前述のように、筐体２０内の不要共振は、その寸法に依存して発生する。そのため、まず、筐体２０の寸法、及び半導体チップ３０の動作周波数に基づき、筐体２０内に発生し得る不要電波の周波数ｆ1（波長λ1）を求める。そして、求めた不要電波の周波数ｆ1（波長λ1）と、誘電率εｒとを用い、上記の式（４ａ）〜（４ｃ）から、半導体チップ３０内に配設する抵抗膜３１の位置（厚さｔ１）を求める。
【００６１】
即ち、式（４ａ），（４ｂ）におけるｆ0（λ0）をｆ1（λ1）とし、誘電率εｒと半導体チップ３０内を伝播する電波の波長λ1’を用いて式（４ｃ）により得られるｔ（＝λ1’／４）を、厚さｔ１とする。
【００６２】
式（４ｃ）を用いて厚さｔ１を求める際の誘電率εｒは、例えば、半導体チップ３０の底面に金属膜４０を配設し、当該半導体チップ３０の半導体基板３２としてＳｉ基板を用いる場合には、Ｓｉの誘電率とすることができる。また、半導体基板３２として、シリコンゲルマニウム（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、ガリウムヒ素（ＧａＡｓ）基板等、他の基板を用いる場合には、それぞれの基板の誘電率を、式（４ｃ）の誘電率εｒに用いればよい。
【００６３】
尚、式（４ｃ）を用いて厚さｔ１を求める際の誘電率εｒには、電波の伝播経路となる反射部（金属膜４０や筐体２０等）から抵抗膜３１までの間に存在する半導体チップ３０内外の材料の物性値を用いて得られる誘電率を用いることもできる。例えば、半導体基板３２のほか、電波の伝播経路内のウェル領域３２ａや素子分離領域３３、或いは接着層５０等の存在を考慮し、誘電率εｒを求めるようにしてもよい。
【００６４】
ステップＳ２の設計後は、半導体チップ３０の論理機能を実現するトランジスタ素子、配線等の回路素子、及び抵抗膜３１のレイアウトを行う（ステップＳ３）。
このステップＳ３では、例えば、まず、半導体チップ３０が備える回路素子のレイアウトを、所定の設計ルールに従って実行する。その後、レイアウト済みの回路素子の未形成領域に、抵抗膜３１を広範にレイアウトする。その際、抵抗膜３１は、前述のように、平面的或いは立体的に回路素子と一定距離を設けてレイアウトしたり、立体的に回路素子とオーバーラップさせてレイアウトしたりすることが可能である。
【００６５】
ステップＳ３のレイアウト後は、半導体チップ３０を形成するウェーハプロセスに移る（ステップＳ４）。
例えば、図３に例示したような構成を有する半導体チップ３０の場合であれば、まず、所定の半導体基板（ウェーハ）３２に、ＳＴＩ法等を用いて素子分離領域３３を形成し、イオン注入法を用いてウェル領域３２ａを形成する。そして、ウェル領域３２ａ形成後の半導体基板３２に、トランジスタ素子、容量素子、抵抗素子等の回路素子を形成すると共に、素子分離領域３３上に、抵抗膜３１を形成する。
【００６６】
その後は、層間絶縁膜の形成並びに、形成したトランジスタ素子等の回路素子に電気的に接続されるビア（プラグ）及び配線の形成を行い、配線層３４を形成する。尚、層間絶縁膜は、ＣＶＤ（Chemical Vapor Deposition）法等を用いて形成することができ、ビア（プラグ）及び配線は、フォトリソグラフィ技術及びエッチング技術と、ＣＶＤ法やスパッタ法或いはめっき法等の成膜技術とを用いて形成することができる。
【００６７】
最後に、外部接続用の電極パッドを含む配線３５を形成し、更に、電極パッドの一部が露出するように保護膜を形成する。
ステップＳ４では、このようにして、１枚の半導体基板（ウェーハ）３２に、複数の半導体チップ３０を形成する。
【００６８】
ステップＳ４のウェーハプロセス後は、半導体基板（ウェーハ）３２に形成されている複数の半導体チップ３０それぞれに対し、ウェーハ状態のまま、一次試験を行う（ステップＳ５）。この一次試験で良判定とされた半導体チップ３０が、後の組み立て工程（ステップＳ６）において、電子装置１０に組み立てられる。
【００６９】
ステップＳ６の組み立て工程には、複数の半導体チップ３０が形成されている半導体基板（ウェーハ）３２のバックグラインド工程、及び個々の半導体チップ３０に個片化するダイシング工程が含まれる。また、半導体チップ３０の底面に金属膜４０を配設する形態の場合、このステップＳ６の組み立て工程には、半導体チップ３０底面への金属膜４０の配設工程が含まれる。
【００７０】
尚、金属膜４０の配設工程は、ダイシングによって個片化された半導体チップ３０に個別に行っても、或いは、バックグラインド後でダイシングを行う前に、半導体基板（ウェーハ）３２の裏面全面に一括で形成してもよい。
【００７１】
ステップＳ６におけるバックグラインド工程では、例えば、バックグラインド後の半導体基板（ウェーハ）３２の裏面から、抵抗膜３１までの距離が、上記ステップＳ２で求めた厚さｔ１になるまで、バックグラインドを行う。
【００７２】
そして、金属膜４０の配設まで行った後は、接着層５０を用いて半導体チップ３０を筐体２０の底部内面に固定し、半導体チップ３０の電極パッドを用いた電気接続を行って、半導体チップ３０を筐体２０内に収容した状態に組み立てる。これにより、所定の位置に抵抗膜３１が形成された半導体チップ３０を含む、電子装置１０が得られる。
【００７３】
ステップＳ６の組み立て工程後は、得られた個々の電子装置１０についてそれぞれ、二次試験を行う（ステップＳ７）。そして、この二次試験で良判定とされた電子装置１０が出荷されるようになる（ステップＳ８）。
【００７４】
以上、電子装置１０を例に説明した。以下には、電子装置の構成例について例示する。
図１２は、電子装置の第１構成例を示す図である。
図１２に示す電子装置３００は、半導体チップ３０と、当該半導体チップ３０が収容される金属の筐体３１０とを備えている。半導体チップ３０は、その底面に金属膜４０が配設され、当該金属膜４０の配設面側で、接着層５０を介して、筐体３１０の底部内面に固定されている。
【００７５】
筐体３１０には、その側壁部に、筐体３１０の内外間で信号を伝送するための端子部３２０が設けられている。端子部３２０は、信号伝送部３２１ａをメタライズ処理により形成したセラミック端子３２１と、当該セラミック端子３２１の筐体３１０外の部分に形成されている信号伝送部３２１ａに接続されたアウターリード３２２とを含んでいる。
【００７６】
半導体チップ３０は、当該セラミック端子３２１の筐体３１０内の部分に形成されている信号伝送部３２１ａに、ワイヤ３３０で接続されている。
このような電子装置３００では、筐体３１０内に発生し得る不要電波の波長λ1を基に、金属膜４０から厚さｔ１＝λ1’／４（λ1’は半導体チップ３０内伝播時の波長）の位置に抵抗膜３１が配設された半導体チップ３０を設ける。それにより、筐体３１０内の不要電波を効果的に抑制することができる。
【００７７】
尚、上記のように筐体３１０に金属を用いている場合には、金属膜４０は必ずしも半導体チップ３０底面に配設することを要しない。金属膜４０を配設しない場合には、筐体３１０の底部内面から厚さｔ１の位置に抵抗膜３１を配設した半導体チップ３０を用いるようにすればよい。
【００７８】
図１３は、電子装置の第２構成例を示す図である。
図１３に示す電子装置４００は、金属の筐体４１０内に、半導体チップ３０と、当該半導体チップ３０と電気的に接続された回路基板４２０とが収容された構成を有している。半導体チップ３０及び回路基板４２０は、接着層５０を介して、筐体４１０の底部内面に固定されている。
【００７９】
回路基板４２０には、所定の導電パターン４２１が形成されたセラミック基板、プリント基板等を用いることができる。半導体チップ３０は、この回路基板４２０の導電パターン４２１に、ワイヤ４３１で接続されている。
【００８０】
筐体４１０の側壁部には、端子部４４０が設けられている。端子部４４０は、金属等が用いられた導電性の芯線部４４１と、当該芯線部４４１の外周を覆う外周部４４２とを含んでいる。芯線部４４１は、筐体４１０の内部から外部に延在している。回路基板４２０は、芯線部４４１の筐体４１０内の部分にワイヤ４３２で接続されている。
【００８１】
このような電子装置４００によっても、上記電子装置３００と同様、金属膜４０から厚さｔ１＝λ1’／４の位置に抵抗膜３１を配設した半導体チップ３０により、筐体４１０内の不要電波を効果的に抑制することができる。
【００８２】
尚、上記のように筐体３１０に金属を用いている場合には、金属膜４０は必ずしも半導体チップ３０底面に配設することを要しない。
また、電子装置は、次の図１４〜図１６に示すような構成とすることも可能である。
【００８３】
図１４は、電子装置の第３構成例を示す図である。
図１４に示す電子装置５００は、所定の導電パターン５１１及び接地パターン（金属膜）５１２が形成された回路基板５１０の、当該接地パターン５１２上に、接着層５０を介して半導体チップ３０が搭載されている。
【００８４】
回路基板５１０には、導電パターン５１１が形成されたセラミック基板、プリント基板等を用いることができる。回路基板５１０の接地パターン５１２は、透視的に半導体チップ３０の平面サイズと同じか、或いはそれより大きな平面サイズで形成される。半導体チップ３０は、この回路基板５１０の導電パターン５１１に、ワイヤ５２１で接続されている。
【００８５】
回路基板５１０は、接着層５３０を介して、金属の筐体５４０の底部内面に固定され、半導体チップ３０及び回路基板５１０が、筐体５４０に収容されている。
筐体５４０の側壁部には、上記電子装置４００で述べたような端子部４４０が設けられており、回路基板５１０の導電パターン５１１は、芯線部４４１の筐体５４０内の部分にワイヤ５２２で接続されている。
【００８６】
半導体チップ３０の内部には、筐体５４０内に発生し得る不要電波の波長λ1を基に、接地パターン５１２から、厚さｔ１＝λ1’／４（λ1’は半導体チップ３０及び接着層５０内伝播時の波長）の位置に、抵抗膜３１が配設される。
【００８７】
電子装置５００では、回路基板５１０の接地パターン５１２を電波の反射部として機能させ、当該接地パターン５１２から半導体チップ３０内の所定の位置に抵抗膜３１を配設する。これにより、接地パターン５１２と抵抗膜３１との距離に応じた波長の不要電波を、効果的に抑制することができる。
【００８８】
図１５は、電子装置の第４構成例を示す図である。
図１５に示す電子装置６００は、所定の導電パターン６１１が形成された回路基板６１０上に、接着層５０を介して半導体チップ３０が搭載されており、半導体チップ３０が導電パターン６１１に、ワイヤ６２１で接続された構成を有している。
【００８９】
回路基板６１０には、導電パターン６１１が形成されたセラミック基板、プリント基板等を用いることができる。この回路基板６１０には、半導体チップ３０の搭載面側と反対の面側に、接地電位で、透視的に半導体チップ３０の搭載領域と同じか、或いは当該搭載領域を包含する平面サイズの接地パターン（金属膜）６１２が配設されている。
【００９０】
回路基板６１０は、接着層６３０を介して、金属の筐体６４０の底部内面に固定され、半導体チップ３０及び回路基板６１０が筐体６４０に収容されている。
筐体６４０の側壁部には、上記電子装置４００で述べたような端子部４４０が設けられており、回路基板６１０の導電パターン６１１は、芯線部４４１の筐体６４０内の部分にワイヤ６２２で接続されている。
【００９１】
半導体チップ３０には、筐体６４０内に発生し得る不要電波の波長λ1を基に、回路基板６１０の接地パターン６１２から、厚さｔ１＝λ1’／４（λ1’は半導体チップ３０、接着層５０及び回路基板６１０内伝播時の波長）の位置に、抵抗膜３１が配設される。
【００９２】
上記のように、電子装置６００では、回路基板６１０の接地パターン６１２から半導体チップ３０内の所定の位置に抵抗膜３１を配設する。これにより、接地パターン６１２と抵抗膜３１との距離に応じた波長の不要電波を、効果的に抑制することができる。
【００９３】
抑制したい不要電波の波長が比較的長くなると、その不要電波を抑制するための抵抗膜３１を、半導体チップ３０の底面からその内部の適当な位置（素子分離領域３３上等）に配設することが、当該半導体チップ３０の寸法上、行えなくなることが起こり得る。
【００９４】
図１４，図１５に示した電子装置５００，６００によれば、接地パターン５１２，６１２を半導体チップ３０から離間して配設するため、接地パターン５１２，６１２から抵抗膜３１までの距離を確保し、比較的長波長の不要電波を抑制することができる。
【００９５】
図１６は、電子装置の第５構成例を示す図である。
図１６に示す電子装置７００は、半導体チップ３０が、別の半導体チップ７１０の上方に接着層５０を介して配設され、一体化された、所謂スタック型マルチチップモジュール（ＭＣＭ）を有している。
【００９６】
半導体チップ３０，７１０は、所定の導電パターン７２１が形成された回路基板７２０に、それぞれワイヤ７３１，７３２で接続された構成を有している。下側の半導体チップ７１０の底面には、金属膜７４０が配設されている。
【００９７】
金属膜７４０を含む半導体チップ７１０及び回路基板７２０は、接着層７５０を介して、金属の筐体７６０の底部内面に固定され、半導体チップ３０，７１０及び回路基板７２０が筐体７６０に収容されている。
【００９８】
筐体７６０の側壁部には、上記電子装置４００で述べたような端子部４４０が設けられており、回路基板７２０の導電パターン７２１は、芯線部４４１の筐体７６０内の部分にワイヤ７３３で接続されている。
【００９９】
電子装置７００では、上側の半導体チップ３０の内部に、筐体７６０内に発生し得る不要電波の波長λ1を基に、金属膜７４０から、厚さｔ１＝λ1’／４（λ1’は半導体チップ３０，７１０及び接着層５０内伝播時の波長）の位置に、抵抗膜３１が配設される。
【０１００】
このようにスタック型ＭＣＭを用いた場合にも、下側の半導体チップ７１０底面の金属膜７４０から上側の半導体チップ３０内の所定位置に抵抗膜３１を配設することにより、金属膜７４０と抵抗膜３１との距離に応じた波長の不要電波を抑制することが可能になる。即ち、抑制する不要電波が比較的長波長となった場合にも、金属膜７４０から抵抗膜３１までの距離を確保し、当該不要電波を効果的に抑制することができるようになる。
【０１０１】
尚、図１６には、スタック型ＭＣＭとして、２つの半導体チップ３０，７１０を積層した場合を例示したが、積層数はこれに限定されるものではない。３つ以上の半導体チップを積層した場合にも、上記図１６の例に従い、不要電波が抑制可能な電子装置を構成することが可能である。また、その場合、不要電波抑制のための抵抗膜（上記抵抗膜３１に相当）を配設する半導体チップの積層位置は、最上層に限定されるものではなく、最下層の半導体チップ、或いは中間部に積層される半導体チップに、当該抵抗膜が配設されていてもよい。
【０１０２】
また、図１６では、スタック型ＭＣＭを例示したが、下側の半導体チップ７１０に替えて、単なる土台を配設するようにしてもよい。即ち、土台の底面に金属膜７４０を配設し、金属膜７４０から所定位置の半導体チップ３０内に、抵抗膜３１を配設する。それにより、金属膜７４０から抵抗膜３１までの距離を確保し、不要電波を抑制することも可能である。
【０１０３】
以上、不要電波の抑制が可能な電子装置について説明した。
以上の電子装置によれば、筐体内の不要電波の発生を抑制することが可能になる。以上説明した電子装置では、特に、半導体チップの厚さ方向の筐体寸法に依存して発生する不要電波を、効果的に抑制することができる。
【０１０４】
尚、半導体チップの平面方向の筐体寸法に依存して発生する不要電波を効果的に抑制するため、以下の図１７に示すような構成を採用してもよい。
図１７は、別形態の半導体チップの説明図である。
【０１０５】
図１７（Ａ）に示す半導体チップ３０Ａは、長さ方向Ａに対向する側面の一方の側に金属膜（反射部）４０Ａが配設され、他方の側に抵抗膜（抵抗部）３１Ａが配設された構成を有している。
【０１０６】
抵抗膜３１Ａには、例えば、酸化インジウムスズ（Indium Tin Oxide；ＩＴＯ）膜を用いることができる。ＩＴＯ膜は、酸化インジウム（Ｉｎ2Ｏ3）に数％の酸化スズ（ＳｎＯ2）を添加した化合物であり、空間伝播インピーダンスである３７７Ω／□程度の抵抗値を容易に実現することができる。
【０１０７】
半導体チップ３０Ａでは、金属膜４０Ａと抵抗膜３１Ａとの間の距離を、当該半導体チップ３０Ａが収容される筐体の長さ方向Ａの寸法に依存して発生する不要電波の波長λ2を基に、λ2’／４（λ2’は半導体チップ３０Ａ内伝播時の波長）に設定する。即ち、長さ方向Ａについて、λ／４型電波吸収体構造を形成する。これにより、筐体の長さ方向Ａの寸法に依存して発生する不要電波を、金属膜４０Ａで反射させ、抵抗膜３１Ａで吸収して、効果的に抑制することが可能になる。
【０１０８】
また、図１７（Ｂ）に示す半導体チップ３０Ｃは、幅（奥行き）方向Ｃに対向する側面の一方の側に金属膜（反射部）４０Ｃが配設され、他方の側に抵抗膜（抵抗部）３１Ｃが配設された構成を有している。
【０１０９】
この半導体チップ３０Ｃについても、金属膜４０Ｃと抵抗膜３１Ｃとの間の距離を、当該半導体チップ３０Ｃが収容される筐体の幅方向Ｃの寸法に依存して発生する不要電波の波長λ3を基に、λ3’／４（λ3’は半導体チップ３０Ｃ内伝播時の波長）に設定する。即ち、幅方向Ｃについて、λ／４型電波吸収体構造を形成する。これにより、筐体の幅方向Ｃの寸法に依存して発生する不要電波を抵抗膜３１Ｃで吸収し、不要電波を効果的に抑制することが可能になる。
【０１１０】
尚、図１７の例に従い、１つの半導体チップの長さ方向Ａに対向する側面にそれぞれ金属膜４０Ａ及び抵抗膜３１Ａを配設し、更に、当該半導体チップの幅方向Ｃに対向する側面にそれぞれ金属膜４０Ｃ及び抵抗膜３１Ｃを配設してもよい。
【０１１１】
このように側面に金属膜４０Ａ，４０Ｃ及び抵抗膜３１Ａ，３１Ｃが配設された半導体チップを、所定の筐体に収容することにより、半導体チップの平面方向Ａ，Ｃの筐体寸法に依存して発生する不要電波を効果的に抑制することが可能になる。
【０１１２】
また、上記の抵抗膜３１を設けた半導体チップ３０に対し、その長さ方向Ａに対向する側面にそれぞれ金属膜４０Ａ及び抵抗膜３１Ａを配設し、幅方向Ｃに対向する側面にそれぞれ金属膜４０Ｃ及び抵抗膜３１Ｃを配設してもよい。これにより、当該半導体チップ３０の厚さ方向Ｂ及び平面方向Ａ，Ｃの筐体寸法に依存して発生する不要電波を、いずれも効果的に抑制することが可能になる。但し、コスト面では、電子装置の使用周波数帯域で問題となる不要電波の発生方向に合わせて、１方向に選択的に、上記のようなλ／４型電波吸収体構造を設けることが好ましい。
【０１１３】
尚、以上の説明では、不要電波を吸収するための抵抗部（抵抗膜）を、反射部（金属膜等）からλ／４（λは反射部と抵抗部との間を伝播する電波の波長）の位置に配設するようにした。抵抗部は、このような位置に限らず、反射部から（２ｍ−１）×λ／４（ｍは自然数）の位置に配設すれば、上記同様、不要電波を吸収する。電子装置においては、反射部から（２ｍ−１）×λ／４（ｍは自然数）の位置に抵抗部を配設することにより、筐体内に発生する不要電波を抑制することが可能である。
【０１１４】
反射部（金属膜等）は、筐体に電気的に接続することができ、例えば、接地電位の筐体に電気的に接続することによって接地電位にすることができる。
また、以上の説明では、電子部品として半導体チップを例にし、当該半導体チップ内に抵抗膜を配設する場合について述べたが、上記手法は、外部に電波を発生する様々な電子部品に対して適用可能である。
【０１１５】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  電子部品と、
前記電子部品を収容する導体からなる筐体と、
前記電子部品の第１面側に配設され、電波を反射する反射部と、
前記第１面から、前記電子部品に入射される電波の（２ｍ−１）／４波長（ｍは自然数）離れた位置に配設された抵抗部と、
を有することを特徴とする電子装置。
【０１１６】
（付記２）  前記電子部品は、半導体素子であり、
前記抵抗部は、前記半導体素子の半導体基板内に配設されたポリシリコンであることを特徴とする付記１に記載の電子装置。
【０１１７】
（付記３）  前記抵抗部は、前記半導体素子に用いられている半導体基板に形成された絶縁部上に配設されていることを特徴とする付記１に記載の電子装置。
（付記４）  前記抵抗部は、前記電子部品内の回路から分離されていることを特徴とする付記１乃至３のいずれかに記載の電子装置。
【０１１８】
（付記５）  前記筐体に収容され、前記電子部品が電気的に接続された回路基板を更に含むことを特徴とする付記１乃至４のいずれかに記載の電子装置。
（付記６）  前記電子部品は、前記回路基板の上方に配設され、前記反射部は、前記電子部品の前記第１面側で、前記回路基板の表面に配設されていることを特徴とする付記５に記載の電子装置。
【０１１９】
（付記７）  前記反射部は、前記電子部品の前記第１面に配設されていることを特徴とする付記１乃至５のいずれかに記載の電子装置。
（付記８）  前記反射部は、前記筐体に電気的に接続されていることを特徴とする付記１乃至５のいずれかに記載の電子装置。
【０１２０】
（付記９）  前記反射部は、前記筐体と一体に形成されていることを特徴とする付記１乃至５のいずれかに記載の電子装置。
（付記１０）  形成する電子部品の動作周波数と、前記電子部品を収容する筐体の寸法とに基づき、前記電子部品の動作時に前記筐体内に発生する電波の波長を求める工程と、
前記波長に基づき、前記電子部品の第１面から、前記電子部品内に配設される抵抗部までの距離を、前記電子部品に入射される電波の（２ｍ−１）／４波長（ｍは自然数）にするときの前記電子部品の厚さを求める工程と、
前記抵抗部を含む前記電子部品を形成する工程と、
形成された前記電子部品を前記厚さに加工する工程と、
加工後の前記電子部品を前記筐体に収容する工程と、
を含むことを特徴とする電子装置の製造方法。
【０１２１】
（付記１１）  加工後の前記電子部品の第１面側に反射部を配設する工程を更に含むことを特徴とする付記１０に記載の電子装置の製造方法。
（付記１２）  前記反射部は、前記筐体と一体に形成されていることを特徴とする付記１０に記載の電子装置の製造方法。
【０１２２】
（付記１３）  第１面側に配設され、電波を反射する反射部と、
前記第１面から、入射される電波の（２ｍ−１）／４波長（ｍは自然数）の位置に配設された抵抗部と、
を有することを特徴とする電子部品。
【０１２３】
（付記１４）  前記抵抗部は、前記電子部品内の回路から分離されていることを特徴とする付記１３に記載の電子部品。
【符号の説明】
【０１２４】
１０，３００，４００，５００，６００，７００，１０００  電子装置
２０，２００，３１０，４１０，５４０，６４０，７６０，１０２０  筐体
３０，３０Ａ，３０Ｃ，７１０  半導体チップ
３１，３１Ａ，３１Ｃ，１０３，２０３  抵抗膜
３２  半導体基板
３２ａ  ウェル領域
３３  素子分離領域
３４  配線層
３４Ａ  インターミディエイト配線層
３４Ｂ  セミグローバル配線層
３４Ｃ  グローバル配線層
３４ａ，３５，１１４  配線
３４ｂ  ビア
４０，４０Ａ，４０Ｃ，１０２，７４０  金属膜
５０，５３０，６３０，７５０  接着層
１００  半導体チップモデル
１０１，２０１  チップ層
１１１  トランジスタ素子
１１２  インダクタ素子
１１３  容量素子
１１５  電極パッド
２０２ａ，２０２ｂ  信号励振ポート
３２０，４４０  端子部
３２１  セラミック端子
３２１ａ  信号伝送部
３２２  アウターリード
３３０，４３１，４３２，５２１，５２２，６２２，７３１，７３２，７３３  ワイヤ
４２０，５１０，６１０，７２０  回路基板
４２１，５１１，６１１，６２１，７２１  導電パターン
４４１  芯線部
４４２  外周部
５１２，６１２  接地パターン
１０１０  電子部品
【図１】
2011014804.tif 000003
【図２】
2011014804.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011014804.tif 000013
【図１２】
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【図１３】
2011014804.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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