(57)【要約】【課題】積層されるチップ数が増加した際にワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制できる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。【解決手段】信号を送受信するインダクタ素子ＩＤ１を有するＮＡＮＤチップＮＣ１と、信号を送受信するインダクタ素子ＩＤ０を有するＮＡＮＤチップＮＣ０と、ＮＡＮＤチップＮＣ１，ＮＣ０の動作を制御する制御回路が形成され、インダクタ素子ＩＤ１，ＩＤ０との間で信号を送受信するインダクタ素子ＩＤＣを有する制御用チップＣＣ０とを備える。インダクタ素子ＩＤ１，ＩＤ０の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれ、インダクタ素子ＩＤＣのインダクタンスは、インダクタ素子ＩＤ１あるいはＩＤ０のインダクタンスの少なくともいずれか一方より大きい。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリセルが形成され、信号を送受信する第１のインダクタ素子を有する第１のメモリチップと、
第１のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第２のインダクタ素子を有する第２のメモリチップと、
前記第１及び第２のメモリチップの動作を制御する制御回路が形成され、前記第１のインダクタ素子及び前記第２のインダクタ素子との間で信号を送受信する第３のインダクタ素子を有する制御用チップとを具備し、
前記第１のインダクタ素子の外周及び前記第２のインダクタ素子の外周は、前記第３のインダクタ素子の外周を第３のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、
前記第３のインダクタ素子のインダクタンスは、前記第１のインダクタ素子のインダクタンスあるいは前記第２のインダクタ素子のインダクタンスの少なくともいずれか一方より大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３のインダクタ素子のサイズは、前記第１のインダクタ素子のサイズあるいは前記第２のインダクタ素子のサイズの少なくともいずれか一方より大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３のインダクタ素子を構成する導体の巻き数は、前記第１のインダクタ素子を構成する導体の巻き数あるいは前記第２のインダクタ素子を構成する導体の巻き数の少なくともいずれか一方より多いことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のメモリチップは、
前記第１のインダクタ素子により信号を送信する第１送信回路と、
前記第１のインダクタ素子により信号を受信する第１受信回路と、
前記第１のインダクタ素子と前記第１送信回路または前記第１受信回路のいずれか一方の回路との間を接続状態にする第１のスイッチ回路とを有し、
前記第２のメモリチップは、
前記第２のインダクタ素子により信号を送信する第２送信回路と、
前記第２のインダクタ素子により信号を受信する第２受信回路と、
前記第２のインダクタ素子と前記第２送信回路または前記第２受信回路のいずれか一方の回路との間を接続状態にする第２のスイッチ回路とを有し、
前記制御用チップは、
前記第３のインダクタ素子により信号を送信する第３送信回路と、
前記第３のインダクタ素子により信号を受信する第３受信回路と、
前記第３のインダクタ素子と前記第３送信回路または前記第３受信回路のいずれか一方の回路との間を接続状態にする第３のスイッチ回路とを有することを特徴する請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御用チップは、前記第１のメモリチップと前記第２のメモリチップとの間に配置されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記制御用チップは、前記第２のメモリチップ上に配置されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
信号を送受信する第１のインダクタ素子と、外部との間で信号を入出力する端子とを有する基板と、
前記基板上に配置され、メモリセルが形成され、信号を送受信する第２のインダクタ素子を有する第１のメモリチップと、
前記第１のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第３のインダクタ素子を有する第２のメモリチップと、
前記基板と前記第１のメモリチップとの間に配置され、前記第１及び第２のメモリチップの動作を制御する制御回路が形成された制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項８】
メモリセルが形成され、信号を送受信する第１のインダクタ素子を有する第１のメモリチップと、
前記第１のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第２のインダクタ素子を有する第２のメモリチップと、
前記第２のメモリチップ上に配置され、前記第１のインダクタ素子及び前記第２のインダクタ素子との間で信号を送受信する第３のインダクタ素子と、前記第３のインダクタ素子に接続された第１端子とを有する基板と、
前記第２のメモリチップ上に配置され、前記第１及び第２のメモリチップの動作を制御する制御回路が形成され、前記第１端子と電気的に接続された第２端子を有する制御用チップと、
を具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、チップ上に形成されたインダクタ素子を用いて、チップ間の通信を行う不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、携帯用電子機器の小型化に伴い、不揮発性半導体記憶装置においても高密度実装が求められている。そのため、複数の半導体チップを積層する三次元積層実装が注目されている。
【０００３】
このような三次元実装記憶装置においては、従来、ワイヤボンディングによりチップ間での信号の授受が行われてきた。しかし、今後、多数のチップを１つのパッケージ内に積層する要求が生じた際に、必要となるワイヤボンディングの数が許容できなくなることが懸念されている。さらに、ワイヤのインダクタ成分による配線間の信号の反射により、ＬＳＩの性能が低下することが知られている。
【０００４】
この対策として、半導体チップに基板を貫通するスルービアを形成する技術や、半導体チップに通信用のインダクタ素子を形成する技術が提案されている。
【０００５】
しかし、スルービアを形成するには複雑な製造工程を必要とするため、製造コストが上昇したり、品質を向上させることが難しいという問題がある。また、半導体チップにインダクタ素子を形成すると、半導体チップの面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７７３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態による不揮発性半導体記憶装置は、メモリセルが形成され、信号を送受信する第１のインダクタ素子を有する第１のメモリチップと、第１のメモリチップ上に配置され、メモリセルが形成され、信号を送受信する第２のインダクタ素子を有する第２のメモリチップと、前記第１及び第２のメモリチップの動作を制御する制御回路が形成され、前記第１のインダクタ素子及び前記第２のインダクタ素子との間で信号を送受信する第３のインダクタ素子を有する制御用チップとを具備する。前記第１のインダクタ素子の外周及び前記第２のインダクタ素子の外周は、前記第３のインダクタ素子の外周を第３のインダクタ素子を含む平面に垂直な方向に延長した閉空間に含まれ、前記第３のインダクタ素子のインダクタンスは、前記第１のインダクタ素子のインダクタンスあるいは前記第２のインダクタ素子のインダクタンスの少なくともいずれか一方より大きい。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体チップが有する送受信回路の回路図である。
【図２】第１実施形態に係るシュミットトリガ回路の回路図である。
【図３】第１実施形態に係る積層された半導体チップの送受信回路の回路図である。
【図４】第１実施形態に係る送信回路の他の例の回路図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図６】第１実施形態に係る半導体チップ内のインダクタ素子のレイアウトを示す図である。
【図７】第１実施形態に係る半導体チップ内のインダクタ素子の他のレイアウトを示す図である。
【図８】第１実施形態に係るインダクタ素子の構造を示す図である。
【図９】ＮＡＮＤメモリにおける通信プロトコルを示す図である。
【図１０】第１実施形態に係る半導体チップへのラベリングを示す図である。
【図１１】第１実施形態に係る半導体チップへのラベリングを示す図である。
【図１２】第１実施形態に係る半導体チップへのラベリングの処理手順を示すフローチャートである。
【図１３】第２実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図１４】第３実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図１５】第３実施形態に係る変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【図１６】第４実施形態に係る不揮発性半導体記憶装置の構造を示す斜視図である。
【図１７】第４実施形態に係る変形例の不揮発性半導体記憶装置の断面図である。
【図１８】第４実施形態に係る他の変形例の不揮発性半導体記憶装置の斜視図である。
【図１９】第５実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２０】図１９における２０−２０線に沿った断面図である。
【図２１】第５実施形態に係る不揮発性半導体記憶装置が有するＮＡＮＤチップの構成を示す平面図である。
【図２２】第６実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２３】図２２における２３−２３線に沿った断面図である。
【図２４】第６実施形態に係る不揮発性半導体記憶装置が有するＮＡＮＤチップの構成を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［１］  第１実施形態
第１実施形態では、不揮発性半導体記憶装置の基本構成について説明する。
【００１２】
［１−１］送受信回路の原理
第１実施形態の不揮発性半導体記憶装置は、複数の半導体チップが積層された三次元積層構造を有する。積層された複数の半導体チップの各々は、送受信回路（通信回路）を含む。
【００１３】
図１は、第１実施形態における半導体チップが有する送受信回路の回路図である。
【００１４】
半導体チップの各々は、図１に示すように、各半導体チップ間で通信を行うための送受信回路（送信回路１１及び受信回路１２）を有している。また、積層された半導体チップの対向する同じ箇所に、インダクタ素子ＩＤ１，ＩＤ２が配置されている。
【００１５】
送信回路１１は、２つのインバータ回路ＩＶ１，ＩＶ２と、インダクタ素子ＩＤ１から構成される。２つのインバータ回路ＩＶ１，ＩＶ２の出力端子間にインダクタ素子ＩＤ１が接続される。
【００１６】
インバータ回路ＩＶ１，ＩＶ２の各入力端子には、データに応じた相補信号（Data，/Data）が入力される。なお、信号/Dataは、信号Dataの相補信号であることを示す。また、インバータ回路ＩＶ１，ＩＶ２の電源端には電源電圧ＶDDあるいは基準電圧（例えば、接地電圧）Ｖssが供給されている。
【００１７】
送信回路１１は、データに変化が生じた際に活性化され、インダクタ素子ＩＤ１に電流を流す。インダクタ素子ＩＤ１に流れる電流の変化によって生じる磁界の変化により、受信回路１２側のインダクタ素子ＩＤ２との間に誘導結合が生じる。
【００１８】
受信回路１２は、図１に示すように、インダクタ素子ＩＤ２、差動増幅器ＤＡ１、及びシュミットトリガ回路ＳＴ１から構成される。受信回路１２では、誘導結合によりインダクタ素子ＩＤ２に生じた磁界を電流に変換する。この電流は非常に微弱な信号であるため、差動増幅器ＤＡ１により増幅する必要がある。インダクタ素子ＩＤ２の両端をそれぞれ差動増幅器ＤＡ１の入力とし、送信回路１１側での電流の変化を増幅する。その際、差動増幅器ＤＡ１の各入力は、中間電位にバイアスされているものとする。
【００１９】
送信回路１１側のデータが変化する際に生じる受信回路１２側の瞬時的なピーク電圧をシュミットトリガ回路ＳＴ１により保持し、送信回路１１側でのデータを受信回路１２において復元する。
【００２０】
［１−２］送受信回路の動作
第１実施形態における送受信回路の動作例を説明する。送信回路１１の入力データが０から１へ遷移すると、インダクタ素子ＩＤ１中を図１に示す向きに電流ＩTが流れる。この瞬時電流ＩTによりインダクタ素子ＩＤ１内に上向きの磁界が生じる。この磁界の変化は、受信回路１２側のインダクタ素子ＩＤ２の両端に電位差として現れる。この微小な信号を差動増幅器ＤＡ１の入力端子に与え、シュミットトリガ回路ＳＴ１により検出できるレベルまで増幅する。
【００２１】
シュミットトリガ回路ＳＴ１には、図２に示す二段増幅回路型の構成を用いる。シュミットトリガ回路ＳＴ１は、インバータ回路ＩＶ３，ＩＶ４、トランジスタＴＲ１，ＴＲ２から構成される。この構成により、受信回路１２の応答性が向上し、瞬間的な電圧の変化を検出することができる。
【００２２】
［１−３］送受信回路の構成
次に、半導体チップが有する送受信回路の構成について説明する。
【００２３】
送信回路側のインダクタ素子ＩＤ１により生じるインダクタ素子ＩＤ２における磁界は、インダクタ素子ＩＤ１とインダクタ素子ＩＤ２との距離の３乗に比例して低下する。このため、チップ間の通信を確実に行うには、インダクタ素子はある程度の大きさが必要である。しかし、これはチップ面積の増加に繋がる。
【００２４】
そこで、図３に示すように、半導体チップ１，２における送信回路１１及び受信回路１２のインダクタ素子ＩＤを共通化し、チップ上の送信回路あるいは受信回路の一方を活性化する機構を付加することにより、この問題を解決する。
【００２５】
送信回路あるいは受信回路の一方を活性化する機構としては、例えば、スイッチ回路ＳＷを用いることができる。スイッチ回路ＳＷは、インダクタ素子ＩＤと送信回路１１との間、及びインダクタ素子ＩＤと受信回路１２との間に配置される。
【００２６】
半導体チップ１から半導体チップ２へ送信するときは、半導体チップ１において、インダクタ素子ＩＤと送信回路１１との間のスイッチ回路ＳＷが接続状態になり、インダクタ素子ＩＤと受信回路１２との間のスイッチ回路ＳＷが遮断状態になる。さらに、半導体チップ２において、インダクタ素子ＩＤと受信回路１２との間のスイッチ回路ＳＷが接続状態になり、インダクタ素子ＩＤと送信回路１１との間のスイッチ回路ＳＷが遮断状態になる。
【００２７】
一方、半導体チップ２から半導体チップ１へ送信するときは、半導体チップ２において、インダクタ素子ＩＤと送信回路１１との間のスイッチ回路ＳＷが接続状態になり、さらに半導体チップ１において、インダクタ素子ＩＤと受信回路１２との間のスイッチ回路ＳＷが接続状態となる。その他のスイッチ回路ＳＷは、遮断状態になる。
【００２８】
また、図１において、インダクタ素子ＩＤ１，ＩＤ２間に生じる誘導結合は、チップの基板や配線を貫通できる。誘導結合による通信距離は、インダクタ素子の直径程度である。
【００２９】
このため、インダクタ素子のサイズを大きく、チップ間距離を小さくすることにより、通信距離を拡大しつつ、チップ間の結合係数を向上することができる。これにより、遠隔のチップとの通信、すなわち複数枚積層されたチップ間で通信することが可能である。通信を行う際には、対象となるチップのみ活性化し、それ以外のチップは非活性化する。
【００３０】
また、受信回路１２側のインダクタ素子ＩＤ２の両端に生じる電位差Ｖは、送信回路１１側のインダクタ素子ＩＤ１のインダクタンスをＬ、送信回路１１側のインダクタ素子ＩＤ１を流れる電流をＩとすると、Ｖ＝Ｌ・(ｄＩ／ｄｔ)で与えられる。
【００３１】
送信回路１１を図４に示すような回路構成にすることにより、送信する電力を向上させることができる。また、複数のチップ間で通信を行う際には、電流量を調整することにより消費電力を削減できる。
【００３２】
図４に示した送信回路では、送信回路１１と基準電圧Ｖssとの間にトランジスタＴＲ３が接続される。さらに、トランジスタＴＲ３のゲートに、トランジスタＴＲ４のゲートとドレインが接続され、トランジスタＴＲ４のゲートとドレインに電流源Ｉａが接続される。さらに、トランジスタＴＲ３，ＴＲ４のソースに基準電圧Ｖssがそれぞれ供給される。
【００３３】
［１−４］不揮発性半導体記憶装置の構成
［１−４−１］半導体チップの積層構造
複数の半導体チップ間で相互にデータ通信を行う場合、例としてここでは、４枚のＮＡＮＤチップを積層した場合を示す。チップ間の誘導結合による通信は、チップのメタル配線をスパイラル状に巻いて形成した小さなインダクタ素子を用いて行うため、追加コストはほぼゼロである。
【００３４】
本実施形態で示す誘導結合による無線通信技術の基本的な構成は、図５に示すように複数のＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３と制御用チップＣＣ０が積層され、チップの積層方向でそれぞれのチップの対応する箇所にインダクタ素子ＩＤ０（図示しない），ＩＤ１，ＩＤ２，ＩＤ３，ＩＤＣが配置される。そして、各チップのインダクタ素子間で通信が行われる。
【００３５】
ＮＡＮＤチップＮＣ０〜ＮＣ３には、複数のメモリセルを含むＮＡＮＤフラッシュメモリが形成されている。なおここでは、ＮＡＮＤフラッシュメモリが形成されたＮＡＮＤチップを例に示すが、その他のメモリが形成されたチップであってもよい。制御用チップＣＣ０には、ＮＡＮＤチップの動作を制御するコントローラが形成されている。
【００３６】
図５に示すように、４つのＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３が上から順に積層されている。ＮＡＮＤチップＮＣ０上には、制御用チップＣＣ０が配置されている。
【００３７】
ＮＡＮＤチップＮＣ０は、ＮＡＮＤフラッシュメモリ及びインダクタ素子ＩＤ０（図示しない）、及びパッドＰ１，Ｐ２，Ｐ３を有している。パッドＰ１には、基準電圧（例えば、接地電圧）Ｖssが供給され、パッドＰ２には電源電圧ＶDDが供給される。パッドＰ３には、チップイネーブル信号ＣＥが入力される。
【００３８】
同様に、ＮＡＮＤチップＮＣ１は、ＮＡＮＤフラッシュメモリ、インダクタ素子ＩＤ１、及びパッドＰ１，Ｐ２，Ｐ３を有している。ＮＡＮＤチップＮＣ２は、ＮＡＮＤフラッシュメモリ、インダクタ素子ＩＤ２、及びパッドＰ１，Ｐ２，Ｐ３を有している。ＮＡＮＤチップＮＣ３は、ＮＡＮＤフラッシュメモリ、インダクタ素子ＩＤ３、及びパッドＰ１，Ｐ２，Ｐ３を有している。
【００３９】
さらに、制御用チップＣＣ０は、コントローラ（図示しない）、インダクタ素子ＩＤＣ、及びパッドＰ１，Ｐ２，Ｐ３，Ｐ４を有している。パッドＰ４は、外部回路との間で信号が入出力される。
【００４０】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３及び制御用チップＣＣ０にそれぞれ配置されたインダクタ素子ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３及びＩＤＣは、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子ＩＤ０〜ＩＤ３，ＩＤＣの開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ＩＤ０〜ＩＤ３の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれる。
【００４１】
各ＮＡＮＤチップのパッドＰ１，Ｐ２，Ｐ３と制御用チップＣＣ０のパッドＰ１，Ｐ２，Ｐ３との間には、ボンディングワイヤがそれぞれ形成され、パッドＰ１間、パッドＰ２間、及びパッドＰ３間はそれぞれ電気的に接続される。
【００４２】
ここで、ＮＡＮＤチップのインダクタ素子のインダクタンスをＬNAND、制御用チップのインダクタ素子のインダクタンスをＬCTRL、相互インダクタンスをＭ＝ｋ(ＬNAND・ＬCTRL)１／２、送信回路側のインダクタ素子に流す電流をＩとすると、通信時に受信回路側のインダクタ素子に生じる電圧Ｖは、Ｖ＝Ｍ・(ｄＩ／ｄｔ)で表される。
【００４３】
以上より、チップ間の通信を確実に行うためには、インダクタ素子間の相互インダクタンスを大きくすることが望まれる。しかし、汎用メモリでは周辺回路のサイズは可能な限り小さくする必要がある。このため、本実施形態では、制御用チップのインダクタ素子のサイズをＮＡＮＤチップのインダクタ素子のサイズより大きくすることにより、ＮＡＮＤチップにおいてインダクタ素子の形成によって面積が大きくならないようにする。すなわち、ＮＡＮＤチップのインダクタ素子のサイズを大きくせずに、制御用チップのインダクタ素子のサイズを大きくすることにより、インダクタ素子間の相互インダクタンスを大きくする。
【００４４】
また、１つのチップに形成する送信回路及び受信回路のインダクタ素子を共通化し、イネーブル信号によりインダクタ素子の接続を送信回路あるいは受信回路に切り替えることにより、インダクタ素子の形成による面積の増加を抑制する。
【００４５】
［１−４−２］インダクタ素子のレイアウト
インダクタ素子は、ボンディングパッドと異なり、チップの任意の位置に配置できる。これは、チップ内の複数のメモリブロック（あるいはメモリプレーン）から等距離に配置できるセンターパッドの実現を意味しており、複数のメモリブロックの中央にインダクタ素子を配置すればＮＡＮＤメモリの性能向上に寄与することができる。
【００４６】
データの送受信時にインダクタ素子に電流が流れることで生じるクロストークにより周辺の回路に影響を及ぼさない限り、誘導結合による通信を行うインダクタ素子は、チップの周辺部または中央等、チップ上の最適な位置に配置することができる。
【００４７】
図６は、インダクタ素子を半導体チップの中央に配置した例を示す図である。
【００４８】
半導体チップの左下部にはメモリプレーンＭＰ０が配置され、右下部にはメモリプレーンＭＰ１が配置されている。左上部にはメモリプレーンＭＰ２が配置され、右上部にはメモリプレーンＭＰ３が配置されている。メモリプレーンＭＰ０〜ＭＰ３の各々の上部及び下部には、センスアンプ１３が配置されている。
【００４９】
半導体チップの中央、すなわちメモリプレーンＭＰ０，ＭＰ２とメモリプレーンＭＰ１，ＭＰ３との間には、複数のインダクタ素子ＩＤが配置されている。さらに、メモリプレーンＭＰ０，ＭＰ１の下には、複数のパッドＰ１，Ｐ２，Ｐ３が配置されている。
【００５０】
図６に示したように、メモリセルが配置される記憶装置において、最適なレイアウトは、複数のメモリセルとデータの授受を行うセンスアンプの近傍にインダクタ素子ＩＤを配置することである。複数のセンスアンプ１３に対してできるだけ近くに等距離に配置することにより、データ伝送における配線遅延の影響を低減することができる。
【００５１】
また、半導体チップ内に２つのメモリプレーンＭＰ０，ＭＰ１が配置されている場合も、図７に示すように、メモリプレーンＭＰ０とＭＰ１との間に、複数のインダクタ素子ＩＤが配置される。
【００５２】
半導体チップに配置されるインダクタ素子ＩＤの数は、１つあるいは２、３、４つ以上の複数でもよい。ＮＡＮＤチップ及び制御用チップにそれぞれ配置されるインダクタ素子の数は同数である。半導体チップの面積の制約が許す限り、同一チップ上に複数のインダクタを配置することにより、より高速なインタフェースを実現できる。また、ＮＡＮＤメモリの構成は、上記の例に限定されない。例えば、メモリプレーンの上部あるいは下部のいずれか片側にセンスアンプが配置される場合もありうる。
【００５３】
例えば、一般的なＮＡＮＤメモリの入出力パッド１つ当たりの通信速度を１００Ｍbit/secとし、チップ間のデータの授受には８つの通信チャネル（パッド）を使用しているものと仮定する。ここで、本実施形態におけるインダクタ素子１つ当たりの通信速度が４００Ｍbit/secであるとすると、通信用の入出力パッドを６つ削減でき、２つの入出力パッド（インダクタ素子）で通信を行うことが可能となる。この際、制御用チップＣＣ０では、通信するデータのパラレル−シリアル変換（Ｉ２Ｃ:inter integrated circuit）を行っているものとする。
【００５４】
［１−４−３］インダクタ素子の構造
図８は、第１実施形態におけるインダクタ素子の構造を示す図である。
【００５５】
インダクタ素子ＩＤの形状は、例えば、図８（ａ）〜図８（ｄ）に示すように正方形を含む四角形でもよいし、図８（ｅ）〜図８（ｈ）に示すように八角形でもよい。さらに、その他の多角形あるいは円形でもよい。
【００５６】
また、インダクタ素子ＩＤを構成する導電線の巻き数、及び導電線の線幅は、例えば、図８（ａ）及び図８（ｅ）に示すように巻き数が５で導電線の線幅が２μｍ、また図８（ｂ）及び図８（ｆ）に示すように巻き数が３で導電線の線幅が２μｍ、図８（ｃ）及び図８（ｇ）に示すように巻き数が５で導電線の線幅が１μｍ、図８（ｄ）及び図８（ｈ）に示すように巻き数が３で導電線の線幅が１μｍなどを用いる。インダクタ素子の導電線間の間隔は、例えば０．５μｍである。
【００５７】
さらに、図８（ａ）〜図８（ｄ）に示すように、正方形のインダクタ素子のサイズは、例えば、１２０μｍ×１２０μｍである。また、図８（ｅ）〜図８（ｈ）に示すように、八角形のインダクタ素子のサイズは、例えば、インダクタ素子を囲う四角形の大きさが１２０μｍ×１２０μｍである。
【００５８】
また、インダクタ素子の形状が正方形の場合、正方形の送信コイル（インダクタ素子）及び受信コイル（インダクタ素子）の一辺の長さＤ＝５０μｍ、チップ間距離Ｘ＝５０μｍとしたときのインダクタ素子間の距離（チャネル間距離）Ｙ[μｍ]に対するＩＳＲ（Interference-to-Signal Ratio）［dB］を求めた。この場合には、Ｙo≒７０μｍにおいて、クロストークが最小になった。
【００５９】
また、インダクタ素子ＩＤは、例えば、半導体チップに半導体回路を形成するための配線層を用いて形成する。すなわち、ＮＡＮＤチップのインダクタ素子は、ＮＡＮＤチップのメモリセルを形成するための配線層を用いて形成する。また、制御用チップのインダクタ素子は、コントローラを形成するための配線層を用いて形成する。
【００６０】
このようにチップの製造工程を用いてインダクタ素子を形成すれば、新たに製造工程を追加する必要がなく、製造コストの上昇を抑えることができる。
【００６１】
［１−４−４］送受信回路の動作
既存のＮＡＮＤメモリでは、ボンディングワイヤを接続した入出力パッドを複数用い（図９に示す例では８つ）、アドレス及びデータの授受を行っている。
【００６２】
本実施形態では、図３に示したインダクタ素子を含む送受信回路を用いて、アドレス及びデータの授受を行う。インダクタ素子を含む送受信回路の動作を回路シミュレータ“HSPICE（登録商標）”により確認した。このシミュレーションによると、インダクタ素子１つ当たりの通信速度は４００Ｍbit/secである。これは、既存のボンディングワイヤを接続した入出力パッド１つ当たりの通信速度と比べて１０倍以上のスピードを達成している。
【００６３】
本実施形態では、図６及び図７に示すように、複数のインダクタ素子を用いることにより高速なインタフェースを実現できる。さらに、制御用チップにてパラレル信号をシリアル信号に変換（Ｉ２Ｃ:inter-integrated circuit）することにより、インダクタ素子の数を削減することが可能である。
【００６４】
インダクタ素子の誘導結合による無線通信を用いることにより、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は１チップ当たり数本に低減できる。これは、１チップパッケージでＳＳＤ(solid state drive)を実装する場合において非常に有利である。
【００６５】
また、通信プロトコルでは、既存のＮＡＮＤメモリと同様に、以下の図９に示す規則に則り、カラムアドレス、ページアドレス、ブロックアドレス、及びチップアドレスの順に制御用チップから各ＮＡＮＤチップに信号が送信される。そして、対応するチップがその命令コマンドに従い、送受信(read/write)を行い、それ以外のチップはディセーブルモードとなる。送受信(read/write)が終了すると、ボンディングワイヤからの起動制御信号により全てのチップが待機モードとなる。
【００６６】
各チップのアサインは、既存のＮＡＮＤメモリと同様にチップアドレス（ＣＡＤＤ）ピンにより行う。あるいは、出荷時に制御用チップから送信する信号の強さ(インダクタ素子に流す電流)を徐々に強くし、信号を受信したＮＡＮＤチップから順に応答信号ＡＣＫを返し、ラベリングを行っていく。
【００６７】
ここで、インダクタ素子により生じる磁界Ｈは、インダクタ素子からの距離の３乗に比例して低下するため、ＮＡＮＤチップＮＣ０からＮＡＮＤチップＮＣ３の順にラベリングが行われることになる。磁界Ｈは、Ｈ＝Ｉ・Ｓ/(４πＤ３)で表される。Ｉはインダクタ素子に生じる電流、Ｓはインダクタ素子の面積（サイズ）、Ｄはインダクタ素子からの距離を示す。なお、距離の３乗に比例して磁界が弱まるため、パッケージの際のシールドは不要と考えられる。
【００６８】
次に、積層されたＮＡＮＤチップへのラベリングについて詳述する。
【００６９】
例えば、ＮＡＮＤチップＮＣ１に“Label 1”を与える場合、図１０に示すように、制御用チップＣＣ０のインダクタ素子ＩＤＣから、ＮＡＮＤチップＮＣ１のインダクタ素子ＩＤ０が受信できる程度の強度で信号を送信する。このとき、制御用チップＣＣ０から送信する信号の強度は、ＮＡＮＤチップＮＣ２には到達しない程度の大きさである。
【００７０】
制御用チップＣＣ０からの信号を受信したＮＡＮＤチップＮＣ１は、制御用チップＣＣ０に応答信号ＡＣＫを返し、自身（ＮＡＮＤチップＮＣ１）にラベリングを行う（ＮＡＮＤチップＮＣ１＝Label 1）。
【００７１】
なおこのとき、ＮＡＮＤチップＮＣ０は、既に同様の手法にてラベリングが行われているものとする。ラベリングが行われているＮＡＮＤチップＮＣ０は、制御用チップＣＣ０からの信号に対し応答しないものとする。
【００７２】
次に、ＮＡＮＤチップＮＣ２に“Label 2”を与える場合、図１１に示すように、制御用チップＣＣ０のインダクタ素子ＩＤＣから、ＮＡＮＤチップＮＣ２のインダクタ素子ＩＤ２が受信できる程度の強度で信号を送信する。このとき、制御用チップＣＣ０から送信する信号の強度は、ＮＡＮＤチップＮＣ３には到達しない程度の大きさである。
【００７３】
制御用チップＣＣ０からの信号を受信したＮＡＮＤチップＮＣ２は、制御用チップＣＣ０に応答信号ＡＣＫを返し、自身（ＮＡＮＤチップＮＣ２）にラベリングを行う（ＮＡＮＤチップＮＣ２＝Label 2）。
【００７４】
さらに、その他のＮＡＮＤチップＮＣ３にも、同様の方法により“Label 3”を与える。
【００７５】
図１２に示すフローチャートを用いて、ＮＡＮＤチップへのラベリングを説明すると以下のようになる。
【００７６】
図１２は、ＮＡＮＤチップへのラベリングの処理手順を示すフローチャートである。
【００７７】
まず、制御用チップＣＣ０は、インダクタ素子ＩＤＣからＮＡＮＤチップのインダクタ素子に、ＮＡＮＤチップをラベリングするラベル信号を送信する（ステップＳ１）。
【００７８】
続いて、制御用チップＣＣ０は、ターゲットのＮＡＮＤチップから応答信号ＡＣＫを受信したかを判定する（ステップＳ２）。
【００７９】
応答信号ＡＣＫを受信していないときは、ステップＳ１に戻り、ターゲットのＮＡＮＤチップにラベル信号を再度、送信する。一方、応答信号ＡＣＫを受信したときは、制御用チップＣＣ０は、全てのＮＡＮＤチップがラベルを与えられたかを判定する（ステップＳ３）。
【００８０】
全てのＮＡＮＤチップがラベルを与えられていないときは、ステップＳ１に戻り、ラベルが与えられていないＮＡＮＤチップにラベル信号を送信する。このようにして、ステップＳ１〜Ｓ３の処理を繰り返す。
【００８１】
そして、全てのＮＡＮＤチップがラベルを与えられたとき、ラベリングの処理を終了する。
【００８２】
前記フローチャートの処理手順に従い、各ＮＡＮＤチップにラベリングを行うことにより、ＮＡＮＤチップＮＣ０〜ＮＣ３のラベリングに使用する制御用チップ上及びＮＡＮＤチップ上のパッドが不要となる。
【００８３】
［２］  第２実施形態
第２実施形態では、インダクタ素子を有するパッケージ基板上に、半導体チップ（制御用チップ及びＮＡＮＤチップ）を積層した不揮発性半導体記憶装置について説明する。
【００８４】
［２−１］不揮発性半導体記憶装置の構成
図１３（ａ）及び図１３（ｂ）は、第２実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。図１３（ａ）はパッケージ基板上に半導体チップが積層された不揮発性半導体記憶装置の構造を示し、図１３（ｂ）はパッケージ基板に形成されたインダクタ素子及びパッドのレイアウトを示す。
【００８５】
第２実施形態の不揮発性半導体記憶装置は、図１３（ａ）に示すように、パッケージ基板２１、制御用チップＣＣ０、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２から構成されている。
【００８６】
パッケージ基板２１上には、制御用チップＣＣ０、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２が下から順に積層されている。制御用チップＣＣ０、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２は、インダクタ素子をそれぞれ有する。
【００８７】
パッケージ基板２１上には、図１３（ｂ）に示すように、インダクタ素子ＩＤＰ、パッド２２、及びリードフレーム２３が形成されている。
【００８８】
パッケージ基板２１、制御用チップＣＣ０、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、制御用チップＣＣ０及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２に形成された各インダクタ素子の外周は、インダクタ素子ＩＤＰの外周をインダクタ素子ＩＤＰを含む平面に垂直な方向に延長した閉空間に含まれる。
【００８９】
第２実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第１実施形態と同様である。
【００９０】
［３］  第３実施形態
第３実施形態では、インダクタ素子が形成されたチップ（以下、インダクタチップ）と、コントローラが形成された制御用チップとを用意し、積層されたＮＡＮＤチップ上にこれらのチップを配置した不揮発性半導体記憶装置について説明する。
【００９１】
［３−１］不揮発性半導体記憶装置の構成
図１４（ａ）及び図１４（ｂ）は、第３実施形態の不揮発性半導体記憶装置の構造を示す図である。図１４（ａ）は積層されたＮＡＮＤチップ上にインダクタチップ３１及び制御用チップＣＣ０が配置された不揮発性半導体記憶装置の斜視図であり、図１４（ｂ）はインダクタ素子が形成されたインダクタチップ３１の平面図である。
【００９２】
第３実施形態の不揮発性半導体記憶装置は、図１４（ａ）に示すように、制御用チップＣＣ０、インダクタチップ３１、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３から構成されている。
【００９３】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は下から順に積層されている。ＮＡＮＤチップＮＣ３上には、インダクタチップ３１が配置され、インダクタチップ３１上には制御用チップＣＣ０が配置されている。
【００９４】
インダクタチップ３１はインダクタ素子ＩＤＡを有し、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３はインダクタ素子をそれぞれ有する。インダクタチップ３１、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、ＮＡＮＤチップＮＣ０〜ＮＣ３に形成された各インダクタ素子の外周は、インダクタ素子ＩＤＡの外周をインダクタ素子ＩＤＡを含む平面に垂直な方向に延長した閉空間に含まれる。
【００９５】
インダクタチップ３１上のパッド３２は、制御用チップＣＣ０上のパッド３３とボンディングワイヤ３４により接続されている。ＮＡＮＤチップＮＣ０〜ＮＣ３上には、パッドＰ１，Ｐ２が形成されている。パッドＰ１には、基準電圧（例えば、接地電圧）Ｖssが供給され、パッドＰ２には電源電圧ＶDDが供給される。
【００９６】
インダクタチップ３１上には、図１４（ｂ）に示すように、インダクタ素子ＩＤＡが所定間隔で形成されている。インダクタ素子ＩＤＡの近傍には、インダクタ素子ＩＤＡに接続されたパッド３２が形成されている。また、インダクタチップ３１の材質は、シリコンでもよいし、あるいは樹脂でもよい。
【００９７】
次に、第３実施形態の変形例の不揮発性半導体記憶装置について説明する。
【００９８】
図１５は、第３実施形態の変形例の不揮発性半導体記憶装置の構造を示す斜視図である。
【００９９】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は下から順に積層されている。ＮＡＮＤチップＮＣ３上には、インダクタチップ３１と制御用チップＣＣ０が互いに重ならないように配置されている。すなわち、図１４（ａ）に示した例と異なる点は、制御用チップＣＣ０が、インダクタチップ３１上に配置されるのではなく、ＮＡＮＤチップＮＣ３上に配置されていることである。
【０１００】
インダクタチップ３１、及びＮＡＮＤチップＮＣ０〜ＮＣ３は、インダクタ素子をそれぞれ有する。インダクタチップ３１、及びＮＡＮＤチップＮＣ０〜ＮＣ３に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。
【０１０１】
第３実施形態及び変形例の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第１実施形態と同様である。
【０１０２】
図１５に示した構造では、図１４（ａ）に示した構造に比べて、チップ積層方向における厚さを薄くできるため、記憶装置の薄型化に有利である。
【０１０３】
［４］  第４実施形態
第４実施形態では、積層されたＮＡＮＤチップ間に、インダクタ素子とコントローラが形成された制御用チップを配置した不揮発性半導体記憶装置について説明する。
【０１０４】
［４−１］不揮発性半導体記憶装置の構成
図１６は、第４実施形態の不揮発性半導体記憶装置の構造を示す斜視図である。
【０１０５】
第４実施形態の不揮発性半導体記憶装置は、図１６に示すように、制御用チップＣＣ０、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３から構成されている。制御用チップＣＣ０には、コントローラとインダクタ素子ＩＤＣが形成されている。
【０１０６】
４枚のＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は下から順に積層されている。積層された４枚のＮＡＮＤチップの中央、つまり２枚目と３枚目のＮＡＮＤチップＮＣ１，ＮＣ２間に制御用チップＣＣ０が配置されている。
【０１０７】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は、インダクタ素子ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３をそれぞれ有する。ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３、及び制御用チップＣＣ０に形成された各インダクタ素子は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、ＮＡＮＤチップＮＣ０〜ＮＣ３に形成された各インダクタ素子の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれる。
【０１０８】
さらに、制御用チップＣＣ０のインダクタ素子ＩＤＣのサイズは、他のＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３のインダクタ素子のサイズより大きく設定されている。また、制御用チップＣＣ０のインダクタ素子ＩＤＣを構成する導電線（導体）の巻き数は、他のＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３のインダクタ素子を構成する導電線（導体）の巻き数より多く設定されている
これにより、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３の各々は、より小さな電力で制御用チップＣＣ０と通信が可能となり、各ＮＡＮＤチップのインダクタ素子の面積の増大を抑制することができる。すなわち、各ＮＡＮＤチップのインダクタ素子より、制御用チップＣＣ０のインダクタ素子ＩＤＣのサイズを大きく、あるいはインダクタ素子ＩＤＣを構成する導体の巻き数を多くすることにより、ＮＡＮＤチップのインダクタ素子のサイズあるいは巻き数を増大することなく、制御用チップＣＣ０とＮＡＮＤチップとの間の通信を可能にすることができる。
【０１０９】
このような効果、すなわち制御用チップＣＣ０のインダクタ素子のサイズあるいは巻き数を増大することにより、ＮＡＮＤチップのインダクタ素子のそれらを増大することなく、制御用チップＣＣ０とＮＡＮＤチップ間の通信を可能にできる効果は、他の実施形態にも同様に適用できる。
【０１１０】
［４−２］不揮発性半導体記憶装置の動作
第４実施形態の不揮発性半導体記憶装置の第１動作例を説明する。
【０１１１】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３の各々には、既存のＮＡＮＤメモリのように、チップアドレスが割り当てられている。そして、制御用チップＣＣ０からチップアドレス、命令コマンド、及びアドレスを全てのＮＡＮＤチップに送信する。
【０１１２】
初めに、全てのＮＡＮＤチップは待機モードとなっており、対応するＮＡＮＤチップはその命令コマンドにより、送信（読み出し）モード又は受信（書き込み）モードへ切り替わる。それ以外のＮＡＮＤチップは、オフモードへ切り替わる。
【０１１３】
送信モード又は受信モードへ切り替わったＮＡＮＤチップにおいて、読み出し又は書き込み処理が終了すると、制御用チップＣＣ０は制御信号により全てのＮＡＮＤチップを待機モードに切り替える。各ＮＡＮＤチップ間でのデータの授受は、制御用チップＣＣ０を経由することにより行われる。
【０１１４】
本実施形態では、電源ライン用、待機モードからの起動制御用、及びチップアドレス用のボンディングワイヤは無くせないが、ボンディングワイヤの本数は１チップあたり数本に低減できる。このように、非常に簡素な動作シーケンス及び構成により、チップ間の通信を実現することができる。
【０１１５】
また、本実施形態において、ＮＡＮＤチップのチップアドレスはダイソートテスト時に決定しても良い。これにより、制御用チップＣＣ０とＮＡＮＤチップ間に形成するチップアドレス用のボンディングワイヤを削減することができる。
【０１１６】
次に、第４実施形態の不揮発性半導体記憶装置の第２動作例を説明する。
【０１１７】
ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３の各々には、既存のＮＡＮＤメモリと同様に、チップアドレスが割り当てられている、あるいは前述した実施形態で述べたラベリングが施されているものとする。
【０１１８】
通信時に制御用チップＣＣ０より、カラムアドレス、ページアドレス、プレーンアドレス、ブロックアドレス、チップアドレス、及び命令コマンドの順に全てのＮＡＮＤチップに制御信号を送信する。
【０１１９】
この際、処理を行うＮＡＮＤチップのチップアドレスに応じて、制御用チップＣＣ０から送信する電力を調節する。これは、制御用チップＣＣ０から最も近いＮＡＮＤチップと通信する場合に、全てのＮＡＮＤチップ（最も離れているＮＡＮＤチップ）に届くように電力を送信することは消費電力の観点から望ましくないためである。
【０１２０】
制御用チップＣＣ０からの前記アドレス情報をもとに、対応するＮＡＮＤチップはその命令コマンドにより対応する動作モード（Read/Write）に切り替わる。それ以外のＮＡＮＤチップは、対応するアドレス（自身のアドレス）を受信するまで待機モードのままとなる。対応するＮＡＮＤチップは処理が終了すると同時に待機モードに切り替わり、一連の処理は終了する。
【０１２１】
以上により本動作例では、オフモードから待機モードへの復旧用の制御信号を送信するためのボンディングワイヤを排除することができ、ラベリングと前記方法を組み合わせることにより、電源ライン用（電源電圧ＶDD、基準電圧ＶSS）のボンディングワイヤを形成するだけで三次元実装により構成された不揮発性半導体記憶装置を実現することができる。
【０１２２】
次に、第４実施形態の不揮発性半導体記憶装置の第３動作例を説明する。
【０１２３】
図１７は、第４実施形態の変形例の不揮発性半導体記憶装置の断面図であり、積層されたＮＡＮＤチップの間に制御用チップを配置した例である。
【０１２４】
ここでは、６枚のＮＡＮＤチップＮＣ０〜ＮＣ５が下から順に積層されている。積層された６枚のＮＡＮＤチップの中央、つまり３枚目と４枚目のＮＡＮＤチップＮＣ２，ＮＣ３間に、制御用チップＣＣ０が配置されている。さらに、ＮＡＮＤチップ間、及びＮＡＮＤチップと制御用チップＣＣ０間には接着剤４１が配置されている。
【０１２５】
このような構造の場合、ＮＡＮＤチップと制御用チップの厚さを等しくすると、制御用チップＣＣ０と、制御用チップＣＣ０の上下に配置されたＮＡＮＤチップとの間の距離に差が生じない。このため、制御用チップＣＣ０の厚さをｃとし、各ＮＡＮＤチップの厚さをａとする。ここで、接着剤４１の層の厚さをｂとすると、制御用チップＣＣ０のインダクタ素子から各ＮＡＮＤチップのインダクタ素子までの距離は、図１７に示すように決定される。
【０１２６】
例えば、制御用チップＣＣ０のインダクタ素子とＮＡＮＤチップＮＣ３のインダクタ素子との間の距離は、“ａ＋ｂ”である。同様に、制御用チップＣＣ０とＮＡＮＤチップＮＣ４との間の距離は、“２(ａ＋ｂ)”であり、制御用チップＣＣ０とＮＡＮＤチップＮＣ５との間の距離は、“３(ａ＋ｂ)”である。
【０１２７】
制御用チップＣＣ０のインダクタ素子とＮＡＮＤチップＮＣ２のインダクタ素子との間の距離は、“ｃ＋ｂ”である。同様に、制御用チップＣＣ０とＮＡＮＤチップＮＣ１との間の距離は、“ｃ＋ａ＋２ｂ”であり、制御用チップＣＣ０とＮＡＮＤチップＮＣ０との間の距離は、“ｃ＋２ａ＋３ｂ”である。
【０１２８】
このように、制御用チップＣＣ０のインダクタ素子と各ＮＡＮＤチップのインダクタ素子との距離を変えることにより、ラベリングを行う際のコンフリクトを回避することができる。すなわち、ラベリングを行う際、干渉してラベリングが正常に行えない状態を回避できる。
【０１２９】
また、図１８に示すように、複数のＮＡＮＤチップを積層した構造において、最上層のＮＡＮＤチップＮＣＨのインダクタ素子の上部と、最下層のＮＡＮＤチップＮＣＬのインダクタ素子の下部にそれぞれシールド層４２Ｈ，４２Ｌを配置する構造としてもよい。
【０１３０】
図１８に示した構造では、インダクタ素子を通る磁束が発散せず、シールド層へ向かって収束するため、受信回路のインダクタ素子に生じる起電力を増やすことができる。
【０１３１】
［５］  第５実施形態
第５実施形態では、複数のＮＡＮＤチップを回転して積層することにより形成した不揮発性半導体記憶装置の第１の例を説明する。
【０１３２】
［５−１］不揮発性半導体記憶装置の構成
図１９は、第５実施形態の不揮発性半導体記憶装置の構造を示す図である。図２０は、図１９における２０−２０線に沿った断面図である。
【０１３３】
図２０に示すように、基板５５上には、制御用チップＣＣ０が配置されている。制御用チップＣＣ０上には、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３が制御用チップＣＣ０側から順に積層されている。制御用チップＣＣ０とＮＡＮＤチップＮＣ０間、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３間には、これらを互いに接着する接着剤５１が配置されている。
【０１３４】
制御用チップＣＣ０、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は、インダクタ素子ＩＤＣ，ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３をそれぞれ有する。インダクタ素子ＩＤＣ，ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３は、チップの積層方向において対応する位置に配置されている。詳述すると、各インダクタ素子の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ＩＤ０〜ＩＤ３の外周は、インダクタ素子ＩＤＣの外周をインダクタ素子ＩＤＣを含む平面に垂直な方向に延長した閉空間に含まれる。
【０１３５】
各ＮＡＮＤチップにおけるインダクタ素子は、図１９に示したように、ＮＡＮＤチップ外形の中心からずれた位置に形成されている。このようなＮＡＮＤチップが１８０度回転され積層されることにより、図１９及び図２０に示した記憶装置が形成できる。なおここでは、１つのチップにインダクタ素子を２つ形成した例を示したが、インダクタ素子は１つでもよく、あるいは３つ以上でもよい。
【０１３６】
また、基板５５上にはパッド５２が形成されている。ＮＡＮＤチップ上にはパッド５３が形成されている。基板５５上のパッド５２とＮＡＮＤチップ上のパッド５３との間には、これらを接続するボンディングワイヤ５４が形成されている。
【０１３７】
第５実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第１実施形態と同様である。
【０１３８】
［５−２］不揮発性半導体記憶装置の製造方法
次に、第５実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【０１３９】
図２１（ａ）及び図２１（ｂ）は、第５実施形態の不揮発性半導体記憶装置が有するＮＡＮＤチップの構成を示す平面図である。
【０１４０】
ＮＡＮＤメモリが形成されたＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は、図２１（ａ）あるいは図２１（ｂ）に示すように、ＮＡＮＤチップ外形の中心から一方向に偏心した位置に、インダクタ素子ＩＤが形成される領域の中心が配置されている。すなわち、２つのインダクタ素子ＩＤの中心は、ＮＡＮＤチップの中心より一方向にずれた位置に配置されている。
【０１４１】
図２１（ｂ）に示すＮＡＮＤチップは、図２１（ａ）に示したＮＡＮＤチップを、インダクタ素子ＩＤが形成された領域を中心として１８０度回転させたものである。インダクタ素子ＩＤが形成された領域の中心が、ＮＡＮＤチップの中心からずれているため、図２１（ｂ）に示すように、オフセットのずれが生じる。
【０１４２】
図２１（ａ）に示したＮＡＮＤチップと図２１（ｂ）に示したＮＡＮＤチップとを積層して、図１９及び図２０に示した３次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、ＮＡＮＤチップＮＣ０〜ＮＣ３上のパッド５３が、対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、ＮＡＮＤチップ上のパッド５３と基板５５上のパッド５２間へのボンディングワイヤ５４の形成が容易になる。
【０１４３】
［６］  第６実施形態
第６実施形態では、複数のＮＡＮＤチップを回転して積層することにより形成した不揮発性半導体記憶装置の第２の例を説明する。
【０１４４】
［６−１］不揮発性半導体記憶装置の構成
図２２は、第６実施形態の不揮発性半導体記憶装置の構造を示す図である。図２３は、図２２における２３−２３線に沿った断面図である。
【０１４５】
図２３に示すように、基板６５上には、制御用チップＣＣ０が形成されている。制御用チップＣＣ０上には、ＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３が制御用チップＣＣ０側から順に積層されている。制御用チップＣＣ０とＮＡＮＤチップＮＣ０間、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３間には、これらを互いに接着する接着剤６１が配置されている。
【０１４６】
制御用チップＣＣ０、及びＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は、インダクタ素子ＩＤＣ−１，ＩＤＣ−２，ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３をそれぞれ有する。
【０１４７】
インダクタ素子ＩＤＣ−１，ＩＤ１，ＩＤ３は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子ＩＤＣ−１，ＩＤ１，ＩＤ３の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ＩＤ１，ＩＤ３の外周は、インダクタ素子ＩＤＣ−１の外周をインダクタ素子ＩＤＣ−１を含む平面に垂直な方向に延長した閉空間に含まれる。
【０１４８】
同様に、インダクタ素子ＩＤＣ−２，ＩＤ０，ＩＤ２は、チップの積層方向において対応する位置に配置されている。詳述すると、インダクタ素子ＩＤＣ−２，ＩＤ０，ＩＤ２の開口の中心が積層方向の同一線上を通るように配置されている。あるいは、インダクタ素子ＩＤ０，ＩＤ２の外周は、インダクタ素子ＩＤＣ−２の外周をインダクタ素子ＩＤＣ−２を含む平面に垂直な方向に延長した閉空間に含まれる。
【０１４９】
各ＮＡＮＤチップにおけるインダクタ素子は、図２２に示したように、ＮＡＮＤチップ周辺部の角側に偏った位置に形成されている。このようなＮＡＮＤチップが１８０度回転され積層されることにより、図２２及び図２３に示した記憶装置が形成できる。なおここでは、１つのチップにインダクタ素子を２つ形成した例を示したが、インダクタ素子は１つでもよく、あるいは３つ以上でもよい。
【０１５０】
また、基板６５上にはパッド６２が形成されている。ＮＡＮＤチップ上にはパッド６３が形成されている。基板６５上のパッド６２とＮＡＮＤチップ上のパッド６３との間には、これらを接続するボンディングワイヤ６４が形成されている。
【０１５１】
第６実施形態の不揮発性半導体記憶装置のその他の構成及び動作については、前述した第１実施形態と同様であるため、記載を省略する。
【０１５２】
［６−２］不揮発性半導体記憶装置の製造方法
次に、第６実施形態の不揮発性半導体記憶装置の製造方法を説明する。
【０１５３】
図２４（ａ）及び図２４（ｂ）は、第６実施形態の不揮発性半導体記憶装置が有するＮＡＮＤチップの構成を示す平面図である。
【０１５４】
ＮＡＮＤフラッシュメモリが形成されたＮＡＮＤチップＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３は、図２４（ａ）に示すように、ＮＡＮＤチップの一方側の周辺部にインダクタ素子ＩＤが配置されている。すなわち、２つのインダクタ素子ＩＤの中心は、ＮＡＮＤチップ周辺部の角側に偏心した位置に配置されている。また、ＮＡＮＤチップ上のパッド６３は、インダクタ素子が配置されたＮＡＮＤチップの一方側の周辺部に形成されている。
【０１５５】
図２４（ｂ）に示すＮＡＮＤチップは、図２４（ａ）に示したＮＡＮＤチップを、ＮＡＮＤチップの中心にて１８０度回転させたものである。インダクタ素子ＩＤが形成された領域の中心が角側に偏心した位置に配置されているため、図２４（ｂ）に示すように、インダクタ素子はＮＡＮＤチップの中心に対して点対象な位置に来る。
【０１５６】
図２４（ａ）に示したＮＡＮＤチップと図２４（ｂ）に示したＮＡＮＤチップとを積層して、図２２及び図２３に示した３次元構造の記憶装置を形成する。このような構造の記憶装置を形成すれば、ＮＡＮＤチップＮＣ０〜ＮＣ３上のパッド６３が対向する方向に交互に配置されるため、パッド間にボンディングワイヤを形成するための作業領域を確保することができる。これにより、ＮＡＮＤチップ上のパッド６３と基板６５上のパッド６２間へのボンディングワイヤ６４の形成が容易になる。
【０１５７】
さらに、制御用チップＣＣ０のインダクタ素子ＩＤＣ−１と、奇数番目のＮＡＮＤチップＮＣ１，ＮＣ３のインダクタ素子ＩＤ１，ＩＤ３により第１チャネルが形成される。同様に、制御用チップＣＣ０のインダクタ素子ＩＤＣ−２と、偶数番目のＮＡＮＤチップＮＣ０，ＮＣ２のインダクタ素子ＩＤ０，ＩＤ２により第２チャネルが形成される。これにより、デュアルチャネルを有する記憶装置が形成できる。
【０１５８】
［７］  実施形態の効果
本実施形態は、各チップが有するインダクタ素子間の誘導結合によりチップ間通信を行う送受信回路を有している。この送受信回路において、インダクタ素子を共有することによりチップ面積の増大を防ぐことができる。また、制御用チップのインダクタ素子のサイズを他のメモリチップのインダクタ素子のサイズより大きくする、あるいは巻き数を増やすことにより、各メモリチップの送受信に必要な電力を削減でき、インダクタ素子の形成による各メモリチップの面積の増大を抑制することができる。さらに、本実施形態は、クロック信号を必要とせず、非常に簡素な構成の非同期通信システムを提供できる。
【０１５９】
以上説明したように実施形態によれば、積層されるチップ数が増加した際に顕在化するワイヤボンディング数の増加を抑制でき、さらにインダクタ素子の形成によるチップ面積の増大を抑制することができる高速なインタフェースを有する不揮発性半導体記憶装置を提供できる。
【０１６０】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【０１６１】
１１…送信回路、１２…受信回路、１３…センスアンプ、２１…パッケージ基板、２２…パッド、２３…リードフレーム、３１…インダクタチップ、３２，３３…パッド、３４…ボンディングワイヤ、４１…接着剤、４２Ｈ，４２Ｌ…シールド層、５１…接着剤、５２，５３…パッド、５４…ボンディングワイヤ、５５…基板、６１…接着剤、６２，６３…パッド、６４…ボンディングワイヤ、６５…基板、ＣＣ０…制御用チップ、ＤＡ１…差動増幅器、Ｉａ…電流源、ＩＤ，ＩＤ０，ＩＤ１，ＩＤ２，ＩＤＡ，ＩＤＣ，ＩＤＣ−１，ＩＤＣ−２，ＩＤＰ…インダクタ素子、ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４…インバータ回路、ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３…メモリプレーン、ＮＣ，ＮＣ０，ＮＣ１，ＮＣ２，ＮＣ３，ＮＣ４，ＮＣ５，ＮＣＨ，ＮＣＬ…ＮＡＮＤチップ、Ｐ１，Ｐ２，Ｐ３，Ｐ４…パッド、ＳＴ１…シュミットトリガ回路、ＳＷ…スイッチ回路、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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