(57)【要約】【課題】消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。【解決手段】可変抵抗層６３は、炭素Ｃ、及び元素群Ａから選ばれる少なくともいずれか１種類以上の元素を含む第１化合物６３１と、化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物６３２とを含む混合体にて構成されている。可変抵抗層６３中での第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。元素群Ｇ１は、水素、ボロン、窒素、シリコン、及びチタンを含む。化合物群Ｇ２は、酸化シリコン、酸窒化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、アルミニウム酸化物、炭化珪素を含む。【選択図】図６
2011014640.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルを備え、
前記メモリセルは、
印加される電圧及び通電される電流の少なくともいずれかによって電気抵抗率を変化させる可変抵抗層を備え、
前記可変抵抗層は、
炭素（Ｃ）、及び以下に示される元素群Ｇ１から選ばれる少なくともいずれか１種類以上の元素を含む第１化合物と、
以下に示される化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物と
を含む混合体にて構成され、
前記可変抵抗層中での前記第１化合物の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である
ことを特徴とする不揮発性半導体記憶装置。
（元素群Ｇ１：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、及びチタン（Ｔｉ）
化合物群Ｇ２：酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ４）、窒化炭素（Ｃ３Ｎ４）、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ））
【請求項２】
前記元素群Ｇ１から選ばれる元素が、
（１）ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、及びチタン（Ｔｉ）の場合は、前記第１化合物中での前記元素群Ｇ１の濃度が、０．０１〜２０ａｔ．％であり、
（２）水素（Ｈ）の場合は、前記第１化合物中での前記元素群Ｇ１の濃度が、１０〜６５ａｔ．％である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１化合物中での前記水素（Ｈ）の濃度が１５〜５５ａｔ．％である
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２化合物の電気抵抗率は、１０８Ω・ｃｍ以上である
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能なメモリセルを有する揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（hard disk drive）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中でも、低抵抗状態と高抵抗状態とを有する抵抗変化素子を用いた不揮発性半導体メモリが注目されている（例えば、非特許文献１，２参照）。
【０００３】
この種のメモリにおいては、抵抗変化素子に電圧パルスを印加し、低抵抗状態と高抵抗状態とを繰り返し変化させることができ、この２つの状態を２値データ“０”及び“１”に対応させてデータを記録する。そして、多値記録を可能とし、さらに記録密度を高めることが期待されている。
【０００４】
しかし、多値記憶や記録密度を高めた場合、情報の書き込み又は消去の際に誤った情報が書き込まれる確率が高くなる（誤スイッチの確率が高くなる）という問題が生じる。誤スイッチの確率を低くするため、低抵抗状態と高抵抗状態との間の抵抗比が高い抵抗変化材料が要求されている。
【０００５】
こうした要求の中、抵抗変化素子の材料として様々な材料が模索されているが、その中で、炭素（Ｃ）を主成分とした抵抗変化材料が有力視されている。例えば、カーボンナノチューブ内にチタン（Ｔｉ）を内包させることにより、低抵抗状態と高抵抗状態での抵抗比を高めた抵抗変化材料を用いた不揮発性メモリも提案されている（例えば、特許文献１参照）。
【０００６】
しかし、炭素を主成分とした従来の抵抗変化材料においては、低抵抗状態における抵抗値が低くなり過ぎるという問題がある。低抵抗状態の抵抗値が低すぎると、セル電流が増大し、消費電力が増大するという問題が生じる。このように、消費電力の抑制と誤スイッチの虞の低減とを両立させた抵抗変化材料は、未だ提案されていない状況である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１６６５９１号公報
【非特許文献】
【０００８】
【非特許文献１】P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002)
【非特許文献２】P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmannand G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルを備え、前記メモリセルは、印加される電圧及び通電される電流の少なくともいずれかによって電気抵抗率を変化させる可変抵抗層を備え、前記可変抵抗層は、炭素（Ｃ）、及び以下に示される元素群Ｇ１から選ばれる少なくともいずれか１種類以上の元素を含む第１化合物と、以下に示される化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物とを含む混合体にて構成され、前記可変抵抗層中での前記第１化合物の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下であることを特徴とする。
（元素群Ｇ１：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、及びチタン（Ｔｉ）
化合物群Ｇ２：酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ４）、窒化炭素（Ｃ３Ｎ４）、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ））
【発明の効果】
【００１１】
本発明によれば、消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】実施形態に係るメモリセルアレイ１０の一例を示す拡大斜視図である。
【図３】実施形態に係るメモリセルアレイ１０の一例を示す拡大斜視図である。
【図４】実施形態に係るメモリセルアレイ１０の一例を示す拡大斜視図である。
【図５】図２の断面図である。
【図６】可変抵抗層６３を示す断面図である。
【図７】実施例に用いたメモリ層６０ａを示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１４】
［実施形態］
［実施形態に係る不揮発性半導体記憶装置の回路構成］
先ず、図１を参照して、本発明の実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図１は、実施形態に係る不揮発性半導体記憶装置の回路図である。
【００１５】
実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１６】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
【００１７】
メモリセルＭＣは、図１に示すように、直列接続されたダイオードＤＩ、及び可変抵抗素子Ｒを有する。ダイオードＤＩは、記録／再生時における回り込み電流（sneak current）を防止するために配置されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。
【００１８】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。選択トランジスタＴｒａの一端は、ワード線ＷＬの一端に接続され、その他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、ワード線選択回路２０ａは、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１９】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００２０】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。選択トランジスタＴｒｂの一端は、ビット線ＢＬの一端に接続され、その他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、ビット線選択回路３０ａは、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００２１】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂは、ビット線ＢＬから読み出したデータを外部に出力する。
【００２２】
［実施形態に係るメモリセルアレイ１０の積層構造］
次に、図２〜図４を参照して、実施形態に係るメモリセルアレイ１０の積層構造について説明する。図２〜図４は、実施形態に係るメモリセルアレイ１０の一例を示す拡大斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。
【００２３】
メモリセルアレイ１０は、例えば、図２に示すように、基板４０の上層に、下層から上層へと、第１導電層５０、メモリ層６０、第２導電層７０を有する。第１導電層５０は、ワード線ＷＬとして機能する。メモリ層６０は、メモリセルＭＣとして機能する。第２導電層７０は、ビット線ＢＬとして機能する。
【００２４】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、金属にて構成されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２５】
メモリ層６０は、図２に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。
【００２６】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面に接するように形成されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
【００２７】
また、メモリセルアレイ１０は、例えば、図３に示すように、図２の構成に加えて、さらに上層に絶縁層を介して第１導電層５０、メモリ層６０、及び第２導電層７０を積層させた構成であってもよい。
【００２８】
また、メモリセルアレイ１０は、例えば、図４に示すように、図２の第２導電層７０の上面に形成されたメモリ層６０、及びメモリ層６０の上面に形成された第１導電層５０を有する構成であってもよい。すなわち、メモリセルアレイ１０は、図４に示すように、第２導電層７０にて上下のメモリ層６０を共有する構成であってもよい。
【００２９】
次に、図５を参照して、詳細にメモリ層６０の積層構造について説明する。図５は、図２の断面図である。
【００３０】
メモリ層６０は、図５に示すように、下層から上層へと、ダイオード層６１、第１電極層６２、可変抵抗層６３、第２電極層６４を有する。
【００３１】
ダイオード層６１は、第１導電層５０の上面に形成されている。ダイオード層６１は、ダイオードＤＩとして機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等にて構成されている。
【００３２】
第１電極層６２は、ダイオード層６１の上面に形成されている。第１電極層６２は、以下に示す化合物群ｇ１の少なくとも１種類以上から選択される窒化物、炭化物、酸化物の何れかにて構成されている。或いは、第１電極層６２は、以下に示す化合物群ｇ１の少なくとも１種類以上から選択される窒化物と酸化物との混合体、窒化物と炭化物との混合体、酸化物と炭化物との混合体、窒化物と酸化物と炭化物との混合体の何れかにて構成されている。
【００３３】
化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｓｉ−Ｃ、Ｗ−Ｎ
【００３４】
また、第１電極層６２は、以下に示す元素群ｇ２の少なくとも１種類と、以下に示す元素群ｇ３の少なくとも１種類とから構成された積層膜であってもよい。
【００３５】
元素群ｇ２：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
元素群ｇ３：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）
【００３６】
可変抵抗層６３は、第１電極層６２の上面に形成されている。可変抵抗層６３は、可変抵抗素子Ｒとして機能する。可変抵抗層６３は、印加される電圧及び通電される電流の少なくともいずれかによって電気抵抗率を変化させる。可変抵抗層６３の膜厚は、５ｎｍ以上７０ｎｍ以下である。
【００３７】
第２電極層６４は、可変抵抗層６３の上面と第２導電層７０の下面との間に形成されている。ここで、第２電極層６４は、上記第１電極層６２と同様の材料にて構成されている。
【００３８】
次に、図６を参照して、可変抵抗層６３の構成についてさらに詳しく説明する。図６は、可変抵抗層６３を示す断面図である。
【００３９】
可変抵抗層６３は、図６に示すように、第１化合物６３１、及び第２化合物６３２を含む混合体にて構成されている。第１化合物６３１は、炭素（Ｃ）に加え、以下に示す元素群Ｇ１から選ばれる少なくともいずれか１種類以上の元素を含む化合物である。第２化合物６３２は、以下に示す化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の化合物である。
【００４０】
元素群Ｇ１：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
化合物群Ｇ２：酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ４）、窒化炭素（Ｃ３Ｎ４）、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウム酸化物（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ）
【００４１】
可変抵抗層６３中の第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。元素群Ｇ１から選ばれる元素が水素（Ｈ）以外の元素（ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｔｉ）、チタン（Ｔｉ））である場合、第１化合物６３１内での当該元素の濃度は、０．０１〜２０ａｔ．％とするのが好適である。また、元素群Ｇ１から選ばれる元素が水素（Ｈ）である場合、第１化合物６３１内での水素（Ｈ）の濃度は、１０〜６５ａｔ．％とするのが好適である。より好ましくは、水素（Ｈ）の濃度は、１５〜５５ａｔ．％とするのがよい。
【００４２】
第１化合物６３１に含まれる炭素（Ｃ）は、微小な結晶粒径を有するグラファイト成分と、長距離秩序を持たない結晶構造が乱れた、いわゆる無定形炭素、若しくはアモルファス・カーボンの混合体である。元素群Ｇ１に含まれる１種類以上の元素は、上記のような炭素（Ｃ）の中に分散され、或いは炭素（Ｃ）の結晶構造の格子間、若しくはグラファイトの層間に形成されている。
【００４３】
第１化合物６３１は、図６に示すように、第１電極層６２から第２電極層６４に連続体を形成する。これは、可変抵抗層６３中での第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下であるためである。なお、可変抵抗層６３中での第１化合物６３１の濃度が３０ｖｏｌ．％未満であれば、連続体は形成されず、その抵抗は高くなり、可変抵抗素子Ｒとしての特性は損なわれる。一方、可変抵抗層６３中での第１化合物６３１の濃度が７０ｖｏｌ．％より大きければ、電流量が増大し、消費電力が大きくなる。
【００４４】
上述したように、元素群Ｇ１から選ばれる元素が水素（Ｈ）以外の元素（ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｔｉ）、チタン（Ｔｉ））である場合、第１化合物６３１内での当該元素の濃度は、０．０１〜２０ａｔ．％とするのが好適である。これらの元素が、第１化合物６３１内に上記のような数値範囲の濃度で存在することにより、当該元素が第１化合物６３１から析出されることが防止されるとともに、適切な大きさの抵抗変化量（抵抗比）を得ることができる。元素群Ｇ１の元素が第１化合物６３１から析出すると、リーク電流が増大し、可変抵抗層６３の機能が損なわれる。上記のような割合で元素群Ｇ１の元素が第１化合物６３１内に存在することにより、可変抵抗層６３は、印加電圧又は流れる電流により、その抵抗を大きく変化させることができる。すなわち、高抵抗状態と低抵抗状態との間の抵抗比は、多値記憶のメモリを構成するのに十分な値とすることができる。また、元素群Ｇ１の元素の析出も防止されるので、可変抵抗層６３の安定性を高めることができる。
【００４５】
元素群Ｇ１の元素の濃度が上記のような数値範囲よりも小さくなると、第１化合物６３１の抵抗変化は困難となる。一方、元素群Ｇ１の元素の濃度が上記のような数値範囲よりも大きくなると、これら元素が析出すること等によりリーク電流が増大して、第１化合物６３１の抵抗変化は困難となる。
【００４６】
上述したように、第１化合物６３１中に含まれる元素群Ｇ１から選択される元素が水素（Ｈ）である場合において、第１化合物６３１中の水素（Ｈ）の濃度は、１０〜６５ａｔ．％であるのが好適である。なお、元素群Ｇ１は水素（Ｈ）とそれ以外の元素では好適な濃度が異なるが、水素（Ｈ）とそれ以外の元素が同時に存在してもよい。その場合、水素（Ｈ）の濃度は、１０〜６５ａｔ．％であり、それ以外の元素の濃度は、０．０１〜２０ａｔ．％とするのが望ましい。
【００４７】
ここで、炭素（Ｃ）を主成分とする材料系は、金属に近いグラファイトから理想的な電気の絶縁体であるダイヤモンドまで、様々な状態を呈する。グラファイトは、ｓｐ２混成軌道成分、もしくはパイ電子の成分が寄与することにより、低い電気抵抗率を有する。一方、ダイヤモンドは、ｓｐ３混成軌道成分が寄与することにより、電気伝導に寄与するキャリア（電子、または正孔（ホール））が生成されず、高い電気抵抗率を有する。なお、キャリアを形成するドーパントとしていくつかの元素が知られているが、母体となるダイヤモンドの結晶性を非常に高めなければ、その効果を発揮させることはできない。特に、混合体を形成するような場合には、母体となるダイヤモンドの結晶性を高めることは非常に困難である。
【００４８】
本実施形態においては、水素（Ｈ）の濃度が１０ａｔ．％未満であれば、炭素（Ｃ）中のｓｐ２軌道成分が多くなり過ぎ、第１化合物６３１は、高抵抗状態を取りにくくなり、その抵抗変化は困難となる。一方、水素（Ｈ）の濃度が、第１化合物６３１に対して６５ａｔ．％より大であれば、炭素（Ｃ）中のｓｐ３軌道成分が多くなり過ぎ、第１化合物６３１は、低抵抗状態を取りにくくなり、その抵抗変化は困難となる。また、元素群Ｇ１に含まれる水素（Ｈ）の濃度は、第１化合物６３１に対して１５〜５５ａｔ．％であれば、第１化合物６３１は、さらに容易にその抵抗を変化させることができる。
【００４９】
第２化合物６３２は、典型的な電気的絶縁体である化合物群Ｇ２にて構成されており、その電気抵抗率は、１０８Ω・ｃｍ以上である。
【００５０】
［実施形態の書き込み／消去／読み出し動作］
次に、再び図１を参照して、実施形態の書き込み／消去／読み出し動作について説明する。以下の説明においては、図１のメモリセルＭＣ＜１，１＞を選択して、そのメモリセルＭＣ＜１，１＞を対象に、各種動作を実行するものとする。
【００５１】
［書込み動作］
先ず、書込み動作（セット動作）について説明する。書込み動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
【００５２】
上記工程により、選択されたメモリセルＭＣ＜１，１＞に所定電圧が印加され、そのメモリセルＭＣ＜１，１＞内に電位勾配が生じ、電流パルスが流れる。この電流パルスによって、可変抵抗素子Ｒは、高抵抗状態から低抵抗状態に変化する。
【００５３】
また、この書込み動作時にワード線ＷＬ１に与える電圧のパルス幅は、消去動作時に与える電圧のパルス幅よりも長い。すなわち、書込み動作時には、消去動作時よりも長時間に亘ってワード線ＷＬ１に電圧が印加される。
【００５４】
また、書込み動作時には、非選択のワード線ＷＬ２、及び非選択のビット線ＢＬ２は、全て同電位にバイアスしておくことが望ましい。また、書込み動作前のスタンバイ時には、全てのワード線ＷＬ１、ＷＬ２、及び全てのビット線ＢＬ１、ＢＬ２をプリチャージしておくことが望ましい。
【００５５】
［消去動作］
次に、消去動作（リセット動作）について説明する。消去動作において、選択したワード線ＷＬ１の電位は、選択したビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位を与えればよい。
【００５６】
上記工程により、選択されたメモリセルＭＣ＜１，１＞に、大電流パルスが流れ、それにより生じるジュール熱、及び残留熱によって、消去動作が実行される。或いは、上記大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。消去動作においては、可変抵抗素子Ｒは、低抵抗状態から高抵抗状態に変化する。
【００５７】
また、上述したように、この消去動作時にワード線ＷＬ１に与える電圧のパルス幅は、書込動作時に与える電圧のパルス幅よりも短い。すなわち、消去動作時には、書込み動作時よりも短時間でワード線ＷＬ１に電圧が印加される。以上のように、消去動作時のパルス幅と、書込み動作時のパルス幅とを使い分けることにより、消去動作と書込み動作とを区別して実行することができる。
【００５８】
［読出動作］
次に、読出動作について説明する。読出動作において、電流パルス（読出電流）が、選択したビット線ＢＬ１から選択したメモリセルＭＣ＜１，１＞に与えられる。そして、ビット線駆動回路３０ｂにて、ビット線ＢＬ１からの電流を読み出し、メモリセルＭＣ＜１，１＞の抵抗値を測定することにより、読出動作は実行される。ただし、メモリセルＭＣ＜１，１＞に与える電流パルスは、メモリセルＭＣ＜１，１＞を構成する材料が抵抗変化を起こさない程度の微小な値とする必要がある。
【００５９】
［製造方法］
次に、実施形態に係る不揮発性半導体記憶装置の可変抵抗層６３の製造方法について説明する。
【００６０】
可変抵抗層６３の成膜には、ＣＶＤ法やスパッタ法などを用いる。ＣＶＤ法では、炭化水素（ＣＨ）系のガスを反応ガスとして用いる。この場合、成膜の条件により、炭素を主成分とする膜中に水素（Ｈ）を含有させることができる。
【００６１】
また、可変抵抗層６３の成膜の際、添加する元素を含むガスを反応ガスに混合することにより、膜中に所望の元素を添加することができる。
【００６２】
例えば、炭化水素（ＣＨ）系に加えて、シラン（ＳｉＨ４）系、ＳｉＨ４＋Ｎ２、Ｂ２Ｈ６＋Ｎ２等のガスを所望の材料系を含むガスに酸化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、酸化アルミニウム、炭化珪素を混合させることにより、可変抵抗層６３は成膜される。
【００６３】
例えば、１〜１．６ｇ／ｃｍ３程度の比較的密度の低い炭素と水素からなる膜を成膜し、その後に酸化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、酸化アルミニウム、炭化珪素を成膜し、拡散により混合させることにより、可変抵抗層６３は成膜される。ここで、この密度が１ｇ／ｃｍ３より大きく下回ると、膜として安定に存在することができない。一方、この密度が１．６ｇ／ｃｍ３より大きく上回ると、膜形成後にシリコン酸化物等の絶縁体を混合することが困難となる。
【００６４】
また、可変抵抗層６３の成膜の際、炭素（Ｃ）を主成分とする膜にシリコン酸化物を含ませることができる。これは、例えば、ＡＬＤ（原子層堆積：Atomic Layer Deposition）法、若しくは原子半径の小さいプリカーサーを用いたＣＶＤ法等で可能である。
【００６５】
また、可変抵抗層６３の成膜の際、炭素、水素にて構成された膜に窒素をドーピングすることにより窒化炭素を形成することができる。ドーピングする方法としては、熱拡散、イオン注入等を用いることができる。窒化炭素において、窒素の濃度は、１０ａｔ．％以上が好適であり、濃度は高ければ高い程絶縁性が増す。
【００６６】
なお、可変抵抗層６３の成膜にＣＶＤ法を用いる場合、反応ガスは、アセチレン（Ｃ２Ｈ２）、プロピレン（Ｃ３Ｈ６）等の炭化水素系、もしくは常温で液体のプリカーサーを気化して得られる炭化水素等が用いられる。そして、水素、窒素、酸素などを用いて一部反応させて、膜中に添加、もしくは酸化物、もしくは窒化物との混合体が形成可能である。また、キャリアガスであるヘリウム（Ｈｅ）、アルゴン（Ａｒ）、窒素（Ｎ２）等と所望の元素を含むガスを混合して用いても添加元素の導入が可能である。ＣＶＤ法には幾つかの方法があるが、プラズマＣＶＤ（ＰＥＣＶＤ）法が比較的低温で成膜することができるため、好適である。プラズマの周波数は、通常商用に用いられる周波数帯（１３．５６ＭＨｚ）の他に、さらに低周波数の帯域も可能である。なお、原料に液体のものを用いて、これを気化した後、前述のＣＶＤと同様の方法にて成膜することもできる。この場合には液体の状態で、成膜する成分を混合したり、気化後に他のガスと混合したり、種々バリエーションが取れ、成膜の自由度を高めることも可能である。
【００６７】
ＣＶＤ法により形成された薄膜の電気抵抗率は、成膜条件により、１０−３［Ω・ｃｍ］のオーダーからそれ以上になる。特に成膜温度には敏感で、成膜温度が低い場合には、成膜温度が高い場合と比較して、高抵抗な膜が得られる。炭素のみでは薄膜形成後のアニール等により、膜の電気抵抗率を下げることは実質的には難しい。もし行うとすれば少なくとも１０００℃以上の加熱が必要であり、素子の他の部分へのダメージとなる恐れが非常に高い。一方、本実施形態の炭素（Ｃ）に前記のような元素を添加した場合には、成膜時の膜の電気抵抗率を下げ易く、またアニールによる低抵抗化も可能になる。ＣＶＤ法を用いれば、カーボン・ナノ・チューブ（ＣＮＴ）も生成でき、もちろん各種添加物を加えることも容易である。ＣＮＴについては、塗布法を用いることもできる。
【００６８】
可変抵抗層６３の成膜にスパッタ法を用いる場合、通常、グラファイト等からなるスパッタリング・ターゲットを不活性ガスによりスパッタする。スパッタガスには通常、アルゴン（Ａｒ）等の不活性ガスが用いられるため、膜中に水素は添加されない。水素を添加する場合には、反応ガスとして、水素若しくは水素を含むガス、例えば上述した炭化水素系のガスを反応ガスに混合するなどして実施される。なお、ターゲットに添加したい元素を混合することが可能であり、これらを用いて膜中に添加することができる。スパッタ法も幾つかの方法があるが、マグネトロン・スパッタが量産性に優れる。グラファイトを主成分とするスパッタリング・ターゲットを用いれば、ＤＣスパッタ法、ＲＦスパッタ法のいずれでも成膜が可能である。添加元素やその量により、電気抵抗が高い材料になることもあるが、このような場合にはＲＦスパッタ法を用いることができる。スパッタ法により形成された薄膜の電気抵抗率は、成膜条件により、１０-1〜１０-2［Ω・cm］のオーダーからそれ以上になる。スパッタ法は成膜温度には敏感で、成膜温度が低い場合には比較的高抵抗な膜が得られる。混合体を得るためには、所望の膜の混合体のスパッタリング・ターゲットを用いたり、複数のターゲットを用いたりする、いわゆるコスパッタ法を用いることができる。ＣＶＤ法では反応してしまう系でも、スパッタ法ならば反応することなく混合体膜が得られる場合もある。通常のスパッタリング法に加えて、イオンアシストやグロー放電する方法等を用いれば、グラファイト、無定形炭素、ダイヤモンド・ライク・カーボン(ＤＬＣ)、ＣＮＴ等の状態、もしくはこれらの混合状態を得ることができる。
【００６９】
［実施例］
次に、スイッチング特性を評価するために行なった実施例について説明する。実施例に用いるサンプルとして、図７に示す積層構造を有するメモリ層６０ａを作製した。
【００７０】
メモリ層６０ａは、図７に示すように、基板４０ａ上に、第１電極層６２ａ、可変抵抗層６３ａ、第２電極層６４ａ、導電層６５ａ、及び絶縁層（ＳｉＯ２）６６ａを有する。
【００７１】
第１電極層６２ａは、基板４０ａ上に形成されている。可変抵抗層６３ａは、第１電極層６２ａ上から積層方向に延びる柱状に形成されている。絶縁層６６ａは、第１導電層６２ａの上に、可変抵抗層６３ａの側面を取り囲むように形成されている。第２電極層６４ａは、可変抵抗層６３ａ及び絶縁層６６ａ上に形成されている。導電層６５ａは、第２電極層６４ａの上に形成されている。
【００７２】
また、第１電極層６２ａ、及び第２電極層６４ａは、配線（Ｗ，Ａｌ）６６ａ、６７ａにより測定パッド６８ａ、６９ａに接続されている。測定パッド６８ａ、６９ａは、１００μｍφ程度の径を有する。
【００７３】
スイッチング特性を評価は、プローブ対を用いて行なった。プローブ対の先端は、１０ｎｍ以下に先鋭化されている。先ず、プローブ対を各実施例の測定パッド６８ａ、６９ａに接触させて、書込み／消去に用いられる電圧を印加した。書込みは、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、１〜１５Ｖの電圧パルスを印加することにより行なった。消去は、例えば、１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、０．２〜１５Ｖの電圧パルスを印加することにより行なった。なお、測定を行うサンプルの材料及び構造により、上記範囲内で、書込み及び消去のパルス幅の最適値は異なる。また、書込み及び消去のパルス幅は、スイッチング回数により若干異なる場合もあり、測定される特性としては、最適化された条件が用いられる。半導体パラメータアナライザーのようにＤＣ的な評価も可能である。
【００７４】
スイッチング特性を評価は、上記の書込み又は消去の後に、読み出しを行なうことにより実行した。読み出しは、プローブ対にて１０〜１０００ｎｓｅｃ幅、０．１〜０．５Ｖ程度の電圧パルスを印加し、メモリ層６０ａの抵抗値、電流、電圧等を測定するものである。なお、スイッチング特性の評価の際、必要に応じて保護抵抗などの付随する回路を用いることも可能である。
【００７５】
［第１実施例］
第１実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、絶縁体であるシリコン窒化物との混合体にて構成されている。
【００７６】
可変抵抗層６３ａの径φは、０．２５μｍであり、その高さＨは、５０ｎｍである。
【００７７】
化合物Ｓ１中の水素の濃度は、５０ａｔ．％である。混合体における化合物Ｓ１の濃度は、３４ｖｏｌ．％である。これら濃度の測定は、例えば透過型電子顕微鏡（ＴＥＭ）を用いた断面観察等により行われる。
【００７８】
第１電極層６２ａ、及び第２電極層６４ａは、ＴｉＮにて構成されている。
【００７９】
第１実施例において、スイッチング特性を評価した。その結果、リセット状態（高抵抗状態）の抵抗値は、１０７Ω台、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、サイクル寿命は、１万サイクル以上を実現できる。また、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【００８０】
［第２実施例］
第２実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、絶縁体であるシリコン窒化物との混合体にて構成されている。
【００８１】
可変抵抗層６３ａの径φは、０．１５μｍであり、その高さＨは、２０ｎｍである。
【００８２】
化合物Ｓ１中の水素の濃度は、１５ａｔ．％である。混合体における化合物Ｓ１の濃度は、４０ｖｏｌ．％である。
【００８３】
第１電極層６２ａは、ＴｉＳｉにて構成されている。第２電極層６４ａは、ＴｉＮにて構成されている。
【００８４】
第２実施例において、スイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０７Ω台、セット状態の抵抗値は、１０４Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【００８５】
［第３実施例］
第３実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、絶縁体であるシリコン窒化物との混合体にて構成されている。
【００８６】
可変抵抗層６３ａの径φは、０．２５μｍであり、その高さＨは、１０ｎｍである。
【００８７】
化合物Ｓ１中の水素の濃度は、１０ａｔ．％、１５ａｔ．％、５５ａｔ．％、６５ａｔ．％のいずれかである。混合体における化合物Ｓ１の濃度は、３０ｖｏｌ．％、５０ｖｏｌ．％、７０ｖｏｌ．％のいずれかである。
【００８８】
第１電極層６２ａは、ＴｉＮにて構成されている。第２電極層６４ａは、Ｗにて構成されている。
【００８９】
第３実施例において、スイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０７Ω台、セット状態の抵抗値は、１０５Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１０５Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【００９０】
なお、化合物Ｓ１中の水素の濃度を、１０ａｔ．％未満、６５ａｔ．％以上とする比較例、混合体における化合物Ｓ１とシリコン窒化物との濃度を、３０ｖｏｌ．％未満、７０ｖｏｌ．％以上とする比較例について、スイッチング特性を評価した。しかしながら、これらの比較例においては、第３実施例のような良好な結果を得ることはできなかった。また、化合物Ｓ１中の水素の濃度を１０ａｔ．％、又は６５ａｔ．％とした場合よりも、化合物Ｓ１中の水素の濃度を１５ａｔ．％、又は５５ａｔ．％とした方が、スイッチし易く、且つより低電圧、低電流で動作した。よって、化合物Ｓ１中の水素濃度は、１５ａｔ．％から５５ａｔ．％までの範囲がより好適である。
【００９１】
［第４実施例］
第４実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、絶縁体であるシリコン窒化物との混合体にて構成されている。
【００９２】
可変抵抗層６３ａの径φは、０．１５μｍであり、その高さＨは、５０ｎｍである。
【００９３】
化合物Ｓ１中の水素の濃度は、１５ａｔ．％である。混合体における化合物Ｓ１の濃度は、５５ｖｏｌ．％である。
【００９４】
第１電極層６２ａは、以下に示す材料Ａ１のいずれかにて構成され、第２電極層６４ａは、以下に示す材料Ａ２のいずれかにて構成されている。
【００９５】
（材料Ａ１、材料Ａ２）＝（ＴｉＮ、Ｗ）、（ＴｉＮ、ＷＮ）、（ＴｉＳｉ、Ｗ）、（ＴｉＳｉ、ＷＮ）、（ＴｉＳｉ、ＴｉＮ）、（Ｗ、ＴｉＳｉ）、（Ｗ、ＷＮ）、（ＷＮ、Ｗ）、（ＷＮ、ＴｉＳｉ）、（ＷＮ、ＴｉＮ）
【００９６】
第４実施例において、スイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０８Ω台、セット状態の抵抗値は、１０５Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１０５Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【００９７】
［第５実施例］
第５実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、窒化炭素、窒化ホウ素、窒化アルミニウム、アルミニウム酸化物とのそれぞれの混合体にて構成されている。
【００９８】
可変抵抗層６３ａの径φは、０．２５μｍであり、その高さＨは、１０ｎｍである。
【００９９】
化合物Ｓ１中の水素の濃度は、５０ａｔ．％である。混合体における化合物Ｓ１の濃度は、５０ｖｏｌ．％である。
【０１００】
第１電極層６２ａは、ＴｉＮにて構成されている。第２電極層６４ａは、Ｗにて構成されている。
【０１０１】
第５実施例において、スイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０７Ω台、セット状態の抵抗値は、１０５Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１０５Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【０１０２】
［第６実施例］
第６実施例に係るメモリ層６０ａにおいて、可変抵抗層６３ａは、炭素（Ｃ）及び水素（Ｈ）からなる化合物Ｓ１と、炭化珪素（炭化シリコン、遊離炭素を含む）、又は炭化窒化シリコンとのそれぞれの混合体にて構成されている。遊離炭素を含む炭化珪素の組成としては、Ｓｉ：Ｃ＝１：１〜２が好適である。Ｃが１以下の場合には、Ｓｉの量が多くなるため抵抗が低下し、Ｃが２以上の場合には、遊離炭素の組織のコントロールが難しく、膜全体としての制御が難しい。また、炭化窒化シリコンの組成としては、ＳｉＣ：Ｎ＝１：０．１〜０．５が好適である。Ｎが０．１以下の場合にはＳｉＣと同等になり、Ｎが０．５以上では窒化シリコンと同様になる。炭化窒化シリコンは、炭化珪素と窒化シリコンとの混合体もしくは化合物と表現することもできる。混合体全体中の水素は、化合物Ｓ１のみに帰属すると限定されるものではなく、例えば、炭化珪素や炭化窒化シリコンや帰属しても良い。
【０１０３】
可変抵抗層６３ａの径φは、０．２５μｍであり、その高さＨは、１０ｎｍである。
【０１０４】
化合物Ｓ１中の水素の濃度は、５０ａｔ．％である。混合体における化合物Ｓ１の濃度は、５０ｖｏｌ．％である。
【０１０５】
第１電極層６２ａは、ＴｉＮにて構成されている。第２電極層６４ａは、Ｗにて構成されている。
【０１０６】
第６実施例において、スイッチング特性を評価した。その結果、リセット状態の抵抗値は、１０７Ω台、セット状態の抵抗値は、１０５Ω台であった。これは、誤スイッチ確率を低く抑え、且つ低消費電力であることを意味する。また、セット状態（低抵抗状態）の抵抗値は、１０５Ω台であり、セル電流は適正な範囲に抑えられ、消費電力も抑えられる。
【０１０７】
［実施形態に係る不揮発性半導体記憶装置の効果］
実施形態に係る不揮発性半導体記憶装置において、可変抵抗層６３中での第１化合物Ｇ１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。これにより、不揮発性半導体記憶装置は、従来と比較して低電圧で書込み又は消去可能とされている。また、上記構成により、書込み／消去状態の抵抗値の差は、１０３以上を確保することができる。すなわち、不揮発性半導体記憶装置は、消費電力を低減させ且つ誤動作を抑制したものである。
【０１０８】
なお、実施形態に係る不揮発性半導体記憶装置は、図２〜図４に示すクロスポイント型の構造を有している。これにより、各々のメモリセルＭＣは、個別にＭＯＳトランジスタを必要としないため、不揮発性半導体記憶装置は、高集積化可能である。
【０１０９】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１１０】
例えば、本実施形態に係る不揮発性半導体記憶装置は、パーソナルコンピュータにて読み込み可能な記録媒体として利用可能である。本実施形態を記録媒体として利用すれば、既存のハードディスクやフラッシュメモリよりも高記録密度及び低消費電極を実現することができる。
【０１１１】
例えば、本実施形態において、メモリ層６０は、ダイオード層６１を有する。しかしながら、可変抵抗層６３が、電圧の印加方向によって電気的抵抗を変化させる構成であれば、ダイオード層６１を省略してもよい。
【０１１２】
また、本実施形態において、メモリ層６０は、可変抵抗層６３の上面に第２電極層６４を有する。しかしながら、可変抵抗層６３が、ジュール熱でその抵抗を変化させる構成であれば、可変抵抗層６３と第２電極層６４の間にヒータ層を設けても良い。ヒータ層は、印加電圧により発熱する層である。
【符号の説明】
【０１１３】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、４０…基板、  ５０…第１導電層、  ６０…メモリ層、  ７０…第２導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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