(57)【要約】【課題】適応等化器の回路規模を縮小する。【解決手段】本発明による適応等化器１００は、複数のタップ係数に応じてデジタルＲＦ信号ｄｒｆを等化する等化器１と、複数のタップ係数のそれぞれを時分割に修正するタップ係数コントローラ３０とを具備する。【選択図】図４
2011014196.tif 000002
【特許請求の範囲】
【請求項１】
複数のタップ係数に応じてデジタルＲＦ信号を等化する等化器と、
前記複数のタップ係数のそれぞれを時分割に修正するタップ係数コントローラと、
を具備する
適応等化器。
【請求項２】
請求項１に記載の適応等化器において、
前記タップ係数コントローラは、前記複数のタップ係数から選択したタップ係数を、所定の積和演算によって修正する積和演算器と、前記複数のタップ係数を保持するタップ係数レジスタとを備え、
前記タップ係数レジスタにおいて、イネーブル信号に応じて選択されたタップ係数は、前記修正されたタップ係数によって更新される
適応等化器。
【請求項３】
請求項２に記載の適応等化器において、
それぞれが異なる遅延量で、前記デジタルＲＦ信号を遅延し、複数の遅延信号を生成する複数の遅延器を更に具備し、
前記積和演算器は、前記複数の遅延信号から選択した遅延信号を用いて、前記選択されたタップ信号を修正する
適応等化器。
【請求項４】
請求項２又は３に記載の適応等化器において、
前記等化器の出力から２値データ列を検出する最尤検出器と、
前記等化器の出力と前記２値データ列との誤差を生成する等化誤差生成器と
を更に具備し、
前記積和演算器は、前記誤差を用いた演算によって前記選択されたタップ係数を修正する
適応等化器。
【請求項５】
請求項２から４のいずれか１項に記載の適応等化器において、
前記タップ係数コントローラで修正されるタップ係数の選択を制御するとともに、前記イネーブル信号を出力して、タップ係数の修正タイミングを制御するタイミングコントローラを更に具備する
適応等化器。
【請求項６】
請求項５に記載の適応等化器において、
前記タイミングコントローラは、乱数発生器を内蔵し、前記複数のタップ係数の修正順序を前記乱数発生器の出力により決定する
適応等化器。
【請求項７】
請求項５に記載の適応等化器において、
前記タイミングコントローラは、前記複数のタップ係数のうち、２つ以上の一群のタップ係数が同時に修正されるように、前記イネーブル信号を制御する
適応等化器。
【請求項８】
請求項７に記載の適応等化器において、
前記タイミングコントローラは、前記複数のタップ係数のうち、中央のタップ係数に対して対称な位置の複数のタップ係数が同時に修正されるように、前記イネーブル信号を制御する
適応等化器。
【請求項９】
請求項７又は８に記載の適応等化器において、
前記タイミングコントローラは、前記複数のタップ係数から１つを選択して時分割に修正するようにイネーブル信号を制御する第１モードと、前記複数のタップ係数のうち、２つ以上の一群のタップ係数が同時に修正されるように、前記イネーブル信号を制御する第２モードとを有する
適応等化器。
【請求項１０】
請求項１から９のいずれか１項に記載の適応等化器と、
情報記録媒体から読み取られた再生信号を前記デジタルＲＦ信号に変換するＡＤ変換器と、
前記等化器の出力から２値データ列を検出する検出器と、
を具備する
情報再生装置。
【請求項１１】
複数のタップ係数に応じてデジタルＲＦ信号を等化するステップと、
前記複数のタップ係数のそれぞれを時分割に修正するステップと、
を具備する
適応等化方法。
【請求項１２】
請求項１１に記載の適応等価方法において、
前記修正ステップは、
前記複数のタップ係数からタップ係数を選択するステップと、前記選択されたタップ係数を所定の積和演算によって修正するステップと、
前記複数のタップ係数を保持するタップ係数レジスタにおいて、イネーブル信号に応じて選択されたタップ係数を、前記修正されたタップ係数によって更新するステップと
を備える
適応等価方法。
【請求項１３】
請求項１１又は１２に記載の適応等価方法において、
前記修正ステップは、前記複数のタップ係数の修正順序を乱数により決定するステップを備える
適応等価方法。
【請求項１４】
請求項１１又は１２に記載の適応等価方法において、
前記修正ステップは、前記複数のタップ係数のうち、２つ以上の一群のタップ係数を同時に修正するステップを備える
適応等価方法。
【請求項１５】
請求項１４に記載の適応等価方法において、
前記修正ステップは、前記複数のタップ係数のうち、中央のタップ係数に対して対称な位置の複数のタップ係数を同時に修正するステップを備える
適応等価方法。
【請求項１６】
請求項１４又は１５に記載の適応等価方法において、
前記修正ステップは、前記複数のタップ係数から１つを選択して時分割に修正する第１モードと、前記複数のタップ係数のうち、２つ以上の一群のタップ係数が同時に修正する第２モードとの一方に切り換えるステップを備える
適応等価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適応等化器、情報再生装置、及び適応等化方法に関する。
【背景技術】
【０００２】
近年のマルチメディア化の進展により、映像情報を含む大量の情報を処理する必要がある。更に、これらの情報を記録するストレージ装置の大容量化が必要であり、特に高画質の映像情報のストレージ分野ではＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）の記憶容量を超える大きく超えるＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）が市場に投入されはじめている。光ディスク装置あるいはＨＤＤ装置の記憶容量を増加させるためには記録密度を上げる必要があり、これに伴い、エラーレートの低減、信頼性の確保が重要課題となっている。
【０００３】
一方、光ディスクへの記録密度を高くすると、特定の時刻で読み出すべき波形が他の時刻の波形と干渉する（これを符号間干渉と呼ぶ）ため、ある長さ以下の短い記録マークの再生が困難となる。逆に記録マークが長い場合には、同期クロック抽出用の位相情報出力の頻度が低下し同期外れの原因となる。このため、記録マークの長さを所定の長さ以下に制限する必要がある。以上の理由により、光ディスクへの記録データは記録符号化されている。特に符号の反転距離を制限したＲＬＬ符号（Ｒｕｎ  Ｌｅｎｇｔｈ  Ｌｉｍｉｔｅｄ  Ｃｏｄｅ）が用いられることが多く、１７ＰＰ変調符号、ＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）、８／１６変調符号などが使われている。
【０００４】
符号間干渉を除去する方法として波形等化と呼ばれる技術がある。これは符号間干渉を取り除くような逆フィルタによって誤り率を低下させる方法である。波形等化では、再生信号の高帯域成分を強調するため符号間干渉は抑えられるが、ノイズの高域成分も強調することになり、再生信号のＳＮＲ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｓｅ  Ｒａｔｉｏ）が劣化する場合がある。特に記録密度を上げたときには、この波形等化によるＳＮＲの悪化が検出データの誤りの主要因となる。
【０００５】
これに対し、既知の符号間干渉を故意に起こすような波形等化の一方式であるＰＲ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ）等化がある。ＰＲ等化によれば、波形等化の際、高域成分を強調せずにＳＮＲの悪化を抑えることができる。
【０００６】
一方、検出方式として有効なものに最尤検出方式がある。この方式は、ある状態遷移をすることが予め分かっているデータ列に対して、考えられる全ての時系列パタンの中から誤差の二乗平均が最小になるものを選択することで検出性能を上げる方式である。ただし、実際の回路上で上述の処理を行うことは、回路規模及び動作速度の点で困難である。このため、通常は、ビタビアルゴリズムと呼ばれるアルゴリズムを用いてパスの選択を漸化的に行うことにより最尤検出方式を実現している。ビタビアルゴリズムを利用した最尤検出方式は、ビタビ復号あるいはビタビ検出と呼ばれる。
【０００７】
ＰＲ等化とビタビ検出を組み合わせた検出方式はＰＲＭＬ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ）方式と呼ばれる。ＰＲ等化後の再生波形は、ＰＲ等化及び変調制約により特定の状態遷移しか現れなくなる。これを利用して誤差の二乗平均が最少となる状態遷移パスを選ぶことで、検出データの誤りを低減できる。特に、１７ＰＰ変調符号のような最小ラン長が１である符号とＰＲ等化は相性がよいことが知られており、高密度記録再生時に広い検出マージンを得ることが可能である。
【０００８】
ビタビ検出により検出性能を上げるためには、再生チャネルの周波数特性を例えばＰＲ（３，４，４，３）などのある特定のＰＲ等化特性に一致させる必要がある。その場合、再生チャネルになるべく近いＰＲ等化特性を選ぶようにするが、可換メディアを取り扱う光ディスクでは、その再生信号の周波数特性は一意ではない。又、光ピックアップの劣化、レンズ汚れ等によっても特性が変わってくる。このため適応的に周波数特性を補正して検出性能を高める技術として自動等化あるいは適応等化方式が必須である。逐次型の適応等化アルゴリズムとしては、特にＺｅｒｏ  Ｆｏｒｃｉｎｇ法、Ｍｅａｎ  Ｓｑｕａｒｅ法などが一般的である。
【０００９】
図１に一般的な適応等化器２００の構成例を示す。適応等化器２００は、等化器１、最尤検出器２、等化誤差生成器３、遅延器９ａ〜９ｅ、相関器８ａ〜８ｅを具備する。等化器１は一般的なＮタップのＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタである。ここで、時刻Ｔｉにおける入力（デジタル化ＲＦ信号ｄｒｆ）をＸｉ、各タップ係数をαｊ（ｊは０からＮ−１までの整数）とすると、等化器１の出力（イコライズ信号ｅｑｏ）Ｙｉは、式（１）で表される。ただし、タップ数をＮとする。
【数１】
2011014196.tif 000003
【００１０】
予め８ｂｉｔ程度のＡ／Ｄ変換器によって量子化されたＲＦ信号ｄｒｆ（Ｘｉ）は、等化器１によってある種のＰＲ特性に等化され、イコライズ信号ｅｑｏとして最尤検出器２及び等化誤差生成器３に出力される。最尤検出器２は、イコライズ信号ｅｑｏから２値データ列Ｄｏを検出する。例えば、最尤検出器２は、ビタビ検出によりイコライズ信号ｅｑｏから検出したデータを２値データ列Ｄｏとして出力する。等化誤差生成器３は、この２値データ列Ｄｏに基づいて最尤検出器２に対する入力の理想値Ｒｉを算出し、実際の入力（イコライズ信号ｅｃｏ（Ｙｉ））と理想値Ｒｉとの差を等化誤差ｅｒｒ（ｅｉ）として出力する。等化誤差ｅｒｒ（ｅｉ）は、式（２）で表される。
【数２】
2011014196.tif 000004
【００１１】
更に、等化誤差ｅｉのパワーＰは、式（３）で表現でき、Ｎ次元のタップ係数αｊに対する超２次曲面となる。
【数３】
2011014196.tif 000005
【００１２】
従って、−ｇｒａｄ  Ｐ  ＝（−∂Ｐ／α０、−∂Ｐ／α１、…、−∂Ｐ／αＮ−１）方向にタップ係数αｊを修正していくとＰの最小点に到達する。すなわち時刻Ｔｉにおけるｊ番目のタップ係数値をαｊｉとすると、逐次修正により適応等化が実現できる。
【００１３】
【数４】
2011014196.tif 000006
式（４）を回路により実現するため、遅延器９ａ〜９ｅにより位相の異なった等化器入力Ｘｉ−ｊが生成される。更にｘｉ−ｊと等化誤差Ｒｉとの相関は相関器８ａ〜８ｅによって計算され、その結果がタップ係数α０〜α４として等化器１にフィードバックされる。これにより、用意された全てのタップ係数α０〜α、４が逐次的に修正され、一定時刻が経過するとタップ係数α０〜α４は収束する。相関器８ａ〜８ｅのそれぞれには乗算器、積分器（加算器）、遅延器が含まれる。通常、等化器１におけるタップ数Ｎ分だけ相関器が必要となる。
【００１４】
図２は、従来技術による適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングを示すタイミングチャートである。図２を参照すると、従来技術では、タップ数Ｎと同じ数（ここでは５つ）の相関器があるため、１クロック毎に全てのタップ係数α０〜α４が逐次的に修正される。例えば、時刻Ｔ１においてα００〜α４０がα０１〜α４１に修正される。
【００１５】
ところで、高密度記録された信号ほど符号間干渉の影響が強くなる。例えば、サンプリングポイントよりも十数チャネルクロックほど離れた情報の影響も受ける場合がある。このような信号を適応等化するためには、ＦＩＲフィルタの次数（等化器のタップ数）を上げる必要がある。すなわち、符号間干渉の影響を低減するためには、回路面積が大きな乗算器や積分器を有する相関器の数を増加させる必要がある。更に、高密度化に伴う高速な読み出し速度を実現するために回路の並列処理を行なうと、更に相関器の数を増やす必要が生じる。回路増加は、ＬＳＩのダイサイズ増加に伴うコストアップとどまらず、歩留まり低下、テスト時間増加、消費電力増加と多くの問題をもたらす。
【００１６】
このため、並列処理に対する回路量の削減方法が特開２００４−７９０１３に記載されている（特許文献１参照）。図３は、特許文献１に記載の適応等化器の構成を示す図である。図３を参照すると、特許文献１に記載の適応等化回路は、２つのトランスバーサスフィルタ１０ａ、１０ｂ、仮判別器１１ａ、１１ｂ、スイッチ１２、１３、相関器群１４、制御信号発生器１５を具備する。同期化された再生信号は偶数番目と奇数番目に振り分けられて、それぞれ別々に等化器１０ａと等化器１０ｂに入力される。仮判別器１１ａ、１１ｂはそれぞれ２つの等化器１０ａ、１０ｂからの出力に応じた等化誤差を出力する。
【００１７】
トランスバーサスフィルタ１０ａ、１０ｂは、スイッチ１２、１３による切換動作によって共通の相関器群１４を利用する。この際、スイッチ１２、１３は、制御信号発生器１５によって制御される。これにより、相関器の数は、トランスバーサスフィルタ１０ａ、１０ｂにおけるタップ数の合計の半分となる。
【００１８】
又、特開２００８−１８１５８３にはチャネルレートよりも低いレートで同期化を行って等化を行い、その出力を補間によってチャネルレート同期タイミングに復元して最尤検出を行う手法が提案されている（特許文献２参照）。特許文献２では、この手法により高速化に伴う回路増を抑えることができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００４−７９０１３
【特許文献２】特開２００８−１８１５８３
【発明の概要】
【発明が解決しようとする課題】
【００２０】
特許文献１の手法は複数の等化フィルタがある場合に有効ではあるが、相関器群１４そのものを小さくすることができない。又、特許文献２の手法でも相関器群そのものを小さくすることができない。特に高密度記録された再生信号ではタップ数が増大し、それに比例して相関器群も大きくなってしまうという問題がある。
【課題を解決するための手段】
【００２１】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２２】
本発明による適応等化器（１００）は、複数のタップ係数に応じてデジタルＲＦ信号（ｄｒｆ）を等化する等化器（１）と、複数のタップ係数のそれぞれを時分割に修正するタップ係数コントローラ（３０）とを具備する。
【００２３】
又、本発明による情報再生装置は、上述の適応等化器（１００）と、情報記録媒体（２０）から読み取られた再生信号をデジタルＲＦ信号（ｄｒｆ）に変換するＡＤ変換器（２４）と、等化器（１）の出力から２値データ列（Ｄｏ）を検出する検出器（２）と、を具備する。
【００２４】
更に、本発明による適応等価方法は、複数のタップ係数に応じてデジタルＲＦ信号（ｄｒｆ）を等化するステップと、複数のタップ係数のそれぞれを時分割に修正するステップとを具備する。
【発明の効果】
【００２５】
以上のように、本発明では複数のタップ係数を時分割に修正するため、複数のタップ係数のそれぞれに対対応する積和演算回路を設ける必要がない。従って、本発明によれば、適応等化器の回路規模を縮小できる。
【図面の簡単な説明】
【００２６】
【図１】図１は、従来技術による適応等化器の構成の一例を示す図である。
【図２】図２は、従来技術による適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングを示すタイミングチャートである。
【図３】図３は、従来技術による適応等化器の構成の他の一例を示す図である。
【図４】図４は、本発明による適応等化器の構成を示す図である。
【図５】図５は、本発明に係るタップ係数レジスタの構成を示す図である。
【図６】図６は、本発明による情報再生装置の構成を示す図である。
【図７】図７は、実施の形態における適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングの一例を示すタイミングチャートである。
【図８】図８は、実施の形態における適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングの他の一例を示すタイミングチャートである。
【図９】図９は、実施の形態における適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングの更に他の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等化な構成要素を示している。
【００２８】
（適応等化器の構成）
図４を参照して、本発明による適応等化器１００の実施の形態における構成を説明する。図４は、本発明による適応等化器の実施の形態における構成を示す図である。適応等化器１００は、等化器１、最尤検出器２、等化誤差生成器３、遅延器４ａ〜４ｅ、積和演算器５、タイミングコントローラ６、タップ係数レジスタ７を具備する。ここでは、タップ数Nが５の適応等化器を一例として説明するが、タップ数はこれに限定されない。尚、等化器１、最尤検出器２、等化誤差生成器３、遅延器４ａ〜４ｅ、積和演算器５、タイミングコントローラ６、タップ係数レジスタ７は、全て同一のクロック信号に同期して動作することが好ましい。
【００２９】
等化器１は一般的なＮタップのＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタであることが好ましい。ここでは、等化器１として５タップ（タップ係数α０〜α４）のＦＩＲフィルタが利用される。等化器１には、光ディスク等の記憶媒体から得られた再生信号（デジタル化ＲＦ信号ｄｒｆ）が入力される。デジタル化ＲＦ信号ｄｒｆは、デジタル化ＲＦ信号ｄｒｆに同期したタイミングでＲＦ信号のサンプリングを行うＡＤ変換器によって生成される。
【００３０】
等化器１の内部の特性は、一般的なＦＩＲフィルタと同様であり、時刻Ｔｉにおけるデジタル化ＲＦ信号ｄｒｆをＸｉ、各タップ係数をαｊ（ｊは０からＮ−１までの整数）とすると、等化器１の出力（イコライズ信号ｅｑｏ）Ｙｉは、式（１）で表される。ただし、タップ数をＮとする。デジタル化ＲＦ信号ｄｒｆは、等化器１によってある種のＰＲ特性に等化され、イコライズ信号ｅｑｏとして最尤検出器２及び等化誤差生成器３に出力される。例えば、デジタル化ＲＦ信号ｄｒｆはＰＲ（３，４，４，３）チャネルに等化され、イコライズ信号ｅｑｏとして出力される。
【００３１】
最尤検出器２は、イコライズ信号ｅｑｏから、最も確からしい状態遷移を選択する所定のアルゴリズムによって２値データ列Ｄｏを検出する。最尤検出器２は、ＰＲ等化の性能を最大限に引き出すため、ビタビアルゴリズムを利用したビタビ検出を行なうことが好適である。例えば、デジタル化ＲＦ信号ｄｒｆがＰＲ（３，４，４，３）チャネルに等化されている場合、最尤検出器２は、ＰＲ（３，４，４，３）チャネルに即したビタビ検出により２値データ列Ｄｏを検出する。
【００３２】
等化誤差生成器３は、等化誤差生成器３は、この２値データ列Ｄｏに基づいて最尤検出器２に対する入力の理想値Ｒｉを算出し、実際の入力（イコライズ信号ｅｃｏ（Ｙｉ））と理想値Ｒｉとの差を等化誤差ｅｒｒ（ｅｉ）として出力する。等化誤差ｅｒｒ（ｅｉ）は、式（２）で表される。ＮＲＺＩ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ  Ｉｎｖｅｒｔ）の２値化データ列Dｏに、ＰＲ特性のインパルス応答を畳み込むと最尤検出器２に対する理想入力（イコライズ信号ｅｑｏの理想値）Ｒｉが得られる。等化誤差生成器３は、この理想入力Ｒｉと、実際の最尤検出器入力（イコライズ信号ｅｑｏ（Ｙｉ））との差を等化誤差ｅｒｒ（ｅｉ）として出力する。尚、２値データ列Dｏが最尤検出器２内の遅延によって大きく遅れることを考慮し、等化誤差ｅｒｒの生成に内部遅延量の少ない仮判定結果を用いても良い。等化誤差ｅｒｒ（ｅｉ）は、乗算器５２ｃ（インバータ）によって反転し、積和演算器５に入力される。
【００３３】
等化器１への入力信号、すなわちデジタル化ＲＦ信号ｄｒｆは、遅延器４ａにより最尤検出器２と等化誤差生成器３の内部遅延の和に相当する分だけ遅延され、信号Ｗ０として積和演算器５に出力される。又、信号Ｗ０は、遅延器４ａに直列接続された遅延器４ｂ〜４ｅによって更に遅延され、それぞれから信号Ｗ１〜Ｗ４として積和演算器５に出力される。遅延器４ｂ〜４ｅは、それぞれに入力される信号を１クロック毎に位相をずらし、信号Ｗ１〜Ｗ４として積和演算器５に出力する。
【００３４】
積和演算器５は、セレクタ５１ａ、５２ｂ、乗算器５２ａ、５２ｂ、加算器５３を備える。セレクタ５１ａは、遅延器４ａ〜４ｅを介して入力される信号Ｗ０〜Ｗ４のいずれかを、選択して信号Ｗとして乗算器５２ａに出力する。この際、セレクタ５１ａは、タイミングコントローラ６からの制御信号Ｎｔａｐに応じて信号Ｗとして選択する信号を決定する。乗算器５２ａは、セレクタ５１ａによって選択された信号Ｗと、乗算器５２ｃを介して入力される等化誤差ｅｒｒとを乗算する。この乗算結果は、乗算器５２によってμ倍される。ここで、μは、適応等化制御におけるループゲインに相当する。μが大きい場合、収束速度は速くなるがノイズには弱くなる。一方、μが小さい場合、収束速度は遅くなるがノイズに強くなる。尚、乗算器５２ｂは必ずしも乗算器で構成する必要はなく、μを２のべき乗の乗数に限定する場合、単なるビットシフトレジスタで実現することが可能である。
【００３５】
セレクタ５１ｂは、タップ係数レジスタ７に格納されたタップ係数α０〜α４のいずれかを選択してタップ係数αとして加算器５３に出力する。この際、セレクタ５１ｂは、タイミングコントローラ６からの制御信号Ｎｔａｐに応じて加算器５３に出力するタップ係数αを選択する。加算器５３は、乗算器５２ｂにおける乗算結果とセレクタ５１ｂによって選択されたタップ係数αとを加算し、修正タップ係数αａとしてタップ係数レジスタ７に出力する。
【００３６】
セレクタ５１ａ、５１ｂにより選択される信号（Ｗ、α）は、タイミングコントローラ６からの制御信号Ｎｔａｐによって制御され、（Ｗ０、α０）、（Ｗ１、α１）、（Ｗ２、α２）、（Ｗ３、α３）、（Ｗ４、α４）のいずれかが選択される。又、タイミングコントローラ６は、タップ数（ここではＮ＝５）分のイネーブル信号ｅｎ［０：４］によってタップ係数レジスタ７におけるデータの書き込み動作を制御する。
【００３７】
図５は、タップ係数レジスタ７の構成の一例を示す図である。タップ係数レジスタ７は、タップ数（Ｎ）分のレジスタを有する。ここでは、タップ係数レジスタ７は、タップ係数α０〜α４に対応するレジスタ７１ａ〜７１ｅを有する。レジスタ７１ａ〜７１ｅは、積和演算器５からの出力（修正タップ係数αａ）に共通接続される。レジスタ７１ａ〜７１ｅのそれぞれは、対応するイネーブル信号ｅｎ［０］〜ｅｎ［４］に応じて修正タップ係数αａを取り込む。詳細には、レジスタ７１ａ〜７１ｅの各々は、クロック同期で動作するが、個別に入力されているイネーブル信号が真のときのみ値が更新され、それ以外では前の値が保持される。５本のイネーブル信号ｅｎ［０］〜ｅｎ［４］のうち、いずれかを真にすることで特定のタップ係数値だけを更新することができる。
【００３８】
又、イネーブル信号ｅｎ［０］〜ｅｎ［４］は、それぞれ個別に制御しても良いが複数のイネーブル信号を１群として制御しても良い。例えば、イネーブル信号ｅｎ［０］、ｅｎ［４］と、イネーブル信号ｅｎ［１］、ｅｎ［３］を同時に真（ハイレベル）にすることで中央のタップ係数α２に対して対称な位置のタップ係数を同時に同じ値に更新することができる。
【００３９】
以上のように、本発明による適応等化器１００では、複数のタップに対して、相関器の主要構成である積和演算器５を共通化し、タイミングコントローラ６による制御に応じた時分割動作によって各タップ係数を修正している。複数のタップに対して相関器の主要構成である積和演算回路を共通化したことにより、適応等化器の回路量を大幅に削減することができる。本発明では、時分割動作により係数収束速度は低下する。しかし、等化入力信号（デジタルＲＦ信号ｄｒｆ）の周波数特性が変化する速度は小さいため、一旦収束した後は、修正回数を多くする必要がない。このため、時分割動作による速度の低下量は充分許容できる大きさとなる。
【００４０】
尚、積和演算器５は、入力選択機能付き積和演算器ということができる。又、遅延器４ａ〜４ｅ、積和演算器５、タイミングコントローラ６及びタップ係数レジスタ７をまとめてタップ係数コントローラ３０と呼ぶこともできる。
【００４１】
図１に示す一例では、積和演算器５は１つのみであるが、２つ以上設けられても構わない。この場合、複数の積和演算器５のそれぞれに対応する複数のタップ係数レジスタ７が設けられる。例えば、総タップ数Ｎを２つのタップ係数レジスタ７で２分し、一方を第１の積和演算器で制御し、他方を第２の積和演算器で制御する。これにより、時分割動作によって低下する収束速度を向上させることが可能となる。積和演算器５の数が増加する分、図４に示す一例に比べて回路規模は大きくなるが、複数のタップ係数を共通の積和演算器５によって修正するため、従来に比べて回路規模は小さくなる。
【００４２】
本発明による適応等化器１００は、例えば光記憶媒体から情報を取得再生、又は記録する情報再生装置に好適に利用される。図６は、本発明による適応等化器１００を搭載した情報再生装置の構成の一例を示す図である。ここでは、光記憶媒体２０から情報を再生する情報再生装置を一例に説明する。
【００４３】
図６を参照して、本発明による情報再生装置は、適応等化器１００、光ピックアップ装置２１、アクチュエータサーボ２２、プリアンプ２３（ＲＦ  ＡＭＰ）、ＡＤ変換器、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２５、フォーマッタ２６（ＦＭＴ）、ＥＣＣ復調器２７（ＥＣＣ）、システムコントローラ２８を具備する。
【００４４】
光記憶媒体２０は、図示しないスピンドルモータによって回転制御されている。光ピックアップ装置２１からは光記憶媒体２０の情報記録面に向けて集光ビームが照射される。アクチュエータサーボ２２は、集光ビームの反射光の一部を、図示しないフォトディテクタを経由してトラッキング信号及びフォーカシング信号として検出し、集光ビームがディスクの案内溝上を正確に追従するように制御する。一方、残りの反射光はディスク上の微小マークを読み取り、ＲＦアンプ２３を経由して再生信号として取り出される。この再生信号は、図示しないアナログフィルタを通過後、ＡＤ変換器２４によって６乃至８ｂｉｔ程度の精度でデジタル化される。
【００４５】
ＡＤ変換器２４は、ＰＬＬ回路２５によって生成されたクロックをサンプリングクロックとして用いて再生信号をデジタル化する。この際、ＰＬＬ回路２５は、再生信号（デジタル化ＲＦ信号ｄｒｆ）に同期したクロックを生成する。あるいは、ＡＤ変換器２４は、チャネル周波数に同期しないシステムクロックでサンプリングした後、デジタルＰＬＬとリサンプリング処理によって等化器１に入力する同期サンプリング信号をデジタル化ＲＦ信号ｄｒｆとして出力しても良い。
【００４６】
デジタル化ＲＦ信号ｄｒｆは等化器１に入力され、適応等化器１００における時分割処理によってタップ係数の修正が行われる。最尤検出器２の出力である２値データ列Dｏは、フォーマッタ２６によりフレームｓｙｎｃパタンの除去やＲＬＬ復調などが行われる。復調されたデータは、ＥＣＣ復調器２７による誤り訂正処理後、システムコントローラ２８において映像情報に例示される情報として処理される。
【００４７】
ここでは、本発明による適応等化器１００を利用する装置として、光記憶媒体２０（光ディスク）から情報を抽出する情報再生装置について説明した。本発明は、ＨＤＤや光ディスク装置、特にＢＤプレーヤ等の情報検出装置に好適である。しかし本発明による適応等化器１００は、ＨＤＤ装置や磁気テープの再生処理、あるいは一般的なベースバンド伝送系の受信装置にも利用可能である。
（動作）
図７を参照して、本発明による適応等化器の動作を説明する。図７は、実施の形態における適応等化動作時のクロックタイミングと、各タップ係数の変化タイミングの一例を示すタイミングチャートである。
【００４８】
タイミングコントローラ６は、クロック信号ＣＬＫに同期してイネーブル信号ｅｎ［０］〜ｅｎ［４］の信号レベルを制御する。すなわち、タイミングコントローラ６は、クロック信号ＣＬＫのトリガエッジ毎にハイレベルとなるイネーブル信号ｅｎを切り換え、修正対象となるタップ係数に応じた制御信号Ｎｔａｐを出力する。図７に示す一例では、クロック信号ＣＬＫに同期した各時刻において１つのイネーブル信号のみがハイレベルとなり、他のイネーブル信号はローレベルとなる。これにより、各時刻において１つのタップ係数のみが修正される。ここで、修正されるタップ係数αは、セレクタ５１ｂによってα０、α１、α２、α３、α４の順に切り換えられる。詳細には、時刻Ｔ１において、修正対象として選択されたタップ係数α０（α０−４）が、真値のイネーブル信号ｅｎ［０］に応じて、α０１に修正される。次の時刻Ｔ２において、修正対象として選択されたタップ係数α１（α１−３）が、真値のイネーブル信号ｅｎ［１］に応じて、α１２に修正される。同様に、時刻Ｔ３〜Ｔ５のそれぞれにおいて、タップ係数α２−２〜α４０が、α２３〜α４５に修正される。このように、本一例によれば、用意された全てのタップ係数α０〜α４は、５クロック毎に修正されることとなる。
【００４９】
従来技術では、タップ数分（例えば５個）の相関器によってタップ係数を修正している。このため、１クロック毎に用意されたタップ係数の全てを修正することができる。一方、本発明では、１つの積和演算器によって時分割にタップ係数を修正している。このため、本発明におけるタップ係数の収束時間は、従来よりも長くなる。しかし、入力信号（デジタル化ＲＦ信号ｄｒｆ）の周波数特性の時間的変化は微少であるため、収束性の低下による通常再生性能に対する影響は少ない。従って、本発明によれば、通常再生性能を低下させることなく適応等化器の回路規模を縮小することができる。
【００５０】
図７に示す一例では、修正するタップ係数を、所定の順で繰り返すように周期的な時分割動作によって切り換えている。このとき、入力信号（デジタル化ＲＦ信号ｄｒｆ）が、タップ係数の修正タイミングの周期の整数倍であるような特異な信号の場合、この周期性により相関が発生してしまい、うまくタップ係数が収束しない可能性がある。場合によっては、係数が発散したり零に収束したりしてしまう。特にＣＤのフォーマットのようにデータのランダマイズ処理が行われないメディアではこのような問題が発生する可能性がある。
【００５１】
そこで、上記問題を解決するため、タイミングコントローラ６内部に乱数発生器を設けてタップ係数の修正順の周期性を崩すことが有効である。すなわち、タイミングコントローラ６は、修正するタップ係数をランダムに変更するように、イネーブル信号ｅｎの信号レベル及び制御信号Ｎｔａｐを制御する。例えば、図８に示すように、修正するタップ係数を時刻Ｔ１〜Ｔ７、・・・において、α４、α１、α２、α１、α２、α３、α０、…とランダムに切り換え、それぞれの時刻においてα４ｘからα４１（時刻Ｔ１）、α１ｘからα１２（時刻Ｔ２）、α２０からα２３（時刻Ｔ３）、α１２からα１４（時刻Ｔ４）、α２３からα２５（時刻Ｔ５）、α３ｘからα３６（時刻Ｔ６）、α０ｘからα０７（時刻Ｔ７）、・・・と修正する（ただし、ｘはランダムに選択された整数）。このように、タップ係数αがランダムに修正されることによって、入力信号（デジタルＲＦ信号ｄｒｆ）の周期性に依存した相関をなくして上記問題を回避することができる。乱数発生器は例えば、フィードバックシフトレジスタで構成するＭ系列発生器などを用いることで非常に小さな回路で実現することが可能である。
【００５２】
上述のように、本発明ではタップ係数の修正を時分割で行なっているため、タップ係数の収束速度が低下してしまう。これに対し、乗算器５２ｂの倍率μの値を大きくするとタップ係数の収束速度を向上させることができる。しかし、この場合、タップ係数はノイズの影響を受けやすくなるため、その安定性が損なわれてしまう。一方、ＴＡＮチルト等による波形ひずみが少なければ理想的には収束したタップ係数は中央タップに対して対称となる。このため、タップ係数α０〜α４を中央タップ（タップ係数α２）に対して対称となる複数のタップを同時に修正することで、タップ係数の安定性を確保することができる。例えば、タップ数がＮ個（ここでＮは奇数）の場合、ｉ番目のタップ係数αｉは、中央タップに対して対称の位置にあるＮ−（ｉ−１）番目のタップ係数αＮ−（ｉ−１）と同時に修正される。又、タップ数がＮ個（ここでＮは偶数）の場合、ｉ番目のタップ係数αｉは、中央タップに対して対称の位置にあるＮ−（ｉ−２）番目のタップ係数αＮ−（ｉ−２）と同時に修正される。
【００５３】
従って、乗算器５２ｂの倍率μに大きな値を設定するとともに、タップ係数を対称的に修正することで、ノイズによる影響を受け難い状態でタップ係数の収束速度を向上させることが可能となる。このときのタップ係数修正動作の一例を図９に示す。
【００５４】
図９に示す一例では、タイミングコントローラ６は、イネーブル信号ｅｎ［０］とイネーブル信号ｅｎ［４］、イネーブル信号ｅｎ［１］とイネーブル信号ｅｎ［３］をそれぞれ同じ信号レベルに制御する。タイミングコントローラ６は、タップ係数α０、α４を同時に修正し（時刻Ｔ１）、次にタップ係数α１、α３を同時に修正し（時刻Ｔ２）、次にタップ係数α２を修正する（時刻Ｔ３）。以下、同じ順を繰り返し、タップ係数α０〜α４が収束するまでタップ係数が修正される。図７に示す一例では、全てのタップ係数α０〜α４を修正するために５クロック必要であったが、図９に示す一例では、３クロックで修正でき、タップ係数の収束速度を向上させることが可能となる。
【００５５】
タップ係数の安定性の観点からタップ係数の収束速度は、一時的に向上させることが好ましい場合がある。例えば、光ディスク装置において、シーク直後にできるだけすぐに情報を再生したいという場合がある。この場合、適応等化器１００の収束速度を一時的に高める機能があることが望ましい。そこで、タイミングコントローラ６によって、高速引き込み時（例えばシーク直後）のみ、図９に示すような対称タップ制御（対称的にタップ係数を修正するモード）に切り換え、他の期間は、図７や図８に示す修正制御（１つのタップ係数を逐次修正する通常動作モード）を行なう。例えば、シーク直後の一定期間、μを上げるとともに、対称タップ制御によってタップ係数を修正し、その後通常動作に戻すことで収束速度を一時的に上げることが可能である。
【００５６】
以上のように、本発明によれば、相関器の主要構成である積和演算器を複数のタップで共通化したことにより、適応等化器の回路量を従来に比べて大幅に削減することができる。すなわち、本発明は、タップ数の多い等化器を有する適応等化器の回路規模を小さくすることができる。又、タップ係数を修正する際に動作する回路規模が小さくなるため、適応等化器やこれを用いた情報再生装置の消費電力を低減することができる。
【００５７】
又、等化入力信号（デジタル化ＲＦ信号ｄｒｆ）の周波数的な特性の変化はゆっくりであるため、最初に収束した後は、時分割動作による係数修正でも、信号の変動に追従したタップ係数の修正が可能となる。
【００５８】
更に、タップ係数の修正をランダムな順序で行うことで時分割動作の周期と、周期性のある入力信号との間に発生する相関を打ち消すことができる。このため、タップ係数の発散や零収束等の不安定動作を回避できる。すなわち、どのような信号に対しても安定な適応制御とすることができる。
【００５９】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、図７から図９に示すタップ係数の修正方法を技術的に可能な範囲で組み合せてもよい。この場合、図７から図９に示す修正タイミングのいずれかを、任意のタイミングで切り換えてタップ係数の修正が行なわれても構わない。
【符号の説明】
【００６０】
１：等化器（ＦＩＲフィルタ）
２：最尤検出器
３：等化誤差生成器
４ａ〜４ｅ：遅延器
５：積和演算器
５１ａ、５１ｂ：セレクタ
５２ａ、５２ｂ、５２ｃ：乗算器
５３：加算器
６：タイミングコントローラ
７：タップ係数レジスタ
７１ａ〜７１ｅ：レジスタ
α、α０〜α４：タップ係数
αａ：修正タップ係数
ｄｒｆ：デジタル化ＲＦ信号
Ｄｏ：２値データ列
ｅｒｒ：等化誤差
ｅｎ、ｅｎ［０］〜ｅｎ［４］：イネーブル信号
Ｎｔａｐ：制御信号
２０：光記憶媒体
２１：光ピックアップ装置
２２：アクチュエータサーボ
２３：プリアンプ
２４：ＡＤ変換器
２５：ＰＬＬ回路
２６：フォーマッタ
２７：ＥＣＣ復調器
２８：システムコントローラ
３０：タップ係数コントローラ
１００：適応等化器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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