(57)【要約】【課題】書込みディスターブを防ぎ、かつ、低消費電力な不揮発性半導体記憶装置を提供する。【解決手段】複数の不揮発性メモリセルが配列されたメモリセルアレイと、複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、プログラム電圧発生部が出力する電流を複数のメモリセルのうち、プログラムするメモリセルを選択して電流を流す選択回路と、を備える。【選択図】図１
2011014205.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、
前記プログラム電圧発生部が出力する電流を前記複数のメモリセルのうち、前記プログラムするメモリセルを選択して電流を流す選択回路と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記プログラム電圧発生部が、
複数のプログラム電圧発生回路と、
前記複数のプログラム電圧発生回路のうち、同時にプログラムするメモリセルの数に基づいて同時に動作させるプログラム電圧発生回路の数を制御する制御部と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、複数ビットのデータを並列にプログラムすることのできる不揮発性半導体記憶装置であって、
前記プログラム電圧発生部が、前記複数ビットのデータのうち、論理が「１」であるビットの数又は「０」であるビットの数に基づいて、前記プログラム電圧の電流供給量を制御する制御部を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体装置は、複数ビットのデータを並列にプログラムすることのできる不揮発性半導体装置であって、
前記制御部は、前記複数ビットのデータのうち、論理が「１」であるビットの数又は「０」であるビットの数に基づいて、前記同時に動作させるプログラム電圧発生回路の数を制御することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記プログラム電圧発生回路は、チャージポンプ回路を含むことを特徴とする請求項２又は４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイは、複数のビット線と前記複数のビット線と交差する方向に配線された複数のワード線とを含み、
前記選択回路は、前記複数のビット線と複数のワード線のうち、前記プログラムするメモリセルの接続されているビット線とワード線とを選択することを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置が、フラッシュメモリであることを特徴とする請求項１乃至６いずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
複数のビット線と、
前記複数のビット線と交差する方向に配線された複数のワード線と、
ソース線と、
前記複数のビット線と複数のワード線との交点にそれぞれ対応して設けられ、それぞれ、前記ソース線と、対応するビット線及びワード線と、に接続された複数のフラッシュメモリセルと、を含むフラッシュメモリセルアレイと、
前記複数のビット線と基準電位との間にそれぞれ接続され、前記複数のビット線それぞれに対応する複数の書込みデータ信号によりそれぞれオンオフが制御される複数のスイッチトランジスタと、
前記複数の書込みデータ信号が接続され、前記複数の書込みデータ信号によってオンする前記複数のスイッチトランジスタの数に応じた電流量を前記ソース線に供給するプログラム電圧発生部と、
を備えることを特徴とするフラッシュメモリ装置。
【請求項９】
前記プログラム電圧発生部が、
それぞれ前記ソース線に接続された複数のプログラム電圧発生回路と、
前記複数の書込みデータ信号によって、前記複数のプログラム電圧発生回路のうち、動作させるプログラム電圧発生回路の数を制御する制御部と、
を含むことを特徴とする請求項８記載のフラッシュメモリ装置。
【請求項１０】
前記プログラム電圧発生部は、
昇圧用容量と整流用素子とを含み、前記複数の書込みデータ信号によって動作が制御されるチャージポンプ回路を備え、前記チャージポンプ回路の出力信号が前記ソース線に接続されていることを特徴とする請求項８記載のフラッシュメモリ装置。
【請求項１１】
前記複数のプログラム電圧発生回路が、それぞれ昇圧用容量と整流素子とを含み、前記制御部によって動作が制御されるチャージポンプ回路を備えることを特徴とする請求項９記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。特に、書込み時に非選択のメモリセルへの影響を防ぐ書込みディスターブ防止機能を有するフラッシュメモリ装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体記憶装置では、選択したメモリセルへ選択的なデータの書込みを行う際に、選択されないメモリセルが影響を受けてしまう書込みディスターブ現象が知られている。特に、微細化の進展によって、書込みディスターブ現象が問題点として顕在化している。
【０００３】
特許文献１には、書込みディスタープ防止機能を有する従来のフラッシュメモリ装置が記載されている。図３は、特許文献１記載の従来のフラシュメモリ装置全体のブロック図である。特許文献１によれば、データの書込み時（プログラム時）に、フラッシュメモリアレイ１０の複数のワード線（ＷＬ１〜ＷＬ２ｍ）のうち、選択されたワード線に約１Ｖ、非選択のワード線にＶｓｓを与える。同様に、複数のソース線（ＳＬ１〜ＳＬｍ）のうち、選択されたソース線にＶｐｐ（約１０Ｖ）、複数のビット線（ＢＬ１〜ＢＬｎ）のうち、選択されたビット線に約０．４Ｖ、非選択のビット線にＶｃｃを与え、書込み（プログラム）を行うことが記載されている。なお、ビット線の選択は同時に複数のビット線の選択が可能であり、ワード線を共通にする複数のメモリセルへの同時書込みが可能である。
【０００４】
フラッシュメモリアレイ１０は、図４に示すブロック図のような構成になっており、メモリセル１１に書込み（プログラム）を行うときには、ソース線ＳＬ１→メモリセル１１、ビット線ＢＬ１のルートで電流Ｉｐが流れ、メモリセル１１に対して書込み（プログラム）が行われる。なお、このメモリセル１１に対する書込みの際に、ソース線ＳＬ１、ビット線ＢＬ１を共通にするメモリセル１２も書込みの影響を受ける場合がある。これが、書込みディスターブである。特に、同時に書込みの行うメモリセルの数によってソース線から流れる電流が異なるので、ソース線の電圧Ｖｐｐも影響を受ける。特に、同時に書込みを行うメモリセルの数が少ない場合は、ソース線の電圧Ｖｐｐは高電圧となるので、書込みディスターブは発生しやすい。
【０００５】
特許文献１では、この書込みディスターブの発生を防ぐため、プログラム電流補償回路１００（図３）を設け、同時に書込みを行うメモリセルの数が少なく、フラッシュメモリセルアレイ１０に流れる電流が少ない場合は、同時に書込みを行うメモリセルの数によって、フラッシュメモリセルアレイ１０に代えてプログラム電流補償回路１００に電流を流すことにより、ソース線の電圧Ｖｐｐを生成するプログラム電圧生成回路５０の負荷が常に等しくなるようにしている。
【０００６】
図５は、特許文献１に記載されているプログラム電流補償回路１００のブロック図である。書込みデータＤＩＮ１〜ＤＩＮｎによって、カレントミラー回路の電流源に流れる電流を段階的に変え、これをカレントミラー回路６８と７０によってソース線の電源Ｖｐｐから電流を流すことによって、同時に書込みを行うメモリセルの数によらず、ソース線に流れる電流が常に一定になるようにして、書込みディスターブの発生を防いでいる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１９３９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明により与えられる。特許文献１によれば、同時に書込みを行うメモリセルの数が少ないときは、メモリセルアレイに代えて、プログラム電流補償回路１００に電流を流すことにより、同時に書込みを行うメモリセルの数によらず、ソース線の電圧Ｖｐｐが常に一定の電圧になるようにしている。しかし、プログラム電流補償回路１００に流れる電流は、本来はメモリセルの書込みに必要のない無駄な電流である。用途によっては、書込み時の平均的な電流も極力減らす必要がある。
【課題を解決するための手段】
【０００９】
本発明の１つの側面による不揮発性半導体記憶装置は、複数の不揮発性メモリセルが配列されたメモリセルアレイと、前記複数のメモリセルのうち同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、前記プログラム電圧発生部が出力する電流を前記複数のメモリセルのうち前記プログラムするメモリセルを選択して電流を流す選択回路と、を含む。
【００１０】
また、本発明の他の側面によるフラッシュメモリ装置は、複数のビット線と、前記複数のビット線と交差する方向に配線された複数のワード線と、ソース線と、前記複数のビット線と複数のワード線との交点にそれぞれ対応して設けられ、それぞれ前記ソース線と対応するビット線及びワード線とに接続された複数のフラッシュメモリセルと、を含むフラッシュメモリセルアレイと、前記複数のビット線と基準電位との間にそれぞれ接続され前記複数のビット線それぞれに対応する複数の書込みデータ信号によりそれぞれオンオフが制御される複数のスイッチトランジスタと、前記複数の書込みデータ信号が接続され前記複数の書込みデータ信号によってオンする前記複数のスイッチトランジスタの数に応じた電流量を前記ソース線に供給するプログラム電圧発生部と、を備える。
【発明の効果】
【００１１】
本発明によれば、プログラム電圧発生部は、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるので、書込みディスターブの発生を防ぐことができ、また、プログラム電流を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による不揮発性半導体記憶装置のブロック図である。
【図２】一実施例における書込み電圧生成回路の構成を示すブロック図である。
【図３】特許文献１に記載の従来のフラッシュメモリ装置全体のブロック図である。
【図４】特許文献１に記載の従来のフラッシュメモリ装置におけるメモリセルアレイのブロック図である。
【図５】特許文献１に記載の従来のフラッシュメモリ装置におけるプログラム電流補償回路のブロック図である。
【図６】比較例によるフラッシュメモリ装置のブロック図である。
【発明を実施するための形態】
【００１３】
実施例の詳細について説明する前に、本発明の実施形態の概要について、最初に説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
本発明の一実施形態では、例えば図１に示すように、複数の不揮発性メモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）が配列されたメモリセルアレイ２３と、複数のメモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）のうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部２４と、プログラム電圧発生部２４が出力する電流を複数のメモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）のうち、プログラムするメモリセルを選択して電流を流す選択回路（２１、２２）と、を含む。
【００１５】
また、プログラム電圧発生部２４が、複数のプログラム電圧発生回路（Ｃ６０〜Ｃ６３）と、複数のプログラム電圧発生回路（Ｃ６０〜Ｃ６３）のうち、同時にプログラムするメモリセルの数に基づいて同時に動作させるプログラム電圧発生回路の数を制御する制御部２５と、を含む。ビット線の数によって、同時にプログラムするメモリセルの数が決まる場合には、各ビット線の制御信号（例えば図１のＤ０Ｂ〜Ｄ３Ｂ）又はその反転信号により各プログラム電圧発生回路（Ｃ６０〜Ｃ６３）の動作を制御すればよいから、制御部２５の構成としては最も単純である。各ビット線の制御信号（Ｄ０Ｂ〜Ｄ３Ｂ）をそのまま制御信号とするか、その反転信号を制御信号とすればよい。図１では、各ビット線の制御信号（Ｄ０Ｂ〜Ｄ３Ｂ）をそのままプログラム電圧発生回路（Ｃ６０〜Ｃ６３）の制御信号としている。
【００１６】
また、不揮発性半導体装置２は、複数ビットのデータ（Ｄ０〜Ｄ３）を並列にプログラムすることのできる不揮発性半導体装置２であって、制御部２５は、複数ビットのデータのうち、論理が「１」であるビットの数又は「０」であるビットの数に基づいて、同時に動作させるプログラム電圧発生回路（Ｃ６０〜Ｃ６３）の数を制御する。プログラム電圧発生回路の数は、かならずしも並列にプログラムするビット数と一致させることはなく、制御部２５により、並列にプログラムするビットの数によって、動作させるプログラム電圧発生回路の数を制御できればよい。また、プログラムデータ（Ｄ０〜Ｄ３）の論理が「１」であるビットの数又は「０」であるビットの数によって、プログラム時に流れる電流量が変わるので、そのビットの数に基づいて、同時に動作させるプログラム電圧発生回路の数を制御すればよい。
【００１７】
また、例えば図２に示すように、プログラム電圧発生回路Ｃ６０は、チャージポンプ回路を含む。また、一例として図１に示すように、メモリセルアレイ２３は、複数のビット線（ＢＬ３１〜ＢＬ３４）と複数のビット線（ＢＬ３１〜ＢＬ３４）と交差する方向に配線された複数のワード線（ＷＬ３１〜ＷＬ３４）とを含み、選択回路（２１、２２）は、複数のビット線（ＢＬ３１〜ＢＬ３４）と複数のワード線（ＷＬ３１〜ＷＬ３４）のうち、プログラムするメモリセルの接続されているビット線とワード線とを選択する。また、不揮発性半導体記憶装置２が、フラッシュメモリである。
【００１８】
また、本発明の一実施形態のフラッシュメモリ装置２は、たとえば、図１に示すように、複数のビット線（ＢＬ３１〜ＢＬ３４）と、複数のビット線（ＢＬ３１〜ＢＬ３４）と交差する方向に配線された複数のワード線（ＷＬ３１〜ＷＬ３４）と、ソース線ＳＬ３１と、複数のビット線（ＢＬ３１〜ＢＬ３４）と複数のワード線（ＷＬ３１〜ＷＬ３４）との交点にそれぞれ対応して設けられ、それぞれ、ソース線ＳＬ３１と対応するビット線及びワード線と、に接続された複数のフラッシュメモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）と、を含むフラッシュメモリセルアレイ２３と、複数のビット線（ＢＬ３１〜ＢＬ３４）と基準電位ＧＮＤとの間にそれぞれ接続され、複数のビット線（ＢＬ３１〜ＢＬ３４）それぞれに対応する複数の書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）によりそれぞれオンオフが制御される複数のスイッチトランジスタ（Ｎ０〜Ｎ３）と、複数の書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）が接続され、複数の書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）によってオンする複数のスイッチトランジスタ（Ｎ０〜Ｎ３）の数に応じた電流量をソース線ＳＬ３１に供給するプログラム電圧発生部２４と、を備える。プログラム電圧発生部２４は、スイッチトランジスタ（Ｎ０〜Ｎ３）のオンオフを制御する書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）の値に応じた電流量をソース線ＳＬ３１に供給するので、プログラム電圧発生部２４は、プログラム（書込み）に必要にして十分なだけの電流を供給することができる。したがって、書込みディスターブの発生を防ぎ、書込み消費電流の低減を図ることができる。
【００１９】
また、プログラム電圧発生部２４が、それぞれソース線ＳＬ３１に接続された複数のプログラム電圧発生回路（Ｃ６０〜Ｃ６３）と、複数の書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）によって、複数のプログラム電圧発生回路（Ｃ６０〜Ｃ６３）のうち、動作させるプログラム電圧発生回路の数を制御する制御部２５と、を含む。また、例えば図２に示すように、プログラム電圧発生部２４は、昇圧用容量Ｃ７２と整流用素子（Ｔ０、Ｔ１）とを含み、複数の書込みデータ信号（Ｄ０Ｂ〜Ｄ３Ｂ）によって動作が制御されるチャージポンプ回路を備え、チャージポンプ回路の出力信号がソース線ＳＬ３１に接続されている。なお、整流用素子は、ダイオード接続されたトランジスタやダイオードなど、素子自体に整流作用がある素子を用いてもよいし、整流用素子（Ｔ０、Ｔ１）にスイッチングトランジスタを用い、クロックＣＬＫに同期してスイッチングトランジスタをオンオフさせて、昇圧させてもよい。さらに、複数のプログラム電圧発生回路（Ｃ６０〜Ｃ６３）が、それぞれ昇圧用容量Ｃ７２と整流素子（Ｔ０、Ｔ１）とを含み、制御部２５によって動作が制御されるチャージポンプ回路を備えてもよい。以下、実施例について、図面を参照してさらに詳しく説明する。
【実施例１】
【００２０】
［実施例１の全体の構成］
図１は、実施例１の不揮発性半導体記憶装置２のブロック図である。図１では、不揮発性半導体記憶装置２全体の構成のうち、主に書込み（プログラム）に関する部分の構成を示し、読出しや消去に関する部分の構成は、一部記載を省略している。不揮発性半導体記憶装置２は、メモリセルアレイ２３、選択回路（２１、２２）、プログラム電圧発生部２４を含んで構成される。実施例１の不揮発性半導体記憶装置２は、好ましくは、ブロック単位で消去ができ、メモリセル単位で書込みが可能なフラッシュメモリ装置である。
【００２１】
メモリセルアレイ２３は、複数の不揮発性メモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）が平行に配線された複数のビット線（ＢＬ３１〜ＢＬ３４）と複数のビット線と交差する方向に配線された複数のワード線（ＷＬ３１〜ＷＬ３４）とのそれぞれの交点に対応して配置されている。各メモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）は、それぞれ対応するビット線（ＢＬ３１〜ＢＬ３４）及び対応するワード線（ＷＬ３１〜ＷＬ３４）に接続され、さらに、ソース線ＳＬ３１にも接続されている。各メモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）はメモリトランジスタを備えており、メモリトランジスタのソース又はドレインの一方が対応するビット線に、ソース又はドレインの他方がソース線に接続され、制御ゲートが対応するワード線に接続されている。メモリセルトランジスタはフローティングゲート又はトラップ層となる電荷蓄積層を制御ゲートとチャンネル領域との間に備えている。
【００２２】
なお、メモリセルへのデータの書込みは、例えば、特許文献１と同様に、選択するワード線にトランジスタのしきい値電圧相当の正の電圧（約１Ｖ）を与え、ビット線を基準電位ＧＮＤに接地して、ソース線に高電圧（約５Ｖ）を与え、ソース線からビット線に電流を流すことにより書込みが行ってもよい。また、非選択のワード線は基準電位ＧＮＤ、ビット線は電源電圧ＶＣＣとしてもよい。
【００２３】
選択回路（２１、２２）は、複数のワード線（ＷＬ３１〜ＷＬ３４）を制御する選択回路１（ローデコーダ及びワードラインドライバ）２１と、複数のビット線（ＢＬ３１〜ＢＬ３４）を制御する選択回路２（入力ドライバ）２２とを備えている。選択回路１（ローデコーダ及びワードラインドライバ）２１は、書込み（プログラム）動作時において、複数のワード線（ＷＬ３１〜ＷＬ３４）のうち、書込み対象とするメモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）に接続されているワード線を選択し、活性化させる。
【００２４】
また、選択回路２（入力ドライバ）２２は、書込み（プログラム）動作時に、書込み（プログラム）データ信号（Ｄ０〜Ｄ３）の値に基づいて、書込みを行うメモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）が接続されているビット線（ＢＬ３１〜ＢＬ３４）を選択する。さらに、選択回路２（入力ドライバ）２２の内部には、書込みデータ信号（Ｄ０〜Ｄ３）によってオンオフ制御されるスイッチトランジスタ（Ｎ０〜Ｎ３）がそれぞれ複数のビット線（ＢＬ３１〜ＢＬ３４）に対応して設けられており、書込みデータ信号（Ｄ０〜Ｄ３）の各ビットの値によって、対応するビット線（ＢＬ３１〜ＢＬ３４）に接続される不揮発性メモリセル（Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５）に書き込みが行われるか否かが決定する。具体的には、書込みデータ信号（Ｄ０〜Ｄ３）の反転信号である書込みデータ信号（反転信号）（Ｄ０Ｂ〜Ｄ３Ｂ）がそれぞれ対応するスイッチトランジスタ（Ｎ０〜Ｎ３）のゲートに接続されており、スイッチトランジスタ（Ｎ０〜Ｎ３）のソースは、基準電位ＧＮＤに、ドレインが、各ビット線（ＢＬ３１〜ＢＬ３４）に接続されている。上記選択回路２（入力ドライバ）２２の構成により、４ビットの書込みデータ信号（Ｄ０〜Ｄ３）がいずれも「１」であるとき、書込みは行われず、４ビットの書込みデータ信号（Ｄ０〜Ｄ３）がいずれも「０」であるとき、４ビットのメモリセルに同時に書込みが行われる。すなわち、４ビットの書込みデータ信号（Ｄ０〜Ｄ３）のうち、データが「０」であるビットの数と同数のメモリセルに対して同時に書き込みを行う。
【００２５】
プログラム（書込み）電圧発生部２４は、複数の書込み電圧生成回路（Ｃ６０〜Ｃ６３）を備えている。この複数の書込み電圧生成回路（Ｃ６０〜Ｃ６３）は、それぞれ、制御部２５が出力する制御信号と、昇圧用クロック信号ＣＬＫとを入力し、出力は、ソース線ＳＬ３１に接続されている。
【００２６】
また、プログラム（書込み）電圧発生部２４は、制御部２５を備え、制御部２５は、書込みデータ信号（反転信号）（Ｄ０Ｂ〜Ｄ３Ｂ）を入力し、各書込み電圧生成回路（Ｃ６０〜Ｃ６３）の制御信号を出力する。制御部２５は、書込みデータ信号（反転信号）（Ｄ０Ｂ〜Ｄ３Ｂ）の値によって、同時に書込みを行うメモリセルの数を判断し、同時に動作させる書込み電圧生成回路（Ｃ６０〜Ｃ６３）の数を決定して書込み電圧生成回路（Ｃ６０〜Ｃ６３）の動作を制御する。なお、図１では、書込みデータ信号（反転信号）（Ｄ０Ｂ〜Ｄ３Ｂ）の値をそのまま各書込み電圧生成回路（Ｃ６０〜Ｃ６３）の制御に用いている。従って、図１では、制御部２５は単なる配線であるが、一般的には、書込みデータ新信号（Ｄ０〜Ｄ３）又は／及びその反転信号（Ｄ０Ｂ〜Ｄ３Ｂ）を入力として、各書込み電圧生成回路（Ｃ６０〜Ｃ６３）を制御するデコード回路等によって構成できる。
【００２７】
［実施例１の書込み電圧生成回路の構成］
また、図２は、書込み電圧生成回路Ｃ６０の構成を示すブロック図である。書込み電圧生成回路Ｃ６０は、ＡＮＤ回路Ｃ７１、昇圧用容量Ｃ７２、第１、第２の整流用素子（Ｔ０、Ｔ１）を含んで構成される。ＡＮＤ回路Ｃ７１のゲートには、昇圧用クロック信号ＣＬＫと制御部２５が出力する制御信号（具体的には、書込みデータ信号の０ビット目の反転信号Ｄ０Ｂがそのまま接続）が入力信号として接続され、出力信号が昇圧用容量Ｃ７２の一端に接続される。また、第１の整流用素子Ｔ０は、書込み電圧生成回路電源Ｃ７０と昇圧用容量Ｃ７２の他端との間に接続され、電流が書込み電圧生成回路電源Ｃ７０から昇圧用容量Ｃ７２の他端への一方向に流れるように整流する。また、第２の整流用素子Ｔ１は、昇圧用容量Ｃ７２の他端とソース線ＳＬ３１との間に接続され、昇圧用容量Ｃ７２の他端からソース線ＳＬ３１へと一方向に電流が流れるように整流する。
【００２８】
この整流用素子（Ｔ０、Ｔ１）及び昇圧用容量Ｃ７２はチャージポンプ回路として機能し、制御信号（具体的には、書込みデータ信号の０ビット目の反転信号Ｄ０Ｂ）がハイレレベルであるとき昇圧用クロックＣＬＫにより書込み電圧生成回路電源Ｃ７０の電源を昇圧してソース線ＳＬ３１に供給する。このような構成をとることにより、書込みデータ反転信号Ｄ０Ｂがローレベルの場合、すなわち書込みデータＤ０がデータとして「１」の場合、昇圧動作を行わないので、所定の書込み電圧を生成しない制御が可能となり、消費電力を抑制できる。なお、図２には、書込み電圧生成回路Ｃ６０の構成を示したが、制御信号となる入力信号Ｄ０ＢがＤ１Ｂ〜Ｄ３Ｂに代わるだけで、他の書込み電圧生成回路（Ｃ６１〜６３）の構成は、書込み電圧生成回路Ｃ６０の構成と同一である。
【００２９】
なお、図１において、書込み電圧生成回路は４つ（Ｃ６０〜Ｃ６３）設けているが、1つの書込み電圧生成回路のソース線への電流供給能力は、特許文献１のように書込み電圧生成回路を一つ設けている場合に比べて、１／４でよい。同時に書込みを行うセルの数に合わせて最大４つの書込み電圧生成回路を並列に動作させることができるからである。したがって、書込み電圧生成回路の数が増えても書込み電圧生成回路１個当たりのレイアウト面積は小さくできるので、プログラム電圧発生部２４全体の面積としては大きくならない。
【００３０】
なお、図２では、整流用素子Ｔ０としてゲートとドレインが書込み電圧生成回路電源Ｃ７０に、ソースが昇圧用容量Ｃ７２の他端にダイオード接続されたＮチャンネルＭＯＳトランジスタＴ０を、整流用素子Ｔ１としてゲートとドレインが昇圧用容量Ｃ７２の他端に、ソースがソース線ＳＬ３１にダイオード接続されたＮチャンネルＭＯＳトランジスタＴ１を用いている。この整流用素子Ｔ０、Ｔ１は、アノードが書込み電圧生成回路電源Ｃ７０に、カソードが昇圧用容量Ｃ７２の他端に接続されたダイオードと、アノードが昇圧用容量Ｃ７２の他端に、カソードがソース線ＳＬ３１に接続されたダイオードに置き換えることができる。
【００３１】
また、整流用素子（Ｔ０、Ｔ１）は、整流用素子Ｔ０として、ソースドレインの一方が書込み電圧生成回路電源Ｃ７０に、ソースドレインの他方が昇圧用容量Ｃ７２の他端に、ゲートが昇圧用クロック信号ＣＬＫの反転信号を高電圧に昇圧した信号に接続されたＮチャンネルＭＯＳトランジスタ（Ｔ０の代わり）を、整流用素子Ｔ１として、ソースドレインの一方が昇圧用容量Ｃ７２の他端に、ソースドレインの他方がソース線ＳＬ３１に、ゲートが昇圧用クロック信号ＣＬＫの正転信号を高電圧に昇圧した信号に接続したダイオード接続されたＮチャンネルＭＯＳトランジスタＴ１を用いることもできる。
【００３２】
図１は、書込みデータ信号（Ｄ０〜Ｄ３）が４ビットの入力データであるとして説明しているが、入力ビット数が増加しても、制御部２５の構成を変えることにより対応できる。また、本実施例では書込み電圧生成回路（Ｃ６０〜Ｃ６３）は、書込みデータ信号（Ｄ０〜Ｄ３）のビット数と同数設けているが、制御部２５を書込みデータ信号（Ｄ０〜Ｄ３）や書込みデータ反転信号（Ｄ０Ｂ〜Ｄ３Ｂ）の論理が「０」又は「１」であるビットの数に比例して複数設けた書込み電圧生成回路のうち、任意の数の書込み電圧生成回路を動作させるように構成することによって、書込み電圧生成部２４の電流供給能力を最適に制御することができる。
【００３３】
［実施例１の動作］
実施例１の動作についてさらに詳しく説明する。実施例１では、書込みデータ反転信号（Ｄ０Ｂ〜Ｄ３Ｂ）を書込み電流制御用のスイッチトランジスタ（Ｎ０〜Ｎ３）と書込み電圧生成回路（Ｃ６０〜Ｃ６３）のイネーブル信号とすることで、書込みデータ（Ｄ０〜Ｄ３）により複数の書込み電流制御用のスイッチトランジスタ（Ｎ０〜Ｎ３）と複数の書込み電圧生成回路Ｃ６０〜Ｃ６３のうち、動作させるスイッチトランジスタと書込み電圧生成回路の数を制御することにより、不要な書込み電流が流れないようにする。それによって、書込みディスターブを軽減すると共に、消費電流を低減することができる。消費電流を低減できるのは、特許文献１の様なダミー書込み電流を流す必要がないからである。
【００３４】
書込みデータＤ０がデータとして「０」の値の場合は、書込みデータ反転信号Ｄ０Ｂはハイレベルとなり、スイッチトランジスタＮ０はオンとなる。書込みデータ反転信号Ｄ０Ｂは、同時に、書込み電圧生成回路Ｃ６０のイネーブル信号として入力され、書込み電圧生成回路Ｃ６０はアクティブとなる。書込みデータＤ０がデータとして「１」の値の場合は、書込みデータ反転信号Ｄ０Ｂはローレベルとなり、トランジスタＮ０はオフとなる。書込みデータ反転信号Ｄ０Ｂは、同時に、書込み電圧生成回路Ｃ６０のイネーブル信号として入力され、書込み電圧生成回路Ｃ６０はノンアクティブとなる。書込みデータ信号（Ｄ１〜Ｄ３）の値に応じるスイッチトランジスタ（Ｎ１〜Ｎ３）の制御は、書込みデータ信号Ｄ０の値に応じるスイッチトランジスタＮ０の制御と同様である。また、書込みデータ信号（Ｄ１〜Ｄ３）の値に応じる書込み電圧生成回路（Ｃ６１〜Ｃ６３）の制御は、書込みデータ信号Ｄ０の値に応じる書込み電圧生成回路Ｃ６０の制御と同様である。
【００３５】
メモリセル（Ｍ３０〜Ｍ３３）は、メモリセルアレイ２３のメモリセルの中で、ワード線ＷＬ３１により選択されたメモリセルである。メモリセル（Ｍ３０〜Ｍ３３）は、書込みデータ信号（Ｄ０〜Ｄ３）の値により書込み電流を流す。一例として図１においてフラッシュメモリセル（Ｍ３０〜Ｍ３３）の書込み電流を、１００ｕＡと設定する。各書込み電圧生成回路（Ｃ６０〜Ｃ６３）は、特許文献１のように書込み電圧生成回路５０を単一の回路としないで複数の書き込み電圧生成回路に分割している。複数の書込み電圧生成回路（Ｃ６０〜Ｃ６３）のトータルの電流供給能力は、従来の書込み電圧生成回路５０のように書込み電圧生成回路を単一に設ける場合の電流供給能力と同程度とする。一例として図１で書込み電圧生成回路（Ｃ６０〜Ｃ６３）の電流供給能力は、各々５．０Ｖ＠１００ｕＡ（Ｔｏｔａｌ４００ｕＡ）と設定している。また、メモリセルのソース線電圧は、５．０Ｖと設定している。
【００３６】
ワード線ＷＬ３１がハイレベルとなりフラッシュメモリセル（Ｍ３０〜Ｍ３３）が選択された状態における、書込みデータＤ０〜Ｄ３の値の違いによる動作および動作時の電流について以下に説明する。
【００３７】
（１−１）書込みデータ信号（Ｄ０〜Ｄ３）の値が“００００”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）は、全てＯＮとなり、フラッシュメモリセル（Ｍ３０〜Ｍ３３）へ電流が流れ、書込みが行われる。書込みに必要な電流は、フラッシュメモリセル（Ｍ３０〜Ｍ３３）の４つのメモリセルを流れる電流であるため、合計４００ｕＡとなる。書込みデータ信号（Ｄ０〜Ｄ３）は、全て０であることより、書込み電圧生成回路（Ｃ６０〜Ｃ６３）は全て動作する。ソース線ＳＬ３１からメモリセル（Ｍ３０〜Ｍ３３）を通って基準電位ＧＮＤに流れる出力負荷電流の能力は、ソース線ＳＬ３１の電圧を５．０Ｖとしたときに、４００ｕＡ流すことが可能となる。ソース線ＳＬ３１の電圧は、フラッシュメモリセルアレイ（Ｍ３０〜Ｍ３３）の全てへ電流が流れるため５．０ｖとなる。
【００３８】
（１−２）書込みデータ信号（Ｄ０〜Ｄ３）の値が“１１１１”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）は、全てオフとなり、メモリセル（Ｍ３０〜Ｍ３３）へ電流が流れず書込みが発生しない。書込みが発生しないため、書込みに必要な電流は、０ｕＡである。また、書込み電圧生成回路（Ｃ６０〜Ｃ６３）は、全て停止し、メモリセルアレイ（Ｍ３０〜Ｍ３３）へは電流が流れない。書込み電圧生成回路（Ｃ６０〜Ｃ６３）の出力は、０ｖである。
【００３９】
（１−３）書込みデータ信号（Ｄ０〜Ｄ３）の値が“０１０１”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）は、スイッチトランジスタ（Ｎ０、Ｎ２）がオンし、トランジスタＮ１、Ｎ３がオフとなり、メモリセル（Ｍ３０、Ｍ３２）へ電流が流れ書込みが行われる。一方、メモリセル（Ｍ３１、Ｍ３３）は、電流が流れないため書込みは行われない。書込みに必要な電流は、メモリセル（Ｍ３０、Ｍ３２）を流れる電流であるため、合計２００ｕＡとなる。出力負荷電流の能力は、書込み電圧生成回路（Ｃ６０、Ｃ６２）が動作するため２００ｕＡ＠出力レベル５．０ｖとなる。また、書込み電圧生成回路（Ｃ６０、Ｃ６２）の出力は、メモリセル（Ｍ３０、Ｍ３２）へ電流が流れるため５．０ｖである。上記（１）〜（３）より実施例１では、ソース線電圧を一定に保ち書込みディスターブを軽減すると共に、（１）の場合を除き従来技術より消費電流を低減することができる。
【００４０】
［比較例との書込み動作電流の比較］
図６の比較例のフラッシュメモリ装置のブロック図である。比較例では、書込み電圧生成回路５０は一つであり、書込み電圧生成回路５０の出力電流は常に一定である。また、書込みディスターブを避けるために、特許文献１と同様に、メモリセルアレイに印加されるデータによってプログラム電圧生成回路に負荷を与えるプログラム電流補償回路１００を備えている。実施例１の不揮発性半導体記憶装置について、図６の比較例と書込み動作時に消費電流について比較して説明する。いずれもワード線は、ＷＬ３１が選択されているとする。
【００４１】
（２−１）書込みデータ信号（Ｄ０〜Ｄ３）の値が“００００”の場合
ワード線によって選択される４つのメモリセル（Ｍ３０〜Ｍ３３）に書込みが行われるため、比較例（図６）では、プログラム電流補償回路１００に補償電流が流れず、実施例１（図１）では、４つの書込み電圧生成回路（Ｃ６０〜Ｃ６３）にいずれも動作するので、比較例と実施例１の消費電流は、大きな差は出ない。
【００４２】
（２−２）書込みデータ信号（Ｄ０〜Ｄ３）の値が“１１１１”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）はいずれもオフとなり、フラッシュメモリセル（Ｍ３０〜Ｍ３３）へ電流が流れず書込みは発生しない。比較例の場合、書込み電圧生成回路５０のトータル負荷電流は、フラッシュメモリセルアレイＭ３０〜Ｍ３３と同程度のダミー書込み電流がプログラム電流補償回路１００に流れるため４００ｕＡとなる。消費電流Ｉ１は、書込み電圧生成回路５０のトータル負荷電流が４００ｕＡであることより、次式（式１）のようになる。
【００４３】
Ｉ１＝４００×１／α＋β［ｕＡ］    ・・・（式１）
（αは昇圧効率、βは書込み電圧生成回路以外の消費電流、α＜１）
【００４４】
書込みに必要な電流は、実施例１の場合０ｕＡであり、書込み電圧生成回路Ｃ６０〜Ｃ６３も停止するため、消費電流Ｉ２は次式（式２）のようになる。
【００４５】
Ｉ２＝β（＝０×１／α＋β）［ｕＡ］    ・・・（式２）
【００４６】
よって、実施例１では、比較例と比較し４００×１／α［ｕＡ］の消費電流低減が可能となる。
【００４７】
（２−３）書込みデータ（Ｄ０〜Ｄ３）の値が“０１０１”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）は、トランジスタ（Ｎ０、Ｎ２）がオンし、トランジスタ（Ｎ１、Ｎ３）がオフとなり、メモリセル（Ｍ３０、Ｍ３２）は、電流が流れ書込みが行われる。一方、メモリセル（Ｍ３１、Ｍ３３）は、電流は流れないため書込みが行われない。書込みに必要な電流は、メモリセル（Ｍ３０、Ｍ３２）を流れる電流であるため、合計２００ｕＡとなる。比較例の場合、書込み電圧生成回路５０のトータル負荷電流は、フラッシュメモリセルアレイＭ３１、Ｍ３３と同程度のダミー書込み電流が流れることより、４００ｕＡとなる。消費電流Ｉ１は、書込み電圧生成回路５０のトータル負荷電流が４００ｕＡであることより、次式（式３）のようになる。
【００４８】
Ｉ１＝４００×１／α＋β［ｕＡ］  ・・・（式３）
【００４９】
一方実施例１では、書込みに必要な電流は２００ｕＡであり、消費電流Ｉ２は、次式（式４）のようになる。
【００５０】
Ｉ２＝２００×１／α＋β  ［ｕＡ］  ・・・（式４）
【００５１】
よって、実施例１は、比較例と比較し２００×α［ｕＡ］の消費電流低減が可能となる。
【００５２】
上記（２−１）〜（２−３）より実施例１では、ソースライン電圧を一定に保ち、書込みディスターブを軽減すると共に、（２−１）の場合を除き比較例より書込み動作時の消費電流を低減することができる。
【００５３】
また、実施例１の書込み電圧生成回路（Ｃ６０〜Ｃ６３）は、比較例の書込み電圧生成回路５０に比べて、電流供給能力を約１／４にするので、昇圧用容量Ｃ７２や整流用素子（Ｔ０、Ｔ１）の素子サイズを小さくできる。したがって、書込み電圧生成回路の数が４倍に増えたとしても面積は大きくならない。実施例１では、比較例のようなプログラム電流補償回路１００を設ける必要がないので、その分、回路面積を小さくできる。
【００５４】
なお、上記実施例では、主にフラッシュメモリの書込みについて、説明したが、たとえば、メモリセル単位にデータ消去のプログラムを行うことが可能な不揮発性半導体装置において、本発明を適用することも可能である。その場合に、メモリセル単位の消去のプログラムに同時に消去するメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部とすることもできる。
【００５５】
また、図１におけるメモリセルの構造は、各メモリセルの制御ゲートが一つであるメモリセルの構造を示したが、制御ゲートの他にメモリゲートを有するいわゆるスプリットゲーと型の不揮発性メモリセルとしてもよい。その場合に、制御ゲートと、メモリゲートに異なる信号を与える場合には、選択回路１（ローデコーダ及びワードラインドライバ）２１について制御ゲートを制御する選択回路とメモリゲートを制御する選択回路とに分けて構成してもよい。
【００５６】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５７】
２：不揮発性半導体記憶装置（フラッシュメモリ装置）
２１：選択回路１（ローデコーダ及びワードラインドライバ）
２２：選択回路２（入力ドライバ）
２３：メモリセルアレイ（フラッシュメモリセルアレイ）
２４：プログラム（書込み）電圧発生部
２５：制御部
Ｃ４１〜Ｃ４４：インバータ
Ｃ６０〜Ｃ６３：プログラム（書込み）電圧生成回路
Ｃ７０：書込み電圧生成回路電源
Ｃ７１：ＡＮＤ回路
Ｃ７２：昇圧用容量
ＣＬＫ：昇圧用クロック信号
ＧＮＤ：基準電位
Ｎ０〜Ｎ３：スイッチトランジスタ
Ｍ３０〜Ｍ３９、Ｍ３１０〜Ｍ３１５：不揮発性メモリセル（フラッシュメモリセル）
Ｔ０、Ｔ１：整流用素子
ＢＬ３１〜ＢＬ３４：ビット線
Ｃ７０：プログラム（書込み）電圧生成回路電源
Ｄ０〜Ｄ３：書込み（プログラム）データ信号
Ｄ０Ｂ〜Ｄ３Ｂ：書込み（プログラム）データ信号（反転信号）
ＲＡ：ローアドレス信号
ＳＬ３１：ソース線
ＷＬ３１〜ＷＬ３４：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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