(57)【要約】【課題】  印加される電源電圧が低電圧であってもメモリ装置のメモリセルに流れる電流を検出する電流検出動作を正常に行うことができる電流検出回路を提供する。【解決手段】  同一チャネル型の第１及び第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタとは異なるチャネル型の第３ないし第６のＭＯＳトランジスタとからなる電流検出手段と、電源電圧が第１及び第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上であるとき電源電圧から閾値電圧の絶対値を差し引いた電圧を第１及び第２のＭＯＳトランジスタ各々の制御電極に供給するＭＯＳゲート制御手段と、を備える。【選択図】  図２
2011175718.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリ装置において前記複数のメモリセルのうちから選択された１のメモリセルに流れる電流を検出する電流検出回路であって、
同一チャネル型の第１及び第２のＭＯＳトランジスタと、前記第１及び前記第２のＭＯＳトランジスタとは異なるチャネル型の第３ないし第６のＭＯＳトランジスタとからなり、前記第１及び前記第２のＭＯＳトランジスタ各々の第１の電極は電源電圧の高圧側印加端子に接続され、前記第１のＭＯＳトランジスタの第２の電極は前記第３のＭＯＳトランジスタの第１の電極に接続されて第１の検出出力をなす第１のノードを形成し、前記第２のＭＯＳトランジスタの第２の電極は前記第４のＭＯＳトランジスタの第１の電極に接続されて第２の検出出力をなす第２のノードを形成し、前記第３のＭＯＳトランジスタの第２の電極は前記第５のＭＯＳトランジスタの第１の電極に接続されて基準電流が供給される第３のノードを形成し、前記第４のＭＯＳトランジスタの第２の電極は前記第６のＭＯＳトランジスタの第１の電極に接続されて前記１のメモリセルから電流が供給される第４のノードを形成し、前記第５及び前記第６のＭＯＳトランジスタ各々の第２の電極は前記電源電圧の低圧側印加端子に接続され、前記第１のノードは前記第３ないし前記第５のＭＯＳトランジスタ各々の制御電極に接続され、前記第２のノードは前記第６のＭＯＳトランジスタの制御電極に接続された電流検出手段と、
前記電源電圧が前記第１及び前記第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上であるとき前記電源電圧から前記閾値電圧の絶対値を差し引いた電圧を前記第１及び前記第２のＭＯＳトランジスタ各々の制御電極に供給するＭＯＳゲート制御手段と、を備えることを特徴とする電流検出回路。
【請求項２】
前記ＭＯＳゲート制御手段は、前記第１及び前記第２のＭＯＳトランジスタと同一チャネル型の第７のＭＯＳトランジスタと抵抗とからなり、前記第７のＭＯＳトランジスタの第１の電極は前記電源電圧の前記高圧側印加端子に接続され、前記第７のＭＯＳトランジスタの第２の電極は前記第７のＭＯＳトランジスタの制御電極に接続されて第５のノードを形成すると共に、前記抵抗を介して前記電源電圧の前記低圧側印加端子に接続され、
前記第５のノードは前記第１及び第２のＭＯＳトランジスタ各々の制御電極に接続されていることを特徴とする請求項１記載の電流検出回路。
【請求項３】
前記抵抗の抵抗値は前記第７のＭＯＳトランジスタのオン抵抗値に比べて十分に高いことを特徴とする請求項２記載の電流検出回路。
【請求項４】
前記第１、前記第２及び前記第７のＭＯＳトランジスタはＰチャネル型ＭＯＳ電界効果トランジスタであり、前記第１、前記第２及び前記第７のＭＯＳトランジスタの第１の電極、第２の電極及び制御電極はその順でソース、ドレイン及びゲートであり、前記第３ないし前記第６のＭＯＳトランジスタはＮチャネル型ＭＯＳ電界効果トランジスタであり、前記第３ないし前記第６のＭＯＳトランジスタの第１の電極、第２の電極及び制御電極はその順でドレイン、ソース及びゲートであることを特徴とする請求項２記載の電流検出回路。
【請求項５】
前記第１のノードの電圧と前記第２のノードの電圧とが供給される差動増幅器を更に備えることを特徴とする請求項１記載の電流検出回路。
【請求項６】
使用電圧が２．０Ｖ〜３．６Ｖであって内部電圧としての前記電源電圧が１．８Ｖ〜２．０Ｖの低電圧下であるとき動作することを特徴とする請求項１記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＯＭ（リードオンリメモリ）等のメモリ装置におけるメモリセルからの読み出し電流を検出する電流検出回路に関する。
【背景技術】
【０００２】
図１は特許文献１に読出し回路として開示されている従来のＲＯＭにおける電流検出回路の一構成例を示している。この従来の電流検出回路は、同一形状のＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳ ＦＥＴ）１，２、同一形状のＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳ ＦＥＴ）３，４、及び同一形状のＮＭＯＳトランジスタ５，６を有している。ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ３，５は、図１に示すように、各々のドレインとソースとによって直列に接続されている。その直列接続回路の一端をなすＰＭＯＳトランジスタ１のソースが電圧Ｖｃｃの印加端子に接続され、他端をなすＮＭＯＳトランジスタ５のソースが接地電位Ｖｓｓ＝０Ｖの印加端子に接続されている。そのＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ３，５各々のゲートが共通接続され、更にＰＭＯＳトランジスタ１のドレインとＮＭＯＳトランジスタ３のドレインとの接合箇所であるノードＮ１に接続されている。ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４，６も各々のドレインとソースとによって直列に接続されている。その直列接続回路の一端をなすＰＭＯＳトランジスタ２のソースが電圧Ｖｃｃの印加端子に接続され、他端をなすＮＭＯＳトランジスタ６のソースが接地電位Ｖｓｓの印加端子に接続されている。ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ４各々のゲートが上記のノードＮ１の接続ラインに接続されている。ＮＭＯＳトランジスタ６のゲートはＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ４のドレインとの接合箇所であるノードＮ２に接続されている。
【０００３】
ここで、ＮＭＯＳトランジスタ３のソースとＮＭＯＳトランジスタ５のドレインとの接合箇所であるノードＮ３には、基準電流Ｉｒが供給され、更にＮＭＯＳトランジスタ４のソースとＮＭＯＳトランジスタ６のドレインとの接合箇所であるノードＮ４には、メモリセルマトリクスを形成する複数個のメモリセル（図示せず）が接続された複数本のデータ線のうちの１本が選択的に接続される。複数本のデータ線はデータ線デコーダ（図示せず）によって１本が選択され、その１本のデータ線を介してメモリセルからの検出電流ＩがノードＮ４に供給される。なお、このメモリセル、データ線デコーダ及び後述のワード線デコードについての詳細は特許文献１に開示されている。
【０００４】
また、上記したノードＮ１と、ノードＮ２とは、差動増幅器９を介して出力端子に接続されている。
【０００５】
かかる従来の電流検出回路において、メモリセルマトリクス中のあるメモリセルの記憶データを電流として読み出す場合に、そのメモリセルが上記のデータ線デコーダ及び図示していないワード線デコーダにより選択され、その選択メモリセルがデータ線を介してノードＮ４に接続され、そのノードＮ４に選択メモリセルから検出電流Ｉが流入すると共に、その検出電流Ｉについての基準電流ＩｒがノードＮ３へ流入する。それにより、基準電流Ｉｒと検出電流Ｉとの大小を示す差電圧がノードＮ１とノードＮ２とに現われ、その差電圧が差動増幅器９で増幅され、選択メモリセルの読出しデータとして出力される。この際、ノードＮ４の電位は、回路定数と基準電流Ｉｒの電流量に従った電位に固定され、データ線切換えによるそのデータ線の浮遊容量に蓄えられた電荷による電位変動は、高速に補正され、それによってアクセスタイムの高速化が図られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６１−１２９８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
かかる従来の電流検出回路においては、ＰＭＯＳトランジスタ１がオンするためには、電源電圧である電圧Ｖｃｃが、ＰＭＯＳトランジスタ１の閾値電圧Ｖｔの絶対値（以下、Ｖｔｐ）以上になる必要がある。また、ＮＭＯＳトランジスタ３，５がオンするためには、ノードＮ１の電位がＮＭＯＳトランジスタの閾値電圧Ｖｔ（以下、Ｖｔｎ）以上になる必要がある。また、ノードＮ１の電位は、Ｖｃｃ−Ｖｔｐの電位以上にはならないため、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ３，５がオンして正常動作を行うためには、ＶｃｃがＶｔｐ＋Ｖｔｎ以上になる必要がある。例えば、Ｖｔｐ＝０．８Ｖ，Ｖｔｎ＝０．８Ｖの場合には、電源電圧Ｖｃｃが１．６Ｖとなるので１．６Ｖ未満の電源電圧Ｖｃｃでは電流検出が正常に動作しないことになる。しかしながら、メモリの用途が広がった現状では電圧Ｖｃｃが更に低い低電圧下でも正常に動作することが望まれている。
【０００８】
そこで、本発明の目的は、印加される電源電圧が低電圧であってもメモリ装置のメモリセルに流れる電流を検出する電流検出動作を正常に行うことができる電流検出回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の電流検出回路は、複数のメモリセルを備えたメモリ装置において前記複数のメモリセルのうちから選択された１のメモリセルに流れる電流を検出する電流検出回路であって、同一チャネル型の第１及び第２のＭＯＳトランジスタと、前記第１及び前記第２のＭＯＳトランジスタとは異なるチャネル型の第３ないし第６のＭＯＳトランジスタとからなり、前記第１及び前記第２のＭＯＳトランジスタ各々の第１の電極は電源電圧の高圧側印加端子に接続され、前記第１のＭＯＳトランジスタの第２の電極は前記第３のＭＯＳトランジスタの第１の電極に接続されて第１の検出出力をなす第１のノードを形成し、前記第２のＭＯＳトランジスタの第２の電極は前記第４のＭＯＳトランジスタの第１の電極に接続されて第２の検出出力をなす第２のノードを形成し、前記第３のＭＯＳトランジスタの第２の電極は前記第５のＭＯＳトランジスタの第１の電極に接続されて基準電流が供給される第３のノードを形成し、前記第４のＭＯＳトランジスタの第２の電極は前記第６のＭＯＳトランジスタの第１の電極に接続されて前記１のメモリセルから電流が供給される第４のノードを形成し、前記第５及び前記第６のＭＯＳトランジスタ各々の第２の電極は前記電源電圧の低圧側印加端子に接続され、前記第１のノードは前記第３ないし前記第５のＭＯＳトランジスタ各々の制御電極に接続され、前記第２のノードは前記第６のＭＯＳトランジスタの制御電極に接続された電流検出手段と、前記電源電圧が前記第１及び前記第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上であるとき前記電源電圧から前記閾値電圧の絶対値を差し引いた電圧を前記第１及び前記第２のＭＯＳトランジスタ各々の制御電極に供給するＭＯＳゲート制御手段と、を備えることを特徴としている。
【発明の効果】
【００１０】
本発明の電流検出回路によれば、電源電圧が第１及び第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上になると、その電源電圧から閾値電圧の絶対値を差し引いた電圧を第１及び第２のＭＯＳトランジスタ各々の制御電極に供給するので、第１のＭＯＳトランジスタがオンすると、第３及び第５のＭＯＳトランジスタがオンする。よって、印加される電源電圧が閾値電圧を若干越えるような低電圧であっても正常に電流検出動作を行うことができる。また、第１及び第２のトランジスタを流れる電流が電源電圧に依存しないので、電源電圧が高電圧であっても消費電流を低減させることができる。
【図面の簡単な説明】
【００１１】
【図１】従来の電流検出回路の構成例を示す回路図である。
【図２】本発明の実施例を示す回路図である。
【図３】図２の電流検出回路の動作を従来の電流検出回路の動作と比較して説明する図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１３】
図２は本発明による電流検出回路の構成例を示している。この電流検出回路は、同一形状のＰＭＯＳトランジスタ１１，１２（第１及び第２のＭＯＳトランジスタ）、同一形状のＮＭＯＳトランジスタ１３，１４（第３及び第４のＭＯＳトランジスタ）、及び同一形状のＮＭＯＳトランジスタ１５，１６（第５及び第６のＭＯＳトランジスタ）を備え、更にＰＭＯＳゲート制御回路２０を備えている。好ましくはＰＭＯＳトランジスタ１１，１２は後述のＰＭＯＳトランジスタ１７と共に同一特性のＰチャネル型ＭＯＳ ＦＥＴからなり、ＮＭＯＳトランジスタ１３〜１６は同一特性のＮチャネル型ＭＯＳ ＦＥＴからなる。トランジスタ１１〜１６が電流検出手段を構成し、ＰＭＯＳゲート制御回路２０がＭＯＳゲート制御手段を構成する。
【００１４】
ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１３，１５は、図２に示すように、各々のソースとドレインとによって直列に接続されている。その直列接続回路の一端をなすＰＭＯＳトランジスタ１１のソースが電圧Ｖｃｃ（電源電圧）の高圧側印加端子に接続され、他端をなすＮＭＯＳトランジスタ１５のソースが接地電位Ｖｓｓ＝０Ｖの低圧側印加端子に接続されている。その各ＮＭＯＳトランジスタ１３，１５のゲートが共通接続され、更にＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１３のドレインとの接合箇所であるノードＮ１１（第１のノード）に接続されている。ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１４，１６も各々のドレインとソースとによって直列に接続されている。その直列接続回路の一端をなすＰＭＯＳトランジスタ１２のソースが電圧Ｖｃｃの印加端子に接続され、他端をなすＮＭＯＳトランジスタ１６のソースが接地電位Ｖｓｓの印加端子に接続されている。ＰＭＯＳトランジスタ１２のゲートはＰＭＯＳトランジスタ１１のゲートと共通接続されると共にＰＭＯＳゲート制御回路２０に接続されている。ＮＭＯＳトランジスタ１４のゲートはノードＮ１１の接続ラインに接続されている。ＮＭＯＳトランジスタ１６のゲートはＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ１４のドレインとの接合箇所であるノードＮ１２（第２のノード）に接続されている。
【００１５】
ＮＭＯＳトランジスタ１３のソースとＮＭＯＳトランジスタ１５のドレインとの接合箇所であるノードＮ１３（第３のノード）には、基準電流Ｉｒが供給され、更にＮＭＯＳトランジスタ１４のソースとＮＭＯＳトランジスタ１６のドレインとの接合箇所であるノードＮ１４（第４のノード）には、複数個のメモリセル（図示せず）が接続された複数本のデータ線のうちの１本が選択的に接続される。複数本のデータ線はデータ線デコーダ（図示せず）によって１本が選択され、その１本のデータ線を介してメモリセルからの検出電流ＩがノードＮ１４に供給される。
【００１６】
また、上記したノードＮ１１と、ノードＮ１２とは、差動増幅器１９を介して出力端子に接続されている。
【００１７】
ＰＭＯＳゲート制御回路２０はＰＭＯＳトランジスタ１７（第７のＭＯＳトランジスタ）と抵抗１８とからなる。ＰＭＯＳトランジスタ１７のソースは電圧Ｖｃｃの印加端子に接続され、ドレインはゲートと共に抵抗１８の一端に接続されている。この抵抗１８の一端がノードＮ１５である。抵抗１８の他端は接地電位Ｖｓｓの印加端子に接続されている。上記したＰＭＯＳトランジスタ１１，１２各々のゲートはノードＮ１５に接続されている。抵抗１８はＰＭＯＳトランジスタ１７のオン抵抗に対して十分に高い抵抗値に設定される。
【００１８】
かかる構成の本発明の電流検出回路においては、電源電圧である電圧Ｖｃｃが閾値電圧Ｖｔｐ以上になるとノードＮ１５のレベルは、抵抗１８が十分高い値に設定されているので、Ｖｃｃ−Ｖｔｐとなる。このノードＮ１５のレベルによりＰＭＯＳトランジスタ１１がオンし、ノードＮ１１はＶｃｃ−Ｖｔｐを越えてＶｔｎ以上のレベルを出力する。よって、ＮＭＯＳトランジスタ３，５がオンする。例えば、Ｖｔｐ＝０．８Ｖ、Ｖｔｎ＝０．８Ｖの場合には、Ｖｃｃが０．８Ｖ以上であれば、本実施例の電流検出回路は正常動作することが可能となる。
【００１９】
また、ＰＭＯＳトランジスタ１１，１２各々のゲート・ソース間電圧Ｖｇｓは、Ｖｃｃの上昇に殆ど依存せず−Ｖｔｐとなり、ＰＭＯＳトランジスタ１１，１２を流す電流は、Ｖｃｃ依存を殆ど持たなくなる。
【００２０】
図３(a)及び(b)は本実施例の電流検出回路及び図１の従来の電流検出回路各々のＶｃｃ依存の波形を示している。図３(a)中のＮ１，Ｎ１１は、各ノードＮ１，Ｎ１１の電圧を示し、図３(b)中のＩＰ１、ＩＰ１１は、ＰＭＯＳトランジスタ１，１１のソース・ドレイン間電流Ｉｄｓの絶対値を示している。この図３(a)から従来の電流検出回路ではノードＮ１の電位がＶｔｎとなるときＶｃｃ＝Ｖｔｐ＋Ｖｔｎであるが、本実施例の電流検出回路ではノードＮ１１の電位がＶｔｎとなるときＶｃｃ＝Ｖｔｐ＋αであることが分かる（なお、Ｖｔｎ＞α）。また、図３(b)から分かるように、従来の電流検出回路のＩＰ１はＶｃｃ＝Ｖｔｐ＋Ｖｔｎ以上で流れるが、本実施例の電流検出回路のＩＰ１１は従来の電圧よりＶｔｎだけ低いＶｃｃ＝Ｖｔｐ以上で流れるので、その電流に応じてノードＮ１１の電位が得られる。よって、本実施例の電流検出回路では電圧ＶｃｃがほぼＶｔｐ又はＶｔｎ以上となるとＰＯＭＳトランジスタ１１及びＮＭＯＳトランジスタ１３，１５がオンして電流検出回路は正常動作を行うことができるので、従来の電流検出回路よりも最低動作電圧、すなわち電圧Ｖｃｃを低電圧に設定することができる。
【００２１】
また、ＰＭＯＳトランジスタ１１，１２のソース・ドレイン間電流ＩｄｓのＶｃｃ依存が殆ど無いため、高動作電圧での電流検出回路の消費電流低減が可能となる。
【００２２】
なお、低電圧下の使用条件の一例としては使用電圧が２．０Ｖ〜３．６Ｖ、内部電圧が１．８Ｖ〜２．０Ｖであり、この内部電圧が電源電圧Ｖｃｃに相当する。また、別の使用例としては、使用電圧が２．７Ｖ〜５．５Ｖ、内部電圧２．３Ｖ〜２．５Ｖでも使用でき、使用電圧及び内部電圧はこれらに限定されることはない。
【００２３】
また、ＰＭＯＳゲート制御回路２０は、上記した実施例の構成に限らず、差動アンプ及び基準電圧発生回路等で構成することも可能であり、電圧ＶｃｃがＶｔｐ以上となるとＶｃｃ−Ｖｔｐの電圧をＰＭＯＳトランジスタ１１，１２各々のゲートに出力すれば良い。
【００２４】
更に、低電源電圧Ｖｓｓは接地電位０Ｖ以外であっても良いことは勿論である。
【００２５】
また、本発明が適用可能なメモリ装置としてはＲＯＭに限らず、メモリセルに流れる電流を出力するように構成されたメモリ装置であれば良い。
【符号の説明】
【００２６】
１，２，１１，１２，１７  ＰＭＯＳトランジスタ
３，４，５，６，１３，１４，１５，１６  ＮＭＯＳトランジスタ
２０  ＰＭＯＳゲート制御回路
【図１】
2011175718.tif 000003
【図２】
2011175718.tif 000004
【図３】
2011175718.tif 000005