(57)【要約】【課題】試験装置の診断時間を短縮する。【解決手段】複数のモジュールｍｏｄ＿ｐｉｎはそれぞれ、その診断結果を示す診断データＲＤＡＴＡ＿ｐｉｎをそれと対応する期待値データＥＸＰと比較する期待値比較部２０を含み、期待値比較部２０による比較結果を示す比較判定データＣＤＡＴＡ＿ｐｉｎを出力する。第１論理ゲート１０は、複数のモジュールｍｏｄ＿ｐｉｎそれぞれの比較判定データＣＤＡＴＡ＿ｐｉｎ＿１〜ＣＤＡＴＡ＿ｐｉｎ＿ｎの論理和を生成する。論理和ＣＤＡＴＡ＿ｍｏｄ＿ｔｏｐにもとづいて、試験装置１００全体が診断される。【選択図】図２
2011017643.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、その診断結果を示す診断データをそれと対応する期待値データを比較する期待値比較部を含み、期待値比較部による比較結果を示す比較判定データを出力する複数のモジュールと、
前記複数のモジュールそれぞれの比較判定データの論理和を生成する第１論理ゲートと、
を備えることを特徴とする試験装置。
【請求項２】
各モジュールの前記期待値比較部は、そのモジュールを診断対象とするか否かを設定する制御データと前記期待値データとの論理積を生成する第２論理ゲートを含み、前記第２論理ゲートの出力データを、前記診断データと比較することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記複数のモジュールはそれぞれ、
それぞれが、その診断結果を示す診断データを出力する複数のサブモジュールと、
前記複数のサブモジュールの診断データの論理和を生成する第３論理ゲートと、
を含み、各サブモジュールは、診断対象のときに前記診断データを出力し、非診断対象のときにゼロデータを出力し、かつ前記期待値比較部は、前記第３論理ゲートの出力信号を期待値データと比較することを特徴とする請求項１または２に記載の試験装置。
【請求項４】
複数のモジュールを備える試験装置の診断方法であって、
共通の期待値データが予定される少なくとも２個のモジュールにおいて診断を実行するステップと、
前記少なくとも２個のモジュールの診断結果を示す診断データをそれぞれ、前記共通の期待値データと比較するステップと、
各モジュールの比較結果を示す比較判定データの論理和を生成するステップと、
前記論理和にもとづいて前記試験装置のパスフェイルを判定するステップと、
を備えることを特徴とする診断方法。
【請求項５】
前記試験装置がフェイル判定されたとき、前記少なくとも２個のモジュールを順に個別に診断し、各モジュールについてパスフェイルを判定するステップをさらに備えることを特徴とする請求項４に記載の診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置の診断技術に関する。
【背景技術】
【０００２】
メモリやＤＳＰ（Digital Signal Processor）をはじめとするデジタル回路、あるいはアナログ回路の良否や故障箇所を判定するために、半導体試験装置（以下、単に試験装置という）が設けられる。たとえばメモリを試験するメモリテスタは、量産時に多数の被試験デバイス（ＤＵＴ）を短時間で試験するために、非常に多くの入出力ピン（Ｉ／Ｏピン）を備えており、Ｉ／Ｏピンを単位としてモジュール化されている。Ｉ／Ｏピンごとのモジュールは、さらに小さな機能ブロックにモジュール化されている場合もある。
【０００３】
試験装置には、試験装置のシステム自体が正常に機能しているか否かを定期的に診断する診断プログラム(ＤＩＡＧ)が組み込まれる。
【０００４】
診断は、あるモジュールを単位として行われる。具体的には、そのモジュールにある動作・処理を実行させた結果得られる診断読み出しデータ（以下、単に読み出しデータともいう）を、その期待値データと比較することにより、正常に機能するかが判定される。
【０００５】
上述のように、試験装置には同じ構成を有するモジュールが複数設けられ、したがって複数のモジュールをすべて診断する必要がある。図１は、複数のモジュールを診断する機能を備える試験装置２００の構成を示すブロック図である。試験装置２００は、診断対象となる複数のモジュールｍｏｄと、期待値比較部２０２、ＯＲゲート２０４を備える。
【０００６】
モジュールは階層化されている。ピンモジュールｍｏｄ  ｐｉｎ−１〜ｍｏｄ  ｐｉｎ−ｎは、Ｉ／Ｏピンを単位とするモジュールであり、同様の構成を有する。
ｉ番目（１≦ｉ≦ｎ）のピンモジュールｍｏｄ＿ｐｉｎ−ｉの下層には、サブモジュールｍｏｄ＿ｉ−Ａ〜ｍｏｄ＿ｉ−Ｄが設けられ、サブモジュールｍｏｄ＿ｉ−Ａ〜ｍｏｄ＿ｉ−Ｄも同様に構成される。
【０００７】
サブモジュールは診断結果を示す診断読み出しデータｒｅａｄ＿ｄａｔａ［３１：０］を生成する。各サブモジュールにはイネーブルデータＥＮ［３１：０］が与えられる。ＡＮＤゲート２０８は、読み出しデータｒｅａｄ＿ｄａｔａとイネーブルデータＥＮの論理積を生成し、読み出しデータＯＲＤＡＴＡ＿ＭＯＤとして出力する。
【０００８】
各ピンモジュールｍｏｄ＿ｐｉｎは、それに含まれるサブモジュールの読み出しデータＯＲＤＡＴＡ＿ＭＯＤの論理和を生成するＯＲゲート２０６を含む。ＯＲゲート２０６の出力をピン読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｐｉｎと称する。
【０００９】
ＯＲゲート２０４は、各ピンモジュールｍｏｄ＿ｐｉｎから出力されるピン読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｐｉｎの論理和を生成し、トップ読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｔｏｐを生成する。期待値比較部２０２は、トップ読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｔｏｐを、期待値データＥＸＰと比較する。
【００１０】
以上が試験装置２００の全体構成である。
この試験装置２００において、すべてのサブモジュールを診断する場合、以下の処理がなされる。
１．  診断対象としてひとつのサブモジュールを選択する。
たとえば１番ピンモジュールｍｏｄ＿ｐｉｎ−１のサブモジュールｍｏｄ＿１−ＡのイネーブルデータＥＮをアサート（１）し、その他のサブモジュールのイネーブルデータＥＮをネゲート（０）する。
【００１１】
その結果、診断対象以外のサブモジュールからの読み出しデータＯＲＤＡＴＡはすべてゼロとなり、ＯＲゲート２０６の演算結果には影響を及ぼさない。つまり、診断対象のサブモジュールからの読み出しデータが、ピン読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｐｉｎとして出力される。同様の処理がさらに上層のＯＲゲート２０４においてなされ、診断対象のサブモジュールの読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｔｏｐが期待値比較部２０２へと入力される。
【００１２】
２．  診断対象のサブモジュールに対応する期待値データＥＸＰを、期待値比較部２０４に設定する。
【００１３】
３．  期待値比較部２０２は、読み出しデータＲＤＡＴＡ＿ｍｏｄ＿ｔｏｐを期待値データＥＸＰと比較することにより、診断対象のサブモジュールのパス・フェイルを判定する。
【００１４】
４．  試験装置は、診断対象のサブモジュールをひとつずつ切り替えながら同様の処理を繰り返すことにより、すべてのサブモジュールを順に診断する。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１の試験装置では、サブモジュールを切り替えるごとに、期待値比較部２０２に診断データを読み出し、その都度、対応する期待値データと比較する必要がある。つまり、サブモジュールの個数に比例して、読み出し時間が増大し、診断に膨大な時間を要してしまう。
【００１６】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的は、診断時間を短縮可能な試験装置の提供にある。
【課題を解決するための手段】
【００１７】
本発明のある態様は試験装置に関する。試験装置は、複数のモジュールおよび第１論理ゲートを備える。各モジュールは、その診断結果を示す診断データをそれと対応する期待値データと比較する期待値比較部を含み、期待値比較部による比較結果を示す比較判定データを出力する。第１論理ゲートは、複数のモジュールそれぞれの比較判定データの論理和を生成する。
【００１８】
比較判定データが、期待値データと診断データが一致したときに０、不一致のときに１をとるよう設計され、第１論理ゲートがＯＲゲートの場合、少なくともひとつのモジュールにおいて、不一致（エラー）が発生していると、複数の比較判定データの論理和にもエラーを示す”１”が発生し、全体としてフェイルと診断することができる。
あるいは比較判定データが、期待値データと診断データが一致したときに１、不一致のときに０をとるよう設計され、第１論理ゲートがＡＮＤゲートの場合にも、少なくともひとつのモジュールにおいて、不一致（エラー）が発生していると、複数の比較判定データの論理和にも”０”が発生し、全体としてフェイルと診断することができる。
【００１９】
したがって、この態様によれば、複数のモジュールを同時並列的に診断できるため、診断時間を短縮することができる。
【００２０】
各モジュールの期待値比較部は、そのモジュールを診断対象とするか否かを設定する制御データと期待値データとの論理積を生成する第２論理ゲートを含んでもよい。期待値比較部は、第２論理ゲートの出力データを、診断データと比較してもよい。
この態様によれば、モジュールごとの制御データを制御することにより、任意のモジュールを同時に診断したり、あるいは個別に診断したりを切り替えることができる。
【００２１】
複数のモジュールはそれぞれ、複数のサブモジュールと、第３論理ゲートを含む。複数のサブモジュールはそれぞれ、その診断結果を示す診断データを出力する。第３論理ゲートは、複数のサブモジュールの診断データの論理和を生成する。各サブモジュールは、診断対象のときに診断データを出力し、非診断対象のときにゼロデータを出力してもよい。期待値比較部は、第３論理ゲートの出力信号を期待値データと比較してもよい。
【００２２】
本発明の別の態様は、複数のモジュールを備える試験装置の診断方法に関する。この診断方法は、共通の期待値データが予定される少なくとも２個のモジュールにおいて診断を実行するステップと、少なくとも２個のモジュールの診断結果を示す診断データをそれぞれ、共通の期待値データと比較するステップと、モジュールごとの比較結果を示す比較判定データの論理和を生成するステップと、論理和にもとづいて試験装置のパスフェイルを判定するステップと、を備える。
【００２３】
この態様によると、複数の比較判定データの論理和を参照することにより、短時間で試験装置全体のパス、フェイルを判定できる。
【００２４】
ある態様の診断方法は、試験装置がフェイル判定されたとき、少なくとも２個のモジュールを順に個別に診断し、各モジュールについてパスフェイルを判定するステップをさらに備えてもよい。
この態様によれば、フェイル判定されたモジュールを特定することができる。
【００２５】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明によれば、診断時間を短縮できる。
【図面の簡単な説明】
【００２７】
【図１】複数のモジュールを診断する機能を備える試験装置の構成を示すブロック図である。
【図２】実施の形態に係る試験装置の構成を示すブロック図である。
【図３】図２の試験装置の診断時の動作を示すフローチャートである。
【図４】図２の試験装置の診断時の動作を示すフローチャートの一部である。
【発明を実施するための形態】
【００２８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２９】
図２は、実施の形態に係る試験装置１００の構成を示すブロック図である。
試験装置１００は、複数ｎ個のピンモジュールｍｏｄ＿ｐｉｎ−１〜ｍｏｄ＿ｐｉｎ−ｎと、第１論理ゲート１０を備える。
【００３０】
各ピンモジュールｍｏｄ＿ｐｉｎは、試験装置１００の複数のＩ／Ｏピン（Ｐｉｏ１〜Ｐｉｏｎ）を単位とするモジュールである。Ｉ／Ｏピンには、被試験デバイスに対して試験信号を出力するドライバ（不図示）と、被試験デバイスからの信号のレベルを判定するタイミングコンパレータ（不図示）の少なくとも一方が接続されている。
【００３１】
ｉ番目（１≦ｉ≦ｎ）のピンモジュールｍｏｄ＿ｐｉｎ＿ｉを診断プログラムにもとづいて診断した結果、診断データＲＤＡＴＡ_ｐｉｎ＿ｉが生成される。
【００３２】
ピンモジュールｍｏｄ＿ｐｉｎ＿１〜ｍｏｄ＿ｐｉｎ＿ｎはそれぞれ、同時読み出し制御部５０を備える。同時読み出し制御部５０は、期待値比較部２０、第３論理ゲート２６、期待値レジスタ５４、デコーダ５２を含む。第３論理ゲート２６については後述する。
【００３３】
ｉ番目のピンモジュールの期待値比較部２０は、診断データＲＤＡＴＡ＿ｐｉｎ＿ｉを、対応する期待値データＥＸＰ＿ｉ’と比較する。診断データＲＤＡＴＡ＿ｐｉｎ＿ｉおよび期待値データＥＸＰ＿ｉ’は、多ビットデータ（たとえば３２ビット）であり、期待値比較部２０は、診断データＲＤＡＴＡ＿ｐｉｎ＿ｉ［３１：０］と期待値データＥＸＰ＿ｉ’［３１：０］の対応するビット同士を比較し、ビットごとの一致、不一致を示す３２ビットの比較判定データＣＤＡＴＡ＿ｐｉｎ＿ｉを生成する。
【００３４】
具体的には、期待値比較部２０は、排他的論理和ゲート２２を含む。排他的論理和ゲート２２は、診断データＲＤＡＴＡ＿ｐｉｎ＿ｉ［３１：０］と期待値データＥＸＰ＿ｉ’［３１：０］の対応するビット同士の排他的論理和を生成し、３２ビットの比較判定データＣＤＡＴＡ＿ｐｉｎ[３１：０]を出力する。
比較判定データＲＤＡＴＡ＿ｐｉｎ＿ｉの上位第ｊビット目は、診断データＲＤＡＴＡ＿ｐｉｎ＿ｉの上位第ｊビット目が期待値データＥＸＰ＿ｉ’の上位第ｊビット目と一致するとき”０”、不一致のとき”１”となる。
【００３５】
かくして、複数のピンモジュールｍｏｄ＿ｐｉｎ＿１〜ｍｏｄ＿ｐｉｎ＿ｎそれぞれにおいて、比較判定データＣＤＡＴＡ＿ｐｉｎ＿１〜ＣＤＡＴＡ＿ｐｉｎ＿ｎが生成され、それが第１論理ゲート１０に読み出される。
【００３６】
第１論理ゲート１０は、複数の比較判定データＣＤＡＴＡ＿ｐｉｎ＿１〜ＣＤＡＴＡ＿ｐｉｎ＿ｎの論理和を生成する。第１論理ゲート１０は、３２ビットのＣＤＡＴＡ＿ｐｉｎ＿１〜ＣＤＡＴＡ＿ｐｉｎ＿ｎの対応するビット同士の論理和を生成し、３２ビットの最終比較判定データＣＤＡＴＡ＿ｍｏｄ＿ｔｏｐ［３１：０］を生成する。
【００３７】
デコーダ５２は、期待値レジスタ５４に対する期待値データの書き込みを制御する。デコーダ５２には、アドレスＩＡＤＲ［２３：０］と書き込みコマンドＩＷＣＭＤが入力されている。これらのデータにもとづいて、期待値レジスタ５４に期待値データＩＷＤＡＴＡ［３１：０］が書き込まれる。
【００３８】
デコーダ５２には、さらにピンイネーブルデータＩＰＩＮＥＮが入力されている。デコーダ５２は、イネーブルデータＩＰＩＮＥＮにもとづいて、イネーブルデータＲＥＡＤ＿ＥＮを生成する。イネーブルデータＲＥＡＤ＿ＥＮについては後述する。
【００３９】
以上が試験装置１００の全体的な構成である。
【００４０】
続いてその動作を説明する。図３は、図２の試験装置１００の診断時の動作を示すフローチャートである。
テストシステムの起動（Ｓ１００）、試験装置１００のイニシャライズ（Ｓ１０２）を経て、診断が開始し（Ｓ１０４）、テストパターンの生成がスタートする（Ｓ１０６）。
【００４１】
続いて診断読み出しステップ（Ｓ１０８）に移行する。各ピンモジュールｐｉｎ＿ｍｏｄにおいて、比較判定データＣＤＡＴＡ＿ｐｉｎが生成され、第１論理ゲート１０によって、それらの論理和である最終比較判定データＣＤＡＴＡ＿ｍｏｄ＿ｔｏｐが生成される。試験装置１００の診断プログラム（ＤＩＡＧ）は、最終比較判定データＣＤＡＴＡ＿ｍｏｄ＿ｔｏｐを参照する。そして全ビットが”０”のとき、試験装置１００は正常に機能するものと判定（パス判定）される。いずれかのビットにエラーを示す”１”が発生しているとき、いずれかのピンモジュールにおいてエラーが発生していると判定され、試験装置１００全体としてフェイル判定がなされる。
【００４２】
その後、診断終了プロセスを経て（Ｓ１１０）、フローが完了する。
【００４３】
図２の試験装置１００によれば、複数のモジュールの診断、期待値比較を並列的に行い、複数のモジュールの比較判定データを論理演算することにより、１回の読み出しで、複数のモジュールを同時に診断することができる。
【００４４】
図２に戻り、試験装置１００のより詳細な構成およびその他の特徴を説明する。
【００４５】
期待値比較部２０は、第２論理ゲート２４を含む。各ピンモジュールには、そのピンモジュールｍｏｄ＿ｐｉｎを診断読み出しの対象とするか否かを設定するイネーブルデータＲＥＡＤ＿ＥＮが設定される。イネーブルデータＲＥＡＤ＿ＥＮが”１”のとき診断の対象であり、”０”のとき診断対象外とされる。第２論理ゲート２４は、期待値レジスタ５４に設定される期待値データＥＸＰ＿ｉと、イネーブルデータＲＥＡＤ＿ＥＮの論理積を生成する。
【００４６】
ｉ番目のピンモジュールｍｏｄ＿ｐｉｎ＿ｉが診断対象外とされるとき、診断データＲＤＡＴＡ_ｐｉｎ＿ｉは全ビットが０に設定される。その結果、そのピンモジュールの比較判定データＣＤＡＴＡ＿ｐｉｎ＿ｉは全ビットがゼロとなる。つまり、第１論理ゲート１０の論理演算には影響を及ぼさず、ｉ番目のピンモジュールを読み出しの対象から除外することができる。
【００４７】
図４は、図２の試験装置１００の診断時の動作を示すフローチャートの一部である。図４は図３の診断読み出し（Ｓ１０８）の処理を詳細に示す。
【００４８】
複数のピンモジュールｍｏｄ＿ｐｉｎ＿１〜ｍｏｄ＿ｐｉｎ＿ｎそれぞれにおいて、イネーブルデータＲＥＡＤ＿ＥＮがアサート（１）に設定され、診断対象のピンモジュールが設定される（Ｓ２００）。
【００４９】
続いて、期待値レジスタ５４に期待値データＥＸＰ１が設定される（Ｓ２０２）。そして、診断対象のピンモジュールｍｏｄ＿ｐｉｎから比較判定データＣＤＡＴＡ＿ｐｉｎが読み出される（Ｓ２０４）。つづいて、最終比較判定データＣＤＡＴＡ＿ｍｏｄ＿ｔｏｐの全ビットが０であるかが判定され（Ｓ２０６）、真であれば（Ｓ２０６のＹ）、パス判定がなされる（Ｓ２０８）。偽であれば（Ｓ２０６のＮ）、フェイル判定がなされる（Ｓ２１０）。
【００５０】
フェイル判定がなされると、ピンモジュールｐｉｎ＿ｍｏｄごとに、診断読み出しを行い、パスフェイルを判定する（Ｓ２１２）。この処理はステップＳ２００〜Ｓ２０６と同様である。具体的には、読み出し診断の対象となるピンモジュールを、１番ピンからｎ番ピンへと順に切りかえることにより、ピンモジュールごとのパスフェイルを判定できる。その結果、いずれのピンモジュールが不良であるかを特定できる。
【００５１】
図２に戻る。
複数のピンモジュールｐｉｎ＿ｍｏｄはそれぞれ、複数のサブモジュールｓｍｏｄ＿１−Ａ〜ｓｍｏｄ＿１−Ｄ、ｓｍｏｄ＿２、ｓｍｏｄ＿３に分割されている。サブモジュールｓｍｏｄは、ピンモジュールが有する複数の機能ごとに割り当てられる。たとえばあるサブモジュールは、タイミングコンパレータであり、別のサブモジュールはドライバである。図２において、サブモジュールｓｍｏｄ＿３は、上述した同時診断読み出し機能（同時読み出し制御部５０）に対応している。
【００５２】
サブモジュールｓｍｏｄにおいて、診断結果を示す診断データｒｅａｄ＿ｄａｔａ［３１：０］（もしくはｒｄ＿ｘｘｘｘｘ[３１：０]）が生成される。
【００５３】
第３論理ゲート２６は、複数のサブモジュールｓｍｏｄの診断データＯＲＤＡＴＡ＿ｓｍｏｄの論理和を生成する。
各サブモジュールｓｍｏｄは、第４論理ゲート３０およびデコーダ３２を含む。デコーダ３２は、そのサブモジュールｓｍｏｄを診断の対象とするか否かを設定するイネーブルデータＲＥＡＤ＿ＥＮを生成する。診断対象のときイネーブルデータは”１”であり、対象でないとき”０”である。第４論理ゲート３０は、そのサブモジュールｓｍｏｄの診断データｒｅａｄ＿ｄａｔａとイネーブルデータＲＥＡＤ＿ＥＮの論理積（診断データＯＲＤＡＴＡ＿ｓｍｏｄ）を生成する。
【００５４】
つまりサブモジュールｓｍｏｄは、診断対象のときに有効な診断データＯＲＤＡＴＡ＿ｓｍｏｄを出力し、非診断対象のときに無効な（ゼロデータ）診断データＯＲＤＡＴＡ＿ｓｍｏｄを出力する。
【００５５】
同時読み出し制御部５０の第３論理ゲート２６は、各サブモジュールｓｍｏｄから出力される診断データＯＲＤＡＴＡ＿ｓｍｏｄの論理和を生成し、それを、サブモジュールｓｍｏｄが属するピンモジュールｍｏｄ＿ｐｉｎの診断データＲＤＡＴＡ＿ｐｉｎとする。ある診断データが無効（ゼロデータ）のとき、それは診断データＲＤＡＴＡ＿ｐｉｎに影響せず、無視される。
【００５６】
この構成によれば、サブモジュールｓｍｏｄごとの診断が可能となる。
【００５７】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５８】
実施の形態では、ピンモジュールｍｏｄ＿ｐｉｎごとに同時読み出し制御部５０を設ける場合を説明したが、本発明はこれに限定されない。たとえば、複数のサブモジュール（機能モジュール）ｓｍｏｄごとに同時読み出し制御部５０を設け、同時読み出しを行ってもよい。
【００５９】
当業者には、実施の形態で説明した信号処理にはさまざまな変形例が存在することが理解される。たとえば実施の形態では、比較判定データＣＤＡＴＡ＿ｐｉｎが、期待値データＥＸＰと診断データＲＤＡＴＡ＿ｐｉｎが一致したときに０、不一致のときに１をとる場合を説明したが、その逆も本発明の態様として有効である。
すなわち、第１論理ゲート１０をＡＮＤゲートとするとともに、比較判定データＣＤＡＴＡ＿ｐｉｎが、期待値データＥＸＰと診断データＲＤＡＴＡ＿ｐｉｎが一致したときに１、不一致のときに０となるように設計してもよい。
【００６０】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６１】
１０…第１論理ゲート、２０…期待値比較部、２２…排他的論理和ゲート、２４…第２論理ゲート、２６…第３論理ゲート、３０…第４論理ゲート、３２…デコーダ、５０…同時読み出し制御部、５２…デコーダ、５４…期待値レジスタ、１００…試験装置、ｍｏｄ＿ｐｉｎ…ピンモジュール、ｓｍｏｄ…サブモジュール。
【図１】
2011017643.tif 000003
【図２】
2011017643.tif 000004
【図３】
2011017643.tif 000005
【図４】
2011017643.tif 000006