(57)【要約】【課題】プログラミング時間を短縮させる、また、プログラミング電流パルスの供給時間を調節する。【解決手段】プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するものであって、区間制御信号に応答して第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさの第１プログラミング電流パルス、及び、第２書き込み制御コードに対応する大きさの第２プログラミング電流パルスを出力するデータ書き込み部を含む。【選択図】図４
2011233218.tif 000002
【特許請求の範囲】
【請求項１】
プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、
前記プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、
前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさを有する第１プログラミング電流パルスを出力し、また、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部とを含むことを特徴とする、半導体メモリ装置。
【請求項２】
前記第１書き込み制御コードは、前記第２書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１プログラミング電流パルスは、初期第１パルス区間の間所定の電流値を維持して、前記第１パルス区間以後の第２パルス区間の間前記所定の電流値より漸進的に小さくなることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項４】
前記区間制御信号発生部は、
前記プログラミングイネーブル信号及びリセットパルス信号に応答してカウントイネーブル信号及びリセット信号を出力する入力ラッチ部と、
前記カウントイネーブル信号に応答してクロック信号を生成するクロック発生部と、
前記カウントイネーブル信号、前記リセット信号及び前記クロック信号の制御によってカウンティングされるカウンティングコードを出力するカウンター部と、
前記カウンティングコードが所定の値に到達したときに前記区間制御信号を活性化させて出力する比較部と、
前記区間制御信号を遅延させて前記リセットパルス信号を出力するリセットパルス発生部とを含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
前記データ書き込み部は、
書き込みイネーブル信号に応答して前記第１書き込み制御コード及び前記第２書き込み制御コードのコード組合せによって制御ノードの電圧レベルを調節する電流調節部と、
前記制御ノードの電圧レベルに対応する大きさを有する前記第１プログラミング電流パルスまたは、前記第２プログラミング電流パルスを出力端に駆動する電流駆動部とを含むことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項６】
前記データ書き込み部は、前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインに出力する選択部をさらに含むことを特徴とする、請求項５に記載の半導体メモリ装置。
【請求項７】
設定コードを出力する設定コード出力部と、
プログラミングイネーブル信号に応答して前記設定コードに対応する第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、
前記プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、
前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、
アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさを有する第１プログラミング電流パルスを出力し、また、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部とを含むことを特徴とする、半導体メモリ装置。
【請求項８】
前記第１書き込み制御コードは、前記第２書き込み制御コードの活性化時間よりさらに長い時間の間、周期的にアップデートされることを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１プログラミング電流パルスは、初期第１パルス区間の間所定の電流値を維持して、前記第１パルス区間以後の第２パルス区間の間前記所定の電流値より漸進的に小さくなることを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１０】
前記区間制御信号発生部は、
前記プログラミングイネーブル信号及びリセットパルス信号に応答してカウントイネーブル信号及びリセット信号を出力する入力ラッチ部と、
前記カウントイネーブル信号に応答してクロック信号を生成するクロック発生部と、
前記カウントイネーブル信号、前記リセット信号及び前記クロック信号の制御によってカウンティングされるカウンティングコードを出力するカウンター部と、
前記カウンティングコードと前記設定コードを比較して比較結果によって前記区間制御信号を活性化させて出力する比較部と、
前記区間制御信号を遅延させて前記リセットパルス信号を出力するリセットパルス発生部とを含むことを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１１】
前記データ書き込み部は、
書き込みイネーブル信号に応答して前記第１書き込み制御コード及び前記第２書き込み制御コードのコード組合せによって制御ノードの電圧レベルを調節する電流調節部と、
前記制御ノードの電圧レベルに対応する大きさを有する前記第１プログラミング電流パルスまたは、前記第２プログラミング電流パルスを出力端に駆動する電流駆動部とを含むことを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１２】
前記データ書き込み部は、前記電流駆動部で駆動されるプログラミング電流パルスを複数の選択信号に対応する該当ビットラインに出力する選択部をさらに含むことを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記設定コード出力部は、前記設定コードを保存するラッチ部を含むことを特徴とする、請求項７に記載の半導体メモリ装置。
【請求項１４】
前記設定コードは、モードレジスターセットから出力される信号であることを特徴とする、請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するもので、特に、プログラミング電流パルスを生成する技術に関するものである。
【背景技術】
【０００２】
相変化メモリ装置（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＰＣＲＡＭ）はプログラミング電流パルスを通してメモリセルをプログラミングする非揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）装置である。
【０００３】
相変化メモリ装置（ＰＣＲＡＭ）は非揮発性メモリという特徴を持ちながらもランダムアクセスが可能であり、低い費用で高集積化が可能である。相変化メモリ装置は相変化物質を用いてデータを保存するが、温度条件による相変化物質の相変化（Ｐｈａｓｅ  Ｃｈａｎｇｅ）、すなわち相変化による抵抗値の変化を利用してデータを保存する。
【０００４】
相変化物質は温度条件によって非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）または、結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）に転換されることができる物質を利用する。代表的な相変化物質はカルコゲナイド合金（Ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）をあげることができるが、ゲルマニウム（Ｇｅｒｍａｎｉｕｍ、Ｇｅ）、アンチモン（Ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（Ｔｅｌｌｕｒｉｕｍ、Ｔｅ）を用いたＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）が代表的なので一般的に相変化物質を‘ＧＳＴ’と記述する。
【０００５】
相変化メモリ装置は、相変化物質（ＧＳＴ）に対する特定条件の電流または、電圧印加によって発生するジュール熱（Ｊｏｕｌｅ  ｈｅａｔｉｎｇ）を利用して、相変化物質の結晶状態と非晶質状態との間の可逆的な相変化を発生させるようになる。一般的に結晶状態を回路的にセット状態（Ｓｅｔ  Ｓｔａｔｅ）と記述して、セット状態での相変化物質は低い抵抗値を有する金属と同じ電気的な特徴を有するようになる。また、非晶質状態を回路的にリセット状態（Ｒｅｓｅｔ  Ｓｔａｔｅ）と記述して、リセット状態での相変化物質はセット状態より大きい抵抗値を有するようになる。すなわち、相変化メモリ装置は、結晶状態と非晶質状態との間の抵抗値変化を通してデータを保存して、相変化物質に流れる電流または、電流の変化による電圧変化を感知して保存されたデータを判別するようになる。一般的にセット状態を‘０’、リセット状態を‘１’の論理レベルを有すると定義して、相変化物質は電源が遮断されてもその状態を引続き維持する。
【０００６】
一方、相変化物質の非晶質状態と結晶状態とはプログラミング電流パルスによって互いに転換されることができるが、セットプログラミング電流パルスはメモリセルの相変化物質をセット状態に作るためのプログラミング電流であり、リセットプログラミング電流パルスはメモリセルの相変化物質をリセット状態に作るためのプログラミング電流パルスであると定義される。
【０００７】
相変化物質は、リセットプログラミング電流パルスの供給によって一定の時間の間溶融化温度より高い温度で加熱された後、急速に冷却されながら非晶質状態に転換される。また、相変化物質は、セットプログラミング電流パルスの供給によって一定の時間の間結晶化温度より高くて溶融化温度より低い温度で加熱された後、徐々に冷却されながら結晶状態に転換される。一方、相変化物質の非晶質量（Ａｍｏｒｐｈｏｕｓ  ｖｏｌｕｍｅ）または、結晶量（Ｃｒｙｓｔａｌｌｉｎｅ  ｖｏｌｕｍｅ）により抵抗値を差別化させることができるので、これを用いてマルチレベル（Ｍｕｌｔｉ−Ｌｅｖｅｌ）形態のメモリセルを構成することもできる。一般的にリセットプログラミング電流パルスはセットプログラミング電流パルスに比べて短い時間の間大きい電流を流し、セットプログラミング電流パルスはリセットプログラミング電流パルスに比べて長い時間の間小さい電流を流す。すなわちプログラミング電流パルスの供給によって発生する特定条件のジュール熱により相変化物質の状態を変化させるようになる。
【０００８】
図１は一般的な相変化メモリ装置のメモリセルを表した図面である。
【０００９】
図１を参照すると、メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）はセルダイオード（Ｄ１）と相変化素子（ＧＳＴ）で構成される。
【００１０】
前記のように構成される相変化メモリ装置の基本的な動作を説明すると次の通りである。
【００１１】
まず、相変化素子（ＧＳＴ）にデータをプログラミングするための動作は、次のようになされる。
【００１２】
ワードライン（ＷＬ）がローレベル（接地電圧である）で活性化され、ビットライン（ＢＬ）を通して一定の電圧が印加し始めるとセルダイオード（Ｄ１）がフォワード（Ｆｏｒｗａｒｄ）バイアス状態になるので、セルダイオード（Ｄ１）のアノード（Ａｎｏｄｅ）とカソード（Ｃａｔｈｏｄｅ）との間の電圧差が臨界電圧より大きくなる時からセルダイオード（Ｄ１）がターンオン（Ｔｕｒｎ  Ｏｎ）される。この時、ビットライン（ＢＬ）、相変化素子（ＧＳＴ）、ワードライン（ＷＬ）の間に電流経路が生ずるようになる。したがって、ビットライン（ＢＬ）を通して相変化素子（ＧＳＴ）にデータに対応するプログラミング電流パルスを供給することによって、相変化素子（ＧＳＴ）を結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）または、非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）に変化させるようになる。一般的にプログラミングするためのデータが‘１’の論理レベルを有するとリセットプログラミング電流パルスを供給して相変化素子（ＧＳＴ）をリセット状態（Ｒｅｓｅｔ  Ｓｔａｔｅ）に転換させるようになり、データが‘０’の論理レベルを有するとセットプログラミング電流パルスを供給して相変化素子（ＧＳＴ）をセット状態（Ｓｅｔ  Ｓｔａｔｅ）に転換させるようになる。非晶質状態（Ａｍｏｒｐｈｏｕｓ  Ｓｔａｔｅ）であるリセット状態は、結晶状態（Ｃｒｙｓｔａｌｌｉｎｅ  Ｓｔａｔｅ）であるセット状態より大きい抵抗値を有する。
【００１３】
また、相変化素子（ＧＳＴ）にプログラミングできたデータを検出するための動作は次のようになされる。
【００１４】
ワードライン（ＷＬ）がローレベル（接地電圧である）で活性化され、ビットライン（ＢＬ）を通して一定の電圧が印加し始めるとセルダイオード（Ｄ１）がフォワード（Ｆｏｒｗａｒｄ）バイアス状態になるので、セルダイオード（Ｄ１）のアノードとカソードとの間の電圧差が臨界電圧より大きくなる時からセルダイオード（Ｄ１）がターンオン（Ｔｕｒｎ  Ｏｎ）される。この時、ビットライン、相変化素子（ＧＳＴ）、ワードライン（ＷＬ）の間に電流経路が生ずるようになる。したがって、ビットライン（ＢＬ）を通して相変化素子（ＧＳＴ）に一定の電圧または一定の電流を印加するようになると、相変化素子（ＧＳＴ）の抵抗値によって流れる電流の量が異なったり、相変化素子（ＧＳＴ）の電圧降下の大きさが異なったりするので、これを用いて相変化素子（ＧＳＴ）に保存されたデータを判別するようになる。すなわち、相変化素子（ＧＳＴ）の状態を判別するようになる。
【００１５】
図２は、従来技術の相変化メモリ装置のデータ書き込み部に対する構成図である。
【００１６】
図２を参照すると、データ書き込み部は電流調節部１０と、電流駆動部２０と、選択部３０とで構成される。
【００１７】
電流調節部１０は、書き込みイネーブル信号（ＷＤＥＮ）が活性化された時、セット制御信号（ＳＥＴＰ）及びリセット制御信号（ＲＥＳＥＴＰ）に応答して制御ノード（Ｎ１）の電圧レベルを調節する。この時、セット制御信号（ＳＥＴＰ）の制御を受けるＮＭＯＳトランジスター（ＭＮ１）とリセット制御信号（ＲＥＳＥＴＰ）の制御を受けるＮＭＯＳトランジスター（ＭＮ２）の電流駆動力は互いに異なるように設計される。また、セット制御信号（ＳＥＴＰ）及びリセット制御信号（ＲＥＳＥＴＰ）はパルス形態で入力される。
【００１８】
電流駆動部２０、は制御ノード（Ｎ１）の電圧レベルに対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力端（Ｎ２）に駆動する。プログラミング電流パルス（Ｉ＿ＰＧＭ）は、セット制御信号（ＳＥＴＰ）に対応するセットプログラミング電流パルスと、リセット制御信号（ＲＥＳＥＴＰ）に対応するリセットプログラミング電流パルスとに区分することができる。
【００１９】
選択部３０は、電流駆動部２０から駆動されるプログラミング電流パルス（Ｉ＿ＰＧＭ）を複数の選択信号（ＹＳＷ＜０：３＞）に対応する該当ビットライン（ＢＬ０〜ＢＬ３）に出力する。
【００２０】
図３は、図２のデータ書き込み部から出力されるプログラミング電流パルスを表した図面である。
【００２１】
図３を参照すると、リセットプログラミング電流パルスは短い時間の間溶融化温度より高い形態で駆動され、セットプログラミング電流パルスはリセットプログラミング電流パルスに比べて長い時間の間溶融化温度より低い形態で駆動されることを確認することができる。参考として、図面でリセットプログラミング電流パルスは非晶質化パルス（Ａｍｏｒｐｈｉｚｉｎｇ  ｐｕｌｓｅ）として図示されており、セットプログラミング電流パルスは結晶化パルス（Ｃｒｙｓｔａｌｌｉｚｉｎｇ  ｐｕｌｓｅ）として図示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許出願公開第２００５／００３０８２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明はプログラミング時間を短縮させることができる半導体メモリ装置を提供する。
【００２４】
また、本発明はプログラミング電流パルスの供給時間を調節できる半導体メモリ装置を提供する。
【課題を解決するための手段】
【００２５】
本発明の一態様によると、プログラミングイネーブル信号に応答して第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさを有する第１プログラミング電流パルスを出力し、また、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部とを含む半導体メモリ装置が提供される。
【００２６】
また、本発明の他の態様によると、設定コードを出力する設定コード出力部と、プログラミングイネーブル信号に応答して前記設定コードに対応する第１設定時間以後に活性化される区間制御信号を生成する区間制御信号発生部と、前記プログラミングイネーブル信号に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コードを生成するものであって、前記区間制御信号に応答して前記第１書き込み制御コードのアップデートを活性化させる第１書き込み制御コード発生部と、前記プログラミングイネーブル信号に応答して予定された時間の間、活性化される第２書き込み制御コードを生成する第２書き込み制御コード発生部と、アップデートされる前記第１書き込み制御コードのコード組合せに対応する大きさを有する第１プログラミング電流パルスを出力し、また、前記第２書き込み制御コードに対応する大きさを有する第２プログラミング電流パルスを出力するデータ書き込み部とを含む半導体メモリ装置が提供される。
【発明の効果】
【００２７】
本発明の一態様に係る半導体メモリ装置は、区間制御信号（ＱＳＳＥＴＰ）のパルシング時点を調節すると初期第１プログラミング電流パルス（Ｉ＿ＰＧＭ）の駆動時間（ｔ１）を調節できる。すなわち、初期第１プログラミング電流パルス（Ｉ＿ＰＧＭ）の駆動時間（ｔ１）を調節してメモリセルの結晶特性を変化させることができるという効果を奏する。
【００２８】
本発明の他の態様に係る半導体メモリ装置は、区間制御信号（ＱＳＳＥＴＰ）の活性化時点を調節するためにカウンター部を利用する方式は回路の大きさを減少させることができる。また、第１プログラミング電流パルスの第１パルス区間の持続時間（ｔ１）を調節することによってプログラミング動作をより正確に遂行することができる。第１パルス区間の持続時間（ｔ１）は、図４の実施形態のように固定された時間を有するように構成されることができて、図５の実施形態のように設定コード（ＳＣＯＤＥ＜Ｎ：１＞）を通して調節できるように構成されることができるという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】一般的な相変化メモリ装置のメモリセルを表した図である。
【図２】従来技術の相変化メモリ装置のデータ書き込み部についての構成図である。
【図３】図２のデータ書き込み部から出力されるプログラミング電流パルスを表した図である。
【図４】本発明の一実施形態に係る半導体メモリ装置の構成図である。
【図５】本発明の他の実施形態に係る半導体メモリ装置の構成図である。
【図６】本発明の一実施形態に係る区間制御信号発生部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【図７】図６の区間制御信号発生部での入力ラッチ部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【図８】図６の区間制御信号発生部でのクロック発生部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【図９】図６の区間制御信号発生部での比較部の構成図である。
【図１０】図６の区間制御信号発生部でのリセットパルス発生部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【図１１】図６の区間制御信号発生部でのカウンター部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【図１２】本発明の一実施形態に係るデータ書き込み部の構成図である。
【図１３】図１２のデータ書き込み部から出力されるプログラミング電流パルスを表した図である。
【発明を実施するための形態】
【００３０】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度で詳細に説明するために、本発明の一実施形態を添付した図面を参照して説明する。参考として、図面及び詳細な説明で素子、ブロックなどを指し示す時に使用する用語、記号、符号などは必要によって細部単位別に表記することもできるので、同じ用語、記号、符号が全体の回路で同じ素子などを指し示さないこともあることに留意する。
【００３１】
図４は、本発明の一実施形態に係る半導体メモリ装置の構成図である。
【００３２】
本発明の一実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するために簡略な構成だけを含んでいる。
【００３３】
図４を参照すると、半導体メモリ装置は、区間制御信号発生部１００と、第１書き込み制御コード発生部２００と、第２書き込み制御コード発生部３００と、データ書き込み部４００とを含んでいる。
【００３４】
前記のように構成される半導体メモリ装置の主要動作を注意してみると次の通りである。
【００３５】
区間制御信号発生部１００は、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して第１設定時間以後に活性化される区間制御信号（ＱＳＳＥＴＰ）を生成する。すなわち、区間制御信号（ＱＳＳＥＴＰ）は、プログラミングイネーブル信号（ＤＰＧＭＰ）の活性化時点で第１設定時間以後に活性化される。
【００３６】
第１書き込み制御コード発生部２００は、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）を生成する。この時、第１書き込み制御コード発生部２００は、区間制御信号（ＱＳＳＥＴＰ）が活性化された時、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）のアップデートを活性化させる。
【００３７】
第２書き込み制御コード発生部３００は、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して予定された時間の間、活性化される第２書き込み制御コード（ＲＥＳＥＴＰ）を生成する。
【００３８】
データ書き込み部４００は、アップデートされる第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）のコード組合せに対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力し、また、第２書き込み制御コード（ＲＥＳＥＴＰ）に対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力する。この時、プログラミング電流パルス（Ｉ＿ＰＧＭ）は、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）に対応する第１プログラミング電流パルスと第２書き込み制御コード（ＲＥＳＥＴＰ）に対応する第２プログラミング電流パルスとに区分することができる。データ書き込み部４００から出力されるプログラミング電流パルス（Ｉ＿ＰＧＭ）は、メモリ部５００に伝えられて、複数のメモリセルのうち選択された該当メモリセルに供給される。
【００３９】
図５は、本発明の他の実施形態に係る半導体メモリ装置の構成図である。
本発明の他の実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するために簡略な構成だけを含んでいる。
【００４０】
図５を参照すると、半導体メモリ装置は、設定コード出力部６００Ａと、区間制御信号発生部１００Ａと、第１書き込み制御コード発生部２００Ａと、第２書き込み制御コード発生部３００Ａと、データ書き込み部４００Ａとを含んでいる。
【００４１】
前記のように構成される半導体メモリ装置の主要動作を注意してみると次の通りである。
【００４２】
設定コード出力部６００Ａは、設定コード（ＳＣＯＤＥ＜Ｎ：１＞）を出力する。設定コード（ＳＣＯＤＥ＜Ｎ：１＞）は、モードレジスターセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  ＳＥＴ、ＭＲＳ）に保存されたコードで定義できる。また、設定コード（ＳＣＯＤＥ＜Ｎ：１＞）は、フューズセット（ＦＵＳＥ  ＳＥＴ）または、ラッチ部に保存されたコードで定義することもできる。したがって、設定コード（ＳＣＯＤＥ＜Ｎ：１＞）は必要によって調節できる。
【００４３】
区間制御信号発生部１００Ａは、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して設定コード（ＳＣＯＤＥ＜Ｎ：１＞）に対応する第１設定時間以後に活性化される区間制御信号（ＱＳＳＥＴＰ）を生成する。すなわち、区間制御信号（ＱＳＳＥＴＰ）は、プログラミングイネーブル信号（ＤＰＧＭＰ）の活性化時点で第１設定時間以後に活性化される。
【００４４】
第１書き込み制御コード発生部２００Ａは、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して第２設定時間の間、周期的にアップデートされる第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）を生成する。この時、第１書き込み制御コード発生部２００Ａは、区間制御信号（ＱＳＳＥＴＰ）が活性化された時、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）のアップデートを活性化させる。
【００４５】
第２書き込み制御コード発生部３００Ａは、プログラミングイネーブル信号（ＤＰＧＭＰ）に応答して予定された時間の間、活性化される第２書き込み制御コード（ＲＥＳＥＴＰ）を生成する。
【００４６】
データ書き込み部４００Ａは、アップデートされる第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）のコード組合せに対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力し、また、第２書き込み制御コード（ＲＥＳＥＴＰ）に対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力する。この時、プログラミング電流パルス（Ｉ＿ＰＧＭ）は、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：１＞）に対応する第１プログラミング電流パルスと第２書き込み制御コード（ＲＥＳＥＴＰ）に対応する第２プログラミング電流パルスとに区分することができる。データ書き込み部４００Ａから出力されるプログラミング電流パルス（Ｉ＿ＰＧＭ）は、メモリ部５００Ａに伝えられて、複数のメモリセルのうち選択された該当メモリセルに供給される。
【００４７】
図６は、本発明の一実施形態に係る区間制御信号発生部の構成図、及びその内部動作を表したタイミングダイヤグラムである。
【００４８】
図６を参照すると、区間制御信号発生部１００は、入力ラッチ部１１０と、クロック発生部１２０と、カウンター部１３０と、比較部１４０と、リセットパルス発生部１５０とで構成される。
【００４９】
前記のように構成される区間制御信号発生部１００の主要動作を、タイミングダイヤグラム１００＿０を参照して説明する。
【００５０】
入力ラッチ部１１０は、プログラミングイネーブル信号（ＤＰＧＭＰ）及びリセットパルス信号（ＲＳＴＰ）に応答してカウントイネーブル信号（ＥＮ）及びリセット信号（ＲＳＴ）を出力する。すなわち、プログラミングイネーブル信号（ＤＰＧＭＰ）がハイレベルでパルシングする（出力される）とカウントイネーブル信号（ＥＮ）がハイレベルで活性化され、リセットパルス信号（ＲＳＴＰ）がハイレベルでパルシングするとリセット信号（ＲＳＴ）がハイレベルで活性化される。
【００５１】
クロック発生部１２０は、カウントイネーブル信号（ＥＮ）に応答してクロック信号（ＣＫ）を生成する。すなわち、クロック発生部１２０は、カウントイネーブル信号（ＥＮ）がハイレベルで活性化されている間、トグリングするクロック信号（ＣＫ）を出力する。
【００５２】
カウンター部１３０は、カウントイネーブル信号（ＥＮ）、リセット信号（ＲＳＴ）及びクロック信号（ＣＫ）の制御によってカウンティングされるカウンティングコード（Ｑ＜０：３＞）を出力する。すなわち、カウンター部１３０は、カウントイネーブル信号（ＥＮ）がハイレベルで活性化された時、クロック信号（ＣＫ）の制御によってカウンティング動作を遂行するようになる。リセット信号（ＲＳＴ）がハイレベルで活性化されると、カウンター部１３０で出力されるカウンティングコード（Ｑ＜０：３＞）は初期化される。このようにカウンター部１３０を用いてカウンティングコード（Ｑ＜０：３＞）を生成する場合、回路の大きさを減少させることができる。
【００５３】
比較部１４０は、カウンティングコード（Ｑ＜０：３＞）が所定の値に到達すると区間制御信号（ＱＳＳＥＴＰ）を活性化させて出力する。参考として、比較部１４０は、カウンティングコード（Ｑ＜０：３＞）と認可された設定コードを比較してカウンティングコード（Ｑ＜０：３＞）が設定コードと同一になる時、区間制御信号（ＱＳＳＥＴＰ）を活性化させるように構成されることができる。このような構成は設定コードを通して区間制御信号（ＱＳＳＥＴＰ）の活性化時点を調節できる。このような例は設定コード出力部６００Ａを含んでいる図５の実施形態に係る半導体メモリ装置に適用されることができる。
【００５４】
リセットパルス発生部１５０は、区間制御信号（ＱＳＳＥＴＰ）を一定の時間遅延させてリセットパルス信号（ＲＳＴＰ）を出力する。リセットパルス発生部１５０は、遅延部で構成されることができて、遅延部の遅延値は規定されたタイミングマージンを満足させるように設定される。
【００５５】
以下、区間制御信号発生部１００の細部構成についてさらに注意してみる。
【００５６】
図７は、図６の区間制御信号発生部での入力ラッチ部の構成図及びその内部動作を表したタイミングダイヤグラムである。
【００５７】
図７を参照すると、入力ラッチ部１１０は、複数のナンドゲート（ＮＡＮＤ１、ＮＡＮＤ２）で構成されるＲＳラッチで構成される。タイミングダイヤグラム（１１０＿０）を参照すると、入力ラッチ部１１０は、プログラミングイネーブル信号（ＤＰＧＭＰ）がハイレベルでパルシングするとカウントイネーブル信号（ＥＮ）がハイレベルで活性化され、リセットパルス信号（ＲＳＴＰ）がハイレベルでパルシングするとリセット信号（ＲＳＴ）がハイレベルで活性化される。
【００５８】
図８は、図６の区間制御信号発生部でのクロック発生部の構成図及びその内部動作を表したタイミングダイヤグラムである。
【００５９】
図８を参照すると、クロック発生部１２０は、ナンドゲート（ＮＡＮＤ１）及び複数のインバータ（ＩＮＶ１〜ＩＮＶ５）を含むリングオシレーターで構成される。タイミングダイヤグラム（１２０＿０）を参照すると、クロック発生部１２０は、カウントイネーブル信号（ＥＮ）がハイレベルで活性化されている間、トグリングするクロック信号（ＣＫ）を出力する。
【００６０】
図９は、図６の区間制御信号発生部での比較部の構成図である。
【００６１】
図９を参照すると、比較部１４０は、第１カウンティングコード（Ｑ＜０＞）を入力とする第１インバータ（ＩＮＶ１）と、第２カウンティングコード（Ｑ＜１＞）を入力とする第２インバータ（ＩＮＶ２）と、第１インバータ（ＩＮＶ１）及び第２インバータ（ＩＮＶ２）の出力信号を入力とする第１ナンドゲート（ＮＡＮＤ１）と、第３カウンティングコード（Ｑ＜２＞）、第４カウンティングコード（Ｑ＜３＞）、クロック信号（ＣＫ）を入力とする第２ナンドゲート（ＮＡＮＤ２）と、第１及び第２ナンドゲート（ＮＡＮＤ１、ＮＡＮＤ２）から出力される信号を入力として区間制御信号（ＱＳＳＥＴＰ）を出力するノアゲート（ＮＯＲ）で構成される。
【００６２】
本発明の一実施形態において比較部１４０は、第１及び第２カウンティングコード（Ｑ＜０＞、Ｑ＜１＞）が‘０’であり、第３及び第４カウンティングコード（Ｑ＜２＞、Ｑ＜３＞）が‘１’の時、クロック信号（ＣＫ）の制御により区間制御信号（ＱＳＳＥＴＰ）を活性化させて出力する。
【００６３】
図１０は、図６の区間制御信号発生部でのリセットパルス発生部の構成図及びその内部動作を表したタイミングダイヤグラムである。
【００６４】
図１０を参照すると、リセットパルス発生部１５０は、区間制御信号（ＱＳＳＥＴＰ）を遅延させる第１遅延部１５１と、第１遅延部１５１から出力される信号を遅延させてリセットパルス信号（ＲＳＴＰ）を出力する第２遅延部１５２で構成される。第１遅延部１５１及び第２遅延部１５２は抵抗（Ｒ）及びＭＯＳキャパシター（ＣＰ、ＣＮ）で構成されてＲＣ時常数によって遅延値が決定される。
【００６５】
図１１は、図６の区間制御信号発生部のカウンター部の構成図及びその内部動作を表したタイミングダイヤグラムである。図１１は、カウンター部１３０を構成する複数の１ビットカウンター１３１〜１３４のうち、最下位１ビットカウンター１３１を代表的に図示したものである。カウンター部１３０はアップカウンティング動作を遂行するように構成されている。
【００６６】
図１１を参照すると、１ビットカウンター１３１は、信号入力部１３１＿１と、ラッチ部１３１＿２で構成される。
【００６７】
信号入力部１３１＿１は、カウントイネーブル信号（ＥＮ）と第１カウンティングコード（Ｑ＜０＞）に応答してラッチ部１３１＿２の入力ノード（Ａ）の信号レベルを決定する。
【００６８】
ラッチ部１３１＿２は、クロック信号（ＣＫ）の制御によってラッチ部１３１＿２で出力される信号をラッチングし、第１カウンティングコード（Ｑ＜０＞）及びキャリー信号（ＥＮ１）を出力する。この時、キャリー信号（ＥＮ１）は２つ目の１ビットカウンター１３２のカウントイネーブル信号（ＥＮ１）に利用される。一方、ラッチ部１３１＿２はリセット信号（ＲＳＴ）及びセット信号（ＳＥＴ）に応答して内部ノードが初期化され、また、特定レベルに変化される。
【００６９】
図１２は、本発明の実施形態に係るデータ書き込み部の構成図である。
【００７０】
図１２を参照すると、データ書き込み部４００は、電流調節部４１０と、電流駆動部４２０と、選択部４３０で構成される。
【００７１】
電流調節部４１０は、書き込みイネーブル信号（ＷＤＥＮ）が活性化された時、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）及び第２書き込み制御コード（ＲＥＳＥＴＰ）のコード組合せによって制御ノード（Ｎ１）の電圧レベルを調節する。この時、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）の制御を受ける複数のＮＭＯＳトランジスター（ＭＮ１〜ＭＮ６）は、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）のコード組合せによって選択的にターンオン（Ｔｕｒｎ  Ｏｎ）されて制御ノード（Ｎ１）の電圧レベルを調節するようになる。
【００７２】
また、第２書き込み制御コード（ＲＥＳＥＴＰ）の制御を受けるＮＭＯＳトランジスター（ＭＮ７）は第２書き込み制御コード（ＲＥＳＥＴＰ）が活性化された時、ターンオン（Ｔｕｒｎ  Ｏｎ）されて制御ノード（Ｎ１）の電圧レベルを調節するようになる。この時、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）は周期的にアップデートされる信号であり、第２書き込み制御コード（ＲＥＳＥＴＰ）はパルス形態で入力される信号である。
【００７３】
電流駆動部４２０は、制御ノード（Ｎ１）の電圧レベルに対応する大きさを有するプログラミング電流パルス（Ｉ＿ＰＧＭ）を出力端（Ｎ２）に駆動する。この時、プログラミング電流パルス（Ｉ＿ＰＧＭ）は、第１書き込み制御コード（ＳＥＴＰ＜Ｎ：０＞）に対応する第１プログラミング電流パルスと第２書き込み制御コード（ＲＥＳＥＴＰ）に対応する第２プログラミング電流パルスとに区分することができる。
【００７４】
選択部４３０は、電流駆動部４２０から駆動されるプログラミング電流パルス（Ｉ＿ＰＧＭ）を複数の選択信号（ＹＳＷ＜０：３＞）に対応する該当ビットライン（ＢＬ０〜ＢＬ３）に出力する。
【００７５】
図１３は、図１２のデータ書き込み部から出力されるプログラミング電流パルスを表した図面である。
【００７６】
図１３を参照すると、第２プログラミング電流パルスは短い時間の間、溶融化温度より高い形態で駆動され、第１プログラミング電流パルスは初期第１パルス区間（ｔ１）の間、溶融化温度に近接するように駆動されるが、第２パルス区間（ｔ２）の間漸進的に小さくなる。参考として、図面で第２プログラミング電流パルスは非晶質化パルス（Ａｍｏｒｐｈｉｚｉｎｇ  ｐｕｌｓｅ）として図示されており、第１プログラミング電流パルスは結晶化パルス（Ｃｒｙｓｔａｌｌｉｚｉｎｇ  ｐｕｌｓｅ）として図示されている。
【００７７】
実施形態で説明した通り、区間制御信号（ＱＳＳＥＴＰ）のパルシング時点を調節すると初期第１プログラミング電流パルス（Ｉ＿ＰＧＭ）の駆動時間（ｔ１）を調節できる。すなわち、初期第１プログラミング電流パルス（Ｉ＿ＰＧＭ）の駆動時間（ｔ１）を調節してメモリセルの結晶特性を変化させることができる。
【００７８】
詳述した実施形態のように区間制御信号（ＱＳＳＥＴＰ）の活性化時点を調節するためにカウンター部を利用する方式は回路の大きさを減少させることができる。また、第１プログラミング電流パルスの第１パルス区間の持続時間（ｔ１）を調節することによってプログラミング動作をより正確に遂行することができる。第１パルス区間の持続時間（ｔ１）は、図４の実施形態のように固定された時間を有するように構成されることができ、また、図５の実施形態のように設定コード（ＳＣＯＤＥ＜Ｎ：１＞）を通して調節できるように構成されることができる。
【００７９】
以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接に関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を表すためのアクティブハイ（Ａｃｔｉｖｅ  Ｈｉｇｈ）または、アクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）の構成は実施形態によって変わることができる。また、本発明の技術的思想を明確に説明するために第１書き込み制御コードのビット数を限定したが、これは実施形態により調節できる。このような実施の変更による具体的な説明は非常に事例の数が多く、これに対する変更は通常の専門家ならば誰でも容易に類推できるのでそれに対する列挙は省略する。
【００８０】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００８１】
１００  区間制御信号発生部
２００  第１書き込み制御コード発生部
３００  第２書き込み制御コード発生部
４００  データ書き込み部
５００  メモリ部
１００Ａ  区間制御信号発生部
２００Ａ  第１書き込み制御コード発生部
３００Ａ  第２書き込み制御コード発生部
４００Ａ  データ書き込み部
５００Ａ  メモリ部
６００Ａ  設定コード出力部
１１０  入力ラッチ部
１２０  クロック発生部
１３０  カウンター部
１３１＿２  ラッチ部
１４０  比較部
１５０  リセットパルス発生部
４１０  電流調節部
４２０  電流駆動部
４３０  選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011233218.tif 000012
【図１１】
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【図１２】
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【図１３】
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