(57)【要約】【課題】複数の内部信号の論理レベルを電流測定結果により判定するテスト動作モードを有する半導体装置を提供する。【解決手段】テスト回路１００は、電流源１１〜１４、基準電流源２１、入力初段回路３１、ＯＲ回路３５、セレクタ回路４１〜４４及び端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を備える。電流源１１〜１４は、電流制御回路を構成し、テスト動作モードにおいて、外部端子ＩＮＰから、端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を介して、構成する直列接続されたトランジスタのサイズに応じた電流を接地へと流す。【選択図】図１
2011064479.tif 000002
【特許請求の範囲】
【請求項１】
共通の１つの出力端子と、電源電圧または接地電圧のいずれか一方との間に設けられるとともに、複数の内部信号が入力され、互いに電流駆動能力の異なる複数の電流源からなる電流制御回路を備え、
前記電流制御回路は、複数の内部信号の論理レベルを電流測定結果により判定する第１のテスト動作モードにおいて、電源電圧または接地電圧のいずれか一方と前記出力端子との間に、前記複数の内部信号の論理レベルの組合せに基づいて、前記複数の電流源の加算電流を流すことを特徴とする半導体装置。
【請求項２】
共通の１つの出力端子に接続されるとともに、複数の内部信号が入力され、互いに電流駆動能力の異なる複数の電流源からなる電流制御回路を備え、
前記電流制御回路は、複数の内部信号の論理レベルを電流測定結果により判定する第１のテスト動作モードにおいて、電源電圧または接地電圧のいずれか一方と前記出力端子との間を高インピーダンスとしたまま、電源電圧または接地電圧の他方と前記出力端子との間を、前記複数の内部信号の論理レベルの組合せに基づいて、高インピーダンスから低インピーダンスへとすることを特徴とする半導体装置。
【請求項３】
前記電流制御回路は、
前記内部信号がゲートへ入力される第１のトランジスタと、前記第１のテスト動作モードへ移行することを示す第１のテスト信号がゲートへ入力される第２のトランジスタと、が直列接続された直列回路を、電源電圧または接地電圧のいずれか一方と前記出力端子との間に複数並列接続して構成され、
前記第１のテスト動作モードにおいて、前記第１のテスト信号に基づいて活性化されることを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
【請求項４】
前記電流制御回路に並列に接続される基準電流源を更に備え、
前記基準電流源は、基準電流を測定する第２のテスト動作モードにおいて、電源電圧または接地電圧のいずれか一方と前記出力端子との間に、基準電流を流すことを特徴とする請求項１乃至請求項３いずれか１項に記載の半導体装置。
【請求項５】
前記基準電流源は、
前記第２のテスト動作モードへ移行することを示す第２のテスト信号がゲートへ入力される第３のトランジスタと、前記第２のテスト信号がゲートへ入力される第４のトランジスタと、が直列接続された直列回路を、電源電圧または接地電圧のいずれか一方と前記出力端子との間に接続して構成され、
前記第２のテスト動作モードにおいて、前記第２のテスト信号に基づいて活性化されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記出力端子に接続される入力回路と、
前記出力端子と前記電流制御回路の間に接続される第５のトランジスタと
を更に備え、
前記第１のテストモードまたは前記第２のテストモードにおいて、前記第５のトランジスタがオンすることを特徴とする請求項１乃至請求項５いずれか１項に記載の半導体装置。
【請求項７】
前記第１のテストモードまたは前記第２のテストモードにおいて、前記入力回路が選択されると、テストモードはリセットされ、通常モードに移行することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験機能を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置において、トランジスタ等の素子の集積度の向上は、上昇の一途を辿り、これに伴って、半導体装置に搭載される回路自体も複雑化してきている。その結果、例えば、製品開発にあたって搭載される回路の正当性（良／不良）を評価する時間も増大してきている。
【０００３】
そこで、評価時間短縮のため、テストの対象となる回路や、特殊な動作を行わせたい回路等（以下、被テスト回路）が、所望の論理レベル（「０」、「１」）或いは電圧レベル（以下、正論理で「０」をＬレベル、「１」をＨレベルとする）の信号（以下、被測定信号）を出力しているか否かをテストすることを可能とする試験機能（シグネチャ）を備えた半導体装置が開発されてきている。
【０００４】
例えば、特許文献１に開示された半導体装置においては、１つの被測定信号が入力されるトランジスタを１つの外部端子へ接続し、該トランジスタに流れる電流を測定することで、被測定信号のＨレベル／Ｌレベルを検出している（特許文献１の図６参照）。
また、特許文献２に開示された半導体装置においても、１つの被測定信号が入力されるインバータ回路を、トランジスタを介して１つの外部端子へ接続し、該トランジスタに電流が流れる場合、被測定信号がＬレベルにあることを検出している（特許文献２の図６６参照）。
【０００５】
また、特許文献３に開示された半導体装置においては、複数の被測定信号のワイヤードＯＲ論理を取った１つの信号を、１つの外部端子へ出力し、少なくとも１つ被測定信号の論理レベルが「１」にあることを検出している（特許文献３の図３参照）。また、ワイヤードＯＲ論理回路をセレクタ回路とし、被測定信号を順次外部へ出力させるよう制御することも開示されている（特許文献３の第１５頁第２１行〜第２５行参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２６２１０９号公報
【特許文献２】特開平９−１０７０８１号公報
【特許文献３】再公表特許ＷＯ００／１１４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２に開示され半導体装置は、１つの被測定信号の論理レベルを、１つの外部端子で検出するものであり、同時に複数の被測定信号の論理レベルを検出できない。従って、外部端子数を越える被測定信号の論理レベルを検出できず、評価すべき被テスト回路の増加に伴い、外部端子の数を増やす必要があり、この端子増加によりチップサイズは増大してしまう問題があった。或いは、外部端子数が限られている場合、検出できる被測定信号の数が限られることになり、被テスト回路の評価を十分に行うことができないという問題があった。
【０００８】
また、特許文献３に開示され半導体装置は、複数の被測定信号の論理レベルを、１つの外部端子で検出するものではあるが、いずれの被測定信号がＨレベルにあるかを検出できない。ここで、上述の様にセレクタ回路を用いたとしても、同時に複数の被測定信号の論理レベルを検出することができない。なぜなら、被測定信号の数に相当する回数だけ外部端子における論理レベルを測定する必要があるからである。従って、同時に複数の被測定信号の論理レベルを検出できないため、評価時間が長くなるという問題があった。
【課題を解決するための手段】
【０００９】
本発明は、共通の１つの出力端子と、電源電圧または接地電圧のいずれか一方との間に設けられるとともに、複数の内部信号が入力され、互いに電流駆動能力の異なる複数の電流源からなる電流制御回路を備え、電流制御回路は、複数の内部信号の論理レベルを電流測定結果により判定する第１のテスト動作モードにおいて、電源電圧または接地電圧のいずれか一方と出力端子との間に、複数の内部信号の論理レベルの組合せに基づいて、複数の電流源の加算電流を流すことを特徴とする半導体装置である。
【発明の効果】
【００１０】
本発明によれば、共通の１つの出力端子により加算電流をモニターし、同時に複数の被測定信号の論理レベルを検出するため、評価すべき被テスト回路の増加に伴い、外部端子の数を増やす必要は生じず、チップサイズの増大を抑制できる。また、同時に複数の被測定信号の論理レベルを検出することができるので、評価時間を短縮することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置が備えるテスト回路の構成図である。
【図２】図１のテスト回路の動作説明に用いる補足説明図である。
【図３】本発明の半導体装置が備えるテスト回路の構成図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
近年の半導体装置では、被テスト回路の評価を行うためにシグネチャ回路が内蔵され、その評価動作時には被テスト回路の種々の情報をそのシグネチャ回路を介して外部端子に読み出している。半導体装置の高集積化及び多機能化にともなって、評価すべき内部情報量が増大しているため、多くの情報量を読み出し可能としたシグネチャ回路が必要となっている。また、その際、複数の被測定信号を同時に少ない外部端子に出力して、測定時間の短縮、外部端子数の削減、測定装置、例えばテスタの測定チャネル数の削減をしたい要求がある。
【００１３】
ここで、被テスト回路としては、半導体装置、例えばＤＲＡＭのアクセスパスを構成する各論理回路ブロックが考えられる。開発後の初期評価においては、さまざまな動作モードにおいて、被テスト回路が所望の論理レベルの信号を出力していることを確認することにより、設計がうまく行われたかどうかを評価する必要がある。また、近年、半導体プロセスの微細化が押し進められる一方、信頼性の確保が益々重要な課題となっており、各種の信頼性試験が行われている。この信頼性試験で発生した不良を解析する場合、その不良を再現する必要がある。この場合、最終的には、パッケージを開封してシリコンチップを露出させ不良箇所を特定する必要があるが、回路規模が大きいため、特定は困難である。こうした場合、開封によりシリコンチップ上に形成された回路の環境が変わり、不良が再現されなくなる可能性を排除しつつ、複数の被テスト回路のうちのどこまでが所望の論理レベルの信号を出力していることを確認することにより、不良箇所の特定を推定することもできる。
【００１４】
また、近年の半導体装置においては、フューズ回路またはアンチフューズ回路が搭載され、フューズ素子等の導通・非導通状態に対応して設定された情報により、フューズ信号回路等から制御信号を出力し、内部回路の遅延特性を可変させたりすることが行われている。こうした半導体装置に作りつけられた設定情報を、パッケージ封入後にチップ外部から知るため、チップ外部へ出力する必要がある。
【００１５】
上述の様に被テスト回路が増加するにつれ、被テスト回路が出力する被測定信号の論理レベルを、外部へ出力するテスト回路が必要となるが、複数の被測定信号をできるだけ少ない測定時間で、少ない外部端子へ出力したいという要求がある。
【００１６】
そこで、本発明に係る半導体装置においては、異なる能力の複数の電流源にそれぞれ被測定信号を割り当て、一つの測定端子に流れる加算電流を測定し、加算電流に応じた被測定信号の論理の組合せを割り出す。つまり、同時に複数の被測定信号の論理を測定することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
（第１実施形態）
図１は、本発明の実施形態に係る半導体装置が備えるテスト回路１００の構成図である。図１において、テスト回路１００は、電流源１１〜１４、基準電流源２１、ＯＲ回路３５、セレクタ回路４１〜４４及び端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を備える。また、テスト回路１００は、半導体装置と外部との間で信号の授受を行うために用いられる外部端子ＩＮＰを、入力初段回路３１と共用する。
【００１８】
入力初段回路３１は、例えばアドレスバッファ回路であり、外部端子ＩＮＰを介して、外部アドレス信号が入力される回路である。なお、テスト回路１００は、テスト動作モードにおいて、入力されるテスト信号ＴＥＳＴ１，ＴＥＳＴ２により動作する回路であるが、被テスト回路を含むテスト回路１００以外の回路は、通常動作モードにおける読み出し、書き込み動作等の動作を行う。すなわち、テスト回路１００は、被テスト回路が被測定信号を出力する際に、被テスト回路と並行して動作する。
【００１９】
電流源１１〜１４は、電流制御回路を構成し、テスト動作モードにおいて、外部端子ＩＮＰから、端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を介して、構成する直列接続されたトランジスタのサイズに応じた電流を接地へと流す。
【００２０】
電流源１１は、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａ及びＮチャネル型ＭＯＳトランジスタＭｎ１１ｂを直列接続して構成される。Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ３１のソース端子へ接続され、ゲート端子はセレクタ回路４１の出力と接続され、ソース端子はＮチャネル型ＭＯＳトランジスタＭｎ１１ｂのドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭｎ１１ｂのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ１１ａのソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ１が伝播される配線へ接続され、ソース端子は接地される。
【００２１】
電流源１２は、Ｎチャネル型ＭＯＳトランジスタＭｎ１２ａ及びＮチャネル型ＭＯＳトランジスタＭｎ１２ｂを直列接続して構成される。Ｎチャネル型ＭＯＳトランジスタＭｎ１２ａのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ３１のソース端子へ接続され、ゲート端子はセレクタ回路４２の出力と接続され、ソース端子はＮチャネル型ＭＯＳトランジスタＭｎ１２ｂのドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭｎ１２ｂのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ１２ａのソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ１が伝播される配線へ接続され、ソース端子は接地される。
【００２２】
電流源１３は、Ｎチャネル型ＭＯＳトランジスタＭｎ１３ａ及びＮチャネル型ＭＯＳトランジスタＭｎ１３ｂを直列接続して構成される。Ｎチャネル型ＭＯＳトランジスタＭｎ１３ａのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ３１のソース端子へ接続され、ゲート端子はセレクタ回路４３の出力と接続され、ソース端子はＮチャネル型ＭＯＳトランジスタＭｎ１３ｂのドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭｎ１３ｂのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ１３ａのソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ１が伝播される配線へ接続され、ソース端子は接地される。
【００２３】
電流源１４は、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａ及びＮチャネル型ＭＯＳトランジスタＭｎ１４ｂを直列接続して構成される。Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ３１のソース端子へ接続され、ゲート端子はセレクタ回路４４の出力と接続され、ソース端子はＮチャネル型ＭＯＳトランジスタＭｎ１４ｂのドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭｎ１４ｂのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ１４ａのソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ１が伝播される配線へ接続され、ソース端子は接地される。なお、上記電流源１１〜１４各々において、直列接続されるＮチャンネル型ＭＯＳトランジスタの順番は、いずれのトランジスタのソース端子が接地へ接続されてもよい。
【００２４】
ここで、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａ〜１４ａのオン抵抗、すなわち、対応する各セレクタからＨレベルの信号が入力されたときのオン抵抗は、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａ、Ｎチャネル型ＭＯＳトランジスタＭｎ１２ａ、Ｎチャネル型ＭＯＳトランジスタＭｎ１３ａ、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａの順に小さくなるように、オン抵抗の比が、例えば８：４：２：１となるように、トランジスタサイズが決定されている。これは、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａ〜１４ａにおいて、チャネル長Ｌを一定として、チャネル幅Ｗをこの順番に１：２：４：８とすることで実現できる。
【００２５】
また、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ｂ〜１４ｂのオン抵抗、すなわち、Ｈレベルのテスト信号ＴＥＳＴ１が入力されたときのオン抵抗は、全て同じとなり、かつ、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａのオン抵抗より十分小さくなるようにトランジスタサイズを設定する。これは、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａとチャネル長Ｌを同じＬとし、チャネル幅Ｗを例えば５〜１０倍とすることで実現できる。
【００２６】
Ｎチャネル型ＭＯＳトランジスタＭｎ３１は、通常動作モードにおいてはオフし、外部端子ＩＮＰと、電流源１１〜１４または基準電流源２１とを非接続にする端子容量対策トランジスタである。すなわち、通常動作モードにおいてオフすることで、外部端子ＩＮＰの入力容量を増大させない機能を備える。外部端子ＩＮＰは、例えば、高速動作が要求されるアドレス信号が入力されるアドレス端子の場合、Ｎチャネル型ＭＯＳトランジスタＭｎ３１が通常動作モードにおいてオフしないと、複数アドレス端子の中でこのアドレス端子のみ寄生容量が増大してしまう。その結果、外部端子ＩＮＰは、他のアドレス端子との信号特性が異なり、入力初段回路３１の動作スピードが遅れてしまう。Ｎチャネル型ＭＯＳトランジスタＭｎ３１は、かかる遅延を防止するための補償素子（容量対策トランジスタ）である。
【００２７】
また、Ｎチャネル型ＭＯＳトランジスタＭｎ３１のオン抵抗、すなわち、テスト動作モードにおけるオン抵抗は、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａのオン抵抗より十分小さくなるようにトランジスタサイズを設定する。これは、上記Ｎチャネル型ＭＯＳトランジスタＭｎ１１ｂ〜１４ｂと同じく、Ｎチャネル型ＭＯＳトランジスタＭｎ１４ａとチャネル長Ｌを同じＬとし、チャネル幅Ｗを例えば５〜１０倍とすることで実現できる。
【００２８】
このような構成により、電流源１１、電流源１２、電流源１３、電流源１４は、この順番に電流値の比が１：２：４：８の駆動能力（外部端子ＩＮＰからの電流引き込み能力）を持ち、外部端子ＩＮＰと接地の間のインピーダンス、すなわちオン抵抗を８：４：２：１とする。
【００２９】
基準電流源２１は、Ｎチャネル型ＭＯＳトランジスタＭｎ２１ａ及びＮチャネル型ＭＯＳトランジスタＭｎ２１ｂを直列接続して構成される。Ｎチャネル型ＭＯＳトランジスタＭｎ２１ａのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ３１のソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ２が伝播される配線へ接続され、ソース端子はＮチャネル型ＭＯＳトランジスタＭｎ２１ｂのドレイン端子と接続される。Ｎチャネル型ＭＯＳトランジスタＭｎ２１ｂのドレイン端子はＮチャネル型ＭＯＳトランジスタＭｎ２１ａのソース端子へ接続され、ゲート端子はテスト信号ＴＥＳＴ２が伝播される配線へ接続され、ソース端子は接地される。
【００３０】
ここで、Ｎチャネル型ＭＯＳトランジスタＭｎ２１ａのオン抵抗、すなわち、Ｈレベルのテスト信号ＴＥＳＴ２が入力されたときのオン抵抗は、上記Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａのオン抵抗と同じとなるように、トランジスタサイズが決定されている。これは、Ｎチャネル型ＭＯＳトランジスタＭｎ２１ａとＮチャネル型ＭＯＳトランジスタＭｎ１１ａのチャネル長Ｌ及びチャネル幅Ｗを同一とすることで実現できる。
【００３１】
また、Ｎチャネル型ＭＯＳトランジスタＭｎ２１ｂのオン抵抗、すなわち、Ｈレベルのテスト信号ＴＥＳＴ２が入力されたときのオン抵抗は、上記Ｎチャネル型ＭＯＳトランジスタＭｎ１１ｂのオン抵抗と同じとなるように、トランジスタサイズが決定される。これは、Ｎチャネル型ＭＯＳトランジスタＭｎ２１ｂとＮチャネル型ＭＯＳトランジスタＭｎ１１ｂのチャネル長Ｌ及びチャネル幅Ｗを同一とすることで実現できる。
【００３２】
このような構成により、電流源１１と基準電流源２１の駆動能力は同じとなり、外部端子ＩＮＰと接地の間のインピーダンス、すなわちオン抵抗も同じとなる。
【００３３】
セレクタ回路４１〜４４は、不図示の制御信号、例えば外部から入力されるテストコードにより制御され、被測定信号の組合せを選択し、選択された被測定信号を電流源１１〜１４各々に出力する。図１においては、セレクタ回路４１〜４４それぞれに入力される被測定信号をＡｉ、Ｂｉ、Ｃｉ、Ｄｉ（ｉ＝１〜４）で示しており、セレクタ回路４１〜４４各々は、制御信号により、いずれか一つの被選択信号を電流源１１〜１４へそれぞれ出力する。なお、以下、セレクタ回路４１〜４４は、符号ｉが同一である被測定信号を同時に選択し、電流源１１〜１４へ出力するものとする。
【００３４】
また、被測定信号Ａｉ、Ｂｉ、Ｃｉ、Ｄｉの論理レベルの組合せを、（Ａｉ、Ｂｉ、Ｃｉ、Ｄｉ）＝（Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ）で表わすものとする。例えばセレクタ回路４１〜４４は、テスト動作モードにおいて、（Ａ１、Ｂ１、Ｃ１、Ｄ１）＝（Ｈ、Ｌ、Ｈ、Ｌ）の場合、Ｈレベルの被測定信号Ａ１をＮチャネル型ＭＯＳトランジスタＭｎ１１ａのゲート端子へ、Ｌレベルの被測定信号Ａ２をＮチャネル型ＭＯＳトランジスタＭｎ１２ａのゲート端子へ、Ｈレベルの被測定信号Ａ３をＮチャネル型ＭＯＳトランジスタＭｎ１３ａのゲート端子へ、Ｌレベルの被測定信号Ａ４をＮチャネル型ＭＯＳトランジスタＭｎ１４ａのゲート端子へ、それぞれ出力する。
【００３５】
ＯＲ回路３５は、テスト信号ＴＥＳＴ１、テスト信号ＴＥＳＴ２の一方がＨレベルとなる場合、Ｎチャネル型ＭＯＳトランジスタＭｎ３１をオンさせ、外部端子ＩＮＰと、電流源１１〜１４または基準電流源２１を接続する。
【００３６】
続いて、以上の様に構成されたテスト回路１００について、テスト動作モードにおける動作を説明する。なお、テスト動作モードは、第１のテスト動作モードにおいて、テスト信号ＴＥＳＴ１がＨレベルとなり、第２のテスト動作モードにおいて、テスト信号ＴＥＳＴ２がＨレベルとなるものとする。また、以下の説明においては、セレクタ回路４１〜４４は、第１のテスト動作モードにおいて、被測定信号Ａ１、Ｂ１、Ｃ１、Ｄ１を選択するものとする。また、電流源１１、電流源１２、電流源１３、電流源１４の駆動能力は、上述した例のように、この順番に１：２：４：８の比の電流駆動能力を持つものとする。すなわち、電流源１１、電流源１２、電流源１３、電流源１４は、外部端子ＩＮＰと接地の間のインピーダンス、すなわちオン抵抗の比を８：４：２：１とする。
【００３７】
第１のテスト動作モードにおいて、テスト信号ＴＥＳＴ１がＨレベルとなり、ＯＲ回路３５はＨレベルを出力し、Ｎチャネル型ＭＯＳトランジスタＭｎ３１をオンさせる。
また、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ｂ、Ｍｎ１２ｂ、Ｍｎ１３ｂ、Ｍｎ１４ｂはそれぞれのゲート端子の電圧レベルがＨレベルとなるので、オンする。
この際、外部端子ＩＮＰと接地の間のインピーダンスは、被測定信号Ａ１、Ｂ１、Ｃ１，Ｄ１の論理レベルが、それぞれＨレベルかＬレベルのいずれにあるかにより、電流源１１〜１４の合成インピーダンスが変化する。すなわち、電流源１１〜１４の合成インピーダンスは、被測定信号が全てＬレベルにある場合から、全てＨレベルにある場合まで、合計で１６（＝２４）通りの値をとることとなる。
【００３８】
図２は、被測定信号Ａ１、Ｂ１、Ｃ１、Ｄ１のＨレベル／Ｌレベルの組合せと、その際の電流制御回路の合成インピーダンス、電流値Ｉ１、電流値Ｉ１の基準電流値Ｉ０に対する割合を示した図である。
例えば、（Ａ１、Ｂ１、Ｃ１、Ｄ１）＝（Ｈ、Ｈ、Ｈ、Ｈ）の場合の合成インピーダンスをＲ０とすれば、図２に示すように、（Ａ１、Ｂ１、Ｃ１、Ｄ１）の組合せによる合成インピーダンスは小さい方から順番に、Ｒ０、Ｒ０×（１５／１４）、Ｒ０×（１５／１３）、Ｒ０×（１５／１２）、Ｒ０×（１５／１１）、Ｒ０×（１５／１０）、Ｒ０×（１５／９）、Ｒ０×（１５／８）、Ｒ０×（１５／７）、Ｒ０×（１５／６）、Ｒ０×３、Ｒ０×（１５／４）、Ｒ０×５、Ｒ０×（１５／２）、Ｒ０×１５、ＨｉＺ（ハイインピーダンス）の１６通りの値となる。
【００３９】
以上の様に、外部端子ＩＮＰと接地の間のインピーダンスが、被測定信号Ａ１、Ｂ１、Ｃ１，Ｄ１の論理レベルの組合せにより変わるので、第１のテスト動作モードにおいて外部端子ＩＮＰに電流源、例えばテスタの電流源に接続し、一定電圧を加え電流を測定することで、１６種類の測定電流値を取得できる。例えば、（Ａ１、Ｂ１、Ｃ１、Ｄ１）＝（Ｈ、Ｌ、Ｌ、Ｌ）の場合に流れる電流値を基準電流値Ｉ０とすると、図２に示すように、（Ａ１、Ｂ１、Ｃ１、Ｄ１）の組合せにより、１６種類の測定電流値は、上記インピーダンスの低い方から順番に、Ｉ０×１５、Ｉ０×１４、Ｉ０×１３、Ｉ０×１２、Ｉ０×１１、Ｉ０×１０、Ｉ０×９、Ｉ０×８、Ｉ０×７、Ｉ０×６、Ｉ０×５、Ｉ０×４、Ｉ０×３、Ｉ０×２、Ｉ０、０となる。
【００４０】
一方、第２のテストモードにおいては、上記例の様に、基準電流源２１を構成するトランジスタ定数を、電流源１１を構成するトランジスタ定数と同じ定数とする場合、基準電流源２１に、テスタの電流源を接続し、上記第１の動作モードと同じ電圧を加えた場合、測定電流値はＩ０となる。
このように、第２の動作モードを設けたのは次の理由からである。すなわち、第１のテスト動作モードにおいては、上述したように、被測定信号の論理レベルの組合せにより、１６種類の測定値のうち１つの測定値を取得できる。しかし、取得できる電流値は、テスト回路が搭載される半導体チップの製造ばらつき、例えばＮチャネル型ＭＯＳトランジスタの閾値電圧（Ｖｔ）の出来映えにより変わり得るものである。
【００４１】
例を挙げて説明すると、（Ａ１、Ｂ１、Ｃ１、Ｄ１）＝（Ｌ、Ｈ、Ｌ、Ｈ）の場合、測定電流はＩ０×１０となるが、Ｎチャネル型ＭＯＳトランジスタの閾値電圧が大きく出来上がり、ドレイン電流（Ｉｏｎ）が例えば５％下がった場合、測定電流はＩ０×９．５と、低い値へずれる。これでは、（Ｈ、Ｌ、Ｌ、Ｈ）の場合に流れるＩ０×９の測定電流値との区別をつけることが困難である。そのため、第２のテスト動作モードにより基準電流源２１が外部端子ＩＮＰに接続されたときの電流値Ｉ０を測定するものである。このようにすれば、第１及び第２のテストモードにより、被測定信号のＨレベル／Ｌレベルの組合せを誤差なく求めることができる。
【００４２】
具体的には、第１の動作モードによる電流測定値（Ｉ１とする）を第２の動作モードによる電流測定値（Ｉ０）によって除することによって、すなわち（Ｉ１／Ｉ０）を求めることによって、図２に示すように（Ｉ１／Ｉ０）は、０〜１５の整数値にほぼ近い値をとり得る。上記例で言えば、（Ｉ１／Ｉ０）＝１０となることから、被測定信号の論理レベルの組合せが、（Ａ１、Ｂ１、Ｃ１、Ｄ１）＝（Ｌ、Ｈ、Ｌ、Ｈ）であることを、より容易に知ることが可能となる。
【００４３】
すなわち、第１及び第２のテストモードにより、２回の電流測定を行い、（Ｉ１／Ｉ０）を求めることで、製造ばらつきにより生じる測定電流値の誤差を軽減し、図２に示すように、被測定信号の論理レベルの組合せを知ることができる。
【００４４】
このように、本実施形態による半導体装置は、共通の１つの出力端子（外部端子ＩＮＰ）と、電源電圧または接地電圧のいずれか一方との間に設けられるとともに、複数の内部信号（被測定信号Ａ１、Ｂ１、Ｃ１、Ｄ１）が入力され、互いに電流駆動能力の異なる複数の電流源（電流源１１〜１４）からなる電流制御回路を備え、電流制御回路は、複数の内部信号の論理レベルを電流測定結果により判定する第１のテスト動作モードにおいて、電源電圧または接地電圧のいずれか一方と出力端子との間に、複数の内部信号の論理レベルの組合せに基づいて、複数の電流源の加算電流（０〜Ｉ０×１５）を流すことを特徴とする半導体装置である。
【００４５】
この発明によれば、共通の１つの出力端子（外部端子ＩＮＰ）により加算電流をモニターし、同時に複数の被測定信号の論理レベルを検出するため、評価すべき被テスト回路の増加に伴い、外部端子の数を増やす必要は生じず、チップサイズの増大を抑制できる。また、同時に複数の被測定信号の論理レベルを検出することができるので、評価時間を短縮することができる。
【００４６】
また、本発明によれば、外部端子から半導体チップの電源若しくは接地（上記実施例の説明においては接地）へ流れる電流値を測定する構成であり、被測定信号の論理レベルの組合せに基づいて、半導体チップから外部端子に出力電圧を出力する構成ではない。後者の構成をとる場合、上記例で説明すれば、被測定信号のＨレベル／Ｌレベルの組合せに応じて１６通りの出力電圧が外部端子に出力されるため、例えばテスタにおいてはコンパレータによる最大１５回の判定が必要となり、被測定信号の組合せを知るために要する測定時間が増大する。
【００４７】
また、半導体チップの動作電圧の低電圧化に伴い、出力電圧レベルも低下するので、コンパレータによる閾値電圧の設定間隔が狭くなり、１つの端子が受け持つ被測定信号の本数を増やすことができない。これに対し、本発明においては、外部端子ＩＮＰに流れる電流値でモニター結果（被測定信号の論理レベルの組合わせ）を取得できるので、テスタによる被測定信号に応じた回数の判定は不要となり、測定時間を短縮できる。また、低電圧化によっても、１つの外部端子が受け持つ被測定信号を減らす必要はなく、被測定信号の増大に外部端子の増加なく対応することが可能となる。
【００４８】
（第２実施形態）
次に、本発明の他の実施形態について説明する。
図３は、本発明の他の実施形態に係る半導体装置がテスト回路２００の構成図である。なお、図３において、図１と同様の構成については同一の符号を付し、説明を省略する。
図３におけるテスト回路が、図１におけるテスト回路と相違する点は、以下の点である。
【００４９】
すなわち、テスト信号ＴＥＳＴ１及びテスト信号ＴＥＳＴ２を発生するテスト信号発生回路５１が設けられている。また、テスト信号発生回路５１は、リセット端子Ｒを備える。
リセット端子Ｒは、入力初段回路３１ａと接続され、リセット信号が入力される構成としている。ここで、入力初段回路３１ａは、例えば、外部端子ＩＮＰを介してＬレベルの信号が入力されると、半導体チップの動作をリセットする機能を備えた回路である。
テスト回路２００は、上述した第１及び第２のテスト動作モードへ移行している間に、動作不具合が生じた場合、リセット信号が入力されることにより、テスト信号ＴＥＳＴ１またはテスト信号ＴＥＳＴ２をＬレベルへ変化させる。これにより半導体装置は、テスト動作モードを終了し、通常動作モードへ移行する。なお、上記動作不具合としては、例えば電流が外部端子ＩＮＰから流れ込んだことにより接地配線が浮き上がり、半導体チップ内のいずれかの回路ブロックに不具合が生じ、信号伝達がかかる回路ブロックにおいて途絶え、以降の信号が伝達せず、テスト動作モードのリセットができなくなり通常動作モードへ移行することが不可能となる不具合等が考えられる。
【００５０】
以上説明した実施形態では基準電流源２１を設ける構成としたが、基準電流源２１はＴＥＳＴ１が入力される電流源１１により代用できる。例えば、Ｎチャネル型ＭＯＳトランジスタＭｎ１１ａに入力されるセレクタ回路４１からの出力をテスト信号ＴＥＳＴ２とし、その他のセレクタ回路４２〜４４からの出力をＬレベルになるように制御すればよい。すなわち、上記実施形態の説明において、セレクタ回路４１〜４４それぞれに入力される被測定信号をＡｉ、Ｂｉ、Ｃｉ、Ｄｉ（ｉ＝１〜４）とした。セレクタ回路４１〜４４に、更に、テスト信号ＴＥＳＴ２、ＧＮＤ、ＧＮＤ、ＧＮＤ（ＧＮＤは接地電圧）の信号を入力される構成とし、第２のテスト動作モードにおいては、テスト信号ＴＥＳＴ１もＨレベルとすることで、電流源１１の電流値を測定し、これを上記基準電流Ｉ０としてもよい。すなわち、基準電流源２１を設けず、電流源１１で代用することができる。
【００５１】
また、実施形態では、セレクタ回路４１〜４４それぞれにおいて、４つの信号が入力される構成としたが、この数に限られるものではなく、いくつあってもよい。また、実施形態では、電流源を４台で構成したが、勿論この数に限定されるものではなく、いくつあってもよい。例えば、電流源１１の１６倍の駆動能力（インピーダンスは１／１６倍）の電流源を追加し、合計５台の構成としてもよい。この場合、被測定信号のＨレベル／Ｌレベルの組合せは３２通りとなる。また、被測定信号の論理レベルの組合せに応じて、電流制御回路の外部端子と接地または電源との間の合成インピーダンスも３２種類となるので、電流測定において３２通りの電流値のいずれか１つを取得できる。
【００５２】
また、実施形態では、電流源１１〜１４及び基準電流源２１をＮチャネル型ＭＯＳトランジスタで構成したが、Ｐチャネル型ＭＯＳトランジスタで構成してもよい。また、その際、セレクタ回路４１〜４４は被測定信号を論理反転し、出力する構成としてもよい。この場合、上記実施形態における説明と同じ被測定信号の論理レベルの組合せにより、テスト回路１００、２００の電源電圧から外部端子ＩＮＰへ電流が流れる。そして、外部端子ＩＮＰで加算電流をモニターすることで、被測定信号の論理レベルの組合せを割り出すことができる。
【００５３】
また、実施形態ではメモリ装置で開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ロジック、ＣＰＵ、ＭＣＵ、ＤＳＰ装置等であっても良い。更に、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、本発明の構成要素の一部にＦＥＴ以外のトランジスタ（例えばバイポーラ型トランジスタ）を用いることもできる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組合せ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【符号の説明】
【００５４】
１００，２００…テスト回路、１１，１２，１３，１４…電流源、２１…基準電流源、３１，３１ａ…入力初段回路、３５…ＯＲ回路、４１，４２，４３，４４…セレクタ回路、ＩＮＰ…外部端子、ＴＥＳＴ１，ＴＥＳＴ２…テスト信号、Ｍｎ１１ａ，Ｍｎ１１ｂ，Ｍｎ１２ａ，Ｍｎ１２ｂ，Ｍｎ１３ａ，Ｍｎ１３ｂ，Ｍｎ１４ａ，Ｍｎ１４ｂ，Ｍｎ２１ａ，Ｍｎ２１ｂ，Ｍｎ３１…Ｎチャネル型ＭＯＳトランジスタ、５１…テスト信号発生回路、Ａ１，Ａｉ，Ａ２，Ａ３，Ａ４，Ｂ１，Ｃ１，Ｄ１…被測定信号、
【図１】
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【図２】
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【図３】
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