(57)【要約】【課題】同時点灯する複数の発光サイリスタのゲート間に流れる回り込み電流を略ゼロにして、発光出力の変動を防止する。【解決手段】多数の発光サイリスタが配列され、これらが複数の組（例えば、偶数と奇数の組）に分けられ、各組の発光サイリスタ列が、複数のドライバ１８１により、各組毎に時分割に駆動されるプリントヘッドにおいて、同一組に属する発光サイリスタ列における各発光サイリスタのゲートを、複数の発光サイリスタのゲート間を電気的に分離するための分離回路としての個別のバッファ（例えば、１６３）を介して、共通配線ＧＬにそれぞれ接続して共通に駆動する構成になっている。そのため、同時点灯する発光サイリスタのゲート間に流れる回り込み電流を略ゼロにすることができる。これにより、回り込み電流が流れることで生じる発光出力の変動を防止できる。【選択図】図１
2011233590.tif 000002
【特許請求の範囲】
【請求項１】
各々、電源と接続される第１端子と、前記第１端子との間に駆動電流を流すための第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子とを有し、前記第１端子同士が共通接続された複数の３端子発光素子が、複数の組に分けられ、前記各組における前記複数の３端子発光素子を前記各組毎に時分割に駆動する駆動装置であって、
前記各３端子発光素子の前記第２端子に対して前記駆動電流をそれぞれ供給する複数の駆動回路と、
前記各組における前記複数の３端子発光素子の前記制御端子を共通接続する共通配線と、
各々、前記共通配線に接続される第３端子と前記各３端子発光素子の前記制御端子に接続される第４端子とを有し、前記第３端子又は前記第４端子にそれぞれ入力される信号のレベルをシフトして前記第４端子又は前記第３端子からそれぞれ出力する複数の分離回路と、
を有することを特徴とする駆動装置。
【請求項２】
前記電源は、グランドであることを特徴とする請求項１記載の駆動装置。
【請求項３】
前記分離回路は、前記第３端子及び前記第４端子間に印加される印加電圧の絶対値が所定電圧以上となると、前記印加電圧の極性に応じた向きの電流を生じる特性を有することを特徴とする請求項１又は２記載の駆動装置。
【請求項４】
前記分離回路は、
ダイオード接続された第１トランジスタとダイオード接続された第２トランジスタとを有し、前記第１トランジスタ及び前記第２トランジスタが前記第３端子と前記第４端子との間に逆並列状態に接続されていることを特徴とする請求項３記載の駆動装置。
【請求項５】
前記分離回路は、
第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタ及び前記第２トランジスタが前記第３端子と前記第４端子との間に接続されたバッファ回路により構成されていることを特徴とする請求項３記載の駆動装置。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタは、バイポーラトランジスタであることを特徴とする請求項４又は５記載の駆動装置。
【請求項７】
前記３端子発光素子は、発光サイリスタであることを特徴とする請求項１〜６のいずれか１項に記載の駆動装置。
【請求項８】
複数の前記３端子発光素子と、
請求項１〜７のいずれか１項に記載の駆動装置と、
を備えたことを特徴とするプリントヘッド。
【請求項９】
請求項８記載のプリントヘッドを備え、
前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被駆動素子である３端子発光素子（例えば、発光素子である発光サイリスタ等）が複数配列された発光素子アレイを選択的に、且つサイクル毎に時分割駆動を行う駆動装置と、この駆動装置を有するプリントヘッドと、このプリントヘッドを有する電子写真プリンタ等の画像形成装置とに関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１に記載されているように、画像形成装置（例えば、電子写真プロセスを用いた電子写真プリンタ）における露光装置に用いられるプリントヘッドにおいては、多数の発光サイリスタを配列して発光素子アレイを構成している。多数の発光サイリスタは、ゲートが共通配線にそれぞれ接続され、そのアノードとゲート同士が並列に接続され、駆動回路により、そのアノード・カソード間に駆動電流を流すか否かにより、発光／非発光状態を切り替えて、点灯させる発光サイリスタを時分割に切り替える構成になっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−１９４９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のプリントヘッドにおいては、発光サイリスタの総数が数千個に及び、同時に点灯する発光サイリスタも多数に及ぶため、同時に点灯する発光サイリスタのゲート間に回り込み電流を生じ、それによって発光サイリスタのアノード・カソード間に流れる駆動電流に増減を生じ、発光出力が変動してしまう。その結果、前記プリントヘッドを用いた画像形成装置では、印刷濃度にむらを生じてしまい、十分な印刷品位を得ることができないという課題があった。
【課題を解決するための手段】
【０００５】
本発明の駆動装置は、各々、電源と接続される第１端子と、前記第１端子との間に駆動電流を流すための第２端子と、前記第１端子及び前記第２端子間の導通状態を制御する制御端子とを有し、前記第１端子同士が共通接続された複数の３端子発光素子が、複数の組に分けられ、前記各組における前記複数の３端子発光素子を前記各組毎に時分割に駆動する駆動装置であって、前記各３端子発光素子の前記第２端子に対して前記駆動電流をそれぞれ供給する複数の駆動回路と、前記各組における前記複数の３端子発光素子の前記制御端子を共通接続する共通配線と、複数の分離回路とを有することを特徴とする。
【０００６】
前記複数の分離回路は、各々、前記共通配線に接続される第３端子と前記各３端子発光素子の前記制御端子に接続される第４端子とを有し、前記第３端子又は前記第４端子にそれぞれ入力される信号のレベルをシフトして前記第４端子又は前記第３端子からそれぞれ出力する回路である。
【０００７】
本発明のプリントヘッドは、複数の３端子発光素子（例えば、発光サイリスタ）と、前記発明の駆動装置とを備えたことを特徴とする。
【０００８】
本発明の画像形成装置は、前記発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。
【発明の効果】
【０００９】
本発明の駆動装置及びプリントヘッドによれば、複数の３端子発光素子の制御端子間に電気的な分離手段としての分離回路を設けたので、同時点灯する３端子発光素子の制御端子間に流れる回り込み電流を略ゼロにすることができる。これにより、回り込み電流が流れることで生じる発光出力の変動を未然に防止できる。
【００１０】
本発明の画像形成装置によれば、前記発光出力の変動を防止できるので、プリントヘッドに起因する印刷濃度むらを解消して、印刷品位に優れた画像形成装置を実現できる。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明の実施例１における図６中のドライバＩＣ１００の詳細な構成を示すブロック図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図６】図６は図５中のプリントヘッド１３の回路構成を示すブロック図である。
【図７】図７は図６中の発光サイリスタ２１０を示す構成図である。
【図８】図８は図１中のメモリ回路１５１の構成を示す回路図である。
【図９】図９は図１中のマルチプレクサ１６１の構成を示す回路図である。
【図１０】図１０は図１中のドライバ１８１の構成を示す回路図である。
【図１１】図１１は図１中の制御回路１４１の構成を示す回路図である。
【図１２】図１２は図１中の制御回路１４２の構成を示す回路図である。
【図１３】図１３は図１中の制御電圧発生回路１７０の構成を示す回路図である。
【図１４】図１４は図１中の個別のバッファ１６３の構造を示す模式図であり、
【図１５】図１５は図６のプリントヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を概略的に示すタイミングチャートである。
【図１６】図１６は図６のプリントヘッド１３を用いて印刷を行う場合の動作を示すタイミングチャートである。
【図１７】図１７は図１５のＡ部とＢ部の詳細を示すタイミングチャートである。
【図１８】図１８は図１５のＣ部とＤ部の詳細を示すタイミングチャートである。
【図１９】図１９は図１５のＥ部とＦ部の詳細を示すタイミングチャートである。
【図２０】図２０は図１５のＧ部とＨ部の詳細を示すタイミングチャートである。
【図２１−１】図２１−１は図７に示す発光サイリスタ２１０のターンオン過程を示す動作説明図である。
【図２１−２】図２１−２は本実施例１に対する比較例を示す動作説明図である。
【図２１−３】図２１−３は図７に示す複数の発光サイリスタ２１０が同時に点灯した場合の挙動を示す動作説明図である。
【図２２】図２２は本発明の実施例２における個別のバッファの構造を示す模式図である。
【図２３−１】図２３−１は図７に示す発光サイリスタ２１０のターンオン過程を示す動作説明図である。
【図２３−２】図２３−２は図７に示す複数の発光サイリスタ２１０が同時に点灯した場合の挙動を示す動作説明図である。
【図２４】図２４は本発明の実施例２における個別のバッファの変形例１を示す模式図である。
【図２５】図２５は本発明の実施例２における個別のバッファの変形例２を示す模式図である。
【図２６】図２６は本発明の実施例２における個別のバッファの変形例３を示す模式図である。
【発明を実施するための形態】
【００１２】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００１４】
この画像形成装置１は、被駆動素子（例えば、発光素子としての３端子発光素子である発光サイリスタ）を用いた３端子発光素子アレイとしての発光素子アレイを有する露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００１５】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００１６】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００１７】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
【００１８】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００１９】
このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００２０】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００２１】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２２】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント基板１３ｂと、このプリント基板１３ｂ上に接着剤等で固定され、シフトレジスタ等が集積された複数の駆動装置（例えば、ドライバ集積回路、以下「ドライバＩＣ」という。）１００と、この各ドライバＩＣ１００上に接着剤等で固定された複数のチップ状の発光素子列（例えば、発光サイリスタ列）からなる発光素子アレイ２００とにより構成されている。各発光素子アレイ２００と各ドライバＩＣ１００とは、図示しない薄膜配線等により電気的に接続され、更に、各ドライバＩＣ１００中の複数の端子とプリント基板１３ｂ上の図示しない配線パッドとが、ボンディングワイヤ１３ｇにより電気的に接続されている。
【００２３】
複数の発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｃが配置され、このロッドレンズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント基板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。
【００２４】
（プリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００２５】
このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。
【００２６】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、図示しない画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００２７】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成となっている。
【００２８】
用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。
【００２９】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０として各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられた発光サイリスタを複数個線状に配列したものである。
【００３０】
印刷制御部４０は、１ライン分のビデオ信号ＳＧ２を受信すると、各プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を各プリントヘッド１３内に保持させる。又、印刷制御部４０は、画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各プリントヘッド１３に保持した印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。
【００３１】
なお、印刷制御部４０から各プリントヘッド１３に送信されるクロック信号（以下単に「クロック」という。）ＨＤ−ＣＬＫ、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）、及び駆動オン／オフ指令信号（例えば、ストローブ信号）ＨＤ−ＳＴＢ−Ｎの内、クロックＨＤ−ＣＬＫは、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０をプリントヘッド１３へ送信するための信号である。
【００３２】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１３からの発光は、負電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。
【００３３】
その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。
【００３４】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００３５】
（プリントヘッドの回路構成）
図６は、図５中のプリントヘッド１３の回路構成を示すブロック図である。
【００３６】
このプリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。発光サイリスタ２１０（＝２１０−１〜２１０−１９２，・・・）の総数は４９９２ドットであり、これを構成するために２６個の発光素子アレイ２００（＝２００−１，２００−２，・・・）が配列されている。各発光素子アレイ２００は、各々１９２個の発光サイリスタ２１０（＝２１０−１〜２１０−１９２）を有し、各発光素子アレイ２００内の各発光サイリスタ２１０において、第１端子（例えば、カソード）は電源（例えば、グランドＧＮＤ）に共通接続され、隣接して配置される２つの発光サイリスタ２１０−１，２１０−２，・・・の第２端子（例えば、アノード）同士が接続されており、奇数（ＯＤＤ）番目の発光サイリスタ２１０−１，・・・と偶数（ＥＶＥＮ）番目の発光サイリスタ２１０−２，・・・とは時分割に駆動される。
【００３７】
２６個の各発光素子アレイ２００に対応して、駆動装置としての２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）が配列されている。これらの２６個の各ドライバＩＣ１００は、同一の回路により構成され、隣接するドライバＩＣ１００−１，１００−２，・・・がカスケード接続（縦続接続）されている。
【００３８】
各ドライバＩＣ１００は、データ入力用のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子、ＬＯＡＤ端子、ＣＬＫ端子、ＶＲＥＦ端子、ＳＴＢ端子、ＶＤＤ端子、ＧＮＤ端子、ＨＳＹＮＣ端子、データ出力用のＤＡＴＡＯ３〜ＤＡＴＡＯ０端子、アノード駆動用のＤＯ９６〜ＤＯ１端子、及び各ＤＯ９６〜ＤＯ１端子の近傍に配置されたゲート駆動用のＧ２，Ｇ１端子を有している。
【００３９】
例えば、アノード駆動用のＤＯ９６端子とこの近傍に配置されたゲート駆動用のＧ２，Ｇ１端子において、ＤＯ９６端子には、隣接して配置される奇数番目の発光サイリスタ２１０−１９１及び偶数番目の発光サイリスタ２１０−１９２のアノードが共通に接続され、Ｇ２端子には、偶数番目の発光サイリスタ２１０−１９２の第３端子（例えば、ゲート）が接続され、更に、Ｇ１端子には、奇数番目の発光サイリスタ２１０−１９１のゲートが接続され、それらの発光サイリスタ２１０−１９２，２１０−１９１のカソードがグランドＧＮＤに共通に接続されている。同様に、他のＤＯ９５〜ＤＯ１端子とこの各端子の近傍に配置されたＧ２，Ｇ１端子とには、他の発光サイリスタ２１０が接続されている。
【００４０】
なお、本実施例１に対応する参考例では、各ドライバＩＣ１００毎に共通のゲート駆動用のＧ２，Ｇ１端子が設けられ、この共通のＧ２端子が偶数番目の発光サイリスタ２１０−２〜２１０−１９２の各ゲートに共通に接続され、共通のＧ１端子が奇数番目の発光サイリスタ２１０−１〜２１０−１９１の各ゲートに共通に接続されている。
【００４１】
次に、図６のプリントヘッド１３の動作を説明する。
図６に示す構成においては、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は４本であり、隣接する発光サイリスタ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロックＨＤ−ＣＬＫ毎に同時に送出する構成になっている。このため、図５の印刷制御部４０から出力される印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、クロックＨＤ−ＣＬＫと共にドライバＩＣ１００−１に入力され、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・が後述する各ドライバＩＣ１００内のフリッププロップ回路（以下「ＦＦ」という。）からなるシフトレジスタ中を順次転送される。
【００４２】
次に、ラッチ信号ＨＤ−ＬＯＡＤが全ドライバＩＣ１００（＝１００−１，・・・）に入力され、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・が後述する各ドライバＩＣ１００内の各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、ビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・とストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、各発光サイリスタ２１０の内、高レベル（以下「Ｈレベル」という。）であるドットデータのＤＯ１，ＤＯ２，・・・端子に対応するものが点灯される。
【００４３】
なお、全ドライバＩＣ１００には、電源電圧ＶＤＤ、グランドＧＮＤ電位、時分割駆動において奇数番目の発光サイリスタ駆動であるか偶数番目の発光サイリスタ駆動であるかの初期状態を設定するための主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、及び、発光サイリスタ駆動のための駆動電流値を指令するための基準電圧ＶＲＥＦがそれぞれ供給される。基準電圧ＶＲＥＦは、プリントヘッド１３内に設けられた図示しない基準電圧発生回路により発生される。
【００４４】
（発光サイリスタの構成）
図７（ａ）〜（ｄ）は、図６中の各発光サイリスタ２１０（＝２１０−１〜２１０−１９２）を示す構成図であり、同図（ａ）はシンボル図、同図（ｂ）は断面構造図、同図（ｃ）は他の形態の断面構造図、及び、同図（ｄ）は等価回路図である。
【００４５】
図７（ａ）に示すように、発光サイリスタ２１０は、第２端子としてのアノードＡ、第１端子としてのカソードＫ、及び制御端子としてのゲートＧの３つの端子を有している。
【００４６】
図７（ｂ）に示すように、発光サイリスタ２１０は、Ｎ型層２１１、Ｐ型層２１２、及びＮ型層２１３の３層構造からなり、Ｎ型層２１１にカソードＫ、Ｎ型層２１３にゲートＧ、及びＮ型層２１３内のＰ型不純物領域２１４にアノードＡがそれぞれ形成されている。
【００４７】
この３層構造からなる発光サイリスタ２０１は、例えば、ＧａＡｓウェハ基材を用い、ＭＯＣＶＤ（Metal  Organic-Chemical  Vaper  Deposition）法により、ＧａＡｓウェハ基材の上層に、以下のような処理により、所定の結晶をエピタキシャル成長させることで形成される。
【００４８】
先ず、ＧａＡｓウェハ基材の上に、図示しない所定の犠牲層やバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３とを順に積層させたＮＰＮの３層構造からなるウェハを形成する。次いで、最上層のＮ型層２１３の一部に、フォトリソグラフィ法を用いて選択的にＰ型不純物領域２１４を形成する。更に、ドライエッチング法により溝部を形成することで、素子分離を行う。又、前記エッチングの過程で発光サイリスタ２１０の最下層となるＮ型領域の一部を露出させ、このＮ型領域に金属配線を形成してカソードＫを形成する。それと同時に、Ｐ型不純物領域２１４とＮ型層２１３にも、それぞれアノードＡとゲートＧが形成される。
【００４９】
図７（ｃ）に示す別の形態の発光サイリスタ２１０は、Ｎ型層２１１、Ｐ型層２１２、Ｎ型層２１３、及びＰ型層２１５の４層構造からなり、Ｎ型層２１１にカソードＫ、Ｎ型層２１３にゲートＧ、及びＰ型層２１５にアノードＡがそれぞれ形成されている。
【００５０】
この４層構造からなる発光サイリスタ２１０は、例えば、ＧａＡｓウェハ基材を用い、ＭＯＣＶＤ法により、ＧａＡｓウェハ基材の上層に、以下のような処理により、所定の結晶をエピタキシャル成長させることで作成される。
【００５１】
先ず、ＧａＡｓ基材の上に、図示しない所定の犠牲層やバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１５を順に積層させたＰＮＰＮの４層構造のウェハを構成する。更に、ドライエッチング法を用いて溝部を形成することで素子分離を行う。又、前記エッチングの過程で発光サイリスタ２１０の最下層となるＮ型領域の一部を露出させ、この領域に金属配線を形成してカソードＫを形成する。同様に、最上層となるＰ型領域の一部を露出させ、この領域に金属配線を形成してアノードＡを形成する。それと同時に、Ｎ型層２１３にゲートＧが形成される。
【００５２】
図７（ｄ）には、図７（ｂ）、（ｃ）と対比させて描いた発光サイリスタ２１０の等価回路が示されている。
【００５３】
発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１とＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とからなり、ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＰＮＰＴＲ２２１のベースが発光サイリスタ２１０のゲートＧに対応しており、このゲートＧはＮＰＮＴＲ２２２のコレクタにも接続されている。又、ＰＮＰＴＲ２２１のコレクタはＮＰＮＴＲ２２２のベースと接続され、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している．
【００５４】
なお、図７に示した発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、他の半導体材料（例えば、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ等）を用いるものであっても良く、又はサファイヤ基板上に半導体材料（例えば、ＧａＮ、ＡｌＧａＮ等）を成膜したものであっても良い。
【００５５】
このような発光サイリスタ２１０（＝２１０−１，・・・）と図６中のドライバＩＣ１００（＝１００−１，・・・）とからなる複合チップは、例えば、次にようにして形成される。
【００５６】
前記発光サイリスタ２１０は、例えば、エピタキシヤルボンディング法を用いて、図６中のドライバＩＣ１００を配列したＩＣウエハと接着され、エッチング法により、不要箇所が除去されると共に、発光サイリスタ２１０の端子箇所が露出される。次いで、発光サイリスタ２１０の各端子予定箇所と、ドライバＩＣ１００の端子部とが、フォトリソグラフィ法により形成された薄膜配線を用いて接続される。その後、ダイシング法を用いて複数のチップに分離することで、発光サイリスタ２１０とドライバＩＣ１００とからなる複合チップが形成される。
【００５７】
（ドライバＩＣの全体構成）
図１は、本発明の実施例１における図６中のドライバＩＣ１００の詳細な回路構成を示すブロック図である。
【００５８】
このドライバＩＣ１００は、カスケード接続された複数のＦＦ１１１（＝ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５，ＦＦ１１１Ｂ１〜ＦＦ１１１Ｂ２５，ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５，ＦＦ１１１Ｄ１〜ＦＦ１１１Ｄ２５）からなるシフトレジスタ１１０を有している。シフトレジスタ１１０は、ＣＬＫ端子から入力されるクロックＨＤ−ＣＬＫに同期して、ＤＡＴＡＩ３〜ＤＡＴＡＩ０端子から入力される印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を取り込んでシフトする回路である。
【００５９】
ここで、ＦＦ１１１Ａ１〜ＦＦ１１１Ａ２５は、カスケード接続されており、ドライバＩＣ１００のＤＡＴＡＩ０端子はＦＦ１１１Ａｌのデータ入力用Ｄ端子に接続され、ＦＦ１１１Ａ２４とＦＦ１１１１Ａ２５のデータ出力用Ｑ端子はセレクタ（ＳＥＬ）１２０のデータ入力用端子Ａ０，Ｂ０に接続され、セレクタ１２０のデータ出力用Ｙ０端子がドライバ１Ｃ１００のデータ出力用ＤＡＴＡＯ０端子に接続されている。同様に、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃｌ〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５も、それぞれカスケード接続されており、ドライバＩＣ１００のデータ入力用ＤＡＴＡＩ１，ＤＡＴＡＩ２，ＤＡＴＡＩ３端子が、ＦＦ１１１Ｂ１、ＦＦ１１１Ｃ１、及びＦＦ１１１Ｄｌのデータ入力用Ｄ端子にそれぞれ接続されている。ＦＦ１１１Ｂ２４とＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ２４とＦＦ１１１Ｃ２５、ＦＦ１１１Ｄ２４とＦＦ１１１Ｄ２５のデータ出力用Ｑ端子も、セレクタ１２０のデータ入力用Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３端子にそれぞれ接続され、セレクタ１２０のデータ出力用Ｙ１，Ｙ２，Ｙ３端子が、ドライバＩＣ１００のデータ出力用ＤＡＴＡＯ１，ＤＡＴＡＯ２，ＤＡＴＡＯ３端子にそれぞれ接続されている。
【００６０】
これにより、ＦＦ１１１Ａｌ〜ＦＦ１１１Ａ２５、ＦＦ１１１Ｂｌ〜ＦＦ１１１Ｂ２５、ＦＦ１１１Ｃ１〜ＦＦ１１１Ｃ２５、及びＦＦ１１１Ｄｌ〜ＦＦ１１１Ｄ２５は、それぞれ２５段のシフトレジスタ１１０を構成しており、セレクタ１２０により、シフトレジスタ１１０のシフト段数を２４段と２５段とに切り替えることが可能な構成になっている。そのため、各ドライバＩＣ１００−１，・・・のデータ出力用ＤＡＴＡＯ０〜ＤＡＴＡＯ３端子は、次段のドライバ１Ｃ１００−２，・・・のデータ入力用ＤＡＴＡＩ０〜ＤＡＴＡＩ３端子にそれぞれ接続されることになる。従って、ドライバＩＣ１００−１〜１００−２６の全てで構成されるシフトレジスタ１１０，・・・は、図５の印刷制御部４０から初段のドライバ１Ｃ１００−１中の駆動回路としてのドライバ（ＤＲＶ）１８１−１に入力される印刷データＨＤ−ＤＡＴＡ３を、クロックＨＤ−ＣＬＫに同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成している。
【００６１】
シフトレジスタ１１０の出力側には、ラッチ回路部１３０及びメモリ回路部１５０の入力側が接続されている。ラッチ回路部１３０の出力側にはドライバ部１８０が接続され、メモリ回路部１５０の入力側に制御回路１４１が接続され、そのメモリ回路部１５０の出力側にマルチプレクサ部１６０が接続されている。マルチプレクサ部１６０の入力側には、制御回路１４２が接続されている。ドライバＩＣ１００のストローブ信号入力用ＳＴＢ端子には、プルアップ抵抗１４３及び論理反転用のインバータ１４４が接続され、更に、ドライバＩＣ１００のラッチ信号入力用ＬＯＡＤ端子に、信号反転用のインバータ１４５が接続されている。インバータ１４４，１４５の出力端子には、２入力の否定論理積回路（以下「ＮＡＮＤ回路」という。）１４６の入力端子が接続され、このＮＡＮＤ回路１４６から出力される駆動オン／オフ制御信号ＤＲＶＯＮ−Ｎの出力端子に、ドライバ部１８０の入力側が接続されている。ドライバ部１８０の入力側には、駆動量指令手段（例えば、制御電圧発生回路）１７０も接続されている。
【００６２】
ここで、ラッチ回路部１３０は、ラッチ信号入力用ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐ（但し、「−Ｐ」は正論理信号を意味する。）により、シフトレジスタ１１０の出力信号をラッチする回路であり、複数のラッチ回路１３１（＝１３１Ａ１，１３１Ｂ１，１３１Ｃ１，１３１Ｄ１〜１３１Ａ２４，１３１Ｂ２４，１３１Ｃ２４，１３１Ｄ２４）により構成されている。各ラッチ回路１３１は、データ入力用Ｄ端子、ラッチ信号入力用Ｇ端子、及び反転データ出力用ＱＮ端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。
【００６３】
メモリ回路部１５０は、制御回路１４１によりアクセス制御され、発光サイリスタ２１０の光量ばらつき補正のための補正データ（即ち、ドット補正データ）や各発光素子アレイ２００毎の光量補正データ（即ち、チップ補正データ）、もしくは各ドライバＩＣ１００毎の固有データを格納するものである。このメモリ回路部１５０は、複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）とメモリ回路１５２とにより構成されている。各メモリ回路１５１は、データ入力用Ｄ端子、信号入力用Ｗ０〜Ｗ３端子、信号入力用Ｅ１，Ｅ２端子、データ出力用ＥＶＮ端子、及びＯＤＤ端子をそれぞれ有している。更に、メモリ回路１５２は、データ入力用Ｄ端子、信号入力用Ｗ０〜Ｗ３端子、信号入力用Ｅ１端子、データ出力用Ｑ０〜Ｑ３端子を有している。このメモリ回路部１５０の出力側には、マルチプレクサ部１６０及び制御電圧発生回路１７０が接続されている。
【００６４】
メモリ回路部１５０を制御する制御回路１４１は、ラッチ信号入力用ＬＯＡＤ端子、ストローブ信号入力用ＳＴＢ端子、信号出力用Ｗ０〜Ｗ３端子、及びＥ１，Ｅ２端子を有し、前記補正データを複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）やメモリ回路１５２に対して書き込みする時の書き込み指令信号をＷ０〜Ｗ３端子、及びＥ１，Ｅ２端子から出力する回路である。
【００６５】
マルチプレクサ部１６０は、制御回路１４２により制御され、メモリ回路部１５０中の複数のメモリ回路１５１（＝１５１Ａ１，１５１Ｂ１，１５１Ｃ１，１５１Ｄ１〜１５１Ａ２４，１５１Ｂ２４，１５１Ｃ２４，１５１Ｄ２４）から出力されるドット補正データにおいて、隣接した発光サイリスタドットの内、奇数番目ドットの補正データと偶数番目ドットの補正データとを切り替えるものであり、複数のマルチプレサ１６１（＝１６１Ａ１，１６１Ｂ１，１６１Ｃ１，１６１Ｄ１〜１６１Ａ２４，１６１Ｂ２４，１６１Ｃ２４，１６１Ｄ２４）により構成されている。各マルチプレクサ１６１は、データ入力用ＥＶＮ端子、ＯＤＤ端子、信号入力用Ｓ１Ｎ，Ｓ２Ｎ端子、及びデータ出力用Ｑ０〜Ｑ３端子をそれぞれ有し、これらの出力側に、ドライバ部１８０が接続されている。
【００６６】
マルチプレクサ部１６０を制御する制御回路１４２は、主走査同期信号入力用ＨＳＹＮＣ端子、ラッチ信号入力用ＬＯＡＤ端子、及び信号出力用Ｓ１Ｎ，Ｓ２Ｎ端子を有し、マルチプレクサ部１６０に対し奇数番目ドットの補正データと偶数番目ドットの補正データとの切り替え指令信号をＳ１Ｎ，Ｓ２Ｎ端子から出力する回路である。Ｓ１Ｎ端子には、ゲート駆動用の共通のバッファ１６２−１と、共通配線ＧＬと、各ゲート間の電気的な分離を行う分離回路（例えば、レベルシフト機能を有する複数の個別のバッファ）１６３（＝１６３−１〜１６３−９６）とを介して、奇数番目の各発光サイリスタ２１０−１，２１０−３，・・・のゲート駆動用のＧ１端子がそれぞれ接続されている。更に、Ｓ２Ｎ端子にも、ゲート駆動用の共通のバッファ１６２−２と、共通配線ＧＬと、各ゲート間の電気的な分離を行う分離回路（例えば、レベルシフト機能を有する複数の個別のバッファ）１６４（＝１６４−１〜１６４−９６）とを介して、偶数番目の各発光サイリスタ２１０−２，２１０−４，・・・のゲート駆動用のＧ２端子がそれぞれ接続されている。ゲート駆動用の共通のバッファ１６２−１及び１６２−２は、同一の回路構成である。同様に、分離回路として個別のバッファ１６３（＝１６３−１〜１６３−９６）及び１６４（＝１６４−１〜１６４−９６）も、同一の回路構成である。
【００６７】
ドライバ部１８０の入力側に接続された制御電圧発生回路１７０は、データ入力用Ｓ０〜Ｓ３端子、基準電圧入力用ＶＲＥＦ端子、及び制御電圧出力用Ｖ端子を備え、例えば、図示しないレギュレータ回路等から発生された基準電圧ＶＲＥＦを入力し、発光サイリスタ駆動のための駆動量指令信号（例えば、制御電圧）ＶcontをＶ端子から発生してドライバ部１８０へ供給する機能を有している。この制御電圧発生回路１７０は、発光サイリスタ２１０の全点灯駆動時のように電源電圧ＶＤＤが一瞬降下するような状況においても、基準電圧ＶＲＥＦを所定値のままとでき、発光サイリスタ駆動電流の低下を発生させない構成になっている。
【００６８】
ドライバ部１８０は、ラッチ回路部１３０、ＮＡＮＤ回路１４６、マルチプレクサ部１６０、及び制御電圧発生回路１７０の出力信号に基づき、発光素子アレイ２００を駆動するための駆動電流を複数のアノード駆動用ＤＯ１〜ＤＯ９６端子から出力する回路であり、駆動回路としての複数のドライバ１８１（＝１８１−１〜１８１−９６）により構成されている。各ドライバ１８１は、データ入力用Ｑ０〜Ｑ３端子、Ｅ端子、信号入力用Ｓ端子、制御電圧入力用Ｖ端子、及び駆動電流出力用ＤＯ端子をそれぞれ有している。
【００６９】
このドライバ部１８０の各信号入力用Ｓ端子に共通接続されたＮＡＮＤ回路１４６には、ＳＴＢ端子に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ＬＯＡＤ端子に入力されるラッチ信号ＬＯＡＤ−Ｐとが、インバータ１４４，１４５を介して入力され、このＮＡＮＤ回路１４６から駆動オン／オフ制御信号ＤＲＶＯＮ−Ｎが出力されてドライバ部１８０に供給される構成になっている。
【００７０】
（図１中のメモリ回路）
図８は、図１中のメモリ回路１５１の構成を示す回路図である。
【００７１】
図８のメモリ回路１５１（例えば、１５１Ａ１）では、発光サイリスタ光量補正のためのドット補正データは４ビットであり、発光サイリスタ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとしている。
【００７２】
このメモリ回路１５１Ａ１には、隣接する２個（２ドット）のメモリセル回路３００−１，３００−２が示されている。左側のメモリセル回路３００−１は、奇数番目のドット（例えば、ドットＮｏ．１）の補正データを格納するものであり、右側のメモリセル回路３００−２は、偶数番目のドット（例えば、ドットＮｏ．２）の補正データを格納するためのものである。
【００７３】
メモリ回路１５１Ａ１は、シフトレジスタ１１０中のＦＦ１１１Ａ１のデータ出力用Ｑ端子から出力される補正データを入力するＤ端子と、制御手段である制御回路１４１の端子Ｅ１から出力される奇数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ１端子と、制御回路１４１のＥ２端子から出力される偶数番目ドットの側のデータ書き込みを許可する書き込みイネーブル信号を入力するＥ２端子と、制御回路１４１のＷ０〜Ｗ３端子から出力される書き込み制御信号を入力するＷ０〜Ｗ３端子と、奇数番目ドットに関する補正データを出力するＯＤＤ０〜ＯＤＤ３端子と、偶数番目ドットに関する補正データを出力するＥＶＮ０〜ＥＶＮ３端子とを有している。
【００７４】
補正データ入力用Ｄ端子には、入力された補正データを駆動するバッファ３０１が接続され、このバッファ３０１に、前記補正データの論理を反転して反転補正データを生成するインバータ３０２が接続されている。バッファ３０１の出力端子及びインバータ３０２の出力端子には、メモリセル回路３００−１，３００−２が接続されている。
【００７５】
メモリセル回路３００−１は、メモリ手段（例えば、メモリセル）３１１〜３１４と、バッファ３０１の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）３２１〜３２８と、インバータ３０２の出力データをメモリセル３１１〜３１４へ伝送するスイッチ手段（例えば、ＮＭＯＳ）３３１〜３３８とを有している。
【００７６】
メモリセル３１１は、リング状に直列接続された第１及び第２のインバータ３１１ａ，３１１ｂにより構成されている。同様に、メモリセル３１２は、リング状に直列接続されたインバータ３１２ａ，３１２ｂにより、メモリセル３１３は、リング状に直列接続されたインバータ３１３ａ，３１３ｂにより、メモリセル３１４は、リング状に直列接続されたインバータ３１４ａ，３１４ｂにより、それぞれ構成されている。各インバータ３１１ａ，３１１ｂ，３１２ａ，３１２ｂ，３１３ａ，３１３ｂ，３１４ａ，３１４ｂの電源端子は、電源電圧ＶＤＤ（例えば、一定の略５Ｖ）が印加されるＶＤＤ端子に接続されている。
【００７７】
ＮＭＯＳ３２１，３２３，３２５，３２７のゲートは、書き込みイネーブル信号入力用Ｅ１端子に共通に接続され、ＮＭＯＳ３２２，３２４，３２６，３２８のゲートは、書き込み制御信号入力用Ｗ０，Ｗ１，Ｗ２，Ｗ３端子にそれぞれ接続されている。バッファ３０１の出力端子には、ＮＭＯＳ３２１，３２２、補正データ出力用ＯＤＤ０端子及びメモリセル３１１の直列回路と、ＮＭＯＳ３２３，３２４、補正データ出力用ＯＤＤ１端子及びメモリセル３１２の直列回路と、ＮＭＯＳ３２５，３２６、補正データ出力用ＯＤＤ２端子及びメモリセル３１３の直列回路と、ＮＭＯＳ３２７，３２８、補正データ出力用ＯＤＤ３端子及びメモリセル３１４の直列回路とが、共通に接続されている。
【００７８】
ＮＭＯＳ３３１，３３３，３３５，３３７のゲートは、書き込み制御信号入力用Ｗ０，Ｗ１，Ｗ２，Ｗ３端子にそれぞれ接続され、ＮＭＯＳ３３２，３３４，３３６，３３８のゲートは、書き込みイネーブル信号入力用端子Ｅ１に共通に接続されている。インバータ３０２の出力端子には、ＮＭＯＳ３３２，３３１及びメモリセル３１１の直列回路と、ＮＭＯＳ３３４，３３３及びメモリセル３１２の直列回路と、ＮＭＯＳ３３６，３３５及びメモリセル３１３の直列回路と、ＮＭＯＳ３３８，３３７及びメモリセル３１４の直列回路とが、共通に接続されている。
【００７９】
メモリセル回路３００−２は、メモリセル回路３００−１の書き込みイネーブル信号入力用Ｅ１端子に代えて、書き込みイネーブル信号入力用Ｅ２端子に接続され、更に、メモリセル回路３００−１の補正データ出力用ＯＤＤ０〜ＯＤＤ３端子に代えて、補正データ出力用ＥＶＮ０〜ＥＶＮ３端子に接続されている他は、メモリセル回路３００−１と同様の構成である。
【００８０】
（図１中のマルチプレクサ）
図９は、図１中のマルチプレクサ１６１の構成を示す回路図である。
【００８１】
図９のマルチプレクサ１６１（例えば、１６１Ａ１）は、メモリ回路１５１Ａ１のＯＤＤ０〜ＯＤＤ３端子から出力される補正データＯＤＤ０〜ＯＤＤ３を入力するＯＤＤ０端子〜ＯＤＤ３端子と、メモリ回路１５１Ａ１のＥＶＮ０〜ＥＶＮ３端子から出力される補正データＥＶＮ０〜ＥＶＮ３を入力するＥＶＮ０〜ＥＶＮ３端子と、制御回路１４２のＳ１Ｎ端子及びＳ２Ｎ端子から出力される奇数ドットデータと偶数ドットデータとの切り替え指令信号Ｓ１Ｎ，Ｓ２Ｎを入力するＳ１Ｎ，Ｓ２Ｎ端子と、補正データＱ０〜Ｑ３を出力するＱ０〜Ｑ３端子と、入力データ切り替え用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３４１〜３４８とを有している。
【００８２】
ＰＭＯＳ３４１，３４３，３４５，３４７は、Ｓ１Ｎ端子から入力される切り替え指令信号Ｓ１Ｎによりゲート制御され、入力側のＯＤＤ０〜ＯＤＤ３端子と出力側のＱ０〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。更に、ＰＭＯＳ３４２，３４４，３４６，３４８は、Ｓ２Ｎ端子から入力される切り替え指令信号Ｓ２Ｎによりゲート制御され、入力側のＥＶＮ０〜ＥＶＮ３端子と出力側のＱ０〜Ｑ３端子との間をそれぞれオン／オフする構成になっている。
【００８３】
このようなマルチプレクサ１６１の構成において、スイッチ素子としてＰＭＯＳ３４１〜３４８を用いているのは次の理由によるものであって、動作上の支障を防止しつつ、使用される素子数を削減することが可能な構成となっている。
【００８４】
即ち、ＰＭＯＳ３４１をオンさせるために切り替え指令信号Ｓ１Ｎを低レベル（以下「Ｌレベル」という。）にする時、補正データＯＤＤ０がＨレベルであれば、この補正データＯＤＤ０のＨレベルと略等しい電圧の補正データＱ０が出力される。このようにＨレベルの伝達であれば、ＰＭＯＳ３４１をスイッチ素子として使用した場合でも何ら支障がない。
【００８５】
一方、補正データＯＤＤ０がＬレベル（≒０Ｖ）であったとすると、ＰＭＯＳ３４１の第２端子であるドレーンは、このＰＭＯＳ３４１の閾値電圧に近い電位にまで降下するものの、Ｌレベル（≒０Ｖ）にまで下がることはなく、Ｌレベルの伝達機能が完全ではない欠点を内在している。
【００８６】
このような欠点を解消するため、本実施例１に対する比較例による構成においては、例えば、ＰＭＯＳと並列にＮＭＯＳを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としている。この構成においては、伝達しようとする入力電圧と略等しい出力電圧を得ることができ、スイッチ手段が介在していることによる入力電圧と出力電圧の差は生じない。しかし、データ線１本当たりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図９の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点を内在している。
【００８７】
これに対し、本実施例１の図９の構成では、比較例のアナログスイッチを用いて構成した回路と比べて、半分の素子数で済むという利点を有しているものの、Ｌレベルの伝達機能が完全ではないという欠点を内在している。ところが、後述するように、マルチプレクサ１６１の出力側に接続される後段のドライバ１８１においては、Ｈレベルとして略電源電圧ＶＤＤと等しい入力電圧を要するのに対し、Ｌレベルとしては後述する制御電圧Ｖcontの電位にまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬレベル電位を必要としていない。そのため、図９に示すマルチプレクサ回路を用いることで、回路動作上の制約を回避しつつ、所要素子数を削減することができる。
【００８８】
（図１中のドライバ）
図１０は、図１中のドライバ１８１の構成を示す回路図である。
【００８９】
図１０のドライバ１８１（例えば、１８１−９３）は、ラッチ回路１３１Ａ１の反転出力用端子ＱＮから出力される負論理の印刷データを入力する端子Ｅと、ＮＡＮＤ回路１４６から出力される負論理の駆動オン／オフ制御信号ＤＲＶＯＮ−Ｎを入力するＳ端子と、マルチプレクサ１６１Ａ１のＱ０〜Ｑ３端子から出力される補正データＱ０〜Ｑ３を入力するＱ０端子〜Ｑ３端子と、制御電圧発生回路１７０のＶ端子から出力される制御電圧Ｖcontを入力するＶ端子と、電源電圧ＶＤＤが入力されるＶＤＤ端子と、図示しない薄膜配線により接続された発光サイリスタ２１０のアノードに対して駆動電流を供給するＤＯ端子（＝ＤＯ９３端子）とを有している。
【００９０】
Ｅ端子及びＳ端子は、２入力の否定論理和回路（以下「ＮＯＲ回路」という。）３５０の入力端子に接続されている。ＮＯＲ回路３５０は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖcontに保持されている。ＮＯＲ回路３５０の出力端子とＱ０〜Ｑ３端子とは、２入力ＮＡＮＤ回路３５１〜３５４の入力端子にそれぞれ接続されている。各ＮＡＮＤ回路３５１〜３５４は、電源端子がＶＤＤ端子に接続され、グランド端子がＶ端子に接続されて制御電圧Ｖcontに保持されている。更に、ＮＯＲ回路３５０の出力端子は、ＣＭＯＳインバータ３５５を構成するＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂの各ゲートに共通に接続されている。ＰＭＯＳ３５５ａ及びＮＭＯＳ３５５ｂは、ＶＤＤ端子とＶ端子との間に直列に接続されている。
【００９１】
ＮＡＮＤ回路３５１〜３５４の出力端子には、ＰＭＯＳ３５６〜３５９のゲートがそれぞれ接続され、更に、ＣＭＯＳインバータ３５５の出力端子に、ＰＭＯＳ３６０のゲートが接続されている。各ＰＭＯＳ３５６〜３６０の第１端子であるソース及び第２端子であるドレーンは、ＶＤＤ端子とＤＯ端子との間に並列に接続されている。ＰＭＯＳ３６０は、発光サイリスタ２１０のアノードに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ３５６〜３５９は、発光サイリスタ２１０の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
【００９２】
ここで、ＶＤＤ端子の電位と、Ｖ端子から入力される制御電圧Ｖcontの電位との電位差は、ＰＭＯＳ３５６〜３６０がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることで、ＰＭＯＳ３５６〜３６０のドレーン電流を調整することが可能となる。制御電圧Ｖcontを供給するための図１中の制御電圧発生回路１７０は、基準電圧ＶＲＥＦを受けて、ＰＭＯＳ３５６〜３６０等のドレーン電流が所定値となるように制御電圧Ｖcontを制御するために設けられている。
【００９３】
このように構成されるドライバ１８１−９３は、次のように動作する。
Ｅ端子に入力される印刷データがオン（＝Ｌレベル）であり、Ｓ端子に入力される駆動オン／オフ制御信号ＤＲＶＯＮ−Ｎがオン（＝Ｌレベル）の時、ＮＯＲ回路３５０の出力信号がＨレベルとなる。この時、Ｑ３〜Ｑ０端子の補正データＱ３〜Ｑ０に従い、ＮＡＮＤ回路３５１〜３５４の出力レベル、及びＣＭＯＳインバータ３５５の出力レベルが、電源電圧ＶＤＤあるいは制御電圧Ｖcontとなる。
【００９４】
主駆動用のＰＭＯＳ３６０は、Ｅ端子に入力される印刷データに従って駆動される。図８のメモリ回路１５１Ａ１には、発光サイリスタ２１０の各ドットの発光ばらつきを補正するための補正データＱ０〜Ｑ３が格納されているので、この補正データＱ０〜Ｑ３が、マルチプレクサ１６１Ａ１のＱ０〜Ｑ３端子から出力される。補助駆動用のＰＭＯＳ３５６〜３５９は、ＮＯＲ回路３５０の出力レベルがＨレベルである時に、マルチプレクサ１６１Ａ１のＱ０〜Ｑ３端子から出力される補正データＱ０〜Ｑ３に従って選択的に駆動される。
【００９５】
つまり、主駆動用のＰＭＯＳ３６０と共に、補正データＱ０〜Ｑ３に従って補助駆動用のＰＭＯＳ３５６〜３５９が選択的に駆動され、ＰＭＯＳ３６０のドレーン電流に対し、選択されたＰＭＯＳ３５６〜３５９の各ドレーン電流が加算された駆動電流が、ＤＯ９３端子から発光サイリスタ２１０のアノードに供給される。
【００９６】
ＰＭＯＳ３５６〜３５９が駆動されている時、ＮＡＮＤ回路３５１〜３５４の出力レベルはＬレベル（≒制御電圧Ｖcont）であるので、ＰＭＯＳ３５６〜３５９のゲート電圧は、略制御電圧Ｖcontに等しくなる。この時、ＰＭＯＳ３５５ａはオフ状態にあり、ＮＭＯＳ３５５ｂはオン状態にあって、ＰＭＯＳ３６０のゲート電圧もまた略制御電圧Ｖcontに等しくなる。そのため、ＰＭＯＳ３５６〜３６０のドレーン電流値を、制御電圧Ｖcontにより一括して調整することができる。この際、ＮＡＮＤ回路３５１〜３５４は、電源端子に電源電圧ＶＤＤ、及びグランド端子に制御電圧Ｖcontが印加されて動作しているので、その入力信号の電圧も電源電圧ＶＤＤと制御電圧Ｖcontに即したものであってよく、Ｌレベルは必ずしも０Ｖであることを必要としない。従って、図９に示す構成のマルチプレクサ１６１を用いても、支障なく動作させることができる。
【００９７】
（図１中の制御回路１４１）
図１１は、図１中の制御回路１４１の構成を示す回路図である。
【００９８】
この制御回路１４１は、正論理のラッチ信号ＬＯＡＤ−Ｐを入力するＬＯＡＤ端子と、図１中のインバータ１４４から出力される正論理のストローブ信号ＳＴＢ−Ｐを入力するＳＴＢ端子と、書き込み制御信号Ｗ０〜Ｗ３を図１中のメモリ回路部１５０へ出力するＷ０〜Ｗ３端子と、書き込みイネーブル信号Ｅ１，Ｅ２をメモリ回路部１５０へ出力するＥ１，Ｅ２端子と、ＦＦ３６１〜３６５と、２入力のＮＯＲ回路３６６と、２入力の論理積回路（以下「ＡＮＤ回路」という。）３６７，３６８と、３入力のＡＮＤ回路３７０〜３７３とを備えている。
【００９９】
各ＦＦ３６１，３６２は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、ＳＴＢ端子から入力されるストローブ信号ＳＴＢ−Ｐを入力するクロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子とを有している。各ＦＦ３６３〜３６５は、ＬＯＡＤ端子から入力されるラッチ信号ＬＯＡＤ−Ｐを入力する負論理リセット用Ｒ端子と、クロック入力用ＣＫ端子と、データ入力用Ｄ端子と、非反転データ出力用Ｑ端子と、反転データ出力用ＱＮ端子とを有している。
【０１００】
ＦＦ３６１，３６２のＱ端子は、ＮＯＲ回路３６６の入力端子と接続され、このＮＯＲ回路３６６の出力端子がＦＦ３６１のＤ端子に接続されている。ＦＦ３６１のＱ端子は、ＦＦ３６３のＣＫ端子に接続され、このＦＦ３６３のＱＮ端子がＤ端子に接続されている。ＦＦ３６３のＱ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６７の入力端子に接続され、このＡＮＤ回路３６７の出力端子がＥ１端子に接続されている。ＦＦ３６３のＱＮ端子とＬＯＡＤ端子とは、ＡＮＤ回路３６８の入力端子に接続され、このＡＮＤ回路３６８の出力端子がＥ２端子に接続されている。
【０１０１】
ＡＮＤ回路３６７の出力端子は、ＦＦ３６４，３６５のＣＫ端子に接続され、このＦＦ３６４，３６５のＲ端子が、ＬＯＡＤ端子に接続されている。ＦＦ３６４のＱＮ端子は、ＦＦ３６５のＤ端子に接続されている。ＦＦ３６４，３６５のＱ端子及びＱＮ端子とＦＦ３６２のＱ端子とには、ＡＮＤ回路３７０〜３７３の入力端子が接続され、このＡＮＤ回路３７０〜３７３の出力端子が、Ｗ０〜Ｗ３端子に接続されている。
【０１０２】
即ち、ＡＮＤ回路３７３の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続され、ＡＮＤ回路３７２の第１入力端子はＦＦ３６５のＱ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７１の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱ端子にそれぞれ接続され、ＡＮＤ回路３７０の第１入力端子はＦＦ３６５のＱＮ端子、及び第２入力端子はＦＦ３６４のＱＮ端子にそれぞれ接続されている。
【０１０３】
（図１中の制御回路１４２）
図１２は、図１中の制御回路１４２の構成を示す回路図である。
【０１０４】
この制御回路１４２は、ＦＦ３８１及びバッファ３８２，３８３を有している。ＦＦ３８１は、ＨＳＹＮＣ端子からの負論理の主走査同期信号ＨＳＹＮＣ−Ｎを入力する負論理のリセット用Ｒ端子と、ＬＯＡＤ端子からの正論理のラッチ信号ＬＯＡＤ−Ｐを入力するクロック入力用ＣＫ端子と、相互に接続されたデータ入力用Ｄ端子及び反転データ出力用ＱＮ端子と、非反転データ出力用Ｑ端子とを有し、これらのＱ端子及びＱＮ端子が、バッファ３８２，３８３を介して切り替え指令信号用Ｓ２Ｎ，Ｓ１Ｎ端子にそれぞれ接続されている。
【０１０５】
この制御回路１４２では、ＣＫ端子に入力されるラッチ信号ＬＯＡＤ−Ｐに同期して、Ｈ又はＬの切り替え指令信号Ｓ１Ｎ，Ｓ２ＮをＳ１Ｎ端子及びＳ２Ｎ端子から出力する構成になっている。
【０１０６】
（図１中の制御電圧発生回路）
図１３は、図１中の制御電圧発生回路１７０の構成を示す回路図である。
【０１０７】
この制御電圧発生回路１７０は、ドライバＩＣ１００毎に１回路ずつ設けられ、演算増幅器（以下「オペアンプ」という。）３９１と、ＰＭＯＳ３９２と、直列接続された分圧抵抗Ｒ００〜Ｒ１５からなる分圧回路３９３と、アナログ形のマルチプレクサ３９４とにより構成されている。
【０１０８】
オペアンプ３９１は、反転入力端子が基準電圧入力用ＶＲＥＦ端子に接続され、非反転入力端子がマルチプレクサ３９４の出力用Ｙ端子に接続され、出力端子がＰＭＯＳ３９２のゲート及び制御電圧出力用Ｖ端子に接続されている。ＰＭＯＳ３９２は、図１０中の各ＰＭＯＳ３５６〜３６０とゲート長が等しく、ソースがＶＤＤ端子に接続され、ゲートがオペアンプ３９１の出力端子及びＶ端子に接続され、ドレーンが分圧回路３９３を介してグランドＧＮＤに接続されている。
【０１０９】
マルチプレクサ３９４は、直列接続された分圧抵抗Ｒ１５〜Ｒ００における各接続点からのアナログ電圧が入力される１６個の入力用Ｐ０〜Ｐ１５端子と、アナログ電圧を出力する出力用Ｙ端子と、図１中のメモリ回路１５２の出力用Ｑ０〜Ｑ３端子から供給される論理信号Ｓ０〜Ｓ３が入力される４個の入力用Ｓ０〜Ｓ３端子とを有し、この４本の論理信号Ｓ０〜Ｓ３により設定される１６通りの信号論理の組み合わせによって、入力用Ｐ０〜Ｐ１５端子の内の何れか１つの端子を選択し、この端子に印加されるアナログ電圧をＹ端子からオペアンプ３９１の非反転入力端子へ出力する回路である。換言すれば、マルチプレクサ３９３における入力用Ｓ３〜Ｓ０端子の論理信号レベルによって、入力用Ｐ０〜Ｐ１５端子の内の何れか１つの端子が選択され、出力用Ｙ端子との間に電流経路が形成される。
【０１１０】
オペアンプ３９１と分圧抵抗Ｒ００〜Ｒ１５及びＰＭＯＳ３９２とで構成される回路により、フィードバック制御回路が構成され、オペアンプ３９１の非反転入力端子の電位が、略基準電圧ＶＲＥＦと等しくなるように制御される。このため、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、分圧抵抗Ｒ００〜Ｒ１５の内、マルチプレクサ３９４により選択される部位の合成抵抗値と、オペアンプ３９１に入力される基準電圧ＶＲＥＦとから決定されることになる。
【０１１１】
例えば、マルチプレクサ３９４の入力用Ｓ３〜Ｓ０端子の論理値が“１１１１”となっていて、補正状態の最大が指令されている時、マルチプレクサ３９４の入力用Ｐ１５端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ１５端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／Ｒ００
となる。
【０１１２】
一方、入力用Ｓ３〜Ｓ０端子の論理値が“０１１１”となっていて、補正状態の中間が指令されている時、マルチプレクサ３９４の入力用Ｐ７端子と出力用Ｙ端子とが導通状態になり、入力用Ｐ７端子の電圧が基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ０７＋Ｒ０８）
となる。
【０１１３】
更に、入力用Ｓ３〜Ｓ０端子の論理値が“００００”となっていて、補正状態の最小が指令されている時、マルチプレクサ３９４の入力用Ｐ０端子と出力用Ｙ端子とが導通状態となり、入力用Ｐ０端子の電圧が前記基準電圧ＶＲＥＦと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝ＶＲＥＦ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ１４＋Ｒ１５）
となる。
【０１１４】
このように、図１０中のＰＭＯＳ３５６〜３６０と図１３中のＰＭＯＳ３９２とは、ゲート長が相等しく構成され、これらＰＭＯＳが飽和領域で動作するように制御されているので、各ＰＭＯＳはカレントミラーの関係となり、ＰＭＯＳ３５６〜３６０がオン状態となる時、基準電圧ＶＲＥＦに比例するドレーン電流Ｉｒｅｆを生じる。この結果、マルチプレクサ３９４の入力用Ｓ３〜Ｓ０端子に与える論理値状態により、ドレーン電流Ｉｒｅｆを１６段階に調整することができ、図１０中のＰＭＯＳ３５６〜３６０のドレーン電流もまた１６段階に調整可能とすることができる。
【０１１５】
（図１中の個別のバッファ）
図１４（ａ）〜（ｄ）は、図１中の個別のバッファ１６３の構造を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の回路構成を示す図、同図（ｃ）は同図（ｂ）の回路をＩＣとして実現したときの概略の断面構造を示す図、及び、同図（ｄ）は同図（ｂ）、（ｃ）の電圧／電流特性を示す図である。
【０１１６】
図１４（ａ）に示すように、個別のバッファ１６３は、第３端子（例えば、入力側の第１端子）Ｔ１及び第４端子（出力側の第２端子）Ｔ２を有している。
【０１１７】
なお、図１中の他の個別のバッファ１６４は、バッファ１６３と同一の回路構成であるので、以下、バッファ１６３についてのみ説明する。
【０１１８】
図１４（ｂ）に示すように、個別のバッファ１６３は、例えば、第１トランジスタ（例えば、ＮＰＮＴＲ４０１と第２トランジスタ（例えば、ＮＰＮＴＲ）４０２とを有し、これらが入力側の第１端子Ｔ１と出力側の第２端子Ｔ２との間に逆並列状態に接続されている。即ち、ＮＰＮＴＲ４０１のコレクタ及びベースとＮＰＮＴＲ４０２のエミッタとは、第１端子Ｔ１に接続され、ＮＰＮＴＲ４０１のエミッタとＮＰＮＴＲ４０２のコレクタ及びベースとが、第２端子Ｔ２に接続されている。このバッファ１６３は、第１端子Ｔ１及び第２端子Ｔ２間に印加される印加電圧の絶対値が所定電圧以上となると、この印加電圧の極性に応じた向きの電流を生じる特性を有している。
【０１１９】
図１４（ｃ）に示すように、ＩＣ等が形成されているＰ型不純物を含んだＰ型基材４１０上の所定箇所には、Ｎ型不純物を注入してＮウェル領域４１１が形成されている。Ｎウェル領域４１１内には、Ｐ型不純物を注入してＰウェル領域４１２が形成され、更に、そのＰウェル領域４１２内に、Ｎ型不純物を拡散させてＮ型領域４１３が形成されている。
【０１２０】
なお、図１４（ｃ）においては図面を簡略化するために、ゲート酸化膜、コンタクトホール、保護膜であるパッシベーション膜等の図示を省略している。図示しない金属配線により、Ｎ型領域４１３がエミッタＥに、Ｐウェル領域４１２がベースＢに、Ｎウェル領域４１１がコレクタＣにそれぞれ接続され、ＮＰＮＴＲ４０１又は４０２が構成されている。
【０１２１】
図１４（ｄ）に示すバッファ１６３の電圧／電流特性図において、横軸は図１４  （ｂ）の第１端子Ｔ１と第２端子Ｔ２間に印加される電圧（Ｖ）、縦軸は第１端子Ｔ１と第２端子Ｔ２間に流れる電流（Ｉ）を示している。この特性図から明らかなように、第１端子Ｔ１と第２端子Ｔ２間に印加される電圧Ｖの絶対値が電圧Ｖｆを越えると、電流Ｉが流れる特性となっている。その電圧Ｖｆは、ＮＰＮＴＲ４０１，４０２のベース・エミッタ間の順電圧（即ち、ベース・エミッタ間電圧Ｖｅｂ）に等しく、図１４（ｃ）のバッファ１６３をシリコン基材を用いて形成した場合における電圧Ｖｆの典型例は、約０．６Ｖである。
【０１２２】
（プリントヘッドの全体の動作）
図１５は、本発明の実施例１における画像形成装置１の電源投入後に、図６のプリントヘッド１３に対して行われる補正データ転送処理と、その後に行われる印刷データ転送の様子を概略的に示すタイミングチャートである。
【０１２３】
補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号ＨＤ−ＬＯＡＤをＨレベルとする（Ｉ部）。
【０１２４】
次いで、奇数番目に属するドットについて１ドット当たり４ビットからなる補正データの内、ｂｉｔ３のものを印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０からクロックＨＤ−ＣＬＫに同期して入力して、図１のＦＦ１１１Ａ１〜ＦＦ１１１Ｄ２４で構成されるシフトレジスタ１１０中へシフト入力する。シフト入力が完了すると、Ａ部に示すように、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス入力され、図１１の制御回路１４１の動作が行われる。
【０１２５】
図１５中のＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５は、図１１中のＦＦ３６１，３６２，３６３，３６５，３６４の各出力端子であり、Ｅ１，Ｅ２は、ＡＮＤ回路３６７，３６８から出力される書き込みイネーブル信号であり、Ｗ３〜Ｗ０は、ＡＮＤ回路３７０〜３７３から出力される書き込み制御信号である。更に、ＳｌＮ，Ｓ２Ｎは、図１２中のバッファ３８２，３８３から出力される奇数ドットデータと偶数トッドデータとの切り替え指令信号である。
【０１２６】
図１５のＡ部において、ストローブ信号ＨＤ−ＳＴＢ−Ｎの１パルス目が入力されると、Ｊ部に示すように、Ｑ１端子の信号が発生し、次いでストローブ信号ＨＤ−ＳＴＢ−Ｎの２パルス目で、Ｋ部に示すように、Ｑ２端子の信号が発生する。又、Ｑ１端子の信号が立ち上がる毎にＱ３端子の信号が状態反転し、Ｌ部に示すように、Ｑ３端子の信号がＨレベルに遷移する。Ｑ３端子の信号の遷移に引き続き、書き込みイネーブル信号Ｅ１，Ｅ２が発生する。
【０１２７】
書き込みイネーブル信号Ｅ１の立ち上がりエッジに引き続き、Ｍ部に示すように、Ｑ４端子の信号が立ち上がり、書き込みイネーブル信号Ｅ１の次の立ち上がりで、Ｑ５端子の信号が立ち上がり、更に、書き込みイネーブル信号Ｅｌの次の立ち上がりで、Ｑ４端子の信号が立ち下がり、書き込みイネーブル信号Ｅｌの次の立ち上がりで、Ｑ５端子の信号が立ち下がる。
【０１２８】
書き込み制御信号Ｗ３〜Ｗ０は、Ｑ２端子の信号に引き続いて発生するものであるが、Ｏ部、Ｐ部に示すように、書き込み制御信号Ｗ３が２回に亘って出力され、次いで、各書き込み制御信号Ｗ２，Ｗｌ，Ｗ０においても、それぞれ２パルスずつ発生する。
【０１２９】
各書き込み制御信号Ｗ３〜Ｗ０のパルスが発生する毎に、図８のメモリ回路１５１にデータの書き込みが行われ、書き込み制御信号Ｗ３〜Ｗ０の１パルス目で、メモリセル回路３００−１内の奇数ドット用メモリセル３１１〜３１４へのデータ書き込みが行われ、２パルス目で、メモリセル回路３００−１内の偶数ドット用メモリセルへのデータ書き込みが行われる。
【０１３０】
前記１パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｏ部等）は、Ａ部、Ｃ部、Ｅ部、Ｇ部について入力されたストローブ信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものであり、前記２パルス目の書き込み制御信号Ｗ３〜Ｗ０（Ｐ部等）は、Ｂ部、Ｄ部、Ｆ部、Ｈ部について入力されたストローブ信号ＨＤ−ＳＴＢ−Ｎを基に発生されるものである。
【０１３１】
以上の過程を経て、補正データｂ３〜ｂ０（Ｏｄｄ＝ＯＤＤ３〜ＯＤＤ０，Ｅｖｅｎ＝ＥＶＮ３〜ＥＶＮ０）のｂｉｔ３〜ｂｉｔ０の全てのデータ書き込みが完了すると、Ｑ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤをＬレベルにして、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０の転送が可能な状態に遷移する。１ラインの印刷開始に際し、引き続くデータ転送が奇数ドットのものであることを示すため、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ｒ部）。
【０１３２】
次いで、Ｕ部で奇数ドットの印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が転送され、Ｓ部のラッチ信号ＨＤ−ＬＯＡＤのパルスにより、シフトレジスタ１１０にシフト入力された印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が、ラッチ部１３０にラッチされる。
【０１３３】
更に、Ｗ部に示すように、ストローブ信号ＨＤ−ＳＴＢ−ＮがＬレベルへと遷移して、発光サイリスタ２１０−１，２１０−２，・・・の発光駆動が行われる。印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０がオン状態であると、Ｗ部やＸ部のストローブ信号ＨＤ−ＳＴＢ−ＮがＬレベルとなる期間、発光サイリスタ２１０−１，２１０−２，・・・が発光駆動されることになる。
【０１３４】
同様にＶ部では、偶数ドットのデータ転送が行われ、このデータはＴ部のパルスによりラッチされる。なお、図１に示すように、制御回路１４２から出力される切り替え指令信号Ｓ１Ｎは、図１のバッファ１６２−１，１６３（＝１６３−１〜１６３−９６）を介してゲート駆動信号Ｇ１となり、奇数番目の発光サイリスタ２１０−１，２１０−３，・・・のゲートが駆動される。更に、制御回路１４２から出力される切り替え指令信号Ｓ２Ｎは、図１のバッファ１６２−２，１６４（＝１６４−１〜１６４−９６）を介してゲート駆動信号Ｇ２となり、偶数番目の発光サイリスタ２１０−２，２１０−４，・・・のゲートが駆動される。
【０１３５】
（プリントヘッドの印刷動作）
図１６は、図６のプリントヘッド１３を用いて印刷を行う場合の動作を示すタイミングチャートである。
【０１３６】
発光サイリスタ２１０の時分割駆動の開始に先立ち、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ａ部）。次いでＢ部において、奇数番目の発光サイリスタ２１０−１，２１０−３，・・・の駆動データ（０ｄｄ印刷データ）を転送するため、クロックＨＤ−ＣＬＫに同期して印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が入力される。なお、本プリントヘッド１３においては２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）がカスケードに接続され、各ドライバＩＣ１００毎に９６個の発光サイリスタ駆動用の端子ＤＯ１〜ＤＯ９６を備えており、１パルスのクロックＨＤ−ＣＬＫにより、４画素分の印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が一度に転送される。このため、一度のデータ転送に必要なクロックパルス数は、
９６／４＊２６＝２４＊２６＝６２４
である。
【０１３７】
Ｂ部において、１ラインデータのうち、奇数ドットのデータの転送が完了すると、Ｃ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤが入力され、ＦＦ１１１Ａ１，１１１Ｂ１，１１１Ｃ１，１１１Ｄ１〜１１１Ａ２５，１１１Ｂ２５，１１１Ｃ２５，１１１Ｄ２５で構成されるシフトレジスタ１１０を介して入力された印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、ラッチ回路部１３０にラッチされる。この時、発光サイリスタ２１０のゲート駆動信号Ｇ１がＬレベルとなり（Ｌ部）、ゲート駆動信号Ｇ２がＨレベルとされる（Ｎ部）。
【０１３８】
次いで、発光サイリスタ２１０の駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される（Ｄ部）。これにより、ドライバＩＣ１００（＝１００−１，１００−２，・・・）のＤ０１〜Ｄ０９６端子は、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０による指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｑ部）。この時、駆動される発光サイリスタ２１０は、Ｇ１端子がゲートに接続される奇数番目の発光サイリスタ２１０−１，２１０−３，・・・である。このため、ドライバＩＣ１００のＤＯ１端子から駆動電流が出力された場合、発光サイリスタ２１０−１のアノード・カソードを経てグランドＧＮＤへと至る電流経路が形成される。
【０１３９】
一方、発光サイリスタ２１０−２は、ゲートのレベルがＨレベルとなっていてオフ状態とされ、ドライバＩＣ１００のＤＯ１端子からの駆動電流が流れず、消灯状態のままとされる。この結果、発光サイリスタ２１０−１が発光して、図２中の感光体ドラム１１上の静電潜像を形成することで、印刷ドットを発生する。
【０１４０】
Ｆ部において、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨレベルとなると、ドライバＩＣ１００による駆動はオフ状態となって、発光サイリスタ２１０−１，２１０−２，・・・がすべて消灯される（Ｒ部）。
【０１４１】
更に、Ｅ部において、偶数番目の発光サイリスタ２１０−２，２１０−４，・・・の駆動データ（Ｅｖｅｎ印刷データ）を転送するために、クロックＨＤ−ＣＬＫに同期して印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が入力される。なお、本プリントヘッド１３においては、２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）がカスケードに接続され、各ＩＣドライバ１００毎に９６個の発光サイリスタ駆動用の端子ＤＯ１〜ＤＯ９６を備えており、１パルスのクロックＨＤ−ＣＬＫにより、４画素分の印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が一度に転送されるため、一度のデータ転送に必要なクロックパルス数は、
９６／４＊２６＝２４＊２６＝６２４
である。
【０１４２】
Ｅ部において、１ラインデータの内、偶数ドットのデータ（Ｅｖｅｎ印刷データ）の転送が完了すると、Ｇ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤが入力され、シフトレジスタ１１０を介して入力されたデータがラッチ回路部１３０にラッチされる。この時、発光サイリスタ２１０のゲート駆動信号Ｇ１がＨレベルとなり（Ｍ部）、ゲート駆動信号Ｇ２がＬレベルとされる（０部）。
【０１４３】
次いで、発光サイリスタ２１０の駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される（Ｈ部）。これにより、ドライバＩＣ１００（＝１００−１，１００−２，・・・）のＤＯ１〜ＤＯ９６端子は、印刷データＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０による指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｓ部）。この時駆動される発光サイリスタ２１０は、Ｇ２端子がゲートに接続される偶数番目の発光サイリスタ２１０−２，２１０−４，・・・である。このため、ドライバＩＣ１００のＤＯ１端子から駆動電流が出力された場合、発光サイリスタ２１０−２のアノード・カソードを経てグランドＧＮＤへと至る電流経路が形成されることになる。
【０１４４】
一方、発光サイリスタ２１０−１は、ゲートのレベルがＨレベルとなっていてオフ状態とされ、ドライバＩＣ１００のＤＯ１端子からの駆動電流が流れず、消灯状態のままとされる。この結果、発光サイリスタ２１０−２が発光して、図２中の感光体ドラム１１上の静電潜像を形成することで印刷ドットを発生する。
【０１４５】
Ｊ部において、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨレベルとなると、ドライバＩＣ１００による駆動はオフ状態となって、発光サイリスタ２１０−１，２１０−２，・・・がすべて消灯される（Ｔ部）。
【０１４６】
このように、発光サイリスタ列のうち、奇数番目の発光サイリスタ２１０−１，２１０−３，・・・と偶数番目の発光サイリスタ２１０−２，２１０−４，・・・とを順に時分割に駆動することで、１ライン分の発光サイリスタ２１０−１，２１０−２，・・・の駆動を行うことができる。
【０１４７】
（補正データ転送の詳細）
図１７〜図２０は、図１５のタイミングチャートにおいてドライバ１Ｃ１００（＝１００−１，１００−２，・・・）を１チップのみに簡略化した場合における補正データ転送の詳細波形を示すタイミングチャートである。
【０１４８】
ここで、図１７は図１５のＡ部とＢ部の詳細を示すタイミングチャート、図１８は図１５のＣ部とＤ部の詳細を示すタイミングチャート、図１９は図１５のＥ部とＦ部の詳細を示すタイミングチャート、更に、図２０は図１５のＧ部とＨ部の詳細を示すタイミングチャートである。
【０１４９】
図１５において、各ドライバ１Ｃ１００毎に設定されるチップ補正データｂ３〜ｂ０は、奇数ドット転送（例えば、Ａ部）と偶数ドット転送（例えば、Ｂ部）の内、いずれか１回について行えば十分である。
【０１５０】
このため、図１７〜図２０においては、Ａ部、Ｃ部、Ｅ部、Ｇ部の奇数ドットの補正データ転送時に、シフトレジスタ１１０の段数を１段多くなるように切り替えて、送出データ列の先頭位置にチップ補正データ（Ｃｈｉｐ−ｂ３，Ｃｈｉｐ−ｂ２，Ｃｈｉｐ−ｂ１，Ｃｈｉｐ−ｂ０等）を割り当てて送出するように工夫されている。
【０１５１】
（発光サイリスタの動作）
本実施例１における発光サイリスタ２１０（＝２１０−１〜２１０−９６）及びバッファ１６２−１，１６３（＝１６３−１〜１６３−９６）の動作（１）〜（３）を、以下説明する。
【０１５２】
（１）  実施例１の発光サイリスタ２１０のターンオン過程の説明
図２１−１（ａ）〜（ｃ）は、本実施例１の図７に示す発光サイリスタ２１０のターンオン過程を示す動作説明図であり、同図（ａ）、（ｂ）は図７の発光サイリスタ２１０（＝２１０−１〜２１０−９６）のゲートを駆動するための図１４のバッファ１６３（＝１６３−１〜１６３−９６）の動作を説明する要部の回路図、及び、同図（ｃ）は発光サイリスタ２１０のターンオン過程を示す動作波形図である。
【０１５３】
図２１−１（ａ）、（ｂ）には、共通のバッファ１６２−１、個別のバッファ１６３−１、及び発光サイリスタ２１０−１の要部が抜き出され、更に、個別のバッファ１６３−１の内部構成及び発光サイリスタ２１０−１の等価回路も示されている。
【０１５４】
図２１−１（ａ）、（ｂ）において、共通のバッファ６３−１は、ＮＰＮＴＲ４０１及び４０２により構成されている。発光サイリスタ２１０−１は、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。図２１−１（ａ）、（ｂ）中のＶｂｅ（＝Ｖｆ）はＮＰＮＴＲ４０１，４０２のベース・エミッタ間電圧、ＩｂはＰＮＰＴＲ２２１のベース電流、Ｉｇは発光サイリスタ２１０−１のゲート電流、Ｖｇは発光サイリスタ２１０−１のゲート電圧、Ｖａは発光サイリスタ２１０−１のアノード電圧、Ｉｋは発光サイリスタ２１０−１のカソード電流Ｉｋである。
【０１５５】
例えば、図２１−１（ａ）において、発光サイリスタ２１０−１のターンオン過程を説明するために、バッファ１６２−１の入力端子がＬレベルになっているとする。発光サイリスタ２１０−１を駆動するために、図６のドライバＩＣ１００中のＤＯ１端子からアノード電流Ｉａが出力される。この時、バッファ１６２−１の出力端子はＬレベルとなる。発光サイリスタ２１０−１のアノードに注入されたアノード電流Ｉａは、ＰＮＰＴＲ２２１のエミッタ・ベース間をベース電流Ｉｂとして流れ、更に、発光サイリスタ２１０−１のゲート電流Ｉｇとしてバッファ１６３−１内のＮＰＮＴＲ４０２のベース・エミッタ間を流れて、バッファ１６２−１の出力端子に流れ込むことになる
【０１５６】
バッファ１６２−１の出力端子はＬレベルであり、この電位はグランド電位と略等しい０Ｖであるので、発光サイリスタ２１０−１のゲート電圧Ｖｇは、ＮＰＮＴＲ４０１，４０２のベース・エミッタ間電圧Ｖｂｅと略等しいものとなる。
【０１５７】
図２１−１（ｂ）において、発光サイリスタ２１０−１のゲート電流１ｇは、内部のＰＮＰＴＲ２２１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることで、ＰＮＰＴＲ２２１がオン状態への移行を開始して、このＰＮＰＴＲ２２１のコレクタにはコレクタ電流を生じる。ＰＮＰＴＲ２２１のコレクタ電流は、ＮＰＮＴＲ２２２のベース電流となり、このＮＰＮＴＲ２２２をオン状態へと移行させる。ＰＮＰＴＲ２２２のオン状態への移行により生じたコレクタ電流は、ＰＮＰＴＲ２２１のベース電流Ｉｂを増強し、このＰＮＰＴＲ２２１のオン状態への移行を加速させることになる。
【０１５８】
一方、ＮＰＮトＴＲ２２２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧が低下して、ＮＰＮＴＲ４０２のベース・エミッタ間電圧Ｖｂｅよりも小さい電圧となる。この結果、発光サイリスタ２１０−１のゲートからバッファ１６３−１の第２端子Ｔ２側に流れるゲート電流１ｇは略ゼロとなって、発光サイリスタ２１０−１のカソードには、アノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタ２１０−１が完全にオン状態となる。
【０１５９】
図２１−１（ｃ）は、前記発光サイリスタ２１０−１のターンオン過程を説明する図で、あって、横軸にアノード電流１ａ、縦軸にアノード電圧Ｖａが示されている。
【０１６０】
発光サイリスタ２１０−１の消灯状態においてはアノード電流Ｉａが略ゼロであり、図２１−１（ｃ）の原点（０，０）の状態にある。発光サイリスタ２１０−１のターンオン開始に伴い、アノード駆動が行われると、図２１−１（ｃ）中の矢印で示したように、アノード電圧Ｖａが上昇して最大電圧Ｖｐに到達する。この最大電圧Ｖｐは、ＮＰＮＴＲ４０２のベース・エミッタ間電圧Ｖｂｅと、ＰＮＰＴＲ２２１のベース・エミッタ間電圧Ｖｂｅとの加算値に対応するものであり、最大電圧Ｖｐが順方向に印加されることで、ゲート電流Ｉｇ（＝ＰＮＰＴＲ２２１のベース電流Ｉｂ）を生じる。
【０１６１】
図２１−１（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタ２１０−１のオフ領域ＡＲ１とオン遷移領域ＡＲ２の境目に相当している。次いで、アノード電流１ａが増加するに伴い、アノード電圧Ｖａが低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイント（Ｉｖ，Ｖｖ）は、発光サイリスタ２１０−１のオン遷移領域ＡＲ２とオン領域ＡＲ３との境目に相当しており、この時のゲート電流Ｉｇは略ゼロにまで低下していて、実質的にバッファ１６３−１は発光サイリスタ２１０−１から切り離されたのと等価な状態にある。
【０１６２】
更にアノード電流Ｉａが増加するに伴い、アノード電圧Ｖａが増加していき、丸印を付して示すポイント（Ｉｌ，Ｖｌ）に到達する。このポイント（Ｉｌ，Ｖｌ）は、発光サイリスタ２１０−１における発光駆動の最終動作ポイントであり、ドライバＩＣ１００側から供給されるアノード電流Ｉａに応じた所定の発光パワーで発光駆動が行われる。
【０１６３】
図２１−１（ｃ）を用いて発光サイリスタ２１０−１のターンオン過程を説明したが、個別のバッファ１６３−１を設けることで、オン状態にある発光サイリスタ２１０−１からのゲート電流Ｉｇの流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができて、アノード電流Ｉａを調整することでそれに応じた発光パワーを得ることができる。このような動作は、バッファ１６２−１の出力端子と発光サイリスタ２１０−１のゲートとの間に個別のバッファ１６３−１を介在させたことによる効果である。
【０１６４】
仮に、通常のＣＭＯＳ回路で構成したバッファ１６２−１と発光サイリスタ２１０−１のゲートとを直結した場合には、バッファ１６２−１のＬレベル出力電位は略０Ｖにまで降下してしまうので、ＰＮＰＴＲ２２１のベース電流Ｉｂがバッファ１６２−１の出力端子側にゲート電流Ｉｇとして流れ続け、その分ＮＰＮＴＲ２２２のコレクタ電流Ｉｋが減少して、発光サイリスタ２１０−１のカソード電流Ｉｋも減少してしまう。この結果、発光サイリスタ２１０−１の発光出力が変動してしまって所望状態で動作させることができず、発光サイリスタ２１０を用いてプリントヘッド１３を実現することが困難になるといった不具合が生じる。
【０１６５】
これに対し、本実施例１によれば、ゲート駆動用の個別のバッファ１６３−１を設けているので、前記不具合が生じることが無くなり、印刷品位に優れた画像形成装置１を実現できる。
【０１６６】
（２）  比較例の同時オンの場合の動作
図２１−２（ａ）、（ｂ）は、本実施例１に対する比較例を示す動作説明図である。
【０１６７】
この図２１−２（ａ）においては、説明を簡略化するために、共通のバッファ１６２−１の出力端子には、２個の発光サイリスタ２１０−１，２１０−３のみが接続され、他の発光サイリスタの図示が省略されている。更に、図２１−２（ｂ）は、図２１−１（ａ）と対比させて描かれており、各発光サイリスタ２１０−１，２１０−３の内部等価回路が、実施例１と同様に、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。
【０１６８】
図２１−２（ａ）に示す比較例では、共通のバッファ１６２−１の出力端子が、共通配線ＧＬを介して、複数の発光サイリスタ２１０−１，２１０−３，・・・のゲートに接続されている。このような比較例の構成において、複数の発光サイリスタ２１０−１，２１０−３，・・・が同時に点灯した場合の挙動を説明する。
【０１６９】
図２１−２（ａ）において、発光サイリスタ２１０−１，２１０−３の同時オンの状況を示すために、ゲート駆動用のバッファ１６２−１の入力レベルをＬレベルとする。
【０１７０】
図２１−２（ｂ）において、バッファ１６２−１の出力レベルをＬレベルとさせて発光サイリスタ２１０−１，２１０−３をオンさせた後には、発光サイリスタ２１０−１，２１０−３のゲートからバッファ１６２−１の出力端子に向かって流れ込む電流を略ゼロとすることができるものと仮定して、共通配線ＧＬに接続されるバッファ１６２−１が破線にて描かれている。
【０１７１】
例えば、発光サイリスタ２１０−１がオンしており、このアノードからアノード電流Ｉａ１が流入しているとする。この時、アノード電流Ｉａ１は、Ｉ１，Ｉ２，Ｉ３の３つの電流成分の合計となる。即ち、電流Ｉ１は、図２１−２において実線矢印で示すように、発光サイリスタ２１０−１のアノードからＰＮＰＴＲ２２１のエミッタ・コレクタ間を通り、ＮＰＮＴＲ２２２のベース・エミッタ間を通してグランドＧＮＤに至る電流である。電流Ｉ２は、破線矢印で示すように、アノードからＰＮＰＴＲ２２１のエミッタ・ベース間を通り、ＮＰＮＴＲ２２２のコレクタ・エミッタ間を通してグランドＧＮＤに至る電流である。更に、電流Ｉ３は、一点鎖線で示すように、アノードからＰＮＰＴＲ２２１のエミッタ・ベース間を通り、共通配線ＧＬを介して他の発光サイリスタ２１０−３のゲートから流入して、この発光サイリスタ２１０−３内部のＮＰＮＴＲ２２２のコレクタ・エミッタ間を通してグランドＧＮＤに至る電流である。
【０１７２】
実施例１で設定される発光サイリスタ２１０−１，２１０−３においては、この発光は主としてＰＮＰＴＲ２２１に流れる電流によって生じる特性を備えており、前記電流Ｉ１〜Ｉ３毎の発光パワー（Ｐ）の成分（Ｐｉ１，Ｐｉ２，Ｐｉ３）への寄与の大きい順に表せば、
Ｐｉ１＞Ｐｉ２＞Ｐｉ３
となる。そのため、一点鎖線で示す電流Ｉ３が生じることにより、本来流すべき電流Ｉ１の成分が減少して、全体としての発光出力が減少してしまうことになる。このように、比較例の構成においては、同時に発光している発光サイリスタ２１０−１，２１０−３相互に共通配線ＧＬを介して回り込み電流Ｉ３を生じる。この回り込み電流Ｉ３の大きさは、発光サイリスタ２１０−１，２１０−３等のゲート・カソード間電圧のばらつき、駆動状態、共通配線ＧＬの微小な配線抵抗値等によって様々に変動してしまう。この結果、光量変動により、画像形成装置１における印刷濃度にむらを生じてしまい、印刷品位を著しく低下させていたのである。
【０１７３】
（３）  実施例１の同時オンの場合の動作
図２１−３（ａ）、（ｂ）は、本実施例１の図７に示す複数の発光サイリスタ２１０−１，２１０−３，・・・が同時に点灯した場合の挙動を示す動作説明図である。
【０１７４】
この図２１−３（ａ）においては、説明を簡略化するために、共通のバッファ１６２−１の出力端子に接続された共通配線ＧＬには、２個の個別のバッファ１６３−１，１６３−３の第１端子Ｔ１が接続され、このバッファ１６３−１，１６３−３の第２端子Ｔ２に、２個の発光サイリスタ２１０−１，２１０−３が接続され、他のバッファ及び発光サイリスタの図示が省略されている。共通のバッファ１６２−１は、発光サイリスタ２１０−１，２１０−３，・・・のオン制御に伴いその入力レベルがＬレベルとされるので、グランドＧＮＤに接続して示している。
【０１７５】
更に、図２１−３（ｂ）は、図２１−３（ａ）と対比させて描かれており、各個別のバッファ１６３−１，１６３−３の内部等価回路が、ＮＰＮＴＲ４０１，４０２により構成され、更に、各発光サイリスタ２１０−１，２１０−３の内部等価回路が、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。図２１−３（ｂ）中のＶｃｅ１は、発光サイリスタ２１０−１内のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、発光サイリスタ２１０−３内のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧である。
【０１７６】
なお、図２１−３（ｂ）は、複数の発光サイリスタ２１０−１，２１０−３が同時にオンしている状況を示しているが、図２１−１と同様に、本実施例１の構成を用いた個別のバッファ１６３−１，１６３−３においては、発光サイリスタ２１０−１，２１０−３のターンオン指令のために、そのバッファ１６３−１，１６３−３の第２端子Ｔ２をＬレベルにして発光サイリスタ２１０−１，２１０−３をオンさせた後には、この発光サイリスタ２１０−１，２１０−３のゲートから個別のバッファ１６３−１，１６３−３の第２端子Ｔ２に向かつて流れ込む電流を略ゼロにすることができる。このため、図２１−３（ｂ）においては、共通配線ＧＬに接続される共通のバッファ１６２−１の影響は除外して考えることができ、図２１−３（ｂ）においてはバッファ１６２−１を破線にて図示している。
【０１７７】
例えば、発光サイリスタ２１０−１がオンしており、そのアノードからアノード電流Ｉａ１が流入しているとする。この時、発光サイリスタ２１０−１におけるゲート電流Ｉｇの流れる経路として、図２１−３（ｂ）中の破線矢印で示す経路を考える。破線矢印のゲート電流Ｉｇが流れると仮定すると、このゲート電流Ｉｇは、発光サイリスタ２１０−１内のＰＮＰＴＲ２２１のエミッタ・ベース間を通り、個別のバッファ１６３−１中のＮＰＮＴＲ４０２のベース・エミッタ間を通り、ベース・エミッタ間電圧Ｖｂｅ分だけ電位降下した後、共通配線ＧＬを経由して、他の個別のバッファ１６３−３中のＮＰＮＴＲ４０１のベース・エミッタ間を通り、ベース・エミッタ間電圧Ｖｂｅ分だけ電位降下して、発光サイリスタ２１０−３内のＮＰＮＴＲ２２２のコレクタ・エミッタ間を経由してグランドＧＮＤに流出する。そのため、発光サイリスタ２１０−１のゲートからゲート電流Ｉｇの流出側に向かつて積算した電圧Ｖｇは、
Ｖｇ＝Ｖｂｅ＋Ｖｂｅ＋Ｖｃｅ３
となる。
【０１７８】
ところが、発光サイリスタ２１０−１中のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧Ｖｃｅ１は、前記電圧Ｖｇの計算値よりも小さいので、発光サイリスタ２１０−１内のＰＮＰＴＲ２２１のベースを流れたベース電流Ｉｂは、破線矢印の経路を通ることなく、ＮＰＮＴＲ２２２のコレクタ電流となって、発光サイリスタ２１０−１自身のカソード電流Ｉｋとして合流することになる。
【０１７９】
図１及び図６から明らかなように、同時に点灯する発光サイリスタ２１０−１，２１０−３，・・・において、そのゲートには個別のバッファ１６３−１，１６３−３，・・・が配備されており、前記発光サイリスタ２１０−１，２１０−３のゲート間を流れる電流成分は発生しないことになる。この結果、発光サイリスタ２１０−１，２１０−３に供給するアノード電流Ｉａ１，Ｉａ３は、全てこの発光サイリスタ２１０−１，２１０−３のアノード・カソード間を流れてカソード電流Ｉｋとなり、アノード電流Ｉａ１，Ｉａ３とカソード電流Ｉｋ，Ｉｋは等しいので、発光サイリスタ２１０−１，２１０−３の発光出力は、アノード電流Ｉａ１，Ｉａ３のみにより変化させることができて、このアノード電流Ｉａ１，Ｉａ３を調整することによってその発光パワーを任意に調整することができる。
【０１８０】
このように、本実施例１の構成においては、同時にオンしている発光サイリスタ２１０−１，２１０−３のゲート間には回りこみ電流を生じることはなく、そのアノード電流Ｉａ１，Ｉａ３により発光出力を調整することができる。
【０１８１】
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１８２】
（ａ）  多数の発光サイリスタ２１０が配列され、これらが複数の組（例えば、偶数と奇数の組）に分けられ、各組の発光サイリスタ列が各組毎に時分割に駆動されるプリントヘッド１３において、同一組に属する発光サイリスタ列における各発光サイリスタ２１０のゲートを、個別のバッファ（例えば、１６３）を介して共通配線ＧＬにそれぞれ接続して共通に駆動する構成になっているので、同時点灯する発光サイリスタ（例えば、２１０−１，２１０−３，・・・）のゲート間に流れる回り込み電流を略ゼロにすることができる。これにより、回り込み電流が流れることで生じる発光出力の変動を未然に防止できる。
【０１８３】
（ｂ）    発光出力の変動を防止できるので、プリントヘッド１３に起因する印刷濃度むらを解消して、印刷品位に優れ、スペース効率及び光取り出し効率に優れた画像形成装置１を実現できる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１８４】
本発明の実施例２において、図２の画像形成装置１、図６のプリントヘッド１３、及び図１のドライバＩＣ１００の構成は、実施例１と同様であり、本実施例２の個別のバッファの構成のみが、実施例１における図１及び図１４の個別のバッファ１６３，１６４と異なるので、その異なる点を以下説明する。
【０１８５】
（実施例２の個別のバッファ）
図２２（ａ）〜（ｄ）は、本発明の実施例２における個別のバッファの構造を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の回路構成を示す図、同図（ｃ）は同図（ｂ）の回路をＩＣとして実現したときの概略の断面構造を示す図、及び、同図（ｄ）は同図（ｂ）、（ｃ）の電圧／電流特性を示す図である。この図２２において、実施例１を示す図１４中の要素と共通の要素には共通の符号が付されている。
【０１８６】
図２２（ａ）に示すように、本実施例２における分離回路としての個別のバッファ１６３Ａは、入力側の第１端子Ｔ１及び出力側の第２端子Ｔ２を有している。
【０１８７】
なお、実施例１のバッファ１６４は、バッファ１６３と同一の回路構成であり、この実施例１のバッファ１６４に対応する本実施例３のバッファは、バッファ１６３Ａと同一の回路構成であるので、以下、バッファ１６３Ａについてのみ説明する。
【０１８８】
図２２（ｂ）に示すように、個別のバッファ１６３Ａは、第１トランジスタ（例えば、ＮＰＮＴＲ）４２１及び第２トランジスタ（例えば、ＰＮＰＴＲ）４２２を有し、これらが入力側の第１端子Ｔ１と出力側の第２端子Ｔ２との間に接続されて、バッファ回路が構成されている。即ち、ＮＰＮＴＲ４２１のベースとＰＮＰＴＲ４２２のベースとは、第１端子Ｔ１に接続され、ＮＰＮＴＲ４２１のコレクタが電源電圧ＶＤＤ端子に接続されている。ＮＰＮＴＲ４２１のエミッタは、第２端子Ｔ２及びＰＮＰＴＲ４２２のエミッタに接続され、このＰＮＰＴＲ４２２のコレクタがグランドＧＮＤに接続されている。
【０１８９】
図２２（ｃ）に示すように、ＩＣ等が形成されているＰ型不純物を含んだＰ型基材４１０上の所定箇所には、Ｎ型不純物を注入してＮウェル領域４１１が形成されている。Ｎウェル領域４１１内には、Ｐ型不純物を拡散させてＰ型領域４１４が形成されている。
【０１９０】
なお、図２２（ｃ）においては図面を簡略化するために、ゲート酸化膜、コンタクトホール、保護膜であるパッシベーション膜等の図示を省略している。図示しない金属配線により、Ｐ型領域４１４がエミッタＥに、Ｎウェル領域４１１がベースＢに、Ｐ型基材４１０がコレクタＣにそれぞれ接続され、ＰＮＰＴＲ４２２が構成されている。ＮＰＮＴＲ４２１の断面構造は、実施例１のＮＰＮＴＲ４０１，４０２の断面構造を示す図１４（ｃ）と同様である。
【０１９１】
図２２（ｄ）に示すバッファ１６３Ａの電圧／電流特性図において、横軸は図２２  （ｂ）の第１端子Ｔ１と第２端子Ｔ２間に印加される電圧（Ｖ）、縦軸は第１端子Ｔ１と第２端子Ｔ２間に流れる電流（Ｉ）を示している。この特性図から明らかなように、第１端子Ｔ１と第２端子Ｔ２間に印加される電圧Ｖの絶対値が電圧Ｖｆを越えると、電流Ｉが流れる特性となっている。その電圧Ｖｆは、ＮＰＮＴＲ４２１及びＰＮＰＴＲ４２２のベース・エミッタ間の順電圧（即ち、ベース・エミッタ間電圧Ｖｂｅ）に等しく、図２２（ｃ）のバッファ１６３Ａをシリコン基材を用いて形成した場合における電圧Ｖｆの典型例は、約０．６Ｖである。
【０１９２】
（発光サイリスタの動作）
本実施例２における発光サイリスタ２１０（＝２１０−１〜２１０−９６）及びバッファ１６２−１，１６３Ａ（＝１６３Ａ−１〜１６３Ａ−９６）の動作（１）、（２）を、以下説明する。
【０１９３】
なお、バッファ１６３Ａ（＝１６３Ａ−１〜１６３Ａ−９６）は、実施例１の図１に示すバッファ１６３（＝１６３−１〜１６３−９６）に対応している。
【０１９４】
（１）  実施例２の発光サイリスタ２１０のターンオン過程の説明
図２３−１（ａ）〜（ｃ）は、本実施例２の図７に示す発光サイリスタ２１０のターンオン過程を示す動作説明図であり、実施例１の図２１−１（ａ）〜（ｃ）に対応している。図２３−１（ａ）、（ｂ）は、図７の発光サイリスタ２１０（＝２１０−１〜２１０−９６）のゲートを駆動するための図２２のバッファ１６３Ａ（＝１６３Ａ−１〜１６３Ａ−９６）の動作を説明する要部の回路図、及び、図２３−１（ｃ）は、発光サイリスタ２１０のターンオン過程を示す動作波形図である。
【０１９５】
図２３−１（ａ）、（ｂ）には、共通のバッファ１６２−１、個別のバッファ１６３Ａ−１、及び発光サイリスタ２１０−１の要部が抜き出され、更に、個別のバッファ１６３Ａ−１の内部構成及び発光サイリスタ２１０−１の等価回路も示されている。
【０１９６】
図２３−１（ａ）、（ｂ）において、共通のバッファ６３−１は、実施例１と同様に、ＮＰＮＴＲ４０１及び４０２により構成されている。発光サイリスタ２１０−１は、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。図２３−１（ａ）、（ｂ）中のＶｂｅ（＝Ｖｆ）はＮＰＮＴＲ４２１及びＰＮＰＴＲ４２２のベース・エミッタ間電圧、ＩｂはＰＮＰＴＲ２２１のベース電流、Ｉｇは発光サイリスタ２１０−１のゲート電流、Ｖｇは発光サイリスタ２１０−１のゲート電圧、Ｖａは発光サイリスタ２１０−１のアノード電圧、Ｉｋは発光サイリスタ２１０−１のカソード電流Ｉｋである。
【０１９７】
例えば、図２３−１（ａ）において、発光サイリスタ２１０−１のターンオン過程を説明するために、バッファ１６２−１の入力端子がＬレベルになっているとする。発光サイリスタ２１０−１を駆動するために、図６のドライバＩＣ１００中のＤＯ１端子からアノード電流Ｉａが出力される。この時、バッファ１６２−１の出力端子はＬレベルとなる。発光サイリスタ２１０−１のアノードに注入されたアノード電流Ｉａは、ＰＮＰＴＲ２２１のエミッタ・ベース間をベース電流Ｉｂとして流れ、更に、発光サイリスタ２１０−１のゲート電流Ｉｇとしてバッファ１６３Ａ−１内のＰＮＰＴＲ４２２のベース・エミッタ間を流れて、バッファ１６２−１の出力端子に流れ込むことになる
【０１９８】
バッファ１６２−１の出力端子はＬレベルであり、この電位はグランド電位と略等しい０Ｖであるので、発光サイリスタ２１０−１のゲート電圧Ｖｇは、ＮＰＮＴＲ４２１及びＰＮＰＴＲ４２２のベース・エミッタ間電圧Ｖｂｅ（＝Ｖｆ）と略等しいものとなる。
【０１９９】
図２３−１（ｂ）において、発光サイリスタ２１０−１のゲート電流１ｇは、内部のＰＮＰＴＲ２２１のベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることで、ＰＮＰＴＲ２２１がオン状態への移行を開始して、このＰＮＰＴＲ２２１のコレクタにはコレクタ電流を生じる。ＰＮＰＴＲ２２１のコレクタ電流は、ＮＰＮＴＲ２２２のベース電流となり、このＮＰＮＴＲ２２２をオン状態へと移行させる。ＰＮＰＴＲ２２２のオン状態への移行により生じたコレクタ電流は、ＰＮＰＴＲ２２１のベース電流Ｉｂを増強し、このＰＮＰＴＲ２２１のオン状態への移行を加速させることになる。
【０２００】
一方、ＮＰＮＴＲ２２２が完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧が低下して、ＰＮＰＴＲ４２２のベース・エミッタ間電圧Ｖｂｅよりも小さい電圧となる。この結果、発光サイリスタ２１０−１のゲートからバッファ１６３Ａ−１の第２端子Ｔ２側に流れるゲート電流１ｇは略ゼロとなって、発光サイリスタ２１０−１のカソードには、アノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタ２１０−１が完全にオン状態となる。
【０２０１】
図２３−１（ｃ）は、前記発光サイリスタ２１０−１のターンオン過程を説明する図で、あって、横軸にアノード電流１ａ、縦軸にアノード電圧Ｖａが示されている。
【０２０２】
発光サイリスタ２１０−１の消灯状態においてはアノード電流Ｉａが略ゼロであり、図２３−１（ｃ）の原点（０，０）の状態にある。発光サイリスタ２１０−１のターンオン開始に伴い、アノード駆動が行われると、図２３−１（ｃ）中の矢印で示したように、アノード電圧Ｖａが上昇して最大電圧Ｖｐに到達する。この最大電圧Ｖｐは、ＰＮＰＴＲ４２２のベース・エミッタ間電圧Ｖｂｅと、ＰＮＰＴＲ２２１のベース・エミッタ間電圧Ｖｂｅとの加算値に対応するものであり、最大電圧Ｖｐが順方向に印加されることで、ゲート電流Ｉｇ（＝ＰＮＰＴＲ２２１のベース電流Ｉｂ）を生じる。
【０２０３】
図２３−１（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタ２１０−１のオフ領域ＡＲ１とオン遷移領域ＡＲ２の境目に相当している。次いで、アノード電流１ａが増加するに伴い、アノード電圧Ｖａが低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイント（Ｉｖ，Ｖｖ）は、発光サイリスタ２１０−１のオン遷移領域ＡＲ２とオン領域ＡＲ３との境目に相当しており、この時のゲート電流Ｉｇは略ゼロにまで低下していて、実質的にバッファ１６３Ａ−１は発光サイリスタ２１０−１から切り離されたのと等価な状態にある。
【０２０４】
更にアノード電流Ｉａが増加するに伴い、アノード電圧Ｖａが増加していき、丸印を付して示すポイント（Ｉｌ，Ｖｌ）に到達する。このポイント（Ｉｌ，Ｖｌ）は、発光サイリスタ２１０−１における発光駆動の最終動作ポイントであり、ドライバＩＣ１００側から供給されるアノード電流Ｉａに応じた所定の発光パワーで発光駆動が行われる。
【０２０５】
図２３−１（ｃ）を用いて発光サイリスタ２１０−１のターンオン過程を説明したが、個別のバッファ１６３Ａ−１を設けることで、オン状態にある発光サイリスタ２１０−１からのゲート電流Ｉｇの流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができて、アノード電流Ｉａを調整することでそれに応じた発光パワーを得ることができる。このような動作は、バッファ１６２−１の出力端子と発光サイリスタ２１０−１のゲートとの間に個別のバッファ１６３Ａ−１を介在させたことによる効果である。
【０２０６】
実施例１において説明したように、仮に、通常のＣＭＯＳ回路で構成したバッファ１６２−１と発光サイリスタ２１０−１のゲートとを直結した場合には、バッファ１６２−１のＬレベル出力電位は略０Ｖにまで降下してしまうので、ＰＮＰＴＲ２２１のベース電流Ｉｂがバッファ１６２−１の出力端子側にゲート電流Ｉｇとして流れ続け、その分ＮＰＮＴＲ２２２のコレクタ電流Ｉｋが減少して、発光サイリスタ２１０−１のカソード電流Ｉｋも減少してしまう。この結果、発光サイリスタ２１０−１の発光出力が変動してしまって所望状態で動作させることができず、発光サイリスタ２１０を用いてプリントヘッド１３を実現することが困難になるといった不具合が生じる。
【０２０７】
これに対し、本実施例２によれば、ゲート駆動用の個別のバッファ１６３Ａ−１を設けているので、前記不具合が生じることが無くなり、印刷品位に優れた画像形成装置１を実現できる。
【０２０８】
（２）  実施例２の同時オンの場合の動作
図２３−２（ａ）、（ｂ）は、本実施例２の図７に示す複数の発光サイリスタ２１０−１，２１０−３，・・・が同時に点灯した場合の挙動を示す動作説明図であり、実施例１の図２１−３（ａ）、（ｂ）に対応している。
【０２０９】
この図２３−２（ａ）においては、説明を簡略化するために、共通のバッファ１６２−１の出力端子に接続された共通配線ＧＬには、２個の個別のバッファ１６３Ａ−１，１６３Ａ−３（実施例１のバッファ１６３−１，１６３−３に対応）の第１端子Ｔ１が接続され、このバッファ１６３Ａ−１，１６３Ａ−３の第２端子Ｔ２に、２個の発光サイリスタ２１０−１，２１０−３が接続され、他のバッファ及び発光サイリスタの図示が省略されている。共通のバッファ１６２−１は、発光サイリスタ２１０−１，２１０−３，・・・のオン制御に伴いその入力レベルがＬレベルとされるので、グランドＧＮＤに接続して示している。
【０２１０】
更に、図２３−２（ｂ）は、図２３−２（ａ）と対比させて描かれており、各個別のバッファ１６３Ａ−１，１６３Ａ−３の内部等価回路が、ＮＰＮＴＲ４２１及びＰＮＰＴＲ４２２により構成され、更に、各発光サイリスタ２１０−１，２１０−３の内部等価回路が、ＰＮＰＴＲ２２１及びＮＰＮＴＲ２２２により構成されている。図２３−２（ｂ）中のＶｃｅ１は、発光サイリスタ２１０−１内のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧であり、Ｖｃｅ３は、発光サイリスタ２１０−３内のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧である。
【０２１１】
なお、図２３−２（ｂ）は、複数の発光サイリスタ２１０−１，２１０−３が同時にオンしている状況を示しているが、図２３−１と同様に、本実施例２の構成を用いた個別のバッファ１６３Ａ−１，１６３Ａ−３においては、発光サイリスタ２１０−１，２１０−３のターンオン指令のために、そのバッファ１６３Ａ−１，１６３Ａ−３の第２端子Ｔ２をＬレベルにして発光サイリスタ２１０−１，２１０−３をオンさせた後には、この発光サイリスタ２１０−１，２１０−３のゲートから個別のバッファ１６３Ａ−１，１６３Ａ−３の第２端子Ｔ２に向かつて流れ込む電流を略ゼロにすることができる。このため、図２３−２（ｂ）においては、共通配線ＧＬに接続される共通のバッファ１６２−１の影響は除外して考えることができ、図２３−２（ｂ）においてはバッファ１６２−１を破線にて図示している。
【０２１２】
例えば、発光サイリスタ２１０−１がオンしており、そのアノードからアノード電流Ｉａ１が流入しているとする。この時、発光サイリスタ２１０−１におけるゲート電流Ｉｇの流れる経路として、図２３−２（ｂ）中の破線矢印で示す経路を考える。破線矢印のゲート電流Ｉｇが流れると仮定すると、このゲート電流Ｉｇは、発光サイリスタ２１０−１内のＰＮＰＴＲ２２１のエミッタ・ベース間を通り、個別のバッファ１６３Ａ−１中のＰＮＰＴＲ４２２のベース・エミッタ間を通り、ベース・エミッタ間電圧Ｖｂｅ分だけ電位降下した後、共通配線ＧＬを経由して、他の個別のバッファ１６３Ａ−３中のＮＰＮＴＲ４２１のベース・エミッタ間を通り、ベース・エミッタ間電圧Ｖｂｅ分だけ電位降下して、発光サイリスタ２１０−３内のＮＰＮＴＲ２２２のコレクタ・エミッタ間を経由してグランドＧＮＤに流出する。そのため、実施例１と同様に、発光サイリスタ２１０−１のゲートからゲート電流Ｉｇの流出側に向かつて積算した電圧Ｖｇは、
Ｖｇ＝Ｖｂｅ＋Ｖｂｅ＋Ｖｃｅ３
となる。
【０２１３】
ところが、発光サイリスタ２１０−１中のＮＰＮＴＲ２２２のコレクタ・エミッタ間電圧Ｖｃｅ１は、前記電圧Ｖｇの計算値よりも小さいので、発光サイリスタ２１０−１内のＰＮＰＴＲ２２１のベースを流れたベース電流Ｉｂは、破線矢印の経路を通ることなく、ＮＰＮＴＲ２２２のコレクタ電流となって、発光サイリスタ２１０−１自身のカソード電流Ｉｋとして合流することになる。
【０２１４】
図１及び図６から明らかなように、同時に点灯する発光サイリスタ２１０−１，２１０−３，・・・において、そのゲートには個別のバッファ１６３Ａ−１，１６３Ａ−３，・・・（実施例１のバッファ１６３−１，１６３−３，・・・に対応）が配備されており、前記発光サイリスタ２１０−１，２１０−３のゲート間を流れる電流成分は発生しないことになる。この結果、発光サイリスタ２１０−１，２１０−３に供給するアノード電流Ｉａ１，Ｉａ３は、全てこの発光サイリスタ２１０−１，２１０−３のアノード・カソード間を流れてカソード電流Ｉｋとなり、アノード電流Ｉａ１，Ｉａ３とカソード電流Ｉｋ，Ｉｋは等しいので、発光サイリスタ２１０−１，２１０−３の発光出力は、アノード電流Ｉａ１，Ｉａ３のみにより変化させることができて、このアノード電流Ｉａ１，Ｉａ３を調整することによってその発光パワーを任意に調整することができる。
【０２１５】
このように、本実施例２の構成においては、実施例１と同様に、同時にオンしている発光サイリスタ２１０−１，２１０−３のゲート間には回りこみ電流を生じることはなく、そのアノード電流Ｉａ１，Ｉａ３により発光出力を調整することができる。
【０２１６】
（実施例２の効果）
本実施例２によれば、各発光サイリスタ２１０のゲート側に、実施例１の個別のバッファ１６３又は１６４とは異なる回路構成の個別のバッファ１６３Ａ又は１６４Ａをそれぞれ接続したので、実施例１の効果（ａ）、（ｂ）と同様の効果が得られる。
【０２１７】
（実施例２の個別のバッファの変形例１）
図２４（ａ）〜（ｃ）は、本発明の実施例２における分離回路としての個別のバッファの変形例１を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の回路構成を示す図、同図（ｃ）は同図（ｂ）の電圧／電流特性を示す図である。この図２４において、実施例２を示す図２２中の要素と共通の要素には共通の符号が付されている。
【０２１８】
図２４（ａ）に示すように、本変形例１における個別のバッファ１６３Ｂは、入力側の第１端子Ｔ１及び出力側の第２端子Ｔ２を有している。
【０２１９】
図２４（ｂ）に示すように、個別のバッファ１６３Ｂは、２つのＰＮＰＴＲ４３１，４３２を有し、これらが入力側の第１端子Ｔ１と出力側の第２端子Ｔ２との間に接続されて、バッファ回路が構成されている。即ち、ＰＮＰＴＲ４３１のエミッタとＰＮＰＴＲ４３２のベースとは、第１端子Ｔ１に接続され、ＰＮＰＴＲ４３１，４３２のコレクタが、グランドＧＮＤに接続され、更に、ＰＮＰＴＲ４３１のベースとＰＮＰＴＲ４３２のエミッタとが、第２端子Ｔ２に接続されている。
【０２２０】
図２４（ｃ）に示すバッファ１６３Ｂの電圧／電流特性図において、横軸は図２４  （ｂ）の第１端子Ｔ１と第２端子Ｔ２間に印加される電圧（Ｖ）、縦軸は第１端子Ｔ１と第２端子Ｔ２間に流れる電流（Ｉ）を示している。この特性図から明らかなように、第１端子Ｔ１と第２端子Ｔ２間に印加される電圧Ｖの絶対値が電圧Ｖｆを越えると、電流Ｉが流れる特性となっている。その電圧Ｖｆは、ＰＮＰＴＲ４３１，４３２のベース・エミッタ間の順電圧（即ち、ベース・エミッタ間電圧Ｖｂｅ）に等しく、図２４（ｂ）のバッファ１６３Ｂをシリコン基材を用いて形成した場合における電圧Ｖｆの典型例は、約０．６Ｖである。
【０２２１】
このような個別のバッファ１６３Ｂを各発光サイリスタ２１０のゲート側に接続しても、実施例２と同様の作用効果を奏することができる。
【０２２２】
（実施例２の個別のバッファの変形例２）
図２５（ａ）〜（ｃ）は、本発明の実施例２における個別のバッファの変形例２を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の回路構成を示す図、同図（ｃ）は同図（ｂ）の電圧／電流特性を示す図である。この図２５において、実施例２を示す図２２中の要素と共通の要素には共通の符号が付されている。
【０２２３】
図２５（ａ）に示すように、本変形例２における個別のバッファ１６３Ｃは、入力側の第１端子Ｔ１及び出力側の第２端子Ｔ２を有している。
【０２２４】
図２５（ｂ）に示すように、個別のバッファ１６３Ｃは、２つのＮＰＮＴＲ４４１，４４２を有し、これらが入力側の第１端子Ｔ１と出力側の第２端子Ｔ２との間に接続されて、バッファ回路が構成されている。即ち、ＮＰＮＴＲ４４１のベースとＮＰＮＴＲ４４２のエミッタとは、第１端子Ｔ１に接続され、ＮＰＮＴＲ４４１，４４２のコレクタが、電源電圧ＶＤＤ端子に接続され、更に、ＮＰＮＴＲ４４１のエミッタとＮＰＮＴＲ４４２のベースとが、第２端子Ｔ２に接続されている。
【０２２５】
図２５（ｃ）に示すバッファ１６３Ｃの電圧／電流特性図において、横軸は図２５  （ｂ）の第１端子Ｔ１と第２端子Ｔ２間に印加される電圧（Ｖ）、縦軸は第１端子Ｔ１と第２端子Ｔ２間に流れる電流（Ｉ）を示している。この特性図から明らかなように、第１端子Ｔ１と第２端子Ｔ２間に印加される電圧Ｖの絶対値が電圧Ｖｆを越えると、電流Ｉが流れる特性となっている。その電圧Ｖｆは、ＮＰＮＴＲ４４１，４４２のベース・エミッタ間の順電圧（即ち、ベース・エミッタ間電圧Ｖｂｅ）に等しく、図２５（ｂ）のバッファ１６３Ｃをシリコン基材を用いて形成した場合における電圧Ｖｆの典型例は、約０．６Ｖである。
【０２２６】
このような個別のバッファ１６３Ｃを各発光サイリスタ２１０のゲート側に接続しても、実施例２と同様の作用効果を奏することができる。
【０２２７】
（実施例２の個別のバッファの変形例３）
図２６（ａ）〜（ｃ）は、本発明の実施例２における個別のバッファの変形例３を示す模式図であり、同図（ａ）は回路シンボルを示す図、同図（ｂ）は同図（ａ）の回路構成を示す図、同図（ｃ）は同図（ｂ）の電圧／電流特性を示す図である。この図２６において、実施例２を示す図２２中の要素と共通の要素には共通の符号が付されている。
【０２２８】
図２６（ａ）に示すように、本変形例３における個別のバッファ１６３Ｄは、入力側の第１端子Ｔ１及び出力側の第２端子Ｔ２を有している。
【０２２９】
図２６（ｂ）に示すように、個別のバッファ１６３Ｄは、ＰＮＰＴＲ４５１及びＮＰＮＴＲ４５２を有し、これらが入力側の第１端子Ｔ１と出力側の第２端子Ｔ２との間に接続されて、バッファ回路が構成されている。即ち、ＰＮＰＴＲ４５１のエミッタとＮＰＮＴＲ４５２のエミッタとは、第１端子Ｔ１に接続され、ＰＮＰＴＲ４５１のコレクタが、グランドＧＮＤに接続され、ＮＰＮＴＲ４５２のコレクタが、電源電圧ＶＤＤ端子に接続され、更に、ＰＮＰＴＲ４５１のベースとＮＰＮＴＲ４５２のベースとが、第２端子Ｔ２に接続されている。
【０２３０】
図２６（ｃ）に示すバッファ１６３Ｄの電圧／電流特性図において、横軸は図２６  （ｂ）の第１端子Ｔ１と第２端子Ｔ２間に印加される電圧（Ｖ）、縦軸は第１端子Ｔ１と第２端子Ｔ２間に流れる電流（Ｉ）を示している。この特性図から明らかなように、第１端子Ｔ１と第２端子Ｔ２間に印加される電圧Ｖの絶対値が電圧Ｖｆを越えると、電流Ｉが流れる特性となっている。その電圧Ｖｆは、ＰＮＰＴＲ４５１及びＮＰＮＴＲ４５２のベース・エミッタ間の順電圧（即ち、ベース・エミッタ間電圧Ｖｂｅ）に等しく、図２６（ｂ）のバッファ１６３Ｄをシリコン基材を用いて形成した場合における電圧Ｖｆの典型例は、約０．６Ｖである。
【０２３１】
このような個別のバッファ１６３Ｄを各発光サイリスタ２１０のゲート側に接続しても、実施例２と同様の作用効果を奏することができる。
【０２３２】
（実施例１、２の他の変形例）
本発明は、上記実施例１、２や変形例１、２、３に限定されず、その他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【０２３３】
（ａ）  実施例において、光源として用いられる発光サイリスタ２１０に適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０２３４】
（ｂ）  表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ（Silicon  Semiconductor  Controlled  Switch）の場合にも適用可能である。
【０２３５】
（ｃ）  実施例１、２における発光サイリスタ２１０としてＰＮＰＮ構造からなるＮゲート型のものを取り上げてその構成及び動作を説明したが、Ｐゲート型サイリスタの構成においても同様な構成で動作させることができるのはもちろん、ＰＮＰＮＰＮ構成のサイリスタであっても良く、その形態は種々の変形が可能である。
【符号の説明】
【０２３６】
１      画像形成装置
１３      プリントヘッド
１００，１００−１，１００−２      ドライバＩＣ
１６２−１，１６２−２      共通のバッファ
１６３，１６３Ａ，１６３Ｂ，１６３Ｃ，１６３Ｄ，１６３−１〜１６３−９６，１６３Ａ−１，１６３Ａ−３，１６４，１６４−１〜１６４−９６      個別のバッファ
１８０      ドライバ部
１８１，１８１−１〜１８１−９６      ドライバ
２００，２００−１，２００−２        発光素子アレイ
２１０，２１０−１〜２１０−１９２      発光サイリスタ
４０１，４０２，４２１，４４１，４４２，４５２      ＮＰＮＴＲ
４２２，４３１，４３２，４５１      ＰＮＰＴＲ
【図１】
2011233590.tif 000003
【図２】
2011233590.tif 000004
【図３】
2011233590.tif 000005
【図４】
2011233590.tif 000006
【図５】
2011233590.tif 000007
【図６】
2011233590.tif 000008
【図７】
2011233590.tif 000009
【図８】
2011233590.tif 000010
【図９】
2011233590.tif 000011
【図１０】
2011233590.tif 000012
【図１１】
2011233590.tif 000013
【図１２】
2011233590.tif 000014
【図１３】
2011233590.tif 000015
【図１４】
2011233590.tif 000016
【図１５】
2011233590.tif 000017
【図１６】
2011233590.tif 000018
【図１７】
2011233590.tif 000019
【図１８】
2011233590.tif 000020
【図１９】
2011233590.tif 000021
【図２０】
2011233590.tif 000022
【図２１−１】
2011233590.tif 000023
【図２１−２】
2011233590.tif 000024
【図２１−３】
2011233590.tif 000025
【図２２】
2011233590.tif 000026
【図２３−１】
2011233590.tif 000027
【図２３−２】
2011233590.tif 000028
【図２４】
2011233590.tif 000029
【図２５】
2011233590.tif 000030
【図２６】
2011233590.tif 000031