(57)【要約】【課題】電源投入時における半導体記憶装置の動作を安定させる。【解決手段】半導体記憶装置の内部電圧調整回路１００は、電源が投入されてからＲＥＳＥＴＢ信号が非活性化されるまでの期間を第１〜第３期間に分けて処理する。第１の期間においては、周辺回路電圧ＶＰＥＲを最低値に安定させ消費電力を抑制する。電源電圧が安定した第２期間においては周辺回路電圧ＶＰＥＲを最高値に設定して、ヒューズ回路１０６から安定的にＡＦ値を読み出す。読み出し後の第３の期間においては、周辺回路電圧ＶＰＥＲを最低値に戻し、消費電力を抑制する。ＲＥＳＥＴＢ信号が非活性化されると、読み出したＡＦ値に基づいて周辺回路電圧ＶＰＥＲを設定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
制御対象回路のパラメータとして第１の値を保持するヒューズ回路と、
前記第１の値を前記制御対象回路に設定する制御回路と、を備え、
前記制御回路は、電源の投入時においては、前記第１の値とは異なる第２の値を前記制御対象回路のパラメータとして設定することを特徴とする半導体装置。
【請求項２】
前記制御対象回路は、設定されたパラメータに応じて生成する内部電圧の値を変化させる内部電圧発生回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒューズ回路から読み出された前記第１の値を保持するラッチ回路をさらに備え、
前記制御回路は、前記ラッチ回路にラッチされた前記第１の値を前記制御対象回路に設定し、
前記ラッチ回路は、前記内部電圧を動作電源とする回路であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ヒューズ回路は、前記内部電圧を動作電源とする回路であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記制御回路は、前記電源の投入直後に第３の値を前記制御対象回路のパラメータとして設定した後、更に、前記第２の値を前記制御対象回路のパラメータとして設定し、
前記ラッチ回路は、前記制御対象回路のパラメータとして前記第２の値が設定されたとき、前記ヒューズ回路から前記第１の値を読み出すことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記制御回路は、前記電源の投入後、前記電源の電圧が所定値に達したことを条件として、前記第２の値を設定することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、前記第１の値として設定可能な最低値を前記第３の値として設定することを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記制御回路は、前記第１の値として設定可能な最高値を前記第２の値として設定することを特徴とする請求項５から７のいずれかに記載の半導体装置。
【請求項９】
前記制御回路は、前記第２の値を設定した後、更に、前記第２の値よりも小さい第４の値を設定することを特徴とする請求項５から８のいずれかに記載の半導体装置。
【請求項１０】
前記制御回路は、前記第１の値として設定可能な最低値を前記第４の値として設定することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の値を設定してから前記第４の値が設定されるまでの時間は、前記ラッチ回路が前記ヒューズ回路から前記第１の値を読み出すのに要する時間以上であることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記制御回路は、前記電源の投入後、所定の外部信号の変化を条件として、前記第１の値を前記制御対象回路に設定することを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記外部信号は、リセット信号であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記制御回路は、前記電源の投入後、所定時間が経過したことを条件として、前記第１の値を前記制御対象回路に設定することを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１５】
電源の投入を検出するステップと、
前記電源の投入が検出されたとき、制御対象回路のパラメータとして第２の値を設定するステップと、
前記第２の値による前記制御対象回路の動作が開始された後、ヒューズ回路に保持されている第１の値を前記制御対象回路のパラメータとして設定するステップと、
を備えることを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその制御方法に関し、特に、半導体装置の起動時における制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に対する高速化・高集積化・消費電力低減の要求は、主として、微細加工技術の発展により満たされてきた。しかし、回路が微細化し動作電圧が低下すると、短チャネル効果による閾値電圧のばらつきやオフリーク電流（待機時消費電流）の問題が大きくなる。このため、トランジスタの閾値電圧などを測定し、半導体記憶装置ごとに内部電圧を最適化するプロセスが必須となってきている。
【０００３】
半導体記憶装置ごとに最適な内部電圧を設定するためには、半導体記憶装置に最適値を記憶させる必要がある。記憶用の素子としてはヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザービームの照射による経路遮断により非導通状態（絶縁状態）に変化する。１つのヒューズ素子の導通・非導通により１ビット分の情報を表現できる。
【０００４】
近年では、アンチヒューズ素子を用いることも多い。アンチヒューズ素子は、初期状態では電気的に非導通状態であり、高電圧印加による絶縁破壊により導通状態に変化する素子である。特許文献１は、アンチヒューズ素子により内部電圧を調整する技術を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−７６８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アンチヒューズ素子は、ヒューズ素子に比べてサイズが小さくプログラミングによるパッシベーション膜の破壊も生じないため、今後の普及が見込まれている。しかし、アンチヒューズ素子の場合には、絶縁破壊後でもその抵抗値が比較的大きい。「導通状態」におけるアンチヒューズ素子の抵抗値は、「導通状態」におけるヒューズ素子の抵抗値の数百倍にもなる。このため、アンチヒューズ素子は、ヒューズ素子に比べるとデータの読み出しに時間がかかる。また、アンチヒューズ素子からデータを読み出すための回路は、十分な内部電圧が供給されないとデータを安定的に読み出せない。電源投入直後は電圧が不安定となるため、アンチヒューズ素子からデータを安定的に読み出しにくいという課題がある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、制御対象回路のパラメータとして第１の値を保持するヒューズ回路と、第１の値を制御対象回路に設定する制御回路を備える。制御回路は、電源の投入時においては、第１の値とは異なる第２の値を制御対象回路のパラメータとして設定する。
【発明の効果】
【０００８】
本発明によれば、電源投入時における半導体装置の動作を安定させることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体記憶装置の機能ブロック図である。
【図２】内部電圧調整回路の回路図である。
【図３】本実施形態として、電源投入後における内部電圧調整回路の動作を示すタイムチャートである。
【図４】第１の変形例として、電源投入後における内部電圧調整回路の動作を示すタイムチャートである。
【図５】第２の変形例として、電源投入後における内部電圧調整回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、半導体記憶装置１０の機能ブロック図である。本実施形態における半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、電源端子１５を備える。その他、データストローブ端子やキャリブレーション端子なども備えられるが、これらについては図示を省略してある。
【００１２】
クロック端子１１は、クロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫは、クロック入力回路２１に供給される。クロック入力回路２１の出力は、タイミング発生回路２２に供給される。タイミング発生回路２２は内部クロックＩＣＬＫを生成し、これを後述する各種内部回路に供給する。
【００１３】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ、リセットバー信号ＲＥＳＥＴＢ(以下、単に「ＲＥＳＥＴＢ」とよぶ）などのコマンド信号が供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５４などに供給される。
【００１４】
モードレジスタ５４は、半導体記憶装置１０の動作モードを設定するためのレジスタである。例えば、モードレジスタ５４に設定されたモード信号によって、通常動作時におけるレイテンシやクロック周波数などが規定される。また、モードレジスタ５４に設定されたモード信号によって、テストモードなどにエントリーすることも可能である。
【００１５】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする。ラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給される。
【００１６】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３に含まれるいずれかのセンスアンプＳＡに接続される。カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、メモリセルアレイ７０に含まれるいずれかのビット線ＢＬを選択する。
【００１７】
カラムデコーダ６２は、アドレス信号ＡＤＤのうちカラムアドレスに基づいて、センス回路６３のいずれかのセンスアンプＳＡ、いいかえればデータアクセスの対象となるビット線ＢＬを選択する。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路８０に接続される。これにより、アクセス対象となるメモリセルＭＣはデータ入出力回路８０を介して、データ入出力端子１４と接続される。データ入出力端子１４は、リードデータＤＱの出力およびライトデータＤＱの入力を行うための端子である。
【００１８】
半導体記憶装置１０に含まれる各回路は、周辺回路電圧ＶＰＥＲ、Ｎウェルバイアス電圧ＶＮＷＥＬＬ、Ｐウェルバイアス電圧ＶＰＷＥＬＬ等の各種内部電圧、あるいは、外部電圧ＶＤＤにより駆動される。周辺回路電圧ＶＰＥＲは外部電圧ＶＤＤを降圧することにより生成されるため、周辺回路電圧ＶＰＥＲは外部電圧ＶＤＤよりも低い。周辺回路電圧ＶＰＥＲ、Ｎウェルバイアス電圧ＶＮＷＥＬＬ、Ｐウェルバイアス電圧ＶＰＷＥＬＬ等の内部電圧は、後述の方法により、半導体記憶装置１０ごとに最適値を設定される。
【００１９】
パワーオン検出回路１０２は、電源の投入を検出する。パワーオン検出回路１０２は、２つの電源端子１５と接続され、それぞれから外部電圧ＶＤＤと基板電圧ＶＳＳを供給される。パワーオン検出回路１０２は、外部電圧ＶＤＤが供給されるときパワーオン検出信号ＶＰＯＮを内部電圧調整回路１００に入力する。
【００２０】
内部電圧調整回路１００には外部電圧ＶＤＤと基板電圧ＶＳＳおよび基準電圧ＶＢＧＲが供給される。内部電圧調整回路１００は、最適な内部電圧値(以下、「ＡＦ値」とよぶ）を保持するヒューズ回路１０６と、ＡＦ値に応じて実際に内部電圧を発生させる内部電圧発生回路１０４を含む。内部電圧調整回路１００は、パワーオン検出信号ＶＰＯＮが入力されるとヒューズ回路１０６のＡＦ値を読み出す。内部電圧調整回路１００の構成については、次の図２に関連して詳述する。
【００２１】
内部電圧調整回路１００にはＲＥＳＥＴＢも入力される。ＲＥＳＥＴＢは、電源投入後、所定時間経過後に非活性化される信号である。内部電圧調整回路１００は、ＲＥＳＥＴＢが非活性化されると、読み出したＡＦ値にしたがって周辺回路電圧ＶＰＥＲ、Ｎウェルバイアス電圧ＶＮＷＥＬＬおよびＰウェルバイアス電圧ＶＰＷＥＬＬを調整する。
【００２２】
以上が本実施形態による半導体記憶装置１０の全体構成である。以下、内部電圧調整回路１００による周辺回路電圧ＶＰＥＲやＮウェルバイアス電圧ＶＮＷＥＬＬの制御を中心として説明するが、Ｐウェルバイアス電圧ＶＰＷＥＬＬの制御方法はＮウェルバイアス電圧ＶＮＷＥＬＬの制御方法と基本的に同等である。
【００２３】
図２は、内部電圧調整回路１００の回路図である。内部電圧調整回路１００は、ヒューズ回路１０６、ＡＦラッチ回路１０８、内部電圧発生回路１０４および制御回路１１０を含む。ヒューズ回路１０６は、内部に複数のアンチヒューズ素子を含む。これらのアンチヒューズ素子は、ＡＦ値を不揮発的・不可逆的に記憶する。本実施形態におけるＡＦ値は、周辺回路電圧ＶＰＥＲ、Ｎウェルバイアス電圧ＶＮＷＥＬＬおよびＰウェルバイアス電圧ＶＰＷＥＬＬの最適値である。これらの最適値は半導体記憶装置１０ごとに異なる。
【００２４】
ＡＦラッチ回路１０８は、制御回路１１０から後述のＬＯＡＤＳ信号をアサートされたとき、ヒューズ回路１０６からＡＦ値をラッチする。
【００２５】
内部電圧発生回路１０４は、複数種類の内部電圧を発生可能な回路である。内部電圧発生回路１０４は、外部電圧ＶＤＤとグランドとの間にディプレション型のＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ１１２と抵抗１１３、１１４が直列接続された回路を含む。抵抗１１３と抵抗１１４の接続点Ｐの電位と基準電圧ＶＢＧＲはオペアンプ１１６によって比較され、その比較結果に応じてＰＭＯＳトランジスタ１１２のオン抵抗が変化する。このため、接続点Ｐの電位は基準電圧ＶＢＧＲと一致するように調整される。
【００２６】
グランドから接続点Ｐに至る経路に間挿される抵抗１１４からは、複数の中間電位が取り出される。これらの中間電位は、第１マルチプレクサ１１８および第２マルチプレクサ１２０に入力される。このため、第１マルチプレクサ１１８と第２マルチプレクサ１２０には、それぞれ、０〜基準電圧ＶＢＧＲの範囲にある中間電位Ｖ０〜Ｖｍが供給される。第１マルチプレクサ１１８に入力される中間電位Ｖ０〜Ｖｍのうち、制御回路１１０が指定した中間電位が周辺回路電圧ＶＰＥＲとなる。同様に、第２マルチプレクサ１２０に入力される中間電位Ｖ０〜Ｖｍのうち、制御回路１１０が指定した中間電位がＮウェルバイアス電圧ＶＮＷＥＬＬとなる。ここでは図示していないが、Ｐウェルバイアス電圧ＶＰＷＥＬＬについても同様である。
【００２７】
制御回路１１０は、第１マルチプレクサ１１８と第２マルチプレクサ１２０それぞれに選択信号Ｇ、Ｈを入力することにより、周辺回路電圧ＶＰＥＲやＮウェルバイアス電圧ＶＮＷＥＬＬ等を制御する。ここでいう選択信号は、中間電位Ｖ０〜Ｖｍのいずれかを指定するための多値のデコード信号である。たとえば、選択信号が最小値のときには最低値Ｖ０が選択され、最大値のときには最大値Ｖｍが選択される。制御回路１１０の第１デコーダ１２２は周辺回路電圧ＶＰＥＲを選択するセレクタ回路であり、第２デコーダ１２４はＮウェルバイアス電圧ＶＮＷＥＬＬを制御するセレクタ回路である。
【００２８】
制御回路１１０は、パワーオン検出信号ＶＰＯＮとＲＥＳＥＴＢという２つの信号の入力を契機として起動される。通常動作時における周辺回路電圧ＶＰＥＲとＮウェルバイアス電圧ＶＮＷＥＬＬは、ヒューズ回路１０６に保持されるＡＦ値により決定される。電源投入直後における周辺回路電圧ＶＰＥＲとＮウェルバイアス電圧ＶＮＷＥＬＬには、制御回路１１０により強制的に規定値が設定される。
【００２９】
制御回路１１０には、外部信号として、パワーオン検出信号ＶＰＯＮとＲＥＳＥＴＢが入力される。パワーオン検出信号ＶＰＯＮはワンショットパルス回路１２６とＮＯＲゲート１４２に入力される。ＲＥＳＥＴＢはワンショットパルス回路１２８とＮＡＮＤゲート１４６、ＡＮＤゲート１４８に入力される。
【００３０】
パワーオン検出信号ＶＰＯＮを入力されるワンショットパルス回路１２６は、ＮＡＮＤゲート１３８と第１遅延回路１３６を含む。ワンショットパルス回路１２６が出力する信号Ａは、通常はハイレベル固定であり、パワーオン検出信号ＶＰＯＮがハイレベルからローレベルに変化するときだけローレベルパルスとなる。信号ＡはＬＯＡＤＳ信号となり、信号Ａ（ＬＯＡＤＳ信号）がローレベルパルスとなるとき、ＡＦラッチ回路１０８はヒューズ回路１０６からＡＦ値をラッチする。
【００３１】
ＲＥＳＥＴＢを入力されるワンショットパルス回路１２８は、ＮＡＮＤゲート１３７と第２遅延回路１３４を含む。ワンショットパルス回路１２８が出力する信号Ｂは、通常はハイレベル固定であり、ＲＥＳＥＴＢが非活性化するとき、すなわち、ＲＥＳＥＴＢがローレベルからハイレベルに変化するときだけローレベルパルスとなる。
【００３２】
信号Ａ、Ｂは、ＸＯＲゲート１３０とＸＮＯＲゲート１３２の両方に入力される。ＸＯＲゲート１３０が出力する信号Ｃは、通常はローレベル固定であり、信号Ａか信号Ｂのいずれかがローレベルパルスとなるときだけハイレベルパルスとなる。ＸＮＯＲゲート１３２が出力する信号ＤはＸＯＲゲート１３０の正反対となる。
【００３３】
信号Ｃは、第３遅延回路１４０を経由して、ＮＯＲゲート１４２に入力される。ＮＯＲゲート１４２にはパワーオン検出信号ＶＰＯＮと信号Ｃが入力される。第３遅延回路１４０の遅延時間によって後述する第２期間の長さが決まる。第３遅延回路１４０が存在するため、信号Ｃが変化してもＮＯＲゲート１４２の出力はすぐに変化しない。
【００３４】
ＳＲ型フリップフロップ１４４は、信号Ｄと信号Ｅを入力とする。信号Ｄがハイレベルで信号Ｅがローレベルのときには信号Ｆはローレベルにリセットされており、信号Ｄがローレベルで信号Ｅがハイレベルのときには信号Ｆはハイレベルにセットされる。信号Ｄと信号Ｅが共にハイレベルのときには信号Ｆの値をそのまま維持する。信号Ｄと信号Ｅが同時にローレベルになることはない。
【００３５】
ＮＡＮＤゲート１４６は、ＡＦラッチ回路１０８から第１デコーダ１２２へ至る経路に間挿される。ＮＡＮＤゲート１４６の入力は、ＡＦラッチ回路１０８から読み出される（Ｎウェルバイアス電圧ＶＮＷＥＬＬ設定用の）ＡＦ値とＲＥＳＥＴＢである。ＲＥＳＥＴＢがハイレベル（非活性状態）となると、ＡＦラッチ回路１０８がラッチしているＡＦ値が第１デコーダ１２２に伝達される。ＮＡＮＤゲート１４６の出力は、ＲＥＳＥＴＢがローレベル（活性状態）のときにはハイレベルに固定される。第１デコーダ１２２が出力する選択信号Ｇにより第１マルチプレクサ１１８が制御され、Ｎウェルバイアス電圧ＶＮＷＥＬＬが決定する。すなわち、ＲＥＳＥＴＢがハイレベルのときにはＮウェルバイアス電圧ＶＮＷＥＬＬにはＡＦ値が設定され、ＲＥＳＥＴＢがローレベルのときにはＡＦ値にかかわらず最大値Ｖｍが設定される。詳しくは後述する。
【００３６】
実際には、ＡＦラッチ回路１０８から第１デコーダ１２２へ至る経路の数は、（Ｎウェルバイアス電圧ＶＮＷＥＬＬ設定用の）ＡＦ値のビット数と等しい。図２では説明を簡単にするため、１経路のみを代表して示している。
【００３７】
ＡＦラッチ回路１０８から第２デコーダ１２４へ至る経路には、ＡＮＤゲート１４８とＯＲゲート１５０が直列に間挿される。ＡＮＤゲート１４８の入力は、ＡＦラッチ回路１０８から読み出される（周辺回路電圧ＶＰＥＲ設定用の）ＡＦ値とＲＥＳＥＴＢである。ＲＥＳＥＴＢがハイレベル（非活性状態）となると、ＡＦラッチ回路１０８がラッチしているＡＦ値がＯＲゲート１５０に伝達される。ＡＮＤゲート１４８の出力は、ＲＥＳＥＴＢがローレベル（活性状態）のときにはローレベルに固定される。
【００３８】
ＯＲゲート１５０の入力は、ＡＮＤゲート１４８の出力と信号Ｆである。ＲＥＳＥＴＢがハイレベルとなると、ＡＦ値と信号Ｆの論理和が第２デコーダ１２４に伝達される。ＯＲゲート１５０は、ＲＥＳＥＴＢがローレベルのときには、ＡＦ値にかかわらず信号Ｆを第２デコーダ１２４に入力する。第２デコーダ１２４の選択信号Ｈにより第２マルチプレクサ１２０が制御され、周辺回路電圧ＶＰＥＲが決定する。こちらについても詳しくは後述する。
【００３９】
実際には、ＡＦラッチ回路１０８から第２デコーダ１２４へ至る経路の数は、（周辺回路電圧ＶＰＥＲ設定用の）ＡＦ値のビット数と等しい。説明を簡単にするため、１経路のみを代表して示している。
【００４０】
上述したように、ヒューズ回路１０６とＡＦラッチ回路１０８は周辺回路電圧ＶＰＥＲによって動作する回路である。電源投入直後は、周辺回路電圧ＶＰＥＲを生成するための外部電圧ＶＤＤが安定しないため、ヒューズ回路１０６とＡＦラッチ回路１０８を安定動作させることができず、ヒューズ回路１０６からＡＦ値を安定的に読み出せない。ＡＦ値を読み出せなければ、ヒューズ回路１０６等に適切な周辺回路電圧ＶＰＥＲを供給できない。したがって、周辺回路電圧ＶＰＥＲにＡＦ値を設定するためには、電源投入後の初期段階においてヒューズ回路１０６とＡＦラッチ回路１０８を安定動作に導くための仕組みが必要である。制御回路１１０は、電源投入直後においては、ＡＦ値以外の規定値を周辺回路電圧ＶＰＥＲ等に強制的に設定することにより、内部電圧調整回路１００を安定動作に導く。
【００４１】
図３は、本実施形態として、電源投入後における内部電圧調整回路１００の動作を示すタイムチャートである。電源が投入されると、半導体記憶装置１０に供給される外部電圧ＶＤＤは徐々に上昇する。外部電圧ＶＤＤの立ち上がりに応じて、パワーオン検出回路１０２はパワーオン検出信号ＶＰＯＮを立ち上げる。パワーオン検出信号ＶＰＯＮは、図３に示すように外部電圧ＶＤＤと連動して上昇する信号であり、外部電圧ＶＤＤが所定値に達したときローレベルに変化する。半導体記憶装置１０に電源が投入されると、内部電圧調整回路１００は以降に示す動作を開始する。
【００４２】
半導体記憶装置１０では、電源が投入されてから所定時間が経過するまでは、ＲＥＳＥＴＢがローレベル（活性状態）に維持され、所定時間経過後にハイレベルに非活性化される仕様となっている。たとえば、電源投入から２００μｓｅｃ程度の時間が経過した後にＲＥＳＥＴＢはハイレベルに変化する。
【００４３】
以下、電源が投入されてから、ＲＥＳＥＴＢが非活性化されるまでの期間を第１〜第３期間に分けて説明する。第１期間は半導体記憶装置１０に供給される外部電圧ＶＤＤが安定するのを待機するための期間、第２期間はＡＦラッチ回路１０８がヒューズ回路１０６からＡＦ値をラッチするための期間、第３期間はＲＥＳＥＴＢが非活性化されるのを待機するための期間である。
【００４４】
また、ＲＥＳＥＴＢが非活性化された後の期間を第４および第５期間に分けて説明する。第４期間はＮウェルバイアス電圧ＶＮＷＥＬＬやＰウェルバイアス電圧ＶＰＷＥＬＬにＡＦ値を設定するための期間であり、第５期間は周辺回路電圧ＶＰＥＲにＡＦ値を設定するための期間である。
【００４５】
（１）第１期間
電源が投入されると、ワンショットパルス回路１２６、１３８の出力Ａ、Ｂは、外部電圧ＶＤＤの立ち上がりと連動してハイレベルに立ち上がる。出力Ａ、Ｂが共にハイレベルとなるときのＸＯＲゲート１３０の出力Ｃはローレベル、ＸＮＯＲゲート１３２の出力Ｄはハイレベルである。ＮＯＲゲート１４２にパワーオン検出信号ＶＰＯＮが入力されるため、出力Ｅはローレベルとなる。ＳＲ型フリップフロップ１４４は出力Ｄ＝ハイレベル、出力Ｅ＝ローレベルによってリセットされるため、その出力Ｆはローレベルとなる。ＡＮＤゲート１４８の出力は、ＲＥＳＥＴＢが非活性化されるまではローレベルに固定される。ＯＲゲート１５０の２入力はいずれもローレベルとなるため、その出力もローレベルとなり、第２デコーダ１２４の選択信号Ｈはローレベル（最低値）となり、周辺回路電圧ＶＰＥＲは最低値Ｖ０に設定される。
【００４６】
ＮＡＮＤゲート１４６の出力は、ＲＥＳＥＴＢが非活性化されるまではハイレベルに固定される。このため、第１デコーダ１２２の選択信号Ｇはハイレベル（最高値）となり、Ｎウェルバイアス電圧ＶＮＷＥＬＬは最高値Ｖｍに設定される。なお、Ｎウェルバイアス電圧ＶＮＷＥＬＬを最高値Ｖｍに設定するときには、Ｐウェルバイアス電圧ＶＰＷＥＬＬは最低値Ｖ０に設定される。
【００４７】
電源投入直後の第１期間においては、周辺回路電圧ＶＰＥＲは最低値Ｖ０に設定される。周辺回路電圧ＶＰＥＲを「最低値Ｖ０」という規定値に確定させることにより、ヒューズ回路１０６等の動作を安定させている。また、立ち上がり時における周辺回路電圧ＶＰＥＲを最低値Ｖ０に設定することにより消費電力を抑制できる。更に、Ｎウェルバイアス電圧ＶＮＷＥＬＬとＰウェルバイアス電圧ＶＰＷＥＬＬはそれぞれ最高値Ｖｍ、最低値Ｖ０にてバイアス設定されるため、半導体記憶装置１０のウェルに形成されるトランジスタ群のオフリーク電流を低減できる。
【００４８】
（２）第２期間
外部電圧ＶＤＤが所定レベルに達すると、パワーオン検出回路１０２はパワーオン検出信号ＶＰＯＮをローレベルに反転させる。これは、外部電圧ＶＤＤのレベルが十分に高くなり、半導体記憶装置１０の各回路を安定的に動作させることができる状態に移行したことを意味する。
【００４９】
パワーオン検出信号ＶＰＯＮがハイレベルからローレベルに変化するとき、ワンショットパルス回路１２６はローレベルパルスを発生させる（出力Ａ、ＬＯＡＤＳ）。このローレベルパルスにより、ＡＦラッチ回路１０８はヒューズ回路１０６からＡＦ値のラッチを開始する。第２期間はＡＦラッチ回路１０８がヒューズ回路１０６からＡＦ値をラッチするための期間である。アンチヒューズ素子から読み出す場合には、たとえば、１００μｓｅｃ程度の時間が想定される。
【００５０】
出力Ａのローレベルパルスに反応して、ＸＯＲゲート１３０の出力Ｃはハイレベルパルス、ＸＮＯＲゲート１３２の出力Ｄはローレベルパルスとなる。出力Ｃは第３遅延回路１４０を通過するため、出力Ｃのローレベルパルスは、ＮＯＲゲート１４２の出力にすぐには影響しない。ただし、ＮＯＲゲート１４２はパワーオン検出信号ＶＰＯＮの変化に反応し、その出力Ｅをローレベルからハイレベルに変化させる。
【００５１】
ＳＲ型フリップフロップ１４４は、ローレベルの出力Ｄ、ハイレベルの出力Ｅによりセットされるため、その出力Ｆはハイレベルとなる。このため、ＯＲゲート１５０の出力もハイレベルとなるので、第２デコーダ１２４は周辺回路電圧ＶＰＥＲを最高値Ｖｍに設定する。
【００５２】
ヒューズ回路１０６およびＡＦラッチ回路１０８には、第２期間においては最大の周辺回路電圧ＶＰＥＲが供給される。このため、ＡＦラッチ回路１０８はヒューズ回路１０６から安定的にＡＦ値を読み出すことができる。
【００５３】
出力Ｄはすぐにハイレベルに戻るが、第３遅延回路１４０によって出力Ｅはしばらくハイレベルのまま維持される。このため、ＳＲ型フリップフロップ１４４の出力値Ｆもしばらくはハイレベルのまま維持される。
【００５４】
（３）第３期間
パワーオン検出信号ＶＰＯＮの立ち下がりを契機として発生していた出力Ｃのハイレベルパルスが、第３遅延回路１４０を通過して、ＮＯＲゲート１４２に到達すると、ＮＯＲゲート１４２の出力Ｅはローレベルとなる。これによりＳＲ型フリップフロップ１４４がリセットされ、出力Ｆはローレベルとなる。ＲＥＳＥＴＢも活性状態（ローレベル）のままであるから、ＯＲゲート１５０の２入力はいずれもローレベルとなる。したがって、第２デコーダ１２４は周辺回路電圧ＶＰＥＲを再び最低値Ｖ０に設定する。なお、出力Ｅはすぐにハイレベルに戻る。出力Ｅは第２期間開始時の出力Ｃのハイレベルパルスに反応していたからである。したがって、パルスが通過すれば出力Ｅはもとのハイレベルに戻る。
【００５５】
周辺回路電圧ＶＰＥＲは最低値Ｖ０に戻されるので、第３期間中の消費電力が抑制される。周辺回路電圧ＶＰＥＲとして最高値Ｖｍが設定されている第２期間中に、ＡＦラッチ回路１０８はＡＦ値の読み出しを完了しておく必要がある。したがって、第２期間の長さはＡＦラッチ回路１０８がＡＦ値をラッチするのに要する時間よりも長くなるように第３遅延回路１４０の遅延時間を設定することが好ましい。
【００５６】
まとめると、第１期間においては周辺回路電圧ＶＰＥＲを最低値Ｖ０に設定することにより、消費電力を抑制しつつヒューズ回路１０６やＡＦラッチ回路１０８等の立ち上がりを安定させることができる。外部電圧ＶＤＤが十分に大きくなり、半導体記憶装置１０の電源が安定すると第２期間が開始する。第２期間においては周辺回路電圧ＶＰＥＲを最高値Ｖｍに設定することにより、ＡＦラッチ回路１０８がＡＦ値を安定的に読み出す。ラッチに要する想定時間が経過した後、第３期間が開始する。第３期間においては周辺回路電圧ＶＰＥＲを最低値Ｖｍに戻すことにより消費電力を抑制した上で、ＲＥＳＥＴＢの入力を待つ。
【００５７】
（４）第４期間
第４期間は、Ｎウェルバイアス電圧ＶＮＷＥＬＬやＰウェルバイアス電圧ＶＰＷＥＬＬをＡＦ値（最適値）に設定するための期間である。ＲＥＳＥＴＢがハイレベルに非活性化されるとＮＡＮＤゲート１４６およびＡＮＤゲート１４８が開く。ＲＥＳＥＴＢがローレベルからハイレベルに変化するとき、ワンショットパルス回路１２８はローレベルのパルスを発生させる（出力Ｂ）。出力Ｂのローレベルパルスに反応して、ＸＯＲゲート１３０の出力Ｃはハイレベルパルス、ＸＮＯＲゲート１３２の出力Ｄはローレベルパルスとなる。出力Ｃの先には第３遅延回路１４０が存在するため、出力Ｃの変化によってＮＯＲゲート１４２の出力すぐには影響されない。したがって、ＮＯＲゲート１４２の出力はしばらくはハイレベルのまま維持される。
【００５８】
ＳＲ型フリップフロップ１４４は、ローレベルの出力Ｄ、ハイレベルの出力Ｅによってセットされるため、その出力Ｆはハイレベルとなる。このため、ＯＲゲート１５０の出力もハイレベルとなるので、第２デコーダ１２４は周辺回路電圧ＶＰＥＲを最高値Ｖｍに設定する。
【００５９】
出力Ｄはすぐにハイレベルに戻るが、第３遅延回路１４０によって出力Ｅはしばらくハイレベルのまま維持される。このため、ＳＲ型フリップフロップ１４４の出力値Ｆもしばらくはハイレベルのまま維持される。
【００６０】
ＲＥＳＥＴＢがハイレベルになったので、ＮＡＮＤゲート１４６からは（Ｎウェルバイアス電圧ＶＮＷＥＬＬ設定用の）ＡＦ値が第１デコーダ１２２に送られる。このため、第１デコーダ１２２はＮウェルバイアス電圧ＶＮＷＥＬＬをＡＦ値に設定する。Ｐウェルバイアス電圧ＶＰＷＥＬＬについても同様である。
【００６１】
（５）第５期間
出力Ｃのハイレベルパルスが、第３遅延回路１４０を通過して、ＮＯＲゲート１４２に到達すると、ＮＯＲゲート１４２の出力Ｅはローレベルとなる。これによりＳＲ型フリップフロップ１４４はリセットされ、その出力Ｆはローレベルとなる。ＲＥＳＥＴＢがハイレベルになっているので、ＡＮＤゲート１４８は開いている。出力Ｆがローレベルなので、ＡＮＤゲート１４８の出力、すなわち、（周辺回路電圧ＶＰＥＲ設定用の）ＡＦ値はそのまま第２デコーダ１２４に入力される。こうして、第２デコーダ１２４は、周辺回路電圧ＶＰＥＲをＡＦ値に設定する。
【００６２】
まとめると、第４期間においてはＮウェルバイアス電圧ＶＮＷＥＬＬとＰウェルバイアス電圧ＶＰＷＥＬＬを最適値に設定し、第５期間において周辺回路電圧ＶＰＥＲを最適値に設定している。
【００６３】
図４は、第１の変形例として、電源投入後における内部電圧調整回路１００の動作を示すタイムチャートである。本実施形態においては、第１から第３期間において、周辺回路電圧ＶＰＥＲを最低値Ｖ０、最高値Ｖｍ、最低値Ｖ０の順に変化させたが、第１から第３期間を通して、周辺回路電圧ＶＰＥＲを最高値Ｖｍに固定してもよい。本実施形態に比べると消費電力が大きくなる可能性があるが、処理がシンプルになるというメリットがある。第１期間では周辺回路電圧ＶＰＥＲを最低値Ｖ０に設定し、第２および第３期間では周辺回路電圧ＶＰＥＲを最高値Ｖｍに設定するとしてもよい。
【００６４】
図５は、第２の変形例として、電源投入後における内部電圧調整回路１００の動作を示すタイムチャートである。第１から第３期間を通して、周辺回路電圧ＶＰＥＲに仮パラメータＶｘを設定してもよい。ここでいう仮パラメータＶｘとは、ヒューズ回路１０６やＡＦラッチ回路１０８を動作させる上で十分な電圧値としてあらかじめ定められた電圧値である。
【００６５】
以上、内部電圧調整回路１００の回路構成を中心として半導体記憶装置１０を説明した。内部電圧調整回路１００によれば、電源投入時における電圧が不安定な状態においては規定値によって制御対象となる回路を安定動作させ、電圧が安定してからは装置固有の値にて回路を最適動作させることができる。第１期間や第３期間の周辺回路電圧ＶＰＥＲを低く設定することにより消費電力を効果的に抑制できる。また、第２期間の周辺回路電圧ＶＰＥＲを高く設定することにより、ＡＦ値を安定的にラッチしやすくなる。
【００６６】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００６７】
本実施形態においては、ＲＥＳＥＴＢの非活性化を契機として第４期間が開始するとして説明したが、ＲＥＳＥＴＢに限らず、パワーオン検出信号ＶＰＯＮから十分に遅れて所定の信号が活性化、または、非活性化されることを契機として第４期間を開始させてもよい。以下、ＲＥＳＥＴＢのように第４期間の開始契機となる信号を「セット信号」とよぶ。パワーオン検出信号ＶＰＯＮを遅延回路に接続し、パワーオン検出信号ＶＰＯＮから所定時間だけ遅れて入力される信号をセット信号としてもよい。パワーオン検出信号ＶＰＯＮが入力されてから所定時間後にセット信号を出力するタイマ回路を設けてもよい。
【００６８】
ＲＥＳＥＴＢは、電源投入時はローレベルであり、所定時間経過後にハイレベルとなる信号である。ＲＥＳＥＴＢは、また、通常動作モードからパワーダウンモードに遷移するときハイレベルからローレベルに変化し、パワーダウンモードから通常動作モードに復帰するときにはローレベルからハイレベルに変化する。この復帰時においてもＡＦ値の再読込が必要となる場合がある。本発明は、この復帰時におけるＡＦ値の再読込にも適用可能である。
【００６９】
本発明の適用対象はＤＲＡＭに限らず、ＳＲＡＭやフラッシュメモリなどの他の半導体記憶装置に適用することも可能であり、さらに、ＭＰＵやＤＳＰ（Digital Signal Processer）などのロジック系の半導体装置に適用することも可能である。
【００７０】
本実施形態においては、ヒューズ回路１０６はアンチヒューズ素子により情報を記憶するとして説明したが、ヒューズ素子により情報を記憶してもよい。アンチヒューズ素子は絶縁状態からプログラミングにより導通状態に変化する素子であるが、ヒューズ素子は導通状態からプログラミングにより絶縁状態に変化する。導通状態から絶縁状態に変化するか絶縁状態から導通状態に変化するかは発明の本質に関わるものではない。少なくとも、プログラミングの結果として電気的特性を恒久的に変化させ得る素子であれば、本発明を応用可能であることは当業者には理解されるところである。
【符号の説明】
【００７１】
１０  半導体記憶装置、１１  クロック端子、１２  コマンド端子、１３  アドレス端子、１４  データ入出力端子、１５  電源端子、２１  クロック入力回路、２２  タイミング発生回路、３１  コマンド入力回路、３２  コマンドデコーダ、４１  アドレス入力回路、４２  アドレスラッチ回路、５１  ロウ系制御回路、５２  カラム系制御回路、５４  モードレジスタ、６１  ロウデコーダ、６２  カラムデコーダ、６３  センス回路、７０  メモリセルアレイ、８０  データ入出力回路、１００  内部電圧調整回路、１０２  パワーオン検出回路、１０４  内部電圧発生回路、１０６  ヒューズ回路、１０８  ＡＦラッチ回路、１１０  制御回路、１１８  第１マルチプレクサ、１２０  第２マルチプレクサ、１２２  第１デコーダ、１２４  第２デコーダ、１２６、１２８  ワンショットパルス回路、１３４  第２遅延回路、１３６  第１遅延回路、１４０  第３遅延回路、１４４  ＳＲ型フリップフロップ、ＶＰＥＲ  周辺回路電圧、ＶＮＷＥＬＬ  Ｎウェルバイアス電圧、ＶＰＷＥＬＬ  Ｐウェルバイアス電圧、ＶＤＤ  外部電圧、ＶＳＳ  基板電圧、ＶＢＧＲ  基準電圧、ＩＣＭＤ  内部コマンド、ＷＬ  ワード線、ＢＬ  ビット線、ＶＰＯＮ  パワーオン検出信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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