(57)【要約】【課題】選択メモリセルの動作に必要な電圧を確実に生成することのできる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。制御回路は、電圧を生成する複数のチャージポンプ２０ａ〜２０ｈと、所定の数のチャージポンプ２０ａ〜２０ｈに対し動作するタイミングを制御するクロック信号を供給する複数のクロックオシレータ３０ａ〜３０ｈとを備える。チャージポンプ２０は、メモリブロック１の直下の領域にそれぞれ設けられる。複数のクロックオシレータ３０は、出力するクロック信号の周波数が互いに異なる。【選択図】図６Ａ
2011175710.tif 000002
【特許請求の範囲】
【請求項１】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
半導体基板上に前記メモリセルアレイが積層された複数のメモリブロックと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線及び選択された前記第２配線に電圧を印加する制御回路とを備え、
前記制御回路は、
前記第１配線及び前記第２配線に印加する電圧を生成する複数のチャージポンプ回路と、
所定の数の前記チャージポンプ回路に対し動作するタイミングを制御するクロック信号を供給する複数のクロックオシレータ回路とを備え、
前記チャージポンプ回路は、前記メモリブロックの直下の領域にそれぞれ設けられ、
複数の前記クロックオシレータ回路は、出力するクロック信号の周波数が互いに異なる
ことを特徴とする半導体記憶装置。
【請求項２】
前記クロックオシレータ回路は、複数段のインバータがリング状に接続されたリングオシレータであり、
複数の前記クロックオシレータ回路は、前記インバータの段数が異なることにより互いに異なる周波数のクロック信号を出力する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記クロックオシレータ回路は、使用される電源電圧が異なることにより互いに異なる周波数のクロック信号を出力する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記制御回路は、
前記クロックオシレータ回路から複数の前記チャージポンプ回路に至る経路に設けられ前記クロック信号を所定時間遅延させる複数の遅延回路をさらに備え、
複数の前記遅延回路は、クロック信号の遅延時間が互いに異なる
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
【請求項５】
前記遅延回路は、
前記経路と複数の前記チャージポンプ回路との間に、前記チャージポンプ回路と直列となるように設けられるとともに、
前記クロック信号の遅延時間が互いに素であるように形成される
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記遅延回路は、前記経路上に直列に設けられ、
前記チャージポンプ回路は、前記遅延回路の接続点に接続される
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
半導体基板上に前記メモリセルアレイが積層された複数のメモリブロックと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線及び選択された前記第２配線に電圧を印加する制御回路とを備え、
前記制御回路は、
前記第１配線及び前記第２配線に印加する電圧を生成する複数のチャージポンプ回路と、
前記チャージポンプ回路に対し動作するタイミングを制御するクロック信号を供給するクロックオシレータ回路と、
前記クロックオシレータ回路から複数の前記チャージポンプ回路に至る経路に設けられ前記クロック信号を所定時間遅延させる複数の遅延回路とを備え、
前記チャージポンプ回路は、前記メモリブロックの直下の領域にそれぞれ設けられ、
複数の前記遅延回路は、クロック信号の遅延時間が互いに異なる
ことを特徴とする半導体記憶装置。
【請求項８】
前記遅延回路は、
前記経路と複数の前記チャージポンプ回路との間に、前記チャージポンプ回路と直列となるように設けられるとともに、
前記クロック信号の遅延時間が互いに素であるように形成される
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記遅延回路は、前記経路上に直列に設けられ、
前記チャージポンプ回路は、前記遅延回路の接続点に接続される
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記遅延回路は、前記クロック信号の遅延時間が互いに素であるように形成される
ことを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
ユニポーラ型のＲｅＲＡＭの場合を例として説明すると、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００５】
抵抗変化メモリ装置に対して動作を実行する場合、半導体基板上に設けられた昇圧回路によりメモリセルの状態を変化させるために必要な電圧を生成する。この昇圧回路に含まれる複数のチャージポンプは半導体基板上に分散して設けることができる（特許文献１参照）。可変抵抗素子の抵抗状態の遷移に必要な高電圧を出力する際、昇圧回路に含まれる複数のチャージポンプを一斉に動かすと、昇圧される電圧の瞬間的な上昇幅（ジッター）が非常に大きくなる。この大きなジッターにより動作時に使用される電圧が変動し、メモリセルに対する誤書き込み、或いはメモリセルの破壊が引き起こされる可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９１０２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、選択メモリセルの動作に必要な電圧を確実に生成することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、半導体基板上に前記メモリセルアレイが積層された複数のメモリブロックと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線及び選択された前記第２配線に電圧を印加する制御回路とを備え、前記制御回路は、前記第１配線及び前記第２配線に印加する電圧を生成する複数のチャージポンプ回路と、所定の数の前記チャージポンプ回路に対し動作するタイミングを制御するクロック信号を供給する複数のクロックオシレータ回路とを備え、前記チャージポンプ回路は、前記メモリブロックの直下の領域にそれぞれ設けられ、複数の前記クロックオシレータ回路は、出力するクロック信号の周波数が互いに異なることを特徴とする。
【０００９】
本発明の別態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、半導体基板上に前記メモリセルアレイが積層された複数のメモリブロックと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線及び選択された前記第２配線に電圧を印加する制御回路とを備え、前記制御回路は、前記第１配線及び前記第２配線に印加する電圧を生成する複数のチャージポンプ回路と、前記チャージポンプ回路に対し動作するタイミングを制御するクロック信号を供給するクロックオシレータ回路と、前記クロックオシレータ回路から複数の前記チャージポンプ回路に至る経路に設けられ前記クロック信号を所定時間遅延させる複数の遅延回路とを備え、前記チャージポンプ回路は、前記メモリブロックの直下の領域にそれぞれ設けられ、複数の前記遅延回路は、クロック信号の遅延時間が互いに異なることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、選択メモリセルの動作に必要な電圧を確実に生成することのできる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。
【図２】第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図３】第１の実施の形態に係る半導体記憶装置のメモリブロック及び制御回路の斜視図である。
【図４】第１の実施の形態に係る半導体記憶装置の制御回路を示す回路図である。
【図５Ａ】比較例に係る半導体記憶装置の制御回路を示すブロック図である。
【図５Ｂ】比較例に係る半導体記憶装置の制御回路の動作波形図である。
【図６Ａ】第１の実施の形態に係る半導体記憶装置の制御回路を示すブロック図である。
【図６Ｂ】第１の実施の形態に係る半導体記憶装置の制御回路の動作波形図である。
【図６Ｃ】第１の実施の形態に係る半導体記憶装置の制御回路の回路図である。
【図７Ａ】第２の実施の形態に係る半導体記憶装置の制御回路を示すブロック図である。
【図７Ｂ】第２の実施の形態に係る半導体記憶装置の制御回路を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【００１３】
（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１及び図２は、本発明の実施の形態に係る半導体記憶装置のメモリセルアレイを示す等価回路図及び斜視図である。この半導体記憶装置は、互いに平行に配置された複数本のワード線ＷＬと、これらワード線ＷＬと交差し、且つ、互いに平行に配置された複数本のビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとの各交差部には、一端がビット線ＢＬに他端がワード線ＷＬにそれぞれ接続されたメモリセルＭＣが配置されている。このビット線ＢＬ、ワード線ＷＬ、及びメモリセルＭＣによりメモリセルアレイＭＡが構成される。
【００１４】
図２は、図１に示したメモリセルアレイＭＡの一部を示す斜視図である。メモリセルアレイＭＡ内では、ワード線ＷＬと、このワード線ＷＬと交差するように配置されたビット線ＢＬとの各交差部に、メモリセルＭＣが配置されている。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態の間を遷移する可変抵抗素子ＶＲと、非オーミック素子からなる選択素子、例えばダイオードＤｉとからなるユニポーラ型である。ただし、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。また、可変抵抗素子ＶＲとダイオードＤｉとの接続の順番や、ダイオードＤｉの極性等も図に示す実施の形態に限定されるものではない。
【００１５】
図１及び図２に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。クロスポイント型の構成の場合、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンとなり、ワード線ＷＬとビット線ＢＬとは直交する位置関係で足りるため、ワード線ＷＬ方向及びビット線ＢＬ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイＭＡ内の位置合せ精度を緩くすることができ、容易に製造することができる。
【００１６】
可変抵抗素子ＶＲとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。特に、ＲｅＲＡＭの場合、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００１７】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００１８】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には２．０Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００１９】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００２０】
図３は、本実施の形態に係る半導体記憶装置の、メモリブロック１と、半導体基板２上に形成される読み出し／書き込みに供される制御回路の分解斜視図である。ここでは一つのメモリブロック１を示すが、実際にはこのようなメモリブロック１が更にマトリクス配列される。
【００２１】
メモリブロック１は、例えば４層のメモリセルアレイＭＡ０〜ＭＡ３を積層することにより、三次元的に構成される。上述のように、各層のメモリセルアレイＭＡｎ（ｎ＝０〜３）は、半導体基板２に平行なｘ方向に伸びるビット線ＢＬと、ビット線ＢＬと交差するようにｙ方向に伸びるワード線ＷＬとの各交差部にメモリセルＭＣが配置されて構成される。図３のメモリブロック１では、積層方向（図中ｚ方向）に隣接する２層の間でビット線ＢＬ又はワード線ＷＬを共有している。即ち、第１層メモリセルアレイＭＡ０と第２層メモリセルアレイＭＡ１の間でワード線ＷＬを共有するとともに、第３層メモリセルアレイＭＡ２と第４層メモリセルアレイＭＡ３の間でワード線ＷＬを共有している。また、第２層メモリセルアレイＭＡ１と第３層メモリセルアレイＭＡ２の間でビット線ＢＬを共有している。第１層メモリセルアレイＭＡ０及び第４層メモリセルアレイＭＡ３のビット線ＢＬは、共有相手となるメモリセルアレイＭＡがないため、１つのメモリセルアレイＭＡのみに用いられる。
【００２２】
メモリブロック１の下部の半導体基板２上には、読み出し／書き込みに供される制御回路が形成される。半導体基板２上には、メモリブロック１のｘ軸方向を長手方向とする２辺に沿って配列された２列のロウデコーダ２１が形成される。ロウデコーダ２１は、メモリブロック１の直下の領域に隣接する領域の半導体基板２上に形成されている。メモリブロック１のワード線ＷＬは、その端部が垂直ビアコンタクト１２により引き出されて、ロウデコーダ２１に接続される。また、半導体基板２上には、メモリブロック１のｙ軸方向を長手方向とする２辺に沿って配列された２列のカラムデコーダ２２が形成される。カラムデコーダ２２も、メモリブロック１の直下の領域に隣接する領域の半導体基板２上に形成されている。メモリブロック１のビット線ＢＬは、その端部が垂直ビアコンタクト１１により引き出されて、カラムデコーダ２２に接続される。
【００２３】
その他の半導体記憶装置の動作に必要な周辺回路が、メモリブロック１の直下の領域に形成される。周辺回路は、ページレジスタ２３、プレデコーダ２４、分散ドライバ２５、チャージポンプ２０、センスアンプ２６を含む。ページレジスタ２３には、データバスを介して外部から動作に必要な情報が入力される。ページレジスタ２３に入力された情報は、プレデコーダ２４により処理され、選択ビット線アドレス、選択ワード線アドレスとしてそれぞれカラムデコーダ２２、ロウデコーダ２１に送られる。そして、分散ドライバ２５からカラムデコーダ２２及びロウデコーダ２１を介して読み出し、書き込み及び消去のそれぞれの動作に対応した所定の電圧の組み合わせが選択ビット線ＢＬ及び選択ワード線ＷＬに印加される。センスアンプ２６は、選択ビット線ＢＬに読み出し電圧を印加した際に可変抵抗素子ＶＲを介して流れる電流をモニターして、可変抵抗素子の抵抗状態を判定する。
【００２４】
ここで、カラムデコーダ２２及びロウデコーダ２１から選択ビット線ＢＬ及び選択ワード線ＷＬに印加する電圧を生成するための昇圧回路として、チャージポンプ２０が設けられている。上述のように、図３に示すメモリブロック１は半導体基板２上にマトリクス状に配置される。それぞれのメモリブロック１の下部にチャージポンプ２０が配置され、複数のチャージポンプ２０を動作させることにより動作に必要な電圧を生成する。このチャージポンプ２０により生成された電圧が分散ドライバ２５を介してカラムデコーダ２２及びロウデコーダ２１に供給される。
【００２５】
チャージポンプ２０としては、例えば図４に示すような昇圧回路が用いられる。この昇圧回路は、直列接続されたダイオードＤの各段にキャパシタＣの一端を接続し、キャパシタＣの他端にクロック信号が供給されるチャージポンプ回路である。キャパシタＣの他端はクロック信号に基づいて電位が制御され、それに伴いダイオードＤが接続されるキャパシタの一端側の電位も上昇する。昇圧回路はこれを繰り返して昇圧電圧を生成する。
【００２６】
複数のチャージポンプ２０を同一のクロック信号に基づいて一斉に動作させた場合、昇圧される電圧の瞬間的な上昇幅（ジッター）が非常に大きくなる。この大きなジッターにより、書き込み動作時などに使用される電圧が変動し、メモリセルＭＣに対する誤書き込み、或いはメモリセルＭＣの破壊が引き起こされる可能性がある。理解の容易のため、以下ではまず比較例の半導体記憶装置として複数のチャージポンプ２０を一斉に動作させる例を説明する。その後、本実施の形態の半導体記憶装置について説明する。
【００２７】
［比較例に係る半導体記憶装置の構成］
比較例に係る半導体記憶装置において、メモリブロック１、ロウデコーダ２１、カラムデコーダ２２等の周辺回路の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。図５Ａは、比較例に係る半導体記憶装置の制御回路を示すブロック図である。図５Ａには、メモリブロック１と、そのメモリブロック１の下部のチャージポンプ２０とが半導体基板２上に複数個マトリクス状に設けられた構成が示されている。図５Ａでは、簡略化のためチャージポンプ２０を除くメモリブロック１の下部の周辺回路については記載を省略している。
【００２８】
半導体基板２上には、複数のチャージポンプ２０に対し動作するタイミングを制御するクロック信号を送るクロックオシレータ３０が設けられている。クロックオシレータ３０には電源４０が接続されている。クロックオシレータ３０は、所定の周波数ωのクロック信号を生成する。このクロック信号が複数のチャージポンプ２０に分配される。比較例の半導体記憶装置においては、ひとつのクロックオシレータ３０のみが設けられている。そのため、このクロックオシレータ３０から出力されたクロック信号に基づき全てのチャージポンプ２０が同時に動作する。複数のチャージポンプ２０により生成された電圧は、各メモリブロック１の動作に共通に使用される。
【００２９】
図５Ｂは、比較例に係る半導体記憶装置の制御回路の動作波形図である。動作開始後、クロック信号が入力されたチャージポンプが動作する毎に電圧が昇圧される。クロックオシレータ３０から出力されたクロック信号に基づき全てのチャージポンプ２０が一斉に動作した場合、チャージポンプ２０が動作する瞬間の電圧の上昇幅が大きくなる。半導体記憶装置の動作に必要な設定電圧まで電圧を昇圧する際に、図５Ｂに示すように設定電圧を超える場合も生じる。この場合、メモリセルＭＣに対する誤書き込み、或いはメモリセルＭＣの破壊が引き起こされる可能性がある。
【００３０】
本実施の形態に係る半導体記憶装置は、このような電圧の上昇を抑え、所望の設定電圧を得ることができる。以下、このような本実施の形態の半導体記憶装置について説明する。
【００３１】
図６Ａは、本実施の形態に係る半導体記憶装置の制御回路を示すブロック図である。図６Ａには、メモリブロック１と、そのメモリブロック１の下部のチャージポンプ２０とが半導体基板２上に複数個マトリクス状に設けられた構成が示されている。図６Ａでは、図５Ａと同様にチャージポンプ２０を除くメモリブロック１の下部の周辺回路については記載を省略している。
【００３２】
半導体基板２上には、複数のチャージポンプ２０に対し動作するタイミングを制御するクロック信号を送るクロックオシレータ３０ａ〜３０ｈが設けられている。本実施の形態はクロックオシレータ３０が複数設けられている点において、図５Ａに示す比較例と異なる。図６Ａには、ｘ方向に８個、ｙ方向に１６個のメモリブロック１が配列された例が示されている。本実施の形態において、ｙ方向に並ぶ１６個のメモリブロック１に対し１つのクロックオシレータ３０が設けられている。複数のクロックオシレータ３０ａ〜３０ｈには、それぞれ異なる電源４０ａ〜４０ｈが接続されている。複数のクロックオシレータ３０ａ〜３０ｈは、互いに異なる周波数ω１〜ω８のクロック信号を出力する。ここで、クロックオシレータ３０ａ〜３０ｈから出力されるクロック信号の周波数は、互いに素であるように設定されているものとする。このクロック信号が複数のチャージポンプ２０に分配される。本実施の形態の半導体記憶装置においては、クロック信号の周波数ω１〜ω８が異なるため、クロック信号が共鳴することがなく、チャージポンプ２０は異なるタイミングで動作する。なおクロック信号の周波数は、少なくとも隣り合うクロックオシレータ３０の出力する周波数が互いに素であるように設定することもできる。
【００３３】
図６Ｂは、本実施の形態に係る半導体記憶装置の制御回路の動作波形図である。周波数ω１〜ω８が互いに異なるクロック信号に基づきチャージポンプ２０が異なるタイミングで動作した場合、チャージポンプ２０により昇圧される電圧は滑らかに上昇する。半導体記憶装置の動作に必要な設定電圧まで電圧を昇圧する際に、図６Ｂに示すように昇圧する電圧は設定電圧を超えることがない。この電圧を用いることにより、メモリセルＭＣに対して所望の動作を実行することができる。
【００３４】
上述のように複数のクロックオシレータ３０は出力するクロック信号の周波数ω１〜ω８が互いに異なる。このようなクロックオシレータ３０は例えば以下のようにして構成することができる。図６Ｃは、本実施の形態に係るクロックオシレータ３０の構成例を示す回路図である。クロックオシレータ３０は、複数段のインバータ３１がリング状に接続されたリングオシレータとして構成されている。インバータ３１は奇数個設けられ、入力端子ＩＮから入力された信号は、インバータ３１の数によって決まる周波数で振動するクロック信号となり出力端子ＯＵＴから出力される。ここで、図６Ａに示す複数のクロックオシレータ３０ａ〜３０ｈは、インバータ３１の段数を互いに異ならせて構成することができる。これにより、複数のクロックオシレータ３０は互いに異なる周波数ω１〜ω８のクロック信号を出力することが可能となる。図６Ｃに示す構成はクロックオシレータ３０の一例であり、別の構成とすることも可能である。
【００３５】
また、クロックオシレータ３０ａ〜３０ｈは、使用される電源４０ａ〜４０ｈの電圧が異なることにより互いに異なる周波数ω１〜ω８のクロック信号を出力するように構成することもできる。この場合、図６Ａに示すように異なる電源４０ａ〜４０ｈをクロックオシレータ３０ａ〜３０ｈにそれぞれ接続すればよい。これによっても、複数のクロックオシレータ３０は互いに異なる周波数ω１〜ω８のクロック信号を出力することが可能となる。
【００３６】
［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、複数のクロックオシレータ３０ａ〜３０ｈから出力されるクロック信号により、チャージポンプ２０の動作が制御される。クロック信号の周波数ω１〜ω８が異なるため、チャージポンプ２０は異なるタイミングで動作する。チャージポンプ２０が異なるタイミングで動作した場合、チャージポンプ２０により昇圧される電圧は設定電圧を超えることがなく、選択メモリセルＭＣの動作に必要な電圧を確実に生成することができる。
【００３７】
（第２の実施の形態）
［第２の実施の形態に係る半導体記憶装置の構成］
次に、本発明の第２の実施の形態の半導体記憶装置の制御回路について説明する。図７Ａ、図７Ｂは、本実施の形態に係る半導体記憶装置の制御回路を示すブロック図である。本実施の形態の半導体記憶装置において、メモリセルアレイＭＡ、メモリブロック１、チャージポンプ２０等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。上述の第１の実施の形態と同一の構成を有する箇所については、同一の符号を付して重複する説明を省略する。
【００３８】
図７Ａに示すように、本実施の形態に係る半導体記憶装置は、クロックオシレータ３０からチャージポンプ２０ａ〜２０ｇに至る経路の間に遅延回路５０ａ〜５０ｇが設けられている点において、第１の実施の形態に係る半導体記憶装置と異なる。遅延回路５０ａ〜５０ｇは、チャージポンプ２０やクロックオシレータ３０等の制御回路と同様に、半導体基板２上に複数設けられる。遅延回路５０ａ〜５０ｇは、入力されたクロック信号を所定時間遅延させた後、出力する。
【００３９】
図７Ａには、チャージポンプ２０ａ〜２０ｇにそれぞれ直列に接続するように設けられた遅延回路５０ａ〜５０ｇが示されている。この直列接続された遅延回路５０ａ〜５０ｇとチャージポンプ２０ａ〜２０ｇとが、クロック信号を伝送する信号線ＳＬに接続されている。ここで、遅延回路５０ａ〜５０ｇによるクロック信号の遅延時間は、互いに素であるように設定されている。このように設定することにより、信号線ＳＬが所定の周波数のクロック信号を伝送してきたとしても、各遅延回路５０ａ〜５０ｇは互いに異なるタイミングで信号を出力する。
【００４０】
図７Ｂは、遅延回路５０の接続の他の例を示している。図７Ｂには、クロック信号を伝送する信号線ＳＬに直列に接続された遅延回路５０ａ〜５０ｇが示されている。この直列接続された遅延回路５０ａ〜５０ｇの各接続点にチャージポンプ２０ａ〜２０ｇがそれぞれ接続される。ここで、図７Ｂに示す遅延回路５０ａ〜５０ｇは、クロック信号の遅延時間が同一であっても良いし、それぞれ異なっていても良い。図７Ａに示した遅延回路５０ａ〜５０ｇのように、クロック信号の遅延時間を互いに素であるように設定してもよい。図７Ｂに示すように遅延回路５０を接続することにより、信号線ＳＬが所定の周波数のクロック信号を伝送してきたとしても、各遅延回路５０は互いに異なるタイミングで信号を出力する。
【００４１】
このように、本実施の形態に係る半導体記憶装置において、複数の遅延回路５０ａ〜５０ｇはクロック信号を遅延させて出力するタイミングが互いに異なる。すなわち、遅延回路５０から出力されるクロック信号の位相が異なることになり、この遅延回路５０からの出力信号により動作が制御されるチャージポンプ２０は異なるタイミングで動作する。
【００４２】
位相が互いに異なるクロック信号に基づきチャージポンプ２０が異なるタイミングで動作した場合、チャージポンプ２０により昇圧される電圧は滑らかに上昇する。この場合も、半導体記憶装置の動作に必要な設定電圧まで電圧を昇圧する際に、昇圧する電圧は設定電圧を超えることがない（図６Ｂ参照）。この電圧を用いることにより、メモリセルＭＣに対して所望の動作を実行することができる。
【００４３】
［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、クロックオシレータ３０から出力されるクロック信号により、チャージポンプ２０の動作が制御される。このクロック信号の位相を異ならせることにより、チャージポンプ２０は異なるタイミングで動作する。チャージポンプ２０が異なるタイミングで動作した場合、チャージポンプ２０により昇圧される電圧は設定電圧を超えることがなく、選択メモリセルＭＣの動作に必要な電圧を確実に生成することができる。
【００４４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態では、クロックオシレータから出力されるクロック信号の周波数をチャージポンプごとに変化させる動作と、遅延回路５０によりクロック信号を遅延させる動作を別に説明したが、この動作を組み合わせて実施することも可能である。
【符号の説明】
【００４５】
１・・・メモリブロック、  ２・・・半導体基板、  １１、１２・・・垂直ビアコンタクト、  ２０・・・チャージポンプ、  ２１・・・ロウデコーダ、  ２２・・・カラムデコーダ、  ２３・・・ページレジスタ、  ２４・・・プレデコーダ、  ２５・・・分散ドライバ、  ２６・・・センスアンプ、  ３０・・・クロックオシレータ、  ３１・・・インバータ、  ４０・・・電源、  ５０・・・遅延回路、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  Ｄｉ・・・ダイオード、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＡ・・・メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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