(57)【要約】【課題】センサＩＦからデータを入力している期間、および伝送ＩＦへデータを出力している期間の間ＣＰＵは演算処理を行うことができないために、処理時間が長くなると所定の更新周期内に処理を終わらすことができなかったという課題を解決することを目的にする。【解決手段】２ポートメモリを２個（４１、４２）用い、演算処理を行うＣＰＵ１１が接続されるバス４３、センサＩＦ１４が接続されるバス４４、伝送ＩＦが接続されるバス４５を分離した。データ入力、演算処理、データ出力をオーバーラップして行うことができる。【選択図】図１
2011158927.tif 000002
【特許請求の範囲】
【請求項１】
入力インターフェイスから入力信号を取り込み、この取り込んだ入力信号に演算処理を施して出力インターフェイスから出力するデータ処理装置において、
第１のバスと、
前記入力インターフェイスが接続される第２のバスと、
前記出力インターフェイスが接続される第３のバスと、
前記第３のバスに接続されたリードポート、および前記第１のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第１の２ポートメモリと、
前記第１のバスに接続されたリードポート、および前記第２のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第２の２ポートメモリと、
前記第１のバスに接続され、前記第２の２ポートメモリに格納された前記入力インターフェイスの出力データを読み込み、この出力データに演算処理を施してその結果を前記第１の２ポートメモリに書き込むＣＰＵと、
前記第２および第３のバスに接続され、前記入力インターフェイスの出力データを前記第２の２ポートメモリに書き込み、前記第１の２ポートメモリに格納された前記ＣＰＵが演算したデータを前記出力インターフェイスに書き込む第１のメモリアクセスコントローラと、
を具備したことを特徴とするデータ処理装置。
【請求項２】
入力インターフェイスから入力信号を取り込み、この取り込んだ入力信号に演算処理を施して出力インターフェイスから出力するデータ処理装置において、
第１のバスと、
前記入力インターフェイスが接続される第２のバスと、
前記出力インターフェイスが接続される第３のバスと、
前記第３のバスに接続されたリードポート、および前記第１のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第１の２ポートメモリと、
前記第１のバスに接続されたリードポート、および前記第２のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第２の２ポートメモリと、
前記第２の２ポートメモリに格納された前記入力インターフェイスの出力データを読み込み、この出力データに演算処理を施してその結果を前記第１の２ポートメモリに書き込むＣＰＵと、
前記第２のバスに接続され、前記入力インターフェイスの出力データを前記第２の２ポートメモリに書き込む第１のメモリアクセスコントローラと、
前記第３のバスに接続され、前記第１の２ポートメモリに格納された前記ＣＰＵが演算したデータを前記出力インターフェイスに書き込む第２のメモリアクセスコントローラと、
を具備したことを特徴とするデータ処理装置。
【請求項３】
前記入力インターフェイスはセンサの出力データを取り込むセンサインターフェイスであり、前記出力インターフェイスは伝送路を介して入力されたデータを外部に送信する伝送インターフェイスであることを特徴とする請求項１若しくは請求項２記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたデータを演算処理して出力するデータ処理装置に関し、特にセンサの出力データを演算処理して物理量を求め、この物理量を他の機器に伝送する装置に用いて好適なデータ処理装置に関するものである。
【背景技術】
【０００２】
図４に、物理量を測定するセンサ２０の出力が入力され、この入力値を物理量に変換して伝送路２１を介して他の装置に送信するデータ処理装置の構成を示す。
【０００３】
図４において、１０はデー処理装置であり、ＣＰＵ（Central Processing Unit）１１、メモリ１２、ＤＭＡＣ（Direct Memory Access Controller）１３、センサＩＦ（Interface）１４、伝送ＩＦ（Interface）１５、およびＣＰＵ１１、メモリ１２、ＤＭＡＣ１３、センサＩＦ１４、伝送ＩＦ１５が接続されるバス１６で構成される。物理量を測定するセンサ２０の出力はセンサＩＦ１４に入力される。また、変換した物理量は伝送ＩＦ１５を経由して伝送路２１に出力される。
【０００４】
次に、図５フローチャートに基づいてデータ処理装置１０の動作を説明する。図５において、先ず工程（Ｐ５−１）においてセンサ２０の出力を取り込む。具体的には、センサ２０の出力はセンサＩＦ１４に入力される。そしてＤＭＡＣ１３が起動し、センサ２０から入力されたデータをメモリ１２に転送する。ＤＭＡＣ１３は、ＣＰＵ１１を介さずにデータをメモリその他に転送することができる要素である。
【０００５】
次に、工程（Ｐ５−２）で取り込んだセンサ２０の出力に演算処理を施し、物理量に変換する。具体的には、ＣＰＵ１１はメモリ１２に転送されたデータを読み出し、演算処理を行ってこのデータを物理量に変換し、変換した値をメモリ１２に書き込む。
【０００６】
そして、工程（Ｐ５−３）で変換した物理量を伝送する。具体的には、ＤＭＡＣ１３が起動し、メモリ１２に書き込まれた物理量を伝送ＩＦ１５に転送する。伝送ＩＦ１５はこの転送された物理量を伝送路２１に出力する。
【０００７】
しかしながら、このようなデータ処理装置１０では、工程（Ｐ５−１）、（Ｐ５−３）でＤＭＡＣ１３がバス１６を占有する。このため、ＣＰＵ１１はこの期間中メモリ１２にアクセスすることができず、変換処理を実行することができないという課題があった。
【０００８】
図６に、このような課題を解決するデータ処理装置の構成を示す。なお、図４と同じ要素には同一符号を付し、説明を省略する。
【０００９】
図６において、３０はデータ処理装置であり、ＣＰＵ１１、ＤＭＡＣ１３、センサＩＦ１４、伝送ＩＦ１５、メモリ３１および３２、バススイッチ３３、バス３４および３５で構成される。ＣＰＵ１１とメモリ３１はバス３４に接続され、メモリ３２、ＤＭＡＣ１３、センサＩＦ１４、伝送ＩＦ１５はバス３５に接続される。また、バス３４と３５の間にはバススイッチ３３が配置される。このバススイッチ３３によって、バス３４と３５は接続され、また切り離される。
【００１０】
動作は図４のデータ処理装置１０とほぼ同じである。センサ２０の出力はセンサＩＦ１４を経由してメモリ３２に転送される。メモリ３２に転送されたセンサ２０の出力はＣＰＵ１１によって読み込まれる。ＣＰＵ１１はメモリ３１をワークエリアとして用い、センサ２０の出力を物理量に変換し、メモリ３２に格納する。ＤＭＡＣ１３はメモリ３２に格納された物理量を伝送ＩＦ１５に転送する。伝送ＩＦ１５はこの物理量を伝送路２１に出力する。
【００１１】
この実施例では、図５の工程（Ｐ５−１）、（Ｐ５−３）の期間中、バススイッチ３３を用いてバス３４をバス３５から切り離す。このようにすることにより、センサ２０の出力をメモリ３２に転送する期間、およびメモリ３２に格納された物理量を伝送ＩＦ１５へ転送する期間中でもＣＰＵ１１は物理量への変換処理を実行することができる。但し、センサ２０の出力データはメモリ３２からメモリ３１に転送されていなければならない。
【００１２】
特許文献１および特許文献２には、図６と同様構成の発明が記載されている。特許文献１では、バスブリッジ４０３でバス４０１と４０２の接続を制御している。特許文献２では、バスバッファ１１１によってマイクロプロセッサバス１０２とＩ／Ｏバス１１０の接続、切り離しを行っている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−８８６２２号公報
【特許文献２】特公平７−８６８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このようなデータ処理装置には次のような課題があった。
前述したように、図４構成のデータ処理装置は、図５に示す工程（Ｐ５−１）と（Ｐ５−３）を実行している間、ＣＰＵ１１はメモリ１２にアクセスすることができない。このため、工程（Ｐ５−１）、（Ｐ５−３）間ＣＰＵ１１はデータ処理を実行することができないという課題があった。
【００１５】
図６構成のデータ処理装置は、工程（Ｐ５−１）、（Ｐ５−３）の間はバススイッチ３３によってバス３４と３５を切り離すので、ＣＰＵ１１はメモリ３１にアクセスでき、データ処理を実行することができる。しかし、工程（Ｐ５−１）、（Ｐ５−３）で実行できる処理はメモリ３２にアクセスしない処理に限られるという課題があった。
【００１６】
一般に、プロセス制御のフィールド機器では、測定した物理量を更新する更新周期が定められており、この更新周期の間に図５の工程（Ｐ５−１）〜（Ｐ５−３）の全処理を実行しなければならない。
【００１７】
図７に工程（Ｐ５−１）〜（Ｐ５−３）の処理タイミングを示す。図７（Ａ）は各工程の処理がオーバーラップしない場合、同図（Ｂ）はオーバーラップする場合を表している。
【００１８】
各工程の実行時間が短く、図７（Ａ）に示すように各工程をオーバーラップしないで実行しても更新周期の間に全行程を実行できる場合は、図４あるいは図６構成のデータ処理装置を用いることができる。
【００１９】
しかし、各工程の処理が複雑になって実行時間が長くなり、（Ｂ）に示すように２つの工程をオーバーラップして同時に実行しないと更新周期の間に全行程を実行することができない場合は、図４構成のデータ処理装置では実行できない。（Ｂ）ではＴ１の期間工程（Ｐ５−１）と（Ｐ５−２）がオーバーラップし、Ｔ２の期間工程（Ｐ５−２）と（Ｐ５−３）がオーバーラップしている。
【００２０】
図７（Ｂ）の処理タイミングの処理は図６構成のデータ処理装置では実行することはできるが、データ処理はメモリ３１に格納されているデータのみを用いたものに限られてしまうので、事前にメモリ３２から３１にデータを転送しなければならないという課題があった。
【００２１】
本発明の目的は、各工程がオーバーラップしても全てのデータ処理が可能なデータ処理装置を実現することにある。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力インターフェイスから入力信号を取り込み、この取り込んだ入力信号に演算処理を施して出力インターフェイスから出力するデータ処理装置において、
第１のバスと、
前記入力インターフェイスが接続される第２のバスと、
前記出力インターフェイスが接続される第３のバスと、
前記第３のバスに接続されたリードポート、および前記第１のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第１の２ポートメモリと、
前記第１のバスに接続されたリードポート、および前記第２のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第２の２ポートメモリと、
前記第１のバスに接続され、前記第２の２ポートメモリに格納された前記入力インターフェイスの出力データを読み込み、この出力データに演算処理を施してその結果を前記第１の２ポートメモリに書き込むＣＰＵと、
前記第２および第３のバスに接続され、前記入力インターフェイスの出力データを前記第２の２ポートメモリに書き込み、前記第１の２ポートメモリに格納された前記ＣＰＵが演算したデータを前記出力インターフェイスに書き込む第１のメモリアクセスコントローラと、
を具備したものである。データの読み込みと演算処理、演算処理とデータの出力をオーバーラップして行うことができる。
【００２３】
請求項２記載の発明は、
入力インターフェイスから入力信号を取り込み、この取り込んだ入力信号に演算処理を施して出力インターフェイスから出力するデータ処理装置において、
第１のバスと、
前記入力インターフェイスが接続される第２のバスと、
前記出力インターフェイスが接続される第３のバスと、
前記第３のバスに接続されたリードポート、および前記第１のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第１の２ポートメモリと、
前記第１のバスに接続されたリードポート、および前記第２のバスに接続されたライトポートを備え、読み出し書き込みを並行して行うことができる第２の２ポートメモリと、
前記第２の２ポートメモリに格納された前記入力インターフェイスの出力データを読み込み、この出力データに演算処理を施してその結果を前記第１の２ポートメモリに書き込むＣＰＵと、
前記第２のバスに接続され、前記入力インターフェイスの出力データを前記第２の２ポートメモリに書き込む第１のメモリアクセスコントローラと、
前記第３のバスに接続され、前記第１の２ポートメモリに格納された前記ＣＰＵが演算したデータを前記出力インターフェイスに書き込む第２のメモリアクセスコントローラと、
を具備したものである。データの読み込み、演算処理、データの出力をオーバーラップして行うことができる。
【００２４】
請求項３記載の発明は、請求項１若しくは請求項２に記載の発明において、
前記入力インターフェイスはセンサの出力データを取り込むセンサインターフェイスとし、前記出力インターフェイスは伝送路を介して入力されたデータを外部に送信する伝送インターフェイスとしたものである。物理量を測定するフィールド機器に用いて好適である。
【発明の効果】
【００２５】
本発明によれば以下のような効果がある。
請求項１、２、および３の発明によれば、２ポートメモリを２つ用い、入力インターフェイスからのデータを第２の２ポートメモリに格納し、ＣＰＵはこの第２の２ポートメモリに格納したデータを読み出して演算処理を施してその結果を第１の２ポートメモリに書き込み、このデータを出力インターフェイスに出力するようにし、これらの要素が接続されるバスを３つに分割するようにした。
【００２６】
データの入力工程、演算工程、出力工程をオーバーラップして行うことができるという効果がある。このため、各工程の処理が複雑になり処理時間がかかる場合でも、所定の時間内に全行程を終了させることができる。従って、データの更新周期が決められているフィールド機器に用いて、特に効果が大きい。
【００２７】
また、メモリアクセスコントローラを２つ用い、データの入力と出力でメモリアクセスコントローラを使い分けることにより、データの入力、演算処理、データの出力の全工程をオーバーラップして行うことができるので、処理時間を更に短くすることができるという効果もある。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例を示した構成図である。
【図２】各工程の処理タイミングを示した図である。
【図３】本発明の他の実施例を示した構成図である。
【図４】従来のデータ処理装置の構成図である。
【図５】データ処理の手順を示したフローチャートである。
【図６】従来のデータ処理装置の構成図である。
【図７】各工程の処理タイミングを示した図である。
【発明を実施するための形態】
【００２９】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るデータ処理装置の一実施例を示した構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。
【００３０】
図１において、４０はメモリ、４１および４２は２ポートメモリ、４３〜４５はバスである。２ポートメモリ４１、４２はリードポートとライトポートの２つのポートを具備し、読み出しと書き込みを同時に、かつ並行して行うことができるメモリである。このメモリは、リードポートを用いてデータの読み出しを行い、ライトポートを用いてデータの書き込みを行う。
【００３１】
ＣＰＵ１１とメモリ４０、２ポートメモリ４１のライトポート、２ポートメモリ４２のリードポートはバス４３に接続される。また、２ポートメモリ４２のライトポートとＤＭＡＣ１３、およびセンサＩＦ１４はバス４４に接続される。さらに、２ポートメモリ４１のリードポート、ＤＭＡＣ１３、伝送ＩＦ１５はバス４５に接続される。ＣＰＵ１１、メモリ４０、２ポートメモリ４１および４２、ＤＭＡＣ１３、センサＩＦ１４、伝送ＩＦ１５、およびバス４３〜４５でデータ処理装置を構成している。
【００３２】
なお、センサＩＦ１４は入力インターフェイスに、伝送ＩＦ１５は出力インターフェイスに相当し、２ポートメモリ４１、４２はそれぞれ第１、第２の２ポートメモリに相当する。また、バス４３、４４、４５はそれぞれ第１、第２、第３のバスに相当し、ＤＭＡＣ１３は第１のメモリアクセスコントローラに相当する。さらに、センサＩＦ１４はセンサインターフェイスに、伝送ＩＦ１５は伝送インターフェイスに相当する。
【００３３】
次に、この実施例の動作を説明する。このデータ処理装置はセンサ２０からデータを読み込み、ＣＰＵ１１でこのデータを物理量に変換して、伝送路２１に出力する。これらの工程は更新周期毎に実行される。この点では、図４、図６の従来のデータ処理装置と同じである。以下、図５フローチャートに沿って説明する。
【００３４】
最初に、工程（Ｐ５−１）でセンサ２０の出力データを取り込む。具体的には、センサＩＦ１４がセンサ２０からのデータを受信すると、ＤＭＡＣ１３を起動してこのデータを２ポートメモリ４２のライトポートに転送して書き込む。センサＩＦ１４、ＤＭＡＣ１３、２ポートメモリ４２のライトポートはバス４４に接続されているので、センサ２０の出力データを２ポートメモリ４２に書き込むことができる。
【００３５】
次に、工程（Ｐ５−２）で、ＣＰＵ１１を用いてセンサ２０のデータを物理量に変換する。そのために、ＣＰＵ１１は２ポートメモリ４２からセンサ２０のデータを読み込み、２ポートメモリ４２のリードポートはバス４３に接続されているので、センサ２０の出力データを２ポートメモリ４１に書き込むことができる。このとき、ＣＰＵ１１はワークメモリとしてメモリ４０を用いる。
【００３６】
ＣＰＵ１１、メモリ４０、２ポートメモリ４１のライトポート、２ポートメモリ４２のリードポートはバス４３で接続されているので、工程（Ｐ５−２）の処理を行うことができる。また、バス４３とバス４４は接続しておらず、かつ２ポートメモリ４２は読み出しと書き込みを並行して行うことができるので、工程（Ｐ５−１）と工程（Ｐ５−２）をオーバーラップして行うことができる。
【００３７】
最後に、工程（Ｐ５−３）で２ポートメモリ４１に書き込まれた物理量を、伝送路２１を用いて伝送する。そのために、ＤＭＡＣ１３を起動して２ポートメモリ４１に書き込まれた物理量を伝送ＩＦ１５に転送する。伝送ＩＦ１５は転送された物理量を伝送路２１に出力する。
【００３８】
２ポートメモリ４１のリートポート、ＤＭＡＣ１３、伝送ＩＦ１５はバス４５で接続されているので、ＤＭＡＣ１３を用いて２ポートメモリ４１に書き込まれた物理量を伝送ＩＦ１５に転送することができる。また、バス４５とバス４３は分離しているので、工程（Ｐ５−２）と工程（Ｐ５−３）をオーバーラップして行うことができる。
【００３９】
工程（Ｐ５−１）と（Ｐ５−２）、工程（Ｐ５−２）と（Ｐ５−３）をオーバーラップして実行することができるので、図７（Ｂ）のようにこれらの工程がオーバーラップしていても、実行することができる。また、事前にデータを転送しておく必要がない。
【００４０】
図２に、工程（Ｐ５−１）〜（Ｐ５−３）の処理タイミングの他の例を示す。この例は各工程の実行時間が長く、３つの工程をオーバーラップしなければ更新周期内に処理を行うことができない場合である。図２では、Ｔ３の期間、工程（Ｐ５−１）〜（Ｐ５−３）がオーバーラップしている。図１実施例では、工程（Ｐ５−１）と工程（Ｐ５−３）でＤＭＡＣ１３を共用しているので、工程（Ｐ５−１）と（Ｐ５−３）を同時に実行することができない。
【００４１】
図３に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図３において、４６はＤＭＡＣであり、バス４５に接続されている。また、ＤＭＡＣ１３はバス４４にのみ接続し、バス４５には接続しない。ＣＰＵ１１、メモリ４０、２ポートメモリ４１および４２、ＤＭＡＣ１３および４６、センサＩＦ１４、伝送ＩＦ１５、バス４３〜４５でデータ処理装置を構成している。なお、ＤＭＡＣ１３、４６はそれぞれ第１、第２のメモリアクセスコントローラに相当する。
【００４２】
動作は図１のデータ処理装置とほぼ同じであるが、ＤＭＡＣ１３を用いてセンサＩＦ１４の出力データを２ポートメモリ４２に転送し、ＤＭＡＣ４６を用いて２ポートメモリ４１に格納された物理量を伝送ＩＦに転送する。このような構成にすることにより、工程（Ｐ５−１）〜（Ｐ５−３）を同時に実行することができるので、図２の処理タイミングの場合でもデータ処理を実行することができる。
【００４３】
なお、これらの実施例ではセンサ２０のデータを取り込んで物理量に変換し、伝送路２１を用いて伝送するようにしたが、これに限られることはなく、他のデータ処理に用いることもできる。すなわち、データを読み込んで演算処理を行い、その演算結果を外部に出力するデータ処理装置に用いることもできる。
【００４４】
また、メモリ４０としてＣＰＵ１１に内蔵されたメモリを用いることもできる。この場合、メモリ４０は必要ない。
【符号の説明】
【００４５】
１１  ＣＰＵ
１３、４６  ＤＭＡＣ
１４  センサＩＦ
１５  伝送ＩＦ
２０  センサ
２１  伝送路
４１、４２  ２ポートメモリ
４３〜４５  バス
【図１】
2011158927.tif 000003
【図２】
2011158927.tif 000004
【図３】
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【図４】
2011158927.tif 000006
【図５】
2011158927.tif 000007
【図６】
2011158927.tif 000008
【図７】
2011158927.tif 000009