(57)【要約】【課題】抵抗変化層と整流層とを含む積層膜を柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑える不揮発性記憶装置の製造方法を提供する。【解決手段】第１の配線１１が形成された第１の層間絶縁膜１０上に、整流層２１および抵抗変化層２２を含む積層体と絶縁膜２４とを形成し、メモリセル形成位置が開口したパターンを第１の配線１１の形成位置上に二次元的に配置したレジストパターンを形成し、レジストパターンを用いて、絶縁膜２４をエッチングして開口部を形成し、開口部内に導電性材料膜を埋め込んでマスク膜２３を形成し、マスク膜２３をマスクとしてドライエッチング法によって絶縁膜２４、整流層２１および抵抗変化層２２をエッチングしてメモリセルを形成し、メモリセル間に第２の層間絶縁膜を埋め込み、メモリセルの上面と接するように第２の配線を形成する。【選択図】図３−５
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線が形成された第１の層間絶縁膜上に、整流層および不揮発性記憶層を含む積層体と、絶縁膜と、を形成する積層膜形成工程と、
前記絶縁膜上にレジストを塗布し、メモリセル形成位置が開口したパターンを前記第１の配線の形成位置上に二次元的に配置したマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンを用いて、前記絶縁膜をエッチングして開口部を形成する開口部形成工程と、
前記開口部内に導電性材料膜を埋め込み、マスク膜を形成するマスク膜形成工程と、
前記マスク膜をマスクとしてドライエッチング法によって前記絶縁膜、前記整流層および前記不揮発性記憶層をエッチングしてメモリセルを形成するメモリセル形成工程と、
前記メモリセル間に第２の層間絶縁膜を埋め込み、前記メモリセルの上面と接するように、第２の方向に延在する第２の配線を形成する第２の配線形成工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記マスク膜形成工程で、前記マスク膜は、ドライエッチング時に前記絶縁膜、前記整流層および前記不揮発性記憶層との間で選択比が取れる材料によって構成されることを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項３】
前記マスク膜形成工程の後に、前記絶縁膜をウエットエッチングによって除去する絶縁膜除去工程をさらに含むことを特徴とする請求項１または２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記積層膜形成工程で、前記絶縁膜は、前記マスク膜形成工程でのウエットエッチング時に前記絶縁膜の直下の前記整流層または前記不揮発性記憶層に対して選択比を有する材料によって構成されることを特徴とする請求項３に記載の不揮発性記憶装置の製造方法。
【請求項５】
前記積層膜形成工程では、前記マスク膜形成工程でのウエットエッチング時に前記絶縁膜との間で選択比を取ることができる前記整流層および前記不揮発性記憶層のうちのいずれかの層を前記絶縁膜の直下に形成することを特徴とする請求項３に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在する複数のワード線との交差部に、アレイ状に配列して構成される（たとえば、非特許文献１参照）。この抵抗変化素子としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯなどの金属酸化物を挙げることができる。
【０００３】
このようなＲｅＲＡＭは、第１の方向に並行して延在する複数の第１の配線と、第１の方向に垂直な第２の方向に並行して延在する第２の配線との交差部に、整流層とアンチフューズとなる絶縁層とが直列に接続された柱状構造を有する従来のField-Programmable  ROMと同様の方法で形成することができる（たとえば、非特許文献２参照）。非特許文献２では、第１の配線が形成された絶縁膜上に、シリコン膜を堆積し、ＰＩＮ接合を有する整流層を形成する。ついで、整流層上に塗布したレジストが所望のパターンとなるようにフォトリソグラフィ技術で露光、現像を行ってマスクを形成した後、反応性イオンエッチング（Reactive  Ion  Etching、以下、ＲＩＥという）法による異方性エッチングによって整流層を真円の柱状にエッチングする。このとき整流層は、第１の配線上に位置するようにエッチングされる。ついで、柱状の整流層間を埋めるように層間絶縁膜を形成した後、整流層の上層に数ｎｍのＳｉＯ2膜からなる絶縁層を形成する。その後、柱状の整流層と絶縁層の積層構造上に第２の配線を形成し、Field-Programmable  ROMを形成している。
【０００４】
ＲｅＲＡＭについても、この非特許文献２の製造方法と同じように製造することができる。すなわち、抵抗変化素子となる抵抗変化層と、整流素子となる整流層と、導電性材料からなるキャップ膜と、後に真円の柱状のメモリセルに加工する際のマスク層となるＴＥＯＳ（Tetraethyl  orthosilicate）膜とを、第１の配線が形成された絶縁膜上に積層させた後、メモリセル形成位置にドットパターンが形成されるレジストパターンを形成する。ついで、このレジストパターンをマスク層に転写し、さらにこのマスク層を用いて、抵抗変化層と、整流層と、キャップ膜とを真円の柱状のメモリセルに加工する。そして、メモリセル間を層間絶縁膜で埋め込み、メモリセルの上部に第２の配線を形成することで、ＲｅＲＡＭを製造することができる。
【０００５】
しかし、リソグラフィ工程での微小ドットパターンの形成は、ラインアンドスペースのようなパターンの形成に比して、レジスト倒れやショートなどの形状異常が発生しやすく、プロセスマージンが少ない。また、レジストパターン形成後のＲＩＥ工程でのエッチングにおいても、必要なマスク層の厚さを考慮すると、かなり高アスペクト比の積層膜を加工する必要がある。そのため、パターン倒れや、メモリセル下部での隣接するメモリセルとの間のパターンショートが発生しやすいという問題点があった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Myoung-Jae  Lee;  Youngsoo  Park;  Bo-Soo  Kang;  Seung-Eon  Ahn;  Changbum  Lee;  Kihwan  Kim;  Wenxu  Xianyu;  Stefanovich,  G.;  Jung-Hyun  Lee;  Seok-Jae  Chung;  Yeon-Hee  Kim;  Chang-Soo  Lee;  Jong-Bong  Park;  In-Kyeong  Yoo,  "2-stack  1D-1R  Cross-point  Structure  with  Oxide  Diodes  as  Switch  Elements  for  High  Density  Resistance  RAM  Applications,",  IEEE,  pp.771-774,  2007
【非特許文献２】S.B.  Herner,  A.  Bandyopadhyay,  S.V.  Dunton,  V.  Eckert,  J.  Gu,  K.J.  Hsia,  S.  Hu,  C.  Jahn,  D.  Kidwell,  M.  Konevecki,  M.  Mahajani,  K.  Park,  C.  Petti,  S.R.  Radigan,  U.  Raghuram,  J.  Vienna,  M.A.  Vyvoda,  "Vertical  p-i-n  polysilicon  diode  with  antifuse  for  stackable  field-programmable  ROM",  Electron  Device  Letters,  IEEE,  vol.25,  no.5,  pp.  271-273,  May  2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、抵抗変化層などの不揮発性記憶層と整流層とを含む積層膜を、所定形状にパターニングされたマスクを用いて柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑えることができる不揮発性記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の方向に延在する第１の配線が形成された第１の層間絶縁膜上に、整流層および不揮発性記憶層を含む積層体と、絶縁膜と、を形成する積層膜形成工程と、前記絶縁膜上にレジストを塗布し、メモリセル形成位置が開口したパターンを前記第１の配線の形成位置上に二次元的に配置したマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンを用いて、前記絶縁膜をエッチングして開口部を形成する開口部形成工程と、前記開口部内に導電性材料膜を埋め込み、マスク膜を形成するマスク膜形成工程と、前記マスク膜をマスクとしてドライエッチング法によって前記絶縁膜、前記整流層および前記不揮発性記憶層をエッチングしてメモリセルを形成するメモリセル形成工程と、前記メモリセル間に第２の層間絶縁膜を埋め込み、前記メモリセルの上面と接するように、第２の方向に延在する第２の配線を形成する第２の配線形成工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、抵抗変化層などの不揮発性記憶層と整流層とを含む積層膜を、所定形状にパターニングされたマスクを用いて柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑えることができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。
【図２】図２は、メモリセルの構造の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４】図４は、レジストパターンを形成した不揮発性記憶装置の上面図である。
【図５】図５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に並行して延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さにＹ方向（列方向）に並行して延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。
【００１３】
図２は、メモリセルの構造の一例を模式的に示す断面図である。この図は、たとえば図１のＸ方向に沿ったあるワード線ＷＬ上の断面の一部の様子を示している。また、以下では、ビット線ＢＬは、第１の配線１１に対応し、ワード線ＷＬは、第２の配線３１に対応しているものとする。第１の層間絶縁膜１０にはＹ方向に延在する第１の配線１１（ビット線ＢＬ）が所定の間隔で複数並行して形成され、第１の層間絶縁膜１０上に第２の層間絶縁膜２０を介して形成される図示しない第３の層間絶縁膜には、第１の配線１１とは直交するＸ方向に延在する第２の配線３１（ワード線ＷＬ）が形成されている。そして、第２の層間絶縁膜２０内の各第１の配線１１と第２の配線３１とが交差する領域には、整流素子Ｄである整流層２１、抵抗変化素子ＶＲとしての抵抗変化層２２、およびマスク膜２３が順に積層したメモリセルＭＣが挟持されて形成される。
【００１４】
整流層２１は、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなり、第１の配線１１上に形成される。ここでは、整流層２１は、第１の配線１１側からＰ型ポリシリコン膜２１Ｐ、Ｉ型ポリシリコン膜２１Ｉ、Ｎ型ポリシリコン膜２１Ｎを順に積層させたＰＩＮ構造を有する、１５０ｎｍ程度の厚さのシリコン層によって構成される場合を例示している。
【００１５】
抵抗変化層２２は、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上を含む厚さ約２０ｎｍ程度の金属酸化膜などを例示することができる。
【００１６】
抵抗変化層２２上には、導電性材料からなる厚さ約８０〜１００ｎｍのマスク膜２３が形成され、さらにその上には、Ｘ方向に延在する第２の配線３１が形成されている。マスク膜２３は、後に説明するように、メモリセルＭＣと第２の配線３１とを接続する際にプロセス上用いられるとともに、メモリセルＭＣを加工する際に用いられる膜である。また、マスク膜２３と各メモリセルＭＣの抵抗変化層２２とはオーミック接触されている。
【００１７】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３−１〜図３−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図であり、これらの図において、（ａ）はビット線に沿った方向（Ｘ方向に垂直な方向）の断面図であり、（ｂ）はワード線に沿った方向（Ｙ方向に垂直な方向）の断面図である。
【００１８】
まず、図示しないＳｉ基板などの基板上に第１の層間絶縁膜１０を形成し、この第１の層間絶縁膜１０の上面内にＹ方向に延在する第１の配線１１を、ダマシン法などの方法によって形成する（図３−１）。なお、この第１の層間絶縁膜１０の下層の基板には、ＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）トランジスタなどの素子が形成されている。
【００１９】
ついで、第１の配線１１が形成された第１の層間絶縁膜１０上に、整流層２１と、抵抗変化材料膜からなる抵抗変化層２２と、絶縁膜２４と、を順に形成する（図３−２）。
【００２０】
整流層２１として、たとえば図２に示されるように、Ｐ型ポリシリコン膜２１Ｐ、Ｉ型ポリシリコン膜２１ＩおよびＮ型ポリシリコン膜２１Ｎの積層膜からなるＰＩＮ構造の厚さ１５０ｎｍ程度のシリコン層を、ＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって形成することができる。この場合、Ｐ型ポリシリコン膜２１Ｐは、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型ポリシリコン膜２１Ｉは、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｎ型ポリシリコン膜２１Ｎは、Ｐ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られる。
【００２１】
また、抵抗変化層２２として、たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上を含む金属酸化膜などをＡＬＤ（Atomic  Layer  Deposition）法やＣＶＤ法などの成膜法で形成することができる。ここでは、抵抗変化層２２として厚さ２０ｎｍのＮｉＯを用いるものとする。さらに、絶縁膜２４として、たとえばＴＥＯＳ膜などをプラズマＣＶＤ法などの成膜法によって、３００ｎｍの厚さで形成することができる。
【００２２】
ついで、絶縁膜２４上にレジストを塗布し、リソグラフィ技術によってメモリセルＭＣの形成位置が開口部５２となるようにパターニングを行ってレジストパターン５１を形成する（図３−３）。図４は、レジストパターンを形成した不揮発性記憶装置の上面図である。この図に示されるように、レジストパターン５１には、第１の配線１１の形成位置上にマトリックス状にドット状（真円状）の開口部５２が形成されている。なお、以下で説明するように、レジストパターン５１で絶縁膜２４を加工し、この絶縁膜２４中にマスク膜を形成し、このマスク膜を用いてエッチングを行うが、このマスク膜を用いて行うエッチング深さは、整流層２１と抵抗変化層２２の厚さのみである。そのため、このリソグラフィ時の加工マージンは、従来のように整流層２１と抵抗変化層２２に加えて、キャップ膜やマスク層からなる積層膜をエッチングする際に使用するパターン形成時の加工マージンに比して向上する。
【００２３】
その後、レジストパターン５１をマスクとして絶縁膜２４のＲＩＥ法などの異方性エッチング法を用いてエッチングを行い、レジストパターン５１に形成されたパターンを絶縁膜２４に転写する（図３−４）。これによって、円柱状の開口部２４ａが絶縁膜２４に二次元的に配列されたパターンが形成される。
【００２４】
ついで、開口部２４ａを形成した絶縁膜２４上に、後のメモリセルＭＣ形成のためのＲＩＥ処理時に、下地膜と十分な選択比が得られるタングステンや銅などの金属膜を埋め込む。また、金属膜の表面を、絶縁膜２４が露出するまでＣＭＰ（Chemical  Mechanical  Polishing）法などによって平坦化する（図３−５）。これによって、マスク膜２３が形成される。
【００２５】
その後、マスク膜２３をマスクとして、マスク膜２３の周囲の絶縁膜２４、抵抗変化層２２および整流層２１をＲＩＥ法によってエッチングし、メモリセルＭＣを形成する（図３−６）。このとき、マスク膜２３に比して、絶縁膜２４、抵抗変化層２２および整流層２１がエッチングされやすい条件でエッチングを行う。これによって、基板面に平行な方向が略円形状を有する柱状構造のメモリセルＭＣが形成される。
【００２６】
ついで、柱状に加工された整流層２１間を埋め、整流層２１の上面よりも高くなるように、たとえばプラズマＣＶＤ法によって形成されるＨＤＰ−ＵＳＧ（High  density  Plasma−Undoped  Silicate  Glasses）膜などの層間絶縁膜を形成する。なお、ここでは、メモリセルＭＣ間を埋める層間絶縁膜を第２の層間絶縁膜２０と呼び、メモリセルＭＣの上面よりも高い位置に形成される層間絶縁膜を第３の層間絶縁膜３０と呼ぶものとする。そして、ＣＭＰ法などの方法によって、第３の層間絶縁膜３０の上面を平坦化する（図３−７）。
【００２７】
そして、通常のダマシン法を用いて、第３の層間絶縁膜３０にＸ方向に延在する第２の配線３１を形成するための配線形成用溝を形成し、この溝内に銅などを埋め込むことによって、第２の配線３１を形成する（図３−８）。なお、配線形成用溝の形成時において、メモリセルＭＣの上層を構成するマスク膜２３が露出するまで、エッチングが行われる。つまり、マスク膜２３は、エッチングストッパ膜としても機能する。以上によって、不揮発性記憶装置が得られる。
【００２８】
上述した説明では、第１の配線１１上に、整流層２１と抵抗変化層２２がこの順で積層される場合を示したが、第１の配線１１上に抵抗変化層２２と整流層２１がこの順に積層されるようにしてもよい。また、整流層２１としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造の半導体層を用いてもよいし、ショットキー接合を用いてもよい。また、上述した説明では、メモリセルＭＣの平面形状が真円状を有する場合を例に挙げて説明したが、これに限られず、矩形状や長円状を有していてもよい。
【００２９】
第１の実施の形態では、第１の配線１１上に整流層２１および抵抗変化層２２の積層体と、絶縁膜２４とを積層したのち、絶縁膜２４のメモリセルＭＣの形成位置に対応して開口部２４ａを設け、この開口部２４ａ内に積層膜との間でエッチング時に十分な選択比がとれる金属膜を埋め込んでマスク膜２３を形成し、マスク膜２３をマスクとして積層体を柱状構造にエッチングによって加工した。これによって、たとえば整流層および抵抗変化層の積層体と、第２の配線とメモリセルＭＣとを接続する機能を有するキャップ膜と、ハードマスクの機能を有する絶縁膜と、を形成した後に、レジストマスクを用いてこれらの積層膜をエッチングする場合に比して、エッチングする深さを浅くすることができる。つまり、キャップ膜と絶縁膜とを同一層内に形成し、キャップ膜にマスク層としての機能を持たせたので、従来のキャップ膜または絶縁膜の厚さの分だけ、加工時のアスペクト比を低減させることができる。その結果、メモリセルＭＣ加工中のパターン倒れやメモリセルＭＣ下部での隣接するメモリセルＭＣとの間のパターンショートの発生を抑えることができ、プロセスマージンを向上させることができるという効果を有する。
【００３０】
（第２の実施の形態）
図５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。第１の実施の形態では、図３−５で、絶縁膜２４に埋め込まれたマスク膜２３をそのままマスクとして用いて、抵抗変化層２２上に形成された絶縁膜２４、抵抗変化層２２および整流層２１のエッチングを行っていたが、図３−５の後に、図５に示されるように、絶縁膜２４をウエットエッチングで除去して、マスク膜２３のみを残し、このマスク膜２３をマスクとして図３−６に示されるように、抵抗変化層２２および整流層２１をＲＩＥ法によってエッチングし、メモリセルＭＣを形成してもよい。
【００３１】
なお、絶縁膜２４をウエットエッチングで除去する際には、絶縁膜２４は、ウエットエッチング時に絶縁膜２４の直下の整流層２１または抵抗変化層２２に対して選択比を有する材料によって構成されることが望ましい。また、上記した例のように、メモリセルＭＣが整流層２１、抵抗変化層２２の順に積層されている場合で、絶縁膜２４が抵抗変化層２２との間で選択比を取れない場合には、整流層２１と抵抗変化層２２との積層順序を入れ替えて、整流層２１に対して選択比をもった条件でエッチングを行えばよい。
【００３２】
第２の実施の形態では、絶縁膜２４のメモリセルＭＣ形成位置に対応する位置にマスク膜２３を形成した後、絶縁膜２４をウエットエッチングで除去してからマスク膜２３をマスクとして整流層２１と抵抗変化層２２をＲＩＥ法でエッチングしてメモリセルＭＣを形成するようにした。これによって、絶縁膜２４をＲＩＥ法で除去する必要がなくなるので、第１の実施の形態に比して、ＲＩＥ処理条件を簡略化することができるという効果を有する。
【００３３】
なお、上述した説明では、抵抗変化型メモリを例に挙げて説明したが、これに限られず、相変化素子を有する相変化型メモリやanti-fuseを使用するField-Programmable  ROMなどの不揮発性記憶装置の製造方法に対して、本発明を適用することができる。また、複数の不揮発性記憶セルを重ねて形成する不揮発性記憶装置の製造方法に対しても、本発明を適用することができる。
【符号の説明】
【００３４】
１０…第１の層間絶縁膜、１１…第１の配線、２０…第２の層間絶縁膜、２１…整流層、２１Ｐ…Ｐ型ポリシリコン層、２１Ｉ…Ｉ型ポリシリコン層、２１Ｎ…Ｎ型ポリシリコン層、２２…抵抗変化層、２３…マスク膜、２４…絶縁膜、２４ａ…開口部、３０…第３の層間絶縁膜、５１…レジストパターン。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図４】
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【図５】
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