(57)【要約】【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。【選択図】図１
2011175688.tif 000002
【特許請求の範囲】
【請求項１】
データを格納するメモリセルアレイと、
クロックに同期してシリアル入力されるアドレス信号に応じて、前記メモリセルアレイのアドレスを選択するアドレスデコーダと、
前記データの各ビットに対応して１個ずつ設けられた複数の読み出し回路と、
前記複数の読み出し回路から読み出されたデータを前記クロックに同期して先頭ビットから順にシリアル出力するシフトレジスタと、を備え、
前記アドレスデコーダは、前記アドレス信号の全ビットが確定する前に、先頭ビットの複数の候補データを当該候補データの個数分の読み出し回路にそれぞれ入力することにより、複数の候補データの読み出しを開始することを特徴とするメモリ装置。
【請求項２】
前記複数の読み出し回路は、第１及び第２の読み出し回路を含み、
前記アドレスデコーダは、前記アドレス信号が最後の１ビットを除いて確定した時に、当該アドレス信号に応じて先頭ビットの第１及び第２の候補データを選択し、第１の候補データを前記第１の読み出し回路に入力し、第２の候補データを前記第２の読み出し回路に入力することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記アドレスデコーダは、前記アドレス信号の全ビットが確定して当該アドレス信号に応じて前記第１の候補データを最終データとして選択した時に、前記第１の候補データを第１の読み出し回路に継続して入力し、前記先頭ビットの次ビットのデータを前記第２の読み出し回路に入力することを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記アドレスデコーダは、前記アドレス信号が最後の２ビットを除いて確定した時に、先頭ビットの４個の候補データをそれぞれ４個の読み出し回路に入力することを特徴とする請求項１に記載のメモリ装置。
【請求項５】
Ｎビットのデータ幅のデータを格納するメモリセルアレイと、
クロックに同期してシリアル入力されるＭビットのアドレス信号に応じて、前記メモリセルアレイのアドレスを選択するアドレスデコーダと、
前記データの各ビットに対応して設けられたＮ個の読み出し回路と、
前記Ｎ個の読み出し回路から読み出されたデータを前記クロックに同期して先頭ビットから順にシリアル出力するシフトレジスタと、を備え、
前記アドレスデコーダは、前記アドレス信号の中、（Ｍ−Ｘ）ビットのアドレス信号が確定した時に、当該（Ｍ−Ｘ）ビットのアドレス信号に応じて、前記Ｎビット毎に２Ｘ個の候補データを選択して、先頭ビットに対応する２Ｘ個の候補データを前記Ｎ個の読み出し回路の中、２Ｘ個の読み出し回路にそれぞれ入力することにより、２Ｘ個の候補データの読み出しを開始することを特徴とするメモリ装置。
【請求項６】
前記アドレスデコーダは、前記アドレス信号の全ビットが確定した時に、当該確定したアドレス信号に応じて、２Ｘ個の候補データの中から１個の候補データを最終データとして選択し、選択された１個の候補データを１個の読み出し回路に継続して入力し、残りの（Ｎ−１）ビットのデータを残り（Ｎ−１）個の読み出し回路にそれぞれ入力することを特徴とする請求項５に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをシリアル出力するシリアル・インターフェース方式のメモリ装置に関する。
【背景技術】
【０００２】
一般に、シリアル・インターフェース方式のメモリ装置においては、外部クロックに同期して、アドレス信号が外部クロックの立ち上がりに同期してシリアル入力される。そして、アドレス信号の最終ビットが外部クロックの立ち上がりに同期して入力されると、当該アドレス信号によって決定されたアドレスのデータがセンスアンプにより読み出され、その外部クロックの立ち下がりに同期して、メモリセルアレイに記憶されたデータが、先頭ビットから順にシリアル出力されるように構成されている。例えば、データ幅が８ビットのメモリ装置においては、８ビットのデータがシリアル出力されることになる。
【０００３】
しかしながら、シリアル・インターフェース方式のメモリ装置においては、その規格上、アドレス信号の最終ビットの確定から、データ出力開始まで１／２クロックの期間内に先頭ビットのデータを読み出さなければならず、読み出しの高速化に限界がある。
【０００４】
そこで、最終ビットの１つ前のビットのアドレス信号が入力された時点で、候補となる２アドレス分のデータを先読みする。そして、アドレス信号の最終ビットが確定した後に、先読みした２アドレス分のデータの中から、最終的に確定したアドレスに対応するデータを出力するという方法がある。この場合、候補となる２アドレス分のデータを先読みするために、当該２アドレス分に対応して２つのセンスアンプを設けたていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５１５６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のシリアル・インターフェース方式のメモリ装置においては、先読みするアドレス分のセンスアンプを増設していたので、回路の規模が大きくなり、半導体チップのサイズが増大してしまうという問題があった。
【課題を解決するための手段】
【０００７】
そこで、本発明のメモリ装置は、データを格納するメモリセルアレイと、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイのアドレスを選択するアドレスデコーダと、データの各ビットに対応して、１個ずつ設けられた複数の読み出し回路と、複数の読み出し回路から読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタを備え、アドレスデコーダは、アドレス信号の全ビットが確定する前に、先頭ビットの複数の候補データを当該候補データの個数分の読み出し回路にそれぞれ入力することにより、複数の候補データの読み出しを開始することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データ読み出し動作の高速化を実現できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態のＥＥＰＲＯＭの構成を示す図である。
【図２】本発明の第１の実施形態のＥＥＰＲＯＭの動作を説明する図である。
【図３】本発明の第１の実施形態のＥＥＰＲＯＭの動作を説明するタイミング図である。
【図４】スプリットゲート型のメモリセルを示す断面図である。
【図５】センスアンプの構成を示す図である。
【図６】センスアンプの動作例を説明する信号波形図である。
【図７】センスアンプの動作例を説明するタイミング図である。
【図８】本発明の第２の実施形態のＥＥＰＲＯＭの構成を示す図である。
【図９】本発明の第２の実施形態のＥＥＰＲＯＭの動作を説明するタイミング図である。
【発明を実施するための形態】
【００１０】
［第１の実施形態］
本発明の第１の実施形態のシリアル・インターフェース方式のＥＥＰＲＯＭ（Electrically Erasable PROM ）１００を図面に基づいて説明する。
【００１１】
［ＥＥＰＲＯＭ１００の構成］
ＥＥＰＲＯＭ１００の全体の構成を図１に基づいて説明する。ＥＥＰＲＯＭ１００は、メモリセルアレイ１０、ロウアドレスデコーダ１１、カラムアドレスデコーダ１２、８個のデータ読み出し用のセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１、セレクタ１３，１４、シフトレジスタ１５を含んで構成される。カラムアドレスデコーダ１２は、第１のカラムアドレスデコーダ１２ａ、第２のカラムアドレスデコーダ１２ｂから構成されている。
【００１２】
ＥＥＰＲＯＭ１００は８ビットのデータ幅を有している。メモリセルアレイ１０は、８ビットのデータ幅に対応して、８ビットのデータＩＯ７〜ＩＯ０に対応した８個のメモリブロックＭＢ０〜ＭＢ５，ＭＩＸ０，ＭＩＸ１を含む。データＩＯ７〜ＩＯ０は、ＩＯ７→ＩＯ６→ＩＯ５→ＩＯ４→ＩＯ３→ＩＯ２→ＩＯ１→ＩＯ０の順にシリアル出力されるデータである。この場合、最上位ビットのデータＩＯ７が先頭ビットのデータとなる。
【００１３】
メモリセルアレイ１０は、８個のメモリブロックＭＢ０〜ＭＢ５、ＭＩＸ０，ＭＩＸ１を有している。メモリブロックＭＢ０〜ＭＢ５においては、それぞれデータＩＯ０〜ＩＯ５に対応するメモリセルが配置されている。これに対して、メモリブロックＭＩＸ０，ＭＩＸ１は、データＩＯ６，ＩＯ７に対応するメモリセルが混合して配置されている。即ち、メモリブロックＭＩＸ０では、最下位のカラムアドレス信号Ａ０、Ａ０＝０に対応するデータＩＯ６（Ａ０：０）とＡ０＝１に対応するデータＩＯ７（Ａ０：１）が格納されている。この場合、カラムアドレス信号Ａ０は、シリアル入力されるカラムアドレス信号Ａｉの中で、最後に入力されるビットに対応している。
【００１４】
一方、メモリブロックＭＩＸ１においては、Ａ０＝０に対応するデータＩＯ７（Ａ０：０）とＡ０＝１に対応するデータＩＯ６（Ａ０：１）が格納されている。８個のセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１は、８個のメモリブロックＭＢ０〜ＭＢ５，ＭＩＸ０，ＭＩＸ１に対応して１個ずつ設けられている。
【００１５】
各メモリブロックＭＢ０〜ＭＢ５，ＭＩＸ０，ＭＩＸ１において、多数のメモリセルがマトリクスに配置されているが、図１では、Ａ０＝０に対応したアドレスのメモリセルＭＣ０とＡ０＝１に対応したアドレスのメモリセルＭＣ１だけを図示している。例えば、メモリブロックＭＩＸ１において、メモリセルＭＣ０にデータＩＯ７（Ａ０：０）が格納され、メモリセルＭＣ１にデータＩＯ６（Ａ０：１）が格納される。
【００１６】
メモリセルＭＣ０は、ワード線ＷＬ及びビット線ＢＬ０に接続されており、メモリセルＭＣ１は、ワード線ＷＬ及びビット線ＢＬ１に接続されている。また、メモリセルＭＣ０，ＭＣ１は共通のソース線ＳＬに接続されている。
【００１７】
ロウアドレスデコーダ１１は、外部クロックＣＬＫに同期してシリアル入力されるロウアドレス信号に応じて、複数のワード線の中から、１本のワード線にＨレベルの信号を出力することで当該ワード線を選択する。
【００１８】
また、カラムアドレスデコーダ１２は、外部クロックＣＬＫに同期してシリアル入力されるＭビットのカラムアドレス信号Ａｉ（ｉ＝０〜ｎ、Ｍ＝ｎ＋１）に応じてビット線を選択する。この場合、カラムアドレス信号Ａｉは、最上位のアドレス信号Ａｎから最下位のアドレス信号Ａ０の順にカラムアドレスデコーダ１２へ入力される。
【００１９】
第１のカラムアドレスデコーダ１２ａは、最下位のカラムアドレスＡ０より１ビット上位のカラムアドレス信号Ａ１が確定すると、前記ビット線ＢＬ０，ＢＬ１を選択する。これは、８個のメモリブロックＭＢ０〜ＭＢ５，ＭＩＸ０，ＭＩＸ１について同じである。
【００２０】
第２のカラムアドレスデコーダ１２ｂは、６個のメモリブロックＭＢ０〜ＭＢ５については、最下位のカラムアドレス信号Ａ０の確定に基づいて、ビット線ＢＬ０，ＢＬ１のいずれかを選択し、選択されたビット線を対応するセンスアンプＳＡ０〜ＳＡ５の入力端に接続する。
【００２１】
一方、第２のカラムアドレスデコーダ１２ｂは、メモリブロックＭＩＸ０，ＭＩＸ１については、特徴的な動作をする。即ち、第２のカラムアドレスデコーダ１２ｂは、カラムアドレス信号Ａ１が確定した時点で、メモリブロックＭＩＸ１のＩＯ７（Ａ０：０）に対応するビット線ＢＬ０をセンスアンプＳＡ_Ｍ１の入力端に接続し、かつメモリブロックＭＩＸ０のＩＯ７（Ａ０：１）に対応するビット線ＢＬ１をセンスアンプＳＡ_Ｍ０の入力端に接続する。
【００２２】
つまり、最下位のカラムアドレス信号Ａ０が確定する前に、Ａ１までの上位ビットにより決定された、先頭ビットの２つの候補データＩＯ７（Ａ０：０），ＩＯ７（Ａ０：１）をそれぞれセンスアンプＳＡ_Ｍ１，ＳＡ_Ｍ０に入力して、センスアンプＳＡ_Ｍ１，ＳＡ_Ｍ０を動作させるようにしている。
【００２３】
そして、最下位のカラムアドレス信号Ａ０が確定すると、第２のカラムアドレスデコーダ１２ｂは、その確定したアドレスに対応したＩＯ７（Ａ０：０），ＩＯ７（Ａ０：１）の中、いずれかのデータを対応するセンスアンプに入力し続ける。これにより、当該センスアンプによる当該データの読み出し動作、つまりデータ検出動作が継続されることになる。
【００２４】
この時、第２のカラムアドレスデコーダ１２ｂは、確定した最下位のカラムアドレス信号Ａ０に対応したＩＯ６（Ａ０：０），ＩＯ６（Ａ０：１）の中、いずれかのデータをもう１つのセンスアンプに印加するように切り替える。これにより、当該センスアンプによる当該データの読み出し動作が開始される。
【００２５】
例えば、カラムアドレス信号Ａ０が「０」に確定した場合には、第２のカラムアドレスデコーダ１２ｂは、最上位ビットのＩＯ７（Ａ０：０）をセンスアンプＳＡ_Ｍ１に入力し続ける。一方、第２のカラムアドレスデコーダ１２ｂは、最終的に選択されなかったＩＯ７（Ａ０：１）の代わりに、次ビットのＩＯ６（Ａ０：０）をセンスアンプＳＡ_Ｍ０に入力する。
【００２６】
セレクタ１３，１４は、センスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１によって読み出されたデータＩＯ７、ＩＯ６をシフトレジスタ１５に出力する回路である。例えば、カラムアドレス信号Ａ０が「０」に確定した場合は、センスアンプＳＡ_Ｍ１によりデータＩＯ７（Ａ０：０）が読み出されるので、セレクタ１３は、当該データを最上位ビットとしてシフトレジスタ１５に出力する。
【００２７】
これに続いて、センスアンプＳＡ_Ｍ０によりデータＩＯ６（Ａ０：０）が読み出されるので、セレクタ１４は、当該データを次ビットとしてシフトレジスタ１５に出力する。他のセンスアンプＳＡ０〜ＳＡ５は、読み出したデータＩＯ０〜ＩＯ５をＩＯ６と同時にシフトレジスタ１５に出力する。
【００２８】
シフトレジスタ１５は、センスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１から出力されたデータを取り込み、保持すると共に、外部クロックＣＬＫに同期して、保持されたデータＩＯ０〜ＩＯ７をシフトして出力する。この場合、データＩＯ０〜ＩＯ７は、ＩＯ７→ＩＯ６→ＩＯ５→ＩＯ４→ＩＯ３→ＩＯ２→ＩＯ１→ＩＯ０の順で出力される。
【００２９】
［ＥＥＰＲＯＭ１００の動作例］
次に、ＥＥＰＲＯＭ１００の動作例を図２及び図３に基づいて説明する。図３のタイミング図では、ＩＯ７（Ａ０：０）をＩＯ７_０と、ＩＯ７（Ａ０：１）をＩＯ７_１と略して記載し、その他のＩＯ６（Ａ０：０）等の記載もこれに準じている。
【００３０】
先ず、ＥＥＰＲＯＭ１００は、チップイネーブル信号が入力されると動作状態に入る。外部クロックＣＬＫのクロック０〜７の期間（クロック０の立ち上がりからクロック７の立ち上がりまでの期間）がコマンド入力期間で、この期間に外部クロックＣＬＫに同期してＥＥＰＲＯＭ１００に読み出しコマンドが入力される。
【００３１】
その後のクロック８〜３１の期間（クロック８の立ち上がりからクロック３１の立ち上がりまでの期間）がアドレス信号入力期間であり、この期間に外部クロックＣＬＫに同期してロウアドレス信号がロウアドレスデコーダ１１にシリアル入力され、続いて、カラムアドレス信号Ａｉがカラムアドレスデコーダ１２にシリアル入力される。
【００３２】
この場合、クロック２９の立ち上がりに同期してカラムアドレス信号Ａ２が確定し、次のクロック３０の立ち上がりに同期してカラムアドレス信号Ａ１が確定し、次のクロック３１の立ち上がりに同期して、最下位のカラムアドレス信号Ａ０が確定し、全ての読み出しアドレスが確定することになる。
【００３３】
以下、カラムアドレス信号Ａｉの各ビットの確定の順を追って、ＥＥＰＲＯＭ１００の動作を説明する。
【００３４】
（ａ）フェーズ１（Ａ１の確定前）
このフェーズ１では、読み出しアドレスの候補がまだ４個以上あるため、８個のセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１及びカラムアドレスデコーダ１２は非動作状態である。（図２（ａ）参照）
【００３５】
（ｂ）フェーズ２（Ａ１の確定後、Ａ０確定前）
このフェーズ２では、第２のカラムアドレスデコーダ１２ｂは、メモリブロックＭＩＸ１のデータＩＯ７（Ａ０：０）に対応するビット線ＢＬ０をセンスアンプＳＡ_Ｍ１の入力端に接続し、かつメモリブロックＭＩＸ０のデータＩＯ７（Ａ０：１）に対応するビット線ＢＬ１をセンスアンプＳＡ_Ｍ０の入力端に接続する。この時、センスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１は動作状態となり、それぞれ先頭ビットの候補データＩＯ７（Ａ０：１），ＩＯ７（Ａ０：０）の読み出し動作を開始する。これは、全アドレスが確定する前の先読み動作である。一方、センスアンプＳＡ０〜ＳＡ５は、非動作状態である。（図２（ｂ）参照）
【００３６】
（ｃ）フェーズ３（Ａ０の確定後、データＩＯ７の出力前）
このフェーズ３では、最下位のアドレス信号Ａ０が確定する。例えば、Ａ０＝０とすると、第２のカラムアドレスデコーダ１２ｂは、データＩＯ７（Ａ０：０）をフェーズ２に続いて、センスアンプＳＡ_Ｍ１に入力し続ける。センスアンプＳＡ_Ｍ１は、データＩＯ７（Ａ０：０）の読み出しを続行する。
【００３７】
そして、セレクタ１３は、センスアンプＳＡ_Ｍ１により読み出されたデータＩＯ７（Ａ０：０）をシフトレジスタ１５に入力する。
【００３８】
一方、第２のカラムアドレスデコーダ１２ｂは、最終的に選択されなかったデータＩＯ７（Ａ０：１）の代わりに、次ビットのデータＩＯ６（Ａ０：０）に対応するビット線ＢＬ０をセンスアンプＳＡ_Ｍ０の入力端に接続することにより、データＩＯ６（Ａ０：０）をセンスアンプＳＡ_Ｍ０に入力する。これにより、センスアンプＳＡ_Ｍ０は、データＩＯ６（Ａ０：０）の読み出しを開始する。
【００３９】
一方、第２のカラムアドレスデコーダ１２ｂは、データＩＯ０（Ａ０：０）〜ＩＯ５（Ａ０：０）をそれぞれ対応するセンスアンプＳＡ０〜ＳＡ５に入力する。センスアンプＳＡ０〜ＳＡ５は動作状態になり、それぞれ入力されたデータＩＯ０（Ａ０：０）〜ＩＯ５（Ａ０：０）の読み出し動作を開始する。（図２（ｃ）参照）
【００４０】
（ｄ）フェーズ４（データＩＯ７の出力〜ＩＯ６の出力）
このフェーズ４では、クロック３１に立ち下がりに同期して、シフトレジスタ１５から先頭ビットのデータＩＯ７（Ａ０：０）が出力される。センスアンプＳＡ_Ｍ１は読み出し動作を完了したので、その動作は停止される。
【００４１】
一方、センスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０は、それぞれデータＩＯ０（Ａ０：０）〜ＩＯ６（Ａ０：０）の読み出しを続行する。（図２（ｄ）参照）
【００４２】
セレクタ１４は、センスアンプＳＡ_Ｍ０により読み出されたデータＩＯ６（Ａ０：０）をシフトレジスタ１５に入力する。また、センスアンプＳＡ０〜ＳＡ５から読み出されたデータＩＯ０（Ａ０：０）〜ＩＯ５（Ａ０：０）はシフトレジスタ１５に入力される。そして、クロック３２の立ち下がりに同期して、データＩＯ６（Ａ０：０）が出力され、その後、データＩＯ５（Ａ０：０）〜ＩＯ０（Ａ０：０）が順番に出力される。
【００４３】
その後は、シリアル・インターフェース方式のメモリ装置においては、外部クロックＣＬＫが入力され続ける限り、外部クロックＣＬＫに同期してシリアル入力されたアドレスを1アドレスずつインクリメントして、読み出し動作を継続する。例えば、図３に示すように、クロック３３の立ち上がりに同期して内部アドレスレジスタにおいてアドレスは１アドレス分インクリメントされる。例えば、外部クロックＣＬＫに同期してシリアル入力されたカラムアドレス信号Ａ０が「０」であった場合、１アドレス分インクリメントされる次アドレスにおいては、カラムアドレス信号Ａ０は「１」となる。したがって、クロック３８の立ち上がりに同期してセンスアンプＳＡ_Ｍ０は動作状態となり、候補データＩＯ７（Ａ０：１）の読み出し動作を開始する。
【００４４】
その後、クロック３９の立ち上がりに同期して、センスアンプＳＡ_Ｍ１は、ＩＯ６（Ａ０：１）の読み出しを開始する。センスアンプＳＡ０〜ＳＡ５についても動作状態になり、それぞれ入力されたデータＩＯ０（Ａ０：１）〜ＩＯ５（Ａ０：１）の読み出し動作を開始する。そして、クロック３９の立ち下がりに同期して、データＩＯ７（Ａ０：１）がシフトレジスタ１５から出力され、その後、クロック４０の立ち下がりに同期して、データＩＯ６（Ａ０：１）が出力され、さらに、データＩＯ５（Ａ０：１）〜ＩＯ０（Ａ０：１）が順番に出力される。
【００４５】
このように、ＥＥＰＲＯＭ１００によれば、カラムアドレス信号Ａ１までが確定した時に、センスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１により、それぞれ先頭ビットの候補データＩＯ７（Ａ０：１），ＩＯ７（Ａ０：０）の読み出し動作を開始する。その後、最下位のカラムアドレス信号Ａ０が確定した時、つまり、全アドレスが確定した時に、センスアンプＳＡ_Ｍ１は、最終的に選択されたデータＩＯ７（Ａ０：０）の読み出しを続行し、センスアンプＳＡ_Ｍ０は、最終的に選択されなかったＩＯ７（Ａ０：１）の代わりに、次ビットのデータＩＯ６（Ａ０：０）の読み出しを開始する。これにより、最初に出力される先頭ビットのデータＩＯ７（Ａ０：０）について、１．５クロック期間（１クロック周期の１．５倍の期間）の読み出し時間を確保できる。
【００４６】
次ビットのデータＩＯ６（Ａ０：０）については、次のクロック３２の立ち下がりに同期して出力すればよいので、１．５クロック期間の読み出し時間を確保できる。また、データＩＯ５（Ａ０：０）〜ＩＯ０（Ａ０：０）については、データＩＯ６（Ａ０：０）と同時に読み出しを開始するので、１．５クロック期間以上の読み出し時間を確保できる。
【００４７】
したがって、ＥＥＰＲＯＭ１００によれば、全てのシリアル出力データＩＯ０〜ＩＯ７について１．５クロック期間の読み出し時間が確保されることから、クロックを高速化することで、データ読み出しを高速化することができる。
【００４８】
しかも、先頭ビットの２つの候補データＩＯ７（Ａ０：１），ＩＯ７（Ａ０：０）の読み出す時に、次ビットのデータＩＯ６（Ａ０：０）を読み出すためのセンスアンプＳＡ_Ｍ０を候補データＩＯ７（Ａ０：１）の読み出しに兼用しているので、必要となるセンスアンプの個数はデータ幅の８ビットと同じ８個で足りる。これを一般化すると、データ幅がＮビット（Ｎは２以上の自然数）であれば、センスアンプの個数はＮ個である。これにより、センスアンプの個数を最小限に抑え、回路規模の増加を抑えることができる。
【００４９】
［メモリセルの構成例］
以下、メモリセルＭＣ０（ＭＣ１も同じ）の具体的な構成例を図４に基づいて説明する。メモリセルＭＣ０は、スプリットゲート型のメモリセルであり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。
【００５０】
チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。
【００５１】
ドレイン領域１１３は対応するビット線ＢＬ０に接続され、コントロールゲート１１２は対応するワード線ＷＬに接続され、ソース領域１１４は対応するソース線ＳＬに接続されている。
【００５２】
次に、メモリセルＭＣ０の動作を説明する。先ず、データを書き込むときには、ドレイン領域１１３を接地して、コントロールゲート１１２とソース領域１１４に所定の電圧（例えばコントロールゲート１１２に１２Ｖ、ソース領域１１４に１２Ｖ）を印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。
【００５３】
また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、ワード線ＷＬからコントロールゲート１１２に高電圧（例えば１５Ｖ）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下ＦＮトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９ａが形成されているので、ここに電界が集中し、より低電圧でＦＮトンネル電流を流すことができる。
【００５４】
また、メモリセルＭＣ０に記憶されたデータを読み出す時は、ソース領域１１４を接地して、コントロールゲート１１２及びドレイン領域１１３に所定の電圧（例えば、コントロールゲート１１２に３Ｖ、ドレイン領域１１３に１Ｖ）を印加する。すると、フローティングゲート１０９に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Ｉｃが流れる。データ「０」が書き込まれている場合にはメモリセルＭＣ１のしきい値は高くなるので、セル電流Ｉｃは小さくなり、データ「１」が書き込まれている場合にはメモリセルＭＣ１のしきい値は低くなるのでセル電流Ｉｃは大きくなる。
【００５５】
センスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１は、セル電流Ｉｃに基づいてメモリセルＭＣ０に記憶されたデータが「０」か、「１」かを判定することになる。
【００５６】
［センスアンプの構成例］
センスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１の具体的な構成例を図５に基づいて説明する。センスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１は、プリチャージ部２１とセンス部２２とを含んで構成される。
【００５７】
プリチャージ部２１は、第１のＮＯＲ回路ＮＲ１と、第１のＮＯＲ回路ＮＲ１の出力がゲートに印加されたＮチャネル型トランジスタＴ１とで形成されている。第１のＮＯＲ回路ＮＲ１の第１の入力端子ａにはセンスアンプイネーブル信号ＥＮＢの反転信号が入力され、第２の入力端子ｂには、Ｎチャネル型トランジスタＴ１のドレインが接続されている。Ｎチャネル型トランジスタＴ１のソースには電源電圧Ｖｄｄが印加される。第１のＮＯＲ回路ＮＲ１の第２の入力端子ｂから見た第１のしきい値をＶt*1とする。
【００５８】
カラムアドレスデコーダ１２によって、ビット線ＢＬ０及びメモリセルＭＣ０が選択されたとすると、第１のＮＯＲ回路ＮＲ１の第２の入力端子ｂは、ビット線ＢＬ０を介してメモリセルＭＣ０に接続される。
【００５９】
センス部２２は、プリ・センスアンプ２２Ａとメイン・センスアンプ２２Ｂからなる。プリ・センスアンプ２２Ａは、第２のＮＯＲ回路ＮＲ２と、第２のＮＯＲ回路ＮＲ２の出力がゲートに印加されたＮチャネル型トランジスタＴ２と、Ｎチャネル型トランジスタＴ２と直列接続されたＰチャネル型トランジスタＴ３で形成されている。Ｐチャネル型トランジスタＴ３のソースには、電源電圧Ｖｄｄが印加されており、ゲートとドレインはＮチャネル型トランジスタＴ２のソースに接続されている。
【００６０】
第２のＮＯＲ回路ＮＲ２の第１の入力端子ｃにはセンスアンプイネーブル信号ＥＮＢの反転信号が入力され、第２の入力端子ｄには、Ｎチャネル型トランジスタＴ２のドレインが接続されている。第２のＮＯＲ回路ＮＲ２の第２の入力端子ｄは、カラムアドレスデコーダ１２を介して、ビット線ＢＬ０に接続される。第２のＮＯＲ回路ＮＲ２の第２の入力端子ｄから見た第２のしきい値をＶt*2とする。ここで、Ｖt*2＞Ｖt*1という関係に設定されている。
【００６１】
メイン・センスアンプ２２Ｂは、非反転入力端子（＋）に、Ｎチャネル型トランジスタＴ２のソース電圧が入力され、反転入力端子（−）に基準電圧Ｖrefが入力された差動アンプで形成されている。基準電圧Ｖrefは、Ｖt*1とＶt*2の間に設定される。（Ｖt*1＜Ｖref＜Ｖt*2）
【００６２】
メイン・センスアンプ２２Ｂには、センスアンプイネーブル信号ＥＮＢがゲートに印加されたＮチャネル型トランジスタＴ４が接続されている。センスアンプイネーブル信号ＥＮＢがＨレベル（ハイレベル）の時に、メイン・センスアンプ２２Ｂに接地電圧が供給されることで活性状態となり、センスアンプイネーブル信号ＥＮＢがＬレベル（ローレベル）の時には、メイン・センスアンプ２２Ｂは接地から切り離されることにより不活性状態になるように構成されている。
【００６３】
次に、最下位のカラムアドレス信号Ａ０が「０」に確定する場合について、センスアンプＳＡ_Ｍ１の動作を図６、図７に基づいて説明する。ビット線ＢＬ０の電圧はプリチャージ開始までに０Ｖに初期設定されているものとする。
【００６４】
外部クロック３０の立ち上がりに同期して、カラムアドレス信号Ａ１が確定する。これにより、メモリセルＭＣ０はカラムアドレスデコーダ１２を介して、センスアンプＳＡ_Ｍ１のプリチャージ部２１に接続される。この場合、メモリセルＭＣ０には前述のように、先頭ビットの候補データＩＯ７（Ａ０：０）が記憶されている。
【００６５】
また、外部クロック３０の立ち上がりに同期して、センスアンプイネーブル信号ＥＮＢがＨレベルに立ち上がる。（図７参照）すると、第１のＮＯＲ回路ＮＲ１の出力はＨレベルになり、これに応じて、Ｎチャネル型トランジスタＴ１がオンする。Ｎチャネル型トランジスタＴ１のソースには電源電圧Ｖｄｄが印加されているので、ビット線ＢＬ０はＮチャネル型トランジスタＴ１によって、それらの電圧がＶt*1となるまで急速にプリチャージされる。
【００６６】
ビット線ＢＬ０がＶt*1以上までプリチャージされると、第１のＮＯＲ回路ＮＲ１の出力はＨレベルからＬレベルに変化するので、Ｎチャネル型トランジスタＴ１はオフし、ここでプリチャージ部２１によるプリチャージは完了する。
【００６７】
プリ・センスアンプ２２Ａは、プリチャージ部２１によるプリチャージの完了後にプリセンス動作を開始する。この時、メモリセルＭＣ０のデータが「１」の場合は、メモリセルＭＣ０のセル電流Ｉｃは前述のように大きくなるので、ビット線ＢＬ０の電圧を下げようとする。
【００６８】
一方、第２のＮＯＲ回路ＮＲ２の出力は、第２の入力端子ｄの電圧がＶt*2より低いことからＨレベルであり、Ｎチャネル型トランジスタＴ２はオンしているので（Ｐチャネル型トランジスタＴ３もオンしている）、Ｎチャネル型トランジスタＴ２はビット線ＢＬ０の電圧を上げようとする。この両者の働きが相殺されることで、ビット線ＢＬ０の電圧はプリチャージされた電圧Ｖt*1付近で安定することになる。
【００６９】
一方、メモリセルＭＣ０のデータが「０」の場合は、メモリセルＭＣ０のセル電流Ｉｃは前述のように小さくなるので、この時オン状態となっているＮチャネル型トランジスタＴ２は、ビット線ＢＬ０の電圧を上昇させる。しかし、ビット線ＢＬ０の電圧がＶt*2以上になると、第２のＮＯＲ回路ＮＲ２の出力はＨレベルからＬレベルに反転するので、Ｎチャネル型トランジスタＴ２はオフする。これにより、ビット線ＢＬ０の電圧はＶt*2付近で安定することになる。
【００７０】
以上の動作をまとめると、メモリセルＭＣ０のデータが「１」の場合は、ビット線ＢＬ０の電圧はＶt*1付近となり、メモリセルＭＣ１のデータが「０」の場合は、ビット線ＢＬ０の電圧はＶt*2付近となり、そのビット線ＢＬ０の電圧は、Ｎチャネル型トランジスタＴ２のソースに現れる。（図６参照）
【００７１】
従って、そのビット線ＢＬ０の電圧をメイン・センスアンプ２２Ｂでセンスすることにより、メモリセルＭＣ１のデータが「０」か「１」か、を判別することができる。即ち、メイン・センスアンプ２２Ｂは、メモリセルＭＣ１のデータが「１」の場合は、Ｈレベルを出力し、メモリセルＭＣ０のデータが「０」の場合は、Ｌレベルを出力する。
【００７２】
このように、センスアンプＳＡ_Ｍ１は、外部クロック３０の立ち上がりに同期してプリチャージ動作を開始し、その後センス動作を行う。センス動作は、外部クロック３１の立ち下がりまでに完了すればよい。プリチャージ期間とセンス期間の合計がセンスアンプＳＡ_Ｍ１の動作期間Ｔ１（１．５クロックの期間）になる。そして、センスアンプＳＡ_Ｍ１からのデータＩＯ７は、外部クロック３１の立ち下がりに同期して
シフトレジスタ１５から出力される。（図７参照）
【００７３】
一方、センスアンプＳＡ_Ｍ０も同様に、外部クロック３０の立ち上がりに同期してプリチャージ動作を開始するが、外部クロック３１の立ち上がりに同期して、最終的に選択されなかったメモリブロックＭＩＸ０のＩＯ７（Ａ０：１）に対応するビット線ＢＬ１との接続を切り離し、代わりに、メモリブロックＭＩＸ０のＩＯ６（Ａ０：０）に対応するビット線ＢＬ０を接続して、プリチャージ動作を開始し、その後センス動作を行う。
【００７４】
センスアンプＳＡ０〜ＳＡ５の動作も同様であるが、最下位のカラムアドレス信号Ａ０の確定後に動作を開始する点が異なっている。即ち、これらのセンスアンプＳＡ０〜ＳＡ５に対応するセンスアンプイネーブル信号ＥＮＢは、外部クロック３１の立ち上がりに同期してＨレベルに立ち上がる。
【００７５】
［第２の実施形態］
本発明の第２の実施形態のシリアル・インターフェース方式のＥＥＰＲＯＭ１００Ａを図面に基づいて説明する。第１の実施形態では、カラムアドレス信号Ａ１が確定した時に、先頭ビットの２つの候補データＩＯ７（Ａ０：１），ＩＯ７（Ａ０：０）を同時に読み出すが、本実施形態では、カラムアドレス信号Ａ２が確定した時（Ａ１，Ａ０は未確定）に、先頭ビットの４つの候補データＩＯ７（Ａ１，Ａ０：０，０），ＩＯ７（Ａ１，Ａ０：０，１），ＩＯ７（Ａ１，Ａ０：１，０），ＩＯ７（Ａ１，Ａ０：１，１）の読み出しを開始するようにしたものである。例えば、ＩＯ７（Ａ１，Ａ０：０，０）は、Ａ１＝０，Ａ０＝０のアドレスに対応したデータを意味している。
【００７６】
ＥＥＰＲＯＭ１００Ａの全体の構成を図８に基づいて説明する。ＥＥＰＲＯＭ１００Ａは、メモリセルアレイ１０Ａ、ロウアドレスデコーダ１１、カラムアドレスデコーダ１２、８個のデータ読み出し用のセンスアンプＳＡ０〜ＳＡ３，ＳＡ_Ｍ０，ＳＡ_Ｍ１，ＳＡ_Ｍ２，ＳＡ_Ｍ３、セレクタ１３ａ〜１３ｄ、シフトレジスタ１５を含んで構成される。
【００７７】
カラムアドレスデコーダ１２は、第１のカラムアドレスデコーダ１２ａ、第２のカラムアドレスデコーダ１２ｂから構成されている。センスアンプＳＡ０〜ＳＡ３，ＳＡ_Ｍ０，ＳＡ_Ｍ１，ＳＡ_Ｍ２，ＳＡ_Ｍ３、メモリセルの構成は第１の実施形態と同じものを用いることができる。
【００７８】
メモリセルアレイ１０は、８個のメモリブロックＭＢ０〜ＭＢ３、ＭＩＸ０〜ＭＩＸ３を有している。メモリブロックＭＢ０〜ＭＢ３においては、それぞれデータＩＯ０〜ＩＯ３に対応するメモリセルが配置されている。これに対して、メモリブロックＭＩＸ０〜ＭＩＸ３は、データＩＯ４〜ＩＯ７に対応するメモリセルが混合して配置されている。なお、メモリセル、ビット線等の構成は第１の実施形態と同じなので、図８ではそれらの図示を省略している。
【００７９】
第２のカラムアドレスデコーダ１２ｂは各メモリブロックＭＢ０〜ＭＢ３、ＭＩＸ０〜ＭＩＸ３から４つのデータの中１つを選択してセンスアンプＳＡ０〜ＳＡ３，ＳＡ_Ｍ０，ＳＡ_Ｍ１，ＳＡ_Ｍ２，ＳＡ_Ｍ３に入力するように構成されている。セレクタ１３ａ〜１３ｄは、センスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１，ＳＡ_Ｍ２，ＳＡ_Ｍ３から読み出されたデータを選択的にシフトレジスタ１５に入力するように構成されている。
【００８０】
［ＥＥＰＲＯＭ１００Ａの動作例］
次に、ＥＥＰＲＯＭ１００Ａの動作例を図８及び図９に基づいて説明する。図９のタイミング図では、（Ａ１，Ａ０：０，０）をＩＯ７_００と、ＩＯ７（Ａ１，Ａ０：０，１）をＩＯ７_０１と略して記載し、その他の記号もこれに準じている。
【００８１】
第１の実施形態と同様に、ＥＥＰＲＯＭ１００Ａは、チップイネーブル信号が入力される動作状態に入る。外部クロックＣＬＫのクロック０〜７の期間（クロック０の立ち上がりからクロック７の立ち上がりまでの期間）がコマンド入力期間で、この期間に外部クロックＣＬＫに同期してＥＥＰＲＯＭ１００Ａに読み出しコマンドが入力される。
【００８２】
その後のクロック８〜３１の期間（クロック８の立ち上がりからクロック３１の立ち上がりまでの期間）がアドレス入力期間であり、この期間に外部クロックＣＬＫに同期してロウアドレス信号がロウアドレスデコーダ１１にシリアル入力され、続いて、カラムアドレス信号Ａｉがカラムアドレスデコーダ１２にシリアル入力される。
【００８３】
この場合、クロック２９の立ち上がりに同期してカラムアドレス信号Ａ２が確定し、次のクロック３０の立ち上がりに同期してカラムアドレス信号Ａ１が確定し、次のクロック３１の立ち上がりに同期して、最下位のカラムアドレス信号Ａ０が確定し、全ての読み出しアドレスが確定することになる。
【００８４】
カラムアドレス信号Ａ２が外部クロック２９の立ち上がりに同期して確定した時には、先頭ビットの４つの候補データＩＯ７（Ａ１，Ａ０：０，０），ＩＯ７（Ａ１，Ａ０：０，１），ＩＯ７（Ａ１，Ａ０：１，０），ＩＯ７（Ａ１，Ａ０：１，１）が存在する。そこで、第２のカラムアドレスデコーダ１２ｂは、これらの候補データをそれぞれ対応するセンスアンプＳＡ_Ｍ３，ＳＡ_Ｍ２，ＳＡ_Ｍ１，ＳＡ_Ｍ０に入力する。これにより、これら４つの候補データの読み出しが同時に開始される。
【００８５】
その後、カラムアドレス信号Ａ１が外部クロック３０の立ち上がりに同期して「０」に確定した場合、センスアンプＳＡ_Ｍ３，ＳＡ_Ｍ０は、それぞれ候補として残っているデータＩＯ７（Ａ１，Ａ０：０，０），ＩＯ７（Ａ１，Ａ０：０，１）の読み出しを続行する。一方、センスアンプＳＡ_Ｍ２，ＳＡ_Ｍ１は、候補から消えたＩＯ７（Ａ１，Ａ０：１，０），ＩＯ７（Ａ１，Ａ０：１，１）の代わりに、次ビットの候補データＩＯ６（Ａ１，Ａ０：０，０），ＩＯ６（Ａ１，Ａ０：０，１）の読み出しを開始する。
【００８６】
その後、最下位のカラムアドレス信号Ａ０が外部クロック３１の立ち上がりに同期して「０」に確定した場合、センスアンプＳＡ_Ｍ３は、最終的に選択されたデータＩＯ７（Ａ１，Ａ０：０，０）の読み出しを続行する。一方、センスアンプＳＡ_Ｍ０は、
候補から消えたＩＯ７（Ａ１，Ａ０：０，１）の代わりに、データＩＯ４（Ａ１，Ａ０：０，０）の読み出しを開始する。センスアンプＳＡ_Ｍ２は、データＩＯ６（Ａ０，Ａ０：０，０）の読み出しを続行する。センスアンプＳＡ_Ｍ１は候補から消えたＩＯ６（Ａ１，Ａ０：０，１）の代わりに、データＩＯ５（Ａ１，Ａ０：０，０）の読み出しを開始する。また、センスアンプＳＡ３〜ＳＡ０は、それぞれデータＩＯ３（Ａ１，Ａ０：０，０）〜ＩＯ０（Ａ１，Ａ０：０，０）の読み出しを開始する。
【００８７】
そして、外部クロック３１の立ち下がりに同期して、先頭ビットのデータＩＯ７（Ａ１，Ａ０：０，０）が出力され、外部クロック３２の立ち下がりに同期して、データＩＯ６（Ａ１，Ａ０：０，０）が出力される。以下、同様にして、データＩＯ５（Ａ１，Ａ０：０，０）〜ＩＯ０（Ａ１，Ａ０：０，０）がシリアル出力される。
【００８８】
このように本実施形態によれば、カラムアドレス信号Ａ２が確定した時に、先頭ビットの４つの候補データの読み出しを開始しているので、各ビットの読み出し時間として、第１の実施形態に比して１クロック期間長い、２．５クロック期間を確保することができる。また、センスアンプの個数は８個で第１の実施形態と同じである。
【００８９】
同様の考え方から、カラムアドレス信号Ａ３が確定した時に、最上位ビットの８つの候補データをそれぞれ対応するセンスアンプにより読み出しを開始することも可能である。この場合、３．５クロック期間の読み出し時間を確保することができる。
【００９０】
なお、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、ＥＥＰＲＯＭ１００，１００Ａは８ビットのデータ幅を有しているが、データ幅は前述のようにＮビット（Ｎは２以上の自然数）に変更可能である。また、カラムアドレス信号のビット数についても、一般にメモリ容量に応じてＭビットに設定される。これに伴い、メモリセルアレイ１０、ロウアドレスデコーダ１１、カラムアドレスデコーダ１２等の回路構成は変更され、センスアンプの個数もデータ幅と同じＮ個に変更される。
【００９１】
そして、カラムアドレスデコーダ１２は、アドレス信号の中、（Ｍ−Ｘ）ビットのアドレス信号が確定した時に、当該（Ｍ−Ｘ）ビットのアドレス信号に応じて、Ｎビット毎に２Ｘ個の候補データを選択して、先頭ビットに対応する２Ｘ個の候補データをＮ個のセンスアンプの中、２Ｘ個のセンスアンプにそれぞれ入力することにより、２Ｘ個の候補データの読み出しを開始する。この場合、Ｘは１以上、Ｍ−１以下の自然数である。
【００９２】
更に、カラムアドレスデコーダ１２は、Ｍビットのアドレス信号の全ビットが確定した時に、当該確定したアドレス信号に応じて、２Ｘ個の候補データの中から１個の候補データを最終データとして選択し、選択された１個の候補データを１個のセンスアンプに継続して入力し、残りの（Ｎ−１）ビットのデータを残り（Ｎ−１）個の読み出し回路にそれぞれ入力する。これにより、センスアンプの個数の増加を抑えつつ、データ読み出し動作の高速化を実現できる。
【００９３】
また、上述の実施形態では、スプリットゲート型のメモリセルを有したシリアル・インターフェース方式のＥＥＰＲＯＭ１００，１００Ａを例として説明したが、本発明は、シリアル・インターフェース方式の半導体記憶装置、例えば、ＲＯＭ、ＲＡＭ等に広く適用することができる。
【符号の説明】
【００９４】
１０，１０Ａ  メモリセル領域
１１  ロウアドレスデコーダ      １２  カラムアドレスデコーダ
１３，１３ａ〜１３ｄ，１４  セレクタ
１５  シフトレジスタ      ２１  プリチャージ部
２２  センス部      ２２Ａ  プリ・センスアンプ
２２Ｂ  メイン・センスアンプ      １００，１００Ａ  ＥＥＰＲＯＭ
１０１  半導体基板      １０５  ゲート絶縁膜
１０９  フローティングゲート      １０９ａ  突起部
１１０  トンネル絶縁膜      １１２  コントロールゲート
１１３  ドレイン領域      １１４  ソース領域
１１５  チャネル領域
ＭＢ０〜ＭＢ５，ＭＩＸ０〜ＭＩＸ３  メモリブロック
ＳＡ０〜ＳＡ５，ＳＡ_Ｍ０〜ＳＡ_Ｍ３  センスアンプ
ＭＣ０，ＭＣ１  メモリセル      
ＢＬ０，ＢＬ１  ビット線
ＷＬ  ワード線      
ＳＬ  ソース線
【図１】
2011175688.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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