(57)【要約】【課題】不良低減の作りこみのコスト時間を低減する技術を提供する。【解決手段】グループセル生成部は、ネットリスト（Ｄ１）と未検出ノードリスト（Ｌ２）とを読み出し、未検出ノードリストに示される未検出ノードに接続される論理セル（Ｃ３〜Ｃ６）を、優先配置論理セル（Ｃ３〜Ｃ６）として特定し、配置用論理セルライブラリ（Ｌ３）を参照して、優先配置論理セル（Ｃ３〜Ｃ６）の集合であるグループセル（ＧＣ１）を生成する。そして、配線処理部は、グループセル（ＧＣ１）に含まれる優先配置論理セル（Ｃ３〜Ｃ６）の配線を優先的に決定する。【選択図】図５
2011060117.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置と、
ＥＤＡ（electronic  design  automation）ツールと
を具備し、
前記記憶装置は、
ネットリストと、
未検出ノードリストと、
配置用論理セルライブラリと
を保持し、
前記ＥＤＡツールは、
前記ネットリストに示される半導体集積回路に含まれる複数の論理セルのうち、優先的に処理する論理セルを特定するグループセル生成部と、
前記半導体集積回路の配線を決定する配線処理部と
を備え、
前記グループセル生成部は、
前記ネットリストと前記未検出ノードリストとを読み出し、
前記未検出ノードリストに示される未検出ノードに接続される論理セルを、優先配置論理セルとして特定し、
前記配置用論理セルライブラリを参照して、前記優先配置論理セルの集合であるグループセルを生成し、
前記配線処理部は、
前記グループセルに含まれる前記優先配置論理セルの配線を優先的に決定する
半導体集積回路設計支援装置。
【請求項２】
請求項１に記載の半導体集積回路設計支援装置において、
前記未検出ノードリストは、
ＤＦＴ（Design  for  Testability）技術に基づいて設計された回路をテストするときに、テスタによって不良箇所の検出処理が実行されない複数のノードの各々を、前記未検出ノードとして含む
半導体集積回路設計支援装置。
【請求項３】
請求項１または２に記載の半導体集積回路設計支援装置において、
前記ＥＤＡツールは、さらに、
セル配置処理部
を含み、
前記グループセル生成部は、
前記グループセルを、前記記憶装置の配置用グループセルライブラリに格納し、
前記セル配置処理部は、
前記配置用グループセルライブラリから読み出した前記グループセルを単位として、前記ネットリストに基づいて、前記グループセルと論理セルとの配置を決定し、
前記配線処理部は、
前記グループセルに含まれる前記優先配置論理セルの配線を優先的に決定した後、前記グループセルと前記論理セルとの配線を決定する
半導体集積回路設計支援装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路設計支援装置において、
前記グループセル生成部は、
前記優先配置論理セルのリストと前記配置用論理セルライブラリとを参照して、前記優先配置論理セルが配置可能な大きさを、グループセル配置領域として計算し、
前記配置用論理セルライブラリを参照して、前記グループセル配置領域の内部の配線長が最短になるように、前記優先配置論理セルを配置して前記グループセルを生成する
半導体集積回路設計支援装置。
【請求項５】
請求項４に記載の半導体集積回路設計支援装置において、
前記グループセル生成部は、
前記優先配置論理セルのリストを参照し、前記未検出ノードに接続された論理セルが、前記配置用グループセルライブラリに含まれているか否かの判断を実行し、
その判断の結果、重複している論理セルが前記配置用グループセルライブラリに含まれるとき、前記優先配置論理セルのリストと、前記配置用論理セルライブラリと、前記配置用グループセルライブラリとを参照して、前記グループセルと前記重複している論理セルとが配置可能な大きさを新たなグループセル配置領域として計算する
半導体集積回路設計支援装置。
【請求項６】
請求項５に記載の半導体集積回路設計支援装置において、
前記グループセル生成部は、
前記未検出ノードの始点に接続される出力端を有する論理セルと、前記未検出ノードの終点に接続される入力端を有する論理セルとを含む複数の論理セルを、前記グループセルとする
半導体集積回路設計支援装置。
【請求項７】
記憶装置とＥＤＡ（electronic  design  automation）ツールとを具備する半導体集積回路設計支援装置で実行される半導体集積回路の設計方法であって、
（ａ）前記記憶装置に、ネットリストと、未検出ノードリストと、配置用論理セルライブラリとを読み出し可能な状態で保持させるステップと、
（ｂ）前記ＥＤＡツールのグループセル生成機能が、前記ネットリストに示される半導体集積回路に含まれる複数の論理セルのうち、優先的に処理する論理セルを特定するステップと、
（ｃ）前記ＥＤＡツールの配線処理機能が、前記半導体集積回路の配線を決定するステップと
を具備し、
前記（ｂ）ステップは、
前記ネットリストと前記未検出ノードリストとを読み出すステップと、
前記未検出ノードリストに示される未検出ノードに接続される論理セルを、優先配置論理セルとして特定するステップと、
前記配置用論理セルライブラリを参照して、前記優先配置論理セルの集合であるグループセルを生成するステップと
を備え、
前記（ｃ）ステップは、
前記グループセルに含まれる前記優先配置論理セルの配線を優先的に決定するステップを備える
半導体集積回路の設計方法。
【請求項８】
請求項７に記載の半導体集積回路の設計方法において、
前記未検出ノードリストは、
ＤＦＴ（Design  for  Testability）技術に基づいて設計された回路をテストするときに、テスタによって不良箇所の検出処理が実行されない複数のノードの各々を、前記未検出ノードとして含む
半導体集積回路の設計方法。
【請求項９】
請求項７または８に記載の半導体集積回路の設計方法において、さらに、
（ｄ）  前記ＥＤＡツールのセル配置処理機能が、前記グループセルと前記グループセルに含まれない論理セルとの配置を決定するステップ
を具備し、
前記（ｂ）ステップは、
前記グループセルを、前記記憶装置の配置用グループセルライブラリに格納するステップを含み、
前記（ｄ）ステップは、
前記配置用グループセルライブラリから読み出した前記グループセルを単位として、前記ネットリストに基づいて、前記グループセルと前記グループセルに含まれない論理セルとの配置を決定するステップを含み、
前記（ｃ）ステップは、
前記グループセルに含まれる前記優先配置論理セルの配線を優先的に決定した後、前記グループセルと前記論理セルとの配線を決定するステップ
を含む
半導体集積回路の設計方法。
【請求項１０】
請求項７から９のいずれか１項に記載の半導体集積回路の設計方法において、
前記（ｂ）ステップは、
前記優先配置論理セルのリストと前記配置用論理セルライブラリとを参照して、前記優先配置論理セルが配置可能な大きさを、グループセル配置領域として計算するステップと、
前記配置用論理セルライブラリを参照して、前記グループセル配置領域の内部の配線長が最短になるように、前記優先配置論理セルを配置して前記グループセルを生成するステップと
を含む
半導体集積回路の設計方法。
【請求項１１】
請求項１０に記載の半導体集積回路の設計方法において、
前記（ｂ）ステップは、
前記優先配置論理セルのリストを参照し、前記未検出ノードに接続された論理セルが、前記配置用グループセルライブラリに含まれているか否かの判断を実行するステップと、
その判断の結果、重複している論理セルが前記配置用グループセルライブラリに含まれるとき、前記優先配置論理セルのリストと、前記配置用論理セルライブラリと、前記配置用グループセルライブラリとを参照して、前記グループセルと前記重複している論理セルとが配置可能な大きさを新たなグループセル配置領域として計算するステップと
を含む
半導体集積回路の設計方法。
【請求項１２】
請求項１１に記載の半導体集積回路の設計方法において、
前記（ｂ）ステップは、
前記未検出ノードの始点に接続される出力端を有する論理セルと、前記未検出ノードの終点に接続される入力端を有する論理セルとを含む複数の論理セルを、前記グループセルとするステップ
を含む
半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路設計支援装置および半導体集積回路の設計方法に関し、特に、半導体集積回路の設計におけるレイアウト技術に関する。
【背景技術】
【０００２】
半導体集積回路を開発する場合、その半導体集積回路が適切に動作するか否かをテストするテスト行程は必須である。テスト行程では、開発対象の半導体集積回路が、仕様を満たすか否かを検証する。
【０００３】
半導体集積回路の開発では、論理設計が完了した後、レイアウト行程でマスクパターン（レイアウトパターン）が決められる。その後、そのマスクパターンに従って実際にチップ製造し、そのチップをＬＳＩテスタでテストする。
【０００４】
そのレイアウト行程では、論理設計が完了した半導体集積回路に対するテスト（以下、論理検証と記載する）が完了した回路情報に基づいて、レイアウト処理を実行する。そのレイアウト処理により、半導体集積回路のマスクパターンとして物理的な情報を作成する。
【０００５】
論理設計が完了した段階では、回路情報には物理的な情報は無い。その後の、レイアウト処理において、初めてマスクパターンとして、論理セルの位置関係などの物理的な情報が与えられる。また、このマスクパターンが有する論理セルなど物理的な位置関係は、集積回路の論理動作のタイミング情報に基づいて決められる。
【０００６】
その後の拡散工程で、そのマスクパターンにより半導体基板上にトランジスタが形成される。レイアウト行程では、そのトランジスタの信号伝播の遅延特性が所望の値となるように予め考慮したうえで、そのマスクパターンを決める。
【０００７】
このように、通常のレイアウト設計では、ＬＳＩ特性のタイミングに起因する不良は、マスクパターン設計時に考慮されている。しかし、マスクに微細な異物が付着して発生するような、製造プロセスで作り込まれる不良に関しては、マスクパターン設計時に考慮されていない。
【０００８】
設計されたマスクパターンの故障の発生しやすい箇所を検出して、レイアウトを変更する技術が知られている（例えば、特許文献１参照）。図１は、特許文献１に記載のレイアウト手法を示すフローチャートである。図１のフローチャートでは、レイアウト部１４０１は、マスク情報１４０２を故障リストの順番づけ部１４０３に供給する。故障リストの順番づけ部１４０３は、そのマスク情報１４０２に基づいて、故障リスト１４０４を順番づけして、順番づけされた故障リスト１４０５を生成している。また、レイアウト部１４０６は、この順番づけされた故障リスト１４０５の情報に基づき、マスクの配置、配線の実際の故障の起こりやすい箇所に対して対策を行なっている。そして、そのうえで、最終的なマスクレイアウト図１４０７を生成している。
【０００９】
図２は、従来のレイアウト手法における具体的な故障リストの順番づけの方法を示す回路図である。また、図３は、従来のレイアウト手法における具体的な故障リストの順番づけの方法を示すマスクレイアウト図である。マスク上で配線が近いと、ショート故障やクロストークによる故障が発生しやすくなる。よって、図３に示すように、マスクレイアウトの配置座標の情報から配線の距離Ｙを計算して、配線がより近いほど故障が起こりやすいという順番づけを行う。例えば、図２において５つの箇所（第１ノード１０１〜第５ノード１０５）で見た場合、配線の距離が、
１０４  ＜  １０２  ＜  １０５  ＜  １０１  ＜  １０３
であれば、この順番で故障が起こりやすいと判断する。
【００１０】
マスク上で電源用のマスクが通常信号線の近くに有る場合、その信号線は電源から影響を受けてノイズが発生し、不良となる場合がある。図３において、斜線は電源線である。この図３に示すように、まずマスクレイアウトの配置座標の情報から電源線を特定し、配置座標の情報から電源線と信号配線の距離Ｘを計算して、配線がより近いほど故障が起こりやすいという順番づけを行う。例えば図２において５つの箇所で見た場合、電源線（斜線）と信号配線の距離が、
１０４  ＜  １０５  ＜  １０２  ＜  １０１  ＜  １０３
であれば、この順番で故障が起こりやすいと判断する。
【００１１】
クロックを供給する信号線が通常信号線の近くに有る場合、同様にその信号線は電源から影響を受けてノイズを発生し、不良となる場合がある。この場合、クロックを供給する信号線の情報をレイアウト装置に与える事により、同様の流れにて順番づけを行う。マスク上でコンタクトを使った信号線の乗り換えが多いと、コンタクト不良による信号の断線が起こりやすくなる。よって図３に示すように、マスクレイアウトの信号線の情報から同一配線を探索し、コンタクト数をカウントし、コンタクト数が多いほど故障が起こりやすいという順番づけを行う。図３において配線ＣのコンタクトはＯ、Ｐ、Ｑ、Ｒであり、コンタクト数は４である。例えば図２において５つの箇所で見た場合、コンタクト数が、
１０４  ＞  １０１  ＞  １０３  ＞  １０２  ＞  １０５
という順番であれば、この順番で故障が起こりやすいと判断する。
【００１２】
マスク上で信号線がクロスしていると相互間で配線ショートが起こる場合がある。図３において配線Ａと配線ＣはＳにおいてクロスしている。また、配線Ｂと配線ＣはＴでクロスしている。よって図３においてマスクレイアウトの信号線のクロス状態（上下隣合う層）及びクロス数をカウントし、上下隣り合う層での信号線のクロス数が多いほど故障が起こりやすいという順番づけを行う。例えば図２において５つの箇所で見た場合、上下隣り合う信号線のクロス数が、
１０４  ＞  １０１  ＞  １０５  ＞  １０２  ＞  １０３
という順番であれば、この順番で故障が起こりやすいと判断する。特許文献１（特開２００５−３３２３８９号公報）に記載の技術では、故障リストを作成し、レイアウトに反映することにより、故障の生じる可能性を低減させている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−３３２３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に記載の技術は、半導体集積回路のチップ内におけるマスクパターンの物理的な情報、また、セルや機能ブロックの実績を考慮し、実際の故障に基づく高精度かつ高効率の故障検査やレイアウトを行なうことを可能として、初期不良などの故障の低減に寄与するものである。上述のように、特許文献１に記載の技術では、初めにレイアウト処理を行い、その時のマスクパターンの物理的な位置関係などから故障の起こりやすい箇所を見つけている。そして、それらの箇所を故障リストとして作成し、その故障リストから再度レイアウト上のマスクパターンに対策を行っている。
【００１５】
そのため、不良低減のための修正にかかる作り込みのコストが膨大になるという問題がある。すなわち、レイアウト処理で考慮された各素子の遅延や各素子間のセットアップやホールドなどのタイミング情報が、レイアウト上の対策で施されるマスクパターンの修正により、変わることになる。そのため、再度タイミング検証を行い問題ないかを確認する必要があり、そのタイミング検証において問題が発生した場合は、再度レイアウト修正が必要となる。
【００１６】
また、特許文献１に記載の技術では、マスクに微細な異物が付着して発生するような、製造プロセスで作り込まれる不良を有する製品が、不良品として流出を抑制することが困難である。そのような不良品を市場に流出させないための技術として、自動テストパターン生成（ＡＴＰＧ）によるテストパターンを用いた技術が知られている。ＡＴＰＧによるテストは、テスタによって実行される。テスタは、製造されたＬＳＩ内部の回路に対し、網羅的に試験を行うことで、製造プロセスに起因する不良を取り除いている。しかしながら、高集積、高密度により設計される集積回路が大規模化、複雑化する中で、すべての回路のテストを行うことが困難になってきている。
【００１７】
ＡＴＰＧテストによる検出が不可能な箇所（以下、未検出箇所という）については、製品出荷のテストで良品か不良かの判別をすることができないため、未検出箇所でマスクパターン設計時に製造プロセスに起因する不良が考慮されていないＬＳＩは不良品として市場に流出する。
【００１８】
すなわち、近年の設計回路が大規模化、複雑化する中でのレイアウト設計においては、タイミングに起因する不良同様に、ＡＴＰＧなどのテスタで取り除けない未検出箇所をマスクパターン設計時に考慮し、製造プロセスに起因する不良をレイアウト処理で作り込まないレイアウト方法が望まれている。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記の課題を解決するために、記憶装置（１）と、ＥＤＡ（electronic  design  automation）ツール（２）とを具備する半導体集積回路設計支援装置を構成する。前記記憶装置（１）は、ネットリスト（Ｄ１）と、未検出ノードリスト（Ｌ１）と、配置用論理セルライブラリ（Ｌ３）とを保持することが好ましい。また、前記ＥＤＡツール（２）は、前記ネットリスト（Ｄ１）に示される半導体集積回路に含まれる複数の論理セル（Ｃ１〜Ｃ９）のうち、優先的に処理する論理セル（Ｃ３〜Ｃ６）を特定するグループセル生成部と、前記半導体集積回路の配線を決定する配線処理部とを備えることが好ましい。ここにおいて、前記グループセル生成部は、前記ネットリスト（Ｄ１）と前記未検出ノードリスト（Ｌ２）とを読み出し、前記未検出ノードリストに示される未検出ノードに接続される論理セル（Ｃ３〜Ｃ６）を、優先配置論理セル（Ｃ３〜Ｃ６）として特定し、前記配置用論理セルライブラリ（Ｌ３）を参照して、前記優先配置論理セル（Ｃ３〜Ｃ６）の集合であるグループセル（ＧＣ１）を生成する。そして、前記配線処理部は、前記グループセル（ＧＣ１）に含まれる前記優先配置論理セル（Ｃ３〜Ｃ６）の配線を優先的に決定する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、不良低減の作りこみのコスト時間を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、特許文献１に記載のレイアウト手法を示すフローチャートである。
【図２】図２は、従来のレイアウト手法における具体的な故障リストの順番づけの方法を示す回路図である。
【図３】図３は、従来のレイアウト手法における具体的な故障リストの順番づけの方法を示すマスクレイアウト図である。
【図４】図４は、本実施形態のレイアウトツールを実現するハードウエアの構成を例示するブロック図である。
【図５】図５は、本実施形態のレイアウトツールの動作を例示するフローチャートである。
【図６】図６は、本実施形態のレイアウトツールの動作を詳細に説明したフローチャートである。
【図７】図７は、本実施形態の動作説明のための論理セルの回路図である。
【図８】図８は、本実施形態の未検出ノードに接続された論理セルの回路図である。
【図９】図９は、本実施形態のグループセルの構成を例示するブロック図である。
【図１０】図１０は、配置配線後の回路を例示する回路図である。
【図１１】図１１は、第２実施形態の動作を例示するフローチャートである。
【図１２】図１２は、第２実施形態の論理セルの回路の構成を例示する回路図である。
【図１３】図１３は、第２実施形態のグループセルの構成を例示するブロック図である。
【図１４】図１４は、第２実施形態のグループセルの構成を例示するブロック図である。
【図１５】図１５は、第２実施形態の配置配線後の回路を例示する回路図である。
【発明を実施するための形態】
【００２３】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図４は、本実施形態のレイアウトツールを実現するハードウエアの構成を例示するブロック図である。記憶装置１は、ライブラリ作成ツールやレイアウトツールとライブラリ、データが記憶されている。演算装置２は、記憶装置１からライブラリ作成ツール、レイアウトツールやライブラリ、データの読み出しとライブラリ作成ツール、レイアウトツールの実行を行い、記憶装置１にライブラリ作成結果、演算結果データの書き込みを行う。演算装置２は、入力装置４からの情報により処理の開始やデータの選択を行う。表示装置３は、演算装置２の処理内容や結果を表示する。
【００２４】
以下に、本実施形態の動作について説明する。図５は、本実施形態のレイアウトツールの動作を例示するフローチャートである。なお、本実施形態のレイアウトツールは、ＥＤＡツールの機能として提供されることが好ましい。また、そのフローチャートで示される手順にしたがった処理は、図４に示した本実施形態のレイアウトツールを実現するハードウエア上で実行される。
【００２５】
半導体集積回路全体の全体のネットリストＤ１を入力データとし、ＤＦＴ設計等で得られた故障の未検出ノードリストＬ１から一つの未検出ノードを取り出す。そして、全体の全体のネットリストＤ１から未検出ノードに接続された論理セルの抽出を行い、抽出した論理セルを接続済論理セルリストＬ２に出力する（ステップＳ１）。
【００２６】
図７は、本実施形態の動作説明のための論理セルの回路図である。図７に示されている回路は、複数の論理セル（第１論理セルＣ１から第９論理セルＣ９）を備えている。またその回路は、第１未検出ノードＮ１を含んでいる。ここで、その第１未検出ノードＮ１とは、ＤＦＴ設計等で得られた未検出ノードを示すものとする。
【００２７】
図８は、本実施形態の未検出ノードに接続された論理セルの回路図である。図７の論理セルの回路図に対して、第１未検出ノードＮ１に接続された論理セルを抽出したものが、図８の論理セルの回路図となる。ステップＳ１では、図８の第１未検出ノードＮ１に接続された論理セルをリストで示したものが、接続済論理セルリストＬ２となる。
【００２８】
次に、接続済論理セルリストＬ２と配置用論理セルライブラリＬ３を参照して、グループセルの作成を行う（ステップＳ２）。なお、配置用論理セルライブラリＬ３は、論理セルごとの配置用ライブラリを示す。その配置用論理セルライブラリＬ３は、図４のハードウエア上で実行されるレイアウトツールで参照される。
【００２９】
図６は、図５のステップＳ２のグループセル作成を詳細に説明したフローチャートである。ステップＳ２での詳細な動作を、図６のフローチャートをもとに説明する。初めに、接続済論理セルリストＬ２と配置用論理セルライブラリＬ３を参照して、接続済論理セルリストＬ２の第１未検出ノードＮ１に接続された論理セル（第３論理セルＣ３から第６論理セルＣ６）が配置可能な大きさを、グループセル配置領域として計算する（ステップＳ１１）。
【００３０】
次に、配置用論理セルライブラリＬ３を参照して、その計算で求められたグループセル配置領域に、第３論理セルＣ３から第６論理セルＣ６を配置する。このとき、そのグループセル配置領域の内部の第１未検出ノードＮ１の配線長が最短になるように、第３論理セルＣ３から第６論理セルＣ６を配置する（ステップＳ１２）。
【００３１】
図９は、本実施形態のグループセルの構成を例示するブロック図である。図９は、第３
論理セルＣ３から第６論理セルＣ６が配置された第１グループセルＧＣ１を例示している。次に、第３論理セルＣ３から第６論理セルＣ６が配置された第１グループセルＧＣ１を、一つの論理セルと扱えるようにする。そして、第１グループセルＧＣ１のライブラリ作成を行い、配置用グループセルライブラリＬ４として出力する（ステップＳ１３）。
【００３２】
図５に戻り、ステップＳ２の処理が終了した後、未検出ノードリストＬ１の全ての未検出ノードに対してステップＳ１、ステップＳ２の処理を行ったかの判定を行う。まだ未処理がある場合は、ステップＳ１からステップＳ２を繰り返す。全ての未検出ノードに接続されているセルのグループセル作成の処理が完了したら、次の処理を行う（ステップＪ１）。これにより、未検出ノードリストＬ１の情報内の未検出ノードの一つ一つに対して、配置用グループセルライブラリＬ４が作成される。
【００３３】
次に、配置用論理セルライブラリＬ３と配置用グループセルライブラリＬ４を参照して、全体のネットリストの論理セルの配置処理を行う（ステップＳ３）。次に、グループセル内の配線、すなわち、それぞれのグループセル内のそれぞれの第１未検出ノードＮ１に接続されているセルに対応する配線処理を行う（ステップＳ４）。
【００３４】
前述のように、未検出ノードに接続された論理セルを未検出ノードの配線長が最短距離になるようにグループセル化し、最初に未検出ノードに接続された論理セル間の配線を行うことにより、それぞれのグループセル内でそれぞれの未検出ノードに接続されるセル間の配線長を最短にした配線を実現する。次に、ＣＴＳ（ｃｌｏｃｋ  ｔｒｅｅ  ｓｙｎｔｈｅｓｉｓ）処理を行う（ステップＳ５）。次に、未検出ノードに接続されたセルの配線以外の配線処理を行う（ステップＳ６）。
【００３５】
図１０は、ステップＳ６の配線処理まで行った配置配線後のレイアウトを例示するレイアウト図である。図１０において、レイアウト領域Ａ１に対して、図１０の第１論理セルＣ１から第９論理セルＣ９の論理セルを配置配線している。本実施形態のフローチャートに従い、第１未検出ノードＮ１に接続され、且つその第１未検出ノードＮ１に接続される論理セル間の配線長が最短距離になるように第３論理セルＣ３から第６論理セルＣ６をまとめたグループセルを作成し、それらの論理セルを第１グループセルＧＣ１として配置し、最初に第１グループセルＧＣ１内部の第１未検出ノードＮ１に接続される論理セル間の配線を行うことにより、第１未検出ノードＮ１で接続される論理セル間の配線長が最短で配線される。
【００３６】
上述のように、本実施形態の半導体集積回路設計支援装置および半導体集積回路の設計方法では、不良低減の作りこみのコスト時間を低減することができる。その理由としては、事前のレイアウト処理を必要とせず、一度のレイアウト処理の中でタイミングとともに作り込むことが出来るため、作り込みに要するコストが従来技術に比べ、抑えることが出来るからである。
【００３７】
また、第２の効果として、未検出ノードの配線長を最短にすることで、未検出ノードの配線起因によるＬＳＩの故障の低減を実現する。その理由としては、ＬＳＩチップ内のメタル配線が長大になることにより、エレクトロマイグレーションの影響で配線起因によるＬＳＩの故障が増加することは、「電子情報通信学会技術研究報告．  Ｒ，  信頼性ＩＥＩＣＥ  ｔｅｃｈｎｉｃａｌ  ｒｅｐｏｒｔ．  Ｒｅｌｉａｂｉｌｉｔｙ  ９５（４３２）ｐｐ，１３−１８  １９９５１２１５  社団法人電子情報通信学会」で述べられており、配線長を物理的に短くすることで、エレクトロマイグレーションの影響を無くすことが出来るからである。
【００３８】
また、第３の効果として、市場出荷後に不良になる可能性を低減することが出来る。その理由として、未検出ノードは、テストパターンで活性化されず、テスタで試験できない配線を示しているが、本発明で未検出ノードリストから、未検出ノードに接続するセルの配線を最短にすることにより、作り込み段階でエレクトロマイグレーションの影響が小さくなるように処置することで、不良となる確率を低減していることにより、テスタの試験ではパスするが市場出荷後の不良品になる可能性を低減することが出来るからである。
【００３９】
また、第４の効果として、本発明はレイアウト方法での対応が容易である。その理由としては、本発明のレイアウト方法は、ＤＦＴからの未検出ノードリストを参照する処理と、それに基づいてグループセルを作成する処理を新たに追加し、配線処理の優先順位を変更するのみで、それ以外の前後の処理工程は、従来のレイアウト処理と変わらないため、容易に従来のレイアウト処理に対応させることが可能であるからである。
【００４０】
また、第５の効果として、本発明はレイアウト工程において、後戻りを生じることがない。その理由として、本発明のレイアウト方法は、未検出ノードリストを参照する処理と、それに基づいてグループセルを作成する処理から、従来のレイアウト処理を行うだけであるため、本処理においては後戻りの作業が生じることは無いのに対して従来技術は、レイアウトした結果に対して、配置や配線の修正が伴うため、修正困難が生じた場合は再配置や再配線の工程を行う必要があるためである。
【００４１】
［第２実施形態］
図１１は、本発明の第２実施形態の動作を例示するフローチャートである。第２実施形態の動作は、第１実施形態の動作のステップＳ２の処理が、第１実施形態と異なっている。なお、第２実施形態の全体的な動作のフローチャートは、第１実施形態と同様である。また、図１１のフローチャートにおいて、図６と同じステップ番号が付されている処理は、第１実施形態の同様の処理を行っているものとする。
【００４２】
また、図１２は、第２実施形態の論理セルの回路の構成を例示する回路図である。図１２には、第１未検出ノードＮ１と第２未検出ノードＮ２の未検出ノードが存在する回路が例示されている。以下の説明では、図１２の論理セルの回路図を元に、図１１のフローチャートに対応して、第２実施形態の動作の説明を行う
【００４３】
まず、第１実施形態と同様に、図５のステップＳ１の処理を行う。第２実施形態の動作において、初回の動作では、ステップＳ１で、未検出ノードリストＬ１から得られた第１未検出ノードＮ１、第２未検出ノードＮ２のうち、どちらか一方を特定する。そして、その特定した未検出ノードに接続された論理セルが抽出される。以下の説明では、初回の動作で、図１２の第１未検出ノードＮ１を特定し、その第１未検出ノードＮ１に接続された論理セルを示す接続済論理セルリストＬ２を生成するものとする。
【００４４】
次に、図５のステップＳ２の処理を行うが、第２実施形態では、この処理が図１１に示すグループセル作成のフローチャートにしたがって実行される。
まず、接続済論理セルリストＬ２を参照し、第１未検出ノードＮ１に接続された論理セルが、配置用グループセルライブラリＬ４に含まれていないかの重複確認を行う（ステップＪ２）。
【００４５】
論理セルの重複が無い場合は、ステップＳ１１からステップＳ１３の処理を行う。これらの処理は第１実施形態のグループセル作成のフローチャート図のステップＳ１１、ステップＳ１２、ステップＳ１３と同様である。
【００４６】
このステップＳ１１、ステップＳ１２、ステップＳ１３により、第１未検出ノードＮ１に接続されている論理セルＣ３と論理セルＣ５と論理セルＣ６と論理セルＣ４が１つのグループセル（第１グループセルＧＣ１）として作成され、配置用グループセルライブラリＬ４に登録される。
【００４７】
図１３は、第２実施形態において、上述のステップＳ１３までの処理を実行したときのグループセル（第１グループセルＧＣ１）の構成を例示するブロック図である。その第１グループセルＧＣ１は、第３論理セルＣ３、第４論理セルＣ４、第５論理セルＣ５および第６論理セルＣ６を含んでいる。また、図１３に示されているように、その第１グループセルＧＣ１は、処理が終わっていない第２未検出ノードＮ２に接続されている。
【００４８】
ここで、一度、図１１のグループセル作成のフローチャートの処理は終了し、図５のステップＳ２の処理を抜けて、図５の次の処理へと進む。まだ処理されていない未検出ノードがあるかを判断する。第２実施形態では、まだ処理のされていない第２未検出ノードＮ２があるので、図５のフローチャートのステップＳ１へ進む（ステップＪ１）。未検出ノードリストＬ１を参照して、第２未検出ノードＮ２に接続された第５論理セルＣ５と第８論理セルＣ８と第９論理セルＣ９が抽出される（ステップＳ１）。
【００４９】
次に、再度、図５のステップＳ２の処理を行うため、以下、図１１に示すグループセル作成のフローチャートに進む。ステップＳ１で抽出された論理セルが重複しているかどうかの判断を行う（ステップＪ２）。ここでは、第２未検出ノードＮ２に接続された論理セルのうち第５論理セルＣ５が、すでに配置用グループセルライブラリＬ４の第１グループセルＧＣ１の中に含まれている。そこで、第５論理セルＣ５は重複していると判断し、ステップＳ２１へ進む。
【００５０】
接続済論理セルリストＬ２と、配置用論理セルライブラリＬ３、さらに配置用グループセルライブラリＬ４を参照して、未検出ノードに接続されているグループセルと論理セルが配置可能な大きさをグループセル配置領域として計算する（ステップＳ２１）。ここでは、第１グループセルＧＣ１と第８論理セルＣ８と第９論理セルＣ９は、配置領域計算の対象となる。
【００５１】
次に、計算で求められたグループセル配置領域に、配置用論理セルライブラリＬ３と配置用グループセルライブラリＬ４を参照して第１グループセルＧＣ１と第８論理セルＣ８と第９論理セルＣ９を第２未検出ノードＮ２の配線長が最短になるように配置する（ステップＳ２２）。図１４は、第２実施形態のグループセルの構成を例示するブロック図である。第１グループセルＧＣ１と第８論理セルＣ８と第９論理セルＣ９がグループセル配置領域に配置され、第２グループセルＧＣ２を構成している。
【００５２】
次に、第１グループセルＧＣ１と第８論理セルＣ８と第９論理セルＣ９が配置された第２グループセルＧＣ２を、一つの論理セルと扱えるようにする。そして、グループセルのライブラリ作成を行い、配置用グループセルライブラリＬ４として出力する（ステップＳ２３）。
【００５３】
ここで、再度、図１１のグループセル作成のフローチャートの処理は終了し、図５のステップＳ２の処理を抜けて、図５の次の処理へと進む。次に全未検出ノードの処理が完了したかを判断する（ステップＪ１）。以上の処理を行うことにより、未検出ノードリストＬ１のすべての未検出ノードに対して、配置用グループセルライブラリＬ４が作成される。
【００５４】
すべての未検出ノードに対する処理が完了した場合は、配置用論理セルライブラリＬ３と配置用グループセルライブラリＬ４を参照して、全体のネットリストの論理セルの配置処理を行う（ステップＳ３）。グループセル内の配線、すなわち、それぞれのグループセル内のそれぞれの第１未検出ノードＮ１、第２未検出ノードＮ２に接続されているセルに対応する配線処理を行う（ステップＳ４）。次に、ＣＴＳ処理を行う（ステップＳ５）。次に、グループセル内の配線以外の配線処理を行う（ステップＳ６）。
【００５５】
図１５は、ステップＳ６の配線処理まで行った配置配線後の回路を例示する回路図である。図１５において、レイアウト領域Ａ２に対して、図１２の第１論理セルＣ１から第９論理セルＣ９の論理セルを配置配線しているが、本発明のフローチャートに従い、第１未検出ノードＮ１に接続され、且つその第１未検出ノードＮ１に接続される論理セル間の配線長が最短距離になるように第３論理セルＣ３から第６論理セルＣ６をまとめたグループセルを作成し、それらの論理セルを第１グループセルＧＣ１とする。
【００５６】
また、第２未検出ノードＮ２に接続され、且つその第２未検出ノードＮ２に接続されている論理セル間の配線長が最短距離になるように第８論理セルＣ８から第９論理セルＣ９をまとめたグループセルを作成し、それらの論理セルを第２グループセルＧＣ２とし配置し、最初に第１未検出ノードＮ１と第２未検出ノードＮ２に接続される論理セル間の配線を行うことにより、第１未検出ノードＮ１と第２未検出ノードＮ２で接続される論理セル間の配線長が最短で配線される。
【００５７】
未検出ノードが複数存在し、未検出ノードが接続されている論理セルを介して他の未検出ノードと接続するような回路に対しても、未検出ノードの配線が最短になるようにグループセル化をおこなう処理が可能になる。
【００５８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５９】
１…記憶装置
２…演算装置
３…表示装置
４…入力装置
Ｄ１…全体のネットリスト
Ｌ１…未検出ノードリスト
Ｌ２…接続済論理セルリスト
Ｌ３…配置用論理セルライブラリ
Ｌ４…配置用グループセルライブラリ
Ｃ１…第１論理セル
Ｃ２…第２論理セル
Ｃ３…第３論理セル
Ｃ４…第４論理セル
Ｃ５…第５論理セル
Ｃ６…第６論理セル
Ｃ７…第７論理セル
Ｃ８…第８論理セル
Ｃ９…第９論理セル
Ｎ１…第１未検出ノード
Ｎ２…第２未検出ノード
ＧＣ１…第１グループセル
ＧＣ２…第２グループセル
Ａ１…レイアウト領域
Ａ２…レイアウト領域
１０１…第１ノード
１０２…第２ノード
１０３…第３ノード
１０４…第４ノード
１０５…第５ノード
１４０１…レイアウト部
１４０２…マスク情報
１４０３…故障リストの順番づけ部
１４０４…故障リスト
１４０５…順番づけされた故障リスト
１４０６…レイアウト部
１４０７…マスクレイアウト図
Ａ…配線
Ｂ…配線
Ｃ…配線
Ｏ…コンタクト
Ｐ…コンタクト
Ｑ…コンタクト
Ｒ…コンタクト
Ｘ…距離
Ｙ…距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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