(57)【要約】【課題】ライト動作などの制御に比較的長い時間を要する半導体装置を小型化する。【解決手段】第１及び第２のメモリセルアレイに其々対応して設けられたビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（１Ｕ，２）と、ビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（１Ｕ，２）に共通に接続され、第１の制御信号ＸＣｏｎｔ（１Ｕ）を伝送する制御信号線と、ビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（１Ｕ，２）に其々接続され、第２及び第３の制御信号ＹＣｏｎｔ（１），ＹＣｏｎｔ（２）を其々伝送する制御信号線と、を備える。ビット線制御回路ＢＬＣ（１Ｕ，１）は、第１及び第２の制御信号が活性化された場合に第１のメモリセルアレイに対する動作制御を行い、ビット線制御回路ＢＬＣ（１Ｕ，２）は、第１及び第３の制御信号が活性化された場合に第２のメモリセルアレイに対する動作制御を行う。【選択図】図２
2011233188.tif 000002
【特許請求の範囲】
【請求項１】
其々が複数のメモリセルを有する第１及び第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイに其々対応して設けられた第１及び第２の制御回路と、
前記第１及び第２の制御回路に共通に接続され、第１の制御信号を伝送する第１の制御信号線と、
前記第１及び第２の制御回路に其々接続され、第２及び第３の制御信号を其々伝送する第２及び第３の制御信号線と、を備え、
前記第１の制御回路は、前記第１及び第２の制御信号が活性化された場合に前記第１のメモリセルアレイに対する動作制御を行い、
前記第２の制御回路は、前記第１及び第３の制御信号が活性化された場合に前記第２のメモリセルアレイに対する動作制御を行い、
前記第１の制御回路が前記第１のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第１及び第２の制御信号の活性化期間よりも長く、
前記第２の制御回路が前記第２のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第１及び第３の制御信号の活性化期間よりも長いことを特徴とする半導体装置。
【請求項２】
其々が複数のメモリセルを有する第３及び第４のメモリセルアレイと、
前記第３及び第４のメモリセルアレイに其々対応して設けられた第３及び第４の制御回路と、
前記第３及び第４の制御回路に共通に接続され、第４の制御信号を伝送する第４の制御信号線と、をさらに備え、
前記第３の制御回路は、前記第２及び第４の制御信号が活性化された場合に前記第３のメモリセルアレイに対する動作制御を行い、
前記第４の制御回路は、前記第３及び第４の制御信号が活性化された場合に前記第４のメモリセルアレイに対する動作制御を行い、
前記第３の制御回路が前記第３のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第２及び第４の制御信号の活性化期間よりも長く、
前記第４の制御回路が前記第４のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第３及び第４の制御信号の活性化期間よりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の制御回路に接続された第１のグローバルＩ／Ｏ線と、
前記第２の制御回路に接続された第２のグローバルＩ／Ｏ線と、をさらに備え、
前記第１の制御回路は、
前記第１のメモリセルアレイに含まれるいずれかのメモリセルに書き込むべきライトデータ又は前記第１のメモリセルアレイに含まれるいずれかのメモリセルから読み出されたリードデータを保持する第１のデータラッチ回路と、
前記第１のグローバルＩ／Ｏ線と前記第１のデータラッチ回路とを接続する第１のデータスイッチ回路と、
前記第１及び第２の制御信号が活性化されたことに応答して前記第１のデータスイッチ回路をオンさせる第１のデータスイッチ制御部と、を含み、
前記第２の制御回路は、
前記第２のメモリセルアレイに含まれるいずれかのメモリセルに書き込むべきライトデータ又は前記第２のメモリセルアレイに含まれるいずれかのメモリセルから読み出されたリードデータを保持する第２のデータラッチ回路と、
前記第２のグローバルＩ／Ｏ線と前記第２のデータラッチ回路とを接続する第２のデータスイッチ回路と、
前記第１及び第３の制御信号が活性化されたことに応答して前記第２のデータスイッチ回路をオンさせる第２のデータスイッチ制御部と、を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３の制御回路は、
前記第３のメモリセルアレイに含まれるいずれかのメモリセルに書き込むべきライトデータ又は前記第３のメモリセルアレイに含まれるいずれかのメモリセルから読み出されたリードデータを保持する第３のデータラッチ回路と、
前記第１のグローバルＩ／Ｏ線と前記第３のデータラッチ回路とを接続する第３のデータスイッチ回路と、
前記第２及び第４の制御信号が活性化されたことに応答して前記第３のデータスイッチ回路をオンさせる第３のデータスイッチ制御部と、を含み、
前記第４の制御回路は、
前記第４のメモリセルアレイに含まれるいずれかのメモリセルに書き込むべきライトデータ又は前記第４のメモリセルアレイに含まれるいずれかのメモリセルから読み出されたリードデータを保持する第４のデータラッチ回路と、
前記第２のグローバルＩ／Ｏ線と前記第４のデータラッチ回路とを接続する第４のデータスイッチ回路と、
前記第３及び第４の制御信号が活性化されたことに応答して前記第４のデータスイッチ回路をオンさせる第４のデータスイッチ制御部と、を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の制御回路に共通に接続され、第１のライト開始信号を伝送する第１のライト開始信号線と、
前記第１及び第２の制御回路に其々接続され、第２及び第３のライト開始信号を其々伝送する第２及び第３のライト開始信号線と、
前記第１及び第２の制御回路に共通に接続され、第１のライト終了信号を伝送する第１のライト終了信号線と、
前記第１及び第２の制御回路に其々接続され、第２及び第３のライト終了信号を其々伝送する第２及び第３のライト終了信号線と、をさらに備え、
前記第１の制御回路は、
前記第１及び第２のライト開始信号が活性化されたことに応答して前記第１のデータラッチ回路に保持されたライトデータの書き込みを開始し、
前記第１及び第２のライト終了信号が活性化されたことに応答して前記第１のデータラッチ回路に保持されたライトデータの書き込みを終了し、
前記第２の制御回路は、
前記第１及び第３のライト開始信号が活性化されたことに応答して前記第２のデータラッチ回路に保持されたライトデータの書き込みを開始し、
前記第１及び第３のライト終了信号が活性化されたことに応答して前記第２のデータラッチ回路に保持されたライトデータの書き込みを終了することを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１及び第２の制御回路に共通に接続され、第４のライト終了信号を伝送する第４のライト終了信号線と、
前記第１及び第２の制御回路に其々接続され、第５及び第６のライト終了信号を其々伝送する第５及び第６のライト終了信号線と、をさらに備え、
前記第１の制御回路は、
前記第１のデータラッチ回路に保持されたライトデータが第１の論理レベルである場合には、前記第１及び第２のライト終了信号が活性化されたことに応答して前記第１のデータラッチ回路に保持されたライトデータの書き込みを終了し、
前記第１のデータラッチ回路に保持されたライトデータが第２の論理レベルである場合には、前記第４及び第５のライト終了信号が活性化されたことに応答して前記第１のデータラッチ回路に保持されたライトデータの書き込みを終了し、
前記第２の制御回路は、
前記第２のデータラッチ回路に保持されたライトデータが前記第１の論理レベルである場合には、前記第１及び第３のライト終了信号が活性化されたことに応答して前記第２のデータラッチ回路に保持されたライトデータの書き込みを終了し、
前記第２のデータラッチ回路に保持されたライトデータが前記第２の論理レベルである場合には、前記第４及び第６のライト終了信号が活性化されたことに応答して前記第２のデータラッチ回路に保持されたライトデータの書き込みを終了することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のメモリセルアレイは、それぞれ対応するメモリセルに接続された複数のビット線を含み、
前記第１の制御回路は、前記第１のグローバルＩ／Ｏ線を前記第１のメモリセルアレイに含まれる前記複数のビット線のいずれかに接続する第１のビット線選択回路をさらに含み、
前記第２の制御回路は、前記第２のグローバルＩ／Ｏ線を前記第２のメモリセルアレイに含まれる前記複数のビット線のいずれかに接続する第２のビット線選択回路をさらに含むことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の制御回路は、
前記第１及び第２のライト開始信号が活性化されたことに応答して、前記第１のビット線選択回路により選択されたビット線にライトパルスを供給するライトドライバをさらに含み、
前記ライトパルスの電圧振幅は、前記第１のグローバルＩ／Ｏ線を介して供給されるライトデータの電圧振幅よりも大きいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の制御回路は、
第１及び第２の電源ライン間に接続され、活性状態においては前記ライトドライバに供給するライトタイミングパルスを前記第１の電源ラインの電位とし、非活性状態においては前記ライトタイミングパルスを前記第２の電源ラインの電位とするライトタイミングラッチ回路と、
前記ライトタイミングラッチ回路の一方の入力ノードと前記第２の電源ラインとの間に直列接続され、制御電極に前記第１及び第２のライト開始信号がそれぞれ供給される第１及び第２のトランジスタと、
前記ライトタイミングラッチ回路の他方の入力ノードと前記第２の電源ラインとの間に直列接続され、制御電極に前記第１及び第２のライト終了信号がそれぞれ供給される第３及び第４のトランジスタと、をさらに含み、
前記ライトタイミングラッチ回路は、前記一方の入力ノードが前記第２の電源ラインに接続された場合に活性状態となり、前記他方の入力ノードが前記第２の電源ラインに接続された場合に非活性状態となることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１乃至第４のトランジスタはＭＯＳトランジスタであり、ゲート耐圧が第１及び第２の電源ライン間の電圧よりも大きいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の制御回路は、
前記第１及び第２のトランジスタを含む直列回路と前記ライトタイミングラッチ回路の前記一方の入力ノードとの間に接続された第５のトランジスタと、
前記第３及び第４のトランジスタを含む直列回路と前記ライトタイミングラッチ回路の前記他方の入力ノードとの間に接続された第６のトランジスタと、をさらに含み、
前記第１乃至第６のトランジスタはＭＯＳトランジスタであり、
前記第５及び第６のトランジスタのゲートは前記第１の電源ラインの電位と前記第２の電源ラインの電位との間の電位が供給される第３の電源ラインに接続され、
前記第１乃至第４のトランジスタのゲート絶縁膜の膜厚は、前記ライトタイミングラッチ回路を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記複数のメモリセルを第１の記憶状態から第２の記憶状態に変化させるための時間と、前記複数のメモリセルを前記第２の記憶状態から前記第１の記憶状態に変化させるための時間とが異なることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記複数のメモリセルは、相変化材料を用いた不揮発性記憶素子を含むことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
行方向及び列方向にマトリクス状に配置され、それぞれ複数のメモリセルを有する複数のメモリセルアレイと、
前記複数のメモリセルアレイにそれぞれ対応して設けられ、それぞれライトデータ又はリードデータをラッチするデータラッチ回路を含む複数の制御回路と、
前記行方向に延在し、互いに前記列方向に並列する複数の第１の制御信号線と、
前記列方向に延在し、互いに前記行方向に並列する複数の第２の制御信号線と、
前記列方向に延在し、互いに前記行方向に並列する複数のグローバルＩ／Ｏ線と、
前記複数の第１の制御信号線のいずれかを活性化させる第１の制御信号発生回路と、
前記複数の第２の制御信号線のいずれかを活性化させる第２の制御信号発生回路と、を備え、
前記複数の制御回路のうち同じ行に属する複数の制御回路は、前記複数の第１の制御信号線のうち対応する第１の制御信号線に共通接続され、
前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数の第２の制御信号線のうち対応する第２の制御信号線に共通接続され、
前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数のグローバルＩ／Ｏ線のうち対応するグローバルＩ／Ｏ線に共通接続され、
前記複数の制御回路のうち、活性化された第１及び第２の制御信号線に接続された制御回路は、対応するグローバルＩ／Ｏ線を介して供給されるライトデータを前記データラッチ回路に取り込み、或いは、前記データラッチ回路に取り込まれたリードデータを対応するグローバルＩ／Ｏ線に供給し、
前記複数のメモリセルアレイは、それぞれ対応するメモリセルに接続された複数のビット線を含み、
前記データラッチ回路のそれぞれは、対応する前記複数のビット線に対して共通に割り当てられ、
前記複数の制御回路は、前記データラッチ回路にラッチされたライトデータを、対応するメモリセルアレイに含まれる前記複数のビット線のいずれかに供給し、或いは、対応するメモリセルアレイに含まれる前記複数のビット線のいずれかから読み出されたリードデータを、前記データラッチ回路に供給するビット線選択回路をそれぞれ含むことを特徴とする半導体装置。
【請求項１５】
前記行方向に延在し、互いに前記列方向に並列する複数の第１のライト開始信号線と、
前記列方向に延在し、互いに前記行方向に並列する複数の第２のライト開始信号線と、をさらに備え、
前記複数の制御回路のうち同じ行に属する複数の制御回路は、前記複数の第１のライト開始信号線のうち対応する第１のライト開始信号線に共通接続され、
前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数の第２のライト開始信号線のうち対応する第２のライト開始信号線に共通接続され、
前記複数の制御回路のうち、活性化された第１及び第２のライト開始信号線に接続された制御回路は、前記データラッチ回路にラッチされたライトデータの前記ビット線への供給を開始することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記行方向に延在し、互いに前記列方向に並列する複数の第１のライト終了信号線と、
前記列方向に延在し、互いに前記行方向に並列する複数の第２のライト終了信号線と、をさらに備え、
前記複数の制御回路のうち同じ行に属する複数の制御回路は、前記複数の第１のライト終了信号線のうち対応する第１のライト終了信号線に共通接続され、
前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数の第２のライト終了信号線のうち対応する第２のライト終了信号線に共通接続され、
前記複数の制御回路のうち、活性化された第１及び第２のライト終了信号線に接続された制御回路は、前記データラッチ回路にラッチされたライトデータの前記ビット線への供給を終了することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
所定の第１及び第２のライト開始信号線が活性化してから対応する第１及び第２のライト終了信号線が活性化するまでの第１の時間は、前記所定の第１及び第２のライト開始信号線が活性化してから前記所定の第１及び第２のライト開始信号線とは異なる第１及び第２のライト開始信号線が活性化するまでの最短時間である第２の時間よりも長いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１の制御信号発生回路は、複数のフェーズ信号のいずれかに同期して、前記複数の第１の制御信号線のいずれか、前記複数の第１のライト開始信号線のいずれか及び前記複数の第１のライト終了信号線のいずれかを活性化させ、
前記第２の制御信号発生回路は、前記複数のフェーズ信号のいずれかに同期して、前記複数の第２の制御信号線のいずれか、前記複数の第２のライト開始信号線のいずれか及び前記複数の第２のライト終了信号線のいずれかを活性化させることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記複数のフェーズ信号数は、前記第１の時間を前記第２の時間で除した数よりも大きいことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記複数のフェーズ信号は、前記複数の制御回路に供給されることなく、前記第１の制御信号発生回路内において列方向に延在する第１のフェーズ信号線と、前記第２の制御信号発生回路内において行方向に延在する第２のフェーズ信号線に供給されることを特徴とする請求項１８又は１９に記載の半導体装置。
【請求項２１】
前記複数のフェーズ信号は、前記第１の制御信号発生回路の列方向における延長線と、前記第２の制御信号発生回路の行方向における延長線との交点領域に配置されたフェーズタイミング回路によって生成され、
前記複数の第１の制御信号線、前記複数の第１のライト開始信号線、前記複数の第１のライト終了信号線及び前記第２のフェーズ信号線は、互いに同じ配線層に形成され、
前記複数の第２の制御信号線、前記複数の第２のライト開始信号線、前記複数の第２のライト終了信号線及び前記第１のフェーズ信号線は、互いに同じ配線層に形成されていることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１及び第２の制御信号線、前記第１及び第２のライト開始信号線、並びに、前記第１及び第２のライト終了信号線の活性化期間は、前記第２の時間よりも短いことを特徴とする請求項１７乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
複数のメモリセル及びそれぞれ対応するメモリセルに接続された複数のビット線を含むメモリセルアレイと、
前記複数のビット線のいずれかをグローバルビット線に接続するビット線選択回路と、
前記グローバルビット線に接続されたリセットライトドライバ及びセットライトドライバと、
グローバルＩ／Ｏ線を介して供給されるライトデータをラッチするデータラッチ回路と、
前記リセットドライバの活性化期間を規定する前記リセットライトタイミングラッチ回路と、
前記セットドライバの活性化期間を規定する前記セットライトタイミングラッチ回路と、を備え、
前記データラッチ回路は、第１及び第２の制御信号が同時に活性化したことに応答して、前記グローバルＩ／Ｏ線を介して供給されるライトデータをラッチし、
前記リセットライトタイミングラッチ回路は、第１及び第２のライト開始信号が同時に活性化したことに応答して活性状態となり、第１及び第２のライト終了信号が同時に活性化したことに応答して非活性状態となり、
前記セットライトタイミングラッチ回路は、前記第１及び第２のライト開始信号が同時に活性化したことに応答して活性状態となり、第３及び第４のライト終了信号が同時に活性化したことに応答して非活性状態となり、
前記リセットライトドライバは、前記データラッチ回路に第１の論理レベルがラッチされている場合に前記リセットライトタイミングラッチ回路が活性状態となったことに応答して、前記グローバルビット線にリセットパルスを供給し、
前記セットライトドライバは、前記データラッチ回路に第２の論理レベルがラッチされている場合に前記セットライトタイミングラッチ回路が活性状態となったことに応答して、前記グローバルビット線にセットパルスを供給することを特徴とする半導体装置。
【請求項２４】
前記グローバルビット線に接続されたリード回路をさらに備え、リード動作時においては、前記リード回路によって読み出されたリードデータを前記グローバルＩ／Ｏ線に出力することを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第１の制御信号、前記第１のライト開始信号、前記第１及び第３のライト終了信号は、いずれも行方向に延在する配線を介して供給され、
前記第２の制御信号、前記第２のライト開始信号、前記第２及び第４のライト終了信号は、いずれも列方向に延在する配線を介して供給されることを特徴とする請求項２３又は２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のメモリセルアレイを備えるとともに、各メモリセルアレイに対するライト動作などの制御に比較的長い時間を要する半導体装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリとしてＰＲＡＭ（Phase change Random Access Memory）が注目されている。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
【０００３】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を判定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００４】
相変化材料をアモルファス化（リセット）するためには、リセットパルスの印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、セットパルスの印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。このため、ＰＲＡＭは、リセット動作に比べてセット動作に必要な時間が長いという特徴を有している。
【０００５】
このように、ＰＲＡＭでは、セット動作に必要な時間とリセット動作に必要な時間が大きく異なるため、データ書き込み時における制御が複雑となり、ＤＲＡＭなど他の汎用メモリとの互換性を確保することは容易ではない。この問題を解決する方法として、特許文献１には、ビット線ごとに設けられた書き込み制御回路（ＷＣ）に互いに位相の異なる複数のタイミング信号（ＴＳ）及びタイミング信号を選択する複数のタイミング選択信号（ＳＥＬ）を供給し、これによって複数の書き込み制御回路を異なるタイミングで起動し並列動作させる方法が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１１２５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載されたＰＲＡＭのように、複数の書き込み制御回路を並列動作させる場合、同時に動作できる書き込み制御回路の数は、一連の書き込み動作に必要な時間とコマンドの発行サイクルによって決まる。つまり、一連の書き込み動作に必要な時間をＡとし、コマンドの発行サイクルをＢとした場合、並列動作可能な書き込み制御回路の最大数は、Ａ／Ｂで与えられる。このため、クロック信号の高速化によってコマンドの発行サイクルが短くなると、並列動作可能な書き込み制御回路の最大数が増えるため、特許文献１の方式では、タイミング信号（ＴＳ）やタイミング選択信号（ＳＥＬ）の本数もその分増やさなければならない。したがって、タイミング信号（ＴＳ）やタイミング選択信号（ＳＥＬ）を伝送するためのバス領域が増大し、レイアウトによってはチップ面積の増大をもたらす可能性があった。
【０００８】
上記の問題はＰＲＡＭのみならず、一連の書き込み動作に必要な時間（Ａ）がコマンドの発行サイクル（Ｂ）よりも長いタイプの半導体装置において共通に生じる問題である。また、上記問題は、ＰＲＡＭなどのいわゆる半導体メモリに限らず、ＰＲＡＭセルなどを一部に含む半導体装置全般において生じる問題である。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、其々が複数のメモリセルを有する第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイに其々対応して設けられた第１及び第２の制御回路と、前記第１及び第２の制御回路に共通に接続され、第１の制御信号を伝送する第１の制御信号線と、前記第１及び第２の制御回路に其々接続され、第２及び第３の制御信号を其々伝送する第２及び第３の制御信号線と、を備え、前記第１の制御回路は、前記第１及び第２の制御信号が活性化された場合に前記第１のメモリセルアレイに対する動作制御を行い、前記第２の制御回路は、前記第１及び第３の制御信号が活性化された場合に前記第２のメモリセルアレイに対する動作制御を行い、前記第１の制御回路が前記第１のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第１及び第２の制御信号の活性化期間よりも長く、前記第２の制御回路が前記第２のメモリセルアレイに対する動作制御を開始してから動作制御を終了するまでの時間は、前記第１及び第３の制御信号の活性化期間よりも長いことを特徴とする。
【００１０】
本発明の他の側面による半導体装置は、行方向及び列方向にマトリクス状に配置され、それぞれ複数のメモリセルを有する複数のメモリセルアレイと、前記複数のメモリセルアレイにそれぞれ対応して設けられ、それぞれライトデータをラッチするデータラッチ回路を含む複数の制御回路と、前記行方向に延在し、互いに前記列方向に並列する複数の第１の制御信号線と、前記列方向に延在し、互いに前記行方向に並列する複数の第２の制御信号線と、前記列方向に延在し、互いに前記行方向に並列する複数のグローバルＩ／Ｏ線と、前記複数の第１の制御信号線のいずれかを活性化させる第１の制御信号発生回路と、前記複数の第２の制御信号線のいずれかを活性化させる第２の制御信号発生回路と、を備え、前記複数の制御回路のうち同じ行に属する複数の制御回路は、前記複数の第１の制御信号線のうち対応する第１の制御信号線に共通接続され、前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数の第２の制御信号線のうち対応する第２の制御信号線に共通接続され、前記複数の制御回路のうち同じ列に属する複数の制御回路は、前記複数のグローバルＩ／Ｏ線のうち対応するグローバルＩ／Ｏ線に共通接続され、前記複数の制御回路のうち、活性化された第１及び第２の制御信号線に接続された制御回路は、対応するグローバルＩ／Ｏ線を介して供給されるライトデータを前記データラッチ回路に取り込み、或いは、前記データラッチ回路に取り込まれたリードデータを対応するグローバルＩ／Ｏ線に供給し、前記複数のメモリセルアレイは、それぞれ対応するメモリセルに接続された複数のビット線を含み、前記データラッチ回路のそれぞれは、対応する前記複数のビット線に対して共通に割り当てられ、前記複数の制御回路は、前記データラッチ回路にラッチされたライトデータを、対応するメモリセルアレイに含まれる前記複数のビット線のいずれかに供給し、或いは、対応するメモリセルアレイに含まれる前記複数のビット線のいずれかから読み出されたリードデータを、前記データラッチ回路に供給するビット線選択回路をそれぞれ含むことを特徴とする。
【００１１】
本発明のさらに他の側面による半導体装置は、複数のメモリセル及びそれぞれ対応するメモリセルに接続された複数のビット線を含むメモリセルアレイと、前記複数のビット線のいずれかをグローバルビット線に接続するビット線選択回路と、前記グローバルビット線に接続されたリセットライトドライバ及びセットライトドライバと、グローバルＩ／Ｏ線を介して供給されるライトデータをラッチするデータラッチ回路と、前記リセットドライバの活性化期間を規定する前記リセットライトタイミングラッチ回路と、前記セットドライバの活性化期間を規定する前記セットライトタイミングラッチ回路と、を備え、前記データラッチ回路は、第１及び第２の制御信号が同時に活性化したことに応答して、前記グローバルＩ／Ｏ線を介して供給されるライトデータをラッチし、前記リセットライトタイミングラッチ回路は、第１及び第２のライト開始信号が同時に活性化したことに応答して活性状態となり、第１及び第２のライト終了信号が同時に活性化したことに応答して非活性状態となり、前記セットライトタイミングラッチ回路は、前記第１及び第２のライト開始信号が同時に活性化したことに応答して活性状態となり、第３及び第４のライト終了信号が同時に活性化したことに応答して非活性状態となり、前記リセットライトドライバは、前記データラッチ回路に第１の論理レベルがラッチされている場合に前記リセットライトタイミングラッチ回路が活性状態となったことに応答して、前記グローバルビット線にリセットパルスを供給し、前記セットライトドライバは、前記データラッチ回路に第２の論理レベルがラッチされている場合に前記セットライトタイミングラッチ回路が活性状態となったことに応答して、前記グローバルビット線にセットパルスを供給することを特徴とする。
【００１２】
本発明のさらに他の側面による半導体装置は、ライト開始信号の活性化に応答してライトタイミングパルスを第１の電源ラインの電位に活性化させ、ライト終了信号の活性化に応答してライトタイミングパルスを第２の電源ラインの電位に非活性化させるライトタイミングラッチ回路と、ライトタイミングパルスの活性化に応答して、ビット線にライトパルスを供給するライトドライバと、前記ビット線に接続され、相変化材料を用いた不揮発性記憶素子を含むメモリセルと、を備え、前記ライトタイミングラッチ回路は、前記第１及び第２の電源ライン間に接続され、一方及び他方の入力ノードを有するフリップフロップ回路と、前記一方の入力ノードと前記第２の電源ラインとの間に接続され、制御電極に前記ライト開始信号が供給される第１のトランジスタと、前記他方の入力ノードと前記第２の電源ラインとの間に接続され、制御電極に前記ライト終了信号が供給される第２のトランジスタと、前記第１のトランジスタと前記一方の入力ノードとの間に接続された第３のトランジスタと、前記第２のトランジスタと前記他方の入力ノードとの間に接続された第４のトランジスタと、を含み、前記第１乃至第４のトランジスタはＭＯＳトランジスタであり、前記第３及び第４のトランジスタのゲートは前記第１の電源ラインの電位と前記第２の電源ラインの電位との間の電位が供給される第３の電源ラインに接続され、前記第１乃至第４のトランジスタのゲート絶縁膜の膜厚は、前記フリップフロップ回路を構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、全ての制御回路にタイミング信号などを共通に供給するのではなく、制御信号を用いて所定の制御回路を選択的に活性化させていることから、タイミング信号などを伝送する配線の本数を削減することができる。しかも、各制御回路の回路構成も簡素化されることから、制御回路の占有面積も削減される。これらにより、チップ面積を縮小することが可能となる。
【００１４】
また、本発明によれば、フリップフロップ回路を制御するＭＯＳトランジスタとして高耐圧トランジスタを用いる必要がなくなることから、オフリーク電流を抑制しつつ、相変化材料を用いた不揮発性記憶素子を含むメモリセルの制御回路を小型化することが可能となる。しかも、ゲート容量も削減されることから、動作時における消費電力を削減することも可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施形態による半導体装置１０の全体図である。
【図２】第１のバンクＢＡＮＫ＿Ａの構成をより詳細に示す図である。
【図３】メモリセルの回路図である。
【図４】ライト動作時における動作波形を示すグラフであり、（ａ）は相変化素子ＰＣに流れる電流波形、（ｂ）は相変化素子ＰＣに印加される電圧波形、（ｃ）は相変化素子ＰＣの温度波形である。
【図５】フェーズタイミング回路ＰＴＣの回路図の一例であり、特にライト動作の制御に関わる回路構成部を抜き出して示したものである。
【図６】制御信号発生回路１４Ｘの回路図の一例であり、特にライト動作の制御に関わる回路部分を詳細に示したものである。
【図７】ビット線制御回路ＢＬＣの回路図である。
【図８】データスイッチ制御部ＢＬＣＳＷの回路図である。
【図９】ライト制御部ＢＬＣＷの回路図である。
【図１０】カラムコマンドの発行時におけるカラムコントロール回路ＣＣの動作を主に説明するためのタイミング図である。
【図１１】カラムコマンドの発行時におけるビット線制御回路ＢＬＣの動作を主に説明するためのタイミング図である。
【図１２】変形例によるライト制御部ＢＬＣＷの回路図である。
【図１３】ゲートソース間電圧とドレイン電流との関係を示すグラフであり、（ａ）はドレイン電流をＬｏｇスケールで表した図、（ｂ）はドレイン電流を通常スケールで表した図である。
【図１４】リードコマンドに応答してメモリセルＭＣからリードデータを読み出す方式を用いた場合のタイミング図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体装置１０の全体図である。本実施形態による半導体装置１０はＰＲＡＭであり、１チップに集積されている。
【００１８】
図１に示すように、本実施形態による半導体装置１０は、４つのバンクＢＡＮＫ＿Ａ〜ＢＡＮＫ＿Ｄを有している。これらバンクはそれぞれ別個にコマンドを受け付け可能な単位である。したがって、複数のバンクが並列動作を行うことが可能である。各バンクは互いに同じ回路構成を有していることから、以下、第１のバンクＢＡＮＫ＿Ａを例にその回路構成について説明する。
【００１９】
第１のバンクＢＡＮＫ＿Ａは、複数のメモリセルアレイＡＲＹからなるアレイ領域ＡＡを有している。アレイ領域ＡＡに含まれる複数のメモリセルアレイＡＲＹは、Ｘ方向（行方向）及びＹ方向（列方向）にマトリクス状にレイアウトされている。図１に示す例では、Ｊ行×Ｋ列にマトリクス配置されている。
【００２０】
図１に示すように、アレイ領域ＡＡのＸ方向における片側には、制御信号発生回路領域１２Ｘ及びロウデコーダＸＤＥＣが配置されている。また、アレイ領域ＡＡのＹ方向における片側には、制御信号発生回路領域１２Ｙ及びＧＩＯ線制御回路ＧＣが配置されている。さらに、制御信号発生回路領域１２Ｘ及びロウデコーダＸＤＥＣのＹ方向における延長線と、制御信号発生回路領域１２Ｙ及びＧＩＯ線制御回路ＧＣのＸ方向における延長線の交点領域、つまりアレイ領域ＡＡの斜め方向の位置には、カラムコントロール回路ＣＣが配置されている。
【００２１】
以下、これら各回路の具体的な構成について説明する。
【００２２】
図２は、第１のバンクＢＡＮＫ＿Ａの構成をより詳細に示す図である。
【００２３】
図２に示すように、各メモリセルアレイＡＲＹのＸ方向における両側にはサブワードドライバＳＷＤが配置されている。サブワードドライバＳＷＤは、対応するメモリセルアレイＡＲＹに設けられたサブワード線ＳＷＬを駆動するための回路であり、その制御はロウアドレスに基づいて行われる。より具体的には、ロウデコーダＸＤＥＣに供給されたロウアドレスの一部がプリデコードされることによっていずれかのメインワード線ＭＷＬが選択されるとともに、ロウアドレスの残りの部分をプリデコードした信号がサブワードドライバＳＷＤに供給され、これによって、ロウアドレスにより特定されるいずれかのサブワード線ＳＷＬが選択される。サブワード線ＳＷＬは、メモリセルアレイＡＲＹ内においてＸ方向に延在する配線であり、隣り合うサブワード線ＳＷＬは互いに反対側のサブワードドライバＳＷＤによって駆動される。
【００２４】
また、各メモリセルアレイＡＲＹのＹ方向における両側にはビット線制御回路ＢＬＣが配置されている。ビット線制御回路ＢＬＣは、対応するメモリセルアレイＡＲＹに設けられたビット線ＢＬを介してライト動作及びリード動作を行うための回路であり、その制御は制御信号発生回路領域１２Ｘ，１２Ｙより供給される制御信号ＸＣｏｎｔ，ＹＣｏｎｔ、並びに、ライト動作時においてはグローバルＩ／Ｏ線ＧＩＯを介して供給されるライトデータに基づいて行われる。ビット線ＢＬは、メモリセルアレイＡＲＹ内においてＹ方向に延在する配線であり、隣り合うビット線ＢＬは互いに反対側のビット線制御回路ＢＬＣに接続される。
【００２５】
したがって、一つのメモリセルアレイＡＲＹに含まれる複数のメモリセルのうち、半分のメモリセル（例えば奇数番目のビット線ＢＬに接続されたメモリセル）は、図２に示す上側のビット線制御回路ＢＬＣによって制御され、残りの半分のメモリセル（例えば偶数番目のビット線ＢＬに接続されたメモリセル）は、図２に示す下側のビット線制御回路ＢＬＣによって制御されることになる。ここで、当該メモリセルアレイＡＲＹの上側に配置されたビット線制御回路ＢＬＣを「Ｕ側（Up Side）」のビット線制御回路と呼び、当該メモリセルアレイＡＲＹの下側に配置されたビット線制御回路ＢＬＣを「Ｄ側（Down Side）」のビット線制御回路と呼ぶ。また、図２において符号ＢＬＣの後ろにカッコ書きされた記号は、当該ビット線制御回路ＢＬＣの行番号、Ｕ側又はＤ側の別、当該ビット線制御回路ＢＬＣの列番号を意味する。例えば、ＢＬＣ（１Ｕ，１）と表記されているビット線制御回路は、１行目及び１列目に属するメモリセルアレイＡＲＹに割り当てられたＵ側のビット線制御回路であることを意味する。ビット線制御回路ＢＬＣの回路構成については後述する。
【００２６】
図３は、メモリセルの回路図である。
【００２７】
図３に示すように、メモリセルＭＣは、対応するビット線ＢＬとＶＳＳ電源ライン（接地配線）との間に直列接続された相変化素子ＰＣとセルトランジスタＣＴからなる。セルトランジスタＣＴはＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。相変化素子ＰＣは、相変化材料を含んで構成される。具体的な相変化材料としては、２以上の相上状態を取り、かつ、相状態によって電気抵抗が異なる材料であれば特に限定されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、相対的に高抵抗なアモルファス相と相対的に低抵抗な結晶相のいずれかの相状態を選択的に取り得る材料であり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）のうちのいずれかを少なくとも１つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系合金、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系合金、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系合金が挙げられる。
【００２８】
図４はライト動作時における動作波形を示すグラフであり、（ａ）は相変化素子ＰＣに流れる電流波形、（ｂ）は相変化素子ＰＣに印加される電圧波形、（ｃ）は相変化素子ＰＣの温度波形である。
【００２９】
ライト動作には「リセットライト」と「セットライト」の２種類がある。リセットライトとは、相変化材料をアモルファス化するためのライト動作である。アモルファス化された相変化素子ＰＣは相対的に高抵抗となり、例えば論理値「０」が記憶された状態となる。これに対し、セットライトとは、相変化材料を結晶化するためのライト動作である。結晶化された相変化素子ＰＣは相対的に低抵抗となり、例えば論理値「１」が記憶された状態となる。
【００３０】
リセットライトを行う場合には、図４（ａ），（ｂ）に示すように、相変化素子ＰＣに流れる電流（セル電流）をＩＲとし、相変化素子ＰＣに印加される電圧（ビット線電圧）をＶＰＰ近傍とする。印加期間はリセットライト期間ＴＲＷである。これにより、図４（ｃ）に示すように、相変化素子ＰＣの温度は相変化材料の融点Ｔｍを超える。そして、リセットライト期間ＴＲＷの終了によって電流電圧印加を停止すると、相変化素子ＰＣは急速に冷却され、これにより、相変化材料がアモルファス化する。
【００３１】
また、セットライトを行う場合には、図４（ａ），（ｂ）に示すように、相変化素子ＰＣに流れる電流（セル電流）をＩＳ（＜ＩＲ）とし、相変化素子ＰＣに印加される電圧（ビット線電圧）をＶＤＤ（＜ＶＰＰ）近傍とする。印加期間はリセットライト期間ＴＲＷよりも長いセットライト期間ＴＳＷである。これにより、図４（ｃ）に示すように、相変化素子ＰＣの温度は相変化材料の結晶化温度Ｔｘ以上、融点Ｔｍ未満に加熱される。この状態がセットライト期間ＴＳＷに亘って維持されるため、相変化材料が結晶化する。
【００３２】
図２に戻って、制御信号発生回路領域１２Ｘには、複数の制御信号発生回路１４Ｘが設けられている。各制御信号発生回路１４Ｘは、それぞれ対応する行に配置された複数のビット線制御回路ＢＬＣに制御信号ＸＣｏｎｔを供給するための回路である。図２において符号１４Ｘの後ろにカッコ書きされた記号は、対応するビット線制御回路ＢＬＣの行番号と、Ｕ側又はＤ側の別を意味する。例えば、１４Ｘ（１Ｕ）と表記されているビット線制御回路は、１行目のメモリセルアレイＡＲＹに割り当てられたＵ側のビット線制御回路に対応する制御信号発生回路であることを意味する。したがって、制御信号発生回路１４Ｘ（１Ｕ）は、Ｘ方向に延在する共通の配線を用いて、Ｋ個のビット線制御回路ＢＬＣ（１Ｕ，１〜Ｋ）に同じ制御信号ＸＣｏｎｔを共通に供給する。制御信号発生回路１４Ｘの回路構成については後述する。
【００３３】
同様に、制御信号発生回路領域１２Ｙには、複数の制御信号発生回路１４Ｙが設けられている。各制御信号発生回路１４Ｙは、それぞれ対応する列に配置された複数のビット線制御回路ＢＬＣに制御信号ＹＣｏｎｔを供給するための回路である。図２において符号１４Ｙの後ろにカッコ書きされた記号は、対応するビット線制御回路ＢＬＣの列番号を意味する。例えば、１４Ｙ（１）と表記されているビット線制御回路は、１列目のメモリセルアレイＡＲＹに割り当てられたビット線制御回路に対応する制御信号発生回路であることを意味する。したがって、制御信号発生回路１４Ｙ（１）は、Ｙ方向に延在する共通の配線を用いて、２Ｊ個のビット線制御回路ＢＬＣ（１Ｕ〜ＪＵ，１）及び（１Ｄ〜ＪＤ，１）に同じ制御信号ＹＣｏｎｔを共通に供給する。制御信号発生回路１４Ｙは後述する制御信号発生回路１４Ｘと同様の回路構成を有している。
【００３４】
また、同じ列に属する２Ｊ個のビット線制御回路ＢＬＣには、複数対のグローバルＩ／Ｏ線ＧＩＯが共通接続されている。グローバルＩ／Ｏ線ＧＩＯは、ライトデータ及びリードデータを伝送するための相補の配線であり、後述するグローバルビット線を介してビット線ＢＬに接続される。グローバルＩ／Ｏ線ＧＩＯは、Ｙ方向に延在する配線である。
【００３５】
図２に示すように、カラムコントロール回路ＣＣは、Ｘ用アドレス回路ＸＡＤ、Ｙ用アドレス回路ＹＡＤ及びフェーズタイミング回路ＰＴＣを備えている。Ｘ用アドレス回路ＸＡＤは制御信号発生回路１４ＸにＸ用カラムアドレスＣＡＸを供給する回路であり、Ｙ用アドレス回路ＹＡＤは制御信号発生回路１４ＹにＹ用カラムアドレスＣＡＹを供給する回路である。また、フェーズタイミング回路ＰＴＣは、制御信号発生回路１４Ｘ，１４Ｙにタイミング信号ＴＭＧを供給する回路である。尚、制御信号発生回路１４Ｘ，１４Ｙに対しては、同じバッファから出力されたタイミング信号ＴＭＧを共通に供給しても構わないし、別々のバッファから出力されたタイミング信号ＴＭＧをそれぞれ供給しても構わない。
【００３６】
図５は、フェーズタイミング回路ＰＴＣの回路図の一例であり、特にライト動作の制御に関わる回路構成部を抜き出して示したものである。
【００３７】
図５に示すように、フェーズタイミング回路ＰＴＣが生成するタイミング信号ＴＭＧは、フェーズ１信号群Ｐ１〜フェーズＰ信号群ＰＰからなるＰ組の信号群と、データスイッチ信号ＤＡＴＡＳＷを含む。フェーズ１信号群Ｐ１〜フェーズＰ信号群ＰＰは、互いに異なるフェーズを持った信号群であり、これら信号群の数、すなわちライトフェーズ数Ｐは、メモリセルのライト特性とアレイ動作周期の仕様との関係に基づいて適切な数に設定すればよい。具体的には、図４に示したセットライト期間ＴＳＷがカラムコマンド（ライトコマンド又はリードコマンド）の発行間隔ＴＣＣＤの何サイクルに亘るかによって定めればよい。つまり、
ライトフェーズ数Ｐ＞ＴＳＷ／ＴＣＣＤ
に設定すればよい。尚、後述する図１０で示すようにアレイ動作周期と、カラムコマンドの発行間隔ＴＣＣＤは同じ時間である。
【００３８】
フェーズ１信号群Ｐ１〜フェーズＰ信号群ＰＰのそれぞれは、ライト開始信号ＷＳＴＡＲＴ＿Ｐ１〜ＰＰと、ライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１〜ＰＰ及びＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰからなる。ライト開始信号ＷＳＴＡＲＴ＿Ｐ１〜ＰＰは、セットライト及びリセットライトの開始タイミングを規定する信号であり、それぞれフェーズ１〜フェーズＰに対応する。また、ライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１〜ＰＰはリセットライトの終了タイミングを規定する信号であり、それぞれフェーズ１〜フェーズＰに対応する。さらに、ライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰはセットライトの終了タイミングを規定する信号であり、それぞれフェーズ１〜フェーズＰに対応する。
【００３９】
フェーズ１信号群Ｐ１〜フェーズＰ信号群ＰＰのそれぞれは、それぞれ対応するライトタイミングジェネレータＷＴＧ＿１〜ＷＴＧ＿Ｐによって生成される。これらライトタイミングジェネレータＷＴＧ１〜ＷＴＧ＿Ｐは、ライトフェーズカウンタＷＰＣによって生成されるフェーズ信号ＰＨＡＳＥ＿１〜ＰＨＡＳＥ＿Ｐによって起動される。ライトフェーズカウンタＷＰＣは、ライト指示信号ＷＲＩＴＥが活性化する度にカウントアップ又はカウントダウンを行い、そのカウント値に基づいてフェーズ信号ＰＨＡＳＥ＿１〜ＰＨＡＳＥ＿Ｐのいずれかをハイレベルに活性化させる。ライト指示信号ＷＲＩＴＥは、外部からライトコマンドが発行された場合に活性化される内部コマンドである。
【００４０】
図５に示すように、ライトタイミングジェネレータＷＴＧ＿１は、フェーズ信号ＰＨＡＳＥ＿１を遅延させるディレイ回路ＤＥＬＡＹ２〜ＤＥＬＡＹ４と、ディレイ回路ＤＥＬＡＹ２〜ＤＥＬＡＹ４の出力がそれぞれローレベルからハイレベルに変化した場合にワンショットパルスを生成するワンショットパルス生成回路ＯＳＰ２〜ＯＳＰ４とを有している。ワンショットパルス生成回路ＯＳＰ２〜ＯＳＰ４の出力は、それぞれライト開始信号ＷＳＴＡＲＴ＿Ｐ１、ライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１及びライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１として用いられる。図５に示すように、ディレイ回路ＤＥＬＡＹ２〜ＤＥＬＡＹ４はこの順に直列接続されているため、フェーズ信号ＰＨＡＳＥ＿１がハイレベルに活性化すると、ライト開始信号ＷＳＴＡＲＴ＿Ｐ１、ライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１及びライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１の順に活性化する。したがって、ディレイ回路ＤＥＬＡＹ３の遅延量はリセットライト期間ＴＲＷを定義する。また、ディレイ回路ＤＥＬＡＹ３，４の遅延量の和はセットライト期間ＴＳＷを定義する。
【００４１】
他のライトタイミングジェネレータＷＴＧ＿２〜ＷＴＧ＿Ｐについても、ライトタイミングジェネレータＷＴＧ＿１と同じ回路構成を有している。
【００４２】
また、ライト指示信号ＷＲＩＴＥは、ワンショットパルス生成回路ＯＳＰ１を介してＯＲゲート回路Ｇ１に供給される。ＯＲゲート回路Ｇ１にはリード指示信号ＲＥＡＤも供給されている。リード指示信号ＲＥＡＤは、外部からリードコマンドが発行された場合に活性化される内部コマンドである。これにより、外部からライトコマンド又はリードコマンドが発行されると、ワンショットのデータスイッチ信号ＤＡＴＡＳＷが発生することになる。
【００４３】
これらワンショットパルス生成回路ＯＳＰ１〜ＯＳＰ４は、いずれもディレイ回路ＤＥＬＡＹ１及びインバータＩＮＶと、これらディレイ回路ＤＥＬＡＹ１及びインバータＩＮＶの出力を受けるＮＯＲゲート回路Ｇ２からなる。したがって、入力信号がローレベルからハイレベルに変化した場合に生成されるワンショットパルスのパルス幅は、ディレイ回路ＤＥＬＡＹ１の遅延量によって定義される。ワンショットパルスのパルス幅は、カラムコマンドの発行間隔ＴＣＣＤよりも短くなるよう設計される。
【００４４】
このようにして生成されるフェーズ１信号群Ｐ１〜フェーズＰ信号群ＰＰ及びデータスイッチ信号ＤＡＴＡＳＷは、上述の通り、制御信号発生回路１４Ｘ，１４Ｙに供給される。
【００４５】
図６は、制御信号発生回路１４Ｘの回路図の一例であり、特にライト動作の制御に関わる回路部分を詳細に示したものである。
【００４６】
図６に示すように、制御信号発生回路１４Ｘは、カラムデコーダ回路ＣＤと、リードタイミング信号発生回路１６Ｘと、ライトタイミング信号発生回路１８Ｘとを備えている。カラムデコーダ回路ＣＤは、Ｘ用アドレス回路ＸＡＤより供給されるＸ用カラムアドレスＣＡＸと当該制御信号発生回路１４Ｘに固有のカラムアドレスとを比較し、これらが一致した場合にヒット信号ＡＤＤＨＩＴを活性化させる回路である。制御信号発生回路１４Ｘに設定されたカラムアドレスは、制御信号発生回路領域１２Ｘに含まれる２Ｊ個の制御信号発生回路１４Ｘそれぞれに固有のアドレスである。したがって、Ｘ用カラムアドレスＣＡＸが供給されると、２Ｊ個の制御信号発生回路１４Ｘのうちいずれか１つの制御信号発生回路１４Ｘのみがヒット信号ＡＤＤＨＩＴを活性化させる。ヒット信号ＡＤＤＨＩＴは、リードタイミング信号発生回路１６Ｘ及びライトタイミング信号発生回路１８Ｘに供給される。
【００４７】
ライトタイミング信号発生回路１８Ｘは、Ｐ個のフェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐと、ライト開始信号Ｘ−ＷＳＴＡＲＴを生成するドライバ回路ＤＲ１と、ライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤを生成するドライバ回路ＤＲ２と、ライト終了信号Ｘ−ＷＳＥＴＥＮＤを生成するドライバ回路ＤＲ３とを備えている。
【００４８】
フェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐは互いに同じ回路構成を有しており、それぞれ対応するライト開始信号ＷＳＴＡＲＴ＿Ｐ１〜ＰＰに同期してセットされ、それぞれ対応するライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰに同期してリセットされる回路である。より具体的に説明すると、フェーズセレクタＰＳＥＬ１は、ヒット信号ＡＤＤＨＩＴ及び対応するライト開始信号ＷＳＴＡＲＴ＿Ｐ１を受けるＡＮＤゲート回路Ｇ３と、対応するライト開始信号ＷＳＥＴＥＮＤ＿Ｐ１を遅延させるディレイ回路ＤＥＬＡＹ５と、ＡＮＤゲート回路Ｇ３の出力によってセットされ、ディレイ回路ＤＥＬＡＹ５の出力によってリセットされるＲＳラッチ回路ＦＦ１によって構成されている。ディレイ回路ＤＥＬＡＹ５の遅延時間は、ワンショットパルスであるライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰのパルス幅よりも少し長めに設定するのが最適である。そして、ＡＮＤゲート回路Ｇ３の出力はライト信号Ｗ＿１として用いられ、ＲＳフリップフロップ回路ＦＦ１の出力はフェーズセレクト信号ＰＳ＿１として用いられる。他のフェーズセレクタＰＳＥＬ＿２〜ＰＳＥＬ＿Ｐも同様の回路構成を有している。
【００４９】
かかる構成により、ヒット信号ＡＤＤＨＩＴがハイレベルに活性化したタイミングでライト開始信号ＷＳＴＡＲＴ＿Ｐ１〜ＰＰが活性化しているフェーズが選択され、当該フェーズに対応するフェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐのいずれかに含まれるＲＳフリップフロップ回路ＦＦがセットされる。また、対応するライト信号Ｗ＿１がハイレベルに活性化する。その後、当該フェーズに対応するライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰのいずれかが活性化すると、ＲＳフリップフロップ回路ＦＦがリセットされ、対応するフェーズセレクト信号ＰＳ＿１がローレベルに変化する。
【００５０】
このようにして生成されるライト信号Ｗ＿１〜Ｗ＿Ｐはドライバ回路ＤＲ１に供給され、フェーズセレクト信号ＰＳ＿１〜ＰＳ＿Ｐはドライバ回路ＤＲ２，ＤＲ３に供給される。
【００５１】
ドライバ回路ＤＲ１は、ライト信号Ｗ＿１〜Ｗ＿Ｐを入力信号とするＰ入力のＯＲゲート回路Ｇ４によって構成されており、その出力はライト開始信号Ｘ−ＷＳＴＡＲＴとして用いられる。これにより、フェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐのいずれかがセットされると、ライト開始信号Ｘ−ＷＳＴＡＲＴがハイレベルに活性化することになる。
【００５２】
ドライバ回路ＤＲ２は、フェーズセレクト信号ＰＳ＿１〜ＰＳ＿Ｐとライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１〜ＰＰのそれぞれ対応する信号を受けるＡＮＤゲート回路Ｇ５と、これらＡＮＤゲート回路Ｇ５の出力を受けるＰ入力のＯＲゲート回路Ｇ６によって構成されており、その出力はライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤとして用いられる。これにより、セットされたフェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐに対応するライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１〜ＰＰが活性化すると、ライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤがハイレベルに活性化することになる。
【００５３】
ドライバ回路ＤＲ３は、フェーズセレクト信号ＰＳ＿１〜ＰＳ＿Ｐとライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰのそれぞれ対応する信号を受けるＡＮＤゲート回路Ｇ７と、これらＡＮＤゲート回路Ｇ７の出力を受けるＰ入力のＯＲゲート回路Ｇ８によって構成されており、その出力はライト終了信号Ｘ−ＷＳＥＴＥＮＤとして用いられる。これにより、セットされたフェーズセレクタＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐに対応するライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰが活性化すると、ライト終了信号Ｘ−ＷＳＥＴＥＮＤがハイレベルに活性化することになる。
【００５４】
さらに、ライトタイミング信号発生回路１８Ｘには、ヒット信号ＡＤＤＨＩＴ及びデータスイッチ信号ＤＡＴＡＳＷを受けるＡＮＤゲート回路Ｇ９が含まれている。ＡＮＤゲート回路Ｇ９の出力はデータスイッチ信号Ｘ−ＤＡＴＡＳＷとして用いられる。
【００５５】
このようにして生成される各種信号ＸＲ，Ｘ−ＷＳＴＡＲＴ，Ｘ−ＷＲＥＳＥＴＥＮＤ，Ｘ−ＷＳＥＴＥＮＤ，Ｘ−ＤＡＴＡＳＷは、図２に示した制御信号ＸＣｏｎｔに相当する信号である。
【００５６】
リードタイミング信号発生回路１６Ｘはリード信号ＸＲを生成する回路である。リード信号ＸＲは、リードコマンドに同期したリード動作を行うためのタイミング信号であり、後述するリードシグナルＳＩＧ１〜ＳＩＧ３を生成するためのタイミング信号である。リード信号ＸＲは、複数の信号線を介して伝送される。リードタイミング信号発生回路１６Ｘ回路構成については、上述したライトタイミング信号発生回路１８Ｘと同様の回路構成にすることができる。
【００５７】
以上が制御信号発生回路１４Ｘの回路図である。このように、制御信号発生回路１４Ｘは、Ｘ用カラムアドレスＣＡＸがヒットした場合のライトフェーズを保持しておき、当該フェーズに対応したライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１〜ＰＰ及びＷＳＥＴＥＮＤ＿Ｐ１〜ＰＰが活性化した場合に、それぞれライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤ及びＸ−ＷＳＥＴＥＮＤを活性化させる機能を有している。
【００５８】
図２に示した制御信号発生回路１４Ｙについても、Ｘ系の信号がＹ系の信号に置き換わる他は、図６に示した制御信号発生回路１４Ｘと同様の回路構成を有している。このような回路構成を有する制御信号発生回路１４Ｘは、図２に示したように２Ｊ個設けられ、それぞれＸ方向に延在する共通の配線を用いて、Ｋ個のビット線制御回路ＢＬＣに同じ制御信号ＸＣｏｎｔ（ＸＲ，Ｘ−ＷＳＴＡＲＴ，Ｘ−ＷＲＥＳＥＴＥＮＤ，Ｘ−ＷＳＥＴＥＮＤ，Ｘ−ＤＡＴＡＳＷ）を共通に供給する。同様に、制御信号発生回路１４Ｙは、図２に示したようにＫ個設けられ、それぞれＹ方向に延在する共通の配線を用いて、２Ｊ個のビット線制御回路ＢＬＣに同じ制御信号ＹＣｏｎｔ（ＹＲ，Ｙ−ＷＳＴＡＲＴ，Ｙ−ＷＲＥＳＥＴＥＮＤ，Ｙ−ＷＳＥＴＥＮＤ，Ｙ−ＤＡＴＡＳＷ）を共通に供給する。
【００５９】
したがって、図２に示すビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（１Ｕ，２）、ＢＬＣ（２Ｕ，１）、ＢＬＣ（２Ｕ，２）に着目すると、制御信号ＸＣｏｎｔ（１Ｕ）を伝送する制御信号線はビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（１Ｕ，２）に共通に接続され、制御信号ＸＣｏｎｔ（２Ｕ）を伝送する制御信号線はビット線制御回路ＢＬＣ（２Ｕ，１）、ＢＬＣ（２Ｕ，２）に共通に接続され、制御信号ＹＣｏｎｔ（１）を伝送する制御信号線はビット線制御回路ＢＬＣ（１Ｕ，１）、ＢＬＣ（２Ｕ，１）に共通に接続され、制御信号ＹＣｏｎｔ（２）を伝送する制御信号線はビット線制御回路ＢＬＣ（１Ｕ，２）、ＢＬＣ（２Ｕ，２）に共通に接続される。制御信号ＸＣｏｎｔを伝送する信号線は、信号ＸＲ，Ｘ−ＷＳＴＡＲＴ，Ｘ−ＷＲＥＳＥＴＥＮＤ，Ｘ−ＷＳＥＴＥＮＤ，Ｘ−ＤＡＴＡＳＷを伝送する信号線からなり、同様に、制御信号ＹＣｏｎｔを伝送する信号線は、信号ＹＲ，Ｙ−ＷＳＴＡＲＴ，Ｙ−ＷＲＥＳＥＴＥＮＤ，Ｙ−ＷＳＥＴＥＮＤ，Ｙ−ＤＡＴＡＳＷを伝送する信号線からなる。例えば、ライト開始信号Ｘ−ＷＳＴＡＲＴ、Ｙ−ＷＳＴＡＲＴを伝送する配線はライト開始信号線であり、ライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤ、Ｙ−ＷＲＥＳＥＴＥＮＤ、Ｘ−ＷＳＥＴＥＮＤ、Ｙ−ＷＳＥＴＥＮＤを伝送する配線はライト終了信号線である。そして、各ビット線制御回路ＢＬＣは、対応するデータスイッチ信号Ｘ−ＤＡＴＡＳＷ及びＹ−ＤＡＴＡＳＷが同時に活性化すると選択され、対応するライト開始信号Ｘ−ＷＳＴＡＲＴ、Ｙ−ＷＳＴＡＲＴが同時に活性化するとライト動作を開始し、対応するライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤ、Ｙ−ＷＲＥＳＥＴＥＮＤが同時に活性化するとリセットライト動作を終了し、対応するライト終了信号Ｘ−ＷＳＥＴＥＮＤ、Ｙ−ＷＳＥＴＥＮＤが同時に活性化するとセットライト動作を終了する。
【００６０】
制御信号発生回路１４Ｘ，１４Ｙを構成する各回路の電源はＶＤＤ電源ライン及びＶＳＳ電源ラインに接続されており、したがって、生成される制御信号ＸＣｏｎｔ，ＹＣｏｎｔは、ＶＤＤ−ＶＳＳ間で振幅する。
【００６１】
図７はビット線制御回路ＢＬＣの回路図であり、一例としてビット線制御回路ＢＬＣ（ｊＤ，ｋ）を示している。
【００６２】
図７に示すように、一つのビット線制御回路ＢＬＣ内には、複数のビット線制御単位回路ＢＬＣ１〜ＢＬＣＬと、これらビット線制御単位回路ＢＬＣ１〜ＢＬＣＬに対して共通に設けられた共通制御回路ＢＬＣＣが設けられている。ビット線制御単位回路ＢＬＣ１〜ＢＬＣＬは、それぞれ異なるグローバルＩ／Ｏ線対に接続されている。例えば、ビット線制御単位回路ＢＬＣ１はグローバルＩ／Ｏ線対ＧＩＯＴ＿１，ＧＩＯＮ＿１に接続され、ビット線制御単位回路ＢＬＣ２はグローバルＩ／Ｏ線対ＧＩＯＴ＿２，ＧＩＯＮ＿２に接続されている。
【００６３】
共通制御回路ＢＬＣＣは、リード制御部ＢＬＣＲ、ライト制御部ＢＬＣＷ、ラッチ制御部ＢＬＣＬ及びデータスイッチ制御部ＢＬＣＳＷを備えている。一方、ビット線制御単位回路ＢＬＣ１〜ＢＬＣＬのそれぞれは、ビット線選択回路ＢＳＥＬ、リセットライトドライバＲＥＳＥＴＷＤ、セットライトドライバＳＥＴＷＤ、リード回路ＲＣ、データラッチ回路ＤＬ及びデータスイッチ回路ＤＳＷを備えている。以下、ビット線制御回路ＢＬＣを構成する各回路ブロックの詳細について説明する。
【００６４】
図８は、データスイッチ制御部ＢＬＣＳＷの回路図である。
【００６５】
図８に示すように、データスイッチ制御部ＢＬＣＳＷは、対応するデータスイッチ信号Ｘ−ＤＡＴＡＳＷ及びＹ−ＤＡＴＡＳＷを受けるＡＮＤゲート回路Ｇ１０によって構成されている。ＡＮＤゲート回路Ｇ１０の出力はデータスイッチ信号ＤＡＴＡＳＷとして用いられ、ビット線制御単位回路ＢＬＣ１〜ＢＬＣＬに含まれるデータスイッチ回路ＤＳＷに共通に供給される。上述の通り、データスイッチ信号Ｘ−ＤＡＴＡＳＷは同じ行に属するＫ個のビット線制御回路ＢＬＣに共通に供給され、データスイッチ信号Ｙ−ＤＡＴＡＳＷは同じ列に属する２Ｊ個のビット線制御回路ＢＬＣに共通に供給されることから、いずれかのデータスイッチ信号Ｘ−ＤＡＴＡＳＷ及びいずれかのデータスイッチ信号Ｙ−ＤＡＴＡＳＷが活性化すると、行方向及び列方向にマトリクス状にレイアウトされたＫ×２Ｊ個のビット線制御回路ＢＬＣのうちいずれか一つのみが選択され、選択されたビット線制御回路ＢＬＣ内のデータスイッチ信号ＤＡＴＡＳＷがハイレベルに活性化される。
【００６６】
尚、データスイッチ制御部ＢＬＣＳＷを構成するＡＮＤゲート回路Ｇ１０の電源は、ＶＤＤ電源ラインに接続されている。このことは、出力されるデータスイッチ信号ＤＡＴＡＳＷの振幅がＶＤＤであることを意味する。
【００６７】
図９は、ライト制御部ＢＬＣＷの回路図である。
【００６８】
図９に示すように、ライト制御部ＢＬＣＷはリセットライトタイミングラッチ回路ＲＥＳＥＴＬとセットライトタイミングラッチ回路ＳＥＴＬとを備えている。リセットライトタイミングラッチ回路ＲＥＳＥＴＬは、ライト動作時においてリセットライト期間ＴＲＷを規定する回路であり、リセットライトタイミングパルスＷＲＥＳＥＴを生成する。また、セットライトタイミングラッチ回路ＳＥＴＬは、ライト動作時においてセットライト期間ＴＳＷを規定する回路であり、セットライトタイミングパルスＷＳＥＴを生成する。
【００６９】
リセットライトタイミングラッチ回路ＲＥＳＥＴＬ及びセットライトタイミングラッチ回路ＳＥＴＬは、いずれも２つのインバータがクロスカップルされたフリップフロップ回路であり、電源はＶＰＰ（＞ＶＤＤ）電源ライン及びＶＳＳ電源ラインに接続されている。
【００７０】
リセットライトタイミングラッチ回路ＲＥＳＥＴＬの一方の入力ノードａとＶＳＳ電源ライン間には、Ｎチャンネル型のＭＯＳトランジスタＴｒ１，Ｔｒ２が直列接続されている。トランジスタＴｒ１のゲート電極には対応するライト開始信号Ｘ−ＷＳＴＡＲＴが供給され、トランジスタＴｒ２のゲート電極には対応するライト開始信号Ｙ−ＷＳＴＡＲＴが供給される。また、リセットライトタイミングラッチ回路ＲＥＳＥＴＬの他方の入力ノードｂとＶＳＳ電源ライン間には、Ｎチャンネル型のＭＯＳトランジスタＴｒ３，Ｔｒ４が直列接続されている。トランジスタＴｒ３のゲート電極には対応するライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤが供給され、トランジスタＴｒ４のゲート電極には対応するライト終了信号Ｙ−ＷＲＥＳＥＴＥＮＤが供給される。
【００７１】
同様に、セットライトタイミングラッチ回路ＳＥＴＬの一方の入力ノードｃとＶＳＳ電源ライン間には、Ｎチャンネル型のＭＯＳトランジスタＴｒ５，Ｔｒ６が直列接続されている。トランジスタＴｒ５のゲート電極には対応するライト開始信号Ｘ−ＷＳＴＡＲＴが供給され、トランジスタＴｒ６のゲート電極には対応するライト開始信号Ｙ−ＷＳＴＡＲＴが供給される。また、セットライトタイミングラッチ回路ＳＥＴＬの他方の入力ノードｄとＶＳＳ電源ライン間には、Ｎチャンネル型のＭＯＳトランジスタＴｒ７，Ｔｒ８が直列接続されている。トランジスタＴｒ７のゲート電極には対応するライト終了信号Ｘ−ＷＳＥＴＥＮＤが供給され、トランジスタＴｒ８のゲート電極には対応するライト終了信号Ｙ−ＷＳＥＴＥＮＤが供給される。
【００７２】
以上の構成により、対応するライト開始信号Ｘ−ＷＳＴＡＲＴ，Ｙ−ＷＳＴＡＲＴがハイレベルに活性化すると、リセットライトタイミングラッチ回路ＲＥＳＥＴＬ及びセットライトタイミングラッチ回路ＳＥＴＬの両方が活性状態となり、これらの出力であるリセットライトタイミングパルスＷＲＥＳＥＴ及びセットライトタイミングパルスＷＳＥＴがいずれもハイレベルに活性化される。その後、対応するライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤ，Ｙ−ＷＲＥＳＥＴＥＮＤがハイレベルに活性化すると、リセットライトタイミングラッチ回路ＲＥＳＥＴＬが非活性状態となり、その出力であるリセットライトタイミングパルスＷＲＥＳＥＴがローレベルに非活性化される。さらにその後、対応するライト終了信号Ｘ−ＷＳＥＴＥＮＤ，Ｙ−ＷＳＥＴＥＮＤがハイレベルに活性化すると、セットライトタイミングラッチ回路ＳＥＴＬが非活性状態となり、その出力であるセットライトタイミングパルスＷＳＥＴがローレベルに非活性化される。
【００７３】
尚、図９に示すＭＯＳトランジスタは全てゲート電極が太く表記されており、これは電源としてＶＤＤが用いられる通常のＭＯＳトランジスタよりもゲート絶縁膜の膜厚が厚く設計された高耐圧トランジスタであることを意味する。高耐圧トランジスタのゲート耐圧はＶＰＰ超である。これに対し、通常のＭＯＳトランジスタのゲート耐圧はＶＤＤ超であり、ＶＰＰを超える耐圧を有している必要はない。ライト制御部ＢＬＣＷを構成するトランジスタとして全て高耐圧トランジスタを用いているのは、電源としてＶＰＰを用いているからである。したがって、ライト制御部ＢＬＣＷは、振幅がＶＤＤである信号をＶＰＰの振幅に変換するレベル変換回路の役割も有している。このため、ライト制御部ＢＬＣＷの出力振幅はＶＰＰであるものの、これを制御する制御信号ＸＣｏｎｔ，ＹＣｏｎｔの振幅はＶＤＤで足りる。制御信号ＸＣｏｎｔを伝送する配線は、アレイ領域ＡＡ内の行方向を全幅に亘って延在する長い配線であり、制御信号ＹＣｏｎｔを伝送する配線は、アレイ領域ＡＡ内の列方向を全幅に亘って延在する長い配線であることから、制御信号ＸＣｏｎｔ，ＹＣｏｎｔの振幅をＶＤＤに抑制することによって消費電力の低減及び伝送速度の向上を図ることが可能となる。
【００７４】
回路図については省略するが、図７に示すリード制御部ＢＬＣＲは、対応する制御信号発生回路１４Ｘ内のリードタイミング信号発生回路１６Ｘより供給されるリード信号ＸＲ、及び制御信号発生回路１４Ｙ内のリードタイミング信号発生回路１６Ｙより供給されるリード信号ＹＲが活性化すると、リードシグナルＳＩＧ１〜ＳＩＧ３を所定のシーケンスで活性化させる。また、ラッチ制御部ＢＬＣＬは、ライト動作時及びリード動作時において、ラッチ活性化信号ＳＡＰ，ＳＡＮをそれぞれＶＤＤレベル及びＶＳＳレベルに活性化させる。
【００７５】
図７に示すように、ビット線選択回路ＢＳＥＬは、当該ビット線制御単位回路ＢＬＣ１〜ＢＬＣＬに対応するビット線ＢＬのいずれかを、対応するグローバルビット線ＧＢＬに接続するための回路である。その選択は、ビット線選択アドレスＢＬＳＡＤＤにより行われる。ビット線選択アドレスＢＬＳＡＤＤは、アクティブコマンド（ＡＣＴ）と同時に外部から供給されるロウアドレスの一部をデコードして得られる信号である。
【００７６】
グローバルビット線ＧＢＬは、リセットライトドライバＲＥＳＥＴＷＤ、セットライトドライバＳＥＴＷＤ及びリード回路ＲＣに接続されている。
【００７７】
リセットライトドライバＲＥＳＥＴＷＤは、グローバルビット線ＧＢＬにリセットパルスを供給することにより、ビット線選択回路ＢＳＥＬによって選択されたビット線ＢＬを介してメモリセルＭＣにリセットパルスを供給する回路である。具体的には、ＶＰＰ電源ライン及びグローバルビット線ＧＢＬ間に直列接続された定電流源ＣＳ１及びＰチャンネル型のＭＯＳトランジスタＴｒ１０と、ＶＰＰ電源ライン及びＶＳＳ電源ライン間に直列接続されたＰチャンネル型のＭＯＳトランジスタＴｒ１１及びＮチャンネル型のＭＯＳトランジスタＴｒ１２，１３を備えている。定電流源ＣＳ１は、リセット電流ＩＲを供給する回路である。また、トランジスタＴｒ１０のゲート電極は、トランジスタＴｒ１１，１２のドレインに接続されている。トランジスタＴｒ１１，１２のゲート電極には、ライト制御部ＢＬＣＷからリセットライトタイミングパルスＷＲＥＳＥＴが供給される。トランジスタＴｒ１３のゲート電極は、データラッチ回路ＤＬの一方の入出力ノードｅに接続されている。
【００７８】
かかる構成により、データラッチ回路ＤＬの一方の入出力ノードｅがハイレベルである場合において、リセットライトタイミングパルスＷＲＥＳＥＴがハイレベルに活性化すると、トランジスタＴｒ１０がオンし、グローバルビット線ＧＢＬにリセット電流ＩＲが供給される。
【００７９】
一方、セットライトドライバＳＥＴＷＤは、グローバルビット線ＧＢＬにセットパルスを供給することにより、ビット線選択回路ＢＳＥＬによって選択されたビット線ＢＬを介してメモリセルＭＣにセットパルスを供給する回路である。具体的には、ＶＰＰ電源ライン及びグローバルビット線ＧＢＬ間に直列接続された定電流源ＣＳ２及びＰチャンネル型のＭＯＳトランジスタＴｒ２０と、ＶＰＰ電源ライン及びＶＳＳ電源ライン間に直列接続されたＰチャンネル型のＭＯＳトランジスタＴｒ２１及びＮチャンネル型のＭＯＳトランジスタＴｒ２２，２３を備えている。定電流源ＣＳ２は、セット電流ＩＳを供給する回路である。また、トランジスタＴｒ２０のゲート電極は、トランジスタＴｒ２１，２２のドレインに接続されている。トランジスタＴｒ２１，２２のゲート電極には、ライト制御部ＢＬＣＷからセットライトタイミングパルスＷＳＥＴが供給される。トランジスタＴｒ２３のゲート電極は、データラッチ回路ＤＬの他方の入出力ノードｆに接続されている。
【００８０】
かかる構成により、データラッチ回路ＤＬの他方の入出力ノードｆがハイレベルである場合において、セットライトタイミングパルスＷＳＥＴがハイレベルに活性化すると、トランジスタＴｒ２０がオンし、グローバルビット線ＧＢＬにセット電流ＩＳが供給される。
【００８１】
リード回路ＲＣは、グローバルビット線ＧＢＬを介して選択されたビット線ＢＬをプリチャージし、その後のディスチャージ速度に基づいてメモリセルＭＣの電気抵抗を判定する回路である。具体的には、リード電位Ｖ１とグローバルビット線ＧＢＬ間に接続されたＮチャンネル型のＭＯＳトランジスタＴｒ３０と、グローバルビット線ＧＢＬとデータラッチ回路ＤＬの一方の入出力ノードｅに接続されたＮチャンネル型のＭＯＳトランジスタＴｒ３１と、基準電位ＶＲＥＦとデータラッチ回路ＤＬの他方の入出力ノードｆに接続されたＮチャンネル型のＭＯＳトランジスタＴｒ３２を備えている。トランジスタＴｒ３０のゲート電極にはリードシグナルＳＩＧ１が供給され、トランジスタＴｒ３１，３２のゲート電極にはリードシグナルＳＩＧ２が共通に供給される。
【００８２】
かかる構成により、リードシグナルＳＩＧ１をハイレベルとすることによってビット線ＢＬをプリチャージした後、選択されたメモリセルＭＣを介してビット線ＢＬをディスチャージすると、メモリセルＭＣが高抵抗のアモルファス状態（リセット状態）である場合には、データラッチ回路ＤＬの一方の入出力ノードｅの電位が他方の入出力ノードｆの電位よりも高くなる。逆に、選択されたメモリセルＭＣが低抵抗の結晶状態（セット状態）である場合には、データラッチ回路ＤＬの一方の入出力ノードｅの電位が他方の入出力ノードｆの電位よりも低くなる。これにより、メモリセルＭＣから読み出されたデータがセンスされる。
【００８３】
図７に示すように、リセットライトドライバＲＥＳＥＴＷＤにはＮチャンネル型のＭＯＳトランジスタＴｒ１４が設けられ、そのゲート電極はトランジスタＴｒ１１，１２のドレインに接続されている。また、セットライトドライバＳＥＴＷＤにはＮチャンネル型のＭＯＳトランジスタＴｒ２４が設けられ、そのゲート電極はトランジスタＴｒ２１，１２のドレインに接続されている。さらに、リード回路ＲＣにはＮチャンネル型のＭＯＳトランジスタＴｒ３３が設けられ、そのゲート電極にはリードシグナルＳＩＧ３が供給される。これらトランジスタＴｒ１４，２４，３３は、グローバルビット線ＧＢＬとＶＳＳ電源ラインとの間に直列接続されている。このため、トランジスタＴｒ１４，２４，３３が全てオンすると、グローバルビット線ＧＢＬはＶＳＳレベルに固定される。トランジスタＴｒ１４は、リセットライト時にグローバルビット線ＧＢＬがＶＳＳ電源ラインに接続されるのを防ぐためのトランジスタであり、トランジスタＴｒ２４は、セットライト時にグローバルビット線ＧＢＬがＶＳＳ電源ラインに接続されるのを防ぐためのトランジスタである。
【００８４】
データラッチ回路ＤＬは、いずれも２つのインバータがクロスカップルされたフリップフロップ回路であり、高位側の電源としてラッチ活性化信号ＳＡＰが用いられ、低位側の電源としてラッチ活性化信号ＳＡＮが用いられる。これにより、ラッチ活性化信号ＳＡＰ，ＳＡＮがそれぞれＶＤＤレベル及びＶＳＳレベルに活性化すると、入出力ノードｅ，ｆの論理レベルが保持される。
【００８５】
データスイッチ回路ＤＳＷは、対応するグローバルＩ／Ｏ線ＧＩＯＮとデータラッチ回路ＤＬの一方の入出力ノードｅとの間に接続されたＮチャンネル型のＭＯＳトランジスタＴｒ４０と、対応するグローバルＩ／Ｏ線ＧＩＯＴとデータラッチ回路ＤＬの他方の入出力ノードｆとの間に接続されたＮチャンネル型のＭＯＳトランジスタＴｒ４１によって構成されている。これらトランジスタＴｒ４０，４１のゲート電極には、データスイッチ信号ＤＡＴＡＳＷが共通に供給されている。これにより、データスイッチ信号ＤＡＴＡＳＷがハイレベルに活性化すると、対応するグローバルＩ／Ｏ線ＧＩＯ対がデータラッチ回路ＤＬの一対の入出力ノードｅ，ｆに接続される。
【００８６】
尚、図７に示すＭＯＳトランジスタのうち、ゲート電極が太く表記されているものはゲート絶縁膜が厚い高耐圧トランジスタであり、ゲート電極が細く表記されているものはゲート絶縁膜が薄い通常トランジスタである。高耐圧トランジスタのゲート耐圧はＶＰＰ超であり、通常トランジスタのゲート耐圧はＶＤＤ超である。
【００８７】
図７に示すように、共通制御回路ＢＬＣＣより出力される各種信号は、Ｌ個のビット線制御単位回路ＢＬＣ１〜ＢＬＣＬに対して共通に供給される。したがって、Ｌ個のビット線制御単位回路ＢＬＣ１〜ＢＬＣＬは並列に動作し、それぞれ対応するグローバルＩ／Ｏ線ＧＩＯを介してリードデータ及びライトデータの授受を行う。
【００８８】
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００８９】
図１０は、カラムコマンドの発行時におけるカラムコントロール回路ＣＣの動作を主に説明するためのタイミング図である。
【００９０】
図１０に示す例では、外部コマンドクロックのＴＣ０，ＴＣ１，ＴＣ２，ＴＣ８に同期してライトコマンドが発行され、外部コマンドクロックのＴＣ４に同期してリードコマンドが発行された場合を示している。また、ＴＣ０に同期したライトコマンド発行時には、カラムアドレスとして（ａＤ，ｑ）が入力されている。このカラムアドレスは、ビット線制御回路ＢＬＣ（ａＤ，ｑ）を選択するカラムアドレスであることを意味する。つまり、ａ行目及びｑ列目に属するメモリセルアレイＡＲＹに割り当てられたＤ側のビット線制御回路であることを意味する。以下同様に、外部コマンドクロックのＴＣ１，ＴＣ２，ＴＣ４，ＴＣ８に同期してライトコマンド発行時又はリードコマンド発行時に入力されるカラムアドレスは、図１０に表記の通りである。
【００９１】
ライトコマンド又はリードコマンドとカラムアドレスが入力されると、外部コマンドクロックからやや遅れた内部アレイクロックに同期してＸ用カラムアドレスＣＡＸ及びＹ用カラムアドレスＣＡＹが出力される。例えば、外部コマンドクロックのＴＣ０に対応する内部アレイクロックＴ０においては、Ｘ用カラムアドレスＣＡＸとして値ａＤが出力され、Ｙ用カラムアドレスＣＡＹとして値ｑが出力される。
【００９２】
また、ライトコマンドに応答して、内部アレイクロックのＴ０，Ｔ１，Ｔ２，Ｔ８にライト指示信号ＷＲＩＴＥが活性化する。さらに、ライトコマンド又はリードコマンドに応答して、内部アレイクロックのＴ０，Ｔ１，Ｔ２，Ｔ４，Ｔ８にデータスイッチ信号ＤＡＴＡＳＷが活性化する。
【００９３】
図１０に示すように、ライト指示信号ＷＲＩＴＥが活性化する度に、ライトフェーズカウンタＷＰＣによって生成されるフェーズ信号ＰＨＡＳＥ＿１〜ＰＨＡＳＥ＿Ｐが順次活性化する。そして、例えばフェーズ信号ＰＨＡＳＥ＿１が活性化すると、対応するライト開始信号ＷＳＴＡＲＴ＿Ｐ１、ライト終了信号ＷＲＥＳＥＴＥＮＤ＿Ｐ１及びライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１が順次活性化する。これら信号の活性化タイミングは、既に説明したように、ディレイ回路ＤＥＬＡＹ２〜ＤＥＬＡＹ４の遅延量によって定義される。最も遅く活性化するライト終了信号ＷＳＥＴＥＮＤ＿Ｐ１は、内部アレイクロックのＴ８の直前に活性化している。このことは、内部アレイクロックのＴ０に開始したライト動作が内部アレイクロックのＴ８の直前に完了することを意味するため、この場合、ライト動作に要する時間は８クロックサイクルとなる。
【００９４】
図１０に示す例では、外部コマンドクロックのＴＣ０に同期したライトコマンド発行時のカラムアドレス（ａＤ，ｑ）と、外部コマンドクロックのＴＣ２に同期したライトコマンド発行時のカラムアドレス（ａＤ，ｓ）は、互いにＸ用カラムアドレスＣＡＸの値が同じである（＝ａＤ）。このため、行ａＤに対応する制御信号発生回路１４Ｘ（ａＤ）においては、内部アレイクロックのＴ０，Ｔ２に同期してヒット信号ＡＤＤＨＩＴが活性化する。このため、Ｔ０に同期したヒット信号ＡＤＤＨＩＴはフェーズ１に割り当てられ、Ｔ２に同期したヒット信号ＡＤＤＨＩＴはフェーズ３に割り当てられることになる。
【００９５】
また、図１０に示す例では、外部コマンドクロックのＴＣ０に同期したライトコマンド発行時のカラムアドレス（ａＤ，ｑ）と、外部コマンドクロックのＴＣ８に同期したライトコマンド発行時のカラムアドレス（ａＤ，ｑ）は、互いにＸ用カラムアドレスＣＡＸ及びＹ用カラムアドレスＣＡＹの値が同じである（＝ａＤ，ｑ）。したがって、これらのライトコマンドに応答して同じビット線制御回路ＢＬＣ（ａＤ，ｑ）が活性化されることになる。しかしながら、上述の通り、本例ではライト動作に要する時間が８クロックサイクルであることから、外部コマンドクロックのＴＣ０に対応するライト動作が正しく完了した後、外部コマンドクロックのＴＣ８に対応するライト動作が行われることになり、これらの動作が互いに干渉することはない。
【００９６】
図１１は、カラムコマンドの発行時におけるビット線制御回路ＢＬＣの動作を主に説明するためのタイミング図である。図１１に示すタイミング図は、図１０に示したタイミング図に対応している。つまり、カラムコマンドの入力タイミング及びこれらに対応するカラムアドレスの値は、図１０に示したとおりである。
【００９７】
図１１に示すように、活性化する行方向のデータスイッチ信号Ｘ−ＤＡＴＡＳＷは、Ｔ０，Ｔ１，Ｔ２，Ｔ８に同期してそれぞれａＤ，ｂＵ，ａＤ，ａＤに切り替わる。同様に、活性化する列方向のデータスイッチ信号Ｙ−ＤＡＴＡＳＷは、Ｔ０，Ｔ１，Ｔ２，Ｔ８に同期してそれぞれｑ，ｒ，ｓ，ｑに切り替わる。尚、リードコマンドに対応するＴ４においては、ｃＤ行目の制御信号発生回路１４Ｘ及びｔ列目の制御信号発生回路１４Ｙに含まれるリードタイミング信号発生回路１６Ｘ，１６Ｙが活性化し、それぞれリード信号ＸＲ，ＹＲを生成する。
【００９８】
データスイッチ信号Ｘ−ＤＡＴＡＳＷが上記の通り活性化すると、活性化するライト開始信号Ｘ−ＷＳＴＡＲＴ、ライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤ及びライト終了信号Ｘ−ＷＳＥＴＥＮＤも上記の順序で切り替わる。同様に、データスイッチ信号Ｙ−ＤＡＴＡＳＷが上記の通り活性化すると、活性化するライト開始信号Ｙ−ＷＳＴＡＲＴ、ライト終了信号Ｙ−ＷＲＥＳＥＴＥＮＤ及びライト終了信号Ｙ−ＷＳＥＴＥＮＤも上記の順序で切り替わる。
【００９９】
その結果、ａＤ行目及びｑ列目のビット線制御回路ＢＬＣ（ａＤ，ｑ）は、内部アレイクロックＴ０に同期して起動され、図１１に示すように、リセットライト期間ＴＲＷにおいてリセットライトタイミングパルスＷＲＥＳＥＴが活性化し、セットライト期間ＴＳＷにおいてセットライトタイミングパルスＷＳＥＴが活性化する。これにより、対応するａ行目及びｑ列目のメモリセルアレイＡＲＹに対してライト動作が行われる。ここで、選択されたメモリセルＭＣに対してリセット動作を行うかセット動作を行うかは、ライトデータの論理レベルによって決まる。つまり、対応するグローバルＩ／Ｏ線ＧＩＯＮがハイレベル（ライトデータ＝０）であれば、リセットライトドライバＲＥＳＥＴＷＤが活性化される（トランジスタＴｒ１０がオンする）ため、メモリセルＭＣにはリセットパルスが供給される。これに対し、対応するグローバルＩ／Ｏ線ＧＩＯＴがハイレベル（ライトデータ＝１）であれば、セットライトドライバＳＥＴＷＤが活性化される（トランジスタＴｒ２０がオンする）ため、メモリセルＭＣにはセットパルスが供給される。ここで、リセット動作を行うかセット動作を行うかに関わらず、ビット線制御回路ＢＬＣ（ａＤ，ｑ）がライト動作を開始してからライト動作を終了するまでの時間は、対応するデータスイッチ信号Ｘ−ＤＡＴＡＳＷ（ａ，Ｄ）の活性化期間及び対応するデータスイッチ信号Ｙ−ＤＡＴＡＳＷ（ｑ）の活性化期間よりも長い点が重要である。
【０１００】
そして、ビット線制御回路ＢＬＣ（ａＤ，ｑ）がライト動作を行っている途中で、内部アレイクロックＴ１に同期してｂＵ行目及びｒ列目のビット線制御回路ＢＬＣ（ｂＵ，ｒ）が起動され、さらに、内部アレイクロックＴ２に同期してａＤ行目及びｓ列目のビット線制御回路ＢＬＣ（ａＤ，ｓ）が起動される。このように、内部アレイクロックＴ０に同期して起動されるビット線制御回路ＢＬＣ（ａＤ，ｑ）と、内部アレイクロックＴ２に同期して起動されるビット線制御回路ＢＬＣ（ａＤ，ｓ）は同じ行に属しているが、互いに異なる列に属していることから、互いに干渉することなく、独立して動作することが可能となる。このような独立した動作が可能であるのは、データスイッチ信号Ｘ−ＤＡＴＡＳＷなどがパルス状の波形であるとともに、各ビット線制御回路ＢＬＣに含まれるライト制御部ＢＬＣＷにラッチ回路（リセットライトタイミングラッチ回路ＲＥＳＥＴＬとセットライトタイミングラッチ回路ＳＥＴＬ）が備えられているからである。リード動作についても同様であり、各ビット線制御回路ＢＬＣに含まれるリード制御部ＢＬＣＲにラッチ回路を備えることにより、複数のビット線制御回路ＢＬＣが並列してリード動作を行うことが可能となる。このように、本実施形態では、あるビット線制御回路ＢＬＣがライト動作を実行している途中で別のビット線制御回路ＢＬＣがライト動作を開始することが可能であり、しかも、これら並列動作するビット線制御回路ＢＬＣが互いに同じ行に属していても構わないし、互いに同じ列に属していても構わない。
【０１０１】
その後、内部アレイクロックＴ８に同期して再びビット線制御回路ＢＬＣ（ａＤ，ｑ）が起動されているが、内部アレイクロックＴ０から８クロックサイクル経過しているため、動作の干渉は生じない。
【０１０２】
以上説明したように、本実施形態によれば、行方向に延在する複数の配線によって各行に対応する制御信号ＸＣｏｎｔを供給し、列方向に延在する複数の配線によって各列に対応する制御信号ＹＣｏｎｔを供給することによって、マトリクス状にレイアウトされた複数のビット線制御回路ＢＬＣのいずれかを選択的に活性化させている。このため、全てのビット線制御回路ＢＬＣにタイミング信号などを共通に供給する必要がなくなり、配線の本数を削減することができる。
【０１０３】
しかも、動作フェーズの選択をビット線制御回路ＢＬＣ側で行うのではなく、制御信号発生回路１４Ｘ，１４Ｙ側で行っていることから、ビット線制御回路ＢＬＣの回路構成も簡素化される。また、外部コマンドクロックの高速化などに伴ってフェーズ数を増やす必要がある場合であっても、ビット線制御回路ＢＬＣ自体の回路構成を変更する必要はない。したがって、チップ上におけるビット線制御回路ＢＬＣの占有面積を削減することが可能となる。
【０１０４】
上述の通り、本実施形態においては、アレイ領域ＡＡ内において行方向に伝送される制御信号ＸＣｏｎｔと、アレイ領域ＡＡ内において列方向に伝送される制御信号ＹＣｏｎｔの論理和合成によってビット線制御回路ＢＬＣの動作が制御されるため、制御信号ＸＣｏｎｔと制御信号ＹＣｏｎｔのタイミングが正しく一致している必要がある。このため、制御信号ＸＣｏｎｔ，ＹＣｏｎｔを伝送する配線の容量と抵抗による時定数を考慮することが望ましい。これを実現するためには、Ｘ方向に延在する配線、つまり、アレイ領域ＡＡ内に配線される制御信号ＸＣｏｎｔ用の配線と、カラムコントロール回路ＣＣから制御信号発生回路１４Ｙへの配線（例えば、タイミング信号ＴＭＧを伝送するフェーズ信号線）とを、同じ配線層を用いて形成することが望ましい。同様に、Ｙ方向に延在する配線、つまり、アレイ領域ＡＡ内に配線される制御信号ＹＣｏｎｔ用の配線と、カラムコントロール回路ＣＣから制御信号発生回路１４Ｘへの配線（例えば、タイミング信号ＴＭＧを伝送するフェーズ信号線）とを、同じ配線層を用いて形成することが望ましい。さらには、これら配線の配線幅、配線間隔の調整によって、各ビット線制御回路ＢＬＣに制御信号ＸＣｏｎｔ，ＹＣｏｎｔが同時に到達するよう設計することが好ましい。
【０１０５】
図１２は、変形例によるライト制御部ＢＬＣＷの回路図である。
【０１０６】
図１２に示すように、変形例によるライト制御部ＢＬＣＷにおいては、リセットライトタイミングラッチ回路ＲＥＳＥＴＬの一方の入力ノードａとＶＳＳ電源ライン間に、Ｎチャンネル型のＭＯＳトランジスタＴｒ５１〜Ｔｒ５３が直列接続されており、他方の入力ノードｂとＶＳＳ電源ライン間に、Ｎチャンネル型のＭＯＳトランジスタＴｒ５４〜Ｔｒ５６が直列接続されている。同様に、セットライトタイミングラッチ回路ＳＥＴＬの一方の入力ノードｃとＶＳＳ電源ライン間に、Ｎチャンネル型のＭＯＳトランジスタＴｒ６１〜Ｔｒ６３が直列接続されており、他方の入力ノードｄとＶＳＳ電源ライン間に、Ｎチャンネル型のＭＯＳトランジスタＴｒ６４〜Ｔｒ６６が直列接続されている。
【０１０７】
トランジスタＴｒ５２，Ｔｒ６２のゲート電極には対応するライト開始信号Ｘ−ＷＳＴＡＲＴが供給され、トランジスタＴｒ５３，６３のゲート電極には対応するライト開始信号Ｙ−ＷＳＴＡＲＴが供給される。また、トランジスタＴｒ５５のゲート電極には対応するライト終了信号Ｘ−ＷＲＥＳＥＴＥＮＤが供給され、トランジスタＴｒ５６のゲート電極には対応するライト終了信号Ｙ−ＷＲＥＳＥＴＥＮＤが供給される。さらに、トランジスタＴｒ６５のゲート電極には対応するライト終了信号Ｘ−ＷＳＥＴＥＮＤが供給され、トランジスタＴｒ６６のゲート電極には対応するライト終了信号Ｙ−ＷＳＥＴＥＮＤが供給される。
【０１０８】
これに対し、トランジスタＴｒ５１，Ｔｒ５４，Ｔｒ６１，Ｔｒ６４のゲート電極は、ＶＤＤに固定されている。
【０１０９】
図１２に示すＭＯＳトランジスタのうち、ゲート電極が太く表記されているものはゲート絶縁膜が厚い高耐圧トランジスタであり、ゲート電極が細く表記されているものはゲート絶縁膜が薄い通常トランジスタである。高耐圧トランジスタのゲート耐圧はＶＰＰ超であり、通常トランジスタのゲート耐圧はＶＤＤ超である。このように、変形例によるライト制御部ＢＬＣＷにおいては、トランジスタＴｒ５１〜Ｔｒ５６，Ｔｒ６１〜Ｔｒ６６が高耐圧トランジスタではなく、通常トランジスタによって構成されている。これにより、図９に示したライト制御部ＢＬＣＷに比べてトランジスタ数は増加しているものの、占有面積については逆に縮小される。以下、これについて説明する。
【０１１０】
携帯電話などのモバイル機器に使用される半導体装置では、スタンバイ状態における消費電流が極めて小さいことが求められている。これを達成するためには、ＭＯＳトランジスタのオフリーク電流を小さくすることが非常に重要である。ＭＯＳトランジスタのオフリーク電流を小さくするためには、ＭＯＳトランジスタのしきい値電圧を高くすることが有効である。
【０１１１】
図１３はゲートソース間電圧とドレイン電流との関係を示すグラフであり、（ａ）はドレイン電流をＬｏｇスケールで表した図、（ｂ）はドレイン電流を通常スケールで表した図である。図１３（ａ），（ｂ）において、実線で示しているのはゲート絶縁膜が薄い通常トランジスタの特性であり、破線で示しているのはゲート絶縁膜が厚い高耐圧トランジスタの特性である。
【０１１２】
図１３（ａ）に示す特性は「サブズレッショルド特性」と呼ばれ、ゲートソース間電圧が低い領域における直線部分の傾きはＳ係数と呼ばれる。図１３（ａ）に示すように、通常トランジスタにおいてはＳ係数が小さく（傾きが立っている）、高耐圧トランジスタにおいてはＳ係数が大きい（傾きが寝ている）。したがって、通常トランジスタと高耐圧トランジスタとで同じオフリーク電流となるようしきい値電圧を設計した場合、通常トランジスタの方が高耐圧トランジスタよりもオン電流（ＩＤＳ）が大きくなる。
【０１１３】
半導体装置の設計においては、チップ全体のトランジスタのオフリークの総計が許容範囲内となるよう、しきい値電圧が調整されるが、特にモバイル機器向けの半導体装置ではオフリーク電流をかなり小さくする必要がある。このため高耐圧トランジスタのゲートソース間電圧がＶＤＤレベルである場合には、ドレイン電流（ＩＤＳ）は非常に小さくなってしまう。したがって、十分なドレイン電流を確保するためには、高耐圧トランジスタのチャネル幅を広く設計することが必要となる。つまり、同じドレイン電流を確保するためには、トランジスタ１個あたりの占有面積が通常トランジスタよりも高耐圧トランジスタの方がかなり大きくなってしまう。また、チャネル幅が大きくなるとゲート容量もその分増大するため、動作電流の増大も生じる。
【０１１４】
これに対し、図１２に示すライト制御部ＢＬＣＷにおいては、トランジスタＴｒ５１，Ｔｒ５４，Ｔｒ６１，Ｔｒ６４を挿入し、そのゲート電極をＶＤＤ電源ラインに固定していることから、トランジスタＴｒ５１〜Ｔｒ５６，Ｔｒ６１〜Ｔｒ６６を全て通常トランジスタによって構成することが可能となる。つまり、トランジスタＴｒ５２，Ｔｒ５３，Ｔｒ５５，Ｔｒ５６，Ｔｒ６２，Ｔｒ６３，Ｔｒ６５，Ｔｒ６６のドレイン電圧は、最大でもＶＤＤ−Ｖｔ（トランジスタＴｒ５１などのしきい値電圧）に抑えられるため高耐圧トランジスタを用いる必要がなくなる。また、トランジスタＴｒ５１，Ｔｒ５４，Ｔｒ６１，Ｔｒ６４についてもゲートドレイン間電圧がＶＰＰ−ＶＤＤに抑制されるため、高耐圧トランジスタを用いる必要がない。これにより、オフリーク電流を抑制しつつ、ライト制御部ＢＬＣＷの占有面積を縮小することが可能となる。しかも、ゲート容量も削減されることから、動作時における消費電力を削減することも可能となる。
【０１１５】
また、図１２に示すライト制御部ＢＬＣＷにおいては、ノードｂ'とＶＳＳ電源ライン間に直列接続されたＮチャンネル型のＭＯＳトランジスタＴｒ５７，Ｔｒ５８と、ノードｄ'とＶＳＳ電源ライン間に直列接続されたＮチャンネル型のＭＯＳトランジスタＴｒ６７，Ｔｒ６８とが追加されている。トランジスタＴｒ５７，Ｔｒ６７のゲート電極にはライト停止信号Ｘ−ＷＳＴＯＰが共通に供給され、トランジスタＴｒ５８，Ｔｒ６８のゲート電極にはライト停止信号Ｙ−ＷＳＴＯＰが共通に供給されている。
【０１１６】
ライト停止信号Ｘ−ＷＳＴＯＰ，Ｙ−ＷＳＴＯＰは、当該ビット線制御回路ＢＬＣのライト動作を途中で停止させる場合に活性化する信号である。例えば、図１１に示した例では、内部アレイクロックのＴ０とＴ８に同期して同じビット線制御回路ＢＬＣを用いたライト動作が指示されており、この場合には、内部アレイクロックのＴ０に対応するライト動作が正しく完了した後に、内部アレイクロックのＴ８に対応するライト動作を行うことができる。しかしながら、内部アレイクロックのＴ７以前に同じビット線制御回路ＢＬＣを用いたライト動作が指示された場合、内部アレイクロックのＴ０に対応するライト動作が正しく完了する前に、新たなライト動作を開始させる必要が生じる。このようなケースにおいては、ライト停止信号Ｘ−ＷＳＴＯＰ，Ｙ−ＷＳＴＯＰを活性化させることによってリセットライトタイミングラッチ回路ＲＥＳＥＴＬ及びセットライトタイミングラッチ回路ＳＥＴＬを強制的に非活性状態とし、新たなライト動作を始めから開始させることができる。この場合、内部アレイクロックのＴ０に対応するライト動作は正しく完了しないが、当該ライトデータは新たなライト動作によって上書きされるべきデータであることから、正しく書き込まれる必要はない。
【０１１７】
また、ライト停止信号Ｘ−ＷＳＴＯＰ，Ｙ−ＷＳＴＯＰは、電源投入時にリセットライトタイミングラッチ回路ＲＥＳＥＴＬ及びセットライトタイミングラッチ回路ＳＥＴＬを非活性状態とするためにも使用できる。一般的な半導体装置には、パワーオンリセット回路と呼ばれる電源投入を感知する回路が備えられており、パワーオンリセット回路の出力に応答して各行の全てのライト停止信号Ｘ−ＷＳＴＯＰ及び各列の全てのライト停止信号Ｙ−ＷＳＴＯＰをハイレベルに活性化させればよい。
【０１１８】
次に、リード動作について説明する。
【０１１９】
リード動作は、リード時間がアレイ動作周期に収まらない場合は、リード動作においても複数のフェーズを並列に動作させるといった制御が必要となる。この場合もライト動作と同様のフェーズ制御を用いることができる。
【０１２０】
図１４は、リードコマンドに応答してメモリセルＭＣからリードデータを読み出す方式を用いた場合のタイミング図である。
【０１２１】
この方式においては、リードシグナルＳＩＧ１〜ＳＩＧ３、ラッチ活性化信号ＳＡＰ，ＳＡＮをそれぞれ図１４に示す波形とする。図１４に示すリードタイミングＴＲ０〜ＴＲ１の期間は、図７に示すリード回路に含まれるトランジスタＴｒ３０，Ｔｒ３１がオンするビット線充電期間である。この期間においては、選択されたビット線ＢＬはグローバルビット線ＧＢＬを介して電圧Ｖ１に充電される。また、図１４に示すリードタイミングＴＲ１〜ＴＲ２の期間は、トランジスタＴｒ３１がオンするウエイト期間である。この期間においては、充電されたビット線ＢＬの電位が選択されたメモリセルＭＣを介して放電されるため、その電位が低下する。この時、選択されたメモリセルＭＣの相変化素子ＰＣが高抵抗であるアモルファス状態（リセット状態）であれば、ビット線ＢＬの電位低下は緩やかとなり、低抵抗である結晶状態（セット状態）であれば、ビット線ＢＬの電位低下は速やかとなる。
【０１２２】
そして、リードタイミングＴＲ２においてラッチ活性化信号ＳＡＰ，ＳＡＮをそれぞれＶＤＤレベル、ＶＳＳレベルに活性化させれば、リード回路によるセンス結果がデータラッチ回路にラッチされることになる。その後、データスイッチ信号ＤＡＴＡＳＷを活性化させることにより、ラッチされたリードデータをグローバルＩ／Ｏ線ＧＩＯに出力する。これにより、ビット線制御回路ＢＬＣのリード動作が完了する。
【０１２３】
図１４に示した例では、内部アレイクロックのＴ０に開始したリード動作がＴ４の直前で完了している。したがって、この例ではリード動作を４フェーズ以上の制御とする必要がある。リード動作におけるフェーズ制御は、ライト動作におけるフェーズ制御と同じ方式を用いればよい。すなわち、ビット線制御回路ＢＬＣ内の共通制御回路ＢＬＣＣに、リードシグナルＳＩＧ１〜ＳＩＧ３、ラッチ活性化信号ＳＡＰ，ＳＡＮの活性期間をそれぞれ保持するラッチ回路を持たせ、それらラッチ回路の反転は、ＴＲ０、ＴＲ１、ＴＲ２のタイミングで行い、またこれら３つのタイミングはアレイ領域行方向および列方向に配線する信号をＡＮＤゲート回路で受ければよい。なお、リード動作時のデータスイッチＤＡＴＡＳＷの制御は、図５，図６，図８に示した回路にて制御すればよい。また、リード動作におけるフェーズ制御回路の一例としては、図５に示したフェーズタイミング回路ＰＴＣのライト制御に関わる回路と同様な構成を持つ回路を配置し、その出力信号をタイミング信号ＴＭＧとして制御信号発生回路１４Ｘ，１４Ｙ内のリードタイミング信号発生回路１６Ｘ、１６Ｙに供給すればよい。
【０１２４】
以上説明したように、本実施形態ではメモリセルＭＣへのライト時間やリード時間がアレイ制御周期よりも長く、１つのアレイ領域ＡＡ内に複数タイミングのライトやリードのフェーズが必要な半導体装置において、簡単な回路、すなわちレイアウト面積の回路で、その制御を行うことが可能である。フェーズ数を増大させる場合においても、アレイ領域ＡＡの回路規模や配線本数は増やす必要がないため、フェーズ数に関係なく、アレイ領域のレイアウト面積を小さくすることが可能となる。
【０１２５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２６】
例えば、同時に活性化させる制御信号ＹＣｏｎｔについては、Ｋ列の制御信号ＹＣｏｎｔのうちのいずれか１つのみである必要はなく、複数の制御信号ＹＣｏｎｔを同時に活性化させることが可能である。これは、グローバルＩ／Ｏ線ＧＩＯが列ごとに独立しているからである。この応用例として、例えばＤＤＲ３−ＳＤＲＡＭ仕様のシーケンス動作では、１回のライトコマンドでアドレスＹ０〜Ｙ２が異なる複数のアドレス分のデータが同時に入力されることがあるが、アドレスＹ０〜Ｙ２を列アドレスに対応させ、各データをそれぞれ対応するグローバルＩ／Ｏ線ＧＩＯを介して対応するメモリセルアレイＡＲＹに書き込むことができる。さらに他の応用例として、同時に入出力されるデータのビット数（語構成）の切り替えを、例えば８ビットと１６ビットに切り替える場合においても、同時に活性化させる制御信号ＹＣｏｎｔの数を切り替えることによって実現することが可能となる。
【符号の説明】
【０１２７】
１０        半導体装置
１２Ｘ，１２Ｙ    制御信号発生回路領域
１４Ｘ，１４Ｙ    制御信号発生回路
１６Ｘ      リードタイミング信号発生回路
１８Ｘ      ライトタイミング信号発生回路
ＡＡ        アレイ領域
ＡＲＹ      メモリセルアレイ
ＢＡＮＫ＿Ａ〜ＢＡＮＫ＿Ｄ    バンク
ＢＬ        ビット線
ＢＬＣ      ビット線制御回路
ＢＬＣ１〜ＢＬＣＬ    ビット線制御単位回路
ＢＬＣＣ    共通制御回路
ＢＬＣＬ    ラッチ制御部
ＢＬＣＲ    リード制御部
ＢＬＣＳＷ  データスイッチ制御部
ＢＬＣＷ    ライト制御部
ＢＳＥＬ    ビット線選択回路
ＣＣ        カラムコントロール回路
ＣＤ        カラムデコーダ回路
ＣＴ        セルトランジスタ
ＤＬ        データラッチ回路
ＤＲ１〜ＤＲ３    ドライバ回路
ＤＳＷ      データスイッチ回路
ＦＦ        フリップフロップ回路
ＧＢＬ      グローバルビット線
ＧＣ        ＧＩＯ線制御回路
ＧＩＯ      グローバルＩ／Ｏ線
ＭＣ        メモリセル
ＭＷＬ      メインワード線
ＯＳＰ１〜ＯＳＰ４    ワンショットパルス生成回路
ＰＣ        相変化素子
ＰＳＥＬ＿１〜ＰＳＥＬ＿Ｐ    フェーズセレクタ
ＰＴＣ      フェーズタイミング回路
ＲＣ        リード回路
ＲＥＳＥＴＬ    リセットライトタイミングラッチ回路
ＲＥＳＥＴＷＤ  リセットライトドライバ
ＳＥＴＬ        セットライトタイミングラッチ回路
ＳＥＴＷＤ      セットライトドライバ
ＳＷＤ      サブワードドライバ
ＳＷＬ      サブワード線
ＷＰＣ      ライトフェーズカウンタ
ＷＴＧ＿１〜ＷＴＧ＿Ｐ    ライトタイミングジェネレータ
ＸＡＤ      Ｘ用アドレス回路
ＸＤＥＣ    ロウデコーダ
ＹＡＤ      Ｙ用アドレス回路
【図１】
2011233188.tif 000003
【図２】
2011233188.tif 000004
【図３】
2011233188.tif 000005
【図４】
2011233188.tif 000006
【図５】
2011233188.tif 000007
【図６】
2011233188.tif 000008
【図７】
2011233188.tif 000009
【図８】
2011233188.tif 000010
【図９】
2011233188.tif 000011
【図１０】
2011233188.tif 000012
【図１１】
2011233188.tif 000013
【図１２】
2011233188.tif 000014
【図１３】
2011233188.tif 000015
【図１４】
2011233188.tif 000016