(57)【要約】【課題】回路規模の小さいメモリ回路及びこれを備える電圧検出回路を提供する。【解決手段】ＮＭＯＳトランジスタ２１は、ロード時及び書き込み時にオフし、読み出し時にオンする。ＮＭＯＳトランジスタ２２は、ハイレベル入力でオンしてローレベル入力でオフする。ＮＭＯＳトランジスタ２３は、ロード時及び書き込み時にオフし、読み出し時にオンする。ＰＭＯＳトランジスタ２６は、ロード時にオンし、書き込み時及び読み出し時にオフする。ＰＭＯＳトランジスタ２７は、ロード時にハイレベル入力でオフしてローレベル入力でオンし、書き込み時及び読み出し時にオンする。【選択図】図１
2011060410.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ素子におけるデータの読み出し及び書き込みを行うメモリ回路において、
信号Ｄのノードと信号Ａのノードとの間に設けられる第一スイッチと、
前記不揮発性メモリ素子への前記データのロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に接続され、ドレインを前記信号Ａのノードに接続される第二導電型の第一ＭＯＳトランジスタと、
第一電源電圧の入力でオンして第二電源電圧の入力でオフし、ゲートを前記信号Ａのノードに接続され、ソースを第二電源端子に接続され、ドレインをインバータの入力端子に接続される第二導電型の第二ＭＯＳトランジスタと、
ロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に電流源を介して接続され、ドレインを前記インバータの入力端子に接続される第二導電型の第三ＭＯＳトランジスタと、
ソースを第一電源端子に接続される第一導電型の前記不揮発性メモリ素子と、
ソースを第一電源端子に接続される第一導電型の第四ＭＯＳトランジスタと、
ソースを前記不揮発性メモリ素子及び前記第四ＭＯＳトランジスタのドレインに接続され、ドレインを前記インバータの入力端子に接続される第一導電型の第五ＭＯＳトランジスタと、
前記インバータと、
前記第四ＭＯＳトランジスタが、ロード時にオンし、書き込み時及び読み出し時にオフするように、前記第四ＭＯＳトランジスタを制御する第一制御回路と、
前記第五ＭＯＳトランジスタが、ロード時に第一電源電圧の入力でオフして第二電源電圧の入力でオンし、書き込み時及び読み出し時にオンするように、前記第五ＭＯＳトランジスタを制御する第二制御回路と、
を備えることを特徴とするメモリ回路。
【請求項２】
前記信号Ａのノードと前記インバータの出力端子との間に設けられる第二スイッチ、
をさらに備えることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記インバータの出力端子に設けられるラッチ、
をさらに備えることを特徴とする請求項２記載のメモリ回路。
【請求項４】
基準電圧を生成する基準電圧生成回路と、
分圧比に基づいて電源電圧を分圧し、分圧電圧を出力する分圧回路と、
前記基準電圧と前記分圧電圧とを比較するコンパレータと、
直列接続される複数個の請求項３記載のメモリ回路を備え、前記分圧比を設定するための設定データを保持するカウンタと、
を備えることを特徴とする電圧検出回路。
【請求項５】
前記カウンタは、シフトレジスタとして動作し、最終段の請求項３記載のメモリ回路の出力端子に遅延回路を備え、最後の信号が設定され始めてから前記遅延回路による所定時間が経過すると、全ての信号の設定を完了させ、また、これ以上の信号の設定を禁止する、
ことを特徴とする請求項４記載の電圧検出回路。
【請求項６】
電圧検出回路の出力端子からパルスが順次印加され、前記パルスからクロック信号を生成するクロック生成回路と、
前記パルスからデータ信号を生成するデータ生成回路と、
をさらに備え、
前記カウンタは、前記クロック信号及び前記データ信号に基づいた設定データを保持する、
ことを特徴とする請求項４または５記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子におけるデータの読み出し及び書き込みを行うメモリ回路、及び、これを備える電圧検出回路に関する。
【背景技術】
【０００２】
近年、様々な電子機器で、不揮発性メモリ素子が利用されている。
例えば、図示しないが、複数個の不揮発性メモリ素子はマトリクス状に配置される。ここで、データ読出時に読み出し回路が不揮発性メモリ素子に電気的に接続してデータを読み出し、データの読み出しが終了すると、読み出し回路は不揮発性メモリ素子から切り離される。この時、読み出されたデータは読み出し回路にラッチされている。
【０００３】
また、図１０に示すように、不揮発性メモリ素子のデータは、ＩＣ（Integrated Circuit）内部の回路に適宜読み出され、この回路の設定を変更する時に利用される。ここで、不揮発性メモリ素子１０９〜１１０は対になっている。書き込み回路１０５は、不揮発性メモリ素子１０９が論理値「０」になる場合に不揮発性メモリ素子１１０は論理値「１」になるよう不揮発性メモリ素子１０９〜１１０にデータを書き込む。読み出し回路１０６は、所定のタイミングで、不揮発性メモリ素子１０９〜１１０からデータを読み出す（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２３６４４号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、メモリ回路に書き込み回路１０５及び読み出し回路１０６が別々に必要になる。よって、メモリ回路の回路規模が大きくなってしまう。
【０００６】
本発明は、上記課題に鑑みてなされ、回路規模の小さいメモリ回路及びこれを備える電圧検出回路を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、不揮発性メモリ素子におけるデータの読み出し及び書き込みを行うメモリ回路において、信号Ｄのノードと信号Ａのノードとの間に設けられる第一スイッチと、前記不揮発性メモリ素子への前記データのロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に接続され、ドレインを前記信号Ａのノードに接続される第二導電型の第一ＭＯＳトランジスタと、第一電源電圧の入力でオンして第二電源電圧の入力でオフし、ゲートを前記信号Ａのノードに接続され、ソースを第二電源端子に接続され、ドレインをインバータの入力端子に接続される第二導電型の第二ＭＯＳトランジスタと、ロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に電流源を介して接続され、ドレインを前記インバータの入力端子に接続される第二導電型の第三ＭＯＳトランジスタと、ソースを第一電源端子に接続される第一導電型の前記不揮発性メモリ素子と、ソースを第一電源端子に接続される第一導電型の第四ＭＯＳトランジスタと、ソースを前記不揮発性メモリ素子及び前記第四ＭＯＳトランジスタのドレインに接続され、ドレインを前記インバータの入力端子に接続される第一導電型の第五ＭＯＳトランジスタと、前記インバータと、前記第四ＭＯＳトランジスタが、ロード時にオンし、書き込み時及び読み出し時にオフするように、前記第四ＭＯＳトランジスタを制御する第一制御回路と、前記第五ＭＯＳトランジスタが、ロード時に第一電源電圧の入力でオフして第二電源電圧の入力でオンし、書き込み時及び読み出し時にオンするように、前記第五ＭＯＳトランジスタを制御する第二制御回路と、を備えることを特徴とするメモリ回路を提供する。
【発明の効果】
【０００８】
本発明では、書き込み回路が別途必要にならないので、メモリ回路の回路規模が小さくなる。
【図面の簡単な説明】
【０００９】
【図１】メモリ回路を示す図である。
【図２】メモリ回路の動作を示すタイムチャートである。
【図３】カウンタを示すブロック図である。
【図４】カウンタの動作を示すタイムチャートである。
【図５】電圧検出回路を示すブロック図である。
【図６】分圧回路を示す図である。
【図７】分圧回路の分圧比の設定方法を説明するための第一のタイムチャートである。
【図８】分圧回路の分圧比の設定方法を説明するための第二のタイムチャートである。
【図９】分圧回路の分圧比の設定方法を説明するための第三のタイムチャートである。
【図１０】従来のメモリ回路を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
まず、メモリ回路の構成について説明する。図１は、メモリ回路を示す図である。
【００１１】
［要素］メモリ回路１は、アンド回路２〜５、オア回路６〜８、インバータ９〜１１、ノア回路１２、スイッチ１４〜１７、ＮＭＯＳトランジスタ２１〜２３、ＰＭＯＳトランジスタ２６〜２７、不揮発性メモリ素子２８、及び、電流源３０を備える。
【００１２】
［要素の接続関係］アンド回路２の第一入力端子は信号Ｐ＿ＲＸの端子に接続し、第二入力端子はクロック信号ＣＬＫの端子に接続する。スイッチ１４は、信号Ｄの端子と信号Ａのノードとの間に設けられ、アンド回路２の出力信号に制御される。ＮＭＯＳトランジスタ２１のゲートは信号Ｐの端子に接続し、ソースは接地端子に接続し、ドレインは信号Ａのノードに接続する。
【００１３】
ノア回路６の第一入力端子は信号Ｌの端子に接続し、第二入力端子は信号Ｐ＿Ｒの端子に接続し、出力端子はＰＭＯＳトランジスタ２６のゲートに接続する。アンド回路３の第一入力端子は信号Ｐ＿ＲＸの端子に接続し、第二入力端子は信号Ａのノードに接続し、出力端子はＰＭＯＳトランジスタ２７のゲートに接続する。ＰＭＯＳトランジスタ２６のソースは電源端子に接続し、ドレインは不揮発性メモリ素子２８のドレイン及びＰＭＯＳトランジスタ２７のソースに接続する。不揮発性メモリ素子２８のソースは電源端子に接続する。ＰＭＯＳトランジスタ２７のドレインはＮＭＯＳトランジスタ２２〜２３のドレイン及びインバータ９の入力端子に接続する。
【００１４】
スイッチ１５は、信号Ａのノードと信号Ｂのノードとの間に設けられ、アンド回路７の出力信号に制御される。ＮＭＯＳトランジスタ２２のゲートは信号Ａのノードに接続し、ソースは接地端子に接続する。ＮＭＯＳトランジスタ２３のゲートは信号Ｐの端子に接続する。電流源３０は、ＮＭＯＳトランジスタ２３のドレインと接地端子との間に設けられる。インバータ９の出力端子は信号Ｂのノードに接続する。
【００１５】
スイッチ１６は、信号Ｂのノードと信号Ｃのノードとの間に設けられ、オア回路７の出力信号に制御される。ノア回路１２の第一入力端子は信号Ｃのノードに接続し、第二入力端子は信号Ｐの端子に接続し、出力端子はインバータ１０の入力端子に接続する。スイッチ１７は、信号Ｃのノードと信号Ｑのノードとの間に設けられ、オア回路８の出力信号に制御される。インバータ１０の出力端子は信号Ｑの端子に接続する。インバータ１１の入力端子は信号Ｑの端子に接続し、出力端子は信号ＱＸの端子に接続する。
【００１６】
アンド回路４の第一入力端子は信号Ｐ＿ＲＸの端子に接続し、第二入力端子はクロック信号ＣＬＫＸの端子に接続し、出力端子はオア回路７の第一入力端子に接続する。オア回路７の第二入力端子は信号Ｐ＿Ｒの端子に接続し、第三入力端子は信号ＰＸの端子に接続する。アンド回路５の第一入力端子は信号Ｐ＿ＲＸの端子に接続し、第二入力端子はクロック信号ＣＬＫの端子に接続し、出力端子はオア回路８の第一入力端子に接続する。オア回路８の第二入力端子は信号ＰＸの端子に接続する。
【００１７】
次に、メモリ回路１の動作について説明する。図２は、メモリ回路の動作を示すタイムチャートである。
ここで、信号Ｌは、ロード時にローレベルに制御され、書き込み時及び読み出し時にハイレベルに制御されている。
【００１８】
＜ロード時＞［時間Ｔ１〜Ｔ２の時の動作（信号Ｄが１である場合）］図２に示すように、信号Ｐ＿Ｒと信号Ｐと信号ＰＸとはローレベルに制御され、信号Ｐ＿ＲＸはハイレベルに制御されている。この時、信号Ｐはローレベルであるので、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３はオフしている。また、信号Ｌ及び信号Ｐ＿Ｒはローレベルであるので、オア回路６の出力信号はローレベルになり、オア回路６はＰＭＯＳトランジスタ２６がオンするよう動作する。また、信号Ｐ＿ＲＸ及びクロック信号ＣＬＫはハイレベルであるので、アンド回路２の出力信号はハイレベルになり、アンド回路２はスイッチ１４がオンするよう動作する。そこで、ハイレベルの信号Ｄが入力し、信号Ａもハイレベルになる。信号Ａがハイレベルであるので、ＮＭＯＳトランジスタ２２がオンし、インバータ９の入力信号がローレベルになり、信号Ｂがハイレベルになる。
【００１９】
また、信号Ｐ＿ＲＸ及び信号Ａがハイレベルであるので、アンド回路３の出力信号はハイレベルになり、アンド回路３はＰＭＯＳトランジスタ２７がオフするよう動作する。
【００２０】
［時間Ｔ２〜Ｔ３の時の動作（信号Ｄが１である場合）］信号Ｐ＿ＲＸがハイレベルであり、クロック信号ＣＬＫＸがハイレベルであるので、アンド回路４の出力信号はハイレベルになる。よって、オア回路７の出力信号もハイレベルになり、オア回路７はスイッチ１５〜１６がオンするよう動作する。つまり、信号Ａと信号Ｂとはフィードバックしてハイレベルであり、これに伴い、信号Ｃもハイレベルである。信号Ｃがハイレベルであり、信号Ｐがローレベルであるので、インバータ１０の入力信号はローレベルになる。よって、信号Ｑはハイレベルになり、信号ＱＸはローレベルになる。
【００２１】
［時間Ｔ３〜Ｔ４の時の動作（信号Ｄが１である場合）］信号Ｐ＿ＲＸがハイレベルであり、クロック信号ＣＬＫがハイレベルであるので、アンド回路５の出力信号はハイレベルになる。よって、オア回路８の出力信号もハイレベルになり、オア回路８はスイッチ１７がオンするよう動作する。つまり、信号Ｃと信号Ｑとはフィードバックしてハイレベルであり、信号ＱＸはローレベルである。
【００２２】
＜書き込み時＞図示しないが、信号Ｐはローレベルに制御されるので、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３はオフしている。また、信号Ｌ及び信号Ｐ＿Ｒはハイレベルに制御されるので、オア回路６の出力信号はハイレベルになり、オア回路６はＰＭＯＳトランジスタ２６がオフするよう動作する。ここで、電源電圧ＶＤＤが通常時の電圧よりも高くなるよう制御される。すると、信号Ｐ＿ＲＸがローレベルに制御されているので、アンド回路３の出力信号はローレベルになり、アンド回路３はＰＭＯＳトランジスタ２７がオンするよう動作する。この時、ＰＭＯＳトランジスタ２７がオンし、ＮＭＯＳトランジスタ２２もオンするので、不揮発性メモリ素子２８のソース・ドレイン間電圧が高くなり、不揮発性メモリ素子２８の閾値電圧が低くなり、不揮発性メモリ素子２８が書き込まれる。
【００２３】
＜読み出し時＞図示しないが、不揮発性メモリ素子２８からの読み出し時において、スイッチ１５〜１６がオフするよう制御され、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３がオンするよう制御される。信号Ａがローレベルになるので、アンド回路３の出力信号はローレベルになり、ＰＭＯＳトランジスタ２７はオンし、また、ＮＭＯＳトランジスタ２２はオフする。また、信号Ｐ＿Ｒがハイレベルに制御されるので、オア回路６の出力信号はハイレベルになるので、ＰＭＯＳトランジスタ２６はオフする。すると、不揮発性メモリ素子２８が書き込まれているので、不揮発性メモリ素子２８の駆動電流が電流源３０の定電流よりも多く、インバータ９の入力信号はハイレベルになり、信号Ｂはローレベルになる。この時、インバータ９の入力信号が完全に確定するまでに必要な所定時間が経過すると、スイッチ１５〜１６がオンするよう制御され、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３がオフするよう制御される。すると、信号Ｃはローレベルになり、インバータ１０の入力信号はハイレベルになり、信号Ｑはローレベルになり、信号ＱＸはハイレベルになる。不揮発性メモリ素子２８からの信号は、スイッチ１５がオンすることによってフィードバックされて保持され、また、スイッチ１６がオンすることによって読み出される。なお、保持された信号（信号Ｂ）が、直接読み出されても良い。
【００２４】
＜ロード時＞［時間Ｔ６〜Ｔ７の時の動作（信号Ｄが０である場合）］上記のように、ＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３はオフしている。また、オア回路６はＰＭＯＳトランジスタ２６がオンするよう動作する。また、アンド回路２はスイッチ１４がオンするよう動作する。そこで、ローレベルの信号Ｄが入力し、信号Ａもローレベルになる。信号Ａがローレベルであるので、ＮＭＯＳトランジスタ２２がオフし、インバータ９の入力信号がハイレベルになり、信号Ｂがローレベルになる。
【００２５】
なお、信号Ａがローレベルであるので、アンド回路３の出力信号はローレベルになり、アンド回路３はＰＭＯＳトランジスタ２７がオンするよう動作している。また、信号Ｌ及び信号Ｐ＿Ｒがローレベルであるので、オア回路６の出力信号はローレベルになり、オア回路６はＰＭＯＳトランジスタ２６がオンするよう動作している。
【００２６】
［時間Ｔ７〜Ｔ８の時の動作（信号Ｄが０である場合）］上記のように、オア回路７はスイッチ１５〜１６がオンするよう動作する。つまり、信号Ａと信号Ｂとはフィードバックしてローレベルであり、これに伴い、信号Ｃもローレベルである。信号Ｃがローレベルであり、信号Ｐがローレベルであるので、インバータ１０の入力信号はハイレベルになる。よって、信号Ｑはローレベルのままであり、信号ＱＸはハイレベルのままである。
【００２７】
［時間Ｔ８〜Ｔ９の時の動作（信号Ｄが０である場合）］上記のように、オア回路８はスイッチ１７がオンするよう動作する。つまり、信号Ｃと信号Ｑとはフィードバックしてローレベルであり、信号ＱＸはハイレベルである。
【００２８】
＜書き込み時＞電源電圧ＶＤＤが通常時の電圧よりも高くなるよう制御される。すると、信号Ｐ＿ＲＸがローレベルに制御されているので、アンド回路３の出力信号はローレベルになり、アンド回路３はＰＭＯＳトランジスタ２７がオンするよう動作する（なお、この時、信号Ａがローレベルであるので、アンド回路３の出力信号はローレベルであり、そもそもＰＭＯＳトランジスタ２７はオンしている）。この時、ＰＭＯＳトランジスタ２７がオンするが、ＮＭＯＳトランジスタ２２〜２３はオフしているので、不揮発性メモリ素子２８のソース・ドレイン間電圧が高くならず、不揮発性メモリ素子２８が書き込まれない。
【００２９】
＜読み出し時＞不揮発性メモリ素子２８が書き込まれていないので、不揮発性メモリ素子２８の駆動電流が電流源３０の定電流よりも少なく、インバータ９の入力信号はローレベルになり、信号Ｂはハイレベルになる。
【００３０】
なお、メモリ回路１が１つのみ用意される場合、スイッチ１５は不要になる。これに伴い、信号Ａと信号Ｂとはフィードバックして保持されることが、無くなる。
【００３１】
ここで、このメモリ回路１は、カウンタに適用されることができる。図３は、カウンタを示すブロック図である。
【００３２】
［要素］カウンタ５５は、前述したメモリ回路１ａ〜１ｃ及び遅延回路４０を備える。
【００３３】
［要素の接続関係］各メモリ回路の信号Ｐ＿Ｒの端子はカウンタ５５の信号Ｐ＿Ｒの端子に接続する。各メモリ回路のクロック信号ＣＬＫの端子はカウンタ５５のクロック信号ＣＬＫの端子に接続する。各メモリ回路の信号Ｐの端子はカウンタ５５の信号Ｐの端子に接続する。カウンタ５５のデータ信号ＤＡＴＡの端子はメモリ回路１ａの信号Ｄの端子に接続する。メモリ回路１ａの信号Ｑの端子は信号Ｑ＜１＞の端子を介してメモリ回路１ｂの信号Ｄの端子に接続する。メモリ回路１ｂの信号Ｑの端子は信号Ｑ＜２＞の端子を介してメモリ回路１ｃの信号Ｄの端子に接続する。メモリ回路１ｃの信号Ｑの端子は信号Ｑ＜ｄ＞の端子及び遅延回路４０を順番に介してカウンタ５５の信号Ｐ＿Ｒの端子に接続する。
【００３４】
次に、シフトレジスタとして動作するカウンタ５５の動作について説明する。図４は、カウンタの動作を示すタイムチャートである。
【００３５】
［Ｔ１≦ｔ≦Ｔ２の時の動作］信号Ｐがハイレベルに制御される。すると、各メモリ回路において、図１におけるＮＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３がオンし、所定の内部ノードがリセットされ、メモリ回路自体もリセットされる。
【００３６】
［Ｔ２＜ｔ＜Ｔ９の時における、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡに関する動作］時間Ｔ３〜Ｔ４と時間Ｔ５〜Ｔ６と時間Ｔ７〜Ｔ８との各期間で、ハイレベルになるクロック信号ＣＬＫが入力する。上記のクロック信号ＣＬＫの立ち下がりエッジで、データ信号ＤＡＴＡが入力する。ここで、時間Ｔ６の立ち下がりエッジのデータ信号ＤＡＴＡだけがローレベルであり、他のデータ信号ＤＡＴＡはハイレベルである。
【００３７】
なお、この期間において、信号Ｐ＿Ｒはローレベルに制御されている。
【００３８】
［Ｔ４＜ｔ＜Ｔ９の時における、信号Ｑ＜１：２＞及び信号Ｑ＜ｄ＞に関する動作］図４の信号Ｑ＜１＞に示すように、時間Ｔ４におけるクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがハイレベルになっているので、信号Ｑ＜１＞はハイレベルになる。その後、次のクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがローレベルになっているので、信号Ｑ＜１＞はローレベルになる。その後、次のクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがハイレベルになっているので、信号Ｑ＜１＞はハイレベルになる。図４の信号Ｑ＜２＞に示すように、信号Ｑ＜２＞は信号Ｑ＜１＞からクロック信号ＣＬＫの１周期分遅れ、図４の信号Ｑ＜ｄ＞に示すように、信号Ｑ＜ｄ＞は信号Ｑ＜２＞からクロック信号ＣＬＫの１周期分遅れる。すると、時間Ｔ９で、信号Ｑ＜１：２＞及び信号Ｑ＜ｄ＞はそれぞれ＜１、０、１＞に設定される。
【００３９】
［ｔ＝Ｔ９の時の動作］各メモリ回路において、遅延回路４０によって時間Ｔ８での信号Ｑ＜ｄ＞の立ち上がりから所定時間が経過すると、つまり、最後の信号が設定され始めてから所定時間が経過すると、信号Ｐ＿Ｒはハイレベルに制御される。信号Ｐ＿ＲＸは信号Ｐ＿Ｒの反転信号であり、この信号Ｐ＿ＲＸがローレベルになると、図１のアンド回路２の出力信号がローレベルになり、アンド回路２はスイッチ１４がオフするよう動作する。このことから、信号Ｑ＜１：２＞及び信号Ｑ＜ｄ＞の設定が完了し、また、これ以上の信号の設定は禁止される。
【００４０】
ここで、このカウンタ５５は、ある電圧例えば電源電圧ＶＤＤが検出電圧よりも高いか否かを検出するための電圧検出回路に適用されることができる。この電圧検出回路の構成について説明する。図５は、電圧検出回路を示すブロック図である。図６は、分圧回路を示す図である。
【００４１】
［要素］電圧検出回路５０は、モード検出回路５１、アンド回路５２、クロック生成回路５３、データ生成回路５４、ＰＯＲ７１、カウンタ５５、分圧回路５６、コンパレータ５７、基準電圧生成回路６１、及び、保持回路７２を備える。また、電圧検出回路５０は、電源端子、接地端子及び出力端子を備える。
【００４２】
［要素の接続関係］モード検出回路５１は、出力電圧ＶＯＵＴと信号Ｐ＿Ｒと信号Ｐ＿ＲＸとに基づいて動作し、信号Ｚ１及び信号Ｚ４を出力する。アンド回路５２は、出力電圧ＶＯＵＴ及び信号Ｚ１に基づいて動作し、信号Ｚ３を出力する。クロック生成回路５３及びデータ生成回路５４は、信号Ｚ３に基づいてそれぞれ動作し、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡをそれぞれ出力する。カウンタ５５は、クロック信号ＣＬＫとデータ信号ＤＡＴＡと信号Ｐと信号ＰＸとに基づいて動作し、設定データＺ２と信号Ｐ＿Ｒと信号Ｐ＿ＲＸとを出力する。分圧回路５６は、設定データＺ２に基づいて動作し、分圧電圧ＶＤＥＴを出力する。コンパレータ５７の非反転入力端子に、分圧電圧ＶＤＥＴが入力し、反転入力端子に、基準電圧ＶＲＥＦが入力し、出力端子から、出力電圧ＶＯＵＴが出力する。コンパレータ５７は、信号Ｚ５に基づいて動作する。ＰＯＲ７１は、信号Ｚ４と信号Ｐ＿Ｒと信号Ｐ＿ＲＸとに基づいて動作し、信号Ｐ及び信号ＰＸを出力する。保持回路７２は、信号Ｐ及び信号ＰＸに基づいて動作し、信号Ｚ５を出力する。
【００４３】
［要素の機能］カウンタ５５は、前述の図３のカウンタ５５である。分圧回路５６は、図６に示すように、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に複数個の抵抗が直列接続し、複数個の抵抗に複数個のスイッチがそれぞれ並列接続する。この分圧回路５６は、信号Ｑ＜１：２＞により、各スイッチのオンオフ制御をされ、分圧比を変更されることにより、分圧電圧ＶＤＥＴを変更する。
【００４４】
次に、電圧検出回路５０の動作について説明する。
基準電圧生成回路６１は、基準電圧ＶＲＥＦを生成する。分圧回路５６は、分圧比に基づいて電源電圧ＶＤＤを分圧し、分圧電圧ＶＤＥＴを出力する。コンパレータ５７は、基準電圧ＶＲＥＦと分圧電圧ＶＤＥＴとを比較する。ここで、分圧電圧ＶＤＥＴ＞基準電圧ＶＲＥＦ（電源電圧ＶＤＤ＞検出電圧）の場合、出力電圧ＶＯＵＴはハイレベルになり、分圧電圧ＶＤＥＴ＜基準電圧ＶＲＥＦ（電源電圧ＶＤＤ＜検出電圧）の場合、出力電圧ＶＯＵＴはローレベルになる。
【００４５】
次に、分圧回路５６の分圧比の設定方法の概略について説明する。
分圧回路５６の分圧比を設定する設定データＺ２が分圧回路５６に入力していない場合の分圧比は、初期設定の分圧比になっている。具体的には、分圧回路５６の各スイッチがオンした時の分圧比になっている。ここで、電源電圧ＶＤＤが徐々に低くなるようにし、初期設定の分圧電圧ＶＤＥＴ＜基準電圧ＶＲＥＦになると、出力電圧ＶＯＵＴはローレベルになる。出力電圧ＶＯＵＴがローレベルになる時の電源電圧ＶＤＤはモニタされるようにし、この時の電源電圧ＶＤＤ及び初期設定の分圧比から分圧電圧ＶＤＥＴが正確に算出される。つまり、正確な基準電圧ＶＲＥＦが把握される。その後、この正確な基準電圧ＶＲＥＦ及び電圧検出回路５０による新しい所望の検出電圧から、新しい分圧比が算出される。
【００４６】
次に、分圧回路５６の分圧比の詳細な設定方法について説明する。
まず、前述の新しい所望の検出電圧に対応する設定データＺ２を算出するための動作について説明する。図７は、分圧回路の分圧比の設定方法を説明するための第一のタイムチャートである。
【００４７】
［ｔ＝Ｔ１の時の動作］図７に示すように、電源電圧ＶＤＤが立ち上がり、これに伴い、ＰＯＲ７１の信号Ｐも立ち上がってハイレベルになる。
【００４８】
［Ｔ１＜ｔ＜Ｔ２の時の動作］信号Ｐの立ち上がりにより、保持回路７２は、出力電圧ＶＯＵＴがローレベルに保持されるようコンパレータ５７を制御している。
【００４９】
［ｔ＝Ｔ２の時の動作］時間Ｔ１から所定時間が経過すると、保持回路７２は前述のようなコンパレータ５７への制御を解除する。この時、電源電圧ＶＤＤは立ち上がっていて、この電源電圧ＶＤＤは検出電圧よりも高くなるよう設定されている。つまり、分圧回路５６の初期設定の分圧電圧ＶＤＥＴは基準電圧生成回路６１の基準電圧ＶＲＥＦよりも高くなっている。よって、コンパレータ５７の出力電圧ＶＯＵＴはハイレベルになる。
【００５０】
［ｔ＞Ｔ３の時の動作］電源電圧ＶＤＤが低くなるよう制御される。これに伴い、出力電圧ＶＯＵＴも低くなる。
【００５１】
［ｔ＝Ｔ４の時の動作］電源電圧ＶＤＤが低くなり、初期設定の分圧電圧ＶＤＥＴも低くなる。この分圧電圧ＶＤＥＴが基準電圧ＶＲＥＦよりも低くなり、出力電圧ＶＯＵＴがローレベルになる。ここで、前述のように、正確な基準電圧ＶＲＥＦが把握される。その後、この正確な基準電圧ＶＲＥＦ及び電圧検出回路５０による新しい所望の検出電圧から新しい分圧比が算出され、この新しい所望の検出電圧に対応する設定データＺ２も算出される。
【００５２】
なお、ここまでの動作において、信号Ｑ＜ｄ＞はローレベルに制御されていて、これに伴い、信号Ｐ＿Ｒ及び設定データにおける信号Ｑ＜１：２＞もローレベルに制御されている。
【００５３】
次に、設定データＺ２をカウンタ５５に書き込む動作について説明する。図８は、分圧回路の分圧比の設定方法を説明するための第二のタイムチャートである。
【００５４】
［ｔ＝Ｔ１１の時の動作］図８に示すように、電源電圧ＶＤＤが立ち上がり、これに伴い、ＰＯＲ７１の信号Ｐも立ち上がってハイレベルになる。この時、分圧電圧ＶＤＥＴは基準電圧ＶＲＥＦよりも高いので、コンパレータ５７の出力電圧ＶＯＵＴはハイレベルになる。
【００５５】
［Ｔ１２＜ｔ＜Ｔ１３の時の動作］この期間の出力電圧ＶＯＵＴにおいて、電圧検出回路５０の出力端子に外部電源が接続されて０ボルトが印加される。
【００５６】
［ｔ＝Ｔ１３の時の動作］分圧電圧ＶＤＥＴ＞基準電圧ＶＲＥＦであり、出力電圧ＶＯＵＴがローレベルであり、且つ、出力電圧ＶＯＵＴがローレベルになってから所定時間が経過すると、モード検出回路５１はＰＯＲ７１の信号ＰがローレベルになるようＰＯＲ７１を制御する。また、モード検出回路５１の信号Ｚ１はハイレベルになるよう制御される。
【００５７】
［Ｔ１３＜ｔ＜Ｔ２０の時における、出力電圧ＶＯＵＴとクロック信号ＣＬＫとデータ信号ＤＡＴＡとに関する動作］図８の出力電圧ＶＯＵＴに示すように、時間Ｔ１３〜Ｔ１４、時間Ｔ１４〜Ｔ１５、時間Ｔ１５〜Ｔ１６、時間Ｔ１６〜Ｔ１７、時間Ｔ１７〜Ｔ１８、時間Ｔ１８〜Ｔ１９、及び、時間Ｔ１９〜Ｔ２０の各期間において、電圧検出回路５０の出力端子からモード検出回路５１及びアンド回路５２に、パルスが順次印加される。時間Ｔ１６〜Ｔ１７の期間のパルスだけは、ハイレベルからローレベルまでの間の中間電位になっていて、他の期間のパルスは、ハイレベルの電位になっている。
【００５８】
この時、信号Ｚ１はハイレベルであるので、出力端子から印加されたパルスはアンド回路５２を介してクロック生成回路５３及びデータ生成回路５４に入力する。
【００５９】
出力端子から印加されたパルスから、クロック生成回路５３はクロック信号ＣＬＫを生成し、データ生成回路５４はデータ信号ＤＡＴＡを生成する。具体的には、図８のクロック信号ＣＬＫに示すように、クロック生成回路５３は、時間Ｔ１４〜Ｔ１５において、出力電圧ＶＯＵＴの１つ目のパルスの立ち下がりによって立ち上がって２つ目のパルスの立ち下がりによって立ち下がるパルスを生成する。時間Ｔ１６〜Ｔ１７及び時間Ｔ１８〜Ｔ１９も同様である。また、図８のデータ信号ＤＡＴＡに示すように、出力電圧ＶＯＵＴがハイレベルの電位であると、データ生成回路５４はパルスを出力し、出力電圧ＶＯＵＴが中間電位であると、データ生成回路５４はパルスを出力しない。つまり、時間Ｔ１６〜Ｔ１７の期間のみでは、データ生成回路５４はパルスを出力せず、他の期間では、データ生成回路５４はパルスを出力する。
【００６０】
なお、この期間において、ＰＯＲ７１の信号Ｐ及び信号ＰＸはローレベルに制御されている。
【００６１】
［Ｔ１５＜ｔ＜Ｔ２０の時における、設定データＺ２（信号Ｑ＜１：２＞）に関する動作］ここで、これらの信号は、前述したカウンタ５５の機能によって生成される。図８の信号Ｑ＜１＞に示すように、時間Ｔ１５におけるクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがハイレベルになっているので、信号Ｑ＜１＞はハイレベルになる。その後、次のクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがローレベルになっているので、信号Ｑ＜１＞はローレベルになる。その後、次のクロック信号ＣＬＫの立ち下がり時に、データ信号ＤＡＴＡがハイレベルになっているので、信号Ｑ＜１＞はハイレベルになる。図８の信号Ｑ＜２＞に示すように、信号Ｑ＜２＞は信号Ｑ＜１＞からクロック信号ＣＬＫの１周期分遅れ、図８の信号Ｑ＜ｄ＞に示すように、信号Ｑ＜ｄ＞は信号Ｑ＜２＞からクロック信号ＣＬＫの１周期分遅れる。すると、時間Ｔ２０で、信号Ｑ＜１：２＞及び信号Ｑ＜ｄ＞はそれぞれ＜１、０、１＞にロードされる。
【００６２】
［ｔ＝Ｔ２０の時の動作］時間Ｔ１９での信号Ｑ＜ｄ＞の立ち上がりから所定時間が経過すると、つまり、最後の信号が設定され始めてから所定時間が経過すると、カウンタ５５の信号Ｐ＿Ｒはハイレベルに制御され、これに伴い、信号Ｐ＿ＲＸはローレベルに制御される。このことから、信号Ｑ＜１：２＞及び信号Ｑ＜ｄ＞のロードが完了し、また、これ以上の信号のロードは禁止される。つまり、カウンタ５５の各不揮発性メモリ素子２８への信号Ｑ＜１：２＞の書き込みの準備が、完了する。
【００６３】
なお、信号Ｐ＿Ｒがハイレベルに制御されるにより、モード検出回路５１の信号Ｚ１はローレベルに制御される。よって、アンド回路５２の信号Ｚ３もローレベルに固定されるので、これ以上の信号のロードは禁止されている。
【００６４】
［Ｔ２１≦ｔ≦Ｔ２２の時の動作］電源電圧ＶＤＤが通常時の電圧よりも高くなるようにする。すると、実際に、信号Ｑ＜１：２＞がカウンタ５５の各不揮発性メモリ素子２８に書き込まれる。
【００６５】
その後、設定データＺ２としての信号Ｑ＜１：２＞は、分圧回路５６に入力する。分圧回路５６の各スイッチは信号Ｑ＜１：２＞によってオンオフ制御されることにより、分圧回路５６の新しい分圧比が設定され、新しい分圧電圧ＶＤＥＴも設定される。
【００６６】
次に、設定データＺ２を分圧回路５６に読み出す動作について説明する。図９は、分圧回路の分圧比の設定方法を説明するための第三のタイムチャートである。
【００６７】
［ｔ＝Ｔ３１の時の動作］図９に示すように、電源電圧ＶＤＤが立ち上がり、これに伴い、ＰＯＲ７１の信号Ｐも立ち上がってハイレベルになる。すると、カウンタ５５の各メモリ回路において、所定の内部ノードがリセットされる。
【００６８】
［ｔ＝Ｔ３２の時の動作］時間Ｔ３１から所定時間が経過すると、信号Ｑ＜ｄ＞がハイレベルに制御されているので、カウンタ５５はモード検出回路５１及びＰＯＲ７１に供給される信号Ｐ＿Ｒをハイレベルに制御する。信号Ｐ＿Ｒがハイレベルになったことにより、カウンタ５５の各メモリ回路において、所定の内部ノードのリセットが解除される。すると、カウンタ５５は設定データＺ２（信号Ｑ＜１：２＞）を分圧回路５６に読み出し始める。よって、新しい分圧比が設定され始める。ここでの分圧比は、電圧検出回路５０による新しい所望の検出電圧に対応している。
【００６９】
［Ｔ３２＜ｔ＜Ｔ３３の時の動作］この期間は、ハイレベルに制御される信号Ｑ＜ｄ＞が十分に読み出されることができるための期間である。よって、この期間の存在により、設定データＺ２（信号Ｑ＜１：２＞）の全てが完全に読み出されることができ、新しい分圧比が完全に設定されることができる。なお、この期間において、前述の信号Ｐの立ち上がりにより、保持回路７２は、出力電圧ＶＯＵＴがローレベルに保持されるようコンパレータ５７を制御している。また、前述の書き込みが終わると、電源電圧ＶＤＤが停止しても、分圧比を設定するための設定データＺ２（信号Ｑ＜１：２＞）は各不揮発性メモリ素子２８に保持されているので、電源電圧ＶＤＤが再度投入されると、設定データＺ２（信号Ｑ＜１：２＞）が再度読み出され、新しい分圧比が再度設定される。
【００７０】
［ｔ＝Ｔ３３の時の動作］時間Ｔ３２から時間Ｔ３３までの期間が終了すると、信号Ｐ＿Ｒはローレベルに制御される。これに伴い、信号Ｐもローレベルに制御される。
【００７１】
［ｔ＝Ｔ３４の時の動作］時間Ｔ３３から所定時間が経過すると、コンパレータ５７の誤検出の可能性が無くなるので、保持回路７２は前述のようなコンパレータ５７への制御を解除する。よって、コンパレータ５７は、基準電圧ＶＲＥＦ及び分圧電圧ＶＤＥＴに基づき、出力電圧ＶＯＵＴを出力するようになる。
【符号の説明】
【００７２】
１  メモリ回路
２〜５  アンド回路
６〜８  オア回路
９〜１１  インバータ
１２  ノア回路
１４〜１７  スイッチ
２１〜２３  ＮＭＯＳトランジスタ
２６〜２７  ＰＭＯＳトランジスタ
２８  不揮発性メモリ素子
３０  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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