(57)【要約】【課題】膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供する。【解決手段】アモルファスシリコン層１０５を形成する工程と、シリコン層１０５上にガスを用いて不純物層１０６を吸着させる工程と、不純物層１０６上にアモルファスシリコン層１０７を形成する工程と、シリコン層１０７上に他のガスを用いて不純物層１０８を吸着させる工程と、不純物層１０８上にアモルファスシリコン層１０９を形成する工程と、シリコン層１０９上に下部電極層１５を形成する工程と、下部電極層上に可変抵抗層１１を形成する工程と、可変抵抗層上に上部電極層１６を形成する工程と、上部電極層、可変抵抗層、下部電極層、シリコン層１０９、不純物層１０８、シリコン層１０７、不純物層１０６、及びシリコン層１０５をパターニングして柱状構造を形成する工程と、シリコン層１０９の形成後に熱を加える工程とを含む。【選択図】      図１１
2011060956.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線上にバリアメタル層を形成する工程と、
前記バリアメタル層上に第１のアモルファスシリコン層を形成する工程と、
前記第１のアモルファスシリコン層上に、第１導電型の不純物を含む第１のガスを用いて第１の不純物層を吸着させる工程と、
前記第１の不純物層上に第２のアモルファスシリコン層を形成する工程と、
前記第２のアモルファスシリコン層上に、第２導電型の不純物を含む第２のガスを用いて第２の不純物層を吸着させる工程と、
前記第２の不純物層上に第３のアモルファスシリコン層を形成する工程と、
前記第３のアモルファスシリコン層上に下部電極層を形成する工程と、
前記下部電極層上に可変抵抗層を形成する工程と、
前記可変抵抗層上に上部電極層を形成する工程と、
前記上部電極層上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第３のアモルファスシリコン層、前記第２の不純物層、前記第２のアモルファスシリコン層、前記第１の不純物層、前記第１のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、
前記柱状構造の周囲に層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第２の配線を形成する工程と、
第３のアモルファスシリコン層の形成後に熱を加える工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電型はｎ型及びｐ型の一方であり、前記第２の導電型はｎ型及びｐ型の他方であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のガスはリンを含むガス及びボロンを含むガスの一方であり、前記第２のガスはリンを含むガス及びボロンを含むガスの他方であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
第１の配線上にバリアメタル層を形成する工程と、
前記バリアメタル層上に、少なくとも上面にリンを含む第１のアモルファスシリコン層を形成する工程と、
前記第１のアモルファスシリコン層上に、ジシランを用いて第２のアモルファスシリコン層を形成する工程と、
前記第２のアモルファスシリコン層上に、第３のアモルファスシリコン層を形成する工程と、
前記第３のアモルファスシリコン層上に、ボロンを含むガスを用いて不純物層を吸着させる工程と、
前記不純物層上に第４のアモルファスシリコン層を形成する工程と、
前記第４のアモルファスシリコン層上に下部電極層を形成する工程と、
前記下部電極層上に可変抵抗層を形成する工程と、
前記可変抵抗層上に上部電極層を形成する工程と、
前記上部電極層上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第４のアモルファスシリコン層、前記第３のアモルファスシリコン層、前記不純物層、前記第２のアモルファスシリコン層、前記第１のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、
前記柱状構造の周囲に層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第２の配線を形成する工程と、
第４のアモルファスシリコン層の形成後に熱を加える工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記少なくとも上面にリンを含む第１のアモルファスシリコン層を形成する工程は、リンを導入しながらアモルファスシリコン層を形成する工程、またはアモルファスシリコン層を堆積後、前記アモルファスシリコン層上にリンを含むガスを用いてリンを吸着させる工程であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
最近、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、及びＲｅＲＡＭ（Resistance Random Access Memory）等の次世代半導体メモリが提案されている。特に、ＲｅＲＡＭでは、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイを備えるものが提案されている（例えば、特許文献１参照）。この構造によれば、チップ面積を大幅に小さくできる利点を持つ。
【０００３】
ところで、ＲｅＲＡＭには、平行に配置された配線と、それと立体交差する他の配線との間の交点にメモリセル構造が形成されるクロスポイント構造がある。このメモリセル構造は、可変抵抗素子と非オーミック素子を有しており、非オーミック素子は例えばＰＩＮダイオード素子構造またはＮＩＰダイオード素子構造である。
【０００４】
このＰＩＮダイオード素子の形成方法として、ｎドープアモルファスシリコンを形成し、ｎドープアモルファスシリコン上にノンドープのアモルファスシリコンを形成し、ノンドープのアモルファスシリコンにｐ型の不純物を導入する方法が提案されている（例えば、特許文献２参照）。
【０００５】
しかし、従来の製造方法では、不純物領域（ｐ型およびｎ型）の膜厚が厚くなってしまい、ダイオード素子の高さが高くなってしまう。ダイオード素子の高さが高くなると順方向電流が流れにくくなる。また、メモリセル構造の形成時にメモリセル構造が倒れる可能性がある。そして、ダイオード素子の高さを低くしようとするとノンドープ領域の膜厚が薄くなり、逆方向電流が流れやすくなるという問題がある。さらに、不純物を高濃度に導入し、不純物領域の膜厚を薄くしようとしても、膜厚の薄い領域に不純物を高濃度に導入することが困難である。
【０００６】
このため、従来の製造方法では、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−５２２０４５号公報
【特許文献２】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第一の視点に係る半導体装置の製造方法は、第１の配線上にバリアメタル層を形成する工程と、前記バリアメタル層上に第１のアモルファスシリコン層を形成する工程と、前記第１のアモルファスシリコン層上に、第１導電型の不純物を含む第１のガスを用いて第１の不純物層を吸着させる工程と、前記第１の不純物層上に第２のアモルファスシリコン層を形成する工程と、前記第２のアモルファスシリコン層上に、第２導電型の不純物を含む第２のガスを用いて第２の不純物層を吸着させる工程と、前記第２の不純物層上に第３のアモルファスシリコン層を形成する工程と、前記第３のアモルファスシリコン層上に下部電極層を形成する工程と、前記下部電極層上に可変抵抗層を形成する工程と、前記可変抵抗層上に上部電極層を形成する工程と、前記上部電極層上にマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第３のアモルファスシリコン層、前記第２の不純物層、前記第２のアモルファスシリコン層、前記第１の不純物層、前記第１のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、前記柱状構造の周囲に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第２の配線を形成する工程と、第３のアモルファスシリコン層の形成後に熱を加える工程と、を含むことを特徴とする。
【００１０】
本発明の第二の視点に係る半導体装置の製造方法は、第１の配線上にバリアメタル層を形成する工程と、前記バリアメタル層上に、少なくとも上面にリンを含む第１のアモルファスシリコン層を形成する工程と、前記第１のアモルファスシリコン層上に、ジシランを用いて第２のアモルファスシリコン層を形成する工程と、前記第２のアモルファスシリコン層上に、第３のアモルファスシリコン層を形成する工程と、前記第３のアモルファスシリコン層上に、ボロンを含むガスを用いて不純物層を吸着させる工程と、前記不純物層上に第４のアモルファスシリコン層を形成する工程と、前記第４のアモルファスシリコン層上に下部電極層を形成する工程と、前記下部電極層上に可変抵抗層を形成する工程と、前記可変抵抗層上に上部電極層を形成する工程と、前記上部電極層上にマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第４のアモルファスシリコン層、前記第３のアモルファスシリコン層、前記不純物層、前記第２のアモルファスシリコン層、前記第１のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、前記柱状構造の周囲に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第２の配線を形成する工程と、第４のアモルファスシリコン層の形成後に熱を加える工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した鳥瞰図である。
【図２】図１に示すメモリセル構造の基本的な構成を模式的に示した鳥瞰図である。
【図３】図３（ａ）及び図３（ｂ）は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した断面図である。
【図４】図４（ａ）及び図４（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図７】図７（ａ）及び図７（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図９】図９（ａ）及び図９（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、本発明の第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の各実施形態では、可変抵抗素子を用いたクロスポイント型メモリセルを積層する半導体記憶装置について説明する。
【００１４】
（第１の実施形態）
図１〜図３を用いて、本発明の実施形態に係る半導体装置の基本的な構成を概略的に説明する。
【００１５】
図１は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した鳥瞰図である。
【００１６】
図１に示すように、本発明の実施形態に係る半導体装置（セルアレイ）１は、平行に配置された配線と、それと立体交差する他の配線との間の交点にセル構造が形成されている構造を備えている。このような構造を、クロスポイント構造（クロスポイント型）と呼ぶ。また、本実施形態では、この構造が複数積層されている。
【００１７】
セルアレイ１は、半導体基板１００の基板面垂直方向に、メモリセル構造１０が複数積層されている。より具体的には、半導体基板１００の上方の、ワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、メモリセル構造１０（ｄ）が配置されている。さらに、ワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセル構造１０（ｕ）が配置されている。また、図１ではメモリセル構造１０を２層積層しているが、メモリセル構造１０を３層、４層、…、と積層しても良い。
【００１８】
また、図示していないが、半導体基板１００の表面領域であって、メモリセル構造（メモリセル構造１０（ｄ），メモリセル構造１０（ｕ），…）の下には、複数のメモリセルアレイを選択するための選択トランジスタや、抵抗素子等が形成されている。
【００１９】
次に、図２を用いて、図１に示すメモリセル構造１０の基本的な構成例について概略的に説明する。
【００２０】
図２は、図１に示すメモリセル構造の基本的な構成を模式的に示した鳥瞰図である。
【００２１】
図２に示すように、ビット線ＢＬｊとワード線ＷＬｉとの間には、記憶層（可変抵抗層）として働く可変抵抗素子（メモリセル）１１と非オーミック素子（ダイオード）１２とが積層されたPillar（柱）形状のメモリセル構造１０が形成されている。
【００２２】
より具体的には、メモリセル構造１０は、配線１３−１上に形成されたバリアメタル層（接着層）１４と、バリアメタル層１４上に形成された非オーミック素子１２と、非オーミック素子１２上に形成された下部電極１５と、下部電極１５上に形成された可変抵抗素子（メモリセル）１１と、可変抵抗素子１１及び配線１３−２間に形成された上部電極（バッファ層）１６とを備えている。なお、配線１３−１、１３−２は、ワード線ＷＬｉ及びビット線ＢＬｊまたはビット線ＢＬｊ及びワード線ＷＬｉである。
【００２３】
次に、図３を用いて、本発明の実施形態に係る半導体装置の基本的な構成について概略的に説明する。
【００２４】
図３（ａ）は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した配線１３−２に沿った断面図であり、図３（ｂ）は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した配線１３−１に沿った断面図である。
【００２５】
図３に示すように、半導体基板（シリコン基板）１００上にシリコン酸化膜１０１が形成されている。シリコン酸化膜１０１には溝が形成されており、溝の内側にはバリアメタル膜１０２が形成されている。バリアメタル膜１０２上には配線１３−１が形成され、配線１３−１上にはバリアメタル層１４が形成されている。バリアメタル層１４上には、ｎ型のポリシリコン膜１２ａ、ノンドープのポリシリコン膜１２ｂ、及びｐ型のポリシリコン膜１２ｃからなる非オーミック素子（ダイオード）１２が形成され、非オーミック素子１２上には下部電極１５が形成されている。さらに、下部電極１５上には可変抵抗素子（メモリセル）１１が形成され、可変抵抗素子１１上には上部電極１６が形成されている。そして、上部電極１６上には配線１３−２が形成され、バリアメタル層１４、非オーミック素子１２、下部電極１５、可変抵抗素子１１、及び上部電極１６からなるメモリセル構造の周囲には層間絶縁膜１０３が形成されている。
【００２６】
なお、ダイオード１２の好ましい膜厚は８０ｎｍ程度で、ノンドープのポリシリコン膜１２ｂの好ましい膜厚は６０ｎｍ程度である。
【００２７】
ここで、バリアメタル膜１０２及び１４は、例えば、Ｔｉ、ＴｉＮ、ＴａＮ等のバリアメタルで形成されている。
【００２８】
非オーミック素子１２は、上記の通りＰＩＮダイオードである。
【００２９】
下部電極１５及び上部電極１６は、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等のバリアメタルで形成されている。
【００３０】
可変抵抗素子１１は、例えば、ＨｆＯ、ＮｉＯ、ＭｎＯ等の金属酸化膜で形成されている。
【００３１】
配線１３−１、１３−２は、熱に強く、且つ抵抗の低い材料を主に用いる。具体的な材料としては、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等がある。
【００３２】
なお、上部電極１６と配線１３−２との間にはコンタクト層を形成しても良い。
【００３３】
次に、図３（ａ）、図３（ｂ）〜図１１（ａ）、図１１（ｂ）を用いて、本発明の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。
【００３４】
図４（ａ）〜図１１（ａ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線１３−２に沿った断面図であり、図４（ｂ）〜図１１（ｂ）は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線１３−１に沿った断面図である。
【００３５】
まず、図４に示すように、半導体基板（シリコン基板）１００上に膜厚４００ｎｍ程度のシリコン酸化膜１０１を成膜する。そして、パターンニングしたレジスト（図示せず）をマスクにシリコン酸化膜１０１の一部を除去する。その後、バリアメタル膜１０２として例えばＴｉＮを成膜し、配線１３−１となる例えばダングステン（Ｗ）膜をスパッタ成膜する。その後、シリコン酸化膜１０１をストップ膜としてＣＭＰ(Chemical mechanical polishing)により、余分なタングステン膜及びバリアメタル膜１０２を除去する。
【００３６】
次に、図５に示すように、膜厚が数ｎｍ程度のバリアメタル膜１０４として例えばＴｉＮを成膜し、膜厚が１０ｎｍ程度のノンドープのアモルファスシリコン層１０５を成膜する。続いて、ＰＨ３を４Ｔｏｒｒで１０分程度で導入し、アモルファスシリコン層１０５上にリンを吸着させる。これにより、リン吸着層（第１の不純物層）１０６が形成される。この時、リン導入量を増加させる場合は、吸着されたリン上にごく薄いシリコン層を形成し、前記シリコン層上にリンを吸着させる工程を繰り返してもよい。このようにしてリン吸着層１０６を形成しても良い。なお、この不純物導入方法を、ガスフェーズドドーピングと呼ぶ。
【００３７】
次に、図６に示すように、膜厚が５０〜１３０ｎｍ程度のノンドープのアモルファスシリコン層１０７を形成し、その後ＢＣｌ３を２．５Ｔｏｒｒで１０分程度で導入し、アモルファスシリコン層１０７上にボロンを吸着させる。これにより、ボロン吸着層（第２の不純物層）１０８が形成される。この時、ボロン導入量を増加させる場合は、吸着されたボロン上にごく薄いシリコン層を形成し、前記シリコン層上にボロンを吸着させる工程を繰り返してもよい。このようにして、ボロン吸着層１０８を形成しても良い。
【００３８】
次に、図７に示すように、膜厚が１０ｎｍ程度のノンドープのアモルファスシリコン層１０９を形成する。
【００３９】
次に、図８に示すように、膜厚が数ｎｍ程度の下部電極膜１１０として例えばＴｉＮを成膜した後、膜厚が１０ｎｍ程度の可変抵抗層１１１として、例えばＨｆＯ膜を形成する。この可変抵抗層１１１の材料としては他に、ＮｉＯなどがある。続いて、膜厚が数ｎｍ程度の上部電極膜１１２として、例えばＷを形成する。
【００４０】
次に、図９に示すように、マスク材料層１１３を形成する。このマスク材料層１１３は例えばシリコン酸化膜等を含む積層構造である。そして、パターンニングしたレジスト（図示せず）を形成する。このレジストを用いてマスク材料層１１３をパターニングする。続いて、パターニングされたマスク材料層１１３をマスクとして用いて、ＲＩＥ法によって上部電極層１１２、可変抵抗層１１１、下部電極膜１１０、アモルファスシリコン層１０９、ボロン吸着層１０８、アモルファスシリコン層１０７、リン吸着層１０６、アモルファスシリコン層１０５及びバリアメタル膜１０４をエッチングする。これにより、メモリセル構造１０形状（図２参照）が形成される。
【００４１】
次に、図１０に示すように、層間絶縁膜１０３としてシリコン酸化膜を全面に成膜し、各メモリセル構造の間を埋める。その後、上部電極１６の表面が出るまでＣＭＰを行う。
【００４２】
次に、図１１に示すように、配線１３−２用の導電膜を形成する。そしてパターニングしたレジスト（図示せず）を用いて、配線１３−２のパターンを形成する。
【００４３】
次に、図３に示すように、窒素雰囲気下で約５秒間、８００℃でアニールを行うことで、リン吸着層１０６中のリンを、アモルファスシリコン層１０５全体に拡散させるとともに、アモルファスシリコン層１０７のアモルファスシリコン層１０７とリン吸着層１０６との境界面から１０ｎｍ程度の領域（アモルファスシリコン層１０７の下部分）に拡散する。また、ボロン吸着層１０８中のボロンを、アモルファスシリコン層１０９全体に拡散させるとともに、アモルファスシリコン層１０７のアモルファスシリコン層１０７とボロン吸着層１０８との境界面から１０ｎｍ程度の領域（アモルファスシリコン層１０７の上部分）に拡散する。
【００４４】
また、前記アニールにより、アモルファスシリコン層１０９、アモルファスシリコン層１０７及びアモルファスシリコン層１０５が結晶化し、ポリシリコンとなる。これにより、ｎ型のポリシリコン膜１２ａ、ノンドープのポリシリコン膜１２ｂ、及びｐ型のポリシリコン膜１２ｃからなるＰＩＮダイオード１２が形成される。その結果、メモリセル構造１０が形成される。
【００４５】
その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。
【００４６】
上述した実施形態によれば、膜厚の薄いノンドープのアモルファスシリコン層１０５上にリン吸着層１０６を形成し、リン吸着層１０６上にノンドープのアモルファスシリコン層１０７を形成している。そして、アモルファスシリコン層１０７上にボロン吸着層１０８を形成し、ボロン吸着層１０８上にノンドープのアモルファスシリコン層１０９を形成している。さらに、メモリセル構造１０形状を形成した後にアニール工程を行い、ノンドープのアモルファスシリコン層中に不純物（リン、またはボロン）を拡散させ、アモルファスシリコン層を結晶化している。
【００４７】
このように、ノンドープのアモルファスシリコン層上に不純物を吸着させ、この吸着した不純物を熱処理によって拡散させることで、膜厚が薄く高い不純物濃度を有するｎ型のポリシリコン膜１２ａ、またはｐ型のポリシリコン膜１２ｃを形成することが可能である。その結果、膜厚が薄く充分な不純物濃度を有するｎ型のポリシリコン膜１２ａ及びｐ型のポリシリコン膜１２ｃと、所望の厚さのノンドープ領域を有するポリシリコン膜１２ｂを備えるダイオード１２を形成することができる。つまり、ダイオード１２の高さを抑制することが可能である。これにより、高さの低いダイオードでも、充分な順方向電流及び充分な逆方向耐圧を確保することができる。
【００４８】
また、不純物の吸着層からノンドープのアモルファスシリコン層へ不純物を拡散させるため、バリアメタル層１４、下部電極１５への不純物の拡散を抑えることができる。その結果、電気抵抗成分の増加を抑制することができる。
【００４９】
なお、上述した実施形態では、ダイオード１２はＰＩＮダイオード構造として製造方法を説明した。しかし、図５に示す工程で、ＰＨ３ではなく、ＢＣｌ３を吸着させ、図６に示す工程で、ＢＣｌ３ではなく、ＰＨ３を吸着させることによりＮＩＰダイオード構造を得ることによっても、上述した実施形態と同様の効果を得ることが可能である。
【００５０】
（第２の実施形態）
次に、図３、図１２〜図１９を用いて、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。上述した第１の実施形態では、ノンドープのアモルファスシリコン層上に不純物を吸着させ、メモリセル構造１０形状を形成後にアニール工程を行い、不純物を拡散させる方法について説明した。第２の実施形態では、リン吸着層１０６上にジシラン（Ｓｉ２Ｈ６）を用いてノンドープのアモルファスシリコン層を形成する方法を説明する。
【００５１】
図１２（ａ）〜図１９（ａ）は本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線１３−２に沿った断面図であり、図１２（ｂ）〜図１９（ｂ）は、本発明の第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線１３−１に沿った断面図である。なお、基本的な構造及び、基本的な製造方法は、上述した第１の実施形態と同様である。したがって、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００５２】
まず、図１２に示すように、半導体基板１００上に膜厚４００ｎｍ程度のシリコン酸化膜１０１を成膜する。そして、パターンニングしたレジスト（図示せず）をマスクにシリコン酸化膜１０１の一部を除去する。その後、バリアメタル膜１０２として例えばＴｉＮを成膜し、配線１３−１となる例えばタングステン（Ｗ）膜をスパッタ成膜する。その後、シリコン酸化膜１０１をストップ膜としてＣＭＰにより、余分なタングステン膜及びバリアメタル膜１０２を除去する。
【００５３】
次に、図１３に示すように、膜厚が数ｎｍ程度のバリアメタル膜１０４として例えばＴｉＮを成膜し、膜厚が１０ｎｍ程度の少なくとも上面にリンを含むアモルファスシリコン層を成膜する。
【００５４】
この、少なくとも上面にリンを含むアモルファスシリコン層の形成方法の一例としては、上述した第１の実施形態と同様に、まずノンドープのアモルファスシリコン層１０５を成膜する。そしてＰＨ３を４Ｔｏｒｒで１０分程度で導入し、アモルファスシリコン層１０５上にリンを吸着させてリン吸着層１０６を形成する。さらに、リン導入量を増加させる場合は、吸着されたリン上にごく薄いシリコン層を形成し、前記シリコン層上にリンを吸着させる工程を繰り返してもよい。このようにして少なくとも上面にリンを含むアモルファスシリコン層を成膜しても良い。
【００５５】
なお、少なくとも上面にリンを含むアモルファスシリコン層の形成方法の更に他の一例としては、ＰＨ３とＳｉＨ４とを同時に流すことで、アモルファスシリコン層１０５を形成する際に、アモルファスシリコン層１０５中にリンを導入する方法でも良い。
【００５６】
次に、図１４に示すように、ジシランを用いて膜厚が５〜２０ｎｍ程度のノンドープのアモルファスシリコン層１１４を約４２０℃（低温）で成膜し、続いてアモルファスシリコン層１１４上に、シランを用いて膜厚が３０〜１３０ｎｍ程度のノンドープのアモルファスシリコン層１１５を形成する。その後ＢＣｌ３を２．５Ｔｏｒｒで１０分程度で導入し、アモルファスシリコン層１１１５上にボロンを吸着させる。この時、ボロン導入量を増加させる場合は、吸着されたボロン上にごく薄いシリコン層を形成し、前記シリコン層上にボロンを吸着させる工程を繰り返してもよい。このようにして、ボロン吸着層１０８を形成しても良い。
【００５７】
次に、図１５に示すように、膜厚が１０ｎｍ程度のノンドープのアモルファスシリコン層１０９を形成する。
【００５８】
次に、図１６に示すように、膜厚が数ｎｍ程度の下部電極膜１１０として例えばＴｉＮを成膜した後、膜厚が１０ｎｍ程度の可変抵抗層１１１として、例えばＨｆＯ膜を形成する。この可変抵抗層１１１の材料としては他に、ＮｉＯなどがある。続いて、膜厚が数ｎｍ程度の上部電極膜１１２として、例えばＷを形成する。
【００５９】
次に、図１７に示すように、マスク材料層１１３を形成する。このマスク材料層１１３は例えばシリコン酸化膜等を含む積層構造である。そして、パターンニングしたレジスト（図示せず）を形成する。このレジストを用いてマスク材料層１１３をパターニングする。続いて、パターニングされたマスク材料層１１３をマスクとして用いて、ＲＩＥ法によって上部電極層１１２、可変抵抗層１１１、下部電極膜１１０、アモルファスシリコン層１０９、ボロン吸着層１０８、アモルファスシリコン層１１５、アモルファスシリコン層１１４、リン吸着層１０６、アモルファスシリコン層１０５及びバリアメタル膜１０４をエッチングする。これにより、メモリセル構造１０形状（図２参照）が形成される。
【００６０】
次に、図１８に示すように、層間絶縁膜１０３としてシリコン酸化膜を全面に成膜し、各メモリセル構造の間を埋める。その後、上部電極１６の表面が出るまでＣＭＰを行う。
【００６１】
次に、図１９に示すように、配線１３−２用の導電膜を形成する。そしてパターニングしたレジスト（図示せず）を用いて、配線１３−２のパターンを形成する。
【００６２】
次に、図３に示すように、窒素雰囲気下で約５秒間、８００℃でアニールを行うことで、アモルファスシリコン層１０９、アモルファスシリコン層１１５、アモルファスシリコン層１１４及びアモルファスシリコン層１０５が結晶化し、ポリシリコンとなる。また、同時に、前記アニールによって、リン吸着層１０６中のリンを、アモルファスシリコン層１０５全体に拡散させるとともに、アモルファスシリコン層１１４のアモルファスシリコン層１１４とリン吸着層１０６との境界面から１０ｎｍ程度の領域（アモルファスシリコン層１１４の膜厚が１０ｎｍ以下の場合は、アモルファスシリコン層１１５中にもリンが拡散する。）に拡散させる。また、ボロン吸着層１０８中のボロンを、アモルファスシリコン層１０９全体に拡散させるとともに。アモルファスシリコン層１１５のアモルファスシリコン層１１５とボロン吸着層１０８との境界面から１０ｎｍ程度の領域（アモルファスシリコン層１１５の上部分）に拡散させる。
【００６３】
これにより、ｎ型のポリシリコン膜１２ａ、ノンドープのポリシリコン膜１２ｂ、及びｐ型のポリシリコン膜１２ｃからなるＰＩＮダイオード１２が形成される。その結果、メモリセル構造１０が形成される。
【００６４】
その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。
【００６５】
上述した第２の実施形態によれば、少なくとも上面にリンを含むアモルファスシリコン層上に低温でジシランを用いてノンドープのアモルファスシリコン層１１４を形成し、アモルファスシリコン層１１４上にシランを用いてノンドープのアモルファスシリコン層１１５を形成している。そして、アモルファスシリコン層１１５上にボロン吸着層１０８を形成し、ボロン吸着層１０８上にノンドープのアモルファスシリコン層１０９を形成している。さらに、メモリセル構造形状を形成した後にアニール工程を行い、ノンドープのアモルファスシリコン層中に不純物（リン、またはボロン）を拡散させ、アモルファスシリコン層を結晶化している。
【００６６】
リンを含むアモルファスシリコン層上には、ジシランを用いて形成されたアモルファスシリコン層が形成されている。ジシランによって形成されたアモルファスシリコン層は不純物の拡散バリアとなる。これにより、ノンドープのアモルファスシリコン層１１５やアモルファスシリコン層１０９を成膜する時の熱による、リンの拡散であるオートドープを抑制することができる。その結果、より、急峻な不純物プロファイルを得ることができ、膜厚の薄いｎ型のポリシリコン層を得ることができる。
【００６７】
また、ダイオード１２の上層については、第１の実施形態と同様に、ノンドープのアモルファスシリコン層上に不純物を吸着させ、この吸着した不純物を熱処理によって拡散させることで、膜厚が薄く高い不純物濃度を有するｐ型のポリシリコン膜１２ｃを形成することが可能である。その結果、膜厚が薄く充分な不純物濃度を有するｐ型のポリシリコン膜１２ｃと、所望の厚さのノンドープ領域を有するポリシリコン膜１２ｂを備えるダイオード１２を形成することができる。つまり、ダイオード１２の高さを抑制することが可能である。これにより、高さの低いダイオードでも、充分な順方向電流及び充分な逆方向耐圧を確保することができる。
【００６８】
また、不純物の吸着層からノンドープのアモルファスシリコン層へ不純物を拡散させるため、バリアメタル層１４、下部電極１５への不純物の拡散を抑えることができる。その結果、電気抵抗成分の増加を抑制することができる。
【００６９】
また、上述した第１及び第２の実施形態において、例えば図７及び図１５の工程において、アモルファスシリコン層１０９の上部をシリサイド化することで、ポリシリコン膜１２ｃと下部電極１５との間にシリサイドを形成しても良い。シリサイドを形成することで、電気抵抗を抑制することが可能である。なお、前記シリサイド中には不純物は拡散されない。
【００７０】
また、上述した第１及び第２の実施形態では、リンを導入するガスとして、ＰＨ３を用いたが、リンを含むガスだったら、どのようなものでも良い。例えば、ＰＣｌ３等を使用することが可能である。また、ボロンを導入するガスとして、ＢＣｌ３を用いたが、ボロンを含むガスだったら、どのようなものでも良い。例えばＢ２Ｈ６等を使用することが可能である。
【００７１】
また、上述した第１及び第２の実施形態では、メモリセル構造１０を形成した後に、アニールを行うことで、アモルファスシリコン層への不純物の拡散及びアモルファスシリコン層の結晶化を行っている。しかし、これに限らず、上層のアモルファスシリコン層１０９の形成後にアニールを行い、アモルファスシリコン層への不純物の拡散及びアモルファスシリコン層の結晶化を行っても良い。
【００７２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００７３】
１０…メモリセル構造、      １１…可変抵抗素子、      １２…非オーミック素子、
１２ａ…ｎ型のポリシリコン、      １２ｂ…ノンドープのポリシリコン、
１２ｃ…ｐ型のポリシリコン、      １３−１、１３−２…配線、
１４…バリアメタル層、      １５…下部電極、      １６…上部電極、
１００…半導体基板、      １０１…シリコン酸化膜、      １０３…層間絶縁膜、
１０５、１０７、１０９、１１４、１１５…アモルファスシリコン層、  
１０６…リン吸着層、      １０８…ボロン吸着層、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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