(57)【要約】【課題】トランジスタをより高速に動作させることができるようにする。【解決手段】リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、ｎ−ＩｎＧａＡｓ層１０２をパターニングしてソースコンタクト層（第１半導体層）１１２を形成するとともに、チャネル層１１４の側部をエッチングして幅が狭くされたチャネル層１１４ａを形成する。このウェットエッチングにより、所望のメサ幅（例えば１５ｎｍ）としたチャネル層１１４ａを形成する。【選択図】  図１Ｅ
2011233617.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰからなる基板の上にＩｎＧａＡｓからなる第１半導体層を形成する工程と、
前記第１半導体層の上にＩｎＰからなる第２半導体層を形成する工程と、
前記第２半導体層の上にＩｎＧａＡｓからなる第３半導体層を形成する工程と、
前記第３半導体層の上に電極層を形成する工程と
を少なくとも備え、
前記第３半導体層の形成では、反応性イオンエッチングによるパターニングの後、リン酸および過酸化水素水を用いたウエットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、前記第３半導体層の側部をエッチングして前記第３半導体層の幅を狭くする
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記基板の上にｎ型のＩｎＧａＡｓからなる第１ＩｎＧａＡｓ層を形成する工程と、
前記ＩｎＧａＡｓ層の上にｎ型のＩｎＰからなるＩｎＰ層を形成する工程と、
前記ＩｎＰ層の上にノンドープのＩｎＧａＡｓからなる第２ＩｎＧａＡｓ層を形成する工程と、
前記第２ＩｎＧａＡｓ層の上に金属層を形成する工程と、
前記金属層をパターニングしてドレイン電極となる前記電極層を形成する工程と、
反応性イオンエッチングにより前記第２ＩｎＧａＡｓ層をパターニングしてチャネル層となる前記第３半導体層を形成する工程と、
塩酸およびリン酸を用いたウエットエッチングにより選択的にＩｎＰをエッチングすることで前記ＩｎＰ層をパターニングしてソース層となる前記第２半導体層を形成する工程と、
リン酸および過酸化水素水を用いたウエットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、前記第１ＩｎＧａＡｓ層をパターニングしてソースコンタクト層となる前記第１半導体層を形成するとともに、前記第３半導体層の側部をエッチングして前記第３半導体層の幅を狭くする工程と、
前記第１半導体層に接続するソース電極を形成する工程と、
幅が狭くされた前記第３半導体層の側部にゲート絶縁層を形成する工程と、
前記第３半導体層の側部にゲート絶縁層を介してゲート電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
半絶縁性のＩｎＰからなる前記基板の上に第１導電型のＩｎＰからなるサブコレクタ層を形成する工程と、
前記サブコレクタ層の上にＩｎＧａＡｓからなる第１ＩｎＧａＡｓ層を形成する工程と、
前記コレクタ層の上に第２導電型のＩｎＧａＡｓからなる第２ＩｎＧａＡｓ層を形成する工程と、
前記ＩｎＧａＡｓ層の上にノンドープＩｎＰからなるＩｎＰ層を形成する工程と、
前記ＩｎＰ層の上に第１導電型のＩｎＧａＡｓからなる第３ＩｎＧａＡｓ層を形成する工程と、
前記第３ＩｎＧａＡｓ層の上に金属層を形成する工程と、
前記金属層をパターニングしてエミッタ電極となる前記電極層を形成する工程と、
反応性イオンエッチングにより前記第３ＩｎＧａＡｓ層をパターニングしてエミッタコンタクト層となる前記第３半導体層を形成する工程と、
塩酸およびリン酸を用いたウエットエッチングにより選択的にＩｎＰをエッチングすることで前記ＩｎＰ層をパターニングしてエミッタ層となる前記第２半導体層を形成する工程と、
リン酸および過酸化水素水を用いたウエットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、前記第３半導体層の側部をエッチングして前記第３半導体層の幅を狭くする工程と、
前記第２ＩｎＧａＡｓ層をパターニングしてベース層となる前記第１半導体層を形成する工程と、
第１ＩｎＧａＡｓ層をパターニングしてコレクタ層を形成する工程と、
前記第１半導体層に接続するベース電極および前記コレクタ層に接続するコレクタ電極を形成する工程と
を少なくとも備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰおよびＩｎＧａＡｓを用いて作製される半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体を用いた縦型トランジスタは、ボトムアップにより作製する方法と、トップダウンにより作製する方法とがある。ボトムアップにより作製された縦型トランジスタとしては、例えば、ＩｎＡｓ基板の上に配置したＡｕのドットの上に、選択的にＩｎＡｓのナノワイヤー（メサ構造）を結晶成長させることで形成するナノワイヤートランジスタが提案されている。しかしながら、この技術では、ナノメータサイズのメサ構造を結晶成長により形成できるが、Ａｕのドットの上おける結晶成長の方向制御が容易ではなく、同一基板の上に複数のナノワイヤートランジスタを配列制御することが困難であり、高集積化が容易ではない。
【０００３】
一方、トップダウンによる作製は、現在主に半導体装置の製造に用いられている方法であり、この方法により製造された縦型トランジスタが提案されている（非特許文献１参照）。このトップダウンによる製造方法は、トランジスタを構成する各部分となる層を積層し、これらの積層した各層を、公知のリソグラフィー技術およびエッチング技術により、所望の形状にパターニングするものである。
【０００４】
例えば、まず、図５Ａに示すように、ＩｎＰからなる基板５０１の上に、ｎ−ＩｎＧａＡｓからなるソースコンタクト層５０２，ｎ−ＩｎＰ層５０３，およびｉ−ＩｎＧａＡｓ層５０４をこの順に堆積して形成する。続いて、ｉ−ＩｎＧａＡｓ層５０４の上にタングステン層５０５を形成する。次に、公知のリソグラフィー技術およびエッチング技術によりタングステン層５０５をパターニングすることで、図５Ｂに示すように、ドレイン電極５１５を形成する。
【０００５】
次に、よく知られた反応性イオンエッチング（ＲＩＥ）を用いてｉ−ＩｎＧａＡｓ層５０４を選択的にエッチングすることで、図５Ｃに示すように、チャネル層５１４を形成する。このエッチングでは、層厚方向に一部のｎ−ＩｎＰ層５０３もエッチングされ、部分的にメサ構造が形成されたｎ−ＩｎＰ層５０３ａとなる。
【０００６】
次に、既に形成されているチャネル層５１４をマスクとして用いるウェットエッチングによりｎ−ＩｎＰ層５０３ａを選択的にエッチングすることで、図５Ｄに示すように、ソース層５１３を形成する。この後、図５Ｅに示すように、ゲート絶縁層５０６を形成し、また、ゲート電極５０７を形成する。なお、図５Ｅには示されていない領域において、ソースコンタクト層５０２に接続するソース電極が形成されている。
【０００７】
上述したトップダウンによる製造方法によれば、ソース層５１３およびチャネル層５１４を含む縦型トランジスタのメサ構造部を、基板平面の法線方向に再現性よく形成できるため、複数のトランジスタの配列制御は容易であり、高集積化が容易である。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】H. SAITO, Y. MIYAMOTO, and K. FURUYA, "VERTICAL InGaAs-MOSFET WITH HETERO-LAUNCHER AND UNDOPED CHANNEL", International Conference on Indium Phosphide & Related Materials, (IPRM '09), pp. 311-314, 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した製造方法では、次に示す問題がある。
【００１０】
まず、上述したように、垂直性に優れたメサ構造を形成するために、プラズマを利用したドライエッチングを用いている。このため、高エネルギーのイオンや中性粒子などがエッチングしている半導体の表面に衝突し、ダメージを形成し、トランジスタの特性を悪化させている。この結果、トランジスタをより高速に動作させることができないという問題がある。
【００１１】
例えば、上記構造の縦型トランジスタは、現在報告されている中で最も高い遮断周波数である７６５ＧＨｚを超える１ＴＨｚ以上の遮断周波数が期待されている。このような高速動作を実現するためには、幅（メサ幅）２０ｎｍ程度のメサ構造が必要になることが、シミュレーションにより判明している。しかしながら、上述したようにドライエッチングによりパターニングしたメサ構造による縦型トランジスタでは、動作が確認できたのはメサ幅が５０ｎｍまでであり、これより小さいメサ幅とした場合には、動作していない。これは、ドライエッチングによる上述したダメージの発生が原因であるものと考えられる。
【００１２】
本発明は、以上のような問題点を解消するためになされたものであり、トランジスタをより高速に動作させることができるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、ＩｎＰからなる基板の上にＩｎＧａＡｓからなる第１半導体層を形成する工程と、第１半導体層の上にＩｎＰからなる第２半導体層を形成する工程と、第２半導体層の上にＩｎＧａＡｓからなる第３半導体層を形成する工程と、第３半導体層の上に電極層を形成する工程とを少なくとも備え、第３半導体層の形成では、反応性イオンエッチングによるパターニングの後、リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、第３半導体層の側部をエッチングして第３半導体層の幅を狭くする。
【００１４】
上記半導体装置の製造方法において、基板の上にｎ型のＩｎＧａＡｓからなる第１ＩｎＧａＡｓ層を形成する工程と、ＩｎＧａＡｓ層の上にｎ型のＩｎＰからなるＩｎＰ層を形成する工程と、ＩｎＰ層の上にノンドープのＩｎＧａＡｓからなる第２ＩｎＧａＡｓ層を形成する工程と、第２ＩｎＧａＡｓ層の上に金属層を形成する工程と、金属層をパターニングしてドレイン電極となる電極層を形成する工程と、反応性イオンエッチングにより第２ＩｎＧａＡｓ層をパターニングしてチャネル層となる第３半導体層を形成する工程と、塩酸およびリン酸を用いたウェットエッチングにより選択的にＩｎＰをエッチングすることでＩｎＰ層をパターニングしてソース層となる第２半導体層を形成する工程と、リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、第１ＩｎＧａＡｓ層をパターニングしてソースコンタクト層となる第１半導体層を形成するとともに、第３半導体層の側部をエッチングして第３半導体層の幅を狭くする工程と、第１半導体層に接続するソース電極を形成する工程と、幅が狭くされた第３半導体層の側部にゲート絶縁層を形成する工程と、第３半導体層の側部にゲート絶縁層を介してゲート電極を形成する工程とを備えるようにしてもよい。
【００１５】
上記半導体装置の製造方法において、半絶縁性のＩｎＰからなる基板の上に第１導電型のＩｎＰからなるサブコレクタ層を形成する工程と、サブコレクタ層の上にＩｎＧａＡｓからなる第１ＩｎＧａＡｓ層を形成する工程と、コレクタ層の上に第２導電型のＩｎＧａＡｓからなる第２ＩｎＧａＡｓ層を形成する工程と、ＩｎＧａＡｓ層の上にノンドープＩｎＰからなるＩｎＰ層を形成する工程と、ＩｎＰ層の上に第１導電型のＩｎＧａＡｓからなる第３ＩｎＧａＡｓ層を形成する工程と、第３ＩｎＧａＡｓ層の上に金属層を形成する工程と、金属層をパターニングしてエミッタ電極となる電極層を形成する工程と、反応性イオンエッチングにより第３ＩｎＧａＡｓ層をパターニングしてエミッタコンタクト層となる第３半導体層を形成する工程と、塩酸およびリン酸を用いたウエットエッチングにより選択的にＩｎＰをエッチングすることでＩｎＰ層をパターニングしてエミッタ層となる第２半導体層を形成する工程と、リン酸および過酸化水素水を用いたウエットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、第３半導体層の側部をエッチングして第３半導体層の幅を狭くする工程と、第２ＩｎＧａＡｓ層をパターニングしてベース層となる第１半導体層を形成する工程と、第１ＩｎＧａＡｓ層をパターニングしてコレクタ層を形成する工程と、第１半導体層に接続するベース電極およびコレクタ層に接続するコレクタ電極を形成する工程とを少なくとも備えるようにしてもよい。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、反応性イオンエッチングによるパターニングの後、リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、第３半導体層の側部をエッチングして第３半導体層の幅を狭くするようにしたので、トランジスタをより高速に動作させることができるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図１Ｉ】図１Ｉは、本発明の実施の形態における半導体装置の製造方法を説明するための製造工程における状態を示す断面図である。
【図２】図２は、本発明の実施の形態により作製したチャネル層の状態を走査型電子顕微鏡で観察した写真である。
【図３】図３は、本発明の実施の形態により作製したチャネル層の状態を走査型電子顕微鏡で観察した写真である。
【図４】図４は、ヘテロバイポーラトランジスタの構成を示す断面図である。
【図５Ａ】図５Ａは、縦型トランジスタの製造方法を説明するための製造工程における状態を示す断面図である。
【図５Ｂ】図５Ｂは、縦型トランジスタの製造方法を説明するための製造工程における状態を示す断面図である。
【図５Ｃ】図５Ｃは、縦型トランジスタの製造方法を説明するための製造工程における状態を示す断面図である。
【図５Ｄ】図５Ｄは、縦型トランジスタの製造方法を説明するための製造工程における状態を示す断面図である。
【図５Ｅ】図５Ｅは、縦型トランジスタの製造方法を説明するための製造工程における状態を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｉは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における断面の状態を示す断面図である。
【００１９】
まず、図１Ａに示すように、半絶縁性のＩｎＰからなる基板１０１の上に、ｎ型とされたＩｎＧａＡｓからなるｎ−ＩｎＧａＡｓ層（第１ＩｎＧａＡｓ層）１０２，ｎ型とされたＩｎＰからなるｎ−ＩｎＰ層（ＩｎＰ層）１０３，およびｉ型とされた（ノンドープの）ＩｎＧａＡｓからなるｉ−ＩｎＧａＡｓ層（第２ＩｎＧａＡｓ層）１０４をこの順に堆積して形成する。続いて、ｉ−ＩｎＧａＡｓ層１０４の上に、例えばタングステン（Ｗ）からなる金属層１０５を形成する。
【００２０】
次に、金属層１０５をパターニングすることで、図１Ｂに示すように、ドレイン電極（電極層）１１５を形成する。例えば、クロムからなる金属マスク（不図示）を用い、ＣＦ4ガスによるドライエッチング（反応性イオンエッチング）により金属層１０５を選択的にエッチングすることで、ドレイン電極１１５が形成できる。なお、金属マスクは、例えば、よく知られたリフトオフ法により形成すればよい。
【００２１】
次に、よく知られた反応性イオンエッチング（ＲＩＥ）によりｉ−ＩｎＧａＡｓ層１０４をパターニングし、図１Ｃに示すように、チャネル層（第３半導体層）１１４を形成する。例えば、ＣＨ4ガスおよびＨ2ガスを用いたＩＣＰ−ＲＩＥにより、前述した金属マスクおよびドレイン電極１１５をマスクパターンとしてｉ−ＩｎＧａＡｓ層１０４を選択的にエッチングすることで、チャネル層１１４が形成できる。ここで、チャネル層１１４を形成するためのドライエッチングでは、層厚方向に一部のｎ−ＩｎＰ層１０３もエッチングされ、部分的にメサ構造が形成されたｎ−ＩｎＰ層１０３ａとなる。
【００２２】
次に、塩酸およびリン酸からなる水溶液をエッチング液としたウェットエッチングにより選択的にＩｎＰをエッチングすることで、ｎ−ＩｎＰ層１０３ａをパターニングし、図１Ｄに示すように、ソース層（第２半導体層）１１３を形成する。このエッチングでは、ＩｎＧａＡｓに対してＩｎＰが選択的にエッチングされるので、ｎ−ＩｎＧａＡｓ層１０２がエッチングストップ層として機能する。
【００２３】
次に、メサ構造の近傍以外をレジスト層（不図示）などで保護した状態で、リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、図１Ｅに示すように、ｎ−ＩｎＧａＡｓ層１０２をパターニングしてソースコンタクト層（第１半導体層）１１２を形成するとともに、チャネル層１１４の側部をエッチングして幅が狭くされたチャネル層１１４ａを形成する。このウェットエッチングにより、所望のメサ幅（例えば１５ｎｍ）としたチャネル層１１４ａを形成する。メサ幅は、図１Ｅの断面におけるチャネル層１１４ａの幅である。なお、このエッチングにより、ソースコンタクト層１１２以外の領域の基板１０１が露出する。
【００２４】
リン酸および過酸化水素水からなるエッチャント（エッチング液）は、ＩｎＧａＡｓとＩｎＰの選択性に優れ、また、ＩｎＧａＡｓの縦方向のエッチングレートよりも横方向のエッチングレートが遅く、異方性のあるエッチングが行える。例えば、リン酸：過酸化水素水：水＝１：２：４０（体積比）としたエッチング液を用いればよい。このエッチング液は、ＩｎＧａＡｓの＜０１−１＞方向のエッチングが＜−１００＞方向よりも２倍程度遅い。なお、＜−１００＞方向は、基板の法線方向であり、＜０１−１＞方向は、図１Ｅの紙面左右の方向である。また、発明者らの実験によれば、上記エッチング液では、ＩｎＰのエッチングは観測されていない。従って、上記エッチング液によるＩｎＰのエッチングレートは、ＩｎＧａＡｓのエッチングレートよりも大幅に遅いものと考えられる。
【００２５】
上述したリン酸および過酸化水素水によるエッチング液を用いることで、エッチング時間１０秒で、ＩｎＧａＡｓの層は、幅方向に３０ｎｍエッチングできる。例えば、チャネル層１１４をメサ幅７５ｎｍに形成すれば、上記エッチング液によるエッチングを１０秒行うことで、メサ幅１５ｎｍのチャネル層１１４ａが形成できる。また、このエッチングによる寸法制御は、高い再現性を備えている。
【００２６】
次に、図１Ｆに示すように、基板１０１の表面，ソースコンタクト層１１２の側面，ソース層１１３の露出している面，チャネル層１１４ａの側面，およびドレイン電極１１５の露出している面に、酸化アルミニウムからなる絶縁膜１０６を形成する。例えば、よく知られた原子層成長（ＡＬＤ）法により、絶縁膜１０６を形成すればよい。また、少なくともチャネル層１１４ａの側方が埋め込まれ、ドレイン電極１１５の途中までが埋め込まれるように、レジスト層１０７を形成する。例えば、レジストを塗布して塗布膜を形成した後、所望とする厚さにまで塗布膜をエッチバックすることで、レジスト層１０７が形成できる。
【００２７】
次に、レジスト層１０７に覆われずに露出している絶縁膜１０６を選択的にエッチング除去することで、図１Ｇに示すように、ゲート絶縁層１１６を形成する。この後、レジスト層１０７は除去する。
【００２８】
次に、図１Ｈに示すように、ゲート電極１０８ａおよび金属層１０８ｂを形成することで、縦型ＭＯＳＦＥＴが完成する。例えば、基板１０１の平面に対して斜めの方向より蒸着することで、分離した状態でゲート電極１０８ａおよび金属層１０８ｂが形成できる。この後、図１Ｉに示すように、例えばベンゾシクロブテンからなるパッシベーション膜１０９を形成する。例えば、ベンゾシクロブテンを塗布して樹脂膜を形成し、この樹脂膜を熱硬化した後、所望とする厚さまでエッチバックすることで、パッシベーション膜１０９が形成できる。ベンゾシクロブテンからなる樹脂膜のエッチバックは、ＣＦ4ガスを用いたドライエッチングにより行えばよい。なお、図１Ｅから図１Ｉの図示されていない領域において、ソースコンタクト層１１２に接続するソース電極が形成されている。
【００２９】
この縦型ＭＯＳＦＥＴは、ソース層１１３とチャネル層１１４とによるいわゆるヘテロ構造電子ランチャにより電子を飛び出させ、飛び出させた電子を、散乱させることなく、チャネル層１１４を走行させることで、高速動作を可能としている。チャネル層１１４は、真性半導体から構成されており、電子が走行するときの障害が抑制され、電子をより高速に走行させることを可能としている。
【００３０】
図２および図３は、本実施の形態により作製したチャネル層の状態を走査型電子顕微鏡で観察した写真である。図２は、ドライエッチングでチャネル層を形成した状態を示し、図３は、ウェットエッチングで所望とするメサ幅にチャネル層を形成した状態を示している。リン酸および過酸化水素水によるエッチング液を用いることで、図３に示すように、
ＩｎＧａＡｓからなるチャネル層が選択的に横方向にエッチングされ、かつ、チャネル層の側面においては、垂直性が維持されていることが確認される。
【００３１】
上述した実施の形態によれば、ドライエッチングにより生じたチャネル層１１４の側面のプラズマによるダメージ層が、所望とする幅のチャネル層１１４ａを形成するときのウェットエッチングにより除去されるものと考えられ、デバイス特性には有利に働くと考えられる。
【００３２】
以上に説明したように、本実施の形態によれば、ドライエッチングをした後にウェットエッチングをすることで、所望とするメサ幅にＩｎＧａＡｓからなる半導体層を形成するようにしたので、トップダウン法でも微細かつ垂直な半導体メサの形成が可能となる。また、ウェットエッチングを用いているため、ドライエッチングで生じた半導体層側面のダメージ層が除去されるようになる。
【００３３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述した実施の形態では、半絶縁性のＩｎＰ基板を用いているが、ｎ型のＩｎＰ基板を用いても、上記実施の形態と同様に、縦型の電界効果型トランジスタが製造可能である。
【００３４】
また、例えば、上述では、縦型の電界効果型トランジスタを例に説明したが、これに限るものではなく、ＩｎＰ系の化合物半導体を用いたヘテロ接合バイポーラトランジスタにも適用可能である。
【００３５】
ＩｎＰ系のヘテロバイポーラトランジスタは、例えば、図４に示すように、まず、半絶縁性のＩｎＰからなる基板４０１の上に、ｎ+−ＩｎＰからなるサブコレクタ層４０２、ｎ-−ＩｎＧａＡｓからなるコレクタ層４０４、ｐ+−ＩｎＧａＡｓからなるベース層４０５、ｉ−ＩｎＰからなるエミッタ層４０７、およびｎ+−ＩｎＧａＡｓからなるエミッタコンタクト層４０８を備える。
【００３６】
また、エミッタコンタクト層４０８の上には、エミッタ電極４０９が形成され、コレクタ層４０４の周囲のサブコレクタ層４０２の上には、コレクタ電極４０３が形成され、エミッタ層４０７の周囲のベース層４０５の上には、エミッタ層４０７より離間してベース電極４０６が形成されている。また、ベース層４０５の上のエミッタコンタクト層４０８の領域とベース電極４０６との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタコンタクト層４０８の領域より延長してエミッタ層４０７が形成されている。エミッタ層４０７の延長部分は、いわゆるレッジ構造と呼ばれている。
【００３７】
上述したヘテロ接合バイポーラトランジスタにおいては、動作速度向上のために、エミッタコンタクト層４０８によるエミッタメサ部の幅（いわゆるエミッタ幅）およびベース電極４０６の幅をより小さくし、ベース抵抗およびベース・コレクタ容量を低減することが重要となる。
【００３８】
従って、ヘテロ接合バイポーラトランジスタにおいても、ＩｎＧａＡｓからなるエミッタコンタクト層４０８の幅を、例えば、２０ｎｍ程度にすることが要求される。このように狭い幅のエミッタコンタクト層４０８は、前述した実施の形態と同様に、ドライエッチングによりＩｎＧａＡｓ層をパターニングした後、リン酸および過酸化水素水を用いたウェットエッチングによる選択的なＩｎＧａＡｓのエッチングにより、側部を除去することで形成すればよい。
【００３９】
このヘテロ接合バイポーラトランジスタの製造について簡単に説明すると、まず、Ｆｅをドープすることなどにより半絶縁性とされたＩｎＰからなる基板の上にｎ+−ＩｎＰからなるサブコレクタ層４０２を形成し、この上にｎ-−ＩｎＧａＡｓの層（第１ＩｎＧａＡｓ層）を形成し、この上にｐ+−ＩｎＧａＡｓの層（第２ＩｎＧａＡｓ層）を形成し、この上にｉ−ＩｎＰの層（ＩｎＰ層）を形成し、この上にｎ+−ＩｎＧａＡｓの層（第３ＩｎＧａＡｓ層）を形成し、また、この上に、金属層を形成する。
【００４０】
次に、金属層をパターニングしてエミッタ電極４０９（電極層）を形成する。
【００４１】
次に、反応性イオンエッチングによりｎ+−ＩｎＧａＡｓの層をパターニングしてエミッタコンタクト層４０８（第３半導体層）を形成し、また、塩酸およびリン酸を用いたウェットエッチングにより選択的にＩｎＰをエッチングすることでｉ−ＩｎＰの層をパターニングしてエミッタ層４０７（第２半導体層）を形成する。
【００４２】
次に、リン酸および過酸化水素水を用いたウェットエッチングにより選択的にＩｎＧａＡｓをエッチングすることで、エミッタコンタクト層４０８の側部をエッチングしてエミッタコンタクト層４０８の幅を狭くする。
【００４３】
次に、エミッタ電極４０９より広い面積のマスクパターンを用い、エミッタ層４０７および幅を狭くしたエミッタコンタクト層４０８をこのマスクパターンで覆った状態で、ｎ+−ＩｎＧａＡｓの層およびｎ-−ＩｎＧａＡｓの層をパターニングすることで、ベース層４０５およびコレクタ層４０４を形成する。この後、コレクタ電極４０３およびベース電極４０６を形成する。
【００４４】
以上のようにすることで、エミッタコンタクト層４０８におけるプラズマダメージを除去した上で、エミッタコンタクト層４０８を所望とするエミッタ幅に形成するとこができる。なお、上述したバイポーラトランジスタにおいて、ｎ型およびｐ型を入れ替えてもよいことはいうまでもない。
【符号の説明】
【００４５】
１０１…基板、１０２…ｎ−ＩｎＧａＡｓ層（第１ＩｎＧａＡｓ層）、１０３…ｎ−ＩｎＰ層（ＩｎＰ層）、１０３ａ…ｎ−ＩｎＰ層、１０４…ｉ−ＩｎＧａＡｓ層（第２ＩｎＧａＡｓ層）、１０５…金属層、１０６…絶縁膜、１０７…レジスト層、１０８ａ…ゲート電極、１０８ｂ…金属層、１０９…パッシベーション膜、１１２…ソースコンタクト層（第１半導体層）、１１３…ソース層（第２半導体層）、１１４，１１４ａ…チャネル層（第３半導体層）、１１５…ドレイン電極（電極層）、１１６…ゲート絶縁層。
【図１Ａ】
2011233617.tif 000003
【図１Ｂ】
2011233617.tif 000004
【図１Ｃ】
2011233617.tif 000005
【図１Ｄ】
2011233617.tif 000006
【図１Ｅ】
2011233617.tif 000007
【図１Ｆ】
2011233617.tif 000008
【図１Ｇ】
2011233617.tif 000009
【図１Ｈ】
2011233617.tif 000010
【図１Ｉ】
2011233617.tif 000011
【図４】
2011233617.tif 000012
【図５Ａ】
2011233617.tif 000013
【図５Ｂ】
2011233617.tif 000014
【図５Ｃ】
2011233617.tif 000015
【図５Ｄ】
2011233617.tif 000016
【図５Ｅ】
2011233617.tif 000017
【図２】
2011233617.tif 000018
【図３】
2011233617.tif 000019