(57)【要約】【課題】書き込み不足を改善した多値の不揮発性半導体記憶装置を提供する。【解決手段】複数のメモリセルＭＣを有するメモリセルアレイと、複数のメモリセルに印加される信号を制御する制御部２０と、を備えた不揮発性半導体記憶装置が提供される。前記複数のメモリセルのそれぞれは、第１〜第３しきい値電圧分布ＶＤ１〜ＶＤ３（ＶＤ１＜ＶＤ３＜ＶＤ２）の第１〜第３状態に設定可能である。制御部は、メモリセルのいずれかの第２メモリセルを第２状態にし、別のいずれかの第３メモリセルを第３状態にする際に、まず、複数のメモリセルを第１状態にし（消去）、その後、第２メモリセルを、第２しきい値電圧分布と第３しきい値電圧分布との間のしきい値電圧分布を有する状態にし（準最高状態書き込み）、その後、弱書き込みを行い、その後、第３メモリセルを第３状態にする（中間状態書き込み）。【選択図】図１
2011014179.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルに印加される信号を制御する制御部と、
を備え、
前記複数のメモリセルのそれぞれは、
第１しきい値電圧分布を有する第１状態と、
前記第１しきい値電圧分布よりも高い電圧の第２しきい値電圧分布を有する第２状態と、
前記第１しきい値電圧分布と前記第２しきい値電圧分布との間の電圧の第３しきい値電圧分布を有する第３状態と、
に設定可能であり、
前記制御部は、前記複数のメモリセルのいずれかである第２メモリセルを前記第２状態にし、前記複数のメモリセルの別のいずれかである第３メモリセルを前記第３状態にする動作の際に、
前記複数のメモリセルを前記第１状態にする第１動作を実施し、
前記第１動作の後に、前記第２メモリセルを、前記第２しきい値電圧分布と前記第３しきい値電圧分布との間のしきい値電圧分布を有する状態にする第２動作を実施し、
前記第２動作の後に、前記複数のメモリセルのしきい値電圧分布を上昇させる弱書き込みを行う第３動作を実施し、
前記第３動作の後に、前記第３メモリセルを前記第３状態にする第４動作を実施することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３動作及び前記第４動作の少なくともいずれかによって、前記第２メモリセルのしきい値電圧分布が上昇し、前記第２メモリセルは、前記第２状態になることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、
前記データをスクランブルし、
前記スクランブルされた前記データを、前記複数のメモリセルに書き込むことで、前記第２動作と前記第３動作を実施することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセルのそれぞれは、前記第１しきい値電圧分布と前記第３しきい値電圧分布との間の電圧の第４しきい値電圧分布を有する第４状態にさらに設定可能であり、
前記制御部は、前記複数のメモリセルのいずれかである第２メモリセルを前記第２状態にし、前記複数のメモリセルの別のいずれかである第３メモリセルを前記第３状態にし、前記複数のメモリセルのさらに別のいずれかである第４メモリセルを前記第４状態にする動作の際に、
前記第４動作の後に、前記第４メモリセルを前記第４状態する第５動作を実施することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルのそれぞれは、前記第１しきい値電圧分布と前記第３しきい値電圧分布との間の電圧の第４しきい値電圧分布を有する第４状態にさらに設定可能であり、
前記制御部は、前記複数のメモリセルのいずれかである第２メモリセルを前記第２状態にし、前記複数のメモリセルの別のいずれかである第３メモリセルを前記第３状態にし、前記複数のメモリセルのさらに別のいずれかである第４メモリセルを前記第４状態にする動作の際に、
前記第３動作と前記第４動作との間に、前記第４メモリセルを前記第４状態と前記第１状態の間の状態にする第６動作を実施することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体記憶装置において、大容量化が加速している。大容量化のために、メモリセルが微細化されると、メモリセルの層間絶縁膜が薄くなり、リーク電流が大きくなる。また、平面型のメモリセルの場合には、制御ゲートと浮遊ゲートとの間のカップリング比が低下する。このため、メモリセルへの書き込みが不十分になり、特に高いしきい値への書き込みが困難になる。特に、メモリセルを多値化した場合には、制御性を向上させるためにしきい値電圧の最高値は一定以下にはできず、上記の高いしきい値への書き込み不足の課題がより深刻になる。
【０００３】
なお、特許文献１には、多値メモリにおいて、消去状態から最も遠いしきい値への書き込みの後に、消去状態に近い状態から順序書き込みを行うことで、高速化と高信頼性化する技術が開示されている。
【０００４】
また、特許文献２には、消去動作後に弱書き込みを行い、その後、多値の書き込み動作を行うことで、消去状態のしきい値分布の下限値を押し上げ、書き込みをより小さいしきい値シフト量で行って、容量結合ノイズを低減する技術が開示されている。
【０００５】
これらの手法を用いた場合においても、高いしきい値への書き込み不足の改善は不十分であり、改善の余地がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１２６４９０号公報
【特許文献２】特開２００７−３０５２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、書き込み不足を改善した多値の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに印加される信号を制御する制御部と、を備え、前記複数のメモリセルのそれぞれは、第１しきい値電圧分布を有する第１状態と、前記第１しきい値電圧分布よりも高い電圧の第２しきい値電圧分布を有する第２状態と、前記第１しきい値電圧分布と前記第２しきい値電圧分布との間の電圧の第３しきい値電圧分布を有する第３状態と、に設定可能であり、前記制御部は、前記複数のメモリセルのいずれかである第２メモリセルを前記第２状態にし、前記複数のメモリセルの別のいずれかである第３メモリセルを前記第３状態にする動作の際に、前記複数のメモリセルを前記第１状態にする第１動作を実施し、前記第１動作の後に、前記第２メモリセルを、前記第２しきい値電圧分布と前記第３しきい値電圧分布との間のしきい値電圧分布を有する状態にする第２動作を実施し、前記第２動作の後に、前記複数のメモリセルのしきい値電圧分布を上昇させる弱書き込みを行う第３動作を実施し、前記第３動作の後に、前記第３メモリセルを前記第３状態にする第４動作を実施することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、書き込み不足を改善した多値の不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式図である。
【図６】第１の実施例に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【図７】第１の実施例に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図８】第２の実施例に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【図９】第２の実施例に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置におけるデータのスクランブル方式を例示する模式図である。
【図１１】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
本発明の実施形態に係る不揮発性半導体記憶装置は、多値レベル記憶方式の記憶装置であり、より具体的には、ＮＡＮＤセル型フラッシュメモリである。
【００１３】
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
図２〜４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。  
すなわち、図２は、不揮発性半導体記憶装置のブロック図であり、図３は、不揮発性半導体記憶装置の部分模式的回路図である。図４（ａ）は、不揮発性半導体記憶装置のメモリセルの模式的平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ’線断面図であり、図４（ｃ）は、図４（ａ）のＢ−Ｂ’線断面図である。なお、図４（ｂ）及び（ｃ）においては、絶縁部分が省略されている。  
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の特性を例示する模式図である。  
すなわち、同図は、不揮発性半導体記憶装置に含まれるメモリセルの特性を例示しており、同図の横軸は、メモリセルのしきい値電圧Ｖｔｈを表し、縦軸は発生頻度Ｎ１を表している。
【００１４】
まず、図２〜図５により、本実施形態に係る不揮発性半導体記憶装置の構成の例に関して説明する。  
図２に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、メモリセルアレイ１と、制御部２０と、を備える。
【００１５】
制御部２０は、後述するように、複数のメモリセルに印加される信号を制御する。
【００１６】
すなわち、メモリセルアレイ１は、後述するように、マトリクス状に配置された複数のメモリセル（図示せず）を有している。すなわち、メモリセルアレイ１は、複数のビット線と、複数のワード線と、共通ソース線と、を含み、ビット線とワード線との交点に、マトリクス状に配置されたメモリセルを有する。メモリセルは、データを記憶する機能を有し、電気的にデータを書き換え可能な記憶素子である。
【００１７】
本具体例では、制御部２０は、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ワード線制御回路６と、制御回路７と、制御信号入力端子８と、不良ブロック判定回路９と、を有する。ただし、これらのうちのいずれかは、制御部２０とは別に設けられても良い。以下では、制御部２０がこれらを含む場合として説明する。
【００１８】
メモリセルアレイ１には、ビット線を制御するためのビット線制御回路２、及び、ワード線電圧を制御するためのワード線制御回路６が接続されている。ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出し、さらに、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００１９】
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルのデータは、ビット線制御回路２、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルへの書き込みが行われる。
【００２０】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６と接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４及びワード線制御回路６を制御するための制御信号及び制御電圧を発生させる。
【００２１】
また、データ入出力バッファ４には、読み出されたデータに従い、読み出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路９が接続されている。
【００２２】
図３は、メモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１はＮＡＮＤセル型メモリセルアレイであり、複数のＮＡＮＤセルを含む。１つのＮＡＮＤセルは、直列に接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと、その両端に接続された第１選択ゲートＳ１及び第２選択ゲートＳ２と、を含む。
【００２３】
第１選択ゲートＳ１は、ビット線ＢＬ０に接続され、第２選択ゲートＳ２は、ソース線ＳＲＣに接続される。同一のロウに配置されたメモリセルＭＣの制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に共通接続される。また、第１選択ゲートＳ１は、第１セレクト線ＳＧ１に共通接続され、第２選択ゲートＳ２は、第２セレクト線ＳＧ２に共通接続されている。
【００２４】
本具体例では、メモリセルアレイ１は、複数のメモリセルブロック１ａを含む。メモリセルブロック１ａのそれぞれは、複数のメモリセルＭＣを含む複数のＮＡＮＤセルを含む。  すなわち、メモリセルアレイ１に含まれる複数のメモリセルＭＣは、いくつかのグループに分割され、その分割されたグループがメモリセルブロック１ａとなる。
【００２５】
ビット線制御回路２は、複数のデータ記憶回路１０及びフラグ用データ記憶回路１０ａを有する。データ記憶回路１０のそれぞれ及びフラグ用データ記憶回路１０ａには、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ）が接続される。ここで上記の添え字ｉは、０以上の整数である。データ記憶回路１０のそれぞれは、メモリセルＭＣから読み出されるデータを保持する機能を有すると共に、メモリセルＭＣに書き込まれるデータを保持する機能を有する。また、データ記憶回路１０のそれぞれは、多値記憶を行なう際の内部データを操作する機能を有する。
【００２６】
本具体例においては、例えば、メモリセルブロック１ａの単位でデータが消去される。消去動作は、例えば、データ記憶回路１０及びフラグ用データ記憶回路１０ａに接続されている２本のビット線について同時に行なわれる。
【００２７】
例えば、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセルは、１つのセクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。
【００２８】
また、例えば、各ワード線には、フラグデータを記憶するためのフラグセルＦＣが接続される。
【００２９】
読み出し動作、ベリファイ動作及び書き込み動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１、ＹＡ２、…、ＹＡｉ、ＹＡＦｌａｇ）に応じて、１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、１セクタが選択される。
【００３０】
図４（ａ）に表したように、ワード線ＷＬｎ−１、ワード線ＷＬｎ及びワード線ＷＬｎ＋１と、ビット線ＢＬｎ−１、ビット線ＢＬｎ及びビット線ＢＬｎ＋１と、の交点のそれぞれに対応して、メモリセルＭＣが設けられる。ここで上記の添え字ｎは、１以上の整数である。
【００３１】
図４（ｂ）及び（ｃ）に表したように、メモリセルＭＣは、基板４１（半導体基板）と、基板４１の主面に設けられた複数の拡散領域４２と、基板４１の複数の拡散領域４２どうしの間に設けられたチャネル領域４２ａと、チャネル領域４２ａの上に設けられた浮遊ゲート４４（浮遊ゲートＦＧ）と、浮遊ゲート４４の上に設けられた制御ゲート４６（制御ゲートＣＧ）と、チャネル領域４２ａと浮遊ゲート４４との間に設けられた第１絶縁膜４３と、浮遊ゲート４４と制御ゲート４６との間に設けられた第２絶縁膜４５と、を有している。
【００３２】
すなわち、メモリセルＭＣは、浮遊ゲートを有するＭＯＳＦＥＴである。拡散領域４２は、ＭＯＳＦＥＴのソース領域及びドレイン領域として機能し、例えばｎ型導電層である。
【００３３】
ただし、本発明はこれに限らず、メモリセルＭＣは、浮遊ゲート型の構造ではなく、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造等を有しても良い。
【００３４】
すなわち、メモリセルＭＣは、第１導電型基板（基板４１）内に設けられた第１及び第２の第２導電型半導体領域（拡散領域４２）と、前記第１及び第２の第２導電型半導体領域の間の第１導電型半導体領域（チャネル領域４２ａ）と、前記第１及び第２の第２導電型半導体領域間における導通／非導通を制御する制御ゲート４６と、制御ゲート４６と第２導電型半導体領域との間に設けられた記憶層（例えば浮遊ゲート４４または電荷蓄積層等）と、チャネル領域４２ａと前記記憶層との間に設けられた第１絶縁膜４３と、を有する。  
以下では、上記の記憶層が浮遊ゲート４４である場合として説明する。
【００３５】
図４（ｂ）及び（ｃ）に例示したように、隣接するメモリセルＭＣどうしは、容量結合され得る。不揮発性半導体記憶装置１１０のメモリセルＭＣは、例えば、４０ｎｍ（ナノメートル）以下のデザインルールが適用され、隣接するメモリセルＭＣどうしの間隔が狭い。これにより、例えば、１つのメモリセルＭＣの浮遊ゲートＦＧの電位は、そのメモリセルＭＣに隣接する他のメモリセルＭＣの浮遊ゲートＦＧの電位の影響を容量結合によって受け、変化され得る。
【００３６】
図５に表したように、複数のメモリセルＭＣのそれぞれは、多値のメモリ状態を有する。
【００３７】
すなわち、複数のメモリセルＭＣのそれぞれのしきい値は、第１しきい値電圧分布ＶＤ１を有する第１状態と、第２しきい値電圧分布ＶＤ２を有する第２状態と、第３しきい値電圧分布ＶＤ３を有する第３状態と、に設定可能である。
【００３８】
第２しきい値電圧分布ＶＤ２は、第１しきい値電圧分布よりも高い電圧である。第３しきい値電圧分布ＶＤ３は、第１しきい値電圧分布ＶＤ１と第２しきい値電圧分布ＶＤ２との間の電圧である。
【００３９】
第１しきい値電圧分布ＶＤ１に対応する第１状態は、Ｅレベルに対応し、消去状態である。なお、第１しきい値電圧分布ＶＤ１は、例えば負の電圧とすることができる。
【００４０】
一方、第１しきい値電圧分布ＶＤ１以外のしきい値電圧分布は、書き込み状態に対応する。  
第２しきい値電圧分布ＶＤ２に対応する第２状態は、最も高いしきい値電圧のＣレベルに対応する。第３しきい値電圧分布ＶＤ３に対応する第３状態は、中間のしきい値電圧のＢレベルに対応する。
【００４１】
本具体例では、４値のメモリ状態を有する例であり、メモリセルＭＣは、第４しきい値電圧分布ＶＤ４を有する第４状態に、さらに設定可能である。  
第４しきい値電圧分布ＶＤ４に対応する第４状態は、中間の２つ目のしきい値電圧のＡレベルに対応する。
【００４２】
このように、本具体例では、４値のメモリ状態（Ｅ＜Ａ＜Ｂ＜Ｃ）を有しているが、本実施形態において、メモリ状態は多値であれば良く、メモリ状態の数は任意であり、４値よりも多くても良い。以下では、４値である場合として説明する。
【００４３】
メモリセルＭＣのそれぞれにおいて、消去動作はメモリセルＭＣを第１状態にすることであり、Ｃレベル書き込みはメモリセルＭＣを第２状態にすることであり、Ｂレベル書き込みはメモリセルＭＣを第３状態にすることであり、Ａレベル書き込みはメモリセルＭＣを第４状態にすることである。
【００４４】
消去動作は、例えば、制御ゲート４６に対して正極性の消去電圧を基板４１に印加することで行われる。なお、正極性の電圧の印加により、制御ゲート４６の電位は、基板４１の電位よりも低い電位になる。
【００４５】
Ｃレベル書き込みは、例えば、基板４１に対して正極性のＣレベル電圧を制御ゲート４６に印加することで行われる。なお、正極性の電圧の印加により、制御ゲート４６の電位は、基板４１の電位よりも高い電位になる。Ｂレベル書き込みは、例えば、基板４１に対して正極性であり、Ｃレベル電圧よりも低いＢレベル電圧を制御ゲート４６に印加することで行われる。Ａレベル書き込みは、例えば、基板４１に対して正極性であり、Ｂレベル電圧よりも低いＡレベル電圧を制御ゲート４６に印加することで行われる。
【００４６】
ここで、例えば、第１しきい値電圧分布ＶＤ１は、消去ベリファイ電圧Ｖｅｖ未満の電圧を有する。第２しきい値電圧分布ＶＤ２は、Ｃレベルベリファイ電圧ＶＣ以上の電圧を有する。第３しきい値電圧分布ＶＤ３は、Ｂレベルベリファイ電圧ＶＢ以上でＣレベルベリファイ電圧ＶＣ未満の電圧を有する。第４しきい値電圧分布ＶＤ４は、Ａレベルベリファイ電圧ＶＡ以上でＢレベルベリファイ電圧ＶＢ未満の電圧を有する。
【００４７】
以下では、第１状態〜第４状態に設定されるメモリセルＭＣを、それぞれ、第１〜第４メモリセルＭＣ１〜ＭＣ４と呼ぶことにする。
【００４８】
図４（ａ）に例示したように、マトリクス状に設けられた複数のメモリセルＭＣは、隣接するメモリセルＭＣどうしで異なるメモリ状態を有することができる。
【００４９】
例えば、複数のメモリセルＭＣのうちの着目メモリセルＭ２２は、Ｃレベルの第２メモリセルＭＣ２である。そして、例えば、着目メモリセルＭ２２に対して、ワード線方向で隣接している隣接メモリセルＭ２３は、Ｂレベルの第３メモリセルＭＣ３である。また、着目メモリセルＭ２２に対して、例えばビット線方向の一方で隣接している隣接メモリセルＭ１２は、Ａレベルの第４メモリセルＭＣ４である。着目メモリセルＭ２２に対して、例えばビット線方向の他方で隣接している隣接メモリセルＭ３２は、Ｅレベルであり第１メモリセルＭＣ１である。ただし、図４（ａ）に例示したメモリセルＭＣの状態の構成は一例であり、本発明においては、メモリ状態の構成はこれには限らない。
【００５０】
すなわち、不揮発性半導体記憶装置１１０において、第２メモリセルＭＣ２の少なくともいずれかと、第３メモリセルＭＣ３の少なくともいずれかと、は、互いに隣接している。また、第２メモリセルＭＣ２の少なくともいずれかと、第４メモリセルＭＣ４の少なくともいずれかと、は、互いに隣接していることができる。
【００５１】
このように、不揮発性半導体記憶装置１１０においては、特定の状態のメモリセルＭＣが集中して配置されないように、各メモリセルにおけるデータの状態は、スクランブルされて配置される。このデータのスクランブルの方法に関しては後述する。
【００５２】
このような構成を有する不揮発性半導体記憶装置１１０において、複数のメモリセルＭＣのいずれかである第２メモリセルＭＣ２を第２状態にする（Ｃレベル書き込み）と共に、複数のメモリセルＭＣの別のいずれかである第３メモリセルＭＣ３を第３状態にする（Ｂレベル書き込み）の動作の際に、制御部２０は、以下の動作を実施する。
【００５３】
すなわち、図１に表したように、まず、複数のメモリセルＭＣを第１状態にする第１動作を実施する（ステップＳ１１０）。すなわち、消去動作を行う。消去動作は、メモリセルブロック１ａごとに行うことができる。  
すなわち、メモリセルアレイ１は複数のメモリセルブロック１ａを有し、この第１動作は、メモリセルブロック１ａに含まれる複数のメモリセルＭＣの全てに一括して行われることができる。ただし、本発明はこれに限らず、消去動作は、少なくとも第２メモリセルＭＣ２及び第３メモリセルＭＣ３に行われれば良い。
【００５４】
そして、この第１動作の後に、第２メモリセルＭＣ２を、第２しきい値電圧分布ＶＤ２と第３しきい値電圧分布ＶＤ３との間のしきい値電圧分布に入る状態にする第２動作を実施する（ステップＳ１２０）。すなわち、メモリセルＭＣが有するしきい値電圧分布のうちの最も高いしきい値電圧分布に向けての書き込みを行う。  
この時、メモリセルＭＣが有する最も電圧が高い第２しきい値電圧分布ＶＤ２は実現されず、第２メモリセルＭＣ２のしきい値電圧は、第２しきい値電圧分布ＶＤ２に近い分布となる。すなわち、「準最高状態書き込み」を行う。
【００５５】
すなわち、第２メモリセルＭＣ２のしきい値電圧は、第２しきい値電圧分布ＶＤ２に近いが、第２しきい値電圧分布ＶＤ２よりも低い、「準第２しきい値電圧分布」（Ｃ１レベル）となる。第２しきい値電圧分布ＶＤ２の形成をＣレベル書き込みと言うのに対して、この「準第２しきい値電圧分布」の形成を、Ｃ１レベル書き込みということにする。
【００５６】
そして、このような第２動作の後に、複数のメモリセルＭＣのしきい値電圧分布を上昇させる弱書き込みを行う第３動作を実施する（ステップＳ１３０）。すなわち、ソフトプログラムを行う。
【００５７】
このソフトプログラムは、メモリセルＭＣにおける２番目に低いしきい値電圧分布（図５に例示した特性においては、第４しきい値電圧分布ＶＤ４、すなわち、Ａレベル）を実現するためにメモリセルＭＣに印加される電圧（Ａレベル書き込み電圧）よりも低い電圧（ソフトプログラム電圧）を、メモリセルＭＣに印加する動作である。なお、２番目に低いしきい値電圧分布を実現するために、メモリセルＭＣの制御ゲート４６に基板４１に対して正極性のＡレベル書き込み電圧が印加されるが、ソフトプログラムにおいては、基板４１に対して正極性であって、Ａレベル書き込み電圧よりも小さい値のソフトプログラム電圧が、制御ゲート４６に印加される。
【００５８】
ソフトプログラムは、例えば、消去されたメモリセルＭＣのしきい値電圧分布を、正方向に移動させて、しきい値電圧分布を狭くする微調整書き込みである。
【００５９】
この第３動作は、メモリセルブロック１ａに含まれる複数のメモリセルＭＣの全てに一括して行われることができる。ただし、本発明はこれに限らず、第３動作は、メモリセルブロック１ａに含まれる任意のメモリセルＭＣに対して行うことができる。特に、第２メモリセルＭＣ２、及び、第２メモリセルに隣接した任意のセル（例えば第１〜第４メモリセルＭＣ１〜ＭＣ４）、の少なくともいずれかに対して、第３動作は実施される。
【００６０】
そして、このような第３動作の後に、第３メモリセルＭＣ３を第３状態にする第４動作を実施する（ステップＳ１４０）。すなわち、中間状態書き込みである、Ｂレベル書き込みを実施する。
【００６１】
これにより、高いしきい値（第２しきい値電圧分布ＶＤ２）へのＣレベル書き込みにおける書き込み不足が改善される。すなわち、メモリセルＭＣどうしの間の容量結合作用を積極的に利用して、書き込み不足を補うことで、最も高いしきい値電圧分布の状態を、所望の状態にすることができる。
【００６２】
すなわち、上記の第３動作（ソフトプログラム）及び第４動作（Ｂレベル書き込み）の少なくともいずれかによって、第２メモリセルＭＣ２のしきい値電圧分布が上昇し、第２メモリセルＭＣ２は第２状態（Ｃレベル）になる。すなわち、第２動作においては、第２メモリセルＭＣ２においては、Ｃレベルよりも低いしきい値電圧分布のＣ１レベルが形成されるが、その後に行われるソフトプログラム及びＢレベル書き込みの少なくともいずれかによって、第２メモリセルＭＣ２に対して隣接するメモリセルＭＣと、第２メモリセルＭＣ２と、の間の容量結合により、第２メモリセルＭＣ２のしきい値電圧分布がＣ１レベルからＣレベル（目標とする第２しきい値電圧分布ＶＤ１）に上昇し、その結果、第２メモリセルＭＣ２におけるＣレベル書き込み動作が完了する。
【００６３】
すなわち、第３動作及び第４動作の少なくともいずれかにおける第２メモリセルＭＣ２のしきい値電圧分布の上昇は、複数のメモリセルＭＣのうちの第２メモリセルＭＣ２に隣接するメモリセルＭＣと、第２メモリセルと、の間の容量結合作用に基づくことができる。この第２メモリセルＭＣ２に隣接するメモリセルＭＣは、例えば第３メモリセルＭＣ３である。
【００６４】
このように、不揮発性半導体記憶装置１１０においては、制御部２０は、消去動作→Ｃ１レベル書き込み（準最高状態書き込み）→ソフトプログラム→中間状態書き込みの順で動作を行う。この中間状態書き込みは、多値のしきい値電圧分布の内の任意の中間状態の書き込みとすることができる。  
すなわち、不揮発性半導体記憶装置１１０においては、消去動作の後に、可能な限り高いしきい値電圧の状態に第２メモリセルＭＣ２を設定し（準最高状態書き込み、すなわち、Ｃ１レベル書き込み）、その後のソフトプログラムと他のレベルの書き込みとによって、容量結合作用を用いて、第２メモリセルＭＣ２のしきい値電圧分布を上昇させて、目標のＣレベルの状態にすることができる。
【００６５】
なお、特許文献１に記載されている比較例の方法では、消去動作→最も高いしきい値への書き込み（例えばＣ１レベル書き込み）→低いしきい値から順序書き込み（例えば、Ａレベル書き込み→Ｂレベル書き込み）、の順序の動作が行われ、ソフトプログラムを行わない。このため、消去状態のしきい値電圧分布が広く、非常に低いしきい値電圧のメモリセルＭＣが存在する。このため、例えばメモリセルＭＣへの各レベルの書き込み状態のばらつきが大きい。すなわち、もしＣ１レベル書き込みを行った後に、他のレベルの書き込みを行ったとしても、非常に低いしきい値電圧のメモリセルＭＣの影響を受け、第２メモリセルＭＣ２は、目標のＣレベルの状態に設定することが困難である。そして、特許文献１には、最も書き込みが困難な最も高いしきい値（Ｃレベル）への書き込みのために、可能な限り高いしきい値電圧に書き込んだ（Ｃ１レベル書き込み）後に、隣接するメモリセルとの間の容量結合を利用してしきい値電圧を上昇させることは記載されておらず、特許文献１に記載されている技術では、書き込み不足の解消は困難である。
【００６６】
また、特許文献２に記載されている比較例の方法では、消去動作の後にまず、ソフトプログラムを行い、その後に書き込み動作を行うので、本実施形態における順序（消去動作の直後にＣ１レベル書き込み）とは、順序が異なる。すなわち、この比較例においては、ソフトプログラムの後に高いレベルの書き込みが行われるので、高いレベルの書き込みが行われたメモリセルＭＣ（例えば第２メモリセルＭＣ２）のしきい値電圧は、ソフトプログラムにおける容量結合によるしきい値電圧の上昇の効果を享受できない。このため、最も高いしきい値電圧のメモリセルのしきい値電圧を、目標とするＣレベルまで十分到達させることが困難である。
【００６７】
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、消去動作の後に、まず最も高いＣ１レベル書き込み（準最高状態書き込み）を行い、その後、ソフトプログラムを実施する。これにより、消去状態のしきい値電圧分布の下限を上昇させると共に、Ｃ１レベル書き込みが行われた第２メモリセルＭＣ２のしきい値電圧を、容量結合によって上昇させる。そして、その後、中間状態書き込みを行い、これにより、容量結合作用によって、第２メモリセルＭＣ２のしきい値電圧をさらに上昇させ、目標のＣレベルに設定することができる。
【００６８】
（第１の実施例）
以下、本実施形態の具体例である第１の実施例として、４値の場合、すなわち、中間状態として、ＡレベルとＢレベルとを有する場合の一例を説明する。ここで、図４で示した第２メモリセルＭＣ２に相当する複数のメモリセルを第２メモリセル群ＭＣ２’（図示しない）とし、第３メモリセルＭＣ３に相当する複数のメモリセルを第３メモリセル群ＭＣ３’（図示しない）とし、第４メモリセルＭＣ４に相当する複数のメモリセルを第４メモリセル群ＭＣ４’（図示しない）とし、第１メモリセルＭＣ１に相当する複数のメモリセルを第１メモリセル群ＭＣ１’（図示しない）とする。
【００６９】
また、第１乃至第４のメモリセル群ＭＣ１’〜ＭＣ４’は、同一のワード線ＷＬｎ、または、ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ワード線ＷＬｎ＋１に接続されるメモリセルを意味する。
【００７０】
図６は、本発明の第１の実施例に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
図７は、本発明の第１の実施例に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
図６に表したように、第１の実施例においては、まず、複数のメモリセルＭＣを第１状態にする第１動作（消去動作）を実施する（ステップＳ１１０）。
【００７１】
これにより、図７（ａ）に表したように、メモリセルＭＣのしきい値は、負の電圧となり、第１しきい値電圧分布ＶＤ１のＥ１レベル（Ｅレベルに含まれる）となる。この時、Ｅ１レベルのしきい値電圧分布は、比較的ブロードである。
【００７２】
そして、この第１動作の後に、第２メモリセル群ＭＣ２’を、第２しきい値電圧分布ＶＤ２と第３しきい値電圧分布ＶＤ３との間のしきい値電圧分布を有する状態にする第２動作（Ｃ１レベル書き込み）を実施する（ステップＳ１２０）。  
そして、引き続きＣ１レベルベリファイを行う（ステップＳ１２１）。
【００７３】
すなわち、図７（ｂ）に表したように、第２メモリセル群ＭＣ２’のしきい値電圧分布の下限が、Ｃ１レベルベリファイ電圧ＶＣ１以上となる。なお、Ｃ１レベルベリファイ電圧ＶＣ１は、Ｃレベルベリファイ電圧ＶＣよりも低い電圧である。なお、例えば、Ｃ１レベルベリファイ（ステップＳ１２１）において、第２メモリセルＭＣ２のしきい値電圧が、Ｃ１レベルベリファイ電圧ＶＣ１よりも低い場合は、Ｃ１レベル書き込み（ステップＳ１２０）が再度行われる。すなわち、第２メモリセル群ＭＣ２’のしきい値電圧分布の下限が、Ｃ１レベルベリファイ電圧ＶＣ１以上となるまで、ステップＳ１２０とステップＳ１２１とが繰り返される。
【００７４】
この時、消去状態であるメモリセルＭＣにおいては、しきい値電圧分布はＥ２レベル（Ｅレベルに含まれる）となり、図７（ａ）に例示した状態（Ｅ１レベル）よりも上昇する。この消去状態のメモリセルＭＣのしきい値電圧分布の上昇は、例えば、第２メモリセルＭＣ２と消去状態のメモリセルＭＣとの間の容量結合作用に基づいている。
【００７５】
そして、第２動作の後に、複数のメモリセルＭＣのしきい値電圧分布を上昇させる弱書き込み（ソフトプログラム）を行う第３動作を実施する（ステップＳ１３０）。この第３動作は、例えば、メモリセルブロック１ａに含まれる複数のメモリセルＭＣの全てに一括して行われる。
【００７６】
これにより、図７（ｃ）に表したように、消去状態であるメモリセルＭＣのしきい値電圧分布は、Ｅ３レベル（Ｅレベルに含まれる）となり、図７（ｂ）に例示した状態（Ｅ２レベル）よりも狭くなる。すなわち、Ｅ３レベルのしきい値電圧分布の下限は、Ｅ２レベルのしきい値電圧分布の下限から、例えば１〜２Ｖ（ボルト）程度上昇する。
【００７７】
それと同時に、第２メモリセル群ＭＣ２’のしきい値電圧分布は、Ｃ１レベルよりも高いＣ２レベルとなる。すなわち、Ｃ２レベルのしきい値電圧分布の下限は、Ｃ１レベルのしきい値電圧分布の下限から、例えば０．２Ｖ程度上昇する。この第２メモリセル群ＭＣ２’のしきい値電圧分布の上昇は、第２メモリセルＭＣ２に隣接する他のメモリセルＭＣと、第２メモリセルＭＣ２と、の間の容量結合作用によって生じる。
【００７８】
そして、第３動作の後に、第３メモリセル群ＭＣ３’を第３状態にする第４動作（Ｂレベル書き込み）を実施する（ステップＳ１４０）。  
そして、引き続きＢレベルベリファイを行う（ステップＳ１４１）。
【００７９】
すなわち、図７（ｄ）に表したように、第３メモリセル群ＭＣ３’のしきい値電圧分布は、例えば、ほぼ目標のＢレベルになり、その下限は、Ｂレベルベリファイ電圧ＶＢ以上となる。なお、例えば、Ｂレベルベリファイ（ステップＳ１４１）において、第３メモリセルＭＣ３のしきい値電圧が、Ｂレベルベリファイ電圧ＶＢよりも低い場合は、Ｂレベル書き込み（ステップＳ１４０）が再度行われる。すなわち、第３メモリセル群ＭＣ３’のしきい値電圧分布の下限が、Ｂレベルベリファイ電圧ＶＢ以上となるまで、ステップＳ１４０とステップＳ１４１とが繰り返される。
【００８０】
この時、第２メモリセル群ＭＣ２’のしきい値電圧分布は、上記のＣ２レベルよりも高いＣ３レベルとなる。すなわち、Ｃ３レベルのしきい値電圧分布の下限は、Ｃ２レベルのしきい値電圧分布の下限から、例えば０．１Ｖ程度上昇する。このしきい値電圧分布の上昇は、第２メモリセルＭＣ２と、それに隣接する他のメモリセルＭＣ（例えば第３メモリセルＭＣ３）との容量結合作用によって生じる。
【００８１】
この時、消去状態であるメモリセルＭＣにおけるしきい値電圧分布は、Ｅ４レベル（Ｅレベルに含まれる）となり、図７（ｃ）に例示した状態（Ｅ３レベル）よりも上昇する。この消去状態のメモリセルＭＣのしきい値電圧分布の上昇は、例えば、第２メモリセルＭＣ２及び第３メモリセルＭＣ３の少なくともいずれかと、消去状態のメモリセルＭＣと、の間の容量結合作用に基づいている。
【００８２】
そして、第４動作の後に、第４メモリセル群ＭＣ４’を第４状態にする第５動作（Ａレベル書き込み）を実施する（ステップＳ１５０）。  
そして、引き続きＡレベルベリファイを行う（ステップＳ１５１）。
【００８３】
すなわち、図７（ｅ）に表したように、第４メモリセル群ＭＣ４’のしきい値電圧分布は、ほぼ目標のＡレベルになり、その下限は、Ａレベルベリファイ電圧ＶＡ以上となる。なお、例えば、Ａレベルベリファイ（ステップＳ１５１）において、第４メモリセルＭＣ４のしきい値電圧が、Ａレベルベリファイ電圧ＶＡよりも低い場合は、Ａレベル書き込み（ステップＳ１５０）が再度行われる。すなわち、第４メモリセル群ＭＣ４’のしきい値電圧分布の下限が、Ａレベルベリファイ電圧ＶＡ以上となるまで、ステップＳ１５０とステップＳ１５１とが繰り返される。
【００８４】
この時、第２メモリセル群ＭＣ２’のしきい値電圧分布は、上記のＣ３レベルから上昇し、目標であるＣレベルとなる。すなわち、第２メモリセル群ＭＣ２’のしきい値電圧分布の下限は、Ｃレベルベリファイ電圧ＶＣ以上になる。Ｃレベルのしきい値電圧分布の下限は、Ｃ３レベルのしきい値電圧分布の下限から、例えば０．１Ｖ程度上昇した値である。このしきい値電圧分布の上昇は、第２メモリセルＭＣ２と、それに隣接する他のメモリセルＭＣ（例えば第３メモリセルＭＣ３及び第４メモリセルＭＣ４の少なくともいずれか）との容量結合作用によって生じる。
【００８５】
この時、消去状態であるメモリセルＭＣにおけるしきい値電圧分布は、Ｅ５レベル（Ｅレベルに含まれる）となり、図７（ｄ）に例示した状態（Ｅ４レベル）よりも上昇する。この消去状態のメモリセルＭＣのしきい値電圧分布の上昇は、例えば、第２〜第４メモリセルＭＣ２〜ＭＣ４の少なくともいずれかと、消去状態のメモリセルＭＣと、の間の容量結合作用に基づいている。
【００８６】
これにより、高いしきい値（第２しきい値電圧分布ＶＤ２）へのＣレベル書き込みにおける書き込み不足が改善される。
【００８７】
なお、上記の各動作においてしきい値電圧分布の下限が上昇する値は、一例であり、本発明はこれには限定されず、第２メモリセルＭＣ２が、第２動作におけるＣ１レベルから、第３動作及び第４動作の少なくともいずれかを実施することで、実質的に目的とするＣレベルに上昇すれば良い。
【００８８】
また、Ａレベル書き込みよりも先にＢレベル書き込みを行うことにより、Ａレベルのしきい値電圧分布とＢレベルのしきい値電圧分布との間の幅を広く取ることができる。その結果、セル間干渉によりメモリセルＭＣのＡレベルのしきい値が、Ｂレベルのしきい値電圧分布まで上昇してしまう不良を低減することができる。
【００８９】
（第２の実施例）
本実施形態に係る別の具体例である第２の実施例においては、第１の実施例に対して、Ｂレベル書き込みとＡレベル書き込みとの順序が逆転されている。
【００９０】
図８は、本発明の第２の実施例に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
図９は、本発明の第２の実施例に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
図８に表したように、第２の実施例においては、消去動作（ステップＳ１１０）、Ｃ１レベル書き込み（ステップＳ１２０）、Ｃ１レベルベリファイ（ステップＳ１２１）、及び、弱書き込み（ソフトプログラム）（ステップＳ１３０）を実施した後、第４メモリセルＭＣ４を、目標とするＡレベルよりも低いＡ１レベルに設定するＡ１レベル書き込みを行う第６動作を実施する（ステップＳ１６０）。Ａ１レベルは、第４メモリセルＭＣ４の目標であるＡレベルよりも低い電圧のレベルであり、第４状態（Ａレベル）と第１状態（Ｅレベル）の間のレベルである。  
そして、Ａ１レベルベリファイを行う（ステップＳ１６１）。
【００９１】
すなわち、図９（ｄ）に表したように、第４メモリセル群ＭＣ４’のしきい値電圧分布は、Ａ１レベルになり、その下限は、Ａ１レベルベリファイ電圧ＶＡ１以上となる。なお、例えば、Ａ１レベルベリファイ（ステップＳ１６１）において、第４メモリセルＭＣ４のしきい値電圧が、Ａ１レベルベリファイ電圧ＶＡ１よりも低い場合は、Ａ１レベル書き込み（ステップＳ１６０）が再度行われる。すなわち、第４メモリセル群ＭＣ４’のしきい値電圧分布の下限が、Ａ１レベルベリファイ電圧ＶＡ１以上となるまで、ステップＳ１６０とステップＳ１６１とが繰り返される。
【００９２】
この時、第２メモリセル群ＭＣ２’のしきい値電圧分布は、第３動作により生成されたＣ２レベルよりも高いＣ４レベルとなる。このしきい値電圧分布の上昇は、第２メモリセルＭＣ２と、それに隣接する他のメモリセルＭＣ（例えば第４メモリセルＭＣ４）との容量結合作用によって生じる。
【００９３】
また、消去状態であるメモリセルＭＣにおけるしきい値電圧分布は、Ｅ６レベル（Ｅレベルに含まれる）となり、図９（ｃ）に例示した状態（Ｅ３レベル）よりも上昇する。この消去状態のメモリセルＭＣのしきい値電圧分布の上昇は、例えば、第２メモリセルＭＣ２及び第４メモリセルＭＣ４の少なくともいずれかと、消去状態のメモリセルＭＣと、の間の容量結合作用に基づいている。
【００９４】
そして、第６動作の後に、第３メモリセル群ＭＣ３’を第３状態にする第４動作（Ｂレベル書き込み）を実施し（ステップＳ１４０）、Ｂレベルベリファイを行う（ステップＳ１４１）。
【００９５】
これにより、図９（ｅ）に表したように、第３メモリセル群ＭＣ３’がＢレベルに書き込まれる。
【００９６】
この時、第２メモリセル群ＭＣ２’のしきい値電圧分布は、上記のＣ４レベルから上昇し、目標であるＣレベルとなる。このしきい値電圧分布の上昇は、第２メモリセルＭＣ２と、それに隣接する他のメモリセルＭＣ（例えば第３メモリセルＭＣ３及び第４メモリセルＭＣ４の少なくともいずれか）との容量結合作用によって生じる。
【００９７】
また、第４メモリセル群ＭＣ４’のしきい値電圧分布は、上記のＡ１レベルから上昇し、目標であるＡレベルとなる。このしきい値電圧分布の上昇は、第４メモリセルＭＣ４と、それに隣接する他のメモリセルＭＣ（例えば第２メモリセルＭＣ２及び第３メモリセルＭＣ３の少なくともいずれか）との容量結合作用によって生じる。
【００９８】
さらに、消去状態であるメモリセルＭＣにおけるしきい値電圧分布は、容量結合によって、Ｅ６レベルよりも高いＥ７レベル（Ｅレベルに含まれる）となる。この消去状態のメモリセルＭＣのしきい値電圧分布の上昇は、例えば、第２〜第４メモリセルＭＣ２〜ＭＣ４の少なくともいずれかと、消去状態のメモリセルＭＣと、の間の容量結合作用に基づいている。
【００９９】
このように第２の実施例では、第３動作（ステップＳ１３０）と第４動作（ステップＳ１４０）との間に、第４メモリセルＭＣ４を第４状態と第１状態の間の状態にする第６動作を実施する。
【０１００】
このように、第２の実施例においても、消去動作→Ｃ１レベル書き込み（準最高状態書き込み）→ソフトプログラム→中間状態書き込み（Ａ１レベル書き込み→Ｂレベル書き込み）の順で動作を行うことで、まず、可能な限り高いしきい値電圧の状態（準最高状態書き込み）に第２メモリセルＭＣ２を設定し、その後のソフトプログラムと他のレベルの書き込みとによって、容量結合作用を用いて、第２メモリセルＭＣ２のしきい値電圧分布を上昇させて、目標のＣレベルの状態にし、書き込み不足を改善することができる。
【０１０１】
また、Ｂレベル書き込みよりも先にＡレベル書き込みを行うことにより、Ｂレベルのしきい値電圧分布とＣレベルのしきい値電圧分布との間の幅を広く取ることができる。その結果、セル間干渉によりメモリセルＭＣのＢレベルのしきい値が、Ｃレベルのしきい値電圧分布まで上昇してしまう不良を低減することができる。
【０１０２】
本実施形態においては、第２メモリセルＭＣ２に隣接して他のレベルのメモリセルＭＣを配置することによって容量結合作用を生じさせ、これにより、第２メモリセルＭＣ２のしきい値電圧状態を上昇させ、目的とするＣレベル書き込みを実現する。このために、本実施形態においては、特定のレベルのメモリセルが固まって配置されないように、例えば、できるだけ異なるレベルのメモリセルＭＣが互いに隣接するように配置される。
【０１０３】
以下、このデータのスクランブルの方法に関して説明する。  
本実施形態に係る不揮発性半導体記憶装置１１０においては、カラム方向に同一データが続くことがないように、データの正転と反転とを混ぜ合わせて（スクランブルして）、データをメモリセルＭＣへ書き込む。この際、外部から入力された１ページの書き込みデータを一定の規則に従って変えることを、スクランブルと呼ぶ。そして、その一定の規則、すなわちスクランブル方式を保持するのが、スクランブルテーブルである。なお、このスクランブルテーブルは、不揮発性半導体記憶装置１１０の内部または外部に設けられたメモリに格納される。
【０１０４】
図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデータのスクランブル方式を例示する模式図である。  
すなわち、同図は、不揮発性半導体記憶装置１１０に適用されるスクランブルテーブルの概念を表している。  
図１０に表したように、スクランブルテーブルは、ワード線ＷＬのアドレス（以下、ワード線アドレスと呼ぶ）を例えば“４”で割った余りＭＡ毎に、そのワード線アドレスに対応したデータの上位ページＵＰ及び下位ページＬＰの変え方のデータを有している。
【０１０５】
例えば、ワード線アドレスを“４”で割った余りＭＡが“０”である場合には、上位ページＵＰ及び下位ページＬＰに書き込むべきデータを正転（Ｎ）させて書き込む。つまり入力されたデータを変えずにそのままメモリセルＭＣへ書き込む。  
余りＭＡが“１”である場合には、上位ページＵＰ及び下位ページＬＰに書き込むデータを、それぞれ反転（Ｉ）及び正転（Ｎ）させて書き込む。  
余りＭＡが“２”である場合には、上位ページＵＰ及び下位ページＬＰに書き込むデータを、それぞれ正転（Ｎ）及び反転（Ｉ）させて書き込む。  
余りＭＡが“３”である場合には、上位ページＵＰ及び下位ページＬＰに書き込むデータを、共に反転（Ｉ）させて書き込む。
【０１０６】
上記のようにワード線アドレスを“４”で割った余りＭＡ毎に、データを換えるスクランブル方式を採用することで、ワード線を４つのグループに分類し、グループ毎にスクランブル方式を変える。
【０１０７】
例えばワード線ＷＬ０〜ＷＬ１５のワード線アドレスにおいて、ワード線ＷＬ０、ＷＬ４、ＷＬ８及びＷＬ１２は、第１グループに分類される。また、ワード線ＷＬ１、ＷＬ５、ＷＬ９及びＷＬ１３は、第２グループに分類される。更に、ワード線ＷＬ２、ＷＬ６、ＷＬ１０及びＷＬ１４は、第３グループに分類される。そして、ワード線ＷＬ３、ＷＬ７、ＷＬ１１及びＷＬ１５は、第４グループに分類される。そして、第１〜第４グループのそれぞれのワード線において、互いに異なるスクランブル方式が採用される。
【０１０８】
なお、上記の処理を行うためのスクランブル回路は、不揮発性半導体記憶装置１１０の内部または外部に設けられる。
【０１０９】
次に、上記構成の不揮発性半導体記憶装置１１０における、データの書き込み方法の一例について、説明する。  
以下では、一例として、不揮発性半導体記憶装置１１０にメモリコントローラが設けられ、このメモリコントローラが、スクランブルテーブルを格納するメモリ、スクランブル回路、ＭＰＵ、及び、フラッシュコントローラ、を有する場合として説明する。なお、メモリコントローラは、不揮発性半導体記憶装置１１０とは別に設けられても良い。
【０１１０】
図１１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
すなわち、同図は、不揮発性半導体記憶装置１１０に適用されるデータのスクランブル方法及びデータの書き込み動作を例示している。  
図１１に表したように、まず、ホスト機器からデータの書き込み命令及び書き込みデータが不揮発性半導体記憶装置１１０に与えられ、メモリコントローラのホストインタフェースモジュールが書き込み命令及び書き込みデータを受信する（ステップＳ２１０）。
【０１１１】
そして、ＭＰＵは、受信した書き込みデータを書き込むべきメモリセルＭＣのアドレス（以下ではワード線アドレスにのみ着目する）を算出する（ステップＳ２１１）。
【０１１２】
引き続きＭＰＵは、算出したワード線アドレスから、そのワード線アドレスに対応するワード線ＷＬが第１〜第４グループのいずれに相当するかを判断する（ステップＳ２１２）。  
すなわち、ワード線アドレスをＭ、グループ数を“Ｎ”（本実施形態ではＮ＝“４”）とすると、ＭをＮで割った時の余りＭＡを算出する。“０”〜“３”の余りＭＡに対応するワード線アドレスのそれぞれに対応するワード線は、第１〜第４グループのそれぞれに属する。
【０１１３】
ＭＰＵは、メモリに格納されているスクランブルテーブルを参照する。そして、ステップＳ２１２で判断されたグループに応じて、スクランブル方式を選択する（ステップＳ２１３）。  
例えば、ステップＳ２１２において、ＭＡが“３”であり、そのワード線アドレスに対応するワード線が第４グループに属すると判断された場合には、ＭＰＵは、書き込みデータの上位ページＵＰ及び下位ページＬＰの両方を反転させるスクランブル方式を選択し、その選択結果をスクランブル回路に提供する。
【０１１４】
次に、スクランブル回路は、ステップＳ２１３でＭＰＵによって選択されたスクランブル方式に従って、書き込みデータをスクランブルする（ステップＳ２１４）。  
例えば、第４グループに属するワード線ＷＬの上位ページデータを書き込む場合には、そのページデータの全てを反転させる。
【０１１５】
その後、スクランブル回路においてスクランブルされた書き込みデータが、フラッシュコントローラを介してメモリセルアレイ１へ与えられ、メモリセルＭＣに書き込まれる（ステップＳ２１５）。
【０１１６】
なお、データの読み出しの際には、外部から与えられたアドレスに従ってメモリセルＭＣからデータが読み出されると共に、ＭＣＵは、そのアドレスに対応したスクランブル方式をスクランブルテーブルから読み出す。そして、読み出したスクランブル方式に応じて、読み出しデータを解読する。
【０１１７】
例えば、第３グループ（余りＭＡが３）に属するワード線の下位ページＬＰのデータを読み出す場合には、スクランブル方式は、図１０に例示したように、反転（Ｉ）であるから、ＭＣＵは読み出しデータを反転させて外部へ出力する。このような読み出し方法を行うため、データのページ毎のコピーは、同一のグループに属するワード線間において実施される。
【０１１８】
上記のようなスクランブル方式を採用したデータの処理は、制御部２０によって実施されることができる。
【０１１９】
すなわち、制御部２０は、データを書き込むべきメモリセルＭＣのワード線アドレスに応じて、前記データのスクランブル方式を選択する（ステップＳ２１３）。  
そして、制御部２０は、前記選択したスクランブル方式に従って、前記データをスクランブルする（ステップＳ２１４）。  
そして、制御部２０は、前記スクランブルされた前記データを、前記ワード線アドレスに応じたメモリセルＭＣに書き込む（ステップＳ２１５）。なお、このステップＳ２１５において、既に説明したステップＳ１１０、Ｓ１２０、Ｓ１３０及びＳ１４０が実施される。
【０１２０】
この際、前記ワード線は、少なくとも１本の前記ワード線を挟んで隣接する複数のワード線毎にグループ化され、前記グループは、前記ワード線アドレスＭ（Ｍは２以上の自然数）をＮ（Ｎは２以上の自然数）で割った余りの数によって分類され、同一の前記グループ内においては、同一の前記スクランブル方式が選択され、異なる前記グループ間では、異なる前記スクランブル方式が選択されることができる。
【０１２１】
このようなデータのスクランブル方法は、第１及び第２の実施例を含め、本発明の実施形態に係る不揮発性半導体記憶装置の動作に適用可能である。このスクランブル方法を適用することにより、第２メモリセルＭＣ２に隣接するメモリセルＭＣが、全て第２メモリセルＭＣと同様のメモリ状態になる可能性は限りなく低い。すなわち、第２メモリセルＭＣ２に、第１乃至第３メモリセルＭＣ１〜ＭＣ３のいずれかが隣接することになる。その結果、メモリセルＭＣどうしの間の容量結合作用を積極的に利用することが可能になり、第２メモリセルＭＣ２の書き込み不足が効果的に解消される。
【０１２２】
（第２の実施の形態）
本発明の第２の実施形態は、不揮発性半導体記憶装置の駆動方法であり、図１に例示した方法が実施される。
【０１２３】
すなわち、複数のメモリセルＭＣを有するメモリセルアレイ１を備えた不揮発性半導体記憶装置であって、複数のメモリセルＭＣのそれぞれは、第１しきい値電圧分布ＶＤ１を有する第１状態と、第１しきい値電圧分布ＶＤ１よりも高い電圧の第２しきい値電圧分布ＶＤ２を有する第２状態と、第１しきい値電圧分布ＶＤ１と第２しきい値電圧分布ＶＤ２との間の電圧の第３しきい値電圧分布ＶＤ３を有する第３状態と、に設定可能である不揮発性半導体記憶装置１１０の駆動方法である。
【０１２４】
そして、この駆動方法は、複数のメモリセルＭＣのいずれかである第２メモリセルＭＣ２を第２状態にし、複数のメモリセルＭＣの別のいずれかである第３メモリセルＭＣ３を第３状態にする動作の際に、以下を実施する。
【０１２５】
すなわち、まず、複数のメモリセルＭＣを第１状態にする第１動作を実施する（ステップＳ１１０）。そして、第１動作の後に、第２メモリセルＭＣ２を、第２しきい値電圧分布ＶＤ２と第３しきい値電圧分布ＶＤ３との間のしきい値電圧分布を有する状態にする第２動作を実施する（ステップＳ１２０）。そして、第２動作の後に、複数のメモリセルＭＣのしきい値電圧分布を上昇させる弱書き込みを行う第３動作を実施する（ステップＳ１３０）。そして、第３動作の後に、第３メモリセルＭＣ３を第３状態にする第４動作を実施する（ステップＳ１４０）。
【０１２６】
これにより、容量結合によって第２メモリセルＭＣ２のしきい値電圧分布を上昇させ、多値の不揮発性半導体記憶装置の書き込み不足を改善することができる。
【０１２７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成するメモリセルアレイ、制御部、メモリセル等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２８】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１３０】
１…メモリセルアレイ、  １ａ…メモリセルブロック、  ２…ビット線制御回路、  ３…カラムデコーダ、  ４…データ入出力バッファ、  ５…データ入出力端子、  ６…ワード線制御回路、  ７…制御回路、  ８…制御信号入力端子、  ９…不良ブロック判定回路、  １０…データ記憶回路、  １０ａ…フラグ用データ記憶回路、  ２０…制御部、  ４１…基板、  ４２…拡散領域、  ４２ａ…チャネル領域、  ４３…第１絶縁膜、  ４４…浮遊ゲート、  ４５…第２絶縁膜、  ４６…制御ゲート、  １１０…不揮発性半導体記憶装置、  ＢＬ、ＢＬ０〜ＢＬ３、ＢＬｉ…ビット線、  ＣＧ…制御ゲート、  ＦＣ…フラグセル、  ＦＧ…浮遊ゲート、  ＬＰ…下位ページ、  Ｍ１２、Ｍ２３、Ｍ３２…隣接セル、  Ｍ２２…着目セル、  ＭＡ…余り、  ＭＣ…メモリセル、  ＭＣ１〜ＭＣ４…第１〜第４メモリセル、  Ｎ１…発生頻度、  Ｓ１…第１選択ゲート、  Ｓ２…第２選択ゲート、  ＳＧ１…第１セレクト線、  ＳＧ２…第２セレクト線、  ＳＲＣ…ソース線、  ＵＰ…上位ページ、  ＶＡ、ＶＡ１、ＶＢ、ＶＣ、ＶＣ１…Ａレベル、Ａ１レベル、Ｂレベル、Ｃレベル、Ｃ１レベルベリファイ電圧、  ＶＤ１〜ＶＤ４…第１〜第４しきい値電圧分布、  Ｖｅｖ…消去ベリファイ電圧、  Ｖｔｈ…しきい値電圧、  ＷＬ、ＷＬ０〜ＷＬ１５、ＷＬｎ…ワード線、  ＹＡ１、ＹＡ２、ＹＡｉ、ＹＡＦｌａｇ…アドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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