(57)【要約】【課題】入出力経路Ｉ／Ｏの増加に関係なく、安定的なデータ書き込みが可能な半導体メモリ装置を提供すること。【解決手段】ロー方向に複数のワードラインが配置され、カラム方向に複数のグローバルビットラインが配置された複数のユニットセルアレイと、１個のワードラインを指定したローアドレスによって前記複数のワードラインのうち、２個以上のワードラインを活性化させるように構成されたローデコーダと、カラム制御信号に応じて、複数のグローバルビットラインのうち、互いに異なる２個のグローバルビットラインを選択するように構成されたグローバルカラムスイッチブロックと、カラムアドレスによってカラム制御信号を生成するように構成されたカラムデコーダとを備えることを特徴とする。【選択図】図６
2011175723.tif 000002
【特許請求の範囲】
【請求項１】
ロー方向に複数のワードラインが配置され、カラム方向に複数のグローバルビットラインが配置された複数のユニットセルアレイと、
１個のワードラインを指定したローアドレスによって前記複数のワードラインのうち、２個以上のワードラインを活性化させるように構成されたローデコーダと、
カラム制御信号に応じて、前記複数のグローバルビットラインのうち、互いに異なる２個のグローバルビットラインを選択するように構成されたグローバルカラムスイッチブロックと、
カラムアドレスによって前記カラム制御信号を生成するように構成されたカラムデコーダと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ユニットセルアレイが、
ビットラインと接続された相変化物質と、
該相変化物質と前記ワードラインとの間に接続されたダイオードとを含むメモリセルを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数のグローバルビットラインが、前記複数のユニットセルアレイのうち、同じユニットセルアレイに互いに接続されないように配置されたオッドグローバルビットラインとイーブングローバルビットラインとを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記選択された２個のグローバルビットラインの各々と互いに異なる入出力経路との間に共通接続された書き込みドライバ及びセンスアンプをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記グローバルカラムスイッチブロックが、前記オッドグローバルビットラインと前記イーブングローバルビットラインとの各々から１個ずつを選択するように構成されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記複数のグローバルビットラインが、
前記複数のユニットセルアレイのうち、奇数番目のユニットセルアレイと接続されたオッドグローバルビットラインと、
前記複数のユニットセルアレイのうち、偶数番目のユニットセルアレイと接続されたイーブングローバルビットラインと、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記複数のグローバルビットラインが、前記複数のユニットセルアレイのうち、互いに異なる２個ずつのユニットセルアレイと交互に接続されるように配置されたイーブングローバルビットラインとオッドグローバルビットラインとを備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記ローデコーダが、前記ローアドレスに該当するワードライン及びその次の順番のローアドレスに該当するワードラインを活性化させるように構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記ローデコーダが、前記ローアドレスに該当するワードラインを備えて２個ごとに１個ずつのワードラインを活性化させるように構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
相変化メモリセルからなる複数のユニットセルアレイと、
該複数のユニットセルアレイのロー方向に配置された複数のワードラインと、
前記複数のユニットセルアレイのうち、カラム方向の奇数番目のユニットセルアレイと接続されたオッドグローバルビットラインと、
前記複数のユニットセルアレイのうち、カラム方向の偶数番目のユニットセルアレイと接続されたイーブングローバルビットラインと、
１個のワードラインを指定したローアドレスに応じて、前記ローアドレスに該当するワードライン及びその次の順番のローアドレスに該当するワードラインを活性化させるように構成されるローデコーダと、
カラム制御信号に応じて、前記イーブングローバルビットラインと前記オッドグローバルビットラインとの各々から１個ずつを選択するように構成されるグローバルカラムスイッチブロックと、
カラムアドレスによって前記カラム制御信号を生成するように構成されたカラムデコーダと、
を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記相変化メモリセルが、ビットラインと接続されたゲルマニウムアンチモンテルリウム及び該ゲルマニウムアンチモンテルリウムとワードラインとの間に接続されたダイオードを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ビットラインが、前記イーブングローバルビットラインまたは前記オッドグローバルビットラインと接続されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記イーブングローバルビットラインと前記オッドグローバルビットラインとの各々から１個ずつ選択されたグローバルビットラインと第１の入出力経路との間に共通接続された第１の書き込みドライバ及び第１のセンスアンプと、
前記イーブングローバルビットラインと前記オッドグローバルビットラインとの各々から１個ずつ選択された他のグローバルビットラインと第２の入出力経路との間に共通接続された第２の書き込みドライバ及び第２のセンスアンプと、
をさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
相変化メモリセルからなる複数のユニットセルアレイと、
ロー方向に前記複数のユニットセルアレイに配置された複数のワードラインと、
前記複数のユニットセルアレイのうち、カラム方向の互いに異なる２個ずつのユニットセルアレイと交互に接続されるように配置されるオッドグローバルビットライン及びイーブングローバルビットラインと、
１個のワードラインを指定したローアドレスに応じて、前記ローアドレスに該当するワードラインを含んで２個ごとに１個ずつのワードラインを活性化させるように構成されるローデコーダと、
カラム制御信号に応じて、前記オッドグローバルビットラインとイーブングローバルビットラインとの各々から１個ずつを選択するように構成されるグローバルカラムスイッチブロックと、
カラムアドレスによってカラム制御信号を生成するように構成されたカラムデコーダと、
を備え、
前記オッドグローバルビットラインとイーブングローバルビットラインとが同じユニットセルアレイに接続されないように配置されることを特徴とする半導体メモリ装置。
【請求項１５】
前記相変化メモリセルが、ビットラインと接続された相変化物質及び該相変化物質とワードラインとの間に接続されたダイオードを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ビットラインが、前記オッドグローバルビットラインまたは前記イーブングローバルビットラインと接続されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記オッドグローバルビットラインと前記イーブングローバルビットラインとの各々から１個ずつ選択されたグローバルビットラインと第１の入出力経路との間に共通接続された第１の書き込みドライバ及び第１のセンスアンプと、
前記オッドグローバルビットラインと前記イーブングローバルビットラインとの各々から１個ずつ選択された他のグローバルビットラインと第２の入出力経路との間に共通接続された第２の書き込みドライバ及び第２のセンスアンプと、
をさらに備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特に、半導体メモリ装置に関する。
【背景技術】
【０００２】
図１に示すように、一般的な相変化メモリ装置で用いられる相変化メモリセル（以下、メモリセル）は、ビットラインＢＬとワードラインＷＬとの間に相変化物質であるゲルマニウムアンチモンテルリウム（Ｇｅ２Ｓｂ２Ｔｅ５；以下、ＧＳＴとする）とダイオードとを接続した形態で構成される。図示されてはいないが、ＧＳＴとトランジスタとを接続した形態で構成することもできる。
【０００３】
ＧＳＴは、電流を用いた加熱によって非決定状態（ａｍｏｒｐｈｏｕｓ  ｐｈａｓｅ）または決定状態（ｃｒｙｓｔａｌｌｉｎｅ  ｐｈａｓｅ）に作ることができる。
ＧＳＴの可変抵抗特性、すなわち、非決定状態での抵抗値が決定状態の抵抗値に比べて相対的に高い特性を利用してデータを記録することができる。
【０００４】
図２は、Ｘ８方式、すなわち、一度のワードライン活性化によって８ビットのデータの入出力がなされるように入出力経路Ｉ／Ｏが設計された相変化メモリ装置の例を挙げたものである。
同図に示すように、従来技術に係る相変化メモリ装置１は、複数のユニットセルアレイＵｎｉｔ  Ｃｅｌｌ  Ａｒｒａｙと、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）１０と、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）２０と、書き込みドライバ・センスアンプアレイブロック３０と、複数のグローバルカラムスイッチブロック４０と、複数のローカルロースイッチブロック５０と、複数のローカルカラムスイッチブロック６０とを備える。
【０００５】
ローデコーダ１０により１個のワードラインＷＬが活性化されることによってロー方向のユニットセルアレイが選択される。
カラムデコーダ２０とローカルカラムスイッチブロック６０とによってカラム方向のユニットセルアレイが活性化される。
書き込みドライバ・センスアンプアレイブロック３０は、複数の書き込みドライバ・センスアンプアレイ（Ｗ／Ｄ  Ｓ／Ａ  ＡＲＲＡＹ）を備える。
【０００６】
グローバルカラムスイッチブロック４０により８個のグローバルビットラインＧＢＬ＜０：７＞が選択されることによってドライバ・センスアンプアレイブロック３０と活性化されたユニットセルアレイの書き込み・読み出し経路が形成される。
したがって、８ビットのデータが入出力経路Ｉ／Ｏ＜０：７＞を介して活性化されたユニットセルアレイのメモリセルに書き込まれるか、読み出される。
【０００７】
図３に示すように、ユニットセルアレイには、複数のグローバルビットラインＧＢＬと複数のビットラインＢＬとが配置される。
予め設定されたコーディング比率に該当する数の分だけのビットラインＢＬがグローバルビットラインＧＢＬに接続される。
【０００８】
グローバルカラムスイッチブロック４０は、複数のパスゲートを備え、各パスゲートの一側入出力端子がグローバルビットラインＧＢＬと各々接続される。
４個単位のパスゲートの他側入出力端子が書き込みドライバ・センスアンプアレイ（Ｗ／Ｄ  Ｓ／Ａ  ＡＲＲＡＹ）の書き込みドライバＷ／ＤとセンスアンプＳ／Ａとに共通接続される。
【０００９】
カラムデコーダ２０から提供されたカラム制御信号ＧＹＳＷ＜０：３＞,ＧＹＳＷＢ＜０：３＞に応じて４個のパスゲートのうちの１個が活性化されてデータの入出力がなされる。
このとき、活性化されたパスゲートと接続されたグローバルビットラインＧＢＬが図２のグローバルビットラインＧＢＬ０に該当する。
つまり、Ｘ８方式による相変化メモリ装置１は、活性化されたユニットセルアレイ別に１個ずつのデータが出力される。
【００１０】
一方、図３と同一なメモリ容量でＸ１６方式、Ｘ３２方式のように、入出力データの数を増加させるためには、活性化された１個のワードラインＷＬと接続されたユニットセルアレイで入出力されるデータの数を増加させ、それに合うように入出力経路Ｉ／Ｏの設計も変更されなければならない。
例えば、Ｘ１６方式によって設計された従来技術に係る相変化メモリ装置２は図４に示すように、活性化されたユニットセルアレイ別に２個ずつ総１６ビットのデータが入出力経路Ｉ／Ｏ＜０：１５＞を介して入出力される。
【００１１】
活性化されたユニットセルアレイ別に２個ずつのデータを入出力できるように、カラムデコーダ２１、書き込みドライバ・センスアンプアレイブロック５１、グローバルカラムスイッチブロック４１、及びローカルカラムスイッチブロック６１の回路構成が図３と異なるように変更される。
【００１２】
しかし、前述したように、入出力経路Ｉ／Ｏを増加させる場合、すなわち、活性化された１個のワードラインＷＬと接続されたユニットセルアレイで入出力されるデータの数を増加させる場合、図５のように、活性化されたワードラインＷＬによって選択されるメモリセルの数が増加する。
【００１３】
活性化されたワードラインＷＬを介して流れる電流量が増加し、ワードラインＷＬの電圧レベルが上昇するようになる。したがって、ＧＳＴと接続されたダイオードまたはトランジスタの電流排出能力が減少し、つまり、ビットラインＢＬからＧＳＴを介してワードラインＷＬに流れる電流量が減少するようになるため、正確なデータ書き込みがなされずに、セルデータの信頼性が低下する。このような技術が、例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第７５０２２５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、入出力経路Ｉ／Ｏの増加に関係なく、安定的なデータ書き込みが可能な半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１６】
そこで、上記の目的を達成するための本発明に係る半導体メモリ装置は、ロー方向に複数のワードラインが配置され、カラム方向に複数のグローバルビットラインが配置された複数のユニットセルアレイと、１個のワードラインを指定したローアドレスによって複数のワードラインのうち、２個以上のワードラインを活性化させるように構成されたローデコーダと、カラム制御信号に応じて、複数のグローバルビットラインのうち、互いに異なる２個のグローバルビットラインを選択するように構成されたグローバルカラムスイッチブロックと、カラムアドレスによってカラム制御信号を生成するように構成されたカラムデコーダとを備えることを特徴とする。
【００１７】
また、上記の目的を達成するための本発明に係る半導体メモリ装置は、相変化メモリセルからなる複数のユニットセルアレイと、複数のユニットセルアレイのロー方向に配置された複数のワードラインと、複数のユニットセルアレイのうち、カラム方向の奇数番目のユニットセルアレイと接続されたオッドグローバルビットラインと、複数のユニットセルアレイのうち、カラム方向の偶数番目のユニットセルアレイと接続されたイーブングローバルビットラインと、１個のワードラインを指定したローアドレスに応じてローアドレスに該当するワードライン及びその次の順番のローアドレスに該当するワードラインを活性化させるように構成されるローデコーダと、カラム制御信号に応じてイーブングローバルビットラインとオッドグローバルビットラインとの各々から１個ずつを選択するように構成されるグローバルカラムスイッチブロックと、カラムアドレスによってカラム制御信号を生成するように構成されたカラムデコーダとを備えることを特徴とする。
【００１８】
さらに、上記の目的を達成するための本発明に係る半導体メモリ装置は、相変化メモリセルからなる複数のユニットセルアレイと、ロー方向に前記複数のユニットセルアレイに配置された複数のワードラインと、複数のユニットセルアレイのうち、カラム方向の互いに異なる２個ずつのユニットセルアレイと交互に接続されるように配置されるオッドグローバルビットライン及びイーブングローバルビットラインと、１個のワードラインを指定したローアドレスに応じてローアドレスに該当するワードラインを含んで２個ごとに１個ずつのワードラインを活性化させるように構成されるローデコーダと、カラム制御信号に応じてオッドグローバルビットラインとイーブングローバルビットラインとの各々から１個ずつを選択するように構成されるグローバルカラムスイッチブロックと、カラムアドレスによってカラム制御信号を生成するように構成されたカラムデコーダとを備え、オッドグローバルビットラインとイーブングローバルビットラインとが同じユニットセルアレイに接続されないように配置されることを特徴とする。
【発明の効果】
【００１９】
本発明は、入出力経路、すなわち、入出力経路Ｉ／Ｏが増加しても１個のワードラインにより選択されるメモリセルの数が増加しないようにすることによって安定的なデータ書き込みが可能であり、セルデータの信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】一般的な相変化メモリ装置のメモリセルの回路図である。
【図２】従来技術のＸ８方式による相変化メモリ装置のブロック図である。
【図３】図２の入出力Ｉ／Ｏ＜０＞関連構成の回路図である。
【図４】従来技術のＸ１６方式による相変化メモリ装置のブロック図である。
【図５】図４によるメモリセル供給電流の状態を示す回路図である。
【図６】本発明の一実施形態に係る相変化メモリ装置のブロック図である。
【図７】図６の相変化メモリ装置による入出力Ｉ／Ｏ＜０：１＞関連構成の回路図である。
【図８】本発明の他の実施形態に係る相変化メモリ装置のブロック図である。
【図９】図８の相変化メモリ装置による入出力Ｉ／Ｏ＜０：１＞関連構成の回路図である。
【発明を実施するための形態】
【００２１】
以下では、添付した図面を参照して本発明の実施形態をより詳細に説明する。
図６に示すように、本発明の一実施形態に係る半導体メモリ装置、すなわち、相変化メモリ装置１００は、複数のユニットセルアレイＵｎｉｔ  Ｃｅｌｌ  Ａｒｒａｙと、ローデコーダ１１０と、カラムデコーダ１２０と、書き込みドライバ・センスアンプアレイブロック１３０と、グローバルカラムスイッチブロック１４０と、複数のローカルロースイッチブロック１５０と、複数のローカルカラムスイッチブロック１６０とを備える。
【００２２】
複数のユニットセルアレイは、各々複数のメモリセルを備え、メモリセルは、図１に示されているような相変化物質であるゲルマニウムアンチモンテルリウム（Ｇｅ２Ｓｂ２Ｔｅ５：以下、ＧＳＴとする）とダイオードとを接続した形態で構成することができる。
複数のユニットセルアレイには、ロー方向にワードラインＷＬが配置され、カラム方向に複数のグローバルビットライン（Ｇｌｏｂａｌ  Ｂｉｔ  Ｌｉｎｅ）ＧＢＬ＜０：１５’＞が配置される。
【００２３】
図６は、全体のワードラインＷＬのうち、活性化されたワードラインＷＬｉ，ＷＬｊのみを示したものである。また、図示されてはいないが、ワードラインＷＬの各々には複数のサブワードライン（Ｓｕｂ  Ｗｏｒｄ  Ｌｉｎｅ；ＳＷＬ）が接続される。
便宜上、グローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞をオッド（ｏｄｄ）グローバルビットラインと称し、グローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞をイーブン（ｅｖｅｎ）グローバルビットラインと称することにする。
【００２４】
このとき、オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞とイーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞とは、同じユニットセルアレイに接続されないように配置される。
【００２５】
オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞は、ロー方向に奇数番目のユニットセルアレイ（１番目のユニットセルアレイ、３番目のユニットセルアレイ）と接続される。
イーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞は、ロー方向に偶数番目のユニットセルアレイ（２番目のユニットセルアレイ、４番目ユニットセルアレイ）と接続される。
【００２６】
ローデコーダ１１０は、１個のワードラインを指定したローアドレスによって複数、すなわち、２個のワードラインＷＬｉ，ＷＬｊを活性化させるように構成される。ローデコーダ１１０は、ローアドレスに該当するワードラインＷＬｉ及び連続する順番のワードラインＷＬｊ、すなわち、次の順番のローアドレスに該当するワードラインＷＬｊを活性化させるように構成される。
【００２７】
上述したローデコーダ１１０はＸ１６方式によるものであり、Ｘ３２方式の場合、ローアドレスに該当するワードラインを備えて連続する順番の４個のワードラインを活性化させるようにローデコーダを構成すればよい。
【００２８】
カラムデコーダ１２０は、カラムアドレスによってカラム制御信号ＧＹＳＷ＜０：１＞，ＧＹＳＷＢ＜０：１＞を生成するように構成される。また、カラムデコーダ１２０は、カラムアドレスによって複数のローカルカラムスイッチブロック１６０を制御する制御信号を生成するように構成される。
【００２９】
書き込みドライバ・センスアンプアレイブロック１３０は、入出力経路Ｉ／Ｏ＜０：１５＞と接続された複数の書き込みドライバ・センスアンプアレイ（Ｗ／Ｄ  Ｓ／Ａ  ＡＲＲＡＹ）を備える。
【００３０】
グローバルカラムスイッチブロック１４０は、カラム制御信号ＧＹＳＷ＜０：１＞，ＧＹＳＷＢ＜０：１＞に応じて、オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞とイーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞との各々から１個ずつのグローバルビットラインＧＢＬを選択するように構成される。
【００３１】
複数のローカルロースイッチブロック１５０は、活性化されたワードラインＷＬｉ，ＷＬｊの各々と接続された複数のサブワードラインＳＷＬのうち、１個を選択するように構成される。
複数のローカルカラムスイッチブロック１６０は、カラムデコーダ１２０から提供された制御信号に応じて複数のグローバルビットラインＧＢＬ＜０：１５＞の各々と接続された複数のビットラインＢＬ（図７を参照）のうち、１個を選択するように構成される。
【００３２】
図７に示すように、グローバルカラムスイッチブロック１４０は、複数のスイッチグループを備える。このとき、スイッチグループは、第１のパスゲートないし第４のパスゲートＰＧ１〜ＰＧ４を備える。
第１のパスゲートないし第４のパスゲートＰＧ１〜ＰＧ４は、一側端子がグローバルビットラインＧＢＬ＜０：１’＞に接続される。
第１のパスゲート及び第３のパスゲートＰＧ１，ＰＧ３は、他側端子が第１の信号ラインＳＩＯ０と共通接続され、第２のパスゲート及び第４のパスゲートＰＧ２，ＰＧ４は、他側端子が第２の信号ラインＳＩＯ１と共通接続される。
【００３３】
第１のパスゲートないし第４のパスゲートＰＧ１〜ＰＧ４は、カラム制御信号ＧＹＳＷ＜０：１＞，ＧＹＳＷＢ＜０：１＞に応じて、オッドグローバルビットラインＧＢＬ＜０、０’＞とイーブングローバルビットラインＧＢＬ＜１、１’＞との各々から１個ずつ（ＧＢＬ＜０、１＞またはＧＢＬ＜０’、１’＞）を選択するように構成される。
【００３４】
書き込みドライバ・センスアンプアレイ１３１は、第１の書き込みドライバＷ／Ｄ０及び第２の書き込みドライバＷ／Ｄ１と第１のセンスアンプＳ／Ａ０及び第２のセンスアンプＳ／Ａ１とを備える。
第１の書き込みドライバＷ／Ｄ０と第１のセンスアンプＳ／Ａ０とは、第１の信号ラインＳＩＯ０と第１の入出力経路Ｉ／Ｏ＜０＞との間に接続される。
第２の書き込みドライバＷ／Ｄ１と第２のセンスアンプＳ／Ａ１とは、第２の信号ラインＳＩＯ１と第２の入出力経路Ｉ／Ｏ＜１＞との間に接続される。
【００３５】
このように構成された本発明の一実施形態に係る相変化メモリ装置１００の動作を説明すれば、次のとおりである。
読み出し命令と共に入力された外部アドレスがデコードされてローアドレス及びカラムアドレスが生成される。
ローデコーダ１１０がローアドレスに該当するワードラインＷＬｉ及びそれと隣接したワードラインＷＬｊ、すなわち、次の順番のローアドレスに該当するワードラインを活性化させる。
活性化された２個のワードラインＷＬｉ，ＷＬｊと接続されたユニットセルアレイが選択される。
【００３６】
カラムデコーダ１２０は、カラムアドレスによってカラム制御信号ＧＹＳＷ＜０：１＞，ＧＹＳＷＢ＜０：１＞を生成する。
例えば、カラム制御信号ＧＹＳＷ＜０＞，ＧＹＳＷＢ＜０＞が活性化され、カラム制御信号ＧＹＳＷ＜１＞，ＧＹＳＷＢ＜１＞が非活性化されたものと仮定する。
【００３７】
図７に示すように、カラム制御信号ＧＹＳＷ＜０＞，ＧＹＳＷＢ＜０＞が活性化されて第１のパスゲートＰＧ１及び第２のパスゲートＰＧ２がターンオンされるので、オッドグローバルビットラインＧＢＬ＜０＞とイーブングローバルビットラインＧＢＬ＜１＞とが選択される。
奇数番目のユニットセルアレイ、すなわち、ワードラインＷＬｉと接続されたユニットセルアレイから１個のデータがオッドグローバルビットラインＧＢＬ＜０＞と第１のパスゲートＰＧ１とを経由して第１の信号ラインＳＩＯ０に印加される。
【００３８】
これと同時に、偶数番目のユニットセルアレイ、すなわち、ワードラインＷＬｊと接続されたユニットセルアレイから１個のデータがイーブングローバルビットラインＧＢＬ＜１＞と第２のパスゲートＰＧ２とを経由して第２の信号ラインＳＩＯ１に印加される。
第１のセンスアンプＳ／Ａ０が第１の信号ラインＳＩＯ０に印加されたデータを感知・増幅して第１の入出力経路Ｉ／Ｏ＜０＞を介して出力する。
これと同時に、第２のセンスアンプＳ／Ａ１が第２の信号ラインＳＩＯ１に印加されたデータを感知・増幅して第２の入出力経路Ｉ／Ｏ＜１＞を介して出力する。
【００３９】
つまり、Ｘ１６方式による本実施形態に係る相変化メモリ装置１００は、一度の読み出し命令によって同時に２個のワードラインＷＬｉ，ＷＬｊを活性化させて互いに異なる２個のユニットセルアレイの各々から１個ずつのデータが第１の入出力経路及び第２の入出力経路Ｉ／Ｏ＜０：１＞から出力されるようにする。このような方式ですべての入出力経路Ｉ／Ｏ＜０：１５＞を介して１６個のデータを同時に出力することができる。
書き込み動作の場合にも、センスアンプＳ／Ａ０，Ｓ／Ａ１の代わりに、書き込みドライバＷ／Ｄ０，Ｗ／Ｄ１が動作することを除き、読み出し動作と類似している。
【００４０】
図８に示すように、本発明の他の実施形態に係る相変化メモリ装置１０１は、複数のユニットセルアレイＵｎｉｔ  Ｃｅｌｌ  Ａｒｒａｙと、ローデコーダ１１１と、カラムデコーダ１２０と、書き込みドライバ・センスアンプアレイブロック１３０と、グローバルカラムスイッチブロック１４０と、複数のローカルロースイッチブロック１５０と、複数のローカルカラムスイッチブロック１６０とを備える。
【００４１】
このとき、複数のグローバルビットラインＧＢＬ＜０：１５’＞と複数のユニットセルアレイとの接続状態、そして、ローデコーダ１１１の構成を除いた残りの構成、すなわち、カラムデコーダ１２０と、書き込みドライバ・センスアンプアレイブロック１３０と、グローバルカラムスイッチブロック１４０と、複数のローカルロースイッチブロック１５０と、複数のローカルカラムスイッチブロック１６０とは、図６の本発明の一実施形態と同様に構成することができる。
【００４２】
複数のユニットセルアレイには、ロー方向にワードラインＷＬが配置され、カラム方向に複数のグローバルビットラインＧＢＬ＜０：１５’＞が配置される。
図８は、全体のワードラインＷＬのうち、活性化されたワードラインＷＬｉ，ＷＬｋのみを示したものである。また、図示されてはいないが、ワードラインＷＬの各々には複数のサブワードライン（Ｓｕｂ  Ｗｏｒｄ  Ｌｉｎｅ；ＳＷＬ）が接続される。
便宜上、グローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞をオッドグローバルビットラインと称し、グローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞をイーブングローバルビットラインと称することにする。
【００４３】
オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞とイーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞とは、各々交互に２個ずつのユニットセルアレイと接続されるように配置される。このとき、オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞とイーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞とは同じユニットセルアレイに接続されないように配置される。
【００４４】
オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞は、ロー方向に隣接したユニットセルアレイ（１番目のユニットセルアレイ、２番目のユニットセルアレイ）と接続される。
イーブングローバルビットラインＧＢＬ＜１、１’、３、３’、〜１５、１５’＞は、オッドグローバルビットラインＧＢＬ＜０、０’、２、２’、〜１４、１４’＞と接続された２個のユニットセルアレイの次の２個のユニットセルアレイ（３番目のユニットセルアレイ、４番目のユニットセルアレイ）と接続される。
【００４５】
ローデコーダ１１１は、２個のワードラインごとに１個ずつのワードラインを活性化させるように構成される。ローデコーダ１１１は、１個のワードラインを指定したローアドレスによって複数、すなわち、２個のワードラインＷＬｉ，ＷＬｋを活性化させるように構成される。ローデコーダ１１１は、ワードラインのうち、ローアドレスに該当するワードラインＷＬｉ及びワードラインＷＬｉの次のワードラインを１つ飛ばしたワードラインＷＬｋを活性化させるように構成される。
【００４６】
上述したローデコーダ１１１は、Ｘ１６方式によるものであり、Ｘ３２方式の場合、２個のワードラインごとに１個ずつ総４個のワードラインを活性化させるようにローデコーダ１１１を構成すればよい。
【００４７】
読み出し命令と共に入力された外部アドレスがデコードされてローアドレス及びカラムアドレスが生成される。
ローデコーダ１１１がローアドレスに該当するワードラインＷＬｉ及びもう１個のワードラインＷＬｋを活性化させる。
活性化された２個のワードラインＷＬｉ，ＷＬｋと接続されたユニットセルアレイが選択される。
【００４８】
カラムデコーダ１２０は、カラムアドレスによってカラム制御信号ＧＹＳＷ＜０：１＞，ＧＹＳＷＢ＜０：１＞を生成する。
例えば、カラム制御信号ＧＹＳＷ＜０＞，ＧＹＳＷＢ＜０＞が活性化され、カラム制御信号ＧＹＳＷ＜１＞，ＧＹＳＷＢ＜１＞が非活性化されたものと仮定する。
図９に示すように、カラム制御信号ＧＹＳＷ＜０＞，ＧＹＳＷＢ＜０＞が活性化されて第１のパスゲートＰＧ１及び第２のパスゲートＰＧ２がターンオンされるので、オッドグローバルビットラインＧＢＬ＜０＞とイーブングローバルビットラインＧＢＬ＜１＞とが選択される。
【００４９】
ワードラインＷＬｉと接続されたユニットセルアレイから１個のデータがオッドグローバルビットラインＧＢＬ＜０＞と第１のパスゲートＰＧ１とを経由して第１の信号ラインＳＩＯ０に印加される。
これと同時に、ワードラインＷＬｋと接続されたユニットセルアレイから１個のデータがイーブングローバルビットラインＧＢＬ＜１＞と第２のパスゲートＰＧ２とを経由して第２の信号ラインＳＩＯ１に印加される。
【００５０】
第１のセンスアンプＳ／Ａ０が第１の信号ラインＳＩＯ０に印加されたデータを感知・増幅して第１の入出力経路Ｉ／Ｏ＜０＞を介して出力する。
これと同時に、第２のセンスアンプＳ／Ａ１が第２の信号ラインＳＩＯ１に印加されたデータを感知・増幅して第２の入出力経路Ｉ／Ｏ＜１＞を介して出力する。
【００５１】
Ｘ１６方式による本発明の他の実施形態に係る相変化メモリ装置１０１も一度の読み出し命令によって同時に２個のワードラインＷＬｉ，ＷＬｋを活性化させて互いに異なる２個のユニットセルアレイの各々から１個ずつのデータが第１の入出力経路及び第２の入出力経路Ｉ／Ｏ＜０：１＞から出力されるようにする。このような方式ですべての入出力経路Ｉ／Ｏ＜０：１５＞を介して１６個のデータを同時に出力することができる。
書き込み動作の場合にも、センスアンプＳ／Ａ０，Ｓ／Ａ１の代わりに、書き込みドライバＷ／Ｄ０，Ｗ／Ｄ１が動作することを除き、読み出し動作と類似している。
【００５２】
上述した本発明の実施形態はＸ１６方式によるものであり、本発明の実施形態の技術思想を適用した回路設計変更によって同時に活性化されるワードラインの数を増加させることにより、Ｘ３２、Ｘ６４、．．．などの方式にも適用することができる。
【００５３】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００５４】
１００，１０１  半導体メモリ装置
ＷＬ  ワードライン
ＧＢＬ＜０：１５’＞  グローバルビットライン
Ｕｎｉｔ  Ｃｅｌｌ  Ａｒｒａｙ  ユニットセルアレイ
１１０  ローデコーダ
１４０  グロバールカラムスイッチブロック
１２０  カラムデコーダ
Ｗ／Ｄ０，Ｗ／Ｄ１  書き込みドライバ
Ｓ／Ａ０，Ｓ／Ａ１  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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