(57)【要約】【課題】  従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（ＶＴ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。【解決手段】  フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。【選択図】  図１
2011014753.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたシリコンの第１のフィンと前記第１のフィンの少なくとも側面に絶縁膜を介して形成されたゲート電極とを有するＭＯＳトランジスタを具備し、
前記ＭＯＳトランジスタのチャンネル幅は、前記第１のフィンの高さ方向で決まるように前記第１のフィンの側面に形成され、
前記シリコン基板に平行な第１方向の前記第１のフィンの幅は、最下層の金属配線層の配線ピッチの半分より小さいことを特長とする半導体装置。
【請求項２】
前記シリコン基板上に形成された第２のフィン及び前記第２のフィンの少なくとも側面に絶縁膜を介して設けられた電極を有するＭＯＳキャパシタを更に具備し、
前記第１方向の前記第２のフィンの幅は、前記最下層の金属配線層の配線ピッチの半分より小さいことを特長とする請求項１の半導体装置。
【請求項３】
前記ＭＯＳトランジスタと前記ＭＯＳキャパシタで１個のダイナミック形メモリセルを構成したことを特長とする請求項２の半導体装置。
【請求項４】
シリコン基板上に形成されたＭＯＳトランジスタと、
前記シリコン基板上に形成されたシリコンのフィン及び前記フィンの少なくとも側面に絶縁膜を介して設けられた電極を有するＭＯＳキャパシタとを具備し、
前記フィンの高さは、その幅よりも大きいことを特長とする半導体装置。
【請求項５】
前記ＭＯＳトランジスタは、完全空乏層型ＭＯＳトランジスタであることを特長とする請求項１から４までのいずれか１つの半導体装置。
【請求項６】
シリコン基板上に形成されたシリコンのフィンと前記フィンの少なくとも側面に絶縁膜を介して設けられたゲート電極とを有するＭＯＳトランジスタを具備し、
前記ＭＯＳトランジスタのチャンネル幅は、前記フィンの高さ方向で決まるように前記フィンの側面に形成され、
前記ＭＯＳトランジスタは、完全空乏層型ＭＯＳトランジスタであり、前記フィンの底部と該基板間に絶縁物が存在することを特長とする半導体装置。
【請求項７】
前記シリコン基板に電圧を印加し、該電圧を変えることによって前記ＭＯＳトランジスタの閾値電圧を変えることを特長とする請求項６の半導体装置。
【請求項８】
前記ＭＯＳトランジスタのチャンネル長は、２０ｎｍ程度以下であることを特長とする請求項１から７までのいずれか一つの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン構造を活用した高集積・低電圧動作に好適なＭＯＳトランジスタ、ＭＯＳキャパシタならびにメモリセルなどの構造と特性、ならびに製造方法に関する。
【背景技術】
【０００２】
近年、１００ｎｍ以下に素子寸法（以下Ｆ）が微細化されるにつれて、ＭＯＳトランジスタ（以下ＭＯＳＴ）のしきい電圧（ＶＴ）のばらつきを抑えることが急務になってきている。なぜなら、周知のように、ＭＯＳＴの微細化とともにＶＴのばらつきが増大するので、チップ内の各回路の動作速度のばらつきも増大し、チップ全体としての動作の信頼性が著しく低下するからである。この速度ばらつきを抑えるためには、ＶＴのばらつきに応じて動作電圧ＶＤＤを高くしなければならないが、これでは素子の微細化とともにチップの消費電力は増大し、また過大電圧のために素子の信頼性は著しく低下する。したがって、ＶＴばらつきの少ないＭＯＳＴが望まれるようになってきた。その有力候補としてシリコンのフィン（Ｆｉｎ）の側壁に形成された完全空乏層型（ＦＤ）のＭＯＳＴ（いわゆるＦｉｎＦＥＴ）が注目されている。なお、ＦｉｎＦＥＴの構造や特性などに関しては非特許文献１ならびに２が、またその製法を開示している文献として非特許文献３がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】D. Hisamoto, et al., “FinFET -A Self-aligned Double-gate MOSFET Scalable to 20 nm,” IEEE Transaction on Electron Devices, vol. ED-47, no. 12, p. 2320, 2000.
【非特許文献２】K. Okano, et al., “Process Integration Technology and Device Characteristics of CMOS FinFET on Bulk Silicon Substrate with sub-10 nm Fin Width and 20 nm Gate Length,”  International Electron Device Meeting Technical Digest, pp.739-742, 2005.
【非特許文献３】Sung Min Kim, et al., “A Novel Multi-channel Field Effect Transistor(McFET) on Bulk Si for High Performance Sub-80nm Application, International Electron Device Meeting Technical Digest, pp.639-642, 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＴのＶＴのばらつきの標準偏差σ（ＶＴ）は、よく知られているように、
σ（ＶＴ）＝Ａｖｔ／（ＬＷ）０．５・・・（１）
Ａｖｔ＝ｔＯＸＮｓｕｂ０．２５        ・・・（２）
で表される。ここでＡｖｔは、ＭＯＳＴの電気的なゲート酸化膜（ｔＯＸ）とＭＯＳＴのチャンネル領域の濃度Ｎｓｕｂで決まる定数である。またＬとＷは、それぞれＭＯＳＴのチャンネル長とチャンネル幅である。図１２は、シリコン基板上のフィン（Ｆｉｎ、ＦＮ）の側壁に形成された従来のＭＯＳＴ（いわゆるＦｉｎＦＥＴ）が示されている。（ａ）は鳥瞰図、（ｂ）は代表的な平面レイアウトを示している。ＦｉｎＦＥＴでは、フィンの高さがチャンネル幅になり、ゲート（ＦＧ）で制御されるチャンネル領域は、すなわちＦＧで囲まれたＦＮの領域（ＣＨ）は、たとえば完全空乏層型ｎチャンネルＭＯＳＴ（ＮＭＯＳＴ）なら、Ｎｓｕｂ＝１０１６ｃｍ−３程度の低濃度のボロンがドープされている薄いｐ層から成る。ｔＯＸはゲート酸化膜である。ドレイン（Ｄ）とソース（Ｓ）は高濃度のｎ型層（ｎ＋）から成る。
【０００５】
ＦｉｎＦＥＴでは、ゲートの電界効果により短チャネル効果を抑制することができるため、低濃度チャネルを用いることができる。従来のプレーナ型ＭＯＳＴでは、短チャネル効果を押さえるためソース・ドレイン端のチャネル不純物濃度を高くした“Ｈａｌｏ”と呼ばれる構造が用いられている。しかし、Ｈａｌｏ濃度を高くすると、接合電界も強まり、接合リークが大きくなる問題がでてくることが知られている。例えば、Ｈａｌｏ濃度が６ｘ１０１８ｃｍ−３になると、電界は接合のトンネル降伏の目安とされる１ＭＶ／ｃｍに達することになる。このとき、空乏層幅は、１０ｎｍ程度である。よって、素子動作のＳＤ対称性を維持するために、Ｈａｌｏをチャネル両端に形成する必要性を勘案すると、チャネル長２０ｎｍ以下にすると接合耐圧上、大きな問題がでてくるものと考えられる。そのため、低濃度チャネルを用いるＦｉｎＦＥＴは、チャネル長２０ｎｍ以下で用いると、大きな効果を得ることができる。
【０００６】
ＦｉｎＦＥＴでは、プレーナ型ＭＯＳＴで用いているチャネル不純物濃度１０１８ｃｍ−３程度が、上記のように低濃度になるので、σ（ＶＴ）は小さくなる。しかし、このようなＦｉｎＦＥＴでは、フィンの形状を精密に制御するなどのために高度の製造技術が必要になるので、従来に比べて価格は上昇する。したがって、その上昇を吸収するために、ＭＯＳＴやその他のデバイス、あるいはメモリセルなどに関して、より高密度に適した構造や製法が必須になる。さらには、従来から、ＦｉｎＦＥＴは、基板電圧（ＶＢＢ）を可変にしても、上部のチャンネル領域のポテンシャルは変わらないので、ＭＯＳＴのしきい電圧（ＶＴ）は変わらないとされてきた。このため、チップ内の平均的ＶＴがチップごとに変わり速度性能などがチップごとにばらついても、そのばらつきを補償できないという実用化上の課題があった。本発明は、ＦｉｎＦＥＴやキャパシタ、あるいはメモリセルなどの高密度化を図る構造と製法、さらには基板電圧によってＶＴが変わるＦｉｎＦＥＴの構造などを提供する。本発明のその他の目的と新規な特長は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
【０００８】
まず、第１に、シリコンのフィンとＭＯＳＴがシリコン基板上に形成され、該ＭＯＳＴのチャンネル幅は該フィンの高さ方向で決まるように該フィンの側面に形成され、該フィンの幅は最小加工寸法以下であることを特長とする。ここで、最小加工寸法は、最下層の金属配線層の配線ピッチの半分と考えることができる。
【０００９】
第２に、ＭＯＳＴならびにシリコンのフィンと該フィンの側面に形成されたＭＯＳキャパシタがシリコン基板上に形成され、該フィンの高さはその幅よりも大きいことを特長とする。
【００１０】
第３に、ＭＯＳＴとＭＯＳキャパシタならびにシリコンのフィンがシリコン基板上に形成され、該ＭＯＳＴのチャンネル幅は該フィンの高さ方向で決まるように該フィンの側面に形成され、該キャパシタは該フィンの側面に形成されたものであって、該フィンの幅は最小加工寸法以下であることを特長とする。また上記のＭＯＳＴとＭＯＳキャパシタで１個のダイナミック形メモリセルを構成したことを特長とする。ここで、最小加工寸法は、最下層の金属配線層の配線ピッチの半分と考えることができる。
【００１１】
第４に、上記のＭＯＳＴは完全空乏層型ＭＯＳＴであることを特長とする。
【００１２】
第５に、シリコンのフィンとＭＯＳＴがシリコン基板上に形成され、該ＭＯＳＴのチャンネル幅は該フィンの高さ方向で決まるように該フィンの側面に形成され、該ＭＯＳＴは完全空乏層型ＭＯＳＴであり、該フィンの底部と該基板間に絶縁物が存在することを特長とする。
【００１３】
第６に、シリコン基板に電圧を印加し、該電圧を変えることによってフィンの側面に形成された完全空乏層型ＭＯＳＴの閾値電圧を変えることを特長とする。
【００１４】
第７に、ＭＯＳＴのチャンネル長は２０ｎｍ程度以下であることを特長とする。
【００１５】
第８に、サイドウォールプロセスを用いて最小加工寸法以下のフィンを形成し、該フィンを用いてＭＯＳＴあるいはＭＯＳキャパシタを形成する製造方法であることを特長とする。
【発明の効果】
【００１６】
以上のように、新しい製法を用いることにより、ＦＤ−ＭＯＳＴによるＶＴばらつきの低減による低電圧動作を維持したままで、高密度のＦｉｎＦＥＴやキャパシタ、あるいはメモリセルなどが実現できるので低価格となり、さらにＶＴは可変になるのでチップ間の性能ばらつきは抑えられる。
【図面の簡単な説明】
【００１７】
【図１】本発明構造を説明する鳥瞰構造図および平面レイアウト図である。
【図２Ａ】本発明構造を示す素子断面構造図である。
【図２Ｂ】本発明構造を示す他の素子断面構造図である。
【図２Ｃ】本発明構造を示す他の素子断面構造図である。
【図２Ｄ】シミュレーションに用いた具体的構造を示す図である。
【図３Ａ】本発明の効果を説明するポテンシャル分布図である。
【図３Ｂ】本発明の効果を説明する閾値の基板バイアス依存性を示す図である。
【図４】本発明のその他の実施例を説明する素子断面構造図である。
【図５Ａ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｂ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｃ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｄ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｅ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｆ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｇ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｈ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図５Ｉ】本発明の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ａ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｂ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｃ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｄ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｅ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｆ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｇ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｈ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図６Ｉ】本発明のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図７】１Ｔ１Ｃ型ＤＲＡＭセルの等価回路図である。
【図８Ａ】本発明をＤＲＡＭに用いた場合の実施例を説明する平面レイアウト図である。
【図８Ｂ】本発明をＤＲＡＭに用いた場合の実施例を説明する他の平面レイアウト図である。
【図８Ｃ】本発明をＤＲＡＭに用いた場合の実施例を説明する他の平面レイアウト図である。
【図９Ａ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図９Ｂ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図９Ｃ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図９Ｄ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図９Ｅ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図９Ｆ】本発明をＤＲＡＭに用いた場合の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ａ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ｂ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ｃ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ｄ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ｅ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１０Ｆ】本発明をＤＲＡＭに用いた場合のその他の実施例の製造工程の一部を説明する素子断面構造図である。
【図１１】本発明をＤＲＡＭに用いた場合のその他の実施例を説明する素子鳥瞰図である。
【図１２】従来素子構造を説明する鳥瞰図および平面レイアウト図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を用いて説明する。特に言及がない限り、同じの機能を有する部材には、同じ参照符号を付すこととし、説明を省略する。
【００１９】
図１（ａ）は、後述する本発明の製法で実現される代表的なフィンＦＥＴの鳥瞰図で、代表的平面配置を図１（ｂ）に示した。基板表面の薄い絶縁膜ＢＯＸ上に活性領域（ＦＮ１，ＦＮ２）が分離絶縁膜（ＰＴ）を挟んで形成されている。活性領域表面には、ゲート絶縁膜（図中省略）が形成され、さらにゲート電極（ＦＧ）が形成されている。ＦＯＸは、素子分離絶縁膜層をあらわしている。ＦＧは、ゲート絶縁膜を介して、活性領域ＦＮ１，ＦＮ２に形成されるチャネル領域に電界効果を及ぼす。活性領域およびゲート電極に置かれたコンタクト（ＣＮＴ）孔により金属配線層との導通がとられる。これらは、ＬＳＩのプレーナ加工技術として広く用いられているものである。
【００２０】
図２は、図１（ｂ）のＢ−Ｂ断面を用いて本発明の特徴的な構造を示したものである。図２Ａは、同じゲート４００で制御される２個のＭＯＳＴが並列に接続されたＭＯＳＴもしくはＭＯＳキャパシタである。図２Ａに示される参照符号のうち、１００は、シリコン基板である。１２０は、シリコンフィンであり、図１のＦＮ１，ＦＮ２に該当する。この部分は、活性領域として用いられる。４００は、ゲート電極であり、図１のＦＧに該当する。９００は、素子分離領域であり、図１のＦＯＸに対応する。９１０は、分離絶縁膜であり、図１のＰＴに該当する。９２０は、層間絶縁膜であり、ゲート絶縁膜として用いられる。９５０は、薄い絶縁体であり、図１のＢＯＸに対応する。続いて、図２Ｂは、それぞれ独立なゲート（４００、４１０）で制御される２個のＭＯＳＴを１個のフィンの両側面に形成した例である。なお、図２Ｂに示される構造は、図１（ａ）のゲート電極（ＦＧ）の上部がなく、層間絶縁膜９２０が表面に出ており、ゲート４００が左右に分離されているのが特徴である。いずれの例も、最小加工寸法Ｆで形成されたフィンが、溝により分断されることで、最小加工寸法Fよりも幅が小さい分離された２つの活性領域をもつ構造になっている。尚、下部の薄い絶縁体９５０は、基板１００に共通基板電圧（ＶＢＢ）を用いてＭＯＳＴのＶＴを可変にするためのもので、ＶＴを可変にする必要のない場合には厚いものにできる。薄い絶縁体９５０の下に不純物層（ウエル）を設けることで９５０を介してＶＴ制御することもできる。このＶＴ制御の詳細については、後で詳しく述べる。さらに図２Ａでは、活性領域を分断する溝に絶縁膜９１０を置くことで、ゲート容量の小さな一個のＭＯＳＴが形成できる。図２Ｃでは、同じゲート４００で制御される２個のＭＯＳＴが並列に接続されたＭＯＳＴもしくはＭＯＳキャパシタである。図２Ａの分離絶縁膜９１０の部分が、ゲート電極４００となっている。後で製造方法を詳細に示すが、図２Ｃの構造は、フィン幅Ｆ内に並列接続された２個のＭＯＳＴが形成されるので、チャンネル幅がほぼ２倍の一個のＭＯＳＴが実現できるので、２倍の高密度化が実現できる。またＭＯＳキャパシタに流用するとほぼ２倍のキャパシタンスが得られる利点がある。なお、これら図２ＡからＣの構造の応用例は供述する。
【００２１】
ここで、最小加工寸法Ｆは、最も稠密な金属配線層の配線ピッチ（一つの配線の中心線から隣接する配線の中心線までの距離）の半分と考えることができる。よって、図２ＡからＣに示すＭＯＳＴで共通にある特徴的な構造は、一つのフィン１２０の幅（図２の左右方向、言い換えれば、チャネルができる方向に垂直な方向の幅）が最小加工寸法Ｆの半分より小さくなっている点である。最小加工寸法Ｆは、最も稠密な金属配線層の配線ピッチと考えることができる。最も稠密な金属配線層は、最下層の金属配線層であることが多いため、一つのフィン１２０の幅が、最下層の金属配線層の配線ピッチの半分より小さいということが可能である。
【００２２】
図２Ｄは、シミュレーションに用いた具体的構造で、図２Ｃのフィンをモデル化したものである。フィンの幅（Ｆｗ）が２０ｎｍ、その高さ（Ｆｈ）が５０ｎｍ、下部絶縁膜（９５０）１０ｎｍである。対称構造のため、中央で反転対称の境界条件を用いて計算を行った。ＮＭＯＳを仮定し、チャネルボロン濃度（ＣＤ）は１０１７ｃｍ−３、下部絶縁膜下の基板ボロン濃度は１０１８ｃｍ−３に設定した。図３は、そのシミュレーション結果で、ポテンシャル分布とＶＴを、基板電圧ＶＢＢをパラメータとしてプロットしたものである。図３Ａは、ゲート電圧ＶＧを０Ｖとし、基板にＶＢＢを印加したときの、フィン中心でのポテンシャル変化を示している。ｘ軸方向はフィンの高さ方向である。ｘの小さい側で、ポテンシャル分布がＶＢＢに強く影響され、大きな変化が現れることがわかる。ＶＢＢを正にすることでポテンシャルが上がり、逆にＶＢＢを負とすると、ポテンシャルが下がる様子が見られる。即ち、フィンの下部は電界効果により基板バイアスの影響を強く受けることは明らかである。このポテンシャルへの影響を、トランジスタのＶＴ依存性としてみたものが、図３Ｂである。ここでＶＴは、ドレインとソース間電圧１Ｖにおける電流密度１ｎＡ／μｍで定義したゲート電圧である。ＶＢＢを正から負の方向に印加することで、ＶＴが増大する様子が示されている。よって、この効果を用いて、チップ間に存在するＶＴのばらつきを基板バイアス（ＶＢＢ）によって補償できるようになる。
【００２３】
このシミュレーションでは、基板バイアス効果を活かす構造として、図２で模式的に示したように、薄い絶縁膜上に形成した単結晶シリコン層ＳＯＩウエハを用いた。この効果は、通常の単結晶シリコン（バルク）ウエハや、厚い絶縁膜上（〜１００ｎｍ）に形成した通常のＳＯＩウエハを用いても得ることができる。図２Ｃに示したトランジスタ部の断面構造を用いて、バルクウエハの場合を図４（ａ）に、ＳＯＩウエハの場合を図４（ｂ）に、模式的に示す。もちろん、バルクウエハおよびＳＯＩウエハは、図２Ａ，Ｂに示した素子構造にも適用できる。
【００２４】
図４（ａ）に示したバルクウエハで形成したフィンでは、フィン下部での拡散層間や素子分離膜界面を伝わるリーク電流を抑えるため、不純物プロファイルを適切に制御する必要がある。即ち、バルクウエハを用いた場合には、図３のシミュレーションで述べたフィン上部と下部に加え、フィンの根元領域を考える必要がある。それらを、図４（ａ）中、ａ，ｂ，ｃで示した。ａの領域は、フィンの上辺よりフィン幅と同程度まで下がった領域である。ここは、フィン上部に配置されたゲートからの電界効果を強く受けるため、ゲート電位によりフィン内部のポテンシャルが有効に制御される領域となる。一方、ｃの領域は、ゲートのフリンジ電界により素子分離層９００の絶縁膜を介してポテンシャル制御するため、ゲート制御性が弱く、リーク電流を生じ易い領域となる。そこで領域ｃの閾値を高く設定するため、不純物濃度の高い領域を形成する必要がある。このことについては、例えばＯＫＡＮＯ等が、非特許文献２（ＩＥＤＭ２００５、７３９頁から７４２頁）において、不純物プロファイルの設定の有用性について述べている。ｂは、フィンの両側よりゲートの電界効果による制御を受ける領域である。この領域の特徴は、前述したように、基板バイアスの効果も受けるところにある。すなわち、基板バイアスを負側に加えることで、閾値を高くすることができる。よって領域ｂおよびｃについては、基板バイアスにより、リーク電流を制御でき、ＶＴを変えることができるものと考えられる。バルクウエハの場合、従来プレーナ構造の素子を、本発明構造の素子と同時に、そのまま集積できることが大きな特長となる。すなわち、ＩＣチップでは、入出力部の静電対策素子（ＥＳＤ）や、高耐圧系素子を集積する必要があり、これらには、従来構造を用いることができる。
【００２５】
また、従来のＳＯＩウエハの場合、薄い絶縁膜の場合と同様に、基板バイアス効果は、埋め込み酸化膜を介してフィン内部のポテンシャルに影響を及ぼす。そのため、有効なポテンシャル制御を行うには、基板に大きな電圧を加えることが必要になる。一方、厚い埋め込み酸化膜を、フィンの加工時のエッチング加工のストッパ層として用いることができるため、素子形成工程は容易なものになる。また、基板部が埋め込み酸化膜により活性領域と分離されているため、拡散層電極（ソース−ドレイン）間や、拡散層−基板間の、不要なリーク電流を省くことができる。そのため、電荷リークを抑える必要のあるＤＲＡＭセルに用いた場合、電荷保持特性を向上させる上で、大きな有効性を得ることができる。
【００２６】
以下、本発明の製造工程を述べることで、発明構造を詳細に示す。図５は、本発明によるＭＯＳＴの製法であり、図２Ａに示す構造の製造工程を示すものである。フィンとゲート電極は図１（ｂ）に示したように、直交する向きに配置される。そこで、図５においては、左側に、図１（ｂ）で示したＡ−Ａ断面構造を、また、右側にゲートを含むＢ−Ｂ断面構造を示す。ここでは、５０ｎｍの厚さを持つ単結晶シリコン層１２０を１０ｎｍの酸化膜９５０上に形成したＳＯＩウエハを用いて、Ｎ型ＭＯＳＴを形成する例を用いて説明する（図５Ａ）。一対のフィンとゲート電極との相対関係をわかり易いものとするため、Ａ−Ａ，Ｂ−Ｂ断面を用いた。まず、既知のＳＴＩ（shallow trench isolation）技術を適用することで、素子分離領域９００を得る。尚、ＳＴＩ形成前に、チャネル下となる領域にイオン打ち込み法を用いて、ボロンを１００ｋｅＶ，５ｘ１０１３ｃｍ−２のドーズ量で打ち込み、絶縁膜９５０下にウエル１６０を形成する。このドーズ量は、今回のＶＴ設定のため、用いたものである。即ち、絶縁膜９５０が十分に薄い場合には、このウエルの不純物が空乏化することで生じる電荷により、チャネルに電界効果を及ぼすことができるため、その濃度によって、ＶＴを変えることができる。次に熱酸化によりパッド酸化膜（図中省略）を形成後、シリコン窒化膜９０５を堆積する。フィンパターンを、ホトリソグラフィ法を用いてパターニングし、支持基板１００までエッチングを行なった後、シリコン酸化膜９００を堆積し、周知のＣＭＰ法により窒化膜９０５レベルまで平坦化する（図５Ｂ）。次に、ウエットエッチングによりシリコン窒化膜９０５を除去し（図５Ｃ）、ＣＶＤ法によりシリコン窒化膜を２０ｎｍ堆積し、異方性ドライエッチングを行うことで、窒化膜スペーサ９０６を形成する（図５Ｄ）。さらに、絶縁膜９００および窒化膜スペーサ９０６をマスクにシリコンをドライエッチングすることで、２０ｎｍ幅の活性領域１２０を得る（（図５Ｅ）。次に、ＣＶＤ法により、シリコン窒化膜を堆積後、エッチバックすることで、シリコンに形成した溝に窒化膜９１０を詰め込む。このとき、エッチバックに代えて、ＣＭＰを用いることもできる（図５Ｆ）。さらに、窒化膜９１０およびスペーサ９０６をマスクに酸化膜９００を絶縁膜９５０のレベルまでエッチバックし（図５Ｇ）、露出した活性領域表面にゲート絶縁膜（図中省略）を形成し、ゲート電極４００を形成する（図５Ｈ）。また、ゲート電極４００をマスクに不純物をフィン１２０に導入することで、ソース２００、ドレイン３００拡散層を形成する。図５（Ｈ）は、平行したフィンの間の断面を取っているため、拡散層２００、３００が、ゲート４００より離れた位置に形成されて見えている。以下、拡散層電極およびゲート電極に抵抗低減のため、シリコンの選択成長技術を用いてフィンを拡大することや、これら電極のシリサイド化を行うことなどは、これまで多くの報告がなされてきたのと同様に、本発明構造においても適用することができる。また、層間絶縁膜を堆積し金属配線層を形成するＢＥＯＬプロセスは、従来と同じものを用いることができるため、ここでは説明を省略する。金属配線（６００）を行った様子を図５Ｉに示す。以上の製造工程によって、フィン下部に薄い（１０ｎｍ）絶縁膜を持つ、基板バイアスによりＶＴを制御できるデバイス構造を得る。
【００２７】
本実施例で述べた微細な活性領域の形成工程は、非特許文献３に見られるように、サイドウォールプロセスにより、リソグラフィの最小解像寸法以下のパターンを形成するものである。すなわち、最小パターンで配置されたフィンのなかに分離層９１０を持った１対のフィンを形成することができる。この場合、２つのフィンをもつ場合に比べ、フィン間が絶縁層で埋められているため、ゲートの負荷容量を小さくできる特徴がある。
【００２８】
なお、図２Ｂに示す構造を作る場合には、ゲート４００をフィン（１２０および９１０）上で分離することで製造可能である。また、図２Ｃに示す構造を作る場合には、９５０の部分を詰め込むことなくゲート電極４００を形成することで製造可能である。
【００２９】
図６は、バルク基板上に形成されたＦｉｎＦＥＴと、その製法の概略である。図５に示した製造工程ＡからＩの各工程に対応して、図６のＡからＩを行うことから、同様な製造工程により、形成できることがわかる。但し、ＢおよびＥの工程において溝を形成する際、ＳＯＩ基板では絶縁層９５０があるため、溝深さを容易に制御できたが、バルクの場合、深さを揃えるようにエッチングする必要がある。また、Ｇのエッチバックする場合も、酸化膜９００の上面位置を、フィンに揃える必要があり、プロセス制御上の課題となる。一方、バルク基板を用いた場合、ＳＯＩ構造の上記ＦｉｎＦＥＴよりも安価な特長がある。
【００３０】
以上の実施例になるＭＯＳＴあるいはキャパシタは高密度なので、論理ＬＳＩならびにＳＲＡＭあるいはＤＲＡＭ用の構成部品として使うことができる。特に、メモリチップ内の周辺論理回路用ＭＯＳＴとメモリセル用ＭＯＳＴなどが、ほぼ同じ構造であれば低コストになる。メモリセルに特別な部品が不要になるからである。以下では、これまで述べた構造をダイナミックメモリ（ＤＲＡＭ）セルに応用することで、新たな効果が得られることを明らかにする。即ち、（１）最小加工寸法に比べほぼ半分の寸法となる活性領域を持ったセルを形成できることから高い集積性が得られること、（２）該活性領域を用いて容量素子を形成することで、大きな容量を得られることを示す。
【００３１】
図７に、ＤＲＡＭセル一個の等価回路図を示した。トランジスタとキャパシタは、図２のＡからＣに示した構造を使うことが出来る。セルは選択用ワード線ＷＬとデータの出し入れするビット線ＢＬ、ならびキャパシタＣから成っている。またＰＬはキャパシタ電極である。互いに対向する一対のメモリセルの平面配置を図８に示した。図８Ａは、最終的に形成される主要層を重ねたものであり、ＷＬ１、ＷＬ２はワード線、ＢＬはビット線、ＢＣはビット線と選択用ＭＯＳＴ（Ｍ）とのコンタクト、またＰＬはキャパシタ電極である。ＦＮは活性領域（フィン）を示している。後述するように、この一対のセルを上下ならびに左右に回転させればメモリセルアレーが形成される。破線ＣＢで囲った領域が１個のセルに対応している。また、活性領域（ＦＮ）パターンは、ホトマスク層としては本来存在しない図形である。即ち、ＦＮパターンは、実際には、図８Ｂに示したリソグラフィの最小加工寸法（Ｆ）幅のＦＮパターンを用いて形成したものである。前述したサイドウォールプロセスを用いることで、図８Ｃ中ＦＮで示した、２つのフィンを形成する。図８Ｃのフィンパターンのなかで、セル間の不要な領域を除去し、残った活性領域が図８Ａに示したＦＮのパターンになる。このフィンを用いて、ゲート電極ＷＬでトランジスタと、プレート電極ＰＬによる容量素子が形成されることから、図７の等価回路で示した、いわゆる“１Ｔ１Ｃ”型のＤＲＡＭセルが構成される。
【００３２】
図９は、電荷保持特性に優れる従来のＳＯＩウエハを用いてＤＲＡＭセルを形成した場合の断面構造で、ＭＯＳＴのゲート電極（ワード線ＷＬ）と容量素子のプレート電極（ＰＬ）を、同層のマスクを用いて形成した例である。同層を用いていることから、プロセス工程としては新たな加工マスクおよび加工工程が必要なく、通常のＣＭＯＳプロセスを行うことで、同時にＤＲＡＭセルを得ることができる特徴がある。ＭＯＳＴには図２Ｃ、キャパシタには図２Ａを用いている。平面レイアウトを示した図８ＡのＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ素子断面構造を用いて、以下にその製造工程を示す。
【００３３】
図９Ａ及びＢは、比較的厚い１００ｎｍ埋め込み酸化膜上の単結晶シリコンを用いて、サイドウォールプロセスを用いて、１対のフィンを形成するところを示している。この場合、埋め込み酸化膜により、素子分離酸化膜を兼用させることができる特徴がある。但し、前述したようにＶＢＢによるＶＴ制御には、比較的大きな電圧を印加する必要がある。
【００３４】
一対のフィンを形成した後、フィンの間に分離層９１０を形成する（図９Ｃ）。次に、ＷＬ部の分離膜９１０を残して、ＰＬ部の分離膜９１０を除去する（図９Ｄ）。さらに、フィンを活性領域として、その表面に絶縁膜を形成後、ゲート電極（ワード線４００）プレート電極（４５０）を形成する（図９Ｅ）。その後、層間絶縁膜９２０を堆積し、金属配線６００を用いてビット線（ＢＬ，６００）を形成する（図９Ｆ）。これにより、本発明素子を用いたＤＲＡＭセルを得ることができる。
【００３５】
図１０は、トランジスタのゲート電極（ワード線ＷＬ）と容量素子のプレート電極（ＰＬ）に、別層を用いてメモリセルを形成するもので、Ｎ型ＭＯＳＴの例を示している。図１０Ｃでゲート電極４００を形成後、高濃度に不純物をドーピングし、容量を大きくするため容量部のフィンの間に形成した分離層９１０を除去した後（図１０Ｄ）、容量素子を形成している（図１０Ｅ）。この場合は、ゲート電極をイオン打ち込みに対するマスクにすることができる。そのため、容量素子の下部電極となるフィン部に、不純物を高濃度にドーピングすることで金属電極化することができる。そのため、この電極を用いた容量素子では、上部電極電位（Ｖｄｄ／２）に対して、２値の記憶情報に対応したＶｄｄあるいは０Ｖを加えて動作させる、いわゆる「１／２Ｖｄｄ」プレート電極動作できる特長がある。また、この工程では、容量素子の容量絶縁膜も、ゲート電極のゲート絶縁膜とは別層で形成することになる。そのため高容量を得られる誘電率の高いＳｉＮ，ＴａＯ，ＴｉＯ，ＺｒＯ，ＨｆＯなどの絶縁材料を用いることができる。また、この構造の上に、容量素子を積み上げて形成することができるため、容量素子形成に大きな自由度が得られる特長がある。たとえば図１０Ｄの後、ビット線（ＢＬ）を形成し、層間絶縁膜により平坦化した後、各々のフィンにコンタクトを開口し、容量素子の下部電極となる層を積層させる。この下部電極上に容量絶縁膜および上部（プレート）電極を形成することで大きな容量素子を形成することができる。この工程は、ＣＯＢ（Capacitor On Bit line）として知られるものである。これらの技術は、本発明構造に適用できることは明らかである。
【００３６】
図９および図１０では、従来ＳＯＩ基板を用いて本発明構造を用いたＤＲＡＭを形成した例を示した。図１１に鳥瞰図で示すように、薄い絶縁膜上に形成したＳＯＩウエハでも、同様にＤＲＡＭセルを形成することができる。即ち、図５で説明した素子製造工程で、図９と同様に、ゲート電極（ＷＬ）と容量素子のプレート電極（ＰＬ）を同時に形成したものである。最小加工寸法を示すＦのなかに、２本のフィンを形成している。容量素子のプレートの長さ２Ｆで設計した例を示している。
【００３７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００３８】
１００：  シリコン基板
１２０，ＦＮ：  シリコンフィン
１６０：  ウエル
２００，３００：  拡散層電極
４００，４１０，ＦＧ：  ゲート電極
４５０：  プレート電極
６００：  金属配線層
９００，９０５，９０６，９０７，９０８，９１０，９５０，ＦＯＸ，ＢＯＸ，ＰＴ：  絶縁膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１】
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【図１２】
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【図３Ａ】
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