(57)【要約】【課題】所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができるインタフェース装置及び画像形成装置を提供することを目的とする。【解決手段】第２機能モジュール３は、第１要求部３１，３２が割り込み処理の要求を行う前に、制御モジュール１の記憶部１２をアクセスして、割り込み処理の割り込み要因を表す割り込み要因情報を書き込む。制御モジュール１の制御部１０は、第１要求受付部１１が割り込み処理の要求を受け付けたときに、記憶部１２をアクセスして、割り込み要因情報を読み出して、当該割り込み要因情報で表される割り込み要因を認識する。【選択図】図３
2011175419.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能モジュールから、割り込み処理の要求を受け付ける第１要求受付部と、当該第１要求受付部が前記要求を受け付けたときに、前記割り込み処理の割り込み要因を認識してから当該割り込み処理を行う制御部と、前記割り込み要因を表す割り込み要因情報を記憶するための記憶部と、を備える制御モジュールと、
他の機能モジュールから、前記要求を受け付ける第２要求受付部と、所定の高速シリアルバスを通じて前記第１要求受付部に接続されており、前記第２要求受付部が受け付けた前記要求を前記第１要求受付部に中継する第１中継部と、を備える第１機能モジュールと、
前記要求を行う第１要求部と、前記高速シリアルバスを通じて前記第２要求受付部に接続されており、前記第１要求部により前記要求が行われたときに当該要求を前記第２要求受付部に中継する第２中継部と、を備える第２機能モジュールと、
を備えており、
前記第２機能モジュールは、
前記第１要求部が前記要求を行う前に、前記制御モジュールの記憶部をアクセスして、前記割り込み要因情報を書き込む第１情報書込部をさらに備え、
前記制御モジュールの制御部は、
前記第１要求受付部が前記要求を受け付けたときに、前記記憶部をアクセスして、前記割り込み要因情報を読み出して、当該割り込み要因情報で表される前記割り込み要因を認識する
ことを特徴とするインタフェース装置。
【請求項２】
前記第１機能モジュールの複数が前記高速シリアルバスを通じて相互に接続されており、
前記各第１機能モジュールのうちいずれか１つが、前記制御モジュールに接続されており、
前記各第１機能モジュールは、
前記要求を行う第２要求部と、前記第２要求部が前記要求を行う前に、前記制御モジュールの記憶部をアクセスして、前記割り込み要因情報を書き込む第２情報書込部と、をさらに備えることを特徴とする請求項１に記載のインタフェース装置。
【請求項３】
前記第１機能モジュール及び前記第２機能モジュールは、記録紙に画像を形成するための機能モジュールであることを特徴とする請求項１又は請求項２に記載のインタフェース装置。
【請求項４】
前記高速シリアルバスは、ＰＣＩＥ（PCI Express）規格に準拠したシリアルバスであることを特徴とする請求項１乃至請求項３のいずれか一項に記載のインタフェース装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、
前記第１機能モジュールとして、原稿から当該原稿の画像を表す画像データを読み取る画像読取部を備えるとともに、前記第２機能モジュールとして、前記画像データを記録紙上に形成する画像形成部を備える
ことを特徴とする画像形成装置。
【請求項６】
請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、
前記第１機能モジュールとして、原稿の画像を表す画像データを記録紙上に形成する画像形成部を備えるとともに、前記第２機能モジュールとして、前記原稿から当該原稿の画像データを読み取る画像読取部を備える
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタフェース装置、及び画像形成装置に関するものである。
【背景技術】
【０００２】
近時、画像形成装置において、制御モジュールと機能モジュールとの間や、複数の機能モジュール相互間を、ＰＣＩＥ（PCI Express）規格に準拠した高速シリアルバスを通じて接続することにより、画像形成装置の高速化が図られている。
【０００３】
この種の画像形成装置の一例が特許文献１に記載されている。特許文献１の画像形成装置では、制御モジュールであるシリアル通信制御部には、ＰＣＩＥ規格に準拠した高速シリアルバスを通じて、機能モジュールとして、プリンタコントローラ、画像入力部、画像処理部、記憶部、及び画像出力部が接続されている。
【０００４】
一般に、特許文献１のように、制御モジュールに、各機能モジュールを接続するために、図７に示すＰＣＩＥシステムの構成が用いられる。図７に示すＰＣＩＥシステムでは、制御モジュール４００はルートコンプレックスＲＣ１〜ＲＣ３を備えている。ルートコンプレックスＲＣ１〜ＲＣ３は、機能モジュール３００（＃１）〜３００（＃４）を接続するためのポートをそれぞれ備えている。
【０００５】
機能モジュール３００（＃１）〜３００（＃４）は、機能モジュールを制御モジュール４００に接続するためのエンドポイントＥＰ１〜ＥＰ４をそれぞれ有している。これらのエンドポイントＥＰ１〜ＥＰ４は、ＰＣＩＥシステムにおけるＩ／Ｏデバイスをそれぞれ構成している。
【０００６】
制御モジュール４００において、ルートコンプレックスＲＣ１に、ＰＣＩＥ規格に準拠した高速シリアルバス（以下、ＰＣＩＥシリアルバスという）Ｂを通じて、エンドポイントＥＰ１が接続されることにより、機能モジュール３００（＃１）が、制御モジュール４００に接続されている。また、ルートコンプレックスＲＣ２に、ＰＣＩＥシリアルバスＢを通じて、エンドポイントＥＰ２が接続されることにより、機能モジュール３００（＃２）が、制御モジュール４００に接続されている。
【０００７】
さらに、ルートコンプレックスＲＣ３には、ＰＣＥＩシリアルバスＢを通じてスイッチＳＷが接続されており、スイッチＳＷには、エンドポイントＥＰ３及びＥＰ４がそれぞれ接続されている。これにより、制御モジュール４００が、機能モジュール３００（＃３）及び３００（＃４）のいずれかとの間で択一的に通信を行うことができる。
【０００８】
以上により、制御モジュール４００と、各機能モジュールとの間で、１対１の通信が可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３５４６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、近時、１つの制御モジュールを起点として、複数の機能モジュールを、ＰＣＩＥシリアルバスを介して順次直列に接続した構成が用いられることがある。この種のＰＣＩＥシステムの構成を図８に示す。
【００１１】
図８に示す構成では、制御モジュール１００は、ＣＰＵ１０１、ルートコンプレックス１０２、及び、ＩＲＱＣ（割り込みコントローラ）１０３を備える。また、機能モジュール２００は、エンドポイント２０１、ルートコンプレックス２０２、及びＩＲＱＣ２０３を備える。さらに、機能モジュール３００は、エンドポイント３０１、ＩＲＱＣ３０２、及びマスタ３０３を備える。
【００１２】
このような構成において、制御モジュール１００のルートコンプレックス１０２には、ＰＣＩＥシリアルバスＢ１を通じて機能モジュール２００のエンドポイント２０１が接続されている。また、機能モジュール２００のルートコンプレックス２０２には、ＰＣＩＥシリアルバスＢ２を通じて機能モジュール３００のエンドポイント３０１が接続されている。これにより、１つの制御モジュールを起点として複数の機能モジュールが順次直列に接続された、いわゆる非透過型ブリッジが構成される。
【００１３】
このような非透過型ブリッジにおいては、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が、或る機能モジュールから制御モジュールに対して行われたときには、図７に示す、いわゆる透過型ブリッジでは生じなかった問題が生じる。これについて、以下に説明する。
【００１４】
例えば、機能モジュール３００内のマスタ３０３において、割り込みを要求する信号が出力されると、当該信号が、ＩＲＱＣ３０２及びＰＣＩＥシリアルバスＢ２を通じてルートコンプレックス２０２に到達する。ルートコンプレックス２０２に到達した信号は、一旦、ＩＲＱＣ２０３に入力され、当該ＩＲＱＣ２０３からエンドポイント２０１に出力される。エンドポイント２０１に到達した信号は、ＰＣＩＥシリアルバスＢ１に中継される。
【００１５】
ＰＣＩＥシリアルバスＢ１に中継された信号は、ルートコンプレックス１０２により受け付けられ、一旦、ＩＲＱＣ１０３に入力され、当該ＩＲＱＣ１０３からＣＰＵ１０１に出力される。
【００１６】
これにより、機能モジュール３００内のマスタ３０３から出力された、割り込みを要求する信号が、機能モジュール２００を通じて制御モジュール１００のＣＰＵ１０１に到達する。ＣＰＵ１０１は、マスタ３０３からの信号を受け付けると、所定の手順により割り込み要因を判定し、判定した要因に対応する割り込み処理を行う。
【００１７】
以下、ＣＰＵ１０１が割り込み要因を判定する手順を説明する。ＣＰＵ１０１は、制御モジュール１００内のＩＲＱＣ１０３を参照して、割り込みの要求がルートコンプレックス１０２に起因することを確認する。
【００１８】
ついで、ＣＰＵ１０１は、機能モジュール２００内のＩＲＱＣ２０３をアクセスして、割り込みの要求がルートコンプレックス２０２に起因することを確認する。
【００１９】
ついで、ＣＰＵ１０１は、機能モジュール３００内のＩＲＱＣ３０２をアクセスして、割り込みの要求がマスタ３０３に起因することを確認する。このとき、ＣＰＵ１０１は、割り込みがマスタ３０３により要求されたこと、及び、割り込み要因を確認する。
【００２０】
このように、非透過型ブリッジにおいて、機能モジュール３００からの割り込み処理の要求があったときに、当該割り込み処理の割り込み要因を確認するためには、ＣＰＵ１０１がＩＲＱＣ１０３、２０３、３０１の順にアクセスする必要がある。
【００２１】
そのため、図７に示す透過型ブリッジのように、制御モジュール４００と機能モジュールとの間で１対１の通信により割り込み要因を確認する場合と比べて、割り込みの要求を行ってから、実際に割り込み処理が行われるまでのレイテンシが大きくなってしまう。
【００２２】
本発明は、上記問題を解決するために提案されるものであり、所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができるインタフェース装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一局面に係るインタフェース装置は、複数の機能モジュールから、割り込み処理の要求を受け付ける第１要求受付部と、当該第１要求受付部が前記要求を受け付けたときに、前記割り込み処理の割り込み要因を認識してから当該割り込み処理を行う制御部と、前記割り込み要因を表す割り込み要因情報を記憶するための記憶部と、を備える制御モジュールと、他の機能モジュールから、前記要求を受け付ける第２要求受付部と、所定の高速シリアルバスを通じて前記第１要求受付部に接続されており、前記第２要求受付部が受け付けた前記要求を前記第１要求受付部に中継する第１中継部と、を備える第１機能モジュールと、前記要求を行う第１要求部と、前記高速シリアルバスを通じて前記第２要求受付部に接続されており、前記第１要求部により前記要求が行われたときに当該要求を前記第２要求受付部に中継する第２中継部と、を備える第２機能モジュールと、を備えており、前記第２機能モジュールは、前記第１要求部が前記要求を行う前に、前記制御モジュールの記憶部をアクセスして、前記割り込み要因情報を書き込む第１情報書込部をさらに備え、前記制御モジュールの制御部は、前記第１要求受付部が前記要求を受け付けたときに、前記記憶部をアクセスして、前記割り込み要因情報を読み出して、当該割り込み要因情報で表される前記割り込み要因を認識することを特徴とする（請求項１）。
【００２４】
この構成によれば、第２機能モジュールが、第１機能モジュールを中継した割り込み処理の要求を制御モジュールに行う前に、制御モジュールの記憶部をアクセスして、割り込み処理の割り込み要因を表す割り込み要因情報を書き込む。
【００２５】
そして、制御モジュールでは、第１機能モジュールを中継した第２機能モジュールからの要求を第１要求受付部により受け付けたときに、制御部が、記憶部を参照して、割り込み要因情報を読み出して、当該割り込み要因情報で表される割り込み要因を認識する。
【００２６】
これにより、制御モジュールの制御部は、第１機能モジュールを中継した第２機能モジュールからの要求を受け付けた時点で、割り込み要因が判る。
【００２７】
そのため、制御モジュールの制御部は、第１機能モジュールを中継した第２機能モジュールからの割り込み処理の要求を受け付けた時点で割り込み要因を確認して、割り込み処理を行うことができる。
【００２８】
したがって、所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができる。
【００２９】
上記構成において、前記第１機能モジュールの複数が前記高速シリアルバスを通じて相互に接続されており、前記各第１機能モジュールのうちいずれか１つが、前記制御モジュールに接続されており、前記各第１機能モジュールは、前記要求を行う第２要求部と、前記第２要求部が前記要求を行う前に、前記制御モジュールの記憶部をアクセスして、前記割り込み要因情報を書き込む第２情報書込部と、をさらに備えることが好ましい（請求項２）。
【００３０】
この構成によれば、制御モジュールには複数の第１機能モジュールが順次接続されており、各第１機能モジュールは、割り込み処理の要求を行う第２要求部と、第２要求部が割り込みの要求を行う前に、制御モジュールの記憶部をアクセスして、割り込み処理の割り込み要因を表す割り込み要因情報を書き込む第２情報書込部をさらに備える。
【００３１】
これにより、制御モジュールの制御部は、制御モジュールに隣接する第１機能モジュールを中継した割り込み処理の要求を受け付けた時点で、割り込み要因が判る。また、制御モジュールの制御部は、制御モジュールに隣接する第１機能モジュールから割り込み処理の要求を受け付けた時点でも、割り込み要因が判る。
【００３２】
すなわち、制御モジュールの制御部は、各第１機能モジュールから割り込み処理の要求を受け付けた時点で、割り込み要因が判るため、各第１機能モジュールから割り込み処理の要求を受け付けた時点で割り込み要因を確認して、割り込み処理を行うことができる。
【００３３】
したがって、所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、各機能モジュールから割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができる。
【００３４】
上記構成において、前記第１機能モジュール及び前記第２機能モジュールは、記録紙に画像を形成するための機能モジュールであることが好ましい（請求項３）。
【００３５】
この構成によれば、第１機能モジュール及び第２機能モジュールは、記録紙に画像を形成するための機能モジュールであるため、第１機能モジュール及び第２機能モジュールが記録紙に画像を形成する処理を行う上で割り込みの要求を制御モジュールに対して行ったときにおけるレイテンシを適切に削減することができる。
【００３６】
上記構成において、前記高速シリアルバスは、ＰＣＩＥ（PCI Express）規格に準拠したシリアルバスであることが好ましい（請求項４）。
【００３７】
この構成によれば、制御モジュールに機能モジュールがＰＣＩＥ規格に準拠したシリアルバスを通じて接続されているため、制御モジュールや機能モジュールを構成するチップの長寿命化や機能モジュールの拡張性を適切に確保した画像形成装置を提供することができる。
【００３８】
また、本発明の他の局面に係る画像形成装置は、請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、前記第１機能モジュールとして、原稿から当該原稿の画像を表す画像データを読み取る画像読取部を備えるとともに、前記第２機能モジュールとして、前記画像データを記録紙上に形成する画像形成部を備えることを特徴とする（請求項５）。
【００３９】
この構成によれば、請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、第１機能モジュールとして、原稿から当該原稿の画像を表す画像データを読み取る画像読取部を備えるとともに、第２機能モジュールとして、画像データを記録紙上に形成する画像形成部を備える。
【００４０】
これにより、画像形成部から、画像読取部を中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができる画像形成装置を提供することができる。
【００４１】
また、本発明のさらに他の局面に係る画像形成装置は、請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、前記第１機能モジュールとして、原稿の画像を表す画像データを記録紙上に形成する画像形成部を備えるとともに、前記第２機能モジュールとして、前記原稿から当該原稿の画像データを読み取る画像読取部を備えることを特徴とする（請求項６）。
【００４２】
この構成によれば、請求項１乃至請求項４のいずれか一項に記載のインタフェース装置を備えており、第１機能モジュールとして、原稿の画像を表す画像データを記録紙上に形成する画像形成部を備えるとともに、第２機能モジュールとして、原稿から当該原稿の画像データを読み取る画像読取部を備える。
【００４３】
これにより、画像読取部から、画像形成部を中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができる画像形成装置を提供することができる。
【発明の効果】
【００４４】
本発明によれば、制御モジュールの制御部は、割り込み処理の要求を受け付けた時点で割り込み要因を確認して、割り込み処理を行うことができる。
【００４５】
したがって、所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態に係る画像形成装置の概略断面図である。
【図２】図１に示す画像形成装置の概略構成を示す機能ブロック図である。
【図３】本発明の一実施形態に係るインタフェース装置Ａの概略構成を示す機能ブロック図である。
【図４】機能モジュールの基本処理の一例を示したフローチャートである。
【図５】制御モジュールの基本処理の一例を示したフローチャートである。
【図６】第２実施形態に係るインタフェース装置Ａ１の概略構成の一例を示した機能ブロック図である。
【図７】従来の画像形成装置について説明するための図であり、ＰＣＩＥ（ＰＣＩエクスプレス）システムの一例を示した図である。
【図８】従来の画像形成装置について説明するための図であり、ＰＣＩＥ（ＰＣＩエクスプレス）システムの他の例を示した図である。
【発明を実施するための形態】
【００４７】
以下、本発明に係る一実施形態を図面に基づいて説明する。なお、各図において同一の符合を付した構成は、同一の構成であることを示し、その説明を省略する。
（第１実施形態）
図１は、本発明の第１実施形態に係る画像形成装置の概略断面図である。図１に示されるように、画像形成装置Ｆは、画像読取部２００と装置本体Ｍとを備える。画像読取部２００は、原稿給紙部２１０と、スキャナ部２２０と、ＣＩＳ２３１と、ユーザインタフェース部Ｉと、後述する反転機構を備えてなる。
【００４８】
原稿給紙部２１０は、ＡＤＦ（Ａｕｔｏｍａｔｉｃ  Ｄｏｃｕｍｅｎｔ  Ｆｅｅｄｅｒ）を備え、原稿トレイ２１１、ピックアップローラ２１２、プラテン２１３、排紙ローラ２１４及び排紙トレイ２１５を有する。原稿トレイ２１１には、読取対象とされる原稿が載置される。原稿トレイ２１１に載置された原稿は、１枚ずつピックアップローラ２１２によって取り込まれ、間隙を介して順次プラテン２１３へ搬送される。プラテン２１３を経由した原稿は、排紙ローラ２１４によって排紙トレイ２１５へ順次排出される。
【００４９】
前記プラテン２１３の周面に対向する位置のうち、原稿の搬送方向において読取位置Ｐより手前の予め定められた位置には、用紙を検出する図略のタイミングセンサが設置されており、該タイミングセンサの出力要求に基づき、前記読取位置Ｐへの原稿の搬送タイミングが図られる。前記タイミングセンサは、例えばフォトインタラプタにより構成される。
【００５０】
スキャナ部２２０は、原稿の画像を光学的に読み取って画像データを生成するものである。スキャナ部２２０は、ガラス２２１、光源２２２、第１ミラー２２３、第２ミラー２２４、第３ミラー２２５、第１キャリッジ２２６、第２キャリッジ２２７、結像レンズ２２８、ＣＣＤ（Ｃｈａｒｇｅｄ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）２２９を備える。
【００５１】
このスキャナ部２２０は、光源２２２として冷陰極蛍光管等の白色蛍光ランプが用いられ、前記第１ミラー２２３、第２ミラー２２４、第３ミラー２２５、第１キャリッジ２２６、第２キャリッジ２２７及び結像レンズ２２８により、原稿からの光をＣＣＤ２２９に導く。スキャナ部２２０は、光源２２２として冷陰極蛍光管等の白色蛍光ランプを用いて構成されていることから、光源として３色ＬＥＤ等が用いられる後述のＣＩＳ２３１よりも色再現性に優れる。
【００５２】
ガラス２２１には、前記原稿給紙部２１０によらない原稿読取時に、ユーザの手動により原稿が載置される。光源２２２及び第１ミラー２２３は第１キャリッジ２２６によって支持され、第２ミラー２２４及び第３ミラー２２５は第２キャリッジ２２７によって支持されている。
【００５３】
画像読取部２００の原稿読取方式として、ガラス２２１上に載置された原稿をスキャナ部２２０が読み取るフラットベッド読取モードと、原稿を原稿給紙部２１０（ＡＤＦ）によって取り込み、その搬送途中で原稿を読み取るＡＤＦ読取モードがある。
【００５４】
フラットベッド読取モードでは、光源２２２がガラス２２１上に載置された原稿を照射し、主走査方向１ライン分の反射光が第１ミラー２２３、第２ミラー２２４、第３ミラー２２５の順に反射して、結像レンズ２２８に入射する。結像レンズ２２８に入射した光はＣＣＤ２２９の受光面で結像される。
【００５５】
ＣＣＤ２２９は一次元のイメージセンサであり、１ライン分の原稿の画像データを同時に処理する。第１キャリッジ２２６及び第２キャリッジ２２７は、主走査方向と直交する方向（副走査方向、矢印Ｙ方向）に移動可能に構成されており、１ライン分の読み取りが終了すると、副走査方向に第１キャリッジ２２６及び第２キャリッジ２２７が移動し、次のラインの読み取りが行われる。
【００５６】
ＡＤＦ読取モードでは、原稿給紙部２１０が原稿トレイ２１１に載置された原稿をピックアップローラ２１２によって１枚ずつ取り込む。このとき、第１キャリッジ２２６及び第２キャリッジ２２７は、読取窓２３０の下方に位置する予め定められた読取位置Ｐに配置される。
【００５７】
原稿給紙部２１０による原稿搬送で、原稿がプラテン２１３から排紙トレイ２１５への搬送経路に設けられた読取窓２３０上を通過するとき、光源２２２が原稿を照射し、主走査１ライン分の反射光が第１ミラー２２３、第２ミラー２２４、第３ミラー２２５の順に反射して、結像レンズ２２８に入射する。結像レンズ２２８に入射した光はＣＣＤ２２９の受光面で結像される。続いて原稿は原稿給紙部２１０によって搬送され、次のラインが読み取られる。
【００５８】
更に、原稿給紙部２１０は、切換ガイド２１６、反転ローラ２１７及び反転搬送路２１８を備えた原稿反転機構を有する。この原稿反転機構が、１回目のＡＤＦ読み取りによって表面が読み取られた原稿を表裏反転させて読取窓２３０に再搬送することで、再度ＣＣＤ２２９によって裏面の読み取りが行われる。
【００５９】
この原稿反転機構は、両面読み取り時にのみ動作し、片面読み取り時は動作しない。片面読み取り時及び両面読み取り時において裏面の読み取り後、切換ガイド２１６は上側に切り替えられ、プラテン２１３を経た原稿は、排紙ローラ２１４によって排紙トレイ２１５に排紙される。
【００６０】
両面読み取り時における表面読み取り後、切換ガイド２１６は下側に切り替えられ、プラテン２１３を経た原稿は反転ローラ２１７によって反転搬送路２１８へ搬送される。その後、切換ガイド２１６は上側へ切り替わり、反転ローラ２１７が逆回転して原稿をプラテン２１３へ再給紙する。以下、原稿反転機構を用いて原稿の両面を読み取らせるモードを両面反転読取モードと表記する。
【００６１】
更に、本実施形態の画像読取部２００は、ＡＤＦ読取モード時において、前述したように原稿の搬送途中でＣＣＤ２２９（スキャナ部２２０）によって原稿の表面の読み取りを行わせると略同時に（略並行して）、ＣＩＳ２３１によって原稿の裏面の読み取りを行わせることが可能である。この場合、原稿トレイ２１１から原稿給紙部２１０により搬送された原稿は、読取窓２３０上を通過するときにＣＣＤ２２９によって表面が読み取られ、更にＣＩＳ２３１の配置箇所を通過する際に裏面が読み取られる。なお、ＣＩＳ２３１では、光源としてＲＧＢの３色ＬＥＤ等が用いられる。
【００６２】
このようにＣＣＤ２２９とＣＩＳ２３１を用いることで、原稿給紙部２１０による原稿トレイ２１１から排紙トレイ２１５までの一回の原稿搬送操作（ワンパス）によって原稿の表裏両面の読み取りが可能となる。以下、このようにＣＣＤ２２９とＣＩＳ２３１を用いて原稿の両面を読み取らせるモードを両面同時読取モードと表記する。
【００６３】
この両面反転読取モード及び両面同時読取モードは、ＡＤＦ読取モードを用いて原稿の両面読み取りを行う際の読取モードとして備えられている。両面反転読取モードは、両面の印刷画像の画質を揃えたい場合に利用される一方、両面同時読取モードは、両面の印刷画像の画質に差があっても、読取時間の短縮化を優先させたい場合に利用される。なお、本実施形態における画像形成装置Ｆは、両面同時読取モードに初期設定されており、前記読取モードのモード設定操作が何も行われないまま画像形成指示が入力された場合には、両面同時読取モードで原稿の画像読取動作が行われるようになっている。
【００６４】
画像形成装置Ｆは、装置本体Ｍと、装置本体Ｍの左方に配設されたスタックトレイ６とを有している。装置本体Ｍは、複数の給紙カセット４６１と、給紙カセット４６１から記録紙を１枚ずつ繰り出して画像形成部４０へ搬送する給紙ローラ４６２と、給紙カセット４６１から搬送されてきた記録紙に画像を形成する画像形成部４０とを備える。また、装置本体Ｍは、給紙トレイ４７１と該給紙トレイ４７１に載置された原稿を１枚ずつ画像形成部４０に向けて繰り出す繰り出しローラ４７２とを備える。
【００６５】
画像形成部４０は、感光体ドラム４３の表面から残留電荷を除電する除電装置４２１と、除電後の感光体ドラム４３の表面を帯電させる帯電装置４２２と、スキャナ部２２０で取得された画像データに基づいてレーザ光を出力して感光体ドラム４３の表面を露光し、当該感光体ドラム４３の表面に静電潜像を形成する露光装置４２３と、前記静電潜像に基づいて感光体ドラム４３上に、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の各色のトナー像を形成する現像装置４４Ｋ，４４Ｙ，４４Ｍ，４４Ｃと、感光体ドラム４３に形成された各色のトナー画像が転写されて重ね合わせされる転写ドラム４９と、転写ドラム４９上のトナー像を用紙に転写させる転写装置４１と、トナー像が転写された用紙を加熱してトナー像を用紙に定着させる定着装置４５とを備えている。
【００６６】
なお、シアン、マゼンタ、イエロー及びブラックの各色に対するトナーの供給は、図略のトナーカートリッジから行われる。また、画像形成部４０を通過した記録紙をスタックトレイ６又は排出トレイ４８まで搬送する搬送ローラ４６３，４６４等が設けられている。
【００６７】
記録紙の両面に画像を形成する場合は、画像形成部４０で記録紙の一方の面に画像を形成した後、この記録紙を排出トレイ４８側の搬送ローラ４６３にニップされた状態とする。この状態で搬送ローラ４６３を反転させて記録紙をスイッチバックさせ、記録紙を用紙搬送路Ｌに送って画像形成部４０の上流域に再度搬送し、画像形成部４０により他方の面に画像を形成した後、記録紙をスタックトレイ６又は排出トレイ４８に排出する。
【００６８】
また、装置本体Ｍの前方には、タッチパネルなどで構成された表示部５、及び、各種の操作ボタンを有する操作部１６が組み込まれたユーザインタフェース部Ｉが、装置本体Ｍの前方に露出するように設けられている。
【００６９】
図２は、図１に示す画像形成装置の概略構成を示す機能ブロック図である。図２に示すように、画像形成装置Ｆは、ＣＰＵなどを備えて構成されている制御モジュール１、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２、ＲＡＭ（Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１３、画像読取部２００、画像形成部４０、画像データに対して所定の画像処理を施す画像処理部１１、及び、公衆回線を通じたファクシミリ通信を行うためのＦＡＸ通信部１７を備える。この画像形成装置Ｆにおいて、ＲＯＭ１２及びＲＡＭ１３には、この画像形成装置Ｆが動作するために必要な各種のプログラムなどが記憶されている。
【００７０】
図２に示すように、画像形成装置Ｆでは、制御モジュール１には、ユーザインタフェース部Ｉ、画像読取部２００、画像形成部４０、画像処理部１１、ＲＯＭ１２、ＲＡＭ１３、及び、ＦＡＸ通信部１７が接続されている。このように、制御モジュール１に各構成要素を接続するために、画像形成装置Ｆは、本発明の一実施形態に係るインタフェース装置Ａを備える。
【００７１】
図３は、本発明の一実施形態に係るインタフェース装置Ａの概略構成を示す機能ブロック図である。
【００７２】
図３に示すインタフェース装置Ａは、制御モジュール１に、複数の機能モジュール２及び３を、ＰＣＩＥ規格に準拠したシリアルバス（以下、ＰＣＩＥシリアルバスという）を通じて直列に接続することにより構成された、いわゆる非透過型ブリッジである。尚、機能モジュール２及び３の一例として、ユーザインタフェース部Ｉ、画像読取部２００、画像形成部４０、画像処理部１１、ＲＯＭ１２、ＲＡＭ１３、及び、ＦＡＸ通信部１７のいずれかが挙げられる。
【００７３】
図３において、制御モジュール１は、ＣＰＵ１０、ルートコンプレックス（第１要求受付部）１１、メモリやレジスタなどの記憶部１２、ＩＲＱＣ１３、及び、例えばＤＭＡコントローラ（Direct Memory Access Controller）で構成されており、ＩＲＱＣ１３をアクセスして、割り込みを要求するマスタ１４を備える。
【００７４】
この制御モジュール１では、ＣＰＵ１０、ルートコンプレックス１１、記憶部１２、ＩＲＱＣ１３、及びマスタ１４は、バス接続されている。
【００７５】
記憶部１２は、制御モジュール１のＣＰＵ１０が割り込みの要求を受け付けたときに、どのマスタによる要求かを表す情報、及び、割り込み要因を表す情報を記憶するための記憶領域１２Ａを有している。
【００７６】
ＩＲＱＣ１３は、予め、ルートコンプレックス１１を通じた割り込みとマスタ１４による割り込みとについて優先順位が設定されており、予め設定された優先順位に従って、割り込みを要求する信号をＣＰＵ１０に出力する。
【００７７】
機能モジュール（第１機能モジュール）２は、制御モジュール１にＰＣＩＥシリアルバスＢ１を介して接続され、Ｉ／Ｏデバイスをなすエンドポイント（第１中継部）２０、ルートコンプレックス（第２要求受付部）２１、ＩＲＱＣ２２、及び、マスタ２３を備える。この機能モジュール２では、エンドポイント２０、ルートコンプレックス２１、ＩＲＱＣ２２、及びマスタ２３はバス接続されている。
【００７８】
ＩＲＱＣ２２は、予め、ルートコンプレックス２１を通じた割り込みとマスタ２３による割り込みとについて優先順位が設定されており、予め設定された優先順位に従って、割り込みを要求する信号をエンドポイント２０に出力する。
【００７９】
機能モジュール（第２機能モジュール）３は、機能モジュール２にＰＣＩＥシリアルバスＢ２を介して接続され、Ｉ／Ｏデバイスをなすエンドポイント（第２中継部）３０、マスタ（第１要求部）３１、マスタ（第１要求部）３２、及び、ＩＲＱＣ３３を備える。この機能モジュール３では、エンドポイント３０、マスタ３１、マスタ３２、及びＩＲＱＣ３３はバス接続されている。
【００８０】
マスタ３１は、ＩＲＱＣ３３をアクセスして、割り込みを要求する第１要求部として機能する他、制御モジュール１の記憶部１２をアクセスして、割り込み要因を表す情報を、マスタ３１を表すマスタ情報とともに書き込む第１情報書込部として機能する。
【００８１】
また、マスタ３２も、ＩＲＱＣ３３をアクセスして、割り込みを要求する第１要求部として機能する他、制御モジュール１の記憶部１２をアクセスして、割り込み要因を表す情報を、マスタ３２を表すマスタ情報とともに書き込む第１情報書込部として機能する。
【００８２】
ＩＲＱＣ３３は、予め、マスタ３１による割り込みとマスタ３２による割り込みとについて優先順位が設定されており、予め設定された優先順位に従って、割り込みを要求する信号をエンドポイント３０に出力する。
【００８３】
以下、このような構成のインタフェース装置Ａの基本動作について図４及び図５を用いて説明する。図４は、機能モジュール３の基本処理の一例を示したフローチャートであり、図５は、制御モジュール１の基本処理の一例を示したフローチャートである。
【００８４】
図４に示すように、機能モジュール３において、例えば、マスタ３１が管理する構成要素において所定の割り込み要因が発生したときには（ステップＳ１のＹＥＳ）、マスタ３１は、制御モジュール１の記憶部１２をアクセスして、記憶領域１２Ａに、割り込み要因をマスタ情報とともに書き込む（ステップＳ２）。
【００８５】
ここにおいて、割り込み要因は、例えば、機能モジュール３が画像読取部２００を構成している場合、原稿画像の読取を開始したことを表す情報である。また、マスタ情報は、割り込みの要求元を表す情報であり、例えば、マスタ３１を表す情報である。
【００８６】
これにより、記憶部１２の記憶領域１２Ａには、例えば、図３に示すように、「マスタ３１」というマスタ情報が記憶される。また、記憶領域１２Ａには、「スキャン開始」という情報が記憶されることにより、割り込み要因を表す情報として、原稿画像の読取を開始したことを表す情報が記憶される。
【００８７】
そして、マスタ３１は、割り込みを要求する信号をＩＲＱＣ３３に出力する（ステップＳ３）。すると、ＩＲＱＣ３３において、マスタ３１による割り込みがマスタ３２による割り込みよりも優先順位が上である設定がなされていれば、マスタ３１からの信号はエンドポイント３０に出力される。エンドポイント３０に出力された信号はＰＣＩＥシリアルバスＢ２に出力され、ルートコンプレックス２１により受け付けられる。
【００８８】
ルートコンプレックス２１により受け付けられた信号は一旦ＩＲＱＣ２２に入力される。ＩＲＱＣ２２において、ルートコンプレックス２１を通じた割り込みがマスタ２３による割り込みよりも優先順位が上である設定がなされていれば、マスタ３１からの信号は、エンドポイント２０に出力される。エンドポイント２０に出力された信号はＰＣＩＥシリアルバスＢ１に出力され、ルートコンプレックス１１により受け付けられる。
【００８９】
ルートコンプレックス１１により受け付けられた信号は一旦ＩＲＱＣ１３に入力される。ＩＲＱＣ１３において、ルートコンプレックス１１を通じた割り込みがマスタ１４による割り込みよりも優先順位が上である設定がなされていれば、マスタ３１からの信号は、ＣＰＵ１０に出力される。
【００９０】
一方、図５に示すように、制御モジュール１のＣＰＵ１０は、或るマスタによる割り込みの要求を受け付けたときには（ステップＳ１０のＹＥＳ）、記憶部１２をアクセスして（ステップＳ１１）、割り込みを要求したマスタを特定するとともに割り込み要因を特定する（ステップＳ１２及びＳ１３）。
【００９１】
そして、ＣＰＵ１０は、割り込み要因に対応する割り込み処理を行い（ステップＳ１４）、記憶部１２に書き込まれている割り込み要因をマスタ情報とともにクリアする（ステップＳ１５）。
【００９２】
以上のステップＳ１〜Ｓ３に示すように、機能モジュール３のマスタ３１は、割り込みを要求する信号をＩＲＱＣ３３に出力する前に、制御モジュール１の記憶部１２をアクセスして、記憶領域１２Ａに、割り込み要因をマスタ情報とともに書き込む。
【００９３】
これにより、機能モジュール３のマスタ３１による割り込みの要求を制御モジュール１のＣＰＵ１０が受け付けたときには、記憶部１２には、割り込み要因及びマスタ情報が書き込まれた状態となっている。
【００９４】
そのため、制御モジュール１のＣＰＵ１０は、割り込みの要求を受け付けた時点で、割り込み要因及びマスタ情報が判るため、機能モジュール３から制御モジュール１に割り込みを要求してから割り込み処理が実行されるまでのレイテンシを削減することができる。
【００９５】
（第２実施形態）
次に、本発明の第２実施形態に係るインタフェース装置について、図６を用いて説明する。尚、第２実施形態に係るインタフェース装置Ａ１は、第１機能モジュールをなす複数の機能モジュール２がＰＣＩＥシリアルバスＢ１を通じて相互に接続されている点が、第１実施形態に係るインタフェース装置Ａとは異なる。
【００９６】
また、第２実施形態に係るインタフェース装置Ａ１は、機能モジュール２（＃１）、２（＃２）、・・・、２（＃ｎ）の各々において、マスタ２３の代わりにマスタ２４が設けられている点が、第１実施形態に係るインタフェース装置Ａとは異なる。
【００９７】
その他の構成は第１実施形態に係るインタフェース装置Ａと同様であるため説明及び図示を省略しており、以下、本実施形態の特徴的な点について説明する。
【００９８】
図６は、第２実施形態に係るインタフェース装置Ａ１の概略構成の一例を示した機能ブロック図である。
【００９９】
図６に示す構成では、機能モジュール２（＃１）、２（＃２）、・・・、２（＃ｎ）のうち、機能モジュール２（＃１）がＰＣＩＥシリアルバスＢ１を通じて制御モジュール１に接続されている。機能モジュール２（＃１）には、機能モジュール２（＃２）、・・・、２（＃ｎ）が、ＰＣＩＥシリアルバスＢ１を通じて順次直列に接続されている。
【０１００】
この構成によれば、機能モジュール２（＃１）〜２（＃ｎ）では、マスタ２４は、ＩＲＱＣ２２をアクセスして、割り込みを要求する要求を行う第２要求部として機能する他、制御モジュール１の記憶部１２をアクセスして、割り込み要因を表す情報を、マスタ２４を表すマスタ情報とともに書き込む第２情報書込部として機能する。
【０１０１】
このマスタ２４は、割り込みを要求する信号をＩＲＱＣ２２に出力する前に、制御モジュール１の記憶部１２をアクセスして、割り込み要因を表す情報をマスタ２４のマスタ情報とともに書き込む。
【０１０２】
これにより、機能モジュール２（＃１）〜２（＃ｎ）のいずれかにおいて、マスタ２４による、制御モジュール１に対する割り込みの要求が行われたときに、制御モジュール１のＣＰＵ１０は、当該要求を受け付けた時点で、割り込み要因及びマスタ２４のマスタ情報が判る。
【０１０３】
そのため、機能モジュール２（＃１）〜２（＃ｎ）のいずれかにおいて、制御モジュール１に対する割り込みの要求が行われてから、割り込み処理が実行されるまでのレイテンシを削減することができる。
【符号の説明】
【０１０４】
１    制御モジュール
２、３    機能モジュール
１０    ＣＰＵ
１１、２１    ルートコンプレックス
１２    記憶部
２０、３０    エンドポイント
１４、２３、２４、３１、３２    マスタ
Ａ、Ａ１    インタフェース装置
Ｆ    画像形成装置
Ｂ１、Ｂ２    ＰＣＩＥシリアルバス
【図１】
2011175419.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011175419.tif 000009
【図８】
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