(57)【要約】【課題】従来の半導体記憶装置は、回路規模が増大する等の問題があった。【解決手段】本発明にかかる半導体記憶装置は、データの読み出し又は書き込みが行われる第１のメモリセル１０１が行列状に複数配置された第１のメモリセルアレイ２０１と、対応する列に配置された複数の第１のメモリセル１０１のうち、何れかの第１のメモリセル１０１のデータを増幅し記憶する第２のメモリセル１０２が、行列状に複数配置された第２のメモリセルアレイ２０２と、を備える。また、第１及び第２のメモリセルアレイは、互いに列方向に対向配置され、第２のメモリセル１０２は第１のメモリセル１０１よりも面積が大きく、第１のメモリセルアレイ２０１は第２のメモリセルアレイ２０２の２倍以上の面積である。それにより、第１のメモリセル１０１のセル占有率を落とさずに、素子ばらつきによるデータ読み出し精度の悪化を抑制することができる。【選択図】図１０
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【特許請求の範囲】
【請求項１】
データの読み出し又は書き込みが行われる第１のメモリセルが行列状に複数配置された第１のメモリセルアレイと、
対応する列に配置された複数の前記第１のメモリセルのうち、何れかの第１のメモリセルのデータを増幅し記憶する第２のメモリセルが、行列状に複数配置された第２のメモリセルアレイと、を備え、
前記第１及び前記第２のメモリセルアレイは、互いに列方向に対向配置され、
前記第２のメモリセルは、前記第１のメモリセルよりも面積が大きく、
前記第１のメモリセルアレイは、前記第２のメモリセルアレイの２倍以上の面積である半導体記憶装置。
【請求項２】
前記第２のメモリセルは、
ＮＭＯＳアクセストランジスタと、ＰＭＯＳ負荷トランジスタと、ソース端子が外部制御されるＮＭＯＳ駆動トランジスタと、ＰＭＯＳプリチャージトランジスタと、を少なくとも備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のメモリセルは、前記第１のメモリセルの２倍以上の面積であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１のメモリセルアレイの行方向の長さは、第２のメモリセルアレイの行方向の長さ以上であることを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
各前記第２のメモリセルは、
対応する列に配置された複数の前記第１のメモリセルに第１のビット線対を介して接続され、
当該複数の第１のメモリセルのうち、いずれかの第１のメモリセルに対して書き込み又は読み出しを行うためのデータの電位差を増幅し、記憶することを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第１及び前記第２のメモリセルアレイからなるメモリセルアレイ部を複数備え、
当該複数のメモリセルアレイ部は、
列方向に隣接して配置されることを特徴とする請求項１〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記複数のメモリセルアレイ部は、
隣接する前記メモリセルアレイ部が互いにミラー反転して配置されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイ部は、
前記第２のメモリセルアレイが２つに分離して配置されるとともに、
それぞれが前記第１のメモリセルアレイを列方向に挟むように対向配置されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記第２のメモリセルアレイは、
さらに、前記第２のメモリセルに対応する制御セルが行列状に複数配置され、
前記制御セルは、
対応する前記第２のメモリセルの低電位側電源端子に接続されることを特徴とする請求項１〜８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記制御セルは、
インバータであることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記制御セルは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
請求項６〜１１のいずれか一項に記載のメモリセルアレイ部と、
データの読み出し又は書き込みが行われる前記第１のメモリセルを選択する第１の制御信号と、前記第２のメモリセルを選択する第２の制御信号と、を少なくとも出力するワード線制御回路と、
データの読み出し時において、選択された前記第２のメモリセルから対応する第２のビット線対を介して入力されるデータの電位差を増幅し、読み出し信号として出力するセンスアンプ回路と、
データの書き込み時において、外部からの書き込み信号に基づいて、選択された前記第２のメモリセルに接続された前記第２のビット線対に対し、データを出力する書き込み制御回路と、を備えた半導体記憶装置。
【請求項１３】
前記ワード線制御回路は、
前記第２のメモリセルのプリチャージトランジスタに対してプリチャージ動作を制御する第３の制御信号を出力し、
前記第２のメモリセルの低電位電源端子に対して、活性化動作を制御する第４の制御信号を、出力することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記ワード線制御回路は、
前記第２のメモリセルのプリチャージトランジスタに対してプリチャージ動作を制御する第３の制御信号を出力し、
前記制御セルに対して、活性化動作を制御する第５の制御信号を、出力することを特徴とする請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にメモリセルの配置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳプロセスの微細化に伴い、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを構成するトランジスタにおいて素子バラツキの増加が顕在化している。素子バラツキが増加することにより、読み出し動作時のＳＲＡＭセルにおいて、記憶データが破壊されやすいという課題や、読み出し電流が減少して読み出し速度が低下する等の課題が発生している。その結果、ＳＲＡＭセルを備えた半導体集積回路において歩留まりが低下する等の問題が発生している。したがって、一定の歩留まりを確保するためには、ＳＲＡＭセルのサイズを大きくして素子バラツキを減少させる必要がある。その結果、回路規模が増大するという問題があった。
【０００３】
その解決策が非特許文献１に提案されている。非特許文献１に記載された半導体記憶装置は、ＳＲＡＭセルに対してデータの書き込み又は読み出しを行うための制御回路としてＳＲＡＭ制御回路（ローカル読み出し回路／ローカル書き込み回路）を複数備える。各ＳＲＡＭ制御回路は、それぞれ共通のビット線対を介して接続される複数のＳＲＡＭセルを制御する。なお、ＳＲＡＭ制御回路と対応する複数のＳＲＡＭセルとにより１つのＳＲＡＭセルアレイを構成する。ここで、非特許文献１に記載された半導体記憶装置は、各ＳＲＡＭ制御回路によって制御されるＳＲＡＭセルの個数を少なくしている。具体的には、各ＳＲＡＭ制御回路によって制御されるＳＲＡＭセルの個数を１６個にしている。それにより、各ビット線対の負荷容量を減少させ、読み出し時におけるビット線対の放電時間を短縮している。
【０００４】
その結果、読み出し電流が減少して読み出し速度が低下するという課題だけでなく、記憶データが破壊されやすくなるという課題も解決する。ここで、読み出し時の記憶データの破壊は、例えば、ロウレベルを保持するＳＲＡＭセルの記憶ノードに対して、高電位側電源ＶＤＤに充電されたビット線から電荷が流入することによって引き起こされる。したがって、非特許文献１のように、記憶データをビット線に素早く伝達することができれば、ビット線から記憶ノードへの電荷の流入量が減少し記憶データの破壊が起こりにくくなる。
【０００５】
このように、半導体記憶装置の読み出しマージンを改善するためには、少数のＳＲＡＭセル及びそれを制御するＳＲＡＭ制御回路からなるＳＲＡＭセルアレイを多数備えることが効果的である。このとき、半導体記憶装置の回路規模の増大を抑制するためには、ＳＲＡＭ制御回路（ローカル読み出し回路／ローカル書き込み回路）をできるだけ小さくする必要がある。非特許文献１では、ローカル読み出し回路とローカル書き込み回路とが計１９個のトランジスタで構成されている。なお、ローカル読み出し回路とローカル書き込み回路は、２つのＳＲＡＭセルアレイによって共用されているため、１つのＳＲＡＭセルアレイに対応するローカル読み出し回路及びローカル書き込み回路のトランジスタ数は９．５個である。
【０００６】
また、その他の解決策が非特許文献２に提案されている。非特許文献２に記載された半導体記憶装置は、ローカルセンスアンプ（ローカル読み出し回路／ローカル書き込み回路）ＬＳＡと、ローカルセンスアンプＬＳＡの入出力信号を制御するアクセストランジスタと、複数のＳＲＡＭセルと、を備える。しかし、ローカルセンスアンプ及びＳＲＡＭセルのレイアウト構成については、何ら記載されていない。そのため、レイアウト構成によってはＳＲＡＭセルのセル占有率が悪化する可能性がある。
【０００７】
また、その他の解決策が特許文献１に提案されている。特許文献１に記載された半導体記憶装置は、複数のメモリセルと、当該複数のメモリセルに接続されるワード線及びビット線対と、グローバルビット線と、を備える。そして、与えられた制御信号及びビット線対の一方（第２のビット線）の信号に基づいて、ビット線対の他方（第１のビット線）の電位を所定の電位に制御する読み出し補助回路と、ビット線対の他方の電位に基づいて、グローバルビット線の電位を所定の電位に制御する読み出し部と、を備える。しかし、ローカル読み出し回路としての機能を有する読み出し部及び読み出し補助回路は、書き込み機能を有していないため、別途データ書き込み用の制御回路を備える必要がある。そのため、回路規模が増大する可能性がある。
【０００８】
また、その他の解決策が特許文献２に提案されている。特許文献２に記載された半導体記憶装置は、複数のメモリセルと、当該複数のメモリセルにビット線を介して接続されるローカル読み出しデータ増幅回路（ローカル読み出し回路）と、を備える。そして、ローカル読み出しデータ増幅回路のＮＷＥＬＬがメモリセルのＮＷＥＬＬと接続されることにより、省面積化や製造工程での歩留まり低下を抑制する。しかし、ローカル読み出しデータ増幅回路は、書き込み機能を有していないため、別途データ書き込み用の制御回路を備える必要がある。そのため、回路規模が増大する可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−５８９７９号公報
【特許文献２】特開２００８−１５９６６９号公報
【非特許文献】
【００１０】
【非特許文献１】エー・カワスミ(A.Kawasumi)他著、「ア・シングルパワーサプライ・０．７Ｖ・１ＧＨｚ・４５ｎｍ・エスラム・ウィズ・アン・アシンメトリカル・ユニットベータレシオ・メモリ・セル(A Single-Power-Supply 0.7V 1GHz 45nm SRAM with An Asymmetrical Unit-β-ratio Memory Cell)」、２００８・アイイーイーイー・インターナショナル・ソリッドステイト・サーキッツ・カンファレンス(2008 IEEE International Solid-State Circuits Conference)、（米国）、２００８年、ｐ．３８２、３８３、６２２
【非特許文献２】Byung-Do Yang他著、「ア・ローパワー・エスラム・ユージング・ハイアラーキー・ビット・ライン・アンド・ローカル・センス・アンプリフィアズ(A Low-Power SRAM Using Hierarchical Bit Line and Local Sense Amplifiers)」、アイイーイーイー・ジャーナル・オブ・ソリッドステイト・サーキッツ(IEEE JOURNAL OF SOLID-STATE CIRCUITS)、（米国）、２００５年６月、ＶＯＬ．４０、Ｎｏ．６、ｐ１３６６−１３７６
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように、半導体集積回路の読み出しマージンを改善するためには、少数のＳＲＡＭセル及びそれを制御するＳＲＡＭ制御回路（ローカル読み出し回路／ローカル書き込み回路）からなるＳＲＡＭセルアレイを多数備えることが効果的である。しかし、関連する技術のようにローカル読み出し回路／ローカル書き込み回路の面積が大きいと、ＳＲＡＭセルのセル占有率が低下するという問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体記憶装置は、データの読み出し又は書き込みが行われる第１のメモリセルが行列状に複数配置された第１のメモリセルアレイと、対応する列に配置された複数の前記第１のメモリセルのうち、何れかの第１のメモリセルのデータを増幅し記憶する第２のメモリセルが、行列状に複数配置された第２のメモリセルアレイと、を備え、前記第１及び前記第２のメモリセルアレイは、互いに列方向に対向配置され、前記第２のメモリセルは、前記第１のメモリセルよりも面積が大きく、前記第１のメモリセルアレイは、前記第２のメモリセルアレイの２倍以上の面積である。
【００１３】
上述のような回路構成により、メモリセルのセル占有率を落とさずに素子ばらつきによるデータ読み出し精度の悪化を抑制することができる。
【発明の効果】
【００１４】
本発明により、メモリセルのセル占有率を落とさずに、素子ばらつきによるデータ読み出し精度の悪化を抑制することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかるメモリセルアレイ部を示す図である。
【図２】本発明の実施の形態１にかかる第１のメモリセルを示す図である。
【図３】本発明の実施の形態１にかかる第２のメモリセルを示す図である。
【図４】本発明の実施の形態１にかかる半導体記憶装置を示す図である。
【図５】本発明の実施の形態１にかかる半導体記憶装置の読み出し及び書き込み動作を示す図である。
【図６】本発明の実施の形態１にかかる第１のメモリセルのレイアウトを示す図である。
【図７】本発明の実施の形態１にかかる第１のメモリセルアレイを示す図である。
【図８】本発明の実施の形態１にかかる第２のメモリセルのレイアウトを示す図である。
【図９】本発明の実施の形態１にかかる第２のメモリセルアレイを示す図である。
【図１０】本発明の実施の形態１にかかるメモリセルアレイ部を示す図である。
【図１１】本発明の実施の形態１にかかるメモリセルアレイ部を示す図である。
【図１２】本発明の実施の形態１にかかるメモリセルアレイ部を示す図である。
【図１３】本発明の実施の形態２にかかる第３のメモリセルアレイを示す図である。
【図１４】本発明の実施の形態２にかかるメモリセルアレイ部を示す図である。
【図１５】本発明の実施の形態２にかかるメモリセルアレイ部を示す図である。
【図１６】本発明の実施の形態２にかかるメモリセルアレイ部を示す図である。
【発明を実施するための形態】
【００１６】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１７】
実施の形態１
図１に本発明の実施の形態１にかかる半導体記憶装置に含まれるメモリセルアレイ部３０１の基本構成を示す。本発明のメモリセルアレイ部３０１は、データを記憶するメモリセルアレイ２０１と、外部とメモリセルアレイ２０１との間でデータの受け渡しを行うメモリセルアレイ２０２と、を備える。また、メモリセルアレイ部３０１には、第１のワード線（第１の制御信号）ＷＬと、第２のワード線（第２の制御信号）ＹＳと、センスアンプイネーブル信号線（第４の制御信号）ＳＡＮと、プリチャージイネーブル信号線（第３の制御信号）ＰＣと、が図１の横方向（行方向）に配線される。第１のビット線対ＢＬ０，ＢＬ１と、第２のビット線対ＤＬ０，ＤＬ１と、が図１の縦方向（列方向）に配線される。メモリセルアレイ２０１には、第１のメモリセル１０１が行列状にｍ×ｎ個（ｍ、ｎは１以上の整数）配置される。メモリセルアレイ２０２には、ｎ個の第２のメモリセル１０２が行方向に配置される。なお、便宜上、「ＷＬ」、「ＹＳ」、「ＢＬ０」、「ＢＬ１」、「ＤＬ０」、「ＤＬ１」は、それぞれ信号線を示すと同時に、それぞれ信号を示すものとする。
【００１８】
次に、図１に示す回路を用いてメモリセルアレイ部３０１の回路構成を説明する。メモリセルアレイ２０１に、行方向に配線されたｍ本の第１のワード線ＷＬと、列方向に配線されたｎ対の第１のビット線対ＢＬ０，ＢＬ１が接続される。なお、以降の説明において、ｍ本の第１のワード線ＷＬは、それぞれを第１のワード線ＷＬ＿ｉ（ｉは、１からｍまでの任意の整数）と記載することで区別されることとする。また、ｎ対の第１のビット線対ＢＬ０，ＢＬ１は、それぞれをＢＬ０＿ｊ、ＢＬ１＿ｊ（ｊは、１からｎまでの任意の整数）と記載することで区別されることとする。ここで、メモリセルアレイ２０１に備えられたｍ×ｎ個の第１のメモリセル１０１において、ｉ行目に配置されたｎ個の第１のメモリセル１０１が、第１のワード線ＷＬ＿ｉに接続される。
【００１９】
メモリセルアレイ２０２に、行方向に配線されたｎ本の第２のワード線ＹＳと、行方向に配線された１本のセンスアンプイネーブル信号線ＳＡＮ及びプリチャージイネーブル信号線ＰＣと、列方向に配線された１対の第２のビット線対ＤＬ０，ＤＬ１が接続される。なお、以降の説明において、ｎ本の第２のワード線ＹＳは、それぞれを第２のワード線ＹＳ＿ｊ（ｊは、１からｎまでの任意の整数）と記載することで区別されることとする。ここで、メモリセルアレイ２０２に備えられ、行方向に配置されたｎ個の第２のメモリセル１０２において、ｊ列目に配置された第２のメモリセル１０２は、第２のワード線ＹＳ＿ｊに接続される。また、それぞれの第２のメモリセル１０２は、共通のプリチャージイネーブル信号線ＰＣ、第２のビット線対ＤＬ０，ＤＬ１、センスアンプイネーブル信号線ＳＡＮに接続される。
【００２０】
また、メモリセルアレイ２０１とメモリセルアレイ２０２は、第１のビット線対ＢＬ０，ＢＬ１を介して接続される。具体的には、メモリセルアレイ２０２に備えられ、第２のワード線ＹＳ＿ｊが接続された第２のメモリセル１０２は、メモリセルアレイ２０１に備えられ、ｊ列目に配置されたｍ個の第１のメモリセル１０１に、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊを介して接続される。
【００２１】
図２に第１のメモリセル１０１の回路を示す。図２の回路に示すように、第１のメモリセル１０１は、６個のトランジスタを有する一般的なメモリセルである。この第１のメモリセル１０１は、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２と、ＮＭＯＳアクセストランジスタＮ３、Ｎ４と、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２から構成される。また、第１のメモリセル１０１は、高電位側電源端子ＶＤＤと、低電位側電源端子ＧＮＤを有する。なお、便宜上、記号「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、高電位側電源、低電位側電源を示すものとする。
【００２２】
Ｎ１のドレインと、Ｎ２のゲートと、Ｐ１のドレインと、Ｐ２のゲートと、Ｎ３のドレインは、それぞれ第１の記憶ノード対の一方ＮＤ０を介して互いに接続される。Ｎ１のゲートと、Ｎ２のドレインと、Ｐ１のゲートと、Ｐ２のドレインと、Ｎ４のドレインは、それぞれ第１の記憶ノード対の他方ＮＤ１を介して互いに接続される。Ｎ１のソースと、Ｎ２のソースは、低電位側電源端子ＧＮＤに接続される。Ｐ１のソースと、Ｐ２のソースは、高電位側電源端子ＶＤＤに接続される。Ｎ３のソースは、第１のビット線対の一方ＢＬ０に接続される。Ｎ３のゲートは、第１のワード線ＷＬに接続される。Ｎ４のソースは、第１のビット線対の他方ＢＬ１に接続される。Ｎ４のゲートは、第１のワード線ＷＬに接続される。
【００２３】
ここで、Ｎ１とＰ１は１組のＣＭＯＳインバータ回路を構成する。また、Ｎ２とＰ２は他方の組のＣＭＯＳインバータ回路を構成する。つまり、Ｎ１のゲートとＰ１のゲートに入力された信号に基づいて、Ｎ１とＰ１のソース−ドレイン間を流れる電流のオンオフが制御され、Ｎ１のドレインまたはＰ１のドレインから反転信号が出力される。Ｎ１のドレインまたはＰ１のドレインから出力された信号は、Ｎ２のゲートとＰ２のゲートに入力される。Ｎ２のゲートとＰ２のゲートに入力された信号に基づいて、Ｎ２とＰ２のソース−ドレイン間を流れる電流のオンオフが制御され、Ｎ２のドレインまたはＰ２のドレインから反転信号が出力される。Ｎ２のドレインまたはＰ２のドレインから出力された信号は、Ｎ１のゲートとＰ１のゲートに入力される。このように、第１のメモリセル１０１は、ループ状に接続された２つのＣＭＯＳインバータにより、書き込まれた信号の電圧レベルをデータ（以下、単に記憶データと称す）として保持する。そして、Ｎ３とＮ４のソース−ドレイン間を流れる電流のオンオフを制御することにより、当該メモリセル１０１に対して記憶データの読み出しや、書き込み動作を行う。
【００２４】
図３に第２のメモリセル１０２の回路を示す。図３の回路に示すように、第２のメモリセル１０２は、ＮＭＯＳアクセストランジスタＮ７、Ｎ８と、ＮＭＯＳ駆動トランジスタＮ５、Ｎ６と、ＰＭＯＳ負荷トランジスタＰ３、Ｐ４と、ＰＭＯＳプリチャージトランジスタＰ５、Ｐ６から構成される。
【００２５】
Ｎ５のドレインと、Ｎ６のゲートと、Ｐ３のドレインと、Ｐ４のゲートと、Ｐ５のドレインと、Ｎ７のドレインは、第２の記憶ノード対の一方ＳＮ０、つまり第１のビット線対の一方ＢＬ０に接続される。Ｎ５のゲートと、Ｎ６のドレインと、Ｐ３のゲートと、Ｐ４のドレインと、Ｐ６のドレインと、Ｎ８のドレインは、第２の記憶ノード対の他方ＳＮ１、つまり第１のビット線対の他方ＢＬ１に接続される。
【００２６】
Ｐ３のソース、Ｐ４のソース、Ｐ５のソース、Ｐ６のソースは、高電位側電源端子ＶＤＤに接続される。Ｐ５のゲートと、Ｐ６のゲートは、プリチャージイネーブル信号線ＰＣに接続される。Ｎ５のソースと、Ｎ６のソースは、記憶ノード放電端子ＳＥＢに接続される。Ｎ７のソースは、第２のビット線対の一方ＤＬ０に接続される。Ｎ７のゲートは、第２のワード線ＹＳに接続される。Ｎ８のソースは、第２のビット線対の他方ＤＬ１に接続される。Ｎ８のゲートは、第２のワード線ＹＳに接続される。なお、図３に示す第２のメモリセル１０２に備えられたＮ５、Ｎ６、Ｎ７、Ｎ８、Ｐ３、Ｐ４の回路構成は、Ｎ５のソースと、Ｎ６のソースが記憶ノード放電端子ＳＥＢに接続されることを除いて、第１のメモリセル１０１の回路構成と同様である。
【００２７】
ここで、メモリセルアレイ２０２に備えられ、ｊ列目に配置される（第２のワード線ＹＳ＿ｊがＮ７及びＮ８のゲートに入力される）第２のメモリセル１０２の第２の記憶ノード対ＳＮ０，ＳＮ１は、メモリセルアレイ２０１に備えられ、ｊ列目に配置されたｍ個の第１のメモリセル１０１に、第１のビット線対ＢＬ０＿ｊ，ＢＬ１＿ｊを介して接続される。
【００２８】
図３に示す回路において、例えば、Ｐ５とＰ６がオンする場合、第２のメモリセル１０２の第２の記憶ノード対ＳＮ０，ＳＮ１、つまり、第１のビット線対ＢＬ０，ＢＬ１に、高電位側電源ＶＤＤが供給される。したがって、このとき、第２のメモリセル１０２は、記憶データを保持しない不定状態を示す。
【００２９】
また、例えば、Ｐ５とＰ６がオフするとともに、センスアンプイネーブル信号ＳＡＮにより記憶ノード放電端子ＳＥＢがフローティング状態である場合、Ｎ５のソースとＮ６のソースの電圧が低電位側電源ＧＮＤに固定されないため、第２のメモリセル１０２は、記憶データを保持しない不定状態を示す。
【００３０】
さらに、例えば、Ｐ５とＰ６がオフするとともに、センスアンプイネーブル信号ＳＡＮが低電位側電源ＧＮＤを示す場合、第２のメモリセル１０２は、第１のメモリセル１０１と同様に記憶データを保持する。そして、Ｎ７とＮ８のソース−ドレイン間を流れる電流のオンオフを制御することにより、記憶データの読み出しや、書き込み動作を行う。
【００３１】
図４に本発明の実施の形態１にかかる半導体記憶装置の全体構成の例を示す。図４に示す回路の例では、行列上に配置された複数のメモリセルアレイ部３０１と、ワード線ドライバ回路（ワード線制御回路）３０３と、センスアンプ回路３０４と、書き込みドライバ回路（書き込み制御回路）３０５と、を備える。
【００３２】
ワード線ドライバ回路３０３に接続された第１のワード線ＷＬ、第２のワード線ＹＳ、センスアンプイネーブル信号線ＳＡＮ、及び、プリチャージイネーブル信号線ＰＣは、行方向に配線される。そして、それぞれのメモリセルアレイ部３０１に対して、第１のワード線ＷＬと、対応する第２のワード線ＹＳと、センスアンプイネーブル信号ＳＡＮと、プリチャージイネーブル信号線ＰＣと、が接続される。また、センスアンプ回路３０４及び書き込みドライバ回路３０５に接続された第２のビット線対ＤＬ０，ＤＬ１は列方向に配線される。そして、それぞれのメモリセルアレイ部３０１に対して、対応する第２のビット線対ＤＬ０，ＤＬ１が接続される。
【００３３】
次に、図５を用いて、本発明の実施の形態１にかかる半導体記憶装置の動作について説明する。まず、待機時の場合、全ての第１のワード線ＷＬ、全ての第２のワード線ＹＳ、信号ＳＡＮ、そして、信号ＰＣの電圧レベルは低電位側電源ＧＮＤの電位を示す。このとき、第１のメモリセル１０１は、第１のワード線ＷＬによってＮ３とＮ４がオフに制御されるので、すでに書き込まれている記憶データを保持する。また、信号ＰＣによってＰ５とＰ６がオンに制御されるので、第２のメモリセル１０２の第２の記憶ノード対ＳＮ０，ＳＮ１、つまり、第１のビット線対ＢＬ０，ＢＬ１は、高電位側電源ＶＤＤの電位にプリチャージされる。このとき、第２のメモリセル１０２は、記憶データを保持しない不定状態である。
【００３４】
まず、本発明の実施の形態１にかかる半導体記憶装置の読み出し動作を行う場合について説明する。前述のように、読み出し動作前の第２のビット線対ＤＬ０，ＤＬ１はいずれも高電位側電源ＶＤＤの電位にプリチャージされている。本実施の形態の説明では、第１のメモリセル１０１が行列状にｍ×ｎ個配置されたメモリセルアレイ２０１と、第２のメモリセル１０２が行方向にｎ個配置されたメモリセルアレイ２０２を備えたメモリセルアレイ部３０１の場合において、ｉ行目かつｊ列目に配置された第１のメモリセル１０１の記憶データの読み出しを行う場合について説明する。
【００３５】
まず、信号ＰＣを高電位側電源ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、データの読み出し対象となる第１のメモリセル１０１に接続された第１のワード線ＷＬ＿ｉを高電位側電源ＶＤＤに遷移させることにより、当該第１のメモリセル１０１のＮ３及びＮ４をオンに制御する。それにより、第１のメモリセル１０１に保持されている記憶データが、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊに出力される。
【００３６】
ＢＬ０＿ｊ−ＢＬ１＿ｊ間に電位差が生じた後、信号ＳＡＮが低電位側電源ＧＮＤに遷移することにより、Ｎ５とＮ６のソース端子の電圧レベルも低電位側電源ＧＮＤに遷移する。第２のメモリセル１０２は、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）の電位差を増幅するとともに、増幅された記憶データ（読み出しデータの電位差）を保持する。
【００３７】
次に、第２のメモリセル１０２に接続された第２のワード線ＹＳ＿ｊを高電位側電源ＶＤＤに遷移させることにより、Ｎ７とＮ８をオンに制御する。それにより、第２のメモリセル１０２に保持されている増幅された記憶データ（データの電位差）が、第２のビット線対ＤＬ０，ＤＬ１に出力される。センスアンプ回路３０４は、第２のビット線対ＤＬ０−ＤＬ１間の電位差を増幅して、読み出し信号として出力する。ここで、第２のメモリセル１０２は、例えば、ｊ列目に配置されるｍ個の第１のメモリセル１０１の読み出し動作を制御するローカル読み出し回路としての機能を有する。
【００３８】
次に、本発明の実施の形態１にかかる半導体記憶装置の書き込み動作を行う場合について説明する。前述のように、書き込み動作前の第２のビット線対ＤＬ０，ＤＬ１は、高電位側電源ＶＤＤの電位にプリチャージされている。本実施の形態の説明では、第１のメモリセル１０１が行列状にｍ×ｎ個配置されたメモリセルアレイ２０１を備え、第２のメモリセル１０２が行方向にｎ個配置されたメモリセルアレイ２０２を備えたメモリセルアレイ部３０１の場合において、ｉ行目かつｊ列目に配置された第１のメモリセル１０１の記憶データの書き込みを行う場合について説明する。
【００３９】
まず、信号ＰＣを高電位側電源ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、データの書き込み対象となる第１のメモリセル１０１に接続された第１のワード線ＷＬ＿ｉを高電位側電源ＶＤＤに遷移させることにより、当該第１のメモリセル１０１のＮ３及びＮ４をオンに制御する。さらに、センスアンプイネーブル信号ＳＡＮが低電位側電源ＧＮＤに遷移することにより、Ｎ５とＮ６のソース端子の電圧レベルも低電位側電源ＧＮＤに遷移する。
【００４０】
他方、書き込みドライバ回路３０５は、外部からの書き込み信号に基づいて、第２のビット線対ＤＬ０，ＤＬ１のいずれか一方を放電し、ＤＬ０−ＤＬ１間に読み出し時よりも大きな電位差を生じさせる。
【００４１】
ここで、第２のワード線ＹＳ＿ｊを高電位側電源ＶＤＤに遷移させることにより、第２のメモリセル１０２のＮ７及びＮ８をオンに制御する。それにより、第２のビット線対ＤＬ０，ＤＬ１の信号が、それぞれ第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）に入力される。第２のメモリセル１０２は、第２の記憶ノード対の電位差を増幅するとともに、増幅された記憶データ（データの電位差）を保持する。
【００４２】
第２のメモリセル１０２は、第１のビット線対ＢＬ０＿ｊ，ＢＬ１＿ｊを介して、データの書き込み対象である第１のメモリセル１０１に対して増幅された記憶データ（書き込みデータの電位差）を出力する。ここで、第２のメモリセル１０２は、例えば、ｊ列目に配置されるｍ個の第１のメモリセル１０１の書き込み動作を制御するローカル書き込み回路としての機能を有する。
【００４３】
このように、本発明の実施の形態は、複数の第１のメモリセル１０１と、ローカル読み出し回路及びローカル書き込み回路の両方の機能を有する複数の第２のメモリセル１０２と、を備え、選択された第１のメモリセル１０１に対してデータの読み出し又は書き込み動作を行う。また、第２のメモリセル１０２は、従来よりも少ないトランジスタ数で構成されている。そのため、第２のメモリセル１０２を増加して、各第２のメモリセル１０２によって制御される第１のメモリセル１０１の個数を少なくしても、回路規模の増大を抑制することができる。さらに本発明の実施の形態では、複数の第１のメモリセルが行列状に配置された第１のメモリセルアレイ２０１と、複数の第２のメモリセル１０２が行列状に配置された第２のメモリセルアレイ２０２と、を規則的に配置することにより、第１のメモリセル１０１のセル占有率を落とさずに素子ばらつきによるデータ読み出し精度の悪化を抑制することを特徴とする。
【００４４】
第１のメモリセル１０１及びそれを複数備えた第１のメモリセルアレイ２０１について説明する。図６は、第１のメモリセル１０１のレイアウトの一例を示す図である。図６は、半導体基板上において、紙面の右側に縦方向に伸びたＮ拡散領域６６を有する。Ｎ拡散領域６６上には、３つのコンタクト５９，６０，６１が一定間隔に配置される。コンタクト５９，６０，６１は、それぞれビット線ＢＬ０、第１の記憶ノードＮＤ０、低電位側電源端子ＧＮＤ、に接続される。Ｎ拡散領域６６上であって、コンタクト５９とコンタクト６０との間に、横方向に伸びたゲートポリシリコン６９が配置される。ゲートポリシリコン６９は、コンタクト６２を介して第１のワード線ＷＬに接続される。つまり、コンタクト５９，６２，６０を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ３が構成される。Ｎ拡散領域６６上であって、コンタクト６０とコンタクト６１との間に、横方向に伸びたゲートポリシリコン７０が配置される。ゲートポリシリコン７０は、コンタクト５６を介して記憶ノードＮＤ１に接続される。つまり、コンタクト６１，５６，６０を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ１が構成される。
【００４５】
また図６は、半導体基板上において、紙面の中央に縦方向に伸びた２列のＰ拡散領域６４、６５をさらに有する。Ｐ拡散領域６４上には、コンタクト５５，５６が配置される。コンタクト５５は、高電位側電源端子ＶＤＤに接続される。また、コンタクト５６は、前述のようにゲートポリシリコン７０とともに、記憶ノードＮＤ１に接続される。Ｐ拡散領域６４上であって、コンタクト５５とコンタクト５６との間に、横方向に伸びたゲートポリシリコン６７が配置される。ゲートポリシリコン６７は、コンタクト５７を介して記憶ノードＮＤ０に接続される。つまり、コンタクト５５，５７，５６を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ２が構成される。Ｐ拡散領域６５上には、コンタクト５７，５８が配置される。コンタクト５７は、前述のようにゲートポリシリコン６７とともに、記憶ノードＮＤ０に接続される。また、コンタクト５８は、高電位側電源端子ＶＤＤに接続される。Ｐ拡散領域６５上であって、コンタクト５７とコンタクト５８との間に、前述のゲートポリシリコン７０が配置される。つまり、コンタクト５８，５６，５７を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ１が構成される。
【００４６】
また図６は、半導体基板上において、紙面の左側に縦方向に伸びたＮ拡散領域６３をさらに有する。Ｎ拡散領域６３上には、３つのコンタクト５１，５２，５３が一定間隔に配置される。コンタクト５１，５２，５３は、低電位側電源端子ＧＮＤ、第１の記憶ノードＮＤ１、それぞれ第１のビット線ＢＬ１に接続される。Ｎ拡散領域６３上であって、コンタクト５１とコンタクト５２との間に、前述のゲートポリシリコン６７が配置される。つまり、コンタクト５１，５７，５２を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ２が構成される。Ｎ拡散領域６３上であって、コンタクト５２とコンタクト５３との間に、横方向に伸びたゲートポリシリコン６８が配置される。ゲートポリシリコン６８は、コンタクト５４を介して第１のワード線ＷＬに接続される。つまり、コンタクト５３，５４，５２を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ４が構成される。このようなレイアウト構成の第１のメモリセル１０１が、例えば、図７に示すように行列状に複数配置されることにより、第１のメモリセルアレイ２０１を構成する。
【００４７】
次に、第２のメモリセル１０２及びそれを複数備えた第２のメモリセルアレイ２０２について説明する。図８は、第２のメモリセル１０２のレイアウトの一例を示す図である。図８は、半導体基板上において、紙面の右側に縦方向に伸びたＮ拡散領域８８を有する。Ｎ拡散領域８８上には、５つのコンタクト７６〜８０が一定間隔に配置される。コンタクト７６〜８０は、それぞれ第２のビット線ＤＬ１、第２の記憶ノードＳＮ１、記憶ノード放電端子ＳＥＢ、第２の記憶ノードＳＮ０、第２のビット線ＤＬ０に接続される。Ｎ拡散領域８８上であって、コンタクト７６とコンタクト７７との間に、横方向に伸びた矩形のゲートポリシリコン９３が配置される。ゲートポリシリコン９３は、コンタクト８５を介して第２のワード線ＹＳに接続される。つまり、コンタクト７６，８５，７７を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ８が構成される。Ｎ拡散領域８８上であって、コンタクト７７とコンタクト７８との間に、横方向に伸びた矩形のゲートポリシリコン９０が配置される。ゲートポリシリコン９０は、コンタクト８３を介して第２の記憶ノードＳＮ０に接続される。つまり、コンタクト７８，８３，７７を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ６が構成される。
【００４８】
Ｎ拡散領域８８上であって、コンタクト７８とコンタクト７９との間に、横方向に伸びた矩形のゲートポリシリコン９１が配置される。ゲートポリシリコン９１は、コンタクト８４を介して第２の記憶ノードＳＮ１に接続される。つまり、コンタクト７８，８４，７９を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ５が構成される。Ｎ拡散領域８８上であって、コンタクト７９とコンタクト８０との間に、横方向に伸びた矩形のゲートポリシリコン９４が配置される。ゲートポリシリコン９４は、コンタクト８６を介して第２のワード線ＹＳに接続される。つまり、コンタクト８０，８６，７９を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＮ７が構成される。また図８は、半導体基板上において、紙面の左側に縦方向に伸びた矩形のＰ拡散領域８７を有する。Ｐ拡散領域８７上には、５つのコンタクト７１〜７５が一定間隔に配置される。コンタクト７１〜７５は、それぞれ高電位側電源端子ＶＤＤ、第２の記憶ノードＳＮ１、高電位側電源端子ＶＤＤ、第２の記憶ノードＳＮ０、高電位側電源端子ＶＤＤに接続される。Ｐ拡散領域８７上であって、コンタクト７１とコンタクト７２との間に、横方向に伸びた矩形のゲートポリシリコン８９が配置される。ゲートポリシリコン８９は、コンタクト８１を介してプリチャージイネーブル信号ＰＣに接続される。つまり、コンタクト７１，８１，７２を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ６が構成される。
【００４９】
Ｐ拡散領域８７上であって、コンタクト７２とコンタクト７３との間に、前述のゲートポリシリコン９０が配置される。つまり、コンタクト７３，８３，７２を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ４が構成される。Ｐ拡散領域８７上であって、コンタクト７３とコンタクト７４との間に、前述のゲートポリシリコン９１が配置される。つまり、コンタクト７３，８４，７４を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ３が構成される。Ｐ拡散領域８７上であって、コンタクト７４とコンタクト７５との間に、横方向に伸びた矩形のゲートポリシリコン９２が配置される。ゲートポリシリコン９２は、コンタクト８２を介してプリチャージイネーブル信号ＰＣに接続される。つまり、コンタクト７５，８２，７４を、それぞれソース端子、ゲート端子、ドレイン端子としてトランジスタＰ５が構成される。このようなレイアウト構成の第２のメモリセル１０２が、例えば、図９に示すように行列状に複数配置されることにより、第２のメモリセルアレイ２０２を構成する。
【００５０】
なお、図６に示す回路は、前述のように８個のトランジスタにより構成されるＳＲＡＭ回路を採用しているため、従来と比較して面積が小さい。さらに、図６に示す回路は、ロジックの設計ルールではなくメモリの設計ルールを適用してセル化されるため、面積がさらに小さくなる。ここで、第２のメモリセル１０２は、第１のメモリセル１０１と比較して、面積（セルサイズ）が大きくなるように構成される。好適には、第２のメモリセル１０２は、第１のメモリセル１０１と比較して、面積（セルサイズ）が２倍以上大きくなるように構成される。例えば、図８に示す回路は、図６に示す回路の４倍程度の面積である。つまり、第２のメモリセル１０２は、素子ばらつきを抑制できる程度の面積を有する。それにより本実施の形態は、素子ばらつきによるデータ読み出し精度の悪化等を抑制することができる。また、第１のメモリセルアレイ２０１は、第２のメモリセルアレイ２０２と比較して、２倍以上の面積を有する。それにより本実施の形態は、第１のメモリセル１０１のセル占有率を向上させることができる。
【００５１】
本実施の形態にかかる半導体記憶装置のレイアウト構成についてさらに詳しく説明する。なお、本実施の形態では、第２のメモリセル１０２が、第１のメモリセル１０１の略４倍の面積である場合を例に説明する。
【００５２】
図１０は、複数の第１のメモリセルアレイ２０１と、対応する複数の第２のメモリセルアレイ２０２と、により構成されたメモリセル部３０１である。なお、１個の第１のメモリセルアレイ２０１と、対応する１個の第２のメモリセルアレイ２０２と、により一組のメモリセルアレイ部を構成する。本実施の形態では、第１のメモリセルアレイ２０１の行方向の長さと、第２のメモリセルアレイ２０２の行方向の長さと、が略同一である場合を例に説明する。
【００５３】
メモリセル部３０１を構成するメモリセルアレイ部（図１０の拡大図）には、紙面の上部に第２のメモリセルアレイ２０２が配置される。また、紙面の下部に第１のメモリセルアレイ２０１が配置される。第１のメモリセルアレイ２０１と第２のメモリセルアレイ２０２とは、互いに列方向に対向配置される。前述のように、第１のメモリセルアレイ２０１には、第１のメモリセル１０１が行列状に複数配置される。また、第２のメモリセルアレイ２０２には、第２のメモリセル１０２が行列状に複数配置される。ここで、各第２のメモリセル１０２は、対応する列の複数の第１のメモリセル１０１のうち、いずれかに対して書き込み又は読み出しを行うためのデータの電位差を増幅し、記憶する。
【００５４】
さらに、第１のメモリセルアレイ２０１に配置される第１のメモリセル１０１の数を増加することにより、第１のメモリセルアレイ２０１が、第２のメモリセルアレイ２０２の２倍以上の面積となるように構成する。つまり、各第２のメモリセル１０２によって制御される第１のメモリセル１０１の数を増加することにより、第１のメモリセルアレイ２０１が、第２のメモリセルアレイ２０２の２倍以上の面積となるように構成する。それにより、第１のメモリセル１０１のセル占有率を向上させることができる。仮に、第１のメモリセルアレイ２０１が第２のメモリセルアレイ２０２の２倍未満の面積である場合、第１のメモリセル１０１のセル占有率が低下してしまうため、結果として回路規模の増大につながってしまう。図１０に示す回路は、このようなレイアウト構成のメモリセルアレイ部を列方向に複数配置することによりメモリセルアレイ部３０１を構成する。
【００５５】
図１１は、複数の第１のメモリセルアレイ２０１と、対応する複数の第２のメモリセルアレイ２０２と、により構成されたメモリセル部３０２である。図１１は、図１０の場合と異なり、各メモリセルアレイ部において第２のメモリセルアレイ２０２が第１のメモリセルアレイ２０１を挟むように２つに分離して配置される。ここでは便宜上、第２のメモリセルアレイ２０２の一方を第２のメモリセルアレイ２０２ａ、他方を第２のメモリセルアレイ２０２ｂ、と称す。
【００５６】
メモリセル部３０２を構成するメモリセルアレイ部（図１１の拡大図）には、紙面の上部に第２のメモリセルアレイ２０２ａが配置される。紙面の下部に第２のメモリセルアレイ２０２ｂが配置される。また、紙面の中央に第１のメモリセルアレイ２０１が配置される。第２のメモリセルアレイ２０２ａの下辺と第１のメモリセルアレイ２０１の上辺とは、互いに列方向に対向配置される。また、第１のメモリセルアレイ２０１の下辺と第２のメモリセルアレイ２０２ｂの上辺とは、互いに列方向に対向配置される。ここで、各第２のメモリセル１０２は、対応する列の複数の第１のメモリセル１０１のうち、いずれかに対して書き込み又は読み出しを行うためのデータの電位差を増幅し、記憶する。このようなレイアウト構成でも、図１０の場合と同様の効果を得ることができる。
【００５７】
図１２は、複数の第１のメモリセルアレイ２０１と、対応する複数の第２のメモリセルアレイ２０２と、により構成されたメモリセル部３０３である。図１２は、図１０の場合と異なり、メモリセル部３０３を構成するメモリセルアレイ部が１組毎にミラー反転して列方向に配置される。言い換えると、図１２は、隣接するメモリセルアレイ部同士が互いにミラー反転して列方向に配置される。このようなレイアウト構成により、第１のメモリセルアレイ２０１と第２のメモリセルアレイ２０２との間に設けられる分離領域の数を減らすことができる。それにより、第１のメモリセル１０１のセル占有率をさらに向上させることができる。
【００５８】
このように、本実施の形態にかかる半導体記憶装置は、第２のメモリセル１０２が素子ばらつきを抑制できる程度の面積を有する。そして、第１のメモリセルアレイ２０１が第２のメモリセルアレイ２０２の２倍以上の面積を有する。それにより、本実施の形態にかかる半導体記憶装置は、第１のメモリセル１０１のセル占有率を落とさずに素子ばらつきによるデータ読み出し精度の悪化を抑制することができる。
【００５９】
実施の形態２
実施の形態１では、ワード線ドライバ回路３０３がセンスアンプイネーブル信号ＳＡＮを直接出力する場合を例に説明した。一方、実施の形態２では、センスアンプイネーブル信号ＳＡＮを生成する増幅制御回路（制御セル）１０３をさらに備えた場合について説明する。ワード線ドライバ回路３０３は、センスアンプイネーブル信号ＳＡＮを出力する代わりに、制御信号（第５の制御信号）ＳＥを出力する。増幅制御回路１０３は、ワード線ドライバ回路３０３からの制御信号ＳＥに基づいてセンスアンプイネーブル信号ＳＡＮを出力するか否かを制御する。その他の回路構成については、実施の形態１の場合と同様であるため、説明を省略する。
【００６０】
図１３は、増幅制御回路１０３とそれを備えた第３のメモリセルアレイ２０３である。増幅制御回路１０３は、例えば、ＰチャネルＭＯＳトランジスタＰ７とＮチャネルＭＯＳトランジスタＮ９とからなるインバータである。このインバータは、ワード線ドライバ回路３０３からの制御信号ＳＥを入力とし、対応する第２のメモリセル１０２の記憶ノード放電端子ＳＥＢに対してセンスアンプイネーブル信号ＳＡＮを出力する。このような回路構成の増幅制御回路１０３がセル化され、行方向に複数配置されるとともに、対応する第２のメモリセル１０２が行列方向に複数配置されることにより、第３のメモリセルアレイ２０３を構成する。
【００６１】
なお、図１３の例では、増幅制御回路１０３により構成されるメモリセルアレイと、第２のメモリセル１０２により構成されるメモリセルアレイと、は互いに列方向に対向配置されている。ここで、各増幅制御回路１０３は、対応する第２のメモリセル１０２の記憶ノード放電端子ＳＥＢに対して、ドライブ能力の高いセンスアンプイネーブル信号ＳＡＮを出力する。
【００６２】
通常、１本のセンスアンプイネーブル信号ＳＡＮに対して共通に接続される第２のメモリセル１０２の数には制限がある。それは、センスアンプイネーブル信号ＳＡＮに大電流が流れないようにするためである。例えば、図１のようにワード線制御回路３０３が直接センスアンプイネーブル信号ＳＡＮを出力する場合、行方向に配置される第２のメモリセル１０２の数は制限されてしまう。一方、実施の形態２では、それぞれの第２のメモリセル１０２に対してドライブ能力の高いセンスアンプイネーブル信号ＳＡＮが供給される。そのため、一つのワード線制御回路３０３が制御可能な第２のメモリセル１０２の数は制限されなくなる。その結果、第１のメモリセル１０１のセル占有率を向上させることができる。
【００６３】
図１４は、複数の第１のメモリセルアレイ２０１と、対応する複数の第３のメモリセルアレイ２０３と、により構成されたメモリセル部３０４である。なお、１個の第１のメモリセルアレイ２０１と、対応する１個の第３のメモリセルアレイ２０３と、により一組のメモリセルアレイ部を構成する。本実施の形態では、第１のメモリセルアレイ２０１の行方向の長さと、第３のメモリセルアレイ２０３の行方向の長さと、が略同一である場合を例に説明する。
【００６４】
メモリセル部３０４を構成するメモリセルアレイ部（図１４の拡大図）には、紙面の上部に第３のメモリセルアレイ２０３が配置される。また、紙面の下部に第１のメモリセルアレイ２０１が配置される。第１のメモリセルアレイ２０１と第３のメモリセルアレイ２０３とは、互いに列方向に対向配置される。前述のように、第１のメモリセルアレイ２０１には、行列状に複数の第１のメモリセル１０１が配置される。また、第３のメモリセルアレイ２０３には、行方向に複数の増幅制御回路１０３が配置されるとともに、行列状に複数の第２のメモリセル１０２が配置される。ここで、各第２のメモリセル１０２は、対応する列の複数の第１のメモリセル１０１のうち、いずれかに対して書き込み又は読み出しを行うためのデータの電位差を増幅し、記憶する。
【００６５】
さらに、第１のメモリセルアレイ２０１に配置される第１のメモリセル１０１の数を増加することにより、第１のメモリセルアレイ２０１が、第３のメモリセルアレイ２０３の２倍以上の面積となるように構成する。つまり、各第２のメモリセル１０２によって制御される第１のメモリセル１０１の数を増加することにより、第１のメモリセルアレイ２０１が、第３のメモリセルアレイ２０３の２倍以上の面積となるように構成する。それにより、第１のメモリセル１０１のセル占有率を向上させることができる。仮に、第１のメモリセルアレイ２０１が第３のメモリセルアレイ２０３の２倍未満の面積である場合、第１のメモリセル１０１のセル占有率が低下してしまうため、結果として回路規模の増大につながってしまう。図１４に示す回路は、このようなレイアウト構成のメモリセルアレイ部を列方向に複数配置することによりメモリセルアレイ部３０４を構成する。
【００６６】
図１５は、複数の第１のメモリセルアレイ２０１と、対応する複数の第３のメモリセルアレイ２０３と、により構成されたメモリセル部３０５である。図１５は、図１４の場合と異なり、各メモリセルアレイ部において第３のメモリセルアレイ２０３が第１のメモリセルアレイ２０１を挟むように２つに分離して配置される。ここでは便宜上、第３のメモリセルアレイ２０３の一方を第３のメモリセルアレイ２０３ａ、他方を第３のメモリセルアレイ２０３ｂ、と称す。
【００６７】
メモリセル部３０５を構成するメモリセルアレイ部（図１５の拡大図）には、紙面の上部に第３のメモリセルアレイ２０３ａが配置される。紙面の下部に第３のメモリセルアレイ２０３ｂが配置される。また、紙面の中央に第１のメモリセルアレイ２０１が配置される。第３のメモリセルアレイ２０３ａの下辺と第１のメモリセルアレイ２０１の上辺とは、互いに列方向に対向配置される。また、第１のメモリセルアレイ２０１の下辺と第３のメモリセルアレイ２０３ｂの上辺とは、互いに列方向に対向配置される。ここで、各第２のメモリセル１０２は、対応する列の複数の第１のメモリセル１０１のうち、いずれかに対して書き込み又は読み出しを行うためのデータの電位差を増幅し、記憶する。このようなレイアウト構成でも、図１４の場合と同様の効果を得ることができる。
【００６８】
図１６は、複数の第１のメモリセルアレイ２０１と、対応する複数の第３のメモリセルアレイ２０３と、により構成されたメモリセル部３０６である。図１６は、図１４の場合と異なり、メモリセル部３０６を構成するメモリセルアレイ部が１組毎にミラー反転して列方向に配置される。言い換えると、図１６は、隣接するメモリセルアレイ部同士が互いにミラー反転して列方向に配置される。このようなレイアウト構成により、第１のメモリセルアレイ２０１と第３のメモリセルアレイ２０３との間に設けられる分離領域の数を減らすことができる。それにより、第１のメモリセル１０１のセル占有率をさらに向上させることができる。
【００６９】
このように、本実施の形態にかかる半導体記憶装置は、第２のメモリセル１０２が素子ばらつきを抑制できる程度の面積を有する。そして、第１のメモリセルアレイ２０１が第３のメモリセルアレイ２０３の２倍以上の面積を有する。それにより、本実施の形態にかかる半導体記憶装置は、第１のメモリセル１０１のセル占有率を落とさずに素子ばらつきによるデータ読み出し精度の悪化を抑制することができる。
【００７０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、第１のメモリセルアレイ２０１の行方向の長さと、第２のメモリセルアレイ２０２（または第３のメモリセルアレイ２０３）の行方向の長さと、が略同一である場合を例に説明したが、これに限られない。例えば、第１のメモリセルアレイ２０１の行方向の長さが、第２のメモリセルアレイ２０２（または第３のメモリセルアレイ２０３）の行方向の長さ以上となるレイアウト構成にも適宜変更可能である。また、それにより生じたスペースには、ダミーセル等の他のセルを配置することも可能である。
【００７１】
また上記実施の形態では、第１のメモリセル１０１がＳＲＡＭである場合の回路を例に説明したが、これに限られない。例えば、第１のメモリセル１０１がＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である場合の回路にも適宜変更可能である。
【００７２】
また上記実施の形態では、増幅制御回路１０３がＰチャネルＭＯＳトランジスタＰ７とＮチャネルＭＯＳトランジスタＮ９とからなるインバータである場合を例に説明したが、これに限られない。例えば、増幅制御回路１０３がＮチャネルＭＯＳトランジスタＮ９のみからなり、制御信号ＳＥに応じて低電位側電源端子ＧＮＤと記憶ノード放電端子ＳＥＢのオンオフを切り替え制御する回路構成にも適宜変更可能である。
【符号の説明】
【００７３】
１０１  第１のメモリセル
２０１  第１のメモリセルアレイ
１０２  第２のメモリセル
２０２、２０２ａ、２０２ｂ  第２のメモリセルアレイ
１０３  増幅制御回路
２０３、２０３ａ、２０３ｂ  第３のメモリセルアレイ
３０１〜３０６  メモリセルアレイ部
ＢＬ０  第１のビット線
ＢＬ１  第１のビット線
ＤＬ０  第２のビット線
ＤＬ１  第２のビット線
Ｎ１〜Ｎ９  トランジスタ
Ｐ１〜Ｐ７  トランジスタ
ＮＤ０  第１の記憶ノード
ＮＤ１  第１の記憶ノード
ＰＣ  プリチャージイネーブル信号
ＳＡＮ  センスアンプイネーブル信号
ＳＥ  制御信号
ＳＥＢ  記憶ノード放電端子
ＳＮ０  第２の記憶ノード
ＳＮ１  第２の記憶ノード
ＷＬ  第１のワード線
ＹＳ  第２のワード線
【図１】
2011060402.tif 000003
【図２】
2011060402.tif 000004
【図３】
2011060402.tif 000005
【図４】
2011060402.tif 000006
【図５】
2011060402.tif 000007
【図６】
2011060402.tif 000008
【図７】
2011060402.tif 000009
【図８】
2011060402.tif 000010
【図９】
2011060402.tif 000011
【図１０】
2011060402.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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