(57)【要約】      （修正有）【課題】特殊なテスト設備を要せず、メイン電流の過電流保護値が正常範囲に収まっているか判定する。【解決手段】半導体装置１は、メイン電流Ｉ１１を流すためのメイントランジスタ１１と、サブ電流Ｉ２１を流すためのサブトランジスタ２１と、トランジスタ１１及び２１の双方に共通の駆動信号ＩＮ＿Ｈを生成する制御回路６０と、サブ電流Ｉ２１とサブ電流用閾値を比較して過電流保護信号Ｓｏｃｐを生成し、これを制御回路６０に出力する過電流保護回路７０と、トランジスタ１１及び２１の双方を駆動信号ＩＮ＿Ｈに応じてオン／オフさせるか、トランジスタ１１を駆動信号ＩＮ＿Ｈに依らずオフとし、トランジスタ２１のみを駆動信号ＩＮ＿Ｈに応じてオン／オフさせるかを、切替信号ＴＥＳＴに基づいて決定する駆動回路（４１ａ、４１ｂ、５０、８１、及び、９１で表される回路ブロック群）と、を有する。【選択図】図１
2011191192.tif 000002
【特許請求の範囲】
【請求項１】
第１外部端子と；
第２外部端子と；
前記第１外部端子と前記第２外部端子との間に接続され、メイン電流を流すためのメイントランジスタと；
前記第１外部端子と前記第２外部端子との間に接続され、前記メイン電流と同様の挙動を示すサブ電流を流すためのサブトランジスタと；
前記メイントランジスタと前記サブトランジスタの双方に共通の駆動信号を生成する制御回路と；
前記サブ電流と所定のサブ電流用閾値とを比較して過電流保護信号を生成し、これを前記制御回路に出力する過電流保護回路と；
前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオン／オフさせるか、前記メイントランジスタを前記駆動信号に依らずオフとし、前記サブトランジスタのみを前記駆動信号に応じてオン／オフさせるかを、所定の切替信号に基づいて決定する駆動回路と；
を有することを特徴とする半導体装置。
【請求項２】
前記駆動回路は、
前記切替信号に基づいて、前記駆動信号と、前記メイントランジスタをオフとする論理信号の一方を出力するセレクタと；
前記セレクタの出力に応じて前記メイントランジスタを駆動するメインドライバと；
前記駆動信号に応じて前記サブトランジスタを駆動するサブドライバと；
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記駆動回路は、前記駆動信号の電圧レベルを前記メインドライバ及び前記サブドライバへの入力に適した電圧レベルに変換するレベルシフタを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記駆動回路は、前記サブドライバに入力される前記駆動信号に対して、前記セレクタで生じる信号遅延と同等の信号遅延を与える遅延回路を有することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記メインドライバは、その入力信号が前記メイントランジスタをオンとする論理レベルとなったときには、遅滞なく前記メイントランジスタをオンさせる一方、その入力信号が前記メイントランジスタをオフとする論理レベルとなったときには、その時点から所定時間の経過後に前記メイントランジスタをオフさせ、
前記サブドライバは、その入力信号が前記サブトランジスタをオンとする論理レベルとなったときには、その時点から所定時間の経過後に前記サブトランジスタをオンさせる一方、その入力信号が前記サブトランジスタをオフとする論理レベルとなったときには、遅滞なく前記サブトランジスタをオフさせる、
ことを特徴とする請求項２〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記制御回路から前記メイントランジスタに至る信号経路と、前記制御回路から前記サブトランジスタに至る信号経路は、互いに対称性を持って敷設されていることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
前記駆動回路は、前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオン／オフさせる際、前記メイントランジスタをオンさせてから前記サブトランジスタをオンさせ、また、前記サブトランジスタをオフさせてから前記メイントランジスタをオフさせることを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置。
【請求項８】
前記切替信号は、前記制御回路から出力されることを特徴とする請求項１〜請求項７のいずれかに記載の半導体装置。
【請求項９】
前記制御回路は、
前記半導体装置の外部から入力されるテスト命令に基づいて、
前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオンさせる第１ステップと；
前記メイントランジスタを前記駆動信号に依らずオフとし、前記サブトランジスタのみを前記駆動信号に応じてオンさせる第２ステップと；
を順不同で実行するように、前記駆動信号及び前記切替信号を生成することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
請求項１〜請求項９のいずれかに記載の半導体装置に対して前記テスト命令を出力し、前記過電流保護回路の閾値が正常範囲に収まっているか否かを判定することを特徴とする試験装置。
【請求項１１】
前記第１外部端子と前記第２外部端子との間に任意のテスト電流を流し込む電流源と；
前記第１外部端子と前記第２外部端子との間の電位差を測定する電圧計と；
前記テスト命令の生成、前記電流源の駆動制御、前記電圧計の測定値取得、及び、前記過電流保護回路の閾値算出を行うテストシーケンサと；
を有することを特徴とする請求項１０に記載の試験装置。
【請求項１２】
前記テストシーケンサは、
前記制御回路で前記第１ステップを実行させている間には、前記テスト電流を任意の電流値に設定した状態で前記電圧計の測定値を取得することにより、前記メイン電流が流れるメイン電流経路の抵抗値を算出し；
前記制御回路で前記第２ステップを実行させている間には、前記テスト電流を任意の電流値に設定した状態で前記電圧計の測定値を取得することにより、前記サブ電流が流れるサブ電流経路の抵抗値を算出する一方、前記テスト電流を徐々に高めていき、過電流保護動作が発動したときの前記テスト電流の電流値を前記サブ電流用閾値として取得し；
最終的には、前記メイン電流経路の抵抗値、前記サブ電流経路の抵抗値、及び、前記サブ電流用閾値に基づいて、前記メイン電流用閾値を算出し、これが正常範囲に収まっているか否かを判定することを特徴とする請求項１１に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路を備えた半導体装置及びその試験装置に関するものである。
【背景技術】
【０００２】
図９は、過電流保護回路を備えた半導体装置の一従来例を示す回路ブロック図である。本従来例の半導体装置１００において、過電流保護回路７０は、メイントランジスタ１１及び１２とゲートが各々共通化されたサブトランジスタ２１及び２２に各々流れる微小なサブ電流Ｉ２１及びＩ２２をセンス抵抗３１及び３２を用いて検出することにより、メイントランジスタ１１及び１２に各々流れる大きなメイン電流Ｉ１１及びＩ１２（ただし、Ｉ１１＝α×Ｉ２１、Ｉ１２＝β×Ｉ２２、α及びβはミラー比（例えば１，０００））を間接的に検出する構成とされていた。
【０００３】
つまり、過電流保護回路７０は、上側サブ電流Ｉ２１が上側サブ電流用閾値Ｉｔｈ１’を上回ったときに、上側メイン電流Ｉ１１も上側メイン電流用閾値Ｉｔｈ１（＝α×Ｉｔｈ１’）を上回ったと判断し、過電流保護信号Ｓｏｃｐを正常時の論理レベルから異常時の論理レベルに変遷させる構成とされていた。また、過電流保護回路７０は、下側サブ電流Ｉ２２が下側サブ電流用閾値Ｉｔｈ２’を上回ったときに、下側メイン電流Ｉ１２も下側メイン電流用閾値Ｉｔｈ２（＝β×Ｉｔｈ２’）を上回ったと判断し、過電流保護信号Ｓｏｃｐを正常時の論理レベルから異常時の論理レベルに変遷させる構成とされていた。
【０００４】
このような半導体装置１００の出荷時テストについては、（１）サブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’を測定するか、（２）メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を測定するか、或いは、（３）出荷時テストを行わない、という選択肢があった。
【０００５】
なお、選択肢（１）を選んだ場合には、図９に示した通り、センス抵抗３１及び３２の各一端（サブトランジスタ２１及び２２との接続端）に接続されたテスト用パッドＴＰ１及びＴＰ２（ＥＤＳ［Electrical Die Sorting］パッド）を用意しておく必要がある。そして、上側サブ電流用閾値Ｉｔｈ１’を測定する際には、メイントランジスタ１１及び１２、並びに、サブトランジスタ２１及び２２をいずれもオフとした状態で、外部端子Ｔ１からテスト用パッドＴＰ１に向けた任意のテスト電流Ｉｔｅｓｔを流し込み、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値を上側サブ電流用閾値Ｉｔｈ１’として測定すればよい。また、下側サブ電流用閾値Ｉｔｈ２’を測定する際には、先述と同様、メイントランジスタ１１及び１２、並びに、サブトランジスタ２１及び２２をいずれもオフとした状態で、テスト用パッドＴＰ２から外部端子Ｔ３に向けた任意のテスト電流Ｉｔｅｓｔを流し込み、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値を下側サブ電流用閾値Ｉｔｈ２’として測定すればよい。
【０００６】
一方、選択肢（２）を選んだ場合には、先述のテスト用パッドＴＰ１及びＴＰ２が不要となる。そして、上側メイン電流用閾値Ｉｔｈ１を測定する際には、メイントランジスタ１１とサブトランジスタ２１をいずれもオンとし、メイントランジスタ１２とサブトランジスタ２２をいずれもオフとした状態で、外部端子Ｔ１から外部端子Ｔ２に向けた任意のテスト電流Ｉｔｅｓｔを流し込み、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値を上側メイン電流用閾値Ｉｔｈ１として測定すればよい。また、下側メイン電流用閾値Ｉｔｈ２を測定する際には、メイントランジスタ１１とサブトランジスタ２１をいずれもオフとし、メイントランジスタ１２とサブトランジスタ２２をいずれもオンとした状態で、外部端子Ｔ２から外部端子Ｔ３に向けた任意のテスト電流Ｉｔｅｓｔを流し込み、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値を下側メイン電流用閾値Ｉｔｈ２として測定すればよい。
【０００７】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２８７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来例の半導体装置１００では、その出荷時テストについて、先の選択肢（１）〜（３）いずれを選んだ場合にも各々課題があった。
【００１０】
選択肢（１）を選んだ場合には、出力毎に先述のテスト用パッドＴＰ１及びＴＰ２が必要となるため、チップ面積の増大を招き、延いては、チップコストの上昇につながっていた。また、テスト用パッドＴＰ１及びＴＰ２は、リードフレームにワイヤボンディングされない隠しパッドであるため、半導体装置１００のパッケージング後には、サブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’の測定ができなくなっていた。また、サブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’を測定しても、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を直接測定したわけではないため、メイントランジスタ１１及び１２とサブトランジスタ２１及び２２とのミラー比α及びβが製品毎にばらついていた場合には、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を保証することができなかった。
【００１１】
また、選択肢（２）を選んだ場合には、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を直接測定することが可能である反面、意図的な過電流保護動作を発動させるために、非常に大きなテスト電流Ｉｔｅｓｔを流さなければならないので、大電流の測定にも耐え得るテスト設備が必要となり、延いては、出荷時テストのコストアップが招かれていた。
【００１２】
また、選択肢（３）を選んだ場合には、半導体装置１００の出荷時テストを実施していないので、製品のコストダウンには貢献し得るものの、品質の低下（初期不良率の増大）は免れ得なかった。
【００１３】
本発明は、上記の問題点に鑑み、特殊なテスト設備を要することなく、メイントランジスタに流れるメイン電流の過電流保護値が正常範囲に収まっているか否かを判定することが可能な半導体装置及びその試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係る半導体装置は、第１外部端子と；第２外部端子と；前記第１外部端子と前記第２外部端子との間に接続され、メイン電流を流すためのメイントランジスタと；前記第１外部端子と前記第２外部端子との間に接続され、前記メイン電流と同様の挙動を示すサブ電流を流すためのサブトランジスタと；前記メイントランジスタと前記サブトランジスタの双方に共通の駆動信号を生成する制御回路と；前記サブ電流と所定のサブ電流用閾値とを比較して過電流保護信号を生成し、これを前記制御回路に出力する過電流保護回路と；前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオン／オフさせるか、前記メイントランジスタを前記駆動信号に依らずオフとし、前記サブトランジスタのみを前記駆動信号に応じてオン／オフさせるかを、所定の切替信号に基づいて決定する駆動回路と；を有する構成（第１の構成）とされている。
【００１５】
なお、上記第１の構成から成る半導体装置において、前記駆動回路は、前記切替信号に基づいて、前記駆動信号と、前記メイントランジスタをオフとする論理信号の一方を出力するセレクタと；前記セレクタの出力に応じて前記メイントランジスタを駆動するメインドライバと；前記駆動信号に応じて前記サブトランジスタを駆動するサブドライバと；を有する構成（第２の構成）にするとよい。
【００１６】
また、上記第２の構成から成る半導体装置において、前記駆動回路は、前記駆動信号の電圧レベルを前記メインドライバ及び前記サブドライバへの入力に適した電圧レベルに変換するレベルシフタを有する構成（第３の構成）にするとよい。
【００１７】
また、上記第２または第３の構成から成る半導体装置において、前記駆動回路は、前記サブドライバに入力される前記駆動信号に対して、前記セレクタで生じる信号遅延と同等の信号遅延を与える遅延回路を有する構成（第４の構成）にするとよい。
【００１８】
また、上記第２〜第４いずれかの構成から成る半導体装置において、前記メインドライバは、その入力信号が前記メイントランジスタをオンとする論理レベルとなったときには遅滞なく前記メイントランジスタをオンさせる一方、その入力信号が前記メイントランジスタをオフとする論理レベルとなったときには、その時点から所定時間の経過後に前記メイントランジスタをオフさせ、前記サブドライバは、その入力信号が前記サブトランジスタをオンとする論理レベルとなったときには、その時点から所定時間の経過後に前記サブトランジスタをオンさせる一方、その入力信号が前記サブトランジスタをオフとする論理レベルとなったときには遅滞なく前記サブトランジスタをオフさせる構成（第５の構成）にするとよい。
【００１９】
また、上記第１〜第５いずれかの構成から成る半導体装置において、前記制御回路から前記メイントランジスタに至る信号経路と、前記制御回路から前記サブトランジスタに至る信号経路は、互いに対称性を持って敷設されている構成（第６の構成）にするとよい。
【００２０】
また、上記第１〜第６いずれかの構成から成る半導体装置において、前記駆動回路は、前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオン／オフさせる際に、前記メイントランジスタをオンさせてから前記サブトランジスタをオンさせ、また、前記サブトランジスタをオフさせてから前記メイントランジスタをオフさせる構成（第７の構成）にするとよい。
【００２１】
また、上記第１〜第７いずれかの構成から成る半導体装置において、前記切替信号は、前記制御回路から出力される構成（第８の構成）にするとよい。
【００２２】
また、上記第８の構成から成る半導体装置において、前記制御回路は、前記半導体装置の外部から入力されるテスト命令に基づいて、前記メイントランジスタと前記サブトランジスタの双方を前記駆動信号に応じてオンさせる第１ステップと；前記メイントランジスタを前記駆動信号に依らずオフとし、前記サブトランジスタのみを前記駆動信号に応じてオンさせる第２ステップと；を順不同で実行するように、前記駆動信号及び前記切替信号を生成する構成（第９の構成）にするとよい。
【００２３】
また、本発明に係る試験装置は、上記第１〜第９いずれかの構成から成る半導体装置に対して前記テスト命令を出力し、前記過電流保護回路の閾値が正常範囲に収まっているか否かを判定する構成（第１０の構成）とされている。
【００２４】
なお、上記第１０の構成から成る試験装置は、前記第１外部端子と前記第２外部端子との間に任意のテスト電流を流し込む電流源と；前記第１外部端子と前記第２外部端子との間の電位差を測定する電圧計と；前記テスト命令の生成、前記電流源の駆動制御、前記電圧計の測定値取得、及び、前記過電流保護回路の閾値算出を行うテストシーケンサと；を有する構成（第１１の構成）にするとよい。
【００２５】
また、上記第１１の構成から成る試験装置において、前記テストシーケンサは、前記制御回路で前記第１ステップを実行させている間には、前記テスト電流を任意の電流値に設定した状態で前記電圧計の測定値を取得することにより、前記メイン電流が流れるメイン電流経路の抵抗値を算出し；前記制御回路で前記第２ステップを実行させている間には、前記テスト電流を任意の電流値に設定した状態で前記電圧計の測定値を取得することにより、前記サブ電流が流れるサブ電流経路の抵抗値を算出する一方、前記テスト電流を徐々に高めていき、過電流保護動作が発動したときの前記テスト電流の電流値を前記サブ電流用閾値として取得し；最終的には、前記メイン電流経路の抵抗値、前記サブ電流経路の抵抗値、及び、前記サブ電流用閾値に基づいて、前記メイン電流用閾値を算出し、これが正常範囲に収まっているか否かを判定する構成（第１２の構成）にするとよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその試験装置であれば、特殊なテスト設備を要することなく、メイントランジスタに流れるメイン電流の過電流保護値が正常範囲に収まっているか否かを判定することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の一構成例を示す図
【図２Ａ】上側テスト時の外部接続例を示す図
【図２Ｂ】下側テスト時の外部接続例を示す図
【図３】上側テスト動作を説明するためのタイミングチャート
【図４】下側テスト動作を説明するためのタイミングチャート
【図５】素子レイアウトの一例を示す模式図
【図６】ドライバの一構成例を示す回路図
【図７】ドライバの出力動作を示すタイミングチャート
【図８Ａ】半導体装置１の第１使用例（同期整流型降圧ＤＣ／ＤＣコントローラとしての使用例）を示す図
【図８Ｂ】半導体装置１の第２使用例（非同期整流型降圧ＤＣ／ＤＣコントローラとしての使用例）を示す図
【図８Ｃ】半導体装置１の第３使用例（非同期整流型昇圧ＤＣ／ＤＣコントローラとしての使用例）を示す図
【図８Ｄ】半導体装置１の第４使用例（モータドライバとしての使用例）を示す図
【図９】過電流保護回路を備えた半導体装置の一従来例を示す図
【発明を実施するための形態】
【００２８】
図１は、本発明に係る半導体装置の一構成例を示す図である。図１に示されているように、本構成例の半導体装置１は、トランジスタ１１及び１２と、トランジスタ２１及び２２と、センス抵抗３１及び３２と、ドライバ４１ａ及び４２ａと、ドライバ４１ｂ及び４２ｂと、レベルシフタ５０と、制御回路６０と、過電流保護回路７０と、セレクタ８１及び８２と、遅延回路９１及び９２と、を有する。
【００２９】
また、半導体装置１は、外部との電気的接続を確立するための手段として、外部端子Ｔ１〜Ｔ５を有しており、その出荷テスト時などには試験装置２が接続され（図２Ａ及び図２Ｂを参照、詳細については後述）、また、その使用時には用途に応じて適切なディスクリート部品が接続される（図８Ａ〜図８Ｄを参照、詳細については後述）。
【００３０】
トランジスタ１１は、外部端子Ｔ１と外部端子Ｔ２との間に接続されたＰチャネル型ＭＯＳＦＥＴ［Metal Oxide Semiconductor Field Effect Transistor］であり、上側メイン電流Ｉ１１を流すための上側メイントランジスタとして機能する。トランジスタ１１のソースは、外部端子Ｔ１に接続されている。トランジスタ１１のドレインは、外部端子Ｔ２に接続されている。トランジスタ１１のゲートは、ゲート信号Ｇ１１の印加端（ドライバ４１ａの出力端）に接続されている。
【００３１】
トランジスタ１２は、外部端子Ｔ２と外部端子Ｔ３との間に接続されたＮチャネル型ＭＯＳＦＥＴであり、下側メイン電流Ｉ１２を流すための下側メイントランジスタとして機能する。トランジスタ１２のソースは、外部端子Ｔ３に接続されている。トランジスタ１２のドレインは、外部端子Ｔ２に接続されている。トランジスタ１２のゲートは、ゲート信号Ｇ１２の印加端（ドライバ４２ａの出力端）に接続されている。
【００３２】
このように、トランジスタ１１及び１２は、いわゆるトーテムポール型の出力段を形成する一対のスイッチ素子であって、半導体装置１の通常動作時には、トランジスタ１１及び１２が相補的（排他的）にオン／オフ制御される。
【００３３】
なお、本明細書中で用いている「相補的（排他的）に」という表現は、トランジスタ１１及び１２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１１及び１２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００３４】
トランジスタ２１は、外部端子Ｔ１と外部端子Ｔ２との間に接続されたＰチャネル型ＭＯＳＦＥＴであり、上側メイン電流Ｉ１１と同様の挙動を示す上側サブ電流Ｉ２１を流すための上側サブトランジスタとして機能する。トランジスタ２１のソースは、センス抵抗３１を介して外部端子Ｔ１に接続されている。トランジスタ２１のドレインは、外部端子Ｔ２に接続されている。トランジスタ２１のゲートは、ゲート信号Ｇ２１の印加端（ドライバ４１ｂの出力端）に接続されている。
【００３５】
トランジスタ２２は、外部端子Ｔ２と外部端子Ｔ３との間に接続されたＮチャネル型ＭＯＳＦＥＴであり、下側メイン電流Ｉ１２と同様の挙動を示す下側サブ電流Ｉ２２を流すための下側サブトランジスタとして機能する。トランジスタ２２のソースは、センス抵抗３２を介して外部端子Ｔ３に接続されている。トランジスタ２２のドレインは、外部端子Ｔ２に接続されている。トランジスタ２２のゲートは、ゲート信号Ｇ２２の印加端（ドライバ４２ｂの出力端）に接続されている。
【００３６】
なお、上側サブ電流Ｉ２１に対する上側メイン電流Ｉ１１のミラー比α（すなわちＩ１１＝α×Ｉ２１）、並びに、下側サブ電流Ｉ２２に対する下側メイン電流Ｉ１２のミラー比β（すなわちＩ１２＝β×Ｉ２２）は、それぞれ、１，０００程度に設定すればよい。そのためには、例えば、トランジスタ２１及び２２のゲート面積をトランジスタ１１及び１２のゲート面積の１０００分の１程度に設計すればよい。
【００３７】
センス抵抗３１及び３２は、それぞれ、上側サブ電流Ｉ２１及び下側サブ電流Ｉ２２を電圧信号に変換して過電流保護回路７０に出力する。
【００３８】
ドライバ４１ａは、セレクタ８１の出力に応じてトランジスタ１１を駆動するためのゲート信号Ｇ１１を生成する上側メインドライバとして機能する。
【００３９】
ドライバ４２ａは、セレクタ８２の出力に応じてトランジスタ１２を駆動するためのゲート信号Ｇ１２を生成する下側メインドライバとして機能する。
【００４０】
ドライバ４１ｂは、遅延回路９１の出力に応じてトランジスタ２１を駆動するためのゲート信号Ｇ２１を生成する上側サブドライバとして機能する。
【００４１】
ドライバ４２ｂは、遅延回路９２の出力に応じてトランジスタ２２を駆動するためのゲート信号Ｇ２２を生成する下側サブドライバとして機能する。
【００４２】
レベルシフタ５０は、制御回路８０から出力される上側駆動信号ＩＮ＿Ｈ、下側駆動信号ＩＮ＿Ｌ、及び、切替信号ＴＥＳＴの各電圧レベルをセレクタ８１及び８２（延いてはドライバ４１ａ及び４２ａ）、並びに、遅延回路９１及び９２（延いてはドライバ４１ｂ及び４２ｂ）への入力に適した電圧レベルに変換する。
【００４３】
制御回路６０は、トランジスタ１１及び２１の双方に共通の上側駆動信号ＩＮ＿Ｈ、トランジスタ１２及び２２の双方に共通の下側駆動信号ＩＮ＿Ｌ、及び、セレクタ８１及び８２の双方に共通の切替信号ＴＥＳＴを生成するロジック回路である。
【００４４】
なお、制御回路６０は、半導体装置１の通常動作時には、切替信号ＴＥＳＴをローレベルに維持しながら、必要に応じて上側駆動信号ＩＮ＿Ｈと下側駆動信号ＩＮ＿Ｌを相補的（排他的）にパルス駆動する。
【００４５】
一方、制御回路６０は、半導体装置１の出荷テスト時などには、外部端子Ｔ５を介して半導体装置１の外部から入力される上側テスト命令ないしは下側テスト命令（図２Ａないし図２Ｂを参照）に基づいて、所定のテスト動作を実行するように、予めプログラミングされているテストシーケンスに沿って、上側駆動信号ＩＮ＿Ｈ、下側駆動信号ＩＮ＿Ｌ、及び、切替信号ＴＥＳＴの適宜生成を行う。これについては、後ほど詳細に説明する。
【００４６】
また、制御回路６０は、過電流保護回路７０から入力される過電流保護信号Ｓｏｃｐに基づいて、トランジスタ１１及び１２、並びに、トランジスタ２１及び２２を強制的にオフするか否かを決定する。より具体的に述べると、制御回路６０は、過電流保護信号Ｓｏｃｐがハイレベル（異常時の論理レベル）であるときには、トランジスタ１１及び１２、並びに、トランジスタ２１及び２２を強制的にオフする。このような構成とすることにより、マイコンなどからのシャットダウン制御を待つことなく、半導体装置１単独で過電流保護動作を行うことが可能となる。
【００４７】
過電流保護回路７０は、上側サブ電流Ｉ２１と所定の上側サブ電流用閾値Ｉｔｈ１’、及び、下側サブ電流Ｉ２２と所定の下側サブ電流用閾値Ｉｔｈ２’を各々比較して過電流保護信号Ｓｏｃｐを生成し、これを制御回路６０に出力する。
【００４８】
より具体的に述べると、過電流保護回路７０は、上側サブ電流Ｉ２１と下側サブ電流Ｉ２２のいずれか一方でも所定の上限値（上側サブ電流用閾値Ｉｔｈ１’ないしは下側サブ電流用閾値Ｉｔｈ２’）を越えていれば、過電流状態が生じていると判断して、過電流保護信号Ｓｏｃｐをハイレベル（異常時の論理レベル）とする。
【００４９】
つまり、過電流保護回路７０は、上側サブ電流Ｉ２１が上側サブ電流用閾値Ｉｔｈ１’を上回ったときに、上側メイン電流Ｉ１１も上側メイン電流用閾値Ｉｔｈ１（＝α×Ｉｔｈ１’）を上回ったと判断し、過電流保護信号Ｓｏｃｐを正常時の論理レベルから異常時の論理レベルに変遷させる構成とされている。また、過電流保護回路７０は、下側サブ電流Ｉ２２が下側サブ電流用閾値Ｉｔｈ２’を上回ったときに、下側メイン電流Ｉ１２も下側メイン電流用閾値Ｉｔｈ２（＝β×Ｉｔｈ２’）を上回ったと判断し、過電流保護信号Ｓｏｃｐを正常時の論理レベルから異常時の論理レベルに変遷させる構成とされている。
【００５０】
また、過電流保護回路７０は、外部端子Ｔ４を介して過電流保護信号Ｓｏｃｐを半導体装置１の外部に出力する構成とされている。このような構成とすることにより、過電流保護信号Ｓｏｃｐの入力を受け付けたマイコンでは、半導体装置１に異常が生じたことをユーザに報知したり、半導体装置１の動作を強制的にシャットダウンすることができる。
【００５１】
セレクタ８１は、切替信号ＴＥＳＴに基づいて、上側駆動信号ＩＮ＿Ｈと、トランジスタ１１をオフとするための論理信号（ハイレベル信号）の一方を出力する。より具体的に述べると、セレクタ８１は、切替信号ＴＥＳＴがローレベルであるときに、上側駆動信号ＩＮ＿Ｈを出力し、切替信号ＴＥＳＴがハイレベルであるときに、トランジスタ１１をオフとするための論理信号（ハイレベル信号）を出力する。
【００５２】
セレクタ８２は、切替信号ＴＥＳＴに基づいて、下側駆動信号ＩＮ＿Ｌと、トランジスタ１２をオフとするための論理信号（ローレベル信号）の一方を出力する。より具体的に述べると、セレクタ８２は、切替信号ＴＥＳＴがローレベルであるときに、下側駆動信号ＩＮ＿Ｌを出力し、切替信号ＴＥＳＴがハイレベルであるときに、トランジスタ１２をオフとするための論理信号（ローレベル信号）を出力する。
【００５３】
遅延回路９１は、ドライバ４１ｂに入力される上側駆動信号ＩＮ＿Ｈに対して、セレクタ８１で生じる信号遅延と同等の信号遅延を与える。
【００５４】
遅延回路９２は、ドライバ４２ｂに入力される下側駆動信号ＩＮ＿Ｌに対して、セレクタ８２で生じる信号遅延と同等の信号遅延を与える。
【００５５】
なお、上記構成から成る半導体装置１において、ドライバ４１ａ及び４１ｂ、レベルシフタ５０、セレクタ８１、並びに、遅延回路９１は、トランジスタ１１及び２１の双方を上側駆動信号ＩＮ＿Ｈに応じてオン／オフさせるか、それとも、トランジスタ１１を上側駆動信号ＩＮ＿Ｈに依らずオフとし、トランジスタ２１のみを上側駆動信号ＩＮ＿Ｈに応じてオン／オフさせるかを切替信号ＴＥＳＴに基づいて決定する上側駆動回路の構成要素に相当する。
【００５６】
また、上記構成から成る半導体装置１において、ドライバ４２ａ及び４２ｂ、レベルシフタ５０、セレクタ８２、並びに、遅延回路９２は、トランジスタ１２及び２２の双方を下側駆動信号ＩＮ＿Ｌに応じてオン／オフさせるか、それとも、トランジスタ１２を下側駆動信号ＩＮ＿Ｌに依らずオフとし、トランジスタ２２のみを下側駆動信号ＩＮ＿Ｌに応じてオン／オフさせるかを切替信号ＴＥＳＴに基づいて決定する下側駆動回路の構成要素に相当する。
【００５７】
図２Ａは、半導体装置１の上側テスト（上側メイン電流用閾値Ｉｔｈ１を算出し、これが正常範囲に収まっているか否かを判定するテスト）時の外部接続例を示す図であり、図２Ｂは、半導体装置１の下側テスト（下側メイン電流用閾値Ｉｔｈ２を算出し、これが正常範囲に収まっているか否かを判定するテスト）時の外部接続例を示す図である。
【００５８】
図２Ａ及び図２Ｂに示すように、半導体装置１の上側テストないし下側テストを実施する際には、半導体装置１に試験装置２が外部接続される。試験装置２は、半導体装置１に対して上側テスト命令及び下側テスト命令をシリアル形式のロジック信号として出力し、過電流保護回路７０の閾値（上側メイン電流用閾値Ｉｔｈ１及び下側メイン電流用閾値Ｉｔｈ２）が正常範囲に収まっているか否かを判定する装置であり、電流源Ｘ１と、電圧計Ｘ２と、テストシーケンサＸ３と、を有する。
【００５９】
電流源Ｘ１は、テストシーケンサＸ３の指示に基づいて、第１外部端子と第２外部端子との間に任意のテスト電流Ｉｔｅｓｔを流し込む。なお、半導体装置１の上側テスト時には、図２Ａに示すように、上記の第１外部端子として外部端子Ｔ１が選択され、上記の第２外部端子として外部端子Ｔ２が選択される。従って、テスト電流Ｉｔｅｓｔは、トランジスタ１１ないしトランジスタ２１に流し込まれる。一方、半導体装置１の下側テスト時には、図２Ｂに示すように、上記の第１外部端子として外部端子Ｔ２が選択され、上記の第２外部端子として外部端子Ｔ３が選択される。従って、テスト電流Ｉｔｅｓｔは、トランジスタ１２ないしトランジスタ２２に流し込まれる。
【００６０】
電圧計Ｘ２は、上記の第１外部端子と第２外部端子との間の電位差を測定し、その測定電圧ＶｔｅｓｔをテストシーケンサＸ３に出力する。なお、半導体装置１の上側テスト時には、先にも述べたように、上記の第１外部端子として外部端子Ｔ１が選択され、上記の第２外部端子として外部端子Ｔ２が選択される。従って、電圧計Ｘ２では、外部端子Ｔ１と外部端子Ｔ２との間の電位差が測定される。一方、半導体装置１の下側テスト時には、先にも述べたように、上記の第１外部端子として外部端子Ｔ２が選択され、上記の第２外部端子として外部端子Ｔ３が選択される。従って、電圧計Ｘ２では、外部端子Ｔ２と外部端子Ｔ３との間の電位差が測定される。
【００６１】
テストシーケンサＸ３は、半導体装置１の外部端子Ｔ５に出力する上側テスト命令及び下側テスト命令の生成、電流源Ｘ１の駆動制御、電圧計Ｘ２の測定値取得、及び、過電流保護回路７０の閾値算出（上側メイン電流用閾値Ｉｔｈ１及び下側メイン電流用閾値Ｉｔｈ２の算出）を行うロジック回路である。
【００６２】
図３は、上側テスト動作を説明するためのタイミングチャートであり、上から順に、切替信号ＴＥＳＴ、上側駆動信号ＩＮ＿Ｈ、ゲート信号Ｇ１１、ゲート信号Ｇ２１、下側駆動信号ＩＮ＿Ｌ、ゲート信号Ｇ２１、ゲート信号Ｇ２２、テスト電流Ｉｔｅｓｔ、測定電圧Ｖｔｅｓｔ、及び、過電流保護信号Ｓｏｃｐが示されている。
【００６３】
試験装置２から上側テスト命令を受けた制御回路６０は、まず、上側テスト動作の第１ステップを実行すべく、切替信号ＴＥＳＴをローレベルとした状態で、上側駆動信号ＩＮ＿Ｈを所定期間にわたってローレベルに立ち下げる。これにより、制御回路６０は、トランジスタ１１及び２１の双方を上側駆動信号ＩＮ＿Ｈに応じてオンさせる。従って、電流源Ｘ１から流し込まれるテスト電流Ｉｔｅｓｔは、ほとんど全てが上側メイン電流Ｉ１１として流れることになる。なお、上側テスト動作時には、下側駆動信号ＩＮ＿Ｌが常にローレベルに維持されており、トランジスタ１２及び２２はいずれもオフとされている。
【００６４】
一方、テストシーケンサＸ３は、制御回路６０で上側テスト動作の第１ステップを実行させている間に、テスト電流Ｉｔｅｓｔを任意の電流値Ｉ（０）に設定した状態で、測定電圧Ｖｔｅｓｔの電圧値Ｖ（０）を取得することにより、上側メイン電流Ｉ１１が流れる上側メイン電流経路（外部端子Ｔ１からトランジスタ１１を介して外部端子Ｔ２に至る電流経路）の抵抗値Ｒ１１を算出する。抵抗値Ｒ１１の算出式は、下記（１）式となる。なお、抵抗値Ｒ１１は、トランジスタ１１のオン抵抗値にほぼ等しくなる。
【数１】
2011191192.tif 000003
【００６５】
このとき、テスト電流Ｉｔｅｓｔの電流値Ｉ（０）は、過電流保護動作が発動しない電流値であって、かつ、抵抗値Ｒ１１を正しく算出するために必要十分な大きさの電流値に設定することが望ましい。
【００６６】
次に、制御回路６０は、上側テスト動作に第２ステップを実行すべく、切替信号ＴＥＳＴをハイレベルに立ち上げた状態で、上側駆動信号ＩＮ＿Ｈを所定期間にわたってローレベルに立ち下げる。これにより、制御回路６０は、トランジスタ１１を上側駆動信号ＩＮ＿Ｈに依らずオフとし、トランジスタ２１のみを上側駆動信号ＩＮ＿Ｈに応じてオンさせる。従って、電流源Ｘ１から流し込まれるテスト電流Ｉｔｅｓｔは、全て上側サブ電流Ｉ２１として流れることになる。なお、先にも述べた通り、上側テスト動作時には、下側駆動信号ＩＮ＿Ｌが常にローレベルに維持されており、トランジスタ１２及び２２はいずれもオフとされている。
【００６７】
一方、テストシーケンサＸ３は、制御回路６０で上側テスト動作の第２ステップを実行させている間に、テスト電流Ｉｔｅｓｔを任意の電流値Ｉ（ｋ）に設定した状態で、測定電圧Ｖｔｅｓｔの電圧値Ｖ（ｋ）を取得することにより、上側サブ電流Ｉ２１が流れる上側サブ電流経路（外部端子Ｔ１からセンス抵抗３１とトランジスタ２１を介して外部端子Ｔ２に至る電流経路）の抵抗値Ｒ２１を算出する。抵抗値Ｒ２１の算出式は、下記（２）式となる。なお、抵抗値Ｒ２１は、トランジスタ２１のオン抵抗値とセンス抵抗３１の抵抗値を足し合わせた値にほぼ等しくなる。
【数２】
2011191192.tif 000004
【００６８】
このとき、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）は、過電流保護動作が発動しない電流値であって、かつ、抵抗値Ｒ２１を正しく算出するために必要十分な大きさの電流値に設定することが望ましい。例えば、後ほど説明するように、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）を徐々に高めていくような電流可変制御が行われる場合には、その途中の適切なタイミング（例えば、過電流保護動作が発動する直前、すなわち、テスト電流Ｉｔｅｓｔが電流値Ｉ（ｎ−１）に設定されている状態）で、抵抗値Ｒ２１の算出を行えばよい。
【００６９】
また、テストシーケンサＸ３は、制御回路６０で上側テスト動作の第２ステップを実行させている間に、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）を徐々に高めていき、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値Ｉ（ｎ）を上側サブ電流用閾値Ｉｔｈ１’として取得する。
【００７０】
そして、テストシーケンサＸ３は、最終的に、上記の第１ステップと第２ステップで取得された上側メイン電流経路の抵抗値Ｒ１１、上側サブ電流経路の抵抗値Ｒ２１、及び、上側サブ電流用閾値Ｉｔｈ１’に基づいて、上側メイン電流用閾値Ｉｔｈ１を算出し、これが正常範囲に収まっているか否かを判定する。なお、上側メイン電流用閾値Ｉｔｈ１の算出式は、下記（３）式となる。
【００７１】
【数３】
2011191192.tif 000005
【００７２】
図４は、下側テスト動作を説明するためのタイミングチャートであり、上から順に、切替信号ＴＥＳＴ、上側駆動信号ＩＮ＿Ｈ、ゲート信号Ｇ１１、ゲート信号Ｇ２１、下側駆動信号ＩＮ＿Ｌ、ゲート信号Ｇ２１、ゲート信号Ｇ２２、テスト電流Ｉｔｅｓｔ、測定電圧Ｖｔｅｓｔ、及び、過電流保護信号Ｓｏｃｐが示されている。
【００７３】
試験装置２から下側テスト命令を受けた制御回路６０は、まず、下側テスト動作の第１ステップを実行すべく、切替信号ＴＥＳＴをローレベルとした状態で、下側駆動信号ＩＮ＿Ｌを所定期間にわたってハイレベルに立ち上げる。これにより、制御回路６０は、トランジスタ１２及び２２の双方を下側駆動信号ＩＮ＿Ｌに応じてオンさせる。従って、電流源Ｘ１から流し込まれるテスト電流Ｉｔｅｓｔは、ほとんど全てが下側メイン電流Ｉ１２として流れることになる。なお、下側テスト動作時には、上側駆動信号ＩＮ＿Ｈが常にハイレベルに維持されており、トランジスタ１１及び２１はいずれもオフとされている。
【００７４】
一方、テストシーケンサＸ３は、制御回路６０で下側テスト動作の第１ステップを実行させている間に、テスト電流Ｉｔｅｓｔを任意の電流値Ｉ（０）に設定した状態で、測定電圧Ｖｔｅｓｔの電圧値Ｖ（０）を取得することにより、下側メイン電流Ｉ１２が流れる下側メイン電流経路（外部端子Ｔ２からトランジスタ１２を介して外部端子Ｔ３に至る電流経路）の抵抗値Ｒ１２を算出する。抵抗値Ｒ１２の算出式は、下記（４）式となる。なお、抵抗値Ｒ１２は、トランジスタ１２のオン抵抗値にほぼ等しくなる。
【数４】
2011191192.tif 000006
【００７５】
このとき、テスト電流Ｉｔｅｓｔの電流値Ｉ（０）は、過電流保護動作が発動しない電流値であって、かつ、抵抗値Ｒ１２を正しく算出するために必要十分な大きさの電流値に設定することが望ましい。
【００７６】
次に、制御回路６０は、下側テスト動作に第２ステップを実行すべく、切替信号ＴＥＳＴをハイレベルに立ち上げた状態で、下側駆動信号ＩＮ＿Ｌを所定期間にわたってハイレベルに立ち上げる。これにより、制御回路６０は、トランジスタ１２を下側駆動信号ＩＮ＿Ｌに依らずオフとし、トランジスタ２２のみを下側駆動信号ＩＮ＿Ｌに応じてオンさせる。従って、電流源Ｘ１から流し込まれるテスト電流Ｉｔｅｓｔは、全て下側サブ電流Ｉ２２として流れることになる。なお、先にも述べた通り、下側テスト動作時には、上側駆動信号ＩＮ＿Ｈが常にハイレベルに維持されており、トランジスタ１１及び２１はいずれもオフとされている。
【００７７】
一方、テストシーケンサＸ３は、制御回路６０で下側テスト動作の第２ステップを実行させている間に、テスト電流Ｉｔｅｓｔを任意の電流値Ｉ（ｋ）に設定した状態で、測定電圧Ｖｔｅｓｔの電圧値Ｖ（ｋ）を取得することにより、下側サブ電流Ｉ２２が流れる下側サブ電流経路（外部端子Ｔ２からトランジスタ２２とセンス抵抗３２を介して外部端子Ｔ３に至る電流経路）の抵抗値Ｒ２２を算出する。抵抗値Ｒ２２の算出式は、下記（５）式となる。なお、抵抗値Ｒ２２は、トランジスタ２２のオン抵抗値とセンス抵抗３２の抵抗値を足し合わせた値にほぼ等しくなる。
【数５】
2011191192.tif 000007
【００７８】
このとき、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）は、過電流保護動作が発動しない電流値であって、かつ、抵抗値Ｒ２２を正しく算出するために必要十分な大きさの電流値に設定することが望ましい。例えば、後ほど説明するように、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）を徐々に高めていくような電流可変制御が行われる場合には、その途中の適切なタイミング（例えば、過電流保護動作が発動する直前、すなわち、テスト電流Ｉｔｅｓｔが電流値Ｉ（ｎ−１）に設定されている状態）で、抵抗値Ｒ２２の算出を行えばよい。
【００７９】
また、テストシーケンサＸ３は、制御回路６０で下側テスト動作の第２ステップを実行させている間に、テスト電流Ｉｔｅｓｔの電流値Ｉ（ｋ）を徐々に高めていき、過電流保護動作が発動したときのテスト電流Ｉｔｅｓｔの電流値Ｉ（ｎ）を下側サブ電流用閾値Ｉｔｈ２’として取得する。
【００８０】
そして、テストシーケンサＸ３は、最終的に、上記の第１ステップと第２ステップで取得された下側メイン電流経路の抵抗値Ｒ１２、下側サブ電流経路の抵抗値Ｒ２２、及び、下側サブ電流用閾値Ｉｔｈ２’に基づいて、下側メイン電流用閾値Ｉｔｈ２を算出し、これが正常範囲に収まっているか否かを判定する。なお、下側メイン電流用閾値Ｉｔｈ２の算出式は、下記（６）式となる。
【００８１】
【数６】
2011191192.tif 000008
【００８２】
このように、本構成例の半導体装置１は、トランジスタ２１ないし２２をトランジスタ１１ないし１２とは独立に駆動可能な構成とされているので、半導体装置１のテスト時には、トランジスタ２１ないし２２のみをオンさせて、上側サブ電流経路の抵抗値Ｒ２１と上側サブ電流用閾値Ｉｔｈ１’、ないし、下側サブ電流経路の抵抗値Ｒ２２と下側サブ電流用閾値Ｉｔｈ２’を測定することができる。
【００８３】
従って、本構成例の半導体装置１であれば、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を上回るような過大なテスト電流Ｉｔｅｓｔを流すことなく、先出の（３）式及び（６）式に基づいて、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を算出し、これが正常範囲に収まっているか否かを判定することが可能となる。その結果、大電流の測定にも耐え得る特殊なテスト設備が必要なくなるので、出荷時テストのコストダウンを実現することが可能となり、延いては、半導体装置１の全数に対して出荷時テストを実施して、品質の向上（初期不良率の低減）を図ることが可能となる。
【００８４】
また、本構成例の半導体装置１であれば、サブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’の測定結果だけではなく、メイン電流経路の抵抗値Ｒ１１及びＲ１２と、サブ電流経路の抵抗値Ｒ２１及びＲ２２を別途取得し、先述の（３）式及び（６）式に基づいて、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を算出する構成とされているので、トランジスタ１１及び１２とトランジスタ２１及び２２とのミラー比α及びβが製品毎にばらついていた場合であっても、メイン電流用閾値Ｉｔｈ１及びＩｔｈ２を正しく算出し、その設定値が正常範囲に収まっていることを保証することが可能となる。
【００８５】
また、本構成例の半導体装置１であれば、先出の図９で示したテスト用パッドＴＰ１及びＴＰ２を要することなく、サブ電流経路の抵抗値Ｒ２１及びＲ２２とサブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’を測定することができるので、チップ面積を縮小することが可能となり、延いては、チップコストの低減を実現することが可能となる。
【００８６】
また、本構成例の半導体装置１であれば、外部端子Ｔ５から制御回路６０にテスト命令を入力することにより、一連のテストシーケンスを実行させることができるので、半導体装置１のパッケージング後に出荷時テストを実施することが可能となる。
【００８７】
なお、図３及び図４では、メイン電流経路の抵抗値Ｒ１１及びＲ１２を算出（第１ステップ）を先に実行し、これに続いて、サブ電流経路の抵抗値Ｒ２１及びＲ２２の算出と、サブ電流用閾値Ｉｔｈ１’及びＩｔｈ２’の測定（第２ステップ）を実行するテストシーケンスを例示したが、第１ステップと第２ステップの順序は逆であっても構わない。
【００８８】
次に、半導体装置１の通常動作時において、トランジスタ１１及び２１の双方を上側駆動信号ＩＮ＿Ｈに応じて同時にオン／オフさせ、また、トランジスタ１２及び２２の双方を下側駆動信号ＩＮ＿Ｌに応じて同時にオン／オフさせるための工夫について説明する。
【００８９】
先出の図９に示した従来構成の半導体装置１００では、トランジスタ１１とトランジスタ２１のゲートが互いに共通とされていたので、トランジスタ１１及び２１の双方は、上側駆動信号ＩＮ＿Ｈに応じて必ず同時にオン／オフされていた。同様に、従来構成の半導体装置１００では、トランジスタ１２とトランジスタ２２のゲートも互いに共通とされていたので、トランジスタ１２及び２２の双方は、下側駆動信号ＩＮ＿Ｌに応じて必ず同時にオン／オフされていた。
【００９０】
一方、本構成例の半導体装置１では、トランジスタ２１をトランジスタ１１と独立に駆動可能とするために、トランジスタ１１とトランジスタ２１のゲートが互いに分離されている。そのため、ゲート信号Ｇ１１とゲート信号Ｇ２１との間に意図しない位相差が生じた場合には、一の上側駆動信号ＩＮ＿Ｈに対するトランジスタ１１及び２１のオン／オフタイミングがずれてしまうおそれがあった。同様に、本構成例の半導体装置１では、トランジスタ２２をトランジスタ１２と独立に駆動可能とするために、トランジスタ１２とトランジスタ２２のゲートが互いに分離されている。そのため、ゲート信号Ｇ１２とゲート信号Ｇ２２との間に意図しない位相差が生じた場合には、一の下側駆動信号ＩＮ＿Ｌに対するトランジスタ１２及び２２のオン／オフタイミングがずれてしまうおそれがあった。
【００９１】
そこで、本構成例の半導体装置１では、上記の不具合を解消すべく、制御回路６０からトランジスタ１１ないし１２に至る信号経路と、制御回路６０からトランジスタ２１ないし２２に至る信号経路は、図５（素子レイアウトの一例を示す模式図）に示すように、互いに対称性を持って敷設されている。
【００９２】
このような素子レイアウトを採用することにより、制御回路６０からトランジスタ１１ないし１２に至る信号経路と、制御回路６０からトランジスタ２１ないし２２に至る信号経路の配線長をできる限り一致させることができるので、ゲート信号Ｇ１１とゲート信号Ｇ２１との間に生じる位相差、ないしは、ゲート信号Ｇ１２とゲート信号Ｇ２２との間に生じる位相差を低減することが可能となり、延いては、一の上側駆動信号ＩＮ＿Ｈに対するトランジスタ１１及び２１のオン／オフタイミングのずれ、ないしは、一の下側駆動信号ＩＮ＿Ｌに対するトランジスタ１２及び２２のオン／オフタイミングのずれを低減することが可能となる。
【００９３】
また、先にも述べたように、本構成例の半導体装置１は、ドライバ４１ｂ及び４２ｂに各々入力される上側駆動信号ＩＮ＿Ｈ及び下側駆動信号ＩＮ＿Ｌに対して、セレクタ８１及び８２で各々生じる信号遅延と同等の信号遅延を与える遅延回路９１及び９２を有する構成とされている。このような構成とすることにより、セレクタ８１及び８２で各々生じる信号遅延を、遅延回路９１及び９２で各々生じる信号遅延によって相殺することができるので、ゲート信号Ｇ１１とゲート信号Ｇ２１との間に生じる位相差、ないしは、ゲート信号Ｇ１２とゲート信号Ｇ２２との間に生じる位相差を低減することが可能となり、延いては、一の上側駆動信号ＩＮ＿Ｈに対するトランジスタ１１及び２１のオン／オフタイミングのずれ、ないしは、一の下側駆動信号ＩＮ＿Ｌに対するトランジスタ１２及び２２のオン／オフタイミングのずれを低減することが可能となる。
【００９４】
ただし、上記の工夫を凝らしても、一の上側駆動信号ＩＮ＿Ｈに対するトランジスタ１１及び２１のオン／オフタイミングのずれ、ないしは、一の下側駆動信号ＩＮ＿Ｌに対するトランジスタ１２及び２２のオン／オフタイミングのずれが完全に解消されない場合も考えられる。特に、トランジスタ１１がオフされた状態でトランジスタ２１がオンされた場合には、メイン電流Ｉ１１としてトランジスタ１１に流れるはずの電流がセンス抵抗３１に流れ込んでしまい、過電流保護回路７０が誤動作を生じるおそれがある。また、トランジスタ１２がオフされた状態でトランジスタ２２がオンされた場合には、メイン電流Ｉ１２としてトランジスタ１２に流れるはずの電流がセンス抵抗３２に流れ込んでしまい、過電流保護回路７０が誤動作を生じるおそれがある。
【００９５】
そこで、本構成例の半導体装置１では、上記の不具合を解消するために、ドライバ４１ａは、その入力信号がトランジスタ１１をオンとする論理レベル（ローレベル）となったときには遅滞なくトランジスタ１１をオンさせる一方、その入力信号がトランジスタ１１をオフとする論理レベル（ハイレベル）となったときには、その時点から所定時間ｄ１１の経過後にトランジスタ１１をオフさせるように、ゲート信号Ｇ１１を生成する構成とされている。また、ドライバ４１ｂは、その入力信号がトランジスタ２１をオンとする論理レベル（ローレベル）となったときには、その時点から所定時間ｄ２１の経過後にトランジスタ２１をオンさせる一方、その入力信号がトランジスタ２１をオフとする論理レベル（ハイレベル）となったときには遅滞なくトランジスタ２１をオフさせるように、ゲート信号Ｇ２１を生成する構成とされている。
【００９６】
同様に、ドライバ４２ａは、その入力信号がトランジスタ１２をオンとする論理レベル（ハイレベル）となったときには遅滞なくトランジスタ１２をオンさせる一方、その入力信号がトランジスタ１２をオフとする論理レベル（ローレベル）となったときには、その時点から所定時間ｄ１２の経過後にトランジスタ１２をオフさせるように、ゲート信号Ｇ１２を生成する構成とされている。また、ドライバ４２ｂは、その入力信号がトランジスタ２２をオンとする論理レベル（ハイレベル）となったときには、その時点から所定時間ｄ２２の経過後にトランジスタ２２をオンさせる一方、その入力信号がトランジスタ２２をオフとする論理レベル（ローレベル）となったときには遅滞なくトランジスタ２２をオフさせるように、ゲート信号Ｇ２２を生成する構成とされている。
【００９７】
図６は、ドライバ４１ａ、４１ｂ、４２ａ、４２ｂの一構成例を示す回路図である。
【００９８】
ドライバ４１ａは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１ａと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１ａと、抵抗Ｒ１ａと、インバータＩＮＶ１ａと、を有する。トランジスタＰ１ａのソースは、電源端に接続されている。トランジスタＰ１ａのドレインは、インバータＩＮＶ１ａの入力端に接続されている。トランジスタＰ１ａのゲートは、セレクタ８１の出力端に接続されている。トランジスタＮ１ａのソースは、接地端に接続されている。トランジスタＮ１ａのドレインは、抵抗Ｒ１ａを介してインバータＩＮＶ１ａの入力端に接続されている。トランジスタＮ１ａのゲートは、セレクタ８１の出力端に接続されている。インバータＩＮＶ１ａの出力端は、トランジスタ１１のゲートに接続されている。
【００９９】
ドライバ４１ｂは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１ｂと、抵抗Ｒ１ｂと、インバータＩＮＶ１ｂと、を有する。トランジスタＰ１ｂのソースは、電源端に接続されている。トランジスタＰ１ｂのドレインは、抵抗Ｒ１ｂを介してインバータＩＮＶ１ｂの入力端に接続されている。トランジスタＰ１ｂのゲートは、遅延回路９１の出力端に接続されている。トランジスタＮ１ｂのソースは、接地端に接続されている。トランジスタＮ１ｂのドレインは、インバータＩＮＶ１ｂの入力端に接続されている。トランジスタＮ１ｂのゲートは、遅延回路９１の出力端に接続されている。インバータＩＮＶ１ｂの出力端は、トランジスタ２１のゲートに接続されている。
【０１００】
ドライバ４２ａは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２ａと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２ａと、抵抗Ｒ２ａと、インバータＩＮＶ２ａと、を有する。トランジスタＰ２ａのソースは、電源端に接続されている。トランジスタＰ２ａのドレインは、抵抗Ｒ２ａを介してインバータＩＮＶ２ａの入力端に接続されている。トランジスタＰ２ａのゲートは、セレクタ８２の出力端に接続されている。トランジスタＮ２ａのソースは、接地端に接続されている。トランジスタＮ２ａのドレインは、インバータＩＮＶ２ａの入力端に接続されている。トランジスタＮ２ａのゲートは、セレクタ８２の出力端に接続されている。インバータＩＮＶ２ａの出力端は、トランジスタ１２のゲートに接続されている。
【０１０１】
ドライバ４２ｂは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２ｂと、抵抗Ｒ２ｂと、インバータＩＮＶ２ｂと、を有する。トランジスタＰ２ｂのソースは、電源端に接続されている。トランジスタＰ２ｂのドレインは、インバータＩＮＶ２ｂの入力端に接続されている。トランジスタＰ２ｂのゲートは、遅延回路９２の出力端に接続されている。トランジスタＮ２ｂのソースは、接地端に接続されている。トランジスタＮ２ｂのドレインは、抵抗Ｒ２ｂを介してインバータＩＮＶ２ｂの入力端に接続されている。トランジスタＮ２ｂのゲートは、遅延回路９２の出力端に接続されている。インバータＩＮＶ２ｂの出力端は、トランジスタ２２のゲートに接続されている。
【０１０２】
上記構成から成るドライバ４１ａにおいて、セレクタ８１からの入力信号（上側駆動信号ＩＮ＿Ｈ）がローレベルとなった場合には、トランジスタＰ１ａがオンし、トランジスタＮ１ａがオフする。このとき、インバータＩＮＶ１ａの入力端に印加される電圧は、トランジスタＰ１ａを介して即座にハイレベルとなり、インバータＩＮＶ１ａの出力端から出力されるゲート信号Ｇ１１は、即座にローレベルとなる。従って、セレクタ８１からの入力信号がローレベルとなったときには、遅滞なくトランジスタ１１がオンされる。
【０１０３】
一方、上記構成から成るドライバ４１ａにおいて、セレクタ８１からの入力信号がハイレベルとなった場合には、トランジスタＰ１ａがオフされ、トランジスタＮ１ａがオンされる。このとき、インバータＩＮＶ１ａの入力端に印加される電圧は、抵抗Ｒ１ａとトランジスタＮ１ａを介して緩やかにローレベルに立ち下がり、インバータＩＮＶ１ａの出力端から出力されるゲート信号Ｇ１１は、所定の遅延を持ってハイレベルとなる。従って、セレクタ８１からの入力信号がハイレベルとなったときには、その時点から所定時間ｄ１１の経過後にトランジスタ１１がオフされる。
【０１０４】
また、上記構成から成るドライバ４１ｂにおいて、遅延回路９１からの入力信号（上側駆動信号ＩＮ＿Ｈ）がローレベルとなった場合には、トランジスタＰ１ｂがオンし、トランジスタＮ１ｂがオフする。このとき、インバータＩＮＶ１ｂの入力端に印加される電圧は、抵抗Ｒ１ｂとトランジスタＰ１ｂを介して緩やかにハイレベルに立ち上がり、インバータＩＮＶ１ｂの出力端から出力されるゲート信号Ｇ２１は、所定の遅延を持ってローレベルとなる。従って、遅延回路９１からの入力信号がローレベルとなったときには、その時点から所定時間ｄ２１の経過後にトランジスタ２１がオンされる。
【０１０５】
一方、上記構成から成るドライバ４１ｂにおいて、遅延回路９１からの入力信号がハイレベルとなった場合には、トランジスタＰ１ｂがオフされ、トランジスタＮ１ｂがオンされる。このとき、インバータＩＮＶ１ｂの入力端に印加される電圧は、トランジスタＮ１ｂを介して即座にローレベルとなり、インバータＩＮＶ１ｂの出力端から出力されるゲート信号Ｇ１１は、即座にハイレベルとなる。従って、遅延回路９１からの入力信号がハイレベルとなったときには、遅滞なくトランジスタ２１がオフされる。
【０１０６】
また、上記構成から成るドライバ４２ａにおいて、セレクタ８２からの入力信号（下側駆動信号ＩＮ＿Ｌ）がローレベルとなった場合には、トランジスタＰ２ａがオンし、トランジスタＮ２ａがオフする。このとき、インバータＩＮＶ２ａの入力端に印加される電圧は、抵抗Ｒ２ａとトランジスタＰ２ａを介して緩やかにハイレベルに立ち上がり、インバータＩＮＶ２ａの出力端から出力されるゲート信号Ｇ１２は、所定の遅延を持ってローレベルとなる。従って、セレクタ８２からの入力信号がローレベルとなったときには、その時点から所定時間ｄ１２の経過後にトランジスタ１２がオフされる。
【０１０７】
一方、上記構成から成るドライバ４２ａにおいて、セレクタ８２からの入力信号がハイレベルとなった場合には、トランジスタＰ２ａがオフされ、トランジスタＮ２ａがオンされる。このとき、インバータＩＮＶ２ａの入力端に印加される電圧は、トランジスタＮ２ａを介して即座にローレベルとなり、インバータＩＮＶ２ａの出力端から出力されるゲート信号Ｇ１２は、即座にハイレベルとなる。従って、セレクタ８２からの入力信号がハイレベルとなったときには、遅滞なくトランジスタ１２がオンされる。
【０１０８】
また、上記構成から成るドライバ４２ｂにおいて、遅延回路９２からの入力信号（下側駆動信号ＩＮ＿Ｈ）がローレベルとなった場合には、トランジスタＰ２ｂがオンし、トランジスタＮ２ｂがオフする。このとき、インバータＩＮＶ２ｂの入力端に印加される電圧は、トランジスタＰ２ｂを介して即座にハイレベルとなり、インバータＩＮＶ２ｂの出力端から出力されるゲート信号Ｇ２２は即座にローレベルとなる。従って、遅延回路９２からの入力信号がローレベルとなったときには、遅滞なくトランジスタ２２がオフされる。
【０１０９】
一方、上記構成から成るドライバ４２ｂにおいて、遅延回路９２からの入力信号がハイレベルとなった場合には、トランジスタＰ２ｂがオフされ、トランジスタＮ２ｂがオンされる。このとき、インバータＩＮＶ２ｂの入力端に印加される電圧は、抵抗Ｒ２ｂとトランジスタＮ２ｂを介して緩やかにローレベルに立ち下がり、インバータＩＮＶ２ｂの出力端から出力されるゲート信号Ｇ２２は、所定の遅延を持ってハイレベルとなる。従って、遅延回路９２からの入力信号がハイレベルとなったときには、その時点から所定時間ｄ２２の経過後にトランジスタ２２がオンされる。
【０１１０】
図７は、上記で説明したドライバ４１ａ、４１ｂ、４２ａ、４２ｂの各出力動作を示すタイミングチャートであり、上から順に、上側駆動信号ＩＮ＿Ｈ、ゲート信号Ｇ１１、ゲート信号Ｇ２１、下側駆動信号ＩＮ＿Ｌ、ゲート信号Ｇ１２、及び、ゲート信号Ｇ２２が示されている。
【０１１１】
図７のタイミングチャートでも明示されているように、本構成例の半導体装置１において、ドライバ４１ａ及び４２ａを含む上側駆動回路は、トランジスタ１１とトランジスタ２１の双方を上側駆動信号ＩＮ＿Ｈに応じてオン／オフさせる際に、トランジスタ１１をオンさせてからトランジスタ２１をオンさせ、また、トランジスタ２１をオフさせてからトランジスタ１１をオフさせる構成とされている。また、ドライバ４１ｂ及び４２ｂを含む下側駆動回路は、トランジスタ１２とトランジスタ２２の双方を下側駆動信号ＩＮ＿Ｌに応じてオン／オフさせる際に、トランジスタ１２をオンさせてからトランジスタ２２をオンさせ、また、トランジスタ２２をオフさせてからトランジスタ１２をオフさせる構成とされている。
【０１１２】
このような構成とすることにより、一の上側駆動信号ＩＮ＿Ｈに対するトランジスタ１１及び２１のオン／オフタイミングのずれ、ないしは、一の下側駆動信号ＩＮ＿Ｌに対するトランジスタ１２及び２２のオン／オフタイミングのずれが完全に解消されない場合であっても、トランジスタ１１ないしがオフされた状態でトランジスタ２１ないし２２がオンされる状況は生じ得ないので、過電流保護回路７０の誤動作を回避することができる。
【０１１３】
最後に、半導体装置１の使用例について、図８Ａ〜図８Ｄを参照して説明する。
【０１１４】
図８Ａは、半導体装置１の第１使用例（同期整流型降圧ＤＣ／ＤＣコントローラとしての使用例）を示す図である。この第１使用例において、外部端子Ｔ１は、入力電圧Ｖｉｎの入力端に接続される。外部端子Ｔ２は、コイルＬ１の第１端に接続される。外部端子Ｔ３は、接地端に接続される。コイルＬ１の第２端は、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ１の第１端は、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ１の第２端は、接地端に接続される。なお、本図には示されていないが、出力電圧Ｖｏｕｔを所定の目標値に維持するためには、制御回路６０を用いた出力帰還制御を行う必要があるが、これについては周知技術を適用すれば足りるため、詳細な説明は割愛する。
【０１１５】
図８Ｂは、半導体装置１の第２使用例（非同期整流型降圧ＤＣ／ＤＣコントローラとしての使用例）を示す図である。この第２使用例において、外部端子Ｔ１は、入力電圧Ｖｉｎの入力端に接続される。外部端子Ｔ２は、コイルＬ２の第１端とダイオードＤ１のカソードに接続される。外部端子Ｔ３は、接地端とダイオードＤ１のアノードに接続される。コイルＬ２の第２端は、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ２の第１端は、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ２の第２端は、接地端に接続される。なお、半導体装置１の第２使用例では、トランジスタ１２とこれに関連する回路要素（トランジスタ２２、ドライバ４２ａ及び４２ｂ、セレクタ８２、並びに、遅延回路９２）が不要となる。また、先述の第１使用例と同じく、出力電圧Ｖｏｕｔを所定の目標値に維持するためには、制御回路６０を用いた出力帰還制御を行う必要があるが、これについては周知技術を適用すれば足りるため、詳細な説明は割愛する。
【０１１６】
図８Ｃは、半導体装置１の第３使用例（非同期整流型昇圧ＤＣ／ＤＣコントローラとしての使用例）を示す図である。この第３使用例において、外部端子Ｔ１は、入力電圧Ｖｉｎの入力端とコイルＬ３の第１端に接続される。外部端子Ｔ２は、コイルＬ３の第２端とダイオードＤ２のアノードに接続される。外部端子Ｔ３は、接地端に接続される。ダイオードＤ２のカソードは、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ３の第１端は、出力電圧Ｖｏｕｔの出力端に接続される。コンデンサＣ３の第２端は、接地端に接続される。なお、半導体装置１の第３使用例では、トランジスタ１１とこれに関連する回路要素（トランジスタ２１、ドライバ４１ａ及び４１ｂ、セレクタ８１、並びに、遅延回路９１）が不要となる。また、先述の第１使用例及び第２使用例と同じく、出力電圧Ｖｏｕｔを所定の目標値に維持するためには、制御回路６０を用いた出力帰還制御を行う必要があるが、これについては周知技術を適用すれば足りるため、詳細な説明は割愛する。
【０１１７】
図８Ｄは、半導体装置１の第４使用例（ＤＣモータドライバとしての使用例）を示す図である。なお、ＤＣモータドライバとして半導体装置１を用いる場合には、本図に示すように、半導体装置１にモータコイルＬ４の両端が各々接続される２つの外部端子Ｔ２ｘ及びＴ２ｙを用意しておき、さらに、半導体装置１の内部には、モータコイルＬ４に対してＨブリッジ型に接続される出力段（トランジスタ１１ｘ及び１２ｘと、トランジスタ１１ｙ及び１２ｙ）を内蔵しておけばよい。すなわち、半導体装置１の第４使用例では、２系統の外部端子Ｔ２ｘ及びＴ２ｙが設けられたことに伴い、先出の図１で示した回路要素も基本的に２系統分必要となる。ただし、センス抵抗３１及び３２、レベルシフタ５０、制御回路６０、及び、過電流保護回路７０については、両系統で共通に設けてもよい。
【０１１８】
なお、上記の第１使用例から第４使用例は、あくまでも例示であって、半導体装置１の用途は上記に限定されるものではなく、その用途に応じて、半導体装置１の回路構成に種々の変形を加えることができることは言うまでもない。
【０１１９】
すなわち、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１２０】
本発明は、例えば、過電流保護回路を備えた半導体装置（スイッチングレギュレータＩＣやモータドライバＩＣなど）に利用することが可能である。
【符号の説明】
【０１２１】
１    半導体装置
１１、１１ｘ、１１ｙ    上側メイントランジスタ（ＰＭＯＳＦＥＴ）
１２、１２ｘ、１２ｙ    下側メイントランジスタ（ＮＭＯＳＦＥＴ）
２１    上側サブトランジスタ（ＰＭＯＳＦＥＴ）
２２    下側サブトランジスタ（ＮＭＯＳＦＥＴ）
３１、３２    センス抵抗
４１ａ    上側メインドライバ
４１ｂ    下側メインドライバ
４２ａ    上側サブドライバ
４２ｂ    下側サブドライバ
５０    レベルシフタ
６０    制御回路（ロジック回路）
７０    過電流保護回路
８１、８２    セレクタ
９１、９２    遅延回路
Ｔ１〜Ｔ５、Ｔ２ｘ、Ｔ２ｙ    外部端子
２    試験装置
Ｘ１    電流源
Ｘ２    電圧計
Ｘ３    テストシーケンサ
Ｐ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ    ＰＭＯＳＦＥＴ
Ｎ１ａ、Ｎ１ｂ、Ｎ２ａ、Ｎ２ｂ    ＮＭＯＳＦＥＴ
Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ｂ    抵抗
ＩＮＶ１ａ、ＩＮＶ１ｂ、ＩＮＶ２ａ、ＩＮＶ２ｂ    インバータ
Ｌ１、Ｌ２、Ｌ３、Ｌ４    コイル
Ｃ１、Ｃ２、Ｃ３    コンデンサ
Ｄ１、Ｄ２    ダイオード
【図１】
2011191192.tif 000009
【図２Ａ】
2011191192.tif 000010
【図２Ｂ】
2011191192.tif 000011
【図３】
2011191192.tif 000012
【図４】
2011191192.tif 000013
【図５】
2011191192.tif 000014
【図６】
2011191192.tif 000015
【図７】
2011191192.tif 000016
【図８Ａ】
2011191192.tif 000017
【図８Ｂ】
2011191192.tif 000018
【図８Ｃ】
2011191192.tif 000019
【図８Ｄ】
2011191192.tif 000020
【図９】
2011191192.tif 000021