(57)【要約】【課題】ガードリングの広がりを防止し、セルマット端でのシリンダ倒れに起因するキャパシタ下部電極同士のショートあるいはキャパシタ下部電極の底面の下部導電体との接触面積減少による高抵抗化を抑制する。【解決手段】キャパシタの下部電極となるシリンダ状電極を形成し、サポート膜をシリンダ状電極内に充填した後、シリンダ状電極の型材となるシリンダコア絶縁膜を選択的にウェットエッチングにて除去する工程を備え、エッチング液がキャパシタ形成領域外へ浸透するのを阻止するガードリングがキャパシタ形成領域外周に設けられ、このガードリング内にサポート膜がシームを有して充填されており、ウエットエッチング時にシームとエッチング液との接触を防止する膜を形成するか、シリンダコア絶縁膜を焼き締めておくことで、ガードリングの広がりを防止する。【選択図】図６
2011233561.tif 000002
【特許請求の範囲】
【請求項１】
シリンダコア絶縁膜にシリンダホールを形成する工程と、
該シリンダホール内に、キャパシタの下部電極となるシリンダ状電極を形成する工程と、
前記シリンダコア絶縁膜上にサポート膜を成膜し、前記シリンダ状電極内に該サポート膜を充填する工程と、
前記サポート膜に開口部を形成し、該開口部を介して前記シリンダコア絶縁膜を選択的にウェットエッチングにて除去する工程、
とを有する、キャパシタを備える半導体装置の製造方法であって、
前記ウェットエッチングのエッチング液が前記キャパシタの形成領域外へ浸透するのを阻止するガードリングが前記キャパシタの形成領域の外周に設けられ、該ガードリング内に前記サポート膜がシームを有して充填されており、
前記ウェットエッチングを、前記ガードリングのサポート膜シーム上に前記エッチング液に耐性のある膜が少なくとも形成された状態で開始する前記製造方法。
【請求項２】
前記シリンダコア絶縁膜がシリコン酸化膜であり、前記エッチング液がフッ酸を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング液に耐性のある膜が、アモルファスシリコン膜である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ウェットエッチング後に、前記エッチング液に耐性のある膜を除去する工程を有する請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記エッチング液に耐性のある膜を除去する工程の後、容量絶縁膜及び容量プレート電極の形成工程を備える請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリンダ状電極及びガードリングがそれぞれ少なくとも２段に積層されて形成されており、最上層のサポート膜上のみに前記エッチング液に耐性のある膜が形成される請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
シリンダコア絶縁膜にシリンダホールを形成する工程と、
該シリンダホール内に、キャパシタの下部電極となるシリンダ状電極を形成する工程と、
前記シリンダコア絶縁膜上にサポート膜を成膜し、前記シリンダ状電極内に該サポート膜を充填する工程と、
前記サポート膜に開口部を形成し、該開口部を介して前記シリンダコア絶縁膜をウェットエッチングにて選択的に除去する工程、
とを有する、キャパシタを備える半導体装置の製造方法であって、
前記ウェットエッチングのエッチング液が前記キャパシタの形成領域外へ浸透するのを阻止するガードリングが前記キャパシタの形成領域の外周に設けられ、該ガードリング内に前記サポート膜がシームを有して充填されており、
前記シリンダホールを形成する前に、前記シリンダコア絶縁膜の焼き締めを行う工程を有する前記製造方法。
【請求項８】
前記シリンダコア絶縁膜がシリコン酸化膜であり、前記エッチング液がフッ酸を含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記焼き締めを行う工程は、窒素雰囲気下で実施される請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ウェットエッチング後に、容量絶縁膜及び容量プレート電極の形成工程を備える請求項７乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記シリンダ状電極及びガードリングがそれぞれ少なくとも２段に積層されて形成されており、前記シリンダコア絶縁膜の焼き締めが、少なくとも最上層のシリンダコア絶縁膜に対して実施される請求項７乃至１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくはダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、以下ＤＲＡＭ）等の、半導体基板の上方に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭの微細化が進むにつれてゲート長だけでなく、コンタクト、配線、配線と配線を繋ぐビアホール、キャパシタなど、全ての部分のサイズが小さくなってきている。また、キャパシタも容量を稼ぐ為に、高アスペクト比の凸構造、柱状（ピラー）構造や王冠（クラウン）構造を用いて表面積を稼いでいる。
【０００３】
さらに、高アスペクト比のキャパシタにおいて、下部電極の外壁を容量として用いるピラー構造やクラウン構造では、これらを形成する型材となるシリンダコア絶縁膜（以下、コア絶縁膜と称す）を除去して、下部電極外壁を露出させる。しかしながら、コア絶縁膜除去時に下部電極が倒れることがある。この下部電極の倒れを防ぐ為に下部電極間に梁を入れる構造の開発が進んでいる（特許文献１〜２参照）。
【０００４】
現在、スタック型のキャパシタを用いたＤＲＡＭではＣＯＢ（Capacitor Over Bitline）構造が主流となっている。ＤＲＡＭの微細化が進むと、前記構造においてキャパシタ容量を確保するために、高アスペクト比の構造を形成するにも限界がある。そこで、特許文献３では、コンタクトパッドを厚く形成し、その上にキャパシタシリンダ（下部電極）を形成することで、コンタクトパッドの側面もキャパシタ下部電極として使用して容量の増大を図っている。これは、高アスペクト比のキャパシタを形成するに際して、問題なくシリンダ孔を形成するためのアスペクト比にも限界があるため、下部電極を多段に形成することで、アスペクト比の限界以上の高さを確保するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００４−３１１９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭ等の半導体装置では、キャパシタを有するメモリセル領域に加えて、メモリセルへのデータの入出力やメモリ制御等を行うための周辺回路領域が形成される。
【０００７】
キャパシタの下部電極の外壁を露出するためにコア絶縁膜を除去する場合、メモリセル領域のコア絶縁膜は除去するが、周辺回路領域のコア絶縁膜はそのまま層間絶縁膜として残すことが工程上有利である。このため、メモリセル領域と周辺回路領域との境界部分にガードリングを設け、このガードリングにより、メモリセル領域のコア絶縁膜除去用の薬液が周辺回路領域へ侵入することを防止している。また、周辺回路領域のコア絶縁膜上部は、キャパシタ下部電極を支える梁となる絶縁膜、主に、コア絶縁膜がシリコン酸化膜で形成されることから、シリコン酸化膜とエッチング選択比の得られるシリコン窒化膜からなるサポート膜で保護される。
【０００８】
ここで、下部電極の側面に梁となるサポート膜を接続する構造よりも、シリンダ形状の下部電極の内部にサポート膜を充填し、下部電極上部にサポート膜を這わせる構造の方が、より確実に下部電極の倒壊を抑制できることから、高アスペクト比の下部電極や多段に形成した下部電極のサポート膜として好ましい。
【０００９】
しかしながら、このようにサポート膜を形成する場合、ガードリング内にもサポート膜が充填される。ガードリングではリング状の溝内にサポート膜が充填されることから両側面から成長するサポート膜が中央でつなぎ目（シーム）を形成する。このようなシームはコア絶縁膜除去用の薬液によりエッチングされやすく、そして、サポート膜の応力によってガードリングが広がることがある。この結果、キャパシタの更なる微細化に伴って、メモリセル領域のマット端で下部電極の倒壊が十分に阻止できない場合があった。
【課題を解決するための手段】
【００１０】
本発明では、ガードリングの広がりを防止することで、下部電極の倒壊をより確実に阻止する製造方法が提供される。
【００１１】
具体的には、本発明の一実施形態によれば、
シリンダコア絶縁膜にシリンダホールを形成する工程と、
該シリンダホール内に、キャパシタの下部電極となるシリンダ状電極を形成する工程と、
前記シリンダコア絶縁膜上にサポート膜を成膜し、前記シリンダ状電極内に該サポート膜を充填する工程と、
前記サポート膜に開口部を形成し、該開口部を介して前記シリンダコア絶縁膜を選択的にウェットエッチングにて除去する工程、
とを有する、キャパシタを備える半導体装置の製造方法であって、
前記ウェットエッチングのエッチング液が前記キャパシタの形成領域外へ浸透するのを阻止するガードリングが前記キャパシタの形成領域の外周に設けられ、該ガードリング内に前記サポート膜がシームを有して充填されており、
前記ウェットエッチングを、前記ガードリングのサポート膜シーム上に前記エッチング液に耐性のある膜が少なくとも形成された状態で開始する前記製造方法が提供される。
【００１２】
また、本発明の別の実施形態によれば、
シリンダコア絶縁膜にシリンダホールを形成する工程と、
該シリンダホール内に、キャパシタの下部電極となるシリンダ状電極を形成する工程と、
前記シリンダコア絶縁膜上にサポート膜を成膜し、前記シリンダ状電極内に該サポート膜を充填する工程と、
前記サポート膜に開口部を形成し、該開口部を介して前記シリンダコア絶縁膜をウェットエッチングにて選択的に除去する工程、
とを有する、キャパシタを備える半導体装置の製造方法であって、
前記ウェットエッチングのエッチング液が前記キャパシタの形成領域外へ浸透するのを阻止するガードリングが前記キャパシタの形成領域の外周に設けられ、該ガードリング内に前記サポート膜がシームを有して充填されており、
前記シリンダホールを形成する前に、前記シリンダコア絶縁膜の焼き締めを行う工程を有する前記製造方法が提供される。
【発明の効果】
【００１３】
本発明の一実施形態によれば、ガードリング部のサポート膜シームの剥がれが防止され、キャパシタ下部電極の倒壊を確実に阻止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の一例を示す概略断面図である。
【図２】本発明に係る半導体装置の製造工程を説明する工程断面図である。
【図３】本発明に係る半導体装置の製造工程を説明する工程断面図である。
【図４】本発明の課題を説明する工程断面図である。
【図５】本発明の課題となるセルマット端でのガードリングの拡がりを示す断面図である。
【図６】本発明の一実施形態になる半導体装置の製造工程を説明する工程断面図である。
【図７】本発明の一実施形態になる半導体装置の製造工程を説明する工程断面図である。
【図８】本発明の別の実施形態になる半導体装置の製造工程を説明する工程断面図である。
【図９】本発明の別の実施形態になる半導体装置の製造工程を説明する工程断面図である。
【図１０】本発明の別の実施形態になる半導体装置の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態について、図面を参照して詳しく説明する。
図１は、本発明の一実施形態に係る２段ピラーキャパシタを有する半導体装置の一部（セルマット端）を示す概略断面図である。１は半導体基板、２はＳＴＩ（トレンチ分離酸化膜）、３はエピタキシャル成長シリコン、４はセルコンタクトプラグ（ポリシリコンプラグ）、５はビット線、６は容量コンタクトプラグ（メタルプラグ）、７は容量コンタクトパッド、８はシリンダエッチ時のストッパ窒化膜、９は第１シリンダコア絶縁膜、１０は第１シリンダピラー型電極、１１は第１ガードリング、１２は第１サポート膜（ＳｉＮ膜）、１３は第２シリンダコア絶縁膜、１４は第２シリンダピラー型電極、１５は第２ガードリング、１６は第２サポート膜（ＳｉＮ膜）、１７は容量プレート電極である。なお、容量プレート電極１７と第１シリンダピラー型電極１０及び第２シリンダピラー型電極１５との間に容量絶縁膜が形成されるが、図では省略している。
【００１６】
図２〜３は、本発明の実施形態になる半導体装置の製造工程を説明する工程断面図である。キャパシタを形成するメモリセル領域ＭＣと周辺回路領域ＰＣとの境界部にはガードリング部ＧＲが形成され、ガードリング部ＧＲでは、メモリセル領域ＭＣを囲む溝内に下部電極材料が形成されることでガードリングが形成され、コア絶縁膜除去用エッチング液の周辺回路領域ＰＣへの侵入が防止される。
【００１７】
まず、半導体基板上に形成されたトランジスタ等のスイッチング素子（不図示）からコンタクトプラグ（不図示）が引き出され、コンタクトプラグ上に容量コンタクトパッド７を形成した後、エッチングストッパとなるシリコン窒化膜（以下、ストッパＳｉＮ膜）８を、例えば５０ｎｍ厚に形成する。その上に、第１シリンダコア絶縁膜９として、プラズマ酸化膜を例えば１μｍ厚に成膜する。その後、シリンダＰＲパターニング及び第１シリンダコア絶縁膜ドライエッチングにより、シリンダホール（直径８０ｎｍ）を開口する。また、メモリセル領域ＭＣの周辺部にはガードリング用の溝を形成する（開口幅：１２０ｎｍ）。その後、ＴｉＮ膜を２０ｎｍ成膜後、ＴｉＮエッチバックを実施し、第１シリンダピラー型電極１０と第１ガードリング１１を形成する。続いて、全面にシリコン窒化膜を５０ｎｍ成膜し、第１シリンダピラー型電極１０と第１ガードリング１１の内壁を埋めて第１サポート膜１２を形成する。また、メモリセル領域内において、後工程で第１シリンダコア絶縁膜９を除去するための開口部１２Ａを第１サポート膜１２に形成するため、第１サポートＰＲパターニング及び窒化膜ドライエッチを行う（図２）。この時、周辺回路領域ＰＣ上の第１サポート膜１２も除去しておく。
【００１８】
次に、第２シリンダコア絶縁膜１３として、第１シリンダコア絶縁膜９と同様に、プラズマ酸化膜を例えば１μｍ厚に成膜し、シリンダＰＲパターニング及び第２シリンダコア絶縁膜ドライエッチングにより、第１シリンダピラー型電極１０と第１ガードリング１１の上面を露出する第２シリンダホール１３Ａと第２溝１３Ｂとを形成する（図３）。
【００１９】
次に、本発明の課題について、詳細に説明する。
図２と同様に、第２シリンダホール１３Ａ及び第２溝１３Ｂ内にＴｉＮ膜を２０ｎｍ成膜後、ＴｉＮエッチバックを実施し、第２シリンダピラー型電極１４と第２ガードリング１５を形成する。続いて、全面にシリコン窒化膜を５０ｎｍ成膜し、第２シリンダピラー型電極１４と第２ガードリング１５の内壁を埋めて第２サポート膜１６を形成する。第２ガードリング１５内の第２サポート膜１６には、両側壁から成長したサポート膜が中央部で合わさり、シーム１６Ｓが形成される。メモリセル領域内において、後工程で第１シリンダコア絶縁膜９及び第２シリンダコア絶縁膜１３を除去するための開口部１６Ａを第２サポート膜１６に形成するため、第２サポートＰＲパターニング及び窒化膜ドライエッチングを行う（図４）。この時、周辺回路領域上の第２サポート膜１６は除去しない。
【００２０】
その後、高濃度（５０％）フッ酸にて、メモリセル領域の第２シリンダコア絶縁膜１３及び第１シリンダコア絶縁膜９を選択的にウェットエッチングすることで、キャパシタ下部電極である第１シリンダピラー型電極１０及び第２シリンダピラー型電極１４が積層されて形成される。周辺回路領域の第２シリンダコア絶縁膜１３及び第１シリンダコア絶縁膜９は第１ガードリング１１及び第２ガードリング１５と第２サポート膜１６で保護されており、除去されない。また、ストッパＳｉＮ膜８により、下部への薬液の浸透が阻止されている。
【００２１】
この薬液によるウェットエッチング時に、第２ガードリング内の第２サポート膜１６は、シーム１６Ｓではエッチングされて剥がれやすく、また、第２サポート膜であるシリコン窒化膜は応力が大きいため、第２ガードリング１５の幅が図５に示すように広がってしまう。これにより、セルマット端の下部電極（シリンダ）が傾き、このシリンダ倒れに起因して下部電極同士のショートが発生する場合がある。また、シリンダ倒れが要因で下部電極底の接触面積（この例では、第１シリンダピラー型電極１０と第２シリンダピラー型電極１４との接触面積）が減少し、高抵抗化するという問題もある。
【００２２】
本発明では、シームの剥がれを抑制しガードリングの拡がりを防止することで、セルマット端でのシリンダ倒れに起因するシリンダ同士のショートや、高抵抗化を防止する。
【００２３】
以下、本発明の実施形態例について図面を参照して説明するが、本発明はこれらの例のみに限定されるものではない。
【００２４】
（実施形態例１）
図６〜図７を参照して、実施形態例１による製造方法を説明する。
まず、図２，３に示す工程を経た後、図６に示すように、第２シリンダピラー型電極１４及び第２ガードリング１５としてＴｉＮ（２０ｎｍ）成膜を行ってＴＩＮエッチバックにて第２シリンダピラー型電極１４及び第２ガードリング１５を形成する。その後、サボート窒化膜１６を５０ｎｍ、アモルファスシリコン膜１８を３０ｎｍ成膜し、第２サポートＰＲパター二ングおよびドライエッチングを行う。この時ガードリング内の第２サポート膜１６上のアモルファスシリコン膜１８はレジストで保護されており、除去されない。
【００２５】
次に、図７に示すように、高濃度（５０％）フッ酸にて、第２シリンダコア絶縁膜１３および第１シリンダコア絶縁膜９を選択的にウェットエッチングすることで、キャパシタ下部電極である第１および第２シリンダピラー型電極１０，１４が積層で形成される。また、ガードリング部でも第１及び第２ガードリング１１，１５が積層で形成される。その後、アンモニア水を用いて洗浄を行う。この時、第２ガードリング１５内の第２サポート膜１６はアモルファスシリコン膜１８で保護されているため、ウェットエッチング時にガードリング内に埋め込まれた第２サポート膜１６膜同士の接触部分であるシーム１６Ｓはエッチングが防止されて、窒化膜である第２サポート膜１６の応力によりガードリング幅が広がってしまうことはない。その結果、セルマット端でのシリンダ倒れは発生しない。また、アモルファスシリコン膜１８は、アンモ二ア水にて除去される。
【００２６】
その後、図１に示すように、容量絶縁膜及び容量プレート電極１７を形成し、その他、上層の配線等を形成することにより本発明に係る半導体装置が製造される。
【００２７】
本実施形態例１に示すように、シーム１６Ｓをエッチング液に曝さないことで、ガードリングの拡がりが抑制でき、セルマット端でのシリンダ倒れ起因の隣接シリンダショート、および接触部高抵抗の問題を解消する効果が得られる。
【００２８】
（実施形態例２）
実施形態例１では、ピラーキャパシタ倒壊防止のため、第２サポート膜をアモルファスシリコン膜１８で保護する方法を示したが、本実施形態例２では別の方法でピラーキャパシタ倒壊防止を行う方法を説明する。
【００２９】
図８〜図１０は、本実施形態例２の製造方法を説明する工程断面図である。
まず、図２に示すように、第１シリンダピラー型電極１０、第１ガードリング１１及び第１サポート膜１２を形成後、第２シリンダコア絶縁膜１３を１μｍ成膜する。この後、第２シリンダコア絶縁膜１３の焼き締めを行う（図８）。例えば、６３０℃で窒素ア二ールを行う。この窒素ア二ールを行うことで、第２シリンダコア絶縁膜１３を焼き締めて硬くすることで、ウェットエッチング時のＳＩＮ膜の応カによるガードリングの広がりを抑えることができる効果がある。図８では窒素アニール後の第２シリンダコア絶縁膜を１３’として示す。また、この窒素アニールでは第１シリンダコア絶縁膜９も焼き締められる場合もあるが、図示していない。
【００３０】
図３と同様に、第２シリンダホール１３Ａ及び第２ガードリング溝１３Ｂ開口後に、ＴｉＮ（２０ｎｍ）成膜を行ってＴＩＮエッチバックにて第２シリンダピラー型電極１４及び第２ガードリング１５を形成する。その後、第２サポート膜１６を５０ｎｍ成膜し、第２サポート膜ＰＲパター二ングおよび窒化膜ドライエッチを行う（図９）。その後、図１０に示すように、高濃度（５０％）フッ酸およびアンモ二ア水にて、第２シリンダコア絶縁膜１３’およぴ第１シリンダコア絶縁膜９をウェットエッチングすることで、キャパシタ下部電極である第１および第２シリンダピラー型電極１０，１４が積層で形成される。この時、第２ガードリング１５内の第２サポート膜１６のシーム１６Ｓはウェットエッチング時にエッチング液（高濃度フッ酸）に曝されるが、第２シリンダコア絶縁膜１３’が窒素アニールされて焼き締められているため硬くなっており、サポート膜の応力によるガードリング幅の広がりを抑制することができる。その結果、セルマット端でのシリンダ倒れは発生しない。本実施形態例２により、実施形態例１と同様の効果が得られる。
【００３１】
その後は、実施形態例１と同様に容量絶縁膜及び容量プレート電極１７を形成することで、図１の構造が得られる。
【００３２】
以上の実施形態例では、キャパシタ下部電極を２段に形成する場合について説明したが、１段である場合や、さらに２段以上の多段に形成する場合のいずれにおいても、下部電極構造の上面で接続するサポート膜を形成する場合に適用できる。
【００３３】
また、ガードリングをキャパシタ下部電極と同様に２段に形成する場合を説明したが、ガードリングはシリンダホールよりもアスペクト比を小さくすることができ、また、ライン状に形成することから、１段で深いガードリングを形成しても良い。
【符号の説明】
【００３４】
１  半導体基板
２  ＳＴＩ
３  エピタキシャル成長シリコン
４  セルコンタクトプラグ
５  ビット線
６  容量コンタクトプラグ
７  容量コンタクトパッド
８  ストッパＳｉＮ膜
９  第１シリンダコア絶縁膜
１０  第１シリンダピラー型電極
１１  第１ガードリング
１２  第１サポート膜
１３  第２シリンダコア絶縁膜
１４  第２シリンダピラー型電極
１５  第２ガードリング
１６  第２サポート膜
１７  容量プレート電極
１８  アモルファスシリコン膜
【図１】
2011233561.tif 000003
【図２】
2011233561.tif 000004
【図３】
2011233561.tif 000005
【図４】
2011233561.tif 000006
【図５】
2011233561.tif 000007
【図６】
2011233561.tif 000008
【図７】
2011233561.tif 000009
【図８】
2011233561.tif 000010
【図９】
2011233561.tif 000011
【図１０】
2011233561.tif 000012