(57)【要約】【課題】例えばフィン型の半導体装置とその製造方法を提供すること。【解決手段】半導体基板１０２上に第１の層１０８と、この第１の層上に形成された第の２層１１０と、この第２の層上に形成された第３の層１１２とを含む多層構造１０４を形成し、前記半導体基板と前記多層構造との上部を除去することにより、前記半導体基板上に複数のフィン２０２とこのフィン上に前記多層構造２０４の一部を形成し、前記フィンの間２０６に、上面が多層構造の上面と一致する分離材料３００を形成し、前記第２の層を露出するよう前記第３の層と前記分離材料の上部とをエッチングし、前記第１の層が露出するように前記第２の層と残存する前記分離材料の上部の一部とをエッチングする。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の層と、この第１の層上に形成された第の２層と、この第２の層上に形成された第３の層とを含む多層構造を形成し、
前記半導体基板と前記多層構造との上部を除去することにより、前記半導体基板上に複数のフィンとこのフィン上に前記多層構造の一部を形成し、
前記フィンの間に、上面が多層構造の上面と一致する分離材料を形成し、
前記第２の層を露出するよう前記第３の層と前記分離材料の上部とをエッチングし、
前記第１の層が露出するように前記第２の層と残存する前記分離材料の上部の一部とをエッチングすることを特徴とするフィンの製造方法。
【請求項２】
前記第２の層は、ＡＬＤ法で形成されることを特徴とする請求項１記載のフィンの製造方法。
【請求項３】
請求項１記載の製造方法は、終端エッチング法であることを特徴とする請求項１記載のフィンの製造方法。
【請求項４】
前記第３の層と前記分離材料との上部のエッチング後における前記分離材料のリセスの深さは、前記第２の層及び残存する前記分離材料の上部をエッチングした後の深さに対し、約３０％以上で約７０％以下であることを特徴とする請求項１記載のフィンの製造方法。
【請求項５】
前記第２の層と前記分離材料との選択エッチング比は、約１：２以上で約１：１０以下であることを特徴とする請求項１記載のフィンの製造方法。
【請求項６】
前記第１の層と前記第２の層とは、前記第３の層及び前記分離材料の前記上部のエッチング処理の間、被覆される前記第３の層によって保護されることを特徴とする請求項１記載のフィンの製造方法。
【請求項７】
前記第１の層は、前記第２の層及び残存する前記分離材料の前記上部に対するエッチング処理の間、被覆される前記第２の層によって保護されることを特徴とする請求項１記載のフィンの製造方法。
【請求項８】
半導体基板上に少なくとも３の層以上の多層構造を形成し、
前記半導体基板の上部と前記多層構造の上部とをそれぞれ除去し、前記半導体基板上に複数のフィンとこのフィン上の前記多層構造とを形成し、
複数の隣接する前記フィン間に分離材料を形成し、
終端エッチング処理のみを含む多段階のエッチング処理を実行し、
前記多段エッチング処理の１段階は前記多層構造の一層と前記分離材料の上部とを除去し、前記多段処理多段階のエッチングにおける前記第１段階のエッチング処理は、エッチングされる前記層が除去され、下層が露出されたとほぼ同時に終了することを特徴とするＳＴＩリセスの製造方法。
【請求項９】
前記多層構造の１層以上の層は、前記半導体基板のほぼ膜厚のバラつき以下となるように形成される
ことを特徴とする請求項８記載のＳＴＩリセスの製造方法。
【請求項１０】
前記少なくとも１層以上の層は、ＡＬＤ法で形成される
ことを特徴とする請求項９記載のＳＴＩリセスの製造方法。
【請求項１１】
多層構造はＮ層膜（Ｎ：少なくとも３以上の整数）であり、多段階行われるエッチング処理の回数Ｍは、少なくとも１以上から（Ｎ−ｉ）またはそれ以下とされる値であり、第Ｍ回目のエッチング処理によって前記多層構造における第（Ｎ−Ｍ＋１）層が除去され、前記Ｍ回目のエッチング処理は、第（Ｎ−Ｍ）層目が露出したとほぼ同時に終了する
ことを特徴とする請求項８記載のＳＴＩリセスの製造方法。
【請求項１２】
前記（Ｎ−Ｍ）層の上面は第（Ｎ−Ｍ＋１）層によって被覆され、前記第Ｍ回目のエッチング処理は前記（Ｎ−Ｍ）層の前記上面が露出したとほぼ同時に停止される
ことを特徴とする請求項１１記載のＳＴＩリセスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態の実施形態は、例えばフィン型の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トランジスタ設計の改良とその進化に伴い、さまざまな構成のトランジスタの種類が増えてきている。フィン型マルチゲート電界効果型トランジスタ（例えば、ＦｉｎＦＥＴｓ）は、平面型のＦＥＴよりも早い駆動電流及び軽減された短チャネル効果を提供するために開発されている。ＦｉｎＦＥＴの１つの特徴は、デバイス本体を形成する薄膜シリコン“Ｆｉｎ”の周囲が導電チャネルで覆われることである。Ｆｉｎの寸法によってそのＦｉｎＦＥＴの実効的なチャネル長が決定される。“ＦｉｎＦＥＴ”の用語は、ゲートの数に関わらずＦｉｎが設けられたマルチゲートトランジスタであれば一般的に使用される。フィン型マルチゲート電界効果型トランジスタの例として、２重ゲートＦｉｎＦＥＴと３重ゲートＦｉｎＦＥＴとがある。
【０００３】
２重ゲートＦｉｎＦＥＴはチャネル領域が薄いシリコンフィン表面内に形成されたＦＥＴである。ソース及びドレイン領域はフィンの両端に形成される。ゲートは薄い半導体フィンの両側であってチャネル領域の両側に形成されるが、チャネル領域に対応する領域であってウェルとしてのフィンの上面または底面に形成される場合もある。ＦｉｎＦＥＴとは一般的には完全空乏となるような薄いフィン内の２重ゲートＦｉｎＦＥＴをさす。
【０００４】
３重ゲートＦｉｎＦＥＴは２重ゲートＦｉｎＦＥＴと同様の構造である。しかし、３重ゲートＦｉｎＦＥＴのフィンにおいて幅及び高さは、ほぼ同じであるため、各ゲートは上面とその両側面を含むチャネルの３面に形成される。チャネルが完全空乏化されて残り、３重ゲートＦｉｎＦＥＴの３次元電界効果は平面型のＦＥＴより大きな駆動電流と改善された短チャネル効果を生じさせるよう、高さと幅の比率は、概ね３：２から２：３のレンジとされる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１５３５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フィンの高さの均一性が向上した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
以下、本実施形態のうち、幾つかの特徴に係る基本的な理解を提供するため、明細書の記載内容を要約する。この要約は、開示した内容を広い概念で示すものでなく、発明のきっかけまたは記載内容の重要な構成を特定しようとするものでもなく、記載内容の技術的範囲を描写するものでもない。後述する詳細な説明の前段階として、ここでは以下の記載内容に示すいくつかの概念を示すことを目的とする。
【０００８】
本実施形態の第１の特徴はフィンを形成する方法を提供することである。製造方法は、フィンと分離材料の上に多層構造を形成することと、多層構造及び分離材料の上部をそれぞれ除去するために多段階のエッチング処理を行うこととを含む。フィンの上部は多段階のエッチング処理を経て分離材料の上部が除去されることで露出される。多層構造は、３層を備え得る。すなわち、フィン及び分離材料上に形成された第１の層すなわち一番下の層、この第１の層上に形成された第２の層すなわち中間層、及びこの第２の層上に形成された第３の層すなわち最上層を備える。多層構造が３層構造である場合、多段階のエッチング処理における第１のエッチング処理は、第３の層と分離材料の上部を除去し、この第１のエッチング処理は第２の層の上面が露出したとほぼ同時に終了される。多段階のエッチング処理における第２のエッチング処理は、第２の層と残存する分離材料の上面とをそれぞれ除去し、第１の層の上面が露出したとほぼ同時に終了させる。
【０００９】
この実施形態の第２の特徴は半導体構造に係るものである。半導体構造は、フィンを備えた半導体基板、フィン上に形成され３層以上の層を備えた多層構造の複数の部分、及び半導体基板の上方に形成されたフィン間の分離材料を具備し、その分離領域の上面は多層構造の上面と同一平面内であることを備える。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の１態様に係るフィンの製造方法の一例を示す図。
【図２】図１に続く製造方法を示した図。
【図３】図２に続く製造方法を示した図。
【図４】図３に続く製造方法を示した図。
【図５】図４に続く製造方法を示した図。
【図６】本実施形態に係るフィンの製造方法の一例を示すフローチャート。
【図７】本実施形態の１態様に係る素子分離領域の製造方法の一例を示すフローチャート。
【発明を実施するための形態】
【００１１】
以下の記述および添付された図面は、明細書のある実例となる態様を示している。しかしながら、これらの態様は、明細書の原則が用いられ得るいくつかの種々の方法を示している。明細書の他の利点および新しい特徴は、図面とともに考慮することで以下の開示された情報の詳細な説明から明らかになり得る。
【００１２】
[第１の実施形態]  
本実施形態は、フィンの高さ及びその形成方法がそれぞれ向上した特性を有するフィンを提供する。フィンは半導体トランジスタを含む半導体構造で用いられる。この実施形態はフィンの高さ特性が向上し、また向上させたＦｉｎＦＥＴのフィンの形成方法を備えたＦｉｎＦＥＴのためのフィンを提供するものである。ＦｉｎＦＥＴは、複数のフィンとこれらフィン間に形成されたa shallow trench isolation（例えば、ＳＴＩ）とを備える。このようなＦｉｎＦＥＴにおいて、ＳＴＩの上面上におけるフィンの高さは、ＳＴＩの高さまたはＳＴＩ領域（例えばＳＴＩ形成用のリセス（溝））を形成するリセスの深さによってある程度決定される。本実施形態はＳＴＩの正確な膜厚制御やＳＴＩ用の溝の深さの正確な制御が出来、フィンの高さの均一性が向上したＦｉｎＦＥＴを提供できる。
【００１３】
本実施形態は、フィン及び絶縁材料の上に多層構造を形成することと、ＳＴＩ用のリセスを形成するため多段階エッチング処理を行い、その結果ＳＴＩ上に形成されたフィンの上部を露出する。多段階のエッチング処理のうち各々のエッチング処理は、多層構造のある層が除去されたとほぼ同時に、または多層構造のある層が露出したとほぼ同時に停止される。ＳＴＩ上のフィンの高さ、すなわちＳＴＩ用リセスの深さは、多層構造のそれぞれの膜厚及び／または多層構造の材料とＳＴＩの材料との選択エッチング比に依存しうる。
【００１４】
望ましいフィンの高さまたは望ましいＳＴＩ用リセスの深さが得られるまで２回のエッチング処理またはそれ以上のエッチング処理が実行される。多層構造が３層である場合、２回のエッチング処理が適用される。第１回目のエッチング処理は、第３層、すなわち多層構造のうち最上位層がエッチングにより除去されるとほぼ同時に停止される。換言すれば、第１回目のエッチング処理は、最上位層（例えば、第２番目の層）の下部に位置する層の材料が検知されるとほぼ同時に停止される。第２回目のエッチング処理及びそれ以降エッチング処理においても同様である。この実施形態では、第１回目のエッチング処理後におけるＳＴＩ用リセスの第１の深さは、最終的なＳＴＩ用リセスの深さに対しおよそ半分程度である。
【００１５】
多段階のエッチング処理における第１回目のエッチング処理は、適切な終端までのエッチング処理、すなわち終端検知技術によって終了する。終端エッチング技術、すなわち終端検知技術において、多段階のエッチング処理において各々のエッチング処理の終端は、信号層、すなわちエッチングされた層の下に形成された層がエッチング処理によって露出されたことを検知することで制御される。多段階のエッチング処理において、時間エッチングまたは時間に基づいたエッチング処理方法を採用する必要はない。そのため、本実施形態は、１つ以上の以下の効果を得ることが出来る。つまり、ＳＴＩ用リセスの深さのバラつきを減らすことが出来る。また、フィンの高さの均等性を向上させることが出来る。フィン上における多層構造において第１番目の層、すなわち最下層が受けるダメージを防止しすることが出来る、すなわち第１目の層は、多段階のエッチング処理の期間、多層構造の他の層で覆われていることから、多段階のエッチング処理の間に受けるダメージを緩和することが出来る。
【００１６】
クレームに記載された主要事項を、図面を参照しつつ記載する。また同一部分に同一符号を使用する。以下の記載において、クレームに記載した主要事項を十分理解してもらうよう、さまざまな明確な詳細を示す。しかしながら、クレームされた主要事項が明確な詳細がなくとも実施可能であることが明らかなことがある。例えば、クレームの主要事項の記載を容易するため公知の構造や装置はブロック図で示される。
【００１７】
図１〜図５を用いて、ＦｉｎＦＥＴの形成について複数ある代表的な実施形態のうちの１つについて具体的に図示する。フィンはあらゆる半導体構造に用いることが出来るが、本実施形態は、例示的なＦｉｎＦＥＴと関連させた図を用いて説明する。図１は、例示的なＦｉｎＦＥＴ１００の形成途中の状態を示す断面図である。ＦｉｎＦＥＴは比較的厚い半導体基板（例えば、バルク状の半導体基板）１０２、半導体基板上に形成された多層構造１０４、及びこの多層構造上に形成されたレジストパターン膜を備える。
【００１８】
多層構造１０４はＮ層とされ、このＮは３以上の整数値である。半導体基板に接する第１の層、すなわち最下層はハードマスク膜で形成される。この第１の層は、例えばシリコン酸化膜のような酸化物、並びに例えばシリコン窒化膜、シリコンリッチの窒化物、及び酸化リッチなシリコン窒化物のような窒化物を含む誘電材料、またこれらと同様の材料である。第１の層は、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）法、ＬＰＣＶＤ（low-pressure chemical vapor deposition）法、及びＨＰＣＶＤ（high-pressure chemical vapor deposition）法、またはこれらと同様な手法を用いたＣＶＤ（Chemical vapor deposition）法によって形成される。
【００１９】
多層構造における各層の膜厚はそれぞれ異なり、形成されるＦｉｎＦＥＴにおける所望の構造に応じて、各層はあらゆる適切な膜厚を備える。一態様として第１の層の膜厚は、少なくとも約１０ｎｍ以上で約１００ｎｍ以下とされる。別の態様として、第１の層の膜厚は約２０ｎｍ以上から約８０ｎｍ以下とされる。更に別の一態様であると、その第１の層の膜厚は、約３０ｎｍ以上から約６０ｎｍ以下とされる。また更に別の一態様では、第１の層の膜厚はおよそ４０ｎｍとされる。
【００２０】
多層構造におけるＮ番目の層、すなわち最上層はキャップ層とされる。そのＮ番目の層は以下詳細に記述する次段以降の工程においてＣＭＰ（chemical-mechanical polishing）法のストップ層とする役割を担う。そのＮ番目の層は、例えばシリコン酸化膜のような酸化物を含む誘電材料、並びに、例えばシリコン窒化膜、シリコンリッチな窒化膜、及び酸化リッチなシリコン窒化膜のような窒化物を含む誘電材料、またこれらと同様の材料である。そのＮ番目の層は、ＰＥＣＶＤ法、ＬＰＣＶＤ法、及びＨＰＣＶＤ法、またはそれらに相当するＣＶＤ法で形成される。
【００２１】
一態様において、Ｎ番目の層の膜厚は、約５ｎｍ以上約８０ｎｍ以下である。別の一態様であると、Ｎ番目の層の膜厚は約１０ｎｍ以上約６０ｎｍ以下である。更に別の一態様では、Ｎ番目の層の膜厚は約１５ｎｍ以上約４０ｎｍ以下である。また更に別の一態様では、Ｎ番目の層の膜厚はおよそ３０ｎｍである。
【００２２】
多層構造は、第１の層と第Ｎ層との間に形成された少なくとも１つ以上の中間層を備える。半導体基板の断面方向に沿って少なくとも１つの中間層は均一性の取れた膜厚を備える。膜厚のバラつきは膜厚の最大値とその最小値との差で定義される幅である。一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ３％未満である。別の一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ２％未満である。更に別の一態様では、半導体基板の断面方向に沿ったその中間層の膜厚のバラつきはおよそ１％未満である。その中間層が１０ｎｍの膜厚である場合、その中間層の膜厚のバラつきは０．１ｎｍ未満である。
【００２３】
一態様において、中間層の膜厚は、約１ｎｍ以上約３０ｎｍ以下膜厚である。別の一態様において、中間層の膜厚は、約３ｎｍ以上約２５ｎｍ以下の膜厚である。更に別の一態様であると、中間層の膜厚は、約５ｎｍ以上約２０ｎｍ以下の膜厚である。また更に別の一態様において、中間層の膜厚は、約１０ｎｍである。
【００２４】
この中間層は、例えばＰＥＣＶＤ法、ＬＰＣＶＤ法、及びＨＰＣＶＤ法、またはこれら方法に相当するＣＶＤ法で形成されうる。一態様において、この中間層はＡＬＤ（an atomic layer deposition）法用いて形成される。一般的に、ＡＬＤ法は原子レベルの膜厚制御及び積層膜の均一性の制御に対して最適な手法である。通常、ＡＬＤ法は、現在使用されているＣＶＤ法よりも低い約２５℃から約４００℃までの条件下において積層膜上に各々の物質が自律的に規則正しく動作する手法である。一態様において、この中間層はＡＬＤ法で形成された金属層である。この金属層は少なくとも、Ａｌ（aluminum）、Ｔｉ（titanium）、Ｚｒ（zirconium）、Ｈｆ（hafnium）、及びＴａ（tantalum）からなるグループのうち少なくとも１つの材料を含む。
【００２５】
多層構造は少なくとも３層以上の積層構造を備えうるが、簡素化するために、図１は多層構造を３層とした場合について図示している。一態様において、この多層構造は、半導体基板１０２上に形成された第の層１０８、すなわち最下層１０８と、この第の層１０８上に形成された第２の層１１０、すなわち中間層１１０と、この第２の層上に形成された第３の層１１２、すなわち最上位層１１２とを備える。第３の層１１２は、多段階のエッチング処理のうちの第１回目のエッチング処理によって除去され、また第２の層１１０は後述する第１回目のエッチング処理が終了したことを示す目印としての役割を果たす。第２の層１１０は、多段階のエッチング処理のうち第２回目のエッチング処理によって除去され、第１の層１０８はその第２回目のエッチング処理が終了したことを示す目印としての役割を果たす。その第２の層１１０は上述したように非常に均一な膜厚である。
【００２６】
パターン化されたレジスト層１０６は、適切な手法で形成される。例えば、レジスト層膜１０６は側壁イメージ転送技術またはそれに相当する光転写によって形成される。図１に示していないが、レジスト層１０６は側壁イメージ転写技術によって三角形、台形、または同様な形に形成される。
【００２７】
図２は、半導体基板１０２の上部及び多層構造１０４の部分を除去した図を示す。その結果、半導体基板１０２上にフィン２０２とこのフィン２０２上であって積層構造の一部２０４が開口部２０６と繰り返し形成される。多層構造の一部２０４はそれぞれ第１の層１０８の一部２０８と第２の層１１０の一部２１０と第３の層１１２の一部２１２とを備える。図２に幅の小さいフィンを４つ、幅の大きなフィンを１つ示したが、ＦｉｎＦＥＴ１００は形成されるトランジスタに応じて適当なフィンの数を備えることが可能である。
【００２８】
フィン２０２と多層構造の一部２０４は、半導体基板１０２及び多層構造１０４の上面をそれぞれ除去することで形成される。半導体基板１０２及び多層構造１０４の一部は、例えばエッチングなどの適当な技術で除去させることが出来る。半導体基板１０２と多層構造１０４との一部分は、この半導体基板１０２と多層構造１０４とにダメージがそれほどないまたは／及びＦｉｎＦＥＴ１００を構成する他の部材を除去しない程度の適当なエッチャントに浸すことで除去される。適切な処理方法及びエッチング溶液の選択は、例えば半導体基板１０２や多層構造１０４をそれぞれ構成する材料、フィンの幅及び高さ、及び所望とするＦｉｎＦＥＴ１００の構成などに依存する。
【００２９】
等方性エッチングまたは／及び非等方性エッチングを含むウェットエッチング及び／またはドライエッチングを使用することが出来る。シリコンの半導体基板のためのウェットエッチング液は、例えばテトラアルキルアンモニウム水酸化物（例えば、テトラメルチルアンモニウム水酸化物（ＴＭＡＨ）やアルカリメタル水酸化物（例えばカリウム水酸化物（ＫＯＲ）やセリウム水酸化物（ＣｅＯＨ））である。ドライエッチングの一例として、例えばＨＢｒを含む混合ガス（例えば、ＨＢｒとＯ２とを混合したガス、ＨＢｒ／ＮＦ３／ＨｅとＯ２とを混合したガス、ＳＦ６とＨＢｒとＯ２との混合ガス）を用いたＲＩＥ（reactive ion etching）法がある。その混合ガスは更にＣｌ２が含まれる。
【００３０】
フィンは形成されたＦｉｎＦＥＴ１００の所望の寸法に応じた適切な幅を有する。そのフィンの幅が異なることは本実施形態において重要事項ではない。つまり、全てのフィンは同じ幅、または複数のフィンの幅が異なったり、または全てのフィンの幅が互いに異なる幅であってもよい。図２にフィンが長方形の断面を有した様子を示すが、このフィンの断面は一般的に台形または他の形とされる。
【００３１】
一態様では、このフィンの幅は約５ｎｍ以上約３０ｎｍ以下である。別の一態様では、このフィンの幅は約１０ｎｍ以上約２０ｎｍ以下である。更に別の一態様では、このフィンの幅は約１２ｎｍ以上約１８ｎｍ以下である。また更に別の一態様であると、このフィンの幅は約１５ｎｍである。
【００３２】
隣接するフィンの間隔、すなわちフィンとフィンとのピッチ幅は形成されたＦｉｎＦＥＴ１００の所望の実装に応じた長さとされる。各々のフィン間のピッチ幅は異なるが、本実施形態において重要な事項ではない。全てのフィン間のピッチ幅が等しく、または複数のフィン間のピッチ幅が異なる、または全てのフィン間がそれぞれ異なるピッチ幅とされてもよい。この一態様では、フィン間のピッチ幅は約１５ｎｍ以上約７０ｎｍ以下である。別の一態様ではフィン間のピッチ幅は約２５ｎｍ以上約５０ｎｍまたはそれ以下の未満である。また別の一態様では、フィン間のピッチ幅は約３０ｎｍ以上約４０ｎｍ以下である。また更に別の一態様では、フィン間のピッチ幅は約３５ｎｍである。
【００３３】
フィンは、形成されるＦｉｎＦＥＴ１００の所望とされる構造に応じて適当な高さとされる。その高さは変化するが本実施形態において重要事項ではない。つまり、全てのフィンの高さが等しく、または複数のフィンの高さが異なり、または全てのフィンがそれぞれ異なる高さとされてもよい。一態様において、フィンの高さは約５ｎｍ以上約８０ｎｍ以下である。別の一態様では、フィンの高さは約１０ｎｍ以上約７０ｎｍ以下である。更に別の一態様では、フィンの高さは約１５ｎｍ以上約６０ｎｍ以下である。
【００３４】
図３に、半導体基板１０２に繰り返し形成されるフィン間に形成された開口部２０６に分離材料３００を形成した様子を示す。分離材料３００は酸化膜（例えばシリコン酸化膜）及び窒化膜（例えばシリコン窒化膜）のような適切な絶縁材料である。この分離材料３００は所定の技術によって形成される。例えば、半導体基板１０２上に絶縁層（図示せぬ）が形成され、次いでこの絶縁層の上部は除去される。その結果、フィン間に分離材料３００が残存する。その分離材料３００の上面は多層構造２０４の（例えば、第３の層の一部２１２の上面）最上位層の上面と一致、すなわち同一面とされる。
【００３５】
その絶縁層３００は例えばＰＥＣＶＤ法、ＬＰＣＶＤ法、及びＨＰＣＶＤ法またはこれらに相当する手法といったＣＶＤ法によって形成される。絶縁層３００の上部は、ＣＭＰ法及び／またはエッチング法（例えばＲＩＥ）によって除去される。例えば、多層構造２０４の最上位層の表面の位置が下がる（例えば、第３番目の層の一部２１２の上面）ＣＭＰ法によって絶縁層３００の上部は平坦化される。
【００３６】
図４、図５に多段階のエッチング処理を経て分離材料３００の上部を除去することによりＳＴＩ（shallow trench isolation）を形成した様子を示す。更に図４、図５に多段階のエッチング処理を経て分離材料３００の上部を除去させてＳＴＩの上面よりも上にフィン５０４の上部を露出させた様子を示す。図４に示すように、中間ＳＴＩ用リセス４００は少なくとも１回以上の多段階のエッチング処理によって形成される。図５に示すように、最終工程のＳＴＩ用リセス５０４は多段階のエッチング処理すべての工程を経て形成される。
【００３７】
このように、分離材料３００の上部は、多段階のエッチング処理によって除去される。多層構造のうちの１層は、多段階のエッチング処理のうちのある１回のエッチング処理が終了することを示す膜として用いられる。多段階のエッチング処理においてそれぞれのエッチング処理は、エッチング処理された層が除去されるかまたはそのエッチング処理された層の下に位置しエッチング処理の終了を示す層が露出するとほぼ同時に終了する。
【００３８】
多層構造においてその数をＮ層とした時、多段階のエッチング処理の回数は（Ｎ−１）回とされる。多段階のエッチング処理のうち第１のエッチング処理は、多層構造において第Ｎの層、すなわち最上位層を除去し、第（Ｎ−１）の層の上面を露出することである。つまり、この第１のエッチング処理はＮ番目の層が除去され、その後（Ｎ−１）番目の層の上面が露出されたとほぼ同時に終了する。多段階のエッチング処理における第２のエッチング処理は、多層構造において第（Ｎ−１）の層を除去し、第（Ｎ−２）の層の上面を露出させることである。つまり、この第２のエッチング処理は第（Ｎ−１）の層が除去され、その後この第（Ｎ−２）の層の上面が露出したとほぼ同時に終了する。多段階のエッチング処理において第（Ｎ−１）のエッチング処理は、多層構造における第２の層を除去し、最下層を露出させることである。つまり、第（Ｎ−１）のエッチング処理は第２の層を除去し、第１の層、すなわち最下層に位置するその上面を露出させるとほぼ同時に終了する。同様に、多段階のエッチング処理において第Ｍのエッチング処理は多層構造における第（Ｎ−Ｍ＋１）の層を除去することである。つまり、第Ｍのエッチング処理は第（Ｎ−Ｍ＋１）の層が除去され、第（Ｎ−Ｍ）の層の上面が露出されたとほぼ同時に終了する。ここで、Ｍは整数であり、１以上で（Ｎ−１）以下である。
【００３９】
多段階のエッチング処理において各エッチング処理は、エッチングされた下の層（例えば、下に積層された層）が露出されたことを検知して終了する。エッチング処理をストップさせる技術は、終端検知処理法として言及される。多段階のエッチング処理のうち各々のエッチング処理は、終端までエッチングする工程、すなわち終端検知技術によって終了する。一態様において、多段階のエッチング処理のうちあるエッチング処理は、エッチングチャンバー中において蒸発・気化させた反応ガスを分光させる発光分光法（optical emission spectroscopy (OEP)）を用いて停止する。そのガスによって放射されたスペクトルの強度は、発光分光分析装置内の電気的又は化学的な条件が変化した時に変化する。このような変化は、目的とする層が完全にエッチングされ、その下の層が露出した際に生じる。エッチングされた層が完全に除去されると、エッチング装置に寄与する値が変化し、分光したスペクトルの強度がこの変化に影響する。これら分光したスペクトルの放射をモニターすることで、エッチング処理の終端地点を設定することが出来る。
【００４０】
多段階のエッチング処理において各々のエッチング処理は、エッチングの停止を示す層の検知に基づいて停止することが可能となる。多段階のエッチング処理におけるある１回のエッチング処理によって多層構造のうちのある１層を除去したとほぼ同時にＳＴＩ用のリセスはある深さに達する。換言すれば、多段階のエッチング処理におけるあるエッチング処理が終端点検知技術によって停止される時とほぼ同時にＳＴＩ用リセスはある深さに達する。このように、多段階のエッチング処理におけるある１回のエッチング処理は、時間エッチングまたは時間に基づいたエッチング法を用いると引き起こすであろう、オーバーエッチング又は分離材料のエッチング不足を避けるように制御することが可能とされる。更に、ＳＴＩ用リセスの深さは、多層構造２０４を構成する層と分離材料３００とのエッチング選択比の組み合わせで制御可能とされる。また多層構造２０４の膜厚については後述する。
【００４１】
化学的な選択エッチングは、ある決まった層のみをエッチングするために用いられる。このことから、他の積層膜に対するダメージをこのエッチング処理から和らげることが出来及び／又は他の積層膜へのダメージや他の積層膜（例えば、エッチング対象とされる膜の下層）へのオーバーエッチングを防止することが出来る。選択性エッチングであるため、エッチング処理された層は、エッチング処理が制御され、エッチング処理でのダメージが緩和され及び／または下層へのダメージを防止されているため非常に均一がとれている。これにより、下層膜の整合性を向上させることが出来る。
【００４２】
多段階のエッチング処理における第１のエッチング処理は、多層構造において第（Ｎ−１）番目の層と選択性を持たせて第Ｎの層を除去することである。多段階のエッチング処理のうち第２のエッチング処理は、多層構造において第（Ｎ−２）番目の層と選択性を持たせて第（Ｎ−１）番目の層を除去することである。多段階のエッチング処理における第（Ｎ−１）のエッチング処理は、多層構造において第１の層と選択性を持たせて第２の層を除去することである。同様に、多段階のエッチング処理における第Ｍのエッチング処理は、多層構造の第（Ｎ−Ｍ）番目の層と選択性を持たせて第（Ｎ−Ｍ＋１）番目の層を除去することである。ここでＭとは整数であり、１以上で（Ｎ−１）以下である。
【００４３】
各々の膜は、適切な材料を備えるため、多段階のエッチング処理のうちある特定のエッチング処理で、エッチング処理によって対象とする膜を除去し、またそのエッチング処理でＳＴＩ用のリセスを所望の深さまで達することが出来る。つまり、各積層膜の材料は選択可能であるため、各積層膜の材料と分離材料との間における適切な選択エッチング比がある。多層構造の材料は、多段階エッチング処理を実行する分離材料よりも低いエッチングレートである。
【００４４】
下層に位置する積層膜は、エッチング処理を行っている間、そのエッチングによるダメージから保護される。その下層の上面はエッチング処理の間、エッチング処理の対象とされる膜によって覆われている。またエッチング処理は、その下層に位置する膜の上面が露出したとほぼ同時に停止される。第１の層から第（Ｎ−１）番目の膜は、第Ｎの層を除去する多段階のエッチング処理のうちの第１のエッチング処理の間保護される。第１の層から第（Ｎ−２）番目までの層は、第（Ｎ−１）番目の層を除去する多段階のエッチング処理のうちの第２のエッチング処理の間、このエッチング処理によるダメージから保護される。同様に、第１の層から第（Ｎ−Ｍ）番目までの層は、第（Ｎ−Ｍ＋１）番目の層を除去する多段階のエッチング処理のうちの第Ｍのエッチング処理の間、このエッチング処理によるダメージから保護される。ここで、Ｍは整数であり、１以上で（Ｎ−１）以下である。第（Ｎ−Ｍ）番目の層の上面は、第Ｍのエッチング処理の間、第（Ｎ−Ｍ＋１）番目の層によって覆われている。また第Ｍのエッチング処理は、第（Ｎ−Ｍ）番目の層の上面が露出されるとほぼ同時に停止される。
【００４５】
下層膜は上記エッチング処理によるダメージから保護されるので、下層膜は原型を維持することができる。すなわち多段階のエッチング処理のあとであっても膜が崩れることはない。多段階エッチング処理を行う前において下層膜の断面が長方形を模っていたとき、その下層膜の断面は多段階のエッチング処理の後であっても長方形を維持することが出来る。多段階のエッチング処理の前において、下層膜の断面が台形を模っていたとき、その下層膜の断面は多段階のエッチング処理の後であっても台形を維持することが出来る。
【００４６】
多段階のエッチング処理のうち各々のエッチング処理において、積層構造のある特定の層と分離材料の上部は、ＦｉｎＦＥＴ１００を構成する他の部材を除去及び／またはダメージを与えない程度の適当な腐食液を浸すことで除去される。適切なエッチング処理及びエッチング溶液の選択は、例えば多層構造及び分離材料の材料、ＳＴＩ用リセスの深さ、多層構造の厚み、及び適切なＦｉｎＦＥＴ１００の寸法に起因する。多段階のエッチング処理における各エッチング処理では、等方性エッチング及び／または非等方性エッチングであるウェットエッチング及び／またはドライエッチングをそれぞれ使用している。例えば、ドライエッチングの一例にＲＩＥがある。
【００４７】
図４に多段階のエッチング処理のうち多層構造の第３の層２１２及び分離材料３００の上部それぞれ除去する第１のエッチング処理示す。その結果、ＳＴＩ用リセス４００が途中まで形成され、第２の層２１０が露出する。第１のエッチング処理は信号層としてのの第２の層２１０を用いることにより終了し、この第１のエッチング処理は、この第２の層２１０の上面が露出したことを検知したことをに応じて終了する。この第１のエッチング処理は第３の層２１２が除去され、第２の層２１０の上面が露出したとほぼ同時に終了する。一態様では、この第３の層はシリコン酸化膜を含み、また分離材料３００はシリコン窒化膜を備える。
【００４８】
一態様では、第３の層２１２と分離材料３００とのエッチング比は約１：１．５である。これは、多段階のエッチング処理のうち第１のエッチング処理が多層構造における第３の層よりも分離材料３００を約１．５倍の早さでエッチングすることを示す。第３の層の膜厚が４０ｎｍであった場合、第１のエッチング処理が第３の層を除去したとほぼ同時に中間層ＳＴＩ用のリセスは約６０ｎｍの深さだけエッチングされる。このように、第１のエッチング処理の後の中間層ＳＴＩ用リセスの深さは、第３の層２１２と分離材料３００との選択エッチング比及び第３の層の膜厚によって制御可能とされる。
【００４９】
別の一態様では、第３の層２１２と分離材料３００とのエッチング比は約１：１以上の比率で約１：２以下の比率である。また別の一態様では、第３の層２１２と分離材料３００とのエッチング比は約１：１．２以上の比率で約１：１．８以下の比率である。また更に別の一態様では、第３の層２１２と分離材料３００とのエッチング比は約１：１．４以上の比率で約１：１．６以下の比率である。
【００５０】
多段階のエッチング処理の第１のエッチング処理によって分離材料３００の上部のうち適量が除去される。このとき中間層ＳＴＩ用のリセス４００は適切な深さとされる。この深さとは、第１のエッチング処理を行う前の分離材料３００の上面と第１のエッチング処理後の分離材料３００の上面との垂直方向の距離のことである。一態様において、中間層ＳＴＩ用リセス４００の深さは、最終的なＳＴＩ用リセス４００の深さ（例えば、分離材料３００がエッチングされた総合的な量）に対し約３０％以上で約７０％以下の比率に相当する深さとされる。別の一態様では、中間ＳＴＩ用リセス４００の深さは、最終的なＳＴＩ用リセス４００の深さに対し、約４０％以上で約６０％以下の比率の深さとされる。更に別の一態様では、中間ＳＴＩ用リセス４００の深さは、最終的なＳＴＩ用リセス４００の深さに対し約５０％程度の深さである。
【００５１】
第１の層２０８及び第２の層２１０は、多段階のエッチング処理のうちの第１エッチング処理の間、第３の層２１２によって覆われている。この第１のエッチング処理は、第２の層２１０の上面が露出されたとほぼ同時に終了する。第３の層２１２によって覆われた第１の層２０８及び第２の層２１０は、この第３の層２１２と分離材料３００の上面をエッチング処理する間、第１のエッチング処理によるダメージから保護される。第２の層２１０で覆われたその第１の層２０８は、第２の層２１０と残存した分離材料３００の上部のエッチング処理の間ダメージから保護される。第２の層２１０によって覆われた第１の層２０８は、第２の層２１０と残存する分離材料３００の上部のエッチング処理におけるダメージから保護される。第１のエッチング処理を行う前に第１、第２の層２０８、２１０の断面が、長方形を模っている場合、その第１、第２の層２０８、２１０はその第１のエッチング処理の後であってもその形（長方形）を維持することが出来る。第１のエッチング処理を行う前において、その第１、第２の層２０８、２１０の断面がそれぞれ台形を模っていると、第１のエッチング処理の後であってもその第１、第２の層２０８、２１０はその形（台形）を維持することができる。これにより、下層膜の整合性を向上させることが出来る。
【００５２】
図５に多層構造２０４のうち第２の層２１０を除去し、また更に分離材料３００の上部を除去する第２のエッチング処理のエッチング処理を示す。このエッチング処理により、ＳＴＩ用リセス５００が完成し、第１の層２０８が露出する。更に図５に隣接するフィン２０２間にＳＴＩ５０２が形成され、フィン２０２における上部５０４が露出された様子を示す。第２のエッチング処理はその第２のエッチング処理の終了を示す役割を果たす第１の層２０８を用いることで終了し、この第２のエッチング処理はこの第１の層が露出したことを検知して終了する。つまり、この第２のエッチング処理は、第２の層が除去され、第１の上面が露出したとほぼ同時に終了する。
【００５３】
一態様において、第２の層２１０と分離材料３００とのエッチング比は約１：６である。これは、多段階のエッチング処理のうち第２のエッチング処理において分離材料３００を第２の層２１０よりも６倍の速度でエッチングすることを示す。第２の層が１０ｎｍの膜厚であるとき、この第２のエッチング処理によって第２の層の除去とほぼ同時にＳＴＩ用リセスの深さは約６０ｎｍだけ進む。このように、第２のエッチング処理によってＳＴＩ用リセス４００の深さは、第２の層と分離材料３００とのエッチング比、または／及び第２の層の膜厚に応じて制御される。第２のエッチング処理によってＳＴＩ３００の上面上に露出したフィンの上部５０４の高さは第２の層２１０と分離材料３００との選択エッチング比、または／及びこの第２の層２１０の膜厚に応じて制御される。
【００５４】
別の一態様では、第２の層２１０と分離材料３００との選択エッチング比は約１：２以上で約１：１０以下とされる。更に別の一態様では、第２の層２１０と分離材料３００との選択エッチング比は約１：４以上で約１：８以下とされる。また更に別の一態様として、第２の層２１０と分離材料３００との選択エッチング比は約１：５以上で約１：７以下とされる。
【００５５】
第１の層２０８は、多段階のエッチング処理のうちの第２のエッチング処理の間、第２の層２１０に被覆されている。またこの第２のエッチング処理は第１の層２０８の上面が露出したとほぼ同時に終了する。第１の層２０８は、第２のエッチング処理の間ダメージから保護される。第１の層２０８の断面形状は、多段階のエッチング処理のうちの第２のエッチング処理前において長方形であるとき、その第１の層２０８はこの第２のエッチング処理後であってもその断面は長方形を維持する。その第１の層２０８の断面形状が、多段階のエッチング処理のうちの第２のエッチング処理前において台形の形状であるとき、この第２のエッチング処理後であってもその第１の層２０８の断面形状は台形を維持する。この結果、第１の層２０８の大きさの整合性が向上する。
【００５６】
フィン２０２の上部５０４は、多段階のエッチング処理によってＳＴＩ５０２の上面上に露出される。一態様において、ＳＴＩ５０２の上面上に形成されたフィン５０４の高さ（Ｈｆｉｎ）は約１０ｎｍ以上で約１００ｎｍ以下である。別の一態様であると、ＳＴＩ５０２の上面上に形成されたフィン５０４の高さ（Ｈｆｉｎ）は約２０ｎｍ以上で約８０ｎｍ以下である。また別の一態様であると、ＳＴＩ５０２の上面上に形成されたフィン５０４の高さ（Ｈｆｉｎ）は約３０ｎｍ以上で約６０ｎｍ以下である。また更に別の一態様であると、ＳＴＩ５０２の上面上に形成されたフィン５０４の高さ（Ｈｆｉｎ）は約４０ｎｍである。
【００５７】
図６に、フィンを形成する代表的な方法６００示す。まず、ステップ６０２において、多層構造は半導体基板上に形成される。多層構造は半導体基板上に形成された第１番の層と、この第１の層上に形成された第２の層と、第２の層上に形成された第３の層を備える。ステップ６０４において、半導体基板の上部と多層構造の上部は除去され、その結果、半導体基板１０２のフィンとフィン上の多層構造とがそれぞれ形成される。
【００５８】
ステップ６０６において、分離材料３００は隣接するフィン２０２間に形成される。分離材料３００の上面は多層構造２０４の上面と同一面とされる。ステップ６０８において第３の層２１２と分離材料３００の上部が第２の層２１０を露出する第１のエッチング処理によって除去される。第１のエッチング処理は第２の層２１０が露出したとほぼ同時に停止する。ステップ６１０において、第２の層２１０と残存した分離材料３００の上部とがそれぞれ第１の層２０８を露出する多段階あるエッチング処理のうちの第２のエッチング処理によって除去される。第２のエッチング処理はこの第１の層２０８が露出したとほぼ同時に停止する。
【００５９】
図６に示してはいないが、この方法は少なくとも１つ以上の特徴を有する。半導体基板１０２の断面方向に沿って第２の層２１０の膜厚のバラつきは３％未満で形成される。この第２の層２１０はＡＬＤ法で形成される。この方法は終端エッチング法のみである。換言すれば、この方法は、時間エッチング処理法ではない。第３の層２０８のエッチング後における分離材料３００とその分離材料３００の上部との間のリセスの深さは、第２の層２１０と残存する分離材料３００の上部とをエッチングした後の深さの約３０％以上で約７０％以下である。第３の層と分離材料３００との選択エッチング比は約１：１以上で約１：２以下である。第２の層２１０と分離材料３００との選択エッチング比は約１：２以上で約１：１０以下である。第１の層２０８と第２の層２１０はそれぞれ第３の層２１２と分離材料３００の上部のエッチング処理の間、その被覆された第３の層２１２によってエッチング処理から保護される。第１の層２０８は第２の層２１０と残存する分離材料３００の上部のエッチング処理の間、その被覆された第２の層２１０によってエッチング処理から保護される。
【００６０】
図７に、ＳＴＩ用リセス４００を形成する方法の代表例をステップ７００に図示する。まずステップ７０２において、３層以上を備えた多層構造を半導体基板上に形成する。次いでステップ７０４において、半導体基板の上部と多層構造を構成する各層の一部とをそれぞれ除去する。その結果、半導体基板上にフィンとこのフィン上に多層構造の一部がそれぞれ形成される。次いでステップ７０６において、分離材料を互いに隣接するフィンの間に形成する。更にステップ７０８において、多段階のエッチング処理が行われる。この多段階行われるエッチング処理は、終端エッチング法のみを使用する。多層構造のうちのある１層と分離材料の上部とが、それぞれ第１のエッチング処理によって除去される。その第１のエッチング処理は、そのエッチングされるその層が除去され、その後その層の下層の上面が露出したとほぼ同時に終了する。
【００６１】
図７において示していないが、このエッチング方法は少なくとも１つ以上の特徴を備える。多層構造２０４において、少なくとも一層以上は、それぞれ半導体基板１０２の断面方向に沿った膜厚に対し、その膜厚のバラつきが約３％未満になるように形成される。また多層構造２０４において、少なくとも一層以上は、それぞれＡＬＤ法で形成される。また、多段階行われるエッチング処理では時間制御エッチング処理(timed etch process)ではない方法を用いる。この多層構造はＮ層であり、このＮは少なくとも３以上の整数である。多段階行われるエッチング処理数は、Ｍ回である。このＭの値は、少なくとも１以上から（Ｎ−１）以下の整数値である。第Ｍ回目のエッチング処理によって、多層構造における第（Ｎ−Ｍ＋１）層が除去される。この第Ｍ回目のエッチング処理は、第（Ｎ−Ｍ）層が露出したとほぼ同時に終了する。一態様では、Ｎの値は“３”である。第（Ｎ−Ｍ）層の上面は、その第Ｍ回目のエッチング処理の間、第（Ｎ−Ｍ＋１）層によって被覆されている。また、この第Ｍ回目のエッチング処理は、第（Ｎ−Ｍ）層の上面が露出したとほぼ同時に停止する。
【００６２】
上述した内容は、本実施形態の例を含む。もちろん、考えられる構成要素の組み合わせまたは開示された発明を述べる目的のための方法を全て述べることはできないが、通常の当業者は、開示された本実施形態におけるより多くの組み合わせおよび置換が可能であることを理解することができる。これによって、開示された発明は、添付の請求項の範囲および概念に含まれる全ての代替物、改良物、変形物を網羅することが意図されている。
【符号の説明】
【００６３】
１０２…半導体基板、１０４…多層構造、１０８…第１の層（最下層）、１１０…第２の層、１１２…第３の層（最上位層）、１０６…レジストパターン、１００…ＦｉｎＦＥＴ、２０２、５０４…Ｆｉｎ部、２０４…多層構造の一部、２０６、５００…溝、３００…分離材料、４００…ＳＴＩ用リセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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