(57)【要約】【課題】本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。【解決手段】本発明の代表的な解決手段は、以下の通りである。メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。ＶＤＬはビット線ＢＬの最大振幅電圧である。ＳＡにはＢＬに結合されたゲート受けの差動ＭＯＳ対を含む第１回路とＬＢＬに結合されフル振幅増幅及びデータ保持のための第２回路を含むようにする。ＢＬとＬＢＬをキャパシタを介して容量結合させた際にはＳＡはＬＢＬに接続したラッチ形ＳＡを用いると良い。【選択図】図１
2011233233.tif 000002
【特許請求の範囲】
【請求項１】
第１ワード線および第２ワード線と、
第１ビット線と第２ビット線とからなる第１ビット線対と、
前記第１ワード線と前記第１ビット線との交点に設けられた第１メモリセルと、
前記第２ワード線と前記第２ビット線との交点に設けられた第２メモリセルと、
第３ビット線と第４ビット線とからなる第２ビット線対と、
前記第１ビット線と前記第３ビット線とを結合するための第１スイッチ回路と、
前記第２ビット線と前記第４ビット線とを結合するための第２スイッチ回路と、
前記第２ビット線対に接続された２つのＣＭＯＳインバータ相互間の交差結合からなるラッチ形回路を含んでなるメインセンスアンプと、
前記第１ビット線にゲートが接続され、前記ラッチ形回路を構成するＮ形ＭＯＳＦＥＴ対の一方のＮ形ＭＯＳＦＥＴのソースにドレインが接続された第１のＭＯＳＦＥＴと、前記第２ビット線にゲートが接続され、前記Ｎ形ＭＯＳＦＥＴ対の他方のＮ形ＭＯＳＦＥＴのソースにドレインが接続され、ソースが前記第１のＭＯＳＦＥＴのソースと共通に第１駆動線に接続された第２のＭＯＳＦＥＴとからなる差動ＭＯＳＦＥＴ対を含んでなるプリセンスアンプと
を具備し、
前記メインセンスアンプは、前記メモリセルに記憶された情報を、前記第３ビット線上で第１電位に、前記第４ビット線上で第２電位に、それぞれ増幅するための回路であり、
前記プリセンスアンプは、前記メインセンスアンプが前記メモリセルに記憶された情報の増幅を開始する前に該情報のプリセンスを行うと共に、前記増幅の開始以後に前記第２ビット線対を駆動するための回路であり、
前記第１及び第２メモリセルの読み出し時に、第１期間において前記第１および第２スイッチ回路はオフ状態であり、
前記第１期間において前記第１メモリセルから記憶情報が読み出された場合には、前記第１期間の後の第２期間において前記第１スイッチ回路はオン状態となって前記第１ビット線と前記第３ビット線とを互いに接続するとともに前記第２スイッチ回路はオフ状態であって前記メインセンスアンプは前記第１電位を前記第１ビット線に書き込み、
前記第１期間において前記第２メモリセルから記憶情報が読み出された場合には、前記第１期間の後の第２期間において前記第２スイッチ回路はオン状態となって前記第２ビット線と前記第４ビット線とを互いに接続するとともに前記第１スイッチ回路はオフ状態であって前記メインセンスアンプは前記第２電位を前記第２ビット線に書き込み、
前記第１期間より前の期間において、前記第１ビット線対と前記第２ビット線対とは互いに異なる電位でプリチャージされる
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１期間において前記第１メモリセルから記憶情報が読み出された場合には、前記第２期間において前記メインセンスアンプが前記第１電位を前記第１ビット線に書き込んだ後、前記第２期間に続く第３期間において、前記第２スイッチ回路は前記第２ビット線と前記第４ビット線とを互いに接続して、前記メインセンスアンプは前記第２電位を前記第２ビット線に書き込み、
前記第１期間において前記第２メモリセルから記憶情報が読み出された場合には、前記第２期間において前記メインセンスアンプが前記第２電位を前記第２ビット線に書き込んだ後、前記第２期間に続く第３期間において、前記第１スイッチ回路は前記第１ビット線と前記第３ビット線とを互いに接続して、前記メインセンスアンプは前記第１電位を前記第１ビット線に書き込む
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記半導体装置は、前記第２ビット線対が入力される論理ゲートをさらに具備し、
前記論理ゲートは、前記第１期間に前記メインセンスアンプが前記第２ビット線対のうちの一方を前記第１及び第２電位のいずれかに駆動したことを検出し、
前記半導体装置は、前記論理ゲートによる検出に基づいて前記第２期間を開始する
ことを特徴とする半導体装置。
【請求項４】
第１ワード線および第２ワード線と、
第１ビット線と第２ビット線とからなる第１ビット線対と、
前記第１ワード線と前記第１ビット線との交点に設けられた第１メモリセルと、
前記第２ワード線と前記第２ビット線との交点に設けられた第２メモリセルと、
第３ビット線と第４ビット線とからなる第２ビット線対と、
前記第１ビット線と前記第３ビット線とを結合するための第１スイッチ回路と、
前記第２ビット線と前記第４ビット線とを結合するための第２スイッチ回路と、
前記第２ビット線対に接続された２つのＣＭＯＳインバータ相互間の交差結合からなるラッチ形回路を含み、前記ラッチ形回路を構成するＮ形ＭＯＳＦＥＴ対の共通ソースが第１駆動線に接続されてなるメインセンスアンプと、
前記第１ビット線にゲートが接続され、前記Ｎ形ＭＯＳＦＥＴ対の一方のＮ形ＭＯＳＦＥＴのドレインにドレインが接続された第１のＭＯＳＦＥＴと、前記第２ビット線にゲートが接続され、前記Ｎ形ＭＯＳＦＥＴ対の他方のＮ形ＭＯＳＦＥＴのドレインにドレインが接続され、ソースが前記第１のＭＯＳＦＥＴのソースと共通に前記第１駆動線とは異なる第２駆動線に接続された第２のＭＯＳＦＥＴとからなる差動ＭＯＳＦＥＴ対を含んでなるプリセンスアンプと
を具備し、
前記メインセンスアンプは、前記メモリセルに記憶された情報を、前記第３ビット線上で第１電位に、前記第４ビット線上で第２電位に、それぞれ増幅するための回路であり、
前記プリセンスアンプは、前記メインセンスアンプが前記メモリセルに記憶された情報の増幅を開始する前に該情報のプリセンスを行うための回路であり、
前記第１及び第２メモリセルの読み出し時に、第１期間において前記第１および第２スイッチ回路はオフ状態であり、
前記第１期間において前記第１メモリセルから記憶情報が読み出された場合には、前記第１期間の後の第２期間において前記第１スイッチ回路はオン状態となって前記第１ビット線と前記第３ビット線とを互いに接続するとともに前記第２スイッチ回路はオフ状態であって前記メインセンスアンプは前記第１電位を前記第１ビット線に書き込み、
前記第１期間において前記第２メモリセルから記憶情報が読み出された場合には、前記第１期間の後の第２期間において前記第２スイッチ回路はオン状態となって前記第２ビット線と前記第４ビット線とを互いに接続するとともに前記第１スイッチ回路はオフ状態であって前記メインセンスアンプは前記第２電位を前記第２ビット線に書き込み、
前記第１期間より前の期間において、前記第１ビット線対と前記第２ビット線対とは互いに異なる電位でプリチャージされる
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１期間において前記第１メモリセルから記憶情報が読み出された場合には、前記第２期間において前記メインセンスアンプが前記第１電位を前記第１ビット線に書き込んだ後、前記第２期間に続く第３期間において、前記第２スイッチ回路は前記第２ビット線と前記第４ビット線とを互いに接続して、前記メインセンスアンプは前記第２電位を前記第２ビット線に書き込み、
前記第１期間において前記第２メモリセルから記憶情報が読み出された場合には、前記第２期間において前記メインセンスアンプが前記第２電位を前記第２ビット線に書き込んだ後、前記第２期間に続く第３期間において、前記第１スイッチ回路は前記第１ビット線と前記第３ビット線とを互いに接続して、前記メインセンスアンプは前記第１電位を前記第１ビット線に書き込む
ことを特徴とする半導体装置。
【請求項６】
請求項４または請求項５において、
前記半導体装置は、前記第２ビット線対が入力される論理ゲートをさらに具備し、
前記論理ゲートは、前記第１期間に前記メインセンスアンプが前記第２ビット線対のうちの一方を前記第１及び第２電位のいずれかに駆動したことを検出し、
前記半導体装置は、前記論理ゲートによる検出に基づいて前記第２期間を開始する
ことを特徴とする半導体装置。
【請求項７】
請求項４ないし請求項６のいずれか１項において、
前記第１駆動線に供給される駆動信号の電圧は０Ｖであり、前記第２駆動線に供給される駆動信号の電圧は負電圧である
ことを特徴とする半導体装置。
【請求項８】
ビット線対の一方と他方とが互いに異なるタイミングでライトバックされ、かつ、前記ビット線対を構成する第１ビット線対と第２ビット線対とが互いに異なる電位でプリチャージされ、センスアンプがプリセンスアンプを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特に低電圧動作特性の優れた半導体集積回路装置に関する。
【背景技術】
【０００２】
非特許文献１の図２６．１には、標準的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）のセンス系の回路図が記載されている。この図はいわゆるシェアードセンス方式（１つのセンスアンプ列を左右のメモリマットで共有する構成）のものであるが、その点を省略した回路図を図１８に示す。Ｃ１００とＭ１００でメモリセルを構成し、Ｃ１００はメモリセル内の情報を記憶するキャパシタ、Ｍ１００はその電荷の転送ＮＭＯＳトランジスタ、ＶＰＬはプレート電圧を示している。ＢＬ［ｎ］、／ＢＬ［ｎ］はビット線、ＷＬ［ｍ］はワード線で、適切な交点にメモリセルが配置されてメモリアレイ１００を構成している。Ｍ１０１、Ｍ１０２、Ｍ１０３はＮＭＯＳトランジスタで、ＶＢＭはデータ線電圧ＶＤＬの半分の電圧の電源で、Ｍ１０１からＭ１０３をオンさせることでビット線をＶＢＭ電位にプリチャージする、いわゆるハーフＶＤＤプリチャージ方式のプリチャージ回路１０１を構成している。Ｍ２００、Ｍ２０１はＰＭＯＳトランジスタ、Ｍ２０２、Ｍ２０３はＮＭＯＳトランジスタで、ＣＭＯＳラッチ型センスアンプ２０１を構成している。また、Ｍ１０９およびＭ１１０はＮＭＯＳトランジスタで、Ｙスイッチ１０３ａを構成しており、Ｍ１０９とＭ１１０をオンさせることでビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をグローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］に選択接続する。
【０００３】
図１９にこのメモリの読み出し動作の波形図を示す。ここでは説明を簡単にするために、アレイ電圧ＶＤＬを電源電圧ＶＤＤと同じ電圧に設定し、１．０Ｖに仮定した。また、ＶＢＭをその半分の電圧の０．５Ｖに、ワード線の昇圧電圧を２．５Ｖに仮定した。時刻Ｔ０でプリチャージ信号ＥＱをネゲートし、時刻Ｔ１でワード線ＷＬ［ｍ］をアサートしている。これによりそのワード線によって選択されたメモリセル内の転送ＭＯＳトランジスタＭ１００がオンし、メモリセル内のキャパシタＣ１００に溜まっている電荷と、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に付加している寄生容量とのチャージシェアが起こり、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］にメモリセル内の情報を反映する電位差Ｖｓが生じる。時刻Ｔ２でセンスアンプ起動信号ＣＳＰおよびＣＳＮをそれぞれ１．０Ｖおよび０Ｖに駆動することで、ビット線電位ＢＬ［ｎ］、／ＢＬ［ｎ］を１．０Ｖおよび０Ｖまで増幅している。この図ではＹＳ［ｋ］をアサートしているので、Ｙスイッチはオンしており、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が増幅されると同時にグローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］も増幅されている。
【０００４】
上記した記号で、／ＢＬ［ｎ］のようにＢＬ［ｎ］の前にスラッシュ記号'／'が添付されているものは、一般的に用いられている表記方法であるが、それぞれの信号がそれぞれの相補信号であることを意味する。また、ブラケット'［］'は、一般的に用いられている表記方法であるが、例えばＢＬ［ｎ］ではＢＬ［０］、ＢＬ［１］、ＢＬ［２］のように、一本以上の信号線からなるバス構造の信号を代表的に記述していることを意味する。以下、本願ではこの表記を用いることにする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−２４８９８号公報（対応米国特許公報Ｎｏ．４９７３８６４）
【特許文献２】特開平１０−３９７１号公報（対応米国特許公報Ｎｏ．５８５４５６２）
【非特許文献】
【０００６】
【非特許文献１】伊藤清男著、「超ＬＳＩメモリ」、培風館、ｐ.１６２
【非特許文献２】“１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔｓ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”、ｐｐ．１０４−１０５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２０（Ａ）に、図８のＤＲＡＭのセンス系回路のセンス速度（ｔＳＥＮＳＥ）の本願発明者等によってなされたシミュレーション結果を示す。センス速度（ｔＳＥＮＳＥ）は、図２０（Ｂ）に示すようにセンスアンプの起動からビット線ＢＬ、／ＢＬの電位差が電源電圧ＶＤＤの６０％まで増幅されるまでの時間と定義した。温度はジャンクション温度Ｔｊで−４０度と１２５度の２種類を仮定した。この解析から本願発明者より以下のことが明らかとなった。（Ａ１）電源電圧が低電圧化されるに従い、センス時間（ｔＳＥＮＳＥ）が著しく遅くなる。（Ａ２）電源電圧が約１．２Ｖ以下では高温の場合の方が低温の場合と比較してセンス時間が速い。これはセンスアンプの駆動電流がＭＯＳトランジスタのドレイン電流のうち、ドリフト電流ではなくて拡散電流が支配的になっているからである。一般に拡散電流は温度やＭＯＳトランジスタのしきい値に対して非常に敏感に変化する。したがって、このようにドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用すると、ＬＳＩの製造プロセスばらつきやＬＳＩの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはＬＳＩの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のＤＲＡＭを使用したＬＳＩのコストを高くすることになる。また、図２０（Ｃ）は一般的なＣＭＯＳロジック回路の遅延時間特性（ｔＤＬＡＹ）の例として、ＣＭＯＳインバータの遅延時間の電源電圧依存性を示したものである。温度は図２０（Ａ）と同様に、ジャンクション温度Ｔｊで−４０度と１２５度の２種類を仮定した。
【０００８】
この解析から本願発明者より以下のことが明らかとなった。（Ｂ１）電源電圧が低電圧化した場合の動作速度劣化が、図１８に示した従来のＤＲＡＭのセンス系の場合よりも著しく小さい。（Ｂ２）低電圧時の温度特性が、ＣＭＯＳインバータと図１８に示した従来のＤＲＡＭのセンス系の特性とで異なる。
【０００９】
以上のことから、図１８で示した従来のセンス系を持つＤＲＡＭ回路と、図２０（Ｃ）の遅延特性を持つロジック回路とでは、それらの低電圧特性でお互いに整合が取れないことがわかる。ここで、複数の回路の整合とは電源電圧や温度に対する遅延特性の依存性が似ている状態をいう。例えば、電源電圧が低電圧化されれば全ての回路の動作速度が同じような程度で遅くなり、温度が下がれば全ての回路の動作速度が同じような程度で速くなるということである。
【００１０】
整合がとれていない図１８で示したような従来のセンス系を持つＤＲＡＭと、ロジック回路を、一つのＬＳＩ上に混載した場合、そのＤＲＡＭ混載ロジックＬＳＩの低電圧動作時の動作速度はＤＲＡＭの低温で遅いという特性で律則されてしまうことになる。たとえば、レーシング（Ｒａｃｉｎｇ）によってＬＳＩ全体の動作速度が律則されてしまう。また、そのＤＲＡＭ混載ロジックＬＳＩを、電源電圧と動作周波数が異なる複数の動作モードで使用する場合、低電圧動作モードでの動作周波数がＤＲＡＭを混載することで著しく遅くなってしまうことにもなる。そこで本願発明の目的は、低電圧でも安定に動作するセンスアンプを提供することにある。
【課題を解決するための手段】
【００１１】
本願発明の代表的な構成を示せば以下の通りである。即ち、ワード線（ＷＬ）と、第１ビット線対（ＢＬ，／ＢＬ）と、前記ワード線と前記第１ビット線対の交点に設けられたメモリセル（ＭＣ）と、第２ビット線対（ＬＢＬ，／ＬＢＬ）と、前記第１ビット線対と前記第２ビット線対を結合するためのスイッチ回路（ＩＳＯ＿ＳＷ＿Ｔ，ＩＳＯ＿ＳＷ＿Ｂ）と、前記第１ビット線対に接続された第１回路（ＰＳＡ）及び前記第２ビット線対に接続された第２回路（ＭＳＡ）を含むセンスアンプと、前記第１ビット線対を第１プリチャージ電位にプリチャージするための第１プリチャージ回路（ＰＣ１）と、前記第２ビット線対を第２プリチャージ電位にプリチャージするための第２プリチャージ回路（ＰＣ２）とを具備し、前記第２回路は、前記メモリセルの記憶信号から前記第１及び第２ビット線対の一方を第１電位（ＶＳＳ）に他方を第２電位（ＶＤＬ）に増幅する回路であり、前記第１プリチャージ電位は前記第１電位と第２電位の間の電位（ＶＢＭ）であり、前記第２プリチャージ電位は前記第２電位であるよう半導体装置を構成する。
【００１２】
更に別の態様の発明によれば、ワード線（ＷＬ）と、第１ビット線対（ＢＬ，／ＢＬ）と、前記ワード線と前記第１ビット線対の交点に設けられたメモリセル（ＭＣ）と、第２ビット線対（ＬＢＬ，／ＬＢＬ）と、前記第１ビット線対の一方に接続された第１電極と前記第２ビット線対の一方に接続された第２電極とを持つ第１キャパシタ（Ｃ２５０）と、前記第１ビット線対の他方に接続された第３電極と前記第２ビット線対の他方に接続された第４電極とを持つ第２キャパシタ（Ｃ２５１）とを含むキャパシタ対と、前記第１ビット線対の一方と前記第２ビット線対の一方を接続するための第１スイッチ（Ｍ２０６）と前記第１ビット線対の他方と前記第２ビット線対の他方を接続するための第２スイッチ（Ｍ２０７）とを含むスイッチ回路と、前記第２ビット線対に接続されたセンスアンプ（ＳＡ）と、前記第１ビット線対を第１プリチャージ電位にプリチャージするための第１プリチャージ回路（ＰＣ１）と、前記第２ビット線対を第２プリチャージ電位にプリチャージするための第２プリチャージ回路（ＰＣ２）とを含むよう半導体装置を構成する。
【発明の効果】
【００１３】
本発明によって得られる主な効果は以下の通りである。
（１）本発明のセンス系回路を用いることで、センス時間、再書き込み時間、書き込み時間のそれぞれの電源電圧依存性を図２１で示したＶＤＤプリチャージ方式のセンス時間特性とほぼ同じ特性にすることができる。すなわち、低電圧でも低温の場合の方が高温の場合と比較してセンス時間が速く、低電圧でのセンス速度劣化が、図２０（Ｂ）で示したＣＭＯＳインバータの遅延時間劣化と同じ程度に押さえられる。この特徴により、ロジック回路の低電圧特性と本発明のセンス系回路を用いたＤＲＡＭマクロが整合の取れた特性を持つことになる。これにより、どちらかが大きく低電圧特性を律則することがなく、ＤＲＡＭマクロと最終的なＬＳＩの特性を大きく劣化させることなくロジックＬＳＩとを混載できる。
【００１４】
（２）温度特性がロジック回路と同じであることは、本発明のセンスアンプの駆動電流がＭＯＳトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからである。一般に拡散電流は温度やＭＯＳトランジスタのしきい値に対して非常に敏感に変化する。したがって、従来のセンス系回路のようにドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用するとＬＳＩの製造プロセスばらつきやＬＳＩの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはＬＳＩの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のＤＲＡＭを使用したＬＳＩのコストを高くすることになる。したがって、本発明のセンス系は従来のセンス系よりも回路的にＬＳＩの製造プロセスばらつきやＬＳＩの動作環境ばらつきに対して強いという特長を持つ。さらに、回路的に歩留りの高い回路構成であるとも言える。
【００１５】
（３）上記したＶＤＤプリチャージ方式の特長を持ちながら、従来のＶＤＤプリチャージ方式の場合には必要であったダミーセル等の特別なセルが必要でない。これにより、製造プロセスや回路を大幅に簡単化でき、歩留りを向上させることができてＬＳＩの低コスト化の効果がある。
【００１６】
（４）センスアンプのローカルビット線の増幅が完了したことを検出するのに、ローカルビット線対の一本が０Ｖに駆動されればセンスアンプの増幅が完了したと判断できることから、センス完了検出回路を２入力ＮＡＮＤゲートで簡単に実現でき、リード動作の完全タイミングレス化が実現できる。
【００１７】
（５）ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Ｖｓについて、センスアンプの正確な動作のために必要な最小値を、従来のセンス系回路の場合と比較して小さい値にできる。
【図面の簡単な説明】
【００１８】
【図１】本発明のセンス系回路の実施例を示す図である。
【図２】図１の読み出し動作の実施例を示す図である。
【図３】本発明のセンス系回路を用いたロジック混載用ＤＲＡＭマクロを示す図である。
【図４】本発明のロジック混載ＤＲＡＭマクロを用いたシステムＬＳＩの実施例を示す図である。
【図５】本発明のセンス系回路の他の実施例を示す図である。
【図６】図５の読み出し動作の実施例を示す図である。
【図７】キャパシタを用いた本発明のセンス系回路の更に他の実施例を示す図である。
【図８】図７の読み出し動作の実施例を示す図である。
【図９】本発明のセンスアンプの更に他の実施例を示す図である。
【図１０】本発明のセンス系回路の更に他の実施例を示す図である。
【図１１】図１０の読み出し動作の実施例を示す図である。
【図１２】シェアドセンスアンプ方式を用いたＤＲＡＭマクロの実施例を示す図である。
【図１３】図１のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例を示す図である。
【図１４】図５のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例を示す図である。
【図１５】図７のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例を示す図である。
【図１６】図１０のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例を示す図である。
【図１７】センスアンプの動作終了を検出する回路を搭載した本発明のＤＲＡＭの制御系を示す図である。
【図１８】従来のセンス系回路を示す図である。
【図１９】本願発明者等が検討した図１８の読み出し動作の検討例を示す図である。
【図２０】図１８で示したセンス系回路の低電圧特性と、ＣＭＯＳインバータの低電圧特性の本願発明者等によるシミュレーション結果を示す図である。
【図２１】図１８で示したセンス系回路をＶＤＤプリチャージ方式で動作させたときの低電圧特性の本願発明者等によるシミュレーション結果を示す図である。
【図２２】図１、図５、図７、図１０、図１３、図１４、図１５、図１６で示した本発明のセンス系回路を用いてメモリアレイを構成した場合の実施例を示す図である。
【図２３】本発明の再書き込み手法に関する実施例を示す図である。
【図２４】図２２とは別の本発明の再書き込み手法を実現するための回路図を示す図である。
【図２５】図２４の実施例を用いた本発明の再書き込み動作を示す図である。
【図２６】図２５とは別の、図２４の実施例を用いた本発明の再書き込み動作を示す図である。
【図２７】図２４の実施例を用いた、本発明の読み出し動作を示す図である。
【図２８】図２４の実施例を用いた、本発明の書き込み動作を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。Ｐ形ＭＯＳトランジスタ（ＭＯＳＦＥＴ）にはゲートに丸印の記号を付すことで、Ｎ形ＭＯＳトランジスタ（ＭＯＳＦＥＴ）と区別することとする。
【００２０】
＜実施例１＞
図１に本発明の代表的なセンス系回路の実施例を示す。Ｃ１００とＭ１００でメモリセル（ＭＣ）を構成し、Ｃ１００はメモリセル内の情報を記憶するキャパシタ、Ｍ１００はその電荷の転送ＮＭＯＳトランジスタ、ＶＰＬはプレート電圧を示している。ＢＬ［ｎ］と／ＢＬ［ｎ］はビット線、ＷＬ［ｍ］はワード線で、適切な交点にメモリセルが配置されてメモリアレイ１００を構成している。ここでは、折り返しビット線構造を前提とした実施例を示したが開放形ビット線構造としても良い。この図でＭ１０７およびＭ１０８はＮＭＯＳトランジスタで、ＹスイッチＹ−ＳＷを構成しており、Ｍ１０７とＭ１０８をオンさせることでローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をグローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］に選択接続する。
【００２１】
本願発明に採用されるセンスアンプＳＡ１は、以下の点に特徴を持つ。即ちＳＡ１は、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］（以下これらを省略して″ＢＬ″とする記載も用いる）に接続されたプリセンスアンプＰＳＡと、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］（以下省略形は″ＬＢＬ″）をふくむ。さらにＢＬとＬＢＬの接続と分離を制御するスイッチ回路（ＩＳＯ＿ＳＷ＿Ｔ．ＩＳＯ＿ＳＷ＿Ｂ）が設けられる。ＰＳＡはＢＬにゲートが接続されソースが共通接続されたＮ形ＭＯＳＦＥＴ対（Ｍ２０４とＭ２０５）を含み、ゲート受けの差動ＭＯＳＦＥＴ対として動作する。また、メインセンスアンプＭＳＡは、ＣＭＯＳラッチ型センスアンプを基本構成とする回路である。ＭＳＡにおいてＰ形ＭＯＳＦＥＴ対Ｍ２００とＭ２０１はゲートとドレインが交差結合されソースが共通接続されている。またＮ形ＭＯＳＦＥＴ対Ｍ２０２とＭ２０３はゲートとドレインが交差結合されソースがＰＳＡのＮ形ＭＯＳＦＥＴ対のドレインに接続される。
【００２２】
なお、特許文献１の第９図には、回路形式のみに着目すれば上記のＰＳＡとＭＳＡを含むセンスアンプが示されている。また特許文献１の第１６図にその回路動作が示されている。しかしながら、特許文献１に記載のセンスアンプはＳＲＡＭに関する技術であり、本願発明のようなＤＲＡＭに対する適用の示唆は無く、そのため以下に示すようなスイッチ回路（ＩＳＯ＿ＳＷ＿Ｔ．ＩＳＯ＿ＳＷ＿Ｂ）について考慮されていない。
【００２３】
本願発明の第２の特徴は、ＢＬとＬＢＬの接続と分離を制御するスイッチ回路（ＩＳＯ＿ＳＷ＿Ｔ．ＩＳＯ＿ＳＷ＿Ｂ）が設けられる。これにより、ＢＬとＬＢＬのプリチャージ電位が異なることに対応する。Ｍ２０６とＭ２０７はＮＭＯＳトランジスタである。このスイッチ回路で、ＢＬとＬＢＬを電気的に接続し、ＭＳＡで増幅したデータをＬＢＬからＢＬに伝達させることでメモリセルへの再書き込みする。
【００２４】
本願発明の第３の特徴は、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとすることである。Ｍ１０１、Ｍ１０２、Ｍ１０３はＮＭＯＳトランジスタ、ＶＢＭはデータ線電圧ＶＤＬの半分の電圧の電源で、Ｍ１０１からＭ１０３をオンさせることでビット線ＢＬ［ｎ］、／ＢＬ［ｎ］（第１ビット線対）をＶＢＭ電位（第１プリチャージ電圧）にプリチャージする、いわゆるハーフＶＤＤプリチャージ方式のプリチャージ回路１０１を構成している。一方、Ｍ１０４、Ｍ１０５、Ｍ１０６はＰＭＯＳトランジスタで、それらのＭＯＳトランジスタをオンさせることで、ＬＢＬ（第２ビット線対）をＶＤＬ電位（第２プリチャージ電圧）にプリチャージする、いわゆるＶＤＤプリチャージ方式のプリチャージ回路１０２を構成している。
【００２５】
図２に図１のメモリの読み出し動作波形図の一例を示す。ここでは説明を簡単にするために、アレイ電圧ＶＤＬをチップの電源電圧ＶＤＤと同じ電圧に設定して、１．０Ｖに仮定した。また、ＶＢＭをその半分の電圧の０．５Ｖに、ワード線の昇圧電圧を２．５Ｖに仮定した。時刻Ｔ０でプリチャージ信号ＥＱ＿ＢＬとＥＱ＿ＬＢＬをネゲートし、時刻Ｔ１でワード線ＷＬ［ｍ］をアサートしている。これによりそのワード線によって選択されたメモリセル内の転送ＭＯＳトランジスタＭ１００がオンし、メモリセル内のキャパシタＣ１００に溜まっている電荷と、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に付加している寄生容量とのチャージシェアが起こり、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］にメモリセル内の情報を反映する電位差Ｖｓが生じる。
【００２６】
時刻Ｔ２でセンスアンプ起動信号ＣＳＮを０Ｖに駆動することでセンスアンプを活性化し、ビット線電位ＢＬ［ｎ］、／ＢＬ［ｎ］の電位差を１．０Ｖおよび０Ｖまで増幅して、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に出力している。この図ではＹＳ［ｋ］をアサートしているので、Ｙスイッチはオンしており、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が増幅されると同時にグローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］も増幅されている。さらに、時刻Ｔ２'でライトバック信号ＲＢＫをアサートし、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に増幅された信号を、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に転送し、メモリセルへの再書き込みを実行している。時刻Ｔ３ではライトバック信号ＲＢＫとワード線ＷＬ［ｍ］をネゲートし、時刻Ｔ４ではプリチャージ信号ＥＱ＿ＢＬとＥＱ＿ＬＢＬをアサートし、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を０．５Ｖに、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を１．０Ｖにプリチャージしている。
【００２７】
図３に、図１で示したセンス系回路を用いたＤＲＡＭマクロの実施例を示す。５００がＤＲＡＭマクロである。５０１はコマンドデコーダ５０２とリード・ライトアンプ５０３および電源回路５０４からなる間接周辺回路を示している。また、ＢＡ０からＢＡ７はメモリバンクを示す。各バンクは、タイミング制御回路ＴＧとカラム選択回路Ｙ−ＤＥＣとロウ・デコーダＸ−ＤＥＣと複数のセンスアンプ５０６ａ、５０６ｂからなっている。図１で示したセンス系回路は、図３の５０６ａあるいは５０６ｂに相当し、各バンク内で二つづつ向き会うように配置されている。図１のワード線ＷＬ［ｍ］等の制御信号は、ロウ・デコーダやタイミング制御回路とカラム選択回路等から制御される。ＧＢＬ０、／ＧＢＬ０で示したのはグローバルビット線の一対のペアで、ビット線ＢＬ０、／ＢＬ０と平行して配線されており、各バンクで５０６ａや５０６ｂで示されたセンス系回路８つのセンスアンプが一対のグローバルビット線ＧＢＬに接続されている（縮退度が８ということ。）。ＧＢＬは、メモリバンクを横断して設けられたおり、それぞれに対応して設けられた読み出し／書込アンプＲＷ−ＡＭＰを含むブロック５０３に接続される。ＲＷ−ＡＭＰは必要に応じて更にセレクタを介しまたはそのまま外部の入出力データ信号線ＤＱと接続される。ＤＲＡＭマクロの制御信号ＣＮＴやアドレス信号ＡＤＤは、コマンドデコーダＣ−ＤＥＣに入力され、Ｃ−ＤＥＣは所定の読み出しや書込の動作が実行するようＴＧ等に制御信号を送る。
【００２８】
図３の実施例では、各バンク毎に独立してセンス系回路が構成されており、さらに各バンク内にタイミング制御回路５０７を備えているために、コマンドデコーダ５０２からの制御で各バンクが独立して動作できるという特徴がある。各バンクを独立して動作させることにより、いわゆるインターリーブ方式によってＤＲＡＭマクロのスループットを高くすることができる。
【００２９】
図４は図３で示したＤＲＡＭマクロ５００を搭載したＤＲＡＭ混載ロジックＬＳＩ（４００）の全体を示す図である。ＶＤＤ、ＶＳＳはコア電源およびその接地であり、ＶＤＤＱ、ＶＳＳＱはＩ／Ｏ電源およびその接地を示している。例えばコア電源電圧は１．０Ｖであり、Ｉ／Ｏ電源電圧は３．３Ｖである。ＯＵＴ０〜ＯＵＴｘは出力信号を、ＩＮ０〜ＩＮｙは入力信号を、Ｉ／Ｏ０〜Ｉ／Ｏｚは入出力信号をそれぞれ示している。また、４０１はチップ内部の信号とチップ外部とのインターフェースを取るためのＩ／Ｏ回路を、４０２はインバータやＮＡＮＤゲート等で構成されたロジック回路を、４０３は図３で示したＤＲＡＭマクロを示している。４０２の例としては特に限定しないが、マイクロプロセッサ（ＣＰＵ）やＤＳＰ、あるいはＳＲＡＭ等を挙げることができる。
【００３０】
図２１に、図１で示した本発明のセンス系回路の特性を評価するために行ったシミュレーション結果を以下に示す。このシミュレーションは、図１８で示したＤＲＡＭのセンス系回路において、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をＶＤＤにプリチャージした場合の計算結果である。回路構成はプリチャージ系が異なるだけで図２０の（Ａ）と同一回路構成で構成した。シミュレーション条件もセンスアンプ起動信号の駆動方法がＣＳＰをＶＤＤ電位に固定し、ＣＳＮをＶＤＤ電位からＶＳＳ電位に駆動することを除いて、図１９のシミュレーション条件と同じである。この解析から本願発明者によって以下のことが明らかとなった。（Ｃ１）電源電圧が低電圧化されるに従いセンス時間（ｔＳＥＮＳＥ）は遅くなるが、その度合いは図２０（Ａ）と比較して非常になだらかであり、ＣＭＯＳインバータの特性（図２０（Ｃ））とよく一致する。（Ｃ２）少なくとも電源電圧が０．８Ｖ以上の範囲では低温の場合の方が高温の場合よりもセンス時間が速い。これはセンスアンプの駆動電流がＭＯＳトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからであり、ＣＭＯＳインバータの特性（図２０（Ｃ））と一致している。このようにハーフＶＤＤプリチャージ方式の場合よりも、ＶＤＤプリチャージ方式の場合の方がＤＲＡＭのセンス系回路の低電圧動作特性が格段に優れており、ＶＤＤプリチャージ方式のＤＲＡＭのセンス回路はＣＭＯＳインバータと整合が取れることがわかる。ここでは簡単のために単純なＶＤＤプリチャージ方式の結果を示したが、図１で示した本発明のセンス系回路でもローカルビット線の増幅に関してはセンスアンプ起動前にはＶＤＤプリチャージされており、本質的に同じであるために図２１で示した特性が得られ、上記した特長が得られる。
【００３１】
さらに、一般にＶＤＤプリチャージ方式の場合にはリファレンス電圧の発生にダミーセル等の特別なセルが必要である等の問題点があるが、本発明では、メモリセルが接続されているビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とセンスアンプが接続されているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をＤＣ的に分離し、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］はハーフＶＤＤプリチャージ方式を使用し、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］はＶＤＤプリチャージ方式を使用することにより、リファレンス電圧のためのダミーセルを不要としている。
【００３２】
以上で示したように、図１で示した本発明のセンス系回路は下記の特性を持つ。（Ｄ１）低電圧でも低温の場合の方が高温の場合と比較してセンス時間が速い。（Ｄ２）低電圧でのセンス速度劣化が、図２０（Ｂ）で示したＣＭＯＳインバータの遅延時間劣化と同じ程度に押さえられる。
【００３３】
上記（Ｄ１）の特性は、本発明のセンスアンプの駆動電流がＭＯＳトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからである。一般に拡散電流は温度やＭＯＳトランジスタのしきい値に対して非常に敏感に変化する。したがって、図１８で示したセンス系回路のように、ドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用すると、ＬＳＩの製造プロセスばらつきやＬＳＩの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはＬＳＩの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のＤＲＡＭを使用したＬＳＩのコストを高くすることになる。したがって、本発明のセンス系は回路的にＬＳＩの製造プロセスばらつきやＬＳＩの動作環境ばらつきに対して強いという特長を持つ。さらに、回路的に歩留りの高い回路構成であるとも言える。
【００３４】
また、上記（Ｄ１）（Ｄ２）の特性により、図４中のロジック回路４０２の低電圧特性とＤＲＡＭマクロ４０３が整合の取れた特性を持つことになる。これにより、どちらかが大きく低電圧特性を律則することなくなり、ＤＲＡＭマクロ４０２を最終的なＬＳＩの特性を大きく劣化させることなくロジックＬＳＩに混載できる。
【００３５】
また、図１で示した本発明のセンス系回路では、上記（Ｄ１）や（Ｄ２）で示したＶＤＤプリチャージ方式の特徴を持ちながら、従来のＶＤＤプリチャージ方式の場合には必要であったダミーセル等の特別なセルが必要でないという特長がある。これにより、製造プロセスや回路を大幅に簡単化でき、歩留りを向上させることができてＬＳＩの低コスト化の効果がある。
【００３６】
なお、図１のＭＯＳの記号で、Ｍ２０６のようにゲート電極を白抜きのボックスで示しているものは厚いゲート酸化膜で構成された高耐圧ＭＯＳトランジスタであることを示し、Ｍ２０２のようにゲート電極をラインで示しているものは薄いゲート酸化膜で構成されたＭＯＳトランジスタであることを示している。２種類のゲート酸化膜厚のＭＯＳの使用方法は特に限定しないが、本実施例のようにすることでゲート電極に適切な電圧を印加できるという利点がある。なお、先に述べた薄酸化膜ＭＯＳの酸化膜耐圧に対しては基本的に電源電圧ＶＤＤまでであれば十分で、高速ＭＯＳトランジスタを使用できる。後に述べた厚酸化膜ＭＯＳはＬＳＩのＩ／Ｏ回路の出力段ＭＯＳと同じものを用いることができ、その酸化膜耐圧は基本的にＩ／Ｏ電圧ＶＤＤＱまでであればよい。以下の図面では基本的に図１と同様にＭＯＳトランジスタの使い分けをした例を示すことにする。さらに、ＭＯＳトランジスタのしきい値電圧についても、特に限定しない。なお、本発明のセンス系回路を用いたＤＲＡＭマクロやそれを用いたＤＲＡＭ混載ロジックＬＳＩの構成は特に図３や図４の構成に限定しない。
【００３７】
また、上記の実施例ではビット線の電位がＶＳＳ（０Ｖ）とＶＤＬ（１Ｖ）に振幅を持つものとして説明したが、ＶＤＬが１．８Ｖ以下、更には１．８Ｖ〜０．５Ｖの場合に特にその利点が生かされる。このことは以下の実施例でも共通である。
【００３８】
＜実施例２＞
以下、図５に本発明のＤＲＡＭのセンス系回路の別の実施例を示す。図１では、ビット線ＢＬ［ｎ］、ＬＢＬ［ｎ］が接続しているセンスアンプ内のＭＯＳトランジスタＭ２０４とＭ２０５を、Ｍ２０２とＭ２０３にそれぞれ直列に接続していた。これに対し図５のセンスアンプＳＡ２ではＭ２０４とＭ２０５に相当するＭ２０８とＭ２０９を、Ｍ２０２とＭ２０３に並列に接続し、Ｍ２０８とＭ２０９でプリセンスアンプＰＳＡを構成している。またメインセンスアンプＭＳＡ部分はＭ２００〜Ｍ２０３を含み、Ｍ２０２とＭ２０３のソースが共通結合され、ＣＭＯＳインバータが交差結合したラッチ形回路とされる。ＭＳＡとＰＳＡはそれぞれ駆動線ＣＳＮとＰＲＥＣＳＮに分離され独立に制御できるようにされる。
【００３９】
なお、特許文献２の第１図には回路形式のみをみると類似のセンスアンプが記載されている。しかしながら特許文献２の回路では、本願のようにビット線ＢＬとローカルビット線ＬＢＬのプリチャージレベルを異なったものとすること及びＢＬとＬＢＬの分離・結合のためのスイッチ回路（Ｍ２０６，Ｍ２０７）については配慮されていない。
【００４０】
図６に、図５の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図２で示した読み出し動作と異なる部分のみを説明する。時刻Ｔ１でワード線ＷＬ［ｍ］をアサートすると同時に図５のプリセンスアンプ２０２ｂの駆動信号ＰＲＥＣＳＮ（Ｍ２０８とＭ２０９のソース電位）を−０．５Ｖに駆動する。これにより、Ｍ２０８とＭ２０９のゲート電極にはビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が接続されているため、１．０Ｖにプリチャージされていたローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］はビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位にしたがって図に示されたように放電される。時刻Ｔ２でメインセンスアンプ２０２ａをＣＳＮを０Ｖに駆動することで起動して、放電されたて発生したローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の電位差を増幅している。
【００４１】
図１の実施例の方式では、Ｍ２０４とＭ２０５がローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の駆動ＭＯＳトランジスタの一部になっているが、センスアンプ起動後にもＭ２０４とＭ２０５には０．５Ｖ付近の電圧しか印加されないために、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の駆動力がＭ２０４とＭ２０５の弱い駆動力に律則されてしまう。このため、電源電圧の半分程度の電圧しかゲート電極に印加されていても大きな駆動力が得られるように、より低電圧で動作させるためには低しきい値のＭＯＳトランジスタをＭ２０４とＭ２０５に使用する必要がある。一方、図５の実施例ではセンスアンプ起動時のローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の駆動ＭＯＳトランジスタはあくまでＭ２０２とＭ２０３だけにし、Ｍ２０８とＭ２０９はプリセンス期間（図６の時刻Ｔ１から時刻Ｔ２までの間）に使用する。これにより、Ｍ２０８とＭ２０９に低しきい値ＭＯＳトランジスタを使用しなくても、高速なメインアンプ２０２ａの動作が可能になる。
【００４２】
図６の実施例では、プリセンスアンプ２０２ｂの駆動信号ＰＲＥＣＳＮを−０．５Ｖまで駆動して、Ｍ２０８とＭ２０９からなるプリセンスアンプを駆動したが、特にＰＲＥＣＳＮの駆動電圧は限定しない。しかし、Ｍ２０８とＭ２０９のゲート電極には時刻Ｔ１では０．５Ｖ程度しか印加されないため、負電圧までＰＲＥＣＳＮを駆動した方がＭ２０８とＭ２０９がローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を高速に駆動できる。また、負電圧までＰＲＥＣＳＮを駆動した方が、Ｍ２０８とＭ２０９のソース・ゲート電位差が大きくなるためにローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をドリフト電流起因のドレイン電流で駆動でき、時刻Ｔ１から時刻Ｔ２までのプリセンス時間特性とロジック回路の遅延特性の整合を取ることができる。
【００４３】
負電圧までＰＲＥＣＳＮを駆動した場合、Ｍ２０８とＭ２０９の駆動力が大きくなりすぎて、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］にメインセンスアンプ２０２ａを駆動するのに十分な１００ｍＶ程度の電位差が生じたころには、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の電位が両方０．５Ｖ付近に駆動されてしまう可能性がある。この状態では、メインセンスアンプに接続されたローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をＶＤＤプリチャージした効果が無くなってしまう。負電圧にＰＲＥＣＳＮを駆動しながらこれを防ぐためには、Ｍ２０８とＭ２０９のゲート長Ｌｇを太くするかゲート幅Ｗを小さくして、Ｍ２０８とＭ２０６がローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を駆動する電流を調整すればよい。
【００４４】
＜実施例３＞
図７に本発明のセンスアンプの別の実施例を示す。本実施例では、図１や図５と異なり、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］のそれぞれの間にＭＯＳトランジスタで構成されたコンデンサＣ２５０とＣ２５１が接続されている。図１と図５の実施例では、メモリセルの接続されているビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位差を、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］をセンスアンプ内のプリセンスアンプＰＳＡのＭＯＳトランジスタのゲート電極に接続し、そのゲート電圧に対応して流れるドレイン電流差を検出している。それに対して本実施例では、メモリセルの接続されているビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位差を、Ｃ２５０とＣ２５１のコンデンサの容量結合（いわゆる交流結合）でローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に伝達している。
【００４５】
図８に図７の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図２や図６で示した読み出し動作と異なる部分のみを説明する。時刻Ｔ１でワード線ＷＬ［ｍ］をアサートするとメモリセルの接続されたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］にメモリセル内の情報に対応した電位差Ｖｓ１が発生する。この電位差は図７のコンデンサＣ２５０、Ｃ２５１によって容量結合でローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に伝達され、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に電位差Ｖｓ２が発生する。その後、時刻Ｔ２でセンスアンプ起動信号ＣＳＮをアサートしてセンスアンプを起動して、Ｖｓ２を増幅している。
【００４６】
ここで、コンデンサＣ２５０とＣ２５１の構造は特に限定しないが、ＮＭＯＳトランジスタによるＭＯＳキャパシタで構成するのが好適である。ＭＯＳトランジスタのゲート容量を利用したコンデンサは、ゲートとソース・ドレイン間の電位差によって容量が異なるという性質をもっている。すなわち、ゲートとソース・ドレイン間電位差が大きい場合にはＭＯＳトランジスタにチャネルが形成されて大きな容量にみえ、ゲートとソース・ドレイン間電位差が小さい場合にはチャネルが消えて小さな容量になる。以下、これを容量変調効果と呼ぶ。
【００４７】
図８で、時刻Ｔ２でセンスアンプを起動することでローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の電位差Ｖｓ２を増幅するが、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］からＣ２５０とＣ２５１による容量結合を介してビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の大きな容量が見えてしまう。したがって、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をセンスアンプで高速に駆動するためには、以下の点を考慮すべきである。 （Ｅ１）ローカルビット線ＬＢＬ［ｎ］と／ＬＢＬ［ｎ］のうち、ロー側に駆動される方（図８では／ＬＢＬ［ｎ］）は、それを駆動する際に、ビット線／ＢＬ［ｎ］に付加している寄生容量を小さくみせて高速にロー側に駆動する必要がある。そのために、ローカルビット線／ＬＢＬ［ｎ］とそれに対応するビット線／ＢＬ［ｎ］との間に接続されたコンデンサＣ２５１の容量は小さい方がよい。（Ｅ２）ローカルビット線ＬＢＬ［ｎ］と／ＬＢＬ［ｎ］のうち、ハイ側に駆動される方（図８ではＬＢＬ［ｎ］）は、それを駆動する際に、ビット線ＢＬ［ｎ］に付加している寄生容量を大きくみせてセンスアンプが駆動されたときにローカルビット線／ＬＢＬ［ｎ］が寄生容量によってロー側に駆動されることなくハイ側になるべくとどまっていた方がよい。そのために、ローカルビット線ＬＢＬ［ｎ］とそれに対応するビット線ＢＬ［ｎ］との間に接続されたコンデンサＣ２５０の容量は大きい方がよい。
【００４８】
コンデンサＣ２５０とＣ２５１にＮＭＯＳトランジスタを用いたキャパシタを用いることで、上記した容量変調効果で自動的に上記（Ｅ１）と（Ｅ２）を同時に実現できる。コンデンサＣ２５０とＣ２５１にＭＯＳトランジスタを使用する場合の接続方法（図７ではローカルビット線の方にゲート電極が接続されている）や基板電位の取り方も特に限定しない。ただし、図８のＶｓ１とＶｓ２の関係は、コンデンサＣ２５０やＣ２５１の容量Ｃａとローカルビット線ＬＢＬ［ｎ］や／ＬＢＬ［ｎ］に付加している寄生容量Ｃｐとのチャージシェアリングによって決定される。すなわち、Ｖｓ２＝Ｖｓ１＊Ｃａ／（Ｃｐ＋Ｃａ）となる。したがって、Ｃａを一定だとするとなるべくＣｐを小さくした方がよい。図７のＣ２５０やＣ２５１のようにローカルビット線の方にゲート電極を接続することで、Ｃ２５０やＣ２５１を構成するＭＯＳトランジスタの拡散層の接合容量分だけＣｐを小さくできる。
【００４９】
＜実施例４＞
図１、図５、図７に本発明のセンス系回路の実施例を示したが、要はメモリセルが接続されているビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とセンスアンプが接続されているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を電気的に分離し、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］はハーフＶＤＤプリチャージして、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］はＶＤＤプリチャージし、リード時にワード線ＷＬ［ｍ］をアサートしたときに発生するビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の電位差に対応して、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に電位差を発生させればよい。そのためのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］間に接続されたセンスアンプの構造は図１、図５、図７で示したものに限定しない。例えば図９で示したようなものでもよい。
【００５０】
図９は図５の実施例に、Ｍ２９０〜Ｍ２９３までのＭＯＳトランジスタからなる。ＣＭＯＳラッチ形のサブセンスアンプＳＳＡを付けたものである。メインセンスアンプＭＳＡはＭ２００〜Ｍ２０３を含み図５のＭＳＡと同じであるが、プリセンスアンプＰＳＡ（Ｍ２０８，２０９）は、図５ではソースを共通接続していたものをサブセンスアンプＳＳＡの入出力ノードに接続するようにしている。サブセンスアンプの起動信号ＣＳＰ２およびＣＳＮ２は、図９の波形図のように、起動前はＶＢＭ電位にレベルにプリチャージされており、センスアンプ起動信号ＣＳＮと同じタイミングで時刻Ｔ２にそれぞれ１．０Ｖと０Ｖに駆動する。
【００５１】
サブセンスアンプ２９０の起動により、ハーフＶＤＤプリチャージされたビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が増幅されると同時に、Ｍ２０８およびＭ２０９に流れる電流がＭ２００〜Ｍ２０３からなるメインセンスアンプ２０２ａの増幅動作を加速させる。その結果、ＶＤＤプリチャージされているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］は、高速に１．０Ｖと０Ｖまで増幅されることになる。またさらに、サブセンスアンプは同時にビット線ＢＬ［ｎ］、／ＢＬ［ｎ］を増幅しているため、時刻Ｔ２'でライトバック信号ＲＢＫを活性化させたときのビット線ＢＬ［ｎ］、／ＢＬ［ｎ］の充電時間を短くすることができる。再書き込み速度をそれほど気にしない場合には、Ｍ２０６およびＭ２０７を削除して再書き込みはサブセンスアンプ２９０だけで行うこともできる。
【００５２】
なお、図９のＭ２９０からＭ２９３からなるサブセンスアンプ２９０を、図１、図５、図７等の本発明のセンス系回路のビット線ＢＬ［ｎ］、／ＢＬ［ｎ］に付加すれば、上記再書き込み時間の短縮効果を同じように得ることができ、さらには再書き込み用のＮＭＯＳトランジスタＭ２０６およびＭ２０７を削除できることはいうまでない。このように特にトランジスタの数の制限や面積の制限付けないのであれば、センスアンプの構造は種々のものが考えられるが、その構造は特に限定しない。
【００５３】
＜実施例５＞
さらに別の実施形態として、ハーフＶＤＤプリチャージしているメモリセルが接続されているビット線ＢＬ［ｎ］、／ＢＬ［ｎ］と、センスアンプが接続されているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を、センスアンプ起動直前に電気的に分離すると同時にローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を容量結合で駆動し、センスアンプ起動時にはローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］がＶＤＤプリチャージされているのに近い状態にしてもよい。図１０にこれを実現する実施例を示す。
【００５４】
図１０の本発明のセンス系回路は、図１８に示したセンス系回路と比較するとＰＭＯＳトランジスタＭ２６０とＭ２６１を図１８のビット線ＢＬ［ｎ］と／ＢＬ［ｎ］に挿入し、ビット線分離信号／ＳＨによって制御している。
【００５５】
図１１は図１０の実施例のセンス系の読み出し動作波形図の一例を示す。ここでは重複を避けるため、図１９で示した読み出し動作と異なる部分のみを説明する。時刻Ｔ１でワード線ＷＬ［ｍ］をアサートした後、時刻Ｔ１'でビット線分離信号／ＳＨを−０．８Ｖから２．５Ｖまで駆動している。これにより、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が電気的に分離され、さらにＭ２６０およびＭ２６１のゲート・ドレイン間あるいはゲート・ソース間容量の容量結合によって、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が同時にハイ側に駆動される。その後、時刻Ｔ２でセンスアンプ２０１を駆動してローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］にメモリセル情報を増幅している。時刻Ｔ２'では、ビット線分離信号／ＳＨを２．５Ｖから−０．８Ｖまで駆動し、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］とローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が電気的に接続され、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］が１．０Ｖと０Ｖに駆動されてメモリセルへの再書き込みが行われる。
【００５６】
時刻Ｔ２でセンスアンプを駆動する時点で、センスアンプの接続されているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が０．５Ｖ付近から電源電圧付近まで駆動されているために、図１８のセンス系回路をＶＤＤプリチャージした場合と同じ程度の低電圧特性を得ることができる。
【００５７】
図１０ではＭ２６０およびＭ２６１にＰＭＯＳトランジスタを用いたが、ＮＭＯＳトランジスタを用いてもよい。その場合、／ＳＨは時刻Ｔ１'で正電圧から負電圧に駆動することになり、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が同時に容量結合でロウ側に駆動される。結果的には図１８で示したセンス系回路をＶＳＳプリチャージした特性と同じような特性が得られる。一般にセンスアンプでビット線を駆動する際、ＶＤＤプリチャージ方式の方がＮＭＯＳトランジスタがビット線の駆動に主に用いられるために、ＶＳＳプリチャージ方式よりも低電圧特性等がよい。しかし、ＶＳＳプリチャージ方式でもハーフＶＤＤプリチャージ方式よりは格段によい低電圧特性が得られる。
【００５８】
図１０の本発明の実施例と類似する技術として、非特許文献２に記載されるセンス系回路を挙げることができる。この非特許文献２では、メモリセルの接続されているビット線を、センスアンプ起動前にセンスアンプから電気的に分離し（センス動作１）、その後一定時間後にセンスアンプの接続されている側のビット線を付加しているキャパシタによって容量結合でハイ側に駆動し（センス動作２）、その後、センスアンプを起動している（センス動作３）。
【００５９】
本発明の実施例と非特許文献２記載の技術とのとの相違点の代表的なものは、以下の２点である。（Ｆ１）この非特許文献２の方法では、センスアンプの接続されている側のビット線を容量結合で駆動するためにキャパシタを付加する必要がある。本発明の方法では、／ＳＨを十分に大きくして、さらにＭ２６０とＭ２６１の寄生容量でローカルビット線を駆動しているため、特にこのキャパシタンスを付加する必要がない。（Ｆ２）この非特許文献２の方法では、センスアンプ起動までに上記したようにセンス動作１〜センス動作３までのタイミングを要する。本発明では上記センス動作１とセンス動作２を同時に行うことができる。
【００６０】
なお、／ＳＨを起動した時の／ＳＨとローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の容量結合を強くするために、Ｍ２６０のゲート電極とローカルビット線ＬＢＬ［ｎ］の間および、Ｍ２６１のゲート電極とローカルビット線／ＬＢＬ［ｎ］との間にそれぞれキャパシタンスを付加してもよい。その場合、そのキャパシタはＮＭＯＳトランジスタで構成できる。この場合、非特許文献２と同様にキャパシタを付加する必要があるが、本発明の方法ではあくまで補助的なものでよいために小さい容量のキャパシタで十分であるという利点があり、さらに非特許文献２で必要であったセンス動作１とセンス動作２を同時に行えるという利点は損なわれない。
【００６１】
＜実施例６＞
以上の実施例で示したセンス系回路は、いわゆるシェアドセンスアンプ方式を取っていない形式の回路図で示したが、これに限定するものではない。図１２にシェアドセンスアンプ方式を使用した場合の実施例を示す。ここでは図１１まで示した実施例では特に限定していなかった階層化ワード線駆動方式を使用している。ＳＷＤ６１１がサブワードデコーダで、Ｙ−ＤＥＣ６０５がＹデコーダ、Ｘ−ＤＥＣ＆ＭＷＤ６０８がＸデコーダおよびメインワードドライバを示している。ＢＬ０と／ＢＬ０およびＢＬ１と／ＢＬ１はそれぞれビット線のペアを表し、一つのセンス系回路６０６ａに接続されている。グローバルビット線ＧＢＬ０、／ＧＢＬ０はビット線と直交する方向（ワード線と平行する方向）に配線されている。このＤＲＡＭ回路６００の制御信号やデータ線は省略している。
【００６２】
シェアドセンスアンプ方式を用いることでセンス系回路の多くの部品を二対のビット線で共有できるために、メモリセル占有率を高くできる。本発明のセンス系回路をロジックＬＳＩに混載するＤＲＡＭマクロに用いるのではなく、いわゆる汎用ＤＲＡＭと呼ばれるマイクロプロセッサのメインメモリ等に用いられる高集積なＤＲＡＭに用いる場合、メモリセル占有率を大きくすることが重要である。このような用途ではシェアドセンスアンプ方式で本発明のセンス系回路を用いればよい。以下、図１、図５、図７、図１０のセンス系回路をシェアドセンスアンプ方式にした場合の実施例を示す。
【００６３】
図１３は図１のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例でありメモリアレイＭＡは省略している。シェアドセンス方式では左右のメモリマット（図１３では上下）となるが、Ｍ２００〜Ｍ２０３を含むメインセンスアンプＭＳＡは左右のマットで共用する。これに対して、プリセンスアンプは、第１マット用にＭ２０４とＭ２０５を含む第１プリセンスアンプＰＳＡ＿ＵＰが設けられ、第２マット用にＭ２３２とＭ２３３を含む第２プリセンスアンプＰＳＡ＿ＤＮが設けられる。またＶＢＭ（ＶＤＬ／２）用のプリチャージ回路（ＰＣ１ａ，ＰＣ１ｂ）は、左右マットのそれぞれに設けられる。図１３の回路は、図１にＭ２３０からＭ２３３までのＮＭＯＳトランジスタと、Ｍ１０１ｂからＭ１０３ｂからなるハーフＶＤＤプリチャージ回路１０１ｂを追加し、メモリセルをビット線ＢＬ＿ＵＰ［ｎ］、／ＢＬ＿ＵＰ［ｎ］とＢＬ＿ＤＮ［ｎ］、／ＢＬ＿ＤＮ［ｎ］に接続している。図１３の実施例の読み出し動作については、図１および図２の実施例から容易に類推できるためここでは説明を省略するが、ビット線ＢＬ＿ＵＰ［ｎ］、／ＢＬ＿ＵＰ［ｎ］に接続されたメモリセルか、ビット線ＢＬ＿ＤＮ［ｎ］、／ＢＬ＿ＤＮ［ｎ］に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルに共有したセンスアンプでアクセスできる。
【００６４】
図１４は図５のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。図１４の実施例ではシェアドセンスアンプ方式にすると同時にビット線を階層化している。ＳＵＢＡ＿ＵＰ−１からＳＵＢＡ＿ＵＰ−ｊがそれぞれサブビット線ＢＬ［ｎ］−１、／ＢＬ［ｎ］−１とＭ２２２とＭ２２３を含むプリセンスアンプＰＳＡ２（２０３ｂ）およびハーフＶＤＤプリチャージ回路１０１からなるサブメモリアレイである。ＳＵＢＡ＿ＤＮ−１からＳＵＢＡ＿ＤＮ−ｊも同様のサブメモリアレイで、物理的なレイアウトとしては、ＳＵＢＡ＿ＵＰ−１からＳＵＢＡ＿ＵＰ−ｊまでとはセンスアンプ２０３ａ、ＶＤＤプリチャージ回路１０２、Ｙスイッチ１０３とは反対側に配置されている。メインセンスアンプＭＳＡ２（２０３ａ）、及びＶＤＬ用プリチャージ回路ＰＣ２は複数のサブメモリアレイに対して共通に設けられている。図１４の実施例の読み出し動作については図５および図６の動作から容易に類推できることから、ここでは説明を省略する。
【００６５】
低電圧動作時に、ＤＲＡＭのセンス系回路では、ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Ｖｓがある程度の電圧差になるように、メモリセル内のキャパシタＣ１００の容量を大きくする必要があった。これによってプロセス的な難易度が高くなるという課題があった。図１４の本発明の実施例ではビット線が階層化されているため、ビット線ＢＬ［ｎ］−１、／ＢＬ［ｎ］−１の長さを短くでき、またそれらに接続されているメモリセル数を少なくできる。これによりメモリセル内のキャパシタＣ１００の容量を小さくでき、低電圧動作時の上記課題を解決できる。
【００６６】
図１５は、図７のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。メモリセルは省略している。図７の実施例と比較すると、Ｍ３００ａおよびＭ３０１ａをローカルビット線を電気的に分離するために設置し、コンデンサＣ２５０ｂ、Ｃ２５１ｂおよび、ＮＭＯＳトランジスタＭ２０６ｂ、Ｍ２０７ｂ、Ｍ３００ｂ、Ｍ３０１ｂおよび、Ｍ１０１ｂ、Ｍ１０２ｂ、Ｍ１０３ｂからなるハーフＶＤＤプリチャージ回路１０１ｂを追加している。
【００６７】
図１５の実施例の読み出し動作については、図７および図８の実施例から容易に類推することができるため省略するが、ビット線ＢＬ＿ＵＰ［ｎ］、／ＢＬ＿ＵＰ［ｎ］に接続されたメモリセルか、ビット線ＢＬ＿ＤＮ［ｎ］、／ＢＬ＿ＤＮ［ｎ］に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルを、ＳＨ＿ＵＰあるいはＳＨ＿ＤＮのどちらか一方を２．５Ｖ程度に駆動することでアクセスできる。
【００６８】
図１６は、図１０のセンス系回路をシェアドセンスアンプ方式に変更した場合の実施例である。メモリセルは省略している。図１０の実施例と比較すると、Ｍ２６２とＭ２０３を新たに設置し、ビット線分離信号／ＳＨ＿ＤＮで制御している。図１６の実施例の読み出し動作については図１０および図１１の実施例から容易に類推することができるため省略するが、ビット線ＢＬ＿ＵＰ［ｎ］、／ＢＬ＿ＵＰ［ｎ］に接続されたメモリセルか、ビット線ＢＬ＿ＤＮ［ｎ］、／ＢＬ＿ＤＮ［ｎ］に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルを、／ＳＨ＿ＵＰあるいは／ＳＨ＿ＤＮのどちらか一方を２．５Ｖ程度に駆動することでアクセスできる。
【００６９】
以下の実施例では、簡単化のために、センス系回路をいわゆるシェアドセンスアンプ方式を取っていない形式の回路図で示すが、上記したようにすればシェアドセンスアンプ方式にできることは明らかである。
【００７０】
＜実施例７＞
以上で示した本発明のセンス系回路の特徴の一つは、センスアンプに接続されているローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］がＶＤＤプリチャージされていることである。ＶＤＤプリチャージであることにより、センスアンプのセンス時間の低電圧特性をロジック回路と整合がとれることであるが、他にも多くの利点がある。その一つは、センスアンプによる増幅が完了したことを検出しやすいという特徴である。図１７にその特徴を用いたセンス系回路と周辺回路の実施例を示す。
【００７１】
図１７で、ｍ１ａ〜ｍ２５５ｄは図１等で示したセンス系回路を示している。４つのセンス系回路が一対のグローバルビット線ＧＢＬ［］、／ＧＢＬ［］に接続されている。たとえば、ｍ１ａ〜ｍ１ｄはＧＢＬ［０］および／ＧＢＬ［１］に接続されている。（縮退度が４ということ。）１００１はワードデコーダであり、１００２はＲＢＫ等の信号線の制御回路、１００３はワード線電位検出回路を示している。
【００７２】
１００１によってワード線ＷＬ［０］〜ＷＬ［２５５］のうち一本が駆動される。同時にダミーワード線ＷＬ＿Ｄが駆動され、検出回路１００３ａでダミーワード線がアサートされたことを検出する。検出回路１００３ａの構成は特に限定しないが、一般的なインバータの論理しきい値を調整したものでもよい。ワード線がアサートされたことを検出し、ＣＳＮをアサートする。これによりセンスアンプが起動され、ＶＤＤプリチャージされたローカルビット線ＬＢＬ［０］、／ＬＢＬ［０］のどちらか１方が０Ｖに駆動される。この一対のローカルビット線の電位変化を制御回路内のセンス完了検出回路１００２ａで検出している。その後、ＲＢＫをアサートしてメモリセルへの再書き込みを実行する。
【００７３】
例えば、再書き込みのＲＢＫのアサートと同時にグローバルビット線ＧＢＬ［］、／ＧＢＬ［］電位を図１７には図示していない回路で増幅すれば、図１７に示した実施例によって、ワード線のアサートからのメモリのリード動作を完全にタイミングレスで実行できる。センスアンプのローカルビット線の増幅が完了したことを検出するのに、従来のハーフＶＤＤプリチャージ方式の場合はビット線対の電位差を検出する必要があり、単純なＮＡＮＤゲート等の論理ゲートで検出ことが困難なために回路が複雑化する。これに対して本発明では、ローカルビット線対の一本が１Ｖから０Ｖに駆動されればセンスアンプの増幅が完了したと判断できることから、センス完了検出回路１００２ａを２入力ＮＡＮＤゲートで簡単に実現できる。
【００７４】
さらにもう一つ本発明の効果として、ワード線アサート後にメモリセルからビット線に読み出されるビット線電位差Ｖｓについて、センスアンプの正確な動作のために必要な最小値Ｖｓｍｉｎを、従来のＤＲＡＭのセンス系回路の場合と比較して小さい値にできることがあげられる。これにより、低電圧化が容易になると共に、メモリセル内のキャパシタの構造を単純化でき、製造プロセスを単純化できる。
【００７５】
通常はセンスアンプ内のＭＯＳトランジスタの特性ばらつきや、お互いに相補な関係にあるビット線対の容量アンバランス等により、センスアンプを起動して正確にメモリセル情報を読み出すためにはある程度のＶｓ確保が必要である。例えば１５０ｍＶ程度である。センスアンプをＶＤＤプリチャージすることで、従来ではセンスアンプ起動直後のセンスアンプの起動電流がＭＯＳトランジスタの拡散電流であったのを、ドリフト電流起因の駆動電流にすることができる。一般に拡散電流はしきい値電圧に大きく依存し、製造プロセスばらつきで大きく変化する。これに対してドリフト電流のばらつきは小さい。これによってＶＤＤプリチャージ方式では、センスアンプ内のＭＯＳトランジスタの特性ばらつきに鈍感な増幅動作ができる。
【００７６】
さらにまた、本発明のセンス系回路では、センスアンプに接続されているローカルビット線の長さは短かく、そのローカルビット線に付加している寄生容量も小さい。よって、ローカルビット線対に付加する容量のアンバランスが小さく、また、センスアンプの動作に影響を与え難い。以上のことから、本発明のセンス系回路は従来のセンス系回路で必要であった最小Ｖｓ（Ｖｓｍｉｎ）よりも小さいＶｓで十分に正確な読み出し動作を行える。
【００７７】
＜実施例８＞
次に図２２から図２６に使って再書き込み手法についての本発明の実施例を示す。図２２は、上記の図１、図５、図７、図１０、図１３、図１４、図１５、図１６で示した実施例を一般化して図示したもので、ＳＡＭＰａやＳＡＭＰｂで示したセンスアンプ回路とメモリアレイとの関係を示した図面である。なお、ここでは図面の簡単化のために、プリチャージ回路は省略して図示している。Ｗ１［１］からＷＬ［ｍ］がワード線で、図示されたような接続形態でビット線との交点にメモリセルＭＣが接続されている。センスアンプ回路等のセンス系回路は図示されたように千鳥にビット線の一端に接続されている。なお言うまでないが、図１０の／ＳＨや、図１６の／ＳＨ＿ＵＰおよび／ＳＨ＿ＤＷは、図２２ではＲＢＫに相当する。また、図１０のＣＳＰは図２２には無いが、図２２ではＣＳＮで代表して図示している。
【００７８】
図２３は、図２２の再書き込み手法をタイミングチャートで図示したものである。図２１までで説明した再書き込み手法と同じものである。ただし、説明の重複を防ぐため、ここではワード線をアサートした後にセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形だけを示している。（図２３の時刻Ｔ２'はたとえば図２の時刻Ｔ２'に相当する）また、図１、図５、図７、図１０、図１３、図１４、図１５、図１６の実施例の各動作説明では、ＹＳ［ｋ］はセンスアンプ起動時にはすでにアサートされていると想定していたが、ここでは時刻Ｔ２'のＲＢＫのアサートによる再書き込み（センスアンプにいるＢＬ［ｎ］、／ＢＬ［ｎ］の駆動）後の、時刻Ｔ２ａでＹＳ［ｋ］をアサートしている。時刻Ｔ２ａでＹＳ［ｋ］をアサートすることで、グローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］にＹスイッチによって選択されたローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が接続され、ＶＤＤ電位にプリチャージされていたグローバルビット線ＧＢＬ［ｐ］、／ＧＢＬ［ｐ］のうち一本が０Ｖに駆動されている。
【００７９】
図２３の再書き込みの手法では、ＲＢＫのアサートと同時にＭ２０６ａとＭ２０７ａが同時にオンされる。そのため、チャージシェアによって図２３で示したように、ローカルビット線ＬＢＬ［ｎ］と／ＬＢＬ［ｎ］がそれぞれＶ１およびＶ２で示されるような電位にまで充放電され、その後、センスアンプによる駆動で、それぞれが１．０Ｖおよび０Ｖまで充放電されることになる。例えば図１を見れば分かるように、センスアンプ回路の中で、ローカルビット線ＬＢＬ［ｎ］を駆動するインバータ回路（図１の実施例ではＭ２００とＭ２０２からなる）の入力電圧は／ＬＢＬ［ｎ］で、ローカルビット線／ＬＢＬ［ｎ］を駆動するインバータ回路（図１の実施例ではＭ２０１とＭ２０３からなる）の入力電圧はＬＢＬ［ｎ］である。したがって、上記のように駆動するインバータの入力電圧が中間電圧（Ｖ１、Ｖ２）となってしまうために、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を駆動するインバータの駆動電流が小さくなってしまい、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］をそれぞれ１．０Ｖおよび０Ｖ充放電するまでに必要な時間（ｔＲＢＫ）が長くなってしまう。
【００８０】
図２４は上記課題を解決するための実施例を示す図面である。ここでも図面の簡単化のために、プリチャージ回路は省略して図示している。図２２と比較すると、一対のビット線と一対のローカルビット線の間に接続されている一対の再書き込み用のＭＯＳトランジスタのゲート端子を、別々のライトバック信号ＲＢＫ１、ＲＢＫ２で制御している。また、グローバルビット線を読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］（第３ビット線対）と、書き込み用グローバルビット線ＧＢＬＷ［ｐ］、／ＧＢＬＷ［ｐ］（第４ビット線対）に分離しており、読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］はＭ１５０ａ、Ｍ１５１ａ、Ｍ１５０ｂ、Ｍ１５０ｂで示されたＰＭＯＳトランジスタでローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］と接続されている。一方、書き込み用グローバルビット線ＧＢＬＷ［ｐ］、／ＧＢＬＷ［ｐ］は、Ｍ１０７ａ、Ｍ１０８ａ、Ｍ１０７ｂ、Ｍ１０８ｂで示されたＮＭＯＳトランジスタでローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］と接続されている。図面では図示されていないが、読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］はプリチャージ回路によってＶＤＤ電圧（第２プリチャージ電圧）にプリチャージされている。
【００８１】
なお、上記グローバルビット線の構成は、以下で記述する本発明の再書き込み手法とはそれぞれ独立して用いることができることはいうまでない。同時に使用すれば効果が大きくなるために、以下では合わせて使用した場合の実施例のみを記述する。
【００８２】
図２５は、図２４で示した実施例による本発明の再書き込み手法の動作波形を示す図である。図２３と同様に、ここではワード線をアサートしたのちにセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形を示している。（図２３の時刻Ｔ２'はたとえば図２の時刻Ｔ２'に相当する）図２５では、時刻Ｔ２'の再書き込み動作時に、２つのライトバック信号ＲＢＫ１とＲＢＫ２のうち一本のみをアサートしている。すなわち、Ｍ２０６とＭ２０７で示される２つの再書き込み用のＭＯＳトランジスタのうち、アサートしたワード線とメモリセルを介して接続されているビット線に接続されている再書き込み用のＭＯＳトランジスタだけをオンさせている。（図２５の例では図２４のＭ２０６ａとＭ２０６ｂ）なお、アサートするワード線が決まれば、そのワード線に接続されているメモリセルが、ビット線対ＢＬ［ｎ］、／ＢＬ［ｎ］のうちのどちらに接続されているかは一意に決定する。したがって、それから上記オンさせるべき再書き込み用のＭＯＳトランジスタが決定できることは言うまでない。たとえば、図２４では、ワード線ＷＬ［２］、ＷＬ［３］、ＷＬ［Ｍ−１］、ＷＬ［ｍ］をアサートした場合にはＭ２０６ａ、Ｍ２０６ｂを、ワード線ＷＬ［０］、ＷＬ［１］、ＷＬ［Ｍ−３］、ＷＬ［Ｍ−２］をアサートした場合にはＭ２０７ａ、Ｍ２０７ｂを、オン（導通状態）にすればよい。
【００８３】
これにより、再書き込み時に、メモリセルが接続されたビット線（図２５の例ではＢＬ［ｎ］）だけが対応するローカルビット線（図２５の例ではＬＢＬ［ｎ］）に接続され、それと相補なビット線（図２５の例では／ＢＬ［ｎ］）は対応するローカルビット線（図２５の例では／ＬＢＬ［ｎ］）に接続されない。そのため、上記した再書き込み時のチャージシェアは、一方のビット線（図２５の例ではＢＬ［ｎ］）とローカルビット線（図２５の例ではＬＢＬ［ｎ］）にしか発生しない。そのため、再書き込み時にそのビット線（図２５の例ではＢＬ［ｎ］）とローカルビット線（図２５の例ではＬＢＬ［ｎ］）を駆動するセンスアンプ内のインバータ回路の入力電圧は、そのインバータに供給されている電源電圧電位か接地電位のままになる。
【００８４】
これにより、再書き込み時のビット線（図２５の例ではＢＬ［ｎ］）とローカルビット線（図２５の例ではＬＢＬ［ｎ］）の駆動電流は、図２２や図２３の方法の場合と比較して大きくなる。結果的に、再書き込みに必要な時間ｔＲＢＫを短くすることができる。また、再書き込み時間は、インバータの遅延時間と同等の遅延特性を持つようになるため、ロジック回路の遅延時間との整合性がよいという特長もある。
【００８５】
さらに、図２３のようにＹＳ［ｋ］のアサートを再書き込み後に行う場合、再書き込みに必要な時間ｔＲＢＫが短くなれば、ＹＳ［ｋ］をアサートするまでの時間（時刻Ｔ２ａから時刻Ｔ２'までの時間）を短くすることもできる。さらにまた、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］には大きな負荷がついており、それらの充放電には多くの電力を消費する。本方式により一方のビット線のみの駆動によって再書き込みが実現できるため、ビット線の充放電に関する消費電力を小さくすることができる。
【００８６】
図２６は、図２５とは別の再書き込み手法の実施例を示す図である。図２５と同様に、ここではワード線をアサートしたのちにセンスアンプの起動信号をアサートしたあと、さらにしばらくした状態からの波形を示している。（図２３の時刻Ｔ２'はたとえば図２の時刻Ｔ２'に相当する）図２５と同様に、時刻Ｔ２'の再書き込み動作時に、２つのライトバック信号ＲＢＫ１とＲＢＫ２のうち一本のみをアサートしている。その後、時刻Ｔ２ｂで２つのライトバック信号ＲＢＫ１とＲＢＫ２のうちの残った一方をアサートしている。再書き込みは時刻Ｔ２'のｔＲＢＫ後に完了し、図２５の場合と同様に高速に再書き込みを行うことができる。
【００８７】
図２５の実施例の方法では、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］のプリチャージの際に、ビット線ＢＬ［ｎ］の電位とビット線／ＢＬ［ｎ］の電位の和がアレイ電圧の半分の電圧（ＶＢＭ）にならないために、ＶＢＭ電位を供給する電源回路に負担が生じるという欠点がある。一方、図２６の実施例の方法では、ビット線ＢＬ［ｎ］、／ＢＬ［ｎ］のプリチャージの際に、ビット線ＢＬ［ｎ］の電位とビット線／ＢＬ［ｎ］の電位の和がアレイ電圧の半分の電圧（ＶＢＭ）になるため、上記問題がないという特長がある。ＶＢＭ電源の容量や本発明のダイナミックメモリの用途に応じて、図２５による再書き込み手法と図２６による再書き込み手法を選択すればよい。
【００８８】
なお、図２５および図２６で示した本発明の再書き込み手法は、特に図２２で示したセンス系回路にのみ適用が限定されるわけではない。例えば、センスアンプ回路の出力端子対（図２２ではＳＡＭＰａのｎ３、ｎ４）とメモリセルが接続されているビット線対（図２２ではＢＬ［ｎ］、／ＢＬ［ｎ］）が一対のＭＯＳトランジスタ（図２２ではＭ２０６ａ、Ｍ２０７ａ）のソース・ドレイン経路で接続されていればよい。また例えば、非特許文献１に記載されているような一般的なＤＲＡＭのセンス系回路にも適用できることは言うまでない。
【００８９】
＜実施例９＞
以上の実施例では、アドレスの供給方式は特に限定していないが、図２４で示した本発明の実施例を、アドレスがマルチプレクスされずに供給される（ロウアドレスとカラムアドレス、バンクアドレス等が同時に供給される）ダイナミックメモリに用いた場合の実施例を示す。
【００９０】
まず始めに、読み出し動作のタイミングチャートの実施例を図２７に示す。ここでは説明を明確にするために、図２４のＳＡＭＰａおよびＳＡＭＰｂで示されたセンスアンプ回路として、図７で示したものを前提に動作例を記述する。なお、重複を避けるため図８と同じところは説明を省略する。
【００９１】
図２４では、グローバルビット線は、読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］と書き込み用グローバルビット線ＧＢＬＷ［ｐ］、／ＧＢＬＷ［ｐ］に分離されている。このために、読み出し時にはＹＳ［ｋ］はネゲートしたままである。時刻Ｔ２でセンスアンプが起動され、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］が１．０Ｖと０Ｖに駆動されると、０Ｖに駆動されたローカルビット線（図２７の例では／ＬＢＬ［ｎ］）によってＰＭＯＳトランジスタＭ１５０ａとＭ１５１ａのどちらか一方（図２７の例ではＭ１５１ａ）がオンする。これによって、ＶＤＤにプリチャージされている読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］のうち、一方（図２７の例では／ＧＢＬＲ［ｐ］）の電位が放電される。また、再書き込み手法は図２５で示した方法を用いており、時刻Ｔ２'では、２つのライトバック信号ＲＢＫ１とＲＢＫ２のうち一本のみをアサートしている。すなわち、Ｍ２０６とＭ２０７で示される２つの再書き込み用のＭＯＳトランジスタのうち、アサートしたワード線とメモリセルを介して接続されているビット線に接続されている再書き込み用のＭＯＳトランジスタだけをオンさせている。（図２７の例では図２４のＭ２０６ａとＭ２０６ｂ）。
【００９２】
以上の制御方法により、（Ｇ１）ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］の増幅が、本発明のプリチャージ方式によって高速に増幅されると、タイミングレスで連続して読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］が増幅され、高速なメモリセル情報の読み出しが可能になる。（Ｇ２）再書き込みが高速に完了するために、ワード線のアサートからネゲートまでの時間を短くすることができる。これにより、本センス系回路を用いたダイナミックメモリをパイプライン化した場合、そのパイプライン周波数を高速にできる。なお、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］と、読み出し用グローバルビット線ＧＢＬｒ［ｎ］、／ＧＢＬｒ［ｎ］を接続している回路構成は、特に図２４のＰＭＯＳトランジスタＭ１５０とＭ１５１による回路構成に限定するものではない。たとえば、ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタに置き換えてもよい。ただし、この場合にはローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を直接そのＮＭＯＳトランジスタのゲート端子に接続するのではなく、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］からインバータ回路を介してゲート端子に接続すればよい。図２４の実施例の場合と比較して、インバータ２個分だけトランジスタが多く必要になるが、Ｖｔｈドロップがなくなるために、より高速に読み出し用グローバルビット線ＧＢＬＲ［ｐ］、／ＧＢＬＲ［ｐ］を駆動できる。
【００９３】
＜実施例１０＞
次に、書き込み動作のタイミングチャート（反転ライトの例）の実施例を図２８に示す。ここでも、説明を明確にするために、図２４のＳＡＭＰａおよびＳＡＭＰｂで示されたセンスアンプ回路として、図７で示したものを前提に動作例を記述する。なお、重複を避けるため図８と同じところは説明を省略する。
【００９４】
アドレスがマルチプレクスされていないということにより、ライトデータはアドレスと共に供給されることになる。そのため、時刻Ｔ０でライトデータを用いて書き込み用グローバルビット線ＧＢＬＷ［ｐ］、／ＧＢＬＷ［ｐ］を駆動している。その後、書き込み動作を行うビット線を選択し、その選択動作に応じてワード線のアサートと同じタイミングの時刻Ｔ１で、ＹＳ［ｋ］をアサートしている。そのＹＳ［ｋ］はセンスアンプの起動と同時に（時刻Ｔ２）ネゲートしている。書き込み動作を行うビット線に対応するローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］には上記ライトデータに対応したデータが現れ、センスアンプ駆動時（時刻Ｔ２）では、上記ライトデータに対応した電位差Ｖｓ３が現れている。センスアンプ回路はこの電位差Ｖｓ３を増幅し、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］を充放電する。
【００９５】
ＹＳ［ｋ］のタイミング以外は、読み出し時のタイミングと同じであるという特徴がある。そのため、書き込み時にＹＳ［ｋ］のアサートによって選択されないビット線については、読み出し時と同様の時間で再書き込み動作が行われることになる。また、従来の一般的なＤＲＡＭの書き込み方式では、読み出し動作に伴う再書き込み動作後にメモリセルへの書き込みが行われている。しかし、上記の本発明の方法では、書き込み動作と再書き込み動作が並列して行われる。これにより、ワード線のアサートからネゲートまでの時間を短くすることができる。本センス系回路を用いたダイナミックメモリをパイプライン化した場合、そのパイプライン周波数を高速にできる。また、上記実施例では書き込み用グローバルビット線ＧＢＬＷ［ｐ］、／ＧＢＬＷ［ｐ］に入力された書き込みデータが、ＶＤＤプリチャージされているセンスアンプによって増幅され、その増幅されたデータが本発明の再書き込み手法でメモリセルへと書きこまれる。したがって、書き込み時間に関しても、ロジック回路の遅延時間との整合性がよいという特長もある。
【００９６】
なお、図２８の実施例では、ＹＳ［ｋ］のアサートのタイミングはワード線のアサートと同時に、ＹＳ［ｋ］のネゲートはセンスアンプの起動タイミングと同時に行っているが、特にこのタイミングに限定するものではない。ＹＳ［ｋ］のアサートタイミングについては、センスアンプ起動時にライトデータに応じた電位差Ｖｓ３がローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］に現れるようにすればよい。また、ＹＳ［ｋ］のネゲートタイミングについては、ローカルビット線ＬＢＬ［ｎ］、／ＬＢＬ［ｎ］のプリチャージに支障が出ないようなタイミングで行えばよい。
【００９７】
なお、図２５から図２８で示した再書き込み手法におけるライトバック信号のアサートタイミングの生成に、図１７で示したセンス完了検出回路を用いることができることは言うまでない。
【００９８】
なお、図２７および図２８で示した本発明のグローバルビット線を用いた読み出しおよび書き込み手法は、特に図２４で示したセンス系回路にのみ適用が限定されるわけではない。例えば、非特許文献１に記載されているような一般的なＤＲＡＭのセンス系回路でも、センスアンプをＶＤＤプリチャージ方式で使用すれば、グローバルビット線を読み出し用と書き込み用に分離し、読み出し用グローバルビット線には図２４のＰＭＯＳトランジスタＭ１５０ａ、Ｍ１５１ａに相当する読み出しアンプ回路を付加すれば、同じように適用でき、同様の効果を得ることができることは言うまでない。
【００９９】
以上、図１から図２８で示した実施例の図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、その接続方法は特に限定しない。またさらに、図１から図２８で示した実施例では、再書き込みが必要な破壊読出しセル（トランジスタ一つにコンデンサ一つのいわゆる１Ｔ１ＣタイプのＤＲＡＭセル）を仮定したが、例えばＮＭＯＳトランジスタ３個からなる非破壊読出しセルを有するメモリアレイのセンス系回路にも、上記本発明の手法が適用できることは言うまでない。特にメモリセル構造は限定しない。なお、以上の本発明の実施例では、ビット線振幅が１．０Ｖで、ワード線の昇圧電圧が２．５Ｖである等、電源電位をある値に仮定して説明を記述したが、本発明はこれに限定するものではないことはもちろんである。
【産業上の利用可能性】
【０１００】
本願発明は、信号検出及び保持のためのセンスアンプとして利用でき特に１個のＭＯＳＦＥＴと１個のキャパシタからなるメモリセルに記憶される情報の検出に好適である。ＤＲＡＭとしては単体のＳＤＲＡＭやＤＤＲ−ＳＤＲＭの他、混載ＤＲＡＭにも適用できる。
【図１】
2011233233.tif 000003
【図２】
2011233233.tif 000004
【図３】
2011233233.tif 000005
【図４】
2011233233.tif 000006
【図５】
2011233233.tif 000007
【図６】
2011233233.tif 000008
【図７】
2011233233.tif 000009
【図８】
2011233233.tif 000010
【図９】
2011233233.tif 000011
【図１０】
2011233233.tif 000012
【図１１】
2011233233.tif 000013
【図１２】
2011233233.tif 000014
【図１３】
2011233233.tif 000015
【図１４】
2011233233.tif 000016
【図１５】
2011233233.tif 000017
【図１６】
2011233233.tif 000018
【図１７】
2011233233.tif 000019
【図１８】
2011233233.tif 000020
【図１９】
2011233233.tif 000021
【図２０】
2011233233.tif 000022
【図２１】
2011233233.tif 000023
【図２２】
2011233233.tif 000024
【図２３】
2011233233.tif 000025
【図２４】
2011233233.tif 000026
【図２５】
2011233233.tif 000027
【図２６】
2011233233.tif 000028
【図２７】
2011233233.tif 000029
【図２８】
2011233233.tif 000030