(57)【要約】      （修正有）【課題】多彩なバースト動作が可能なデータ処理システムを提供する。【解決手段】それぞれが複数のデータを有する複数のブロックＡ〜Ｄを有する第１の半導体装置２１０と、第１の半導体装置を制御する第１の制御回路３１０を有する第２の半導体装置３００と、を備え、第１の制御回路は、異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義、及び複数のブロックがそれぞれ有する複数のデータの一部の複数のデータと複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義、を含む複数のアクセス単位で、第１の半導体装置と通信する複数のコマンドを発行し、第１と第２の定義に従った異なるデータの数の複数のデータで、第１の半導体装置と通信する。【選択図】図１８
2011175563.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のデータを有する複数のブロックを有する第１の半導体装置と、
前記第１の半導体装置を制御する第１の制御回路を有する第２の半導体装置と、を備え、
前記第１の制御回路は、
異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義、及び前記複数のブロックがそれぞれ有する前記複数のデータの一部の複数のデータと前記複数のバースト長をそれぞれ構成する前記異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義、を含む複数のアクセス単位で、前記第１の半導体装置と通信する複数のコマンドを発行し、
前記第１と第２の定義に従った前記異なるデータの数の複数のデータで、前記第１の半導体装置と通信する、ことを特徴とするデータ処理システム。
【請求項２】
前記異なるデータは、それぞれが、時間軸でシリアルな複数のデータであり、
前記一部の複数のデータは、時間軸でパラレルな複数のデータである、ことを特徴とする請求項１に記載のデータ処理システム。
【請求項３】
前記異なるデータは、前記複数のブロックのうち少なくとも２つの前記ブロックにそれぞれ対応し、夫々が同一の数である複数の前記一部の複数のデータで構成する、ことを特徴とする請求項１または２に記載のデータ処理システム。
【請求項４】
更に、前記複数のコマンドは、それぞれ、前記複数のデータから前記一部の複数のデータを定義する第３の定義を含む、ことを特徴とする請求項１乃至３のいずれか一項に記載のデータ処理システム。
【請求項５】
更に、前記異なるデータを、互いに共通に接続するデータバス線を介して前記第１の制御回路とそれぞれ通信する複数の前記第１の半導体装置を有する、ことを特徴とする請求項１乃至４のいずれか一項に記載のデータ処理システム。
【請求項６】
前記第１の半導体装置は、
前記シリアルな複数のデータを前記第１の制御回路と入出力するデータ端子、並びに、
前記データ端子と前記複数のブロックとの間に直列に接続する、前記複数の第１の定義を示す複数の第１の制御信号によって前記シリアルな複数のデータと前記パラレルな複数のデータとを変換する変換回路、及び前記複数の第２の定義を示す複数の第２の制御信号によって前記パラレルな複数のデータと前記異なるデータの数の中の配列の順序との対応付けを行う配列回路、を含む、ことを特徴とする請求項２に記載のデータ処理システム。
【請求項７】
前記変換回路及び配列回路は、それぞれが、前記データ端子と前記複数のブロックとの間に直列に接続する第１の変換回路及び第１の配列回路、並びに第２の変換回路及び第２の配列回路を含み、
前記第１の変換回路は、前記複数の第１の制御信号によって、前記シリアルな複数のデータをパラレルな複数のデータに変換し、
前記第１の配列回路は、前記複数の第２の制御信号によって、前記第１の変換回路が出力したパラレルな複数のデータを前記複数のブロックがそれぞれ有する前記複数のデータの一部の複数のデータと対応付けを行い、
前記第２の配列回路は、前記複数の第２の制御信号によって、前記複数のブロックがそれぞれ有する前記複数のデータの一部の複数のデータを前記異なるデータの数の中の配列の順序と対応付けを行い、
前記第２の変換回路は、前記複数の第１の制御信号によって、前記第２の配列回路が出力したパラレルな複数のデータを前記シリアルな複数のデータに変換する、ことを特徴とする請求項６に記載のデータ処理システム。
【請求項８】
前記変換回路は、最も数が大きな前記バースト長に対応する数の複数の第１のレジスタを含み、
前記複数の第１のレジスタは、最も数が小さな前記バースト長の単位で複数のグループに分割され、
前記複数のブロックは、前記複数のブロックがそれぞれ有する前記一部の複数のデータをそれぞれ保持し、前記複数の第１のレジスタの個数に対応した数の複数の第２のレジスタを含み、
前記複数のブロックがそれぞれ有する前記複数の第２のレジスタは、それぞれが最も数が小さな前記バースト長の単位で複数のグループに分割され、
前記配列回路は、最も数が大きな前記バースト長に対応する数の複数の切替回路を含み、
前記複数の切替回路は、前記配列の順序の組み合わせの数に対応した複数のグループに分割される、ことを特徴とする請求項７に記載のデータ処理システム。
【請求項９】
前記配列回路内の複数のグループは、それぞれ前記変換回路内の複数のグループに接続し、且つ、それぞれ前記複数のブロック内のすべてのグループに接続する、ことを特徴とする請求項８に記載のデータ処理システム。
【請求項１０】
前記複数のブロック内の複数のグループは、それぞれが、前記配列回路内の複数のグループが夫々有する複数の切替回路のいずれか一つの切替回路に、それぞれ共通に接続する、ことを特徴とする請求項９に記載のデータ処理システム。
【請求項１１】
前記配列回路内の複数のグループが夫々有する複数の切替回路は、それぞれが異なる前記複数の第２の制御信号で制御される、ことを特徴とする請求項９または１０に記載のデータ処理システム。
【請求項１２】
前記配列回路内の複数のグループが夫々有する複数の切替回路の配列の順序は、それぞれ対応する前記変換回路内の複数のグループが夫々有する複数の第１のレジスタの配列の順序に対して異なる、ことを特徴とする請求項１１に記載のデータ処理システム。
【請求項１３】
前記変換回路内の複数のグループは、夫々異なる前記第１の定義を示す複数の前記第１の制御信号で制御される、ことを特徴とする請求項１２に記載のデータ処理システム。
【請求項１４】
前記複数の切替回路は、それぞれが、同一の制御信号でスイッチングする複数のセグメントスイッチ回路を含み、
前記複数のセグメントスイッチ回路は、各セグメントスイッチ回路の一方のノードである複数の第１の入出力ノード及び各セグメントスイッチ回路の他方のノードである複数の第２の入出力ノードを有し、
前記複数の第１の入出力ノードは、対応する前記複数の第１のレジスタの各入出力ノードに接続し、
前記複数の第２の入出力ノードは、対応する前記複数の第２のレジスタの各入出力ノードに接続する、ことを特徴とする請求項９乃至１３のいずれか一項に記載のデータ処理システム。
【請求項１５】
前記複数の第２の制御信号は、前記複数の第１の定義と前記複数の第２の定義の論理合成によって生成される、ことを特徴とする請求項１１に記載のデータ処理システム。
【請求項１６】
更に、前記複数のコマンドは、それぞれ、前記複数の前記第１の半導体装置を選択する第４の定義を含む、ことを特徴とする請求項５に記載のデータ処理システム。
【請求項１７】
前記第１の制御回路は、前記第１の定義及び前記第２の定義を、それぞれ対応する前記第１の制御回路と前記第１の半導体装置間を接続する複数の信号線を介して、同一の時間に供給する、ことを特徴とする請求項１乃至１５のいずれか一項に記載のデータ処理システム。
【請求項１８】
更に、前記異なるデータを通信する、前記第１の制御回路と前記第１の半導体装置間を接続するデータバス線を有する、ことを特徴とする請求項１乃至４のいずれか一項に記載のデータ処理システム。
【請求項１９】
前記第１の半導体装置はメモリ装置であり、前記第１の制御回路は前記メモリ装置を制御するメモリコントローラである、ことを特徴とする請求項１乃至８のいずれか一項に記載のデータ処理システム。
【請求項２０】
前記複数のブロックは前記複数のデータにそれぞれ対応する複数の揮発性メモリセルを有し、前記複数のデータは揮発性の情報である、ことを特徴とする請求項１９に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理システム及びその制御方法に関し、例えば、複数のデータを有するバックエンドからパラレルに読み出された複数のリードデータを、フロントエンドにおいてシリアルに出力するバースト機能を有するデータ処理システムにおいて、その多彩なバースト動作が可能なデータ処理システム及びその制御方法に関する。
【背景技術】
【０００２】
バックエンドとフロントエンドを有する代表的な半導体メモリであるＤＲＡＭ（Dynamic Random Access Memory）は、クロック信号に同期してリードデータの出力及びライトデータの入力を行うシンクロナス型が主に用いられている。シンクロナス型のＤＲＡＭの多くは、クロック信号に同期して記憶機能を有するバックエンドから転送された複数のリードデータをフロントエンドを介して連続的に出力する。或いは、クロック信号に同期してフロントエンドを介して複数のライトデータを連続的に入力し、バックエンドに転送するバースト動作が可能である。リード動作時における連続的なリードデータの出力ビット数や、ライト動作時における連続的なライトデータの入力ビット数は、一般に「バースト長」と呼ばれる。
【０００３】
バースト長の設定は、半導体メモリに備えられたモードレジスタに所望の値を設定することにより行うことが一般的である。しかしながら、モードレジスタの設定値を変更するためには、モードレジスタセットコマンドを実行する必要があるため、この方式ではアクセスごとにバースト長を変更することはできない。このような問題を解決すべく、特許文献１及び特許文献２には、バースト長をアクセスごとに指定可能な半導体メモリが提案されている。特許文献３には、バックエンドであるメモリセルアレイから読み出されるプリフェッチデータ数よりも少ないバースト長が設定可能な半導体メモリが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２５２６６８号公報
【特許文献２】米国特許第７，１４９，８２４明細書
【特許文献３】米国特許第６，７９５，８８９明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１乃至特許文献３に記載された半導体メモリでは、データバスの使用効率が低い、或いは、近年用いられている高速な半導体メモリに適用することは困難であるという問題が発明者によって提起された。つまり、特許文献１の図１（ａ）に示されているように、リードアクセス１とリードアクセス２との間隔をある程度長く取ると、リードアクセス１に対応するバースト動作の終了から、リードアクセス２に対応するバースト動作の開始までの間に、データバスの使用されない期間が生じるため、データバスの使用効率が低下する。一方、特許文献１の図１（ｂ）に示されているように、データバスの不使用期間が生じさせないためには、リードアクセス１〜リードアクセス３の間隔を短くする必要があるが、現在の高速なデータ処理システム内のメモリコントローラにおいてこのような短間隔でコマンドを発行することは不可能である。更に、仮にコントローラが前記短間隔でコマンドを発行することができたとしても、フロントエンドよりも動作周波数が遅いバックエンドは追従することができない。周知のバックエンドに適用される複数のデータのプリフェッチ数を増大させて対応することは、消費電力の増大及び内部のデータバスの本数並びに内部のパイプライン数の増大等により限界がある。例えば、現在最も高速なＤＲＡＭのクロック周波数（データ処理システムの周波数）は約１ＧＨｚであり、この場合、１クロックサイクルは１ｎｓとなる。したがって、特許文献１の図１（ｂ）に示されるように、リードアクセス２とリードアクセス３との間隔を１クロックサイクルとすることは、現在のデータ処理システムの技術思想では実現不可能となる。更に、１ＧＨｚ以上のデータ処理システムの周波数に対応することも望まれる。
【０００６】
しかも、特許文献１乃至特許文献３に記載された半導体装置またはデータ処理システムは、アクセスごとにバースト長を可変とするのみであることから、例えば、バースト出力すべき複数のリードデータをフロントエンドで並べ替えるなどの多彩なバースト機能を実現することはできない。
【課題を解決するための手段】
【０００７】
本発明によるデータ処理システムは、それぞれが複数のデータを有する複数のブロックを有する第１の半導体装置と、第１の半導体装置を制御する第１の制御回路を有する第２の半導体装置と、を備え、第１の制御回路は、異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義、及び複数のブロックがそれぞれ有する複数のデータの一部の複数のデータと複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義、を含む複数のアクセス単位で、第１の半導体装置と通信する複数のコマンドを発行し、第１と第２の定義に従った異なるデータの数の複数のデータで、第１の半導体装置と通信する、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、例えば、データ処理システムは、複数のブロックから読み出されたリードデータを高速に且つ小規模の素子で並べ替える情報を有していることから、多彩なバースト機能を実現するデータ処理システムを提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態によるデータ処理システム１０の構成を示すブロック図である。
【図２】各メモリブロックの半分の構成の一例を示す回路図であり、シングルエンド型のビット線を用いた例を示す。
【図３】各メモリブロックの半分の構成の他の例を示す回路図であり、差動型のビット線を用いた例を示す。
【図４】メモリセルアレイ７０とデータ入出力端子１４との間に設けられる回路を抜き出して示すブロック図である。
【図５】１個のデータ入出力端子１４に割り当てられる１６ビットのデータに関連する部分を模式的に示す図である。
【図６】切替回路ＴＧ１に含まれる回路ＴＧ１ＳＴＡの回路図である。
【図７】（ａ）〜（ｃ）はブロック選択信号生成回路、開始ブロック選択信号生成回路及びバースト長選択信号生成回路をそれぞれ示す図であり、（ｄ）はモードレジスタを示す図である。
【図８】バーストモード設定信号と、ブロック選択信号、開始ブロック選択信号及びバースト長選択信号との関係を示す真理値表である。
【図９】バースト長が１６ビットに設定された場合の動作を説明するための模式図である。
【図１０】バースト長が１２ビットに設定された場合の動作を説明するための模式図である。
【図１１】バースト長が８ビットに設定された場合の動作を説明するための模式図である。
【図１２】バースト長が４ビットに設定された場合の動作を説明するための模式図である。
【図１３】データ処理システム１０のリード動作の一例を示すタイミング図である。
【図１４】データ処理システム１０のライト動作の一例を示すタイミング図である。
【図１５】４個のデータ入出力端子１４のみを使用するモードに設定された場合の動作を説明するための模式図である。
【図１６】４個のデータ入出力端子１４のみを使用するモードに設定された場合において、バースト長が８ビットに設定された場合の動作を説明するための模式図である。
【図１７】４個のデータ入出力端子１４のみを使用するモードに設定された場合におけるデータ処理システム１０のリード動作の一例を示すタイミング図である。
【図１８】本発明によるデータ処理システムを複数のＤＲＡＭチップによって適用した例を示すブロック図である。
【図１９】データ処理システム２００のリード動作の一例を示すタイミング図である。
【図２０】データ処理システム２００のライト動作の一例を示すタイミング図である。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、図１８に示される様に、それぞれが複数のデータを有する複数のブロック（メモリブロックＡ乃至Ｄ）を有する第１の半導体装置（２１０）と、第１の半導体装置を制御する第１の制御回路（３１０）を有する第２の半導体装置（３００）とを備えるデータ処理システムにおいて、図１３に示される様に第１の制御回路は、異なるデータの数をそれぞれ示す複数のバースト長を定義する複数の第１の定義（Ａ１２，１３）、及び複数のブロックがそれぞれ有する複数のデータの一部の複数のデータと複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序との対応付けをそれぞれ定義する複数の第２の定義（Ａ９，１１）、を含む複数のアクセス単位（Ｔ０、Ｔ８）で、第１の半導体装置と通信する複数のコマンド（Ｒ at Ｔ０、Ｒ at Ｔ８）を発行する。第１の半導体装置（２１０）及び第１の制御回路（３１０）は、第１と第２の定義に従った異なるデータの数の複数のデータで、第１の半導体装置と通信する。図５に示される様に、第１の半導体装置（２１０）は、例えばリードモードにおいては、バックエンド６４に含まれる複数のメモリブロックの中から、指定されたバースト長に応じて１又は２以上のメモリブロックを選択し、選択されたメモリブロックから読み出された複数のリードデータをバックエンドに含まれるリードデータ配列回路６５によってメモリブロック単位で並べ替えてから、フロントエンドに含まれるパラレルシリアル変換機能の回路６７によってバースト長に対応した複数のリードデータをパラレルにバースト出力することを技術思想とするものである。これにより、バースト出力されるリードデータの出力順序が可変となることから、多彩なバースト機能を実現することが可能となる。本発明によるデータ処理システムの制御方法は、それぞれ複数のメモリセルを含む複数のメモリブロックの少なくとも一つから、それぞれ複数のリードデータをパラレルに読み出し、複数のリードデータを、開始ブロック選択信号が指定するメモリブロック順に、バースト長選択信号によって指定されるビット数だけシリアルに出力する。
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態によるデータ処理システム１０の構成を示すブロック図である。本実施形態によるデータ処理システム１０は、単一の半導体チップ上に集積された揮発メモリであるＤＲＡＭである。
【００１３】
図１に示すように、本実施形態によるデータ処理システム１０は、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４（データ端子）を少なくとも備えている。その他、電源端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。図１においては簡単のためデータ入出力端子１４を１つのみ示しているが、本実施形態によるデータ処理システム１０では８つのデータ入出力端子を備えており、最大８ビットのデータを同時に入出力することができる。
【００１４】
クロック端子１１は、外部クロック信号ＣＬＫが入力される端子であり、入力された外部クロック信号ＣＬＫは、クロック入力回路２１に供給される。クロック入力回路２１の出力は、クロック生成回路２２に供給される。クロック生成回路２２は外部クロック信号ＣＬＫに基づいて内部クロック信号ＩＣＬＫを生成し、これを後述する各種回路ブロックに供給する役割を果たす。
【００１５】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、信号生成回路５４などに供給される。
【００１６】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウ系コマンドに同期して入力されるロウアドレス（ＸＡ）についてはロウ系制御回路５１に供給され、カラム系コマンドに同期して入力されるカラムアドレス（ＹＡ）についてはカラム系制御回路５２及び信号生成回路５４などに供給される。さらに、モードレジスタセットにエントリーしている場合、アドレス信号ＡＤＤはモードレジスタ５３に供給される。モードレジスタ５３は、本実施形態によるデータ処理システム１０の動作モードが設定されるレジスタである。例えば、モードレジスタ５３に設定されたモード信号によって、通常動作時におけるレイテンシやクロック周波数などが規定される。また、モードレジスタ５３に設定されたモード信号によって、テストモードなどにエントリーすることも可能である。信号生成回路５４は、カラムアドレスと同時に入力され、アドレス信号線を介して供給されるバーストモード設定信号（Ａ９，Ａ１１〜Ａ１３）に基づいて、ブロック選択信号ＢＳ、開始ブロック選択信号ＳＴ（第２の制御信号）及びバースト長選択信号ＢＬ（第１の制御信号）を生成する回路である。
【００１７】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。図１に示すように、本実施形態においてはメモリセルアレイ７０が４つのメモリブロックＡ〜Ｄに分割されている。メモリセルアレイ７０は、主に複数の情報を記憶する複数のメモリセルＭＣを有する。メモリセルＭＣは、揮発性のメモリセルである。これらメモリブロックＡ〜Ｄは、カラムアドレスによって区別される。一方、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、カラム系制御回路５２の出力及びブロック選択信号ＢＳに基づき、スイッチ回路６３に含まれるいずれかのカラムスイッチＹＳＷを活性化させる回路である。
【００１８】
カラムデコーダ６２に供給されるブロック選択信号ＢＳは、リード動作及びライト動作の対象となるメモリブロックＡ〜Ｄを選択する信号である。したがって、スイッチ回路６３は、ブロック選択信号ＢＳによって選択されるメモリブロックからのリードデータを、データ入出力線ＩＯＬを介してメインアンプ／書き込みドライバ６４に出力する一方、ブロック選択信号ＢＳによって選択されないメモリブロックからのリードデータについては、メモリブロックからのリードデータをメインアンプ／書き込みドライバ６４に出力しない。また、スイッチ回路６３は、ブロック選択信号ＢＳによって選択されるメモリブロックにライトデータを入力する一方、ブロック選択信号ＢＳによって選択されないメモリブロックに対してはライトデータを入力しない。このため、ブロック選択信号ＢＳによって選択されないメモリブロックについては、リード動作時及びライト動作時とも、単に後述するメモリセルＭＣが保持する記憶情報のリフレッシュ動作がなされるのみとなる。
【００１９】
メインアンプ／書き込みドライバ６４は、データ入出力線ＩＯＬを介してメモリセルアレイ７０からパラレルに出力される複数のリードデータを増幅してリードデータ配列回路６５に出力するとともに、ライトデータ配列回路６６からパラレルに出力される複数のライトデータを増幅してデータ入出力線ＩＯＬに出力する役割を果たす。図１に示すように、メインアンプ／書き込みドライバ６４は、それぞれメモリブロックＡ〜Ｄに対応する複数のアンプ回路ＡＭＰ及びドライバ回路ＤＲＶを有しており、リード動作時においては少なくとも一つのアンプ回路ＡＭＰが活性化し、ライト動作時においては少なくとも一つのドライバ回路ＤＲＶが活性化する。活性化されるアンプ回路ＡＭＰ又はドライバ回路ＤＲＶは、ブロック選択信号ＢＳによって指定される。つまり、リード動作時においては、ブロック選択信号ＢＳによって選択されるメモリブロックに対応するアンプ回路ＡＭＰが活性化される一方、ブロック選択信号ＢＳによって選択されないメモリブロックに対応するアンプ回路ＡＭＰは非活性化される。同様に、ライト動作時においては、ブロック選択信号ＢＳによって選択されるメモリブロックに対応するドライバ回路ＤＲＶが活性化される一方、ブロック選択信号ＢＳによって選択されないメモリブロックに対応するドライバ回路ＤＲＶは非活性化される。このように、データの入出力を行うアンプ回路ＡＭＰ又はドライバ回路ＤＲＶが選択的に活性化されることから、データの入出力を行わないアンプ回路ＡＭＰ及びドライバ回路ＤＲＶによる消費電力を削減することが可能となる。
【００２０】
リードデータ配列回路６５（第２の配列回路）とシリアライザ６７（第２の変換回路）は、メインアンプ／書き込みドライバ６４とデータ入出力回路６９との間に直列に配置される。リードデータ配列回路６５は、メインアンプ／書き込みドライバ６４からパラレルに出力される複数のリードデータを、開始ブロック選択信号ＳＴに基づいて、メモリブロック単位で並び替える役割を果たす。リードデータ配列回路６５によってメモリブロック単位で並び替えられたリードデータは、シリアライザ６７に供給される。シリアライザ６７は、リードデータ配列回路６５からパラレルに出力されるリードデータを、バースト長選択信号ＢＬによって指定されるビット数だけシリアルに出力する回路である。同一ブロックから読み出されたリードデータをどの順序で出力するかは、カラムアドレスの一部である開始アドレス選択信号ＹＡ０，ＹＡ１（第３の部分）によって指定される。シリアライザ６７によってシリアル変換されたリードデータは、データ入出力回路６９及びデータ入出力端子１４を介して外部に出力される。
【００２１】
デシリアライザ６８（第１の変換回路）とライトデータ配列回路６６（第１の配列回路）は、データ入出力回路６９とメインアンプ／書き込みドライバ６４との間に直列に配置される。外部からデータ入出力端子１４に入力されるライトデータは、データ入出力回路６９を介してデシリアライザ６８に供給される。デシリアライザ６８は、シリアルに入力される複数のライトデータを、バースト長選択信号ＢＬによって指定されるビット数だけパラレルに出力する役割を果たす。デシリアライザ６８によってパラレル変換されたライトデータはライトデータ配列回路６６に供給される。ライトデータ配列回路６６は、デシリアライザ６８からパラレルに出力される複数のライトデータを、開始ブロック選択信号ＳＴに基づいて、メモリブロック単位で並び替える役割を果たす。ライトデータ配列回路６６によってメモリブロック単位で並び替えられたライトデータは、メインアンプ／書き込みドライバ６４を介してメモリセルアレイ７０に書き込まれる。尚、ライトデータ配列回路６６には、開始アドレス選択信号ＹＡ０，ＹＡ１は入力されない。これは、ライト動作における開始アドレスは固定（例えばＹＡ０，ＹＡ１＝０，０に固定）され、実際に入力されるＹＡ０，ＹＡ１の値は無視されるからである。ライト動作における開始アドレスが固定でなければ、ライトデータ配列回路６６には、開始アドレス選択信号ＹＡ０，ＹＡ１が入力される。
【００２２】
尚、メモリセルアレイ７０及びそれに関連する回路、メインアンプ／書き込みドライバ６４、リードデータ配列回路６５及びライトデータ配列回路６６は、バックエンドに定義される。シリアライザ６７、デシリアライザ６８及びデータ入出力回路６９は、バックエンドよりも動作周波数が高いフロントエンドに定義される。
【００２３】
以上が本実施形態によるデータ処理システム１０の全体構成である。
【００２４】
図２は、各メモリブロックの半分の構成の一例を示す回路図であり、シングルエンド型のビット線を用いた例を示す。
【００２５】
図２に示す例では、メモリセル領域Ｍ内のワード線ＷＬとビット線Ｂの各交点にメモリセルＭＣが配置されている。ビット線ＢにはそれぞれセンスアンプＳＡが接続されている。なお、本実施形態によるデータ処理システムはＤＲＡＭであるため、リード動作とライト動作がいずれも同じセンスアンプＳＡによって行われるが、本発明においてこれは必須ではない。したがって、リード用のセンスアンプとライト用のライトドライバが別個に設けられていても構わない。
【００２６】
メモリセル領域ＭのＹ方向における両側には、それぞれカラムスイッチＹＳＷ（それは、ＹＳＷ０〜ＹＳＷ１２７で構成する）が配置される。例えば、ＹＳＷ０に対応する一つのカラム選択線ＹＳの活性化に応答してそれぞれ８本のビット線が８本のデータ入出力線ＩＯＬに接続される。つまり、カラムスイッチＹＳＷは、ゲート電極にカラム選択線ＹＳが共通に接続された１６個のＭＯＳＦＥＴによって構成され、これら１６個のＭＯＳＦＥＴがオンすると、１６個のセンスアンプＳＡがそれぞれ対応する１６本のデータ入出力線ＩＯＬに接続される。本例では、ビット線Ｂが左右のセンスアンプＳＡに交互に接続されている。これにより、複数のセンスアンプＳＡは、ビット線Ｂの１本おきにＸ方向へ配列される。尚、データ入出力線ＩＯＬの代わりに、入力用データ配線と出力用データ配線を用いても構わない。
【００２７】
図２に示すように、同時に選択される１６本のビット線Ｂを含むメモリセル領域Ｍ（Ｍ０〜Ｍ１２７）と、その両側に配置された複数のカラムスイッチＹＳＷ（ＹＳＷ０〜ＹＳＷ１２７）からなる組（グループ）は、Ｘ方向に１２８組設けられており、カラムアドレスの一部ＹＡ２〜ＹＡ８によっていずれか１組が選択される。つまり、１２８本のカラム選択線ＹＳ０〜ＹＳ１２７のいずれか１本がカラムデコーダ６２によって活性化され、これに対応するメモリセル領域Ｍ０〜Ｍ１２７が１６本のデータ入出力線ＩＯＬに接続される。尚、図２に示す回路は１つのメモリブロックの半分の領域を示しており、したがって、１つのメモリブロックに対して３２ビットのデータが同時に入出力されることになる。
【００２８】
図３は、各メモリブロックの半分の構成の他の例を示す回路図であり、差動型のビット線を用いた例を示す。
【００２９】
図３に示す例では、メモリセル領域Ｍ内のワード線ＷＬとビット線Ｂの所定の交点にメモリセルＭＣが配置されている。センスアンプＳＡには、一対のビット線Ｂが接続されている。上述の通り、本実施形態によるデータ処理システムはＤＲＡＭであるため、リード動作とライト動作がいずれも同じセンスアンプＳＡによって行われるが、本発明においてこれは必須ではない。
【００３０】
メモリセル領域ＭのＹ方向における両側には、それぞれ複数のカラムスイッチＹＳＷ（それは、ＹＳＷ０〜ＹＳＷ１２７で構成する）が配置される。一つの対応するカラム選択線ＹＳの活性化に応答してそれぞれ８対のビット線を８対のデータ入出力線ＩＯＬに接続する役割を果たす。つまり、ゲート電極にカラム選択線ＹＳが共通に接続された３２個のＭＯＳＦＥＴにより、１６個のセンスアンプＳＡがそれぞれ対応する１６対のデータ入出力線ＩＯＬに接続される。上述の通り、データ入出力線ＩＯＬの代わりに、入力用データ配線と出力用データ配線を用いても構わない。
【００３１】
図３に示すように、同時に選択される３２本（１６対）のビット線Ｂを含むメモリセル領域Ｍ（Ｍ０〜Ｍ１２７）と、その両側に配置された複数のカラムスイッチＹＳＷ（ＹＳＷ０〜ＹＳＷ１２７）からなる組（グループ）は、Ｘ方向に１２８組設けられており、カラムアドレスの一部ＹＡ２〜ＹＡ８によっていずれか１組が選択される。つまり、１２８本のカラム選択線ＹＳ０〜ＹＳ１２７のいずれか１本がカラムデコーダ６２によって活性化され、これに対応するメモリセル領域Ｍ０〜Ｍ１２７が１６対のデータ入出力線ＩＯＬに接続される。図３に示す回路は、１つのメモリブロックの半分を示しており、したがって、１つのメモリブロックに対して３２ビットのデータが同時に入出力されることになる。この点、図２に示した回路と同じである。
【００３２】
図４は、メモリセルアレイ７０とデータ入出力端子１４との間に設けられる回路を抜き出して示すブロック図である。
【００３３】
図４に示すように、メモリセルアレイ７０とメインアンプ／書き込みドライバ６４とを接続するデータ入出力線ＩＯＬは、メモリブロックごとに１６ビット×２（＝３２ビット）のビット幅を有している。このため、４つのメモリブロックＡ〜Ｄの全てにアクセスする場合、合計１２８ビット幅のデータが同時に入出力されることになる。その選択は、１４ビット幅のロウアドレスＸＡ０〜ＸＡ１３と、７ビット幅のカラムアドレスＹＡ２〜ＹＡ８によって行われる。つまり、１４ビット幅のロウアドレスＸＡ０〜ＸＡ１３は、図１に示したロウデコーダ６１に供給され、これによって１６３８４本のワード線ＷＬの中から１本のワード線が選択される。選択されたワード線に接続されたメモリセルＭＣは、メモリセルアレイ内でビット線Ｂに接続され、ビット線Ｂに接続されたセンスアンプＳＡを通して読み出しデータのセンス増幅又はデータの書き込みが行われる。センスアンプＳＡの選択は、カラムアドレスＹＡ２〜ＹＡ８及びブロック選択信号ＢＳを受けるカラムデコーダ６２によって行われ、これにより、選択されたメモリブロックに対して３２ビットのリードデータ又はライトデータがパラレルに入出力される。
【００３４】
ブロック選択信号ＢＳは、それぞれ対応するメモリブロックＡ〜Ｄを選択する４ビットのブロック選択信号ＢＳＡ〜ＢＳＤからなる。例えば、ブロック選択信号ＢＳＡが活性化しており、ブロック選択信号ＢＳＢ〜ＢＳＤが非活性化している場合には、メモリブロックＡに対応するカラムスイッチＹＳＷだけが活性化するため、メモリセルアレイ７０とメインアンプ／書き込みドライバ６４との間で同時に入出力されるデータ幅は３２ビットとなる。また、ブロック選択信号ＢＳＡ，ＢＳＢが活性化しており、ブロック選択信号ＢＳＣ，ＢＳＤが非活性化している場合には、メモリブロックＡ及びＢに対応するカラムスイッチＹＳＷだけが活性化するため、メモリセルアレイ７０とメインアンプ／書き込みドライバ６４との間で同時に入出力されるデータ幅は６４ビットとなる。さらに、ブロック選択信号ＢＳＡ〜ＢＳＣが活性化しており、ブロック選択信号ＢＳＤが非活性化している場合には、メモリブロックＡ〜Ｃに対応するカラムスイッチＹＳＷだけが活性化するため、メモリセルアレイ７０とメインアンプ／書き込みドライバ６４との間で同時に入出力されるデータ幅は９６ビットとなる。ブロック選択信号ＢＳＡ〜ＢＳＤが全て活性化している場合には、上述の通り、１２８ビットのデータが同時に入出力される。
【００３５】
図４に示すように、これらブロック選択信号ＢＳＡ〜ＢＳＤはメインアンプ／書き込みドライバ６４にも供給される。メインアンプ／書き込みドライバ６４は、ブロック選択信号ＢＳＡ〜ＢＳＤを受け、対応するアンプ回路ＡＭＰ又はドライバ回路ＤＲＶを選択的に活性化させる。このため、リード動作時においては、選択されたメモリブロックＡ〜Ｄから読み出されたリードデータだけがリードデータ配列回路６５に供給され、ライト動作時においては、選択されたメモリブロックＡ〜Ｄへ書き込むべきライトデータだけがメモリセルアレイ７０に供給される。
【００３６】
メインアンプ／書き込みドライバ６４とリードデータ配列回路６５又はライトデータ配列回路６６との間でパラレルに入出力される最大１２８ビットのデータは、１６ビットずつ８個のデータ入出力端子１４に割り当てられる。１個のデータ入出力端子１４に割り当てられる１６ビットのデータは、４ビットずつメモリブロックＡ〜Ｄに割り当てられる。図５には、１個のデータ入出力端子１４に割り当てられる１６ビットのデータに関連する部分が模式的に示されている。図５に示すように、メインアンプ／書き込みドライバ６４には、メモリブロックＡ〜Ｄごとに４ビットのレジスタＲｅｇがグループ化して割り当てられており、これら１６ビットのデータが１つのデータ入出力端子１４に割り当てられる。
【００３７】
図４において、リードデータ配列回路６５は、メインアンプ／書き込みドライバ６４からパラレルに出力されるリードデータを、開始ブロック選択信号ＳＴに基づいて、メモリブロック単位で並び替える回路である。開始ブロック選択信号ＳＴは、それぞれ対応するメモリブロックＡ〜Ｄを選択する４ビットの開始ブロック選択信号ＳＴＡ〜ＳＴＤ（複数の第２の制御信号）からなる。開始ブロック選択信号ＳＴＡ〜ＳＴＤは、いずれか１ビットのみが活性状態となる信号であり、リード動作時においては、活性状態となる開始ブロック選択信号ＳＴＡ〜ＳＴＤそれぞれに対応するメモリブロックＡ〜Ｄからのリードデータが最初にデータ入出力端子１４から出力される。よって、「開始」とは、最初にデータ入出力端子１４から出力するリードデータが格納されるメモリブロックを示す。
【００３８】
図４において、ライトデータ配列回路６６は、デシリアライザ６８からパラレルに出力されるライトデータを、開始ブロック選択信号ＳＴに基づいて、メモリブロック単位で並び替える回路である。したがって、ライト動作時においては、最初にデータ入出力端子１４から入力されたライトデータが、活性状態となる開始ブロック選択信号ＳＴＡ〜ＳＴＤに対応するメモリブロックＡ〜Ｄに書き込まれることになる。よって、「開始」とは、最初にデータ入出力端子１４から入力したライトデータが格納されるメモリブロックを示す。
【００３９】
リードデータ配列回路６５及びライトデータ配列回路６６のそれぞれの機能は、模式図である図５に示されている。上述の通り、図５は、１個のデータ入出力端子１４に割り当てられる１６ビットのデータに関連する部分を模式的に示す図である。
【００４０】
例えば、リードデータ配列回路６５の接続関係について説明する。それぞれが、いずれか一つが活性状態となる開始ブロック選択信号ＳＴＡ〜ＳＴＤにそれぞれ対応して制御される複数のスイッチ回路を有するグループ化された複数の切替回路ＴＧ（ＴＧ１〜ＴＧ４）が使用される。メインアンプ／書き込みドライバ６４内のブロックＡが有する４つのレジスタＲｅｇ０〜３は、リードデータ配列回路６５側に対して、それぞれ一つのデータの入出力ノードを有する。ブロックＢ乃至ブロックＤのそれぞれ４つのレジスタＲｅｇ０〜３も同様である。リードデータ配列回路６５は、それぞれが開始ブロック選択信号ＳＴＡ〜ＳＴＤによって夫々制御される４つのスイッチ回路（ＴＧ１ＳＴＡ、ＴＧ１ＳＴＢ、ＴＧ１ＳＴＣ、ＴＧ１ＳＴＤ：ここで例えばＴＧ１ＳＴＡという表記は切替回路ＴＧ１に属し開始ブロック選択信号ＳＴＡで制御されるスイッチ回路を示す。他も同様。）を有する４つの切替回路ＴＧ１乃至切替回路ＴＧ４を有する。一つのスイッチ回路ＴＧ１ＳＴＡは、ブロック側に対する４つの第１の入出力ノードとシリアライザ６７側に対する４つの第２の入出力ノードを有する。一つのスイッチ回路ＴＧ１ＳＴＡの４つの第１の入出力ノードは、それぞれ対応するメインアンプ／書き込みドライバ６４内のいずれか一つのブロックが有する４つのレジスタＲｅｇ０〜３の４つの入出力ノードに接続する。ブロックＡが有する４つのレジスタＲｅｇ０〜３の４つの出力は、４つの切替回路ＴＧ１乃至切替回路ＴＧ４が夫々有し異なる開始ブロック選択信号ＳＴＡ〜ＳＴＤによって夫々制御される４つのスイッチ回路（ＴＧ１ＳＴＡ、ＴＧ２ＳＴＤ、ＴＧ３ＳＴＣ、ＴＧ４ＳＴＢ）に並列に接続する。一つのスイッチ回路ＴＧ１ＳＴＡの４つの第２の入出力ノードは、それぞれ対応するシリアライザ６７内のいずれか一つのレジスタが有する４つのレジスタ０〜３の４つの入出力ノードに接続する。切替回路ＴＧ１内が有する４つのスイッチ回路（ＴＧ１ＳＴＡ、ＴＧ１ＳＴＢ、ＴＧ１ＳＴＣ、ＴＧ１ＳＴＤ）のそれぞれ４つの第２の入出力ノードは、互いに一本ずつがワイヤードオアされる。ワイヤードオアされた一本の第２の入出力ノードは、シリアライザ６７内のいずれか一つのレジスタが有する４つのレジスタ０〜３のいずれか一つのレジスタに接続する。ライトデータ配列回路６６においても、同様である。一つのスイッチ回路ＴＧ１ＳＴＡは、図６に開示される様に、４つの第１の入出力ノードと４つの第２の入出力ノードにそれぞれ対応する４つのセグメントスイッチ回路を有する。
【００４１】
リードデータ配列回路６５の作用について説明する。例えば、開始ブロック選択信号ＳＴＡが活性化している場合には、切替回路ＴＧ１〜ＴＧ４にはメモリブロックＡ〜Ｄがそれぞれ割り当てられることになる。具体的には、切替回路ＴＧ１について、切替回路ＴＧ１内の開始ブロック選択信号ＳＴＡ〜ＳＴＤにそれぞれ対応する４つのスイッチ回路のうち開始ブロック選択信号ＳＴＡに対応するスイッチ回路が選択（活性）され、メインアンプ／書き込みドライバ６４内の４つのブロックＡ乃至ブロックＤ内のうち一つのブロックＡに対応する４つのレジスタＲｅｇ０〜３が割り当てられる。他方、切替回路ＴＧ１内の開始ブロック選択信号ＳＴＡ〜ＳＴＤにそれぞれ対応する４つのスイッチ回路のうち開始ブロック選択信号ＳＴＡに対応するスイッチ回路が選択（活性）され、シリアライザ６７内のグループ化された４つのレジスタＲｅｇ１乃至Ｒｅｇ４のうち一つのレジスタＲｅｇ１に対応する４つのレジスタ０〜３が割り当てられる。これにより、切替回路ＴＧ１内の選択された一つのスイッチ回路は、バックエンド（メモリセルアレイ側）の並列な４つのデータとフロントエンド（データ入出力回路６９側）の直列な４つのデータを通信（電気的に導通）する。ライトデータ配列回路６６においても同様である。
【００４２】
切替回路ＴＧ２について、切替回路ＴＧ２内の開始ブロック選択信号ＳＴＡ〜ＳＴＤにそれぞれ対応する４つのスイッチ回路のうち開始ブロック選択信号ＳＴＡに対応するスイッチ回路が選択（活性）され、メインアンプ／書き込みドライバ６４内の４つのブロックＡ乃至ブロックＤ内のうち一つのブロックＢに対応する４つのレジスタＲｅｇ０〜３が割り当てられる。他方、切替回路ＴＧ２内の開始ブロック選択信号ＳＴＡ〜ＳＴＤにそれぞれ対応する４つのスイッチ回路のうち開始ブロック選択信号ＳＴＡに対応するスイッチ回路が選択（活性）され、シリアライザ６７内の４つのレジスタＲｅｇ１乃至Ｒｅｇ４のうち一つのレジスタＲｅｇ２に対応する４つのレジスタ０〜３が割り当てられる。これにより、切替回路ＴＧ２内の選択された一つのスイッチ回路は、バックエンド（メモリセルアレイ側）の並列な４つのデータとフロントエンド（データ入出力回路６９側）の直列な４つのデータを通信（電気的に導通）する。切替回路ＴＧ３及び切替回路ＴＧ４についても同様である。更に、ライトデータ配列回路６６においても同様である。
【００４３】
また、開始ブロック選択信号ＳＴＢが活性化している場合には、グループ化された切替回路ＴＧ１〜ＴＧ４にはそれぞれメモリブロックＢ，Ｃ，Ｄ，Ａが割り当てられる。その具体的なスイッチングは、前述のそれぞれ切替回路ＴＧ１乃至切替回路ＴＧ４の４つのスイッチ回路内の一つのスイッチ回路の通信の説明と同様である。さらに、開始ブロック選択信号ＳＴＣが活性化している場合には、切替回路ＴＧ１〜ＴＧ４にはそれぞれメモリブロックＣ，Ｄ，Ａ，Ｂが割り当てられることになる。そして、開始ブロック選択信号ＳＴＤが活性化している場合には、切替回路ＴＧ１〜ＴＧ４にはそれぞれメモリブロックＤ，Ａ，Ｂ，Ｃが割り当てられることになる。切替回路ＴＧ１に含まれる回路ＴＧ１ＳＴＡの回路図は図６に示すとおりであり、開始ブロック選択信号ＳＴＡによって導通する４つのトランスファゲート（セグメントスイッチ回路）によって構成されている。よって、グループ化された切替回路ＴＧ１〜ＴＧ４は、配列の順序の組み合わせの数に対応した複数のグループに分割されていることが理解できる。
【００４４】
リードデータ配列回路６５によって並び替えられたリードデータは、シリアライザ６７にパラレルに供給される。シリアライザ６７にはバースト長選択信号ＢＬが供給されており、バースト長選択信号ＢＬが示すビット数分だけ、データ入出力端子１４ごとにパラレルシリアル変換を行う。パラレルシリアル変換された複数のデータは、データ入出力端子１４に出力される。バースト長選択信号ＢＬは、４つのバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６（複数の第１の制御信号）からなり、そのいずれか一つが活性化する。
【００４５】
ライトデータ配列回路６６は、上述したリードデータ配列回路６５と逆の入出力動作をする回路である。ライトデータ配列回路６６によって並び替えられたライトデータは、メモリブロックＡ〜Ｄごとにグループ化された４ビットのレジスタＲｅｇにパラレルに供給される。デシリアライザ６８にはバースト長選択信号ＢＬが供給されており、バースト長選択信号ＢＬが示すビット数分だけ、データ入出力端子１４ごとにシリアルパラレル変換を行う。シリアルパラレル変換された複数のデータは、ライトデータ配列回路６６に出力される。バースト長選択信号ＢＬは、４つのバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６からなり、そのいずれか一つが活性化する。
【００４６】
バースト長選択信号ＢＬ４は、バースト長を４ビットとする場合に活性化する信号である。シリアライザ６７について述べる。バースト長選択信号ＢＬ４が活性化している場合には、切替回路ＴＧ１に対応するシリアライザ６７内のレジスタＲｅｇ１にラッチされた４ビットのリードデータのみをデータ入出力端子１４へシリアルに出力する。また、バースト長選択信号ＢＬ８は、バースト長を８ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１，ＴＧ２にそれぞれ対応するシリアライザ６７内のレジスタＲｅｇ１，Ｒｅｇ２にラッチされた８ビットのリードデータをこの順にシリアルに出力する。さらに、バースト長選択信号ＢＬ１２は、バースト長を１２ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１〜ＴＧ３にそれぞれ対応するシリアライザ６７内のレジスタＲｅｇ１〜Ｒｅｇ３にラッチされた１２ビットのリードデータをこの順にシリアルに出力する。そして、バースト長選択信号ＢＬ１６は、バースト長を１６ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１〜ＴＧ４にそれぞれ対応するシリアライザ６７内のレジスタＲｅｇ１〜Ｒｅｇ４にラッチされた１６ビットのリードデータをこの順にシリアルに出力する。
【００４７】
デシリアライザ６８について述べる。バースト長選択信号ＢＬ４が活性化している場合には、切替回路ＴＧ１に対応するデシリアライザ６８内のレジスタＲｅｇ１にラッチされた４ビットのライトデータのみをライトデータ配列回路６６へパラレルに出力する。また、バースト長選択信号ＢＬ８は、バースト長を８ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１，ＴＧ２にそれぞれ対応するデシリアライザ６８内のレジスタＲｅｇ１，Ｒｅｇ２にラッチされた８ビットのライトデータをこの順にパラレルに出力する。さらに、バースト長選択信号ＢＬ１２は、バースト長を１２ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１〜ＴＧ３にそれぞれ対応するデシリアライザ６８内のレジスタＲｅｇ１〜Ｒｅｇ３にラッチされた１２ビットのライトデータをこの順にパラレルに出力する。そして、バースト長選択信号ＢＬ１６は、バースト長を１６ビットとする場合に活性化する信号であり、これが活性化している場合には、切替回路ＴＧ１〜ＴＧ４にそれぞれ対応するデシリアライザ６８内のレジスタＲｅｇ１〜Ｒｅｇ４にラッチされた１６ビットのライトデータをこの順にパラレルに出力する。
【００４８】
また、レジスタＲｅｇ１〜Ｒｅｇ４にそれぞれラッチされた４ビットのリードデータ、つまり、同じメモリブロックＡ〜Ｄから読み出された４ビットのリードデータをどの順に出力するかは、カラムアドレスの一部である開始アドレス選択信号ＹＡ０，ＹＡ１によって指定される。
【００４９】
シリアライザ６７の出力は、データ入出力回路６９に含まれるドライバ６９ａに供給され、ドライバ６９ａによってデータ入出力端子１４から外部に出力される。
【００５０】
デシリアライザ６８は、上述したシリアライザ６７と逆の動作をする回路である。つまり、ライト動作時においてデータ入出力端子１４からレシーバ６９ｂを介してシリアルに入力されるライトデータを、バースト長選択信号ＢＬに基づいて、グループ化されたレジスタＲｅｇ１〜Ｒｅｇ４にラッチする。
【００５１】
つまり、リードデータ配列回路６５の機能は、バックエンドであるメインアンプ／書き込みドライバ６４が読み出した最大で１６ビットの複数のリードデータを、６４個のセグメントスイッチ回路のうち開始ブロック選択信号ＳＴＡ〜ＳＴＤによって夫々制御されることによって選択された１６個のセグメントスイッチ回路によって、フロントエンドであるシリアライザ６７が有する１６個のレジスタＲｅｇへ伝達する。
【００５２】
ライトデータ配列回路６６の機能は、フロントエンドであるデシリアライザ６８が外部からラッチした最大で１６ビットの複数のライトデータを、６４個のセグメントスイッチ回路のうち開始ブロック選択信号ＳＴＡ〜ＳＴＤによって夫々制御されることによって選択された１６個のセグメントスイッチ回路によって、バックエンドであるメインアンプ／書き込みドライバ６４が有する１６個のレジスタＲｅｇへ伝達する。
【００５３】
図７（ａ）〜図７（ｃ）は、ブロック選択信号生成回路、開始ブロック選択信号生成回路及びバースト長選択信号生成回路をそれぞれ示す図である。
【００５４】
ブロック選択信号生成回路５４ａ、開始ブロック選択信号生成回路５４ｂ及びバースト長選択信号生成回路５４ｃは、図１に示した信号生成回路５４に含まれる回路であり、いずれも、カラムアドレスと同時に入力され、アドレス信号線を介して供給されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３が入力される。つまり、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、カラムデコーダ６２に供給されるカラムアドレスとして用いられる信号ではないが、カラムアドレスＹＡ０〜ＹＡ８と同時に複数のアドレス端子１３を介して入力される信号である。その意味からは、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３をアドレス信号の一部と考えることも可能である。ブロック選択信号生成回路５４ａは、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３に基づいてブロック選択信号ＢＳＡ〜ＢＳＤの１ビット〜４ビットを活性化させる。開始ブロック選択信号生成回路５４ｂは、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３に基づいて開始ブロック選択信号ＳＴＡ〜ＳＴＤのいずれか１ビットを活性化させる。バースト長選択信号生成回路５４ｃは、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３に基づいてバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６のいずれか１ビットを活性化させる。バーストモード設定信号Ａ９，Ａ１１〜Ａ１３と、ブロック選択信号ＢＳＡ〜ＢＳＤ、開始ブロック選択信号ＳＴＡ〜ＳＴＤ及びバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６との関係を示す真理値表は、図８に示す通りである。図８に示す真理値表にしたがえば、開始ブロック選択信号生成回路５４ｂは、バーストモード設定信号Ａ９，Ａ１１の２ビットのみ（第１の部分：第２の定義）に基づいて開始ブロック選択信号ＳＴＡ〜ＳＴＤのいずれか一つを生成する。バースト長選択信号生成回路５４ｃは、バーストモード設定信号Ａ１２，Ａ１３の２ビットのみ（第２の部分：第１の定義）に基づいてバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６のいずれか一つを生成する。ブロック選択信号生成回路５４ａは、バーストモード設定信号Ａ９，Ａ１１〜Ａ１３の４ビットのみ（第１の部分及び第２の部分）に基づいてブロック選択信号ＢＳＡ〜ＢＳＤの１ビット〜４ビットを独立に活性化させる。実施例においては、１３通りである。
【００５５】
但し、本発明において、これらブロック選択信号ＢＳＡ〜ＢＳＤ、開始ブロック選択信号ＳＴＡ〜ＳＴＤ及びバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６をバーストモード設定信号Ａ９，Ａ１１〜Ａ１３に基づいて動的に生成することは必須でなく、図７（ｄ）に示すようにモードレジスタ５３の設定値に基づいてこれら信号を生成しても構わない。この場合、アクセスごとにこれら信号の値を動的に変更することはできないが、アクセスごとにバーストモード設定信号Ａ９，Ａ１１〜Ａ１３を入力する必要がなくなる。
【００５６】
図９は、バースト長が１６ビットに設定された場合の動作を説明するための模式図である。
【００５７】
バースト長が１６ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤは全て活性化し、全てのメモリブロックＡ〜Ｄがアクセス対象となる。例えば、リード動作時においては、各メモリブロックＡ〜Ｄからそれぞれ読み出された３２ビットのリードデータは、８個のデータ入出力端子１４にそれぞれ４ビットずつ割り当てられる。図９に示す例では、各メモリブロックＡ〜Ｄが物理的にそれぞれ２つに分割されており、分割された一方のブロックについては４個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−３）に割り当てられ、分割された他方のブロックについては残り４個のデータ入出力端子１４（ＤＱ−４〜ＤＱ−７）に割り当てられる。言い換えれば、分割された一つのメモリブロックは、１６ビットを入出力する。その１６ビットは、４個のデータ入出力端子１４に４つずつ割り当てられる。このようにして各データ入出力端子１４に出力される１６ビットのリードデータは、開始ブロック選択信号ＳＴ及び開始アドレス選択信号ＹＡ０，ＹＡ１により指定される順序でバースト出力される。ライト動作はこの逆である。
【００５８】
このように、バースト長が１６ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤは全て活性化するため、リード動作時においてはメインアンプ／書き込みドライバ６４内のアンプ回路ＡＭＰが全て活性化し、ライト動作時においてはメインアンプ／書き込みドライバ６４内のドライバ回路ＤＲＶが全て活性化する。また、カラムアドレスＹＡ２〜ＹＡ８に基づき、メモリブロックＡ〜Ｄにそれぞれ対応するカラムスイッチＹＳＷが活性化される。
【００５９】
図１０は、バースト長が１２ビットに設定された場合の動作を説明するための模式図である。
【００６０】
バースト長が１２ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤのうち３ビットが活性化し、メモリブロックＡ〜Ｄのうち対応する３つのメモリブロックがアクセス対象となる。図１０に示す例では、メモリブロックＡ〜Ｃがアクセス対象であり、メモリブロックＤがアクセス対象外である場合を示している。つまり、ブロック選択信号ＢＳＡ〜ＢＳＣが活性化している。この場合、リード動作時においては、メモリブロックＡ〜Ｃからそれぞれ読み出された３２ビットのリードデータは、８個のデータ入出力端子１４にそれぞれ４ビットずつ割り当てられる。このようにして各データ入出力端子１４に出力される１２ビットのリードデータは、開始ブロック選択信号ＳＴ及び開始アドレス選択信号ＹＡ０，ＹＡ１により指定される順序でバースト出力される。ライト動作はこの逆である。
【００６１】
図１１は、バースト長が８ビットに設定された場合の動作を説明するための模式図である。
【００６２】
バースト長が８ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤのうち２ビットが活性化し、メモリブロックＡ〜Ｄのうち対応する２つのメモリブロックがアクセス対象となる。図１１に示す例では、メモリブロックＡ，Ｂがアクセス対象であり、メモリブロックＣ，Ｄがアクセス対象外である場合を示している。つまり、ブロック選択信号ＢＳＡ，ＢＳＢが活性化している。この場合、リード動作時においては、メモリブロックＡ，Ｂからそれぞれ読み出された３２ビットのリードデータは、８個のデータ入出力端子１４にそれぞれ４ビットずつ割り当てられる。このようにして各データ入出力端子１４に出力される８ビットのリードデータは、開始ブロック選択信号ＳＴ及び開始アドレス選択信号ＹＡ０，ＹＡ１により指定される順序でバースト出力される。ライト動作はこの逆である。
【００６３】
図１２は、バースト長が４ビットに設定された場合の動作を説明するための模式図である。
【００６４】
バースト長が４ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤのうち１ビットが活性化し、メモリブロックＡ〜Ｄのうち対応する１つのメモリブロックがアクセス対象となる。図１２に示す例では、メモリブロックＡがアクセス対象であり、メモリブロックＢ〜Ｄがアクセス対象外である場合を示している。つまり、ブロック選択信号ＢＳＡのみが活性化している。この場合、リード動作時においては、メモリブロックＡから読み出された３２ビットのリードデータは、８個のデータ入出力端子１４にそれぞれ４ビットずつ割り当てられる。このようにして各データ入出力端子１４に出力される４ビットのリードデータは、開始アドレス選択信号ＹＡ０，ＹＡ１により指定される順序でバースト出力される。ライト動作はこの逆である。
【００６５】
このように、バースト長が１２ビット、８ビット又は４ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤのうち一部のみが活性化するため、リード動作時においてはメインアンプ／書き込みドライバ６４内のアンプ回路ＡＭＰのうち、アクセス対象外となるメモリブロック（図１０に示した例ではメモリブロックＤ）に対応するアンプ回路ＡＭＰが非活性となる。また、ライト動作時においてはメインアンプ／書き込みドライバ６４内のドライバ回路ＤＲＶのうち、アクセス対象外となるメモリブロックに対応するドライバ回路ＤＲＶが非活性となる。これにより、アクセスに寄与しないアンプ回路ＡＭＰ又はドライバ回路ＤＲＶによる消費電力を削減することが可能となる。また、カラムスイッチＹＳＷについても、アクセス対象外となるメモリブロックにおいては非活性となることから、リード動作時においては使用しないデータ入出力線ＩＯＬの充放電電流を削減することができ、ライト動作時においてはデータの破壊を防止することができる。
【００６６】
しかも、バースト長が１６ビット、１２ビット又は８ビットに設定される場合、リード動作時においては開始ブロック選択信号ＳＴ及び開始アドレス選択信号ＹＡ０，ＹＡ１により指定される任意の順序でリードデータをバースト出力することができ、ライト動作時においては開始ブロック選択信号ＳＴにより指定される任意の順序でライトデータをバースト入力することができる。このように、本実施形態によるデータ処理システム１０は、単にバースト長が可変であるだけでなく、データの入出力順序を都度指定することができるため、多彩なバースト動作を実現することが可能となる。
【００６７】
図１３は、本実施形態によるデータ処理システム１０のリード動作の一例を示すタイミング図である。
【００６８】
図１３に示す例では、時刻Ｔ０及び時刻Ｔ８にリードコマンドＲが発行されている。故に、時刻Ｔ０及び時刻Ｔ８は、第１の制御回路（３１０）が第１の半導体装置を制御するアクセス単位である。リードコマンドＲは、第１の半導体装置と通信する複数のコマンドの一つである。また、時刻Ｔ０においてリードコマンドＲが発行された際、同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、ブロック選択信号ＢＳＡ，ＢＳＣ，ＢＳＤを活性化させ、開始ブロック選択信号ＳＴＣを活性化させ、バースト長選択信号ＢＬ１２を活性化させる値である（図１３においては「Ｃ１２」と表記）。また、時刻Ｔ０に入力されるカラムアドレスＹＡ０〜ＹＡ８の値は「０」である。
【００６９】
この場合、リードコマンドＲの発行から所定のレイテンシ（図１３に示す例では４クロック）が経過した時刻Ｔ４にてリードデータの出力が開始される。リードデータは、メモリブロックＣのカラムアドレス０〜３に対応するデータがまず出力され、続いて、メモリブロックＤのカラムアドレス０〜３に対応するデータが出力され、最後に、メモリブロックＡのカラムアドレス０〜３に対応するデータが出力される。これにより、１２ビットのバースト出力が完了する。
【００７０】
さらに、図１３に示す例では、時刻Ｔ８においてリードコマンドＲが発行された際、同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、ブロック選択信号ＢＳＢ，ＢＳＣを活性化させ、開始ブロック選択信号ＳＴＢを活性化させ、バースト長選択信号ＢＬ８を活性化させる値である（図１３においては「Ｂ８」と表記）。また、時刻Ｔ８に入力されるカラムアドレスＹＡ０〜ＹＡ８の値は「１０」である。
【００７１】
これに応答して、リードコマンドＲの発行から所定のレイテンシ（図１３に示す例では４クロック）が経過した時刻Ｔ１２にてリードデータの出力が開始される。リードデータは、メモリブロックＢのカラムアドレス１０，１１，８，９に対応するデータがまず出力され、続いて、メモリブロックＣのカラムアドレス１０，１１，８，９に対応するデータが出力される。これにより、８ビットのバースト出力が完了する。
【００７２】
このように、本実施形態によるデータ処理システム１０においては、連続してリードコマンドＲを発行する場合であっても、リードコマンドＲを発行するごとに、その都度バースト長を選択することができるとともに、バースト出力されるリードデータの出力順をその都度選択することが可能となる。よって、複数のバースト長を定義する複数の第１の定義（Ａ１２，１３）は、それぞれ異なるデータの数（１２ビットのバースト出力、８ビットのバースト出力）を示す。複数の第２の定義（Ａ９，１１）は、複数のブロックがそれぞれ有する複数のデータ（図２に示す例では、メモリセル領域Ｍ内のワード線ＷＬとビット線Ｂの各交点に配置される複数のメモリセルＭＣの数に相当する）の一部の複数のデータ（メインアンプ／書き込みドライバ６４内のブロックＡが有する４つのレジスタＲｅｇ０〜３の数に相当する）と複数のバースト長をそれぞれ構成する異なるデータの数の中の配列の順序（図１３のＴ４〜Ｔ１０期間の１２ビットのデータの数の中のブロックＣ，Ｄ，Ａの配列順）との対応付けを示す。所定のバースト長を構成する複数のデータビットにおいて、ブロックＣ，Ｄ，Ａの各データビットの数は同一である。第３の定義（ＹＡ０〜８）は、複数のデータから一部の複数のデータを定義する（アドレスを指定する；選択する）ことを示す。
【００７３】
図１４は、本実施形態によるデータ処理システム１０のライト動作の一例を示すタイミング図である。
【００７４】
図１４に示す例では、時刻Ｔ０及び時刻Ｔ８にライトコマンドＷが発行されている。また、時刻Ｔ０においてライトコマンドＷが発行された際、同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３の値は、図１３の時刻Ｔ０においてリードコマンドＲが発行された際の値と同じである。
【００７５】
この場合、ライトコマンドＷの発行から所定のレイテンシ（図１４に示す例では４クロック）が経過した時刻Ｔ４にてライトデータの入力が開始される。ライトデータは、メモリブロックＣのカラムアドレス０〜３に対応するデータがまず入力され、続いて、メモリブロックＤのカラムアドレス０〜３に対応するデータが入力され、最後に、メモリブロックＡのカラムアドレス０〜３に対応するデータが入力される。これにより、１２ビットのバースト入力が完了する。
【００７６】
さらに、図１４に示す例では、時刻Ｔ８においてライトコマンドＷが発行された際、同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、ブロック選択信号ＢＳＢ，ＢＳＣを活性化させ、開始ブロック選択信号ＳＴＢを活性化させ、バースト長選択信号ＢＬ８を活性化させる値である（図１３においては「Ｂ８」と表記）。また、時刻Ｔ８に入力されるカラムアドレスＹＡ０〜ＹＡ８の値は「８」である。
【００７７】
これに応答して、ライトコマンドＷの発行から所定のレイテンシ（図１４に示す例では４クロック）が経過した時刻Ｔ１２にてライトデータの出力が開始される。ライトデータは、メモリブロックＢのカラムアドレス８，９，１０，１１に対応するデータがまず入力され、続いて、メモリブロックＣのカラムアドレス８，９，１０，１１に対応するデータが入力される。これにより、８ビットのバースト入力が完了する。
【００７８】
このように、本実施形態によるデータ処理システム１０においては、連続してライトコマンドＷを発行する場合であっても、ライトコマンドＷを発行するごとに、その都度バースト長を選択することができるとともに、バースト出力されるリードデータの出力順をその都度選択することが可能となる。
【００７９】
以上、使用するデータ入出力端子１４の数（上記実施形態では８個）を固定した場合を例に説明したが、使用するデータ入出力端子１４の数を可変とすることも可能である。
【００８０】
図１５は、８個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−７）のうち、４個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−３）のみを使用するモードに設定された場合の動作を説明するための模式図である。何個のデータ入出力端子１４を使用するかは、モードレジスタ５３への設定値によって選択することができる。つまり、モードレジスタ５３の設定値が第１の値を示している場合には８個のデータ入出力端子１４を全て使用する動作モードとし、モードレジスタ５３の設定値が第２の値を示している場合には４個のデータ入出力端子１４のみを使用する動作モードとすることができる。
【００８１】
４個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−３）のみを使用するモードに設定された場合、それぞれ２つに分割されたメモリブロックＡ〜Ｄの一方については２個のデータ入出力端子１４（ＤＱ−０，ＤＱ−１）が割り当てられ、他方については残りの２個のデータ入出力端子１４（ＤＱ−２，ＤＱ−３）が割り当てられる。
【００８２】
図１５に示す例では、バースト長が３２ビットに設定されている。バースト長が３２ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤは全て活性化し、全てのメモリブロックＡ〜Ｄがアクセス対象となる。例えば、リード動作時においては、各メモリブロックＡ〜Ｄからそれぞれ読み出された３２ビットのリードデータは、４個のデータ入出力端子１４にそれぞれ８ビットずつ割り当てられる。このようにして各データ入出力端子１４に出力される３２ビットのリードデータは、開始ブロック選択信号ＳＴ及び開始アドレス選択信号ＹＡ０〜ＹＡ２により指定される順序でバースト出力される。カラムスイッチＹＳＷを制御するアドレスとしては、カラムアドレスＹＡ３〜ＹＡ９が使用される。ライト動作はこの逆である。
【００８３】
このように、バースト長が３２ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤは全て活性化するため、リード動作時においてはメインアンプ／書き込みドライバ６４内のアンプ回路ＡＭＰが全て活性化し、ライト動作時においてはメインアンプ／書き込みドライバ６４内のドライバ回路ＤＲＶが全て活性化する。また、カラムアドレスＹＡ３〜ＹＡ９に基づき、メモリブロックＡ〜Ｄにそれぞれ対応するカラムスイッチＹＳＷが活性化される。
【００８４】
図１６は、４個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−３）のみを使用するモードに設定された場合において、バースト長が８ビットに設定された場合の動作を説明するための模式図である。
【００８５】
バースト長が８ビットに設定される場合、ブロック選択信号ＢＳＡ〜ＢＳＤのうち１ビットが活性化し、メモリブロックＡ〜Ｄのうち対応する１つのメモリブロックがアクセス対象となる。図１６に示す例では、メモリブロックＡがアクセス対象であり、メモリブロックＢ〜Ｄがアクセス対象外である場合を示している。この場合、リード動作時においては、メモリブロックＡから読み出された３２ビットのリードデータは、４個のデータ入出力端子１４にそれぞれ８ビットずつ割り当てられる。このようにして各データ入出力端子１４に出力される８ビットのリードデータは、開始アドレス選択信号ＹＡ０〜ＹＡ２により指定される順序でバースト出力される。ライト動作はこの逆である。
【００８６】
図１７は、４個のデータ入出力端子１４（ＤＱ−０〜ＤＱ−３）のみを使用するモードに設定された場合におけるデータ処理システム１０のリード動作の一例を示すタイミング図である。
【００８７】
図１７に示す例では、時刻Ｔ０、Ｔ４，Ｔ８，Ｔ１２にリードコマンドＲが発行されている。これらリードコマンドＲが発行されるいずれのタイミングにおいても、同時に入力されるバーストモード設定信号Ａ１０〜Ａ１３（ここで、８個のデータ入出力端子の場合に使われたＡ９はカラムアドレスＹＡ９として使われるので、４個のデータ入出力端子の場合はＡ９の代わりにＡ１０を使用している）は、ブロック選択信号ＢＳＡを活性化させ、開始ブロック選択信号ＳＴＡを活性化させ、バースト長選択信号ＢＬ８を活性化させる値である（図１７においては「Ａ」と表記）。また、時刻Ｔ０、Ｔ４，Ｔ８，Ｔ１２に入力されるカラムアドレスＹＡ０〜ＹＡ９の値は、それぞれ「０」、「８」、「１６」、「２４」である。
【００８８】
この場合、リードコマンドＲの発行から所定のレイテンシ（図１７に示す例では４クロック）が経過した時刻Ｔ４にてリードデータの出力が開始され、メモリブロックＡのカラムアドレス０に対応するデータから順に出力される。
【００８９】
このように、リードコマンドＲ（ライトコマンドＷも同様）の発行間隔をバースト長と一致させれば、データを途切れることなく入出力することが可能となり、データバスの利用効率が向上する。
【００９０】
図１８は、本発明によるデータ処理システムをメモリコントローラ（第２の半導体装置）及び複数のＤＲＡＭチップ（複数の第１の半導体装置）によって適用した例を示すブロック図である。
【００９１】
図１８に示すように、本実施形態によるデータ処理システム２００は、複数のＤＲＡＭ２１０，２１１・・・を含んで構成されており、複数のランクからなるデータ処理システムを構成している。但し、複数のランクからなるシステムに限定されるものではなく、データ処理システム２００の全体が一つのランクを構成する１ランクシステムであっても構わない。また、複数個のＤＲＡＭが１つのランクを構成し、これが複数備えられた複数ランクシステムであっても構わない。さらに、一つのＤＲＡＭチップ内を複数のランクで構成しても構わない。ここでランクとは、メモリコントローラ３１０（第１の制御回路）とＤＲＡＭとの間でデータを入出力する単位を表す。
【００９２】
更に、データ処理システム２００は、コマンドバスＣＢｕｓ、アドレスバスＡＢｕｓ及びデータバスＤＢｕｓを含んでいる。それらを介して、マルチコアプロセッサ３００に接続されている。マルチコアプロセッサ３００は、複数（本例では４個）のコア３０１〜３０４、メモリコントローラ３１０、オンチップメモリ３２０及びＩ／Ｏ回路３３０を含んでおり、これらが内部バス３４０を介して相互に接続されている。メモリコントローラ３１０は、コマンドバスＣＢｕｓ、アドレスバスＡＢｕｓ及びデータバスＤＢｕｓを介してデータ処理システム２００にアクセスする。データ処理システム２００に含まれる個々のＤＲＡＭは、上述したデータ処理システム１０を構成するチップである。つまり、本発明のデータ処理システムを構成する一部の要素がそれぞれ異なる半導体チップ上に集積されている。
【００９３】
図１９は、本実施形態によるデータ処理システム２００のリード動作の一例を示すタイミング図である。
【００９４】
図１９に示す例では、時刻Ｔ０，Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１２にリードコマンドＲが発行されている。これらリードコマンドＲは、それぞれランク０，１，２，３，０，２をこの順に指定するものであり、それぞれＲ０，Ｒ１，Ｒ２，Ｒ３，Ｒ０，Ｒ２と表記されている。リードコマンドＲは、複数のランクＷ選択するランク選択情報である第４の定義を含むコマンドである。また、これらリードコマンドＲと同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、開始ブロック及びバースト長を示す符号で表記すると、それぞれＣ４，Ａ４，Ｄ４，Ａ４，Ｂ８，Ｃ８である。ここで、アルファベットは開始ブロックを示し、数字はバースト長を示す。また、これらリードコマンドＲと同時に入力されるカラムアドレスＹＡ０〜ＹＡ８の値は、それぞれ図１９に示すとおりである。
【００９５】
この場合、時刻Ｔ０におけるリードコマンドＲ０の発行から所定のレイテンシ（図１９に示す例では４クロック）が経過した時刻Ｔ４にてリードデータの出力が開始される。リードデータの出力順は図１９に示すとおりであり、それぞれ指定されたランクから、指定されたアドレス順及びブロック順にリードデータが途切れることなく出力される。
【００９６】
図２０は、本実施形態によるデータ処理システム２００のライト動作の一例を示すタイミング図である。
【００９７】
図２０に示す例では、時刻Ｔ０，Ｔ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１２にライトコマンドＷが発行されている。これらライトコマンドＷは、それぞれランク０，１，２，３，０，２をこの順に指定するものであり、それぞれＷ０，Ｗ１，Ｗ２，Ｗ３，Ｗ０，Ｗ２と表記されている。また、これらライトコマンドＷと同時に入力されるバーストモード設定信号Ａ９，Ａ１１〜Ａ１３は、開始ブロック及びバースト長を示す符号で表記すると、それぞれＣ４，Ａ４，Ｄ４，Ａ４，Ｂ８，Ｃ８である。また、これらリードコマンドＲと同時に入力されるカラムアドレスＹＡ０〜ＹＡ８の値は、それぞれ図２０に示すとおりである。
【００９８】
この場合、時刻Ｔ０におけるライトコマンドＷ０の発行から所定のレイテンシ（図２０に示す例では４クロック）が経過した時刻Ｔ４にてライトデータの入力が開始される。ライトデータの出力順は図２０に示すとおりであり、それぞれ指定されたランクに対し、指定されたアドレス順及びブロック順にライトデータが途切れることなく入力される。
【００９９】
このように、複数のＤＲＡＭによって複数ランクからなるデータ処理システム２００を構成すれば、メモリコントローラ３１０が同じランクに属するＤＲＡＭに対するリードコマンド又はライトコマンドの最短発行間隔がバースト長以上であっても、その間に異なるランクに属するＤＲＡＭに対してアクセスすることができるので、データバスＤＢｕｓに空きが生じることなく、連続したデータの転送が可能となる。
【０１００】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０１】
例えば、リードデータ配列回路６５及びライトデータ配列回路６６の各セグメントスイッチ回路を、開始ブロック選択信号ＳＴＡ〜ＳＴＤ及びバースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６によって制御しても良い。これによって、リードデータ配列回路６５及びライトデータ配列回路６６は、バースト長選択信号ＢＬ４，ＢＬ８，ＢＬ１２，ＢＬ１６の夫々に対応した個数のビット数のみを転送する。例えば、バースト長選択信号ＢＬ４の場合、データが転送されなかったシリアライザ６７内の３つのレジスタＲｅｇ２乃至Ｒｅｇ４及びデシリアライザ６８内の３つのレジスタＲｅｇ１乃至Ｒｅｇ４、並びにメインアンプ／書き込みドライバ６４内の３つのブロックＢ乃至ブロックＤへの転送に係わる消費電力を低減することができる。これらは、例えば、切替回路ＴＧ２内の４つのスイッチ回路（ＴＧ２ＳＴＡ、ＴＧ２ＳＴＢ、ＴＧ２ＳＴＣ、ＴＧ２ＳＴＤ）をそれぞれ制御する開始ブロック選択信号ＳＴＡ〜ＳＴＤに、３つのバースト長選択信号ＢＬ８，ＢＬ１２，ＢＬ１６の合成論理を更に加えればよい。同様に、切替回路ＴＧ３内の４つのスイッチ回路（ＴＧ３ＳＴＡ、ＴＧ３ＳＴＢ、ＴＧ３ＳＴＣ、ＴＧ３ＳＴＤ）をそれぞれ制御する開始ブロック選択信号ＳＴＡ〜ＳＴＤに、２つのバースト長選択信号ＢＬ１２，ＢＬ１６の合成論理を更に加えればよい。切替回路ＴＧ４内の４つのスイッチ回路（ＴＧ４ＳＴＡ、ＴＧ４ＳＴＢ、ＴＧ４ＳＴＣ、ＴＧ４ＳＴＤ）をそれぞれ制御する開始ブロック選択信号ＳＴＡ〜ＳＴＤに、１つのバースト長選択信号ＢＬ１６の合成論理を更に加えればよい。
【０１０２】
実施例においては、リードデータ配列回路６５及びライトデータ配列回路６６を、それぞれ対応するシリアライザ６７及びデシリアライザ６８の回路として説明したが、リードデータ配列回路６５及びライトデータ配列回路６６は、一つに圧縮することが可能である。データ処理システム１０がリードモードとライトモードで排他的な動作を行う場合に、回路面積の削減が実現できる。更に、シリアライザ６７及びデシリアライザ６８も、一つに圧縮することも可能である。
【０１０３】
例えば、データプロセッサ機能のシステムに本発明を適用しても構わないし、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等のシステムに適用することも可能である。ＳＯＣ（システムオンチップ）は、例えば図１８に示したコア３０１〜３０４とオンチップメモリ３２０の関係において、本願の技術思想が適用できる。更に、ＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置にも適用できる。更に、リードデータ配列回路６５などの回路形式は、上記実施形態が開示するトランスファゲートの回路形式限られない。
【０１０４】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。さらに、一部にバイポーラ型トランジスタを含んでいても構わないし、ＦＥＴ以外のトランジスタを用いても構わない。
【０１０５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１０６】
また、本発明において、リードデータが出力されるデータ端子と、ライトデータが入力されるデータ端子が共通の端子（データ入出力端子）である必要はなく、リード専用のデータ端子とライト専用のデータ端子が別個に設けられていても構わない。メモリセルＭＣは不揮発性でも良い。
【０１０７】
また、本発明において、バックエンド部を構成する複数のメモリブロック、メインアンプ及びリードデータ配列回路と、フロントエンド部を構成するシリアライザ、デシリアライザ及びデータ入出力回路などが単一の半導体チップ上に集積されていることは必須でなく、バックエンド部とフロントエンド部が別個の半導体チップに集積されていても構わない。この場合、バックエンド部を構成する半導体チップの複数個に対して、フロントエンド部を構成する１個の半導体チップを割り当てることが可能である。
【０１０８】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０９】
１０      データ処理システム
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
１４      データ入出力端子
２１      クロック入力回路
２２      クロック生成回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      モードレジスタ
５４      信号生成回路
５４ａ    ブロック選択信号生成回路
５４ｂ    開始ブロック選択信号生成回路
５４ｃ    バースト長選択信号生成回路
６１      ロウデコーダ
６２      カラムデコーダ
６３      スイッチ回路
６４      メインアンプ／書き込みドライバ
６５      リードデータ配列回路
６６      ライトデータ配列回路
６７      シリアライザ
６８      デシリアライザ
６９      データ入出力回路
６９ａ    ドライバ
６９ｂ    レシーバ
７０      メモリセルアレイ
２００    データ処理システム
３００    マルチコアプロセッサ
３０１〜３０４    コア
３１０    メモリコントローラ
３２０    オンチップメモリ
３３０    Ｉ／Ｏ回路
３４０    内部バス
Ａ〜Ｄ    メモリブロック
ＡＭＰ    アンプ回路
ＤＲＶ    ドライバ回路
ＩＯＬ    データ入出力線
ＳＡ      センスアンプ
ＴＧ１〜ＴＧ４    切替回路
ＹＳＷ    カラムスイッチ
【図１】
2011175563.tif 000003
【図２】
2011175563.tif 000004
【図３】
2011175563.tif 000005
【図４】
2011175563.tif 000006
【図５】
2011175563.tif 000007
【図６】
2011175563.tif 000008
【図７】
2011175563.tif 000009
【図８】
2011175563.tif 000010
【図９】
2011175563.tif 000011
【図１０】
2011175563.tif 000012
【図１１】
2011175563.tif 000013
【図１２】
2011175563.tif 000014
【図１３】
2011175563.tif 000015
【図１４】
2011175563.tif 000016
【図１５】
2011175563.tif 000017
【図１６】
2011175563.tif 000018
【図１７】
2011175563.tif 000019
【図１８】
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【図１９】
2011175563.tif 000021
【図２０】
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