(57)【要約】【課題】最小加工寸法がフィン幅となるＦｉｎＦＥＴの構造において、極めて制御が困難なリング形状の加工を不要として、加工ばらつきに起因する特性ばらつきの小さなユニットセルを提供する。【解決手段】ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。前記ドレイン領域２の上にはドレインコンタクト２ａが形成され、前記ソース領域３上にはソースコンタクト３ａが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたユニットセルを備える半導体装置であって、
前記ユニットセルは、
前記半導体基板の上に形成された開ループ構造のゲート電極と、
前記半導体基板のうち前記ゲート電極の内方となる領域にフィン状に形成されたドレイン領域と、
前記ドレイン領域の上に形成されたドレインコンタクトと、
前記半導体基板のうち前記ゲート電極の外方となる領域に形成されたフィン状のソース領域と、
前記ソース領域の上に形成されたソースコンタクトとを有する
ことを特徴とする半導体装置。
【請求項２】
前記請求項１に記載の半導体装置において、
前記ユニットセルは、
ゲート電極の中心点に対して回転対称に配置されている
ことを特徴とする半導体装置。
【請求項３】
前記請求項１及び２のうち何れか１項に記載の半導体装置において、
前記ユニットセルは、
前記ソース領域及びドレイン領域とは逆導電型の基板コンタクト用半導体領域と、
該基板コンタクト用半導体領域上に形成された基板コンタクトとを更に備えている
ことを特徴とする半導体装置。
【請求項４】
前記請求項１〜３のうち何れか１項に記載の半導体装置において、
前記ドレイン領域の面積は、１つのドレインコンタクトのみが引き出し可能な程度に最小化されている
ことを特徴とする半導体装置。
【請求項５】
半導体基板上に形成された複数のユニットセルを備える半導体装置であって、
前記複数のユニットセルは、各々、
前記半導体基板の上に形成された開ループ構造のゲート電極と、
前記半導体基板のうち前記ゲート電極の内方となる領域にフィン状に形成されたドレイン領域と、
前記ドレイン領域の上に形成されたドレインコンタクトと、
前記半導体基板のうち前記ゲート電極の外方となる領域に形成されたフィン状のソース領域と、
前記ソース領域の上に形成されたソースコンタクトと、
前記ゲート電極とゲートコンタクト用パッド部との間を接続する２本のゲート引き出し配線と、
前記各ゲートコンタクト用パッド部の上に形成されたゲートコンタクトとを備え、
前記開ループ構造のゲート電極からの引き出し配線は、前記分離用絶縁膜の上から取り出されており、
前記複数のユニットセルの各平面パターンは、前記半導体基板上で前記複数のユニットセルが規則的に配置されるように対称性を有しており、かつフィン部が必ず開ループとなる
ことを特徴とする半導体装置。
【請求項６】
前記請求項５記載の半導体装置において、
前記複数のユニットセルは、各々、
前記ソース領域を挟んで前記半導体基板内の２カ所に互いに対向して設けられ、前記ソース領域及びドレイン領域とは逆導電型の基板コンタクト用半導体領域と、
該基板コンタクト用半導体領域上に形成された基板コンタクトとを更に備えている
ことを特徴とする半導体装置。
【請求項７】
前記請求項５及び６のうち何れか１項に記載の半導体装置において、
前記複数のユニットセルは、各々、
前記各ユニットセル内の少なくとも前記ゲート電極、ゲート引き出し配線、ソース領域及びドレイン領域が、前記半導体基板の主面上において、前記ユニットセルの中心点に関して回転対称になるように形成されている
ことを特徴とする半導体装置。
【請求項８】
前記請求項５及び６のうち何れか１項に記載の半導体装置において、
前記複数のユニットセルのうち１つのユニットセル内の前記各部材の形状と、前記１つのユニットセルに隣接する他のユニットセル内の各部材の形状とが、線対称になるように形成されている
ことを特徴とする半導体装置。
【請求項９】
前記請求項５〜８のうち何れか１項に記載の半導体装置において、
前記各ユニットセルのソースコンタクトの先端同士を接続するソースコンタクト配線を更に備え、
前記ソースコンタクト配線は、第１層目において前記ドレインコンタクト及びゲートコンタクトの形成領域及びその周囲を除く全領域に亘って形成されている
ことを特徴とする半導体装置。
【請求項１０】
前記請求項９記載の半導体装置において、
前記各ソースコンタクト及び基板コンタクトの先端同士を接続するソースコンタクト配線兼基板コンタクト配線を更に備えている
ことを特徴とする半導体装置。
【請求項１１】
前記請求項９記載の半導体装置において、
前記複数のユニットセルのうち周辺部に配置されたユニットセルには、
前記ソース領域及びドレイン領域とは逆導電型の基板コンタクト用半導体領域と、
前記基板コンタクト用半導体領域の上に形成された基板コンタクトと、
前記各基板コンタクトの先端同士を接続する基板コンタクト配線とを更に備えている
ことを特徴とする半導体装置。
【請求項１２】
前記請求項５〜１１のうち何れか１項に記載の半導体装置において、
前記半導体基板はシリコン系基板である
ことを特徴とする半導体装置。
【請求項１３】
前記請求項１〜１２のうち何れか１項に記載の半導体装置において、
半導体基板上に形成されたユニットセルが、高周波信号増幅用ＦＥＴとして機能する
ことを特徴とする半導体装置。
【請求項１４】
前記請求項１〜１３のうち何れか１項に記載の半導体装置において、
ゲート電極の内方となる領域に形成されたドレイン領域と前記ゲート電極の外側に形成されたソースとの機能を逆転させ、
前記ゲート電極の内方となる領域に形成されたソース領域と、
前記ゲート電極の外側に形成されたドレイン領域とを備えている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＣＭＯＳプロセスによって優れた高周波特性を持つＭＯＳＦＥＴのデバイス構造に関する。
【背景技術】
【０００２】
近年、移動体通信市場は、ニーズの増大、システムの高度化、移動通信技術の適用範囲の広がりにより、拡大の一途にあり、移動通信サービス及び機器の市場規模が２０１０年では１１兆円にもなり得ると推定されている。これに伴い、通信機器、移動無線基地局、衛星通信、放送局などの用途にあった、ＧＨｚ領域の周波数帯を扱えるトランジスタ及びＩＣに対する期待は大きい。従来は、これらの目的を担う高周波アナログデバイスとして、ＧａＡｓ ＩＣ、シリコンバイポーラ及びＢｉＣＭＯＳ ＬＳＩが主体であった。
【０００３】
しかし、移動体通信において、ユーザの求める低価格・低消費電力の実現、又は１チップのアナログ・ディジタル混載ＬＳＩによるシステムの小型化の実現を考えたとき、ＣＭＯＳによる高性能で低コストである高周波ＬＳＩが市場から求められてきており、特にＣＭＯＳプロセスによって優れた高周波特性を持つＭＯＳＦＥＴのデバイス構造の開発が期待されている。
【０００４】
一般に、ＭＯＳＦＥＴは、高周波アナログ用シリコンデバイスとして、バイポーラトランジスタ（以降ＢＪＴと記述）に比較すると、以下のような特徴がある。
（１）高集積化が可能
ＢＪＴより微細加工が可能であり、チップ上での占有面積が小さい。
（２）低歪み特性
電流−電圧特性が、ＢＪＴでは指数特性であるが、ＭＯＳＦＥＴでは２乗特性となる。このため、２ｆ１±ｆ２，２ｆ２±ｆ１という隣接高調波が現れない。
（３）高利得、高効率
ＭＯＳＦＥＴのディメンジョン（ゲート幅、ゲート長）の最適化により、高利得、高効率が得られる。これにより、モジュールの段数を低減することができるので、ＬＳＩの小型化及び低価格化が可能となる。
【０００５】
次に、高周波シリコンＭＯＳＦＥＴに求められる性能について考察する。
（１）トランスコンダクタンス（ｇｍ）の改善
ＭＯＳＦＥＴを高周波Ｌ回路に適用するには、高利得を得るためにトランスコンダクタンスｇｍを大きくする必要がある。
【０００６】
ＭＯＳＦＥＴのドレイン電流Ｉｄは、以下の式で表すことができる。
【０００７】
Id=1/2*W/L・μn・Cox・(Vgs-Vt)２      （１）
よって、ｇｍは、以下のように表される。
【０００８】
gm=dI/dV = (2μn・Cox・Id・W/L)０．５  （２）
ここで、μｎは電子の移動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量、Ｗ，Ｌは各々ゲート幅、ゲート長を表す。電流を一定とした場合、ｇｍを大きくするためには、Ｗ／Ｌの比を大きくしなければならない。
（２）遮断周波数（ｆＴ）の改善
遮断周波数（ｆＴ）は、電流利得が１となる周波数を示し、デバイスの高周波特性を表す指標の１つである。動作周波数の１０倍程度のマージンが必要となる。ＦＥＴのｆＴは以下の式で表すことができる。
【０００９】
fT=gm/2π(Cgs+Cdg)      （３）
ｆＴはｇｍに比例し、ゲート−ソース間容量とドレイン−ゲート容量との和に反比例する。ゲート長Ｌを微細化していくことにより、同等の性能をより小さなゲート幅Ｗで実現できるようになるので、システムの小型化、ローコスト化につながる。
（３）ノイズの低減
ＭＯＳＦＥＴを高周波ＬＳＩに適用する場合、微弱な入力信号がノイズに埋もれないように、ＦＥＴそのもののノイズを低減する必要がある。
【００１０】
最小雑音指数ＮＦｍｉｎは、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓの和（Ｒｇ＋Ｒｓ）が大きい領域では、以下の式で近似的に表すことができる。
【００１１】
NFmin=1+2πf・K・Cgs√(Rg+Rs)/gm    （４）
この式は、Ｆｕｋｕｉの式として知られており、Ｋは定数である。この式より、ｇｍが大きく、ゲート抵抗・ソース抵抗が小さいトランジスタほど低雑音であることが判る。
（４）最大発振周波数の改善
最大発振周波数とは、電力利得が０となる周波数であり、式（５）のように表すことができる。
【００１２】
fmax=fT/2√(Rg(1/W)・(Rds・2πfT・Cgd+Cgs(Ri+Rs))    （５）
前記式（５）から判るように、最大発振周波数ｆｍａｘは、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓが小さいほど大きい。また、前記式（５）では表されていないが、最大発振周波数ｆｍａｘは、ソースインダクタンスＬｓが小さいほど大きいことも知られている。
【００１３】
従来の高周波ＬＳＩでは、これらの高周波特性改善のため、従来のフィンガータイプのトランジスタにおいて、ゲートとソース・ドレインとを同時に低抵抗化できるサリサイドプロセス、又はゲート電極だけを低抵抗化するポリサイド、更にメタルゲートなども適用される。
【００１４】
一方、トランジスタサイズの微細化が進むと、ゲート長の微細化による短チャネル効果に起因して、ゲート電圧でドレイン電流の制御が困難になり、パンチスルーと呼ばれる現象が生じる。この現象を抑制してゲートの制御性を高めるためには、チャネル部上面と下面とをゲート電極で挟み、チャネルを完全にゲート電極でコントロールすることが可能なダブルゲートを有するＭＯＳＦＥＴを採用することが有効である。このダブルゲート構造を実現するに当たっては、従来のプレーナ型（平面型）ＭＯＳＦＥＴの製造方法では、チャネル部の下面にゲート電極を作るのが困難であるため、チャネル部を基板に垂直に立てたフィン（Ｆｉｎ）状のチャネル部の両面をゲート電極で挟み込む構造のダブルゲート型電界効果トランジスタが提案され、”ＦｉｎＦＥＴ”構造として知られている。
【００１５】
以上、述べてきたように、高周波用途のＭＯＳＦＥＴの性能は、ゲート抵抗・ソース抵抗やゲート・ドレイン容量などデバイスの寄生成分に大きく依存することが判る。これらの寄生成分低減を実現するために、従来から、レイアウト構造上の工夫がなされてきている。
【００１６】
それらの中で、特に、低雑音指数及び高最大発振周波数を実現し、移動体通信機器などに適用される高周波ＬＳＩの高機能化及び低コスト化を実現するためのプレーナ型のＭＯＳＦＥＴとして、特許文献１及び特許文献２に「リングゲートを持つ中心点対称ユニットセルをアレイ状に配置する構造」が提案されており、国際学会などでも、例えば非特許文献１及び２に記載のように、”Mesh-Arrayed MOSFET（ＭＡ−ＭＯＳ）”と呼ばれて、本構造の有効性が報告されている。
【００１７】
また、特許文献３には、ゲート容量とゲート抵抗との両方を小さく抑えることのできる、以下のような構造を持つＦｉｎＦＥＴが提案されている。
【００１８】
１）半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィン
２）半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域
３）複数のフィンの各々の両側面をゲート絶縁膜を介して挟むように形成され、各々が前記ゲートコンタクト領域に接続された複数のゲート電極
４）複数のフィンの前記ゲート電極に挟まれた領域の両側の領域及び前記コンタクト領域に含まれるソース領域及びドレイン領域
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特許第３２７６３２５号明細書（ｐ．１７、図３及び図５）
【特許文献２】特開２００７−３３５８０８号公報（ｐ．１５、図１、図７）
【特許文献３】特開２００９−１３００３６号公報（ｐ．８、図１）
【非特許文献】
【００２０】
【非特許文献１】１９９７年６月  Symposium on VLSI Technology（下村浩、ほか）  “A Mesh-Arrayed MOSFET(MA-MOS) for High-frequency analog Applications”
【非特許文献２】１９９８年６月  Symposium on VLSI Circuits（林錠二、ほか）  “A 9mW 900MHz CMOS LNA with mesh arrayed MOSFETs”  これらの論文は、共に、ＩＥＥＥ（米国電気電子学会）の論文データベース＜URL: http://ieeexplore.ieee.org/Xplore/dynhome.jsp＞から閲覧可能である。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、ＦｉｎＦＥＴの構造は、構成上、ゲート長Ｌｇよりもフィン幅Ｗｆｉｎを縮小する必要があるため、最小加工寸法はフィン幅となる。前記特許文献３では、フィン部を必ず閉ループにする構造としているため、極めて制御が困難なリング形状の加工が必要となり、加工ばらつきに起因する特性ばらつきの非常に大きなデバイスとなる課題がある。
【課題を解決するための手段】
【００２２】
以上の点に鑑み、本発明では、次の３つの構成を採用する。即ち、
１）半導体基板上に形成されるフィン構造のユニットセルのＭＯＳＦＥＴ（ＦｉｎＦＥＴ）であって、回転対称に配置される複数のゲート電極を持つ。フィン部及び複数のゲート電極は必ず開ループの構成である。
【００２３】
２）回転対称に配置された複数のゲート電極の各々がゲート絶縁膜を介してフィン構造を挟むように形成され、複数のゲート電極に囲まれた位置に直交する形で配置された各々のフィン構造を持つ。
【００２４】
３）前記フィン構造の共通のドレインコンタクト領域を持つ。
【００２５】
以上により、本発明では、
１）フィン部及びゲート電極を必ず開ループの構造としているので、極めて制御が困難なリング形状の加工が不要となり、加工ばらつきに起因する特性ばらつきの小さなデバイスとなる。
【００２６】
２）回転対称に配置されたゲート電極の周方向における長さを、ゲート抵抗とゲート容量の積（高周波ロス）とができるだけ小さくなるように最適化することが可能であり、最小雑音指数ＮＦｍｉｎや最大発振周波数ｆｍａｘなどの高周波特性を低減できる。
【００２７】
３）前記ユニットセルが回転対称のゲート電極を必ず持つ構成となり、各々の方向のプロセス変動を平均的に受けるトランジスタがスライス上のどの位置でも形成されるので、良好なオフセット特性を持ち、アナログ／ＲＦ回路に適したトランジスタ構成となる。
【００２８】
４）前記ユニットセルをアレイ状に多数配置することにより、スライス上のどの場所でも安定した微細加工が可能になるので、ローカルばらつきが低減できる。従って、アナログ回路のみならず、ＳＲＡＭなどロジック系の回路への適用に適したトランジスタ構成となる。
【発明の効果】
【００２９】
以上説明したように、本発明によれば、極めて制御が困難なリング形状の加工を不要にして、特性ばらつきや最小雑音指数ＮＦｍｉｎや最大発振周波数ｆｍａｘなどの高周波特性を低減できると共に、良好なオフセット特性を持ち、更には、アレイ状に多数配置した場合にもローカルばらつきを低減できる効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態のＭＯＳＦＥＴのユニットセルのレイアウトを示す立体模式図である。
【図２】同ユニットセルのレイアウトを示す平面図である。
【図３】同ユニットセルのレイアウトの変形例を示す平面図である。
【図４】本発明の第２の実施形態のＭＯＳＦＥＴのユニットセルのレイアウトを示す立体模式図である。
【図５】同ユニットセルのレイアウトを示す平面図である。
【図６】同ＭＯＳＦＥＴのアレイ状に配置したユニットセルのレイアウトを示す平面図である。
【図７】同ＭＯＳＦＥＴのアレイ状に配置したユニットセルのレイアウトにドレインコンタクト配線及びソースコンタクト配線を付加した平面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態について説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＭＯＳＦＥＴのユニットセルを立体模式的に記載したレイアウト構成を示し、図２は図１に示したユニットセルを上方から見た平面図である。
【００３３】
同図において、活性領域内におけるシリコン基板（半導体基板）１上に設けられたフィン部Ｆには、ゲート酸化膜４を介して四方向に開ループ状のゲート電極Ｇがフィン部Ｆを挟み込む形に設けられている。そして、十字型の活性領域のうちゲート電極Ｇの内方の領域はドレイン領域２であり、ゲート電極Ｇの外方の領域はソース領域３である。前記ドレイン領域２及びソース領域３には、互いに同じ導電型の高濃度の不純物が導入されている。
【００３４】
トランジスタの形は、十字型の活性領域の中心を、四方向に開ループ状のゲート電極Ｇが取り囲んでいる形状となっていることが判る。また、フィン部Ｆのうちゲート電極Ｇに挟み込まれた（つまり、ゲート酸化膜４の下方）の領域は、ソース領域３及びドレイン領域２内の不純物とは逆導電型でしきい値制御レベルの濃度の不純物が導入されたチャネル領域となっている。本構造は、基板コンタクト部を有していない。完全空乏型（ＦＤ型）ＳＯＩ−ＭＯＳＦＥＴと同様の動作原理に基づき、基板コンタクトが不要な場合に適した構造である。
【００３５】
また、前記開ループ状ゲート電極Ｇを構成する正方形の各辺のうち相対抗する２つの辺から２つのゲート電極引き出し配線５が導出されており、素子分離上にて開ループ状ゲート電極Ｇと接続されている。尚、図示していないが、ゲート電極引き出し配線５とシリコン基板１との間にもシリコン酸化膜からなるゲート酸化膜が介在している。但し、シリコン酸化膜の代わりにシリコン窒化膜や、シリコン酸窒化膜、その他、いわゆるｈｉｇｈ−ｋ材料からなるゲート絶縁膜を用いても良い。
【００３６】
そして、上方の配線からＭＯＳＦＥＴ内の各部に対して電気的接続を行うためのコンタクトが設けられている。具体的には、ゲート電極引き出し配線５の２カ所のゲートコンタクト用パッド部６には、各々、１つずつのゲートコンタクト６ａが、ドレイン領域２には中央に１つのドレインコンタクト２ａが、ソース領域３には合計４つのソースコンタクト３ａが設けられている。
【００３７】
前記図１に示したユニットセルは、開ループ状ゲート電極Ｇの中心点（つまり、ドレイン領域２の中心点）回りに２回転対称となる構造、即ち、前記ゲート電極Ｇ、ゲート電極引き出し配線５、ドレイン領域２及びソース領域３が、前記半導体基板１の主面上においてユニットセルの中心点に関して回転対称になるように形成されている構造を有する。尚、図１において、７はキャップ層である。
【００３８】
本実施形態のＭＯＳＦＥＴの１ユニットセルの構造によると、開ループ状のゲート電極Ｇによって、ドレイン領域２を１つのドレインコンタクト２ａが引き出せる程度に狭くしておくことにより、開ループ状ゲート電極Ｇの辺方向における長さをできるだけ短くすることができる。しかも、ゲート電極引き出し配線５を開ループ状のゲート電極Ｇの２カ所から引き出して、２つのゲートコンタクト６ａを設けることも可能である。
【００３９】
また、図３に示したように、４方向のゲート電極Ｇの各々にゲートコンタクト６ａを設けることも可能であり、ゲート抵抗Ｒｇを低減することができる。すなわち、開ループ状ゲート電極Ｇの周方向における長さを、ゲート抵抗とゲート容量との積（つまり高周波ロス）ができるだけ小さくなるように最適化することによって、最小雑音指数ＮＦｍｉｎや最大発振周波数ｆｍａｘを低減できるという点においては、前記特許文献１や特許文献２におけるリングゲート構造トランジスタと同様の特徴がある。
【００４０】
更に、図３では、ドレイン領域２の面積が１つのドレインコンタクト２ａのみが引き出し可能な程度に最小化されているので、開ループ状ゲート電極Ｇの辺方向における長さができるだけ短くなっている。
【００４１】
加えて、ユニットセルが安定した４方向のゲート電極Ｇを必ず持つ構成となり、４方向のプロセス変動（ソース領域及びドレイン形成やしきい値制御のイオン注入工程や、ゲート電極Ｇの加工寸法傾斜など）を平均的に受けるトランジスタがスライス上のどの位置でも形成されるので、良好なバラツキ及びミスマッチ特性を持つＭＯＳＦＥＴが形成できる。この特徴により、本構造は、高周波信号増幅用途のＭＯＳＦＥＴのみならず、ＳＲＡＭなどロジック回路への適用によりバラツキ低減の効果がある。
【００４２】
（第２の実施形態）
図４は、本発明の第２の実施形態におけるＭＯＳＦＥＴのユニットセルのレイアウトを示す立体模式図であり、図５は図４を上方から見た平面図である。
【００４３】
本実施形態の主な構造上の特徴は、前記図１及び図２と同様であるが、更に独立した活性領域に基板コンタクト用半導体領域８を備えた構成にある。この基板コンタクト用半導体領域８には、チャネル領域内の不純物と同じ導電型の不純物が導入されており、その中央部には、基板コンタクト８ａが形成されている。本構造は、前記第１の実施形態と異なり、基板コンタクトが必要な構成とした場合のレイアウト例である。その他の特徴や効果については、前記第１の実施形態と同様である。
【００４４】
尚、前記図１〜図５の説明では、ユニットセルにおいて、ゲート電極Ｇの内方領域にドレイン領域２を、外方領域にソース領域３を形成したが、本発明はこれに限定されず、その構成を逆として、ゲート電極Ｇの内方領域にソース領域３を、外方領域にドレイン領域２を形成しても良いのは勿論である。
【００４５】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態は、前記ユニットセルをマトリクス状に配置して構成されるＭＯＳＦＥＴの構造に関する。
【００４６】
図６は、前記第２の実施形態のユニットセルをマトリクス状に配置して構成されるＭＯＳＦＥＴのレイアウトを概略的に示す平面図である。
【００４７】
これ等の図において、素子分離で囲まれる活性領域内には、縦横各４個ずつのユニットセル、つまり、合計１６個のユニットセルが配置されている。前記ユニットセルの数は、回路特性上必要なゲート幅Ｗによって定められる。尚、活性領域内には、ゲートコンタクト部を配置するための素子分離が飛び飛びに存在することになる。
【００４８】
図６に示したＭＯＳＦＥＴでは、複数のユニットセルのうち１つのユニットセル内のゲート電極Ｇなどの各部材の形状と、そのユニットセルに隣接する他のユニットセル内のゲート電極Ｇなどの各部材の形状とが、線対称になるように形成されている。
【００４９】
図７は、前記図６に示したＭＯＳＦＥＴのレイアウトに更に各端子の接続配線を付加した平面図を示す。同図では、複数のユニットセルの各ドレインコンタクト２ａの先端同士を接続するドレインコンタクト配線９が配置されると共に、複数のユニットセルの各ソースコンタクト３ａの先端同士を接続するソースコンタクト配線１０が配置される。
【００５０】
本実施形態のＭＯＳＦＥＴは、その１ユニットセルの構造が開ループ状ゲート電極Ｇの中心点（つまり、ドレイン領域２の中心点）回りに２回転対称となる構造である。即ち、各ユニットセルは、その平面パターンが回転対称性を有しており、かつフィン部Ｆが必ず開ループとなる構造であるので、このユニットセルを複数個半導体基板上に配置する場合には、それら複数個のユニットセルを規則的に配置することが可能である。従って、できるだけ無駄なスペースを生じさせずに各ユニットセルをマトリクス状に配置してＭＯＳＦＥＴを構成することが容易となる。必要なゲート幅を得るためには、ユニットセルを追加していくだけで良い。この点についても、前記特許文献１及び特許文献２におけるリングゲート構造トランジスタと同様の特徴を持つ。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明にかかるＭＯＳＦＥＴの構造は、高い高周波性能を有し、移動体通信機器などに適用される高周波ＬＳＩの高機能化及び低コスト化を実現するためのＭＯＳＦＥＴの構造として、有用である。また、高周波以外の用途においても、良好なバラツキ及びミスマッチ特性を持つトランジスタとして、通常のＡ／ＤコンバータやＤ／Ａコンバータなどのアナログ回路のみならず、ＳＲＡＭなどロジック系の回路においても、高い特性を実現するためのＭＯＳＦＥＴの構造として有用である。
【符号の説明】
【００５２】
１        半導体基板（シリコン基板）
２        ドレイン領域
３        ソース領域
Ｇ       ゲート電極
Ｆ       フィン部
４        ゲート絶縁膜
５        ゲート電極引き出し配線
６        ゲートコンタクト用パッド部
７        キャップ層
８        基板コンタクト用半導体領域
９        ドレインコンタクト配線
１０       ソースコンタクト配線
【図１】
2011233594.tif 000003
【図４】
2011233594.tif 000004
【図２】
2011233594.tif 000005
【図３】
2011233594.tif 000006
【図５】
2011233594.tif 000007
【図６】
2011233594.tif 000008
【図７】
2011233594.tif 000009