(57)【要約】【課題】表示パネルの配線の立ち上がりタイミングと立ち下がりタイミングとが異なるような駆動動作を少ない数の外部制御信号で実現する。【解決手段】データドライバ２、３が、画像に対応する駆動データ信号Ｓｉを外部から供給されるラッチイネーブル信号ＬＥのアサートに応答してラッチするラッチブロック１２と、ラッチブロック１２から出力されるラッチデータ信号Ｄｉを、ラッチイネーブル信号ＬＥに応答して遅延してラッチデータ信号Ｄｉ’を生成する出力制御ブロック１３ラッチデータ信号Ｄｉ’に応答してＰＤＰ１のデータ電極配線Ｗｉを駆動する駆動回路部（１４、１５、１６）とを具備する。出力制御ブロック１３から出力されるラッチデータ信号Ｄｉ’の立ち上がりと立ち下がりのうちの一方のタイミングがラッチイネーブル信号ＬＥのネゲートに応答して決定され、他方のタイミングがラッチイネーブル信号ＬＥのネゲートに無関係に決定される。【選択図】図４
2011017869.tif 000002
【特許請求の範囲】
【請求項１】
画像に対応する駆動データ信号を外部から供給されるラッチイネーブル信号のアサートに応答してラッチし、ラッチした前記駆動データ信号を第１ラッチデータ信号として出力するラッチブロックと、
前記第１ラッチデータ信号を、前記ラッチイネーブル信号に応答して遅延して第２ラッチデータ信号を生成する出力制御ブロックと、
前記第２ラッチデータ信号に応答して表示パネルに設けられた配線を駆動する駆動回路部
とを具備し、
前記出力制御ブロックから出力される前記第２ラッチデータ信号の立ち上がりタイミングと立ち下がりタイミングのうちの一方のタイミングは、他方のタイミングよりも遅延され、
前記一方のタイミングが前記ラッチイネーブル信号のネゲートに応答して決定され、前記他方のタイミングが前記ラッチイネーブル信号のネゲートに無関係に決定される
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記出力制御ブロックは、前記第１ラッチデータ信号の立ち上がりを検出するように構成され、
前記出力制御ブロックは、前記第１ラッチデータ信号の立ち上がりが検出されたとき、前記ラッチイネーブル信号がネゲートされるまで前記第２ラッチデータ信号の立ち上がりを遅延させる
表示パネルドライバ。
【請求項３】
表示パネルと、
前記表示パネルに設けられた配線を駆動する表示パネルドライバと、
ラッチイネーブル信号と画像に対応する駆動データ信号とを供給するコントローラ
とを具備し、
前記表示パネルドライバが、
前記駆動データ信号を前記ラッチイネーブル信号のアサートに応答してラッチし、ラッチした前記駆動データ信号を第１ラッチデータ信号として出力するラッチブロックと、
前記第１ラッチデータ信号を、前記ラッチイネーブル信号に応答して遅延して第２ラッチデータ信号を生成する出力制御ブロックと、
前記第２ラッチデータ信号に応答して表示パネルに設けられた配線を駆動する駆動回路部
とを具備し、
前記出力制御ブロックから出力される前記第２ラッチデータ信号の立ち上がりタイミングと立ち下がりタイミングのうちの一方のタイミングは、他方のタイミングよりも遅延され、
前記一方のタイミングが前記ラッチイネーブル信号のネゲートに応答して決定され、前記他方のタイミングが前記ラッチイネーブル信号のネゲートに無関係に決定され、
表示装置。
【請求項４】
請求項３に記載の表示装置であって、
前記出力制御ブロックは、前記第１ラッチデータ信号の立ち上がりを検出するように構成され、
前記出力制御ブロックは、前記第１ラッチデータ信号の立ち上がりが検出されたとき、前記ラッチイネーブル信号がネゲートされるまで前記第２ラッチデータ信号の立ち上がりを遅延させる
表示装置。
【請求項５】
請求項３又は４に記載の表示装置であって、
前記コントローラが、前記ラッチイネーブル信号がネゲートされるタイミングを制御する
表示装置。
【請求項６】
表示パネルドライバに、ラッチイネーブル信号と画像に対応する駆動データ信号とを外部から供給するステップと、
前記表示パネルドライバのラッチブロックが、前記ラッチイネーブル信号のアサートに応答して前記駆動データ信号をラッチするステップと、
前記ラッチブロックが、ラッチした前記駆動データ信号を第１ラッチデータ信号として出力するステップと、
前記第１ラッチデータ信号を、前記ラッチイネーブル信号に応答して遅延して第２ラッチデータ信号を生成するステップと、
前記第２ラッチデータ信号に応答して表示パネルに設けられた配線を駆動するステップとを具備し、
前記出力制御ブロックから出力される前記第２ラッチデータ信号の立ち上がりタイミングと立ち下がりタイミングのうちの一方のタイミングは、他方のタイミングよりも遅延され、
前記一方のタイミングが前記ラッチイネーブル信号のネゲートに応答して決定され、前記他方のタイミングが前記ラッチイネーブル信号のネゲートに無関係に決定される
表示パネルの駆動方法。
【請求項７】
請求項６に記載の表示パネルの駆動方法であって、
前記ラッチイネーブル信号がネゲートされるタイミングを外部から制御するステップを更に備える
表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル駆動装置、表示装置、及び、表示パネル駆動方法に関し、特に、交流駆動型プラズマディスプレイパネル（ＰＤＰ）やエレクトロルミネセンス（ＥＬ）パネルに設けられたデータ電極配線のように、容量性負荷となる配線を駆動するための駆動技術に関する。
【背景技術】
【０００２】
プラズマテレビ等に用いられる表示パネルは、近年、大型化が急速に進み、大きいものでは１００型を超えるサイズのＰＤＰも開発されている。そして、大画面化と共に、様々な問題が発生している。
【０００３】
表示パネルの大型化における一つの問題は、消費電力の増大である。表示パネルが大型化すると、表示パネルに含まれる配線の長さが長大化し、近接する配線の間に形成される静電容量が増大する。例えば、プラズマディスプレイパネルについては、データ電極配線が長大化することにより、データ電極配線と走査電極配線の間に形成される静電容量、データ電極配線と維持電極配線の間に形成される静電容量、及び、データ電極配線と走査電極配線の間に形成される静電容量が増大する。配線の静電容量が増大すると、配線を駆動するために多くの電荷が必要になり、配線を駆動するために必要な消費電力を増大させてしまう。
【０００４】
このような背景から、消費電力を低減するための技術が様々に検討されている。例えば、特開平１０−１８７０９３号公報（特許文献１）は、ＰＤＰにおいて、隣接するデータ電極配線（公報中ではアドレス電極配線）の間に形成される静電容量での充放電による消費電力を低減するための技術を開示している。この公報には、隣接する２本のデータ電極配線のうちの一方が立ち上げられ、他方が立ち下げられる場合に、立ち上がりタイミングと立ち下がりタイミングとを相違させることにより、消費電力を低減させる技術を開示している。図１は、このような動作の例を示すタイミングチャートである。図１の例では、データ電極配線Ｗｋの立ち上がりタイミングが、データ電極配線Ｗｋ＋１の立ち下がりタイミングよりも遅延されている。データ電極配線Ｗｋ、Ｗｋ＋１の間の静電容量がＣｗであり、Ｌｏｗレベルが０（Ｖ）であり、ＨｉｇｈレベルがＶｗ（Ｖ）である場合、データ電極配線Ｗｋの立ち上がりタイミングとデータ電極配線Ｗｋ＋１の立ち下がりタイミングが同時である場合には、データ電極配線Ｗｋ、Ｗｋ＋１の駆動に必要な消費電力は２×Ｃｗ・Ｖｗ２である。一方で、立ち上がりタイミングと立ち下がりタイミングとが異なる場合には、データ電極配線Ｗｋ、Ｗｋ＋１の駆動に必要な消費電力をＣｗ・Ｖｗ２に低減させることができる。
【０００５】
立ち上がりタイミングと立ち下がりタイミングとを相違させるためには、データドライバの回路構成に工夫をする必要がある。上述の特開平１０−１８７０９３号公報は、立ち上がりタイミングと立ち下がりタイミングとを相違させるデータドライバの構成の例を開示している。図２は、この公報に開示されたデータドライバの構成を示すブロック図である。
【０００６】
コントローラからシリアルデータとして駆動データＤＡＴＡＩＮが出力されると、駆動データＤＡＴＡＩＮがシフトレジスタ１２４に順次供給されてパラレル駆動データＳ１〜Ｓｍに変換される。パラレル駆動データＳ１〜Ｓｍは、ラッチ回路１２５に向けて出力される、ラッチ回路１２５は、ラッチイネーブル端子に供給されるラッチイネーブル信号ＬＥ１〜ＬＥｍがアサートされると（例えば、Ｈｉｇｈレベルにされると）、これに応じて、シフトレジスタ１２４からのパラレル駆動データＳ１〜Ｓｍをラッチし、ラッチされたパラレル駆動データＳ１〜Ｓｍは、ラッチデータＬ１〜Ｌｍとして、それぞれ出力される。
【０００７】
図２のデータドライバでは、データ電極配線に印加するアドレスパルスの立ち上がりおよび立ち下がりタイミングが２つの外部からの制御信号によって制御される。具体的には、ラッチイネーブル信号ＬＥ１〜ＬＥｍをラッチ回路１２５に供給するパルス制御回路１２３が設けられ、各パルス制御回路１２３が、立ち上がりラッチイネーブル信号ＬＥと、立ち下がりラッチイネーブル信号／ＬＥとによって制御される。パルス制御回路１２３のそれぞれは、２つのアンド回路１２３ａ、１２３ｂとオア回路１２３ｃによって構成されている。図２に示されているパルス制御回路１２３の回路構成によれば、パラレル駆動データＳｉが“０”である場合（即ち、Ｌｏｗレベルである場合）、ラッチイネーブル信号ＬＥｉが立ち上がるタイミングが立ち上がりラッチイネーブル信号ＬＥによって制御され、パラレル駆動データＳｉが“１”である場合（即ち、Ｈｉｇｈレベルである場合）、ラッチイネーブル信号ＬＥｉが立ち下がるタイミングが立ち下がりラッチイネーブル信号／ＬＥによって制御される。ラッチ回路１２５は、ラッチイネーブル信号ＬＥ１〜ＬＥｍがアサートされると、シフトレジスタ１２４から出力されるパラレル駆動データＳ１〜Ｓｍをラッチし、ラッチデータＬ１〜Ｌｍとして出力する。
【０００８】
ラッチ回路１２５から出力されるラッチデータＬ１〜Ｌｍは、対応するレベルシフタ１２６およびＦＥＴ駆動バッファ１２７と、ＦＥＴ駆動インバータ１２８とにそれぞれ供給される。ＦＥＴ駆動バッファ１２７とＦＥＴ駆動インバータ１２８から出力される出力信号により、トーテムポール回路を構成する電界効果トランジスタ（ＦＥＴ）１２９、１３０のオンオフが制御される。これにより、トーテムポール回路の出力端Ｏ１〜ＯｍからそれぞれＶｗ（Ｖ）または０（Ｖ）の電圧が出力される。
【０００９】
このような構成のデータドライバでは、トーテムポール回路の出力端Ｏ１〜Ｏｍからの出力信号の立ち上がりタイミングが立ち上がりラッチイネーブル信号ＬＥによって制御され、立ち上がりタイミングが立ち下がりラッチイネーブル信号／ＬＥによって制御される。例えば、立ち上がりラッチイネーブル信号ＬＥの立ち上がりタイミングを立ち下がりラッチイネーブル信号／ＬＥよりも遅らせれば、トーテムポール回路の出力端Ｏ１〜Ｏｍから出力される出力信号のうち、０（Ｖ）からＶｗ（Ｖ）に立ち上げられる出力信号の立ち上がりタイミングが、Ｖｗ（Ｖ）から０（Ｖ）に立ち下げられる出力信号の立ち下がりタイミングよりも遅くなる。このような動作によれば、例えば、データ電極配線Ｗｋの立ち上がりタイミングが隣接するデータ電極配線Ｗｋ＋１の立ち下がりタイミングよりも遅延され、これにより、消費電力が低減される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−１８７０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図２のデータドライバの一つの問題は、パルス制御回路１２３を外部から制御するために立ち上がりラッチイネーブル信号ＬＥと立ち下がりラッチイネーブル信号／ＬＥの２つの外部制御信号が必要であることである。これは、データドライバの入力端子（例えば、パッドやリード）の数を増大させ、実装上好ましくない。
【課題を解決するための手段】
【００１２】
本発明の一の観点では、表示パネルドライバが、画像に対応する駆動データ信号を外部から供給されるラッチイネーブル信号のアサートに応答してラッチし、ラッチした駆動データ信号を第１ラッチデータ信号として出力するラッチブロックと、第１ラッチデータ信号を、ラッチイネーブル信号に応答して遅延して第２ラッチデータ信号を生成する出力制御ブロックと、第２ラッチデータ信号に応答して表示パネルに設けられた配線を駆動する駆動回路部とを具備する。出力制御ブロックから出力される第２ラッチデータ信号の立ち上がりタイミングと立ち下がりタイミングのうちの一方のタイミングは、他方のタイミングよりも遅延される。該一方のタイミングがラッチイネーブル信号のネゲートに応答して決定され、該他方のタイミングがラッチイネーブル信号のネゲートに無関係に決定される。
【００１３】
本発明の他の観点では、表示パネルの駆動方法が、表示パネルドライバに、ラッチイネーブル信号と画像に対応する駆動データ信号とを外部から供給するステップと、表示パネルドライバのラッチブロックが、ラッチイネーブル信号のアサートに応答して駆動データ信号をラッチするステップと、ラッチブロックが、ラッチした駆動データ信号を第１ラッチデータ信号として出力するステップと、第１ラッチデータ信号を、ラッチイネーブル信号に応答して遅延して第２ラッチデータ信号を生成するステップと、第２ラッチデータ信号に応答して表示パネルに設けられた配線を駆動するステップとを具備する。出力制御ブロックから出力される第２ラッチデータ信号の立ち上がりタイミングと立ち下がりタイミングのうちの一方のタイミングは、他方のタイミングよりも遅延される。該一方のタイミングがラッチイネーブル信号のネゲートに応答して決定され、該他方のタイミングがラッチイネーブル信号のネゲートに無関係に決定される。
【発明の効果】
【００１４】
本発明によれば、表示パネルの配線の立ち上がりタイミングと立ち下がりタイミングとが異なるような駆動動作を少ない数の外部制御信号で実現することができる。
【図面の簡単な説明】
【００１５】
【図１】従来のデータ電極配線の駆動方法を示すタイミングチャートである。
【図２】従来のデータドライバの構成を示すブロック図である。
【図３】本発明の一実施形態における表示装置の構成を示すブロック図である。
【図４】本発明の一実施形態におけるデータドライバの構成を示すブロック図である。
【図５】本発明の一実施形態における出力制御ブロックの構成を示す回路図である。
【図６】本発明の一実施形態におけるデータドライバの動作を示すタイミングチャートである。
【図７】本発明の一実施形態における出力制御ブロックの動作を示すタイミングチャートである。
【図８】本発明の他の実施形態における出力制御ブロックの構成を示す回路図である。
【図９】本発明の他の実施形態における出力制御ブロックの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
図３は、本発明の一実施形態における表示装置の構成を示すブロック図である。図３の表示装置１０は、プラズマディスプレイ装置として構成されている。ただし、本発明が、容量性負荷となる配線を有する表示パネル（例えば、液晶表示パネルやＥＬパネル）を用いた他の表示装置にも適用可能であることに留意されたい。
【００１７】
表示装置１０は、プラズマディスプレイパネル１と、データドライバ２、３と、走査ドライバ４と、維持ドライバ５と、コントローラ６とを備えている。プラズマディスプレイパネル１は、データ電極配線Ｗ１〜Ｗ２ｎと、走査電極配線Ｙ１〜Ｙｍと、維持電極配線Ｘ１〜Ｘｍとを備えている。データドライバ２、３は、コントローラ６から受け取った駆動データＤＡＴＡに応答してデータ電極配線Ｗ１〜Ｗ２ｎを駆動する。本実施形態では、プラズマディスプレイパネル１の上下に２つのデータドライバ２が設けられている。一方のデータドライバ２は、奇数番目のデータ電極配線Ｗ１、Ｗ３、・・・、Ｗ２ｎ−１を駆動し、他方のデータドライバ３は、偶数番目のデータ電極配線Ｗ２、Ｗ４、・・・、Ｗ２ｎを駆動する。また、走査ドライバ４は、走査電極配線Ｙ１〜Ｙｍを駆動し、維持ドライバ５は、維持電極配線Ｘ１〜Ｘｍを駆動する。コントローラ６は、外部から供給される画像データから駆動データＤＡＴＡを生成してシリアルデータとしてデータドライバ２に供給する。コントローラ６は、更に、制御信号を供給してデータドライバ２、３と、走査ドライバ４と、維持ドライバ５とを制御する。データドライバ２、３に供給される制御信号には、ラッチイネーブル信号ＬＥが含まれている。後述されるように、ラッチイネーブル信号ＬＥとは、データドライバ２、３に含まれるラッチブロックにラッチを許可する信号である。
【００１８】
図４は、本実施形態におけるデータドライバ２の構成を示すブロック図である。データドライバ２は、シフトレジスタ１１と、ラッチブロック１２と、出力制御ブロック１３と、プリバッファ１４と、レベルシフタ１５と、出力バッファ１６とを備えている。
【００１９】
シフトレジスタ１１は、コントローラ６から順次に受け取った駆動データＤＡＴＡに対してシリアル−パラレル変換を行って駆動データＤＡＴＡに対応する駆動データ信号Ｓ１、Ｓ３、・・・、Ｓ２ｎ−１を生成し、ラッチブロック１２に分配する。
【００２０】
各ラッチブロック１２は、ラッチイネーブル信号ＬＥのアサートに応答して駆動データ信号Ｓｉをラッチし、ラッチした駆動データ信号を出力制御ブロック１３に供給する。なお、データ電極配線Ｗｉに対応するラッチブロック１２から出力制御ブロック１３に供給される駆動データ信号を、以下では、ラッチデータ信号Ｄｉと記載する。また、以下では、本実施形態ではラッチイネーブル信号ＬＥがローアクティブであるとして説明を行う。即ち、ラッチイネーブル信号ＬＥがＬｏｗレベルにされた状態をラッチイネーブル信号ＬＥがアサートされたと称する。ただし、ラッチイネーブル信号ＬＥはハイアクティブであってもよい。この場合、ラッチイネーブル信号ＬＥがＨｉｇｈレベルにされた状態が、ラッチイネーブル信号ＬＥがアサートされたとして定義される。
【００２１】
各出力制御ブロック１３は、ラッチデータ信号ＤｉがＬｏｗレベルからＨｉｇｈレベルに立ち上がった場合にのみラッチデータ信号Ｄｉに遅延を与える機能を有している。出力制御ブロック１３から出力されるラッチデータ信号を、以下では、ラッチデータ信号Ｄｉ’という。詳細には、ラッチイネーブル信号ＬＥがアサートされて駆動データ信号Ｓｉがラッチされた結果としてラッチデータ信号ＤｉがＬｏｗレベルからＨｉｇｈレベルに立ち上がった場合、出力制御ブロック１３は、ラッチデータ信号Ｄｉ’をＬｏｗレベルからＨｉｇｈレベルに立ち上げるのをラッチイネーブル信号ＬＥがネゲートされるまで待つ。一方、ラッチデータ信号ＤｉがＨｉｇｈレベルからＬｏｗレベルに立ち下がった場合、出力制御ブロック１３は、即座にラッチデータ信号Ｄｉ’をＨｉｇｈレベルからＬｏｗレベルに立ち下げる。即ち、ラッチデータ信号Ｄｉ’のＬｏｗレベルからＨｉｇｈレベルへの立ち上げは、ラッチイネーブル信号ＬＥのネゲートに応答して行われる一方、ラッチデータ信号Ｄｉ’のＨｉｇｈレベルからＬｏｗレベルへの立ち下げは、（ラッチイネーブル信号ＬＥのネゲートに無関係に）ラッチイネーブル信号ＬＥのアサートに応答して行われる。
【００２２】
プリバッファ１４とレベルシフタ１５は、ラッチデータ信号Ｄｉ’に応答して各出力バッファ１６を制御するための制御信号ＳＵＰｉ、ＳＤＯＷＮｉを生成する回路部である。ここで、制御信号ＳＵＰｉは、データ電極配線Ｗｉに接続された出力バッファ１６に、データ電極配線ＷｉをＨｉｇｈレベルにプルアップするように指示するための信号であり、制御信号ＳＤＯＷＮｉは、データ電極配線Ｗｉに接続された出力バッファ１６に、データ電極配線ＷｉをＬｏｗレベルにプルダウンするように指示するための信号である。レベルシフタ１５は、プリバッファ１４の出力信号の信号レベルを高くすることにより、制御信号ＳＵＰｉの信号レベルを出力バッファ１６の入力レベルに適合させる役割を有している。
【００２３】
各出力バッファ１６は、出力端子ＯＵＴｉを制御信号ＳＵＰｉ、ＳＤＯＷＮｉに応答して駆動する。出力端子ＯＵＴｉは、データ電極配線Ｗｉに接続されており、よって、各出力バッファ１６は、データ電極配線Ｗｉを駆動する役割を果たしている。
【００２４】
データドライバ３も、同様の構成を有している。データドライバ３については、偶数番目のデータ電極配線Ｗ２、Ｗ４、・・・、Ｗ２ｎに対応する駆動データ信号Ｓ２、Ｓ４、・・・、Ｓ２ｎをラッチブロック１２がラッチしてラッチデータ信号Ｄ２、Ｄ４、・・・、Ｄ２ｎが生成される。更に、必要に応じてラッチデータ信号Ｄ２、Ｄ４、・・・、Ｄ２ｎが出力制御ブロック１３によって遅延されてラッチデータ信号Ｄ２’、Ｄ４’、・・・、Ｄ２ｎ’が生成される。生成されたラッチデータ信号Ｄ２’、Ｄ４’、・・・、Ｄ２ｎ’に応答して出力端子ＯＵＴ２、ＯＵＴ４、・・・、ＯＵＴ２ｎ（即ち、データ電極配線Ｗ２、Ｗ４、・・・、Ｗ２ｎ）が駆動される。
【００２５】
図５は、一実施形態における出力制御ブロック１３の構成の例を示す回路図である。本実施形態では、各出力制御ブロック１３は、ＡＮＤゲート２１、インバータ２２、遅延素子２３、マスク信号発生回路２４、遅延素子２５、及びＡＮＤゲート２６を備えている。
【００２６】
ＡＮＤゲート２１、インバータ２２及び遅延素子２３は、ラッチデータ信号Ｄｉの立ち上がりを検出するための回路部分であり、ラッチデータ信号Ｄｉが立ち上ったことを示す立ち上がり検出信号Ｓｅｔ＿ｉを生成する。詳細には、インバータ２２及び遅延素子２３は、ラッチデータ信号Ｄｉを反転し、更に遅延させて出力する。遅延素子２３から出力される信号を、以下では、信号Ｄｉ＿１と記載する。ＡＮＤゲート２１は、ラッチデータ信号Ｄｉと信号Ｄｉ＿１の論理積に対応する信号を出力する。ＡＮＤゲート２１から出力される信号が、立ち上がり検出信号Ｓｅｔ＿ｉである。
【００２７】
マスク信号発生回路２４は、ラッチイネーブル信号ＬＥと検出信号Ｓｅｔ＿ｉとからマスク信号Ｍａｓｋ＿ｉを生成する。ここで、マスク信号Ｍａｓｋ＿ｉとは、ラッチデータ信号Ｄｉ’のＬｏｗレベルからＨｉｇｈレベルへの立ち上げを抑制する（マスクする）信号である。詳細には、マスク信号発生回路２４は、立ち上がり検出信号Ｓｅｔ＿ｉのアサートに応答してマスク信号Ｍａｓｋ＿ｉをアサートし、ラッチイネーブル信号ＬＥのネゲートに応答してマスク信号Ｍａｓｋ＿ｉをネゲートする。即ち、マスク信号Ｍａｓｋ＿ｉがアサートされる期間とは、ラッチデータ信号Ｄｉの立ち上がりが検出されて立ち上がり検出信号Ｓｅｔ＿ｉがアサートされて以後、ラッチイネーブル信号ＬＥがネゲートされるまでの期間である。後述のように、マスク信号Ｍａｓｋ＿ｉがアサートされるとラッチデータ信号Ｄｉ’がＬｏｗレベルに維持される。本実施形態では、マスク信号Ｍａｓｋ＿ｉはローアクティブであり、マスク信号Ｍａｓｋ＿ｉがＬｏｗレベルである状態がマスク信号Ｍａｓｋ＿ｉがアサートされた状態である。
【００２８】
遅延素子２５及びＡＮＤゲート２６は、ラッチデータ信号Ｄｉを遅延させると共に、マスク信号Ｍａｓｋ＿ｉに応答してラッチデータ信号Ｄｉ’を出力する回路部である。遅延素子２５は、ラッチデータ信号Ｄｉを遅延して信号Ｄｉ＿２を生成する。ＡＮＤゲート２６は、マスク信号Ｍａｓｋ＿ｉと信号Ｄｉ＿２の論理積に対応する信号を出力する。ＡＮＤゲート２６から出力される信号が、ラッチデータ信号Ｄｉ’である。
【００２９】
以下では、本実施形態のデータドライバ２、３の動作を説明する。まず、図６を参照しながら、データドライバ２、３の動作の概略を説明する。以下では、走査電極配線Ｙｋ〜Ｙｋ＋３が駆動される水平走査期間（第ｋ〜第ｋ＋３水平走査期間）における、データ電極配線Ｗ１、Ｗ２の駆動について説明する。ここで、第ｋ〜第ｋ＋３水平走査期間においては、データ電極配線Ｗ１、Ｗ２が次のように駆動されるものとして説明を行う：
第ｋ水平走査期間においては、データ電極配線Ｗ１がＬｏｗレベルからＨｉｇｈレベルにプルアップされ、データ電極配線Ｗ２がＨｉｇｈレベルからＬｏｗレベルにプルダウンされる。
第ｋ＋１水平走査期間においては、データ電極配線Ｗ１がＨｉｇｈレベルのままに維持され、データ電極配線Ｗ２がＬｏｗレベルのままに維持される。
第ｋ＋２水平走査期間においては、データ電極配線Ｗ１がＨｉｇｈレベルからＬｏｗレベルにプルダウンされ、データ電極配線Ｗ２がＬｏｗレベルからＨｉｇｈレベルにプルアップされる。
第ｋ＋３水平走査期間においては、データ電極配線Ｗ１がＬｏｗレベルのままに維持され、データ電極配線Ｗ２がＨｉｇｈレベルのままに維持される。
【００３０】
第ｋ水平走査期間の開始時にラッチイネーブル信号ＬＥがアサートされると（図６ではプルダウンされると）、データドライバ２、３においてラッチブロック１２が駆動データ信号Ｓ１〜Ｓ２ｎをラッチする。結果として、データ電極配線Ｗ１に対応するラッチブロック１２から出力されるラッチデータ信号Ｄ１がＬｏｗレベルからＨｉｇｈレベルにプルアップされ、ラッチデータ信号Ｄ２がＨｉｇｈレベルからＬｏｗレベルにプルアダウンされる。
【００３１】
このとき、ＬｏｗレベルからＨｉｇｈレベルにプルアップされるラッチデータ信号Ｄ１のみが遅延され、ラッチデータ信号Ｄ２は遅延されない。即ち、データ電極配線Ｗ１に対応するラッチデータ信号Ｄ１’のプルアップが、データ電極配線Ｗ２のラッチデータ信号Ｄ２’のプルダウンよりも遅延される。この結果、隣接するデータ電極配線Ｗ１、Ｗ２について、データ電極配線Ｗ１のプルアップがデータ電極配線Ｗ２のプルダウンよりも遅延される。上述のように、これは、消費電力の低減に有効である。
【００３２】
ラッチデータ信号Ｄ１’がプルアップされるタイミングは、ラッチイネーブル信号ＬＥがネゲートされるタイミングに応じて決定される。結果として、データ電極配線Ｗ１がプルアップされるタイミングは、ラッチイネーブル信号ＬＥがネゲートされるタイミングに応じて決定されることになる。
【００３３】
データ電極配線Ｗ１〜Ｗ２ｎの駆動が開始された後で走査電極配線Ｙｋが駆動され、これにより、走査電極配線Ｙｋに対応する画素が駆動される。
【００３４】
第ｋ＋２水平走査期間でも同様に、ラッチデータ信号Ｄ１、Ｄ２のうちのプルアップされる方のラッチデータ信号（第ｋ＋２水平走査期間では、ラッチデータ信号Ｄ２）のみが遅延される。第ｋ＋２水平走査期間の開始時にラッチイネーブル信号ＬＥがアサートされると、データドライバ２、３においてラッチブロック１２が駆動データ信号Ｓ１〜Ｓ２ｎをラッチする。結果として、データ電極配線Ｗ１に対応するラッチブロック１２から出力されるラッチデータ信号Ｄ１がＨｉｇｈレベルからＬｏｗレベルにプルダウンされ、ラッチデータ信号Ｄ２がＬｏｗレベルからＨｉｇｈレベルにプルアップされる。
【００３５】
このとき、ＬｏｗレベルからＨｉｇｈレベルにプルアップされるラッチデータ信号Ｄ２のみが遅延され、ラッチデータ信号Ｄ１は遅延されない。即ち、データ電極配線Ｗ２に対応するラッチデータ信号Ｄ２’のプルアップが、データ電極配線Ｗ１のラッチデータ信号Ｄ１’のプルダウンよりも遅延される。この結果、データ電極配線Ｗ２のプルアップがデータ電極配線Ｗ１のプルダウンよりも遅延される。このとき、データ電極配線Ｗ２がプルアップされるタイミングは、ラッチイネーブル信号ＬＥがネゲートされるタイミングに応じて決定される。
【００３６】
その一方で、第ｋ＋１水平走査期間、第ｋ＋３水平走査期間では、ラッチデータ信号Ｄ１及びＤ２は、直前の水平走査期間と同じである。したがって、ラッチデータ信号Ｄ１’及びＤ２’は不変であり、データ電極配線Ｗ１、Ｗ２の電圧レベルも不変である。
【００３７】
本実施形態においては、データ電極配線のプルアップのみを選択的に遅延させる動作が、単一のラッチイネーブル信号ＬＥに応答して行われることに留意されたい。図２に記載された技術では、立ち上がりラッチイネーブル信号ＬＥによってデータ電極配線の立ち上がりタイミングが決定され、立ち下がりラッチイネーブル信号／ＬＥによってデータ電極配線の立ち下がりタイミングが決定されている。一方、本実施形態では、データ電極配線の立ち下がりタイミングがラッチイネーブル信号ＬＥのアサートのタイミングに応じて決定されるのに対し、データ電極配線の立ち上がりタイミングがラッチイネーブル信号ＬＥのネゲートのタイミングに応じて決定される。本実施形態では、これにより、単一のラッチイネーブル信号ＬＥしか用いずにデータ電極配線のプルアップのみを選択して遅延させる動作が行われる。データ電極配線の立ち上がりタイミングがラッチイネーブル信号ＬＥのネゲートのタイミングに応じて決定されることは、外部からデータ電極配線の立ち上がりタイミングを制御可能にする点でも有効である。
【００３８】
本実施形態の表示装置１０では、データ電極配線のプルアップのみを選択して遅延させる動作が、出力制御ブロック１３の機能を利用して実現されている。図７は、出力制御ブロック１３の動作を示すタイミングチャートである。
【００３９】
まず、データ電極配線ＷｉがＬｏｗレベルからＨｉｇｈレベルにプルアップされる場合の出力制御ブロック１３の動作を説明する。本実施形態では、ラッチイネーブル信号ＬＥのアサートに応答してラッチデータ信号ＤｉがＬｏｗレベルからＨｉｇｈレベルになったときに、データ電極配線ＷｉがＬｏｗレベルからＨｉｇｈレベルにプルアップされる。出力制御ブロック１３は、このことを利用して、ラッチデータ信号Ｄｉがプルアップされるとデータ電極配線Ｗｉがプルアップされると判断し、立ち上がり検出信号Ｓｅｔ＿ｉをアサートする。より具体的には、本実施形態では、ラッチデータ信号Ｄｉを反転させ更に遅延させた信号である信号Ｄｉ＿１とラッチデータ信号Ｄｉとの論理積をとることにより、立ち上がり検出信号Ｓｅｔ＿ｉが生成される。このようにして生成された立ち上がり検出信号Ｓｅｔ＿ｉが、ラッチデータ信号Ｄｉのプルアップに応じてアサートされる（本実施形態ではプルアップされる）ことは、当業者には自明的であろう。
【００４０】
立ち上がり検出信号Ｓｅｔ＿ｉがアサートされると、マスク信号Ｍａｓｋ＿ｉがアサートされる（本実施形態では、マスク信号Ｍａｓｋ＿ｉがＬｏｗレベルにプルダウンされる）。これにより、ラッチデータ信号Ｄｉ’のプルアップが禁止される。その後、ラッチイネーブル信号ＬＥがネゲートされると、マスク信号Ｍａｓｋ＿ｉがネゲートされ（本実施形態では、Ｈｉｇｈレベルにプルアップされ）、ラッチデータ信号Ｄｉ’のプルアップが許可される。ラッチデータ信号Ｄｉ’は、ラッチデータ信号Ｄｉを遅延して得られた信号Ｄｉ＿２とマスク信号Ｍａｓｋ＿ｉの論理積として生成される。結果として、ラッチデータ信号Ｄｉ’は、ラッチデータ信号Ｄｉを遅延させた信号になり、且つ、ラッチデータ信号Ｄｉ’がプルアップされるタイミングは、ラッチイネーブル信号ＬＥがネゲートされるタイミングによって決定される。この結果、データ電極配線Ｗｉがプルアップされるタイミングもラッチイネーブル信号ＬＥがネゲートされるタイミングによって決定される。
【００４１】
一方、データ電極配線ＷｉがＨｉｇｈレベルからＬｏｗレベルにプルダウンされる場合は、出力制御ブロック１３は、下記のように動作する：ラッチイネーブル信号ＬＥのアサートに応答してラッチデータ信号ＤｉがＨｉｇｈレベルからＬｏｗレベルにプルダウンされても立ち上がり検出信号Ｓｅｔ＿ｉはアサートされない。この結果、マスク信号Ｍａｓｋ＿ｉはネゲートされたままである。そのため、信号Ｄｉ＿２が、そのままラッチデータ信号Ｄｉ’として出力される。この場合、ラッチデータ信号Ｄｉ’のプルダウンは、ラッチデータ信号Ｄｉのプルダウンから遅延素子２５の遅延時間だけ遅れることになる。結果として、ラッチデータ信号Ｄｉ’がプルダウンされるタイミングは、（ラッチイネーブル信号ＬＥがネゲートされるタイミングに無関係に）ラッチイネーブル信号ＬＥがアサートされるタイミングに応じて決定される。結果として、データ電極配線Ｗｉがプルダウンされるタイミングも（ラッチイネーブル信号ＬＥがネゲートされるタイミングに無関係に）ラッチイネーブル信号ＬＥがアサートされるタイミングに応じて決定される。
【００４２】
このような動作によれば、ラッチイネーブル信号ＬＥのネゲートのタイミングによって、ラッチデータ信号Ｄｉ’をプルアップするタイミングを、ラッチデータ信号Ｄｉ’をプルダウンするタイミングから所望の遅延時間だけ遅くすることができる。これにより、データ電極配線をプルアップするタイミングを、データ電極配線をプルダウンするタイミングから所望の遅延時間だけ遅くすることができる。
【００４３】
ラッチイネーブル信号ＬＥのネゲートのタイミングの制御は、例えば、ラッチイネーブル信号ＬＥを生成するコントローラ６の設定を変更することによって実現可能である。コントローラ６は、その設定に応じてラッチイネーブル信号ＬＥのアサートのタイミング及びネゲートのタイミングを制御する。これにより、ラッチデータ信号Ｄｉ’のプルアップ及びプルダウンのタイミング、即ち、データ電極配線のプルアップ及びプルダウンのタイミングを制御することができる。このとき、ＰＤＰパネル１のデータ電極配線Ｗ１〜Ｗ２ｎの容量に応じてラッチイネーブル信号ＬＥのネゲートのタイミングを制御することにより、データ電極配線のプルダウンからプルアップまでの遅延時間を適切なタイミングに設定することができる。
【００４４】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定されるものではなく、当業者には自明な様々な変更が可能である。例えば、上記の実施形態では、ラッチイネーブル信号ＬＥがＬｏｗレベルにされたときにラッチイネーブル信号ＬＥがアサートされたとして回路が構成されているが、ラッチイネーブル信号ＬＥがＨｉｇｈレベルにされたときにラッチイネーブル信号ＬＥがアサートされたとして回路を構成してもよい。
【００４５】
また、上記の実施形態では、データ電極配線をプルアップするタイミングが、データ電極配線をプルダウンするタイミングから遅延されているが、データ電極配線をプルダウンするタイミングが、データ電極配線をプルアップするタイミングよりも遅延されてもよい。この場合、出力制御ブロック１３は、ラッチイネーブル信号ＬＥのネゲートのタイミングによって、ラッチデータ信号Ｄｉ’をプルダウンするタイミングを、ラッチデータ信号Ｄｉ’をプルアップするタイミングから所望の遅延時間だけ遅くするように構成される。図８は、この場合の出力制御ブロック１３の構成の例を示す回路図である。
【００４６】
図８の出力制御ブロック１３は、ＡＮＤゲート２１、インバータ２７、遅延素子２３、マスク信号発生回路２４、遅延素子２５、及びＯＲゲート２８を備えている。
【００４７】
ＡＮＤゲート２１、インバータ２７及び遅延素子２３は、ラッチデータ信号Ｄｉの立ち下がりを検出するための回路部分であり、ラッチデータ信号Ｄｉが立ち下がったことを示す立ち下がり検出信号Ｓｅｔ＿ｉを生成する。詳細には、インバータ２７によって生成されたラッチデータ信号Ｄｉの反転信号と、遅延素子２３から出力される信号Ｄｉ＿１との論理積に対応する信号が立ち下がり検出信号Ｓｅｔ＿ｉとしてＡＮＤゲート２１から出力される。マスク信号発生回路２４は、ラッチイネーブル信号ＬＥと立ち下がり検出信号Ｓｅｔ＿ｉとからマスク信号Ｍａｓｋ＿ｉを生成する。詳細には、マスク信号発生回路２４は、立ち上がり検出信号Ｓｅｔ＿ｉのアサートに応答してマスク信号Ｍａｓｋ＿ｉをアサートし、ラッチイネーブル信号ＬＥのネゲートに応答してマスク信号Ｍａｓｋ＿ｉをネゲートする。即ち、マスク信号Ｍａｓｋ＿ｉがアサートされる期間とは、ラッチデータ信号Ｄｉの立ち上がりが検出されて立ち上がり検出信号Ｓｅｔがアサートされて以後、ラッチイネーブル信号ＬＥがネゲートされるまでの期間である。図８の回路構成では、マスク信号Ｍａｓｋ＿ｉはハイアクティブであり、マスク信号Ｍａｓｋ＿ｉがＨｉｇｈレベルである状態がマスク信号Ｍａｓｋ＿ｉがアサートされた状態である。
【００４８】
遅延素子２５及びＯＲゲート２８は、ラッチデータ信号Ｄｉを遅延させると共に、マスク信号Ｍａｓｋに応答してラッチデータ信号Ｄｉ’を生成する回路部分である。遅延素子２５は、ラッチデータ信号Ｄｉを遅延して信号Ｄｉ＿２を生成する。ＯＲゲート２８は、マスク信号Ｍａｓｋ＿ｉと信号Ｄｉ＿２の論理和に対応する信号を出力する。ＯＲゲート２８から出力される信号が、ラッチデータ信号Ｄｉ’である。
【００４９】
図９は、図８の構成の出力制御ブロック１３の動作を示すタイミングチャートである。まず、データ電極配線ＷｉがＨｉｇｈレベルからＬｏｗレベルにプルダウンされる場合の出力制御ブロック１３の動作を説明する。図８の構成の出力制御ブロック１３は、ラッチデータ信号Ｄｉがプルダウンされるとデータ電極配線Ｗｉがプルダウンされると判断し、立ち上がり検出信号Ｓｅｔ＿ｉをアサートする。より具体的には、本実施形態では、ラッチデータ信号Ｄｉを遅延させた信号である信号Ｄｉ＿１とラッチデータ信号Ｄｉの反転信号との論理積をとることにより、立ち下がり検出信号Ｓｅｔ＿ｉが生成される。このようにして生成された立ち下がり検出信号Ｓｅｔ＿ｉが、ラッチデータ信号Ｄｉのプルダウンに応じてアサートされる（本実施形態ではプルアップされる）ことは、当業者には自明的であろう。
【００５０】
立ち下がり検出信号Ｓｅｔ＿ｉがアサートされると、マスク信号Ｍａｓｋ＿ｉがアサートされる（本実施形態では、マスク信号Ｍａｓｋ＿ｉがＨｉｇｈレベルにプルアップされる）。これにより、ラッチデータ信号Ｄｉ’のプルダウンが禁止される。その後、ラッチイネーブル信号ＬＥがネゲートされると、マスク信号Ｍａｓｋ＿ｉがネゲートされ（本実施形態では、Ｌｏｗレベルにプルダウンされ）、ラッチデータ信号Ｄｉ’のプルダウンが許可される。ラッチデータ信号Ｄｉ’は、ラッチデータ信号Ｄｉを遅延して得られた信号Ｄｉ＿２とマスク信号Ｍａｓｋ＿ｉの論理和として生成される。結果として、ラッチデータ信号Ｄｉ’は、ラッチデータ信号Ｄｉを遅延させた信号になり、且つ、ラッチデータ信号Ｄｉ’がプルダウンされるタイミングは、ラッチイネーブル信号ＬＥがネゲートされるタイミングによって決定される。この結果、データ電極配線Ｗｉがプルダウンされるタイミングもラッチイネーブル信号ＬＥがネゲートされるタイミングによって決定される。
【００５１】
一方、データ電極配線ＷｉがＬｏｗレベルからＨｉｇｈレベルにプルアップされる場合は、出力制御ブロック１３は、下記のように動作する：ラッチイネーブル信号ＬＥのアサートに応答してラッチデータ信号ＤｉがＬｏｗレベルからＨｉｇｈレベルにプルアップされても立ち上がり検出信号Ｓｅｔ＿ｉはアサートされない。この結果、マスク信号Ｍａｓｋ＿ｉはネゲートされたままである。そのため、信号Ｄｉ＿２が、そのままラッチデータ信号Ｄｉ’として出力される。この場合、ラッチデータ信号Ｄｉ’のプルアップは、ラッチデータ信号Ｄｉのプルアップから遅延素子２５の遅延時間だけ遅れることになる。結果として、ラッチデータ信号Ｄｉ’がプルアップされるタイミングは、（ラッチイネーブル信号ＬＥがネゲートされるタイミングに無関係に）ラッチイネーブル信号ＬＥがアサートされるタイミングに応じて決定される。結果として、データ電極配線Ｗｉがプルアップされるタイミングも（ラッチイネーブル信号ＬＥがネゲートされるタイミングに無関係に）ラッチイネーブル信号ＬＥがアサートされるタイミングに応じて決定される。
【００５２】
このような動作によれば、ラッチイネーブル信号ＬＥのネゲートのタイミングによって、あるラッチデータ信号Ｄｉ’をプルダウンするタイミングを、ラッチデータ信号Ｄｉ’をプルアップするタイミングから所望の遅延時間だけ遅くすることができる。これにより、データ電極配線をプルダウンするタイミングを、データ電極配線をプルアップするタイミングから所望の遅延時間だけ遅くすることができる。
【符号の説明】
【００５３】
１０：表示装置
１：プラズマディスプレイパネル
２、３：データドライバ
４：走査ドライバ
５：維持ドライバ
６：コントローラ
１１：シフトレジスタ
１２：ラッチブロック
１３：出力制御ブロック
１４：プリバッファ
１５：レベルシフタ
１６：出力バッファ
２１：ＡＮＤゲート
２２：インバータ
２３：遅延素子
２４：マスク信号発生回路
２５：遅延素子
２６：ＡＮＤゲート
２７：インバータ
２８：ＯＲゲート
１２３：パルス制御回路
１２４：シフトレジスタ
１２５：ラッチ回路
１２６：レベルシフタ
１２７：ＦＥＴ駆動バッファ
１２８：ＦＥＴ駆動インバータ
１２９、１３０：電界効果トランジスタ（ＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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