(57)【要約】【課題】絶縁層上の半導体層に形成されたトランジスターの閾値電圧のバラツキを低減できるようにした半導体装置を提供する。【解決手段】絶縁層上に半導体層が形成された基板と、前記半導体層に形成されたトランジスターと、を備え、前記トランジスターは、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成されたソース又はドレインと、前記ゲート電極直下の前記半導体層において前記トランジスターのゲート幅方向に沿って電流を流すための入力側端子及び出力側端子と、を有する。【選択図】図２
2011060894.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に半導体層が形成された基板と、
前記半導体層に形成されたトランジスターと、を備え、
前記トランジスターは、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成されたソース又はドレインと、
前記ゲート電極直下の前記半導体層において前記トランジスターのゲート幅方向に沿って電流を流すための入力側端子及び出力側端子と、を有することを特徴とする半導体装置。
【請求項２】
前記入力側端子は、前記ゲート電極のゲート幅方向の一端に隣接して形成され、
前記出力側端子は、前記ゲート電極のゲート幅方向の他端に隣接して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスターとして、第１トランジスター及び第２トランジスターを備え、
前記第１トランジスターは、
前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側下の前記半導体層に形成された第１ソース又は第１ドレインと、
前記第１ゲート電極直下の前記半導体層において前記第１トランジスターのゲート幅方向に沿って第１の電流を流すための第１入力側端子及び第１出力側端子と、を有し、
前記第２トランジスターは、
前記半導体層上にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側下の前記半導体層に形成された第２ソース又は第２ドレインと、
前記第２ゲート電極直下の前記半導体層において前記第２トランジスターのゲート幅方向に沿って第２の電流を流すための第２入力側端子及び第２出力側端子と、を有し、
前記第１トランジスターと前記第２トランジスターは同一チャネル型のトランジスターであり、
前記第１の電流と前記第２の電流とを同じ値に揃える電流源、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１入力側端子は、前記第１ゲート電極のゲート幅方向の一端に隣接して形成され、
前記第１出力側端子は、前記第１ゲート電極のゲート幅方向の他端に隣接して形成され、
前記第２入力側端子は、前記第２ゲート電極のゲート幅方向の一端に隣接して形成され、
前記第２出力側端子は、前記第２ゲート電極のゲート幅方向の他端に隣接して形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
複数のメモリーセルを有するメモリー回路、を備え、
前記メモリーセルは、
フリップフロップ回路と、
前記フリップフロップ回路の入力側と第１データ線とを選択的に接続する第１パストランジスターと、
前記フリップフロップ回路の出力側と第２データ線とを選択的に接続する第２パストランジスターと、を有し、
前記第１パストランジスターには前記第１トランジスターが使用され、且つ、
前記第２パストランジスターには前記第２トランジスターが使用されていることを特徴とする請求項３又は請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層にトランジスターを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比あるいは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。また、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。ＳＯＩ−ＭＩＳＦＥＴの構造については、例えば特許文献１、２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００１２８４５９６―号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、集積回路の微細化は最先端のプロセスでは４５ｎｍ程度にまで進められ、今後さらなる微細化が実現するものと予想される。このような集積回路の微細化に伴い、集積回路に用いられるＭＩＳＦＥＴの閾値電圧の低電圧化が求められている。ＳＯＩ−ＭＩＳＦＥＴの閾値電圧をよりいっそう低くするためには、絶縁膜（以下、ＢＯＸ層ともいう。）上の半導体膜（以下、ＳＯＩ層ともいう。）に含まれる不純物の濃度を極めて正確に制御する必要がある。
【０００５】
また、集積回路の微細化に伴い、複数のＭＩＳＦＥＴ間での閾値電圧のバラツキ低減も要求される。即ち、ＭＩＳＦＥＴのチャネルとなる領域（以下、チャネル領域ともいう。）において、極少量の不純物及びその濃度バラツキは、閾値電圧のバラツキに大きく結びつく。このような閾値電圧のバラツキは、主にドレイン電流などの素子特性に影響して回路動作に異常をきたす可能性があり、さらに、低電圧化によってその影響は相対的に大きくなる。このため、集積回路のさらなる微細化を進展させる上で、閾値電圧のバラツキ低減は特に重要である。
そこで、本発明のいくつかの態様は、このような事情を鑑みてなされたものであって、絶縁層上の半導体層に形成されたトランジスターの閾値電圧のバラツキを低減できるようにした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層上に半導体層が形成された基板と、前記半導体層に形成されたトランジスターと、を備え、前記トランジスターは、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成されたソース又はドレインと、前記ゲート電極直下の前記半導体層において前記トランジスターのゲート幅方向に沿って電流を流すための入力側端子及び出力側端子と、を有することを特徴とする。
このような構成であれば、ゲート電極直下の半導体層（以下、ボディ領域ともいう。）に電流を流すことにより、ボディ領域の不純物濃度に応じて、ボディ領域の電位（即ち、ボディ電位）を変化させることができ、トランジスターの閾値電圧を調整することができる。
【０００７】
例えばトランジスターがｎチャネル型の場合を想定する。後述の表１に示すように、ボディ領域におけるｐ型の不純物濃度が低い（即ち、抵抗値が高い）ときは、トランジスターの閾値電圧は通常、低い値となっている。ここで、ボディ領域に定電流（即ち、一定の大きさの電流）を流すと、抵抗値が高いため電圧降下が大きく、ボディ電位は大きく下がる。ボディ電位の低下量が大きいと、閾値電圧は高くなる。一方、ボディ領域におけるｐ型の不純物濃度が高い（即ち、抵抗が低い）ときは、トランジスターの閾値電圧は通常、高い値となっている。ここで、ボディ領域に定電流を流すと、抵抗が低いため電圧降下は小さく、ボディ電位はさほど下がらない。ボディ電位の低下量が小さいと、閾値電圧もさほど高くはならない。
【０００８】
従って、ボディ領域におけるｐ型の不純物濃度が低いときは、ボディ電位を相対的に低くすることができ、閾値電圧を相対的に高くなる方向に調整することができる。また、ボディ領域におけるｐ型の不純物濃度が高いときは、ボディ電位を相対的に高くすることができ、閾値電圧を相対的に低くなる方向に調整することができる。
これにより、例えば複数の基板間又は基板内で、半導体層の不純物濃度にバラツキがある場合でも、この半導体層に形成されるトランジスターの閾値電圧のバラツキを低減することができる。
【０００９】
また、上記の半導体装置において、前記入力側端子は、前記ゲート電極のゲート幅方向の一端に隣接して形成され、前記出力側端子は、前記ゲート電極のゲート幅方向の他端に隣接して形成されていることを特徴としても良い。このような構成であれば、入力側端子と出力側端子とを結ぶ電流経路の長さを必要最小限に抑えることができ、トランジスターの外側での電圧降下を防ぐことができる。また、素子面積の増大を抑制することができる。
【００１０】
また、上記の半導体装置において、前記トランジスターとして、第１トランジスター及び第２トランジスターを備え、前記第１トランジスターは、前記半導体層上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側下の前記半導体層に形成された第１ソース又は第１ドレインと、前記第１ゲート電極直下の前記半導体層において前記第１トランジスターのゲート幅方向に沿って第１の電流を流すための第１入力側端子及び第１出力側端子と、を有し、前記第２トランジスターは、前記半導体層上にゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側下の前記半導体層に形成された第２ソース又は第２ドレインと、前記第２ゲート電極直下の前記半導体層において前記第２トランジスターのゲート幅方向に沿って第２の電流を流すための第２入力側端子及び第２出力側端子と、を有し、前記第１トランジスターと前記第２トランジスターは同一チャネル型のトランジスターであり、前記第１の電流と前記第２の電流とを同じ値に揃える電流源、をさらに備えることを特徴としても良い。
【００１１】
このような構成であれば、例えば、第１トランジスターのボディ領域（以下、第１ボディ領域ともいう。）の不純物濃度が低く、第２トランジスターのボディ領域（以下、第２ボディ領域ともいう。）の不純物濃度が高いときでも、第１、第２ボディ領域に同じ値の電流を流すことにより、第１ボディ領域の電位を相対的に低くし、第２ボディ領域の電位を相対的に高くすることができる。
従って、第１トランジスターの閾値電圧を相対的に高くなる方向に調整することができ、第２トランジスターの閾値電圧を相対的に低くなる方向に調整することができるので、第１、第２トランジスター間で、閾値電圧のバラツキを低減することができる。
【００１２】
また、上記の半導体装置において、前記第１入力側端子は、前記第１ゲート電極のゲート幅方向の一端に隣接して形成され、前記第１出力側端子は、前記第１ゲート電極のゲート幅方向の他端に隣接して形成され、前記第２入力側端子は、前記第２ゲート電極のゲート幅方向の一端に隣接して形成され、前記第２出力側端子は、前記第２ゲート電極のゲート幅方向の他端に隣接して形成されていることを特徴としても良い。
【００１３】
このような構成であれば、第１入力側端子と第１出力側端子とを結ぶ第１電流経路の長さ、及び、第２入力側端子と第２出力側端子とを結ぶ第２電流経路の長さ、をそれぞれ必要最小限に抑えることができる。このため、第１トランジスターの外側、及び、第２トランジスターの外側での電圧降下を防ぐことができる。また、素子面積の増大を抑制することができる。
【００１４】
また、上記の半導体装置において、複数のメモリーセルを有するメモリー回路、を備え、前記メモリーセルは、フリップフロップ回路と、前記フリップフロップ回路の入力側と第１データ線とを選択的に接続する第１パストランジスターと、前記フリップフロップ回路の出力側と第２データ線とを選択的に接続する第２パストランジスターと、を有し、前記第１パストランジスターには前記第１トランジスターが使用され、且つ、前記第２パストランジスターには前記第２トランジスターが使用されていることを特徴としても良い。ここで、「メモリー回路」は例えばＳＲＡＭ（Static Random Access Memory）である。
【００１５】
このような構成であれば、第１パストランジスターと第２パストランジスターの閾値電圧のバラツキを低減することができるので、メモリーセルに記憶されたデータの誤出力等を防ぐことができ、メモリーセルの動作信頼性を高めることができる。ＳＲＡＭのメモリーセルでは、第１データ線と第２データ線の電位差をセンスアンプで出力するため、第１パストランジスターと第２パストランジスターの特性のバラツキを抑制することが重要である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係る半導体装置の構成例を示す図。
【図２】本発明の第２実施形態に係る半導体装置の構成例（その１）を示す図。
【図３】本発明の第２実施形態に係る半導体装置の構成例（その２）を示す図。
【図４】本発明の第３実施形態に係る半導体装置の構成例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。
【００１８】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、半導体基板１上ＢＯＸ層３が形成され、ＢＯＸ層３上にＳＯＩ層５が形成されたＳＯＩ基板７と、このＳＯＩ層５に形成されたトランジスター１０と、このトランジスター１０を平面視で囲んで他の素子から電気的に分離する素子分離層９と、トランジスター１０や素子分離層９を覆う層間絶縁膜４１と、定電流源２３と、を有する。ここで、半導体基板１は例えばバルクのシリコン基板であり、ＢＯＸ層３は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層５は例えば単結晶のシリコン層（Ｓｉ）である。また、素子分離層９は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたシリコン酸化膜である。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜４１の図示を省略している。
【００１９】
トランジスター１０は、例えば、部分空乏型のＭＩＳ型トランジスターである。ここで、部分空乏とは、トランジスターの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層がＢＯＸ層まで達せずに中性領域が残る）ことである。このトランジスター１０は、例えば、ＳＯＩ層５上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極１３と、ゲート電極１３の両側下のＳＯＩ層５に形成されたソース１５、ドレイン１６と、を有する。ここで、ゲート絶縁膜１１は例えば、ＳＯＩ層５の熱酸化により形成されるゲート酸化膜、又は、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）である。また、ゲート電極１３は、例えば、ｎ型の不純物を含むポリシリコン膜（ｐｏｌｙ−Ｓｉ）である。さらに、ソース１５、ドレイン１６は、例えば、ｎ型の不純物層（即ち、ｎ＋層）である。
【００２０】
また、このトランジスター１０は、ゲート電極１３直下のＳＯＩ層５（即ち、ボディ領域５ａ）に電流を流すために、入力側端子１７と、出力側端子１８とを有する。図１（ａ）に示すように、ゲート電極１３の平面視による形状は例えばＨ型（即ち、Ｈ型ゲート）であり、入力側端子１７はゲート電極１３のゲート幅方向の一端に隣接し、出力側端子１８はゲート電極１３のゲート幅方向の他端に隣接するようにそれぞれ配置されている。ここで、ゲート幅方向とは、ゲート長方向（即ち、ソース１５とドレイン１６とを結ぶ直線の方向）と平面視で直交する方向のことである。
【００２１】
入力側端子１７は、例えば、ＳＯＩ層５に形成されたｐ型の不純物層（以下、ｐ＋層ともいう。）１７ａと、このｐ＋層１７ａ上に形成されたプラグ端子１７ｂと、を有する。また、出力側端子１８は、例えば、ＳＯＩ層５に形成されたｐ＋層１８ａと、このｐ＋層１８ａ上に形成されたプラグ端子１８ｂと、を有する。図１（ｂ）に示すように、ｐ＋層１７ａはボディ領域５ａの一端に接しており、ｐ＋層１８ａはボディ領域５ａの他端に接している。また、プラグ端子１７ｂ、１８ｂは、例えば、タングステン（Ｗ）、チタン（Ｔｉ）又はアルミニウム（Ａｌ）等の導電性を有する材料からなる。
【００２２】
図１（ａ）に示すように、入力側端子１７は例えば接地電位に接続されており、出力側端子１８は定電流源２３の一端に接続されている。また、定電流源２３の他端はＶｂｉａｓに接続されている。Ｖｂｉａｓは例えば負電位であり、その値は例えば−０．１Ｖである（あくまで一例であり、本発明においてＶｂｉａｓの極性と大きさに制限はない。）。
これにより、この半導体装置では、トランジスター１０のゲート幅方向に沿って、ボディ領域５ａに電流（以下、ボディ電流ともいう。）を流すことができる。即ち、ゲート長方向に沿ってソース１５、ドレイン１６間を流れる電流（以下、ドレイン電流ともいう。）とは別に、ゲート幅方向に沿ってボディ電流を流すことができる。そして、ボディ電流を流すことにより、ボディ領域５ａの不純物濃度に応じて、ボディ領域５ａの電位（即ち、ボディ電位）を変化させることができ、トランジスター１０の閾値電圧を調整することができる。
【００２３】
この点について、より具体的に説明する。例えば、ボディ領域５ａにおけるｐ型の不純物濃度が低い（即ち、抵抗が高い）ときは、トランジスター１０の閾値電圧は通常、低い値となっている。ここで、ボディ電流として、ボディ領域５ａに定電流を流すと、抵抗が高いため電圧降下が大きく、ボディ電位は大きく下がる。ボディ電位が大きく下がると、閾値電圧は高くなる。一方、ボディ領域５ａにおけるｐ型の不純物濃度が高い（即ち、抵抗が低い）ときは、トランジスター１０の閾値電圧は通常、高い値となっている。ここで、ボディ領域５ａに定電流を流すと、抵抗が低いため電圧降下は小さく、ボディ電位はさほど下がらない。ボディ電位がさほど下がらないため、閾値電圧もさほど高くはならない。
【００２４】
従って、下記の表１に示すように、ボディ領域５ａにおけるｐ型の不純物濃度が低いときは、ボディ電位を相対的に低くすることができ、閾値電圧を相対的に高くなる方向に調整することができる。また、ボディ領域５ａにおけるｐ型の不純物濃度が高いときは、ボディ電位を相対的に高くすることができ、閾値電圧を相対的に低くなる方向に調整することができる。
【００２５】
【表１】
2011060894.tif 000003
【００２６】
このように、本発明の第１実施形態によれば、ボディ領域５ａにおけるｐ型の不純物濃度にバラツキがある場合でも、ボディ電流を流すことにより、閾値電圧を調整することができる。これにより、複数のＳＯＩ基板７間、又は、ＳＯＩ基板７内で、ＳＯＩ層５の不純物濃度にバラツキがある場合でも、このＳＯＩ層５に形成されるトランジスター１０の閾値電圧のバラツキを低減することができ、例えばドレイン電流の安定化に寄与することができる。
【００２７】
また、本発明の第１実施形態によれば、入力側端子１７と出力側端子１８とがゲート電極１３のゲート幅方向の両端に隣接して配置されているため、入力側端子１７と出力側端子１８とを結ぶ電流経路の長さを必要最小限に抑えることができる。つまり、ボディ電流の電流経路を必要最小限の長さに抑えることができる。これにより、トランジスター１０の外側での電圧降下を防ぐことができる。また、素子面積の増大を抑制することができる。
【００２８】
（２）第２実施形態
本発明では、第１実施形態で説明したトランジスター１０を１つの半導体装置内に複数備えていても良い。その場合は、複数のトランジスター１０間でボディ電流の大きさを同じ値に揃えることにより、半導体装置内での閾値電圧のバラツキを低減することができる。第２実施形態では、この点について説明する。
【００２９】
図２は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図である。
図２に示すように、この半導体装置は、第１実施形態で説明したトランジスター１０を複数有するものであり、例えば、第１トランジスター１０と、この第１トランジスターと同一の構成を有し、且つ、同一の大きさを有する第２トランジスター１０´とを有する。
即ち、第２トランジスター１０´は、ＳＯＩ層５（図１（ｂ）参照。）上にゲート絶縁膜１１（図１（ｂ）参照。）を介して形成されたゲート電極１３´と、ゲート電極１３´の両側下のＳＯＩ層５に形成されたソース１５´、ドレイン１６´と、ゲート電極１３´直下のＳＯＩ層５（以下、第２ボディ領域５ａ´ともいう。）において、トランジスター１０´のゲート幅方向に沿ってボディ電流を流すための入力側端子１７´及び出力側端子１８´と、を有する。
【００３０】
図２に示すように、ゲート電極１３´は例えばＨ型ゲートであり、入力側端子１７´はゲート電極１３´のゲート幅方向の一端に隣接し、出力側端子１８´はゲート電極１３´のゲート幅方向の他端に隣接するようにそれぞれ配置されている。この半導体装置では、第１トランジスター１０と第２トランジスター１０´は同一チャネル型のトランジスターであり、例えば、その両方がｎチャネル型のトランジスターである。
【００３１】
また、この半導体装置は、第１トランジスター１０のボディ電流と、第２トランジスター１０´のボディ電流とを同じ値に揃える定電流源２３、４３´、を備える。例えば、ボディ電流として、第１トランジスター１０のボディ領域（以下、第１ボディ領域ともいう。）５ａに流される定電流と、第２ボディ領域５ａ´に流される定電流とが同じ値となるように、第１トランジスター１０に接続している定電流源２３と、第２トランジスター１０´に接続している定電流源２３´とがそれぞれ設定されている。
【００３２】
このような構成であれば、仮に、第１ボディ領域５ａにおけるｐ型の不純物濃度が低く（即ち、第１トランジスター１０の閾値電圧が低く）、第２ボディ領域５ａ´におけるｐ型の不純物濃度が高い（即ち、第２トランジスター１０´の閾値電圧が高い）場合でも、第１ボディ領域５ａの電位を相対的に低くすることができ、第２ボディ領域５ａ´の電位を相対的に高くすることができる。これにより、第１トランジスター１０の閾値電圧を相対的に高くなる方向に調整することができ、第２トランジスター１０´の閾値電圧を相対的に低くなる方向に調整することができる。
【００３３】
また逆に、第１ボディ領域５ａにおけるｐ型の不純物濃度が高く（即ち、第１トランジスター１０の閾値電圧が高く）、第２ボディ領域５ａ´におけるｐ型の不純物濃度が低い（即ち、第２トランジスター１０´の閾値電圧が低い）場合でも、第１ボディ領域５ａの電位を相対的に高くすることができ、第２ボディ領域５ａ´の電位を相対的に低くすることができる。これにより、第１トランジスター１０の閾値電圧を相対的に低くなる方向に調整することができ、第２トランジスター１０´の閾値電圧を相対的に高くなる方向に調整することができる。従って、第１トランジスター１０と第２トランジスター１０´との間で閾値電圧のバラツキを低減することができる。
【００３４】
なお、図２に示した定電流源２３、４３´は、例えばカレントミラー回路で構成しても良い。例えば図３に示すように、ドレインが定電流源（例えば、負荷抵抗）２５に接続され、ソースが一定の大きさの負電位Ｖｂｉａｓ２に接続されたトランジスターＱ１を用意する。そして、このトランジスターＱ１と、Ｗ／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）がそれぞれ等しいトランジスターＱ２、Ｑ２´を第１トランジスター１０の出力側端子１８と、第２トランジスター１０´の出力側端子１８´とにそれぞれ接続する。この状態で、トランジスターＱ１、Ｑ２、Ｑ２´の各ゲートに一定の大きさの正電位Ｖｂｉａｓ１を印加すれば、トランジスターＱ１、Ｑ２、Ｑ２´を流れる各電流Ｉ０、Ｉ１、Ｉ２をほぼ同じ値とすることができる（即ち、Ｉ０＝Ｉ１＝Ｉ２）。ここで、電流Ｉ１は第１トランジスター１０のボディ電流であり、電流Ｉ２は第２トランジスター１０´のボディ電流である。
従って、図３に示した半導体装置も、図２に示した半導体装置と同様に、第１トランジスター１０と第２トランジスター１０´との間で閾値電圧のバラツキを低減することができる。
【００３５】
この第２実施形態では、ゲート電極１３が本発明の「第１ゲート電極」に対応し、ソース１５が本発明の「第１ソース」に対応し、ドレイン１６が本発明の「第１ドレイン」に対応し、入力側端子１７が本発明の「第１入力側端子」に対応し、出力側端子１８が本発明の「第１出力側端子」に対応し、第１ボディ領域５ａに流される定電流が本発明の「第１の電流」に対応している。また、ゲート電極１３´が本発明の「第２ゲート電極」に対応し、ソース１５´が本発明の「第２ソース」に対応し、ドレイン１６´が本発明の「第２ドレイン」に対応し、入力側端子１７´が本発明の「第２入力側端子」に対応し、出力側端子１８´が本発明の「第２出力側端子」に対応し、第２ボディ領域５ａ´に流される定電流が本発明の「第２の電流」に対応している。
【００３６】
（３）第３実施形態
上記の第２実施形態で説明した構成は、例えばＳＲＡＭなど、トランジスターが対となって差動動作する回路に適用して極めて好適である。これは、差動動作においては、一対のトランジスターの閾値電圧のバラツキに対する要求が非常に高いためである。第３実施形態では、本発明をＳＲＡＭに適用した場合の構成例について説明する。
図４は、本発明の第３実施形態に係る半導体装置の構成例を示す回路図である。
図４に示すように、この半導体装置はＳＲＡＭのメモリーセル５０を複数有するものであり、１つのメモリーセル５０は、１つのフリップフロップ回路（以下、ＦＦ回路という。）６０と、第１パストランジスター７０と、第２パストランジスター８０と、を有する。
【００３７】
ＦＦ回路６０は、第１インバーター６１と、第２インバーター６２とを有し、これらの入力側と出力側とが互いに接続された構成となっている。即ち、第１インバーター６１の出力側は第２インバーター６２の入力側に接続され、第２インバーター６２の出力側は第１インバーター６１の入力側に接続されている。第１インバーター６１及び第２インバーター６２は、例えば、それぞれがＣＭＯＳで構成されている。
【００３８】
また、第１パストランジスター７０のソース又はドレインの一方は第１データ線Ｄ１に接続され、ソース又はドレインの他方はＦＦ回路６０の入力側に接続されている。第２パストランジスター８０のソース又はドレインの一方はＦＦ回路６０の出力側に接続され、ソース又はドレインの他方は第２データ線Ｄ２に接続されている。さらに、第１パストランジスター７０のゲート電極と、第２パストランジスター８０のゲート電極はそれぞれワード線Ｗに接続されている。
【００３９】
このメモリーセル５０に例えばデータ［１］を書き込むときは、ワード線Ｗに所定の電圧を印加して、第１パストランジスター７０及び第２パストランジスター８０を共にオン（ＯＮ）にし、この状態で、第１データ線Ｄ１に例えばハイ（Ｈｉｇｈ）を出力する。これにより、ＦＦ回路６０の入力側の電位はＨｉｇｈとなり、ＦＦ回路６０の出力側の電位はロー（Ｌｏｗ）となり、ＦＦ回路６０にデータ［１］が書き込まれる。
書き込み後は、ワード線Ｗを例えば接地電位に接続し、第１パストランジスター７０及び第２パストランジスター８０を共にオフ（ＯＦＦ）にする。これにより、ＦＦ回路６０の入力側の電位はＨｉｇｈに維持される共に、出力側の電位はＬｏｗに維持され、ＦＦ回路６０に書き込まれたデータ［１］は安定した状態で保持される。
【００４０】
次に、メモリーセル５０からデータ［１］を読み出すときは、ワード線Ｗに所定の電圧を印加して、第１パストランジスター７０及び第２パストランジスター８０を共にオン（ＯＮ）にし、この状態で、第１データ線Ｄ１と第２データ線Ｄ２の電位差（即ち、Ｈｉｇｈ−Ｌｏｗ）をセンスアンプで出力する。これにより、メモリーセル５０からデータ［１］が読み出される。
ところで、データの読み出しでは、第１データ線Ｄ１と第２データ線Ｄ２の電位差をセンスアンプで出力するため、第１パストランジスター７０と第２パストランジスター８０の特性バラツキの抑制が重要である。
【００４１】
そこで、本発明では、例えば、第１パストランジスター７０には第１トランジスター１０を使用し、第２パストランジスター８０には第２トランジスター１０´を使用する。例えば、メモリーセル５０を構成する第１インバーター６１と、第２インバーター６２と、第１パストランジスター７０及び第２パストランジスター８０が全てＳＯＩ層５（図１（ｂ）参照。）に形成されている場合、これらＳＯＩ層５に形成された各素子のうち、特に、第１パストランジスター７０には第１トランジスター１０の構成を適用し、第２パストランジスター８０には第２トランジスター１０´の構成を適用する。
【００４２】
換言すれば、第１パストランジスター７０と第２パストランジスター８０の両方に、第１実施形態で説明したトランジスター１０の構成を適用する。  
このような構成であれば、第１パストランジスター７０と第２パストランジスター８０の閾値電圧のバラツキを低減することができるので、例えば、メモリーセル５０からのデータの誤出力等を防ぐことができ、その動作信頼性を高めることができる。
【００４３】
（４）その他の実施形態
上記の実施形態では、トランジスター１０、１０´が部分空乏型である場合について説明した。しかしながら、本発明のトランジスターは部分空乏型に限定されるものではなく、完全空乏型であっても良い。ここで、完全空乏とは、トランジスターの動作時に、ボディ領域が完全に空乏化する（つまり、空乏層がＢＯＸ層に達して中性領域が残らない）ことである。このような構成であっても、第１〜第３実施形態と同様の効果を奏することができる。
また、上記の実施形態では、トランジスター１０、１０´がｎチャネル型である場合について説明した。しかしながら、トランジスター１０、１０´はｎチャネル型に限定されるものではなく、ｐチャネル型であっても良い。
本発明のｐチャネル型のトランジスターの特性は、下記の表２に示す通りである。
【００４４】
【表２】
2011060894.tif 000004
【００４５】
即ち、ｐチャネル型のトランジスターでは、ボディ領域におけるｎ型の不純物濃度が低いときは、抵抗値が高いので電圧降下が大きく、ボディ電位を相対的に低くすることができるため、閾値電圧の絶対値を相対的に高くなる方向に調整することができる。また、ボディ領域におけるｎ型の不純物濃度が高いときは、抵抗値が低いので電圧降下が小さく、ボディ電位を相対的に高くすることができるため、閾値電圧の絶対値を相対的に低くなる方向に調整することができる。
【００４６】
このように、本発明のトランジスターがｐチャネル型であっても、ｎチャネル型の場合と同様の効果を奏することができる。
また、本発明では、例えば、ｎチャネル型のトランジスター１０とｐチャネル型のトランジスター１０´とを一つの半導体装置内に混載しても良い。その場合は、ｎチャネル型のトランジスター１０に接続する定電流源と、ｐチャネル型のトランジスター１０´に接続する定電流源とを、それぞれ別々の電流源とすることが好ましい。その理由は、ｎチャネル型とｐチャネル型とで不純物種の違いなどからＶｔｈばらつきの程度が異なることが想定され、別々に定電流値を制御したほうが効果が高いこと、またボディバイアス値がｎチャネル型とｐチャネル型とでは異なると考えられること、などである。
【符号の説明】
【００４７】
１  半導体基板、３  ＢＯＸ層、５  ＳＯＩ層、５ａ  ボディ領域（第１ボディ領域）、５ａ´  第２ボディ領域、７  ＳＯＩ基板、９  素子分離層、１０  トランジスター（第１トランジスター）、１０´  第２トランジスター、１１  ゲート絶縁膜、１３  ゲート電極、１５  ソース（第１ソース）、１５´  第２ソース、１６  ドレイン（第１ドレイン）、１６´  第２ソース、１７  入力側端子（第１入力側端子）、１７´  第２入力側端子、１７ａ  ｐ＋層、１７ｂ  プラグ電極、１８  出力側端子（第１出力側端子）、１８´  第２出力側端子、１８ａ  ｐ＋層、１８ｂ  プラグ電極、２３  定電流源、２３´  定電流源、２５  定電流源（負荷抵抗）、５０  メモリーセル、６０  ＦＦ回路、６１  第１インバーター、６２  第２インバーター、７０  第１パストランジスター、８０  第２パストランジスター、Ｄ１  第１データ線、Ｄ２  第２データ線、Ｉ０、Ｉ１、Ｉ２  電流、Ｑ１、Ｑ２、Ｑ３  トランジスター、Ｗ  ワード線
【図１】
2011060894.tif 000005
【図２】
2011060894.tif 000006
【図３】
2011060894.tif 000007
【図４】
2011060894.tif 000008