(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリで、データ書き込み時のビット線容量及びプリチャージ電力を削減でき、また、データ書き込みを効率的に行う。【解決手段】メモリプレーンをビット線方向に複数のデータエリアに分割し、各データエリアの分割部毎に、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するサブセレクトトランジスタＴＳＬ、並びにサブラッチセレクトトランジスタＳＬＳＥＬを介して上記接続線に接続されたサブラッチを設ける。書き込み対象データエリアをプリチャージした後に、サブセレクトトランジスタＴＳＬをオフさせて書き込み対象データエリアを隣り合うデータエリアと分断させる。次に、サブラッチセレクトトランジスタＳＬＳＥＬをオンさせてサブラッチにラッチされたデータを書き込み対象データエリアに出力させた後に、所望のページにその出力データを書き込む。【選択図】  図７
2011233180.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤ型メモリセルアレイを有する不揮発性半導体メモリ装置において、
前記メモリセルアレイは、１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されており、
各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、
前記各データエリアの分割部のいずれかに少なくとも１つ設けられ、前記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段と、
前記ラッチ手段にラッチされたデータをデータエリアのメモリセルに書き込むデータ書込み手段と
を備え、
前記データ書込み手段は、
書き込み対象データエリアのビット線のプリチャージ終了後、前記書き込み対象データエリアと他のデータエリアとの接続を分断させ、その後、前記書き込み対象データエリアと前記ラッチ手段との間にデータ出力経路が形成されるように、前記スルー選択手段及び前記接続手段を制御して、そのデータが出力された後に、前記書き込み対象データエリアのメモリセルに書き込むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記メモリプレーンに接続され、前記ラッチ手段にデータを転送するメインバッファをさらに備え、
前記データ書込み手段は、前記メインバッファと前記書き込み対象データエリアに対応するラッチ手段との間にデータ転送経路が形成されるように、前記スルー選択手段及び前記接続手段を制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メインバッファは、複数のデータを前記ラッチ手段に転送し、
前記ラッチ手段は、複数設けられ、
前記データ書込み手段は、前記各ラッチ手段毎に、前記メインバッファとの間にデータ転送経路が形成されるように、各データ転送終了毎に前記スルー選択手段及び前記接続手段を制御することを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記プリチャージは、前記データ書込み手段に含まれるプリチャージ手段により行われ、
前記データ書込み手段は、前記プリチャージの際、前記書き込み対象データエリアのビット線と前記プリチャージ手段との間に電荷転送経路が形成されるように、前記スルー選択手段を制御することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記プリチャージ手段は、前記各データエリアの分割部に設けられ、前記接続線に接続されたことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記プリチャージ手段は、最下段のデータエリアに接続され、最下段のデータエリアから順に、より上段のデータエリアにおけるビット線のチャージを行うことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記データエリアは、
少なくとも１つのビット線と、
そのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングと
を備え、
前記接続線は、前記ビット線であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記データエリアは、
前記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、
前記メインデータ線から第１の選択トランジスタを介して前記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインと、
前記メインデータ線から第２の選択トランジスタを介して前記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインと
を備え、
前記接続線は、前記メインデータ線であり、
前記第１のサブデータエリアライン及び第２のサブデータエリアラインは、
それぞれ前記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、
それらのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングとにより構成され、
前記データ書込み手段は、書き込みの際、前記第１の選択トランジスタまたは第２の選択トランジスタを選択して、前記ラッチ手段にラッチされたデータを、前記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ラッチ手段は、前記各データエリアの分割部に複数設けられ、
前記データ書き込み手段は、複数の前記ラッチ手段にラッチされたデータそれぞれを、連続して前記書き込み対象データエリア中のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記データ書込み手段は、前記第１の選択トランジスタまたは第２の選択トランジスタを選択する際に、その第１の選択トランジスタまたは第２の選択トランジスタのゲートに選択ゲート電圧を印加し、
前記選択ゲート電圧は、
前記ラッチ手段から出力されたデータがローレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオンし、
前記ラッチ手段から出力されたデータがハイレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオフになる電圧であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記データ書込み手段は、前記第１の選択トランジスタまたは第２の選択トランジスタを選択する際に、その第１の選択トランジスタまたは第２の選択トランジスタのゲートに選択ゲート電圧を印加し、
前記選択ゲート電圧は、
前記ラッチ手段から出力されたデータがローレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタはオンし、
前記ラッチ手段から出力されたデータがハイレベルの場合には、前記選択された第１の選択トランジスタまたは第２の選択トランジスタを通じて前記メインデータ線へ電流をリークさせない電圧であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記選択ゲート電圧は、前記データがローレベルの場合における前記メインデータ線の電圧と、前記選択された第１の選択トランジスタまたは第２の選択トランジスタの閾値とを足した電圧以上、かつ前記データがハイレベルの場合における前記メインデータ線の電圧と、前記選択された第１の選択トランジスタまたは第２の選択トランジスタの閾値とを足した電圧以下の電圧であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記ラッチ手段は、対をなす隣り合うデータエリアの中間の分割部に少なくとも２つ設けられ、前記対をなすデータエリアそれぞれのデータをラッチし、
前記データ書込み手段は、前記対をなすデータエリアそれぞれを書き込み対象データエリアとして、前記ラッチ手段にラッチされたデータを、前記対をなすデータエリアのメモリセルに書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記データ書込み手段は、前記ラッチ手段にラッチされたデータを、前記対をなすデータエリアのメモリセルに同時に書き込むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記データエリアは、
前記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、
前記メインデータ線から第１の選択トランジスタを介して前記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインと、
前記メインデータ線から第２の選択トランジスタを介して前記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインと
を備え、
前記接続線は、前記メインデータ線であり、
前記第１のサブデータエリアライン及び第２のサブデータエリアラインは、
それぞれ前記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、
それらのビット線に接続され、複数のメモリセルを前記ビット線方向に直列接続してなるストリングとにより構成され、
前記データ書込み手段は、書き込みの際、前記第１の選択トランジスタまたは第２の選択トランジスタを選択して、前記ラッチ手段にラッチされたデータを、前記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記ラッチ手段は、前記各データエリアの分割部毎に少なくとも１つ設けられ、
前記データ書き込み手段は、前記各データエリアそれぞれが分断するように、前記スルー選択手段を制御して、前記各データエリアに対応する各ラッチ手段にラッチされたデータを前記各データエリアに同時に書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記メモリセルアレイに対するアドレスは、前記データエリアを識別する部分を含み、
前記データ書き込み手段は、前記各データエリアにデータを同時に書き込む際には、前記同時に書き込むデータエリアに対して、前記データエリアを識別する部分のアドレスを同一にすることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記データ書込み手段は、前記各データエリアの分割部毎に設けられ、データエリアに対してベリファイを行うベリファイ手段を含み、
前記ベリファイ手段は、前記ラッチ手段にラッチされたデータに基づいて前記書き込み対象データエリアに対してベリファイを行うことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記データ書き込み手段は、データ書き込みが完了したことを前記ベリファイ手段により確認された前記書き込み対象データエリアに、再度データ書き込みを行わないことを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
少なくとも１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されたＮＡＮＤ型メモリセルアレイと、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、前記各データエリアの分割部のいずれかに少なくとも１つ設けられ、前記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段とを備えた不揮発性半導体メモリ装置におけるデータ書込み方法であって、
書き込み対象データエリアにおけるビット線との間に電荷転送経路を形成させるように前記スルー選択手段を制御して、前記書き込み対象データエリアにおけるビット線に対してプリチャージを行う工程と、
前記プリチャージ終了後、前記書き込み対象データエリアと他のデータエリアとの接続が分断するように、前記スルー選択手段を制御する工程と、
前記ラッチ手段から前記書き込み対象データエリアへの経路を形成するように前記スルー選択手段及び前記接続手段を制御し、前記ラッチ手段にラッチされたデータを前記書き込み対象データエリアに送る工程と、
前記書き込み対象データエリアにおけるメモリセルに前記ラッチ手段から送られたデータを書き込む工程と
を含むことを特徴とする不揮発性半導体メモリ装置におけるデータ書込み方法。
【請求項２１】
前記プリチャージを行う工程の前に、前記ラッチ手段へのデータ転送経路を形成するように前記スルー選択手段及び前記接続手段を制御し、前記ラッチ手段にデータを転送する工程をさらに含むことを特徴とする請求項２０に記載の不揮発性半導体メモリ装置におけるデータ書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに用いた好適な不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ書込み方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、特許文献１に記載されているように、データ書込み時には、選択されたメモリセルのゲートに１５Ｖ〜２０Ｖの高電圧が印加される。これにより、ＦＮトンネル電流が流れ、選択されたメモリセルのフローティングゲートに電子が注入されて、データが書き込まれる。このようなＮＡＮＤ型フラッシュメモリのデータ書込み工程は、従来、ビット線をプリチャージする工程と、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える工程と、ビット線をディスチャージする工程とからなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９０４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このように、従来のＮＡＮＤ型フラッシュメモリでは、メモリ容量の増加と共に、ＮＡＮＤストリング数が増加し、ビット線容量が増大している。このため、ビット線のプリチャージに多くの電力を消費し、また、ベリファイ時間が長くなる。また、同一メモリプレーン内では、ビット線が連続しているため、指定ブロック以外の全ブロックがデータ書込み時にディスターブの影響を受けることになる。
【０００５】
また、従来のＮＡＮＤ型フラッシュメモリでは、同一のブロック内では同時にデータ書込みを行うことができない。同一ブロック内にデータ書込みを行う場合には、データ書込み処理を繰り返す必要がある。このため、データ書込み時間が長く必要になる。
【０００６】
上述の課題を鑑み、本発明の目的は、データ書込み時のビット線容量を削減でき、プリチャージ電力を削減できると共に、プログラムストレスディスターブの影響を低減でき、さらに、データ書込みを効率的に行えるようにした不揮発性半導体メモリ装置及び不揮発性半導体メモリのデータ書込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の課題を解決するために、本発明に係る不揮発性半導体メモリ装置は、ＮＡＮＤ型メモリセルアレイを有する不揮発性半導体メモリ装置において、上記メモリセルアレイは、１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されており、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、各データエリアの分割部のいずれかに少なくとも１つ設けられ、上記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段と、上記ラッチ手段にラッチされたデータをデータエリアのメモリセルに書き込むデータ書込み手段とを備え、上記データ書込み手段は、書き込み対象データエリアのビット線のプリチャージ終了後、上記書き込み対象データエリアと他のデータエリアとの接続を分断させ、その後、上記書き込み対象データエリアと上記ラッチ手段との間にデータ出力経路が形成されるように、上記スルー選択手段及び上記接続手段を制御して、そのデータが出力された後に、上記書き込み対象データエリアのメモリセルに書き込むことを特徴とする。
【０００８】
また、本発明に係る不揮発性半導体メモリ装置において、上記スルー選択手段は、隣り合う前記各データエリアに接続されたトランジスタにより構成され、上記データ書込み手段は、上記書き込み対象データエリアと他のデータエリアとの接続を分断する際に、上記書き込み対象データエリアから上記他のデータエリアに電流をリークさせないように上記トランジスタを制御することを特徴とする。
【０００９】
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段に含まれるプリチャージ手段は、プリチャージ電源と最下段のデータエリアとの間に接続されたプリチャージトランジスタにより構成され、そのプリチャージトランジスタをオン・オフさせることによりビット線のプリチャージを行うことを特徴とする。
【００１０】
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段は、上記ビット線のディスチャージを行うディスチャージ手段を含み、上記データ書込み手段は、ディスチャージの際、ディスチャージの対象となるビット線と上記ディスチャージ手段との間に電荷転送経路が形成されるように、前記スルー選択手段を制御することを特徴とする。また、上記ディスチャージ手段は、一方がディスチャージ電源に接続され、他方が最下段のデータエリアに接続されたディスチャージトランジスタにより構成され、そのディスチャージトランジスタをオン・オフさせることによりビット線のディスチャージを行うことを特徴とする。
【００１１】
また、本発明に係る不揮発性半導体メモリ装置において、上記データエリアは、上記スルー選択手段を介して各データエリアを貫いて接続する少なくとも１つのメインデータ線と、上記メインデータ線から第１の選択トランジスタを介して上記メインデータ線の上流から下流に向かって分岐した少なくとも１つの第１のサブデータエリアラインラインと、上記メインデータ線から第２の選択トランジスタを介して上記メインデータ線の下流から上流に向かって分岐した少なくとも１つの第２のサブデータエリアラインとを備え、上記接続線は、上記メインデータ線であり、上記第１のサブデータエリアライン及び第２のサブデータエリアラインは、それぞれ上記第１の選択トランジスタ及び第２の選択トランジスタに接続されたビット線と、それらのビット線に接続され、複数のメモリセルを上記ビット線方向に直列接続してなるストリングとにより構成され、上記データ書込み手段は、書き込みの際、上記第１の選択トランジスタまたは第２の選択トランジスタを選択して、上記ラッチ手段にラッチされたデータを、上記選択した第１のサブデータエリアラインまたは第２のサブデータエリアラインのメモリセルに書き込むことを特徴とする。
【００１２】
また、本発明に係る不揮発性半導体メモリ装置において、上記データ書込み手段は、上記メインデータ線を通じてビット線のプリチャージを行うプリチャージ手段を含み、上記データ書込み手段は、プリチャージの際、上記書き込み対象データエリアにおける上記第１の選択トランジスタ及び第２の選択トランジスタを全てオンさせて全てのビット線を上記メインデータ線に接続させ、上記書き込み対象データエリアにおけるビット線と上記プリチャージ手段との間に電荷転送経路が形成されるように、上記スルー選択手段を制御し、上記プリチャージ手段がプリチャージを終了した際に、上記書き込み対象データエリア他のデータエリアとの接続が分断するように、さらに上記スルー選択手段を制御することを特徴とする。
【００１３】
本発明に係る不揮発性半導体メモリ装置のデータ書込み方法は、少なくとも１つのメモリプレーンをビット線方向に沿って複数のデータエリアに分割して構成されたＮＡＮＤ型メモリセルアレイと、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段と、上記各データエリアの分割部のいずれかに少なくとも１つ設けられ、上記接続線に接続手段を介して接続され、データエリアについてのデータをラッチするラッチ手段とを備えた不揮発性半導体メモリ装置におけるデータ書込み方法であって、書き込み対象データエリアにおけるビット線との間に電荷転送経路を形成させるように上記スルー選択手段を制御して、上記書き込み対象データエリアにおけるビット線に対してプリチャージを行う工程と、上記プリチャージ終了後、上記書き込み対象データエリアと他のデータエリアとの接続が分断するように、上記スルー選択手段を制御する工程と、上記ラッチ手段から上記書き込み対象データエリアへの経路を形成するように上記スルー選択手段及び上記接続手段を制御し、上記ラッチ手段にラッチされたデータを上記書き込み対象データエリアに送る工程と、上記書き込み対象データエリアにおけるメモリセルに上記ラッチ手段から送られたデータを書き込む工程とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、１つのメモリプレーンを複数のデータエリアに分割して構成し、各データエリアの分割部で、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するスルー選択手段とラッチ手段を設けている。これにより、各データエリア毎のデータ書き込みを可能とし、データ書き込み時のビット線容量が削減できると共に、プログラムを行わないデータエリアに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。さらに、サブデータエリアラインを選択するための選択トランジスタを制御することより、プログラムを行わないサブデータエリアラインに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。また、本発明によれば、ラッチ手段を複数設けた場合、順次連続的に複数のデータエリアにデータ書き込みを行うことができる。また、本発明によれば、ラッチ手段を複数設けた場合、複数のデータエリアにおけるデータ書き込みを同時に行うこともできる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【図２】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の説明図である。
【図３】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＸデコーダの配置の説明図である。
【図４】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＮＡＮＤストリング１つの構成の説明図である。
【図５】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＮＡＮＤストリングを複数接続した構成の説明図である。
【図６】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＴＳＬ及びサブラッチの配置の説明図である。
【図７】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの説明図である。
【図８】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＸデコーダの構成の説明図である。を示すブロック図である。
【図９】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるアドレスの説明図である。
【図１０】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＸデコーダとアドレスの関係の説明図である。
【図１１】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＴＳＬコントローラの構成の説明図である。
【図１２】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるサブラッチの構成の説明図である。
【図１３】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるサブラッチ／ＳＬＳＥＬコントローラの構成の説明図である。
【図１４】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメインバッファからサブラッチまでの経路を形成する際の動作説明図である。
【図１５】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるサブラッチからデータエリアにデータが出力される際の動作説明図である。
【図１６】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いるフローチャートである。
【図１７】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いる波形図である。
【図１８】本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【図１９】本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイを構成するデータエリアの最小のデータエリア要素の説明図である。
【図２０】本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおけるデータエリアを構成するサブデータエリアラインの説明図である。
【図２１】本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイを構成するデータエリアの説明図である。
【図２２】本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の説明図である。
【図２３】本発明の第２の実施形態において所定のワード線にプログラムストレスをかけたときの、他のセルへの影響の説明図である。
【図２４】本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【図２５】本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の説明図である。
【図２６】本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いるフローチャートである。
【図２７】本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いる波形図である。
【図２８】本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いるフローチャートである。
【図２９】本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いる波形図である。
【図３０】本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【図３１】本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の説明図である。
【図３２】本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成の説明図である。
【図３３】本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いるフローチャートである。
【図３４】本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリの動作説明に用いる波形図である。
【図３５】本発明の第６の実施形態の動作説明図である。
【図３６】本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリにおけるアドレスの説明図である。
【図３７】本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリにおけるＸデコーダとアドレスの関係の説明図である。
【図３８】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるＸデコーダとアドレスの関係の説明図である。
【図３９】データ書き込みが完了したデータエリアの追加データ書き込みを抑制するための構成の説明図である。
【図４０】データ書き込みが完了したデータエリアの追加データ書き込みを抑制するために用いるサブラッチの構成の説明図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面の参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。図１に示すように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１と、コマンドデコーダ１０と、アドレスデコーダ１１と、メモリコアコントローラ１２と、Ｘデコーダ１３と、ＴＳＬコントローラ１４と、サブラッチ／ＳＬＳＥＬコントローラ１５と、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６と、電源制御回路１７と、Ｉ／Ｏバッファ１８と、ＳＲＡＭ１９と、メインバッファ２０とを有している。
【００１７】
なお、図１では、説明を簡単にするために、メモリセルアレイ１上の１つのメモリプレーンについてのみ図示されているが、これに限るものではない。すなわち、メモリセルアレイ１上に複数のメモリプレーンを配置させてもよい。複数のメモリプレーンを配置させたメモリセルアレイ１として、例えば、図２に示すように、２つのメモリプレーン２ａ、２ｂからなるメモリセルアレイ１が挙げられる。各メモリプレーン２ａ、２ｂには、それぞれ、独立したＸデコーダ１３ａ、１３ｂと、メインバッファ２０ａ、２０ｂが設けられている。
【００１８】
更に、本発明の第１の実施形態においては、各メモリプレーン２ａ、２ｂは、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割され、各データエリアの分割部にスロット部Ｂ１〜Ｂ４が設けられている。すなわち、それぞれのデータエリアＡ１〜Ａ４の底部に、スロット部Ｂ１〜Ｂ４がそれぞれ設けられる。そして、各メモリプレーン２ａ、２ｂは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、スロット部Ｂ１〜Ｂ４を介してビット線方向に直列に接続された態様になっている。また、スロット部Ｂ１〜Ｂ４には、サブラッチと、スルーセレクトトランジスタＴＳＬが設けられている。このようなメモリセルアレイ１の構成については、後に詳述する。
【００１９】
図１において、コマンドデコーダ１０には、アドレスラッチイネーブル信号ＡＬＥ、リードイネーブル信号／ＲＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、ラッチイネーブル信号／ＣＬＥ、入出力信号／ＩＯ等のコマンドが入力される。コマンドデコーダ１０は、これらのコマンドをデコードして、メモリコアコントローラ１２に出力する。アドレスデコーダ１１は、入力されたアドレスをデコードして、Ｘデコーダ１３に出力する。アドレスの構成については、後に説明する。
【００２０】
メモリコアコントローラ１２は、コマンドデコーダ１０に入力されたコマンドに基づいて、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６制御を行う。
【００２１】
Ｘデコーダ１３は、ワード線や選択ゲート線の制御を行う。ワード線は、ＮＡＮＤストリングを構成するメモリセルのゲートに接続されている。ここでは、Ｘデコーダ１３を１つで表しているが、Ｘデコーダ１３は、図３に示すように、各データエリアＡ１〜Ａ４のＮＡＮＤストリング３１ａ＿１、３１ｂ＿１、…、ＮＡＮＤストリング３１ａ＿２、３１ｂ＿２、…、ＮＡＮＤストリング３１ａ＿３、３１ｂ＿３、…、ＮＡＮＤストリング３１ａ＿４、３１ｂ＿４、…のブロック毎に、Ｘデコーダ１３ａ＿１、１３ｂ＿１、…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…、として設けられている。Ｘデコーダ１３ａ＿１、１３ｂ＿１、…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…の前段には、それぞれ、プリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿１、５３０ｂ＿１、…、ＮＡＮＤゲート５３０ａ＿２、５３０ｂ＿２、…、ＮＡＮＤゲート５３０ａ＿３、５３０ｂ＿３、…、ＮＡＮＤゲート５３０ａ＿４、５３０ｂ＿４、…が設けられている。
【００２２】
Ｘデコーダ１３により、データ書き込み時には、選択ワード線に、例えば１６Ｖの高電圧が印加され、非選択ワード線には、例えば１０Ｖが印加される。また、選択ゲート線は、選択トランジスタのゲートに接続されている。Ｘデコーダ１３により、選択トランジスタをオンさせるときに選択ゲート線には、例えば３Ｖが印加される。
【００２３】
ＴＳＬコントローラ１４は、スロット部Ｂ１〜Ｂ４に設けられているスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌの制御を行う。スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせるときには、そのゲートに、例えば４Ｖが印加される。なお、ここでは、１つのＴＳＬコントローラ１４のみ図示されているが、ＴＳＬコントローラ１４は、各データエリアＡ１〜Ａ４に対応して設けられている。スロット部Ｂ１〜Ｂ４に設けられているスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌにより、隣り合う各データエリア間を接続する接続線の接続及び非接続が選択される。そして、その選択はＴＳＬコントローラ１４により制御される。なお、隣り合う各データエリア間を接続する接続線として、例えばビット線や後述するメインデータ線が想定される。
【００２４】
サブラッチ／ＳＬＳＥＬコントローラ１５は、各データエリアＡ１〜Ａ４の分割部（例えば、スロット部Ｂ１〜Ｂ４）に設けられているサブラッチの制御、並びに、上記接続線とサブラッチとの接続・非接続を制御するサブラッチセレクトトランジスタＳＬＳＥＬの制御を行う。サブラッチは、例えばデータをラッチする機能を有するものである。サブラッチをリセットするときには、サブラッチ／ＳＬＳＥＬコントローラ１５は、リセット信号ＲＳＴＲを出力する。これにより、サブラッチにおけるデータ保持状態は初期化される。サブラッチにデータを取り込む際には、サブラッチ／ＳＬＳＥＬコントローラ１５は、ラッチ信号ＬＴを出力する。これにより、サブラッチに取り込まれたデータは、サブラッチにおいてラッチされる。サブラッチセレクトトランジスタＳＬＳＥＬをオンさせるときには、サブラッチ／ＳＬＳＥＬコントローラ１５は、そのゲートに、例えば、例えば４Ｖを印加する。これにより、隣り合う各データエリア間を接続する上記接続線にサブラッチは接続される。なお、ここでは、１つのサブラッチ／ＳＬＳＥＬコントローラ１５のみ図示されているが、サブラッチ／ＳＬＳＥＬコントローラ１５は、各データエリアＡ１〜Ａ４に対応して設けられている。
【００２５】
ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、ＢＩＡＳ電源と、プリチャージセレクトトランジスタＰＳＥＬと、セレクトトランジスタＢＳＥＬの制御を行う。データ書き込み時のプリチャージでは、ＢＩＡＳ電源は、例えば３Ｖとなる。プリチャージセレクトトランジスタＰＳＥＬをオンさせるときには、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、そのゲートに、例えば１０Ｖを印加する。セレクトトランジスタＢＳＥＬをオンさせるときに、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、そのゲートに、例えば４Ｖを印加する。なお、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６は、各データエリアＡ１〜Ａ４に対して共通に設けられる。以上のＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６、ＢＩＡＳ電源、プリチャージセレクトトランジスタＰＳＥＬ等によりビット線等のプリチャージが行われる。
【００２６】
スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌ、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬ、ＢＩＡＳ電源、プリチャージセレクトトランジスタＰＳＥＬ、セレクトトランジスタＢＳＥＬについては、後に説明する。
【００２７】
電源制御回路１７は、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥコントローラ１６に対して、必要な電源を生成する。そして、電源制御回路１７は、例えばチャージポンプやレギュレータから構成される。
【００２８】
Ｉ／Ｏバッファ１８は、外部との間でデータの入出力を行う。データ書き込み時には、Ｉ／Ｏバッファ１８からの入力データは、ＳＲＡＭ１９を介して、メインバッファ２０に取り込まれる。メインバッファ２０に取り込まれたデータは、所定のサブラッチに転送される。また、読み出し時には、メモリセルアレイ１に保持された読出し対象データは、メインバッファ２０に取り込まれた後、ＳＲＡＭ１９を介して、Ｉ／Ｏバッファ１８から出力される。
【００２９】
次に、本発明の第１の実施形態におけるメモリセルアレイ１の構成について詳細に説明する。
【００３０】
図２に示したように、本発明の第１の実施形態においては、メモリセルアレイ１は、複数のデータエリアＡ１〜Ａ４に分割したメモリプレーン２ａ、２ｂ等により構成されている。そして、それぞれのデータエリアＡ１〜Ａ４の分割部にスロット部Ｂ１〜Ｂ４を設け、各スロット部Ｂ１〜Ｂ４に、サブラッチと、スルーセレクトトランジスタＴＳＬを設けたものが用いられている。なお、本発明においてメモリプレーン２ａ、２ｂ等は、各スロット部Ｂ１〜Ｂ４のいずれかに少なくとも１つのサブラッチが備えられているような構成をも含む。以下においては、各スロット部Ｂ１〜Ｂ４全てに、サブラッチと、スルーセレクトトランジスタＴＳＬを設けた構成のメモリセルアレイ１について説明する。
【００３１】
図４は、ＮＡＮＤストリングの構成を示すものである。ＮＡＮＤ型フラッシュメモリのメモリセルアレイには、図４に示すようなＮＡＮＤストリングが複数配設されている。図４に示すように、ＮＡＮＤストリングは、フローティングゲートを有するメモリセルＭ０、Ｍ１、…を直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成されている。各ＮＡＮＤストリングにおいて、水平方向に並ぶメモリセルＭ０、Ｍ１、…、Ｍｎのゲートは、それぞれワード線ＷＬ０、ＷＬ１、…、ＷＬｎに接続される。選択トランジスタＳＧＤのゲートは、選択ゲート線ＳＥＬＤに接続される。選択トランジスタＳＧＳのゲートは、選択ゲート線ＳＥＬＳに接続される。選択トランジスタＳＧＤのドレインはビット線ＢＬに接続され、選択トランジスタＳＧＳのソースは共通ソース線ＡＲＶＳＳに接続される。
【００３２】
図４では、１つのＮＡＮＤストリングのみを示したが、メモリセルアレイ１上では、図５に示すように、１つのビット線ＢＬに、複数のＮＡＮＤストリング３１ａ、３１ｂ、３１ｃ、３１ｄ…が直列接続されている。このように、１つのビット線ＢＬに複数のＮＡＮＤストリング３１ａ、３１ｂ、３１ｃ、３１ｄ…が直列接続されている構成では、メモリ容量が大きくなると、それに伴って、ビット線容量が増大していく。ビット線容量が増大すると、データ書き込み時のプリチャージ電力が大きくなり、消費電力が増大し、また、データ書き込み時間が長くなる。
【００３３】
そこで、本発明の第１の実施形態では、図６に示すように、１つのビット線ＢＬの間に、ＭＯＳトランジスタ５１及び５２を配置し、１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離できるようにしている。１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離すれば、ビット線容量が減少し、プリチャージ電力を削減できる。
【００３４】
さらに、本発明の第１の実施形態では、ＭＯＳトランジスタ５１とＭＯＳトランジスタ５２との間に、ＭＯＳトランジスタ５３を介して、サブラッチ５４を配置している。このようにすると、ＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２により、メモリプレーンをデータエリアＡｎとデータエリアＡ（ｎ＋１）とに分離して、データの書き込みをすることができる。
【００３５】
ＭＯＳトランジスタ５１及び５２は、データエリア間でビット線を接続させた状態にするかどうかを選択するトランジスタであり、スルーセレクトトランジスタＴＳＬと称する（ＭＯＳトランジスタ５１がスルーセレクトトランジスタＴＳＬ＿ｕ、ＭＯＳトランジスタ５２がスルーセレクトトランジスタＴＳＬ＿ｌに相当する）。ＭＯＳトランジスタ５３は、サブラッチ５４をビット線ＢＬに接続させた状態にするかどうかを選択するトランジスタであり、サブラッチセレクトトランジスタＳＬＳＥＬと称する。
【００３６】
このように、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌとなるＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２によりデータエリアが上下に分離されてデータエリアＡｎ及びＡ（ｎ＋１）が形成される。図１及び図２で示したデータエリアＡ１、Ａ２、Ａ３、…は、上記データエリアＡｎ及びＡ（ｎ＋１）と同様にして形成されたデータエリアである。また、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌとなるＭＯＳトランジスタ５１及びＭＯＳトランジスタ５２や、サブラッチ５４、サブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３が形成された部分が、図１で示したスロット部Ｂ１、Ｂ２、Ｂ３、…に相当する。
【００３７】
図７は、上述のようにして構成された本発明の第１の実施形態のメモリセルアレイ１の一例を示すものである。なお、図７は、１つのメモリプレーンについての構成である。メモリセルアレイ１中に複数のメモリプレーンがある場合、全てのメモリプレーンが上記構成であってもよいし、一部のメモリプレーンのみが上記構成であってもよい。また、この例においてメモリセルアレイ１には、４つのデータエリアＡ１〜Ａ４が設けられているが、データエリアの数は、これに限定されるものではなく、少なくとも２つあればよい。
【００３８】
図７において、データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３＿１と、サブラッチ５４＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、それぞれデータエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。
【００３９】
データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３＿２と、サブラッチ５４＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、それぞれデータエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。
【００４０】
データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３＿３と、サブラッチ５４＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、それぞれデータエリアＡ３のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。
【００４１】
データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３＿４と、サブラッチ５４＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、それぞれデータエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿４は、データエリアＡ４のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。
【００４２】
また、メインバッファ２０とビット線ＢＬとの間に、ＭＯＳトランジスタ５６が設けられる。ＭＯＳトランジスタ５６は、メインバッファ２０とビット線ＢＬとを接続させた状態にするかどうかを選択するセレクトトランジスタＢＳＥＬを構成する。また、ビット線ＢＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。プリチャージセレクトトランジスタＰＳＥＬは、例えばドレインがＢＩＡＳ電源ラインに接続され、ソースがビット線ＢＬに接続されている。プリチャージセレクトトランジスタＰＳＥＬ、ＢＩＡＳ電源の電圧を制御することにより、ビット線ＢＬのチャージ、ディスチャージが行われる。
【００４３】
なお、図７では、１つのビット線ＢＬについての構成のみ記載しているが、勿論、メモリセルアレイ１上には複数のビット線ＢＬが並列に設けられている。そして、複数の各ビット線ＢＬそれぞれに、図７に示すようなＮＡＮＤストリングが接続されている。各ＮＡＮＤストリングは、それぞれの各ＮＡＮＤストリング中において同一の位置にある選択トランジスタやメモリセルが同一行に並ぶように、並列に配置される。そして、図７に示すようにある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）、選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。また、スロット部の構成も、図７に示すように各ビット線ＢＬ毎にスロット要素Ｂ１´〜Ｂ４´が設けられた態様になっている。そして、スロット要素Ｂ１´〜Ｂ４´における各トランジスタ（スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ、サブラッチセレクトトランジスタＳＬＳＥＬ）は、例えばそれぞれ同一のスロット部内の対応するトランジスタ毎に共通のゲート信号線を接続させる態様が一例として想定される。すなわち、同一のスロット部内にある各スルーセレクトトランジスタＴＳＬ＿ｕのゲートは同一のゲート信号線に接続させ、同一のスロット部内にある各スルーセレクトトランジスタＴＳＬ＿ｌのゲートは同一のゲート信号線に接続させ、同一のスロット部内にある各サブラッチセレクトトランジスタＳＬＳＥＬのゲートは同一のゲート信号線に接続させる態様が一例として想定される。このような態様にすれば、同一のスロット部内の対応するトランジスタを同時にオン・オフ制御することができる。また、上記スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ、サブラッチセレクトトランジスタＳＬＳＥＬにおける態様のいずれかのみを採用したものであってもよい。また、上記と違って同一のスロット部内の対応するトランジスタをそれぞれ独立して制御できるように、個別、または制御単位毎にゲート信号線を設けるようにしてもよい。また、その他のトランジスタ、例えばセレクトトランジスタＢＳＥＬ等も上記説明したのと同様に同一のゲート信号線に接続させて、同時にオン・オフ制御するように構成させてもよい。さらに、以下において説明する本発明の各実施形態においても、同一のスロット部内の対応するトランジスタや、その他のトランジスタ等において上記説明したことは可能な限り適用することができる。
【００４４】
このような構成のメモリセルアレイ１では、後に説明するように、各サブラッチ５４＿１〜５４＿４にメインバッファ２０からデータを転送しておき、各データエリアのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）でビット線ＢＬを各データエリアＡ１〜Ａ４毎に接続・非接続とすることで、各データエリアＡ１〜Ａ４毎に、データ書き込みが可能である。
【００４５】
次に、図１に示した本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの各部の構成について説明する。
【００４６】
図８は、Ｘデコーダ１３の構成を示すものである。なお、図３に示したように、Ｘデコーダ１３は、各ブロック毎に、Ｘデコーダ１３ａ＿１、１３ｂ＿１…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…として設けられている。図８に示すＸデコーダ構成は、図３に示したＸデコーダＸデコーダ１３ａ＿１、１３ｂ＿１…、Ｘデコーダ１３ａ＿２、１３ｂ＿２、…、Ｘデコーダ１３ａ＿３、１３ｂ＿３、…、Ｘデコーダ１３ａ＿４、１３ｂ＿４、…のそれぞれの１つを示すものである。
【００４７】
図８において、ワード線ドライバ５１０＿０〜５１０＿３１は、それぞれワード線ＷＬ０〜ＷＬ３１を駆動するものである。なお、ワード線ドライバは、ワード線の数に対応する数設けられる。図８においては、ＮＡＮＤストリング数が３２の場合についてのＸデコーダの構成について示してある。この場合、ワード線の数は３２になり、これに対応して３２個のワード線ドライバ５１０＿０〜５１０＿３１が設けられる。ＮＡＮＤストリング数が別の数である場合、それに応じてワード線ドライバの数は変わってくる。ワード線ドライバ５１０＿０〜５１０＿３１は、ＭＯＳトランジスタ５１１から構成されている。ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１の一端は、（図示しない）ＶＸデコーダから導出されている信号線Ｖｘ＜３１：０＞に接続され、その他端は、ワード線ＷＬ０〜ＷＬ３１に接続される。また、ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１のゲートは、ノードＧＷＬＮに接続される。
【００４８】
選択スイッチドライバ５１２は、選択トランジスタＳＧＤを駆動するものである。選択スイッチドライバ５１２は、ＮチャネルＭＯＳトランジスタ５１４及び５１５とから構成されている。ＭＯＳトランジスタ５１４のドレインには選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤが供給される。ＭＯＳトランジスタ５１５のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ５１４とＭＯＳトランジスタ５１５との接続点から、選択ゲート線ＳＥＬＤが導出される。ＭＯＳトランジスタ５１４のゲートはノードＧＷＬＮに接続される。ＭＯＳトランジスタ５１５のゲートはブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
【００４９】
選択スイッチドライバ５１３は、選択トランジスタＳＧＳを駆動するものである。選択スイッチドライバ５１３は、ＮチャネルＭＯＳトランジスタ５１６及び５１７とから構成されている。ＭＯＳトランジスタ５１６のドレインには選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳが供給される。ＭＯＳトランジスタ５１７のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ５１６とＭＯＳトランジスタ５１７との接続点から、選択ゲート線ＳＥＬＳが導出される。ＭＯＳトランジスタ５１６のゲートはノードＧＷＬＮに接続される。ＭＯＳトランジスタ５１７のゲートはブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
【００５０】
ＰチャネルＭＯＳトランジスタ５２１及び５２２、ＮチャネルＭＯＳトランジスタ５２３、５２４、５２５は、クロスカップル型のレベルシフタを構成している。ＰチャネルＭＯＳトランジスタ５２１及び５２２、ＮチャネルＭＯＳトランジスタ５２３、５２４、５２５からなるクロスカップル型のレベルシフタは、高圧電源ＨＶ１、ＨＶ２により、必要な電圧を形成する。また、ノードＧＷＬＮには、コンデンサ５２６を介して、高圧電源ＨＶ３が与えられ、ノードＧＷＬＮがブーストされる。
【００５１】
ＮＡＮＤゲート５３０は、アドレス信号からブロック選択信号ＳＥＬＢ＿Ｎを形成するプリＸデコーダを構成する。アドレスデコーダ１１から出力されるアドレス信号は、例えば、図９に示すように、２８ビット（２８本の信号線）からなる。
【００５２】
アドレスＸＡは、上位８ビットの信号線を示し、アドレスＸＢは次の８ビットの信号線を示し、アドレスＸＣは次の８ビットの信号線を示し、アドレスＸＤは下位の４ビットの信号線を示す。このようなアドレスでは、図９に示すように、アドレスＸＡは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＢは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＣは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＤは何れか１ビットが「１」で他の３ビットが「０」となる。このような２８ビットのアドレスで、８×８×８×４＝２０４８ブロックをデコードすることができる。
【００５３】
図８において、プリＸデコーダを構成するＮＡＮＤゲート５３０には、アドレスＸＡのうちの１ビットと、アドレスＸｂのうちの１ビットと、アドレスＸｃのうちの１ビットと、アドレスＸＤのうちの１ビットとが供給される。すなわち、図１０に示すように、ブロック毎のＮＡＮＤゲート５３０ａ、５３０ｂ、…には、アドレスＸＡ、ＸＢ、ＸＣ、ＸＤの中の各１ビットがそのブロックに対応して選択されて入力される。
【００５４】
図８において、アドレスＸＡ、ＸＢ、ＸＣ、ＸＤが、対応するブロックのアドレスになると、ＮＡＮＤゲート５３０の出力がローレベルになり、ブロック選択信号ＳＥＬＢ＿Ｎはローレベルになる。
【００５５】
ブロック選択信号ＳＥＬＢ＿Ｎはローレベルになると、ワード線ドライバ５１０＿０〜５１０＿３１を構成するＭＯＳトランジスタ５１１が駆動され、ワード線ＷＬ０〜ＷＬ３１に必要な電圧が印加される。なお、各ワード線ＷＬ０〜ＷＬ３１に必要な電圧は、信号線Ｖｘを介して印加される。これにより、データ書き込み時には、選択ワード線ＷＬに、例えば１６Ｖの高電圧が印加され、非選択ワード線ｕＷＬに、例えば１０Ｖが印加される。
【００５６】
次に、図１におけるＴＳＬコントローラ１４について説明する。図１１は、ＴＳＬコントローラ１４の構成を示すものである。ＴＳＬコントローラ１４は、前述したように、スロット部Ｂ１〜Ｂ４に設けられたスルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌ（図７におけるＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）の制御を行うものである。前述したように、ＴＳＬコントローラ１４は、各データエリアＡ１〜Ａ４に対応して設けられ、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌをオンさせるときには、そのゲートにＧＴＳＬ電圧（例えば４Ｖ）を印加する。
【００５７】
図１１において、インバータ５５１には、対応するデータエリアが選択された時にハイレベルになるデータエリア選択信号が入力される。このインバータ５５１の出力信号ＳＥＬＢ＿Ｎは、レベルシフタ５５２に供給されると共に、ＭＯＳトランジスタ５５４のゲートに供給される。レベルシフタ５５２としては、例えば上記説明したクロスカップル形のレベルシフタが用いられ、高圧電源ＨＶにより必要な電圧を形成する。レベルシフタ５５２の出力信号ＧＷＬＮは、ＭＯＳトランジスタ５５３のゲートに供給される。また、ＭＯＳトランジスタ５５３のドレインは高圧電源ＧＴＳＬのラインに接続されている。ＭＯＳトランジスタ５５４のソースは接地電圧Ｖｓｓのラインに接続される。また、ＭＯＳトランジスタ５５３とＭＯＳトランジスタ５５４との接続点からスルーセレクトトランジスタＴＳＬのゲートへゲート信号線が導出される。
【００５８】
対応するデータエリアが選択された時には、インバータ５５１にローレベルが入力され、インバータ５５１の出力信号ＳＥＬＢ＿Ｎがハイレベルになり、レベルシフタ５５２の出力信号ＧＷＬＮがローレベルになる。このため、ＭＯＳトランジスタ５５３がオフになる。また、ＭＯＳトランジスタ５５４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがハイレベルになり、ＭＯＳトランジスタ５５４がオンする。これにより、スルーセレクトトランジスタＴＳＬのゲートに、接地電圧Ｖｓｓが印加され、スルーセレクトトランジスタＴＳＬはオフになる。
【００５９】
対応するデータエリアが選択されて、インバータ５５１にハイレベルのデータエリア選択信号が入力されると、インバータ５５１の出力がローレベルになり、レベルシフタ５５２の出力がハイレベルになる。このため、ＭＯＳトランジスタ５５３のゲートに入力される出力信号ＧＷＬＮがハイレベルになり、ＭＯＳトランジスタ５５３がオンする。また、ＭＯＳトランジスタ５５４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがローレベルになり、ＭＯＳトランジスタ５５４がオフする。これにより、スルーセレクトトランジスタＴＳＬのゲートに、ＧＴＳＬ電圧が印加され、スルーセレクトトランジスタＴＳＬがオンする。
【００６０】
このようにして、ＴＳＬコントローラ１４は、対応するデータエリアが選択されたときに、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌのゲートにＧＴＳＬ電圧（例えば４Ｖ）を印加して、スルーセレクトトランジスタＴＳＬ＿ｕ、ＴＳＬ＿ｌをオンさせることができる。
【００６１】
次に、サブラッチ（図７におけるサブラッチ５４＿１〜５４＿４）及び図１におけるサブラッチ／ＳＬＳＥＬコントローラ１５について説明する。
【００６２】
図７に示したように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおいてサブラッチ５４＿１〜５４＿４は、スロット部Ｂ１〜Ｂ４にそれぞれ設けられている。なお、サブラッチの配置態様はこれに限るものではなく、スロット部のいずれかに少なくとも１つ備えられた構成であればよい。例えば、図７に示す構成からサブラッチ５４＿１及び５４＿３を取り除き、サブラッチ５４＿２及び５４＿４のみからなるような態様も本発明に含まれる。この場合、例えばサブラッチ５４＿２はデータエリアＡ１及びＡ２に共用させ、サブラッチ５４＿４はデータエリアＡ３及びＡ４に共用させるようにさせる。また、例えば、スロット部Ｂ４におけるサブラッチ５４＿４は、メインバッファ２０に代用させてもよい。この場合、サブラッチ５４＿４は取り除かれる。図１２は、このようなサブラッチ５４＿１〜５４＿４に含まれるサブラッチ回路の構成を示すものである。
【００６３】
図１２に示すように、このサブラッチ回路は、インバータ５６１及び５６２からなるラッチ回路と、ラッチ回路をリセットするためのＭＯＳトランジスタ５６３と、ラッチにデータを取り込むためのＭＯＳトランジスタ５６４及び５６５と、ラッチのデータを出力するためのＭＯＳトランジスタ５６６と、ＭＯＳトランジスタ５６７とを有している。
【００６４】
図１２において、サブラッチ回路のラッチ状態のリセット時には、ＭＯＳトランジスタ５６３のゲートに、リセット信号ＲＳＴＲが供給される。ＭＯＳトランジスタ５６３のゲートにリセット信号ＲＳＴＲが供給されると、ＭＯＳトランジスタ５６３がオンし、インバータ５６１及び５６２のノードＬＡＴＮがローレベルになり、インバータ５６１及び５６２のノードＬＡＴＰがハイレベルになり、ラッチ回路がリセットされる。
【００６５】
サブラッチにデータを取り込む時には、ＭＯＳトランジスタ５６５のゲートにラッチ信号ＬＴが供給される。ＭＯＳトランジスタ５６５のゲートにラッチ信号ＬＴが供給されると、ＭＯＳトランジスタ５６５がオンする。このとき、ＭＯＳトランジスタ５３（サブラッチセレクトトランジスタＳＬＳＥＬ）を介して入力される信号ＳＥＮＥＳＥがハイレベルなら、ＭＯＳトランジスタ５６４がオンとなり、インバータ５６１及び５６２の接続点のノードＬＡＴＰがローレベルに反転し、インバータ５６１及び５６２からなるラッチに取り込まれる。入力信号ＳＥＮＥＳＥがローレベルなら、ＭＯＳトランジスタ５６４はオフとなり、インバータ５６１及び５６２の接続点のノードＬＡＴＰは、ハイレベルに維持される。
【００６６】
サブラッチのデータを出力する時には、ＭＯＳトランジスタ５６６のゲートにラッチ出力信号ＬＴＯＵＴが供給される。ＭＯＳトランジスタ５６６のゲートにラッチ出力信号ＬＴＯＵＴが供給されると、ＭＯＳトランジスタ５６６がオンし、インバータ５６１及び５６２のノードＬＡＴＮの出力がＭＯＳトランジスタ５３を介して、出力される。
【００６７】
また、ＭＯＳトランジスタ５６７によりビット線のプリチャージを行うようにしてもよい。ＭＯＳトランジスタ５６７のゲートにプリチャージ信号ＰＣＨＲが供給されると、ＭＯＳトランジスタ５６７がオンする。ＭＯＳトランジスタ５６７がオンすると、ＭＯＳトランジスタ５６７のドレインに接続された電圧Ｖｃｃにより、ＭＯＳトランジスタ５３（サブラッチセレクトトランジスタＳＬＳＥＬ）を介して、ビット線をチャージできる。また、ＭＯＳトランジスタ５６７によりビット線のディチャージを行うようにしてもよい。この場合、ＭＯＳトランジスタ５６７のドレインに接続された電圧Ｖｃｃを、例えば接地電圧Ｖｓｓにすればよい。ＭＯＳトランジスタ５６７のドレインを可変電源に接続すれば、ＭＯＳトランジスタ５６７によりプリチャージ及びディスチャージを実現することができる。
【００６８】
図１３は、図１におけるサブラッチ／ＳＬＳＥＬコントローラ１５の構成を示すものである。サブラッチ／ＳＬＳＥＬコントローラ１５は、図１２に示したように構成されるサブラッチ（図７のサブラッチ５４＿１〜５４＿４）の制御を行うと共に、サブラッチセレクトトランジスタＳＬＳＥＬ（図７のＭＯＳトランジスタ５３＿１〜５３＿４）の制御を行う。このサブラッチ／ＳＬＳＥＬコントローラ１５は、スロット部Ｂ１〜Ｂ４のそれぞれに設けられる。なお、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬがスロット部Ｂ１〜Ｂ４のそれぞれに設けられていない場合、サブラッチ／ＳＬＳＥＬコントローラ１５は、サブラッチ、サブラッチセレクトトランジスタＳＬＳＥＬが設けられているスロット部にのみ設けられる。
【００６９】
図１３において、インバータ５８１は、データエリア選択信号から出力信号ＳＥＬＢ＿Ｎを形成するプリＸデコーダである。このデータエリア選択信号は、対応するデータエリアが選択された時にハイレベルになる。インバータ５８１の出力信号ＳＥＬＢ＿Ｎは、レベルシフタ５８２に供給されると共に、ＭＯＳトランジスタ５８４のゲートに供給される。レベルシフタ５８２としては、例えば上記説明したクロスカップル形レベルシフタが用いられ、高圧電源ＨＶ１により必要な電圧を形成する。レベルシフタ５８２の出力信号ＧＷＬＮは、ＭＯＳトランジスタ５８３のゲートに供給される。また、インバータ５８１の出力信号ＳＥＬＢ＿Ｎは、サブラッチ制御回路５８５のイネーブルＥＮＢに供給される。また、ＭＯＳトランジスタ５８３のドレインは電源ＨＶ２のラインに接続されている。ＭＯＳトランジスタ５８４のソースは接地電圧Ｖｓｓのラインに接続される。また、ＭＯＳトランジスタ５８３とＭＯＳトランジスタ５８４との接続点からサブラッチセレクトトランジスタＳＬＳＥＬのゲートへゲート信号線が導出される。
【００７０】
そのデータエリアが選択されていないときには、インバータ５８１にローレベルが入力され、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがハイレベルになり、レベルシフタ５８２の出力信号ＧＷＬＮがローレベルになる。このため、ＭＯＳトランジスタ５８３がオフになる。また、ＭＯＳトランジスタ５８４のゲートに入力される出力信号ＳＥＬＢ＿Ｎがハイレベルになり、ＭＯＳトランジスタ５８４がオンする。このため、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに、接地電圧Ｖｓｓが印加され、スルーセレクトトランジスタＴＳＬはオフになる。また、このとき、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがハイレベルになるため、サブラッチ制御回路５８５のイネーブルＥＮＢがハイレベルになり、サブラッチ制御回路５８５の動作は停止する。
【００７１】
インバータ５８１に、ハイレベルのデータエリア選択信号が入力されると、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがローレベルになり、レベルシフタ５８２の出力信号ＧＷＬＮがハイレベルになる。このため、ＭＯＳトランジスタ５８３のゲートにハイレベルの信号ＧＷＬＮが供給され、ＭＯＳトランジスタ５８３がオンする。また、ＭＯＳトランジスタ５８４のゲートに入力される信号ＳＥＬＢ＿Ｎがローレベルになり、ＭＯＳトランジスタ５８４がオフする。これにより、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに、ＨＶ２電圧が印加され、サブラッチセレクトトランジスタＳＬＳＥＬがオンになる。
【００７２】
また、このとき、インバータ５８１の出力信号ＳＥＬＢ＿Ｎがローレベルになり、サブラッチ制御回路５８５の動作が可能になる。また、サブラッチ制御回路５８５には、信号ＰＧＭ及び信号ＰＧＭＶが入力される。サブラッチ制御回路は、イネーブル信号ＥＮが入力されると、信号ＰＧＭ及び信号ＰＧＭＶにより、所定のタイミングで、リセット信号ＲＳＴＲ、プリチャージ信号ＰＣＨＲＢ、ラッチ信号ＬＴ、ラッチ出力信号ＬＴＯＵＴを生成して出力する。
【００７３】
サブラッチ制御回路５８５により、サブラッチ５４＿１〜５４＿４をリセットするときには、例えばＶｃｃレベルのリセット信号ＲＳＴＲが出力される。サブラッチ５４＿１〜５４＿４にデータを取り込む際には、例えば、Ｖｃｃレベルのラッチ信号ＬＴが出力される。
【００７４】
次に、上述のように構成される本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにデータを書き込むときの動作について説明する。
【００７５】
ＮＡＮＤ型フラッシュメモリでは、データ書き込み時には、メモリセルのゲートに１６Ｖ〜２０Ｖの高電圧を印加して、メモリセルにデータを書き込む。通常のＮＡＮＤ型フラッシュメモリでは、データ書き込みを行う場合の処理工程は、ビット線をプリチャージする工程と、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える工程と、ビット線をディスチャージする工程とからなる。
【００７６】
これに対して、本発明の第１の実施形態では、図１及び図２、図７に示したように、各メモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、各データエリアＡ１〜Ａ４の底部のスロット部Ｂ１〜Ｂ４に、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４、５２＿４）とが配設されている。このような構成のメモリセルアレイ１では、各サブラッチ５４＿１〜５４＿４にメインバッファ２０からデータを転送しておき、各データエリアのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４及び５２＿４）でビット線ＢＬを接続／非接続することで、各データエリアＡ１〜Ａ４毎に、データの書き込みを行うことができる。
【００７７】
図７において、データエリアＡ１〜Ａ４毎にデータ書き込みを行う場合には、メインバッファ２０からのデータは、予め、各データエリアＡ１〜Ａ４のサブラッチ５４＿１〜５４＿４に転送される。また、サブラッチ５４＿１〜５４＿４にデータを転送する前には、サブラッチ５４＿１〜５４＿４がリセットされる。したがって、本発明の第１の実施形態において、データ書き込みを行う場合の工程は、以下のようになる。
【００７８】
（１）サブラッチ５４＿１〜５４＿４をリセットする。
（２）サブラッチ５４＿１〜５４＿４にそれぞれデータを転送する。
（３）ビット線ＢＬをプリチャージする。
（４）選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える。
（５）ビット線ＢＬをディスチャージする。
【００７９】
以下、上述のような各工程に従って、データ書き込み時の動作について説明する。先ず、サブラッチのリセット工程では、図７において、全てのサブラッチ５４＿１〜５４＿４に、リセット信号ＲＳＴＲが供給される。サブラッチ５４＿１〜５４＿４にリセット信号ＲＳＴＲが供給されることで、全てのサブラッチ５４＿１〜５４＿４はリセットされる。
【００８０】
次に、サブラッチへのデータの転送する工程について説明する。図７において、サブラッチ５４＿１〜５４＿４にデータを転送するときには、セレクトトランジスタＢＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされる。書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌがオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕがオフされる。そして、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされ、対応するサブラッチに、ラッチ信号ＬＴが供給される。
【００８１】
以下において、データエリアＡ２のサブラッチ５４＿２にデータを転送する場合をデータ転送の一例として説明する。まず、セレクトトランジスタＢＳＥＬとなるＭＯＳトランジスタ５６をオンさせる。また、データエリアＡ２より下にあるデータエリアＡ３及びＡ４に対応するスロット部Ｂ３及びＢ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びスルーセレクトトランジスタＴＳＬ＿ｌを全てオンさせる。すなわち、スロット部Ｂ４のＭＯＳトランジスタ５１＿４及び５２＿４、スロット部Ｂ３のＭＯＳトランジスタ５１＿３及び５２＿３をオンさせる。また、スロット部Ｂ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２をオンさせ、上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２をオフにする。
【００８２】
これにより、図１４で矢印Ｑ１で示すように、メインバッファ２０から、データエリアＡ２のサブラッチ５４＿２までに、経路が形成される。また、ＭＯＳトランジスタ５１＿２はオフとなるため、スロット部Ｂ２より上側の経路は遮断される。ここで、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされ、サブラッチ５４＿２にラッチ信号ＬＴが供給されると、ビット線ＢＬを通じて転送されたメインバッファ２０からのデータは、サブラッチ５４＿２にラッチされる。なお、図１４に示すように並列に設けられた各ビット線ＢＬに対応する構成においても上記と同様にデータ転送動作が行われる。
【００８３】
ここで、メインバッファ２０からのデータは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。したがって、サブラッチ５４＿２には、プログラムする場合にはローレベル「０」がラッチされ、プログラムしない場合にはハイレベル「１」がラッチされる。なお、本明細書において「プログラムする」とは、例えばメモリセルのフローティングゲートに電子を注入する場合を指し、メモリセルに「０」を書き込むことである。一方、本明細書において「プログラムしない」とは、例えばメモリセルのフローティングゲートに電子を注入しない場合を指し、メモリセルの状態を保持し、書き込みを行わないことである。
【００８４】
次に、ビット線のプリチャージ工程について説明する。図７において、各ビット線ＢＬをプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４を全てオンさせる。これにより、ビット線ＢＬが全て繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７をオンさせ、ＢＩＡＳ電源によりビット線ＢＬがプリチャージされる。プリチャージが終了した後に、書き込み対象データエリアと他のデータエリアとの接続を分断させる。書き込み対象データエリアと他のデータエリアとの接続を分断させる場合、少なくとも書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌをオフにし、書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方をオフにする。
【００８５】
次に、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程について説明する。図７において、プログラムストレスを与えるときには、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕをオンさせる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬをオンさせる。また、他のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオフにする。そして、書き込み対象データエリアにおけるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤをオンさせる。これにより、選択ワード線ＷＬに対応するページにデータが書き込まれる。
【００８６】
以下において、例えば、データエリアＡ２のメモリセルにプログラムストレスを与えるときについて説明する。スロット部Ｂ２の上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２をオンさせる。また、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２をオンさせる。このようにすると、図１５の矢印Ｑ２で示すように、サブラッチ５４＿２にラッチされていたデータは、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のビット線の部分に出力される。なお、図１５に示すように並列に設けられた各ビット線ＢＬに対応する構成においても上記データ出力動作が行われる。
【００８７】
スロット部Ｂ２のサブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルがラッチされる。サブラッチ５４＿２が、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のビット線ＢＬの部分と繋がったとき、サブラッチ５４＿２からローレベル（プログラムするビット）が読み出された場合には、データエリアＡ２のビット線ＢＬの電圧は下降するが、サブラッチ５４＿２からハイレベル（プログラムしないビット）が読み出された場合には、データエリアＡ２のビット線ＢＬの電圧は、カップリングにより上昇する。そして、データエリアＡ２の選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。
【００８８】
このとき、サブラッチ５４＿２から読み出されたデータがローレベルの場合には、上記説明したようにデータエリアＡ２のビット線ＢＬの電圧は下降している。したがって、選択ワード線ＷＬに例えば１６Ｖを印加すると、メモリセルのゲート・チャネル間にプログラムするのに十分な電位差が生じることになり、フローティングゲートに電子が注入され、メモリセルがプログラムされる。これに対して、サブラッチ５４＿２から読み出されたデータがハイレベルの場合には、データエリアＡ２のビット線ＢＬの電圧が上昇するため、選択ワード線ＷＬに例えば１６Ｖを印加しても、フローティングゲートに電子を注入するのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルがプログラムされない。以上の書き込み動作が並列に配置された各ビット線に対応する構成において行われる。これにより、データエリアＡ２中の上記選択ワード線ＷＬに対応するページにデータが書き込まれる。
【００８９】
次に、ビット線のディスチャージ工程について説明する。図７において、各ビット線ＢＬをディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌをオンさせる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４の全てをオンさせる。これにより、ビット線ＢＬが全て繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７をオンさせ、例えばＢＩＡＳ電源を０Ｖにすると、ビット線ＢＬがディスチャージされる。
【００９０】
以上説明したように、本発明の第１の実施形態では、サブラッチ５４＿１〜５４＿４のリセット工程、サブラッチ５４＿１〜５４＿４へのデータの転送工程、ビット線ＢＬのプリチャージ工程、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程、ビット線ＢＬのディスチャージ工程を経ることで、各データエリアＡ１〜Ａ４毎のデータ書き込みが可能になる。そして、ビット線ＢＬを各データエリア毎に分割して使用できるため、ビット線容量が削減できる。
【００９１】
次に、本発明の第１の実施形態におけるプログラムベリファイについて説明する。なお、プログラムベリファイはデータ書き込み時に行われるベリファイを言う。書き込むべきデータ通りにデータエリアにデータが書き込まれているかどうかを確認するために、プログラムベリファイが行われる。プログラムベリファイの動作は、基本的には、データの読み出し工程と同様である。
【００９２】
データの読み出し時には、ビット線ＢＬをプリチャージし、選択トランジスタＳＧＤをオンし、非選択ワード線ｕＷＬにはメモリセルをオンさせるのに十分な電圧が印加され、選択ワード線ＷＬには所定電圧が印加され、選択トランジスタＳＧＳをオンさせる。
【００９３】
上述のように、本発明の第１の実施形態では、各メモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、各データエリアＡ１〜Ａ４の底部のスロット部Ｂ１〜Ｂ４に、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ５１＿１及び５２＿１〜ＭＯＳトランジスタ５１＿４、５２＿４）とが配設されている。このような構造では、各データエリアＡ１、Ａ２、…毎に、データを読み出すことができる。そして、各データエリアＡ１、Ａ２、…毎に読み出されたデータは、サブラッチ５４＿１〜５４＿４にラッチされる。
【００９４】
プログラムベリファイは、上記のように読み出し時と同様に、各データエリアＡ１、Ａ２、Ａ３、…毎に、データの読み出しを行うことで実現できる。すなわち、プログラムベリファイ時には、ビット線ＢＬがプリチャージされ、選択トランジスタＳＧＤをオンさせ、非選択ワード線ｕＷＬにはメモリセルをオンさせるのに十分な電圧が印加され、選択ワード線のＷＬにはプログラムベリファイに用いる所定電圧が印加され、選択トランジスタＳＧＳをオンさせる。そして、各データエリアＡ１、Ａ２、…毎に読み出されたデータは、サブラッチ５４＿１〜５４＿４にラッチされる。
【００９５】
ここで、データエリアＡ２においてデータ書込みを行うため、メインバッファ２０からサブラッチ５４＿２にデータが転送され、そのデータエリアＡ２においてプログラムベリファイが行われるものとして以下説明する。また、サブラッチには、図１２において説明したサブラッチ回路が含まれるものとする。最初のプログラムベリファイを開始する前に、サブラッチ５４＿２には、メインバッファ２０から転送されたデータがラッチされている。メインバッファ２０からのデータは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。
【００９６】
メインバッファ２０からのデータがローレベルの場合、サブラッチ５４＿２においてそのデータをラッチすると、図１２のノードＬＡＴＰはハイレベルになる。一方、メインバッファ２０からのデータがハイレベルの場合、サブラッチ５４＿２においてそのデータをラッチすると、図１２のノードＬＡＴＰはローレベルになる。この状態がメインバッファ２０からのデータをサブラッチ５４＿２においてラッチした状態である。
【００９７】
ここで、上記説明したように、サブラッチ５４＿２に対応するメモリセルにプログラムベリファイに用いる所定電圧を印加してそのメモリセルのデータを読み出して、サブラッチ５４＿２でラッチする。その結果、図１２に示すノードＬＡＴＰがローレベルになれば、サブラッチ５４＿２に対応するメモリセルに期待通りのデータが書き込まれていることになる。一方、図１２に示すノードＬＡＴＰがハイレベルになれば、サブラッチ５４＿２に対応するメモリセルに期待通りのデータが書き込まれていないことになる。
【００９８】
以上は、サブラッチ５４＿２でプログラムベリファイを行う場合について説明したが、その他のサブラッチでプログラムベリファイを行う場合についても同様に説明することができる。すなわち、プログラムベリファイを行う対象ページを読み出してサブラッチ５４＿１〜５４＿４にラッチさせた後に、サブラッチ５４＿１〜５４＿４におけるノードＬＡＴＰの状態（ローレベルの場合はデータ書き込み成功で、ハイレベルの場合はデータ書き込み失敗）を確認することにより、プログラムベリファイが成功したかどうかを簡単に確認することができる。
【００９９】
次に、本発明の第１の実施形態のデータ書き込み時の動作について、フローチャート及び波形図を用いて説明する。図１６は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図１７は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各ビット線ＢＬに対応する各構成において行われる。
【０１００】
図１６に示すように、データ書き込み時には、プログラムコマンド（例えば８０ｈ）が入力される（ステップＳ１）。そして、サブラッチ（サブラッチ５４＿１〜５４＿４）がリセットされる（ステップＳ２）。図１７において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図１７に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。
【０１０１】
図１６に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ３）。図１７において、時刻Ｔ２は、このデータの転送処理の工程での波形を示している。図１７に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬのゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ（ＭＯＳトランジスタ５６）がオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５１＿２）のゲートには０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。また、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）のゲートには４Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｌはオンする。また、（図示していないが）書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされる。
【０１０２】
また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。そして、対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４＿２）に、ラッチ信号ＬＴが供給される。これにより、メインバッファ（メインバッファ２０）のデータＰＢは、ビット線ＢＬを介して、その対応するサブラッチに転送されてラッチされる（ステップＳ３）。データがラッチされたら、サブラッチセレクトトランジスタＳＬＳＥＬがオフされ、ラッチ信号ＬＴがオフされる（ステップＳ４）。
【０１０３】
なお、データＰＢは、プログラムしないときにはハイレベル（点線参照）、プログラムするときにはローレベル（実線参照）である。図１７に示すように、データＰＢが転送される際、データＰＢがハイレベルの場合は、ビット線ＢＬ上にハイレベル電圧Ｖｃｃとして表れる（時刻Ｔ２のビット線ＢＬの点線参照）。また、データＰＢが転送される際、データＰＢがローレベルの場合は、ビット線ＢＬ上にローレベル電圧０Ｖとして表れる（時刻Ｔ２のビット線ＢＬの実線参照）。
【０１０４】
図１６に示すように、データがサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ５）。
【０１０５】
プログラムベリファイにおいて、書き込むべきデータ通りにメモリに書き込まれておらず、データの書き込みが失敗であったと確認された場合、ビット線のプリチャージが行われる（ステップＳ６）。
【０１０６】
図１７において時刻Ｔ３は、ビット線ＢＬのプリチャージ工程での波形を示している。図１７に示すように、プリチャージ工程では、セレクトトランジスタＢＳＥＬ（ＭＯＳトランジスタ５６）のゲートに、引き続き例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬのオン状態を維持する。また、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンする。これが終了すると、プリチャージセレクトトランジスタＰＳＥＬとビット線ＢＬが繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりビット線ＢＬがプリチャージされる。これにより、ビット線ＢＬは、３Ｖにプリチャージされる。
【０１０７】
全ビット線ＢＬが３Ｖにプリチャージされてプリチャージが終了したら（ステップＳ７）、プリチャージセレクトトランジスタＰＳＥＬはオフにされる。また、プリチャージが終了したら、少なくとも書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方に０Ｖが印加されてオフにされる。また、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌのゲートに０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕのゲートに３Ｖ程度が印加される。
【０１０８】
次に、選択ワード線に高電圧を印加してメモリセルにプログラムストレスを与える（ステップＳ８）。図１７において時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図１７に示すように、プログラムストレスを与えるときには、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ｕＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加され、選択トランジスタＳＧＳに例えば０Ｖが印加される。
【０１０９】
ここで、サブラッチセレクトトランジスタＳＬＳＥＬがオンされて、対応するサブラッチから出力されたデータがローレベルの場合、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオン状態になり、ビット線ＢＬの電圧は下降する（時刻Ｔ４のビット線ＢＬ実線参照）。これにより、メモリセルのゲート・チャネル間にプログラムするのに十分な電圧が生じることになり、フローティングゲートに電子が注入され、メモリセルがプログラムされる。一方、サブラッチセレクトトランジスタＳＬＳＥＬがオンされて、対応するサブラッチから出力されたデータがハイレベルの場合、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオフ状態になり、ビット線ＢＬはフローティング状態になる。この場合、ビット線ＢＬは、ワード線ＷＬとのカップリングでセルフブーストにより８Ｖ程度に上昇する（時刻Ｔ４のビット線ＢＬ点線参照）。これにより、そのメモリセルのゲート・チャネル間にプログラムするのに十分な電圧が生じず、フローティングゲートに電子が注入されず、そのメモリセルがプログラムされない。
【０１１０】
メモリセルにプログラムストレスを与える際に、以上のような動作を実現できれば、スルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧は３Ｖ以外であってもよい。すなわち、スルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧は、サブラッチから出力されるデータの状態（電圧状態）に応じて上記スルーセレクトトランジスタＴＳＬ＿ｕがオン・オフするような電圧であればよい。このようなスルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧として、例えば、ローレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオンし、ハイレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオフする条件を満たす電圧が挙げられる。その他のスルーセレクトトランジスタＴＳＬ＿ｕのゲート電圧として、例えば、ローレベルのデータがサブラッチから出力された場合、上記スルーセレクトトランジスタＴＳＬ＿ｕはオンし、ハイレベルのデータがサブラッチから出力された場合、ビット線ＢＬから上記スルーセレクトトランジスタＴＳＬ＿ｕを通じて電流をリークさせないという条件を満たす電圧が挙げられる。また、上記のような条件を満たす具体的なゲート電圧として、例えば「サブラッチから供給されるローレベルのデータに相当するローレベル電圧＋スルーセレクトトランジスタＴＳＬ＿ｕの閾値Ｖｔｈ」〜「サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧＋スルーセレクトトランジスタＴＳＬ＿ｕの閾値Ｖｔｈ」の間の電圧が一例として挙げられる。
【０１１１】
なお、サブラッチから出力されたデータがハイレベルの場合、そのサブラッチに対応するサブラッチセレクトトランジスタＳＬＳＥＬのゲートに０Ｖを印加して、そのサブラッチセレクトトランジスタＳＬＳＥＬをオフにすると、対応するサブラッチからハイレベルのデータが出力されなくなる。そして、３Ｖのゲート電圧を印加されたスルーセレクトトランジスタＴＳＬ＿ｕはオン状態になる。このため、８Ｖ程度に上昇したビット線ＢＬから電荷が徐々にディスチャージされていく（時刻Ｔ４のビット線ＢＬ点線参照）。
【０１１２】
プログラムストレスが終了して選択ワード線ＷＬに対応するページにデータが書き込まれると（ステップＳ９）、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択ワード線ｕＷＬの電圧が０Ｖになる。また、サブラッチセレクトトランジスタＳＬＳＥＬのゲートに０Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬがオフされる。
【０１１３】
プログラムストレスの終了後は、ビット線がディスチャージされる（ステップＳ１０）。図１７において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図１７に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、ビット線がディスチャージされる。ビット線のディスチャージが完了したら、各スイッチとなるトランジスタ（全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ等）がオフされ（ステップＳ１１）、ステップＳ５にリターンされる。
【０１１４】
ステップＳ５で、プログラムベリファイが行われ、プログラムベリファイの結果、書き込むべきデータ通りにデータエリアにデータが書き込まれていたら、これで、処理は終了される。
【０１１５】
なお、上述の説明では、一端をＢＩＡＳ電源に接続し、他端をビット線に接続したプリチャージセレクトトランジスタＰＳＥＬからなるプリチャージ回路により、最下段のデータエリアにおけるビット線から順に、より上段のデータエリアにおけるビット線をプリチャージしている。このようなプリチャージセレクトトランジスタＰＳＥＬによるプリチャージ回路を用いる他、各サブラッチの５４＿１、５４＿２、…に設けられたプリチャージ回路により、各データエリア毎にプリチャージすることができる。すなわち、図１２に示したように、サブラッチのＭＯＳトランジスタ５６７のゲートにプリチャージ端子が設けられている。このプリチャージ端子にプリチャージ信号ＰＣＨＲを供給することにより、各データエリア毎に、ビット線をプリチャージすることができる。このような構成も本発明には含まれる。また、スロット部毎に別途設けられたサブラッチに含まれないプリチャージ回路により各データエリア毎に、ビット線をプリチャージするようにしてもよい。
【０１１６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図１８は、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【０１１７】
図１８に示すように、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２０１、コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０、ＳＳＥＬコントローラ２２１とから構成されている。
【０１１８】
メモリセルアレイ２０１は、図２に示すメモリセルアレイ１と同様の構成をしている。すなわち、メモリプレーンを、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割し、各データエリアの分割部（例えば、データエリアＡ１〜Ａ４の底部）にスロット部Ｂ１〜Ｂ４を設けている。そして、メモリプレーンは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、ビット線方向に直列に接続された態様になっている。
【０１１９】
コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０の構成については、前述の第１の実施形態におけるコマンドデコーダ１０、アドレスデコーダ１１、メモリコアコントローラ１２、Ｘデコーダ１３、ＴＳＬコントローラ１４、サブラッチ／ＳＬＳＥＬコントローラ１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ１６、電源制御回路１７、Ｉ／Ｏバッファ１８、ＳＲＡＭ１９、メインバッファ２０と同様である。
【０１２０】
一方、メモリセルアレイ２０１を構成するデータエリアは、メモリセルアレイ１を構成するデータエリアと違った構造をしている。これに伴い、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリには、ＳＳＥＬコントローラ２２１が備えられている。以下においてメモリセルアレイ２０１を構成するデータエリアについて説明する。
【０１２１】
前述したように、本発明の第１の実施形態においてデータエリアは、図６に示したように、ビット線ＢＬに、ＮＡＮＤストリングを接続した態様になっている。そして、ビット線ＢＬに、ＮＡＮＤストリングを接続した態様のものが並列に多数並んでデータエリアが構成される。
【０１２２】
本発明の第２の実施形態においてデータエリアは、図１９に示すように、メインデータ線ＭＤＬを設けて、そのメインデータ線から、ＭＯＳトランジスタ６１及び６２を介してビット線ＢＬ０及びＢＬ１が分岐した態様になっている。そして、このビット線ＢＬ０及びＢＬ１それぞれにＮＡＮＤストリングが接続されている。これがデータエリアにおける最小構成であるデータエリア要素である。
【０１２３】
図１９において、メインデータ線ＭＤＬの上流側から下流側に、ＭＯＳトランジスタ６１を介して、ビット線ＢＬ０が分岐されている。また、メインデータ線ＭＤＬの下流側から上流側に、ＭＯＳトランジスタ６２を介して、ビット線ＢＬ１が分岐されている。
【０１２４】
ビット線ＢＬ０には、複数のＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３が接続される。また、ビット線ＢＬ１には、複数のＮＡＮＤストリングＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３が接続される。各ＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３、及び、ＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３は、図２０（Ａ）に示すように、フローティングゲートを有するメモリセルＭ０、Ｍ１、…を直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成されている。なお、上記選択トランジスタＳＧＤ及びＳＧＳは、フローティングゲートを有するトランジスタで構成してもよいし、フローティングゲートを有しないトランジスタで構成してもよい。
【０１２５】
このように、ビット線ＢＬ０及びＢＬ１のそれぞれに、複数のＮＡＮＤストリングＳＴＲ０、ＳＴＲ１、ＳＴＲ２、ＳＴＲ３…、及び、ＳＴＲ１０、ＳＴＲ１１、ＳＴＲ１２、ＳＴＲ１３…を設けることで、図２０（Ｂ）に示すようなサブデータエリアラインＳＡＬが構成される
【０１２６】
図１９において、ＭＯＳトランジスタ６１がオンされ、ＭＯＳトランジスタ６２がオフされると、サブデータエリアラインＳＡＬ０のみがメインデータ線ＭＤＬと接続された状態になる。また、ＭＯＳトランジスタ６２がオンされ、ＭＯＳトランジスタ６１がオフされると、サブデータエリアラインＳＡＬ１のみがメインデータ線ＭＤＬと接続された状態になる。このようにＭＯＳトランジスタ６１またはＭＯＳトランジスタ６２をオン・オフさせることにより、ビット線をメインデータ線と接続させたり、分断させたりすることができるため、ビット線容量を低減することができる。なお、以下において、ＭＯＳトランジスタ６１、ＭＯＳトランジスタ６２のようにメインデータ線ＭＤＬとサブデータエリアラインとの接続・非接続を選択するトランジスタを適宜、サブセレクトトランジスタＳＳＥＬと称することとする。なお、メインデータ線ＭＤＬとサブデータエリアラインとの接続・非接続は、ＳＳＥＬコントローラ２２１により、サブセレクトトランジスタＳＳＥＬをオン・オフ制御することにより行われる。
【０１２７】
メインデータ線ＭＤＬは、スロット部Ｂ１〜Ｂ４を介してデータエリアＡ１〜データエリアＡ４を貫いて接続し、図１９に示すようにメインバッファ２２０と接続されている。このメインデータ線ＭＤＬの役割の一例を以下に示す。メインデータ線ＭＤＬは、メインバッファ２０に保持されたデータをメモリプレーンのいずれかの場所に転送する際、データ転送線となる。また、メインデータ線ＭＤＬは、メモリプレーンを構成するデータエリアのいずれかの場所に記憶されたデータをメインバッファ２０に出力する際、データ転送線となる。また、メインデータ線ＭＤＬは、例えばプリチャージ回路により所定のサブデータエリアラインのビット線ＢＬをプリチャージする際、電荷供給線となる。また、メインデータ線ＭＤＬは、例えば所定のサブデータエリアラインのビット線ＢＬをディスチャージする際、電荷放出線となる。したがって、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおいて、サブデータエリアラインＳＡＬ０及びＳＡＬ１等のサブデータエリアラインにおけるデータの入出力は、メインデータ線ＭＤＬを通じて行われる。また、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおいて、サブデータエリアラインＳＡＬ０及びＳＡＬ１等のサブデータエリアラインにおけるプリチャージ・ディスチャージは、メインデータ線ＭＤＬを通じて行われる。
【０１２８】
図１９では、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６１を介してメインデータ線ＭＤＬの上流から下流に向かって分岐されたサブデータエリアラインＳＡＬ０と、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６２を介してメインデータ線ＭＤＬの下流から上流に向かって分岐されたサブデータエリアラインＳＡＬ１とが示されている。これが上記述べた、最小のデータエリア要素である。図２１に示すように、メモリセルアレイ２０１におけるデータエリアは、上記最小のデータエリア要１を並列または直列に接続して構成された複数のデータエリアより成る。
【０１２９】
なお、最小のデータエリア要素は、最小のデータエリア要素１以外にも、メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ０のタイプのサブデータエリアラインが少なくとも２つ分岐したもの（図２３参照）や、メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ１のタイプのサブデータエリアラインが少なくとも２つ分岐したものや、その他メインデータ線ＭＤＬからサブデータエリアラインＳＡＬ０またはサブデータエリアラインＳＡＬ１を任意に組み合わせて分岐させたもの等様々な態様が想定される。
【０１３０】
次に、図２１に示すデータエリアについて以下説明する。図２１に示すデータエリアは、１つのメインデータ線ＭＤＬと、データエリア要素２及び３とを接続した態様のものを並列に複数並べて構成されている。データエリア要素２及び３は、最小のデータエリア要素であるデータエリア要素１を並列に接続した態様になっている。すなわち、データエリア要素２及び３には、メインデータ線ＭＤＬの上流から下流に向かって、分岐したサブデータエリアラインが２つある。１つは、サブセレクトトランジスタＳＳＥＬｏｕ０（ＭＯＳトランジスタ６１ａ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１１である。もう１つは、サブセレクトトランジスタＳＳＥＬｏｕ１（ＭＯＳトランジスタ６２ａ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１３である。また、メインデータ線ＭＤＬの下流から上流に向かって、分岐したサブデータエリアラインが２つある。１つは、サブセレクトトランジスタＳＳＥＬｅｕ０（ＭＯＳトランジスタ６１ｂ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１２である。もう１つは、サブセレクトトランジスタＳＳＥＬｅｕ１（ＭＯＳトランジスタ６２ｂ）を介してメインデータ線ＭＤＬから分岐したサブデータエリアラインＳＡＬ１４である。
【０１３１】
なお、データエリア要素１には、サブデータエリアラインＳＡＬ１１及びＳＡＬ１２が含まれている。また、データエリア要素２には、サブデータエリアラインＳＡＬ１１〜ＳＡＬ１４が含まれている。また、データエリア要素３には、サブデータエリアラインＳＡＬ１５〜ＳＡＬ１８が含まれている。サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６１ａ〜６１ｄのいずれかをオンさせると、サブデータエリアラインＳＡＬ１１、ＳＡＬ１２、ＳＡＬ１５、ＳＡＬ１６のいずれかがメインデータ線ＭＤＬと接続された状態になる。サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタ６２ａ〜６２ｄのいずれかをオンさせると、サブデータエリアラインＳＡＬ１３、ＳＡＬ１４、ＳＡＬ１７、ＳＡＬ１８のいずれかがメインデータ線ＭＤＬと接続された状態になる。
【０１３２】
以上のように、本発明の第２の実施形態においてデータエリアは、サブセレクトトランジスタＳＳＥＬを構成するＭＯＳトランジスタを介してメインデータ線ＭＤＬから複数のサブデータエリアラインが分岐した態様になっている。そして、そのようなメインデータ線ＭＤＬは図２１に示すように並列に複数並んでおり、メインデータ線ＭＤＬ毎に複数のサブデータエリアラインが分岐した態様になっている。また、サブデータエリアラインは、図２１に示すように、各サブデータエリアライン中において同一の位置にある選択トランジスタやメモリセルが同一の行に並列に並ぶように配置された態様になっている。そして、ある行に並んだ全てのメモリセルや選択トランジスタは、その行に対応するワード線（ＷＬ０〜ＷＬｎ）や選択信号線（ＳＥＬＤ、ＳＥＬＳ）と自身のゲートにおいて接続されている。また、サブセレクトトランジスタは、例えばデータエリア要素２が並列に並んでいる場合、各データエリア要素２中において同一の位置にあるサブセレクトトランジスタが同一の行に並列に並ぶように配置される。すなわち、あるデータエリア要素中において同様の位置にあるサブセレクトトランジスタは、同一の行に並列に並ぶように配置される。図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ０（ＳＳＥＬｅｌ０）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｏｕ１（ＳＳＥＬｅｌ１）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ０（ＳＳＥＬｏｌ０）は同一行に並列に配置される。また、図２１においては、各データエリア要素のサブセレクトトランジスタＳＳＥＬｅｕ１（ＳＳＥＬｏｌ１）は同一行に並列に配置される。そして、ある行に並んだ全てのサブセレクトトランジスタは、その行に対応する選択信号線と自身のゲートにおいて接続される。なお、図２１の右方に図示されたデータエリア要素２及びデータエリア要素３中におけるサブデータエリアラインは図示されていないが、存在しないのではなく、図示を省略したものである。
【０１３３】
図２２は、本発明の第２の実施形態のメモリセルアレイ２０１の一例を示すものである。この例では、メモリセルアレイ２０１は、データエリアＡ１〜Ａ４と、データエリアＡ１〜Ａ４のそれぞれに対応するスロット部Ｂ１〜Ｂ４から構成されている。
【０１３４】
データエリアＡ１には、例えばデータエリア１が少なくとも１つ含まれている。図２２においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３＿１と、サブラッチ５４＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ１においてデータエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１３５】
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３＿２と、サブラッチ５４＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、データエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ２においてデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１３６】
データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３＿３と、サブラッチ５４＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、データエリアＡ３のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ３においてデータエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１３７】
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３＿４と、サブラッチ５４＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、データエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３＿４は、データエリアＡ４のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。なお、スロット部Ｂ４においてデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１３８】
また、メインバッファ２２０とメインデータ線ＭＤＬとの間に、ＭＯＳトランジスタ５６が設けられる。ＭＯＳトランジスタ５６は、メインバッファ２２０から導出されたメインデータ線ＭＤＬを選択するためのセレクトトランジスタＢＳＥＬを構成する。このＭＯＳトランジスタ５６は、メインデータ線ＭＤＬが複数ある場合、メインデータ線ＭＤＬ毎に設けられる。また、メインデータ線ＭＤＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。ＭＯＳトランジスタ５７は、メインデータ線ＭＤＬが複数ある場合、メインデータ線ＭＤＬ毎に設けられていてもよい。また、ＭＯＳトランジスタ５７は、メインデータ線ＭＤＬが複数ある場合、ＭＯＳトランジスタ５７の一端が各メインデータ線ＭＤＬに接続された態様であってもよい。この場合、このＭＯＳトランジスタ５７は、各メインデータ線ＭＤＬにおいて共用のプリチャージ手段となる。
【０１３９】
次に、上述のように構成される本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにデータ書き込みを行うときの動作について説明する。
【０１４０】
本発明の第２の実施形態において、データ書き込みを行う場合の工程は、以下のようになる。
【０１４１】
（１）サブラッチ５４＿１〜５４＿４をリセットする。
（２）サブラッチ５４＿１〜５４＿４にそれぞれまたはいずれかにデータＰＢを転送する。
（３）サブデータエリアライン中のビット線ＢＬをプリチャージする。
（４）サブセレクトトランジスタを選択して、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える。
（５）サブデータエリアライン中のビット線ＢＬをディスチャージする。
【０１４２】
（１）〜（５）の工程で、選択したサブセレクトトランジスタに接続されたサブデータエリアラインについてデータ書き込みが行われる。以下、上述のような各工程に沿って、データ書き込み時の動作について図２２を用いて説明する。先ず、サブラッチのリセット工程では、全てのサブラッチ５４＿１〜５４＿４に、リセット信号ＲＳＴＲが供給される。サブラッチ５４＿１〜５４＿４にリセット信号ＲＳＴＲが供給されることで、全てのサブラッチ５４＿１〜５４＿４はリセットされる。
【０１４３】
次に、サブラッチへのデータＰＢの転送する工程について説明する。サブラッチ５４＿１〜５４＿４にデータを転送するときには、セレクトトランジスタＢＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌは全てオンされ、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌがオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕがオフされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。また、書き込み対象データエリアより下にあるデータエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオフされる。そして、書き込み対象データエリアに対応するスロット部のサブラッチに、ラッチ信号ＬＴが供給される。
【０１４４】
例えば、データエリアＡ２のサブラッチ５４＿２にデータＰＢを転送する場合について説明すると、セレクトトランジスタＢＳＥＬとなるＭＯＳトランジスタ５６がオンされる。また、データエリアＡ２より下にあるデータエリアＡ３及びＡ４に対応するスロット部Ｂ３及びＢ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びスルーセレクトトランジスタＴＳＬ＿ｌは全てオンされる。すなわち、スロット部Ｂ４のＭＯＳトランジスタ５１＿４及び５２＿４、スロット部Ｂ３のＭＯＳトランジスタ５１＿３及び５２＿３がオンされる。また、スロット部Ｂ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２がオンされ、上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２がオフされる。
【０１４５】
これにより、メインバッファ２２０から、スロット部Ｂ２のサブラッチ５４＿２までに、経路が形成される。ここで、スロット部Ｂ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされ、サブラッチ５４＿２にラッチ信号ＬＴが供給されると、メインバッファ２２０からのデータＰＢは、メインデータ線ＭＤＬを通じて転送され、サブラッチ５４＿２にラッチされる。
【０１４６】
ここで、メインバッファ２２０からのデータＰＢは、プログラムするビットはローレベル、プログラムしないビットはハイレベルとなっている。したがって、サブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルがラッチされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。この後に、並列に設けられた各メインデータ線ＭＤＬに対応する構成においてプログラムベリファイが行われる。
【０１４７】
次に、サブデータエリアライン中のビット線のプリチャージ工程について説明する。図２２において、各サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線をプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４が全てオンされる。これにより、メインデータ線ＭＤＬが全て繋がる。また、全てのサブセレクトトランジスタＳＳＥＬがオンされる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７がオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを通じてサブデータエリアラインＳＡＬ０およびＳＡＬ１中の全ビット線ＢＬがプリチャージされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。
【０１４８】
次に、サブセレクトトランジスタＳＳＥＬを選択して、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスを与える工程について説明する。プログラムストレスを与えるときには、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬがオンされる。他のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌはオフされる。これにより、サブラッチにラッチされていたデータがメインデータ線を通じて対応するデータエリアに出力される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ出力動作が行われる。
【０１４９】
また、書き込み対象データエリアにおける各サブデータエリアラインＳＡＬ１のそれぞれに接続された各サブセレクトトランジスタＳＳＥＬ＿１のゲートに例えば０Ｖが印加され、各サブセレクトトランジスタＳＳＥＬ＿１はオフにされる。これにより、各サブセレクトトランジスタＳＳＥＬ＿１は非選択状態になる。また、書き込み対象データエリアにおける各サブデータエリアラインＳＡＬ０のそれぞれに接続された各サブセレクトトランジスタＳＳＥＬ＿０のゲートに選択ゲート電圧（例えば、プリチャージ電圧）が印加され、各サブセレクトトランジスタＳＳＥＬ＿０はメインデータ線ＭＤＬの電圧状態に応じてオンまたはオフの状態になる。これにより、各サブセレクトトランジスタＳＳＥＬ＿０は選択状態になる。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択ワード線ＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。なお、各サブセレクトトランジスタＳＳＥＬ＿１を選択し、各サブセレクトトランジスタＳＳＥＬ＿０を非選択とすれば、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータが書き込まれる。
【０１５０】
例えば、データエリアＡ２の各サブデータエリアラインＳＡＬ０のメモリセルにデータを書き込む場合について説明すると、スロット部Ｂ２の上側のスルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２がオンされる。また、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬとなるＭＯＳトランジスタ５３＿２がオンされる。このようにすると、サブラッチ５４＿２にラッチされていたデータは、ＭＯＳトランジスタ５３＿２、ＭＯＳトランジスタ５１＿２を介して、データエリアＡ２のメインデータ線ＭＤＬの部分に出力される。
【０１５１】
そして、データエリアＡ２の各サブデータエリアラインＳＡＬ１にデータを書き込ませないように、サブセレクトトランジスタＳＳＥＬ＿１となるＭＯＳトランジスタ６２＿２がオフされる。また、データが書き込まれる各サブデータエリアラインＳＡＬ０のサブセレクトトランジスタＳＳＥＬ＿０となるＭＯＳトランジスタ６１＿２のゲートに、選択ゲート電圧（例えば、プリチャージ電圧）が印加される。この選択ゲート電圧とは、メインデータ線ＭＤＬに出力されるデータの状態（電圧状態）に応じてＭＯＳトランジスタ６１＿２がオン・オフするような電圧である。すなわち、プログラムすべき旨のローレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２はオンし、プログラムすべきでない旨のハイレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２はオフする条件を満たす電圧が上記選択ゲート電圧である。なお、プログラムすべきでない旨のハイレベルがサブラッチから出力された場合、ＭＯＳトランジスタ６１＿２は完全なオフ状態でなくてもよいが、それについては後述する。
【０１５２】
データエリアＡ２のサブラッチ５４＿２には、プログラムする場合にはローレベルがラッチされ、プログラムしない場合にはハイレベルが転送されている。サブラッチ５４＿２がデータエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の部分と繋がったとき、サブラッチ５４＿２からローレベルが読み出された場合には、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は下降する。一方、サブラッチ５４＿２がデータエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の部分と繋がったとき、サブラッチ５４＿２からハイレベルが読み出された場合には、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は、ワード線ＷＬとのカップリングでセルフブーストにより上昇する。そして、データエリアＡ２の選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ＷＬに例えば１０Ｖが印加され、選択トランジスタＳＧＤに例えば３Ｖが印加される。
【０１５３】
このとき、サブラッチ５４＿２から読み出されたデータがローレベルの場合には、ＭＯＳトランジスタ６１＿２はオン状態になり、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧は下降する。したがって、選択ワード線ＷＬに例えば１６Ｖを印加すると、メモリセルのゲート・チャネル間にプログラムするのに十分な電位差が生じ、メモリセルがプログラムされる。これに対して、サブラッチ５４＿２から読み出されたデータがハイレベルの場合には、ＭＯＳトランジスタ６１＿２はオフ状態になり、データエリアＡ２のサブデータエリアラインＳＡＬ０中のビット線の電圧はワード線ＷＬとのカップリングでセルフブーストにより上昇する。このため、選択ワード線ＷＬに例えば１６Ｖを印加しても、プログラムするのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルはプログラムされない。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、データエリア２中の選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。また、上記のような選択ゲート電圧を各サブセレクトトランジスタＳＳＥＬ＿０のゲートに印加して各サブセレクトトランジスタＳＳＥＬ＿０を選択すれば、各サブデータエリアラインＳＡＬ０のメモリセルそれぞれに同時にデータを書き込むことができる。このため、データエリア２の選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページに書き込まれるデータが、例えば「１０１１…」というような場合であっても、サブセレクトトランジスタＳＳＥＬ＿０への選択ゲート電圧印加により、所望のデータ書き込みを行うことができる。
【０１５４】
なお、サブラッチ５４＿２から読み出されたデータがローレベル・ハイレベルのいずれであっても、データエリアＡ２のサブデータエリアラインＳＡＬ１のＭＯＳトランジスタ６２＿２はオフ状態であるため、データエリアＡ２のサブデータエリアラインＳＡＬ１中のビット線の電圧はワード線ＷＬとのカップリングでセルフブーストにより上昇する。このため、選択ワード線ＷＬに例えば１６Ｖが印加されても、プログラムするのに必要な電位差がメモリセルのゲート・チャネル間に生じず、メモリセルはプログラムされない。以上のように、サブデータエリアラインＳＡＬ１にデータを書き込ませないためには、サブセレクトトランジスタＳＳＥＬをオフにしておけばよい。
【０１５５】
次に、サブデータエリアライン中のビット線のディスチャージ工程について説明する。図２２において、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。すなわち、ＭＯＳトランジスタ５１＿１及び５２＿１、ＭＯＳトランジスタ５１＿２及び５２＿２、ＭＯＳトランジスタ５１＿３及び５２＿３、ＭＯＳトランジスタ５１＿４及び５２＿４が全てオンされる。さらに、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。すなわち、ＭＯＳトランジスタ６１＿１及び６２＿１、ＭＯＳトランジスタ６１＿２及び６２＿２、ＭＯＳトランジスタ６１＿３及び６２＿３、ＭＯＳトランジスタ６１＿４及び６２＿４が全てオンされる。これにより、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線全てがメインデータ線ＭＤＬに繋がる。そして、プリチャージセレクトトランジスタＰＳＥＬとなるＭＯＳトランジスタ５７がオンされ、例えば０ＶのＢＩＡＳ電源により、全サブデータエリアラインＳＡＬ０およびＳＡＬ１中のビット線がディスチャージされる。
【０１５６】
図２３は、本発明の第２の実施形態において所定のワード線にプログラムストレスをかけたときの、他のメモリセルへの影響を説明するものである。図２３（Ａ）はビット線ＢＬ０、ＢＬ１をプリチャージするときの状態を示し、図２３（Ｂ）は選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルがプログラムするビットである場合の状態を示し、図２３（Ｃ）は選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルがプログラムしないビットである場合の状態を示している。なお、図２３（Ｂ）及び図２３（Ｃ）に示したメインデータ線ＭＤＬ０及びＭＤＬ１、並びにそれらに対応する、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１、サブデータエリアラインＳＡＬ０及びＳＡＬ１は同じデータエリア中において並列に並んでいるものとする。また、図２３においてメインデータ線ＭＤＬの上流から下流に分岐した２つのサブデータエリアラインにより構成されたデータエリアを一例として取り上げて説明しているが、以下の説明はその他の構成のデータエリアにも適用することができる。
【０１５７】
図２３（Ａ）に示すように、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートに例えば４Ｖが印加される。３ＶのＢＩＡＳ電源によりプリチャージした場合、メインデータ線ＭＤＬは３Ｖになる。このように、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートには、確実にオンさせる電圧を印加する。このため、メインデータ線ＭＤＬを通じてＢＩＡＳ電源からビット線ＢＬ０及びＢＬ１に電荷が流れ込みビット線ＢＬ０及びＢＬ１はプリチャージされる。
【０１５８】
データ書き込み時には、選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬには例えば１０Ｖが印加される。そして、選択ゲート線ＳＥＬＤに３Ｖが印加される。上記の通り図２３（Ｂ）における選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルはプログラムされるが、この場合メインデータ線ＭＤＬ０を通じてサブラッチからローレベルのデータが供給される。このため、図２３（Ｂ）に示すようにメインデータ線ＭＤＬ０は０Ｖ程度になる。また、サブセレクトトランジスタＳＳＥＬ＿０のゲートには例えば３Ｖが印加され、サブセレクトトランジスタＳＳＥＬ＿１のゲートには０Ｖが印加される。これにより、サブセレクトトランジスタＳＳＥＬ＿０はオンし、対応するビット線ＢＬ０の電圧は０Ｖになる。このため、楕円領域Ａに囲まれたメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じて、プログラムされる。一方、同一のＮＡＮＤストリングの非選択のメモリセルには、非選択のワード線ｕＷＬ電圧として、１０Ｖが印加される。このとき、それらのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。
【０１５９】
また、サブセレクトトランジスタＳＳＥＬ＿１はオフで、これに接続されたビット線ＢＬ１はフローティングになっている。そのビット線ＢＬ１の電圧は、ワード線とのカップリングでセルフブーストにより、８Ｖ程度に上昇する。このため、楕円領域Ｂに囲まれたメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。同一のＮＡＮＤストリングの非選択のメモリセルには、非選択のワード線ｕＷＬ電圧として、１０Ｖが印加される。このとき、それらのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。
【０１６０】
また、上記の通り図２３（Ｃ）における選択ワード線ＷＬに対応するサブデータエリアラインＳＡＬ０のメモリセルはプログラムされないが、この場合メインデータ線ＭＤＬ１を通じてサブラッチからハイレベルのデータが供給される。このため、図２３（Ｃ）に示すようにメインデータ線ＭＤＬ１の電圧はプリチャージ時におけるＢＩＡＳ電源の電圧である３Ｖ程度になる。上記説明したように、サブセレクトトランジスタＳＳＥＬ＿０のゲートには３Ｖが印加され、サブセレクトトランジスタＳＳＥＬ＿１のゲートには０Ｖが印加されている。
【０１６１】
ところで、サブセレクトトランジスタＳＳＥＬ＿０を３Ｖとしたのは、メインデータ線ＭＤＬ１における電圧であるプリチャージ時におけるＢＩＡＳ電源の電圧３Ｖを考慮したためである。このことについて以下説明する。
【０１６２】
選択ワード線ＷＬに対応するメモリセルがプログラムしないビットである場合、図２３（Ｃ）に示すようにそのメモリセルに対応するビット線ＢＬ０の電圧を所定の電圧（例えば、８Ｖ程度）にする必要がある。その所定の電圧は、ワード線とのカップリングによるセルフブーストにより形成させる。
【０１６３】
ここで、サブセレクトトランジスタＳＳＥＬ＿０における選択ゲート電圧をメインデータ線ＭＤＬ１の電圧よりも高くし過ぎると、図２３（Ｃ）におけるサブセレクトトランジスタＳＳＥＬ＿０がオンしてしまい、ビット線ＢＬ０はフローティング状態にならず、ワード線とのカップリングによるセルフブーストによりビット線ＢＬ０に所定の電圧を形成させられない。これでは、ビット線ＢＬ０の電圧が下がってしまい、楕円領域Ｃに囲まれたメモリセルをプログラムしないための電圧条件が担保されない可能性がある。
【０１６４】
一方、サブセレクトトランジスタＳＳＥＬ＿０における選択ゲート電圧を低くし過ぎると、図２３（Ｃ）におけるサブセレクトトランジスタＳＳＥＬ＿０はオフになるから問題ないが、図２３（Ｂ）におけるサブセレクトトランジスタＳＳＥＬ＿０までオフになってしまい、楕円領域Ａに囲まれたメモリセルをプログラムできなくなってしまう。
【０１６５】
したがって、サブセレクトトランジスタＳＳＥＬ＿０を選択する際の選択ゲート電圧は、図２３（Ｂ）の方はオンし、かつ図２３（Ｃ）の方はオフする（または、ビット線ＢＬ０から電荷がメインデータ線ＭＤＬ１にリークしない）ことを同時に満たす電圧にする必要がある。サブセレクトトランジスタＳＳＥＬ＿０がオンするには、サブセレクトトランジスタＳＳＥＬ＿０の閾値よりも大きな電圧が必要である。また、ビット線ＢＬ０から電荷がメインデータ線ＭＤＬ１に流れ出さないためには、サブセレクトトランジスタＳＳＥＬ＿０におけるゲート・ドレイン間の電圧がサブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ以下である必要がある。このような条件を満たすサブセレクトトランジスタＳＳＥＬ＿０の選択ゲート電圧として、「サブラッチから供給されるローレベルのデータに相当するローレベル電圧＋サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ」〜「サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧＋サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈ」の間の電圧が想定される。図２３（Ｂ）および図２３（Ｃ）においては、サブラッチから供給されるローレベルのデータに相当するローレベル電圧は０Ｖ（ＭＤＬ０の電圧）で、サブラッチから供給されるハイレベルのデータに相当するハイレベル電圧は３Ｖ（ＭＤＬ１の電圧であり、プリチャージ時におけるＢＩＡＳ電源の電圧に相当する）である。そして、サブセレクトトランジスタＳＳＥＬ＿０の閾値Ｖｔｈを、例えば０．７Ｖとすると、図２３（Ｂ）および図２３（Ｃ）において選択ゲート電圧は、０．７Ｖ〜３．７Ｖの間の電圧が想定される。
【０１６６】
図２３（Ｃ）のビット線ＢＬ１は、ワード線とのカップリングで、セルフブーストにより、８Ｖ程度に上昇する。図２３（Ｃ）のビット線ＢＬ１が８Ｖなので、図２３（Ｃ）のビット線ＢＬ１に対応するＮＡＮＤストリングのメモリセルのゲート・チャネル間にはプログラムするのに十分な電位差が生じず、プログラムされない。
【０１６７】
以上のようにこの実施形態では、プリチャージ時には、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１のゲートに４Ｖが印加され、データ書き込み時には、選択する側のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖ程度が印加され、選択しない側のサブセレクトトランジスタＳＳＥＬ＿１のゲートに０Ｖが印加される。これにより、サブセレクトトランジスタＳＳＥＬ＿０またはＳＳＥＬ＿１のゲート電圧を上記のような条件を満たす電圧に設定すれば、同一の電圧によりプログラムするビットとプログラムしないビットを制御することができる。
【０１６８】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図２４は、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリを示すものである。図２４に示すように、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ３０１、コマンドデコーダ３１０、アドレスデコーダ３１１、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１とから構成されている。
【０１６９】
メモリセルアレイ３０１は、図２に示すメモリセルアレイ１と同様の構成をしている。すなわち、メモリプレーンを、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４に分割し、各データエリアの分割部（例えば、データエリアＡ１〜Ａ４の底部）にスロット部Ｂ１〜Ｂ４を設けている。そして、メモリプレーンは、ビット線ＢＬ方向に沿って分割されている。すなわち、複数のデータエリアＡ１、Ａ２、Ａ３、Ａ４は、ビット線方向に直列に接続された態様になっている。
【０１７０】
メモリセルアレイ３０１、コマンドデコーダ３１１、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１は、前述の第３の実施形態における、メモリセルアレイ２０１、コマンドデコーダ２１０、アドレスデコーダ２１１、メモリコアコントローラ２１２、Ｘデコーダ２１３、ＴＳＬコントローラ２１４、サブラッチ／ＳＬＳＥＬコントローラ２１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ２１６、電源制御回路２１７、Ｉ／Ｏバッファ２１８、ＳＲＡＭ２１９、メインバッファ２２０、ＳＳＥＬコントローラ２２１と同様である。
【０１７１】
但し、この実施形態では、スロット部Ｂ１、Ｂ２、Ｂ３、…には、２つのサブラッチが設けられている。また、２つのサブラッチを制御するために、サブラッチ／ＳＳＥＬコントローラ３１５は、２つのサブラッチセレクトトランジスタＳＬＳＥＬを制御するための信号ＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１と、２つのラッチ信号ＬＴ＿０及びＬＴ＿１を出力する。また、１つのメインデータ線ＭＤＬに対して、２つのセレクトトランジスタＢＳＥＬが設けられており、サブラッチ／ＳＳＥＬコントローラ３１５は、２つのセレクトトランジスタＢＳＥＬを制御するための信号ＢＳＥＬ＿０及びＢＳＥＬ＿１を出力する。
【０１７２】
図２５は、本発明の第３の実施形態のメモリセルアレイ３１０の一例を示すものである。データエリアＡ１には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ１の底部には、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１及び５２＿１と、ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１と、サブラッチ５４ａ＿１及び５４ｂ＿１とが配設されている。ＭＯＳトランジスタ５１＿１及び５２＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ１においてデータエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１７３】
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ２の底部には、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２及び５２＿２と、ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２と、サブラッチ５４ａ＿２及び５４ｂ＿２とが配設されている。ＭＯＳトランジスタ５１＿２及び５２＿２は、データエリアＡ２のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２は、データエリアＡ２のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ２においてデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１７４】
データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ３の底部には、スロット部Ｂ３が設けられる。スロット部Ｂ３には、ＭＯＳトランジスタ５１＿３及び５２＿３と、ＭＯＳトランジスタ５３ａ＿３及び５３ｂ＿３と、サブラッチ５４ａ＿３及び５４ｂ＿３とが配設されている。ＭＯＳトランジスタ５１＿３及び５２＿３は、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿３及び５３ｂ＿３は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＳＥＬ＿１を構成する。なお、スロット部Ｂ３においてデータエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１７５】
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２５においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。データエリアＡ４の底部には、スロット部Ｂ４が設けられる。スロット部Ｂ４には、ＭＯＳトランジスタ５１＿４及び５２＿４と、ＭＯＳトランジスタ５３ａ＿４及び５３ｂ＿４と、サブラッチ５４ａ＿４及び５４ｂ＿４とが配設されている。ＭＯＳトランジスタ５１＿４及び５２＿４は、データエリアＡ４のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌを構成する。ＭＯＳトランジスタ５３ａ＿４及び５３ｂ＿４は、データエリアＡ３のサブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。なお、スロット部Ｂ４においてデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０１７６】
また、メインバッファ３２０とメインデータ線ＭＤＬとの間に、ＭＯＳトランジスタ５６＿１及び５６＿２が設けられる。ＭＯＳトランジスタ５６＿１及び５６＿２は、メインバッファ３２０とメインデータ線ＭＤＬとの接続・非接続を選択するためのセレクトトランジスタＢＳＥＬを構成する。ＭＯＳトランジスタ５６＿１からはデータＰＢ＿０が出力され、ＭＯＳトランジスタ５６＿２からは、データＰＢ＿１が出力される。また、メインデータ線ＭＤＬに対して、ＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５７は、プリチャージセレクトトランジスタＰＳＥＬを構成する。
【０１７７】
この実施形態では、各データエリアＡ１〜Ａ４に、それぞれ、サブラッチ５４ａ＿１〜５４ａ＿４と、サブラッチ５４ｂ＿１〜５４ｂ＿４との２つのサブラッチを設けるようにしている。これにより、一方の各サブラッチ５４ａ＿１〜５４ａ＿４に、各サブデータエリアラインＳＡＬ０に書き込むデータをラッチし、他方の各サブラッチ５４ｂ＿１〜５４ｂ＿４に、各サブデータエリアラインＳＡＬ１に書き込むデータをラッチし、各サブデータエリアラインＳＡＬ０と各サブデータエリアラインＳＡＬ１とに順次データを書き込んでいくことができる。
【０１７８】
次に、本発明の第３の実施形態のデータ書き込み時の動作について、フローチャート及び波形図を用いて説明する。図２６は、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図２７は、その波形図を示すものである。なお、図２６、図２７においては、データＰＢ＿０のみを書き込む場合についての動作であり、本発明の第２の実施形態の動作にも適用できる。また、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。
【０１７９】
図２６に示すように、データ書き込み時には、プログラムコマンド（例えば８０ｈ）が入力される（ステップＳ１０１）。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ１０２）。図２７において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図２７に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。
【０１８０】
図２６に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ１０３）。図２７において、時刻Ｔ２は、このデータの転送処理の工程での波形を示している。
【０１８１】
図２７に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、そのセレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）のゲートには０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。書き込み対象データエリアより下のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートには４Ｖが印加され、それらスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌはオンされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートには４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０はオンされる。そして、サブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に、ラッチ信号ＬＴ＿０が供給される（ステップＳ１０３）。これにより、メインバッファ３２０のデータＰＢ＿０は、メインデータ線ＭＤＬを介して、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）にラッチされる。データＰＢ＿０は、プログラムしないときにはハイレベル、プログラムするときにはローレベルのデータである。図２７に示すように、データＰＢ＿０が転送される際、データＰＢ＿０がハイレベルの場合は、メインデータ線ＭＤＬ及びビット線ＢＬ上にハイレベル電圧Ｖｃｃとして表れる（時刻Ｔ２のＭＤＬ／ＢＬの点線参照）。また、データＰＢ＿０が転送される際、データＰＢ＿０がローレベルの場合は、メインデータ線ＭＤＬ及びビット線ＢＬ上にローレベル電圧０Ｖとして表れる（時刻Ｔ２のＭＤＬ／ＢＬの実線参照）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。
【０１８２】
データＰＢ＿０がサブラッチ５４ａ＿２に転送されたら、上記各トランジスタはオフになり（ステップＳ１０４）、プログラムベリファイが行われる（ステップＳ１０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。
【０１８３】
プログラムベリファイにおいて、書き込むべきデータ通りにメモリに書き込まれておらず、データの書き込みが失敗であったと確認された場合、全てのサブデータエリアライン中のビット線ＢＬのプリチャージが行われる（ステップＳ１０６）。
【０１８４】
図２７において時刻Ｔ３は、サブデータエリアライン中のビット線ＢＬのプリチャージ工程での波形を示している。図２７に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０１８５】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを通じて全てのサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、サブデータエリアライン中のビット線ＢＬは、３Ｖにプリチャージされる。プリチャージが終了したら、プリチャージセレクトトランジスタＰＳＥＬがオフされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌ、サブセレクトトランジスタＳＳＥＬ＿１がオフされる（ステップＳ１０７）。また、少なくとも書き込み対象データエリアと隣接する上側のデータエリアに対応するスロット部のスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのいずれか、または両方に０Ｖが印加されてオフにされる。これにより、書き込み対象データエリアと他のデータエリアとの接続を分断する。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。そして、選択ワード線ＷＬに高電圧を印加してメモリセルにプログラムストレスが与えられる（ステップＳ１０８）。
【０１８６】
図２７において時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図２７に示すように、プログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される（ステップＳ１０８）。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータが書き込まれる。なお、各サブセレクトトランジスタＳＳＥＬ＿１を選択し、各サブセレクトトランジスタＳＳＥＬ＿０を非選択とすれば、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータが書き込まれる。プログラムストレスが終了すると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ１０９）。
【０１８７】
なお、サブラッチから出力されたデータがローレベルの場合、サブセレクトトランジスタＳＳＥＬ＿０はオンするため、サブセレクトトランジスタＳＳＥＬ＿０に接続されたビット線ＢＬは０Ｖになる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。そして、選択ワード線ＷＬに対応するメモリセルはプログラムされる。一方、サブラッチから出力されたデータがハイレベルの場合、サブセレクトトランジスタＳＳＥＬ＿０はオフになるため、サブセレクトトランジスタＳＳＥＬ＿０に接続されたビット線ＢＬはフローティング状態になる。このため、ＳＳＥＬ＿０に接続されたビット線ＢＬは、ワード線ＷＬとのカップリングでセルフブーストにより８Ｖ程度に上昇する（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。このため、メモリセルのゲート・チャネル間に十分な電位差が生じず、プログラムされない。その後、そのサブラッチに対応するサブラッチセレクトトランジスタＳＬＳＥＬ＿０のゲートに０Ｖを印加して、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０をオフにすると、対応するサブラッチからハイレベルのデータが出力されなくなる。そして、３Ｖの選択ゲート電圧を印加されたサブセレクトトランジスタＳＳＥＬ＿０はオン状態になる。このため、８Ｖ程度に上昇したビット線ＢＬから電荷が徐々にディスチャージされていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。
【０１８８】
プログラムストレスが終了したら、ビット線がディスチャージされる。図２７において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図２７に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０１８９】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを通じて全てのサブデータエリアライン中のビット線がディスチャージされる（ステップＳ１１０）。ビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされ（ステップＳ１１１）、ステップＳ１０５にリターンされる。
【０１９０】
ステップＳ１０５で、プログラムベリファイが行われ、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。
【０１９１】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。この実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みをできるようにしたものである。この第４の実施形態の構成は、基本的には、図２４及び図２５で示した第３の実施形態と同様である。なお、図２８、図２９においては、データＰＢ＿０及びＰＢ＿１を書き込む場合についての動作である。
【０１９２】
図２８は、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図２９は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。
【０１９３】
図２８に示すように、データ書き込み時には、プログラムコマンド（例えば８１ｈ）が入力される（ステップＳ２０１）。なお、この実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みを行うため、通常のプログラムコマンドとは異なるプログラムコマンド（例えば８１ｈ）としている。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ２０２）。図２９において、時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図２９に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。
【０１９４】
図２８に示すように、サブラッチのリセットが完了したら、データＰＢ＿０及びＰＢ＿１がサブラッチに転送される（ステップＳ２０３〜Ｓ２０４）。この実施形態においてデータＰＢ＿０及びＰＢ＿１は、それぞれ別のサブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４、及びサブラッチ５４ｂ＿１〜５４ｂ＿４）に転送される。このため、データＰＢ＿０及びＰＢ＿１の転送は、２回に分けて行われる。図２９において時刻Ｔ２は、このデータの転送処理の工程での波形を示している。
【０１９５】
図２９に示すように、時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、メインバッファ３２０と、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（データエリアＡ４〜Ａ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌ）との間にある全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、それらのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ全てがオンされる。また、書き込み対象データエリアに対応するスロット部の上側のスルーセレクトトランジスタＴＳＬ＿ｕ（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５２＿２）に０Ｖが印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕはオフされる。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオンされる。これにより、メインバッファ３２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）までの経路が形成される。この経路を通じてデータＰＢ＿０がサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に転送される（ステップＳ２０３）。
【０１９６】
そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２）に、ラッチ信号ＬＴ＿０が供給される。これにより、データＰＢ＿０は、メインデータ線ＭＤＬを介して、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合には５４ａ＿２）に転送されラッチされる。データＰＢ＿０は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。
【０１９７】
データＰＢ＿０の転送が終了すると、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ａ＿２）のゲートに０Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオフになる。次に、データＰＢ＿１の転送が行われるが、以上説明したデータＰＢ＿０の転送と同様の過程で行われる。
【０１９８】
すなわち、セレクトトランジスタＢＳＥＬ＿１のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿１（ＭＯＳトランジスタ５６＿２）がオンされる。また、メインバッファ３２０と、書き込み対象データエリアに対応するスロット部の下側のスルーセレクトトランジスタＴＳＬ＿ｌ（データエリアＡ４〜Ａ２の下側のスルーセレクトトランジスタＴＳＬ＿ｌ）との間にある全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが継続して印加され、そのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ全てのオン状態が継続される。また、書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿１（書き込み対象データエリアがデータエリアＡ２の場合にはＭＯＳトランジスタ５３ｂ＿２）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿１がオンされる。これにより、メインバッファ３２０からそのサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）までの経路が形成される。この経路を通じてデータＰＢ＿１が、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）に転送される（ステップＳ２０４）。
【０１９９】
そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ｂ＿２）に、ラッチ信号ＬＴ＿１が供給される。これにより、データＰＢ＿１は、メインデータ線ＭＤＬを介して、サブラッチ５４ｂ＿２に転送されラッチされる。データＰＢ＿１は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。このようにして、２つのサブラッチ（書き込み対象データエリアがデータエリアＡ２の場合にはサブラッチ５４ａ＿２及び５４ｂ＿２）にデータが転送される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ転送動作が行われる。
【０２００】
図２８に示すように、データが２つのサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ２０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。
【０２０１】
プログラムベリファイで書き込むべきデータ通りにデータエリアにデータが書き込まれていない場合、プログラムベリファイは失敗したとされ、ビット線のプリチャージが行われる（ステップＳ２０６）。
【０２０２】
図２９の時刻Ｔ３は、ビット線のプリチャージ工程での波形を示している。図２９に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、全てのスルーセレクトトランジスタＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｌはオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０２０３】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源によりメインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びサブデータエリアライン中のビット線ＢＬは、３Ｖにチャージされる。プリチャージが終了したら、非選択のサブセレクトトランジスタＳＳＥＬ＿１はオフにされ、サブセレクトトランジスタＳＳＥＬ＿１に対応するサブデータエリアラインのビット線はフローティングの状態とされる。また、プリチャージセレクトトランジスタＰＳＥＬがオフにされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。
【０２０４】
次に、各サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応する各サブラッチにラッチされたデータＰＢ＿０を、各サブセレクトトランジスタＳＳＥＬ＿０に接続された各サブデータエリアラインのメモリセルに書き込むため、選択ワード線ＷＬに高電圧を印加してそのメモリセルにプログラムストレスを与える（ステップＳ２０８）。
【０２０５】
図２９の時刻Ｔ４は、プログラムストレスを与えるときの波形を示している。図２９に示すように、プログラムストレス与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。また、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページにデータＰＢ＿０を含むデータが書き込まれる。なお、データＰＢ＿０がハイレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは８Ｖ程度に上昇した後に段々と下がっていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。また、データＰＢ＿０がローレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは０Ｖ程度になる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。これらについては第３の実施例で説明済みであるため、その説明を省略する。
【０２０６】
上記サブデータエリアラインのメモリセルにデータＰＢ＿０が書き込まれると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ２０９）。そして、ワード線がディスチャージされる（ステップＳ２１０）。
【０２０７】
次に、再度全ビット線が追加プリチャージされる（ステップＳ２１１）。図２９において時刻Ｔ５は、ビット線の追加プリチャージのときの波形を示している。図２９に示すように、ビット線をプリチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０２０８】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びサブデータエリアライン中のビット線ＢＬは、３Ｖにプリチャージされる。プリチャージが終了したら（ステップＳ２１２）、非選択のサブセレクトトランジスタＳＳＥＬ＿０はオフにされ、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線はフローティングの状態とされる。また、プリチャージセレクトトランジスタＰＳＥＬがオフにされ、ＢＩＡＳ電源が０Ｖになり、スルーセレクトトランジスタＴＳＬ＿ｌがオフにされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様に追加プリチャージが行われる。
【０２０９】
プリチャージが終了したら、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチにラッチされたデータＰＢ＿１を、サブセレクトトランジスタＳＳＥＬ＿１に対応するサブデータエリアラインのメモリセルに書き込むため、選択ワード線ＷＬに高電圧を印加してそのメモリセルにプログラムストレスを与える（ステップＳ２１３）。
【０２１０】
図２９において時刻Ｔ６は、再度のプログラムストレスを与えるときの波形を示している。図２９に示すように、再度のプログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿１に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿０に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿１に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。また、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ｕＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＷＬＳに例えば０Ｖが印加される。また、サブラッチセレクトトランジスタＳＬＳＥＬ＿１のみをオンにする。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ１のメモリセルから成るページにデータＰＢ＿１を含むデータが書き込まれる。なお、時刻Ｔ６のときのＭＤＬ／ＢＬの波形は上記データＰＢ＿０のときと同様であり、その内容については既に説明済みであるため、ここではその説明は省略する。
【０２１１】
プログラムストレスが終了すると、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ２１４）。そして、ワード線がディスチャージされ（ステップＳ２１５）、ビット線がディスチャージされる（ステップＳ２１６，Ｓ２１７）。
【０２１２】
図２９の時刻Ｔ７は、ビット線のディスチャージのときの波形を示している。図２９に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＳＥＬ＿１がオンになる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがディスチャージされる（ステップＳ２１６）。
【０２１３】
ビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされ（ステップＳ２１７）、ステップＳ２０５にリターンし、プログラムベリファイが行われる。ステップＳ２０５で、プログラムベリファイが行われ、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。
【０２１４】
以上説明したように、本発明の第４の実施形態では、２つのサブデータエリアラインを順次選択することにより切り替えて、連続的に順次データ書き込みを行うことで、２つのサブデータエリアラインにほぼ同時にデータ書き込みを行うことができる。この実施形態では、データ書き込み終了毎にデータをサブラッチに転送してデータ書き込みを行うよりも、ビット線ＢＬ階層化によるプリチャージ時間を短縮することができる。また、プログラムストレスの間にベリファイ動作が入らないため、高圧電源ポンプの立ち上げ時間の短縮化が図れ、総消費電力の低減が図れる。
【０２１５】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図３０は、本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【０２１６】
図３０に示すように、本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ４０１、コマンドデコーダ４１０、アドレスデコーダ４１１、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０、ＳＳＥＬコントローラ４２１とから構成されている。
【０２１７】
メモリセルアレイ４０１は、図３１に示すように、各メモリプレーン４０２ａ、４０２ｂを、複数のデータエリアＡ１、Ａ２、…に分割した構成とされている。但し、前述までの実施形態では、各データエリアＡ１、Ａ２、Ａ３、…の底部に、スロット部Ｂ１、Ｂ２、Ｂ３、…が設けられていたのに対して、この実施形態では、対となるデータエリアＡ１及びＡ２、Ａ３及びＡ４の間の中央に、スロット部Ｂ１、Ｂ２、…が設けられている。
【０２１８】
メモリセルアレイ４０１、コマンドデコーダ４１０、アドレスデコーダ４１１、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０、ＳＳＥＬコントローラ４２１は、前述の第３の実施形態における、メモリセルアレイ３０１、アドレスデコーダ３１１、コマンドデコーダ３１０、メモリコアコントローラ３１２、Ｘデコーダ３１３、ＴＳＬコントローラ３１４、サブラッチ／ＳＬＳＥＬコントローラ３１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ３１６、電源制御回路３１７、Ｉ／Ｏバッファ３１８、ＳＲＡＭ３１９、メインバッファ３２０、ＳＳＥＬコントローラ３２１と、基本的に同様である。
【０２１９】
図３２は、本発明の第５の実施形態のメモリセルアレイ４０１の一例を示すものである。この例では、対をなすデータエリアＡ１及びＡ２、データエリアＡ３及びＡ４と、データエリアＡ１及びＡ２に対応するスロット部Ｂ１、データエリアＡ３及びＡ４に対応するスロット部Ｂ２が設けられている。また、対をなすデータエリアＡ１及びＡ２と、データエリアＡ３及びＡ４とは、スルーセレクトトランジスタＴＳＬ＿ｌを介して接続されている。さらに、データエリアＡ３及びＡ４と、メインバッファ４２０とは、スルーセレクトトランジスタＴＳＬ＿ｌを介して接続されている。
【０２２０】
図３２において、データエリアＡ１とデータエリアＡ２とが対をなしている。データエリアＡ１には、例えばデータエリア要素１が少なくとも１つ含まれている。図３２においてデータエリアＡ１は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、例えば図２１における態様であってもよい。データエリアＡ１においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿１及び６２＿１を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿１及び６２＿１は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
【０２２１】
データエリアＡ２には、例えばデータエリア要素１が少なくとも１つ含まれている。図３２においてデータエリアＡ２は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ２においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿２及び６２＿２を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿２及び６２＿２は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
【０２２２】
データエリアＡ１とデータエリアＡ２との間の中央に、スロット部Ｂ１が設けられる。スロット部Ｂ１には、ＭＯＳトランジスタ５１＿１と、ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１と、サブラッチ５４ａ＿１及び５４ｂ＿１とが配設されている。ＭＯＳトランジスタ５１＿１は、データエリアＡ１のスルーセレクトトランジスタＴＳＬ＿ｕを構成する。ＭＯＳトランジスタ５３ａ＿１及び５３ｂ＿１は、データエリアＡ１のサブラッチセレクトトランジスタＳＬＳＥＬを構成する。また、データエリアＡ２の底部には、ＭＯＳトランジスタ５２＿１が配設されている。ＭＯＳトランジスタ５２＿１は、スルーセレクトトランジスタＴＳＬ＿ｌを構成する。なお、スロット部Ｂ１においてデータエリアＡ１またはデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ１またはデータエリアＡ２の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ１またはデータエリアＡ２の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０２２３】
データエリアＡ３とデータエリアＡ４とが対をなしている。データエリアＡ３には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ３は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ３においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿３及び６２＿３を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿３及び６２＿３は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
【０２２４】
データエリアＡ４には、例えばデータエリア要素１が少なくとも１つ含まれている。図２２においてデータエリアＡ４は、データエリア要素１が並列に複数並んだ態様を図示しているが、これに限るものではなく、図２１における態様のデータエリア要素２及び３が並列に複数並んだ態様であってもよい。データエリアＡ４においてデータエリア要素１は、メインデータ線ＭＤＬからＭＯＳトランジスタ６１＿４及び６２＿４を介して２つのサブデータエリアラインＳＡＬ０及びＳＡＬ１が分岐した態様になっている。ＭＯＳトランジスタ６１＿４及び６２＿４は、サブセレクトトランジスタＳＳＥＬ＿０及びＳＳＥＬ＿１を構成する。
【０２２５】
データエリアＡ３とデータエリアＡ４との間の中央に、スロット部Ｂ２が設けられる。スロット部Ｂ２には、ＭＯＳトランジスタ５１＿２と、ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２と、サブラッチ５４ａ＿２及び５４ｂ＿２とが配設されている。ＭＯＳトランジスタ５１＿２は、スルーセレクトトランジスタＴＳＬ＿ｕを構成する。ＭＯＳトランジスタ５３ａ＿２及び５３ｂ＿２は、サブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１を構成する。また、データエリアＡ４の底部には、ＭＯＳトランジスタ５２＿２が配設されている。ＭＯＳトランジスタ５２＿２は、スルーセレクトトランジスタＴＳＬ＿ｌを構成する。なお、スロット部Ｂ２においてデータエリアＡ３またはデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は図示していないが、データエリアＡ３またはデータエリアＡ４の左から２番目のデータエリア要素１に対応する部分の構成は、データエリアＡ３またはデータエリアＡ４の一番左のデータエリア要素１に対応する部分の構成と同様である。
【０２２６】
図３１及び図３２に示すように、第５の実施形態では、対をなすデータエリアＡ１とデータエリアＡ２との間にスロット部Ｂ１が設けられ、対をなすデータエリアＡ３とデータエリアＡ４との間にスロット部Ｂ２が設けられている。このような構成では、スルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿１により、データエリアＡ１とデータエリアＡ２とを分離できる。また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｕとなるＭＯＳトランジスタ５１＿２により、データエリアＡ３とデータエリアＡ４とを分離できる。このため、対をなすデータエリアＡ１及びＡ２、並びに対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。
【０２２７】
また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿１により、データエリアＡ２とデータエリアＡ３とを分離できる。また、このような構成では、スルーセレクトトランジスタＴＳＬ＿ｌとなるＭＯＳトランジスタ５２＿２により、データエリアＡ４とページバッファ４２０とを分離できる。
【０２２８】
図３３は、本発明の５の実施形態のＮＡＮＤ型フラッシュメモリのデータ書き込み時の処理を示すフローチャートであり、図３４は、その波形図を示すものである。なお、以下に説明する各動作は、並列に設けられた各メインデータ線ＭＤＬに対応する各構成において行われる。
【０２２９】
図３３に示すように、データ書き込み時には、プログラムコマンド（例えば８１ｈ）が入力される（ステップＳ４０１）。なお、この実施形態では、２つのサブデータエリアラインに対して同時にデータ書き込みが行われるため、通常のプログラムコマンドとは異なるプログラムコマンド（例えば８１ｈ）としている。そして、サブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及び５４ｂ＿１〜５４ｂ＿４）がリセットされる（ステップＳ４０２）。図３４において時刻Ｔ１は、このサブラッチのリセット工程での波形を示している。図３４に示すように、時刻Ｔ１では、リセット信号ＲＳＴＲがＶｃｃレベルとなる。
【０２３０】
図３３に示すように、サブラッチのリセットが完了したら、データがサブラッチに転送される（ステップＳ４０３〜Ｓ４０４）。この実施形態においてデータＰＢ＿０及びＰＢ＿１は、それぞれ別のサブラッチ（サブラッチ５４ａ＿１〜５４ａ＿４及びサブラッチ５４ｂ＿１〜５４ｂ＿４）に転送される。このため、データＰＢ＿０及びＰＢ＿１の転送は、２回に分けて行われる。図３４において時刻Ｔ２は、このデータの転送処理の工程での波形を示している。
【０２３１】
図３４に示すように時刻Ｔ２では、セレクトトランジスタＢＳＥＬ＿０のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿０（ＭＯＳトランジスタ５６＿１）がオンされる。また、同時書き込み対象データエリアまでのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５１＿１及び５２＿１、５１＿２及び５２＿２）が全てオンされる。また、同時書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿０（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５３ａ＿１）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿０がオンされる。
【０２３２】
これにより、メインバッファ４２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）までの経路が形成される。この経路を通じてデータＰＢ＿０がサブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）に転送される（ステップＳ４０３）。そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）に、ラッチ信号ＬＴ＿０が供給される。これにより、データＰＢ＿０は、サブラッチセレクトトランジスタＳＬＳＥＬ＿０に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１）にラッチされる。データＰＢ＿０は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。
【０２３３】
次に、セレクトトランジスタＢＳＥＬ＿１のゲートに例えば４Ｖが印加され、セレクトトランジスタＢＳＥＬ＿１（ＭＯＳトランジスタ５６＿２）がオンされる。また、同時書き込み対象データエリアに対応するスロット部のサブラッチセレクトトランジスタＳＬＳＥＬ＿１（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはＭＯＳトランジスタ５３ｂ＿１）のゲートに４Ｖが印加され、そのサブラッチセレクトトランジスタＳＬＳＥＬ＿１がオンされる。
【０２３４】
これにより、メインバッファ４２０からサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５ｂａ＿１）までの経路が形成される。この経路を通じてデータＰＢ＿１がサブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）に転送される（ステップＳ４０４）。そして、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）に、ラッチ信号ＬＴ＿１が供給される。これにより、データＰＢ＿１は、サブラッチセレクトトランジスタＳＬＳＥＬ＿１に対応するサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ｂ＿１）にラッチされる（ステップＳ４０４）。データＰＢ＿１は、プログラムしない場合にはハイレベル、プログラムする場合にはローレベルである。このようにして、２つのサブラッチ（同時書き込み対象データエリアがデータエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１及び５４ｂ＿１）にデータが転送される。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にデータ出力動作が行われる。
【０２３５】
図３３に示すように、データＰＢ＿０及びＰＢ＿１それぞれが２つのサブラッチに転送されたら、プログラムベリファイが行われる（ステップＳ４０５）。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプログラムベリファイが行われる。
【０２３６】
プログラムベリファイで書き込むべきデータ通りにデータエリアにデータが書き込まれていない場合、プログラムベリファイは失敗したとされ、ビット線のプリチャージが行われる（ステップＳ４０６）。
【０２３７】
図３４において時刻Ｔ３は、ビット線のプリチャージ工程での波形を示している。図３４に示すように、プリチャージ工程では、全てのスルーセレクトトランジスタＴＳＬ＿ｕのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｕがオンされる。また、全てのスルーセレクトトランジスタＴＳＬ＿ｌのゲートに４Ｖが印加され、スルーセレクトトランジスタＴＳＬ＿ｌはオンされる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１がオンされる（ステップＳ３０６）。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０２３８】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば３ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介してサブデータエリアライン中のビット線ＢＬがプリチャージされる。これにより、メインデータ線ＭＤＬ及びビット線ＢＬは、３Ｖにプリチャージされる。プリチャージ終了後（ステップＳ４０７）、非選択のサブデータエリアラインに繋がるサブセレクトトランジスタＳＳＥＬ＿１はオフにされ、サブセレクトトランジスタＳＳＥＬ＿１に接続されたサブデータエリアライン中のビット線は、フローティング状態とされる。なお、並列に設けられた各メインデータ線ＭＤＬに対応する構成においても上記と同様にプリチャージが行われる。
【０２３９】
プリチャージが終了したら、２つのデータエリアに対して同時にプログラムストレスがかけられる（ステップＳ４０８）。図３４において時刻Ｔ４は、２つのデータエリアに同時にプログラムストレスを与えるときの波形を示している。図３４に示すように、サブラッチセレクトトランジスタＳＬＳＥＬ＿０及びＳＬＳＥＬ＿１が同時にオンされ、２つのサブラッチ（同時書き込み対象エリアがエリアＡ１及びＡ２の場合にはサブラッチ５４ａ＿１及び５４ｂ＿１）から同時にデータが読み出される。そして、プログラムストレスを与えるときには、一方のサブセレクトトランジスタＳＳＥＬ＿０に３Ｖが印加され、他方のサブセレクトトランジスタＳＳＥＬ＿１に０Ｖが印加される。なお、サブセレクトトランジスタＳＳＥＬ＿０に３Ｖを印加しているのは、図２３で説明済みであるため、その説明を省略する。そして、対象となるブロックの選択ワード線ＷＬに例えば１６Ｖが印加され、非選択のワード線ＷＬに例えば１０Ｖが印加され、選択ゲート線ＳＥＬＤに例えば３Ｖが印加され、選択ゲート線ＳＥＬＳに例えば０Ｖが印加される。以上の書き込み動作が各メインデータ線ＭＤＬに対応する構成において行われる。これにより、同時書き込み対象データエリア（例えば、データエリアＡ１及びＡ２）中のそれぞれの選択ワード線ＷＬに対応する各サブデータエリアラインＳＡＬ０のメモリセルから成るページ（例えば、データエリアＡ１中のページ及びデータエリアＡ２のページ）にデータが書き込まれる。なお、データＰＢ＿０及びＰＢ＿１がハイレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは８Ｖ程度に上昇した後に段々と下がっていく（時刻Ｔ４のＭＤＬ／ＢＬ点線参照）。また、データＰＢ＿０及びＰＢ＿１がローレベルの場合、データ書き込み時には、サブセレクトトランジスタＳＳＥＬ＿０に対応するサブデータエリアラインのビット線ＢＬは０Ｖ程度になる（時刻Ｔ４のＭＤＬ／ＢＬ実線参照）。これらについては第３の実施例で説明済みであるため、その説明を省略する。
【０２４０】
プログラムストレスが終了したら、選択ゲート線ＳＥＬＤが０Ｖになり、選択ワード線ＷＬ及び非選択のワード線ｕＷＬの電圧が０Ｖになる（ステップＳ４０９）。そして、ワード線がディスチャージされる（ステップＳ４１０）。そして、全ビット線がディスチャージされる。図３４において時刻Ｔ５は、ビット線のディスチャージのときの波形を示している。図３４に示すように、ビット線をディスチャージするときには、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌのゲートに４Ｖが印加され、全てのスルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌがオンになる。また、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１のゲートに４Ｖが印加され、全てのサブセレクトトランジスタＳＳＥＬ＿０、ＳＥＬ＿１がオンされる。これにより、メインデータ線ＭＤＬと全てのサブデータエリアラインが繋がれた状態になる。
【０２４１】
そして、プリチャージセレクトトランジスタＰＳＥＬがオンされ、例えば０ＶのＢＩＡＳ電源により、メインデータ線ＭＤＬを介して全てのビット線がディスチャージされる（ステップＳ４１１）。全てのビット線のディスチャージが完了したら、各スイッチとなるトランジスタがオフされる（ステップＳ４１２）。そして、プログラムベリファイが行われ（ステップＳ４０５）、プログラムベリファイの結果、データ書き込みが正しく行われていたら、これで処理は終了する。
【０２４２】
以上説明したように、本発明の第５の実施形態では、対をなすデータエリアＡ１及びＡ２または、対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。
【０２４３】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図３５は、本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。
【０２４４】
図３５に示すように、本発明の第６の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５０１、コマンドデコーダ５１０、アドレスデコーダ５１１、メモリコアコントローラ５１２、Ｘデコーダ５１３、ＴＳＬコントローラ５１４、サブラッチ／ＳＬＳＥＬコントローラ５１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ５１６、電源制御回路５１７、Ｉ／Ｏバッファ５１８、ＳＲＡＭ５１９、メインバッファ５２０とから構成されている。
【０２４５】
メモリセルアレイ５０１、コマンドデコーダ５１０、アドレスデコーダ５１１、メモリコアコントローラ５１２、Ｘデコーダ５１３、ＴＳＬコントローラ５１４、サブラッチ／ＳＬＳＥＬコントローラ５１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ５１６、電源制御回路５１７、Ｉ／Ｏバッファ５１８、ＳＲＡＭ５１９、メインバッファ５２０は、前述の第６の実施形態における、メモリセルアレイ４０１、アドレスデコーダ４１１、コマンドデコーダ４１０、メモリコアコントローラ４１２、Ｘデコーダ４１３、ＴＳＬコントローラ４１４、サブラッチ／ＳＬＳＥＬコントローラ４１５、ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ４１６、電源制御回路４１７、Ｉ／Ｏバッファ４１８、ＳＲＡＭ４１９、メインバッファ４２０と、基本的に同様である。
【０２４６】
この実施形態においてメモリセルアレイ５０１は、各メモリプレーンを、対となるデータエリアＡ１及びＡ２、Ａ３及びＡ４に分割した構成としているが、各データエリアの構造をメインデータ線ＭＤＬからサブデータエリアラインを分岐した構造としていない。この実施形態では、各データエリアの構造を本発明の第１の実施形態におけるデータエリアと同様の構造としている。このような構成でも、前述と同様に、対をなすデータエリアＡ１及びＡ２、並びに対をなすデータエリアＡ３及びＡ４に対して同時にデータ書き込みを行うことができる。
【０２４７】
＜７．第７の実施形態について＞
次に、本発明の第７の実施形態について説明する。図３６は、本発明の第７の実施形態を示すものである。本発明の第７の実施形態では、各データエリアＡ１〜Ａ４に対応するスロット部Ｂ１〜Ｂ４のサブラッチにデータを転送しておき、各データエリアＡ１〜Ａ４に対して同時にデータ書き込みを行うことができるようにしている。
【０２４８】
なお、この実施形態におけるメモリセルアレイは、図２に示した構成と同様である。すなわち、１つのメモリプレーンが複数のデータエリアＡ１〜Ａ４に分割され、それぞれのデータエリアＡ１〜Ａ４の底部に、スロット部Ｂ１〜Ｂ４が設けられる。スロット部Ｂ１〜Ｂ４には、サブラッチ５４＿１〜５４＿４と、スルーセレクトトランジスタＴＳＬ（図７におけるＭＯＳトランジスタ５１＿１及び５２＿１〜５１＿４及び５２＿４）が設けられる（図７参照）。本発明の第７の実施形態では、このような構成を用いて、複数データエリアに対して同時にデータ書き込みを行うものである。
【０２４９】
図３６（Ａ）に示すように、各スロット部Ｂ１〜Ｂ４のサブラッチ５４＿１〜５４＿４には、メインバッファからデータが転送される。そして、スルーセレクトトランジスタＴＳＬにより、各データエリアＡ１〜Ａ４が分離され、図３６（Ｂ）に示すように、各データエリアＡ１〜Ａ４に同時にデータが書き込まれる。例えば、各スロット部Ｂ１〜Ｂ４のサブラッチ５４＿１〜５４＿４に、１ｋＢ分のデータをラッチした場合、データエリアＡ１〜Ａ４に同時にデータを書き込むことで、４ｋＢ分のデータを同時に書き込むことができる。
【０２５０】
このような複数データエリアに対する同時データ書き込みは、図３７に示すようなアドレス構成とすることで、容易に行うことができる。つまり、通常では、図９に示したように、Ｘデコーダ１３に対するアドレスは、アドレスＸＡが８ビット、アドレスＸＢが８ビット、アドレスＸＣが８ビット、アドレスＸＤが４ビットとされている。
【０２５１】
これに対して、図３７は、複数データエリアに対する同時データ書き込みを実現するのに好適なアドレス構成を示している。図３７において、アドレスＸＡ´は上位４ビットを示し、アドレスＸＢは次の８ビットを示し、アドレスＸＣは次の８ビットを示し、アドレスＸＤは次の８ビットを示す。図３７に示すように、アドレスＸＡ´は何れかの１ビットが「１」で他の３ビットが「０」となる。アドレスＸＢは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＣは何れか１ビットが「１」で他の７ビットが「０」となる。アドレスＸＤは何れか１ビットが「１」で他の７ビットが「０」となる。
【０２５２】
このように、複数データエリアに対する同時データ書き込みを実現するためのアドレス構成では、アドレスＸＡ´が４ビット、アドレスＸＢが８ビット、アドレスＸＣが８ビット、アドレスＸＤが８ビットとされている。そして、上位４ビットのアドレスＸＡ´は、データエリアＡ１〜Ａ４に対応している。
【０２５３】
すなわち、図３７に示すように、アドレスＸＡ´が「１０００」となるのはデータエリアＡ１のアドレスであり、アドレスＸＡ´が「０１００」となるのはデータエリアＡ２のアドレスであり、アドレスＸＡ´が「００１０」となるのはデータエリアＡ３のアドレスであり、アドレスＸＡ´が「０００１」となるのはデータエリアＡ４のアドレスである。
【０２５４】
Ｘデコーダ１３は、図３に示したように、ブロック毎にあり、その構成は、図８に示すようになっている。図８に示したＸデコーダ１３では、プリＸデコーダを構成するＮＡＮＤゲート５２０に、２４ビットのアドレスが入力される。
【０２５５】
アドレスの構成を図３７に示したようなものとすると、プリＸデコーダを構成するＮＡＮＤゲート５３０ａ、５３０ｂ、…には、図３８に示すように、アドレスが入力されることになる。
【０２５６】
ここで、複数データエリアに対して同時にデータ書き込みを行う場合には、４ビットのアドレスＸＡ´を「１１１１」とする。図８に示したようなＸデコーダ１３で、アドレスＸＡ´が「１１１１」となっている場合には、全てのデータエリアＡ１〜Ａ４において、アドレスＸＢ、ＸＣ、ＸＤに基づいて、複数データエリアＡ１〜Ａ４が同時にアクセスされることになる。
【０２５７】
次に、複数データエリアに対して同時にアクセスする場合のプログラムベリファイについて説明する。上述のように、複数データエリアに対して同時にデータ書き込みを行った場合、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアと、未だにデータ書き込みが完了していないデータエリアとが生じる。既に、データ書き込みが完了していたら、追加ストレスをかけないことが望まれる。
【０２５８】
図３７に示したアドレス構成とすると、複数データエリアに対して簡単、かつ同時にデータ書き込みを行うことができるばかりでなく、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアでのデータ書き込みを止めるような制御が簡単に行える。これにより、セルフブーストで上昇する電圧を防ぎ、データ書き込み時のディスターブを減らせると共に、消費電力の低減を防げる。また、サブデータエリアラインの選択を、プログラムベリファイでデータ書き込みの成功が確認されたら非選択とすることで、ビット線のさらなるプリチャージを食い止め、さらなるディスターブの低減と、消費電力の低減を図ることができる。
【０２５９】
図３９は、プログラムベリファイでデータ書き込みの成功が確認されたデータエリアで、データ書き込みを止めることができるようにするための構成である。図３９おいて、サブラッチ５４＿１〜５４＿４は、各データエリアＡ１〜Ａ４毎に、ワイヤドＮＯＲで接続される。
【０２６０】
すなわち、第１の実施形態では、サブラッチ５４＿１〜５４＿４として、図１２に示したような構成のものが用いられている。この実施形態では、図４０（Ａ）に示すように、サブラッチ５４＿１〜５４＿４に含まれるサブラッチ回路に、さらに、ＭＯＳトランジスタ５６８が設けられる。同一のデータエリア中の複数のサブラッチのＭＯＳトランジスタ５６８は、図４０（Ｂ）に示すように、ＰＦＡＧラインと、接地されたＦＧラインとの間において並列に接続される。そして、ドレインが電源Ｖｃｃに接続され、ソースがＰＦＡＧラインに接続されたＰチャンネルＭＯＳトランジスタがプルアップ回路として設けられる。
【０２６１】
前述したように、このようなサブラッチ回路では、プログラムベリファイ時に、データが正しく書き込まれたことが確認されると、インバータ５６１とインバータ５６２との接続点のノードＬＡＴＰはローレベルになる。図４０（Ｂ）に示した構成では、全てのＭＯＳトランジスタ５６８のゲートがローレベルになり、全てのＭＯＳトランジスタ５６８がオフした場合にのみ、ＭＯＳトランジスタ５６８の一端の信号ＰＦＡＧは上記プルアップ回路によりハイレベルに引き上げられる。したがって、ワイヤドＮＯＲの構成となる。以上のような構成（ベリファイ手段の一例）によりプログラムベリファイが行われ、データ書き込みが完了したか否かが確認される。なお、以上のプログラムベリファイを実現する態様は、プログラムベリファイを実現する一態様であって、これに限定されるものではない。
【０２６２】
図３９において、各データエリアＡ１〜Ａ４には、セルフプログラムコントローラ６０１＿１〜６０１＿４が設けられる。セルフプログラムコントローラ６０１＿１〜６０１＿４は、それぞれ、ＮＡＮＤゲート６１０＿１〜６１０＿４及びＡＮＤゲート６１１＿１〜６１１＿４とからなる。
【０２６３】
各データエリアＡ１〜Ａ４のセルフプログラムコントローラ６０１＿１〜６０１＿４において、ＮＡＮＤゲート６１０＿１〜６１０＿４には、それぞれ、サブラッチ５４＿１〜５４＿４のワイヤドＮＯＲの出力ＰＦＬＡＧと、プログラムストレス時のステータス信号ＰＧＭＳが供給される。ＮＡＮＤゲート６１０＿１〜６１０＿４の出力は、ＡＮＤゲート６１１＿１〜６１１＿４に供給される。また、ＡＮＤゲート６１１＿１〜６１１＿４には、アドレスＸＡ´が供給される。
【０２６４】
ＡＮＤゲート６１１＿１〜６１１＿４の出力信号は、アドレスＸＡ´´として、各データエリアＡ１〜Ａ４のＸデコーダのプリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿１、５３０ｂ＿１、…、ＮＡＮＤゲート５３０ａ＿２、５３０ｂ＿２、…、ＮＡＮＤゲート５３０ａ＿３、５３０ｂ＿３、…、ＮＡＮＤゲート５３０ａ＿４、５３０ｂ＿４、…に供給される。また、ＡＮＤゲート６１１＿１〜６１１＿４の出力信号は、インバータ６１３＿１〜６１３＿４を介して、サブラッチ制御回路５８５＿１〜５８５＿４に供給される。
【０２６５】
例えば、データエリアＡ２のプログラムベリファイについて説明すると、データエリアＡ２におけるデータ書き込みが成功していないときには、サブラッチ５４＿２のワイヤドＮＯＲの出力ＰＦＬＡＧがローレベルである。また、プログラムストレス時には、ステータス信号ＰＧＭＳはハイレベルである。したがって、データエリアＡ２のプログラムベリファイが失敗である間は、ＮＡＮＤゲート６１０＿２の出力はハイレベルになる。ＮＡＮＤゲート６１０＿２の出力がハイレベルのときには、アドレスＸＡ´がそのままＡＮＤゲート６１１＿２からアドレスＸＡ´´として出力される。そして、このアドレスＸＡ´´がそのままＸデコーダ１３ａ＿２のプリＸデコーダを構成するＮＡＮＤゲート５３０ａ＿２に供給される。
【０２６６】
また、例えば、データエリアＡ２の全てのデータ書き込みが完了し、プログラムベリファイが成功になると、サブラッチ５４＿２のワイヤドＮＯＲの出力ＰＦＬＡＧがハイレベルになる。また、プログラムストレス時には、ステータス信号ＰＧＭＳはハイレベルである。したがって、データエリアＡ２のプログラムベリファイが成功になると、ＮＡＮＤゲート６１０＿２の出力がローレベルになる。ＮＡＮＤゲート６１０＿２の出力がローレベルになると、ＡＮＤゲート６１１＿２からはアドレスＸＡ´´としてローレベルが出力される。そして、Ｘデコーダ１３ａ＿２の入力であるＮＡＮＤゲート５３０ａ＿２には、ローレベルのアドレスＸＡ´´が供給される。
【０２６７】
ＮＡＮＤゲート５３０ａ＿２に、アドレスＸＡ´´としてローレベルが供給されると、ＮＡＮＤゲート５３０ａ＿２の出力は、ハイレベルになり、Ｘデコーダ１３ａ＿２は非選択状態になる。
【０２６８】
また、ＮＡＮＤゲート６１０＿２の出力は、インバータ６１３＿２を介して、サブラッチ制御回路５８５＿２に供給される。ＮＡＮＤゲート６１０＿２の出力がローレベルになると、それがインバータ６１３＿２で反転したハイレベルの信号がサブラッチ制御回路５８５＿２のイネーブルＥＮＢに供給される。サブラッチ制御回路５８５＿２のイネーブルＥＮＢにハイレベルの信号が供給されると、サブラッチ制御回路５８５＿２は、サブラッチ５４＿２の動作を停止させる。
【０２６９】
したがって、このような構成では、複数データエリアＡ１〜Ａ４に対して同時にデータ書き込みを行い、その後のプログラムベリファイの結果、プログラムベリファイに成功したデータエリアでは、追加プログラムストレスをかけられないようになる。これにより、さらなるディスターブの影響を受けないようにすることができる。
【０２７０】
＜応用例、変形例＞
以上説明したように、本発明の第１の実施形態では、各メモリプレーンにおける各データエリアＡ１〜Ａ４をスルーセレクトトランジスタＴＳＬにより分断して、各データエリアＡ１〜Ａ４毎のデータ書き込みを可能としている。これにより、データ書き込み時のビット線容量が削減できる。また、プログラムを行わないデータエリアに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。
【０２７１】
本発明の第２の実施形態では、メモリプレーンを構成する各データエリアＡ１〜Ａ４を、メインデータ線ＭＤＬから選択トランジスタを介して少なくとも２つのサブデータエリアラインを分岐させた構造にしている。そして、このメインデータ線ＭＤＬから少なくとも２つのサブデータエリアラインを分岐させた構造を並列に並べてデータエリアを構成させる。上記選択トランジスタを制御して、メインデータ線とビット線との接続を行っている。これにより、データ書き込み時のビット線容量を、さらに削減できる。また、プログラムを行わないサブデータエリアラインに対し、書き込みストレス（ディスターブ）が掛かることを防ぐことができる。
【０２７２】
本発明の第３の実施形態では、サブラッチを少なくとも２つ設けた態様を表しており、各サブデータエリアラインのデータを保持することができる。
【０２７３】
本発明の第４の実施形態では、同一データエリア中の２つのサブラッチにデータを転送しておき、それらのサブラッチのそれぞれに対応する２つのサブデータエリアラインに、連続的に順次データ書き込みを行う。これにより、同一データエリア中の２つサブラッチのそれぞれに対応する２つのサブデータエリアラインにほぼ同時にデータを書き込むことができる。１回のサブラッチへの転送容量を１ｋＢとすると、第４の実施形態の構成では、２ｋＢ分のデータをほぼ同時に書き込むことができる。
【０２７４】
本発明の第５の実施形態では、対をなす２つのデータエリアに対して、その中間にサブラッチを２つ設けることで、対をなす２つのデータエリアに対して同時にデータ書き込みを行うことができる。１回のサブラッチの保持容量を１ｋＢとすると、第５の実施形態の構成では、合計２ｋＢ分のデータを中間の２つのサブラッチに保持させることができ、対をなす２つのデータエリアに対して１ｋＢ分のデータずつ同時に書き込むことができる。なお、本発明の第６の実施形態のように、メインデータ線ＭＤＬ及びサブデータエリアラインを設けていない構成でも、対をなす２つのデータエリアに対して同時にデータ書き込みを行うことができる。
【０２７５】
本発明の第７の実施形態では、複数データエリアＡ１〜Ａ４の同時データ書き込みを可能としている。１つのデータエリアに１回に１ｋＢ分のデータを書き込み可能とすると、第７の実施形態の構成では、４ｋＢ分のデータを同時に書き込むことができる。
【０２７６】
さらに、以上の実施形態を組み合わせるようにしても良い。例えば、第４の実施形態と、第５の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対して連続的に順次データ書き込みを行い、且つ、対をなす２つのデータエリアにおけるに対して同時にデータ書き込みを行うことができる。また、同一データエリア中の２つのサブデータエリアラインに対する連続的な順次データ書き込みを、対をなす２つのデータエリアにおいて同時に行うことができる。
【０２７７】
また、例えば、第４の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第４の実施形態と、第７の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対して連続的に順次データ書き込みを行い、且つ、そのことを４つのデータエリアＡ１〜Ａ４において同時に行うことができる。例えば２ｋＢ分のデータを連続的に順次サブデータエリアラインに書き込み、それを４つのデータエリアＡ１〜Ａ４において同時に行うと、８ｋＢ分のデータ（２ｋＢ×４＝８ｋＢ）を同時に書き込むことができる。
【０２７８】
また、例えば、第５の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第５の実施形態と、第７の実施形態とを組み合わせると、対をなす２つのデータエリアに対して同時にデータ書き込みを行うようなやり方で、４つのデータエリアに対して同時にデータ書き込みを行うことができる。例えば対をなす２つのデータエリア（例えば、データエリアＡ１及びＡ２、並びにデータエリアＡ３及びＡ４）に対して１ｋＢずつ合計２ｋＢ分のデータを同時に書き込み、それをデータエリアＡ１〜Ａ４において同時に行うと、４ｋＢ分のデータ（２ｋＢ×２＝４ｋＢ）を同時に書き込むことができる。
【０２７９】
また、例えば、第４の実施形態と、第５の実施形態と、第７の実施形態とを組み合わせるようにしても良い。第４の実施形態と、第５の実施形態と、第７の実施形態とを組み合わせると、同一データエリア中の２つのサブデータエリアラインに対する連続的な順次データ書き込みを、対をなす２つのデータエリアにおいて同時に行い、さらにそれをデータエリアＡ１〜Ａ４において同時に行うことになる。この場合、例えば２つのサブデータエリアラインに対して連続的に順次１ｋＢずつデータ書き込みを行って合計２ｋＢのデータが書き込まれ、それを対をなす２つのデータエリアに対して同時に行うと合計４ｋＢのデータが書き込まれることになり、さらにそれらをデータエリアＡ１〜Ａ４において同時に行うと８ｋＢのデータが書き込まれることになる。
【０２８０】
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【０２８１】
１，２０１，３０１，４０１，５０１：メモリセルアレイ
１０，２１０，３１０，４１０，５１０：コマンドデコーダ
１１，２１１，３１１，４１１，５１１：アドレスデコーダ
１２，２１２，３１２，４１２，５１２：メモリコアコントローラ
１３，２１３，３１３，４１３，５１３：Ｘデコーダ
１４，２１４，３１４，４１４，５１４；ＴＳＬコントローラ
１５，２１５，３１５，４１５，５１５：サブラッチ／ＳＬＳＥＬコントローラ
１６，２１６，３１６，４１６，５１６：ＢＩＡＳ／ＰＳＥＬ／ＢＳＥＬコントローラ
１７，２１７，３１７，４１７，５１７：電源制御回路
１８，２１８，３１８，４１８，５１８：Ｉ／Ｏバッファ
１９，２１９，３１９，４１９，５１９：ＳＲＡＭ
２０，２２０，３２０，４２０，５２０：メインバッファ
２２１，３２１，４２１：ＳＳＥＬコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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