(57)【要約】【課題】マルチビット型メモリセルのデータ読み出しにおいて、センスアンプの特性ばらつきの影響によるデータ読み出し特性が悪化するのを抑える。【解決手段】半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。マルチプレクサＭＵＸ０は、行方向の偶数番目のメモリセルのＲ側電極に接続されたメインビット線をセンスアンプＳＡ０に接続し、奇数番目のメモリセルのＬ側電極に接続されたメインビット線をセンスアンプＳＡ１に接続する。マルチプレクサＭＵＸ１は、偶数番目のメモリセルのＬ側電極に接続されたメインビット線をセンスアンプＳＡ０に接続し、奇数番目のメモリセルのＲ側電極に接続されたメインビット線をセンスアンプＳＡ１に接続する。【選択図】図２
2011175709.tif 000002
【特許請求の範囲】
【請求項１】
行方向に配置された複数のワード線と、
前記ワード線に交差して列方向に配置された複数のサブビット線と、
前記サブビット線の隣接する複数本毎に設けられたメインビット線と、
前記ワード線と前記サブビット線の各交差箇所に対応して設けられ、制御電極がその交差箇所のワード線に接続され、第１の電極がその交差箇所のサブビット線に接続され、第２の電極が当該サブビット線に隣接するサブビット線に接続されて、当該ワード線によって選択されたときに当該第１及び第２の電極間に印加する電圧の方向を変えることによって前記第１の電極及び前記第２の電極の各々から１ビットの情報を読み取り可能な不揮発性のメモリセルと、
前記サブビット線の一端と共通電源との間に設けられ、読み取り対象の２つのメモリセルに対応したドレイン選択信号が与えられた場合に、前記２つのメモリセルの前記第１の電極及び前記第２の電極のうち非選択側の電極に接続された前記サブビット線を前記共通電源に各々接続するドレインセレクタと、
前記サブビット線の他端と前記メインビット線との間に設けられ、前記２つのメモリセルに対応したソース選択信号が与えられた場合に、前記２つのメモリセルの前記第１の電極及び前記第２の電極のうち選択側の電極に接続されたサブビット線を、隣接する２つのメインビット線に各々接続するソースセレクタと、
前記２つのメモリセルのうち一方のメモリセルのデータを読み取る第１のセンスアンプと、
前記２つのメモリセルのうち他方のメモリセルのデータを読み取る第２のセンスアンプと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルに接続されたメインビット線を前記第１のセンスアンプに接続し、前記読み取り対象の２つのメモリセルのうち、前記行方向において奇数番目のメモリセルに接続されたメインビット線を前記第２のセンスアンプに接続する接続手段と、
を備えた半導体記憶回路。  
【請求項２】
前記接続手段は、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第２のセンスアンプに接続する第１のマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第２のセンスアンプに接続する第２のマルチプレクサと、
を備えた請求項１記載の半導体記憶回路。
【請求項３】
前記接続手段は、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ出力線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第２のデータ出力線に接続するマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続するセンスアンプ選択回路と、
を備えた請求項１記載の半導体記憶回路。
【請求項４】
前記接続手段は、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を第３のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第３のデータ出力線と隣接する第４のデータ出力線に接続する第１のマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続する第２のマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第３のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第４のデータ出力線を前記第２のセンスアンプに接続する第３のマルチプレクサと、
を備えた請求項１記載の半導体記憶回路。
【請求項５】
前記接続手段は、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を第３のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第３のデータ出力線と隣接する第４のデータ出力線に接続する第１のマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を第５のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第５のデータ出力線と隣接する第６のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第３のデータ出力線を前記第５のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第４のデータ出力線を前記第６のデータ出力線に接続する第２のマルチプレクサと、
前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第５のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第６のデータ出力線を前記第２のセンスアンプに接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第５のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第６のデータ出力線を前記第２のセンスアンプに接続するセンスアンプ選択回路と、
を備えた請求項１記載の半導体記憶回路。
【請求項６】
隣接する前記メインビット線間に、偶数個の複数のメモリセルが配置された
請求項１〜請求項５の何れか１項に記載の半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶回路に係り、特に、１つのメモリセルに２ビットのデータを記憶する半導体記憶回路に関するものである。
【背景技術】
【０００２】
従来、１つのメモリセルに２ビットのデータを記憶する半導体記憶回路が提案されている（例えば特許文献１参照）。フラッシュメモリに代表される不揮発性半導体記憶回路のデータ読み出しは、読み出し対象となるメモリセルの電流値により、読み出すデータの論理レベルを判定する。論理レベル間のメモリセル電流値の分布や電流差（以下、電流ウィンドウと呼ぶ）に基づいて論理レベルを判定する回路はセンスアンプと呼んでいる。読み出し対象となるメモリセルの電流は接続しているビット線を介してセンスアンプに流れる。
【０００３】
図２１は、特許文献１に記載されたような１つのメモリセルに２ビットのデータを記憶する従来のＮＯＲ型半導体記憶回路１０００の構成を概略的に示すブロック図である。また、図２２は半導体記憶回路１０００のメモリセルアレイ１１０とマルチプレクサ１２０の回路図である。図２１および図２２に示すように、半導体記憶回路１０００はメモリセルアレイ１１０、マルチプレクサ１２０、センスアンプ１３０で構成している。センスアンプ１３０はＳＡ０とＳＡ１の２つを備える。メモリセルアレイ１１０はマルチビット型メモリセルを使用する構成としている。
【０００４】
ＣＯＭＭＯＮはメモリセルの共通電圧源である。ＤＳ［４Ｍ−１：０］はＣＯＭＭＯＮに接続するサブビット線の選択用信号である。ＳＳ［２Ｍ−１：０］はメインビット線に接続するサブビット線の選択用信号である。Ｙ［Ｊ−１：０］はセンスアンプに接続するメインビット線の選択用信号である。ＷＬ［Ｎ×Ｍ−１：０］はワード線である。後述する図２３に示すＩＣＥＬＬ０およびＩＣＥＬＬ１は読み出し対象となるメモリセルの電流値であり、それぞれセンスアンプＳＡ０とセンスアンプＳＡ１に流れる。センスアンプＳＡ０およびセンスアンプＳＡ１はＩＣＥＬＬ０およびＩＣＥＬＬ１から読み出し対象となるメモリセルの論理レベルを判定し、ＤＯＵＴ０およびＤＯＵＴ１に出力する。
【０００５】
ここで、Ｍはメモリセルアレイ１１０の個数である。Ｎは各メモリセルアレイ１１０が備えるワード線の本数である。Ｊはメインビット線の選択用信号Ｙの信号本数である。ＳＢＬ［２（Ｊ＋１）：０］はサブビット線、ＭＢＬ［Ｊ：０］はメインビット線である。  ＭＢＬ［Ｊ：０］に対してＭ個のメモリセルアレイ１１０を接続する。ただし図２２はＭ個あるメモリセルアレイ１１０のうち１つのみを示している。また、サブビット線およびメインビット線についても、それぞれＳＢＬ［８：０］およびＭＢＬ［３：０］までを示している。
【０００６】
各メモリセルアレイ１１０には、各々が備えるサブビット線を選択するために、他と重複しないサブビット線の選択用信号ＤＳおよびＳＳを接続する。ここで、接頭語に［ＭＣ］を用いるトランジスタはマルチビット型メモリセルである。接頭語に［ＭＤ］を用いるトランジスタはＣＯＭＭＯＮに接続するサブビット線の選択用トランジスタ（ドレインセレクタ）で、ゲート端子にはサブビット線の選択用信号ＤＳ（ドレイン選択信号）を入力する。接頭語に［ＭＳ］を用いるトランジスタは、メインビット線に接続するサブビット線の選択用トランジスタ（ソースセレクタ）で、ゲート端子にはサブビット線の選択用信号ＳＳ（ソース選択信号）を入力する。接頭語に［ＭＹ］を用いるトランジスタは、センスアンプに接続するメインビット線の選択用トランジスタで、ゲート端子にはメインビット線の選択用信号Ｙを入力する。
【０００７】
メモリセルアレイ１１０に示すように、ＮＯＲ型半導体記憶回路のメモリセルアレイはメモリセルのゲート端子に接続する複数のワード線と、ソース端子もしくはドレイン端子（以下、拡散層と呼ぶ）に接続する複数のビット線を格子状に配置し、各ワード線と各ビット線の交点毎にメモリセルを配置するのが一般的である。この場合、データ読み出しの対象となるメモリセルの選択は、そのメモリセルのゲート端子に接続するワード線を選択し、拡散層の一方に接続するビット線をセンスアンプに接続し、他方をＣＯＭＭＯＮに接続することにより実現する。
【０００８】
メモリセルの２つの拡散層のいずれをセンスアンプに接続するかによって、メモリセル電流の流れる向きが異なる。メモリセルアレイ１１０のマルチビット型メモリセルは、この電流の向き毎に異なる電流値に調整可能であり、それにより２ビット以上のデータ読み出しを実現している。ここでは、メモリセルの２つの拡散層をＬ側およびＲ側の拡散層とし、センスアンプを接続する側をデータ読み出しの対象とする。例えば、ＭＣ００のＬ側をセンスアンプに接続する場合、ＭＣ００＿Ｌをデータ読み出しの対象とする。
【０００９】
図２３および図２４は半導体記憶回路１０００のデータ読み出し動作の説明図である。ただし、図２３および図２４はＭ個あるメモリセルアレイ１１０のうち１つのみを示している。また、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。図２３および図２４を用いて、半導体記憶回路１０００の動作について説明する。
【００１０】
図２３では、ＭＣ００＿ＲおよびＭＣ０３＿Ｌを選択する場合について、説明する。
【００１１】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ００およびＭＣ０３を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することで、ＭＤ００およびＭＤ０１が導通し、ＣＯＭＭＯＮがＳＢＬ０およびＳＢＬ４を介してＭＣ００＿Ｌ側およびＭＣ０３＿Ｒ側の拡散層に接続する。
【００１２】
ＳＳ０を選択することでＭＳ００およびＭＳ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれＳＢＬ１およびＳＢＬ３を介してＭＣ００＿Ｒ側およびＭＣ０３＿Ｌ側の拡散層に接続する。Ｙ０を選択することでマルチプレクサ１２０のＭＹ００およびＭＹ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。
【００１３】
これにより、ＭＣ００＿ＲおよびＭＣ０３＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００１４】
図２４では、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌを選択する場合について、説明する。
【００１５】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０３およびＭＣ０６を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ３を選択することで、ＭＤ３０およびＭＤ３１が導通し、ＣＯＭＭＯＮがＳＢＬ３およびＳＢＬ７を介してＭＣ０３＿Ｌ側およびＭＣ０６＿Ｒ側の拡散層に接続する。
【００１６】
ＳＳ１を選択することでＭＳ１１およびＭＳ１２が導通し、ＭＢＬ１およびＭＢＬ２が、それぞれＳＢＬ４およびＳＢＬ６を介してＭＣ０３＿Ｒ側およびＭＣ０６＿Ｌ側の拡散層に接続する。Ｙ１を選択することでマルチプレクサ１２０のＭＹ１０およびＭＹ１１が導通し、ＭＢＬ１およびＭＢＬ２が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。
【００１７】
これにより、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００１８】
ここで、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のＳＳと、偶数番号のＹを選択する場合は（２α＋０）×２＋β番目のＤＳを選択し、奇数番号のＹを選択する場合は（２α＋１）×２＋β番目のＤＳを選択する。
【００１９】
このように、半導体記憶回路１０００は、隣接する１対のメインビット線を同時に選択して、それぞれのメインビット線をセンスアンプに接続する回路構成である。また、センスアンプＳＡ０はＭＣ００＿Ｒ、ＭＣ０３＿Ｒ等、メモリセルのＲ側のデータ読み出しに使用する。センスアンプＳＡ１はＭＣ０３＿Ｌ、ＭＣ０６＿Ｌ等、メモリセルのＬ側のデータ読み出しに使用する。従って半導体記憶回路１０００は、ＭＣ０３＿ＬとＭＣ０３＿Ｒの様に同一のメモリセルであっても、Ｌ側とＲ側でデータ読み出しに使用するセンスアンプが異なる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００６−３０９８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
メモリセル電流値には、同一メモリセルの非選択側の論理レベルが影響する。例えば、ＭＣ００＿Ｌのメモリセル電流値には、ＭＣ００＿Ｒの論理レベルが影響する。同様にＭＣ００＿Ｒのメモリセル電流値には、ＭＣ００＿Ｌの論理レベルが影響する。非選択側は抵抗の如く影響を与え、その抵抗値は論理レベル“０”の場合は大きく、論理レベル“１”の場合は小さい。従って、図２５（ａ）に示すように、メモリセル電流値は非選択側が論理レベル“０”の場合、小さい電流値に分布し、非選択側が論理レベル“１”の場合、大きい電流値に分布する。論理レベル“０”の判定は、より小さい電流値が望ましいため、論理レベル“０”の読み出しは非選択側も論理レベル“０”の方が有利である。同様に、論理レベル“１”の判定は、より大きい電流値が望ましいため、論理レベル“１”の読み出しは非選択側も論理レベル“１”の方が有利である。
【００２２】
一方で、プロセスばらつき等の影響でセンスアンプの特性にも、ばらつきが生じる。これにより、論理レベルを判定するメモリセル電流値の閾値は、センスアンプ毎に異なる。例えば、図２５（ｂ）および図２５（ｃ）に示す特性のセンスアンプでデータを読み出す場合、図２５（ｂ）のセンスアンプは、より小さい電流値でなければ論理レベル“０”と判定できず、図２５（ｃ）のセンスアンプは、より大きい電流値でなければ論理レベル“１”と判定できない。
【００２３】
ここで、図２６（ａ）に示すように、ＭＣＸＸ＿ＬおよびＭＣＸＸ＿Ｒが、それぞれ論理レベル“０”および“１”の場合を考えてみる。ＭＣＸＸはメモリセルアレイ１１０の任意のメモリセルとする。
【００２４】
図２６（ｂ）では、ＭＣＸＸ＿Ｌの論理レベル“０”のデータ読み出しについて、センスアンプＳＡ０とセンスアンプＳＡ１の特性が、それぞれ図２５（ｂ）と図２５（ｃ）の場合を示す。センスアンプＳＡ１の特性ばらつきにより、論理レベルを判定するメモリセル電流値の閾値がＡからＡ’に下降する。また、センスアンプＳＡ０の特性ばらつきにより、ＭＣＸＸ＿Ｒは比較的大きな電流値に分布するため、その影響から論理レベル“０”のメモリセル電流値は丸囲み数字２に分布する。Ａ’と丸囲み数字２の間隔が狭くなる分、論理レベル“０”のデータ読み出し特性が悪化する。
【００２５】
図２６（ｃ）では、ＭＣＸＸ＿Ｒの論理レベル“１”のデータ読み出しについて、センスアンプＳＡ０とセンスアンプＳＡ１の特性が、それぞれ図２５（ｂ）と図２５（ｃ）の場合を示す。センスアンプＳＡ０の特性ばらつきにより、論理レベルを判定するメモリセル電流値の閾値がＡからＡ’に上昇する。また、センスアンプＳＡ１の特性ばらつきにより、ＭＣＸＸ＿Ｌは比較的小さな電流値に分布するため、その影響から論理レベル“１”のメモリセル電流値は丸囲み数字４に分布する。Ａ’と丸囲み数字４の間隔が狭くなる分、論理レベル“１”のデータ読み出し特性が悪化する。
【００２６】
本発明は、上述した課題を解決するために提案されたものであり、マルチビット型メモリセルのデータ読み出しにおいて、センスアンプの特性ばらつきの影響によるデータ読み出し特性が悪化するのを抑えることができる半導体記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、請求項１記載の発明は、行方向に配置された複数のワード線と、前記ワード線に交差して列方向に配置された複数のサブビット線と、前記サブビット線の隣接する複数本毎に設けられたメインビット線と、前記ワード線と前記サブビット線の各交差箇所に対応して設けられ、制御電極がその交差箇所のワード線に接続され、第１の電極がその交差箇所のサブビット線に接続され、第２の電極が当該サブビット線に隣接するサブビット線に接続されて、当該ワード線によって選択されたときに当該第１及び第２の電極間に印加する電圧の方向を変えることによって前記第１の電極及び前記第２の電極の各々から１ビットの情報を読み取り可能な不揮発性のメモリセルと、前記サブビット線の一端と共通電源との間に設けられ、読み取り対象の２つのメモリセルに対応したドレイン選択信号が与えられた場合に、前記２つのメモリセルの前記第１の電極及び前記第２の電極のうち非選択側の電極に接続された前記サブビット線を前記共通電源に各々接続するドレインセレクタと、前記サブビット線の他端と前記メインビット線との間に設けられ、前記２つのメモリセルに対応したソース選択信号が与えられた場合に、前記２つのメモリセルの前記第１の電極及び前記第２の電極のうち選択側の電極に接続されたサブビット線を、隣接する２つのメインビット線に各々接続するソースセレクタと、前記２つのメモリセルのうち一方のメモリセルのデータを読み取る第１のセンスアンプと、前記２つのメモリセルのうち他方のメモリセルのデータを読み取る第２のセンスアンプと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルに接続されたメインビット線を前記第１のセンスアンプに接続し、前記読み取り対象の２つのメモリセルのうち、前記行方向において奇数番目のメモリセルに接続されたメインビット線を前記第２のセンスアンプに接続する接続手段と、を備えたことを特徴とする。
【００２８】
請求項２記載の発明は、前記接続手段は、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第２のセンスアンプに接続する第１のマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第２のセンスアンプに接続する第２のマルチプレクサと、を備えたことを特徴とする。
【００２９】
請求項３記載の発明は、前記接続手段は、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ出力線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第２のデータ出力線に接続するマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続するセンスアンプ選択回路と、を備えたことを特徴とする。
【００３０】
請求項４記載の発明は、前記接続手段は、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を第３のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第３のデータ出力線と隣接する第４のデータ出力線に接続する第１のマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第２のセンスアンプに接続する第２のマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第３のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第４のデータ出力線を前記第２のセンスアンプに接続する第３のマルチプレクサと、を備えたことを特徴とする。
【００３１】
請求項５記載の発明は、前記接続手段は、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続されたメインビット線を第１のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続されたメインビット線を前記第１のデータ線と隣接する第２のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続されたメインビット線を第３のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続されたメインビット線を前記第３のデータ出力線と隣接する第４のデータ出力線に接続する第１のマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第１のデータ出力線を第５のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第２のデータ出力線を前記第５のデータ出力線と隣接する第６のデータ出力線に接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第３のデータ出力線を前記第５のデータ出力線に接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第４のデータ出力線を前記第６のデータ出力線に接続する第２のマルチプレクサと、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第２の電極に接続された前記第５のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第１の電極に接続された前記第６のデータ出力線を前記第２のセンスアンプに接続すると共に、前記２つのメモリセルのうち、前記行方向において偶数番目のメモリセルの前記第１の電極に接続された前記第５のデータ出力線を前記第１のセンスアンプに接続し、前記２つのメモリセルのうち、前記行方向において奇数番目のメモリセルの前記第２の電極に接続された前記第６のデータ出力線を前記第２のセンスアンプに接続するセンスアンプ選択回路と、を備えたことを特徴とする。
【００３２】
請求項６記載の発明は、隣接する前記メインビット線間に、偶数個の複数のメモリセルが配置されたことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、マルチビット型メモリセルのデータ読み出しにおいて、センスアンプの特性ばらつきの影響によるデータ読み出し特性が悪化するのを抑えることができる、という効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】第１実施形態に係る半導体記憶回路の概略構成図である。
【図２】第１実施形態に係る半導体記憶回路の回路図である。
【図３】第１実施形態に係る半導体記憶回路の動作を説明するための図である。
【図４】第１実施形態に係る半導体記憶回路の動作を説明するための図である。
【図５】第２実施形態に係る半導体記憶回路の概略構成図である。
【図６】第２実施形態に係る半導体記憶回路の回路図である。
【図７】第２実施形態に係る半導体記憶回路の動作を説明するための図である。
【図８】第２実施形態に係る半導体記憶回路の動作を説明するための図である。
【図９】第３実施形態に係る半導体記憶回路の概略構成図である。
【図１０】第３実施形態に係るマルチプレクサの回路図である。
【図１１】第３実施形態に係る半導体記憶回路の回路図である。
【図１２】第３実施形態に係る半導体記憶回路の動作を説明するための図である。
【図１３】第３実施形態に係る半導体記憶回路の動作を説明するための図である。
【図１４】第４実施形態に係る半導体記憶回路の概略構成図である。
【図１５】第４実施形態に係る半導体記憶回路の回路図である。
【図１６】第４実施形態に係る半導体記憶回路の動作を説明するための図である。
【図１７】第４実施形態に係る半導体記憶回路の動作を説明するための図である。
【図１８】第５実施形態に係る半導体記憶回路のメモリセルアレイの回路図である。
【図１９】第５実施形態に係る半導体記憶回路の動作を説明するための図である。
【図２０】第５実施形態に係る半導体記憶回路の動作を説明するための図である。
【図２１】従来例に係る半導体記憶回路の概略構成図である。
【図２２】従来例に係る半導体記憶回路の回路図である。
【図２３】従来例に係る半導体記憶回路の動作を説明するための図である。
【図２４】従来例に係る半導体記憶回路の動作を説明するための図である。
【図２５】従来例に係る半導体記憶回路におけるセンスアンプの特性ばらつきとデータの読み出しとの関係について説明するための図である。
【図２６】従来例に係る半導体記憶回路におけるセンスアンプの特性ばらつきとデータの読み出しとの関係について説明するための図である。
【図２７】本実施形態に係る半導体記憶回路におけるセンスアンプの特性ばらつきとデータの読み出しとの関係について説明するための図である。
【発明を実施するための形態】
【００３５】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００３６】
（第１実施形態）
【００３７】
図１は本発明の第１実施形態に係る半導体記憶回路１００の構成を概略的に示すブロック図である。また、図２は半導体記憶回路１００のメモリセルアレイ１１０とマルチプレクサ１２０の回路図である。なお、前述した半導体記憶回路と同一部分には同一符号を付し、その詳細な説明は省略する。
【００３８】
図１および図２に示すように、半導体記憶回路１００はメモリセルアレイ１１０、マルチプレクサ１２０、センスアンプ１３０で構成している。マルチプレクサ１２０はＭＵＸ０とＭＵＸ１の２つを備える。センスアンプ１３０はＳＡ０とＳＡ１の２つを備える。Ｙｅ［Ｊ−１：０］およびＹｏ［Ｊ−１：０］はセンスアンプに接続するメインビット線の選択用信号である。Ｊはメインビット線の選択用信号ＹｅおよびＹｏの信号本数である。その他の構成は半導体記憶回路１０００と同様のため、説明を省略する。
【００３９】
図３および図４は半導体記憶回路１００のデータ読み出し動作の説明図である。ただし、Ｍ個あるメモリセルアレイ１１０のうち１つのみを示している。また、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。図３および図４を用いて、半導体記憶回路１００の動作について説明する。
【００４０】
図３では、ＭＣ００＿ＲおよびＭＣ０３＿Ｌを選択する場合について、説明する。
【００４１】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ００およびＭＣ０３を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することで、ＭＤ００およびＭＤ０１が導通し、ＣＯＭＭＯＮがＳＢＬ０およびＳＢＬ４を介してＭＣ００＿Ｌ側およびＭＣ０３＿Ｒ側の拡散層に接続する。
【００４２】
ＳＳ０を選択することでＭＳ００およびＭＳ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれＳＢＬ１およびＳＢＬ３を介してＭＣ００＿Ｒ側およびＭＣ０３＿Ｌ側の拡散層に接続する。
【００４３】
Ｙｅ０を選択することでマルチプレクサＭＵＸ０のＭＹ００およびＭＹ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。これにより、ＭＣ００＿ＲおよびＭＣ０３＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００４４】
図４では、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌを選択する場合について、説明する。
【００４５】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０３およびＭＣ０６を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ３を選択することで、ＭＤ３０およびＭＤ３１が導通し、ＣＯＭＭＯＮがＳＢＬ３およびＳＢＬ７を介してＭＣ０３＿Ｌ側およびＭＣ０６＿Ｒ側の拡散層に接続する。
【００４６】
ＳＳ１を選択することでＭＳ１１およびＭＳ１２が導通し、ＭＢＬ１およびＭＢＬ２が、それぞれＳＢＬ４およびＳＢＬ６を介してＭＣ０３＿Ｒ側およびＭＣ０６＿Ｌ側の拡散層に接続する。Ｙｏ１を選択することでマルチプレクサＭＵＸ１のＭＹ１０およびＭＹ１１が導通し、ＭＢＬ１およびＭＢＬ２が、それぞれセンスアンプＳＡ１およびセンスアンプＳＡ０に接続する。これにより、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌが選択状態となり、センスアンプＳＡ１およびセンスアンプＳＡ０に、それぞれＩＣＥＬＬ１およびＩＣＥＬＬ０の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００４７】
ここで、マルチプレクサＭＵＸ０およびＭＵＸ１について、偶数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ０に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ１に接続する。すなわち、Ｙｅを選択する。奇数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ１に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ０に接続する。すなわち、Ｙｏを選択する。
【００４８】
また、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のＳＳと、偶数番号のＹｅもしくはＹｏを選択する場合は（２α＋０）×２＋β番目のＤＳを選択し、奇数番号のＹｅもしくはＹｏを選択する場合は（２α＋１）×２＋β番目のＤＳを選択する。
【００４９】
半導体記憶回路１００は、隣接する１対のメインビット線を同時に選択して、それぞれのメインビット線をセンスアンプに接続する回路構成である。また、センスアンプＳＡ０はＭＣ００＿Ｒ、ＭＣ０６＿Ｌ等、偶数番号のメモリセルのデータ読み出しに使用する。
【００５０】
一方、センスアンプＳＡ１はＭＣ０３＿Ｌ、ＭＣ０３＿Ｒ等、奇数番号のメモリセルのデータ読み出しに使用する。従って半導体記憶回路１００は、ＭＣ０３＿ＬとＭＣ０３＿Ｒの様にメモリセルのＬ側とＲ側でデータ読み出しに使用するセンスアンプが同一である。
【００５１】
ここで、図２７（ａ）に示すように、ＭＣＸＸ＿ＬおよびＭＣＸＸ＿Ｒが、それぞれ論理レベル“０”および“１”の場合を考えてみる。ＭＣＸＸはメモリセルアレイ１１０の任意のメモリセルとする。センスアンプＳＡ０が図２５（ｂ）の特性を示す場合、ＭＣＸＸ＿Ｌを論理レベル“０”と判定するためには、ＭＣＸＸ＿Ｌのメモリセル電流値を比較的小さく調整する必要がある。この影響でＭＣＸＸ＿Ｒのメモリセル電流値の分布も比較的小さい値となり、ＭＣＸＸ＿Ｒが論理レベル“１”の場合は不利となる。ただし、ＭＣＸＸ＿Ｒのデータ読み出しはＭＣＸＸ＿Ｌと同じセンスアンプＳＡ０を使用する。センスアンプＳＡ０は図２５（ｂ）の特性であるから、比較的小さいメモリセル電流値でも論理レベル“１”と判定できる。これは、ＭＣＸＸ＿Ｌの影響と相殺する方向であり、センスアンプの特性ばらつきの影響を抑えることができる。
【００５２】
図２７（ｂ）で、この様子を説明する。図２７（ｂ）では、センスアンプＳＡ０の特性ばらつきにより、論理レベルを判定するメモリセル電流値の閾値がＡからＡ’に下降する一方、論理レベル“０”のメモリセル電流値の分布が丸囲み数字１から丸囲み数字２にずれている。このように、センスアンプの特性ばらつきの影響を相殺することができる。
【００５３】
図２７（ｃ）で、接続するセンスアンプが図２５（ｃ）の特性を示す場合について説明する。ここでもＭＣＸＸ＿Ｌが論理レベル“０”で、ＭＣＸＸ＿Ｒが論理レベル“１”とする。図２７（ｃ）では、センスアンプＳＡ０の特性ばらつきにより、論理レベルを判定するメモリセル電流値の閾値がＡからＡ’に上昇する一方、論理レベル“１”のメモリセル電流値の分布が丸囲み数字３から丸囲み数字４にずれている。このように、センスアンプの特性ばらつきの影響を相殺することができる。
【００５４】
（第２実施形態）
【００５５】
次に、本発明の第２実施形態について説明する。なお、前述した半導体記憶回路と同一部分には同一符号を付し、その詳細な説明は省略する。
【００５６】
図５は本発明の第２実施形態に係る半導体記憶回路２００の構成を概略的に示すブロック図である。また、図６は半導体記憶回路２００のメモリセルアレイ１１０、マルチプレクサ１２０とＳＡ選択回路１４０の回路図である。
【００５７】
図５および図６に示すように、半導体記憶回路２００はメモリセルアレイ１１０、マルチプレクサ１２０、センスアンプ１３０、ＳＡ選択回路１４０で構成している。センスアンプ１３０はＳＡ０とＳＡ１の２つを備える。ＰＳｅおよびＰＳｏはセンスアンプに接続するメインビット線の選択用信号である。ここで、接頭語に［ＭＰ］を用いるトランジスタは、センスアンプに接続するメインビット線の選択用トランジスタで、ゲート端子にはメインビット線の選択用信号ＰＳｅもしくはＰＳｏを入力する。その他の構成は半導体記憶回路１０００と同様のため、説明を省略する。
【００５８】
図７および図８は半導体記憶回路２００のデータ読み出し動作の説明図である。ただし、Ｍ個あるメモリセルアレイ１１０のうち１つのみを示している。また、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。図７および図８を用いて、半導体記憶回路２００の動作について説明する。
【００５９】
図７では、ＭＣ００＿ＲおよびＭＣ０３＿Ｌを選択する場合について、説明する。
【００６０】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ００およびＭＣ０３を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することで、ＭＤ００およびＭＤ０１が導通し、ＣＯＭＭＯＮがＳＢＬ０およびＳＢＬ４を介してＭＣ００＿Ｌ側およびＭＣ０３＿Ｒ側の拡散層に接続する。
【００６１】
ＳＳ０を選択することでＭＳ００およびＭＳ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれＳＢＬ１およびＳＢＬ３を介してＭＣ００＿Ｒ側およびＭＣ０３＿Ｌ側の拡散層に接続する。
【００６２】
Ｙ０を選択することでマルチプレクサ１２０のＭＹ００およびＭＹ０１が導通し、ＰＳｅを選択することでＳＡ選択回路１４０のＭＰｅ０およびＭＰｅ１が導通するため、ＭＢＬ０およびＭＢＬ１が、第１のデータ出力線Ｄ１、第２のデータ出力線Ｄ２を介してそれぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。これにより、ＭＣ００＿ＲおよびＭＣ０３＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００６３】
図８では、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌを選択する場合について、説明する。
【００６４】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０３およびＭＣ０６を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ３を選択することで、ＭＤ３０およびＭＤ３１が導通し、ＣＯＭＭＯＮがＳＢＬ３およびＳＢＬ７を介してＭＣ０３＿Ｌ側およびＭＣ０６＿Ｒ側の拡散層に接続する。
【００６５】
ＳＳ１を選択することでＭＳ１１およびＭＳ１２が導通し、ＭＢＬ１およびＭＢＬ２が、それぞれＳＢＬ４およびＳＢＬ６を介してＭＣ０３＿Ｒ側およびＭＣ０６＿Ｌ側の拡散層に接続する。Ｙ１を選択することでマルチプレクサ１２０のＭＹ１０およびＭＹ１１が導通し、ＰＳｏを選択することでＳＡ選択回路１４０のＭＰｏ０およびＭＰｏ１が導通するため、ＭＢＬ１およびＭＢＬ２が、第１のデータ出力線Ｄ１、第２のデータ出力線Ｄ２を介して、それぞれセンスアンプＳＡ１およびセンスアンプＳＡ０に接続する。これにより、ＭＣ０３＿ＲおよびＭＣ０６＿Ｌが選択状態となり、センスアンプＳＡ１およびセンスアンプＳＡ０に、それぞれＩＣＥＬＬ１およびＩＣＥＬＬ０の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００６６】
ここで、ＳＡ選択回路１４０について、偶数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ０に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ１に接続する。すなわち、ＰＳｅを選択する。奇数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ１に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ０に接続する。すなわち、ＰＳｏを選択する。
【００６７】
また、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のＳＳと、偶数番号のＹを選択する場合は（２α＋０）×２＋β番目のＤＳを選択し、奇数番号のＹを選択する場合は（２α＋１）×２＋β番目のＤＳを選択する。
【００６８】
半導体記憶回路２００では、半導体記憶回路１００と同様にセンスアンプの特性ばらつきの影響を相殺することができる。この効果は半導体記憶回路１００と同等のため、説明を省略する。
【００６９】
更に、半導体記憶回路２００は、ＳＡ選択回路１４０の回路規模がマルチプレクサ１２０に比較して小さいため、回路規模の縮小が期待できる。
【００７０】
（第３実施形態）
【００７１】
次に、本発明の第３実施形態について説明する。なお、前述した半導体記憶回路と同一部分には同一符号を付し、その詳細な説明は省略する。
【００７２】
図９は本発明の第３実施形態に係る半導体記憶回路３００の構成を概略的に示すブロック図である。また、図１０は半導体記憶回路３００のマルチプレクサＡ１５０の回路図である。図１１は半導体記憶回路３００のメモリセルアレイ１１０、マルチプレクサＡ１５０、マルチプレクサＢ１６０の回路図である。
【００７３】
図９および図１１に示すように、半導体記憶回路３００は、マルチプレクサを多段で構成する例であり、メモリセルアレイ１１０、マルチプレクサＡ１５０、マルチプレクサＢ１６０、センスアンプ１３０で構成している。
【００７４】
マルチプレクサＢ１６０はＭＵＸＢ０とＭＵＸＢ１の２つを備える。センスアンプ１３０はＳＡ０とＳＡ１の２つを備える。ＭＢＬ［Ｊ・Ｋ：０］はメインビット線である。ＭＢＬ［Ｊ・Ｋ：０］に対してＭ個のメモリセルアレイ１１０を接続する。ただし、図１１はＭ個あるメモリセルアレイ１１０のうち１つのみを示している。
【００７５】
ＹＢＬ［２Ｋ−１：０］はマルチプレクサＡ１５０からマルチプレクサＭＵＸＢ０およびＭＵＸＢ１に接続するビット線である。ただし、図１０及び図１１はＹＢＬ［５：０］のみを示している。Ｚｅ［Ｋ−１：０］およびＺｏ［Ｋ−１：０］はセンスアンプに接続するメインビット線の選択用信号である。
【００７６】
Ｋはメインビット線の選択用信号ＺｅおよびＺｏの信号本数である。ここで、接頭語に［ＭＺ］を用いるトランジスタは、センスアンプに接続するメインビット線の選択用トランジスタで、ゲート端子にはメインビット線の選択用信号ＺｅもしくはＺｏを入力する。その他の構成は半導体記憶回路１０００と同様のため、説明を省略する。
【００７７】
図１２および図１３は半導体記憶回路３００のデータ読み出し動作の説明図である。ただし、Ｍ個あるメモリセルアレイ１１０のうち１つのみを示している。また、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。ＤＳ、ＳＳは選択する信号線のみ示している。ＹＢＬはＹＢＬ［５：０］のみを示している。図１２および図１３を用いて、半導体記憶回路３００の動作について説明する。
【００７８】
図１２では、ＭＣ０（２Ｊ＋０）＿ＲおよびＭＣ０（２Ｊ＋３）＿Ｌを選択する場合について、説明する。
【００７９】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０（２Ｊ＋０）およびＭＣ０（２Ｊ＋３）を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することで、ＭＤ０（Ｊ／２＋０）およびＭＤ０（Ｊ／２＋１）が導通し、ＣＯＭＭＯＮがＳＢＬ（２Ｊ＋０）およびＳＢＬ（２Ｊ＋４）を介してＭＣ０（２Ｊ＋０）＿Ｌ側およびＭＣ０（２Ｊ＋３）＿Ｒ側の拡散層に接続する。
【００８０】
ＳＳ０を選択することでＭＳ０（Ｊ＋０）およびＭＳ０（Ｊ＋１）が導通し、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれＳＢＬ（２Ｊ＋１）およびＳＢＬ（２Ｊ＋３）を介してＭＣ０（２Ｊ＋０）＿Ｒ側およびＭＣ０（２Ｊ＋３）＿Ｌ側の拡散層に接続する。Ｙ０を選択することでマルチプレクサＡ１５０のＭＹ（Ｊ＋０）０およびＭＹ（Ｊ＋０）１が導通し、Ｚｅ１を選択することでマルチプレクサＭＵＸＢ０のＭＺ１０およびＭＺ１１が導通するため、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。
【００８１】
これにより、ＭＣ０（２Ｊ＋０）＿ＲおよびＭＣ０（２Ｊ＋３）＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００８２】
図１３では、ＭＣ０（２Ｊ＋１）＿ＲおよびＭＣ０（２Ｊ＋４）＿Ｌを選択する場合について、説明する。
【００８３】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０（２Ｊ＋１）およびＭＣ０（２Ｊ＋４）を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ１を選択することで、ＭＤ１（Ｊ／２＋０）およびＭＤ１（Ｊ／２＋１）が導通し、ＣＯＭＭＯＮがＳＢＬ（２Ｊ＋１）およびＳＢＬ（２Ｊ＋５）を介してＭＣ０（２Ｊ＋１）＿Ｌ側およびＭＣ０（２Ｊ＋４）＿Ｒ側の拡散層に接続する。
【００８４】
ＳＳ１を選択することでＭＳ１（Ｊ＋０）およびＭＳ１（Ｊ＋１）が導通し、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれＳＢＬ（２Ｊ＋２）およびＳＢＬ（２Ｊ＋４）を介してＭＣ０（２Ｊ＋１）＿Ｒ側およびＭＣ０（２Ｊ＋４）＿Ｌ側の拡散層に接続する。Ｙ０を選択することでマルチプレクサＡ１５０のＭＹ（Ｊ＋０）０およびＭＹ（Ｊ＋０）１が導通し、Ｚｏ１を選択することでマルチプレクサＭＵＸＢ１のＭＺ１０およびＭＺ１１が導通するため、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれセンスアンプＳＡ１およびセンスアンプＳＡ０に接続する。
【００８５】
これにより、ＭＣ０（２Ｊ＋４）＿ＬおよびＭＣ０（２Ｊ＋１）＿Ｒが選択状態となり、センスアンプＳＡ１およびセンスアンプＳＡ０に、それぞれＩＣＥＬＬ１およびＩＣＥＬＬ０の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【００８６】
ここで、マルチプレクサＭＵＸＢ０およびＭＵＸＢ１について、偶数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ０に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ１に接続する。すなわち、Ｚｅを選択する。奇数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ１に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ０に接続する。すなわち、Ｚｏを選択する。
【００８７】
また、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のＳＳと、偶数番号のＹを選択する場合は（２α＋０）×２＋β番目のＤＳを選択し、奇数番号のＹを選択する場合は（２α＋１）×２＋β番目のＤＳを選択する。
【００８８】
半導体記憶回路３００のように、マルチプレクサを多段で構成する場合でも、半導体記憶回路１００と同様にセンスアンプの特性ばらつきの影響を相殺することができる。この効果は半導体記憶回路１００と同等のため、説明を省略する。
【００８９】
（第４実施形態）
【００９０】
次に、本発明の第４実施形態について説明する。なお、前述した半導体記憶回路と同一部分には同一符号を付し、その詳細な説明は省略する。
【００９１】
図１４は本発明の第４実施形態に係る半導体記憶回路４００の構成を概略的に示すブロック図である。また、図１５は半導体記憶回路４００のメモリセルアレイ１１０、マルチプレクサＡ１５０、マルチプレクサＢ１６０、ＳＡ選択回路１４０の回路図である。
【００９２】
図１４および図１５に示すように、半導体記憶回路４００は、マルチプレクサを多段で構成する例であり、メモリセルアレイ１１０、マルチプレクサＡ１５０、マルチプレクサＢ１６０、ＳＡ選択回路１４０、センスアンプ１３０で構成している。
【００９３】
センスアンプ１３０はＳＡ０とＳＡ１の２つを備える。ＭＢＬ［Ｊ・Ｋ：０］はメインビット線である。ＭＢＬ［Ｊ・Ｋ：０］に対してＭ個のメモリセルアレイ１１０を接続する。ただし、図１５はＭ個あるメモリセルアレイ１１０のうち１つのみを示している。
【００９４】
ＹＢＬ［２Ｋ−１：０］はマルチプレクサＡ１５０からマルチプレクサＢ１６０に接続するビット線である。ただし、図１５はＹＢＬ［５：０］のみを示している。Ｚ［Ｋ−１：０］およびＰＳｅ、ＰＳｏはセンスアンプに接続するメインビット線の選択用信号である。Ｋはメインビット線の選択用信号Ｚの信号本数である。ここで、接頭語に［ＭＺ］を用いるトランジスタは、センスアンプに接続するメインビット線の選択用トランジスタで、ゲート端子にはメインビット線の選択用信号Ｚを入力する。接頭語に［ＭＰ］を用いるトランジスタは、センスアンプに接続するメインビット線の選択用トランジスタで、ゲート端子にはメインビット線の選択用信号ＰＳｅもしくはＰＳｏを入力する。その他の構成は半導体記憶回路１０００と同様のため、説明を省略する。
【００９５】
図１６および図１７は半導体記憶回路４００のデータ読み出し動作の説明図である。ただし、Ｍ個あるメモリセルアレイ１１０のうち１つのみを示している。また、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。ＤＳ、ＳＳは選択する信号線のみ示している。ＹＢＬはＹＢＬ［５：０］のみを示している。図１６および図１７を用いて、半導体記憶回路４００の動作について説明する。
【００９６】
図１６では、ＭＣ０（２Ｊ＋０）＿ＲおよびＭＣ０（２Ｊ＋３）＿Ｌを選択する場合について、説明する。
【００９７】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０（２Ｊ＋０）およびＭＣ０（２Ｊ＋３）を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することで、ＭＤ０（Ｊ／２＋０）およびＭＤ０（Ｊ／２＋１）が導通し、ＣＯＭＭＯＮがＳＢＬ（２Ｊ＋０）およびＳＢＬ（２Ｊ＋４）を介してＭＣ０（２Ｊ＋０）＿Ｌ側およびＭＣ０（２Ｊ＋３）＿Ｒ側の拡散層に接続する。
【００９８】
ＳＳ０を選択することでＭＳ０（Ｊ＋０）およびＭＳ０（Ｊ＋１）が導通し、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれＳＢＬ（２Ｊ＋１）およびＳＢＬ（２Ｊ＋３）を介してＭＣ０（２Ｊ＋０）＿Ｒ側およびＭＣ０（２Ｊ＋３）＿Ｌ側の拡散層に接続する。Ｙ０を選択することでマルチプレクサＡ１５０のＭＹ（Ｊ＋０）０およびＭＹ（Ｊ＋０）１が導通し、Ｚ１を選択することでマルチプレクサＢ１６０のＭＺ１０およびＭＺ１１が導通し、ＰＳｅを選択することでＳＡ選択回路１４０のＭＰｅ０およびＭＰｅ１が導通するため、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。
【００９９】
これにより、ＭＣ０（２Ｊ＋０）＿ＲおよびＭＣ０（２Ｊ＋３）＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【０１００】
図１７では、ＭＣ０（２Ｊ＋１）＿ＲおよびＭＣ０（２Ｊ＋４）＿Ｌを選択する場合について、説明する。
【０１０１】
メモリセルアレイ１１０により、ＷＬ０を選択することでＭＣ０（２Ｊ＋１）およびＭＣ０（２Ｊ＋４）を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ１を選択することで、ＭＤ１（Ｊ／２＋０）およびＭＤ１（Ｊ／２＋１）が導通し、ＣＯＭＭＯＮがＳＢＬ（２Ｊ＋１）およびＳＢＬ（２Ｊ＋５）を介してＭＣ０（２Ｊ＋１）＿Ｌ側およびＭＣ０（２Ｊ＋４）＿Ｒ側の拡散層に接続する。
【０１０２】
ＳＳ１を選択することでＭＳ１（Ｊ＋０）およびＭＳ１（Ｊ＋１）が導通し、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれＳＢＬ（２Ｊ＋２）およびＳＢＬ（２Ｊ＋４）を介してＭＣ０（２Ｊ＋１）＿Ｒ側およびＭＣ０（２Ｊ＋４）＿Ｌ側の拡散層に接続する。Ｙ０を選択することでマルチプレクサＡ１５０のＭＹ（Ｊ＋０）０およびＭＹ（Ｊ＋０）１が導通し、Ｚ１を選択することでマルチプレクサＢ１６０のＭＺ１０およびＭＺ１１が導通し、ＰＳｏを選択することでＳＡ選択回路１４０のＭＰｏ０およびＭＰｏ１が導通するため、ＭＢＬ（Ｊ＋０）およびＭＢＬ（Ｊ＋１）が、それぞれセンスアンプＳＡ１およびセンスアンプＳＡ０に接続する。
【０１０３】
これにより、ＭＣ０（２Ｊ＋４）＿ＬおよびＭＣ０（２Ｊ＋１）＿Ｒが選択状態となり、センスアンプＳＡ１およびセンスアンプＳＡ０に、それぞれＩＣＥＬＬ１およびＩＣＥＬＬ０の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【０１０４】
ここで、ＳＡ選択回路１４０について、偶数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ０に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ１に接続する。すなわち、ＰＳｅを選択する。奇数番号のＳＳを選択する場合は、Ｒ側を使用するメモリセルをセンスアンプＳＡ１に接続し、Ｌ側を使用するメモリセルをセンスアンプＳＡ０に接続する。すなわち、ＰＳｏを選択する。また、２α＋β（α＝０，１，２，…，Ｍ−１、β＝０，１）番目のＳＳと、偶数番号のＹを選択する場合は（２α＋０）×２＋β番目のＤＳを選択し、奇数番号のＹを選択する場合は（２α＋１）×２＋β番目のＤＳを選択する。
【０１０５】
半導体記憶回路４００では、半導体記憶回路３００と同様にセンスアンプの特性ばらつきの影響を相殺することができる。この効果は半導体記憶回路１００と同等のため、説明を省略する。
【０１０６】
更に、半導体記憶回路４００は、ＳＡ選択回路１４０の回路規模がマルチプレクサＢ１６０に比較して小さいため、半導体記憶回路３００より回路規模を縮小することができる。
【０１０７】
（第５実施形態）
【０１０８】
次に、本発明の第５実施形態について説明する。なお、前述した半導体記憶回路と同一部分には同一符号を付し、その詳細な説明は省略する。
【０１０９】
図１８は本発明の第５実施形態に係るメモリセルアレイ５１０の回路図である。ＤＳ［７：０］はＣＯＭＭＯＮに接続するサブビット線の選択用信号である。ＳＳ［３：０］はメインビット線に接続するサブビット線の選択用信号である。サブビット線およびメインビット線については、それぞれＳＢＬ［１６：０］およびＭＢＬ［３：０］までを示している。その他の構成はメモリセルアレイ１１０と同様のため、説明を省略する。
【０１１０】
メモリセルアレイ５１０は第１実施形態から第４実施形態のメモリセルアレイ１１０を置き換えて使用できる。メインビット線からセンスアンプに至る経路の選択方法は第１実施形態から第４実施形態までと同様のため、回路図及び説明を省略する。
【０１１１】
図１９および図２０はメモリセルアレイ５１０のデータ読み出し動作の説明図である。ただし、Ｎ本あるワード線のうちの１本であるＷＬ０のみを示している。ＤＳ、ＳＳは選択する信号線のみ示している。サブビット線およびメインビット線については、それぞれＳＢＬ［８：０］およびＭＢＬ［１：０］までを示している。図１９および図２０を用いて、メモリセルアレイ５１０の動作について説明する。
【０１１２】
図１９では、ＭＣ００＿ＲおよびＭＳ０５＿Ｌを選択する場合について、説明する。また、メモリセルアレイ５１０を第１実施形態から第４実施形態のメモリセルアレイ１１０と置き換えるとする。
【０１１３】
メモリセルアレイ５１０により、ＷＬ０を選択することでＭＣ００およびＭＣ０５を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ０を選択することでＭＤ００が導通し、ＤＳ６を選択することでＭＤ６０が導通し、ＣＯＭＭＯＮがＳＢＬ０およびＳＢＬ６を介してＭＣ００＿Ｌ側およびＭＣ０５＿Ｒ側の拡散層に接続する。
【０１１４】
ＳＳ０を選択することでＭＳ００およびＭＳ０１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれＳＢＬ１およびＳＢＬ５を介してＭＣ００＿Ｒ側およびＭＣ０５＿Ｌ側の拡散層に接続する。メインビット線からセンスアンプにいたる経路の選択は第１実施形態から第４実施形態に従い、ＭＢＬ０およびＭＢＬ１が、それぞれセンスアンプＳＡ０およびセンスアンプＳＡ１に接続する。
【０１１５】
これにより、ＭＣ００＿ＲおよびＭＣ０５＿Ｌが選択状態となり、センスアンプＳＡ０およびセンスアンプＳＡ１に、それぞれＩＣＥＬＬ０およびＩＣＥＬＬ１の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【０１１６】
図２０では、ＭＣ０１＿ＲおよびＭＳ０６＿Ｌを選択する場合について、説明する。また、メモリセルアレイ５１０を第１実施形態から第４実施形態のメモリセルアレイ１１０と置き換えるとする。
【０１１７】
メモリセルアレイ５１０により、ＷＬ０を選択することでＭＣ０１およびＭＣ０６を含めてＷＬ０をゲート端子に接続する全メモリセルが導通状態となる。ＤＳ１を選択することでＭＤ１０が導通し、ＤＳ７を選択することでＭＤ７０が導通し、ＣＯＭＭＯＮがＳＢＬ１およびＳＢＬ７を介してＭＣ０１＿Ｌ側およびＭＣ０６＿Ｒ側の拡散層に接続する。
【０１１８】
ＳＳ１を選択することでＭＳ１０およびＭＳ１１が導通し、ＭＢＬ０およびＭＢＬ１が、それぞれＳＢＬ２およびＳＢＬ６を介してＭＣ０１＿Ｒ側およびＭＣ０６＿Ｌ側の拡散層に接続する。メインビット線からセンスアンプにいたる経路の選択は第１実施形態から第４実施形態に従い、ＭＢＬ０およびＭＢＬ１が、それぞれセンスアンプＳＡ１およびセンスアンプＳＡ０に接続する。これにより、ＭＣ０１＿ＲおよびＭＣ０６＿Ｌが選択状態となり、センスアンプＳＡ１およびセンスアンプＳＡ０に、それぞれＩＣＥＬＬ１およびＩＣＥＬＬ０の電流が流れる。センスアンプＳＡ０およびセンスアンプＳＡ１は、ＩＣＥＬＬ０およびＩＣＥＬＬ１から判定した論理レベルをそれぞれＤＯＵＴ０、ＤＯＵＴ１に出力する。
【０１１９】
従来技術をはじめ、第１実施形態から第４実施形態で例示したメモリセルアレイ１１０は、隣接する１対のメインビット線間に２つのメモリセルを挟み込む構成であるのに対して、メモリセルアレイ５１０は４つのメモリセルを挟み込む構成である。このように、隣接する１対のメインビット線間に４つのメモリセルを挟み込む構成でも、本発明は適用可能である。同様にして、隣接する１対のメインビット線間に任意の偶数個のメモリセルを挟み込む構成であれば、本発明は適用可能である。ただし、奇数個のメモリセルを挟み込む場合、同一のメモリセルのＬ側とＲ側でデータ読み出しに使用するセンスアンプを同一にできないため、本発明は適用できない。
【０１２０】
また、上記第１〜第５実施形態に記載の半導体記憶回路は、マルチビット型メモリセルで構成する不揮発性半導体記憶回路のデータ読み出しに適用できる。
【０１２１】
第１〜第４実施形態に記載の半導体記憶回路は、１対のメインビット線間に２つのメモリセルを挟み込む例を示しており、第５実施形態に記載の半導体記憶回路は、１対のメインビット線間に４つのメモリセルを挟み込む例を示している。
【０１２２】
また、上記第１〜第５実施形態は、共通電圧にメモリセルのドレイン電圧（１．０Ｖ〜２．０Ｖ）を使用し、センスアンプに電流が流入する構成で説明したが、電流の向きを逆転して、共通電圧にメモリセルのソース電圧（０．０Ｖ）を使用し、センスアンプから電流が流出する構成でも本発明を適用可能である。
【符号の説明】
【０１２３】
１００、２００、３００、４００     半導体記憶回路
１１０、５１０       メモリセルアレイ
１２０ マルチプレクサ
１３０ センスアンプ
１４０ ＳＡ選択回路（センスアンプ選択手段）
１５０ マルチプレクサ（第１のマルチプレクサ）
１６０ マルチプレクサ（第２のマルチプレクサ）
５１０ メモリセルアレイ
ＭＵＸ０      マルチプレクサ（第１のマルチプレクサ）
ＭＵＸ１      マルチプレクサ（第２のマルチプレクサ）
ＭＵＸＢ０    マルチプレクサ（第２のマルチプレクサ）
ＭＵＸＢ１    マルチプレクサ（第３のマルチプレクサ）
ＳＡ０ センスアンプ（第１のセンスアンプ）
ＳＡ１ センスアンプ（第２のセンスアンプ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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