(57)【要約】      （修正有）【課題】バイアス回路を組み込んだ通信機器や電子機器の小型化を促進させるため、１つのチップにて構成することができるバイアス回路を提供する。【解決手段】ＲＦチョークとバイパスコンデンサとを有するバイアス回路において、少なくとも下面もしくはその内部にグランド電極４０が形成された誘電体基板３０と、前記誘電体基板３０の表面に形成された入力端子３２及び出力端子３４と、前記誘電体基板３０内もしくは表面に形成され、一端が前記入力端子３２に接続され、且つ、他端が前記出力端子３４に接続され、前記ＲＦチョークを形成するＲＦチョーク形成電極３６と、前記誘電体基板３０内に、前記グランド電極４０に対向して形成され、且つ、一端が前記出力端子３４に接続され、前記バイパスコンデンサを形成するためのコンデンサ形成電極３８とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＲＦチョークとバイパスコンデンサとを有するバイアス回路において、
少なくとも下面もしくはその内部にグランド電極が形成された誘電体基板と、
前記誘電体基板の表面に形成された入力端子及び出力端子と、
前記誘電体基板内もしくは表面に形成され、一端が前記入力端子に接続され、且つ、他端が前記出力端子に接続され、前記ＲＦチョークを形成するＲＦチョーク形成電極と、
前記誘電体基板内もしくは表面に、前記グランド電極に対向して形成され、且つ、一端が前記出力端子に接続され、前記バイパスコンデンサを形成するためのコンデンサ形成電極とを有することを特徴とするバイアス回路。
【請求項２】
請求項１記載のバイアス回路において、 前記ＲＦチョーク形成電極は、ミアンダ状の概λ／４線路にて構成されていることを特徴とするバイアス回路。
【請求項３】
請求項１記載のバイアス回路において、 前記ＲＦチョーク形成電極は、前記誘電体基板内もしくは表面の複数の形成面にそれぞれ形成された複数のストリップラインと、前記複数のストリップラインを接続する１以上のビアホールとでコイル状に形成されたインダクタパターンにて構成されていることを特徴とするバイアス回路。
【請求項４】
請求項１記載のバイアス回路において、
前記ＲＦチョーク形成電極は、前記誘電体基板内もしくは表面の形成面にスパイラルもしくはミアンダ状の線路で形成されたインダクタパターンにて構成されることを特徴とするバイアス回路。
【請求項５】
請求項１〜４のいずれか１項に記載のバイアス回路において、
前記誘電体基板はセラミックスにて構成され、
前記誘電体基板のうち、前記コンデンサ形成電極と前記グランド電極間の部分が、少なくとも前記ＲＦチョーク形成電極の周りの部分よりも比誘電率の高いセラミックスにて構成されていることを特徴とするバイアス回路。
【請求項６】
請求項１〜５のいずれか１項に記載のバイアス回路において、
前記コンデンサ形成電極は、前記誘電体基板の下面の面積の３０％〜９０％の面積を有することを特徴とするバイアス回路。
【請求項７】
請求項１〜６のいずれか１項に記載のバイアス回路において、
前記ＲＦチョーク形成電極の厚みが前記コンデンサ形成電極の厚みよりも大きいことを特徴とするバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦチョークとバイパスコンデンサとを有するバイアス回路に関する。
【背景技術】
【０００２】
従来、ＲＦチョークとバイパスコンデンサとを有するバイアス回路の使用例としては、例えば特開平１１−１３６０４７号公報に記載の高周波増幅回路のように、ＧａＡｓＭＭＩＣチップの出力とＦＥＴのゲート端子との間の信号ラインにバイアス電圧を印加したり、該ＦＥＴのドレイン端子と結合容量との間の信号ラインにバイアス電圧を印加する等が挙げられる。
【０００３】
通常、バイアス回路は、配線基板上に、ＲＦチョークを構成するλ／４線路を形成し、さらに、バイパスコンデンサ用の電極を内層したチップコンデンサを実装するようにしている。ＲＦチョークとして、上述のλ／４線路を形成する代わりに、ストリップラインをコイル状に形成したチップインダクタを実装する場合もある。なお、配線基板上にチップインダクタとチップコンデンサを実装する例として、特開２００８−１３６２１９号公報に記載のデジタルテレビジョン放送受信アンテナがある。
【０００４】
ところで、配線基板上にλ／４線路を形成する場合、１ＧＨｚ以下の低域では、線路長が長くなり、サイズが大きくなるという問題がある。
【０００５】
また、チップインダクタを用いた場合は、寄生容量や寄生抵抗の存在により、インダクタの周波数特性によっては、例えば携帯電話使用帯域でフラットな帯域が得られなくなるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１３６２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、このような課題を考慮してなされたものであり、バイアス回路を１つのチップにて構成することができ、バイアス回路を組み込んだ通信機器や電子機器の小型化を促進させることができるバイアス回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るバイアス回路は、ＲＦチョークとバイパスコンデンサとを有するバイアス回路において、少なくとも下面もしくはその内部にグランド電極が形成された誘電体基板と、前記誘電体基板の表面に形成された入力端子及び出力端子と、前記誘電体基板内もしくは表面に形成され、一端が前記入力端子に接続され、且つ、他端が前記出力端子に接続され、前記ＲＦチョークを形成するＲＦチョーク形成電極と、前記誘電体基板内に、前記グランド電極に対向して形成され、且つ、一端が前記出力端子に接続され、前記バイパスコンデンサを形成するためのコンデンサ形成電極とを有することを特徴とする。
【０００９】
本発明において、前記ＲＦチョーク形成電極は、ミアンダ状の概λ／４線路にて構成されていることを特徴とする。
【００１０】
本発明において、前記ＲＦチョーク形成電極は、前記誘電体基板内もしくは表面の複数の形成面にそれぞれ形成された複数のストリップラインと、前記複数のストリップラインを接続する１以上のビアホールとでコイル状に形成されたインダクタパターンにて構成されていることを特徴とする。
【００１１】
本発明において、前記ＲＦチョーク形成電極は、前記誘電体基板内もしくは表面の形成面にスパイラルもしくはミアンダ状の線路で形成されたインダクタパターンにて構成されることを特徴とする。
【００１２】
本発明において、前記誘電体基板はセラミックスにて構成され、前記誘電体基板のうち、前記コンデンサ形成電極と前記グランド電極間の部分が、少なくとも前記ＲＦチョーク形成電極の周りの部分よりも比誘電率の高いセラミックスにて構成されていることを特徴とする。
【００１３】
本発明において、前記コンデンサ形成電極は、前記誘電体基板の下面の面積の３０％〜９０％の面積を有することを特徴とする。
【００１４】
本発明において、前記ＲＦチョーク形成電極の厚みが前記コンデンサ形成電極の厚みよりも大きいことを特徴とする。
【発明の効果】
【００１５】
本発明に係るバイアス回路は、バイアス回路を１つのチップにて構成することができ、本発明に係るバイアス回路を組み込んだ通信機器や電子機器の小型化を実現することができる。
【発明を実施するための形態】
【００１６】
以下、本発明に係るバイアス回路の実施の形態例を図１〜図１６を参照しながら説明する。
【００１７】
先ず、第１の実施の形態に係るバイアス回路（以下、第１バイアス回路１０Ａと記す）の等価回路は、図１に示すように、ＦＥＴ（電界効果トランジスタ）等にて構成された高周波増幅器１２の出力と出力整合回路１４間の第１信号ライン１６に対して電源回路１８からの直流バイアス電圧を印加する回路であり、第１信号ライン１６の接点１６ａと電源回路１８間に接続されたＲＦチョーク２０と、ＲＦチョーク２０と電源回路１８間の第２信号ライン２２の接点２２ａと接地（グランド）間に接続されたバイパスコンデンサ２４とを有する。
【００１８】
そして、第１バイアス回路１０Ａは、図２及び図３に示すように、誘電体基板３０と、入力端子３２と、出力端子３４と、ＲＦチョーク形成電極３６と、コンデンサ形成電極３８とを有する。
【００１９】
誘電体基板３０は、複数の誘電体層が積層されて構成され、第１側面１２ａに入力端子３２が形成され、第１側面１２ａと対向する第２側面１２ｂに出力端子３４が形成され、少なくとも下面にグランド電極４０が形成されている。図２及び図３の例では、グランド電極４０を誘電体基板３０の下面から側面にかけて形成し、入力端子３２及び出力端子３４との間に絶縁用の隙間が形成されている。
【００２０】
ＲＦチョーク形成電極３６は、図１のＲＦチョーク２０を形成するための電極であり、この例では、ミアンダ状の概λ／４線路にて構成され、一端が入力端子３２に接続され、他端が出力端子３４に接続されている。概λ／４線路の「概」は、理想的にはλ／４であるが、製造ばらつき等によって物理長や電気長が変動する場合があるため、それを考慮したものである。
【００２１】
コンデンサ形成電極３８は、図１のバイパスコンデンサ２４を形成するための電極であり、この例では、面積の広い矩形状の電極にて構成されている。このコンデンサ形成電極３８は、誘電体基板３０の下面の面積の３０％〜９０％の面積を有する。
そして、誘電体基板３０はセラミックスにて構成され、誘電体基板３０のうち、コンデンサ形成電極３８とグランド電極４０間の部分が他の部分よりも比誘電率の高いセラミックスにて構成されている。
【００２２】
次に、第１バイアス回路１０Ａの作り方を図４Ａ〜図１１を参照しながら説明する。
【００２３】
先ず、第１バイアス回路１０Ａは、複数の誘電体層を積層して図４に示すような第１セラミック積層体５０Ａを作製し、その後、この第１セラミック積層体５０Ａの表面に入力端子３２、出力端子３４及びグランド電極４０を形成した後、焼成することで構成される。第１セラミック積層体５０Ａのセラミック部分が誘電体基板３０となる。一例として図４では１１枚の誘電体層（第１誘電体層Ｓ１〜第１１誘電体層Ｓ１１）を積層した例を示す。
【００２４】
電極層を有する誘電体層を作る場合は、例えば図５Ａに示すように、電極層５２をゲルキャスト用スラリーで被覆し、スラリーを硬化させて電極層５２を有する誘電体層５４ａとする場合や、図５Ｂに示すように、セラミックグリーンシート上に電極層５２を形成して電極層５２を有する誘電体層５４ｂとする場合等がある。
電極層５２を有しない誘電体層を作る場合は、例えば図５Ｃに示すように、ゲルキャスト用スラリーを硬化させて誘電体層５４ｃとする場合や、セラミックグリーンシートを使用して誘電体層５４ｄとする場合等がある。
【００２５】
ここで、図５Ａに示す電極層５２をゲルキャスト用スラリーで被覆して硬化させて電極層５２を有する誘電体層５４ａとする場合について図６Ａ〜図９Ｂを参照しながら説明する。なお、電極層５２の数やパターン形状は様々な態様が想定されるため、説明を簡単にするために、代表的に２つの電極層５２が形成された場合を想定して説明する。
【００２６】
先ず、図６Ａに示すように、フィルム６０上に導体ペースト６２を印刷法によってパターン形成した後、硬化してフィルム６０上に電極層５２を形成する。フィルム６０は、表面にシリコーン離型剤がコートされたＰＥＴ（ポリエチレンテレフタレート）である。導体ペースト６２の加熱硬化時における収縮、歪を抑制するために、予めフィルム６０に温度１５０℃で１０分以上のアニール処理を施すことが好ましい。 その後、図６Ｂに示すように、フィルム６０を鋳込み型６４内に設置し、スラリー６６を鋳込み型６４内に鋳込んだ後に、硬化（室温硬化や乾燥硬化等）する。これによって、図６Ｃに示すように、電極層５２を有する誘電体層５４ａが得られる。この場合、図７Ａに示すように、フィルム６０上に誘電体層５４ａが設置された状態になっているため、誘電体層５４ａをフィルム６０から離型することによって、図７Ｂに示すように、電極層５２が埋設された誘電体層５４ａが得られる。
【００２７】
この場合、スラリー６６に熱硬化性樹脂前駆体を含んでいるため、スラリー６６の硬化時における乾燥収縮に伴う電極層５２の周りの部分の変形は小さい。従って、誘電体層５４ａのうち、電極層５２の周りの部分の変形も小さく、誘電体層５４ａの一主面（電極層５２の一主面が露出された面）の平滑性も良好となる。
【００２８】
誘電体層５４ａの鋳込み型６４からの離型性を良好にするために、図８Ａ〜図９Ｂに示すようにしてもよい。すなわち、図８Ａに示すように、フィルム６０上に導体ペースト６２を印刷法によってパターン形成した後、硬化してフィルム６０上に電極層５２を形成する。
【００２９】
その後、図８Ｂに示すように、電極層５２が形成されたフィルム６０を鋳込み型６４内に設置する際に、フィルム６０と他のフィルム６８とを電極層５２が形成された面と他のフィルム６８とを対向させ、さらに、フィルム６０と他のフィルム６８の間にスペーサ７０を挟んで設置する。そして、スペーサ７０にて形成される空間内にスラリー６６を流し込んだ後に硬化して、誘電体層５４ａを得るようにしてもよい（図８Ｃ参照）。この場合、図９Ａに示すように、誘電体層５４ａがフィルム６０、他のフィルム６８及びスペーサ７０にて囲まれた状態となっているため、誘電体層５４ａが鋳込み型６４に不要に付着することなく、簡単に鋳込み型６４から離型することができる。
【００３０】
さらに、電極層５２が形成されるフィルム６０の表面に塗布された剥離剤の剥離力と、他のフィルム６８の表面に塗布された剥離剤の剥離力とを異なるようにすれば、必ずどちらかのフィルム６０（又は６８）が剥がれ易くなり、フィルム６０（又は６８）からの離型も容易になる。図９Ｂに、フィルム６０、他のフィルム６８及びスペーサ７０から誘電体層５４ａを離型した状態を示す。
【００３１】
一方、図５Ｃに示すゲルキャスト用スラリーを硬化させて電極層５２を有しない誘電体層５４ｃとする場合は、図１０Ａに示すように、フィルム６０を鋳込み型６４内に設置し、スラリー６６を鋳込み型６４内に鋳込んだ後に、図１０Ｂに示すように、スラリー６６を硬化（室温硬化や乾燥硬化等）する。その後、フィルム６０を離型することによって、図１０Ｃに示すように、電極層５２を有しない誘電体層５４ｃが得られる。なお、この誘電体層５４ｃについても、図８Ａ〜図９Ｂの作製方法を採用してもよい。
【００３２】
図５Ｂに示す電極層５２を有する誘電体層５４ｂは、セラミックグリーンシート上に電極層５２を形成することから、電極層５２の厚みを厚くした場合、その上に積層されるセラミックグリーンシートに電極層５２のパターンに沿った凹凸ができ、平坦性が損なわれる。それに対して、図５Ａに示す電極層５２を有する誘電体層５４ａは、電極層５２を誘電体層５４ａ内に埋め込む形にするため、電極層５２の厚みを厚くしても平坦性を確保することができる。その結果、図５Ｂの場合と比して、抵抗値の低減化、導体損失の低減化、高周波特性の向上を容易に図ることができる。
【００３３】
そして、これら電極層５２を有する誘電体層５４ａ及び５４ｂ並びに電極層５２を有しない誘電体層５４ｃ及び５４ｄを適宜組み合わせることで、図４に示す第１セラミック積層体５０Ａを作製する。以下に、第１セラミック積層体５０Ａを構成するための誘電体層の組合せの例を示す。
【００３４】
（１−ａ） 第３誘電体層Ｓ３及び第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、その他の誘電体層を図５Ｃに示す電極層５２を有しない誘電体層５４ｃにて構成する。この場合、ＲＦチョーク形成電極３６及びコンデンサ形成電極３８の厚みを共に厚くすることができる。
【００３５】
（１−ｂ） 第２誘電体層Ｓ２及び第８誘電体層Ｓ８を図５Ｂに示す電極層５２を有する誘電体層５４ｂにて構成し、その他の誘電体層を図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成する。この場合、セラミックグリーンシートに電極層５２を形成したり、セラミックグリーンシートを積層する等の簡便な製法で作ることができる。但し、誘電体層の平坦性を確保するために、ＲＦチョーク形成電極３６及びコンデンサ形成電極３８の厚みを（１−ａ）の場合よりも厚くすることができない。
【００３６】
（１−ｃ） 第３誘電体層Ｓ３及び第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、その他の誘電体層を図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成する。この場合、ＲＦチョーク形成電極３６及びコンデンサ形成電極３８の厚みを共に厚くすることができる。しかも、その他の誘電体層をセラミックグリーンシートを積層すればよいため、（１−ａ）の場合よりも製造工程を簡略化することができる。
【００３７】
（１−ｄ） 第２誘電体層Ｓ２を図５Ｂに示す電極層５２を有する誘電体層５４ｂにて構成し、第１誘電体層Ｓ１、第３誘電体層Ｓ３〜第７誘電体層Ｓ７をそれぞれ図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成し、第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、第８誘電体層Ｓ８、第１０誘電体層Ｓ１０及び第１１誘電体層Ｓ１１をそれぞれ図５Ｃに示す電極層５２を有しない誘電体層５４ｄにて構成する。この場合、ＲＦチョーク形成電極３６の厚みをコンデンサ形成電極３８よりも厚くすることができ、ＲＦチョーク２０の寄生抵抗値の低減化、導体損失の低減化、高周波特性の向上を容易に図ることができる。
【００３８】
（１−ｅ） （１−ｄ）において、図１１に示すように、第８誘電体層Ｓ８を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成すると共に、第９誘電体層Ｓ９の電極層５２と第８誘電体層Ｓ８の電極層５２とをそれぞれ対向させて電極層５２の厚みを２倍にする。（１−ｄ）の場合よりもさらにＲＦチョーク形成電極３６の厚みを厚くすることができるため、寄生抵抗値の低減化、導体損失の低減化、高周波特性の向上をさらに促進させることができる。
【００３９】
上述した（１−ａ）〜（１−ｅ）はあくまでも一例であり、その他、様々な組み合わせが考えられることはもちろんである。
【００４０】
そして、図４及び図１１に示す第１セラミック積層体５０Ａにおいて、コンデンサ形成電極３６とグランド電極４０間の第１誘電体層Ｓ１及び第２誘電体層Ｓ２の比誘電率を他の誘電体層の比誘電率以上にする。例えば第１誘電体層Ｓ１〜第７誘電体層Ｓ７の比誘電率を例えば８０とし、第８誘電体層Ｓ８〜第１１誘電体層Ｓ１１の比誘電率を例えば７とする。もちろん、第１誘電体層Ｓ１及び第２誘電体層Ｓ２の比誘電率を例えば８０とし、第３誘電体層Ｓ３〜第１１誘電体層Ｓ１１の比誘電率を７にしてもよい。
【００４１】
コンデンサ形成電極３８にて構成されるバイパスコンデンサ２４は、発振防止に使用されることから、大容量であることが必要である。第１バイアス回路１０Ａでは、上述のように、比誘電率の異なる誘電体層を積層し、しかも、コンデンサ形成電極３８が誘電体基板３０の下面の面積の３０％〜９０％の面積を有することから、１つの誘電体基板３０にＲＦチョーク形成電極３６と共にコンデンサ形成電極３８を形成しても、発振防止用として十分に機能することができるバイパスコンデンサ２４を構成することができる。すなわち、キャパシタンス、インダクタンス以外の抵抗（電極、誘電体層等の損失抵抗の和）が低減された低ＥＳＲのバイパスコンデンサ２４を実現させることができる。
【００４２】
また、ＲＦチョーク形成電極３６の周囲の比誘電率が低く設定され、しかも、上述したように、ＲＦチョーク形成電極３６の厚みを厚くすることができるため、寄生容量、寄生抵抗を大幅に低減することができ、ＲＦチョーク形成電極３６の物理長を短くすることが可能となり、誘電体基板３０のサイズの小型化を図ることができる。
このように、第１バイアス回路１０Ａにおいては、１つの誘電体基板３０に、ＲＦチョーク２０を構成するＲＦチョーク形成電極３６と、バイパスコンデンサ２４を構成するコンデンサ形成電極３８とを内層したので、第１バイアス回路１０Ａ自体の小型化を図ることができ、該第１バイアス回路１０Ａを組み込んだ通信機器や電子機器の小型化も促進させることができる。
【００４３】
なお、上述の例では、グランド電極４０を誘電体基板３０の少なくとも下面に形成した場合を示したが、その他、誘電体基板３０内に形成するようにしてもよい。また、ＲＦチョーク形成電極３６及びコンデンサ形成電極３８を誘電体基板３０内に形成した例を示したが、誘電体基板３０の表面に形成するようにしてもよい。
次に、第２の実施の形態に係るバイアス回路（以下、第２バイアス回路１０Ｂと記す）について、図１２〜図１４を参照しながら説明する。
【００４４】
この第２バイアス回路１０Ｂは、上述した第１バイアス回路１０Ａと同様の構成を有するが、ＲＦチョーク形成電極３６が、コイル状に形成されたインダクタパターンを有する点で異なる。
【００４５】
すなわち、ＲＦチョーク形成電極３６は、誘電体基板３０内の第１形成面に形成され、一端が入力端子３２に接続された第１ストリップライン３６ａと、誘電体基板３０内の第２形成面に形成され、一端が出力端子３４に接続された第２ストリップライン３６ｂと、これら第１ストリップライン３６ａ及び第２ストリップライン３６ｂとを接続するビアホール３６ｃとによってコイル状に形成されたインダクタパターンにて構成されている。
【００４６】
この第２バイアス回路１０Ｂにおいても、第１バイアス回路１０Ａと同様に、複数の誘電体層を積層して図１４に示すような第２セラミック積層体５０Ｂを作製し、その後、この第２セラミック積層体５０Ｂの表面に入力端子３２、出力端子３４及びグランド電極４０を形成した後、焼成することで構成される。第２セラミック積層体５０Ｂのセラミック部分が誘電体基板３０となる。一例として図１４に１１枚の誘電体層（第１誘電体層〜第１１誘電体層）を積層した例を示す。
【００４７】
この場合も、これら電極層５２を有する誘電体層５４ａ及び５４ｂ並びに電極層５２を有しない誘電体層５４ｃ及び５４ｄを適宜組み合わせることで、図１４に示す第２セラミック積層体５０Ｂを作製する。以下に、第２セラミック積層体５０Ｂを構成するための誘電体層の組合せの例を示す。なお、ビアホール３６ｃは、公知の方法にて形成することができ、例えば電極層５２を有しない誘電体層５４ｃ又は５４ｄに対してパンチで貫通孔を開け、該貫通孔に導電層を充填することによって形成することができる。
【００４８】
（２−ａ） 第３誘電体層Ｓ３、第７誘電体層Ｓ７及び第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、その他の誘電体層を図５Ｃに示す電極層５２を有しない誘電体層５４ｃにて構成する。
【００４９】
（２−ｂ） 第２誘電体層Ｓ２及び第８誘電体層Ｓ８を図５Ｂに示す電極層５２を有する誘電体層５４ｂにて構成し、第７誘電体層Ｓ７を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、その他の誘電体層を図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成する。
【００５０】
（２−ｃ） 第３誘電体層Ｓ３、第７誘電体層Ｓ７及び第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、その他の誘電体層を図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成する。
【００５１】
（２−ｄ） 第２誘電体層Ｓ２を図５Ｂに示す電極層５２を有する誘電体層５４ｂにて構成し、第１誘電体層Ｓ１、第３誘電体層Ｓ３〜第６誘電体層Ｓ６をそれぞれ図５Ｄに示す電極層５２を有しない誘電体層５４ｄにて構成し、第７誘電体層Ｓ７及び第９誘電体層Ｓ９を図５Ａに示す電極層５２を有する誘電体層５４ａにて構成し、第８誘電体層Ｓ８、第１０誘電体層Ｓ１０及び第１１誘電体層Ｓ１１をそれぞれ図５Ｃに示す電極層５２を有しない誘電体層５４ｃにて構成する。
【００５２】
上述した（２−ａ）〜（２−ｄ）はあくまでも一例であり、その他、様々な組み合わせが考えられることはもちろんである。
【００５３】
この第２バイアス回路１０Ｂにおいても、図１４に示す第２セラミック積層体５０Ｂにおいて、コンデンサ形成電極３６とグランド電極４０間の第１誘電体層Ｓ１及び第２誘電体層Ｓ２の比誘電率を他の誘電体層の比誘電率以上にする。例えば第１誘電体層Ｓ１〜第６誘電体層Ｓ６の比誘電率を例えば８０とし、第７誘電体層Ｓ７〜第１１誘電体層Ｓ１１の比誘電率を例えば７とする。もちろん、第１誘電体層Ｓ１及び第２誘電体層Ｓ２の比誘電率を例えば８０とし、第３誘電体層Ｓ３〜第１１誘電体層Ｓ１１の比誘電率を７にしてもよい。
【００５４】
このように、第２バイアス回路１０Ｂにおいても、比誘電率の異なる誘電体層を積層し、しかも、コンデンサ形成電極３８が誘電体基板３０の下面の面積の３０％〜９０％の面積を有することから、１つの誘電体基板３０にＲＦチョーク形成電極３６と共にコンデンサ形成電極３８を形成しても、発振防止用として十分に機能することができるバイパスコンデンサ２４を構成することができる。すなわち、キャパシタンス、インダクタンス以外の抵抗（電極、誘電体層等の損失抵抗の和）が低減された低ＥＳＲのバイパスコンデンサを実現させることができる。
【００５５】
また、ＲＦチョーク形成電極３６の周囲の比誘電率が低く設定され、しかも、上述したように、ＲＦチョーク形成電極３６に厚みを厚くすることができるため、寄生容量、寄生抵抗を大幅に低減することができ、ＲＦチョーク形成電極３６の物理長を短くすることが可能となり、誘電体基板３０のサイズの小型化を図ることができる。
【００５６】
このように、第２バイアス回路１０Ｂにおいても、１つの誘電体基板３０に、ＲＦチョーク２０を構成するＲＦチョーク形成電極３６と、バイパスコンデンサ２４を構成するコンデンサ形成電極３８とを内層したので、第２バイアス回路１０Ｂ自体の小型化を図ることができ、該第２バイアス回路１０Ｂを組み込んだ通信機器や電子機器の小型化も促進させることができる。また、ＲＦチョーク形成電極３６をコイル状のインダクタパターンにて構成したので、１ＧＨｚ以下の低域において、サイズの小型化を図ることができる。
【００５７】
次に、第３の実施の形態に係るバイアス回路（以下、第３バイアス回路１０Ｃと記す）について、図１５及び図１６を参照しながら説明する。
【００５８】
この第３バイアス回路１０Ｃは、上述した第２バイアス回路１０Ｂと同様の構成を有するが、図１５及び図１６に示すように、コンデンサ形成電極３８の上方に内層電極８０が形成されている点で異なる。
【００５９】
この内層電極８０は、グランド電極４０のうち、誘電体基板３０の側面に形成された部分（ＧＮＤ面）に接続されている。また、この内層電極８０は、ＧＮＤ面と接続される部分が凹凸構造となっており、側面全体が接続されるのではなく、局所的にＧＮＤ面に接続される形態となっている。すなわち、デラミ防止用の電極構造となっている。
【００６０】
ここで、内層電極８０の作用について説明すると、先ず、幅の広いコンデンサ形成電極３８を例えばセラミックグリーンシート上に形成し、さらに、コンデンサ形成電極３８の上層及び下層にそれぞれ複数のセラミックグリーンシートを積層した場合、その後の焼成時において、電極層（コンデンサ形成電極３８）とセラミック（誘電体層）との収縮率の違いからコンデンサ形成電極３８と誘電体層との間に層間剥離現象、すなわち、デラミネーションが発生するおそれがある。そこで、この第３バイアス回路１０Ｃでは、上述した内層電極８０を形成するようにしたので、電極層とセラミックとの収縮率との差が打ち消し合うようになり、結果的にデラミネーションの発生が抑制されることとなる。
【実施例】
【００６１】
（従来例）
ガラスエポキシＦＲ−４（比誘電率＝４．７、波長短縮率＝０．５３６）を用いたプリント基板（ＰＣＢ）上にλ／４線路とセラミックチップコンデンサを配置したバイアス回路を作製した。作製したバイアス回路の等価回路は図１に示した通りである。高周波増幅器１２の中心周波数として７５０ＭＨｚを想定して、回路設計を行った。電極厚みは５０μｍ、電極幅は１ｍｍである。λ／４線路長は５３．２ｍｍとなり、作製したバイアス回路の基板のフットプリントはは３０ｍｍ×４０ｍｍとなった。
図１に示すとおり、作製したバイアス回路に高周波増幅器１２、出力整合回路１４、及び電源回路１８を接続した。電源回路から給電されるバイアス電圧を２８Ｖと設定したところ、CW及びW−CDMA変調モード共に、所望の効率、出力が得られた。
【００６２】
（実施例）
図２に示すバイアス回路をゲルキャスト法を用いて作製した。バイアス回路は、複数の誘電体層を積層してセラミック積層体を作製し、その後、このセラミック積層体の表面に入力端子３２、出力端子３４及びグランド電極４０を形成した後、焼成することで構成される。こうして得られたセラミック積層体が図２に示す誘電体基板３０となる。
具体的には、電極層を有する誘電体層は、次の手順で作製した。すなわち、フィルム上に導体ペーストを印刷法によってパターン形成した後、硬化してフィルム上に電極層を形成した。フィルムは、表面にシリコーン離型剤がコートされたＰＥＴ（ポリエチレンテレフタレート）である。導体ペーストの加熱硬化時における収縮、歪を抑制するために、予めフィルムに温度１５０℃で１０分以上のアニール処理を行った。 その後、フィルムを鋳込み型内に設置し、熱硬化性樹脂前駆体を含んだスラリーを鋳込み型内に鋳込んだ後に、硬化した。フィルム上に誘電体層が設置された状態になっているため、誘電体層をフィルムから離型することによって、電極層が埋設された誘電体層を得た。一方、電極層を有しない誘電体層は、フィルムを鋳込み型内に設置し、スラリーを鋳込み型内に鋳込んだ後に、スラリーを硬化し、その後フィルムを離型することにより得た。このような電極層を有する誘電体層と電極層を有しない誘電体層を積層することで、最終的に図３に示すバイアス回路を得た。この際、図３に示すコンデンサ形成電極とグランド電極間の誘電体層の比誘電率を８０、コンデンサ形成電極より上部の誘電体層の比誘電率を７とした。設計周波数は従来例と同様に７５０ＭＨｚであり、電極厚みは８０μｍである。得られたバイアス回路のフットプリントは６．５ｘ５．２ｍｍであり、従来例と比較してバイアス回路のフットプリントを約１／３５に縮小することが出来た。これは、ゲルキャスト法を用いた高比誘電率セラミック誘電体層を用い、図２に示すとおりλ／４線路とコンデンサを立体的に配置をしたために、回路の小型化が可能となったためである。
図１に示すとおり、作製したバイアス回路に高周波増幅器１２、出力整合回路１４、及び電源回路１８を接続した。電源回路から給電されるバイアス電圧を２８Ｖに設定したところ、CW及びW-CDMA変調モード共に、所望の効率、出力が得られた。
【図面の簡単な説明】
【００６３】
【図１】図１は、第１バイアス回路の接続例を示す等価回路である。
【図２】図２は、第１バイアス回路を示す斜視図である。
【図３】図３は、第１バイアス回路を示す縦断面図である。
【図４】図４は、第１セラミック積層体を示す縦断面図である。
【図５Ａ】図５Ａは、電極層をゲルキャスト用スラリーで被覆して硬化させて電極層を有する誘電体層とした状態を示す断面図である。
【図５Ｂ】図５Ｂは、セラミックグリーンシート上に電極層を形成して電極層を有する誘電体層とした状態を示す断面図である。
【図５Ｃ】図５Ｃは、ゲルキャスト用スラリーを硬化させて電極層を有しない誘電体層とした状態を示す断面図である。
【図５Ｄ】図５Ｄは、セラミックグリーンシートを使用して電極層を有しない誘電体層とした状態を示す断面図である。
【図６Ａ】図６Ａは、フィルム上に導体ペーストによる電極層を形成した状態を示す断面図である。
【図６Ｂ】図６Ｂは、鋳込み型内にフィルムを設置し、鋳込み型内にスラリーを注入している状態を示す断面図である。
【図６Ｃ】図６Ｃは、鋳込み型内に注入したスラリーを硬化して電極層を有する誘電体層とした状態を示す断面図である。
【図７Ａ】図７Ａは、鋳込み型から誘電体層をフィルムごと離型した状態を示す断面図である。図７Ｂは、フィルムから誘電体層を離型した状態を示す断面図である。
【図８Ａ】図８Ａは、フィルム上に導体ペーストによる電極層を形成した状態を示す断面図である。
【図８Ｂ】図８Ｂは、鋳込み型内にフィルムを他のフィルム及びスペーサと共に設置し、鋳込み型内にスラリーを注入している状態を示す断面図である。
【図８Ｃ】図８Ｃは、鋳込み型内に注入したスラリーを硬化して電極層を有する誘電体層とした状態を示す断面図である。
【図９Ａ】図９Ａは、鋳込み型から誘電体層をフィルム、他のフィルム及びスペーサごと離型した状態を示す断面図である。
【図９Ｂ】図９Ｂは、フィルム、他のフィルム及びスペーサから誘電体層を離型した状態を示す断面図である。図１０Ａは、鋳込み型内にフィルムを設置し、鋳込み型内にスラリーを注入している状態を示す断面図である。
【図１０Ｂ】図１０Ｂは、鋳込み型内に注入したスラリーを硬化した状態を示す断面図である。
【図１０Ｃ】図１０Ｃは、フィルムから電極層を有しない誘電体層を離型した状態を示す断面図である。
【図１１】図１１は、第１セラミック積層体の他の例を示す縦断面図である。
【図１２】図１２は、第２バイアス回路を示す斜視図である。
【図１３】図１３は、第２バイアス回路を示す縦断面図である。
【図１４】図１４は、第２セラミック積層体を示す縦断面図である。
【図１５】図１５は、第３バイアス回路を示す斜視図である。
【図１６】図１６は、第３バイアス回路を示す縦断面図である。
【符号の説明】
【００６４】
１０Ａ  第１バイアス回路
１２    高周波増幅器
１２ａ  第１側面
１２ｂ  第２側面
１４    出力整合回路
１６    第１信号ライン
１８    電源回路
２０    ＲＦチョーク
２４    バイパスコンデンサ
３０    誘電体基板
３２    入力端子
３４    出力端子
３６    ＲＦチョーク形成電極
３８    コンデンサ形成電極
４０    グランド電極
５０Ａ  第１セラミック積層体
５２    電極層
５４ａ  誘電体層
５４ｂ  誘電体層
５４ｃ  誘電体層
５４ｄ  誘電体層
６０    フィルム
６２    導体ペースト
６４    鋳込み型
６６    スラリー
６８    他のフィルム
７０    スペーサ
８０    内層電極
Ｓ１〜Ｓ１１    第１〜第１１誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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