(57)【要約】【課題】従来のパルス幅検出回路は消費電力が大きい問題があった。【解決手段】本発明は、入力された入力パルス信号に応じて、第１の遅延期間後にセットされる第１のＲＳラッチ回路と、前記入力パルス信号に応じて、第１の遅延期間より長い第２の遅延期間後にセットされる第２のＲＳラッチ回路と、セットされた前記第１および第２のＲＳラッチ回路からの出力信号に応じて、前記入力パルス信号のパルス幅を判定する判定回路と、を有するパルス幅検出回路である。【選択図】図１
2011033487.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力パルス信号に応じて、第１の遅延期間後にセットされる第１のＲＳラッチ回路と、
前記入力パルス信号に応じて、第１の遅延期間より長い第２の遅延期間後にセットされる第２のＲＳラッチ回路と、
セットされた前記第１および第２のＲＳラッチ回路からの出力信号に応じて、前記入力パルス信号のパルス幅を判定する判定回路と、を有する
パルス幅検出回路。
【請求項２】
前記入力パルス信号に応じて、前記第１の遅延期間と実質的に同じ期間後にセットされる第３のＲＳラッチ回路と、
前記入力パルス信号に応じて、前記第２の遅延期間より長い第３の遅延期間後にセットされる第４のＲＳラッチ回路と、を有し、
前記判定回路は、セットされた前記第１〜第３のＲＳラッチ回路からの出力信号に応じて、前記入力パルス信号のパルス幅を判定する
請求項１に記載のパルス幅検出回路。
【請求項３】
前記第１及び第３のＲＳラッチ回路はそれぞれ、第１のＮＡＮＤ回路と、第２のＮＡＮＤ回路を有し、
前記第１のＮＡＮＤ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第２のＮＡＮＤ回路の出力が入力され、出力端子が前記第２のＮＡＮＤ回路の一方の入力端子に接続され、
前記第２のＮＡＮＤ回路は、一方の入力端子に前記第１のＮＡＮＤ回路の出力が入力され、他方の入力端子にリセット信号が入力され、出力端子から当該ＲＳラッチ回路の出力信号に応じた信号が出力される
請求項２に記載のパルス幅検出回路。
【請求項４】
前記第２のＲＳラッチ回路はそれぞれ、第３のＮＡＮＤ回路と、第４のＮＡＮＤ回路と、第１のコンデンサとを有し、
前記第３のＮＡＮＤ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第２のＮＡＮＤ回路の出力が入力され、出力端子が前記第４のＮＡＮＤ回路の一方の入力端子に接続され、
前記第４のＮＡＮＤ回路は、一方の入力端子に前記第３のＮＡＮＤ回路の出力が入力され、他方の入力端子に前記リセット信号が入力され、出力端子から当該第２のＲＳラッチ回路の出力信号に応じた信号が出力され、
前記第１のコンデンサは、第１の容量値を有し、前記第３のＮＡＮＤ回路の出力端子に一方の端子が接続される
請求項３に記載のパルス幅検出回路。
【請求項５】
前記第４のＲＳラッチ回路はそれぞれ、第５のＮＡＮＤ回路と、第６のＮＡＮＤ回路と、第２のコンデンサとを有し、
前記第５のＮＡＮＤ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第６のＮＡＮＤ回路の出力が入力され、出力端子が前記第５のＮＡＮＤ回路の一方の入力端子に接続され、
前記第６のＮＡＮＤ回路は、一方の入力端子に前記第５のＮＡＮＤ回路の出力が入力され、他方の入力端子に前記リセット信号が入力され、出力端子から当該第４のＲＳラッチ回路の出力信号に応じた信号が出力され、
前記第２のコンデンサは、前記第1の容量値よりも大きな第２の容量値を有し、前記第５のＮＡＮＤ回路の出力に一方の端子が接続される
請求項４に記載のパルス幅検出回路。
【請求項６】
前記第１及び第３のＲＳラッチ回路はそれぞれ、第１のＮＯＲ回路と、第２のＮＯＲ回路を有し、
前記第１のＮＯＲ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第２のＮＯＲ回路の出力が入力され、出力端子が前記第２のＮＯＲ回路の一方の入力端子に接続され、
前記第２のＮＯＲ回路は、一方の入力端子に前記第１のＮＯＲ回路の出力が入力され、他方の入力端子にリセット信号が入力され、出力端子から当該ＲＳラッチ回路の出力信号に応じた信号が出力される
請求項２に記載のパルス幅検出回路。
【請求項７】
前記第２のＲＳラッチ回路はそれぞれ、第３のＮＯＲ回路と、第４のＮＯＲ回路と、第１のコンデンサとを有し、
前記第３のＮＯＲ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第２のＮＯＲ回路の出力が入力され、出力端子が前記第４のＮＯＲ回路の一方の入力端子に接続され、
前記第４のＮＯＲ回路は、一方の入力端子に前記第３のＮＯＲ回路の出力が入力され、他方の入力端子に前記リセット信号が入力され、出力端子から当該第２のＲＳラッチ回路の出力信号に応じた信号が出力され、
前記第１のコンデンサは、第１の容量値を有し、前記第３のＮＯＲ回路の出力端子に一方の端子が接続される
請求項６に記載のパルス幅検出回路。
【請求項８】
前記第４のＲＳラッチ回路はそれぞれ、第５のＮＯＲ回路と、第６のＮＯＲ回路と、第２のコンデンサとを有し、
前記第５のＮＯＲ回路は、一方の入力端子に前記入力パルス信号に応じた信号が入力され、他方の入力端子に前記第６のＮＯＲ回路の出力が入力され、出力端子が前記第５のＮＯＲ回路の一方の入力端子に接続され、
前記第６のＮＯＲ回路は、一方の入力端子に前記第５のＮＯＲ回路の出力が入力され、他方の入力端子に前記リセット信号が入力され、出力端子から当該第４のＲＳラッチ回路の出力信号に応じた信号が出力され、
前記第２のコンデンサは、前記第1の容量値よりも大きな第２の容量値を有し、前記第５のＮＡＮＤ回路の出力に一方の端子が接続される
請求項７に記載のパルス幅検出回路。
【請求項９】
前記判定回路は、
前記第１のＲＳラッチ回路と前記第３のＲＳラッチ回路の出力信号とに応じた演算結果を出力する第１のＡＮＤ回路と、
前記第２のＲＳラッチ回路の出力信号と、前記第１のＡＮＤ回路の出力信号とに応じた演算結果を出力する第２のＡＮＤ回路と、
前記第４のＲＳラッチ回路の出力信号と、前記第２のＡＮＤ回路の出力信号とに応じた演算結果を出力する第３のＡＮＤ回路と、を有し、
前記第１〜第３のＡＮＤ回路の出力信号に応じて前記入力パルス信号のパルス幅を判定する
請求項２〜請求項８のいずれか１項に記載のパルス幅検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅検出装置に関する。
【背景技術】
【０００２】
図９に、特許文献１に開示されているパルス幅検出装置１の構成図を示す。図９に示すように、パルス幅検出装置１は、ディレイ回路ＤＬＹ１〜ＤＬＹｎと、コンデンサＣ１〜Ｃｎと、フリップフロップＦＦ１〜ＦＦｎと、判定部１０とを有する。ディレイ回路ＤＬＹ１〜ＤＬＹｎは、インバータチェーンで構成され、前段からの入力を所定の遅延をもって、後段へ出力する。コンデンサＣ１〜Ｃｎは、それぞれ一端がディレイ回路ＤＬＹ１〜ＤＬＹｎの出力に接続される。また、コンデンサＣ１〜Ｃｎは、それぞれ他端が接地電圧端子ＧＮＤに接続される。
【０００３】
フリップフロップＦＦ１〜ＦＦｎは、データ入力端子Ｄがディレイ回路ＤＬＹ１〜ＤＬＹｎの出力に接続される。フリップフロップＦＦ１〜ＦＦｎには、それぞれクロック信号ＣＬＫが入力されており、そのクロック信号に応じて、データ入力端子Ｄに入力される信号をラッチし、そのラッチした値をデータ出力端子Ｑから出力する。
【０００４】
判定部１０は、フリップフロップＦＦ１〜ＦＦｎから出力される信号を入力する。判定部１０は、フリップフロップＦＦ１〜ＦＦｎから出力される信号と、上記ディレイ回路ＤＬＹ１〜ＤＬＹｎの１段当たりの遅延時間から、入力パルス信号のパルス幅を判定することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，１２６，３２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、パルス幅検出装置１は、いつ測定するパルスが発生するかわからない場合、逃がさずパルスを測定するため、高い周波数のクロック信号を常時フリップフロップに供給しなければならず、消費電力が増大する問題も発生する。
【課題を解決するための手段】
【０００７】
本発明は、入力された入力パルス信号に応じて、第１の遅延期間後にセットされる第１のＲＳラッチ回路と、前記入力パルス信号に応じて、第１の遅延期間より長い第２の遅延期間後にセットされる第２のＲＳラッチ回路と、セットされた前記第１および第２のＲＳラッチ回路からの出力信号に応じて、前記入力パルス信号のパルス幅を判定する判定回路と、を有するパルス幅検出回路である。
【０００８】
本発明にかかるパルス幅検出装置は、入力パルス信号のパルス幅が第１の遅延期間以上、第２の遅延期間以内、もしくは第２の遅延期間以上であるかを判定できる。このため、当該パルス幅検出装置では、構成回路がクロック信号に応じて常時動作する必要がない。
【発明の効果】
【０００９】
本発明にかかるパルス幅検出装置は、消費電力を削減可能することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態にかかるパルス幅測定装置の構成である。
【図２】実施の形態にかかるパルス幅測定装置の動作を示すタイミングチャートである。
【図３】実施の形態にかかるパルス幅測定装置の動作を示すタイミングチャートである。
【図４】実施の形態にかかるパルス幅測定装置の動作を示すタイミングチャートである。
【図５】実施の形態にかかるパルス幅測定装置の出力データをまとめた表である。
【図６】実施の形態にかかるパルス幅測定装置の他の構成例である。
【図７】実施の形態にかかるラッチ回路の他の構成例である。
【図８】実施の形態にかかるラッチ回路の他の構成例である。
【図９】従来のパルス幅測定装置の構成図である。
【発明を実施するための形態】
【００１１】
発明の実施の形態
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかるパルス幅検出装置１００の構成の一例を示す。図１に示すように、パルス幅検出装置１００は、ＲＳラッチ回路ＲＳ１〜ＲＳ４と、インバータ回路ＩＶ１〜ＩＶ３と、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ３と、ＯＲ回路ＯＲ１とを有する。
【００１３】
インバータ回路ＩＶ１は、入力端子に被測定パルスを入力する。そして、インバータ回路ＩＶ１は、バッファリングを行い、ノード５に反転信号を出力する。同様に、インバータ回路ＩＶ２も、入力端子に被測定パルスを入力する。そして、インバータ回路ＩＶ２は、バッファリングを行い、ノードＮ６に反転信号を出力する。インバータ回路ＩＶ３は、入力端子にリセット信号ＲＳＥＴを入力し、ノードＮ７に反転信号を出力する。
【００１４】
ＲＳラッチ回路ＲＳ１は、ＮＡＮＤ回路ＮＡＮＤ１１、ＮＡＮＤ１２と、インバータ回路ＩＶ１１とを有する。ＮＡＮＤ回路ＮＡＮＤ１１は、一方の入力端子がノードＮ５、他方の入力端子がノードＮ１２に接続される。ＮＡＮＤ回路ＮＡＮＤ１１は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ１１の出力端子は、ノードＮ１１に接続される。ＮＡＮＤ回路ＮＡＮＤ１２は、一方の入力端子がノードＮ１１、他方の入力端子がノードＮ７に接続される。ＮＡＮＤ回路ＮＡＮＤ１２は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ１２の出力端子は、ノードＮ１２に接続される。インバータ回路ＩＶ１１は、入力端子がノードＮ１２、出力端子がノードＮ１に接続される。ここで、ＮＡＮＤ回路ＮＡＮＤ１１の一方の入力端子が当該ＲＳラッチ回路ＲＳ１のセット端子、ＮＡＮＤ回路ＮＡＮＤ１２の他方の入力端子が当該ＲＳラッチ回路ＲＳ１のリセット端子、インバータ回路ＩＶ１１の出力端子が当該ＲＳラッチ回路ＲＳ１の出力端子となる。
【００１５】
ＲＳラッチ回路ＲＳ２は、ＮＡＮＤ回路ＮＡＮＤ２１、ＮＡＮＤ２２と、インバータ回路ＩＶ２１とを有する。ＮＡＮＤ回路ＮＡＮＤ２１は、一方の入力端子がノードＮ６、他方の入力端子がノードＮ２２に接続される。ＮＡＮＤ回路ＮＡＮＤ２１は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ２１の出力端子は、ノードＮ２１に接続される。ＮＡＮＤ回路ＮＡＮＤ２２は、一方の入力端子がノードＮ２１、他方の入力端子がノードＮ７に接続される。ＮＡＮＤ回路ＮＡＮＤ２２は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ２２の出力端子は、ノードＮ２２に接続される。インバータ回路ＩＶ２１は、入力端子がノードＮ２２、出力端子がノードＮ２に接続される。ここで、ＮＡＮＤ回路ＮＡＮＤ２１の一方の入力端子が当該ＲＳラッチ回路ＲＳ２のセット端子、ＮＡＮＤ回路ＮＡＮＤ２２の他方の入力端子が当該ＲＳラッチ回路ＲＳ２のリセット端子、インバータ回路ＩＶ２１の出力端子が当該ＲＳラッチ回路ＲＳ２の出力端子となる。
【００１６】
ＲＳラッチ回路ＲＳ３は、ＮＡＮＤ回路ＮＡＮＤ３１、ＮＡＮＤ３２と、インバータ回路ＩＶ３１とを有する。ＮＡＮＤ回路ＮＡＮＤ３１は、一方の入力端子がノードＮ５、他方の入力端子がノードＮ３２に接続される。ＮＡＮＤ回路ＮＡＮＤ３１は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ３１の出力端子は、ノードＮ３１に接続される。ＮＡＮＤ回路ＮＡＮＤ３２は、一方の入力端子がノードＮ３１、他方の入力端子がノードＮ７に接続される。ＮＡＮＤ回路ＮＡＮＤ３２は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ３２の出力端子は、ノードＮ３２に接続される。インバータ回路ＩＶ３１は、入力端子がノードＮ３２、出力端子がノードＮ３に接続される。コンデンサＣ３１は、一方の端子がノードＮ３１、他方の端子が接地電圧端子ＧＮＤに接続される。ここで、ＮＡＮＤ回路ＮＡＮＤ３１の一方の入力端子が当該ＲＳラッチ回路ＲＳ３のセット端子、ＮＡＮＤ回路ＮＡＮＤ３２の他方の入力端子が当該ＲＳラッチ回路ＲＳ３のリセット端子、インバータ回路ＩＶ３１の出力端子が当該ＲＳラッチ回路ＲＳ３の出力端子となる。
【００１７】
上述のように、ＲＳラッチ回路ＲＳ３では、ノードＮ３１にコンデンサＣ３１が接続される。このため、ＮＡＮＤ回路ＮＡＮＤ３１の出力信号が、ＮＡＮＤ回路ＮＡＮＤ３２の一方の入力に伝達されるまでに、コンデンサＣ３１の容量に応じた所定の時定数を持つことになる。
【００１８】
ここで、ＲＳラッチ回路ＲＳ１、ＲＳ２のような、ノードＮ３１にコンデンサＣ３１が接続されていない通常のＲＳラッチ回路を考える。但し、初期条件として、ノードＮ５の論理レベルがハイレベル、ノードＮ３２の論理レベルがロウレベル、ノードＮ７の論理レベルがハイレベルとし、ノードＮ５の論理レベルがロウレベルに変化する場合を想定する。
【００１９】
この場合、ＮＡＮＤ回路ＮＡＮＤ３１の出力がロウレベルからハイレベルに変化する。これに応じてＮＡＮＤ回路ＮＡＮＤ３２の出力がロウレベルに変化する。更にこのロウレベルの信号がＮＡＮＤ回路ＮＡＮＤ３１の他方の入力となることで、ＮＡＮＤ回路ＮＡＮＤ３１の出力がハイレベルに安定して固定され、ＮＡＮＤ回路ＮＡＮＤ３２の出力もロウレベルに安定して固定される。このように、ＮＡＮＤ回路ＮＡＮＤ３１の出力がフィードバックされることで、結果的にＲＳラッチ回路ＲＳ３の出力が決定される。
【００２０】
しかし、ＲＳラッチ回路ＲＳ３では、このフィードバック経路にコンデンサＣ３１が接続されている。よって、上述したように、ＮＡＮＤ回路ＮＡＮＤ３１の出力信号のＮＡＮＤ回路ＮＡＮＤ３２の一方の入力への伝達は、コンデンサＣ３１の容量に応じた所定の時定数で遅延する。このことから、例えば、上記時定数による遅延期間内で、ノードＮ５の論理レベルがロウレベルからハイレベルに再び変化した場合、ＮＡＮＤ回路ＮＡＮＤ３１は、再びロウレベルを出力する。このため、ＮＡＮＤ回路ＮＡＮＤ３１の一方の入力にはハイレベルが入力されず、結果としてＲＳラッチ回路ＲＳ３の出力は、初期状態のまま変化しないことになる。つまり、ＮＡＮＤ回路ＮＡＮＤ３１の一方の端子（ノードＮ５）に入力される信号のロウレベルとなる期間が、コンデンサＣ３１の容量に応じた所定の時定数の期間Ｔ２以内であれば、ＲＳラッチ回路ＲＳ３の出力の論理レベルも変化しないことになる。よって、ＲＳラッチ回路ＲＳ３は、インバータ回路ＩＶ１に入力するパルスのパルス幅が期間Ｔ２以上である場合にパルスが検出可能となる。
【００２１】
なお、上述したＲＳラッチ回路ＲＳ１、ＲＳ２には、それぞれノードＮ１１、Ｎ２１にコンデンサが接続されていない。しかし、それぞれノードＮ１１、Ｎ２１には配線容量やゲート容量等による浮遊容量を持つ。このため、例えば、ＲＳラッチ回路ＲＳ１において、ＮＡＮＤ回路ＮＡＮＤ１１の一方の端子（ノードＮ５）に入力される信号のロウレベルとなる期間が、配線容量、ゲート容量等に応じた所定の時定数の期間Ｔ１以内であれば、ＲＳラッチ回路ＲＳ１の出力の論理レベルも変化しないことになる。これは、ＲＳラッチ回路ＲＳ２でも同様である。但し、期間Ｔ１は非常に短い期間である。よって、ＲＳラッチ回路ＲＳ１、ＲＳ２は、インバータ回路ＩＶ１、ＩＶ２に入力するパルスのパルス幅が期間Ｔ１以上である場合にパルスが検出可能となる。この期間Ｔ１とＴ２の関係は、Ｔ１＜Ｔ２である。
【００２２】
ＲＳラッチ回路ＲＳ４は、ＮＡＮＤ回路ＮＡＮＤ４１、ＮＡＮＤ４２と、インバータ回路ＩＶ４１とを有する。ＮＡＮＤ回路ＮＡＮＤ４１は、一方の入力端子がノードＮ６、他方の入力端子がノードＮ４２に接続される。ＮＡＮＤ回路ＮＡＮＤ４１は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ４１の出力端子は、ノードＮ４１に接続される。ＮＡＮＤ回路ＮＡＮＤ４２は、一方の入力端子がノードＮ４１、他方の入力端子がノードＮ７に接続される。ＮＡＮＤ回路ＮＡＮＤ４２は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ４２の出力端子は、ノードＮ４２に接続される。インバータ回路ＩＶ４１は、入力端子がノードＮ４２、出力端子がノードＮ４に接続される。コンデンサＣ４１、Ｃ４２は、それぞれ一方の端子がノードＮ４１、他方の端子が接地電圧端子ＧＮＤに接続される。コンデンサＣ４１、Ｃ４２による合成容量は、コンデンサＣ３１の容量より大きいものとする。ここで、ＮＡＮＤ回路ＮＡＮＤ４１の一方の入力端子が当該ＲＳラッチ回路ＲＳ４のセット端子、ＮＡＮＤ回路ＮＡＮＤ４２の他方の入力端子が当該ＲＳラッチ回路ＲＳ４のリセット端子、インバータ回路ＩＶ４１の出力端子が当該ＲＳラッチ回路ＲＳ４の出力端子となる。
【００２３】
ＲＳラッチ回路ＲＳ４は、ノードＮ４１に接続されるコンデンサの容量がコンデンサＣ３１よりも大きくなること以外はＲＳラッチ回路ＲＳ３と同様の構成となる。このため、ＮＡＮＤ回路ＮＡＮＤ４１の一方の端子（ノードＮ６）に入力される信号のロウレベルとなる期間が、コンデンサＣ４１、Ｃ４２の合成容量に応じた所定の時定数の期間Ｔ３以内であれば、ＲＳラッチ回路ＲＳ４の出力の論理レベルも変化しないことになる。よって、ＲＳラッチ回路ＲＳ４は、インバータ回路ＩＶ２に入力するパルスのパルス幅が期間Ｔ３以上である場合にパルスが検出可能となる。この期間Ｔ３と上記Ｔ１、Ｔ２の関係は、Ｔ１＜Ｔ２＜Ｔ３である。
【００２４】
ＡＮＤ回路ＡＮＤ１は、一方の入力端子がノードＮ１、他方の入力端子がノードＮ２に接続される。ＡＮＤ回路ＡＮＤ１は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＡＮＤ回路ＡＮＤ１の出力は、出力データＤ１となる。ＡＮＤ回路ＡＮＤ２は、一方の入力端子に出力データＤ１を入力する。ＡＮＤ回路ＡＮＤ２は、他方の入力端子がノードＮ３に接続される。ＡＮＤ回路ＡＮＤ２は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＡＮＤ回路ＡＮＤ２の出力は、出力データＤ２となる。ＡＮＤ回路ＡＮＤ３は、一方の入力端子に出力データＤ２を入力する。ＡＮＤ回路ＡＮＤ３は、他方の入力端子がノードＮ４に接続される。ＡＮＤ回路ＡＮＤ３は、一方及び他方の入力された信号の論理値に応じた演算結果を出力端子に出力する。ＡＮＤ回路ＡＮＤ３の出力は、出力データＤ３となる。
【００２５】
ＯＲ回路ＯＲ１は、１の入力端子がノードＮ１、２の入力端子がノードＮ２、３の入力端子がノードＮ３に接続される。ＯＲ回路ＯＲ１は、１〜３の入力端子に入力される信号の論理値に応じた演算結果を出力端子に出力する。ＯＲ回路ＯＲ１の出力は、出力データＤ０となる。なお、上記ＡＮＤ回路ＡＮＤ１〜ＡＮＤ３、ＯＲ回路ＯＲ１で、判定回路を構成する。
【００２６】
以上のような構成のパルス幅検出装置１００の動作を図２〜図４のタイミングチャートを用いて説明する。図２では、パルス幅検出装置１００の入力するパルス信号ＰＵＬＳＥ＿Ａのパルス幅が期間Ｔ１以上、Ｔ２以下の場合を示している。まず、時刻ｔ１にパルス幅検出装置１００が、期間Ｔ１以上、Ｔ２以下のパルス信号ＰＵＬＳＥ＿Ａを入力する。時刻ｔ１から期間Ｔ１後の時刻ｔ２に、それぞれＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ１の出力である出力データＤ１がハイレベル（論理値「１」）となる。また、ＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルであるため、ＯＲ回路ＯＲ１の出力もハイレベル（論理値「１」）となる。
【００２７】
一方、ＲＳラッチ回路ＲＳ３、ＲＳ４は、パルス信号ＰＵＬＳＥ＿Ａのパルス幅が期間Ｔ２以下であるため、出力をロウレベルのまま保持する。よって、ＡＮＤ回路ＡＮＤ２、ＡＮＤ３の出力である出力データＤ２、Ｄ３もそれぞれロウレベル（論理値「０」）となる。
【００２８】
そして、時刻ｔ５では、リセット信号ＲＳＥＴがハイレベルとなり、ＲＳラッチ回路ＲＳ１〜ＲＳ４が初期化され時刻ｔ１以前の状態に戻る。
【００２９】
次に、図３では、パルス幅検出装置１００の入力するパルス信号ＰＵＬＳＥ＿Ｂのパルス幅が期間Ｔ２以上、Ｔ３以下の場合を示している。まず、時刻ｔ１にパルス幅検出装置１００が、期間Ｔ２以上、Ｔ３以下のパルス信号ＰＵＬＳＥ＿Ｂを入力する。時刻ｔ１から期間Ｔ１後の時刻ｔ２に、それぞれＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ１の出力である出力データＤ１がハイレベル（論理値「１」）となる。また、ＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルであるため、ＯＲ回路ＯＲ１の出力もハイレベル（論理値「１」）となる。
【００３０】
時刻ｔ１から期間Ｔ２後の時刻ｔ３に、ＲＳラッチ回路ＲＳ３からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ２の出力である出力データＤ２がハイレベル（論理値「１」）となる。
【００３１】
一方、ＲＳラッチ回路ＲＳ４は、パルス信号ＰＵＬＳＥ＿Ｂのパルス幅が期間Ｔ３以下であるため、出力をロウレベルのまま保持する。よって、ＡＮＤ回路ＡＮＤ３の出力である出力データＤ３もロウレベル（論理値「０」）となる。
【００３２】
そして、時刻ｔ５では、リセット信号ＲＳＥＴがハイレベルとなり、ＲＳラッチ回路ＲＳ１〜ＲＳ４が初期化され時刻ｔ１以前の状態に戻る。
【００３３】
次に、図４では、パルス幅検出装置１００の入力するパルス信号ＰＵＬＳＥ＿Ｃのパルス幅が期間Ｔ３以上の場合を示している。まず、時刻ｔ１にパルス幅検出装置１００が、期間Ｔ２以上、Ｔ３以下のパルス信号ＰＵＬＳＥ＿Ｂを入力する。時刻ｔ１から期間Ｔ１後の時刻ｔ２に、それぞれＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ１の出力である出力データＤ１がハイレベル（論理値「１」）となる。また、ＲＳラッチ回路ＲＳ１、ＲＳ２からの出力がハイレベルであるため、ＯＲ回路ＯＲ１の出力もハイレベル（論理値「１」）となる。
【００３４】
時刻ｔ１から期間Ｔ２後の時刻ｔ３に、ＲＳラッチ回路ＲＳ３からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ２の出力である出力データＤ２がハイレベル（論理値「１」）となる。
【００３５】
時刻ｔ１から期間Ｔ３後の時刻ｔ４に、ＲＳラッチ回路ＲＳ４からの出力がハイレベルに立ち上がる。このため、ＡＮＤ回路ＡＮＤ３の出力である出力データＤ３がハイレベル（論理値「１」）となる。
【００３６】
そして、時刻ｔ５では、リセット信号ＲＳＥＴがハイレベルとなり、ＲＳラッチ回路ＲＳ１〜ＲＳ４が初期化され時刻ｔ１以前の状態に戻る。
【００３７】
以上図２〜図４で説明した、それぞれパルス幅の異なるパルス信号ＰＵＬＳＥ＿Ａ〜ＰＵＬＳＥ＿Ｃに応じたパルス幅検出装置１００の出力データＤ０〜Ｄ３の関係を図５の表にまとめる。以下、出力データＤ０〜Ｄ３をＤ［０：３］と記載する。
【００３８】
図５の表に示すように、パルス幅検出装置１００に入力されるパルス信号がない、もしくは、パルス幅が期間Ｔ１以下の場合、出力データＤ［０：３］は、「００００」となる。また、パルス幅検出装置１００に入力されるパルス信号のパルス幅が、期間Ｔ１以上Ｔ２以下の場合、出力データＤ［０：３］は、「１１００」となる。また、パルス幅検出装置１００に入力されるパルス信号のパルス幅が、期間Ｔ２以上Ｔ３以下の場合、出力データＤ［０：３］は、「１１１０」となる。また更に、パルス幅検出装置１００に入力されるパルス信号のパルス幅が、期間Ｔ３以上の場合、出力データＤ［０：３］は、「１１１１」となる。
【００３９】
なお、出力データＤ０は、ＲＳラッチ回路ＲＳ１〜ＲＳ４の全てがリセット状態になりうることを確認するための確認信号である。
【００４０】
以上のようなパルス幅検出装置１００は、出力する出力データＤ［０：３］の値により、測定パルスのパルス幅が上記期間Ｔ１、Ｔ２、Ｔ３に応じて区切られるどこの区間に含まれるかを判定することができる。
【００４１】
ここで、従来のパルス幅検出装置１では、測定可能なパルス幅の分解能は、ディレイ回路の遅延量以下にすることができなかった。しかし、パルス幅検出装置１００では、ＲＳラッチ回路ＲＳ３、ＲＳ４のノードＮ３１、Ｎ４１に接続されるコンデンサの容量を調整することで、上述した期間Ｔ１、Ｔ２、Ｔ３に応じて区切られる区間幅を調整することが可能であり、入力パルスに対して測定可能なパルス幅を変えることができる。つまり、ＲＳラッチ回路ＲＳ３、ＲＳ４のノードＮ３１、Ｎ４１に接続されるコンデンサの容量に応じて、測定可能なパルス幅の分解能を任意とすることができる
【００４２】
また、パルス幅検出装置１では、いつ測定するパルスが発生するかわからない場合、逃がさずパルスを測定するため、高い周波数のクロック信号をフリップフロップに供給しなければならず、消費電力が増大する問題が発生していた。しかし、本実施の形態のパルス幅検出装置１００では、パルスの検出にＲＳラッチ回路を使用している。このため、パルス幅検出装置１のように、測定期間中、常にクロック信号をフリップフロップに供給し、動作させる必要がない。よって、クロック信号に応じたフリップフロップの電力消費が発生せず、パルス幅検出装置１と比較して低消費電力化が可能となる。
【００４３】
また、パルス幅検出装置１では、多数のインバータと、フリップフロップとを用意する必要があり、回路規模が大きくなるという問題がある。しかし、本実施の形態のパルス幅検出装置１００では、インバータチェーンや、フリップフロップを必要としないため、回路規模も削減できる。
【００４４】
また、パルス幅検出装置１では、測定パルスのパルス幅が短い場合、パルスが直列接続されているディレイ回路を伝播中に減衰し、正確な測定ができない問題があった。しかし、パルス幅検出装置１００では、測定パルスがインバータチェーン中を伝播する必要がないため、パルス減衰の問題は発生しない。このように、本実施の形態のパルス幅検出装置１００は、従来のパルス幅検出装置１に対して多くの利点を有することがわかる。
【００４５】
また、本実施の形態のパルス幅検出装置１００は、放射線等の影響により、ＲＳラッチ回路ＲＳ１〜ＲＳ４のいずれか１つが誤ってハイレベルの信号を出力した場合であっても、他のＲＳラッチ回路からの出力信号がロウレベルであるため、出力データＤ［０：３］が誤った値となることを防ぐ。同様に、インバータ回路ＩＶ１、ＩＶ２が誤ってパルス（ロウレベルパルス）を発生させたとしても、やはり出力データＤ［０：３］が誤った値となることを防ぐ。このように、本実施の形態のパルス幅検出装置１００は、内部において放射線等の影響により擬似パルスが発生したとしても、出力データＤ［０：３］が誤った値となること防止することができる。但し、上記のような放射線等の影響による誤動作を考慮しなくてよい場合は、図６に示すパルス幅検出装置２００のように、ＲＳラッチ回路ＲＳ１、ＲＳ３、ＲＳ４のセット入力端子に、インバータ回路ＩＶ１の出力のみを入力する構成としてもよい。なお、この構成の場合、ＡＮＤ回路ＡＮＤ１も省略できる。
【００４６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、４つのＲＳラッチ回路を使用する例を示したが、４個以上のＲＳラッチ回路ＲＳ１〜ＲＳｎ（ｎ＞４）を使用してもかまわない。この場合、ＲＳラッチ回路ＲＳ１、ＲＳ２以外のＲＳラッチ回路ＲＳ３〜ＲＳｎが有するコンデンサの容量を順次増加させることで、測定パルスの測定可能パルス幅の分解能を上げたり、測定範囲を広げたりすることができる。なお、この場合、入力する測定パルスを適切にバッファリングし、パルスが消失しないよう注意する必要がある。つまり、測定パルスを入力し、バッファリングするインバータ回路を初段で２個程度とする等である。また、判定回路のＡＮＤ回路も増加するＲＳラッチ回路に対応させて増加させる必要があるのは言うまでもない。
【００４７】
また、上記実施の形態では、ＲＳラッチ回路をＮＡＮＤ回路で構成しているが、図７、図８（ａ）、図８（ｂ）に示すようなＮＯＲ回路により構成してもかまわない。なお、図７に示すＲＳラッチ回路は、ＲＳラッチ回路ＲＳ１、ＲＳ２に相当し、ＮＯＲ回路ＮＯＲ１１、ＮＯＲ１２と、インバータ回路ＩＶ１１とを有する。図８（ａ）に示すＲＳラッチ回路は、ＲＳラッチ回路ＲＳ３に相当し、ＮＯＲ回路ＮＯＲ３１、ＮＯＲ３２と、インバータ回路ＩＶ３１と、コンデンサＣ３１とを有する。図８（ｂ）に示すＲＳラッチ回路は、ＲＳラッチ回路ＲＳ４に相当し、ＮＯＲ回路ＮＯＲ４１、ＮＯＲ４２と、インバータ回路ＩＶ４１と、コンデンサＣ４１、Ｃ４２とを有する。但し、ＮＡＮＤ回路をＮＯＲ回路に変更することにより、前段からの入力信号、及び、後段への出力信号に対して負論理から正論理の変更が必要となることに注意する。
【符号の説明】
【００４８】
１００  パルス幅検出装置
ＲＳ１〜ＲＳ４  ＲＳラッチ回路
ＩＶ１〜ＩＶ３、ＩＶ１１、ＩＶ２１、ＩＶ３１、ＩＶ４１  インバータ回路
ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ２１、ＮＡＮＤ２２、ＮＡＮＤ３１、ＮＡＮＤ３２、ＮＡＮＤ４１、ＮＡＮＤ４２  ＮＡＮＤ回路
ＡＮＤ１〜ＡＮＤ３  ＡＮＤ回路
ＯＲ１  ＯＲ回路
Ｃ３１、Ｃ４１、Ｃ４２  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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