(57)【要約】【課題】  プローブカード及び試験装置に関し、電極パッドの端部とプローブ針の針痕とのクリアランスを十分確保する。【解決手段】  プローブカード基板と、前記プローブカード基板に電気的に接続されるプローブ針と、前記プローブ針の間に個々の前記プローブ針が独立して可動できる様に間隙を有し、且つ、前記プローブ針の動きを規制して針痕を小さくするガイド部材とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
プローブカード基板と、
前記プローブカード基板に電気的に接続されるプローブ針と、
前記プローブ針の間に個々の前記プローブ針が独立して可動できる様に間隙を有し、且つ、前記プローブ針の動きを規制して針痕を小さくするガイド部材と
を備えたことを特徴とするプローブカード。
【請求項２】
前記プローブ針が、前記プローブカード基板上に設けられたインターポーザーに配置されていることを特徴とする請求項１に記載のプローブカード。
【請求項３】
前記ガイド部材が、前記プローブ針のうち、先端の接触部分と固定部分をずらした形状のプローブ針のみに対応するように設けられていることを特徴とする請求項１または請求項２に記載のプローブカード。
【請求項４】
前記ガイド部材は、測定対象となる半導体素子の電極パッド間に位置し、且つ、前記ガイド部材の長さは、前記電極パッドの長さより短いか若しくは等しいことを特徴とする請求項１乃至請求項３のいずれか１項に記載のプローブカード。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載のプローブカードを搭載したことを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプローブカード及び試験装置に関するものであり、例えば、狭ピッチの電極パッドを有する半導体素子の電気的特性試験における作業効率を向上するためのプローブピンガイド機構に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の製造工程においては、半導体ウェーハに多数の集積回路装置、即ち、半導体チップを形成したのち、ウェーハ状態で各半導体チップに対する第一次の電気的特性試験を行い、良品と不良品の選別を行っている。次いで、半導体ウェーハを半導体チップにダイシングして、選別試験、即ち、プロービング試験で良品と判定された半導体チップのみを取り出してパッケージ化している。
【０００３】
このようなプロービング試験においてプローブカードが用いられ、このプローブカードには、接触子としてプローブピンが配置されている。プローブピンを複数個配置された半導体ウェーハに直接接触させて、当該半導体素子に関する電気的特性を試験している。
【０００４】
近年の半導体集積回路装置の高速化、高機能化に伴い、デバイスも多パッド化、狭パッドピッチ化、パッドの縮小化が進んでいる。また、生産性向上のためのウェーハの大口径化、ウェーハ上のチップ数の増大に伴い、多数個同時測定を行っている。
【０００５】
しかしながら、狭パッドピッチの素子で多数個同時測定を行なうためには、プローブピンを精度良く、素子の電極パッドに接触させて試験することが求められる。接触子であるプローブピンには、プローブピンを固定するピッチと電極パッドが同一でないと、プローブピンの接触部と固定部をずらした形状になる。
【０００６】
即ち、プローブピンは先端が半導体チップの電極パッドに合わせて配置されるが、プローブピンが電極パッド間に入りきらないために、周辺部に配置するプローブピンは、先端部と根元をずらした形状にしている。
【０００７】
そのため、電極パッドと接触して電気特性試験をするとプローブピンに応力が加わり接触部は斜めに動き、電極パッド側にも斜めの針痕が付いてしまい、電極パッドの外周とのクリアランスが確保できなくなるという課題がある。その事情を図１２を参照して説明する。
【０００８】
図１２は従来のプローブカードにおける問題点の説明図である。図１２（ａ）に示すように、中央部寄りのプローブピン２４は真っ直ぐな形状をしており、半導体チップに設けた電極パッド４２に当接させる場合に滑り方向が電極パッド４２に対して真っ直ぐな方向になる。その結果、電極パッド４２に形成される針痕４３も真っ直ぐな方向につき、電極パッド４２の端部との間のクリアランスが十分に確保でき、接触することはない。
【０００９】
一方、図１２（ｂ）に示すように、周辺部に配置されるプローブピン２３は、接触部となるプローブピン先端部２３１と固定部であるプローブピン根元２３２とをずらした形状であるので、滑り方向は電極パッド４２に対して斜め方向となる。その結果、電極パッド４２に形成される針痕４３は、斜め方向につき、電極パッド４２の端部との間のクリアランスは十分にとれず、接触することで短絡が発生する虞がある。
【００１０】
このような問題を解決するために、隣接したプローブピンが接触しないようにプローブピンを絶縁物で固定することで、プローブ間の接触を防止することが提案されている。
【００１１】
或いは、プローブピンの先端を絶縁物で連結することで、各プローブピンに加わる高さ及び平面内のばらつき要因となるストレスをプローブピン群内で分散させ、プローブピンの先端の高さ・平面内の位置精度におけるばらつきを低減することが提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０４−０９８８４４号公報
【特許文献２】特開平０４−３０７７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、プローブピンを絶縁物で固定した場合には、プローブピンの先端の高さばらつきの影響を受けてしまい接触性が不安定になるという問題があるとともに、プローブピンの交換が困難になってしまうという問題がある。
【００１４】
したがって、本発明は、電極パッドの端部とプローブ針の針痕とのクリアランスを十分確保することを目的とする。
【課題を解決するための手段】
【００１５】
開示する一観点からは、プローブカード基板と、前記プローブカード基板に電気的に接続されるプローブ針と、前記プローブ針の間に個々の前記プローブ針が独立して可動できる様に間隙を有し、且つ、前記プローブ針の動きを規制して針痕を小さくするガイド部材とを備えたプローブカードが提供される。
【００１６】
さらに、開示する別の観点からは、上述のガイド部材を備えたプローブカードを搭載した試験装置が提供される。
【発明の効果】
【００１７】
開示のプローブカード及び試験装置によれば、電極パッドの端部とプローブ針の針痕とのクリアランスを十分確保することができ、それによって、狭ピッチの電極パッドを有する半導体素子の電気的特性試験における作業効率を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態のプローブカードの構成説明図である。
【図２】本発明の実施例１のプローブカードの概略的構成図である。
【図３】本発明の実施例１のプローブカードのガイド部材近傍の説明図である。
【図４】本発明の実施例１のプローブカードに設けるガイド部材の構成説明図である。
【図５】本発明の実施例１のプローブカードの当接状態の説明図である。
【図６】ガイド部材の製造工程の途中までの説明図である。
【図７】ガイド部材の製造工程の図６以降の説明図である。
【図８】本発明の実施例１のプローブカードを搭載した試験装置の説明図である。
【図９】本発明の実施例２のプローブカードのガイド部材の配置状態の説明図である。
【図１０】本発明の実施例３のプローブカードの概念的平面図である。
【図１１】本発明の実施例４のプローブカードの概念的平面図である。
【図１２】従来のプローブカードにおける問題点の説明図である。
【発明を実施するための形態】
【００１９】
ここで、図１を参照して、本発明の実施の形態のプローブカードを説明する。図１は、本発明の実施の形態のプローブカードの構成説明図であり、図１（ａ）は要部断面図であり、図１（ｂ）はガイド部材近傍の平面図である。本発明の実施の形態のプローブカード１０は、プローブカード基板１１、プローブカード基板１１に接続されたインターポーザー１２、インターポーザー１２上に植設したプローブピン１３を有する。また、少なくとも、特定のプローブピン１３の間に個々のプローブピン１３が独立して可動できる様にクリアランスを設けたガイド部材１４を有する。
【００２０】
プローブピン先端部１３１とプローブピン根元１３２をずらした形状のプローブピン１３には、プローブピン１３の間にガイド部材１４を設けることで、プローブピン１３の動きを規制し、チップ１５に設けた電極パッド１６側に付く針痕を小さくすることができる。
【００２１】
ガイド部材１４の形状としては、チップ１５に設けた電極パッド１６間に位置し、長さは電極パッド１６の長さと等しいか、もしくは短いものであれば良い。また、このガイド部材１４は、後述するように、半導体微細加工技術のフィトリソグラフィ工程を利用して形成されるレジストパターンによって形成した凹部に酸化シリコン（ＳｉＯ２）や、炭化ケイ素（ＳｉＣ）等の絶縁材料を堆積して形成される。
【００２２】
このようなプローブピン１３とガイド部材１４とを組とした測定ユニットは、同時測定個数に応じたユニット数だけインターポーザー１２に配置すれば良く、２個同時測定、４個同時測定、８個同時測定、１６個同時測定等の多数個同時測定に対応させれば良い。
【００２３】
また、上記の実施の形態の説明においては、インターポーザーを用い、インターポーザーにガイド部材とプローブピンを設けているが、インターポーザーは必須ではない。場合によっては、プリント配線基板で構成されるプローブカード基板にガイド部材とプローブピンとを直接設けても良い。
【実施例１】
【００２４】
以上を前提として、次に、図２乃至図８を参照して本発明の実施例１のプローブカードを説明する。図２は、本発明の実施例１のプローブカードの概略的構成図であり、図２（ａ）は要部断面図であり、図２（ｂ）は要部平面図である。本発明の実施例１のプローブカード２０は、プローブカード基板２１、プローブカード基板２１に接続されたインターポーザー２２、インターポーザー２２上に植設したプローブピン２３，２４を有する。
【００２５】
また、周辺部に設けたプローブピン２３の間に個々のプローブピン２３が独立して可動できる様にクリアランスを設けたガイド部材３０を設ける。なお、先端部と根元とがずれていないプローブピン２４に対しては、ガイド部材３０は設けない。
【００２６】
図３は、本発明の実施例１のプローブカードのガイド部材近傍の説明図であり、半導体チップ４１に設けた電極パッド４２間に位置するとともに、長さｌは電極パッド４２の長さＬと等しいか、もしくは短いものとする。例えば、電極パッド４２の長さＬが、０．０６ｍｍであれば、ｌ＝０．０６ｍｍとする。
【００２７】
図４は、本発明の実施例１のプローブカードに設けるガイド部材の構成説明図であり、図４（ａ）は上面図であり、図４（ｂ）は正面図であり、図４（ｃ）は側面図である。図に示すように、ガイド部材３０は、位置決めピン３１と、ガイド基部３２と、プローブピンの先端部近傍を挿入する挿入間隙３４を有するガイド部３３からなる。この場合のガイド基部３２の高さは例えば、０．２ｍｍとし、ガイド部３３の高さは例えば、０．２ｍｍとする。
【００２８】
インターポーザー２２とガイド部材３０は、位置決めピン３１によって位置決めし、熱硬化性の接着剤またはＵＶ硬化性の接着剤で固定し、その後、プローブピン２３，２４をインターポーザー２２に半田付けにより接合する。なお、インターポーザー２２とガイド部材３０は、位置決めピン３１で位置決めし、ガイド部材３０のガイド基部３２の底面とインターポーザー２２の表面にランドを設けて、半田を塗布後リフローで固定するようにしても良い。
【００２９】
図５は、本発明の実施例１のプローブカードの当接状態の説明図であり、図５（ａ）は、オーバードライブをかけない場合であり、図５（ｂ）は、オーバードライブをかけた場合、即ち、電気特性試験時の当接状態の説明図である。
【００３０】
図５（ａ）に示すように、初期状態においては、プローブピン先端部２３１はガイド部材３０の挿入間隙３４に挿入されており、ガイド部材３０の先端のガイド部３３は半導体チップ４１に当接しない状態となっている。
【００３１】
一方、図５（ｂ）に示すように、電気特性試験時のオーバードライブをかけた状態でも、ガイド部材３０は半導体チップ４１に接触せず、且つ、プローブピン２３は上方向に動いても、ガイド部材３０のガイド基部３２に接触しないようにクリアランスを有している。
【００３２】
次に、図６及び図７を参照して、ガイド部材の製造工程を説明する。図６（ａ）に示すように、例えば、シリコン基板５１にレジストを塗布して露光及び現像することによってレジストパターン５２を形成し、レジストパターン５２をマスクとしてエッチングすることによって、位置決めピン用凹部５３を形成する。
【００３３】
次いで、図６（ｂ）に示すように、全面にシリコンに対して選択エッチング性のある絶縁物、例えば、ＳｉＯ２膜５４を堆積させて、位置決めピン用凹部５３を埋め込むＳｉＯ２膜５４を位置決めピン３１とする。次いで、レジストパターン５２上に堆積したＳｉＯ２膜５４をリフトオフで除去する。
【００３４】
次いで、図６（ｃ）に示すように、全面にレジストを塗布して露光及び現像することによってレジストパターン５５を形成したのち、全面にＳｉＯ２膜５６を堆積させて、凹部を埋め込むＳｉＯ２膜５６をガイド基部３２とする。次いで、レジストパターン５５上に堆積したＳｉＯ２膜５６をリフトオフで除去する。
【００３５】
次いで、図７（ｄ）に示すように、全面にレジストを塗布して露光及び現像することによって挿入間隙（３４）に対応する周期的突起を有するレジストパターン５７を形成したのち、全面にＳｉＯ２膜５８を堆積させて、ガイド部３３を形成する。
【００３６】
次いで、図７（ｅ）に示すように、レジストパターン５７上に堆積したＳｉＯ２膜５８をレジストパターン５７とともにリフトオフで除去する。最後に、図７（ｆ）に示すように、ＫＯＨ等を用いてシリコン基板５１を選択的に除去することによって、ガイド部材３０が得られる。
【００３７】
次に、図８を参照して、本発明の実施例１のプローブカードを搭載した試験装置を説明する。図８（ａ）は試験前のセッティング時の斜視図であり、図８（ｂ）は試験中の斜視図である。図に示すように、試験装置６０は、プローバ本体部６１と、プローバ本体部６１に対して開閉自在に取り付けられたテストヘッド６２とからなる。
【００３８】
テストヘッド６２にはパフォーマンスボード６３が装着され、テストヘッド６２に設けられたコンタクトピンがパフォーマンスボード６３に当接する。一方、プローバ本体部６１にはフロックリング６４が設けられ、このフロックリング６４に本発明の実施例１のプローブカード２０が装着され、フロックリング６４に設けたコンタクトピンがプローブカード２０に当接する。
【００３９】
プローバ本体部６１内にはｘ−ｙ方向に移動可能なワークユニット６５が収容されており、このワークユニット６５の上部には、ｚ方向に移動可能なステージを備えたワークサブユニット６６が設けられている。このステージ上に試験対象物である半導体ウェーハ４０を載置する。
【００４０】
図８（ｂ）に示すように、試験を行う際には、テストヘッド６２を閉じてパフォーマンスボード６３をフロックリング６４に当接させる。また、ステージをｚ方向に上昇させて半導体ウェーハ４０に設けた電極パッド（４２）とプローブカード２０に設けたプローブピン先端部（２３１，２４１）とを当接させて測定を行う。
【００４１】
この時、プローブピン先端部（２３１，２４１）は、ガイド部材３０のガイド部３３に設けた挿入間隙３４にクリアランスをもって挿入されているので、電極パッドに対して斜め方向に滑ることはない。したがって、電極パッドの端部と針痕との間のクリアランスを６μｍ以上確保することができ、それによって、短絡等の不具合の発生を防止することができる。
【実施例２】
【００４２】
次に、図９を参照して、本発明の実施例１のプローブカードを説明する。図９は本発明の実施例２のプローブカードのガイド部材の配置状態の説明図である。図に示すように、本発明の実施例２においては、全てのプローブピン（２３,２４）に対してガイド部材３０を設けている。
【００４３】
その結果、プローブピンに対してオーバードライブ時に外部から予期せぬ横方向の力が加わっても、中央部の真っ直ぐな形状のプローブピン（２４）もガイド部に沿って滑るので、電極パッドの端部と針痕との間のクリアランスを十分確保することができる。
【実施例３】
【００４４】
次に、図１０を参照して、本発明の実施例３のプローブカードを説明する。図１０は、本発明の実施例３のプローブカードの概念的平面図であり、ここでは、２個同時測定用のプローブカードとして説明する。図に示すように、実施例１或いは実施例２に示したプローブピンとガイド部材とを組にした２個の測定ユニット７０をインターポーザー２２上に設けたものである。
【実施例４】
【００４５】
次に、図１１を参照して、本発明の実施例４のプローブカードを説明する。図１１は、本発明の実施例４のプローブカードの概念的平面図であり、ここでは、４個同時測定用のプローブカードとして説明する。図に示すように、実施例１或いは実施例２に示したプローブピンとガイド部材とを組にした４個の測定ユニット７０をインターポーザー２２上に設けたものである。
【００４６】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  プローブカード基板と、前記プローブカード基板に電気的に接続されるプローブ針と、前記プローブ針の間に個々の前記プローブ針が独立して可動できる様に間隙を有し、且つ、前記プローブ針の動きを規制して針痕を小さくするガイド部材とを備えたことを特徴とするプローブカード。
（付記２）  前記プローブ針が、前記プローブカード基板上に設けられたインターポーザーに配置されていることを特徴とする付記１に記載のプローブカード。
（付記３）  前記ガイド部材が、前記プローブ針のうち、先端の接触部分と固定部分をずらした形状のプローブ針のみに対応するように設けられていることを特徴とする付記１または付記２に記載のプローブカード。
（付記４）  前記ガイド部材が、全ての前記プローブ針に対応するように設けられていることを特徴とする付記１または付記２に記載のプローブカード。
（付記５）  前記ガイド部材は、測定対象となる半導体素子の電極パッド間に位置し、且つ、前記ガイド部材の長さは、前記電極パッドの長さより短いか若しくは等しいことを特徴とする付記１乃至付記４のいずれか１に記載のプローブカード。
（付記６）  前記ガイド部材は、ＳｉＯ２或いはＳｉＣのいずれかからなることを特徴とする付記１乃至付記４のいずれか１に記載のプローブカード。
（付記７）  基板上に第１のレジストを設けたのち、露光及び現像によって脚部を形成するための複数の第１の凹部を形成する工程と、前記第１の凹部にリフトオフ法を用いて絶縁物を埋め込む工程と、前記第１のレジストを除去したのち、第２のレジストを設け、露光及び現像によって基部を形成するための凹部を形成する工程と、前記第２の凹部にリフトオフ法を用いて絶縁物を埋め込む工程と、前記第２のレジストを除去したのち、第３のレジストを設け、露光及び現像によってプローブ針ピンを個々に挿入する凹部に対する壁部を形成するための複数の第３の凹部を形成する工程と、前記第３の凹部にリフトオフ法を用いて絶縁物を埋め込む工程とを有することを特徴とするガイド部材の製造方法。
（付記８）  付記１乃至付記６のいずれか１に記載のプローブカードを搭載したことを特徴とする試験装置。
【符号の説明】
【００４７】
１０，２０プローブカード
１１，２１  プローブカード基板
１３，２３，２４  プローブピン
１３１，２３１，２４１プローブピン先端部
１３２，２３２，２４２  プローブピン根元
１４，３０  ガイド部材
１５  チップ
１６，４２  電極パッド
２２  インターポーザー
３１  位置決めピン
３２  ガイド基部
３３  ガイド部
３４  挿入間隙
４０  半導体ウェーハ
４１  半導体チップ
４３  針痕
５１  シリコン基板
５２，５５，５７  レジストパターン
５３  位置決めピン用凹部
５４，５６，５８  ＳｉＯ２膜
６０  試験装置
６１  プローバ本体部
６２  テストヘッド
６３  パフォーマンスボード
６４  フロックリング
６５  ワークユニット
６６  ワークサブユニット
７０  測定ユニット
【図１】
2011203039.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011203039.tif 000009
【図８】
2011203039.tif 000010
【図９】
2011203039.tif 000011
【図１０】
2011203039.tif 000012
【図１１】
2011203039.tif 000013
【図１２】
2011203039.tif 000014