(57)【要約】【課題】リダンダンシ機能を搭載し、チップ面積の増大を抑制し、かつ、コストの増大を抑制することができるメモリを提供する。【解決手段】メモリは、不良メモリセルを含む救済対象ブロックに代わってデータを格納するスペアブロックを含むスペア領域と、救済対象ブロックへのアクセスの代わりにスペアブロックへアクセスするために必要な救済情報を格納し、救済対象ブロック内の非不良メモリセルからなる不揮発性メモリヒューズ領域と、不揮発性メモリヒューズ領域として割り当てられた救済対象ブロックを特定するブロックアドレスおよび不揮発性メモリヒューズ領域として割り当てられた救済対象ブロック内の領域を選択する選択アドレスを格納する初期読出しヒューズと、ブロックアドレスおよび選択アドレスに基づいて不揮発性メモリヒューズ領域から救済情報を得て、救済情報に基づいて救済対象ブロックへのアクセスをスペアブロックへのアクセスへ変更する制御部とを備える。【選択図】図１
2011060403.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを含むメモリセル領域と、
前記メモリセル領域のうち不良メモリセルを含む救済対象ブロックに代わって、データを格納するスペアブロックを含むスペア領域と、
前記救済対象ブロックへのアクセスの代わりに前記スペアブロックへアクセスするために必要な救済情報を格納し、前記救済対象ブロック内の前記不良メモリセル以外の非不良メモリセルまたは前記スペア領域の第１のブロック内のメモリセルからなる不揮発性メモリヒューズ領域と、
前記不揮発性メモリヒューズ領域として割り当てられた前記救済対象ブロックまたは前記第１のブロックを特定するブロックアドレスおよび前記不揮発性メモリヒューズ領域として割り当てられた該救済対象ブロック内の領域または前記第１のブロック内の領域を選択する選択アドレスを格納する初期読出しヒューズと、
前記ブロックアドレスおよび前記選択アドレスに基づいて前記不揮発性メモリヒューズ領域から前記救済情報を得て、該救済情報に基づいて前記救済対象ブロックへのアクセスを前記スペアブロックへのアクセスへ変更する制御部とを備えた半導体記憶装置。
【請求項２】
前記初期読出しヒューズは、レーザヒューズで構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記初期読出しヒューズは、前記不揮発性メモリセルで構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記不揮発性メモリセルは、強誘電体メモリセルであることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルを含むメモリセル領域と、前記メモリセルのうち不良メモリセルを含む救済対象ブロックに代わってデータを格納するスペアブロックを含むスペア領域とを備え、
前記救済対象ブロックへのアクセスの代わりに前記スペアブロックへアクセスするために必要な救済情報を、前記救済対象ブロック内の前記不良メモリセル以外の非不良メモリセルまたは前記スペア領域の第１のブロック内のメモリセルへ格納しておき、
データ読出し時に、
前記救済対象ブロックまたは前記第１のブロックを特定するブロックアドレスおよび前記救済情報を格納する前記救済対象ブロック内の領域または前記第１のブロック内の領域を特定する選択アドレスを読み出し、
前記ブロックアドレスおよび前記選択アドレスに基づいて前記非不良メモリセルから前記救済情報を読み出し、
前記救済情報に基づいて前記救済対象ブロックへのアクセスを前記スペアブロックへのアクセスへ変更することを具備した半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置では、歩留まりを向上させるために、予めメモリチップ内に用意されているリダンダンシ領域（スペア領域）で不良メモリセルを置換するリダンダンシ機能が採用されている。リダンダンシ機能は、パワーオン時にヒューズから読み出されたアドレス情報に基づき、不良メモリセルをスペア領域のメモリセルに置き換える機能である。それによって、メモリチップを全体として良品とすることができる。
【０００３】
不良メモリセルをスペア領域のメモリセルに置換するために必要な情報は、ヒューズに格納されている。従来からヒューズは、メモリセルアレイとは個別に設けられていた。このため、メモリチップのサイズが大きくなるという問題があった。
【０００４】
また、このヒューズにレーザヒューズを用いた場合、データを書き込むためにレーザを用いた工程を必要とする。このため、メモリチップの製造コストが増大してしまうという問題があった。
【０００５】
さらに、ヒューズの構成がメモリセルの構成と異なる場合、メモリセルの信頼性とは別に、ヒューズの信頼性を評価する必要が生じる。これもまた、メモリチップの製造コストの増大の一因となっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０３−１６２７９８号公報
【特許文献２】特開平２００２−１００１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
リダンダンシ機能を搭載しながら、チップ面積の増大を抑制し、かつ、コストの増大を抑制することができる半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、複数の不揮発性メモリセルを含むメモリセル領域と、前記メモリセルのうち不良メモリセルを含む救済対象ブロックに代わって、データを格納するスペアブロックを含むスペア領域と、前記救済対象ブロックへのアクセスの代わりに前記スペアブロックへアクセスするために必要な救済情報を格納し、前記救済対象ブロック内の前記不良メモリセル以外の非不良メモリセルまたは前記スペア領域の第１のブロック内のメモリセルからなる不揮発性メモリヒューズ領域と、前記不揮発性メモリヒューズ領域として割り当てられた前記救済対象ブロックまたは前記第１のブロックを特定するブロックアドレスおよび前記不揮発性メモリヒューズ領域として割り当てられた該救済対象ブロック内の領域または前記第１のブロック内の領域を選択する選択アドレスを格納する初期読出しヒューズと、前記ブロックアドレスおよび前記選択アドレスに基づいて前記不揮発性メモリヒューズ領域から前記救済情報を得て、該救済情報に基づいて前記救済対象ブロックへのアクセスを前記スペアブロックへのアクセスへ変更する制御部とを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、複数の不揮発性メモリセルを含むメモリセル領域と、前記メモリセルのうち不良メモリセルを含む救済対象ブロックに代わってデータを格納するスペアブロックを含むスペア領域とを備え、
前記救済対象ブロックへのアクセスの代わりに前記スペアブロックへアクセスするために必要な救済情報を、前記救済対象ブロック内の前記不良メモリセル以外の非不良メモリセルまたは前記スペア領域の第１のブロック内のメモリセルへ格納しておき、
データ読出し時に、
前記救済対象ブロックまたは前記第１のブロックを特定するブロックアドレスおよび前記救済情報を格納する前記救済対象ブロック内の領域または前記第１のブロック内の領域を特定する選択アドレスを読み出し、
前記ブロックアドレスおよび前記選択アドレスに基づいて前記非不良メモリセルから前記救済情報を読み出し、
前記救済情報に基づいて前記救済対象ブロックへのアクセスを前記スペアブロックへのアクセスへ変更する。
【発明の効果】
【００１０】
本発明による半導体記憶装置およびその駆動方法は、リダンダンシ機能を搭載しながら、チップ面積の増大を抑制し、かつ、コストの増大を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施形態に従った強誘電体メモリの構成を示すブロック図。
【図２】強誘電体メモリヒューズコントローラＦＭＦＣの構成を示すブロック図。
【図３】試験工程におけるダイソート評価を示すフロー図。
【図４】強誘電体メモリヒューズ領域ＦＭＦへメインヒューズデータＭＦＤを書き込む動作を示すフロー図。
【図５】アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬおよびメインヒューズデータＭＦＤの読出し動作を示すフロー図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
図１は、本発明に係る実施形態に従った強誘電体メモリの構成を示すブロック図である。メモリセルアレイＭＣＡは、半導体基板上に複数の強誘電体メモリセルＭＣを二次元配置して構成されている。強誘電体メモリは、例えば、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ（Series connected TC unit type ferroelectric RAM）」でよい。
【００１４】
なお、本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリに限定されず、通常の強誘電体メモリに提供することもできる。さらに、本実施形態は、強誘電体メモリに限定されず、その他の不揮発性メモリであってもよい。
【００１５】
ＴＣ並列ユニット直列接続型強誘電体メモリでは、複数のメモリセルＭＣを直列に接続したストリングの一端は、選択トランジスタを介してビット線ＢＬに接続され、そのストリングの他端はプレート線ＰＬに接続されている。セルトランジスタのゲートは、ワード線ＷＬに接続されている。ビット線ＢＬとワード線ＷＬとは互いに交差している。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差点に対応して設けられている。プレート線ＰＬはワード線ＷＬの延伸方向と同じ方向に延伸している。上記ストリングは、ビット線ＢＬとプレート線ＰＬとの交差点に対応する。なお、本発明は、ＴＣ並列ユニット直列接続型強誘電体メモリに限定しないので、メモリセルアレイＭＣＡおよびメモリセルＭＣの詳細な構成の図示については省略する。
【００１６】
メモリセルアレイＭＣＡに隣接してスペア領域ＳＰＣおよびＳＰＲが設けられている。スペア領域ＳＰＣおよびＳＰＲは、リダンダンシ領域として用いられ、不良メモリセルを所定数以上含む救済対象ブロックとしての不良ブロックＦＢに代わってデータを格納する。ブロックは、データ読出しあるいはデータ書込みの単位であり、所定数のメモリセルで構成されている。ただし、ブロックは、データ読出し／書込みの単位に限定されず、任意の数のメモリセルを含むように設定することができる。例えば、所定数のロウ、あるいは、所定数のカラムに対応するメモリセルをブロックとして設定してもよい。
【００１７】
不良メモリセルは、所定の電気的試験に合格しなかったメモリセルであり、その試験の条件は任意に設定され得る。不良ブロックＦＢは、不良メモリセルを所定数以上含むものの、それ以外のメモリセルは良品（非不良メモリセル）のブロックである。従って、不良ブロックＦＢは、そのブロック内の全メモリセルが不良であるというわけではなく、不良メモリセルおよび非不良メモリセルの両方を含んでいる。
【００１８】
従来、不良ブロックＦＢは、スペア領域のいずれかのスペアブロックに置き換えられた後、アクセスが禁止される。従って、不良ブロックＦＢ内の非不良メモリセルは活用されていなかった。
【００１９】
本実施形態は、不良ブロックＦＢをスペア領域ＳＰＣおよびＳＰＲ内のスペアブロックＳＢに置き換えるが、不良ブロックＦＢ内の非不良メモリセルの領域を強誘電体メモリヒューズ領域ＦＭＦとして割り当てる。不揮発性メモリヒューズ領域としての強誘電体メモリヒューズ領域ＦＭＦは、メインヒューズデータＭＦＤを格納している。メインヒューズデータＭＦＤは、例えば、不良ブロックＦＢへのアクセスの代わりにスペアブロックＳＢへアクセスするために必要な救済情報ＲＤＩ、電源トリミング情報、および／または、その他のメモリチップの設定情報ＳＩを含む。救済情報ＲＤＩは、例えば、不良ブロックＦＢのアドレス、不良ブロックＦＢに代わってデータを格納するスペアブロックＳＢのアドレスを含む。
【００２０】
ロウデコーダＲＤは、ロウアドレスＲｏｗＡＤＤを受けて、ロウアドレスＲｏｗＡＤＤに従ってワード線ＷＬおよびプレート線ＰＬを選択するように構成されている。
【００２１】
カラムデコーダＣＤは、カラムアドレスＣｏｌｕｍｎＡＤＤを受けて、カラムアドレスＣｏｌｕｍｎＡＤＤに従って読出しまたは書込みの対象となるカラム（ビット線ＢＬ）を選択するように構成されている。
【００２２】
センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルアレイＭＣＡまたはスペア領域ＳＰＣ、ＳＰＲ内のメモリセルに接続されている。データ読出し時には、センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルのデータを受け取り、そのデータを一時的にラッチする。選択されたカラムのデータは、入出力回路Ｉ／Ｏ、ＤＱバッファ等を介してチップの外部へ読み出される。なお、強誘電体メモリは破壊読出し型メモリであるので、センスアンプＳ／Ａがデータを検出した後、センスアンプＳ／Ａは、データをメモリセルへ書き戻す。データ書込み時には、選択されたカラムのセンスアンプＳ／Ａは、チップ外部から入出力回路Ｉ／Ｏ、ＤＱバッファ等を介して受け取ったデータを一時的にラッチする。センスアンプＳ／Ａは、そのデータをビット線ＢＬを介してメモリセルへ書き込む。
【００２３】
初期読出しヒューズシステムＩＲＦＳは、強誘電体メモリヒューズ領域ＦＭＦとして割り当てられた不良ブロックＦＢを特定するブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）、および、この不良ブロックＦＢ内の非不良メモリセル（あるいは、メモリ領域）を特定する選択アドレスＳＥＬを格納する。選択アドレスＳＥＬは、例えば、救済情報ＲＤＩ、あるいは、設定情報ＳＩ等を特定するアドレスであり、これにより、強誘電体メモリヒューズ領域ＦＭＦとして用いられている不良ブロックのいずれの領域（ロウ（ｒｏｗ））にメインヒューズデータＭＦＤが格納されているかを特定することができる。
【００２４】
初期読出しヒューズシステムＩＲＦＳは、レーザヒューズで構成されていてもよく、強誘電体メモリヒューズ領域ＦＭＦと同様に強誘電体メモリセルで構成されていてもよい。ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）および選択アドレスＳＥＬは、通常、数十ビットの小容量のデータであり、強誘電体メモリヒューズ領域ＦＭＦに格納されたメインヒューズデータＭＦＤの容量（数キロビット）と比べると非常に小さい。よって、初期読出しヒューズシステムＩＲＦＳをレーザヒューズで構成したとしても、チップ面積に与える影響は小さい。さらに、初期読出しヒューズシステムＩＲＦＳとしてメモリセルアレイＭＣＡ内の強誘電体メモリセルを使用すれば、初期読出しヒューズシステムＩＲＦＳをレーザヒューズで構成した場合よりも、チップ面積を小さくすることができる。
【００２５】
強誘電体メモリヒューズコントローラＦＭＦＣは、ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）および選択アドレスＳＥＬに基づいて不揮発性メモリヒューズＦＭＦからメインヒューズデータＭＦＤを獲得する。さらに、強誘電体メモリヒューズコントローラＦＭＦＣは、このメインヒューズデータＭＦＤの救済情報に基づいて救済対象となる不良ブロックＦＢへのアクセスをスペアブロックＳＢへのアクセスへ変更するように構成されている。
【００２６】
パワーオンコントローラＰＯＣは、電源投入時に強誘電体メモリヒューズコントローラＭＦＭＣおよび初期読出しヒューズシステムＩＲＦＳへ初期信号を送る。強誘電体メモリヒューズコントローラＭＦＭＣは、パワーオンコントローラＰＯＣからの初期信号をトリガーとして、初期読出しヒューズシステムＩＲＦＳからブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）および選択アドレスＳＥＬを読み出す動作を開始する。
【００２７】
図２は、強誘電体メモリヒューズコントローラＦＭＦＣの構成を示すブロック図である。強誘電体メモリヒューズコントローラＦＭＦＣは、メモリヒューズアクセスコントローラＭＦＡＣと、レジスタＲＧＴと、マルチプレクサＭＵＸとを含む。
【００２８】
メモリヒューズアクセスコントローラＭＦＡＣは、パワーオンコントローラＰＯＣから初期信号を受け取り、初期信号をトリガーとして、ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）をそれぞれロウデコーダＲＤおよびカラムデコーダＣＤへ送る。これにより、ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）で指定されたブロック（強誘電体メモリヒューズ領域ＦＭＦ）にアクセスすることができる。
【００２９】
複数のレジスタＲＧＴは、強誘電体メモリヒューズ領域ＦＭＦからのメインヒューズデータＭＦＤを一時的に保持する。マルチプレクサＭＵＸは、初期読出しヒューズシステムＩＲＦＳからの選択アドレスＳＥＬに基づいて、メインヒューズデータＭＦＤのうち救済情報ＲＤＩを選択的に出力し、あるいは、設定情報ＳＩを選択的に出力する。
【００３０】
もし、スペア領域ＳＰＣ、ＳＰＲに充分な空き領域があれば、スペア領域ＳＰＣ、ＳＰＲ内のブロックを強誘電体メモリヒューズ領域ＦＭＦとして使用してもよい。例えば、不良ブロックＦＢ数が少な過ぎてメインヒューズデータＭＦＤを不良ブロックＦＢ内に格納できない場合、スペア領域ＳＰＣ、ＳＰＲは不良ブロックＦＢにはさほど用いられていないので、充分な空き領域を有するはずである。従って、この場合、スペア領域ＳＰＣ、ＳＰＲにメインヒューズデータＭＦＤを格納すればよい。
【００３１】
逆に、不良ブロックＦＢ数が多い場合、スペア領域ＳＰＣ、ＳＰＲは、不良ブロックＦＢのリダンダンシ救済に用いられるので、その空き領域は少なくなる。しかし、不良ブロックＦＢ内の非不良メモリセル数が多くなるので、不良ブロックＦＢ内にメインヒューズデータＭＦＤを格納することができる。
【００３２】
スペア領域ＳＰＣ、ＳＰＲおよび不良ブロックＦＢの両方にわたってメインヒューズデータＭＦＤを格納してもよい。即ち、スペア領域ＳＰＣ、ＳＰＲおよび不良ブロックＦＢのそれぞれの空き容量の合計がメインヒューズデータＭＦＤの容量以上であればよい。もし、スペア領域ＳＰＣ、ＳＰＲおよび不良ブロックＦＢに充分な空き領域がなく、メインヒューズデータＭＦＤを格納することができない場合には、そのメモリセルアレイＭＣＡは不良と判断してよい。
【００３３】
スペア領域ＳＰＣ、ＳＰＲおよび不良ブロックＦＢにメインヒューズデータＭＦＤを格納する場合、強誘電体メモリヒューズ領域ＦＭＦとして利用可能な領域が増大する。この場合、スペア領域ＳＰＣ、ＳＰＲおよび不良ブロックＦＢのうち試験結果の電気的特性の良好な領域のみを強誘電体メモリヒューズ領域ＦＭＦとして選択してもよい。これにより、メインヒューズデータＭＦＤの信号差を大きくすることができるからでる。
【００３４】
尚、スペア領域ＳＰＣ、ＳＰＲにメインヒューズデータＭＦＤを格納する場合、初期読出しヒューズシステムＩＲＦＳが格納するブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）は、スペア領域ＳＰＣ、ＳＰＲ内のブロックアドレスとなる。また、選択アドレスＳＥＬは、スペア領域ＳＰＣ、ＳＰＲのブロック内の領域を特定するアドレスとなる。
【００３５】
［試験工程］
図３は、試験工程におけるダイソート評価を示すフロー図である。メインヒューズデータＭＦＤを書き込む前に半導体試験装置（以下、テスタという）(図示せず)が、本実施形態による強誘電体メモリをＤＵＴ（Device Under Tester）として試験を実行する。
【００３６】
このときに、不良ブロックＦＢのブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）および不良ブロックＦＢ内の非不良領域のアドレスが判明する。また、不良ブロックＦＢ内の非不良メモリセルの特性も試験結果から得られる。
【００３７】
なお、スペア領域内にも不良メモリセルが存在する場合があるので、テスタによる試験モードでは、メモリチップは、スペア領域にもアクセス可能に設定される。そして、テスタは、スペア領域も同様に試験を行う。これにより、スペア領域についても、不良ブロックのブロックアドレスおよびその不良ブロック内の非不良領域のアドレスが判明する。スペア領域の非不良メモリセルの特性も得られる。テスタは、これらのメモリセルの特性に基づいて、メインヒューズデータＭＦＤを書き込む領域を決定する。
【００３８】
まず、試験工程では、テスタが、メモリセルアレイＭＣＡおよびスペア領域内の全メモリセルを試験し、不良メモリセルおよび信号差が不足しているメモリセルを特定する（Ｓ２００）。信号差は、データ“０”とデータ“１”との信号差（電圧差）である。
【００３９】
救済されるべきメモリセルアレイＭＣＡ内のブロック（不良ブロック）およびその不良ブロックを救済するスペア領域内のブロックを選択する（Ｓ２１０）。このとき、信号差が可及的に大きくなるように、不良ブロックおよびスペア領域内のブロックを選択する。これを最適化という。
【００４０】
次に、強誘電体メモリヒューズ領域ＦＭＦとして割り当てる不良ブロックあるいはスペア領域内のブロックを決定する（Ｓ２２０）。このとき、テスタは、試験結果に基づいて、メインヒューズデータＭＦＤの格納に必要な容量分の不良ブロックおよびスペア領域のブロックを、強誘電体メモリヒューズ領域ＦＭＦとして割り当てる。また、テスタは、強誘電体メモリヒューズ領域ＦＭＦの信号差が可及的に大きくなるように不良ブロックあるいはスペア領域内のブロックを強誘電体メモリヒューズ領域ＦＭＦとして割り当てる。即ち、強誘電体メモリヒューズ領域ＦＭＦの選択においても、最適化が行われる。例えば、複数の不良ブロックのうち最も信号差の大きいブロックを強誘電体メモリヒューズ領域ＦＭＦとして割り当てる。
【００４１】
その後、強誘電体メモリヒューズ領域ＦＭＦにメインヒューズデータＭＦＤを書き込み、初期読出しヒューズシステムＩＲＦＳへアドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬを書き込む（Ｓ２３０）。書込み動作の詳細は、図４を参照して説明する。
【００４２】
このように、メモリセルアレイＭＣＡおよびスペア領域だけでなく、強誘電体メモリヒューズ領域ＦＭＦおよび／または初期読出しヒューズシステムＩＲＦＳについても最適化を行うことによって、強誘電体メモリヒューズ領域ＦＭＦおよび／または初期読出しヒューズシステムＩＲＦＳの信号量のマージンを大きくすることができる。
【００４３】
［メインヒューズデータＭＦＤの書込み］
図４は、強誘電体メモリヒューズ領域ＦＭＦへメインヒューズデータＭＦＤを書き込む動作を示すフロー図である。以下、メインヒューズデータＭＦＤの書込み対象であるブロックを対象ブロック、メインヒューズデータＭＦＤの書込み対象であるブロック内の領域を対象領域という。
【００４４】
次に、メインヒューズデータＭＦＤの書込みを行う。まず、テスタは、対象ブロックのアドレスに基づいて、ブロックスキャンを実行し、対象ブロックを特定する（Ｓ１０）。
【００４５】
テスタは、対象ブロックがメモリセルアレイＭＣＡ内にある場合と、対象ブロックがスペア領域内にある場合とでメモリのモードを変更する（Ｓ２０）。対象ブロックがメモリセルアレイＭＣＡまたはスペア領域のいずれにあるかは、ブロックアドレスによって予め判明している。
【００４６】
対象ブロックがメモリセルアレイＭＣＡ内の不良ブロックＦＢである場合、通常動作で使用されるリダンダンシ救済設定を無効にして、不良ブロックＦＢへのアクセスを可能とする（Ｓ３０）。通常動作では、リダンダンシ救済設定が有効に機能しているため、不良ブロックＦＢにアクセスするための論理アドレスを指定したとしても、その不良ブロックＦＢに代わってスペア領域のブロックにアクセスされる。一方、ステップＳ３０では、このリダンダンシ救済設定を無効にすることによって、上記論理アドレスを指定したときに、上記不良ブロックＦＢへのアクセスを可能とする。
【００４７】
対象ブロックがスペア領域のブロックである場合、上述の試験モードにエンターする（Ｓ３１）。通常動作では、スペア領域へのアクセスは、不良ブロックＦＢの救済のために行われる。このため、意図的にスペア領域へアクセスすることはできない。一方、ステップＳ３１では、試験モードにエンターにすることによって、スペア領域へのアクセスが可能になる。例えば、テスタによるダイソート試験では、スペア領域への直接アクセスが可能である。よって、強誘電体メモリをこの試験モードと同じ状態に設定し、スペア領域へデータを直接書き込むことを可能にすればよい。
【００４８】
次に、テスタは、対象領域のアドレスに基づいて、不良ブロックＦＢ内の領域をスキャンし、対象領域を特定する（Ｓ４０）。その後、対象領域へメインヒューズデータＭＦＤを書き込む（Ｓ５０）。メインヒューズデータＭＦＤの書込み動作は、データの内容が異なるだけで通常動作におけるデータ書込み動作と同じであるので、その詳細な説明を省略する。書込み動作は、メインヒューズデータＭＦＤが全て書き込まれるまで実行される（Ｓ６０）。
【００４９】
対象領域内の全てのメモリセルにデータが書き込まれるまで、ステップＳ５０およびＳ６０が繰り返される（Ｓ７０のＮＯ）。対象領域内の全てのメモリセルにデータが書き込まれた場合（Ｓ７０のＹＥＳ）、対象ブロック内の他の対象領域にデータが書き込まれる。即ち、対象ブロック内に空き領域がある場合（Ｓ８０のＮＯ）、領域スキャン（Ｓ４０）を実行し、次の対象領域を特定する。さらに、メインヒューズデータＭＦＤをその対象領域に書き込む（Ｓ５０）。
【００５０】
もし、対象ブロック内の全対象領域にデータが書き込まれた場合（Ｓ８０のＹＥＳ）、他の対象ブロックにデータが書き込まれる。即ち、メインヒューズデータＭＦＤを書き込む不良ブロックＦＢまたはスペア領域のブロックがまだ存在する場合（Ｓ９０のＮＯ）、ブロックスキャン（Ｓ１０）を実行し、次の対象ブロックを特定する。さらに、ステップＳ３０（あるいはＳ３１）〜Ｓ９０を実行する。
【００５１】
全対象ブロックにデータが書き込まれた場合（Ｓ９０のＹＥＳ）、書込み動作は、終了する。つまり、書込み動作は、メインヒューズデータＭＦＤが全て書き込まれることで終了するだけでなく、対象ブロックが不足することでも終了する。メインヒューズデータＭＦＤが全て書き込まれた場合、正常な終了と言えるが、対象ブロックが不足する場合にはチップは不良となる。以上の書込み動作は、全て試験工程において、テスタが電気的に実行することができる。
【００５２】
［アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）およびＳＥＬの書込み］
初期読出しヒューズシステムＩＲＦＳがレーザヒューズで構成されている場合、書込みにレーザ照射が必要となる。このため、アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）およびＳＥＬの書込みは、試験工程とは別のレーザ書込み工程で実行される。
【００５３】
一方、初期読出しヒューズシステムＩＲＦＳが強誘電体メモリヒューズで構成されている場合、上記試験工程において、テスタがアドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬを初期読出しヒューズシステムＩＲＦＳに書き込むことができる。この初期読出しヒューズシステムＩＲＦＳへの書込みは、図４に示すメインヒューズデータＭＦＤの書込み動作の開始前、終了後、あるいは、それと同時に実行することができる。
【００５４】
強誘電体メモリヒューズおよびレーザヒューズは不揮発性メモリであるので、アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬおよびメインヒューズデータＭＦＤは格納された状態で出荷される。
【００５５】
［アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬおよびメインヒューズデータＭＦＤの読出し］
図５は、アドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬおよびメインヒューズデータＭＦＤの読出し動作を示すフロー図である。
【００５６】
通常動作に入る際に、電源がメモリに供給されると、パワーオンコントローラＰＯＣが駆動する（Ｓ１００）。これにより、上述のように、パワーオンコントローラＰＯＣが、初期信号を初期読出しヒューズシステムＩＲＦＳおよび強誘電体メモリヒューズコントローラＦＭＦＣへ送る。初期読出しヒューズシステムＩＲＦＳおよび強誘電体メモリヒューズコントローラＦＭＦＣは、初期信号をトリガーとして動作を開始する。
【００５７】
初期読出しヒューズシステムＩＲＦＳは、ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）、および、選択アドレスＳＥＬを強誘電体メモリヒューズコントローラＦＭＦＣへ送る（Ｓ１１０）。
【００５８】
次に、強誘電体メモリヒューズコントローラＦＭＦＣは、ブロックアドレス（ＡＦｒｏｗ、ＡＦｃｏｌ）および選択アドレスＳＥＬに基づいて不揮発性メモリヒューズＦＭＦからメインヒューズデータＭＦＤを獲得する（Ｓ１２０）。この段階では、まだ、メモリはリダンダンシ機能を実行するようには設定されていない。従って、通常動作と異なり、強誘電体メモリヒューズ領域ＦＭＦとして用いられている不良ブロックＦＢおよび／またはスペア領域内のブロックにアクセスすることができる。
【００５９】
マルチプレクサＭＵＸは、選択アドレスＳＥＬに基づいて、メインヒューズデータＭＦＤのうち救済情報ＲＤＩを選択的に出力し、あるいは、設定情報ＳＩを選択的に出力する（Ｓ１３０）。救済情報ＲＤＩおよび設定情報ＳＩは、いずれが先に出力されてもよい。救済情報ＲＤＩによって、不良ブロックＦＢに割り当てられる予定の論理アドレスは、スペアブロックＳＢに割り当てられる。よって、通常動作におけるデータ書込み時には、不良ブロックＦＢに代わってスペアブロックＳＢがデータを格納する。また、通常動作におけるデータ読出し時には、不良ブロックＦＢに代わってスペアブロックＳＢからデータを読み出す。即ち、不良ブロックＦＢへのアクセスをスペアブロックＳＢへのアクセスへ置換し、リダンダンシ救済機能が発揮される（Ｓ１４０）。
【００６０】
その後、通常動作にエンターする（Ｓ１５０）。通常動作では、リダンダンシ救済機能は自動的に実行されるため、ユーザは、不良ブロックＦＢおよびスペアブロックＳＢを意識することなく、メモリを使用することができる。リダンダンシ救済設定後、強誘電体メモリヒューズ領域ＦＭＦはアクセス対象外となるため、通常動作中に強誘電体メモリヒューズ領域ＦＭＦにアクセスされることはない。
【００６１】
本実施形態による強誘電体メモリは、救済情報ＲＤＩや設定情報ＳＩを含むメインヒューズデータＭＦＤを、不良ブロックＦＢおよび／またはスペア領域のブロックに格納している。これにより、メインヒューズデータＭＦＤのための専用ヒューズを設ける必要がないので、メモリチップの面積の増大を抑制することができる。
【００６２】
また、メインヒューズデータＭＦＤは、通常動作で使用されるメモリセルアレイＭＣＡ内の不良ブロックＦＢおよび／またはスペア領域のブロックに格納している。従って、既存の制御回路を用いてメインヒューズデータＭＦＤを読み出すことができ、専用ヒューズへアクセスするための専用の制御回路を追加する必要が無い。
【００６３】
さらに、メモリセルアレイＭＣＡ内の不良ブロックＦＢおよび／またはスペア領域のブロックを強誘電体メモリヒューズ領域ＦＭＦとして用いているので、強誘電体メモリヒューズ領域ＦＭＦのダイソート評価は通常の試験工程においてすることができる。つまり、強誘電体メモリヒューズ領域ＦＭＦは、ダイソート評価において特殊な評価工程を必要としない。このため、試験コストが増大しない。強誘電体メモリヒューズ領域ＦＭＦの信頼性は、メモリセルアレイＭＣＡ内の他のメモリセルと同程度の信頼性を保持できる。
【００６４】
初期読出しヒューズシステムＩＲＦＳとしてメモリセルアレイＭＣＡまたはスペア領域内の強誘電体メモリセルを用いた場合、初期読出しヒューズシステムＩＲＦＳについても強誘電体メモリヒューズ領域ＦＭＦと同様の効果が得られる。即ち、初期読出しヒューズシステムＩＲＦＳのための専用ヒューズを設ける必要がないので、メモリチップの面積の増大を抑制することができる。また、初期読出しヒューズシステムＩＲＦＳのメインヒューズデータＭＦＤは、既存の制御回路を用いてアドレス情報（ＡＦｒｏｗ、ＡＦｃｏｌ）、ＳＥＬを読み出すことができるので、専用ヒューズへアクセスするための専用の制御回路を追加する必要が無い。さらに、初期読出しヒューズシステムＩＲＦＳのダイソート評価は通常の試験工程においてすることができる。つまり、初期読出しヒューズシステムＩＲＦＳは、ダイソート評価において特殊な評価工程を必要としない。このため、試験コストが増大しない。初期読出しヒューズシステムＩＲＦＳの信頼性は、メモリセルアレイＭＣＡ内の他のメモリセルと同程度の信頼性を保持できる。
【００６５】
なお、メモリ設計段階で予め規定された強誘電体メモリセルを初期読出しヒューズシステムＩＲＦＳとして確保しておく必要がある。このため、メモリセルアレイＭＣＡまたはスペア領域の容量を若干増加する必要がある。しかし、初期読出しヒューズシステムＩＲＦＳに格納されるアドレス情報は、上述の通り、メインヒューズデータＭＦＤに比べてデータ容量は極めて小さい。このため、初期読出しヒューズシステムＩＲＦＳとしてメモリセルアレイＭＣＡまたはスペア領域内に強誘電体メモリセルを配置したとしても、メモリセルアレイＭＣＡまたはスペア領域の面積の増大は、無視できるほど小さい。
【符号の説明】
【００６６】
ＭＣＡ…メモリセルアレイ、ＦＢ…不良ブロック、ＳＰＣ、ＳＰＲ…スペア領域
ＳＢ…スペアブロック、ＦＭＦ…強誘電体メモリヒューズ領域、ＰＯＣ…パワーオンコントローラ、ＩＲＦＳ…初期読出しヒューズシステム、ＦＭＦＣ…強誘電体メモリヒューズコントローラ、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、Ｓ／Ａ…センスアンプ、ＭＦＤ…メインヒューズデータ、ＡＦｒｏｗ、ＡＦｃｏｌ…ブロックアドレス、ＳＥＬ…選択アドレス、ＲＤＩ…救済情報、ＳＩ…メモリチップの設定情報、ＲＧＴ…レジスタ、ＭＵＸ…マルチプレクサ、ＭＦＡＣ…メモリヒューズアクセスコントローラ
【図１】
2011060403.tif 000003
【図２】
2011060403.tif 000004
【図３】
2011060403.tif 000005
【図４】
2011060403.tif 000006
【図５】
2011060403.tif 000007