(57)【要約】【課題】裏面電極／半導体基板の間のエネルギー障壁が低く、半導体デバイスのオン抵抗が低減され、裏面電極の露出面の耐腐食性が良好で、かつ、裏面電極と半導体基板との密着性が良好で、裏面電極の材料コストを抑えることが可能な半導体デバイスを提供する。【解決手段】裏面電極３００は、Ｓｉ基板１０１側から順にＴｉシリサイド層３０１とＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造、又はＳｉ基板１０１側から順にＴｉシリサイド層３０１とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造を有する。裏面電極３００は、Ｓｉ基板１０１にＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とを順次成膜した後にシンター処理を行ってＴｉシリサイド層３０１を生成し、その後Ａｕ層３０５を成膜して製造されたものであることが好ましい。【選択図】図２
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【特許請求の範囲】
【請求項１】
Ｓｉ基板の裏面に、前記Ｓｉ基板側から順にＴｉシリサイド層とＴｉ層とＮｉ層とＡｇ層とＡｕ層とが積層された積層構造、又は前記Ｓｉ基板側から順にＴｉシリサイド層とＮｉ層とＡｇ層とＡｕ層とが積層された積層構造からなる裏面電極を備えた半導体デバイス。
【請求項２】
前記裏面電極は、前記Ｓｉ基板に前記Ｔｉ層と前記Ｎｉ層と前記Ａｇ層とを順次成膜した後にシンター処理を行って前記Ｔｉシリサイド層を生成し、その後前記Ａｕ層を成膜して製造されたものである請求項１に記載の半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスの製造方法であって、
前記Ｓｉ基板に前記Ｔｉ層と前記Ｎｉ層と前記Ａｇ層とを順次成膜した後にシンター処理を行って前記Ｔｉシリサイド層を生成し、その後前記Ａｕ層を成膜して、前記裏面電極を形成する半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスとその製造方法に関するものである。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の実装形態は多様化している。パワーＭＯＳＦＥＴはウェーハ状態またはチップ状態での出荷等の機会も多く、ウェーハ状態またはチップ状態での保管時間や保管環境は様々な状況が考えられる。パワーＭＯＳＦＥＴに代表されるパワーデバイスはウェーハ裏面を１つの電極としており、一般的にＡｇなどの金属が用いられることが多い。上記の理由からパワーデバイスの裏面電極は耐腐食性に高いことが好ましい。そのため、裏面電極の半導体デバイスの裏面側に露出する最裏層をＡｕ層とするパワーＭＯＳＦＥＴも一般的に用いられている。
【０００３】
特許文献１の図１には、Ｓｉ基板側から順に、Ｎｉシリサイド層（２）、Ｎｉ層（３）、Ａｇ層（４）、及びＡｕ層（５）の積層構造からなる裏面電極が記載されている。
特許文献１では、第１６６頁左下欄に記載されているように、先ずＮｉ層及びＡｇ層の２層を同一真空系で蒸着成膜し、しかる後に良好なオーミック接触を得るために比較的高温下（４５０〜５００℃）、不活性ガス雰囲気中でシンター処理を行うことにより、Ｎｉシリサイド層を生成する。このシンター処理の工程では、Ｎｉ層上に貴金属であるＡｇ層が形成されているので、雰囲気ガスに含まれる微量なＯ２によってＮｉ層の表面が酸化から保護され、表面酸化物による高抵抗層は形成されない。その後、Ａｕ層をＡｇ層の表面に蒸着成膜する。裏面電極の半導体デバイスの裏面側に露出する最裏層をＡｕ層とすることで、より腐食に強い裏面電極を得ることができる。
【０００４】
特許文献２の図１には、Ｓｉ基板側から順に、Ｔｉ層（１２）、Ｎｉ層（１３）、及びＡｇまたはＡｕの層（１４）の積層構造からなる裏面電極が記載されている。特許文献２では、Ａｕ−Ｓｎ合金（６）を介して裏面電極をリードフレーム（１）に固定することで、熱ストレスに対する耐性を高めている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭62-286236号公報
【特許文献２】特開2003-347487号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のＮｉ−Ａｇ−Ａｕ積層構造では、Ｎｉの仕事関数が４．５０φｍ（ｅＶ）とやや高いため、Ｓｉ基板との間のエネルギー障壁がやや高く、裏面電極／基板間の抵抗が高くなるという欠点がある。
特に縦型パワーデバイスの場合、半導体デバイスの表面から裏面への電流経路中で高抵抗の部分は極力減らすことが重要であり、裏面電極／基板間の抵抗をより低減できることが好ましい。
【０００７】
特許文献２に記載のＴｉ−Ｎｉ−Ａｇ積層構造では裏面電極の半導体デバイスの裏面側に露出する最裏層の耐腐食性がこれをＡｕ層とする場合よりも劣る。
特許文献２に記載のＴｉ−Ｎｉ−Ａｕ積層構造ではシンター処理によりＡｕがＮｉ層内に拡散してしまうためＡｕの初期成膜厚を厚くする必要があり、貴金属であるＡｕを多く必要とするため材料コスト高になるという欠点もある。
【課題を解決するための手段】
【０００８】
本発明の半導体デバイスは、Ｓｉ基板の裏面に、前記Ｓｉ基板側から順にＴｉシリサイド層とＴｉ層とＮｉ層とＡｇ層とＡｕ層とが積層された積層構造、又は前記Ｓｉ基板側から順にＴｉシリサイド層とＮｉ層とＡｇ層とＡｕ層とが積層された積層構造からなる裏面電極を備えたものである。
本発明の半導体デバイスにおいて、前記裏面電極は、前記Ｓｉ基板に前記Ｔｉ層と前記Ｎｉ層と前記Ａｇ層とを順次成膜した後にシンター処理を行って前記Ｔｉシリサイド層を生成し、その後前記Ａｕ層を成膜して製造されたものであることが好ましい。
【０００９】
本発明の半導体デバイスの製造方法は、
前記Ｓｉ基板に前記Ｔｉ層と前記Ｎｉ層と前記Ａｇ層とを順次成膜した後にシンター処理を行って前記Ｔｉシリサイド層を生成し、その後前記Ａｕ層を成膜して、前記裏面電極を形成するものである。
【００１０】
上記構成の本発明の半導体デバイスの裏面電極では、Ｓｉ基板に最初に成膜する金属層をＴｉ層としているので、Ｓｉ基板に最初に成膜する金属層をＮｉ層とするよりも裏面電極／基板間のエネルギー障壁を低くし、低抵抗化を図ることができる。
本発明の半導体デバイスの裏面電極では、半導体デバイスの裏面側に露出する最裏層をＡｕ層とすることで、露出面の耐腐食性を高くしている。
Ｓｉ基板にＴｉ層とＮｉ層とＡｇ層とを順次成膜した後にシンター処理を行ってＴｉシリサイド層を生成し、その後Ａｕ層を成膜することで、基板と裏面電極との密着性を良好としつつ、Ａｕの基板側への拡散をなくすことができる。かかる製造方法では、シンター処理によるＡｕの基板側への拡散がないので、Ｔｉ−Ｎｉ−Ａｕ積層構造に比べてＡｕ層を厚く成膜する必要がなく、材料コストを低減できる。
【発明の効果】
【００１１】
本発明によれば、裏面電極／半導体基板の間のエネルギー障壁が低く、半導体デバイスのオン抵抗が低減され、裏面電極の露出面の耐腐食性が良好で、かつ、裏面電極と半導体基板との密着性が良好で、裏面電極の材料コストを抑えることが可能な半導体デバイス及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る一実施形態のＭＯＳＦＥＴ（半導体デバイス）の概略断面図である。
【図２】図１の半導体デバイスの裏面電極の拡大断面図である。
【図３】図１の半導体デバイスの製造工程図である。
【発明を実施するための形態】
【００１３】
図面を参照して、本発明に係る一実施形態の半導体デバイスについて説明する。図１は半導体デバイスの要部断面図、図２は裏面電極の拡大断面図、図３は製造工程図である。図面上は視認しやすくするため、各構成要素の縮尺や位置は適宜、実際のものとは異ならせてある。また、断面図において、適宜ハッチングを省略してある。
本発明は、半導体デバイスの表面から裏面に電流を流す縦型のパワーＭＯＳＦＥＴ等のパワーデバイスに好ましく適用できる。本実施形態では、スーパージャンクション構造（ＳＪ構造）を有する縦型パワーＭＯＳＦＥＴへの適用例について説明する。
【００１４】
図１に示すＭＯＳＦＥＴ１００は、
第１導電型の半導体基板１０１と、
半導体基板１０１の一方の面（図示上面）に形成された半導体層２０１と、
半導体層２０１上に形成された層間絶縁膜２１０と、
層間絶縁膜２１０に開孔されたコンタクトホールを介して、半導体層２０１と電気的に接続されたソース電極２１１と、
半導体層２０１の上面から開溝された溝部（トレンチ）内に形成されたゲート絶縁膜２０６及びゲート電極２０７と、
半導体基板２０１の他方の面（図示下面）に形成されたドレイン電極（裏面電極）３００とを備えている。
【００１５】
半導体層２０１内には、
第１導電型のドリフト領域２０２と、
ドリフト領域２０２の上方に形成された第２導電型のベース領域２０３と、
ベース領域２０３の上層部に形成された第１導電型のソース領域２０４と、
ドリフト領域２０２内に柱状に形成された第２導電型のコラム領域２０５とが形成されている。
【００１６】
この例では、半導体基板１０１はＮ＋型、ドリフト領域２０２はＮ型、ベース領域２０３はＰ型、ソース領域２０４はＮ＋型、コラム領域２０５はＰ型である。
半導体層２０１内には、第１導電型のドリフト領域２０２と第２導電型のコラム領域２０５とが基板面方向に並列された並列構造（ｐ／ｎ接合構造）が形成されている。
【００１７】
本実施形態において、半導体基板１０１はＮ＋型Ｓｉ基板である。
図２に示すように、本実施形態において、ドレイン電極３００は、基板１０１側からＴｉシリサイド層３０１とＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造により構成されている。
【００１８】
次に、図３を参照して、ＭＯＳＦＥＴ１００の製造方法について説明する。
Ｎ＋型Ｓｉ基板１０１の表面側に、ドレイン電極（裏面電極）３００以外の上記の構成要素２０１〜２０７、２１０〜２１１を形成した後、裏面側からＳｉ基板１０１を研削する（ステップＳ１、Ｓ２）。その後、Ｓｉ基板１０１の裏面に、Ｔｉ層３０２とＮｉ層３０３とＡｇ層３０４とを順次成膜する（ステップＳ３）。これら金属層の成膜方法は特に制限されず、蒸着法あるいはスパッタ法等の気相成膜が好ましい。
次いで、シンター処理を行ってＴｉ層３０２の基板１０１側の一部を珪素化して、Ｔｉシリサイド層３０１を生成する（ステップＳ４）。このとき、Ｔｉ層３０２がすべて珪素化されて、Ｔｉ層３０２が残存しない場合もある。
シンター処理条件は制限されず、Ｔｉシリサイド層３０１が生成される条件であればよい。シンター処理条件は例えば、４５０℃、Ｎ２雰囲気中の３０分熱処理が好適である。
上記シンター処理後、Ａｇ層３０４上にＡｕ層３０５を成膜する（ステップＳ５）。Ａｕ層３０５の成膜方法は特に制限されず、蒸着法あるいはスパッタ法等の気相成膜が好ましい。
【００１９】
縦型のパワー半導体デバイスの場合、半導体デバイスの表面から裏面への電流経路中で高抵抗の部分は極力減らすことが重要である。
一般に金属／半導体接合にはエネルギー障壁があり、半導体の不純物濃度がある程度低く、また金属の仕事関数が大きい場合はショットキー接合となる。Ｎ＋型基板を使用した縦型のパワー半導体デバイスの場合、一般的には不純物濃度を高く、半導体に接続する金属は仕事関数の低いものを選ぶことにより、半導体基板／裏面電極の界面で発生する電気抵抗を低くすることができる。
Ｎｉの仕事関数は４．５０φｍ（ｅＶ）、Ｔｉの仕事関数は３．９５φｍ（ｅＶ）であり、ＮｉよりＴｉの仕事関数が小さい。本実施形態のＭＯＳＦＥＴ１００の裏面電極３００では、Ｓｉ基板１０１に最初に成膜する金属層をＴｉ層３０２としているので、Ｓｉ基板１０１に最初に成膜する金属層をＮｉ層とするよりも裏面電極／基板間のエネルギー障壁を低くし、ＭＯＳＦＥＴ１００のオン低抵を低減することができる。
【００２０】
本実施形態のＭＯＳＦＥＴ１００の裏面電極３００では、ＭＯＳＦＥＴ１００の裏面側に露出する最裏層をＡｕ層３０５とすることで、露出面の耐腐食性を高くしている。
【００２１】
本実施形態では、Ｓｉ基板１０１にＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とを順次成膜した後にシンター処理を行ってＴｉシリサイド層３０１を生成し、その後Ａｕ層３０５を成膜することで、裏面電極３００を形成する。
かかる方法では、シンター処理によってＳｉ基板１０１と裏面電極３００との密着性を良好とすることができる。また、Ａｕ層３０５の成膜前にシンター処理を実施することで、熱処理によるＡｕの基板１０１側への拡散をなくすことができる。
本実施形態の製造方法では、シンター処理によるＡｕの基板側への拡散がないので、Ｔｉ−Ｎｉ−Ａｕ積層構造に比べてＡｕ層３０５を厚く成膜する必要がなく、Ａｕの材料コストを低減できる。
【００２２】
以上説明したように、本実施形態によれば、裏面電極３００／半導体基板１０１の間のエネルギー障壁が低く、ＭＯＳＦＥＴ１００のオン抵抗が低減され、裏面電極３００の露出面の耐腐食性が良好で、かつ、裏面電極３００と半導体基板１０１との密着性が良好で、裏面電極３００の材料コストを抑えることが可能なＭＯＳＦＥＴ１００及びその製造方法を提供することができる。
【００２３】
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
例えば、上記実施形態においてはＳＪ構造のパワーＭＯＳＦＥＴについて説明したが、第２導電型のコラム領域２０５のないパワーＭＯＳＦＥＴ（特開2002-368221号公報等を参照）等にも適用可能である。
【符号の説明】
【００２４】
１００  縦型パワーＭＯＳＦＥＴ（半導体デバイス）
１０１  Ｎ＋型Ｓｉ基板
３００  ドレイン電極（裏面電極）
３０１  Ｔｉシリサイド層
３０２  Ｔｉ層
３０３  Ｎｉ層
３０４  Ａｇ層
３０５  Ａｕ層
【図１】
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【図２】
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【図３】
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