(57)【要約】【課題】従来では外部機器にテストデータを保持、管理するため、管理精度の確実性に対する問題や管理コストが増大する問題があった。【解決手段】不揮発性記憶回路と、第１の回路と、を備える集積回路の選別テスト方法であって、少なくとも前記第１の回路に対して第１の条件でテストを行い、前記第１の条件でのテストの第１の結果を前記不揮発性記憶回路に書き込み、前記第１の結果に応じて、前記第１の回路に対して第２の条件でのテストを行い、前記第２の条件でのテストが行われた場合の第２の結果を前記不揮発性記憶回路に書き込み、前記第１の結果もしくは前記第２の結果から前記集積回路を複数のグレードにランク分けする集積回路の選別テスト方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性記憶回路と、
第１の回路と、を備える集積回路の選別テスト方法であって、
少なくとも前記第１の回路に対して第１の条件でテストを行い、
前記第１の条件でのテストの第１の結果を前記不揮発性記憶回路に書き込み、
前記第１の結果に応じて、前記第１の回路に対して第２の条件でのテストを行い、
前記第２の条件でのテストが行われた場合の第２の結果を前記不揮発性記憶回路に書き込み、
前記第１の結果もしくは前記第２の結果から前記集積回路を複数の等級にランク分けする
集積回路の選別テスト方法。
【請求項２】
前記第１の回路の機能の異なる機能を有する第２の回路を有し、
少なくとも前記第２の回路に対して第３の条件でテストを行い、
前記第３の条件でのテストの第３の結果を前記第１もしくは第２の結果とは区別して前記不揮発性記憶回路に更に書き込み、
前記第３の結果に応じて、前記第３の回路に対して第４の条件でのテストを行い、
前記第４の条件でのテストが行われた場合の第４の結果を前記不揮発性記憶回路に書き込み、
前記第１〜第４の結果から前記集積回路を複数のグレードにランク分けする
請求項１に記載の集積回路の選別テスト方法。
【請求項３】
前記第１もしくは第２の条件で行うテストは、前記集積回路のウエハテストであり、
前記集積回路をパッケージに組み立てた後、前記不揮発性記憶回路に書き込まれた前記第１の結果もしくは前記第２の結果から前記ランク分けされたグレードに対応する第３の条件でのテストを行う
請求項１に記載の集積回路の選別テスト方法。
【請求項４】
前記第１〜第４の条件で行うテストは、前記集積回路のウエハテストであり、
前記集積回路をパッケージに組み立てた後、前記不揮発性記憶回路に書き込まれた前記第１〜第４の結果から前記ランク分けされたグレードに対応する第４の条件でのテストを行う
請求項２に記載の集積回路の選別テスト方法。
【請求項５】
前記第１の回路は、タイマー回路、アナログデジタル変換回路、デジタルアナログ回路、ＣＰＵ、入出力回路のうちいずれかである
請求項１に記載の集積回路の選別テスト方法。
【請求項６】
前記第１の回路は、タイマー回路、アナログデジタル変換回路、デジタルアナログ回路、ＣＰＵ、入出力回路のうちいずれかの回路であり、
前記第２の回路は、前記タイマー回路、前記アナログデジタル変換回路、前記デジタルアナログ回路、前記ＣＰＵ、前記入出力回路のうち前記第１の回路と異なるいずれかの回路である
請求項２に記載の集積回路の選別テスト方法。
【請求項７】
不揮発性記憶回路と、
第１の回路と、を備えた集積回路であって、
前記不揮発性記憶回路は、当該集積回路に対して行われた機能テストのテスト結果を格納し、
前記第１の回路は、前記不揮発性記憶回路が格納する前記テスト結果に応じた値を設定する設定レジスタを有し、前記第１の回路は、前記設定レジスタの設定値に応じた機能で動作する
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路及び集積回路の選別テスト方法に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路のようなアナログ回路を組み込んだ集積回路では、製造ばらつきにより精度等の特性が大幅に変動することがある。また、集積回路が有するロジック回路であっても、製造ばらつきにより、クロック動作速度にばらつきが生じる。
【０００３】
集積回路には、それぞれのチップに形成される回路の特性の違いによりグレード選別テストが行われる。図１０〜図１３に従来のグレード選別テストのフローチャートを示す。まず、図１０に示すように、ＬＳＩテスターによるウエハテストのテストＡを開始し（Ｓ１１）、良品選別のテストＡを行う（Ｓ１２）。そのテストＡをパスした場合（Ｓ１２ＹＥＳ）、良品情報を外部のテスターが記憶する（Ｓ１３）。もしテストＡをパスできなかった場合（Ｓ１２ＮＯ）、不良品情報を外部のテスターが記憶する（Ｓ１４）。
【０００４】
そして、ウエハ上の全チップのテストが完了した場合（Ｓ１５ＹＥＳ）、ウエハテストを終了する（Ｓ１６）。ウエハ上の全チップのテストが完了していない場合（Ｓ１５ＮＯ）、別のチップに対してテストＡを行い、全てのチップのテストが完了するまで繰り返す。
【０００５】
次に、図１１に示すように、ＬＳＩテスターによるウエハテストＢを開始する（Ｓ２１）。外部のテスターに記憶されているテストＡでの不良判定のチップをウエハ上から選択し（Ｓ２２）、良品選別のテストＢを行う（Ｓ２３）。そのテストＢをパスした場合（Ｓ２３ＹＥＳ）、良品情報を外部のテスターが記憶する（Ｓ２４）。もし、テストＢをパスできなかった場合（Ｓ２３ＮＯ）、不良品情報を外部のテスターが記憶する（Ｓ２５）。
【０００６】
そして、外部のテスターに記憶されているテストＡでの不良判定の全チップのテストが完了した場合（Ｓ２６ＹＥＳ）、ウエハテストＢを終了する（Ｓ２７）。完了していない場合（Ｓ２６ＮＯ）、別のチップに対してテストＢを行い、全てのチップのテストが完了するまで繰り返す。
【０００７】
そして、ウエハ上の集積回路をチップに裁断、パッケージ化し、ＩＣモジュールとして組み立てた後、グレード選別テストを行う。これら集積回路のパッケージには、外部のテスターが記憶する情報に基づいて、図１０、図１１で行ったウエハテストＡ、Ｂの結果情報が印字される。
【０００８】
更に、組み立てた後の集積回路を図１２のフローチャートに示すように、良品選別の選別テスト１を開始する（Ｓ３１）。なお、この選別テスト１は、ウエハテストＡと同様のテスト条件、もしくは、パッケージ後の集積回路の特性に合わせた類似のテスト条件とする。
【０００９】
まず、集積回路に対して選別テスト１を行い、パスした場合（Ｓ３２ＹＥＳ）、良品情報を外部のテスターが記憶し（Ｓ３３）、選別テスト１の良品用のトレイに選別する（Ｓ３４）。選別テスト１をパスしなかった場合（Ｓ３２ＮＯ）、不良品情報を外部のテスターが記憶し（Ｓ３５）、不良品用のトレイに選別する（Ｓ３６）。
【００１０】
そして、全集積回路の選別テストが完了した場合（Ｓ３７ＹＥＳ）、テストを終了する（Ｓ３８）。テストが完了していない場合（Ｓ３７ＮＯ）、別のチップに対して上記と同様の手順で選別テストを行い、全ての集積回路のテストが完了するまで繰り返す。そして、選別テスト１での、良品、不良品の選別が完了する。
【００１１】
また、集積回路に対して、図１３に示すような上記選別テスト１と異なる条件の選別テスト２を、上記選別テストと同様のフロー（Ｓ４１〜Ｓ４８）で行い、その良品、不良品の選別を行う。
【００１２】
このように、従来のグレード選別テストでは、テスト結果に応じた集積回路の情報管理をテスター等の外部の装置にて行っている。このため、ウエハテストや組み立て後の集積回路の選別テストを含めたグレード選別テストに関する工程とは別に、この情報管理専用の工程が必要となる。このため、外部のテスターに対する情報管理専用のプログラムの開発や、外部の管理工数が必要となる。更にはその外部管理に対する手順も必要となり、テストコスト増加の要因となっている。
【００１３】
また、特許文献１に、半導体集積回路の複数のテストをパスするためトリミングを行い、そのトリミングによりチップ特性の最適値を探す方法が開示されている。この特許文献１に開示されている技術では、テストをパスする条件を満たすスペックと適合するトリミング値の設定を目的として、トリミング値を決定するためのテスト結果と、トリミング値固定のための値を不揮発性メモリに書き込む方法及び構成が記載されている。
【００１４】
図１４に、特許文献１に記載されているＩＣ１０のブロック図を示す。図１４に示すように、ＩＣ１０は、電源レギュレータ回路１と、トリミング回路２と、テスト回路３と、ポート４と、不揮発性記憶素子５と、内部バス６と、入出力端子７とを有する。
【００１５】
電源レギュレータ回路１は、トリミング回路２よりトリミング対象となる回路である。不揮発性記憶素子５は、測定データを記憶する。ポート４は、端子７からの測定データのＩ／Ｆ（インターフェイス）である。テスト回路３は、測定データの書き込み、読み出しを制御する。トリミング回路２は、トリミングを行い電源レギュレータ回路１の出力を補正する。
【００１６】
図１５に、特許文献１に記載されている半導体集積回路検査の検査工程を示す。この検査工程には、図１５に示すように、手順Ｓ５０とＳ６０が記載されている。手順Ｓ５０では、第１のテスト条件で回路の第１の測定データを求め、不揮発性記憶素子に記憶する（Ｓ５１〜Ｓ５３）。また、手順Ｓ６０では、第２のテスト条件で回路の第２の測定データを求め（Ｓ５４）、手順Ｓ５０で不揮発性記憶素子に記憶した測定データを読み出し（Ｓ５５）、両測定データからテストプログラミングにより、トリミング値の演算を行い、トリミング（補正）を実施する（Ｓ５６）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−２００３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したように、従来のグレード選別テストの工程では、グレード選別に関する情報を外部のテスター等に記憶し、その記憶した情報を正確に管理する必要がある。この管理工程にミスがあると、記憶した管理データとチップとを１対１に正確に対応させることができない可能性がある。
【００１９】
また、特許文献１のような従来技術では、回路内部に不揮発性メモリを有し、その不揮発性メモリにテスト結果を格納することで、外部装置にテスト結果を保持することがなく、外部管理の工程等が必要ないというメリットを有する。しかし、この特許文献１は、複数のテストをパスする箇所を探すためトリミング機能に対する技術であり、半導体集積回路のグレード選別を行う方法には適していない。このため、外部装置にテスト結果を保持する必要がなく、集積回路のグレード選別を行う方法及びその構成が求められている。
【課題を解決するための手段】
【００２０】
本発明の一態様は、不揮発性記憶回路と、第１の回路と、を備える集積回路の選別テスト方法であって、少なくとも前記第１の回路に対して第１の条件でテストを行い、前記第１の条件でのテストの第１の結果を前記不揮発性記憶回路に書き込み、前記第１の結果に応じて、前記第１の回路に対して第２の条件でのテストを行い、前記第２の条件でのテストが行われた場合の第２の結果を前記不揮発性記憶回路に書き込み、前記第１の結果もしくは前記第２の結果から前記集積回路を複数のグレードにランク分けする集積回路の選別テスト方法である。
【００２１】
本発明の他の態様は、不揮発性記憶回路と、第１の回路と、を備えた集積回路であって、前記不揮発性記憶回路は、当該集積回路に対して行われた機能テストのテスト結果を格納し、前記第１の回路は、前記不揮発性記憶回路が格納する前記テスト結果に応じた値を設定する設定レジスタを有し、前記第１の回路は、前記設定レジスタの設定値に応じた機能で動作する集積回路である。
【００２２】
本発明にかかる集積回路の選別テスト方法では、集積回路内の不揮発性記憶回路に、第１、第２の結果を格納できるため、この不揮発性記憶回路に格納された第１、第２の結果を読み出すことで、集積回路を複数のグレードにランク分けが可能となる。
【発明の効果】
【００２３】
本発明は、集積回路内で、グレード選別テストに関する情報を持っていくことができるため、集積回路外での情報管理や工程管理を必要とせず、情報管理の精度の強化や管理工数の削減が可能である。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１にかかる集積回路の構成及びテスト環境を示すブロック図である。
【図２】実施の形態１にかかる集積回路のウエハテストのテスト種類とテスト条件を示す表である。
【図３】実施の形態１にかかる集積回路のグレード選別のグレードを説明する表である。
【図４】実施の形態１にかかる集積回路のウエハテストのフローチャートである。
【図５】実施の形態１にかかる集積回路のグレード選別テストのフローチャートである。
【図６】実施の形態１にかかる集積回路のグレード選別テストのフローチャートである。
【図７】実施の形態１にかかる不揮発性記憶メモリのブロック構成図である。
【図８】実施の形態２にかかる集積回路の構成及びテスト環境を示すブロック図である。
【図９】実施の形態２にかかるタイマー回路のブロック構成図である。
【図１０】従来の集積回路のテストフローチャートである。
【図１１】従来の集積回路のテストフローチャートである。
【図１２】従来の集積回路のテストフローチャートである。
【図１３】従来の集積回路のテストフローチャートである。
【図１４】従来の集積回路の構成である。
【図１５】従来の集積回路のテストフローチャートである。
【発明を実施するための形態】
【００２５】
発明の実施の形態１
【００２６】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる集積回路１００のブロック構成と、そのテスト環境の一例を示す。図１に示すように、集積回路１００は、ＣＰＵ１０１と、不揮発性メモリ１０２と、タイマー回路１０３と、アナログデジタル変換回路１０４と、内部データバス１０５と、テストインターフェイス１０６とを有する。
【００２７】
ＣＰＵ１０１、不揮発性メモリ１０２、タイマー回路１０３、アナログデジタル変換回路１０４は、内部データバス１０５を共有しており、データ等の情報の送受信を行う。
【００２８】
タイマー回路１０３は、タイマー機能を有し、入力クロック信号に応じて、タイマー動作を行う。
【００２９】
アナログデジタル変換回路１０４は、アナログデジタル変換機能を有する回路が形成されており、入力アナログ信号に応じたデジタル信号を出力する。
【００３０】
集積回路１００は、テストインターフェイス１０６により、外部のＬＳＩテスターＴＳＴＥＲ１と接続される。ＬＳＩテスターＴＳＴＥＲ１は、テストインターフェイス１０６を介して、タイマー回路１０３に対して複数の条件でのスピードテスト、及び、複数の条件でのアナログデジタル変換回路１０４に対して精度テストを行うことができる。そして、そのスピードテスト、及び、精度テストのテスト結果を、不揮発性メモリ１０２に書き込む。
【００３１】
図２に、外部のＬＳＩテスターＴＳＴＥＲ１が、タイマー回路１０３に対して行うスピードテストの条件、及び、アナログデジタル変換回路１０４に対して行う精度テストの条件の一例を示す表を示す。図２に示すように、タイマー回路１０３に対して行うスピードテストＡは、例えば、１００ＭＨｚのクロック周波数で動作可能かどうかのテストを行う。また、スピードテストＢでは、スピードテストＡよりもクロック周波数が低い（遅い速度）動作テストを行う。より詳しくは、タイマー回路１０３が、テスターＴＳＴＥＲ１から所定の値のクロック信号を入力する。そして、その場合に出力されるタイマーの時間情報が、期待値と一致するかどうかをテスターＴＳＴＥＲ１が判定する。
【００３２】
なお、タイマー回路１０３に入力して、動作させるクロック信号は、ＬＳＩテスターＴＳＴＥＲ１からタイマー回路１０３に供給してもよいし、ＬＳＩテスターＴＳＴＥＲ１の制御により集積回路１００内にある複数のクロック生成回路（不図示）の１つを選択して活性化させ、その活性化したクロック生成回路からクロック信号を供給してもよい。
【００３３】
また、アナログデジタル変換回路１０４に対して行う精度テストＣは、例えば、アナログ信号に対して１２ｂｉｔ精度のデジタル出力が可能かの動作テストを行う。また、精度テストＤでは、精度テストＣよりも精度の低い１０ｂｉｔ精度のデジタル出力が可能かの動作テストを行う。より詳しくは、アナログデジタル変換回路１０４が、テスターＴＳＴＥＲ１からの所定の値のアナログ信号を入力する。そして、その場合に出力される出力デジタル信号の値が、期待値と一致するかどうかをテスターＴＳＴＥＲ１が判定する。
【００３４】
不揮発性メモリ１０２は、外部のＬＳＩテスターＴＳＴＥＲ１が行ったスピードテスト、及び、精度テストのテスト結果を格納する。例えば、タイマー回路１０３がスピードテストＡをパスした場合には「Ａ」を選択し、スピードテストＡはパスしなかったが、スピードテストＢをパスした場合には「Ｂ」を選択し記憶する。このように、不揮発性メモリ１０２は、条件を変えたテストを複数行った場合、その情報を格納することができる。
【００３５】
同様に、アナログデジタル変換回路１０４が、精度テストＣをパスした場合には「Ｃ」を選択し、精度テストＣはパスしなかったが、精度テストＤをパスした場合には「Ｄ」を選択し記憶する。このように、不揮発性メモリ１０２は、スピードテストとテストの種類を変えた場合であっても同様に、条件を変えたテストを複数行った場合の情報を格納することができる。
【００３６】
不揮発性メモリ１０２は、例えばＮＡＮＤ型のフラッシュメモリやＮＯＲ型のフラッシュメモリ等、電源の供給がなくても格納するデータを保持可能な記憶回路で構成される。
【００３７】
図３に、不揮発性メモリ１０２のブロック構成の一例を示す。図３に示すように、不揮発性メモリ１０２は、メモリインターフェイス１１１と、メモリ機能エリア１１２とを有する。メモリ機能エリア１１２は、ユーザーメモリエリア１２１と、テスト結果記憶エリア１２２とを有する。
【００３８】
ユーザーメモリエリア１２１は、パッケージされた組み立て後に製品化された集積回路１００が、通常動作を行う場合、ユーザーにより利用可能なメモリ領域である。
【００３９】
テスト結果記憶エリア１２２は、集積回路１００に対して行うグレード選別テストのテスト結果を記憶するメモリ領域である。このテスト結果記憶エリア１２２は、グレード選別テスト用にユーザーメモリエリア１２１と分割された記憶エリアである。メモリインターフェイス１１１に入力される外部のテスターＴＳＴＥＲ１もしくはＣＰＵ１０１からのテストイネーブル信号が活性化した場合のみアクセスが可能となる。このため、このグレード選別テスト用にユーザーメモリエリア１２１が格納する値が、ユーザーからの書き込み、読み出し動作で変更、消去されることがない。
【００４０】
この不揮発性メモリ１０２自体は、上記ウエハテストのテスト結果の情報を記憶するためだけに集積回路１００が備えるのではなく、ユーザーが集積回路１００を使用する場合に利用する不揮発性メモリ１０２の記憶機能の一部をテスト専用に配分している。このため、新たにテスト専用の回路を追加するのではなく、メモリインターフェイス１１１の機能の一部の変更でよく、集積回路１００の回路規模が増大するのを抑制可能である。
【００４１】
図４にウエハにある集積回路１００のテスト（以下、ウエハテストと称す）の実施フローの一例を示す。図４に示すように、ＬＳＩテスターＴＳＴＥＲ１によるウエハテストを開始し（Ｓ１０１）、タイマー回路１０３のスピードテストＡを行う（Ｓ１０２）。スピードテストＡをパスした場合、そのテスト結果「Ａ」を選択し、不揮発性メモリ１０２へ情報を書き込む（Ｓ１０３）。一方、スピードテストＡをパスしなかった場合、タイマー回路１０３のスピードテストＢを行う（Ｓ１０４）。スピードテストＢをパスした場合、そのテスト結果「Ｂ」を選択し、不揮発性メモリ１０２へ情報を書き込む（Ｓ１０５）。
【００４２】
次に、アナログデジタル変換回路１０４の精度テストＣを行う（Ｓ１０６）。精度テストＣをパスした場合、そのテスト結果「Ｃ」を選択し、不揮発性メモリ１０２へ情報を書き込む（Ｓ１０７）。一方、精度テストＣをパスしなかった場合、アナログデジタル変換回路１０４の精度テストＤを行う（Ｓ１０８）。精度テストＤをパスした場合、そのテスト結果「Ｄ」を選択し、不揮発性メモリ１０２へ情報を書き込む（Ｓ１０９）。
【００４３】
ウエハ上の集積回路１００全てのテストが完了した場合（Ｓ１１０ＹＥＳ）、ＬＳＩテスターＴＳＴＥＲ１によるウエハテストを終了する（Ｓ１１１）。ウエハ上の集積回路１００全てテストが完了していない場合（Ｓ１１０ＮＯ）、Ｓ１０２に戻り、ウエハ上の未テスト集積回路１００に対して、同様のテストを行う。
【００４４】
なお、Ｓ１０４でスピードテストＢ、もしくは、Ｓ１０８で精度テストＤをパスしない場合には、その集積回路１００のテストを終了し、Ｓ１１１に移行する。
【００４５】
なお、上記例では、タイマー回路１０３に対するスピードテストの条件を２種類（例えば５０ＭＨｚ、１００ＭＨｚ）、アナログデジタル変換回路１０４の精度テストの条件を２種類（例えば１０ｂｉｔ精度、１２ｂｉｔ精度）としているが、それぞれ更に複数の条件のテストを行ってもよい。例えば、タイマー回路１０３に対するスピードテストの条件を１０ＭＨｚ、５０ＭＨｚ、１００ＭＨｚ、１５０ＭＨｚとしてもよい。そして、１５０ＭＨｚから順に低速側へのスピードテストを行うようにする。
【００４６】
この場合、不揮発性メモリ１０２へ書き込むテスト結果の情報の例（４ｂｉｔデータ）として、１５０ＭＨｚのスピードテストにパスした場合は「１１１１」、１５０ＭＨｚでパスできず、１００ＭＨｚでパスした場合は「０１１１」、以下、５０ＭＨｚでパスした場合は「００１１」、１０ＭＨｚでパスした場合は「０００１」、全てのスピードテストにパスできなかった場合は「００００」とするようにしてもよい。このように、テスト条件を複数変えた場合のテスト結果のデータを全て記憶することができる。
【００４７】
次に、ウエハテストを終了し、ウエハから切り離されパッケージ化された後の集積回路１００のグレード選別テスト（以下、「組み立て後グレード選別テスト」と称す）を説明する。
【００４８】
図５に、集積回路１００の不揮発性メモリ１０２が保持しているテスト結果「Ａ」〜「Ｄ」の情報の組み合わせによるグレードの種類をまとめた表を示す。不揮発性メモリ１０２が保持しているスピードテストの結果情報が「Ａ」、精度テストの結果情報が「Ｃ」の場合グレード１とする。また、スピードテストの結果情報が「Ｂ」且つ精度テストの結果情報が「Ｃ」の場合グレード２、スピードテストの結果情報が「Ａ」且つ精度テストの結果情報が「Ｄ」の場合グレード３、スピードテストの結果情報が「Ｂ」且つ精度テストの結果情報が「Ｄ」の場合グレード４とする。
【００４９】
以下では、「グレード」の意味として、例えば、スピードテスト結果もしくは精度テスト結果に応じたそのテストごとの集積回路の品質等級を示すものとする。例えば、スピードテストの結果「Ａ」が上位、結果「Ｂ」が下位のグレードとなる。また、スピードテスト、精度テスト両方のテスト結果を踏まえた集積回路の品質等級を示すものとしてもよい。例えば、図５の例でいうと、上位の等級からグレード１、グレード２、グレード３となり、最下位の等級がグレード４となる。
【００５０】
図６、図７に組み立て後グレード選別テストの実施フローの一例を示す。図６に示すように、組み立て済み集積回路１００の組み立て後グレード選別テストを開始し（Ｓ２０１）、まず集積回路１００の不揮発性メモリ１０２に記憶されているデータの読み出しを行う（Ｓ２０２）。
【００５１】
その不揮発性メモリ１０２から読み出したデータが図５に示すようなグレード１（スピードテストの結果情報が「Ａ」、精度テストの結果情報が「Ｃ」）である場合（Ｓ２０３ＹＥＳ）、グレードテスト１を行う（Ｓ２０４）。なお、グレードテスト１とは、上述したスピードテストＡ及び精度テストＣと同様のテスト条件、もしくは、パッケージ後の集積回路の特性（例えば、容量特性等）に合わせた類似のテスト条件とする。
【００５２】
グレードテスト１をパスした場合（Ｓ２０４ＹＥＳ）、良品判定ＡＣを行う（Ｓ２０５）。この良品判定ＡＣには、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ａ」、精度テストの結果情報の「Ｃ」をそのまま維持させ、組み立て後グレード選別テストのテストボードから挿抜機がグレードテスト１の良品判定トレイに物理的に配置させる等の処理がある。また、上記処理に加え不揮発性メモリ１０２に対して、新たに良品判定用のフラグビットをハイレベルに書き込む等の処理も考えられる。
【００５３】
グレードテスト１をパスしなかった場合（Ｓ２０４ＮＯ）、不良品判定を行う（Ｓ２０６）。この不良品判定には、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ａ」、精度テストの結果情報の「Ｃ」を書き換え、例えば４ｂｉｔデータの場合、「００００」とし、組み立て後グレード選別テストのテストボードから挿抜機が不良品判定トレイに物理的に配置させる等の処理がある。また、不揮発性メモリ１０２に対して、新たに不良品判定用のフラグビットをハイレベルとして書き込む、もしくは、良品判定用のフラグビットに何も書き込まない等の処理も考えられる。
【００５４】
そして、全チップに対して組み立て後グレード選別テストが完了した場合（Ｓ２０７ＹＥＳ）、組み立て後グレード選別テストを終了する（Ｓ２０８）。全チップに対して組み立て後グレード選別テストが完了していない場合（Ｓ２０８ＮＯ）、スタートに戻り別のチップに対してグレード選別テストを開始する。
【００５５】
一方、Ｓ２０２で不揮発性メモリ１０２から読み出したデータが図５に示すようなグレード１でなく（Ｓ２０３ＮＯ）、グレード２（スピードテストの結果情報が「Ｂ」、精度テストの結果情報が「Ｃ」）である場合（Ｓ２０９ＹＥＳ）、グレードテスト２を行う（Ｓ２１０）。なお、グレードテスト２とは、上述したスピードテストＢ及び精度テストＣと同様のテスト条件、もしくは、パッケージ後の集積回路の特性（例えば、容量特性等）に合わせた類似のテスト条件とする。
【００５６】
グレードテスト２をパスした場合（Ｓ２１０ＹＥＳ）、良品判定ＢＣを行う（Ｓ２１１）。この良品判定ＢＣには、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ｂ」、精度テストの結果情報の「Ｃ」をそのまま維持させ、組み立て後グレード選別テストのテストボードから挿抜機がグレードテスト２の良品判定トレイに物理的に配置させる等の処理がある。また、上記処理に加え不揮発性メモリ１０２に対して、新たに良品判定用のフラグビットをハイレベルに書き込む等の処理も考えられる。
【００５７】
グレードテスト２をパスしなかった場合（Ｓ２１０ＮＯ）、不良品判定を行う（Ｓ２１２）。この不良品判定には、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ｂ」、精度テストの結果情報の「Ｃ」を書き換え、例えば４ｂｉｔデータの場合、「００００」とし、組み立て後グレード選別テストのテストボードから挿抜機が不良品判定トレイに物理的に配置させる等の処理がある。また、不揮発性メモリ１０２に対して、新たに不良品判定用のフラグビットをハイレベルとして書き込む、もしくは、良品判定用のフラグビットに何も書き込まない等の処理も考えられる。
【００５８】
そして、全チップに対して組み立て後グレード選別テストが完了した場合（Ｓ２１３ＹＥＳ）、組み立て後グレード選別テストを終了する（Ｓ２１４）。全チップに対して組み立て後グレード選別テストが完了していない場合（Ｓ２１３ＮＯ）、スタートに戻り別のチップに対して組み立て後グレード選別テストを開始する。
【００５９】
一方、Ｓ２０９で不揮発性メモリ１０２から読み出したデータが図５に示すようなグレード２でなく（Ｓ２０９ＮＯ）、グレード３（スピードテストの結果情報が「Ａ」、精度テストの結果情報が「Ｄ」）である場合（Ｓ２１５ＹＥＳ）、グレードテスト３を行う（Ｓ２１６）。なお、グレードテスト３とは、上述したスピードテストＡ及び精度テストＤと同様のテスト条件、もしくは、パッケージ後の集積回路の特性（例えば、容量特性等）に合わせた類似のテスト条件とする。
【００６０】
グレードテスト３をパスした場合（Ｓ２１６ＹＥＳ）、良品判定ＡＤを行う（Ｓ２１７）。この良品判定ＡＤには、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ａ」、精度テストの結果情報の「Ｄ」をそのまま維持させ、組み立て後グレード選別テストのテストボードから挿抜機がグレードテスト３の良品判定トレイに物理的に配置させる等の処理がある。また、上記処理に加え不揮発性メモリ１０２に対して、新たに良品判定用のフラグビットをハイレベルに書き込む等の処理も考えられる。
【００６１】
グレードテスト３をパスしなかった場合（Ｓ２１６ＮＯ）、不良品判定を行う（Ｓ２１８）。この不良品判定には、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ａ」、精度テストの結果情報の「Ｄ」を書き換え、例えば４ｂｉｔデータの場合、「００００」とし、組み立て後グレード選別テストのテストボードから挿抜機が不良品判定トレイに物理的に配置させる等の処理がある。また、不揮発性メモリ１０２に対して、新たに不良品判定用のフラグビットをハイレベルとして書き込む、もしくは、良品判定用のフラグビットに何も書き込まない等の処理も考えられる。
【００６２】
そして、全チップに対して組み立て後グレード選別テストが完了した場合（Ｓ２１９ＹＥＳ）、組み立て後グレード選別テストを終了する（Ｓ２２０）。全チップに対して組み立て後グレード選別テストが完了していない場合（Ｓ２１９ＮＯ）、スタートに戻り別のチップに対して組み立て後グレード選別テストを開始する。
【００６３】
一方、Ｓ２１５で不揮発性メモリ１０２から読み出したデータが図５に示すようなグレード３でなく（Ｓ２１５ＮＯ）、グレード４（スピードテストの結果情報が「Ｂ」、精度テストの結果情報が「Ｄ」）である場合、グレードテスト４を行う（Ｓ２２１）。なお、グレードテスト４とは、上述したスピードテストＢ及び精度テストＤと同様のテスト条件、もしくは、パッケージ後の集積回路の特性（例えば、容量特性等）に合わせた類似のテスト条件とする。
【００６４】
グレードテスト４をパスした場合（Ｓ２２１ＹＥＳ）、良品判定ＢＤを行う（Ｓ２２２）。この良品判定ＢＤには、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ｂ」、精度テストの結果情報の「Ｄ」をそのまま維持させ、組み立て後グレード選別テストのテストボードから挿抜機がグレードテスト４の良品判定トレイに物理的に配置させる等の処理がある。また、上記処理に加え不揮発性メモリ１０２に対して、新たに良品判定用のフラグビットをハイレベルに書き込む等の処理も考えられる。
【００６５】
グレードテスト４をパスしなかった場合（Ｓ２２１ＮＯ）、不良品判定を行う（Ｓ２２３）。この不良品判定には、例えば、不揮発性メモリ１０２が保持しているスピードテストの結果情報の「Ｂ」、精度テストの結果情報の「Ｄ」を書き換え、例えば４ｂｉｔデータの場合、「００００」とし、組み立て後グレード選別テストのテストボードから挿抜機が不良品判定トレイに物理的に配置させる等の処理がある。また、不揮発性メモリ１０２に対して、新たに不良品判定用のフラグビットをハイレベルとして書き込む、もしくは、良品判定用のフラグビットに何も書き込まない等の処理も考えられる。
【００６６】
そして、全チップに対して組み立て後グレード選別テストが完了した場合（Ｓ２２４ＹＥＳ）、組み立て後グレード選別テストを終了する（Ｓ２２５）。全チップに対して組み立て後グレード選別テストが完了していない場合（Ｓ２２４ＮＯ）、スタートに戻り別のチップに対して組み立て後グレード選別テストを開始する。
【００６７】
なお、上記例では、組み立て後グレード選別テストを外部のテスターが格納するテストプログラムに従って行っているが、このテストプログラムは集積回路１００のＲＯＭ（不図示）等に格納してもよい。そして、この集積回路１００内のテストプログラムに従ってビルトイン・セルフテストを行ってもよい。
【００６８】
以上、実施の形態１では、集積回路内の不揮発性メモリ１０２に、ウエハテストの結果情報を格納し、その情報から集積回路を複数のグレードに選別することができる。そして、その選別結果に基づいて、集積回路のパッケージ化した後に行う組み立て後グレード選別テストを行う。
【００６９】
ここで、従来のウエハテストや組み立て後の集積回路の選別テストでは、図１０〜図１３で説明したように、既に行ったテスト結果に応じた集積回路の情報管理をテスター等の外部の装置で行っていた。このため、ウエハテストや組み立て後の集積回路の選別テストに関する工程とは別に、この情報管理専用の工程が必要となっていた。このため、外部のテスターに対する情報管理専用のプログラムの開発や、外部の管理工数が必要となっていた。
【００７０】
更には、この外部のテスター等に記憶した集積回路の管理データと、そのデータに対応する集積回路とをチップとを１対１に正確に対応させる必要があった。この管理工程にミスがあると、記憶した管理データとチップとを１対１に正確に対応させることができず、製品の品質管理に問題が発生する可能性があった。
【００７１】
しかし、上述したように、本発明の実施の形態１では、ウエハテストの第１の条件（例えば、スピードテストＡ：クロック周波数１００ＭＨｚ）を行い、パスしなかった場合に第１の条件と異なる第２の条件（例えば、スピードテストＢ：クロック周波数５０ＭＨｚ）を行い、そのテスト結果を集積回路内の不揮発性メモリ１０２に格納する。更には、別の種類のウエハテストを行い、そのウエハテストの第１の条件（例えば、精度テストＣ：１２ｂｉｔ精度）を行い、パスしなかった場合に第１の条件と異なる第２の条件（例えば精度テストＣ：１０ｂｉｔ精度）を行い、そのテスト結果を集積回路内の不揮発性メモリ１０２に格納する。
【００７２】
集積回路のウエハテストのテスト結果は、そのテストを受けた集積回路の不揮発性メモリ１０２に格納されるため、テスト結果のデータに対応する集積回路が間違いなく１対１に対応する。このため、従来で問題となっていた管理工程にミスがある場合に、集積回路外に記憶した管理データと集積回路とを１対１に正確に対応させることができない問題が発生することがない。
【００７３】
そして、これら不揮発性メモリ１０２に格納されたテスト結果の情報により、集積回路を複数のグレードに選別し、次のテスト工程である、ウエハから切り離されたチップをパッケージ化した集積回路の組み立て後グレード選別テストに利用する。
【００７４】
このことにより、従来において集積回路の外で行っていた、ウエハテスト結果の情報を外部機器（ＬＳＩテスター等）で管理する必要がなくなる。このため、外部機器で管理していた管理工程が必要なくなるため、人為的なミスや管理データの紛失の虞がなくなり管理精度の向上が得られる。更にはデータ管理専用のプログラムの開発も行う必要がなくなり、外部の管理工数も削減することができるため、テスト工数の削減、それに伴うテストコストの削減が可能となる。
【００７５】
また、従来では、図１０〜図１３に示したように、各テストを単体で行っていたため、良品条件をパスできなかった（フェイルとなった）場合に、不良品判定され、廃棄の対象となっていた。しかし、本発明の実施の形態１では、例えばスピードテストＡでは、パスできなかったが、スピードテストＢではパスした場合に、不良品と判定せず、グレードを落とした製品として救済可能である。このため、製品の歩留まりの改善が可能となる。
【００７６】
更に、従来では、図１０〜図１３に示したように、各テストを行う場合、ＬＳＩテスターに格納されているそれぞれのテストプログラム、例えばスピードテストプログラム、精度テストプログラムを呼び出し、それぞれ別工程でテストを行っていた。そして、各テスト別に良品、不良品を選別していた。
【００７７】
しかし、本発明の実施の形態１では、ウエハテストにおいて、図４で説明したように、ＬＳＩテスターによるスピードテストのテスト結果を不揮発性メモリ１０２に格納、その後、精度テストのテスト結果を不揮発性メモリ１０２に格納できる。このため、１つの集積回路に対して、従来で別々の工程で行っていたテストを１つの工程で行うことが可能となる。
【００７８】
また、組み立て後グレード選別テストにおいても、不揮発性メモリ１０２に格納しているテスト結果情報から、集積回路のグレードの選別が可能であるため、その集積回路のグレードにあった組み立て後グレード選別テストを行えばよい。このため、図６、図７に示したように１つの集積回路に対して、１度のグレード選別テストが可能となる。よって、従来のように、別々の工程でテストを行う必要がなく、従来に比べ、テスト工程の削減、及びそれに伴うテスト期間の短縮が可能となり、テストコストも削減することができる。更に、集積回路のパッケージに対するグレードの捺印が間違っていた場合、容易に、その捺印との不一致不良のトレースが可能であり、テスト環境によっては、パッケージに対するグレードの捺印を必要としなくする利点もある。
【００７９】
なお、不揮発性メモリ１０２自体の動作テスト、例えば不揮発性メモリ１０２が備えるメモリセルへの書き込みテスト等は、上述したスピードテストＡ、Ｂ及び精度テストＣ、Ｄの前に行っておく。そして、その不揮発性メモリ１０２の動作テストの結果は、集積回路１００のＲＡＭ（不図示）等に一時退避して保持しておくようにしてもよい。この不揮発性メモリ１０２の動作テストの結果に重大な問題がある場合は、その集積回路１００は不良品として設定する。
【００８０】
発明の実施の形態２
【００８１】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図８に本実施の形態２にかかる集積回路２００のブロック構成と、そのテスト環境の一例を示す。図８に示すように、集積回路２００は、ＣＰＵ１０１と、不揮発性メモリ１０２と、タイマー回路１０３と、アナログデジタル変換回路１０４と、内部データバス１０５と、テストインターフェイス１０６とを有する。タイマー回路１０３は、グレード設定レジスタ２１３を有する。アナログデジタル変換回路１０４は、グレード設定レジスタ２１４を有する。
【００８２】
なお、図８に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２の実施の形態１と異なるのは、タイマー回路１０３、アナログデジタル変換回路１０４が、それぞれグレード設定レジスタ２１３、２１４を備える点である。よって、本実施の形態２では、その部分を重点的に説明し、その他の実施の形態１と同様の部分は説明を省略する。
【００８３】
グレード設定レジスタ２１３は、設定される値に応じて、タイマー回路１０３が動作するクロック信号を選択する。そのグレード設定レジスタ２１３に設定される設定値は、不揮発性メモリ１０２のメモリセル２１１が保持する値に応じて決定される。この時点で不揮発性メモリ１０２のメモリセル２１１が保持している値は、実施の形態１で説明した、ウエハテスト及び組み立て後グレード選別テストの各スピードテストをタイマー回路１０３がパスした場合に記憶されている値である。
【００８４】
グレード設定レジスタ２１４は、設定される値に応じて、アナログデジタル変換回路１０４の動作する精度を選択する。そのグレード設定レジスタ２１４に設定される設定値は、不揮発性メモリ１０２のメモリセル２１２が保持する値に応じて決定される。この時点で不揮発性メモリ１０２のメモリセル２１２が保持している値は、実施の形態１で説明した、ウエハテスト及び組み立て後グレード選別テストの各精度テストをアナログデジタル変換回路１０４がパスした場合に記憶されている値である。
【００８５】
なお、不揮発性メモリ１０２のメモリセル２１１、２１２がそれぞれ格納する値を読み出し、その値に応じた設定値をグレード設定レジスタ２１３、２１４に書き込む一連の動作は、ＲＯＭ等（不図示）に格納されたファームウエアのプログラムを所定の期間にＣＰＵが処理することで実現してもよい。また、不揮発性メモリ１０２等に組み込まれたドライバにより、所定の期間にハードウエアで処理するようにしてもよい。また、この動作を行う所定の期間は、集積回路２００が電源立ち上げ時のパワーオンリセット中の期間であってもよい。
【００８６】
このように、集積回路２００の電源立ち上げ初期の動作によりグレード設定レジスタ２１３、２１４の設定が行われることで、ユーザーが設定動作を行う手間を省くことができ、更には予期せぬ設定動作のミスを防ぐことができる。
【００８７】
以下、本実施の形態２では、グレード設定レジスタ２１３、２１４のうちタイマー回路１０３が備えるグレード設定レジスタ２１３について具体的な動作の説明を行う。アナログデジタル変換回路１０４とグレード設定レジスタ２１４の動作に関しては、タイマー回路１０３とアナログデジタル変換回路１０４との機能の違いだけであり、基本的な動作は同じであるため、説明は省略する。
【００８８】
まず、図９にタイマー回路１０３のより詳細なブロック構成図を示す。図９に示すように、タイマー回路１０３は、グレード設定レジスタ２１３と、クロックセレクタ部２２１と、タイマー機能部２２２とを有する。
【００８９】
グレード設定レジスタ２１３は、実施の形態１で説明した不揮発性メモリ１０２のメモリセル２１１が記憶する値に応じた値を、レジスタ設定値として設定する。なお、本例では、実施の形態１のウエハテスト及び組み立て後グレード選別テストで行ったスピードテストを４段階（クロック周波数が１５０ＭＨｚ、１００ＭＨｚ、５０ＭＨｚ、１０ＭＨｚ）として、そのテスト結果の情報を不揮発性メモリ１０２のメモリセル２１１が４ｂｉｔデータで格納しているものとする。例えば、クロック信号が１５０ＭＨｚのスピードテストをパスした場合、「１１１１」、１５０ＭＨｚでパスできず、１００ＭＨｚでパスした場合は「０１１１」、以下、５０ＭＨｚでパスした場合は「００１１」、１０ＭＨｚでパスした場合は「０００１」、全てのスピードテストにパスできなかった場合は「００００」が不揮発性メモリ１０２のメモリセル２１１に記憶される。
【００９０】
クロックセレクタ部２２１は、複数のクロック信号を入力する。そして、グレード設定レジスタ２１３の保持する設定値に応じて、入力した複数のクロック信号からタイマー機能部２２２の動作クロックであるタイマークロック信号ＴＣＫを選択し、出力する。このクロックセレクタ部２２１が入力する複数のクロック信号の周波数は、上述したスピードテストで行った４段階の周波数（クロック周波数が１５０ＭＨｚ、１００ＭＨｚ、５０ＭＨｚ、１０ＭＨｚ）と同じ周波数であるものとする。なお、これら複数の周波数を有するクロック信号は、集積回路２００内のクロック信号生成回路（不図示）が出力したクロック信号を、分周器で分周して生成してもよい。また、ＰＬＬ回路で生成してもよい。
【００９１】
タイマー機能部２２２は、クロックセレクタ部２２１が選択し、出力するタイマークロック信号ＴＣＫを入力し、カウントするタイマー機能を有する。
【００９２】
動作の一例として、ウエハテスト及び組み立て後グレード選別テストにて１５０ＭＨｚのクロック信号でスピードテストがパスしなかったが１００ＭＨｚのクロック信号でスピードテストをパスし、不揮発性メモリ１０２のメモリセル２１１が「０１１１」を記憶している場合を考える。まず、集積回路２００が起動し、パワーオンリセットがかかっている期間に、図９に示すように、グレード設定レジスタ２１３に対してメモリセル２１１が記憶している「０１１１」と同じ値の設定値が設定される。クロックセレクタ部２２１の各ビットｂｉｔ０〜ｂｉｔ３は、それぞれイネーブル信号ＥＮ０〜ＥＮ３としてクロックセレクタ部２２１に入力される。
【００９３】
クロックセレクタ部２２１は、イネーブル信号ＥＮ０〜ＥＮ３のそれぞれの値が「１」である場合、各イネーブル信号に対応するクロック信号（周波数が１０ＭＨｚ〜１５０ＭＨｚのクロック信号）の出力を許可する。逆に、イネーブル信号ＥＮ０〜ＥＮ３のそれぞれの値が「０」である場合、各イネーブル信号に対応するクロック信号（周波数が１０ＭＨｚ〜１５０ＭＨｚのクロック信号）の出力を禁止する。
【００９４】
よって、グレード設定レジスタ２１３の設定値が図９に示すように、「０１１１」となる場合は、イネーブル信号ＥＮ３が「０」、ＥＮ０〜ＥＮ２がそれぞれ「１」となり、クロックセレクタ部２２１は、周波数が１５０ＭＨｚのクロック信号の出力が禁止され、周波数が１０ＭＨｚ〜１００ＭＨｚのクロック信号の出力が許可される。よって、スピードテストがパスできなかった１５０ＭＨｚのクロック信号が、タイマークロック信号ＴＣＫとしてタイマー機能部２２２に入力されることがなく、タイマー回路１０３が誤作動を起こすことがない。
【００９５】
以上、本実施の形態２で示すように、集積回路２００は、実施の形態１で説明したウエハテスト及び組み立て後グレード選別テストで不揮発性メモリ１０２に格納された値に応じたクロックスピード、Ａ／Ｄ変換精度以下でのタイマー回路１０３、アナログデジタル変換回路１０４の動作を行うことが可能となる。このため、ウエハテスト及び組み立て後グレード選別テストでパスできなかったクロックスピード、Ａ／Ｄ変換精度で、タイマー回路１０３、アナログデジタル変換回路１０４を動作させることがなく、集積回路２００の誤作動を確実に防止することができる。
【００９６】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、２では、集積回路１００、２００が有する機能としてタイマー機能、アナログデジタル変換機能のみを説明したが、他の機能を有するものであってもかまわない。例えば、ＣＰＵのクロックスピード機能やデジタルアナログ変換回路のデジタルアナログ変換精度、更には高速信号通信の送受信回路の入出力特性機能であってもよい。
【００９７】
また、実施の形態２において、クロックセレクタ部２２１は、ウエハテスト及び組み立て後グレード選別テストでパスしなかったスピードテストの周波数のクロック信号の出力を禁止する場合のみを説明した。しかし、禁止されていない周波数のクロック信号、例えば、１００ＭＨｚ、５０ＭＨｚ、１０ＭＨｚのクロック信号が同時に入力される場合も考えられる。このため、上記のような複数のクロック信号が同時に入力される場合は、いずれか１つ、例えば、許可された最も周波数の高いクロック信号のみを選択し、出力するようにしてもよい。
【符号の説明】
【００９８】
１００、２００  集積回路
１０１  ＣＰＵ
１０２  不揮発性メモリ
１０３  タイマー回路
１０４  アナログデジタル変換回路
１０５  内部データバス
１０６  テストインターフェイス
ＴＳＴＥＲ１  テスター
１１１  メモリインターフェイス
１１２  メモリ機能エリア
１２１  ユーザーメモリエリア
１２２  テスト結果記憶エリア
２１１、２１２  メモリセル
２１３、２１４  グレード設定レジスタ
２２１  クロックセレクタ部
２２２  タイマー機能部
【図１】
2011158359.tif 000003
【図２】
2011158359.tif 000004
【図３】
2011158359.tif 000005
【図４】
2011158359.tif 000006
【図５】
2011158359.tif 000007
【図６】
2011158359.tif 000008
【図７】
2011158359.tif 000009
【図８】
2011158359.tif 000010
【図９】
2011158359.tif 000011
【図１０】
2011158359.tif 000012
【図１１】
2011158359.tif 000013
【図１２】
2011158359.tif 000014
【図１３】
2011158359.tif 000015
【図１４】
2011158359.tif 000016
【図１５】
2011158359.tif 000017