(57)【要約】【課題】半導体装置の製造プロセスにおいて生じる反りを緩和して半導体装置を製造する、半導体装置の製造方法を提供する。また、特性を向上した半導体装置を提供する。【解決手段】半導体装置１の製造方法は、ＳｉＣ基板上にＳｉＣからなる半導体層を形成する工程と、半導体層上に膜を形成する工程と、膜に溝２を形成する工程とを備えている。半導体装置１は、層間絶縁膜を有するチップ１０を備えた半導体装置において、チップ１０を横断するように、層間絶縁膜に溝２が形成されていることを特徴としている。【選択図】図１
2011060901.tif 000002
【特許請求の範囲】
【請求項１】
炭化ケイ素基板上に、炭化ケイ素からなる半導体層を形成する工程と、
前記半導体層上に、膜を形成する工程と、
前記膜に溝を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記膜を形成する工程では、前記膜は、マスク層および絶縁膜の少なくともいずれか一方である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝を形成する工程では、前記溝を格子状に形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
層間絶縁膜を有するチップを備えた半導体装置において、
前記チップを横断するように、前記層間絶縁膜に溝が形成されていることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、炭化ケイ素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、特許文献１）。特許文献１には、以下の工程を実施することにより、エピタキシャル層を有する半導体基板の反りを低減することが開示されている。
【０００３】
具体的には、まず、ｎ+型単結晶ＳｉＣの半導体基板の表面に、ｎ-型エピタキシャル層と、ｐ型エピタキシャル層とを順次積層して、ＳｉＣ基板を形成する。次に、ＳｉＣ基板の表面にフォトリソグラフィ技術を用いて、複数の溝を形成する。次に、ヒータ内にＳｉＣ基板を配設し、熱処理する。これにより、上記特許文献１には、エピタキシャル層の形成時に生じた内部応力が緩和され、溝によりＳｉＣ基板の表面が動きやすくなって、ＳｉＣ基板の反りが矯正されることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１２５９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１では、反りを低減するために、半導体装置の製造プロセス前に、溝を形成している。一般的にＳｉＣ半導体装置の製造プロセスにおいて、半導体層に不純物をドーピングする際には、高温でイオン注入をするので、厚いマスク層を形成する必要がある。このため、上記特許文献１の半導体装置の製造方法では、初期の反りは矯正できても、マスク層を形成した際に生じる反りを緩和することは困難である。
【０００６】
また、ＳｉＣ半導体デバイスは、一般的に高耐圧であるため、厚い絶縁膜を形成する必要がある。このため、上記特許文献１の半導体装置の製造方法では、絶縁膜を形成した際に生じる反りを緩和することは困難である。
【０００７】
さらに、製造プロセスにおいて生じる反りを緩和できない場合には、露光不良、面内ばらつきなどにより、製造した半導体装置の特性が低下する場合がある。
【０００８】
それゆえ本発明の一の目的は、半導体装置の製造プロセスにおいて生じる反りを緩和して半導体装置を製造する、半導体装置の製造方法を提供することである。
【０００９】
また、本発明の他の目的は、特性を向上した半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明者は、半導体装置を製造する際に、半導体基板の反りよりも、半導体装置の製造プロセスにおいて生じる反りの影響が大きいことを見い出した。
【００１１】
そこで、本発明の半導体装置の製造方法は、ＳｉＣ基板上に、ＳｉＣからなる半導体層を形成する工程と、半導体層上に、膜を形成する工程と、膜に溝を形成する工程とを備えている。
【００１２】
本発明の半導体装置の製造方法によれば、半導体層上に形成した膜に溝を形成している。これにより、膜による反りを緩和することができる。したがって、半導体装置の製造プロセスにおいて生じる反りを緩和することができる。
【００１３】
上記半導体装置の製造方法において好ましくは、膜を形成する工程では、膜は、マスク層および絶縁膜の少なくともいずれか一方である。
【００１４】
イオン注入する際にマスク層を形成した場合であっても、マスク層に溝を形成することにより、半導体層に生じる反りを緩和することができる。また、高耐圧の半導体装置を実現するために絶縁膜を形成した場合であっても、絶縁膜に溝を形成することにより、半導体層に生じる反りを緩和することができる。
【００１５】
上記半導体装置の製造方法において好ましくは、溝を形成する工程では、溝を格子状に形成する。
【００１６】
これにより、ダイシングラインに沿って容易に溝を形成することができる。このため、チップを傷つけることを抑制して、製造プロセスにおいて反りを緩和することができる。
【００１７】
本発明の半導体装置は、層間絶縁膜を有するチップを備えた半導体装置において、チップを横断するように、層間絶縁膜に溝が形成されていることを特徴としている。
【００１８】
本発明の半導体装置によれば、層間絶縁膜に溝が形成されているので、層間絶縁膜を形成した際に、反りが緩和されている。反りの影響を低減して製造されているので、半導体装置の特性のばらつきを抑制することができる。さらに、チップ間に溝が形成されているので、チップが傷つけられることを抑制できる。したがって、特性を向上した半導体装置を実現することができる。
【発明の効果】
【００１９】
以上より、本発明の半導体装置の製造方法によれば、半導体装置の製造プロセスにおいて生じる反りを緩和して半導体装置を製造することができる。また、本発明の半導体装置によれば、特性を向上した半導体装置を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態における半導体装置の概略的断面図である。
【図２】本発明の実施の形態における１つのチップを概略的に示し、図１における線分ＩＩ−ＩＩに沿った概略断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示すフローチャートである。
【図４】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図５】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図６】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図７】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図６における線分ＶＩＩ−ＶＩＩに沿った概略断面図である。
【図８】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図９】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図７における線分ＩＸ−ＩＸに沿った概略断面図である。
【図１０】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１１】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１２】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１３】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１４】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１５】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図であり、図１４における線分ＸＶ−ＸＶに沿った断面図である。
【図１６】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１７】本発明の実施の形態における半導体装置を製造方法の各工程を説明するための概略断面図である。
【図１８】本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。
【図１９】本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。
【図２０】本発明の実施の形態における半導体装置の溝とダイシングラインとの関係を示す概略図である。
【図２１】本発明の実施の形態における半導体装置の溝の変形例を示す概略図である。
【図２２】本発明の実施の形態における半導体装置の溝の変形例を示す概略図である。
【図２３】本発明の実施例における半導体装置の各製造プロセスにおける反りの状態を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２２】
図１および図２を参照して、本発明の一実施の形態における半導体装置１を説明する。図１および図２を参照して、本実施の形態における半導体装置１は、層間絶縁膜１７を有するチップ１０を備えている。複数のチップ１０は、層間絶縁膜１７に形成された溝２、およびダイシングライン３で互いに分割されている。各々のチップ１０は、図２に示すように、たとえば縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）である。
【００２３】
図２に示すように、１つのチップ１０であるＭＯＳＦＥＴは、基板１１と、半導体層１２と、ウエル領域１３と、ソース領域１４と、絶縁膜１５と、ゲート電極１６と、層間絶縁膜１７と、ソース電極１８と、ドレイン電極１９とを備えている。
【００２４】
基板１１は、たとえばｎ型ＳｉＣ基板である。この基板１１上に、たとえばｎ-ＳｉＣからなる半導体層１２が形成されている。半導体層１２の主面には、マーク２１が形成されている。このマーク２１は、半導体層１２上にマスク層を形成する際の合わせマークである。
【００２５】
ウエル領域１３は、半導体層１２とｐｎ接合をなすように、半導体層１２の主面の一部に位置している。ウエル領域１３は、たとえばｐ型ＳｉＣである。ソース領域１４は、ウエル領域１３とｐｎ接合をなすように、ウエル領域１３内の主面の一部に位置している。ソース領域１４は、たとえばｎ+ＳｉＣである。
【００２６】
また半導体層１２は、ソース領域１４と同じ導電型（ｎ）であり、ソース領域１４よりも低い不純物濃度を有している。半導体層１２は、たとえば１０μｍの厚みを有している。なお、半導体層１２と、ソース領域１４の不純物濃度との高低は特に限定されない。ソース領域１４の不純物濃度は半導体層１２の不純物濃度よりも高いことが好ましく、たとえば１×１０18ｃｍ-3〜１×１０20ｃｍ-3の不純物濃度を有する。ｎ型不純物としては、たとえば窒素（Ｎ）、リン（Ｐ）などを用いることができる。
【００２７】
またウエル領域１３は、半導体層１２と異なる第２の導電型（ｐ）である。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）などを用いることができる。ウエル領域１３は、たとえば５×１０15ｃｍ-3〜５×１０18ｃｍ-3の不純物濃度を有する。
【００２８】
ウエル領域１３におけるソース領域１４と半導体層１２とに挟まれた領域は、ＭＯＳＦＥＴのチャネルとなる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００２９】
絶縁膜１５は、半導体層１２とゲート電極１６とを絶縁するためのもの（ゲート酸化膜）であり、ソース領域１４と半導体層１２とに挟まれる少なくともウエル領域１３上に接触するように形成されている。絶縁膜１５は、３０ｎｍ以上１００ｎｍ以下の厚みを有している。
【００３０】
ゲート電極１６は、絶縁膜１５上に形成され、ソース領域１４と半導体層１２とに挟まれるウエル領域１３と少なくとも対向するように形成されている。なお、ゲート電極１６は、ソース領域１４と半導体層１２との間に位置するウエル領域１３上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。
【００３１】
ソース領域１４に電気的に接続するように、ソース領域１４上にはソース電極１８が形成されている。このソース電極１８は、層間絶縁膜１７によりゲート電極１６と電気的に絶縁されている。
【００３２】
図１に示すように、層間絶縁膜１７には、他のチップ１０と電気的に分離するために、チップ１０を横断するように、溝２が形成されている。溝２は、半導体装置１において、各々のチップ１０を囲むように格子状に形成されていることが好ましい。
【００３３】
また、基板１１に電気的に接続するように、基板１１において半導体層１２と接触する面と反対側の面にはドレイン電極１９が形成されている。
【００３４】
続いて、図１〜図２２を参照して、本実施の形態における半導体装置１の製造方法について説明する。
【００３５】
まず、図３および図４に示すように、基板１１を準備する（ステップＳ１）。このステップＳ１では、たとえば導電型がｎ型のＳｉＣ基板を基板１１として準備する。また、基板１１としては、たとえば比抵抗が０．０２ΩｃｍのＳｉＣ基板を用いてもよい。
【００３６】
このステップＳ１では、基板１１自体の反りを緩和するために、研磨などを施してもよいが、基板１１に溝を形成しないことが好ましい。
【００３７】
次に、図３および図４に示すように、基板１１上にＳｉＣからなる半導体層１２を形成する（ステップＳ２）。具体的には、図４に示すように、基板１１上に半導体層１２を形成する。半導体層１２を形成する方法は特に限定されないが、たとえばＣＶＤ（Chemical Vapor Deposition：化学蒸着）法により形成することができる。半導体層１２は、たとえば導電型がｎ型のＳｉＣからなり、その厚みはたとえば１０μｍである。また、半導体層１２におけるｎ型の不純物の濃度としては、たとえば１×１０16ｃｍ-3という値を用いることができる。
【００３８】
このステップＳ２では、基板１１および半導体層１２を備えた積層体自体の反りを緩和するために、研磨などを施してもよいが、半導体層１２には溝を形成しないことが好ましい。
【００３９】
次に、図３および図５に示すように、マーク２１を形成する（ステップＳ３）。マーク２１は、ステッパの位置合わせに用いられる合わせマークである。マーク２１の形成方法は特に限定されないが、たとえばレーザなどを用いて半導体層１２に照射する。
【００４０】
次に、図３、図６および図７に示すように、半導体層１２上に、マスク層２２を形成する（ステップＳ４）。マスク層２２は、たとえば酸化膜などである。マスク層２２を形成すると、基板１１、半導体層１２およびマスク層２２を備えた積層体には反りが生じる。さらに、マスク層２２を形成すると、ステップＳ３で形成したマーク２１が見えにくくなる。
【００４１】
次に、図３、図８および図９に示すように、マスク層２２に、溝２２ａを形成する（ステップＳ５）。このステップＳ５では、半導体層１２のマーク２１が露出するように、溝２２ａを形成する。本実施の形態では、互いのチップとなるべき積層体を分割するように、かつ、マーク２１が露出するように、溝２２ａを形成する。
【００４２】
このステップＳ５では、図８に示すように、溝２２ａを格子状に形成している。つまり、上方から見たときに、溝２２ａは格子状に形成されている。溝２２ａの形状は特に限定されず、ストライプ状であってもよい。また、溝２２ａは、チップの境界に形成することが好ましく、ステップＳ１９で形成するダイシングライン３（図１参照）に沿って溝２２ａを形成することがより好ましい。この場合、半導体装置を傷付けることを抑制できる。
【００４３】
このステップＳ５では、溝２２ａにより、マスク層２２を一定面積（たとえば４００ｍｍ2）以下に細かく分割しているので、応力を緩和することができる。このため、溝２２ａを形成することにより、基板１１、半導体層１２およびマスク層２２の積層体の反りを緩和することができる。
【００４４】
次に、図３および図１０に示すように、マスク層２２に、パターンを形成する（ステップＳ６）。このステップＳ６では、ウエル領域１３となるべき領域が開口したパターンを形成する。パターンは、たとえばフォトリソグラフィにより形成することができる。つまり、マスク層２２が形成された半導体層１２を、ステッパと呼ばれる露光装置にセットし、マスクパターンを転写し、現像処理することで、マスク層２２にパターンを形成することができる。
【００４５】
本実施の形態では、ステップＳ５で基板１１、半導体層１２およびマスク層２２の積層体の反りを緩和している。このため、ステップＳ６での位置合わせの際に、反りの影響を低減できるので、ばらつきを小さくすることができる。
【００４６】
次に、図３および図１０に示すように、パターンが形成されたマスク層２２から開口した領域に、イオン注入する（ステップＳ７）。このステップＳ７では、導電型がｐ型の不純物（たとえばＡｌ）を半導体層１２に注入することにより、図１０に示すようにウエル領域１３を形成することができる。イオン注入した後に、マスク層２２を除去する。
【００４７】
次に、図３に示すように、マスク層の形成（ステップＳ４）、溝の形成（ステップＳ５）、パターニングの形成（ステップＳ６）およびイオン注入（ステップＳ７）を繰り返す（ステップＳ８）。本実施の形態では、図１１に示すように、ソース領域１４を形成するために、再度新たなマスク層２４を形成する。このマスク層２４についても、反りを緩和するために、溝を形成する。溝を形成した後に、パターニングをして、パターンを有するマスク層２４を形成する。
【００４８】
また、ソース領域１４を形成するために、パターンが形成されたマスク層２４から開口した領域にイオン注入する場合には、たとえば導電型がｎ型の不純物（たとえばＰ）を半導体層１２に注入する。
【００４９】
なお、ステップＳ７およびＳ８のイオン注入の後に、活性化アニール処理を行なってもよい。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７００〜１８００℃、加熱時間３０分といった条件を用いることができる。活性化アニールにより、イオン注入領域の不純物を活性化するとともに、結晶性の回復を行なうことができる。
【００５０】
次に、図３および図１２に示すように、絶縁膜１５を形成する（ステップＳ９）。形成する絶縁膜１５の厚みは、たとえば３０ｎｍ以上１００ｎｍ以下である。
【００５１】
具体的には、図１２に示すように、半導体層１２、ウエル領域１３、およびソース領域１４上を覆うように絶縁膜１５を形成する。この絶縁膜１５を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、たとえば加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
【００５２】
このステップＳ９で絶縁膜１５を形成すると、基板１１、半導体層１２、および絶縁膜１５を備えた積層体に反りが生じる。
【００５３】
次に、図３に示すように、絶縁膜１５に溝（図示せず）を形成する（ステップＳ１０）。これにより、絶縁膜１５に生じた反りを緩和することができる。
【００５４】
また、ステップＳ９またはＳ１０後に、たとえば不活性ガスであるＡｒガスを用いたアニールを行なってもよい。具体的には、Ａｒガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
【００５５】
その後、さらに、有機洗浄、酸洗浄、ＲＣＡ洗浄などの表面洗浄化を行ってもよい。
次に、図３および図１３に示すように、絶縁膜１５をパターニングする（ステップＳ１１）。このステップＳ１１では、ソース領域１４上にソース電極１８を形成するために、ソース領域上に位置する絶縁膜１５を除去する。
【００５６】
次に、図３および図１３に示すように、ゲート電極１６を形成する（ステップＳ１２）。具体的には、絶縁膜１５上に高濃度ｎ型ポリＳｉなどのゲート電極１６となるべき層をＣＶＤ法などにより形成する。この層上に、フォトリソグラフィ法を用いて、ゲート電極１６となるべき領域以外の領域が開口したパターンを有するレジスト膜を形成する。このレジスト膜にも、積層体の反りを緩和するために、溝を形成してもよい。当該レジスト膜をマスクとして用いて、パターンから露出した層をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）などにより除去する。これにより、ゲート電極１６を形成できる。
【００５７】
次に、図３および図１３に示すように、ソース電極１８の一部を形成する（ステップＳ１３）。具体的には、フォトリソグラフィ法を用いて、ソース領域１４の一部が開口したパターンを有するレジスト膜を形成する。パターンおよびレジスト上に、Ｎｉなどの導体膜を形成する。その後、レジストを除去（リフトオフ）することにより、絶縁膜１５から開口したソース領域１４と接触するソース電極１８の一部を形成することができる。
【００５８】
また、基板１１の裏面側にドレイン電極１９を形成する（ステップＳ１４）。ドレイン電極１９は、たとえばニッケル（Ｎｉ）を用いることができる。ソース電極１８およびドレイン電極１９を形成した後に、たとえば合金化のための熱処理を行なう。これにより、図１３に示すように、基板１１下にドレイン電極１９を形成することができる。
【００５９】
次に、図３、図１４および図１５に示すように、層間絶縁膜１７を形成する（ステップＳ１５）。具体的には、ゲート電極１６を覆うように、ＳｉＯ2などよりなる層間絶縁膜１７となるべき絶縁膜を形成する。絶縁膜の形成方法は特に限定されないが、たとえばＣＶＤ法、あるいはプラズマＣＶＤ法により酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）を堆積しても良い。たとえばプラズマＣＶＤ法によるＳｉＯ2堆積の条件としては、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ2）との原料ガスを用いて、加熱温度３５０℃で、たとえば１μｍ堆積しても良い。
【００６０】
このステップＳ１１で層間絶縁膜１７を形成すると、基板１１、半導体層１２、絶縁膜１５およびゲート電極１６を備えた積層体に反りが生じる。
【００６１】
次に、図３および図１６に示すように、層間絶縁膜１７に溝２を形成する（ステップＳ１６）。このステップＳ１６で溝２を形成することにより、基板１１、半導体層１２、絶縁膜１５、ゲート電極１６、一部のソース電極１８、および層間絶縁膜１７を備えた積層体の反りを緩和できる。
【００６２】
溝２の形成方法は、特に限定されず、ステップＳ５の溝２２ａと同様に行なうことができる。なお、溝２は、層間絶縁膜１７を貫通するように形成してもよく、裏面まで達しないように形成してもよい。また、溝２は、各々のチップ１０となるべき積層体を分離するように、層間絶縁膜１７に格子状に形成することが好ましい。その他の溝２の構成は、溝２２ａと同様であるので、その説明は繰り返さない。
【００６３】
次に、図３および図１７に示すように、層間絶縁膜１７をパターニングする（ステップＳ１７）。このステップＳ１７では、層間絶縁膜１７上に、フォトリソグラフィ法を用いて、層間絶縁膜１７となるべき領域以外の領域（ソース電極１８を形成する領域）が開口したパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、パターンから露出した層間絶縁膜１７をＲＩＥなどにより除去する。これにより、図１７に示すように、開口部を有する層間絶縁膜１７と、基板１１と、半導体層１２と、絶縁膜１５と、ゲート電極１６とを備えた積層体２０を形成できる。
【００６４】
次に、図２および図３に示すように、ソース電極１８を形成する（ステップＳ１８）。具体的には、先に形成した一部のソース電極１８上に、上部ソース電極１８を形成する。上部ソース電極１８は、たとえばリフトオフ、エッチングなどを用いて形成することができる。これにより、図２に示すチップ１０としてのＭＯＳＦＥＴを製造することができる。
【００６５】
次に、図１および図３に示すように、ダイシングライン３を形成する（ステップＳ１９）。ダイシングライン３は、複数のチップ間を分割する。ダイシングライン３の形成方法は特に限定されないが、たとえば機械的な方法で形成することができる。
【００６６】
以上のステップＳ１〜Ｓ１９を実施することにより、図１に示す半導体装置１を製造することができる。
【００６７】
ここで、図１８〜図２１を参照して、層間絶縁膜１７に形成する溝２と、ダイシングライン３との関係について説明する。なお、図１８〜図２１において、溝２とダイシングライン３との位置を明確にするために、半導体装置１を上方から見たときに現れる他の構成は省略している。
【００６８】
図１８に示すように、溝２は、ダイシングライン３と重なっていて、かつダイシングライン３の幅よりも狭くてもよい。また、図１９に示すように、溝２は、ダイシングライン３と重なっていて、かつダイシングライン３の幅よりも広くてもよい。また、図２０に示すように、溝２は、ダイシングライン３の全体を覆うように、形成してもよい。
【００６９】
また、反りを緩和するための溝は、図８に示すように格子状であってもよく、図２１に示すようにストライプ状であってもよく、図２２に示すように複数の矩形が形成された形状であってもよい。
【００７０】
また、本実施の形態では、層間絶縁膜１７に形成された溝２で囲まれる領域には１つのチップ１０が形成されているが、複数のチップ１０が形成されていてもよい。
【００７１】
また、本実施の形態では、チップ１０としてＭＯＳＦＥＴを例に挙げて説明したが、特に限定されず、たとえばＪＦＥＴ（Junction Field-Effect Transistor：接合電界効果トランジスタ）、ｐｎダイオード、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などにも適用することができる。
【００７２】
以上説明したように、本実施の形態における半導体装置１の製造方法は、ＳｉＣ基板１１上に、ＳｉＣからなる半導体層１２を形成する工程（ステップＳ２）と、半導体層１２上に、膜を形成する工程（ステップＳ４、Ｓ９、Ｓ１５）と、膜に溝を形成する工程（ステップＳ５、Ｓ１０、Ｓ１６）とを備えている。
【００７３】
本発明の半導体装置１の製造方法によれば、基板１１、半導体層１２ではなく、半導体層１２上に形成した膜（成膜された膜）に溝を形成している。本発明者は、基板１１の反りよりも半導体装置１を製造するプロセスにおいて形成される膜による反りに着目して本発明の完成に至った。これにより、膜による反りを緩和することができる。このため、半導体装置１の製造プロセス途中に生じた反りを適宜緩和して、次のプロセスに進めることができる。また、溝を形成することで反りを緩和しているので、膜の種類によらず、生じた反りを緩和することができる。したがって、半導体装置１の製造プロセスにおいて生じる反りを緩和することができる。その結果、露光不良や面内ばらつきを抑制できるので、特性を向上した半導体装置１を製造することができる。
【００７４】
特に、パターニングの前に膜の形成による反りを緩和しているので、反りの影響を低減した状態でパターニングを行なうことができる。このため、パターニングの精度を向上することができる。これにより、製造する半導体装置１の特性のばらつきを抑制することができる。したがって、特性を向上した半導体装置を製造することができる。
【００７５】
さらに、基板１１および半導体層１２に直接溝を形成していないので、基板１１および半導体層１２にダメージが入ることを抑制できる。
【００７６】
さらには、半導体装置１はＳｉＣ半導体装置であるので、高温でイオン注入する必要がある。このため、マスク層の厚みを大きくする必要がある。この結果、マスク層を形成することにより反りが生じやすくなる。同様に、ＳｉＣ半導体装置は、高耐圧であることが要求される。このため、絶縁膜を厚くする必要がある。しかし、本実施の形態では、マスク層および絶縁膜を形成した後に、反りを緩和するために溝を形成している。このため、厚みの大きいマスク層および絶縁膜を形成しても、反りの影響を低減して、次のプロセスへ進めることができる。したがって、本実施の形態における半導体装置１の製造方法は、ＳｉＣ半導体装置の製造方法に適している。
【００７７】
本実施の形態における半導体装置１は、層間絶縁膜１７を有するチップ１０を備えた半導体装置１において、チップ１０を横断するように、層間絶縁膜１７に溝２が形成されていることを特徴としている。
【００７８】
本実施の形態における半導体装置１によれば、層間絶縁膜１７に溝が形成されているので、層間絶縁膜１７を形成した後に生じる反りが緩和されている。このため、反りの影響を低減して半導体装置１は製造されているので、半導体装置１の特性のばらつきを抑制することができる。さらに、チップ１０間に溝２が形成されているので、チップ１０が傷つけられることを抑制できる。したがって、特性を向上した半導体装置１を実現することができる。
【実施例】
【００７９】
本実施例では、半導体層上に形成した膜に溝を形成する工程を備えることによる効果について調べた。
【００８０】
（試料ａ〜ｃ）
試料ａ〜ｃを以下の工程により製造した。具体的には、まず、ＳｉＣ基板を準備した。試料ｃのＳｉＣ基板の反りを測定した。反りは、光の干渉縞を用いて測定した。その結果を図２３のエピ前として示す。なお、図２３において、反りが０とは、測定面が水平基準面に対して平行であることを意味する。
【００８１】
次に、ＳｉＣ基板上に、ＳｉＣからなる半導体層を形成した。半導体層を形成した後の試料ａ〜ｃの反りを上記と同様に測定した。その結果を図２３のエピ後として示す。
【００８２】
次に、半導体層上に、ＳｉＯ2からなる絶縁膜を形成した。絶縁膜を形成した後の試料ａ〜ｃの反りを上記と同様に測定した。その結果を図２３の膜積層として示す。
【００８３】
次に、絶縁膜に、幅１００μｍの格子状の溝を形成した。溝を形成した後の試料ａ〜ｃの反りを上記と同様に測定した。その結果を図２３の膜分割として示す。
【００８４】
（測定結果）
図２３に示すように、絶縁膜に溝を形成することにより、試料ａ〜ｃのすべてにおいて反りを大幅に低減できた。このことから、膜に溝を形成することにより、半導体装置の製造プロセスにおいて生じる反りを低減できることがわかった。
【００８５】
また、試料ｃを参照して、ＳｉＣ基板上にＳｉＣからなる半導体層を形成したときに生じる反りよりも、絶縁膜を形成したときに生じる反りが非常に大きいことがわかった。このことから、絶縁膜を形成したときに生じる反りを緩和することにより、半導体装置の特性の劣化を抑制できることがわかった。
【００８６】
以上より、本実施例によれば、半導体層上に形成した膜に溝を形成する工程を備えることにより、半導体装置の製造プロセスにおいて生じる反りを効果的に抑制できることが確認された。また、半導体装置の製造プロセスにおいて生じる反りは、半導体基板の反りよりも、半導体層を形成した後の製造プロセスにおいて生じる反りの影響が大きいことが確認された。
【００８７】
以上のように本発明の実施の形態および実施例について説明を行なったが、各実施の形態および実施例の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８８】
１  半導体装置、２  溝、３  ダイシングライン、１０  チップ、１１  基板、１２  半導体層、１３  ウエル領域、１４  ソース領域、１５  絶縁膜、１６  ゲート電極、１７  層間絶縁膜、１８  ソース電極、１９  ドレイン電極、２０  積層体、２１  マーク、２２，２４  マスク層、２２ａ  溝。
【図１】
2011060901.tif 000003
【図２】
2011060901.tif 000004
【図３】
2011060901.tif 000005
【図４】
2011060901.tif 000006
【図５】
2011060901.tif 000007
【図６】
2011060901.tif 000008
【図７】
2011060901.tif 000009
【図８】
2011060901.tif 000010
【図９】
2011060901.tif 000011
【図１０】
2011060901.tif 000012
【図１１】
2011060901.tif 000013
【図１２】
2011060901.tif 000014
【図１３】
2011060901.tif 000015
【図１４】
2011060901.tif 000016
【図１５】
2011060901.tif 000017
【図１６】
2011060901.tif 000018
【図１７】
2011060901.tif 000019
【図１８】
2011060901.tif 000020
【図１９】
2011060901.tif 000021
【図２０】
2011060901.tif 000022
【図２１】
2011060901.tif 000023
【図２２】
2011060901.tif 000024
【図２３】
2011060901.tif 000025