(57)【要約】【課題】小型化とこれに伴う装置の特性の劣化の抑制とが同時に可能な半導体装置を提供すること。【解決手段】ＳｉＣ基板１１上に形成された第１のＧａＮ層１２と、第１のＧａＮ層１２上に形成されたソースパッド２３と、第１のＧａＮ層１２上に形成された複数の円柱状のＧａＮ層１４と、これらの円柱状のＧａＮ層１４の上端に接するように形成された第２のＧａＮ層１６と、第２のＧａＮ層１６上に形成されたドレインパッド２５と、を具備する半導体装置であって、複数の円柱状のＧａＮ層１４は、それぞれ下から順にソース領域１８、ゲート領域１９、ドレイン領域１７からなり、ソース領域１８の周囲には第１の絶縁膜２０、ゲート領域１９の周囲にはゲート電極２１、ドレイン領域１７の周囲には第２の絶縁膜２２がそれぞれ形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成された第１の化合物半導体層と、
この第１の化合物半導体層上に形成された第１の電極パッドと、
前記第１の化合物半導体層上のうち、前記第１の電極パッドとは離間した位置に形成され、第１導電型の化合物半導体からなる円柱状の第１の不純物領域と、
この第１の不純物領域の周囲に形成された第１の絶縁膜と、
前記第１の不純物領域上に形成され、この第１の不純物領域と同一材料からなる円柱状のゲート領域と
このゲート領域の周囲に形成されたゲート電極と、
前記ゲート領域上に形成され、前記ゲート領域と同一材料からなる円柱状の第２の不純物領域と、
この第２の不純物領域の周囲に形成された第２の絶縁膜と、
この第２の絶縁膜上に形成された第２の化合物半導体層と、
この第２の化合物半導体層上に形成された第２の電極パッドと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の不純物領域、前記ゲート領域および前記第２の不純物領域からなる円柱状の化合物半導体層は、前記第１の化合物半導体層上に、互いに離間して複数形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の化合物半導体、前記第２の化合物半導体および前記化合物半導体は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上に第１の化合物半導体層をエピタキシャル成長する工程と、
この第１の化合物半導体層上に第１の電極パッドを形成する工程と、
前記第１の化合物半導体層上に第１の絶縁膜を形成する工程と、
この第１の絶縁膜上にゲート電極を形成する工程と、
このゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
この第２の絶縁膜、前記ゲート電極および前記第１の絶縁膜を貫通するように孔を形成する工程と、
この孔の内部に、化合物半導体からなる第１導電型の第１の不純物領域、ゲート領域および第１導電型の第２の不純物領域を、前記第１の絶縁膜、前記ゲート電極、前記第２の絶縁膜とそれぞれ同じ膜厚で選択的にエピタキシャル成長する工程と、
前記第２の絶縁膜上に、第２の化合物半導体層をエピタキシャル成長する工程と、
この第２の化合物半導体層上に第２の電極パッドを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記孔を形成する工程は、互いに離間して複数の孔を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の化合物半導体、前記第２の化合物半導体、および前記化合物半導体は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＧａＡｓなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高出力が可能であり、優れた高周波特性を有しているため、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の一般的な半導体装置において、ＳｉＣ基板、サファイア等からなる基板上には、ＧａＮ層が形成されている。このＧａＮ層の表面には、チャネルとなる厚さが薄いｎ型不純物領域が形成されており、このｎ型不純物領域の両端には、ドレイン領域およびソース領域となるｎ＋型の不純物領域が、互いに離間して形成されている。ｎ＋型の不純物領域上には、それぞれドレイン電極、ソース電極が形成されており、これらの電極の間には、ゲート電極が形成されている（特許文献１等参照）。なお、上述の半導体装置は、デプレッション型のＦＥＴである。
【０００４】
近年、上述の従来のＦＥＴの高集積化、低電圧動作等を実現するため、ＦＥＴを小型化することが望まれている。しかし、ＦＥＴを小型化するに伴い、以下の問題がある。
【０００５】
まず第１に、ＦＥＴの構造上、ドレイン電極、ソース電極、ゲート電極は同一平面上に形成されるため、これらの電極が大きな占有面積を占める。さらに、これらの各電極からＦＥＴの外部に信号若しくはバイアスを入出力するための電極パッドを形成する必要があるが、これらの電極パッドも、ドレイン電極、ソース電極、ゲート電極と同一平面上に形成されるため、さらに大きな占有面積が必要になるという問題がある。なお、上述の各電極パッドは、通常はエアブリッジ構造により各電極と接続されるが、このエアブリッジ構造の形成も困難である。
【０００６】
第２に、装置の小型化に伴ってソース・ゲート間、ゲート・ドレイン間の距離が短くなるため、ＦＥＴの耐圧が低下するという問題がある。耐圧を向上させるために、ソースフィールドプレート電極が形成される構成が知られている（特許文献２等参照）が、小型化によってゲート電極も小さくなるため、ソースフィールドプレート電極の形成に伴って、ゲート電極が変形するという問題がある。
【０００７】
第３に、小型化に伴ってゲート幅も狭くなるため、短チャネル効果により、リーク電流が大きくなるという問題がある。
【０００８】
第４に、小型化に伴って、ソース・ゲート間距離、ゲート・ドレイン間距離、ゲート幅などを、精密に制御して製造しなければならないため、製造が困難になるという問題がある。さらに、ドレイン電極、ソース電極、ゲート電極は、パターニングにより形成されるが、この際に、これらの電極の端部にすそ引きが発生する。このすそ引きは、装置の小型化に伴って相対的に大きくなるため、大きな製造誤差を有する電極が形成されるという問題がある。
【０００９】
以上の理由により、ＦＥＴを小型化するに伴い、ＦＥＴの性能が劣化し、さらに製造も困難になるため、小型化には限界がある。
【００１０】
これに対して、基板に対して垂直方向に形成された円柱状のＳｉ層の上端部にドレイン電極、円柱状のＳｉ層の下端部にソース電極が形成され、このＳｉ層の周囲に絶縁膜を介してゲート電極が形成された構造のトランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（特許文献３等参照）。このＳＧＴによれば、小型化とこれに伴う性能の劣化の抑制を同時に実現することが可能である。
【００１１】
しかし、上述のＳＧＴはＳｉ系のデバイスであるため、高周波特性に優れたデバイスではない。また、このＳＧＴは、円柱状のＳｉ層を、所望の高さになるように例えばエッチングにより形成した後、酸化膜の形成とエッチングとを繰り返すことにより、Ｓｉ層の側面に絶縁膜を形成するため、製造工程が複雑である。さらに、酸化膜とエッチングとの繰り返しにより、Ｓｉ層の表面が露出される時間が増すため、Ｓｉ層の表面が自然酸化し、また、製造工程において、Ｓｉ層の表面が空気、エッチング液、洗浄薬品等と接触するため、ダメージを受ける。これらに加えて、円柱状のＳｉ層の高さ、絶縁膜が形成される位置をｎｍオーダーで精密に制御して形成することは困難であるため、ソース・ゲート間距離、ゲート・ドレイン間距離を精密に制御することは困難である。従って、ＳＧＴは、小型化は可能であるものの、十分に性能の劣化を抑制することができるものではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−３３０９１６号公報
【特許文献２】特表２００８−５３３７１７号公報
【特許文献３】特開２００９−３８２０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の課題は、小型化とこれに伴う装置の特性の劣化の抑制とが同時に可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、基板上に形成された第１の化合物半導体層と、この第１の化合物半導体層上に形成された第１の電極パッドと、前記第１の化合物半導体層上のうち、前記第１の電極パッドとは離間した位置に形成され、第１導電型の化合物半導体からなる円柱状の第１の不純物領域と、この第１の不純物領域の周囲に形成された第１の絶縁膜と、前記第１の不純物領域上に形成され、この第１の不純物領域と同一材料からなる円柱状のゲート領域とこのゲート領域の周囲に形成されたゲート電極と、前記ゲート領域上に形成され、前記ゲート領域と同一材料からなる円柱状の第２の不純物領域と、この第２の不純物領域の周囲に形成された第２の絶縁膜と、この第２の絶縁膜上に形成された第２の化合物半導体層と、この第２の化合物半導体層上に形成された第２の電極パッドと、を具備することを特徴とするものである。
【００１５】
また、本発明による半導体装置の製造方法は、基板上に第１の化合物半導体層をエピタキシャル成長する工程と、この第１の化合物半導体層上に第１の電極パッドを形成する工程と、前記第１の化合物半導体層上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上にゲート電極を形成する工程と、このゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、この第２の絶縁膜、前記ゲート電極および前記第１の絶縁膜を貫通するように孔を形成する工程と、この孔の内部に、化合物半導体からなる第１導電型の第１の不純物領域、ゲート領域および第１導電型の第２の不純物領域を、前記第１の絶縁膜、前記ゲート電極、前記第２の絶縁膜とそれぞれ同じ膜厚で選択的にエピタキシャル成長する工程と、前記第２の絶縁膜上に、第２の化合物半導体層をエピタキシャル成長する工程と、この第２の化合物半導体層上に第２の電極パッドを形成する工程と、を具備することを特徴とする方法である。
【発明の効果】
【００１６】
本発明によれば、小型化とこれに伴う装置の特性の劣化の抑制とが同時に可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿った断面図である。
【図３】図１に示す半導体装置と、ドレインパッド、ソースパッドおよびゲートパッドとの位置関係を示す斜視図である。
【図４】図１に示す半導体装置の製造工程を示す上面図である。
【図５】図４の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図６】図１に示す半導体装置の製造工程を示す上面図である。
【図７】図６の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図８】図１に示す半導体装置の製造工程を示す上面図である。
【図９】図８の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１０】図１に示す半導体装置の製造工程を示す上面図である。
【図１１】図１０の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１２】図１に示す半導体装置の製造工程を示す上面図である。
【図１３】図１２の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１４】図１に示す半導体装置の製造工程を示す上面図である。
【図１５】図１４の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【図１６】図１に示す半導体装置の製造工程を示す上面図である。
【図１７】図１６の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示す斜視図である。図１に示すように、ＳｉＣ基板１１上には、第１のＧａＮ層１２が形成されている。この第１のＧａＮ層１２の表面上には、複数の円柱状のＧａＮ層１４が形成されている。複数の円柱状のＧａＮ層１４上には、第２のＧａＮ層１６が形成されている。なお、図１においては、第１のＧａＮ層１２と第２のＧａＮ層１６との間については、円柱状のＧａＮ層１４以外は省略して示している。
【００２０】
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った断面図である。図２に示すように、第１のＧａＮ層１２の表面上に形成された複数の円柱状のＧａＮ層１４は、この上端のドレイン領域１７、下端のソース領域１８および、ドレイン領域１７とソース領域１８との間のゲート領域１９によって構成されている。これらの各領域１７、１８、１９は、それぞれ所望の濃度に形成されたｎ型の不純物領域である。
【００２１】
ソース領域１８は、この周囲が、第１のＧａＮ層１２上に形成された厚さがＬ１の第１の絶縁膜２０に覆われている。ゲート領域１９は、この周囲が、第１の絶縁膜２０上に形成された厚さがＬ２のゲート電極２１に覆われている。そして、ドレイン領域１７は、この周囲が、ゲート電極２１上に形成された厚さがＬ３の第２の絶縁膜２２に覆われている。なお、ゲート電極２１は、ゲート領域１９とショットキー接合されている。
【００２２】
ここで、例えば、ソース領域１８および第１の絶縁膜２０の厚さＬ１および、ドレイン領１７域および第２の絶縁膜２２の厚さＬ３は、所望の耐圧が得られる程度に長く形成され、ゲート電極１４の厚さＬ２は、短チャネル効果を抑制することができる程度に形成される。
【００２３】
図３は、図１に示される本実施形態の半導体装置に電圧を印加する手段を説明するための斜視図である。具体的には、ドレインパッド、ソースパッドおよびゲートパッドが形成された本実施形態の半導体装置を模式的に示す斜視図である。図３に示すように、第１のＧａＮ層１２上には、ソースパッド２３が形成されており、第１の絶縁膜２０上には、ゲート電極１４に接続されたゲートパッド２４が形成されている。また、第２のＧａＮ層１６上には、ドレインパッド２５が形成されている。
【００２４】
なお、図３においては、ドレインパッド２５、ソースパッド２３、ゲートパッド２４は、上から見て重ならないように形成されているが、それぞれが重なるように形成されていてもよく、形成される場所は限定されない。従って、例えば、ドレインパッド２５を、円柱状のＧａＮ層１４の上方に形成してもよい。
【００２５】
また、図３において、第１の絶縁膜２０と第１のＧａＮ層１２との間および、第１の絶縁膜２０と第２のＧａＮ層１６との間は、省略して示している。しかし実際は、図２に示されるように、第１の絶縁膜２０と第１のＧａＮ層１２との間は、第１の絶縁膜２０によって埋められており、第１の絶縁膜２０と第２のＧａＮ層１６との間は、第２の絶縁膜２２で埋められている。
【００２６】
このような実施形態に係る半導体装置は、例えばソースパッド２３を接地し、ドレインパッド２５に正の電圧を印加する。これにより、図２の矢印ａで示すように電流が流れる。この状態において、ゲートパッド２４に負の電圧を印加すると、ゲート領域１９に空乏層が形成される。これにより、ドレイン・ソース間の電流ａは止められる。
【００２７】
次に、本実施形態に係る半導体装置の製造方法について、図４乃至図１７を参照して説明する。なお、図４、図６、図８、図１０、図１２、図１４、図１６は、本実施形態に係る半導体装置の製造方法を説明するための上面図であり、図５、図７、図９、図１１、図１３、図１５、図１７は、各上面図の一点鎖線Ｙ−Ｙ´に沿った断面図である。
【００２８】
まず、図４、図５に示すように、ＳｉＣ基板１１上に第１のＧａＮ層１２を非選択的にエピタキシャル成長により形成する。そして、この第１のＧａＮ層１２の表面の一部に、ソースパッド２３をパターニングにより形成する。
【００２９】
つぎに、図６、図７に示すように、第１のＧａＮ層１２上に、例えばＳｉＮからなる第１の絶縁膜２０を形成する。この第１の絶縁膜２０の厚さＬ１がソース・ゲート間距離になるため、第１の絶縁膜２０は、所望のソース・ゲート間距離が得られる厚さになるように形成する。
【００３０】
つぎに、図８、図９に示すように、第１の絶縁膜２０上に、ゲート電極２１およびゲートパッド２４をパターニングにより一体形成する。このゲート電極２１の厚さＬ２は、従来のＦＥＴにおけるゲート幅に相当する距離になるため、ゲート電極２１等は、所望のゲート幅になるように形成する。なお、ゲートパッド２４は、図８に示されるように、ソースパッド２３と重ならないように形成される。
【００３１】
つぎに、図１０、図１１に示すように、ゲート電極２１およびゲートパッド２４が形成された第１の絶縁膜２０上に、例えばＳｉＮからなる第２の絶縁膜２２を形成する。この第２の絶縁膜２２の厚さＬ３がゲート・ドレイン間距離になるため、第２の絶縁膜２２は、所望のゲート・ドレイン間距離が得られる厚さになるように形成する。
【００３２】
つぎに、図１２、図１３に示すように、第２の絶縁膜２２上から、第１、第２の絶縁膜２０、２２およびゲート電極２１を貫通して、第１のＧａＮ層１２に至るまで、ドライエッチングにより、円柱状の孔２６を形成する。
【００３３】
次に、図１４、図１５に示すように、円柱状の孔２６の内部を埋めるように、円柱状のＧａＮ層１４を選択的にエピタキシャル成長させる。具体的には、所望の濃度のｎ型のＧａＮ層が成長されるガスを用いて、円柱状の孔２６の内部を埋めるように、ｎ型のＧａＮ層１４を選択成長させる。
【００３４】
なお、一般にＧａＮ層は、厚く形成されるほど欠陥が少なくなるため、上述の円柱状のＧａＮ層１４のように、基板１１に対して垂直方向にＧａＮ層を形成することにより、結晶性のよい円柱状のＧａＮ層１４が形成される。
【００３５】
次に、図１６、図１７に示すように、第２の絶縁膜２２上に第２のＧａＮ層１６を非選択的にエピタキシャル成長させる。
【００３６】
最後に、第２の絶縁膜２２上にドレインパッド２５をパターニングにより形成する。これにより、図３に示す半導体装置を製造することができる。
【００３７】
なお、実際には、この後、ソースパッド２３上およびゲートパッド２４上をエッチングにより開口して、これらを露出させる。そして、これらのパッド２３、２４およびドレインパッド２５にそれぞれ所望の配線を形成する。
【００３８】
以上に示す本実施形態の半導体装置によれば、ドレインパッド２５、ゲートパッド２４およびソースパッド２３を、ＳｉＣ基板１１に対して垂直方向に並ぶように任意の位置に形成される。また、従来のＦＥＴのようにゲート電極とゲート領域との接触面が帯状であるのに比較して、本実施形態の半導体装置のゲート電極２１とゲート領域１９との接触面は筒状である。従って、各電極が同一平面上に形成される従来のＦＥＴと比較して、半導体装置が占める面積を大幅に小さくすることができる。
【００３９】
また、ソース・ゲート間距離Ｌ１および、ゲート・ドレイン間距離Ｌ３は、ＳｉＣ基板１１に対して垂直方向に形成されるため、装置の占有面積を大きくすることなく、所望の耐圧が得られる程度に長く形成することができる。なお、耐圧が十分に大きな装置を得ることができるため、ソースフィールドプレート電極を形成する必要がない。
【００４０】
また、ゲート領域１９は、周囲がゲート電極２１に覆われるように形成されている。従って、ゲート電極２１に電圧を印加することにより形成される空乏層の厚さは、これと同様の電圧を従来のＦＥＴに印加した場合に形成される空乏層の厚さと比較して、２倍以上になる。したがって、低電圧でドレイン・ソース間電流を止めるように制御することができる。このように、低電圧でドレイン・ソース間電流を制御可能であるため、従来のＦＥＴと同一の電圧をゲート電極２１に印加した場合、より厚く空乏層を形成することができるため、リーク電流を少なくすることができる。
【００４１】
また、ゲート幅Ｌ２は、ゲート電極２１の厚さＬ２により決定される。ゲート電極２１の厚さＬ２は、ｎｍオーダーでの制御が可能であるため、ゲート幅Ｌ２の精密な制御を容易に行うことが可能である。これと同様に、ソース・ゲート間距離Ｌ１および、ゲート・ドレイン間距離Ｌ３は、それぞれ第１、第２の絶縁膜２０、２２の厚さＬ１、Ｌ３により決定されるが、これらの絶縁膜２０、２２の厚さＬ１、Ｌ３は、ｎｍオーダーでの制御が可能であるため、ソース・ゲート間距離Ｌ１および、ゲート・ドレイン間距離Ｌ３の精密な制御を容易に行うことが可能である。
【００４２】
また、本実施形態におけるゲート電極２１および各電極パッド２３、２４、２５は、パターニングにより形成されるが、これらの端部は、電流が流れる円柱状のＧａＮ層１４から離れた位置に形成される。従って、ゲート電極２１および各電極パッド２３、２４、２５の端部にすそ引きが発生しても、これらの大きさの製造誤差による装置の性能の劣化は発生しない。
【００４３】
すなわち、小型化とこれに伴う装置の特性の劣化の抑制が同時に可能な半導体装置を提供することができる。
【００４４】
また、上述の半導体装置の製造工程において、円柱状のＧａＮ層１４は、第１の絶縁膜２０、ゲート電極２１、第２の絶縁膜２２を積層した後、これらを貫通するように孔２６を設け、この孔２６にＧａＮ層を選択成長させることによって形成される。すなわち、円柱状のＧａＮ層１４は、上述の半導体装置の製造プロセスの最後に形成される。従って、上述の半導体装置の製造工程において、円柱状のＧａＮ層１４は、その表面が空気、エッチング液、洗浄薬品等と接触することなく形成される。これにより、本実施形態の半導体装置は、従来のＳｉ系の材料を用いたＳＧＴと比較して、特性の劣化を抑制することができる。
【００４５】
以上に本発明の実施形態に係る半導体装置およびその製造方法について説明した。しかし、本発明は、上述の実施形態の半導体装置に限定されるものではない。
【００４６】
例えば、上述の半導体装置において、円柱状のＧａＮ層１４は、ｐ型の不純物領域であってもよい。
【００４７】
また、上述の半導体装置において、ソースパッド２３とドレインパッド２５との位置関係および、ソース領域１７とドレイン領域１８との位置関係は、逆であってもよい。
【００４８】
また、上述の半導体装置において、円柱状のＧａＮ層１４の数および径は限定されない。例えば同一面積内に、径が小さく形成された円柱状のＧａＮ層１４を多く形成するほど、ドレイン・ソース間に多くの電流を流すことが可能となり、ハイパワーデバイスが形成される。
【００４９】
また、上述の半導体装置は、ＧａＮを用いたＦＥＴであった。しかし、例えばＧａＡｓなどの他の化合物半導体を用いたＦＥＴであっても、本発明を適用することができる。
【００５０】
また、上述の半導体装置は、ＳｉＣ基板１１上に形成されたが、基板は、例えばＳｉ基板、サファイア基板、Ａｌ基板等であってもよい。
【符号の説明】
【００５１】
１１・・・ＳｉＣ基板
１２・・・第１のＧａＮ層
１４・・・円柱状のＧａＮ層
１６・・・第２のＧａＮ層
１７・・・ドレイン領域
１８・・・ソース領域
１９、２７・・・ゲート領域
２０・・・第１の絶縁膜
２１・・・ゲート電極
２２・・・第２の絶縁膜
２３・・・ソースパッド
２４・・・ゲートパッド
２５・・・ドレインパッド
２６・・・円柱状の孔
２８・・・ｐ型の不純物領域
２９・・・ｎ型の不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011060913.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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