(57)【要約】【課題】ＥＣＣの訂正能力を変更することなく、メモリセルの閾値電圧分布を従来よりも狭くした半導体記憶装置を提供する。【解決手段】メモリは、セルと、ワード線の電圧を駆動するワード線ドライバと、セルのデータを検出するセンスアンプとを備え、セルストリングのうち選択セルにデータを書き込む書込み動作と該選択セルにデータが書き込まれたことを検証するベリファイリード動作とからなる書込みループを複数回繰り返して選択セルを第１の状態にする第１の書込みステージと、書込みループを複数回繰り返して選択セルを第１の状態から第２の状態にする第２の書込みステージとを実行することによって、多値データを選択セルに格納し、ワード線ドライバは、選択セルに第２の書込みステージを実行するときに、該選択セルに第１の書込みステージを実行するときよりも、選択セル以外の非選択セルのいずれかに印加するベリファイリード動作時の電圧を上昇させる。【選択図】図２
2011233209.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
ゲートが前記ワード線のいずれかに接続された複数のメモリセルと、
前記複数のワード線の電圧を駆動するワード線ドライバと、
前記複数のビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
複数の前記メモリセルは、前記ビット線とソースとの間に直列に接続されてセルストリングを構成し、
前記セルストリングのうち選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイリード動作とからなる書込みループを複数回繰り返して前記選択メモリセルを第１の状態にする第１の書込みステージと、前記書込みループを複数回繰り返して前記選択メモリセルを前記第１の状態から第２の状態にする第２の書込みステージとを実行することによって、複数ビットデータを前記選択メモリセルに格納し、
前記ワード線ドライバは、前記選択メモリセルに前記第２の書込みステージを実行するときに、該選択メモリセルに前記第１の書込みステージを実行するときよりも、前記選択メモリセル以外の非選択メモリセルのいずれかに印加する前記ベリファイリード動作時の電圧を上昇させることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線ドライバは、前記ベリファイリード動作時に、前記選択メモリセルに選択電圧を印加し、前記選択メモリセルの最も近くに隣接する第１の非選択メモリセルに前記選択電圧よりも高い第１のベリファイリード電圧を印加し、前記選択メモリセルから２番目に近い第２の非選択メモリセルに前記第１のベリファイリード電圧よりも高い第２のベリファイリード電圧を印加し、前記選択メモリセルから３番目に近い第３の非選択メモリセルに前記第１のベリファイリード電圧よりも高く前記第２のベリファイリード電圧よりも低い第３のベリファイリード電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および前記第２の書込みステージの後、前記書込みループを複数回繰り返して前記選択メモリセルを前記第２の状態から第３の状態にする第３の書込みステージを実行することによって、複数ビットデータを前記選択メモリセルに格納し、
前記ワード線ドライバは、前記選択メモリセルに前記第３の書込みステージを実行するときに、該選択メモリセルに前記第２の書込みステージを実行するときよりも、前記選択メモリセル以外の非選択メモリセルのいずれかに印加する前記ベリファイリード動作時の電圧を上昇させることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記書込みステージ中の或る書込みループでのベリファイ動作時点で、前記ワード線ドライバは、前記非選択メモリセルに接続されたいずれかの非選択ワード線の前記ベリファイリード動作時の電圧を上昇させることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記ワード線ドライバは、前記選択メモリセルに前記第２の書込みステージを実行するときに、該選択メモリセルに前記第１の書込みステージを実行するときよりも、全ての前記非選択メモリセルに印加する前記ベリファイリード動作時の電圧を上昇させることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記ワード線ドライバは、前記選択メモリセルに前記第２の書込みステージを実行するときに、該選択メモリセルに前記第１の書込みステージを実行するときよりも、前記第１のベリファイリード電圧を上昇させ、前記第２および前記第３のベリファイリード電圧を変更しないことを特徴とする請求項２から請求項４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置は、メモリ容量を増大させるために微細化が進んでいる。微細化が進むと、隣接するメモリセル間の間隔が狭くなるため、メモリセル間の干渉等（以下、近接効果という）が無視できなくなる。近接効果により、データを書き込んだメモリセルの閾値電圧分布の幅が広くなってしまう。
【０００３】
一方、メモリの微細化に伴い、書込みおよび読出し時に印加される電圧も低下させることが好ましい。しかし、メモリセルの閾値電圧分布の幅が広くなると、データ間の間隔（電圧差）を大きくしなければならないので、書込みおよび読出し時に印加される電圧はむしろ高くなってしまう。従って、データ書込み後のメモリセルの閾値電圧とデータ消去後のメモリセルの閾値電圧との差が大きくなる。その結果、隣接するメモリセル間の干渉（近接効果）が大きくなり、さらに閾値電圧分布の幅が広くなってしまう。
【０００４】
閾値電圧分布の幅が広くなっても、ＥＣＣ（Error Correcting Code）を用いることによって、書込みまたは読出し電圧の上昇を抑制することができる。しかし、訂正能力の高いＥＣＣは、多くの冗長カラムを必要とし、ＥＣＣ回路のゲート数が多くなる。このため、メモリのチップサイズが大きくなり、コストを増大させる。
【０００５】
また、各メモリセルが２ビット以上のデータを記憶する多値記憶メモリは、近接効果の低減のために、１回のデータ書込みを２段階（２ステージ）以上に分けて書き込む。この場合、ワード線ＷＬｎに接続されたメモリセルＭＣｎの１回目の書込みステージと２回目の書込みステージとの間に、メモリセルＭＣｎに隣接するメモリセルＭＣｎ−１、ＭＣｎ+１に書込みステージが実行される場合がある。従って、メモリセルＭＣｎに対する２回目の書込みステージにおけるメモリセルＭＣｎ−１、ＭＣｎ+１の閾値電圧が、メモリセルＭＣｎに対する１回目の書込みステージにおけるメモリセルＭＣｎ−１、ＭＣｎ+１の閾値電圧よりも高くなっている場合がある。この場合、メモリセルＭＣｎに対する２回目の書込みステージにおけるベリファイリードでは、１回目の書込みステージにおけるベリファイリードに比べて、メモリセルＭＣｎ−１、ＭＣｎ+１の抵抗値が高くなっている。従って、隣接メモリセルＭＣｎ−１、ＭＣｎ+１の影響によって、選択メモリセルＭＣｎに流れる電流（セル電流）が変化してしまう。これも、閾値電圧分布の幅を広くする原因である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５７３１５号公報
【特許文献２】特開２００６−２２８３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＥＣＣの訂正能力を変更することなく、メモリセルの閾値電圧分布を従来よりも狭くすることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、複数のワード線と、複数のビット線と、ゲートが前記ワード線のいずれかに接続された複数のメモリセルと、前記複数のワード線の電圧を駆動するワード線ドライバと、前記複数のビット線を介して前記メモリセルのデータを検出するセンスアンプとを備え、
複数の前記メモリセルは、前記ビット線とソースとの間に直列に接続されてセルストリングを構成し、
前記セルストリングのうち選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイリード動作とからなる書込みループを複数回繰り返して前記選択メモリセルを第１の状態にする第１の書込みステージと、前記書込みループを複数回繰り返して前記選択メモリセルを前記第１の状態から第２の状態にする第２の書込みステージとを実行することによって、複数ビットデータを前記選択メモリセルに格納し、
前記ワード線ドライバは、前記選択メモリセルに前記第２の書込みステージを実行するときに、該選択メモリセルに前記第１の書込みステージを実行するときよりも、前記選択メモリセル以外の非選択メモリセルのいずれかに印加する前記ベリファイリード動作時の電圧を上昇させることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】或るＮＡＮＤストリングＮＳのワード線に印加されるベリファイリード電圧を示す概念図。
【図３】２回の書込みステージで２ビットデータを各メモリセルＭＣへ書き込むときの様子を示す閾値分布図。
【図４】各ワード線に接続されたメモリセルへ第１および第２の書込みステージを実行する順番を示す表。
【図５】第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線に印加されるベリファイリード電圧を示す概念図
【図６】第２の実施形態に従って２ビットデータを各メモリセルＭＣへ書き込むときの様子を示す閾値分布図。
【図７】各ワード線に接続されたメモリセルへ第１から第３の書込みステージを実行する順番を示す表。
【図８】比較例としてのデータ書込み動作を、メモリセルの閾値電圧分布の遷移で表現したグラフ。
【図９】第３の実施形態に従った第１の書込みステージにおけるワード線の電圧の推移を示すグラフ。
【図１０】データ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフ。
【図１１】第３の実施形態の第２の書込みステージにおけるワード線の電圧の推移を示すグラフ。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルがマトリクス状に二次元配置されている。メモリセルのゲートはワード線に接続されており、メモリセルのソースまたはドレインは、ビット線に接続されている。複数のワード線はロウ方向に、ビット線はカラム方向にそれぞれ互いに交差するように配線されている。メモリセルアレイ１１のビット線方向の一端にはセンスアンプ１２が配置されている。メモリセルアレイ１１のビット線方向の一端に対向する他端にもセンスアンプ１２が配置されている。センスアンプ１２は、ビット線に接続されており、選択ワード線に接続されたメモリセルに、ビット線を介して流れるセル電流を検知することによって、メモリセルに格納されたデータを検出する。メモリセルアレイ１１のワード線方向の両端には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、メモリセルへデータを書き込む際にワード線に電圧を印加するように構成されている。
【００１２】
ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列に接続されＮＡＮＤストリングを構成する。ＮＡＮＤストリングの一端は、選択トランジスタを介してビット線ＢＬに接続され、その他端は選択トランジスタを介してソースＳに接続されている。従って、メモリセルは、該メモリセルとビット線ＢＬとの間に介在する他のメモリセルを介してビット線ＢＬに接続される。ＮＡＮＤストリングにおいて隣接するメモリセル間の間隔は、例えば、３０ｎｍ以下である。
【００１３】
センスアンプ１２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１４】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、ワード線に電圧を印加することができるように構成されている。
【００１５】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１６】
図２は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイリード電圧を示す概念図である。尚、ｎは整数である。図２に示すように、セルストリングとしてのＮＡＮＤストリングＮＳは、ビット線ＢＬとソースＳとの間に直列に接続された複数のメモリセルＭＣを備えている。ＮＡＮＤストリングＮＳの一端は、選択トランジスタＴｓｅｌｄを介してビット線ＢＬに接続され、その他端は、選択トランジスタＴｓｅｌｓを介してソースＳに接続されている。
【００１７】
各メモリセルＭＣは、ソース層、ドレイン層、フローティングゲートＦＧおよびコントロールゲートＣＧを含んでいる。ＮＡＮＤストリングＮＳ内において隣接する２つのメモリセルＭＣは、ソース層またはドレイン層を共有している。これにより、ＮＡＮＤストリングＮＳ内において複数のメモリセルＭＣは直列に接続されている。
【００１８】
図２において、ワード線ＷＬｋ（０≦ｋ≦ｎ）が選択ワード線として機能し、１≦ｋ≦ｎ−１の場合は、ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎが非選択ワード線として機能し、ｋ＝０の場合は、ＷＬ１〜ＷＬｎが非選択ワード線として機能し、ｋ＝ｎの場合は、ＷＬ０〜ＷＬｎ−１が非選択ワード線として機能している。ワード線ドライバ２１は、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄに最も近いワード線ＷＬＤＳおよびＷＬＤＤにも他の非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎと同じ電圧を印加している。尚、ワード線ＷＬ０〜ＷＬｎに接続されたメモリセルをそれぞれＭＣ０〜ＭＣｎと示す。ワード線ＷＬＤＳおよびＷＬＤＤに接続されたメモリセルをＭＣｄｓおよびＭＣｄｄと示す。ここでワード線ＷＬＤＳおよびＷＬＤＳは、ダミーワード線であり、セルＭＣｄｓおよびＭＣｄｄはデータ記憶としては使用されないダミーセルである。本実施形態ではダミーワード線ＷＬＤＳおよびＷＬＤＤを有するＮＡＮＤストリングを例として挙げるが、本実施形態は、ダミーワード線を持たないＮＡＮＤストリングに対しても適用することができる。この場合、本実施形態と同様の効果が得られる。
【００１９】
図３（Ａ）から図３（Ｃ）は、２回の書込みステージで２ビットデータを各メモリセルＭＣへ書き込むときの様子を示す閾値分布図である。図３（Ａ）のＥｒが消去状態のメモリセルの閾値分布を示す。図３（Ｂ）のＥｒおよびＬＭが第１の書込みステージ後のメモリセルの閾値分布を示す。図３（Ｃ）のＥｒ、Ａ、Ｂ、Ｃが第２の書込みステージ後のメモリセルの閾値分布を示す。尚、第２の書込みステージにおいて、分布ＬＭのメモリセルＭＣが分布ＢまたはＣのメモリセルになり、分布ＥｒのメモリセルＭＣが分布ＥｒまたはＡのメモリセルになる。
【００２０】
図２を再度参照する。第１の書込みステージ（図３（Ａ）から図３（Ｂ））の各書込みループにおいて、メモリは、データをメモリセルに書き込んだ後、ベリファイリード動作を実行する。ＷＬｋを選択ワード線とした場合、ベリファイリード動作において、ワード線ドライバ２１は、選択ワード線ＷＬｋに、選択電圧としてのゲート電圧ＶＣＧを印加する。ワード線ドライバ２１は、選択ワード線ＷＬｋの両隣に隣接する非選択ワード線ＷＬｋ−１およびＷＬｋ＋１に、第１のベリファイリード電圧ＶＲＥＡＤ１＿１を印加する。さらに、ワード線ドライバ２１は、選択ワード線ＷＬｋから２番目に近い非選択ワード線ＷＬｋ−２およびＷＬｋ＋２に、第２のベリファイリード電圧ＶＲＥＡＤ２＿１を印加する。さらに、ワード線ドライバ２１は、選択ワード線ＷＬｋからワード線３本以上離れた非選択ワード線ＷＬ０〜ＷＬｋ−３、ＷＬｋ＋３〜ＷＬｎ、ＷＬＤＳおよびＷＬＤＤに、第３のベリファイリード電圧ＶＲＥＡＤ３＿１を印加する。
【００２１】
電圧は、ＶＣＧ、ＶＲＥＡＤ１＿１、ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１の順に大きくなっている。
【００２２】
ワード線ドライバ２１は、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄのゲート電圧をＶＳＧとする。ゲート電圧ＶＳＧは、ベリファイリード電圧ＶＲＥＡＤ３＿１よりも低く、かつ、電極ＶＣＧよりも高い電圧であり、閾値電圧の低い選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄを導通状態にする電圧である。これにより、非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣｄｓおよびＭＣｄｄが導通状態になり、選択トランジスタＴｓｅｌｓおよびＴｓｅｌｄも導通状態になる。その結果、非導通状態の選択メモリセルＭＣｋがビット線ＢＬとソースＳとの間に接続された状態となる。ビット線ＢＬを介して選択メモリセルＭＣｋに電圧を印加することによってセンスアンプＳ／Ａは選択メモリセルＭＣｋのデータを検出することができる。
【００２３】
次に、第２の書込みステージ（図３（Ｂ）から図３（Ｃ））の各書込みループにおいて、メモリは、データをメモリセルへ書き込んだ後、ベリファイリード動作を実行する。第２の書込みステージのベリファイリード動作では、ワード線ドライバ２１は、電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１を、電圧ＶＲＥＡＤ３＿２、ＶＲＥＡＤ２＿２、ＶＲＥＡＤ１＿２に変更する。電圧ＶＲＥＡＤ３＿２、ＶＲＥＡＤ２＿２、ＶＲＥＡＤ１＿２は、それぞれ電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１よりも高い電圧である。電圧ＶＲＥＡＤ３＿２、ＶＲＥＡＤ２＿２、ＶＲＥＡＤ１＿２は、それぞれ元の電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１より一定電圧だけ高くてもよく、元の電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１に対して或る比率だけ高くてもよい。
【００２４】
図２の実線で示す電圧が第１の書込みステージにおける各ワード線の電圧であり、破線で示す電圧が第２の書込みステージにおける各ワード線の電圧である。
【００２５】
このように、本実施形態では、第２の書込みステージにおける非選択ワード線のベリファイリード電圧は、第１の書込みステージにおける非選択ワード線のベリファイリード電圧よりも高い。図４を参照して、このように第１の書込みステージおよび第２の書込みステージにおいて非選択ワード線のベリファイリード電圧を相違させる理由を説明する。
【００２６】
図４は、各ワード線に接続されたメモリセルへ第１および第２の書込みステージを実行する順番を示す表である。この表の“０”〜“２ｎ＋２”が第１および第２の書込みステージの実行順を示す。この表によれば、例えば、ＷＬ０、ＷＬ１に第１の書込みステージを実行した後、ＷＬ０に第２の書込みステージを実行し、ＷＬ２に第１の書込みステージを実行し、ＷＬ１に第２の書込みステージを実行する。これを続け、図４の矢印で示すように、ＷＬｋ−１に第１の書込みステージを実行し、次に、ＷＬｋ−２に第２の書込みステージを実行し、次に、ＷＬｋに第１の書込みステージを実行する。ここで、ｋは、０からｎの整数である。このように、選択ワード線を変更しながら第１の書込みステージと第２の書込みステージとを交互に実行する理由は、近接効果を低減するためである。
【００２７】
例えば、ワード線ドライバ２１がワード線ＷＬｋを選択して第１の書込みステージを実行する場合、ワード線ＷＬｋに隣接するワード線ＷＬｋ−１に接続されたメモリセルＭＣｋ−１には既に第１の書込みステージが実行済みである。従って、メモリセルＭＣｋ−１は、図３（Ｂ）の分布ＬＭにある場合がある。また、ワード線ＷＬｋに隣接するワード線ＷＬｋ＋１に接続されたメモリセルＭＣｋ＋１には、第１および第２の書込みステージが実行されていない。従って、メモリセルＭＣｋ＋１は、図３（Ａ）の消去状態Ｅｒにあり、その閾値電圧は低いままである。
【００２８】
そして、ワード線ドライバ２１がワード線ＷＬｋを選択して第２の書込みステージを実行する場合、ワード線ＷＬｋに隣接するワード線ＷＬｋ−１に接続されたメモリセルＭＣｋ−１には既に第２の書込みステージが実行済みである。従って、メモリセルＭＣｋ−１は、図３（Ｃ）の分布Ｂ，Ｃのいずれかに含まれている場合がある。この場合、メモリセルＭＣｋ−１の閾値電圧は、ＬＭ状態における閾値電圧よりもさらに高くなっている。ワード線ＷＬｋに隣接するワード線ＷＬｋ＋１に接続されたメモリセルＭＣｋ＋１には、第１の書込みステージが実行済みである。従って、メモリセルＭＣｋ＋１は、図３（Ｂ）の消去状態ＬＭにある場合がある。この場合、メモリセルＭＣｋ＋１の閾値電圧は高くなっている。
【００２９】
このように、ワード線ＷＬｋに接続されたメモリセルＭＣｋに第１の書込みステージを実行する時点では、メモリセルＭＣｋに隣接するメモリセルＭＣｋ−１、ＭＣｋ＋１は、それぞれ分布ＬＭおよびＥｒに含まれ得る。また、メモリセルＭＣｋに第２の書込みステージを実行する時点では、メモリセルＭＣｋ−１、ＭＣｋ＋１は、それぞれ分布Ｃ（またはＢ）およびＬＭに含まれ得る。これは、第２の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧は、第１の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧に比べて高くなることを意味する。
【００３０】
ベリファイリード電圧を一定に維持しまま、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧が高くなると、選択メモリセルＭＣｋのベリファイリードにおいて、選択メモリセルＭＣｋに流れる電流（セル電流）が低下する。上述のように、これは、閾値電圧分布の幅を広くする原因（即ち、書込み後のメモリセルの閾値電圧のばらつきの原因）である。
【００３１】
そこで、本実施形態では、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧が高くなる第２の書込みステージにおいて、非選択ワード線のベリファイリード電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１を、それぞれＶＲＥＡＤ３＿２、ＶＲＥＡＤ２＿２、ＶＲＥＡＤ１＿２に上昇させる。これにより、第２の書込みステージにおいて選択メモリセルＭＣｋのベリファイリード時に、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値が充分に下がるため、セル電流の低下が抑制される。その結果、メモリセルの書込み後、閾値電圧分布の幅を狭くすることができる。
【００３２】
尚、本実施形態では、非選択ワード線のベリファイリード電圧の制御を容易にするために、ワード線ドライバ２１は、第２の書込みステージにおいて、非選択ワード線全部のベリファイリード電圧を上昇させている。この場合、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値が主に低下し、他の非選択メモリセルＭＣ０〜ＭＣｋ−２、ＭＣｋ＋２〜ＭＣｎの抵抗値については若干低下するが、あまり変化しない。これは、非選択メモリセルＭＣ０〜ＭＣｋ−２、ＭＣｋ＋２〜ＭＣｎの抵抗値がベリファイリード電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１によって充分に低くなっているからである。
【００３３】
従って、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１のみの抵抗値を低下させるために、ワード線ドライバ２１は、第２の書込みステージにおいて、ベリファイリード電圧ＶＲＥＡＤ３＿１およびＶＲＥＡＤ２＿１はそのまま変更せずに、ベリファイリード電圧ＶＲＥＡＤ１＿１のみをＶＲＥＡＤ１＿２に上昇させてもよい。この場合であっても、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値を低下させることができるので、本実施形態の効果を得ることができる。
【００３４】
本実施形態において、ワード線ドライバ２１は、選択メモリセルＭＣｋに隣接する非選択メモリセルＭＣｋ−１、ＭＣｋ＋１に格納されたデータの状態（Ｅｒ、ＬＭ、Ａ、ＢまたはＣ）に関わらず、第２の書込みステージにおいて、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧を上昇させている。ベリファイリード動作において、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１を充分に低抵抗状態にするために、非選択メモリセルに格納されたデータの状態に関わらず、ベリファイリード電圧を上昇させても構わない。
【００３５】
一方、ワード線ドライバ２１は、選択メモリセルＭＣｋに隣接する非選択メモリセルＭＣｋ−１、ＭＣｋ＋１に格納されたデータの状態に応じて、第２の書込みステージにおいて、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧を上昇させるか、あるいは、上昇させずに維持するかを決定してもよい。例えば、選択メモリセルＭＣｋの第２の書込みステージにおいて、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図３（Ｂ）に示す消去状態Ｅｒである場合、ワード線ドライバ２１は、第２の書込みステージにおいて非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させる必要はない。
【００３６】
一方、選択メモリセルＭＣｋの第２の書込みステージにおいて、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図３（Ｂ）に示す分布ＬＭに属する場合に、ワード線ドライバ２１は、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させる。このような形態であっても、本実施形態の効果は失われない。
【００３７】
ワード線ドライバ２１は、ベリファイリード動作時に、選択メモリセルＭＣｋの最も近くに隣接する第１の非選択メモリセルＭＣｋ−１、ＭＣｋ＋１にＶＣＧよりも高い第１のベリファイリード電圧ＶＲＥＡＤ１＿１（またはＶＲＥＡＤ１＿２）を印加する。ワード線ドライバ２１は、ベリファイリード動作時に、選択メモリセルＭＣｋから２番目に近い第２の非選択メモリセルＭＣｋ−２、ＭＣｋ＋２に第１のベリファイリード電圧ＶＲＥＡＤ１＿１（またはＶＲＥＡＤ１＿２）よりも高い第２のベリファイリード電圧ＶＲＥＡＤ２＿１（またはＶＲＥＡＤ２＿２）を印加する。さらに、ワード線ドライバ２１は、ベリファイリード動作時に、選択メモリセルＭＣｋから３番目に近い第３の非選択メモリセルＭＣｋ−３、ＭＣｋ＋３に第１のベリファイリード電圧ＶＲＥＡＤ１＿１（またはＶＲＥＡＤ１＿２）よりも高く第２のベリファイリード電圧ＶＲＥＡＤ２＿１（またはＶＲＥＡＤ２＿２）よりも低い第３のベリファイリード電圧ＶＲＥＡＤ３＿１（またはＶＲＥＡＤ３＿２）を印加する。このように、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１、ＭＣｋ−２、ＭＣｋ＋２に印加するベリファイリード電圧を、選択メモリセルに近いほどＶＣＧに接近させる理由は、以下の通りである。メモリの微細化が進むにつれて、ワード線間の間隔が狭くなり、メモリセルのフローティングゲートと該メモリセルに接続されたワード線に隣接するワード線との間の耐圧が低下する。そのため、選択メモリセルに近いほどベリファイリリード電圧をＶＣＧに接近させ、フローティングゲートと隣接ワード線との間の電位差を緩和する必要がある。つまり、ＶＣＧからＶＲＥＡＤ２＿１（またはＶＲＥＡＤ２＿２）までの電界の勾配を緩和して、メモリセルＭＣｋのフローティングゲートと隣接ワード線ＷＬｋ−１、ＷＬｋ＋１との間に電界が集中することを防止している。
【００３８】
尚、ワード線ＷＬ０が選択された場合、ワード線ドライバ２１は、ダミーワード線ＷＬＤＳのベリファイリード電圧をＶＲＥＡＤ１＿１またはＶＲＥＡＤ１＿２にすればよい。また、ワード線ＷＬｎが選択された場合、ワード線ドライバ２１は、ダミーワード線ＷＬＤＤのベリファイリード電圧をＶＲＥＡＤ１＿１またはＶＲＥＡＤ１＿２にすればよい。
【００３９】
（第２の実施形態）
図５は、第２の実施形態に従ったＮＡＮＤ型フラッシュメモリの或るＮＡＮＤストリングＮＳのワード線ＷＬ０〜ＷＬｎ、ＷＬＤＳ、ＷＬＤＤ、並びに、選択トランジスタＴｓｅｌｓ、ＴｓｅｌｄのゲートＳＧＳ、ＳＧＤに印加されるベリファイリード電圧を示す概念図である。第２の実施形態によるメモリの構成は、第１の実施形態のそれと同じでよい。第２の実施形態は、３回の書込みステージで２ビットデータを各メモリセルＭＣへ書き込む形態である。
【００４０】
図５において、ワード線ＷＬｋ（０≦ｋ≦ｎ）が選択ワード線として機能し、１≦ｋ≦ｎ−１の場合は、ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎが非選択ワード線として機能し、ｋ＝０の場合は、ＷＬ１〜ＷＬｎが非選択ワード線として機能し、ｋ＝ｎの場合は、ＷＬ０〜ＷＬｎ−１が非選択ワード線として機能している。ワード線ドライバ２１は、選択トランジスタＴｓｅｌｓ、Ｔｓｅｌｄに最も近いワード線ＷＬＤＳおよびＷＬＤＤにも他の非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｎと同じ電圧を印加している。
【００４１】
尚、第２の実施形態ではダミーワード線ＷＬＤＳおよびＷＬＤＤを有するＮＡＮＤストリングを例として挙げるが、第２の実施形態は、ダミーワード線を持たないＮＡＮＤストリングに対しても適用することができる。この場合、第２の実施形態と同様の効果が得られる。
【００４２】
図６（Ａ）〜図６（Ｄ）は、本発明に係る第２の実施形態に従って２ビットデータを各メモリセルＭＣへ書き込むときの様子を示す閾値分布図である。図６（Ａ）のＥｒが消去状態のメモリセルの閾値分布を示す。図６（Ｂ）のＥｒおよびＬＭが第１の書込みステージ後のメモリセルの閾値分布を示す。図６（Ｃ）のＥｒ、Ａｆ、Ｂｆ、Ｃｆが第２の書込みステージ後のメモリセルの閾値分布を示す。分布Ａｆ、Ｂｆ、Ｃｆの状態をｆｏｇｇｙ状態ともいう。図６（Ｄ）のＥｒ、Ａ、Ｂ、Ｃが第３の書込みステージ後のメモリセルの閾値分布を示す。分布Ａ、Ｂ、Ｃの状態をｆｉｎｅ状態ともいう。
【００４３】
尚、第２の書込みステージにおいて、分布ＬＭのメモリセルＭＣが分布ＢｆまたはＣｆのメモリセルになる。分布ＥｒのメモリセルＭＣがそれぞれ分布ＥｒまたはＡｆのメモリセルになる。また、第３の書込みステージにおいて、分布Ａｆ、Ｂｆ、Ｃｆのメモリセルがそれぞれ分布Ａ、Ｂ、Ｃのメモリセルになる。
【００４４】
図５を再度参照する。第１の書込みステージの各書込みループのベリファイリード動作において、ワード線ドライバ２１は、第１の実施形態における第１の書込みステージと同様に、選択ワード線ＷＬｋに選択電圧としてのゲート電圧ＶＣＧを印加し、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１には第１のベリファイリード電圧ＶＲＥＡＤ１＿１を印加し、非選択ワード線ＷＬｋ−２、ＷＬｋ＋２には第２のベリファイリード電圧ＶＲＥＡＤ２＿１を印加し、それ以外の非選択ワード線ＷＬ０〜ＷＬｋ−３、ＷＬｋ＋３〜ＷＬｎには第３のベリファイリード電圧ＶＲＥＡＤ３＿１を印加する。従って、図６（Ｂ）の分布ＬＭは、図３（Ｂ）の分布ＬＭと同じである。
【００４５】
次に、第２の書込みステージ（図６（Ｂ）から図６（Ｃ））の各書込みループにおいて、メモリは、データをメモリセルへ書き込んだ後、ベリファイリード動作を実行する。第２の書込みステージのベリファイリード動作では、ワード線ドライバ２１は、電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１を、電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａに変更する。電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａは、それぞれ電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１よりも高い電圧である。電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａは、それぞれ元の電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１より一定電圧だけ高くてもよく、元の電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１に対して或る比率だけ高くてもよい。
【００４６】
次に、第３の書込みステージ（図６（Ｃ）から図６（Ｄ））の各書込みループにおいて、メモリは、データをメモリセルへ書き込んだ後、ベリファイリード動作を実行する。第３の書込みステージのベリファイリード動作では、ワード線ドライバ２１は、電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａを、電圧ＶＲＥＡＤ３＿３、ＶＲＥＡＤ２＿３、ＶＲＥＡＤ１＿３に変更する。電圧ＶＲＥＡＤ３＿３、ＶＲＥＡＤ２＿３、ＶＲＥＡＤ１＿３は、それぞれ電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａよりも高い電圧である。電圧ＶＲＥＡＤ３＿３、ＶＲＥＡＤ２＿３、ＶＲＥＡＤ１＿３は、それぞれ元の電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａより一定電圧だけ高くてもよく、元の電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａに対して或る比率だけ高くてもよい。
【００４７】
図５の実線で示す電圧が第１の書込みステージにおける各ワード線の電圧であり、破線で示す電圧が第２の書込みステージにおける各ワード線の電圧であり、一点鎖線で示す電圧が第３の書込みステージにおける各ワード線の電圧である。
【００４８】
このように、第２の実施形態では、第２の書込みステージにおける非選択ワード線のベリファイリード電圧は、第１の書込みステージにおける非選択ワード線のベリファイリード電圧よりも高く、第３の書込みステージにおける非選択ワード線のベリファイリード電圧は、第２の書込みステージにおける非選択ワード線のベリファイリード電圧よりも高い。
【００４９】
図７は、各ワード線に接続されたメモリセルへ第１から第３の書込みステージを実行する順番を示す表である。この表の“０”〜“３ｎ＋３”が第１から第３の書込みステージの実行順を示す。この表によれば、例えば、ＷＬ０、ＷＬ１に第１の書込みステージを実行した後、ＷＬ０に第２の書込みステージを実行し、ＷＬ２に第１の書込みステージを実行し、ＷＬ１に第２の書込みステージを実行し、さらに、ＷＬ０に第３の書込みステージを実行する。これを続け、図７の矢印で示すように、第１から第３の書込みステージを実行する。このように、選択ワード線を変更しながら第１から第３の書込みステージを順番に実行する理由は、近接効果を低減するためである。
【００５０】
例えば、ワード線ドライバ２１がワード線ＷＬｋを選択して第１の書込みステージを実行する場合、第１の書込みステージは、ワード線ＷＬｋに隣接するワード線ＷＬｋ−１に接続されたメモリセルＭＣｋ−１に既に実行済みである。従って、メモリセルＭＣｋ−１は、図６（Ｂ）の分布ＬＭにある場合がある。また、ワード線ＷＬｋに隣接するワード線ＷＬｋ＋１に接続されたメモリセルＭＣｋ＋１には、第１から第３の書込みステージのいずれも実行されていない。従って、メモリセルＭＣｋ＋１は、図６（Ａ）の消去状態Ｅｒにあり、その閾値電圧は低いままである。
【００５１】
そして、ワード線ドライバ２１がワード線ＷＬｋを選択して第２の書込みステージを実行する場合、第２の書込みステージは、メモリセルＭＣｋ−１に対して既に実行済みである。従って、メモリセルＭＣｋ−１は、図６（Ｃ）の分布ＢｆまたはＣｆのいずれかのｆｏｇｇｙ状態である場合がある。この場合、メモリセルＭＣｋ−１の閾値電圧は、ＬＭ状態における閾値電圧よりもさらに高くなっている。第１の書込みステージは、ワード線ＷＬｋに隣接するワード線ＷＬｋ＋１に接続されたメモリセルＭＣｋ＋１に対して実行済みである。従って、メモリセルＭＣｋ＋１は、図６（Ｂ）の消去状態ＬＭにある場合がある。この場合、メモリセルＭＣｋ＋１の閾値電圧は高くなっている。
【００５２】
さらに、ワード線ドライバ２１がワード線ＷＬｋを選択して第３の書込みステージを実行する場合、第３の書込みステージは、メモリセルＭＣｋ−１に対して既に実行済みである。従って、メモリセルＭＣｋ−１は、図６（Ｄ）の分布ＢまたはＣのいずれかのｆｉｎｅ状態である場合がある。この場合、メモリセルＭＣｋ−１の閾値電圧は、ｆｏｇｇｙ状態におけるメモリセルＭＣｋ−１の閾値電圧よりもさらに高くなっている。第２の書込みステージは、ワード線ＷＬｋに隣接するワード線ＷＬｋ＋１に接続されたメモリセルＭＣｋ＋１に対して実行済みである。従って、メモリセルＭＣｋ＋１は、図６（Ｃ）の分布ＢｆまたはＣｆのいずれかのｆｏｇｇｙ状態である場合がある。この場合、メモリセルＭＣｋ＋１の閾値電圧はさらに高くなっている。
【００５３】
このように、ワード線ＷＬｋに接続されたメモリセルＭＣｋに第１の書込みステージを実行する時点では、メモリセルＭＣｋに隣接するメモリセルＭＣｋ−１、ＭＣｋ＋１は、それぞれ分布ＬＭおよびＥｒに含まれ得る。また、メモリセルＭＣｋに第２の書込みステージを実行する時点では、メモリセルＭＣｋ−１、ＭＣｋ＋１は、それぞれ分布Ｂｆ、Ｃｆ（ｆｏｇｇｙ状態）およびＬＭに含まれ得る。これは、第２の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧は、第１の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧に比べて高くなることを意味する。
【００５４】
また、メモリセルＭＣｋに第３の書込みステージを実行する時点では、メモリセルＭＣｋ−１、ＭＣｋ＋１は、それぞれ分布Ｂ、Ｃ（ｆｉｎｅ状態）および分布Ｂｆ、Ｃｆ（ｆｏｇｇｙ状態）に含まれ得る。これは、第３の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧は、第２の書込みステージにおける隣接メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧に比べて高くなることを意味する。
【００５５】
第２の実施形態では、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧が高くなる第２の書込みステージにおいて、非選択ワード線のベリファイリード電圧ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿１、ＶＲＥＡＤ１＿１を、それぞれＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａに上昇させる。尚、ＶＲＥＡＤ３＿２ａ＞ＶＲＥＡＤ３＿１、ＶＲＥＡＤ２＿２ａ＞ＶＲＥＡＤ１＿２、ＶＲＥＡＤ２＿１ａ＞ＶＲＥＡＤ１＿１である。これにより、第２の書込みステージにおいて選択メモリセルＭＣｋのベリファイリード時に、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値が充分に下がるため、セル電流の低下が抑制される。その結果、メモリセルの書込み後、閾値電圧分布の幅を狭くすることができる。
【００５６】
さらに、第２の実施形態では、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の閾値電圧が高くなる第３の書込みステージにおいて、非選択ワード線のベリファイリード電圧ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿２ａを、それぞれＶＲＥＡＤ３＿３、ＶＲＥＡＤ２＿３、ＶＲＥＡＤ１＿３に上昇させる。尚、ＶＲＥＡＤ３＿３＞ＶＲＥＡＤ３＿２ａ、ＶＲＥＡＤ１＿３＞ＶＲＥＡＤ２＿２ａ、ＶＲＥＡＤ１＿３＞ＶＲＥＡＤ２＿１ａである。これにより、第３の書込みステージにおいて選択メモリセルＭＣｋのベリファイリード時に、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値が充分に下がるため、セル電流の低下が抑制される。その結果、メモリセルの書込み後、閾値電圧分布の幅を狭くすることができる。
【００５７】
尚、第２の実施形態においても、第１の実施形態と同様に、ワード線ドライバ２１は、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１のみの抵抗値を低下させてもよい。即ち、ワード線ドライバ２１は、第２の書込みステージにおいて、ベリファイリード電圧ＶＲＥＡＤ３＿１およびＶＲＥＡＤ２＿１はそのまま変更せずに、ベリファイリード電圧ＶＲＥＡＤ１＿１のみをＶＲＥＡＤ１＿２に上昇させ、第３の書込みステージにおいて、ベリファイリード電圧ＶＲＥＡＤ１＿２ａのみをＶＲＥＡＤ１＿３に上昇させてもよい。この場合であっても、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１の抵抗値を低下させることができるので、第２の実施形態の効果を得ることができる。
【００５８】
第２の実施形態においても、第１の実施形態と同様に、ワード線ドライバ２１は、選択メモリセルＭＣｋに隣接する非選択メモリセルＭＣｋ−１、ＭＣｋ＋１に格納されたデータの状態に応じて、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧を上昇させるか否か決定してもよい。例えば、第１の書込みステージ後、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図６（Ｂ）に示す消去状態Ｅｒである場合、ワード線ドライバ２１は、第２の書込みステージにおいて非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させない。一方、第１の書込みステージ後、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図６（Ｂ）に示す分布ＬＭに属する場合には、ワード線ドライバ２１は、第２の書込みステージにおいて非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させる。
【００５９】
また、第２の書込みステージ後、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図６（Ｃ）に示す分布Ｅｒに属する場合には、ワード線ドライバ２１は、第３の書込みステージにおいて非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させない。一方、第２の書込みステージ後、非選択メモリセルＭＣｋ−１またはＭＣｋ＋１が図６（Ｃ）に示す分布Ａｆ〜Ｃｆに属する場合には、ワード線ドライバ２１は、第３の書込みステージにおいて非選択メモリセルＭＣｋ−１またはＭＣｋ＋１のベリファイリード電圧、あるいは、全非選択メモリセルのベリファイリード電圧を上昇させる。このような動作であっても、第２の実施形態の効果は失われない。
【００６０】
このように、第１から第３の書込みステージで各メモリセルにデータを書き込む方式であっても、本実施形態を適用することができる。
【００６１】
（第３の実施形態）
図８（Ａ）〜図８（Ｄ）は、比較例としての典型的なデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフである。グラフの横軸は、メモリセルの閾値電圧である。グラフの縦軸は、メモリセルの個数である。図８（Ａ）は、消去状態の分布Ｄｅを示しており、総てのメモリセルが消去状態である。尚、図８（Ａ）〜図８（Ｄ）は、或る選択ワード線に接続された各カラムの選択メモリセルにデータを書き込む書込みステージを示している。
【００６２】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは、図８に示すようにフローティングゲートＦＧとコントロールゲートＣＧとを含む。コントロールゲートＣＧは、ワード線ＷＬに接続されており、ワード線ドライバ２１がワード線ＷＬを介して電圧をコントロールゲートＣＧに印加する。これにより、フローティングゲートＦＧに電荷（例えば、電子）を注入し、あるいは、フローティングゲートＦＧから電荷を引き抜くことによって、メモリセルＭＣの閾値電圧が変化する。例えば、総てのメモリセルＭＣがＮ型ＦＥＴ（Field-Effect Transistor）から成るとすると、フローティングゲートＦＧに電子を注入することによって閾値電圧が高くなる。逆に、フローティングゲートＦＧから電子を引き抜くことによって閾値電圧が低くなる。ここでは、メモリセルＭＣの閾値電圧が高い状態をデータ“０”とし、メモリセルＭＣの閾値電圧が低い状態をデータ“１”とする。即ち、図８（Ａ）に示す消去状態は、データ“１”を示し、図８（Ａ）〜図８（Ｄ）は、データ“１”を格納するメモリセルＭＣ（以下、“１”セルともいう）のいずれかにデータ“０”を書き込む動作を示している。
【００６３】
ＮＡＮＤ型フラッシュメモリは、選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返すことによってメモリセルＭＣにデータを書き込む。例えば、図８（Ａ）〜図８（Ｄ）は、それぞれ書込みループを実行した結果を示す閾値電圧分布を示すといってもよい。以下、複数の書込みループからなる一連の書込みシーケンスを書込みステージという。
【００６４】
１回の書込みベリファイ動作において所定の閾値電圧に達した選択メモリセルは、次の書込み動作において選択トランジスタＴｓｅｌｄ、Ｔｓｅｌｓ（図２参照）によってビット線から切断され、書込みが実行されない。ベリファイ動作において所定の閾値電圧に達していない選択メモリセルには、次の書込み動作においても書込みが実行される。
【００６５】
図８（Ｂ）は、１回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。Ｄｐ１は、書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ１のメモリセルのうち分布Ｄｐａ１は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ１のメモリセルのうち分布Ｄｐｂ１は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。
【００６６】
各書込み動作の実行後にベリファイ動作を実行する。ＶＬはベリファイレベルを示している。選択メモリセルの閾値電圧がベリファイレベルＶＬに達した場合、その選択メモリセルにはデータが書き込まれたものとみなされる。即ち、その選択メモリセルはベリファイに合格（パス）したものと判断される。従って、その選択メモリセルには、書込みステージにおける以降の書込みは実行されない。
【００６７】
一方、選択メモリセルの閾値電圧がベリファイレベルＶＬ未満の場合、その選択メモリセルにはデータが未だ書き込まれていないものとみなされる。即ち、その選択メモリセルはベリファイをフェイルしたものと判断される。従って、その選択メモリセルには、次の書込みループで書込みがさらに実行される。
【００６８】
図８（Ｃ）は、２回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。Ｄｐ２は、２回目の書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ２のメモリセルのうち分布Ｄｐａ２は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ２のメモリセルのうち分布Ｄｐｂ２は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。概略、分布Ｄｐａ１に属していたメモリセルが２回目の書込みによって分布Ｄｐａ２へ移行し、分布Ｄｐｂ１に属していたメモリセルが２回目の書込みによって分布Ｄｐｂ２へ移行する。
【００６９】
この２回目の書込み時点で、書込みスピードの速い分布Ｄｐａ２に属する大半のメモリセルの閾値電圧がベリファイレベルＶＬに達している。書込みスピードの遅い分布Ｄｐｂ２に属する大半のメモリセルの閾値電圧はまだベリファイレベルＶＬに達していない。ベリファイレベルＶＬに達したメモリセルについては、書込みが完了したものとみなされ、次の書込みループの対象にはならない。従って、以下、書込みが完了したカラムの選択メモリセルを書込み完了メモリセルと呼び、書込みがまだ完了していないカラムの選択メモリセルを書込み未完メモリセルと呼ぶ。
【００７０】
書込み完了メモリセルを含むＮＡＮＤストリングは、ビット線ＢＬおよびソースＳから切断されるので、書込み完了メモリセルのボディ領域（チャネル部分）は、電気的にフローティング状態となる。
【００７１】
図８（Ｄ）は、３回目の書込みループを実行した後のメモリセルの閾値電圧分布を示している。分布Ｄｐ３は、３回目の書込みを行った総てのメモリセルの閾値電圧分布を示している。分布Ｄｐ３のメモリセルのうち分布Ｄｐａ３は、閾値電圧が比較的高いメモリセル、即ち、書込みスピードが比較的速いメモリセルを示している。分布Ｄｐ３のメモリセルのうち分布Ｄｐｂ３は、閾値電圧が比較的低いメモリセル、即ち、書込みスピードが比較的遅いメモリセルを示している。概略、図８（Ｃ）の分布Ｄｐａ２に属していたメモリセルが３回目の書込みによって分布Ｄｐａ３へ移行し、分布Ｄｐｂ２に属していたメモリセルが３回目の書込みによって分布Ｄｐｂ３へ移行する。
【００７２】
書込み完了メモリセルを含むＮＡＮＤストリングは、書込み未完メモリセルを含むＮＡＮＤストリングとワード線ＷＬを共有している。このため、書込み完了後であっても、ゲート電圧は、書込み完了メモリセルのゲートに印加される。このとき、書込み完了メモリセルのボディ領域の電位は、コントロールゲートＣＧとの容量カップリングによりゲート電圧に従って昇圧され、書込みがほとんど生じない。しかし、ボディ領域の電位は、ゲート電圧と等しい電圧までは遷移しないため、或る程度の電界がフローティングゲートＦＧに印加される。この電界により、書込み完了メモリセルに、少量の電荷が量子的に注入される。即ち、図８（Ｃ）の分布Ｄｐａ２に属する書込み完了メモリセルには、それ以降の書込みが禁止されるものの、図８（Ｄ）の分布Ｄｐａ３に示すように、書込み完了メモリセルの閾値電圧は、書込み完了以降の書込みループによって量子的に僅かながら上昇する。
【００７３】
従って、図８（Ｄ）の閾値電圧分布Ｄｐ３のうち閾値電圧の比較的高い分布Ｄｐａ３は、書込みスピードが速く、少ない書込みループで書込みが完了したメモリセルから構成される。閾値電圧の比較的低い分布Ｄｐｂ３は、書込みスピードが遅く、多くの書込みループで書込みが完了したメモリセルから構成される。
【００７４】
このように、書込み完了メモリセルの閾値電圧は、書込み完了後の書込みループによって徐々に上昇するので、全メモリセルの書込みが完了した書込みステージの終了時において、閾値電圧分布Ｄｐ３を広げてしまう。
【００７５】
そこで、第３の実施形態によるＮＡＮＤ型フラッシュメモリでは、ワード線ドライバ２１は、各書込みステージ中の或る時点で、ＮＡＮＤストリング内の非選択メモリセルに接続されたいずれかのワード線のベリファイ時の電圧ＶＲＥＡＤを上昇させる。
【００７６】
第３の実施形態におけるメモリの構成は、第１または第２の実施形態の構成と同様でよい。また、各書込みステージにおける初期のベリファイリード電圧は、第１または第２の実施形態におけるＶＲＥＡＤ１＿１、ＶＲＥＡＤ２＿１等と同じでよい。
【００７７】
図９（Ａ）から図９（Ｄ）は、第３の実施形態に従った第１の書込みステージにおけるワード線の電圧の推移を示すグラフである。図９（Ａ）は、選択ワード線ＷＬｋの電圧を示す。図９（Ｂ）は、選択ワード線ＷＬｋの最も近くに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に印加される電圧を示す。図９（Ｃ）は、選択ワード線ＷＬｋに２番目に近い非選択ワード線ＷＬｋ−２、ＷＬｋ＋２に印加される電圧を示す。図９（Ｄ）は、その他の非選択ワード線ＷＬ０〜ＷＬｋ−３、ＷＬｋ＋３〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳに印加される電圧を示す。
【００７８】
まず、図９（Ａ）に示す選択ワード線ＷＬｋの動作について説明する。ワード線ドライバ２１は、書込み動作における選択ワード線ＷＬｋのプログラム電圧ＶＰＧＭ（１）〜ＶＰＧＭ（Ｍ）を、書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてステップアップさせる。これにより、書込みループの回数が増大するごとに、プログラム電圧が高くなる。つまり、書込みステージの初期の書込みループにおいてベリファイに合格しなかったメモリセルであっても、プログラム電圧のステップアップによって、それ以降の書込みループにおいてデータ（電荷）が充分に書き込まれ、ベリファイにパスすることができる。
【００７９】
各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイ動作では、選択ワード線ＷＬｋに印加される電圧はＶＣＧであり、一定である。つまり、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおいて、ベリファイ動作における選択メモリセルＭＣｋのゲート電圧ＶＣＧは一定である。
【００８０】
一方、図９（Ｂ）に示す非選択ワード線ＷＬｋ−１、ＷＬｋ＋１の電圧は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭの書込み動作においてＶＰＡＳＳであり、一定である。しかし、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのベリファイ動作では、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１の電圧は、ＶＲＥＡＤ１＿１またはＶＲＥＡＤ１＿１ｂである。ここで、ＶＲＥＡＤ１＿１ｂは、ＶＲＥＡＤ１＿１よりも高い電圧である。書込みステージの初期の書込みループにおいては、ワード線ドライバ２１は、比較的低いベリファイリード電圧ＶＲＥＡＤ１＿１を非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に印加する。書込みステージの或る時点で、ワード線ドライバ２１は、比較的高いベリファイリード電圧ＶＲＥＡＤ１＿１ｂを非選択ワード線ＷＬｋ−１、ＷＬｋ＋１に印加する。
【００８１】
このように、第１の書込みステージの途中で非選択ワード線に印加されるベリファイリード電圧を変更する理由について、図１０（Ａ）〜図１０（Ｃ）を参照しながら以下に説明する。
【００８２】
図１０（Ａ）〜図１０（Ｃ）は、第３の実施形態によるデータ書込み動作（プログラム動作）を、メモリセルの閾値電圧分布の遷移で表現したグラフである。消去状態における閾値電圧分布は、図８（Ａ）と同じであるので、その図示を省略している。
【００８３】
従来のように各書込みループにおいて、ベリファイリード電圧が一定である場合、図８（Ｃ）および図８（Ｄ）を参照して説明したように、書込み完了メモリセルの閾値電圧は、書込み完了後の書込みループによって徐々に上昇して、書込みステージの終了時において、閾値電圧分布Ｄｐ３を広げてしまう。
【００８４】
これに対し、本実施形態によるメモリでは、書込みステージの初期において、低いベリファイリード電圧ＶＲＥＡＤ１＿１を非選択ワード線に用いる。非選択メモリセルＭＣｋ−１、ＭＣｋ＋１は、リファイリード電圧ＶＲＥＡＤ１＿１がゲートに印加されることによって導通状態になるものの、それらのオン抵抗は比較的高い。このため、ビット線ＢＬとソースＳとの間の抵抗が見かけ上、高くなる。即ち、センスアンプ１２から見たときに、選択メモリセルＭＣｋの抵抗が高く見える。これは、ベリファイレベルＶＬが、見かけ上、低くなると換言してもよい。その結果、選択メモリセルは、ベリファイ動作において合格（パス）し易くなる。このときの見かけ上のベリファイレベルは、図１０（Ａ）においてＶＬ０と表示されている。
【００８５】
図１０（Ａ）〜図１０（Ｃ）の分布Ｄｐａｉ（ｉ＝１〜３）に属する書込みの速い選択メモリセルは、少ない書込み回数でベリファイに合格する。このとき、図１０（Ｂ）に示すように分布Ｄｐｂｉに属する書込みの遅い選択メモリセルの一部も、少ない書込み回数でベリファイに合格するが、分布Ｄｐｂｉに属する選択メモリセルの多くは、依然としてベリファイに合格していない。
【００８６】
ワード線ドライバ２１は、書込みステージ中の或る時点で、ベリファイリード電圧を比較的高いＶＲＥＡＤ１＿１ｂに上昇させる。これにより、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１のオン抵抗が低くなる。このため、ビット線ＢＬとソースＳとの間の抵抗が見かけ上、低くなる。即ち、センスアンプ１２から見たときに、選択メモリセルＭＣｋの抵抗が比較的低く見える。これは、ベリファイレベルが、見かけ上、高くなると換言してもよい。その結果、選択メモリセルは、ベリファイ動作において合格し難くなる。このときの見かけ上のベリファイレベルは、図１０（Ｃ）においてＶＬ１と表示されている。
【００８７】
図１０（Ｂ）に示すように、分布Ｄｐａ２に属する書込みの速い選択メモリセルの多くは、ベリファイリード電圧ＶＲＥＡＤ１＿１を用いた書込みループにおいて既にベリファイに合格している。これらの書込みの速い選択メモリセルは、見かけ上、低いベリファイレベルＶＬ０によってベリファイをパスしている。従って、図１０（Ｂ）の分布Ｄｐａ２は、比較例の図８（Ｃ）の分布Ｄｐａ２と比較して、閾値電圧の低い側へシフトしている。このように見かけ上のベリファイレベルが変更されても、一旦ベリファイをパスした選択メモリセルは、その後の書込みループにおいて書込みが禁止される。一方、上述のとおり、書込みが禁止されても、その後の書込みループにおけるワード線ＷＬｋの駆動によって、書込みの完了した選択メモリセルの閾値電圧は、若干上昇する。つまり、本実施形態では、ベリファイをパスした書込みの速い選択メモリセルの閾値電圧がもともと低電圧側にシフトしているので、書込みの完了後の閾値電圧の上昇は、書込みの速い選択メモリセルでは実質的にキャンセルされ得る。ここで、書込みの完了後の閾値電圧の上昇をキャンセルするために、ベリファイリード電圧ＶＬ０とＶＬ１との差は、書込み完了後の書込みループによる閾値電圧のシフト量とほぼ同等であることが好ましい。
【００８８】
また、書込みステージ中の或る時点で、ベリファイリード電圧がＶＲＥＡＤ１＿１ｂにステップアップすると、図１０（Ｃ）に示すように、分布Ｄｐｂ３に属する書込みの遅い選択メモリセルは、ベリファイリード電圧ＶＲＥＡＤ１＿１ｂを用いた書込みループにおいてベリファイを受ける。これらの書込みの遅い選択メモリセルは、見かけ上、高いベリファイレベルＶＬ１を超えたときにベリファイをパスする。その結果、書込みの遅い選択メモリセルの閾値電圧分布Ｄｐｂ３と書込みの速い選択メモリセルの閾値電圧分布Ｄｐａ３との重複領域が大きくなり、全体の閾値電圧分布Ｄｐ３の幅が狭くなる。
【００８９】
以上の説明は、図９（Ｃ）および図９（Ｄ）に示された他の非選択ワード線０〜ＷＬｋ−２、ＷＬｋ＋２〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳについても同様に適用できる。
【００９０】
即ち、図９（Ｃ）に示す非選択ワード線ＷＬｋ−２、ＷＬｋ＋２の電圧は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのベリファイ動作において、ＶＲＥＡＤ２＿１またはＶＲＥＡＤ２＿１ｂである。ここで、ＶＶＲＥＡＤ２＿１ｂは、ＲＥＡＤ２＿１よりも高い電圧である。書込みステージの初期の書込みループにおいては、ワード線ドライバ２１は、比較的低いベリファイリード電圧ＶＲＥＡＤ２＿１を非選択ワード線ＷＬｋ−２、ＷＬｋ＋２に印加する。書込みステージの或る時点で、ワード線ドライバ２１は、比較的高いベリファイリード電圧ＶＲＥＡＤ２＿１ｂを非選択ワード線ＷＬｋ−２、ＷＬｋ＋２に印加する。
【００９１】
このように、第１の書込みステージ中の或る時点で、非選択ワード線ＷＬｋ−２、ＷＬｋ＋２のベリファイリード電圧がＶＲＥＡＤ２＿１からＶＲＥＡＤ２＿１ｂにステップアップする。これにより、書込みの速い選択メモリセルの多くは、ベリファイリード電圧ＶＲＥＡＤ２＿１を用いた書込みループにおいて既にベリファイに合格する。これらの書込みの速い選択メモリセルは、見かけ上、低いベリファイレベルＶＬ０’によってベリファイをパスする。
【００９２】
一方、書込みの遅い選択メモリセルは、ベリファイリード電圧ＶＲＥＡＤ２＿１ｂを用いた書込みループにおいてベリファイを受ける。これらの書込みの遅い選択メモリセルは、見かけ上、高いベリファイレベルＶＬ１’を超えたときにベリファイをパスする。その結果、図１０（Ｃ）に示すように、書込みの遅い選択メモリセルの閾値電圧分布Ｄｐｂ３と書込みの速い選択メモリセルの閾値電圧分布Ｄｐａ３との重複領域が大きくなり、全体の閾値電圧分布Ｄｐ３の幅が狭くなる。
【００９３】
図９（Ｄ）に示す非選択ワード線０〜ＷＬｋ−３、０〜ＷＬｋ＋３、ＷＬＤＤ、ＷＬＤＳの電圧は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのベリファイ動作において、ＶＲＥＡＤ３＿１またはＶＲＥＡＤ３＿１ｂである。ここで、ＶＶＲＥＡＤ３＿１ｂは、ＲＥＡＤ３＿１よりも高い電圧である。書込みステージの初期の書込みループにおいては、ワード線ドライバ２１は、比較的低いベリファイリード電圧ＶＲＥＡＤ３＿１を非選択ワード線０〜ＷＬｋ−３、０〜ＷＬｋ＋３、ＷＬＤＤ、ＷＬＤＳに印加する。書込みステージの或る時点で、ワード線ドライバ２１は、比較的高いベリファイリード電圧ＶＲＥＡＤ３＿１ｂを非選択ワード線０〜ＷＬｋ−３、０〜ＷＬｋ＋３、ＷＬＤＤ、ＷＬＤＳに印加する。
【００９４】
このように、第１の書込みステージ中の或る時点で、非選択ワード線０〜ＷＬｋ−３、０〜ＷＬｋ＋３、ＷＬＤＤ、ＷＬＤＳのベリファイリード電圧がＶＲＥＡＤ３＿１からＶＲＥＡＤ３＿１ｂにステップアップする。これにより、書込みの速い選択メモリセルの多くは、ベリファイリード電圧ＶＲＥＡＤ３＿１を用いた書込みループにおいて既にベリファイに合格する。これらの書込みの速い選択メモリセルは、見かけ上、低いベリファイレベルＶＬ０”によってベリファイをパスする。
【００９５】
一方、書込みの遅い選択メモリセルは、ベリファイリード電圧ＶＲＥＡＤ３＿１ｂを用いた書込みループにおいてベリファイを受ける。これらの書込みの遅い選択メモリセルは、見かけ上、高いベリファイレベルＶＬ１”を超えたときにベリファイをパスする。その結果、図１０（Ｃ）に示すように、書込みの遅い選択メモリセルの閾値電圧分布Ｄｐｂ３と書込みの速い選択メモリセルの閾値電圧分布Ｄｐａ３との重複領域が大きくなり、全体の閾値電圧分布Ｄｐ３の幅が狭くなる。
【００９６】
このように第３の実施形態によるＮＡＮＤ型フラッシュメモリは、書込みステージの初期の書込みループにおいてベリファイレベルを見かけ上低くしておき、書込みステージの途中の書込みループにおいてベリファイレベルを上昇させることによって、書込み後のメモリセルの閾値電圧分布を狭くすることができる。書込み後のメモリセルの閾値電圧分布を狭くすることによって、第３の実施形態は、ＥＣＣの訂正能力を変更することなく、書込み電圧または読出し電圧の上昇を抑制することができる。従って、第３の実施形態は、チップサイズの増大を抑制することができる。
【００９７】
近年のメモリセルの微細化およびメモリ容量の増大化により、各ＮＡＮＤストリングＮＳに含まれるメモリセルＭＣの個数は増加している。このような状況において、ＮＡＮＤストリングＮＳ全体のオン抵抗は、単一の選択メモリセルＭＣｋに印加されるベリファイリード電圧ＶＣＧよりも、多くの非選択メモリセルＭＣ０〜ＭＣｋ−１、ＭＣｋ＋１〜ＭＣｎ、ＭＣＤＤ、ＭＣＤＳに印加されるベリファイリード電圧ＶＲＥＡＤによって大きく変動し得る。従って、書込みステージの途中においてベリファイリード電圧ＶＲＥＡＤを変更することによって、閾値電圧分布Ｄｐ３の幅を効果的に狭めることができる。
【００９８】
電圧差ΔＶＲＥＡＤ１＿１〜ΔＶＲＥＡＤ１＿３は、隣接するメモリセルＭＣのゲート間隔に依存する。例えば、隣接するゲート間の間隔が約３０ｎｍの世代において、電圧差ΔＶＲＥＡＤ１＿１〜ΔＶＲＥＡＤ１＿３は、０．４Ｖ〜０．６Ｖであることが好ましい。隣接するゲート間の間隔が約２５ｎｍの世代において、電圧差ΔＶＲＥＡＤ１＿１〜ΔＶＲＥＡＤ１＿３は、０．３Ｖ〜０．４Ｖであることが好ましい。隣接するゲート間の間隔が約２０ｎｍの世代において、電圧差ΔＶＲＥＡＤ１＿１〜ΔＶＲＥＡＤ１＿３は、０．２Ｖから０．３Ｖであることが好ましい。電圧差ΔＶＲＥＡＤ１＿１〜ΔＶＲＥＡＤ１＿３は、互いに等しくてよい。
【００９９】
ベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１を変更する書込みループＬｏｏｐｊ（１≦ｊ≦Ｍ）は、全書込みループの中間の書込みループであることが好ましい。即ち、ｊは、Ｍ／２の前後の整数であることが好ましい。しかし、メモリセルにデータの書込みステージと消去とを繰り返すと、フローティングゲートＦＧとボディ領域との間のトンネル絶縁膜にトラップされる電荷が発生するので、書込みステージ内の書込みループ数は減少する傾向がある。この電荷トラップを考慮すると、ベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１を変更する書込みループＬｏｏｐｊは、全書込みループの中間より少し前の書込みループであることが好ましい。即ち、ｊは、Ｍ／２より小さい整数であることが好ましい。
【０１００】
また、本実施形態において、ワード線ドライバ２１は、書込みステージの途中においてベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１をそれぞれ１回だけステップアップしている。しかし、各書込みステージ内においてリファイ電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１のそれぞれを変更する回数は限定しない。ワード線ドライバ２１は、書込みステージの途中においてベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１を２回以上増大させてもよい。例えば、ワード線ドライバ２１は、各書込みループＬｏｏｐ１〜ＬｏｏｐＭのそれぞれにおいてベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１をそれぞれ増大させてもよい。この場合、ベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１を細かく多段階に設定する必要があるが、選択メモリセルの閾値電圧分布Ｄｐ３の幅をより効果的に狭くし、閾値電圧のばらつきをさらに抑制することができる。ベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１のステップアップ幅は、各書込みループにおいて等しいことが好ましい。例えば、或る書込みステージにおいて上昇するベリファイリード電圧をΔＶＲＥＡＤＬとすると、各書込みループＬｏｏｐ１〜ＬｏｏｐＭにおけるベリファイリード電圧ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿１のステップアップ幅は、ΔＶＲＥＡＤＬ／（Ｍ−１）とすればよい。
【０１０１】
以上、第１の書込みステージについて説明したが、第２の書込みステージについても同様に書込みステージの途中でベリファイリード電圧を上昇させてもよい。即ち、第３の実施形態は、第２の書込みステージにおいて第１の書込みステージよりも非選択ワード線のベリファイリード電圧を上昇させると共に、第１および第２の書込みステージの途中でベリファイリード電圧をステップアップさせる。
【０１０２】
図１１（Ａ）〜図１１（Ｄ）は、第３の実施形態の第２の書込みステージにおけるワード線の電圧の推移を示すグラフである。図１１（Ａ）は、図９（Ａ）と同じであるのでその説明を省略する。
【０１０３】
図１１（Ｂ）において、選択ワード線ＷＬｋの最も近くに隣接する非選択ワード線ＷＬｋ−１、ＷＬｋ＋１の電圧は、第２の書込みステージの途中で、ＶＲＥＡＤ２＿１からＶＲＥＡＤ２＿１ｂへ上昇させる。ＶＲＥＡＤ２＿１は、ＶＲＥＡＤ１＿１よりも高い電圧であり、ＶＲＥＡＤ２＿１ｂは、ＶＲＥＡＤ１＿１ｂよりも高い電圧である。尚、ΔＲＥＡＤ２−１は、ＶＲＥＡＤ２＿１とＶＲＥＡＤ２＿１ｂとの差である。
【０１０４】
図１１（Ｃ）において、選択ワード線ＷＬｋから２番目に近い非選択ワード線ＷＬｋ−２、ＷＬｋ＋２の電圧は、第２の書込みステージの途中で、ＶＲＥＡＤ２＿２からＶＲＥＡＤ２＿２ｂへ上昇させる。ＶＲＥＡＤ２＿２は、ＶＲＥＡＤ１＿２よりも高い電圧であり、ＶＲＥＡＤ２＿２ｂは、ＶＲＥＡＤ１＿２ｂよりも高い電圧である。尚、ΔＲＥＡＤ２−２は、ＶＲＥＡＤ２＿２とＶＲＥＡＤ２＿２ｂとの差である。
【０１０５】
図１１（Ｄ）において、それら以外の非選択ワード線ＷＬ０〜ＷＬｋ−３、ＷＬｋ＋３〜ＷＬｎ、ＷＬＤＤ、ＷＬＤＳの電圧は、第２の書込みステージの途中で、ＶＲＥＡＤ２＿３からＶＲＥＡＤ２＿３ｂへ上昇させる。ＶＲＥＡＤ２＿３は、ＶＲＥＡＤ１＿３よりも高い電圧であり、ＶＲＥＡＤ２＿３ｂは、ＶＲＥＡＤ１＿３ｂよりも高い電圧である。尚、ΔＲＥＡＤ２−３は、ＶＲＥＡＤ２＿３とＶＲＥＡＤ２＿３ｂとの差である。
【０１０６】
これにより、第３の実施形態は、上記第１の実施形態の効果を得ることができ、さらに、上述のように書込み後のメモリセルＭＣの閾値分布を狭くすることができる。
【０１０７】
第３の実施形態は、第１の実施形態だけでなく、第２の実施形態に適用することもできる。即ち、第３の実施形態は、第１から第３の書込みステージを実行することによってデータをメモリセルＭＣへ書き込んでもよい。この場合、第３の書込みステージの途中でもベリファイリード電圧を上昇させてよい。これにより、第３の実施形態は、第２の実施形態の効果をも得ることができる。
【０１０８】
尚、第３の実施形態においても、ワード線ドライバ２１は、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１のみの抵抗値を低下させてもよい。また、ワード線ドライバ２１は、非選択メモリセルＭＣｋ−１、ＭＣｋ＋１に格納されたデータの状態に応じて、非選択ワード線ＷＬｋ−１、ＷＬｋ＋１のベリファイリード電圧を上昇させるか否か決定してもよい。
【０１０９】
ワード線ドライバ２１は、第１から第３の書込みステージにおいて、書込みループを同じ回数だけ実行した後にベリファイリード電圧を高くしてもよいが、それぞれ書込みループを異なる回数だけ実行した後にベリファイリード電圧を高くしてもよい。
【符号の説明】
【０１１０】
ＢＬ…ビット線、ＷＬ０〜ＷＬｎ…ワード線、ＭＣ０〜ＭＣｎ…メモリセル、ＷＬＤＤ、ＷＬＤＳ…ダミーワード線、Ｔｓｅｌｄ、Ｒｓｅｌｓ…選択トランジスタ、ＮＳ…ＮＡＮＤストリング、選択電圧（制御ゲート電圧）…ＶＣＧ、ＶＲＥＡＤ１＿１〜ＶＲＥＡＤ３＿３…ベリファイリード電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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