(57)【要約】【課題】同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること【解決手段】本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。【選択図】図４
2011102764.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックドメインと、
前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、
前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備えた半導体集積回路。
【請求項２】
前記半導体集積回路は、前記第１及び第２のクロックドメインの組を複数有し、
前記パス遮断回路は、前記第１及び第２のクロックドメインの組に含まれるスキャンフリップフロップ数に応じた数が、当該第１及び第２のクロックドメインの組に対して備えられる請求項１に記載の半導体集積回路。
【請求項３】
前記パス遮断回路は、前記第１及び第２のクロックドメインのうち、少ないほうのスキャンフリップフロップ数が多い前記第１及び第２のクロックドメインの組に対して優先的にパス遮断回路を有する請求項２に記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、任意のパス遮断回路上限数を超えない数のパス遮断回路を有する請求項３に記載の半導体集積回路。
【請求項５】
前記半導体集積回路は、前記第１及び第２のクロックドメインを接続する全てのデータパスについてパス遮断回路を有していない場合、当該第１及び第２のクロックドメインのいずれかに選択的にスキャンクロック信号を供給する制御回路を備えた請求項２乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記複数の第１及び第２のクロックドメインの組は、前記第１及び第２のクロックドメインの組ごとに異なる周波数で動作するものを含む請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記パス遮断回路は、スキャンフリップフロップを含み、当該スキャンフリップフロップによって、前記データパスの遮断を行う請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記パス遮断回路は、ＯＲ回路、又は、ＡＮＤ回路及びＩＮＶＥＲＴＥＲ回路によって、前記データ転送の導通及び遮断を切り替える請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項９】
コンピュータが実行する半導体集積回路の設計方法であって、
記憶部から回路情報と周波数情報とを読み込んで、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作する第２のクロックドメインとを接続するデータパスを検出し、
前記検出したデータパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路を挿入する半導体集積回路設計方法。
【請求項１０】
前記データパスの検出において、複数の前記第１及び第２のクロックドメインの組について、データパスを検出し、
さらに前記第１及び第２のクロックドメインのそれぞれに含まれるスキャンフリップフロップ数のうち、少ないほうのスキャンフリップフロップ数を算出し、
前記パス遮断回路の挿入において、前記算出したスキャンフリップフロップ数が多い前記第１及び第２のクロックドメインの組に対して優先的にパス遮断回路を挿入する請求項９に記載の半導体集積回路設計方法。
【請求項１１】
記憶部から回路情報と周波数情報とを読み込んで、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作する第２のクロックドメインとを接続するデータパスを検出する処理と、
前記検出したデータパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路を挿入する処理とをコンピュータに実行させる半導体集積回路設計プログラム。
【請求項１２】
前記データパスを検出する処理において、複数の前記第１及び第２のクロックドメインの組について、データパスを検出し、
さらに前記第１及び第２のクロックドメインのそれぞれに含まれるスキャンフリップフロップ数のうち、少ないほうのスキャンフリップフロップ数を算出する処理を行い、
前記パス遮断回路を挿入する処理において、前記算出したスキャンフリップフロップ数が多い前記第１及び第２のクロックドメインの組に対して優先的にパス遮断回路を挿入する請求項１１に記載の半導体集積回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムに関する。
【背景技術】
【０００２】
半導体集積回路の作成において、品質を確保するために、機能テストの実施は必須となっている。しかし、近年、半導体集積回路の大規模化、機能の複雑化が進んできているため、機能テストにおけるテストパターン数は増加傾向にある。そのため、半導体集積回路の品質保持のために実施するテストパターン数は膨大になってきている。また、テストパターン数を削減して機能テストを行うためには、テストパターンを入出力するための端子を多数追加しなければならない。
【０００３】
そのため、膨大な数のテストパターンを実施することによるテストコストが増大してしまうという問題や、多数の端子を追加することによってチップ面積が増大し、チップコストが増大してしまうという問題がある。このようなことから、半導体集積回路の作成においては、テストパターン数を削減して、コストを低減することが望まれている。
【０００４】
ここで、特許文献１には、本願出願人によるテストパターンの増加と端子の追加を抑制することが可能となる技術が開示されている。特許文献１に開示の技術は、内部クロックドメインにスキャンクロック信号を供給するＤＦＴ(Design For Testability)回路を挿入する場合に、テストする内部クロックドメインのテスト周波数に基づき周波数グループを抽出し、データパス依存関係に基づき周波数グループ内から周波数サブグループを抽出する。そして、周波数グループに基づき、スキャンクロック信号を任意の内部クロックドメインに選択的に供給可能な制御回路を回路情報に追加し、制御回路のスキャンクロック出力端子の数を周波数サブグループに基づいて決定する。これによって、テスト周波数が異なり互いにデータパス依存関係を有さない内部クロックドメインを同時にテストするテストパターンの生成と実行をすることが可能である。
【０００５】
ここで、図８を参照して、具体的な例について説明する。図８は、特許文献１に開示の技術によって、周波数サブグループＦＳＧ１１１、ＦＳＧ１１２を含む周波数グループＦＧ１０１と、周波数サブグループＦＳＧ１２１、ＦＳＧ１２２を含む周波数グループＦＧ１０２と、周波数サブグループＦＳＧ１３１、ＦＳＧ１３２を含む周波数グループＦＧ１０３とが抽出される半導体集積回路を示す図である。なお、制御回路１４１ａ、１４１ｂ、１４１ｃについては図示を省略する。
【０００６】
周波数サブグループＦＳＧ１１１は、内部クロックドメイン１２１を含み、周波数サブグループＦＳＧ１２２は、内部クロックドメイン１２２を含む。周波数サブグループＦＳＧ１２１は、内部クロックドメイン１２３を含み、周波数サブグループＦＳＧ１２２は、内部クロックドメイン１２４、１２５を含む。周波数サブグループＦＳＧ１３１は、内部クロックドメイン１２６を含み、周波数サブグループＦＳＧ１３２は、内部クロックドメイン１２７を含む。
【０００７】
内部クロックドメイン１２１は、内部クロックドメイン１２２とデータパス依存関係を有し、内部クロックドメイン１２４は、内部クロックドメイン１２３とデータ依存関係を有し、内部クロックドメイン１２５は、内部クロックドメイン１２６とデータ依存関係を有し、内部クロックドメイン１２７は、内部クロックドメイン１２６とデータ依存関係を有する。
【０００８】
この半導体集積回路において機能テストを実行する場合、制御回路１４１ａ〜１４１ｃは、周波数グループＦＧ１０１においては、周波数サブグループＦＳＧ１１１又はＦＳＧ１１２のいずれかに、周波数グループＦＧ１０２においては、周波数サブグループＦＳＧ１２１又はＦＳＧ１２２のいずれかに、周波数グループＦＧ１０３においては、周波数サブグループＦＳＧ１３１又はＦＳＧ１３２のいずれかに、選択的にスキャンクロック信号を供給する。これによって、内部クロックドメイン１２１、１２３、１２６を含む第１のテストグループ、又は、内部クロックドメイン１２２、１２４、１２５、１２７を含む第２のテストグループに選択的にスキャンクロック信号を供給することができる。
【０００９】
このように、それぞれに含まれる内部クロックドメイン同士がデータパス依存関係を有しないようにテストグループ化された第１及び第２のテストグループに選択的にスキャンクロック信号を供給することで、それぞれのテストグループに含まれる複数の内部クロックドメインを同時にテストするテストパターンの生成と実行をすることが可能としている。これにより、テストパターン数の増加の抑制を可能としている。
【００１０】
しかし、特許文献１に開示の技術は、制御回路１４１ａ〜１４１ｃによって、任意のテストグループに選択的にスキャンクロック信号を供給してテストを実行するものであるため、必ずテストグループ毎にテストパターンの生成と実行をする必要がある。つまり、データパス依存関係を有する内部クロックドメイン同士を同時にテストすることができていないため、テストパターン数を十分に削減することができていないという問題がある。
【００１１】
なお、特許文献２には、互いに異なる位相を有する第１クロック領域と第２クロック領域との間にインタフェース信号経路を有する回路を試験する場合に、第１クロック領域からインタフェース信号経路を経て第２クロック領域に予測不可能なサイクルでデータが伝送さえるという問題を解決する技術が開示されている。特許文献２には、インタフェース信号経路においていくらかの追加の遅延を引き起こすシーム回路を追加することによって、全てのクロック領域を試験中に予測可能に制御することができる技術が開示されている。また、シーム回路によって、異なる位相を有するクロック領域を互いに分離し、別々に試験することができる技術が開示されている。
【００１２】
しかし、特許文献２に開示の技術は、上述した周波数グループのように、同一の周波数で動作する内部クロックドメイン間においてデータパス依存関係がある場合に、同時にテストすることを可能として、テストパターン数を削減する具体的な技術を開示したものではない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２１２３３９号公報
【特許文献２】特許第３８４８６８６号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
背景技術として説明したように、同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を十分に削減することができていないという問題がある。
【課題を解決するための手段】
【００１５】
本発明の第１の態様にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備えたものである。
【００１６】
本発明の第２の態様にかかる半導体集積回路設計方法は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作する第２のクロックドメインとを接続するデータパスを検出し、前記検出したデータパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路を挿入する。
【００１７】
本発明の第３の態様にかかる半導体集積回路設計プログラムは、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作する第２のクロックドメインとを接続するデータパスを検出する処理と、前記検出したデータパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路を挿入する処理とをコンピュータに実行させる。
【００１８】
これにより、第１のクロックドメインと第２のクロックドメインに対して、並行にテストを実施することができるため、テストパターン数を削減することができる。
【発明の効果】
【００１９】
上述した各態様によれば、同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかる半導体集積回路設計システムの構成図である。
【図２】本発明の実施の形態１にかかる半導体集積回路設計システムの処理を示すフローチャートである。
【図３】本発明の実施の形態１にかかるＤＦＴ回路が挿入された内部クロックドメインの組の例を示す図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の一例を示す図である。
【図５】図４に示す半導体集積回路が生成されるＤＦＴ挿入前回路情報に基づいて、背景技術によって生成した半導体集積回路の一例を示す図であるである。
【図６】本発明のその他の発明の実施の形態にかかるＤＦＴ挿入後回路の一例を示す図である。
【図７】本発明のその他の発明の実施の形態にかかるＤＦＴ挿入後回路の一例を示す図である。
【図８】背景技術にかかる半導体集積回路を示す図である。
【発明を実施するための形態】
【００２１】
本発明の実施の形態１
図１を参照して、本発明の実施の形態１にかかる半導体集積回路設計システムの構成について説明する。図１は、本発明の実施の形態１にかかる半導体集積回路設計システムの構成図である。
【００２２】
半導体集積回路設計システム１０は、コンピュータ１１、１２と、サーバ１３を有する。コンピュータ１１、１２及びサーバ１３は、インターネット１９を介して相互に接続されている。コンピュータ１１は、ＣＰＵ(Central Processing Unit)１４及び記憶装置１５を有する。コンピュータ１２は、ＣＰＵ１６及び記憶装置１７を有する。サーバ１３は、記憶装置１８を有する。なお、半導体集積回路設計システム１０は、好ましくは、並列分散処理を行うコンピュータシステムによって実現する。
【００２３】
コンピュータ１１、１２は、サーバ１３から半導体集積回路設計プログラムと、ＤＦＴ回路挿入前の回路情報(以下、「ＤＦＴ回路挿入前回路情報」とする)とを取得して、取得したＤＦＴ回路挿入前回路情報に基づいて、ＤＦＴ回路を挿入した回路情報(以下、ＤＦＴ回路挿入後回路情報)を生成する。コンピュータ１１、１２は、エンジニアリングワークステーション又はＰＣ(Personal Computer)等の情報処理装置である。
サーバ１３は、記憶装置１８に格納される半導体集積回路設計プログラムと、ＤＦＴ回路挿入前回路情報をコンピュータ１１、１２に送信する。
【００２４】
ＣＰＵ１４、１６は、サーバ１３から取得した半導体集積回路設計プログラムを実行し、ＤＦＴ回路後回路情報を生成する。
記憶装置１５、１７は、例えば、ハードディスク又はメモリ等である。
記憶装置１８は、ＤＦＴ回路挿入後回路情報を生成する半導体集積回路設計プログラムと、ＤＦＴ回路挿入前回路情報が格納される。記憶装置１８は、例えば、ハードディスク又はメモリ等である。また、回路情報とは、例えば、ネットリストデータのことである。
【００２５】
インターネット１９は、コンピュータ１１、１２及びサーバ１３間で、任意のデータを送受信できるネットワークであればどのようなものであってもよい。例えば、インターネット以外に、ＬＡＮや電話通信回線等である。
【００２６】
続いて、半導体集積回路設計システムがＤＦＴ回路挿入後回路情報を生成する場合における動作概要について説明する。
まず、コンピュータ１１は、ネットワーク１９を介して、記憶装置１８に格納される半導体集積回路設計プログラムをサーバ１３からダウンロードする。そして、コンピュータ１１は、ダウンロードした半導体集積回路設計プログラムを記憶装置１４に格納する。
【００２７】
コンピュータ１１のＣＰＵ１４は、コンピュータ１１の入力装置(図示せず)に入力されたユーザからの指示により、記憶装置１４から半導体集積回路設計プログラムを取得して実行する。ここで、入力装置は、例えば、マウスやキーボード等である。また、ＣＰＵ１４は、実行する半導体集積回路設計プログラムの命令に従って、インターネット１９を介して、サーバ１３の記録媒体１８に格納されるＤＦＴ回路挿入前回路情報を取得する。そして、ＣＰＵ１４は、取得したＤＦＴ回路挿入前回路情報を一時的に記憶装置１５に格納する。
【００２８】
ＣＰＵ１４は、記憶装置１５に一時的に格納されたＤＦＴ回路挿入前回路情報に対して、ＤＦＴ回路を挿入し、ＤＦＴ回路挿入後回路情報を生成する。そして、生成したＤＦＴ回路挿入後回路情報を記憶装置１５、又は、インターネット１９を介して、サーバ１３の記憶装置１４に格納する。なお、コンピュータ１２におってＤＦＴ回路挿入後回路情報を生成する場合も同様となるため、説明を省略する。
【００２９】
続いて、図２を参照して、本発明の実施の形態１にかかる半導体集積回路設計システムの処理について説明する。図２は、本発明の実施の形態１にかかる半導体集積回路設計システムの処理を示すフローチャートである。ここでは、コンピュータ１１によってＤＦＴ挿入後回路情報を生成する場合について例示する。
【００３０】
まず、コンピュータ１１は、サーバ１３の記憶装置１８に格納されたＤＦＴ回路挿入前回路情報Ｆ１を取得する(Ｓ１０１)。ＣＰＵ１４は、ＤＦＴ回路挿入前回路情報Ｆ１に基づいて、内部クロックドメインを抽出する(Ｓ１０２)。ＣＰＵ１４は、抽出した内部クロックドメインを示す内部クロックドメイン情報に基づいて、内部クロックドメインのそれぞれに対して、スキャンクロック信号供給用のマルチプレクサをＤＦＴ回路挿入前回路情報Ｆ１に挿入する(Ｓ１０３)。具体的には、マルチプレクサが、内部クロックドメインのそれぞれに対して、通常動作時に供給する内部クロック信号か、テスト時に供給するスキャンクロック信号のいずれかを選択的に供給するように追加される。以下、このように、作業用のＤＦＴ回路挿入前回路情報Ｆ１をメモリ等の記憶装置１５に格納して、この情報に対して回路の追加等を行っていく。
【００３１】
ＣＰＵ１４は、サーバ１３の記憶装置１８に格納されたＤＦＴ回路挿入上限値を取得する(Ｓ１０４)。ここで、コンピュータ１１の入力装置によって、ユーザから入力されたＤＦＴ回路挿入上限値を取得するようにしてもよい。また、予めＤＦＴ回路挿入上限値を記憶装置１５に格納しておき、自動又はユーザからの入力によって指定されたものを取得するようにしてもよい。そして、ＣＰＵ１４は、ＤＦＴ回路挿入上限値を記憶装置１５に設けられたＤＦＴ回路挿入上限値記憶領域Ｍ５に格納する。ここで、ＤＦＴ回路挿入上限値とは、例えば、半導体集積回路のチップ面積を大きくすることなく追加可能な回路の規模等を示している。さらに具体的に例えると、挿入可能なＤＦＴ回路数を特定することができる情報である。
【００３２】
ＣＰＵ１４は、サーバ１３の記憶装置１８に格納されたテスト周波数情報Ｆ２を取得する(Ｓ１０５)。ここで、テスト周波数情報Ｆ２は、ＤＦＴ回路挿入上限値と同様に、ユーザからの入力又は記憶装置１５から取得するようにしてもよい。そして、ＣＰＵ１４は、テスト周波数情報Ｆ２を記憶装置１５に設けられたテスト周波数記憶領域Ｍ１に格納する。ここで、テスト周波数情報Ｆ２とは、機能テストで内部クロックドメインのそれぞれに供給するスキャンクロック信号の周波数を示す情報である。
【００３３】
ＣＰＵ１４は、ステップＳ１０２において抽出した内部クロックドメイン間においてデータ転送が行われる経路(以下、「データパス」とする)の依存関係を抽出する(Ｓ１０６)。つまり、任意の内部クロックドメインの組において、その内部クロックドメイン間を接続するデータパスが存在する場合は、データパス依存関係を有することになる。そして、ＣＰＵ１４は、内部クロックドメイン間のデータパスの依存関係を示すデータパス依存関係情報を記憶装置１５に設けられたデータパス依存関係記憶領域Ｍ２に格納する。
【００３４】
ＣＰＵ１４は、ステップＳ１０２において抽出した内部クロックドメイン情報と、テスト周波数記憶領域Ｍ１に格納されるテスト周波数情報Ｆ２に基づいて、機能テストにおいて同一の周波数のスキャンクロック信号が供給される内部クロックドメインをグループ化した周波数グループを示す周波数グループ情報を生成する(Ｓ１０７)。そして、ＣＰＵ１４は、周波数グループ情報を記憶装置１５に設けられた周波数グループ記憶領域Ｍ３に格納する。
【００３５】
ＣＰＵ１４は、周波数グループ記憶領域Ｍ３に格納される周波数グループ情報と、データパス依存関係記憶領域Ｍ２に格納されるデータパス依存関係情報に基づいて、同一の周波数グループに属する内部クロックドメインのうち、互いに独立して動作する内部クロックドメインをグループ化した周波数サブグループを示す周波数サブグループ情報を生成する(Ｓ１０８)。つまり、周波数サブグループ情報とは、同一の周波数グループに属するクロックドメインのうち、互いにデータパス依存関係を有さない内部クロックドメインをグループ化したものである。そして、ＣＰＵ１４は、周波数サブグループ情報を記憶装置１５に設けられた周波数サブグループ記憶領域Ｍ４に格納する。
【００３６】
ＣＰＵ１４は、データパス依存関係記憶領域Ｍ２に格納されるデータパス依存関係情報に基づいて、データパスが存在する内部クロックドメインの組の全てについて、ＤＦＴ回路挿入が必要な数を計算する(Ｓ１０９)。また、ここでのＤＦＴ回路とは、任意の２つの内部クロックドメイン間のデータパスに挿入して、そのデータパスにおけるデータ転送の導通及び遮断を切り替える回路のことである。つまり、ここで算出するＤＦＴ回路挿入数は、内部クロックドメインの組のそれぞれにおけるデータパスの数となる。
【００３７】
ＣＰＵ１４は、データパスが存在する内部クロックドメインの組に含まれるスキャンフリップフロップ(以下、「スキャンＦ／Ｆ」とする)の数を抽出する。ここで、一般的にスキャンＦ／Ｆ数が多いと生成されるテストパターンのデータ長さ(以下、「テストパターン長」とする)も長くなる傾向がある。ここで、一般的にテストパターン長の増加に比例して、テストパターン数も増加する傾向があるため、抽出したスキャンＦ／Ｆ数は、生成されるテストパターン数を示す値として用いる。
【００３８】
ＣＰＵ１４は、データパスによって接続される前段の内部クロックドメインと、後段の内部クロックドメインを一組として、半導体集積回路全体から任意の二組を抽出する。ＣＰＵ１４は、抽出した内部クロックドメインの組に含まれるスキャンＦ／Ｆ数の総和と、前段と後段のそれぞれ含まれるスキャンＦ／Ｆ数のうち、多いほうのスキャンＦ／Ｆ数(以下、「最大スキャンＦ／Ｆ数」とする)を算出し、スキャンＦ／Ｆ数の総和から最大スキャンＦ／Ｆ数を減算した値を、その内部クロックドメインの組の比較値とする。言い換えると、前段と後段の内部クロックドメインのそれぞれ含まれるスキャンＦ／Ｆ数のうち、少ないほうのスキャンＦ／Ｆ数が比較値となる。
【００３９】
そして、ＣＰＵ１４は、抽出した二組の内部クロックドメインの組について、それぞれの比較値を比較し、同数でなければ比較値が大きいほうの内部クロックドメインの組の優先順位を高く設定し、同数であれば、ステップＳ１０９で算出したＤＦＴ回路挿入数が少ないほうの組の優先順位を高く設定する。
また、ＤＦＴ回路挿入数が同数であれば、例えば、内部クロックドメインをＤＦＴ回路挿入前回路情報において管理されている並び順等のように、予め決めておいた指標に基づいて、優先順位を設定する。このようにして、データパスが存在する内部クロックドメインの組の全てについて、優先順位を設定するまで繰り返す(Ｓ１１０）。
【００４０】
ＣＰＵ１４は、ステップＳ１０３で決定した優先順位に従って、優先順位の高い内部クロックドメインの組から順番に、その前段の内部クロックドメインと、後段の内部クロックドメインとを接続するデータパスについて、ＤＦＴ回路を挿入していく(Ｓ１１１)。具体的には、優先順位の高い内部クロックドメインの組に存在するデータパスの全てに対して、ＤＦＴ回路を挿入できた場合、その次に優先順位の高い内部クロックドメインの組に存在するデータパスに対して、ＤＦＴ回路を挿入していく。
【００４１】
ここで、図３を参照して、ステップＳ１１１において挿入されるＤＦＴ回路の一例について説明する。図３は、ＤＦＴ回路が挿入された内部クロックドメインの組の例を示す図である。なお、ＤＦＴ回路は、パス遮断回路に相当する。
【００４２】
図３は、内部クロックドメインの組における前段の内部クロックドメイン２１と、後段の内部クロックドメイン２２とを示している。周波数サブグループＦＳＧ１１の内部クロックドメイン２１は、スキャンＦ／Ｆ５２、５３を含み、周波数サブグループＦＳＧ１２の内部クロックドメイン２２は、スキャンＦ／Ｆ５４、５５を含む。マルチプレクサ３１、３２は、内部クロックドメイン２１、２２に対して、内部クロックか、スキャンクロック供給用端子ＳＣＫｉｎのいずれかを選択的に供給する。なお、マルチプレクサ３１、３２による信号の選択は、それぞれに入力されるテストモード制御信号ＡＭＣによって行われる。
【００４３】
ここで、図３に示すマルチプレクサ３８、スキャンＦ／Ｆ５１及びスキャンクロック信号ＳＣＫの入力端子が、ＤＦＴ回路に相当する。このＤＦＴ回路によって、前段の内部クロックドメイン２１と後段の内部クロックドメイン２２とを接続するデータパスにおけるデータ転送の導通及び遮断を切り替えることができる。
【００４４】
具体的には、マルチプレクサ３８にテストモード制御信号ＡＭＣ"０"が入力された場合、前段の内部クロックドメイン２１から後段の内部クロックドメイン２２へのデータ転送を導通することができる。また、マルチプレクサ３８にテストモード制御信号ＡＭＣ"１"が入力された場合、スキャンＦ／Ｆ５１によって、前段の内部クロックドメイン２１から後段の内部クロックドメイン２２へのデータ転送を遮断することができる。また、スキャンＦ／Ｆ５１に供給するスキャンクロック信号ＳＣＫを制御することによって、スキャンＦ／Ｆ５１に格納された任意のテスト値を後段の内部クロックドメイン２２に出力することもできる。
【００４５】
ＣＰＵ１４は、ＤＦＴ回路を挿入した数が、ＤＦＴ回路挿入上限値記憶領域Ｍ５に格納されたＤＦＴ回路挿入上限値を超えていない場合、ステップＳ１０４の処理を繰り返す(Ｓ１１２：ＮＯ)。具体的には、ＤＦＴ回路を挿入した数が、ＤＦＴ回路挿入上限値によって特定されるＤＦＴ回路の挿入数の上限を超えていない場合、ステップＳ１０４の処理を繰り返す。
ＣＰＵ１４は、ＤＦＴ回路を挿入した数が、ＤＦＴ回路挿入上限値記憶領域Ｍ５に格納されたＤＦＴ回路挿入上限値を超えている場合、ＤＦＴ回路の挿入を終了する(Ｓ１１２：ＹＥＳ)。
【００４６】
ＣＰＵ１４は、周波数グループ記憶領域Ｍ３に格納される周波数グループ情報に基づいて、周波数グループに含まれる内部クロックドメインについて、他の内部クロックドメインと接続されるデータパスが存在する場合、その全てのデータパスについて、ステップＳ１１１でＤＦＴ回路が挿入されているかどうかを判定する。そして、全てのデータパスについて、ＤＦＴ回路が挿入されており、データパスにおけるデータ転送が遮断可能となっている場合、周波数グループ内の周波数サブグループに対して選択的にスキャンクロック信号を供給する制御回路が不要な周波数グループだと判定する。ＣＰＵ１４は、制御回路が不要な周波数グループを抽出し、その周波数グループを示す制御回路不要周波数グループ情報を、制御回路不要周波数グループ情報記憶領域Ｍ６に格納する(Ｓ１１３)。
【００４７】
ＣＰＵ１４は、制御回路不要周波数グループ情報記憶領域Ｍ６に格納された制御回路不要周波数グループ情報に基づいて、制御回路が不要と判定されていない周波数グループに対して、スキャンクロック信号を供給する信号ラインに制御回路とスキャンクロック供給用端子ＳＣＫｉｎを挿入する(Ｓ１１４)。また、ＣＰＵ１４は、制御回路が不要と判定された周波数グループに対しては、スキャンクロック供給用端子ＳＣＫｉｎを挿入する。
【００４８】
ＣＰＵ１４は、周波数グループ記憶領域Ｍ３に格納される周波数グループ情報と、周波数サブグループ記憶領域Ｍ４に格納される周波数サブグループ情報に基づいて、作業用のＤＦＴ回路挿入前回路情報Ｆ１に追加したマルチプレクサ、制御回路、スキャンクロック供給用端子ＳＣＫｉｎと、内部クロックドメイン等を接続する(Ｓ１１５)。
コンピュータ１１は、以上の処理によって、作業用のＤＦＴ回路挿入前回路情報Ｆ１にＤＦＴ回路が挿入されて、ＤＦＴ回路挿入後回路情報Ｆ３が生成される。ＣＰＵ１４は、ＤＦＴ回路挿入後回路情報Ｆ３を出力して、記憶装置１５、又は、インターネット１９を介して、サーバ１３の記憶装置１４に格納する(Ｓ１１６)。
【００４９】
続いて、図４、５を参照して、ＤＦＴ挿入後回路の生成例について説明する。図４は、本発明の実施の形態１にかかる半導体集積回路設計システムによって生成されるＤＦＴ挿入後回路情報が示す半導体集積回路の一例を示す図である。また、図５は、比較のために、図４に示す半導体集積回路が生成されるＤＦＴ挿入前回路情報に基づいて、特許文献１に開示の技術によって生成したＤＦＴ挿入後回路情報が示す半導体集積回路の一例を示す図である。なお、図５に示すＤＦＴ挿入後回路については、特許文献１に開示されているものと同様であるため、説明を省略する。
【００５０】
ステップＳ１０１において、ＤＦＴ回路挿入前回路情報Ｆ１を取得する。
ステップＳ１０２において、内部クロックドメイン２１〜２７を抽出する。
ステップＳ１０３において、内部クロックドメイン２１〜２７のそれぞれに対して、スキャンクロック信号供給用のマルチプレクサ３１〜３７を挿入する。
ステップＳ１０４において、ＤＦＴ回路挿入上限値を取得する。また、ステップＳ１０５において、テスト周波数情報Ｆ２を取得する。
【００５１】
ステップＳ１０６において、内部クロックドメイン２２から内部クロックドメイン２１にデータを転送するデータパスと、内部クロックドメイン２３から内部クロックドメイン２４にデータを転送するデータパスと、内部クロックドメイン２６から内部クロックドメイン２５にデータを転送するデータパスと、内部クロックドメイン２６から内部クロックドメイン２７にデータを転送するデータパスが抽出される。
【００５２】
ステップＳ１０７において、同一のテスト周波数である内部クロックドメイン２１、２２を周波数グループＦＧ１として、同一のテスト周波数である内部クロックドメイン２３、２４、２５を周波数グループＦＧ２として、同一のテスト周波数である内部クロックドメイン２６、２７を周波数グループＦＧ３として抽出する。
【００５３】
ステップＳ１０８において、周波数グループＦＧ１については、内部クロックドメイン２１と内部クロックドメイン２２がデータパス依存関係を有するので、内部クロックドメイン２１を周波数サブグループＦＳＧ１１として、内部クロックドメイン２２を周波数サブグループＦＳＧ１２として抽出する。周波数グループＦＧ２については、内部クロックドメイン２３と内部クロックドメイン２４がデータパス依存関係を有し、内部クロックドメイン２４と内部クロックドメイン２５がデータパス依存関係を有しないので、内部クロックドメイン２３を周波数サブグループＦＳＧ２１として、内部クロックドメイン２４、２５を周波数サブグループＦＳＧ２２として抽出する。同様に、周波数グループＦＧ３については、内部クロックドメイン２６を周波数サブグループＦＳＧ３１として、内部クロックドメイン２７を周波数サブグループＦＳＧ３２として抽出する。
【００５４】
ステップＳ１０９において、データパス依存関係を有する内部クロックドメイン２１と内部クロックドメイン２２、内部クロックドメイン２３と内部クロックドメイン２４、内部クロックドメイン２５と内部クロックドメイン２６、内部クロックドメイン２６と内部クロックドメイン２７の組み合わせのそれぞれについて、必要なＤＦＴ回路挿入数を算出する。
【００５５】
ステップＳ１１０において、データパス依存関係を有する内部クロックドメイン２１と内部クロックドメイン２２、内部クロックドメイン２３と内部クロックドメイン２４、内部クロックドメイン２５と内部クロックドメイン２６、内部クロックドメイン２６と内部クロックドメイン２７の組のそれぞれについて、優先順位を設定する。ここで、内部クロックドメイン２１、２２の組、内部クロックドメイン２３、２４の組、内部クロックドメイン２５、２６の組、内部クロックドメイン２６、２７の組の順に内部クロックドメインの組の比較値となるスキャンＦ／Ｆ数が多い、つまり、優先順位が高いものとする。
【００５６】
ステップＳ１１１において、最初に、一番優先度の高い、内部クロックドメイン２２から内部クロックドメイン２１へのデータパスに対して、ＤＦＴ回路を挿入する。そして、ステップＳ１１２において、ＤＦＴ回路挿入数をチェックして、ＤＦＴ回路の挿入数の上限に達していない場合、ステップＳ１１１に戻る。
二回目のステップＳ１１１において、次に優先度の高い、内部クロックドメイン２３から内部クロックドメイン２４へのデータパスに対して、ＤＦＴ回路を挿入する。そして、二回目のステップＳ１１２において、ＤＦＴ回路挿入数をチェックし、ＤＦＴ回路挿入数がＤＦＴ回路の挿入数の上限に達している場合、ステップＳ１１３に進む。
【００５７】
なお、ここでのＤＦＴ回路挿入数の判定のタイミングは、ある内部クロックドメインの組に存在する全てのデータパスについて、ＤＦＴ回路が挿入されたときに限られない。例えば、データパスに対して、ＤＦＴ回路を挿入しているときに、ＤＦＴ回路の挿入数の上限に達した場合に、ステップＳ１１３に進むようにしてもよい。
【００５８】
ここで、内部クロックドメイン２１、２２の組に存在する全てのデータパスと、内部クロックドメイン２３、２４の組に存在する全てのデータパスについて、データパスにおけるデータ転送を遮断可能なＤＦＴ回路を挿入されている。これにより、例えば、テスト時に、データパスにおけるデータ転送を遮断することで、内部クロックドメイン２２から内部クロックドメイン２１にデータが転送されることがなくなるため、並行して内部クロックドメイン２１、２２のテストが可能となる。よって、これらの内部クロックドメインを、別々にテストを実施するテストグループに分ける必要がなくなり、内部クロックドメイン２１又は内部クロックドメイン２２、内部クロックドメイン２３又は内部クロックドメイン２４、２５のどちらかに選択的にスキャンクロック信号を供給する必要がなくなる。
そのため、ステップＳ１１３において、スキャンクロック信号を選択的に供給する制御回路が不要な周波数グループとして、内部クロックドメイン２１、２２を含む周波数グループＦＧ１と、内部クロックドメイン２３、２４、２５を含む周波数グループＦＧ２を抽出する。
【００５９】
ステップＳ１１４において、制御回路が不要と判定されていない周波数グループＦＧ３に対して、スキャンクロック信号を供給する信号ラインに制御回路４１ｃとスキャンクロック供給用端子ＳＣＫｉｎを挿入する。また、周波数グループＦＧ３に対しては、ＦｒｅｑＳｕｂＣＴＬ信号入力用制御端子と、ＳＭＣ信号入力用制御端子も挿入される。また、制御回路が不要と判定された周波数グループＦＧ１、ＦＧ２に対しては、スキャンクロック供給用端子ＳＣＫｉｎを挿入する。
【００６０】
ステップＳ１１５において、周波数グループＦＧ１に対するスキャンクロック供給用端子ＳＣＫｉｎと、マルチプレクサ３１、３２とを接続する。また、マルチプレクサ３１と内部クロックドメイン２１とを接続し、マルチプレクサ３２と内部クロックドメイン２２とを接続する。
また、周波数グループＦＧ２に対するスキャンクロック供給用端子ＳＣＫｉｎと、マルチプレクサ３３、３４、３５とを接続する。また、マルチプレクサ３３と内部クロックドメイン２３とを接続し、マルチプレクサ３４と内部クロックドメイン２４とを接続し、マルチプレクサ３５と内部クロックドメイン２５とを接続する。
【００６１】
また、周波数グループＦＧ２に対するスキャンクロック供給用端子ＳＣＫｉｎ、ＦｒｅｑＳｕｂＣＴＬ信号入力用制御端子及びＳＭＣ信号入力用制御端子のそれぞれと、制御回路４１ｃとを接続する。また、制御回路４１ｃのスキャンクロック出力端子ＳＣＫ１とマルチプレクサ３６とを接続し、制御回路４１ｃのスキャンクロック出力端子ＳＣＫ２とマルチプレクサ３７とを接続する。また、マルチプレクサ３６と内部クロックドメイン２６とを接続し、マルチプレクサ３７と内部クロックドメイン２７とを接続する。ここで、制御回路４１ｃは、ＦｒｅｑＳｕｂＣＴＬ信号入力用制御端子及びＳＭＣ信号入力用制御端子から入力される信号値に応じて、スキャンクロック出力端子ＳＣＫ１、ＳＣＫ２のいずれかから選択的にスキャンクロック信号を出力する回路となる。
【００６２】
ステップＳ１１６において、図４に示す半導体集積回路のＤＦＴ回路挿入後回路情報Ｆ３を記憶装置１５、又は、インターネット１９を介して、サーバ１３の記憶装置１４に格納する。
【００６３】
このようにして作成された図４に示す半導体集積回路は、内部クロックドメイン２１、２２の組、内部クロックドメイン２３、２４、２５の組に存在するデータパスにおけるデータ転送を遮断可能なＤＦＴ回路を挿入することで、内部クロックドメイン２１、２２及び内部クロックドメイン２３、２４、２５に対して、並行してテストを実施することができるため、テストパターン数を削減することができる。
【００６４】
具体的に説明すると、図５に示す半導体集積回路においては、図８に示すように、データパス依存関係を有しないように、内部クロックドメイン２１、２３、２６を含む第１のテストグループと、内部クロックドメイン２２、２４、２５、２７を含む第２のテストグループに選択的にスキャンクロック信号を供給してテストを実施する。そのため、この半導体集積回路のテストパターン数は、第１のテストグループに含まれる内部クロックドメイン２１、２３、２６のそれぞれのテストパターン数のうち、最も多いテストパターン数と、第２のテストグループに含まれる内部クロックドメイン２２、２４、２５、２７のそれぞれのテストパターン数のうち、最も多いテストパターン数の和となる。
【００６５】
それに対して、図４に示す半導体集積回路においては、データパス依存関係を有しないように、内部クロックドメイン２１、２２、２３、２４、２５、２７を含む第１のテストグループと、内部クロックドメイン２６を含む第２のテストグループに分けることができる。
【００６６】
ここで、本実施の形態１では、内部クロックドメインの組のうち、比較値としたスキャンＦ／Ｆ数の多い内部クロックドメインの組から優先的にＤＦＴ回路を挿入するようにしている。つまり、テストパターン長の長い内部クロックドメインを含む組から優先的にデータパスにおけるデータ転送を遮断可能として、並列してテストを実行することができるようにしている。そのため、図４に示す半導体集積回路において、内部クロックドメイン２６を含む第２のテストグループにおけるテストパターン長は、図５に示す半導体集積回路において、内部クロックドメイン２２、２４、２５、２７を含む第２のテストグループにおけるテストパターン長よりも短くすることができる。言い換えると、図４に示す半導体集積回路のテストパターン数は、図５に示す半導体集積回路のテストパターン数よりも少なくすることができる。
【００６７】
また、図４に示す半導体集積回路において、第１のテストグループに含まれる内部クロックドメイン２１、２２、２３、２４、２５、２７は、データパスがあってもデータ転送を遮断可能して、並列してテストを実施できるようにしている。そのため、第１のテストグループに含まれる内部クロックドメインの数が増加しても、テストパターン長は、内部クロックドメイン２１、２２、２３、２４、２５、２７のテストパターンのうち、最も多いテストパターン長を超えることはない。
【００６８】
したがって、図４に示す半導体集積回路によれば、第１のテストグループにおけるテストパターン長を極力長くせずに、第２のテストパターン長を短くすることができる。つまり、図４に示す半導体集積回路によれば、第１のテストグループにおけるテストパターン数を極力増加させずに、第２のテストパターン数を削減することができる。
【００６９】
そのため、図４に示す半導体集積回路のテストパターン数は、第１のテストパターンに含まれる内部クロックドメイン２１、２２、２３、２４、２５、２７のテストパターンのうち、最も多いテストパターン数と、第２のテストグループに含まれる内部クロックドメイン２６のテストパターン数の和となるが、図５に示す半導体集積回路のテストパターン数よりも、テストパターン数を削減することができる。
【００７０】
また、図４に示す半導体集積回路のテストパターン長を、図５に示す半導体集積回路のテストパターン長よりも短くすることができるため、テストを実施する際に、テスト値をスキャンＦ／Ｆに対して入出力する時間も削減することができる。
また、図４に示す半導体集積回路では、図５に示す半導体集積回路と比較して、制御回路４１ａ、４１ｂの数を削減することができるため、コストを低減することができる。
【００７１】
また、本実施の形態１では、優先順位を決定するときに、スキャンＦ／Ｆ数が同数である場合、ＤＦＴ回路挿入数が少ないほうの内部クロックドメインの組から優先的にＤＦＴ回路を挿入するようにしている。そのため、ＤＦＴ回路挿入上限値までしかＤＦＴ回路を挿入できない場合であっても、より多く内部クロックドメインの組について、その組に存在するデータパスを遮断可能とすることができる。
【００７２】
また、本実施の形態１によれば、ＤＦＴ回路挿入上限値に達する前に、半導体集積回路に含まれる全ての内部クロックドメインの組に存在するデータパスにＤＦＴ回路を挿入できた場合には、内部クロックドメインの全てについて並列にテストを実施することができる。この場合、テストパターン数は、全ての内部クロックドメインのテストパターンのうち、最も多いテストパターン数となり、大幅にテストパターン数を削減することができる。
【００７３】
また、本実施の形態１によれば、ＤＦＴ回路のスキャンＦ／Ｆ５１に任意のテスト値を設定して、スキャンクロック信号ＳＣＫを制御することによって、任意のタイミングでテスト値を後段の内部クロックドメインに出力することができる。そのため、縮退故障を検出可能なテストパターンも生成することができ、縮退故障検出率を低下させることがなくなる。
【００７４】
以上に説明したように、本実施の形態１によれば、同一の周波数で動作する第１のクロックドメインと第２のクロックドメインが含まれている半導体集積回路において、第１のクロックドメインと第２のクロックドメインを接続するデータパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路を挿入するようにしている。そのため、第１のクロックドメインと第２のクロックドメインに対して、選択的にスキャンクロック信号を供給して個別にテストを実施することなく、並行にテストを実施することができるため、テストパターン数を削減することができる。
【００７５】
その他の発明の実施の形態.
図３で例示したＤＦＴ回路に代わり、ステップＳ１１１において、図６に例示するＤＦＴ回路を挿入するようにしてもよい。
図６に例示するＯＲ回路５６がＤＦＴ回路に相当する。ＯＲ回路に、テストモード制御信号ＡＭＣ"１"を入力することによって、ＯＲ回路の出力が"１"に固定され、前段の内部クロックドメイン２１から後段の内部クロックドメイン２２へのデータ転送を遮断することができる。
【００７６】
また、図３で例示したＤＦＴ回路に代わり、ステップＳ１１１において、図７に例示するＤＦＴ回路を挿入するようにしてもよい。
図７に例示するＡＮＤ回路５７及びＩＮＶＥＲＴＥＲ回路５８がＤＦＴ回路に相当する。ＩＮＶＥＲＴＥＲ回路に、テストモード制御信号ＡＭＣ"１"を入力することによって、ＡＮＤ回路の出力が"０"に固定され、前段の内部クロックドメイン２１から後段の内部クロックドメイン２２へのデータ転送を遮断することができる。
【００７７】
以上に説明したように、その他の発明の実施の形態では、実施の形態１に例示したスキャンＦ／Ｆで構成されたＤＦＴ回路よりも少ない素子数で、ＤＦＴ回路を構成することができるため、チップ面積を小さくして、コストを低減することができる。
【００７８】
なお、本発明は上記した実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、優先順位を決定する場合の比較値として、前段と後段の内部クロックドメインのそれぞれ含まれるスキャンＦ／Ｆ数のうち、少ないほうのスキャンＦ／Ｆ数を用いているが、クロックドメインの組に含まれるスキャンフリップフロップ数であれば、これに限られない。例えば、スキャンＦ／Ｆ数の総和や、最大スキャンＦ／Ｆ数を比較値として用いてもよい。
【００７９】
以上に説明した本発明にかかる半導体集積回路設計プログラムは様々な種類の記憶媒体に格納することが可能であり、通信媒体を介して伝達されることが可能である。ここで、記憶媒体には、例えば、フレキシブルディスク、ハードディスク、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)、ＤＶＤ(Digital Versatile Disc)、ＢＤ(Blu-ray(登録商標) Disc)、ＲＯＭ(Read Only Memory)カートリッジ、バッテリバックアップ付きＲＡＭ(Random Access Memory)、メモリカートリッジ、フラッシュメモリカートリッジ、不揮発性ＲＡＭカートリッジを含む。また、通信媒体には、電話回線等の有線通信媒体、マイクロ波回線等の無線通信媒体を含む。また、上述のプログラムは、インターネットを介して伝達することも可能である。
【００８０】
また、コンピュータが半導体集積回路設計プログラムを実行することにより、上述の実施の形態の機能が実現されるだけではなく、このプログラムの指示に基づき、コンピュータ上で稼動しているＯＳ(Operating System)もしくはアプリケーションソフトと共同して上述の実施の形態の機能が実現される場合も、発明の実施の形態に含まれる。
【００８１】
さらに、半導体集積回路設計プログラムの処理の全てもしくは一部がコンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットにより行われて上述の実施の形態の機能が実現される場合も、発明の実施の形態に含まれる。
【符号の説明】
【００８２】
１０    半導体集積回路設計システム
１１、１２    コンピュータ
１３    サーバ
１４、１６    ＣＰＵ
１５、１７、１８    記憶装置
１９    インターネット
２１、２２、２３、２４、２５、２６、２７    内部クロックドメイン
３１、３２、３３、３４、３５、３６、３７、３８    マルチプレクサ
４１ａ、４１ｂ、４１ｃ    制御回路
５１、５２、５３、５４、５５    スキャンフリップフロップ
５６    ＯＲ回路
５７    ＡＮＤ回路
５８    ＩＮＶＥＲＴＥＲ回路
Ｆ１    ＤＦＴ回路挿入前回路情報
Ｆ２    テスト周波数情報
Ｆ３    ＤＦＴ回路挿入後回路情報
Ｍ１    テスト周波数記憶領域
Ｍ２    データパス依存関係記憶領域
Ｍ３    周波数グループ記憶領域
Ｍ４    周波数サブグループ記憶領域
Ｍ５    ＤＦＴ回路挿入上限値記憶領域
Ｍ６    制御回路不要周波数グループ情報記憶領域
ＦＧ１、ＦＧ２、ＦＧ３、ＦＧ１０１、ＦＧ１０２、ＦＧ１０３    周波数グループ
ＦＳＧ１１、ＦＳＧ１２、ＦＳＧ２１、ＦＳＧ２２、ＦＳＧ３１、ＦＳＧ３２、ＦＳＧ１１１、ＦＳＧ１１２、ＦＳＧ１２１、ＦＳＧ１２２、ＦＳＧ１３１、ＦＳＧ１３２    周波数サブグループ
ＡＭＣ    テストモード制御信号
ＳＭＣ    スキャンモード制御信号
ＦｒｅｑＳｕｂＣＴＬ    周波数サブグループ選択信号
ＳＣＫ    スキャンクロック信号
ＳＣＫ１、ＳＣＫ２    スキャンクロック出力端子
ＳＣＫｉｎ    スキャンクロック供給用端子
【図１】
2011102764.tif 000003
【図２】
2011102764.tif 000004
【図３】
2011102764.tif 000005
【図４】
2011102764.tif 000006
【図５】
2011102764.tif 000007
【図６】
2011102764.tif 000008
【図７】
2011102764.tif 000009
【図８】
2011102764.tif 000010