(57)【要約】【課題】消費電力を抑えつつ、トランジスタの閾値電圧のばらつきに起因する出力電圧のばらつきを抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。【解決手段】６Ｔｒ３Ｃで構成されるインバータ回路において、入力端子ＩＮ２に、入力端子ＩＮ１に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される。これにより、入力端子ＩＮ１の電圧がハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧から、トランジスタＴ５の閾値電圧の影響が取り除かれるので、その後にトランジスタＴ５がオンしてトランジスタＴ５に電流が流れたときに、その電流値Ｉｄｓからも、トランジスタＴ５の閾値電圧の影響が取り除かれる。【選択図】図１
2011217287.tif 000002
【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第５トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第２入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第３容量素子は、前記第１端子と前記第４トランジスタのゲートとの間に挿入されている
インバータ回路。
【請求項２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記第１入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記第１入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第５トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートは前記第２入力端子に電気的に接続され、前記第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第４トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第５トランジスタのドレインまたはソースは第５電圧線に電気的に接続され、前記第５トランジスタのドレインおよびソースのうち前記第５電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第６トランジスタのゲートは前記第２入力端子に電気的に接続され、前記第６トランジスタのドレインまたはソースは第６電圧線に電気的に接続され、前記第６トランジスタのドレインおよびソースのうち前記第６電圧線に未接続の端子は前記第５トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第２トランジスタのゲートに電気的に接続されており、
前記第３容量素子は、前記第２トランジスタのゲートと前記第４トランジスタのゲートとの間に挿入されている
インバータ回路。
【請求項３】
前記第１入力端子には、前記第２入力端子に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される
請求項１または請求項２に記載のインバータ回路。
【請求項４】
前記第２容量素子は、前記第１入力端子側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子および前記第３容量素子の容量よりも大きくなっている
請求項１ないし請求項３のいずれか一項に記載のインバータ回路。
【請求項５】
前記第１容量素子、前記第２容量素子および前記第３容量素子のそれぞれの容量は、以下の式を満たす
請求項４に記載のインバータ回路。
Ｃ２（Ｖｄｄ１−Ｖｓｓ）／（Ｃ１＋Ｃ２＋Ｃ３）＞Ｖｔｈ５
Ｃ３（Ｖｄｄ１−Ｖｓｓ）／（Ｃ１＋Ｃ２＋Ｃ３）＞Ｖｔｈ５
Ｃ１：前記第１容量素子の容量
Ｃ２：前記第２容量素子の容量
Ｃ３：前記第３容量素子の容量
Ｖｄｄ１：前記第２電圧線の電圧
Ｖｓｓ：前記第１電圧線の電圧
Ｖｔｈ５：前記第５トランジスタの閾値電圧
【請求項６】
前記出力端子と前記第１電圧線との間に挿入された第４容量素子をさらに備えた
請求項１ないし請求項５のいずれか一項に記載のインバータ回路。
【請求項７】
前記第１電圧線、前記第３電圧線、前記第４電圧線および前記第６電圧線は、互いに同電位となっている
請求項１ないし請求項６のいずれか一項に記載のインバータ回路。
【請求項８】
前記第２電圧線および前記第５電圧線は、前記第１電圧線、前記第３電圧線および前記第４電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項７に記載のインバータ回路。
【請求項９】
前記第５電圧線は、前記第２電圧線の電圧よりも、少なくとも前記第２トランジスタの閾値電圧分だけ高い電圧を出力する電源に接続されている
請求項８に記載のインバータ回路。
【請求項１０】
前記第２トランジスタのゲートと前記出力端子との間に挿入された第５容量素子をさらに備え、
前記第２電圧線および前記第５電圧線は、互いに同電位となっている
請求項ないし請求項８のいずれか一項に記載のインバータ回路。
【請求項１１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第２入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されており、
前記第３容量素子は、前記第２入力端子と前記出力端子との間に挿入されている
インバータ回路。
【請求項１２】
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタのゲートは前記第２入力端子に電気的に接続され、前記第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、前記第１トランジスタのドレインおよびソースのうち前記第１電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、前記第２トランジスタのドレインおよびソースのうち前記第２電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第３トランジスタのゲートは前記第１入力端子に電気的に接続され、前記第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、前記第３トランジスタのドレインおよびソースのうち前記第３電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第４トランジスタのゲートは前記第２入力端子に電気的に接続され、前記第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、前記第４トランジスタのドレインおよびソースのうち前記第４電圧線に未接続の端子は前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されており、
前記第３容量素子は、前記第２入力端子と前記出力端子との間に挿入されている
インバータ回路。
【請求項１３】
前記第２入力端子には、前記第１入力端子に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される
請求項１１または請求項１２に記載のインバータ回路。
【請求項１４】
前記第１入力端子には、前記第２入力端子に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される
請求項１１または請求項１２に記載のインバータ回路。
【請求項１５】
前記第２容量素子は、前記第１入力端子側に挿入されており、
前記第２容量素子の容量は、前記第１容量素子および前記第３容量素子の容量よりも大きくなっている
請求項１１ないし請求項１４のいずれか一項に記載のインバータ回路。
【請求項１６】
前記第３容量素子の容量は、前記第１容量素子および前記第２容量素子の容量よりも大きくなっている
請求項１１ないし請求項１４のいずれか一項に記載のインバータ回路。
【請求項１７】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第５トランジスタのソースまたはドレインである第１端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第２入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第５トランジスタのゲートと前記第６電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第５トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記第１端子に電気的に接続されており、
前記第３容量素子は、前記第１端子と前記第４トランジスタのゲートとの間に挿入されている
表示装置。
【請求項１８】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、
第１容量素子、第２容量素子および第３容量素子と、
第１入力端子、第２入力端子および出力端子と
を備え、
前記第１トランジスタは、前記第２入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、当該第２トランジスタのゲート電圧と前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第３電圧線との電気的な接続を継断するようになっており、
前記第４トランジスタは、前記第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２トランジスタのゲートと前記第４電圧線との電気的な接続を継断するようになっており、
前記第１容量素子および前記第２容量素子は、前記第１入力端子と前記第２トランジスタのゲートとの間に直列に挿入されており、
前記第１容量素子と前記第２容量素子との電気的な接続点が、前記出力端子に電気的に接続されており、
前記第３容量素子は、前記第２入力端子と前記出力端子との間に挿入されている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
上記の駆動トランジスタでは、閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
閾値電圧Ｖthや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図２７に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃｓとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【０００６】
図２６は、画素回路に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図２６（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図２６（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図２６（Ｃ）には電源線ＰＳＬに、ハイ電圧ＶccHと、ロー電圧ＶccLが印加されている様子が示されている。さらに、図２６（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【０００７】
図２６から、１Ｈ内に２回、ＷＳパルスＰが書込線ＷＳＬに印加されており、１回目のＷＳパルスＰによって閾値補正が行われ、２回目のＷＳパルスＰによって移動度補正と信号書き込みが行われていることがわかる。つまり、図２６において、ＷＳパルスＰは、信号書込みだけでなく、駆動トランジスタＴｒ100の閾値補正や移動度補正にも用いられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アクティブマトリクス方式の表示装置では、信号線ＤＴＬを駆動する水平駆動回路（図示せず）や、各画素１１３を順次選択する書き込み走査回路（図示せず）は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列または各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。例えば、書き込み走査回路内のバッファ回路は、典型的には、２つのインバータ回路を直列に接続して構成されている。ここで、インバータ回路は、例えば、図２８に示したように、２つのＮＭＯＳトランジスタＴ１、Ｔ２で構成されている。ＮＭＯＳトランジスタＴ１のゲートに入力電圧Ｖｉｎが与えられ、ソースが負側電圧線ＬLに、ドレインがＴ２のソースおよび出力に接続されている。他方のＮＭＯＳトランジスタＴ２はゲートとドレインが接続されたダイオード接続となっており、ソースはＮＭＯＳトランジスタＴ１のドレインおよび出力に、ゲートおよびドレインは正側電圧線ＬHに接続されている。従って、ＮＭＯＳトランジスタＴ２は負荷抵抗としての機能を持っている。インバータ回路２００では、ＮＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との接続ノードから出力電圧Ｖｏｕｔが出力される。
【００１０】
図２９は、図２８のインバータ回路２００のパルスタイミングを表したものである。以下に、インバータ回路２００の動作を説明する。まず、入力電圧Ｖｉｎが高電圧（Ｖｄｄ）の時、ＮＭＯＳトランジスタＴ１はオンしている。この時、ＮＭＯＳトランジスタＴ２は前述のようにダイオード接続されており、ゲート電圧およびドレイン電圧は共にＶｄｄとなっている。そのため、図３０に示したように、ＮＭＯＳトランジスタＴ１，Ｔ２に貫通電流Ｉｄが流れ、Ｖｓｓ＋ΔＶという電圧が出力される。その後、図３１に示すように入力電圧Ｖｉｎに低電圧（Ｖｓｓ）が入力されると、ＮＭＯＳトランジスタＴ１のゲート−ソース間電圧Ｖｇｓは０Ｖとなる。そのため、ＮＭＯＳトランジスタＴ１の閾値電圧Ｖｔｈがプラスである場合には、ＮＭＯＳトランジスタＴ１はオフする。この時、ＮＭＯＳトランジスタＴ２は前述のようにダイオード接続されているので、インバータ回路２００の出力は上昇し、結果的に正側電圧線ＬHの電圧ＶｄｄとＮＭＯＳトランジスタＴ２の閾値電圧Ｖｔｈの差分であるＶｄｄ−Ｖｔｈの電位となる（図３１）。
【００１１】
このように、従来のインバータ２００では、入力に対して反転した出力を得ること可能であるが、ロー入力（Ｖｓｓ）に対して、出力電圧はＶｄｄ−Ｖｔｈとなり、ＮＭＯＳトランジスタＴ２の閾値ばらつきを含んでしまう。そのため、例えば、インバータ２００を書き込み走査回路内に適用した場合には、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正が画素回路１１２ごとにばらついてしまい、そのばらつきが輝度のばらつきとなってしまうという問題があった。また、ハイ入力（Ｖｄｄ）に対しては、上述したようにＮＭＯＳトランジスタＴ２は負荷抵抗として振舞うので、正側電圧線ＬHから負側電圧線ＬLへ貫通電流が流れる。その結果、消費電力が増大してしまうという問題があった。
【００１２】
そこで、これらの問題を解決するために、図３２のようなインバータ回路３００が考えられる。インバータ回路３００は、出力段のトランジスタＴ１，Ｔ２と入力端子ＩＮとの間に、容量素子Ｃ１，Ｃ２と、トランジスタＴ３とを備えたものである。このインバータ回路３００では、トランジスタＴ１とトランジスタＴ２とが同時にオンしている期間がほとんどない。そのため、貫通電流はほとんど流れず、消費電力を低く抑えることができる。また、入力電圧Ｖｉｎの立ち下がりに応じて、出力電圧Ｖｏｕｔが高電圧線ＶH1側の電圧となり、入力電圧Ｖｉｎの立ち上がりに応じて、出力電圧Ｖｏｕｔが低電圧線ＬL側の電圧となる。そのため、出力電圧Ｖｏｕｔのばらつきがなく、画素ごとの輝度のばらつきを低減することができる。
【００１３】
また、例えば、図３３のインバータ回路４００に示したように、インバータ回路３００において、出力段のトランジスタＴ１，Ｔ２と容量素子Ｃ１，Ｃ２との間に、さらに、トランジスタＴ４，Ｔ５を設けることが考えられる。このインバータ回路４００では、容量素子Ｃ１，Ｃ２と出力端子ＯＵＴとの間に、トランジスタＴ４，Ｔ５が挿入されており、容量素子Ｃ１，Ｃ２が出力端子ＯＵＴに直接接続されていない。これにより、トランジスタＴ５のゲートおよびソースに入力されるカップリング量ΔＶｘが、出力段の寄生容量（図示せず）の影響を受けることがないので、トランジスタＴ５のゲート−ソース間電圧を大きくすることができる。その結果、インバータ回路４００を高速化することができる。
【００１４】
次に、図３３のインバータ回路４００において、新たに挿入されたトランジスタＴ５のトランジスタ特性、特に閾値電圧がばらついた場合について考える。入力電圧Ｖｉｎがハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧に差分が生じることによりトランジスタＴ５がオンする。この時、トランジスタＴ５のゲート−ソース間電圧は、図３３に示すようにΔＶ１−ΔＶ２という値となる。トランジスタＴ５はオンすると飽和領域で動作するので、このΔＶ１−ΔＶ２という値によってトランジスタＴ５に電流が流れ、トランジスタＴ２のゲート電圧が上昇する。この時、トランジスタＴ５に流れる電流Ｉｄｓは以下に示した値となる。以下の式において、ｋはトランジスタサイズとプロセスで決定される定数である。μは移動度であり、Ｖｔｈ５はトランジスタＴ５の閾値電圧となっている。
Ｉｄｓ＝ｋｕ（ΔＶ１−ΔＶ２−Ｖｔｈ５）2
【００１５】
上の式から分かるように、ＩｄｓはトランジスタＴ５の閾値電圧Ｖｔｈ５の影響を受ける。そのため、トランジスタＴ５の閾値電圧Ｖｔｈ５にバラツキが発生した場合、Ｉｄｓの値にもバラツキが発生し、トランジスタＴ２のゲート電圧の上昇速度が異なる。これにより、トランジスタＴ５の閾値電圧Ｖｔｈ５のバラツキによって出力電圧Ｖｏｕｔの速度（トランジェント）にバラツキが発生してしまう。その結果、出力電圧Ｖｏｕｔを制御パルスとするトランジスタのオン時間のバラツキが発生してしまい、表示画像にはムラやスジといった不良が発生してしまう。
【００１６】
ここで、閾値電圧Ｖｔｈ５のバラツキはＴＦＴの初期バラツキのみならず、経時変化によっても発生する。そのた、閾値電圧Ｖｔｈ５のバラツキに対する施策は必須となる。
【００１７】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えつつ、トランジスタの閾値電圧のばらつきに起因する出力電圧のばらつきを抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを備えている。このインバータ回路は、さらに、第１容量素子、第２容量素子および第３容量素子と、第１入力端子、第２入力端子および出力端子とを備えている。ここで、第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第５トランジスタのソースまたはドレインである第１端子の電圧と、出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第１端子と第４電圧線との電気的な接続を継断するようになっている。第５トランジスタは、第１容量素子の端子間電圧またはそれに対応する電圧に応じて第５電圧線と第１端子との電気的な接続を継断するようになっている。第６トランジスタは、第２入力端子の電圧と第６電圧線の電圧との電位差またはそれに対応する電位差に応じて第５トランジスタのゲートと第６電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、第１入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第１端子に電気的に接続されている。第３容量素子は、第１端子と第４トランジスタのゲートとの間に挿入されている。
【００１９】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００２０】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタおよび第６トランジスタを備えている。このインバータ回路は、さらに、第１容量素子、第２容量素子および第３容量素子と、第１入力端子、第２入力端子および出力端子とを備えている。ここで、第１トランジスタのゲートは第１入力端子に電気的に接続されている。第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは第１入力端子に電気的に接続されている。第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第５トランジスタのゲートに電気的に接続されている。第４トランジスタのゲートは第２入力端子に電気的に接続されている。第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、第４トランジスタのドレインおよびソースのうち第４電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第５トランジスタのドレインまたはソースは第５電圧線に電気的に接続され、第５トランジスタのドレインおよびソースのうち第５電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第６トランジスタのゲートは第２入力端子に電気的に接続されている。第６トランジスタのドレインまたはソースは第６電圧線に電気的に接続され、第６トランジスタのドレインおよびソースのうち第６電圧線に未接続の端子は第５トランジスタのゲートに電気的に接続されている。第１容量素子および第２容量素子は、第１入力端子と第５トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、第２トランジスタのゲートに電気的に接続されている。第３容量素子は、第２トランジスタのゲートと第４トランジスタのゲートとの間に挿入されている。
【００２１】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００２２】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置では、第１入力端子と、第１電圧線および第３電圧線との間に、第１トランジスタおよび第３トランジスタがそれぞれ設けられている。また、第２入力端子と、第４電圧線および第６電圧線との間に、第４トランジスタおよび第６トランジスタが設けられている。一方、第２電圧線と出力端子との間に第２トランジスタが、第５電圧線と第２トランジスタのゲートとの間に第５トランジスタがそれぞれ設けられている。また、第１入力端子と、第５トランジスタのゲートとの間に、第１容量素子および第２容量素子が直列に挿入されており、第１容量素子と第２容量素子との接続点と第４トランジスタのゲートとの間に、第３容量素子が設けられている。さらに、第１容量素子と第２容量素子との接続点が、第２トランジスタのゲートに接続されている。ここで、例えば、第２入力端子に、第１入力端子に入力されるパルス信号の位相よりも進んだ位相のパルス信号を印加することにより、第１入力端子の電圧がハイからローに変化する際に、第５トランジスタのゲート−ソース間電圧から、第５トランジスタの閾値電圧の影響が取り除かれる。そのため、その後に第５トランジスタがオンして第５トランジスタに電流が流れたときに、その電流値からも、第５トランジスタの閾値電圧の影響が取り除かれる。
【００２３】
本発明の第３のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを備えている。このインバータ回路は、さらに、第１容量素子、第２容量素子および第３容量素子と、第１入力端子、第２入力端子および出力端子とを備えている。ここで、第１トランジスタは、第２入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、当該第２トランジスタのゲート電圧と出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第１入力端子の電圧と第３電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第３電圧線との電気的な接続を継断するようになっている。第４トランジスタは、第２入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて第２トランジスタのゲートと第４電圧線との電気的な接続を継断するようになっている。第１容量素子および第２容量素子は、第１入力端子と第２トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。第３容量素子は、第２入力端子と出力端子との間に挿入されている。
【００２４】
本発明の第３の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第３のインバータ回路と同一の構成要素を含んでいる。
【００２５】
本発明の第４のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを備えている。このインバータ回路は、さらに、第１容量素子、第２容量素子および第３容量素子と、第１入力端子、第２入力端子および出力端子とを備えている。ここで、第１トランジスタのゲートは第２入力端子に電気的に接続されている。第１トランジスタのドレインまたはソースは第１電圧線に電気的に接続され、第１トランジスタのドレインおよびソースのうち第１電圧線に未接続の端子は出力端子に電気的に接続されている。第２トランジスタのドレインまたはソースは第２電圧線に電気的に接続され、第２トランジスタのドレインおよびソースのうち第２電圧線に未接続の端子は出力端子に電気的に接続されている。第３トランジスタのゲートは第１入力端子に電気的に接続されている。第３トランジスタのドレインまたはソースは第３電圧線に電気的に接続され、第３トランジスタのドレインおよびソースのうち第３電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第４トランジスタのゲートは第２入力端子に電気的に接続されている。第４トランジスタのドレインまたはソースは第４電圧線に電気的に接続され、第４トランジスタのドレインおよびソースのうち第４電圧線に未接続の端子は第２トランジスタのゲートに電気的に接続されている。第１容量素子および第２容量素子は、第１入力端子と第２トランジスタのゲートとの間に直列に挿入されている。第１容量素子と第２容量素子との電気的な接続点が、出力端子に電気的に接続されている。第３容量素子は、第２入力端子と出力端子との間に挿入されている。
【００２６】
本発明の第４の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、駆動部内の各インバータ回路は、上記の第４のインバータ回路と同一の構成要素を含んでいる。
【００２７】
本発明の第３および第４のインバータ回路ならびに第３および第４の表示装置では、第２入力端子と、第１電圧線および第４電圧線との間に、第１トランジスタおよび第４トランジスタがそれぞれ設けられている。また、第１入力端子と第３電圧線との間に、第３トランジスタが設けられている。一方、第２電圧線と出力端子との間に第２トランジスタが設けられている。また、第１入力端子と、第２トランジスタのゲートとの間に、第１容量素子および第２容量素子が直列に挿入されており、第１容量素子と第２容量素子との接続点と第１トランジスタのゲートとの間に、第３容量素子が設けられている。さらに、第１容量素子と第２容量素子との接続点が、出力端子に接続されている。ここで、例えば、第２入力端子に、第１入力端子に入力されるパルス信号の位相よりも進んだ位相のパルス信号を印加することにより、第１入力端子の電圧がハイからローに変化する際に、第２トランジスタのゲート−ソース間電圧から、第２トランジスタの閾値電圧の影響が取り除かれる。そのため、その後に第２トランジスタがオンして第２トランジスタに電流が流れたときに、その電流値からも、第２トランジスタの閾値電圧の影響が取り除かれる。
【発明の効果】
【００２８】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンしたり、第４トランジスタと第５トランジスタとが同時にオンしたりしている期間がほとんどないようにした。これにより、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほんのわずかしか存在しないので、消費電力を抑えることができる。また、第１入力端子の電圧がハイからローに変化する際に、第５トランジスタのゲート−ソース間電圧から、第５トランジスタの閾値電圧の影響を取り除くようにした。これにより、その後に第５トランジスタがオンして第５トランジスタに電流が流れたときに、その電流値からも、第５トランジスタの閾値電圧の影響を取り除くことができるので、出力電圧のばらつきを低減することができる。
【００２９】
本発明の第３および第４のインバータ回路ならびに第３および第４の表示装置によれば、第１トランジスタと第２トランジスタとが同時にオンする期間がほとんどないようにした。これにより、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほんのわずかしか存在しないので、消費電力を抑えることができる。また、第１入力端子の電圧がハイからローに変化する際に、第５トランジスタのゲート−ソース間電圧から、第５トランジスタの閾値電圧の影響を取り除くようにした。これにより、その後に第５トランジスタがオンして第５トランジスタに電流が流れたときに、その電流値からも、第５トランジスタの閾値電圧の影響を取り除くことができるので、出力電圧のばらつきを低減することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例を表す波形図である。
【図４】図１のインバータ回路の動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図８に続く動作の一例について説明するための回路図である。
【図１０】図８に続く動作の一例について説明するための回路図である。
【図１１】図９に続く動作の一例について説明するための回路図である。
【図１２】図１０に続く動作の一例について説明するための回路図である。
【図１３】図１１に続く動作の一例について説明するための回路図である。
【図１４】図１のインバータ回路の第１変形例を表す回路図である。
【図１５】図１４のインバータ回路の動作の一例を表す波形図である。
【図１６】図１のインバータ回路の第２変形例を表す回路図である。
【図１７】図１６のインバータ回路の動作の一例を表す波形図である。
【図１８】図１のインバータ回路の第３変形例を表す回路図である。
【図１９】図１４のインバータ回路の動作の一例を表す波形図である。
【図２０】図１のインバータ回路の第４変形例を表す回路図である。
【図２１】図２０のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２２】図１のインバータ回路の第５変形例を表す回路図である。
【図２３】図２２のインバータ回路の入出力信号波形の一例を表す波形図である。
【図２４】上記実施の形態およびその変形例のインバータ回路の適用例の一例である表示装置の概略構成図である。
【図２５】図２４の書込線駆動回路および画素回路の一例を表す回路図である。
【図２６】図２４の表示装置の動作の一例を表す波形図である。
【図２７】従来の表示装置の画素回路の一例を表す回路図である。
【図２８】従来のインバータ回路の一例を表す回路図である。
【図２９】図２８のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３０】図２８のインバータ回路の動作の一例について説明するための回路図である。
【図３１】図３０に続く動作の一例について説明するための回路図である。
【図３２】一参考例に係るインバータ回路のその他の例を表す回路図である。
【図３３】他の参考例に係るインバータ回路の一例を表す回路図である。
【発明を実施するための形態】
【００３１】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図１３）
２．変形例（図１４〜図２３）
３．適用例（図２４〜図２６）
４．従来技術の説明（図２７〜図３１）
５．参考技術の説明（図３２、図３３）
【００３２】
＜実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ｂ））をほぼ反転させたパルス信号（例えば図２（Ｃ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の６つのトランジスタＴ１〜Ｔ６を備えたものである。インバータ回路１は、上記の６つのトランジスタＴ１〜Ｔ６の他に、３つの容量素子Ｃ１〜Ｃ３と、第１入力端子ＩＮ１、第２入力端子ＩＮ２および出力端子ＯＵＴとを備えており、６Ｔｒ３Ｃの回路構成となっている。
【００３３】
トランジスタＴ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴ３が本発明の「第３トランジスタ」の一具体例に相当する。また、トランジスタＴ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴ５が本発明の「第５トランジスタ」の一具体例に相当し、トランジスタＴ６が本発明の「第６トランジスタ」の一具体例に相当する。また、容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当し、容量素子Ｃ３が本発明の「第３容量素子」の一具体例に相当する。
【００３４】
トランジスタＴ１〜Ｔ６は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。トランジスタＴ１は、例えば、第１入力端子ＩＮ１の電圧（入力電圧Ｖｉｎ１）と低電圧線ＬLの電圧との電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴ１のゲートが第１入力端子ＩＮ１に電気的に接続されている。トランジスタＴ１のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴ１のソースおよびドレインのうち低電圧線ＬLに未接続の端子が出力端子ＯＵＴに電気的に接続されている。トランジスタＴ２は、トランジスタＴ５のソースおよびドレインのうち高電圧線ＬH2に未接続の端子（端子Ａ）の電圧と、出力端子ＯＵＴの電圧（出力電圧Ｖｏｕｔ）との電位差（またはそれに対応する電位差）に応じて高電圧線ＬH1と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴ２のゲートがトランジスタＴ５の端子Ａに電気的に接続されている。トランジスタＴ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線ＬH1に電気的に接続されている。トランジスタＴ３は、第１入力端子ＩＮ１の電圧（入力電圧Ｖｉｎ１）と低電圧線ＬLの電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴ５のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴ３のゲートが第１入力端子ＩＮ１に電気的に接続されている。トランジスタＴ３のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴ３のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴ５のゲートに電気的に接続されている。
【００３５】
トランジスタＴ４は、第２入力端子ＩＮ２の電圧（入力電圧Ｖｉｎ２）と低電圧線ＬLの電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴ５の端子Ａと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴ４のゲートが第２入力端子ＩＮ２に電気的に接続されている。トランジスタＴ４のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴ４のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴ５の端子Ａに電気的に接続されている。トランジスタＴ５は、容量素子Ｃ１の端子間電圧（トランジスタＴ５のゲート−ソース間電圧）（またはそれに対応する電位差）に応じて高電圧線ＬH2と端子Ａとの電気的な接続を継断するようになっている。トランジスタＴ５のゲートがトランジスタＴ３のソースおよびドレインのうち低電圧線ＬLに未接続の端子に電気的に接続されている。トランジスタＴ５のソースまたはドレインが高電圧線ＬH2に電気的に接続されている。トランジスタＴ５のソースおよびドレインのうち高電圧線ＬH2に未接続の端子（端子Ａ）がトランジスタＴ２のゲートと、トランジスタＴ４のソースおよびドレインのうち低電圧線ＬLに未接続の端子とに接続されている。トランジスタＴ６は、第２入力端子ＩＮ２の電圧（入力電圧Ｖｉｎ２）と低電圧線ＬLの電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴ５のゲートと低電圧線ＬLとの電気的な接続を継断するようになっている。トランジスタＴ６のゲートが第２入力端子ＩＮ２に電気的に接続されている。トランジスタＴ６のソースまたはドレインが低電圧線ＬLに電気的に接続されており、トランジスタＴ６のソースおよびドレインのうち低電圧線ＬLに未接続の端子がトランジスタＴ５のゲートに電気的に接続されている。つまり、トランジスタＴ１，Ｔ３，Ｔ４，Ｔ６は互いの同一の電圧線（低電圧線ＬL）に接続されている。従って、トランジスタＴ１の低電圧線ＬL側の端子と、トランジスタＴ３の低電圧線ＬL側の端子と、トランジスタＴ４の低電圧線ＬL側の端子と、トランジスタＴ６の低電圧線ＬL側の端子とは、互いに同電位となっている。
【００３６】
低電圧線ＬLが本発明の「第１電圧線」、「第３電圧線」、「第４電圧線」、「第６電圧線」の一具体例に相当する。高電圧線ＬH1が本発明の「第２電圧線」の一具体例に相当し、高電圧線ＬH2が本発明の「第５電圧線」の一具体例に相当する。
【００３７】
高電圧線ＬH1，ＬH2は、低電圧線ＬLの電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線ＬH1の電圧は、インバータ回路１の駆動時にＶｄｄ１となっており、高電圧線ＬH2の電圧は、インバータ回路１の駆動時にＶｄｄ２（≧Ｖｄｄ１＋Ｖｔｈ２）となっている。なお、電圧Ｖｔｈ２は、トランジスタＴ２の閾値電圧である。一方、低電圧線ＬLは、高電圧線ＬH1の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線ＬLの電圧は、インバータ回路１の駆動時に電圧Ｖss（＜Ｖｄｄ１）となっている。
【００３８】
容量素子Ｃ１，Ｃ２は、第１入力端子ＩＮ１とトランジスタＴ５のゲートとの間に直列に挿入されている。容量素子Ｃ１と容量素子Ｃ２との電気的な接続点Ｂが、トランジスタＴ５の端子Ａに電気的に接続されている。容量素子Ｃ１はトランジスタＴ５のゲート側に挿入されており、容量素子Ｃ２は第１入力端子ＩＮ１側に挿入されている。容量素子Ｃ３はトランジスタＴ５の端子ＡとトランジスタＴ４のゲートとの間に挿入されている。容量素子Ｃ１，Ｃ２，Ｃ３のそれぞれの容量は、トランジスタＴ１〜Ｔ６の寄生容量よりも大きくなっている。容量素子Ｃ１，Ｃ２，Ｃ３のそれぞれの容量は、以下の数１、数２を満たしていることが好ましい。容量素子Ｃ１，Ｃ２，Ｃ３が数１、数２を満たすならば、後述する入力電圧Ｖｉｎが立ち下がった時、トランジスタＴ５のゲート−ソース間電圧をその閾値電圧Ｖｔｈ５以上とすることができ、トランジスタＴ５をオン状態とすることができる。その結果、出力電圧Ｖｏｕｔがローからハイに変移することができる。
（数１）
Ｃ２（Ｖｄｄ１−Ｖｓｓ）／（Ｃ１＋Ｃ２＋Ｃ３）＞Ｖｔｈ５
（数２）
Ｃ３（Ｖｄｄ１−Ｖｓｓ）／（Ｃ１＋Ｃ２＋Ｃ３）＞Ｖｔｈ５
【００３９】
[動作] 
次に、図３〜１３を参照しつつ、インバータ回路１の動作の一例について説明する。図３は、インバータ回路１の動作の一例を表す波形図である。図４〜図１３は、インバータ回路１の一連の動作の一例を表す回路図である。
【００４０】
まず、入力電圧Ｖｉｎ１，Ｖｉｎ２がハイ（Ｖｄｄ１）の場合、図４に示すように、トランジスタＴ１，Ｔ３，Ｔ４，Ｔ６がオンし、トランジスタＴ２，Ｔ５のゲート電圧およびソース電圧がＶｓｓに充電されている。この時、容量素子Ｃ２，Ｃ３には、ともにＶｄｄ−Ｖｓｓという電圧が充電されている。
【００４１】
次に、入力電圧Ｖｉｎ１はハイ（Ｖｄｄ１）のままで、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ１）からロー（Ｖｓｓ）へ変化する時（図５）、トランジスタＴ４，Ｔ６のゲート電圧はＶｄｄ１からＶｓｓへ変化する。その際、入力電圧Ｖｉｎ２の電圧変化量が容量素子Ｃ３を介してトランジスタＴ２のゲートへ入力される。この時、トランジスタＴ５のゲートはトランジスタＴ３によってＶｓｓに充電されているので、その電圧はＶｓｓのままである（入力電圧Ｖｉｎ１がハイ（Ｖｄｄ１）なので）。
【００４２】
ここで、入力電圧Ｖｉｎ２が大きい電圧の時、つまりトランジスタＴ４がオンしている時は、低電圧線ＬLから電流が流れ、トランジスタＴ４はトランジスタＴ２のゲートをＶｓｓに充電しようとする。また、トランジスタＴ５のゲート−ソース間電圧がトランジスタＴ５の閾値電圧を超えた場合、トランジスタＴ５もオンし、高電圧線ＬH2から電流が流れてトランジスタＴ２のゲート電圧が上昇する。トランジスタＴ４のゲート電圧はＶｄｄ１からＶｓｓに低下してゆくので、トランジスタＴ４のオン抵抗は徐々に増加し、トランジスタＴ５のゲートをＶｓｓに充電するトランジェントは遅くなってゆく。
【００４３】
最終的に、入力電圧Ｖｉｎ２がハイ（Ｖｄｄ１）からロー（Ｖｓｓ）になった時、トランジスタＴ５のゲート−ソース間には、図３、図５に示すようにΔＶ０という電位差が生じる。この電位差がトランジスタＴ５，Ｔ４の閾値電圧よりも大きければ、トランジスタＴ５，Ｔ４はオンし、トランジスタＴ５には高電圧線ＬH2から電流が流れ、トランジスタＴ４には高電圧線ＬH1から電流が流れる。
【００４４】
ここで、トランジスタＴ４，Ｔ５は飽和領域でオンしており、それぞれのゲート電圧はＶｓｓとなっているので、トランジスタＴ２のゲート電圧はトランジスタＴ４，Ｔ５によって徐々に上昇する。一定時間経過後、トランジスタＴ５のゲート−ソース間電圧は、トランジスタＴ４，Ｔ５が並列に接続された合成トランジスタの閾値電圧Ｖｔｈｘを反映した電圧となる（図６）。
【００４５】
その後、今度は、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ１）からロー（Ｖｓｓ）へ変化する。前述の入力電圧Ｖｉｎ２と同様の動作で、入力電圧Ｖｉｎ１の電圧変化量が容量素子Ｃ２を介してトランジスタＴ２のゲートにΔＶという電圧が入力される。そして、容量素子Ｃ１を介してトランジスタＴ５のゲートにもΔＶ’という電圧が入力される（図７）。入力電圧Ｖｉｎ１の値が大きい時、トランジスタＴ３はオンしているので、トランジスタＴ５のゲートをＶｓｓに充電しようとする。また、トランジスタＴ４，Ｔ５もオンするので、トランジスタＴ５も高電圧線ＬH2から電流を流し、トランジスタＴ２のゲート電圧を上昇させることとなる。
【００４６】
ここで、トランジスタＴ２，Ｔ５のゲートから見える全容量を比較する。トランジスタＴ２のゲートには、容量素子Ｃ１と容量素子Ｃ２，Ｃ３とが並列に接続されているように見えるのに対して、トランジスタＴ５のゲートには、並列に接続された容量素子Ｃ２，Ｃ３と容量素子Ｃ１とが直列に接続されているように見える。そのため、トランジスタＴ５のゲートの方がトランジスタＴ２のゲートよりも容量が小さく見える。このことは、トランジスタＴ２のゲートの方がトランジスタＴ５のゲートよりもトランジェントを遅くすることができるということを示している。換言すれば、図７のように電流を流して、トランジスタＴ５，Ｔ２のゲート電圧をＶｓｓに充電するのにかかる時間は、トランジスタＴ２のゲートよりもトランジスタＴ５のゲートの方が速いということである。
【００４７】
最終的に、入力電圧Ｖｉｎ１がハイ（Ｖｄｄ１）からロー（Ｖｓｓ）になった時、トランジスタＴ５のゲート−ソース間には、図８に示すようにΔＶ１＋Ｖｔｈｘ−ΔＶ２という電位差が生じる。この電位差がトランジスタＴ５の閾値電圧Ｖｔｈ５よりも大きければ、トランジスタＴ５はオンし、高電圧線ＬH2から電流が流れる。この時、高電圧線ＬH2から流れる電流Ｉｄｓは以下の式で示される値となる。ＶｔｈｘはトランジスタＴ４とトランジスタＴ５との合成トランジスタの閾値電圧であり、トランジスタＴ５の閾値電圧Ｖth5の値を反映しているので、ＩｄｓはトランジスタＴ５の閾値電圧Ｖｔｈ５の影響を殆ど受けない。
Ｉｄｓ＝ｋｕ（ΔＶ１−ΔＶ２＋Ｖｔｈｘ−Ｖｔｈ５）2
【００４８】
ここで、容量素子Ｃ２と容量素子Ｃ３の値について考察を行う。容量素子Ｃ２を介してトランジスタＴ２のゲートに与えられるカップリング量は容量素子Ｃ３を介するカップリング量よりも大きい方が好ましい。なぜなら、容量素子Ｃ３を介するカップリングに必要なのはトランジスタＴ５のゲート−ソース間電圧をトランジスタＴ４，Ｔ５の閾値電圧以上にすることであるので、インバータの速度を決定する容量素子Ｃ３のカップリング量と比較して小さくてもよいからである。
【００４９】
トランジスタＴ５のオンによって、トランジスタＴ２のゲート電圧はトランジスタＴ４からの電流に加えて、トランジスタＴ５の電流によっても上昇する。また、トランジスタＴ５のゲート−ソース間には、ブートストラップ用の容量素子Ｃ１が接続されているので、トランジスタＴ５のゲート電圧もトランジスタＴ２のゲート電圧の上昇に連動して上昇する。トランジスタＴ５のゲート電圧がＶｓｓ−Ｖｔｈ３以上となり、トランジスタＴ２のゲート電圧がＶｓｓ−Ｖｔｈ４以上となると、トランジスタＴ３，Ｔ４はオフし、トランジスタＴ５からの電流のみによって各点の電圧が増加してゆく。なお、Ｖｔｈ３はトランジスタＴ３の閾値電圧であり、Ｖｔｈ４はトランジスタＴ４の閾値電圧である。
【００５０】
一定時間経過後、トランジスタＴ２のゲート電圧がＶｓｓ＋Ｖｔｈ２になると、今度は、トランジスタＴ２がオンする。ここで、Ｖｔｈ２はトランジスタＴ２の閾値電圧である。トランジスタＴ２がオンすることで、トランジスタＴ２は高電圧線ＬH1からの電流を流し、トランジスタＴ２のソース電圧である出力電圧はＶｓｓから上昇を開始する（図９）。
【００５１】
トランジスタＴ２のゲート電圧は最終的に、トランジスタＴ５によって高電圧線ＬH2の電圧まで上昇する。ここで、前述のように高電圧線ＬH2の電圧は、Ｖｄｄ２≧Ｖｄｄ１＋Ｖｔｈ２を満たすように設定されている。そのため、トランジスタＴ２は、高電圧線ＬH1の電圧であるＶｄｄ１を出力電圧Ｖｏｕｔとして出力する（図１０）。
【００５２】
そして、さらに一定時間経過後、入力電圧Ｖｉｎ２がロー（Ｖｓｓ）からハイ（Ｖｄｄ１）へ変化する（図１１）。この時、入力電圧ＶｉｎがＶｓｓ＋Ｖth4、Ｖｓｓ＋Ｖth6よりも小さい時、トランジスタＴ４、トランジスタＴ６はオフしているので容量素子Ｃ３、Ｃ１を介してカップリングが各点に入力され、それぞれの電圧は上昇する。入力電圧Ｖｉｎ２がＶｓｓ＋Ｖｔｈ４、Ｖｓｓ＋Ｔｔｈ６よりも大きくなると、トランジスタＴ４、トランジスタＴ６はオンし、トランジスタＴ２のゲートと、トランジスタＴ５のゲートとへ、図１１のように電流を流して各点をＶｓｓに充電しようとする。ここで、前述の時とは逆に、トランジスタＴ４のゲート電圧はＶｓｓからＶｄｄ１に増加してゆくので、トランジスタＴ４のオン抵抗は徐々に低下し、トランジスタＴ２のゲートとトランジスタＴ５のゲートをＶｓｓに充電するトランジェントは早くなってゆく。
【００５３】
この時、トランジスタＴ４がオンして、トランジスタＴ２のゲートがＶｓｓへ変化することで、トランジスタＴ２のゲート−ソース間の寄生容量によってトランジスタＴ２のゲート電圧の変化量がソースへ入力され、出力電圧ＶｏｕｔはＶｄｄ−Ｖａという電圧となる。
【００５４】
次に，入力電圧Ｖｉｎ１がロー（Ｖｓｓ）からハイ（Ｖｄｄ１）へ変化する。この時も入力電圧Ｖｉｎ２と同様、トランジスタＴ１，Ｔ３がオンし、出力電圧ＶｏｕｔはＶｄｄ−ＶａからＶｓｓへ徐々に低下する（図１２）。最終的に、トランジスタＴ２のゲート電圧およびソース電圧、ならびにトランジスタＴ５のゲート電圧はＶｓｓとなり、出力電圧ＶｏｕｔにはＶｓｓが出力される（図１３）。
【００５５】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ｂ））をほぼ反転させたパルス信号（例えば図２（Ｃ））が出力端子ＯＵＴから出力される。
【００５６】
[効果] 
ところで、例えば、図２６に示したような従来のインバータ回路２００は、２つのｎチャネルＭＯＳ型のトランジスタＴ１，Ｔ２が直列接続された単チャネル型の回路構成となっている。インバータ回路２００では、例えば、図２７に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈ２となってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴ２の閾値電圧Ｖｔｈ２が含まれており、出力電圧Ｖｏｕｔは、トランジスタＴ２の閾値電圧Ｖｔｈ２のばらつきの影響を大きく受けてしまう。
【００５７】
そこで、例えば、図３１に示したような構成とすることが考えられる。これにより、出力電圧Ｖｏｕｔが、トランジスタＴ２の閾値電圧Ｖｔｈ２のばらつきの影響を受けるのを低減することができる。さらに、図３１に示したインバータ回路４００では、トランジスタＴ５のゲートおよびソースに入力されるカップリング量ΔＶｘが、出力段の寄生容量（図示せず）の影響を受けることがないので、トランジスタＴ５のゲート−ソース間電圧を大きくすることができる。その結果、インバータ回路４００を高速化することができる。
【００５８】
次に、図３１のインバータ回路４００のトランジスタＴ５のトランジスタ特性、特に閾値電圧がばらついた場合について考える。入力電圧Ｖｉｎがハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧に差分が生じることによりトランジスタＴ５がオンする。この時、トランジスタＴ５のゲート−ソース間電圧は、図３１に示すようにΔＶ１−ΔＶ２という値となる。トランジスタＴ５はオンすると飽和領域で動作するので、このΔＶ１−ΔＶ２という値によってトランジスタＴ５に電流が流れ、トランジスタＴ２のゲート電圧が上昇する。この時、トランジスタＴ５に流れる電流Ｉｄｓは以下に示した値となる。以下の式において、ｋはトランジスタサイズとプロセスで決定される定数である。μは移動度であり、Ｖｔｈ５はトランジスタＴ５の閾値電圧となっている。
Ｉｄｓ＝ｋｕ（ΔＶ１−ΔＶ２−Ｖｔｈ５）2
【００５９】
上の式から分かるように、ＩｄｓはトランジスタＴ５の閾値電圧Ｖｔｈ５の影響を受ける。そのため、トランジスタＴ５の閾値電圧Ｖｔｈ５にバラツキが発生した場合、Ｉｄｓの値にもバラツキが発生し、トランジスタＴ２のゲート電圧の上昇速度が異なる。これにより、トランジスタＴ５の閾値電圧Ｖｔｈ５のバラツキによって出力電圧Ｖｏｕｔの速度（トランジェント）にバラツキが発生してしまう。その結果、出力電圧Ｖｏｕｔを制御パルスとするトランジスタのオン時間のバラツキが発生してしまい、表示画像にはムラやスジといった不良が発生してしまう。
【００６０】
一方、本実施の形態のインバータ回路１では、入力端子ＩＮ１と、低電圧線ＬLおよび高電圧線ＬH1との間に、トランジスタＴ１，Ｔ３がそれぞれ設けられている。また、入力端子ＩＮ２と低電圧線ＬLとの間に、トランジスタＴ４，Ｔ６が設けられている。一方、高電圧線ＬH1と出力端子ＯＵＴとの間にトランジスタＴ２が、高電圧線ＬH2とトランジスタＴ２のゲートとの間にトランジスタＴ５がそれぞれ設けられている。また、入力端子ＩＮ１と、トランジスタＴ５のゲートとの間に、容量素子Ｃ１，Ｃ２が直列に挿入されており、容量素子Ｃ１と容量素子Ｃ２との接続点とトランジスタＴ４のゲートとの間に、容量素子Ｃ３が設けられている。さらに、容量素子Ｃ１と容量素子Ｃ２との接続点が、トランジスタＴ２のゲートに接続されている。これにより、トランジスタＴ１とトランジスタＴ２とが同時にオンしたり、トランジスタＴ４とトランジスタＴ５とが同時にオンしたりしている期間がほとんどない。その結果、これらのトランジスタを介して、電圧線同士の間を流れる電流（貫通電流）はほんのわずかしか存在しないので、消費電力を抑えることができる。
【００６１】
さらに、本実施の形態では、入力端子ＩＮ２に、入力端子ＩＮ１に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される。これにより、入力端子ＩＮ１の電圧がハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧から、トランジスタＴ５の閾値電圧の影響が取り除かれる。そのため、その後にトランジスタＴ５がオンしてトランジスタＴ５に電流が流れたときに、その電流値Ｉｄｓからも、トランジスタＴ５の閾値電圧の影響が取り除かれる。これにより、出力電圧ｏｕｔのばらつきを低減することができる。その結果、出力電圧Ｖｏｕｔを制御パルスとするトランジスタのオン時間のバラツキを低減することができるので、例えば、画素回路内の駆動トランジスタの閾値補正や移動度補正の、画素回路ごとのばらつきを低減することができ、さらには画素ごとの輝度のばらつきを低減することができる。
【００６２】
＜変形例＞
上記実施の形態において、例えば、図１４に示したように、出力端子ＯＵＴと低電圧線ＬLとの間に、容量素子Ｃ０を設けてもよい。このとき、入力端子ＩＮ１，ＩＮ２には、例えば、図１５に示したような波形が入力される。この容量素子Ｃ０は、各トランジスタＴ１〜Ｔ６の寄生容量よりも大きな値の容量を有している。この容量素子Ｃ０によって入力電圧Ｖｉｎ２が立ち上がった際のトランジスタＴ２のゲート電圧の変化が出力端子ＯＵＴにカップリングされるのを防ぐことができる。その結果、出力電圧Ｖｏｕｔの劣化のないインバータ特性を得ることができる。
【００６３】
また、上記実施の形態において、例えば、図１６に示したように、トランジスタＴ１のゲートを入力端子ＩＮ２に接続するようにしてもよい。このとき、入力端子ＩＮ１，ＩＮ２には、例えば、図１７に示したような波形が入力される。このようにした場合には、入力端子ＶＩＮ１と入力端子ＶＩＮ２とのＮＯＲ出力を得ることができ、また出力電圧Ｖｏｕｔの劣化も防ぐことができる。
【００６４】
また、上記実施の形態において、例えば、図１８に示したように、出力段のトランジスタＴ１，Ｔ２と、中段のトランジスタＴ４，Ｔ５との間に、トランジスタＴ７，Ｔ８を設け、さらに、トランジスタＴ２のゲート−ソース間に容量素子Ｃ４を設けてもよい。このとき、入力端子ＩＮ１，ＩＮ２には、例えば、図１９に示したような波形が入力される。このようにした場合には、高電圧側の電圧線と、低電圧側の電圧線とをそれぞれ１つにすることが可能となる。これにより、例えば、耐圧に起因する歩留まり低下をなくすることができる。なお、図示しないが、この図１８に示したインバータ回路において、図１４に示した容量素子Ｃ０を、出力端子ＯＵＴと低電圧線ＬLとの間に設けてもよい。また、図示しないが、図１８の回路において、トランジスタＴ１，Ｔ３のゲートを入力端子ＩＮ２に接続してもよい。
【００６５】
また、上記実施の形態において、例えば、図２０に示したように、図１のインバータ回路１において、トランジスタＴ１，Ｔ２をなくし、出力端子ＯＵＴをトランジスタＴ４とトランジスタＴ５との接続点に接続するようにしてもよい。このとき、入力端子ＩＮ１，ＩＮ２には、例えば、図２１に示したような波形が入力される。このようにした場合には、少ない素子数で、上記実施の形態のインバータ回路１と同様の効果を得ることができる。なお、図２１に示したように、出力電圧ＶｏｕｔはＶｓｓよりも低い電圧に低下する期間があるが、その期間は入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との位相差の時間であり、微小とすることができるので、ほとんど問題とならない。
【００６６】
また、例えば、図２２に示したように、図２０に示したインバータ回路１において、トランジスタＴ４のゲートを入力端子ＩＮ２から切り離し、入力端子ＩＮ１に接続するようにしてもよい。このとき、入力端子ＩＮ１，ＩＮ２には、例えば、図２３に示したような波形が入力される。このようにした場合にも、少ない素子数で、上記実施の形態のインバータ回路１と同様の効果を得ることができる。なお、図２３に示したように、出力電圧ＶｏｕｔはＶｓｓよりも低い電圧に低下する期間があるが、その期間は入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との位相差の時間であり、微小とすることができるので、ほとんど問題とならない。
【００６７】
また、上記実施の形態およびそれらの変形例では、トランジスタＴ１〜Ｔ８が、ｎチャネルＭＯＳ型のＴＦＴにより形成されていたが、例えば、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。
【００６８】
＜適用例＞
図２４は、上記各実施の形態およびそれらの変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【００６９】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００７０】
（表示領域１１０Ａ）
図２５は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図２４に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【００７１】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００７２】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００７３】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図２４、図２５を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【００７４】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００７５】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００７６】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００７７】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００７８】
ここで、オフセット電圧Ｖofsは、信号電圧Ｖsigの値に依らず一定電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【００７９】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路３を備えている。バッファ回路３は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd1、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd1、Ｖss）を供給し、書き込みトランジスタＴｒ200を制御するようになっている。
【００８０】
ここで、電圧Ｖdd1は、書き込みトランジスタＴｒ200のオン電圧以上の値となっている。Ｖdd1は、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ200のオン電圧よりも低い値となっており、かつ、Ｖdd1よりも低い値となっている。
【００８１】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００８２】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００８３】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００８４】
図２６は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図２６（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図２６（Ｂ）には書込線ＷＳＬに、書き込みトランジスタＴｒ200をオンする電圧Ｖddと、書き込みトランジスタＴｒ200をオフする電圧Ｖssが印加されている様子が示されている。図２６（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図２６（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【００８５】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。その後、信号線ＤＴＬの電圧がＶofsとなっている時に書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsとする。
【００８６】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、書込みトランジスタＴｒ200がオンしており、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、Ｖthの補正が休止する。
【００８７】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【００８８】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００８９】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【００９０】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴｒ100のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【００９１】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなり、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【００９２】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００９３】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路３は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路３内を流れる貫通電流はほとんど存在しないので、バッファ回路３の消費電力を抑えることができる。また、バッファ回路３の出力電圧のばらつきが少ないので、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正や移動度補正の、画素回路１１２ごとのばらつきを低減することができ、さらには画素１１３ごとの輝度のばらつきを低減することができる。
【００９４】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００９５】
例えば、上記適用例では、上記各実施の形態に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【００９６】
１，２００，３００，４００…インバータ回路、３…バッファ回路、１０…制御素子、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ…第１端子、Ｂ，Ｃ，Ｄ…接続点、Ｃ1，Ｃ2，Ｃ3，Ｃ4…容量素子、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端子、Ｉds…電流、ＬH，ＬH1，ＬH2…高電圧線、ＬL，ＬL1，ＬL2…低電圧線、ＯＵＴ…出力端子、Ｐ…ＷＳパルス、Ｐ1，Ｐ2，Ｐ3…端子、ＰＳＬ…電源線、Ｔ１〜Ｔ６…トランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖdd2，ＶH1，ＶH2，ＶL，Ｖss，Ｖss1，Ｖss2，Ｖy，ΔＶ1’，ΔＶ2’，ΔＶ1，ΔＶ2…電圧、Ｖg，Ｖg1〜Ｖg5…ゲート電圧、Ｖgs，Ｖgs，Ｖgs2，Ｖgs5…ゲート−ソース間電圧、Ｖin…入力電圧、Ｖofs…オフセット電圧、Ｖout…出力電圧、Ｖs，Ｖs2，Ｖs5…ソース電圧、Ｖsig…信号電圧、Ｖth，Ｖth1〜Ｖth5，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度、ΔＶx…カップリング量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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