(57)【要約】【課題】最小加工寸法幅で並列され、コンタクトの抵抗抑制が可能な素子領域を有する半導体記憶装置を提供する。【解決手段】素子領域３３ａが、曲折部３５の両端部にそれぞれ接続され、最小加工寸法幅の直線部３４を有し相異なる素子領域方向２１に延在し、素子領域３３ａと同形状の素子領域３３ｂ、ｃが、素子領域方向２１から４５度のワード線方向２３に曲折部３５があるように、それぞれ素子分離領域３１を隔てて並行し、半導体基板１１に垂直なコンタクトプラグ４１が、曲折部３５にそれぞれ接続され、素子領域３３でそれぞれ構成の選択トランジスタ４６に共通の選択ゲート線３８が、絶縁膜３９上で、コンタクトプラグ４１に近接しワード線方向２３に並列延在し、素子領域３３でそれぞれ構成のメモリセル４５に共通のワード線３７が、絶縁膜３９上で、選択ゲート線３８に対してコンタクトプラグ４１の反対側でワード線方向２３に並列延在する。【選択図】  図２
2011014610.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面にあり、拡散層領域からなる曲折部の対向する両端部に接続され、前記曲折部の幅を超えない一定の幅の直線部を有し、互いに異なる第１の方向に沿って延在する第１の素子領域と、
前記半導体基板の表面にあり、前記第１の素子領域と同形状をなし、前記第１の方向とは垂直でない第２の方向に拡散層領域からなる曲折部が位置し、前記第１の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第２の素子領域と、
前記第１の素子領域と同形状をなし、前記第１及び第２の素子領域の曲折部を結ぶ線分の延長上、且つ前記線分の長さだけ離間した位置に拡散層領域からなる曲折部を有し、前記第２の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第３の素子領域と、
前記第１乃至第３の素子領域の曲折部にそれぞれ接続され、前記半導体基板の表面にほぼ垂直なコンタクトプラグと、
絶縁膜を隔てて前記半導体基板の表面上部に、前記コンタクトプラグに近接し前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成される選択トランジスタに共通の選択ゲート線と、
前記絶縁膜を隔てて前記半導体基板の表面上部に、前記選択ゲート線に対してコンタクトプラグの反対側で前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成されるメモリセルに共通のワード線と、
を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の素子領域の直線部は、最小加工寸法幅であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記曲折部の長さは、前記第１の素子領域の幅の２倍を超えないことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の方向と前記第２の方向とは、４５度で交わることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ワード線及び前記選択ゲート線は、アレイ調整領域において、前記第１の方向に沿った鏡面に対して互いに鏡像の関係にあるように折り返されて配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、拡幅されたコンタクト部を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ、Electrically Erasable and Programmable Read Only Memory）の一つにＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数個（２ｎ個、例えば、３２個、６４個等）が直列接続されたメモリセルを備えてＮＡＮＤメモリセルユニット（ＮＡＮＤストリング）が構成される。
【０００３】
ＮＡＮＤストリングは、半導体基板に形成されたウェル層の表面にチャネル部を挟んでソース／ドレイン拡散層が交互に形成された素子領域を有している。素子領域のＮＡＮＤストリングに沿った側面が素子分離領域で電気的に分離されている。
【０００４】
ＮＡＮＤストリングの両端部には、ＮＡＮＤストリングをそれぞれ選択的にビット線、ソース線に接続するための選択ゲートトランジスタ（以下、選択トランジスタという）が配置される。ＮＡＮＤストリング内のメモリセルの制御ゲートは、それぞれ異なるワード線をなす。選択トランジスタのゲートは、ワード線と並行する選択ゲート線をなす。ビット線はワード線と直交するように、また、ビット線は素子領域と平行になるように配設される。
【０００５】
ＮＡＮＤストリング内のメモリセルは隣接するもの同士がソース／ドレイン拡散層領域を共有するため、ＮＡＮＤ型フラッシュメモリは、他のセルアレイ形式に比べて単位セル面積が小さく、大容量化が可能である。そして、素子領域の幅、素子分離領域の幅、及びワード線等は、最小加工寸法Ｆ（Feature Size）のライン／スペース（以下、Ｌ／Ｓという）で形成することが一般に行われている。
【０００６】
ＮＡＮＤストリングの両端の選択トランジスタについては、短チャネル効果の抑制及びしきい値制御性等が要求されるため、例えば、素子領域の幅及びワード線を最小加工寸法Ｆで形成する場合にも、選択ゲート線はそれより幅広にすることが一般的である。
【０００７】
ビット線は、最小加工寸法Ｆの幅で形成された素子領域とコンタクトプラグを介して接続される。大容量化が進むに連れて、最小加工寸法Ｆが小さくなり、合わせずれが相対的に大きくなり、素子領域とコンタクトプラグとの接続が難しくなっている。また、合わせずれがないとしても、コンタクト面積の減少が避けられず、コンタクト抵抗が上昇する問題が潜在的に存在する。
【０００８】
例えば、コンタクトプラグの位置を、ビット線の方向、つまり素子領域の方向に交互にずらして配列した半導体記憶装置が開示されている（例えば、特許文献１参照）。コンタクトプラグが、ジグザグに配置されることにより、隣接する素子領域のコンタクト部の距離を取ることが可能となり、ＮＡＮＤストリング間の耐圧を確保することが可能となる。この開示された半導体記憶装置のビット線は、コンタクトプラグとの接続部に拡幅部（フリンジ）を有している。
【０００９】
この開示された半導体記憶装置のコンタクトプラグは、素子領域の方向に交互にずらして配列されているので、ビット線と同様に、素子領域とのコンタクト部に、拡幅部を設けることにより、コンタクト面積を増加させて、コンタクト抵抗の上昇を抑制することは可能である。しかしながら、その場合、少なくとも素子領域の幅から拡幅した量だけ、隣接する素子領域を離すことが必要となる。つまり、拡幅部以外の素子領域は、最小加工寸法Ｆより大きく形成され、また、セル特性の均一化のために制御ゲート（ワード線）及び選択ゲート線をコンタクトプラグのジグザグに合わせて配置すると、制御ゲート間の素子領域方向の距離等を大きくせざるを得ないという問題を有している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−２０２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、最小加工寸法幅で並列され、コンタクトの抵抗抑制が可能な素子領域を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板の表面にあり、拡散層領域からなる曲折部の対向する両端部に接続され、前記曲折部の幅を超えない一定の幅の直線部を有し、互いに異なる第１の方向に沿って延在する第１の素子領域と、前記半導体基板の表面にあり、前記第１の素子領域と同形状をなし、前記第１の方向とは垂直でない第２の方向に拡散層領域からなる曲折部が位置し、前記第１の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第２の素子領域と、前記第１の素子領域と同形状をなし、前記第１及び第２の素子領域の曲折部を結ぶ線分の延長上、且つ前記線分の長さだけ離間した位置に拡散層領域からなる曲折部を有し、前記第２の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第３の素子領域と、前記第１乃至第３の素子領域の曲折部にそれぞれ接続され、前記半導体基板の表面にほぼ垂直なコンタクトプラグと、絶縁膜を隔てて前記半導体基板の表面上部に、前記コンタクトプラグに近接し前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成される選択トランジスタに共通の選択ゲート線と、前記絶縁膜を隔てて前記半導体基板の表面上部に、前記選択ゲート線に対してコンタクトプラグの反対側で前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成されるメモリセルに共通のワード線とを備えていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、最小加工寸法幅で並列され、コンタクトの抵抗抑制が可能な素子領域を有する半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係る半導体記憶装置の構成を模式的に示す平面図。
【図２】本発明の実施例１に係る半導体記憶装置のメモリセル領域の構成を模式的に示す図で、図２（ａ）は図１の領域Ａ１の一部を拡大した平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図、図２（ｄ）は曲折部の拡大平面図。
【図３】本発明の実施例１に係る半導体記憶装置のメモリセル領域の図１の領域Ａ２の一部を拡大して模式的に示す平面図。
【図４】本発明の実施例１の変形例に係る半導体記憶装置のメモリセル領域の構成を模式的に示す平面図。
【図５】本発明の実施例２に係る半導体記憶装置のメモリセル領域の構成を模式的に示す平面図。
【図６】本発明の実施例３に係る半導体記憶装置のメモリセル領域の構成を模式的に示す平面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。なお、符号は、数字で示された要素を更に区別する場合、数字の後にアルファベットが付加される。以下の説明では、半導体基板の素子が形成された表面に対して、半導体基板から離れる方向を上とする。
【実施例１】
【００１６】
本発明の実施例１に係る半導体記憶装置について、図１乃至図３を参照しながら説明する。
【００１７】
図１に示すように、半導体記憶装置１は、概略的に、半導体基板１１の表面部に形成され、第１の方向である素子領域方向２１、及び第２の方向であるワード線方向２３に沿った平行四辺形のメモリセル領域１３を有している。紙面上下の素子領域方向２１と紙面右上左下のワード線方向２３はほぼ４５度をなしている。メモリセル領域１３は、素子領域方向２１に沿った鏡面に対して鏡像の関係をなすように、つまり、紙面左右方向に折り返されてより大きなメモリセルアレイを構成している。
【００１８】
折り返される位置は、例えば、メモリセルとしては機能しないアレイ調整領域２５である。折り返して配置されたメモリセル領域１３の端部、つまり紙面の左右の端部に、ロウデコーダ等を含むロウ系回路１５が配設され、メモリセル領域１３と接続されている。また、素子領域方向２１の端部、つまり紙面の上下の端部に、センスアンプ等を含むカラム系回路１７等が配設され、メモリセル領域１３と接続されている。ロウ系回路１５及びカラム系回路１７は、周辺回路等の他の回路を含むことは可能である。なお、半導体記憶装置１は、メモリセルアレイ、ロウ系回路１５、及びカラム系回路１７を複数組有することは差し支えない。
【００１９】
図１の領域Ａ１に相当する平面図を図２（ａ）に示す。また、図２（ａ）のＡ−Ａ線に沿った断面図を図２（ｂ）に、図２（ａ）のＢ−Ｂ線に沿った断面図を図２（ｃ）に示す。また、図２（ｄ）に図２（ａ）の曲折部３５の拡大図を示す。図２に示すように、図２（ａ）の平面図では、便宜上、図２（ｂ）、（ｃ）に示す絶縁膜３９及びビット線４３は、素子領域３３、コンタクトプラグ４１等が表出するように除去されている。ビット線４３は、素子領域３３とほぼ同様な平面形状を有し、素子領域３３の上に絶縁膜３９を介して、平面視で重なり合うように配設される。
【００２０】
図２（ａ）、（ｂ）に示すように、ＮＡＮＤメモリセルユニットをなすＮＡＮＤストリング２７は、素子領域方向２１に直線的に配列されている。電荷蓄積層（図示略）の上に形成された制御ゲート線（ワード線３７に相当）を有するＭＯＳトランジスタ（電界効果トランジスタ）からなる不揮発性のメモリセル４５が拡散層領域３６を介して直列に接続され、両端部に選択ゲート線３８を有するＭＯＳトランジスタからなる選択トランジスタ４６が拡散層領域３６を介して直列に接続されている。一端のドレイン側の選択トランジスタ４６は、コンタクトプラグ４１を介して、データ転送線であるビット線４３に接続されている。図示を省略するが、他端の選択トランジスタは、ソース線に接続されている。ＮＡＮＤストリング２７は、例えば、６４個のメモリセル４５で構成されるが、メモリセル４５と選択トランジスタ４６との間に、ダミーとなるメモリセル構成部を配置することは可能である。
【００２１】
そして、半導体記憶装置１は、より詳細には、半導体基板１１の表面にあり、拡散層領域３６からなる曲折部３５の対向する両端部に接続され、曲折部３５の幅を超えない一定の幅の直線部３４を有し互いに異なる素子領域方向２１に沿って延在する素子領域３３ａ、素子領域３３ａと同形状をなして半導体基板１１の表面にあり、素子領域方向２１とはほぼ４５度をなしたワード線方向２３に拡散層領域３６からなる曲折部３５がほぼ一定間隔をおいて複数形成され、素子領域３３ａとは素子分離領域３１を隔てて互いに等間隔で並行する別の素子領域３３ｂ、３３ｃ、これらの素子領域３３ａ、３３ｂ、３３ｃの曲折部３５にそれぞれ接続され、半導体基板１１の表面にほぼ垂直なコンタクトプラグ４１、絶縁膜３９を隔てて半導体基板１１の表面上部に、コンタクトプラグ４１に近接しワード線方向２３に並列して延在し、これらの素子領域３３でそれぞれ構成される選択トランジスタ４６に共通の選択ゲート線３８、及び、絶縁膜３９を隔てて半導体基板１１の表面上部に、選択ゲート線３８に対してコンタクトプラグ４１の反対側でワード線方向２３に並列して延在し、これらの素子領域３３ａ、３３ｂ、３３ｃでそれぞれ構成されるメモリセル４５に共通のワード線３７を備えている。
【００２２】
図２（ｂ）、（ｃ）に示すように、半導体基板１１は、ｐ型ウェルを有するシリコン基板である。半導体基板１１の表面には、最小加工寸法ＦのＬ／Ｓで交互に形成された素子分離領域３１及び素子領域３３が、図２（ａ）の紙面上下の素子領域方向２１に沿って形成されている。
【００２３】
図２（ｄ）に示すように、曲折部３５は、ほぼ矩形をなし、素子領域方向２１に垂直な方向に伸びた長さ、素子領域方向２１に沿った方向に幅を有する。曲折部３５の長さ方向の一方及び他方の端部に接続した素子領域３３の直線部３４が、それぞれ、素子領域方向２１の互いに反対方向に伸びている。曲折部３５は、長さが最小加工寸法Ｆの２倍あり、幅が最小加工寸法Ｆである。曲折部３５の長さが最小加工寸法Ｆの２倍あれば、曲折部３５の長さ方向に位置合わせのずれが生じた場合でも、曲折部３５とコンタクトプラグ４１との接触が取り易くなる。
【００２４】
曲折部３５の矩形は、仕上がりにおいては、角部の変形、例えば、凸角の内側への丸まり、凹角の外側への丸まり等が起こる可能性がある。そして、曲折部３５の角部に変形が起こると、曲折部３５の伸び方向は、素子領域方向２１に対して垂直からずれた方向に伸びた形状に見える場合があり、また、その幅も最小加工寸法Ｆより大きい場合があるが、隣接する素子領域３３と分離されていれば差し支えない。
【００２５】
曲折部３５は、素子領域方向２１に伸びた２つのＮＡＮＤストリング２７の境界の接続位置にある。すなわち、曲折部３５は、ＮＡＮＤストリング２７の選択トランジスタ４６が対向して配設された選択ゲート線３８の中間に位置する。また、曲折部３５を共有するＮＡＮＤストリング２７は、互いに、最小加工寸法Ｆだけ紙面左右方向にずれた関係にある。
【００２６】
素子領域３３は、ｐ型ウェルの間に、ソース／ドレインとなるｎ型の不純物が導入された拡散層領域３６が周期的に形成されている。つまり、平面視において、ワード線３７の下の半導体基板１１の表面にｐ型ウェル、隣接するワード線３７の間にｎ型の拡散層領域３６が形成されている。更に、選択ゲート線３８の下の半導体基板１１の表面にｐ型ウェル、隣接する選択ゲート線３８の間の曲折部３５を含む領域に、ｎ型の拡散層領域３６が形成されている。
【００２７】
素子分離領域３１は、隣接する２つの素子領域３３の紙面左右方向における間隔を最小加工寸法Ｆだけ離間するように配設され、半導体基板１１の表面から掘り下げたトレンチ構造（ＳＴＩ、Shallow Trench Isolation）を有し、例えば、シリコン酸化膜からなる絶縁膜で形成されている。素子分離領域３１は、曲折部３５に相当する曲折部を有して、素子領域３３に沿って配置されている。
【００２８】
個々のＮＡＮＤストリング２７において、ワード線３７が、選択ゲート線３８を両端とする間に、ワード線方向２３に平行に伸び、Ｌ／Ｓで配列されている。ワード線３７の幅は最小加工寸法Ｆ、選択ゲート線３８の同方向の幅は最小加工寸法Ｆの数倍、例えば、２〜１０倍程度である。ワード線３７は、隣接するＮＡＮＤストリング２７をワード線方向２３に接続している。
【００２９】
素子領域３３とワード線３７とは、それぞれの幅がほぼ最小加工寸法Ｆであり、それぞれの方向が互いにほぼ４５度傾いているので、平面視で、重なり合う部分はほぼ菱形となる。また、素子分離領域３１とワード線３７との重なり合う部分もほぼ菱形となり、素子分離領域３１及び素子領域３３が、隣接するワード線３７の隙間に上方から見える形状もほぼ菱形となる。素子領域３３は、菱形の対向する辺を共有して、ｐ型ウェルと拡散層領域３６が交互に配列された構成をなす。
【００３０】
ＮＡＮＤストリング２７のドレイン側は、すなわち曲折部３５は、個々にデータ転送線であるビット線４３に接続される。つまり、素子領域３３に接続するコンタクトプラグ４１が個々に形成される。コンタクトプラグ４１は、互いには接触なく形成する必要があり、微細化するほど製造上の難易度は高い。一方、図示を省略したソース側は、ワード線方向２３に隣接するＮＡＮＤストリング２７を電気的に互いに接続することが可能なので、素子領域３３に個々に接触のないコンタクトプラグを形成する必要は必ずしもなく、製造上の難易度は比較的低い。従って、ソース側に曲折部は必ずしも必要ない。
【００３１】
コンタクトプラグ４１は、半導体基板１１の表面にほぼ垂直に、素子領域３３の曲折部３５の中央部を狙って形成される。コンタクトプラグ４１は、絶縁膜３９にフォトリソグラフィ技術を使用して、貫通孔が形成され、その後、タングステン等の導電体で埋め込まれる。フォトリソグラフィ工程のマスク位置と曲折部３５の位置がぴったり合えば、貫通孔の位置、更にはコンタクトプラグ４１が、曲折部３５の中央部に形成され、コンタクトプラグ４１の全断面積で接続される。一方、フォトリソグラフィ工程の位置合わせにずれが生じた場合でも、素子領域３３の幅より広い面積の曲折部３５が形成されているので、コンタクトプラグ４１のコンタクト部の接続面積の減少は抑制される。
【００３２】
コンタクトプラグ４１は、半導体基板１１の表面に平行な断面が、最小加工寸法Ｆを一辺とするほぼ正方形を目指すが、断面の面積が曲折部３５の側で小さく、上側のビット線４３側で大きい四角錐台を有している。断面は、他に、四角柱状、断面の四角形の角が取れた形状、断面が円に近い形状等をとることは可能である。また、コンタクトプラグ４１は、下側で断面積が小さい複数個の四角錐台等を、垂直方向に積み重ねて接続した構造とすることは可能である。
【００３３】
コンタクトプラグ４１は、曲折部３５の配列と同様に、ワード線方向２３に等間隔で配設される。隣接するコンタクトプラグ４１の中心部間の距離は、最小加工寸法Ｆの２倍の更に約１．４倍となる。
【００３４】
次に、ワード線３７及び選択ゲート線３８の折り返し部４９及びその近傍の構成について説明する。図３の平面図は、図１の領域Ａ２に相当する。図３において、形状が同じ要素には、図１及び図２と同様な符号を付して説明する。図３に示すように、ワード線３７及び選択ゲート線３８は、ワード線方向２３に沿って直線状に伸び、アレイ調整領域２５で、素子領域方向２１に沿った折り返し部４９を鏡面とした鏡像の関係をなすように折り返されて、素子領域方向２１に垂直な方向、すなわち紙面左右方向へ接続される。それぞれのワード線３７及び選択ゲート線３８は、複数の折り返し部４９を経るとジグザグ状（図１のワード線方向２３のように）をなして、並列される。ワード線３７及び選択ゲート線３８は、左右の端部でそれぞれロウ系回路１５に接続されている。
【００３５】
アレイ調整領域２５は、例えば、メモリセル領域１３（図１参照）の間にあり、素子分離領域３１及び素子領域３３に相当する領域を有している。アレイ調整領域２５(シャント領域ともいう)は、図示を省略するが、例えば、メモリセル領域１３のｐ型ウェルがある半導体基板１１の電位を印加する配線とコンタクトホールを配置するため等に使用される。この領域に含まれるＮＡＮＤストリングに相当する構成は、ダミーであり、メモリセルとしては機能しない。その結果、チップ面積を増加させることなくワード線３７及び選択ゲート線３８を折り返すことができる。
【００３６】
ソース線（図示略）を共有し、直線状に伸びた２つのＮＡＮＤストリング２７に相当する領域は、曲折部３５で最小加工寸法Ｆだけ左右方向にシフトする。つまり、折り返し部４９の左半部のＮＡＮＤストリング２７に相当する領域は、曲折部３５で最小加工寸法Ｆだけ右にシフトし、反対側の右半部のＮＡＮＤストリング２７に相当する領域は、曲折部３５で最小加工寸法Ｆだけ左にシフトする。
【００３７】
上述したように、半導体記憶装置１は、素子領域３３ａが、半導体基板１１表面にあり、拡散層領域３６からなる曲折部３５の対向する両端部にそれぞれ接続され、最小加工寸法幅の直線部３４を有し相異なる素子領域方向２１に沿って延在し、素子領域３３ａと同形状をなす素子領域３３ｂ、ｃが、半導体基板１１の表面にあり、素子領域方向２１から４５度斜めのワード線方向２３に拡散層領域からなる曲折部３５が位置するように、素子領域３３ａとは素子分離領域３１を隔てて並行し、半導体基板１１の表面にほぼ垂直なコンタクトプラグ４１が、曲折部３５にそれぞれ接続され、素子領域３３ａ、ｂ、ｃでそれぞれ構成される選択トランジスタ４６に共通の選択ゲート線３８が、絶縁膜３９を隔てて半導体基板１１の表面上部に、コンタクトプラグ４１に近接しワード線方向２３に並列して延在し、素子領域３３ａ、ｂ、ｃでそれぞれ構成されるメモリセル４５に共通のワード線３７が、半導体基板１１の表面上部に絶縁膜３９を隔てて、選択ゲート線３８に対してコンタクトプラグ４１の反対側でワード線方向２３に並列して延在している。
【００３８】
半導体記憶装置１は、曲折部３５を除いて、素子分離領域３１、素子領域３３、及びワード線３７を最小加工寸法Ｆの直線状のＬ／Ｓで形成することができる。従って、直線状の素子領域の途中に最小加工寸法Ｆに相当する大きさまたはそれより小さな拡幅部を設ける場合に比較して、素子分離領域３１及び素子領域３３をより安定的に形成することが可能である。つまり、半導体記憶装置１は、再現性が良く、製造歩留の低下を抑制することが可能となる。
【００３９】
また、半導体記憶装置１は、コンタクトプラグ４１が接続する曲折部３５を有する素子領域３３の拡散層領域３６の面積を増大させており、従来の直線状の素子領域に比較して、合わせずれが生じても、コンタクト面積の減少を抑制でき、コンタクト抵抗の上昇を抑制することが可能となる。コンタクトプラグ４１は、最小加工寸法Ｆの約２．８倍の距離で分離されるので、コンタクトプラグ４１の接触、接近等の頻度は低減され、隣接するＮＡＮＤストリング２７間の耐圧劣化が抑制される。
【００４０】
また、半導体記憶装置１は、コンタクトプラグ４１の配列方向に対して並行にワード線３７及び選択ゲート線３８が配設されているので、各ＮＡＮＤストリング２７の対応位置にあるメモリセル４５及び選択トランジスタ４６は、コンタクトプラグ４１からの距離による寄生抵抗の変動を低減することが可能となる。
【００４１】
次に、実施例１の変形例について、図４を参照しながら説明する。図４は図２（ａ）に相当する図面である。実施例１の半導体記憶装置１との違いは、コンタクトプラグの断面を曲折部の長さ方向に大きくしていることである。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４２】
図４に示すように、コンタクトプラグ６１が、実施例１の半導体記憶装置１のコンタクトプラグ４１に比較して、素子領域方向２１に対して垂直方向に、曲折部３５の伸び方向の長さを超えない範囲でより長く、例えば、１．５倍程度に形成されている。素子領域方向２１のコンタクトプラグ６１の幅は、コンタクトプラグ４１と同じなので、コンタクトプラグ６１と曲折部３５との接続面積をより大きく取ることが可能となる。コンタクトプラグ６１の断面形状の他は、実施例１の半導体記憶装置１と同様である。
【００４３】
その結果、半導体記憶装置２は、半導体記憶装置１が有する効果と同様な効果を有している。その上、コンタクトプラグ６１と曲折部３５との接続面積が大きくなり、コンタクト抵抗の低減が可能となる。また、合わせずれが生じても、コンタクト面積の減少を更に小さくできるので、コンタクト抵抗の上昇をより良く抑えることが可能となる。
【実施例２】
【００４４】
本発明の実施例２に係る半導体記憶装置について、図５を参照しながら説明する。実施例１の半導体記憶装置１とは、曲折部の大きさを大きくしていることが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４５】
図５に示すように、半導体記憶装置３は、素子領域７３の曲折部７５が、実施例１の曲折部３５に比較して、素子領域方向２１に沿って、最小加工寸法Ｆだけ拡幅されている。曲折部７５の素子領域方向２１に垂直な方向の長さは、実施例１の曲折部３５と同じの最小加工寸法Ｆの２倍あり、曲折部７５の素子領域方向２１に沿った幅も最小加工寸法Ｆの２倍ある。曲折部７５の幅が最小加工寸法Ｆの２倍あれば、曲折部７５の幅方向に位置合わせのずれが生じた場合でも、曲折部７５とコンタクトプラグ４１との接触が取り易くなる。曲折部７５は、長さ及び幅方向に、それぞれ拡幅されているので、両方向の位置合わせのずれに対して、コンタクトプラグ４１との接触が取り易くなる。
【００４６】
素子領域７３が、最小加工寸法Ｆだけ離間して配列するように、素子分離領域３１が形成されている。その結果、曲折部７５の配列方向は、実施例１のワード線方向２３より素子領域方向２１に近い傾斜のワード線方向７１となる。素子領域方向２１とワード線方向７１とのなす角は、例えば、約３４度になる。
【００４７】
素子領域７３の直線部３４は、実施例１の素子領域方向２１に沿って配置されるが、ワード線３７及び選択ゲート線３８は、ワード線方向７１に沿って配置される。ワード線３７は、互いに最小加工寸法Ｆだけ離間して並列され、ワード線３７と選択ゲート線３８とは、最小加工寸法Ｆより広く形成される場合がある。コンタクトプラグ４１は、曲折部７５の中心部にあるように配置されるので、ワード線方向７１に沿って配列される。近接するコンタクトプラグ４１の間隔は、実施例１のコンタクトプラグ４１の間隔より大きくなる。
【００４８】
半導体記憶装置３は、実施例１の半導体記憶装置１が有する効果と同様な効果を有している。その上、コンタクトプラグ４１に対する曲折部７５がより大きくなっているので、合わせずれが起こる頻度が更に減少し、つまり、接触面積の確保がより一層容易となり、コンタクト抵抗の上昇を防いで、コンタクト抵抗のより一層の安定化を図ることが可能となる。
【００４９】
また、図示を省略するが、実施例１の変形例で示したように、コンタクトプラグの断面の大きさを大きくして、より大きなコンタクト面積を取ることができるように、変形して実施することは可能である。その場合、実施例１の変形例では、素子領域方向２１に垂直な方向、つまり曲折部の伸び方向に大きくしたが、本変形例では、更に、素子領域方向２１の方向に大きくすることが可能となる。
【実施例３】
【００５０】
本発明の実施例３に係る半導体記憶装置について、図６を参照しながら説明する。図６は図２（ａ）に相当する図面である。実施例１の半導体記憶装置１とは、曲折部の大きさを小さくしていることが異なる。なお、実施例１及び２と同一構成部分には同一の符号を付して、その説明は省略する。
【００５１】
図６に示すように、半導体記憶装置４は、素子領域８３の曲折部８５が、実施例１の曲折部３５に比較して、素子領域方向２１の垂直方向に沿って、最小加工寸法Ｆを超えない量だけ、例えば、最小加工寸法Ｆの約２０％だけ拡幅されている。曲折部８５の素子領域方向２１に垂直な方向の長さは、実施例１の曲折部３５より小さい。
【００５２】
素子領域８３が、最小加工寸法Ｆだけ離間して配列するように、素子分離領域３１が形成されている。その結果、曲折部８５の配列方向は、実施例１のワード線方向２３より素子領域方向２１から離れた傾斜のワード線方向８１となる。素子領域方向２１とワード線方向８１とのなす角は、例えば、５０度以上が可能である。
【００５３】
素子領域８３の直線部３４は、実施例１の素子領域方向２１に沿って配置されるが、ワード線３７及び選択ゲート線３８は、ワード線方向８１に沿って、互いに最小加工寸法Ｆだけ離間して並列される。コンタクトプラグ４１は、曲折部７５の中心部にあるように配置されるので、ワード線方向８１に沿って配列される。近接するコンタクトプラグ４１の間隔は、実施例１のコンタクトプラグ４１の間隔より小さくなるが、最小加工寸法Ｆより大きくなる。
【００５４】
半導体記憶装置３は、実施例１の半導体記憶装置１が有する効果に比較して、曲折部８５の大きさが小さくなる分、合わせずれに対するコンタクト抵抗の上昇を抑制効果が小さくなり、また、ワード線方向８１に沿ったワード線３７及び選択ゲート線３８が素子領域方向２１に対して垂直方向に近く配列される分、メモリセル領域１３の占有面積の減少が可能となる。
【００５５】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５６】
例えば、実施例では、ビット線は、素子領域とほぼ同じ平面形状を有している例を示したが、ビット線は、コンタクトプラグの上端を直線で結ぶ方向に沿って、曲折部を持たない形状とすることは可能である。
【００５７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板の表面にあり、拡散層領域からなる曲折部の対向する両端部に接続され、前記曲折部の幅を超えない一定の幅の直線部を有し、互いに異なる第１の方向に沿って延在する第１の素子領域と、前記半導体基板の表面にあり、前記第１の素子領域と同形状をなし、前記第１の方向とは垂直でない第２の方向に拡散層領域からなる曲折部が位置し、前記第１の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第２の素子領域と、前記第１の素子領域と同形状をなし、前記第１及び第２の素子領域の曲折部を結ぶ線分の延長上、且つ前記線分の長さだけ離間した位置に拡散層領域からなる曲折部を有し、前記第２の素子領域とは最小加工寸法幅の素子分離領域を隔てて並行する第３の素子領域と、前記第１乃至第３の素子領域の曲折部にそれぞれ接続され、前記半導体基板の表面にほぼ垂直なコンタクトプラグと、絶縁膜を隔てて前記半導体基板の表面上部に、前記コンタクトプラグに近接し前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成される選択トランジスタに共通の選択ゲート線と、前記絶縁膜を隔てて前記半導体基板の表面上部に、前記選択ゲート線に対してコンタクトプラグの反対側で前記第２の方向に並列して延在し、前記第１乃至第３の素子領域でそれぞれ構成されるメモリセルに共通のワード線とを備えている半導体記憶装置。
【００５８】
（付記２）  前記曲折部の両端部間に垂直な方向の幅は、前記第１の素子領域の幅の２倍を超えない付記１に記載の半導体記憶装置。
【００５９】
（付記３）  前記第１の方向の直線と前記第２の方向の直線とは、３０度以上で交わる付記１に記載の半導体記憶装置。
【００６０】
（付記４）  前記ワード線及び前記選択ゲート線は、トランジスタとして機能しない領域で折り返えされる付記１に記載の半導体記憶装置。
【００６１】
（付記５）  前記第１の素子領域の曲折部は、前記第１の方向に対して垂直である付記１に記載の半導体記憶装置。
【００６２】
（付記６）  前記コンタクトプラグは、ビット線に接続される付記１に記載の半導体記憶装置。
【符号の説明】
【００６３】
１、２、３、４  半導体記憶装置
１１  半導体基板
１３  メモリセル領域
１５  ロウ系回路
１７  カラム系回路
２１  素子領域方向
２３、７１、８１  ワード線方向
２５  アレイ調整領域
２７  ＮＡＮＤストリング
３１  素子分離領域
３３、３３ａ、３３ｂ、３３ｃ、７３、８３  素子領域
３４  直線部
３５、７５、８５  曲折部
３６  拡散層領域
３７  ワード線
３８  選択ゲート線
３９  絶縁膜
４１、６１  コンタクトプラグ
４３  ビット線
４５  メモリセル
４６  選択トランジスタ
４９  折り返し部
Ａ１、Ａ２  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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