(57)【要約】【課題】プロセス変動、温度変動、周波数変動による特性の変動が小さく、回路規模が小さいπ／２位相シフト回路を提供する。【解決手段】一対の差動入力端子を構成する反転入力端子２０３ａ、非反転入力端子２０３ｂを有し、差動入力端子の一方に入力信号が、他方に基準電圧が与えられるコンパレータ２０３、コンパレータ２０３から出力される出力信号を積分し、積分信号である第１出力信号と基準電圧に係る第２出力信号とを出力する積分器２０４と、積分器２０４から出力された第１出力信号と、第２出力信号とを入力し、入力信号に対してπ／２位相をシフトしたシフト信号を出力するコンパレータ２０５と、によってπ／２位相シフト回路を構成する。【選択図】  図１
2011158296.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動入力端子を有し、前記差動入力端子の一方に入力信号が、他方に基準電圧が与えられる第１コンパレータと、
前記第１コンパレータから出力される出力信号を積分し、積分信号である第１出力信号と前記基準電圧に係る第２出力信号とを出力する積分器と、
前記積分器から出力された第１出力信号と、第２出力信号とを入力し、前記入力信号に対してπ／２位相をシフトしたシフト信号を出力する第２コンパレータと、
を備えることを特徴とするπ／２位相シフト回路。
【請求項２】
前記積分器は、
反転入力端子、非反転入力端子、前記第１出力信号を出力する第１出力端子を備える演算増幅器と、
前記反転入力端子に一端が接続される抵抗素子と、
前記反転入力端子と前記第１出力端子との間に接続される容量素子と、
前記第２出力信号を出力する第２出力端子と、
を備え、
前記演算増幅器の前記非反転入力端子と、前記第２出力端子とに基準電圧が与えられることを特徴とする請求項１に記載のπ／２位相シフト回路。
【請求項３】
前記積分器は、
反転入力端子、非反転入力端子、前記第１出力信号を出力する第１出力端子、前記第２出力信号を出力する第２出力端子を備える全差動型演算増幅器と、
前記反転入力端子に一端が接続される第１抵抗素子と、
前記反転入力端子と前記第１出力端子との間に接続される第１容量素子と、
前記非反転入力端子に一端が接続される第２抵抗素子と、
前記非反転入力端子と前記第２出力端子との間に接続される第２容量素子と、
前記第１抵抗素子の他方の一端と前記第２抵抗素子の他方の一端との間に接続され、前記第１抵抗素子の前記他方の一端から入力された信号を前記第２抵抗素子の他方の一端に出力するインバータと、
を備えることを特徴とする請求項１に記載のπ／２位相シフト回路。
【請求項４】
角速度センサから出力される参照信号を入力する第１信号処理回路と、
前記第１信号処理回路から出力された信号を入力し、該入力された信号に対してπ／２位相をシフトしたシフト信号を出力するπ／２位相シフト回路と、
前記角速度センサより出力された角速度信号を変調した信号を入力する第２信号処理回路と、
前記第２信号処理回路の出力信号と前記π／２位相シフト回路から出力された出力信号を入力し、前記π／２位相シフト回路の出力信号に同期して前記第２信号処理回路の出力信号から角速度に係る信号を抽出する同期検波回路と、
前記同期検波回路から抽出された角速度に係る信号を平滑化し、角速度信号を生成する低域通過フィルタと、
を備え、
前記π／２位相シフト回路が、前記請求項１から３のいずれか１項に記載のπ／２位相シフト回路であることを特徴とする角速度検出回路。
【請求項５】
前記同期検波回路は、
前記第２信号処理回路から出力された出力信号を入力し、前記低域通過フィルタに出力し、
前記第２信号処理回路から出力された出力信号が入力される正転増幅回路及び反転増幅回路と、
前記正転増幅回路と前記低域通過フィルタとの間でスイッチングする第１スイッチと、
前記反転増幅回路と前記低域通過フィルタとの間でスイッチングする第２スイッチと、
前記第１スイッチのスイッチングを制御する前記π／２位相シフト回路の出力信号を反転し、前記第２スイッチのスイッチングを制御する信号を出力するインバータと、
を備えることを特徴とする請求項４に記載の角速度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、π／２位相シフト回路、角速度検出回路に関する。
【背景技術】
【０００２】
角速度センサ信号処理の分野では、角速度センサの出力信号より角速度信号を抽出するために位相シフト回路がよく用いられる。一般的な角速度センサでは、角速度信号をＡＭ（Amplitude Modulation：以下、「ＡＭ」という）によって変調された信号（以下、「角速度変調信号」という）と、角速度変調信号に対して位相がπ／２ずれた参照信号とを出力する。角速度変調信号から角速度信号を抽出するためには、角速度変調信号と、角速度信号の変調に使用された信号と位相が等しい参照信号との位相差π／２を、位相シフト回路を用いて０にして同期検波する必要がある。
【０００３】
図８は、一般的な角速度検出回路の回路図である。図示した角速度検出回路は、信号処理回路５０４、５０５、入力された２つの信号の位相差をπ／２にするヒルベルト変換回路５０６、コンパレータ５０７、同期検波回路５０８、低域通過フィルタ５０９を備えている。
角速度センサの出力信号である参照信号と角速度変調信号とは、信号処理回路５０４、５０５の入力端子５０１、５０２とにそれぞれ入力される。入力された参照信号と角速度変調信号は、信号処理回路５０４、５０５においてオフセットや雑音等不要な信号成分が除去され、必要な信号成分が増幅される。信号処理された参照信号と角速度変調信号とは、ヒルベルト変換回路５０６の入力端子５０６ａ、５０６ｂとにそれぞれ入力される。ヒルベルト変換回路５０６は、入力された２つのうち、一方の信号の位相に対して他方の信号の位相をπ／２シフトする。ヒルベルト変換回路５０６により、π／２の位相差を有する参照信号と角速度変調信号との位相差は０になる。
【０００４】
位相差が０になった参照信号と角速度変調信号とは、ヒルベルト変換回路５０６の出力端子５０６ｃ、５０６ｄから出力される。出力された参照信号は、コンパレータ５０７により正弦波から矩形波に変換される。一方、角速度変調信号は、同期検波回路５０８に入力され、変換後の矩形波に同期して同期検波される。同期検波された信号は低域通過フィルタ５０９により平滑化され、角速度信号が出力端子５０３より出力される。
【０００５】
図９は、ヒルベルト変換回路５０６の一般的な回路図である。図示したヒルベルト変換回路５０６では、参照信号の信号パス及び角速度変調信号の信号パスを、１次の全域通過フィルタを２段のカスケード接続によって２次の全域通過フィルタとして構成している。１次の全域通過フィルタは、いずれも３つの抵抗素子６０５ａ、６０５ｂ、６０５ｃと、１つの容量素子６０５ｄと、１つの演算増幅器６０５とによって構成されている。
【０００６】
図１０は、参照信号の信号パスと、角速度変調信号の信号パスとにおける２次の全域通過フィルタの位相特性を示すグラフである。グラフは、横軸に角周波数ωを、縦軸に位相特性θ（ω）を示し、参照信号パスの位相特性には符号７０１を、角速度変調信号パスの位相特性には符号７０２を示している。参照信号パスの位相特性７０１、角速度変調信号パスの位相特性７０２との間には、所定の周波数帯域でπ／２の位相差が存在する。π／２の位相差が存在する周波数帯域に角速度センサの出力である参照信号と、角速度変調信号との周波数帯域が含まれるように、図１０に示した抵抗素子６０５ａ、６０５ｂ、６０５ｃの抵抗値、容量素子６０５ｄの容量値を決定することで、参照信号と、角速度変調信号との位相差を０にするπ／２位相シフト回路を実現することができる。
【０００７】
ところが、図１０に示したヒルベルト変換回路は、演算増幅器と、受動素子とを多用しているため、その実装面積が大きくなる。特に角速度センサの出力信号の周波数はｋＨｚオーダであるため、角速度信号を検波するための位相シフト回路としてヒルベルト変換回路を用いると、抵抗素子の抵抗値と容量素子の容量値が非常に大きくなる。したがって、回路規模が小さな角速度検出回路を実現するためには、ヒルベルト変換回路よりも実装面積が小さな位相シフト回路が必要となる。実装面積が小さな角速度センサ信号処理のための位相シフト回路としては、例えば、特許文献１に記載されたものがある。
【０００８】
図１１は、特許文献１に記載された位相シフト回路の回路図である。図示した位相シフト回路は、抵抗素子８０３と、容量素子８０４とで低域通過フィルタを形成して、入力端子８０３ａに参照信号もしくは角速度変調信号を入力して、出力端子８０３ｂより位相をシフトした信号を出力する。
特許文献１に示した位相シフト回路において、例えば、振幅特性がＤＣより３ｄＢ減衰した遮断周波数に角速度センサの出力信号の周波数が一致するように、抵抗素子８０３の抵抗値と、容量素子８０４の容量値とを決定すると、π／４の位相シフトを行うことができる。さらに特許文献１においては、プロセス変動による受動素子のばらつきを調整する手段を備えた位相シフト回路が記載されている。
【０００９】
図１２は、特許文献１に記載された抵抗素子のばらつきを調整する手段を備えた位相シフト回路の回路図である。この位相シフト回路は、入力端子９０３ａから出力端子９０６ｂまでの間に、スイッチ９０６から９０８を介して並列接続された複数（Ｎ）の抵抗素子９０３〜抵抗素子９０５と、容量素子９０９と、メモリ９１０と、バッファ９１１とを備えている。このような位相シフト回路においては、同期検波回路の出力信号の位相ばらつきを予め測定しておき、このばらつきを所定範囲内に抑えることができる抵抗素子の情報をメモリ９１０に記憶させておく。そして、バッファ９１１により、所望の抵抗素子を選択するためのスイッチをオンさせている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２１２１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１１に示した位相シフト回路は、プロセス変動、温度変動によって素子の抵抗値や容量値が変動し、位相特性が変動するという欠点があった。また、角速度センサの信号周波数変動によっても位相特性が変動することが問題となっていた。さらに、位相を完全にπ／２シフトすることは不可能で、シフト量を増やす程、検波した後の信号エネルギーが小さくなって高い信号対雑音比を得ることができなかった。
【００１２】
また、図１２に示した位相シフト回路では、プロセス変動による値変動の調整を行うことはできるものの、調整の精度を上げていく程受動素子の数が増え、メモリが増大し、全体の回路規模が大きくなるという問題があった。
本発明は、上記した問題点に鑑みて行われたものであり、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく（プロセス変動、温度変動、周波数変動に耐性がある）、回路規模が小さいπ／２位相シフト回路、このようなπ／２位相シフト回路を含む角速度検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明の請求項１に記載のπ／２位相シフト回路は、一対の差動入力端子（例えば図１に示した反転入力端子２０３ａ、非反転入力端子２０３ｂ）を有し、前記差動入力端子の一方に入力信号が、他方に基準電圧が与えられる第１コンパレータ(例えば図１に示したコンパレータ２０３)と、前記第１コンパレータから出力される出力信号を積分し、積分信号である第１出力信号と前記基準電圧に係る第２出力信号とを出力する積分器（例えば図１、図２、図４に示した積分器２０４、全差動型反転積分器４１４）と、前記積分器から出力された第１出力信号と、第２出力信号とを入力し、前記入力信号に対してπ／２位相をシフトしたシフト信号を出力する第２コンパレータ（例えば図１に示したコンパレータ２０５）と、を備えることを特徴とする。
【００１４】
請求項２に記載のπ／２位相シフト回路は、請求項１において、前記積分器（例えば図２に示した積分器２０４）が、反転入力端子（例えば図２に示した反転入力端子３０４ａ）、非反転入力端子（例えば図２に示した非反転入力端子３０４ｂ）、前記第１出力信号を出力する第１出力端子（例えば図２に示した出力端子３０４ｃ）を備える演算増幅器（例えば図２に示した演算増幅器３０４）と、前記反転入力端子に一端が接続される抵抗素子（例えば図２に示した抵抗素子３０５）と、前記反転入力端子と前記第１出力端子との間に接続される容量素子（例えば図２に示した容量素子３０６）と、前記第２出力信号を出力する第２出力端子と、を備え、前記演算増幅器の前記非反転入力端子と、前記第２出力端子とに基準電圧が与えられることを特徴とする。
【００１５】
請求項３に記載のπ／２位相シフト回路は、請求項１において、前記積分器（例えば図４に示した全差動型反転積分器４１４）が、反転入力端子（例えば図４に示した反転入力端子４０４ａ）、非反転入力端子（例えば図４に示した非反転入力端子４０４ｂ）、前記第１出力信号を出力する第１出力端子（例えば図４に示した出力端子４０４ｃ）、前記第２出力信号を出力する第２出力端子（例えば図４に示した出力端子４０４ｄ）を備える全差動型演算増幅器と、前記反転入力端子に一端が接続される第１抵抗素子（例えば図４に示した抵抗素子４０６）と、前記反転入力端子と前記第１出力端子との間に接続される第１容量素子（例えば図４に示した容量素子４０８）と、前記非反転入力端子に一端が接続される第２抵抗素子（例えば図４に示した抵抗素子４０７）と、前記非反転入力端子と前記第２出力端子との間に接続される第２容量素子（例えば図４に示した容量素子４０９）と、前記第１抵抗素子の他方の一端と前記第２抵抗素子の他方の一端との間に接続され、前記第１抵抗素子の前記他方の一端から入力された信号を前記第２抵抗素子の他方の一端に出力するインバータ（例えば図４に示したインバータ４０５）と、を備えることを特徴とする。
【００１６】
請求項４の角速度検出回路は、角速度センサから出力される参照信号を入力する第１信号処理回路（例えば図６に示した信号処理回路１０４）と、前記第１信号処理回路から出力された信号を入力し、該入力された信号に対してπ／２位相をシフトしたシフト信号を出力するπ／２位相シフト回路（例えば図６に示したπ／２位相シフト回路１０６）と、前記角速度センサより出力された角速度信号を変調した信号を入力する第２信号処理回路（例えば図６に示した信号処理回路１０５）と、前記第２信号処理回路の出力信号と前記π／２位相シフト回路から出力された出力信号を入力し、前記π／２位相シフト回路の出力信号に同期して前記第２信号処理回路の出力信号から角速度に係る信号を抽出する同期検波回路（例えば図６に示した同期検波回路１０７）と、前記同期検波回路から出力された角速度に係る信号を平滑化して角速度信号を生成する低域通過フィルタ（例えば図６に示した低域通過フィルタ１１３）と、を備え、前記π／２位相シフト回路が、前記請求項１から３のいずれか１項に記載のπ／２位相シフト回路であることを特徴とする。
【００１７】
請求項５に記載の角速度検出回路は、請求項４において、前記同期検波回路が、前記第２信号処理回路から出力された出力信号を入力し、前記低域通過フィルタに出力し、前記第２信号処理回路から出力された出力信号が入力される正転増幅回路（例えば図６に示した正転増幅回路１０８）及び反転増幅回路（例えば図６に示した反転増幅回路１０９）と、前記正転増幅回路と前記低域通過フィルタとの間でスイッチングする第１スイッチ（例えば図６に示したスイッチ１１０）と、前記反転増幅回路と前記低域通過フィルタとの間でスイッチングする第２スイッチ（例えば図６に示したスイッチ１１１）と、前記第１スイッチのスイッチングを制御する前記π／２位相シフト回路の出力信号を反転し、前記第２スイッチのスイッチングを制御する信号を出力するインバータ（例えば図６に示したインバータ１１２）と、を備えることを特徴とする。
【発明の効果】
【００１８】
請求項１に記載のπ／２位相シフト回路によれば、差動入力端子の一方に入力信号が、他方に基準電圧が与えられる第１コンパレータと、第１コンパレータの出力信号を入力する積分器と、積分器の第１出力信号と、第２出力信号とを入力し、差動入力端子の一方に第１出力信号が、他方に第２出力信号が与えられる第２コンパレータとを備えているので、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく、回路規模が小さいπ／２位相シフト回路を提供することができる。
【００１９】
請求項２に記載のπ／２位相シフト回路によれば、積分器を、演算増幅器、抵抗素子、容量素子によって構成し、演算増幅器の非反転入力端子と、前記した第２出力信号を出力する第２出力端子とに基準電圧を与えるので、抵抗素子と容量素子とのプロセス変動及び温度変動による値の変化が、出力後のコンパレータによる比較処理にはほとんど影響しない。このため、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく、回路規模が小さいπ／２位相シフト回路を提供することができる。
【００２０】
請求項３に記載のπ／２位相シフト回路によれば、全差動型演算増幅器、第１抵抗素子、第１容量素子、第２抵抗素子、第２容量素子、インバータによって積分器を構成できるので、抵抗素子と容量素子とのプロセス変動及び温度変動による値の変化が、出力後のコンパレータによる比較処理にはほとんど影響しない。このため、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく、回路規模が小さいπ／２位相シフト回路を提供することができる。また、製造コストの低廉化に有利である。
【００２１】
請求項４に記載の角速度検出回路によれば、請求項１〜３のいずれか１項に記載のπ／２位相シフト回路を備えているために、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく、回路規模が小さい角速度検出回路を提供することができる。
請求項５に記載の角速度検出回路によれば、プロセス変動、温度変動、周波数変動による位相特性の変動が少なく、回路規模が小さい角速度検出回路に好適な同期検波回路を、簡易かつ適正に構成することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態１のπ／２位相シフト回路の回路図である。
【図２】図１に示した積分器を説明するための回路図である。
【図３】図２に示した積分器の動作タイミングを説明するための図である。
【図４】本発明の実施形態２の全差動型反転積分器の構成を説明するための回路図である。
【図５】図４に示した全差動型反転積分器の動作タイミングを説明するための図である。
【図６】本発明の実施形態３の角速度検出回路を説明するための図である。
【図７】図６に示した角速度検出回路の動作タイミングを説明するための図である。
【図８】本発明の従来技術に相当する技術を説明するための図である。
【図９】一般的なヒルベルト変換回路を説明するための図である。
【図１０】本発明の従来技術に相当する技術の位相特性を説明するための図である。
【図１１】本発明の従来技術に相当する技術を説明するための他の図である。
【図１２】本発明の従来技術に相当する技術を説明するための他の図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施形態１、実施形態２、実施形態３を説明する。なお、実施形態１及び２はπ／２位相シフト回路に関する実施形態であり、実施形態３は角速度検出回路に関する実施形態である。
（実施形態１）
１構成
図１は、本発明の実施形態１のπ／２位相シフト回路の回路図である。図１に示したπ／２位相シフト回路は、コンパレータ２０３、２０５と、積分器２０４とを備えている。コンパレータ２０３は、反転入力端子２０３ａ、非反転入力端子２０３ｂ、出力端子２０３ｃを備え、反転入力端子２０３ａには入力信号が入力される。非反転入力端子２０３ｂは基準電圧２０６に接続され、出力端子２０３ｃは積分器２０４の入力端子２０４ａと接続されている。
【００２４】
積分器２０４の出力端子２０４ｂ、２０４ｃは、コンパレータ２０５の非反転入力端子２０５ａまたは反転入力端子２０５ｂに接続される。コンパレータ２０５の出力端子からは、出力信号が出力される。
非反転入力端子側の信号動作点変動と、反転入力端子側の信号動作点変動とによる比較レベル変動を抑制するには、コンパレータ２０３とコンパレータ２０５とが、差動入力端子において高域通過フィルタ等の直流カット手段を備えているコンパレータであることが好ましい。
【００２５】
図２は、図１に示した積分器２０４を説明するための回路図である。なお、図２において、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図示した積分器２０４は、演算増幅器３０４と、抵抗素子３０５と、容量素子３０６とを備えている。図１に示した入力端子２０４ａは、抵抗素子３０５の一端に接続されていて、抵抗素子３０５の他端は演算増幅器３０４の反転入力端子３０４ａに接続されている。演算増幅器３０４の非反転入力端子３０４ｂには基準電位３０７が与えられていて、反転入力端子３０４ａと演算増幅器３０４の出力端子３０４ｃとの間には容量素子３０６が接続されている。
また、演算増幅器３０４の出力端子３０４ｃは図１に示した積分器２０４の出力端子２０４ｂに接続されている。積分器２０４の他方の出力端子２０４ｃには基準電圧３０７が与えられている。
【００２６】
２動作
次に、以上説明した実施形態１のπ／２位相シフト回路の動作を説明する。図１に示した反転入力端子２０３ａには、入力信号として正弦波が入力される。入力された正弦波はコンパレータ２０３において基準電圧２０６と比較される。出力端子２０３ｃからは、比較の結果に応じた矩形波が出力される。出力された矩形波は、積分器２０４の入力端子２０４ａに入力され、積分器２０４において積分される。
矩形波は、定数関数であるため、積分によって一次関数で表される三角波形の信号となる。積分器２０４の出力端子２０４ｂからは、矩形波を積分した一次関数波形の信号が出力される。また、出力端子２０４ｃからは、基準電圧、または出力端子２０４ｂから出力される一次関数波形の逆の微分係数を有する一次関数波形の信号が出力される。
【００２７】
出力端子２０４ｂから出力された信号は、コンパレータ２０５の非反転入力端子２０５ａに入力される。積分器２０４の出力端子２０４ｃから出力された信号は、コンパレータ２０５の反転入力端子２０５ｂに入力され、コンパレータ２０５において比較される。コンパレータ２０５において比較された信号は、コンパレータ２０５の出力端子２０５ｃから矩形波として出力される。この矩形波は、反転入力端子２０３ａに入力される正弦波に対して位相がπ／２だけ遅れた信号となる。
【００２８】
図３（ａ）〜（ｄ）は、図２に示した積分器２０４の動作タイミングを説明するための図である。図３（ａ）〜（ｄ）のいずれにおいても、縦軸は信号の大きさ（振幅）、横軸は時間を示している。
図３（ａ）は、図１に示した反転入力端子２０３ａに入力される入力信号である正弦波信号Ｓ1を示す。正弦波信号Ｓ1は、コンパレータ２０３において基準電圧２０６と比較される。比較の結果に基づいてコンパレータ２０３の出力端子２０３ｃからは矩形波の信号が出力される。図３（ｂ）は、コンパレータ２０３から出力される出力信号である矩形波信号Ｓ2を示す。図３（ｃ）は、積分器２０４の出力端子２０４ｂから出力される出力信号である三角波信号Ｓ3を示す。また、図３（ｄ）は、コンパレータ２０５の出力端子から出力される出力信号である矩形波信号Ｓ4を示す。
【００２９】
出力された矩形波信号Ｓ2は、図１、図２に示した入力端子２０４ａに入力される。図２に示したように、積分器２０４は、演算増幅器３０４と、抵抗素子３０５と、容量素子３０６とで構成される反転積分器である。このため、矩形波信号Ｓ2は、基準電圧３０７を中心に反転積分されて、一次関数で表される三角波信号Ｓ3として出力端子２０４ｂから出力される。このとき、出力端子２０４ｃからは、基準電圧３０７が信号として出力される。
【００３０】
出力端子２０４ｂの出力信号はコンパレータ２０５の非反転入力端子に入力され、出力端子２０４ｃの出力信号はコンパレータ２０５の反転入力端子に入力される。コンパレータ２０５は三角波信号Ｓ3と基準電圧３０７とを比較するので、入力正弦波Ｓ1に対して、位相がπ／２だけ遅れた矩形波信号Ｓ4を出力する。
【００３１】
３効果
図１に示したπ／２位相シフト回路は、コンパレータ２０３によって矩形波を生成してから信号処理を行っている。このため、積分器２０４の構成要素である受動素子のプロセス変動及び温度変動と、入力信号の周波数変動との影響を受け難い（プロセス変動等に対して耐性がある）。
また、図２に示した積分器２０４は、抵抗素子３０５と、容量素子３０６とのプロセス変動及び温度変動による値の変化が、出力端子２０４ｂで出力される一次関数波形の微分係数、つまり傾きの変化のみとして表れ、コンパレータ２０５の比較処理にはほとんど影響しない。
【００３２】
このため、実施形態１によれば、プロセス変動、温度変動によって位相特性が変動し難く、位相をより完全にπ／２シフトできて高い信号対雑音比を得ることができるπ／２位相シフト回路を提供することができる。
さらに、実施形態１によれば、２つのコンパレータ２０３、２０５と、１つの積分器２０４とで構成できるため、ヒルベルト回路を用いるよりも回路規模が小さなπ／２位相シフト回路を提供することができる。
【００３３】
（実施形態２）
次に、本発明の実施形態２のπ／２位相シフト回路を説明する。実施形態２のπ／２位相シフト回路は、図１に示した積分器２０４を全差動型反転積分器４１４として構成したものであって、他は実施形態１と同様に構成されている。
【００３４】
１  構成
図４は、本発明の実施形態２の全差動型反転積分器４１４の構成を説明するための回路図である。全差動型反転積分器４１４は、全差動型演算増幅器４０４と、インバータ４０５と、抵抗素子４０６、４０７と、容量素子４０８、４０９とを備えている。図１に示した入力端子２０４ａは抵抗素子４０６の一端、インバータ４０５の入力端子４０５ａに接続されている。インバータ４０５の出力端子４０５ｂは、抵抗素子４０７の一端に接続されている。
【００３５】
さらに、全差動型演算増幅器４０４の反転入力端子４０４ａには、抵抗素子４０６の他方の一端と、容量素子４０８の一端とが接続されている。全差動型演算増幅器４０４の非反転入力端子４０４ｂには、抵抗素子４０７の他方の一端と、容量素子４０９の一端とが接続されている。全差動型演算増幅器４０４の非反転出力端子４０４ｃと容量素子４０８の他方の一端とは、図１に示した出力端子２０４ｂに接続されている。全差動型演算増幅器４０４の反転出力端子４０４ｄと、容量素子４０９の他方の一端とは、図１に示した出力端子２０４ｃに接続されている。
【００３６】
２  動作
図５（ａ）〜（ｄ）は、図４に示した全差動型反転積分器４１４の動作タイミングを説明するための図である。図５（ａ）〜（ｄ）のいずれにおいても、縦軸は信号の大きさ（振幅）、横軸は時間を示している。
図５（ａ）は、図１に示した反転入力端子２０３ａに入力される入力信号である正弦波信号Ｓ5を示す。正弦波信号Ｓ5は、コンパレータ２０３において基準電圧２０６と比較される。比較の結果に基づいてコンパレータ２０３の出力端子２０３ｃからは矩形波の信号が出力される。図５（ｂ）は、コンパレータ２０３から出力される出力信号である矩形波信号Ｓ6を示す。図５（ｃ）は、全差動型反転積分器４１４の出力端子２０４ｂ及び２０４ｃから出力される出力信号である三角波信号Ｓ7及びＳ７‘を示す。また、図５（ｄ）は、コンパレータ２０５の出力端子から出力される出力信号である矩形波信号Ｓ8を示す。
【００３７】
矩形波信号Ｓ6は、図１、図４に示した入力端子２０４ａに入力される。入力された矩形波信号Ｓ6は、図４に示した実施形態２の全差動型反転積分器４１４によって反転積分され、一次関数波形の三角波信号Ｓ7として出力端子２０４ｂから出力される。また、矩形波信号Ｓ6は、図４に示したインバータ４０５によって反転される。反転された信号は、図４に示した全差動型反転積分器４１４によって反転積分され、一次関数波形の三角波信号Ｓ7と逆の微分係数を有する一次関数波形の三角波信号Ｓ7’として出力端子２０４ｃより出力される。
【００３８】
三角波信号Ｓ7は、図１に示したコンパレータ２０５の非反転入力端子２０５ａに入力され、三角波信号Ｓ7’はコンパレータ２０５の反転入力端子２０５ｂに入力される。コンパレータ２０５は三角波信号Ｓ7と、三角波信号Ｓ7’とを比較するので、出力端子２０５ｃからは、正弦波の信号Ｓ5に対して、位相がπ／２だけ遅れた矩形波の信号Ｓ8が出力される。
【００３９】
３  効果
また、実施形態２によれば、抵抗素子４０６、４０７、容量素子４０８、４０９とのプロセス変動及び温度変動による値の変化が実施形態１と同様に、出力端子２０４ｂで出力される一次関数波形の微分係数と、出力端子２０４ｃで出力される一次関数波形の微分係数との変化としてのみ表れる。このため、出力端子２０４ｂの出力信号の微分係数の絶対値と、出力端子２０４ｃの出力信号の微分係数の絶対値とに差があったとしても、出力端子２０４ｂで出力される一次関数波形と、出力端子２０４ｃで出力される一次関数波形とが互いに交差する点は変化しないためコンパレータ２０５の比較処理にはほとんど影響しない。さらに、実施形態２の全差動型反転積分器４１４は、一つの全差動型演算増幅器と、一つのインバータと、二つの抵抗と、二つの容量とで構成できるため、製造コストの低廉化に有利である。
【００４０】
（実施形態３）
次に、本発明の実施形態３の角速度検出回路について説明する。
１構成
図６は、本発明の実施形態３の角速度検出回路を説明するための図である。図６に示した角速度検出回路は、図示しない角速度センサと接続されている。角速度センサからは、参照信号と、角速度変調信号とが出力される。角速度検出回路は、参照信号が入力される入力端子１０１、角速度変調信号が入力される入力端子１０２を備えている。
【００４１】
実施形態３の角速度検出回路は、信号処理回路１０４と、信号処理回路１０５と、π／２位相シフト回路１０６と、同期検波回路１０７と、低域通過フィルタ１１３とを備えている。π／２位相シフト回路１０６は、実施形態１または実施形態２で説明したπ／２位相シフト回路である。
入力端子１０１は信号処理回路１０４に接続され、参照信号が信号処理回路１０４に入力される。信号処理回路１０４はπ／２位相シフト回路１０６に接続されている。π／２位相シフト回路１０６は、同期検波回路１０７に接続されている。また、入力端子１０２は、信号処理回路１０５に接続され、信号処理回路１０５には角速度変調信号が入力される。信号処理回路１０５は同期検波回路１０７に接続されている。
【００４２】
同期検波回路１０７は低域通過フィルタ１１３に接続され、低域通過フィルタ１１３は出力端子１０３に接続される。出力端子１０３からは、信号処理されて角速度に対応した信号が出力される。
同期検波回路１０７は、正転増幅回路１０８、反転増幅回路１０９、スイッチ１１０、スイッチ１１１、インバータ１１２を備えている。信号処理回路１０５は正転増幅回路１０８と反転増幅回路１０９とに接続されている。正転増幅回路１０８はスイッチ１１０に、反転増幅回路１０９はスイッチ１１１に接続されている。また、π／２位相シフト回路１０６はスイッチ１１０の制御端子と、インバータ１１２とに接続されている。
【００４３】
インバータ１１２の出力端子１１２ａはスイッチ１１１の制御端子に接続されている。さらに、スイッチ１１０とスイッチ１１１とがそれぞれ低域通過フィルタ１１３に接続されている。
信号処理回路１０４は、入力された参照信号に対してオフセットや雑音等の不要な信号成分を除去し、必要な信号成分を増幅する回路である。信号処理回路１０４は、図示しない抵抗素子、容量素子、演算増幅器を用いたアクティブフィルタで構成されている。信号処理回路１０５は、入力された角速度変調信号に対してオフセットや雑音等の不要な信号成分を除去し、必要な信号成分を増幅する回路である。信号処理回路１０４と同様に、抵抗素子、容量素子、演算増幅器を用いたアクティブフィルタで構成されている。
【００４４】
２動作
次に、図６に示した角速度検出回路の動作を説明する。
図７（ａ）〜（ｅ）は、図６に示した角速度検出回路の動作タイミングを説明するための図である。図７（ａ）〜（ｅ）のいずれにおいても、縦軸は信号の大きさ（振幅）、横軸は時間を示している。図７（ａ）は、入力端子１０１に入力される参照信号Ｓ9を示した図である。図７（ｂ）は、π／２位相シフト回路１０６において位相シフトが行われた参照信号である、π／２位相シフト信号Ｓ10を示した図である。図７（ｃ）は、入力端子１０２に入力される角速度変調信号Ｓ11を示した図である。図７（ｄ）は、図６に示した同期検波回路１０７の出力信号である全波整流信号Ｓ12を示した図である。図７（ｅ）は、図６に示した出力端子１０３より出力される角速度信号Ｓ13を示した図である。
【００４５】
正弦波の参照信号Ｓ9は、入力端子１０１に入力され、信号処理回路１０４においてオフセットや雑音等不要な信号成分が除去され、増幅処理される。信号処理回路１０４において信号処理が行われた参照信号Ｓ9は、π／２位相シフト回路１０６に入力される。π／２位相シフト回路１０６によって位相がシフトされた参照信号Ｓ9は、矩形波のπ／２位相シフト信号Ｓ10として同期検波回路１０７に入力される。
【００４６】
一方、入力端子１０２には、正弦波の角速度変調信号Ｓ11が入力される。ただし、被変調信号である角速度信号は直流信号である。入力された角速度変調信号Ｓ11は信号処理回路１０５において、オフセットや雑音等不要な信号成分が除去され、増幅処理が行われる。信号処理回路１０５において信号処理が行われた角速度変調信号Ｓ11は、同期検波回路１０７に出力される。
【００４７】
同期検波回路１０７は、角速度変調信号Ｓ11とπ／２位相シフト信号Ｓ10とを入力し、π／２位相シフト信号Ｓ10を使って同期検波することにより、角速度変調信号Ｓ11から角速度信号を抽出する。
すなわち、同期検波回路１０７では、信号処理回路１０５から出力された角速度変調信号Ｓ11が、正転増幅回路１０８と反転増幅回路１０９とによって角速度変調信号Ｓ11と同相の信号（以降、同相信号と記す）と、逆相（以降、逆相信号と記す）の信号とに変換される。同相信号は正転増幅回路１０８から出力されてスイッチ１１０に入力される。逆相信号は、反転増幅回路１０９から出力されてスイッチ１１１に入力される。
【００４８】
ここで、スイッチ１１０と、スイッチ１１１とはそれぞれ制御端子がハイレベルのときオンし、ローレベルのときにオフする。また、π／２位相シフト回路１０６から出力されたπ／２位相シフト信号Ｓ10は、スイッチ１１０の制御端子と、インバータ１１２とに入力される。インバータ１１２は、π／２位相シフト信号Ｓ10を反転して出力するから、その出力信号はπ／２位相シフト信号Ｓ10の逆位相の信号である。逆位相の信号は、スイッチ１１１の制御端子に入力される。
【００４９】
スイッチ１１０の制御端子に入力される信号と、スイッチ１１１の制御端子に入力される信号とは互いに逆位相なので、スイッチ１１０と、スイッチ１１１とは交互にオンとオフを繰り返す。このような動作により、同期検波回路１０７の出力信号は、角速度センサによって検出される角速度に係る全波整流信号Ｓ12となる。全波整流信号Ｓ12は、低域通過フィルタ１１３に入力されて高周波成分が除去（平滑化）され、角速度信号Ｓ13として出力端子１０３から出力される。角速度信号Ｓ13を図７（ｅ）に示す。
【００５０】
３効果
以上説明した実施形態３によれば、実施形態１または実施形態２のπ／２位相シフト回路を備えているため、プロセス変動、温度変動、周波数変動に対して同期検波するタイミングが変化することがない。このため、実施形態３のπ／２位相シフト回路は、特許文献１に記載の位相シフト回路に比べ、プロセス変動、温度変動、周波数変動に耐性があるといえる。また、回路規模がより小さい構成で角速度信号を検出する角速度検出回路を提供することができる。
【００５１】
さらに、図６に示した同期検波回路１０７は、２つの増幅回路と、２つのスイッチと、１つのインバータとで構成されるため、回路規模が小規模でありながら、経済的な角速度検出回路を提供することができる。
さらに、同期検波回路１０７におけるスイッチ１１０、１１１と、インバータ１１２との論理閾値電圧がハイレベル相当電圧と、ローレベル相当電圧との丁度中間の電圧になるように設計をすれば、図６に示したπ／２位相シフト回路におけるコンパレータ２０５を省略し、積分器２０４の出力端子２０４ｂより出力される一次関数信号をそのまま同期検波信号として用いる構成も可能になり、さらに小規模で製造コストが低廉な角速度検出回路を提供することができる。
【産業上の利用可能性】
【００５２】
本発明のπ／２位相シフト回路及び角速度検出回路は、角速度センサ信号処理の分野に適用することに好適である。
【符号の説明】
【００５３】
１０４、１０５  信号処理回路
１０６  π／２位相シフト回路
１０７  同期検波回路
１０８  正転増幅回路
１０９  反転増幅回路
１１０、１１１  スイッチ
１１２、４０５  インバータ
１１３  低域通過フィルタ
２０３、２０５  コンパレータ
２０４  積分器
３０４  演算増幅器
３０５、４０６、４０７  抵抗素子
３０６、４０８、４０９  容量素子
４０４  全差動型演算増幅器
４１４  全差動型反転積分器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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