(57)【要約】【課題】計測時間の計測精度の低下を抑制し得る時間計測装置およびセンサ装置を提供する。【解決手段】レーザレーダ装置１に採用される制御回路７０の時間計測回路７１では、計測時間Ｔが、デジタル値Ｄ１およびデジタル値Ｄ２の比率と基準時間Ｔｏとに基づいて求められる。さらに、比率演算時の時間分解能Ｔｒ１が、比率演算時の演算誤差ｅ１に等しくなるように設定されて、リング遅延パルス発生回路８１の遅延素子（ゲートディレイ）の時間分解能よりも細かく設定される。【選択図】図６
2011191127.tif 000002
【特許請求の範囲】
【請求項１】
第１のパルス信号を入力してこの第１のパルス信号を複数の遅延素子を通過させるとともに、当該第１のパルス信号に対して任意の時間だけ遅延した第２のパルス信号を入力して、その第２のパルス信号の入力タイミングにおける前記第１のパルス信号の前記複数ある遅延素子の通過位置を特定することにより、前記任意の時間を前記第１のパルス信号の通過した遅延素子の個数に基づいて第１のパルス位相差として符号化する第１のパルス位相差符号化手段と、
前記第１のパルス信号を入力してこの第１のパルス信号を前記第１のパルス位相差符号化手段と同構成とされた複数の遅延素子を通過させるとともに、当該第１のパルス信号に対して基準時間だけ遅延した第２のパルス信号を入力して、その第２のパルス信号の入力タイミングにおける前記第１のパルス信号の前記複数ある遅延素子の通過位置を特定することにより、前記基準時間を前記第１のパルス信号の通過した遅延素子の個数に基づいて第２のパルス位相差として符号化する第２のパルス位相差符号化手段と、
前記任意の時間を、前記第１のパルス位相差および前記第２のパルス位相差の比率と前記基準時間とに基づいて求める演算手段と、を備えてなり、
前記演算手段は、前記基準時間を、前記比率を演算する際の分解能に応じて設定することを特徴とする時間計測装置。
【請求項２】
前記演算手段は、前記比率演算時の時間分解能を、前記第２のパルス位相差および前記基準時間から導き出される前記遅延素子の時間分解能よりも細かく設定することを特徴とする請求項１に記載の時間計測装置。
【請求項３】
請求項１または２に記載の時間計測装置を備え、
レーザ光を照射しこのレーザ光が検出物体にて反射した反射光を検出することで照射タイミングから検出タイミングまでの時間差に応じて前記検出物体の位置を検出するセンサ装置であって、
前記時間差は、前記照射タイミングに応じて前記第１のパルス信号を前記時間計測装置に入力するとともに前記検出タイミングに応じて前記第２のパルス信号を前記時間計測装置に入力することで、前記演算手段により求められる前記任意の時間に基づいて計測されることを特徴とするセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の位相関係にある２つのパルス信号の位相差に基づいて時間を計測する時間計測装置およびセンサ装置に関する。
【背景技術】
【０００２】
従来、任意の位相関係にある２つのパルス信号の位相差に基づいて時間を計測する時間計測装置に関する技術として、下記特許文献１に示す時間Ａ／Ｄ変換回路が知られている。この時間Ａ／Ｄ変換回路は、半導体の遅延素子（ゲートディレイ）の遅延時間を分解能として２つのパルス間の時間差を計測する回路であって、外乱（温度・電圧）により発生する遅延時間の変動を補正するための回路である。この時間Ａ／Ｄ変換回路は、外乱の影響を排除するために、外乱環境下にて測定した基準時間データと計測時間データとの比を用いて上記補正を実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−３７３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に示すような構成では、外乱の影響を抑制できるものの、基準時間データと計測時間データとの比を取る演算をおこなっているため演算等による誤差が生じることとなる。この誤差としては、例えば、基準時間や計測時間をデジタル信号に量子化する際に切り捨てられる端数に起因する量子化誤差や、補正値を算出する際に切り捨てられる端数に起因する演算誤差などがある。このように生じる誤差が大きくなると、計測時間に含まれる誤差が大きくなることから、当該計測時間の計測精度が低下するだけでなく、この計測時間を用いた距離等の計測精度も低下してしまうという問題がある。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、計測時間の計測精度の低下を抑制し得る時間計測装置およびセンサ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、特許請求の範囲に記載の請求項１の時間計測装置では、第１のパルス信号を入力してこの第１のパルス信号を複数の遅延素子を通過させるとともに、当該第１のパルス信号に対して任意の時間だけ遅延した第２のパルス信号を入力して、その第２のパルス信号の入力タイミングにおける前記第１のパルス信号の前記複数ある遅延素子の通過位置を特定することにより、前記任意の時間を前記第１のパルス信号の通過した遅延素子の個数に基づいて第１のパルス位相差として符号化する第１のパルス位相差符号化手段と、前記第１のパルス信号を入力してこの第１のパルス信号を前記第１のパルス位相差符号化手段と同構成とされた複数の遅延素子を通過させるとともに、当該第１のパルス信号に対して基準時間だけ遅延した第２のパルス信号を入力して、その第２のパルス信号の入力タイミングにおける前記第１のパルス信号の前記複数ある遅延素子の通過位置を特定することにより、前記基準時間を前記第１のパルス信号の通過した遅延素子の個数に基づいて第２のパルス位相差として符号化する第２のパルス位相差符号化手段と、前記任意の時間を、前記第１のパルス位相差および前記第２のパルス位相差の比率と前記基準時間とに基づいて求める演算手段と、を備えてなり、前記演算手段は、前記基準時間を、前記比率を演算する際の分解能に応じて設定することを特徴とする。
【０００７】
請求項２の発明は、請求項１に記載の時間計測装置において、演算手段は、前記比率演算時の時間分解能を、前記第２のパルス位相差および前記基準時間から導き出される前記遅延素子の時間分解能よりも細かく設定することを特徴とする。
【０００８】
また、特許請求の範囲に記載の請求項３のセンサ装置では、請求項１または２に記載の時間計測装置を備え、レーザ光を照射しこのレーザ光が検出物体にて反射した反射光を検出することで照射タイミングから検出タイミングまでの時間差に応じて前記検出物体の位置を検出するセンサ装置であって、前記時間差は、前記照射タイミングに応じて前記第１のパルス信号を前記時間計測装置に入力するとともに前記検出タイミングに応じて前記第２のパルス信号を前記時間計測装置に入力することで、前記演算手段により求められる前記任意の時間に基づいて計測されることを特徴とする。
【発明の効果】
【０００９】
請求項１の発明では、任意の時間を、第１のパルス位相差および第２のパルス位相差の比率と基準時間とに基づいて求めることにより、外乱に起因する遅延素子による遅延時間の変動が発生する場合でも、両パルス位相差が同じように変化するので、当該任意の時間、すなわち、計測時間の計測精度の低下を抑制することができる。
【００１０】
また、上記比率演算時の時間分解能と基準時間と関係では、当該比率演算時の演算誤差を小さくするために上記時間分解能を細かくすると、時間計測データ１ビットあたりに相当する時間が小さくなり、１度の演算で取り扱える最大計測時間も小さくなる。すなわち、上記時間分解能を細かくするためには基準時間を短くする必要がある。一方、第１のパルス位相差および第２のパルス位相差をデジタル信号に量子化する際の量子化誤差を小さくするためには、基準時間を長くする必要がある。そこで、上記比率演算時の時間分解能に応じて、上記演算誤差および量子化誤差等を総計した誤差が小さくなるように、基準時間を設定することで、計測時間の計測精度の低下を確実に抑制することができる。
【００１１】
請求項２の発明では、演算手段により、比率演算時の時間分解能が、第２のパルス位相差および基準時間から導き出される遅延素子の時間分解能よりも細かく設定されるため、上記比率演算時の演算誤差が確実に小さくなるので、計測時間の計測精度の低下を確実に抑制することができる。
【００１２】
請求項３の発明では、請求項１または２に記載の時間計測装置を備えており、検出物体の位置を検出するための時間差を、レーザ光の照射タイミングに応じて第１のパルス信号を時間計測装置に入力するとともにレーザ光の検出タイミングに応じて第２のパルス信号を時間計測装置に入力することで、演算手段により求められる任意の時間に基づいて計測する。これにより、計測時間の計測精度の低下を抑制し得る等の請求項１の発明による作用・効果を享受したセンサ装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る時間計測回路が採用されるレーザレーダ装置を概略的に例示する断面図である。
【図２】図１の時間計測回路の回路構成を概略的に例示するブロック図である。
【図３】第１，第２のパルス位相差を例示するタイミングチャートである。
【図４】パルス位相差符号化回路の回路構成を例示するブロック図である。
【図５】計測時間（計測距離）と計測誤差とを関係を示すマップである。
【図６】基準時間と計測誤差との関係を示すグラフである。
【図７】時間計測回路にて実施される時間計測処理の流れを例示するフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の時間計測装置が採用されるセンサ装置をレーザレーダ装置に適用した一実施形態について図を参照して説明する。図１は、本実施形態に係る時間計測回路７１が採用されるレーザレーダ装置１を概略的に例示する断面図である。図２は、図１の時間計測回路７１の回路構成を概略的に例示するブロック図である。図３は、第１，第２のパルス位相差Ｄ１，Ｄ２を例示するタイミングチャートである。図４は、パルス位相差符号化回路７２，７３の回路構成を例示するブロック図である。
【００１５】
図１に示すように、レーザレーダ装置１は、レーザダイオード１０と、検出物体からの反射光Ｌ３を受光するフォトダイオード２０と、レーザダイオード１０およびフォトダイオード２０を制御する制御回路７０とを備え、検出物体までの距離や方位を検出する装置として構成されている。なお、レーザレーダ装置１は、特許請求の範囲に記載の「センサ装置」の一例に相当し得る。
【００１６】
レーザダイオード１０は、制御回路７０からの発光信号に応じて当該制御回路７０の制御により図略のレーザ駆動回路からパルス電流を供給されてパルスレーザ光（レーザ光Ｌ０）を照射するものである。
【００１７】
フォトダイオード２０は、レーザダイオード１０からレーザ光Ｌ０が照射されたときに、このレーザ光Ｌ０が検出物体によって反射した反射光Ｌ３等を検出し受光信号に変換して制御回路７０に出力する構成をなしている。なお、検出物体からの反射光については所定領域のものが取り込まれる構成となっており、図１の例では、符号Ｌ３で示す２つのライン間の領域の反射光が取り込まれるようになっている。
【００１８】
また、レーザ光Ｌ０の光軸上にはレンズ６０及びミラー３０が設けられている。レンズ６０は、コリメートレンズとして構成されるものであり、レーザダイオード１０からのレーザ光Ｌ０を平行光に変換する。
【００１９】
ミラー３０は、レーザダイオード１０からのレーザ光Ｌ０の透過と、検出物体側からの反射光Ｌ３の反射を実現するものである。具体的には、レーザ光Ｌ０の光軸に対し所定角度で傾斜してなる反射面３１を有するとともに、反射面３１と交差する方向の貫通路３２を備えている。本構成では、レーザ光Ｌ０の光軸と反射光Ｌ３の光軸とを一致させる構成としており、ミラー３０は、共通の光軸上に配されて貫通路３２を介してレーザ光Ｌ０を通過させる一方、反射面３１により反射光Ｌ３をフォトダイオード２０に向けて反射する構成をなしている。
【００２０】
なお、上述したように、レーザダイオード１０から貫通路３２までのレーザ光Ｌ０の光路上に、レーザ光Ｌ０を平行光に変換するレンズ６０が設けられているが、このレンズ６０は、貫通路３２においてほぼすべての光を通過させる平行光を発生させる形態とすると良い。逆に、貫通路３２に着目した場合、当該貫通路３２は、レンズ６０によって平行光とされたレーザ光Ｌ０のほぼすべての光を通過させるサイズとすると良い。
【００２１】
また、ミラー３０を通過するレーザ光Ｌ０の光軸上には、回動偏向機構４０が設けられている。この回動偏向機構４０は、レーザ光Ｌ０の光軸方向に延びる中心軸を中心として回動可能に配設されるとともに、この中心軸上に焦点位置が設定される凹面鏡４１によってレーザ光Ｌ０を空間に向けて反射させ且つ反射光Ｌ３をミラーに向けて偏向させている。
【００２２】
さらに、回動偏向機構４０を回転駆動するモータ５０が設けられている。このモータ５０は、軸４２を回転させることで、軸４２と連結された回動可能な凹面鏡４１を回転駆動する構成となっている。モータ５０は、ここではステップモータによって構成されている。ステップモータは、種々のものを利用でき、１ステップ毎の角度が小さいものを使用すれば、緻密な回動が可能となる。また、モータ５０としてステップモータ以外の駆動手段を用いてもよい。例えばサーボモータ等を用いても良いし、定常回転するモータを用い、凹面鏡４１が測距したい方向を向くタイミングに同期させてパルスレーザ光を出力することで、所望の方向の検出を可能としてもよい。なお、本実施形態では、図１に示すように、モータ５０の軸４２の回転角度、即ち凹面鏡４１の回転角度を検出する回転角度センサ５２が設けられており、この回転角度センサ５２は、凹面鏡４１の回転角度に対応する角度信号を制御回路７０に出力する。当該回転角度センサ５２は、ロータリーエンコーダなど、軸４２の回転角度を検出しうるものであれば様々な種類のものを使用でき、また、検出対象となるモータ５０の種類も特に限定されず、様々な種類のものに適用できる。
【００２３】
また、本実施形態では、レーザダイオード１０、フォトダイオード２０、ミラー３０、レンズ６０、回動偏向機構４０、モータ５０や制御回路７０等がケース３内に収容され、防塵や衝撃保護が図られている。ケース３における凹面鏡４１の周囲には、当該凹面鏡４１を取り囲むようにレーザ光Ｌ０及び反射光Ｌ３の通過を可能とする導光部４が形成されている。導光部４は、凹面鏡４１に入光するレーザ光Ｌ０の光軸を中心とした環状形態で、ほぼ３６０°に亘って構成されており、この導光部４を閉塞する形態でレーザ光が透過可能なガラス板等からなる窓部５が配され、防塵が図られている。
【００２４】
窓部５は、凹面鏡４１に入光するレーザ光Ｌ０の光軸と直交する仮想平面に対し全周にわたり傾斜した構成となっている。即ち、凹面鏡４１から空間に向かうレーザ光Ｌ０に対して板面が傾斜した構成をなしている。従って、凹面鏡４１から空間に向かうレーザ光Ｌ０が窓部５にて反射してもノイズ光となりにくくなっている。
【００２５】
制御回路７０は、例えば、マイコンやメモリ（ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ等）等から構成されており、上述したレーザダイオード１０およびフォトダイオード２０等を制御することで、検出物体までの距離や方向を検出する検出処理や後述する時間計測処理を所定のコンピュータプログラムにより実行する機能を有するものである。特に、制御回路７０の時間計測回路７１に対して、レーザ光の照射タイミングおよび検出タイミングに応じた第１のパルス信号および第２のパルス信号が入力されることで、検出物体までの距離を演算するための計測時間が測定されることとなる。
【００２６】
図２に示すように、時間計測回路７１は、第１のパルス位相差符号化回路７２と、第２のパルス位相差符号化回路７３と、演算回路７４とを備えている。第１のパルス位相差符号化回路７２は、図３に例示するように、レーザ光線の照射タイミングに応じて入力される第１のパルスＰ１ａと、レーザ光線の検出タイミングに応じて入力される第２のパルスＰ１ｂとの位相差を、符号化してデジタル化したデジタル値Ｄ１（第１のパルス位相差Ｄ１）として出力するように構成されている。また、第２のパルス位相差符号化回路７３は、図３に例示するように、上記第２のパルスＰ１ｂの入力から所定時間後に入力される第１のパルスＰ２ａと、この第１のパルスＰ２ａの入力から後述する基準時間Ｔｏ後に入力される第２のパルスＰ２ｂとの位相差を、符号化してデジタル化したデジタル値Ｄ２（第２のパルス位相差Ｄ２）として出力するように構成されている。なお、制御回路７０および時間計測回路７１は、特許請求の範囲に記載の「時間計測装置」の一例に相当し得る。
【００２７】
第１のパルス位相差符号化回路７２および第２のパルス位相差符号化回路７３は、同一の回路構成であり、第１のパルス位相差符号化回路７２を例にこの回路構成を図４を用いて説明する。
図４に示すように、第１のパルス位相差符号化回路７２は、主に複数の信号遅延回路（以下、ゲートディレイまたは遅延素子という）を持ったリング遅延パルス発生回路８１，カウンター８２，パルスセレクター８３，エンコーダー８４の各ブロックから構成されるもので、入力端子８６に第１のパルスＰ１ａが与えられると、リング遅延パルス発生回路８１の途中から、その第１のパルスＰ１ａが通過したゲートディレイの個数（段数）によって遅延時間が決まるところの複数の遅延パルスが出力され、パルスセレクター８３に入力される。なお、リング遅延パルス発生回路８１を構成するゲートディレイは、特許請求の範囲に記載の「遅延素子」の一例に相当し得る。
【００２８】
一方、パルスセレクター８３では入力端子８８から第１のパルスＰ１ａより遅れて別のパルス（第２のパルス）Ｐ１ｂが入力されると、第１のパルスＰ１ａが達している段のリング遅延パルス発生回路８１からの入力だけをパルスセレクター８３が選択し、この選択された入力に対応する信号をエンコーダー８４に入力する。すると、そのエンコーダー入力に対応する２進数デジタル信号がエンコーダー８４の出力８９ａより出力される。
【００２９】
また、リング遅延パルス発生回路８１のゲートディレイの最終端８５がＯＲ回路８１ａに戻るように接続され、その結果、ゲートディレイがリング状につながっているため、全ゲートディレイ分の遅延時間を伴って、繰り返し第１のパルスＰ１ａがリング遅延パルス発生回路８１の左端に戻り、最終端８５の出力によりカウンター８２は第１のパルスＰ１ａがゲートディレイを何周したかをエンコーダー８４の出力８９ａの上述ビットとして出力８９ｂより出力し、これら出力８９ａ，８９ｂにより、パルスＰ１ａ，Ｐ１ｂの時間差がデジタル値Ｄ１として出力される。なお、ＮＡＮＤ入力８７を０（ゼロ）にすることにより、リング遅延パルス発生回路８１のリセットが行われる。
【００３０】
即ち、図３において、第１のパルス位相差符号化回路７２に対して、レーザ光線の検出タイミングを示す第２のパルスＰ１ｂが、レーザ光線の照射タイミングを示す第１のパルスＰ１ａより遅れて入力されると、その第２のパルスＰ１ｂの入力タイミングにおける第１のパルスＰ１ａの複数あるゲートディレイの通過位置が特定されて、その入力時間差が第１のパルスＰ１ａの通過したゲートディレイの個数に基づいて第１のパルス位相差として符号化される。換言すると、第１のパルス位相差符号化回路７２は、上述したようにしてその入力時間差をそのゲートディレイによる時間分解能によってデジタル変換し、デジタル値Ｄ１として出力する。
【００３１】
また、もう一方の第２のパルス位相差符号化回路７３においても、図３にて例示した上記タイミングで第１のパルスＰ２ａを入力し、この第１のパルスＰ２ａから後述する基準時間Ｔｏ後に入力される第２のパルスＰ２ｂまでの入力時間差をそのゲートディレイによる時間分解能によってデジタル変換し、デジタル値Ｄ２として出力するものである。なお、ここで両パルス位相差符号化回路７２，７３は、同構成，同一チップ上に形成されるものであり、そのゲートディレイによる遅延時間は温度，電源電圧の変動をうけて同じように変動するものである。なお、デジタル値Ｄ１およびデジタル値Ｄ２は、特許請求の範囲に記載の「第１のパルス位相差」および「第２のパルス位相差」の一例に相当し得る。
【００３２】
両パルス位相差符号化回路７２，７３は、そのデジタル値Ｄ１，Ｄ２を演算回路７４へ送出する。演算回路７４では、レーザ光線の照射タイミングに応じた第１のパルスＰ１ａの入力からレーザ光線の検出タイミングに応じた第２のパルスＰ１ｂの入力までに相当する入力時間差Ｔを、上記デジタル値Ｄ１，Ｄ２の比率と基準時間Ｔｏとに基づいて、以下の式（１）により演算する。
Ｔ＝（Ｄ１／Ｄ２）×Ｔｏ                                          ・・・（１）
なお、演算回路７４は、特許請求の範囲に記載の「演算手段」の一例に相当し、入力時間差Ｔ（後述する計測時間Ｔ）は、特許請求の範囲に記載の「任意の時間」の一例に相当し得る。
【００３３】
これにより、温度や電圧変動等の外乱がある場合でも両パルス位相差符号化回路７２，７３のゲートディレイによる遅延時間は同様に変動するため、外乱の影響により例え遅延時間（即ちゲートディレイの時間分解能）が変動したとしても外乱の影響が抑制された入力時間差Ｔが演算されることとなる。
【００３４】
次に、本実施形態に係る制御回路７０の時間計測回路７１における時間計測処理について図を用いて説明する。図５は、計測時間（計測距離）と計測誤差とを関係を示すマップである。図６は、基準時間Ｔｏと計測誤差ｅとの関係を示すグラフである。図７は、時間計測回路７１にて実施される時間計測処理の流れを例示するフローチャートである。
【００３５】
図５に示すように、計測時間（計測距離）を計測する場合の計測誤差として、基準クロックをデジタル信号に量子化する際に切り捨てられる端数に起因する基準クロック量子化誤差と、基準クロック精度による誤差と、計測時間や基準時間をデジタル信号に量子化する際に切り捨てられる端数に起因する計測時間量子化誤差と、補正係数の演算時の誤差を含めた演算誤差とが想定される。なお、基準クロック量子化誤差、基準クロック精度による誤差および補正係数演算誤差は、計測時間（計測距離）が長くなるほど計測誤差が大きくなり、計測時間量子化誤差および演算誤差は、基本的に計測時間（計測距離）に影響されない（図５参照）。そこで、本実施形態に係る時間計測処理では、上記計測誤差を小さくするために、基準時間Ｔｏと、デジタル値Ｄ１，Ｄ２の比率演算時の時間分解能Ｔｒ１とが後述する設定処理により設定される。この設定根拠について、図６を用いて説明する。
【００３６】
上記比率演算時の時間分解能Ｔｒ１と基準時間Ｔｏと関係では、当該比率演算時の演算誤差ｅ１を小さくするために上記時間分解能Ｔｒ１を細かくすると、時間計測データ１ビットあたりに相当する時間が小さくなり、１度の演算で取り扱える最大計測時間も小さくなる。すなわち、上記時間分解能Ｔｒ１を細かくするためには基準時間Ｔｏを短くする必要がある。ここで、時間計測データのデータ幅がｎビットである場合の比率演算時の演算誤差ｅ１は、基準時間Ｔｏに基づいて以下の式（２）により演算される。
ｅ１＝Ｔｏ／（２ｎ−１）                                        ・・・（２）
【００３７】
一方、第１のパルス位相差および第２のパルス位相差をデジタル信号に量子化する際の量子化誤差ｅ２を小さくするためには、基準時間Ｔｏを長くする必要がある。ここで、量子化誤差ｅ２は、予定される計測時間Ｔｓと設計上のゲートディレイの時間分解能Ｔｒ２と基準時間Ｔｏとに基づいて以下の式（３）により演算される。
ｅ２＝（Ｔｓ×Ｔｒ２）／Ｔｏ                                    ・・・（３）
【００３８】
そこで、図６に示すように、比率演算時の時間分解能Ｔｒ１に応じて、上記演算誤差ｅ１および量子化誤差ｅ２を総計した計測誤差ｅが小さくなるように、基準時間Ｔｏを求める。この基準時間Ｔｏを用いて第２のパルス位相差符号化回路７３によりデジタル値Ｄ２を出力することで、計測誤差ｅを小さくすることができる。さらに、デジタル値Ｄ１，Ｄ２の比率の演算時の誤差を小さくするため、この比率演算時の時間分解能Ｔｒ１を、デジタル値Ｄ２および基準時間Ｔｏから導き出される遅延素子の時間分解能よりも細かく設定する。これにより、計測誤差ｅを小さくするための基準時間Ｔｏと時間分解能Ｔｒ１とが設定されることとなり、計測時間の計測精度の低下を抑制することができる。
【００３９】
以下、制御回路７０の時間計測回路７１における時間計測処理について図７のフローチャートを用いて詳細に説明する。
まず、図７のステップＳ１０１にて基準時間設定処理がなされ、上記式（２），（３）等に基づいて計測誤差ｅを小さくするような基準時間Ｔｏが設定される。次に、ステップＳ１０３にて第１のパルス位相差取得処理がなされ、第１のパルス位相差符号化回路７２により、レーザ光線の照射タイミングに応じた第１のパルスＰ１ａの入力からレーザ光線の検出タイミングに応じた第２のパルスＰ１ｂの入力までの時間に相当するデジタル値Ｄ１が演算されて取得される。続いて、ステップＳ１０５にて第２のパルス位相差取得処理がなされ、第２のパルス位相差符号化回路７３により、第１のパルスＰ２ａの入力からステップＳ１０１にて設定された基準時間Ｔｏ後に入力される第２のパルスＰ２ｂの入力までの時間に相当するデジタル値Ｄ２が演算されて取得される。
【００４０】
次に、ステップＳ１０７において比率演算時の時間分解能Ｔｒ１の設定処理がなされる。この処理では、比率演算時の時間分解能Ｔｒ１が、デジタル値Ｄ２および基準時間Ｔｏから導き出される遅延素子の時間分解能よりも細かくなるように設定される。具体的には、比率演算時の時間分解能Ｔｒ１が、ステップＳ１０１にて設定された基準時間Ｔｏに基づいて上記式（２）により演算される比率演算時の演算誤差ｅ１に等しくなるように設定される。
【００４１】
続いて、ステップＳ１０９において補正係数演算処理がなされる。この処理では、デジタル値Ｄ１を補正するための補正係数Ｋが、基準時間Ｔｏと比率演算時の時間分解能Ｔｒ１とデジタル値Ｄ２とに基づいて以下の式（４）により演算される。
Ｋ＝Ｔｏ／（Ｔｒ１×Ｄ２）                                      ・・・（４）
この式（４）において、ステップＳ１０７にて設定された時間分解能Ｔｒ１を用いることで、補正係数Ｋの演算時の演算誤差、すなわち、比率演算時の演算誤差を小さくすることができる。
【００４２】
そして、ステップＳ１１１において計測時間演算処理がなされる。この処理では、計測時間Ｔが、デジタル値Ｄ１と補正係数Ｋと比率演算時の時間分解能Ｔｒ１とに基づいて以下の式（５）により演算される。
Ｔ＝Ｄ１×Ｋ×Ｔｒ１                                            ・・・（５）
ここで、式（５）に式（４）を代入することにより、上記式（１）が得られることがわかる。すなわち、本時間計測処理により、外乱の影響が抑制されるとともに、計測時間の計測精度の低下が抑制される。
【００４３】
ここで、上述した時間計測処理について具体的な数値を用いて説明する。
まず、ステップＳ１０１の設定処理では、例えば、予定される計測時間Ｔｓが２００ｎｓであり、ゲートディレイの時間分解能Ｔｒ２が１００ｐｓであり、時間計測データのデータ幅が１６ビットであるとすると、上記式（２），（３）等により、基準時間Ｔｏが１２００ｎｓに設定される。次に、ステップＳ１０３の第１のパルス位相差取得処理により、例えば、デジタル値Ｄ１が１５３８として取得されるとともに、ステップＳ１０５の第２のパルス位相差取得処理により、例えば、デジタル値Ｄ２が９２３０として取得される。続いて、ステップＳ１０７の設定処理では、比率演算時の時間分解能Ｔｒ１が、上記式（２）により演算される比率演算時の演算誤差ｅ１に等しくなるように、例えば、２０ｐｓに設定される。次に、ステップＳ１０９の補正係数演算処理にて、上記式（４）により、補正係数Ｋが６．５として演算される。そして、ステップＳ１１１の計測時間演算処理にて、上記式（５）により、計測時間Ｔが１９９．９４ｎｓとして演算されることとなる。
【００４４】
ここで、従来では、デジタル値Ｄ１が１５３８として取得され、設計上のゲートディレイの時間分解能Ｔｒ２が１００ｐｓであり実際のゲートディレイの時間分解能が１３０ｐｓであるとすると、１３０ｐｓ単位で取得されたデータを１００ｐｓ単位で表すように変換して１５３８×１３０／１００から１９９９が得られ、この値を時間で表すことで、計測時間Ｔ’は、１９９９×１００ｐｓから、１９９．９ｎｓとして演算されることとなる。これにより、予定される計測時間Ｔｓが２００ｎｓであることから、本実施形態に係る時間計測処理により演算される計測時間の方が従来での時間計測処理よりも演算誤差が０．０４ｎｓ（＝１９９．９４−１９９．９）だけ小さくなることがわかる。
【００４５】
以上説明したように、本実施形態に係る制御回路７０の時間計測回路７１では、計測時間Ｔを、デジタル値Ｄ１およびデジタル値Ｄ２の比率と基準時間Ｔｏとに基づいて求めることにより、外乱に起因するゲートディレイ（遅延素子）による遅延時間の変動が発生する場合でも、両デジタル値Ｄ１，Ｄ２が同じように変化するので、計測時間Ｔの計測精度の低下を抑制することができる。また、基準時間Ｔｏが、比率演算時の時間分解能Ｔｒ１に応じて、上記比率演算時の演算誤差ｅ１および量子化誤差ｅ２を総計した計測誤差ｅが小さくなるように設定されるので、計測時間Ｔの計測精度の低下を確実に抑制することができる。
【００４６】
さらに、本実施形態に係る制御回路７０の時間計測回路７１では、比率演算時の時間分解能Ｔｒ１が、上記式（２）により演算される比率演算時の演算誤差ｅ１に等しくなるように設定されて遅延素子の時間分解能よりも細かく設定されるため、上記比率演算時の演算誤差が確実に小さくなるので、計測時間Ｔの計測精度の低下を確実に抑制することができる。
【００４７】
また、本実施形態に係るレーザレーダ装置１は、制御回路７０の時間計測回路７１を備えており、検出物体の位置を検出するための時間差を、レーザ光の照射タイミングに応じて第１のパルス信号を第１のパルスＰ１ａとして時間計測回路７１に入力するとともにレーザ光の検出タイミングに応じて第２のパルス信号を第２のパルスＰ１ｂとして時間計測回路７１に入力することで、演算される計測時間Ｔに基づいて検出物体までの距離等を計測する。これにより、計測時間Ｔの計測精度の低下を抑制し得る等の各発明による作用・効果を享受したレーザレーダ装置を実現することができる。
【００４８】
なお、本発明は上記実施形態に限定されるものではなく、以下のように具体化してもよい。
（１）比率演算時の時間分解能Ｔｒ１は、上記式（２）により演算される比率演算時の演算誤差ｅ１に等しくなるように設定されることに限らず、デジタル値Ｄ２および基準時間Ｔｏから導き出される遅延素子の時間分解能よりも細かく設定されればよい。このようにしても、上記比率演算時の演算誤差ｅ１が小さくなるので、計測時間Ｔの計測精度の低下を抑制することができる。
【００４９】
（２）上記時間計測処理では、ステップＳ１０１の設定にて基準時間Ｔｏを設定しステップＳ１０７における比率演算時の時間分解能Ｔｒ１の設定処理を省略してもよい。この場合には、基準時間Ｔｏにより上記計測誤差ｅが小さくなるように設定されるので、ステップＳ１０７における比率演算時の時間分解能Ｔｒ１を適切に設定する場合よりも効果は限定されるものの、従来技術での時間計測処理よりも計測時間Ｔの計測精度の低下を抑制することができる。
【符号の説明】
【００５０】
１…レーザレーダ装置（センサ装置）
１０…レーザダイオード
２０…フォトダイオード
７０…制御回路（時間計測装置）
７１…時間計測回路（時間計測装置）
７２…第１のパルス位相差符号化回路（第１のパルス位相差符号化手段）
７３…第２のパルス位相差符号化回路（第２のパルス位相差符号化手段）
７４…演算回路（演算手段）
Ｄ１…デジタル値（第１のパルス位相差）
Ｄ２…デジタル値（第２のパルス位相差）
Ｋ…補正係数
Ｐ１ａ…第１のパルス（第１のパルス信号）
Ｐ１ｂ…第２のパルス（第２のパルス信号）
Ｔ…計測時間（任意の時間）
Ｔｏ…基準時間
Ｔｒ１…比率演算時の時間分解能
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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