(57)【要約】【課題】不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、シリコン基板３に周辺回路の高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９を形成する工程と、ゲート絶縁膜２９上にゲート電極ＨＶＧを形成する工程と、ゲート電極ＨＶＧの両側部のシリコン基板３上に位置するゲート絶縁膜２９を剥離する工程と、不純物拡散領域３０を形成する工程と、ゲート電極ＨＶＧ及び不純物拡散領域３０の表面に亘りシリコン酸化膜を堆積する工程と、シリコン酸化膜をエッチングしてゲート電極ＨＶＧの側壁部に形成されるとともに、シリコン基板３表面に延長するようにスペーサ２２を形成する工程と、スペーサ２２の表面にシリコン窒化膜２３を形成する工程とを備える。【選択図】図６
2011060989.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にメモリセルトランジスタ用の第１のゲート絶縁膜、及び周辺回路の高耐圧トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にメモリセルトランジスタ用の複数の第１のゲート電極を、前記第２のゲート絶縁膜上に高耐圧トランジスタ用の第２のゲート電極を形成する工程と、
前記第２のゲート電極の両側部の前記半導体基板上に位置する前記第２のゲート絶縁膜を剥離する工程と、
前記第１及び第２のゲート電極の両側部に位置する前記半導体基板の表面に不純物拡散領域を形成する工程と、
前記複数の第１のゲート電極間を埋め込むと共に前記第２のゲート電極及び前記不純物拡散領域の表面に亘り第１のシリコン酸化膜を堆積する工程と、
前記第１のシリコン酸化膜をエッチングして前記第２のゲート電極の側壁部に形成されるとともに、前記不純物拡散領域が設けられた前記半導体基板表面に延長するようにスペーサを形成する工程と、
前記スペーサの表面にシリコン窒化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２のゲート絶縁膜を形成する工程は、前記第２のゲート絶縁膜の膜厚を前記第１のゲート絶縁膜の膜厚よりも厚く形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のシリコン酸化膜をエッチングする工程は、前記半導体基板表面に延長して形成された前記第１のシリコン酸化膜の途中で止まるようにエッチングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板にメモリセルトランジスタ用の第１のゲート絶縁膜、及び周辺回路の高耐圧トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上にメモリセルトランジスタ用の複数の第１のゲート電極を、前記第２のゲート絶縁膜上に高耐圧トランジスタ用の第２のゲート電極を形成する工程と、
前記複数の第１のゲート電極間を埋め込むと共に前記第２のゲート電極の両側部に位置する前記第２のゲート絶縁膜の表面に亘り第１のシリコン酸化膜を堆積する工程と、
前記第１のシリコン酸化膜をエッチングして前記第２のゲート電極の側壁部にスペーサを形成する工程と、
前記スペーサ及び前記第２のゲート電極の両側部に位置する前記第２のゲート絶縁膜の表面にシリコン窒化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記複数の第１のゲート電極及び前記第２のゲート電極を形成する工程の後に、前記第２のゲート電極の両側部の前記半導体基板上に位置する前記第２のゲート絶縁膜上部を除去する工程を備えることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２のゲート絶縁膜と前記第１のシリコン酸化膜とを、異なる組成の膜により形成することを特徴とする請求項４又は５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの製造方法に関する。
【背景技術】
【０００２】
電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン領域を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいて、選択ゲートトランジスタの側壁に絶縁膜により構成されるスペーサが設けられるとともに、選択ゲートトランジスタに隣接してビット線コンタクトが設けられる。このビット線コンタクトのコンタクトホール形成用のバリア膜、又はライナー膜として、スペーサ上にシリコン窒化膜が形成される。
【０００４】
また、ＮＡＮＤ型フラッシュメモリは、データの書き込み及び消去時にメモリセルトランジスタに高電圧を印加する必要があるため、周辺回路領域に高耐圧トランジスタが形成されている。この高耐圧トランジスタのゲート絶縁膜は、メモリセルトランジスタや選択ゲートトランジスタのゲート絶縁膜より膜厚が厚く形成される。
【０００５】
上述したトランジスタ側壁のスペーサの形成、及びバリア膜としてのシリコン窒化膜の形成を行う場合、ゲート電極形成時のエッチングによりゲート酸化膜が除去され、シリコン窒化膜がシリコン基板表面に直接形成されることがある。もし周辺回路領域の高耐圧トランジスタのシリコン基板表面にシリコン窒化膜が直接形成されると、ゲート酸化膜のトラップの元となる等、高耐圧トランジスタの信頼性を悪化させる要因となる。これを回避するために、シリコン窒化膜とシリコン基板とが直接接しないように、シリコン窒化膜とシリコン基板との間に別のシリコン酸化膜を導入する構成が知られている（例えば、特許文献１及び特許文献２参照）。
【０００６】
しかし、これらの公知の方法を用いて高耐圧トランジスタを形成する場合、ソース／ドレイン領域上でゲート電極に近い部分のシリコン基板には２箇所の段差が生じてしまう（例えば、特許文献３参照）。この段差は、ゲート電極形成時のエッチングと、基板表面に延長した不要な側壁スペーサ絶縁膜を除去する際のエッチングとの２回のエッチングに起因するものである。一般に、ゲート電極形成時のエッチング法はＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて膜厚の厚いゲート絶縁膜を除去するため、オーバーエッチングが生じる虞がある。これにより、高耐圧トランジスタの基本特性及び信頼性が悪化するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−９８５６７号公報
【特許文献２】特開２００６−４１０２３号公報
【特許文献３】特開２００６−３２４５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置の製造方法は、半導体基板にメモリセルトランジスタ用の第１のゲート絶縁膜、及び周辺回路の高耐圧トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にメモリセルトランジスタ用の複数の第１のゲート電極を、前記第２のゲート絶縁膜上に高耐圧トランジスタ用の第２のゲート電極を形成する工程と、前記第２のゲート電極の両側部の前記半導体基板上に位置する前記第２のゲート絶縁膜を剥離する工程と、前記第１及び第２のゲート電極の両側部に位置する前記半導体基板の表面に不純物拡散領域を形成する工程と、前記複数の第１のゲート電極間を埋め込むと共に前記第２のゲート電極及び前記不純物拡散領域の表面に亘り第１のシリコン酸化膜を堆積する工程と、前記第１のシリコン酸化膜をエッチングして前記第２のゲート電極の側壁部に形成されるとともに、前記不純物拡散領域が設けられた前記半導体基板表面に延長するようにスペーサを形成する工程と、前記スペーサの表面にシリコン窒化膜を形成する工程とを備えたことを特徴とする。
【００１０】
本発明の別態様に係る半導体装置の製造方法は、半導体基板にメモリセルトランジスタ用の第１のゲート絶縁膜、及び周辺回路の高耐圧トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にメモリセルトランジスタ用の複数の第１のゲート電極を、前記第２のゲート絶縁膜上に高耐圧トランジスタ用の第２のゲート電極を形成する工程と、前記複数の第１のゲート電極間を埋め込むと共に前記第２のゲート電極の両側部に位置する前記第２のゲート絶縁膜の表面に亘り第１のシリコン酸化膜を堆積する工程と、前記第１のシリコン酸化膜をエッチングして前記第２のゲート電極の側壁部にスペーサを形成する工程と、前記スペーサ及び前記第２のゲート電極の両側部に位置する前記第２のゲート絶縁膜の表面にシリコン窒化膜を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部のレイアウト図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部のレイアウト図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図８Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】第２の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図１４】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図１５Ａ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５Ｂ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５Ｃ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６Ａ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６Ｂ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６Ｃ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７Ａ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７Ｂ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７Ｃ】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。実施の形態において、半導体装置の製造方法は、不揮発性半導体記憶装置、すなわちＮＡＮＤ型フラッシュメモリの製造方法として説明するが、不揮発性半導体記憶装置の製造方法に限られるものではない。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の半導体装置とは異なるものである。
【００１４】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図７を参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１５】
図１は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）とからなる。ＮＡＮＤセルユニット１内において、複数個のメモリセルトランジスタＭｎは隣接するもの同士でソース／ドレイン領域を共有して形成されている。メモリセルアレイは、ＮＡＮＤセルユニット１が行列状に設けられることにより構成されている。
【００１６】
図１中Ｘ方向（データ選択線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＭｎの制御ゲート電極は、それぞれデータ選択線（ワード線）ＷＬｎにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１で共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図１中Ｘ方向に直交するＹ方向（データ転送線方向、ゲート長方向に相当）に伸びるデータ転送線（ビット線）ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図１中Ｘ方向に伸びるソース線ＳＬに接続されている。
【００１７】
メモリセルトランジスタＭｎは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、電荷蓄積層としての浮遊ゲート電極と制御ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線を共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１８】
図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部のレイアウト図である。図３及び図４は、それぞれＮＡＮＤ型フラッシュメモリの周辺回路領域に形成される高耐圧トランジスタ及び低耐圧トランジスタのレイアウト図である。
【００１９】
図２に示すように、半導体基板としてのシリコン基板３に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域４が図２中Ｙ方向に沿って所定間隔で複数本形成される。これにより素子領域５が図２中Ｘ方向に分離されて形成される。素子領域５と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタＭｎのワード線ＷＬｎが形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルトランジスタＭｎのゲート電極ＭＧｎとなる。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２中Ｙ方向に伸びる図示しないビット線ＢＬに接続される。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極ＳＧ２となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２中Ｘ方向に伸びる図示しないソース線ＳＬに接続される。
【００２０】
図３及び図４に示すように、周辺回路領域に形成される高耐圧トランジスタＨＶＴｒ及び低耐圧トランジスタＬＶＴｒは、シリコン基板３に矩形上に残された素子領域６、７上に設けられている。この素子領域６、７を囲むように素子分離領域４が形成されている。各素子領域６、７には、これを横切るようにゲート電極ＨＶＧ、ＬＶＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域８が設けられている。ソース／ドレイン領域８及びゲート電極ＨＶＧ、ＬＶＧにはそれぞれコンタクトプラグ９、１０、１１が形成されている。
【００２１】
図５乃至図７は、それぞれ図２乃至図４に示されるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図である。図５は、ＮＡＮＤ型フラッシュメモリの選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１部分を中心としたメモリセルアレイの一部の断面図である。図６及び図７は、ＮＡＮＤ型フラッシュメモリの周辺回路領域に形成される高耐圧トランジスタＨＶＴｒ及び低耐圧トランジスタＬＶＴｒの断面図である。
【００２２】
図５に示すように、シリコン基板３上に、ゲート絶縁膜として膜厚４ｎｍ乃至１６ｎｍのトンネル絶縁膜１２が形成される。このトンネル絶縁膜１２を介して、メモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）のゲート電極ＭＧｎ（ｎは０乃至１５の整数、以下同様）及び選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１が形成されている。これらゲート電極ＭＧｎ、ＳＧ１は、浮遊ゲート電極用の多結晶シリコン膜１３、電極間絶縁膜１４、制御ゲート電極用の多結晶シリコン膜１５、及び金属シリサイド膜１６が順次積層された構成となっている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。更に、メモリセルトランジスタＭｎのカップリング比を高めるために、高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含めることも可能である。金属シリサイド膜１６には、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等とシリコン（Ｓｉ）とが結合した金属シリサイド膜が用いられる。
【００２３】
選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１の電極間絶縁膜１４には、多結晶シリコン膜１３と多結晶シリコン膜１５を導通させるための開口１７が形成され、この開口１７内に多結晶シリコン膜１５が埋め込まれている。ゲート電極ＭＧｍ−ＭＧｍ＋１（ｍは０乃至１４の整数、以下同様）間、ゲート電極ＭＧ１５−ＳＧ１間のシリコン基板３の表層（表面）には、ソース／ドレイン領域となる不純物拡散領域１８が形成されている。不純物拡散領域１８は、隣接するメモリセルトランジスタＭｎ同士でソース／ドレイン領域が共有されるように形成される。ゲート電極ＳＧ１−ＳＧ１間のシリコン基板３の表層には、高濃度の不純物拡散領域１９が形成されている。なお、ゲート電極ＳＧ１−ＳＧ１間のソース／ドレイン領域は、高濃度不純物拡散領域１９だけではなく、低濃度で浅い不純物拡散領域も含んだＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としてもよい。
【００２４】
ゲート電極ＭＧｎ及びゲート電極ＳＧ１の側壁には、例えば、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｅｒ）法によりシリコン酸化膜２０が形成されている。ゲート電極ＭＧ１５とゲート電極ＳＧ１のシリコン酸化膜２０の間、及びゲート電極ＭＧｍとＭＧｍ＋１のシリコン酸化膜２０の間には、例えば、ＬＰ−ＣＶＤ法により第１の絶縁膜としてのシリコン酸化膜２１が形成されている。また、一対のゲート電極ＳＧ１が対向している側の側壁には、シリコン酸化膜２０の表面にシリコン酸化膜を加工したスペーサ２２が形成されている。これらシリコン酸化膜２１及びスペーサ２２は、シリコン基板３上に直接、又はトンネル絶縁膜１２を介して形成されている。一対のゲート電極ＳＧ１−ＳＧ１間のシリコン基板３表面には、シリコン酸化膜であるスペーサ２２が５ｎｍ乃至３０ｎｍの膜厚で延長して形成されている。言い換えれば、スペーサ２２は、一対のゲート電極ＳＧ１−ＳＧ１間からシリコン基板３表面に連続して形成されている。このスペーサ２２の表面に、第１のバリア絶縁膜としてのシリコン窒化膜２３が５ｎｍ乃至３０ｎｍの膜厚で形成されている。この時、上述の延長したスペーサ２２はシリコン窒化膜２３の下地となっており、シリコン窒化膜２３がシリコン基板３の表面と直接接触するのを防止している。更に、ゲート電極ＳＧ１−ＳＧ１間のシリコン窒化膜２３の上には、ゲート電極ＳＧ１−ＳＧ１間を埋め込むように第３の絶縁膜としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜やシリコン酸化膜などの絶縁膜２４が形成されている。
【００２５】
ゲート電極ＭＧｎ、ＳＧ１の上面、ゲート電極ＭＧｍ−ＭＧｍ＋１間及びゲート電極ＭＧ１５−ＳＧ１間のシリコン酸化膜２１の上面、並びにスペーサ２２及び絶縁膜２４の上面には、これらを覆うように第２のバリア絶縁膜としてのシリコン窒化膜２５が形成されている。シリコン窒化膜２５は、その上面が金属シリサイド膜１６の上面の高さより高い位置になるよう形成されている。シリコン窒化膜２５の上には、第４の絶縁膜としてＴＥＯＳ膜２６が形成され、平坦化されている。
【００２６】
ゲート電極ＳＧ１−ＳＧ１間のスペーサ２２が延長した領域には、図示のようにＴＥＯＳ膜２６の上面からシリコン基板３の表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、ＴＥＯＳ膜２６、シリコン窒化膜２５、絶縁膜２４、シリコン窒化膜２３、スペーサ２２を貫通し、シリコン基板３の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、シリコン基板３に電気的に接続されている。このコンタクトプラグ２８は、図２に示すビット線コンタクトＢＬＣを構成する。
【００２７】
図６に示すように、シリコン基板３上に、ゲート絶縁膜としてトンネル絶縁膜１２の膜厚より厚い膜厚、例えば２０ｎｍ乃至５０ｎｍのゲート絶縁膜２９が形成される。このゲート絶縁膜２９を介して、高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧが形成されている。ゲート電極ＨＶＧは、多結晶シリコン膜１３、電極間絶縁膜１４、多結晶シリコン膜１５、及び金属シリサイド膜１６が順次積層された構成となっている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。金属シリサイド膜１６には、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等とシリコン（Ｓｉ）とが結合した金属シリサイド膜が用いられる。
【００２８】
高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧの電極間絶縁膜１４には、多結晶シリコン膜１３と多結晶シリコン膜１５を導通させるための開口１７が形成され、この開口１７内に多結晶シリコン膜１５が埋め込まれている。ゲート電極ＨＶＧの両側のシリコン基板３の表層（表面）には、前述のソース／ドレイン領域８となる不純物拡散領域３０が形成されている。なお、不純物拡散領域３０はＬＤＤ構造を有していても良い。
【００２９】
ゲート電極ＨＶＧの側壁には、例えば、ＲＴＰ法によりシリコン酸化膜２０が形成されている。その外側には、シリコン酸化膜を加工したスペーサ２２が形成されている。スペーサ２２は、不純物拡散領域３０上にも延長して形成されている。言い換えれば、スペーサ２２は、ゲート電極ＨＶＧの側面から不純物拡散領域３０上に連続して形成されている。このスペーサ２２は、シリコン基板３に接するように、シリコン基板３上に直接形成されており、スペーサ２２の下面の高さは一定である。シリコン基板３上のスペーサ２２の膜厚Ｔ２は、ゲート電極ＨＶＧの側壁部に形成されたスペーサ２２の膜厚Ｔ１よりも薄くなるように形成され、その膜厚Ｔ２は５ｎｍ乃至３０ｎｍの範囲である。ここで、スペーサ２２の膜厚Ｔ１は、シリコン基板３の主平面に水平方向において、ゲート電極ＨＶＧの側壁部に形成されたスペーサ２２の最も厚い部分の膜厚を意味する。このスペーサ２２の表面に、第１のバリア絶縁膜としてのシリコン窒化膜２３が５ｎｍ乃至３０ｎｍの範囲の膜厚で形成されている。前述したように、延長したスペーサ２２は、シリコン窒化膜２３がシリコン基板３の表面と直接接触するのを防止している。更に、シリコン窒化膜２３の上には、ゲート電極ＨＶＧを埋め込むようにＢＰＳＧ膜やシリコン酸化膜などの絶縁膜２４が形成されている。
【００３０】
ゲート電極ＨＶＧの上面、並びにスペーサ２２及び絶縁膜２４の上面には、これらを覆うように第２のバリア絶縁膜としてのシリコン窒化膜２５が形成されている。シリコン窒化膜２５の上にはＴＥＯＳ膜２６が形成され、平坦化されている。不純物拡散領域３０上のスペーサ２２が延長した領域には、図示のようにＴＥＯＳ膜２６の上面からシリコン基板３の表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、ＴＥＯＳ膜２６、シリコン窒化膜２５、絶縁膜２４、シリコン窒化膜２３、スペーサ２２を貫通し、シリコン基板３の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、シリコン基板３に電気的に接続されている。このコンタクトプラグ２８は、図３に示すコンタクトプラグ９を構成する。
【００３１】
ここで、図６に示すように、高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧの形成された部分と、不純物拡散領域３０の表面部分とでは、シリコン基板３の表面の高さが異なる。すなわち、ゲート電極ＨＶＧのゲート絶縁膜２９が形成されたシリコン基板３の表面の高さに対して、スペーサ２２の下面が接触しているシリコン基板３の表面の高さは少し下がっている。この段差は、後述する製造工程の説明で示すように、エッチング処理工程で発生するいわゆるシリコンガウジングと呼ばれるものである。したがって、スペーサ２２の下面は、ゲート絶縁膜２９が形成されたシリコン基板３の表面より低く位置するよう形成されている。言い換えれば、ゲート絶縁膜２９とシリコン基板３との界面よりも、スペーサ２２とシリコン基板３との界面の方が低い位置にある。
【００３２】
図７に示すように、シリコン基板３上に、ゲート絶縁膜としてメモリセルトランジスタＭＧｎのトンネル絶縁膜１２と同じかそれに近い膜厚の低耐圧トランジスタＬＶＴｒ用の薄いゲート絶縁膜３１が形成される。ゲート電極ＬＶＧの両側のシリコン基板３の表層（表面）には、前述のソース／ドレイン領域８となる不純物拡散領域３２が形成されている。なお、不純物拡散領域３２はＬＤＤ構造を有していても良い。低耐圧トランジスタＬＶＴｒのゲート電極ＬＶＧの側壁にシリコン酸化膜２０を介して形成されたスペーサ２２は、ゲート絶縁膜３１を介して不純物拡散領域３２上にも延長して形成されている。言い換えれば、スペーサ２２は、ゲート電極ＬＶＧの側面から不純物拡散領域３２上に連続して形成されている。また、コンタクトプラグ２８は、図４に示すコンタクトプラグ９を構成する。
【００３３】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図８Ａ〜図８Ｃ乃至図１２Ａ〜図１２Ｃを参照して説明する。以後の図において、図８Ａ〜図１２Ａは、メモリセル領域に形成されるメモリセルアレイの、図８Ｂ〜図１２Ｂは、周辺回路領域に形成される高耐圧トランジスタＨＶＴｒの、図８Ｃ〜図１２Ｃは、周辺回路領域に形成される低耐圧トランジスタＬＶＴｒの製造工程の断面図である。
【００３４】
図８Ａ〜図８Ｃに示すように、ゲート電極ＭＧｎ、ＳＧ１、ＨＶＧ及びＬＶＧの積層構造を形成する。まず、シリコン基板３に、ウェル、及びチャネル領域形成のイオン注入を行った後、高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９を膜厚２０ｎｍ乃至５０ｎｍの範囲で形成する。次に、メモリセル領域及び低耐圧トランジスタＬＶＴｒの形成領域のみで選択的にゲート絶縁膜２９を除去する。この後、メモリセル領域及び低耐圧トランジスタＬＶＴｒの形成領域に、トンネル絶縁膜１２及び低耐圧トランジスタＬＶＴｒ用のゲート絶縁膜３１を膜厚４ｎｍ乃至１５ｎｍの範囲で形成する。これにより、高耐圧トランジスタＨＶＴｒの形成領域と、メモリセル領域及び低耐圧トランジスタＬＶＴｒの形成領域とでゲート絶縁膜を作り分ける。
【００３５】
次に、浮遊ゲート電極として多結晶シリコン膜１３を膜厚３０ｎｍ乃至２００ｎｍの範囲で堆積する。その後、シリコン窒化膜をマスク材に使用し、周知のリソグラフィ法およびＲＩＥ法を用いて素子分離領域としての溝を形成し、その溝内にシリコン酸化膜を充填して素子分離領域４を形成する。次に、メモリセルトランジスタＭｎのカップリング比を調整するため、メモリセル領域の素子分離領域４内のシリコン酸化膜をエッチバックした後、電極間絶縁膜１４としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）を成膜する。ＯＮＯ膜の代わりに、ＯＮＯ膜の両側に更にシリコン窒化膜を追加したＮＯＮＯＮ膜や、高誘電率材料である酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含んだ絶縁膜とすることもできる。
【００３６】
次に、制御ゲート電極として多結晶シリコン膜１５を膜厚５０ｎｍ乃至３００ｎｍで成膜した後、ゲート電極加工時に使用するマスク材としてシリコン窒化膜３３を成膜する。ここで、周辺回路領域のトランジスタＨＶＴｒ、ＬＶＴｒ及び選択ゲートトランジスタＳＴ１、ＳＴ２は、制御ゲート電極と浮遊ゲート電極の各多結晶シリコン膜１３、１５を電気的に接触させる必要がある。そのため、図８Ａ〜図８Ｃに示すように、多結晶シリコン膜１５の成膜の前に予め電極間絶縁膜１４に開口１７を形成しておく。
【００３７】
次に、図９Ａ〜図９Ｃに示すように、フォトリソグラフィ法及びＲＩＥ法を用いてゲート電極ＭＧｎ、ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧのパターニングを行う。まずシリコン窒化膜３３、多結晶シリコン膜１５を順にエッチングする。次に、電極間絶縁膜１４をエッチングする際オーバーエッチングを行い、素子分離領域４の上面を低下させる。すなわち、周辺回路領域にて多結晶シリコン膜１３の上面まで突出している素子分離領域４の上面をトンネル絶縁膜１２、ゲート絶縁膜２９近傍まで低下させる。
【００３８】
次に、浮遊ゲート電極となる多結晶シリコン膜１３を選択的にエッチングする。この時、素子分離領域４がシリコン基板３より突き出した状態で多結晶シリコン膜１３の加工を行うと、素子分離領域４のエッジ部にて多結晶シリコン膜１３のエッチング残りが発生しやすく、ショート原因となる。そのため、事前に素子分離領域４の上面を低下させている。その結果、トンネル絶縁膜１２上にメモリセルトランジスタＭｎの複数のゲート電極ＭＧｎを、ゲート絶縁膜２９上に高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧを、ゲート絶縁膜３１上に低耐圧トランジスタＬＶＴｒのゲート電極ＬＶＧを形成する。
【００３９】
次に、図１０Ａ〜図１０Ｃに示すように、ゲート電極ＨＶＧをマスクとして、高耐圧トランジスタＨＶＴｒのシリコン基板３上、つまり後にソース／ドレイン領域８となる領域に存在するゲート絶縁膜２９をエッチングして除去する。なお、エッチングの際はプロセスばらつきを加味し、確実にゲート絶縁膜２９を剥離するためにエッチング時間を想定よりも５％から３０％長く処理する。シリコン基板３へは選択比を有するようにＲＩＥエッチングを行っているものの、オーバーエッチング処理によりシリコン基板３にも多少の削れが発生する。そのため、図１０Ｂに示すようにシリコンガウジングＰが発生する。ここで、イオン注入によりメモリセルトランジスタＭｎの不純物拡散領域１８を形成する。
【００４０】
次に、図１１Ａ〜図１１Ｃに示すように、ＲＴＰ法等を用いてゲート電極ＭＧｎ、ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧの側壁にシリコン酸化膜２０を形成する。その後、ゲート電極ＭＧｍ−ＭＧｍ＋１間のそれぞれを埋め込み及び、ゲート電極ＳＧ１、ＳＧ２の側壁、周辺回路領域の各トランジスタのゲート電極ＨＶＧ、ＬＶＧの側壁へのスペーサ形成のため、シリコン酸化膜２１を膜厚１０ｎｍ乃至１００ｎｍで形成する。このシリコン酸化膜２１の膜厚は、ゲート電極ＭＧｍ−ＭＧｍ＋１間のそれぞれを埋め込むことができるが、ゲート電極ＳＧ１、ＳＧ２間、ゲート電極ＨＶＧ間及びゲート電極ＬＶＧ間を埋め込まない膜厚とする。
【００４１】
そして、シリコン酸化膜２１のエッチバック処理を行い、ゲート電極ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧの側壁にスペーサ２２を、ゲート電極ＭＧｍ−ＭＧｍ＋１間にシリコン酸化膜２１を形成する。なお、高耐圧トランジスタＨＶＴｒ及び低耐圧トランジスタＬＶＴｒのシリコン基板３上にもスペーサ２２が延長するようにスペーサを形成する。エッチバック処理の時、シリコン基板３上のスペーサ２２を完全に除去するのに必要な処理時間よりも少ない時間にすることにより、この形状は実現できる。この場合、エッチングがスペーサ２２の途中で止まるため、シリコン基板３まで削られないことから、本工程ではシリコンガウジングは発生しない。また、このときゲート電極ＨＶＧの側壁部に形成されたスペーサ２２の膜厚が、シリコン基板３上のスペーサ２２の膜厚よりも厚くなるように形成する（Ｔ１＞Ｔ２、図６参照）。
【００４２】
次に、図１２Ａ〜図１２Ｃに示すように、各トランジスタの不純物拡散領域を形成する。ＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、リン（Ｐ）のいずれかもしくは両方を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）のいずれかもしくは両方をイオン注入して不純物拡散領域１９、３０、３２を形成する。この時シリコン基板３上にはスペーサ２２が存在するため、そのスペーサ２２を通過してシリコン基板３の最上面付近に分布するよう、イオン注入の加速エネルギーを調節する必要がある。
【００４３】
この後、シリコン窒化膜２３を膜厚５ｎｍ乃至３０ｎｍの膜厚で堆積する。このシリコン窒化膜２３は、ゲート電極間埋め込みに使用するＢＰＳＧ膜またはシリコン酸化膜である絶縁膜２４からの不純物拡散防止及び熱工程追加時の酸化剤拡散防止のために設けられる。また、スペーサ２２は、シリコン窒化膜２３が直接シリコン基板３に接触するのを防止するため設けられる。これにより、特に高耐圧トランジスタＨＶＴｒの信頼性向上を図ることが出来る。
【００４４】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。すなわち、ゲート電極ＳＧ１−ＳＧ１間、及びゲート電極ＨＶＧ、ＬＶＧの周囲を絶縁膜２４で埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する。ゲート電極ＭＧｎ、ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧ上のシリコン窒化膜３３を除去して金属シリサイド膜１６を形成する。更に、金属シリサイド膜１６からの汚染防止のバリア絶縁膜としてシリコン窒化膜２５を堆積させる。その後、ＴＥＯＳ膜２６を堆積し、コンタクトホール２７の形成、コンタクトプラグ電極２８の埋め込みを行い、図５乃至図７に示すような本実施の形態におけるＮＡＮＤ型フラッシュメモリを形成する。以後は図示しない上層の多層配線プロセスが続く。
【００４５】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの高耐圧トランジスタＨＶＴｒは、シリコンガウジングが１つしかないという点で、シリコンガウジングが２つある特許文献３記載の半導体記憶装置と異なる。
【００４６】
シリコンガウジングは、高耐圧トランジスタＨＶＴｒのゲート絶縁膜２９を除去する際のＲＩＥ法によるオーバーエッチングで発生する。ＲＩＥ法はプラズマを使用してエッチングを行うことから、ＲＩＥ法でシリコン基板３をエッチングすると、エッチングされたシリコン基板３表面はプラズマによるダメージを受ける。不純物拡散領域３０表面にプラズマによるダメージを受けることにより、高耐圧トランジスタＨＶＴｒの電気特性に影響が出て、信頼性の悪化につながる。また、不純物拡散領域３０は、シリコン基板３表面付近で不純物濃度のピークを持つように形成されるため、ＲＩＥ法のオーバーエッチングが発生すると不純物拡散領域３０の高濃度部分がエッチングされてしまう。その結果、不純物拡散領域３０のプロファイルが想定したものと異なり、高耐圧トランジスタＨＶＴｒの電気特性に影響が出る問題がある。
【００４７】
本実施の形態の製造方法では、スペーサ２２の形成工程ではシリコンガウジングは発生しない。本実施の形態の半導体装置の製造方法を用いることにより、悪影響をもたらすシリコンガウジングを２箇所から１箇所に減らすことが出来る。シリコンガウジングの数を減らすことにより、高耐圧トランジスタＨＶＴｒの基本的な電気特性及び信頼性を向上させることが出来る。
【００４８】
また、高耐圧トランジスタＨＶＴｒのシリコン窒化膜２３が、シリコン基板３の不純物拡散領域３０の表面に直接堆積された場合、ドレイン側に高電界ストレスを印加したときに、ドレイン近傍で発生したホットキャリアがシリコン窒化膜２３中にトラップされることが想定される。不純物拡散領域３０上のシリコン窒化膜２３に電子がトラップされると、そこで固定電荷が発生し、不純物拡散領域３０中を流れる電流が、流れにくい方向に作用することになる。この結果、高耐圧トランジスタＨＶＴｒのオン電流が減少するように見え、結果的にトランジスタの特性が低下することとなる。
【００４９】
また、高耐圧トランジスタＨＶＴｒのシリコン窒化膜２３が、シリコン基板３の不純物拡散領域３０の表面に直接堆積された場合、シリコン基板３にストレスがかかり、シリコン基板３に結晶欠陥が発生する可能性がある。その結果、高耐圧トランジスタＨＶＴｒのリーク電流が増加する。また、高耐圧トランジスタＨＶＴｒには２０Ｖ〜３０Ｖ程度の高電圧が加わる場合があり、結晶欠陥が発生していると、リーク電流の増加が大きい。本実施の形態の不揮発性半導体記憶装置によれば、効果的にリーク電流を減らすことができる。
【００５０】
本実施の形態の不揮発性半導体記憶装置においては、スペーサ２２をシリコン窒化膜２３の下地として形成しており、シリコン窒化膜２３が直接シリコン基板３に接触することがない。そのため、特に高耐圧トランジスタＨＶＴｒにおいてその特性の向上を図ることが出来る。
【００５１】
そして、本実施の形態の不揮発性半導体記憶装置の構成において、第１のバリア絶縁膜としてのシリコン窒化膜２３が、ゲート電極ＭＧｎ間あるいはゲート電極ＭＧ１５とゲート電極ＳＧ１との間に入り込まないように構成している。そのため、メモリセルトランジスタＭｎ間の結合容量の増大を招くことなくメモリセルアレイを構成することが出来る。このシリコン窒化膜２３は、絶縁膜２４、ＴＥＯＳ膜２６中のイオン、水分などの物質の拡散や、絶縁膜２４、ＴＥＯＳ膜２６中の物質と金属シリサイド膜１６とが反応することに対するバリア膜として働く。加えて、シリコン窒化膜２３、２５は、コンタクトホール２７を形成する際のストッパとしても働く。このシリコン窒化膜２３、２５により不揮発性半導体記憶装置の信頼性を高めることができる。
【００５２】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成について、図１３を参照して説明する。
【００５３】
図１３は、ＮＡＮＤ型フラッシュメモリの周辺回路領域に形成される高耐圧トランジスタＨＶＴｒの断面図である。ここで、本実施の形態の高耐圧トランジスタＨＶＴｒは、シリコンガウジングの数が０箇所になっている点において第１の実施の形態と異なる。すなわち、高耐圧トランジスタＨＶＴｒのゲート絶縁膜２９が形成されたシリコン基板３の高さと、ゲート電極ＨＶＧの側壁に形成され、不純物拡散領域３０上に延長したスペーサ２２の下面が接するシリコン基板３の高さとは、それぞれ等しい。言い換えれば、ゲート絶縁膜２９とシリコン基板３との界面と、スペーサ２２とシリコン基板３との界面の高さは等しい。本実施の形態の高耐圧トランジスタＨＶＴｒのシリコン基板３には、段差が生じていない。更に、素子分離領域４で区画された素子領域全面に渡って、コンタクトホール２７の接する箇所を除いたシリコン基板３は略平坦である。
【００５４】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態の半導体装置は、上述の悪影響をもたらすシリコンガウジングが生じていない。シリコンガウジングの数を減らすことにより、高耐圧トランジスタＨＶＴｒの電気特性及び信頼性を第１の実施の形態よりもさらに向上させることが出来る。
【００５５】
（第２の実施の形態の変形例）
［第２の実施の形態に係る不揮発性半導体記憶装置の変形例の構成］
次に、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置の構成について、図１４を参照して説明する。
【００５６】
図１４は、ＮＡＮＤ型フラッシュメモリの周辺回路領域に形成される高耐圧トランジスタＨＶＴｒの断面図である。ここで、本例の高耐圧トランジスタＨＶＴｒは、ゲート電極ＨＶＧの側壁に形成されたスペーサ２２と、不純物拡散領域３０上のシリコン酸化膜３４とで、その組成が異なる点において第２の実施の形態と異なる。
【００５７】
本例のＮＡＮＤ型フラッシュメモリにおいても、高耐圧トランジスタＨＶＴｒのゲート絶縁膜２９が形成されたシリコン基板３の高さと、不純物拡散領域３０上に延長したシリコン酸化膜３４の下面が接するシリコン基板３の高さとは、それぞれ等しい。言い換えれば、ゲート絶縁膜２９とシリコン基板３との界面と、シリコン酸化膜３４とシリコン基板３との界面の高さは等しい。更に、素子分離領域４で区画された素子領域全面に渡って、コンタクトホール２７の接する箇所を除いたシリコン基板３は略平坦である。
【００５８】
本例の高耐圧トランジスタＨＶＴｒのゲート電極ＨＶＧの側壁には、シリコン酸化膜を加工したスペーサ２２が形成されている。また、不純物拡散領域３０上には、スペーサ２２とは異なる組成のシリコン酸化膜３４が形成されている。このシリコン酸化膜３４は、シリコン基板３に接するように、シリコン基板３上に直接形成されており、シリコン酸化膜３４の下面の高さは一定である。シリコン基板３上のシリコン酸化膜３４の膜厚は、５ｎｍ乃至３０ｎｍの範囲である。このスペーサ２２及びシリコン酸化膜３４の表面に、第１のバリア絶縁膜としてのシリコン窒化膜２３が５ｎｍ乃至３０ｎｍの範囲の膜厚で形成されている。シリコン酸化膜３４は、シリコン窒化膜２３がシリコン基板３の表面と直接接触するのを防止している。
【００５９】
不純物拡散領域３０上のシリコン酸化膜３４は、シリコン基板３に大きな面積で直接接するため、信頼性の高いシリコン酸化膜、例えば熱酸化膜で形成するのが望ましい。これに対し、スペーサ２２を形成する際のシリコン酸化膜は、その用途から段差被覆性の高い材料を使うことが望ましい。スペーサ２２に用いられるシリコン酸化膜がシリコン基板３に接する面積は限定的であるため、例えばＴＥＯＳ膜等のシリコン酸化膜とすることができる。このように、スペーサ２２には、熱酸化膜とは組成の異なる材料を使うことが望ましい。
【００６０】
なお、これらのシリコン酸化膜材料の違いは、例えば化学薬液を使用するウェットエッチングのエッチングレートの違いから確認できる。一般に、エッチングレートは熱酸化膜に比べてＴＥＯＳ膜の方が高い。そのため、スペーサ２２及びシリコン酸化膜３４上のシリコン窒化膜２３を除去した後に、例えばフッ酸水溶液でエッチング処理をすると、ＴＥＯＳ膜であるスペーサ２２のみ除去され、熱酸化膜であるシリコン酸化膜３４はその一部が除去されずに残る。これを確認することにより、シリコン酸化膜の組成の違いを特定することが可能である。
【００６１】
［第２の実施の形態及びその変形例に係る不揮発性半導体記憶装置の製造方法］
次に、第２の実施の形態及びその変形例の不揮発性半導体記憶装置の製造方法について、図１５Ａ〜図１５Ｃ乃至図１７Ａ〜図１７Ｃを参照して説明する。以後の図において、図１５Ａ〜図１７Ａは、メモリセル領域に形成されるメモリセルアレイの、図１５Ｂ〜図１７Ｂは、周辺回路領域に形成される高耐圧トランジスタＨＶＴｒの、図１５Ｃ〜図１７Ｃは、周辺回路領域に形成される低耐圧トランジスタＬＶＴｒの製造工程の断面図である。
【００６２】
まず、図１５Ａ〜図１５Ｃに示すように、ゲート電極ＭＧｎ、ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧの積層構造を形成する。第２の実施の形態に係る製造方法では、この工程に至るまでは、図９Ａ〜図９Ｃに示す第１の実施の形態の製造方法と同様である。ただし、第２の実施の形態の変形例に係る製造方法では、高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９、メモリセル領域のトンネル絶縁膜１２及び低耐圧トランジスタＬＶＴｒのゲート絶縁膜３１の形成は熱酸化法で行う。
【００６３】
図１５Ａ〜図１５Ｃに示すように、第２の実施の形態及びその変形例の不揮発性半導体記憶装置の製造方法では、図１０に対応する工程において、ゲート電極ＨＶＧをマスクとして、高耐圧トランジスタＨＶＴｒのシリコン基板３上、つまり後にソース／ドレイン領域８となる領域に存在するゲート絶縁膜２９をエッチングして除去する。この際、シリコン基板３上に延長しているゲート絶縁膜２９の上部の一部を除去する。すなわち、シリコン基板３上に延長しているゲート絶縁膜２９を完全に除去せずにゲート絶縁膜２９の下部の一部を残存させる。その結果、ゲート電極ＨＶＧの下に存在するゲート絶縁膜２９の膜厚は、ゲート電極ＨＶＧの下以外の箇所に存在するゲート絶縁膜２９の膜厚よりも厚くなる（図１５Ｂ参照）。
【００６４】
次に、図１６Ａ〜図１６Ｃに示すように、ＲＴＰ法等を用いてゲート電極ＭＧｎ、ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧの側壁にシリコン酸化膜２０を形成する。その後、ゲート電極ＭＧｍ−ＭＧｍ＋１間のそれぞれを埋め込み及び、ゲート電極ＳＧ１、ＳＧ２の側壁、周辺回路領域の各トランジスタのゲート電極ＨＶＧ、ＬＶＧの側壁へのスペーサ形成のため、シリコン酸化膜２１を膜厚１０ｎｍ乃至１００ｎｍで形成する。第２の実施の形態に係る製造方法では、シリコン酸化膜２１には高耐圧トランジスタＨＶＴｒのゲート絶縁膜２９と同じ組成の膜を用いる。一方、第２の実施の形態の変形例にかかる製造方法では、シリコン酸化膜２１には段差被覆性の高いＴＥＯＳ膜を用いる。
【００６５】
このシリコン酸化膜２１の膜厚は、ゲート電極ＭＧｍ−ＭＧｍ＋１間のそれぞれを埋め込むことができるが、ゲート電極ＳＧ１−ＳＧ２間、ゲート電極ＨＶＧ間及びゲート電極ＬＶＧ間を埋め込まない膜厚とする。なお、選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極ＳＧ１−ＳＧ１間及びＳＧ２−ＳＧ２間、低耐圧トランジスタＬＶＴｒのシリコン基板３上には、トンネル絶縁膜１２を介して又はシリコン基板３に直接ＴＥＯＳ膜２１が堆積される。
【００６６】
次に、図１７Ａ〜図１７Ｃに示すように、シリコン酸化膜２１のエッチバック処理を行い、ゲート電極ＳＧ１、ＳＧ２、ＨＶＧ及びＬＶＧの側壁にスペーサ２２を形成する。ここで、高耐圧トランジスタＨＶＴｒのソース／ドレイン領域８上のシリコン酸化膜３４は、先の工程で除去していなかったゲート絶縁膜２９の下部の一部である。
【００６７】
本工程のエッチバック処理の際、選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極ＳＧ１−ＳＧ１間及びＳＧ２−ＳＧ２間、低耐圧トランジスタＬＶＴｒのそれぞれのシリコン基板３上に堆積されたＴＥＯＳ膜２１を完全に除去する時間でエッチング処理を行う。これにより、ゲート電極ＳＧ１−ＳＧ１間及びＳＧ２−ＳＧ２間、低耐圧トランジスタＬＶＴｒのそれぞれのシリコン基板３又はトンネル絶縁膜１２が露出する。これに対し、高耐圧トランジスタＬＶＴｒのシリコン基板３上にはシリコン酸化膜３４（ゲート絶縁膜２９の一部）が残存する。そのため、図１７Ａ〜図１７Ｃに示す状態を実現できる。この場合、シリコン酸化膜２１のエッチバック処理時において、シリコン酸化膜３４が保護膜として働きシリコン基板３まで削られないことから、本工程ではシリコンガウジングは発生しない。
【００６８】
ここで、第２の実施の形態に係る製造方法では、スペーサ２２とシリコン酸化膜３４とは同じ組成の膜を用いている。そのため、図１３に示すように、ゲート電極ＨＶＧの側壁に形成されたスペーサ２２と、不純物拡散領域３０上に延長したスペーサ２２とを区別することができない。その結果、スペーサ２２はゲート電極ＨＶＧの側壁に形成され、不純物拡散領域３０上に延長しているものと識別される。
【００６９】
しかし、第２の実施の形態の変形例に係る製造方法では、シリコン酸化膜３４は熱酸化膜で形成されたゲート絶縁膜２９である一方、スペーサ２２を形成する際のシリコン酸化膜は、段差被覆性の高いＴＥＯＳ膜である。すなわち、スペーサ２２とシリコン酸化膜３４の組成が異なっている。
【００７０】
次に、イオンを注入して各トランジスタの不純物拡散領域１９、３０、３２を形成する。この工程は、図１５Ａ〜図１５Ｃに示すシリコン酸化膜２１を堆積する前の状態、図１６Ａ〜図１６Ｃに示すシリコン酸化膜２１を堆積した後の状態、図１７Ａ〜図１７Ｃに示すスペーサ２２を形成した後の状態のいずれかの時点で実行することができる。このイオン注入のイオン種、ドーズ量は第１の実施の形態と同様であるが、イオン注入を行う時点のシリコン基板３上のシリコン酸化膜の厚さに応じてイオン注入の加速エネルギーを調節する必要がある。
【００７１】
これ以降は、第１の実施の形態と同様に、シリコン窒化膜２３を膜厚５ｎｍ乃至３０ｎｍの膜厚で堆積した後、周知の不揮発性半導体記憶装置の製造工程により、図１３又は図１４に示すような本実施の形態におけるＮＡＮＤ型フラッシュメモリを形成する。シリコン窒化膜２３は、ゲート電極間埋め込みに使用するＢＰＳＧ膜またはシリコン酸化膜である絶縁膜２４からの不純物拡散防止及び熱工程追加時の酸化剤拡散防止のために設けられる。
【００７２】
［第２の実施の形態及びその変形例に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの高耐圧トランジスタＨＶＴｒは、シリコンガウジングが生じていない点で、シリコンガウジングが１つある第１の実施の形態の半導体記憶装置と異なる。
【００７３】
本実施の形態に係る半導体装置の製造方法では、高耐圧トランジスタＨＶＴｒが形成される領域は、製造工程初期のゲート絶縁膜２９形成時からシリコン基板３が露出することがないため、シリコンガウジングを０箇所に抑えることができる。つまり、本実施の形態の半導体装置の製造方法を用いることにより、シリコンガウジングを生じさせることなくＮＡＮＤ型フラッシュメモリを形成することが出来る。シリコンガウジングの数を減らすことにより、高耐圧トランジスタＨＶＴｒの電気特性及び信頼性を第１の実施の形態よりも向上させることが出来る。
【００７４】
また、本実施の形態の不揮発性半導体記憶装置においては、シリコン酸化膜３４をシリコン窒化膜２３の下地として形成しており、シリコン窒化膜２３が直接シリコン基板３に接触することがない。そのため、特に高耐圧トランジスタＨＶＴｒにおいてその特性の向上を図ることが出来る。
【００７５】
また、本実施の形態の変形例に係る製造方法によれば、高耐圧トランジスタＨＶＴｒのスペーサ２２はＴＥＯＳ膜、不純物拡散領域３０上のシリコン酸化膜３４は熱酸化膜として形成することができる。それぞれのシリコン酸化膜の組成を異なるものにすることができるため、シリコン酸化膜３４の信頼性を高めるとともに、スペーサ２２の段差被覆性を高めることができる。
【００７６】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルトランジスタＭｎの数は複数であればよく、その数は１６個に限定されるものではない。
【００７７】
なお、本発明の実施の形態に係る不揮発性半導体記憶装置には以下のものが含まれる。
（１）半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部の前記半導体基板の表面に形成された不純物拡散領域と、
前記ゲート電極の側壁部に形成されるとともに、前記不純物拡散領域が設けられた前記半導体基板表面に延長して形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の上面に形成されたシリコン窒化膜とを備え、
前記第１のシリコン酸化膜の下面の前記半導体基板の高さは略平坦であり、
前記ゲート絶縁膜が形成された前記半導体基板の高さは、前記第１のシリコン酸化膜の下面の前記半導体基板の高さよりも高いことを特徴とする半導体装置。
【００７８】
（２）前記第１のシリコン酸化膜は、前記ゲート電極の側壁部の前記第１のシリコン酸化膜の膜厚が、前記半導体基板表面に延長して形成された前記第１のシリコン酸化膜の膜厚よりも厚いことを特徴とする（１）記載の半導体装置。
【００７９】
（３）半導体基板と、
前記素子領域にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部の前記半導体基板の表面に形成された不純物拡散領域と、
前記ゲート電極の側壁部に形成された第１のシリコン酸化膜と、
前記不純物拡散領域が設けられた前記半導体基板表面に形成された第２のシリコン酸化膜と、
前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜それぞれの上面に形成されたシリコン窒化膜とを備え、
前記ゲート絶縁膜が形成された前記半導体基板の高さと、前記第２のシリコン酸化膜の下面の前記半導体基板の高さは、等しいことを特徴とする半導体装置。
【００８０】
（４）前記第１のシリコン酸化膜と、前記第２のシリコン酸化膜とは、その組成が異なることを特徴とする（３）記載の半導体装置。
【符号の説明】
【００８１】
１・・・ＮＡＮＤセルユニット、  ３・・・シリコン基板、  ４・・・素子分離領域、  ５・・・素子領域、  ６・・・素子領域、  ７・・・素子領域、  ８・・・ソース／ドレイン領域、  ９・・・コンタクトプラグ、  １０・・・コンタクトプラグ、  １１・・・コンタクトプラグ、  １２・・・トンネル絶縁膜、  １３・・・多結晶シリコン膜、  １４・・・電極間絶縁膜、  １５・・・多結晶シリコン膜、  １６・・・金属シリサイド膜、  １７・・・開口、  １８・・・不純物拡散領域、  １９・・・不純物拡散領域、  ２０・・・シリコン酸化膜、  ２１・・・シリコン酸化膜、  ２２・・・スペーサ、  ２３・・・シリコン窒化膜、  ２４・・・絶縁膜、  ２５・・・シリコン窒化膜、  ２６・・・ＴＥＯＳ膜、  ２７・・・コンタクトホール、  ２８・・・コンタクトプラグ、  ２９・・・ゲート絶縁膜、  ３０・・・不純物拡散領域、  ３１・・・ゲート絶縁膜、  ３２・・・不純物拡散領域、  ３３・・・シリコン窒化膜、  ３４・・・シリコン酸化膜、  Ｍｎ・・・メモリセルトランジスタ、  ＳＴ・・・選択ゲートトランジスタ、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線。
【図１】
2011060989.tif 000003
【図２】
2011060989.tif 000004
【図３】
2011060989.tif 000005
【図４】
2011060989.tif 000006
【図５】
2011060989.tif 000007
【図６】
2011060989.tif 000008
【図７】
2011060989.tif 000009
【図８Ａ】
2011060989.tif 000010
【図８Ｂ】
2011060989.tif 000011
【図８Ｃ】
2011060989.tif 000012
【図９Ａ】
2011060989.tif 000013
【図９Ｂ】
2011060989.tif 000014
【図９Ｃ】
2011060989.tif 000015
【図１０Ａ】
2011060989.tif 000016
【図１０Ｂ】
2011060989.tif 000017
【図１０Ｃ】
2011060989.tif 000018
【図１１Ａ】
2011060989.tif 000019
【図１１Ｂ】
2011060989.tif 000020
【図１１Ｃ】
2011060989.tif 000021
【図１２Ａ】
2011060989.tif 000022
【図１２Ｂ】
2011060989.tif 000023
【図１２Ｃ】
2011060989.tif 000024
【図１３】
2011060989.tif 000025
【図１４】
2011060989.tif 000026
【図１５Ａ】
2011060989.tif 000027
【図１５Ｂ】
2011060989.tif 000028
【図１５Ｃ】
2011060989.tif 000029
【図１６Ａ】
2011060989.tif 000030
【図１６Ｂ】
2011060989.tif 000031
【図１６Ｃ】
2011060989.tif 000032
【図１７Ａ】
2011060989.tif 000033
【図１７Ｂ】
2011060989.tif 000034
【図１７Ｃ】
2011060989.tif 000035