(57)【要約】【課題】セルフアラインでチャネル領域が形成されたことにより特性の良好な縦型のトランジスタを備えた固体撮像素子を提供することを目的とする。【解決手段】半導体基板３に設けた孔部１３の内壁に成長させた半導体層からなるチャネル領域１５と、チャネル領域１５を覆うゲート絶縁膜１７と、ゲート絶縁膜１７を介して孔部１３内に設けられた読出ゲート電極１９ｔｇと、半導体基板３に設けられ読出ゲート電極１９ｔｇのオンオフによって電荷が読み出されるフォトダイオードＰＤ１，ＰＤ２とを有する固体撮像素子１。【選択図】図１
2011014751.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けた孔部の内壁に成長させた半導体層からなるチャネル領域と、
前記チャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記孔部内に設けられたゲート電極と、
前記半導体基板に設けられ前記ゲート電極のオンオフによって電荷が読み出されるフォトダイオードとを有する
固体撮像素子。
【請求項２】
前記チャネル領域の内側壁は八角柱を構成している
請求項１記載の固体撮像素子。
【請求項３】
前記半導体基板は、単結晶シリコンの（１００）面を主面としたものであり、
前記チャネル領域の内側壁は、単結晶シリコンの（１００)面と（１１０）面とで構成されている
請求項１または２に記載の固体撮像素子。
【請求項４】
前記チャネル領域の上端面は前記孔部の中央に向かって深さ方向に傾斜している
請求項１〜３の何れかに記載の固体撮像素子。
【請求項５】
前記孔部の内壁に成長させた第１導電型の半導体層を介して、第２導電型の前記チャネル領域が設けられている
請求項１〜４の何れかに記載の固体撮像素子。
【請求項６】
半導体基板に設けた孔部の内壁に成長させた半導体層からなるチャネル領域と、
前記チャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記孔部内に設けられたゲート電極とを有する
トランジスタ。
【請求項７】
半導体基板に孔部を形成する第１工程と、
前記孔部の内壁に選択的にエピタキシャル成長させた半導体層からなるチャネル領域を形成する第２工程と、
前記チャネル領域を覆う状態でゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜を介して前記孔部内にゲート電極を形成する第４工程とを行なう
トランジスタの製造方法。
【請求項８】
前記第１工程では、前記半導体基板上にマスクパターンを形成し、当該マスクパターン上からのエッチングによって前記孔部を形成し、
前記第２工程では、前記マスクパターンから露出している前記孔部の内壁に前記半導体層を選択的にエピタキシャル成長させる
請求項７に記載のトランジスタの製造方法。
【請求項９】
半導体基板に設けた孔部の内壁に成長させた半導体層からなるチャネル領域と、
前記チャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記孔部内に設けられたゲート電極と、
前記半導体基板に設けられ前記ゲート電極のオンオフによって電荷が読み出されるフォトダイオードとを有する固体撮像素子を備えた
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のトランジスタを有する固体撮像素子、縦型のトランジスタとその製造方法、およびこれらを用いた電子機器に関する。
【背景技術】
【０００２】
フォトダイオードと、フォトダイオードで光電変換された電荷を読み出すトランジスタとを備えた固体撮像素子においては、素子占有面積の縮小とフォトダイオードでの受光面積の拡大とを目的として、トランジスタを縦型にする構成が提案されている。
【０００３】
縦型トランジスタ製造においては、半導体基板に形成した孔部の内壁にイオン注入によって不純物領域を形成した後、孔部の内壁を覆う状態でゲート絶縁膜を形成し、ゲート絶縁膜を介して孔部内を埋め込む状態でゲート電極を形成する（下記特許文献1参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２２３０８４号公報（図５および段落００３９参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら上述したこのような製造手順では、孔部の深い位置に不純物を導入し難く、また孔部の内壁に沿って形状精度良好に不純物領域を形成することはできない。このため、孔部の内壁に沿って形状精度および濃度プロファイルを良好にチャネル領域を形成することが困難である。したがって、安定した特性を有する縦型トランジスタを得ることができず、縦型トランジスタを用いた固体撮像素子の実現を妨げる要因になっている。
【０００６】
そこで本発明は、セルフアラインでチャネル領域が形成されたことにより特性の良好な縦型のトランジスタを提供すること、およびこのトランジスタを設けたことにより微細化が達成された固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
このような目的を達成するための本発明の固体撮像素子は、半導体基板に設けた孔部の内壁に、半導体層を成長させたチャネル領域を有している。またチャネル領域を覆うゲート絶縁膜を介して孔部内にはゲート電極が設けられている。さらに、半導体基板には、ゲート電極のオンオフによって電荷が読み出されるフォトダイオードが設けられている。
【０００８】
また本発明は、上記構成の縦型のトランジスタ、およびその製造方法でもある。縦型のトランジスタの製造方法は、次の手順で行う。先ず第１工程では半導体基板に孔部を形成し、次の第２工程において孔部の内壁に選択的にエピタキシャル成長させた半導体層からなるチャネル領域を形成する。その後第３工程では、チャネル領域を覆う状態でゲート絶縁膜を形成し、第４工程にてゲート電極を形成する。
【０００９】
さらに本発明は、上記固体撮像素子を備えた電子機器でもある。
【００１０】
以上のような構成のトランジスタは、半導体基板の孔部の内壁に成長させた半導体層をチャネル領域としているため、孔部の内壁に対してチャネル領域がセルフアラインで設けられる。
【発明の効果】
【００１１】
以上のように本発明によれば、孔部の内壁に対してセルフアラインで高精度にチャネル領域を形成できるため、特性の良好な縦型のトランジスタを得ることができる。またこのように特性の良好な縦型トランジスタをフォトダイオードと共に用いることにより固体撮像素子の微細化を達成すると共に、固体撮像素子を備えた電子機器の小型化を達成することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の固体撮像素子の構成を示す図である。
【図２】第１実施形態の固体撮像素子に設けた縦型トランジスタの特徴部を示す図である。
【図３】第１実施形態の固体撮像素子の製造方法を示す工程図（その１）である。
【図４】第１実施形態の固体撮像素子の製造方法を示す工程図（その２）である。
【図５】第１実施形態の固体撮像素子の製造方法を示す工程図（その３）である。
【図６】第１実施形態の固体撮像素子の製造方法を示す工程図（その４）である。
【図７】第１実施形態の固体撮像素子の製造方法を示す工程図（その５）である。
【図８】第２実施形態の固体撮像素子の構成を示す図である。
【図９】第２実施形態の固体撮像素子の製造方法における特徴部を示す図である。
【図１０】第１実施形態の固体撮像素子を用いた電子機器の構成図である。
【発明を実施するための形態】
【００１３】
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．第１実施形態（縦型トランジスタを用いた固体撮像素子の構成の第１例）
２．第２実施形態（縦型トランジスタを用いた固体撮像素子の構成の第２例）
３．第３実施形態（固体撮像素子を用いた電子機器の例）
尚、第１実施形態および第２実施形態においては、固体撮像素子の構成を説明し、その後固体撮像素子の製造方法を説明する。
【００１４】
≪１．第１実施形態≫
＜固体撮像素子の構成＞
図１には、第１実施形態の固体撮像素子の１画素分の主要部断面図、および４画素分の平面図を示す。要部断面図は平面図におけるＡ−Ａ’断面に相当する。
【００１５】
これらの図に示す固体撮像素子１は、各画素に２つのフォトダイオードＰＤ１，ＰＤ２と共に、縦型トランジスタＴｒ、およびフローティングディフュージョンＦＤを備えたものであり、次のように構成されている。
【００１６】
すなわち、半導体基板３は、例えば単結晶シリコンの（１００）面を主面としたものであり、ｎ型の単結晶シリコンからなる。この半導体基板３の主面側には、例えば２つの画素を１組にして分離すると共に、その周辺の素子とを分離するための溝型分離（shallow trench isolation：以下ＳＴＩと記す）５が設けられている。尚、ＳＴＩ５は平面図のみを図示している。
【００１７】
このうち各画素には、フォトダイオードＰＤ１，ＰＤ２が配置されたセンサ領域３ａと、フローティングディフュージョンＦＤを備えたフローティングディフュージョン領域３ｂとが設けられている。そして各センサ領域３ａ−フローティングディフュージョン領域３ｂ間に、埋め込み構造の読出ゲート電極１９ｔｇが設けられて縦型トランジスタＴｒを構成している。ここでは、２つの画素のセンサ領域３ａで１つのフローティングディフュージョン領域３ｂを共有すると共に、別の組み合わせの２つの画素のセンサ領域３ａで１つの読み出しゲート電極１９ｔｇを共有する構成となっている。
【００１８】
ここでセンサ領域３ａ（断面図参照）には、表面側にｎ＋型領域からなる表面フォトダイオードＰＤ１が設けられ、これより深い位置にｎ＋型領域からなる埋込フォトダイオードＰＤ２が設けられている。また表面フォトダイオードＰＤ１の上方における半導体基板３の表面層にはｐ型領域７が設けられてＨＡＤセンサ構造となっている。尚、このｐ型領域７は、表面フォトダイオードＰＤ１を構成するｎ＋型領域に対して接していても良いし間隔を有して設けられていても良い。
【００１９】
さらに、ｎ＋型領域からなる各フォトダイオードＰＤ１，ＰＤ２には、それぞれの深さ方向に隣接させたｐ型の分離領域９，１１が設けられている。特に埋込フォトダイオードＰＤ２の深さ方向に隣接されたｐ型の分離領域１１は、全画素に共通の領域として連続させて設けられていることとする。
【００２０】
一方、フローティングディフュージョン領域３ｂには、表面側にｎ＋型領域からなるフローティングディフュージョンＦＤが設けられている。またこのフローティングディフュージョンＦＤよりも深い位置には、ｐ型の分離領域２３が設けられている。
【００２１】
また縦型トランジスタＴｒは、センサ領域３ａのフォトダイオードＰＤ１，ＰＤ２と、フローティングディフュージョン領域３ｂのフローティングディフュージョンＦＤとをソースドレインとしたものである。この縦型トランジスタＴｒは、半導体基板３に設けた孔部１３の内壁に沿って、ｐ型のチャネル領域１５を備えている。このチャネル領域１５は、孔部１３の内壁にエピタキシャル成長させた半導体層で構成されているところが特徴的である。このようなチャネル領域１５は、表面フォトダイオードＰＤ１およびフローティングディフュージョンＦＤに対しては、間隔を保って配置されていても良いし接合された状態で配置されていても良い。また埋込フォトダイオードＰＤ２に対しては接合された状態で配置されていることが好ましい。
【００２２】
また半導体基板３上には、以上のようなチャネル領域１５および半導体基板３を覆う状態でゲート絶縁膜１７が設けられ、このゲート絶縁膜１７を介して、孔部１３内に読出ゲート電極１９ｔｇが埋め込まれている。読出ゲート電極１９ｔｇは、半導体基板３の上方において、チャネル領域１５を覆うと共に、チャネル領域１５と表面フォトダイオードＰＤ１との間、さらにはチャネル領域１５とフローティングディフュージョンＦＤとの間を覆う形状にパターニングされていることとする。各読出ゲート電極１９ｔｇの側壁には絶縁性のサイドウォール２１が設けられていても良い。
【００２３】
ここで図２には、縦型トランジスタＴｒ部分の拡大図を示す。この図に示すように、孔部１３の内壁にエピタキシャル成長させた半導体層からなるチャネル領域１５は、内側壁Ｂが八角柱を構成しているところが第１の特徴である。ここでは半導体基板３が単結晶シリコンの（１００）面を主面としたものであり、この内側壁は単結晶シリコンの（１００)面と（１１０）面とで構成された八角柱となる。このようなチャネル領域１５は、上端面Ｃが、孔部１３の中央に深さ方向に傾斜したファセット面となっていることが第２の特徴である。
【００２４】
以上のような構成の縦型トランジスタＴｒでは、読出ゲート電極１９ｔｇに電圧を印加することにより、ｐ型のチャネル領域１５がｎ型に反転する。また、読出ゲート電極１９ｔｇの直下のｎ型の半導体基板３の表面層Ｄは、ｎ型の濃度が濃いｎ＋型となる。
【００２５】
これにより、ｎ＋型の表面フォトダイオードＰＤ１に蓄積された電荷は、ｎ＋型となった半導体基板３の表面層Ｄ、ｎ型に反転したチャネル領域１５、ｎ＋型となった半導体基板３の表面層Ｄを介してフローティングディフュージョンＦＤに読み出される。また、ｎ＋型の埋込フォトダイオードＰＤ２に蓄積された電荷は、ｎ型に反転したチャネル領域１５およびｎ＋型となった半導体基板３の表面層Ｄを介してフローティングディフュージョンＦＤに読み出される。
【００２６】
以上のように構成された各画素部分の周辺領域には、リセットゲート１９ｒｇと、リセットゲートｒｇをマスクにしてセルフアラインで設けられたｎ＋型のリセットドレインＲＤとが設けられている。また、他の周辺領域には、アンプゲート１９ａｇと、アンプゲート１９ａｇをマスクにしてセルフアラインで設けられたｎ＋型のソース領域ＡＳとが設けられている。
【００２７】
リセットゲート１９ｒｇおよびアンプゲート１９ａｇは、読出ゲート電極１９ｔｇと同一層で構成さている。ただし、リセットゲート１９ｒｇおよびアンプゲート１９ａｇの下部に孔部が形成されている必要はない。
【００２８】
また以上のゲート電極１９ｔｇ，１９ｒｇ，１９ａｇが形成された半導体基板３上には、パッシベーション膜２７を介して層間絶縁膜２９が設けられている（断面図参照）。これらの層間絶縁膜２９およびパッシベーション膜２７には、各ゲート電極１９ｔｇ，１９ｒｇ，１９ａｇや、フローティングディフュージョンＦＤおよびｎ＋型のリセットドレインＲＤやソース領域ＡＳに達する接続孔２９ａが設けられている。
【００２９】
また層間絶縁膜２９上には、配線３１が設けられている。この配線３１は、接続孔２９ａを介してフローティングディフュージョンＦＤとリセットドレインＲＤとを接続し、また他のリセットドレインＲＤとソース領域ＡＳとを接続する状態で設けられている。
【００３０】
＜固体撮像素子の製造方法＞
次に図３〜図４の製造工程図に基づいて第１実施形態の固体撮像素子の製造方法を説明する。尚、図３〜図７の製造工程図は、固体撮像素子の要部断面図および４画素分の平面図であり、要部断面図は平面図におけるＡ−Ａ’断面に相当する。
【００３１】
先ず図３に示すように、ｎ型の単結晶シリコンからなる半導体基板３の一主面側にＳＴＩ５（平面図のみの図示）を形成することにより、縦型トランジスタとフォトダイオードとを設ける画素領域と、その周辺の領域とを分離する。
【００３２】
次に、半導体基板３に不純物を導入して各領域を順次形成する。例えば先ず、画素が設けられる全領域にｐ型の分離領域１１を形成する。次にセンサ領域３ａに、ｎ＋型領域からなる埋込フォトダイオードＰＤ２を形成し、ｐ型の分離領域９、ｎ＋型領域からなる表面フォトダイオードＰＤ１、ＨＡＤセンサ構造を構成するｐ型領域７をこの順に形成する。またフローティングディフュージョン領域３ｂに、ｐ型の分離領域２３を形成し、次いでｎ＋型領域からなるフローティングディフュージョンＦＤを形成する。
【００３３】
以上の各ｎ型領域およびｐ型領域の形成は、ここでの図示を省略した薄い酸化シリコン膜を介して、マスクパターン上からのイオン注入と、その後の熱処理による不純物の活性化によって行われる。
【００３４】
次に、図４の断面図および平面図に示すように、フォトダイオードＰＤ等が形成された半導体基板３上に、酸化シリコンや窒化シリコン等の無機材料からなるマスクパターン４１を形成する。このマスクパターン４１には、フォトダイオードＰＤ１，ＰＤ２とフローティングディフュージョンＦＤとの間を開口する孔部４１ａを備えている。このようなマスクパターン４１の形成は、無機材料膜上にここでの図示を省略したレジストパターンを形成し、このレジストパターンをマスクにして無機材料膜を異方性エッチングしてなる孔部４１ａを設けることによって行う。異方性エッチング後にはレジストパターンを除去する。
【００３５】
その後、図４の断面図および平面図に示すように、マスクパターン４１上から半導体基板３をエッチングして孔部１３を形成する。この孔部１３は、埋込フォトダイオードＰＤ２に接し、底部に分離領域１１を露出させると共に、開口径０．３〜０．８μｍ(一例として０．５μｍ）、深さ０．６〜１．５μｍ（一例として１．１５ｍ）で形成する。
【００３６】
このエッチングは、異方性のドライエッチングが適用され、例えば以下の条件で行なわれる。
エッチング雰囲気内圧力  ：１２５（ｍＴｏｒｒ）
バイアス電力            ：４５０（Ｗ）
エッチングガスおよび流量：
ＨＢｒ＝２３０(ｓｃｃｍ）
ＮＦ3＝３５(ｓｃｃｍ）
Ｏ2＝１７(ｓｃｃｍ）
【００３７】
尚、以上はエッチング条件の一例であり、孔部１３を形成するためのエッチング条件は以下の条件範囲で行うことができる。
エッチング雰囲気内圧力  ：２０〜２００（ｍＴｏｒｒ）
バイアス電力            ：２００〜１０００（Ｗ）
エッチングガスおよび流量：
ＨＢｒ＝２０〜４００(ｓｃｃｍ）
ＮＦ3＝０〜５０(ｓｃｃｍ）
Ｏ2＝５〜５０(ｓｃｃｍ）
【００３８】
以上のエッチングによって孔部１３を形成した後には、エッチングの際に発生したエッチング堆積物および自然酸化膜を除去するための洗浄処理を行う。エッチング堆積物および自然酸化膜を完全に除去する必要があるため、フッ酸を用いた洗浄処理を行うことが望ましい。
【００３９】
次に、図５に示すように、選択エピタキシャル成長により、半導体基板３の露出面である孔部１３の内壁に半導体層からなるチャネル領域１５を形成する。この際、成膜ガス中にｐ型の不純物を含有するガスを用いることにより、ｐ型シリコンをエピタキシャル成長させてチャネル領域１５を形成する。
【００４０】
図２に示すように、ここで形成するチャネル領域１５は、孔部１３の側壁においての膜厚が０．０５〜０．２μｍ（一例として０．１５μｍ）程度であり、これにより孔部１３の開口径が狭められる。例えばもともとの孔部１３が開口径０．５μｍ、深さ１．１５μｍであり、チャネル領域１５の膜厚が０．１５μｍであれば、孔部１３は開口径０．２μｍ、深さ１．００μｍとなり、アスペクト比５となる。
【００４１】
このようなチャネル領域１５の選択エピタキシャル成長は、例えば以下の条件で行なわれる。
成長雰囲気内圧力：５０（Ｔｏｒｒ）
成長雰囲気内温度：７００℃
成長ガスおよび流量
ＳｉＨ2Ｃｌ2＝８０（ｓｃｃｍ）
Ｂ2Ｈ6（Ｂ2Ｈ6濃度：１００ｐｐｍ／Ｈ2）＝０．１（ｓｃｃｍ）
ＨＣｌ＝１５（ｓｃｃｍ）
Ｈ2＝２０（ｓｌｍ）
【００４２】
尚、以上は選択エピタキシャル成長条件の一例であり、ｐ型の半導体層からなるチャネル領域１５を形成するための選択エピタキシャル成長条件は以下の条件範囲で行うことができる。
成長雰囲気内圧力：２０〜８０（Ｔｏｒｒ）
成長雰囲気内温度：６５０〜７５０℃
成長ガスおよび流量
ＳｉＨ2Ｃｌ2＝４０〜１２０（ｓｃｃｍ）
Ｂ2Ｈ6（Ｂ2Ｈ6濃度：１００ｐｐｍ／Ｈ2）＝０．０１〜１（ｓｃｃｍ）
ＨＣｌ＝５〜１２５（ｓｃｃｍ）
Ｈ2＝１０〜３０（ｓｃｃｍ）
【００４３】
またチャネル領域１５の選択エピタキシャル成長の別の条件例として、シリコン供給源となる成膜ガスにＳｉＨ4を用いても良い。ＳｉＨ4は、シリコンをエッチングするＣｌ基がないため、選択エピタキシャル成長速度の促進が期待できる。
【００４４】
このようなチャネル領域１５の選択エピタキシャル成長は、例えば以下の条件で行なわれる。
成長雰囲気内圧力：５０（Ｔｏｒｒ）
成長雰囲気内温度：７００℃
成長ガスおよび流量
ＳｉＨ4＝４０（ｓｃｃｍ）
Ｂ2Ｈ6（Ｂ2Ｈ6濃度：１００ｐｐｍ／Ｈ2）＝０．１（ｓｃｃｍ）
ＨＣｌ＝３０（ｓｃｃｍ）
Ｈ2＝２０（ｓｌｍ）
【００４５】
尚、以上は選択エピタキシャル成長条件の一例であり、ｐ型の半導体層からなるチャネル領域１５を形成するための選択エピタキシャル成長条件は以下の条件範囲で行うことができる。
成長雰囲気内圧力：２０〜８０（Ｔｏｒｒ）
成長雰囲気内温度：６５０〜７５０℃
成長ガスおよび流量
ＳｉＨ4＝２０〜６０（ｓｃｃｍ）
Ｂ2Ｈ6（Ｂ2Ｈ6濃度：１００ｐｐｍ／Ｈ2）＝０．０１〜１（ｓｃｃｍ）
ＨＣｌ＝１０〜５０（ｓｃｃｍ）
Ｈ2＝１０〜３０（ｓｃｃｍ）
【００４６】
以上のような選択エピタキシャル成長においては、シリコン原子の熱による流動が起こる。これにより、単結晶シリコンの（１００）面を主面とした半導体基板３に形成した孔部１３の内壁には、シリコンの（１１０）面と(１００)面のみで表面が構成された半導体層（チャネル領域１５）が形成される。この結果、チャネル領域１５で構成される内側壁は、単結晶シリコンの（１００)面と（１１０）面とで構成された八角柱となる。また、チャネル領域１５は、上端面が孔部１３の中央に深さ方向に傾斜したファセット面となる。
【００４７】
また、上述したシリコン原子の流動により、孔部１３を形成する際のドライエッチングで生じた孔部１３内壁のプラズマダメージが回復する。
【００４８】
以上のような選択エピタキシャル成長の後には、断面図のみに図示した絶縁膜４１を除去する。この際、絶縁膜４１が窒化シリコンからなる場合には、リン酸を用いたウェットエッチングを行う。また絶縁膜４１が酸化シリコンからなる場合には、フッ酸を用いたウェットエッチングを行う。
【００４９】
次いで、図６に示すように、半導体基板３上に、チャネル領域１５の内壁を覆う状態で、酸化シリコンからなるゲート絶縁膜１７を成膜する。ゲート絶縁膜１７の膜厚は、３．０ｎｍ〜１０．０ｎｍ（一例として６．０ｎｍ）程度とする。またゲート絶縁膜１７の成膜は、熱酸化法を適用しても良く、プラズマ酸化法（In Situ Steam Generation：ＩＳＳＧ）を適用しても良い。
【００５０】
その後、ゲート電極１９ｔｇ，１９ｒｇ，１９ａｇを形成する。この際、先ずポリシリコンやリンドープトアモルファスシリコン（ＰＤＡＳ）等の半導体材料膜や金属材料膜等を、孔部１３内を埋め込む膜厚で成膜し、これをパターニングすることにより各ゲート電極１９ｔｇ，１９ｒｇ，１９ａｇを形成する。また特に読出ゲート電極１９ｔｇは、半導体基板３の上方において、チャネル領域１５を覆うと共に、チャネル領域１５と表面フォトダイオードＰＤ１との間、さらにはチャネル領域１５とフローティングディフュージョンＦＤとの間を覆う形状にパターニングされる。
【００５１】
次に、ここでの図示は省略したが、リセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇをマスクにしたｎ型不純物の導入によって低濃度のＬＤＤ領域を形成し、リセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇの側壁に絶縁性のサイドウォールを形成する。尚、この工程により、読出ゲート電極１９ｔｇの側壁にもサイドウォール２１が形成される。
【００５２】
次いで、図７に示すように、リセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇ脇に、ｎ＋型領域からなるリセットドレインＲＤおよびソース領域ＡＳを形成する。この際、ここでの図示を省略したレジストパターンによって、フォトダイオードＰＤ１，ＰＤ２およびフローティングディフュージョンＦＤが設けられた画素部分を覆う。そして、このレジストパターンと、リセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇおよびサイドウォールをマスクにしてｎ型不純物を導入する。これにより、ゲート電極１９ｔｇ，１９ｒｇ，１９ａｇに対してセルフアラインでｎ＋型のリセットドレインＲＤおよびソース領域ＡＳを形成する。
【００５３】
その後には、図１に示したように、半導体基板３上にパッシベーション膜２７を介して層間絶縁膜２９を成膜する。次に、層間絶縁膜２９およびパッシベーション膜２７に、各ゲート電極１９ｔｇ，１９ｒｇ，１９ａｇや、フローティングディフュージョンＦＤ、リセットドレインＲＤ、およびソース領域ＡＳに達する接続孔２９ａを形成する。次いで、接続孔２９ａを介してフローティングディフュージョンＦＤとリセットドレインＲＤとを接続し、また他のリセットドレインＲＤとソース領域ＡＳとを接続する状態で、配線３１を形成する。
【００５４】
以上の後には、さらに必要に応じて上層絶縁膜や上層配線を形成して多層配線構造とし、最後に多層配線構造上に保護用絶縁膜を形成し、その上にカラーフィルタ、オンチップレンズを形成して、目的の表面照射型のＣＭＯＳ固体撮像素子１を得る。
【００５５】
以上の第１実施形態では、半導体基板３の孔部１３の内壁に成長させた半導体層をチャネル領域１５としている。このため、縦型トランジスタＴｒのチャネル領域１５は、孔部１３の内壁に対してセルフアラインで精度良好に形成されたものとなり、縦型トランジスタＴｒの特性の向上を図ることが可能になる。したがって、この縦型トランジスタＴｒを画素部分に設けることにより、固体撮像素子１の微細化を達成することが可能になる。
【００５６】
≪２．第２実施形態≫
＜固体撮像素子の構成＞
図８には第２実施形態の固体撮像素子の１画素分の要部断面図を示す。尚、この要部断面図は、図１の平面図におけるＡ−Ａ’断面に相当する。
【００５７】
この図に示す固体撮像素子１’が、第１実施形態の固体撮像素子と異なるところは縦型トランジスタＴｒ’の構成にあり、他の部分は同様である。
【００５８】
すなわち図８の固体撮像素子１’に設けた縦型トランジスタＴｒ’は、半導体基板３に設けた孔部１３の内壁に沿って、ｎ型領域５０を介してｐ型のチャネル領域１５を備えている点で、第１実施形態とは異なる。
【００５９】
このｎ型領域５０は、孔部１３の内壁にエピタキシャル成長させた半導体層からなり、半導体基板３と同程度の濃度のｎ型領域として構成されている。このようなｎ型領域５０は、表面フォトダイオードＰＤ１およびフローティングディフュージョンＦＤに対しては、間隔を保って配置されていても良いし接合された状態で配置されていても良い。一方、埋込フォトダイオードＰＤ２に対しては接合された状態で配置されていることが好ましい。またｎ型領域５０を介して設けられたｐ型のチャネル領域１５は、ｎ型領域５０に連続させてエピタキシャル成長させた半導体層からなる。
【００６０】
以上のような孔部１３の内壁にエピタキシャル成長させたｎ型領域５０およびチャネル領域１５は、内側壁が単結晶シリコンの（１００)面と（１１０）面とで構成された八角柱となっているところは、第１実施形態と同様である。また、孔部１３の内壁に連続してエピタキシャル成長させたｎ型領域５０とチャネル領域１５は、上端面が孔部１３の中央に深さ方向に傾斜したファセット面となっている。
【００６１】
以上のような構成の縦型トランジスタＴｒ’では、読出ゲート電極１９ｔｇに電圧を印加することにより、ｐ型のチャネル領域１５がｎ型に反転すると共に、ｎ型領域５０にも電子が集まってｎ＋型になる。また、読出ゲート電極１９ｔｇの直下のｎ型の半導体基板３の表面層Ｄは、ｎ型の濃度が濃いｎ＋型となる。
【００６２】
これにより、ｎ＋型の表面フォトダイオードＰＤ１に蓄積された電荷は、ｎ＋型となった半導体基板３の表面層、ｎ型の濃度が濃くなったｎ型領域５０、ｎ型に反転したチャネル領域１５、ｎ型の濃度が濃くなったｎ型領域５０、ｎ＋型となった半導体基板３の表面層Ｄを介してフローティングディフュージョンＦＤに読み出される。また、ｎ＋型の埋込フォトダイオードＰＤ２に蓄積された電荷は、ｎ型の濃度が濃くなったｎ型領域５０やｎ型に反転したチャネル領域１５と、ｎ＋型となった半導体基板３の表面層Ｄとを介してフローティングディフュージョンＦＤに読み出される。
【００６３】
＜固体撮像素子の製造方法＞
次に、第２実施形態の固体撮像素子の製造方法を説明する。尚、第１実施形態と同様の工程の説明は省略する。
【００６４】
先ず、第１実施形態において図３および図４を用いて説明したと同様にして、半導体基板３の表面側にＳＴＩ５を設けた後、半導体基板３に不純物を導入してフォトダイオードＰＤ１，ＰＤ２、フローティングディフュージョンＦＤ、および他の領域を形成する。その後、フォトダイオードＰＤ１，ＰＤ２とフローティングディフュージョンＦＤとの間に孔部１３を形成するまでを行う。この孔部１３は、開口径０．３〜０．８μｍ(一例として０．５μｍ）、深さ０．６〜１．５μｍ（一例として１．１５ｍ）で形成する。
【００６５】
次に、図９に示すように、選択エピタキシャル成長により、半導体基板３の露出面である孔部１３の内壁に、半導体層からなるｎ型領域５０を形成する。この際、成膜ガス中にｎ型の不純物を含有するガスを用いることにより、ｎ型シリコンをエピタキシャル成長させる。ここで形成するｎ型領域５０は、孔部１３の側壁においての膜厚が０．０５〜０．２μｍ（一例として０．１０μｍ）程度とする。
【００６６】
その後続けて、選択エピタキシャル成長により半導体層からなるチャネル領域１５を形成する。この際、成膜ガス中にｐ型の不純物を含有するガスを用いることにより、ｐ型シリコンをエピタキシャル成長させてチャネル領域１５を形成する。ここで形成するチャネル領域１５は、孔部の側壁において０．０２〜０．１５μｍ（一例として０．０５μｍ）程度とする。
【００６７】
これにより、例えばもともとの孔部１３が開口径０．５μｍ、深さ１．１５μｍであり、ｎ型領域５０とチャネル領域１５との合計の膜厚が０．１５μｍであれば、孔部１３は開口径０．２μｍ、深さ１．００μｍとなり、アスペクト比５となる。
【００６８】
このようなｎ型領域の選択エピタキシャル成長は、例えば以下の条件で行なわれる。
成長雰囲気内圧力：５０（Ｔｏｒｒ）
成長雰囲気内温度：７００℃
成長ガスおよび流量
ＳｉＨ2Ｃｌ2＝８０（ｓｃｃｍ）
ＰＨ3（ＰＨ3濃度：５０ｐｐｍ／Ｈ2）＝０．１（ｓｃｃｍ）
ＨＣｌ＝１５（ｓｃｃｍ）
Ｈ2＝２０（ｓｌｍ）
【００６９】
またチャネル領域１５の選択エピタキシャル成長は、第１実施形態と同様の条件を適用して行われる。
【００７０】
このような選択エピタキシャル成長においては、シリコン原子の熱による流動が起こる。これにより、単結晶シリコンの（１００）面を主面とした半導体基板３に形成した孔部１３の内壁には、シリコンの（１１０）面と(１００)面のみで表面が構成された半導体層（チャネル領域１５）が形成される。この結果、チャネル領域１５で構成される内側壁は、単結晶シリコンの（１００)面と（１１０）面とで構成された八角柱となる。また、チャネル領域１５は、上端面が孔部１３の中央に深さ方向に傾斜したファセット面となる。
【００７１】
また、上述したシリコン原子の流動により、孔部１３を形成する際のドライエッチングで生じた孔部１３内壁のプラズマダメージが回復する。
【００７２】
以上のような選択エピタキシャル成長の後には、断面図のみに図示した絶縁膜４１を除去する。この際、絶縁膜４１が窒化シリコンからなる場合には、リン酸を用いたウェットエッチングを行う。また絶縁膜４１が酸化シリコンからなる場合には、フッ酸を用いたウェットエッチングを行う。
【００７３】
以上のようにしてチャネル領域１５を選択エピタキシャル成長させた後には、図８に示したように、第１実施形態と同様の工程で、ゲート絶縁膜１７、読出ゲート電極１９ｔｇを含むゲート電極１９ｔｇ，１９ｒｇ，１９ａｇを形成する。特に読出ゲート電極１９ｔｇは、半導体基板３の上方において、ｎ型領域５０およびチャネル領域１５を覆うと共に、チャネル領域１５と表面フォトダイオードＰＤ１との間、さらにはチャネル領域１５とフローティングディフュージョンディＦＤとの間を覆う形状にパターニングされる。
【００７４】
次に、ここでの図示を省略した低濃度のＬＤＤ領域をリセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇの脇に形成し、さらに側壁に絶縁性のサイドウォールを形成する。尚、この工程により、読出ゲート電極１９ｔｇの側壁にもサイドウォール２１が形成される。またその後さらに、リセットゲート電極１９ｒｇおよびアンプゲート電極１９ａｇの脇に、ｎ型のリセットドレインＲＤおよびソースＡＳを形成する。
【００７５】
以上の後には、半導体基板３の上方にパッシベーション膜２７を介して層間絶縁膜２９を成膜する。続いて、層間絶縁膜２９およびパッシベーション膜２７に接続孔２９ａを形成し、この上部にフローティングディフュージョンＦＤや、ｎ型のリセットドレインＲＤおよびソースＡＳを接続する配線３１を形成する。
【００７６】
その後はさらに必要に応じて、上層絶縁膜や上層配線を形成して多層配線構造とし、最後に多層配線構造上に保護用絶縁膜を形成し、その上にカラーフィルタ、オンチップレンズを形成して、目的の表面照射型のＣＭＯＳ固体撮像素子１’を得る。
【００７７】
以上の第２実施形態であっても、半導体基板３の孔部１３の内壁に、ｎ型領域５０およびｐ型のチャネル領域１５をエピタキシャル成長させて形成している。このため、ｎ型領域５０およびチャネル領域１５は、孔部１３の内壁に対してセルフアラインで精度良好に形成されたものとなり、縦型トランジスタＴｒの特性の向上を図ることが可能になる。したがって、この縦型トランジスタＴｒを画素部分に設けることにより、固体撮像素子１’の微細化を達成することが可能になる。
【００７８】
≪３．第３実施形態≫
図１０には、本発明の第３実施形態として、上述した固体撮像素子を設けた電子機器の構成図を示す。
【００７９】
図１０に示す電子機器２００は、撮像部２０１に固体撮像素子が配列形成された撮像領域２１０を備えている。この撮像部２０１の集光側には像を結像させる集光光学部２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、撮像領域２１０で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような電子機器２００において、上記撮像領域２１０には、前記実施の形態で説明した固体撮像素子１（１’）を配列形成させることができる。
【００８０】
本発明の電子機器２００では、本願発明の固体撮像素子１（１’）を用いることから、優れた画像が得られるという利点がある。
【００８１】
また、上記電子機器２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。ここでいう電子機器２００は、撮像機能を有する機器全般であり、例えばデジタルカメラ、パーソナルコンピュータ、ビデオカメラ、テレビ、さらには携帯電話に代表される携帯端末機器等である。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【符号の説明】
【００８２】
１，１’…固体撮像素子、３…半導体基板、１３…孔部、１５…チャネル領域、１７…ゲート絶縁膜、１９ｔｇ…読出ゲート電極、４１…マスクパターン、５０…ｎ型領域（第１導電型の半導体層）、ＦＤ…フローティングディフュージョン（不純物領域）、ＰＤ…フォトダイオード、Ｔｒ…縦型トランジスタ、２００…電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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