(57)【要約】      （修正有）【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。【解決手段】電源線ＶＳＳ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｎＭＯＳトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）を備え、各トランジスタのゲートに内部クロックＲＣＬＫ、ＲＣＬＫのインバータＩＮＶ１による反転信号、外部ロックＣＫ、／ＣＫをそれぞれ入力し、電源線ＶＤＤ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｐＭＯＳトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）を備え、各トランジスタのゲートにＦＣＬＫのインバータＩＮＶ２による反転信号、内部クロックＲＣＬＫ、外部ロックＣＫ、／ＣＫをそれぞれ入力し、センスノードＬＳＡＴ、ＬＳＡＢは差動アンプＡＭＰで増幅されラッチ回路Ｌ１でラッチされる。ｐＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ１３）はＬＳＡＴ、ＬＳＡＢをプリチャージ・イコライズする。【選択図】図２
2011050004.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号に応じて、第１のセンスノードと第２のセンスノードとを充電する充電回路と、
前記第１の信号に応じて、前記第１のセンスノードと前記第２のセンスノードとを放電する放電回路と、
を備え、
前記第１のセンスノードと前記第２のセンスノードとが充電又は放電されるサンプリング期間が第２の信号で規定され、
前記サンプリング期間終了時の前記第１のセンスノードと前記第２のセンスノードとの電位差に基づいて、前記第１の信号と前記第２の信号との位相の差を検知する半導体装置。
【請求項２】
前記第１の信号の振幅が、前記第２の信号の振幅よりも小さい、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記充電回路は、前記第１の信号の電位が第１の電位である場合、前記第１のセンスノードを第１の電流量で充電し、前記第２のセンスノードを前記第１の電流量とは異なる第２の電流量で充電し、
前記放電回路は、前記第１の信号の電位が前記第１の電位である場合、前記第１のセンスのノードを第３の電流量で放電し、前記第２のセンスノードを前記第３の電流量とは異なる第４の電流量で放電する、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の信号が第１のクロックであり、前記第２の信号が第２のクロックである、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
外部から入力される外部クロック信号を受けて、内部クロック信号を発生するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）回路を含み、
前記第１の信号が前記内部クロック信号であり、前記第２の信号が前記外部クロック信号である、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
一方の入力端子が前記第１のセンスノードに接続され、他方の入力端子が前記第２のセンスノードに接続され、前記第１のセンスノードと前記第２のセンスノードとの電位差に応じて第１の論理レベルと第２の論理レベルとのいずれか一方を出力する増幅回路を備える、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の信号を受けて、前記第２の信号を所定の期間遅延させ、かつ、前記第２の信号を反転して出力する第１の素子を備え、
前記サンプリング期間が前記所定の期間である、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記充電回路は、第１の電源線と、
前記第１の電源線に一方の主電極が接続され制御端子に前記第２の信号と相補の信号が入力される第１のトランジスタと、
前記第１のトランジスタの他方の主電極と前記第１のセンスノードとの間に接続され制御端子に前記第１の信号が入力される第２のトランジスタと、
前記第１のトランジスタの他方の主電極と前記第２のセンスノードとの間に接続され制御端子に前記第１の信号と相補の信号が入力される第３のトランジスタと、
を備え、
前記放電回路は、前記第１の電源線よりも低電位の電圧が供給される第２の電源線と、前記第２の電源線に一方の主電極が接続され制御端子に前記第２の信号が入力される第４のトランジスタと、
前記第４のトランジスタの他方の主電極と前記第１のセンスノードとの間に接続され制御端子に前記第１の信号が入力される第５のトランジスタと、
前記第４のトランジスタの他方の主電極と前記第２のセンスノードとの間に接続され制御端子に前記第１の信号と相補の信号が入力される第６のトランジスタと、
を備える、ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１、第２、第３のトランジスタのサイズが互いに略等しく、
前記第４、第５、第６のトランジスタのサイズが互いに略等しい、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１、第２、第３のトランジスタのそれぞれの電流駆動能力が、前記第４、第５、第６のトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１、第２、第３のトランジスタは第１の導電型のトランジスタであり、
前記第４、第５、第６のトランジスタは前記第１の導電型とは異なる第２の導電型である、ことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の導電型がＰ型であり、前記第２の導電型がＮ型である、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
電源電位が供給される第１の電源線と、
接地電位が供給される第２の電源線と、
第１のセンスノード及び第２のセンスノードと、
一方の入力端子が前記第１のセンスノードに接続され、他方の入力端子が前記第２のセンスノードに接続された増幅回路と、
前記第１の電源線に一方の主電極が接続され制御端子に第１のクロックが入力される第１のトランジスタと
前記第１のトランジスタの他方の主電極と前記第１のセンスノードとの間に接続され制御端子に前記第１のクロックよりも振幅の小さい第２のクロックが入力される第２のトランジスタと、
前記第２の電源線に一方の主電極が接続され制御端子に前記第１のクロックと相補のクロックが入力される第３のトランジスタと、
前記第３のトランジスタの他方の主電極と前記第２のセンスノードとの間に接続され制御端子に前記第２のクロックと相補のクロックが入力される第４のトランジスタと、
を備えることを特徴とする半導体装置。
【請求項１４】
前記第１のトランジスタの他方の主電極と前記第２のセンスノードとの間に接続され制御端子に前記第２のクロックと相補のクロックが入力される第５のトランジスタと、
前記第３のトランジスタの他方の主電極と前記第１のセンスノードとの間に接続され制御端子に前記第２のクロックが入力される第６のトランジスタと、
を備える、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１、第２、第５のトランジスタのサイズが互いに略等しく、
前記第３、第４、第６のトランジスタのサイズが互いに略等しい、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１、第２、第５のトランジスタの電流駆動能力が、前記第３、第４、第６のトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記第１、第２、第５のトランジスタは第１の導電型のトランジスタであり、
前記第３、第４、第６のトランジスタは第１の導電型とは異なる第２の導電型である、ことを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第１の導電型がＰ型であり、前記第２の導電型がＮ型であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１のクロックを受け、所定の期間前記第１のクロックを遅延させ、かつ、前記第１のクロックを反転して出力する第１の素子と、
前記第１のクロックと相補のクロックを受け、前記所定の期間前記第１のクロックと相補のクロックを反転して出力する第２の素子と、
前記第１の電源線と前記第１のトランジスタの前記一方の主電極との間に接続され制御端子に前記第１の素子の出力信号を受ける第７のトランジスタと、
前記第３のトランジスタの前記他方の主電極と前記第４のトランジスタ及び前記第６のトランジスタとの間に共通に接続され制御端子に前記第２の素子の出力信号を受ける第８のトランジスタとを備える、ことを特徴とする請求項１４に記載の半導体装置。
【請求項２０】
前記第１のセンスノードと前記第１のセンスノードとに共通に接続され、前記第１の制御信号に応じて、前記第１のセンスノードと前記第２のセンスノードとを前記電源電位にプリチャージするプリチャージ回路を備える、ことを特徴とする請求項１３乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、位相検知回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である。
【０００３】
このようなＤＬＬ回路は、外部クロック信号の位相に対して内部クロック信号の位相が一致しているかどうかを検知するための位相検知回路を備えている。
【０００４】
図５は、この種の位相検知回路の典型的な構成（関連技術）の一例を示す図である。図５を参照すると、この位相検知回路は、
ソースが低電位電源ＶＳＳ１に接続され、ゲートに内部クロック信号ＲＣＬＫを共通に入力し、ドレイン同士が接続されたｎＭＯＳトランジスタＭ１、Ｍ４と、
内部クロック信号ＲＣＬＫを入力し反転信号を出力するインバータＩＮＶ１（遅延時間＝ｔｄ１）と、
ソースがｎＭＯＳトランジスタＭ１、Ｍ４の共通接続されたドレインに接続され、インバータＩＮＶ１の出力信号をゲートに共通に入力し、ドレイン同士が接続されたｎＭＯＳトランジスタＭ２、Ｍ５と、
ソースがｎＭＯＳトランジスタＭ２、Ｍ５の共通接続されたドレインに接続され、クロック信号ＣＫと逆相の外部クロック信号／ＣＫをゲートにそれぞれ入力し、ドレインがノード（「センスノード」という）ＬＳＡＴ、ＬＳＡＢにそれぞれ接続されたｎＭＯＳトランジスタＭ３、Ｍ６と、
ソースがともに高電位電源ＶＤＤ１に接続され、ゲートがともにイコライズ信号／ＥＱ（Ｌｏｗレベルでアクティブとされる）に接続され、ドレインがセンスノードＬＳＡＴ、ＬＳＡＢにそれぞれ接続されたｐＭＯＳトランジスタＭＰ１１、ＭＰ１２と、
ｐＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレイン間に接続され、ゲートが／ＥＱに接続されたｐＭＯＳトランジスタＭＰ１３と、
センスノードＬＳＡＴ、ＬＳＡＢに差動入力が接続された差動アンプ（「センスアンプ」又は「差動センスアンプ」ともいう）ＡＭＰと、
センスアンプＡＭＰの出力（シングルエンド出力）をラッチし位相調整信号ＬＯＵＴとして出力するラッチ回路Ｌ１と、
を備えている。
【０００５】
センスノードＬＳＡＴのＴはＴｒｕｅ、ＬＳＡＢのＢはＢａｒを表しており、信号を差動で伝送するノードである。内部クロック信号ＲＣＬＫはＶＤＤ１とＶＳＳ１との間で振幅する。一方、外部クロック信号ＣＫ、／ＣＫは、ＶＤＤ２とＶＳＳ２との間で振幅する。通常、外部クロック信号ＣＫ、／ＣＫの振幅は内部クロック信号ＲＣＬＫの振幅よりも小さい。特に制限されないが、外部クロック信号ＣＫ、／ＣＫの振幅中心は、内部クロック信号ＲＣＬＫの振幅中心とほぼ等しく設定される。また、この場合、上述のとおり外部クロック信号ＣＫ、／ＣＫの振幅は内部クロック信号ＲＣＬＫの振幅よりも小さいため、ＶＤＤ１はＶＤＤ２よりも高電位であり、ＶＳＳ１はＶＳＳ２よりも低電位である。
【０００６】
以下、図５の位相検知回路の動作の概略を説明する。
【０００７】
位相検知動作の開始前に、イコライズ信号／ＥＱはＬｏｗレベルとされ、ｐＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３がともに導通し、センスノードＬＳＡＴ、ＬＳＡＢはともに電源電位ＶＤＤ１レベルにプリチャージ・イコライズされる。
【０００８】
次に、イコライズ信号／ＥＱをＨｉｇｈレベルとしてプリチャージ・イコライズを解除する。この状態で、内部クロック信号ＲＣＬＫがＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）に立ち上がると、ｎＭＯＳトランジスタＭ１、Ｍ４がオンする。
【０００９】
インバータＩＮＶ１の出力信号は、内部クロック信号ＲＣＬＫがＬｏｗレベル（ＶＳＳ１）のときは、Ｈｉｇｈレベル（ＶＤＤ１）であり、内部クロック信号ＲＣＬＫがＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）へ立ち上がる時点から、遅延時間ｔｄ１遅れてＨｉｇｈレベル（ＶＤＤ１）からＬｏｗレベル（ＶＳＳ１）に立ち下がる。
【００１０】
内部クロック信号ＲＣＬＫの立ち上がりからインバータＩＮＶ１の出力信号の立ち下がりまでの間の時間区間は、インバータＩＮＶ１の遅延時間ｔｄ１に対応し、この時間区間内で、内部クロック信号ＲＣＬＫと、インバータＩＮＶの出力信号（ＲＣＬＫを反転し遅延時間ｔｄ１遅延させた信号）は、ともにＨｉｇｈレベル（ＶＤＤ１）となり、ｎＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５は導通状態となる。すなわち、インバータＩＮＶ１の遅延時間ｔｄ１は、ｎＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５が同時に導通する時間、したがって位相検知回路におけるサンプリング期間を規定している。
【００１１】
なお、図５において、インバータＩＮＶ１の出力信号をゲートに共通に受けるｎＭＯＳトランジスタＭ２、Ｍ５のソースは、ｎＭＯＳトランジスタＭ１、Ｍ４の共通接続されたドレインに接続されているため、ｎＭＯＳトランジスタＭ２、Ｍ５の各ゲート・ソース間電圧は同一とされ、ｎＭＯＳトランジスタＭ２、Ｍ５は、共通に、導通状態又は非導通状態に設定される。
【００１２】
また、ｎＭＯＳトランジスタＭ３、Ｍ６のソース電位は共通とされ（ｎＭＯＳトランジスタＭ３、Ｍ６のソースはｎＭＯＳトランジスタＭ２、Ｍ５の共通接続されたドレインに共通接続されている）、共通のソース電位に対してゲート電圧が閾値電圧以上の場合に導通状態とされる。
【００１３】
ここで、外部クロック信号ＣＫ、／ＣＫの振幅は、内部クロック信号ＲＣＬＫの振幅よりも小さい。したがって、ｎＭＯＳトランジスタＭ１〜Ｍ６を、内部クロック信号ＲＣＬＫの振幅に応じたサイズとして製造した場合、つまり、ｎＭＯＳトランジスタＭ１〜Ｍ６のしきい値電圧を電源電圧ＶＤＤ１、ＶＳＳ１に応じて設定した場合、外部クロック信号ＣＫ、／ＣＫがＬｏｗレベル（ＶＤＤ２）をとったとしても、外部クロック信号ＣＫ、／ＣＫをゲートにそれぞれ受けるｎＭＯＳトランジスタＭ３、Ｍ６のゲート・ソース間電圧がしきい値電圧よりも小さくならず、ｎＭＯＳトランジスタＭ３、Ｍ６が共に導通状態となる。
【００１４】
この場合、外部クロック信号ＣＫ、／ＣＫのうち、Ｈｉｇｈレベル（ＶＤＤ２）をゲートに受ける一方のトランジスタを流れる電流が、Ｌｏｗレベル（ＶＳＳ２）をゲートに受ける他方のトランジスタを流れる電流よりも大きくなる。これは、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号をゲートに受ける一方のトランジスタのゲート・ソース間電位の方が、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号をゲートに受ける他方のトランジスタのゲート・ソース間電位よりも大きくなるためである。
【００１５】
一方、ｎＭＯＳトランジスタＭ１〜Ｍ６のサイズ、差動伝送される外部クロック信号ＣＫ、／ＣＫの振幅の大きさ如何とそのコモン電圧によっては、ｎＭＯＳトランジスタＭ３、Ｍ６のうち、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号をゲートに受ける一方のトランジスタが導通状態のとき、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号を受ける他方のトランジスタを非導通状態とすることもできる。
【００１６】
ここで、内部クロック信号ＲＣＬＫのＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）への立ち上がりよりも前に外部クロック信号ＣＫがＬｏｗレベル（ＶＳＳ２）からＨｉｇｈレベル（ＶＤＤ２）へ立ち上がっている場合、内部クロック信号ＲＣＬＫの立ち上がりに応じてトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５が非導通状態から導通状態に変化することに基づき開始される時間幅ｔｄ１のサンプリング期間において、外部クロック信号ＣＫはＨｉｇｈレベル（ＶＤＤ１）とされる。
【００１７】
このため、ｎＭＯＳトランジスタＭ３は導通状態となり、センスノードＬＳＡＴと低電位電源ＶＳＳ１間の放電経路（ＬＳＡＴ→Ｍ３→Ｍ２→Ｍ１→ＶＳＳ１）が導通する。一方、逆相の外部クロック信号／ＣＫはＬｏｗレベル（ＶＳＳ２）であることから、ｎＭＯＳトランジスタＭ６はｎＭＯＳトランジスタＭ３よりもドレイン電流が小さい導通状態（あるいは、非導通状態）とされ、センスノードＬＳＡＢと低電位電源ＶＳＳ１間の放電経路（ＬＳＡＢ→Ｍ６→Ｍ５→Ｍ４→ＶＳＳ１）は放電電流がＬＳＡＴ側よりも小（あるいは、非導通）とされる。
【００１８】
すなわち、内部クロック信号ＲＣＬＫの立ち上がりに応じてトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５が非導通状態から導通状態に変化する時点からインバータＩＮＶ１の遅延時間ｔｄ１で規定されるサンプリング期間において、外部クロック信号ＣＫ、／ＣＫのＨｉｇｈレベル（ＶＤＤ２）／Ｌｏｗレベル（ＶＤＤ２）に応じて、センスノードＬＳＡＴ、ＬＳＡＢの電荷の引き抜き（放電）が行われる。
【００１９】
例えば外部クロック信号ＣＫが内部クロック信号ＲＣＬＫよりも位相が進んでいる場合、サンプリング期間中のクロック信号のレベルはＨｉｇｈレベル（ＶＤＤ１）となるため、サンプリング期間終了時、センスノードＬＳＡＴ、ＬＳＡＢの電位は、ＬＳＡＴ＜ＬＳＡＢとなる。
【００２０】
センスノードＬＳＡＴ、ＬＳＡＢに非反転入力端子（−）、非反転入力端子（＋）がそれぞれ接続されたセンスアンプＡＭＰでは、センスノードＬＳＡＴ、ＬＳＡＢの差電位を差動増幅し、増幅結果を、Ｈｉｇｈレベル（ＶＤＤ１）又はＬｏｗレベル（ＶＳＳ１）のシングルエンデッド出力でラッチ回路Ｌ１に供給し、ラッチ回路Ｌ１は、センスアンプＡＭＰから供給された信号を位相調整信号ＬＯＵＴとして出力する。
【００２１】
センスノードＬＳＡＴ、ＬＳＡＢの電位の関係が、ＬＳＡＴ＜ＬＳＡＢの場合、センスアンプＡＭＰの出力はＨｉｇｈレベル（ＶＤＤ１）なる。
【００２２】
一方、内部クロック信号ＲＣＬＫのＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）への立ち上がりよりも遅れて外部クロック信号ＣＫがＬｏｗレベル（ＶＳＳ２）からＨｉｇｈレベル（ＶＤＤ２）へ立ち上がる場合、内部クロック信号ＲＣＬＫの立ち上がりの時点から開始する時間幅ｔｄ１のサンプリング期間において、外部クロック信号ＣＫはＬｏｗレベル（ＶＳＳ２）とされ、逆相の外部クロック信号／ＣＫはＨｉｇｈレベル（ＶＤＤ２）とされる。
【００２３】
このため、ｎＭＯＳトランジスタＭ６は導通状態となり、センスノードＬＳＡＢと低電位電源ＶＳＳ間の放電経路（ＬＳＡＢ→Ｍ６→Ｍ５→Ｍ４→ＶＳＳ１）が導通する。このとき、外部クロック信号ＣＫはＬｏｗレベル（ＶＳＳ２）であることから、ｎＭＯＳトランジスタＭ３はｎＭＯＳトランジスタＭ６よりもドレイン電流が小さい導通状態（あるいは、非導通状態）とされ、センスノードＬＳＡＴと低電位電源ＶＳＳ１間の放電経路（ＬＳＡＴ→Ｍ３→Ｍ２→Ｍ１→ＶＳＳ１）は放電電流がＬＳＡＢ側よりも小（あるいは、非導通）とされる。
【００２４】
すなわち、外部クロック信号ＣＫが内部クロック信号ＲＣＬＫよりも位相が遅れている場合、サンプリング期間終了時、センスノードＬＳＡＴ、ＬＳＡＢの電位は、ＬＳＡＢ＜ＬＳＡＴとなり、センスアンプＡＭＰの出力はＬｏｗレベル（ＶＳＳ１）となる。
【００２５】
以上説明したように、サンプリング期間終了時におけるセンスノードＬＳＡＴ、ＬＳＡＢ間の差電位は、内部クロック信号ＲＣＬＫと外部クロック信号ＣＫの位相関係を表している。
【００２６】
なお、特に制限されないが、図５に示す例では、センスアンプＡＭＰは、内部クロック信号ＲＣＬＫを活性化制御信号として入力しており、例えば内部クロック信号ＲＣＬＫがＨｉｇｈレベル（ＶＤＤ１）の期間、活性化される。
【００２７】
なお、複数の信号の位相差を検出する位相検知回路として例えば特許文献１が参照される。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２００２−２９６３２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
以下に、本発明による関連技術の分析を与える。
【００３０】
しかしながら、近年、半導体装置の高速化及び低電圧化に伴って、外部クロック信号ＣＫ、／ＣＫの振幅が小さくなってきているため、外部クロック信号ＣＫ、／ＣＫの振幅が小さくなると、図５において、ｎＭＯＳトランジスタＭ３、Ｍ６において、外部クロック信号ＣＫ又は／ＣＫがＨｉｇｈレベル（ＶＤＤ２）のときのゲート・ソース間電圧が低くなり、ｎＭＯＳトランジスタＭ３、Ｍ６のドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ  ｃｕｒｒｅｎｔ）が小さくなる。すなわち、センスノードＬＳＡＴ、ＬＳＡＢの電荷を放電するｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力が小さくなる。さらに半導体プロセスの微細化の進展によるトランジスタサイズの縮小によってもトランジスタの電流駆動能力は小さくなっている。
【００３１】
ｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力が小さくなると、サンプリング期間終了時におけるセンスノードＬＳＡＴ、ＬＳＡＢ間の電位差が小さくなり、センスアンプＡＭＰにおいて誤増幅が生じたり、あるいは、増幅に時間を要する、という問題がある。
【００３２】
ｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力が小さいためにサンプリング期間終了時におけるセンスノードＬＳＡＴ、ＬＳＡＢ間の電位差が小さいという上記した問題を解消するための手法として、例えばサンプリング期間（インバータＩＮＶ１の遅延時間ｔｄ１）をさらに長くすることも考えられる。
【００３３】
しかしながら、サンプリング期間を長くすると、電源電圧の変動等のノイズの影響を受ける確率が高くなり、その結果、かえって、位相検知の精度が低下する。
【００３４】
高精度の位相検知を行おうとした場合、インバータＩＮＶ１の遅延時間ｔｄ１を出来る限り小さくすることが望ましい。すなわち、高精度の位相検知を実現するには、
・サンプリング期間を出来る限り短時間とし、
・小振幅の入力で位相判定できる、
ことが望ましい（以上は、本願発明者等による知見）。
【課題を解決するための手段】
【００３５】
上記した問題の１つ又は複数の解決を図るため、本発明によれば、位相検知用のセンスノードを放電する経路と充電する経路とを有し、複数の信号の位相差を検知する位相検知回路を含む半導体装置が提供される。
【００３６】
本発明において、位相差検出対象の第１の信号と第２の信号とを入力し、前記第１の信号の第１の値から第２の値への遷移エッジから予め定められた所定の時間で規定されるサンプリング期間において、前記第２の信号が第２の値のときに、前記センスノードの放電経路を導通させ、前記第２の信号が第１の値のときに、前記センスノードの充電経路を導通させる。
【発明の効果】
【００３７】
本発明によれば、サンプリング期間を延長することなく、位相検知の誤判定を防止し、位相検知に要する時間の増大を抑制することができ、高精度の位相検知回路を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例のＤＬＬ回路の構成を示す図である。
【図２】本発明の一実施例の位相検知回路の構成を示す図である。
【図３】本発明の一実施例の位相検知回路の動作例を示す波形図である。
【図４】本発明の一実施形の位相検知回路の回路シミュレーション結果を示す図である。
【図５】関連技術の位相検知回路の構成を示す図である。
【図６】本発明の別の実施例の位相検知回路の構成を示す図である。
【発明を実施するための形態】
【００３９】
本発明の一態様について説明する。本発明に係る半導体装置に含まれる位相検知回路は、位相検知用のセンスノードを放電する経路と充電する経路を含む。本発明の一の態様において、センスノードは、第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）を含む。
【００４０】
第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）の放電経路は、第１の電源（ＶＳＳ１）と第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）間にそれぞれ直列形態に接続された第１、第２、第３のトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）をそれぞれ備えている。第１、第２のセンスノードの放電経路の前記第１のトランジスタ対（Ｍ１、Ｍ４）は、第１の信号（ＲＣＬＫ）を制御端子に共通に入力する。前記第１、第２のセンスノードの放電経路の前記第２のトランジスタ対（Ｍ２、Ｍ５）は、前記第１の信号（ＲＣＬＫ）を第１のインバータ（ＩＮＶ１）で反転させた信号を制御端子に共通に入力する。前記第１、第２のセンスノードの放電経路の前記第３のトランジスタ対（Ｍ３、Ｍ６）は、第２の信号（ＣＫ）と前記第２の信号の相補信号（／ＣＫ）とを制御端子にそれぞれ入力する。
【００４１】
第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）の充電経路は、第２の電源（ＶＤＤ１）と前記第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）にそれぞれ直列形態に接続された第４、第５、第６のトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）をそれぞれ備えている。
【００４２】
第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）の充電経路の前記第４のトランジスタ対（ＭＰ１、ＭＰ４）は、前記第１の信号の反転信号である第３の信号（ＦＣＬＫ）を第２のインバータ（ＩＮＶ２）で反転した信号を制御端子に共通に入力する。前記第１、第２のセンスノードの充電経路の前記第５のトランジスタ対（ＭＰ２、ＭＰ５）は、前記第３の信号（ＦＣＬＫ）を制御端子に共通に入力する。前記第１、第２のセンスノードの充電経路の前記第６のトランジスタ対（ＭＰ３、ＭＰ６）は、前記第２の信号（ＣＫ）と前記第２の信号の相補信号（／ＣＫ）とを制御端子にそれぞれ入力する。前記第１、第２、第３のトランジスタ対は同一導電型（ｎＭＯＳ）とされ、前記第４、第５、第６のトラ
ンジスタ対は前記第１、第２、第３のトランジスタと逆導電型（ｐＭＯＳ）とされる。
【００４３】
本発明の一態様において、前記第１、第２のセンスノードを所定電位にプリチャージ及びイコライズするイコライズ回路（ＭＰ１１、ＭＰ１２、ＭＰ１３）は、前記第１の信号（ＲＣＬＫ）を制御信号として入力し、前記第１の信号が第１の値のとき、第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）をプリチャージ及びイコライズし、第２の値のとき、プリチャージ及びイコライズを解除する。さらに、第１、第２のセンスノード（ＬＳＡＴ、ＬＳＡＢ）に差動入力端子が接続された差動増幅回路（ＡＭＰ）と、差動増幅回路の出力をラッチするラッチ回路（Ｌ１）を備えている。以下、実施形態に即して説明する。
【００４４】
図１は、位相検知回路を有するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備えた半導体装置の構成を示す図である。
【００４５】
本実施形態の半導体装置は、ＤＬＬ回路１と、クロック入力端子２と、入力バッファ回路３と、内部回路４とを備える。
【００４６】
入力バッファ回路３は、外部からクロック入力端子２を介して入力された外部クロック信号をＣＫ、／ＣＫ（ＣＫの逆相の信号）を入力し、内部クロック信号ＲＣＬＫ＿ｉ、ＦＣＬＫ＿ｉ（ＲＣＬＫ＿ｉの逆相の信号）をＤＬＬ回路３に供給する。また、外部からクロック入力端子２を介して入力された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路１に含まれる後述の位相検知回路３０にも供給される。
【００４７】
内部回路４は、ＤＬＬ回路１の出力信号である内部クロック信号ＲＣＬＫ、ＦＣＬＫに応じて動作をする回路である。
【００４８】
内部クロック信号ＲＣＬＫ＿ｉ、ＦＣＬＫ＿ｉ、ＲＣＬＫ、ＦＣＬＫは、第１の振幅（ＶＤＤ１とＶＳＳ１の間で振幅）を有する信号である。一方、外部クロック信号ＣＫ、／ＣＫは、第１の振幅よりも小さい第２の振幅（ＶＤＤ２とＶＳＳ２との間で振幅）を有する信号である。特に制限されないが、外部クロック信号ＣＫ、／ＣＫの振幅中心は、内部クロック信号ＲＣＬＫの振幅中心とほぼ等しく設定される。また、この場合、上述のとおり外部クロック信号ＣＫ、／ＣＫの振幅は内部クロック信号ＲＣＬＫの振幅よりも小さいため、ＶＤＤ１はＶＤＤ２よりも高電位であり、ＶＳＳ１はＶＳＳ２よりも低電位である。
【００４９】
ＤＬＬ回路１は、内部クロック信号ＲＣＬＫ＿ｉ、ＦＣＬＫ＿ｉを入力しデューティを調整して出力するデューティ調整部１０と、
デューティ調整部１０でデューティが調整された内部クロック信号ＲＣＬＫ＿ｉ、ＦＣＬＫ＿ｉの位相を調整し、内部クロック信号ＲＣＬＫ、ＦＣＬＫ（ＲＣＬＫの逆相信号）を出力する位相調整部２０と、
内部クロック信号ＲＣＬＫ、ＦＣＬＫと外部クロック信号ＣＫ、／ＣＫとを入力し、位相差を検出し、位相差検出の結果を位相調整信号ＬＯＵＴと
して位相調整部２０に出力する位相検知回路３０と、
位相調整部２０から出力される内部クロック信号ＲＣＬＫ、ＦＣＬＫのデューティを検出し、デューティ検出の結果をデューティ調整信号としてデューティ調整部１０に出力するデューティ判定部４０と、
位相検知回路３０とデューティ判定部４０とに制御信号を供給するＤＬＬ制御部１００とを備える。位相調整部２０から出力される内部クロック信号ＲＣＬＫはＤＬＬ回路１が搭載された半導体装置の内部回路５０に不図示のバッファ等を介して供給される。
【００５０】
ＤＬＬ制御部１００は、ＤＬＬ制御の１つとして、位相検知回路３０に、ラッチ回路のリセット信号Ｒｅｓｅｔを供給する。
【００５１】
図２は、図１の位相検知回路３０の構成例を示す図である。図２を参照すると、本実施形態においては、図５に示した位相検知用のセンスノードＬＳＡＴ、ＬＳＡＢを放電する経路（放電回路）（Ｍ１〜Ｍ３、Ｍ４〜Ｍ６）の構成に加え、位相検知用のセンスノードＬＳＡＴ、ＬＳＡＢを充電する経路（充電回路）（ＭＰ１〜ＭＰ３、ＭＰ４〜ＭＰ６）を備えている。
【００５２】
かかる構成により、本実施形態によれば、サンプリング期間終了時におけるセンスノードＬＳＡＴ、ＬＳＡＢ間の電位差を大きくすることができる。この結果、本実施形態によれば、サンプリング期間を延長することなく、差動アンプでの誤増幅の防止やセンス時間（位相差の検知時間）の増大を抑制することができ、高精度の位相検知回路を提供することができる。
【００５３】
より詳細には、図２を参照すると、本実施形態の位相検知回路は、
ソースが低電位電源ＶＳＳ１に接続され、ゲートに内部クロック信号ＲＣＬＫを共通に入力し、ドレイン同士が接続されたｎＭＯＳトランジスタＭ１、Ｍ４と、
内部クロック信号ＲＣＬＫを入力し反転信号を出力するインバータＩＮＶ１（遅延時間＝ｔｄ１）と、
ソースがｎＭＯＳトランジスタＭ１、Ｍ４の共通接続されたドレインに接続され、インバータＩＮＶ１の出力信号をゲートに共通に入力し、
ドレイン同士が接続されたｎＭＯＳトランジスタＭ２、Ｍ５と、
ソースがｎＭＯＳトランジスタＭ２、Ｍ５の共通接続されたドレインに接続され、外部クロック信号ＣＫと逆相（相補）の外部クロック信号／ＣＫをゲートにそれぞれ入力し、ドレインがノード（センスノード）ＬＳＡＴ、ＬＳＡＢにそれぞれ接続されたｎＭＯＳトランジスタＭ３、Ｍ６と、
内部クロック信号ＦＣＬＫを入力し反転信号を出力するインバータＩＮＶ２（遅延時間＝ｔｄ１）と、
ソースが高電位電源ＶＤＤ１に接続され、インバータＩＮＶ２の出力信号をゲートに共通に入力し、ドレイン同士が接続されたｐＭＯＳトランジスタＭＰ１、ＭＰ４と、
ソースがｐＭＯＳトランジスタＭＰ１、ＭＰ４の共通接続されたドレインに接続され、内部クロック信号ＦＣＬＫをゲートに共通に入力し、
ドレイン同士が接続されたｐＭＯＳトランジスタＭＰ２、ＭＰ５と、
ソースがｎＭＯＳトランジスタＭＰ２、ＭＰ５の共通接続されたドレインに接続され、外部クロック信号ＣＫと逆相の外部クロック信号／ＣＫとをゲートにそれぞれ入力し、ドレインがセンスノードＬＳＡＴ、ＬＳＡＢにそれぞれ接続されたｎＭＯＳトランジスタＭＰ３、ＭＰ６と、
ソースがともに高電位電源ＶＤＤ１に接続され、ゲートに内部クロック信号ＲＣＬＫを共通に入力し、ドレインがセンスノードＬＳＡＴ、ＬＳＡＢにそれぞれ接続されたｐＭＯＳトランジスタＭＰ１１、ＭＰ１２と、
ｐＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレイン間に接続され、ゲートに内部クロック信号ＲＣＬＫを入力するｐＭＯＳトランジスタＭＰ１３と、
センスノードＬＳＡＴ、ＬＳＡＢに反転入力端子、非反転入力端子が接続された差動アンプ（「センスアンプ」ともいう）ＡＭＰと、
センスアンプＡＭＰの出力（シングルエンド出力）をラッチし位相調整信号ＬＯＵＴとして出力するラッチ回路Ｌ１と、
を備えている。センスノードＬＳＡＴのＴはＴｒｕｅ、ＬＳＡＢのＢはＢａｒを表しており、信号を差動で伝送するノードである。
【００５４】
ラッチ回路Ｌ１は、ＤＬＬ制御部１００（図１）からのリセット信号Ｒｅｓｅｔによってリセットされる。
【００５５】
特に制限されないが、ラッチ回路Ｌ１は、ＤＬＬ制御部１００（図１）からのリセット信号Ｒｅｓｅｔにより、位相検知動作開始前（サンプリング期間の前）にリセットされ、出力がＬｏｗレベル（ＶＳＳ１）とされ、位相検知の結果、センスアンプＡＭＰの出力がＨｉｇｈレベル（ＶＤＤ１）のとき、出力がＨｉｇｈレベル（ＶＤＤ１）にセットされるＳＲラッチとして構成してもよい（なお、リセット信号Ｒｅｓｅｔによりリセット時、ラッチ回路Ｌ１はＨｉｇｈレベル（ＶＤＤ１）としてもよい）。あるいは、ラッチ回路Ｌ１は、ＳＲラッチのかわりに、センスアンプＡＭＰの出力を、所定のラッチタイミング信号でラッチする構成としてもよい。
【００５６】
内部クロック信号ＦＣＬＫは内部クロック信号ＲＣＬＫの相補信号（逆相信号）とされ、ＲＣＬＫのＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）への立ち上がりに対してＨｉｇｈレベル（ＶＤＤ１）からＬｏｗレベル（ＶＳＳ１）に立ち下がる。なお、以下では、ＲＣＬＫを第１の内部クロック信号、ＦＣＬＫを第２の内部クロック信号ともいう。
【００５７】
インバータＩＮＶ１は、第１の内部クロック信号を遅延時間ｔｄ１で遅延させ、かつ、第１のクロック信号の論理レベルを反転してｎＭＯＳトランジスタＭ２、Ｍ５に出力する。
【００５８】
インバータＩＮＶ２は、第２の内部クロック信号を、インバータＩＮＶ１と同じ遅延時間ｔｄ１で遅延させ、かつ、第２の内部クロック信号の論理レベルを反転してｐＭＯＳトランジスタＭＰ１、ＭＰ４に出力する。すなわち、第１の内部クロック信号ＲＣＬＫの立ち上がりのタイミングと、第２の内部クロック信号ＦＣＬＫの立下がりのタイミングとは、ほぼ同一のタイミングとなり、ｎＭＯＳトランジスタＭｌ、Ｍ２、Ｍ４、Ｍ５、及び、ｐＭＯＳトランジスタＭＰｌ、ＭＰ２、ＭＰ４、ＭＰ５はほぼ同時にオンする。
【００５９】
ｎＭＯＳトランジスタＭ３、Ｍ６のソース電位は共通とされ（ｎＭＯＳトランジスタＭ３、Ｍ６のソースはｎＭＯＳトランジスタＭ２、Ｍ５の共通接続されたドレインに共通接続されている）、共通のソース電位に対してゲート電圧が閾値電圧以上の場合に導通状態とされる。
【００６０】
ここで、外部クロック信号ＣＫ、／ＣＫの振幅は、内部クロック信号ＲＣＬＫ、ＦＣＬＫの振幅よりも小さい。したがって、ｎＭＯＳトランジスタＭ１〜Ｍ６を、内部クロック信号ＲＣＬＫ、ＦＣＬＫの振幅に応じたサイズとして製造した場合、つまり、ｎＭＯＳトランジスタＭ１〜Ｍ６のしきい値電圧を電源電圧ＶＤＤ１、ＶＳＳ１に応じて設定した場合、外部クロック信号ＣＫ、／ＣＫがＬｏｗレベル（ＶＤＤ２）をとったとしても、外部クロック信号ＣＫ、／ＣＫをゲートにそれぞれ受けるｎＭＯＳトランジスタＭ３、Ｍ６のゲート・ソース間電圧がしきい値電圧よりも小さくならず、ｎＭＯＳトランジスタＭ３、Ｍ６が共に導通状態となる。この場合、外部クロック信号ＣＫ、／ＣＫのうち、Ｈｉｇｈレベル（ＶＤＤ２）をゲートに受ける一方のトランジスタを流れる電流が、Ｌｏｗレベル（ＶＳＳ２）をゲートに受ける他方のトランジスタを流れる電流よりも大きくなる。これは、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号をゲートに受ける一方のトランジスタのゲート・ソース間電位の方が、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号をゲートに受ける他方のトランジスタのゲート・ソース間電位よりも大きくなるためである。一方、ｐＭＯＳトランジスタＭ１〜Ｍ６のサイズ、差動伝送される外部クロック信号ＣＫ、／ＣＫの振幅の大きさ如何とそのコモン電圧によっては、ｎＭＯＳトランジスタＭ３、Ｍ６のうち、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号をゲートに受ける一方のトランジスタが導通状態のとき、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号を受ける他方のトランジスタを非導通状態とすることもできる。
【００６１】
同様にトランジスタＭＰ１〜ＭＰ６までを、内部クロック信号ＲＣＬＫ、ＦＣＬＫの振幅に応じたサイズとして製造した場合、つまり、ｐＭＯＳトランジスタＭ１〜Ｍ６のしきい値電圧を電源電圧ＶＤＤ１、ＶＳＳ１に応じて設定した場合、外部クロック信号ＣＫ、／ＣＫをゲートにそれぞれ受けるｐＭＯＳトランジスタＭＰ３、ＭＰ６が共に導通状態となり、外部クロック信号ＣＫ、／ＣＫのうち、Ｌｏｗレベル（ＶＳＳ２）をゲートに受ける一方のトランジスタを流れる電流が、Ｈｉｇｈレベル（ＶＤＤ２）をゲートに受ける他方のトランジスタを流れる電流よりも大きくなる。また、ｐＭＯＳトランジスタＭＰ１〜ＭＰ６のサイズ、差動伝送される外部クロック信号ＣＫ、／ＣＫの振幅の大きさ如何とそのコモン電圧によっては、ｐＭＯＳトランジスタＭＰ３、ＭＰ６のうち、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号をゲートに受ける一方のトランジスタが導通状態のとき、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号を受ける他方のトランジスタを非導通状態とすることもできる。
【００６２】
以下、本実施形態の説明においては、ｎＭＯＳトランジスタＭ３、Ｍ６が共に導通状態となり、ＰＭＯＳトランジスタＭＰ３、ＭＰ６が共に導通状態となる場合を例に説明する。
【００６３】
外部クロック信号ＣＫをゲートに受けるｎＭＯＳトランジスタＭ３のドレインとｐＭＯＳトランジスタＭＰ３のドレインとの接続点には、センスノードＬＳＡＴが接続されており、逆相の外部クロック信号／ＣＫをゲートに受けるｎＭＯＳトランジスタＭ６のドレインとｐＭＯＳトランジスタＭＰ６のドレインとの接続点には、センスノードＬＳＡＢが接続されている。
【００６４】
なお、本実施形態では、センスノードＬＳＡＴ、ＬＳＡＢが電源電位ＶＤＤ１に張り付くことを防止するため、すなわち、外部クロック信号ＣＫ、／ＣＫがＬｏｗレベル（ＶＳＳ２）になった場合にも、ｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力をｐＭＯＳトランジスタＭＰ３、ＭＰ６の電流駆動能力よりも大きくするために、ｎＭＯＳトランジスタのＷサイズＷｎ（ゲート幅）は、ｐＭＯＳトランジスタのＷサイズＷｐより小さく設定され、放電側の電流駆動能力の方が充電側の電流駆動能力より大きくなるように設定されている。より具体的には、本実施形態においては、ｐＭＯＳトランジスタＭＰ１〜６とｎＭＯＳトランジスタＭ１〜６とのＰＮ比を２．６、ｎＭＯＳトランジスタＭ１〜６のＷサイズＷｎ（ゲート幅）を６ｕｍ、ｐＭＯＳトランジスタＭＰ１〜６のＷサイズＷｐを９ｕｍ、に設定している。ここで、ＰＮ比とは、ｐＭＯＳトランジスタの電流駆動能力をｎＭＯＳトランジスタの電流駆動能力と同等にするために、ｐＭＯＳトランジスタのＷサイズＷｐをｎＭＯＳトランジスタのＷサイズＷｎの何倍とすればよいかを示す値である。例えば、ＰＮ比が２．６の場合、ｎＭＯＳトランジスタのＷサイズＷｎが１ｕｍと同等の駆動能力のｐＭＯＳトランジスタを作るためには、ｐＭＯＳトランジスタのＷサイズＷｐを２．６ｕｍにする必要がある。本実施形態においては、ｐＭＯＳトランジスタＭＰ１〜６のＷサイズＷｐをｎＭＯＳトランジスタＭ１〜６のＷサイズＷｎの１．５倍としている。この値は、本実施例におけるＰＮ比（２．６）よりも小さい値であり、従って、ホン実施形態においては、ｎＭＯＳトランジスタの電流駆動能力は、ｐＭＯＳトランジスタの電流駆動能力よりも大きくなるように設定されている。
【００６５】
図５では、イコライズ回路を構成するｐＭＯＳトランジスタＭＰ１１〜ＭＰ１３のゲートには専用のイコライズ信号／ＥＱが入力されていたが、図２では、イコライズ回路を構成するｐＭＯＳトランジスタＭＰ１１〜ＭＰ１３のゲートには内部クロック信号ＲＣＬＫが用いられている。内部クロック信号ＲＣＬＫがＬｏｗレベル（ＶＳＳ１）レベルのとき、センスノードＬＳＡＴ、ＬＳＡＢは、電源電位ＶＤＤにプリチャージ・イコライズされ、内部クロック信号ＲＣＬＫがＨｉｇｈレベル（ＶＤＤ１）のとき、プリチャージ・イコライズは解除される。
【００６６】
本実施形態において、図５と同様、第１の内部クロック信号ＲＣＬＫの立ち上がりからインバータＩＮＶ１の遅延時間ｔｄ１のサンプリング期間、ｎＭＯＳトランジスタＭ１、Ｍ４、Ｍ２、Ｍ５の各トランジスタのゲートにはＨｉｇｈレベル（ＶＤＤ１）が印加され、ｎＭＯＳトランジスタＭ１、Ｍ４、Ｍ２、Ｍ５はともに導通する。このサンプリング期間に、ｎＭＯＳトランジスタＭ３、Ｍ６が共に導通状態となり、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号ＣＫ又は／ＣＫに対応するトランジスタを流れる電流がＬｏｗレベル（ＶＳＳ２）の外部クロック信号／ＣＫ又はＣＫに対応するトランジスタを流れる電流よりも大きくなることで、センスノードＬＳＡＴ又はＬＳＡＢのうち、Ｈｉｇｈレベル（ＶＤＤ２）の外部クロック信号ＣＫ又は／ＣＫに対応するトランジスタに接続するセンスノードをより多くを放電する。
【００６７】
第２の内部クロック信号ＦＣＬＫの立ち下がり時点（したがって第１の内部クロック信号ＲＣＬＫの立ち上がり時点）から、インバータＩＮＶ２の遅延時間ｔｄ１のサンプリング期間、ｐＭＯＳトランジスタＭＰ１、ＭＰ４、ＭＰ２、ＭＰ５の各トランジスタのゲートにはＬｏｗレベル（ＶＳＳ１）が印加され、ｐＭＯＳトランジスタＭＰ１、ＭＰ４、ＭＰ２、ＭＰ５は導通する。このサンプリング期間（第１の内部クロック信号ＲＣＬＫの立ち上がりから時間幅ｔｄ１のサンプリング期間と同一）に、ｐＭＯＳトランジスタＭＰ３、ＭＰ６が共に導通状態となり、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号ＣＫ又は／ＣＫに対応するトランジスタを流れる電流がＨｉｇｈレベル（ＶＤＤ２）の外部クロック信号／ＣＫ又はＣＫに対応するトランジスタを流れる電流よりも大きくなることで、センスノードＬＳＡＴ又はＬＳＡＢのうち、Ｌｏｗレベル（ＶＳＳ２）の外部クロック信号ＣＫ又は／ＣＫに対応するトランジスタに接続するセンスノードをより多くを充電する。
【００６８】
例えば、サンプリング期間に、外部クロック信号ＣＫがＨｉｇｈレベル（ＶＤＤ１）、逆相の外部クロック信号／ＣＫがＬｏｗレベル（ＶＳＳ２）の場合、ｎＭＯＳトランジスタＭ３が第１の電流駆動能力で導通状態となり、ｎＭＯＳトランジスタＭ６が第１の電流駆動能力よりも小さい第２の電流駆動能力で導通状態となる。また、ｐＭＯＳトランジスタＭＰ３が第３の電流駆動能力で導通状態となり、ｐＭＯＳトランジスタＭＰ６が第３の電流駆動能力よりも大きい第４の電流駆動能力で導通状態となる。ここで、外部クロック信号ＣＫ、／ＣＫがＬｏｗレベル（ＶＳＳ２）になった場合にも、ｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力をｐＭＯＳトランジスタＭＰ３、ＭＰ６の電流駆動能力よりも大きいため、第２の電流駆動能力は第４の電流駆動能力よりも大きくなる。
【００６９】
このため、センスノードＬＳＡＴの放電量は、センスノードＬＳＡＢの放電量に比べ、大きくなり、センスノードＬＳＡＴとセンスノードＬＳＡＢとの間に差電位（ＬＳＡＴ＞ＬＳＡＢ）が生じる。
【００７０】
すなわち、外部クロック信号ＣＫのＬｏｗレベル（ＶＳＳ２）からＨｉｇｈレベル（ＶＤＤ２）への立ち上がりが第１の内部クロック信号ＲＣＬＫのＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）への立ち上がりよりもタイミング的に前にある場合、センスノードＬＳＡＴの放電量が、センスノードＬＳＡＢの放電量よりも大きくなり、サンプリング期間終了後に、センスアンプＡＭＰの出力はＨｉｇｈレベルとなり、ラッチ回路Ｌ１から出力される位相調整信号ＬＯＵＴは、Ｈｉｇｈレベルとなる。
【００７１】
また、サンプリング期間に、外部クロック信号ＣＫがＬｏｗレベル（ＶＳＳ２）、逆相の外部クロック信号／ＣＫがＨｉｇｈレベル（ＶＤＤ２）の場合、ｎＭＯＳトランジスタＭ３が第２の電流駆動能力で導通状態となり、ｎＭＯＳトランジスタＭ６が第１の電流駆動能力で導通状態となる。また、ｐＭＯＳトランジスタＭＰ３が第４の電流駆動能力で導通状態となり、ｐＭＯＳトランジスタＭＰ６が第３の電流駆動能力で導通状態となる。
【００７２】
このため、センスノードＬＳＡＴの放電量は、センスノードＬＳＡＢの放電量に比べ、小さくなり、センスノードＬＳＡＴとセンスノードＬＳＡＢとの間に差電位（ＬＳＡＴ＞ＬＳＡＢ）が生じる。
【００７３】
すなわち、外部クロック信号ＣＫのＬｏｗレベル（ＶＳＳ２）からＨｉｇｈレベル（ＶＤＤ２への立ち上がりが第１の内部クロック信号ＲＣＬＫのＬｏｗレベル（ＶＳＳ１）からＨｉｇｈレベル（ＶＤＤ１）への立ち上がりよりもタイミング的にあとに来る場合、センスノードＬＳＡＴの放電量が、センスノードＬＳＡＢの放電量よりも小さくなり、サンプリング期間終了後に、センスアンプＡＭＰの出力はＬｏｗレベルとされ、ラッチ回路Ｌ１から出力される位相調整信号ＬＯＵＴは、リセット状態のＬｏｗレベルのままとされる。
【００７４】
図３は、図２に示した回路の動作の一例を示す波形図である。図３には、図２のＣＫ、／ＣＫ、ＦＣＬＫ、ＲＣＬＫ、ＬＳＡＴ、ＬＳＡＢ、ＬＯＵＴ（ラッチ回路Ｌ１の出力である位相調整信号）の電圧波形が示されている。図３において、時間区間［Ｔ１，Ｔ２］は、第１の内部クロック信号ＲＣＬＫの立ち上がりからインバータＩＮＶ１の遅延時間ｔｄ１で規定されるサンプリング期間を表している。なお、図３には、外部クロック信号ＣＫが第１の内部クロック信号ＲＣＬＫよりも位相が進んでいる場合の動作波形が示されており、サンプリング期間［Ｔ１，Ｔ２］の間、外部クロック信号ＣＫはＨｉｇｈレベル、逆相の外部クロック信号／ＣＫはＬｏｗレベルに保たれる。
【００７５】
第１の内部クロック信号ＲＣＬＫの立ち上がりに同期して位相検知動作が開始され（サンプリング期間）、サンプリング期間を終えると、センスノードＬＳＡＴ、ＬＳＡＢ間の差電位をセンスアンプＡＭＰにて増幅し、ＬｏｗレベルにリセットされていたＬＯＵＴはＨｉｇｈレベルにセットされる。
【００７６】
図３において、センスノードＬＳＡＴ、ＬＳＡＢ電圧波形の破線は、比較例として、図５の関連技術の回路を用いた場合のセンスノードＬＳＡＴ、ＬＳＡＢの電圧波形を模式的に示したものである。図３において、センスノードＬＳＡＴ、ＬＳＡＢの電圧波形の実線は、本発明の実施形態に対応する波形である。
【００７７】
本発明によれば、サンプリング期間中に外部クロック信号ＣＫがＨｉｇｈレベル（ＶＤＤ２）の場合、タイミングＴ１のサンプリング期間開始時点から、センスノードＬＳＡＢの電位は下降するが、タイミングＴ２のサンプリング期間終了時点で、センスノードＬＳＡＢは、破線で示す比較例の波形と較べて電圧の下降の程度は小さく、よりＨｉｇｈレベル電位側（ＶＤＤ１側）にある。
【００７８】
同様に、センスノードＬＳＡＴの電位も、タイミングＴ１のサンプリング期間開始時点から下降し、タイミングＴ２において、センスノードＬＳＡＴは、破線で示す比較例の波形と較べて、よりＨｉｇｈレベル電位側（ＶＤＤ１側）にある。
【００７９】
ここで、比較例のサンプリングノードＬＳＡＢの電位が、ゲート電圧が外部クロック信号／ＣＫのＬｏｗレベル（ＶＳＳ２）の場合のｎＭＯＳトランジスタＭ６の電流駆動能力（第２の電流駆動能力）で変化するのに対し、本発明の実施形態のサンプリングノードＬＳＡＢの電位は、ゲート電圧が外部クロック信号／ＣＫのＬｏｗレベル（ＶＳＳ２）の場合のｎＭＯＳトランジスタＭ６の電流駆動能力（第２の電流駆動能力）とゲート電圧が外部クロック信号／ＣＫのＬｏｗレベル（ＶＳＳ２）の場合のｐＭＯＳトランジスタＭＰ６の電流駆動能力（第４の電流駆動応力）の差分で変化する。
【００８０】
一方、比較例のサンプリングノードＬＳＡＴの電位が、ゲート電圧が外部クロック信号ＣＫのＨｉｇｈレベル（ＶＤＤ２）の場合のｎＭＯＳトランジスタＭ３の電流駆動能力（第１の電流駆動能力）で変化するのに対し、本発明の実施形態のサンプリングノードＬＳＡＴの電位は、ゲート電圧が外部クロック信号ＣＫのＨｉｇｈレベル（ＶＤＤ２）の場合のｎＭＯＳトランジスタＭ３の電流駆動能力（第１の電流駆動能力）とゲート電圧が外部クロック信号ＣＫのＨｉｇｈレベル（ＶＤＤ２）の場合のｐＭＯＳトランジスタＭＰ６の電流駆動能力（第３の電流駆動能力）の差分で変化する。
【００８１】
上述のとおり、本実施形態においては、外部クロック信号ＣＫ、／ＣＫがＬｏｗレベルになった場合にも、ｎＭＯＳトランジスタＭ３、Ｍ６の電流駆動能力をｐＭＯＳトランジスタＭＰ３、ＭＰ６の電流駆動能力よりも大きくなるように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのサイズを設定しているため、第１〜４の電流駆動能力の大小関係は、電流駆動能力が大きい方から順に、第１の電流駆動能力、第２の電流駆動能力、第４の電流駆動能力、第３の電流駆動能力となる。
【００８２】
このため、サンプリング期間終了時点で、本実施形態のセンスノードＬＳＡＴとＬＳＡＢの差電位は、比較例のそれと較べて、より拡大されている。具体的には、本実施形態のセンスノードＬＳＡＴとＬＳＡＢの差電位は、比較例のそれと較べて、第４の電流駆動能力と第３の電流駆動能力との差分大きくなる。図３の場合、サンプリング期間終了時（タイミングＴ２）において、センスノードＬＳＡＴの電位はＬＳＡＢの電位よりも低く、センスアンプＡＭＰでの差動増幅の結果、位相調整信号ＬＯＵＴはＨｉｇｈレベルとなる。
【００８３】
図４は、外部クロック信号ＣＫが第１の内部クロック信号ＲＣＬＫよりも位相が遅れている場合における、図５の関連技術と、本実施例の位相検知回路との動作をシミュレートした結果を示すものである。図４の例では、第１の内部クロック信号ＲＣＬＫの立ち上がりが、外部クロック信号ＣＫの立ち上がりより、も３８ｐｓ（ピコ秒）ほど早い。図４では、第１の内部クロック信号ＲＣＬＫの立ち上がりのスルレート（ｓｌｅｗ  ｒａｔｅ）は、低振幅の外部クロック信号ＣＫよりも高く、第１の内部クロック信号ＲＣＬＫの立ち上がり波形がその振幅中心に達するタイミングは、外部クロック信号ＣＫの立ち上がり波形が振幅中心に達するタイミングよりも、３８ｐｓ前にある。このため、位相調整信号
ＬＯＵＴは、Ｌｏｗレベルとなることが期待される。すなわち、外部クロック信号ＣＫの立ち上がりが第１の内部クロック信号ＲＣＬＫの立ち上がりよりも遅れている場合、センスノードＬＳＡＴとＬＳＡＢの電位は、ＬＳＡＢ＜ＬＳＡＴとなり、センスアンプＡＭＰの出力ＬＯＵＴはＬｏｗレベルとなるべきである。
【００８４】
しかしながら、図４に示すように、比較例では、センスノードＬＳＡＴとＬＳＡＢの差動アンプによる増幅前の初期差電位（サンプリング期間終了時点での電位差）が、ＬＳＡＢ＞ＬＳＡＴと反転している。すなわち、ＬＳＡＢ＜ＬＳＡＴとなるべきところ、（ＬＳＡＴの電位）−（ＬＳＡＢの電位）＝−１３．５ｍＶと反転している。この結果、位相調整信号ＬＯＵＴはＨｉｇｈレベルとなり、誤判定となる（図４のＬＯＵＴ（比較例）参照）。なお、図５のシミュレーションでは、図２のラッチ回路Ｌ１は、位相検知動作前に、リセット信号Ｒｅｓｅｔにより出力がＨｉｇｈレベルにリセットされている。
【００８５】
比較例に対して、本発明の実施例においては、図４に示すように、センスノードＬＳＡＴとＬＳＡＢの差動アンプによる増幅前の初期差電位（サンプリング期間終了時点での電位差）は、ＶＳＳ側とＶＤＤ側に拡大しており、（ＬＳＡＴの電位）−（ＬＳＡＢの電位）＝５９．２ｍＶが得られる。このため、ＬＳＡＴ＞ＬＳＡＢに対応して、期待通り、ＬＯＵＴとして、Ｌｏｗレベル出力を得ることができた（図４のＬＯＵＴ（本発明）参照）。このようにして、本発明によれば、位相検知回路の不感帯を低減している。
【００８６】
本発明の前記実施例の作用効果を説明する。
【００８７】
位相検知回路において、位相サンプリングの初期差電位を増加でき、高精度化を図ることができる。
【００８８】
初期差電位の増大によりサンプリング期間を短縮し位相検知の不感帯を低減することができる。
【００８９】
なお、図２の構成において、ｐＭＯＳトランジスタＭＰ１、ＭＰ４の段と、ｐＭＯＳトランジスタＭＰ２、ＭＰ５の段の縦積み構成を入れ換えてもよいことは勿論である。また、ｎＭＯＳトランジスタＭ１、Ｍ４の段と、ｎＭＯＳトランジスタＭ２、Ｍ５の段の縦積み構成を入れ換えてもよいことは勿論である。
【００９０】
また、図２の構成において、ｎＭＯＳトランジスタＭ１、Ｍ４、Ｍ２、Ｍ５とｐＭＯＳトランジスタＭＰ１、ＭＰ４、ＭＰ２、ＭＰ５とを、個別のトランジスタとして構成したが、図６に示すように、ｎＭＯＳトランジスタＭ１、Ｍ４の代わりにｎＭＯＳトランジスタＭ７を用い、ｎＭＯＳトランジスタＭ２、Ｍ５の代わりにｎＭＯＳトランジスタＭ８を用い、ｐＭＯＳトランジスタＭＰ１、ＭＰ４の代わりにｎＭＯＳトランジスタＭＰ７を用い、ｐＭＯＳトランジスタＭＰ２、ＭＰ５の代わりにｐＭＯＳトランジスタＭＰ８を用いる構成としてもよい。
【００９１】
さらに、本発明の上記実施例では、プリチャージ電位を電源電位ＶＤＤ１としたが、プリチャージ電位を電源電位ＶＤＤ１以外の電位に設定してもよい。例えば、プリチャージ電位を電源電位ＶＤＤ１の略半分（１／２ＶＤＤ１）とした場合、センスノードＬＳＡＴ、ＬＳＡＢが電源電位ＶＤＤ１に張り付くことを考慮する必要がなく、ｐＭＯＳトランジスタＰＭ１〜６のＷサイズを大きくすることができる。
【００９２】
なお、上記特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９３】
１  ＤＬＬ回路
１０  デューティ調整部
２０  位相調整部
３０  位相検知回路
４０  デューティ判定部
５０  内部回路
１００  ＤＬＬ制御部
ＣＫ、／ＣＫ  外部クロック信号
ＦＣＬＫ  第２の内部クロック信号
Ｍ１〜Ｍ６  ｎＭＯＳトランジスタ
ＭＰ１〜ＭＰ６  ｐＭＯＳトランジスタ
Ｌ１  ラッチ回路
ＲＣＬＫ  内部クロック信号（第１の内部クロック信号）
ＬＯＵＴ  位相調整信号
ＬＳＡＴ、ＬＳＡＢ  ノード（センスノード）
【図１】
2011050004.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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