(57)【要約】【課題】  高速動作が可能な半導体装置を提供する。【解決手段】  半導体基板上の絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記ゲート絶縁膜及びゲート電極の側壁に沿うように形成された側壁絶縁膜と、前記絶縁層に底面が接する合金層を含んで構成されたソース／ドレイン層と、 前記合金層と前記半導体層との界面に自己整合的に偏析され、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が形成された不純物導入層とを有する半導体装置を形成する。【選択図】図６
2011014806.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記ゲート絶縁膜及びゲート電極の側壁に沿うように形成された側壁絶縁膜と、前記絶縁層に底面が接する合金層を含んで構成されたソース／ドレイン層と、 前記合金層と前記半導体層との界面に自己整合的に偏析され、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が形成された不純物導入層とを有することを特徴とする半導体装置。  
【請求項２】
前記合金層からなるソース／ドレイン層は、その上面がゲート絶縁膜の高さより上に積みあがっていることを特徴とする請求項１記載の半導体装置。  
【請求項３】
前記結晶方位面は（１００）面であることを特徴とする請求項１記載の半導体装置。  
【請求項４】
前記絶縁層はＳｉＯ2膜であり、ＳＯＩ基板であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記合金層はニッケルダイシリサイド（ＮｉＳｉ2）であることを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板上に絶縁層を形成する工程と、前記絶縁層上に半導体層を形成し、該半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の側壁に側壁絶縁膜を形成する工程と、前記半導体層上の全面に不純物を導入する工程と、前記半導体層上の全面に金属膜を成膜する工程と、熱処理にて前記金属膜と前記半導体層とを反応させることにより、該半導体層の結晶方位面に沿って接合面が形成された合金層からなるソース／ドレイン層を形成すると同時に、前記不純物を前記半導体層側に拡散させ、前記ソース／ドレイン層と前記半導体層との界面に活性化された不純物導入層を形成する工程と、前記合金層を形成した時の未反応の金属を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記熱処理は波長が３μｍ以上の長波長レーザーアニールを用い、８００℃以上の高温、１０ミリ秒以下の極短時間で行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記結晶方位面は（１００）面であることを特徴とする請求項６記載の半導体装置。  
【請求項９】
前記絶縁層はＳｉＯ2膜であり、ＳＯＩ基板であることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記合金層はニッケルダイシリサイド（ＮｉＳｉ2）であることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＳＯＩウエハ上に形成されたＭＩＳ（Metal Insulator Semiconductor）トランジスタに適用して有効な技術に関する。
【背景技術】
【０００２】
デジタル家電用マイコンやパーソナルコンピュータなどに用いられる大規模集積回路（ＬＳＩ）には高速化、低消費電力化、多機能化が求められている。回路を構成する電子素子、例えば、シリコン（Ｓｉ）電界効果型トランジスタ（ＦＥＴ）に代表されるＭＩＳトランジスタにおいては、これまで、リソグラフィ技術を駆使し、主にゲート長を短縮化することによって、素子の高性能化（電流駆動力の向上、消費電力の低減）が実現されてきた。しかしながら、ゲート長が１００ｎｍ以下のＭＩＳトランジスタにおいては、微細化技術のみでは、短チャネル効果により、性能向上率が飽和（または、減少）しかつ消費電力が増大してしまう問題が生じ、性能向上と消費電力低減の両立が困難になっている。  
これらの問題に加えて、微細化の進行に伴う新たな課題として、素子のばらつきの増大がより深刻になってきている。素子のばらつきが大きくなると、全ての回路を正常に動作させるために必要な電圧マージンを確保させる必要から、微細化と共に進めてきた電源電圧の低減が困難になる。  
これは単一素子あたりの消費電力の低減を困難にすることになり、微細化と共に集積度の上がった半導体チップの消費電力を増大させてしまう。さらに、素子のばらつきが大きいと、消費電力性能の悪い素子がチップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまで可能であった、微細化によって同一面積のチップでの消費電力を変えずに回路規模や機能を増大させることが困難になってきている。  
素子のばらつきを抑制して半導体チップの性能を飛躍的に向上することが可能な技術として、特許文献1に示すようなシリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator)技術が開示されている。この技術は、従来のＳＯＩ技術と異なり、ＳＯＩ層および埋め込み絶縁（ＢＯＸ：Buried Oxide）層を非常に薄くしたＳＯＩ基板を用いて完全空乏型ＳＯＩ（ＦＤＳＯＩ：fully-depleted Silicon-On-Insulator）素子を形成すると共に、ＢＯＸ層の裏面からバイアス電圧を印加することによって、素子のしきい値電圧を変化させることを可能とするものである。
【０００３】
ＳＯＩ層を薄くすることはＭＩＳトランジスタのソース／ドレイン半導体領域を浅く形成することにつながる。また、バルクＳｉウエハを用いたＭＩＳトランジスタのソース／ドレイン半導体領域の作製において、ソース／ドレイン  エクステンションやハロー構造などの不純物濃度プロファイルの設計をソース／ドレイン半導体領域を浅く形成することにより、短チャネル効果の抑制を図っている。 このようにソース／ドレイン半導体領域を浅く形成すること、は、チャネル領域への電界の影響を少なくし、パンチスルーを抑制できるため効果的である。但し、ソース／ドレイン寄生抵抗が増大してしまうため、図1に示すようにソース／ドレイン部分のみに選択エピタキシャル成長を用いてＳｉ層を積み上げることにより、ソース／ドレイン寄生抵抗を下げることが行われる。特許文献2、特許文献3および特許文献4に開示されている。  
これら特許文献2、特許文献3および特許文献4では、積み上げＳｉ層のゲート側端部の面を傾斜させるために、選択成長時に形成されるファセット面を利用していることが開示されている。  
しかし選択エピタキシャル成長を用いてＳｉ層を積み上げるプロセスは温度が８００度以上の高温が必要であり選択エピタキシャル成長前に既に形成されたエクステンション構造などの不純物濃度プロファイルを設計値から崩してしまうという問題、積み上げ成長における選択成長条件により精密に形成されるファセット面を制御しなくてはその後のプロセスにばらつきが生じ、その結果ＳＯＩ基板を用いても肝心の素子のばらつきが小さくならないという問題点があり、実用上かなりの困難が生じる。
【０００４】
また、微細化された電界効果型トランジスタのソース／ドレイン層の高抵抗化を抑制するために、ソース／ドレイン層の表面を金属シリサイド化（合金化）することが行なわれている。 例えば、特許文献５には、金属シリサイド層の接合リークを低減するために、ＳＯＩ層のシリコン部分である拡散層と金属シリサイド層との接合界面を（１１１）シリコン面に形成する方法が開示されている。  
さらに近年、良好な短チャネル特性を示すデバイスとして、ソース／ドレインをこの金属シリサイドで形成したショットキー障壁型ＭＩＳトランジスタが注目されてきている。  図２にこのショットキー障壁型ＭＩＳトランジスタ構造の一例を示す。ＳＯＩ基板上にショットキー・トンネル接合を利用したＭＩＳトランジスタが作られる。シリコン層のチャネル領域の上部にゲート絶縁膜を挟んでゲート電極 が設けられ、チャネル領域の両側には金属シリサイドのソース領域とドレイン領域が設けられている。
【０００５】
図３に示すエネルギーバンド図により、ショットキー障壁型ＭＩＳトランジスタの動作原理について説明する。ここでは代表してＰ型ＭＩＳトランジスタについて説明する。ゲート電圧を印加することでトンネル抵抗が小さくなり、電流が流れやすくなる。しかしソース／ドレイン端の金属／Ｓｉショットキー接合が抵抗成分となって界面接触抵抗が生じ、トランジスタのオン電流を抑制することになる。これまでソース／ドレイン領域に使用する金属材料として、チタンシリサイド（ＴｉＳｉ2）や コバルトシリサイド（ＣｏＳｉ2） 、ニッケルモノシリサイド（ＮｉＳｉ）などの低抵抗シリサイドの使用が検討されているが、これらの材料は、Ｎ型ＭＩＳトランジスタの電子障壁Ｐ型ＭＩＳトランジスタの正孔障壁が０．６eＶ と比較的高い。ショットキー障壁型ＭＩＳトランジスタにおいて障壁が高いということは、オフ電流の抑制には有効であるが、オン電流を向上させるためには不利となる。 
チタンシリサイド（ＴｉＳｉ2）や コバルトシリサイド（ＣｏＳｉ2） 、ニッケルモノシリサイド（ＮｉＳｉ）などの低抵抗シリサイドを使用すると、面心斜方晶として形成されるこれらシリサイド層は横方向のシリサイド反応が早いため微細なゲート長、たとえば５００ｎｍ以下のゲート長（半導体チャネル領域）にて形成するＭＩＳトランジスタでは、図４に示すようにＳｉチャネル領域がすべてシリサイド化してしまいトランジスタとして動作しないという問題点がある。
【０００６】
特許文献６には、この問題を解決するために ニッケルダイシリサイドのソースドレインを形成する方法が開示されている。公知のダイシリサイド形成法によると、ニッケルダイシリサイドは８５０℃以上の数秒オーダーのランプ加熱アニールでなければ形成できない。ニッケルダイシリサイドは面心立方晶で形成されるが、通常（１００）面の他に（１１１）面のファセット状の構造が多く含まれて形成される。このため図５に示すようにＳｉチャネル領域では深さ方向に広がりながらソース／ドレイン層を構成する金属層が形成される。このため、ゲート電極からのゲート電圧印加による支配が及び難いチャネルの深い領域でのショットキー障壁が高まってしまい、トランジスタ特性上望ましくない。さらに本文献では、ニッケルスパッタ、アニールでシリサイド層を形成後さらに不純物イオン注入と低温ランプアニールを用い不純物を偏析させ界面接触抵抗を下げることを記している。不純物偏析は起こるが、低温の熱処理のため偏析させた不純物層の活性化率が低く、すなわち界面の接触抵抗は高いままであり、金属／Ｓｉショットキー障壁を低減する効果は低いという問題点がある。 
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２５１７７６号公報
【特許文献２】特開平８−２９８３２８号公報
【特許文献３】特開２００１−１５７４５号公報
【特許文献４】特開平１１−７４５０６号公報
【特許文献５】特開２００２−１１０９９１号公報
【特許文献６】特開２００６−３４４８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、極薄膜ＳＯＩ層に代表されるようなＦＤＳＯＩ  ＭＩＳトランジスタ薄膜半導体層へ形成される積み上げソース／ドレイン構造を選択Ｓｉエピタキシャル成長を用わずに行う半導体装置およびその製造方法を提供することである。また、接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図るとともに、ショートチャネル効果を抑制することが可能な半導体装置およびその製造方法を提供することである。さらに、ショットキー障壁型ＭＩＳトランジスタにおいて、トランジスタ動作時のトンネル抵抗およびドレイン端の抵抗を小さくすることが可能な半導体装置およびその製造方法を提供することである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。  
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。  
本発明の第１の発明の特徴は、（１） 半導体基板上の絶縁層上に形成された半導体層と、ゲート絶縁膜を介して前記半導体層上に配置されたゲート電極と、前記ゲート絶縁膜及びゲート電極の側壁に沿うように形成された側壁絶縁膜と、前記絶縁層に底面が接する合金層を含んで構成されたソース／ドレイン層と、 前記合金層と前記半導体層との界面に自己整合的に偏析され、前記半導体層の結晶方位面に沿ってチャネル領域に対する接合面が形成された不純物導入層とを有する半導体装置にある。  
（１）において、（２）前記合金層からなるソース／ドレイン層は、その上面がゲート絶縁膜の高さより上に積みあがっている。 Siの厚さが薄い(薄膜SOIウエハなので)ので、そのままではトランジスタの拡散層の幅も薄くなってしまい抵抗が上がってしまうので望ましくないからです。
（１）において、（３）前記結晶方位面は（１００）面であることが好ましい。上記のように、上にシリサイド反応を持ち上げたいので（１００）面が好ましいのと、チャネル方向ぎりぎりまでシリサイド拡散層を近づけたいので、界面はまっすぐ(すなわち１００面)が好ましいからです。
（１）において、（４）前記絶縁層はＳｉＯ2膜であり、ＳＯＩ基板であることが好ましい。これは製法が簡単だからです。
（１）において、（５）前記合金層はニッケルダイシリサイド（ＮｉＳｉ2）であることが好ましい。選択性よくシリサイド化できる、積み上げ拡散層が実現できる、不純物をN,P型とも偏析できショットキーバリヤ高さを低減できる、という条件を全て満たすからです。
【００１１】
本発明の第２の発明の特徴は、（６）半導体基板上に絶縁層を形成する工程と、前記絶縁層上に半導体層を形成し、該半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の側壁に側壁絶縁膜を形成する工程と、前記半導体層上の全面に不純物を導入する工程と、前記半導体層上の全面に金属膜を成膜する工程と、熱処理にて前記金属膜と前記半導体層とを反応させることにより、該半導体層の結晶方位面に沿って接合面が形成された合金層からなるソース／ドレイン層を形成すると同時に、前記不純物を前記半導体層側に拡散させ、前記ソース／ドレイン層と前記半導体層との界面に活性化された不純物導入層を形成する工程と、前記合金層を形成した時の未反応の金属を除去する工程とを有する半導体装置の製造方法にある。
（６）において、（７）前記熱処理は波長が３μｍ以上の長波長レーザーアニールを用い、８００℃以上の高温、１０ミリ秒以下の極短時間で行うことが好ましい。これくらいの条件以上であれば選択性よくシリサイド化できる、積み上げ拡散層が実現できる、不純物をN,P型とも偏析できショットキーバリヤ高さを低減できる、という条件を満たす様に、ニッケルダイシリサイド（ＮｉＳｉ2）が形成できるからです。
（６）において、（８）前記結晶方位面は（１００）面であることが好ましい。  
（６）において、（９）前記絶縁層はＳｉＯ2膜であり、ＳＯＩ基板であることが好ましい。
（６）において、（１０）前記合金層はニッケルダイシリサイド（ＮｉＳｉ2）であることが好ましい。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
本発明によれば、不純物注入後ニッケルスパッタを行ない、その後レーザーアニールで極短時間高温アニールすることにより不純物の電気的高活性化、ニッケルダイシリサイド化とそれに伴う不純物偏析を同時に行なう。ニッケルダイシリサイドは面心立方晶（１００）面方向にシリサイド反応が進みやすいため、シリサイド反応が縦方向にも効果的に進む。そのため自己整合的に積み上げ拡散層が形成されソース／ドレイン拡散層の寄生抵抗低減が実現できる。側壁絶縁膜幅、アニール条件の調整によりチャネル方向(横方向)のシリサイド反応幅を調整する。シリサイド反応時は、不純物はSi側に取り込まれるため、最終的にはソース／ドレイン拡散層とＳｉチャネルの界面に偏析する。極短時間高温アニールで形成するためファセットのないニッケルダイシリサイドフルメタルソースドレインが形成可能であり、不純物偏析により金属／Ｓｉショットキー障壁を低減させ界面接触抵抗を低減することでトランジスタ特性向上を実現する。これらの効果により高速動作が可能なＭＩＳトランジスタを提供することができる。
【発明の効果】
【００１３】
トランジスタ動作時のトンネル抵抗およびドレイン端の抵抗を小さくすることができ、高速動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明出願の背景説明図である。
【図２】ショットキー障壁型ＭＩＳトランジスタの断面構造図である。
【図３】ショットキー障壁型ＭＩＳトランジスタのエネルギーバンドプロファイルの変化の説明図である。
【図４】従来の実施形態に係る半導体装置ショットキー障壁型ＭＩＳトランジスタの断面構造図である。
【図５】既出願済のショットキー障壁型ＭＩＳトランジスタの断面構造図である。
【図６】本発明の実施の形態１における半導体装置の一例の要部断面図である。
【図７】本発明の実施の形態１における半導体装置の一例の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の実施形態に係るレーザーアニールプロセスの説明図である。
【図１７】ショットキー障壁型ＭＩＳトランジスタのエネルギーバンドプロファイルの変化の説明図である。
【図１８】本発明の実施形態に係る半導体装置の界面接触抵抗特性を示す図である。
【図１９】本発明の実施形態に係る半導体装置のＶG−ＩD特性を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１６】
まず、本発明の実施の形態におけるＭＩＳトランジスタを備えた半導体装置の構造について説明する。  
本発明の実施の形態による半導体装置の製造方法を図７〜図１５を用いて工程順に説明する。説明を簡単にするために、ＮＭＩＳトランジスタのみを図示および説明し、他の素子の図示および説明は省略する。  
まず、図７に示すような支持基板１と埋め込み絶縁膜層（ＢＯＸ層）２と半導体層（ＳＯＩ層）３とからなるＳＯＩ基板を用意する。支持基板１は、面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型単結晶シリコンからなる。ＳＯＩ層３は、面方位が（１００）、オリエンテーションフラットまたはノッチと平行な方向の結晶方位が＜１１０＞、厚さが３０ｎｍのｐ型単結晶シリコンからなる。ＢＯＸ層２は、厚さが１０ｎｍの酸化シリコン膜からなる。公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、ＳＯＩ層３の表面から支持基板１に達する深さ３００ｎｍ程度の素子分離溝４を形成する。  
次に、図８に示すように、ドライエッチングおよびウェットエッチングすることによって、ＭＩＳトランジスタＦＤＳＯＩ素子形成領域においてもウエルとコンタクトを取ることを可能とするために、コンタクト領域のＳＯＩ層３とＢＯＸ層２を除去し、支持基板１の表面を露出させる。露出した支持基板１の表面は、ＢＯＸ層２と支持基板１との貼り合わせ界面であるため、必要に応じて犠牲酸化などを行い、表面層の一部を除去する。  
次に、図９に示すように、不純物のイオン注入と、不純物を活性化するための急速熱処理とを行うことにより、支持基板１にｐ型ウエル５を形成する。ピーク不純物濃度が１０１８／ｃｍ３程度、そのピーク深さ位置がＢＯＸ層２より深くなるように調整する。
【００１７】
次に、図１０に示すように、表面を熱酸化して膜厚２ｎｍ程度のゲート絶縁膜６を形成した後、ゲート絶縁膜６上にＣＶＤ法で多結晶シリコン膜７を堆積し、さらに、多結晶シリコン膜７上にＣＶＤ法でゲート保護用の酸化シリコン膜８を堆積する。さらにこれらをドライエッチングすることにより、ＮＭＩＳトランジスタのゲート電極を形成する。 
次に、図１１に示すように、ゲート電極８の両側のＳＯＩ層３と、コンタクト領域の支持基板１（ｐ型ウエル５）とに不純物をイオン注入することにより、ｎ−型半導体領域９を形成する。  
次に、図１２に示すように、ＣＶＤ法で堆積した窒化シリコン膜をドライエッチングしてゲート電極の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０の残幅は例えば２０ｎｍ程度である。
【００１８】
次に、図１3に示すように、サイドウォールスペーサ１０の両側のＳＯＩ層３と、コンタクト領域の支持基板１（ｐ型ウエル５）とに不純物をイオン注入することにより、ｎ+型半導体領域１１を形成する。
【００１９】
この後、ゲート保護用の酸化シリコン膜８を公知の洗浄技術にて除去後、公知のスパッタ技術を用いてＮｉのスパッタを行なう。スパッタ膜厚はたとえば２０ｎｍ程度である。
次に、図１4に示すように、ｎ−型半導体領域９およびｎ＋型半導体領域１１に導入された不純物の電気的高活性化、ニッケルダイシリサイド層１２の形成とそれに伴う不純物偏析を同時に行なう目的で長波長レーザーアニール処理を極短時間高温アニールする。アニールの条件は例えば１２００℃  ８００μｓである。ニッケルダイシリサイドは面心立方晶（１００）面方向にシリサイド反応が進みやすいため、シリサイド反応が縦方向にも効果的に進む。そのため自己整合的に積み上げ拡散層が形成されソース／ドレイン拡散層の寄生抵抗低減が実現できる。側壁絶縁膜幅、アニール条件の調整によりチャネル方向(横方向)のシリサイド反応幅を調整する。シリサイド反応時は、不純物はＳｉ側に取り込まれるため、最終的にはソース／ドレイン拡散層とＳｉチャネルの界面に偏析する。極短時間高温アニールで形成するためファセットのないニッケルダイシリサイドフルメタルのソースドレインが形成可能である。
【００２０】
長波長レーザーアニール処理は、長波長のレーザーを用いたアニール処理であり、用いるレーザ（レーザ光）の波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ２ガスレーザー（波長１０．６μｍ）を用いてウエハをスキャンする方式でアニール処理を行うことができる。図１６に示すように、レーザービーム幅、レーザー強度とスキャン時間でピーク温度、アニール時間が設定される。主面に長波長レーザーを照射することで、アニール対象領域を所望のアニール温度に加熱することができる。本実施の形態では、アニール処理に長波長レーザーアニールを用いることで、ランプアニールのようなＲＴＡに比べて、より高い温度により短い時間で昇降温することができ、高温・短時間のアニールが可能になる。
【００２１】
次に、図１５に示すように、ＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１３を堆積した後、層間絶縁膜１３をドライエッチングすることにより、ニッケルダイシリサイドの表面を露出するコンタクトホール１４を形成する。  
続いて、コンタクトホール１４の内部にＷ膜などからなるプラグ１５を形成した後、層間絶縁膜１３の上部にＡｌ合金膜などからなる配線を形成する。その後の配線形成工程は、公知の技術と同一であるため、図示および説明は省略する。 
【実施例２】
【００２２】
公知のフォトリソグラフィー技術を用い、全てのイオン注入工程に関しｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成してＣＭＩＳＦＥＴを形成する。
図１７は、本発明の一実施形態に係る半導体装置における、不純物偏析層の効果を示す説明図である。高濃度不純物偏析層によりP+／N-急峻接合が形成され、空乏層が狭くなりバンド端トンネル電流による正孔注入が多くなる、すなわちショットキー障壁が低減していることを示す。
【００２３】
本実施の形態では、多結晶シリコン膜厚を調整することで、多結晶シリコン膜を完全にシリサイド化した、いわゆるフルシリサイドのゲート電極とすることもできる。また、公知のゲートダマシン手法等を用いて例えばＴｉＮ膜などの金属材料でゲート電極を形成することを妨げるものではない。もちろん他のあらゆる金属から構成しても良い。  
本実施の形態では、他のスパッタ材料、例えばＰｔ、Ｅｒ等のあらゆる金属から構成しても良い。また、公知のチタンシリサイド（ＴｉＳｉ2）や コバルトシリサイド（ＣｏＳｉ2） 、ニッケルモノシリサイド（ＮｉＳｉ）などにおいてスパッタ手法等の改善により本発明と同等の効果を得られる場合には、これらの合金で形成することを妨げるものではない。
【００２４】
本実施の形態では、埋め込み絶縁膜層（ＢＯＸ層）２、半導体層（ＳＯＩ層）３が薄い、ＦＤＳＯＩ  ＭＩＳトランジスタの例で説明しているが、その膜厚に制限があるわけではなく、任意の厚さで形成することが可能である。
なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、ＳＯＩ層３に代わる半導体層の材質としては、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２に代わる絶縁層としては、例えば、ＳｉＯＮまたはＳｉ３Ｎ４などの絶縁層または埋め込み絶縁膜を用いることができる。また、ＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板またはレーザーアニール基板などを用いることができる。また、ＳＯＩ層３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。  
ゲート絶縁膜６の材質としては、例えば、ＳｉＯ２の他、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ２Ｏ５等の誘電体を用いるようにしてもよい。
【００２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００２６】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【符号の説明】
【００２７】
１  支持基板 
２ 埋め込み絶縁膜層（ＢＯＸ層）
３ 半導体層（ＳＯＩ層）
４ 素子分離溝
５ ｐ型ウエル
６ ゲート絶縁膜
７ 多結晶シリコン膜
８  酸化シリコン膜
９  ｎ−型半導体領域
１０ サイドウォールスペーサ（側壁絶縁膜）
１１  ｎ+型半導体領域
１２  ニッケルダイシリサイド層
１３  層間絶縁膜
１４  コンタクトホール
１５  プラグ
【図３】
2011014806.tif 000003
【図７】
2011014806.tif 000004
【図１６】
2011014806.tif 000005
【図１８】
2011014806.tif 000006
【図１９】
2011014806.tif 000007
【図１】
2011014806.tif 000008
【図２】
2011014806.tif 000009
【図４】
2011014806.tif 000010
【図５】
2011014806.tif 000011
【図６】
2011014806.tif 000012
【図８】
2011014806.tif 000013
【図９】
2011014806.tif 000014
【図１０】
2011014806.tif 000015
【図１１】
2011014806.tif 000016
【図１２】
2011014806.tif 000017
【図１３】
2011014806.tif 000018
【図１４】
2011014806.tif 000019
【図１５】
2011014806.tif 000020
【図１７】
2011014806.tif 000021