(57)【要約】【課題】ある試験パターンの終了後に、出力ノードの出力状態を固定する。【解決手段】レート発生回路４は、所定の周期のレート信号ＲＡＴＥを発生するとともに、所定の試験パターンの完了を契機としてアサートされるエンドレート信号ＥＮＤ＿ＲＡＴＥを発生する。波形データ生成部２は、レート信号ＲＡＴＥと同期して、ＤＵＴに供給すべきテストパターン信号を記述する波形データＤＷを生成する。エッジ生成部１２は、波形データＤＷにもとづき、テストパターン信号のポジティブエッジ、ネガティブエッジそれぞれのタイミングでアサートされるセットパルス、リセットパルスを生成し、ＲＳフリップフロップ１４に出力する。出力固定部１６は、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされると、ＲＳフリップフロップ１４の遷移を禁止する。【選択図】図１
2011033407.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期のレート信号を発生するとともに、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するレート発生回路と、
前記レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、
前記波形データを受け、前記テストパターン信号を生成する波形生成部と、
を備え、
前記波形生成部は、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、
前記セットパルスおよび前記リセットパルスに応じて出力レベルが遷移し、前記テストパターン信号を出力するフリップフロップと、
前記エンドレート信号がアサートされると、前記フリップフロップの遷移を禁止する出力固定部と、
を備えることを特徴とする試験装置。
【請求項２】
前記エンドレート信号がアサートされると、前記出力固定部による前記フリップフロップの遷移禁止に先立ち、前記フリップフロップに、セットパルスおよびリセットパルスの一方を出力する状態制御部をさらに備えることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記状態制御部は、前記セットパルスと前記リセットパルスのいずれを出力するかをユーザにより設定可能に構成されることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記出力固定部は、前記セットパルスおよび前記リセットパルスを受け、それぞれを遮断、導通させるゲート素子を含み、前記ゲート素子は、前記エンドレート信号がアサートされる前は導通状態であり、アサートされた後は遮断状態となることを特徴とする請求項１から３のいずれかに記載の試験装置。
【請求項５】
所定の周期のレート信号を発生するとともに、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するレート発生回路と、
前記レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、
前記波形データを受け、前記テストパターン信号を生成する波形生成部と、
を備え、
前記波形生成部は、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、
前記セットパルスおよび前記リセットパルスに応じて出力レベルが遷移し、前記テストパターン信号を出力するフリップフロップと、
を含み、
本試験装置はさらに、
前記エンドレート信号がアサートされると、前記フリップフロップの出力レベルを、ハイレベルまたはローレベルのいずれかに設定する状態制御部を備えることを特徴とする試験装置。
【請求項６】
前記状態制御部は、前記エンドレート信号がアサートされると、前記フリップフロップに、セットパルスおよびリセットパルスのうちユーザが設定する一方を出力することを特徴とする請求項５に記載の試験装置。
【請求項７】
前記波形生成部は、前記エンドレート信号がアサートされると、前記状態制御部により前記フリップフロップの出力レベルが設定された後に、前記フリップフロップの遷移を禁止する出力固定部をさらに含むことを特徴とする請求項５または６に記載の試験装置。
【請求項８】
前記出力固定部は、前記セットパルスおよび前記リセットパルスを受け、前記エンドレート信号に応じて、それぞれを遮断、導通させるゲート素子を含むことを特徴とする請求項７に記載の試験装置。
【請求項９】
所定の周期のレート信号を発生するステップと、
所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するステップと、
前記レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成するステップと、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するステップと、
前記セットパルスおよび前記リセットパルスに応じて出力レベルが遷移するフリップフロップを利用して、前記テストパターン信号を生成するステップと、
前記エンドレート信号がアサートされると、前記フリップフロップの遷移を禁止するステップと、
を備えることを特徴とする試験方法。
【請求項１０】
所定の周期のレート信号を発生するステップと、
所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するステップと、
前記レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成するステップと、
前記波形データにもとづき、前記テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよび前記テストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するステップと、
前記セットパルスおよび前記リセットパルスに応じてセット、リセットが遷移するフリップフロップを利用して、前記テストパターン信号を生成するステップと、
前記エンドレート信号がアサートされると、前記フリップフロップの出力レベルをハイレベルまたはローレベルのいずれかに設定するステップと、
を備えることを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験技術に関する。
【背景技術】
【０００２】
近年、半導体はＳＯＣ（System On Chip）に代表される様々な機能が統合されたデバイスが実用化されており、それにともない半導体デバイスの試験工数は増加の一途をたどっている。そのため試験時間削減を目的としてテストラインの増設が行われる一方、半導体試験装置（以下、単に試験装置と称する）自体の改善によって試験時間を削減する試みもなされている。
【０００３】
一般的に半導体試験は、パターン生成プログラムを用いて試験パターンを生成し、プログラム制御によって試験のシーケンスを制御する。試験装置は、試験パターンにしたがい、期待値比較などの処理を行い、被試験デバイス（以下、Device Under Test：ＤＵＴと称する）の良否を判定し、あるいは不良箇所を特定する。
【０００４】
ユーザサイドからみると、試験パターン以外の前処理、後処理もパターンとして規定する必要がある。たとえば被試験デバイス側に実装されるＤＬＬ（Delay Locked Loop）やＳＥＲＤＥＳ（SERializer/DESerializer）等の回路は、動作に先立って初期化が必要である。そこで、試験装置側に前処理パターンとしてそれらのイニシャライズパターンが用意され、試験パターンの前処理として実行される。それらは、流用、再利用されることが多い。
【０００５】
こうしたイニシャライズパターンは、一般的にパターン長も長く、実行時間も長い。またイニシャライズパターンには、診断や調整を目的とする調整モードに切り替えるための制御信号が含まれる場合がある。たとえばある種のＬＳＩは、その内部のフリップフロップを直列に接続して、スキャンチェインを形成し、スキャンチェインに対して試験装置からデータを流し込んで、機能の正常性を確認するスキャン診断が実行可能に構成される。この場合、イニシャライズパターンには、ＤＵＴをスキャンモードに設定するための制御信号が含まれる。あるいはイニシャライズパターンには、被試験デバイスの内部状態をクリアするためのリセット信号等が含まれる場合がある。イニシャライズパターンに含まれるこれらの信号のレベルが変化すると、イニシャライズ結果が破壊される場合がある。本明細書において、そのレベル遷移によってイニシャライズ結果に影響を及ぼすおそれがある信号を、モード信号と称する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２３２２７１号公報
【特許文献２】特開平１１−３０４８８８号公報
【特許文献３】特開２０００−３９４６９号公報
【特許文献４】特開２００６−１１２８７３号公報
【特許文献５】特開平１０−２２７８４３号公報
【特許文献６】特開２００９−２６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような事情から、イニシャライズパターンは、少ない実行回数で、試験中の最適なタイミングで実行するのが望ましく、実際には試験中に一度実行し、その状態を破壊するおそれのあるモード信号の遷移を禁止した状態において、同種類の試験を繰り返し行うことが望ましい。つまり特定の制御信号（モード信号）を、ある入力パターンにて固定し、遷移しないようにする機能が必要となる場合が多い。
【０００８】
たとえばＳＯＣテスタのような多機能、汎用的な試験装置では、モード信号を固定したまま複数のテストパターンを実行することが可能である。つまり上述のイニシャライズパターンを想定した方法が比較的容易に実行できるアーキテクチャを具備している。
【０００９】
近年、ＦＢ−ＤＩＭＭ（Fully Buffered Dual Inline Memory Module）に代表されるようなシリアル転送メモリが開発されている。ＦＢ−ＤＩＭＭは、ＳｅｒＤｅｓ−ＡＳＩＣ（シリアル／パラレル変換を行うＡＳＩＣ：Application Specified IC）と、ＤＩＭＭの複数チップ構成で実現されている。ＦＢ−ＤＩＭＭを試験するメモリテスタにおいても、イニシャライズパターンを実行し、その結果の状態を保持したまま、複数のパターンを実行する試験手法が要求されることになる。
しかしながら現在のメモリテスタは、試験終了後に各種モード信号を固定化する機能を有しておらず、もし現在利用可能なメモリテスタで、ＦＢ−ＤＩＭＭなどのメモリモジュールを試験しようとすれば、試験のたびにイニシャライズパターンを実行する必要があり、試験時間が長くなるという問題が生ずる。
【００１０】
本発明はこのような状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ある試験パターンの終了後に、出力ノードの出力状態を固定可能な試験装置の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は試験装置に関する。試験装置は、所定の周期のレート信号を発生するとともに、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するレート発生回路と、レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、波形データを受け、テストパターン信号を生成する波形生成部と、を備える。波形生成部は、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、セットパルスおよびリセットパルスに応じて出力レベルが遷移し、テストパターン信号を出力するフリップフロップと、エンドレート信号がアサートされると、フリップフロップの遷移を禁止する出力固定部と、を備える。
【００１２】
この態様によると、ある試験パターンが完了すると、その出力段のフリップフロップの遷移が禁止されるため、その後、試験装置において後処理やリセット処理を行ったとしても、出力ノードの状態を固定しておくことができる。その結果、被試験デバイス側の状態が壊れないため、次の試験パターンを実行する際に、改めてイニシャライズパターンを実行する必要がなくなり、試験時間を短縮化できる。
【００１３】
ある態様の試験装置は、エンドレート信号がアサートされると、出力固定部によるフリップフロップの遷移禁止に先立ち、フリップフロップに、セットパルスおよびリセットパルスの一方を出力する状態制御部をさらに備えてもよい。
この場合、すでに実行した試験パターンの最後の出力の値とは無関係に、出力ノードの状態を設定することができる。
【００１４】
状態制御部は、セットパルスとリセットパルスのいずれを出力するかをユーザにより設定可能に構成されてもよい。
【００１５】
出力固定部は、セットパルスおよびリセットパルスを受け、それぞれを遮断、導通させるゲート素子を含み、ゲート素子は、エンドレート信号がアサートされる前は導通状態であり、アサートされた後は遮断状態となってもよい。
【００１６】
本発明の別の態様もまた、試験装置である。この装置は、所定の周期のレート信号を発生するとともに、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するレート発生回路と、レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成する波形データ生成部と、波形データを受け、テストパターン信号を生成する波形生成部と、を備える。波形生成部は、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するエッジ生成部と、セットパルスおよびリセットパルスに応じて出力レベルが遷移し、テストパターン信号を出力するフリップフロップと、を含む。本試験装置はさらに、エンドレート信号がアサートされると、フリップフロップの出力レベルをハイレベルまたはローレベルのいずれかに設定する状態制御部を備える。
【００１７】
この態様によると、試験パターン後の出力ノードの状態を、ユーザが自由に設定することが可能となる。
【００１８】
状態制御部は、エンドレート信号がアサートされると、フリップフロップにセットパルスおよびリセットパルスのうちユーザが設定する一方を出力してもよい。
【００１９】
波形生成部は、エンドレート信号がアサートされると、状態制御部によりフリップフロップの出力レベルが設定された後に、フリップフロップの遷移を禁止する出力固定部をさらに含んでもよい。
【００２０】
出力固定部は、セットパルスおよびリセットパルスを受け、エンドレート信号に応じて、それぞれを遮断、導通させるゲート素子を含んでもよい。
【００２１】
本発明のさらに別の態様は、試験方法である。この方法は、所定の周期のレート信号を発生するステップと、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するステップと、レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成するステップと、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するステップと、セットパルスおよびリセットパルスに応じて出力レベルが遷移するフリップフロップを利用して、テストパターン信号を生成するステップと、エンドレート信号がアサートされると、フリップフロップの遷移を禁止するステップと、を備える。
【００２２】
本発明のさらに別の態様もまた、試験方法である。この方法は、所定の周期のレート信号を発生するステップと、所定の試験パターンの完了を契機としてアサートされるエンドレート信号を発生するステップと、レート信号と同期して、被試験デバイスに供給すべきテストパターン信号を記述する波形データを生成するステップと、波形データにもとづき、テストパターン信号のポジティブエッジのタイミングでアサートされるセットパルスおよびテストパターン信号のネガティブエッジのタイミングでアサートされるリセットパルスを生成するステップと、セットパルスおよびリセットパルスに応じてセット、リセットが遷移するフリップフロップを利用して、テストパターン信号を生成するステップと、エンドレート信号がアサートされると、フリップフロップの出力レベルをハイレベルまたはローレベルのいずれかに設定するステップと、を備える。
【００２３】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明のある態様によれば、ある試験パターンの終了後に、出力ノードの出力状態を固定できる。
【図面の簡単な説明】
【００２５】
【図１】第１の実施の形態に係る試験装置の構成を示すブロック図である。
【図２】第２の実施の形態に係る試験装置の構成を示すブロック図である。
【図３】第３の実施の形態に係る試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２７】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２８】
（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置１００の構成を示すブロック図である。試験装置１００は、テストパターン信号を生成し、出力ピンＰ１に接続されるＤＵＴ（不図示）へと供給する。図１には単一のピンのみが示されるが、実際の試験装置には複数のピンが設けられ、各ピンに対して同様の構成を有している。
【００２９】
試験装置１００は、波形データ生成部２、レート発生回路４、最終タイミング発生回路６、状態制御部８、波形生成部１０、ドライバＤＲを備える。
【００３０】
はじめに試験装置１００の基本的な構成を説明する。
レート発生回路４は、所定の周期（たとえば４ｎｓ周期）のレート信号ＲＡＴＥを発生する。
【００３１】
波形データ生成部２は、レート信号ＲＡＴＥを受け、それと同期してＤＵＴに供給すべきテストパターン信号（ビット列）を記述する波形データＤｗを生成する。具体的には波形データＤｗは、テストパターン信号の各ビットのレベル（Ｈ／Ｌ）を規定するパターンデータＤｐと、テストパターン信号の各ビットのエッジのタイミングを規定するタイミングデータＤｔと、を含む。
【００３２】
波形データ生成部２は、パターン発生器ＰＧおよびタイミング発生器ＴＧを含む。パターン発生器ＰＧは、レート信号ＲＡＴＥと同期して、パターンメモリＭ１から、パターンデータＤｐを読み出す。タイミング発生器ＴＧは、レート信号ＲＡＴＥと同期して、タイミングメモリＭ２から、タイミングデータＤｔを読み出す。
【００３３】
波形生成部１０は、波形データＤｗ、すなわちパターンデータＤｐおよびタイミングデータＤｔを受ける。波形生成部１０は波形データＤｗにもとづき、テストパターン信号を生成する。
【００３４】
エッジ生成部１２は、波形データＤｗにもとづき、セットパルスＳＰおよびリセットパルスＲＰを生成する。セットパルスＳＰは、テストパターン信号のポジティブエッジ（Leading Edge）のタイミングでアサートされる信号であり、リセットパルスＲＰは、テストパターン信号のネガティブエッジ（Trailing Edge）のタイミングでアサートされる信号である。
【００３５】
パターン発生器ＰＧ、タイミング発生器ＴＧ、エッジ生成部１２は、公知技術を用いればよく、その詳細な構成についての説明は省略する。
【００３６】
ＲＳフリップフロップ１４は、そのセット端子（Ｓ）にエッジ生成部１２により生成されたセットパルスＳＰを受け、そのリセット端子（Ｒ）にエッジ生成部１２により生成されたリセットパルスＲＰを受ける。
【００３７】
ＲＳフリップフロップ１４の出力（Ｑ）は、セットパルスＳＰがアサート（ハイレベル）されるごとにハイレベルに遷移し、リセットパルスＲＰがアサートされるたびにローレベルに遷移する。
【００３８】
以上が試験装置１００の基本構成である。この構成によって、パターンメモリＭ１およびタイミングメモリＭ２に格納された波形データに応じたテストパターン信号が生成される。ドライバＤＲはＲＳフリップフロップ１４から出力されるテストパターン信号を受け、それをピンＰ１を介してＤＵＴへと出力する。
【００３９】
状態制御部８は、試験パターンに応じたセットパルスＳＰ、リセットパルスＲＰとは別の、セットパルスＳＰ’およびリセットパルスＲＰ’を生成する。
【００４０】
状態制御部８は、エッジ生成部２０、初期値レジスタ２２を含む。
エッジ生成部２０は、テストプログラムに応じて初期化コマンドＩＮＩＴ＿ＣＭＤが発行されたとき、セットパルスＳＰ’およびリセットパルスＲＰ’の一方を発生する。初期化コマンドＩＮＩＴ＿ＣＭＤは、試験装置１００のユーザによりテストプログラム中に記述されるものであり、その位置はユーザが適宜設定する。
【００４１】
初期値レジスタ２２には、初期化コマンドＩＮＩＴ＿ＣＭＤに応じて、セットパルスＳＰ’とリセットパルスＲＰ’のいずれを発生すべきかを示すデータが格納される。初期値レジスタ２２の値も、テストプログラム中にユーザが定義することができる。
【００４２】
たとえば初期値レジスタ２２に“１”が格納されるとき、エッジ生成部２０は初期化コマンドＩＮＩＴ＿ＣＭＤに応じて、セットパルスＳＰ’を発生する。セットパルスＳＰ’は、ＯＲゲート１８Ｓおよびゲート素子Ｇ１を通過し、ＲＳフリップフロップ１４のセット端子に入力される。その結果、ＲＳフリップフロップ１４の出力ノードを“１”（ハイレベル）に初期化することができる。反対に初期値レジスタ２２に“０”が格納されるとき、エッジ生成部２０は初期化コマンドＩＮＩＴ＿ＣＭＤに応じて、リセットパルスＲＰ’を発生する。リセットパルスＲＰ’は、ＯＲゲート１８Ｒおよびゲート素子Ｇ２を通過し、ＲＳフリップフロップ１４のリセット端子に入力される。その結果、ＲＳフリップフロップ１４の出力ノードを“０”（ローレベル）に初期化することができる。
【００４３】
たとえばゲート素子Ｇ１は、セットパルスＳＰ（ＳＰ’）と、第１制御信号ＣＮＴ１の論理積を生成するＡＮＤゲートを含んでもよい。ゲート素子Ｇ２はリセットパルスＲＰ（ＲＰ’）と、第１制御信号ＣＮＴ１の論理積を生成するＡＮＤゲートを含んでもよい。この場合、第１制御信号ＣＮＴ１がネゲート（ローレベル）されるとき、セットパルスＳＰとリセットパルスＲＰは遮断される。
【００４４】
なお、初期化により出力ノードをローレベルに固定すればよい場合、エッジ生成部２０は、初期化コマンドＩＮＩＴ＿ＣＭＤが発行されるたびに、リセットパルスＲＰ’を発生すればよい。反対に出力ノードをハイレベルに固定すればよい場合、セットパルスＳＰ’を発生すればよい。この場合、初期値レジスタ２２は不要である。
【００４５】
続いて、試験装置１００の特徴的な部分を説明する。
【００４６】
レート発生回路４は、所定の試験パターンの完了を契機としてアサートされるエンドレート信号ＥＮＤ＿ＲＡＴＥを発生する。
波形生成部１０は、エッジ生成部１２に加えて出力固定部１６を含む。出力固定部１６は、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされると、フリップフロップ１４の遷移を禁止する。出力固定部１６はＲＳフリップフロップ１４のセット端子およびリセット端子をローレベルに固定することにより、遷移を禁止する。
なお、ＲＳフリップフロップ１４が反転論理にて構成される場合、出力固定部１６は反転セット端子と反転リセット端子を、ハイレベルに固定することにより遷移を禁止すればよい。
【００４７】
出力固定部１６は、ゲート素子Ｇ１、Ｇ２を含む。ゲート素子Ｇ１は、セットパルスＳＰがＲＳフリップフロップ１４のセット端子に向かう経路上に設けられ、セットパルスＳＰを遮断し、または導通させる。ゲート素子Ｇ２は、リセットパルスＲＰがＲＳフリップフロップ１４のリセット端子に向かう経路上に設けられ、リセットパルスＲＰを遮断し、または導通させる。
【００４８】
ゲート素子Ｇ１、Ｇ２の遮断、導通は、エンドレート信号ＥＮＤ＿ＲＡＴＥに応じた第１制御信号ＣＮＴ１に応じて切りかえられる。具体的にはゲート素子Ｇ１、Ｇ２は、第１制御信号ＣＮＴ１がアサート（ハイレベル）される期間、導通状態となり、ネゲート（ローレベル）される期間、遮断状態となる。
【００４９】
最終タイミング発生回路６は、エンドレート信号ＥＮＤ＿ＲＡＴＥに応じて第１制御信号ＣＮＴ１を生成する。エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされた後、第１制御信号ＣＮＴ１がネゲートされるまでには、ある遅延があってもよい。
【００５０】
以上が、図１の試験装置１００の説明である。続いて、試験装置１００の動作を説明する。
ＤＵＴであるメモリを試験する際、試験装置１００は試験パターンの実行に先立ち、イニシャライズパターンを実行し、メモリ内部のＤＬＬやＳＥＲＤＥＳなどの初期化を要求する回路ブロックを初期化する。
【００５１】
続いて、試験装置１００は、試験パターンを実行し、パターンメモリＭ１およびタイミングメモリＭ２に格納された波形データに応じたテストパターン信号に応じたデータをメモリに書き込む。続いてメモリからデータを読み出し、期待値と比較することによりメモリの良否を判定する。
【００５２】
試験パターンが完了すると、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされ、ＲＳフリップフロップ１４の遷移が禁止され、その出力ノードの状態が固定される。
その後、試験装置１００において別の処理やリセット処理を行うと、状態制御部８がセットパルスＳＰ’もしくはリセットパルスＲＰ’を出力するかもしれない。このとき発生されるセットパルスＳＰ’やリセットパルスＲＰ’はゲート素子Ｇ１、Ｇ２を通過しないため、ＲＳフリップフロップ１４の出力ノードの状態は保持される。つまりＤＵＴ側の状態（モード信号等）を壊さずに保持することができる。
このようにして試験装置１００によれば、次の試験パターンを実行する際に、改めてイニシャライズパターンを実行する必要がなくなり、試験時間を短縮化できる。
【００５３】
（第２の実施の形態）
続いて第２の実施の形態に係る試験装置１００ａについて説明する。図２は、第２の実施の形態に係る試験装置１００ａの構成を示すブロック図である。ここでは図１との相違点を中心に説明することとし、共通する説明は省略する。
【００５４】
状態制御部８ａには、エンドレート信号ＥＮＤ＿ＲＡＴＥに応じた第２制御信号ＣＮＴ２が入力される。状態制御部８ａは、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされると、ＲＳフリップフロップ１４の出力レベルを、ハイレベルまたはローレベルのいずれかに設定する。
【００５５】
最終タイミング発生回路６ａは、エンドレート信号ＥＮＤ＿ＲＡＴＥのアサートを契機として所定レベルの第２制御信号ＣＮＴ２を出力する。状態制御部８ａのエッジ生成部２０ａは、第２制御信号ＣＮＴ２が所定レベルとなると、セットパルスＳＰ’およびリセットパルスＲＰ’の一方を出力する。この際、初期値レジスタ２２の値に応じて、セットパルスＳＰ’およびリセットパルスＲＰ’のいずれを出力するかを決定してもよい。
【００５６】
以上が図２の試験装置１００ａの構成である。続いてその動作を説明する。
試験装置１００ａは試験パターンの実行に先立ち、イニシャライズパターンを実行し、メモリ内部のＤＬＬやＳＥＲＤＥＳなどの初期化を要求する回路ブロックを初期化する。続いて、試験装置１００ａは、試験パターンを実行する。
【００５７】
試験パターンが完了すると、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされる。エンドレート信号ＥＮＤ＿ＲＡＴＥのアサートを契機として状態制御部８ａは、セットパルスＳＰ’もしくはリセットパルスＲＰ’を発生する。初期値レジスタ２２に“１”が格納される場合、セットパルスＳＰ’が出力され、ＲＳフリップフロップ１４の出力は“１”（ハイレベル）となり、初期値レジスタ２２に“１”が格納される場合、リセットパルスＲＰ’が出力され、ＲＳフリップフロップ１４の出力は“０”（ローレベル）となる。
【００５８】
このようにして試験装置１００ａによれば、試験パターンが終了するごとに、ＲＳフリップフロップ１４の出力ノードを、レジスタの値に応じたレベルに設定することができる。図１の試験装置１００では、ＲＳフリップフロップ１４の出力ノードは試験パターンの最後のビットに応じた値で固定されるのに対して、図２の試験装置１００ａでは、ユーザが試験パターン終了後の出力ノードの値を自由に設定できるというメリットがある。
【００５９】
（第３の実施の形態）
図３は、第３の実施の形態に係る試験装置１００ｂの構成を示すブロック図である。図３の試験装置１００ａは、図１および図２の試験装置の組み合わせである。
【００６０】
図３の状態制御部８ｂには、初期値レジスタ２２に加えて最終値レジスタ２４が設けられている。エッジ生成部２０ｂは、第２制御信号ＣＮＴ２（エンドレート信号ＥＮＤ＿ＲＡＴＥ）に応じて、セットパルスＳＰ’、リセットパルスＲＰ’のうち最終値レジスタ２４の値に応じた一方を出力する。なお、図３の状態制御部８ｂは、図２の試験装置１００ａにも適用可能である。反対に図３において、最終値レジスタ２４を省略した構成も有効である。
【００６１】
図３の試験装置１００ｂにおいては、状態制御部８ｂによるＲＳフリップフロップ１４の出力ノードの値の設定が完了した後に、出力固定部１６によりＲＳフリップフロップ１４の遷移が禁止される。そのために最終タイミング発生回路６は、エンドレート信号ＥＮＤ＿ＲＡＴＥがアサートされると、まず第２制御信号ＣＮＴ２を所定レベルとし、状態制御部８ｂにセットパルスＳＰ’またはリセットパルスＲＰ’を発生させ、ＲＳフリップフロップ１４の出力ノードの値を設定する。続いて、第１制御信号ＣＮＴ１をネゲートし、出力固定部１６のゲート素子Ｇ１、Ｇ２を遮断してＲＳフリップフロップ１４の出力ノードを固定する。
【００６２】
図３の試験装置１００ｂによれば、試験パターンが完了するごとに、最終値レジスタ２４の値に応じてＲＳフリップフロップ１４の出力ノードの値を設定でき、その後、その値を保持することができる。このことは試験パターンとその他のパターンを切り替えて実行する場合に、ＤＵＴの状態をテストプログラムを用いて柔軟に設定可能であることを意味し、ユーザフレンドリな試験環境を提供することができる。
【００６３】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６４】
ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＤＲ…ドライバ、Ｇ１…ゲート素子、ＣＮＴ１…第１制御信号、２…波形データ生成部、Ｇ２…ゲート素子、ＣＮＴ２…第２制御信号、ＦＣ…波形生成回路、４…レート発生回路、６…最終タイミング発生回路、８…状態制御部、１０…波形生成部、１２…エッジ生成部、１４…ＲＳフリップフロップ、１６…出力固定部、２０…エッジ生成部、２２…初期値レジスタ、２４…最終値レジスタ、１００…試験装置。
【図１】
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【図２】
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【図３】
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