(57)【要約】【課題】アスペクト比を低減しつつ、上下の配線とメモリセルとを自己整合的に配置する。【解決手段】マスク材Ｍ１を介して上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａおよび配線膜２ａをエッチングすることにより、上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａを第１の方向に沿ってライン状に加工するとともに、第１の方向に沿って配線２を形成し、マスク材Ｍ１をストッパ膜としてＣＭＰにて層間絶縁層８を平坦化する。【選択図】      図１
2011060905.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線膜を第１の絶縁層上に形成する工程と、
前記第１の配線膜上に可変抵抗素子膜を形成する工程と、
前記可変抵抗素子膜上に第１のマスク材を形成する工程と、
前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第１のマスク材を介して前記可変抵抗素子膜および前記第１の配線膜をエッチングすることにより、前記可変抵抗素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、
前記第１の方向に沿ってライン状に加工された前記第１の配線、前記可変抵抗素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、
前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記可変抵抗素子膜上に配置された溝を前記第２の絶縁層に形成する工程と、
前記溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、
前記第２の配線膜上に第２のマスク材を形成する工程と、
前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第２のマスク材を介して前記第２の配線膜および前記可変抵抗素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成するとともに、前記第１の配線と前記第２の配線の交差点に配置された可変抵抗素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
第１の配線膜を第１の絶縁層上に形成する工程と、
前記第１の配線膜上に第１の可変抵抗素子膜を形成する工程と、
前記第１の可変抵抗素子膜上に第１のマスク材を形成する工程と、
前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第１のマスク材を介して前記第１の可変抵抗素子膜および前記第１の配線膜をエッチングすることにより、前記第１の可変抵抗素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、
前記第１の方向に沿ってライン状に加工された前記第１の配線、前記第１の可変抵抗素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、
前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記第１の可変抵抗素子膜上に配置された第１の溝を前記第２の絶縁層に形成する工程と、
前記第１の溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、
前記第２の配線膜上に第２の可変抵抗素子膜を形成する工程と、
前記第２の可変抵抗素子膜上に第２のマスク材を形成する工程と、
前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第２のマスク材を介して前記第２の可変抵抗素子膜、前記第２の配線膜および前記第１の可変抵抗素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成した上で、前記第１の配線と前記第２の配線の交差点に配置された第１の可変抵抗素子を形成するとともに、前記第２の可変抵抗素子膜を前記第２の方向に沿ってライン状に加工する工程と、
前記第２の方向に沿ってライン状に加工された前記第２の配線、前記第２の可変抵抗素子膜および前記第２のマスク材の間の間隙と、前記第１の可変抵抗素子の間の間隙に埋め込まれた第３の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第２のマスク材をストッパ膜として前記第３の絶縁層を平坦化する工程と、
前記平坦化された前記第３の絶縁層に埋め込まれた前記第２のマスク材を除去することにより、前記第２の可変抵抗素子膜上に配置された第２の溝を前記第３の絶縁層に形成する工程と、
前記第２の溝が埋め込まれるようにして前記第３の絶縁層上に第３の配線膜を形成する工程と、
前記第３の配線膜上に第３のマスク材を形成する工程と、
前記第３のマスク材を前記第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第３のマスク材を介して前記第３の配線膜および前記第２の可変抵抗素子膜をエッチングすることにより、前記第１の方向に沿って第３の配線を形成するとともに、前記第２の配線と前記第３の配線の交差点に配置された第２の可変抵抗素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
第１の配線膜を第１の絶縁層上に形成する工程と、
前記第１の配線膜上に非オーミック素子膜、下部電極膜、可変抵抗素子膜および上部電極膜を順次形成する工程と、
前記上部電極膜上に第１のマスク材を形成する工程と、
前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第１のマスク材を介して前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜および前記第１の配線膜をエッチングすることにより、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、
前記第１の方向に沿ってライン状に加工された前記第１の配線、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、
前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記上部電極膜上に配置された溝を前記第２の絶縁層に形成する工程と、
前記溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、
前記第２の配線膜上に第２のマスク材を形成する工程と、
前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第２のマスク材を介して前記第２の配線膜、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜および前記非オーミック素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成するとともに、前記第１の配線と前記第２の配線の交差点に配置された上部電極、可変抵抗素子、下部電極および非オーミック素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
第１の配線膜を第１の絶縁層上に形成する工程と、
前記第１の配線膜上に第１の非オーミック素子膜、第１の下部電極膜、第１の可変抵抗素子膜および第１の上部電極膜を順次形成する工程と、
前記第１の上部電極膜上に第１のマスク材を形成する工程と、
前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第１のマスク材を介して前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜および前記第１の配線膜をエッチングすることにより、前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、
前記第１の方向に沿ってライン状に加工された前記第１の配線、前記第１の上部電極膜、前記第１の可変抵抗素子膜、前記第１の下部電極膜、前記第１の非オーミック素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、
前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記第１の上部電極膜上に配置された第１の溝を前記第２の絶縁層に形成する工程と、
前記第１の溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、
前記第２の配線膜上に第２の非オーミック素子膜、第２の下部電極膜、第２の可変抵抗素子膜、第２の上部電極膜を形成する工程と、
前記第２の上部電極膜上に第２のマスク材を形成する工程と、
前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第２のマスク材を介して前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜、前記第２の配線膜、前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成した上で、前記第１の配線と前記第２の配線の交差点に配置された第１の非オーミック素子、第１の下部電極、第１の可変抵抗素子および第１の上部電極を形成するとともに、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜を前記第２の方向に沿ってライン状に加工する工程と、
前記第２の方向に沿ってライン状に加工された前記第２の配線、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜および前記第２のマスク材の間の間隙と、前記第１の非オーミック素子膜、第１の下部電極膜、第１の可変抵抗素子膜および第１の上部電極膜の間の間隙に埋め込まれた第３の絶縁層を前記第１の絶縁層上に形成する工程と、
前記第２のマスク材をストッパ膜として前記第３の絶縁層を平坦化する工程と、
前記平坦化された前記第３の絶縁層に埋め込まれた前記第２のマスク材を除去することにより、前記第２の上部電極膜上に配置された第２の溝を前記第３の絶縁層に形成する工程と、
前記第２の溝が埋め込まれるようにして前記第３の絶縁層上に第３の配線膜を形成する工程と、
前記第３の配線膜上に第３のマスク材を形成する工程と、
前記第３のマスク材を前記第１の方向に沿ってライン状に加工する工程と、
前記ライン状に加工された第３のマスク材を介して前記第３の配線膜、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜および前記第２の上部電極膜をエッチングすることにより、前記第１の方向に沿って第３の配線を形成するとともに、前記第２の配線と前記第３の配線の交差点に配置された第２の非オーミック素子、第２の下部電極、第２の可変抵抗素子および第２の上部電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置の製造方法に関し、特に、記憶ノードに可変抵抗素子を用いたクロスポイント型メモリに適用して好適なものである。
【背景技術】
【０００２】
クロスポイント型メモリは、上下の配線の交差点に可変抵抗素子を配置することで情報の読み書きを行うことができ、高集積性に優れている。ここで、特許文献１には、メモリセルを分離するための溝を形成する際に、配線層とメモリセル層とを同時に加工することで、上下の配線とメモリセルとを精度よく位置決めする方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３０１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、配線層とメモリセル層とを同時に加工する方法では、アスペクト比が増大し、クロスポイント型メモリの微細化に支障をきたすことがあった。
【０００５】
本発明の目的は、アスペクト比を低減しつつ、上下の配線とメモリセルとを自己整合的に配置することが可能な不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の配線膜を第１の絶縁層上に形成する工程と、前記第１の配線膜上に可変抵抗素子膜を形成する工程と、前記可変抵抗素子膜上に第１のマスク材を形成する工程と、前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第１のマスク材を介して前記可変抵抗素子膜および前記第１の配線膜をエッチングすることにより、前記可変抵抗素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、前記第１の方向に沿ってライン状に加工された前記第１の配線、前記可変抵抗素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記可変抵抗素子膜上に配置された溝を前記第２の絶縁層に形成する工程と、前記溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、前記第２の配線膜上に第２のマスク材を形成する工程と、前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第２のマスク材を介して前記第２の配線膜および前記可変抵抗素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成するとともに、前記第１の配線と前記第２の配線の交差点に配置された可変抵抗素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【０００７】
本発明の一態様によれば、第１の配線膜を第１の絶縁層上に形成する工程と、前記第１の配線膜上に第１の可変抵抗素子膜を形成する工程と、前記第１の可変抵抗素子膜上に第１のマスク材を形成する工程と、前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第１のマスク材を介して前記第１の可変抵抗素子膜および前記第１の配線膜をエッチングすることにより、前記第１の可変抵抗素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、前記第１の方向に沿ってライン状に加工された前記第１の配線、前記第１の可変抵抗素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記第１の可変抵抗素子膜上に配置された第１の溝を前記第２の絶縁層に形成する工程と、前記第１の溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、前記第２の配線膜上に第２の可変抵抗素子膜を形成する工程と、前記第２の可変抵抗素子膜上に第２のマスク材を形成する工程と、前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第２のマスク材を介して前記第２の可変抵抗素子膜、前記第２の配線膜および前記第１の可変抵抗素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成した上で、前記第１の配線と前記第２の配線の交差点に配置された第１の可変抵抗素子を形成するとともに、前記第２の可変抵抗素子膜を前記第２の方向に沿ってライン状に加工する工程と、前記第２の方向に沿ってライン状に加工された前記第２の配線、前記第２の可変抵抗素子膜および前記第２のマスク材の間の間隙と、前記第１の可変抵抗素子の間の間隙に埋め込まれた第３の絶縁層を前記第１の絶縁層上に形成する工程と、前記第２のマスク材をストッパ膜として前記第３の絶縁層を平坦化する工程と、前記平坦化された前記第３の絶縁層に埋め込まれた前記第２のマスク材を除去することにより、前記第２の可変抵抗素子膜上に配置された第２の溝を前記第３の絶縁層に形成する工程と、前記第２の溝が埋め込まれるようにして前記第３の絶縁層上に第３の配線膜を形成する工程と、前記第３の配線膜上に第３のマスク材を形成する工程と、前記第３のマスク材を前記第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第３のマスク材を介して前記第３の配線膜および前記第２の可変抵抗素子膜をエッチングすることにより、前記第１の方向に沿って第３の配線を形成するとともに、前記第２の配線と前記第３の配線の交差点に配置された第２の可変抵抗素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【０００８】
本発明の一態様によれば、第１の配線膜を第１の絶縁層上に形成する工程と、前記第１の配線膜上に非オーミック素子膜、下部電極膜、可変抵抗素子膜および上部電極膜を順次形成する工程と、前記上部電極膜上に第１のマスク材を形成する工程と、前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第１のマスク材を介して前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜および前記第１の配線膜をエッチングすることにより、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、前記第１の方向に沿ってライン状に加工された前記第１の配線、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜、前記非オーミック素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記上部電極膜上に配置された溝を前記第２の絶縁層に形成する工程と、前記溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、前記第２の配線膜上に第２のマスク材を形成する工程と、前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第２のマスク材を介して前記第２の配線膜、前記上部電極膜、前記可変抵抗素子膜、前記下部電極膜および前記非オーミック素子膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成するとともに、前記第１の配線と前記第２の配線の交差点に配置された上部電極、可変抵抗素子、下部電極および非オーミック素子を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【０００９】
本発明の一態様によれば、第１の配線膜を第１の絶縁層上に形成する工程と、前記第１の配線膜上に第１の非オーミック素子膜、第１の下部電極膜、第１の可変抵抗素子膜および第１の上部電極膜を順次形成する工程と、前記第１の上部電極膜上に第１のマスク材を形成する工程と、前記第１のマスク材を第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第１のマスク材を介して前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜および前記第１の配線膜をエッチングすることにより、前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜を前記第１の方向に沿ってライン状に加工するとともに、前記第１の方向に沿って第１の配線を形成する工程と、前記第１の方向に沿ってライン状に加工された前記第１の配線、前記第１の上部電極膜、前記第１の可変抵抗素子膜、前記第１の下部電極膜、前記第１の非オーミック素子膜および前記第１のマスク材の間の間隙に埋め込まれた第２の絶縁層を前記第１の絶縁層上に形成する工程と、前記第１のマスク材をストッパ膜として前記第２の絶縁層を平坦化する工程と、前記平坦化された前記第２の絶縁層に埋め込まれた前記第１のマスク材を除去することにより、前記第１の上部電極膜上に配置された第１の溝を前記第２の絶縁層に形成する工程と、前記第１の溝が埋め込まれるようにして前記第２の絶縁層上に第２の配線膜を形成する工程と、前記第２の配線膜上に第２の非オーミック素子膜、第２の下部電極膜、第２の可変抵抗素子膜、第２の上部電極膜を形成する工程と、前記第２の上部電極膜上に第２のマスク材を形成する工程と、前記第２のマスク材を第２の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第２のマスク材を介して前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜、前記第２の配線膜、前記第１の非オーミック素子膜、前記第１の下部電極膜、前記第１の可変抵抗素子膜、前記第１の上部電極膜をエッチングすることにより、前記第２の方向に沿って第２の配線を形成した上で、前記第１の配線と前記第２の配線の交差点に配置された第１の非オーミック素子、第１の下部電極、第１の可変抵抗素子および第１の上部電極を形成するとともに、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜を前記第２の方向に沿ってライン状に加工する工程と、前記第２の方向に沿ってライン状に加工された前記第２の配線、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜、前記第２の上部電極膜および前記第２のマスク材の間の間隙と、前記第１の非オーミック素子膜、第１の下部電極膜、第１の可変抵抗素子膜および第１の上部電極膜の間の間隙に埋め込まれた第３の絶縁層を前記第１の絶縁層上に形成する工程と、前記第２のマスク材をストッパ膜として前記第３の絶縁層を平坦化する工程と、前記平坦化された前記第３の絶縁層に埋め込まれた前記第２のマスク材を除去することにより、前記第２の上部電極膜上に配置された第２の溝を前記第３の絶縁層に形成する工程と、前記第２の溝が埋め込まれるようにして前記第３の絶縁層上に第３の配線膜を形成する工程と、前記第３の配線膜上に第３のマスク材を形成する工程と、前記第３のマスク材を前記第１の方向に沿ってライン状に加工する工程と、前記ライン状に加工された第３のマスク材を介して前記第３の配線膜、前記第２の非オーミック素子膜、前記第２の下部電極膜、前記第２の可変抵抗素子膜および前記第２の上部電極膜をエッチングすることにより、前記第１の方向に沿って第３の配線を形成するとともに、前記第２の配線と前記第３の配線の交差点に配置された第２の非オーミック素子、第２の下部電極、第２の可変抵抗素子および第２の上部電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、アスペクト比を低減しつつ、上下の配線とメモリセルとを自己整合的に配置することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図。
【図２】図２は、図１の不揮発性半導体記憶装置の概略構成を示す断面図。
【図３】図３は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】図４は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】図５は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】図６は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】図７は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】図８は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】図９は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１０】図１０は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１１】図１１は、図１の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１２】図１２は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図。
【図１３】図１３は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】図１４は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１５】図１５は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１６】図１６は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１７】図１７は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１８】図１８は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図１９】図１９は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２０】図２０は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２１】図２１は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２２】図２２は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２３】図２３は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２４】図２４は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２５】図２５は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２６】図２６は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２７】図２７は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２８】図２８は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図２９】図２９は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３０】図３０は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３１】図３１は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３２】図３２は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３３】図３３は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３４】図３４は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３５】図３５は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【図３６】図３６は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図、図２は、図１の不揮発性半導体記憶装置の概略構成を示す断面図である。なお、図２（ａ）は、図１のＡ−Ａ´方向に切断した構成、図２（ｂ）は、図１のＢ−Ｂ´方向に切断した構成を示した。
【００１４】
図１および図２において、層間絶縁層１上には、配線２が形成され、配線２上には、配線２と交差するようにして配線７が形成されている。なお、層間絶縁層１は、ベーストランジスタなどが形成された半導体基板上に配置することができる。また、配線２はワード線として用いることができ、配線７はビット線として用いることができる。そして、配線２、７の交差点には、配線２、７間に挟まれるようにして非オーミック素子３、下部電極４、可変抵抗素子５および上部電極６が順次積層されることでメモリセルが形成されている。なお、配線２をビット線、配線７をワード線としてもよい。
【００１５】
また、配線２間の間隙およびその上の非オーミック素子３、下部電極４、可変抵抗素子５および上部電極６間の間隙には層間絶縁層８が形成されている。ここで、層間絶縁層８には、上部電極６上に配置された溝Ｋ１が形成され、配線７の下層部分が溝Ｋ１に埋め込まれている。また、配線７間の間隙およびその下の非オーミック素子３、下部電極４、可変抵抗素子５および上部電極６間の間隙には層間絶縁層９が形成されている。さらに、配線７および層間絶縁層９上には層間絶縁層１０が形成されている。
【００１６】
なお、層間絶縁層１、８〜１０としては、例えば、シリコン酸化膜を用いることができる。また、配線２、７の材料は、例えば、ＡｌやＣｕなどを用いるようにしてもよいし、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどを用いるようにしてもよい、特に、配線２、７として、ＴｉＮ／Ｗ／ＴｉＮの積層構造を用いることが好ましい。
【００１７】
非オーミック素子３としては、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造またはＳＩＳ構造（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）を用いることができる。例えば、非オーミック素子３としてＰＩＮダイオードを用いる場合、非オーミック素子３の材料は、例えば、多結晶シリコン膜を用いることができる。なお、非オーミック素子３は、選択セルの可変抵抗素子５に順バイアスが印加された場合、非選択セルに逆バイアスが印加された場合においても、非選択セルの可変抵抗素子５に逆バイアスが印加されるのを防止することができる。
【００１８】
可変抵抗素子５は、例えば、少なくとも２種類の陽イオン元素を有する複合化合物から構成することができる。具体的には、スピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成することができる。
【００１９】
下部電極４および上部電極６は、バリアメタル層および接着層としての機能を果たすことができ、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮなどを用いることができる。特に、下部電極４としてＴｉＳｉ２／ＴｉＮの積層構造、上部電極６としてＴｉＮを用いることが好ましい。
【００２０】
図３〜図１１は、図１の不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３（ａ）〜図１１（ａ）は、図１のＡ−Ａ´方向に切断した構成、図３（ｂ）〜図１１（ｂ）は、図１のＢ−Ｂ´方向に切断した構成を示した。
図３において、配線膜２ａ、非オーミック素子膜３ａ、下部電極膜４ａ、可変抵抗素子膜５ａ、上部電極膜６ａおよびマスク材Ｍ１を層間絶縁層１上に順次形成する。なお、マスク材Ｍ１は、例えば、シリコン窒化膜などを用いることができる。次に、図４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１を第１の方向（図１のＡ−Ａ´方向）に沿ってライン状に加工する。
【００２１】
次に、図５に示すように、ライン状に加工されたマスク材Ｍ１を介して上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａおよび配線膜２ａをエッチングすることにより、上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａを第１の方向に沿ってライン状に加工するとともに、第１の方向に沿って配線２を形成する。
【００２２】
次に、図６に示すように、ＣＶＤなどの方法により、マスク材Ｍ１、上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａおよび配線２の間の間隙に埋め込まれた層間絶縁層８を層間絶縁層１上に形成する。そして、マスク材Ｍ１をストッパ膜としてＣＭＰにて層間絶縁層８を平坦化する。
【００２３】
次に、図７に示すように、層間絶縁層８に埋め込まれたマスク材Ｍ１を除去することにより、上部電極膜６ａ上に配置された溝Ｋ１を層間絶縁層８に形成する。次に、図８に示すように、スパッタなどの方法により、溝Ｋ１が埋め込まれるようにして層間絶縁層８上に配線膜７ａを形成する。
【００２４】
次に、図９に示すように、ＣＶＤなどの方法により、マスク材Ｍ２を配線膜７ａ上に順次形成する。なお、マスク材Ｍ２は、例えば、シリコン窒化膜などを用いることができる。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ２を第２の方向（図１のＢ−Ｂ´方向）に沿ってライン状に加工する。
【００２５】
次に、図１０に示すように、ライン状に加工されたマスク材Ｍ２を介して配線膜７ａ、上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａおよび非オーミック素子膜３ａをエッチングすることにより、第２の方向に沿って配線７を形成するとともに、配線２、７の交差点に配置された上部電極６、可変抵抗素子５、下部電極４および非オーミック素子３を形成する。
【００２６】
次に、図１１に示すように、マスク材Ｍ２を除去した後、ＣＶＤなどの方法により、配線７の間の間隙およびその下の上部電極６、可変抵抗素子５、下部電極４、非オーミック素子３の間の間隙に埋め込まれた層間絶縁層９を配線２上に形成する。さらに、図２に示すように、ＣＶＤなどの方法により、層間絶縁層１０を層間絶縁層９および配線７上に形成する。
【００２７】
ここで、層間絶縁層８のＣＭＰを行う時のストッパ膜としてマスク材Ｍ１を用いることにより、マスク材Ｍ１下にストッパ膜を別個に形成する必要がなくなり、その分だけマスク材Ｍ１を介してエッチングされる膜の厚みを低減しつつ、上部電極膜６ａ、可変抵抗素子膜５ａ、下部電極膜４ａ、非オーミック素子膜３ａおよび配線膜２ａを一括して加工することができる。このため、アスペクト比を低減しつつ、配線２、７および非オーミック素子３、下部電極４、可変抵抗素子５および上部電極６を自己整合的に配置することが可能となる。
【００２８】
（第２実施形態）
図１２は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。なお、図１２（ａ）は、図１のＡ−Ａ´方向に切断した構成、図１２（ｂ）は、図１のＢ−Ｂ´方向に切断した構成を示した。
【００２９】
図１２において、層間絶縁層１１上には、配線１２が形成され、配線１２上には、配線１２と交差するようにして配線２２が形成されている。そして、配線１２、２２の交差点には、配線１２、２２間に挟まれるようにして非オーミック素子１３、下部電極１４、可変抵抗素子１５および上部電極１６が順次積層されることでメモリセルが形成されている。また、配線１２間の間隙およびその上の非オーミック素子１３、下部電極１４、可変抵抗素子１５および上部電極１６間の間隙には層間絶縁層４８が形成されている。ここで、層間絶縁層４８には、上部電極１６上に配置された溝Ｋ１１が形成され、配線２２の下層部分が溝Ｋ１１に埋め込まれている。
【００３０】
また、配線２２上には、配線１２と同一方向に配置されるようにして配線３２が形成されている。そして、配線２２、３２の交差点には、配線２２、３２間に挟まれるようにして非オーミック素子２３、下部電極２４、可変抵抗素子２５および上部電極２６が順次積層されることでメモリセルが形成されている。また、配線２２間の間隙およびその上下の非オーミック素子１３、２３、下部電極１４、２４、可変抵抗素子１５、２５および上部電極１６、２６間の間隙には層間絶縁層４９が形成されている。ここで、層間絶縁層４９には、上部電極２６上に配置された溝Ｋ１２が形成され、配線３２の下層部分が溝Ｋ１２に埋め込まれている。
【００３１】
また、配線３２上には、配線２２と同一方向に配置されるようにして配線４２が形成されている。そして、配線３２、４２の交差点には、配線３２、４２間に挟まれるようにして非オーミック素子３３、下部電極３４、可変抵抗素子３５および上部電極３６が順次積層されることでメモリセルが形成されている。また、配線３２間の間隙およびその上下の非オーミック素子２３、３３、下部電極２４、３４、可変抵抗素子２５、３５および上部電極２６、３６間の間隙には層間絶縁層５０が形成されている。ここで、層間絶縁層５０には、上部電極３６上に配置された溝Ｋ１３が形成され、配線４２の下層部分が溝Ｋ１３に埋め込まれている。
【００３２】
また、配線４２上には、配線３２と同一方向に配置されるようにして配線４７が形成されている。そして、配線４２、４７の交差点には、配線４２、４７間に挟まれるようにして非オーミック素子４３、下部電極４４、可変抵抗素子４５および上部電極４６が順次積層されることでメモリセルが形成されている。また、配線４２間の間隙およびその上下の非オーミック素子３３、４３、下部電極３４、４４、可変抵抗素子３５、４５および上部電極３６、４６間の間隙には層間絶縁層５１が形成されている。ここで、層間絶縁層５１には、上部電極４６上に配置された溝Ｋ１４が形成され、配線４７の下層部分が溝Ｋ１４に埋め込まれている。
【００３３】
また、配線４７間の間隙およびその下の非オーミック素子４３、下部電極４４、可変抵抗素子４５および上部電極４６間の間隙には層間絶縁層５２が形成されている。さらに、配線４７および層間絶縁層５２上には層間絶縁層５３が形成されている。
【００３４】
なお、層間絶縁層１１、４８〜５３としては、例えば、シリコン酸化膜を用いることができる。また、配線１２、２２、３２、４２、４７の材料は、例えば、ＡｌやＣｕなどを用いるようにしてもよいし、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどを用いるようにしてもよい。特に、配線１２、２２、３２、４２、４７として、ＴｉＮ／Ｗ／ＴｉＮの積層構造を用いることが好ましい。
【００３５】
非オーミック素子１３、２３、３３、４３としては、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ構造またはＳＩＳ構造を用いることができる。例えば、非オーミック素子１３、２３、３３、４３としてＰＩＮダイオードを用いる場合、非オーミック素子１３、２３、３３、４３の材料は、例えば、多結晶シリコン膜を用いることができる。
【００３６】
可変抵抗素子１５、２５、３５、４５は、例えば、少なくとも２種類の陽イオン元素を有する複合化合物から構成することができる。具体的には、スピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成することができる。
【００３７】
下部電極１４、２４、３４、４４および上部電極１６、２６、３６、４６は、バリアメタル層および接着層としての機能を果たすことができ、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮなどを用いることができる。特に、下部電極１４、２４、３４、４４としてＴｉＳｉ２／ＴｉＮの積層構造、上部電極１６、２６、３６、４６としてＴｉＮを用いることが好ましい。
【００３８】
図１３〜図３６は、図１２の不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１３（ａ）〜図３６（ａ）は、図１のＡ−Ａ´方向に切断した構成、図１３（ｂ）〜図３６（ｂ）は、図１のＢ−Ｂ´方向に切断した構成を示した。
【００３９】
図１３において、配線膜１２ａ、非オーミック素子膜１３ａ、下部電極膜１４ａ、可変抵抗素子膜１５ａ、上部電極膜１６ａおよびマスク材Ｍ１１を層間絶縁層１１上に順次形成する。なお、マスク材Ｍ１１は、例えば、シリコン窒化膜などを用いることができる。次に、図１４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１１を第１の方向（図１のＡ−Ａ´方向）に沿ってライン状に加工する。
【００４０】
次に、図１５に示すように、ライン状に加工されたマスク材Ｍ１１を介して上部電極膜１６ａ、可変抵抗素子膜１５ａ、下部電極膜１４ａ、非オーミック素子膜１３ａおよび配線膜１２ａをエッチングすることにより、上部電極膜１６ａ、可変抵抗素子膜１５ａ、下部電極膜１４ａ、非オーミック素子膜１３ａを第１の方向に沿ってライン状に加工するとともに、第１の方向に沿って配線１２を形成する。
【００４１】
次に、図１６に示すように、ＣＶＤなどの方法により、マスク材Ｍ１１、上部電極膜１６ａ、可変抵抗素子膜１５ａ、下部電極膜１４ａ、非オーミック素子膜１３ａおよび配線１２の間の間隙に埋め込まれた層間絶縁層４８を層間絶縁層１１上に形成する。そして、マスク材Ｍ１１をストッパ膜としてＣＭＰにて層間絶縁層４８を平坦化する。
【００４２】
次に、図１７に示すように、層間絶縁層４８に埋め込まれたマスク材Ｍ１１を除去することにより、上部電極膜１６ａ上に配置された溝Ｋ１１を層間絶縁層４８に形成する。次に、図１８に示すように、溝Ｋ１１が埋め込まれるようにして層間絶縁層４８上に配線膜２２ａを形成する。次に、非オーミック素子膜２３ａ、下部電極膜２４ａ、可変抵抗素子膜２５ａ、上部電極膜２６ａおよびマスク材Ｍ１２を配線膜２２ａ上に順次形成する。なお、マスク材Ｍ１２は、例えば、シリコン窒化膜などを用いることができる。
【００４３】
次に、図１９に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１２を第２の方向（図１のＢ−Ｂ´方向）に沿ってライン状に加工する。
【００４４】
次に、図２０に示すように、ライン状に加工されたマスク材Ｍ１２を介して上部電極膜１６ａ、２６ａ、可変抵抗素子膜１５ａ、２５ａ、下部電極膜１４ａ、２４ａ、非オーミック素子膜１３ａ、２３ａおよび配線膜２２ａをエッチングすることにより、第２の方向に沿って配線２２を形成した上で、配線１２、２２の交差点に配置された上部電極１６、可変抵抗素子１５、下部電極１４および非オーミック素子１３を形成するとともに、上部電極膜２６ａ、可変抵抗素子膜２５ａ、下部電極膜２４ａ、非オーミック素子膜２３ａを第２の方向に沿ってライン状に加工する。
【００４５】
次に、図２１に示すように、ＣＶＤなどの方法により、マスク材Ｍ１２、上部電極膜２６ａ、可変抵抗素子膜２５ａ、下部電極膜２４ａ、非オーミック素子膜２３ａおよび配線２２の間の間隙と、その下の上部電極１６、可変抵抗素子１５、下部電極１４および非オーミック素子１３の間の間隙に埋め込まれた層間絶縁層４９を配線１２上に形成する。そして、マスク材Ｍ１２をストッパ膜としてＣＭＰにて層間絶縁層４９を平坦化する。
【００４６】
次に、図２２に示すように、層間絶縁層４９に埋め込まれたマスク材Ｍ１２を除去することにより、上部電極膜２６ａ上に配置された溝Ｋ１２を層間絶縁層４９に形成する。次に、図２３に示すように、溝Ｋ１２が埋め込まれるようにして層間絶縁層４９上に配線膜３２ａを形成する。次に、非オーミック素子膜３３ａ、下部電極膜３４ａ、可変抵抗素子膜３５ａ、上部電極膜３６ａおよびマスク材Ｍ１３を配線膜３２ａ上に順次形成する。なお、マスク材Ｍ１３は、例えば、シリコン窒化膜などを用いることができる。
【００４７】
次に、図２４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１３を第１の方向（図１のＡ−Ａ´方向）に沿ってライン状に加工する。
【００４８】
次に、図２５に示すように、ライン状に加工されたマスク材Ｍ１３を介して上部電極膜２６ａ、３６ａ、可変抵抗素子膜２５ａ、３５ａ、下部電極膜２４ａ、３４ａ、非オーミック素子膜２３ａ、３３ａおよび配線膜３２ａをエッチングすることにより、第１の方向に沿って配線３２を形成した上で、配線２２、３２の交差点に配置された上部電極２６、可変抵抗素子２５、下部電極２４および非オーミック素子２３を形成するとともに、上部電極膜３６ａ、可変抵抗素子膜３５ａ、下部電極膜３４ａ、非オーミック素子膜３３ａを第１の方向に沿ってライン状に加工する。
【００４９】
次に、図２６に示すように、ＣＶＤなどの方法により、マスク材Ｍ１３、上部電極膜３６ａ、可変抵抗素子膜３５ａ、下部電極膜３４ａ、非オーミック素子膜３３ａおよび配線３２の間の間隙と、その下の上部電極２６、可変抵抗素子２５、下部電極２４および非オーミック素子２３の間の間隙に埋め込まれた層間絶縁層５０を配線２２上に形成する。そして、マスク材Ｍ１３をストッパ膜としてＣＭＰにて層間絶縁層５０を平坦化する。
【００５０】
次に、図２７に示すように、層間絶縁層５０に埋め込まれたマスク材Ｍ１３を除去することにより、上部電極膜３６ａ上に配置された溝Ｋ１３を層間絶縁層５０に形成する。次に、図２８に示すように、溝Ｋ１３が埋め込まれるようにして層間絶縁層５０上に配線膜４２ａを形成する。次に、非オーミック素子膜４３ａ、下部電極膜４４ａ、可変抵抗素子膜４５ａ、上部電極膜４６ａおよびマスク材Ｍ１４を配線膜４２ａ上に順次形成する。なお、マスク材Ｍ１４は、例えば、シリコン窒化膜などを用いることができる。
【００５１】
次に、図２９に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１４を第２の方向（図１のＢ−Ｂ´方向）に沿ってライン状に加工する。
【００５２】
次に、図３０に示すように、ライン状に加工されたマスク材Ｍ１４を介して上部電極膜３６ａ、４６ａ、可変抵抗素子膜３５ａ、４５ａ、下部電極膜３４ａ、４４ａ、非オーミック素子膜３３ａ、４３ａおよび配線膜４２ａをエッチングすることにより、第２の方向に沿って配線４２を形成した上で、配線３２、４２の交差点に配置された上部電極３６、可変抵抗素子３５、下部電極３４および非オーミック素子３３を形成するとともに、上部電極膜４６ａ、可変抵抗素子膜４５ａ、下部電極膜４４ａ、非オーミック素子膜４３ａを第２の方向に沿ってライン状に加工する。
【００５３】
次に、図３１に示すように、ＣＶＤなどの方法により、マスク材Ｍ１４、上部電極膜４６ａ、可変抵抗素子膜４５ａ、下部電極膜４４ａ、非オーミック素子膜４３ａおよび配線４２の間の間隙と、その下の上部電極３６、可変抵抗素子３５、下部電極３４および非オーミック素子３３の間の間隙に埋め込まれた層間絶縁層５１を配線３２上に形成する。そして、マスク材Ｍ１４をストッパ膜としてＣＭＰにて層間絶縁層５１を平坦化する。
【００５４】
次に、図３２に示すように、層間絶縁層５１に埋め込まれたマスク材Ｍ１４を除去することにより、上部電極膜４６ａ上に配置された溝Ｋ１４を層間絶縁層５１に形成する。次に、図３３に示すように、溝Ｋ１４が埋め込まれるようにして層間絶縁層５１上に配線膜４７ａを形成する。次に、ＣＶＤなどの方法により、マスク材Ｍ１５を配線膜４７ａ上に形成する。なお、マスク材Ｍ１５は、例えば、シリコン窒化膜などを用いることができる。次に、図３４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることで、マスク材Ｍ１５を第１の方向（図１のＡ−Ａ´方向）に沿ってライン状に加工する。
【００５５】
次に、図３５に示すように、ライン状に加工されたマスク材Ｍ１５を介して配線膜４７ａ、上部電極膜４６ａ、可変抵抗素子膜４５ａ、下部電極膜４４ａおよび非オーミック素子膜４３ａをエッチングすることにより、第１の方向に沿って配線４７を形成するとともに、配線４２、４７の交差点に配置された上部電極４６、可変抵抗素子４５、下部電極４４および非オーミック素子４３を形成する。
【００５６】
次に、図３６に示すように、マスク材Ｍ１５を除去した後、ＣＶＤなどの方法により、配線４７の間の間隙およびその下の上部電極４６、可変抵抗素子４５、下部電極４４、非オーミック素子４３の間の間隙に埋め込まれた層間絶縁層５２を配線４２上に形成する。さらに、図１２に示すように、ＣＶＤなどの方法により、層間絶縁層５３を層間絶縁層５２および配線４７上に形成する。
【００５７】
ここで、層間絶縁層４８〜５１のＣＭＰを行う時のストッパ膜としてマスク材Ｍ１１〜Ｍ１４をそれぞれ用いることにより、マスク材Ｍ１１〜Ｍ１４下にストッパ膜を別個に形成する必要がなくなり、その分だけマスク材Ｍ１１〜Ｍ１４を介してそれぞれエッチングされる膜の厚みを低減しつつ、上部電極膜１６ａ、２６ａ、３６ａ、４６ａ、可変抵抗素子膜１５ａ、２５ａ、３５ａ、４５ａ、下部電極膜１４ａ、２４ａ、３４ａ、４４ａ、非オーミック素子膜１３ａ、２３ａ、３３ａ、４３ａおよび配線膜１２ａ、２２ａ、３２ａ、４２ａをそれぞれ一括して加工することができる。このため、可変抵抗素子１５、２５、３５、４５が複数層に渡って積層される場合においても、アスペクト比を低減しつつ、配線１２、２２、３２、４２および非オーミック素子１３、２３、３３、４３、下部電極１４、２４、３４、４４、可変抵抗素子１５、２５、３５、４５および上部電極１６、２６、３６、４６をそれぞれ自己整合的に配置することが可能となる。
【符号の説明】
【００５８】
１、８〜１０、１１、４８〜５３  層間絶縁層、２、７、１２、２２、３２、４２、４７  配線、２ａ、１２ａ、２２ａ、３２ａ、４２ａ  配線膜、３、１３、２３、３３、４３  非オーミック素子、３ａ、１３ａ、２３ａ、３３ａ、４３ａ  非オーミック素子膜、４、１４、２４、３４、４４  下部電極、４ａ、１４ａ、２４ａ、３４ａ、４４ａ  下部電極膜、５、１５、２５、３５、４５  可変抵抗素子、５ａ、１５ａ、２５ａ、３５ａ、４５ａ  可変抵抗素子膜、６、１６、２６、３６、４６  上部電極、６ａ、１６ａ、２６ａ、３６ａ、４６ａ  上部電極膜、Ｍ１、Ｍ２、Ｍ１１〜Ｍ１４  マスク材、Ｋ１、Ｋ１１〜Ｋ１４  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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