(57)【要約】【課題】本発明は、より薄型化、短冊化された半導体チップであっても安定したフェイストップ収納及びフェイスダウン収納を実現できる半導体チップ収容トレイを提供する。【解決手段】本発明に係る半導体チップ収容トレイは、複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容しており、ベース板の表面に設けられた断面が三角形の突起を嵌め込む凹みを有する第１の突起及び第１の凸部と、ベース板の裏面に設けられた断面が三角形の第２の突起及び第２の凸部とを具備し、ベース基板の表面がベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、ベース基板の表面に形成された収容エリアとベース基板の裏面に形成された収容エリアが重ねられ、且つ第１の突起の凹みに第２の突起が嵌め込まれ、且つ第１の凸部と第２の凸部が重ねられないことを特徴とする。【選択図】図３
2011060973.tif 000002
【特許請求の範囲】
【請求項１】
複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第１の凸部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第２の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された第２の凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１の突起の前記凹みに前記第２の突起が嵌め込まれ、且つ前記第１の凸部と前記第２の凸部が重ねられないことを特徴とする半導体チップ収容トレイ。
【請求項２】
複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された凹部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第２の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１の突起の前記凹みに前記第２の突起が嵌め込まれることを特徴とする半導体チップ収容トレイ。
【請求項３】
請求項２において、前記凸部の側壁は２段階のテーパー形状とされており、前記凸部の側壁の上部は下部に比べて緩やかな角度のテーパー形状とされていることを特徴とする半導体チップ収容トレイ。
【請求項４】
請求項１乃至３のいずれか一項において、前記ベース板の表面に形成され、前記ベース基板の外周に沿って形成された第１の環状凸部と、
前記ベース板の裏面に形成され、前記ベース基板の外周に沿って形成された第２の環状凸部と、を具備し、
前記第１の環状凸部は、凸先端が前記ベース基板の表面中央側に向いた凸状ボスを有しており、
前記第２の環状凸部は、凹み基端が前記ベース基板の裏面中央側に向いた凹状ボスを有しており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記第１の環状凸部と前記第２の環状凸部が間隔Ｌ１を有し、前記凸先端と前記凹み基端が前記間隔Ｌ１より小さい間隔Ｌ４を有することを特徴とする半導体チップ収容トレイ。
【請求項５】
請求項１乃至４のいずれか一項において、前記ベース板の表面に形成された第１の環状凸部と、
前記ベース板の裏面に形成された第２の環状凸部と、を具備し、
前記第１の環状凸部は、凸先端が前記ベース基板の表面に対して垂直上方側に向いた凸状ボスを有しており、
前記第２の環状凸部は、凹み基端が前記ベース基板の裏面に対して垂直下方側に向いた凹状ボスを有しており、
前記凸状ボス及び前記凹状ボスそれぞれの側壁がテーパー形状にて形成されており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板裏面側の間隔Ｌ４が、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板表面側の間隔Ｌ１より小さく形成されていることを特徴とする半導体チップ収容トレイ。
【請求項６】
複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第２の突起であって断面が三角形の突起を嵌め込む凹みを有する第２の突起と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第３の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された断面が三角形の第４の突起と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１及び第２の突起それぞれの前記凹みに前記第３及び第４の突起それぞれが嵌め込まれることを特徴とする半導体チップ収容トレイ。
【請求項７】
請求項１乃至６のいずれか一項において、前記ベース基板の表面の前記収容エリアに設けられた台座をさらに具備することを特徴とする半導体チップ収容トレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ収容トレイに係り、より薄型化、短冊化された半導体チップであっても安定したフェイストップ収納及びフェイスダウン収納を実現できる半導体チップ収容トレイに関する。
【背景技術】
【０００２】
半導体チップの実装方式の一つに、ＣＯＧ(Chip On Glass)があり、この実装方式は、バンプ付きの半導体チップを直接基板上に搭載する方法である。バンプが形成された半導体チップは、バンプが傷つくことを抑制することを目的とし、搬送時にバンプが形成された能動面が上を向いた状態（フェイストップ）で、半導体チップ収納トレイに収容される。これに対してＣＯＧ実装するためには、実装時に半導体チップの能動面が下を向いた状態（フェイスダウン）にする必要がある。このため、半導体チップ収容トレイから半導体チップを取り出す際に、半導体チップ収容トレイの上下を反転させる必要がある。
【０００３】
従来の半導体チップ収容トレイは、トレイの表面と裏面に半導体チップを収容するための突起を備えている。このため、半導体チップをフェイストップで収納したトレイを積み重ねた後に、半導体チップ収容トレイを反転させることで半導体チップをフェイスダウンの状態にしても、半導体チップのバンプが傷つくことを抑制できる。従って、半導体チップにダメージを与えることなくフェイストップ収納とフェイスダウン収納を自在に扱うことができる（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４９１６９公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体チップ収容トレイでは、半導体チップの更なる薄型化、短冊化によってフェイストップ収納状態からフェイスダウン収納状態に半導体チップ収容トレイを反転させる際に収納状態が不安定になることがある。
【０００６】
本発明の一態様は、より薄型化、短冊化された半導体チップであっても安定したフェイストップ収納及びフェイスダウン収納を実現できる半導体チップ収容トレイを提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第１の凸部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第２の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された第２の凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１の突起の前記凹みに前記第２の突起が嵌め込まれ、且つ前記第１の凸部と前記第２の凸部が重ねられないことを特徴とする半導体チップ収容トレイである。
【０００８】
上記半導体チップ収容トレイによれば、ベース基板の表面がベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、第１の突起の凹みに第２の突起が嵌め込まれる。これにより、半導体チップ収容トレイを安定的に積み重ねることができる。
【０００９】
本発明の一態様は、複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された凹部と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第２の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された凸部と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１の突起の前記凹みに前記第２の突起が嵌め込まれることを特徴とする半導体チップ収容トレイである。
【００１０】
また、本発明の一態様に係る半導体チップ収容トレイにおいて、前記凸部の側壁は２段階のテーパー形状とされており、前記凸部の側壁の上部は下部に比べて緩やかな角度のテーパー形状とされていることが好ましい。
【００１１】
また、本発明の一態様に係る半導体チップ収容トレイにおいて、前記ベース板の表面に形成され、前記ベース基板の外周に沿って形成された第１の環状凸部と、
前記ベース板の裏面に形成され、前記ベース基板の外周に沿って形成された第２の環状凸部と、を具備し、
前記第１の環状凸部は、凸先端が前記ベース基板の表面中央側に向いた凸状ボスを有しており、
前記第２の環状凸部は、凹み基端が前記ベース基板の裏面中央側に向いた凹状ボスを有しており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記第１の環状凸部と前記第２の環状凸部が間隔Ｌ１を有し、前記凸先端と前記凹み基端が前記間隔Ｌ１より小さい間隔Ｌ４を有することが好ましい。
【００１２】
また、本発明の一態様に係る半導体チップ収容トレイにおいて、前記ベース板の表面に形成された第１の環状凸部と、
前記ベース板の裏面に形成された第２の環状凸部と、を具備し、
前記第１の環状凸部は、凸先端が前記ベース基板の表面に対して垂直上方側に向いた凸状ボスを有しており、
前記第２の環状凸部は、凹み基端が前記ベース基板の裏面に対して垂直下方側に向いた凹状ボスを有しており、
前記凸状ボス及び前記凹状ボスそれぞれの側壁がテーパー形状にて形成されており、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板裏面側の間隔Ｌ４が、前記凸状ボスの側壁と前記凹状ボスの側壁とのベース基板表面側の間隔Ｌ１より小さく形成されていることが好ましい。
【００１３】
本発明の一態様は、複数積み重ねて使用され、平面形状が長方形の半導体チップを複数収容する半導体チップ収容トレイであって、
ベース板と、
前記ベース板の表面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された第１の突起であって断面が三角形の突起を嵌め込む凹みを有する第１の突起と、
前記ベース板の表面に設けられ、前記収容エリアの周囲の長辺側に配置された第２の突起であって断面が三角形の突起を嵌め込む凹みを有する第２の突起と、
前記ベース板の裏面に設けられ、一つの半導体チップが収容される収容エリアの周囲の短辺側に配置された断面が三角形の第３の突起と、
前記ベース板の裏面に設けられ、前記収容エリアの周囲の長辺側に配置された断面が三角形の第４の突起と、
を具備し、
前記ベース基板の表面が前記ベース基板の裏面に対向するように２枚の半導体チップ収容トレイが積み重ねられた場合に、前記ベース基板の表面に形成された前記収容エリアと前記ベース基板の裏面に形成された前記収容エリアが重ねられ、且つ前記第１及び第２の突起それぞれの前記凹みに前記第３及び第４の突起それぞれが嵌め込まれることを特徴とする半導体チップ収容トレイである。
【００１４】
また、本発明の一態様に係る半導体チップ収容トレイにおいて、前記ベース基板の表面の前記収容エリアに設けられた台座をさらに具備することが好ましい。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は、第１の実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図１（ａ）に示すＡ−Ａ'部の断面図であり、（ｃ）は、図１（ａ）に示すＢ−Ｂ'部の断面図。
【図２】（ａ）は、第１の実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図２（ａ）に示すａ−ａ'部の断面図。（ｃ）は、図２（ａ）に示すｂ−ｂ'部の断面図。
【図３】（ａ）は、第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図。（ｂ）は、図３（ａ）に示す第１の突起１２ａと第２の突起１３ａが重なる箇所を拡大した断面図。
【図４】（ａ）〜（ｃ）は、第１の実施形態による半導体チップ収容トレイの第１及び第２の突起の変形例を示す断面図。
【図５】（ａ）は、第２の実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図５（ａ）に示すＡ−Ａ'部の断面図。
【図６】（ａ）は、第２の実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図６（ａ）に示すａ−ａ'部の断面図。
【図７】第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図。
【図８】（ａ）〜（ｃ）は、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねる様子を詳細に示す断面図。
【図９】（ａ）は、第３の実施形態に係る第１の半導体チップ収容トレイの表面全体を示す平面図。（ｂ）は、第２の半導体チップ収容トレイの裏面全体を示す平面図。
【図１０】（ａ）および（ｂ）は、図９（ａ）に示す第１の半導体チップ収容トレイの上に図９（ｂ）に示す第２の半導体チップ収容トレイを積み重ねた状態での拡大平面図。
【図１１】（ａ）および（ｂ）は、左右方向の凸状ボスと凹状ボスを嵌め合わせた拡大平面図。
【図１２】（ａ）は、第４の実施形態に係る第１の半導体チップ収容トレイの表面全体を示す平面図。（ｂ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面全体を示す平面図。
【図１３】図１２（ａ）に示す第１の半導体チップ収容トレイの上に図１２（ｂ）に示す第２の半導体チップ収容トレイを積み重ねた状態での拡大平面図。
【図１４】（ａ）は、第５の実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図１４（ａ）に示すＡ−Ａ'部の断面図。（ｃ）は、第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図。（ｅ）は、第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図。（ｄ）は、図１４（ｅ）に示すａ−ａ'部の断面図。
【図１５】（ａ）は、第５の実施形態の変形例に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図１５（ａ）に示すＡ−Ａ'部の断面図。（ｃ）は、第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図。（ｅ）は、第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図。（ｄ）は、図１５（ｅ）に示すａ−ａ'部の断面図。
【図１６】（ａ）は、第６の実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図。（ｂ）は、図１６（ａ）に示すＡ−Ａ'部の断面図。（ｅ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図。（ｄ）は、図１６（ｅ）に示すａ−ａ'部の断面図。（ｃ）は、第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
（第１の実施形態）
本実施形態による半導体チップ収容トレイは、平面形状が長方形の半導体チップを複数収容して搬送するためのトレイであり、半導体チップを搬送するときには複数重ねられた後にトレイバンドで束ねられる。以下、半導体チップ収容トレイの表面は、搬送時に上を向いている面と定義し、半導体チップ収容トレイの上下関係は、半導体チップ収容トレイの表面が上を向いている場合を基準に定める。
【００１８】
図１（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図である。図１（ｂ）は、図１（ａ）に示すＡ−Ａ'部の断面図であり、図１（ｃ）は、図１（ａ）に示すＢ−Ｂ'部の断面図である。
【００１９】
図２（ａ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図である。図２（ｂ）は、図２（ａ）に示すａ−ａ'部の断面図であり、図２（ｃ）は、図２（ａ）に示すｂ−ｂ'部の断面図である。
【００２０】
図３（ａ）は、図１に示す第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を載置し、その上に図２に示す第２の半導体チップ収容トレイを重ねて半導体チップ１０を収容した状態であって第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。図３（ｂ）は、図３（ａ）に示す第１の突起１２ａと第２の突起１３ａが重なる箇所を拡大した断面図である。
【００２１】
なお、図１に示す第１の半導体チップ収容トレイの裏面は図２に示す第２の半導体チップ収容トレイの裏面と同様の構造とされており、図２に示す第２の半導体チップ収容トレイの表面は図１に示す半導体チップ収容トレイの表面と同様の構造とされている。
【００２２】
図３に示すように収容される半導体チップ１０は、例えば薄型ディスプレイの表示ドライバであり、能動面にバンプが形成されている。半導体チップ１０は、ＣＯＧ方式で直接基板上に搭載される。能動面のバンプが傷つくことを抑制することを目的として、能動面が上を向いた状態で搬送されるように、図３に示すように半導体チップ１０は半導体チップ収容トレイ収容される。そして半導体チップ１０を取り出すときには、半導体チップ収容トレイの積層体の上下を反転させる（図３に示す上下関係と逆の上下関係にする）。次に、上側の半導体チップ収容トレイを外し、能動面が下に向いた半導体チップ１０を取り出す。このようにして能動面が下に向いた状態の半導体チップを半導体チップ収容トレイから取り出すことができる。
【００２３】
第１の半導体チップ収容トレイの表面には、図１（ａ）に示すような半導体チップ１０を収容する収容エリアが複数配置されているとともに、第２の半導体チップ収容トレイの裏面には、図２（ａ）に示すような半導体チップ１０を収容する収容エリアが複数配置されている。従って、図３（ａ）に示す第１の半導体チップ収容トレイと第２の半導体チップ収容トレイを重ねた状態で、複数の半導体チップを収容できるようになっている。なお、複数の収容エリアは、例えばマトリクス状に配置されている。
【００２４】
図１（ａ）〜（ｃ）に示す第１の半導体チップ収容トレイの表面に形成された凸部及び突起の構造を詳細に説明する。
第１の半導体チップ収容トレイはベース基板（図示せず）を有しており、そのベース基板の表面は、図１（ａ）に示すように、半導体チップ１０が収容される収容エリアを有している。この収容エリアの周囲の２本の短辺それぞれには、断面が三角形の突起を嵌め込む凹み（図１（ｃ）参照）を有する第１の突起１２ａ，１２ｂが設けられている。
【００２５】
また、前記収容エリアの周囲の２本の長辺それぞれには第１の凸部１１ａ〜１１ｄが設けられている。図１（ａ）に示す間隔Ｌ２は、第１の凸部１１ａ〜１１ｄ及び第１の突起１２ａ，１２ｂそれぞれと、収容エリアの中心に収容された半導体チップ１０との間隔を示している。また、半導体チップ１０の長辺の長さａと短辺の長さｂの比は下記式（１）を満たすことが好ましく、短辺の長さｂは２ｍｍ以下であることが好ましく、半導体チップ１０の厚さは例えば３００μｍ以下であることが好ましい。
０．０５  ≦ｂ／ａ  ・・・（１）
【００２６】
第１の凸部１１ａ〜１１ｄそれぞれの図１（ｂ）に示す断面は長方形の形状となっている。第１の突起１２ａ，１２ｂそれぞれの図１（ｂ）に示す断面は台形の形状となっており、第１の突起１２ａ，１２ｂそれぞれの図１（ｃ）に示す断面は三角形の突起を嵌め込む凹みを有する形状となっている。
【００２７】
図２（ａ）〜（ｃ）に示す第２の半導体チップ収容トレイの裏面に形成された凸部及び突起の構造を詳細に説明する。
第２の半導体チップ収容トレイはベース基板（図示せず）を有しており、そのベース基板の裏面は、図２（ａ）に示すように、半導体チップ１０が収容される収容エリアを有している。この収容エリアの周囲の２本の短辺それぞれには、断面が三角形（図２（ｃ）参照）の第２の突起１３ａ，１３ｂが設けられている。
【００２８】
また、前記収容エリアの周囲の２本の長辺それぞれには第２の凸部１４ａ〜１４ｄが設けられている。図２（ａ）に示す間隔Ｌ３は、第２の凸部１４ａ〜１４ｄ及び第２の突起１３ａ，１３ｂそれぞれと、収容エリアの中心に収容された半導体チップ１０との間隔を示している。
【００２９】
第２の凸部１４ａ〜１４ｄそれぞれの図２（ｂ）に示す断面は長方形の形状となっている。第２の突起１３ａ，１３ｂそれぞれの図２（ｂ）に示す断面は台形の形状となっており、第２の突起１３ａ，１３ｂそれぞれの図２（ｃ）に示す断面は三角形の形状となっている。
【００３０】
図３（ａ），（ｂ）に示すように、第１の半導体チップ収容トレイのベース基板の表面が第２の半導体チップ収容トレイのベース基板の裏面に対向するように、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた状態では、第１の半導体チップ収容トレイのベース基板の表面に形成された収容エリアと第２の半導体チップ収容トレイのベース基板の裏面に形成された収容エリアが重ねられ、この重ねられた収容エリアに半導体チップ１０が収容される。そして、第１の突起１２ａの断面が三角形の凹みには断面が三角形の第２の突起１３ａが嵌め込まれ、且つ第１の突起１２ｂの断面が三角形の凹みには断面が三角形の第２の突起１３ｂが嵌め込まれ、且つ第１の凸部１１ａ〜１１ｄと第２の凸部１４ａ〜１４ｄは重ねられず互いに接触しない。
【００３１】
また、図２（ａ）に示す間隔Ｌ３は、図１（ａ）に示す間隔Ｌ２より大きく形成されている。これにより、第１の半導体チップ収容トレイの表面の収容エリアに半導体チップ１０を収容し、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた際に、第２の半導体チップ収納トレイの裏面の第２の突起１３ａ，１３ｂ及び第２の凸部１４ａ〜１４ｄが半導体チップ１０の能動面を傷つけることを抑制することができる。さらに、半導体チップ１０を半導体チップ収容トレイから取り出すために半導体チップ収容トレイの積層体の上下を反転させる際に、半導体チップ１０を収納エリアに収納されやすくすることができる。
【００３２】
上記実施形態によれば、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを載置し、第１の突起１２ａ，１２ｂの凹みに第２の突起１３ａ，１３ｂを嵌め込むことにより、第１の半導体チップ収容トレイと第２の半導体チップ収容トレイを安定的に積み重ねることができる。その結果、半導体チップの更なる薄型化、短冊化によってフェイストップ収納状態からフェイスダウン収納状態に半導体チップ収容トレイを反転させる際、半導体チップ収容トレイを搬送する際に、半導体チップ１０が第１及び第２の突起に乗り上げることがなく、収納状態が不安定になることを抑制できる。
【００３３】
なお、本実施形態では、図３（ｂ）に示すように、第２の突起１３ａの断面の三角形の頂角を、第１の突起１２ａに形成された凹みの断面の三角形の頂角に比べて鋭角に形成することにより、第１の突起１２ａの凹みに三角形の第２の突起１３ａを嵌め込んだ後に第１の突起１２ａの凹みに第２の突起１３ａが食い付くことを防止する効果が得られる。しかし、半導体チップ収容トレイの金型加工精度や材料の成形品質のばらつき等を十分に抑制できる場合は、図４（ａ）に示すように第２の突起１３ｃの断面の三角形の頂角を、第１の突起１２ａに形成された凹みの断面の三角形の頂角と同じ角度に形成することにより、第１の突起１２ａの凹みの内側面に第２の突起１３ｃの側面を当接させても良い。
【００３４】
また、図４（ａ）に示す変形例では、第１の突起１２ａの凹みの内側面に第２の突起１３ｃの側面を当接させる構成としているが、図４（ｂ）に示すように、第１の突起１２ａの凹みの内側面に第２の突起１３ｄの側面を当接させない構成としても良い。また、図４（ｂ）に示すように、第２の突起１３ｄの断面の三角形の頂部を、第１の突起１２ａに形成された凹みの断面の三角形の頂部に当接させない構成としても良い。これにより、第２の突起１３ｄの三角形の頂部と第１の突起１２の三角形の頂部とが擦れても異物の懸念を抑制できる。また、図４（ｃ）に示すように、第２の突起１３ｅの断面の三角形の頂部をＲ形状としても良い。これにより、半導体チップ収容トレイの成形時（例えば射出成形をする場合）の樹脂の流動性が安定し、頂部にまで樹脂が周り込み、ショートモールド（突起部の先端形状の不具合）や欠け、バリの発生が抑えられて形状品質を向上させることができる。
【００３５】
また、本実施形態では、ベース基板の表面に第１の突起１２ａ，１２ｂを設け、ベース基板の裏面に第２の突起１３ａ，１３ｂを設けているが、ベース基板の表面に第２の突起１３ａ，１３ｂを設け、ベース基板の裏面に第１の突起１２ａ，１２ｂを設けても良い。
【００３６】
（第２の実施形態）
図５（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図であり、図５（ｂ）は、図５（ａ）に示すＡ−Ａ'部の断面図である。
【００３７】
図６（ａ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図であり、図６（ｂ）は、図６（ａ）に示すａ−ａ'部の断面図である。
【００３８】
図７は、図５に示す第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を載置し、その上に図６に示す第２の半導体チップ収容トレイを重ねて半導体チップ１０を収容した状態であって第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
なお、図５乃至図７において、図１乃至図３と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３９】
図５（ａ），（ｂ）に示すように、第１の半導体チップ収容トレイのベース基板の表面の収容エリアの周囲の２本の長辺それぞれには凹部１６ａ〜１６ｄが設けられている。
【００４０】
図６（ａ），（ｂ）に示すように、第２の半導体チップ収容トレイのベース基板の裏面の収容エリアの周囲の２本の長辺それぞれには第３の凸部１７ａ〜１７ｄが設けられている。第３の凸部１７ａ〜１７ｄの高さは、図２（ａ）〜（ｃ）に示す第２の凸部１４ａ〜１４ｄの高さより高く形成されている。また、第３の凸部１７ａ〜１７ｄそれぞれの側壁はテーパー形状となっている。
【００４１】
図７に示すように、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた状態では、凹部１６ａ〜１６ｄに第３の凸部１７ａ〜１７ｄが嵌め込まれる。これにより、第３の凸部１７ａ〜１７ｄで半導体チップ１０の表面を押し付けることを防止できる。
【００４２】
図８（ａ）〜（ｃ）は、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねる様子を詳細に示す断面図である。
図８（ａ）に示すように、第１の凸部１１ａ〜１１ｄ及び第３の凸部１７ａ〜１７ｄそれぞれの側壁は２段階のテーパー形状を有しており、その上部が下部に比べて緩やかな角度のテーパー形状となっている。なお、本実施形態では、第１の凸部１１ａ〜１１ｄ及び第３の凸部１７ａ〜１７ｄそれぞれの側壁の上部をテーパー形状としているが、その上部をＲ形状としても良い。
【００４３】
図８（ｂ）に示すように、第３の凸部１７ａ〜１７ｄの上部の緩やかな角度のテーパーによって半導体チップ１０を矢印のように収容エリアの中央へ誘い込むことにより、図８（ｃ）に示す安定した位置に半導体チップ１０を収容することができる。
【００４４】
上記第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４５】
なお、本実施形態では、第１の実施形態と同様に、第２の半導体チップ収容トレイのベース基板の裏面の収容エリアの周囲の２本の短辺それぞれに、断面が三角形の第２の突起１３ａ，１３ｂを設けているが、これらの第２の突起の高さを、第１の凸部１１ａ〜１１ｄの高さより高く形成しても良い。
【００４６】
（第３の実施形態）
本実施形態は、第１の実施形態と異なる部分についてのみ説明する。
図９（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面全体を示す平面図であり、図９（ｂ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面全体を示す平面図である。
【００４７】
図９（ａ）に示す第１の半導体チップ収容トレイのベース基板３０の表面上には、ベース基板３０の外周に沿った第１の環状凸部３６が設けられている。この第１の環状凸部３６は、図２（ａ）に示す間隔Ｌ３が例えば２００μｍ以上と大きい場合において、４つの凸状ボス３２を有している。凸状ボス３２の凸先端３２ａは、図９（ａ）に示すようにベース基板３１の中央部側に向いている。
【００４８】
図９（ｂ）に示す第２の半導体チップ収容トレイのベース基板３１の裏面上には、ベース基板３１の外周に沿った第２の環状凸部３５が設けられている。この第２の環状凸部３５は、図２（ａ）に示す間隔Ｌ３が例えば２００μｍ以上と大きい場合において、４つの凹状ボス３３を有している。凹状ボス３３の凹み基端３３ａは、図９（ｂ）に示すようにベース基板３１の中央部側に向いている。
【００４９】
図１０（ａ）は、図９（ａ）に示す第１の半導体チップ収容トレイの上に図９（ｂ）に示す第２の半導体チップ収容トレイを積み重ねた状態での左右方向の凸状ボスと凹状ボスを嵌め合わせた拡大平面図であり、図１０（ｂ）は、図９（ａ）に示す第１の半導体チップ収容トレイの上に図９（ｂ）に示す第２の半導体チップ収容トレイを積み重ねた状態での上下方向の凸状ボスと凹状ボスを嵌め合わせた拡大平面図である。図１１（ａ）は、左右方向の凸状ボスと凹状ボスを嵌め合わせた拡大平面図である。
【００５０】
図１０（ａ），（ｂ）及び図１１（ａ）に示すように、第１の環状凸部３５と第２の環状凸部３６は間隔Ｌ１を有しているが、凸状ボス３２の凸先端３２ａと凹状ボス３３の凹み基端３３ａとの間隔だけＬ４とされている。間隔Ｌ４は間隔Ｌ１より小さく形成されている。間隔Ｌ１と間隔Ｌ４と図１（ａ）に示す間隔Ｌ２は、下記式（２）又は下記式（３）及び下記式（４）を満たすことが好ましい。これにより収容エリア内の半導体チップの位置精度を向上させることができ、実装品質を向上させることができる。
Ｌ４＝Ｌ２≦Ｌ３  ・・・（２）
Ｌ４＝Ｌ２＝Ｌ３  ・・・（３）
Ｌ１≦Ｌ３−Ｌ２  ・・・（４）
【００５１】
上記のように間隔Ｌ４を間隔Ｌ１より小さく形成することにより、第１の半導体チップ収容トレイと第２の半導体チップ収容トレイを重ねた際にトレイのガタツキ、回転、傾くことを抑制することができ、トレイ反転後の半導体チップの位置精度が悪くなるのを抑制でき、ＣＯＧ実装に支障をきたすことを防止できる。
【００５２】
また、上記実施形態においても第１の実施形態と同様の効果を得ることができる。
【００５３】
なお、本実施形態では、図１１（ａ）に示すように第１の環状凸部３６の凸状ボス３２の凸先端３２ａ及び第２の環状凸部３５の凹状ボス３３の凹み基端３３ａそれぞれをベース基板３０，３１に対して垂直に形成しているが、図１１（ｂ）に示すように、第１の環状凸部３６の凸状ボス３２の凸先端３２ａをテーパー形状にて形成し、第２の環状凸部３５の凹状ボス３３の凹み基端３３ａをテーパー形状にて形成し、凸先端３２ａと凹み基端３３ａとのベース基板３０側の間隔をＬ４とし、凸先端３２ａと凹み基端３３ａとのベース基板３１側の間隔をＬ１とし、且つ凹み基端３３ａのテーパーの角度を凸先端３２ａのテーパーより急にしても良い。これにより、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた後の凹み基端３３ａと凸先端３２ａの食い付きを防止することができる。また、この場合は間隔Ｌ４を０としても良い。
【００５４】
また、本実施形態では、凸状ボス３２及び凹状ボス３３をそれぞれ４つ形成しているが、必要であれば４つ以外の数で形成しても良い。
【００５５】
また、本実施形態では、間隔Ｌ４を間隔Ｌ１より小さく形成しているが、間隔Ｌ１を間隔Ｌ４より小さく形成しても良い。
【００５６】
（第４の実施形態）
本実施形態は、第３の実施形態と異なる部分についてのみ説明する。
図１２（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面全体を示す平面図であり、図１２（ｂ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面全体を示す平面図である。
【００５７】
図１２（ａ）に示す第１の半導体チップ収容トレイのベース基板３０の表面中央には円形状の第３の環状凸部２６が設けられている。図１２（ｂ）に示す第２の半導体チップ収容トレイのベース基板３１の裏面上には円形状の第４の環状凸部２５が設けられている。
【００５８】
図１３は、図１２（ａ）に示す第１の半導体チップ収容トレイの上に図１２（ｂ）に示す第２の半導体チップ収容トレイを積み重ねた状態での第３の環状凸部２６と第４の環状凸部２５を嵌め合わせた拡大平面図である。
【００５９】
第３の環状凸部２６は、図２（ａ）に示す間隔Ｌ３が例えば２００μｍ以上と大きい場合において、凸状ボス２８を有している。凸状ボス２８の凸先端２８ａは、ベース基板３０の表面に対して垂直上方側に向いている。
第４の環状凸部２５は、図２（ａ）に示す間隔Ｌ３が例えば２００μｍ以上と大きい場合において、凹状ボス２７を有している。凹状ボス２７の凹み基端２７ａは、ベース基板３１の裏面に対して垂直下方側に向いている。
【００６０】
第３の環状凸部２６の凸状ボス２８の側壁２８ｂをテーパー形状にて形成し、第４の環状凸部２５の凹状ボス２７の側壁２７ｂをテーパー形状にて形成し、側壁２８ｂと側壁２７ｂとのベース基板３１側の間隔をＬ４とし、側壁２８ｂと側壁２７ｂとのベース基板３０側の間隔をＬ１とし、且つ側面２８ｂのテーパーの角度を側面２７ｂのテーパーより急にしている。これにより、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた後の側面２８ｂと側面２７ｂの食い付きを防止することができる。なお、図１３に示す間隔Ｌ４は０であっても良い。
【００６１】
また、上記実施形態においても第３の実施形態と同様の効果を得ることができる。
【００６２】
なお、本実施形態では、第３及び第４の環状凸部２６，２５それぞれの形状を円形としているが、他の形状、例えば三角形、多角形にしても良いし、他の形状を組み合わせて複数の形状にて形成しても良く、例えば三角形と円形、多角形と円形、三角形と多角形などの組み合わせとしても良い。
【００６３】
（第５の実施形態）
本実施形態は、第１の実施形態と異なる部分についてのみ説明する。
図１４（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図である。図１４（ｂ）は、図１４（ａ）に示すＡ−Ａ'部の断面図である。
図１４（ｅ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図である。図１４（ｄ）は、図１４（ｅ）に示すａ−ａ'部の断面図である。
図１４（ｃ）は、図１４（ａ），（ｂ）に示す第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を載置し、その上に図１４（ｄ），（ｅ）に示す第２の半導体チップ収容トレイを重ねて半導体チップ１０を収容した状態であって第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
【００６４】
図１４（ａ），（ｂ）に示すように、第１の半導体チップ収容トレイのベース基板の表面の収容エリアの周囲の２本の長辺それぞれには、図１に示す第１の突起１２ａ，１２ｂと同様に、断面が三角形の突起を嵌め込む凹み（図１４（ｂ）参照）を有する第３の突起２１ａ〜２１ｄが設けられている。第３の突起２１ａ〜２１ｄそれぞれは、収容エリアの中心から対称の位置に設けられている。
【００６５】
図１４（ｅ），（ｄ）に示すように、第２の半導体チップ収容トレイのベース基板の裏面の収容エリアの周囲の２本の長辺それぞれには、図２に示す第２の突起１３ａ，１３ｂと同様に、断面が三角形（図１４（ｄ）参照）の第４の突起２２ａ〜２２ｄが設けられている。第４の突起２２ａ〜２２ｄそれぞれは、収容エリアの中心から対称の位置に設けられている。
【００６６】
図１４（ｃ）に示すように、第１の半導体チップ収容トレイのベース基板の表面が第２の半導体チップ収容トレイのベース基板の裏面に対向するように、第１の半導体チップ収容トレイの上に第２の半導体チップ収容トレイを積み重ねた状態では、第３の突起２１ａ〜２１ｄそれぞれの断面が三角形の凹みには、断面が三角形の第４の突起２２ａ〜２２ｄそれぞれが嵌め込まれる。
【００６７】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
【００６８】
（第５の実施形態の変形例）
本実施形態は、第５の実施形態と異なる部分についてのみ説明する。
図１５（ａ）は、本変形例に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図である。図１５（ｂ）は、図１５（ａ）に示すＡ−Ａ'部の断面図である。
図１５（ｅ）は、本変形例に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図である。図１５（ｄ）は、図１５（ｅ）に示すａ−ａ'部の断面図である。
図１５（ｃ）は、図１５（ａ），（ｂ）に示す第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を載置し、その上に図１５（ｄ），（ｅ）に示す第２の半導体チップ収容トレイを重ねて半導体チップ１０を収容した状態であって第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
【００６９】
図１５（ａ），（ｂ）に示すように、第１の半導体チップ収容トレイのベース基板の表面の収容エリアの周囲の２本の長辺それぞれには、断面が三角形の突起を嵌め込む凹み（図１５（ｂ）参照）を有する第５の突起２３ａ，２３ｂが設けられている。第５の突起２３ａ，２３ｂは、図１４（ａ），（ｂ）に示す第３の突起２１ａ〜２１ｄに比べて前記長辺と平行方向に長く（横長に）形成されている。
【００７０】
図１５（ｅ），（ｄ）に示すように、第２の半導体チップ収容トレイのベース基板の裏面の収容エリアの周囲の２本の長辺それぞれには、断面が三角形（図１５（ｄ）参照）の第６の突起２４ａ，２４ｂが設けられている。第６の突起２４ａ，２４ｂは、図１４（ｅ），（ｄ）に示す第５の突起２２ａ〜２２ｄに比べて前記長辺と平行方向に長く（横長に）形成されている。
【００７１】
本変形例においても第５の実施形態と同様の効果を得ることができる。
【００７２】
（第６の実施形態）
本実施形態は、第１の実施形態と異なる部分についてのみ説明する。
図１６（ａ）は、本実施形態に係る第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を収容した状態を示す平面図である。図１６（ｂ）は、図１６（ａ）に示すＡ−Ａ'部の断面図である。
図１６（ｅ）は、本実施形態に係る第２の半導体チップ収容トレイの裏面における一つの半導体チップ１０を収容した状態を示す平面図である。図１６（ｄ）は、図１６（ｅ）に示すａ−ａ'部の断面図である。
図１６（ｃ）は、図１６（ａ），（ｂ）に示す第１の半導体チップ収容トレイの表面に一つの半導体チップ１０を載置し、その上に図１６（ｄ），（ｅ）に示す第２の半導体チップ収容トレイを重ねて半導体チップ１０を収容した状態であって第１の半導体チップ収容トレイの表面と第２の半導体チップ収容トレイの裏面が互いに対向した状態を示す断面図である。
【００７３】
図１６（ｄ），（ｅ）に示すように、第１の実施形態より更に薄型化した半導体チップ１０を収容するために、収容エリアに台座（浮島）１５が形成されている。この台座１５の上に半導体チップ１０を収容することにより、第１の凸部１１ａ〜１１ｄ及び第１の突起１２ａ，１２ｂそれぞれの高さを、台座がない第１の実施形態に比べて高くすることができる。その結果、薄型化した半導体チップ１０をより安定的に収容することができる。
【００７４】
また、図５乃至図７の構造を組み合わせることにより、第２の凸部１４ａ〜１４ｄ及び第２の突起１３ａ，１３ｂそれぞれの高さを高くすることができる。その結果、その結果、薄型化した半導体チップ１０をより安定的に収容することができる。
【００７５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【００７６】
１０・・・半導体チップ、１１ａ，１１ｂ，１１ｃ，１１ｄ・・・第１の凸部、１２ａ，１２ｂ・・・第１の突起、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ・・・第２の突起、１４ａ，１４ｂ，１４ｃ，１４ｄ・・・第２の凸部、１６ａ，１６ｂ，１６ｃ，１６ｄ・・・凹部、１７ａ，１７ｂ，１７ｃ１７ｄ・・・第３の凸部、２１ａ，２１ｂ，２１ｃ，２１ｄ・・・第３の突起、２２ａ，２２ｂ，２２ｃ，２２ｄ・・・第４の突起、２３ａ，２３ｂ・・・第５の突起、２４ａ，２４ｂ・・・第６の突起、２５・・・第４の環状凸部、２６・・・第３の環状凸部、２７ｂ，２８ｂ・・・側壁、２８・・・凸状ボス、３０，３１・・・ベース基板、３２・・・凸状ボス、３２ａ・・・凸先端、２８ａ・・・凸先端、３３・・・凹状ボス、３３ａ，２７ａ・・・凹み基端、３５・・・第２の環状凸部、３６・・・第１の環状凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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