(57)【要約】      （修正有）【課題】リフレッシュ動作時のリーク電流による電力消費を防止する。【解決手段】行アドレスラッチ回路と列アドレスラッチ回路との情報によりセルをアクセスして記憶データを外部に出力する通常動作と、前記行アドレスラッチ回路の情報によりセルをアクセスするが記憶データの外部への出力を行わないリフレッシュ動作とを行う半導体装置であって、リフレッシュ動作が繰り返して実行される期間中は行アドレスラッチ回路の複数の出力を同一電位に制御する。【選択図】図２
2011014193.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、前記第１の回路及び前記第２の回路を制御する制御回路と、を備え、
前記制御回路が、前記第１の回路を活性し、且つ前記第２の回路を非活性にして第１の動作を繰り返して実施するとき、その期間中、前記第２の回路の複数の出力を同一電位に制御することを特徴とする半導体装置。
【請求項２】
前記複数の出力は、前記第２の回路が活性のとき、１組以上の相補信号であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の回路は、一方の入力端子に前記相補信号が夫々入力され、他方の入力端子に前記制御回路からのリセット信号が共通に入力される複数の論理回路を有していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の出力は、異なる電位を取り得る第１の状態から同一の電位の第２の状態に制御されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の回路は、前記複数の信号を出力する複数のフリップフロップを有し、これらフリップフロップのリセット端子に前記制御回路からのリセット信号が共通に共有されるようにしたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の回路及び前記第２の回路が、アドレス信号に関連するロウラッチ回路及びカラムラッチ回路であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体装置の制御方法において、
アドレス信号に関連するロウラッチ回路とカラムラッチ回路との情報により記憶セルをアクセスして外部端子へ出力する通常動作と、前記ロウラッチ回路の情報により前記記憶セルをアクセスするも前記外部端子への出力を行なわないリフレッシュ動作と、を備え、
前記リフレッシュ動作が繰り返して実施される時、その期間中、前記カラムラッチ回路の複数の出力を同一電位に制御することを特徴とする半導体装置の制御方法。
【請求項８】
前記複数の出力は、複数の前記カラムラッチ回路のそれぞれの出力であることを特徴とする請求項７に記載の半導体装置の制御方法。
【請求項９】
前記複数の出力は、前記カラムラッチ回路の相補出力であることを特徴とする請求項８または請求項９に記載の半導体装置の制御方法。
【請求項１０】
制御回路と、
複数の出力線を有し、前記制御回路によって制御される被制御回路と、を備え、
前記制御回路は、前記被制御回路以外のその他の回路を活性化して、第１の動作を繰り返して実施するとき、その期間中、前記被制御回路を非活性状態にすると共に、前記複数の出力線を同一電位に制御することを特徴とする半導体装置。
【請求項１１】
前記制御回路は、更に、前記半導体装置のスタンバイ期間中に、前記複数の出力線を同一電位に制御する、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の動作は、前記半導体装置が外部端子へ出力しない動作であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記被制御回路がアドレス回路に関連するカラムラッチ回路であることを特徴とする請求項１０，１１または１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、パソコンのみでなく、携帯電話などの移動機器においても広く使われるようになってきている。このような移動機器向け用途においては、消費電力の低減が特に重要である。
【０００３】
従来、半導体装置に用いられるアドレス信号に関するアドレスラッチ回路は、動作に関与していないときであっても、前回動作したときのアドレス信号を保持している。
【０００４】
特許文献１には、ロウアドレスラッチ回路について、高速動作を目的として、次段のプリデコーダにその出力を受け渡した後に、その出力レベルをローにする技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１９５２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、アドレスラッチ回路は、動作に関与していないときであってもアドレス信号を保持しており、保持したアドレス信号を出力側に供給している。したがって、アドレスラッチ回路の出力側に接続されたアドレス配線にショートがあり、アドレスラッチ回路に保持されたアドレス信号がそれらのアドレス配線間に電位差を生じさせるものである場合（互いに異なる場合）には、それらのアドレス配線間にリーク電流が流れてしまう。つまり、意図しない電力消費を生じる。
【０００７】
特許文献１に記載された技術は、高速化を目的として、動作に関与しているときの所定期間、ロウアドレスラッチ回路の出力レベルをローにするものであって、動作に関与していないときの意図しない消費電力を削減することについて教示するものではない。
【課題を解決するための手段】
【０００８】
本発明の第１の形態係る半導体装置は、第１の回路と、第２の回路と、前記第１の回路及び前記第２の回路を制御する制御回路と、を備え、前記制御回路が、前記第１の回路を活性し、且つ前記第２の回路を非活性にして第１の動作を繰り返して実施するとき、その期間中、前記第２の回路の複数の出力を同一電位に制御することを特徴とする。
【０００９】
本発明の第２の形態に係る半導体装置の制御方法は、アドレス信号に関連するロウラッチ回路とカラムラッチ回路との情報により記憶セルをアクセスして外部端子へ出力する通常動作と、前記ロウラッチ回路の情報により前記記憶セルをアクセスするも前記外部端子への出力を行なわないリフレッシュ動作と、を備え、前記リフレッシュ動作が繰り返して実施される時、その期間中、前記カラムラッチ回路の複数の出力を同一電位に制御することを特徴とする。
【００１０】
本発明の第３の形態に係る半導体装置は、制御回路と、複数の出力線を有し、前記制御回路によって制御される被制御回路と、を備え、前記制御回路は、前記被制御回路以外のその他の回路を活性化して、第１の動作を繰り返して実施するとき、その期間中、前記被制御回路を非活性状態にすると共に、前記複数の出力線を同一電位に制御することを特徴とする。
【発明の効果】
【００１１】
第２の回路を非活性にするとき、その複数の出力を同一電位に制御するようにしたことで、第２の回路の出力側に接続される接続線間に電位差が発生せず、これら接続線間がショートしている場合でもリーク電流は流れない。これにより、意図しない電力消費を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図１の半導体記憶装置に含まれるバンクの概略構成を示すブロック図である。
【図３】図２のバンクがセルフリフレッシュ信号を受けたときの動作を説明するためタイミングチャートである。
【図４】図２のバンクがパワーダウン信号を受けたときの動作を説明するためタイミングチャートである。
【図５】図２のバンクに含まれるカラムラッチ回路の一構成例を示す回路図である。
【図６】図２のバンクに含まれるカラムラッチ回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１４】
図１に、本発明の第１の実施の形態に係る半導体記憶装置の概略構成を示す。
【００１５】
図示の半導体記憶装置は、外部から供給されるコマンドを受け取るコマンドデコーダ１１、アドレスを受け取るアドレスバッファ１２、複数（ここでは４個）のバンク（ＢＡＮＫ０〜３）１３、内部アドレスを生成するアドレスカウンタ１４、外部コマンドによりモード選択を行うモードセレクタ１５、及び不揮発性記憶素子１６を有している。
【００１６】
なお、図１の半導体記憶装置は４個のバンク１３を有する４バンク構成となっているが、バンクの数は１個でもよいし、２個以上の任意の数でもよい。
【００１７】
コマンドデコーダ１１は、入力される制御信号ＲＡＳＢ，ＣＡＳＢ及びＷＥＢの組み合わせに基づいてコマンドを特定する。コマンドには、動作コマンドＭＳＡＣＴ０〜３や、リフレッシュコマンドＲＦが含まれる。また、コマンドデコーダ１１は、バンクアドレスＢＡに基づいて、特定したコマンドを出力すべきバンク１３を決定する。
【００１８】
アドレスカウンタ１４は、コマンドデコーダ１１からのリフレッシュコマンドＲＦを受けると、カウント動作を実行し、カウント値をアドレスＡＡとしてアドレスバッファ１２へ出力する。
【００１９】
アドレスバッファ１２は、外部から供給されるアドレスＡ及びアドレスカウンタ１４からのアドレスＡＡのうちのいずれか一方をアドレスＭＡＸＡとして各バンク１３へ出力する。
【００２０】
モードセレクタ１５は、外部からの命令（外部コマンド）に従い、モードセレクトを各バンク１３へ出力する。不揮発性記憶素子１６は、例えば、レーザヒューズやアンチヒューズであって、その状態、即ち、書き込まれた情報に応じて、モードセレクトを各バンク１３へ出力する。モードセレクタ１５及び不揮発性記憶素子１６からのモードセレクトは、後述する本発明に特有の動作（即ち、カラムラッチ回路２３の出力を同一電位に制御）を行うか否かを決定するために利用される。
【００２１】
次に、各バンク１３の構成について説明する。
【００２２】
図２に示すようにバンク１３は、制御回路２１、ロウラッチ回路２２、カラムラッチ回路２３、メモリ領域２４、ロウデコーダ２５、及びカラムデコーダ２６を有している。
【００２３】
制御回路２１は、コマンドデコーダ１１からの動作コマンドＭＳＡＣＴ及びモードセレクタ１５又は不揮発性記憶素子１６からのモードセレクトに応じて、第１の回路であるロウラッチ回路２２及び第２の回路又は被制御回路であるカラムラッチ回路２３を制御する。
【００２４】
モードセレクトによる制限がなければ、制御回路２１は、コマンドデコーダ１１からの動作コマンドＭＳＡＣＴの種類に応じてロウラッチ回路２２又はカラムラッチ回路２３に制御信号を出力する。
【００２５】
これにより、アドレス信号に関連するロウラッチ回路及びカラムラッチ回路が共に活性化され、これらラッチ回路が保持する情報に基づいて、メモリ領域２４の記憶セルにアクセスし、外部端子を介して外部とデータのやり取りを行う通常動作が行われる。あるいは、ロウラッチ回路が活性化される一方でカラムラッチ回路が非活性化され、ロウラッチ回路が保持する情報に基づいて、メモリ領域２４の記憶セルにアクセスするが、外部とデータのやり取りを行わない第１の動作としてリフレッシュ動作が繰り返し行われる。
【００２６】
例えば、動作コマンドＭＳＡＣＴがアクティブ信号ＡＣＴであれば、制御回路２１は、ロウラッチ回路２２に対してラッチ信号ＲＬＴを出力してアドレスＭＡＸＡをラッチさせる。なお、アクティブ信号ＡＣＴは、入力されているアドレスに対応するワード線を活性化するコマンドである。
【００２７】
また、動作コマンドＭＳＡＣＴが読み出し信号ＲＥＡＤ又は書き出し信号ＷＲＩＴＥであれば、制御回路２１は、カラムラッチ回路２３に対してラッチ信号ＣＬＴを出力してアドレスＭＡＸＡをラッチさせる。なお、読み出し信号ＲＥＡＤは、入力されているアドレスに対応するカラムからデータを読み出すコマンド、書き出し信号ＷＲＩＴＥは、入力されているアドレスに対応するカラムにデータを書き込むコマンドである。
【００２８】
また、動作コマンドＭＳＡＣＴがセルフリフレッシュ信号ＳＥＬＦであれば、制御回路２１は、ロウラッチ回路２２に対してラッチ信号ＲＬＴを出力してアドレスＭＡＸＡをラッチさせるとともに、カラムラッチ回路２３へリセット信号ＣＲを出力する。なお、セルフリフレッシュ信号ＳＥＬＦは、半導体記憶装置がメモリセルのデータを自動でリフレッシュする省電力モードに切り替わるコマンドである。
【００２９】
カラムラッチ回路２３は、制御回路２１からのリセット信号ＣＲを受けると、保持していた信号をリセットして、複数の出力線に対する全ての出力信号を同一（ハイレベル又はローレベル）にする。このように、セルフリフレッシュを行う際には、リフレッシュ動作が繰り返し行われている期間中、カラム系アドレスのアドレス配線の出力電位を全て同一とする。セルフリフレッシュを行う際には、ロウ系アドレスのみが利用され、カラム系アドレスは利用されないので、このような制御が可能である。こうして、カラム系アドレスのアドレス配線にショートがあったとしても、それらの間に電流は流れないので、消費電流を削減することができる。なお、このアドレス配線の出力電位を全て同一とすることは、全てのバンクにおいて、即ち複数のカラムスイッチに関して、行われる。
【００３０】
また、動作コマンドＭＳＡＣＴがパワーダウン信号ＰＷＤＮであれば、制御回路２１は、ロウラッチ回路２２及びカラムラッチ回路２３に対してリセット信号ＲＲ及びＣＲを夫々出力する。なお、パワーダウン信号ＰＷＤＮは、省電力モード（スタンバイ状態）に切り替わるコマンドである。また、このときリフレッシュ動作は行われない。
【００３１】
ロウラッチ回路２２及びカラムラッチ回路２３は、リセット信号ＲＲ及びＣＲを夫々受けると、保持していた信号をリセットして、複数の出力線に対する全ての出力信号を同一（ハイレベル又はローレベル）にする。その結果、ロウ系アドレスのアドレス配線にショートがある場合及びカラム系のアドレス配線にショートがある場合のいずれの場合においても、消費電流を削減することができる。
【００３２】
図３及び図４に、上述した動作時の各部の信号波形変化（信号タイミング）を示す。
【００３３】
図３は、動作コマンドＭＳＡＣＴ０が、アクティブ信号ＡＣＴ、書き出し信号ＷＲＩＴＥ，及びセルフリフレッシュ信号ＳＥＬＦが順次入力された場合の動作波形を示している。
【００３４】
アクティブ信号ＡＣＴに応じて、ラッチ信号ＲＬＴが出力され、そのときのアドレスＭＡＸＡ“Ｃ”がロウラッチ回路２２によってラッチされる。
【００３５】
次に、書き出し信号ＷＲＩＴＥに応じて、ラッチ信号ＣＬＴが出力され、そのときのアドレスＭＡＸＡ“Ｄ”がカラムラッチ回路２３によってラッチされる。
【００３６】
それから、セルフリフレッシュ信号ＳＥＬＦに応じて、ラッチ信号ＲＬＴが出力されるとともにリセット信号ＣＲが出力され、そのときのアドレスＭＡＸＡ“Ｅ”がロウラッチ回路２２によってラッチされ、カラムラッチ回路２３がリセットされる。
【００３７】
図４は、動作コマンドＭＳＡＣＴ０が、アクティブ信号ＡＣＴ、読み出し信号ＲＥＡＤ，及びパワーダウン信号ＰＷＤＮが順次入力された場合の動作波形を示している。
【００３８】
アクティブ信号ＡＣＴに応じて、ラッチ信号ＲＬＴが出力され、そのときのアドレスＭＡＸＡ“Ｃ”がロウラッチ回路２２によってラッチされる。
【００３９】
次に、読み出し信号ＲＥＡＤに応じて、ラッチ信号ＣＬＴが出力され、そのときのアドレスＭＡＸＡ“Ｄ”がカラムラッチ回路２３によってラッチされる。
【００４０】
それから、パワーダウン信号ＰＷＤＮに応じて、リセット信号ＲＲ及びＣＲが出力され、ロウラッチ回路２２及びカラムラッチ回路２３がともにリセットされる。
【００４１】
制御回路２１に供給されるモードセレクトが、リセット信号ＲＲ及びＣＲの出力を制限するモードを指定している場合には、リセット信号ＲＲ及びＣＲのロウラッチ回路２２及びカラムラッチ回路２３へ出力が阻止される。これはＮＡＮＤ回路等を用いた簡単な論理回路により実現することができる。
【００４２】
ロウラッチ回路２２及びカラムラッチ回路２３の各々は、１つの配線で１つのアドレスを表示する方式を採用するものであっても、２つの配線で１つのアドレスを表示する（相補信号）方式を採用するものであってもよい。
【００４３】
１つの配線で１つのアドレスを表示する方式を採用するラッチ回路２２又は２３は、例えば、図５のように構成される。即ち、アドレスＭＡＸＡの各ビットに対応する複数のＤフリップフロップによりラッチ回路２２または２３は構成される。
【００４４】
各Ｄフリップフロップのクロック端子ＣＫには、制御回路２１からのラッチ信号ＣＬＴ又はＲＬＴが供給され、リセット端子Ｒには、リセット信号ＣＲ又はＲＲが供給される。これにより、各フリップフロップは、制御回路２１からのラッチ信号ＣＬＴ又はＲＬＴに応じて入力端子Ｄに供給されるアドレスＭＡＸＡをラッチし、出力端子Ｑから出力する。また、制御回路２１からのリセット信号ＣＲ又はＲＲに応じて、Ｄフリップフロップはリセットされる。その結果、全てのＤフリップフロップの出力は同一電位に制御される。
【００４５】
２つの配線で１つのアドレスを表示する方式を採用するラッチ回路２２又は２３は、例えば、図６のように構成される。即ち、アドレスＭＡＸＡの各ビットに対応する複数のＤフリップフロップと、各Ｄフリップフロップの出力端子Ｑと反転出力端子ＱＢとに夫々接続されたＮＯＲ回路により、ラッチ回路２２または２３は構成される。
【００４６】
各Ｄフリップフロップのクロック端子ＣＫには、制御回路２１からのラッチ信号ＣＬＴ又はＲＬＴが供給され、各Ｄフリップフロップは、制御回路２１からのラッチ信号ＣＬＴ又はＲＬＴに応じて入力端子Ｄに供給されるアドレスＭＡＸＡをラッチする。ＮＯＲ回路の一方の入力端子には、Ｄフリップフロップの出力端子Ｑ又は反転出力端子ＱＢが接続され、他方の入力端子には、リセット信号ＣＲ又はＲＲが供給される。リセット信号ＣＲ又はＲＲがないとき（ローレベル）、Ｄフリップフロップからの相補信号がＮＯＲ回路から（論理反転されて）出力される。リセット信号が供給されると（ハイレベル）、Ｄフリップフロップからの相補信号はＮＯＲ回路により阻止される。こうして、ラッチ回路の出力は全て同一電位（ローレベル）に制御される。
【００４７】
なお、ＮＯＲ回路に代えてＮＡＮＤ回路を用いれば、リセット信号が供給されると（ローレベル）、ラッチ回路の出力を全て同一にする場合にハイレベルにすることもできる。
【００４８】
また、上記実施の形態では、ラッチ回路としてＤフリップフロップの回路方式採用したが、これに限られない。例えば、周知のＪＫ型、Ｔ型のフリップフロップの回路方式であってもよい。
【００４９】
以上説明したように、本実施の形態に係る半導体記憶装置では、使用されないアドレス信号の出力電位（複数のアドレス回路の出力信号線同士、アドレス回路の相補出力信号線同士）を、所定期間中、同一にすることで、アドレス配線にショートがあってもアドレス配線間のリークをなくし、消費電力を削減することができる。
【００５０】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく、種々の変形、変更が可能である。
【００５１】
例えば、上記実施の形態では、半導体記憶装置について説明したが、本願の技術思想においては、アドレスに関連するアドレスラッチ回路の出力信号線の制御に限られない。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、ラッチ回路等に使用されるトランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。また、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴも使用できる。ＦＥＴ以外のトランジスタであっても良い。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【符号の説明】
【００５２】
１１    コマンドデコーダ
１２    アドレスバッファ
１３    バンク
１４    アドレスカウンタ
１５    モードセレクタ
１６    不揮発性記憶素子
２１    制御回路
２２    ロウラッチ回路
２３    カラムラッチ回路
２４    メモリ領域
２５    ロウデコーダ
２６    カラムデコーダ
【図１】
2011014193.tif 000003
【図２】
2011014193.tif 000004
【図３】
2011014193.tif 000005
【図４】
2011014193.tif 000006
【図５】
2011014193.tif 000007
【図６】
2011014193.tif 000008