(57)【要約】【課題】薄膜トランジスタにおけるオン電流の向上とリーク電流の低減を図る。【解決手段】微結晶シリコン領域５１の両端側が非晶質シリコン領域５２となっている半導体膜５ｂを備えるスイッチトランジスタ５において、チャネル保護膜５ｄが、半導体膜５ｂにおける微結晶シリコン領域５１を覆いつつ、そのチャネル保護膜５ｄの両端側で、微結晶シリコン領域５１側の非晶質シリコン領域５２の一部を覆い、また、ソース・ドレイン領域となる不純物半導体膜５ｆ，５ｇが、微結晶シリコン領域５１と直接接触せず、半導体膜５ｂにおける非晶質シリコン領域５２と接することで、ドレイン電極５ｈとソース電極５ｉとが不純物半導体膜５ｆ，５ｇを介して半導体膜５ｂと電気的に接続することで、微結晶シリコンに起因するホールエレクトロンペアの発生を抑えて、リーク電流の低減を図った。【選択図】図６
2011014595.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成するゲート形成工程と、
前記ゲート電極が形成された前記基板上に、第一絶縁膜と、非晶質シリコンからなる半導体層とを順次成膜する二層成膜工程と、
前記ゲート電極の上方に対応する位置に、少なくとも一方の端部を配する半導体処理膜を、前記半導体層上における前記ゲート電極の上方に形成する処理膜形成工程と、
前記半導体処理膜が形成された前記半導体層に対して所定の処理を施し、前記半導体処理膜に覆われた前記半導体層部分を微結晶シリコンに結晶化するシリコン結晶化工程と、
前記半導体処理膜の除去後に、前記ゲート電極の上方に位置する前記微結晶シリコン部分の少なくとも一方の端面より前記非晶質シリコン側に一方の端部を有し、前記ゲート電極の上方に対応する前記微結晶シリコン部分を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んで対向する一対の不純物半導体膜と、その下に配される半導体膜と、を形成する半導体膜形成工程と、
前記基板上における前記不純物半導体膜と前記保護膜と前記半導体膜とを覆う金属膜を成膜し、前記金属膜をパターニングして、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成するソース・ドレイン形成工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記処理膜形成工程において、前記半導体処理膜は、その両端部が前記ゲート電極の上方に対応する位置に形成され、
前記保護膜形成工程において形成された前記保護膜における前記一対の不純物半導体膜が対向する方向に沿う長さは、前記シリコン結晶化工程において結晶化された前記微結晶シリコン部分の長さより長く、前記ゲート形成工程において形成された前記ゲート電極の長さ以下となるように形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
請求項１又は２に記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。
【請求項４】
基板上に形成されたゲート電極と、
前記ゲート電極を覆う第一絶縁膜と、
前記第一絶縁膜上に設けられた非晶質シリコンの領域と微結晶シリコンの領域を有する半導体膜と、
前記半導体膜のチャネルとなる領域を覆う保護膜と、
前記半導体膜上で前記保護膜を挟んで対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備え、
前記保護膜で覆われた前記半導体膜の少なくとも一部に前記微結晶シリコンの領域が設けられ、
前記微結晶シリコンの領域と前記非晶質シリコンの領域との境界が、前記保護膜の下面側に位置することを特徴とする薄膜トランジスタ。
【請求項５】
前記半導体膜における前記微結晶シリコンの領域は、前記保護膜の下面側に位置し、
前記半導体膜における前記非晶質シリコンの領域は、前記微結晶シリコンの領域の両側であって前記不純物半導体膜の下面側に位置し、
前記微結晶シリコンの領域の両端と、前記非晶質シリコンの領域との境界は、前記保護膜の下面側に位置することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
当該薄膜トランジスタは、前記半導体膜における一方の非晶質シリコンの領域から前記微結晶シリコンの領域を通じて他方の非晶質シリコンの領域に向かう電流と、他方の非晶質シリコンの領域から前記微結晶シリコンの領域を通じて一方の非晶質シリコンの領域に向かう電流の、両方向の電流を流す駆動素子として用いられることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記半導体膜における前記微結晶シリコンの領域は、前記保護膜の下面側から前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、
前記半導体膜における前記非晶質シリコンの領域は、前記一対の不純物半導体膜における他方の不純物半導体膜の下面側に位置し、
前記微結晶シリコンの領域と、前記非晶質シリコンの領域との境界は、前記保護膜の下面側に位置することを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項８】
当該薄膜トランジスタは、前記半導体膜における非晶質シリコンの領域から前記微結晶シリコンの領域に向かう一方向に電流を流す駆動素子として用いられることを特徴とする請求項７に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層には一般的に、非晶質シリコン（アモルファスシリコン）が用いられる。
また、薄膜トランジスタのオン電流を向上させることを目的に、半導体層に微結晶シリコン（マイクロクリスタルシリコン）を用いる試みが行われているが、微結晶シリコンを用いた場合には、リーク電流が増大してしまうという問題がある。これは、薄膜トランジスタのソース・ドレイン領域が、微結晶シリコンからなる半導体層と電気的に接続した際に、微結晶シリコンに起因する電気的欠陥によってホールエレクトロンペアが発生してしまうことが、リーク電流の原因となるためである。
このリーク電流を低減させるために、非晶質シリコン層と微結晶シリコンを積層してなる半導体層を薄膜トランジスタに適用する技術が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６７０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１の場合、リーク電流を十分に低減させるためには、非晶質シリコン層を厚くしなければならず、そのような半導体層を形成しにくいことがあった。
また、非晶質シリコン層の厚みを増した半導体層では、微結晶シリコン層に起因するリーク電流は低減するものの、非晶質シリコン層が増した分、光照射時でのリーク電流が増してしまうという弊害などが生じてしまうことがあった。
【０００５】
本発明の課題は、オン電流の向上とリーク電流の低減を図ることである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成するゲート形成工程と、
前記ゲート電極が形成された前記基板上に、第一絶縁膜と、非晶質シリコンからなる半導体層とを順次成膜する二層成膜工程と、
前記ゲート電極の上方に対応する位置に、少なくとも一方の端部を配する半導体処理膜を、前記半導体層上における前記ゲート電極の上方に形成する処理膜形成工程と、
前記半導体処理膜が形成された前記半導体層に対して所定の処理を施し、前記半導体処理膜に覆われた前記半導体層部分を微結晶シリコンに結晶化するシリコン結晶化工程と、
前記半導体処理膜の除去後に、前記ゲート電極の上方に位置する前記微結晶シリコン部分の少なくとも一方の端面より前記非晶質シリコン側に一方の端部を有し、前記ゲート電極の上方に対応する前記微結晶シリコン部分を覆う保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記半導体層上に、不純物半導体層を成膜し、前記不純物半導体層及び前記半導体層をパターニングして、前記保護膜を挟んで対向する一対の不純物半導体膜と、その下に配される半導体膜と、を形成する半導体膜形成工程と、
前記基板上における前記不純物半導体膜と前記保護膜と前記半導体膜とを覆う金属膜を成膜し、前記金属膜をパターニングして、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成するソース・ドレイン形成工程と、
を備えることを特徴としている。
好ましくは、前記処理膜形成工程において、前記半導体処理膜は、その両端部が前記ゲート電極の上方に対応する位置に形成され、
前記保護膜形成工程において形成された前記保護膜における前記一対の不純物半導体膜が対向する方向に沿う長さは、前記シリコン結晶化工程において結晶化された前記微結晶シリコン部分の長さより長く、前記ゲート形成工程において形成された前記ゲート電極の長さ以下となるように形成される
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタ製造される。
【０００７】
また、本発明の他の態様は、薄膜トランジスタであって、
基板上に形成されたゲート電極と、
前記ゲート電極を覆う第一絶縁膜と、
前記第一絶縁膜上に設けられた非晶質シリコンの領域と微結晶シリコンの領域を有する半導体膜と、
前記半導体膜のチャネルとなる領域を覆う保護膜と、
前記半導体膜上で前記保護膜を挟んで対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備え、
前記保護膜で覆われた前記半導体膜の少なくとも一部に前記微結晶シリコンの領域が設けられ、
前記微結晶シリコンの領域と前記非晶質シリコンの領域との境界が、前記保護膜の下面側に位置することを特徴としている。
好ましくは、前記半導体膜における前記微結晶シリコンの領域は、前記保護膜の下面側に位置し、
前記半導体膜における前記非晶質シリコンの領域は、前記微結晶シリコンの領域の両側であって前記不純物半導体膜の下面側に位置し、
前記微結晶シリコンの領域の両端と、前記非晶質シリコンの領域との境界は、前記保護膜の下面側に位置する。
また、好ましくは、当該薄膜トランジスタは、前記半導体膜における一方の非晶質シリコンの領域から前記微結晶シリコンの領域を通じて他方の非晶質シリコンの領域に向かう電流と、他方の非晶質シリコンの領域から前記微結晶シリコンの領域を通じて一方の非晶質シリコンの領域に向かう電流の、両方向の電流を流す駆動素子として用いられる。
好ましくは、前記半導体膜における前記微結晶シリコンの領域は、前記保護膜の下面側から前記一対の不純物半導体膜における一方の不純物半導体膜の下面側に位置し、
前記半導体膜における前記非晶質シリコンの領域は、前記一対の不純物半導体膜における他方の不純物半導体膜の下面側に位置し、
前記微結晶シリコンの領域と、前記非晶質シリコンの領域との境界は、前記保護膜の下面側に位置する。
また、好ましくは、当該薄膜トランジスタは、前記半導体膜における非晶質シリコンの領域から前記微結晶シリコンの領域に向かう一方向に電流を流す駆動素子として用いられる。
【発明の効果】
【０００８】
本発明によれば、薄膜トランジスタにおけるオン電流の向上とリーク電流の低減を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】薄膜トランジスタの製造過程におけるゲート形成工程を示す説明図である。
【図８】薄膜トランジスタの製造過程における二層成膜工程を示す説明図である。
【図９】薄膜トランジスタの製造過程における処理膜形成工程の第一工程を示す説明図である。
【図１０】薄膜トランジスタの製造過程における処理膜形成工程の第二工程を示す説明図である。
【図１１】薄膜トランジスタの製造過程における処理膜形成工程の第三工程を示す説明図である。
【図１２】薄膜トランジスタの製造過程におけるシリコン結晶化工程を示す説明図である。
【図１３】薄膜トランジスタの製造過程におけるシリコン結晶化工程を示す説明図である。
【図１４】薄膜トランジスタの製造過程における保護絶縁膜成膜工程を示す説明図である。
【図１５】薄膜トランジスタの製造過程における保護膜形成工程を示す説明図である。
【図１６】薄膜トランジスタの製造過程における不純物半導体層成膜工程を示す説明図である。
【図１７】薄膜トランジスタの製造過程における半導体膜形成工程を示す説明図である。
【図１８】薄膜トランジスタの製造過程におけるソース・ドレイン形成工程を示す説明図である。
【図１９】３つの薄膜トランジスタを１画素に備えるＥＬパネルの回路を示した回路図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１１】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１２】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となる配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
【００１３】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。
【００１４】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
【００１５】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１６】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１７】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１８】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００１９】
図４〜図６に示すように、基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００２０】
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
【００２１】
ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、微結晶シリコンからなる微結晶シリコン領域５１と非晶質シリコンからなる非晶質シリコン領域５２を有する単層膜であり、この半導体膜５ｂにチャネルが形成される。なお、微結晶シリコン領域５１は、半導体膜５ｂにおけるゲート電極５ａの上方に位置しており、この微結晶シリコン領域５１の両側がそれぞれ非晶質シリコン領域５２となっている。
また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。チャネル保護膜５ｄは、半導体膜５ｂにおける微結晶シリコン領域５１を覆い、そのチャネル保護膜５ｄの両端側は、微結晶シリコン領域５１側の非晶質シリコン領域５２の一部を覆っている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部側の非晶質シリコン領域５２の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部側の非晶質シリコン領域５２の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されており、不純物半導体膜５ｆ，５ｇは、半導体膜５ｂ上であってチャネル保護膜５ｄを挟んで対向する配置に形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
【００２２】
このように、ＥＬパネル１において駆動素子として用いられるスイッチトランジスタ５は、図６に示すように、微結晶シリコン領域５１の両端側が非晶質シリコン領域５２となっている半導体膜５ｂを有している。なお、非晶質シリコン領域５２は、不純物半導体膜５ｆ，５ｇがチャネル保護膜５ｄを挟んで対向する方向の微結晶シリコン領域５１の両側に位置している。
また、スイッチトランジスタ５のチャネル保護膜５ｄは、半導体膜５ｂにおける微結晶シリコン領域５１を覆いつつ、そのチャネル保護膜５ｄの両端側で、微結晶シリコン領域５１側の非晶質シリコン領域５２の一部を覆っている。また、半導体膜５ｂにおける非晶質シリコン領域５２は、不純物半導体膜５ｆ，５ｇに覆われている。
つまり、半導体膜５ｂにおける微結晶シリコン領域５１は、チャネル保護膜５ｄの下面側に位置し、半導体膜５ｂにおける非晶質シリコン領域５２は、微結晶シリコン領域５１の両側であって不純物半導体膜５ｆ，５ｇの下面側に位置しており、微結晶シリコン領域５１の両端と非晶質シリコン領域５２との境界は、チャネル保護膜５ｄの下面側に位置している。
そして、ゲート電極５ａの上方に位置するチャネル保護膜５ｄの長さであって、一対の不純物半導体膜５ｆ，５ｇが対向する方向に沿う長さは、半導体膜５ｂにおける微結晶シリコン領域５１部分の長さより長く、ゲート電極５ａの長さ以下となるように形成されている。
【００２３】
そして、チャネル領域となる半導体膜５ｂは、微結晶シリコン領域５１と非晶質シリコン領域５２を有しているが、ソース・ドレイン領域となる不純物半導体膜５ｆ，５ｇは、半導体膜５ｂにおける非晶質シリコン領域５２と接しており、微結晶シリコン領域５１とは直接接触していない。
ここで、不純物半導体膜５ｆ，５ｇが、微結晶シリコン領域５１と接触せずに、非晶質シリコン領域５２と接して半導体膜５ｂと電気的に接続するので、不純物半導体膜５ｆ，５ｇが微結晶シリコン領域５１と接触する場合に比べて、リーク電流が発生し難くなっている。
【００２４】
そして、スイッチトランジスタ５は、図３、図４に示すように、ドレイン電極５ｈが信号線３に接続されて、ソース電極５ｉが駆動トランジスタ６のゲート電極６ａに接続されており、ＥＬ素子８を発光させるためのスイッチングに伴うソース・ドレイン間の電流の向きが定まっていないが、不純物半導体膜５ｆ，５ｇが共に微結晶シリコン領域５１と接触していないので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられる。
それによって、ドレイン電極５ｈおよび不純物半導体膜５ｆからソース電極５ｉおよび不純物半導体膜５ｇへの電流（一方の非晶質シリコン領域５２から微結晶シリコン領域５１を通じて他方の非晶質シリコン領域５２に向かう電流）が半導体膜５ｂに流れる場合であっても、ソース電極５ｉおよび不純物半導体膜５ｇからドレイン電極５ｈおよび不純物半導体膜５ｆへの電流（他方の非晶質シリコン領域５２から微結晶シリコン領域５１を通じて一方の非晶質シリコン領域５２に向かう電流）が半導体膜５ｂに流れる場合であっても、それぞれリーク電流の発生を抑えた好適な電流制御が可能となっている。
【００２５】
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
【００２６】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが設けられており、この半導体膜６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂは、例えば、微結晶シリコンからなる微結晶シリコン領域６１と非晶質シリコンからなる非晶質シリコン領域６２を有する単層膜である。なお、微結晶シリコン領域６１は、半導体膜６ｂにおけるゲート電極６ａの上方中央側から不純物半導体膜６ｇ側の範囲に位置しており、非晶質シリコン領域６２は、半導体膜６ｂにおけるゲート電極６ａの上方縁側から不純物半導体膜６ｆ側の範囲に位置している。
また、半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。チャネル保護膜６ｄは、半導体膜６ｂにおける中央側に位置する微結晶シリコン領域６１部分を覆い、そのチャネル保護膜６ｄの一端側は、微結晶シリコン領域６１側の非晶質シリコン領域６２の一部を覆っている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部側の非晶質シリコン領域６２の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の微結晶シリコン領域６１の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されており、不純物半導体膜６ｆ，６ｇは、半導体膜６ｂ上であってチャネル保護膜６ｄを挟んで対向する配置に形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、第二絶縁膜１２によって覆われるようになっている。
【００２７】
このように、ＥＬパネル１において駆動素子として用いられる駆動トランジスタ６は、図５に示すように、微結晶シリコン領域６１と非晶質シリコン領域６２とからなる半導体膜６ｂを有している。なお、チャネル保護膜６ｄから不純物半導体膜６ｇの下面にかけて微結晶シリコン領域６１が配されており、チャネル保護膜６ｄの端側から不純物半導体膜６ｆの下面にかけて非晶質シリコン領域６２が配されている。
また、駆動トランジスタ６のチャネル保護膜６ｄは、ゲート電極６ａの上方に位置する微結晶シリコン領域６１部分を覆いつつ、そのチャネル保護膜６ｄの端部で、微結晶シリコン領域６１側の非晶質シリコン領域６２の一部を覆っている。また、チャネル保護膜６ｄで覆われない微結晶シリコン領域６１部分は、不純物半導体膜６ｇに覆われており、半導体膜６ｂにおける非晶質シリコン領域６２は、不純物半導体膜６ｆに覆われている。
つまり、半導体膜６ｂにおける微結晶シリコン領域６１は、チャネル保護膜６ｄの下面側から一対の不純物半導体膜における一方の不純物半導体膜６ｇの下面側に位置し、半導体膜６ｂにおける非晶質シリコン領域６２は、一対の不純物半導体膜における他方の不純物半導体膜６ｆの下面側に位置しており、微結晶シリコン領域６１と非晶質シリコン領域６２との境界は、チャネル保護膜６ｄの下面側に位置している。なお、半導体膜６ｂにおける一対の不純物半導体膜６ｆ，６ｇが対向する方向に沿う長さであって、微結晶シリコン領域６１部分の長さは、非晶質シリコン領域６２部分の長さより長い。
【００２８】
そして、チャネル領域となる半導体膜６ｂにおける微結晶シリコン領域６１と非晶質シリコン領域６２の境界が、チャネル保護膜６ｄの下面側に位置しており、ソース・ドレイン領域となる不純物半導体膜６ｆは、半導体膜６ｂにおける非晶質シリコン領域６２と接し、ソース・ドレイン領域となる不純物半導体膜６ｇは、半導体膜６ｂにおける微結晶シリコン領域６１と接している。
ここで、不純物半導体膜６ｆが、微結晶シリコン領域６１と接触せずに、非晶質シリコン領域６２と接して半導体膜６ｂと電気的に接続するので、不純物半導体膜６ｆが微結晶シリコン領域６１と接触する場合に比べて、リーク電流が発生し難くなっている。
【００２９】
そして、駆動トランジスタ６は、図３、図４に示すように、ドレイン電極６ｈが電圧供給線４に接続されて、ソース電極６ｉがＥＬ素子８に接続されており、ＥＬ素子８を発光させるためのスイッチング駆動に伴うソース・ドレイン間の電流の向きが、非晶質シリコン領域６２から微結晶シリコン領域６１に向かう一方向に定まっており、また、不純物半導体膜６ｆが微結晶シリコン領域６１と接触していないので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられる。
それによって、ドレイン電極６ｈおよび不純物半導体膜６ｆからソース電極６ｉおよび不純物半導体膜６ｇへの電流（非晶質シリコン領域６２から微結晶シリコン領域６１に向かう電流）が半導体膜６ｂに流れる場合に、リーク電流の発生を抑えた好適な電流制御が可能となっている。
特に、電流の向きが定まっている駆動トランジスタ６の場合、電流の上流側となる不純物半導体膜６ｆと接触する半導体膜６ｂ部分を非晶質シリコン領域６２としておけば、リーク電流の発生を抑えることができる。また、電流方向に対し、非晶質シリコン領域６２部分の長さより、微結晶シリコン領域６１部分の長さを長くすることで、トランジスタに電流が流れ易くなる。
つまり、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、ＥＬ素子８の発光輝度を向上させ、ＥＬパネル１の表示性能を良好なものにすることができる。
【００３０】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００３１】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００３２】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００３３】
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００３４】
そして、基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。
【００３５】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００３６】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
【００３７】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３８】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
【００３９】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００４０】
そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００４１】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
【００４２】
次に、本発明にかかるＥＬパネル１において、駆動素子として用いられている薄膜トランジスタの製造方法を、スイッチトランジスタ５を例に説明する。
【００４３】
まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極５ａを形成する（ゲート形成工程）。
なお、ゲート電極６ａとともに基板１０上に、駆動トランジスタ６のゲート電極６ａ、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。
【００４４】
次いで、図８に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１と、半導体膜５ｂとなる非晶質シリコン（アモルファスシリコン）からなる半導体層９ｂを連続して堆積し、二層を成膜する（二層成膜工程）。
【００４５】
次いで、図９に示すように、半導体層９ｂ上に、光−熱変換層３０と、ポジタイプのフォトレジスト層４０を、順次成膜する。この光−熱変換層３０は、光−熱変換層３０に照射された光を熱に変換することができる材料（光−熱変換材料）からなる層であって、例えば、ダイヤモンドライクカーボン（ＤＬＣ）やモリブデン（Ｍｏ）などを用いることができる。
さらに、図９に示すように、フォトレジスト層４０の上方に、マスク部５０ａを有するフォトマスク５０を配置して、フォトリソグラフィー法及びエッチング法等によるパターニングを行い、図１０に示すように、ゲート電極５ａの上方の光−熱変換層３０上にレジスト４０ａを形成する。このレジスト４０ａのサイズは、半導体膜５ｂに微結晶シリコン領域を形成する範囲に対応させている。なお、駆動トランジスタ６のゲート電極６ａの上方となる光−熱変換層３０上にも、半導体膜６ｂに微結晶シリコン領域を形成する範囲に対応するレジストが形成されている。
そして、レジスト４０ａが形成された光−熱変換層３０に対してドライエッチング又はウェットエッチングを施した後、レジスト４０ａの剥離を行い、図１１に示すように、光−熱変換材料からなる半導体処理膜３０ａを半導体層９ｂ上に形成する（処理膜形成工程）。この半導体処理膜３０ａは、半導体膜５ｂに微結晶シリコン領域を形成する範囲に応じたサイズを有しており、その両端部がゲート電極５ａの上方に位置している。なお、駆動トランジスタ６に対する半導体処理膜も同様に半導体層９ｂ上に形成されており、半導体膜６ｂに微結晶シリコン領域を形成する範囲に応じて、その一端部がゲート電極６ａの上方に位置するサイズを有している。
【００４６】
次いで、図１２に示すように、半導体処理膜３０ａが形成された半導体層９ｂに対して所定の処理としてレーザ光（可視光または赤外線）の照射を施し、その半導体処理膜３０ａに覆われた半導体層９ｂ部分の非晶質シリコンを微結晶シリコンに結晶化し、その半導体層９ｂに微結晶シリコン領域５１と非晶質シリコン領域５２を設ける（シリコン結晶化工程）。この微結晶シリコン領域５１を形成した後、図１３に示すように、半導体処理膜３０ａを、エッチングなどにより除去する。
なお、駆動トランジスタ６に対する半導体処理膜によっても同様に、半導体層９ｂに微結晶シリコン領域５１と非晶質シリコン領域５２とが形成されている。
【００４７】
次いで、図１４に示すように、半導体層９ｂ上に、ＣＶＤ法などによってチャネル保護膜となるシリコン窒化物などの保護絶縁膜９ｄを成膜する。
そして、図１５に示すように、保護絶縁膜９ｄをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル保護膜５ｄを形成する（保護膜形成工程）。このチャネル保護膜５ｄは、ゲート電極５ａの上方に位置する半導体層９ｂにおける微結晶シリコン領域５１の両端面より非晶質シリコン領域５２側に両端部を有し、ゲート電極５ａの上方に対応する微結晶シリコン領域５１を覆っている。
なお、駆動トランジスタ６のチャネル保護膜６ｄも同様に形成されており、そのチャネル保護膜６ｄは、ゲート電極６ａの上方に位置する半導体層９ｂにおける微結晶シリコン領域６１の一方の端面より非晶質シリコン領域６２側に一方の端部を有し、ゲート電極６ａの上方に対応している微結晶シリコン領域６１部分を覆っている。
【００４８】
次いで、図１６に示すように、チャネル保護膜５ｄが形成された半導体層９ｂ上に、ＣＶＤ法などによって不純物半導体膜となる不純物半導体層９ｆを成膜する。
次いで、図１７に示すように、フォトリソグラフィーによって不純物半導体層９ｆ及び半導体層９ｂを連続してパターニングして、不純物半導体膜５ｆ，５ｇ及び半導体膜５ｂを形成する（半導体膜形成工程）。なお、駆動トランジスタ６の不純物半導体膜６ｆ，６ｇ及び半導体膜６ｂも同様に形成されている。
また、フォトリソグラフィーによってコンタクトホール１１ａ〜１１ｃが形成され、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃが形成される。
【００４９】
次いで、図１８に示すように、基板１０上における不純物半導体膜５ｆ，５ｇと、チャネル保護膜５ｄと、半導体膜５ｂと、第一絶縁膜１１とを覆う金属膜をスパッタリングで成膜し、その金属膜をフォトリソグラフィーによってパターニングして、一対の不純物半導体膜５ｆ，５ｇ上にソース電極５ｉ及びドレイン電極５ｈを形成する（ソース・ドレイン形成工程）。
こうしてスイッチトランジスタ５が製造される。なお、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈも同様に形成されて、駆動トランジスタ６が製造される。
【００５０】
また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
更に、スイッチトランジスタ５および駆動トランジスタ６が形成された後に、ＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する（図５参照）。
次いで、スイッチトランジスタ５や駆動トランジスタ６を覆うように、第二絶縁膜１２を成膜する（図５、図６参照）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５、図６参照）、ＥＬパネル１が製造される。
【００５１】
以上のように、スイッチトランジスタ５は、微結晶シリコン領域５１の両端側が非晶質シリコン領域５２となっている半導体膜５ｂを有しており、チャネル保護膜５ｄは、半導体膜５ｂにおける微結晶シリコン領域５１を覆いつつ、そのチャネル保護膜５ｄの両端側で、微結晶シリコン領域５１側の非晶質シリコン領域５２の一部を覆っている。
そして、一対の不純物半導体膜５ｆ，５ｇが対向する方向に沿うチャネル保護膜５ｄの長さは、半導体膜５ｂにおける微結晶シリコン領域５１部分の長さより長く、ゲート電極５ａの長さより短く形成されており、ソース・ドレイン領域となる不純物半導体膜５ｆ，５ｇは、微結晶シリコン領域５１と直接接触せず、半導体膜５ｂにおける非晶質シリコン領域５２と接することで、ドレイン電極５ｈとソース電極５ｉとが不純物半導体膜５ｆ，５ｇを介して半導体膜５ｂと電気的に接続するので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられて、リーク電流が発生し難くなっている。
【００５２】
また、駆動トランジスタ６は、微結晶シリコン領域６１と非晶質シリコン領域６２とからなる半導体膜６ｂを有しており、チャネル保護膜６ｄから不純物半導体膜６ｇの下面にかけて微結晶シリコン領域６１が配されており、チャネル保護膜６ｄの端側から不純物半導体膜６ｆの下面にかけて非晶質シリコン領域６２が配されている。
そして、この駆動トランジスタ６は、ソース・ドレイン間の電流の向きが、非晶質シリコン領域６２から微結晶シリコン領域６１に向かう一方向に定まっており、電流の上流側となる不純物半導体膜６ｆが、微結晶シリコン領域６１と直接接触せず、半導体膜６ｂにおける非晶質シリコン領域６２と接することで、ドレイン電極６ｈとソース電極６ｉとが不純物半導体膜６ｆ，６ｇを介して半導体膜６ｂと電気的に接続するので、微結晶シリコンに起因するホールエレクトロンペアの発生が抑えられて、リーク電流が発生し難くなっている。
特に、電流方向に対し、非晶質シリコン領域６２部分の長さより、微結晶シリコン領域６１部分の長さを長くすることで、トランジスタに電流が流れ易くなるので、トランジスタサイズを小さくしても、より大きな電流を流すことが可能になって、ＥＬ素子８の発光輝度を向上させ、ＥＬパネル１の表示性能を良好なものにすることができる。
【００５３】
このように、微結晶シリコン領域（５１、６１）と非晶質シリコン領域（５２、６２）とからなる半導体膜（５ｂ、６ｂ）を有するスイッチトランジスタ５、駆動トランジスタ６は、微結晶シリコン領域によるオン電流の向上が図られつつ、リーク電流の低減が図られており、高いオン電流と低いリーク電流を両立した好適な薄膜トランジスタであるといえる。
【００５４】
また、図１９に示すように、１つの画素Ｐにつき、３つのトランジスタ（スイッチトランジスタ５、駆動トランジスタ６、保持トランジスタ５５）及びキャパシタ７及びＥＬ素子８が設けられているＥＬパネルの場合、保持トランジスタ５５は、スイッチトランジスタ５と同様に、ソース・ドレイン間の電流の向きが定まっていないので、微結晶シリコン領域の両端側が非晶質シリコン領域となっているスイッチトランジスタ５と同じタイプの半導体膜を備える薄膜トランジスタとすればよい。
【００５５】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００５６】
１      ＥＬパネル
２      走査線
３      信号線
４      電圧供給線
５      スイッチトランジスタ（薄膜トランジスタ）
６      駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ  ゲート電極
５ｂ、６ｂ  半導体膜
５１、６１  微結晶シリコン領域
５２、６２  非晶質シリコン領域
５ｄ、６ｄ  チャネル保護膜（保護膜）
５ｆ、６ｆ  不純物半導体膜
５ｇ、６ｇ  不純物半導体膜
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
７      キャパシタ
８      ＥＬ素子
９ｂ    半導体層
９ｄ    保護絶縁膜
９ｆ    不純物半導体層
１０    基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
３０    光−熱変換層
３０ａ  半導体処理膜
４０    フォトレジスト層
４０ａ  レジスト
５０    フォトマスク
５０ａ  マスク部
５５    保持トランジスタ（薄膜トランジスタ）
【図１】
2011014595.tif 000003
【図２】
2011014595.tif 000004
【図３】
2011014595.tif 000005
【図４】
2011014595.tif 000006
【図５】
2011014595.tif 000007
【図６】
2011014595.tif 000008
【図７】
2011014595.tif 000009
【図８】
2011014595.tif 000010
【図９】
2011014595.tif 000011
【図１０】
2011014595.tif 000012
【図１１】
2011014595.tif 000013
【図１２】
2011014595.tif 000014
【図１３】
2011014595.tif 000015
【図１４】
2011014595.tif 000016
【図１５】
2011014595.tif 000017
【図１６】
2011014595.tif 000018
【図１７】
2011014595.tif 000019
【図１８】
2011014595.tif 000020
【図１９】
2011014595.tif 000021
【手続補正書】
【提出日】平成22年9月28日(2010.9.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
非晶質シリコンを有する半導体層の一部を結晶化して、微結晶シリコン領域及び前記微結晶シリコン領域の両側の非晶質シリコン領域を形成する微結晶シリコン領域形成工程と、
前記微結晶シリコン領域を覆うとともに前記非晶質シリコン領域の一部を覆う保護膜を形成する保護膜形成工程と、
を有することを特徴としている。
好ましくは、前記保護膜の両側部上で互いに対向するソース、ドレイン電極を形成するソース、ドレイン電極形成層工程を有する。
好ましくは、前記微結晶シリコン領域形成工程によって形成された前記微結晶シリコン領域及び前記非晶質シリコン領域を有する半導体膜に対応した位置に、絶縁膜を介して、前記保護膜より長いゲート電極を形成するゲート電極形成工程を有する。
好ましくは、微結晶シリコン領域形成工程は、前記半導体層上に、光−熱変換材料を有する半導体処理膜を形成し、前記半導体処理膜に光を照射して前記半導体処理膜下の前記半導体層を熱し、前記微結晶シリコン領域を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、本発明の他の態様は、薄膜トランジスタであって、
非晶質シリコン領域と、前記非晶質シリコン領域に両側が挟まれた微結晶シリコン領域を有する半導体膜と、
前記微結晶シリコン領域及び前記微結晶シリコン領域の両側の前記非晶質シリコン領域の一部を覆う保護膜と、
を備えることを特徴としている。
好ましくは、前記保護膜の両側部上で互いに対向するソース、ドレイン電極を有する。
好ましくは、絶縁膜と、前記絶縁膜を介して、前記半導体膜に対応した位置に、前記保護膜より長いゲート電極を有する。
好ましくは、前記保護膜の両端部はゲート電極の両端部より内側に位置する。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
非晶質シリコンを有する半導体層の一部を結晶化して、微結晶シリコン領域及び前記微結晶シリコン領域の両側の非晶質シリコン領域を形成する微結晶シリコン領域形成工程と、
前記微結晶シリコン領域を覆うとともに前記非晶質シリコン領域の一部を覆う保護膜を形成する保護膜形成工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記保護膜の両側部上で互いに対向するソース、ドレイン電極を形成するソース、ドレイン電極形成層工程を有することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記微結晶シリコン領域形成工程によって形成された前記微結晶シリコン領域及び前記非晶質シリコン領域を有する半導体膜に対応した位置に、絶縁膜を介して、前記保護膜より長いゲート電極を形成するゲート電極形成工程を有することを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
微結晶シリコン領域形成工程は、
前記半導体層上に、光−熱変換材料を有する半導体処理膜を形成し、
前記半導体処理膜に光を照射して前記半導体処理膜下の前記半導体層を熱し、前記微結晶シリコン領域を形成することを特徴とする請求項１〜３の何れか一項に記載の薄膜トランジスタの製造方法。
【請求項５】
非晶質シリコン領域と、前記非晶質シリコン領域に両側が挟まれた微結晶シリコン領域を有する半導体膜と、
前記微結晶シリコン領域及び前記微結晶シリコン領域の両側の前記非晶質シリコン領域の一部を覆う保護膜と、
を備えることを特徴とする薄膜トランジスタ。
【請求項６】
前記保護膜の両側部上で互いに対向するソース、ドレイン電極を有することを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
絶縁膜と、
前記絶縁膜を介して、前記半導体膜に対応した位置に、前記保護膜より長いゲート電極を有することを特徴とする請求項５又は６に記載の薄膜トランジスタ。
【請求項８】
前記保護膜の両端部はゲート電極の両端部より内側に位置することを特徴とする請求項７に記載の薄膜トランジスタ。