(57)【要約】【課題】インターネット端末として利用可能な携帯電話を提供する。【解決手段】制御部（８）は、電源投入時には、ファイルストレージ用フラッシュメモリ（１３）から必要なプログラムを読出してＲＡＭ（１２）へ転送し、ＲＡＭを命令メモリとして利用して処理を実行する。インターネット接続時には、制御部は、ファイルストレージ用フラッシュメモリから所定のプログラムを読出してＲＡＭ（１２）へ転送して処理を実行する。インターネットからの受信データは、制御部の制御の下に、ＲＡＭ（１２）に格納された後ファイルストレージ用フラッシュメモリに格納する。【選択図】図３
2011060305.tif 000002
【特許請求の範囲】
【請求項１】
信号を送受信するための送受信部と、少なくとも前記送受信部の信号送受信動作を制御するための制御部とを含む携帯電話であって、
前記制御部のための作業領域を与えるランダム・アクセス・メモリ、および
前記制御部のためのプログラムを格納するための第１の領域および前記制御部の制御の下に少なくとも送受信データを不揮発的に格納するための第２の領域を有する、ファイルストレージ用フラッシュメモリを備え、
前記制御部は電源投入時処理に応じて前記フラッシュメモリの第１の領域に格納される第１プログラムを前記ランダム・アクセス・メモリへクロック信号に従って逐次転送し、前記ランダム・アクセス・メモリへ転送された前記第１プログラムを読出して実行する制御を可能とされるとともに、前記フラッシュメモリから前記ランダム・アクセス・メモリへ転送された第２のプログラムを読出して所定の処理を実行し、必要に応じて受信データを前記フラッシュメモリの第２の領域に格納する制御を可能とされる、携帯電話。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯電話に関し、特に大容量のデータ信号を記憶することのできる携帯電話に関する。
【背景技術】
【０００２】
図１５は、従来の携帯電話の構成を概略的に示す図である。図１５において、従来の携帯電話は、アンテナ１を介して高周波信号を送受信するための高周波回路２と、この高周波回路２に結合され、基本周波数における変調等の処理を行なうベースバンド処理回路３と、ベースバンド処理回路３に結合され、送受信信号の符号化／復号化などの音声信号の処理を行なうＣＯＤＥＣ（コーダ／デコーダ）回路５を含む信号処理部４と、信号処理部４からの再生音声信号を出力するスピーカ７と、信号処理部４に送信音声信号を入力するためのマイク６を含む。
【０００３】
高周波回路２は、増幅回路を含み、送信時、ベースバンド処理回路３から与えられた信号を増幅して、アンテナ１を介して送信し、また受信時には、このアンテナ１を介して与えられる高周波信号から所定の周波数帯域の信号を抽出する。
【０００４】
ベースバンド処理回路３は、信号処理部４から与えられる送信符号化信号の基本周波数における変調等を行ない、また高周波回路２から与えられた高周波信号から基本周波数領域の信号を復調（伸長）する。
【０００５】
信号処理部４は、音声の符号化および復号化を行なう符号／復号化回路（ＣＯＤＥＣ）５を含み、送信時にはマイク６から入力された音声信号を符号化し、また受信時にはベースバンド処理回路３から与えられた音声信号を復号化して、スピーカ７を介して出力する。
【０００６】
従来の携帯電話は、さらに、内部バス９に結合され、必要な情報を入力するキーパッド１０と、内部バス９に結合され、ベースバンド処理回路３、信号処理部４、およびキーパッド１０の動作を制御するための制御部（ＭＰＵ：マイクロプロセサユニット）８と、この制御部８の動作を制御するプログラムを格納する読出専用メモリとして利用されるリニアフラッシュメモリ１１と、制御部８の種々の処理の作業領域として使用されるランダム・アクセス・メモリ（ＲＡＭ）１２を含む。
【０００７】
キーパッド１０は、テンキーおよびオンフックキー等を含み、必要な情報を入力する。リニアフラッシュメモリ１１は、ランダムアクセス可能な不揮発性メモリである。次に、この図１５に示す携帯電話の動作について、本発明に関連のあるメモリシステムに重点をおいて説明する。
【０００８】
リニアフラッシュメモリ１１には、制御部８のための命令コードの他、この携帯電話を使用するユーザ固有のデータ（電話帳）および課金・接続情報または音声データ（留守録機能）を格納するために、８−３２Ｍｂ（メガビット）のメモリが使用される。
【０００９】
キーパッド１０を操作して、送信または受信を行なう通信モードに入ると、制御部８は、リニアフラッシュメモリ１１に格納されたプログラムに従って制御動作を行ない、信号処理部４およびベースバンド処理回路３がそれぞれ制御部８の制御のもとに所定の処理動作を行ない、音声信号の送信または受信（音声通報）が実行される。
【００１０】
制御部８の動作時、リニアフラッシュメモリ１１に格納された命令コードに従って制御部８は、各種処理を実行する。リニアフラッシュメモリ１１は、ランダムアクセス可能であり、かつ比較的高速であり、制御部８が必要とする命令コード（処理プログラム）をリニアフラッシュメモリ１１に格納することにより、制御部８は、高速で指定された処理を実行することができる。また、リニアフラッシュメモリ１１は、不揮発性メモリであり、読出専用メモリ（ＲＯＭ）として制御部８の必要とするプログラムおよび書換え可能なユーザ固有情報等を記憶することができる。
【００１１】
ランダム・アクセス・メモリ（ＲＡＭ）１２は、高速メモリであり、制御部８の処理動作時、高速でデータの授受およびデータの一時退避処理を制御部８と行なう。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
リニアフラッシュメモリ１１は、単一電源電圧および低電圧電源で動作可能であり、またランダムにアクセスすることができる。このリニアフラッシュメモリには、メモリセル構造として、ＮＯＲ型セル、およびＤＩＮＯＲ（ディバイディッド・ビットラインＮＯＲ）型セルがある。
【００１３】
図１６は、リニアフラッシュメモリのアレイ部の構成を概略的に示す図である。図１６においては、リニアフラッシュメモリの代表例として、ＮＯＲ型フラッシュメモリのアレイ構造を示す。図１６において、行列状にメモリセルＭＣが配置される。メモリセルＭＣの各行に対応してワード線ＷＬ（ＷＬ０−ＷＬｍ）が配置される。メモリセルＭＣの各列に対応してビット線ＢＬが配置される。図１６においては、１列に整列して配置されるメモリセルＭＣに対して設けられるビット線ＢＬを代表的に示す。メモリセルＭＣのドレインは、コンタクトを介してビット線ＢＬに接続され、ソースはソース線ＳＬに接続される。
【００１４】
一般に、フラッシュメモリにおいて、メモリセルＭＣは、コントロールゲートとフローティングゲートとを有する２層ゲート構造の１つのＭＯＳトランジスタで構成される。したがって、１つのメモリセルＭＣが１トランジスタで構成されるため、ビット単価が低く、高密度高集積化が可能であるという利点を有している。しかしながら、図１６に示すＮＯＲ型フラッシュメモリにおいては、メタル配線で形成されるビット線ＢＬが直接コンタクトを介してメモリセルトランジスタのドレインに接続される構造を有しているため、このメモリセルとビット線との接続のためのコンタクトホールが２つのメモリセルに対し１個の割合で必要となり、高集積化の妨げとなっている。
【００１５】
このＮＯＲ型フラッシュメモリの書込動作は、ワード線（コントロールゲート）ＷＬに高電圧（１０数ボルト）を印加し、ソース線ＳＬを接地電圧に設定し、ビット線ＢＬに数ボルトを印加して、このメモリセルトランジスタのチャネル領域に電流を流す。このチャネル電流が、ドレイン高電界により加速されてホットエレクトロンとなり、フローティングゲートに注入される。このフローティングゲートへの電子の注入により、メモリセルトランジスタのしきい値電圧が上昇し、書込が行なわれる。ホットエレクトロンの注入により書込を行なうため、書込時メモリセルに電流を流す必要があり、したがって、通常、消費電流の観点から、バイト単位での書込が行なわれる。
【００１６】
一方、消去動作時には、数Ｋ−６４Ｋバイトのブロック単位のセルに対してワード線（コントロールゲート）に０Ｖ、ソース線ＳＬに約１０Ｖを印加する。ビット線ＢＬはフローティング状態に設定される。この状態において、ファウラー−ノルドハイムトンネリング現象により、フローティングゲートからソースにトンネリング電流が流れ、フローティングゲートから電子が引き抜かれ、メモリセルトランジスタのしきい値電圧が低下する。
【００１７】
上述のように、ＮＯＲ型フラッシュメモリにおいては、書込はバイト単位で可能であるものの、消去動作は、ソース線ＳＬが共通に設けられているブロック単位で実行され、たとえば６４Ｋバイトの記憶容量のブロック単位で消去が実行される。したがって、ある書込データを書換える場合、そのデータを含むブロックに対し消去を行なう必要がある。このため、消去対象ブロック内の有効データを、一旦、ランダム・アクセス・メモリ（ＲＡＭ）１２に一時的に退避させる必要がある。この退避ブロックは、たとえば６４Ｋバイトの記憶容量を有しており、この書換のための一時退避用のメモリの記憶容量が大きくなるという問題がある。また、この有効データのみを一時的に退避させることにより、有効データ領域を管理する必要があり、メモリ管理が煩雑になるという欠点がある。
【００１８】
また、このリニアフラッシュメモリは、アクセス時間が７０ｎｓ（ナノセカンド）−１２０ｎｓ程度と、制御部８の動作速度に比べてそのアクセス時間が長い。この制御部８が、たとえばＷ−ＣＤＭＡ（広帯域符号分割多元接続）方式などの高速通信モードで動作する場合、リニアフラッシュメモリ１１へのアクセス（命令コードの読出）に長時間を要し、高速処理を行なうことができなくなるという問題が生じる。
【００１９】
また、このリニアフラッシュメモリがＮＯＲ型フラッシュメモリで構成される場合、図１６に示すように、２個のメモリセルＭＣに対しビット線ＢＬへのコンタクトを設ける必要があり、高集積化にも限度がある。したがって、高速通信サービスでの大量のデータを格納するために記憶容量を大きくした場合、そのチップ面積が比較的大きくなり、コストの増加および携帯電話の小型化に対する障害となるという問題があった。
【００２０】
それゆえ、この発明の目的は、コストおよび実装面積を増加させることなく大量の音声信号／データを記憶することのできる携帯電話を提供することである。
【００２１】
この発明の他の目的は、高速でデータ転送を行なうことのできる携帯電話を提供することである。
【課題を解決するための手段】
【００２２】
この発明は、要約すれば、不揮発性メモリに複数のプログラムを格納し、電源投入時およびインターネット接続時、それぞれ、必要なプログラムを不揮発性メモリから揮発性メモリへ転送して、揮発性メモリ上で転送されたプログラムを実行するものである。
【００２３】
すなわち、請求項１に係る携帯電話は、信号を送受信するための送受信部と、少なくとも前記送受信部の信号送受信動作を制御するための制御部とを含む携帯電話であって、制御部のための作業領域を与えるランダム・アクセス・メモリ、および制御部のためのプログラムを格納するための第１の領域および前記制御部の制御の下に少なくとも送受信データを不揮発的に格納するための第２の領域を有する、ファイルストレージ用フラッシュメモリを備える。
【００２４】
制御部は電源投入時処理に応じてフラッシュメモリの第１の領域に格納される第１プログラムをランダム・アクセス・メモリへクロック信号に従って逐次転送し、ランダム・アクセス・メモリへ転送された第１プログラムを読出して実行する制御を可能とされるとともに、フラッシュメモリからランダム・アクセス・メモリへ転送された第２のプログラムを読出して所定の処理を実行し、必要に応じて受信データを前記フラッシュメモリの第２の領域に格納する制御を可能とされる。
【発明の効果】
【００２５】
高速処理が可能となるとともにインターネットからのデータを受信して格納することができるインターネット端末として利用可能な携帯電話を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】ファイルストレージ用フラッシュメモリのメモリセル構造を概略的に示す図である。
【図２】ファイルストレージ用フラッシュメモリの構成を概略的に示す図である。
【図３】この発明の実施の形態１に従う携帯電話の構成を概略的に示す図である。
【図４】図３に示すファイルストレージ用フラッシュメモリの記憶領域の構成を概略的に示す図である。
【図５】この発明の実施の形態２に従う携帯電話の構成を概略的に示す図である。
【図６】（Ａ）は、ファイルストレージ用フラッシュメモリのピン配置を概略的に示し、（Ｂ）は、（Ａ）に示す端子群２２への信号の印加シーケンスを概略的に示す図である。
【図７】リニアフラッシュメモリのピン配置を概略的に示す図である。
【図８】図４に示すバス変換回路の機能を概略的に示す図である。
【図９】この発明の実施の形態３に従う携帯電話の構成を概略的に示す図である。
【図１０】この発明の実施の形態３のカード接続の構成を概略的に示す図である。
【図１１】図１０に示すインタフェース回路の記憶する管理ソフトウェアの構成を概略的に示す図である。
【図１２】図１１に示す管理ソフトウェアのデータのファイル管理の構成を概略的に示す図である。
【図１３】この発明の実施の形態３の変更例の携帯電話の構成を概略的に示す図である。
【図１４】この発明の実施の形態４に従う携帯電話の構成を概略的に示す図である。
【図１５】従来の携帯電話の構成を概略的に示す図である。
【図１６】図１５に示すリニアフラッシュメモリのメモリセル構造を概略的に示す図である。
【発明を実施するための形態】
【００２７】
［実施の形態１］
図１は、この発明において利用されるファイルストレージ用フラッシュメモリであるＡＮＤ型フラッシュメモリのアレイ部の構成を概略的に示す図である。このＡＮＤ型フラッシュメモリのアレイ部は、行列状に配列されるメモリセルＭＣを含む。メモリセルＭＣは、ＮＯＲ型フラッシュメモリと同様、コントロールゲートおよびフローティングゲートの２層ゲート型ＭＯＳトランジスタで構成される。メモリセルの行に対応してワード線ＷＬ（ＷＬ０…ＷＬｍ）が配置され、メモリセルＭＣの列に対応してメインデータ線ＭＤＬが配置される。１列に整列するメモリセルＭＣは所定数ごとにメモリユニット（ＡＮＤユニット）に分割される。この１つのＡＮＤユニットのメモリセルに対し、サブデータ線ＳＤＬおよびサブソース線ＳＳＬが配置される。これらのサブデータ線ＳＤＬおよびサブソース線ＳＳＬは、それぞれ拡散層で構成され、メモリセルＭＣのドレインおよびソースをそれぞれ共通に接続する。サブデータ線ＳＤＬは、ドレイン側選択トランジスタＳＴ１を介してメインデータ線ＭＤＬに接続され、サブソース線ＳＳＬはソース側選択トランジスタＳＴ２を介してメインソース線ＭＳＬに接続される。ドレイン側選択トランジスタＳＴ１およびソース側選択トランジスタＳＴ２は、それぞれ、選択信号φＤＳおよびφＳＳに応答して導通する。
【００２８】
この図１に示すＡＮＤ型フラッシュメモリにおいて、消去動作はワード線ＷＬに消去電圧を印加し、メモリセルＭＣのソースおよびドレインをフローティング状態に設定する。基板領域は接地電圧レベルに設定されている。この状態においては、基板領域（ウェル）からフローティングゲートへＦＮ（ファウラー−ノルドハイム）トンネリング電流が流れ、メモリセルトランジスタのしきい値電圧が高くなる。
【００２９】
一方、書込動作時においては、サブソース線ＳＳＬをフローティング状態に設定し、サブデータ線ＳＤＬに所定の書込電圧を印加し、コントロールゲート（ワード線）に別の書込電圧を印加する。この状態においては、フローティングゲートからドレインにＦＮトンネリング電流が流れ、フローティングゲートの電子が放出され、このメモリセルトランジスタのしきい値電圧が低下する。
【００３０】
ＡＮＤ型フラッシュメモリにおいては、サブデータ線ＳＤＬとサブソース線ＳＳＬの間に並列にメモリセルＭＣが接続され、図１６に示すＮＯＲ型フラッシュメモリと同様の並列接続構成である。しかしながら、このＡＮＤ型フラッシュメモリにおいては、サブデータ線ＳＤＬおよびサブソース線ＳＳＬは、前述のごとく、拡散層で形成されており、メモリセルＭＣとサブデータ線ＳＤＬおよびサブソース線ＳＳＬの間のコンタクトは存在せず、「擬似コンタクトレス構造」が採用されている。単に、ドレイン側選択トランジスタＳＴ１をメインデータ線ＭＤＬに接続するためのコンタクトが必要とされるだけであり、したがって、コンタクト領域の面積がＮＯＲ型フラッシュメモリに比べて大幅に低減され、より高い集積度を得ることができる。
【００３１】
また、ＡＮＤ型フラッシュメモリにおいては、データ線およびソース線両者が階層化されている。サブデータ線ＳＤＬおよびサブソース線ＳＳＬがそれぞれ、ドレイン側選択トランジスタＳＴ１およびソース側選択トランジスタＳＴ２を介してメインデータ線ＭＤＬおよびメインソース線ＭＳＬに接続される。したがって、選択されるメモリセルユニット（ＡＮＤユニット）とデータ線とを完全に１対１の関係にすることができ、たとえばワード線単位での書込および消去を行なうことが可能となり、書込および消去の単位を完全に一致させることができ（ディスターブの影響が生じない）、小ブロックサイズ（５１２バイト−２Ｋバイト）での書込および消去を実現することが可能となる。
【００３２】
また、ＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣが並列に接続されており、データ読出時メインデータ線ＭＤＬにおいて１つのメモリセルＭＣを介して電流が流れるだけであり、この読出電流を十分大きくすることができ、高速でランダム読出を行なうことができる。
【００３３】
さらに、ＡＮＤ型フラッシュメモリにおいては、メモリセルＭＣのしきい値電圧を複数レベルに設定し、１つのセルに２ビットの情報を格納する多値セル技術が他の方式のフラッシュメモリに先行して実現されており、チップ面積を増大させることなく記憶容量を、たとえばリニアフラッシュメモリの４−８倍に大きくすることができる。
【００３４】
図２は、ファイルストレージ用フラッシュメモリの構成を概略的に示す図である。図２において、メモリアレイは、複数のセクタＳ♯０−Ｓ♯Ｎに分割される。これらのセクタＳ♯０−Ｓ♯Ｎに共通に、データレジスタＤＲが設けられる。このデータレジスタＤＲは、１セクタＳ♯のデータを格納することができる。データレジスタＤＲは、クロック信号ＳＣに従ってデータの入出力を実行する。セクタアドレスＳＡに従って選択されたセクタＳ♯（図２においてはセクタＳ♯Ｉ）のデータがデータレジスタＤＲに伝達される。データレジスタＤＲにおいては、図示しないコラムアドレス信号ＣＡが指定する位置から、クロック信号ＳＣに従ってデータがシリアルに読出される。したがって、先頭データの読出には時間がかかるものの、以降は、クロック信号ＳＣに従ってデータの読出が行なわれるため、高速の読出が可能となる。図１および図２に示すファイルストレージ用フラッシュメモリを、本発明においては利用する。
【００３５】
図３は、この発明の実施の形態１に従う携帯電話の構成を概略的に示す図である。図３において、この発明の実施の形態１に従う携帯電話は、アンテナ１を介してデータ信号および音声信号の送受信を行なうための高周波回路２と、この高周波回路２に結合され、基本周波数における変調等の処理を行なうベースバンド処理回路３と、音声信号の符号化／復号化および受信データ信号の伸長処理などの必要な処理を行なう信号処理部４と、信号処理部４からの再生音声信号を出力するスピーカ７と、音声信号を入力して信号処理部４へ与えるマイク６を含む。
【００３６】
この発明に従う携帯電話においては、携帯用情報端末機器として利用するため、プロバイダから与えられる音声データ信号および画像データ信号を受信する。信号処理部４には、通常のマイク６およびスピーカ７を介して入出力される音声信号の符号および復号処理を行なうための符号／復号化回路（ＣＯＤＥＣ）５に加えて、このインターネットからの情報を伸長処理して再生するための伸長回路１４が設けられる。伸長回路１４は、ディスプレイ１５およびオーディオ出力端子１６に結合される。オーディオ出力端子１６には、ヘッドフォン１７が接続される。すなわち、文字／画像データは、ディスプレイ１５上に表示され、また音楽等の音声データが、オーディオ出力端子１６を介して出力される。
【００３７】
この発明に従う携帯電話は、さらに、操作情報等を入力するためのキーパッド１０と、このキーパッド１０から与えられる情報に従って必要な処理を行なう制御部（ＭＰＵ）８と、この制御部８の種々の処理の実行時における作業領域として使用されるランダム・アクセス・メモリ（ＲＡＭ）１２と、画像および音楽データ等のインターネット情報を格納するとともに、制御部８の動作を制御するためのプログラム情報を格納するファイルストレージ用フラッシュメモリ１３を含む。キーパッド１０、制御部８、ランダム・アクセス・メモリ１２、ファイルストレージ用フラッシュメモリ１３、ベースバンド処理回路３および信号処理部４が、内部バス９に結合される。
【００３８】
制御部８は、内部にマスクＲＯＭ（読出専用メモリ）１８を含み、電源投入時における動作を制御するためのパワーオンリセット処理プログラムをこのＲＯＭ１８に格納する。
【００３９】
図４は、ファイルストレージ用フラッシュメモリ１３のデータ格納領域を概略的に示す図である。図４において、ファイルストレージ用フラッシュメモリ１３は、制御部８の固有のプログラム情報を格納するための記憶領域ＢＫ♯０と、追加機能などを実現するためのプログラム情報を格納するための記憶領域ＢＫ♯１と、携帯電話機を使用する個人ユーザの固有情報を格納するための記憶領域ＢＫ♯２と、インターネットからの大量のデータなどを格納するための自由記憶領域ＢＫ♯３を含む。記憶領域ＢＫ♯０においては、ＯＳ等の必要最小限のプログラム情報が格納される。
【００４０】
記憶領域ＢＫ♯１におけるプログラム情報は、たとえば携帯電話メーカが、携帯電話機の追加機能を実現するためのアプリケーションプログラムなどを含む。記憶領域ＢＫ♯２に記憶される個人固有情報としては、個人ユーザの登録電話番号（電話帳）、課金および接続情報がある。記憶領域ＢＫ♯３は、比較的大きな記憶容量を有し、たとえば、インターネットのプロバイダからの画像データおよび音声データ等を格納する。
【００４１】
このファイルストレージ用フラッシュメモリ１３は、高速ランダム読出しが可能であるものの、実質的にシリアルアクセスメモリである。この携帯電話機における処理においては、命令および演算処理などの実行時に、ワーキングエリアとしては、たとえばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）で構成されるＲＡＭ１２を用いるため、特に、このファイルストレージ用フラッシュメモリ１３を利用しても、そのシリアルアクセスが処理動作に大きな影響を及ぼすことはない。次に、動作について簡単に説明する。
【００４２】
図３に示す携帯電話が、キーパッド１０に含まれる電源キーの操作により電源投入されると、制御部８は、マスクＲＯＭ１８に格納されたパワーオンリセット処理ルーチンを実行する。このパワーオンリセット処理においては、内部バス９に接続される各機能ブロック（ベースバンド処理回路および信号処理部３等）の自己診断処理と、ファイルストレージ用フラッシュメモリ１３に格納される制御部８の動作を制御するためのソフトウェアコード（図４に示す記憶領域ＢＫ♯０またはＢＫ♯１に格納されるプログラム）のランダム・アクセス・メモリ（ＲＡＭ）１２への転送処理とが実行される。
【００４３】
このパワーオンリセット処理により、ソフトウェアコードのファイルストレージ用フラッシュメモリ１３からランダム・アクセス・メモリ１２への転送処理が終了すると、それ以降、制御部８は、このランダム・アクセス・メモリ１２を命令メモリとして用いて、処理を実行する。たとえばキーパッド１０から入力される操作指示または基地局からのフレーム受信データに従って、このランダム・アクセス・メモリ１２からソフトウェアコードを順次読出して、要求された各種処理を実行する。
【００４４】
ランダム・アクセス・メモリ１２は、たとえばＳＲＡＭであり、リニアフラッシュメモリのアクセス時間よりも数倍程度高速であり、従来のようにリニアフラッシュメモリを命令メモリとしてソフトウェアコードの読出実行を行なう場合に比べて、この制御部８の処理速度を高くすることができる。また、このファイルストレージ用フラッシュメモリ１３は、シリアルアクセスメモリであり、クロック信号に従ってデータ（ソフトウェアコード）を逐次読出すことができ、ファイルストレージ用フラッシュメモリ１３からランダム・アクセス・メモリ（ＲＡＭ）１２へのデータ転送も高速で行なうことができる。
【００４５】
また、ランダム・アクセス・メモリ１２へソフトウェアコードを転送して、制御部８の命令メモリとしてこのランダム・アクセス・メモリ１２を利用しているため、何らこのファイルストレージ用フラッシュメモリ１３のシリアルアクセス動作が、プログラム実行時に生じるランダムアクセスに対して悪影響は及ぼさない（ランダム・アクセス・メモリ１２がそのランダムアクセス動作を受け持つため）。
【００４６】
通常の通話時においては、制御部（ＭＰＵ）８の制御の下に、アンテナ１および高周波回路２、信号処理部４に含まれる符号／復号化回路（ＣＯＤＥＣ）５により復号化され、再生アナログ音声信号が生成され、スピーカ７から出力される。一方、送信すべき音声信号は、マイク６から信号処理部４の符号／復号化回路（ＣＯＤＥＣ）５へ与えられ、所定のフォーマットに従った符号化処理が行なわれて、送信データ（デジタル信号）に変換された後、ベースバンド処理回路３により所定の変調処理等が行なわれ、次いで高周波回路２に含まれる増幅器で増幅された後アンテナ１を介して送出される。また、一時、音声信号を蓄積した後、所定の時間経過後送信する場合のこの音声信号は信号処理部４を経てファイルストレージ用フラッシュメモリ１３に格納される。
【００４７】
インターネット接続等のデータ通信時においては、キーパッド１０からの入力情報および基地局からの伝送制御信号に従って、制御部８が、ファイルストレージ用フラッシュメモリ１３に格納された所定のアプリケーションまたは制御コードをランダム・アクセス・メモリ１２に読出して、必要な処理を適宜実行する。インターネットのプロバイダから与えられる画像または音楽等の受信データは、必要な場合（たとえば、後で画像再生する場合）、信号処理部４を介して一旦ランダム・アクセス・メモリ１２に格納される。このランダム・アクセス・メモリ１２へのデータ格納時には、受信データそのままの圧縮データとして格納される。ランダム・アクセス・メモリ１２に格納された後、順次、ファイルストレージ用フラッシュメモリ１３に受信データが格納される。ファイルストレージ用フラッシュメモリ１３に格納（ダウンロード）された画像および音楽等の圧縮データ（インターネット情報）は、必要なときに信号処理部４へ与えられ、伸長回路１４により伸長処理が施され、圧縮データが元の再生データに変換される。この伸長回路１４からの再生データは、画像データ（文字データを含む）の場合には、ディスプレイ１５上に表示され、音声データの場合には、オーディオ出力端子１６に接続されるヘッドフォン１７により再生される。
【００４８】
インターネットのプロバイダから与えられるデータは、画像データおよび音声データいずれも、時系列的なデータである。ランダム・アクセス・メモリ（ＲＡＭ）１２に一旦受信データを格納することにより、インターネットからのデータ伝送速度に従ってランダム・アクセス・メモリ（ＲＡＭ）１２にデータを格納することができる。すなわち、ランダム・アクセス・メモリ１２を、ファイルストレージ用フラッシュメモリ１３の動作速度とインターネットからのデータの伝送速度の調整を行なうためのバッファメモリとして利用する。ランダム・アクセス・メモリ１２からファイルストレージ用フラッシュメモリ１３へは、受信データ（基地局からの伝送制御信号）に従ってシリアルにデータが格納される。ファイルストレージ用フラッシュメモリ１３は、シリアルアクセス時高速で、データの書込を行なうことができる。ランダム・アクセス・メモリ１２は、単にバッファメモリとして利用されるだけであり、大きな記憶容量は要求されない。
【００４９】
以上のように、実施の形態１においては、ビット単価の低い大記憶容量のファイルストレージ用フラッシュメモリ１３が制御部８に接続される。このファイルストレージ用フラッシュメモリ１３に、制御部８の制御用ソフトウェアコードを格納する。電源投入時のパワーオンリセット処理時に、このファイルストレージ用フラッシュメモリ１３から高速アクセス可能なランダム・アクセス・メモリ１２へ、制御部８の制御ソフトウェアコードを転送する。この後、制御部８が、ランダム・アクセス・メモリ１２から制御ソフトウェアコードを読出しながら、必要な処理を実行する。一方、インターネット接続時等のように大容量のデータ受信時には、必要な場合は、ランダム・アクセス・メモリ１２をバッファメモリとして利用して、ファイルストレージ用フラッシュメモリ１３へ受信データを格納している。したがって、制御部８は、高速のランダム・アクセス・メモリ１２へアクセスして処理を実行することにより、高速処理が可能となり、また画像および音楽等の大容量の受信データを受信することができるインターネット端末として使用可能な携帯電話装置を安価に実現することができる。
【００５０】
［実施の形態２］
図５は、この発明の実施の形態２に従う携帯電話の構成を概略的に示す図である。この図５に示す携帯電話においては、ファイルストレージ用フラッシュメモリ１３は、バス変換回路１９を介して内部バス９に結合される。他の構成は、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５１】
このバス変換回路１９は、内部バス９上におけるアドレスバスおよび制御バスを、ファイルストレージ用フラッシュメモリ１３に適したバス形式に変換する。
【００５２】
図６（Ａ）は、ファイルストレージ用フラッシュメモリの外部端子の構成を概略的に示す図である。図６（Ａ）において、このファイルストレージ用フラッシュメモリは、制御信号を受ける制御信号端子群２１と、データおよびアドレス信号を受けるデータ／アドレス信号端子群２２を含む。制御信号端子群２１には、チップイネーブル信号、出力イネーブル信号およびライトイネーブル信号およびコマンドイネーブル信号などの信号が与えられる。ファイルストレージ用フラッシュメモリ１３においては、動作モードはコマンドの形で与えられる。図６（Ｂ）に示すように、端子群２２へはコマンドが与えられて動作モードが指定される。次いで、端子群２２へのセクタアドレスＳＡ１およびＳＡ２により、アクセスすべきセクタが指定される。次いで、データ書込時においては端子群２２に書込データが与えられ、またデータ読出時には、読出データが端子群２２から出力される。このとき、シリアルアクセスの先頭列アドレスを指定するコラムアドレスが端子群２２に与えられてもよい。
【００５３】
端子群２２には、上述のように、コマンド、セクタアドレス、コラムアドレスおよびデータが時分割的に与えられる。一方、リニアフラッシュメモリは、図７にそのピン配置を概略的に示すように、制御信号ＣＡＴＬを受ける制御信号端子群２３と、アドレス信号ＡＤを受けるアドレス信号端子群２４と、書込／読出データＤＱを入出力する入出力データ端子群２５を含む。アドレス信号ＡＤと入出力データＤＱは別々の端子群を介して印加される。書込／消去動作は、データ入出力端子群２５へ書込または消去コマンドを与えることにより実行される。このリニアフラッシュメモリにおいては、データ書込時、コマンドが与えられた後、アドレス信号と書込データが並列に与えられる。データ読出時においては、アドレス信号を与え、制御信号を読出モード状態に設定することにより、アドレス信号に従ってデータが出力される。
【００５４】
したがって、このリニアフラッシュメモリ１１とファイルストレージ用フラッシュメモリ１３とは、ピン配置が異なり、応じてバスの配置が異なり、またコマンドの印加方式も異なる。そこで、バス変換回路１９により、バスの接続およびコマンドの変換を行なう。
【００５５】
図８に示すように、バス変換回路１８は、内部バス９に含まれる制御バス２３ａ、アドレスバス２４ａおよびデータバス２５ａを、それぞれ、制御信号バス２１ａおよびデータ／アドレスバス２２ａに変換する。内部バス９において別々のバス２４ａおよび２５ａを介して伝達されるアドレス信号ＡＤおよびデータＤＱが、ファイルストレージ用フラッシュメモリ１３のピン配置に対応するため、アドレス／データバス２２ａに時分割的に結合する。制御バス２３ａ上の制御信号ＣＡＴＬは、制御バス２１ａ上に伝達される。
【００５６】
このバス変換回路１８を利用することにより、制御部８は、通常の、アドレスバスとデータ入出力バスとが別々に設けられるリニアフラッシュメモリおよびランダム・アクセス・メモリ１２と同様の制御を行なってアクセスすることができる。このバス変換回路１８は、バスの変換機能および、この時分割態様での信号のデータの送受信を実行する。このようなバス変換回路１８を利用することにより、制御部８は、ファイルストレージ用フラッシュメモリ１３のピン配置およびシリアルアクセスに基づく特異性をそれほど意識することなくファイルストレージ用フラッシュメモリ１３にアクセスすることができる。すなわち、このファイルストレージ用フラッシュメモリ１３を、たとえばＨＤＤ（ハードディスクドライブ）の標準インタフェース仕様であるＡＴＡ（ＡＴアタッチメント（ＩＤＥ（インテグレーティッド・デバイス・エレクトロニクス）））インタフェースを有する記憶装置として制御することができる。
【００５７】
なお、この場合、一般に普及しているバス変換回路のインタフェースとして、ＰＣＭＣＩＡ（パーソナル・コンピュータ・メモリ・カード・インターナショナル・アソシエーション）が策定したＰＣＭＣＩＡ−ＡＴＡ仕様が利用されてもよく、またさまざまなフラッシュＥＥＰＲＯＭ（フラッシュメモリ）に固有の書換アルゴリズムコードで構成されるソフトウェアモジュールであるＭＴＤ（メモリテクノロジードライバ）を用いてフラッシュメモリへのアクセスが行なわれてもよい。また、バス変換回路１９がコマンドの変換機能を持っていてもよい。リニアフラッシュメモリ利用時とファイルストレージ用フラッシュメモリ利用時の制御部８の動作上の差をできるだけなくし、制御部８の仕様変更（プログラムの変更）をできるだけ少なくする。
【００５８】
以上のように、この発明の実施の形態２に従えば、ファイルストレージ用フラッシュメモリと内部バスとの間に、バスの接続を変更するバス変換回路を設けているため、このファイルストレージ用フラッシュメモリの固有の特徴を意識することなく、制御部はファイルストレージ用フラッシュメモリへアクセスすることができ、フラッシュメモリ管理ソフトウェアを大幅に変更することなく、このファイルストレージ用フラッシュメモリへのアクセスが可能となる。
【００５９】
［実施の形態３］
図９は、この発明の実施の形態３に従う携帯電話の構成を概略的に示す図である。この図９に示す携帯電話においては、バス変換回路１９およびファイルストレージ用フラッシュメモリ１３がメモリカード３０として一体化される。他の構成は、図５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６０】
このメモリカード３０は、携帯電話と着脱可能であり、携帯電話の図示しないコネクタを介して内部バス９に結合される。図１０に示すように、メモリカード３０と携帯電話（内部バス９）の間のインタフェース回路３１を、ＰＣカードスタンダーズ準拠またはより小型化されたコンパクトフラッシュ（登録商標）仕様準拠または、その他のより小型化されたカード仕様準拠とする。また、メモリカード３０内に含まれるファイルストレージ用フラッシュメモリの格納データを、パーソナルコンピュータ等で一般的に使用されるファイルフォーマットとする。
【００６１】
図１１は、制御部８のフラッシュメモリ管理ソフトウェアの構成を概略的に示す図である。インタフェース回路３１を制御するフラッシュメモリ管理ソフトウェアは、データの入出力を制御するためのディスク・オペレーティング・システム（ＤＯＳ）と、ディスクのファイルのアドレス割当をテーブル形態で格納するＤＯＳＦＡＴファイルシステム３３を含む。
【００６２】
このＤＯＳＦＡＴファイルシステムは、ハードディスクなどのディスク装置のファイルのアドレスを管理する。このＤＯＳＦＡＴファイルシステム３３を利用して、メモリカード３０のファイルストレージ用フラッシュメモリの格納データをファイル化する。
【００６３】
すなわち、図１２に示すように、インターネット接続時において受信データが、クラスタ♯０、♯１、♯２、…の形で転送される（またはパケット形態であってもよい）。クラスタ♯０、♯１、♯２、…に対し、それぞれファイル名および論理セクタアドレスを付す。このファイル名および論理セクタアドレスを、ファイルストレージ用フラッシュメモリのセクタアドレス（およびコラムアドレス）に対応させる。ファイルストレージ用フラッシュメモリ１３においては、クラスタ単位でデータがセクタに対応づけて格納され、そのアドレス領域が、クラスタ単位でセクタアドレスと対応づけてＤＯＳＦＡＴファイルシステム３３により管理される。
【００６４】
ＤＯＳＦＡＴファイルシステム３３は、通常のパーソナルコンピュータにおいて利用される外部記憶装置に対するインタフェース仕様である。したがって、メモリカード３０に対するインタフェース仕様を、ファイルフォーマット仕様として、ファイルストレージ用フラッシュメモリの記憶データを管理しているため、携帯電話で受信したインターネットのプロバイダから与えられる画像および音楽データを、パーソナルコンピュータなどの機器と送受信することができる。すなわち、パーソナルコンピュータにより、携帯電話により格納された画像または音楽データを取込み加工し、またパーソナルコンピュータによりダウンロードあるいは作成した画像および音楽データを、メモリカード３０に格納し、この後に、メモリカード３０を携帯電話装置に接続することにより、携帯電話により画像または音楽データの再生およびこれらのデータの転送を行なうことができる。
【００６５】
なお、上述の実施例においては、ＤＯＳＦＡＴファイルシステム３３が利用されているが、フラッシュメモリのための、フラッシュ用ファイルシステム（ＦＦＳ）が用いられてもよく、またこのフラッシュ用ファイルシステムが前述のＭＴＤと組合わせて用いられてもよい。
【００６６】
なお、これらのフラッシュ管理用のソフトウェアは、インタフェース回路３１に準備されず、カード接続時、制御部８がＲＯＭ１８からのルーチンに従ってフラッシュメモリ１３から読出してランダム・アクセス・メモリ１２に格納してもよい。
【００６７】
［変更例］
図１３は、この発明の実施の形態３の変更例の構成を示す図である。この図１３に示す構成においては、メモリカード３５はファイルストレージ用フラッシュメモリ１３のみを含む。メモリカード３５は、バス変換回路１９を含むアダプタ４０を介して内部バス９に結合される。この場合、メモリカード３５は、アダプタ４０と着脱可能であり、またアダプタ４０は、携帯電話本体に内蔵してもよく、また、携帯電話と着脱可能としてもよい。インタフェース仕様は、上で説明した構成と同じである。
【００６８】
この図１３に示す構成の場合、メモリカード３５は、パーソナルコンピュータのスロットおよび携帯電話のスロット両者に適合させる必要はない。アダプタ４０により、このメモリカード３５のピン端子等の接続を調整し、パーソナルコンピュータなどの他の機器との互換性を維持する。パーソナルコンピュータの規格に合わせたメモリカード３５を利用して、携帯電話をインターネットなどの携帯情報端末機器として利用することができる。
【００６９】
以上のように、この発明の実施の形態３に従えば、ファイルストレージ用フラッシュメモリをメモリカードとして携帯電話と着脱可能とし、そのインタフェース仕様を標準仕様に準拠させ、ファイルフォーマット化したデータを格納するように構成しているため、パーソナルコンピュータとのデータの送受も容易となり、より用途の広い情報携帯端末機器を実現することができる。
【００７０】
［実施の形態４］
図１４は、この発明の実施の形態４に従う携帯電話の構成を概略的に示す図である。この図１４に示す構成においては、制御ユニット４５は、ＭＰＵコア（制御部）８、バス変換回路１９、ランダム・アクセス・メモリ１２およびファイルストレージ用フラッシュメモリ１３を一体的に含む。ＭＰＵコア８は、電源投入時の初期化動作を行なうルーチンを格納するリード・オンリ・メモリ（ＲＯＭ）１８を含む。
【００７１】
この図１４に示す構成においては、制御ユニット４５は、ＭＰＵコア８、ランダム・アクセス・メモリ１２およびファイルストレージ用フラッシュメモリ１３を一体的に含んでおり、バス変換回路１９およびランダム・アクセス・メモリ（ＲＡＭ）１２は、ＭＰＵコア８の内部バスに結合される。この場合、制御ユニット４５は、図示しないインタフェース回路を介して内部バス９に結合される。したがって、制御ユニット４５の占有面積を低減することができ、小型な携帯電話を実現することができる。
【００７２】
この図１４に示す構成において、制御ユニット４５に、ファイルストレージ用フラッシュメモリ１３およびランダム・アクセス・メモリ（ＲＡＭ）１２を含めているため、メモリ容量等の機能が不足することが考えられる。この場合、先の実施の形態１から３に示したように、内部バス９に不足する機能（メモリ等）を接続することにより、その機能不足を補うことができる。
【００７３】
以上のように、この発明の実施の形態４に従えば、制御部を構成するＭＰＵコア、ファイルストレージ用フラッシュメモリ１３、バス変換回路１９およびランダム・アクセス・メモリ１２を一体的に構成しているため、占有面積を低減することができ（またワンチップマイクロプロセサとして実現することができるため）、小型軽量の携帯電話を実現することができる。
【００７４】
［他の適用例］
実施の形態１から４においては、制御部の命令メモリとして機能するランダム・アクセス・メモリ（ＲＡＭ）はスタティック・ランダム・アクセス・メモリとして説明している。しかしながら、このランダム・アクセス・メモリ１２としては、高速動作するたとえばクロック信号に同期して動作するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を利用しても同様の効果を得ることができる。
【符号の説明】
【００７５】
Ｓ♯０−Ｓ♯ｎ  セクタ、１  アンテナ、２  高周波回路、３  ベースバンド処理回路、４  信号処理部、５  符号／復号化回路、８  制御部、９  内部バス、１０  キーパッド、１２  ランダム・アクセス・メモリ、１３  ファイルストレージ用フラッシュメモリ、１４  伸長回路、１９  バス変換回路、３０，３５  メモリカード、４０  インタフェース回路、４５  制御ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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