(57)【要約】【課題】回路面積の増大を抑制することが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、複数のメモリセルと、不良と判断されたメモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、救済コードを記憶する記憶回路と、記憶回路に記憶された前記救済コードを保持するレジスタと、レジスタに保持された救済コードをデコードすることにより得られた救済デコード信号を出力するデコーダと、を有する救済コードデコード回路と、を備える。複数のメモリデバイスのそれぞれの切替回路は、該救済デコード信号に応じて、救済デコード信号に対応するメモリセルを回避して前記冗長セルに切り替える。【選択図】図４
2011060363.tif 000002
【特許請求の範囲】
【請求項１】
１つの救済コードを用いて複数のメモリデバイスを救済する半導体集積回路であって、
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
救済コードを記憶する記憶回路と、前記記憶回路に記憶された前記救済コードを保持するレジスタと、前記レジスタに保持された救済コードをデコードすることにより得られた救済デコード信号を出力するデコーダと、を有する救済コードデコード回路と、を備え、
前記複数のメモリデバイスのそれぞれの前記切替回路は、前記救済デコード信号に応じて、データを記憶し読み出す対象から、前記救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする半導体集積回路。
【請求項２】
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
第１の救済コードおよび前記第１の救済コードと異なる第２の救済コードを記憶する記憶回路と、前記記憶回路に記憶された前記第１の救済コードを保持する第１のレジスタと、前記記憶回路に記憶された前記第２の救済コードを保持する第２のレジスタと、前記第１のレジスタに保持された前記第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力する第１のデコーダと、前記第２のレジスタに保持された前記第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力する第２のデコーダと、を有する救済コードデコード回路と、を備え、
前記複数のメモリデバイスのうち第１のグループに区分けされた第１のメモリデバイスのそれぞれの前記切替回路は、前記第１の救済デコード信号に応じて、前記第１の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替え、
前記複数のメモリデバイスのうち前記第１のグループ以外の第２のグループに区分けされた第２のメモリデバイスのそれぞれの前記切替回路は、前記第２の救済デコード信号に応じて、前記第２の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする半導体集積回路。
【請求項３】
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
第１の救済コード、前記第１の救済コードと異なる第２の救済コード、および、救済対象メモリ選択コードを記憶する記憶回路と、前記記憶回路に記憶された前記第１の救済コードを保持する第１のレジスタと、前記記憶回路に記憶された前記第２の救済コードを保持する第２のレジスタと、前記第１のレジスタに保持された前記第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力する第１のデコーダと、前記第２のレジスタに保持された前記第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力する第２のデコーダと、前記救済対象メモリ選択コードをデコードし、救済対象メモリ選択信号を出力する第３のデコーダと、前記第１の救済デコード信号、前記第２の救済デコード信号、および前記救済対象メモリ選択信号が入力され、前記救済対象メモリ選択信号に基づいて、前記複数のメモリデバイスのうち第１のグループに区分けした第１のメモリデバイスに前記第１の救済コードを出力し、且つ、前記複数のメモリデバイスのうち前記第１のグループ以外の第２のグループに区分けした第２のメモリデバイスに前記第２の救済コードを出力する救済対象メモリ選択回路と、を有する救済コードデコード回路と、を備え、
前記第１のメモリデバイスのそれぞれの前記切替回路は、前記第１の救済デコード信号に応じて、前記第１の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替え、
前記第２のメモリデバイスのそれぞれの前記切替回路は、前記第２の救済デコード信号に応じて、前記第２の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする請求項の半導体集積回路。
【請求項４】
前記複数のメモリデバイスをテストした結果と期待値とに基づいて、前記複数のメモリデバイスのうち１つの前記メモリデバイスの不良と判断された前記メモリセルを回避し前記冗長セルを用いるための前記救済コードを生成するＢＩＲＡ回路をさらに備え、
前記ＢＩＲＡ回路が生成した前記救済コードが前記記憶回路に記憶され、
前記ＢＩＲＡ回路は、
前記複数のメモリデバイスを順次テストした結果と前記期待値とに基づいて、１つの救済コードで前記複数のメモリデバイスの全てを救済可能か否か判断し、
１つの救済コードにより前記複数のメモリデバイスの全てを救済可能と判断した場合には、前記救済コードを生成し、
一方、１つの救済コードにより前記複数のメモリデバイスの全てを救済不可能と判断した場合には、救済不可能であることを示す情報を出力する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記複数のメモリデバイスに対して一対一にそれぞれ設けられ、対応する前記メモリデバイスをテストした結果と期待値とに基づいて、不良と判断された前記メモリセルを回避し前記冗長セルを用いるための救済コードをそれぞれ生成する複数のＢＩＲＡ回路と、
前記複数のＢＩＲＡ回路がそれぞれ生成した前記救済コードが入力され、前記複数のメモリデバイスから、前記救済コードのうち前記第１の救済コードを適用する前記第１のグループと、前記救済コードのうち前記第２の救済コードを適用する前記第２のグループと、を区分けするための、前記救済対象メモリ選択コードを生成する救済対象メモリ設定回路と、さらに備え、
前記救済対象メモリ設定回路が生成した前記救済対象メモリ選択コードが前記記憶回路に記憶されている
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記救済対象メモリ設定回路は、
前記複数のメモリデバイスを整列した順番に前記メモリデバイスに番号を割り当て、さらに、前記第１の救済コードで救済される前記メモリデバイスに割り当てられた第１の番号と、前記第２の救済コードで救済される前記メモリデバイスに割り当てられた第２の番号と、の間の境界を規定する救済対象メモリ選択コードを生成し、
前記救済対象メモリ選択回路は、
前記第３のデコーダが出力した前記救済対象メモリ選択信号に応じて、前記救済対象メモリ選択コードで規定される前記境界以前の前記第１の番号を含む番号が割り当てられた前記メモリデバイスを前記第１のグループに区分し、前記救済対象メモリ選択コードで規定される前記境界後の前記第２の番号を含む番号が割り当てられた前記メモリデバイスを前記第２のグループに区分する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記救済対象メモリ設定回路は、
前記複数のＢＩＲＡ回路の何れかが、対応する前記メモリデバイスを救済不可と判断した場合には、救済不可能であることを示す情報を出力する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記複数のメモリデバイスをテストした結果が入力され、前記結果を前記ＢＩＲＡ回路に順次出力する出力回路をさらに備える
ことを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの不良を救済する半導体集積回路に関する。
【背景技術】
【０００２】
従来、一般的に、半導体集積回路に組み込まれたメモリデバイスのうち、不良と判定された該メモリデバイスを、冗長メモリセルを用いて救済する冗長救済技術が用いられている（例えば、特許文献１、２参照。）。この冗長救済技術により、チップを良品として出荷できるようにすることができる。
【０００３】
また、例えば、半導体集積回路の冗長構造は、メモリセルアレイのロウおよびカラムに対応して、スペアビットセルを含むスペア部を有する。
【０００４】
最も単純な冗長構造は、救済する単位に対して、一組のスペア部を有するものである。また、より複雑な冗長構造には、ロウとカラムに対応してスペア部を備えるもの、スペアがそれぞれ複数であるもの、また、ひとつのメモリアレイが複数セグメントに分割されるとともにそれぞれの該セグメントにスペア部が備えられたもの等がある。
【０００５】
メモリデバイスの救済では、製造テストやシステム診断などにより、メモリセルの不良の有無と救済可否を判定する。そして、救済可能な場合は、該当不良セルを選択しないように救済回路を構成し、正常なメモリセルのみを用いて動作するようにする。これにより、メモリデバイスが冗長救済される。
【０００６】
例えば、製造テストをする場合は、メモリデバイスを救済状態にするためのデータ（以下救済コード）を、半導体集積回路上に保存し、または、外部的に記憶された救済コードを入力する。これにより、メモリデバイスを救済する。
【０００７】
メモリデバイスの不良状態は、製造されたダイ（チップ）毎に異なる。このため、救済コードは、不良状態に応じて、ヒューズデバイスなどを用いて、記憶される。
【０００８】
通常、メモリデバイスの不良の救済に必要な救済コードは、データ保持領域を最小化するためにエンコードされて、記憶されている。そして、この記憶された救済コードは、デコードされ不良救済用の救済回路に与えられる。これにより、救済回路が信号経路を切り替えて、メモリデバイスが救済される。この場合、救済コードをデコードするためのデコード回路を救済回路として半導体集積回路が備える必要がある。
【０００９】
また、メモリデバイスの不良状態は、既述のようにダイ（チップ）毎に異なるとともに、半導体集積回路上のメモリデバイス毎にも異なる。したがって、従来技術では、救済コードを保持するレジスタとこの救済コードをデコードするデコーダとを、メモリインスタンス毎に、半導体集積回路が備えている。
【００１０】
この場合、救済対象の全メモリデバイスに対する救済用の回路面積の総和が増大することになり、半導体集積回路自体の回路面積が増大することとなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−４７０１７号公報
【特許文献２】特開２００８−１４６７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、回路面積の増大を抑制することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る実施例に従った半導体集積回路は、
１つの救済コードを用いて複数のメモリデバイスを救済する半導体集積回路であって、
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
救済コードを記憶する記憶回路と、前記記憶回路に記憶された前記救済コードを保持するレジスタと、前記レジスタに保持された救済コードをデコードすることにより得られた救済デコード信号を出力するデコーダと、を有する救済コードデコード回路と、を備え、
前記複数のメモリデバイスのそれぞれの前記切替回路は、前記救済デコード信号に応じて、データを記憶し読み出す対象から、前記救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする。
【００１４】
本発明の他の態様に係る実施例に従った半導体集積回路は、
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
第１の救済コードおよび前記第１の救済コードと異なる第２の救済コードを記憶する記憶回路と、前記記憶回路に記憶された前記第１の救済コードを保持する第１のレジスタと、前記記憶回路に記憶された前記第２の救済コードを保持する第２のレジスタと、前記第１のレジスタに保持された前記第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力する第１のデコーダと、前記第２のレジスタに保持された前記第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力する第２のデコーダと、を有する救済コードデコード回路と、を備え、
前記複数のメモリデバイスのうち第１のグループに区分けされた第１のメモリデバイスのそれぞれの前記切替回路は、前記第１の救済デコード信号に応じて、前記第１の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替え、
前記複数のメモリデバイスのうち前記第１のグループ以外の第２のグループに区分けされた第２のメモリデバイスのそれぞれの前記切替回路は、前記第２の救済デコード信号に応じて、前記第２の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする。
【００１５】
本発明のさらに他の態様に係る実施例に従った半導体集積回路は、
データを記憶する複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち不良と判断された前記メモリセルを回避してデータを冗長救済するための冗長セルを含むスペア部と、前記メモリセルを回避して前記冗長セルに切り替えるための切替回路と、をそれぞれ有する複数のメモリデバイスと、
第１の救済コード、前記第１の救済コードと異なる第２の救済コード、および、救済対象メモリ選択コードを記憶する記憶回路と、前記記憶回路に記憶された前記第１の救済コードを保持する第１のレジスタと、前記記憶回路に記憶された前記第２の救済コードを保持する第２のレジスタと、前記第１のレジスタに保持された前記第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力する第１のデコーダと、前記第２のレジスタに保持された前記第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力する第２のデコーダと、前記救済対象メモリ選択コードをデコードし、救済対象メモリ選択信号を出力する第３のデコーダと、前記第１の救済デコード信号、前記第２の救済デコード信号、および前記救済対象メモリ選択信号が入力され、前記救済対象メモリ選択信号に基づいて、前記複数のメモリデバイスのうち第１のグループに区分けした第１のメモリデバイスに前記第１の救済コードを出力し、且つ、前記複数のメモリデバイスのうち前記第１のグループ以外の第２のグループに区分けした第２のメモリデバイスに前記第２の救済コードを出力する救済対象メモリ選択回路と、を有する救済コードデコード回路と、を備え、
前記第１のメモリデバイスのそれぞれの前記切替回路は、前記第１の救済デコード信号に応じて、前記第１の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替え、
前記第２のメモリデバイスのそれぞれの前記切替回路は、前記第２の救済デコード信号に応じて、前記第２の救済デコード信号に対応する前記メモリセルを回避して前記冗長セルに切り替える
ことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体集積回路によれば、回路面積の増大を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】比較例のメモリデバイス１０１Ａの要部構成を示すブロック図である。
【図２】図１に示すメモリデバイスを複数有する比較例の半導体集積回路１０００Ａの構成の一例を示すブロック図である。
【図３】本発明の一態様である実施例１に係るメモリデバイス１０１の要部構成の一例を示すブロック図である。
【図４】図３に示すメモリデバイスを複数有する実施例１の半導体集積回路１０００の構成の一例を示すブロック図である。
【図５】図３に示すメモリデバイス１００を複数有する半導体集積回路２０００の構成の一例を示すブロック図である。
【図６】メモリデバイスを複数有する実施例３に係る半導体集積回路３０００の構成の一例を示すブロック図である。
【図７】図６に示す救済対象メモリ選択回路３００ｄの構成の一例を示す図である。
【図８】救済対象メモリ選択コードの割り当ての一例を示す図である。
【図９】救済対象メモリ選択コードの割り当ての他の例を示す図である。
【図１０】メモリデバイスを複数有する実施例４の半導体集積回路４０００の構成の一例を示すブロック図である。
【図１１】メモリデバイスを複数有する実施例５の半導体集積回路５０００の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
（比較例）
まず、本願発明と対比する比較例のメモリデバイスを備えた半導体集積回路について説明する。
【００１９】
図１は、比較例のメモリデバイス１０１Ａの要部構成を示すブロック図である。
【００２０】
図１に示すように、メモリデバイス１０１Ａは、メモリセルアレイ１０２と、スペア部１０３と、入力切替回路１０５と、入力デコーダ１０６と、出力切替回路１０８と、出力デコーダ１０９と、ヒューズレジスタ１１０と、を備える。
【００２１】
メモリセルアレイ１０２は、データを記憶する複数のメモリセル１０２ａがマトリクス状に配置されて構成されている。
【００２２】
スペア部１０３は、複数のメモリセル１０２ａのうち不良と判断されたメモリセル（不良セル）１０２ａを回避してデータを冗長救済するための冗長セル１０３ａを含む。
【００２３】
ヒューズレジスタ１１０は、救済コードであるヒューズデータ（救済コード）Ｄｈをクロック信号に同期して保持し、保持したヒューズデータＤｈを入力デコーダ１０６および出力デコーダ１０９に出力するようになっている。ヒューズデータＤｈは、メモリデバイス１００Ａの外部に設けられたヒューズデバイス（図示せず）に記憶されている。
【００２４】
入力デコーダ１０６は、入力されたヒューズデータをデコードし、デコード信号を出力するようになっている。また、出力デコーダ１０９は、入力されたヒューズデータをデコードし、デコード信号を出力するようになっている。
【００２５】
入力切替回路１０５は、入力データＤｉｎが入力される複数のマルチプレクサ１０５ａを有する。この入力切替回路１０５は、入力デコーダ１０６から入力されたデコード信号に応じて、入力データＤｉｎがメモリセル１０２ａと冗長セル１０３ａの間の入出力に入力される信号の信号経路をずらすようになっている。
【００２６】
例えば、入力切替回路１０５は、デコード信号に応じて、冗長救済が行わる場合には、不良と判断されたメモリセルが存在する入出力ビットから先を１ビットずつずらして書き込みを行うようにする。すなわち、入力切替回路１０５は、冗長救済が行われる場合には、不良と判断されたメモリセルから冗長セルの間の入出力ビット位置に記憶する分に相当する入力データＤｉｎをずらすことにより不良と判断されたメモリセルを回避する。
【００２７】
出力切替回路１０８は、メモリセル１０２ａ、冗長セル１０３ａから読み出されたデータが入力されるマルチプレクサ１０８ａを有する。この出力切替回路１０８は、出力デコーダ１０９から入力されたデコード信号に応じて、メモリセルアレイ１０２のメモリセル１０２ａ、冗長セル１０３ａから出力までの信号経路を切り替えて、出力データＤｏｕｔを出力するようになっている。
【００２８】
すなわち、出力切替回路１０８は、与えられたデコード信号に基づきメモリセル１０２ａからの出力データの切替を行い、不良セルが存在する入出力ビットのデータが出力データＤｏｕｔとして出力されないようにする。
【００２９】
このように、入力切替回路１０５と出力切替回路１０８とは、デコード信号に応じて、データが記憶され読み出される対象から、不良と判断されたメモリセル（不良セル）１０２ａを回避し、さらに、不良セルに記憶する分に相当するデータを記憶し読み出す対象を冗長セル１０３ａに切り替えるようになっている。
【００３０】
このように、メモリデバイス１００Ａは、救済コードであるヒューズデータＤｈに応じて、１ビットの入出力範囲内の不良を救済して動作する。
【００３１】
ここで、図２は、図１に示すメモリデバイスを複数有する比較例の半導体集積回路１０００Ａの構成の一例を示すブロック図である。
【００３２】
図２に示すように、半導体集積回路１０００Ａは、複数（Ｎ個）のメモリデバイス１０１Ａ−１、１０１Ａ−２、・・・、１０１Ａ−Ｎと、複数（Ｎ個）のヒューズデータＤｈ１、Ｄｈ２、・・・、ＤｈＮを記憶するヒューズデバイス１００Ａと、を備える。
【００３３】
なお、メモリデバイス１０１Ａ−１、１０１Ａ−２、・・・、１０１Ａ−Ｎは、図１に示すメモリデバイス１０１Ａと同じ構成を有する回路である。
【００３４】
それぞれのメモリデバイス１０１Ａ−１、１０１Ａ−２、・・・、１０１Ａ−Ｎは、それぞれ不良状態が異なる。このため、比較例の半導体集積回路１０００Ａは、ヒューズデバイス１０１に別々に救済コードであるヒューズデータＤｈ１、Ｄｈ２、・・・、ＤｈＮを記憶し、それぞれのデコーダを通じて冗長救済処理を行っている。
【００３５】
このように、比較例の半導体集積回路１０００Ａは、救済コードを保持するレジスタとこの救済コードをデコードするデコーダとを、メモリインスタンス毎に、備えている。
【００３６】
これにより、上記比較例では、全メモリデバイスに対する救済回路の回路面積の総和が増大することになり、結果として、半導体集積回路自体の回路面積が増大する問題がある。
【００３７】
そこで、本発明に係る実施形態では、回路面積の増大を抑制することが可能な半導体集積回路を提供する。
【００３８】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００３９】
図３は、本発明の一態様である実施例１に係るメモリデバイス１０１の要部構成の一例を示すブロック図である。
【００４０】
図３に示すように、メモリデバイス１０１は、メモリセルアレイ１０２と、スペア部１０３と、入力切替回路１０５と、出力切替回路１０８と、を備える。
【００４１】
このメモリデバイス１０１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。この実施例１に係るメモリデバイス１０１は、比較例のメモリデバイス１０１Ａと比較して、入力デコーダ１０６、出力デコーダ１０９、およびヒューズレジスタ１１０が除かれている。
【００４２】
メモリセルアレイ１０２は、データを記憶する複数のメモリセル１０２ａがマトリクス状に配置されて構成されている。
【００４３】
スペア部１０３は、複数のメモリセル１０２ａのうち不良と判断されたメモリセル（不良セル）１０２ａを回避してデータを冗長救済するための冗長セル１０３ａを含む。
【００４４】
入力切替回路１０５は、入力データＤｉｎが入力される複数のマルチプレクサ１０５ａを有する。この入力切替回路１０５は、救済デコード信号ＳＤ１に応じて、メモリセル１０２ａから冗長セル１０３ａの間のビット位置の入力データＤｉｎの信号経路をずらすようになっている。
【００４５】
例えば、入力切替回路１０５は、救済デコード信号ＳＤ１に応じて、冗長救済が行わる場合には、不良と判断されたメモリセルが存在する入出力ビットから先を１ビットずつずらして書き込みを行うようにする。
【００４６】
すなわち、入力切替回路１０５は、冗長救済が行われる場合には、不良と判断されたメモリセルから冗長セルの間の入出力ビット位置に記憶する分に相当する入力データＤｉｎををずらすことにより不良と判断されたメモリセルを回避する。
【００４７】
出力切替回路１０８は、メモリセル１０２ａ、冗長セル１０３ａから読み出されたデータが入力されるマルチプレクサ１０８ａを有する。この出力切替回路１０８は、救済デコード信号ＳＤ２に応じて、メモリセルアレイ１０２のメモリセル１０２ａから冗長セル１０３ａの間の入出力からの信号経路をずらして、出力データＤｏｕｔを出力するようになっている。
【００４８】
すなわち、出力切替回路１０８は、与えられた救済デコード信号ＳＤ２に基づきメモリセル１０２ａからの出力データの切替を行い、不良セルが存在する入出力ビットの出力が出力データＤｏｕｔとして出力されないようにする。
【００４９】
なお、救済デコード信号ＳＤ１、ＳＤ２は、後述のように、冗長救済のための救済コードをデコードすることにより得られる信号である。
【００５０】
このように、入力切替回路１０５と出力切替回路１０８とは、救済デコード信号ＳＤ１、ＳＤ２に応じて、データが記憶され読み出される対象から、不良と判断されたメモリセル（不良セル）１０２ａを回避し、さらに、不良セルに記憶する分に相当するデータを記憶し読み出す対象を、冗長セル１０３ａまでの間のビット位置でずらすようになっている。
【００５１】
以上のように、メモリデバイス１０１は、救済デコード信号ＳＤ１、ＳＤ２に応じて、１ビット不良を救済して動作するようになっている。
【００５２】
なお、上記入力切替回路１０５と出力切替回路１０８の構成は、一例であり、救済デコード信号に応じて冗長救済をする構成であれば本発明を適用可能である。
【００５３】
また、以下では、簡単のため、入力切替回路１０５と出力切替回路１０８とを、合わせて、機能を集約した切替回路として説明する。この場合、救済デコード信号ＳＤ１、ＳＤ２と合わせて、救済デコード信号と呼ぶものとする。
【００５４】
ここで、図４は、メモリデバイスを複数有する実施例１の半導体集積回路１０００の構成の一例を示すブロック図である。
【００５５】
図４に示すように、半導体集積回路１０００は、複数（Ｎ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎと、救済コードデコード回路１００と、を備える。
【００５６】
なお、各メモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎは、それぞれ、図３に示すメモリデバイス１０１と同じ構成を有する回路である。
【００５７】
救済コードデコード回路１００は、記憶回路（ヒューズデバイス）１００ａと、レジスタ（ヒューズレジスタ）１００ｂと、デコーダ１００ｃと、を備える。
【００５８】
記憶回路１００ａは、メモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎをテストした結果から不良と判断されたメモリセルを回避し冗長セルを用いるための１個の救済コード（ヒューズデータＤｈ）を記憶するようになっている。この記憶回路１００ａは、例えば、ヒューズデータＤｈを記憶するヒューズ素子を有する。
【００５９】
なお、該救済コードは、例えば、外部のテスト回路（図示せず）により生成され、記憶回路に記憶される。例えば、該テスト回路は、テストパターンによりメモリデバイスをテストした結果と期待値とを比較し、この比較結果に基づいて、メモリデバイスが救済可能か否かを判断する。そして、該テスト回路は、救済可能と判断した場合には、該メモリデバイスを冗長救済するための該救済コードを生成する。
【００６０】
レジスタ１００ｂは、記憶回路１００ａに記憶された救済コード（ヒューズデータ）をクロック信号に同期して保持するようになっている。
【００６１】
デコーダ１００ｃは、レジスタ１００ｂに保持された救済コードをデコードすることにより得られた救済デコード信号を出力するようになっている。
【００６２】
メモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎのそれぞれの切替回路は、該救済デコード信号に応じて、データを記憶し読み出す対象から、救済デコード信号に対応するメモリセル１０２ａを回避するようになっている。
【００６３】
すなわち、Ｎ個のすべてのメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎに対して、同一の救済デコード信号が入力され、各切替回路が同じ状態になる。
【００６４】
不良のないメモリデバイスは、救済状態になっても良品である。また、不良がある複数のメモリデバイスにおいて、互いに同じ救済状態で良品となる不良のみが存在する場合がある。この場合、１つの救済コードに応じた救済状態でも、該不良がある複数のメモリデバイスが良品状態になる。すなわち、１つの救済コードにより、半導体集積回路全体として、救済される。
【００６５】
ここで、２つ以上のメモリデバイスにおいて異なる入出力範囲に不良が存在する場合は、１つの救済コードにより、半導体集積回路全体を救済することはできない。
【００６６】
しかし、一般的に、実際の製造工程においては、救済が必要なメモリデバイスの個数はメモリデバイスの総数に比べて、非常に少ない。
【００６７】
そこで、本実施例１では既述のように、半導体集積回路において、各メモリデバイスに対する救済回路（レジスタ１００ｂ、デコーダ１００ｃ）を共有する。これにより、救済回路に必要な回路面積を比較例と比較して、縮小することができる。また、救済コードが１個になるため、必要なヒューズデバイスの面積を最小化できる。
【００６８】
以上のように、本実施例に係る半導体集積回路によれば、回路面積の増大を抑制することができる。
【実施例２】
【００６９】
実施例１では、ヒューズデバイスに記憶する救済コードが１個の場合について述べた。
【００７０】
本実施例２では、複数のメモリデバイスのメモリセルに異なる不良が存在する場合において、救済コードを必要な範囲で複数個設定し、救済可能性を向上する半導体集積回路の構成について述べる。
【００７１】
なお、以下では、一例として、異なる２つの救済コードを設定する場合について説明するが、異なる３以上の救済コードを設定する場合についても同様である。
【００７２】
図５は、メモリデバイスを複数有する半導体集積回路２０００の構成の一例を示すブロック図である。なお、図５において、図４の符号と同じ符号は実施例１と同様の構成を示す。
【００７３】
図５に示すように、半導体集積回路２０００は、複数（Ｎ＋Ｍ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍと、救済コードデコード回路２００と、を備える。
【００７４】
なお、各メモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ＋Ｍは、それぞれ、図３に示すメモリデバイス１０１と同じ構成を有する回路である。
【００７５】
救済コードデコード回路２００は、記憶回路（ヒューズデバイス）２００ａと、第１のレジスタ（第１のヒューズレジスタ）２００ｂ１と、第２のレジスタ（第２のヒューズレジスタ）２００ｂ２と、第１のデコーダ２００ｃ１と、第２のデコーダ２００ｃ２と、を備える。
【００７６】
記憶回路２００ａは、複数のメモリデバイスのうち第１のグループに区分けされたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎをテストした結果から不良と判断されたメモリセルを回避し冗長セルを用いるための第１の救済コード（ヒューズデータ）と、複数のメモリデバイスのうち該第１のグループ以外の第２のグループに区分けされたメモリデバイス１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍをテストした結果から不良と判断されたメモリセルを回避し冗長セルを用いるための第２の救済コード（ヒューズデータ）と、を記憶するようになっている。
【００７７】
ここでは、第１の救済コードと第２の救済コードとは、異なるように設定されている。記憶回路２００ａは、例えば、ヒューズデータを記憶するヒューズ素子を有する。
【００７８】
なお、該第１、第２救済コードは、例えば、外部のテスト回路（図示せず）により生成され、記憶回路に記憶される。例えば、該テスト回路は、テストパターンによりメモリデバイスをテストした結果と期待値とを比較し、この比較結果に基づいて、メモリデバイスが救済可能か否かを判断する。そして、該テスト回路は、救済可能と判断した場合には、該メモリデバイスを冗長救済するための該第１、第２の救済コードを生成する。
【００７９】
第１のレジスタ２００ｂ１は、記憶回路２００ａに記憶された第１の救済コード（ヒューズデータ）をクロック信号に同期して保持するようになっている。
【００８０】
第２のレジスタ２００ｂ２は、記憶回路２００ａに記憶された第２の救済コード（ヒューズデータ）をクロック信号に同期して保持するようになっている。
【００８１】
第１のデコーダ２００ｃ１は、第１のレジスタ２００ｂ１に保持された第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力するようになっている。
【００８２】
第２のデコーダ２００ｃ２は、第２のレジスタ２００ｂ２に保持された第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力するようになっている。
【００８３】
第１のグループのメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎのそれぞれの切替回路は、該第１の救済デコード信号に応じて、データを記憶し読み出す対象から、該第１の救済デコード信号に対応するメモリセルを回避して冗長セルに切り替えるようになっている。
【００８４】
すなわち、Ｎ個のすべてのメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎに対して、同一の第１の救済デコード信号が入力され、これらのメモリデバイスの各切替回路が同じ状態になる。
【００８５】
また、第２のグループのメモリデバイス１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのそれぞれの切替回路は、該第２の救済デコード信号に応じて、データを記憶し読み出す対象から、該第２の救済デコード信号に対応するメモリセルを回避して冗長セルに切り替えるようになっている。
【００８６】
すなわち、Ｍ個のすべてのメモリデバイス１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍに対して、同一の第２の救済デコード信号が入力され、これらのメモリデバイスの各切替回路が同じ状態になる。
【００８７】
既述のように、不良のないメモリデバイスは、救済状態になっても良品である。また、不良がある複数のメモリデバイスにおいて、互いに同じ救済状態で良品となる不良が２つ存在する場合がある。この場合、２つの救済コードに応じた救済状態で、該不良がある複数のメモリデバイスが良品状態になる。すなわち、第１、第２の救済コードにより、半導体集積回路全体として、救済される。
【００８８】
また、既述のように、一般的に、実際の製造工程においては、救済が必要なメモリデバイスの個数はメモリデバイスの総数に比べて、小さい。
【００８９】
そこで、本実施例２では、救済すべきメモリデバイスの数の上限を、製造歩留りに応じて設定する。そして、この救済すべきメモリデバイスの数の上限に応じて、必要な救済コードの数（本実施例では２個）を設定する。そして、半導体集積回路において、各メモリデバイスに対する救済回路（レジスタ、デコーダ）を共有する。
【００９０】
これにより、救済回路に必要な回路面積を比較例と比較して、縮小することができる。また、救済コードの数が比較例よりも少なく設定できるため、必要なヒューズデバイスの面積の縮小を図ることができる。
【００９１】
なお、製造歩留りに応じて、設定する救済コードの数をさらに増加させ、それぞれの救済コードに対応して、グループの区分を増加させてもよい。
【００９２】
以上のように、本実施例に係る半導体集積回路によれば、回路面積の増大を抑制することができる。
【実施例３】
【００９３】
実施例２の図５に示す半導体集積回路２０００において、例えば、メモリデバイス１０１−Ｎ＋１とメモリデバイス１０１−Ｎ＋２に、それぞれ不良と判断されたメモリセルが存在し、且つそれらのメモリセルを同一の第２の救済コードで救済できない場合がある。この場合、メモリデバイス１０１−Ｎ＋１、１０１−Ｎ＋２を救済できず、メモリデバイス１０１−Ｎ＋１、１０１−Ｎ＋２は、不良と判断されてしまう。結果として、半導体集積回路２０００自体が不良品と見なされる。
【００９４】
そこで、本実施例３では、２つのメモリデバイスのメモリセルに不良が存在する場合において、メモリデバイスのグループの区分を制御することにより救済可能性を向上することが可能な半導体集積回路の構成について述べる。
【００９５】
図６は、メモリデバイスを複数有する実施例３に係る半導体集積回路３０００の構成の一例を示すブロック図である。なお、図６において、図５の符号と同じ符号は実施例２と同様の構成を示す。
【００９６】
図６に示すように、半導体集積回路３０００は、複数（Ｎ＋Ｍ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍと、救済コードデコード回路３００と、を備える。
【００９７】
救済コードデコード回路３００は、記憶回路（ヒューズデバイス）３００ａと、第１のレジスタ（第１のヒューズレジスタ）２００ｂ１と、第２のレジスタ（第２のヒューズレジスタ）２００ｂ２と、第１のデコーダ２００ｃ１と、第２のデコーダ２００ｃ２と、第３のデコーダ３００ｃと、救済対象メモリ選択回路３００ｄと、を備える。
【００９８】
このように、救済コードデコード回路３００は、実施例２の救済コードデコード回路２００と比較して、第３のデコーダ３００ｃと、救済対象メモリ選択回路３００ｄと、をさらに備える。
【００９９】
記憶回路３００ａは、複数のメモリデバイスのうち第１のグループに区分けされたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１をテストした結果から不良と判断されたメモリセルを回避し冗長セルを用いるための第１の救済コード（ヒューズデータ）と、複数のメモリデバイスのうち該第１のグループ以外の第２のグループに区分けされたメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍをテストした結果から不良と判断されたメモリセルを回避し冗長セルを用いるための第２の救済コード（ヒューズデータ）と、救済対象メモリ選択コード（ヒューズデータ）と、を記憶するようになっている。
【０１００】
ここでは、第１の救済コードと第２の救済コードとは、異なるように設定されている。また、記憶回路３００ａは、例えば、ヒューズデータを記憶するヒューズ素子を有する。
【０１０１】
なお、該第１、第２救済コードは、例えば、外部のテスト回路（図示せず）により生成され、記憶回路に記憶される。例えば、該テスト回路は、テストパターンによりメモリデバイスをテストした結果と期待値とを比較し、この比較結果に基づいて、メモリデバイスが救済可能か否かを判断する。そして、該テスト回路は、救済可能と判断した場合には、該メモリデバイスを冗長救済するための該第１、第２の救済コードを生成する。
【０１０２】
第１のレジスタ２００ｂ１は、記憶回路３００ａに記憶された第１の救済コード（ヒューズデータ）をクロック信号に同期して保持するようになっている。
【０１０３】
第２のレジスタ２００ｂ２は、記憶回路３００ａに記憶された第２の救済コード（ヒューズデータ）をクロック信号に同期して保持するようになっている。
【０１０４】
第１のデコーダ２００ｃ１は、第１のレジスタ２００ｂ１に保持された第１の救済コードをデコードすることにより得られた第１の救済デコード信号を出力するようになっている。
【０１０５】
第２のデコーダ２００ｃ２は、第２のレジスタ２００ｂ２に保持された第２の救済コードをデコードすることにより得られた第２の救済デコード信号を出力するようになっている。
【０１０６】
第３のデコーダ３００ｃ３は、記憶回路３００ａに記憶された救済対象メモリ選択コードをデコードすることにより得られた救済対象メモリ選択信号を出力するようになっている。
【０１０７】
救済対象メモリ選択回路３００ｄは、第１の救済デコード信号、第２の救済デコード信号、および救済対象メモリ選択信号が入力されるようになっている。
【０１０８】
この救済対象メモリ選択回路３００ｄは、例えば、入力された該救済対象メモリ選択信号に基づいて、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのうち第１のグループに区分けしたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１に該第１の救済コードを出力し、且つ、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのうち該第１のグループ以外の第２のグループに区分けしたメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍに該第２の救済コードを出力するようになっている。
【０１０９】
第１のグループのメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１のそれぞれの切替回路は、該第１の救済デコード信号に応じて、データを記憶し読み出す対象から、該第１の救済デコード信号に対応するメモリセルを回避して冗長セルに切り替えるようになっている。
【０１１０】
すなわち、Ｎ＋１個のすべてのメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１に対して、同一の第１の救済デコード信号が入力され、これらのメモリデバイスの各切替回路が同じ状態になる。
【０１１１】
また、第２のグループのメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのそれぞれの切替回路は、該第２の救済デコード信号に応じて、データを記憶し読み出す対象から、該第２の救済デコード信号に対応するメモリセルを回避して冗長セルに切り替えるようになっている。
【０１１２】
すなわち、Ｍ−１個のすべてのメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍに対して、同一の第２の救済デコード信号が入力され、これらのメモリデバイスの各切替回路が同じ状態になる。
【０１１３】
第１の救済コードに応じた救済状態で、メモリデバイス１０１−Ｎ＋１を含む第１のグループのメモリデバイスが良品状態になり、且つ、第２の救済コードに応じた救済状態で、メモリデバイス１０１−Ｎ＋２を含む第２のグループのメモリデバイスが良品状態になれば、第１、第２の救済コードにより、半導体集積回路全体として、救済される。
【０１１４】
このように、実施例３では、２つのメモリデバイスのメモリセルに不良が存在する場合において、メモリデバイスのグループの区分を制御することにより救済可能性を向上する。
【０１１５】
また、実施例３では、実施例２と同様に、半導体集積回路において、各メモリデバイスに対する救済回路（レジスタ、デコーダ）を共有する。
【０１１６】
これにより、救済回路に必要な回路面積を比較例と比較して、縮小することができる。また、救済コードの数が比較例よりも少なく設定できるため、必要なヒューズデバイスの面積の縮小を図ることができる。
【０１１７】
なお、製造歩留りに応じて、設定する救済コードの数を増加させ、それぞれの救済コードに対応して、グループの区分を増加させてもよい。
【０１１８】
ここで、図７は、図６に示す救済対象メモリ選択回路３００ｄの構成の一例を示す図である。
【０１１９】
図７に示すように、救済対象メモリ選択回路３００ｄは、複数（Ｎ＋Ｍ）個のマルチプレクサ３００ｄ１−１、・・・、３００ｄ１−Ｎ＋Ｍを有する。
【０１２０】
それぞれのマルチプレクサ３００ｄ１−１、・・・、３００ｄ１−Ｎ＋Ｍは、救済対象メモリ選択信号（第１ないし第Ｎ＋Ｍの救済対象メモリ選択信号）に応じて、第１、第２の救済デコード信号の何れか一方を選択して、Ｎ＋Ｍ個のマルチプレクサにそれぞれ出力するようになっている。
【０１２１】
これにより、例えば、図６に示すように、救済対象メモリ選択信号に応じて、第１のグループに区分けされたメモリデバイスに第１の救済デコード信号が入力され、第２のグループに区分けされたメモリデバイスに第２の救済デコード信号が入力されることとなる。
【０１２２】
次に、既述の救済対象メモリ選択コードの設定の例について説明する。
【０１２３】
図８は、救済対象メモリ選択コードの割り当ての一例を示す図である。また、図９は、救済対象メモリ選択コードの割り当ての他の例を示す図である。
【０１２４】
図８に示すように、例えば、評価（テスト）順序に応じて、７個のメモリデバイスを整列し、整列した順番に、メモリデバイスに０〜６の番号を割り当てる。図８の例では、番号“１”と“５”のメモリデバイスには、第１の不良Ａが存在するとし、番号“３”と“６”のメモリデバイスには、第２の不良Ｂが存在するとし、番号“０”、“２”、“４”のメモリデバイスには不良が存在しないものとする。
【０１２５】
この場合、救済対象メモリ選択コードを、７ビットのデータ“０００１００１”に設定する。救済対象メモリ選択コードのデータ“０”は、第１の不良Ａを救済可能な第１の救済コードの選択を指定する。一方、救済対象メモリ選択コードのデータ“１”は、第２の不良Ｂを救済可能な第２の救済コードの選択を指定する。
【０１２６】
この救済対象メモリ選択コードにより、救済対象メモリ選択回路３００ｄは、番号“１”と“５”のメモリデバイスには、第１の救済コードを適用し（第１のグループ）、番号“３”と“６”のメモリデバイスには、第２の救済コードを適用する（第２のグループ）。
【０１２７】
なお、番号“０”、“２”、“４”のメモリデバイスには、第１の救済コードが適用される（第１のグループ）ことになるが、既述のように、不良が存在しないため、これらのメモリデバイスは良品として判断されることになる。
【０１２８】
既述の図７に示すように、２つの救済コードをそれぞれのメモリデバイスに対して任意に設定できるようにすれば、２つの救済コードで原理的に救済可能なあらゆる不良は、実際に救済できる。
【０１２９】
ただし、この場合、救済対象となるすべてのメモリデバイスの総数に等しいビット数のデータが必要になる。
【０１３０】
また、図９に示すように、メモリデバイスを整列し、二つのメモリデバイスに不良があった場合に、その間に境界を設定する。
【０１３１】
例えば、評価（テスト）順序に応じて、７個のメモリデバイスを整列し、整列した順番に、メモリデバイスに０〜６の番号を割り当てる。図９の例では、番号“２”のメモリデバイスには、第１の不良Ａが存在するとし、番号“４と“６”のメモリデバイスには、第２の不良Ｂが存在するとし、番号“０”、“１”、“３”、“４”のメモリデバイスには不良が存在しないものとする。
【０１３２】
この場合、救済対象メモリ選択コードを、データ（境界インデックス値）“４”に設定する。救済対象メモリ選択コードのデータ“０”は、第１の不良Ａを救済可能な第１の救済コードの選択を指定する。一方、救済対象メモリ選択コードのデータ“１”は、第２の不良Ｂを救済可能な第２の救済コードの選択を指定する。
【０１３３】
救済対象メモリ選択回路３００ｄは、例えば、救済対象メモリ選択信号に応じて、救済対象メモリ選択コードで規定される境界以前の第１の番号“２”を含む番号“０”〜“３”が割り当てられたメモリデバイスを第１のグループに区分し、救済対象メモリ選択コードで規定される境界後の第２の番号“４”を含む番号“４”〜“６”が割り当てられたメモリデバイスを第２のグループに区分する。そして、救済対象メモリ選択回路３００ｄは、第１のグループのメモリデバイスに第1の救済コードを適用し、また第２のグループのメモリデバイスに第２の救済コードを適用する。
【０１３４】
したがって、救済コードを適用されたメモリデバイスそれぞれが良品として動作することができる。結果として、半導体集積回路自体を良品として出荷することが可能になる。
【０１３５】
これにより、不良が異なる２つのメモリデバイスを救済する可能性が向上することなる。この境界の指定に必要なデータ（境界インデックス値）の数は、すべての救済対象のメモリデバイスの数の対数であり、メモリデバイスの総数よりも少ないビット数で実現できる。
【０１３６】
以上のように、本実施例３では、少数の救済コードと、救済コードを適用するメモリデバイスを指定するための救済対象メモリ選択コードと、を用いる。
【０１３７】
これにより、実施例３に係る半導体集積回路は、実施例２のような救済コードを適用するメモリデバイスが固定であるような方式よりも、救済能力を向上することができる。
【０１３８】
以上のように、本実施例に係る半導体集積回路によれば、救済能力を向上させつつ、回路面積の増大を抑制することができる。
【実施例４】
【０１３９】
実施例１では、既述のように、記憶回路に記憶する救済コードを、半導体集積回路の外部のテスト回路により生成する場合について説明した。
【０１４０】
一方、本実施例４では、半導体集積回路が救済コードを生成する回路を備える場合について説明する。
【０１４１】
図１０は、メモリデバイスを複数有する実施例４の半導体集積回路４０００の構成の一例を示すブロック図である。なお、図１０において、図３、図４の符号と同じ符号は実施例１と同様の構成を示す。
【０１４２】
図１０に示すように、半導体集積回路４０００は、複数（Ｎ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎと、救済コードデコード回路１００と、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路４０１と、出力回路４０２と、ＢＩＲＡ（Ｂｕｉｌｔ−ｉｎ  Ｒｅｄｕｎｄａｎｃｙ  Ａｌｌｏｃａｔｉｏｎ）回路４０３と、を備える。
【０１４３】
このように、半導体集積回路４０００は、実施例１の半導体集積回路１０００と比較して、ＢＩＳＴ回路４０１と、出力回路４０２と、ＢＩＲＡ回路４０３と、をさらに備える。
【０１４４】
ＢＩＳＴ回路４０１は、テストパターンを出力するとともにテストの期待値を出力し、該テストパターンにより複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎをテストするようになっている。なお、このＢＩＳＴ回路４０１は、半導体集積回路４０００の外部に設けられていてもよい。
【０１４５】
出力回路４０２は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎをテストした結果（メモリデバイスにテストパターンを入力した場合のメモリデバイスのデータ出力）が入力され、該結果をＢＩＲＡ回路４０３に順次出力するようになっている。
【０１４６】
ＢＩＲＡ回路４０３は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎを順次テストした結果と該期待値とに基づいて、１つの救済コードで複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎの全てを救済可能か否か判断するようになっている。
【０１４７】
そして、ＢＩＲＡ回路４０３は、１つの救済コードにより複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎの全てを救済可能と判断した場合には、救済コードを生成する。
【０１４８】
一方、ＢＩＲＡ回路４０３は、１つの救済コードにより複数のメモリデバイスの全てを救済不可能と判断した場合には、救済不可能であることを示す情報を出力する。この情報を受けて、外部回路（図示せず）は、半導体集積回路４０００が救済不可であると判断する。
【０１４９】
このように、ＢＩＲＡ回路４０３は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎをテストした結果と該期待値とに基づいて、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎのうち、１つのメモリデバイスの不良と判断されたメモリセルを回避し冗長セルを用いるための救済コードを生成するようになっている。なお、不良のないメモリデバイスにも該救済コードが適用されることになる。しかし、既述のように、不良のないメモリデバイスは救済状態になっても良品と判断されるため、問題はない。
【０１５０】
このＢＩＲＡ回路４０３が生成した該救済コードが記憶回路１００ａに記憶される。
【０１５１】
以上のように、半導体集積回路４０００は、救済コードを内部で生成し、記憶回路１００ａに記憶することができる。
【０１５２】
なお、半導体集積回路４０００のその他の機能は、実施例１の半導体集積回路１０００と同様である。すなわち、本実施例４では実施例１と同様に、半導体集積回路において、各メモリデバイスに対する救済回路（レジスタ１００ｂ、デコーダ１００ｃ）を共有する。これにより、救済回路に必要な回路面積を比較例と比較して、縮小することができる。また、救済コードが１個になるため、必要なヒューズデバイスの面積を最小化できる。
【０１５３】
以上のように、本実施例に係る半導体集積回路によれば、回路面積の増大を抑制することができる。
【実施例５】
【０１５４】
実施例３では、既述のように、記憶回路に記憶する第１、第２の救済コードを、半導体集積回路の外部のテスト回路により生成する場合について説明した。
【０１５５】
一方、本実施例５では、半導体集積回路が第１、第２の救済コードを生成する回路を備える場合について説明する。
【０１５６】
図１１は、図３に示すメモリデバイスを複数有する実施例５の半導体集積回路５０００の構成の一例を示すブロック図である。なお、図１１において、図６の符号と同じ符号は実施例３と同様の構成を示す。
【０１５７】
図１１に示すように、半導体集積回路５０００は、複数（Ｎ＋Ｍ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍと、救済コードデコード回路３００と、ＢＩＳＴ回路４０１と、複数（Ｎ＋Ｍ個）のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍと、救済対象メモリ設定回路５０２と、を備える。
【０１５８】
このように、半導体集積回路５０００は、実施例３の半導体集積回路３０００と比較して、ＢＩＳＴ回路４０１と、ＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍと、救済対象メモリ設定回路５０２と、をさらに備える。
【０１５９】
ＢＩＳＴ回路４０１は、テストパターンを出力するとともにテストの期待値を出力し、該テストパターンにより複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍをテストするようになっている。なお、このＢＩＳＴ回路４０１は、半導体集積回路５０００の外部に設けられていてもよい。
【０１６０】
複数（Ｎ＋Ｍ個）のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍは、複数（Ｎ＋Ｍ個）のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍに対して一対一にそれぞれ設けられている。この複数（Ｎ＋Ｍ個）のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍは、対応するメモリデバイスをテストした結果と期待値とに基づいて、不良と判断されたメモリセルを回避し冗長セルを用いるための救済コードをそれぞれ生成するようになっている。
【０１６１】
ここで、救済対象メモリ選択回路３００ｄは、実施例３と同様に、第１の救済デコード信号、第２の救済デコード信号、および救済対象メモリ選択信号が入力されるようになっている。
【０１６２】
この救済対象メモリ選択回路３００ｄは、例えば、図９と同様にして救済対象メモリ選択コードが設定されている場合、該救済対象メモリ選択信号に応じて、救済対象メモリ選択コードで規定される該境界以前の該第１の番号を含む番号が割り当てられたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１を第１のグループに区分し、該救済対象メモリ選択コードで規定される境界後の第２の番号を含む番号が割り当てられたメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍを該第２のグループに区分する。
【０１６３】
すなわち、この救済対象メモリ選択回路３００ｄは、入力された該救済対象メモリ選択信号に基づいて、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのうち第１のグループに区分けしたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１に該第１の救済コードを出力し、且つ、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍのうち該第１のグループ以外の第２のグループに区分けしたメモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍに該第２の救済コードを出力する。
【０１６４】
救済対象メモリ設定回路５０２は、複数のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍがそれぞれ生成した救済コードが入力される。この救済対象メモリ設定回路５０２は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍから、救済コードのうち該第１の救済コードを適用する該第１のグループと、救済コードのうち該第２の救済コードを適用する該第２のグループと、を区分けするための、該救済対象メモリ選択コードを生成するようになっている。
【０１６５】
例えば、既述の図８と同様に、救済対象メモリ設定回路５０２は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍを整列した順番にメモリデバイスに番号を割り当てる。さらに、救済対象メモリ設定回路５０２は、例えば、該第１の番号を含む番号が割り当てられたメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１を第１の救済コードを適用する該第１のグループに区分し、且つ、該第２の番号を含む番号が割り当てられた該メモリデバイス１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍを第２の救済コードを適用する該第２のグループに区分する救済対象メモリ選択コードを、生成する。
【０１６６】
また、他の例として、既述の図９と同様に、救済対象メモリ設定回路５０２は、複数のメモリデバイス１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍを整列した順番にメモリデバイスに番号を割り当てる。さらに、救済対象メモリ設定回路５０２は、例えば、該第１の救済コードで救済されるメモリデバイス１０１−Ｎ＋１に割り当てられた第１の番号と、該第２の救済コードで救済されるメモリデバイス１０１−Ｎ＋２に割り当てられた第２の番号と、の間の境界を規定する救済対象メモリ選択コードを生成する。
【０１６７】
このようにして救済対象メモリ設定回路５０２が生成した該救済対象メモリ選択コードは、記憶回路３００ａに記憶される。
【０１６８】
特に、救済対象メモリ設定回路５０２は、該第１のグループに区分される全てのメモリデバイスが同じ該第１の救済コードで救済可能であるか否か、且つ、該第２のグループに区分される全てのメモリデバイスが同じ該第２の救済コードで救済可能であるか否か、を判断するようになっている。
【０１６９】
そして、救済対象メモリ設定回路５０２は、何れも救済可能であると判断した場合には、該第１の救済コード、該第２の救済コード、および該救済対象メモリ選択コードを記憶回路３００ａに記憶するようになっている。
【０１７０】
一方、救済対象メモリ設定回路５０２は、記憶可能な数の救済コードで全不良メモリが救済可能であるかを判断し、救済不可能であると判断した場合には、救済不可能であることを示す情報を出力するようになっている。
【０１７１】
さらに、救済対象メモリ設定回路５０２は、複数のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍがそれぞれ生成した救済コードの数が、予め規定された数（ここでは２個）を超えている場合には、複数のメモリデバイスを救済不可能であることを示す情報を出力するようになっている。
【０１７２】
さらに、救済対象メモリ設定回路５０２は、複数のＢＩＲＡ回路５０１−１、５０１−２、・・・、５０１−Ｎ、５０１−Ｎ＋１、５０１−Ｎ＋２、・・・、５０１−Ｎ＋Ｍの何れかが対応するメモリデバイスを救済不可と判断した場合には、救済不可能であることを示す情報を出力するようになっている。
【０１７３】
外部回路（図示せず）は、例えば、これらの救済不可能であることを示す情報を受けて、半導体集積回路５０００が救済不可であると判断する。
【０１７４】
以上のように、半導体集積回路５０００は、第１、第２の救済コードを内部で生成し、記憶回路３００ａに記憶することができる。
【０１７５】
なお、半導体集積回路５０００のその他の機能は、実施例３の半導体集積回路３０００と同様である。すなわち、本実施例５では実施例３と同様に、半導体集積回路において、各メモリデバイスに対する救済回路（第１、第２のレジスタ２００ｂ１、２００ｂ２、第１、第２のデコーダ２００ｃ１、２００ｃ２）を共有する。これにより、救済回路に必要な回路面積を比較例と比較して、縮小することができる。
【０１７６】
以上のように、本実施例に係る半導体集積回路によれば、回路面積の増大を抑制することができる。
【符号の説明】
【０１７７】
１００、２００、３００  救済コードデコード回路
１００ａ、２００ａ、３００ａ  記憶回路（ヒューズデバイス）
１００ｂ  レジスタ（ヒューズレジスタ）
１０１、１０１−１、１０１−２、・・・、１０１−Ｎ、１０１−Ｎ＋１、１０１−Ｎ＋２、・・・、１０１−Ｎ＋Ｍ  メモリデバイス
１０２  メモリセルアレイ
１０２ａ  メモリセル
１０３  スペア部
１０３ａ  冗長セル
１０５  入力切替回路
１０８  出力切替回路
２００ｂ１  第１のレジスタ（第１のヒューズレジスタ）
２００ｂ２  第２のレジスタ（第２のヒューズレジスタ）
２００ｃ１  第１のデコーダ
２００ｃ２  第２のデコーダ
３００ｃ３  第３のデコーダ
３００ｄ  救済対象メモリ選択回路
４０１  ＢＩＳＴ回路
４０２  出力回路
４０３、５０１−１、・・・、５０１−Ｎ＋Ｍ  ＢＩＲＡ回路
５０２  救済対象メモリ設定回路
１０００、２０００、３０００、４０００、５０００  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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