(57)【要約】【課題】従来の半導体装置の製造方法では、熱応力によりバンプ電極での実装信頼性が悪化する問題があった。【解決手段】本発明の半導体装置の製造方法では、電解メッキ法によりＣｕ配線層１３を形成し、Ｃｕ配線層１３を被覆するように樹脂膜１４を形成する。そして、樹脂膜１４に開口領域１５を形成し、開口領域１５から露出するＣｕ配線層１３上面に電解メッキ法によりＣｕメッキ層１６を形成する。Ｃｕ配線層１３とＣｕメッキ層１６とは同じ給電線を用いて形成されることで、製造コストを抑えつつ、実装信頼性が向上される。【選択図】図７
2011014604.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれるウエハに半導体素子を形成し、前記ウエハ上に絶縁層を形成する工程と、
前記スクライブ領域に給電線を形成し、前記給電線を用いて前記絶縁層上に配線層を形成する工程と、
前記絶縁層上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上面に前記給電線を用いてメッキ層を形成する工程と、
前記メッキ層上にバンプ電極を形成した後、前記素子形成領域毎に前記ウエハを個片化し、半導体装置を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線層及び前記メッキ層は、前記給電線を用いて銅の電解メッキ法により形成され、前記メッキ層は、前記樹脂層をマスクとして用いて前記配線層上面に直接形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記給電線を用いて電解メッキ法により、前記絶縁層上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成する工程と、
前記ウエハのスクライブ領域をスクライブし、前記個片化された半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定する工程とを有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記給電線は、少なくとも前記配線層、前記位置精度確認マーク及び前記メッキ層を形成した後、前記ウエハを個片化する工程にて除去されることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
少なくとも基板の一主面側が樹脂層により被覆され、前記基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、
前記基板の一主面側には電解メッキ法により銅配線層が形成され、前記バンプ電極は前記樹脂層に形成された開口領域を介して前記配線層と電気的に接続し、前記開口領域内に位置する前記配線層上面には、直接電解メッキ法により銅メッキ層が形成されることを特徴とする半導体装置。
【請求項６】
前記スクライブ面には、前記基板及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプ電極を有するパッケージにおける実装信頼性を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、図９に示す構造が知られている。図９は、従来のＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）構造の半導体装置の断面図を示す。
【０００３】
図９に示す如く、半導体ウエハ４１上面にはＡｌパッド４２が形成される。半導体ウエハ４１上には、Ａｌパッド４２の形成領域を除いて、パッシベーション膜４３と樹脂層４４が積層される。そして、樹脂層４４上には応力緩和層４５が形成され、応力緩和層４５は、樹脂層４４よりも軟質な樹脂から成る。応力緩和層４５上面にはＣｕメッキ層から成る配線層４６が形成され、配線層４６はＡｌパッド４２と直接接続する。配線層４６上面には樹脂層４７が形成され、樹脂層４７に形成された開口領域４８から露出する配線層４６にはバンプ電極４９が形成される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６８６０４号公報（第５−６頁、第１−２図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図示していないが、バンプ電極４９を有するＷＬＰ構造の半導体装置は、実装基板の導電パターン上にバンプ電極４９を介して固着され、電子回路を構成する。そして、電子回路が駆動し電流が流れることで熱が発生し、半導体装置と実装基板との間には、構成部材の線膨張係数の違いにより、熱膨張、熱収縮等の熱応力が発生する。このとき、バンプ電極４９は、半導体ウエハ４１と実装基板に対して薄い構造となるため、前述した熱応力は、３者間で最も厚みが薄いバンプ電極４９に集中する。そして、バンプ電極４９には、熱応力が繰り返し加わることで、バンプ電極４９を含む実装領域での実装信頼性が低下する問題が発生する。
【０００６】
具体的には、バンプ電極４９は、開口領域４８を介して配線層４６と接続する。例えば、バンプ電極４９の膜厚は１００μｍ程度であり、配線層４６の膜厚は１０μｍ程度であり、配線層４６はバンプ電極４９よりも更に薄い構造となる。そして、Ｃｕメッキ層から成る配線層４６は硬い膜であり、前述した熱応力の影響を特に受け易い。例えば、丸印５０にて示す領域のように、開口領域４８端部の樹脂層４７の境界領域等から配線層４６へクラックが発生し、配線層４６が断線することで、バンプ電極４９が実装基板上から離脱する問題が発生する。あるいは、配線層４６が断線しない場合でも、クラックにより接続領域が低減し、バンプ電極４９を含む実装領域での接続抵抗値が増大する問題が発生する。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法では、複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれるウエハに半導体素子を形成し、前記ウエハ上に絶縁層を形成する工程と、前記スクライブ領域に給電線を形成し、前記給電線を用いて前記絶縁層上に配線層を形成する工程と、前記絶縁層上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上面に前記給電線を用いてメッキ層を形成する工程と、前記メッキ層上にバンプ電極を形成した後、前記素子形成領域毎に前記ウエハを個片化し、半導体装置を形成する工程とを有することを特徴とする。従って、本発明では、給電線を共用して配線層上面にメッキ層を形成することで、製造コストを抑制しつつ、実装信頼性を向上させる。
【０００８】
また、本発明の半導体装置では、少なくとも基板の一主面側が樹脂層により被覆され、前記基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、前記基板の一主面側には電解メッキ法により銅配線層が形成され、前記バンプ電極は前記樹脂層に形成された開口領域を介して前記配線層と電気的に接続し、前記開口領域内に位置する前記配線層上面には、直接電解メッキ法により銅メッキ層が形成されることを特徴とする。従って、本発明では、バンプ電極下面の電解メッキ層の膜厚を厚くすることで、実装信頼性を向上させる。
【発明の効果】
【０００９】
本発明では、給電線を共用して配線層と、配線層上面にメッキ層を形成することで、製造コストを抑制しつつ、実装信頼性を向上させる。
【００１０】
また、本発明では、バンプ電極が配置される樹脂層の開口領域を利用して配線層上面にメッキ層を形成することで、位置精度良く、バンプ電極下面のメッキ層の膜厚を厚くできる。
【００１１】
また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。
【００１２】
また、本発明では、バンプ電極下面のメッキ層の膜厚を厚くすることで、配線層へのクラック発生を防止し、実装信頼性を向上させる。
【００１３】
また、本発明では、半導体装置の切断面（側面）に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。
【００１４】
また、本発明では、位置精度確認マークの周囲は耐湿性に優れた絶縁層で被覆されることで、位置精度確認マークの形成領域から品質劣化が生じることはない。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図２】本発明の実施の形態における半導体装置を説明する（Ａ）平面図、（Ｂ）斜視図である。
【図３】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】従来の実施の形態における半導体装置を説明するための断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図２（Ａ）は、半導体装置を説明する平面図である。図２（Ｂ）は、位置精度確認マークを説明する斜視図である。図３（Ａ）〜（Ｄ）は、半導体装置の切断面（側面）を説明する断面図である。
【００１７】
図１（Ａ）及び（Ｂ）に示す如く、ＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２の一部が一環状に配置される。これは、スクライブ領域Ｗ２の幅（図２（Ａ）参照）は、スクライブブレード３２（図７参照）よりも幅広に形成されるため、前述したように、スクライブ後の素子形成領域Ｗ１の周囲にはスクライブ領域Ｗ２の一部が配置される。そして、図示していないが、素子形成領域Ｗ１には、拡散領域によりトランジスタ等の半導体素子が形成される。
【００１８】
先ず、図１（Ａ）は、半導体装置１のバンプ電極１８が配置される断面を示す。シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。
【００１９】
配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、前述した半導体素子と電気的に接続する。また、配線層４は、銅を主材料として形成される場合でも良い。
【００２０】
そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層３を貫通するスルーホール６内及びその上面に配線層４を構成する金属層７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時に捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。
【００２１】
シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の進入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。
【００２２】
樹脂膜１０が、例えば、スピンコート法によりシールド層８上面に形成される。樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。
【００２３】
開口領域１１が、配線層４上の樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。
【００２４】
このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。
【００２５】
Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。
【００２６】
樹脂膜１４が、樹脂膜１０上面に、例えば、スピンコート法により形成される。樹脂膜１４は、樹脂膜１０と同様に、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、Ｃｕ配線層１３上の樹脂膜１４には、開口領域１５が形成される。
【００２７】
Ｃｕメッキ層１６が、開口領域１５から露出するＣｕ配線層１３上面に形成される。詳細は図２（Ａ）を用いて後述するが、Ｃｕメッキ層１６は、Ｃｕ配線層１３を形成する際の給電線２４、２５を利用して形成され、電解メッキ法により形成される。そして、Ｃｕメッキ層１６上面には、例えば、Ｎｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７が形成され、無電解メッキ層１７上には半田から成るバンプ電極１８が形成される。
【００２８】
図示していないが、半導体装置１は、実装基板の導電パターン上へ固着され、電子回路を構成する。このとき、半導体装置１の厚みの大部分がシリコン基板２であり、シリコン基板２の厚みは、例えば、６５０μｍ程度であり、その膨張係数は３．０×１０−６／Ｋである。また、実装基板としてプリント基板を用いた場合、実装基板の厚みは、例えば、１０００μｍ程度であり、その線膨張係数は７０×１０−６／Ｋである。その一方で、バンプ電極１８の厚みは、例えば、６０〜１００μｍ程度であり、バンプ電極１８を構成する半田の線膨張係数は２１．８×１０−６／Ｋである。そして、前述した電子回路が駆動することでの熱環境に応じて、シリコン基板２、実装基板及びバンプ電極１８は、それぞれ熱膨張、熱収縮を繰り返す。このとき、３者間で最も厚みが薄いバンプ電極１８には、上記熱膨張、熱収縮による熱応力が集中し、半導体装置１の実装信頼性が低下し易くなる。
【００２９】
そこで、実装信頼性を向上させるためにバンプ電極１８を含む実装領域を応力緩和構造とする必要がある。具体的には、開口領域１５から露出するＣｕ配線層１３上面に、同じ電解メッキ法から形成されるＣｕメッキ層１６を形成する。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、同じ電解メッキ法により形成されることで両者間の密着性は向上し、前述した熱応力に対してもその境界から剥離し難くなる。この構造により、バンプ電極１８の下面には、Ｃｕ配線層１３とＣｕメッキ層１６との積層により、膜厚の厚いＣｕメッキ領域が形成される。そして、前述したＣｕメッキ領域は、熱応力が繰り返し加わった場合でも、その膜厚によりクラックが発生し難くなり、断線もし難くなる。その結果、バンプ電極１８が半導体装置１から離脱し難くなり、また、接続抵抗値が増大することもなく、半導体装置１の実装信頼性が向上される。
【００３０】
次に、図１（Ｂ）は、半導体装置１の位置精度確認マーク１９が形成される断面を示す。尚、図１（Ｂ）では、図１（Ａ）に示す構成部材と同一の部材には同一の符番を付し、重複した説明を省略する。
【００３１】
位置精度確認マーク１９が、樹脂膜１０上面の素子形成領域Ｗ１とスクライブ領域Ｗ２の境界領域近傍に形成される。位置精度確認マーク１９は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、メッキ用金属層１２上面にＣｕメッキ層を積層して形成される。詳細は図３を用いて後述するが、半導体装置１の側面２０から露出する位置精度確認マーク１９の形状により、スクライブ領域を判定することが可能となる。尚、位置精度確認マーク１９は半導体装置１の側面２０から露出するが、位置精度確認マーク１９は、Ｃｕ配線層１３と連続して形成されることはなく、位置精度確認マーク１９が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク１９は、耐湿性に優れた樹脂膜１０、１４により周囲を覆われることで、位置精度確認マーク１９の界面から湿気が入り込んだ場合でも、位置精度確認マーク１９の周囲のみで留まり、配線層４等が腐食することはない。また、位置精度確認マーク１９は、Ｃｕ配線層１３と同一工程にて形成され、位置精度確認マーク１９の厚みＴ１を確認することで、Ｃｕ配線層１３の膜厚を検査することもできる。
【００３２】
図２（Ａ）では、実線２１が半導体装置１の外形として規格されたラインを示す。点線２２、２３により囲まれた領域が、シールリング層５の形成領域となる。隣接する半導体装置１間の点線２２に挟まれた領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となり、例えば、７０μｍの幅を有する。スクライブ領域Ｗ２は、マトリックス状に配置された複数の素子形成領域Ｗ１の周囲に碁盤目状に配置され、スクライブ領域Ｗ２には、給電線２４、２５が配置される。そして、給電線２４、２５は、前述したメッキ用金属層１２を形成する際にパターニングされ、電解メッキ法を行う際に利用される。具体的には、給電線２４、２５は、Ｃｕ配線層１３や位置精度確認マーク１９を形成する際に利用され、更には、Ｃｕ配線層１３上面にＣｕメッキ層１６を形成する際にも利用される。半導体装置の製造方法にて後述するが、給電線２４、２５を用いることで、開口領域１５（図１（Ａ）参照）の形状に合わせて電解メッキ法によりＣｕメッキ層１６を容易に形成することができる。更に、Ｃｕメッキ層１６の膜厚は、電解メッキ法により容易に厚くできる。前述したように、Ｃｕメッキ層１６とＣｕ配線層１３との密着性が向上し、膜厚が厚くなることで、バンプ電極１８周囲での実装信頼性が向上される。尚、Ｃｕメッキ層１６上に示す一点鎖線の丸印が、バンプ電極１８の形成領域を示す。
【００３３】
また、スクライブ領域Ｗ２には、そのセンターを挟んで対向するように、２つの位置精度確認マーク１９が配置される。この構造により、スクライブ後の半導体装置１の側面には、それぞれ位置精度確認マーク１９が露出する。尚、位置精度確認マーク１９は、必ずしもスクライブ領域Ｗ２内に対向して配置される必要はなく、片方のみに配置される場合でも良い。例えば、ウエハ内の各素子形成領域Ｗ１の位置を座標管理し、隣接する一方の素子形成領域Ｗ１の位置精度確認マーク１９の位置判定が良品と判定された場合には、もう一方の素子形成領域Ｗ１のスクライブ位置判定も良品と判定される。前述したように、スクライブ領域Ｗ２は、スクライブブレード３２（図７参照）よりも幅広に形成されるからである。
【００３４】
図示したように、給電線２４、２５は、スクライブ領域Ｗ２に配置され、スクライブ工程時にスクライブブレードによって切断される。しかしながら、給電線２４、２５からＣｕ配線層１３や位置精度確認マーク１９へと延在する給電線２４、２５の一部２６は、スクライブ工程後も残存し、半導体装置１の側面（切断面）から露出する。尚、前述した給電線２４、２５の一部２６を除去し、その一部２６が、半導体装置１の側面（切断面）から露出しない構造の場合でも良い。
【００３５】
また、位置精度確認マーク１９は、例えば、半導体装置１の各側辺に形成され、シールリング５上からスクライブ領域Ｗ２に向けて配置される。詳細は図３に半導体装置の切断面を示すが、半導体装置１の４つの切断面において、位置精度確認マーク１９を目視や顕微鏡等で検査することで、その切断面が、スクライブ領域Ｗ２内の適した箇所に配置されているか、否かが容易に確認できる。
【００３６】
次に、図２（Ｂ）に示す如く、位置精度確認マーク１９は、例えば、４つのエリア２７〜３０から構成される。そして、位置精度確認マーク１９は、例えば、その厚みＴ１が５μｍであり、それぞれのエリア２７〜３０の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。また、エリア２７は、Ｘ１×Ｗ３×Ｔ１の直方体から成り、エリア２８は、Ｘ２×Ｗ３×Ｔ１の直方体から成り、エリア２９は、Ｘ３×Ｗ３×Ｔ１の直方体から成り、エリア３０は、Ｘ４×Ｗ３×Ｔ１の直方体から成る。そして、位置精度確認マーク１９は、それぞれのエリア２７〜３０の一側辺側を一致して並べた形状となる。
【００３７】
尚、位置精度確認マーク１９の厚みＴ１や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１９の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク１９のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク１９は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。また、位置精度確認マーク１９の４つのエリア２７〜３０が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア２７〜３０が、それぞれ離れて配置される場合でも良い。
【００３８】
次に、図３（Ａ）は、半導体装置１の側面（切断面）２０を示し、その側面２０からは、シリコン基板２、絶縁層３、シールド層８、樹脂膜１０、１４及び位置精度確認マーク１９が露出する。具体的には、側面２０からは、若干、切断時にだれるが、幅Ｗ３、厚みＴ１の位置精度確認マーク１９のエリア３０が露出する。この場合には、スクライブ領域Ｗ２（図２（Ａ）参照）のセンター及びその周囲にてスクライブが行われ、良品と判定される。
【００３９】
次に、図３（Ｂ）では、図３（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２０からは、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ１のエリア２９、３０が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４０】
次に、図３（Ｃ）では、図３（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図２（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２０からは、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ１のエリア２８〜３０が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４１】
次に、図３（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブした場合を示す。具体的には、側面２０からは、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ１のエリア２７〜３０が露出する。更に、エリア２７〜３０の下方には、側面２０からシールリング層５も露出する。この場合には、先ず、側面２０から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４（図１（Ａ）参照）やＣｕ配線層１３（図１（Ａ）参照）等を腐食させる。つまり、側面２０からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク１９とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア２７が露出した場合には不良品として判定する場合でも良い。
【００４２】
尚、本実施の形態では、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク１９を配置することで同様な効果を得ることができる。
【００４３】
また、位置精度確認マーク１９は、Ｃｕ配線層１３と同一工程にて形成される場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク１９は、Ｃｕメッキ層１６と同一工程にて形成されることで、位置精度確認マーク１９の厚みＴ１を確認することで、Ｃｕメッキ層１６の膜厚を検査することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４４】
次に、本発明の実施の形態である半導体装置の製造方法について、図４〜図８を参照し説明する。図４〜図８は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１（Ａ）に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。また、図１（Ｂ）に示す位置精度確認マークも形成されるが、図４〜図８では、図１（Ａ）に示す断面にて説明を行う。
【００４５】
先ず、図４に示す如く、シリコン基板（ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。
【００４６】
次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６の形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。
【００４７】
次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。
【００４８】
次に、図５に示す如く、シールド層８上面に、例えば、スピンコート法により樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１０をパターニングし、開口領域１１を形成する。
【００４９】
次に、樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク１９（図示せず）の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク１９（図示せず）を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク１９（図示せず）をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。この電解メッキ法を行う際には、図２（Ａ）に示すように、スクライブ領域Ｗ２に配置された給電線２４、２５を利用して、半導体ウエハに配置された複数のＣｕ配線層１３や位置精度確認マーク１９（図示せず）が同じ工程にて形成される。
【００５０】
次に、図６に示す如く、樹脂膜１０上面に、例えば、スピンコート法により、樹脂膜１４を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１４をパターニングし、開口領域１５を形成する。そして、図２（Ａ）に示す給電線２４、２５を利用することで、樹脂膜１４をマスクとして用い、開口領域１５から露出するＣｕ配線層１３上にＣｕメッキ層１６を形成する。つまり、Ｃｕメッキ層１６を形成する際、既存の給電線２４、２５を利用することで、新たにＣｕメッキ層１６を形成するための給電線を形成する必要がなく、マスク枚数等の材料コストも抑え、製造コストを低減できる。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、電解メッキ法により形成され、両者間の密着性が向上し、膜厚が厚くなることで、前述したように実装信頼性に優れた構造を実現できる。
【００５１】
更に、既存の給電線２４、２５を利用し、Ｃｕメッキ層１６を形成することで、バンプ電極１８形成用の開口領域１５に対してマスクずれなく、位置精度良くＣｕメッキ層１６が形成される。前述したように、確実にバンプ電極１８下面のＣｕメッキ領域の膜厚を厚くでき、熱応力によりそのメッキ領域が断線等することを防止し、バンプ電極１８が実装基板から離脱することを防止できる。
【００５２】
その後、無電解メッキ法により、Ｃｕメッキ層１６上面に、Ｎｉ、Ｐｄ、Ａｕ等のバンプ電極１８形成用の無電解メッキ層１７を形成する。
【００５３】
次に、図７に示す如く、無電解メッキ層１７上面に半田をスクリーン印刷した後、リフローすることでバンプ電極１８を形成する。そして、例えば、粘着シート３１の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を粘着シート３１上面に貼り付け、その金属枠をスクライブ装置へ設置する。そして、シリコン基板２のスクライブ領域Ｗ２を位置認識した後、スクライブブレード３２を用いスクライブ領域Ｗ２を切削し、シリコン基板２を貫通しない溝３３を形成する。このとき、溝３３の深さは、次工程のバックグラインド工程にてシリコン基板２が個片化される程度である。その後、スクライブ装置から金属枠を取り外し、粘着シート３１からシリコン基板２を剥離する。尚、このスクライブ工程にて、スクライブ領域Ｗ２に配置された給電線２４、２５（図２（Ａ）参照）が除去され、半導体装置１の側面（切断面）からは位置精度確認マーク１９（図１（Ｂ）参照）が露出する。
【００５４】
次に、図８に示す如く、保護テープ３４の周囲を金属枠（図示せず）で固定し、バンプ電極１８が配置された樹脂膜１４側を保護テープ３４上面に貼り付け、その金属枠をバックグラインド装置のテーブル３５上へ設置する。そして、シリコン基板２（半導体ウエハ）裏面側に処理水を供給しながら、バックグラインド用砥石３６を回転させ、シリコン基板２裏面側を研磨する。そして、シリコン基板２が所望の膜厚になるまで研磨し、溝３３の形成領域までシリコン基板２を研磨することで、個々の半導体装置１へと個片化される。その後、バックグラインド装置から金属枠を取り外し、シリコン基板２等に付着した水を除去した後、保護テープ３４から個片化された半導体装置１を剥離する。
【００５５】
最後に、図３（Ａ）〜（Ｄ）を用いて前述したように、個片化された半導体装置１の側面（切断面）に露出する位置精度確認マーク１９によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。
【００５６】
尚、本実施の形態では、Ｃｕメッキ層１６上面に無電解メッキ法によりＮｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７を形成する場合について説明したが、この場合に限定するものではない。例えば、給電線２４、２５を利用し、樹脂膜１４をマスクとして用い電解メッキ法により、バンプ電極形成用のメッキ層をＣｕメッキ層１６上面に形成する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００５７】
１  半導体装置
５  シールリング層
１０  樹脂膜
１３  Ｃｕ配線層
１５  開口領域
１６  Ｃｕメッキ層
１８  バンプ電極
１９  位置精度確認マーク
２４  給電線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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