(57)【要約】【課題】データ伝送速度を高めつつ、メモリ面積も縮小する。【解決手段】メモリ領域１のビット線ＢＬは、Ｙ方向に延びて第１センスアンプ領域２に形成された第１センスアンプ回路ＳＡ１に接続される。ローカルデータ線ＬＤＱ、ＢＬＤＳが、第１センスアンプ領域２、配線領域５を介して第２センスアンプ領域３まで配設される。第２センスアンプ領域３の第２センスアンプ回路ＳＡ２からは、メインデータ線ＭＤＱ、ＢＭＤＱが、Ｘ方向に延びてメモリ領域１上に最上層のＭ４配線として配設される。【選択図】図１
2011060397.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとセルトランジスタとを並列に接続してなるメモリセルを複数個直列に接続してなるメモリブロックを配列してなるメモリセルアレイを含むメモリ領域と、
前記メモリセルから読み出されるデータを検知・増幅して第１増幅信号を出力する第１センスアンプを含み前記メモリ領域の第１辺に沿って配置される第１センスアンプ領域と、
前記第１増幅信号を更に増幅させて第２増幅信号を出力する第２センスアンプを含み前記第１辺と交差する前記メモリ領域の第２辺に沿って配置される第２センスアンプ領域と、
前記メモリ領域上において第１方向を長手方向として配列され前記セルトランジスタのゲートに所定の電圧を印加するワード線と、
前記メモリ領域上において前記第１方向と直交する第２方向を長手方向として配列されると共に前記メモリセルからデータを読み出し前記第１センスアンプに供給するビット線と、
前記メモリ領域上において前記第１方向を長手方向として配列されると共に前記強誘電体キャパシタの一端にプレート線電圧を供給するプレート線と、
前記第１センスアンプ領域上において第１方向を長手方向として配列されると共に記第１増幅信号を転送するローカルデータ線と、
前記メモリ領域上において第１方向を長手方向として配列され前記第２センスアンプから出力される前記第２増幅信号を転送するメインデータ線と、
前記ワード線に接続され前記第１方向を長手方向として配列されるワード線シャント配線と、
前記プレート線に接続され前記第１方向を長手方向として配列されるプレート線シャント配線と、
前記強誘電体キャパシタと前記セルトランジスタとを接続する内部ノードを形成するための内部ノード配線と
を備え、
前記内部ノード配線は、前記メモリ領域中の第１配線層に形成され、
前記ワード線シャント配線は、前記第１配線層よりも上層の第２配線層に形成され、
前記ビット線は、前記第２配線層よりも上層の第３配線層に形成され、
前記メインデータ線は、前記第３配線層よりも上層の第４配線層に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記プレート線は前記第２配線層に形成され、
前記プレート線シャント配線は、前記第４配線層に形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリブロックを選択的に前記ビット線に接続するブロック選択トランジスタと、
前記メモリ領域中において第１方向を長手方向として配列され前記ブロック選択トランジスタのゲートに所定の電圧を印加するブロック選択線と、
を更に備え、
前記ブロック選択線は、前記第１配線層又は前記第２配線層に形成されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数の前記ブロック選択線に電圧を供給するメインブロック選択線を更に備え、
前記メインブロック選択線は、前記メインデータ線と平行に前記第４配線層に形成されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ローカルデータ線は、前記第２配線層として形成されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、強誘電体キャパシタをメモリセルに用いた強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。
【０００３】
従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線（選択線）を立ち上げ、選択トランジスタが導通することによりビット線にメモリセルを接続させる。
【０００４】
また、選択トランジスタと強誘電体メモリの並列接続により１つのメモリセルを構成し、このメモリセルを直列に接続して構成されるメモリセルブロックを備えた、いわゆるＴＣ並列ユニット直列接続型強誘電体メモリも知られている（例えば、特許文献２参照）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、各メモリセルブロックはブロック選択線（選択線）がゲートに接続されたブロック選択トランジスタが導通することによりビット線に接続され得る。
【０００５】
ＤＲＡＭと同様の構造、ＴＣ並列ユニット直列接続型の構造のいずれの場合でも、強誘電体メモリでは２つのメモリセルを用いて相補的なデータを読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用いて読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とが採用し得る。
【０００６】
ＤＲＡＭ類似の構造を有する場合を例に取って説明すると、２Ｔ２Ｃ方式においては、読み出したいメモリセルのワード線と、相補的なデータを保持する相補メモリセルのワード線を選択し、メモリセルとビット線、相補メモリセルと相補ビット線とを接続させる。その後、プレート線にプレート電圧を印加し、メモリセル、及び相補メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。メモリセルの強誘電体キャパシタからの電荷をビット線に読み出し、一方、相補メモリセルの強誘電体キャパシタからの電荷を相補ビット線に読み出し、このビット線対の電位をセンスアンプによって比較増幅する。
【０００７】
一方、１Ｔ１Ｃ方式においては、読み出したいセルに接続されたワード線を選択し、メモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。これにより、強誘電体キャパシタからの電荷をビット線に読み出す一方、ビット線対を構成する相補ビット線には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。ＴＣ並列ユニット直列接続型の場合は、ブロック選択トランジスタによりメモリセルブロックを選択し、更にメモリセルをワード線により選択する点が異なるが、その他は同様である。
【０００８】
強誘電体メモリの読み出し動作は、強誘電体キャパシタの両端に電圧を印加して分極反転させることでデータを読み出すものであるので、破壊読出しである。従って、読み出し動作後は、読み出したデータを再びメモリセルに書き戻す動作が必要となる。従来の強誘電体メモリでは、例えば、センスアンプ回路でビット線対の電位を増幅した状態を維持することで“０”データの書き戻しを行なうことができ、続いてビット線対の電位を増幅した状態を維持したままプレート線の電位を接地電位に落とすことで“１”データの書き戻しを行なうことができる。
【０００９】
強誘電体メモリは、他の不揮発性メモリの中に比べ、高速なデータ読み出し及び書込みが可能であるという点において優れている。高速データ転送のためには、データを転送するデータ線の抵抗値、寄生容量等の低下が必要となり、データ線の配線幅を大きくする必要がある。データ線の配線幅を大きくするためには、多層配線構造の上層配線をデータ線として用いることが求められる。しかし、データ線の配線幅を大きくする場合、その配線のための配線領域を設けることが必要となる。このように、高速データ伝送の達成と、メモリの小型化の要求とを同時に達成することが困難な状況である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−３３２３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、データ伝送速度を高めつつ、メモリ面積も縮小することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタとセルトランジスタとを並列に接続してなるメモリセルを複数個直列に接続してなるメモリブロックを配列してなるメモリセルアレイを含むメモリ領域と、前記メモリセルから読み出されるデータを検知・増幅して第１増幅信号を出力する第１センスアンプを含み前記メモリ領域の第１辺に沿って配置される第１センスアンプ領域と、前記第１増幅信号を更に増幅させて第２増幅信号を出力する第２センスアンプを含み前記第１辺と交差する前記メモリ領域の第２辺に沿って配置される第２センスアンプ領域と、前記メモリ領域上において第１方向を長手方向として配列され前記セルトランジスタのゲートに所定の電圧を印加するワード線と、前記メモリ領域上において前記第１方向と直交する第２方向を長手方向として配列されると共に前記メモリセルからデータを読み出し前記第１センスアンプに供給するビット線と、前記メモリ領域上において前記第１方向を長手方向として配列されると共に前記強誘電体キャパシタの一端にプレート線電圧を供給するプレート線と、前記第１センスアンプ領域上において第１方向を長手方向として配列されると共に記第１増幅信号を転送するローカルデータ線と、前記メモリ領域上において第１方向を長手方向として配列され前記第２センスアンプから出力される前記第２増幅信号を転送するメインデータ線と、前記ワード線に接続され前記第１方向を長手方向として配列されるワード線シャント配線と、前記プレート線に接続され前記第１方向を長手方向として配列されるプレート線シャント配線と、前記強誘電体キャパシタと前記セルトランジスタとを接続する内部ノードを形成するための内部ノード配線とを備え、前記内部ノード配線は、前記メモリ領域中の第１配線層に形成され、前記ワード線シャント配線は、前記第１配線層よりも上層の第２配線層に形成され、前記ビット線は、前記第２配線層よりも上層の第３配線層に形成され、前記メインデータ線は、前記第３配線層よりも上層の第４配線層に形成されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、データ伝送速度を高めつつ、メモリ面積も縮小することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る強誘電体メモリのレイアウトを示す。
【図２】本発明の実施の形態に係る強誘電体メモリ中のメモリブロックの等価回路図である。
【図３】図２のメモリブロックＭＢの具体的構成の断面図である。
【図４】メモリブロックＭＢとローカルデータ線ＬＤＱ、ＢＬＤＱ、メインデータ線ＭＤＱ、ＢＬＤＱの接続関係を示す等価回路図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１６】
図１は、本発明の実施の形態による強誘電体メモリのレイアウトを示している。
【００１７】
メモリセルアレイ１は、複数のメモリマットＭＡＴを複数配列して構成される。メモリマットＭＡＴは、ロウデコーダ、プレート線デコーダ等を共有するメモリ群の一単位である。
メモリマットＭＡＴ内には、後述するように、複数のメモリセルを直列接続してなるメモリブロックが複数配列されている。また、メモリワード線ＷＬ、プレートＰＬ、ブロック選択線ＢＳ等がＸ方向を長手方向として配列されると共に、ビット線ＢＬがＹ方向を長手方向として配列される。
【００１８】
また、１つのメモリマットＭＡＴの横辺（第１辺）に沿って、第１センスアンプ領域２が形成され、また、メモリマットＭＡＴの縦辺（第２辺）には、第２センスアンプ領域３が形成されている。
第１センスアンプ領域２は、ビット線ＢＬの電圧を検知・増幅する第１センスアンプ回路ＳＡ１を配置するための領域である。第１センスアンプ領域２には、後述するように、第１センスアンプ回路ＳＡ１が出力した増幅信号（第１増幅信号）を転送するためのローカルデータ線ＬＤＱが配線される。ローカルデータ線ＬＤＱは、第１センスアンプ領域２においてＸ方向を長手方向として配線されると共に、配線領域ＷＲにおいて方向を変えてＹ方向を長手方向として、第２センスアンプ領域３上に配線される。
【００１９】
また、第２センスアンプ領域３は、ローカルビット線ＬＤＱが転送した増幅信号を検知・増幅して増幅信号（第２増幅信号）を出力する第２センスアンプ回路ＳＡ２を配置するための領域である。第２センスアンプ回路ＳＡ２の増幅信号は、メインデータ線ＭＤＱ、ＢＭＤＱに出力される。このメインデータ線ＭＤＱ、ＢＭＤＱは、Ｘ方向を長手方向として、メモリマットＭＡＴ上を通過するように配線されている。なお、メインデータ線ＢＭＤＱは、メインデータ線ＭＤＱで転送される信号の反転信号を転送する相補配線である。本実施の形態の強誘電体メモリの配線層は、Ｍ１配線〜Ｍ４配線の４層の多層配線構造を有しており、メインデータ線ＭＤＱ、ＢＭＤＱは、最上層のＭ４配線により構成されている。
【００２０】
次に、メモリマットＭＡＴ中に形成されるＴＣ並列ユニット直列接続型強誘電体メモリのメモリブロックＭＢの構成を図２を参照して説明する。図２は、２つのメモリブロックＭＢ０、ＭＢ１の等価回路図である。１つのメモリブロックＭＢは、複数（ここでは８個）のメモリセルＭ０〜７を直列接続して構成される。１つのメモリセルＭは、セルトランジスタＴと、強誘電体キャパシタＣとを並列接続して構成される。メモリブロックＭＢの一端には、ブロック選択トランジスタＢＴが接続され、メモリブロックＭＢはこのブロック選択トランジスタＢＴが導通することにより、ビット線ＢＬに接続される。また、メモリブロックＭＢの他端は、プレート線ＰＬに接続されている。
【００２１】
セルトランジスタＴのゲートはワード線ＷＬｉ（ｉ＝０〜７）に接続される。ワード線ＷＬｉは、ロウデコーダ５により駆動される。また、プレート線ＰＬは、プレート線デコーダ６により駆動される。ロウデコーダ５、及びプレート線デコーダ６は、図１中の周辺回路領域４に形成されている。
【００２２】
図３は、１つのメモリブロックＭＢの断面図である。メモリブロックＭＢを構成するトランジスタＴ、及びブロック選択トランジスタＢＴは、ｐ型半導体基板Ｓｂ上に形成されている。
【００２３】
トランジスタＴは、ｐ型半導体基板Ｓｂ上に形成されるｎ型の不純物拡散領域Ｄｆと、この不純物拡散領域Ｄｆに挟まれた半導体基板Ｓｂ上に図示しないゲート絶縁膜を介して形成されたゲート電極（ワード線ＷＬ）を備えている。トランジスタＴのドレイン領域として機能する不純物拡散領域Ｄｆは、コンタクトＣ２、配線層Ｗ１、及びコンタクトＣ３を介して、内部ノード配線層ＮＩに接続される。内部ノード配線層ＮＩは、多層配線層の最下層のＭ１配線により形成されている。
【００２４】
一方、トランジスタＴのソース領域として機能する不純物拡散領域Ｄｆは、コンタクトＣを介して、キャパシタＣの下部電極と接続されている。また、キャパシタＣ１の上部電極は、コンタクトＣ４を介して内部ノード配線層ＮＩと接続されている。このような接続により、キャパシタＣとトランジスタＴとが並列接続され、１つのメモリセルＭが形成される。そして、このようなメモリセルＭが不純物拡散領域Ｄｆを介して直列接続されてメモリブロックＭＢを構成している。
【００２５】
また、ブロック選択トランジスタＢＴは、ｐ型半導体基板Ｓｂ上に形成されるｎ型の不純物拡散領域Ｄｆ’と、この不純物拡散領域Ｄｆ’に挟まれた半導体基板Ｓｂ上に図示しないゲート絶縁膜を介して形成されたゲート電極（ブロック選択線ＢＳ）を備えている。なお、１つのメモリブロックＭＢにおいて、ブロック選択トランジスタＢＴ０、ＢＴ１となるトランジスタが直列接続されているが、ブロック選択トランジスタＢＴ０、ＢＴ１のうちのいずれか一方は、配線層Ｗ１’により拡散層Ｄｆが短絡され、トランジスタとして機能しないようにされている。図３の例では、ブロック選択トランジスタＢＴ１が短絡されてトランジスタとして機能しないようにされている。
ブロック選択トランジスタＢＴ０のソースとなる不純物拡散領域Ｄｆ’は、コンタクトＣ５〜Ｃ７、及びＭ１配線、Ｍ２配線を介して、Ｍ３配線として形成されるビット線ＢＬに接続されている。ビット線ＢＬは、第１センスアンプ領域２において第１センスアンプ回路ＳＡ１に接続される。この第１センスアンプ回路ＳＡ１の出力信号は、図４に示すようなカラムゲートＣＭＧを介して、ローカルデータ線ＬＤＱ、ＢＬＤＱに出力される。このローカルデータ線ＬＤＱ、ＢＬＤＱは、Ｍ２配線として形成されている。
【００２６】
また、多層配線中のＭ２配線は、ワード線シャント配線ＷＬＳｉとして用いられている。すなわち、ワード線シャント配線ＷＬＳｉは、図３とは別の断面において、ワード線ＷＬ（トランジスタＴのゲート電極）と接続されている。その他、Ｍ２配線は、プレート線ＰＬ０〜３、及びブロック選択線ＢＬ１のシャント配線ＢＳＳ１が形成されている。
【００２７】
そして、最上層のＭ４配線として、メインデータ線ＭＤＱ、ＢＭＤＱが、Ｍ３配線であるビット線ＢＬの上層に形成されている。その他、Ｍ４配線には、プレート線ＰＬのシャント配線であるプレート線シャント配線ＰＬＳ０〜３と、ブロック選択線ＢＳの基幹配線であるメインブロック選択線ＭＢＳが形成されている。
【００２８】
このように、本実施の形態では、Ｙ方向に延びるビット線ＢＬが、第１センスアンプ領域２の第１センスアンプ回路ＳＡ１に接続され、更に第１センスアンプ回路ＳＡ１から引き出されるローカルデータ線ＬＤＱ、ＢＬＭＤＱが、ヂア位置センスアンプ領域２上においてＸ方向に延び、更に配線領域ＷＲにて直角に折り返されて第２センスアンプ領域３の第２センスアンプ回路ＳＡ２に接続される。ローカルデータ線ＬＤＱ、ＢＬＤＱは、Ｍ２配線により形成される。そして、この第２センスアンプ回路ＳＡ２から、Ｘ方向を長手方向として、メモリマットＭＡＴ（メモリ領域）上をメインデータ線ＭＤＱ、ＢＭＤＱが、最上層配線であるＭ４配線として形成される。最上層配線のＭ４配線には、このメインデータ線ＭＤＱ、ＢＭＤＱの他には、プレート線シャント配線ＰＬＳ、メインブロック選択線ＭＢＳのみが配線されている。従って、配線領域を大きくすることなく、配線幅の大きいメインデータ線を形成することができる。これにより、メモリ面積を大きくすることなく、高速データ転送が可能にされている。
また、ワード線ＷＬに接続されるワード線シャント配線ＷＬＳは、Ｍ２配線として形成されている。ＴＣ並列ユニット直列接続型強誘電体メモリでは、ワード線ＷＬは、スタンバイ時において全て”Ｈ”を供給され、選択メモリセルのみ、”Ｌ”を与えられる。従って、プレート線ＰＬに比べ、充電速度が高速化される必要性がなく、Ｍ２配線によっても、データの高速読み出しに支障はない。
【００２９】
以上、発明の実施の形態を説明したが、本発明はこの実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内で様々な変更が可能である。
【符号の説明】
【００３０】
１・・・メモリセルアレイ、  ＭＡＴ・・・メモリマット、  ２・・・第１センスアンプ領域、  ３・・・第２センスアンプ領域、  ４・・・周辺回路領域、  ＷＲ・・・配線領域、  ５・・・ロウデコーダ、  ６・・・プレート線デコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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