(57)【要約】【課題】カレントミラー回路の補償回路を工夫して、回路規模増を伴うことなく、ｎビットのＤＡ変換器や、ＡＤ変換器等の基準電流を発生できるようにすると共に、残差アンプの温度に対する安定度を改善できるようにする。【解決手段】ｎビットＡＤ変換出力をデジタルアナログ変換して、残差アンプＵ１１にアナログ信号を出力するｎビットＤＡ変換器ＤＡ１と、この出力をデジタルアナログ変換して、残差アンプＵ１２にアナログ信号を出力するｎビットＤＡ変換器ＤＡ２とに基準電流を供給する基準電流発生部５０６を備え、所定の基準電流から、Ｕ１１の温度ドリフトにトラッキングした基準電流を生成するカレントミラー回路１１１と、この出力電流をＤＡＣ及びＡＤＣの基準電流として仲介するカレントミラー回路１２４と、この基準電流から、Ｕ１２の温度ドリフトにトラッキングした基準電流を生成するカレントミラー回路１３１とを有するものである。【選択図】    図８
2011050028.tif 000002
【特許請求の範囲】
【請求項１】
入力が信号入力に接続され、入力信号をアナログデジタル変換して、第１のｎビットＡ
Ｄ変換出力を出力する第１のｎビットＡＤ変換器と、
前記第１のｎビットＡＤ変換器の出力が接続されて、前記第１のｎビットＡＤ変換出力
をデジタルアナログ変換して、第１のアナログ信号を出力する第１のｎビットＤＡ変換器
と、
非反転入力が前記信号入力に接続され、反転入力が前記第１のｎビットＤＡ変換器の出
力に接続されて、前記入力信号と前記第１のアナログ信号との差を増幅して第１の残差出
力を出力する第１の残差アンプと、
入力が前記第１の残差アンプの出力に接続され、第１の残差出力をアナログデジタル変
換して、第２のｎビットＡＤ変換出力を出力する第２のｎビットＡＤ変換器と、
入力が前記第２のｎビットＡＤ変換器の出力に接続されて、前記第２のｎビットＡＤ変
換出力をデジタルアナログ変換して、第２のアナログ信号を出力する第２のｎビットＤＡ
変換器と、
非反転入力が前記第１の残差アンプの出力に接続され、反転入力が前記第２のｎビット
ＤＡ変換器の出力に接続されて、前記第１の残差出力と前記第２のアナログ信号との差を
増幅して第２の残差出力を出力する第２の残差アンプとを備え、
第１の電流から、前記第１のｎビットＤＡ変換器における第１の基準電流を生成する第
１のカレントミラー回路と、
前記第１のカレントミラー回路の出力電流から第２の電流を生成する第２のカレントミ
ラー回路と、
前記第２の電流から、前記第２のｎビットＤＡ変換器における第２の基準電流を生成す
る第３のカレントミラー回路とを有することを特徴とするパイプラインＡＤ変換装置。
【請求項２】
前記第１のカレントミラー回路は、
前記共通電位に接続されて第１の電流が流れる第１のトランジスタと、
前記第１の基準電流が流れる第２のトランジスタと、
前記第１の基準電流に基づく第１の出力電流が流れる第３のトランジスタとを有し、
前記第２のカレントミラー回路は、
前記第１の出力電流が流れる第４のトランジスタと、
前記第２の電流が流れる第５のトランジスタを有し、
前記第３のカレントミラー回路は、
前記第２の電流が流れる第６のトランジスタと、
前記第２の基準電流が流れる第１３のトランジスタと、
前記第２の基準電流に基づく第２の出力電流が流れる第１４のトランジスタとを有する
ことを特徴とする請求項１記載のパイプラインＡＤ変換装置。
【請求項３】
前記第１の残差アンプに入力される入力電圧をＶinとし、当該第１の残差アンプを構成
するトランジスタの熱電圧をＶTとし、絶対温度をＴとし、負荷抵抗をＲＬとし、当該ト
ランジスタのエミッタ用の抵抗をＲＥとし、当該トランジスタのエミッタ電圧降下をＶＥ
とし、当該トランジスタの温度ドリフトを含んだ基準電圧をＶdifとし、当該基準電圧Ｖd
ifの温度係数をＴcf（Ｖdif）としたとき、Ｔcf（Ｖdif）は、次式、すなわち、
Ｔcf（Ｖdif）＝∂Ｖdif／∂Ｔ＝−∂ＶＴ／∂Ｔ・（Ｖin・ＲL／ＲE／ＶE）
により演算され、
前記第１のｎビットＤＡ変換器に接続される前記第１のカレントミラー回路の第２のト
ランジスタのエミッタ用の抵抗をＲ２とし、前記第１のカレントミラー回路の第１の基準
電流と前記負荷抵抗ＲＬの積であるＤＡＣ出力電圧をＶDAC１とし、当該ＤＡＣ出力電圧
ＶDAC１の温度係数をＴcf（ＶDac１）としたとき、Ｔcf（ＶDac１）は、次式、すなわち
、
Ｔcf（ＶDac１）＝∂ＶDac1／∂Ｔ≒−∂ＶT／∂Ｔ・（ａ・ＲL／Ｒ２）
により演算される場合であって、
前記所定の基準電流をＩRとしたとき、
前記演算定数ａ、抵抗Ｒ２、入力電圧Ｖin、基準電流ＩR及び、抵抗ＲEとの間に、ａ／
Ｒ２＝Ｖin／（ＩR・ＲE２）となるような前記演算定数ａ及び、エミッタ用の抵抗Ｒ２が
設定されることを特徴とする請求項１に記載のパイプラインＡＤ変換装置。
【請求項４】
前記第１のカレントミラー回路は、
前記第１のトランジスタのベース、前記第２のトランジスタのベース及び、前記第３の
トランジスタのベースの接続点と前記所定の電位との間に接続された第９のトランジスタ
を有し、
第２のカレントミラー回路は、
前記第４のトランジスタのベース及び前記第５のトランジスタのベースの接続点と前記
共通電位との間に接続された第１１のトランジスタを有し、
前記第３のカレントミラー回路は、
前記第６のトランジスタのベース、前記第１３のトランジスタのベース及び、前記第１
４のトランジスタのベースの接続点と前記所定の電位との間に接続される第１１のトラン
ジスタを有し、
前記第１のカレントミラー回路は、
前記第１のトランジスタのベース、前記第２のトランジスタのベース及び、前記第３の
トランジスタのベースの接続点と前記共通電位との間に接続された第１の抵抗を有し、
第２のカレントミラー回路は、
前記第４のトランジスタのベース及び前記第５のトランジスタのベースの接続点と前記
所定の電位との間に接続された第２の抵抗を有し、
前記第３のカレントミラー回路は、
前記第６のトランジスタのベース、前記第１３のトランジスタのベース及び、前記第１
４のトランジスタのベースの接続点と前記共通電位との間に接続された第３の抵抗を有す
ることを特徴とする請求項３に記載のパイプラインＡＤ変換装置。
【請求項５】
前記第１のカレントミラー回路は、
前記第１のトランジスタのエミッタと前記第１の抵抗の一端との間に接続されたダイオ
ード接続の第１２のトランジスタを有することを特徴とする請求項２又は４に記載のいず
れかのパイプラインＡＤ変換装置。
【請求項６】
前記第２のカレントミラー回路は、
前記第１のカレントミラー回路の出力電流から前記第２のｎビットＡＤ変換器における
第２の基準電流を生成することを特徴とする請求項２又は４に記載のいずれかのパイプラ
インＡＤ変換装置。
【請求項７】
前記第１のカレントミラー回路は、
前記第１の電流から、前記第２のｎビットＡＤ変換器における第２の基準電流を生成す
ることを特徴とする請求項２又は４に記載のいずれかのパイプラインＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パイプラインＡＤ変換装置に関し、特にカレントミラー回路を用いた補償
回路を有して、アナログ信号をデジタル信号に変換する温度ドリフト補償付きのパイプラ
インＡＤ変換装置に関するものである。
【背景技術】
【０００２】
従来から、信号処理装置や、画像処理装置、情報処理装置、携帯電話機等において、ア
ナログ信号をデジタル信号に変換するＡＤ変換装置が使用される場合が多い。中でも、Ａ
Ｄ変換装置の一種であるパイプラインＡＤ変換装置によれば、各桁の判定用に１ビット〜
１．５ビットといった低分解能のＡＤ変換器を多段数（複数のパイプラインステージ）分
を用意して、各ステージ毎にＡＤ変換をパイプライン動作で行うことで、１クロックで複
数の処理を進めている。各パイプラインステージには、ＤＡ変換器と残差アンプ（減算器
＋増幅器；比較器）が集積されている。 
【０００３】
パイプラインＡＤ変換装置では、まず、１段目のパイプラインステージのＡＤ変換器に
アナログの入力信号が入力されると、このアナログ信号がｎビットのデジタルのＡＤ変換
出力に変換され、上位ｎビットのＡＤ変換結果が得られる。さらに、得られたＡＤ変換結
果をＤＡ変換器でアナログ信号に戻し、残差アンプに入力する。残差アンプでは、入力信
号とＤＡ変換器から出力されるアナログ信号との差をとって増幅し残差出力となされる。
この残差出力を次段のパイプラインステージの入力とし、同様にＡＤ変換及びＤＡ変換を
繰り返すことで、下位のＡＤ変換結果を得るようになされる。
【０００４】
この種のパイプラインＡＤ変換装置に関連にして、特許文献１には、パイプラインＡＤ
変換器が開示されている。このパイプラインＡＤ変換器によれば、基準電圧生成手段及び
複数のパイプラインＡＤ変換器を備え、パイプラインＡＤ変換器は、直列接続された複数
段のパイプラインステージ及び１ビットＡＤ変換器から構成される。パイプラインステー
ジは、１ビットＡＤ変換器、１ビットＤＡ変換器、減算器及び残差増幅器から構成される
。
【０００５】
パイプラインステージでは、１ビットＡＤ変換器が入力信号の極性を判定する。１ビッ
トＤＡ変換器は、ＡＤ変換器の出力をアナログ信号に変換する。減算器は、入力信号から
Ｄ／Ａ変換器の出力を減算する。残差増幅器は、減算器の出力を増幅して出力する。
【０００６】
基準電圧生成手段は、各パイプラインステージに異なる値の補正基準電圧を供給するた
めに、レプリカ回路及び分圧手段から構成される。基準電圧生成手段では、１段目のパイ
プラインステージを構成するＤＡ変換器に供給される基準電圧がレプリカ回路に入力され
る。これを前提にして、分圧手段が、基準電圧とレプリカ回路の出力とを分圧して残差増
幅器のゲインエラーを補正する補正基準電圧を、２段目以降の各パイプラインステージを
構成するそれぞれのＤＡ変換器に供給するようにした。
【０００７】
このように基準電圧生成手段を構成すると、各パイプラインステージのフルスケールと
Ｄ／Ａ変換器の補正基準電圧との比が全てのパイプラインステージで同一になるので、動
作速度を犠牲にすることなく、高速で、しかも、直線性を向上できるというものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１８３７４４号公報（第５頁  図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来例に係るパイプラインＡＤ変換装置によれば、次のような問題がある。
ｉ．一般に、パイプラインＡＤ変換装置におけるＡＤ変換結果が温度変動に対して安定
であるためには、残差アンプの出力フルスケール電圧、ｎビットＡＤ変換器の入力フルス
ケール電圧と、ｎビットＤＡ変換器の出力フルスケール電圧が共に、温度変動に対して安
定であることが必要である。しかし、高速なＡＤ変換器においては、回路の動作速度を優
先するため、残差アンプとして、特許文献１に見られるような単純な差動アンプの構成を
とる場合が多い。そのため、残差アンプのゲインの温度ドリフト補償が十分でなく、ＡＤ
変換結果に温度ドリフトが生じてしまうという問題がある。
【００１０】
ii．上述の問題点を解決する手段として、特許文献１には、基準電圧生成手段にレプリ
カ回路を設け、残差アンプで生じるゲインドリフトと同じゲインドリフトを発生して、こ
のゲインドリフトをＤＡＣ出力に反映させ（持たせ）ることで、ＡＤ変換結果に残差アン
プのゲインドリフトの影響が出現しないような工夫を施している。
【００１１】
しかし、特許文献１のパイプラインＡＤ変換器によれば、複数の差動アンプを縦属接続
したレプリカ回路が用いられるために、基準電圧生成手段の構成が複雑で、回路規模が大
きくなってしまうという問題がある。
【００１２】
そこで、この発明は上述した課題を解決したものであって、回路規模増を伴うことなく
、比較的簡単な回路で温度変化に対して安定したｎビットＤＡ変換器や、ｎビットＡＤ変
換器等の基準電流を発生できるようにすると共に、残差アンプのゲインドリフトを補償で
きるようにしたパイプラインＡＤ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明に係るパイプラインＡＤ変換装置は、入力が信号入
力に接続され、入力信号をアナログデジタル変換して、第１のｎビットＡＤ変換出力を出
力する第１のｎビットＡＤ変換器と、前記第１のｎビットＡＤ変換器の出力が接続されて
、前記第１のｎビットＡＤ変換出力をデジタルアナログ変換して、第１のアナログ信号を
出力する第１のｎビットＤＡ変換器と、非反転入力が前記信号入力に接続され、反転入力
が前記第１のｎビットＤＡ変換器の出力に接続されて、前記入力信号と前記第１のアナロ
グ信号との差を増幅して第１の残差出力を出力する第１の残差アンプと、入力が前記第１
の残差アンプの出力に接続され、第１の残差出力をアナログデジタル変換して、第２のｎ
ビットＡＤ変換出力を出力する第２のｎビットＡＤ変換器と、入力が前記第２のｎビット
ＡＤ変換器の出力に接続されて、前記第２のｎビットＡＤ変換出力をデジタルアナログ変
換して、第２のアナログ信号を出力する第２のｎビットＤＡ変換器と、非反転入力が前記
第１の残差アンプの出力に接続され、反転入力が前記第２のｎビットＤＡ変換器の出力に
接続されて、前記第１の残差出力と前記第２のアナログ信号との差を増幅して第２の残差
出力を出力する第２の残差アンプとを備え、第１の電流から、前記第１のｎビットＤＡ変
換器における第１の基準電流を生成する第１のカレントミラー回路と、前記第１のカレン
トミラー回路の出力電流から第２の電流を生成する第２のカレントミラー回路と、前記第
２の電流から、前記第２のｎビットＤＡ変換器における第２の基準電流を生成する第３の
カレントミラー回路とを有することを特徴とするものである。
【００１４】
本発明に係るパイプラインＡＤ変換装置によれば、アナログの入力信号をデジタルの信
号に変換する場合に、第１のｎビットＡＤ変換器は、入力が信号入力に接続されて、入力
信号をアナログデジタル変換して、第１のｎビットＡＤ変換出力を出力する。第１のｎビ
ットＤＡ変換器は、第１のｎビットＡＤ変換器の出力が接続されて、第１のｎビットＡＤ
変換出力をデジタルアナログ変換して、第１のアナログ信号を第１の残差アンプに出力す
る。第１のカレントミラー回路は、第１の電流から、第１のｎビットＤＡ変換器における
第１の基準電流を生成する。
【００１５】
第１のカレントミラー回路は、第１の電流から、例えば、第１のｎビットＤＡ変換器に
接続された第１の残差アンプの温度ドリフトにトラッキングした第１の基準電流を生成す
る。このとき、第１のカレントミラー回路の第１のトランジスタがＯＮ動作して定電流源
から第１の電流を流入する。第１のトランジスタがＯＮ動作することで、第２及び第３の
トランジスタもＯＮ動作する。第２のトランジスタがＯＮ動作することで、第１のｎビッ
トＤＡ変換器における第１の基準電流を流す。
【００１６】
第１の残差アンプは、非反転入力が信号入力に接続され、反転入力が第１のｎビットＤ
Ａ変換器の出力に接続されて、入力信号と第１のアナログ信号との差を増幅して第１の残
差出力を第２の残差アンプに出力する。
【００１７】
ここで、第１の残差アンプに入力される入力電圧をＶinとし、当該第１の残差アンプを
構成するトランジスタの熱電圧をＶＴとし、絶対温度をＴとし、負荷抵抗をＲＬとし、当
該トランジスタのエミッタ用の抵抗をＲＥとし、当該トランジスタのエミッタ電圧降下を
ＶＥとし、当該トランジスタの温度ドリフトを反映した基準電圧をＶdifとし、当該基準
電圧Ｖdifの温度係数をＴcf（Ｖdif）としたとき、Ｔcf（Ｖdif）は、次式、すなわち、
Ｔcf（Ｖdif）＝∂Ｖdif／∂Ｔ＝−∂ＶＴ／∂Ｔ・（Ｖin・ＲL／ＲE／ＶE）
により演算される。
【００１８】
また、第１のｎビットＤＡ変換器に接続される第１のカレントミラー回路の第２のトラ
ンジスタのエミッタ用の抵抗をＲ２とし、第１のカレントミラー回路の第１の基準電流と
負荷抵抗の積（ＩDAC１・ＲＬ）であるＤＡＣ出力電圧をＶDAC１とし、当該ＤＡＣ出力電
圧ＶDAC１の温度係数をＴcf（ＶDac１）としたとき、Ｔcf（ＶDac１）は、次式、すなわ
ち、
Ｔcf（ＶDac１）＝∂ＶDac1／∂Ｔ≒−∂ＶT／∂Ｔ・（ａ・ＲL／Ｒ２）  
により演算される場合であって、所定の電流をＩRとしたとき、演算定数ａ、抵抗Ｒ２、
入力電圧Ｖin、電流ＩR及び、抵抗ＲEとの間に、ａ／Ｒ２＝Ｖin／（ＩR・ＲE２）となる
ような演算定数ａ及び、エミッタ用の抵抗Ｒ２が設定される。
【００１９】
また、第２のｎビットＡＤ変換器は、入力が第１の残差アンプの出力に接続され、第１
の残差出力をアナログデジタル変換して、第２のｎビットＡＤ変換出力を出力する。第２
のｎビットＤＡ変換器は、入力が第２のｎビットＡＤ変換器の出力に接続されて、第２の
ｎビットＡＤ変換出力をデジタルアナログ変換して、第２のアナログ信号を出力する。ま
た、第２の残差アンプは、非反転入力が第１の残差アンプの出力に接続され、反転入力が
第２のｎビットＤＡ変換器の出力に接続されて、第１の残差出力と第２のアナログ信号と
の差を増幅して第２の残差出力を出力する。
【００２０】
上述の第２のｎビットＤＡ変換器には第２の基準電流が流れる。この第２の基準電流は
、第２のカレントミラー回路によって生成される第２の電流に基づいて第３のカレントミ
ラー回路により生成される。第２のカレントミラー回路は、第１のカレントミラー回路の
出力電流から第２の電流を生成する。このとき、基準電流の仲介機能を有した第２のカレ
ントミラー回路では、第１のカレントミラー回路の第３のトランジスタがＯＮ動作し、第
２のカレントミラー回路の第４のトランジスタがＯＮ動作することで、第２のトランジス
タに第１の基準電流が流れる。第２のカレントミラー回路の第５のトランジスタがＯＮ動
作することで、第１のカレントミラー回路の出力電流を第２の電流として仲介（設定）で
きるようになる。第５のトランジスタには、第４のトランジスタの出力電流を仲介した第
２の電流が流れる。
【００２１】
第３のカレントミラー回路は、第２のカレントミラー回路によって仲介された第２の電
流から、第２のｎビットＤＡ変換器に接続された第１及び第２の残差アンプの温度ドリフ
トにトラッキングした第２の基準電流を生成する。このとき、第３のカレントミラー回路
の共通電位に接続された第６のトランジスタには、第２のカレントミラー回路の出力電流
が流れることで、第７のトランジスタには、第２のｎビットＤＡ変換器用の第２の基準電
流が流れる。第８のトランジスタには、第７のトランジスタの第２の基準電流に基づく出
力電流が流れる。
【００２２】
このように第１〜第３のカレントミラー回路では、これらの基準電流の仲介機能及びカ
レントミラー動作を繰り返し、第１のｎビットＤＡ変換器における第１の基準電流を流し
、第２のｎビットＤＡ変換器における第２の基準電流を流すようになる。
【００２３】
しかも、演算定数ａ、抵抗Ｒ２、入力電圧Ｖin、基準電流ＩR及び、抵抗ＲEとの間に、
ａ／Ｒ２＝Ｖin／（ＩR・ＲE２）となるような演算定数ａ及び、抵抗Ｒ２を設定すること
で、上述の温度係数の２つの式が等しくなる。つまり、第１の残差アンプの基準電圧Ｖre
fの温度係数Ｔcf（Ｖdif）と、第１のカレントミラー回路の温度係数Ｔcf（ＶDac１）と
が等しくなるので、第１〜第３のカレントミラー回路を用いた簡単な補償回路により、温
度変化に対する第１及び第２の残差アンプのゲイン変動とトラッキングした基準電流を供
給できるようになる。
【発明の効果】
【００２４】
本発明に係るパイプラインＡＤ変換装置によれば、第１のｎビットＡＤ変換出力をデジ
タルアナログ変換して、第１の残差アンプに第１のアナログ信号を出力する第１のｎビッ
トＤＡ変換器における第１の基準電流及び、第２のｎビットＡＤ変換出力をデジタルアナ
ログ変換して、第２の残差アンプに第２のアナログ信号を出力する第２のｎビットＤＡ変
換器における第２の基準電流に関して、第１の電流から、第１の残差アンプの温度ドリフ
トにトラッキングした第１の基準電流を生成する第１のカレントミラー回路と、第１のカ
レントミラー回路の出力電流から第２の電流を生成する第２のカレントミラー回路と、第
２のカレントミラー回路によって生成された第２の電流から、第１及び第２の残差アンプ
の温度ドリフトにトラッキングした第２の基準電流を生成する第３のカレントミラー回路
とを備えるものである。
【００２５】
この構成によって、第１〜第３のカレントミラー回路を用いた簡単な補償回路により、
温度変化に対する第１の残差アンプのゲイン変動とトラッキングした第１の基準電流を発
生することができる。これにより、生成された電流から、次段の残差アンプの温度ドリフ
トを補償可能な第２の基準電流を生成できるので、回路規模増を伴うことなく、第１及び
第２の残差アンプのゲインドリフトを補償できるようにしたパイプラインＡＤ変換装置を
実現できるようになった。
【図面の簡単な説明】
【００２６】
【図１】第１の実施例としてのパイプラインＡＤ変換装置＃１の構成例を示す回路図である。
【図２】減算器１，２の構成例及び基準電流発生部５０１の温度ドリフト補償機能例を説明する回路図である。
【図３】（Ａ）〜（Ｈ）は、パイプラインＡＤ変換装置＃１の動作例を示す説明図である。
【図４】第２の実施例としてのパイプラインＡＤ変換装置＃２の構成例を示す回路図である。
【図５】第３の実施例としてのパイプラインＡＤ変換装置＃３の構成例を示す回路図である。
【図６】第４の実施例としてのパイプラインＡＤ変換装置＃４の構成例を示す回路図である。
【図７】第５の実施例としてのパイプラインＡＤ変換装置＃５の構成例を示す回路図である。
【図８】第６の実施例としてのパイプラインＡＤ変換装置＃６の構成例を示す回路図である。
【図９】ｎビットのＡＤ変換器ＡＤ２の内部構成例を示す回路図である。
【図１０】第７の実施例としてのパイプラインＡＤ変換装置＃７の構成例を示す回路図である。
【図１１】第８の実施例としてのパイプラインＡＤ変換装置＃８の構成例を示す回路図である。
【図１２】第９の実施例としてのパイプラインＡＤ変換装置＃９の構成例を示す回路図である。
【図１３】第１０の実施例としてのパイプラインＡＤ変換装置＃１０の構成例を示す回路図である。
【図１４】第１１の実施例としてのパイプラインＡＤ変換装置＃１１の構成例を示す回路図である。
【図１５】第１２の実施例としてのパイプラインＡＤ変換装置＃１２の構成例を示す回路図である。
【図１６】第１３の実施例としてのパイプラインＡＤ変換装置＃１３の構成例を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照しながら、この発明の実施の形態に係るパイプラインＡＤ変換装置に
ついて説明をする。この実施形態では、最初にパイプラインＡＤ変換装置の全体構成例に
ついて簡単に説明をし、続いて、基準電流発生部５０１の内部構成例について詳述する。
【実施例１】
【００２８】
図１に示す第１の実施例としてのパイプラインＡＤ変換装置＃１は、温度ドリフト補償
機能付きの基準電流発生部５０１及び複数のパイプラインステージＩ，II，III等を有し
て構成され、アナログの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変
換してｎビットのデジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力する。この例では、３
段のパイプラインステージＩ，II，IIIを有する場合について説明する。
【００２９】
パイプラインステージＩは、信号入力IN１、第１の残差アンプＵ１１、第１のｎビット
ＡＤ変換器ＡＤ１、第１のｎビットＤＡ変換器ＤＡ１を有して構成され、残差アンプＵ１
１は、減算器１及び増幅器４を有している。ｎビットＡＤ変換器ＡＤ１は、入力が信号入
力IN１に接続され、入力信号Ｓinを入力して、当該入力信号Ｓinをアナログデジタル変換
して第１のｎビットＡＤ変換出力となる、ｎビットのデジタルの出力信号ＳOUT１を出力
する。出力信号ＳOUT１は第１のｎビットＡＤ変換出力（以下単に信号出力OUT１という：
出力端子）から出力される。
【００３０】
ｎビットＤＡ変換器ＤＡ１はｎビットＡＤ変換器ＡＤ１の信号出力OUT１に接続され、
ｎビットのデジタルの出力信号ＳOUT１を入力して、当該出力信号ＳOUT１をデジタルアナ
ログ変換して第１のアナログ信号Ｓout１を減算器１に出力する。ｎビットＤＡ変換器Ｄ
Ａ１には基準電流発生部５０１が接続される。基準電流発生部５０１は、共通電位COM及
び所定の電位Ｖ１に接続され、ｎビットＤＡ変換器ＤＡ１における基準電流ＩDAC１（第
１の基準電流）を生成する。
【００３１】
減算器１は差動回路から構成され、非反転入力（＋）が信号入力IN１に接続され、反転
入力（−）がｎビットＤＡ変換器ＤＡ１の出力に接続される。減算器１には増幅器４が接
続される。減算器１は、入力信号ＳinからｎビットＤＡ変換器ＤＡ１の出力、すなわち、
アナログ信号Ｓout１を差し引いた差分信号Ｓε１を増幅器４に出力する。増幅器４は差
動増幅回路から構成され、差分信号Ｓε１を増幅して第１の残差出力ＳIN２をパイプライ
ンステージIIに出力する。差分信号Ｓε１を増幅することによって分解能が向上する。
【００３２】
パイプラインステージIIは、信号入力IN２、残差アンプＵ１２、ｎビットＡＤ変換器Ａ
Ｄ２、ｎビットＤＡ変換器ＤＡ２を有して構成され、残差アンプＵ１２は、減算器２及び
増幅器５を有している。
【００３３】
ｎビットＡＤ変換器ＡＤ２は、入力が信号入力IN２（残差アンプＵ１１の出力）に接続
され、残差出力ＳIN２を入力して、当該残差出力ＳIN２をアナログデジタル変換して第２
のｎビットＡＤ変換出力となる、ｎビットのデジタルの出力信号ＳOUT２を出力する。出
力信号ＳOUT２は第２のｎビットＡＤ変換出力OUT２（以下単に信号出力OUT２という：出
力端子）から出力される。
【００３４】
ｎビットＤＡ変換器ＤＡ２は、入力がｎビットＡＤ変換器ＡＤ２の信号出力OUT２に接
続され、ｎビットのデジタルの出力信号ＳOUT２を入力して、当該出力信号ＳOUT２をデジ
タルアナログ変換して第２のアナログ信号Ｓout２を減算器２に出力する。ｎビットＤＡ
変換器ＤＡ２には基準電流発生部５０１が接続される。基準電流発生部５０１は基準電流
ＩDAC２（第２の基準電流）を生成する。
【００３５】
減算器２は、第１の入力（＋）が信号入力IN２に接続され、第２の入力（−）がｎビッ
トＤＡ変換器ＤＡ２の出力に接続される。減算器２には増幅器５が接続される。減算器２
は、残差出力ＳIN２からｎビットＤＡ変換器ＤＡ２の出力、すなわち、アナログ信号Ｓou
t２を差し引いた差分信号Ｓε２を増幅器５に出力する。増幅器５は差分信号Ｓε２を増
幅して残差出力ＳIN３をパイプラインステージIIIに出力する。
【００３６】
パイプラインステージIIIは、信号入力IN３、残差アンプＵ１３、ｎビットＡＤ変換器
ＡＤ３、ｎビットＤＡ変換器ＤＡ３を有して構成され、残差アンプＵ１３は、減算器３及
び増幅器６を有している。
【００３７】
ｎビットＡＤ変換器ＡＤ３は信号入力IN３に接続され、残差出力ＳIN３を入力して、当
該残差出力ＳIN３をアナログデジタル変換してｎビットのデジタルの出力信号ＳOUT３を
出力する。出力信号ＳOUT３は第３のｎビットＡＤ変換出力OUT３（以下単に信号出力OUT
３という：出力端子）から出力される。
【００３８】
ｎビットＤＡ変換器ＤＡ３はｎビットＡＤ変換器ＡＤ３の信号出力OUT３に接続され、
ｎビットのデジタルの出力信号ＳOUT３を入力して、当該出力信号ＳOUT３をデジタルアナ
ログ変換してアナログ信号Ｓout３を減算器３に出力する。ｎビットＤＡ変換器ＤＡ３に
は基準電流発生部５０１が接続される。基準電流発生部５０１は基準電流ＩDAC３を生成
する。
【００３９】
減算器３は、非反転入力（＋）が信号入力IN３（残差アンプＵ１２の出力）に接続され
、反転入力（−）がｎビットＤＡ変換器ＤＡ３の出力に接続される。減算器３には増幅器
６が接続される。減算器３は、残差出力ＳIN３からｎビットＤＡ変換器ＤＡ３の出力、す
なわち、第３のアナログ信号Ｓout３を差し引いた差分信号Ｓε３を増幅器６に出力する
。増幅器６は差分信号Ｓε３を増幅して残差出力ＳIN４を、図示しない次段のパイプライ
ンステージに出力する。
【００４０】
基準電流発生部５０１は、３段のパイプラインステージＩ，II，IIIのｎビットＤＡ変
換器ＤＡ１における基準電流ＩDAC１を生成し、ｎビットＤＡ変換器ＤＡ２における基準
電流ＩDAC２を生成し、ｎビットＤＡ変換器ＤＡ３における基準電流ＩDAC３を各々生成す
るものである。基準電流発生部５０１は、例えば、３段のパイプラインステージＩ，II，
IIIの場合に、１個の定電流源１７と、６個のカレントミラー回路１１１，１２１，１３
１，１４１，１５１，１６１を有して構成される。
【００４１】
第１のカレントミラー回路１１１は、３個のｎｐｎ型のバイポーラトランジスタ（以下
単にトランジスタＱ１〜Ｑ３という）、３個のエミッタ接地用の抵抗Ｒ１〜Ｒ３を有して
構成され、第１の電流ＩRからｎビットＤＡ変換器ＤＡ１における基準電流ＩDAC１を生成
する。第１のトランジスタＱ１は、共通電位COMに接続され、そのコレクタが定電流源１
７に接続される。定電流源１７は所定の電位Ｖ１に接続され、電流ＩRをトランジスタＱ
１に供給する。トランジスタＱ１のエミッタは抵抗Ｒ１の一端に接続される。抵抗Ｒ１の
他端は共通電位COMに接続される。そのベースはコレクタ及び第２のトランジスタＱ２の
ベースに接続される。
【００４２】
トランジスタＱ２は、パイプラインステージＩのｎビットＤＡ変換器ＤＡ１における基
準電流ＩDAC１を流すために、そのコレクタがｎビットＤＡ変換器ＤＡ１に接続される。
トランジスタＱ２のエミッタは抵抗Ｒ２の一端に接続される。抵抗Ｒ２の他端は共通電位
COMに接続される。そのベースは第３のトランジスタＱ３のベースに接続される。
【００４３】
トランジスタＱ３は、トランジスタＱ２の基準電流ＩDAC１に基づく出力電流ＩＱ３を
流すために、そのエミッタは抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は共通電位CO
Mに接続される。トランジスタＱ３のコレクタは、第２のカレントミラー回路１２１に接
続される。
【００４４】
第２のカレントミラー回路１２１は、２個のｐｎｐ型のバイポーラトランジスタ（以下
単にトランジスタＱ４，Ｑ５という）を有して構成され、カレントミラー回路１１１の出
力電流ＩＱ３からミラー電流ＩＱ５を生成する。
【００４５】
第４のトランジスタＱ４及び第５のトランジスタＱ５の各々のエミッタは、所定の電位
Ｖ１に接続される。トランジスタＱ４のコレクタは、カレントミラー回路１１１のトラン
ジスタＱ３のコレクタに接続される。トランジスタＱ４のベースと、トランジスタＱ５の
ベースとは共に接続されてカレントミラー回路１１１のトランジスタＱ３のコレクタに接
続される。第５のトランジスタＱ５のコレクタは第３のカレントミラー回路１３１に接続
される。
【００４６】
第３のカレントミラー回路１３１は、第１のカレントミラー回路１１１と同じ構成を採
り、３個のバイポーラトランジスタ（以下単にトランジスタＱ６〜Ｑ８という）、３個の
ｎｐｎ型のエミッタ接地用の抵抗Ｒ４〜Ｒ６を有して構成され、カレントミラー回路１２
１のミラー電流ＩＱ５から、ｎビットＤＡ変換器ＤＡ２における基準電流ＩDAC２を生成
する。
【００４７】
第６のトランジスタＱ６は、共通電位COMに接続されてカレントミラー回路１２１のミ
ラー電流ＩＱ５を流すために、そのコレクタがカレントミラー回路１２１のトランジスタ
Ｑ５に接続される。トランジスタＱ６のエミッタは抵抗Ｒ４の一端に接続される。抵抗Ｒ
４の他端は共通電位COMに接続される。そのベースはコレクタ及び第７のトランジスタＱ
７のベースに接続される。
【００４８】
トランジスタＱ７は、パイプラインステージIIのｎビットＤＡ変換器ＤＡ２の基準電流
ＩDAC２を流すために、そのコレクタがｎビットＤＡ変換器ＤＡ２に接続される。トラン
ジスタＱ７のエミッタは抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は共通電位COMに
接続される。そのベースは第８のトランジスタＱ８のベースに接続される。
【００４９】
トランジスタＱ８は、トランジスタＱ７の基準電流ＩDAC２に基づく出力電流ＩＱ８を
流すために、そのエミッタは抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は共通電位CO
Mに接続される。トランジスタＱ８のコレクタは、第４のカレントミラー回路１４１に接
続される。
【００５０】
カレントミラー回路１４１は、第２のカレントミラー回路と同じ構成を採り、２個のｐ
ｎｐ型のバイポーラトランジスタ（以下単にトランジスタＱ１２，Ｑ１３という）を有し
て構成され、カレントミラー回路１３１の出力電流ＩＱ８からミラー電流ＩＱ１３を生成
する。トランジスタＱ１２及びＱ１３の各々のエミッタは、所定の電位Ｖ１に接続される
。
【００５１】
トランジスタＱ１２のベースと、トランジスタＱ１３のベースとは共に接続されてカレ
ントミラー回路１３１のトランジスタＱ８のコレクタに接続される。トランジスタＱ１３
のコレクタは第５のカレントミラー回路１５１に接続される。
【００５２】
カレントミラー回路１５１は、第１のカレントミラー回路１１１と同じ構成を採り、３
個のｎｐｎ型のバイポーラトランジスタ（以下単にトランジスタＱ９〜Ｑ１１という）、
３個のエミッタ接地用の抵抗Ｒ７〜Ｒ８を有して構成され、カレントミラー回路１４１に
よって生成（仲介）されたミラー電流ＩＱ１３から、ｎビットＤＡ変換器ＤＡ３における
基準電流ＩDAC３を生成する。
【００５３】
トランジスタＱ９は、そのコレクタがカレントミラー回路１４１のトランジスタＱ１３
に接続される。トランジスタＱ９のエミッタは抵抗Ｒ７の一端に接続される。抵抗Ｒ７の
他端は共通電位COMに接続される。トランジスタＱ９のベースは、そのコレクタ及びトラ
ンジスタＱ１０のベースに接続される。
【００５４】
トランジスタＱ１０は、パイプラインステージIIIのｎビットＤＡ変換器ＤＡ３におけ
る基準電流ＩDAC３を流すために、そのコレクタがｎビットＤＡ変換器ＤＡ３に接続され
る。トランジスタＱ１０のエミッタは抵抗Ｒ８の一端に接続される。抵抗Ｒ８の他端は共
通電位COMに接続される。トランジスタＱ１０のベースはトランジスタＱ１１のベースに
接続される。
【００５５】
トランジスタＱ１１は、トランジスタＱ１０の基準電流ＩDAC３に基づく出力電流ＩＱ
１１を流すために、そのエミッタは抵抗Ｒ９の一端に接続される。抵抗Ｒ９の他端は共通
電位COMに接続される。トランジスタＱ１１のコレクタは、第６のカレントミラー回路１
６１に接続される。
【００５６】
カレントミラー回路１６１は、第２のカレントミラー回路１２１と同じ構成を採り、２
個のｐｎｐ型のバイポーラトランジスタ（以下単にトランジスタＱ１４，Ｑ１５という）
を有して構成される。トランジスタＱ１４及びＱ１５の各々のエミッタは、所定の電位Ｖ
１に接続され、出力電流ＩＱ１１及びミラー電流ＩＱ１２（図示せず）を流す。
【００５７】
トランジスタＱ１４のベースとトランジスタＱ１５のベースとは共に接続されてカレン
トミラー回路１５１のトランジスタＱ１１のコレクタに接続される。トランジスタＱ１５
のコレクタは図示しない次段のカレントミラー回路に接続される。
【００５８】
これらにより、３段のパイプラインステージＩ，II，IIIを有し、基準電流発生部５０
１から基準電流ＩDAC１〜ＩDAC３が供給され、入力信号ＳinをＡＤ変換して、ｎビットの
デジタルの出力信号ＳOUT１〜ＳOUT３を出力するパイプラインＡＤ変換装置＃１を構成す
る。
【００５９】
ここで、図２を参照して、減算器１，２の構成例及び、基準電流発生部５０１における
温度ドリフト補償機能について説明をする。図２に示す減算器１は、２個のｎｐｎ型のバ
イポーラトランジスタ（以下単にトランジスタＱＡ１，ＱＢ１という）、２個の出力負荷
用の抵抗ＲL１、ＲL２、２個のエミッタ用の抵抗ＲE１，ＲE２及び、１個の定電流源２Ｉ
１から構成される。
【００６０】
トランジスタＱＡ１のコレクタは抵抗ＲL１の一端に接続される。そのエミッタは抵抗
ＲE１の一端に接続される。トランジスタＱＢ１のコレクタは抵抗ＲＬ２の一端に接続さ
れる。トランジスタＱＡ１のベースは非反転入力に接続され、トランジスタＱＢ１のベー
スは反転入力に接続される。
【００６１】
抵抗ＲL１の他端及び抵抗ＲL２の他端は所定の電位Ｖ２に接続される。トランジスタＱ
Ａ２のエミッタは抵抗ＲE１の一端に接続される。トランジスタＱＢ１のエミッタは抵抗
ＲE２の一端に接続される。抵抗ＲE１，ＲE２の他端は各々接続されて定電流源２Ｉ１に
接続される。定電流源２Ｉ１の他端は共通電位COMに接続される。トランジスタＱＡ１，
ＱＢ１の各々のコレクタには、増幅器４及びｎビットＤＡ変換器ＤＡ１が接続される。な
お、減算器１でゲインが温度によって変化すると、温度ドリフトが発生して、その温度ド
リフトが残差出力ＳIN２に反映される。その際のゲインは負荷抵抗ＲLとエミッタ用の抵
抗ＲEの比によって変化する。
【００６２】
減算器２も、２個のｎｐｎ型のバイポーラトランジスタ（以下単にトランジスタＱＡ２
，ＱＢ２という）、２個の出力負荷用の抵抗ＲL３、ＲL４、２個のエミッタ用の抵抗ＲE
３，ＲE４及び、１個の定電流源２Ｉ２から構成される。
【００６３】
トランジスタＱＡ２のコレクタは抵抗ＲL３の一端に接続される。そのエミッタは抵抗
ＲE３の一端に接続される。トランジスタＱＢ２のコレクタは抵抗ＲL４の一端に接続され
る。そのエミッタは抵抗ＲE４の一端に接続される。抵抗ＲL３の他端及び抵抗ＲL４の他
端は所定の電位Ｖ２に接続される。抵抗ＲE３，ＲE４の他端は各々接続されて定電流源２
Ｉ２の一端に接続される。定電流源２Ｉ２の他端は共通電位COMに接続される。トランジ
スタＱＡ２，ＱＢ２の各々のコレクタには、増幅器５及びｎビットＤＡ変換器ＤＡ２が接
続される。
【００６４】
この例で、パイプラインステージＩにおいて、カレントミラー回路１１１のトランジス
タＱ１，Ｑ２のトランジスタサイズ及び、抵抗Ｒ１，Ｒ２の抵抗値を決めることで、残差
アンプＵ１１の減算器１のゲイン（利得）を調整する。他のパイプラインステージIIにお
いても同様に調整される。
【００６５】
この例では、基準電流発生部５０１において、カレントミラー回路１１１の２つの出力
のうち、１つの出力をｎビットＤＡ変換器ＤＡ１における基準電流ＩDAC１とし、もう一
つの出力を基準電流仲介用のカレントミラー回路１２１の出力電流ＩＱ３としてカレント
ミラー回路１１１，１２１間を接続し、カレントミラー回路１２１の出力を次段のカレン
トミラー回路１３１の入力に接続する構成を採っている。他のカレントミラー回路１３１
，１４１間、カレントミラー回路１４１，１５１間、カレントミラー回路１５１，１６１
間も同様な接続構成を採っている。
【００６６】
基準電流発生部５０１では、残差アンプＵ１１のトランジスタＱＡ１及びトランジスタ
ＱＢ１のコレクタ電流（出力電流）の温度ドリフトにトラッキングした基準電流ＩDAC１
を発生するようになされる。
【００６７】
同様にして、残差アンプＵ１２の減算器２のトランジスタＱＡ２及びトランジスタＱＢ
２のコレクタ電流（出力電流）の温度ドリフトにトラッキングした基準電流ＩDAC２を発
生するようになされる。図示せずも、残差アンプＵ１３の減算器３の出力電流の温度ドリ
フトにトラッキングした基準電流ＩDAC３を発生する。
【００６８】
上述の基準電流ＩDAC１には残差アンプＵ１１の減算器１の出力電流と同じ温度係数が
含まれ、基準電流ＩDAC２には残差アンプＵ１１と残差アンプＵ１２の温度係数とを合わ
せた温度係数が含まれ、基準電流ＩDAC３には残差アンプＵ１１，Ｕ１２，Ｕ１３の３つ
の温度係数を合わせた温度係数が含まれるようになる。
【００６９】
そこで、本発明者らは、残差アンプＵ１１等の減算器１のゲインが温度によって変化し
た場合であっても、残差アンプＵ１１の温度係数と、カレントミラー回路１１１の温度係
数とが等しくなるようなカレントミラー回路１１１の抵抗Ｒ２の設定手法を見出した。つ
まり、本発明方式では、従来方式のレプリカ回路の代わりにシンプルなカレントミラー回
路１１１，１２１によってＡＤ変換結果に残差アンプＵ１１のゲインドリフトの影響が出
現しないような工夫を施している。他のカレントミラー回路１３１の抵抗Ｒ５、カレント
ミラー回路１５１の抵抗Ｒ８についても同様に設定する。
【００７０】
図２において、カレントミラー回路１１１のトランジスタＱ１，Ｑ２，Ｑ３のトランジ
スタサイズ（エミッタ面積）の比をＱ１：Ｑ２：Ｑ３＝ｍ：１：１とし、トランジスタＱ
１，Ｑ２，Ｑ３の電流密度が等しくなるように定数ｍを設定する。但し、ｍは、基準とな
ったトランジスタＱ１のエミッタ面積の倍数である。ｍ＝ＩDAC１／ＩR、Ｒ２＝Ｒ３とす
る。電流ＩRは定電流源１７から流出する電流である。
【００７１】
図２に示した残差アンプＵ１１の減算器１の相互コングクタンスＧｍは、トランジスタ
ＱＡ１，ＱＢ１，エミッタ用の抵抗ＲE１，ＲE２をそれぞれＱＡ１＝ＱＡ，ＱＢ１＝ＱＢ
，ＲE１，ＲE２＝ＲEと置き、トランジスタＱＡ，ＱＢのエミッタ用の抵抗をＲEとし、ト
ランジスタＱＡ，ＱＢの相互コンダクタンスをｇｍとすると、
Ｇｍ＝ｇｍ／（１＋ｇｍ・ＲE）＝１／｛１＋１／（ｇｍ・ＲE）｝／ＲE
となり、ここでｇｍ・ＲE＞＞１とすると、
Ｇｍ≒｛１−１／（ｇｍ・ＲE）｝／ＲE
となる。
【００７２】
また、減算器１への入力電圧をＶin（入力信号Ｓinの電圧値）とし、定電流源２Ｉ１へ
流入する基準電流をＩRとし、トランジスタＱＡ，ＱＢのエミッタ用の抵抗ＲEにおけるエ
ミッタ電圧降下をＶE＝ＩR・ＲEとし、トランジスタＱＡ等の熱電圧をＶT（室温で約26ｍ
V，ＶT＝ｋ・Ｔ／ｑ，ｋ：ボルツマン定数，Ｔ：絶対温度，ｑ：電子電荷)とすると、減
算器１の出力電流Ｉdifは、（１）式、すなわち、
Ｉdif＝Ｇｍ・Ｖin＝｛１−１／（ｇｍ・ＲE）｝・Ｖin／ＲE
＝（１−ＶT／ＶE）・Ｖin／ＲE                      ・・・・・（１）
となる。
【００７３】
一方、基準電流発生部５０１のカレントミラー回路１１１において、定電流源１７から
流出する電流をＩRとし、抵抗Ｒ１の電圧降下をＶRとしてＶR＝ＩR・Ｒ１とし、カレント
ミラー回路１１１のトランジスタＱ２のエミッタ抵抗をＲ２とし、演算定数をａとすると
、基準電流ＩDAC１は、（２）式、すなわち、
ＩDAC１＝（１−ａ・ＶT／ＶR）・ＶR／Ｒ２              ・・・・・（２）
となる。但し、演算定数ａは、
ａ＝ｌｎ（ｍ・ＩDAC１／ＩR）である。
【００７４】
ここで、減算器１の基準電圧をＶdifとし、（１）式の両辺に負荷抵抗ＲLを掛けて、減
算器１の基準電圧Ｖdifに変換すると、（３）式、すなわち、
Ｖdif＝Ｉdif・ＲL＝（１−ＶT／ＶE）Ｖin・ＲL／ＲE      ・・・・・（３）
となる。
【００７５】
同様にして、カレントミラー回路１１１のＤＡＣ出力電圧をＶDAC１とし、（２）式の
両辺に抵抗ＲLを掛けてＤＡＣ出力電圧ＶDAC１に変換すると、（４）式、すなわち、
ＶDAC１＝ＩDAC１・ＲL＝（１−ａ・ＶT／ＶR）・ＶR・ＲL／Ｒ２
・・・・・（４）
となる。
【００７６】
上述の（３）式及び（４）式において、Ｖin，ＶE，ＲL／ＲE，ＶR，ＲL／Ｒ２は温度
係数を持たないことを考慮し、残差アンプＵ１１における減算器１の基準電圧Ｖdifの温
度係数をＴcf（Ｖdif）とすると、Ｔcf（Ｖdif）は、（５）式、すなわち、
Ｔcf（Ｖdif）＝∂Ｖdif／∂Ｔ＝−∂ＶＴ／∂Ｔ・（Ｖin・ＲL／ＲE／ＶE）
・・・・・（５）
となる。
【００７７】
また、基準電流発生部５０１におけるカレントミラー回路１１１のＤＡＣ出力電圧ＶDA
C１の温度係数をＴcf（ＶDac１）とすると、Ｔcf（ＶDac１）は、（６）式、すなわち、
Ｔcf（ＶDac１）＝∂ＶDac1／∂Ｔ≒−∂ＶT／∂Ｔ・（ａ・ＲL／Ｒ２）
・・・・・（６）
となる。ここで、演算定数ａ、抵抗Ｒ２、入力電圧Ｖin、電流ＩR及び、エミッタ用の抵
抗ＲEとの間に、ａ／Ｒ２＝Ｖin／（ＩR・ＲE２）となるような演算定数ａ及び、抵抗Ｒ
２を設定することで、（５），（６）式が等しくなる。つまり、減算器１の基準電圧Ｖdi
fの温度係数Ｔcf（Ｖdif）と、カレントミラー回路１１１の温度係数Ｔcf（ＶDac１）と
が等しくなる。
【００７８】
この例では、パイプラインステージＩの残差アンプＵ１１の残差出力ＳIN２が、パイプ
ラインステージIIの残差アンプＵ１２の入力に供給されるように、パイプラインステージ
ＩのｎビットＤＡ変換器ＤＡ１における基準電流ＩDAC１が生成される。また、パイプラ
インステージIIの残差アンプＵ１２の残差出力ＳIN３が、パイプラインステージIIIの残
差アンプＵ１３の入力に供給されるように、パイプラインステージIIのｎビットＤＡ変換
器ＤＡ２における基準電流ＩDAC２が生成される。同様にして、パイプラインステージIII
のｎビットＤＡ変換器ＤＡ３における基準電流ＩDAC３が生成される。
【００７９】
このように残差出力ＳIN２が後段の入力に供給されるように、パイプラインステージＩ
の基準電流ＩDAC１に基づく出力電流ＩＱ３をパイプラインステージIIのカレントミラー
回路１３１のミラー電流ＩＱ５として入力に供給することで、パイプラインステージＩの
温度係数を重畳したパイプラインステージIIの基準電流ＩDAC２を発生することができる
。
【００８０】
また、パイプラインステージIIの基準電流ＩDAC２に基づく出力電流ＩＱ８をパイプラ
インステージIIIのカレントミラー回路１５１（図１参照）のミラー電流ＩＱ１３として
入力に供給することで、パイプラインステージIIの温度係数を重畳したパイプラインステ
ージIIIの基準電流ＩDAC３を発生することができる。これらを繰り返して行くことで、基
準電流発生部５０１は、次段のパイプラインステージのｎビットＤＡ変換器ＤＡ３で必要
な基準電流ＩDAC３等を発生できるようになる。
【００８１】
続いて、図３（Ａ）〜（Ｈ）を参照して、パイプラインＡＤ変換装置＃１の全体動作例
について説明をする。図３（Ａ）は、アナログの入力電圧Ｖin（入力信号Ｓinに基づく電
圧）に対するｎビットＡＤ変換器ＡＤ１によるデジタルの出力信号ＶOUT１の出力例、図
３（Ｂ）は、ｎビットＤＡ変換器ＤＡ１によるアナログ信号Ｓout１の出力例、図３（Ｃ
）は、残差アンプＵ１１の減算器１の出力例、図３（Ｄ）は、残差アンプＵ１１の増幅器
４の出力例、図３（Ｅ）は、アナログの残差出力ＳIN２に対するｎビットＡＤ変換器ＡＤ
２によるデジタルのｎビットの出力信号ＳOUT２の出力例、図３（Ｆ）は、ｎビットＤＡ
変換器ＤＡ２のアナログ信号Ｓout２の出力例、及び、図３（Ｇ）は、残差アンプＵ１１
の減算器２の出力例を各々示す図である。図３（Ｈ）は、３ビット分の量子化レベルを示
す図である。
【００８２】
この例では、各パイプラインステージＩ，IIを構成するｎビットＡＤ変換器ＡＤ１，Ａ
Ｄ２、ｎビットＤＡ変換器ＤＡ１，ＤＡ２、減算器１，２及び増幅器４の動作例について
説明をする。また、入力信号Ｓinを電圧で示した入力電圧Ｖinは、そのフルスケールｆso
を「−２Ｖｒ〜＋２Ｖｒ」の「４Ｖｒ」とし、ｎビットＤＡ変換器ＤＡ１に供給される基
準電流ＩDAC１に基づく基準電圧ＶREFは、「−Ｖｒ」及び「＋Ｖｒ」とする場合である。
【００８３】
パイプラインステージＩによれば、ｎビットＡＤ変換器ＡＤ１は、入力電圧Ｖinを入力
して、その極性を判断する。ｎビットＡＤ変換器ＡＤ１は、当該入力電圧Ｖinをアナログ
デジタル変換して、図３（Ａ）に示すように入力電圧Ｖinの「０」を境に「０」と「１」
の値のｎビットのデジタルの出力信号ＳOUT１を出力する。出力信号ＳOUT１はｎビットＡ
Ｄ変換出力OUT１から出力される。
【００８４】
ｎビットＤＡ変換器ＤＡ１は、ｎビットのデジタルの出力信号ＳOUT１を入力して、当
該出力信号ＳOUT１をデジタルアナログ変換し、図３（Ｂ）に示すように、入力電圧Ｖin
の「０」を境に、「−Ｖｒ」と「＋Ｖｒ」のアナログ信号Ｖout１を減算器１に出力する
ようになる。ｎビットＤＡ変換器ＤＡ１には基準電流発生部５０１によって基準電流ＩDA
C１が供給される。
【００８５】
カレントミラー回路１１１では、所定の電流ＩRからｎビットＤＡ変換器ＤＡ１の基準
電流ＩDAC１を生成する。このとき、トランジスタＱ１のＯＮ動作によって、定電流源１
７から所定の電流ＩRが流れる。トランジスタＱ１がＯＮ動作することで、トランジスタ
Ｑ２，Ｑ３もＯＮ動作する。トランジスタＱ２がＯＮ動作することで、ｎビットＤＡ変換
器ＤＡ１に基準電流ＩDAC１を流す。
【００８６】
また、基準電流仲介機能を有したカレントミラー回路１２１では、トランジスタＱ３の
ＯＮ動作によって、トランジスタＱ４がＯＮ動作することで、トランジスタＱ２の基準電
流ＩDAC１に基づく出力電流ＩＱ３を流す。トランジスタＱ５がＯＮ動作することで、カ
レントミラー回路１１１の出力電流ＩＱ３からミラー電流ＩＱ５を生成するようになる。
【００８７】
一方、減算器１は入力電圧ＶinからｎビットＤＡ変換器ＤＡ１の出力、すなわち、アナ
ログ信号Ｓout１を減算した差分信号Ｓε１を増幅器４に出力する。差分信号Ｓε１は、
入力電圧Ｖinが「−２Ｖｒ」〜「０」に増加する範囲では、入力電圧Ｖinから「−Ｖｒ」
が減算されるので、図３（Ｃ）に示すように減算器１の出力、すなわち、差分信号Ｓε１
は、「−Ｖｒ」〜「＋Ｖｒ」と増加することになる。
【００８８】
また、入力電圧Ｖinが「０」〜「＋２Ｖｒ」に増加する範囲では、入力電圧Ｖinから「
＋Ｖｒ」が減算されるので、図３（Ｃ）に示すように減算器１の出力、すなわち、差分信
号Ｓε１は「−Ｖｒ」〜「＋Ｖｒ」と増加することになる。
【００８９】
この例で、図３（Ｃ）に示すような減算器１の出力が増幅器４で、例えば、２倍に増幅
されて、図３（Ｄ）に示す残差出力ＳIN２のようになるが、実際には完全な２倍にはなら
ず、減数をδ（δ＜１）とすると、残差出力ＳIN２は、「−２（１＋δ）Ｖｒ」から「＋
２（１＋δ）Ｖｒ」の範囲内になる。増幅器４は、差分信号Ｓε１を増幅した残差出力Ｓ
IN２をパイプラインステージIIに出力する。
【００９０】
パイプラインステージIIによれば、ｎビットＡＤ変換器ＡＤ２が増幅器４の出力、すな
わち、残差出力ＳIN２の極性を判断する。ｎビットＡＤ変換器ＡＤ２は、残差出力ＳIN２
を入力して、当該残差出力ＳIN２をアナログデジタル変換する。そして、図３（Ｅ）に示
すように残差出力ＳIN２が「−２Ｖｒ」〜「−Ｖｒ」及び「０」〜「＋Ｖｒ」の範囲では
「０」の値のｎビットのデジタルの出力信号ＳOUT２を出力し、残差出力ＳIN２が「−Ｖ
ｒ」〜「０」及び「＋Ｖｒ」〜「＋２Ｖｒ」の範囲では「１」の値のｎビットのデジタル
の出力信号ＳOUT２を出力する。出力信号ＳOUT２はｎビットＡＤ変換出力OUT２から出力
される。
【００９１】
ｎビットＤＡ変換器ＤＡ２は、ｎビットのデジタルの出力信号ＳOUT２を入力して、当
該出力信号ＳOUT２をデジタルアナログ変換して、アナログ信号Ｓout２を減算器２に出力
する。このとき、残差出力ＳIN２の「０」を境に、「−Ｖｒ」と「＋Ｖｒ」のアナログ信
号Ｖout２を減算器２に出力するようになる。ｎビットＤＡ変換器ＤＡ２には基準電流発
生部５０１によって基準電流ＩDAC２が供給される。
【００９２】
カレントミラー回路１３１では、トランジスタＱ４，Ｑ５がカレントミラー回路１１１
の出力電流ＩＱ３及び、当該出力電流ＩＱ３から生成したミラー電流ＩＱ５をカレントミ
ラー回路１３１に流す。これにより、カレントミラー回路１２１で生成されたミラー電流
ＩＱ５から、ｎビットＤＡ変換器ＤＡ２の基準電流ＩDAC２を生成できるようになる。
【００９３】
このとき、トランジスタＱ６のＯＮ動作によって、トランジスタＱ７，Ｑ８もＯＮ動作
する。トランジスタＱ７がＯＮ動作することで、ｎビットＤＡ変換器ＤＡ２の基準電流Ｉ
DAC２を流す。トランジスタＱ８のＯＮ動作によって、トランジスタＱ７の基準電流ＩDAC
２に基づく出力電流ＩＱ８を流す。
【００９４】
一方、減算器２は、増幅器４の出力、すなわち、残差出力ＳIN２から、ｎビットＤＡ変
換器ＤＡ２の出力、すなわち、アナログ信号Ｓout２を差し引いた、図３（Ｇ）に示す差
分信号Ｓε２を増幅器５に出力する。差分信号Ｓε２は、残差出力ＳIN２が「−２Ｖｒ」
〜「−Ｖｒ」及び「０」〜「＋Ｖｒ」の範囲では、増幅器４の出力から「−（１＋δ）Ｖ
ｒ］が減算されるので、図３（Ｇ）に示すように減算器２の出力は、「−（１＋δ）Ｖｒ
］〜「＋（１＋δ）Ｖｒ］と増加するようになる。
【００９５】
また、残差出力ＳIN２が「−Ｖｒ」〜「０」及び「＋Ｖｒ」〜「＋２Ｖｒ」の範囲では
、増幅器４の出力から「＋（１＋δ）Ｖｒ」が減算されるので、図３（Ｇ）に示すように
減算器２の出力は、「−（１＋δ）Ｖｒ」〜「＋（１＋δ）Ｖｒ」と増加するようになる
。そして、図３（Ｇ）に示す減算器２の出力のゼロクロス点は、図３（Ｈ）の黒丸印に示
すように量子化レベルが均等に一直線上に並ぶようになる。増幅器５は差分信号Ｓε２を
増幅して残差出力ＳIN３をパイプラインステージIIIに出力する。
【００９６】
上述の基準電流発生部５０１では、これらの基準電流仲介機能及びカレントミラー動作
を繰り返し、ｎ−１個の縦続接続されたパイプラインステージＩ，II，III・・・のｎビ
ットＤＡ変換器ＤＡ１における基準電流ＩDAC１を生成し、ｎビットＤＡ変換器ＤＡＣ２
における基準電流ＩDAC２を生成し、ｎビットＤＡ変換器ＤＡＣ３における基準電流ＩDAC
３を生成するようになる。
【００９７】
このように、第１の実施例としてのパイプラインＡＤ変換装置＃１によれば、ｎビット
ＡＤ変換出力OUT１をデジタルアナログ変換して、残差アンプＵ１１にアナログ信号Ｓout
１を出力するｎビットＤＡ変換器ＤＡ１における基準電流ＩDAC１を生成し、ｎビットＡ
Ｄ変換出力OUT２をデジタルアナログ変換して、残差アンプＵ１２にアナログ信号Ｓout２
を出力するｎビットＤＡ変換器ＤＡ２における基準電流ＩDAC２を生成する基準電流発生
部５０１を備える。
【００９８】
基準電流発生部５０１は、所定の電流ＩRから、残差アンプＵ１１の温度ドリフトにト
ラッキングした基準電流ＩDAC１を生成するカレントミラー回路１１１と、当該カレント
ミラー回路１１１の出力電流ＩＱ３からミラー電流ＩＱ５を生成するカレントミラー回路
１２１と、当該カレントミラー回路１２１によって生成されたミラー電流ＩＱ５から、残
差アンプＵ１１及びＵ１２の温度ドリフトにトラッキングした基準電流ＩDAC２を生成す
るカレントミラー回路１３１とを有するものである。
【００９９】
この回路構成によって、３つのカレントミラー回路１１１，１２１，１３１を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２を生成できるようになる。これにより、
回路規模増を伴うことなく、パイプラインＡＤ変換装置＃１の温度に対する安定度を改善
できるようになった。なお、もともと、ｎビットＤＡ変換器ＤＡ１に基準電流ＩDAC１を
供給し、ｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２を供給するカレントミラー回路１
１１，１２１，１３１等を利用できるので、基準電流発生部５０１の回路規模が増えるこ
とがない。
【実施例２】
【０１００】
続いて、図４を参照して、第２の実施例としてのパイプラインＡＤ変換装置＃２につい
て説明する。この実施例では、動作補償用のトランジスタＱ２１がカレントミラー回路１
１２に追加して接続される。同様にして、カレントミラー回路１２２にトランジスタＱ２
２が接続され、カレントミラー回路１３２にトランジスタＱ２３が接続され、カレントミ
ラー回路１４２にトランジスタＱ２４が接続され、カレントミラー回路１５２にトランジ
スタＱ２５が接続され、カレントミラー回路１６２にトランジスタＱ２６が接続されるも
のである。
【０１０１】
図４に示すパイプラインＡＤ変換装置＃２は、温度ドリフト補償機能付きの基準電流発
生部５０２及び複数のパイプラインステージＩ，II，III等を有して構成され、アナログ
の入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデジ
タルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０２は、
３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラー
回路１１２，１２２，１３２，１４２，１５２，１６２を有して構成される。なお、第１
の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１０２】
カレントミラー回路１１２には、第１の実施例のカレントミラー回路１１１に対してト
ランジスタＱ１，Ｑ２及びＱ３のベースの接続点と所定の電位Ｖ１との間に第９のトラン
ジスタの一例となるｎｐｎ型のバイポーラトランジスタ（以下単にトランジスタＱ２１と
いう）が接続される。トランジスタＱ２１のベースはトランジスタＱ１のコレクタに接続
され、そのコレクタは所定の電位Ｖ１に接続され、そのエミッタはトランジスタＱ１，Ｑ
２，Ｑ３のベース接続点に接続される。
【０１０３】
カレントミラー回路１２２には、第１の実施例のカレントミラー回路１２１に対して、
トランジスタＱ４及びＱ５のベースの接続点と共通電位COMとの間に第１０のトランジス
タの一例となるｐｎｐ型のバイポーラトランジスタ（以下単にトランジスタＱ２２という
）が接続される。トランジスタＱ２２のベースはトランジスタＱ３，Ｑ４のコレクタに接
続され、そのコレクタは共通電位COMに接続され、そのエミッタはトランジスタＱ４，Ｑ
５のベース接続点に接続される。
【０１０４】
カレントミラー回路１３２には、第１の実施例のカレントミラー回路１３１に対して、
トランジスタＱ６，Ｑ７及びＱ８のベースの接続点と所定の電位Ｖ１との間に第１１のト
ランジスタの一例となるｎｐｎ型のバイポーラトランジスタ（以下単にトランジスタＱ２
３という）が接続される。トランジスタＱ２３のベースはトランジスタＱ５，Ｑ６のコレ
クタに接続され、そのコレクタは所定の電位Ｖ１に接続され、そのエミッタはトランジス
タＱ６，Ｑ７，Ｑ８のベース接続点に接続される。
【０１０５】
同様にして、カレントミラー回路１４２には、第１の実施例のカレントミラー回路１４
１に対して、トランジスタＱ１２及びＱ１３のベースの接続点と共通電位COMとの間にｐ
ｎｐ型のバイポーラトランジスタ（以下単にトランジスタＱ２４という）が接続される。
トランジスタＱ２４のベースはトランジスタＱ８，Ｑ１２のコレクタに接続され、そのコ
レクタは共通電位COMに接続され、そのエミッタはトランジスタＱ１２，Ｑ１３のベース
接続点に接続される。
【０１０６】
カレントミラー回路１５２には、第１の実施例のカレントミラー回路１５１に対して、
トランジスタＱ９，Ｑ１０及びＱ１１の各々のベースの接続点と所定の電位Ｖ１との間に
ｎｐｎ型のバイポーラトランジスタ（以下単にトランジスタＱ２５という）が接続される
。トランジスタＱ２５のベースはトランジスタＱ９，Ｑ１３のコレクタに接続され、その
コレクタは所定の電位Ｖ１に接続され、そのエミッタはトランジスタＱ９，Ｑ１０，Ｑ１
１のベース接続点に接続される。
【０１０７】
カレントミラー回路１６２には、第１の実施例のカレントミラー回路１６１に対して、
トランジスタＱ１４及びＱ１５の各々ベースの接続点と共通電位COMとの間にｐｎｐ型の
バイポーラトランジスタ（以下単にトランジスタＱ２６という）が接続される。トランジ
スタＱ２６のベースはトランジスタＱ１１，Ｑ１４のコレクタに接続され、そのコレクタ
は共通電位COMに接続され、そのエミッタはトランジスタＱ１４，Ｑ１５のベース接続点
に接続される。
【０１０８】
このように、第２の実施例としてのパイプラインＡＤ変換装置＃２によれば、基準電流
発生部５０２を備え、そのカレントミラー回路１１２にはトランジスタＱ２１が接続され
る。同様にして、トランジスタＱ２２がカレントミラー回路１２２に接続され、トランジ
スタＱ２３がカレントミラー回路１３２に接続され、トランジスタＱ２４がカレントミラ
ー回路１４２に接続され、トランジスタＱ２５がカレントミラー回路１５２に接続され、
トランジスタＱ２６がカレントミラー回路１６２に接続されるものである。
【０１０９】
このようなトランジスタＱ２１，Ｑ２３，Ｑ２５が接続されることで、トランジスタＱ
１，Ｑ２，Ｑ３のベース電流や、トランジスタＱ６，Ｑ７，Ｑ８のベース電流や、トラン
ジスタＱ９，Ｑ１０，Ｑ１１のベース電流を補償できるので、トランジスタＱ１，Ｑ２，
Ｑ３や、トランジスタＱ６，Ｑ７，Ｑ８、トランジスタＱ９，Ｑ１０，Ｑ１１の同時ＯＮ
動作におけるベース電流による誤差を緩和できるようになる。
【０１１０】
また、トランジスタＱ２２，Ｑ２４，Ｑ２６が接続されることで、トランジスタＱ４，
Ｑ５のベース電流や、トランジスタＱ１２，Ｑ１３のベース電流や、トランジスタＱ１４
，Ｑ１５のベース電流を補償できるので、トランジスタＱ４，Ｑ５や、トランジスタＱ１
２，Ｑ１３、トランジスタＱ１４，Ｑ１５の同時ＯＮ動作におけるベース電流による誤差
を緩和できるようになる。これらのトランジスタの動作安定化によって、カレントミラー
回路１１２，１２２，１３２，１４２，１５２，１６２のトランジスタ動作、ひいては、
基準電流発生部５０２の信頼性を向上できるようになり、高信頼度の温度ドリフト補償機
能付きのパイプラインＡＤ変換装置＃２を提供できるようになる。
【実施例３】
【０１１１】
続いて、図５を参照して、第３の実施例としてのパイプラインＡＤ変換装置＃３につい
て説明する。この実施例では、第２の実施例で説明したパイプラインＡＤ変換装置＃２に
、更に、動作安定用の抵抗Ｒ２１〜Ｒ２６が追加して接続される。パイプラインＡＤ変換
装置＃３において、抵抗Ｒ２１はカレントミラー回路１１３に接続される。同様にして、
抵抗Ｒ２２は、カレントミラー回路１２３に接続され、抵抗Ｒ２３がカレントミラー回路
１３３に接続され、抵抗Ｒ２４がカレントミラー回路１４３に接続され、抵抗Ｒ２５がカ
レントミラー回路１５３に接続され、抵抗Ｒ２６がカレントミラー回路１６３に接続され
たものである。
【０１１２】
図５に示すパイプラインＡＤ変換装置＃３は、温度ドリフト補償機能付きの基準電流発
生部５０３及び複数のパイプラインステージＩ，II，III等を有して構成され、アナログ
の入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデジ
タルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０３は、
３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラー
回路１１３，１２３，１３３，１４３，１５３，１６３を有して構成される。なお、第１
及び第２の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省
略する。
【０１１３】
カレントミラー回路１１３には、第２の実施例のカレントミラー回路１１２に対してト
ランジスタＱ１，Ｑ２及びＱ３の各々ベースの接続点と共通電位COMとの間に第１の抵抗
の一例となる抵抗Ｒ２１が接続される。抵抗Ｒ２１の一端はトランジスタＱ１，Ｑ２，Ｑ
３のベース接続点に接続され、その他端は共通電位COMに接続される。
【０１１４】
カレントミラー回路１２３には、第２の実施例のカレントミラー回路１２２に対して、
トランジスタＱ４及びＱ５のベースの接続点と所定の電位Ｖ１との間に第２の抵抗の一例
となる抵抗Ｒ２２が接続される。抵抗Ｒ２２の一端はトランジスタＱ４，Ｑ５のベース接
続点に接続され、その他端は所定の電位Ｖ１に接続される。
【０１１５】
カレントミラー回路１３３には、第２の実施例のカレントミラー回路１３２に対して、
トランジスタＱ６，Ｑ７及びＱ８の各々のベースの接続点と共通電位ＣOMとの間に第３の
抵抗の一例となる抵抗Ｒ２３が接続される。抵抗Ｒ２３は、その一端がトランジスタＱ６
，Ｑ７，Ｑ８のベース接続点に接続され、その他端が共通電位COMに接続される。
【０１１６】
カレントミラー回路１４３には、第２の実施例のカレントミラー回路１４２に対して、
トランジスタＱ１２及びＱ１３のベースの接続点と所定の電位Ｖ１との間に抵抗Ｒ２４が
接続される。抵抗Ｒ２４の一端はトランジスタＱ１２，Ｑ１３のベース接続点に接続され
、その他端は所定の電位Ｖ１に接続される。
【０１１７】
カレントミラー回路１５３には、第２の実施例のカレントミラー回路１５２に対して、
トランジスタＱ９，Ｑ１０及びＱ１１の各々のベースの接続点と共通電位ＣOMとの間に抵
抗Ｒ２５が接続される。抵抗Ｒ２５は、その一端がトランジスタＱ９，Ｑ１０，Ｑ１１の
ベース接続点に接続され、その他端が共通電位COMに接続される。
【０１１８】
カレントミラー回路１６３には、第２の実施例のカレントミラー回路１６２に対して、
トランジスタＱ１４及びＱ１５のベースの接続点と共通電位ＣOMとの間に抵抗Ｒ２６が接
続される。抵抗Ｒ２６の一端はトランジスタＱ１４，Ｑ１５のベース接続点に接続され、
その他端は所定の電位Ｖ１に接続される。
【０１１９】
このように、第３の実施例としてのパイプラインＡＤ変換装置＃３によれば、基準電流
発生部５０３を備え、そのカレントミラー回路１１３には動作安定用のトランジスタＱ２
１及び抵抗Ｒ２１が接続される。同様にして、カレントミラー回路１２３にはトランジス
タＱ２２及び抵抗Ｒ２２が接続され、カレントミラー回路１３３にはトランジスタＱ２３
及び抵抗Ｒ２３が接続され、カレントミラー回路１４３にはトランジスタＱ２４及び抵抗
Ｒ２４が接続され、カレントミラー回路１５３にはトランジスタＱ２５及び抵抗Ｒ２５が
接続され、カレントミラー回路１６３にはトランジスタＱ２６及び抵抗Ｒ２６が接続され
るものである。
【０１２０】
図５に示したトランジスタＱ１のコレクタ→Ｑ２１のベース・エミッタ→Ｑ１のベース
に至るループや、トランジスタＱ６のコレクタ→Ｑ２３のベース・エミッタ→Ｑ６のベー
スに至るループや、トランジスタＱ９のコレクタ→Ｑ２５のベース・エミッタ→Ｑ９のベ
ースに至るループ等によれば、十分なバイアス電流がとれずに、当該ループが不安定とな
る場合がある。
【０１２１】
そこで、上述の抵抗Ｒ２１，Ｒ２３，Ｒ２５が接続されることにより、トランジスタＱ
２１，Ｑ２３，Ｑ２５のバイアス電流を十分供給できるようになり、前述のループの安定
性を確保できるようになる。
【０１２２】
これらのトランジスタの動作安定化によって、カレントミラー回路１１３，１２３，１
３３，１４３，１５３，１６３のトランジスタ動作、ひいては、基準電流発生部５０３の
信頼性を向上できるようになり、高信頼度の温度ドリフト補償機能付きのパイプラインＡ
Ｄ変換装置＃３を提供できるようになる。
【実施例４】
【０１２３】
続いて、図６を参照して、第４の実施例としてのパイプラインＡＤ変換装置＃４につい
て説明する。この実施例では、第１の実施例で説明したパイプラインＡＤ変換装置＃１に
、更に、動作安定用のトランジスタＱ４１〜Ｑ４３が追加して接続される。パイプライン
ＡＤ変換装置＃４において、トランジスタＱ４１はカレントミラー回路１１４に接続され
る。同様にして、トランジスタＱ４２がカレントミラー回路１３４に接続され、トランジ
スタＱ４３がカレントミラー回路１５４に接続されたものである。
【０１２４】
図６に示すパイプラインＡＤ変換装置＃４は、温度ドリフト補償機能付きの基準電流発
生部５０４及び複数のパイプラインステージＩ，II，III等を有して構成され、アナログ
の入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデジ
タルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０４は、
３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラー
回路１１４，１２１，１３４，１４１，１５４，１６１を有して構成される。なお、第１
の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１２５】
カレントミラー回路１１４には、第１の実施例のカレントミラー回路１１１に対してト
ランジスタＱ１のエミッタと抵抗Ｒ１との間に第１２のトランジスタの一例となるトラン
ジスタＱ４１が接続される。トランジスタＱ４１のコレクタはトランジスタＱ１のエミッ
タに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４１がダイ
オード接続される。
【０１２６】
カレントミラー回路１３４には、第１の実施例のカレントミラー回路１３１に対してト
ランジスタＱ６のエミッタと抵抗Ｒ４との間に第１２のトランジスタの一例となるトラン
ジスタＱ４２が接続される。トランジスタＱ４２のコレクタはトランジスタＱ６のエミッ
タに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４２がダイ
オード接続される。
【０１２７】
カレントミラー回路１５４には、第１の実施例のカレントミラー回路１５１に対してト
ランジスタＱ９のエミッタと抵抗Ｒ７との間に第１２のトランジスタの一例となるトラン
ジスタＱ４３が接続される。トランジスタＱ４３のコレクタはトランジスタＱ９のエミッ
タに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４３がダイ
オード接続される。
【０１２８】
ここで、第４の実施例としてのパイプラインＡＤ変換装置＃４にける残差アンプＵ１１
等の減算器１のゲインが温度によって変化した場合であっても、残差アンプＵ１１の温度
係数と、カレントミラー回路１１４の温度係数とが等しくなるようなカレントミラー回路
１１４の抵抗Ｒ２の設定方法について説明をする。
【０１２９】
図６において、カレントミラー回路１１４のトランジスタＱ１，Ｑ２，Ｑ３のトランジ
スタサイズ（エミッタ面積）の比をＱ１：Ｑ２：Ｑ３＝ｍ：１：１とし、トランジスタＱ
１，Ｑ２，Ｑ３の電流密度が等しくなるように定数ｍを設定する。但し、ｍは、基準とな
ったトランジスタＱ１のエミッタ面積の倍数である。ｍ＝ＩR／ＩDAC１、Ｒ２＝Ｒ３とす
る。電流ＩRは定電流源１７から流出する電流である。
【０１３０】
図６に示した残差アンプＵ１１の減算器１の相互コングクタンスＧｍは、第１の実施例
と同様にして、トランジスタＱＡ１，ＱＢ１，エミッタ用の抵抗ＲE１，ＲE２をそれぞれ
ＱＡ１＝ＱＡ，ＱＢ１＝ＱＢ，ＲE１，ＲE２＝ＲEと置き、トランジスタＱＡ，ＱＢのエ
ミッタ用の抵抗をＲEとし、トランジスタＱＡ，ＱＢの相互コンダクタンスをｇｍとする
と、
Ｇｍ＝ｇｍ／（１＋ｇｍ・ＲE）＝１／｛１＋１／（ｇｍ・ＲE）｝／ＲE
となり、ここでｇｍ・ＲE＞＞１とすると、
Ｇｍ≒｛１−１／（ｇｍ・ＲE）｝／ＲE
となる。
【０１３１】
また、減算器１への入力電圧をＶin（入力信号Ｓinの電圧値）とし、定電流源２Ｉ１へ
流入する基準電流をＩRとし、トランジスタＱＡ，ＱＢのエミッタ用の抵抗ＲEにおけるエ
ミッタ電圧降下をＶE＝ＩR・ＲEとし、トランジスタＱＡ等の熱電圧をＶT（室温で約26ｍ
V，ＶT＝ｋ・Ｔ／ｑ，ｋ：ボルツマン定数，Ｔ：絶対温度，ｑ：電子電荷)とすると、減
算器１の出力電流Ｉdifは、（７）式、すなわち、
Ｉdif＝Ｇｍ・Ｖin＝｛１−１／（ｇｍ・ＲE）｝・Ｖin／ＲE
＝（１−ＶT／ＶE）・Ｖin／ＲE                      ・・・・・（７）
となる。
【０１３２】
一方、基準電流発生部５０４のカレントミラー回路１１４において、定電流源１７から
流出する電流をＩRとし、抵抗Ｒ１の電圧降下をＶRとしてＶR＝ＩR・Ｒ１とし、カレント
ミラー回路１１４のトランジスタＱ２のエミッタ抵抗をＲ２とし、トランジスタＱ４１の
ベース・エミッタ降下（ＶBE）をＶBE４とすると、基準電流ＩDAC１は、（８）式、すな
わち、
ＩDAC１＝（ＶBE４＋ＶR）／Ｒ２                          ・・・・・（８）
となる。
【０１３３】
ここで、減算器１の基準電圧をＶdifとし、（７）式の両辺に負荷抵抗ＲLを掛けて、減
算器１の基準電圧Ｖdifに変換すると、（９）式、すなわち、
Ｖdif＝Ｉdif・ＲL＝（１−ＶT／ＶE）Ｖin・ＲL／ＲE      ・・・・・（９）
となる。
【０１３４】
同様にして、カレントミラー回路１１４のＤＡＣ出力電圧をＶDAC１とし、（８）式の
両辺に抵抗ＲLを掛けてＤＡＣ出力電圧ＶDAC１に変換すると、（１０）式、すなわち、
ＶDAC１＝ＩDAC１・ＲL＝（ＶBE４＋ＶR）・ＲL／Ｒ２
・・・・（１０）
となる。
【０１３５】
上述の（９）式及び（１０）式において、Ｖin，ＶE，ＲL／ＲE，ＶR，ＲL／Ｒ２は温
度係数を持たないことを考慮し、残差アンプＵ１１における減算器１の基準電圧Ｖdifの
温度係数をＴcf（Ｖdif）とすると、Ｔcf（Ｖdif）は、（１１）式、すなわち、
Ｔcf（Ｖdif）＝∂Ｖdif／∂Ｔ＝−∂ＶＴ／∂Ｔ・（Ｖin・ＲL／ＲE／ＶE）
・・・・・（１１）
となる。
【０１３６】
また、基準電流発生部５０４におけるカレントミラー回路１１４のＤＡＣ出力電圧ＶDA
C１の温度係数をＴcf（ＶDac１）とすると、Ｔcf（ＶDac１）は、（１２）式、すなわち
、
Ｔcf（ＶDac１）＝∂ＶDac1／∂Ｔ≒∂ＶBE4／∂Ｔ・（ＲL／Ｒ２）
・・・・・（１２）
となる。ここで、
Ｒ２＝−（∂ＶBE４／∂Ｔ）／（∂ＶＴ／∂Ｔ）・ＲＥ・ＶＥ／Ｖin
・・・・（１３）
となるように、Ｒ２を設定することで、（１１），（１２）式が等しくなる。つまり、減
算器１の基準電圧Ｖdifの温度係数Ｔcf（Ｖdif）と、カレントミラー回路１１４の温度係
数Ｔcf（ＶDac１）とが等しくなる。（１３）式を一見すると、Ｒ２が負の値となるよう
に見えるが、通常、トランジスタのベース・エミッタ降下ＶBEの温度係数は負の値となり
、トランジスタの熱電圧ＶＴの温度係数は正の値となることから、（１３）式は正の値と
なる。
【０１３７】
なお、トランジスタＱ４１〜Ｑ４３は、他のトランジスタＱ１〜Ｑ１５等と同じプロセ
スを経て形成されるので、同じトランジスタ特性が得られ、当該特性のバランスがとりや
すい。上述のトランジスタＱ４１〜Ｑ４３はｎｐｎ型のバイポーラトランジスタから構成
される。トランジスタＱ４１〜Ｑ４３のベース・エミッタ降下ＶBE（ダイオードの順方向
電圧：Ｖｆ）は０．６〜０．８Ｖ程度である。
【０１３８】
このように、第４の実施例としてのパイプラインＡＤ変換装置＃４によれば、基準電流
発生部５０４を備え、そのカレントミラー回路１１４にはダイオード接続のトランジスタ
Ｑ４１が接続される。同様にして、カレントミラー回路１３４にはトランジスタＱ４２が
接続され、カレントミラー回路１５４にはトランジスタＱ４３が接続されるものである。
【０１３９】
これらのトランジスタＱ４１〜Ｑ４３によって、回路素子間に製造バラツキが生じた場
合であっても、回路素子の相対的バラツキに強い高信頼度の温度ドリフト補償機能付きの
パイプラインＡＤ変換装置＃４を提供できるようになる。
【実施例５】
【０１４０】
続いて、図７を参照して、第５の実施例としてのパイプラインＡＤ変換装置＃５につい
て説明する。この実施例では、第３の実施例で説明したパイプラインＡＤ変換装置＃３に
、更に、動作安定用のダイオード接続のトランジスタＱ４１〜Ｑ４３が追加して接続され
る。パイプラインＡＤ変換装置＃５において、トランジスタＱ４１はカレントミラー回路
１１６に接続される。同様にして、トランジスタＱ４２がカレントミラー回路１３６に接
続され、トランジスタＱ４３がカレントミラー回路１５６に接続されたものである。
【０１４１】
図７に示すパイプラインＡＤ変換装置＃５は、温度ドリフト補償機能付きの基準電流発
生部５０５及び複数のパイプラインステージＩ，II，III等を有して構成され、アナログ
の入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデジ
タルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０５は、
３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラー
回路１１６，１２３，１３６，１４３，１５６，１６３を有して構成される。なお、第３
の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１４２】
カレントミラー回路１１６には、第３の実施例のカレントミラー回路１１３に対してト
ランジスタＱ１のエミッタと抵抗Ｒ１との間に第１２のトランジスタの一例となるトラン
ジスタＱ４１が接続される。トランジスタＱ４１のコレクタはトランジスタＱ１のエミッ
タに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４１がダイ
オード接続される。
【０１４３】
カレントミラー回路１３６には、第３の実施例のカレントミラー回路１３３に対してト
ランジスタＱ６のエミッタと抵抗Ｒ４との間に第１２のトランジスタの一例となるトラン
ジスタＱ４２が接続される。トランジスタＱ４２のコレクタはトランジスタＱ６のエミッ
タに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４２がダイ
オード接続される。
【０１４４】
カレントミラー回路１５６には、第３の実施例のカレントミラー回路１５３に対してト
ランジスタＱ９のエミッタと抵抗Ｒ７との間に、第１２のトランジスタの一例となるトラ
ンジスタＱ４３が接続される。トランジスタＱ４３のコレクタはトランジスタＱ９のエミ
ッタに接続され、そのベースは自身のコレクタに接続され、当該トランジスタＱ４３がダ
イオード接続される。上述のトランジスタＱ４１〜Ｑ４３はｎｐｎ型のバイポーラトラン
ジスタから構成される。
【０１４５】
このように、第５の実施例としてのパイプラインＡＤ変換装置＃５によれば、基準電流
発生部５０５を備え、そのカレントミラー回路１１６には動作安定用のトランジスタＱ２
１、抵抗Ｒ２１、動作安定用のダイオード接続のトランジスタＱ４１が接続される。
【０１４６】
カレントミラー回路１２３には動作安定用のトランジスタＱ２２及び、抵抗Ｒ２２が接
続され、カレントミラー回路１３６には動作安定用のトランジスタＱ２３、抵抗Ｒ２３、
トランジスタＱ４２が接続され、カレントミラー回路１４３に動作安定用のトランジスタ
Ｑ２４及び抵抗Ｒ２４が接続され、カレントミラー回路１５６には動作安定用のトランジ
スタＱ２５、抵抗Ｒ２５、トランジスタＱ４３が接続され、カレントミラー回路１６３に
は動作安定用のトランジスタＱ２６及び抵抗Ｒ２６が接続されるものである。
【０１４７】
基準電流発生部５０５では、カレントミラー回路１１６が所定の電流ＩRから、残差ア
ンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１を生成すると、カレント
ミラー回路１２３がカレントミラー回路１１６の出力電流ＩＱ３からミラー電流ＩＱ５を
生成する。そして、カレントミラー回路１３６がカレントミラー回路１２３によって生成
されたミラー電流ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフトにトラッキン
グした基準電流ＩDAC２を生成するようになる。
【０１４８】
この回路構成によって、３つのカレントミラー回路１１６，１２３，１３６を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２を生成できるようになる。
【０１４９】
しかも、トランジスタＱ２１，Ｑ２３，Ｑ２５が接続されることで、トランジスタＱ１
，Ｑ２，Ｑ３のベース電流や、トランジスタＱ６，Ｑ７，Ｑ８のベース電流や、トランジ
スタＱ９，Ｑ１０，Ｑ１１のベース電流を補償できるので、トランジスタＱ１，Ｑ２，Ｑ
３や、トランジスタＱ６，Ｑ７，Ｑ８、トランジスタＱ９，Ｑ１０，Ｑ１１の同時ＯＮ動
作におけるベース電流による誤差を緩和できるようになる。
【０１５０】
また、トランジスタＱ２２，Ｑ２４，Ｑ２６が接続されることで、トランジスタＱ４，
Ｑ５のベース電流や、トランジスタＱ１２，Ｑ１３のベース電流や、トランジスタＱ１４
，Ｑ１５のベース電流を補償できるので、トランジスタＱ４，Ｑ５や、トランジスタＱ１
２，Ｑ１３、トランジスタＱ１４，Ｑ１５の同時ＯＮ動作におけるベース電流による誤差
を緩和できるようになる。
【実施例６】
【０１５１】
続いて、図８を参照して、第６の実施例としてのパイプラインＡＤ変換装置＃６につい
て説明する。この実施例では、第１の実施例で説明したパイプラインＡＤ変換装置＃１に
、更に、ＡＤＣ基準電流用のトランジスタＱ７１〜Ｑ７３が追加して接続される。パイプ
ラインＡＤ変換装置＃６において、トランジスタＱ７１はカレントミラー回路１２４に接
続される。同様にして、トランジスタＱ７２がカレントミラー回路１４４に接続され、ト
ランジスタＱ７３がカレントミラー回路１６４に接続されたものである。
【０１５２】
図８に示すパイプラインＡＤ変換装置＃６は、温度ドリフト補償機能付きの基準電流発
生部５０６及び複数のパイプラインステージＩ，II，III等を有して構成され、アナログ
の入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデジ
タルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０６は、
３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラー
回路１１１，１２４，１３１，１４４，１５１，１６４を有して構成される。なお、第１
の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する。
【０１５３】
カレントミラー回路１２４には、第１の実施例のカレントミラー回路１２１に対して第
１３のトランジスタの一例となるトランジスタＱ７１が接続される。トランジスタＱ７１
のベースは、トランジスタＱ４，Ｑ５のベースに各々接続され、そのエミッタが所定の電
位Ｖ１に接続される。そのコレクタは、第２のｎビットＡＤ変換器ＡＤ２に接続される。
トランジスタＱ７１は、カレントミラー回路１１１の出力電流ＩＱ３に基づいて基準電流
ＩADC２をｎビットＡＤ変換器ＡＤ２に流す。ｎビットＡＤ変換器ＡＤ２は、残差出力ＳI
N２を入力し、当該残差出力ＳIN２をアナログデジタル変換して、ｎビットのデジタルの
出力信号ＳOUT２を出力する。
【０１５４】
カレントミラー回路１４４には、第１の実施例のカレントミラー回路１４１に対して第
１３のトランジスタの一例となるトランジスタＱ７２が接続される。トランジスタＱ７２
のベースは、トランジスタＱ１２，Ｑ１３のベースに各々接続され、そのエミッタが所定
の電位Ｖ１に接続される。そのコレクタは、第３のｎビットＡＤ変換器ＡＤ３に接続され
る。トランジスタＱ７２は、カレントミラー回路１３１の出力電流ＩＱ８に基づいて基準
電流ＩADC３をｎビットＡＤ変換器ＡＤ３に流す。ｎビットＡＤ変換器ＡＤ３は、残差出
力ＳIN３を入力し、当該残差出力ＳIN３をアナログデジタル変換して、ｎビットのデジタ
ルの出力信号ＳOUT３を出力する。
【０１５５】
カレントミラー回路１６４には、第１の実施例のカレントミラー回路１６１に対して第
１３のトランジスタの一例となるトランジスタＱ７３が接続される。トランジスタＱ７３
のベースは、トランジスタＱ１４，Ｑ１５のベースに各々接続され、そのエミッタが所定
の電位Ｖ１に接続される。そのコレクタは、図示しない第４のｎビットＡＤ変換器ＡＤ４
に接続される。トランジスタＱ７３は、カレントミラー回路１５１の出力電流ＩＱ１１に
基づいて基準電流ＩADC４をｎビットＡＤ変換器ＡＤ４に流す。上述のトランジスタＱ７
１〜Ｑ７３はｐｎｐ型のバイポーラトランジスタから構成される。
【０１５６】
ここで、図９を参照して、２ビットＡＤ変換器ＡＤ２’の内部構成例について説明する
。図９に示す２ビットＡＤ変換器ＡＤ２’は、第２のｎビットＡＤ変換器ＡＤ２の一例を
構成し、カレントミラー回路１７１、２個の入力バッファＩＶ１，ＩＶ２、２個の負荷用
の抵抗ＲＣ１、ＲＣ２及び、３個のコンパレータＣ０１〜Ｃ０３を有して構成される。
【０１５７】
この例で、抵抗ＲＣ１の一端は入力バッファＩＶ１の出力、コンパレータＣ０１及びＣ
０３の第１の入力に各々接続される。抵抗ＲＣ１の他端はカレントミラー回路１７１及び
、コンパレータＣ０２の第１の入力に接続される。抵抗ＲＣ２の一端は入力バッファＩＶ
２の出力、コンパレータＣ０１及びＣ０２の第２の入力に接続される。抵抗ＲＣ２の他端
はカレントミラー回路１７１及び、コンパレータＣ０３の第２の入力に接続される。
【０１５８】
入力バッファＩＶ１には残差出力等のアナログの入力信号Ｓ１が入力され、入力バッフ
ァＩＶ２には同様にしてアナログの入力信号Ｓ２が入力される。入力バッファＩＶ１は、
入力信号Ｓ１を増幅してコンパレータＣ０１及びＣ０３に出力する。入力バッファＩＶ２
は、入力信号Ｓ２を増幅してコンパレータＣ０１及びＣ０２に出力する。
【０１５９】
コンパレータＣ０１は、入力バッファＩＶ１の出力と、入力バッファＩＶ２の出力とを
比較して差分信号Ｄ１を出力する。コンパレータＣ０２は、入力バッファＩＶ２の出力と
、入力バッファＩＶ１の出力を抵抗ＲＣ１で分圧した電圧とを比較して差分信号Ｄ２を出
力する。コンパレータＣ０３は、入力バッファＩＶ１の出力と、入力バッファＩＶ２の出
力を抵抗ＲＣ２で分圧した電圧とを比較して差分信号Ｄ３を出力する。なお、上述の抵抗
ＲＣ１に流れる電流をＩＣ１とし、抵抗ＲＣ２に流れる電流をＩＣ２とし、カレントミラ
ー回路１７１に流入する基準電流をＩＡＤＣとし、定数をｋとしたとき、カレントミラー
回路１７１は、基準電流ＩＡＤＣの定数ｋ倍の電流ＩＣ１を抵抗ＲＣ１に流し、及び、同
電流ＩＣ２を抵抗ＲＣ２に流す。これにより、残差出力ＳIN２を入力し、当該残差出力Ｓ
IN２をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT２を出力するｎ
ビットＡＤ変換器ＡＤ２等が構成される。
【０１６０】
また、ｎビットＡＤ変換器ＡＤ２の入力フルスケール電圧の温度係数をＴcf（ＶADC２
）とし、第１の実施例で説明した（６）式の抵抗ＲＬに関して、図９に示した負荷用の抵
抗Ｒｃ（Ｒｃ＝ＲＣ１＝ＲＣ２）及び定数ｋ倍を用いて、（６）式の抵抗ＲＬをＲＬ＝ｋ
・ＲＣと置き換えると、入力フルスケール電圧の温度係数Ｔcf（ＶADC２）は、（１４）
式、すなわち、  
Ｔcf（ＶADC２）＝∂ＶADC２／∂Ｔ≒−∂ＶT／∂Ｔ・（ａ・ｋ・Ｒｃ／Ｒ２）
・・・・・（１４）
により求められる。ここで、ＲＬ＝ｋ・ＲＣとなるように、定数ｋ、及び、抵抗Ｒｃを設
定すれば、残差アンプＵ１１の出力ＳIN２とｎビットＡＤ変換器ＡＤ２等の入力フルスケ
ール電圧の温度係数Ｔcf（ＶADC２）とを等しくすることができる。
【０１６１】
このように、第６の実施例としてのパイプラインＡＤ変換装置＃６によれば、ＡＤＣ基
準電流用のトランジスタＱ７１〜Ｑ７３を有した基準電流発生部５０６を備え、この基準
電流発生部５０６では、トランジスタＱ７１がｎビットＡＤ変換器ＡＤ２における基準電
流ＩADC２を生成し、トランジスタＱ７２がｎビットＡＤ変換器ＡＤ３における基準電流
ＩADC３を生成し、及び、トランジスタＱ７３が図示しないｎビットＡＤ変換器ＡＤ４に
おける基準電流ＩADC４を生成するようになる。
【０１６２】
すなわち、基準電流発生部５０６では、カレントミラー回路１１１が所定の電流ＩRか
ら、残差アンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１を生成すると
、カレントミラー回路１２４のトランジスタＱ５がカレントミラー回路１１１の出力電流
ＩＱ３からミラー電流ＩＱ５及び、トランジスタＱ７１が基準電流ＩADC２を生成する。
カレントミラー回路１３１は、カレントミラー回路１２４によって生成されたミラー電流
ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフトにトラッキングした基準電流Ｉ
DAC２を生成するようになる。
【０１６３】
この回路構成によって、３つのカレントミラー回路１１１，１２４，１３１を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、基準電流ＩADC２を生成できるよう
になる。
【０１６４】
これにより、回路規模増を伴うことなく、パイプラインＡＤ変換装置＃６の温度に対す
る安定度を改善できるようになった。なお、もともと、ｎビットＤＡ変換器ＤＡ１に基準
電流ＩDAC１を供給し、ｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２を供給するカレント
ミラー回路１１１，１２１，１３１等を利用できるので、基準電流発生部５０６の回路規
模が増えることがない。
【実施例７】
【０１６５】
続いて、図１０を参照して、第７の実施例としてのパイプラインＡＤ変換装置＃７につ
いて説明する。この実施例では、第３の実施例で説明したパイプラインＡＤ変換装置＃３
に、更に、ＡＤＣ基準電流用のトランジスタＱ７１〜Ｑ７３が追加して接続される。パイ
プラインＡＤ変換装置＃７において、トランジスタＱ７１はカレントミラー回路１２６に
接続される。同様にして、トランジスタＱ７２は、カレントミラー回路１４６に接続され
、トランジスタＱ７３はカレントミラー回路１６６に接続されるものである。
【０１６６】
図１０に示すパイプラインＡＤ変換装置＃７は、温度ドリフト補償機能付きの基準電流
発生部５０７及び複数のパイプラインステージＩ，II，III等を有して構成され、アナロ
グの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデ
ジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０７は
、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラ
ー回路１１３，１２６，１３３，１４６，１５３，１６６を有して構成される。なお、第
３の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略する
。
【０１６７】
カレントミラー回路１２６には、第３の実施例のカレントミラー回路１２３に対して第
１３のトランジスタの一例となるｐｎｐ型のバイポーラトランジスタ（以下単にトランジ
スタＱ７１という）が接続される。トランジスタＱ７１のベースは、トランジスタＱ４，
Ｑ５のベースに各々接続され、そのエミッタが所定の電位Ｖ１に接続される。そのコレク
タは、第２のｎビットＡＤ変換器ＡＤ２に接続される。トランジスタＱ７１は、カレント
ミラー回路１１３の出力電流ＩＱ３に基づいて基準電流ＩADC２をｎビットＡＤ変換器Ａ
Ｄ２に流す。ｎビットＡＤ変換器ＡＤ２は、残差出力ＳIN２を入力し、当該残差出力ＳIN
２をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT２を出力する。
【０１６８】
カレントミラー回路１４６には、第３の実施例のカレントミラー回路１４３に対して、
第１３のトランジスタの一例となるｐｎｐ型のバイポーラトランジスタ（以下単にトラン
ジスタＱ７２という）が接続される。トランジスタＱ７２のベースは、トランジスタＱ１
２，Ｑ１３のベースに各々接続され、そのエミッタが所定の電位Ｖ１に接続される。その
コレクタは、第３のｎビットＡＤ変換器ＡＤ３に接続される。トランジスタＱ７２は、カ
レントミラー回路１３３の出力電流ＩＱ８に基づいて基準電流ＩADC３をｎビットＡＤ変
換器ＡＤ３に流す。ｎビットのＡＤ変換器ＡＤ３は、残差出力ＳIN３を入力し、当該残差
出力ＳIN３をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT３を出力
する。
【０１６９】
カレントミラー回路１６６には、第３の実施例のカレントミラー回路１６３に対して、
第１３のトランジスタの一例となるｐｎｐ型のバイポーラトランジスタ（以下単にトラン
ジスタＱ７３という）が接続される。トランジスタＱ７３のベースは、トランジスタＱ１
４，Ｑ１５のベースに各々接続され、そのエミッタが所定の電位Ｖ１に接続される。その
コレクタは、図示しない第４のｎビットＡＤ変換器ＡＤ４に接続される。トランジスタＱ
７３は、カレントミラー回路１５３の出力電流ＩＱ１１に基づいて基準電流ＩADC４をｎ
ビットＡＤ変換器ＡＤ４に流す。
【０１７０】
このように、第７の実施例としてのパイプラインＡＤ変換装置＃７によれば、基準電流
発生部５０７を備え、そのカレントミラー回路１１３には動作安定用のトランジスタＱ２
１、抵抗Ｒ２１が接続される。カレントミラー回路１２６には、動作安定用のトランジス
タＱ２２、抵抗Ｒ２２の他にＡＤＣ基準電流用のトランジスタＱ７１が接続される。
【０１７１】
カレントミラー回路１３３には動作安定用のトランジスタＱ２３、抵抗Ｒ２３が接続さ
れ、カレントミラー回路１４６には、トランジスタＱ２４及び、抵抗Ｒ２４の他に、ＡＤ
Ｃ基準電流用のトランジスタＱ７２が接続され、カレントミラー回路１５３には、動作安
定用のトランジスタＱ２５、抵抗Ｒ２５が接続される。カレントミラー回路１６６には、
トランジスタＱ２６及び抵抗Ｒ２６の他に、ＡＤＣ基準電流用のトランジスタＱ７３が接
続されるものである。
【０１７２】
基準電流発生部５０７では、カレントミラー回路１１３が所定の電流ＩRから、残差ア
ンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１を生成すると、カレント
ミラー回路１２６がカレントミラー回路１１３の出力電流ＩＱ３からミラー電流ＩＱ５及
び、基準電流ＩADC２を生成する。カレントミラー回路１３３がカレントミラー回路１２
６によって生成されたミラー電流ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフ
トにトラッキングした基準電流ＩDAC２を生成するようになる。
【０１７３】
この回路構成によって、３つのカレントミラー回路１１３，１２６，１３３を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２へ流す
基準電流ＩADC２を生成できるようになる。
【０１７４】
しかも、トランジスタＱ２１，Ｑ２３，Ｑ２５が接続されることで、トランジスタＱ１
，Ｑ２，Ｑ３のベース電流や、トランジスタＱ６，Ｑ７，Ｑ８のベース電流や、トランジ
スタＱ９，Ｑ１０，Ｑ１１のベース電流を補償できるので、トランジスタＱ１，Ｑ２，Ｑ
３や、トランジスタＱ６，Ｑ７，Ｑ８、トランジスタＱ９，Ｑ１０，Ｑ１１の同時ＯＮ動
作におけるベース電流による誤差を緩和できるようになる。
【０１７５】
また、トランジスタＱ２２，Ｑ２４，Ｑ２６が接続されることで、トランジスタＱ４，
Ｑ５のベース電流や、トランジスタＱ１２，Ｑ１３のベース電流や、トランジスタＱ１４
，Ｑ１５のベース電流を補償できる。このことで、トランジスタＱ４，Ｑ５や、トランジ
スタＱ１２，Ｑ１３、トランジスタＱ１４，Ｑ１５の同時ＯＮ動作におけるベース電流に
よる誤差を緩和できるようになる。
【０１７６】
これらのトランジスタの動作安定化によって、カレントミラー回路１１３，１２６，１
３３，１４６，１５３，１６６のトランジスタ動作、ひいては、基準電流発生部５０７の
信頼性を向上できるようになり、高信頼度の温度ドリフト補償機能付きのパイプラインＡ
Ｄ変換装置＃７を提供できるようになる。
【実施例８】
【０１７７】
続いて、図１１を参照して、第８の実施例としてのパイプラインＡＤ変換装置＃８につ
いて説明する。この実施例では、第４の実施例で説明したパイプラインＡＤ変換装置＃４
のカレントミラー回路１１４，１３４，１５４と、第６の実施例で説明したパイプライン
ＡＤ変換装置＃６のカレントミラー回路１２４，１４４、１６４とを組み合わせてパイプ
ラインＡＤ変換装置＃８を構成したものである。
【０１７８】
図１１に示すパイプラインＡＤ変換装置＃８は、温度ドリフト補償機能付きの基準電流
発生部５０８及び複数のパイプラインステージＩ，II，III等を有して構成され、アナロ
グの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデ
ジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０８は
、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラ
ー回路１１４，１２４，１３４，１４４，１５４，１６４を有して構成される。なお、第
４及び第６の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を
省略する。
【０１７９】
カレントミラー回路１１４は、ダイオード接続のトランジスタＱ４１を有して、第１の
ｎビットＤＡ変換器ＤＡ１に基準電流ＩDAC１を流す。カレントミラー回路１１４には、
図１１に示すようにカレントミラー回路１２４が接続される。カレントミラー回路１２４
は、ＡＤＣ基準電流用のトランジスタＱ７１を有して、第２のｎビットＡＤ変換器ＡＤ２
に基準電流ＩADC２を流す。
【０１８０】
カレントミラー回路１２４には、カレントミラー回路１３４が接続される。カレントミ
ラー回路１３４は、ダイオード接続のトランジスタＱ４２を有して、第２のｎビットＤＡ
変換器ＤＡ２に基準電流ＩDAC２を流す。カレントミラー回路１３４には、カレントミラ
ー回路１４４が接続される。カレントミラー回路１４４は、ＡＤＣ基準電流用のトランジ
スタＱ７２を有して、第３のｎビットＡＤ変換器ＡＤ３に基準電流ＩADC３を流す。
【０１８１】
カレントミラー回路１４４には、カレントミラー回路１５４が接続される。カレントミ
ラー回路１４４は、ダイオード接続のトランジスタＱ４３を有して、第３のｎビットＤＡ
変換器ＤＡ３に基準電流ＩDAC３を流す。カレントミラー回路１５４には、カレントミラ
ー回路１６４が接続される。カレントミラー回路１６４は、ＡＤＣ基準電流用のトランジ
スタＱ７３を有して、図示しない第４のｎビットＡＤ変換器ＡＤ４に基準電流ＩADC４を
流す。個々の接続方法に関しては、第４及び第６の実施例を参照されたい。
【０１８２】
このように、第８の実施例としてのパイプラインＡＤ変換装置＃８によれば、基準電流
発生部５０８を備え、そのカレントミラー回路１１４には動作安定用のダイオード接続の
トランジスタＱ４１が接続される。カレントミラー回路１２４にはＡＤＣ基準電流用のト
ランジスタＱ７１が接続され、カレントミラー回路１３４にはトランジスタＱ４２が接続
され、カレントミラー回路１４４にはＡＤＣ基準電流用のトランジスタＱ７２が接続され
、カレントミラー回路１５４にはトランジスタＱ４３が接続され、カレントミラー回路１
６４にはＡＤＣ基準電流用のトランジスタＱ７３が接続される。
【０１８３】
この基準電流発生部５０８では、カレントミラー回路１１４が電流ＩＲに基づいてｎビ
ットＤＡ変換器ＤＡ１における基準電流ＩDAC１を生成し、カレントミラー回路１２４が
出力電流ＩＱ３に基づいてｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２を生成し
、カレントミラー回路１３４がミラー電流ＩＱ５に基づいてｎビットＤＡ変換器ＤＡ２に
おける基準電流ＩDAC２を生成し、カレントミラー回路１４４が出力電流ＩＱ８に基づい
てｎビットＡＤ変換器ＡＤ３における基準電流ＩADC３を生成し、カレントミラー回路１
５４がミラー電流ＩＱ１３に基づいてｎビットＤＡ変換器ＤＡ３における基準電流ＩDAC
３を生成するようになる。
【０１８４】
この回路構成によって、３つのカレントミラー回路１１４，１２４，１３４を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２に流す
基準電流ＩADC２を生成できるようになる。
【０１８５】
これにより、回路規模増を伴うことなく、パイプラインＡＤ変換装置＃８の温度に対す
る安定度を改善できるようになった。なお、もともと、ｎビットＤＡ変換器ＤＡ１に基準
電流ＩDAC１を供給し、ｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２を供給するカレント
ミラー回路１１１，１２１，１３１等を利用できるので、基準電流発生部５０８の回路規
模が増えることがない。
【０１８６】
しかも、トランジスタＱ４１〜Ｑ４３によって、回路素子間に製造バラツキが生じた場
合であっても、回路素子の相対的バラツキに強い高信頼度の温度ドリフト補償機能付きの
パイプラインＡＤ変換装置＃８を提供できるようになる。
【実施例９】
【０１８７】
続いて、図１２を参照して、第９の実施例としてのパイプラインＡＤ変換装置＃９につ
いて説明する。この実施例では、第５の実施例で説明したパイプラインＡＤ変換装置＃５
のカレントミラー回路１１６，１３６，１５６と、第７の実施例で説明したパイプライン
ＡＤ変換装置＃７のカレントミラー回路１２６，１４６，１６６とを組み合わせてパイプ
ラインＡＤ変換装置＃９を構成したものである。
【０１８８】
図１２に示すパイプラインＡＤ変換装置＃９は、温度ドリフト補償機能付きの基準電流
発生部５０９及び複数のパイプラインステージＩ，II，III等を有して構成され、アナロ
グの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットのデ
ジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５０９は
、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミラ
ー回路１１６，１２６，１３６，１４６，１５６，１６６を有して構成される。なお、第
６及び第７の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を
省略する。
【０１８９】
カレントミラー回路１１６は、動作安定用のトランジスタＱ２１及びダイオード接続の
トランジスタＱ４１の他に抵抗Ｒ２１を有して、第１のｎビットＤＡ変換器ＤＡ１に基準
電流ＩDAC１を流す。カレントミラー回路１１６には、図１２に示すようにカレントミラ
ー回路１２６が接続される。カレントミラー回路１２６は、動作安定用のトランジスタＱ
２２及びＡＤＣ基準電流用のトランジスタＱ７１の他に抵抗Ｒ２２を有して、第２のｎビ
ットＡＤ変換器ＡＤ２に基準電流ＩADC２を流す。
【０１９０】
カレントミラー回路１２６には、カレントミラー回路１３６が接続される。カレントミ
ラー回路１３６は、動作安定用のトランジスタＱ２３及びダイオード接続のトランジスタ
Ｑ４２の他に抵抗Ｒ２３を有して、第２のｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２
を流す。カレントミラー回路１３６には、カレントミラー回路１４６が接続される。カレ
ントミラー回路１４６は、動作安定用のトランジスタＱ２４及びＡＤＣ基準電流用のトラ
ンジスタＱ７２の他に抵抗Ｒ２４を有して、第３のｎビットＡＤ変換器ＡＤ３に基準電流
ＩADC３を流す。
【０１９１】
カレントミラー回路１４６には、カレントミラー回路１５６が接続される。カレントミ
ラー回路１５６は、動作安定用のトランジスタＱ２５及びダイオード接続のトランジスタ
Ｑ４３の他に抵抗Ｒ２５を有して、第３のｎビットＤＡ変換器ＤＡ３に基準電流ＩDAC３
を流す。カレントミラー回路１５６には、カレントミラー回路１６６が接続される。カレ
ントミラー回路１６６は、動作安定用のトランジスタＱ２６及びＡＤＣ基準電流用のトラ
ンジスタＱ７３の他に抵抗Ｒ２６を有して、図示しない第４のｎビットＡＤ変換器ＡＤ４
に基準電流ＩADC４を流す。個々の接続方法に関しては、第５及び第７の実施例を参照さ
れたい。
【０１９２】
このように、第９の実施例としてのパイプラインＡＤ変換装置＃９によれば、基準電流
発生部５０９を備え、そのカレントミラー回路１１６には動作安定用のトランジスタＱ２
１、抵抗Ｒ２１、ダイオード接続のトランジスタＱ４１が接続される。
【０１９３】
カレントミラー回路１２６には動作安定用のトランジスタＱ２２、抵抗Ｒ２２及びＡＤ
Ｃ基準電流用のトランジスタＱ７１が接続され、カレントミラー回路１３６にはトランジ
スタＱ２３、抵抗Ｒ２３、トランジスタＱ４２が接続され、カレントミラー回路１４６に
はトランジスタＱ２４、抵抗Ｒ２４及びＡＤＣ基準電流用のトランジスタＱ７２が接続さ
れ、カレントミラー回路１５６にはトランジスタＱ２５、抵抗Ｒ２５、トランジスタＱ４
３が接続され、カレントミラー回路１６６にはトランジスタＱ２６、抵抗Ｒ２６及びＡＤ
Ｃ基準電流用のトランジスタＱ７３が接続される。
【０１９４】
この基準電流発生部５０９では、カレントミラー回路１１６が電流ＩＲに基づいてｎビ
ットＤＡ変換器ＤＡ１における基準電流ＩDAC１を生成し、カレントミラー回路１２６が
出力電流ＩＱ３に基づいてｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２を生成し
、カレントミラー回路１３６がミラー電流ＩＱ５に基づいてｎビットＤＡ変換器ＤＡ２に
おける基準電流ＩDAC２を生成し、カレントミラー回路１４６が出力電流ＩＱ８に基づい
てｎビットＡＤ変換器ＡＤ３における基準電流ＩADC３を生成し、カレントミラー回路１
５６がミラー電流ＩＱ１３に基づいてｎビットＤＡ変換器ＤＡ３における基準電流ＩDAC
３を生成するようになる。
【０１９５】
この回路構成によって、３つのカレントミラー回路１１６，１２６，１３６を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２に流す
基準電流ＩADC２を生成できるようになる。
【０１９６】
これにより、回路規模増を伴うことなく、パイプラインＡＤ変換装置＃９の温度に対す
る安定度を改善できるようになった。なお、もともと、ｎビットＤＡ変換器ＤＡ１に基準
電流ＩDAC１を供給し、ｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２を供給する第１の実
施例で説明したカレントミラー回路１１１，１２１，１３１等を利用できるので、基準電
流発生部５０９の回路規模が増えることがない。
【０１９７】
しかも、トランジスタＱ４１〜Ｑ４３の動作安定化によって、回路素子間に製造バラツ
キが生じた場合であっても、回路素子の相対的バラツキに強い高信頼度の温度ドリフト補
償機能付きのパイプラインＡＤ変換装置＃９を提供できるようになる。
【実施例１０】
【０１９８】
続いて、図１３を参照して、第１０の実施例としてのパイプラインＡＤ変換装置＃１０
について説明する。この実施例では、第１の実施例で説明したパイプラインＡＤ変換装置
＃１に、更に、基準電流用のトランジスタＱ３１〜Ｑ３３が追加して接続される。パイプ
ラインＡＤ変換装置＃１０において、トランジスタＱ３１はカレントミラー回路１１７に
接続される。同様にして、トランジスタＱ３２がカレントミラー回路１３７に接続され、
トランジスタＱ３３がカレントミラー回路１５７に接続されたものである。
【０１９９】
図１３に示すパイプラインＡＤ変換装置＃１０は、温度ドリフト補償機能付きの基準電
流発生部５１０及び複数のパイプラインステージＩ，II，III等を有して構成され、アナ
ログの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットの
デジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５１０
は、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミ
ラー回路１１７，１２１，１３７，１４１，１５７，１６１を有して構成される。なお、
第１の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略す
る。
【０２００】
カレントミラー回路１１７には、第１の実施例のカレントミラー回路１１１に対して第
１４のトランジスタの一例となるトランジスタＱ３１が接続される。トランジスタＱ３１
のベースは、トランジスタＱ１，Ｑ２，Ｑ３のベースに各々接続され、そのエミッタが抵
抗Ｒ３１（第４の抵抗）の一端に接続される。抵抗Ｒ３１の他端は共通電位ＣOMに接続さ
れる。トランジスタＱ３１のコレクタは、ｎビットＡＤ変換器ＡＤ２に接続される。
【０２０１】
カレントミラー回路１１７は、第１の電流ＩRからｎビットＤＡ変換器ＤＡ１における
基準電流ＩDAC１と、ｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２（第２の基準電
流）とを生成する。ｎビットＤＡ変換器ＤＡ１は、基準電流ＩDAC１及びｎビットのデジ
タルの出力信号ＳOUT１を入力して、当該出力信号ＳOUT１をデジタルアナログ変換してア
ナログ信号Ｓout１を減算器１に出力する。ｎビットＡＤ変換器ＡＤ２は、基準電流ＩADC
２及び残差出力ＳIN２を入力し、当該残差出力ＳIN２をアナログデジタル変換して、ｎビ
ットのデジタルの出力信号ＳOUT２を出力する。
【０２０２】
カレントミラー回路１３７には、第１の実施例のカレントミラー回路１３１に対して第
１４のトランジスタの一例となるトランジスタＱ３２が接続される。トランジスタＱ３２
のベースは、トランジスタＱ６，Ｑ７，Ｑ８のベースに各々接続され、そのエミッタが抵
抗Ｒ３２の一端に接続される。抵抗Ｒ３２の他端は共通電位ＣOMに接続される。トランジ
スタＱ３２のコレクタは、ｎビットＡＤ変換器ＡＤ３に接続される。
【０２０３】
カレントミラー回路１３７は、カレントミラー回路１２１のミラー電流ＩＱ５からｎビ
ットＤＡ変換器ＤＡ２における基準電流ＩDAC２と、ｎビットＡＤ変換器ＡＤ３における
基準電流ＩADC３とを生成する。ｎビットＤＡ変換器ＤＡ２は、基準電流ＩDAC２及びｎビ
ットのデジタルの出力信号ＳOUT２を入力して、当該出力信号ＳOUT２をデジタルアナログ
変換してアナログ信号Ｓout２を減算器２に出力する。ｎビットＡＤ変換器ＡＤ３は、基
準電流ＩADC３及び残差出力ＳIN３を入力し、当該残差出力ＳIN３をアナログデジタル変
換して、ｎビットのデジタルの出力信号ＳOUT３を出力する。
【０２０４】
カレントミラー回路１５７には、第１の実施例のカレントミラー回路１５１に対して第
１４のトランジスタの一例となるトランジスタＱ３３が接続される。トランジスタＱ３３
のベースは、トランジスタＱ９，Ｑ１０，Ｑ１１のベースに各々接続され、そのエミッタ
が抵抗Ｒ３３の一端に接続される。抵抗Ｒ３３の他端は共通電位ＣOMに接続される。トラ
ンジスタＱ３３のコレクタは、図示しないｎビットＡＤ変換器ＡＤ４に接続される。
【０２０５】
カレントミラー回路１５７は、カレントミラー回路１４１のミラー電流ＩＱ１３からｎ
ビットＤＡ変換器ＤＡ３における基準電流ＩDAC３と、図示しないｎビットＡＤ変換器Ａ
Ｄ４における基準電流ＩADC４とを生成する。ｎビットＤＡ変換器ＤＡ３は、基準電流ＩD
AC３及びｎビットのデジタルの出力信号ＳOUT３を入力して、当該出力信号ＳOUT３をデジ
タルアナログ変換してアナログ信号Ｓout３を減算器３に出力する。図示しないｎビット
ＡＤ変換器ＡＤ４は、基準電流ＩADC４及び残差出力ＳIN４を入力し、当該残差出力ＳIN
４をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT４を出力するよう
になる。
【０２０６】
このように、第１０の実施例としてのパイプラインＡＤ変換装置＃１０によれば、ＡＤ
Ｃ基準電流用のトランジスタＱ３１〜Ｑ３３を有した基準電流発生部５１０を備え、この
基準電流発生部５１０では、トランジスタＱ３１がｎビットＡＤ変換器ＡＤ２における基
準電流ＩADC２を生成し、トランジスタＱ３２がｎビットＡＤ変換器ＡＤ３における基準
電流ＩADC３を生成し、トランジスタＱ３３が図示しないｎビットＡＤ変換器ＡＤ４にお
ける基準電流ＩADC４を生成するようになる。
【０２０７】
すなわち、基準電流発生部５１０では、カレントミラー回路１１７のトランジスタＱ２
が所定の電流ＩRから、残差アンプＵ１１の温度ドリフトにトラッキングした基準電流ＩD
AC１を生成し、及び、そのトランジスタＱ３１が基準電流ＩADC２を生成する。そして、
カレントミラー回路１２１のトランジスタＱ５がカレントミラー回路１１７の出力電流Ｉ
Ｑ３からミラー電流ＩＱ５を生成する。カレントミラー回路１３７では、そのトランジス
タＱ７がカレントミラー回路１２１によって生成されたミラー電流ＩＱ５から、残差アン
プＵ１１及びＵ１２の温度ドリフトにトラッキングした基準電流ＩDAC２を生成し、及び
、そのトランジスタＱ３２が基準電流ＩADC３を生成するようになる。
【０２０８】
この回路構成によって、３つのカレントミラー回路１１７，１２１，１３７を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、基準電流ＩADC３を生成できるよう
になる。
【０２０９】
これにより、回路規模増を伴うことなく、パイプラインＡＤ変換装置＃１０の温度に対
する安定度を改善できるようになった。なお、もともと、ｎビットＤＡ変換器ＤＡ１に基
準電流ＩDAC１を供給し、ｎビットＤＡ変換器ＤＡ２に基準電流ＩDAC２を供給する第１の
実施例で説明したカレントミラー回路１１７，１２１，１３１等を利用できるので、基準
電流発生部５１０の回路規模が増えることがない。
【実施例１１】
【０２１０】
続いて、図１４を参照して、第１１の実施例としてのパイプラインＡＤ変換装置＃１１
について説明する。この実施例では、第３の実施例で説明したパイプラインＡＤ変換装置
＃３に、更に、基準電流用のトランジスタＱ３１〜Ｑ３３が追加して接続される。パイプ
ラインＡＤ変換装置＃１１において、トランジスタＱ３１はカレントミラー回路１１９に
接続される。同様にして、トランジスタＱ３２は、カレントミラー回路１３９に接続され
、トランジスタＱ３３がカレントミラー回路１５９に接続されたものである。
【０２１１】
図１４に示すパイプラインＡＤ変換装置＃１１は、温度ドリフト補償機能付きの基準電
流発生部５１１及び複数のパイプラインステージＩ，II，III等を有して構成され、アナ
ログの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットの
デジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５１１
は、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミ
ラー回路１１９，１２３，１３９，１４３，１５９，１６３を有して構成される。なお、
第１及び第３の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明
を省略する。
【０２１２】
カレントミラー回路１１９には、第３の実施例のカレントミラー回路１１３に対して第
１４のトランジスタの一例となるｎｐｎ型のバイポーラトランジスタ（以下単にトランジ
スタＱ３１という）が接続される。トランジスタＱ３１のベースは、トランジスタＱ１，
Ｑ２，Ｑ３のベースに各々接続され、そのエミッタが抵抗Ｒ３１（第４の抵抗）の一端に
接続される。抵抗Ｒ３１の他端は共通電位ＣOMに接続される。トランジスタＱ３１のコレ
クタは、第２のｎビットＡＤ変換器ＡＤ２に接続される。
【０２１３】
カレントミラー回路１１９は、第１の電流ＩRからｎビットＤＡ変換器ＤＡ１における
基準電流ＩDAC１と、ｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２（第２の基準電
流）とを生成する。ｎビットＤＡ変換器ＤＡ１は、基準電流ＩDAC１及びｎビットのデジ
タルの出力信号ＳOUT１を入力して、当該出力信号ＳOUT１をデジタルアナログ変換してア
ナログ信号Ｓout１を減算器１に出力する。ｎビットＡＤ変換器ＡＤ２は、基準電流ＩADC
２及び残差出力ＳIN２を入力し、当該残差出力ＳIN２をアナログデジタル変換して、ｎビ
ットのデジタルの出力信号ＳOUT２を出力する。
【０２１４】
カレントミラー回路１３９には、第３の実施例のカレントミラー回路１３３に対して第
１４のトランジスタの一例となるトランジスタＱ３２が接続される。トランジスタＱ３２
のベースは、トランジスタＱ６，Ｑ７，Ｑ８のベースに各々接続され、そのエミッタが抵
抗Ｒ３２の一端に接続される。抵抗Ｒ３２の他端は共通電位ＣOMに接続される。トランジ
スタＱ３２のコレクタは、ｎビットＡＤ変換器ＡＤ３に接続される。
【０２１５】
カレントミラー回路１３９は、カレントミラー回路１２３のミラー電流ＩＱ５からｎビ
ットＤＡ変換器ＤＡ２における基準電流ＩDAC２と、ｎビットＡＤ変換器ＡＤ３における
基準電流ＩADC３とを生成する。ｎビットＤＡ変換器ＤＡ２は、基準電流ＩDAC２及びｎビ
ットのデジタルの出力信号ＳOUT２を入力して、当該出力信号ＳOUT２をデジタルアナログ
変換してアナログ信号Ｓout２を減算器２に出力する。ｎビットＡＤ変換器ＡＤ３は、基
準電流ＩADC３及び残差出力ＳIN３を入力し、当該残差出力ＳIN３をアナログデジタル変
換して、ｎビットのデジタルの出力信号ＳOUT３を出力する。
【０２１６】
カレントミラー回路１５９には、第３の実施例のカレントミラー回路１５３に対して第
１４のトランジスタの一例となるトランジスタＱ３３が接続される。トランジスタＱ３３
のベースは、トランジスタＱ９，Ｑ１０，Ｑ１１のベースに各々接続され、そのエミッタ
が抵抗Ｒ３３の一端に接続される。抵抗Ｒ３３の他端は共通電位ＣOMに接続される。トラ
ンジスタＱ３３のコレクタは、図示しないｎビットＡＤ変換器ＡＤ４に接続される。
【０２１７】
カレントミラー回路１５９は、カレントミラー回路１４２のミラー電流ＩＱ１３からｎ
ビットＤＡ変換器ＤＡ３における基準電流ＩDAC３と、図示しないｎビットＡＤ変換器Ａ
Ｄ４における基準電流ＩADC４とを生成する。ｎビットＤＡ変換器ＤＡ３は、基準電流ＩD
AC３及びｎビットのデジタルの出力信号ＳOUT３を入力して、当該出力信号ＳOUT３をデジ
タルアナログ変換してアナログ信号Ｓout３を減算器３に出力する。図示しないｎビット
ＡＤ変換器ＡＤ４は、基準電流ＩADC４及び残差出力ＳIN４を入力し、当該残差出力ＳIN
４をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT４を出力するよう
になる。
【０２１８】
このように、第１１の実施例としてのパイプラインＡＤ変換装置＃１１によれば、基準
電流発生部５１１を備え、そのカレントミラー回路１１９には、基準電流用のトランジス
タＱ３１、抵抗Ｒ３１、動作安定用のトランジスタＱ２１及び抵抗Ｒ２１が接続される。
【０２１９】
カレントミラー回路１２３には動作安定用のトランジスタＱ２２及び、抵抗Ｒ２２が接
続され、カレントミラー回路１３９に基準電流用のトランジスタＱ３２、抵抗Ｒ３２、動
作安定用のトランジスタＱ２３及び抵抗Ｒ２３が接続され、カレントミラー回路１４３に
動作安定用のトランジスタＱ２４及び抵抗Ｒ２４が接続され、カレントミラー回路１５９
に基準電流用のトランジスタＱ３３、抵抗Ｒ３３、動作安定用のトランジスタＱ２５及び
抵抗Ｒ２５が接続され、カレントミラー回路１６３に動作安定用のトランジスタＱ２６及
び抵抗Ｒ２６が接続されるものである。
【０２２０】
基準電流発生部５１１では、カレントミラー回路１１９が所定の電流ＩRから、残差ア
ンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１及びＩADC２を生成すると
、カレントミラー回路１２３がカレントミラー回路１１９の出力電流ＩＱ３からミラー電
流ＩＱ５を生成する。そして、カレントミラー回路１３９がカレントミラー回路１２３に
よって生成されたミラー電流ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフトに
トラッキングした基準電流ＩDAC２及び、ＩADC３を生成するようになる。
【０２２１】
この回路構成によって、３つのカレントミラー回路１１９，１２３，１３９を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２へ流す
基準電流ＩADC２を生成できるようになる。
【０２２２】
しかも、トランジスタＱ２１，Ｑ２３，Ｑ２５が接続されることで、トランジスタＱ１
，Ｑ２，Ｑ３のベース電流や、トランジスタＱ６，Ｑ７，Ｑ８のベース電流や、トランジ
スタＱ９，Ｑ１０，Ｑ１１のベース電流を補償できるので、トランジスタＱ１，Ｑ２，Ｑ
３や、トランジスタＱ６，Ｑ７，Ｑ８、トランジスタＱ９，Ｑ１０，Ｑ１１の同時ＯＮ動
作におけるベース電流による誤差を緩和できるようになる。
【０２２３】
また、トランジスタＱ２２，Ｑ２４，Ｑ２６が接続されることで、トランジスタＱ４，
Ｑ５のベース電流や、トランジスタＱ１２，Ｑ１３のベース電流や、トランジスタＱ１４
，Ｑ１５のベース電流を補償できるので、トランジスタＱ４，Ｑ５や、トランジスタＱ１
２，Ｑ１３、トランジスタＱ１４，Ｑ１５の同時ＯＮ動作におけるベース電流による誤差
を緩和できるようになる。これらのトランジスタの動作安定化によって、カレントミラー
回路１１９，１２３，１３９，１４３，１５９，１６３のトランジスタ動作、ひいては、
基準電流発生部５１１の信頼性を向上できるようになり、高信頼度の温度ドリフト補償機
能付きのパイプラインＡＤ変換装置＃１１を提供できるようになる。
【実施例１２】
【０２２４】
続いて、図１５を参照して、第１２の実施例としてのパイプラインＡＤ変換装置＃１２
について説明する。この実施例では、第４の実施例で説明したパイプラインＡＤ変換装置
＃４に、更に、基準電流用のトランジスタＱ３１〜Ｑ３３が追加して接続される。パイプ
ラインＡＤ変換装置＃１２において、トランジスタＱ３１はカレントミラー回路１０１に
接続される。同様にして、トランジスタＱ３２がカレントミラー回路３０１に接続され、
トランジスタＱ３３がカレントミラー回路５２１に接続されたものである。
【０２２５】
図１５に示すパイプラインＡＤ変換装置＃１２は、温度ドリフト補償機能付きの基準電
流発生部５１２及び複数のパイプラインステージＩ，II，III等を有して構成され、アナ
ログの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットの
デジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５１２
は、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミ
ラー回路１０１，１２１，３０１，１４１，５２１，１６１を有して構成される。なお、
第４の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略す
る。
【０２２６】
カレントミラー回路１０１には、第４の実施例のカレントミラー回路１１４に対して第
１４のトランジスタの一例となるｎｐｎ型のバイポーラトランジスタ（以下単にトランジ
スタＱ３１という）が接続される。トランジスタＱ３１のベースは、トランジスタＱ１，
Ｑ２，Ｑ３のベースに各々接続され、そのエミッタが抵抗Ｒ３１（第４の抵抗）の一端に
接続される。抵抗Ｒ３１の他端は共通電位ＣOMに接続される。トランジスタＱ３１のコレ
クタは、第２のｎビットＡＤ変換器ＡＤ２に接続される。
【０２２７】
カレントミラー回路１０１は、第１の電流ＩRからｎビットＤＡ変換器ＤＡ１における
基準電流ＩDAC１と、ｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２（第２の基準電
流）とを生成する。ｎビットＤＡ変換器ＤＡ１は、基準電流ＩDAC１及びｎビットのデジ
タルの出力信号ＳOUT１を入力して、当該出力信号ＳOUT１をデジタルアナログ変換してア
ナログ信号Ｓout１を減算器１に出力する。ｎビットＡＤ変換器ＡＤ２は、基準電流ＩADC
２及び残差出力ＳIN２を入力し、当該残差出力ＳIN２をアナログデジタル変換して、ｎビ
ットのデジタルの出力信号ＳOUT２を出力する。
【０２２８】
カレントミラー回路３０１には、第４の実施例のカレントミラー回路１３４に対して第
１４のトランジスタの一例となるトランジスタＱ３２が接続される。トランジスタＱ３２
のベースは、トランジスタＱ６，Ｑ７，Ｑ８のベースに各々接続され、そのエミッタが抵
抗Ｒ３２の一端に接続される。抵抗Ｒ３２の他端は共通電位ＣOMに接続される。トランジ
スタＱ３２のコレクタは、ｎビットＡＤ変換器ＡＤ３に接続される。
【０２２９】
カレントミラー回路３０１は、カレントミラー回路１２１のミラー電流ＩＱ５からｎビ
ットＤＡ変換器ＤＡ２における基準電流ＩDAC２と、ｎビットＡＤ変換器ＡＤ３における
基準電流ＩADC３とを生成する。ｎビットＤＡ変換器ＤＡ２は、基準電流ＩDAC２及びｎビ
ットのデジタルの出力信号ＳOUT２を入力して、当該出力信号ＳOUT２をデジタルアナログ
変換してアナログ信号Ｓout２を減算器２に出力する。ｎビットＡＤ変換器ＡＤ３は、基
準電流ＩADC３及び残差出力ＳIN３を入力し、当該残差出力ＳIN３をアナログデジタル変
換して、ｎビットのデジタルの出力信号ＳOUT３を出力する。
【０２３０】
カレントミラー回路５２１には、第４の実施例のカレントミラー回路１５４に対して第
１４のトランジスタの一例となるトランジスタＱ３３が接続される。トランジスタＱ３３
のベースは、トランジスタＱ９，Ｑ１０，Ｑ１１のベースに各々接続され、そのエミッタ
が抵抗Ｒ３３の一端に接続される。抵抗Ｒ３３の他端は共通電位ＣOMに接続される。トラ
ンジスタＱ３３のコレクタは、図示しないｎビットＡＤ変換器ＡＤ４に接続される。
【０２３１】
カレントミラー回路５２１は、カレントミラー回路１４１のミラー電流ＩＱ１３からｎ
ビットＤＡ変換器ＤＡ３における基準電流ＩDAC３と、図示しないｎビットＡＤ変換器Ａ
Ｄ４における基準電流ＩADC４とを生成する。ｎビットＤＡ変換器ＤＡ３は、基準電流ＩD
AC３及びｎビットのデジタルの出力信号ＳOUT３を入力して、当該出力信号ＳOUT３をデジ
タルアナログ変換してアナログ信号Ｓout３を減算器３に出力する。図示しないｎビット
ＡＤ変換器ＡＤ４は、基準電流ＩADC４及び残差出力ＳIN４を入力し、当該残差出力ＳIN
４をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT４を出力するよう
になる。
【０２３２】
このように、第１２の実施例としてのパイプラインＡＤ変換装置＃１２によれば、基準
電流発生部５１２を備え、そのカレントミラー回路１０１には、基準電流用のトランジス
タＱ３１、抵抗Ｒ３１及び、動作安定用のダイオード接続のトランジスタＱ４１が接続さ
れる。同様にして、カレントミラー回路３０１には基準電流用のトランジスタＱ３２、抵
抗Ｒ３２及び、トランジスタＱ４２が接続され、カレントミラー回路５２１には基準電流
用のトランジスタＱ３３、抵抗Ｒ３３、トランジスタＱ４３が接続されるものである。
【０２３３】
基準電流発生部５１２では、カレントミラー回路１０１が所定の電流ＩRから、残差ア
ンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１及びＩADC２を生成すると
、カレントミラー回路１２１がカレントミラー回路１０１の出力電流ＩＱ３からミラー電
流ＩＱ５を生成する。そして、カレントミラー回路３０１がカレントミラー回路１２１に
よって生成されたミラー電流ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフトに
トラッキングした基準電流ＩDAC２及び、ＩADC３を生成するようになる。
【０２３４】
この回路構成によって、３つのカレントミラー回路１０１，１２１，３０１を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２へ流す
基準電流ＩADC２を生成できるようになる。
【０２３５】
しかも、トランジスタＱ４１〜Ｑ４３の動作安定化によって、カレントミラー回路１０
１，３０１，５２１のトランジスタ動作、ひいては、基準電流発生部５１２の信頼性を向
上できるようになり、高信頼度の温度ドリフト補償機能付きのパイプラインＡＤ変換装置
＃１２を提供できるようになる。
【実施例１３】
【０２３６】
続いて、図１６を参照して、第１３の実施例としてのパイプラインＡＤ変換装置＃１３
について説明する。この実施例では、第５の実施例で説明したパイプラインＡＤ変換装置
＃５に、更に、基準電流用のトランジスタＱ３１〜Ｑ３３が追加して接続される。パイプ
ラインＡＤ変換装置＃１３において、トランジスタＱ３１はカレントミラー回路１０３に
接続される。同様にして、トランジスタＱ３２がカレントミラー回路３０３に接続され、
トランジスタＱ３３がカレントミラー回路５２３に接続されたものである。
【０２３７】
図１６に示すパイプラインＡＤ変換装置＃１３は、温度ドリフト補償機能付きの基準電
流発生部５１３及び複数のパイプラインステージＩ，II，III等を有して構成され、アナ
ログの入力信号Ｓinを入力し、当該入力信号Ｓinをアナログデジタル変換してｎビットの
デジタルの出力信号ＳOUT１〜ＳOUTｎ−１を出力するものである。基準電流発生部５１３
は、３段のパイプラインステージＩ，II，IIIの場合、１個の定電流源１７とカレントミ
ラー回路１０３，１２３，３０３，１４３，５２３，１６３を有して構成される。なお、
第５の実施例と同じ符号及び同じ名称のものは同じ機能を有するので、その説明を省略す
る。
【０２３８】
カレントミラー回路１０３には、第５の実施例のカレントミラー回路１１６に対して第
１４のトランジスタの一例となるｎｐｎ型のバイポーラトランジスタ（以下単にトランジ
スタＱ３１という）が接続される。トランジスタＱ３１のベースは、トランジスタＱ１，
Ｑ２，Ｑ３のベースに各々接続され、そのエミッタが抵抗Ｒ３１（第４の抵抗）の一端に
接続される。抵抗Ｒ３１の他端は共通電位ＣOMに接続される。トランジスタＱ３１のコレ
クタは、第２のｎビットＡＤ変換器ＡＤ２に接続される。
【０２３９】
カレントミラー回路１０３は、第１の電流ＩRからｎビットＤＡ変換器ＤＡ１における
基準電流ＩDAC１と、ｎビットＡＤ変換器ＡＤ２における基準電流ＩADC２（第２の基準電
流）とを生成する。ｎビットＤＡ変換器ＤＡ１は、基準電流ＩDAC１及びｎビットのデジ
タルの出力信号ＳOUT１を入力して、当該出力信号ＳOUT１をデジタルアナログ変換してア
ナログ信号Ｓout１を減算器１に出力する。ｎビットＡＤ変換器ＡＤ２は、基準電流ＩADC
２及び残差出力ＳIN２を入力し、当該残差出力ＳIN２をアナログデジタル変換して、ｎビ
ットのデジタルの出力信号ＳOUT２を出力する。
【０２４０】
カレントミラー回路３０３には、第５の実施例のカレントミラー回路１３６に対して第
１４のトランジスタの一例となるトランジスタＱ３２が接続される。トランジスタＱ３２
のベースは、トランジスタＱ６，Ｑ７，Ｑ８のベースに各々接続され、そのエミッタが抵
抗Ｒ３２の一端に接続される。抵抗Ｒ３２の他端は共通電位ＣOMに接続される。トランジ
スタＱ３２のコレクタは、ｎビットＡＤ変換器ＡＤ３に接続される。
【０２４１】
カレントミラー回路３０３は、カレントミラー回路１２３のミラー電流ＩＱ５からｎビ
ットＤＡ変換器ＤＡ２における基準電流ＩDAC２と、ｎビットＡＤ変換器ＡＤ３における
基準電流ＩADC３とを生成する。ｎビットＤＡ変換器ＤＡ２は、基準電流ＩDAC２及びｎビ
ットのデジタルの出力信号ＳOUT２を入力して、当該出力信号ＳOUT２をデジタルアナログ
変換してアナログ信号Ｓout２を減算器２に出力する。ｎビットＡＤ変換器ＡＤ３は、基
準電流ＩADC３及び残差出力ＳIN３を入力し、当該残差出力ＳIN３をアナログデジタル変
換して、ｎビットのデジタルの出力信号ＳOUT３を出力する。
【０２４２】
カレントミラー回路５２３には、第５の実施例のカレントミラー回路１５６に対して第
１４のトランジスタの一例となるトランジスタＱ３３が接続される。トランジスタＱ３３
のベースは、トランジスタＱ９，Ｑ１０，Ｑ１１のベースに各々接続され、そのエミッタ
が抵抗Ｒ３３の一端に接続される。抵抗Ｒ３３の他端は共通電位ＣOMに接続される。トラ
ンジスタＱ３３のコレクタは、図示しないｎビットＡＤ変換器ＡＤ４に接続される。
【０２４３】
カレントミラー回路５２３は、カレントミラー回路１４３のミラー電流ＩＱ１３からｎ
ビットＤＡ変換器ＤＡ３における基準電流ＩDAC３と、図示しないｎビットＡＤ変換器Ａ
Ｄ４における基準電流ＩADC４とを生成する。ｎビットＤＡ変換器ＤＡ３は、基準電流ＩD
AC３及びｎビットのデジタルの出力信号ＳOUT３を入力して、当該出力信号ＳOUT３をデジ
タルアナログ変換してアナログ信号Ｓout３を減算器３に出力する。図示しないｎビット
ＡＤ変換器ＡＤ４は、基準電流ＩADC４及び残差出力ＳIN４を入力し、当該残差出力ＳIN
４をアナログデジタル変換して、ｎビットのデジタルの出力信号ＳOUT４を出力するよう
になる。
【０２４４】
このように、第１３の実施例としてのパイプラインＡＤ変換装置＃１３によれば、基準
電流発生部５１３を備え、そのカレントミラー回路１０３には、基準電流用のトランジス
タＱ３１、抵抗Ｒ３１、動作安定用のトランジスタＱ２１及び抵抗Ｒ２１が接続される。
【０２４５】
カレントミラー回路１２３には動作安定用のトランジスタＱ２２及び、抵抗Ｒ２２が接
続され、カレントミラー回路３０３に基準電流用のトランジスタＱ３２、抵抗Ｒ３２、動
作安定用のトランジスタＱ２３及び抵抗Ｒ２３が接続され、カレントミラー回路１４３に
動作安定用のトランジスタＱ２４及び抵抗Ｒ２４が接続され、カレントミラー回路５２３
に基準電流用のトランジスタＱ３３、抵抗Ｒ３３、動作安定用のトランジスタＱ２５及び
抵抗Ｒ２５が接続され、カレントミラー回路１６３に動作安定用のトランジスタＱ２６及
び抵抗Ｒ２６が接続されるものである。
【０２４６】
基準電流発生部５１３では、カレントミラー回路１０３が所定の電流ＩRから、残差ア
ンプＵ１１の温度ドリフトにトラッキングした基準電流ＩDAC１及びＩADC２を生成すると
、カレントミラー回路１２３がカレントミラー回路１０３の出力電流ＩＱ３からミラー電
流ＩＱ５を生成する。そして、カレントミラー回路３０３がカレントミラー回路１２３に
よって生成されたミラー電流ＩＱ５から、残差アンプＵ１１及びＵ１２の温度ドリフトに
トラッキングした基準電流ＩDAC２及び、ＩADC３を生成するようになる。
【０２４７】
この回路構成によって、３つのカレントミラー回路１０３，１２３，３０３を用いた簡
単な補償回路により、温度変化に対する残差アンプＵ１１のゲイン変動とトラッキングし
た出力電流ＩＱ３から生成されるミラー電流ＩＱ５によって、残差アンプＵ１１及びＵ１
２の温度ドリフトを補償可能な基準電流ＩDAC２及び、ｎビットＡＤ変換器ＡＤ２へ流す
基準電流ＩADC２を生成できるようになる。
【０２４８】
しかも、トランジスタＱ２１，Ｑ２３，Ｑ２５が接続されることで、トランジスタＱ１
，Ｑ２，Ｑ３のベース電流や、トランジスタＱ６，Ｑ７，Ｑ８のベース電流や、トランジ
スタＱ９，Ｑ１０，Ｑ１１のベース電流を補償できるので、トランジスタＱ１，Ｑ２，Ｑ
３や、トランジスタＱ６，Ｑ７，Ｑ８、トランジスタＱ９，Ｑ１０，Ｑ１１の同時ＯＮ動
作におけるベース電流による誤差を緩和できるようになる。
【０２４９】
また、トランジスタＱ２２，Ｑ２４，Ｑ２６が接続されることで、トランジスタＱ４，
Ｑ５のベース電流や、トランジスタＱ１２，Ｑ１３のベース電流や、トランジスタＱ１４
，Ｑ１５のベース電流を補償できるので、トランジスタＱ４，Ｑ５や、トランジスタＱ１
２，Ｑ１３、トランジスタＱ１４，Ｑ１５の同時ＯＮ動作におけるベース電流による誤差
を緩和できるようになる。これらのトランジスタＱ２１〜Ｑ２６や、トランジスタＱ４１
〜Ｑ４３の動作安定化によって、カレントミラー回路１０３，１２３，３０３，１４３，
５２３，１６３のトランジスタ動作、ひいては、基準電流発生部５１３の信頼性を向上で
きるようになり、高信頼度の温度ドリフト補償機能付きのパイプラインＡＤ変換装置＃１
３を提供できるようになる。
【０２５０】
上述した第１〜第１３の実施例では、トランジスタＱ１〜Ｑ１１，Ｑ２１，Ｑ２３，Ｑ
２５，Ｑ３１〜Ｑ３３，Ｑ４１〜Ｑ４３に関してｎｐｎ型のバイポーラトランジスタで構
成し、トランジスタＱ４，Ｑ５，Ｑ１２〜Ｑ１５，Ｑ２２，Ｑ２４，Ｑ２６，Ｑ７１〜Ｑ
７３に関してｐｎｐ型のバイポーラトランジスタで構成する場合について説明したが、こ
れに限られることはなく、トランジスタＱ１〜Ｑ１１，Ｑ２１，Ｑ２３，Ｑ２５，Ｑ３１
〜Ｑ３３，Ｑ４１〜Ｑ４３に関してｐｎｐ型のバイポーラトランジスタで構成し、トラン
ジスタＱ４，Ｑ５，Ｑ１２〜Ｑ１５，Ｑ２２，Ｑ２４，Ｑ２６，Ｑ７１〜Ｑ７３に関して
ｎｐｎ型のバイポーラトランジスタで構成する場合であっても同様な効果が得られる。
【産業上の利用可能性】
【０２５１】
この発明は、カレントミラー回路を用いた補償回路を有して、アナログ信号をデジタル
信号に変換する温度ドリフト補償機能付きのパイプラインＡＤ変換装置に適用して極めて
好適である。
【符号の説明】
【０２５２】
＃１〜＃１３  パイプラインＡＤ変換装置
４，５，６  増幅器（残差アンプ）、
１０１，１０３，１１１〜１１４，１１６，１１７，１１９，１２１〜１２４，１２６
〜１２９，１３１〜１３４，１３６，１３７，１３９，１４１〜１４４，１４６〜１４９
，１５１〜１５４，１５６，１５７，１５９，１６１〜１６４，１６６〜１６９，３０１
，３０３，５２１，５２３  カレントミラー回路、
２Ｉ１，２Ｉ２，１７  定電流源
５０１〜５１３  基準電流発生部
ＱＡ１，ＱＢ１，ＱＡ２，ＱＢ２  トランジスタ
Ｑ１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３３，Ｑ４１〜Ｑ４３，Ｑ７１〜Ｑ７３  
トランジスタ
ＲＬ１，ＲＬ２  負荷抵抗
ＲＥ１，ＲＥ２  エミッタ抵抗
Ｒ１〜Ｒ１６，Ｒ２１〜Ｒ２６，Ｒ３１〜Ｒ３３  抵抗  
【図１】
2011050028.tif 000003
【図２】
2011050028.tif 000004
【図３】
2011050028.tif 000005
【図４】
2011050028.tif 000006
【図５】
2011050028.tif 000007
【図６】
2011050028.tif 000008
【図７】
2011050028.tif 000009
【図８】
2011050028.tif 000010
【図９】
2011050028.tif 000011
【図１０】
2011050028.tif 000012
【図１１】
2011050028.tif 000013
【図１２】
2011050028.tif 000014
【図１３】
2011050028.tif 000015
【図１４】
2011050028.tif 000016
【図１５】
2011050028.tif 000017
【図１６】
2011050028.tif 000018