(57)【要約】【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の導電層と複数の絶縁層とがそれぞれ交互に積層され、前記複数の導電層が階段状に加工された階段構造部を有する積層体と、
前記階段構造部を覆って設けられた層間絶縁層と、
前記層間絶縁層を貫通し、それぞれが対応する各段の前記導電層に達して形成された複数のコンタクトホールの内部に設けられたコンタクト電極と、
を備え、
前記複数のコンタクトホールの底部の孔径は略同じであり、下段側の前記導電層に達するコンタクトホールは、上段側の前記導電層に達するコンタクトホールよりも深く、上端部の孔径が大きいことを特徴とする半導体装置。
【請求項２】
導電層と絶縁層とを交互に複数積層する工程と、
前記導電層と前記絶縁層との積層体の一部を階段状に加工する工程と、
前記階段状に加工された導電層を覆う層間絶縁層を形成する工程と、
前記層間絶縁層を貫通し、それぞれが対応する各段の前記導電層に達する複数のコンタクトホールを形成する工程と、
前記コンタクトホールの内部にコンタクト電極を設ける工程と、
を備え、
前記コンタクトホールを形成する工程は、
下段側の前記導電層上に形成されるコンタクトホールの方が上段側の前記導電層上に形成されるコンタクトホールよりも孔径が大きくなるように、前記複数のコンタクトホールを前記層間絶縁層に形成する工程と、
前記コンタクトホールの側壁に犠牲膜を形成し、相対的に孔径の小さな少なくとも１つのコンタクトホールに対してはその内部を前記犠牲膜で埋める工程と、
前記犠牲膜で埋められていないコンタクトホールの底部の下方の前記層間絶縁層を、前記側壁に形成された前記犠牲膜をマスクにしてエッチングする工程と、
前記コンタクトホール内の前記犠牲膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記側壁に前記犠牲膜を形成することで、前記犠牲膜で埋められていない少なくとも１つのコンタクトホールにおける前記犠牲膜の内側の孔径を、前記犠牲膜で埋められたコンタクトホールの底部の孔径と略同じにすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記犠牲膜の内側の孔径が、前記犠牲膜で埋められたコンタクトホールの底部の孔径と略同じとされた前記コンタクトホールに対して、前記コンタクトホールの底部の下方の前記層間絶縁層を、前記側壁に形成された前記犠牲膜をマスクにしてエッチングした後、追加の犠牲膜の埋め込みを行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記積層体における前記階段状に加工された部分を、前記層間絶縁層とは異なる材料のストッパー層で覆った後で、前記ストッパー層上に前記層間絶縁層を形成し、
前記層間絶縁層を貫通して前記ストッパー層に達したコンタクトホールに対して、前記犠牲膜の埋め込みを行うことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
また、特許文献１には、積層された複数の導電層のそれぞれを上層配線と接続させるための構造として、導電層の階段構造が開示されている。すなわち、導電層を下層ほど長くなるようにしている。そして、階段構造を覆う層間絶縁層に各導電層に達するコンタクトホールを形成し、そのコンタクトホール内にコンタクト電極が埋め込まれる。
【０００４】
コンタクトホールはエッチングにより形成されるが、そのときコンタクトホールの深さが深くなるほど底部径が小さくなる傾向がある。深さの異なる各コンタクトホール間での底部径の差は、各導電層とコンタクト電極との接触面積の差となり、階層の異なるメモリセル間での特性ばらつきにつながるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数の導電層と複数の絶縁層とがそれぞれ交互に積層され、前記複数の導電層が階段状に加工された階段構造部を有する積層体と、前記階段構造部を覆って設けられた層間絶縁層と、前記層間絶縁層を貫通し、それぞれが対応する各段の前記導電層に達して形成された複数のコンタクトホールの内部に設けられたコンタクト電極と、を備え、前記複数のコンタクトホールの底部の孔径は略同じであり、下段側の前記導電層に達するコンタクトホールは、上段側の前記導電層に達するコンタクトホールよりも深く、上端部の孔径が大きいことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、導電層と絶縁層とを交互に複数積層する工程と、前記導電層と前記絶縁層との積層体の一部を階段状に加工する工程と、前記階段状に加工された導電層を覆う層間絶縁層を形成する工程と、前記層間絶縁層を貫通し、それぞれが対応する各段の前記導電層に達する複数のコンタクトホールを形成する工程と、前記コンタクトホールの内部にコンタクト電極を設ける工程と、を備え、前記コンタクトホールを形成する工程は、下段側の前記導電層上に形成されるコンタクトホールの方が上段側の前記導電層上に形成されるコンタクトホールよりも孔径が大きくなるように、前記複数のコンタクトホールを前記層間絶縁層に形成する工程と、前記コンタクトホールの側壁に犠牲膜を形成し、相対的に孔径の小さな少なくとも１つのコンタクトホールに対してはその内部を前記犠牲膜で埋める工程と、前記犠牲膜で埋められていないコンタクトホールの底部の下方の前記層間絶縁層を、前記側壁に形成された前記犠牲膜をマスクにしてエッチングする工程と、前記コンタクトホール内の前記犠牲膜を除去する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図。
【図２】同メモリセルアレイにおける要部の拡大断面図。
【図３】本発明の実施形態に係る半導体装置における階段状コンタクト構造部の模式断面図。
【図４】図３に示す階段状コンタクト構造部の形成方法を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】図７に続く工程を示す模式断面図。
【図９】図８に続く工程を示す模式断面図。
【図１０】図９に続く工程を示す模式断面図。
【図１１】本発明の実施形態に係る半導体装置における階段状コンタクト構造部の他の具体例を示す模式断面図。
【図１２】本発明の実施形態に係る半導体装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式図である。なお、図１においては、図を見易くするために、メモリホール内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１１】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬ１〜ＷＬ４はＺ方向に積層されている。
【００１２】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延在する溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００１５】
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホールを介してつながっている。
【００１６】
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１７】
図２は、シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の拡大断面を示す。
【００１８】
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
【００１９】
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２０】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜３３は、例えばシリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００２１】
再び図１を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２２】
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２３】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２４】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
【００２５】
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
【００２６】
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２７】
次に、図３は、各導電層ＷＬ１〜ＷＬ４を、図示しない上層配線と接続させるためのコンタクト領域の断面構造を示す。このコンタクト領域は、図１に示すメモリセルアレイ領域よりもＸ方向に見て外側の領域である。図３では、図１では省略した層間の絶縁層を絶縁層２５として示している。
【００２８】
前述した積層体の一部はコンタクト領域で階段状に加工されている。すなわち、下層の導電層ほどＸ方向の長さが長くされている。
【００２９】
この階段構造部はストッパー層４２で覆われ、そのストッパー層４２上に層間絶縁層４３が設けられている。例えば、ストッパー層４２はシリコン窒化物であり、層間絶縁層４３はシリコン酸化物である。
【００３０】
層間絶縁層４３及びストッパー層４２には複数のコンタクトホール６１〜６４が形成されている。それぞれのコンタクトホール６１〜６４は、階段状に加工された各段の対応する導電層ＷＬ１〜ＷＬ４に達している。
【００３１】
各コンタクトホール６１〜６４内にはコンタクト電極６０が設けられている。コンタクト電極６０としては、例えばチタン、窒化チタンなどの密着性に優れたバリアメタルと、タングステン、銅、ルテニウムなどの埋め込み性に優れた金属との組み合わせを用いることができる。バリアメタルは各コンタクトホール６１〜６４の内壁に形成され、その内側にタングステンなどが埋め込まれる。各導電層ＷＬ１〜ＷＬ４は、コンタクト電極６０を介して、図示しない上層の配線と接続される。
【００３２】
コンタクトホール６１は、層間絶縁層４３、ストッパー層４２及びその下の絶縁層２５を貫通して導電層ＷＬ１に達する。コンタクトホール６１の孔径は深さ方向でほぼ一定である。あるいは、コンタクトホール６１は、上端部から底部にかけて徐々に孔径が縮小していく逆円錐台状に形成されていてもよい。
【００３３】
コンタクトホール６２は、層間絶縁層４３、ストッパー層４２及びその下の絶縁層２５を貫通して導電層ＷＬ２に達する。コンタクトホール６２は、深さ方向の途中に段が形成され、底部の孔径よりも上端部の孔径の方が大きい。
【００３４】
コンタクトホール６３は、層間絶縁層４３、ストッパー層４２及びその下の絶縁層２５を貫通して導電層ＷＬ３に達する。コンタクトホール６３は、深さ方向の途中に段が形成され、底部の孔径よりも上端部の孔径の方が大きい。
【００３５】
コンタクトホール６４は、層間絶縁層４３、ストッパー層４２及びその下の絶縁層２５を貫通して導電層ＷＬ４に達する。コンタクトホール６４は、深さ方向の途中に段が形成され、底部の孔径よりも上端部の孔径の方が大きい。
【００３６】
層間絶縁層４３の上面は平坦化され、その上面からの各コンタクトホール６１〜６４の深さは異なる。より下層（下段）の導電層に達するコンタクトホールほど深くなっている。すなわち、導電層ＷＬ１に達するコンタクトホール６１よりも導電層ＷＬ２に達するコンタクトホール６２の方が深く、このコンタクトホール６２よりも導電層ＷＬ３に達するコンタクトホール６３の方が深く、このコンタクトホール６３よりも導電層ＷＬ４に達するコンタクトホール６４の方が深い。
【００３７】
各コンタクトホール６１〜６４の底部の孔径は略同じである。また、深いコンタクトホールほど、上端部の孔径が大きい。すなわち、コンタクトホール６１よりもコンタクトホール６２の方が上端部の孔径が大きく、コンタクトホール６２よりもコンタクトホール６３の方が上端部の孔径が大きく、コンタクトホール６３よりもコンタクトホール６４の方が上端部の孔径が大きい。
【００３８】
次に、本実施形態に係る半導体装置における階段状コンタクト構造部の形成方法を、図４〜図１０を参照して説明する。
【００３９】
まず、図４（ａ）に示す積層体を形成する。例えば、ＣＶＤ（chemical vapor deposition）法により、図１に示すバックゲートＢＧ上に、絶縁層２５と導電層ＷＬ１〜ＷＬ４とを交互に形成する。
【００４０】
この積層体の形成後、メモリセルアレイ領域の積層体に対しては図１に例示したメモリセルアレイが形成される。メモリセルアレイ領域の外側の階段状コンタクト領域の積層体に対しては、図４（ｂ）に示すように階段状の加工が行われる。具体的には、最上層の絶縁層２５上に形成した図示しないレジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト膜をマスクにしてそれぞれ一層分の絶縁層２５及び導電層をエッチングする工程とを複数回繰り返す。階段構造部の各段の導電層ＷＬ１〜ＷＬ４上には絶縁層２５が残される。
【００４１】
階段構造部の形成後、図５（ａ）に示すように、階段構造部を覆うストッパー層４２を形成する。ストッパー層４２は例えばシリコン窒化物からなる。ストッパー層４２の形成後、その上に層間絶縁層４３を形成し、平坦化する。層間絶縁層４３は例えばシリコン酸化物からなる。
【００４２】
次に、図５（ｂ）に示すように、層間絶縁層４３上に第１のマスク材４４を形成し、さらに第１のマスク材４４上に第２のマスク材４５を形成する。例えば、第１のマスク材４４は有機膜であり、第２のマスク材４５はシリコン酸化膜である。
【００４３】
第２のマスク材４５上にはレジスト膜４６が形成される。レジスト膜４６はパターニングされ、複数の開口５１〜５４が形成される。複数の開口５１〜５４は、開口径がそれぞれ異なる。上段側の導電層上に位置する開口に比べて、下段側の導電層上に位置する開口の方が開口径が大きくなっている。例えば、最上段の導電層ＷＬ１上に形成された開口５１の開口径を２ａとすると、上から２段目の導電層ＷＬ２上に形成された開口５２の開口径は、開口５１の開口径の２倍の４ａにしている。上から３段目の導電層ＷＬ３上に形成された開口５３の開口径は、開口５１の開口径の３倍の６ａにしている。上から４段目の導電層ＷＬ４上に形成された開口５４の開口径は、開口５１の開口径の４倍の８ａにしている。
【００４４】
次に、レジスト膜４６をマスクにして、図６（ａ）に示すように、第２のマスク材４５及び第１のマスク材４４を、層間絶縁層４３が露出するまで、例えばＲＩＥ（Reactive Ion Etching）法でエッチングする。レジスト膜４６の開口５１の下には、その開口５１の開口径２ａと略同じ孔径のホール５５が形成される。レジスト膜４６の開口５２の下には、その開口５２の開口径４ａと略同じ孔径のホール５６が形成される。レジスト膜４６の開口５３の下には、その開口５３の開口径６ａと略同じ孔径のホール５７が形成される。レジスト膜４６の開口５４の下には、その開口５４の開口径８ａと略同じ孔径のホール５８が形成される。またこのとき、第１のマスク材４４と同じ有機物系のレジスト膜４６は消費され除去される。
【００４５】
次に、第１のマスク材４４及び第２のマスク材４５をマスクにして、図６（ｂ）に示すように、層間絶縁層４３を例えばＲＩＥ法でエッチングする。このとき、層間絶縁層４３と同じシリコン酸化物系の第２のマスク材４５は消費され、除去される。
【００４６】
ホール５５の下の層間絶縁層４３にはホール５５の孔径と略同じ孔径のコンタクトホール６１が形成され、ホール５６の下の層間絶縁層４３にはホール５６の孔径と略同じ孔径のコンタクトホール６２が形成され、ホール５７の下の層間絶縁層４３にはホール５７の孔径と略同じ孔径のコンタクトホール６３が形成され、ホール５８の下の層間絶縁層４３にはホール５８の孔径と略同じ孔径のコンタクトホール６４が形成される。したがって、コンタクトホール６１の上端部の孔径は２ａ、コンタクトホール６２の上端部の孔径は４ａ、コンタクトホール６３の上端部の孔径は６ａ、コンタクトホール６４の上端部の孔径は８ａとなる。
【００４７】
このときのエッチングは、最上段の導電層ＷＬ１上に形成されるコンタクトホール６１の底部が、ストッパー層４２に達するまで行われる。下段側の他のコンタクトホール６２〜６４の底部は層間絶縁層４３中にとどまる。
【００４８】
層間絶縁層４３のエッチングでは、シリコン窒化物系のストッパー層４２に対してシリコン酸化物系の層間絶縁層４３の方がエッチングレートが高くなるように組成等が調整された例えばフルオロカーボンを含むガスが用いられる。また、後述するストッパー層４２のエッチングでは、シリコン酸化物系の絶縁層２５に対してシリコン窒化物系のストッパー層４２の方がエッチングレートが高くなるように組成等が調整された例えばフルオロカーボンを含むガスが用いられる。
【００４９】
次に、図７（ａ）に示すように、犠牲膜８０を形成する。犠牲膜８０は、第１のマスク材４４の上面と各コンタクトホール６１〜６４の内壁（側壁及び底部）に形成される。このとき犠牲膜８０の膜厚が等方的に例えばａとなるように制御する。最も孔径の小さいコンタクトホール６１の孔径は２ａであり、よって対向する側壁間の距離が２ａである。このため、コンタクトホール６１の側壁に膜厚ａの犠牲膜８０が形成されることで、コンタクトホール６１内は犠牲膜８０で埋められる。
【００５０】
他のコンタクトホール６２〜６４の側壁にも膜厚ａの犠牲膜８０が形成される。したがって、犠牲膜８０が形成される前の状態で孔径が４ａであったコンタクトホール６２においては、側壁に形成された犠牲膜８０の内側の孔径が２ａになる。犠牲膜８０が形成される前の状態で孔径が６ａであったコンタクトホール６３においては、側壁に形成された犠牲膜８０の内側の孔径が４ａになる。犠牲膜８０が形成される前の状態で孔径が８ａであったコンタクトホール６４においては、側壁に形成された犠牲膜８０の内側の孔径が６ａになる。
【００５１】
犠牲膜８０は、例えばフロロカーボンなどの炭素とフッ素を含む膜である。これは、例えばＣＦ４、ＣＨ４、ＣＨ２Ｆ２、Ｈ２などの原料ガスを用いたＣＶＤ法で形成される。
【００５２】
次に、ＲＩＥ法によるエッチングを行う。これにより、図７（ｂ）に示すように、第１のマスク材４４の上面及びコンタクトホール６２〜６４の底部の犠牲膜８０が除去される。さらに、犠牲膜８０が除去されたコンタクトホール６２〜６４の底部に対してエッチングを続け、その下方の層間絶縁層４３をエッチングする。このとき、各コンタクトホール６２〜６４の側壁に形成された犠牲膜８０がマスクとなり、追加エッチングによって得られた各コンタクトホール６２〜６４の底部の孔径はそれぞれ２ａ、４ａ、６ａとなる。
【００５３】
このときのエッチングは、コンタクトホール６２の底部が、ストッパー層４２に達するまで行われる。下段側の他のコンタクトホール６３、６４の底部は層間絶縁層４３中にとどまる。
【００５４】
このエッチング前にコンタクトホール６１内は犠牲膜８０で埋められ、全体がマスクされているため、底部の深さ方向の位置及び孔径が変動しない。すなわち、コンタクトホール６１の底部の孔径は２ａに維持される。また、側壁に形成された犠牲膜８０をマスクとした上記追加エッチングによりストッパー層４２に達したコンタクトホール６２の底部の孔径も２ａとなる。
【００５５】
以降、前述したような犠牲膜８０の形成とエッチングとを繰り返す。
【００５６】
すなわち、図８（ａ）に示すように、再び、第１のマスク材４４上およびまだ犠牲膜８０で埋まっていないコンタクトホール６２〜６４内に追加の犠牲膜８０を形成する。このときも犠牲膜８０の膜厚を等方的に例えばａとなるように制御する。これにより、１回目の犠牲膜８０の形成により孔径が２ａに狭められたコンタクトホール６２内が犠牲膜８０で埋まる。
【００５７】
この２回目の犠牲膜８０が形成される前の状態で孔径が４ａであったコンタクトホール６３においては、側壁に形成された犠牲膜８０の内側の孔径が２ａになる。２回目の犠牲膜８０が形成される前の状態で孔径が６ａであったコンタクトホール６４においては、側壁に形成された犠牲膜８０の内側の孔径が４ａになる。
【００５８】
次に、ＲＩＥ法によるエッチングを行う。これにより、図８（ｂ）に示すように、第１のマスク材４４の上面及びコンタクトホール６３、６４の底部の犠牲膜８０が除去される。さらに、犠牲膜８０が除去されたコンタクトホール６３、６４の底部に対してエッチングを続け、その下方の層間絶縁層４３をエッチングする。このとき、各コンタクトホール６３、６４の側壁に形成された犠牲膜８０がマスクとなり、このときの追加エッチングによって得られた各コンタクトホール６３、６４の底部の孔径はそれぞれ２ａ、４ａとなる。
【００５９】
このときのエッチングは、コンタクトホール６３の底部が、ストッパー層４２に達するまで行われる。残りのコンタクトホール６４の底部は層間絶縁層４３中にとどまる。
【００６０】
このときのエッチング前にコンタクトホール６１、６２内は犠牲膜８０で埋められ、全体がマスクされているため、底部の深さ方向の位置及び孔径が変動しない。すなわち、コンタクトホール６１、６２の底部の孔径は２ａに維持される。また、側壁に形成された犠牲膜８０をマスクとしたこのときの追加エッチングによりストッパー層４２に達したコンタクトホール６３の底部の孔径は２ａとなる。
【００６１】
次に、図９（ａ）に示すように、再び、第１のマスク材４４上およびまだ犠牲膜８０で埋まっていないコンタクトホール６３、６４内に追加の犠牲膜８０を形成する。このときも犠牲膜８０の膜厚を等方的に例えばａとなるように制御する。これにより、前回（２回目）の犠牲膜８０の形成により孔径が２ａに狭められたコンタクトホール６３内が犠牲膜８０で埋まる。
【００６２】
この３回目の犠牲膜８０が形成される前の状態で孔径が４ａであったコンタクトホール６４においては、側壁に形成された犠牲膜８０の内側の孔径が２ａになる。
【００６３】
次に、ＲＩＥ法によるエッチングを行う。これにより、図９（ｂ）に示すように、第１のマスク材４４の上面及びコンタクトホール６４の底部の犠牲膜８０が除去される。さらに、犠牲膜８０が除去されたコンタクトホール６４の底部に対してエッチングを続け、その下方の層間絶縁層４３をエッチングする。このとき、コンタクトホール６４の側壁に形成された犠牲膜８０がマスクとなり、このときの追加エッチングによって得られたコンタクトホール６４の底部の孔径は２ａとなる。このときのエッチングは、コンタクトホール６４の底部がストッパー層４２に達するまで行われる。
【００６４】
このときのエッチング前にコンタクトホール６１〜６３内は犠牲膜８０で埋められ、全体がマスクされているため、底部の深さ方向の位置及び孔径が変動しない。すなわち、コンタクトホール６１〜６３の底部の孔径は２ａに維持される。そして、側壁に形成された犠牲膜８０をマスクとしたこのときの追加エッチングによりストッパー層４２に達したコンタクトホール６４の底部の孔径は２ａとなる。したがって、この時点（底部がストッパー層４２に達した状態）で、すべてのコンタクトホール６１〜６４の底部の孔径は略同じにそろえられることになる。
【００６５】
次に、図１０（ａ）に示すように、すべてのコンタクトホール６１〜６４内から、例えばドライエッチングにより犠牲膜８０を除去する。
【００６６】
次に、各コンタクトホール６１〜６４の底部の下のストッパー層４２及びそのストッパー層４２の下の絶縁層２５をＲＩＥ法でエッチングし、除去する。これにより、図１０（ｂ）に示すように、コンタクトホール６１の底部に最上段の導電層ＷＬ１が露出し、コンタクトホール６２の底部に上から２段目の導電層ＷＬ２が露出し、コンタクトホール６３の底部に上から３段目の導電層ＷＬ３が露出し、コンタクトホール６４の底部に上から４段目の導電層ＷＬ４が露出する。
【００６７】
以上説明した、第１のマスク材４４のエッチング、層間絶縁層４３のエッチング、犠牲膜８０の形成、犠牲膜８０のエッチング、層間絶縁層４３の追加エッチング、・・・・、犠牲膜８０の除去、ストッパー層４２のエッチング、絶縁層２５のエッチング、という一連の工程は、ガス種、投入電力等の条件を切り替えつつ、所望の減圧雰囲気が維持された同一チャンバー内で続けて行われる。処理内容ごとに、複数のチャンバー間で被処理体の移動及び搬出入を行う必要がなく効率的である。
【００６８】
その後、酸素ガス等を用いたエッチングにより第１のマスク材４４を除去した後、コンタクト電極形成前の前処理として、フッ化水素酸、硫化水素などを用いた薬液処理を行い、コンタクトホール６１〜６４底部の自然酸化膜、ＲＩＥ後の残留物、大気搬送中に付く汚染物質などをコンタクトホール６１〜６４内から取り除く。
【００６９】
次に、バリアメタル（例えばチタンと窒化チタン）をＣＶＤ法によりコンタクトホール６１〜６４の内壁（側壁及び底部）に形成した後、熱処理を行い、各コンタクトホール６１〜６４の底部の各導電層ＷＬ１〜ＷＬ４をチタンシリサイド化させる。この後、バリアメタルの内側に、ＣＶＤ法により例えばタングステンを埋め込み、図３に示すように、各コンタクトホール６１〜６４内にコンタクト電極６０を設ける。
【００７０】
本実施形態によれば、深さの異なる複数のコンタクトホール６１〜６４の底部の孔径を略同じにそろえることができる。これは、前述したように、各コンタクトホール６１〜６４を形成するためのマスクの開口径と、犠牲膜８０の膜厚とを適切に制御することで実現される。
【００７１】
犠牲膜８０を形成する前の段階ですでに所望の孔径とされたコンタクトホール６１に対しては、１回目の犠牲膜８０の形成時に犠牲膜８０で埋めてしまう。１回目の犠牲膜８０の形成では内部が犠牲膜８０で埋め込まれないコンタクトホール６２〜６４に対しては、２回目以降の犠牲膜８０の形成工程で、側壁に犠牲膜８０を形成して所望の孔径にする。その状態で下方へのエッチングを行うことで底部の犠牲膜８０を除去すると共に底部の孔径を所望の孔径にすることができる。そして、底部が所望の孔径になったコンタクトホールに対しては犠牲膜８０を埋め込んで、他のコンタクトホールの追加エッチング時にそれ以上加工が行われないようにする。
【００７２】
各コンタクトホール６１〜６４の底部の孔径が略同じということは、各段の導電層ＷＬ１〜ＷＬ４と、各コンタクト電極６０との接触面積、すなわち接触抵抗のばらつきを抑制できる。この結果、階層の異なるメモリセル間での特性ばらつきを抑制することができる。
【００７３】
さらに、本実施形態によれば、深さの深いコンタクトホールほど、その上端部の孔径が大きいため、コンタクト電極６０を埋め込みやすく、深さの深いコンタクトホールであっても空隙を生じさせることなく底部まで確実にコンタクト電極６０を埋め込むことができる。
【００７４】
また、深さの深いコンタクトホールは浅いコンタクトホールに比べて、各導電層と上層配線との間の経路が長くなるが、本実施形態では、深さの深いコンタクトホールは浅いコンタクトホールよりも上端部側が太くなっているため、深いコンタクトホール側での抵抗増大を抑えることができる。
【００７５】
前述した実施形態では、各コンタクトホール６１〜６４は１段階深くなるごとに上端部の孔径が逐次大きくされているが、上端部の孔径の変化は深さの変化に合わせた逐次的でなくてもよい。
【００７６】
例えば、図１１（ａ）に示すように、導電層ＷＬ１に達するコンタクトホール６１と導電層ＷＬ２に達するコンタクトホール６２とで上端部の孔径が同じであってもよい。あるいは、図１１（ｂ）に示すように、導電層ＷＬ２に達するコンタクトホール６２と導電層ＷＬ３に達するコンタクトホール６３とで上端部の孔径が同じであってもよい。あるいは、導電層ＷＬ３に達するコンタクトホール６３と導電層ＷＬ４に達するコンタクトホール６４とで上端部の孔径が同じであってもよい。
【００７７】
例えば図１１（ａ）の構造の場合、図５（ｂ）の工程におけるレジスト膜４６の開口５２の開口径を開口５１と同じ２ａにし、開口５３の開口径を４ａにし、開口５４の開口径を６ａにして、上記実施形態と同様に図６（ｂ）まで工程を進めていく。そして、図６（ｂ）に対応する工程で、コンタクトホール６１に続いてコンタクトホール６２の底部がストッパー層４２に達した時点で、層間絶縁層４３に対する１回目のエッチングを停止し、１回目の犠牲膜８０の形成を行う。このとき、コンタクトホール６１、６２内は犠牲膜８０で埋められる。以降、上記実施形態と同様に工程が進められていく。
【００７８】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７９】
メモリストリングの構成はＵ字状に限らず、図１２に示すようにＩ字状であってもよい。図１２には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
【００８０】
また、導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００８１】
２０…シリコンボディ、２５…絶縁層、３２…電荷蓄積層、４２…ストッパー層、４３…層間絶縁層、６０…コンタクト電極、６１〜６４…コンタクトホール、８０…犠牲膜、ＷＬ１〜ＷＬ４…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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