(57)【要約】【課題】第１の配線と第２の配線との交差部に整流素子と不揮発性記憶素子を有する不揮発性記憶装置で、従来に比して高さを抑えることができる不揮発性記憶装置を提供する。【解決手段】第１の方向に延在するビット線ＢＬと、ビット線ＢＬとは異なる高さに形成され、第２の方向に延在するワード線ＷＬと、ビット線ＢＬとワード線ＷＬとが交差する位置にビット線ＢＬとワード線ＷＬの間に挟持されるように配置される抵抗変化型メモリセルと、を備え、抵抗変化型メモリセルは、抵抗変化素子２０がＮ型半導体層１０とＰ型半導体層３０で挟まれた構造を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される不揮発性メモリセルと、
を備え、
前記不揮発性メモリセルは、不揮発性記憶素子が極性の異なる半導体層で挟まれた構造を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記半導体層は、前記不揮発性記憶素子側の界面にショットキー接合が形成され、前記第１または前記第２の配線側の界面にオーミック接合が形成されていることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記極性の異なる半導体層の少なくとも一方は、前記第１または前記第２の配線と同一形状を有することを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記不揮発性記憶素子は、半導体または絶縁体で形成された抵抗変化層を有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第１の配線、前記不揮発性メモリセルおよび前記第２の配線は、高さ方向に積層され、
前記第１または前記第２の配線は、上下に隣接する前記不揮発性メモリセル間で共有されることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal  Serial  Bus）メモリ、シリコンオーディオなどに広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなるスケーリングに対してトランジスタ特性の高均一化、高信頼性化、高速動作化および高集積化に限界があると言われており、新しい不揮発性メモリが求められている。
【０００３】
このような要求に応える不揮発性メモリとして、相変化メモリ（ＰＣＭ：Phase-Change  Memory）素子や抵抗変化型メモリ（ＲｅＲＡＭ：Resistive  Random  Access  Memory）素子が挙げられる。これらの相変化メモリ素子や抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善するという特徴を有する。
【０００４】
抵抗変化型メモリでは、第１の方向に並行して延在する複数のワード線と、第２の方向に並行して延在する複数のビット線との交差部に、抵抗変化素子がアレイ状に配列して構成される。また、抵抗変化型メモリでは、従来のＮＡＮＤ型フラッシュメモリとは異なり、電流量でセンシングを行うため、ワード線からビット線に向けて電流の向きを規制するための整流素子（ダイオード）が、各メモリセルの抵抗変化素子に直列に設けられる（たとえば、特許文献１参照）。
【０００５】
この整流素子として、一般的に良好な整流特性を実現できるＰＩＮダイオードを用いることができる。しかし、ＰＩＮダイオードを用いる場合には、上記特許文献１によれば、逆方向耐圧を確保するために、真性半導体層（Ｉ層）の厚さを１００ｎｍ以上確保しなければならなかった。そのため、整流素子の高さを抑制するには限界があり、ＰＩＮダイオードを採用したメモリセルを３次元的に積層する場合には、必然的に整流素子の高さに依存して積層されたメモリセルの高さが非常に高くなってしまい、微細加工が困難になるという問題点があった。具体的には、このような積層メモリで加工寸法の微細化を行う場合、整流素子の整流特性を維持するためにはＩ層の分だけ整流素子の高さを維持しなければならないので、整流素子の加工アスペクト比が大きくなりすぎてしまう。その結果、加工自体の難度が増すともにパタン倒壊やパタン曲がりが生じやすくなるという問題点があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−６５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、第１の方向に並行して延在する複数の第１の配線と、第２の方向に並行して延在する複数の第２の配線との交差部に整流素子とともに配置される相変化メモリや抵抗変化型メモリなどの不揮発性記憶素子を有する不揮発性記憶装置において、従来に比して高さを抑えることができる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される不揮発性メモリセルと、を備え、前記不揮発性メモリセルは、不揮発性記憶素子が極性の異なる半導体層で挟まれた構造を有することを特徴とする不揮発性記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、第１の方向に並行して延在する複数の第１の配線と、第２の方向に並行して延在する複数の第２の配線との交差部に整流素子とともに配置される相変化メモリや抵抗変化型メモリなどの不揮発性記憶素子を有する不揮発性記憶装置において、従来に比して高さを抑えることができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施の形態による不揮発性記憶装置のセル構造と回路図の一例を示す図である。
【図２】図２は、不揮発性記憶装置のセル構造と回路図の従来例を示す図である。
【図３】図３は、不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。
【図４】図４は、フォーミング時の抵抗変化型メモリセルの状態を模式的に示す図である。
【図５】図５は、フォーミング完了後の抵抗変化型メモリセルの状態を模式的に示す図である。
【図６】図６は、書き込み時の抵抗変化型メモリセルの状態を模式的に示す図である。
【図７】図７は、消去時の抵抗変化型メモリセルの状態を模式的に示す図である。
【図８】図８は、各半導体層のショットキーバリアを配線側に形成した場合のバンドダイアグラムの一例を示す図である。
【図９−１】図９−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】図９−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】図９−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図９−４】図９−４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図９−５】図９−５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図９−６】図９−６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図９−７】図９−７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図９−８】図９−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１０−１】図１０−１は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１０−３】図１０−３は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０−４】図１０−４は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１０−５】図１０−５は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１０−６】図１０−６は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１１−１】図１１−１は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１１−２】図１１−２は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１１−３】図１１−３は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１１−４】図１１−４は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１１−５】図１１−５は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１１−６】図１１−６は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。また、以下では、不揮発性記憶装置として、抵抗変化型メモリを例に挙げて説明する。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態による不揮発性記憶装置のセル構造と回路図の一例を示す図であり、図２は、不揮発性記憶装置のセル構造と回路図の従来例を示す図である。まず、図２（ａ）に示されるように、従来の不揮発性記憶装置では、第１の方向に延在する第１の配線（ビット線）ＢＬと、第２の方向に延在する第２の配線（ワード線）ＷＬとの交差部に、Ｎ型半導体層５１１、Ｉ型（真性）半導体層（以下、Ｉ層という）５１２、およびＰ型半導体層５１３が積層されたＰＩＮダイオードからなる整流素子５１０と、上下の電極５２１，５２３に挟まれた抵抗変化層５２２からなる抵抗変化素子５２０とが積層されたメモリセルが形成されている。図２（ｂ）には、抵抗変化素子５２０と整流素子５１０とが直列に接続された図２（ａ）に示されるメモリセルの構造の回路図が示されている。このような構造の不揮発性記憶装置では、特許文献１に示されるように、逆方向耐圧を確保するために、このＩ型半導体層５１２の厚さを１００ｎｍ以上確保しなければならない。そのため、積層された素子構造は高くなりやすい。
【００１３】
一方、図１（ａ）に示されるように、第１の実施の形態の不揮発性記憶装置では、Ｎ型半導体層１０が上面に形成された第１の方向に延在する第１の配線（ビット線）ＢＬと、Ｐ型半導体層３０が下面に形成された第２の方向に延在する第２の配線（ワード線）ＷＬと、が形成され、極性の異なる半導体層間の交差位置に、上下の電極２１，２３に挟まれた抵抗変化層２２からなる抵抗変化素子２０が形成されている。ここで、Ｎ型半導体層１０の第１の配線ＢＬ側、およびＰ型半導体層３０の第２の配線ＷＬ側ではオーミックコンタクトとなっている。また、Ｎ型半導体層１０およびＰ型半導体層３０の抵抗変化素子２０側にショットキーバリアが形成されることが望ましい。そのため、これらの接合が形成されるように、電極材料が選定される。これらのＮ型半導体層１０と、抵抗変化素子２０と、Ｐ型半導体層３０とでメモリセル（不揮発性メモリセル）ＭＣが形成される。さらに、Ｎ型半導体層１０またはＰ型半導体層３０の少なくとも一方は、第１の配線ＢＬまたは第２の配線ＷＬと同様にライン状であることが望ましい。図１の例では、第１の配線ＢＬとＮ型半導体層１０とが一括加工され、第２の配線ＷＬとＰ型半導体層３０とが一括加工されることで、Ｎ型半導体層１０とＰ型半導体層３０の両方がライン状となっている。Ｎ型半導体層１０またはＰ型半導体層３０をライン状に加工することで、断面積が広くなり、導入される不純物濃度を低くしても直列抵抗の抑制が可能となる。また、不純物濃度を下げることで、抵抗変化素子２０側の界面に空乏層を形成することができる。
【００１４】
このような構造のメモリセルＭＣでは、２０ｎｍ程度の薄い抵抗変化素子２０をＮ型半導体層１０とＰ型半導体層３０とで挟むことによって、ＰＮ接合を形成し、整流作用を持たせている。また、抵抗変化素子２０側にショットキーバリアが形成され、第１と第２の配線ＢＬ，ＷＬ側でオーミックコンタクトとなるように、Ｎ型およびＰ型半導体層１０，３０と、第１と第２の配線ＢＬ，ＷＬを形成することでも整流作用を持たせている。このような図１（ａ）に示される構造の回路図は、抵抗変化素子２０と整流素子とが一体となった図１（ｂ）、または抵抗変化素子２０の両側にショットキーダイオードが形成された図１（ｃ）のように示される。
【００１５】
そして、図１に示される構造のメモリセルが、２次元的に配置されることで不揮発性記憶装置が構成される。図３は、不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｙ方向（列方向）に並行して延在する複数の第１の配線であるビット線ＢＬｉ（ｉ＝１，２，３，・・・）と、ビット線ＢＬｉとは異なる高さにＸ方向（行方向）に並行して延在する複数の第２の配線であるワード線ＷＬｊ（ｊ＝１，２，３，・・・）とが、互いに交差して配設され、これらの各交差部に抵抗変化素子を極性の異なる半導体層で挟持した構造の抵抗変化型メモリセルＭＣが配置される。
【００１６】
なお、各抵抗変化型メモリセルＭＣがＸ方向とＹ方向の両方に垂直な方向に複数積層されて形成されてもよい。この場合には、後で示されるように、上下の層の抵抗変化型メモリセルＭＣでワード線ＷＬｊまたはビット線ＢＬｉが共用され、メモリセルＭＣを挟んだ上下でワード線ＷＬｊとビット線ＢＬｉの方向が直交するように配線が形成される。
【００１７】
つぎに、このような構造の不揮発性記憶装置の動作について、バンドモデルを用いて説明する。なお、抵抗変化型メモリでは、フォーミングと呼ばれる高電圧印加による初期化過程で、電気伝導のパスとなるフィラメント（filament）と呼ばれる低抵抗部分が発生する。そして、このフィラメントに電流を制御して流すことで、フィラメントがチャージアップまたはメルトによって高抵抗化した状態にリセット（reset）することができ、また、再度電流を制御して流し、フィラメントを伝導状態に回復した状態にセット（set）することができる。フォーミング時に印加される電圧をＶformとし、セット時に印加される電圧をＶsetとし、リセット時に印加される電圧をＶresetとすると、一般的には、Ｖform＞Ｖset＞Ｖresetの関係がある。以下の説明では、フィラメントの伝導に関してはバンドギャップが変化するモデルで記載している。たとえば、“リセット”でバンドギャップが拡大し、“セット”または“フォーミング”でバンドギャップが縮小するように表現している。また、以下の図では、比較例として通常のＰＩＮ型ダイオードと抵抗変化素子とを組み合わせた（積層させた）抵抗変化型メモリのメモリセルの動作についても示している。
【００１８】
＜フォーミング時＞
図４は、フォーミング時の抵抗変化型メモリセルの状態を模式的に示す図である。ここで、（ａ）は、選択／非選択状態のワード線／ビット線への電圧印加状態を示す回路図であり、（ｂ）は、第１の実施の形態による抵抗変化型メモリセルの非選択セルのバンドダイアグラムであり、（ｃ）は、同じく選択セルのバンドダイアグラムである。また、（ｄ）は、比較例による抵抗変化型メモリセルの非選択セルのバンドダイアグラムであり、（ｅ）は、同じく選択セルのバンドダイアグラムである。なお、バンドダイアグラムにおいて、金属膜（抵抗変化素子を構成する電極２１，２３など）に対応する部分は線で表されている。
【００１９】
フォーミング処理時には、図４（ａ）に示されるように、ワード線ＷＬ２にＶformの電圧が印加され、ビット線ＢＬ２は０Ｖとされ、他のワード線ＷＬ１，ＷＬ３には電圧ＶpassWLが印加され、他のビット線ＢＬ１，ＢＬ３には電圧ＶpassBLが印加される。ワード線ＷＬ２とビット線ＢＬ２の交差位置の抵抗変化型メモリセルが選択セルとなり、それ以外の抵抗変化型メモリセルが非選択セルとなる。非選択セルでは、図４（ｂ）に示されるように、ワード線とビット線に印加される電圧の差がほとんどなく、抵抗変化素子（電極２１／抵抗変化層２２／電極２３）とＮ型およびＰ型半導体層１０，３０との間に形成されるショットキーバリアの影響で、キャリアが流れない状態となる。一方、選択セルでは、図４（ｃ）に示されるように、ワード線ＷＬとビット線ＢＬとの間に順方向電圧Ｖformが印加される状態となる。しかし、抵抗変化層２２はまだ抵抗が高いので、電圧は主に抵抗変化層２２に印加される。
【００２０】
比較例についても、非選択セルでは、図４（ｄ）に示されるように、ワード線ＷＬ２とビット線ＢＬ２に印加される電圧の差がほとんどないので、メモリセルにはキャリアが流れない。一方、選択セルでは、図４（ｅ）に示されるように、ワード線ＷＬ２とビット線ＢＬ２との間に順方向電圧が印加される状態となり、電流が流れる。そして、図４（ｃ）の場合と同様に、電圧は主に抵抗変化層５２２に印加される。
【００２１】
＜フォーミング完了後＞
図５は、フォーミング完了後の抵抗変化型メモリセルの状態を模式的に示す図であり、（ａ）は、第１の実施の形態による抵抗変化型メモリセルの非選択セルのバンドダイアグラムであり、（ｂ）は、同じく選択セルのバンドダイアグラムである。また、（ｃ）は、比較例による抵抗変化型メモリセルの非選択セルのバンドダイアグラムであり、（ｄ）は、同じく選択セルのバンドダイアグラムである。
【００２２】
比較例の非選択セルでは、図５（ｃ）に示されるように、ワード線とビット線に印加される電圧の差がほとんどないので、図４（ｄ）のバンド状態と同じである。一方、比較例の選択セルでは、図５（ｄ）に示されるように、抵抗変化層５２２のフォーミング処理が完了すると、抵抗変化層５２２のバンドギャップは急激に小さくなり、導体の状態となる。その結果、ＰＩＮダイオードの高抵抗層であるＩ層５１２に電界が一気に集中する。そのために、整流層が破壊されてしまう虞がある。
【００２３】
第１の実施の形態による抵抗変化型メモリセルの非選択セルでも、図５（ａ）に示されるように、ワード線とビット線に印加される電圧の差がほとんどないので、図４（ｂ）のバンド状態と同じである。また、選択セルでは、図５（ｂ）に示されるように、抵抗変化層２２のフォーミング処理が完了すると、抵抗変化層２２のバンドギャップは急激に縮小し、導体の状態となる。しかし、第１の実施の形態の抵抗変化型メモリセルの構造は、実質的に２つのショットキーダイオードで抵抗変化層２２を挟んだ構造となっており、比較例のように高抵抗なＩ層５１２が存在しないために、あくまでも電圧は抵抗変化層２２に印加される。その結果、Ｎ型半導体層１０とＰ型半導体層３０が破壊されることはない。
【００２４】
＜書き込み（セット）時＞
上記したように、書き込み処理は、抵抗の高い状態から抵抗の低い状態へと抵抗変化層を遷移させる処理である。図６は、書き込み時の抵抗変化型メモリセルの状態を模式的に示す図であり、（ａ）は、選択／非選択状態のワード線／ビット線への電圧印加状態を示す回路図であり、（ｂ）は、第１の実施の形態による抵抗変化型メモリセルの書き込み初期の非選択セルのバンドダイアグラムであり、（ｃ）は、同じく選択セルのバンドダイアグラムである。また、（ｄ）は、比較例による抵抗変化型メモリセルの書き込み初期の非選択セルのバンドダイアグラムであり、（ｅ）は、同じく選択セルのバンドダイアグラムである。
【００２５】
図６（ａ）に示されるように、ワード線ＷＬ２にＶsetの書き込み電圧が印加され、ビット線ＢＬ２は０Ｖとされ、他のワード線ＷＬ１，ＷＬ３には電圧ＶpassWLが印加され、他のビット線ＢＬ１，ＢＬ３には電圧ＶpassBLが印加される。ワード線ＷＬ２とビット線ＢＬ２の交差位置の抵抗変化型メモリセルが選択セルとなり、それ以外の抵抗変化型メモリセルが非選択セルとなる。なお、ワード線ＷＬ２に印加される電圧Ｖsetと、非選択のビット線ＢＬ１，ＢＬ３に印加される電圧ＶpassBLとは、ほぼ同じであるものとする。
【００２６】
第１の実施の形態および比較例による非選択セルでは、図６（ｂ）、（ｄ）に示されるように、ワード線ＷＬとビット線ＢＬに印加される電圧がほぼ同じであるので、キャリアは流れない状態である。
【００２７】
一方、第１の実施の形態の選択セルでは、図６（ｃ）に示されるように、Ｎ型半導体層１０の空乏層（抵抗変化素子２０側の界面に形成される）、Ｐ型半導体層３０の空乏層（抵抗変化素子２０側の界面に形成される）、および界面のショットキーバリアに電界が分散されながら、Ｎ型半導体層１０とＰ型半導体層３０に挟まれた抵抗変化層２２に効率的に電界がかかることになる。この電界によって抵抗変化層２２の結晶状態が変化して低抵抗状態となり、バンドギャップが縮小する。また、電界が分散してかかることによって、電界集中によるリーク抑制が容易になる。
【００２８】
これに対して比較例の選択セルでは、図６（ｅ）に示されるように、抵抗の高い状態にある抵抗変化層５２２と、ＰＩＮダイオードのＩ層５１２に電界が分配してかかる。電界がかかる抵抗変化層５２２は、結晶状態が変化して低抵抗化するが、同時にＩ層５１２にも電界がかかってしまうので、図６（ｃ）の場合に比して、抵抗変化層５２２にかかる電界は小さくなってしまう。その結果、第１の実施の形態の構造の場合に比して、抵抗変化層５２２の抵抗を効率的に低くすることが難しいという問題点がある。
【００２９】
＜消去（リセット）時＞
上記したように、消去処理は、抵抗の低い状態から抵抗の高い状態へと抵抗変化層を遷移させる処理である。図７は、消去時の抵抗変化型メモリセルの状態を模式的に示す図であり、（ａ）は、選択／非選択状態のワード線／ビット線への電圧印加状態を示す回路図であり、（ｂ）は、第１の実施の形態による抵抗変化型メモリセルの消去初期の非選択セルのバンドダイアグラムであり、（ｃ）は、同じく選択セルのバンドダイアグラムである。また、（ｄ）は、比較例による抵抗変化型メモリセルの消去初期の非選択セルのバンドダイアグラムであり、（ｅ）は、同じく選択セルのバンドダイアグラムである。
【００３０】
図７（ａ）に示されるように、ワード線ＷＬ２にＶresetの消去電圧が印加され、ビット線ＢＬ２は０Ｖとされ、他のワード線ＷＬ１，ＷＬ３には電圧ＶpassWLが印加され、他のビット線ＢＬ１，ＢＬ３には電圧ＶpassBLが印加される。ワード線ＷＬ２とビット線ＢＬ２の交差位置の抵抗変化型メモリセルが選択セルとなり、それ以外の抵抗変化型メモリセルが非選択セルとなる。なお、ワード線ＷＬに電圧Ｖresetが印加され、ビット線ＢＬに電圧ＶpassBLが印加された非選択セルは、逆方向バイアスの状態にある。また、選択セルのワード線ＷＬに印加される電圧Ｖresetは、書き込み時に選択セルのワード線ＷＬに印加される電圧Ｖsetよりも低くなる。
【００３１】
図７（ｄ）に示される比較例の非選択セルでは、初期の状態では抵抗変化層５２２の抵抗が低い状態にあるので、消去処理を行うことによってＩ層５１２にのみ電界が集中し、整流層が破壊されてしまう虞がある。これに対して、図７（ｂ）に示される第１の実施の形態の非選択セルでは、比較例の図７（ｄ）と同様に逆方向電圧が印加されるが、Ｎ型とＰ型半導体層１０，３０の空乏層および界面のショットキーバリアに電圧が分散されるので、Ｎ型とＰ型の半導体層１０，３０の空乏層の絶縁破壊が生じる虞は小さい。
【００３２】
一方、第１の実施の形態および比較例による選択セルでは、図７（ｃ）、（ｅ）に示されるように、順方向電圧Ｖresetが主に抵抗変化層２２に印加される。このとき、ＰＩＮダイオードを用いた比較例の場合と比して、第１の実施の形態の選択セルでは、ＰＩＮダイオードのＩ層５１２の直列抵抗を介さないため、抵抗変化層２２に効率的に電界がかかる。そして、抵抗変化層２２に電流が流れ、この電流によって発生する熱で抵抗変化層２２の結晶状態が変化する結果、抵抗変化層２２は高抵抗状態となり、バンドギャップが拡大する。
【００３３】
以上説明したように第１の実施の形態の構造では、抵抗変化層２２を挟むＮ型とＰ型半導体層１０，３０の双方に空乏層が発生することによって、ＰＩＮダイオードと同様に良好な逆方向耐圧を確保し、さらに高抵抗なＩ層が存在しないことによって、ＰＩＮダイオード以上に良好に順方向電流を確保することが可能になる。また、Ｎ型とＰ型半導体層１０，３０の抵抗変化層２２側にショットキー接合を形成することで、空乏層の耐圧とともに、ショットキー接合の耐圧を利用することができ、逆方向耐圧の確保がさらに容易になる。一方、ＰＩＮダイオードのようなＩ層がなく、不純物の相互拡散もないので、Ｎ型とＰ型半導体層１０，３０の膜厚の低減が可能であり、したがってメモリセルを構成する積層膜の膜厚を抑制できる。特に、積層メモリの段差抑制に有効である。
【００３４】
なお、第１の実施の形態の素子構造では、Ｎ型とＰ型半導体層１０，３０は、配線側でオーミックコンタクトが形成され、抵抗変化層２２側にショットキー接合が形成されるように、電極材料を選定する場合について説明した。しかし、Ｎ型とＰ型半導体層１０，３０の配線側にショットキーバリアを形成した場合には、形成したメモリセルに上記した動作を実行させることができない。図８は、各半導体層のショットキーバリアを配線側に形成した場合のバンドダイアグラムの一例を示す図である。この図に示されるように、Ｎ型とＰ型半導体層１０，３０の配線側にショットキーバリアを形成すると、ショットキーバリアが障害になってしまい、十分な順方向電流の確保が困難になる。また、抵抗変化層２２側にショットキーバリアが存在しないので、抵抗変化層２２に電圧がかかりにくくなる。したがって、この第１の実施の形態の不揮発性記憶装置では、Ｎ型またはＰ型半導体層１０，３０の界面にショットキーバリアは形成しないか、または形成する場合でも抵抗変化層２２側に形成するものとする。
【００３５】
以上のように、第１の実施の形態の構造では、比較例のＰＩＮダイオードに比べて高抵抗なＩ層５１２が存在しない分、順方向電流の確保が容易となり、良好な書き込み／消去特性の実現が可能になる。
【００３６】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。ここでは、Ｐ型シリコン層とＮ型シリコン層とで、ＴｉＮ／Ｃ／ＴｉＮのＭＩＭ（Metal-Insulator-Metal）型の抵抗変化素子を挟む構造を有し、Ｗ膜をＣＭＰ（Chemical  Mechanical  Polishing）処理時のストッパ膜として用いる場合を例に挙げて説明する。
【００３７】
図９−１〜図９−８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図であり、これらの図において（ａ）は、ワード線の延在方向（Ｘ方向）に垂直な方向の断面図であり、（ｂ）は、ワード線の延在方向に平行な方向の断面図である。上記したように、第１の実施の形態による不揮発性記憶装置はセル部の構造に関するものなので、煩雑さを避けるために、周辺回路の形成処理などの記述を省略する。また、この第１の実施の形態では、積層された各メモリセルのＮ型半導体層とＰ型半導体層は、メモリセルを挟むビット線およびワード線の２本の配線それぞれに沿って帯状に加工される。
【００３８】
まず、図９−１に示されるように、図示しないシリコン基板などの半導体基板上に、抵抗変化型メモリのビット線となるタングステン膜１０１、窒化チタン膜１０２、チタンシリサイドを形成するためのチタン膜１０３を、順にそれぞれたとえば７０ｎｍ、５ｎｍ、５ｎｍの厚さでスパッタ法やＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって形成する。チタン膜１０３は、チタンシリサイドを形成することによって、窒化チタン膜１０２と、チタン膜１０３上に形成されるＮ型シリコン膜との間の密着性を高め、接触抵抗を下げるために設けられる。なお、ここで、ビット線の基となるタングステン膜１０１は、積層されたメモリの最下層のビット線となるタングステン膜１０１である必要はない。
【００３９】
さらに、チタン膜１０３上に、ＬＰＣＶＤ（Low  Pressure  CVD）法によってＰ（リン）ドープ多結晶シリコン膜からなるＮ型半導体層１０４を、４０ｎｍの厚さで形成する。このＮ型半導体層１０４は、下側から抵抗変化素子を挟む役割を有する。なお、このＮ型半導体層１０４を活性化させる際に、下側のチタン膜１０３は、Ｎ型半導体層１０４と反応してチタンシリサイドを形成する。
【００４０】
ついで、スパッタ法によって、抵抗変化層の下部電極となる窒化チタン膜１０５を１０ｎｍの厚さで形成し、ＰＥＣＶＤ（Plasma  Enhanced  CVD）法によって、抵抗変化層となるカーボン（Ｃ）膜１０６を１０ｎｍの厚さで形成し、その後、スパッタ法によって、抵抗変化層の上部電極となる窒化チタン膜１０７を１０ｎｍの厚さで形成する。さらに、スパッタ法によって、タングステン膜１０８を、５０ｎｍの厚さで形成する。このタングステン膜１０８は、後の層間絶縁膜のＣＭＰ処理時のストッパ膜として機能する。
【００４１】
その後、公知のリソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）によって、タングステン膜１０８からタングステン膜１０１までの積層膜を、ライン状に一括加工する。これによって、タングステン膜１０１は、Ｙ方向に延在するビット線となる。
【００４２】
ついで、図９−２に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜（inter-layer  dielectric  film）１０９を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜１０８の上面よりも厚く形成されるように、層間絶縁膜１０９を形成する。その後、ＣＭＰ法によって、タングステン膜１０８をストッパとして、層間絶縁膜１０９の上面を平坦化する。
【００４３】
ついで、図９−３に示されるように、タングステン膜１０８と層間絶縁膜１０９上に、スパッタ法やＣＶＤ法などの成膜法によって、５ｎｍの厚さの窒化チタン膜１１０を形成する。さらに、この窒化チタン膜１１０上に、ＬＰＣＶＤ法によって、Ｂ（ホウ素）ドープ多結晶シリコン膜からなるＰ型半導体層１１１を、４０ｎｍの厚さで形成する。このＰ型半導体層１１１は、上側から抵抗変化素子（窒化チタン膜１０５／カーボン膜１０６／窒化チタン膜１０７）を挟む役割を有する。
【００４４】
ついで、スパッタ法によって、Ｐ型半導体層１１１上に、チタンシリサイドを形成するためのチタン膜１１２、窒化チタン膜１１３、およびワード線となるタングステン膜１１４を、順にそれぞれ５ｎｍ、５ｎｍ、および７０ｎｍの厚さで形成する。なお、チタン膜１１２は、Ｐ型半導体層１１１を活性化する際に、Ｐ型半導体層１１１と反応してチタンシリサイドを形成する。
【００４５】
さらに、スパッタ法によって、タングステン膜１１４上に、窒化チタン膜１１５と、チタンシリサイドを形成するためのチタン膜１１６と、を順にそれぞれ５ｎｍの厚さで形成する。その後、チタン膜１１６上に、ＬＰＣＶＤ法によって、Ｂドープ多結晶シリコン膜からなるＰ型半導体層１１７を４０ｎｍの厚さで形成する。このＰ型半導体層１１７は、下側から抵抗変化素子を挟む役割を有する。また、チタン膜１１６は、Ｐ型半導体層１１７を活性化する際に、Ｐ型半導体層１１７と反応してチタンシリサイドを形成する。
【００４６】
ついで、スパッタ法によって、抵抗変化層の下部電極となる窒化チタン膜１１８を１０ｎｍの厚さで形成し、ＰＥＣＶＤ法によって、抵抗変化層となるカーボン膜１１９を１０ｎｍの厚さで形成し、その後、スパッタ法によって、抵抗変化層の上部電極となる窒化チタン膜１２０を１０ｎｍの厚さで形成する。さらに、スパッタ法によって、タングステン膜１２１を、５０ｎｍの厚さで形成する。このタングステン膜１２１は、後の層間絶縁膜のＣＭＰ処理時のストッパ膜として機能する。
【００４７】
ついで、図９−４に示されるように、公知のリソグラフィ技術とＲＩＥ法によって、タングステン膜１２１から窒化チタン膜１０５までの積層膜を、ライン状に一括加工する。このとき、Ｙ方向と交差（ここでは、直交）するＸ方向に延在するライン状に加工する。これによって、タングステン膜１１４は、Ｘ方向に延在するワード線となる。
【００４８】
以上の処理によって、Ｎ型半導体層１０４は、ビット線（タングステン膜１０１）と同じ工程でのみ切断されるので、Ｙ方向に延在した形状となる。また、Ｐ型半導体層１１１は、ワード線（タングステン膜１１４）と同じ工程でのみ切断されるので、Ｘ方向に延在した形状となる。さらに、Ｎ型半導体層１０４とＰ型半導体層１１１との間の積層膜は、Ｐ型半導体層１１１の直下の窒化チタン膜１１０を除き、ビット線（タングステン膜１０１）のＸ方向の幅と、ワード線（タングステン膜１１４）のＹ方向の幅で規定される柱状構造に加工される。その結果、ビット線（タングステン膜１０１）とワード線（タングステン膜１１４）との交差位置には、ＭＩＭ構造の抵抗変化素子がＮ型およびＰ型半導体層１０４，１１１で挟持された１層目のメモリセルが形成される。
【００４９】
なお、窒化チタン膜１０５までで加工を停めることなく、Ｎ型半導体層１０４を部分的に加工しても問題はないが、Ｎ型半導体層１０４を帯状に加工しておくことで、Ｎ型半導体層１０４の基板面に平行な方向の断面を大きくすることができるので、Ｎ型半導体層１０４の直列抵抗を最小限にすることができる。その結果、効率よく抵抗変化素子に書き込み／消去電圧を印加することが可能になる。
【００５０】
その後、図９−５に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜１２１の上面よりも厚く形成されるように、層間絶縁膜１２２を形成する。その後、ＣＭＰ法によって、タングステン膜１２１をストッパとして、層間絶縁膜１２２の上面を平坦化する。
【００５１】
ついで、図９−６に示されるように、タングステン膜１２１と層間絶縁膜１２２上に、スパッタ法やＣＶＤ法などの成膜法によって、５ｎｍの厚さの窒化チタン膜１２３を形成する。さらに、この窒化チタン膜１２３上に、ＬＰＣＶＤ法によって、Ｐドープ多結晶シリコン膜からなるＮ型半導体層１２４を４０ｎｍ厚さで形成する。このＮ型半導体層１２４は、抵抗変化素子（窒化チタン膜１１８／カーボン膜１１９／窒化チタン膜１２０）を上側から挟む役割を有する。
【００５２】
ついで、スパッタ法によって、Ｎ型半導体層１２４上に、チタンシリサイドを形成するためのチタン膜１２５、窒化チタン膜１２６、およびビット線となるタングステン膜１２７を、順にそれぞれ５ｎｍ、５ｎｍ、および７０ｎｍの厚さで形成する。なお、チタン膜１２５は、Ｎ型半導体層１２４を活性化させる際に、Ｎ型半導体層１２４と反応してチタンシリサイド膜を形成する。
【００５３】
さらに、スパッタ法によって、タングステン膜１２７上に、窒化チタン膜１２８と、チタンシリサイドを形成するためのチタン膜１２９と、を順にそれぞれ５ｎｍの厚さで形成する。その後、チタン膜１２９上に、ＬＰＣＶＤ法によって、Ｐドープ多結晶シリコン膜からなるＮ型半導体層１３０を４０ｎｍの厚さで形成する。このＮ型半導体層１３０は、つぎに形成される抵抗変化層を下側から挟む役割を有する。また、チタン膜１２９は、Ｎ型半導体層１３０を活性化させる際に、Ｎ型半導体層１３０と反応してチタンシリサイド膜を形成する。
【００５４】
ついで、スパッタ法によって、抵抗変化層の下部電極となる窒化チタン膜１３１を１０ｎｍの厚さで形成し、ＰＥＣＶＤ法によって、抵抗変化層となるカーボン膜１３２を１０ｎｍの厚さで形成し、その後、スパッタ法によって、抵抗変化層の上部電極となる窒化チタン膜１３３を１０ｎｍの厚さで形成する。さらに、スパッタ法によって、タングステン膜１３４を５０ｎｍの厚さで形成する。このタングステン膜１３４は、後の層間絶縁膜のＣＭＰ処理時のストッパとして機能する。
【００５５】
ついで、図９−７に示されるように、公知のリソグラフィ技術とＲＩＥ法とによって、タングステン膜１３４から窒化チタン膜１１８までの積層膜を、ライン状に一括加工する。このとき、Ｙ方向に延在するライン状に加工を行う。これによって、タングステン膜１２７は、Ｙ方向に延在するビット線となる。
【００５６】
以上の処理によって、Ｎ型半導体層１２４は、ビット線（タングステン膜１２７）と同じ工程でのみ切断されるので、Ｙ方向に延在した形状となる。また、Ｐ型半導体層１１７は、ワード線（タングステン膜１１４）と同じ工程でのみ切断されるので、Ｘ方向に延在した形状となる。さらに、Ｐ型半導体層１１７とＮ型半導体層１２４との間の積層膜は、Ｎ型半導体層１２４の直下の窒化チタン膜１２３を除き、ビット線（タングステン膜１２７）のＸ方向の幅と、ワード線（タングステン膜１１４）のＹ方向の幅で規定される柱状構造に加工される。その結果、ビット線（タングステン膜１２７）とワード線（タングステン膜１１４）との交差位置には、ＭＩＭ構造の抵抗変化素子がＮ型およびＰ型半導体層１２４，１１７で挟持された２層目のメモリセルが形成される。
【００５７】
その後、図９−８に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜１３４の上面よりも厚く形成されるように、層間絶縁膜１３５を形成する。その後、ＣＭＰ法によって、タングステン膜１３４をストッパとして、層間絶縁膜１３５の上面を平坦化する。
【００５８】
その後、図９−３から図９−８までと同様の工程を複数回繰り返すことで、抵抗変化型メモリセルを多層に積層化することができる。ただし、最上層のメモリ層を形成する場合には、たとえば図９−６において、ビット線となるタングステン膜１２７を形成した後に、リソグラフィ技術とＲＩＥ法によって、タングステン膜１２７から窒化チタン膜１１８までの積層膜を、Ｙ方向に延在するライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜１３５を埋め込み、タングステン膜１２７をストッパ膜としてＣＭＰ処理することによって、処理を終了する。以上の処理によって、第１の配線と第２の配線の各交差位置に抵抗変化素子が極性の異なる半導体層で挟持されたメモリ層が３次元に積層された構造の不揮発性記憶装置を得ることができる。
【００５９】
なお、上述した説明では、ＣＭＰ処理のストッパ膜としてタングステン膜を用いる場合を例に挙げたが、導体であれば他の金属や、第２の実施の形態で使用される多結晶シリコンなどを用いてもよい。
【００６０】
また、上述した説明では、抵抗変化材料としてカーボン膜を用いたが、両端に印加された電圧によってその抵抗状態が変化する材料であれば使用することができる。このような材料として、たとえば、ＮｂＯx，ＴｉドープＮｉＯx，ＣｒドープＳｒＴｉＯ3-x，ＰｒxＣａyＭｎＯz，ＺｒＯx，ＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＨｆＯx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも１つの材料を使用することができる。さらに、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変化するカルコゲナイド系のＧＳＴ（ＧｅＳｂxＴｅy），ＮドープＧＳＴ，ＯドープＧＳＴ，ＧｅＳｂ，ＩｎＧｅxＴｅyなども用いることができる。
【００６１】
さらにまた、上述した説明では、ＭＩＭ電極材料として窒化チタンを用いたが、上記抵抗変化材料やヒータ材料と反応してその可変抵抗性を損なわない材料であれば使用することができる。このような材料として、たとえば、窒化タングステン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、コバルトシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウムなどの材料を使用することが可能である。
【００６２】
この第１の実施の形態によれば、Ｎ型半導体層とＰ型半導体層の間に抵抗変化素子を挟んだ構造としたので、Ｎ型半導体層とＰ型半導体層の抵抗変化素子側の界面に空乏層を形成することができ、従来のＰＩＮダイオードと抵抗変化層とを直列に接続した構造の場合にＩ層に印加されていた電圧を効果的に抵抗変化層に印加できるという効果を有する。また、Ｎ型半導体層とＰ型半導体層の抵抗変化層側の接合をショットキー接合とすることで、Ｎ型半導体層とＰ型半導体層に生じる空乏層による耐圧に、ショットキー接合による耐圧をさらに加えることができるので、逆方向耐圧を容易に確保できるという効果も有する。さらに、高抵抗なＩ層が存在しないので、ＰＩＮダイオード以上に良好に順方向電流を確保することができる。
【００６３】
また、従来のＰＩＮダイオードと抵抗変化層とを直列に配置した構造に比してＩ層を省略したので、メモリセルの高さを抑えることができる。これによって、微細化を行ってもダイオードの加工アスペクト比の増大を抑制することができ、パタン倒壊やパタン曲がりの発生が抑えられる。その結果、インテグレーションを従来の構造に比して容易に行うことが可能になる。さらに、ＰＩＮダイオードのようにＩ層がなく、不純物の相互拡散がないので、熱工程への制約が少ないという利点も有する。
【００６４】
さらに、Ｎ型半導体層とＰ型半導体層を、ワード線またはビット線と同時に加工して、ワード線またはビット線と同じライン状として、Ｎ型半導体層とＰ型半導体層の断面積を大きくしたので、これらの半導体層の不純物濃度を抑えても十分に順方向の直列抵抗を抑制することができる。一般的に順方向の抵抗を下げる場合には、半導体層に不純物を高い濃度でドーピングする必要があるが、このようにすると空乏層を作り難く、逆方向耐圧が確保できないという問題がある。しかし、上記したように、第１の実施の形態によれば、半導体層の不純物濃度を下げることで、半導体層の空乏層を延ばすことができ、逆方向耐圧を容易に確保することができるようになる。
【００６５】
また、Ｎ型半導体層、Ｐ型半導体層および抵抗変化層をビット線またはワード線と同時に加工したので、Ｎ型半導体層とＰ型半導体層および抵抗変化層をビット線またはワード線上で柱状構造に加工する場合に比して、エッチングに要する時間を削減することもできる。さらに、メモリセル１層当たり２回の加工でメモリセル構造を形成することができる。
【００６６】
さらに、図９−８に示されるように、メモリセルを多層に積層させる際に、１層目のメモリセルのワード線（タングステン膜１１４）は、２層目のメモリセルのワード線（タングステン膜１１４）ともなり、また、２層目のメモリセルのビット線（タングステン膜１２７）は、３層目に形成されるメモリセルのビット線（タングステン膜１２７）ともなっている。このように、上下に隣接するメモリセルのワード線またはビット線を共有するようにしたので、メモリセルを積層して形成した不揮発性記憶装置の高さを抑制することができる。
【００６７】
（第２の実施の形態）
第１の実施の形態では、層間絶縁膜のＣＭＰ処理時のストッパ膜としてタングステン膜を用いる場合を説明したが、第２の実施の形態では、Ｐ型半導体層またはＮ型半導体層を層間絶縁膜のＣＭＰ処理時のストッパ膜として用い、また、Ｐ型半導体層とＮ型半導体層とで、ＷＮ／ＮｉＯx／ＷＮのＭＩＭ型抵抗変化素子を挟む場合の不揮発性記憶装置の製造方法について説明する。
【００６８】
図１０−１〜図１０−６は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図であり、これらの図において（ａ）は、ワード線の延在方向（Ｘ方向）に垂直な方向の断面図であり、（ｂ）は、ワード線の延在方向に平行な方向の断面図である。上記したように、この実施の形態による不揮発性記憶装置はセル部の構造に関するものなので、煩雑さを避けるために、周辺回路形成などの記述を省略する。
【００６９】
まず、図１０−１に示されるように、図示しないシリコン基板などの半導体基板上に、抵抗変化型メモリのビット線となるタングステン膜２０１、窒化チタン膜２０２、チタンシリサイドを形成するためのチタン膜２０３を、順にそれぞれたとえば７０ｎｍ，５ｎｍ，５ｎｍの厚さでスパッタ法やＣＶＤ法などの成膜法によって形成する。なお、第１の実施の形態と同様に、ビット線の基となるタングステン膜２０１は、積層されたメモリの最下層のビット線である必要はない。
【００７０】
さらに、チタン膜２０３上に、ＬＰＣＶＤ法によってＰドープ多結晶シリコン膜からなるＮ型半導体層２０４を、５０ｎｍの厚さで形成する。このＮ型半導体層２０４は、下側から抵抗変化素子を挟む役割を有する。なお、このＮ型半導体層２０４を活性化させる際に、下側のチタン膜２０３は、Ｎ型半導体層２０４と反応してチタンシリサイドを形成する。
【００７１】
ついで、スパッタ法によって、バリアメタル膜兼抵抗変化層の下部電極となる窒化タングステン（ＷＮ）膜２０５を１０ｎｍの厚さで形成し、抵抗変化層となるＮｉＯx膜２０６を１０ｎｍの厚さで形成し、その後、抵抗変化層の上部電極兼バリアメタル膜となる窒化タングステン膜２０７を１０ｎｍの厚さで形成する。さらに、窒化タングステン膜２０７上に、スパッタ法によって、Ｂドープ多結晶シリコン膜からなるＰ型半導体層２０８を５０ｎｍの厚さで形成する。このＰ型半導体層２０８は、抵抗変化素子を上側から挟むとともに、後の層間絶縁膜のＣＭＰ処理時のストッパ膜として機能する。
【００７２】
その後、公知のリソグラフィ技術とＲＩＥ法によって、Ｐ型半導体層２０８からタングステン膜２０１までの積層膜を、ライン状に一括加工する。これによって、タングステン膜２０１は、Ｙ方向に延在するビット線となる。
【００７３】
ついで、図１０−２に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜２０９を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、Ｐ型半導体層２０８の上面よりも厚く形成されるように、層間絶縁膜２０９を形成する。その後、ＣＭＰ法によって、Ｐ型半導体層２０８をストッパとして、層間絶縁膜２０９の上面を平坦化する。
【００７４】
ついで、図１０−３に示されるように、Ｐ型半導体層２０８と層間絶縁膜２０９上に、スパッタ法によって、チタンシリサイドを形成するためのチタン膜２１０、バリアメタル膜としての窒化チタン膜２１１、ワード線となるタングステン膜２１２、バリアメタル膜としての窒化チタン膜２１３、チタンシリサイドを形成するためのチタン膜２１４、およびＢドープ多結晶シリコン膜からなるＰ型半導体層２１５を、順にそれぞれ５ｎｍ、５ｎｍ、７０ｎｍ、５ｎｍ、５ｎｍ、および５０ｎｍの厚さで形成する。ここで、Ｐ型半導体層２１５は、後に形成する抵抗変化素子を下側から挟む役割を有する。また、チタン膜２１０，２１４は、それぞれＰ型半導体層２０８，２１５を活性化する際に、Ｐ型半導体層２０８，２１５と反応してチタンシリサイドを形成する。
【００７５】
さらに、バリアメタル膜兼下部電極膜としての窒化タングステン膜２１６、抵抗変化層となるＮｉＯx膜２１７、上部電極兼バリアメタル膜として窒化タングステン膜２１８をそれぞれ１０ｎｍずつスパッタ法によって形成する。また、Ｐドープ多結晶シリコン膜からなるＮ型半導体層２１９を、窒化タングステン膜２１８上に５０ｎｍの厚さでスパッタ法によって形成する。このＮ型半導体層２１９は、抵抗変化素子を上側から挟むとともに、後のＣＭＰ処理のストッパ膜として機能する。
【００７６】
ついで、図１０−４に示されるように、公知のリソグラフィ技術とＲＩＥ法によって、Ｎ型半導体層２１９から窒化タングステン膜２０５までの積層膜を、ライン状に一括加工する。このとき、Ｙ方向と交差（ここでは、直交）するＸ方向に延在するライン状に加工される。これによって、タングステン膜２１２は、Ｘ方向に延在するワード線となる。
【００７７】
その後、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜２２０を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、Ｎ型半導体層２１９の上面よりも厚く形成されるように、層間絶縁膜２２０を形成する。その後、ＣＭＰ法によって、Ｎ型半導体層２１９をストッパとして、層間絶縁膜２２０の上面を平坦化する。
【００７８】
以上の処理によって、Ｎ型半導体層２０４は、ビット線（タングステン膜２０１）と同じ工程でのみ切断されるので、Ｙ方向に延在した形状となる。また、Ｐ型半導体層２０８は、ビット線（タングステン膜２０１）とワード線（タングステン膜２１２）と同じ工程で切断されるので、ライン状ではなく柱状となる。さらに、Ｎ型半導体層２０４とチタン膜２１０（ワード線（タングステン膜２１２））との間の積層膜は、ビット線（タングステン膜２０１）のＸ方向の幅と、ワード線（タングステン膜２１２）のＹ方向の幅で規定される柱状構造に加工される。その結果、ビット線（タングステン膜２０１）とワード線（タングステン膜２１２）との交差位置には、ＭＩＭ構造の抵抗変化素子がＮ型およびＰ型半導体層２０４，２０８で挟持された１層目のメモリセルが形成される。
【００７９】
ついで、図１０−５に示されるように、Ｎ型半導体層２１９と層間絶縁膜２２０上に、スパッタ法によって、チタンシリサイドを形成するためのチタン膜２２１、バリアメタル膜としての窒化チタン膜２２２、ビット線となるタングステン膜２２３、バリアメタル膜となる窒化チタン膜２２４、チタンシリサイドを形成するためのチタン膜２２５、および抵抗変化層を下側から挟むＰドープ多結晶シリコン膜からなるＮ型半導体層２２６を、順にそれぞれ５ｎｍ、５ｎｍ、７０ｎｍ、５ｎｍ、５ｎｍ、および５０ｎｍの厚さで形成する。なお、チタン膜２２１，２２５は、Ｎ型半導体層２１９，２２６を活性化する際に、Ｎ型半導体層２１９，２２６と反応してチタンシリサイドを形成する。
【００８０】
その後、バリアメタル膜兼下部電極膜としての窒化タングステン膜２２７、抵抗変化層としてのＮｉＯx膜２２８、および上部電極兼バリアメタル膜として窒化タングステン膜２２９を、それぞれ１０ｎｍずつスパッタ法によって形成する。さらに、スパッタ法によって、Ｂドープ多結晶シリコン膜からなるＰ型半導体層２３０を５０ｎｍの厚さで形成する。このＰ型半導体層２３０は、抵抗変化層を上側から挟むとともに、後のＣＭＰ処理でのストッパ膜の役割を有する。
【００８１】
ついで、図１０−６に示されるように、公知のリソグラフィ技術とＲＩＥ法とによって、Ｐ型半導体層２３０から窒化タングステン膜２１６までの積層膜を、Ｙ方向に延在するライン状に一括加工する。これによって、タングステン膜２２３は、Ｙ方向に延在するビット線となる。
【００８２】
ついで、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、Ｐ型半導体層２３０の上面よりも厚く形成されるように、層間絶縁膜２３１を形成する。その後、ＣＭＰ法によって、Ｐ型半導体層２３０をストッパとして、層間絶縁膜２３１の上面を平坦化する。
【００８３】
以上の処理によって、Ｐ型半導体層２１５は、ワード線（タングステン膜２１２）と同じ工程でのみ切断されるので、Ｘ方向に延在した形状となる。また、Ｎ型半導体層２１９は、ワード線（タングステン膜２１２）とビット線（タングステン膜２２３）と同じ工程で切断されるので、ライン状ではなく柱状となる。さらに、Ｐ型半導体層２１５とチタン膜２２１（ビット線（タングステン膜２２３））との間の積層膜は、ワード線（タングステン膜２１２）のＹ方向の幅と、ビット線（タングステン膜２２３）のＸ方向の幅で規定される柱状構造に加工される。その結果、ワード線（タングステン膜２１２）とビット線（タングステン膜２２３）との交差位置には、ＭＩＭ構造の抵抗変化素子がＰ型およびＮ型半導体層２１５，２１９で挟持された２層目のメモリセルが形成される。
【００８４】
その後、図１０−３から図１０−６までと同様の工程を複数回繰り返すことで、抵抗変化型メモリセルを多層に積層化することができる。ただし、最上層のメモリ層を形成する場合には、たとえば図１０−５において、ビット線となるタングステン膜２２３を形成した後に、リソグラフィ技術とＲＩＥ法によって、タングステン膜２２３から窒化タングステン膜２１６までの積層膜を、Ｙ方向に延在するライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜２３１を埋め込み、タングステン膜２２３をストッパ膜としてＣＭＰ処理することによって、処理を終了する。以上の処理によって、第１の配線と第２の配線の各交差位置に抵抗変化素子が極性の異なる半導体層に挟持されたメモリ層が３次元に積層された構造の不揮発性記憶装置を得ることができる。
【００８５】
なお、上述した説明では、抵抗変化膜としてＮｉＯx膜を用いたが、両端に印加された電圧によってその抵抗状態が変化する材料であれば使用することができる。このような材料として、たとえば、Ｃ，ＮｂＯx，ＣｒドープＳｒＴｉＯ3-x，ＰｒxＣａyＭｎＯz，ＺｒＯx，ＴｉドープＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＨｆＯx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも１つの材料を使用することができる。また、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変化するカルコゲナイド系のＧＳＴ，ＮドープＧＳＴ，ＯドープＧＳＴ，ＧｅＳｂ，ＩｎＧｅxＴｅyなども用いることができる。
【００８６】
また、上述した説明では、ＭＩＭ電極材料として窒化タングステンを用いたが、上記抵抗変化材料またはヒータ材料と反応してその可変抵抗性を損なわない材料であれば使用することができる。このような材料として、たとえば、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、コバルトシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウムなどの材料を使用することが可能である。
【００８７】
この第２の実施の形態によれば、層間絶縁膜のＣＭＰ処理時に、第１の実施の形態のように別途タングステン膜などからなるストッパ膜を設けるのではなく、抵抗変化層を挟むＰ型またはＮ型半導体層にストッパ膜としての機能を持たせるようにした。そのため、第１の実施の形態に比して別途設けられるストッパ膜の膜厚分だけ、高さを低減することができるので、積層構造の加工処理がさらに容易になるという効果を、第１の実施の形態の効果に加えて得ることができる。
【００８８】
（第３の実施の形態）
第１、第２の実施の形態では、抵抗変化層をビット線の幅とワード線の幅で規定される柱状構造に加工したが、この場合には抵抗変化層は半導体でも絶縁体でもよい。しかし、この第３の実施の形態では、フォーミング処理前の抵抗変化層が絶縁体である場合についての不揮発性記憶装置の製造方法について説明する。なお、ここでは、Ｐ型半導体層とＮ型半導体層とで、抵抗変化層であるハフニア膜を直接挟む構造を有し、Ｐ型半導体層またはＮ型半導体層をＣＭＰストッパ膜として用いる場合について説明する。
【００８９】
図１１−１〜図１１−６は、第３の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図であり、これらの図において（ａ）は、ワード線の延在方向（Ｘ方向）に垂直な方向の断面図であり、（ｂ）は、ワード線の延在方向に平行な方向の断面図である。上記したように、この実施の形態による不揮発性記憶装置はセル部の構造に関するものなので、煩雑さを避けるために、周辺回路形成などの記述を省略する。
【００９０】
まず、図１１−１に示されるように、図示しないシリコン基板などの半導体基板上に、抵抗変化型メモリのビット線となるタングステン膜３０１、窒化チタン膜３０２、チタンシリサイドを形成するためのチタン膜３０３を、順にそれぞれたとえば７０ｎｍ，５ｎｍ，５ｎｍの厚さでスパッタ法やＣＶＤ法などの成膜法によって形成する。なお、第１の実施の形態と同様に、ビット線の基となるタングステン膜３０１は、積層されたメモリの最下層のビット線である必要はない。
【００９１】
さらに、チタン膜３０３上に、ＬＰＣＶＤ法によってＰドープ多結晶シリコン膜からなるＮ型半導体層３０４を５０ｎｍの厚さで形成する。このＮ型半導体層３０４は、下側から抵抗変化素子を挟むとともに、後に形成される層間絶縁膜のＣＭＰ処理時のストッパ膜としての役割を有する。なお、チタン膜３０３は、Ｎ型半導体層３０４を活性化する際に、Ｎ型半導体層３０４と反応してチタンシリサイドを形成する。
【００９２】
その後、公知のリソグラフィ技術とＲＩＥ法によって、Ｎ型半導体層３０４からタングステン膜３０１までの積層膜を、ライン状に一括加工する。これによって、タングステン膜３０１は、Ｙ方向に延在するビット線となる。
【００９３】
ついで、図１１−２に示されるように、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜３０５を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、Ｎ型半導体層３０４の上面よりも厚く形成されるように、層間絶縁膜３０５を形成する。その後、ＣＭＰ法によって、Ｎ型半導体層３０４をストッパとして、層間絶縁膜３０５の上面を平坦化する。
【００９４】
ついで、図１１−３に示されるように、Ｎ型半導体層３０４と層間絶縁膜３０５の上面に、抵抗変化層となるハフニア膜３０６、抵抗変化層の上部電極となる窒化タンタル膜３０７、および抵抗変化層を上側から挟むＢドープ多結晶シリコン膜からなるＰ型半導体層３０８を、順にそれぞれ１０ｎｍ、１０ｎｍ、および５０ｎｍの厚さで、たとえばＬＰＣＶＤ法によって形成する。
【００９５】
さらに、Ｐ型半導体層３０８上に、チタンシリサイドを形成するためのチタン膜３０９、バリアメタル膜としての窒化チタン膜３１０、ワード線となるタングステン膜３１１、バリアメタル膜としての窒化チタン膜３１２、チタンシリサイドを形成するためのチタン膜３１３、および抵抗変化層を上側から挟むＢドープ多結晶シリコン膜からなるＰ型半導体層３１４を、順にそれぞれ５ｎｍ、５ｎｍ、７０ｎｍ、５ｎｍ、５ｎｍ、および５０ｎｍの厚さでスパッタ法によって形成する。なお、チタン膜３０９，３１３は、Ｐ型半導体層３０８，３１４を活性化する際に、Ｐ型半導体層３０８，３１４と反応してチタンシリサイドを形成する。
【００９６】
その後、図１１−４に示されるように、公知のリソグラフィ技術とＲＩＥ法によって、Ｐ型半導体層３１４から窒化タンタル膜３０７までの積層膜を、ライン状に一括加工する。このとき、Ｙ方向と交差（ここでは、直交）するＸ方向に延在するライン状に加工される。これによって、タングステン膜３１１は、Ｘ方向に延在するワード線となる。
【００９７】
ついで、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、Ｐ型半導体層３１４の上面よりも厚く形成されるように、層間絶縁膜３１５を形成する。その後、ＣＭＰ法によって、Ｐ型半導体層３１４をストッパとして、層間絶縁膜３１５の上面を平坦化する。
【００９８】
以上の処理によって、Ｎ型半導体層３０４は、ビット線（タングステン膜３０１）と同じ工程でのみ切断されるので、Ｙ方向に延在した形状となる。また、Ｐ型半導体層３０８は、ワード線（タングステン膜３１１）と同じ工程でのみ切断されるので、Ｘ方向に延在した形状となる。さらに、Ｎ型半導体層３０４とＰ型半導体層３０８との間の抵抗変化層であるハフニア膜３０６は、ビット線とワード線の加工時に加工されない状態のままである。その結果、ビット線（タングステン膜３０１）とワード線（タングステン膜３１１）との交差位置には、抵抗変化層がＮ型およびＰ型半導体層３０４，３０８で挟持された１層目のメモリセルが形成される。
【００９９】
ついで、図１１−５に示されるように、Ｐ型半導体層３１４上の全面に抵抗変化層となるハフニア膜３１６、および上部電極となる窒化タンタル膜３１７を、順にそれぞれ１０ｎｍの厚さでスパッタ法によって形成する。さらに、抵抗変化層を上側から挟むＰドープ多結晶シリコン膜からなるＮ型半導体層３１８を５０ｎｍの厚さで、ＬＰＣＶＤ法によって形成する。
【０１００】
その後、Ｎ型半導体層３１８上に、チタンシリサイドを形成するためのチタン膜３１９、バリアメタルの窒化チタン膜３２０、ビット線となるタングステン膜３２１、バリアメタルの窒化チタン膜３２２、チタンシリサイドを形成するためのチタン膜３２３、および抵抗変化層を下側から挟むＰドープ多結晶シリコン膜からなるＮ型半導体層３２４を、順にそれぞれ５ｎｍ、５ｎｍ、７０ｎｍ、５ｎｍ、５ｎｍ、および５０ｎｍの厚さでスパッタ法によって形成する。なお、チタン膜３１９，３２３は、Ｎ型半導体層３１８，３２４を活性化する際に、Ｎ型半導体層３１８，３２４と反応してチタンシリサイドを形成する。
【０１０１】
ついで、図１１−６に示されるように、公知のリソグラフィ技術とＲＩＥ法とによって、Ｎ型半導体層３２４から窒化タンタル膜３１７までの積層膜を、ライン状に一括加工する。このとき、Ｙ方向に延在するライン状に加工を行う。これによって、タングステン膜３２１は、第２の方向に延在するビット線となる。
【０１０２】
その後、ＰＥＣＶＤ法、ＬＰＣＶＤ法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、Ｎ型半導体層３２４の上面よりも厚く形成されるように、層間絶縁膜３２５を形成する。その後、ＣＭＰ法によって、Ｎ型半導体層３２４をストッパとして、層間絶縁膜３２５の上面を平坦化する。
【０１０３】
以上の処理によって、Ｐ型半導体層３１４は、ワード線（タングステン膜３１１）と同じ工程でのみ切断されるので、Ｘ方向に延在した形状となる。また、Ｎ型半導体層３１８は、ビット線（タングステン膜３２１）と同じ工程でのみ切断されるので、Ｙ方向に延在した形状となる。さらに、Ｐ型半導体層３１４とＮ型半導体層３１８との間の抵抗変化層であるハフニア膜３１６は、ビット線とワード線の加工時に加工されない状態のままである。その結果、ワード線（タングステン膜３１１）とビット線（タングステン膜３２１）との交差位置には、抵抗変化層がＰ型およびＮ型半導体層３１４，３１８で挟持された２層目のメモリセルが形成される。
【０１０４】
その後、同様の手順を繰り返すことにより３次元積層されたメモリ構造を実現することができる。なお、最上層のメモリ層を形成する場合には、たとえば図１１−５において、ビット線となるタングステン膜３２１を形成した後に、リソグラフィ技術とＲＩＥ法によって、タングステン膜３２１から窒化タンタル膜３１７までの積層膜を、Ｙ方向に延在するライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜３２５を埋め込み、タングステン膜３２１をストッパ膜としてＣＭＰ処理することによって、処理を終了する。以上の処理によって、第１の配線と第２の配線の各交差位置に抵抗変化素子が極性の異なる半導体層で挟持された構造のメモリ層を有する不揮発性記憶装置が形成される。
【０１０５】
なお、上述した説明では、抵抗変化膜としてハフニア膜を用いたが、両端に印加された電圧によってその抵抗状態が変化する材料であって、フォーミング処理前が絶縁膜である材料であれば使用することができる。このような材料として、たとえば、ＮｂＯx，ＣｒドープＳｒＴｉＯ3-x，ＺｒＯx，ＮｉＯx，ＴｉドープＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも１つの材料を使用することができる。なお、上記したように、第３の実施の形態の抵抗変化層として、フォーミング処理前が絶縁体である材料しか使用できない。これは、上記したように、抵抗変化層をエッチング加工しないため、抵抗変化層が導体で形成される場合には、配線が相互に短絡してしまうからである。
【０１０６】
また、上述した説明では、ＭＩＭ電極材料として窒化タンタルを用いたが、上記抵抗変化材料またはヒータ材料と反応してその可変抵抗性を損なわない材料であれば使用することができる。このような材料として、たとえば、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、コバルトシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウムなどの材料を使用することが可能である。
【０１０７】
この第３の実施の形態によれば、フォーミング処理前の抵抗変化層が絶縁体である場合に、抵抗変化層を加工しなくてもよいので、メモリセルを形成する際に加工しなければならない積層膜の厚さをさらに薄くすることができ、積層構造の加工処理がさらに容易になるという効果を、第１と第２の実施の形態の効果に加えて得ることができる。
【０１０８】
なお、第１〜第３の実施の形態では、図１に示される構造の不揮発性記憶装置の具体的な構成とその製造方法について説明したが、本発明はこれらの実施の形態に限定されるものではない。たとえば、実施の形態中に示された、または実施の形態で説明した性質を有する材料系を適宜組み合わせて使用して不揮発性記憶装置を構成することが可能である。この場合においても、ダイオードのＩ層への電界集中による破壊が起こりえず安定な動作を期待できること、また積層構造が単純になることで加工アスペクト比も小さくなり、パタン倒壊などが起こり難くなるので、微細な抵抗変化型メモリの製造が比較的容易に実現できることなどの上記の実施の形態で説明した効果を得ることができる。
【０１０９】
また、直交する第１の配線と第２の配線の間に挟持されるメモリセルの形成に当たり、まず第１の配線を形成し、ついで第１の配線上に、Ｐ型半導体層、抵抗変化層、Ｎ型半導体層を含む積層膜を形成し、第１の配線上にメモリセルが形成されるように積層膜を柱状にエッチングし、エッチングしたメモリセル間を層間絶縁膜で埋めた後、メモリセルの上部に第２の配線を形成することで第１、第２の配線の交差位置に柱状構造のメモリセルを形成する不揮発性記憶装置の製造方法に対しても、本発明を適用することができる。
【符号の説明】
【０１１０】
１０，１０４，１２４，１３０，２０４，２１９，２２６，３０４，３１８，３２４，５１１…Ｎ型半導体層、２０，５２０…抵抗変化素子、２１，２３，５２１，５２３…電極、２２，５２２…抵抗変化層、３０，１１１，１１７，２０８，２１５，２３０，３０８，３１４，５１３…Ｐ型半導体層、１０１，１０８，１１４，１２１，１２７，１３４，２０１，２１２，２２３，３０１，３１１，３２１…タングステン膜、１０２，１０５，１０７，１１０，１１３，１１５，１１８，１２０，１２３，１２６，１２８，１３１，１３３，２０２，２１１，２１３，２２２，２２４，３０２，３１０，３１２，３２０，３２２…窒化チタン膜、１０３，１１２，１１６，１２５，１２９，２０３，２１０，２１４，２２１，２２５，３０３，３０９，３１３，３１９，３２３…チタン膜、１０６，１１９，１３２…カーボン膜、１０９，１２２，１３５，２０９，２２０，２３１，３０５，３１５，３２５…層間絶縁膜、２０５，２０７，２１６，２１８，２２７，２２９…窒化タングステン膜、２０６，２１７，２２８…ＮｉＯx膜、３０６，３１６…ハフニア膜、３０７，３１７…窒化タンタル膜、５１０…整流素子、５１２…Ｉ型半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011014795.tif 000010
【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図９−５】
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【図９−６】
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【図９−７】
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【図９−８】
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【図１０−１】
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【図１０−２】
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【図１０−３】
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【図１０−４】
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【図１０−５】
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【図１０−６】
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【図１１−１】
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【図１１−２】
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【図１１−３】
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【図１１−４】
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【図１１−５】
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【図１１−６】
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