(57)【要約】【課題】単一の印刷回路基板で、異種のコネクタを選択的に適用でき、高速動作時信号特性を改善できるメモリ装置を提供する。【解決手段】コントローラが搭載されたメモリ装置用印刷回路基板と、印刷回路基板に設けられた第１コネクタパッド及び第２コネクタパッドと、コントローラと第１コネクタとの間に設けられた第１受動素子用パッドと、コントローラと第２コネクタとの間に設けられた第２受動素子用パッドと、第１受動素子用パッド及び第２受動素子用パッドのうちいずれか一方にのみ搭載される受動素子と、を具備する。このとき、第１コネクタパッドと第２コネクタパッドとが印刷回路基板の上下面で、非対称位置に存在する場合、第１受動素子用パッドと第２受動素子用パッドは、好ましくは非対称の第１コネクタパッドと第２コネクタパッドとの中間地点に形成されて信号特性を向上できる。【選択図】図３
2011060293.tif 000002
【特許請求の範囲】
【請求項１】
コントローラが搭載されたメモリ装置用印刷回路基板と、
前記印刷回路基板に設けられた第１コネクタパッド及び第２コネクタパッドと、
前記コントローラと第１コネクタとの間に設けられた第１受動素子用パッドと、
前記コントローラと第２コネクタとの間に設けられた第２受動素子用パッドと、
前記第１受動素子用パッド及び第２受動素子用パッドのうちいずれか一方にのみ搭載される受動素子と、を具備することを特徴とするメモリ装置。
【請求項２】
前記第１コネクタパッド及び第２コネクタパッドは、
前記印刷回路基板の上面及び下面の終端に設けられたことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第１受動素子用パッド及び第２受動素子用パッドは、
分離された１対のパッドからなることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記受動素子は、ＤＣブロックキャパシタであることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記メモリ装置は、
前記コントローラと、前記第１受動素子用パッド及び第２受動素子用パッドとの間に設けられ、前記コントローラの電気的信号を前記印刷回路基板の上面と下面とに延長させることができるビアホールをさらに具備することを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記第１コネクタ及び第２コネクタは、異種のコネクタであることを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記異種のコネクタは、サタ（ＳＡＴＡ）コネクタとマイクロサタ（μＳＡＴＡ）コネクタとであることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記メモリ装置用印刷回路基板は、前記コントローラと電気的に連結されたメモリ素子をさらに具備することを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記メモリ素子は、ＮＡＮＤフラッシュ素子であることを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
コントローラが搭載されたメモリ装置用印刷回路基板と、
前記印刷回路基板の上面及び下面の終端に設けられた第１コネクタパッド及び第２コネクタパッドと、
前記コントローラと第１コネクタパッド及び第２コネクタパッドとの間に設けられたビアホールと、
前記ビアホールと前記第１コネクタパッドとの間に設けられた第１受動素子用パッドと、
前記ビアホールと前記第２コネクタパッドとの間に設けられた第２受動素子用パッドと、
前記第１受動素子用パッド及び第２受動素子用パッドのうちいずれか一方にのみ搭載される受動素子と、を具備するメモリ装置において、
前記第１コネクタパッドと第２コネクタパッドとが印刷回路基板の上下面で、非対称位置に存在する場合、前記第１受動素子用パッドと第２受動素子用パッドは、
前記非対称の第１コネクタパッドと第２コネクタパッドとの中間地点に形成されたことを特徴とするメモリ装置。
【請求項１１】
前記第１受動素子用パッド及び第２受動素子用パッドは、
前記メモリ装置用印刷回路基板の上下面で互いに対称構造であることを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記ビアホールと、前記第１受動素子用パッド及び第２受動素子用パッドとを各々連結する第２信号ライン及び第４信号ラインは、長さが０．１〜９．９ｍｍの範囲にあることを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記受動素子は、ＤＣブロックキャパシタであることを特徴とする請求項１０に記載のメモリ装置。
【請求項１４】
前記第１コネクタ及び第２コネクタは、異種のコネクタであることを特徴とする請求項１０に記載のメモリ装置。
【請求項１５】
前記異種のコネクタは、
サタ（ＳＡＴＡ）コネクタとマイクロサタ（μＳＡＴＡ）コネクタとであることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記メモリ装置用印刷回路基板は、
前記コントローラと電気的に連結されたメモリ素子をさらに具備することを特徴とする請求項１０に記載のメモリ装置。
【請求項１７】
前記メモリ装置はソリッドステート・ドライブであり、
前記メモリ装置用印刷回路基板は、
前記ソリッドステート・ドライブに使われる印刷回路基板であることを特徴とする請求項１０に記載のメモリ装置。
【請求項１８】
前記メモリ装置は、
前記コントローラと前記ビアホールとを連結する第１信号ラインと、
前記第１受動素子用パッドと前記第１コネクタパッドとを連結する第３信号ラインと、をさらに具備することを特徴とする請求項１０に記載のメモリ装置。
【請求項１９】
前記メモリ装置は、
前記第２受動素子用パッドと前記第２コネクタパッドとを連結する第５信号ラインをさらに具備することを特徴とする請求項１０に記載のメモリ装置。
【請求項２０】
前記第１コネクタパッド及び第２コネクタパッドは、
前記受動素子の搭載によって、ただ一つだけが前記コントローラの信号ラインと連結されることを特徴とする請求項１０に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装備に使われるメモリ装置に係り、さらに詳細には、ソリッドステート・ドライブ（ＳＳＤ、ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）に使われる１つの印刷回路基板（ＰＣＢ）で、異種のコネクタを選択的に適用でき、高速動作時に、信号特性の低下を防止することが可能な印刷回路パターンの設計構造に関する。
【背景技術】
【０００２】
現在まで、大容量のデジタル・メディア保存装置として、最も一般的に知られて使われているのが、ハードディスクドライブ（ＨＤＤ）である。しかし、最近になって、メモリ機能の半導体素子のうちで最大の容量を保存することができ、電源が供給されなくとも、内部に保存されたデータが消えることのない特性を有したＮＡＮＤフラッシュ半導体素子の価格が下がるにつれて、メモリ可能の半導体素子を利用したＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）のような大容量デジタル・メディア保存装置が新しく登場している。
【０００３】
かようなＳＳＤは、書き込み及び読み取りの速度が既存のハードディスクより、３〜５倍も速く、データベース管理システム（ｄａｔａｂａｓｅ  ｍａｎａｇｅｍｅｎｔ  ｓｙｓｔｅｍ）などで要求する任意アドレスに対する読み取り／書き込み速度は、既存のハードディスクと比較して、数百倍も優秀な性能を保有している。このように、ＳＳＤは、無騒音方式で（ｉｎ  ｓｉｌｅｎｃｅ）作動するので、既存のハードディスクの短所である騷音（ｎｏｉｓｅ）問題を解決でき、ハードディスクとは比較にならないほどの低電力で動作するという長所があるので、ノート型パソコンのように、低電力が要求されるデジタル機器に最も適していると知られている。
【０００４】
それ以外にも、外部の衝撃に対しも、既存のハードディスクより耐久性が強いという長所を保有しており、外形に対するデザイン側面でも、定形化した形態のハードディスクと比較して、さらに小さくて多様な形態に製造することが可能であるので、ＳＳＤ装置が使われる電子製品の外形をさらに小さくすることが可能であり、その応用側面でも、多くの優秀な長所を保有している。
【０００５】
かような長所によって、今後、ＳＳＤ装置は、既存のデスクトップ・コンピュータやノート型パソコンだけではなく、検索、ホームショッピング、動映像サービス用サーバの記録媒体、各種研究開発用資料を保存する記録媒体、及び特殊装備分野まで、速い速度で普及が拡大するであろうという予測が出されている。
【０００６】
しかし、ＳＳＤ装置は、前述の長所にもかかわらず、今のところハードディスクと比較して、その価格が５倍以上高いという問題点を有しており、コンピュータの普及と共に、５０年以上も記録媒体として使用されてきたハードディスクと比較して、品質及び信頼度の側面で、検証しなければならない課題がまだ多く残されている状態にある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、メモリ装置用印刷回路基板の設計更新（ｕｐｄａｔｅ）を介して、単一の印刷回路基板で、異種のコネクタを選択的に適用でき、高速動作時に、信号特性を改善できるメモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の技術的課題を達成するために、本発明の一実施形態によるメモリ装置は、コントローラが搭載されたメモリ装置用印刷回路基板と、前記印刷回路基板に設けられた第１コネクタパッド及び第２コネクタパッドと、前記コントローラと第１コネクタとの間に設けられた第１受動素子用パッドと、前記コントローラと第２コネクタとの間に設けられた第２受動素子用パッドと、前記第１受動素子用パッド及び第２受動素子用パッドのうちいずれか一方にのみ搭載される受動素子と、を具備することを特徴とする。
【０００９】
本発明の望ましい実施形態によれば、前記第１コネクタパッド及び第２コネクタパッドは、前記印刷回路基板の上面及び下面の終端に設けられたのが適し、前記第１受動素子用パッド及び第２受動素子用パッドは、分離された１対のパッドからなることが適している。
一方、前記受動素子は、ＤＣブロックキャパシタ（ＤＣ  ｂｌｏｃｋ  ｃａｐａｃｉｔｏｒ）であることが適し、前記メモリ装置は、前記コントローラと前記第１受動素子用パッド及び第２受動素子用パッドとの間に設けられ、前記コントローラの電気的信号を前記印刷回路基板の上面と下面とに延長させることができるビアホールをさらに具備することが望ましい。
また、本発明の望ましい実施形態によれば、前記第１コネクタ及び第２コネクタは、異種のコネクタであることが適し、望ましくは、サタ（ＳＡＴＡ）コネクタとマイクロサタ（μＳＡＴＡ）コネクタとでありうる。
望ましくは、前記メモリ装置用印刷回路基板は、前記コントローラと電気的に連結されたメモリ素子をさらに具備でき、前記メモリ素子は、ＮＡＮＤフラッシュ（ＮＡＮＤ  ｆｌａｓｈ）素子であることが適している。
【００１０】
本発明の技術的課題を達成するために、本発明の他の実施形態によるメモリ装置は、コントローラが搭載されたメモリ装置用印刷回路基板と、前記印刷回路基板の上面及び下面の終端に設けられた第１コネクタパッド及び第２コネクタパッドと、前記コントローラと第１コネクタパッド及び第２コネクタパッドとの間に設けられたビアホールと、前記ビアホールと前記第１コネクタパッドとの間に設けられた第１受動素子用パッドと、前記ビアホールと前記第２コネクタとの間に設けられた第２受動素子用パッドと、前記第１受動素子用パッド及び第２受動素子用パッドのうちいずれか一方にのみ搭載される受動素子と、を具備するメモリ装置において、前記第１コネクタパッドと第２コネクタパッドとが印刷回路基板の上下面で、非対称位置に存在する場合、前記第１受動素子用パッドと第２受動素子用パッドは、前記非対称の第１コネクタパッドと第２コネクタパッドとの中間地点に形成されたことを特徴とするメモリ装置を提供する。
【００１１】
望ましくは、前記第１受動素子用パッド及び第２受動素子用パッドは、前記メモリ装置用印刷回路基板の上下面で、互いに対称構造であることが適し、このとき、前記ビアホールと前記第１受動素子用パッド及び第２受動素子用パッドとを連結する第２信号ライン及び第４信号ラインは、長さが０．１〜９．９ｍｍ範囲であることが適している。
また望ましくは、前記メモリ装置はソリッドステート・ドライブ（ＳＳＤ）であり、前記メモリ装置用印刷回路基板は、前記ＳＳＤに使われる印刷回路基板であることが適している。
前記メモリ装置は、前記コントローラと前記ビアホールとを連結する第１信号ラインと、前記第１キャパシタ用パッドと前記第１コネクタとを連結する第３信号ラインと、前記第２キャパシタ用パッドと前記第２コネクタとを連結する第５信号ラインと、をさらに具備できる。
また、前記第１コネクタパッド及び第２コネクタパッドは、前記受動素子の搭載によって、ただ一つだけが前記コントローラの信号ラインと連結されることが適している。
【発明の効果】
【００１２】
本発明によれば、メモリ装置用印刷回路基板で、設計変更を介して、受動素子に該当するＤＣブロック（ＤＣ  ｂｌｏｃｋ）キャパシタの搭載方式によって、印刷回路基板の上下面終端に設けられた異種のコネクタパッドを選択的に適用できる。このように、１つのコネクタパッドだけを使用する場合、第１受動素子用パッド及び第２受動素子用パッドの位置を最適化してオープン・スタブ（ｏｐｅｎ−ｓｔｕｂ）の長さを最小化させ、オープン・スタブによるインピーダンス不整合（ｉｍｐｅｄａｎｃｅ  ｍｉｓｍａｔｃｈｉｎｇ）を減らすことができる。
【図面の簡単な説明】
【００１３】
【図１】電子装置の伝送線路でのオープン・スタブを説明するための概念図である。
【図２】本発明の一実施形態によるメモリ装置の平面図である。
【図３】本発明の望ましい実施形態によって、図２の印刷回路基板上に、ビアホールとキャパシタ用パッドとを配した部分平面図である。
【図４】図３の印刷回路基板で、上面の構造だけを示す平面図である。
【図５】図３の印刷回路基板で、下面の構造だけを示す平面図である。
【図６】図３の印刷回路基板で、上面及び下面の信号ラインに沿って切断した断面であり、上面にキャパシタが搭載された断面図である。
【図７】図３の印刷回路基板で、上面及び下面の信号ラインに沿って切断した断面であり、下面にキャパシタが搭載された断面図である。
【図８】本発明の効果を説明するために、前記図２の印刷回路基板上に、ビアホールとキャパシタ用パッドとを図３と異なる方式で配した部分平面図である。
【図９】本発明の効果を説明するためのジッタ（ｊｉｔｔｅｒ）グラフである。
【図１０】本発明の効果を説明するためのジッタ（ｊｉｔｔｅｒ）グラフである。
【図１１】本発明の望ましい実施形態によるメモリ装置が適用された電子装置のブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付の図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。しかし、以下の詳細な説明で開示される実施形態は、本発明を限定しようという意味ではなく、本発明が属する技術分野で当業者に、本発明の開示が実施可能な形態で完全になるように、発明の範疇を知らせるために提供されるものである。
【００１５】
図１は、電子装置の伝送線路で、オープン・スタブ（ｏｐｅｎ−ｓｔｕｂ）を説明するための概念図である。
【００１６】
図１を参照すれば、スタブ（ｓｔｕｂ）とは、凸型に突き出した突起、断片を意味し、伝送線路１０において、オープン・スタブ２０とは、信号ライン以外に、付加的に伝送線路１０に付着している線路を意味する。このとき、スタブが他の伝送線路と全く連結されていない場合（図１（ａ））、これをオープン・スタブ２０と言い、接地線路（ＧＮＤ）４０と連結された場合（図１（ｂ））、これをショート・スタブ（ｓｈｏｒｔ−ｓｔｕｂ）３０と称する。
【００１７】
かようなオープン・スタブ２０は、高周波が印加される伝送線路１０で、オープン・スタブ２０の長さによって、キャパシタ（ｃａｐａｃｉｔｏｒ）あるいはインダクタ（ｉｎｄｕｃｔｏｒ）として動作するので、伝送線路のインピーダンス整合（ｉｍｐｅｄａｎｃｅ  ｍａｔｃｈｉｎｇ）やフィルタ（ｆｉｌｔｅｒ）などの用途に応用される。
【００１８】
図２は、本発明の一実施形態によるメモリ装置の平面図である。
【００１９】
図２を参照すれば、ソリッドステート・ドライブ（ＳＳＤ、ｓｏｌｉｄ−ｓｔａｔｅ  ｄｒｉｖｅ）のようなメモリ装置１００は、メモリ装置用印刷回路基板（ＰＣＢ、ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）１４０上に、複数個のメモリ素子１２０、例えば、ＮＡＮＤフラッシュ素子ＮＦ０〜ＮＦ７とこれらを制御できる１つのコントローラ１３０が搭載されている。そして、メモリ装置用印刷回路基板１４０の上面１４０ａ（図４）及び下面１４０ｂ（図５）の終端には、第１コネクタパッド１１０（図４）及び第２コネクタパッド１１２（図５）に、現在、メモリ装置のデータ送受信において、最も一般的に使われるサタ（ＳＡＴＡ）コネクタ及び／あるいはマイクロ・サタコネクタが設けられうる。それ以外にも、前記印刷回路基板１４０には、バッファ用半導体素子、受動素子が搭載されうる。
【００２０】
一方、１つのコントローラ１３０によって制御されるＳＳＤ  １００のメモリ装置用印刷回路基板１４０に、異種の２個のコネクタを適用するためには、ビアホールと、受動素子用パッド、例えば、キャパシタ用パッドとが設けられる。ここで、前記受動素子用パッドは、分離された１対のパッドからなることが適している。
【００２１】
前記ビアホールとキャパシタ用パッドとが設けられる位置は、図面で参照符号１５０の位置、即ち、前記コントローラ１３０と第１コネクタパッド１１０との間が最も一般的である。
【００２２】
図３は、本発明の望ましい実施形態によって、図２の印刷回路基板に、ビアホールとキャパシタ用パッドとを配した部分平面図であり、図４は、図３の印刷回路基板で、上面の構造だけを示す平面図であり、図５は、図３の印刷回路基板で、下面の構造だけを示す平面図である。
図３は、図２の図面で、本発明の望ましい実施形態によって、設計の変更がなされるコントローラ１３０と第１コネクタパッド１１０との間の構造を拡大させた図面である。図３において実線で表示された部分は、メモリ装置用印刷回路基板１４０の上面の構造を示し、点線で表示された部分は、前記メモリ装置用印刷回路基板１４０の下面の構造を示す。
【００２３】
ＳＳＤのようなメモリ装置１００は、メモリ素子１２０（図２）から送受信したデータを、コントローラ１３０の入出力信号Ｔｘ，Ｒｘを介して、第１コネクタパッド１１０と第２コネクタパッド１１２とにそれぞれ送受信する。前記第１コネクタパッド１１０及び第２コネクタパッド１１２は、異種のコネクタであるサタ（ＳＡＴＡ）コネクタとマイクロサタ（μＳＡＴＡ）コネクタとが結合されうる。１つのコントローラ１３０だけ搭載されたメモリ装置用印刷回路基板１４０は、データの円滑な送受信のために、前記コントローラ１３０と第１コネクタパッド１１０及び第２コネクタパッド１１２との間に、ビアホール１９０と、第１受動素子用パッド及び第２受動素子用パッド、例えば、第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２とが位置する。前記第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２には、いずれか一方に受動素子が選択的に搭載される。
【００２４】
前記受動素子は、直流（ＤＣ）成分は遮断し、交流（ＡＣ）成分だけ疎通させることができるＤＣブロックキャパシタ（ＤＣ  ｂｌｏｃｋ  ｃａｐａｃｉｔｏｒ）１７４であることが適している。この場合のメモリ装置１００の全般的な動作は、追って図６及び図７を参照しつつ詳細に説明する。ここで、異種の異種コネクタ１１０，１１２は、前記印刷回路基板１４０内で、前記ビアホール１９０と電気的に連結され、メモリ装置用印刷回路基板１４０の上面及び下面の終端にそれぞれ形成される。
図４を参照すれば、前記ＳＳＤのようなメモリ装置１００を制御するコントローラ１３０は、第１信号ライン１６２を介して、前記ビアホール１９０と連結され、前記ビアホール１９０と前記第１キャパシタ用パッド１７０との連結は、第２信号ライン１６４を介してなされる。最後に、前記第１キャパシタ用パッド１７０は、第３信号ライン１６６を介して、前記第１コネクタパッド１１０と連結される。従って、印刷回路基板１４０の上面信号ライン１６０は、第１信号ライン１６２、第２信号ライン１６４及び第３信号ライン１６６を含む。
【００２５】
図５を参照すれば、ビアホール１９０を介して、印刷回路基板１４０の上面から下面に延長されたコントローラの送受信の信号Ｔｘ，Ｒｘは、第４信号ライン１８２を介して、第２キャパシタ用パッド１７２と電気的に連結され、また、第２キャパシタ用パッド１７２と第２コネクタパッド１１２は、第５信号ラインを介して、電気的に連結される。従って、下面信号ライン１８０は、ビアホール１９０と第２コネクタパッド１１２とを連結する信号ラインであり、前記第４信号ライン１８２及び第５信号ライン１８４を含む。ここで、メモリ装置用印刷回路基板１４０において、受動素子、例えば、図４のＤＣブロックキャパシタ１７４の搭載される位置に依存して、前記コントローラ１３０の送受信信号Ｔｘ，Ｒｘは、第１コネクタパッド１１０及び第２コネクタパッド１１２の何れか一方に連結される。
【００２６】
本発明の望ましい実施形態によれば、図３で、１つの同じデータ送受信ラインＴｘと連結された第１コネクタパッド１１０と第２コネクタパッド１１２との位置が、メモリ装置用印刷回路基板１４０の上面及び下面で、互いに非対称の位置に存在する場合、すなわち、図３のように、Ｂほどの距離をおいて存在する場合、前記第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２は、前記第１コネクタパッド１１０と第２コネクタパッド１１２との間Ｂ（図３）の中間地点に対応する位置に配置することが適している。
【００２７】
ここで、前記第１コネクタパッド１１０と第２コネクタパッド１１２との間Ｂ（図３）の中間地点は、Ｂの真ん中の位置が最も望ましいが、Ｂの真ん中の位置から±２５％の偏差をもって融通性あるように形成できる。すなわち、非対称な第１コネクタパッド１１０と第２コネクタパッド１１２との間の距離Ｂを１０ｍｍと仮定するとき、前記第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２は、２．５〜７．５ｍｍの位置に形成できることを意味する。このように、前記メモリ装置用印刷回路基板１４０の上面に形成された前記第１キャパシタ用パッド１７０と、前記メモリ装置用印刷回路基板１４０の下面に形成された第２キャパシタ用パッド１７２は、前記メモリ装置用印刷回路基板１４０の上下面で互いに対称に形成されることが望ましい。
【００２８】
ここで、前記第１キャパシタ用パッド１７０を、前記第１コネクタパッド１１０と第２コネクタパッド１１２との間Ｂ（図３）の中間地点から、±２５％の偏差で設ける臨界的意義は、メモリ装置用印刷回路基板１４０の設計で、第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２の配置に融通性をもって設計しつつ、オープン・スタブの構造によって発生しうるインピーダンス不整合（ｉｍｐｅｄａｎｃｅ  ｍｉｓｍａｔｃｈｉｎｇ）の影響を最小化できる最適値であることにある。前記インピーダンス不整合は、オープン・スタブで発生する信号の反射、インピーダンス及びキャパシタンスが原因になって招かれる信号伝達特性の低下を意味する。
【００２９】
図６は、図３の印刷回路基板で、上面及び下面の信号ラインに沿って切断した断面であり、上面にキャパシタ１７４が搭載された断面図であり、図７は、図３の印刷回路基板で、上面及び下面の信号ラインに沿って切断した断面であり、下面にキャパシタ１７４が搭載された断面図である。
【００３０】
図６を参照すれば、図面でのように、メモリ装置用印刷回路基板１４０で、上面１４０ａにある第１キャパシタ用パッド１７０に、受動素子であるＤＣブロックキャパシタ１７４が搭載される。これによって、コントローラ１３０の送受信信号は、第１信号ライン１６２を介して、ビアホール１９０に連結され、ビアホール１９０から第２信号ライン１６４を介して、第１キャパシタ用パッド１７０に連結される。このとき、前記第１キャパシタ用パッド１７０は、ＤＣブロックキャパシタ１７４を搭載しているので、直流（ＤＣ）成分を遮断し、ただ交流（ＡＣ）成分だけを第３信号ライン１６６を介して、第１コネクタパッド１１０に送受信する。
【００３１】
一方、メモリ装置用印刷回路基板１４０の下面１４０ｂに設けられた第２キャパシタ用パッド１７２には、図６に示すように、受動素子、例えば、ＤＣブロックキャパシタ１７４が搭載されていない。これによって、前記コントローラ１３０の送受信信号は、メモリ装置用印刷回路基板１４０の下面に設けられた第２キャパシタ用パッド１７２で、伝送線路の不連続点が発生し、図面のＣ部分では、送受信信号の伝達が遮断される。従って、メモリ装置用印刷回路基板１４０で、図面の矢印部分がオープン・スタブ構造として残ることになる。
【００３２】
このとき、前記オープン・スタブ構造を最小化させるために、前記第１キャパシタ用パッド１７０及び第２キャパシタ用パッド１７２は、図３でのように、非対称として存在する第１コネクタパッド１１０及び第２コネクタパッド１１２間の中間地点に位置する。このように、前記ビアホール１９０で、前記第１キャパシタ用パッド１７０を連結する第２信号ライン１６４の長さＤ１は、０．１〜９．９ｍｍと、できる限り短く最適化される。
【００３３】
従って、もし第１コネクタパッド１１０が、ＳＡＴＡコネクタのためのパッドであり、第２コネクタパッドが、マイクロＳＡＴＡコネクタのためのパッドである場合、コントローラ１３０の送受信信号は、メモリ装置用印刷回路基板１４０の上面にのみ伝えられる。従って、たとえメモリ装置用印刷回路基板１４０は、２個の異種コネクタパッド１１０，１１２をいずれも適用できる構造であっても、受動素子であるＤＣブロックキャパシタ１７４の搭載方式によって、選択的に、第１コネクタパッド１１０を使用する方式で、動作させることができる。
【００３４】
図７を参照すれば、前述の図６の場合と反対の方法によりメモリ装置１００が動作するところを示す図面である。詳細に説明すれば、メモリ装置用印刷回路基板１４０で、下面にある第２キャパシタ用パッド１７２に、受動素子であるＤＣブロックキャパシタ１７４が搭載されている。これによって、コントローラ１３０の送受信信号は、第１信号ライン１６２を介してビアホール１９０に連結され、ビアホール１９０から第４信号ライン１８２を介して、第２キャパシタ用パッド１７２に連結される。すなわち、ビアホール１９０を介して、送受信信号は、メモリ装置用印刷回路基板１４０の上面から下面に、送受信信号が変更される。このとき、前記第２キャパシタ用パッド１７２は、ＤＣブロックキャパシタ１７４の搭載によって、直流（ＤＣ）成分を遮断し、ただ交流（ＡＣ）成分のみを、第５信号ライン１８４を介して、第２コネクタパッド１１２に送受信する。
【００３５】
一方、メモリ装置用印刷回路基板１４０の上面に設けられた第１キャパシタ用パッド１７０は、図７に示すように、受動素子であるＤＣブロックキャパシタ１７４が搭載されていない。これによって、前記コントローラ１３０の送受信信号は、メモリ装置用印刷回路基板１４０の上面に設けられた第１キャパシタ用パッド１７０で、伝送線路の不連続点が発生し、図面のＤ部分に送受信信号の伝送が遮断され、メモリ装置用印刷回路基板１４０の上面で、矢印部分がオープン・スタブ構造として残ることになる。
【００３６】
このとき、前記オープン・スタブ構造によるインピーダンス不整合を最小化するために、第１コネクタパッド１１０及び第２コネクタパッド１１２の位置は、図３に示したように設定され、前記ビアホール１９０で前記第２キャパシタ用パッド１７２を連結する第４信号ライン１８２の長さＤ２は、０．１〜９．９ｍｍとできる限り短く最適化される。
【００３７】
このとき、第１コネクタパッド１１０が、ＳＡＴＡコネクタ向けのパッドであり、第２コネクタパッドが、マイクロＳＡＴＡコネクタ向けのパッドである場合、コントローラ１３０の送受信信号は、メモリ装置用印刷回路基板１４０の下面にのみ伝えられる。従って、たとえメモリ装置用印刷回路基板１４０は、２個の異種コネクタパッド１１０，１１２をいずれも適用できる構造であっても、受動素子であるＤＣブロックキャパシタ１７４を、メモリ装置用印刷回路基板１４０の下面にある第２キャパシタ用パッド１７２にのみ搭載したので、第２コネクタパッド１１２に実装されるマイクロサタ（ＳＡＴＡ）コネクタを使用する方式で使われる。よって、本発明によれば、メモリ装置用印刷回路基板１４０は、キャパシタ１７４の搭載位置によって、選択的に、第１コネクタのサタ（ＳＡＴＡ）の適用と、第２コネクタのマイクロＳＡＴＡコネクタの適用とを切替えて動作できる。
【００３８】
よって、本発明による１つのメモリ装置用印刷回路基板１４０は、受動素子であるＤＣブロックキャパシタ１７４を、上面にある第１キャパシタ用パッド１７０に搭載するか、又は、下面にある第２キャパシタ用パッド１７２に搭載することにより、異種のコネクタパッド１１０，１１２を選択的に適用できるという長所がある。
【００３９】
図８は、本発明の効果を説明するために、前記図２の印刷回路基板上に、ビアホールとキャパシタ用パッドとを、図３と異なる方式で配した部分平面図である。
【００４０】
図８を参照すれば、本発明は、図３でのように、第１キャパシタ用パッド１７０（図３）及び第２キャパシタ用パッド１７２（図４）が非対称位置にある第１コネクタパッド１１０と第２コネクタパッド１１２間の中間地点に位置しているが、図８では、第１キャパシタ用パッド１７０Ａを、第１コネクタパッド１１０と並べて配した。同様に、第２キャパシタ用パッド１７２Ａを、第２コネクタパッド１１２と並べて配し、第１キャパシタ用パッド１７０Ａ及び第２キャパシタ用パッド１７２Ａは、印刷回路基板１４０の上下面で、互いに対称にならないように配した。これと共に、受動素子であるＤＣブロックキャパシタ１７４を第１キャパシタ用パッド１７０Ａに搭載した。
【００４１】
従って、メモリ装置用印刷回路基板１４０で、図面のＥ部分に該当する第２キャパシタ用パッド１７２Ａの一部、第５信号ライン１８４Ａ及び第２コネクタパッド１１２に、コントローラ１３０の送受信信号が伝えられない。そして、メモリ装置用印刷回路基板１４０の上面から、ビアホール１９０と印刷回路基板１４０の下面で連結される第４信号ライン１８２Ａは、上面信号ライン１６２Ａ，１６４Ａ，１６６Ａに対して、オープン・スタブの構造となる。
【００４２】
ここで、前記印刷回路基板１４０の下面で、ビアホール１９０から第２キャパシタ用パッド１７２Ａに連結されるオープン・スタブ構造である第４信号ライン１８２Ａは、長さが、図３と比較するとき、相対的に長くなる。従って、オープン・スタブ構造を有する第４信号ライン１８２Ａは、長さが相対的に長くなり、この領域でインピーダンス不整合が発生し、高速動作時に信号特性が低下しうる。
【００４３】
図９及び図１０は、本発明の効果を説明するためのジッタ（ｊｉｔｔｅｒ）ダイヤグラム（ｄｉａｇｒａｍ）である。
【００４４】
図９及び図１０を参照すれば、ジッタ・ダイヤグラムとは、高周波デジタル信号で、信号波形が揺れたりぶれたりすることを示すグラフであり、理想的な信号周波数からの偏移（ｄｅｖｉａｔｉｏｎ）の程度を表示する。
【００４５】
図９は、図８でのように、第１キャパシタ用パッド及び第２キャパシタ用パッドを、第１コネクタ及び第２コネクタと並べて配した場合をシミュレーションしたジッタ・ダイヤグラムを示し、これに対して図１０は、本発明の望ましい実施形態に該当する図３のように、第１キャパシタ用パッド及び第２キャパシタ用パッドを、非対称位置にある第１コネクタパッド及び第２コネクタパッド間の中間地点に配した場合をシミュレーションしたジッタ・ダイヤグラムを示す。
【００４６】
図９の場合、理想的な周波数基準値に対して、測定された周波数の偏移幅であるジッタ値が、４０．ｐｓである。しかし、本発明により、第１キャパシタ用パッド及び第２キャパシタ用パッドの位置を、第１コネクタパッド及び第２コネクタパッド間の中間地点に最適化させた場合である図１０の場合は、理想的な周波数基準値に対して、測定された周波数の偏移幅であるジッタ値が１５．４ｐｓを示しており、図９と比較して、約６２．２％の信号特性改善を示す。
【００４７】
図１１は、本発明の望ましい実施形態によるメモリ装置が適用された電子装置のブロック図である。
【００４８】
図１１を参照すれば、電子装置６００は、制御器６１０、入出力装置６２０、メモリ装置６３０及びインターフェース６４０を含むことができる。前記電子装置６００は、モバイル・システムまたは情報を送受信するシステムでありうる。前記モバイル・システムはＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブ・タブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタル・ミュージックプレーヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）でありうる。
【００４９】
前記制御器６１０は、プログラムを実行し、前記電子装置６００を制御する役割を担う。前記制御器６１０は、例えば、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、デジタル信号処理器（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）、またはそれらと類似した装置でありうる。前記入出力装置６２０は、電子装置６００のデータを入力または出力するのに利用される。電子装置６００は、前記入出力装置６２０を利用して、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置とデータを交換できる。前記入出力装置６２０は、例えば、キーパッド（ｋｅｙｐａｄ）、キーボード（ｋｅｙｂｏａｒｄ）または表示装置（ｄｉｓｐｌａｙ）でありうる。前記メモリ装置６３０は、制御器６１０の動作のためのコード及び／またはデータを保存するか、または制御器６１０で処理されたデータを保存する、ことができる。前記メモリ装置６３０は、本発明の実施形態のうちいずれか一つによるメモリ装置を含むことができる。
【００５０】
前記インターフェース６４０は、前記電子装置６００と外部の他の装置とのデータ伝送通路でありうる。制御器６１０、入出力装置６２０、メモリ装置６３０及びインターフェース６４０は、バス６５０を介して互いに通信しうる。例えば、かような電子装置６００は、携帯電話、ＭＰ３プレーヤ、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、携帯用マルチメディア再生機（ＰＭＰ、ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ＳＳＤまたは家電製品（ｈｏｕｓｅｈｏｌｄ  ａｐｐｌｉａｎｃｅｓ）に利用されうる。選択的に、前記電子装置６００は、デスクトップ・コンピュータ、ノート型パソコン、ＭＰ３プレーヤ、携帯用マルチメディアプレーヤ（ＰＭＰ）、道案内システム（ｎａｖｉｇａｔｉｏｎ  ｓｙｓｔｅｍ）、電子辞典、外装記憶装置、携帯電話、医療機器、映像再生装置、平板表示装置、監視カメラシステム、またはデータベースサーバでありうる。
【００５１】
本発明は、前記の実施形態に限定されるものではなく、本発明が属する技術的範囲内で、当分野の当業者によって、多くの変形が可能であることが明白である。
【符号の説明】
【００５２】
１０        伝送線路
２０        オープン・スタブ
３０        ショート・スタブ
４０        接地線路
１００，６３０        メモリ装置
１１０，１１２        第１、第２コネクタパッド
１２０        メモリ素子（ＮＡＮＤフラッシュ素子（ＮＦ））
１３０        コントローラ
１４０        印刷回路基板
１４０ａ        印刷回路基板の上面
１４０ｂ        印刷回路基板の下面
１５０        ビアホールとキャパシタ用パッドとが置かれる位置
１６０，１６２Ａ，１６４Ａ，１６６Ａ        上面信号ライン
１６２        第１信号ライン
１６４        第２信号ライン
１６６        第３信号ライン
１７０，１７０Ａ        第１キャパシタ用パッド
１７２，１７２Ａ        第２キャパシタ用パッド
１７４        ＤＣブロックキャパシタ
１８０        下面信号ライン
１８２，１８４Ａ        第４信号ライン
１８４        第５信号ライン
１９０        ビアホール
６００        電子装置
６１０        制御器
６２０        入出力装置
６４０        インターフェース
６５０        バス
【図１】
2011060293.tif 000003
【図２】
2011060293.tif 000004
【図３】
2011060293.tif 000005
【図４】
2011060293.tif 000006
【図５】
2011060293.tif 000007
【図６】
2011060293.tif 000008
【図７】
2011060293.tif 000009
【図８】
2011060293.tif 000010
【図９】
2011060293.tif 000011
【図１０】
2011060293.tif 000012
【図１１】
2011060293.tif 000013