(57)【要約】【課題】センスアンプを選択するカラム選択線の本数を削減し、簡単な回路構成で高速な動作を保ちつつ電源配線の配置領域を十分に確保し得る半導体装置を提供する。【解決手段】本発明の半導体装置は、メモリセルに接続されたビット線（ＧＢＬＬ）と、各ビット線に接続された増幅器であるセンスアンプ（ＳＡ）と、ローカル入出力線（ＬＩＯＴ）と、ローカルカラムスイッチである入出力ポート（ＩＯＰ）と、カラム選択線（ＹＳ０）と、グローバルカラムスイッチ（Ｑ２０、Ｑ２１）とを備えている。カラム選択線（ＹＳ０）と２本のセンスアンプ選択線（ＺＥＢ、ＺＥＢ）とによりセンスアンプ（ＳＡ）を選択可能であるため、小さい回路規模で高速なカラム選択を保ちつつ、カラム選択線（ＹＳ０）の本数を削減することができ、電源配線を配置する領域を十分に確保することができる。【選択図】図６
2011175719.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のメモリセルと、
前記第１のメモリセルに接続された第１のビット線と、
前記第２のメモリセルに接続された第２のビット線と、
前記第１のビット線に接続された第１の増幅器と、
前記第２のビット線に接続された第２の増幅器と、
前記第１及び第２の増幅器に共通に接続されたローカル入出力線と、
前記第１の増幅器と前記ローカル入出力線との間に接続された第１のローカルカラムスイッチと、
前記第２の増幅器と前記ローカル入出力線との間に接続された第２のローカルカラムスイッチと、
カラム選択線と、
前記カラム選択線と前記第１のローカルカラムスイッチの制御端子との間に接続され、第１の選択信号に応じて前記カラム選択線と前記第１のローカルカラムスイッチの制御端子との接続を制御する第１のグローバルカラムスイッチと、
前記カラム選択線と前記第２のローカルカラムスイッチの制御端子との間に接続され、第２の選択信号に応じて前記カラム選択線と前記第２のローカルカラムスイッチの制御端子との接続を制御する第２のグローバルカラムスイッチと、
を備えることを特徴とする半導体装置。
【請求項２】
前記カラム選択線が活性化されたとき、前記第１及び第２の選択信号のいずれか一方の選択信号が活性化され、活性化された前記一方の選択信号に対応する前記第１又は第２のグローバルカラムスイッチが接続状態に制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ローカルビット線及びグローバルビット線に階層化されたビット線構成を有し、
前記第１及び第２のビット線は、隣接する２本の前記グローバルビット線であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の増幅器の各々は、前記グローバルビット線に接続されるセンスアンプに含まれる回路であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の増幅器の各々は、一方の入力端子が前記グローバルビット線に接続され、他方の入力端子が前記グローバルビット線と相補対をなす相補グローバルビット線に接続され、
前記ローカル入出力線は、相補対をなす一対のローカル入出力線であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
ローカルビット線及びグローバルビット線に階層化されたビット線構成と、ローカルセンスアンプ及びグローバルセンスアンプに階層化されたセンスアンプ構成とを有し、
前記第１及び第２のビット線の各々は前記グローバルビット線であり、前記第１及び第２の増幅器の各々は、前記グローバルセンスアンプに含まれる回路であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１及び第２の増幅器の各々はシングルエンド型の増幅器であり、前記ローカル入出力線はシングルエンド型の構成を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２のビット線の各々は第１の方向に延伸形成され、
前記第１及び第２のセンスアンプは第２の方向に並んで配置され、
前記カラム選択線は前記第１の方向に延伸形成され、
前記第１及び第２の選択信号の配線は前記第２の方向に延伸形成されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
複数の前記カラム選択線が所定の配線層に配置され、当該配線層のうち前記カラム選択線に挟まれた空き領域に電源配線が配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
所定数の前記カラム選択線ごとに配置された救済用カラム選択線と、
前記救済用カラム選択線及び前記第１の選択信号により選択される第１の救済用増幅器と、
前記救済用カラム選択線及び前記第２の選択信号により選択される第２の救済用増幅器と、
を更に備え、
前記所定数の前記カラム選択線のうち、第１のカラム選択線と前記第１の選択信号とにより選択される不良増幅器を前記第１の救済用増幅器で置換し、第２のカラム選択線と前記第１の選択信号とにより選択される不良増幅器を前記第２の救済用増幅器で置換する、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
第１及び第２のメモリセルと、
前記第１のメモリセルに接続された第１のビット線と、
前記第２のメモリセルに接続された第２のビット線と、
前記第１のビット線に接続された第１の増幅器と、
前記第２のビット線に接続された第２の増幅器と、
前記第１及び第２の増幅器に共通に接続された共通ノードと、
前記第１の増幅器と前記共通ノードとの間に接続され、第１の選択信号に応じて前記第１の増幅器と前記共通ノードとの接続を制御する第１のローカルカラムスイッチと、
前記第２の増幅器と前記共通ノードとの間に接続され、第２の選択信号に応じて前記第２の増幅器と前記共通ノードとの接続を制御する第２のローカルカラムスイッチと、
ローカル入出力線と、
カラム選択線と、
前記カラム選択線に応じて、前記共通ノードと前記ローカル入出力線との接続を制御するグローバルカラムスイッチと、
を備えることを特徴とする半導体装置。
【請求項１２】
ローカルビット線及びグローバルビット線に階層化されたビット線構成と、ローカルセンスアンプ及びグローバルセンスアンプに階層化されたセンスアンプ構成とを有し、
前記第１及び第２のビット線の各々は前記グローバルビット線であり、前記第１及び第２の増幅器の各々は、前記グローバルセンスアンプに含まれる回路であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１のビット線の信号電圧をセンス増幅する第１のセンスアンプと、
第２のビット線の信号電圧をセンス増幅する第２のセンスアンプと、
カラム選択線と第１及び第２のセンスアンプ選択線とに応じて、前記第１及び第２のセンスアンプとローカル入出力線との間の接続を制御するサブカラム選択回路と、
を備え、
前記第１のセンスアンプは、当該第１のセンスアンプのデータを入出力する第１の入出力ポートを備え、前記第２のセンスアンプは、当該第２のセンスアンプのデータを入出力する第２の入出力ポートを備え、
前記サブカラム選択回路は、前記第１のセンスアンプ選択線に応じて前記第１の入出力ポートの制御端子と前記カラム選択線との接続を制御する第１のスイッチと、前記第２のセンスアンプ選択線に応じて前記第２の入出力ポートの制御端子と前記カラム選択線との接続を制御する第２のスイッチとを備え、前記カラム選択線が活性化されたとき、前記第１及び第２のスイッチのいずれか一方が接続状態になるように制御されることを特徴とする半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線に接続されるセンスアンプと入出力線との間の接続をカラム選択線を用いて制御する構成を備えた半導体装置に関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体メモリは、選択メモリセルからビット線を介して読み出された信号をセンス増幅するセンスアンプと、このセンスアンプの出力信号を階層化された入出力線を経由して外部に転送する構成を備えている。通常、複数のビット線に対応する複数のセンスアンプの中から、カラム選択線に供給されるカラム選択信号に基づいて選択されたセンスアンプを入出力線と接続するように制御が行われる。しかし、数個のセンスアンプ毎に１本ずつのカラム選択線を配置する必要があるので、半導体メモリの大容量化に伴いカラム選択線の本数の増加を招くことになる。そのための対策として、カラム選択線とは別に選択信号の配線を配置し、カラム選択線及び選択信号に基づいてセンスアンプを選択する方法が提案されている（例えば、特許文献１〜６参照）。例えば、特許文献５の図７には、共通のＩＯ線（例えば、ＩＯ０）に接続されるセンスアンプ（ＳＡ０〜ＳＡ３）の接続を、列選択信号線（ＹＳ０、ＹＳ１）とカラムバンク選択信号線（ＣＢＳ０、ＣＢＳ１）とを用いて切り替える構成が開示されている。また例えば、特許文献６の図２には、１本のカラム選択線（７）と４つのローカルカラム選択スイッチ（２０）との間に１つのグローバルカラム選択スイッチ（１０）を配置する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３２２８８３号公報
【特許文献２】特開平８−２７９２９０号公報
【特許文献３】特開２０００−３３１４７４号公報
【特許文献４】特開２００２−２３０９６８号公報
【特許文献５】特開平１１−３０６７５５号公報
【特許文献６】特開２００６−１３４４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＤＲＡＭ等の半導体記憶装置においては、チップ面積の縮小や消費電力の低減の要請から、配線等の各構成要素の微細化が進展している。しかし、微細化により配線幅が縮小されると配線抵抗が大きくなる。例えば、電源配線の配線抵抗が大きくなると、電源配線を経由して半導体メモリの各素子に供給される電源電圧の電位が低下するという問題がある。このような半導体メモリにおいては、一般に、複数のメモリセルが配置されるメモリアレイ上に、上述のセンスアンプ等の増幅器に供給される電源配線が配置されているので、これらの電源配線を経由して供給される電源電圧の電位が低下すると、半導体メモリの動作が不安定になってしまう。このような電源電圧の低下を抑制するためには、電源配線の本数を増やして電源配線の抵抗を下げればよい。しかし、一般的な半導体メモリでは、配線層に配置可能な配線の本数は、その配線層の面積により物理的に制限されている。従って、上述のように電源配線の本数を増やすためには、新たな配線層を追加するか、あるいは電源配線と同一の配線層に配置される他の配線（信号線等）の本数を削減する必要がある。このうち、配線層を追加して電源配線の本数を増加させたとしても、半導体メモリの製造コストが増加するという問題がある。
【０００５】
上記特許文献５に開示された構成（特許文献５の図７）においては、特許文献５に示された従来の構成（特許文献５の図８）に比べ、カラム選択線の本数を削減することができ、カラム選択線と同じ層に配置された電源配線の本数を増加することができる。しかしながら、特許文献５に開示された構成では、センスアンプ（ＳＡ）と入出力線（ＩＯ）との間に、少なくとも２つのトランジスタ（ＳＹ、ＳＣ）が必要であるため、半導体メモリの動作が遅くなるという問題がある。一方、カラム選択動作の高速化が可能な上記特許文献２に開示された構成においては、カラム選択線の本数を削減することはできないため、上述の電源電圧の低下という課題を解決することができなかった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、第１及び第２のメモリセルと、前記第１のメモリセルに接続された第１のビット線と、前記第２のメモリセルに接続された第２のビット線と、前記第１のビット線に接続された第１の増幅器と、前記第２のビット線に接続された第２の増幅器と、前記第１及び第２の増幅器に共通に接続されたローカル入出力線と、前記ローカル入出力線と前記第１の増幅器との間に接続された第１のローカルカラムスイッチと、前記ローカル入出力線と前記第２の増幅器との間に接続された第２のローカルカラムスイッチと、カラム選択線と、前記カラム選択線と前記第１のローカルカラムスイッチの制御端子との間に接続され、第１の選択信号に応じて前記カラム選択線と前記第１のローカルカラムスイッチの制御端子との接続を制御する第１のグローバルカラムスイッチと、前記カラム選択線と前記第２のローカルカラムスイッチの制御端子との間に接続され、第２の選択信号に応じて前記カラム選択線と前記第２のローカルカラムスイッチの制御端子との接続を制御する第２のグローバルカラムスイッチとを備えて構成される。
【０００７】
本発明の半導体装置によれば、選択メモリセルの情報を伝送するビット線に接続される増幅器（センスアンプ）を選択する際、１本のカラム選択線に対応する２個の増幅器のうち、第１及び第２の選択信号を用いて選択された増幅器を、対応するローカル入出線に接続するような制御が行われる。よって、第１及び第２の選択信号を用いない場合に比べ、配置すべきカラム選択線の本数を削減することができる。第１及び第２の選択信号に応じた制御を実現する回路として、第１及び第２のグローバルスイッチを設ければよいので、簡単な回路構成で高速なカラム選択動作を保つことができる。さらに、カラム選択線を配置する領域を削減すれば、その分だけ電源配線を配置するための領域を増やすことができる。
【０００８】
また、上記課題を解決するために、本発明の半導体装置は、第１及び第２のメモリセルと、前記第１のメモリセルに接続された第１のビット線と、前記第２のメモリセルに接続された第２のビット線と、前記第１のビット線に接続された第１の増幅器と、前記第２のビット線に接続された第２の増幅器と、前記第１及び第２の増幅器に共通に接続された共通ノードと、前記第１の増幅器と前記共通ノードとの間に接続され、第１の選択信号に応じて前記第１の増幅器と前記共通ノードとの接続を制御する第１のローカルカラムスイッチと、前記第２の増幅器と前記共通ノードとの間に接続され、第２の選択信号に応じて前記第２の増幅器と前記共通ノードとの接続を制御する第２のローカルカラムスイッチと、ローカル入出力線と、カラム選択線と、前記カラム選択線に応じて、前記共通ノードと前記ローカル入出力線との接続を制御するグローバルカラムスイッチとを備えて構成される。
【発明の効果】
【０００９】
以上説明したように本発明によれば、カラム選択線と第１及び第２の選択信号を用いて第１及び第２の増幅器を選択的にローカル入出力線に接続可能な構成を実現することで、小さい回路規模で高速動作を保ちつつ、増幅器の個数に対応するカラム選択線の本数を削減することができる。また、カラム選択線の削減により配線層の空いた領域に電源配線を配置して有効に活用することができ、さらに電源ノイズの影響を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態のＤＲＡＭ全体の機能ブロックを示す図である。
【図２】第１実施形態のメモリアレイ領域のバンクの構成例を示すブロック図である。
【図３】図２の部分的な構成を示すブロック図である。
【図４】第１実施形態のメモリアレイの階層化された構成を示す図である。
【図５】第１実施形態のサブアレイの回路構成例を示す図である。
【図６】第１実施形態のセンスアンプ列の回路構成例を示す図である。
【図７】図６のセンスアンプ列の各部の動作波形図である。
【図８】従来の一般的なセンスアンプ列の回路構成を示す図である。
【図９】第１実施形態のサブワードドライバ列の回路構成例を示す図である。
【図１０】第１実施形態のクロスポイント部の回路構成例を示す図である。
【図１１】第２実施形態のサブアレイの回路構成例を示す図である。
【図１２】第２実施形態のセンスアンプ列の回路構成例を示す図である。
【図１３】図１２のセンスアンプ列の各部の動作波形図である。
【図１４】第２実施形態のクロスポイント部の回路構成例を示す図である。
【図１５】第３実施形態のセンスアンプ列の回路構成例を示す図である。
【図１６】図１５のセンスアンプ列の各部の動作波形図である。
【図１７】第３実施形態のクロスポイント部の回路構成例を示す図である。
【図１８】第４実施形態のメモリアレイの第１の回路構成例を示す図である。
【図１９】第４実施形態のメモリアレイの第２の回路構成例を示す図である。
【図２０】従来の一般的なカラム救済方法を説明する図である。
【図２１】上記各実施形態で説明したカラム選択方法に対し従来のカラム救済方法を適用した場合を模式的に示す図である。
【図２２】上記各実施形態に適用される本発明のカラム救済方法を模式的に示す図である。
【図２３】図２２のカラム救済方法を実現する救済回路の構成例を示す図である。
【図２４】階層化ビット線構成と非階層のビット線構成に関し、配線層への各配線の一般的な割り当て方の例を示す図である。
【図２５】一般的な非階層のビット線構成のＤＲＡＭにおける電源配線の配置例である。
【図２６】一般的な階層化ビット線構成のＤＲＡＭにおける電源配線の配置例である。
【図２７】階層化ビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線の配置例である。
【図２８】非階層のビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線の第１の配置例である。
【図２９】非階層のビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線の第２の配置例である。
【発明を実施するための形態】
【００１１】
本発明を適用した半導体装置の本実施形態について説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Memory）に対して本発明を適用した３つの実施形態を順次説明する。
【００１２】
［第１実施形態］
第１実施形態は、ビット線構成のみが階層化（単純階層ビット線アレイ）されたＤＲＡＭに対して本発明を適用したものである。まず、図１は、第１実施形態のＤＲＡＭ全体の機能ブロックを示す図である。図１に示すＤＲＡＭは、複数のバンク（ＢＡＮＫ）に区分されたメモリアレイ領域１０を備えている。メモリアレイ領域１０の具体的な構成については後述する。ＤＲＡＭには、アドレス入力端子（Ａ０、Ａ１、・・・、Ａｎ）からＸアドレスとＹアドレスが時分割に入力される。アドレス入力端子から入力されたＸアドレスはＸアドレスバッファ１１に保持された後、Ｘプリデコーダ１２を介してＸデコーダ１３に送られる。その後，アドレス入力端子から入力されたＹアドレスはＹアドレスバッファ１４に保持された後、Ｙプリデコーダ・Ｚデコーダ１５を介してＸデコーダ１３及びＹデコーダ１６に送られる。
【００１３】
メモリアレイ領域１０の各バンクには、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣが形成されている。メモリアレイ領域１０のワード線延伸方向の一端にはＸデコーダ１３が配置され、メモリセル領域１０のビット線延伸方向の一端にはＩＯ制御部１７及びＹデコーダ１６が配置される。メモリアレイ領域１０では、Ｘデコーダ１３により選択されたワード線ＷＬとＹデコーダ１６により選択されたビット線ＢＬとの交点のメモリセルＭＣにアクセスすることができる。ＩＯ制御部１７と外部接続可能なデータ端子ＤＱ０〜ＤＱｎとの間では、メイン入出力線ＭＩＯ、データバッファ１８、グローバル入出力線ＧＩＯ、インターフェース部１９を介してデータ転送（ＤＱ０〜ＤＱｎ）が行われる。
【００１４】
制御部２０は、外部から供給されるクロック・制御信号（ＣＬＫ、／ＣＫＥ、ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ、ＤＱＳ）に基づき、各種制御信号及び内部クロックを生成してＤＲＡＭの各部に供給する。また、モードレジスタ２１は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御部２０に送出する。また、電源電圧生成部２２は、外部から供給される電源電圧ＶＤＤ及びグランド電位ＧＮＤを用いて、ＤＲＡＭの内部回路に供給する各種電源電圧（ＶＰＰ、ＶＣＬ、ＶＤＬ、ＶＢＬＲ、ＶＰＬＴ、ＶＳＳ、ＶＫＫ、ＶＢＢ）を生成する。
【００１５】
図２は、図１のメモリアレイ領域１０のバンク（ＢＡＮＫ０）の構成例を示すブロック図である。図２に示すようにバンク内には、マトリクス状に配置された複数のメモリアレイ３０が配置される。各々のメモリアレイ３０のビット線延伸方向の両側には複数のセンスアンプを含むセンスアンプ列３１が配置され、各々のメモリアレイ３０のワード線延伸方向の両側には複数のサブワードライバを含むサブワードドライバ列３２が配置されている。また、サブワードドライバ列３２の並びとセンスアンプ列３１の並びとが交差する領域には、クロスポイント部３３が配置されている。なお、センスアンプ列３１、サブワードドライバ列３２、クロスポイント部３３の具体的な構成については後述する。さらに、ビット線延伸方向に並ぶメモリアレイ３０（図２の例では８個）の一端には、複数のＹデコーダ１６が配置され、ワード線延伸方向に並ぶメモリアレイ３０（図２の例では４個）の一端には、複数のＸデコーダ１３が配置されている。また、夫々のＸデコーダ１３に隣接する領域には、メモリアレイ３０の動作を制御するアレイ制御部３４が配置されている。
【００１６】
図３は、図２の部分的な構成を示すブロック図である。図３に示すように、センスアンプ列３１には、複数のセンスアンプＳＡが並んで配置されている。ここで、第１実施形態ではビット線構成が階層化されるので、図３の各メモリアレイ３０には上位階層である複数のグローバルビット線ＧＢＬが配置されている。複数のグローバルビット線ＧＢＬは、これらが含まれるメモリアレイ３０を挟み込むように配置された２列のセンスアンプ列３１のうちの一方のセンスアンプ列３１の各センスアンプＳＡと、これらが含まれるメモリアレイ３０を挟み込むように配置された２列のセンスアンプ列３１のうちの他方のセンスアンプ列３１の各センスアンプＳＡとに交互に接続される。図３の例ではオープンビット線方式を前提とし、センスアンプ列３１の各々のセンスアンプＳＡは、両側の２つのメモリアレイ３０に延伸される２本のグローバルビット線ＧＢＬに接続される。また、サブワードドライバ列３２には、複数のサブワードドライバＳＷＤが並んで配置されている。各々のメモリアレイ３０内の複数のワード線ＷＬは、これらが含まれるメモリアレイ３０を挟み込むように配置された２列のサブワードドライバ列３２のうちの一方のサブワードドライバ列３２の各サブワードドライバＳＷＤと、これらが含まれるメモリアレイ３０を挟み込むように配置された２列のサブワードドライバ列３２のうちの隣接する他方のサブワードライバ列３２の各サブワードドライバＳＷＤとに交互に接続される。さらに、センスアンプ列３１内に配線されたローカル入出力線ＬＩＯと、隣接する一方のクロスポイント部３３内に配線されたメイン入出力線ＭＩＯとは、クロスポイント部３３内の後述のゲート回路ＲＧＣを介して接続される。
【００１７】
図４は、図３のメモリアレイ３０の階層化された構成を示している。図４に示すように、メモリアレイ３０は、ビット線延伸方向に並ぶ複数のサブアレイ４０に分割されている。上述したように、階層化されたビット線構成に対しオープンビット線方式が適用されるものとする。図４の例では、Ｍ＋１本のグローバルビット線ＧＢＬｉ（ｉ＝０〜Ｍ）は、両側のセンスアンプ列３１の各センスアンプＳＡと交互に接続されるとともに、複数のサブアレイ４０の各々に接続される。
【００１８】
図５は、図４のサブアレイ４０の回路構成例を示している。図５に示すサブアレイ４０には、Ｍ＋１本のグローバルビット線ＧＢＬｉ（ｉ＝０〜Ｍ）に対応する下位階層であるＭ＋１本のローカルビット線ＬＢＬｉ（ｉ＝０〜Ｍ）が配置されている。ローカルビット線ＬＢＬ０〜ＬＢＬＭの各々には、Ｎ＋１本のワード線ＷＬｊ（ｊ＝０〜Ｎ）との各交点に形成されたＮ＋１個のメモリセルＭＣに接続されている。各々のメモリセルＭＣは、ワード線ＷＬ０〜ＷＬＮの各々に応じて導通制御される選択トランジスタＱ０と、情報蓄積ノードＳＮの電荷として情報を保持するキャパシタＣＳとからなり、キャパシタＣＳにはプレート電圧ＶＰＬＴが供給される。
【００１９】
スイッチ回路４１は、グローバルビット線ＧＢＬ０〜ＧＢＬＭとローカルビット線ＬＢＬ０〜ＬＢＬＭとの間に配置されたＭ＋１個のＮＭＯＳトランジスタから構成され、それぞれのＮＭＯＳトランジスタのゲートに制御信号ＬＳＷＣが印加されている。プリチャージ回路４２は、ローカルビット線ＬＢＬ０〜ＬＢＬＭとプリチャージ電圧ＶＢＬＲの配線との間に配置されたＭ＋１個のＮＭＯＳトランジスタから構成され、それぞれのＮＭＯＳトランジスタのゲートに制御信号ＬＰＣＣが印加されている。
【００２０】
図６は、図４のセンスアンプ列３１の回路構成例を示している。図６は、４組のグローバルビット線ＧＢＬＬｉ（ｉ＝０〜３）、ＧＢＬＲｉ（ｉ＝０〜３）と、二対（４本）のローカル入出力線ＬＩＯ（ＬＩＯＴ０、ＬＩＯＢ０、ＬＩＯＴ１、ＬＩＯＢ１）が配置される範囲に対応している。なお、左側のグローバルビット線ＧＢＬＬｉと右側のグローバルビット線ＧＢＬＲｉは相補対をなす。４個のセンスアンプＳＡ及びサブカラム選択回路５０は、４本のグローバルビット線ＧＢＬＬ０〜ＧＢＬＬ３（本発明のビット線）に対応して配置されている。各々のセンスアンプＳＡは、プリチャージ回路ＰＣＣと、クロスカップル回路ＣＣ（本発明の増幅器）と、入出力ポートＩＯＰ（本発明のローカルカラムスイッチ）とを含んで構成される。
【００２１】
プリチャージ回路ＰＣＣは、ビット線イコライズ信号ＢＬＥＱに応じて、一方のグローバルビット線ＧＢＬＬｉ及び他方のグローバルビット線ＧＢＬＲｉをプリチャージ電圧ＶＢＬＲにプリチャージする一対のＮＭＯＳトランジスタと、一対のグローバルビット線ＧＢＬＬｉ、ＧＢＬＲｉを同電位にするＮＭＯＳトランジスタとから構成される。
【００２２】
クロスカップル回路ＣＣは、一方のグローバルビット線ＧＢＬＬｉを入力とするインバータ回路と他方のグローバルビット線ＧＢＬＲｉを入力とするインバータ回路のそれぞれの入力と出力を互いにクロスカップルして構成されるラッチ回路として機能する。クロスカップル回路ＣＣの各ＭＯＳトランジスタには、一対の共通ソース線ＣＳＮ、ＣＳＰが供給される。クロスカップル回路ＣＣは、グローバルビット線ＧＢＬＬｉとＧＢＬＲｉの差電位を２値判定してラッチする。
【００２３】
入出力ポートＩＯＰは、グローバルビット線ＧＢＬＬｉとローカル入出力線ＬＩＯＴ０（ＬＩＯＴ１）との間に接続されたＮＭＯＳトランジスタＱ１０と、グローバルビット線ＧＢＬＲｉとローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）との間に接続されたＮＭＯＳトランジスタＱ１１とにより構成される。ＮＭＯＳトランジスタＱ１０、Ｑ１１の各ゲートはサブカラム選択線ＹＳＥ０（ＹＳＯ０）に接続され、後述の制御に従って、一対のグローバルビット線ＧＢＬが一対のローカル入出力線ＬＩＯ（ＬＩＯＴ０、ＬＩＯＢ０、ＬＩＯＴ１、ＬＩＯＢ１）に接続される。なお、偶数番目のグローバルビット線ＧＢＬＬ０、ＧＢＬＬ２に対応する入出力ポートＩＯＰには一対のローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０が接続され、奇数番目のグローバルビット線ＧＢＬＬ１、ＧＢＬＬ３に対応する入出力ポートＩＯＰには一対のローカル入出力線ＬＩＯＴ１、ＬＩＯＢ１が接続される。
【００２４】
図６に示すサブカラム選択回路５０は、ＰＭＯＳトランジスタＱ２０、Ｑ２１（本発明のグローバルカラムスイッチ）及びＮＭＯＳトランジスタＱ２２、Ｑ２３を含み、１本のカラム選択線ＹＳ０、２本のサブカラム選択線ＹＳＥ０、ＹＳＯ０、２本のセンスアンプ選択線ＺＥＢ、ＺＯＢ（本発明の第１及び第２の選択信号の配線）、グランド電位ＶＳＳのそれぞれがサブカラム選択回路５０に接続されている。ＰＭＯＳトランジスタＱ２０、Ｑ２１の各々のソース／ドレイン電極の一方はカラム選択線ＹＳ０に接続され、ＮＭＯＳトランジスタＱ２２、Ｑ２３の各々のソース／ドレイン電極の一方はグランド電位ＶＳＳに接続されている。ＰＭＯＳトランジスタＱ２０及びＮＭＯＳトランジスタＱ２２の各々は、ソース／ドレイン電極の他方がサブカラム選択線ＹＳＥ０に接続されるとともに、ゲートがセンスアンプ選択線ＺＥＢに接続されている。また、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２３の各々は、ソース／ドレイン電極の他方がサブカラム選択線ＹＳＯ０に接続されるとともに、ゲートがセンスアンプ選択線ＺＯＢに接続されている。このような構成のサブカラム選択回路５０は、４本のグローバルビット線ＧＢＬごとにワード線延伸方向に並んで繰り返し配置されている。
【００２５】
ここで、図７を参照して、図６のセンスアンプ列３１の動作についてサブカラム選択回路５０による選択制御を含めて説明する。図７には、図６の各部の動作波形を示している。なお、図７の各動作波形のローレベルはいずれもグランド電位ＶＳＳであるが、ハイレベルは次のように異なっている。すなわち、制御信号ＬＰＣＣ、ＬＳＷＣ、ビット線イコライズ信号ＢＬＥＱ、ワード線ＷＬのハイレベルは昇圧電圧ＶＰＰに制御される。共通ソース線ＣＳＮ、ＣＳＰ、ローカルビット線ＬＢＬＬ０、ＬＢＬＲ０、グローバルビット線ＧＢＬＬ０、ＧＢＬＲ０のハイレベルは電源電圧ＶＤＬに制御される。カラム選択線ＹＳ０、センスアンプ選択線ＺＥＢ、ＺＯＢ、サブカラム選択線ＹＳＥ０、ＹＳＯ０のハイレベルは電源電圧ＶＣＬに制御される。
【００２６】
図７の初期時点においては、ローカルビット線ＬＢＬＬ０、ＬＢＬＲ０及びグローバルビット線ＧＢＬＬ０、ＧＢＬＲ０はいずれもプリチャージ電圧ＶＢＬＲにプリチャージされた状態にあるが、ビット線イコライズ信号ＢＬＥＱをローにするとプリチャージ状態が解除される。そして、ワード線ＷＬをハイに駆動することで、ローカルビット線ＬＢＬＬ０及びグローバルビット線ＧＢＬＬ０は、メモリセルＭＣの保持情報（ハイ情報）に応じた所定電位まで上昇し、その後、共通ソース線ＣＳＮ、ＣＳＰによってセンスアンプＳＡが起動され、ローカルビット線ＬＢＬＬ０及びグローバルビット線ＧＢＬＬ０がハイになる。
【００２７】
一方、サブカラム選択回路５０では、初期時点においてカラム選択線ＹＳ０がロー、センスアンプ選択線ＺＥＢ、ＺＯＢがハイに制御されているので、図６のＮＭＯＳトランジスタＱ２２、Ｑ２３を通じてサブカラム選択線ＹＳＥ０、ＹＳＯ０はローを保持している。ローカルビット線ＬＢＬＬ０及びグローバルビット線ＧＢＬＬ０がハイに上昇した後の所定のタイミングで、カラム選択線ＹＳ０がハイに制御されるとともに一方のセンスアンプ選択線ＺＥＢがローに制御される。これにより、ＰＭＯＳトランジスタＱ２０がオンしてサブカラム選択線ＹＳＥ０とカラム選択線ＹＳ０とが導通状態となり、サブカラム選択線ＹＳＥ０がハイに変化するので、入出力ポートＩＯＰのＮＭＯＳトランジスタＱ１０、Ｑ１１がオンし、センスアンプＳＡのデータがローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０に出力される。このとき、グローバルビット線ＧＢＬＬ０と入出力線ＬＩＯＴ０はともにハイのままであるが、グローバルビット線ＧＢＬＲ０と入出力線ＬＩＯＢＯは両者の電位の相違を反映して若干の電位変化が現れる。所定期間が経過した後に、センスアンプ選択線ＺＥＢがハイに戻され、カラム選択線ＹＳ０がローになる。
【００２８】
その後、再びセンスアンプ選択線ＺＥＢがローに制御され、カラム選択線ＹＳ０がハイになり、一方の入出力線ＬＩＯＴ０がローに変化する。このとき、一対のグローバルビット線ＧＢＬＬ０、ＧＢＬＲ０の各電位が反転し、同様に一対のローカルビット線ＬＢＬＬ０、ＬＢＬＲ０の各電位が反転し、これによりローカルビット線ＬＢＬＬ０に接続されたメモリセルＭＣにロー情報が書き込まれる。所定期間が経過した後に、センスアンプ選択線ＺＥＢがハイに戻され、カラム選択線ＹＳ０がローになる。その後、ワード線ＷＬがローに戻され、その他の各動作波形も初期状態に戻される。
【００２９】
第１実施形態において、サブカラム選択回路５０の構成上の特徴は、グローバルビット線ＧＢＬＬｉの本数に対応して配置されるカラム選択線ＹＳ０の本数を半減できる点にある。ここで、図６の構成との対比のため、従来の一般的なセンスアンプ列３１ａの回路構成を図８に示している。図８において、各々のセンスアンプＳＡに含まれるプリチャージ回路ＰＣＣ、クロスカップル回路ＣＣ、入出力ポートＩＯＰの各構成については図６と同様である。また、４本のグローバルビット線ＧＢＬＬｉ及び二対のローカル入出力線ＬＩＯ（ＬＩＯＴ０、ＬＩＯＢ０、ＬＩＯＴ１、ＬＩＯＢ１）の配置も図６と同様であるが、図８には２本のカラム選択線ＹＳ０、ＹＳ１が配置される点が異なっている。すなわち、一方のカラム選択線ＹＳ０が上側の２個のセンスアンプＳＡの各入出力ポートＩＯＰに接続され、他方のカラム選択線ＹＳ１が下側の２個のセンスアンプＳＡの各入出力ポートＩＯＰに接続されている。
【００３０】
図８では、４個のセンスアンプＳＡ毎に２本のカラム選択線ＹＳ（ＹＳ０、ＹＳ１）が配置されるのに対し、第１実施形態の図６では、４個のセンスアンプＳＡ毎に１本のカラム選択線ＹＳ（ＹＳ０）のみが配置されている。このことから、図６のセンスアンプ列３１に配置されるカラム選択線ＹＳの本数は図８に比べて半分で済むことがわかる。特に、グローバルビット線ＧＢＬＬｉの本数の増加に伴いセンスアンプＳＡの個数が増えたときは、図８の構成で多数のカラム選択線ＹＳによる面積増加が問題となるので、図６の構成を採用する効果が高くなる。なお、サブカラム選択回路５０におけるサブカラム選択線ＹＳＥ０、ＹＳＯ０、センスアンプ選択線ＺＥＢ、ＺＯＢ及び各トランジスタについては、センスアンプ列３１を跨って配置されるものではないため、面積増加の影響は小さい。第１実施形態の構成を採用すれば、カラム選択線ＹＳの配置に必要な面積を削減できるため、その分だけ電源配線のための面積を確保でき、電源ノイズの抑制に有利な構成を実現できるが、この点について詳しくは後述する。
【００３１】
なお、第１実施形態では二対のローカル入出力線ＬＩＯを配置する場合を説明したが、より一般的にＮ（Ｎは偶数）対のローカル入出力線ＬＩＯを配置する場合は、図６のサブカラム選択回路５０の構成を繰り返し配置するとともに、２Ｎ個のセンスアンプＳＡ毎に１本のカラム選択線ＹＳを配置すればよい。
【００３２】
次に図９は、図３のサブワードドライバ列３２の回路構成例を示している。図９において、サブワードドライバ列３２に含まれる各々のサブワードドライバＳＷＤは、１個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとにより構成される。サブワードドライバ列３２には、サブワードドライバＳＷＤを選択するための４本のサブワード選択線ＦＸ０〜ＦＸ３及び逆極性の４本のサブワード選択線ＦＸＢ０〜ＦＸＢ３が配線されている。そして、メインワード線ＭＷＬＢが活性化されたとき、各々のサブワードドライバＳＷＤはサブワード選択線ＦＸ０〜ＦＸ３（ＦＸＢ０〜ＦＸＢ３）の組合せに応じて選択され、１本置きに配置されたワード線ＷＬｉ（ｉ＝０、２、４、６）のうちの１本のワード線ＷＬを駆動する。
【００３３】
図１０は、図３のクロスポイント部３３の回路構成例を示している。図１０に示すクロスポイント部３３には、データ転送に用いるローカル入出力線ＬＩＯＴ（ＬＩＯＴ０、ＬＩＯＴ１）、ＬＩＯＢ（ＬＩＯＢ０、ＬＩＯＢ１）と、センスアンプＳＡに接続される共通ソース線ＣＳＰ、ＣＳＮと、ビット線ＢＬに接続されるビット線イコライズ信号ＢＬＥＱの配線と、センスアンプ選択線ＺＥＢ、ＺＯＢと、上述のサブワード選択線ＦＸ０〜ＦＸ３（ＦＸＢ０〜ＦＸＢ３）のそれぞれが外部との間に配線され、これらの配線に対応する回路群を備えている。
【００３４】
一対のローカル入出力線ＬＩＯＴ、ＬＩＯＢに対して、プリチャージ回路ＬＥＱとゲート回路ＲＧＣが設けられている。プリチャージ回路ＬＥＱは、制御信号ＲＥＱＢに応じて、ローカル入出力線ＬＩＯＴ、ＬＩＯＢを電源電圧ＶＣＬにプリチャージする一対のＰＭＯＳトランジスタとローカル入出力線ＬＩＯＴ、ＬＩＯＢを同電位に保つＰＭＯＳトランジスタからなる。ゲート回路ＲＧＣは、制御信号ＴＧ及び逆極性の制御信号ＴＧＢに応じて、ローカル入出力線ＬＩＯＴとメイン入出力線ＭＩＯＴ（ＭＩＯＴ０、ＭＩＯＴ１）との間の接続状態を制御する第１のトランスファーゲート、及び、ローカル入出力線ＬＩＯＢとメイン入出力線ＭＩＯＢ（ＭＩＯＢ０、ＭＩＯＢ１）との間の接続状態を制御する第２のトランスファーゲートとからなる。
【００３５】
一対の共通ソース線ＣＳＰ、ＣＳＮに対して、ドライバ回路ＣＳＤとイコライズ回路ＳＥＱが設けられている。ドライバ回路ＣＳＤは、制御信号ＳＡＰ１Ｂに応じて共通ソース線ＣＳＰに電源電圧ＶＤＬを供給するＰＭＯＳトランジスタと、制御信号ＳＡＮに応じて共通ソース線ＣＳＮにグランド電位を供給するＮＭＯＳトランジスタとからなる。なお、一方の共通ソース線ＣＳＰはセンスアンプＳＡの各ＰＭＯＳトランジスタのソースに接続され、他方の共通ソース線ＣＳＮはセンスアンプＳＡの各ＮＭＯＳトランジスタのソースに接続される。また、イコライズ回路ＳＥＱは、ビット線イコライズ信号ＢＬＥＱに応じて、一対の共通ソース線ＣＳＰ、ＣＳＮをプリチャージ電圧ＶＢＬＲにプリチャージし、かつ両者を同電位にする３個のＮＭＯＳトランジスタからなる。さらに、ドライバ回路ＥＱＤは、ビット線イコライズ信号ＢＬＥＱＢを反転してビット線イコライズ信号ＢＬＥＱを出力するインバータからなる。
【００３６】
一対のセンスアンプ選択線ＺＥＢ、ＺＯＢに対して、ＺドライバＺＤが設けられている。ＺドライバＺＤは、制御線ＺＥＴを反転してセンスアンプ選択線ＺＥＢに出力するインバータと、制御信号ＺＯＴを反転してセンスアンプ選択線ＺＯＢに出力するインバータとからなる。また、４本のサブワード選択線ＦＸ０〜ＦＸ３に対応して、ＦＸドライバＦＸＤが設けられている。ＦＸドライバＦＸＤは、４本のサブワード選択線ＦＸＢ０〜ＦＸＢ３の各々を反転して４本のサブワード選択線ＦＸＢ０〜ＦＸＢ３の各々に出力する４個のインバータからなる。
【００３７】
本実施形態に記載したとおり、ビット線構成とセンスアンプ構成が階層化された半導体装置に本発明を適用した場合、小型化のためにビット線及び増幅器が高密度に配置されるので、本発明を適用してカラム選択線の本数を削減することで得られる効果が大きくなる。
【００３８】
［第２実施形態］
第２実施形態は、ビット線構成及びセンスアンプ構成がともに階層化（階層ビット線アレイ）されたＤＲＡＭに対して本発明を適用したものである。第２実施形態において、図１〜図４、図９、図１０の構成及び動作については第１実施形態と共通するので、以下では主に第１実施形態とは異なる点について説明する。図１１は、第２実施形態のメモリアレイ３０を構成するサブアレイ４０（図４）の回路構成例を示す図である。図１１に示すサブアレイ４０は、Ｍ＋１本のグローバルビット線ＧＢＬｉ（ｉ＝０〜Ｍ）と、Ｍ＋１本のローカルビット線ＬＢＬｉ（ｉ＝０〜Ｍ）との間に接続されるＭ＋１個のローカルセンスアンプＬＳＡを含んでいる。各々のローカルビット線ＬＢＬは、Ｎ＋１本のワード線ＷＬｊ（ｊ＝０〜Ｎ）との各交点のメモリセルＭＣに接続されている。なお、各々のメモリセルＭＣの構造は、第１実施形態の図５と同様である。
【００３９】
各々のローカルセンスアンプＬＳＡは、４個のＮＭＯＳトランジスタＱ３０、Ｑ３１、Ｑ３２、Ｑ３３から構成されるシングルエンド型のセンスアンプである。ＮＭＯＳトランジスタＱ３０は、ゲートがローカルビット線ＬＢＬに接続され、選択されたメモリセルＭＣからローカルビット線ＬＢＬに伝送された信号電圧をセンス増幅する。ＮＭＯＳトランジスタＱ３１は、ゲートに印加されたプリチャージ信号ＰＣに応じて、ローカルビット線ＬＢＬをグランド電位ＶＳＳにプリチャージする。ＮＭＯＳトランジスタＱ３２は、ゲートに印加される制御信号ＳＥに応じて、グローバルビット線ＧＢＬとＮＭＯＳトランジスタＱ３０との間の接続を制御する。ＮＭＯＳトランジスタＱ３３は、ゲートに印加される制御信号ＷＴに応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する。図１１に示すように、ビット線構成とセンスアンプ構成を階層化したことにより、ローカルビット線ＬＢＬのメモリセル数を削減して容量を小さくできるので、メモリセルＭＣのキャパシタＣＳの容量が小さくなっても、グローバルビット線ＧＢＬに出力される信号のレベルを十分に大きくすることができる。
【００４０】
図１２は、第２実施形態のセンスアンプ列３１（図４）の回路構成例を示している。図１２に示すセンスアンプ列３１は、４本のグローバルビット線ＧＢＬＬｉ（ｉ＝０〜３）に接続される４個のグローバルセンスアンプＧＳＡを含み、各々のグローバルセンスアンプＧＳＡが２本のローカル入出力線ＬＩＯＢ０、ＬＩＯＢ１に接続される。なお、各々のグローバルセンスアンプＧＳＡは、図３のセンスアンプＳＡに対応する。また、図１２のセンスアンプ列３１の右側には、サブカラム選択回路５０が配置されている。このサブカラム選択回路５０の構成は、図６の場合と同様である。各々のグローバルセンスアンプＧＳＡは、両側の２つのシェアードスイッチＳＨＲと、プリチャージ回路ＰＣＣと、リードライトスイッチＲＷＳＷと、クロスカップル回路ＣＣと、入出力ポートＩＯＰとを含んで構成される。
【００４１】
各々のシェアードスイッチＳＨＲは、制御信号ＳＨＲＬ（ＳＨＲＲ）に応じて、グローバルビット線ＧＢＬとグローバルセンスアンプＧＳＡ内のノードＮ０との間の接続を制御するＮＭＯＳトランジスタからなる。なお、図１２では、左側のシェアードスイッチＳＨＲには制御信号ＳＨＲＬが印加され、右側のシェアードスイッチＳＨＲには制御信号ＳＨＲＲが印加される。プリチャージ回路ＰＣＣは、プリチャージ信号ＰＣＢに応じてノードＮ０を電源電圧ＶＤＬにプリチャージするＰＭＯＳトランジスタからなる。リードライトスイッチＲＷＳＷは、ノードＮ０とクロスカップル回路ＣＣの間に配置された２個のＮＭＯＳトランジスタＱ４０、Ｑ４１から構成される。一方のＮＭＯＳトランジスタＱ４０は、制御信号ＬＴＣに応じてノードＮ０とクロスカップル回路ＣＣのノードＮＢとの間の接続を制御し、他方のＮＭＯＳトランジスタＱ４１は、制御信号ＷＴに応じてノードＮ０とクロスカップル回路ＣＣのノードＮＴとの間の接続を制御する。
【００４２】
クロスカップル回路ＣＣは、ノードＮＢを入力とするインバータ回路とノードＮＴを入力とするインバータ回路のそれぞれの入力と出力を互いにクロスカップルして構成されるラッチ回路として機能する。クロスカップル回路ＣＣには、電源電圧ＶＤＬ及びグランド電位ＶＳＳが供給される。クロスカップル回路ＣＣは、リードライトスイッチＲＷＳＷを介して伝送されたノードＮ０の電位を２値判定してラッチする。入出力ポートＩＯＰは、グランド電位ＶＳＳとローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）との間に直列接続されたＮＭＯＳトランジスタＱ４２、Ｑ４３と、ノードＮＢとローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）との間に直列接続されたＮＭＯＳトランジスタＱ４４、Ｑ４５とにより構成される。ＮＭＯＳトランジスタＱ４２のゲートはノードＮＴに接続され、ＭＭＯＳトランジスタＱ４４のゲートには制御信号ＷＥが印加され、ＮＭＯＳトランジスタＱ４３、Ｑ４５の各ゲートはサブカラム選択線ＹＳＥ０（ＹＳＯ０）に接続される。図１２においては、図６とは異なり、階層化センスアンプに対応してローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）もシングルエンド構成となっている点が特徴的である。
【００４３】
ここで、図１３を参照して、図１２のセンスアンプ列３１の動作について説明する。図１３には、図１２の各部の動作波形を示している。なお、図１３の各動作波形のローレベルはいずれもグランド電位ＶＳＳであるが、ハイレベルは次のように異なっている。すなわち、プリチャージ信号ＰＣ、ＰＣＢ、制御信号ＳＨＲＬ、ＳＨＲＲ、ワード線ＷＬ、制御信号ＬＴＣ、ＳＥ、ＷＴのハイレベルは昇圧電圧ＶＰＰに制御される。制御信号ＷＥ、カラム選択線ＹＳ０、ＹＳＥ０、ＹＳＯ０、センスアンプ選択線ＺＥＢ、ＺＯＢ、ローカル入出力線ＬＩＯＢ０のハイレベルは電源電圧ＶＣＬに制御される。ローカルビット線ＬＢＬＬ０、グローバルビット線ＧＢＬＬ０、グローバルセンスアンプＧＳＡのノードＮＴ、ＮＢのハイレベルは電源電圧ＶＤＬに制御される。
【００４４】
図１３の初期時点では、ローカルビット線ＬＢＬＬ０及びグローバルビット線ＧＢＬＬ０はともにプリチャージされた状態にある。プリチャージ期間が終了すると、プリチャージ信号ＰＣがローに、プリチャージ信号ＰＣＢがハイにそれぞれ制御されるとともに、図１２のシェアードスイッチＳＨＲに印加される制御信号ＳＨＲＬがハイになる。続いて、選択されたワード線ＷＬが駆動されてハイに立ち上がると、ローカルビット線ＬＢＬＬ０は、メモリセルＭＣの保持情報（ハイ情報）に応じた所定電位まで上昇する。そして、制御信号ＳＥをハイにしてＮＭＯＳトランジスタＱ３２（図１１）がオンすると、グローバルビット線ＧＢＬＬ０がローになる。このとき、ノードＮＴ、ＮＢの各電位は反転するが、ローカル入出力線ＬＩＯＢ０はハイを保持する。
【００４５】
その後、制御信号ＬＴＣがローになり、続いて制御信号ＷＴがハイになると、グローバルビット線ＧＢＬＬ０およびローカルビット線ＬＢＬＬ０はともにハイに変化する。このとき、メモリセルＭＣにハイ情報が再書き込みされる。その後、サブカラム選択回路５０におけるカラム選択線ＹＳ０、サブカラム選択線ＹＳＥ０、ＹＳＯ０、センスアンプ選択線ＺＥＢ、ＺＯＢについては、図７と同様に制御されるので説明を省略する。サブカラム選択回路５０の制御により、センスアンプＳＡのデータがローカル入出力線ＬＩＯＢ０に出力された後、制御信号ＷＥをハイにした状態でローカル入出力線ＬＩＯＢ０のデータがセンスアンプＳＡに送出されてノードＮＴ、ＮＢを反転させ、グローバルビット線ＧＢＬＬ０及びローカルビット線ＬＢＬＬ０がともにローに変化する。
【００４６】
次に図１４は、第２実施形態のクロスポイント部３３（図３）の回路構成例を示している。図１４に示すクロスポイント部３３のうちの多くは第１実施形態の図１０と共通であるが、シングルエンド構成のローカル入出力線ＬＩＯＢ０、ＬＩＯＢ１に対応して設けられるプリチャージ回路ＬＥＱ及びゲート回路ＲＧＣの各構成に違いがある。具体的には、図１４のプリチャージ回路ＬＥＱは、制御信号ＲＥＱＢに応じて、ローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）を電源電圧ＶＣＬにプリチャージするＰＭＯＳトランジスタからなる。また、ゲート回路ＲＧＣは、制御信号ＴＧ及び逆極性の制御信号ＴＧＢに応じて、ローカル入出力線ＬＩＯＢ０（ＬＩＯＢ１）とメイン入出力線ＭＩＯＢ０（ＭＩＯＢ１）との間の接続状態を制御するトランスファーゲートからなる。他の構成要素については図１０と同様であるため説明を省略する。
【００４７】
［第３実施形態］
第３実施形態は、第２実施形態と同様、ビット線構成及びセンスアンプ構成がともに階層化（階層ビット線アレイ）されたＤＲＡＭに対して本発明を適用したものであるが、第２実施形態と比べてセンスアンプ列３１の構成が変更されている。第３実施形態において、図１〜図４、図９〜図１１の構成及び動作については第２実施形態と共通するので説明を省略する。図１５は、第３実施形態のセンスアンプ列３１（図４）の回路構成例を示している。図１５に示すセンスアンプ列３１のうち、グローバルビット線ＧＢＬＬｉ（ｉ＝０〜３）に対応する各々のグローバルセンスアンプＧＳＡに含まれるシェアードスイッチＳＨＲ、プリチャージ回路ＰＣＣ、リードライトスイッチＲＷＳＷ、クロスカップル回路ＣＣについては、第２実施形態の図１２と同様であるが、入出力ポートＩＯＰの構成が異なる。また、センスアンプ列３１の右側に配置されたサブカラム選択回路５０ａの構成も図１２とは異なる。
【００４８】
具体的には、図１５の入出力ポートＩＯＰは、グランド電位ＶＳＳとローカル入出力線ＬＩＯＢ０との間に直列接続されたＮＭＯＳトランジスタＱ５０、Ｑ５１と、ノードＮＢ（図１２）と入出力線ＣＩＯＢ０（ＣＩＯＢ１）との間に接続されたＮＭＯＳトランジスタＱ５２とにより構成される。ＮＭＯＳトランジスタＱ５０のゲートはノードＮＴ（図１２）に接続され、ＭＭＯＳトランジスタＱ５１のゲートはリード制御線ＲＥＥ（ＲＥＯ）に接続され、ＮＭＯＳトランジスタＱ５２のゲートはライト制御線ＷＥＥ（ＷＥＯ）に接続される。
【００４９】
一方、サブカラム選択回路５０ａは、ＮＭＯＳトランジスタＱ６０、Ｑ６１を含み、１本のカラム選択線ＹＳ０、入出力線ＣＩＯＢ０、ＣＩＯＢ１、ローカル入出力線ＬＩＯＢ０、ＬＩＯＢのそれぞれと接続されている。ＮＭＯＳトランジスタＱ６０は入出力線ＣＩＯＢ０とローカル入出力線ＬＩＯＢ０との間の接続を制御し、ＮＭＯＳトランジスタＱ６１は入出力線ＣＩＯＢ１とローカル入出力線ＬＩＯＢ１との間の接続を制御する。ＮＭＯＳトランジスタＱ６０、Ｑ６１の各ゲートはカラム選択線ＹＳ０に接続されている。なお、入出力線ＣＩＯＢ０、ＣＩＯＢ１の各々は、隣接する２個のグローバルセンスアンプＧＳＡの各入出力ポートＩＯＰに接続される。図１５の構成は、図１２（図６）の構成と比べると、入出力ポートＩＯＰが直接ローカル入出力線ＬＩＯＢ０、ＬＩＯＢ１に接続されず、入出力線ＣＩＯＢ０、ＣＩＯＢ１及びＮＭＯＳトランジスタＱ６０、Ｑ６１を経由して接続しているので、サブカラム選択回路５０ａの構成を簡素化できる。
【００５０】
図１６は、図１５のセンスアンプ列３１の各部の動作波形を示している。図１６の動作波形の多くは第２実施形態の図１３と共通するが、図１３のセンスアンプ選択線ＺＥＢ、ＺＯＢ及びサブカラム選択線ＹＳＥ０、ＹＳＯ０に代えて、リード制御線ＲＥＥ、ＲＥＯ及びライト制御線ＷＥＥ、ＷＥＯの各動作波形が示されている。このうち、最初にカラム選択線ＹＳ０がハイになる期間にはリード制御線ＲＥＥのみがハイになり、ＮＭＯＳトランジスタＱ５１、Ｑ６０、Ｑ６１を介してグローバルセンスアンプＧＳＡのデータがローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０に出力される。その後にカラム選択線ＹＳ０がハイになる期間にはライト制御線ＷＥＥのみがハイになり、ＮＭＯＳトランジスタＱ６０、Ｑ６１、Ｑ５２を介してローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０のデータがグローバルセンスアンプＧＳＡに送られる。
【００５１】
次に図１７は、第３実施形態のクロスポイント部３３（図３）の回路構成例を示している。図１７に示すクロスポイント部３３のうちの多くは第２実施形態の図１４と共通であるが、ＺドライバＺＤの構成に違いがある。具体的には、図１７のＺドライバＺＤは、センスアンプ選択線ＺＥＢ及び制御信号ＲＥＢを入力してリード制御信号ＲＥＥを出力するＮＯＲゲートと、センスアンプ選択線ＺＥＢ及び制御信号ＷＥＢを入力してライト制御信号ＷＥＥを出力するＮＯＲゲートと、センスアンプ選択線ＺＯＢ及び制御信号ＲＥＢを入力してリード制御信号ＲＥＯを出力するＮＯＲゲートと、センスアンプ選択線ＺＯＢ及び制御信号ＷＥＢを入力してライト制御信号ＷＥＯを出力するＮＯＲゲートとから構成される。他の構成要素については図１４と同様であるため説明を省略する。
【００５２】
［第４実施形態］
第４実施形態は、ビット線構成及びセンスアンプ構成がともに非階層（非階層ビット線アレイ）のＤＲＡＭに対して本発明を適用したものである。第４実施形態において、図１〜図３及び図９、図１０の構成及び動作については第１実施形態と共通するので説明を省略する。ただし、ビット線構成が非階層であるため、これら各図で示されるローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬは、ビット線ＢＬに置き換えるものとする。
【００５３】
図１８は、第４実施形態のメモリアレイ３０（図２）の第１の回路構成例である。第１の回路構成例はフォールデッドビット線方式を前提としている。図１８のメモリアレイ３０においては、隣接する一対のビット線ＢＬＴ、ＢＬＢが相補対を構成し、一方のセンスアンプ列３１のセンスアンプＳＡに接続されている。それぞれの一対のビット線ＢＬＴ、ＢＬＢはその配置順に左側と右側のセンスアンプ列３１の各センスアンプＳＡと交互に接続されている。センスアンプ列３１の各センスアンプＳＡは、両側のメモリアレイ３０の各一対のビット線ＢＬＴ、ＢＬＢ（計４本）に接続される。複数対のビット線ＢＬＴ、ＢＬＢとＮ本のワード線ＷＬｊ（ｊ＝０〜Ｎ）との各交点のうち、半分の交点にメモリセルＭＣが形成されている。各メモリセルＭＣの構造は、第１〜第３実施形態と同様である。また、センスアンプ列３１の構成は、第１〜第３実施形態（図６、１２、１５）のいずれか一つと同様である。
【００５４】
また、図１９は、第４実施形態のメモリアレイ３０の第２の回路構成例である。第２の回路構成例はオープンビット線方式を前提としている。図１９のメモリアレイ３０においては、各々のビット線ＢＬＴがその配置順に左側と右側のセンスアンプ列３１の各センスアンプＳＡと交互に接続されている。センスアンプ列３１の各センスアンプＳＡは、両側のメモリアレイ３０の各１本のビット線ＢＬＴ（計２本）に接続される。複数のビット線ＢＬＴとＮ本のワード線ＷＬｊ（ｊ＝０〜Ｎ）との全ての交点にメモリセルＭＣが形成されている。各メモリセルＭＣの構造は、第１〜第３実施形態と同様である。また、センスアンプ列３１の構成は、第１〜第３実施形態（図６、１２、１５）のいずれか一つと同様である。
【００５５】
［カラム救済方法］
以下、第１〜第４実施形態のＤＲＡＭにおいてカラム救済方法を適用する場合の効果について説明する。まず、従来の一般的なカラム救済方法に関して図２０を用いて説明する。図２０（ａ）は従来のカラム救済方法の概要を模式的に示している。図２０（ａ）においては、６４本のカラム選択線ＹＳ（ＹＳ０〜ＹＳ６３）と２本の救済用カラム選択線ＲＹＳ（ＲＹＳ０、ＲＹＳ１）が配置されている。これらカラム選択線ＹＳ及び救済用カラム選択線ＲＹＳの各々はその両側のセンスアンプＳＡに接続されている。図２０（ａ）の例では、２本の救済用カラム選択線ＲＹＳ上に不良センスアンプＳＡ’が存在しないと仮定すると、不良センスアンプＳＡ’が存在するカラム選択線ＹＳを２本まで救済することができる。例えば、図２０（ａ）に示すように、両端の２本のカラム選択線ＹＳ０、ＹＳ６３に１個ずつの不良センスアンプＳＡ’（計２個）が存在する状況を想定する。この場合、カラム選択線ＹＳ０を選択するＹアドレスが入力されたときは救済用カラム選択線ＲＹＳ０により置換し、カラム選択線ＹＳ６３を選択するＹアドレスが入力されたときは救済用カラム選択線ＲＹＳ１により置換するように制御すれば、２個の不良センスアンプＳＡ’を救済可能となる。
【００５６】
図２０（ｂ）は、図２０（ａ）で説明した従来のカラム救済方法を実現する救済回路７０の構成例を示している。図２０（ｂ）の救済回路７０は、ＹプリデコーダＰＹＤＥＣと、比較回路ＣＭＰと、選択回路ＳＥＬとから構成される。ＹプリデコーダＰＹＤＥＣは、入力されたＹアドレスＹＡＤをプリデコードしてＹプリデコード信号ＹＰＤを生成する。比較回路ＣＭＰは、ＹプリデコーダＰＹＤＥＣの動作と並行して、上記のＹアドレスＹＡＤが救済対象であるか否かを判別し、救済用Ｙプリデコード信号ＲＹＰＤ及びヒット信号ＨＩＴを生成する。選択回路ＳＥＬは、上記ＹアドレスＹＡＤが救済対象のアドレスか否かをヒット信号ＨＩＴにより判別し、救済対象でないと判別されたときはＹプリデコード信号ＹＰＤを選択し、救済対象であると判別されたときは救済用Ｙプリデコード信号ＲＹＰＤを選択し、それをＹデコーダ１６に出力する。Ｙデコーダ１６は、選択回路ＳＥＬの出力信号に応じて、カラム選択線ＹＳまたは救済用カラム選択線ＲＹＳを選択する。図２０（ｂ）に示す構成を採用することにより、図２０（ａ）で説明したカラム救済方法が実現される。
【００５７】
図２１は、上記各実施形態で説明したカラム選択方法に対し、従来のカラム救済方法を適用した場合を模式的に示している。図２１においては、図２０（ａ）の半分の３２本のカラム選択線ＹＳ（ＹＳ０〜ＹＳ３１）と、１本の救済用カラム選択線ＲＹＳと、４本のセンスアンプ選択線ＺＥＢ０、ＺＥＢ１、ＺＯＢ０、ＺＯＢ１が配置されている。既に説明したように、本発明を適用する場合はカラム選択線ＹＳの本数が半分になることから、救済用カラム選択線ＲＹＳの本数も半分の１本となっている。よって、従来と同じカラム救済方法を本実施形態に対して適用する場合、１本のカラム選択線ＹＳしか救済できないことになる。例えば、図２１に示すように、カラム選択線ＹＳ０及びセンスアンプ選択線ＺＯＢ０に対応する不良センスアンプＳＡ’と、カラムＹＳ３１及びセンスアンプ選択線ＺＯＢ１に対応する不良センスアンプＳＡ’とが存在する状況を想定する。この場合、救済用カラム選択線ＲＹＳで置換することにより、一方のカラム選択線ＹＳ３１上の不良センスアンプＳＡ’を救済したとすると、他方のカラム選択線ＹＳ０上の不良センスアンプＳＡ’を救済することができない。そのため、図２１のカラム救済方法は、図２０（ａ）のカラム救済方法に比べて、救済効率が半減するという問題が生じる。
【００５８】
図２２は、上述の問題を解決すべく、上記各実施形態に適用される本発明のカラム救済方法を模式的に示す図である。図２２においては、３２本のカラム選択線ＹＳ（ＹＳ０〜ＹＳ３１）と、１本の救済用カラム選択線ＲＹＳと、４本のセンスアンプ選択線ＺＥＢ０、ＺＥＢ１、ＺＯＢ０、ＺＯＢ１が配置されている。例えば、図２２に示すように、図２１の場合と同様の位置に２つの不良センスアンプＳＡ’が存在する状況を想定する。図２２のカラム救済方法は、カラム選択線ＹＳ３１及びセンスアンプ選択線ＺＯＢ０（ＺＯＢ１）を選択するＹアドレス及びＺアドレスが入力されたときは救済用カラム選択線ＲＹＳ及びセンスアンプ選択線ＺＯＢ０（ＺＯＢ１）により置換するように制御する（置換ａ）。また、カラム選択線ＹＳ０及びセンスアンプ選択線ＺＯＢ０（ＺＯＢ１）を選択するＹアドレス及びＺアドレスが入力されたときは救済用カラム選択線ＲＹＳ及びセンスアンプ選択線ＺＥＢ０（ＺＥＢ１）により置換するように制御する（置換ｂ）。このようなカラム救済方法を採用すれば、カラム選択線ＹＳ３１及びセンスアンプ選択線ＺＯＢ１で選択される不良センスアンプＳＡ’と、カラム選択線ＹＳ０及びセンスアンプ選択線ＺＯＢ０で選択される不良センスアンプＳＡ’の両方を救済可能となる。その結果、図２２のカラム救済方法の救済効率における図２１の問題が解決され、少なくとも図２０（ａ）従来のカラム救済方法と同じ救済効率を確保することができる。
【００５９】
図２３は、図２２で説明したカラム救済方法を実現する救済回路７１の構成例を示している。図２３の救済回路７１は、ＹプリデコーダＰＹＤＥＣ、ＺデコーダＺＤＥＣ、比較回路ＣＭＰ、選択回路ＳＥＬから構成される。ＹプリデコーダＰＹＤＥＣは、入力されたＹアドレスＹＡＤをプリデコードしてＹプリデコード信号ＹＰＤを生成する。ＺデコーダＺＤＥＣは、入力されたＺアドレスＺＡＤをデコードしてＺデコード信号ＳＺＤを生成する。比較回路ＣＭＰは、ＹプリデコーダＰＹＤＥＣ及びＺデコーダＺＤＥＣの動作と並行して、上記のＹアドレスＹＡＤ及びＺアドレスＺＡＤが救済対象のアドレスか否かを判別し、救済用Ｙプリデコード信号ＲＹＰＤ、救済用Ｚデコード信号ＲＺＤ、ヒット信号ＨＩＴをそれぞれ生成する。選択回路ＳＥＬは、ヒット信号ＨＩＴに基づいて、ＹアドレスＹＡＤ及びＺアドレスＺＡＤが救済対象か否かを判別し、救済対象でないと判別されたときはＹプリデコード信号ＹＰＤ及びＺデコード信号ＳＺＤを選択し、救済対象であると判別されたときは救済用Ｙプリデコード信号ＲＹＰＤ及び救済用Ｚデコード信号ＲＺＤを選択し、それをＹデコーダ１６（図１）に出力する。Ｙデコーダ１６によりカラム選択線ＹＳ又は救済用カラム選択線ＲＹＳが選択されるとともに、Ｘデコーダ１３（図１）及びクロスポイント部３３内のＺドライバＺＤにより、センスアンプ選択線ＺＥＢ又はＺＯＢが選択される。上記各実施形態において図２３の救済回路７１の構成を採用することにより、図２２で説明したカラム救済方法を実現することができる。
【００６０】
［配線層の構成方法］
以下、第１〜第４実施形態のＤＲＡＭに適用される配線層の構成とその効果について説明する。図２４は、階層化ビット線構成（第１〜第３実施形態）と非階層のビット線構成（第４実施形態）に関し、メモリアレイ３０上の配線層Ｍ０〜Ｍ３への各配線の一般的な割り当て方の例を示している。なお、ＤＲＡＭの積層構造においては下層側から順に配線層Ｍ０、Ｍ１、Ｍ２、Ｍ３が形成される。まず、非階層のビット線構成のＤＲＡＭでは、配線層Ｍ０にビット線ＢＬ、配線層Ｍ１にメインワード線ＭＷＬＢ、配線層Ｍ２にカラム選択線ＹＳ、配線層Ｍ３に電源配線ＰＬがそれぞれ形成される。これに対し、階層化ビット線構成のＤＲＡＭでは、配線層Ｍ０にローカルビット線ＬＢＬ、配線層Ｍ１にグローバルビット線ＧＢＬ、配線層Ｍ２にメインワード線ＭＷＬＢ、配線層Ｍ３にカラム選択線ＹＳ及び電源配線ＰＬがそれぞれ形成される。なお、これらはメモリアレイ３０上の各配線層Ｍ０〜Ｍ３の配線を示しているので、他の領域上では配線層Ｍ３以外の配線層にも電源配線ＰＬ等を形成することができる。図２４において特に問題となるのは電源配線ＰＬの配置方法であるので、以下、図２５〜２９を参照して説明する。
【００６１】
図２５〜図２９は、メモリアレイ１０とその周辺領域に配置された電源配線ＰＬとそれ以外の配線を模式的に示した図であり、説明の便宜上、矢印にてＸ方向（第１の方向）及びＹ方向（第２の方向）を示している。図２５は、一般的な非階層のビット線構成のＤＲＡＭにおける電源配線ＰＬの配置例である。Ｙ方向に延伸されるメインワード線ＭＷＬＢが配線層Ｍ１に配置され、Ｘ方向に延伸されるカラム選択線ＹＳが配線層Ｍ２に配置される。また、Ｙ方向に延伸される電源配線ＰＬがセンスアンプ列３１上の配線層Ｍ１に配置され、Ｘ方向に延伸される電源配線ＰＬがサブワードドライバ列３２上の配線層Ｍ２に配置され、Ｙ方向に延伸される電源配線ＰＬが配線層Ｍ３に配置される。このように、メモリアレイ３０上では配線層Ｍ１、Ｍ２がメインワード線ＭＷＬＢとカラム選択線ＹＳで占有されるので、配線層Ｍ３が電源配線ＰＬとして用いられる。
【００６２】
図２６は、一般的な階層化ビット線構成のＤＲＡＭにおける電源配線ＰＬの配置例である。Ｘ方向に延伸されるグローバルビット線ＧＢＬが配線層Ｍ１に配置されるので、メインワード線ＭＷＬＢ、カラム選択線ＹＳは、図２５と比べて１層分だけ上方の配線層Ｍ２、Ｍ３に配置される。同様に、図２５の配線層Ｍ１、Ｍ２の電源配線ＰＬは１層分だけ上方の配線層Ｍ２、Ｍ３に配置される。一方、配線層Ｍ３の上層に配線層を設けることなく図２５の配線層Ｍ３の電源配線ＰＬを配置するためには、配線層Ｍ３のカラム選択線ＹＳの配線幅を縮小し、空いた領域に、カラム選択線ＹＳに平行な電源配線ＰＬを配置する必要がある。そのため、図２６に示すように階層化ビット線構成を採用した場合、非階層のビット線構成と比べると、カラム選択線ＹＳの配線幅が小さくなることに加えて、電源配線ＰＬの配線幅も小さくなり、カラム選択線ＹＳ及び電源配線ＰＬの抵抗成分が増加することになる。
【００６３】
次に図２７は、階層化ビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線ＰＬの配置例である。図２７において、図２６と異なるのは、上記各実施形態で説明したようにカラム選択線ＹＳの本数が半減可能であるため、配線層Ｍ３には電源配線ＰＬを配置するための十分な空き領域を確保できる点である。その結果、カラム選択線ＹＳ及び電源配線ＰＬは、上述したような配線幅の縮小を避けることができ、抵抗成分を低減することが可能となる。
【００６４】
一方、図２８は、非階層のビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線ＰＬの第１の配置例である。図２８において、図２５と異なるのは、上記各実施形態で説明したようにカラム選択線ＹＳの本数が半減可能であるため、メモリアレイ３０上の配線層Ｍ２がカラム選択線ＹＳで占有されなくなり、空いた領域に電源配線ＰＬ（図２５の配線層Ｍ３）を配置することができる。その結果、図２５における配線層Ｍ３が不要となるので、ＤＲＡＭの製造コストの低減が可能となる。
【００６５】
また図２９は、非階層のビット線構成のＤＲＡＭに対して本発明のカラム選択方法を適用した場合の電源配線ＰＬの第２の配置例である。図２９においては、図２８では不要としていた配線層Ｍ３を形成し、Ｙ方向に延伸される電源配線ＰＬを配線層Ｍ３に配置した点が特徴的である。その結果、図２８に対して配線層Ｍ３の電源配線ＰＬをさらに追加することで、電源配線ＰＬの抵抗成分を低減できる。これにより、ＤＲＡＭの微細化で課題となる電源ノイズを抑制することができる。一般に、ＤＲＡＭ等の半導体装置においては低電圧化が進んでいるが、これにより電源ノイズの影響が顕著になって半導体装置の性能劣化を引き起こすが、図２９に示す第２の配置例を採用すれば、電源ノイズに起因する問題を防止することができる。
【００６６】
以上のように、上記各実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態において図２のメモリアレイ３０、センスアンプ列３１、サブワードドライバ列３２、クロスポイント部３３に含まれる回路についての回路構成及び動作を示したが、本発明はこれらに限定されるものではなく、多様な回路構成及び動作を有する半導体装置に対して広く適用することができる。また、本発明は、ＤＲＡＭに限られることなく、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。
【符号の説明】
【００６７】
１０…メモリアレイ領域
１１…Ｘアドレスバッファ
１２…Ｘプリデコーダ
１３…Ｘデコーダ
１４…Ｙアドレスバッファ
１５…Ｙプリデコーダ・Ｚデコーダ
１６…Ｙデコーダ
１７…ＩＯ制御部
１８…データバッファ
１９…インターフェース部
２０…制御部
２１…モードレジスタ
２２…電源電圧生成部
３０…メモリアレイ
３１…センスアンプ列
３２…サブワードドライバ列
３３…クロスポイント部
３４…アレイ制御部
４０…サブアレイ
４１…スイッチ回路
４２…プリチャージ回路
５０、５０ａ…サブカラム選択回路
７０、７１…救済回路
ＢＬ…ビット線
ＢＬＥＱ…ビット線イコライズ信号
ＣＣ…クロスカップル回路
ＣＩＯＢ…入出力線
ＣＭＰ…比較回路
ＣＬＫ、／ＣＫＥ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＫＥ、ＲＥＢ、ＷＥＢ、ＤＱＭ、ＤＱＳ、ＬＰＣＣ、ＲＥＱＢ、ＬＴＣ、ＬＳＷＣ、ＺＯＴ、ＷＴ、ＬＴＣ、ＴＧ、ＴＧＢ、ＷＥ、ＳＡＮ、ＳＡＰ１Ｂ、ＳＥ…制御信号
ＣＳ…キャパシタ
ＣＳＤ…ドライバ回路
ＣＳＮ、ＣＳＰ…共通ソース線
ＥＱＤ…ドライバ回路
ＦＸ０〜ＦＸ３、ＦＸＢ０〜ＦＸＢ３…サブワード選択線
ＦＸＤ…ＦＸドライバ
ＧＢＬ…グローバルビット線
ＧＩＯ…グローバル入出力線
ＧＮＤ…グランド電位
ＧＳＡ…グローバルセンスアンプ
ＨＩＴ…ヒット信号
ＩＯＰ…入出力ポート
ＬＢＬ…ローカルビット線
ＬＥＱ、ＰＣＣ…プリチャージ回路
ＬＩＯ…ローカル入出力線
ＬＳＡ…ローカルセンスアンプ
ＭＣ…メモリセル
ＭＩＯ…メイン入出力線
ＭＷＬＢ…メインワード線
Ｎ０、ＮＴ、ＮＢ…ノード
Ｎｓ…センスノード
ＰＣ、ＰＣＢ…プリチャージ信号
ＰＬ…電源配線
ＰＹＤＥＣ…Ｙプリデコーダ
Ｑ０…選択トランジスタ
Ｑ１０、Ｑ１１、Ｑ２２、Ｑ２３、Ｑ３０〜Ｑ３３、Ｑ４０〜Ｑ４５、Ｑ５０〜Ｑ５２、Ｑ６０、Ｑ６１…ＮＭＯＳトランジスタ
Ｑ２０、Ｑ２１…ＰＭＯＳトランジスタ
ＲＥ…リード制御線
ＲＧＣ…ゲート回路
ＲＷＳＷ…リードライトスイッチ
ＲＹＰＤ…救済用Ｙプリデコード信号
ＲＹＳ…救済用カラム選択線
ＲＺＤ…救済用Ｚデコード信号
ＳＡ…センスアンプ
ＳＥＬ…選択回路
ＳＥＱ…イコライズ回路
ＳＨＲ…シェアードスイッチ
ＳＮ…情報蓄積ノード
ＳＷＤ…サブワードドライバ
ＶＢＬＲ…プリチャージ電圧
ＶＤＤ、ＶＰＰ、ＶＣＬ、ＶＤＬ、ＶＢＬＲ、ＶＫＫ、ＶＢＢ…電源電圧
ＶＰＬＴ…プレート電圧
ＶＳＳ…グランド電位
ＷＥ…ライト制御線
ＷＬ…ワード線
ＹＡＤ…Ｙアドレス
ＹＰＤ…Ｙプリデコード信号
ＹＳ…カラム選択線
ＹＳＥ、ＹＳＯ…サブカラム選択線
ＺＡＤ…Ｚアドレス
ＺＤ…Ｚドライバ
ＺＤＥＣ…Ｚデコーダ
ＺＥＢ、ＺＯＢ…センスアンプ選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2011175719.tif 000027
【図２６】
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【図２７】
2011175719.tif 000029
【図２８】
2011175719.tif 000030
【図２９】
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