(57)【要約】【課題】デカップリング容量セルを用いて電源配線の電圧変動を抑制し、かつ、電源配線の電源共振を防ぐ半導体装置を提供する。【解決手段】半導体チップ１００に複数配置されたデカップリング容量セルを、トランジスタ素子及び容量素子の直列回路で構成する。制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。【選択図】図１
2011014629.tif 000002
【特許請求の範囲】
【請求項１】
電源配線間にデカップリング容量成分を備えた半導体装置であって、
半導体装置の動作開始後において、前記電源配線のインダクタンス成分、前記電源配線の寄生容量成分及び前記デカップリング容量成分とで決まる第１の共振周波数を、前記第１の共振周波数より高い第２の共振周波数へと変更させる制御回路を備えたことを特徴とする半導体装置。
【請求項２】
前記デカップリング容量成分は前記電源配線へスイッチ素子を介して接続され、半導体装置の動作開始後において、前記制御回路から出力される制御信号により前記スイッチ素子をオフすることで前記デカップリング容量成分と前記電源配線とを電気的に非接続とし、前記第１の共振周波数を前記第２の共振周波数へと変更させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源配線は２以上の電源配線で構成され、前記電源配線各々はその一端において電気的に短絡され、他端においては少なくとも１以上の電源配線がスイッチ素子を介して残りの電源配線と短絡され、半導体装置の動作開始後において、前記制御回路から出力される制御信号により前記スイッチ素子をオンすることで前記１以上の電源配線を前記残りの電源配線を電気的に接続し、前記第１の共振周波数を前記第２の共振周波数へと変更させることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
プリント基板上の電源配線間に、デカップリング容量成分と並列に設けられている半導体装置であって、前記半導体装置の電源パッドから前記プリント基板上の電源給電端子へと至る電気配線のインダクタンス成分、前記電気配線の寄生容量成分及び前記デカップリング容量成分とで決まる第１の共振周波数を、動作開始後において、前記第１の共振周波数より高い第２の周波数へと変更させる制御回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電源配線間に電圧変動防止用のデカップリング容量を配置した半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、製造プロセスの微細化に伴って、装置の大規模化、高速動作化が進んでいるが、装置が高速動作化すると、その動作電流は高周波成分を多く含んだものとなる。この動作電流がインピーダンスを持つ電源配線を流れると、その電流振幅や周波数に応じて電源電圧の変動を引き起こす。すなわち、半導体装置（半導体チップ）及びそれを封止するパッケージ等の電源系において、電源配線における寄生インダクタンス成分及び高電圧側電源配線と低電圧側電源配線との間に配置される容量成分に基づく共振周波数が、電源配線に伝播するノイズの周波数に一致すると、共振動作が発生し、電源配線の電圧が大きく変動する（以下、「電源共振」という）。従って、ノイズによる電源共振を防止することが必要となっている。
【０００３】
図４は、電源共振が発生する半導体装置の一例を示している。図４において、半導体チップ４００の電源電圧端子Ｔ１及び接地電圧端子Ｔ２には、外部電源ＶＰＳから電源配線４２１及び接地配線４２２を介して電源が供給され、その電源は半導体チップ４００の内部電源配線４１１及び内部接地配線４１２を介して内部回路４０１に供給される。ここで、電源配線４２１及び接地配線４２２は、半導体チップ４００を封止するパッケージ及びパッケージを搭載するプリント基板における、インダクタンス成分Ｌ４３，Ｌ４４及び抵抗成分Ｒ４３，Ｒ４４を含んでいる。これらの成分は、実際は線路における分布定数回路を形成しているが、図４においては便宜上集中定数として示している。また、電源配線４２１及び接地配線４２２の間には、外部電源ＶＰＳの出力電圧を安定させるための容量成分（容量素子Ｃ４２で示す）が接続されている。
【０００４】
また、内部電源配線４１１及び内部接地配線４１２は、半導体チップ４００における電源パッドから内部回路４０１までに至る電源配線における、インダクタンス成分Ｌ４１，Ｌ４２及び抵抗成分Ｒ４１，Ｒ４２を含んでいる。これらの成分も、図４においては集中定数として示されている。ここで、内部電源配線４１１及び内部接地配線４１２の間には、内部回路４０１に供給される電源電圧を安定化させるため、容量成分（容量素子Ｃ４１で示す）が接続されている。容量素子Ｃ４１は、所謂デカップリング容量と言われる容量素子であるが、図４においては電源間に寄生する寄生容量をも含んで示している。
【０００５】
このように構成された半導体チップ４００においては、インダクタンス成分Ｌ４１，Ｌ４２と容量成分（容量素子Ｃ４１）とで決まる共振周波数と、内部回路４０１の動作周波数が一致すると、電源共振が発生し、電源電圧が変動する。
そこで、上記共振周波数と、上記動作周波数とが一致しないように、容量素子Ｃ４１のうちのデカップリング容量の値を予め設計段階において算出し、レイアウト設計において算出された容量値に相当するデカップリング容量セルを電源配線間に配置している。このデカップリング容量の配置により、内部回路４０１の高速動作に起因する電源電圧の変動を抑制している。
【０００６】
また、半導体チップ４００において電源電圧が変動した場合、電源配線４２１及び接地配線４２２を介して、電源ノイズがプリント基板側の電源配線へ伝播する。半導体チップ４００から出力される電源ノイズの周波数と、インダクタンス成分Ｌ４３，Ｌ４４と容量成分（容量素子Ｃ４２で示す）とで決まる共振周波数が一致すると、電源共振が発生し、電源配線４２１の電圧レベルが変動する。プリント基板においては、半導体チップ４００以外に他の半導体チップも搭載されるので、これらの他のチップの電源電圧の変動を抑制する必要もある。そこで、上記共振周波数と、上記電源ノイズの周波数とが一致しないように、容量素子Ｃ４２の容量値を予めパッケージ等の設計段階において算出し、算出された容量値に相当するデカップリング容量セルをプリント基板等の電源配線間に配置している。このデカップリング容量の配置により、半導体チップ４００の高速動作に伴うプリント基板等の電源共振に起因する電源電圧の変動を抑制している。
【０００７】
このように、電源共振に起因する電源電圧の変動を抑制する技術としては、以下に説明する技術が開示されている。
例えば、特許文献１に開示された半導体装置の設計方法は、半導体チップ内部の電源間に、デカップリング容量を、すなわち、上記容量素子Ｃ４１のうち寄生容量を除く部分を、抵抗なしデカップリング容量と抵抗付きデカップリング容量で構成し配置する設計方法である。そして、設計において、各々のデカップリング容量のみを接続した場合の共振周波数を算出し、それらの平均値を求め、該平均値からデカップリング容量を構成する抵抗素子の抵抗値を決定し、抵抗付きデカップリング容量を配置する。
【０００８】
また、特許文献２に開示された半導体装置は、半導体チップを封止した半導体パッケージ内の電源配線や、更にパッケージを搭載するプリント基板のコンデンサ実装電極部など、元々抵抗値の比較的高い部分に、中周波帯で抵抗値が高くなるような構造を入れることで、低周波では低インピーダンスを保ちながら、中周波帯の反共振インピーダンスを効果的に下げる装置である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２５１５７１号公報
【特許文献２】特開２００８−２２７３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記特許文献１において開示された半導体装置の設計方法においては、設計初期段階の回路設計工程において最適なデカップリング容量を、ＣＡＤツールを用い算出しても、レイアウト設計の終期において最適な値でなくなる場合がある。すなわち、電源及び接地配線、全てのスタンダードセル等の配置が完了したレイアウトデータにより半導体製造用フォトマスクを作製する段階において、実製品に近いレイアウトで容量再抽出を行った場合、設計初期とは異なる値が算出される場合がありえる。かかる場合、デカップリング容量の最適値を満たすように再レイアウト設計を行うのは、設計ＴＡＴ（ターンアラウンドタイム）の増大を招く問題がある。
また、特許文献１及び２において、共振周波数を基にデカップリング容量等の値を算出する際、複雑な計算が必要であるので設計ＴＡＴが増大し、また精度のよい計算を行うために複雑な設計システムを必要とし設計コストが増大するという問題がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、半導体装置に係る第１の解決手段として、電源配線間にデカップリング容量成分を備えた半導体装置であって、半導体装置の動作開始後において、前記電源配線のインダクタンス成分、前記電源配線の寄生容量成分及び前記デカップリング容量成分とで決まる第１の共振周波数を、前記第１の共振周波数より高い第２の共振周波数へと変更させる制御回路を備えたことを特徴とする。
【００１２】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記デカップリング容量成分は前記電源配線へスイッチ素子を介して接続され、半導体装置の動作開始後において、前記制御回路から出力される制御信号により前記スイッチ素子をオフすることで前記デカップリング容量成分と前記電源配線とを電気的に非接続とし、前記第１の共振周波数を前記第２の共振周波数へと変更させることを特徴とする。
【００１３】
また、半導体装置に係る第３の解決手段として、上記第１又は第２の解決手段において、前記電源配線は２以上の電源配線で構成され、前記電源配線各々はその一端において電気的に短絡され、他端においては少なくとも１以上の電源配線がスイッチ素子を介して残りの電源配線と短絡され、半導体装置の動作開始後において、前記制御回路から出力される制御信号により前記スイッチ素子をオンすることで前記１以上の電源配線を前記残りの電源配線を電気的に接続し、前記第１の共振周波数を前記第２の共振周波数へと変更させることを特徴とする。
【００１４】
また、半導体装置に係る第４の解決手段として、プリント基板上の電源配線間に、デカップリング容量成分と並列に設けられている半導体装置であって、前記半導体装置の電源パッドから前記プリント基板上の電源給電端子へと至る電気配線のインダクタンス成分、前記電気配線の寄生容量成分及び前記デカップリング容量成分とで決まる第１の共振周波数を、動作開始後において、前記第１の共振周波数より高い第２の周波数へと変更させる制御回路を備えたことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、半導体装置の内部回路動作開始後に、電源配線のインダクタンス成分、電源配線の寄生容量成分及びデカップリング容量成分とで決まる第１の共振周波数を、第１の共振周波数より高い第２の共振周波数へと変更させる制御回路を備えることとした。これにより、電源共振が発生する前に共振周波数を高くすることができる。従って、半導体装置の動作周波数が高くなっても、動作時において共振周波数に近づくことはなく、電源共振による電源変動を抑制できる。
【００１６】
また、設計後期において、最終レイアウトに基づき共振周波数の再計算を行い、共振周波数の値が最適かどうかの見直しをする必要はなくなり、設計ＴＡＴの短縮をはかることができる。また、これにともない再レイアウト設計も不要となり、設計ＴＡＴの短縮をはかることができる。
また、電源電圧の変動の許容範囲を基に計算を行うことで、共振周波数を正確に求めて容量値を算出する必要もないので、容量値等の計算精度向上のための複雑な計算や計算用のシステムは不要となる。すなわち、設計コストの低減をはかることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る半導体装置のレイアウト概念図である。
【図２】図１を説明するためのタイミングチャートである。
【図３】本発明の一実施形態に係る半導体装置の概念構成図である。
【図４】電源共振を説明するための電源配線系の回路図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態における半導体装置のレイアウト概念図である。図１において、半導体チップ１００は、電源配線ＶＤＤ及び接地配線ＧＮＤの間に配置されたスタンダードセル及び制御回路ＣＴＲＣより構成される。図１においては、スタンダードセルとして、クロックバッファセルＣＣＬＢ、デカップリング容量セルＣＤＣ１及びＣＤＣ２を例示しているが、半導体チップ１００は、図１においては図示しない複数のフリップフロップ回路、論理回路を組み合わせた複数の組み合わせ回路から構成されている。
また、制御回路ＣＴＲＣは、図１においては図示していないが、半導体チップ１００の他の領域において、ＣＭＯＳで構成されるインバータ回路やＮＡＮＤ回路等の論理回路により構成され、電源配線ＶＤＤ及び接地配線ＧＮＤの間に配置される回路である。
【００１９】
クロックバッファセルＣＣＬＢは、Ｐチャネル型ＭＯＳトランジスタＱ１３Ｐ及びＮチャネル型ＭＯＳトランジスタＱ１３Ｎから構成されるＣＭＯＳインバータ回路と、Ｐチャネル型ＭＯＳトランジスタＱ１４Ｐ及びＮチャネル型ＭＯＳトランジスタＱ１４Ｎから構成されるＣＭＯＳインバータを直列接続して構成されるスタンダードセルの一種であり、入力信号ＩＮをバッファリングさせ出力信号ＯＵＴを出力する。
【００２０】
また、デカップリング容量セルＣＤＣ１は、Ｐチャネル型ＭＯＳトランジスタＱ１１Ｐ及び容量素子Ｃ１１が電源配線ＶＤＤ及び接地配線ＧＮＤの間に直列接続されて構成され、デカップリング容量セルＣＤＣ２は、Ｐチャネル型ＭＯＳトランジスタＱ１２Ｐ及び容量素子Ｃ１２が電源配線ＶＤＤ及び接地配線ＧＮＤの間に直列接続されて構成される。図１において、デカップリング容量セルＣＤＣ１及びＣＤＣ２の２つのセルを示しているが、ここには図示していない複数の同じ構成のデカップリング容量セルが、半導体チップ１００の電源配線ＶＤＤ及び接地配線ＧＮＤの間に配置されている。
デカップリング容量セルＣＤＣ１及びＣＤＣ２の各容量素子は、各々のセルを構成するＰチャネル型ＭＯＳトランジスタのゲート端子へ入力される制御信号ＣＴＲＬにより、その一端が電源配線ＶＤＤと電気的に接続或いは非接続とされる。
【００２１】
制御回路ＣＴＲＣは、図１においては図示しないが、半導体チップ１００の内部回路を制御する外部からの基準クロック、あるいは基準クロックを基にＰＬＬ（Phase Locked Loop）或いはＤＬＬ（Delay Locked Loop）等の回路により生成されるクロック信号により制御される。上記基準クロックまたはクロック信号は、制御回路ＣＴＲＣに入力されるだけでなく、半導体チップ１００を構成する他の内部回路にも入力され、かかる内部回路が動作することで、半導体チップ１００の電源配線ＶＤＤと接地配線ＧＮＤの間には、クロック信号に応じて動作電流が流れる。なお、以下の説明において、上記基準クロックまたはクロック信号をクロック信号ＣＬＫとし、上記動作電流のうちの大半を占める動作電流ＩＣＣＡが、このクロック信号ＣＬＫに応じて、制御回路ＣＴＲＣ及び他の内部回路に流れるものとする。
【００２２】
制御回路ＣＴＲＣは、クロック信号ＣＬＫが入力されると、上記デカップリング容量セルＣＤＣ１及びＣＤＣ２に対して、制御信号ＣＴＲＬを出力する。制御回路ＣＴＲＣは、クロック信号ＣＬＫの立ち上がりから遅延させて、制御信号ＣＴＲＬをＬレベルからＨレベルへ遷移させ、クロック信号ＣＬＫの立下りからほぼ遅延することなく、制御信号ＣＴＲＬをＨレベルからＬレベルに遷移させる。
【００２３】
図２は、以上の様に構成された半導体チップ１００の動作を説明するためのタイミングチャートである。図２においては、上記クロック信号ＣＬＫ及び制御信号ＣＴＲＬの論理レベルの時間変化、動作電流ＩＣＣＡの時間変化を示している。以下、図２をもとに、図１における半導体チップ１００の動作について説明する。
時刻ｔ１以前、すなわちクロック信号ＣＬＫがＬレベルのとき、半導体チップ１００はスタンバイ状態にあり、図１に示したバッファセルは動作せず、入力信号ＩＮは、例えばＬレベルにある。また、半導体チップ１００内の他のフリップフロップ回路、組み合わせ回路等も、その各ノードが所定の論理レベルに維持されている。また、図１におけるデカップリング容量セルＣＤＣ１及びＣＤＣ２を含む全デカップリング容量セルは、制御信号ＣＴＲＬがゲート端子へと入力されるＰチャネル型ＭＯＳトランジスタが全てオンしているので、全ての容量素子の一端は電源配線ＶＤＤと同電圧のレベルに充電されている。なお、この期間において、電源配線ＶＤＤと接地配線ＧＮＤの間に、動作電流ＩＣＣＡは流れていない。
【００２４】
時刻ｔ１において、クロック信号ＣＬＫがＨレベルになり、クロックバッファセルＣＣＬＢ、上記組み合わせ回路等が動作し始めることで、これらの回路に対して電源配線ＶＤＤが電流を供給するため、図２において動作電流ＩＣＣＡが増大していく。このとき、全デカップリング容量セルは、Ｐチャネル型ＭＯＳトランジスタが全てオンしているので、容量素子から、電源配線ＶＤＤへ電荷を放電し、電源配線ＶＤＤの電圧降下を緩和する。なお、デカップリング容量セルの総容量値は、半導体チップの回路設計段階において、許容される電圧降下量に応じて求められ、その結果により、レイアウト設計段階において電源配線ＶＤＤと接地配線ＧＮＤの間に必要な個数のデカップリング容量セルが配置されている。
【００２５】
時刻ｔ２において、制御回路ＣＴＲＣが制御信号ＣＴＲＬを、クロック信号ＣＬＫに遅れてＨレベルにし、全デカップリング容量セルの容量素子と電源配線ＶＤＤとの電気的接続を非接続とする。以降、時刻ｔ３までの期間において、半導体チップ１００の電源配線系における共振周波数は時刻ｔ２以前に比べて高い周波数となる。なぜなら、電源配線ＶＤＤのインダクタンス成分の値をＬとし（図４におけるインダクタンス成分Ｌ４１及びＬ４２の合成インダクタンスに相当する）、電源配線ＶＤＤと接地配線ＧＮＤの間の容量値をＣとすると（図４における容量素子Ｃ４１に相当する）、共振周波数ｆは、ｆ＝１／２π（ＬＣ）１／２で算出されるが、このＣのうちデカップリング容量分が減少するからである。
【００２６】
なお、図２において、制御信号ＣＴＲＬがＨレベルになる時刻ｔ２の後に動作電流ＩＣＣＡの波形がピークを示しているが、両者に直接的な関係はなく、ピークの後に制御信号ＣＴＲＬをＨレベルにして、共振周波数を高い周波数とするのが好ましい。動作電流ＩＣＣＡの波形は、クロック信号ＣＬＫの周期等により変化するものであり、これに伴い電源配線ＶＤＤの電圧降下量も異なる。デカップリング容量セルの総容量値は、あくまで、許容される電源配線の電圧降下量に応じて設計段階において算出されるものである。一方、共振周波数を高くする時刻、すなわち、制御回路ＣＴＲＣが制御信号ＣＴＲＬをＨレベルに遷移させる時刻は、電源配線の電源共振が防げればよいので、動作電流ＩＣＣＡ波形のピーク後、クロック信号ＣＬＫがＨレベルにある時刻ｔ２とｔ３の間のいずれかの時刻とするのが好ましい。
【００２７】
続いて、時刻ｔ３において、クロック信号ＣＬＫがＬレベルへ遷移し、これに応じて制御回路ＣＴＲＣが制御信号ＣＴＲＬをＬレベルへ遷移させる。これにより、図１におけるデカップリング容量セルＣＤＣ１及びＣＤＣ２を含む全デカップリング容量セルにおいて、Ｐチャネル型ＭＯＳトランジスタが全てオンし、全ての容量素子の一端は電源配線ＶＤＤと電気的に接続され、容量素子が電源配線ＶＤＤの電圧レベルまで充電される。
【００２８】
以降、時刻ｔ４及び時刻ｔ５以降においては、上述の時刻ｔ１及び時刻ｔ２以降の動作が繰り返される。なお、図２において、時刻ｔ４に入力されるクロック信号ＣＬＫの周期は時刻ｔ１に入力される信号の周期より短く、上述の通り制御信号ＣＴＲＬがＨレベルになる時刻が、動作電流ＩＣＣＡの波形がピークを示す時刻より後になる場合を示している。
【００２９】
このように、本発明の半導体装置によれば、半導体装置の内部回路動作開始後に、デカップリング容量と電源配線の電気的接続を非接続とする構成とした。これにより、デカップリング容量の容量値を大きく設定して、内部回路の動作電流に起因する電源変動を抑制することができる。また、デカップリング容量の容量値を大きく設定することにより電源配線系の共振周波数は低くなるが、電源共振が発生する前にその共振周波数を高くすることができる。従って、半導体装置の動作周波数が高くなっても、動作時において共振周波数に近づくことはなく、電源共振による電源変動を抑制できる。
【００３０】
また、動作時においてデカップリング容量と電源配線は電気的に非接続とされるので、デカップリング容量値算出に精度を求める必要がなくなる。すなわち、設計当初の段階では、電源電圧の変動の許容範囲を基に容量値を算出し、算出された値以上の値に相当するデカップリング容量を配置する。デカップリング容量により共振周波数が低くなるが、算出された値以上の値をデカップリング容量に設定しておいても、動作開始後にデカップリング容量は電源配線と電気的に非接続となり、電源共振による電源変動を抑制できるからである。従って、設計後期において、最終レイアウトに基づき共振周波数の再計算を行い、容量値が最適化どうかの見直しをする必要はなくなり、設計ＴＡＴの短縮をはかることができる。また、これにともない再レイアウト設計も不要となり、設計ＴＡＴの短縮をはかることができる。
また、電源電圧の変動の許容範囲を基に計算を行うことで、共振周波数を正確に求めて容量値を算出する必要もないので、容量値の計算精度向上のための複雑な計算や計算用のシステムは不要となる。すなわち、設計コストの低減をはかることができる。
【００３１】
次に、本発明の半導体装置の他の実施形態について説明する。
図３は、本発明の他の実施形態に係る半導体装置の概念構成図である。図１と同一の部分には同一の符号を付し、その説明を省略する。
図３においては、半導体チップ３００が、図示しないパッケージに封止され、そのパッケージが同じく図示しないプリント基板に搭載された場合を概念的に示している。すなわち、図３に示す電源配線ＶＤＤ及び接地配線ＧＮＤは、パッケージする際使用されるボンディングワイヤ、リードフレームや、パッケージにおけるピン端子、プリント基板上の給電配線からなり、インダクタ成分及び容量成分を含む配線である。なお、プリント基板においては、半導体チップ３００以外にも、パッケージに封止された半導体チップが複数搭載される。従って、半導体チップ３００からの電源ノイズが、電源配線ＶＤＤ及び接地配線ＧＮＤを介して、他の半導体チップに伝播するのを防ぐ必要がある。
【００３２】
図３において、デカップリング容量セルは、Ｐチャネル型ＭＯＳトランジスタＱ３１Ｐ、抵抗素子（抵抗成分Ｒ３１）及び容量素子Ｃ３１から構成される。第１の実施例と異なり、電源配線のインピーダンスを下げるダンピング抵抗素子を含んで構成されるが、必須の構成要素ではなく、含まない場合でも本発明の目的は達成される。
また、外部電源ＶＰＳは、プリント基板に接続され、上記電源配線ＶＤＤ及び接地配線ＧＮＤを介して、半導体チップ３００へ給電する電源である。
【００３３】
図３における制御回路ＣＴＲＣ及び出力される制御信号ＣＴＲＬの動作は、上述の第１の実施形態における動作と同様である。すなわち、デカップリング容量セルを構成する容量素子Ｃ３１と電源配線ＶＤＤを電気的に非接続とする以前においては、電源配線ＶＤＤの電圧降下を抑制する。また、半導体チップ３００の動作開始後、容量素子Ｃ３１と電源配線ＶＤＤを電気的に非接続とし、電源配線系における電源共振を防ぐ。
【００３４】
すなわち、半導体チップ３００を含んだ電源配線系における共振周波数は、制御信号ＣＴＲＬがＨレベルになると、それ以前に比べて高い周波数となる。なぜなら、電源配線ＶＤＤのインダクタンス成分の値をＬとし（図４におけるインダクタンス成分Ｌ４３及びＬ４４の合成インダクタンスに相当する）、電源配線ＶＤＤと接地配線ＧＮＤの間の容量値をＣとすると（図４における容量素子Ｃ４２に相当する）、共振周波数ｆは、ｆ＝１／２π（ＬＣ）１／２で算出されるが、このＣのうちデカップリング容量分が減少するからである。これによって、半導体チップ３００の電源電圧に伝播するノイズによる電源電圧の発振を防止でき、他のチップに供給される電源電圧変動を抑制することができる。
【００３５】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、第２の実施形態においては、デカップリング容量セルを構成するスイッチ素子（Ｐチャネル型ＭＯＳトランジスタＱ３１Ｐ）をプリント基板に設けたが、このスイッチ素子を半導体チップ３００内に配置し、ドレイン端子をパッケージ、プリント基板を介して、抵抗素子（抵抗成分Ｒ３１）または、抵抗素子がない場合は容量素子Ｃ３１へ接続する構成としてもよい。また、第１及び第２の実施形態において、スイッチ素子をＰチャネル型ＭＯＳトランジスタで構成したが、Ｎチャネル型ＭＯＳトランジスタで構成し、制御信号として制御信号ＣＴＲＬの論理反転信号が入力される構成としてもよい。
【００３６】
また、本発明の実施形態の説明においては、デカップリング容量セルを用いて電源配線系の共振周波数を高い周波数へと変化させる例について説明したが、共振周波数を変化させ電源共振を防ぐという趣旨から、インダクタンス成分の値を下げる構成としてもよい。
例えば、半導体チップ内の電源配線ＶＤＤ（第１の実施形態における電源配線ＶＤＤに相当する）を２本並行に配置し、そのうち一方の電源配線の一端にはスイッチ素子を設け、スイッチ素子を介して他方の電源配線の一端と接続する。一方、各々の電源配線の他端はスイッチ素子を介することなく短絡させる。そして、スイッチ素子を動作時にオンさせることで、電源配線のインダクタンスを下げ、共振周波数を高い周波数へとずらすことができる。この際、スイッチ素子は、制御信号ＣＴＲＬがゲート端子へ入力されるＮチャネル型ＭＯＳトランジスタで構成すればよい。
【００３７】
上述した通り、本発明の半導体装置は、電源配線間にデカップリング容量成分を備えた半導体装置であって、半導体装置の動作開始後において、電源配線のインダクタンス成分、電源配線の寄生容量成分及びデカップリング容量成分とで決まる第１の共振周波数を、デカップリング容量成分を電源配線と非接続にする、或いは、電源配線のインダクタンス成分を、電源配線幅を実質的に太くして下げることで、第１の共振周波数より高い第２の共振周波数へと変更させる制御回路ＣＴＲＣを備えたことを特徴としている。
【００３８】
また、半導体チップ外の電源配線ＶＤＤ（第２の実施形態における電源配線ＶＤＤに相当する）、例えばプリント基板における給電配線を２本並行に配置し、上記と同じく一方の電源配線の一端にはスイッチ素子を設け、スイッチ素子を介して他方の電源配線の一端と接続させ、各々の電源配線の他端はスイッチ素子を介することなく短絡させる。この場合も、スイッチ素子は、制御信号ＣＴＲＬがゲート端子へ入力されるＮチャネル型ＭＯＳトランジスタで構成すればよい。これにより、電源配線のインダクタンスを下げ、半導体チップからの電源ノイズが伝播される際の電源の共振周波数を高い周波数へとずらすことができ、プリント基板に搭載される他の半導体チップにおける電圧変動を抑制できる。
【００３９】
すなわち、本発明の半導体装置は、プリント基板上の電源配線間に、デカップリング容量成分と並列に設けられている半導体装置であって、半導体装置の電源パッドからプリント基板上の電源給電端子へと至る電気配線のインダクタンス成分、電気配線の寄生容量成分及びデカップリング容量成分とで決まる第１の共振周波数を、動作開始後において、デカップリング容量成分を電気配線と非接続にする、或いは、電気配線のインダクタンス成分を、電気配線幅を実質的に太くして下げることで、第１の共振周波数より高い第２の共振周波数へと変更させる制御回路ＣＴＲＣを備えたことを特徴としている。
【符号の説明】
【００４０】
１００，３００，４００…半導体チップ、ＣＴＲＣ…制御回路、ＣＣＬＢ…クロックバッファセル、ＣＤＣ１，ＣＤＣ２…デカップリング容量セル、ＣＬＫ…クロック信号、ＩＣＣＡ…動作電流、ＣＴＲＬ…制御信号、Ｑ１１Ｐ，Ｑ１２Ｐ，Ｑ１３Ｐ，Ｑ１４Ｐ，Ｑ３１Ｐ…Ｐチャネル型ＭＯＳトランジスタ、Ｑ１３Ｎ，Ｑ１４Ｎ…Ｎチャネル型ＭＯＳトランジスタ、ＩＮ…入力信号、ＯＵＴ…出力信号、４０１…内部回路、Ｔ１，Ｔ２…電圧端子、４１１，４２１，ＶＤＤ…電源配線、４２２，４１２，ＧＮＤ…接地配線、Ｌ４１，Ｌ４２，Ｌ４３，Ｌ４４…インダクタンス成分、Ｒ３１，Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４４…抵抗成分、ＶＰＳ…外部電源、Ｃ１１，Ｃ１２，Ｃ３１，Ｃ４１，Ｃ４２…容量素子
【図１】
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【図２】
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【図３】
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【図４】
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