(57)【要約】      （修正有）【課題】半導体記憶装置の動作の良否に関する周波数特性を導出するためのデータ取得時間を短縮する試験方法及び半導体記憶装置。【解決手段】記憶回路及び出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップを有し、前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、
前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、
前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、
前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、
前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させる半導体記憶装置の試験方法。
【請求項２】
前記第３ステップよりも後に、前記各記憶回路をリセットする第５ステップを有し、
前記第１ステップでデータを書き込むタイミング及び前記第３ステップでデータを読み出すタイミングは前記各領域で同一とし、前記各記憶回路をリセットするリセット時間を前記領域毎に変えることにより、前記各領域を互いに異なる内部動作周波数で動作させる請求項１記載の半導体記憶装置の試験方法。
【請求項３】
前記各領域の内部動作周波数と、前記各領域の良否判定結果とに基づいて、前記半導体記憶装置の周波数特性を導出する第６ステップを更に有する請求項１又は２記載の半導体記憶装置の試験方法。
【請求項４】
複数の領域と、
各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、
前記各領域は、
記憶回路と、
前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、
前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
【請求項５】
記憶回路を含む複数の領域と、
各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、
前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の試験方法及び半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置が、携帯端末等の様々な機器に搭載されている。このような半導体記憶装置においては、動作検証を行うための様々な試験が行われるが、電圧対周波数特性の試験もそのうちの１つである。電圧対周波数特性の試験は、複数の電圧に対して複数の周波数に対応するデータを取得する試験である。
【０００３】
図１は、電圧対周波数特性の試験結果を例示する図である。図１に例示する電圧対周波数特性の試験結果は、所定の電圧（電源電圧）及び所定の周波数において半導体記憶装置が正常に動作するか否かを示している。図１において、『Ｐ』は動作成功を、『Ｆ』は動作失敗を示している。例えば、半導体記憶装置に入力されるデータ（書き込まれるデータ）と半導体記憶装置から出力されるデータ（読み出されたデータ）が全て一致している場合を『Ｐ』、それ以外の場合を『Ｆ』とする。図１の例では、例えば８５ＭＨｚでは電圧０．８〜１．１［Ｖ］において動作成功したことを示しており、１２０ＭＨｚでは電圧１．１［Ｖ］においてのみ動作成功し、電圧０．８〜１．０［Ｖ］においては動作失敗したことを示している。
【０００４】
図１に例示する電圧対周波数特性の試験において、半導体記憶装置の1回の動作（データの書き込み及び読み出し）で所定の電圧及び所定の周波数に対応する１つの試験結果（１つの『Ｐ』又は『Ｆ』）しか取得することができない。従って、図１に例示する電圧対周波数特性を取得するためには、半導体記憶装置に『電圧のステップ（＝４）×周波数のステップ（＝８）』＝３２回データの書き込み及び読み出しを実行させなければならず、相当の試験時間が必要となる。
【０００５】
一般的な半導体装置の試験に関しては、例えば、出力側の同期回路を入力側の同期回路よりも位相の進んだクロックで動作させることにより、実質的に高い周波数で試験する方法が提案されている。提案の方法によれば、半導体装置に外部から供給するクロックの周波数を変えずに実質的に高い周波数で試験することが可能であるため、比較的動作速度が遅く、比較的容易に入手できる論理回路試験装置を用いて実質的に高い周波数の試験ができる。しかしながら、提案の方法は、半導体記憶装置の周波数特性（例えば前述の電圧対周波数特性）を導出するためのデータ取得時間の短縮に寄与するようなものではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２１８２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することが可能な半導体記憶装置の試験方法及び半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本半導体記憶装置の試験方法は、記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させることを要件とする。
【０００９】
本半導体記憶装置は、複数の領域と、各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、前記各領域は、記憶回路と、前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能であることを要件とする。
【００１０】
又、本半導体記憶装置は、記憶回路を含む複数の領域と、各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能であることを要件とする。
【発明の効果】
【００１１】
開示の技術によれば、半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することが可能な半導体記憶装置の試験方法及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】電圧対周波数特性の試験結果を例示する図である。
【図２】第１の実施の形態に係る半導体記憶装置の構造を例示する図である。
【図３】第１の実施の形態に係る半導体記憶装置の試験方法を示すフローチャートの例である。
【図４】第１の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【図５】半導体記憶装置の周波数特性を例示する図（その１）である。
【図６】比較例に係る半導体記憶装置の構造を例示する図である。
【図７】比較例に係る半導体記憶装置のタイミングチャートの例である。
【図８】第１の実施の形態の変形例に係る半導体記憶装置の構造を例示する図である。
【図９】第１の実施の形態の変形例に係る半導体記憶装置のタイミングチャートの例である。
【図１０】半導体記憶装置の周波数特性を例示する図（その２）である。
【図１１】第２の実施の形態に係る半導体記憶装置の構造を例示する図である。
【図１２】第２の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【図１３】第３の実施の形態に係る半導体記憶装置の構造を例示する図である。
【図１４】第３の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【図１５】第４の実施の形態に係る半導体記憶装置の構造を例示する図である。
【図１６】図１５に示すＲＡＭの内部に設けられたリセットパルス生成回路及びリセット回路を例示する図である。
【図１７】第４の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施の形態の説明を行う。なお、各図において、既に説明した図と同一部分には同一符号を付し、その説明を省略する場合がある。
【００１４】
〈第１の実施の形態〉
図２は、第１の実施の形態に係る半導体記憶装置の構造を例示する図である。図２に例示する半導体記憶装置１０は、例えばマイクロプロセッサやディジタルシグナルプロセッサ等の半導体装置の一部であり、８ビットのＳＲＡＭ（Static Random Access Memory）としての機能を有する。ただし、半導体記憶装置１０は、８ビットのＳＲＡＭとしての機能を有する単独の半導体記憶装置であっても良い。なお、第１の実施の形態では、便宜上８ビットのＳＲＡＭを例示するが、ＳＲＡＭは８ビットには限定されず、ｎビット（ｎは自然数）であっても構わない。又、半導体記憶装置１０は、ＤＲＡＭであっても構わない。
【００１５】
図２を参照するに、半導体記憶装置１０は、ラッチ２０と、ラッチ０〜７２１と、ラッチ２２と、ＲＡＭ０３０（ビット０）〜ＲＡＭ７３７（ビット７）と、ラッチ０４０〜ラッチ７４７と、チョッパー５０と、チョッパーＡ６０と、チョッパーＢ６１とを有する。ＡＤはＲＡＭ０３０〜ＲＡＭ７３７の書き込みアドレスを指定する信号であるアドレス信号を示している。ＷＥはＲＡＭ０３０〜ＲＡＭ７３７へのデータの書き込み／読み出しを制御する信号であるライト／リード制御信号を示している。又、ＷＤ０〜ＷＤ７はそれぞれＲＡＭ０３０〜ＲＡＭ７３７へ書き込むデータを、ＲＤ０〜ＲＤ７はそれぞれＲＡＭ０３０〜ＲＡＭ７３７から読み出すデータを示している。又、ＣＬＫ、ＤＳＬＡ、及びＤＳＬＢは、それぞれ、基準クロック信号、第１の遅延量制御信号、及び第２の遅延量制御信号を示している。
【００１６】
ラッチ２０は、入力するライト／リード制御信号ＷＥを一時的に保持する制御信号保持回路としての機能を有する。ラッチ０〜７２１は、入力するデータＷＤ０〜ＷＤ７を一時的に保持する入力データ保持回路としての機能を有する。ラッチ２２は、入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路としての機能を有する。ラッチ２０、ラッチ０〜７２１及びラッチ２２のそれぞれで一時的に保持されたライト／リード制御信号ＷＥ、データＷＤ０〜ＷＤ７及びアドレス信号ＡＤは、入力するパルス信号Ｐ１に同期して、ＲＡＭ０３０〜ＲＡＭ７３７に出力される。なお、ラッチ２０及びラッチ２２は１ビット幅のラッチ、ラッチ０〜７２１は８ビット幅のラッチである。ただし、ラッチ２２及びラッチ０〜７２１はそれぞれ１ビット幅及び８ビット幅には限定されず、ｎビット幅（ｎは自然数）であっても構わない。パルス信号Ｐ１については後述する。
【００１７】
ＲＡＭ０３０〜ＲＡＭ７３７は、８ビットデータのビット０〜ビット７のいずれかに対応する『０』又は『１』のＷＤ１ビットデータを記憶する記憶回路としての機能を各々有する。ＲＡＭ０３０〜ＲＡＭ７３７は、メモリセル及び周辺回路（図示せず）を有する。ＲＡＭ０３０〜ＲＡＭ７３７は、並列に動作する同一構造の記憶回路であり、それぞれが同一の動作性能（周波数特性等）を有する。ＲＡＭ０３０〜ＲＡＭ７３７に記憶されたデータは、ＲＡＭ０３０〜ＲＡＭ７３７から読み出された後にラッチ０４０〜ラッチ７４７を介して出力される。なお、以降、ＲＡＭ０３０〜ＲＡＭ７３７を総称して記憶回路と称する場合がある。
【００１８】
ラッチ２０、ラッチ０〜７２１及びラッチ２２に入力するパルス信号Ｐ１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ０〜７２１からデータＷＤ０〜ＷＤ７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ０３０〜ＲＡＭ７３７に出力されると、次のように動作する。すなわち、アドレス信号ＡＤによりＲＡＭ０３０〜ＲＡＭ７３７に書き込みアドレスが指定される。そして、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、データＷＤ０〜ＷＤ７がそれぞれＲＡＭ０３０〜ＲＡＭ７３７のアドレス信号ＡＤに指定されたアドレスに書き込まれる。
【００１９】
ラッチ０４０〜ラッチ７４７は、それぞれＲＡＭ０３０〜ＲＡＭ７３７のいずれかに対応しており、対応するＲＡＭ０３０〜ＲＡＭ７３７から出力されるデータを一時的に保持する出力データ保持回路としての機能を有する。ラッチ０４０〜ラッチ３４３で一時的に保持されたデータは、入力するパルス信号ＰＡに同期して出力される。ラッチ４４４〜ラッチ７４７で一時的に保持されたデータは、入力するするパルス信号ＰＢに同期して出力される。パルス信号ＰＡおよびＰＢについては後述する。
【００２０】
チョッパー５０は、基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ１を生成する入力データ用パルス生成回路としての機能を有する。パルス信号Ｐ１は、ラッチ２０、ラッチ０〜７２１及びラッチ２２に出力される。チョッパー５０が出力するパルス信号Ｐ１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ０〜７２１からデータＷＤ０〜ＷＤ７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ０３０〜ＲＡＭ７３７に出力される。
【００２１】
チョッパーＡ６０は、基準クロック信号ＣＬＫのエッジに対して第１の遅延量を有するパルス信号ＰＡを生成する出力データ用パルス生成回路としての機能を有する。第１の遅延量は、チョッパーＡ６０に入力する第１の遅延量制御信号ＤＳＬＡに基づいて設定される。パルス信号ＰＡは、ラッチ０４０〜ラッチ３４３に出力される。
【００２２】
チョッパーＢ６１は、基準クロック信号ＣＬＫのエッジに対して第１の遅延量とは異なる第２の遅延量を有するパルス信号ＰＢを生成する出力データ用パルス生成回路としての機能を有する。第２の遅延量は、チョッパーＢ６１に入力する第２の遅延量制御信号ＤＳＬＢに基づいて設定される。パルス信号ＰＢは、ラッチ４４４〜ラッチ７４７に出力される。なお、第１の遅延量制御信号ＤＳＬＡ及び第２の遅延量制御信号ＤＳＬＢは、予め半導体記憶装置１０に対して設定される。
【００２３】
半導体記憶装置１０は、Ａ１とＢ１の２つの領域を有する。領域Ａ１は、ＲＡＭ０３０〜ＲＡＭ３３３及び各ＲＡＭに対応するラッチ０４０〜ラッチ３４３を有する。又、領域Ｂ１は、ＲＡＭ４３４〜ＲＡＭ７３７及び各ＲＡＭに対応するラッチ４４４〜ラッチ７４７を有する。
【００２４】
ここで、図２に加え、図３に例示するフローチャート及び図４に例示するタイミングチャートを用いて、半導体記憶装置１０の試験方法及び動作について説明する。図３は、第１の実施の形態に係る半導体記憶装置の試験方法を示すフローチャートの例である。図４は、第１の実施の形態に係る半導体記憶装置のタイミングチャートの例である。図４に例示するタイミングチャートにおいて、ｄ１及びｄ２は半導体記憶装置１０に入力する入力データを示しており、ｅ１及びｅ２は入力データｄ１及びｄ２に対応して半導体記憶装置１０から出力される出力データを示している。
【００２５】
入力データｄ１及びｄ２は、ＲＡＭ０３０〜ＲＡＭ７３７へのデータの書き込み／読み出しを制御する信号であるライト／リード制御信号ＷＥ、ＲＡＭ０３０〜ＲＡＭ７３７へ書き込むデータＷＤ０〜ＷＤ７、及びＲＡＭ０３０〜ＲＡＭ７３７の書き込みアドレスを指定する信号であるアドレス信号ＡＤを含む。出力データｅ１及びｅ２は、ＲＡＭ０３０〜ＲＡＭ７３７から読み出すデータＲＤ０〜ＲＤ７を含む。ＲＡＭ０３０〜ＲＡＭ７３７が正常に動作している場合には、『データＷＤ０〜ＷＤ７＝データＲＤ０〜ＲＤ７』となる。なお、半導体記憶装置１０には予め所定の電源電圧が印加されているものとする。ここでは、電源と基準電位間に電圧Ｖ１が印加されているものとする。
【００２６】
半導体記憶装置１０の試験方法及び動作について説明する。始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７に、入力データｄ１に含まれるデータＷＤ０〜ＷＤ７を書き込む（Ｓ１０１）。
【００２７】
具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１０に入力する。そして、ラッチ２０、ラッチ０〜７２１及びラッチ２２は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ０〜ＷＤ７及びアドレス信号ＡＤを一時的に保持する。チョッパー５０は、基準クロック信号ＣＬＫの立ち上がりに対して所定の遅延量Ｔｐ１を有するパルス信号Ｐ１を生成し、ラッチ２０、ラッチ０〜７２１及びラッチ２２に出力する。なお、図４の例では、所定の遅延量Ｔｐ１と後述する第１の遅延量ＴＡとは同一値に設定されている。
【００２８】
ラッチ２０、ラッチ０〜７２１及びラッチ２２は、チョッパー５０から入力するパルス信号Ｐ１の立下りに同期して、一時的に保持している入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ０〜ＷＤ７及びアドレス信号ＡＤを、それぞれＲＡＭ０３０〜ＲＡＭ７３７に出力する。そして、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、ラッチ０〜７２１に一時的に保持しているデータＷＤ０〜ＷＤ７を、それぞれＲＡＭ０３０〜ＲＡＭ７３７のアドレス信号ＡＤに指定されたアドレスに書き込む。第１の実施の形態では、ラッチ０〜７２１から領域Ａ１のＲＡＭ０３０〜ＲＡＭ３３３にデータＷＤ０〜ＷＤ３を書き込むタイミングと、ラッチ０〜７２１から領域Ｂ１のＲＡＭ４３４〜ＲＡＭ７３７にデータＷＤ４〜ＷＤ７を書き込むタイミングとは同一である。
【００２９】
次いで、ステップＳ１０２において、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７に書き込んだデータＷＤ０〜ＷＤ７を、それぞれ出力データ保持回路であるラッチ０４０〜ラッチ７４７に一時的に保持する（Ｓ１０２）。
【００３０】
具体的には、ＲＡＭ０３０〜ＲＡＭ７３７に書き込んだデータＷＤ０〜ＷＤ７を、半導体記憶装置１０の外部からＲＡＭ０３０〜ＲＡＭ７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ０〜ＲＤ７を含む出力データｅ１としてラッチ０４０〜ラッチ７４７に出力する。そして、ラッチ０４０〜ラッチ７４７は、それぞれデータＲＤ０〜ＲＤ７を一時的に保持する。
【００３１】
次いで、ステップＳ１０３において、出力データ保持回路であるラッチ０４０〜ラッチ７４７に一時的に保持しているデータＲＤ０〜ＲＤ７をラッチ０４０〜ラッチ７４７から読み出す（Ｓ１０３）。
【００３２】
具体的には、チョッパーＡ６０が、入力する第１の遅延量制御信号ＤＳＬＡに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量ＴＡを有するパルス信号ＰＡを生成し、領域Ａ１に含まれるラッチ０４０〜ラッチ３４３に出力する。そして、チョッパーＡ６０から入力するパルス信号ＰＡの立下りに同期して、ラッチ０４０〜ラッチ３４３に一時的に保持しているデータＲＤ０（ビット０）〜ＲＤ３（ビット３）を出力データｅ１として読み出す。
【００３３】
又、チョッパーＢ６１が、入力する第２の遅延量制御信号ＤＳＬＢに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量ＴＢを有するパルス信号ＰＢを生成し、領域Ｂ１に含まれるラッチ４４４〜ラッチ７４７に出力する。そして、チョッパーＢ６１から入力するパルス信号ＰＢの立下りに同期して、ラッチ４４４〜ラッチ７４７に一時的に保持しているデータＲＤ４（ビット４）〜ＲＤ７（ビット７）を出力データｅ１として読み出す。
【００３４】
ここで、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力してＲＡＭに書き込まれるタイミングは、パルス信号Ｐ１の立ち下がりのみで決まるので、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が書き込まれるタイミングは同一である。一方、第１の実施形態では第２の遅延量ＴＢ＜第１の遅延量ＴＡであるから、パルス信号ＰＡの立ち下がりとパルス信号ＰＢの立ち下がりとは異なるタイミングとなる。よって、ラッチ０４０〜ラッチ３４３からデータＲＤ０〜ＲＤ３が読み出されるタイミングと、ラッチ４４４〜ラッチ７４７からデータＲＤ４〜ＲＤ７が読み出されるタイミングとは、第１の遅延量ＴＡ及び第２の遅延量ＴＢに対応して異なる値となる。
【００３５】
すなわち、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が書き込まれてから（Ｐ１の立下り）、データＲＤ０〜ＲＤ３がラッチ０４０〜ラッチ３４３から読み出されるまでの期間Ｔ０と、データＲＤ４〜ＲＤ７がラッチ４４４〜ラッチ７４７から読み出されるまでの期間Ｔ１とは、それぞれ異なる値となる。期間Ｔ０及びＴ１は、第１の実施の形態における内部動作サイクルである（以降、内部動作サイクルＴ０及びＴ１という）。又、内部動作サイクルの逆数が内部動作周波数である。すなわち、内部動作サイクルがＴ０であれば、内部動作周波数は１／Ｔ０である。
【００３６】
このように、ＲＡＭ０３０〜ＲＡＭ３３３の内部動作サイクルＴ０と、ＲＡＭ４３４〜ＲＡＭ７３７の内部動作サイクルＴ１とは、それぞれ異なる値となる。図４の例では、内部動作サイクルＴ１＜内部動作サイクルＴ０となる。又、内部動作周波数１／Ｔ１＞内部動作周波数１／Ｔ０となる。なお、図４の例では、内部動作サイクルＴ０は基準クロック信号ＣＬＫの周期と等しい。
【００３７】
このように、ラッチ０〜７２１からＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むタイミングを同一とする。そして、領域Ａ１においてラッチ０４０〜ラッチ３４３からデータＲＤ０〜ＲＤ３を読み出すためのパルス信号ＰＡに比べ、領域Ｂ１においてラッチ４４４〜ラッチ７４７からデータＲＤ４〜ＲＤ７を読み出すためのパルス信号ＰＢのタイミングを早くする。それにより、領域Ａ１の内部動作サイクルＴ０に比べ領域Ｂ１の内部動作サイクルＴ１は短くなり、読み出しディレイに関して領域Ａ１に比べて領域Ｂ１を高速に試験した場合と同様の結果を得ることができる。その結果、半導体記憶装置１０への１回のデータの書き込み及び読み出しで、互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。なお、試験データとは、後述するステップＳ１０４において領域毎にＲＡＭの動作の良否判定を行い、後述するステップＳ１０５において半導体記憶装置の周波数特性を導出するためのデータである。
【００３８】
次いで、ステップＳ１０４において、領域毎に記憶回路であるＲＡＭに書き込んだデータと、出力データ保持回路から読み出したデータとを比較して、領域毎に記憶回路の動作の良否判定を行う（Ｓ１０４）。
【００３９】
具体的には、ステップＳ１０１でＲＡＭ０３０〜ＲＡＭ３３３に書き込んだデータＷＤ０〜ＷＤ３と、ステップＳ１０３でラッチ０４０〜ラッチ３４３から読み出したデータＲＤ０〜ＲＤ３とを比較し、領域Ａ１に含まれるＲＡＭ０３０〜ＲＡＭ３３３の動作の良否判定を行う。又、ステップＳ１０１でＲＡＭ４３４〜ＲＡＭ７３７に書き込んだデータＷＤ４〜ＷＤ７と、ステップＳ１０３でラッチ４４４〜ラッチ７４７から読み出したデータＲＤ４〜ＲＤ７とを比較し、領域Ｂ１に含まれるＲＡＭ４３４〜ＲＡＭ７３７の動作の良否判定を行う。ここで、領域Ａ１における良否判定は、書き込んだデータＷＤ０〜ＷＤ３と、対応する読み出したデータＲＤ０〜ＲＤ３とが全て一致した場合に『Ｐ』（動作成功）、それ以外を『Ｆ』（動作失敗）とする。
【００４０】
又、ＲＡＭ０３０〜ＲＡＭ３３３は同一構造の回路であるから、ＲＡＭ０３０〜ＲＡＭ３３３の何れか１つ又は複数を領域Ａ１の代表として、代表するＲＡＭに書き込んだデータと代表するＲＡＭから読み出したデータとを比較しても良い。例えばＲＡＭ０３０を領域Ａ１の代表として、ＲＡＭ０３０に書き込んだデータＷＤ０とＲＡＭ０３０から読み出したデータＲＤ０とが一致した場合に、領域Ａ１の内部動作周波数では『Ｐ』（動作成功）と判定する。領域Ｂ１についても同様である。
【００４１】
次いで、ステップＳ１０５において、各領域の内部動作周波数と、各領域の良否判定結果（『Ｐ』又は『Ｆ』）とに基づいて、半導体記憶装置の周波数特性を導出する（Ｓ１０５）。例えば、領域Ａ１（内部動作周波数１／Ｔ０）及び領域Ｂ１（内部動作周波数１／Ｔ１）の良否判定結果が何れも『Ｐ』であれば、図５に例示するような半導体記憶装置１０の周波数特性を導出する。１／Ｔ０と１／Ｔ１以外の周波数や電圧Ｖ１以外の電源電圧における試験結果が必要であれば、電源電圧を電圧Ｖ１以外に可変してから半導体記憶装置１０に印加し、図３に例示するステップＳ１０１〜Ｓ１０５を繰り返すことにより試験結果を取得することができる。
【００４２】
このように、１回のデータの書き込み及び読み出しで、複数の内部動作周波数における半導体記憶装置１０の動作の良否に関するデータを取得することは、半導体記憶装置の周波数特性を導出するためのデータ取得時間の短縮化に寄与する。半導体記憶装置の周波数特性を導出するためのデータ取得時間の短縮化について、比較例を示しながら以下に詳説する。
【００４３】
図６は、比較例に係る半導体記憶装置の構造を例示する図である。図６を参照するに、比較例に係る半導体記憶装置３００は、領域Ａ１及びＢ１を有さない。又、半導体記憶装置３００にはチョッパーＢ６１がなくチョッパーＡ６０の出力するパルス信号ＰＡがラッチ０４０〜ラッチ７４７に出力されている。半導体記憶装置３００について、半導体記憶装置１０と同一構造である部分の説明は省略する。
【００４４】
図７は、比較例に係る半導体記憶装置のタイミングチャートの例である。図６及び図７を参照するに、チョッパーＡ６０は、第１の遅延量制御信号ＤＳＬＡに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量ＴＡを有するパルス信号ＰＡを生成し、ラッチ０４０〜ラッチ７４７に出力する。ラッチ０４０〜ラッチ７４７は、チョッパーＡ６０から入力するパルス信号ＰＡの立下りに同期して、データＲＤ０（ビット０）〜データＲＤ７（ビット７）を出力データｅ１として読み出す。
【００４５】
すなわち、図７のタイミングチャートでは図４のタイミングチャートとは異なり、データＲＤ０〜データＲＤ７は、全て同一のタイミングで読み出される。従って、ＲＡＭ０３０〜ＲＡＭ７３７に入力データｄ１が入力してから、ラッチ０４０〜ラッチ７４７から出力データｅ１が出力されるまでの時間はそれぞれ同一の時間Ｔ０である。すなわち、ＲＡＭ０３０〜ＲＡＭ７３７のそれぞれの内部動作サイクルは全てＴ０（内部動作周波数は全て１／Ｔ０）である。その結果、半導体記憶装置３００への１回のデータの書き込み及び読み出しで、１つの内部動作周波数に対応する試験データのみを取得することができる。
【００４６】
ここで、図６に例示する比較例に係る半導体記憶装置３００において、図１に例示する電圧対周波数特性の試験を行う場合を考える。前述のように、半導体記憶装置３００では、１回のデータの書き込み及び読み出しで１つの内部動作周波数に対応する試験データのみを取得することができる。従って、１回のデータの書き込み及び読み出しで図１に例示する電圧対周波数特性の１ポイント（例えば電圧１．１［Ｖ］、周波数８５ＭＨｚ）についてのみ、『Ｐ』又は『Ｆ』の試験結果が得られる。図１に例示する電圧対周波数特性の全試験結果を取得するためには、『電圧のステップ（＝４）×周波数のステップ（＝８）』＝３２回のデータの書き込み及び読み出しを実行させなければならない。
【００４７】
一方、前述のように、第１の実施の形態に係る半導体記憶装置１０では、１回のデータの書き込み及び読み出しで互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。従って、１回のデータの書き込み及び読み出しで図１に例示する電圧対周波数特性の２ポイント（例えば電圧１．１［Ｖ］、周波数８５ＭＨｚ及び９０ＭＨｚ）について『Ｐ』又は『Ｆ』の試験結果が得られる（図５参照）。その結果、半導体記憶装置１０において図１に例示する電圧対周波数特性の全試験結果を取得するために必要な動作の回数は、半導体記憶装置３００において図１に例示する電圧対周波数特性の全試験結果を取得するために必要な動作の回数の半分の１６回となる。
【００４８】
以上のように、第１の実施の形態では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む２つの領域を有する半導体記憶装置の、各領域のＲＡＭに同一のタイミングでデータを書き込む。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して各ラッチに一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを読み出す。
【００４９】
その結果、基準クロック信号ＣＬＫの周期が一定であっても、２つの領域に含まれる記憶回路を互いに異なる２つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる２つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１０では、図６に例示する半導体記憶装置３００の１／２の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を短縮することができる。
【００５０】
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の例を示す。第１の実施の形態の変形例は、８つの領域を有する半導体記憶装置において、ＲＡＭ０３０〜ＲＡＭ７３７からデータＲＤ０〜ＲＤ７を読み出すタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。
【００５１】
図８は、第１の実施の形態の変形例に係る半導体記憶装置の構造を例示する図である。図８を参照するに、半導体記憶装置１１は、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７及びＲＡＭ０３０〜ＲＡＭ７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ０４０〜ラッチ７４７を含む８つの領域Ａ２〜Ｈ２を有する。又、半導体記憶装置１１は、それぞれラッチ０４０〜ラッチ７４７のいずれかに対応するチョッパーＡ６０〜チョッパーH６７を有し、チョッパーＡ６０〜チョッパーH６７は領域Ａ２〜Ｈ２に含まれる対応するラッチ０４０〜ラッチ７４７にパルス信号ＰＡ〜ＰＨを出力している。半導体記憶装置１１について、半導体記憶装置１０と同一構造である部分の説明は省略する。
【００５２】
ここで、図８に加え、図３に例示するフローチャート及び図９に例示するタイミングチャートを用いて、半導体記憶装置１１の試験方法及び動作について説明をする。図９は、第１の実施の形態の変形例に係る半導体記憶装置のタイミングチャートの例である。
【００５３】
第１の実施の形態の変形例において、図３のステップＳ１０１及びＳ１０２の動作については第１の実施の形態と同様であるため説明は省略し、図３のステップＳ１０３から説明を始める。
【００５４】
図３のステップＳ１０３において、出力データ保持回路であるラッチ０４０〜ラッチ７４７に一時的に保持しているデータＲＤ０〜ＲＤ７をラッチ０４０〜ラッチ７４７から読み出す（Ｓ１０３）。
【００５５】
具体的には、チョッパーＡ６０が、入力する第１の遅延量制御信号ＤＳＬＡに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量ＴＡを有するパルス信号ＰＡを生成する。そして、生成したパルス信号ＰＡを、領域Ａ２に含まれるラッチ０４０に出力する。そして、チョッパーＡ６０から入力するパルス信号ＰＡの立下りに同期して、ラッチ０４０に一時的に保持しているデータＲＤ０（ビット０）を出力データｅ１として読み出す。
【００５６】
同様に、チョッパーＢ６１〜チョッパーH６７それぞれが、各々に入力する第２の遅延量制御信号ＤＳＬＢ〜第８の遅延量制御信号ＤＳＬＨに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量ＴＢ〜第８の遅延量ＴＨを有するパルス信号ＰＢ〜ＰＨを生成する。そして、生成したパルス信号ＰＢ〜ＰＨを、領域Ｂ２に含まれるラッチ１４１〜領域Ｈ２に含まれるラッチ７４７に出力する。そして、チョッパーＢ６１〜チョッパーＨ６７から入力するパルス信号ＰＢ〜ＰＨの立下りに同期して、ラッチ１４１〜ラッチ７４７に一時的に保持しているデータＲＤ１（ビット１）〜ＲＤ７（ビット７）を出力データｅ１として読み出す。
【００５７】
ここで、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力してＲＡＭ０３０〜ＲＡＭ７３７に書き込まれるタイミングは、パルス信号Ｐ１の立ち下がりのみで決まるので、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が書き込まれるタイミングは同一である。一方、第８の遅延量ＴＨ＜第７の遅延量ＴＧ＜第６の遅延量ＴＦ＜第５の遅延量ＴＥ＜第４の遅延量ＴＤ＜第３の遅延量ＴＣ＜第２の遅延量ＴＢ＜第１の遅延量ＴＡとすれば、パルス信号ＰＡ〜ＰＨの立ち下がりは夫々異なるタイミングとなる。よって、ラッチ０４０〜ラッチ７４７からデータＲＤ０〜ＲＤ７が読み出されるタイミングは、第１の遅延量ＴＡ〜第８の遅延量ＴＨに対応して夫々異なる値となる。
【００５８】
つまり、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力するタイミング、言い換えるとデータＷＤ０〜ＷＤ７がＲＡＭ０３０〜ＲＡＭ７３７の各々に書き込まれるタイミングは同一であるが、ラッチ０４０〜ラッチ７４７からデータＲＤ０〜ＲＤ７が読み出されるタイミングは第１の遅延量ＴＡ〜第８の遅延量ＴＨに対応して異なる。従って、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力してから、データＲＤ０〜ＲＤ７がラッチ４０〜ラッチ４７から読み出だされるまでの期間Ｔ０〜Ｔ７は、それぞれ異なる値となる。期間Ｔ０〜Ｔ７は、第１の実施の形態の変形例における内部動作サイクルである。
【００５９】
このように、図９の例では、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作サイクルＴ０〜Ｔ７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ７＜内部動作サイクルＴ６＜内部動作サイクルＴ５＜内部動作サイクルＴ４＜内部動作サイクルＴ３＜内部動作サイクルＴ２＜内部動作サイクルＴ１＜内部動作サイクルＴ０となる。又、内部動作周波数１／Ｔ７＞内部動作周波数１／Ｔ６＞内部動作周波数１／Ｔ５＞内部動作周波数１／Ｔ４＞内部動作周波数１／Ｔ３＞内部動作周波数１／Ｔ２＞内部動作周波数１／Ｔ１＞内部動作周波数１／Ｔ０となる。なお、図９の例では、内部動作サイクルＴ０は基準クロック信号ＣＬＫの周期と等しい。
【００６０】
このように、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域Ａ２〜Ｈ２に含まれるＲＡＭ０３０〜ＲＡＭ７３７を互いに異なる８つの内部動作周波数で動作させることが可能である。その結果、半導体記憶装置１１への１回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。
【００６１】
言い換えれば、ラッチ０４０〜ラッチ７４７からＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むタイミングを同一とする。そして、領域Ａ２〜Ｈ２毎にラッチ０４０〜ラッチ７４７からデータＲＤ０〜ＲＤ７を読み出すためのパルス信号ＰＡ〜ＰＨのタイミングを変える。それにより、各領域の内部動作サイクルは、領域Ａ２から領域Ｈ２へ向かうにつれて短くなり、読み出しディレイに関して領域Ａ２から領域Ｈ２へ向かうにつれて高速に試験した場合と同様の結果を得ることができる。その結果、半導体記憶装置１１への１回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。
【００６２】
次いで、ステップＳ１０４において、領域毎に記憶回路であるＲＡＭに書き込んだデータと、出力データ保持回路から読み出したデータとを比較して、領域毎に記憶回路であるＲＡＭの動作の良否判定を行う（Ｓ１０４）。
【００６３】
具体的には、ステップＳ１０１でＲＡＭ０３０に書き込んだデータＷＤ０と、ステップＳ１０３でラッチ０４０から読み出したデータＲＤ０とを比較し、領域Ａ2に含まれるＲＡＭ０３０の動作の良否判定を行う。同様に、ステップＳ１０１でＲＡＭ１３１〜ＲＡＭ７３７に書き込んだデータＷＤ１〜ＷＤ７と、ステップＳ１０３でラッチ１４１〜ラッチ７４７から読み出したデータＲＤ１〜ＲＤ７とをそれぞれ比較し、領域Ｂ２〜Ｈ２に含まれるＲＡＭ１３１〜ＲＡＭ７３７の動作の良否判定を行う。
【００６４】
次いで、ステップＳ１０５において、各領域の内部動作周波数と、各領域の良否判定結果（『Ｐ』又は『Ｆ』）とに基づいて、半導体記憶装置の周波数特性を導出する（Ｓ１０５）。例えば、取得したデータに基づく良否判定結果が、領域Ａ２〜Ｃ２では何れも『Ｐ』、領域Ｄ２〜Ｈ２では何れも『Ｆ』であれば、図１０に例示するような半導体記憶装置１１の周波数特性を導出できる。電圧Ｖ１以外の電源電圧における試験結果が必要であれば、電源電圧を電圧Ｖ１以外に可変してから半導体記憶装置１１に印加し、図３に例示するステップＳ１０１〜１０５を繰り返すことにより試験結果を取得することができる。
【００６５】
半導体記憶装置１１では、１回のデータの書き込み及び読み出しで互いに異なる８つの内部動作周波数に対応する試験データを取得することができるので、図１に例示する電圧対周波数特性の全試験データを４回のデータの書き込み及び読み出しを実行することで取得することができる。すなわち、半導体記憶装置１１では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。
【００６６】
以上のように、第１の実施の形態の変形例では、記憶回路であるＲＡＭ及びＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに同一のタイミングでデータを書き込む。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して各ラッチに一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを読み出す。
【００６７】
その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１１では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。
【００６８】
なお、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。
【００６９】
〈第２の実施の形態〉
第２の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第１の実施の形態の変形例と同一部分についてはその説明を省略し、第１の実施の形態の変形例と異なる部分を中心に説明をする。
【００７０】
図１１は、第２の実施の形態に係る半導体記憶装置の構造を例示する図である。図１１を参照するに、半導体記憶装置１２は、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７、ＲＡＭ０３０〜ＲＡＭ７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ０４０〜ラッチ７４７、及びＲＡＭ０３０〜ＲＡＭ７３７に書き込むデータを一時的に保持する入力データ保持回路であるラッチ０７０〜ラッチ７７７を含む８つの領域Ａ３〜Ｈ３を有する。
【００７１】
又、半導体記憶装置１２は、それぞれラッチ０７０〜ラッチ７７７のいずれかに対応するチョッパーＡ６０〜チョッパーH６７を有する。チョッパーＡ６０〜チョッパーH６７は領域Ａ３〜Ｈ３に含まれる対応するラッチ０７０〜ラッチ７７７にパルス信号ＰＡ〜ＰＨを出力している。ラッチ０７０〜ラッチ７７７は、チョッパーＡ６０〜チョッパーH６７からそれぞれ入力するパルス信号ＰＡ〜ＰＨの立下りに同期して、データＷＤ０〜ＷＤ７をそれぞれＲＡＭ０３０〜ＲＡＭ７３７に出力する。
【００７２】
又、半導体記憶装置１２では、チョッパー５１が基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ２を生成し、ラッチ０４０〜ラッチ７４７のそれぞれに出力している。ラッチ０４０〜ラッチ７４７は、チョッパー５１から入力するパルス信号Ｐ１の立下りに同期して、データＲＤ０〜ＲＤ７を出力する。
【００７３】
又、半導体記憶装置１２において、ＲＡＭ０３０〜ＲＡＭ７３７の内部には、それぞれ書き込み期間設定用パルス生成回路（図示せず）が設けられている。書き込み期間設定用パルス生成回路は、リード／ライト制御信号ＷＥ及びアドレス信号ＡＤがラッチ２０及び２２からＲＡＭ０３０〜ＲＡＭ７３７に入力するタイミングで立ち上がり、基準クロック信号ＣＬＫの立ち下がりから所定量遅延して立ち下がる書き込み期間設定用パルス信号を生成する。書き込み期間設定用パルス信号が立ち上がっている期間は、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むことができる期間である。半導体記憶装置１１と同一構造の半導体記憶装置１２の部分については、説明を省略する。
【００７４】
ここで、図１１に加え、図３に例示するフローチャート及び図１２に例示するタイミングチャートを用いて、半導体記憶装置１２の試験方法及び動作について説明する。図１２は、第２の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【００７５】
始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７に、入力データｄ１に含まれるデータＷＤ０〜ＷＤ７を書き込む（Ｓ１０１）。
【００７６】
具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１２に入力する。そして、ラッチ２０、ラッチ０７０〜ラッチ７７７及びラッチ２２は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ０〜ＷＤ７及びアドレス信号ＡＤを一時的に保持する。
【００７７】
チョッパーＡ６０は、入力する第１の遅延量制御信号ＤＳＬＡに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量ＴＡを有するパルス信号ＰＡを生成する。そして、生成したパルス信号ＰＡを、領域Ａ３に含まれるラッチ０７０に出力する。ラッチ０７０は、チョッパーＡ６０から入力するパルス信号ＰＡの立下りに同期して、データＷＤ０（ビット０）をＲＡＭ０３０に書き込む。
【００７８】
同様に、チョッパーＢ６１〜チョッパーH６７はそれぞれ、入力する第２の遅延量制御信号ＤＳＬＢ〜第８の遅延量制御信号ＤＳＬＨに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量ＴＢ〜第８の遅延量ＴＨを有するパルス信号ＰＢ〜ＰＨを生成する。そして、生成したパルス信号ＰＢ〜ＰＨを、領域Ｂ３に含まれるラッチ１７１〜領域Ｈ３に含まれるラッチ７７７に出力する。ラッチ１７１〜ラッチ７７７は、チョッパーＢ６１〜チョッパーＨ６７から入力するパルス信号ＰＢ〜ＰＨの立下りに同期して、データＷＤ１（ビット１）〜データＷＤ７（ビット７）をＲＡＭ１３１〜ＲＡＭ７３７に書き込む。
【００７９】
ここで、図１１、図１２の例では、第８の遅延量ＴＨ＞第７の遅延量ＴＧ＞第６の遅延量ＴＦ＞第５の遅延量ＴＥ＞第４の遅延量ＴＤ＞第３の遅延量ＴＣ＞第２の遅延量ＴＢ＞第１の遅延量ＴＡであるものとする。又、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むことが可能な期間は、書き込み期間設定用パルス信号が立ち上がっている期間である。すなわち、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力するタイミングは第１の遅延量ＴＡ〜第８の遅延量ＴＨに対応した異なる値となるが、データＷＤ０〜ＷＤ７を書き込むことが可能な期間の終了するタイミングは同一である。従って、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が入力してから、データＷＤ０〜ＷＤ７を書き込むことが可能な期間の終了までの期間Ｔ０〜Ｔ７は、それぞれ異なる値となる。期間Ｔ０〜Ｔ７は、第２の実施の形態における内部動作サイクルである。
【００８０】
このように、図１１、図１２の例では、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作サイクルＴ０〜Ｔ７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ７＜内部動作サイクルＴ６＜内部動作サイクルＴ５＜内部動作サイクルＴ４＜内部動作サイクルＴ３＜内部動作サイクルＴ２＜内部動作サイクルＴ１＜内部動作サイクルＴ０となる。又、内部動作周波数１／Ｔ７＞内部動作周波数１／Ｔ６＞内部動作周波数１／Ｔ５＞内部動作周波数１／Ｔ４＞内部動作周波数１／Ｔ３＞内部動作周波数１／Ｔ２＞内部動作周波数１／Ｔ１＞内部動作周波数１／Ｔ０となる。
【００８１】
次いで、ステップＳ１０２において、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７に書き込んだデータＷＤ０〜ＷＤ７を、出力データ保持回路であるラッチ０４０〜ラッチ７４７に一時的に保持する（Ｓ１０２）。
【００８２】
具体的には、ＲＡＭ０３０〜ＲＡＭ７３７に書き込んだデータＷＤ０〜ＷＤ７を、半導体記憶装置１２の外部からＲＡＭ０３０〜ＲＡＭ７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ０〜ＲＤ７を含む出力データｅ１としてラッチ０４０〜ラッチ７４７に出力する。ラッチ０４０〜ラッチ７４７は、データＲＤ０〜ＲＤ７を一時的に保持する。
【００８３】
次いで、ステップＳ１０３において、出力データ保持回路であるラッチ０４０〜ラッチ７４７に一時的に保持しているデータＲＤ０〜ＲＤ７をラッチ０４０〜ラッチ７４７から読み出す（Ｓ１０３）。
【００８４】
具体的には、チョッパー５１が基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ２を生成し、ラッチ０４０〜ラッチ７４７のそれぞれに出力している。チョッパー５１から入力するパルス信号Ｐ１の立下りに同期して、ラッチ０４０〜ラッチ７４７に一時的に保持しているデータＲＤ０〜ＲＤ７を出力データｅ１として読み出す。
【００８５】
次いで、第１の実施の形態の変形例と同様に、ステップＳ１０４及びＳ１０５の処理を行う。
【００８６】
以上のように、第２の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチ、及びＲＡＭに書き込むデータを一時的に保持する入力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに異なるタイミングでデータを書き込む。具体的には、入力データ保持回路である各ラッチに各ＲＡＭに書き込むデータを一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して入力データ保持回路である各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているデータを出力し各ＲＡＭに書き込む。このとき、各ＲＡＭにデータを書き込むことが可能な期間の終了するタイミングを同一とする。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して出力データ保持回路である各ラッチに一時的に保持し、同一のタイミングで出力データ保持回路である各ラッチから読み出す。
【００８７】
すなわち、各ＲＡＭに領域毎に異なるタイミングでデータを書き込み、各ＲＡＭに対応する出力データ保持回路である各ラッチから領域によらず同一のタイミングでデータを読み出す。その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１２では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。
【００８８】
なお、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。
【００８９】
〈第３の実施の形態〉
第３の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ０３０〜ＲＡＭ７３７に領域毎に異なるタイミングでアドレス信号ＡＤを供給してＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７を書き込むタイミングを領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第２の実施の形態と同一部分についてはその説明を省略し、第２の実施の形態と異なる部分を中心に説明をする。
【００９０】
図１３は、第３の実施の形態に係る半導体記憶装置の構造を例示する図である。図１３を参照するに、半導体記憶装置１３は、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７、ＲＡＭ０３０〜ＲＡＭ７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ０４０〜ラッチ７４７、及びＲＡＭ０３０〜ＲＡＭ７３７に入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路であるラッチ０７０〜ラッチ７７７を含む８つの領域Ａ４〜Ｈ４を有する。
【００９１】
又、半導体記憶装置１２では、データＷＤ０〜ＷＤ７は領域Ａ３〜Ｈ３の各々に対応して設けられたラッチ０７０〜ラッチ７７７にそれぞれ入力し、ラッチ０７０〜ラッチ７７７からそれぞれ対応するＲＡＭ０３０〜ＲＡＭ７３７に出力されている。しかし、半導体記憶装置１３では、データＷＤ０〜ＷＤ７は領域Ａ４〜Ｈ４に共通した１つのラッチ２１に入力し、ラッチ２１からＲＡＭ０３０〜ＲＡＭ７３７に出力されている。
【００９２】
又、半導体記憶装置１３では、アドレス信号ＡＤが領域Ａ４〜Ｈ４の各々に対応して設けられたラッチ０７０〜ラッチ７７７にそれぞれ入力する。チョッパーＡ６０〜チョッパーＨ６７はそれぞれ、パルス信号ＰＡ〜ＰＨを生成し、対応するラッチ０７０〜ラッチ７７７に出力する。ラッチ０７０〜ラッチ７７７は、パルス信号ＰＡ〜ＰＨに同期して、一時的に保持しているアドレス信号ＡＤをそれぞれ対応するＲＡＭ０３０〜ＲＡＭ７３７に出力する。
【００９３】
ラッチ０７０〜ラッチ７７７は、入力するアドレス信号ＡＤを一時的に保持する入力アドレス保持回路としての機能を有する。又、チョッパーＡ６０〜チョッパーＨ６７は、パルス信号ＰＡ〜ＰＨを生成する入力アドレス用パルス生成回路としての機能を有する。半導体記憶装置１２と同一構造である半導体記憶装置１３の部分については、説明を省略する。
【００９４】
ここで、図１３に加え、図３に例示するフローチャート及び図１４に例示するタイミングチャートを用いて、半導体記憶装置１３の試験方法及び動作について説明する。図１４は、第３の実施の形態に係る半導体記憶装置のタイミングチャートの例である。
【００９５】
始めに、図３のステップＳ１０１において、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７に、入力データｄ１に含まれるデータＷＤ０〜ＷＤ７を書き込む（Ｓ１０１）。
【００９６】
具体的には、基準クロック信号ＣＬＫに同期して入力データｄ１が半導体記憶装置１３に入力する。そして、ラッチ２０、ラッチ０〜７２１及びラッチ０７０〜ラッチ７７７は、それぞれ入力データｄ１に含まれるライト／リード制御信号ＷＥ、データＷＤ０〜ＷＤ７及びアドレス信号ＡＤを一時的に保持する。
【００９７】
チョッパーＡ６０は、入力する第１の遅延量制御信号ＤＳＬＡに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第１の遅延量ＴＡを有するパルス信号ＰＡを生成する。そして、生成したパルス信号ＰＡを、領域Ａ４に含まれるラッチ０７０に出力する。ラッチ０７０は、チョッパーＡ６０から入力するパルス信号ＰＡの立下りに同期して、一時的に保持しているアドレス信号ＡＤをＲＡＭ０３０に出力する。ＲＡＭ０３０に入力するアドレス信号ＡＤにより書き込みアドレスが指定され、ＲＡＭ０３０の指定されたアドレスにデータＷ０が書き込まれる。
【００９８】
同様に、チョッパーＢ６１〜チョッパーH６７は、それぞれ入力する第２の遅延量制御信号ＤＳＬＢ〜第８の遅延量制御信号ＤＳＬＨに基づいて、基準クロック信号ＣＬＫの立ち上がりに対して第２の遅延量ＴＢ〜第８の遅延量ＴＨを有するパルス信号ＰＢ〜ＰＨを生成する。そして、生成したパルス信号ＰＢ〜ＰＨを、領域Ｂ４に含まれるラッチ１７１〜領域Ｈ４に含まれるラッチ７７７に出力する。ラッチ１７１〜ラッチ７７７は、チョッパーＢ６１〜チョッパーＨ６７から入力するパルス信号ＰＢ〜ＰＨの立下りに同期して、各々が一時的に保持するアドレス信号ＡＤをＲＡＭ１３１〜ＲＡＭ７３７に出力する。ＲＡＭ１３１〜ＲＡＭ７３７に入力するアドレス信号ＡＤにより書き込みアドレスが指定され、ＲＡＭ１３１〜ＲＡＭ７３７の指定されたアドレスにデータＷ１〜Ｗ７が書き込まれる。
【００９９】
なお、アドレス信号ＡＤは、ＲＡＭ０３０〜ＲＡＭ７３７に共通の信号である。すなわち、ＲＡＭ０３０〜ＲＡＭ７３７に共通の信号であるアドレス信号ＡＤが異なるタイミングでＲＡＭ０３０〜ＲＡＭ７３７に入力し、ＲＡＭ０３０〜ＲＡＭ７３７に異なるタイミングでデータＷ０〜Ｗ７が書き込まれる。
【０１００】
次いで、第２の実施の形態と同様に、ステップＳ１０２〜Ｓ１０５の処理を行う。
【０１０１】
図１４の『内部動作期間ｎ』は、ＲＡＭ０３０〜ＲＡＭ７３７内部でデータの書き込み／読み出しを行う期間である。ＲＡＭ０３０〜ＲＡＭ７３７内部から読み出したデータＲＤ０〜ＲＤ７は、それぞれラッチ０４０〜ラッチ７４７に入力し、パルス信号Ｐ２に同期してラッチ０４０〜ラッチ７４７から読み出される。これにより、データＲＤ０〜ＲＤ７の読み出しが完了する。図１４の例では、『内部動作期間０〜内部動作期間７』の開始は、ラッチ０７０〜ラッチ７７７の出力信号（アドレス信号ＡＤがＲＡＭ０３０〜ＲＡＭ７３７に供給された時点）により決定され、『内部動作期間０〜内部動作期間７』の終了は、基準クロック信号ＣＬＫの立ち下がりで決定される。
【０１０２】
ここで、パルス信号Ｐｎを遅延させる遅延量Ｔｎの関係は、第８の遅延量ＴＨ＞第７の遅延量ＴＧ＞第６の遅延量ＴＦ＞第５の遅延量ＴＥ＞第４の遅延量ＴＤ＞第３の遅延量ＴＣ＞第２の遅延量ＴＢ＞第１の遅延量ＴＡである。又、ＲＡＭ０３０〜ＲＡＭ７３７にデータＷＤ０〜ＷＤ７が書き込まれるタイミングは、ＲＡＭ０３０〜ＲＡＭ７３７にアドレス信号ＡＤが入力した後である。又、『内部動作期間０〜内部動作期間７』の終了時点は、図１４の例では同一のタイミングである。すなわち、ＲＡＭ０３０〜ＲＡＭ７３７の各々に対応するデータＷＤ０〜ＷＤ７が入力するタイミングは第１の遅延量ＴＡ〜第８の遅延量ＴＨに対応した異なる値となるが、内部動作期間の終了するタイミングはＲＡＭ０３０〜ＲＡＭ７３７で同一である。従って、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作期間０〜内部動作期間７（Ｔ０〜Ｔ７）は、それぞれ異なる値となる。内部動作期間０〜内部動作期間７（Ｔ０〜Ｔ７）は、第３の実施の形態における内部動作サイクルである。
【０１０３】
このように、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作サイクルＴ０〜Ｔ７は、それぞれ異なる値となる。すなわち、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作サイクルＴ０〜Ｔ７は、内部動作サイクルＴ７＜内部動作サイクルＴ６＜内部動作サイクルＴ５＜内部動作サイクルＴ４＜内部動作サイクルＴ３＜内部動作サイクルＴ２＜内部動作サイクルＴ１＜内部動作サイクルＴ０となる。又、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作周波数は、内部動作周波数１／Ｔ７＞内部動作周波数１／Ｔ６＞内部動作周波数１／Ｔ５＞内部動作周波数１／Ｔ４＞内部動作周波数１／Ｔ３＞内部動作周波数１／Ｔ２＞内部動作周波数１／Ｔ１＞内部動作周波数１／Ｔ０となる。
【０１０４】
以上のように、第３の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチ、及びＲＡＭに入力するアドレス信号を一時的に保持する入力アドレス保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭに異なるタイミングでデータを書き込む。具体的には、入力アドレス保持回路である各ラッチに各ＲＡＭに入力するアドレス信号を一時的に保持する。そして、領域毎に互いに位相の異なるパルス信号を生成して入力アドレス保持回路である各ラッチに供給し、供給したパルス信号に同期して領域毎に異なるタイミングで各ラッチに一時的に保持しているアドレス信号を各ＲＡＭに入力する。各ＲＡＭに入力するアドレス信号により書き込みアドレスが指定され、各ＲＡＭの指定されたアドレスにデータが書き込まれる。このとき、アドレス信号を各ＲＡＭに領域毎に異なるタイミングで入力するため、アドレス信号の入力に引き続いて行われるデータの書き込みも領域毎に異なるタイミングとなる。又、各ＲＡＭにデータを書き込むことが可能な期間の終了するタイミングを同一とする。そして、各ＲＡＭに書き込んだデータを、各ＲＡＭから出力して出力データ保持回路である各ラッチに一時的に保持し、同一のタイミングで出力データ保持回路である各ラッチから読み出す。
【０１０５】
すなわち、各ＲＡＭに領域毎に異なるタイミングでデータを書き込み、各ＲＡＭに対応する出力データ保持回路である各ラッチから領域によらず同一のタイミングでデータを読み出す。その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１３では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。
【０１０６】
なお、第３の実施の形態において、第２の実施の形態と同様に、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。
【０１０７】
〈第４の実施の形態〉
第４の実施の形態は、８つの領域を有する半導体記憶装置において、ＲＡＭ０３０〜ＲＡＭ７３７の内部をリセットするリセット期間に着目し、ＲＡＭ０３０〜ＲＡＭ７３７のリセット期間を領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させて電圧対周波数特性の試験をする例である。以下、第１の実施の形態の変形例と同一部分についてはその説明を省略し、第１の実施の形態の変形例と異なる部分を中心に説明をする。
【０１０８】
図１５は、第４の実施の形態に係る半導体記憶装置の構造を例示する図である。図１５を参照するに、半導体記憶装置１４は、記憶回路であるＲＡＭ０３０〜ＲＡＭ７３７、ＲＡＭ０３０〜ＲＡＭ７３７から読み出したデータを一時的に保持する出力データ保持回路であるラッチ０４０〜ラッチ７４７を含む８つの領域Ａ５〜Ｈ５を有する。又、半導体記憶装置１４は、チョッパー５１を有する。チョッパー５１は基準クロック信号ＣＬＫのエッジに対して所定の遅延量を有するパルス信号Ｐ２を生成する機能を有し、生成されたパルス信号Ｐ２はラッチ０４０〜ラッチ７４７に出力される。又、半導体記憶装置１４は、第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨが領域Ａ５〜Ｈ５に含まれるＲＡＭ０３０〜ＲＡＭ７３７に入力している。
【０１０９】
又、半導体記憶装置１４において、ＲＡＭ０３０〜ＲＡＭ７３７の内部には、それぞれリセットパルス生成回路及びリセット回路が設けられている。図１６は、図１５に示すＲＡＭの内部に設けられたリセットパルス生成回路及びリセット回路を例示する図である。図１６を参照するに、リセットパルス生成回路８０は、パルス生成回路８０ａ〜８０ｈと、セレクタ回路８０ｉとを有する。
【０１１０】
パルス生成回路８０ａ〜８０ｈは、互いにパルス幅の異なるリセットパルス信号を生成する。図１７に示すパルス幅Ｔ０〜Ｔ７のパルス信号は、互いにパルス幅の異なるリセットパルス信号の一例である。セレクタ回路８０ｉは入力する遅延量制御信号ＤＳＬＮ（ＮはＡ〜Ｈの何れか）に対応して内部スイッチを切り替え、パルス生成回路８０ａ〜８０ｈの出力のうちの１つを選択しリセット回路９０に出力する。リセット回路９０は、入力するリセットパルス信号が立ち上がっている期間ＲＡＭをリセットする。すなわち、リセット回路９０に入力するリセットパルス信号のパルス幅がＲＡＭのリセット期間となる。
【０１１１】
このように、リセットパルス生成回路８０は、入力する第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨの何れかに対応した領域毎にパルス幅の異なるリセットパルス信号をリセット回路９０に供給する機能を有する。つまり、第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨに基づいて、ＲＡＭ０３０〜ＲＡＭ７３７の各々の互いに異なるリセット期間が決定される。半導体記憶装置１４のその他の部分については、半導体記憶装置１１と同一構造である。
【０１１２】
なお、図１６に示すリセットパルス生成回路８０の回路構成は一例であり、図示した回路には限定されない。又、リセットパルス生成回路８０は必ずしもＲＡＭ０３０〜ＲＡＭ７３７の内部に設ける必要はなく、領域Ａ５〜Ｈ５に対して設けられていればよい。
【０１１３】
ここで、図１５及び図１６に加え、図３に例示するフローチャート及び図１７に例示するタイミングチャートを用いて、半導体記憶装置１４の試験方法及び動作について説明する。図１７は、第４の実施の形態に係る半導体記憶装置のタイミングチャートの例である。図１７において、『内部動作期間』は、ＲＡＭ０３０〜ＲＡＭ７３７内部でデータの書き込み／読み出しを行う期間である。具体的には、内部動作期間に以下の動作が行われる。
【０１１４】
ラッチ２０、ラッチ０〜７２１及びラッチ２２に入力するパルス信号Ｐ１に同期して、ラッチ２０からライト／リード制御信号ＷＥが、ラッチ０〜７２１からデータＷＤ０〜ＷＤ７が、ラッチ２２からアドレス信号ＡＤがそれぞれＲＡＭ０３０〜ＲＡＭ７３７に出力される。そして、アドレス信号ＡＤによりＲＡＭ０３０〜ＲＡＭ７３７に書き込みアドレスが指定され、例えばライト／リード制御信号ＷＥの立ち上がっている期間に、データＷＤ０〜ＷＤ７がそれぞれＲＡＭ０３０〜ＲＡＭ７３７の指定されたアドレスに書き込まれる。
【０１１５】
ＲＡＭ０３０〜ＲＡＭ７３７に書き込まれたデータＷＤ０〜ＷＤ７は、半導体記憶装置１４の外部からＲＡＭ０３０〜ＲＡＭ７３７に供給される読み出し指示信号（図示せず）に同期して、データＲＤ０〜ＲＤ７としてラッチ０４０〜ラッチ７４７で出力され一時的に保持される。ラッチ０４０〜ラッチ７４７で一時的に保持されているデータＲＤ０〜ＲＤ７は、入力するパルス信号Ｐ２に同期してラッチ０４０〜ラッチ７４７から出力される。以上が内部動作期間に行われる動作である。
【０１１６】
内部動作期間の終了後、ＲＡＭ０３０〜ＲＡＭ７３７はリセットされる。すなわち、図３のステップＳ１０１〜Ｓ１０３までの一連の動作が終了すると、ＲＡＭ０３０〜ＲＡＭ７３７はリセットされる。ＲＡＭ０３０〜ＲＡＭ７３７のリセット期間Ｔ０〜Ｔ７は、ＲＡＭ０３０〜ＲＡＭ７３７の内部をリセットする期間である。リセット期間Ｔ０〜Ｔ７は、『内部動作期間』の終了時から次の基準クロック信号ＣＬＫの立ち上がり前までに設定する。リセット期間が短いことは、半導体記憶装置が高速で動作している状態に相当する。
【０１１７】
リセット期間Ｔ０〜Ｔ７は第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨに基づいて設定される。図１７の例では、リセット期間Ｔ７＜リセット期間Ｔ６＜リセット期間Ｔ５＜リセット期間Ｔ４＜リセット期間Ｔ３＜リセット期間Ｔ２＜リセット期間Ｔ１＜リセット期間Ｔ０の関係になるように、第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨが設定されている。リセット期間Ｔ０〜Ｔ７は第４の実施の形態における内部動作サイクルである。
【０１１８】
このように、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作サイクルＴ０〜Ｔ７は、それぞれ異なる値となる。すなわち、内部動作サイクルＴ７＜内部動作サイクルＴ６＜内部動作サイクルＴ５＜内部動作サイクルＴ４＜内部動作サイクルＴ３＜内部動作サイクルＴ２＜内部動作サイクルＴ１＜内部動作サイクルＴ０となる。又、ＲＡＭ０３０〜ＲＡＭ７３７の内部動作周波数は、内部動作周波数１／Ｔ７＞内部動作周波数１／Ｔ６＞内部動作周波数１／Ｔ５＞内部動作周波数１／Ｔ４＞内部動作周波数１／Ｔ３＞内部動作周波数１／Ｔ２＞内部動作周波数１／Ｔ１＞内部動作周波数１／Ｔ０となる。
【０１１９】
つまり、各領域のリセット期間を第１の遅延量制御信号ＤＳＬＡ〜第８の遅延量制御信号ＤＳＬＨの設定で変えられる構成にすると、例えばリセット期間は領域Ａ５に比べて領域Ｂ５の方が短くなる。これにより、ＲＡＭ内部のリセットに関してＲＡＭ０３０の含まれる領域Ａ５に比べてＲＡＭ１３１の含まれる領域Ｂ５の方を高速に試験した場合と同様の結果を得ることができる。
【０１２０】
以上のように、第４の実施の形態では、記憶回路であるＲＡＭ、ＲＡＭから読み出したデータを一時的に保持する出力データ保持回路であるラッチを含む８つの領域を有する半導体記憶装置の、各領域のＲＡＭの内部をリセットするリセット期間に着目し、ＲＡＭのリセット期間を領域毎に変える。
【０１２１】
具体的には、各ＲＡＭの内部にリセットパルス生成回路及びリセット回路を設け、各リセットパルス生成回路が、入力する遅延量制御信号に対応した領域毎に互いに異なるパルス幅のリセットパルス信号を生成し各リセット回路に供給する。そして、各リセット回路は、入力する互いに異なるパルス幅のリセットパルス信号が立ち上がっている期間各ＲＡＭをリセットする。ここで、リセットパルス信号の立ち上がっている期間（リセットパルス信号のパルス幅）がリセット期間である。
【０１２２】
その結果、基準クロック信号ＣＬＫの周期が一定であっても、８つの領域に含まれる記憶回路を互いに異なる８つの内部動作周波数で動作させること可能となり、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なる８つの内部動作周波数に対応する試験データを取得することができる。従って、半導体記憶装置１４では、図６に例示する半導体記憶装置３００の１／８の時間で図１に例示する電圧対周波数特性の全試験データを取得することができる。すなわち、半導体記憶装置が複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を大幅に短縮することができる。
【０１２３】
なお、第４の実施の形態において、第１の実施の形態の変形例と同様に、ｎビット（ｎは自然数）の記憶回路を含む半導体記憶装置は、最大で同一構造の記憶回路を含むｎ個の領域を有することができる。そして、半導体記憶装置の有するｎ個の領域を互いに異なるｎ個の内部動作周波数で動作させることにより、半導体記憶装置への1回のデータの書き込み及び読み出しで、互いに異なるｎ個の内部動作周波数に対応する試験データを取得することが可能となる。その結果、半導体記憶装置が記憶回路を含む複数の領域を有さない場合に比べて、半導体記憶装置の周波数特性を導出するためのデータ取得時間を１／ｎに短縮することができる。
【０１２４】
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【０１２５】
例えば、図８、図１１、図１３、図１５に示す半導体記憶装置において、全ての領域で内部動作周波数を異ならせる必要はなく、複数の領域の内部動作周波数は同一にしても構わない。一例を挙げると、図８の領域Ａ２〜Ｄ２の内部動作周波数を図２の領域Ａ１の内部動作周波数と同一にし、図８の領域Ｅ２〜Ｈ２の内部動作周波数を図２の領域Ｂ１の内部動作周波数と同一にすれば、図８の半導体記憶装置１１は図２の半導体記憶装置１０と同様に動作する。
【０１２６】
又、第１の実施の形態〜第４の実施の形態で示した機能をシステム動作で使用することを考えると、領域毎にＲＡＭアクセスにバラツキがある場合、ＲＡＭへのデータの書き込み及び読み出しに余裕のない領域についてはマージンを削って性能優先の設定することで性能を確保することができる。ＲＡＭへのデータの書き込み及び読み出しに余裕のある領域についてはマージン優先の設定にすることで性能の範囲内でより多くのマージンを確保することができる。
【０１２７】
一例として、図８に示す半導体記憶装置１１において、領域Ｄ２からのデータの読み出しに余裕がない場合を考える。例えば、領域Ｄ２に対する遅延量の設定がＴＤのときはデータの読み出しができなく、領域Ｄ２に対する遅延量の設定がＴＣ（ＴＣ＞ＴＤ）のときはデータの読み出しができるとする。又、領域Ｄ２以外の領域では、遅延量の設定がＴＤでデータの読み出しができるとする。このような場合には、領域Ｄ２以外の領域に対する遅延量の設定をＴＤとし、領域Ｄ２に対する遅延量の設定のみをＴＣ（ＴＣ＞ＴＤ）にすることにより、領域Ｄ２を含む全領域からのデータの読み出しが可能となり、半導体記憶装置１１の性能を確保することができる。
【０１２８】
以上の第１の実施の形態〜第４の実施の形態を含む実施の形態に関し、更に以下の付記を開示する。
（付記１）
記憶回路及び前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路を含む複数の領域を有する半導体記憶装置の各記憶回路にデータを書き込む第１ステップと、
前記各記憶回路に書き込んだデータを、前記各記憶回路から出力して前記出力データ保持回路に一時的に保持する第２ステップと、
前記出力データ保持回路に一時的に保持しているデータを前記出力データ保持回路から読み出す第３ステップと、
前記領域毎に前記第１ステップで書き込んだデータと前記第３ステップで読み出したデータとを比較して、前記領域毎に前記記憶回路の動作の良否判定を行う第４ステップと、を有し、
前記第１ステップでデータを書き込むタイミング又は前記第３ステップでデータを読み出すタイミングを前記領域毎に変えることにより、各領域を互いに異なる内部動作周波数で動作させる半導体記憶装置の試験方法。
（付記２）
前記第３ステップよりも後に、前記各記憶回路をリセットする第５ステップを有し、
前記第１ステップでデータを書き込むタイミング及び前記第３ステップでデータを読み出すタイミングは前記各領域で同一とし、前記各記憶回路をリセットするリセット時間を前記領域毎に変えることにより、前記各領域を互いに異なる内部動作周波数で動作させる付記１記載の半導体記憶装置の試験方法。
（付記３）
前記各領域の内部動作周波数と、前記各領域の良否判定結果とに基づいて、前記半導体記憶装置の周波数特性を導出する第６ステップを更に有する付記１又は２記載の半導体記憶装置の試験方法。
（付記４）
前記半導体記憶装置に印加する電源電圧を可変し、前記電源電圧毎に前記周波数特性を導出する付記３記載の半導体記憶装置の試験方法。
（付記５）
前記半導体記憶装置は、前記各領域に対して設けられた出力データ用パルス生成回路を有し、
前記第１ステップでは、前記各領域の前記各記憶回路に同一のタイミングでデータを書き込み、
前記第３ステップでは、前記出力データ用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記出力データ保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記出力データ保持回路に一時的に保持しているデータを読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記６）
前記半導体記憶装置は、前記各領域内に設けられた入力データ保持回路と、前記各領域に対して設けられた入力データ用パルス生成回路と、を有し、
前記第１ステップよりも前に、前記入力データ保持回路は、前記各記憶回路に書き込むデータを一時的に保持し、
前記第１ステップでは、前記入力データ用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記入力データ保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記入力データ保持回路に一時的に保持しているデータを前記各記憶回路に出力して前記各記憶回路に書き込み、
前記第３ステップでは、前記出力データ保持回路に一時的に保持しているデータを同一のタイミングで前記出力データ保持回路から読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記７）
前記半導体記憶装置は、前記各領域内に設けられた入力アドレス保持回路と、
前記各領域に対して設けられた入力アドレス用パルス生成回路と、を有し、
前記第１ステップでは、前記入力アドレス用パルス生成回路が前記領域毎に互いに位相の異なるパルス信号を生成して前記入力アドレス保持回路に供給し、前記パルス信号に同期して前記領域毎に異なるタイミングで前記各記憶回路に前記アドレス信号を入力し、前記領域毎に異なるタイミングで前記各記憶回路の前記アドレス信号に指定されたアドレスにデータを書き込み、
前記第３ステップでは、前記出力データ保持回路に一時的に保持しているデータを同一のタイミングで前記出力データ保持回路から読み出す付記１、３〜４の何れか一に記載の半導体記憶装置の試験方法。
（付記８）
複数の領域と、
各領域に対して設けられた、互いに位相の異なるパルス信号を生成するパルス生成回路と、を有し、
前記各領域は、
記憶回路と、
前記記憶回路から読み出したデータを一時的に保持する出力データ保持回路、前記記憶回路に書き込むデータを一時的に保持する入力データ保持回路、前記記憶回路に入力するアドレス信号を一時的に保持する入力アドレス保持回路の少なくとも１つと、を含み、
前記パルス生成回路が、前記入力データ保持回路、前記入力アドレス保持回路、前記出力データ保持回路の何れか１つに前記互いに位相の異なるパルス信号を供給することにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
（付記９）
記憶回路を含む複数の領域と、
各領域に対して設けられた、前記記憶回路をリセットするリセットパルス信号を生成するリセットパルス生成回路と、を有し、
前記リセットパルス生成回路が、領域毎に互いに異なるパルス幅を有する前記リセットパルス信号を生成して前記各領域の各記憶回路に供給し、前記各領域の各記憶回路を前記パルス幅に対応する期間リセットすることにより、前記各領域が互いに異なる内部動作周波数で動作可能である半導体記憶装置。
【符号の説明】
【０１２９】
１０、１１、１２、１３、１４、３００  半導体記憶装置
２０、２２  ラッチ
２１  ラッチ０〜７
３０〜３７  ＲＡＭ０〜ＲＡＭ７
４０〜４７  ラッチ０〜ラッチ７
５０、５１  チョッパー
６０〜６７  チョッパーＡ〜チョッパーＨ
７０〜７７  ラッチ０〜ラッチ７
８０  リセットパルス生成回路
８０ａ〜８０ｈ  パルス生成回路
８０ｉ  セレクタ回路
９０  リセット回路
Ａ１、Ｂ１、Ａ２〜Ｈ２、Ａ３〜Ｈ３、Ａ４〜Ｈ４、Ａ５〜Ｈ５  領域
ＡＤ  アドレス信号
ＣＬＫ  基準クロック信号
ＤＳＬＡ〜ＤＳＬＨ  第１の遅延量制御信号〜第８の遅延量制御信号
Ｐ１、Ｐ２、ＰＡ〜ＰＨ  パルス信号
ＲＤ０〜ＲＤ７  データ（ビット０）〜データ（ビット７）
Ｔ０〜Ｔ７  内部動作サイクル
ＴＡ〜ＴＧ  第１の遅延量〜第８の遅延量
Ｔｐ１  所定の遅延量
ＷＤ０〜ＷＤ７  データ（ビット０）〜データ（ビット７）
ＷＥ  ライト／リード制御信号
ｄ１、ｄ２  入力データ
ｅ１、ｅ２  出力データ
【図１】
2011060356.tif 000003
【図２】
2011060356.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011060356.tif 000009
【図８】
2011060356.tif 000010
【図９】
2011060356.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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