(57)【要約】【課題】データの送受信中でも内部クロックをストロボ信号によりトラッキングしてすべてのデータをその有効ウィンドウの範囲内でサンプリングすることができ、よって、データ伝達の信頼性を高めることが可能な、高速で動作する半導体システムのデータ送受信装置および方法を提供すること。【解決手段】本半導体メモリ装置はストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部２２０と、クロックの入力を受けて内部クロックを生成するクロック受信部２４０と、内部クロックに応じて並列データの入力を受けて内部データを生成する複数のデータ受信部２００＿０と、データの送受信の間、内部クロックの位相が変動するのを補償するために、トラッキングクロックに応じて内部クロックをトラッキングして内部クロックの位相を調整する位相制御部２６０を備える。【選択図】図３
2011233216.tif 000002
【特許請求の範囲】
【請求項１】
ストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部と、
クロックの入力を受けて内部クロックを生成するクロック受信部と、
前記内部クロックに応じて並列データの入力を受けて内部データを生成する複数のデータ受信部と、
データの受信の間、前記内部クロックの位相の変動を補償するために、前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整する位相制御部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記位相制御部が、
前記トラッキングクロックを基準として前記内部クロックをトラッキングして、該トラッキングの結果に応じて内部クロック制御信号を出力するトラッキング部と、
前記内部クロック制御信号に応じて前記内部クロックの位相を調整する位相調整部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記トラッキング部が、
複数の前記データ受信部のうち特定のデータ受信部に入力される内部クロックのフィードバックを受けることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
特定の前記データ受信部が、
複数の前記データ受信部のうち、前記ストロボ信号受信部と物理的に最も近いところに位置するデータ受信部であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
特定の前記データ受信部が、
複数の前記データ受信部のうち、並列データのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）あるいはＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の入力を受けるデータ受信部であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記トラッキング部が、
前記トラッキングクロックと前記内部クロックとの位相差を検出する位相検出部と、
前記検出結果に応じて前記内部クロック制御信号を出力する制御信号生成部と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記位相調整部が、
位相補間部（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ）であることを特徴とする請求項２または請求項３に記載の半導体メモリ装置。
【請求項８】
前記ストロボ信号が、
前記並列データの有効ウィンドウの中心に立上りエッジが整列された信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記クロック受信部から出力されるクロックを分配して前記内部クロックとして出力するクロック分配器と、
前記クロック分配器から出力される前記内部クロックをルーティングして複数の前記データ受信部および前記位相制御部に供給するローカルルータと、
をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
データを送受信するための第１半導体チップと第２半導体チップとを含む半導体システムにおいて、
前記第１半導体チップが、
複数の並列データを出力する複数のデータ送信部と、
クロックを出力するクロック送信部と、
ストロボ信号を出力するストロボ信号送信部とを備え、
前記第２半導体チップが、
前記ストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部と、
前記クロックの入力を受けて内部クロックを生成するクロック受信部と、
前記内部クロックに応じて前記並列データの入力を受けて内部データを生成する複数のデータ受信部と、
前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整する位相制御部と、
を備えることを特徴とする半導体システム。
【請求項１１】
前記位相制御部が、
前記トラッキングクロックを基準として前記内部クロックをトラッキングして、その結果に応じて内部クロック制御信号を出力するトラッキング部と、
前記内部クロック制御信号により前記内部クロックの位相を調整する位相調整部と、
を備えることを特徴とする請求項１０に記載の半導体システム。
【請求項１２】
前記トラッキング部が、
複数の前記データ受信部のうち特定のデータ受信部に入力される前記内部クロックのフィードバックを受けることを特徴とする請求項１１に記載の半導体システム。
【請求項１３】
前記トラッキング部が、
前記トラッキングクロックと前記内部クロックとの位相差を検出する位相検出部と、
前記検出結果に応じて前記内部クロック制御信号を出力する制御信号生成部と、
を備えることを特徴とする請求項１２に記載の半導体システム。
【請求項１４】
前記第１半導体チップが、
基準クロックの入力を受けて前記クロックおよび多重位相クロック信号を生成するクロック生成部と、
複数の第１位相制御信号および前記多重位相クロック信号に応答して前記並列データの位相を調整する複数の第１位相調整部と、
第２位相制御信号および前記多重位相クロック信号に応答して前記ストロボ信号の位相を調整する第２位相調整部と、
をさらに備えることを特徴とする請求項１０〜１２の何れか１項に記載の半導体システム。
【請求項１５】
前記クロック生成部が、位相固定ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、ＰＬＬ）回路または遅延固定ループ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を備え、
前記第１位相調整部および前記第２位相調整部が、位相補間器（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ、ＰＩ）を備えることを特徴とする請求項１４に記載の半導体システム。
【請求項１６】
前記第２位相調整部が、
前記並列データの有効ウィンドウの中心に前記ストロボ信号の立上りエッジが整列するように前記ストロボ信号の位相を調整することを特徴とする請求項１４に記載の半導体システム。
【請求項１７】
前記第２位相調整部が、
前記第１半導体チップの複数の前記データ送信部のうち、前記第２半導体チップの特定の前記データ受信部と連結したデータ送信部に入力される前記第１位相制御信号を前記第２位相制御信号に入力されることを特徴とする請求項１４に記載の半導体システム。
【請求項１８】
前記第１位相制御信号および第２位相制御信号が、
入力されたコマンドによってデータの送受信が行われる前の初期期間に行われるデータトレーニングにより決定されることを特徴とする請求項１４に記載の半導体システム。
【請求項１９】
前記第２半導体チップが、
前記初期期間に、複数の前記データ受信部から出力される前記内部データのフィードバックを受けてトレーニングデータを出力するデータトレーニング部をさらに備え、
前記第１半導体チップが、
前記初期期間に、前記データトレーニング部から入力される前記トレーニングデータの入力を受けて前記第１位相制御信号ないし第３位相制御信号を生成するトレーニング制御部をさらに備えることを特徴とする請求項１４に記載の半導体システム。
【請求項２０】
前記データトレーニング部が、
複数の前記データ受信部から出力される前記内部データのフィードバックを受けて保存するレジスタと、
前記レジスタに保存されたデータを直列化させて出力する直列化器と、
前記直列化器の出力の入力を受けて前記トレーニングデータとして前記第１半導体チップに送信する送信器と、
を備えることを特徴とする請求項１９に記載の半導体システム。
【請求項２１】
前記クロック受信部から出力される前記内部クロックを分配するクロック分配器と、
前記クロック分配器の出力をルーティングして複数の前記データ受信部および前記位相制御部に供給するローカルルータと、
をさらに備えることを特徴とする請求項１０に記載の半導体システム。
【請求項２２】
第１半導体チップと第２半導体チップとの間のデータを送受信する方法において、
複数の並列データ、クロックおよびストロボ信号を前記第１半導体チップから前記第２半導体チップに伝送するステップと、
前記ストロボ信号の入力を受けてトラッキングクロックを生成するステップと、
前記クロックの入力を受けて内部クロックを生成するステップと、
前記内部クロックに応じて前記並列データの入力を受けて内部データを生成するステップと、
データの送受信の間、前記内部クロックの位相の変動を補償するために、前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整するステップと、
を含むことを特徴とする半導体システムのデータ送受信方法。
【請求項２３】
前記位相を調整する前記ステップが、
前記トラッキングクロックと前記内部クロックとの位相の差異を検出して内部クロック制御信号を出力するステップと、
前記内部クロック制御信号に応じて前記内部クロックの位相を補正するステップと、
を含むことを特徴とする請求項２２に記載の半導体システムのデータ送受信方法。
【請求項２４】
前記内部クロックが、
複数の前記並列データのうち特定の前記並列データの入力を受けるために入力される内部クロックを利用することを特徴とする請求項２２に記載の半導体システムのデータ送受信方法。
【請求項２５】
前記第１半導体チップが基準クロックの入力を受けて前記クロックおよび多重位相クロック信号を生成するステップと、
複数の第１位相制御信号および前記多重位相クロック信号に応答して前記並列データの位相を調整するステップと、
第２位相制御信号および前記多重位相クロック信号に応答して前記ストロボ信号の位相を調整するステップと、
をさらに含むことを特徴とする請求項２４に記載の半導体システムのデータ送受信方法。
【請求項２６】
前記ストロボ信号の位相を調整する前記ステップで、
前記並列データの有効ウィンドウの中心に前記ストロボ信号の立上りエッジが整列するように前記ストロボ信号の位相を調整することを特徴とする請求項２５に記載の半導体システムのデータ送受信方法。
【請求項２７】
前記ストロボ信号の位相を調整する前記ステップで、
複数の前記第１位相制御信号のうち特定の前記並列データの位相を調整するための前記第１位相制御信号を前記第２位相制御信号に入力されることを特徴とする請求項２５に記載の半導体システムのデータ送受信方法。
【請求項２８】
前記第１位相制御信号および前記第２位相制御信号が、
入力されたコマンドによってデータの送受信が行われる前の初期期間に行われるデータトレーニングに応じて決定されるステップをさらに含むことを特徴とする請求項２５に記載の半導体システムのデータ送受信方法。
【請求項２９】
データが送受信される前の初期期間に、前記第２半導体チップの前記内部データのフィードバックを受けてトレーニングデータを前記第１半導体チップに出力するステップと、
前記第１半導体チップで前記トレーニングデータの入力を受けて前記第１位相制御信号および前記第２位相制御信号を生成するステップと、
をさらに含むことを特徴とする請求項２５に記載の半導体システムのデータ送受信方法。
【請求項３０】
前記トレーニングデータを出力する前記ステップが、
前記内部データのフィードバックを受けて保存するステップと、
前記保存されたデータを直列化させて出力するステップと、
前記直列化されたデータを前記トレーニングデータとして前記第１半導体チップに送信するステップと、
を含むことを特徴とする請求項２９に記載の半導体システムのデータ送受信方法。
【請求項３１】
入力される前記クロックを分配して前記内部クロックに出力するステップと、
分配して得られた前記内部クロックをルーティングするステップと、
をさらに含むことを特徴とする請求項２２に記載の半導体システムのデータ送受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体システムのデータ送受信装置および方法に関するものであり、特に、半導体メモリ装置の並列−リンク送受信器でデータ送受信を高速で行うための装置および方法に関するものである。
【背景技術】
【０００２】
複数の半導体メモリ装置から構成されたシステムにおいて、半導体メモリ装置はデータを保存するためのものである。メモリコントローラ、例えば、中央処理装置（ＣＰＵ）等がデータを入力しようとすれば、半導体メモリ装置はメモリコントローラからデータとともにクロックの入力を受けてクロックに同期してデータを該当メモリーセルに書き込む。
【０００３】
図１は、従来の半導体メモリ装置とそれを制御するメモリコントローラとを示すブロック図である。具体的に、図１はグラフィック作業用半導体メモリ装置とイメージデータを専門的に処理するためのグラフィック処理装置（ＧＲＡＰＨＩＣ  ＰＲＯＣＥＳＳ  ＵＮＩＴ、ＧＰＵ）とを示している。
【０００４】
図１に示されたように、グラフィック処理装置ＧＰＵの送信端は複数個のデータＤＱをクロックＣＬＫとともに半導体メモリ装置に送信する。
【０００５】
半導体メモリ装置の受信端では外部から入力されるデータは、該データを単位セルに伝送する種々の制御回路によって内部データＤＩＮに変換され、クロックは、内部クロック制御回路を経て内部クロックＩＣＬＫに変換されて使用される。
【０００６】
このとき、データを伝達する回路に比べて、クロックを伝達する回路（例えば、ＰＬＬ（ＰＨＡＳＥ  ＬＯＣＫＥＤ  ＬＯＯＰ）、クロック分配器、ローカルルータ）がより長い遅延時間を有する。したがって、図示したように、グラフィック処理装置ＧＰＵの送信端から出力されるクロックＣＬＫは、データが出力される時に立上りエッジを有するように設計され、半導体メモリ装置の受信端で使用される内部クロックＩＣＬＫは、データの有効ウィンドウの中心で立上りエッジを有するように設計される。
【０００７】
しかし、高速で動作するシステムではデータの有効ウィンドウは次第に小さくなることが不可避である。従って、半導体メモリ装置とグラフィック処理装置との間のチャネルに存在するデータが増加するに応じてデータの動作時点とクロックの遷移時点とが一致しなくなり、誤ったデータを入力される場合が発生してしまう。
【０００８】
このような問題を解決するために最近の半導体メモリ装置及びグラフィック処理装置ＧＰＵはデータトレーニング（ｄａｔａ  ｔｒａｉｎｉｎｇ）を利用して両者間のデータを高速に伝送できるようになった。ここで、データトレーニングとは、読出し及び書込み動作のためのデータを安定して伝達するためにグラフィック制御装置ＧＰＵと半導体メモリ装置との間に予め約束されたデータパターンを使用してデータ間のスキュー（ｓｋｅｗ）を調整する技術である。
【０００９】
最近提案されているグラフィック作業用半導体メモリ装置は４Ｇｂｐｓ以上の速度でデータを伝達できるように設計されており、このような高速動作の信頼性を保障するためにグラフィック作業用半導体メモリ装置はデータトレーニングをスペックの一部として規定している。
【００１０】
図２は、従来の半導体システムの並列−リンクで使用されていたデータトレーニングを説明するためのブロック図である。以下、半導体システムのメモリコントローラ１０及び半導体メモリ装置３０間のデータの入出力を説明する。
【００１１】
図２に示されたように、半導体システムのメモリコントローラ１０は、複数の送信部（１０＿０〜１０＿Ｎ−１）と第１クロック生成部２０とを備える。
【００１２】
複数の送信部（１０＿０〜１０＿Ｎ−１）は、並列データＤＱ＜０：Ｎ−１＞の個数の分だけ備えられ、対応する並列データＤＱ＜０：Ｎ−１＞を伝送する。
【００１３】
各送信部は、送信器１２（ＴＸ）と位相補間器１４（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ、ＰＩ）とを備える。送信器１２は、該当するデータを半導体メモリ装置３０に伝送する。位相補間器１４は、多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞及び位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞に応じて送信器１２から出力されるデータの出力時点、すなわち、データの位相を調整するトレーニングクロックＴＣＬＫ＜０：Ｎ−１＞を生成する。ここで、位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞は、データトレーニングに応じて生成される信号である。
【００１４】
第１クロック生成部２０は、基準クロック信号ＣＬＫ＿ＲＥＦに応答して多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞を生成して各送信部（１０＿０〜１０＿Ｎ−１）に供給する。また、第１クロック生成部２０は、基準クロック信号ＣＬＫ＿ＲＥＦに応答して半導体メモリ装置３０に伝送されるクロックＣＬＫを生成する。また、第１クロック生成部２０から出力されるクロックＣＬＫをバッファリングして出力する送信器２２がさらに備えられている。
【００１５】
また、メモリコントローラ１０は、データトレーニングに応じて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞を生成するために、受信器２４とＰＩ制御信号生成部２６とをさらに備える。受信器２４は、半導体メモリ装置３０から入力されたトレーニング結果を受信する。ＰＩ制御信号生成部２６は、受信されたトレーニング結果に応じて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞を生成する。
【００１６】
一方、半導体メモリ装置３０は、複数の受信部（３０＿０〜３０＿Ｎ−１）と、第２クロック生成部４０と、クロック分配部４２とを備える。
【００１７】
複数の受信部（３０＿０〜３０＿Ｎ−１）は、並列データＤＱ＜０：Ｎ−１＞の個数の分だけ備えられ、対応する並列データＤＱ＜０：Ｎ−１＞を受信して内部データＤＩＮ＜０：Ｎ−１＞を生成する。
【００１８】
各受信部は、受信器３２（ＲＸ）と、サンプル・ホルダー３４（Ｓ／Ｈ）と、ローカルルータ３６とを備える。受信器３２は、メモリコントローラ１０の送信部（１０＿０〜１０＿Ｎ−１）から入力されるデータを受信する。サンプル・ホルダー３４は、内部クロックＩＣＬＫに応じて受信器３２の出力をサンプリングする。ローカルルータ３６は、入力される内部クロックＩＣＬＫをルーティングしてサンプル・ホルダー３４に提供する。
【００１９】
第２クロック生成部４０は、クロックＣＬＫの入力を受けて内部クロックＩＣＬＫを生成する。第２クロック生成部４０の前端にはメモリコントローラ１０から入力されるクロックＣＬＫを受信する受信器４４がさらに備えられる。
【００２０】
クロック分配部４２は、第２クロック生成部４０から出力される内部クロックＩＣＬＫを分配して各受信部内のローカルルータ３６に提供する。
【００２１】
また、半導体メモリ装置３０は、データトレーニングを行うためのデータトレーニング部５０をさらに含む。
【００２２】
データトレーニング部５０は、レジスタ５２、直列化器（Serializer）５４、及び送信器５６を備える。レジスタ５２は、複数の受信部（３０＿０〜３０＿Ｎ−１）から出力される内部データＤＩＮ＜０：Ｎ−１＞の入力を受けて保存する。直列化器５４は、レジスタに保存された並列内部データＤＩＮ＜０：Ｎ−１＞を直列化して出力する。送信器５６は、直列化器５４の出力をメモリコントローラ１０の受信器２４に出力する。
【００２３】
以下、上記の構成を参照して、メモリコントローラ１０と半導体メモリ装置３０との間のデータトレーニングを説明する。参考としてデータトレーニングは、独立のコマンドが入力されてデータの入出力動作前に行われうる。以下、独立的なコマンドが入力されデータの入出力動作が行われる前のある期間を「初期期間」と称することにする。
【００２４】
入力されたコマンドによってデータの入出力が行われる前の初期期間に、メモリコントローラ１０の複数の送信部（１０＿０〜１０＿Ｎ−１）内の各位相補間器１４は初期化される。したがって、位相補間器１４による位相調整なく、複数の送信部（１０＿０〜１０＿Ｎ−１）は、並列データＤＱ＜０：Ｎ−１＞とクロックＣＬＫとを半導体メモリ装置３０に伝送する。
【００２５】
半導体メモリ装置３０は、クロックＣＬＫに応じて内部クロックＩＣＬＫを生成し、内部クロックＩＣＬＫに応じて並列データＤＱ＜０：Ｎ−１＞を受信して内部データＤＩＮ＜０：Ｎ−１＞を生成する。データトレーニング部５０は、このフィードバックを受けて直列化してメモリコントローラ１０に伝送する。
【００２６】
改めて、メモリコントローラ１０のＰＩ制御信号生成部２６は、直列化されたデータの入力を受けて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞を生成し、各送信部（１０＿０〜１０＿Ｎ−１）内の位相補間器１４は、位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞に応じてトレーニングクロックＴＣＬＫ＜０：Ｎ−１＞を生成し、送信部（１０＿０〜１０＿Ｎ−１）から出力されるデータの位相を調整する。
【００２７】
上記のデータトレーニング過程によって、半導体メモリ装置３０の内部クロックＩＣＬＫの立上りエッジが内部データＤＩＮ＜０：Ｎ−１＞の有効ウィンドウ内の中心に位置する。データ送受信期間の間、半導体メモリ装置３０は、内部クロックＩＣＬＫに応じてデータの有効ウィンドウの中心でデータをサンプリングすることによって、メモリコントローラ１０とのデータ送受信を正常に行うことができる。
【００２８】
しかし、従来のデータトレーニングは、初期期間だけ行われるため、データの送受信の間、内部制御回路によって遅延が発生する場合には、これを補償することができない。したがって、内部クロックの遷移時点がデータの有効ウィンドウを外れることになり誤ったデータ値がサンプリングされることになる。
【００２９】
特に、動作中に温度や電源電圧等が変動する時、データとは異なる経路を有するクロックは、異なる遅延値を有しうる。このため、半導体メモリ装置３０のサンプリングタイミングが変わり、そして、データの有効ウィンドウの中心から外れることになる。半導体メモリ装置の動作周波数が速くなるほど上記の現象が頻繁に発生し、半導体メモリ装置が誤動作するときが多くなる。
【００３０】
また、データ伝送速度が高まるに応じてクロックの周波数も高くならなければならない。例えば、データ伝送速度がＧｂ／ｓ（ｇｉｇａ  ｂｉｔ／ｓｅｃ）以上となる半導体メモリ装置ではクロックの周波数もＧＨｚ（ｇｉｇａ  ｈｅｒｔｚ）以上でなければならない。しかし、この場合、チップ上でクロックを分配することが難しくデータを判別することも難しい。したがって、データおよびクロックを効率的にエラーなく伝送および受信するための方法が必要である。
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、半導体メモリ装置の送受信方法を改善するためのものであり、データの送受信中でも内部クロックをストロボ信号に応じてトラッキングし、すべてのデータを有効ウィンドウの範囲内でサンプリングすることにより、高速で動作する半導体メモリ装置のデータ伝達の信頼性を高めることができる半導体システムのデータ送受信装置および方法を提案する。
【００３２】
また、本発明は、動作中に発生する電源電圧の変化と温度変化とによって半導体メモリ装置の内部クロックのタイミングが変化してもデータの有効ウィンドウの中心で半導体メモリ装置の受信端がデータをサンプリングすることができる半導体システムのデータ送受信装置および方法を提案する。
【００３３】
また、本発明は、半導体メモリ装置内部のストロボ信号のトレーニングのための回路をその数を減らして最少に備え、ストロボ信号をエラーなく効率的に伝送／受信することができ、且つ、高集積半導体、電子装置およびシステム内に要求される小さい面積を満足させ、設計変更が容易な半導体システムのデータ送受信装置および方法を提案する。
【課題を解決するための手段】
【００３４】
上記技術的課題を達成するための本発明の一実施形態に係る半導体メモリ装置は、ストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部と、クロックの入力を受けて内部クロックを生成するクロック受信部と、前記内部クロックに応じて並列データの入力を受けて内部データを生成する複数のデータ受信部と、データの受信の間、前記内部クロックの位相の変動を補償するために、前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整する位相制御部とを備えることを特徴とする。
【００３５】
好ましくは、前記位相制御部は、前記トラッキングクロックを基準として前記内部クロックをトラッキングして、その結果に応じて内部クロック制御信号を出力するトラッキング部と、前記内部クロック制御信号に応じて前記内部クロックの位相を調整する位相調整部を備える。
【００３６】
好ましくは、前記トラッキング部は、複数の前記データ受信部のうち特定のデータ受信部に入力される内部クロックのフィードバックを受けることができる。また、好ましくは、前記特定データ受信部は、前記複数のデータ受信部のうち前記ストロボ信号受信部と物理的に最も近いところに位置することができる。
【００３７】
また、本発明の別の実施形態に係るデータを送受信するための第１半導体チップと第２半導体チップとを含む半導体システムにおいて、前記第１半導体チップは、複数の並列データを出力する複数のデータ送信部と、クロックを出力するクロック送信部と、ストロボ信号を出力するストロボ信号送信部とを備え、前記第２半導体チップは、前記ストロボ信号の入力を受けてトラッキングクロックを生成するストロボ信号受信部と、前記クロックの入力を受けて内部クロックを生成するクロック受信部と、前記内部クロックに応じて前記並列データの入力を受けて内部データを生成する複数のデータ受信部と、前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整する位相制御部とを備えることを特徴とする。
【００３８】
また、本発明の更なる別の実施形態に係る第１半導体チップと第２半導体チップとの間のデータを送受信する方法において、複数の並列データ、クロックおよびストロボ信号を前記第１半導体チップから前記第２半導体チップに伝送するステップと、前記ストロボ信号の入力を受けてトラッキングクロックを生成するステップと、前記クロックの入力を受けて内部クロックを生成するステップと、前記内部クロックに応じて前記並列データの入力を受けて内部データを生成するステップと、前記トラッキングクロックをトラッキングして前記内部クロックの位相を調整するステップとを含むことを特徴とする。
【発明の効果】
【００３９】
このように、本発明は、データの送受信中に内部クロックをストロボ信号に応じてトラッキングしてすべてのデータを有効ウィンドウの範囲内でサンプリングすることにより、高速で動作する半導体メモリ装置においてデータ伝達の信頼性を高めることができるという効果がある。
【００４０】
また、本発明は、動作中に発生する電源電圧の変化と温度変化とによって半導体メモリ装置の内部クロックのタイミングが変化してもデータの有効ウィンドウの中心で半導体メモリ装置の受信端がデータをサンプリングすることができるという効果がある。
【００４１】
また、本発明は、半導体メモリ装置内部のストロボ信号のトレーニングのための回路を別途に備えなくともストロボ信号をエラーなく効率的に伝送／受信することによって半導体素子の高集積化はもちろん全体動作時に消費される電力を減らすという効果がある。
【図面の簡単な説明】
【００４２】
【図１】従来の半導体メモリ装置及びそれを制御するメモリコントローラの概略構成を示すブロック図である。
【図２】従来の半導体システムの並列−リンクで使用されたデータトレーニングを説明するためのブロック図である。
【図３】本発明の第１実施形態に係る半導体システムのデータ送受信装置を説明するためのブロック図である。
【図４】本発明の第１実施形態に係る半導体システムのデータ送受信方法を説明するためのタイミング図である。
【図５】本発明の第２実施形態に係る半導体システムのデータ送受信装置を説明するためのブロック図である。
【発明を実施するための形態】
【００４３】
以下、本発明の実施形態を、図面を参照して詳細に説明する。以下に紹介される実施形態は、当業者に本発明の技術的思想を十分に伝えるための例として提供されるものである。したがって、本発明は以下に説明されるような実施形態に限定されず、他の形態でも具現化され得る。尚、明細書全体において同一の参照符号は同一の構成要素を表す。
【００４４】
図３は、本発明の第１実施形態に係る半導体システムのデータ送受信装置を説明するためのブロック図である。
【００４５】
本発明の第１実施形態による半導体システムでは、メモリコントローラ１００の送信端と半導体メモリ装置２００の受信端との間にＮ個の並列データＤＱ＜０：Ｎ−１＞、及び、クロックＣＬＫのみでなくストロボ信号ＳＴＢも入出力されることを特徴とする。
【００４６】
図３に示されたように、メモリコントローラ１００は、複数のデータ送信部（１００＿０〜１００＿Ｎ−１）と、ストロボ信号送信部１２０と、クロック送信部１３０とを備える。
【００４７】
複数の送信部（１００＿０〜１００＿Ｎ−１）は、並列データＤＱ＜０：Ｎ−１＞の個数、すなわち、Ｎ個の分だけ備わり、対応する並列データＤＱ＜０：Ｎ−１＞を伝送する。
【００４８】
より詳細には、各送信部は、データ送信器１０２（ＴＸ）とデータ位相補間器（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ、ＰＩ）１０４とを含む。データ送信器１０２は、並列データＤＱ＜０：Ｎ−１＞の入力を受けて伝送する。データ位相補間器１０４は、多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞と位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞とに応答してデータ送信器１０２から出力されるデータの位相を調整するトレーニングクロックＴＣＬＫ＜０：Ｎ−１＞を生成する。ここで、位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞は、入力されたコマンドによってデータの入出力が行われる前の初期期間に行われるデータトレーニングに応じて生成された信号である。
【００４９】
ストロボ信号送信部１２０は、多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞と位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ＞とに応答してメモリコントローラ１００内部で生成されたストロボ信号ＳＴＢを伝送する。
【００５０】
より詳細に、ストロボ信号送信部１２０は、ストロボ信号送信器１２２とストロボ信号位相補間器１２４とを備える。ストロボ信号送信器１２２は、メモリコントローラ１００内部で生成されたストロボ信号ＳＴＢの入力を受けて伝送する。ストロボ信号位相補間器１２４は、多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞と位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ＞とに応答してストロボ信号送信器１２２から出力されるストロボ信号ＳＴＢの位相を調整するトレーニングクロックＴＣＬＫ＜Ｎ＞を生成する。ここで、位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ＞は、入力されたコマンドによってデータの入出力が行われる前の初期期間に行われるデータトレーニングに応じて生成された信号である。
【００５１】
クロック送信部１３０は、基準クロック信号ＣＬＫ＿ＲＥＦに応答して多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞を生成してデータ送信部（１００＿０〜１００＿Ｎ−１）及びストロボ信号送信部１２０へ出力し、また、クロックＣＬＫを生成して半導体メモリ装置２００に伝送する。
【００５２】
より詳細に、クロック送信部１３０は、第１クロック生成部１３２とクロック送信器１３４とを備える。第１クロック生成部１３２は、基準クロック信号ＣＬＫ＿ＲＥＦに応答して多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞を生成して各送信部（１００＿０〜１００＿Ｎ、１２０）に供給する。また、第１クロック生成部１３２は、基準クロック信号ＣＬＫ＿ＲＥＦに応答して半導体メモリ装置２００に伝送されるクロックＣＬＫを生成する。この時、多重位相クロック信号ＰＬＬ＿ＣＬＫ＜０：Ｍ＞は、クロックＣＬＫの位相を変化させて生成された信号でありうる。好ましくは、第１クロック生成部１３２は、位相固定ループ（ＰＬＬ）回路あるいは遅延固定ループ（ＤＬＬ）回路で構成される。クロック送信器１３４は、第１クロック生成部１３２から出力されるクロックＣＬＫをバッファリングして出力する。
【００５３】
また、メモリコントローラ１００は、入力されたコマンドによってデータの入出力が行われる前の初期期間にデータトレーニングを行うためのトレーニング制御部１４０をさらに備える。
【００５４】
トレーニング制御部１４０は、上記初期期間に半導体メモリ装置２００から入力される直列トレーニングデータの入力を受けて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ＞を生成する。
【００５５】
より詳細に、トレーニング制御部１４０は、受信器１４２とＰＩ制御信号生成部１４４とを備える。受信器１４２は、半導体メモリ装置２００から入力される直列トレーニングデータを受信する。ＰＩ制御信号生成部１４４は、初期期間に行われるデータトレーニングによる結果として受信された直列トレーニングデータに応じて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ＞を生成する。
【００５６】
一方、半導体メモリ装置２００は、複数のデータ受信部（２００＿０〜２００＿Ｎ−１）と、ストロボ信号受信部２２０と、クロック受信部２４０と、位相制御部２６０とを備える。
【００５７】
複数のデータ受信部（２００＿０〜２００＿Ｎ−１）は、上記複数の送信部（１００＿０〜１００＿Ｎ−１）から出力される並列データＤＱ＜０：Ｎ−１＞の入力を受けてデータＤＩＮ＜０：Ｎ−１＞を生成する。好ましくは、データ受信部（２００＿０〜２００＿Ｎ−１）は、並列データＤＱ＜０：Ｎ−１＞の個数の分だけ備えられる。
【００５８】
より詳細に、各データ受信部は、データ受信器２０２（ＲＸ）、サンプル・ホルダー２０４（Ｓ／Ｈ）と、ローカルルータ２０６とを備える。データ受信器２０２は、対応する並列データＤＱ＜０：Ｎ−１＞の入力を受ける。サンプル・ホルダー２０４は、内部クロックＩＣＬＫに応じてデータ受信器２０２の出力をサンプリングする。ローカルルータ２０６は、入力される内部クロックＩＣＬＫをルーティングしてサンプル・ホルダー２０４に提供する。
【００５９】
ストロボ信号受信部２２０は、メモリコントローラ１００から伝送されたストロボ信号ＳＴＢの入力を受けてトラッキングクロックＴＲＡＣＫ＿ＣＬＫを出力する。
【００６０】
クロック受信部２４０は、クロック送信部１３０から出力されるクロックＣＬＫの入力を受けて内部クロックＩＣＬＫを生成する。特に、本発明のクロック受信部２４０は、内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬに応じて位相を調整することを特徴とする。
【００６１】
より詳細に、クロック受信部２４０は、クロック受信器２４２と、第２クロック生成部２４４とを備える。クロック受信器２４２は、メモリコントローラ１００から伝送されたクロックＣＬＫの入力を受ける。第２クロック生成部２４４は、クロック受信器２４２に出力されるクロックＣＬＫの入力を受けて多重位相を有するクロック信号を生成する。好ましくは、第２クロック生成部２４４は、ＰＬＬあるいはＤＬＬで構成される。
【００６２】
位相制御部２６０は、データの送受信の間、半導体メモリ装置内部で内部クロックＩＣＬＫの位相が変動（ｓｈｉｆｔ）するのを補償するため、内部クロックＩＣＬＫの位相を制御してトラッキングクロックＴＲＡＣＫ＿ＣＬＫをトラッキングする。
【００６３】
より詳細に、位相制御部２６０は、トラッキング部２７０と位相調整部２８０とを備える。トラッキング部２７０は、ストロボ信号受信器２２０から出力されるトラッキングクロックＴＲＡＣＫ＿ＣＬＫに応じて内部クロックＩＣＬＫをトラッキングして内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬを生成する。位相調整部２８０は、第２クロック生成部２４４から出力される多重位相を有するクロック信号の入力を受けて、これらの位相を内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬに応じて調整し、内部クロックＩＣＬＫを生成する。好ましくは、位相調整部２８０は、位相補間器（ＰＩ）で構成される。
【００６４】
より詳細に、トラッキング部２７０は、ローカルルータ２７２、位相検出部２７４、及び制御信号生成部２７６を備える。ローカルルータ２７２は、内部クロックＩＣＬＫをルーティングして位相検出部２７４に提供する。位相検出部２７４は、ローカルルータ２７２から入力される内部クロックＩＣＬＫとストロボ信号受信器２２０から出力されるトラッキングクロックＴＲＡＣＫ＿ＣＬＫの位相とを比較する。制御信号生成部２３０は、位相検出部２７４の比較結果に応じて内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬを生成する。
【００６５】
クロック分配部２５０は、位相調整部２８０から出力される内部クロックＩＣＬＫを分配して各受信端内に備えられたローカルルータに提供する。
【００６６】
また、半導体メモリ装置２００は、入力されたコマンドによってデータの入出力が行われる前の初期期間に、メモリコントローラ１００から半導体メモリ装置２００まで接続する経路に存在するスキュー（ｓｋｅｗ）を補償するためのデータトレーニングを行うためにデータトレーニング部２９０をさらに備える。
【００６７】
特に、本発明の第１実施形態に係るデータトレーニング部２９０は、初期動作時の内部データＤＩＮ＜０：Ｎ−１＞のみでなく、トラッキングクロックＴＲＡＣＫ＿ＣＬＫのフィードバックをも受けて、これらをメモリコントローラ１００のトレーニング制御部１４０に伝送することを特徴とする。
【００６８】
より詳細に、データトレーニング部２９０は、レジスタ２９２、直列化器２９４、及び送信器２９６を備える。レジスタ２９２は、複数のデータ受信部（２００＿０〜２００＿Ｎ−１）から出力される内部データＤＩＮ＜０：Ｎ−１＞、及び、ストロボ信号受信部２２０から出力されるトラッキングクロックＴＲＡＣＫ＿ＣＬＫのフィードバックを受けて保存する。直列化器２９４は、レジスタ２９２に保存された並列内部データＤＩＮ＜０：Ｎ−１＞およびトラッキングクロックＴＲＡＣＫ＿ＣＬＫを直列化して出力する。送信器２９６は、直列化器２９４の出力を受けてメモリコントローラ１００の受信器１４２に直列トレーニングデータを出力する。
【００６９】
以下、図面を参照して、本発明の第１実施形態に係るメモリコントローラ１００と半導体メモリ装置２００との間のデータトレーニングを説明する。
【００７０】
図４は、本発明の第１実施形態に係る半導体システムのデータ送受信方法を説明するためのタイミング図である。また、図４では理解を助けるために第１並列データＤＱ＜０＞がトレーニングされる場合を例にあげて示している。
【００７１】
図４（Ａ）に示すように、初期状態で、メモリコントローラの複数のデータ送信部内の各位相補間器は初期化されている。これに伴い、位相補間器が出力するトレーニングクロックＴＣＬＫも初期化されている。したがって、位相補間器による位相調整なく、メモリコントローラの複数の送信部は、並列データＤＱと、クロックＣＬＫと、ストロボ信号ＳＴＢとを半導体メモリ装置に伝送する。この時、並列データＤＱは、一定の間隔で位相をずらして出力され得る。例えば、３６個のデータが出力される場合は各データが１０度の位相差を有するように出力される。従って、クロックＣＬＫの周期の一部、或いは一周期全体の分だけデータの位相を変化させることができる。
【００７２】
図４（Ｂ）に示しているように、独立的なコマンドが入力されてデータの入出力動作が行われる前に、メモリコントローラから半導体メモリ装置までの接続する経路に存在するスキュー（ｓｋｅｗ）を補償するためのデータトレーニングが行われる。半導体メモリ装置の各データ受信部は、内部クロックＩＣＬＫに応じて並列データＤＱを受信して内部データを生成する。同様に、ストロボ信号受信部は、ストロボ信号ＳＴＢを受信してトラッキングクロックＴＲＡＣＫ＿ＣＬＫを出力する。データトレーニング部は、内部データおよびトラッキングクロックＴＲＡＣＫ＿ＣＬＫのフィードバックを受けて、これを直列化してメモリコントローラに直列トレーニングデータを伝送する。
【００７３】
図４（Ｃ）に示しているように、メモリコントローラのトレーニング制御部は、直列トレーニングデータの入力を受けて（Ｎ＋１）個の位相制御信号を生成する。各データ送信部内の位相補間器は、Ｎ個の位相制御信号に応じてトレーニングクロックＴＣＬＫを制御することによってデータ送信部から出力されるデータＤＱの位相を調節する。また、同様に、ストロボ信号送信部内の位相補間器も残り１個の位相制御信号に応じてトレーニングクロックＴＣＬＫを制御することによってストロボ信号ＳＴＢの位相を調節する。
【００７４】
上記の過程を介して、内部データＤＩＮのエッジは、内部クロックＩＣＬＫの立上りエッジに整列され、ストロボ信号ＳＴＢの立上りエッジも内部クロックＩＣＬＫの立上りエッジに整列される。
【００７５】
図４（Ｄ）に示しているように、データトレーニングが終了した時点で、メモリコントローラは、トレーニングクロックＴＣＬＫ及びそれに応じて出力される並列データＤＱの位相を０．２５×ｔＣＫあるいは９０度シフトさせる。ここで、ｔＣＫは、一周期を意味する。したがって、半導体メモリ装置の内部クロックＩＣＬＫの立上りエッジおよびストロボ信号ＳＴＢの立上りエッジが内部データＤＩＮの有効ウィンドウの中心に位置することになり、内部クロックＩＣＬＫとストロボ信号ＳＴＢが内部データＤＩＮの有効ウィンドウ内でｔＣＫ／２の最大変動幅を有することができる。
【００７６】
図４（Ｅ）に示しているように、以後メモリコントローラと半導体メモリ装置との間で正常なデータ送受信の間、メモリコントローラの送信端ではクロックＣＬＫ、データＤＱ、及びストロボ信号ＳＴＢを伝送する。半導体メモリ装置の各受信部は、メモリコントローラから伝送されたクロックＣＬＫ、データＤＱ、及びストロボ信号ＳＴＢの入力を受ける。この時、ストロボ信号ＳＴＢは、データの有効ウィンドウの中心に立上りエッジが整列されている。
【００７７】
もし、電源電圧の変化と温度変化とによって半導体メモリ装置の内部クロックＩＣＬＫの位相が変動すると、半導体メモリ装置の位相制御部２６０は、ストロボ信号ＳＴＢの位相を基準としてクロック分配部２５０およびローカルルータ２０６によってフィードバックされる内部クロックＩＣＬＫの位相をトラッキングして内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬを生成する。
【００７８】
図４（Ｆ）に示しているように、クロック受信部の位相調整部２６０は、内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬに応じて内部クロックＩＣＬＫの位相をトラッキングクロックＴＲＡＣＫ＿ＣＬＫの位相と同じように再調整してクロック分配部２５０に出力する。よって、すべてのデータが有効ウィンドウの範囲内でサンプリングされることができる。
【００７９】
以上で議論されたように、本発明の第１実施形態による半導体システムでは、メモリコントローラの送信端と半導体メモリ装置の受信端との間にＮ個の並列データ及びクロックのみでなくストロボ信号も入出力される。したがって、独立的なコマンドが入力されてデータの入出力動作が行われる前の期間では、データトレーニングによって半導体メモリ装置の受信端で使用される内部クロックがデータの有効ウィンドウの中心で立上りエッジを有するように設定する。合わせて、ストロボ信号ＳＴＢもデータの有効ウィンドウの中心に立上りエッジが整列されるように調整する。その後、データの送受信中には、内部回路の遅延や、電源電圧の変化あるいは温度変化によって半導体メモリ装置の内部クロックのタイミングが変わったとしても、内部クロックをストロボ信号に応じてトラッキングして位相が歪められた場合にだけ、内部クロックをリアルタイムで再調整する。そうすることによって内部クロックの立上りエッジが内部データの有効ウィンドウ内の所望の位置に整列されることができる。すなわち、データの有効ウィンドウの中心に対する情報がストロボ信号のエッジにあるため、内部クロックをストロボ信号に応じてトラッキング、調整するようにすれば、すべてのデータを常にその有効ウィンドウでサンプリングすることができる。
【００８０】
図５は、本発明の第２実施形態に係る半導体システムのデータ送受信装置を説明するためのブロック図である。以下、第２実施形態の説明において第１実施形態と同一の構成に対しては同一の符号を付与し、新たな構成要素に対してだけ新たな符号を付与して説明する。そして、上記同一の構成要素に対する詳細な説明は省略する。
【００８１】
以下、本発明の第２実施形態に係る半導体システムでは、ストロボ信号のトレーニングのための回路を最少で具備してもストロボ信号を効率的にエラーなく伝送／受信することができることを特徴とする。
【００８２】
図５に示されたように、本発明の第２実施形態では、半導体メモリ装置２００内の複数のデータ受信部（２００＿０〜２００＿Ｎ−１）のうち、１つのデータ受信部を選択し、選択されたデータ受信部と位相制御部２６０とは、ローカルルータ３００を共有する。すなわち、選択されたデータ受信部に入力される内部クロックＩＣＬＫを位相制御部２６０の位相検出部２７４にフィードバックさせる。
【００８３】
また、選択されたデータ受信部と接続するメモリコントローラ１００のデータ送信部内の位相補間器１０４は、ストロボ信号送信部１２０の位相補間器１２４と位相制御信号ＰＩ＿ＣＴＲＬを共有する。
【００８４】
好ましくは、選択されたデータ受信部は、位相制御部２６０と物理的に最も近いところに位置したデータ受信部のうちから選択される。選択されたデータ受信部は、並列データのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）あるいはＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の入力を受けることができる。
【００８５】
例えば、図５に示しているように、並列データのＭＳＢ、すなわち、ＤＱ＜Ｎ−１＞の入力を受けるデータ受信部（２００＿Ｎ−１）と位相制御部２６０とは、共有のローカルルータ３００から内部クロックＩＣＬＫの入力を受ける。さらに、選択されたデータ受信部（２００＿Ｎ−１）と接続するメモリコントローラ１００のデータ送信部（１００＿Ｎ−１）の位相補間器（ＰＩ）１０４は、ストロボ信号送信部１２０内の位相補間器１２４と位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ−１＞を共有する。
【００８６】
また、本発明の第２実施形態で、半導体メモリ装置２００のデータトレーニングを行うためのデータトレーニング部４００は、初期動作時に内部データＤＩＮ＜０：Ｎ−１＞のフィードバックを受けて、これをメモリコントローラ１００のトレーニング制御部５００に伝送する。
【００８７】
より詳細に、データトレーニング部４００は、レジスタ４２０と、直列化器４４０と、送信器４６０とを備える。レジスタ４２０は、複数のデータ受信部（２００＿０〜２００＿Ｎ−１）から出力される内部データＤＩＮ＜０：Ｎ−１＞のフィードバックを受けて保存する。直列化器４４０は、レジスタ４２０に保存された並列内部データＤＩＮ＜０：Ｎ−１＞を直列化して出力する。送信器４６０は、直列化器４４０の出力を受けてメモリコントローラ１００のトレーニング制御部５００に直列トレーニングデータを出力する。
【００８８】
メモリコントローラ１００のトレーニング制御部５００は、半導体メモリ装置２００から入力される直列トレーニングデータの入力を受けて位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞を生成する。この時、メモリコントローラ１００のデータ送信部（１００＿Ｎ−１）の位相補間器１０４は、ストロボ信号送信部１２０内の位相補間器１２４と位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ−１＞を共有する。
【００８９】
より詳細に、トレーニング制御部５００は、受信器５２０とＰＩ制御信号生成部５４０とを備える。受信器５２０は、半導体メモリ装置２００から入力される直列トレーニングデータを受信する。ＰＩ制御信号生成部５４０は、初期時点に行われたデータトレーニングの結果として受信される直列トレーニングデータに応じてＮ個の位相制御信号ＰＩ＿ＣＴＲＬ＜０：Ｎ−１＞を生成する。
【００９０】
以下、上記の構成を参照して、本発明の第２実施形態に係るメモリコントローラ１００と半導体メモリ装置２００との間のデータトレーニングを説明する。
【００９１】
まず、初期状態で、メモリコントローラ１００の複数のデータ送信部内の各位相補間器は初期化される。これに伴い、位相補間器が出力するトレーニングクロックＴＣＬＫも初期化される。したがって、位相補間器による位相調整なく、メモリコントローラの複数の送信部は、並列データＤＱと、クロックＣＬＫと、ストロボ信号ＳＴＢとを半導体メモリ装置２００に伝送する。この時、並列データＤＱは一定の間隔で位相をずらして出力されるのが可能である。例えば、３６個のデータが出力される場合は、隣接ずるデータが互いに１０度の位相差を有するように各データが出力されることができる。従って、データの位相を、例えばクロック信号ＣＬＫの周期の一部または一周期全体の分だけ変化させることができる。
【００９２】
この後、独立的なコマンドが入力されてデータの入出力動作が行われる前に、メモリコントローラから半導体メモリ装置への接続する経路に存在するスキュー（ｓｋｅｗ）を補償するためのデータトレーニングが行われる。半導体メモリ装置の各データ受信部２００＿０〜２００＿Ｎ−１は、内部クロックＩＣＬＫに応じて並列データＤＱを受信して内部データＤＩＮを生成する。同様に、ストロボ信号受信部２２０は、ストロボ信号ＳＴＢを受信してトラッキングクロックＴＲＡＣＫ＿ＣＬＫを出力する。データトレーニング部４００は、内部データＤＩＮおよびトラッキングクロックＴＲＡＣＫ＿ＣＬＫのフィードバックを受けて、これを直列化してメモリコントローラに直列トレーニングデータを伝送する。
【００９３】
メモリコントローラのトレーニング制御部５００は、直列トレーニングデータの入力を受けてＮ個の位相制御信号ＰＩ＿ＣＴＲＬを生成する。各データ送信部内の位相補間器１０４は、Ｎ個の位相制御信号に応じてトレーニングクロックＴＣＬＫを制御することによってデータ送信部から出力されるデータＤＱの位相を調整する。また、同様に、ストロボ信号送信部１２０内の位相補間器１２４もＮ個の位相制御信号のうち一つに応じてトレーニングクロックＴＣＬＫを制御することによってストロボ信号ＳＴＢの位相を調節する。
【００９４】
特に、本発明の第２実施形態では、トレーニング制御部５００は、物理的に一番近いところに位置した並列データのデータライン、例えば、ＤＱ＜Ｎ−１＞と接続したデータ送信部に入力される位相制御信号ＰＩ＿ＣＴＲＬ＜Ｎ−１＞を利用してストロボ信号送信部内の位相補間器１２４を制御する。
【００９５】
上記の過程を介して、内部クロックＩＣＬＫの立上りエッジは、内部データＤＩＮの立上りエッジに整列して、ストロボ信号ＳＴＢの立上りエッジは、内部クロックＩＣＬＫの立上りエッジに整列する。
【００９６】
データトレーニングが終了した時点で、メモリコントローラは、トレーニングクロックＴＣＬＫ及びそれに応じて出力される並列データＤＱの位相を０．２５×ｔＣＫあるいは９０度シフトさせる。したがって、半導体メモリ装置の内部クロックＩＣＬＫの立上りエッジおよびストロボ信号ＳＴＢの立上りエッジが内部データＤＩＮの有効ウィンドウの中心に位置することになり、内部クロックＩＣＬＫとストロボ信号ＳＴＢとが内部データＤＩＮの有効ウィンドウ内で最大変動幅（ｔＣＫ／２）を有することができる。
【００９７】
以後、メモリコントローラと半導体メモリ装置との間で正常なデータ送受信の間には、メモリコントローラの送信端でクロックＣＬＫおよびデータＤＱと同時にデータの有効ウィンドウの中心に立上りエッジが整列されたストロボ信号ＳＴＢをも伝送する。半導体メモリ装置の各受信部は、メモリコントローラから伝送されたクロックＣＬＫおよびデータＤＱとストロボ信号ＳＴＢとの入力を受ける。
【００９８】
もし、電源電圧の変化と温度変化によって半導体メモリ装置の内部クロックＩＣＬＫの位相が変動すると、半導体メモリ装置の位相制御部２６０は、ストロボ信号ＳＴＢの位相を基準としてクロック分配部２５０およびローカルルータ３００によってフィードバックされる内部クロックＩＣＬＫの位相をトラッキングして内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬを生成する。特に、本発明の第２実施形態で、フィードバックされる内部クロックＩＣＬＫは、物理的に位相制御部２６０に一番近いところに位置した並列データのＭＳＢ、すなわち、ＤＱ＜Ｎ−１＞の入力を受けるデータ受信部の共有ローカルルータ３００から出力された信号である。
【００９９】
クロック受信部の位相調整部は、内部クロック制御信号ＩＣＬＫ＿ＣＴＲＬに応じて内部クロックＩＣＬＫの位相を再調整してクロック分配部２５０に出力する。これによって、すべてのデータをその有効ウィンドウの範囲内でサンプリングすることができるようにする。
【０１００】
上記のように、データの送受信の間には、ストロボ信号ＳＴＢの位相とフィードバックされる内部クロックＩＣＬＫの位相との比較結果により位相が歪んだと分かった場合にのみ、内部クロックＩＣＬＫをリアルタイムで再調整する。そうすることによって内部クロックＩＣＬＫの立上りエッジは、内部データＤＩＮ＜０：Ｎ−１＞の有効ウィンドウ内の所望の位置、例えば、ストロボ信号ＳＴＢの立上りエッジに整列されることができる。結果的に、誤動作なくデータ送受信を行うことができる。
【０１０１】
以上で議論されたように、本発明の第２実施形態に係る半導体メモリシステムでは、半導体メモリ装置内部のストロボ信号のトレーニングのための回路を最小限で備え、ストロボ信号を効率的にエラーなく伝送／受信することができる。従って、半導体メモリシステムは高集積化が可能となりながら、電子装置およびシステム内に要求される小さい面積を容易に満足でき、且つ設計変更も容易である。また、本発明の第２実施形態に係る半導体メモリシステムでは、データ伝送速度に応じてストロボ信号の周波数が高まったとしてもデータ、クロックおよびストロボ信号を効率的にエラーなく伝送および受信することができる。
【０１０２】
本発明の技術思想は、上記好ましい実施形態により具体的に説明されたが、上記した実施形態はその説明のためのものであり、その制限のためのものでないことに注意されたい。また、当業者ならば本発明の技術的思想の範囲内で多様な実施形態が可能であることを容易に理解できるであろう。
【符号の説明】
【０１０３】
１０  メモリコントローラ
１０＿０〜１０＿Ｎ−１  送信部
１２、２２  送信器
１４  位相補間器
２０  第１クロック生成部
２４  受信器
２６  ＰＩ制御信号生成部
３０  半導体メモリ装置
３０＿０〜３０＿Ｎ−１  複数の受信部
３２  受信器
３４  サンプル・ホルダー（Ｓ／Ｈ）
３６  ローカルルータ
４０  第２クロック生成部
４２  クロック分配部
４４  受信器
５０  データトレーニング部
５２  レジスタ
５４  直列化器（Serializer）
５６  送信器５６
１００  メモリコントローラ
１００＿０〜１００＿Ｎ−１  データ送信部
１０２  データ送信器
１０４  位相補間器
１２０  ストロボ信号送信部
１２２  ストロボ信号送信器
１２４  ストロボ信号位相補間器
１３０  クロック送信部
１３２  第１クロック生成部
１３４  クロック送信器
１４０、５００  トレーニング制御部
１４２  受信器
１４４  ＰＩ制御信号生成部
２００  半導体メモリ装置
２００＿０〜２００＿Ｎ−１  データ受信部
２０２  データ受信器
２０４  サンプル・ホルダー（Ｓ／Ｈ）
２０６  ローカルルータ
２２０  ストロボ信号受信部
２４０  クロック受信部
２４２  クロック受信器
２４４  第２クロック生成部
２５０  クロック分配部
２６０  位相制御部
２７０  トラッキング部
２７２  ローカルルータ
２７４  位相検出部
２７６  制御信号生成部
２８０  位相調整部
２９０、４００  データトレーニング部
２９２、４２０  レジスタ
２９４、４４０  直列化器
２９６、４６０  送信器
５２０  受信器
５４０  ＰＩ制御信号生成部
【図１】
2011233216.tif 000003
【図２】
2011233216.tif 000004
【図３】
2011233216.tif 000005
【図４】
2011233216.tif 000006
【図５】
2011233216.tif 000007