(57)【要約】【課題】半導体基板に対する信号処理回路の専有面積の削減と性能向上を図る。【解決手段】従来例ではｐ型の半導体基板の主表面側にｎ型の導電型領謔ェ形成され、当該ｎ型導電型領域にピエゾ抵抗素子並びにCMOS集積回路が形成されていた。このため、ｎチャネル型MOS構造の専有面積が増えてしまうという問題や、ｎ型導電型領域にｐウェル領域を形成するとｐウェルの濃度が高くなり過ぎてｎチャネル型MOS構造の性能が低下するといった問題があった。これに対して本実施形態ではｐ型の半導体基板１の主表面側にｐ型導電型領域（ｐウェル領域）２０が形成され、当該ｐウェル領域２０にピエゾ抵抗素子並びにCMOS集積回路が形成されているため、特許文献１の従来例における上記問題を解決し、半導体基板１に対する信号処理回路Ｂの専有面積の削減と性能向上が図れる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサであって、
前記圧力変換部は前記半導体基板を部分的に薄くしてなるダイヤフラムと、当該ダイヤフラムの表面に形成される複数のピエゾ抵抗素子とを有し、
前記信号処理回路は前記半導体基板表面における前記ダイヤフラムの周囲に形成されるCMOS集積回路からなり、
前記半導体基板表面に設けられたｐ型の導電型領域に前記信号処理回路が形成され、当該ｐ型導電型領域にｎ型の不純物拡散によるｎ型の導電型領域が形成されるとともに、当該ｎ型導電型領域にｐ型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されていることを特徴とする圧力センサ。
【請求項２】
前記圧力変換部は、前記信号処理回路の製造プロセスにおいて表面側に形成された薄膜層が前記ピエゾ抵抗素子の形成領域以外で除去されてなることを特徴とする請求項１記載の圧力センサ。
【請求項３】
前記圧力変換部は、前記薄膜層が前記ピエゾ抵抗素子の形成領域も含めて除去されてなることを特徴とする請求項２記載の圧力センサ。
【請求項４】
前記ダイヤフラムの表面には保護膜と当該保護膜の応力を調整するための応力調整膜とが形成されていることを特徴とする請求項１〜３の何れか１項に記載の圧力センサ。
【請求項５】
前記ピエゾ抵抗素子の表面に絶縁薄膜層が形成されるとともに当該絶縁薄膜層の表面に導体薄膜層が形成されていることを特徴とする請求項１〜４の何れか１項に記載の圧力センサ。
【請求項６】
前記導体薄膜層は前記信号処理回路に給電される電源電圧の高電位側又は低電位側と電気的に接続されていることを特徴とする請求項５記載の圧力センサ。
【請求項７】
前記ピエゾ抵抗素子は、当該ピエゾ抵抗素子の抵抗値よりも低い抵抗値を有して前記半導体基板表面に形成された不純物拡散領域によって他のピエゾ抵抗素子並びに前記信号処理回路と電気的に接続されていることを特徴とする請求項１〜６の何れか１項に記載の圧力センサ。
【請求項８】
前記ピエゾ抵抗素子が形成されている前記ｎ型導電型領域が前記信号処理回路に給電する電源電圧の高電位側と電気的に接続されていることを特徴とする請求項１〜７の何れか１項に記載の圧力センサ。
【請求項９】
前記圧力変換部は絶縁体薄膜からなる保護膜で覆われていることを特徴とする請求項１〜８の何れか１項に記載の圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力センサに関し、特に圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサに関する。
【背景技術】
【０００２】
従来、ダイヤフラム並びにピエゾ抵抗素子からなる圧力変換部と、圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサが種種提供されている。
【０００３】
例えば、特許文献１に記載されている圧力センサは、単結晶のシリコン基板にダイヤフラム並びにピエゾ抵抗素子が形成されるとともに当該ダイヤフラムの周囲に信号処理回路が形成されている。かかる従来例では、ピエゾ抵抗素子を形成するプロセスと信号処理回路を形成するプロセスを同時に行うことで製造コストが低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−８７４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで特許文献１に記載されている従来例においては、ｐ型の単結晶シリコン基板の主表面側にｎ型のエピタキシャル・シリコン層が形成され、当該ｎ型のエピタキシャル・シリコン層にｐ型の不純物拡散領域からなるピエゾ抵抗素子が形成される。さらに、ｎ型のエピタキシャル・シリコン層にｐウェル領域が形成され、このｐウェル領域内に信号処理回路のｎチャネル型MOS構造が形成されるとともにｎ型のエピタキシャル・シリコン層内にｐチャネル型MOS構造が同時に形成されてCMOS集積回路が構成されている。
【０００６】
しかしながら、上記従来例のようにｎ型のエピタキシャル・シリコン層にｐウェル領域を形成し、さらに、このｐウェル領域内にｎチャネル型MOS構造を形成した場合、ｐウェル領域の分だけｎチャネル型MOS構造の専有面積が増えてしまうという問題や、ｎ型のエピタキシャル・シリコン層にｐウェル領域を形成するとｐウェルの濃度が高くなり過ぎてｎチャネル型MOS構造の性能が低下するという問題が生じる。
【０００７】
本発明は上記事情に鑑みて為されたものであり、その目的は、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れる圧力センサを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、上記目的を達成するために、圧力を電気信号に変換する圧力変換部と当該圧力変換部で変換された電気信号を処理する信号処理回路とを単一の半導体基板に形成してなる圧力センサであって、前記圧力変換部は前記半導体基板を部分的に薄くしてなるダイヤフラムと、当該ダイヤフラムの表面に形成される複数のピエゾ抵抗素子とを有し、前記信号処理回路は前記半導体基板表面における前記ダイヤフラムの周囲に形成されるCMOS集積回路からなり、前記半導体基板表面に設けられたｐ型の導電型領域に前記信号処理回路が形成され、当該ｐ型導電型領域にｎ型の不純物拡散によるｎ型の導電型領域が形成されるとともに、当該ｎ型導電型領域にｐ型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されていることを特徴とする。
【０００９】
請求項１の発明によれば、前記信号処理回路が前記半導体基板表面に設けられたｐ型の導電型領域に形成され、当該ｐ型導電型領域にｎ型の不純物拡散によるｎ型の導電型領域が形成されるとともに、当該ｎ型導電型領域にｐ型の不純物が拡散されることにより前記ピエゾ抵抗素子が形成されているので、ｎ型の導電型領域にピエゾ抵抗素子並びに信号処理回路が形成される従来例と比較して、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れる。
【００１０】
請求項２の発明は、請求項１の発明において、前記圧力変換部は、前記信号処理回路の製造プロセスにおいて表面側に形成された薄膜層が前記ピエゾ抵抗素子の形成領域以外で除去されてなることを特徴とする。
【００１１】
請求項２の発明によれば、薄膜層による圧力変換部の感度低下を抑制することができる。
【００１２】
請求項３の発明は、請求項２の発明において、前記圧力変換部は、前記薄膜層が前記ピエゾ抵抗素子の形成領域も含めて除去されてなることを特徴とする。
【００１３】
請求項３の発明によれば、薄膜層による圧力変換部の感度低下をさらに抑制することができる。
【００１４】
請求項４の発明は、請求項１〜３の何れか１項の発明において、前記ダイヤフラムの表面には保護膜と当該保護膜の応力を調整するための応力調整膜とが形成されていることを特徴とする。
【００１５】
請求項４の発明によれば、保護膜に生じる応力を応力調整膜の応力で相殺することができる。
【００１６】
請求項５の発明は、請求項１〜４の何れか１項の発明において、前記ピエゾ抵抗素子の表面に絶縁薄膜層が形成されるとともに当該絶縁薄膜層の表面に導体薄膜層が形成されていることを特徴とする。
【００１７】
請求項５の発明によれば、導体薄膜層がシールドとなって外部電界によるピエゾ抵抗素子の抵抗値変化を抑制することができる。
【００１８】
請求項６の発明は、請求項５の発明において、前記導体薄膜層は前記信号処理回路に給電される電源電圧の高電位側又は低電位側と電気的に接続されていることを特徴とする。
【００１９】
請求項７の発明は、請求項１〜６の何れか１項の発明において、前記ピエゾ抵抗素子は、当該ピエゾ抵抗素子の抵抗値よりも低い抵抗値を有して前記半導体基板表面に形成された不純物拡散領域によって他のピエゾ抵抗素子並びに前記信号処理回路と電気的に接続されていることを特徴とする。
【００２０】
請求項７の発明によれば、ピエゾ抵抗素子以外の部分の抵抗値変化の影響を低減して検出精度を高めることができる。
【００２１】
請求項８の発明は、請求項１〜７の何れか１項の発明において、前記ピエゾ抵抗素子が形成されている前記ｎ型導電型領域が前記信号処理回路に給電する電源電圧の高電位側と電気的に接続されていることを特徴とする。
【００２２】
請求項９の発明は、請求項１〜８の何れか１項の発明において、前記圧力変換部は絶縁体薄膜からなる保護膜で覆われていることを特徴とする。
【００２３】
請求項９の発明によれば、圧力変換部を電気的、化学的、物理的に保護することができる。
【発明の効果】
【００２４】
本発明によれば、半導体基板に対する信号処理回路の専有面積の削減と性能向上が図れるという効果がある。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態１を示し、（ａ）は平面図、（ｂ）は側面断面図、（ｃ）は要部断面図である。
【図２】同上における信号処理回路の回路構成図である。
【図３】本発明の実施形態２を示し、（ａ）は平面図、（ｂ）は（ａ）の一部省略したＡ−Ａ線断面矢視図、（ｃ）は（ａ）の一部省略したＢ−Ｂ線断面矢視図である。
【図４】本発明の実施形態３を示し、（ａ）は平面図、（ｂ）は（ａ）の一部省略したＡ−Ａ線断面矢視図、（ｃ）は（ａ）の一部省略したＢ−Ｂ線断面矢視図である。
【図５】本発明の実施形態４を示し、（ａ）は実施形態１に適用した要部断面図、（ｂ）は実施形態２に適用した要部断面図、（ｃ）は実施形態３に適用した要部断面図である。
【図６】本発明の実施形態５の要部断面図である。
【図７】本発明の実施形態６におけるピエゾ抵抗素子が形成された領域を示す要部平面図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００２７】
（実施形態１）
図１（ａ）は本実施形態の圧力センサの平面図、同図（ｂ）は同じく断面図、同図（ｃ）は同じく要部断面図である。この圧力センサは、単結晶シリコン基板からなる半導体基板１のダイヤフラム２の主表面側（図１（ａ），（ｃ）における上面側）に、４つのピエゾ抵抗素子（以下、ピエゾ抵抗と略す）R1,R2,R3,R4が形成された圧力変換部10を備えている。ダイヤフラム２は、異方性エッチング技術などによって半導体基板１の裏面側（図１（ａ），（ｃ）における下面側）に平面視略角錐台形状の凹所１ａを設けることで形成されている。なお、以下では半導体基板１のうちで均一の厚みを有しているダイヤフラム２の外側の部分をフレーム３と呼ぶことにする。
【００２８】
４つのピエゾ抵抗R1,R2,R3,R4は半導体基板１の厚み方向（図１（ｂ）における上下方向）からみてダイヤフラム２の４つの辺のほぼ中央に配置されている。また、圧力変換部10は、図２に示すように回路的には４つのピエゾ抵抗R1,R2,R3,R4のブリッジ回路で構成されている。
【００２９】
圧力変換部10の出力電圧Vsは、信号処理回路Ｂにより増幅される。信号処理回路Ｂは、圧力変換部10の出力端の一方、つまりピエゾ抵抗R3とピエゾ抵抗R4との接続点が非反転入力端子に接続されるオペアンプOP1と、圧力変換部10の出力端の他方、つまりピエゾ抵抗R1とピエゾ抵抗R2との接続点が非反転入力端子に接続されるオペアンプOP2とを備えている。これら２つのオペアンプOP1,OP2の出力は別のオペアンプOP3によって差動増幅される。信号処理回路Ｂは、上述の３つのオペアンプOP1,OP2,OP3と、抵抗R11〜R14と、抵抗R12'〜R14'とで構成される。ここにおいて、抵抗R12とR12'とは同じ抵抗値になるように設計され、同様に、抵抗R13と抵抗R13'とは同じ抵抗値になるように設計され、抵抗R14と抵抗R14'とは同じ抵抗値になるように設計されている。なお、圧力変換部10は、半導体基板１の主表面側に形成された図示しないパッド電極などを介して電源VDDとグランドGNDに接続される。
【００３０】
したがって、図２に示す信号処理回路Ｂの出力電圧Voutは、Vout＝Vs(1+2R12/R11)×(R14/R13)となる。また、信号処理回路Ｂは、抵抗R11および抵抗R12の抵抗温度係数を所望のセンサ特性に応じて数百ppmないし数千ppmの範囲でそれぞれ適宜設定することにより（要するに、抵抗R11と抵抗R12とで抵抗温度係数を異ならせることにより）、抵抗R11と抵抗R12とで温度補償回路を構成している。同様に、抵抗R11と抵抗R12'とで温度補償回路を構成している。すなわち、信号処理回路Ｂは、圧力変換部10の出力を増幅する機能と温度補償する機能とを備えている。また、上記信号処理回路Ｂの抵抗R11〜R14、抵抗R12'〜R14'は拡散抵抗により構成される。さらに、上述の各オペアンプOP1〜OP3はそれぞれMOSFETなどにより構成される。ただし、上述した信号処理回路Ｂの機能並びに回路構成はそれぞれ一例にすぎず、その他の機能を追加したり、同一の機能を別の回路構成で実現することも勿論可能である。
【００３１】
ところで、上記信号処理回路Ｂは、図１（ｃ）に示すように半導体基板１の主表面側において従来周知のCMOSプロセスにより形成されるCMOS集積回路からなる。なお、信号処理回路Ｂは半導体基板１のうちのフレーム３に対応する領域Ｘにのみ形成される（図１（ａ）及び（ｃ）参照）。
【００３２】
図１（ｃ）に示すように半導体基板１の主表面側全体にｐ型導電型領域20が形成され、さらにｐ型導電型領域20に形成された酸化膜22がパターニングされ、パターニングで酸化膜22が除去された部分のｐ型導電型領域20内にｎ型の不純物拡散領域21A,21Bが形成されている。そして、これらのｎ型不純物拡散領域（ｎ型導電型領域）21A,21Bにｐ型の不純物が拡散されることにより、一方のｎ型導電型領域21Aにはピエゾ抵抗Ri(i=1,2,3,4)を構成するｐ型不純物拡散領域24Aが形成され、他方のｎ型導電型領域21Bにはｐ型のMOSFETのドレイン領域及びソース領域となるｐ型不純物拡散領域24B,24Cが形成される。なお、ｐ型不純物拡散領域24B,24Cに挟まれたｎ型導電型領域21Bの表面側（図１における上面側）には前記ｐ型MOSFETのゲート領域となる多結晶シリコン層25が形成される。このように、ピエゾ抵抗R1〜R4と信号処理回路ＢとはCMOSプロセスによって同時に形成することが可能である。ただし、図示は省略するが、ｐ型導電型領域２０にはｎ型のMOSFET構造も同時に形成されている。また、ピエゾ抵抗Riが形成されているｎ型導電型領域21Aは後述する層間配線38等によって電源VDDの高電位側と接続されている。
【００３３】
さらに、ｐ型導電型領域20の表面側には配線用の薄膜層30が形成されている。この薄膜層30は、シリコン酸化膜からなる第１〜第４の絶縁薄膜層31〜34と、第１〜第３の絶縁薄膜層31〜33の表面（第２〜第４の絶縁薄膜層32〜34との界面）に形成された金属薄膜からなる第１〜第３の導体薄膜層35〜37と、これら第１〜第３の導体薄膜層35〜37同士を電気的に接続する層間配線38とを有している。なお、ピエゾ抵抗Riと信号処理回路Ｂとは層間配線38を介して第１の導体薄膜層35によって電気的に接続されている。
【００３４】
ここで、特許文献１に記載されている従来例においては、ｐ型の半導体基板の主表面側にｎ型の導電型領域（ｎ型のエピタキシャル・シリコン層）が形成され、当該ｎ型導電型領域にピエゾ抵抗素子並びにCMOS集積回路が形成されていた。このため、ｎチャネル型MOS構造の専有面積が増えてしまうという問題や、ｎ型導電型領域にｐウェル領域を形成するとｐウェルの濃度が高くなり過ぎてｎチャネル型MOS構造の性能が低下するといった問題があった。
【００３５】
これに対して本実施形態では、上述のように半導体基板１の主表面側にｐ型導電型領域２０が形成され、当該ｐ型導電型領域２０にCMOS集積回路が形成され、当該ｐ型導電型領域20にｎ型の不純物拡散によるｎ型導電型領域21Aが形成されるとともに、当該ｎ型導電型領域21Aにｐ型の不純物が拡散されることにより前記ピエゾ抵抗Riが形成されているため、特許文献１の従来例における上記問題を解決し、半導体基板１に対する信号処理回路Ｂの専有面積の削減と性能向上が図れる。
【００３６】
（実施形態２）
実施形態１においては、ダイヤフラム２も含めて半導体基板１の主表面側全体に薄膜層30が形成されている。この場合、以下のような問題が生じる。
【００３７】
１）ダイヤフラム２の実質的な厚みが薄膜層30によって増えるため、ダイヤフラム２が撓み難くなって検出感度が低下してしまう。
【００３８】
２）ピエゾ抵抗Riがダイヤフラム２の中立面に近付いてしまうため、ピエゾ抵抗Riがダイヤフラム２の表面にあるときと比較して中立面にあるときの方が同じ圧力に対する撓み量が小さくなって検出感度が低下してしまう。
【００３９】
３）外部から圧力が加わっていないときにも薄膜層30の内部応力によってダイヤフラム２が撓んでしまうため、圧力変換部10の出力電圧Vsのオフセットが大きくなってしまう。
【００４０】
４）薄膜層30の内部応力の影響により圧力変換部10の出力電圧Vsと外部から加わる圧力の大きさとが比例しなくなる。
【００４１】
そこで本実施形態では、図３に示すようにダイヤフラム２の主表面側に形成されている薄膜層30のうちでピエゾ抵抗Riの形成領域以外の薄膜層30（図３（ａ）における斜線部分）をエッチングなどの適宜の方法で除去している。つまり、圧力変換部１０は、図３（ｂ）に示すようにピエゾ抵抗Riの形成領域のみが薄膜層30で覆われ、図３（ｃ）に示すようにピエゾ抵抗Riの形成領域を除くダイヤフラム２の主表面側にｐ型導電型領域20が露出している。
【００４２】
而して、ダイヤフラム２の主表面側の薄膜層30が除去されることにより、上記１）〜４）の問題を全て解決することができる。ただし、ダイヤフラム２を電気的、化学的、物理的に保護するため、ダイヤフラム２の主表面側に露出するｐ型導電型領域20を絶縁体薄膜（酸化膜）からなる保護膜で覆うことが望ましい。
【００４３】
（実施形態３）
実施形態２においては、ダイヤフラム２の主表面側に形成されている薄膜層30のうちでピエゾ抵抗Riの形成領域以外の薄膜層30を除去している。これに対して本実施形態では、図４に示すようにピエゾ抵抗Riの形成領域を含めてダイヤフラム２の主表面側に形成されている薄膜層30（図４（ａ）における斜線部分）を除去している点に特徴がある。
【００４４】
而して、上述のようにピエゾ抵抗Riの形成領域の薄膜層30を除去することにより、上記１），２）の問題をさらに改善することができる。ただし、ダイヤフラム２並びにピエゾ抵抗、薄膜層30の端面を電気的、化学的、物理的に保護するため、ダイヤフラム２並びにピエゾ抵抗、薄膜層30の端面を絶縁体薄膜（酸化膜）からなる保護膜40で覆うことが望ましい（図４（ｂ），（ｃ）参照）。
【００４５】
（実施形態４）
既に説明したように、ダイヤフラム２の主表面側に薄膜層30が形成される場合、薄膜層30の絶縁薄膜層31〜34に生じる圧縮応力により、
３）外部から圧力が加わっていないときにも薄膜層30の内部応力によってダイヤフラム２が撓んでしまうため、圧力変換部10の出力電圧Vsのオフセットが大きくなってしまう。
【００４６】
４）薄膜層30の内部応力の影響により圧力変換部10の出力電圧Vsと外部から加わる圧力の大きさとが比例しなくなる。
という問題が生じる。なお、上記３），４）の問題は薄膜層30とｐ型導電型領域20との間に介在する酸化膜22によっても生じる。
【００４７】
そこで本実施形態では、図５（ａ）に示すように薄膜層30の絶縁薄膜層31〜34や酸化膜22（請求項４における保護膜）に生じる圧縮応力を相殺するため、引張応力を生じる応力調整膜41がダイヤフラム２と対向する絶縁薄膜層31〜34の層間に形成されている。なお、応力調整膜41としては窒化シリコン膜が用いられ、当該窒化シリコン膜の形成時の条件や膜厚によって引張応力の大きさを調整することができる。
【００４８】
上述のように本実施形態によれば、圧力調整膜41に生じる引張応力によって保護膜（薄膜層30の絶縁薄膜層31〜34や酸化膜22）に生じる圧縮応力を相殺することにより、上記３），４）の問題を解決することができる。なお、圧力調整膜４１は、図５（ａ）に示す実施形態１の構造だけでなく、図５（ｂ）に示す実施形態２の構造並びに図５（ｃ）に示す実施形態３の構造の何れにも痘p可能である。
【００４９】
（実施形態５）
ところで、圧力変換部１０のピエゾ抵抗Riに外部電界（外部電源VDDの給電路の周囲に生じる電界や外来ノイズなど）が印加された場合、ピエゾ抵抗Riの抵抗値が変化して検出誤差を生じる虞がある。
【００５０】
そこで本実施形態では、図６に示すようにピエゾ抵抗Riの表面（上面）に絶縁薄膜層22を形成するとともに当該絶縁薄膜層22の表面（上面）に導体薄膜層42を形成している。さらに、この導体薄膜層42を信号処理回路Ｂに給電される電源電圧VDDの高電位側又は低電位側（GND）と電気的に接続している。
【００５１】
而して、導体薄膜層42がシールドとなって外部電界の影響によるピエゾ抵抗Riの抵抗値変化を抑制し、圧力センサの検出誤差（出力変動）を防ぐことができる。なお、本実施形態の構造は、図６に示した実施形態１の構造だけでなく、実施形態２〜４の何れの構造にも適用可能である。
【００５２】
（実施形態６）
実際のピエゾ抵抗Riは、図７に示すように１つ以上のピエゾ抵抗素子部50が、素子間接続部51によって電気的に直列接続されるとともに、一対の回路接続部52によって信号処理回路Ｂに電気的に接続されて構成されている。ここで、素子間接続部51や回路接続部52は導電路として機能するので、圧力が印加されたときに生じる抵抗値の変化が少ないことが望ましい。
【００５３】
そこで本実施形態では、素子間接続部51並びに回路接続部52を形成する不純物拡散領域の不純物濃度をピエゾ抵抗素子部50の不純物濃度よりも十分に高くして素子間接続部51並びに回路接続部52の抵抗値を下げている。その結果、素子間接続部51並びに回路接続部52の抵抗値がピエゾ抵抗Riの抵抗値に占める割合が低下するので、圧力センサの検出感度を高めることができる。なお、本実施形態の構造は、実施形態１〜５の全ての構造に適用可能である。
【符号の説明】
【００５４】
１  半導体基板
２  ダイヤフラム
３  フレーム
20  ｐ型導電型領域
Ｂ  信号処理回路
【図１】
2011158317.tif 000003
【図２】
2011158317.tif 000004
【図３】
2011158317.tif 000005
【図４】
2011158317.tif 000006
【図５】
2011158317.tif 000007
【図６】
2011158317.tif 000008
【図７】
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