(57)【要約】【課題】試験コストを低減することが可能な半導体記憶装置および半導体記憶装置の試験方法を提供することである。【解決手段】本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセル１１、１２、１３と、メモリセル１１、１２、１３の行毎に対応して配線された複数のワード線ＷＬ０、ＷＬ１、ＷＬｍと、メモリセル１１、１２、１３の列毎に対応して配線された複数のビット線ＢＬ、／ＢＬと、ビット線から電流を引き抜くための高温リーク再現用トランジスタＭＮ３、ＭＮ４と、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲート電圧を設定するゲートレベル発生回路２０と、を有する。【選択図】図１
2011060340.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記メモリセルの行毎に対応して配線された複数のワード線と、
前記メモリセルの列毎に対応して配線された複数のビット線と、
前記ビット線から電流を引き抜くための高温リーク再現用トランジスタと、
前記高温リーク再現用トランジスタのゲート電圧を設定するゲートレベル発生回路と、を備え、
前記ゲートレベル発生回路は、試験温度において前記高温リーク再現用トランジスタが前記ビット線から引き抜く電流が、前記試験温度よりも高温である動作保証温度において前記ビット線から引き抜かれるリーク電流に対応した電流となるように、前記高温リーク再現用トランジスタのゲート電圧を設定する、半導体記憶装置。
【請求項２】
前記メモリセルは、データを記憶するための第１のノードおよび第２のノードを有するフリッププロップと、前記第１のノードと第１のビット線とを接続する第１のアクセストランジスタと、前記第２のノードと第２のビット線とを接続する第２のアクセストランジスタと、前記第１のビット線から電流を引き抜くための第１の高温リーク再現用トランジスタと、前記第２のビット線から電流を引き抜くための第２の高温リーク再現用トランジスタと、を有する請求項１に記載の半導体記憶装置。
【請求項３】
試験対象であるメモリセルの前記第１のノードをＨレベル、前記第２のノードをＬレベルとし、前記試験対象であるメモリセル以外のメモリセルの前記第１のノードをＬレベル、前記第２のノードをＨレベルとした場合、
前記ゲートレベル発生回路は、試験温度において前記第１の高温リーク再現用トランジスタが前記第１のビット線から引き抜く電流が、前記試験温度よりも高温である動作保証温度において前記第１のビット線から前記試験対象であるメモリセル以外のメモリセルの前記第１のアクセストランジスタを介して前記試験対象であるメモリセル以外のメモリセルへ流れるリーク電流に対応した電流となるように、前記第１の高温リーク再現用トランジスタのゲート電圧を設定する、請求項２に記載の半導体記憶装置。
【請求項４】
試験対象であるメモリセルの前記第１のノードをＬレベル、前記第２のノードをＨレベルとし、前記試験対象であるメモリセル以外のメモリセルの前記第１のノードをＨレベル、前記第２のノードをＬレベルとした場合、
前記ゲートレベル発生回路は、試験温度において前記第２の高温リーク再現用トランジスタが前記第２のビット線から引き抜く電流が、前記試験温度よりも高温である動作保証温度において前記第２のビット線から前記試験対象であるメモリセル以外のメモリセルの前記第２のアクセストランジスタを介して前記試験対象であるメモリセル以外のメモリセルへ流れるリーク電流に対応した電流となるように、前記第２の高温リーク再現用トランジスタのゲート電圧を設定する、請求項２に記載の半導体記憶装置。
【請求項５】
前記高温リーク再現用トランジスタの閾値は、前記アクセストランジスタの閾値と同一である、請求項２乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線と、前記ビット線から電流を引き抜くための高温リーク再現用トランジスタと、を有する半導体記憶装置の試験方法であって、
動作保証温度において、前記半導体記憶装置が動作不良となる動作電圧を取得し、
前記動作保証温度よりも低温の試験温度において、前記取得した動作電圧で前記半導体記憶装置を駆動した際に動作不良となる前記高温リーク再現用トランジスタのゲート電圧の設定値を取得し、
前記試験温度において、前記取得したゲート電圧の設定値に基づき前記高温リーク再現用トランジスタのゲート電圧を設定すると共に、動作保証電圧を用いて前記半導体記憶装置の不良を検出する、半導体記憶装置の試験方法。
【請求項７】
前記メモリセルは、データを記憶するための第１のノードおよび第２のノードを有するフリッププロップと、前記第１のノードと第１のビット線とを接続する第１のアクセストランジスタと、前記第２のノードと第２のビット線とを接続する第２のアクセストランジスタと、前記第１のビット線から電流を引き抜くための第１の高温リーク再現用トランジスタと、前記第２のビット線から電流を引き抜くための第２の高温リーク再現用トランジスタと、を有し、
試験対象であるメモリセルの前記第１のノードをＨレベル、前記第２のノードをＬレベルとし、
前記試験対象であるメモリセル以外のメモリセルの前記第１のノードをＬレベル、前記第２のノードをＨレベルとし、
前記試験温度において、前記取得したゲート電圧の設定値に基づき前記第１の高温リーク再現用トランジスタのゲート電圧を設定し、前記動作保証電圧を用いて前記半導体記憶装置の不良を検出する、
請求項６に記載の半導体記憶装置の試験方法。
【請求項８】
前記メモリセルは、データを記憶するための第１のノードおよび第２のノードを有するフリッププロップと、前記第１のノードと第１のビット線とを接続する第１のアクセストランジスタと、前記第２のノードと第２のビット線とを接続する第２のアクセストランジスタと、前記第１のビット線から電流を引き抜くための第１の高温リーク再現用トランジスタと、前記第２のビット線から電流を引き抜くための第２の高温リーク再現用トランジスタと、を有し、
試験対象であるメモリセルの前記第１のノードをＬレベル、前記第２のノードをＨレベルとし、
前記試験対象であるメモリセル以外のメモリセルの前記第１のノードをＨレベル、前記第２のノードをＬレベルとし、
前記試験温度において、前記取得したゲート電圧の設定値に基づき前記第２の高温リーク再現用トランジスタのゲート電圧を設定し、前記動作保証電圧を用いて前記半導体記憶装置の不良を検出する、請求項６に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、及び半導体記憶装置の試験方法に関し、特にビット線のリーク電流の加速試験回路を備えた半導体記憶装置、及び半導体記憶装置の試験方法に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、トランジスタのサブスレッショルド・リーク電流（以下、リーク電流ともいう）の影響が顕在化してきている。特に、半導体記憶装置の一つであるＳＲＡＭ（Static Random Access Memory）では、アクセストランジスタのサブスレッショルド・リーク電流の影響を受けやすく、その中でも車載用の高温（例えば、１２５℃以上）で動作するＳＲＡＭへの影響が顕著となってきている。よって、半導体記憶装置の試験において不良品を適切に検出し、取り除くことが重要な課題となっている。
【０００３】
一般的に、サブスレッショルド・リーク電流は、トランジスタの温度が室温から高温になった場合や、トランジスタの閾値が０．１Ｖ下がった場合に、１０倍以上増加することが知られている。そして、高温における半導体記憶装置の試験は、高価な装置で行う必要があるため、サブスレッショルド・リーク電流による不良品の検出を低廉な装置で行なう技術が必要とされている。
【０００４】
図８は特許文献１に開示されている半導体記憶装置の試験方法を説明するための回路図である。特許文献１では、半導体記憶装置であるＳＲＡＭの試験時間を短縮し、試験コストの低減化を図ることが可能なポーズ試験方法に関する技術が開示されている。図８に示すように、特許文献１にかかる半導体記憶装置は、電源電圧Ｖｃｃを供給する電源線１０２、１０３、高抵抗負荷１０４、１０５、駆動トランジスタであるｎＭＯＳトランジスタ１０６、１０７、セルノード１０８、１０９、アクセストランジスタであるｎＭＯＳトランジスタ１１０、１１１、ワード線ＷＬ、ビット線ＢＬ、／ＢＬを有する。図８は１つのメモリセルを示しており、高抵抗負荷１０４、１０５、駆動トランジスタ１０６、１０７は、高抵抗負荷型フリップフロップ１０１を構成する。
【０００５】
また、特許文献１において、ビット線ＢＬを０（Ｖ）に設定する回路を図９に示す。図９に示す回路は、制御信号入力端子ＣＢが入力される制御信号入力端子１２６、電源線Ｖｃｃ（１２７）、ｎＭＯＳトランジスタ１２８、１２９、インバータ１３０を有する。図９の回路においては、制御信号入力端子ＣＢがＬレベルの場合、ｎＭＯＳトランジスタ１２８はオンし、ｎＭＯＳトランジスタ１２９はオフするので、ビット線ＢＬにはＶｃｃ−Ｖｔｈ（閾値電圧）が供給されることにより、通常動作が確保される。一方、制御信号入力端子ＣＢがＨレベルの場合、ｎＭＯＳトランジスタ１２８はオフし、ｎＭＯＳトランジスタ１２９はオンするので、ビット線ＢＬの電圧を接地電圧０（Ｖ）に設定することができ、ポーズ動作が確保される。
【０００６】
図８に示すように、特許文献１にかかる半導体記憶装置の試験方法では、まず、電源電圧Ｖｃｃ＝５（Ｖ）、ワード線ＷＬ＝５（Ｖ）、ビット線ＢＬ＝５−Ｖｔｈ（Ｖ）、ビット線／ＢＬ＝１（Ｖ）として、セルノード１０８がＨレベル、セルノード１０９がＬレベルとなるように試験用データを書き込む。そして、ポーズ試験時、電源電圧Ｖｃｃを５（Ｖ）よりも低い電圧Ｖｃｃｐ（例えば、０．５（Ｖ））とし、かつ、ワード線ＷＬ＝０（Ｖ）、ビット線ＢＬ＝０（Ｖ）、ビット線／ＢＬ＝Ｖｃｃｐ−Ｖｔｈ（Ｖ）に設定する。この場合、"Ｈレベル側のセルノード１０８の電圧"＞"ビット線ＢＬの電圧"となり、ｎＭＯＳトランジスタ１０６のみならず、アクセストランジスタ１１０においても、サブスレッショルド特性によるリークが発生するので、セルノード１０８の電荷のリークをｎＭＯＳトランジスタ１０６だけのリークの場合よりも加速することができる。
【０００７】
特許文献１にかかる半導体記憶装置の試験方法のフローチャートを図１０に示す。図１０に示すように、ステップＳ１０１では、試験対象の初期設定として、試験対象メモリセルに所定の電圧を書き込む。例えば、セルノード１０８にＨレベル、セルノード１０９にＬレベルを書き込む。次に、ステップＳ１０２において、試験をするための条件を設定する。具体的には、ビット線ＢＬ＝０（Ｖ）、ビット線／ＢＬ＝Ｖｃｃｐ−Ｖｔｈ（Ｖ）に設定する。この時、アクセストランジスタ１１０のサブスレッショルド・リーク電流を加速した状態になる。次に、ステップＳ１０３で所定時間ポーズする。所定時間ポーズした後で、ステップＳ１０４において、対象メモリセルの試験を実施し、ステップＳ１０５において、試験対象メモリセルを変更する。
【０００８】
以上説明したように、特許文献１に開示されている半導体記憶装置の試験方法では、１つのメモリセルのサブスレッショルド・リーク電流に注目している。つまり、室温（２５℃〜８５℃）において、メモリセルの内部ノード１０８にＨレベルを書き込み保持された状態で、ビット線ＢＬの電位を０Ｖに固定している。そして、内部ノード１０８のＨレベルに対して、ｎＭＯＳトランジスタ１０６のサブスレッショルド・リーク電流にアクセストランジスタ１１０のサブスレッショルド・リーク電流を加えている。このようにして、内部ノード１０８からビット線ＢＬへのサブスレッショルド・リーク電流を増加させてポーズ試験を行うことで、加速試験を行っている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−２５８５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１にかかる半導体記憶装置の試験方法は、室温（２５℃〜８５℃）において１つのメモリセルの内部ノードからビット線へ流れるサブスレッショルド・リーク電流を増加したポーズ試験では効果がある。しかし、ビット線からメモリセルの内部ノード１０８へ流れるサブスレッショルド・リーク電流が問題となる場合には、サブスレッショルド・リーク電流を増加させることはできないため、一般的な試験方法であるバーンインテスタを使用した高温（１２５℃以上）での試験が必要となり、テストコストが上昇してしまうという問題がある。
【００１１】
図１１は、本発明にかかる課題を説明するための図である。図１１に示す半導体記憶装置は、ビット線対ＢＬ、／ＢＬ、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｎ、ビット線対と各ワード線に接続されたメモリセル２２０、２２１、２２２、２２３、２２４、カラムスイッチ２１４、センスアンプ２１５を備える。メモリセル２２２は、ｐＭＯＳ負荷トランジスタ２０１、２０２、電源電圧Ｖｃｃを供給する電源線２０３、２０４、駆動トランジスタであるｎＭＯＳトランジスタ２０５、２０６、アクセストランジスタ２０７、２１０を備える。各メモリセルも同様の構成である。図１１に示す半導体記憶装置は、一般的な半導体記憶装置と同様、ノード２０８、２０９にＨレベル、Ｌレベルを書き込むことでデータを記憶することができる。
【００１２】
図１１に示す半導体記憶装置において、例えば書込対象となるメモリセル２２２のノード２０８にＨレベル、ノード２０９にＬレベルが書き込まれているとする。このとき、書込対象となるメモリセル２２２以外のメモリセル（非書込対象のメモリセル）２２０、２２１、２２３、２２４のノード２０８にはＬレベル、ノード２０９にはＨレベルが書き込まれている。書込対象となるメモリセル２２２のデータを読み出す際、ビット線対ＢＬ、／ＢＬはプリチャージされ、Ｈレベルとなる。
【００１３】
このとき、非書込対象のメモリセル２２０、２２１、２２３、２２４のノード２０８はＬレベルであるため、非書込対象のメモリセル２２０、２２１、２２３、２２４のアクセストランジスタ２０７を介して、ビット線ＢＬ（Ｈレベル）から非書込対象のメモリセル２２０、２２１、２２３、２２４のノード２０８（Ｌレベル）へサブスレッショルド・リーク電流が流れる。この場合、非書込対象のメモリセルはｎ個であるため、ビット線ＢＬからは、ｎ個のアクセストランジスタに相当するサブスレッショルド・リーク電流が流れる。一方、非書込対象のメモリセル２２０、２２１、２２３、２２４のノード２０９はＨレベルであり、またビット線／ＢＬもＨレベルであるため、ビット線／ＢＬから非書込対象のメモリセル２２０、２２１、２２３、２２４のノード２０９へサブスレッショルド・リーク電流は流れない。
【００１４】
このように、ビット線ＢＬから非書込対象のメモリセル２２０、２２１、２２３、２２４へサブスレッショルド・リーク電流が流れると、本来Ｈレベルに保持されるべきビット線ＢＬの電圧が低下してしまうため、読み出し時のビット線対ＢＬ、／ＢＬ間の差電位が減少し悪影響を及ぼすという問題があった。特に、アクセストランジスタのリーク電流は高温になるほど増加するため、室温ではリーク電流が問題にならない場合でも、高温での動作を考慮してアクセストランジスタのリーク電流の影響について試験をする必要がある。
【００１５】
なお、特許文献１にかかる半導体記憶装置の試験方法では、１つのメモリセルの内部ノードからビット線へ流れるサブスレッショルド・リーク電流を対象としているため、特許文献１にかかる半導体記憶装置の試験方法を用いて、上述したビット線ＢＬから非対象のメモリセルへ流れるサブスレッショルド・リーク電流について試験をすることはできない。
【課題を解決するための手段】
【００１６】
本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線と、前記ビット線から電流を引き抜くための高温リーク再現用トランジスタと、前記高温リーク再現用トランジスタのゲート電圧を設定するゲートレベル発生回路と、を有する。前記ゲートレベル発生回路は、試験温度において前記高温リーク再現用トランジスタが前記ビット線から引き抜く電流が、前記試験温度よりも高温である動作保証温度において前記ビット線から引き抜かれるリーク電流に対応した電流となるように、前記高温リーク再現用トランジスタのゲート電圧を設定する。
【００１７】
本発明にかかる半導体記憶装置では、高温リーク再現用トランジスタを用いてビット線から電流を引き抜くことで、ビット線の高温におけるリークを再現することができる。よって、動作保証温度よりも低い試験温度において、動作保証温度におけるリーク電流を再現することができるため、半導体記憶装置の試験コストを抑えることができる。
【００１８】
本発明にかかる、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線と、前記ビット線から電流を引き抜くための高温リーク再現用トランジスタと、を有する半導体記憶装置の試験方法は、動作保証温度において、前記半導体記憶装置が動作不良となる動作電圧を取得し、前記動作保証温度よりも低温の試験温度において、前記取得した動作電圧で駆動した際に動作不良となる前記高温リーク再現用トランジスタのゲート電圧の設定値を取得し、前記試験温度において、前記取得したゲート電圧の設定値に基づき前記高温リーク再現用トランジスタのゲート電圧を設定すると共に、動作保証電圧を用いて前記半導体記憶装置の不良を検出する。
【００１９】
本発明にかかる半導体記憶装置の試験方法では、高温リーク再現用トランジスタを用いてビット線から電流を引き抜くことで、ビット線の高温におけるリークを再現することができる。よって、動作保証温度よりも低い試験温度において、動作保証温度におけるリーク電流を再現することができるため、半導体記憶装置の試験コストを抑えることができる。
【発明の効果】
【００２０】
本発明により試験コストを低減することが可能な半導体記憶装置および半導体記憶装置の試験方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１にかかる半導体記憶装置を説明するための回路図である。
【図２】実施の形態１にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。
【図３】実施の形態１にかかる半導体記憶装置の試験方法を説明するためのフローチャートである。
【図４】半導体記憶装置の温度に対する動作電圧の関係を示す図である。
【図５】実施の形態１にかかる半導体記憶装置を用いて、半導体記憶装置の選別を実施した場合を説明するための図である。
【図６】実施の形態２にかかる半導体記憶装置を説明するための回路図である。
【図７】実施の形態３にかかる半導体記憶装置を説明するための回路図である。
【図８】背景技術にかかる半導体記憶装置の試験方法を説明するための回路図である。
【図９】背景技術にかかる半導体記憶装置の試験方法を説明するための回路図である。
【図１０】背景技術にかかる半導体記憶装置の試験方法を説明するためのフローチャートである。
【図１１】本発明にかかる課題を説明するための図である。
【発明を実施するための形態】
【００２２】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。
図１は、本実施の形態にかかる半導体記憶装置を説明するための回路図である。図１に示すように本実施の形態にかかる半導体記憶装置（ＳＲＡＭ）は、ビット線対ＢＬ、／ＢＬ、ワード線ＷＬ０、ＷＬ１、ＷＬｍ（ｍは正の整数）、ビット線対と各ワード線に接続されたメモリセル１１、１２、１３、カラムスイッチ１４、センスアンプ１５を備える。ここで、メモリセル１１、１２、１３が、それぞれ１ビットのＳＲＡＭメモリセルに対応している。カラムスイッチ１４は、複数のビット線対から注目しているビット線対を選択する機能を有する。また、センスアンプ１５は、カラムスイッチ１４により選択されたビット線対の電位を増幅する機能を有する。本実施の形態では図が煩雑になることを避けるため、メモリセルアレイを１列のみ記載している。しかし、本実施の形態にかかる半導体記憶装置では、列方向および行方向にメモリセルを複数配置し、マトリックス状に構成してもよい。
【００２３】
次に、メモリセル１１、１２、１３の構造について説明する。なお、メモリセル１１、１２、１３の構造はそれぞれ同一であるため、本実施の形態ではメモリセル１１を例として説明する。メモリセル１１は、ｐＭＯＳ負荷トランジスタ１、２、電源電圧Ｖｃｃを供給する電源線３、４、駆動トランジスタであるｎＭＯＳトランジスタ５、６、アクセストランジスタ７、１０を備える。
【００２４】
ｐＭＯＳ負荷トランジスタ１は、ソースが電源線３に、ドレインがノード８に、ゲートがノード９に接続される。ｎＭＯＳトランジスタ５は、ドレインがノード８に、ソースが接地端子ＧＮＤに、ゲートがノード９に接続される。同様に、ｐＭＯＳ負荷トランジスタ２は、ソースが電源線４に、ドレインがノード９に、ゲートがノード８に接続される。ｎＭＯＳトランジスタ６は、ドレインがノード９に、ソースが接地端子ＧＮＤに、ゲートがノード８に接続される。
【００２５】
アクセストランジスタ７は、ビット線ＢＬとノード８との間に接続され、ゲートがワード線ＷＬ０に接続されている。また、アクセストランジスタ１０は、ビット線／ＢＬとノード９との間に接続され、ゲートがワード線ＷＬ０に接続されている。
【００２６】
また、本実施の形態にかかる半導体記憶装置は、ビット線ＢＬの高温でのリークを再現するための高温リーク再現用トランジスタＭＮ３と、ビット線ＢＬと高温リーク再現用トランジスタＭＮ３との間に接続されたトランジスタＭＮ１を有する。トランジスタＭＮ１のゲートにはＴｒｕｅ側選択信号ＤＴＳＷが供給され、信号ＤＴＳＷに基づき高温リーク再現用トランジスタＭＮ３との接続をオン・オフさせることができる。また、高温リーク再現用トランジスタＭＮ３のゲートはノード１６に接続されており、ゲートレベル発生回路２０で生成された電圧レベルに応じて、ビット線ＢＬから接地電位ＧＮＤへ電流を流すことができる。
【００２７】
同様に、本実施の形態にかかる半導体記憶装置は、ビット線／ＢＬの高温でのリークを再現するための高温リーク再現用トランジスタＭＮ４と、ビット線／ＢＬと高温リーク再現用トランジスタＭＮ４との間に接続されたトランジスタＭＮ２を有する。トランジスタＭＮ２のゲートにはＢａｒ側選択信号ＤＢＳＷが供給され、信号ＤＢＳＷに基づき高温リーク再現用トランジスタＭＮ４との接続をオン・オフさせることができる。また、高温リーク再現用トランジスタＭＮ４のゲートはノード１６に接続されており、ゲートレベル発生回路２０で生成された電圧レベルに応じて、ビット線／ＢＬから接地電位ＧＮＤへ電流を流すことができる。
【００２８】
半導体記憶装置では、各メモリセルのアクセストランジスタ７、１０のサブスレッショルド・リーク電流の影響により、ビット線ＢＬ、／ＢＬから各メモリセル側へリーク電流が流れだし、ビット線ＢＬ、／ＢＬの電位が低下する。本実施の形態にかかる半導体記憶装置では、高温リーク再現用トランジスタＭＮ３、ＭＮ４を用いてビット線ＢＬ、／ＢＬから電流を引き抜くことで、ビット線ＢＬ、／ＢＬのリークを加速させることができる。
【００２９】
次に、ゲートレベル発生回路２０について説明する。ゲートレベル発生回路２０は、高温リーク再現用トランジスタＭＮ３、ＭＮ４がビット線ＢＬ、／ＢＬから引き抜く電流に対応するゲート電圧をノード１６に供給する。ゲートレベル発生回路２０は、電源電圧Ｖｃｃを供給する電源線２１、２２、２３、ｐＭＯＳトランジスタＭＰ１、ＭＰ２、ｎＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、インバータ２６を備える。
【００３０】
ｐＭＯＳトランジスタＭＰ１は、ソースが電源線２１に、ドレインがノード２４に、ゲートがノード２７に接続されている。ｐＭＯＳトランジスタＭＰ２は、ソースが電源線２２に、ドレインとゲートがノード２４に接続されている。トランジスタＭＮ１０は、ドレインがノード２４に、ソースがノード２５に、ゲートがノード２７に接続されている。トランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９のドレインはノード２５に、ソースは接地電位ＧＮＤに接続されている。トランジスタＭＮ９のゲートは電源線２３に接続されている。インバータ２６の入力はノード２４に、出力はノード１６に接続されている。  ノード２７には加速テストモード信号ＩＯＦＦＴが供給される。また、トランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８のゲートにはそれぞれレベル設定信号Ｔ１、Ｔ２、Ｔ３、Ｔ４が供給される。
【００３１】
ゲートレベル発生回路２０では、トランジスタＭＮ５〜ＭＮ８のゲートに入力されるレベル設定信号Ｔ１〜Ｔ４をオンまたはオフして、トランジスタＭＮ１０を流れる電流を制御することで、ノード２４の電位レベルを任意のレベルに設定することが可能である。
【００３２】
例えば、各メモリセルのアクセストランジスタ７、１０のサブスレッショルド・リーク電流が多い場合、つまりビット線ＢＬから各メモリセルへ流れる電流が多い場合を想定した試験をする場合は、トランジスタＭＮ５〜ＭＮ８のうちオンするトランジスタの数を増やして、高温リーク再現用トランジスタＭＮ３のゲート電位（ノード１６の電位）を高くする。逆に、各メモリセルのアクセストランジスタ７、１０のサブスレッショルド・リーク電流が少ない場合、つまりビット線ＢＬから各メモリセルへ流れる電流が少ない場合を想定した試験をする場合は、トランジスタＭＮ５〜ＭＮ８のうちオンするトランジスタの数を少なくして、高温リーク再現用トランジスタＭＮ３のゲート電位（ノード１６の電位）を低くする。
【００３３】
また、ノード１６の電圧レベルを微調整するために、トランジスタＭＮ５〜ＭＮ９のトランジスタ能力に差を設けてもよい。
【００３４】
次に、本実施の形態にかかる半導体記憶装置の動作について説明する。図２は、本実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。まず、全てのメモリセルのノード８がＬレベル、ノード９がＨレベルとなるように、試験用データを書き込む。試験用データを書き込む場合は、ビット線ＢＬをＬレベル（例えば、０．０Ｖ）、ビット線／ＢＬをＨレベル（例えば、１．５Ｖ）とし、各ワード線ＷＬ０、ＷＬ１、ＷＬｍをＨレベル（例えば、１．５Ｖ）とする。
【００３５】
次に、ｔｍ１でワード線ＷＬ０をＨレベル、ビット線ＢＬをＨレベル、ビット線／ＢＬをＬレベルにして、メモリセル１１のノード８がＨレベル、ノード９がＬレベルとなるように、試験用データを書き込む。書き込み完了後、ｔｍ２でワード線ＷＬ０、ＷＬ１、ＷＬｍはＬレベルとなり、また、ビット線ＢＬ、／ＢＬはそれぞれＨレベルまでプリチャージされる。
【００３６】
次に、ｔｍ３、ｔｍ４で高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲートに入力される電位レベル（ノード１６の電位レベル）を設定する。なお、リーク加速試験（高温リーク再現試験）を行わない場合には、ゲートレベル発生回路２０に入力される加速テストモード信号ＩＯＦＦＴはＬレベルとする。このとき、レベル発生回路２０のノード２４はＨレベルにプリチャージされ、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲートに入力される電位レベル（ノード１６の電位レベル）はＬレベルとなり、高温リーク再現用トランジスタＭＮ３、ＭＮ４はオフ状態となる。
【００３７】
高温リーク再現試験を行う場合には、ゲートレベル発生回路２０内のレベル設定信号Ｔ１〜Ｔ４により高温リーク再現試験時の設定を行う。つまり、ゲートレベル発生回路２０のトランジスタＭＮ５〜ＭＮ８のゲートに入力されるレベル設定信号Ｔ１〜Ｔ４をオンまたはオフして、トランジスタＭＮ１０を流れる電流を制御し、ノード２４の電位レベルを任意のレベルに設定することで、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲートに入力される電位レベル（ノード１６の電位レベル）を設定する。
【００３８】
例えば、トランジスタＭＮ５をオンした場合、高温リーク再現用トランジスタＭＮ３のゲートにかかる電圧は０．００５Ｖに、トランジスタＭＮ６をオンした場合、高温リーク再現用トランジスタＭＮ３のゲートにかかる電圧は０．０１Ｖに、トランジスタＭＮ７をオンした場合、高温リーク再現用トランジスタＭＮ３のゲートにかかる電圧は０．０２Ｖに、トランジスタＭＮ８をオンした場合、高温リーク再現用トランジスタＭＮ３のゲートにかかる電圧は０．０３Ｖに、トランジスタＭＮ９をオンした場合、高温リーク再現用トランジスタＭＮ３のゲートにかかる電圧は０．０５Ｖになるようなサイズのトランジスタを設ける。
【００３９】
例えば、温度８５℃を試験温度とし、動作保証温度を１２５℃とした場合、つまり、温度８５℃の試験で１２５℃における動作を保証する場合は、まず、１２５℃で不良となる動作電圧、例えば１．２Ｖを確認する。その後、８５℃の温度条件で、１２５℃で不良となる動作電圧と同じ電圧（１．２Ｖ）で不良となるような、レベル設定信号Ｔ１〜Ｔ４の条件を求めて、レベル設定信号を設定する。
【００４０】
例えば、８５℃での試験を実施した結果、１２５℃で不良となる動作電圧と同じ電圧（１．２Ｖ）で不良となるレベル設定信号の条件が、レベル設定信号Ｔ１のみをオンにした場合であるとする。この場合は、ゲートレベル発生回路２０のノード２５は０．７Ｖ、ゲートレベル発生回路２０のノード２４は１．４Ｖ、高温リーク再現用トランジスタＭＮ３のゲート（ノード１６）は０．００５Ｖに設定される。このようにすることで、８５℃の試験において温度増加分のリーク電流を増加することができ、１２５℃で試験をすることなく、１２５℃での動作保証をすることが可能となる。
【００４１】
本実施の形態にかかる半導体記憶装置では、例として、トランジスタＭＮ５のみをオンする場合について説明する。ｔｍ３でレベル設定信号Ｔ１をＨレベルとして、トランジスタＭＮ５をオンとし、ｔｍ４で加速テストモード信号ＩＯＦＦＴをＨレベルとして、トランジスタＭＮ１０をオンとする。これにより、ゲートレベル発生回路２０のノード２５は０．７Ｖ、ノード２４は１．４Ｖ、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲート（ノード１６）は０．００５Ｖに設定される。これにより、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲートには０．００５Ｖの電圧が印加される。
【００４２】
次に、ｔｍ５でメモリセル１１に書き込まれているデータを読み出す。メモリセル１１には、ノード８にＨレベル、ノード９にＬレベルが書き込まれている。メモリセル１１に書き込まれているデータを読み出す際は、ワード線ＷＬ０をＨレベルにする。これにより、メモリセル１１のノード８とビット線ＢＬが接続される。このとき、ビット線ＢＬとメモリセル１１のノード８は共にＨレベルである。また、メモリセル１１のノード９とビット線／ＢＬも接続される。このとき、ビット線／ＢＬはＨレベル、メモリセル１１のノード９はＬレベルであるため、ビット線／ＢＬの電荷がノード９により引き抜かれ、ビット線／ＢＬの電位レベルが低下する。
【００４３】
ここで、メモリセル１２、１３には逆のデータ、つまりノード８にＬレベル、ノード９にＨレベルのデータが書き込まれている。メモリセル１２、１３のノード８はＬレベルであり、ビット線ＢＬはＨレベルであるため、ビット線ＢＬからメモリセル１２、１３のノード８へアクセストランジスタ７のサブスレッショルド・リーク電流が流れ、ビット線ＢＬの電位レベルが下がる。よって、ビット線ＢＬの電位レベルが下がるため、読み出し時のビット線ＢＬ、／ＢＬの差電位が減少し、読み出し動作電圧が悪化する。
【００４４】
次に、トランジスタＭＮ１に入力されるＴｒｕｅ側選択信号ＤＴＳＷをＨレベルとする。高温リーク再現用トランジスタＭＮ３を流れる電流は、１２５℃でのリーク電流を再現した設定となっているため、８５℃において１２５℃の場合と同等の電荷をビット線ＢＬから引き抜くことができる。
【００４５】
ＳＲＡＭの動作電圧の温度依存が大きい場合には、メモリセルのサブスレッショルド・リーク電流の変化量は大きくなり、また、ＳＲＡＭの動作電圧の温度依存が小さい場合にはメモリセルのサブスレッショルド・リーク電流の変化量は小さくなる。ここで、高温リーク再現用トランジスタＭＮ３は、メモリセルのアクセストランジスタ７の閾値と等しく設定しているため、高温リーク再現用トランジスタＭＮ３へのゲートレベル設定が同一の場合、ＳＲＡＭの動作電圧の温度依存が大きい場合には高温リーク再現用トランジスタＭＮ３のリーク電流量は大きくなり、ＳＲＡＭの動作電圧の温度依存が小さい場合には高温リーク再現用トランジスタＭＮ３のリーク電流量は小さくなる。
【００４６】
このことから、ある温度特性を有したＳＲＡＭの１２５℃で不良となる動作電圧を確認し、その後、８５℃の温度条件で、１２５℃で不良となる動作電圧と同じ電圧で不良となるような、レベル設定信号Ｔ１〜Ｔ４の条件を求めて、レベル設定信号を設定することにより、ＳＲＡＭの動作電圧がどのような温度依存に対しても、８５℃の温度条件で、１２５℃と同じ動作を再現することができる。
【００４７】
Ｔｒｕｅ側のビット線ＢＬに接続されるアクセストランジスタのリーク電流を加速させる場合には、ＤＴＳＷをＨレベルにＤＢＳＷをＬレベルに設定して加速試験を行う。同様にＢａｒ側の試験を行う場合には、ＤＴＳＷをＬレベルにＤＢＳＷをＨレベルに設定し加速試験を行う。加速試験以外の状態（通常動作時）の場合には、ＤＴＳＷ、ＤＢＳＷともにＬレベルに設定する。
【００４８】
次に、ｔｍ６でワード線ＷＬ０をＬレベル、Ｔｒｕｅ側選択信号ＤＴＳＷをＬレベルとすることで高温リーク再現試験が完了する。
【００４９】
図３は、本実施の形態にかかる半導体記憶装置の試験方法を説明するためのフローチャートである。図３の場合も同様に、８５℃での試験で１２５℃での動作を保証する場合を例として説明する。
【００５０】
まず、ステップＳ１において、適用プロセスでの最初の製品かどうか判断する。最初の製品の場合は、高温（１２５℃）で測定を行う（ステップＳ２）。このとき、ビット線対（ＢＬ、／ＢＬ）に接続される複数のメモリセル１１、１２、１３の内、任意の１つのメモリセル（注目しているメモリセル）にＨレベルを書込み、その他のメモリセルにＬレベルを書き込む。この状態、つまり注目しているメモリセル以外の複数のメモリセルによるリークが最大になる状態で、アクセストランジスタ７の動作が不良となる動作電圧（例えば、セルの電源電圧）を調査し、この値を動作不良電圧情報５０として保存する。
【００５１】
次に、ステップＳ３において８５℃の温度条件で測定を行なう。このとき、動作不良電圧情報５０に保存されている、１２５℃においてアクセストランジスタ７の動作が不良となる動作電圧と同じ電圧で不良となるように、高温リーク再現用トランジスタＭＮ３、ＭＮ４を用いてビット線から電流を引き抜く。この場合のリーク電流はレベル設定信号Ｔ１〜Ｔ４の組み合わせで決定され、このときのレベル設定信号Ｔ１〜Ｔ４の組み合わせを高温リーク再現用トランジスタの設定情報５１として保存する。
【００５２】
上記ステップＳ２とステップＳ３により、初期設定が完了する。
次に、ステップＳ４で、試験対象メモリセルに所定の電圧を書き込む。例えば、ビット線対（ＢＬ、／ＢＬ）に接続されている複数のメモリセルの内、任意の１つのメモリセルにＨレベルを書込み、その他のメモリセルにＬレベルを書き込む。
【００５３】
次に、ステップＳ５において、あらかじめ測定された高温リーク再現用トランジスタの設定情報５１を基に、高温リーク再現用トランジスタＭＮ３、ＭＮ４に印加するゲート電圧（ノード１６の電位）を決定する。そして、この電圧にあうようにゲートレベル発生回路２０内のトランジスタＭＮ５〜ＭＮ９のオン／オフを制御する。つまり、高温リーク再現用トランジスタの設定情報５１に基づいてトランジスタＭＮ５〜ＭＮ９のオン／オフを決定する。
【００５４】
次に、ステップＳ６において高温リーク再現用トランジスタＭＮ３、ＭＮ４に印加するゲート電圧（ノード１６の電位）を設定後、トランジスタＭＮ１に入力されるＴｒｕｅ側選択信号ＤＴＳＷ、または、トランジスタＭＮ２に入力されるＢａｒ側選択信号ＤＢＳＷをＨレベルとして、あらかじめ選別するための基準として設定した、１２５℃での動作保証電圧を用いて８５℃の温度条件で、設定対象ビット線の試験を実施する。
次に、ステップＳ７において試験対象メモリセルを変更し、再度ステップＳ１からステップ６を繰り返す。
【００５５】
以上で説明したように、本実施の形態にかかる半導体記憶装置では、高温リーク再現用トランジスタＭＮ３、ＭＮ４を用いてビット線ＢＬ、／ＢＬから電流を引き抜くことで、ビット線ＢＬ、／ＢＬのリークを加速させることができる。よって、室温（例えば、２５℃〜８５℃）における試験で高温でのリーク電流を再現することができるため、半導体記憶装置の試験コストを抑えることができる。
【００５６】
また、本実施の形態にかかる半導体記憶装置では、半導体記憶装置の動作電圧を保証する際に、過剰なマージンを設ける必要がなくなる。この点について、図４、図５を用いて以下で説明する。
【００５７】
図４は、半導体記憶装置の温度に対する動作電圧（最低電源電圧値）の関係を示す図である。図４の特性Ａ、特性Ｂは、それぞれ異なる閾値を有するトランジスタで構成されたＳＲＡＭの温度に対する動作電圧の関係を示している。この関係は、トランジスタの特性に基づきシミュレーションにより求めている。例えば、図４の特性Ｂを有するＳＲＡＭの場合、１２５℃で動作させるには、動作電圧はα以上でなければならないことをしめしている。
【００５８】
図４では、ＳＲＡＭの温度が高温になるほど動作電圧が高くなり、低電圧動作ができなくなることを示している。また、ＳＲＡＭの動作電圧は低いほど特性がよいため、高温になるとＳＲＡＭの特性が悪化することを示している。本実施の形態では、８５℃（低温）での動作試験で１２５℃（高温）での動作を保証する場合を例として説明する。
【００５９】
図４の特性Ａは、閾値が低いトランジスタで構成されたＳＲＡＭの特性を示しており、特性Ｂは閾値が高いトランジスタで構成されたＳＲＡＭの特性を示している。ここで、閾値が低いトランジスタは温度依存が大きいため、ＳＲＡＭの動作電圧も温度が変化すると大きく変化する（図４の値ａ参照）。一方、閾値が高いトランジスタは温度依存が小さいため、温度が変化した場合のＳＲＡＭの動作電圧の変化は、閾値が低いトランジスタで構成されたＳＲＡＭの場合よりも小さい（図４の値ｂ参照、つまりａ＞ｂの関係にある）。図４では、特性Ｂ（温度依存小）を有するＳＲＡＭのほうが、特性Ａ（温度依存大）を有するＳＲＡＭよりも動作電圧が高くなっている。
【００６０】
実際は、特性Ａ、特性Ｂそれぞれの特性を有するＳＲＡＭが混在している。このため、８５℃から１２５℃に温度が変化した場合の動作電圧の変化の値がｂよりも大きいａの場合（つまり、温度変化に対する動作電圧の変化の最も大きい値）を考慮して、選別する必要がある。よって、本実施の形態にかかる発明を適用しない場合、実際に選別をする際は、図４の１２５℃での動作保証電圧を仮にｘであるとした場合、８５℃から１２５℃に温度が変化した場合の動作電圧の変化の値の最大値ａ'を、１２５℃での動作保証電圧ｘから引いた値であるｘ−ａ'を基準として８５℃の試験で選別を行なう。ここで、１２５℃での動作保証電圧を仮にｘであるとしたが、この値は製品の仕様および規格等から設定されるものである。この選別では、特性Ａを有するＳＲＡＭは良品、特性Ｂを有するＳＲＡＭは不良と判断される。本来であれば、１２５℃での動作電圧がｘよりも低い電圧αで動作する特性Ｂを有するＳＲＡＭは、良品と判断されるべきであるが、８５℃の試験での基準電圧としたｘ−ａ'よりも、特性Ｂを有するＳＲＡＭは動作電圧が高い電圧βとなるため不良と判断されて、過剰な選別となっている。
【００６１】
本実施の形態にかかる半導体記憶装置では、このような過剰な選別を防止するために、ビット線に高温リーク再現用トランジスタを設け、低温（８５℃）における試験で高温（１２５℃）でのリーク電流を再現している。図５は、本実施の形態にかかる発明を適用して、図４と同じＳＲＡＭの選別を実施した場合を説明するための図である。特性Ｂを有するＳＲＡＭの１２５℃における動作電圧はα（ポイントＰ１）である。本実施の形態では、高温リーク再現用トランジスタを用いてビット線からのリーク電流を再現させることで、８５℃における動作電圧はα（ポイントＰ２）となる。
【００６２】
同様に、特性Ａを有するＳＲＡＭの１２５℃における動作電圧はγ（ポイントＱ１）で、高温リーク再現用トランジスタを用いてビット線からのリーク電流を再現させることで、８５℃における動作電圧はγ（ポイントＱ２）となる。１２５℃での動作保証電圧を同様にｘとすると、高温リーク再現用トランジスタを用いてビット線からのリーク電流を再現させることで、動作保証電圧ｘを基準として、８５℃での試験で選別を行う。高温リーク再現用トランジスタを用いてビット線からのリーク電流を再現させることで、特性Ｂおよび特性Ａを有するＳＲＡＭは８５℃における動作電圧がそれぞれαおよびγとなり、いずれも動作保証電圧ｘよりも低い電圧となるため、良品と判断される。このことにより、選別時に過剰な選別をすることなく半導体記憶装置の動作電圧をテストすることができる。
【００６３】
実施の形態２
次に、本発明の実施の形態２について説明する。
図６は、本実施の形態にかかる半導体記憶装置を説明するための回路図である。本実施の形態ではゲートレベル発生回路３０の構成が実施の形態１の場合と異なっている。それ以外は実施の形態１の場合と同様であるので重複した説明は省略する。
【００６４】
本実施の形態にかかる半導体記憶装置のゲートレベル発生回路３０は、電源電位Ｖｃｃを供給する電源線３１、レベル設定用の可変抵抗Ｒ１、Ｒ２を有する。可変抵抗Ｒ１は一方が電源線３１と接続され、他方が可変抵抗Ｒ２およびノード１６と接続されている。可変抵抗Ｒ２は一方が可変抵抗Ｒ２およびノード１６と接続され、他方が接地電位ＧＮＤと接続されている。
【００６５】
本実施の形態にかかる半導体記憶装置では、レベル設定用の可変抵抗Ｒ１、Ｒ２の抵抗値をヒューズ素子等で変更することにより、高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲートに供給される電位レベルを決定することが可能となる。ここで、例えば、電源電圧１．５Ｖに対して、０．１５Ｖの電位が必要な場合、レベル設定用の可変抵抗Ｒ１、Ｒ２の抵抗比を９：１にする事により、必要な電位を得ることが可能となる。
【００６６】
本実施の形態にかかる半導体記憶装置でも、実施の形態１の場合と同様の効果を得ることができる。特に本実施の形態では、ゲートレベル発生回路３０の回路構成を簡素化することができる。
【００６７】
実施の形態３
次に、本発明の実施の形態３について説明する。
図７は、本実施の形態にかかる半導体記憶装置を説明するための回路図である。本実施の形態ではゲートレベル発生回路４０の構成が実施の形態１の場合と異なっている。それ以外は実施の形態１の場合と同様であるので重複した説明は省略する。
【００６８】
本実施の形態にかかる半導体記憶装置のゲートレベル発生回路４０は、レベル発生用のポンピング容量ＣＰ１、ＣＰ２、ディスチャージトランジスタＭＮ１１、インバータ４２を有する。インバータ４２の入力にはレベル発生制御信号ＰＣが入力される。また、インバータ４２の出力はノード４１を介してポンピング容量ＣＰ１に接続されている。ポンピング容量ＣＰ１、ＣＰ２のゲートは、ノード１６（高温リーク再現用トランジスタＭＮ３、ＭＮ４のゲート）に接続されている。ディスチャージトランジスタＭＮ１１のドレインはノード１６に、ソースは接地電位ＧＮＤに接続されている。ディスチャージトランジスタＭＮ１１のゲートにはディスチャージ制御信号ＤＣが供給される。
【００６９】
次に、ゲートレベル発生回路４０の動作について説明する。
ディスチャージ制御信号ＤＣがＨレベルとなると、ノード１６はＬレベルとなる。また、このときレベル発生制御信号ＰＣはＨレベルとする。
次に、ディスチャージ信号ＤＣをＬレベルとし、レベル発生制御信号ＰＣをＬレベルとする。これにより、ノード４１はＨレベルとなり、ポンピング容量ＣＰ１の対極側に位置するノード１６の電位レベルが上昇する。また、ノード１６の電位レベルはポンピング容量ＣＰ１、ＣＰ２の容量比により決定することができる。ポンピング容量ＣＰ１、ＣＰ２の容量比の変更は、ヒューズ等で行うことができる。ここで、例えば、１．５Ｖの電源電圧で、０．１５Ｖの電位を発生させるためには、ポンピング容量ＣＰ１、ＣＰ２の容量比を１：９にする。
【００７０】
本実施の形態にかかる半導体記憶装置でも、実施の形態１の場合と同様の効果を得ることができる。特に本実施の形態では、ゲートレベル発生回路４０の回路構成を簡素化することができる。
【００７１】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００７２】
１、２  ｐＭＯＳ負荷トランジスタ
３、４  電源線
５、６  ｎＭＯＳトランジスタ
７、１０  アクセストランジスタ
８、９、１６  ノード
１１、１２、１３  メモリセル
１４  カラムスイッチ
１５  センスアンプ
２０、３０、４０  ゲートレベル発生回路
２１、２２、２３、３１  電源線
２４、２５、２７、４１  ノード
２６、４２  インバータ
ＭＮ３、ＭＮ４  高温リーク再現用トランジスタ
ＭＮ１〜ＭＮ１１  ｎＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ｐＭＯＳトランジスタ
ＷＬ０、ＷＬ１、ＷＬｍ  ワード線
ＢＬ、／ＢＬ  ビット線
【図１】
2011060340.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011060340.tif 000009
【図８】
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【図９】
2011060340.tif 000011
【図１０】
2011060340.tif 000012
【図１１】
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