(57)【要約】【課題】レベルシフトによって生じるスキューを無くす。【解決手段】電圧の振幅値がＶＰＥＲＩである内部クロック信号ＬＣＬＫ３を電圧の振幅値がＶＤＤである内部クロック信号ＬＣＬＫ４に変換するレベルシフト回路２００ａと、電圧の振幅値がＶＰＥＲＩである内部データ信号ＢＤ，ＢＥを電圧の振幅値がＶＤＤである内部データ信号ＣＤ，ＣＥに変換するレベルシフト回路２００ｂと、内部クロック信号ＬＣＬＫ４に基づいて相補の内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂを生成するクロック分割回路３００と、内部データ信号ＣＤ，ＣＥに基づいて、内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂにそれぞれ同期してデータ出力端子１４から連続的に出力する出力回路４００と、を備える。本発明によれば、出力回路４００に入力される前にレベルシフトを行っていることから、出力データ間にスキューが生じない。【選択図】図４
2011060385.tif 000002
【特許請求の範囲】
【請求項１】
データ出力端子と、
外部クロック信号に基づいて第１の電圧の振幅値を有する第１の内部クロック信号を生成するＤＬＬ回路と、
前記第１の内部クロック信号を第２の電圧の振幅値を有する第２の内部クロック信号に変換する第１のレベルシフト回路と、
前記第１の電圧の振幅値を有する第１の内部データ信号を前記第２の電圧の振幅値を有する第２の内部データ信号に変換する第２のレベルシフト回路と、
前記第２の内部クロック信号に基づいて、前記第２の電圧の振幅値を有し互いに位相の異なる少なくとも第３及び第４の内部クロック信号を含む複数の選択クロック信号を生成するクロック分割回路と、
前記第２の内部データ信号に基づいて、前記第２の電圧の振幅値を有する外部データ信号を前記複数の選択クロック信号にそれぞれ同期して前記データ出力端子から連続的に出力する出力回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２の電圧の振幅値に対応する外部電圧を受け、これに基づいて前記第１の電圧の振幅値に対応する内部電圧を生成する内部電圧生成回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部電圧は前記外部電圧よりも低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
少なくとも第１及び第２のデータ配線を含む複数のデータ配線をさらに備え、
前記出力回路は、
前記複数のデータ配線を介して供給される前記第２の内部データ信号のいずれか一つを選択するマルチプレクサと、
前記マルチプレクサによって選択された前記第２の内部データ信号を受け、これに基づいて前記外部データ信号を前記データ出力端子から出力する出力バッファと、を含み、
前記マルチプレクサは、前記複数の選択クロック信号のうち活性化された選択クロック信号に対応する前記データ配線を介して供給される前記第２のデータ信号を、該選択クロック信号に同期して選択することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３及び第４の内部クロック信号は相補の信号であり、
前記マルチプレクサは、前記第１のデータ配線を介して供給される前記第２のデータ信号を前記第３のクロック信号のアクティブエッジに同期して選択し、前記第２のデータ配線を介して供給される前記第２のデータ信号を前記第４のクロック信号のアクティブエッジに同期して選択することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データ出力端子を複数備えており、
前記第１のレベルシフト回路、前記第２のレベルシフト回路、前記クロック分割回路及び前記出力回路は、前記データ出力端子ごとに設けられていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ＤＬＬ回路は、
外部クロック信号を遅延させることによって前記第１の内部クロック信号を生成するディレイラインと、
前記第１の内部クロック信号に基づいてフィードバッククロック信号を生成するフィードバック回路と、
前記フィードバッククロック信号と前記外部クロック信号の位相を比較し、その結果に基づいて前記ディレイラインの遅延量を変化させる調整回路と、を備え、
前記フィードバック回路には、前記出力回路と同じ遅延量を有するレプリカ出力回路と、前記第１の電圧の振幅値を有する第１の内部クロック信号を前記第２の電圧の振幅値を有する前記フィードバッククロック信号に変換する第３のレベルシフト回路と、前記クロック分割回路と同じ遅延量を有するレプリカクロック分割回路とを含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記レプリカ出力回路は前記第１の内部クロック信号が入力される前記第３のレベルシフト回路の後段に配置されており、これにより、前記レプリカ出力回路には前記第２の電圧の振幅値を有する前記フィードバッククロック信号が供給され、前記レプリカ出力回路の出力信号が前記レプリカクロック分割回路に供給されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３のレベルシフト回路は前記第１の内部クロック信号が入力される前記レプリカ出力回路の後段に配置されており、これにより、前記レプリカクロック分割回路には前記第２の電圧の振幅値を有する前記フィードバッククロック信号が供給されることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ＤＬＬ回路は、
前記フィードバッククロック信号を受けて前記第１の内部クロック信号のデューティを検出するデューティ検出回路と、
前記デューティ検出回路による検出結果に基づいて前記第１の内部クロック信号のデューティを補正するデューティ補正回路と、をさらに備えることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ＤＬＬ回路は、前記レプリカクロック分割回路と前記デューティ検出回路との間に設けられ、前記フィードバッククロック信号の電圧の振幅値を前記第２の電圧の振幅値から前記第１の電圧の振幅値に変換するバッファ回路をさらに備えていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
外部クロック信号に基づいて第１の電圧の振幅値を有する第１の内部クロック信号を生成し、
前記第１の内部クロック信号を第２の電圧の振幅値を有する第２の内部クロック信号に変換し、
前記第１の電圧の振幅値を有する第１の内部データ信号を前記第２の電圧の振幅値を有する第２の内部データ信号に変換し、
前記第２の内部クロック信号に基づいて、前記第２の電圧の振幅値を有し互いに位相の異なる少なくとも第３及び第４の内部クロック信号を含む複数の選択クロック信号を生成し、
前記第２の内部データ信号に基づいて、前記第２の電圧の振幅値を有する外部データ信号を前記複数の選択クロック信号にそれぞれ同期して前記データ出力端子から連続的に出力することを特徴とする半導体装置の制御方法。
【請求項１３】
請求項１乃至１１のいずれか一項に記載の半導体装置と、
前記半導体装置に前記外部クロック信号を供給し、前記半導体装置から前記外部データ信号を受けるコントローラと、を備えるデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、外部データ信号の電圧の振幅値と内部データ信号の電圧の振幅値が異なる半導体装置及びその制御方法に関する。また、本発明は、このような半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、外部電圧よりも低い内部電圧を半導体装置内部で生成し、各種の周辺回路を内部電圧で駆動することによって消費電力を低減する方式が広く採用されている。この場合、内部信号の電圧の振幅値と外部信号の電圧の振幅値との間に差が生じることから、データパス中にレベルシフト回路を挿入し、これによって内部電圧の振幅値を外部電圧の振幅値に変換してからデータを外部に出力する必要が生じる。
【０００３】
また、クロック信号についても、大部分の周辺回路においては内部電圧の振幅値が用いられるが、外部電圧の振幅値に変換されたデータの同期を取る回路部分においては、外部電圧の振幅値に変換されたクロック信号が必要となる。このため、クロック信号についてもクロックパス中にレベルシフト回路を挿入し、これによって内部電圧の振幅値から外部電圧の振幅値に変換する必要が生じる。
【０００４】
例えば、特許文献１の図２には、ＤＬＬ回路１００の最終段であるパルス生成回路１６０の直前にレベルシフタ１３０，１３５を挿入し、これによって、ＤＬＬ回路１００から出力される内部クロック信号int.CLKPの電圧の振幅値を外部電圧の振幅値に変換している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−８４７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体装置のように、ＤＬＬ回路から出力される内部クロック信号の電圧の振幅値を外部電圧に拡大すると、ＤＬＬ回路の出力を用いる全ての回路を外部電圧で駆動しなければならず、消費電力の低減効果を十分に得ることができなくなってしまう。したがって、消費電力をより低減するためには、レベルシフト回路をより後段に配置することによって、外部電圧で動作する回路をより少なくする必要がある。
【０００７】
データを外部に出力するための回路として、最も後段に位置するのが出力回路（出力バッファ）である。したがって、出力回路より前段の回路を全て内部電圧で駆動し、出力回路内でレベルシフトを行えば、消費電力を最小とすることが可能となる。
【０００８】
ところが、ＤＤＲ（Double Data Rate）型のＳＤＲＡＭ（Synchronous DRAM）のように、クロック信号の両エッジ（立ち上がりエッジ及び立ち下がりエッジ）に同期してデータの出力を行うタイプの半導体装置では、出力回路内でレベルシフトを行うと、立ち上がりエッジに同期した出力データと立ち下がりエッジに同期した出力データとの間にスキューが生じてしまう。これは、レベルシフト回路の特性に起因するものであり、レベルシフト動作による立ち上がりエッジの遅延量と立ち下がりエッジの遅延量が異なるために生じる。
【０００９】
このようなスキューは、ＤＬＬ回路にデューティ補正機能を持たせたとしても補正不能であり、出力データの品質を低下させる原因となる。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、データ出力端子と、外部クロック信号に基づいて第１の電圧の振幅値を有する第１の内部クロック信号を生成するＤＬＬ回路と、前記第１の内部クロック信号を第２の電圧の振幅値を有する第２の内部クロック信号に変換する第１のレベルシフト回路と、前記第１の電圧の振幅値を有する第１の内部データ信号を前記第２の電圧の振幅値を有する第２の内部データ信号に変換する第２のレベルシフト回路と、前記第２の内部クロック信号に基づいて、前記第２の電圧の振幅値を有し互いに位相の異なる少なくとも第３及び第４の内部クロック信号を含む複数の選択クロック信号を生成するクロック分割回路と、前記第２の内部データ信号に基づいて、前記第２の電圧の振幅値を有する外部データ信号を前記複数の選択クロック信号にそれぞれ同期して前記データ出力端子から連続的に出力する出力回路と、を備えることを特徴とする。
【００１１】
また、本発明による半導体装置の制御方法は、外部クロック信号に基づいて第１の電圧の振幅値を有する第１の内部クロック信号を生成し、前記第１の電圧の振幅値を有する第１の内部クロック信号を第２の電圧の振幅値を有する第２の内部クロック信号に変換し、前記第１の電圧の振幅値を有する第１の内部データ信号を前記第２の電圧の振幅値を有する第２の内部データ信号に変換し、前記第２の内部クロック信号に基づいて、前記第２の電圧の振幅値を有し互いに位相の異なる少なくとも第３及び第４の内部クロック信号を含む複数の選択クロック信号を生成し、前記第２の内部データ信号に基づいて、前記第２の電圧の振幅値を有する外部データ信号を前記複数の選択クロック信号にそれぞれ同期して前記データ出力端子から連続的に出力することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、出力回路に入力される前に内部クロック信号及び内部データ信号をレベルシフトし、レベルシフトした後に内部クロック信号を複数の選択クロック信号に分割していることから、複数の選択クロック信号に同期してデータの出力を行う場合であっても、出力データ間にスキューが生じない。
【００１３】
しかも、内部クロック信号のレベルシフトをＤＬＬ回路から出力された後に行っていることから、内部電圧が外部電圧よりも低電圧であれば、消費電力の低減効果を十分に得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】（ａ）はレベルシフト回路２００ａの回路図であり、（ｂ）はレベルシフト回路２００ａの動作波形図である。
【図３】クロック分割回路３００の回路図である。
【図４】データ入出力回路４００及びその周辺の回路の回路図である。
【図５】実施形態の効果を説明するための動作波形図である。
【図６】比較例によるデータ入出力回路４００ｘ及びその周辺の回路の回路図である。
【図７】比較例の問題を説明するための動作波形図である。
【図８】ＤＬＬ回路１００の構成を示すブロック図である。
【図９】他の実施形態によるＤＬＬ回路１００ａの構成を示すブロック図である。
【図１０】本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求内容は請求項に記載の内容であることは言うまでもない。
【００１６】
すなわち、本発明は、内部クロック信号を複数の選択クロック信号に分割し、これら複数の選択クロック信号に同期して外部データ信号を出力するクロックドドライバを含む出力回路の半導体装置において、内部データ信号をそのまま出力回路に供給し出力回路内で電圧レベルシフトする（正確には、選択クロック信号で制御されるクロックドドライバと外部端子に接続される出力トランジスタとの間で内部データ信号を電圧レベルシフトする）のではなく、内部データ信号をあらかじめ電圧レベルシフトしてからその電圧レベルシフトされた信号を出力回路に供給するとともに、選択クロック信号をそれぞれ電圧レベルシフトしてそのまま出力回路に供給するのではなく、あらかじめ単相である内部クロック信号を電圧レベルシフトしてからその電圧レベルシフトされた信号を複相（相補）である複数の選択クロック信号に分割し、その複数の選択クロック信号を出力回路に供給することを技術思想とするものである。これにより、内部クロック信号を複数の選択クロック信号に分割する前に電圧レベルシフトが完了することから、更に内部データ信号をクロックドドライバに供給する前に電圧レベルシフトが完了することから、複数の選択クロック信号に同期して出力される出力データにスキューが生じない。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子（データ出力端子）１４及び電源端子１５ａ，１５ｂを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
【００２０】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，ＣＫＢに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路１００に供給する。ＤＬＬ回路１００は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫ３（第１の内部クロック信号）を生成し、これをレベルシフト回路２００ａ及びクロック分割回路３００を介して、データ入出力回路（出力回路）４００に供給する。尚、レベルシフトとは、信号の電圧振幅値を変換する動作を示し、その機能を果たす回路をレベルシフト回路と呼ぶ。
【００２１】
詳細については後述するが、レベルシフト回路２００ａは内部クロックＬＣＬＫ３をレベルシフトすることによって内部クロックＬＣＬＫ４（第２の内部クロック信号）を生成する回路であり、クロック分割回路３００は単相である内部クロックＬＣＬＫ４から相補の内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂ（選択クロック信号）を生成する回路である。ＤＬＬ回路１００、レベルシフト回路２００ａ、クロック分割回路３００及びデータ入出力回路４００の回路構成については後述する。
【００２２】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、チップセレクト信号ＣＳＢ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
【００２３】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００２４】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００２５】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをＦＩＦＯ回路６５に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してＦＩＦＯ回路６５から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。ＦＩＦＯ回路６５は、レベルシフト回路２００ｂを介してデータ入出力回路４００に接続されている。
【００２６】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路４００に接続されている。データ入出力回路４００にはクロック分割回路３００によって生成される相補の選択クロック信号ＬＣＬＫ５，ＬＣＫ５Ｂが供給されており、リード動作時においては内部クロック信号ＬＣＬＫ５，ＬＣＫ５Ｂに同期してリードデータＤＱをバースト出力する。
【００２７】
尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。後述する具体例（図４参照）では、データ入出力端子１４の数が８個である場合を図示して。後述するように、データ入出力端子１４を複数個設ける場合には、レベルシフト回路２００ａ，２００ｂ、クロック分割回路３００及びデータ入出力回路４００をデータ入出力端子１４と同数設ける必要がある。
【００２８】
電源端子１５ａ，１５ｂは、それぞれ外部電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。本明細書においては、外部電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。外部電圧ＶＤＤは内部電圧生成回路８０に供給され、外部電源電位ＶＤＤよりも低電位である内部電源電位ＶＰＥＲＩが生成される（ＶＤＤ＞ＶＰＥＲＩ）。本明細書においては、内部電源電位ＶＰＥＲＩ及び接地電位ＶＳＳ間の電圧を単に「内部電圧ＶＰＥＲＩ」と呼ぶことがある。
【００２９】
図１に示す周辺回路の大部分には内部電圧ＶＰＥＲＩが供給され、内部電圧ＶＰＥＲＩを電源として動作する。したがって、これら周辺回路が取り扱う信号の電圧の振幅値は内部電圧ＶＰＥＲＩと一致する。これに対し、入力系回路群８１や出力系回路群８２には、外部電圧ＶＤＤが供給されており、外部電圧ＶＤＤを電源として動作する。したがって、これら入力系回路群８１や出力系回路群８２が取り扱う信号の電圧の振幅値は外部電圧ＶＤＤと一致する。このように、入力系回路群８１や出力系回路群８２を除く大部分の周辺回路をより電圧の低い内部電圧ＶＰＥＲＩによって駆動していることから、消費電力を低減することが可能となる。尚、メモリセルアレイ７０においては、アレイ電圧（ＶＡＲＡＹ）や外部電圧ＶＤＤを超える高電圧（ＶＰＰ）、さらには負電圧（ＶＢＢ）なども用いられるが、これについては本発明の要旨とは直接関係ないことから、説明を省略する。
【００３０】
入力系回路群８１とは、入力回路２１，３１，４１を含む回路群である。したがって、これら入力回路２１，３１，４１からの出力信号の電圧の振幅値は外部電圧ＶＤＤと一致する。但し、これを受ける次段の回路が内部電圧ＶＰＥＲＩで動作することから、次段以降における信号の電圧の振幅値は内部電圧ＶＰＥＲＩとなる。
【００３１】
出力系回路群８２とは、レベルシフト回路２００ａ，２００ｂ、クロック分割回路３００及びデータ入出力回路４００を含む回路群である。レベルシフト回路２００ａ，２００ｂは、内部電圧ＶＰＥＲＩの振幅値を有する信号を外部電圧ＶＤＤの振幅値を有する信号に変換する回路である。すなわち電圧の振幅値を拡大する回路である。したがって、クロック分割回路３００及びデータ入出力回路４００が取り扱う信号の電圧の振幅値は外部電圧ＶＤＤとなる。
【００３２】
図２（ａ）はレベルシフト回路２００ａの回路図であり、図２（ｂ）はレベルシフト回路２００ａの動作波形図である。
【００３３】
図２（ａ）に示すように、レベルシフト回路２００ａは、ソースが外部電源電位ＶＤＤに接続され、クロスカップルされたＰチャンネル型ＭＯＳトランジスタ２０１，２０２と、ソースが接地電位ＶＳＳに接続され、それぞれトランジスタ２０１，２０２に直列接続されたＮチャンネル型ＭＯＳトランジスタ２０３，２０４とを備えている。トランジスタ２０３のゲート電極には電圧の振幅値が内部電圧ＶＰＥＲＩである内部クロック信号ＬＣＬＫ３が供給され、トランジスタ２０４のゲート電極にはインバータ２０５によってその反転信号が供給される。出力は、トランジスタ２０２と２０４の接続点から取り出される。
【００３４】
かかる回路構成により、図２（ｂ）に示すように、内部クロック信号ＬＣＬＫ３が遷移すると、レベルシフト回路２００ａの出力である内部クロック信号ＬＣＬＫ４も遷移する。内部クロック信号ＬＣＬＫ４の電圧の振幅値は外部電圧ＶＤＤと一致するため、レベルシフト回路２００ａによって電圧の振幅値がＶＰＥＲＩからＶＤＤに拡大されたことになる。
【００３５】
内部クロック信号ＬＣＬＫ３の遷移と内部クロック信号ＬＣＬＫ４の遷移は完全に同時ではなく、内部クロック信号ＬＣＬＫ４に若干の遅れが生じる。この遅れは、立ち上がりと立ち下がりとで異なり、立ち下がり時における遅延の方が大きい。典型的な数値を挙げると、立ち上がり時における遅延が５００ｐｓであり、立ち下がり時における遅延が７５０ｐｓである。つまり、立ち下がり時における遅延の方が２５０ｐｓ大きい。その結果、内部クロック信号ＬＣＬＫ４のデューティは、内部クロック信号ＬＣＬＫ３のデューティよりも若干大きくなる。
【００３６】
レベルシフト回路２００ｂの回路構成についても、図２（ａ）に示したレベルシフト回路２００ａと同様である。すなわち、ＦＩＦＯ回路６５から供給される電圧の振幅値がＶＰＥＲＩである内部データ信号ＢＤ，ＢＥ（第１の内部データ信号）を、電圧の振幅値がＶＤＤである内部データ信号ＣＤ，ＣＥ（第１の内部データ信号）に変換する役割を果たす。
【００３７】
図３は、クロック分割回路３００の回路図である。
【００３８】
図３に示すように、クロック分割回路３００は、偶数段のインバータが直列接続されたパス３０１と、奇数段のインバータが直列接続されたパス３０２とを有している。いずれのパスにもレベルシフト回路２００ａの出力である内部クロック信号ＬＣＬＫ４が入力されており、パス３０１からは内部クロック信号ＬＣＬＫ５が出力され、パス３０２からは内部クロック信号ＬＣＬＫ５Ｂが出力される。パス３０１とパス３０２は、インバータの段数が相違しているが、全体の信号遅延時間が互いに一致するよう設計されている。このため、内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂは正確な相補信号となる。
【００３９】
図４は、データ入出力回路４００及びその周辺の回路の回路図である。
【００４０】
図４に示すように、データ入出力回路４００は、データ配線４０１，４０２を介してそれぞれ供給される内部データ信号ＣＤ，ＣＥを受けるマルチプレクサ４１０と、マルチプレクサ４１０の出力である信号ＤＱ０Ｐ，ＤＱ０Ｎを受け、これに基づいてリードデータ（外部データ信号）ＤＱ０をデータ入出力端子１４から出力する出力バッファ４２０とを含んでいる。
【００４１】
マルチプレクサ４１０は、データ配線４０１を介して供給される内部データ信号ＣＤを内部クロック信号ＬＣＬＫ５の立ち上がりエッジに同期して出力するクロックドドライバであるとともに、データ配線４０２を介して供給される内部データ信号ＣＥを内部クロック信号ＬＣＬＫ５Ｂの立ち上がりエッジに同期して出力する。マルチプレクサ４１０の出力である信号ＤＱ０Ｐ，ＤＱ０Ｎは、出力バッファ４２０を構成するＰチャンネル型ＭＯＳトランジスタ４２１（出力トランジスタ）及びＮチャンネル型ＭＯＳトランジスタ４２２（出力トランジスタ）のゲート電極にそれぞれ供給される。これにより、内部クロック信号ＬＣＬＫ５の立ち上がりエッジにおいては、内部データ信号ＣＤの論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルの外部データ信号ＤＱが出力される。同様に、内部クロック信号ＬＣＬＫ５Ｂの立ち上がりエッジにおいては、内部データ信号ＣＥの論理レベルに基づいてトランジスタ４２１，４２２のいずれか一方がオンし、ハイレベル又はローレベルの外部データ信号ＤＱが出力される。これにより、データ入出力端子１４からは、外部データ信号ＤＱ０が連続的に出力される。
【００４２】
ここで、データ配線４０１，４０２を介して供給される内部データ信号ＣＤ，ＣＥは、いずれもレベルシフト回路２００ｂを経由した信号である。すなわち、その電圧の振幅値はすでに外部電圧ＶＤＤと一致している。このため、データ入出力回路４００内にレベルシフト回路を設ける必要はない。そして、上述の通り、クロック分割回路３００より供給される内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂは、すでにレベルシフトされた正確な相補信号であることから、これらに基づいて連続的に出力されるリードデータＤＱ０にはスキューが生じない。
【００４３】
尚、図４においては、一例として、データ入出力端子１４が８個設けられている場合を示している。つまり、本例では、８ビットのリードデータＤＱ０〜ＤＱ７が並列に出力される。図４に示すように、データ入出力端子１４が８個設けられている場合、レベルシフト回路２００ａ，２００ｂ、クロック分割回路３００及びデータ入出力回路４００についても８セット設けられる。
【００４４】
また、図１及び図４においては示されていないが、データストローブ信号（ＤＱＳ，ＤＱＳＢ）についても、リードデータＤＱと同じ方法で生成される。次に説明する動作波形図においては、データストローブ信号を用いて本実施形態の効果を説明する。データストローブ信号は相補の信号であり、本実施形態の効果を説明する上で好適だからである。
【００４５】
図５は、本実施形態の効果を説明するための動作波形図である。
【００４６】
図５に示すように、内部クロック信号ＬＣＬＫ３が立ち上がると、これに連動してデータストローブ信号ＤＱＳが立ち上がり、データストローブ信号ＤＱＳＢが立ち下がる。逆に、内部クロック信号ＬＣＬＫ３が立ち下がると、これに連動してデータストローブ信号ＤＱＳが立ち下がり、データストローブ信号ＤＱＳＢが立ち上がる。ここで、内部クロック信号ＬＣＬＫ３のエッジとデータストローブ信号ＤＱＳ、ＤＱＳＢの対応するエッジとの間には、所定の遅延時間Ｄが存在する。かかる遅延時間Ｄは、レベルシフト回路２００ａなど信号経路上に存在する各種回路の動作遅延による。
【００４７】
しかしながら、本実施形態では、クロック分割回路３００によって相補の内部クロック信号ＬＣＬＫ５，ＬＣＬＫ５Ｂを生成する前にレベルシフト回路２００ａによって電圧の振幅値を変換していることから、図２（ｂ）を用いて説明したとおり、レベルシフト時に生じる遅延が立ち上がりと立ち下がりとで異なる場合であっても、データストローブ信号ＤＱＳ，ＤＱＳＢにスキューは生じない（スキュー＝０ｐｓ）。
【００４８】
図６は、比較例によるデータ入出力回路４００ｘ及びその周辺の回路の回路図である。
【００４９】
図６に示す比較例では、本実施形態とは異なり、レベルシフトされていない内部クロック信号ＬＣＬＫ３がクロック分割回路３００ｘに入力され、これにより生成される相補の内部クロック信号ＬＣＬＫ５ｘ，ＬＣＬＫ５Ｂｘがマルチプレクサ４１０ｘに入力されている。そして、マルチプレクサ４１０ｘの後段にレベルシフト回路２００ｘが設けられており、ここではじめて電圧の振幅値の拡大が行われる。
【００５０】
図７は、比較例の問題を説明するための動作波形図である。
【００５１】
図７に示すように、比較例においては、内部クロック信号ＬＣＬＫ３の立ち上がりに応答したデータストローブ信号ＤＱＳの立ち上がりタイミングと、データストローブ信号ＤＱＳＢの立ち下がりタイミングにスキューが生じている。同様に、内部クロック信号ＬＣＬＫ３の立ち下がりに関しても同様である。これは、選択クロックＬＣＬＫ５，ＬＣＬＫ５Ｂと内部データ信号ＣＤ，ＣＥとの同期を取った後に、内部データ信号のレベル変換を行っているからに他ならない。つまり、レベルシフト回路２００ｘによって生じるスキューがそのままデータストローブ信号ＤＱＳ，ＤＱＳＢに現れてしまう。上述した例のように、レベルシフトによって生じるスキューが２５０ｐｓであれば、２５０ｐｓのスキューがそのままデータストローブ信号ＤＱＳ，ＤＱＳＢに現れることになる。
【００５２】
このような問題は本実施形態では生じず、スキューのないリードデータＤＱ（及びデータストローブ信号ＤＱＳ，ＤＱＳＢ）を出力することが可能となる。
【００５３】
図８は、ＤＬＬ回路１００の構成を示すブロック図である。
【００５４】
図８に示すように、ＤＬＬ回路１００は、ディレイライン１０１，１０２と、カウンタ回路１１１，１１２と、分周回路１２０と、位相検出回路１３０と、フィードバック回路１４０と、デューティ検出回路１５０と、信号合成器１６０とを含んでいる。これら回路のブロックのうち、フィードバック回路１４０については外部電圧ＶＤＤで動作し、他の回路ブロックについては内部電圧ＶＰＥＲＩで動作する。
【００５５】
ディレイライン１０１は、内部クロック信号ＰｒｅＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ１を生成する回路である。ディレイライン１０１を用いた遅延量の調整は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差に基づいて行われる。ここで、フィードバッククロック信号ｆｂＣＬＫとは、内部クロック信号ＬＣＬＫ３に基づきフィードバック回路１４０によって生成される信号である。
【００５６】
一方、ディレイライン１０２は、インバータ１０３によって反転された内部クロック信号ＰｒｅＣＬＫＢを遅延させることによって内部クロック信号ＬＣＬＫ２を生成する回路である。ディレイライン１０２を用いた遅延量の調整は、フィードバッククロック信号ｆｂＣＬＫのデューティに基づいて行われる。
【００５７】
ディレイライン１０１，１０２によって生成された内部クロック信号ＬＣＬＫ１，ＬＣＬＫ２は信号合成器１６０に入力され、これによって内部クロック信号ＬＣＬＫ３が生成される。
【００５８】
特に限定されるものではないが、ディレイライン１０１，１０２には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。ディレイライン１０１の遅延量は、カウンタ回路１１１のカウント値によって調整され、ディレイライン１０２の遅延量は、カウンタ回路１１２のカウント値によって調整される。
【００５９】
カウンタ回路１１１のカウント値は、位相検出信号ＰＤに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、位相検出信号ＰＤが位相の進みすぎを示している場合、カウンタ回路１１１はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これにより、内部クロック信号ＬＣＬＫ１の立ち上がりエッジが遅らされる。逆に、位相検出信号ＰＤが位相の遅れを示している場合、カウンタ回路１１１はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これにより、内部クロック信号ＬＣＬＫ１の立ち上がりエッジが早められる。このように、ディレイライン１０１は、位相差に基づいて内部クロック信号ＬＣＬＫ１の立ち上がりエッジの位置を調整する。
【００６０】
分周回路１２０は、内部クロック信号ＰｒｅＣＬＫを分周することによりサンプリングクロック信号ＳＹＮＣＬＫを生成する回路である。サンプリングクロック信号ＳＹＮＣＬＫはカウンタ回路１１１，１１２に供給され、カウント値の更新タイミングを示す同期信号として用いられる。分周回路１２０を用いている理由は、カウンタ回路１１１，１１２の更新及びディレイライン１０１，１０２の遅延量変更にはある一定の時間が必要だからであり、内部クロック信号ＰｒｅＣＬＫの毎周期ごとにカウンタ回路１１１，１１２の更新及びディレイライン１０１，１０２の遅延量変更を行うことは困難だからである。また、カウンタ回路１１１，１１２の更新及びディレイライン１０１，１０２の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。
【００６１】
位相検出回路１３０は、内部クロック信号ＰｒｅＣＬＫとフィードバッククロック信号ｆｂＣＬＫとの位相差を検出する回路である。上述の通り、フィードバッククロック信号ｆｂＣＬＫは、内部クロック信号ＬＣＬＫ３に基づきフィードバック回路１４０によって生成される信号である。
【００６２】
一方、カウンタ回路１１２のカウント値は、デューティ検出信号ＤＣＣに基づき、サンプリングクロック信号ＳＹＮＣＬＫに同期して更新される。具体的には、デューティ検出信号ＤＣＣが５０％未満のデューティを示している場合、カウンタ回路１１２はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントする。これにより、内部クロック信号ＬＣＬＫ２の立ち上がりエッジが遅らされる。逆に、デューティ検出信号ＤＣＣが５０％超のデューティを示している場合、カウンタ回路１１２はサンプリングクロック信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントする。これにより、内部クロック信号ＬＣＬＫ２の立ち上がりエッジが早められる。このように、ディレイライン１０２は、デューティに基づいて内部クロック信号ＬＣＬＫ２の立ち上がりエッジの位置を調整する。
【００６３】
デューティ検出信号ＤＣＣは、デューティ検出回路１５０によって生成される。デューティ検出回路１５０は、フィードバック回路１４０から出力されるフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢを受け、これらに基づいて内部クロック信号ＬＣＬＫ１のデューティを検出する。フィードバック回路１４０から出力された直後のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢは電圧の振幅値が外部電圧ＶＤＤと一致しているが、内部電圧ＶＰＥＲＩによって動作するバッファ回路１５１を経由することによって、その電圧の振幅値が内部電圧ＶＰＥＲＩの電圧の振幅値に縮小される。したがって、デューティ検出回路１５０に入力されるフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢの電圧の振幅値は、内部電圧ＶＰＥＲＩと一致している。
【００６４】
図８に示すように、フィードバック回路１４０は、レベルシフト回路１４１、レプリカ出力回路１４２及びレプリカクロック分割回路１４３が直列接続された構成を有している。
【００６５】
レベルシフト回路１４１は、図２（ａ）に示したレベルシフト回路２００ａと同じ回路構成を有している。したがって、フィードバック回路１４０から出力されるフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢの電圧の振幅値は外部電圧ＶＤＤと一致する。
【００６６】
レプリカ出力回路１４２は、図４に示したデータ入出力回路４００と実質的に同一の回路構成を有しており、データ入出力回路４００の遅延量と同じ遅延をフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢに与える役割を果たす。但し、レプリカ出力回路１４２に含まれるトランジスタのサイズとしては、出力バッファ４２０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００６７】
レプリカクロック分割回路１４３は、図３に示したクロック分割回路３００と実質的に同一の回路構成を有しており、クロック分割回路３００の遅延量と同じ遅延をフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢに与える役割を果たす。レプリカクロック分割回路１４３によって生成される相補のフィードバッククロック信号ｆｂＣＬＫ，ｆｂＣＬＫＢは、上述の通りバッファ回路１５１を介してデューティ検出回路１５０に供給される。また、一方のフィードバッククロック信号ｆｂＣＬＫは、位相検出回路１３０に供給される。位相検出回路１３０は内部電圧ＶＰＥＲＩで動作するため、その出力である位相検出信号ＰＤの電圧の振幅値はＶＰＥＲＩである。
【００６８】
以上がＤＬＬ回路１００の構成である。かかる構成により、ＤＬＬ回路１００によって生成される内部クロック信号ＬＣＬＫ３は、レベルシフト回路２００ａ、クロック分割回路３００及びデータ入出力回路４００による遅延を考慮して位相制御される結果、出力されるリードデータＤＱやデータストローブ信号ＤＱＳ，ＤＱＳＢの位相は、外部クロック信号ＣＫ，ＣＫＢの位相と正確に一致することになる。
【００６９】
また、ＤＬＬ回路１００の出力である内部クロック信号ＬＣＬＫ３は、電圧の振幅値がＶＤＤではなくＶＰＥＲＩであることから、これを用いる後段の回路を内部電圧ＶＰＥＲＩで動作させることができる。このため、特許文献１に記載の半導体装置と比べて、消費電力を低減することが可能となる。
【００７０】
さらに、レベルシフト回路２００ａによるデューティのずれがレベルシフト回路１４１によって再現される結果、リードデータＤＱやデータストローブ信号ＤＱＳ，ＤＱＳＢのデューティが正しく５０％となるよう、内部クロック信号ＬＣＬＫ３のデューティが調整される。つまり、レベルシフト回路２００ａが有する特性、すなわち、立ち上がりの遅延よりも立ち下がりの遅延の方が大きいという特性が、リードデータＤＱやデータストローブ信号ＤＱＳ，ＤＱＳＢに反映されることなくキャンセルされることから、高い信号品質を得ることが可能となる。更に、フィードバック回路にレベルシフト回路１４１、レプリカ出力回路１４２及びレプリカクロック分割回路１４３が含まれていることと、クロック分割回路３００の出力波形と相似なレプリカクロック分割回路１４３の出力（相補な複数の信号であるｆｂＣＬＫ，ｆｂＣＬＫＢ）が、デューティ検出回路１５０に入力され、データ入出力回路４００内の各信号が完全にシミュレートされていることに注意が必要である。
【００７１】
尚、上記のＤＬＬ回路１００においては、レベルシフト回路１４１によって電圧の振幅値が外部電圧ＶＤＤまで拡大されたクロックがレプリカ出力回路１４２に供給されることから、レプリカ出力回路１４２とデータ入出力回路４００の動作条件が完全に一致する。これにより、データ入出力回路４００による信号遅延をより正確に再現することが可能となる。
【００７２】
図９は、他の実施形態によるＤＬＬ回路１００ａの構成を示すブロック図である。
【００７３】
図９に示すＤＬＬ回路１００ａは、フィードバック回路１４０に含まれるレベルシフト回路１４１とレプリカ出力回路１４２の位置が逆である点において、図８に示したＤＬＬ回路１００と相違している。その他の点については、図８に示したＤＬＬ回路１００と同一である。図９に示すＤＬＬ回路１００ａによれば、レベルシフト前の内部クロック信号ＬＣＬＫ３がレプリカ出力回路１４２に供給されることから、消費電力をより低減することが可能となる。
【００７４】
図１０は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。
【００７５】
図１０に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００７６】
また、図１０には、簡単のためシステムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１０に示すメモリシステムデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００７７】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１０に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００７８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７９】
例えば、上記実施形態ではＤＬＬ回路を搭載したＳＤＲＡＭを例に説明したが、本発明の適用範囲がこれに限定されるものではなく、メモリ以外の半導体装置に本発明を適用しても構わない。具体的には、ＤＬＬ回路を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。
【００８０】
また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。
【００８１】
また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、使用する半導体基板は、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【００８２】
更に、レベルシフト回路やデータ入出力回路などの回路形式は、実施形態において開示した回路形式に限定されない。
【００８３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８４】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ    電源端子
２１      クロック入力回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      モードレジスタ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
６４      データアンプ
６５      ＦＩＦＯ回路
７０      メモリセルアレイ
８０      内部電圧生成回路
８１      入力系回路群
８２      出力系回路群
１００，１００ａ    ＤＬＬ回路
１０１，１０２      ディレイライン
１１１，１１２      カウンタ回路
１２０    分周回路
１３０    位相検出回路
１４０    フィードバック回路
１４１    レベルシフト回路
１４２    レプリカ出力回路
１４３    レプリカクロック分割回路
１５０    デューティ検出回路
１５１    バッファ回路
１６０    信号合成器
２００ａ，２００ｂ    レベルシフト回路
３００    クロック分割回路
４００    データ入出力回路
４０１，４０２    データ配線
４１０    マルチプレクサ
４２０    出力バッファ
５００    データ処理システム
５１０    システムバス
５２０    データプロセッサ
５４０    ストレージデバイス
５５０    Ｉ／Ｏデバイス
【図１】
2011060385.tif 000003
【図２】
2011060385.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2011060385.tif 000008
【図７】
2011060385.tif 000009
【図８】
2011060385.tif 000010
【図９】
2011060385.tif 000011
【図１０】
2011060385.tif 000012