(57)【要約】【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。【選択図】図７
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【特許請求の範囲】
【請求項１】
ＣＭＯＳレイアウトを有する半導体集積回路であって、
基板と、
前記基板に、第１方向に沿って形成されたＮウェルと、
前記基板に、前記第１方向に沿って形成され、素子分離領域を介して前記Ｎウェルの隣に形成されたＰウェルと、
前記素子分離領域よりも下の前記基板に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェルと、
前記第２方向に沿って形成され、前記ディープＮウェルに隣接して形成されたディープＰウェルと
を具備する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記基板は、
前記Ｎウェルと前記Ｐウェルとが形成されるウェル形成層領域と、
前記ウェル形成層領域の下に配置され、前記ディープＮウェルと前記ディープＰウェルとが形成されるディープウェル形成層領域と、
前記ディープウェル形成層領域の下に配置される基板下層領域と
を備える
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記基板下層領域は、
前記ディープＮウェルまたは前記ディープＰウェルのどちらか一方と同じ導電型の半導体で形成され、前記ディープＮウェルまたは前記ディープＰウェルのどちらか一方よりも低濃度の不純物を含む
半導体集積回路。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路において、さらに、
前記Ｐウェルを挟んで前記Ｎウェルに並んで配置された他のＮウェルと、
前記Ｎウェルを挟んで前記Ｐウェルに並んで配置された他のＰウェルと
を備え、
前記ディープＮウェルは、
前記Ｎウェルと他のＮウェルとを電気的に接続し、
前記ディープＰウェルは、
前記Ｐウェルと他のＰウェルとを電気的に接続する
半導体集積回路。
【請求項５】
請求項１から４のいずれか１項に記載の半導体集積回路において、
前記基板が、
１ｅ１５／ｃｍ３程度の不純物を含むとき、
前記ディープＮウェルは、
１ｅ１７／ｃｍ３以上の不純物を含有し、
前記ディープＰウェルは、
１ｅ１７／ｃｍ３以上の不純物を含有する
半導体集積回路。
【請求項６】
請求項１から５のいずれか１項に記載の半導体集積回路において、
前記ディープＮウェルと前記ディープＰウェルの各々のピーク深さが１μｍ程度である
半導体集積回路。
【請求項７】
請求項１から６のいずれか１項に記載の半導体集積回路において、
前記Ｎウェルは、
複数のＰチャネルトランジスタを備え、
前記Ｐウェルは、
複数のＮチャネルトランジスタを備え、
前記ディープＮウェルは、
上層に配置された前記複数のＰチャネルトランジスタの少なくとも１つに発生し、前記Ｐチャネルトランジスタの誤動作の原因になる過剰キャリアを、前記複数のＮウェルの各々を介して接地線に供給し、
前記ディープＰウェルは、
上層に配置された前記複数のＮチャネルトランジスタの少なくとも１つに発生し、前記Ｎチャネルトランジスタの誤動作の原因になる
た過剰キャリアを、前記複数のＰウェルの各々を介して電源線に供給する
半導体集積回路。
【請求項８】
基板と、
前記基板に、第１方向に沿って形成された複数のＮウェルと、
前記複数のＮウェルの間に配置され、前記基板に、前記第１方向に沿って形成された複数のＰウェルと、
素子分離領域と、
前記素子分離領域よりも下の前記基板に形成され、前記第１方向と異なる第２方向に沿って形成された複数のディープＮウェルと、
前記複数のディープＮウェルの間に配置され、前記第２方向に沿って形成された複数のディープＰウェルと
を具備し、
前記複数のディープＮウェルの各々は、
前記複数のＮウェルの各々のＮウェル抵抗を小さくするように前記複数のＮウェルに接続され、
前記複数のディープＰウェルの各々は、
前記複数のＰウェルの各々のＰウェル抵抗を小さくするように前記複数のＰウェルに接続される
半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記複数のディープＮウェルの各々は、
上層に配置された前記複数のＮウェルの少なくとも１つに発生した過剰キャリアを、前記複数のＮウェルの各々を介して電源線に供給し、
前記複数のディープＰウェルの各々は、
上層に配置された前記複数のＰウェルの少なくとも１つに発生した過剰キャリアを、前記複数のＰウェルの各々を介して接地線に供給する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にＣＭＯＳレイアウトを有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体製造技術の進歩によって、製造される半導体集積回路の高集積化が進み、その半導体集積回路を構成するトランジスタなどの素子の微細化が急速に進んできている。そのため、素子の微細化に伴うソフトエラーやラッチアップを考慮した半導体技術が知られている（例えば、特許文献１、２参照）。
【０００３】
特許文献１には、Ｐ型半導体基板の表面からその内部に亘って複数のＮウェル領域と複数のＰウェル領域とが基板主面方向に交互に並ぶように形成された半導体集積回路が記載されている。その半導体集積回路のＰ型半導体基板におけるＮウェル領域、及びＰウェル領域の下側に、Ｄｅｅｐ−Ｎウェル領域が形成されている。そのＤｅｅｐ−Ｎウェル領域によって、Ｎウェル領域同士が電気的に接続されている。また、Ｐウェル領域の少なくとも一部分は、Ｐ型半導体基板におけるＤｅｅｐ−Ｎウェル領域が形成されていない領域と接続している。
【０００４】
特許文献２には、高濃度基板（ＰｏｎＰ＋基板）に、ＰウェルとＮウェルとを形成し、その下層に埋め込みＮウェルを形成した半導体集積回路が記載されている。そのＰウェルにＮＭＯＳＦＥＴを形成し、そのＮウェルにＰＭＯＳＦＥＴを形成している。そして、ＰウェルのＰウェル電位を、所定電位にするＰウェル電位接続部を設け、このＰウェル電位接続部の直下領域には、埋め込みＮウェルが存在しない領域を設けている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１２０８５２号公報
【特許文献２】特開２００５−１４２３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、ＰウェルとＰ型基板とが電気的に接続された領域が残るように、Ｎウェル同士を電気的に接続するＤｅｅｐ−Ｎウェルを設けている。そのため、Ｐウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させている。また、特許文献２に記載の技術では、その埋め込みＮウェルによって、ソフトエラー耐性を向上させ、Ｐウェルを基板に接続することで、ラッチアップ耐性を向上させている。近年の半導体集積回路に対する高機能化や高性能化の要求に伴って、ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
上記の課題を解決するために、ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、前記基板（２）に、第１方向に沿って形成されたＮウェル（５）と、前記基板（２）に、前記第１方向に沿って形成され、素子分離領域（７）を介して前記Ｎウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、前記素子分離領域（７）よりも下の前記基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、前記第２方向に沿って形成され、前記ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。
【０００９】
複数のＮウェル（５）は、その下のディープＮウェル（３）を介して互い電気的に接続されている。そのため、実質的なＮウェル抵抗が低減される、同様に、複数のＰウェル（６）は、その下に配置されたディープＰウェル（４）を介して互いに電気的に接続される、そのため、Ｐウェル抵抗が低減される。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ソフトエラー耐性やラッチアップ耐性の高い半導体集積回路を構成することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の半導体集積回路１の構成を例示する平面図である。
【図２】図２は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。
【図３】図３は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。
【図４】図４は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。
【図５】図５は、本実施形態の半導体集積回路１の構成を概念的に例示する概念図である。
【図６】図６は、本実施形態のディープＮウェル３とディープＰウェル４とを形成するときの条件を例示するグラフである。
【図７】図７は、本実施形態の半導体集積回路１における、過剰キャリア発生時の過剰キャリアの流れを示す平面図である。
【図８】図８は、Ｐウェル電位変動時のＳＲＡＭのスタティックノイズマージン（ＳＮＭ）の状態を例示するグラフである。
【図９】図９は、異なる構造のＳＲＡＭセルにおける、ウェル抵抗の違いを例示するグラフである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図１は、本実施形態の半導体集積回路１の構成を例示する平面図である。本実施形態の半導体集積回路１は、アレイ状に配置された複数のトランジスタ（ＮチャネルＭＯＳトランジスタ８、ＰチャネルＭＯＳトランジスタ９）を備えている。
【００１３】
図１を参照すると、本実施形態の半導体集積回路１は、特定の方向に沿って延伸するＮウェル５と、Ｐウェル６と、ＳＴＩ（Shallow  Trench  Isolation：素子分離領域）７とを備えている。そのＳＴＩ（Shallow  Trench  Isolation：素子分離領域）７は、Ｎウェル５とＰウェル６とを分離している。Ｎウェル５とＰウェル６は、ストライプ状に交互に配置されている。そのＮウェル５には、複数のＰチャネルＭＯＳトランジスタ９が形成されている。また、そのＰウェル６には、複数のＮチャネルＭＯＳトランジスタ８が形成されている。複数のＮチャネルＭＯＳトランジスタ８の各々は、ゲート電極１１と、Ｎ＋拡散層１２と、Ｎ＋拡散層１３とを備えている。複数のＰチャネルＭＯＳトランジスタ９の各々は、ゲート電極１５と、Ｐ＋拡散層１６と、Ｐ＋拡散層１７とを備えている。半導体集積回路１は、ＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを組み合わせてＣＭＯＳトランジスタを形成する。
【００１４】
本実施形態の半導体集積回路１は、ディープＮウェル３とディープＰウェル４とを備えている。その半導体集積回路１において、上述のＮウェル５とＰウェル６は、概ね同層に形成されている。ディープＮウェル３とディープＰウェル４は、Ｎウェル５またはＰウェル６が形成される層の下に形成されている。ここにおいて、ディープＮウェル３またはディープＰウェル４は、Ｎウェル５やＰウェル６が延伸する方向と異なる方向に沿って形成されている。なお、以下の本実施形態においては、ディープＮウェル３またはディープＰウェル４が、Ｎウェル５やＰウェル６が延伸する方向と概ね直角に延伸している場合を例示している。
【００１５】
図２は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図２は、上述の図１におけるＡ−Ａ’断面を例示している。Ａ−Ａ’断面における半導体集積回路１は、交互に配置されたＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを備えている。図２を参照すると、ＮチャネルＭＯＳトランジスタ８は、Ｐウェル６に設けられている。ＮチャネルＭＯＳトランジスタ８のゲート電極１１は、ゲート絶縁膜１４を介して、そのチャネル領域の上に形成されている。また、ＰチャネルＭＯＳトランジスタ９は、Ｎウェル５に設けられている。ＰチャネルＭＯＳトランジスタ９のゲート電極１５は、ゲート絶縁膜１８を介して、そのチャネル領域の上に形成されている。
【００１６】
本実施形態の半導体集積回路１のＡ−Ａ’断面において、交互に配置されたＮウェル５とＰウェル６の下には、ディープＮウェル３が形成されている。そのディープＮウェル３は、Ｎウェル５とＰウェル６とが形成される層の下で、かつ、半導体基板２よりも上の層に位置している。図２に示されているように、そのディープＮウェル３は、複数のＮウェル５の各々の下部において、それらを電気的に接続している。
【００１７】
図３は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図３は、上述の図１におけるＢ−Ｂ’断面を例示している。Ｂ−Ｂ’断面における半導体集積回路１は、交互に配置されたＮウェル５とＰウェル６の下に形成されたディープＰウェル４を備えている。そのディープＰウェル４は、複数のＰウェル６の各々の下部において、それらを電気的に接続している。
【００１８】
図４は、本実施形態の半導体集積回路１の断面の構成を例示する断面図である。図４は、上述の図１におけるＣ−Ｃ’断面を例示している。図４を参照すると、Ｐウェル６（または図示されていないＮウェル５）の下において、ディープＮウェル３とディープＰウェル４とが交互に配置されている。
【００１９】
図５は、本実施形態の半導体集積回路１の構成を概念的に例示する概念図である。図５に例示する半導体構造物は、図１に例示した本実施形態の半導体集積回路１のＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９とを省略している。図５に示されているように、Ｎウェル５とＰウェル６は、交互に配置されることによって縞状のウェルを構成している。ディープＮウェル３とディープＰウェル４とは、その縞の方向と異なる方向の縞模様を形成するように配置されている。なお、本実施形態の半導体集積回路１において、ディープＮウェル３やディープＰウェル４の幅は、Ｎウェル５やＰウェル６の幅と同等であっても良いし、Ｎウェル５やＰウェル６の幅を基準にしたとき、その幅の数倍〜十数倍程度の幅であっても良い。
【００２０】
本実施形態の半導体集積回路１は、トランジスタのソースやドレインとなる拡散層が形成されるＮウェル５とＰウェル６とを備えている。そのＮウェル５とＰウェル６は、特定の方向に延伸するように形成されている。また、ＮチャネルＭＯＳトランジスタ８とＰチャネルＭＯＳトランジスタ９との周辺の表面付近には、ＳＴＩ（Shallow  Trench  Isolation：素子分離領域）７が形成されている。本実施形態の半導体集積回路１は、離れて配置されている複数のＮウェル５を、ディープＮウェル３によって電気的に接続し、離れて配置されている複数のＰウェル６を、ディープＰウェル４によって電気的に接続している。図６は、本実施形態のディープＮウェル３とディープＰウェル４とを形成するときの条件を例示するグラフである。図６の（ａ）〜（ｄ）に示されているように、ディープＮウェル３またはディープＰウェル４は、ピーク濃度が１ｅ１７〜１ｅ１８／ｃｍ３、ピーク深さが１μｍ程度であることが好ましい。なお、本実施形態の半導体集積回路１において、半導体基板２は、Ｎ型半導体基板でもＰ型半導体基板でも良く、また、不純物濃度に依存することはない。
【００２１】
図７は、本実施形態の半導体集積回路１における、過剰キャリア発生時の過剰キャリアの流れを示す平面図である。電子経路２１は、本実施形態の半導体集積回路１における電子の流れを例示している。正孔経路２２は、本実施形態の半導体集積回路１の正孔の流れを例示している。図７に示されているように、本実施形態の半導体集積回路１では、概ね平行に配置された複数のＮウェル５は、その下のディープＮウェル３を介して互い電気的に接続されている。そのため、実質的なＮウェル抵抗が低減される、同様に、概ね平行に配置された複数のＰウェルは、その下に配置されたディープＰウェル４を介して互いに電気的に接続される、そのため、Ｐウェル抵抗が低減される。
【００２２】
本実施形態の半導体集積回路１は、Ｎウェル抵抗とＰウェル抵抗との両方の抵抗が低減されるため、Ｎウェル、Ｐウェルともに電位が変動しにくく、ラッチアップ耐性が向上する。例えば、ＳＲＡＭセルなどの一部領域に、放射線起因などで過剰な電子、正孔が発生した想定したとする。図７に示されているように、このとき、その発生した電子は、ディープＮウェル３を介して複数のＮウェル５へ送られる。同様に、その発生した正孔は、ディープＰウェル４を介して複数のＰウェル６へ送られる。複数のＮウェル５は、電源線２３に接続され、複数のＰウェル６は、接地線２４に接続されている。そのため、ディープＮウェル３、ディープＰウェル４を介して、同じ導電型の複数のウェルが接続されたとき、Ｎウェル５、Ｐウェル６の実質的なウェル抵抗が低減され、Ｎウェル５、Ｐウェル６の両方の電位変動が抑制され、ラッチアップの抑制が実現される。
【００２３】
図８は、Ｐウェル電位変動時のＳＲＡＭのスタティックノイズマージン（ＳＮＭ）の状態を例示するグラフである。図８のグラフは、ＳＲＡＭのＰウェル電位変動時に、スタティックノイズマージン（ＳＮＭ）が低下することを表している。また、図８の矢印Ａは、従来のＰウェル電位変動量を例示し、図８の矢印Ｂは、本実施形態の半導体集積回路１のＰウェル電位変動量を例示している。
【００２４】
本実施形態の半導体集積回路１は、従来の半導体集積回路と比較して、Ｐウェル抵抗が低減されている。そのため、放射線起因で過剰なキャリアが発生したときのＰウェル電位変動が低減される。図８を参照すると、従来の半導体集集積回路では、矢印Ａで例示するＰウェル電位変動が生じる。本実施形態の半導体集積回路１の場合、矢印Ｂで例示するようなＰウェル電位変動が生じ、そのＰウェル電位変動は相対的に小さい。その結果、ＳＮＭの低下が小さく、ＳＲＡＭの誤動作を防止することが可能となる。
【００２５】
［比較例］
以下に、上述の本実施形態の半導体集積回路１に対する比較例について説明を行う。図９は、異なる構造のＳＲＡＭセルにおける、ウェル抵抗の違いを例示するグラフである。図９のグラフは、ＳＲＡＭセルの中心部からセル外周のウェルコンタクトまでのウェル抵抗を例示している。図９に示されているように、ディープウェルのレイアウトが異なると、Ｎウェル抵抗とＰウェル抵抗に違いが生じる。例えば、ディープＮウェルを全面にレイアウトする場合や、ディープＮウェルのみをストライプ状にレイアウトする場合は、Ｎウェル抵抗が低減されている。しかし、Ｐウェル抵抗は、必ずしも効果的に低減されていない。これは、空乏層の広がりによる、ＰウェルとＰ型半導体基板との電気的な分離が原因となっている。
【００２６】
上述のように、本実施形態の半導体集積回路１は、ディープＮウェルとディープＰウェルとを、交互にストライプ状にレイアウトしている。図９の（４）に示されているように、本実施形態の半導体集積回路１は、Ｎウェル抵抗とＰウェル抵抗とが、バランスよく低減されている。また、図９に示されているように、ディープＮウェルとディープＰウェルとを交互にストライプ状にレイアウトすることで、不純物の注入量やウェルの幅に依存することなく、従来の半導体集積回路よりもＰウェル抵抗が低減される。
【００２７】
一般的な半導体デバイスにおいて、ＰＮ接合の空乏層幅は、不純物濃度に依存する。例えば、一定の逆バイアスでは、不純物濃度が小さいほど急激に空乏層幅が大きくなる。通常使用されている比抵抗が約１０オームのＰ型半導体基板は、不純物濃度が約１ｅ１５／ｃｍ３である。このときに、例えば逆バイアス１．０Ｖでの空乏層幅は、約２.０μｍとなる。したがって、Ｎウェルの間隔が２.０μｍ以下では、そのウェルの下面全体へ空乏層が広がり、ＰウェルとＰ型半導体基板とが、電気的に分離されてしまう。そのため、効果的なＰウェル抵抗の低減効果を得ることが困難となる。
【００２８】
本実施形態の半導体集積回路１は、上述したように、不純物濃度が１ｅ１７／ｃｍ３以上のディープＰウェル４を備えている。上述したように、ディープＮウェルとディープＰウェルとを、交互にストライプ状にレイアウトしている。このとき、そのディープＰウェル４の作用によって、空乏層の広がりを抑制する。これによって、Ｎウェル抵抗とＰウェル抵抗とを、バランスよく低減させることが可能となる。さらに、本実施形態の半導体集積回路１は、半導体基板２の導電型が、Ｎ型またはＰ型のどちらかに制限されることがない。また、本実施形態の半導体集積回路１は、半導体基板２の不純物濃度に依存することがない。したがって、微細レイアウトでも、Ｎウェル５とＰウェル６との両方の抵抗の低減が可能となる。
【００２９】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上述の実施形態において、半導体集積回路１が、ディープＮウェル３が延伸する方向に概ね直角な方向に延伸するＮウェル５を有し、また、ディープＰウェル４が延伸する方向に概ね直角な方向に延伸するＰウェル６を有する場合を例示している。本実施形態の半導体集積回路１において、ディープＮウェル３やディープＰウェル４が延伸する方向に制限はない。ディープＮウェル３が、複数のＮウェル５を電気的に接続し、ディープＰウェル４が、複数のＰウェル６を電気的に接続することで、半導体集積回路１は、上述の効果を発揮する。
【符号の説明】
【００３０】
１…半導体集積回路
２…半導体基板
３…ディープＮウェル
４…ディープＰウェル
５…Ｎウェル
６…Ｐウェル
７…ＳＴＩ（Shallow  Trench  Isolation：素子分離領域）
８…ＮチャネルＭＯＳトランジスタ
９…ＰチャネルＭＯＳトランジスタ
１１…ゲート電極
１２…Ｎ＋拡散層
１３…Ｎ＋拡散層
１４…ゲート絶縁膜
１５…ゲート電極
１６…Ｐ＋拡散層
１７…Ｐ＋拡散層
１８…ゲート絶縁膜
２１…電子経路
２２…正孔経路
２３…電源線
２４…接地線
【図１】
2011060802.tif 000003
【図２】
2011060802.tif 000004
【図３】
2011060802.tif 000005
【図４】
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【図５】
2011060802.tif 000007
【図６】
2011060802.tif 000008
【図７】
2011060802.tif 000009
【図８】
2011060802.tif 000010
【図９】
2011060802.tif 000011