(57)【要約】【課題】垂直壁の貫通ホールが形成でき、また、貫通ホールがテーパ状となった場合においても上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】基板１１と、基板の主面１１ａ上に設けられ、主面に対して垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を前記第１方向に貫通する半導体ピラーＳＰと、電極膜のそれぞれと半導体ピラーとの交差部に設けられた記憶部（記憶層４８）と、を備える不揮発性半導体記憶装置が提供される。電極膜は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含む。基板からの距離が近い第１領域ＲＧ１の電極膜に含まれる添加物の濃度は、第１領域よりも基板からの距離が遠い第２領域ＲＧ２の電極膜に含まれる添加物の濃度とは異なる。【選択図】図１
2011060991.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に設けられ、前記主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、
を備え、
前記電極膜は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含み、
前記積層構造体は、第１領域と、前記第１領域よりも前記基板からの距離が遠い第２領域と、を有し、
前記第１領域の前記電極膜に含まれる添加物の濃度は、前記第２領域の前記電極膜に含まれる添加物の濃度とは異なることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記添加物は、第１３族元素及び第１５族元素のいずれかと、第１４族元素と、を含み、
前記第１領域の前記電極膜に含まれる前記第１４元素の濃度が、前記第２領域の前記電極膜に含まれる前記第１４元素の濃度とは異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記添加物は、ゲルマニウム及びリンの少なくともいずれかを含み、
前記第１領域の前記電極膜に含まれる添加物の前記濃度は、前記第２領域の前記電極膜に含まれる添加物の前記濃度よりも高いことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記添加物は、ボロンを含み、
前記第１領域の前記電極膜に含まれる添加物の前記濃度は、前記第２領域の前記電極膜に含まれる添加物の前記濃度よりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
基板と、前記基板の主面上に設けられ、前記主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、を有する不揮発性半導体記憶装置の製造方法であって、
前記基板の前記主面上に、複数の電極膜と複数の電極間絶縁膜とを交互に積層して積層構造体を形成する工程と、
前記積層構造体を前記第１方向に貫通する前記貫通ホールを形成する工程と、
前記貫通ホールの内側に半導体を埋め込んで、前記半導体ピラーを形成する工程と、
前記電極膜のそれぞれと前記半導体ピラーとの交差部に前記記憶部を形成する工程と、
を備え、
前記積層構造体を形成する工程は、
前記基板からの距離が近い第１領域において、前記貫通ホールの形成におけるエッチング速度が速い前記電極膜及び前記電極間絶縁膜の少なくともいずれかの膜を形成する工程と、
前記第１領域よりも基板からの距離が遠い第２領域において、前記エッチング速度が前記第１領域よりも遅い前記少なくともいずれかの膜を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と、ワード線となる電極膜と、を交互に積層させて積層構造体を形成し、この積層構造体に貫通ホールを一括して形成する。そして、貫通ホールの側面に電荷蓄積層（記憶層）が設けられ、電荷蓄積層の内側に半導体ピラーが設けられる。これにより、各電極膜と半導体ピラーとの交差部分に、例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
【０００４】
このような一括加工型３次元積層メモリにおいて、例えば、記憶容量を増大させるために貫通ホールの径に対して貫通ホールの深さを深くすると、下部の径が上部よりも小さいテーパ状の貫通ホールが形成されることがある。貫通ホールがテーパ形状になると、上部と下部とでメモリセルのしきい値電圧が異なり、動作が不安定になる。さらに、下部の径が小さくなると、内部に半導体ピラーを埋め込むことができなり、集積度の向上の妨げとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、垂直壁の貫通ホールが形成でき、また、貫通ホールがテーパ状となった場合においても上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板と、前記基板の主面上に設けられ、前記主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、を備え、前記電極膜は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含み、前記積層構造体は、第１領域と、前記第１領域よりも前記基板からの距離が遠い第２領域と、を有し、前記第１領域の前記電極膜に含まれる添加物の濃度は、前記第２領域の前記電極膜に含まれる添加物の濃度とは異なることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の別の一態様によれば、基板と、前記基板の主面上に設けられ、前記主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの交差部に設けられた記憶部と、を有する不揮発性半導体記憶装置の製造方法であって、前記基板の前記主面上に、複数の電極膜と複数の電極間絶縁膜とを交互に積層して積層構造体を形成する工程と、前記積層構造体を前記第１方向に貫通する前記貫通ホールを形成する工程と、前記貫通ホールの内側に半導体を埋め込んで、前記半導体ピラーを形成する工程と、前記電極膜のそれぞれと前記半導体ピラーとの交差部に前記記憶部を形成する工程と、を備え、前記積層構造体を形成する工程は、前記基板からの距離が近い第１領域において、前記貫通ホールの形成におけるエッチング速度が速い前記電極膜及び前記電極間絶縁膜の少なくともいずれかの膜を形成する工程と、前記第１領域よりも基板からの距離が遠い第２領域において、前記エッチング速度が前記第１領域よりも遅い前記少なくともいずれかの膜を形成する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、垂直壁の貫通ホールが形成でき、また、貫通ホールがテーパ状となった場合においても上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図６】第１の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図８】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図９】第２の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１０】第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図１２】第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１３】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置のメモリ部の構成を例示する模式的斜視図である。  
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。  
まず、図２及び図３により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１３】
図２に表したように、不揮発性半導体記憶装置１１０には、例えば、メモリ部ＭＵと、周辺回路部ＰＵと、が設けられる。これらメモリ部ＭＵと周辺回路部ＰＵとは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。
【００１４】
ここで、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００１５】
メモリ部ＭＵにおいては、複数の電極膜ＷＬと、複数の電極間絶縁膜１４と、が交互に積層された積層構造体ＭＬが設けられ、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（図示しない）が設けられる。半導体ピラーＳＰは、Ｚ軸方向に延在する複数のメモリストリングＭＳ（図示しない）となる。電極膜ＷＬは、ワード線ＷＬＬとして機能する。なお、積層構造体ＭＬにおいて、設けられる電極膜ＷＬ及び電極間絶縁膜１４の数は任意である。
【００１６】
そして、積層構造体ＭＬの上方（基板１１とは反対の側）において、例えば、Ｙ軸方向に延在する複数のビット線ＢＬが設けられ、ビット線ＢＬのそれぞれは、メモリストリングＭＳのそれぞれに接続される。積層構造体ＭＬとビット線ＢＬとの間には、ドレイン側選択ゲート電極ＳＧＤが設けられる。ドレイン側選択ゲート電極ＳＧＤは、例えばＸ軸方向に延在し、ドレイン側選択ゲート線駆動回路ＳＧＤＤＲに接続される。
【００１７】
そして、積層構造体ＭＬの下方（基板１１の側）において、ソース線ＳＬが設けられる。ソース線ＳＬは、メモリストリングＭＳのそれぞれに接続される。積層構造体ＭＬとソース線ＳＬとの間には、ソース側選択ゲート電極ＳＧＳが設けられる。ソース側選択ゲート電極ＳＧＳは、ソース側選択ゲート線駆動回路ＳＧＳＤＲに接続される。
【００１８】
ワード線ＷＬＬ（電極膜ＷＬ）のそれぞれは、ワード線駆動回路ＷＬＤＲに接続され、ビット線ＢＬのそれぞれは、例えば、センスアンプＳＡに接続される。
【００１９】
ドレイン側選択ゲート線駆動回路ＳＧＤＤＲ、ソース側選択ゲート線駆動回路ＳＧＳＤＲ、ワード線駆動回路ＷＬＤＲ及びセンスアンプＳＡは、周辺回路部ＰＵに含まれる。
【００２０】
図３に表したように、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられる。半導体ピラーＳＰと、電極膜ＷＬのそれぞれ（例えばＷＬ１〜ＷＬ４）と、が交差する部分に、メモリセルトランジスタＭＴＲ（メモリセルＭＣ）が設けられる。メモリセルトランジスタＭＴＲはＺ方向に複数配列し、メモリトランジスタ部ＭＴＲＵとなる。
【００２１】
積層構造体ＭＬの上方において、ドレイン側選択ゲート電極ＳＧＤ（例えばＳＧＤ１〜ＳＧＤ４）と、半導体ピラーＳＰと、が交差する部分に、上側選択ゲートトランジスタＵＳＧＴが設けられる。一方、積層構造体ＭＬの下方において、ソース側選択ゲート電極ＳＧＳと、半導体ピラーＳＰと、が交差する部分に、下側選択ゲートトランジスタＬＳＧＴが設けられる。
【００２２】
上側選択ゲートトランジスタＵＳＧＴ、メモリトランジスタ部ＭＴＲＵ及び下側選択ゲートトランジスタＬＳＧＴは、メモリストリングＭＳに含まれる。メモリストリングＭＳのそれぞれは、１つのＮＡＮＤストリングとして機能する。
【００２３】
メモリストリングＭＳのそれぞれの上端は、ビット線ＢＬ（例えばＢＬ１〜ＢＬ３）に接続される。メモリストリングＭＳのそれぞれの下端は、ソース線ＳＬに接続される。
【００２４】
図１は、メモリ部ＭＵの一部の構成を例示しており、例えば、メモリ部ＭＵをＹ−Ｚ平面で切断した時の図である。  
図１に表したように、不揮発性半導体記憶装置１１０は、基板１１の主面１１ａの上に設けられ、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰと、記憶層４８（記憶部）と、内側絶縁膜４２と、外側絶縁膜４３と、を有する。
【００２５】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。
【００２６】
内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、それぞれ管状（パイプ状）である。内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、例えば、半導体ピラーＳＰのＺ軸方向に延在する中心軸を中心軸とした、同心円筒状の形状を有し、内側から外側に向かって、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の順に配置される。
【００２７】
例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内側の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２８】
貫通ホールＴＨをＸ−Ｙ平面で切断した時の形状は、例えば円形（正確な円の形状の他、楕円及び扁平円などの形状も含む）である。
【００２９】
なお、本具体例では、半導体ピラーＳＰは、内部に空隙または他の部材を含まない柱状の場合であるが、半導体ピラーＳＰはＺ軸方向に延在する管状であっても良い。半導体ピラーＳＰが管状の場合には、その管状の形状の内側に絶縁材からなる芯材部を設けても良く、また、管状の形状の内部は空隙であっても良い。例えば、貫通ホールＴＨの内壁面に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰがこの順番で形成される際に、半導体ピラーＳＰの中心部分にシーム部分があっても良い。以下では、半導体ピラーＳＰが柱状である場合として説明する。
【００３０】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタＭＴＲが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタＭＴＲが、データを記憶するメモリセルＭＣとして機能する。
【００３１】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタＭＴＲにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタＭＴＲにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００３２】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。本具体例においては、電極膜ＷＬには、アモルファスシリコン、または、ポリシリコンが用いられる。
【００３３】
電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３４】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００３５】
なお、電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の絶縁性の材料を用いることができる。
【００３６】
積層構造体ＭＬは、第１領域ＲＧ１と、第２領域ＲＧ２と、を有する。第２領域ＲＧ２は、第１領域ＲＧ１よりも基板１１からの距離が遠い領域である。  
不揮発性半導体記憶装置１１０においては、基板１１からの距離ｄ１が近い第１領域ＲＧ１の電極膜ＷＬに含まれる添加物の濃度は、第１領域ＲＧ１よりも基板１１からの距離ｄ２が遠い第２領域ＲＧ２の電極膜ＷＬに含まれる添加物の濃度とは異なる。
【００３７】
すなわち、第１領域ＲＧ１における添加物濃度と、第２領域ＲＧ２における添加物濃度と、を異ならせることで、電極膜ＷＬのエッチング速度を深さ方向で制御し、貫通ホールＴＨの壁面を垂直に形成する。すなわち、第１領域ＲＧ１における貫通ホールＴＨの径（すなわち、Ａ１−Ａ２線で外側絶縁膜４３を切断した時の外側絶縁膜４３の外径）と、第２領域ＲＧ２における貫通ホールＴＨの径（すなわち、Ａ３−Ａ４線で外側絶縁膜４３を切断した時の外側絶縁膜４３の外径）と、を実質的に等しくできる。
【００３８】
これにより、第１領域ＲＧ１におけるメモリセルＭＣのしきい値電圧と、第２領域ＲＧ２におけるメモリセルＭＣのしきい値電圧と、を実質的に等しくすることができる。
【００３９】
なお、以下では、第１領域ＲＧ１の部分を適宜「下部」と言い、第２領域ＲＧ２の部分を適宜「上部」と言う。
【００４０】
例えば、電極膜ＷＬとして、Ｐ（リン）とＧｅ（ゲルマニウム）とをドープしたアモルファスシリコン膜を用いる。そして、このような電極膜ＷＬと電極間絶縁膜１４とを交互に積層して積層構造体ＭＬを形成する。このとき、Ｇｅの濃度を積層方向（Ｚ軸方向）で変化させる。
【００４１】
図４は、第１の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。  
すなわち、同図（ａ）は、電極膜ＷＬに含まれるＧｅの濃度と、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸はＧｅの濃度ＣＧｅである。  
同図（ｂ）は、Ｇｅの濃度と、電極膜ＷＬのエッチング速度ＥＲＷＬと、の関係を例示しており、横軸はＧｅの濃度ＣＧｅであり、縦軸はエッチング速度ＥＲＷＬである。  
同図（ｃ）は、電極膜ＷＬのエッチング速度ＥＲＷＬと、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸は電極膜ＷＬのエッチング速度ＥＲＷＬである。  
同図（ｄ）は、貫通ホールＴＨの径ｄＴＨと、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸は貫通ホールＴＨの径ｄＴＨである。ここで、貫通ホールＴＨの径ｄＴＨは、例えば、電極膜ＷＬの部分における貫通ホールＴＨの径である。  
同図（ｅ）は、メモリセルＭＣのしきい値電圧Ｖｔｈと、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸はメモリセルＭＣのしきい値電圧Ｖｔｈである。
【００４２】
図４（ａ）に表したように、本具体例では、Ｇｅの濃度ＣＧｅは、基板１１からの距離ｄＺが増大するにつれて減少させられる。なお、例えば、電極膜ＷＬにおけるＰの濃度は、基板１１からの距離ｄＺに係わらず一定とされる。
【００４３】
電極膜ＷＬにおける添加物であるＧｅの濃度ＣＧｅを変えることで、電極膜ＷＬのエッチング速度が変化する。  
すなわち、図４（ｂ）に表したように、電極膜ＷＬのエッチング速度ＥＲＷＬは、Ｇｅの濃度ＣＧｅの増大と共に増大する。すなわち、添加物としてＧｅを用いた場合、Ｇｅの濃度ＣＧｅと、電極膜ＷＬのエッチング速度ＥＲＷＬと、には、正の相関がある。
【００４４】
従って、図４（ｃ）に表したように、電極膜ＷＬのエッチング速度ＥＲＷＬは、基板１１からの距離ｄＺが増大するにつれて減少する。すなわち、貫通ホールＴＨの下部の第１領域ＲＧ１ではエッチング速度ＥＲＷＬが高く、貫通ホールＴＨの上部の第２領域ＲＧ２ではエッチング速度ＥＲＷＬが第１領域ＲＧ１に対して相対的に低くなる。
【００４５】
その結果、図４（ｄ）に表したように、貫通ホールＴＨの径ｄＴＨは、基板１１からの距離ｄＺに係わらず一定となる。すなわち、図１に例示したように、下部の第１領域ＲＧ１の貫通ホールＴＨの径ｄＴＨと、上部の第２領域ＲＧ２の貫通ホールＴＨの径ｄＴＨと、が実質的に等しくなる。
【００４６】
これにより、図４（ｅ）に表したように、メモリセルＭＣのしきい値電圧Ｖｔｈは、基板１１からの距離ｄＺに係わらず一定となる。すなわち、下部の第１領域ＲＧ１のメモリセルＭＣのしきい値電圧Ｖｔｈと、上部の第２領域ＲＧ２のメモリセルＭＣのしきい値電圧Ｖｔｈと、が実質的に等しくなる。
【００４７】
このように、本実施形態に係る不揮発性半導体記憶装置１１０によれば、上部と下部とで径が同じである垂直壁の貫通ホールＴＨが形成でき、上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置が提供できる。
【００４８】
メモリセルＭＣにおいて、例えば、内側絶縁膜４２と外側絶縁膜４３との曲率の差によって、内側絶縁膜４２に印加される電界と、外側絶縁膜４３に印加される電界と、に差を設け、これにより、記憶層４８における電荷の蓄積及び電荷の放出の動作が行われ、これに基づくメモリセルＭＣのしきい値電圧Ｖｔｈの変化が情報の記憶に用いられる。この時、Ｚ軸方向に配列した複数のメモリセルＭＣにおいて、貫通ホールＴＨの径に変動があると、これに起因して、内側絶縁膜４２に印加される電界と、外側絶縁膜４３に印加される電界と、の間の差異が変動し、結果として、メモリセルＭＣのしきい値電圧Ｖｔｈが変動する。
【００４９】
このとき、不揮発性半導体記憶装置１１０においては、垂直壁の貫通ホールＴＨが形成できるので、上部と下部とでしきい値電圧特性が均一化でき、安定した動作が実現される。
【００５０】
図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図５（ａ）に表したしたように、基板１１の上に、電極膜ＷＬと電極間絶縁膜１４とを交互に積層して積層構造体ＭＬを形成する。なお、基板１１から一番遠い電極膜ＷＬの上に層間絶縁膜１５が設けられているが、層間絶縁膜１５も積層構造体ＭＬに含まれる。なお、層間絶縁膜１５を電極間絶縁膜１４としても良い。なお、同図では、電極膜ＷＬと電極間絶縁膜１４とがそれぞれ４つずつ描かれているが、これらの膜の数は任意であり、例えば、電極膜ＷＬ及び電極間絶縁膜１４の数はそれぞれ１０であり、すなわち、電極膜ＷＬ及び電極間絶縁膜１４で合計２０の膜が積層される。
【００５１】
そして、例えば、基板１１に近い第１領域ＲＧ１においては、Ｇｅの濃度ＣＧｅは２０％であり、基板１１から遠い第２領域ＲＧ２におけるＧｅの濃度ＣＧｅは０％である。そして、第１領域ＲＧ１と第２領域ＲＧ２との間においては、Ｇｅの濃度ＣＧｅは、０％と２０％との間の値であり、第１領域ＲＧ１から第２領域ＲＧ２に向かうに従って減少するように設定される。
【００５２】
図５（ｂ）に表したように、積層構造体ＭＬの上にハードマスク層を設け、リソグラフィ及びＲＩＥ（Reactive Ion Etching）により、貫通ホールＴＨとなる孔ＴＨ１を形成する。  
この時、孔ＴＨ１は、下部（第１領域ＲＧ１）の径が、上部（第２領域）の径よりも小さくなり、孔ＴＨ１はテーパ形状となる。
【００５３】
この時、図５（ｃ）に表したように、電極膜ＷＬを選択的に、等方的にエッチングする。すなわち、例えば、ＮＨ３水＋Ｈ２Ｏ２の混合液による処理を行う。このエッチングにおいては、図４（ｂ）に例示したように、Ｇｅの濃度ＣＧｅが高い下部（第１領域ＲＧ１）では、エッチング速度ＥＲＷＬが速く、Ｇｅの濃度ＣＧｅが低い上部（第２領域ＲＧ２）では、エッチング速度ＥＲＷＬが遅い。このため、図５（ｃ）に表したように、第１領域ＲＧ１における電極膜ＷＬどうしの間の間隔（孔ＴＨ１の径）が、第２領域ＲＧ２に対して相対的に大きい程度で、拡大される。すなわち、テーパ形状で形成された孔ＴＨ１の電極膜ＷＬに対向する部分がエッチングされ、このエッチング量は、下部（第１領域ＲＧ１）の方が上部（第２領域ＲＧ２）よりも大きい。これにより、電極膜ＷＬどうしの間の間隔は、下部と上部とで実質的に同じにできる。  
なお、電極膜ＷＬがエッチングによって後退したことにより、電極間絶縁膜１４は、孔ＴＨ１の内側で、電極膜ＷＬよりも突出する。
【００５４】
そして、図５（ｄ）に表したように、必要に応じて、孔ＴＨ１の内側に突出している電極間絶縁膜１４（及び層間絶縁膜１５）を、希釈したフッ酸や、バッファードフッ酸の処理より、プルバックして、突出部を除去する。これにより、貫通ホールＴＨが完成する。この貫通ホールＴＨは、第１領域ＲＧ１と第２領域ＲＧ２とで径が実質的に同じであり、貫通ホールＴＨの壁面は、Ｚ軸に対して実質的に垂直である。
【００５５】
この後、貫通ホールＴＨの内部に、外側絶縁膜４３となるシリコン酸化膜、記憶層４８となるシリコン窒化膜、内側絶縁膜４２となるシリコン酸化膜、及び、半導体ピラーＳＰとなる例えばアモルファスシリコンを形成し、また、各種の層間絶縁膜、選択ゲート電極ＳＧ、各種の配線などを形成して、図１〜図３に例示した不揮発性半導体記憶装置１１０が形成できる。
【００５６】
なお、図５（ｃ）に例示した電極膜ＷＬのエッチングにおいては、電極膜ＷＬを横方向（基板１１に平行な方向）にエッチングでき、そして、電極膜ＷＬのエッチング速度ＥＲＷＬがＧｅの濃度ＣＧｅに依存する任意の方法を採用できる。例えば、コリン系の薬液を用いたアルカリ過水処理や、ホットリン酸による処理も適用することができる。さらに、このようなウエット処理だけでなく、横方向にエッチングでき、エッチング速度ＥＲＷＬがＧｅ濃度依存性を有していれば、ＲＩＥなどのドライ処理を用いることもできる。
【００５７】
このように、不揮発性半導体記憶装置１１０によれば、垂直壁の貫通ホールが形成でき、上部と下部とでしきい値電圧特性が均一化でき、安定した動作を実現できる。
【００５８】
なお、図５（ｄ）に関して説明した孔ＴＨ１の内側に突出している電極間絶縁膜１４の突出部の除去は省略しても良い。ただし、この突出部を除去することで、貫通ホールＴＨ内の内側において、径が小さい部分が除去できるので、外側絶縁膜４３、記憶層４８、内側絶縁膜４２、及び、半導体ピラーＳＰの成膜がし易くなるので、この突出部を除去する方が望ましい。
【００５９】
なお、不揮発性半導体記憶装置１１０においては、電極膜ＷＬに添加する添加物は、Ｐ及びＧｅであり、このうちＧｅの濃度が第１領域ＲＧ１と、第２領域ＲＧ２と、で変えられ、Ｐの濃度は、均一である。Ｐの濃度によって電極膜ＷＬの電気抵抗が変化するので、Ｐの濃度の変化のさせ方によっては、電極膜ＷＬの抵抗の変化が大きくなり、駆動条件等に別の制約が発生することがある。一方、Ｇｅの濃度によって電極膜ＷＬの電気抵抗はあまり変化しない。このため、Ｐの濃度を一定にしつつ、Ｇｅの濃度を変えることは、この制約が発生しないため、より有利である。
【００６０】
また、電極膜ＷＬに添加する添加物として、例えば、Ｂ（ボロン）及びＧｅを用いることもでき、この場合も、Ｂの濃度を一定としつつ、Ｇｅの濃度を変えることにより、電気抵抗の変動の制約が発生せず、電極膜ＷＬのエッチング速度ＥＲＷＬを制御でき、より有利である。
【００６１】
このように、添加物は、第１３族元素（例えばＢなど）、及び、第１５族元素（例えばＰ、Ａｓ及びＳｂなど）のいずれかと、第１４族元素（例えばＧｅ）と、を含むことができ、この場合において、第１領域ＲＧ１の電極膜ＷＬに含まれる第１４元素の濃度が、第２領域ＲＧ２の電極膜ＷＬに含まれる第１４元素の濃度とは異なるように設定することがより望ましい。
【００６２】
なお、電極膜ＷＬへの添加物としてＰを用いた場合にも、Ｐの濃度と、電極膜ＷＬのエッチング速度ＥＲＷＬと、の関係は、図４（ｂ）に例示した関係と同様の関係となる。すなわち、電極膜ＷＬに含まれるＰの濃度の増大と共に、電極膜ＷＬのエッチング速度は上昇する。すなわち、添加物としてＰを用いた場合も、Ｐの濃度と、電極膜ＷＬのエッチング速度と、は正の相関がある。
【００６３】
このため、電極膜ＷＬにＧｅを添加せず、Ｐを添加し、Ｐの濃度を変える場合は、第１領域ＲＧ１の電極膜ＷＬに含まれるＰの濃度は、第２領域ＲＧ２の電極膜ＷＬに含まれるＰの濃度よりも高く設定することが望ましく、これにより、第１領域ＲＧ１の電極膜ＷＬのエッチング速度を第２領域ＲＧ２よりも高くすることができ、貫通ホールＴＨの径を均一にできる。なお、このように、Ｐの濃度を変える場合には、既に説明したように、Ｐの濃度による電極膜ＷＬの電気抵抗の変動を所定の範囲に入るように、Ｐの濃度が設定される。
【００６４】
このように、添加する濃度と、電極膜ＷＬのエッチング速度と、に、正の相関がある添加物を用いる場合、すなわち、例えば、添加物が、ゲルマニウム及びリンの少なくともいずれかを含む場合は、第１領域ＲＧ１の電極膜ＷＬに含まれる添加物の濃度は、第２領域ＲＧ２の電極膜ＷＬに含まれる添加物の濃度よりも高く設定される。
【００６５】
なお、上記の不揮発性半導体記憶装置１１０においては、電極膜ＷＬに含まれるＧｅの濃度ＣＧｅを第１領域ＲＧ１と第２領域ＲＧ２とで変化させており、これにより、エッチング速度ＥＲＷＬを第１領域ＲＧ１と第２領域ＲＧ２とで変え、貫通ホールＴＨの径を第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じにしたが、Ｇｅ以外の添加物を電極膜ＷＬに添加する場合は、その添加した添加物の濃度と相関がある電極膜ＷＬのエッチング処理方法を採用することで、貫通ホールＴＨの径を第１領域ＲＧ１と第２領域ＲＧ２とで実質的に同じにできる。
【００６６】
以下、本実施形態に係る別の不揮発性半導体記憶装置１１０ａ（図示しない）について説明する。  
不揮発性半導体記憶装置１１０ａにおいては、電極膜ＷＬとして、Ｂをドープしたアモルファスシリコン膜が用いられる。そして、このような電極膜ＷＬと電極間絶縁膜１４とを交互に積層して積層構造体ＭＬが形成される。このとき、Ｂの濃度を積層方向（Ｚ軸方向）で変化させる。
【００６７】
図６は、第１の実施形態に係る別の不揮発性半導体記憶装置の特性を例示するグラフ図である。  
すなわち、同図（ａ）は、不揮発性半導体記憶装置１１０ａの電極膜ＷＬに含まれるＢの濃度と、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸はＢの濃度ＣＢである。  
同図（ｂ）は、Ｂの濃度と、電極膜ＷＬのエッチング速度ＥＲＷＬと、の関係を例示しており、横軸はＢの濃度ＣＢであり、縦軸はエッチング速度ＥＲＷＬである。  
同図（ｃ）は、電極膜ＷＬのエッチング速度ＥＲＷＬと、基板１１からの距離ｄＺと、の関係を例示している。  
同図（ｄ）は、貫通ホールＴＨの径ｄＴＨと、基板１１からの距離ｄＺと、の関係を例示している。  
同図（ｅ）は、メモリセルＭＣのしきい値電圧Ｖｔｈと、基板１１からの距離ｄＺと、の関係を例示している。
【００６８】
図６（ａ）に表したように、本具体例では、Ｂの濃度ＣＢは、基板１１からの距離ｄＺの増大と共に増大させられる。
【００６９】
図６（ｂ）に表したように、電極膜ＷＬのエッチング速度ＥＲＷＬは、Ｂの濃度ＣＢが増大するにつれ減少する。すなわち、添加物としてＢを用いた場合、Ｂの濃度ＣＢと、電極膜ＷＬのエッチング速度ＥＲＷＬと、には、負の相関がある。
【００７０】
従って、図６（ｃ）に表したように、電極膜ＷＬのエッチング速度ＥＲＷＬは、基板１１からの距離ｄＺが増大するにつれて減少する。すなわち、貫通ホールＴＨの下部の第１領域ＲＧ１ではエッチング速度ＥＲＷＬが高く、貫通ホールＴＨの上部の第２領域ＲＧ２ではエッチング速度ＥＲＷＬが第１領域ＲＧ１に対して相対的に低くなる。
【００７１】
その結果、図６（ｄ）に表したように、貫通ホールＴＨの径ｄＴＨは、基板１１からの距離ｄＺに係わらず一定となる。
【００７２】
これにより、図６（ｅ）に表したように、メモリセルＭＣのしきい値電圧Ｖｔｈは、基板１１からの距離ｄＺに係わらず一定となる。
【００７３】
このように、本実施形態に係る不揮発性半導体記憶装置１１０ａによれば、垂直壁の貫通ホールが形成でき、上部と下部とでしきい値電圧特性が均一化でき、安定した動作を実現する。
【００７４】
このように、本具体例の不揮発性半導体記憶装置１１０ａにおいても、電極膜ＷＬに添加する添加物の濃度の制御によって電極膜ＷＬのエッチング速度ＥＲＷＬの制御し、貫通ホールＴＨの径を均一にする。
【００７５】
そして、添加する濃度と、電極膜ＷＬのエッチング速度と、が、負の相関を有するような添加物を用いる場合、すなわち、例えば添加物がＢを含む場合は、第１領域ＲＧ１の電極膜ＷＬに含まれる添加物の濃度は、第２領域ＲＧ２の電極膜ＷＬに含まれる添加物の濃度よりも低く設定される。
【００７６】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置１１２（図示しない）においては、電極膜ＷＬ及び電極間絶縁膜１４の構成が、不揮発性半導体記憶装置１１０とは異なる他は、不揮発性半導体記憶装置１１０と同様である。以下、不揮発性半導体記憶装置１１２の電極膜ＷＬ及び電極間絶縁膜１４の構成について説明する。
【００７７】
不揮発性半導体記憶装置１１２においては、電極膜ＷＬに含まれる添加物はＰであり、Ｐの濃度は一定である。すなわち、電極膜ＷＬのエッチング速度ＥＲＷＬは、Ｚ軸方向、すなわち、第１領域ＲＧ１と第２領域ＲＧ２とで同じである。そして、電極間絶縁膜１４のエッチング速度が、Ｚ軸方向、すなわち、第１領域ＲＧ１と第２領域ＲＧ２とで変えられる。例えば、電極間絶縁膜１４を形成する際の成膜温度が、Ｚ軸方向で変えられており、これにより、電極間絶縁膜１４のエッチング速度ＥＲＷＬが変えられる。
【００７８】
図７は、第２の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。  
すなわち、同図（ａ）は、不揮発性半導体記憶装置１１２の電極間絶縁膜１４の成膜温度Ｔ１４と、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸は成膜温度Ｔ１４である。  
同図（ｂ）は、成膜温度Ｔ１４と、電極間絶縁膜１４のエッチング速度ＥＲ１４と、の関係を例示しており、横軸は成膜温度Ｔ１４であり、縦軸はエッチング速度ＥＲ１４である。  
同図（ｃ）は、電極間絶縁膜１４のエッチング速度ＥＲ１４と、基板１１からの距離ｄＺと、の関係を例示しており、横軸は基板１１からの距離ｄＺであり、縦軸はエッチング速度ＥＲ１４である。  
同図（ｄ）は、貫通ホールＴＨの径ｄＴＨと、基板１１からの距離ｄＺと、の関係を例示している。  
同図（ｅ）は、メモリセルＭＣのしきい値電圧Ｖｔｈと、基板１１からの距離ｄＺと、の関係を例示している。
【００７９】
図７（ａ）に表したように、電極間絶縁膜１４の成膜温度Ｔ１４は、基板１１からの距離ｄＺの増大と共に上昇させられる。  
図７（ｂ）に表したように、電極間絶縁膜１４のエッチング速度ＥＲ１４は、電極間絶縁膜１４の成膜温度Ｔ１４が上昇するにつれて低下する。  
従って、図７（ｃ）に表したように、電極間絶縁膜１４のエッチング速度ＥＲ１４は、基板１１からの距離ｄＺが増大するにつれて減少する。  
その結果、図７（ｄ）に表したように、貫通ホールＴＨの径ｄＴＨは、基板１１からの距離ｄＺに係わらず一定となる。  
これにより、図７（ｅ）に表したように、メモリセルＭＣのしきい値電圧Ｖｔｈは、基板１１からの距離ｄＺに係わらず一定となる。
【００８０】
図８は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
まず、図８（ａ）に表したように、基板１１の上に、電極膜ＷＬと電極間絶縁膜１４とを交互に積層して積層構造体ＭＬ（層間絶縁膜１５も含む）を形成する。この時、例えば、電極膜ＷＬにおける添加物の濃度はＺ軸方向で一定である。
【００８１】
一方、電極間絶縁膜１４の成膜温度をＺ軸方向で変える。  
例えば、電極間絶縁膜１４となるシリコン酸化膜が、ＴＥＯＳ／Ｏ３を用いた常圧ＣＶＤにより形成される場合、基板１１に近い第１領域ＲＧ１においては、成膜温度Ｔ１４が４００℃に設定され、基板１１から遠い第２領域ＲＧ２においては、成膜温度Ｔ１４が５５０℃に設定される。そして、第１領域ＲＧ１と第２領域ＲＧ２との間においては、成膜温度Ｔ１４は、４００℃と５５０℃との間の値であり、第１領域ＲＧ１から第２領域ＲＧ２に向かうに従って上昇するように設定される。
【００８２】
このように、第１領域ＲＧ１と第２領域ＲＧ２とで、電極間絶縁膜１４の成膜温度Ｔ１４を変えることで、例えば、電極間絶縁膜１４の密度が変わる。すなわち、低温で成膜した場合、高温で成膜した場合に比べて、ポーラスな膜が形成され、これにより、エッチング速度ＥＲ１４が上昇する。
【００８３】
図８（ｂ）に表したように、このような積層構造体ＭＬの上にハードマスク層を設け、リソグラフィ及びＲＩＥにより、貫通ホールＴＨとなる孔ＴＨ１を形成する。  
この時、下部（第１領域ＲＧ１）の径が、上部（第２領域ＲＧ２）の径よりも小さくなり、孔ＴＨ１はテーパ形状となる。
【００８４】
この場合において、図８（ｃ）に表したように、電極間絶縁膜１４を選択的に、等方的にエッチングする。  
すなわち、例えば、希釈したフッ酸による処理を行う。このエッチングにおいては、図７（ｂ）に例示したように、成膜温度Ｔ１４が低い下部（第１領域ＲＧ１）では、エッチング速度ＥＲ１４が速く、成膜温度Ｔ１４が高い上部（第２領域ＲＧ２）では、エッチング速度ＥＲ１４が遅い。
【００８５】
このため、図８（ｃ）に表したように、第１領域ＲＧ１における電極間絶縁膜１４どうしの間の間隔（孔ＴＨ１の径）が、第２領域ＲＧ２に対して相対的に大きい程度で、拡大される。すなわち、テーパ形状で形成された孔ＴＨ１の電極間絶縁膜１４に対向する部分がエッチングされ、このエッチング量は、下部（第１領域ＲＧ１）の方が上部（第２領域ＲＧ２）よりも大きい。これにより、電極間絶縁膜１４どうしの間の間隔（孔ＴＨ１）は、下部と上部とで実質的に同じにできる。
【００８６】
電極間絶縁膜１４がエッチングによって後退したことにより、電極膜ＷＬは、孔ＴＨ１の内側で、電極間絶縁膜１４よりも突出する。
【００８７】
この後、図８（ｄ）に表したように、例えば、孔ＴＨ１の内側に突出している電極膜ＷＬを、ＮＨ３水＋Ｈ２Ｏ２の混合液による処理や、コリン系の薬液を用いたアルカリ過水処理や、ホットリン酸による処理や、横方向にエッチングできるＲＩＥなどのドライ処理等によってエッチングし、プルバックして、上記の突出部を除去する。これにより、貫通ホールＴＨが完成する。この貫通ホールは、第１領域ＲＧ１と第２領域ＲＧ２とで径が実質的に同じであり、貫通ホールＴＨの壁面は、Ｚ軸に対して実質的に垂直である。
【００８８】
そして、以下、所定の工程を経て、不揮発性半導体記憶装置１１２が作製される。不揮発性半導体記憶装置１１２においても、垂直壁の貫通ホールが形成でき、上部と下部とでしきい値電圧特性が均一化でき、安定した動作を実現する。
【００８９】
なお、上記においては、電極間絶縁膜１４の成膜温度Ｔ１４を制御することで、電極間絶縁膜１４のエッチング速度ＥＲ１４を制御したが、本発明はこれに限らず、例えば、電極間絶縁膜１４の原料の条件を変えても良い。例えば、ＴＥＯＳとＯ３との比率を変えることによっても、電極間絶縁膜１４のエッチング速度を制御することができる。
【００９０】
以下、本発明の第２の実施形態に係る別の不揮発性半導体記憶装置１１２ａ（図示せず）について説明する。  
不揮発性半導体記憶装置１１２ａにおいては、不揮発性半導体記憶装置１１０に関して説明した電極膜ＷＬと、不揮発性半導体記憶装置１１２に関して説明した電極間絶縁膜１４と、が組み合わされて適用される。すなわち、電極膜ＷＬに含まれる添加物がＰ及びＧｅであり、Ｇｅの濃度が第１領域ＲＧ１と第２領域ＲＧ２とで変えられ、電極膜ＷＬのエッチング速度ＥＲＷＬが、第１領域ＲＧ１と第２領域ＲＧ２とで変えられる。さらに、電極間絶縁膜１４の成膜温度Ｔ１４が、第１領域ＲＧ１と第２領域ＲＧ２とで変えられ、電極間絶縁膜１４のエッチング速度ＥＲ１４が、第１領域ＲＧ１と第２領域ＲＧ２とで変えられる。
【００９１】
図９は、第２の実施形態に係る別の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
まず、基板１１の上に、電極膜ＷＬと電極間絶縁膜１４とを交互に積層して積層構造体ＭＬ（層間絶縁膜１５を含む）を形成する。  
例えば、基板１１に近い第１領域ＲＧ１においては、Ｇｅの濃度ＣＧｅは２０％であり、基板１１から遠い第２領域ＲＧ２におけるＧｅの濃度ＣＧｅは０％であり、第１領域ＲＧ１と第２領域ＲＧ２との間においては、Ｇｅの濃度ＣＧｅが、第１領域ＲＧ１から第２領域ＲＧ２に向かうに従って減少するように設定される。なお、電極膜ＷＬにおけるＰの濃度は、基板１１からの距離ｄＺに係わらず一定である。  
このように、第１領域ＲＧ１と第２領域ＲＧ２とで、電極膜ＷＬのＧｅの濃度ＣＧｅを変えることで、電極膜ＷＬのエッチング速度ＥＲＷＬを変える。
【００９２】
一方、電極間絶縁膜１４となるシリコン酸化膜は、例えば、ＴＥＯＳ／Ｏ３を用いた常圧ＣＶＤにより形成され、基板１１に近い第１領域ＲＧ１においては、成膜温度Ｔ１４が４００℃に設定され、基板１１から遠い第２領域ＲＧ２においては、成膜温度Ｔ１４が５５０℃に設定される。そして、第１領域ＲＧ１と第２領域ＲＧ２との間においては、成膜温度Ｔ１４は、第１領域ＲＧ１から第２領域ＲＧ２に向かうに従って上昇するように設定される。  このように、第１領域ＲＧ１と第２領域ＲＧ２とで、電極間絶縁膜１４の成膜温度Ｔ１４を変えることで、電極間絶縁膜１４のエッチング速度ＥＲ１４を変える。
【００９３】
その後、積層構造体ＭＬの上にハードマスク層を設け、リソグラフィ及びＲＩＥにより、貫通ホールＴＨとなる孔ＴＨ１を形成する。
【００９４】
そして、その後、図９（ａ）に表したように、例えば、ＮＨ３水＋Ｈ２Ｏ２の混合液による処理により、電極膜ＷＬを選択的に、等方的にエッチングして、第１領域ＲＧ１における電極膜ＷＬどうしの間の間隔（孔ＴＨ１の径）を、第２領域ＲＧ２に対して相対的に大きい程度で、拡大させる。すなわち、テーパ形状で形成された孔ＴＨ１の電極膜ＷＬに対向する部分がエッチングされ、このエッチング量は、下部（第１領域ＲＧ１）の方が上部（第２領域ＲＧ２）よりも大きい。これにより、電極膜ＷＬどうしの間の間隔（孔ＴＨ１）は下部と上部とで実質的に同じにできる。
【００９５】
この後、図９（ｂ）に表したように、例えば、希釈したフッ酸による処理によって、電極間絶縁膜１４を選択的に、等方的にエッチングして、第１領域ＲＧ１における電極間絶縁膜１４どうしの間の間隔（孔ＴＨ１の径）を、第２領域ＲＧ２に対して相対的に大きい程度で、拡大させる。すなわち、テーパ形状で形成された孔ＴＨ１の電極間絶縁膜１４に対向する部分がエッチングされ、このエッチング量は、下部（第１領域ＲＧ１）の方が上部（第２領域ＲＧ２）よりも大きい。これにより、電極間絶縁膜１４どうしの間の間隔（孔ＴＨ１）は下部と上部とで実質的に同じにできる。
【００９６】
このようにして、貫通ホールＴＨの電極膜ＷＬに対向する部分、及び、貫通ホールＴＨの電極間絶縁膜１４に対向する部分の両方の部分で、貫通ホールＴＨの径を第１領域ＲＧ１と第２領域ＲＧ２とで同じにできる。
【００９７】
先に説明した不揮発性半導体記憶装置１１２においては、電極間絶縁膜１４のエッチング速度ＥＲ１４を制御して貫通ホールＴＨの径を均一にしたのに対して、本具体例の不揮発性半導体記憶装置１１２ａにおいては、電極膜ＷＬのエッチング速度ＥＲＷＬを制御しつつ、電極間絶縁膜１４のエッチング速度ＥＲ１４を制御して、貫通ホールＴＨの径を均一にする。
【００９８】
このように、不揮発性半導体記憶装置１１２ａは、基板１１と、基板１１の主面１１ａ上に設けられ、主面１１ａに対して垂直な第１方向（Ｚ軸方向）に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部（記憶層４８）と、を備えた不揮発性半導体記憶装置であり、積層構造体ＭＬは、第１領域ＲＧ１と、第１領域ＲＧ１よりも基板１１からの距離が遠い第２領域ＲＧ２と、を有し、第１領域ＲＧ１における電極膜ＷＬ及び電極間絶縁膜１４の少なくともいずれかのエッチング速度は、第２領域ＲＧ２における電極膜ＷＬ及び電極間絶縁膜１４の前記少なくともいずれかのエッチング速度よりも高く設定される。
【００９９】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、貫通ホールＴＨの径が不均一であった場合においても、メモリセルＭＣのしきい値電圧Ｖｔｈが均一にされる。
【０１００】
図１０は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１０に例示したように本実施形態に係る不揮発性半導体記憶装置１１３においては、
貫通ホールＴＨの径が、Ｚ軸方向において不均一である。
【０１０１】
例えば、貫通ホールＴＨがテーパ形状を有している。  
すなわち、本具体例では、第１領域ＲＧ１における貫通ホールＴＨの径（すなわち、Ａ１−Ａ２線で外側絶縁膜４３を切断した時の外側絶縁膜４３の外径）は、第２領域ＲＧ２における貫通ホールＴＨの径（すなわち、Ａ３−Ａ４線で外側絶縁膜４３を切断した時の外側絶縁膜４３の外径）よりも小さい。
【０１０２】
そして、このように、貫通ホールＴＨの径が異なる場合において、メモリセルＭＣのしきい値電圧が均一になるように、電極膜ＷＬに添加される添加物の濃度が制御される。これ以外は、不揮発性半導体記憶装置１１０と同様なので説明を省略する。
【０１０３】
メモリセルＭＣにおけるしきい値電圧Ｖｔｈは、既に説明したように、貫通ホールＴＨの径に基づく、内側絶縁膜４２と外側絶縁膜４３との間の電界の差異に依存する他、半導体ピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３及び電極膜ＷＬに用いられる材料の誘電率や仕事関数などにも依存する。
【０１０４】
不揮発性半導体記憶装置１１３においては、電極膜ＷＬに含まれる添加物の濃度を変えることで、例えば、電極膜ＷＬの仕事関数が変化する。これにより、メモリセルＭＣのしきい値電圧Ｖｔｈが変化する。この時、例えば、貫通ホールＴＨの径の変動によるメモリセルＭＣのしきい値電圧Ｖｔｈの変動を補償するように、電極膜ＷＬに含まれる添加物の濃度が制御される。
【０１０５】
図１１は、第３の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。  
すなわち、同図は、Ｐ型ＭＯＳトランジスタのＢを含有するポリシリコンゲートにＧｅを添加した場合の、Ｇｅの濃度と、しきい値電圧Ｖｔｈと、の関係を例示している。すなわち、同図は、不揮発性半導体記憶装置１１３の電極膜ＷＬとして、ＢとＧｅを添加したポリシリコンを用いた場合において、Ｂの添加量を一定とし、Ｇｅの濃度を変えたときのメモリセルＭＣのしきい値電圧Ｖｔｈの変化を例示している。同図において横軸は、Ｇｅの濃度ＣＧｅであり、縦軸はしきい値電圧Ｖｔｈである。なお、この時のＧｅの濃度ＣＧｅは、原子パーセントである。
【０１０６】
図１１に表したように、Ｇｅの濃度ＣＧｅを０％から３０％に大きくすると、しきい値電圧Ｖｔｈは、０．２Ｖ（ボルト）程度低下する。図１１に例示した特性は一例であり、Ｇｅの濃度ＣＧｅの変化に対するしきい値電圧Ｖｔｈの変化率は、ポリシリコン膜の成膜条件にも依存し、また、Ｂの添加量にも依存する。例えば、Ｇｅの濃度ＣＧｅを０％から３０％に大きくすると、しきい値電圧Ｖｔｈは、概ね０．１Ｖ〜０．３Ｖ程度低下する。
【０１０７】
例えば、電極膜ＷＬ中のＧｅの濃度ＣＧｅが一定であり、第１領域ＲＧ１（下部）における貫通ホールＴＨの径が第２領域ＲＧ２（上部）よりも小さいテーパ形状の場合は、下部における内側絶縁膜４２と外側絶縁膜４３との間の電界の差は、上部よりも大きくなる。このため、下部におけるしきい値電圧Ｖｔｈが、上部よりも低くなる特性になる。
【０１０８】
この時、この特性を補償するように、電極膜ＷＬに含まれる添加物の濃度（この場合は、Ｇｅの濃度ＣＧｅ）が制御される。すなわち、下部におけるＧｅの濃度ＣＧｅを上部よりも下げることで、添加物の濃度の変化によるしきい値電圧Ｖｔｈの変化は、下部のしきい値電圧Ｖｔｈの方が上部よりも高くなる特性となる。
【０１０９】
その結果、貫通ホールＴＨの径の変動によるメモリセルＭＣのしきい値電圧Ｖｔｈの変動が、電極膜ＷＬにおける不純物の濃度の制御によって補償され、しきい値電圧Ｖｔｈを第１領域ＲＧ１と第２領域ＲＧ２とで実質的に等しくできる。
【０１１０】
このように、不揮発性半導体記憶装置１１３においては、第１領域ＲＧ１における添加物の濃度と、第２領域ＲＧ２における添加物の濃度と、を異ならせ、貫通ホールＴＨの径の差異に基づく内側絶縁膜４２と外側絶縁膜４３との曲率の差異に起因したしきい値電圧Ｖｔｈの変動を補償することで、第１領域ＲＧ１（上部）と第２領域ＲＧ２（下部）とでしきい値電圧特性を均一化でき、安定した動作が実現できる。
【０１１１】
なお、上記の具体例では、Ｂを添加したポリシリコンにおいて、Ｇｅの濃度ＣＧｅを制御する例であるが、Ｐを添加したポリシリコンにおいて、Ｇｅの濃度ＣＧｅを変化させても良く、また、Ｇｅの濃度ＣＧｅではなく、Ｂの濃度またはＰ濃度を変化させても良い。また、ポリシリコンではなく、アモルファスシリコンを用いた場合も同様の効果が得られる。  
ただし、Ｂを添加したポリシリコンにおいてＧｅの濃度ＣＧｅを制御する構成によれば、電極膜ＷＬのゲート空乏化の変動を抑制しつつ、仕事関数を大きく変化させることができるので、他の特性を高く維持しつつ、しきい値電圧Ｖｔｈを所望の状態（均一な状態）に制御し易くなり、より有利である。
【０１１２】
（第４の実施の形態）
図１２は、第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、同図においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図１２に表したように、不揮発性半導体記憶装置１２０においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。
【０１１３】
すなわち、不揮発性半導体記憶装置１２０は、基板１１の主面１１ａの上に設けられ、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する第１半導体ピラーＳＰ１と、記憶層４８（記憶部）と、内側絶縁膜４２と、外側絶縁膜４３と、を備える。第１半導体ピラーＳＰ１は、先に説明した半導体ピラーＳＰのうちの１つである。
【０１１４】
本具体例では、電極膜ＷＬは、例えばＹ軸方向に分断され、電極膜ＷＬは、Ｘ軸方向に延在する。
【０１１５】
さらに、不揮発性半導体記憶装置１２０は、第２半導体ピラーＳＰ２と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに備える。第２半導体ピラーＳＰ２は、先に説明した半導体ピラーＳＰのうちの１つである。
【０１１６】
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。  
記憶層４８は、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間にも設けられる。内側絶縁膜４２は、第２半導体ピラーＳＰ２と記憶層４８との間にも設けられる。外側絶縁膜４３は、電極膜ＷＬと、第２半導体ピラーＳＰ２における記憶層４８と、の間にも設けられる。
【０１１７】
第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【０１１８】
例えば、基板１１の主面１１ａの上に、層間絶縁膜を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２のそれぞれとなる膜が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８及び内側絶縁膜４２となる膜並びに接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【０１１９】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【０１２０】
図１２に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬに接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬに接続されている。なお、半導体ピラーＳＰとビット線ＢＬとは、ビアＶＡ１及びビアＶＡ２により接続される。
【０１２１】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【０１２２】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。ドレイン側選択ゲート電極ＳＧＤ及びソース側選択ゲート電極ＳＧＳは、選択ゲート電極ＳＧに含まれる。
【０１２３】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１２４】
このように、積層構造体ＭＬの上方（基板１１から最も遠い側）に、選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜が設けられ、その内側に半導体が埋め込まれる。この半導体は、半導体ピラーＳＰに含まれる。
【０１２５】
そして、選択ゲート電極ＳＧの上方にソース線ＳＬが設けられ、ソース線ＳＬの上方にビット線ＢＬが設けられる。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
【０１２６】
なお、Ｘ軸方向における一方の端及び他方の端において、電極膜ＷＬは、ビアプラグによってワード配線に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。この時、Ｚ軸方向に積層された各電極膜ＷＬのＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の端で、積層された電極膜ＷＬと駆動回路との電気的接続が行われる。
【０１２７】
さらに、図１２に表したように、不揮発性半導体記憶装置１２０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２と、をさらに備えることができる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、半導体ピラーＳＰに含まれ、第２接続部ＣＰ２は、接続部ＣＰに含まれる。
【０１２８】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【０１２９】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【０１３０】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第３及び第４半導体ピラーＳＰ３及びＳＰ４の記憶層４８との間、並びに、第２接続部ＣＰ２の記憶層４８とバックゲートＢＧとの間、にも設けられる。
【０１３１】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【０１３２】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４）が設けられる。ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、選択ゲート電極ＳＧに含まれる。
【０１３３】
このような構成の不揮発性半導体記憶装置１２０においても、電極膜ＷＬには、アモルファスシリコンまたはポリシリコンが用いられる。  
そして、第１領域ＲＧ１における電極膜ＷＬに含まれる添加物の濃度は、第２領域ＲＧ２における電極膜ＷＬに含まれる添加物の濃度とは異なる。  
これにより、上部と下部とでエッチング速度ＥＲＷＬを制御して、上部と下部とで貫通ホールＴＨの径を同じにできる。すなわち、垂直壁の貫通ホールＴＨが形成でき、しきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置が提供できる。
【０１３４】
また、不揮発性半導体記憶装置１２０において、電極間絶縁膜１４の成膜温度や、原料の組成比などを制御することによって、電極間絶縁膜１４のエッチング速度ＥＲ１４を制御し、貫通ホールＴＨの径を均一にする構成を採用しても良い。
【０１３５】
さらに、電極膜ＷＬのエッチング速度ＥＲＷＬを制御しつつ、電極間絶縁膜１４のエッチング速度ＥＲ１４を制御して、貫通ホールＴＨの径を均一にしても良い。
【０１３６】
さらに、不揮発性半導体記憶装置１２０において、第１領域ＲＧ１と第２領域ＲＧ２とで、電極膜ＷＬ中の添加物の濃度を異ならせ、例えば、貫通ホールＴＨの径の差異に基づく内側絶縁膜４２と外側絶縁膜４３との曲率の差異に起因したしきい値電圧Ｖｔｈの変動を補償することで、第１領域ＲＧ１（上部）と第２領域ＲＧ２（下部）とでしきい値電圧特性を均一化でき、安定した動作を実現しても良い。
【０１３７】
（第５の実施の形態）
本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法は、基板１１と、基板１１の主面１１ａ上に設けられ、主面１１ａに対して垂直な第１方向（Ｚ軸方向）に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部（記憶層４８）と、を有する不揮発性半導体記憶装置の製造方法である。以下、製造方法の特徴の部分を説明する。
【０１３８】
図１３は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図１３に表したように、本実施形態に係る製造方法は、基板１１の主面１１ａ上に、複数の電極膜ＷＬと複数の電極間絶縁膜１４と交互に積層して積層構造体を形成する工程（ステップＳ１１０）と、積層構造体ＭＬを第１方向（Ｚ軸方向）に貫通する貫通ホールＴＨを形成する工程（ステップＳ１２０）と、貫通ホールＴＨの内側に半導体を埋め込んで、半導体ピラーＳＰを形成する工程（ステップＳ１３０）と、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に記憶部（記憶層４８）を形成する工程（ステップＳ１４０）と、を備える。
【０１３９】
そして、上記の積層構造体ＭＬを形成する工程（ステップＳ１１０）は、基板１１からの距離が近い第１領域ＲＧ１において、貫通ホールＴＨの形成におけるエッチング速度が速い電極膜ＷＬ及び電極間絶縁膜１４の少なくともいずれかの膜を形成する工程（ステップＳ１１１）と、第１領域ＲＧ１よりも基板１１からの距離が遠い第２領域ＲＧ２において、貫通ホールＴＨの形成処理におけるエッチング速度が第１領域ＲＧ１よりも遅い前記少なくともいずれかの膜を形成する工程（ステップＳ１１２）と、を含む。
【０１４０】
すなわち、例えば、図４（ａ）〜図４（ｃ）に関して説明した電極膜ＷＬ、図６（ａ）〜図６（ｃ）に関して説明した電極膜ＷＬ、及び、図７（ａ）〜図７（ｃ）に関して説明した電極間絶縁膜１４等を形成する。これにより、例えば、図５（ｃ）及び図５（ｄ）、図８（ｃ）及び図８（ｄ）、並びに、図９（ａ）及び図９（ｂ）に関して説明したように、貫通ホールＴＨの径が均一化した垂直壁の貫通ホールが形成でき、上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置が製造できる。
【０１４１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１４２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１４５】
１１…基板、  １１ａ…主面、  １４…電極間絶縁膜、  １５…層間絶縁膜、  ４２…内側絶縁膜、  ４３…外側絶縁膜、  ４８…記憶層、  １１０、１１０ａ、１１２、１１２ａ、１１３、１２０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ、ＢＬ１〜ＢＬ３…ビット線、  ＣＧｅ、ＣＢ…濃度、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１及び第２接続部、  ＥＲ１４、ＥＲＷＬ…エッチング速度、  ＬＳＧＴ…下側選択ゲートトランジスタ、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＳ…メモリストリング、  ＭＴＲ…メモリセルトランジスタ、  ＭＴＲＵ…メモリトランジスタ部、  ＭＵ…メモリ部、  ＰＵ…周辺回路部、  ＲＧ１、ＲＧ２…第１及び第２領域、  ＳＡ…センスアンプ、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＤ、ＳＧＤ１〜ＳＧＤ４…ドレイン側選択ゲート電極、  ＳＧＤＤＲ…ドレイン側選択ゲート線駆動回路、  ＳＧＳ…ソース側選択ゲート電極、  ＳＧＳＤＲ…ソース側選択ゲート線駆動回路、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  Ｔ１４…成膜温度、  ＴＨ…貫通ホール、  ＴＨ１…孔、  ＵＳＧＴ…上側選択ゲートトランジスタ、  ＶＡ１、ＶＡ２…ビア、  Ｖｔｈ…しきい値電圧、  ＷＬ、ＷＬ１〜ＷＬ４…電極膜、  ＷＬＤＲ…ワード線駆動回路、  ＷＬＬ…ワード線、  ｄ１、ｄ２、ｄＺ…距離、  ｄＴＨ…径
【図１】
2011060991.tif 000003
【図２】
2011060991.tif 000004
【図３】
2011060991.tif 000005
【図４】
2011060991.tif 000006
【図５】
2011060991.tif 000007
【図６】
2011060991.tif 000008
【図７】
2011060991.tif 000009
【図８】
2011060991.tif 000010
【図９】
2011060991.tif 000011
【図１０】
2011060991.tif 000012
【図１１】
2011060991.tif 000013
【図１２】
2011060991.tif 000014
【図１３】
2011060991.tif 000015