(57)【要約】【課題】  ＣＡＭブロックの読出動作の時低電圧のパス電圧を利用することで、高電圧によるＣＡＭセルの電気的特性劣化を防止することができ、かつチップ動作の時、瞬間的な電力消耗の増加を防止することができるＣＡＭブロックの動作方法を提供する。【解決手段】  ワードラインと連結された複数のメモリセルを含むメモリセルブロックのうち、少なくとも一つを選択してチップの情報を格納するためのＣＡＭブロックに指定する段階と、前記ＣＡＭブロックに含まれたセルのうち、選択されたワードラインと連結されたセルに前記チップの情報を格納し、前記ＣＡＭブロックに含まれた残りのセルは消去状態を維持させる段階と、を含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ワードラインと連結された複数のメモリセルを含むメモリセルブロックのうち、少なくとも一つを選択してチップの情報を格納するためのＣＡＭブロックとして指定する段階と、
前記ＣＡＭブロックに含まれたセルのうち、選択されたワードラインと連結されたセルに前記チップの情報を格納し、前記ＣＡＭブロックに含まれた残りのセルは消去状態を維持させる段階と、
を含むことを特徴とする不揮発性メモリ装置の動作方法。
【請求項２】
前記チップの情報を格納する以前に、前記ＣＡＭブロックに含まれたすべてのセルを消去する段階をさらに含むことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項３】
前記チップの情報は、前記ＣＡＭブロックに含まれた複数のセルのうち、前記選択されたワードラインに連結されたセルのみに格納することを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項４】
前記チップの情報は、リダンダンシー情報、プログラム、読出及び消去動作に必要な電圧の情報を含むことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項５】
前記選択されたワードラインに読出電圧を印加し、残りのワードラインに電源電圧または前記電源電圧よりも低いレベルのパス電圧を印加して前記ＣＡＭブロックに含まれたセルを読出しする段階をさらに含むことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項６】
前記読出電圧は、０Ｖであることを特徴とする請求項５記載の不揮発性メモリ装置の動作方法。
【請求項７】
前記ＣＡＭブロックが含まれたチップに電源電圧が供給されれば、前記ＣＡＭブロックの読出動作を行うことを特徴とする請求項１記載の不揮発性メモリ装置の動作方法。
【請求項８】
複数のワードラインに連結されてデータを格納するためのメモリセルを含むメモリセルブロックと、
前記複数のワードラインに連結されてチップの情報を格納するためのＣＡＭセルを含むＣＡＭブロックと、
前記ワードラインとグローバルワードラインとを連結するためのブロックスイッチ部と、
前記グローバルワードラインと連結され、前記メモリセルブロックの読出動作の時、選択されたワードラインには第１読出電圧を、非選択されたワードラインには第１パス電圧を印加し、前記ＣＡＭブロックの読出動作の時、選択されたワードラインには第２読出電圧を、非選択されたグローバルワードラインには前記第１パス電圧よりも低い第２パス電圧を印加する電圧供給回路と、
を含むことを特徴とする不揮発性メモリ装置。
【請求項９】
前記電圧供給回路は、前記第１読出電圧、前記第１パス電圧、前記第２読出電圧または前記第１パス電圧よりも低い前記第２パス電圧を前記それぞれのグローバルワードラインに出力する複数の電圧出力部を含むことを特徴とする請求項８記載の不揮発性メモリ装置。
【請求項１０】
前記それぞれの電圧出力部は、
前記メモリセルブロックの読出動作の時、前記グローバルワードラインに前記第１読出電圧または前記第１パス電圧を出力する第１回路部と、
前記ＣＡＭブロックの読出動作の時、前記グローバルワードラインに前記第２読出電圧または第２パス電圧を出力する第２回路部と、
を含むことを特徴とする請求項９記載の不揮発性メモリ装置。
【請求項１１】
前記第１回路部は、
第１信号に応じて前記第１読出電圧を前記グローバルワードラインに伝達する第１スイッチと、
第２信号に応じて前記第１パス電圧を前記グローバルワードラインに伝達する第２スイッチと、
を含むことを特徴とする請求項１０記載の不揮発性メモリ装置。
【請求項１２】
前記第１及び第２スイッチは、ＮＭＯＳトランジスタで構成されることを特徴とする請求項１１記載の不揮発性メモリ装置。
【請求項１３】
前記第２回路部は、
接地信号に応答して前記グローバルワードラインと接地端子とを連結する第３スイッチと、
電源信号に応答して前記グローバルワードラインと電源端子とを連結する第４スイッチと、
を含むことを特徴とする請求項１０記載の不揮発性メモリ装置。
【請求項１４】
前記第３スイッチは、ＮＭＯＳトランジスタで構成され、前記第４スイッチはＰＭＯＳトランジスタで構成されることを特徴とする請求項１３記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその動作方法に関し、特に、ＲＯＭとして用いられるＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）ブロックの動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置において、チップの情報、及び動作に係わるデータを格納するためのＲＯＭとしてヒューズ（Ｆｕｓｅ）が使用されて来た。しかし、不揮発性メモリ装置の集積度が増加するにつれてヒューズの大きさを減少させるのに限界があり、ヒューズをカッティングする工程も難しくなっている。
【０００３】
これによって、最近はＲＯＭとしてヒューズの代りにメモリセル構造を持つＣＡＭセルを利用している。ＣＡＭセルは、不揮発性メモリ装置のメモリセルアレイのうち、ＣＡＭブロック内に具備される。すなわち、メモリセルアレイは、チップの情報が格納されるＣＡＭブロックとデータが格納されるメモリブロックからなっている。
【０００４】
図１は、不揮発性メモリ装置を説明するためのブロック図である。不揮発性メモリ装置は、電圧供給回路１０、ブロックスイッチ部２０、メモリセルアレイ３０、及びページバッファー部４０を含む。
【０００５】
電圧供給回路１０は、グローバルライン（グローバルドレインセレクトラインＧＤＳＬ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ、グローバルソースセレクトラインＧＳＳＬ）に高電圧を伝達する。
【０００６】
ブロックスイッチ部２０は、複数のメモリセルブロックのうち、いずれか一つのセルブロックを選択し、電圧供給回路１０から印加された電圧を、選択されたセルブロックのドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬに伝達する。
【０００７】
メモリセルアレイ３０は、データが格納される複数のメモリセルブロック、及びチップの情報が格納されるＣＡＭブロックを含む。チップの情報はリダンダンシー情報及びプログラム、読出及び消去動作に必要な電圧レベルなどを含む。ＣＡＭブロックは、メモリセルアレイ３０に含まれるメモリセルブロックのうち少なくとも一つのセルブロックが選択されて指定される。
【０００８】
ページバッファー部４０は、ＣＡＭブロック及びメモリセルブロックとビットラインＢＬを介して連結され、プログラム、読出及び消去動作の時、ビットラインＢＬの電圧を変更する。
【０００９】
チップに電源電圧が印加されれば、ＣＡＭブロックは読出し動作が行われるが、読出されたチップの情報によってチップが駆動される。ＣＡＭブロックに含まれた複数のＣＡＭセルのうち、チップの情報が格納されたＣＡＭセルが互いに異なるページ（ｐａｇｅ：同一のワードラインと連結されたＣＡＭセルの単位）に分散されている場合には、読出動作の時、選択されていないＣＡＭセルと連結されたワードラインに高電圧のパス電圧（例えば、５Ｖ）を印加しなければならない。このために、高電圧を印加するためのポンプ回路を備えなければならず、高電圧の使用によって電流消耗が増加することになる。また、読出動作の時、選択されていないＣＡＭセルのゲートに高電圧（パス電圧）が印加されるほど電気的特性が劣化されて不揮発性メモリ装置の信頼度が低下されるような問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
したがって、本発明が解決しようとする課題は、ＣＡＭブロックと連結された複数のワードラインのうち、選択された一つのワードラインと連結されたＣＡＭセルのみにチップの情報を格納し、残りの非選択されたワードラインと連結されたＣＡＭセルは消去状態を維持することで、ＣＡＭブロックの読出動作の時、低電圧のパス電圧を利用してＣＡＭセルの電気的特性の劣化を防止することである。
【課題を解決するための手段】
【００１１】
したがって、上記課題を解決するために本発明による不揮発性メモリ装置の動作方法は、ワードラインと連結された複数のメモリセルを含むメモリセルブロックのうち、少なくとも一つを選択してチップの情報を格納するためのＣＡＭブロックに指定する段階と、前記ＣＡＭブロックに含まれたセルのうち、選択されたワードラインと連結されたセルに前記チップの情報を格納し、前記ＣＡＭブロックに含まれた残りのセルは消去状態を維持させる段階と、を含む。
【００１２】
また、前記チップの情報を格納する以前に、前記ＣＡＭブロックに含まれたすべてのセルを消去する段階をさらに含む。
【００１３】
また、前記チップの情報は、前記ＣＡＭブロックに含まれた複数のセルのうち、前記選択されたワードラインに連結されたセルのみに格納する。
【００１４】
また、前記チップの情報は、リダンダンシー情報、プログラム、読出及び消去動作に必要な電圧の情報を含む。
【００１５】
また、前記選択されたワードラインに読出電圧を印加し、残りのワードラインに電源電圧または前記電源電圧よりも低いレベルのパス電圧を印加して前記ＣＡＭブロックに含まれたセルを読出しする段階をさらに含む。
【００１６】
前記読出電圧は０Ｖであり、前記ＣＡＭブロックが含まれたチップに電源電圧が供給されれば、前記ＣＡＭブロックの読出動作を行う。
【００１７】
さらに、本発明による不揮発性メモリ装置は、複数のワードラインに連結されてデータを格納するためのメモリセルを含むメモリセルブロックと、前記複数のワードラインに連結され、チップの情報を格納するためのＣＡＭセルを含むＣＡＭブロック、及び前記ワードラインとグロバールラインを連結するためのブロックスイッチ部、及び前記グロバールラインと連結されて前記メモリセルブロックの読出動作の時、選択されたワードラインには第１読出電圧を、非選択されたワードラインには第１パス電圧を印加し、前記ＣＡＭブロックの読出動作の時、選択されたワードラインには第２読出電圧を、非選択されたワードラインには前記第１パス電圧よりも低い第２パス電圧を印加する電圧供給回路と、を含む。
【００１８】
また、前記電圧供給回路は、前記第１読出電圧、前記第１パス電圧、前記第２読出電圧または前記第１パス電圧よりも低い前記第２パス電圧を、前記それぞれのグローバルワードラインに出力する複数の電圧出力部を含む。
【００１９】
また、前記電圧出力部は、前記メモリセルブロックの読出動作の時、前記グローバルワードラインに前記第１読出電圧または前記第１パス電圧を出力する第１回路部、及び前記ＣＡＭブロックの読出動作の時、前記グローバルワードラインに前記第２読出電圧または第２パス電圧を出力する第２回路部を含む。
【００２０】
また、前記第１回路部は、第１信号に応じて前記第１読出電圧を前記グローバルワードラインに伝達する第１スイッチ、及び第２信号に応じて前記第１パス電圧を前記グローバルワードラインに伝達する第２スイッチを含む。
【００２１】
また、前記第１及び第２スイッチはＮＭＯＳトランジスタで構成される。
【００２２】
また、前記第２回路部は、接地信号に応答して前記グローバルワードラインと接地端子とを連結する第３スイッチ、及び電源信号に応答して前記グローバルワードラインと電源端子を連結する第４スイッチを含む。
【００２３】
また、前記第３スイッチはＮＭＯＳトランジスタで構成され、前記第４スイッチはＰＭＯＳトランジスタで構成される。
【発明の効果】
【００２４】
以上のように、本発明によれば、ＣＡＭブロックの読出動作の時、低電圧のパス電圧を利用することで、高電圧によるＣＡＭセルの電気的特性劣化を防止することができ、かつチップ動作の時、瞬間的な電力消耗の増加を防止することができるような効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】不揮発性メモリ装置を説明するためのブロック図である。
【図２】本発明による不揮発性メモリ装置の動作方法を説明するための回路図である。
【図３】本発明による不揮発性メモリ装置の電圧供給回路を説明するための回路図である。
【発明を実施するための形態】
【００２６】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。しかし、本発明は以下開示される実施例に限定されるものではなく、多様な形態で構成することが可能であり、単に本実施例は本発明の開示が完全になるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるのである。
【００２７】
図２は、本発明による不揮発性メモリ装置の動作方法を説明するための回路図である。不揮発性メモリ装置は、電圧供給回路１００、ブロックスイッチ部２００及びＣＡＭブロック３００を含む。
【００２８】
電圧供給回路１００は、グローバルドレインセレクトラインＧＤＳＬ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ、及びグローバルソースセレクトラインＧＳＳＬに高電圧を伝達する。
【００２９】
ブロックスイッチ部２００は、複数のメモリセルブロックのうち、いずれか一つのメモリセルブロックを選択する。ブロックスイッチ部２００は、グローバルドレインセレクトラインＧＤＳＬ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ、及びグローバルソースセレクトラインＧＳＳＬとドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ、及びソースセレクトラインＳＳＬの間にそれぞれ連結されたスイッチ素子Ｓ０〜Ｓｉを含む。それぞれのスイッチ素子Ｓ０〜Ｓｉは、共通にブロック選択信号ＢＳＬに応じて動作する。
【００３０】
ＣＡＭブロック３００は、チップの情報が格納される複数のＣＡＭセルＦ０〜Ｆｎを含む。ＣＡＭブロック３００は、複数のメモリセルブロックが含まれたメモリセルアレイ（図示せず）の中で選択された少なくとも一つのセルブロックに指定され得る。メモリセルブロックは複数のワードラインＷＬ０〜ＷＬｎに連結されてデータを格納するためのメモリセルを含む。ＣＡＭブロック３００に含まれるＣＡＭセルＦ０〜Ｆｎは、メモリセルブロックに含まれたメモリセルと同じ構造を持つセルで構成することができる。ＣＡＭブロック３００には、チップの情報が格納されるから、チップに電源電圧が供給されれば、優先的にＣＡＭブロック３００の読出し動作が行われる。
【００３１】
ＣＡＭブロック３００を具体的に説明すれば次のようである。ＣＡＭブロック３００は、複数のストリング（Ｓｔｒｉｎｇ）を含む。それぞれのストリングは、直列連結されたドレインセレクトトランジスタＤＳＴ、ＣＡＭセルＦ０〜Ｆｎ及びソースセレクトトランジスタＳＳＴを含む。ＣＡＭセルＦ０〜Ｆｎは、ドレインセレクトトランジスタＤＳＴとソースセレクトトランジスタＳＳＴとの間に連結される。
【００３２】
ドレインセレクトトランジスタＤＳＴは、第ｎ+１ＣＡＭセルＦｎと第１ビットラインＢＬ０との間に連結される。ソースセレクトトランジスタＳＳＴは、第１ＣＡＭセルＦ０と共通ソースラインＣＳＬとの間に連結される。また、互いに異なるストリングに含まれたＣＡＭセルのうち、同一のワードラインと連結されたＣＡＭセルのグループをページと言う。
【００３３】
ＣＡＭブロック３００に含まれたＣＡＭセルＦ０〜Ｆｎには、リダンダンシー情報、プログラム、読出及び消去動作の時、必要な電圧の情報を含んだチップの情報が格納される。チップの情報を格納するためには、まず、ＣＡＭブロック３００に含まれたすべてのＣＡＭセルＦ０〜Ｆｎを消去する。すなわち、チップの情報を格納する以前にＣＡＭブロック３００に含まれたすべてのセルを消去する。すべてのＣＡＭセルＦ０〜Ｆｎを消去した後、一つのワードラインを選択し、選択されたワードラインに連結されたＣＡＭセルＦ０〜Ｆｎのみにチップの情報を格納する。本願の実施例では、第２ワードラインＷＬ２と連結されたＣＡＭセルＦ２にチップの情報を格納することを例としてあげて説明する。
【００３４】
第２ワードラインＷＬ２に連結されたＣＡＭセルＦ２をプログラムしてチップの情報を格納すれば、残りの選択されていないワードラインに連結されたＣＡＭセルＦ０〜Ｆ１，Ｆ３〜Ｆｎは消去状態を維持する。
【００３５】
非選択されたＣＡＭセルＦ０〜Ｆ１，Ｆ３〜Ｆｎが消去状態なので、ＣＡＭブロック３００の読出動作の時、選択された第２ワードラインＷＬ２には読出電圧を印加し、選択された第２ワードラインＷＬ２を除外した残りのワードラインＷＬ０〜ＷＬ１，ＷＬ３〜ＷＬｎには、低電圧のパス電圧を印加することができる。
【００３６】
読出電圧は、０Ｖとなり、低電圧のパス電圧は電源電圧または電源電圧よりも低いレベルの電圧となる。すなわち、ＣＡＭブロック３００の読出動作の時、高電圧（例えば、５Ｖ〜７Ｖ）のパス電圧を必要としないので、パス電圧のレベルを増加させるためのポンプ回路を駆動しない。また、非選択されたワードラインに高電圧の代わりに低電圧を印加するほど、ＣＡＭセルが受けるストレスが減少されるので、ＣＡＭセルの電気的特性が劣化される速度を遅延することができる。
【００３７】
チップに電源電圧が供給されれば、ＣＡＭブロック３００に含まれたＣＡＭセルの読出動作が行われる。まず、ＣＡＭブロック３００に連結されたすべてのビットラインＢＬ０〜ＢＬｋに電源電圧（例えば、Ｖｃｃ）を印加してビットラインＢＬ０〜ＢＬｋをフリーチャージする。
【００３８】
電圧供給回路１００は、グローバルドレインセレクトラインＧＤＳＬ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ、及びグローバルソースセレクトラインＧＳＳＬにそれぞれ駆動電圧を発生させる。選択された第２グローバルワードラインＧＷＬ２には読出電圧を印加し、非選択された残りのグローバルワードラインＧＷＬ０〜ＧＷＬ１，ＧＷＬ３〜ＧＷＬｎにはパス電圧を印加する。特に、パス電圧は電源電圧または電源電圧よりも低いレベルを持つ。これは、非選択されたワードラインと連結されたＣＡＭセルが消去された状態なので、高電圧のパス電圧を必要としないからである。すなわち、非選択されたワードラインに低電圧のパス電圧を印加しても、非選択されたワードラインと連結されたＣＡＭセルにチャンネルが形成される。これによって、選択された第２ワードラインＷＬ２に読出電圧を印加し、残りのワードラインＷＬ０〜ＷＬ１，ＷＬ３〜ＷＬｎには低電圧のパス電圧を印加して選択されたＣＡＭセルを読出しすることができる。
【００３９】
上述したように、ワードラインＷＬ０〜ＷＬｎには電圧供給回路１００から発生された駆動電圧（読出及びパス電圧）が伝達されるが、選択されたワードライン（Ｓｅｌ）及び非選択されたワードライン（Ｕｎｓｅｌ）で発生される駆動電圧を調節する方法は次の図面を参照して説明する。
【００４０】
図３は、本発明による不揮発性メモリ装置を説明するための回路図であり、特に、図２に示された電圧供給回路１００の実施例を説明するための回路図である。
【００４１】
電圧供給回路１００は、メモリセルブロックまたはＣＡＭブロックの読出動作の時、読出またはパス電圧を出力する。メモリセルブロックまたはＣＡＭブロックの読出動作の時、それぞれ異なる読出電圧またはパス電圧を出力するために、電圧供給回路１００は複数の電圧出力部ＨＶ０〜ＨＶｎを備える。それぞれの電圧出力部ＨＶ０〜ＨＶｎは、多様な駆動電圧（第１読出電圧、第１パス電圧、第２読出電圧または第２パス電圧）をグローバルライン（グローバルドレインセレクトラインＧＤＳＬ、グローバルワードラインＧＷＬ０〜ＧＷＬｎ、グローバルソースセレクトラインＧＳＳＬ）に出力する。電圧出力部ＨＶ０〜ＨＶｎは、それぞれ同一の回路で構成されるので、このうちいずれか一つの電圧出力部ＨＶ２を具体的に説明する。
【００４２】
電圧出力部ＨＶ２は、メモリセルブロックの読出動作の時、第２グローバルワードラインＧＷＬ２に第１読出電圧または第１パス電圧を出力する第１回路部Ｃ１と、ＣＡＭブロック３００の読出動作の時、第２グローバルワードラインＧＷＬ２に第２読出電圧または第２パス電圧を出力する第２回路部Ｃ２を含む。
【００４３】
第１回路部Ｃ１は、第１信号Ｗ１に応じて第１読出電圧Ｖｒｄを第２グローバルワードラインＧＷＬ２に伝達する第１スイッチＮ１、及び第２信号Ｗ２に応じて第１パス電圧ＶＰａｓｓを第２グローバルワードラインＧＷＬ２に伝達する第２スイッチＮ２を含む。
【００４４】
第１及び第２スイッチ（Ｎ１及びＮ２）は、いずれもＮＭＯＳトランジスタで構成され得る。第１信号Ｗ１は、選択信号ＳＥＬＴＯに応答して第１スイッチ部１１０から出力され、第２信号Ｗ２は非選択信号ＵＮＳＥＬＴＯに応答して第２スイッチ部１２０から出力される。
【００４５】
第２回路部Ｃ２は、接地信号ＧＮＤＴＯに応答して第２グローバルワードラインＧＷＬ２と接地端子Ｖｓｓを連結する第３スイッチＮ３及び電源信号ＵＣＣＴＯに応答して第２グローバルワードラインＧＷＬ２と電源端子Ｖｃｃとを連結する第４スイッチＰ１を含む。第３スイッチＮ３は、ＮＭＯＳトランジスタで構成され、第４スイッチＰ１はＰＭＯＳトランジスタで構成される。
【００４６】
第１読出電圧Ｖｒｄは、メモリセルブロックから読出しようとするセルによって異なるレベルを持ち、第１パス電圧ＶＰａｓｓは、メモリセルブロックの読出動作の時用いられるパス電圧なので、高電圧（５Ｖ〜７Ｖ）のレベルを持つ。第２読出電圧は、０Ｖのレベルを持ち、第２パス電圧は電源電圧または電源電圧よりも低いレベルを持つ。
【００４７】
それぞれの電圧出力部は、ＣＡＭブロック３００の読出動作とメモリセルブロック（図示せず）の読出動作の時、互いに異なるパス電圧及び読出電圧を発生する。
【００４８】
上述したように、ＣＡＭブロック３００と連結された複数のワードラインのうち、選択されたワードラインと連結されたＣＡＭセルのみにチップの情報を格納し、残りの非選択されたＣＡＭセルは消去状態を維持すると、ＣＡＭブロック３００の読出動作の時、低電圧のパス電圧を使用することができる。特に、ＣＡＭブロック３００の読出動作の時、電流消耗の増加を抑制することができるので、ＣＡＭセルの電気的特性の劣化を防止することができる。
【００４９】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００５０】
本発明の活用例として、不揮発性メモリ装置及びその動作方法に適用でき、特に、ＲＯＭとして用いられるＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）ブロックの動作方法に適用できる。
【符号の説明】
【００５１】
１０，１００…電圧供給回路
２０，２００…ブロックスイッチ部
３０…メモリセルアレイ
４０…ページバッファー部
３００…ＣＡＭブロック
【図１】
2011014226.tif 000003
【図２】
2011014226.tif 000004
【図３】
2011014226.tif 000005