(57)【要約】【課題】正確な時間に入力信号を目標回路まで伝達でき、特に、ＰＶＴの変動などによってチップ内の状況が変化しても常に正確な時間にチップ内に入力された信号を目標回路に伝達できるレイテンシ調節回路、これを備えた半導体メモリ装置、およびレイテンシ調節方法を提供すること。【解決手段】  レイテンシ調節回路２００は、入力信号ＩＮＰＵＴがチップ内で通過する経路による遅延値を求めて経路情報ＰＡＴＨ＜２：０＞として出力する経路計算部２０１と、入力信号ＩＮＰＵＴのレイテンシ値と経路情報ＰＡＴＨ＜２：０＞とを用いて入力信号ＩＮＰＵＴを遅延させる値を表す遅延情報ＤＥＬＡＹ＜２：０＞を出力する遅延値計算部２２０と、入力信号ＩＮＰＵＴを遅延情報ＤＥＬＡＹ＜２：０＞の分だけ遅延させる遅延部２３０とを備える。【選択図】図２
2011060409.tif 000002
【特許請求の範囲】
【請求項１】
入力信号がチップ内で通過する経路による遅延値を求めて経路情報として出力する経路計算部と、
前記入力信号のレイテンシ値と前記経路情報とを用いて前記入力信号を遅延させる値を表す遅延情報を出力する遅延値計算部と、
前記入力信号を前記遅延情報の分だけ遅延させる遅延部と、
を備えることを特徴とするレイテンシ調節回路。
【請求項２】
前記遅延値計算部が、前記レイテンシ値から前記経路情報の値を減算して前記遅延情報を生成することを特徴とする請求項１に記載のレイテンシ調節回路。
【請求項３】
前記経路情報と前記遅延情報とは、クロック単位の値を有することを特徴とする請求項２に記載のレイテンシ調節回路。
【請求項４】
前記経路計算部が、
前記入力信号がチップ内で通過する経路による遅延値と同一の遅延値を有し、経路計算開始信号を遅延させて出力するレプリカ遅延部と、
前記経路計算開始信号の活性化の時点から前記レプリカ遅延部の出力信号の活性化の時点までに入力されるクロックをカウントして前記経路情報として出力する第１カウント部と、
を備えることを特徴とする請求項１に記載のレイテンシ調節回路。
【請求項５】
前記レプリカ遅延部が、
前記経路計算開始信号を前記クロックに同期して受信する第１フリップフロップと、
前記入力信号がチップ内で通過する経路による遅延値と同一の遅延値を有し前記第１フリップフロップの出力信号を遅延させて出力するレプリカ遅延ラインと、
前記レプリカ遅延ラインの出力信号を前記クロックに同期して受信して出力する第２フリップフロップと、
を備えることを特徴とする請求項４に記載のレイテンシ調節回路。
【請求項６】
前記遅延部が、
前記入力信号の活性化の時点からクロックをカウントする第２カウント部と、
前記第２カウント部の出力値と前記経路情報の値とが同一ならば出力信号を活性化して出力する比較部と、
を備えることを特徴とする請求項１に記載のレイテンシ調節回路。
【請求項７】
ターミネーション命令がチップ内で通過する経路による遅延値を求めて経路情報を出力する経路計算部と、
ライトレイテンシ（ＷＬ：Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）値と前記経路情報とを用いて前記ターミネーション命令を遅延させる値を表す遅延情報を出力する遅延値計算部と、
前記ターミネーション命令を前記遅延情報の分だけ遅延させる遅延部と、
前記遅延部で出力された信号に応答して入力パッドをターミネーションするターミネーション部と、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記半導体メモリ装置が、
前記遅延部で出力された信号をＤＬＬクロックに同期させて前記ターミネーション部に伝達するための同期化部
をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記経路情報が、
前記ターミネーション命令がチップ外部から入力されて前記遅延部に入力されるまでの遅延値と、前記遅延部の出力が前記ターミネーション部まで伝達されるまでの遅延値とを加算した遅延値に関する情報を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記ライトレイテンシが、
アディティブレイテンシ（ＡＬ：Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）とＣＡＳライトレイテンシ（Ｃａｓ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）との加算値であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記遅延値計算部が、
前記ライトレイテンシ値から前記経路情報の値を減算して前記遅延情報を生成することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
半導体装置外部から入力される入力信号のレイテンシを調節する方法であって、
入力信号が半導体装置内部で通過する経路による遅延値を用いて経路情報を生成するステップと、
前記入力信号のレイテンシ値と前記経路情報値とを用いて遅延情報を生成するステップと、
前記入力信号を前記遅延情報の分だけ遅延させて出力するステップと、
を含むことを特徴とするレイテンシ調節方法。
【請求項１３】
前記遅延情報を生成するステップが、
前記入力信号のレイテンシ値から前記経路情報値を減算して前記遅延情報を生成することを特徴とする請求項１２に記載のレイテンシ調節方法。
【請求項１４】
前記経路情報を生成するステップが、
前記入力信号がチップ内で通過する経路による遅延値と同一の遅延値の分だけ経路計算開始信号を遅延させ、遅延された経路計算開始信号を出力するステップと、
前記経路計算開始信号の活性化の時点から前記遅延された経路計算開始信号の活性化の時点までに入力されるクロックをカウントして前記経路情報として出力するステップと、
を含むことを特徴とする請求項１３に記載のレイテンシ調節方法。
【請求項１５】
前記出力するステップが、
前記入力信号の活性化の時点からクロックをカウントするステップと、
前記カウントするステップでカウントされた結果が前記遅延情報と同一ならば出力信号を活性化するステップと、
を含むことを特徴とする請求項１３に記載のレイテンシ調節方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイテンシ調節回路に関するものであり、より詳細にはレイテンシ調節回路の正確性を高める技術に関するものである。
【背景技術】
【０００２】
各種半導体装置（ｃｈｉｐ）は、その装置だけが動作するのではなく周辺の他の半導体装置とデータ（信号）等を互いにやりとりしつつ動作する。
【０００３】
その例として、メモリコントローラ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌｌｅｒ）が半導体メモリ装置にリード命令を印加すれば、半導体メモリ装置は自身に保存されたデータをメモリコントローラに伝達する。ところで、半導体メモリ装置がリード命令を印加され次第直ちにデータをメモリコントローラに伝達するのは不可能である。半導体メモリ装置の内部的動作として、保存されたデータを呼出して出力する準備をする時間が必要なためである。
【０００４】
このように、半導体装置Ａと半導体装置Ｂとが相互に関連する動作をするためにはＡがＢにある動作を要請し、その要請に対応してＢが動作をするまでには一定の待機時間が必要である。このような待機時間をレイテンシ（ｌａｔｅｎｃｙ）という。例えば、カスレイテンシ（ＣＬ：Ｃａｓ  Ｌａｔｅｎｃｙ）が「７」と設定された場合には、メモリコントローラが半導体メモリ装置にリード命令を印加すると、半導体メモリ装置は、リード命令の印加時点から７クロック以後にデータをメモリコントローラに伝達する。
【０００５】
半導体装置Ａと半導体装置Ｂとが互いに相互に関連した動作をするためにはこのようにレイテンシが必要であるが、このようなレイテンシを調節する回路をレイテンシ調節回路という。
【０００６】
図１は、従来のレイテンシ調節回路とその周辺部を示したブロック図である。
【０００７】
同図を参照すれば、入力パッド１０１に入力される入力信号ＩＮＰＵＴは、半導体装置から入力される信号を示し、目標回路１４０は、入力信号ＩＮＰＵＴに対応して“Ｘ”という動作をすべき回路を示す。そして遅延Ａ１１０は、入力信号ＩＮＰＵＴがレイテンシ調節回路１２０に到達するまでにチップ内で経る遅延を示し、遅延Ｂ１３０は、レイテンシ調節回路１２０から出力された入力信号ＩＮＰＵＴが目標回路１４０に到達するまでに経る遅延を示す。図１において、遅延Ａ及び遅延Ｂは模式的にブロックで示されている。
【０００８】
入力信号ＩＮＰＵＴとそれに対応するＸという動作との間のレイテンシがＮだと仮定しよう。この場合、目標回路１４０は、入力パッド１０１に入力信号ＩＮＰＵＴが印加された後、Ｎクロック以後にＸという動作をしなければならない。したがって入力パッド１０１に入力された入力信号ＩＮＰＵＴは、正確にＮクロック後に目標回路１４０に到達しなければならない。このように入力信号ＩＮＰＵＴがレイテンシに合った正確な時間に目標回路１４０に到達できるようにレイテンシ調節回路１２０は、入力信号ＩＮＰＵＴの遅延値（遅延時間）を調節する。
【０００９】
先に説明したように、レイテンシ調節回路１２０は、チップ内に入力された入力信号ＩＮＰＵＴがＮクロック後に目標回路１４０に到達できるように入力信号ＩＮＰＵＴの遅延値を調節しなければならない。ところで、ここには多くの変数がある。チップ内のＰＶＴ（Ｐｒｏｃｅｓｓ：工程、Ｖｏｌｔａｇｅ：電圧、Ｔｅｍｐｅｒａｔｕｒｅ：温度）が変動することによって遅延Ａ１１０と遅延Ｂ１３０とで表されている遅延値は影響を受けて変化する。したがってレイテンシ調節回路１２０が正確な時間（入力信号の入力時点からレイテンシの分だけの時間後）に入力信号ＩＮＰＵＴを目標回路１４０に伝達できないという問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、前記した従来技術の問題を解決するために提案されたもので、正確な時間に入力信号を目標回路まで伝達するレイテンシ調節回路を提供することに、その目的がある。
【００１１】
特に、ＰＶＴの変動などによってチップ内の状況が変化しても常に正確な時間（タイミング）にチップ内に入力された信号が目標回路に到達できるようにすることに、その目的がある。
【課題を解決するための手段】
【００１２】
上記した目的を達成するために、本発明に係るレイテンシ調節回路は、入力信号がチップ内で通過する経路による遅延値を求めて経路情報として出力する経路計算部と、前記入力信号のレイテンシ値と前記経路情報とを用いて前記入力信号を遅延させる値を表す遅延情報を出力する遅延値計算部と、前記入力信号を前記遅延情報の分だけ遅延させる遅延部と、を備えることを特徴としている。
【００１３】
前記遅延値計算部は、前記レイテンシ値から前記経路情報の値を減算して前記遅延情報を生成することができる。また、前記経路情報と前記遅延情報とは、クロック単位の値を有することができる。
【００１４】
前記経路計算部は、前記入力信号がチップ内で通過する経路による遅延値と同一の遅延値を有し、経路計算開始信号を遅延させて出力するレプリカ遅延部と、前記経路計算開始信号の活性化の時点から前記レプリカ遅延部の出力信号の活性化の時点までに入力されるクロックをカウントして前記経路情報として出力する第１カウント部を備え構成され得る。
【００１５】
また、上記した目的を達成するために、本発明に係る半導体メモリ装置は、ターミネーション命令がチップ内で通過する経路による遅延値を求めて経路情報を出力する経路計算部と、ライトレイテンシ（ＷＬ：Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）値と前記経路情報とを用いて前記ターミネーション命令を遅延させる値を表す遅延情報を出力する遅延値計算部と、前記ターミネーション命令を前記遅延値の分だけ遅延させる遅延部と、前記遅延部で出力された信号に応答して入力パッドをターミネーションするターミネーション部と、を備えることを特徴としている。
【００１６】
また、上記した目的を達成するために、本発明に係るレイテンシ調節方法は、半導体装置外部から入力される入力信号のレイテンシを調節する方法であって、入力信号が半導体装置内部で通過する経路による遅延値を用いて経路情報を生成するステップと、前記入力信号のレイテンシ値と前記経路情報値とを用いて遅延情報を生成するステップと、前記入力信号を前記遅延情報の分だけ遅延させて出力するステップと、を含むことを特徴としている。
【００１７】
前記遅延情報を生成するステップは、前記入力信号のレイテンシ値から前記経路情報値を減算して前記遅延情報を生成することができる。
【００１８】
前記経路情報を生成するステップは、前記入力信号がチップ内で通過する経路による遅延値と同一の遅延値の分だけ経路計算開始信号を遅延させ、遅延された経路計算開始信号を出力するステップと、前記経路計算開始信号の活性化の時点から前記遅延された経路計算開始信号の活性化の時点までに入力されるクロックをカウントして前記経路情報として出力するステップと、を含むことができる。
【発明の効果】
【００１９】
本発明によれば、入力信号がチップ内で通過する経路による遅延値が計算されて経路情報が生成され、レイテンシ情報と経路情報とを用いてレイテンシ調節回路が入力信号を遅延させる値を計算する。したがって、レイテンシ調節回路が正確な遅延値の分だけ入力信号を遅延させることになり、その結果、入力信号は正確な時間に目標回路に到達するようになり、目標回路が正確なタイミングで（レイテンシに合わせて）動作できるようになる。
【００２０】
また、本発明は、入力信号がチップ内で通過する経路による遅延値を計算し、これを遅延値に反映するため、ＰＶＴが変動してチップ内の遅延値が変化してもこれを正確に反映するので、より正確な動作が可能であるという長所がある。
【図面の簡単な説明】
【００２１】
【図１】従来のレイテンシ調節回路とその周辺部を示したブロック図である。
【図２】本発明に係るレイテンシ調節回路の一実施形態を示すブロック図である。
【図３】図２の経路計算部２１０の一実施形態を示すブロック図である。
【図４】図３の動作を説明するためのタイミング図である。
【図５】図２の遅延部２３０の一実施形態を示すブロック図である。
【図６】本発明に係るレイテンシ調節回路が半導体メモリ装置に適用される場合の一実施形態を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の最も好ましい実施形態を、添付した図面を参照して説明する。以下において、遅延時間が「遅延」と簡略に記載される場合、又は、「遅延値」と表記される場合がある。
【００２３】
図２は、本発明に係るレイテンシ調節回路の一実施形態を示すブロック図である。
【００２４】
同図に示したように、本発明に係るレイテンシ調節回路２００は、入力信号ＩＮＰＵＴがチップ内で通過する経路の遅延値を求めて経路情報ＰＡＴＨ＜２：０＞として出力する経路計算部２１０と、入力信号ＩＮＰＵＴのレイテンシＬＡＴＥＮＣＹ＜２：０＞値と経路情報ＰＡＴＨ＜２：０＞とを用いて入力信号ＩＮＰＵＴを遅延させる値を示す遅延情報ＤＥＬＡＹ＜２：０＞を出力する遅延値計算部２２０と、入力信号ＩＮＰＵＴを遅延情報ＤＥＬＡＹ＜２：０＞に対応する分だけ遅延させる遅延部２３０を備える。
【００２５】
図２の目標回路２６０は、入力信号ＩＮＰＵＴに応答して入力信号ＩＮＰＵＴが指示する動作をする回路を表す。一例を挙げれば、入力信号ＩＮＰＵＴがＸという動作をせよとの命令を示し、そのレイテンシ（ｌａｔｅｎｃｙ）が７クロックであると定められているならば、目標回路２６０は、入力信号ＩＮＰＵＴがチップ内部に入力された時点（入力パッド２０１に入力された時点）から７クロック以後にＸという動作をしなければならない回路を表す。
【００２６】
経路計算部２１０は、入力信号ＩＮＰＵＴがチップ内で通過する経路の遅延値を求め、その結果を経路情報ＰＡＴＨ＜２：０＞として出力する。入力信号ＩＮＰＵＴがチップ内で通過する経路の遅延値というのは、入力信号ＩＮＰＵＴがレイテンシ調節回路２００に入力されるまでに経る経路によって生じる遅延時間である遅延Ａ２４０および入力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤがレイテンシ調節回路２００から目標回路２６０に伝達されるまでに経る経路による遅延時間である遅延Ｂ２５０を加算した値をいう。すなわち、経路情報ＰＡＴＨ＜２：０＞は、遅延Ａ２４０＋遅延Ｂ２５０の遅延値をクロック単位で量子化した値（遅延時間をクロックの周期で除して得られる整数値）である。なお、本願に添付された図面において、遅延（または遅延の原因となるもの）を模式的にブロックで示し、本明細書において、「遅延Ａ２４０」、「遅延Ｂ２５０」などは、遅延を概念的に示すためだけでなく、遅延時間を示すためにも使用される。
【００２７】
遅延値計算部２２０は、入力信号ＩＮＰＵＴのレイテンシ値ＬＡＴＥＮＣＹ＜２：０＞と経路情報ＰＡＴＨ＜２：０＞とを用いて入力信号ＩＮＰＵＴを遅延させる値を表す遅延情報ＤＥＬＡＹ＜２：０＞を出力する。より詳細には、遅延値計算部２２０は、レイテンシ値ＬＡＴＥＮＣＹ＜２：０＞から経路情報ＰＡＴＨ＜２：０＞の値を減算して遅延情報ＤＥＬＡＹ＜２：０＞を生成する。すなわち、レイテンシＬＡＴＥＮＣＹ＜２：０＞−経路情報ＰＡＴＨ＜２：０＞＝遅延情報ＤＥＬＡＹ＜２：０＞である。参考として＜２：０＞は、各々の情報（ＰＡＴＨ＜２：０＞、ＬＡＴＥＮＣＹ＜２：０＞、ＤＥＬＡＹ＜２：０＞）が３ビット（ｂｉｔ）のデータで構成されていることを表すが、設計により情報（ＰＡＴＨ＜２：０＞、ＬＡＴＥＮＣＹ＜２：０＞、ＤＥＬＡＹ＜２：０＞）のビット数が変わりうるのは当然である。遅延値計算部２２０は簡単な減算回路（ｓｕｂｔｒａｃｔ  ｃｉｒｃｕｉｔ）で構成されうる。
【００２８】
遅延部２３０は、入力信号ＩＮＰＵＴを遅延情報ＤＥＬＡＹ＜２：０＞の分だけ遅延させて出力する。詳細には、遅延情報ＤＥＬＡＹ＜２：０＞が表す数値に対応するクロックの分だけ入力信号ＩＮＰＵＴを遅延させて出力する。例えば、遅延情報ＤＥＬＡＹ＜２：０＞が「４」を表すとすれば、入力信号ＩＮＰＵＴを４クロックの分だけ遅延させて出力する。
【００２９】
全体的な動作を説明すれば、経路計算部２１０は、入力信号ＩＮＰＵＴがチップ内部を経ることによる遅延値を計算し、その結果を経路情報ＰＡＴＨ＜２：０＞として出力する。そして、遅延値計算部２２０では、レイテンシＬＡＴＥＮＣＹ＜２：０＞から経路情報ＰＡＴＨ＜２：０＞値を減算して遅延情報ＤＥＬＡＹ＜２：０＞を生成する。すると、遅延部２３０は、遅延情報ＤＥＬＡＹ＜２：０＞に該当する値の分だけ入力信号ＩＮＰＵＴを遅延させて出力する（ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤとして出力）。すなわち、遅延部２３０は、（レイテンシ）−（チップ内で入力信号が経る遅延）に該当する値の分だけ入力信号ＩＮＰＵＴを遅延させて出力し、入力信号ＩＮＰＵＴは、目標回路２６０まで到達する過程で（チップ内を入力信号が経ることによる遅延）の分だけ遅延を受けるため、結果的に入力信号ＩＮＰＵＴはチップ内に入力された後に、正確にレイテンシの分だけの時間が過ぎた後に目標回路２６０に到達することになる。
【００３０】
もし、ＰＶＴなどの変動によってチップ内の遅延値が変更されたとしても、本発明に係るレイテンシ遅延回路２００はこれを測定して反映するため、常に正確な時間に入力信号ＩＮＰＵＴが、目標回路２６０に到達できるようになるという長所がある。
【００３１】
図３は、図２の経路計算部２１０の一実施形態を示すブロック図である。
【００３２】
同図に示したように、経路計算部２１０は、入力信号ＩＮＰＵＴがチップ内で通過する経路と同一の遅延値を有し、経路計算開始信号ＳＴＡＲＴを遅延させて出力するレプリカ遅延部３１０、および、経路計算開始信号ＳＴＡＲＴの活性化の時点からレプリカ遅延部３１０の出力信号（ＳＹＮＣ＿ＳＴＡＲＴ）の活性化の時点まで、入力されるクロックＣＬＫをカウントし、経路情報ＰＡＴＨ＜２：０＞として出力する第１カウント部３２０を備える。
【００３３】
レプリカ遅延部３１０は、Ｄフリップフロップ３１１、３１３（以下、「ＤＦＦ」という）とレプリカ遅延ライン３１２とを備えて構成される。レプリカ遅延ライン３１２は、入力信号ＩＮＰＵＴがチップ内を経ることによる遅延と同一の遅延値を生じるように構成された遅延ラインである。図２に対応させてみれば、レプリカ遅延ライン３１２は、遅延Ａ２４０＋遅延Ｂ２５０の遅延値を有する。ＤＦＦ３１１、３１３は、通過する信号ＳＴＡＲＴ、ＡＳＹＮＣ＿ＳＴＡＲＴをクロックＣＬＫに同期させ、より正確な動作ができるようにするために備えられたものであるが、必須の構成要素ではない。レプリカ遅延部３１０に入力される信号ＳＴＡＲＴとレプリカ遅延部３１０から出力される信号ＳＹＮＣ＿ＳＴＡＲＴとは、入力信号ＩＮＰＵＴがチップ内を経ることによる遅延（遅延Ａ＋遅延Ｂ）と同一の遅延値の分だけの差異を有する。
【００３４】
第１カウント部３２０は、カウンタ３２１とコード保存部３２２とを備えて構成される。カウンタ３２１は、経路計算開始信号ＳＴＡＲＴの活性化に応答して入力されるクロックＣＬＫをカウントして、その結果をコードＤＣＮＴ＜２：０＞として出力する。そして、コード保存部３２２は、レプリカ遅延部３１０の出力信号ＳＹＮＣ＿ＳＴＡＲＴの活性化の時点に応答してコードＤＣＮＴ＜２：０＞を保存する。コードＤＣＮＴ＜２：０＞のカウントが、経路計算開始信号ＳＴＡＲＴにより開始され、コードＤＣＮＴ＜２：０＞の保存が出力信号ＳＹＮＣ＿ＳＴＡＲＴによってなされるため、結局、コード保存部３２２にはレプリカ遅延部３１０の遅延値に該当するクロックＣＬＫの個数が保存される。そしてコード保存部３２２に保存されたコードＤＣＮＴ＜２：０＞がまさに経路情報ＰＡＴＨ＜２：０＞として出力される。参考としてカウンタ３２１は、出力信号ＳＹＮＣ＿ＳＴＡＲＴが非活性化されると、これに応答してリセットされる。
【００３５】
経路計算開始信号ＳＴＡＲＴは、経路情報ＰＡＴＨ＜２：０＞を生成する動作を開始するための信号で、経路計算開始信号ＳＴＡＲＴが活性化すると、経路情報ＰＡＴＨ＜２：０＞が生成される。経路計算開始信号ＳＴＡＲＴは、最初のチップ動作時に活性化させることもでき、経路情報ＰＡＴＨ＜２：０＞の更新のために周期的に活性化させることもできる。このような経路計算開始信号ＳＴＡＲＴを生成するのは、本発明が属する技術分野で通常の知識を有する者ならば容易にできることに該当するので、これに対するこれ以上の詳細な説明は省略する。
【００３６】
図４は、図３の経路計算部２１０の動作を説明するためのタイミング図である。
【００３７】
同図を参照すれば、まず経路計算開始信号ＳＴＡＲＴが活性化される。するとこれに応答してカウンタ３２１は、クロックＣＬＫをカウントしてコードＤＣＮＴ＜２：０＞値の増加を開始する。その後、レプリカ遅延部３１０の出力信号ＳＹＮＣ＿ＳＴＡＲＴが活性化する。すると、出力信号ＳＹＮＣ＿ＳＴＡＲＴの活性化の時点に、コードＤＣＮＴ＜２：０＞が経路情報ＰＡＴＨ＜２：０＞として保存される。コードＤＣＮＴ＜２：０＞は、経路計算開始信号ＳＴＡＲＴの活性化の時点からカウントが開始され、出力信号ＳＹＮＣ＿ＳＴＡＲＴの活性化の時点にコードＤＣＮＴ＜２：０＞が経路情報ＰＡＴＨ＜２：０＞として保存される。したがって、経路情報ＰＡＴＨ＜２：０＞は、レプリカ遅延部３１０の遅延値（入力信号がチップ内を経ることによる遅延値）に該当する情報を有するようになる。
【００３８】
図５は、図２の遅延部２３０の一実施形態を示すブロック図である。
【００３９】
同図に示したように、遅延部２３０は、入力信号ＩＮＰＵＴの活性化の時点からクロックＣＬＫをカウントする第２カウント部５１０、および、第２カウント部５１０の出力値ＣＯＤＥ＜２：０＞と遅延情報ＤＥＬＡＹ＜２：０＞との値が同一ならば出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤを活性化して出力する比較部５２０を備える。
【００４０】
第２カウント部５１０は、入力信号ＩＮＰＵＴの活性化の時点からクロックＣＬＫをカウントして、その結果をコードＣＯＤＥ＜２：０＞として出力する。そして比較部５２０は、コードＣＯＤＥ＜２：０＞と遅延情報ＤＥＬＡＹ＜２：０＞との値を比較して２つの値が互いに同一ならば出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤを活性化させる。したがって入力信号ＩＮＰＵＴの活性化の時点後に遅延情報ＤＥＬＡＹ＜２：０＞が表す値の分だけのクロックＣＬＫが入力されると、出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤが活性化する。
【００４１】
すなわち、遅延部２３０は、遅延情報ＤＥＬＡＹ＜２：０＞が表す値の分だけ入力信号ＩＮＰＵＴを遅延させて出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤを出力するとみることができる。例えば、遅延情報ＤＥＬＡＹ＜２：０＞が「５」の値を表せば、入力信号ＩＮＰＵＴの活性化の時点後５クロックが過ぎた後に出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤが活性化する。
【００４２】
第２カウント部５１０に入力されるＲＳＴ信号は、第２カウント部５１０をリセットさせるためのリセット信号を示す。
【００４３】
図５には、第２カウント部５１０と比較部５２０とを用いて遅延部２３０を構成する例を示したが、遅延情報ＤＥＬＡＹ＜２：０＞に対応するクロックの分だけ入力信号ＩＮＰＵＴを遅延させて出力する回路を、図５と異なるように構成しうるのは当然であり、そのように構成することは当業者には容易である。
【００４４】
図６は、本発明に係るレイテンシ調節回路が半導体メモリ装置に適用された場合の一実施形態を示すブロック図である。
【００４５】
同図に示したように、本発明に係る半導体メモリ装置は、ターミネーション命令ＯＤＴＣＭＤがチップ内で通過する経路の遅延値を求め、経路情報ＰＡＴＨ＜２：０＞を出力する経路計算部６１０と、ライトレイテンシ（ＷＬ：Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ、ＷＬ＜２：０＞）値と経路情報ＰＡＴＨ＜２：０＞とを用いてターミネーション命令ＯＤＴＣＭＤを遅延させる値を表す遅延情報ＤＥＬＡＹ＜２：０＞を出力する遅延値計算部６２０と、ターミネーション命令ＯＤＴＣＭＤを遅延情報ＤＥＬＡＹ＜２：０＞の分だけ遅延させる遅延部６３０と、遅延部６３０から出力された信号ＯＤＴＣＭＤ＿ＣＯＮＴＲＯＬＬＥＤに応答して入力パッドＤＱ＿ＰＡＤをターミネーションするターミネーション部６６０とを備える。
【００４６】
ターミネーション命令ＯＤＴＣＭＤとは、ＯＤＴ＿ＰＡＤ６０１に入力される命令で、半導体メモリ装置のターミネーション部６６０は、ターミネーション命令ＯＤＴＣＭＤの入力時点からライトレイテンシＷＬの分だけの時間が過ぎた後にデータ入力パッドＤＱ＿ＰＡＤをターミネーションする動作をしなければならない。ライトレイテンシＷＬとは、アディティブレイテンシ（ＡＬ：Ａｄｄｉｔｉｖｅ  Ｌａｔｅｎｃｙ）とＣＡＳライトレイテンシ（ＣＷＬ：Ｃａｓ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）を加算した値で定義される。図６の遅延Ａ６４０は、ターミネーション命令ＯＤＴＣＭＤがＯＤＴ＿ＰＡＤ６０１に印加された後、レイテンシ調節回路６００に入力されるまでに受ける遅延を表し、遅延Ｂ６５０は、レイテンシ調節回路６００から出力されたターミネーション命令ＯＤＴＣＭＤ＿ＣＯＮＴＲＯＬＬＥＤがターミネーション部６６０まで伝達されつつ受ける遅延を表す。したがって経路情報ＰＡＴＨ＜２：０＞は、遅延Ａ６４０と遅延Ｂ６５０との遅延を加算した遅延値に関する情報を有する。ＤＦＦ６６１は、ターミネーション命令ＯＤＴＣＭＤをＤＬＬクロックＤＬＬＣＬＫに同期させるために構成される。ターミネーション命令ＯＤＴＣＭＤ＿ＣＯＮＴＲＯＬＬＥＤをＤＬＬクロックＤＬＬＣＬＫに同期させる理由は、データ入力パッドＤＱ＿ＰＡＤをターミネーションするターミネーション部６６０がＤＬＬクロックＤＬＬＣＬＫに同期して動作するためである。
【００４７】
図６は、本発明に係るレイテンシ調節回路６００が半導体メモリ装置に適用されてターミネーション命令ＯＤＴＣＭＤのレイテンシを調節する一例を示す。レイテンシ調節回路６００の構成および動作に関しては図２ないし図５で詳細に説明したので、ここではこれ以上の詳細な説明を省略する。
【００４８】
図２ないし図５を改めて参照し、本発明に係るレイテンシ調節方法を説明する。
【００４９】
本発明に係るレイテンシ調節方法は、入力信号ＩＮＰＵＴが半導体装置内部で通過する経路の遅延値を用いて経路情報ＰＡＴＨ＜２：０＞を生成するステップ（経路計算部２１０の動作参照）と、入力信号ＩＮＰＵＴのレイテンシＬＡＴＥＮＣＹ＜２：０＞値から経路情報ＰＡＴＨ＜２：０＞値を減算して遅延情報ＤＥＬＡＹ＜２：０＞を生成するステップ（遅延計算部２２０の動作参照）と、入力信号ＩＮＰＵＴを遅延情報ＤＥＬＡＹ＜２：０＞の分だけ遅延させて出力するステップ（遅延部２３０の動作参照）を含む。
【００５０】
経路情報ＰＡＴＨ＜２：０＞を生成するステップは、入力信号ＩＮＰＵＴがチップ内で通過する経路と同一の遅延値の分だけ経路計算開始信号ＳＴＡＲＴを遅延させて遅延された経路計算開始信号ＳＹＮＣ＿ＳＴＡＲＴとして出力するステップと、経路計算開始信号ＳＴＡＲＴの活性化の時点から遅延された経路計算開始信号ＳＹＮＣ＿ＳＴＡＲＴの活性化の時点までに入力されるクロックＣＬＫをカウントして経路情報ＰＡＴＨ＜２：０＞として出力するステップを含み得る。
【００５１】
出力するステップは、入力信号ＩＮＰＵＴの活性化の時点からクロックＣＬＫをカウントするステップと、カウントするステップでカウントされた結果ＣＯＤＥ＜２：０＞が遅延情報ＤＥＬＡＹ＜２：０＞と同一ならば出力信号ＩＮＰＵＴ＿ＣＯＮＴＲＯＬＬＥＤを活性化するステップを含み得る。
【００５２】
本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、上記した実施形態は本発明を説明するためのものであり、本発明を制限するためのものでないことに注意しなければならない。また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。
【符号の説明】
【００５３】
１１０、２４０、６４０    遅延Ａ
１２０、２００、６００    レイテンシ調節回路
１３０、２５０、６５０    遅延Ｂ
１４０、２６０    目標回路
２１０、６１０    経路計算部
２２０、６２０    遅延値計算部
２３０、６３０    遅延部
３１０    レプリカ遅延部
３１１、３１３、６６１    Ｄフリップフロップ（ＤＦＦ）
３１２    レプリカ遅延ライン
３２０    第１カウント部
３２１    カウンタ
３２２    コード保存部
５１０    第２カウント部
５２０    比較部
６６０    ターミネーション部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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