(57)【要約】【課題】ダミーシリコンピラーを用いてゲート電極を延長する場合の、シリコンピラーにおける反り変形の発生を抑制する。【解決手段】半導体装置の製造方法は、第１及び第２のシリコンピラー３，４の側周面３ａ，４ａに形成されたゲート絶縁膜９を覆うゲート電極材料を成膜する工程を備え、ゲート電極材料の成膜量は、ゲート絶縁膜９を介して側周面３ａを覆う第１の部分と、ゲート絶縁膜９を介して側周面４ａを覆う第２の部分とが接触しないよう制御され、第１及び第２の部分を覆うとともに第１の部分と第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、マスク絶縁膜をマスクとして用いてゲート電極材料をエッチングすることにより、ゲート絶縁膜９を介してそれぞれ側周面３ａ，４ａを覆うゲート電極１０１，１０２と、ゲート電極１０１，１０２とを電気的に接続する導体膜１１とを形成する工程とをさら備える。【選択図】図３
2011233694.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に第１及び第２のシリコンピラーを形成する工程と、
前記第１及び第２のシリコンピラーの側周面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極材料を成膜する工程とを備え、
前記ゲート電極材料の成膜量は、前記ゲート絶縁膜を介して前記第１のシリコンピラーの側周面を覆う第１の部分と、前記ゲート絶縁膜を介して前記第２のシリコンピラーの側周面を覆う第２の部分とが接触しないよう制御され、
前記第１及び第２の部分を覆うとともに前記第１の部分と前記第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、
前記マスク絶縁膜をマスクとして用いて前記ゲート電極材料をエッチングすることにより、前記ゲート絶縁膜を介して前記第１のシリコンピラーの側周面を覆う第１のゲート電極と、前記ゲート絶縁膜を介して前記第２のシリコンピラーの側周面を覆う第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極とを電気的に接続する導体膜とを形成する工程とをさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク絶縁膜は、
前記第１の部分と前記第２の部分の間の領域を埋められる膜厚を有する絶縁膜を成膜し、該絶縁膜に異方性エッチバックを施すことによって形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導体膜は、前記第１及び第２のゲート電極それぞれの下部を互いに電気的に接続する
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記導体膜は、前記第１及び第２のゲート電極それぞれの下部を覆うように形成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記導体膜は、前記第１及び第２のシリコンピラーの下面に接する前記半導体基板の底面に沿って形成される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記マスク絶縁膜を除去する工程と、
前記半導体装置に熱処理を施す工程とをさらに備える
ことを特徴とする請求項１乃至５のいずれか一項に半導体装置の製造方法。
【請求項７】
前記ゲート電極材料はメタル材料である
ことを特徴とする請求項１乃至６のいずれか一項に半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に縦型トランジスタを用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造（Ｆは最小加工寸法）を有する縦型トランジスタの採用が進められている。周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから従来のプレーナー型トランジスタが引き続き採用されているが、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも縦型トランジスタの採用が検討されている（特許文献１参照）。
【０００３】
周辺回路に設置される縦型トランジスタでは、特許文献１に記載されているように、近接する２本のシリコンピラーが用いられる。一方のシリコンピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。他方のシリコンピラーは、ゲート電極の長さを横方向に延長するためのダミーシリコンピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
【０００４】
ゲート電極は、シリコンピラー及びダミーシリコンピラーの側面にゲート絶縁膜を形成した後、ＣＶＤ(Chemical Vapor Deposition)法を用いてポリシリコン膜を基板全面に堆積し、さらにエッチバックを行うことで形成される。ゲート電極の膜厚（ポリシリコン膜の堆積量）は、シリコンピラーとダミーシリコンピラーの間の距離の半分以上の厚さに設定される。これにより、シリコンピラーに形成されたゲート電極とダミーシリコンピラーに設けられたゲート電極とが一体化し、ゲートコンタクトプラグを通じてシリコンピラー内のチャネルを制御することが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記縦型トランジスタのゲート電極の材料としては、これまでポリシリコンを用いることが一般的であったが、近年はタングステンや窒化チタンなどのメタル材料を用いることが多くなっている。ゲート電極の空乏化の影響を抑えるためである。
【０００７】
しかしながら、特許文献１に示される半導体装置などのようにダミーシリコンピラーを用いてゲート電極を延長している場合、ゲート電極をメタル材料で構成すると、シリコンピラーに反り変形が発生しやすくなってしまう。以下、詳しく説明する。
【０００８】
ゲート電極には、その形成直後に熱処理が施される。これは収縮性の真正応力を緩和するためであるが、ゲート電極がメタル材料により構成されていると、この熱処理の際にゲート電極が大きく収縮し、シリコンピラー内に大きな圧縮性の熱応力が発生する。これは、メタル材料の熱膨張係数がポリシリコンなどに比べて高いためである。
【０００９】
ダミーシリコンピラーを用いてゲート電極を延長している場合、ゲート電極の構造がシリコンピラーの中心軸に対して非対称であることから、ゲート電極の収縮の影響は、シリコンピラーに不均一に加わることになる。そのため、シリコンピラー内に発生する熱応力も不均一となり、結果として、シリコンピラーに反り変形が発生してしまうのである。
【００１０】
シリコンピラー内に発生する熱応力は、ゲート電極を薄く形成すれば、ある程度軽減されると考えられる。しかしながら、ゲート電極の膜厚には、上述したようにシリコンピラーとダミーシリコンピラーの間の距離の半分以上という制限があるため、ゲート電極を薄くするにも限界がある。
【課題を解決するための手段】
【００１１】
本発明による半導体装置の製造方法は、半導体基板の表面に第１及び第２のシリコンピラーを形成する工程と、前記第１及び第２のシリコンピラーの側周面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆うゲート電極材料を成膜する工程とを備え、前記ゲート電極材料の成膜量は、前記ゲート絶縁膜を介して前記第１のシリコンピラーの側周面を覆う第１の部分と、前記ゲート絶縁膜を介して前記第２のシリコンピラーの側周面を覆う第２の部分とが接触しないよう制御され、前記第１及び第２の部分を取り囲むとともに前記第１の部分と前記第２の部分の間の領域を埋めるマスク絶縁膜を成膜する工程と、前記マスク絶縁膜をマスクとして用いて前記ゲート電極材料をエッチングすることにより、前記ゲート絶縁膜を介して前記第１のシリコンピラーの側周面を覆う第１のゲート電極と、前記ゲート絶縁膜を介して前記第２のシリコンピラーの側周面を覆う第２のゲート電極と、前記半導体基板の底面に沿って形成され、かつ前記第１のゲート電極と前記第２のゲート電極とを電気的に接続する導体膜とを形成する工程とをさらに備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１のゲート電極と第２のゲート電極とが直接接触しないので、第１及び第２のシリコンピラー内に発生する圧縮性の熱応力が均一化される。したがって、第１及び第２のシリコンピラーにおける反り変形の発生が抑制される。また、導体膜を設けたので、第１のゲート電極と第２のゲート電極とが直接接触していなくても、第２のゲート電極と接触するゲートコンタクトプラグを介して、第１のシリコンピラー内に形成されるチャネルを制御することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の背景技術による半導体装置の構造を示す図である、（ａ）は（ｂ）に示した線分Ｂに対応する断面における略平面図、（ｂ）は（ａ）に示した線分Ａに対応する断面を示す略断面図である。
【図２】ゲート電極を形成した直後の本発明の背景技術による半導体装置の構造を示す図である。（ａ）（ｂ）はそれぞれ図１（ａ）（ｂ）に対応している。
【図３】本発明の実施の形態による半導体装置の構造を示す図であり、（ａ）は（ｂ）に示した線分Ｄに対応する断面における略平面図、（ｂ）は（ａ）に示した線分Ｃに対応する断面を示す略断面図である。
【図４】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図５】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図６】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図７】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図８】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図９】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図１０】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図１１】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【図１２】本実施の形態による半導体装置の製造方法を説明するための工程図である。（ａ）は図３（ａ）に対応する略平面図であり、（ｂ）は図３（ｂ）に対応する略断面図である
【発明を実施するための形態】
【００１４】
本発明の実施の形態について説明する前に、本発明の背景技術による半導体装置とその問題点について、図面を参照しながら説明する。
【００１５】
図１は、本発明の背景技術による半導体装置１００の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示した線分Ａに対応する断面を示す略断面図である。図１（ａ）は、図１（ｂ）に示した線分Ｂに対応する断面を示している。
【００１６】
図１（ａ）及び（ｂ）に示すように、本発明の背景技術による半導体装置１００は、半導体（シリコン）基板１０１の一部を除去することにより形成された２つのシリコンピラー（シリコンピラー１０２及びダミーシリコンピラー１０３）を備えている。なお、以下で「基板１０１の底面１０１ａ」という場合、シリコンピラー１０２，１０３の下面と接する基板１０１の表面をいう。シリコンピラー１０２，１０３は、基板１０１の底面１０１ａに立設されている。
【００１７】
シリコンピラー１０２，１０３の各上面には、シリコン酸化膜１０４及びシリコン窒化膜１０５からなるキャップ絶縁膜１０６が形成される。また、基板１０１の底面１０１ａにはシリコン酸化膜１０７が形成される。
【００１８】
シリコンピラー１０２の側周面１０２ａ及びダミーシリコンピラー１０３の側周面１０３ａにはゲート絶縁膜１０８が形成される。ゲート絶縁膜１０８の外側には、さらにゲート電極１０９が形成される。ゲート電極１０９は、図１（ｂ）に示すように、側周面１０２ａに形成される部分と側周面１０３ａに形成される部分とが一体化した構造を有している。この一体化構造は、ゲート電極１０９の膜厚（水平方向の膜厚）をシリコンピラー１０２，１０３間の最小距離Ｌ１（ゲート絶縁膜１０８の表面間の最小距離）の半分以上とすることによって実現されている。
【００１９】
基板１０１の底面１０１ａの内側（シリコンピラー１０２，１０３の下端に接する部分）には不純物拡散層１１０が設けられる。また、シリコンピラー１０２の上端には不純物拡散層１１１が設けられる。
【００２０】
半導体装置１００はさらに、上記各構成を覆うシリコン酸化膜からなる層間絶縁膜１２０を備えている。層間絶縁膜１２０には、３本のスルーホール導体１２１〜１２３が形成される。スルーホール導体１２１の下部はゲート電極１０９の上面に、スルーホール導体１２２の下部は不純物拡散層１１０の上面に、スルーホール導体１２３の下部は不純物拡散層１１１の上面にそれぞれ接している。スルーホール導体１２１は、ゲート電極１０９の上面のうち、ダミーシリコンピラー１０３の周縁に位置する部分の一部（ダミーシリコンピラー１０３を挟んでシリコンピラー１０２と反対側の一部分）に接している。つまり、半導体装置１００では、ダミーシリコンピラー１０３によってゲート電極１０９が水平方向に延長されている。各スルーホール導体１２１〜１２３の各上部は、層間絶縁膜１２０上に形成された配線パターン（不図示）にそれぞれ接続されている。
【００２１】
以上のような構造を有する半導体装置１００では、シリコンピラー１０２内の不純物拡散層１１０，１１１に挟まれた領域に、トランジスタのチャネルが形成される。不純物拡散層１１０はソース及びドレインの一方として機能し、不純物拡散層１１１はソース及びドレインの他方として機能する。トランジスタのオンオフ制御は、スルーホール導体１２１を通じてゲート電極１０９に与える電界により行われる。
【００２２】
さて、ゲート電極１０９を形成した直後には、上述したように、ゲート電極１０９の形成時に発生する収縮性の真正応力を緩和する目的で熱処理が施される。このとき、シリコンピラー１０２，１０３内には、上述したように大きな圧縮性の熱応力が発生し、特にシリコンピラー１０２に反り変形が発生する場合がある。以下、詳しく説明する。
【００２３】
図２は、ゲート電極１０９を形成した直後の半導体装置１００の構造を示す図である。図２（ａ）（ｂ）はそれぞれ図１（ａ）（ｂ）に対応している。ゲート電極１０９を形成した直後であるため、不純物拡散層１１１や層間絶縁膜１２０などはまだ形成されていない。
【００２４】
熱処理の際、シリコンピラー１０２，１０３の各内部には、図２に示す２種類の熱応力Ｔ１，Ｔ２が発生する。熱応力Ｔ１は垂直方向への圧縮応力であり、ゲート電極１０９を構成するメタル材料が図２（ｂ）に示した矢印Ｓ１方向に収縮することに伴って発生する応力である。熱応力Ｔ２は水平方向への圧縮応力であり、ゲート電極１０９を構成するメタル材料が図２（ａ）に示した矢印Ｓ２方向に収縮することに伴って発生する応力である。
【００２５】
半導体装置１００では、図２（ａ）からも明らかなように、ゲート電極１０９が、シリコンピラー１０２，１０３の各中心軸に対して非対称な構造を有している。そのため、シリコンピラー１０２，１０３内部に発生する熱応力Ｔ１，Ｔ２はそれぞれの中心軸に対して不均一となる。その結果として、特に比較的細く構成されているシリコンピラー１０２に、図示した矢印Ｕ方向の反り変形が発生しやすくなっている。
【００２６】
本発明は、このような反り変形の発生を抑制するためになされたもので、各シリコンピラー内に発生する熱応力Ｔ１，Ｔ２をできるだけ均一化することで、反り変形の発生の抑制を実現する。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２８】
図３は、本発明の実施の形態による半導体装置１の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示した線分Ｃに対応する断面を示す略断面図である。図３（ａ）は、図３（ｂ）に示した線分Ｄに対応する断面を示している。ただし、図３（ａ）には、線分Ｄに対応する断面に現れない導体膜１１についても、半導体装置１の構造の理解を容易にするために図示している。また、図３には、図示しないＳＴＩ(Shallow Trench Isolation)によって囲まれた活性領域内の構造を示している。
【００２９】
半導体装置１は、例えばＤＲＡＭの周辺回路用のトランジスタとして用いられるものであるが、本発明はこれに限定されるものではなく、メモリセル内のトランジスタに適用してもよいし、他の種類のメモリやロジック系の回路など様々な種類の回路に適用可能である。
【００３０】
図３（ａ）及び（ｂ）に示すように、本発明の実施の形態による半導体装置１は、半導体（シリコン）基板２の一部を除去することにより形成された２つのシリコンピラー（第１及び第２のシリコンピラー３，４）を備えている。以下では、第１及び第２のシリコンピラー３，４を結ぶ水平面内の方向をｘ方向といい、ｘ方向に垂直な水平面内の方向をｙ方向といい、垂直方向をｚ方向という。また、「基板２の底面２ａ」という場合、第１及び第２のシリコンピラー３，４の下面と接する基板２の表面をいう。第１及び第２のシリコンピラー３，４は、基板２の底面２ａに立設されている。
【００３１】
第１のシリコンピラー３はトランジスタのチャネルを構成するトランジスタ用ピラーであり、第２のシリコンピラー４はゲート電極を延長するためのダミーピラーである。両者とも基板２の底面２ａに対してほぼ垂直に形成されている。
【００３２】
第１のシリコンピラー３は円柱形をしており、ｘｙ平面での断面の形状は円形である。一方、第２のシリコンピラー４も柱状ではあるが、ｘｙ平面での断面の形状は円形ではなく角丸長方形である。ただし、第１及び第２のシリコンピラー３，４のｘｙ平面での断面の形状はこれらに限られるものではなく、例えば正方形や長方形としてもよい。第１のシリコンピラー３のｙ方向及びｚ方向の長さは第２のシリコンピラー４のそれらと等しくなっている一方、第２のシリコンピラー４のｘ方向の長さは第１のシリコンピラー３のｘ方向の長さより長くなっている。第２のシリコンピラー４のｘ方向の長さをこのように長くするのは、後述する層間絶縁層２０のさらに上層に形成される配線層の形成マージンを拡大するためである。第１及び第２のシリコンピラー３，４の具体的な大きさは、要求されるトランジスタ特性に応じて設定すればよい。一例を挙げると、第１のシリコンピラー３のｘ方向、ｙ方向、ｚ方向の長さをそれぞれ７０，７０，１００ｎｍ程度とし、第２のシリコンピラー４のｘ方向、ｙ方向、ｚ方向の長さをそれぞれ１００，７０，１００ｎｍ程度とすることが好ましい。
【００３３】
第２のシリコンピラー４の上面には、シリコン酸化膜５及びシリコン窒化膜６からなるキャップ絶縁膜７が形成される。このキャップ絶縁膜７は、第１及び第２のシリコンピラー３，４を形成する際に用いるマスクパターンを除去せずに残しているものである。第１のシリコンピラー３の上面にもキャップ絶縁膜７が残っているが、その中心部分は、後述する第２の不純物拡散層１３を形成する過程で除去されている。
【００３４】
基板２の底面２ａには、３０ｎｍ程度の比較的厚いシリコン酸化膜８が形成される。シリコン酸化膜８は、後述する第１及び第２のゲート電極１０１，１０２及び導体膜１１と、基板２の底面２ａとを絶縁分離するために設けられている。
【００３５】
第１のシリコンピラー３の側周面３ａ及び第２のシリコンピラー４の側周面４ａには、膜厚約５ｎｍのゲート絶縁膜９が形成される。ただし、側周面４ａに形成されるゲート絶縁膜９はダミーの絶縁膜であって、絶縁膜としては機能するが、トランジスタのゲート絶縁膜として機能するものではない。ゲート絶縁膜９は、キャップ絶縁膜７及びシリコン酸化膜８が設けられている状態でシリコン露出面を酸化することにより形成される。したがって、ゲート絶縁膜９はシリコン酸化膜である。
【００３６】
側周面３ａに形成されたゲート絶縁膜９の外側には、第１のゲート電極１０１が形成される。同様に、側周面４ａに形成されたゲート絶縁膜９の外側には、第２のゲート電極１０２が形成される。第１及び第２のゲート電極１０１，１０２はともに、タングステンや窒化チタン、又はこれらの積層材料といったメタル材料によって構成される。
【００３７】
第１及び第２のゲート電極１０１，１０２は、互いに直接接しないよう構成される。具体的には、第１及び第２のゲート電極１０１，１０２の水平方向の膜厚の合計が、第１及び第２のシリコンピラー３，４間の最小距離Ｌ２（ゲート絶縁膜９の表面間の最小距離）より小さくなるよう設計されている。第１及び第２のゲート電極１０１，１０２の電気的接続は、基板２の底面２ａに沿って形成された導体膜１１によって実現される。導体膜１１は、図３（ａ）（ｂ）から理解されるように、第１及び第２のゲート電極１０１，１０２それぞれの下部を覆うようにして配置され、第１及び第２のゲート電極１０１，１０２それぞれの下部を互いに電気的に接続する。導体膜１１は、第１及び第２のゲート電極１０１，１０２の形成の際、基板２の底面２ａ上に堆積するメタル材料の一部を除去せずに残したものであり、第１及び第２のゲート電極１０１，１０２と同じ材料（メタル材料）により構成される。
【００３８】
このように、第１及び第２のゲート電極１０１，１０２が互いに直接接しないよう構成されることから、第１及び第２のシリコンピラー３，４それぞれの側周面３ａ，４ａに形成されるゲート電極は、対応するシリコンピラーの中心軸に対して対称な構造を有している。したがって、半導体装置１では、ゲート電極形成直後の熱処理の際、第１のシリコンピラー３内に発生する熱応力Ｔ１，Ｔ２（図２（ａ）（ｂ）を参照）が均一化され、図２（ｂ）に示したような反り変形の発生が抑制される。また、第２のシリコンピラー４内に発生する熱応力Ｔ１，Ｔ２も均一化され、第２のシリコンピラー４についても、反り変形の発生が抑制される。
【００３９】
基板２の底面２ａの内側には第１の不純物拡散層１２が設けられる。なお、第１の不純物拡散層１２は、第１及び第２のシリコンピラー３，４の真下の領域ではなく、シリコンピラーが形成されていない基板２の平坦領域に位置している。また、第１のシリコンピラー３の上端には第２の不純物拡散層１３が設けられる。これら第１及び第２の不純物拡散層１２，１３は、基板２の底面２ａ及び第１のシリコンピラー３の上端それぞれに、基板２中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成される。
【００４０】
半導体装置１はさらに、上記各構成を覆うシリコン酸化膜からなる層間絶縁膜２０を備えている。層間絶縁膜２０の膜厚は、上記した第２の不純物拡散層１３やキャップ絶縁膜７の高さを超える膜厚に設定されている。
【００４１】
層間絶縁膜２０には、第１乃至第３のスルーホール導体２１〜２３が形成される。第１のスルーホール導体２１はゲートコンタクトプラグを構成する導体であり、その下端は、第２のゲート電極１０２の上面のうち、第２のシリコンピラー４の周縁に位置する部分の一部（第２のシリコンピラー４を挟んで第１のシリコンピラー３と反対側の一部分）に接している。第２のスルーホール導体２２は拡散層コンタクトプラグを構成しており、その下端は、シリコン酸化膜８を貫通して第１の不純物拡散層１２の上面に接している。第３のスルーホール導体２３も拡散層コンタクトプラグを構成しており、その下面は、キャップ絶縁膜７を貫通して第２の不純物拡散層１３の上面に接している。第１乃至第３のスルーホール導体２１〜２３の各上部は、層間絶縁膜２０上に形成された配線パターン（不図示）にそれぞれ接続されている。
【００４２】
以上のような構造を有する半導体装置１では、第１のシリコンピラー３内の第１及び第２の不純物拡散層１２，１３に挟まれた領域に、トランジスタのチャネルが形成される。第１の不純物拡散層１２はソース及びドレインの一方として機能し、第２の不純物拡散層１３はソース及びドレインの他方として機能する。
【００４３】
第１のゲート電極１０１は、導体膜１１及び第２のゲート電極１０２を介して第１のスルーホール導体２１と導通している。したがって、半導体装置１では、背景技術による半導体装置１００と同じく、第１のスルーホール導体２１に与える電界により、トランジスタのオンオフ制御を行うことが可能になっている。
【００４４】
以上説明したように、半導体装置１によれば、第１及び第２のゲート電極１０１，１０２が直接接触しないので、ゲート電極形成直後の熱処理の際、第１及び第２のゲート電極１０１，１０２がメタル材料によって構成されていることにより第１及び第２のシリコンピラー３，４内に発生する圧縮性の大きな熱応力が均一化され、第１及び第２のシリコンピラー３，４における反り変形の発生が抑制される。また、導体膜１１を設けたので、第１及び第２のゲート電極１０１，１０２が直接接触していないにも関わらず、第２のゲート電極１０２とのみ接触するゲートコンタクトプラグ（第１のスルーホール導体２１）を介して、第１のシリコンピラー３内に形成されるチャネルを制御することが可能になっている。
【００４５】
次に、本実施の形態による半導体装置１の製造方法について詳細に説明する。
【００４６】
図４〜図９は、本実施の形態による半導体装置１の製造方法を説明するための工程図である。各図の（ａ）は図３（ａ）に対応する略平面図であり、各図の（ｂ）は図３（ｂ）に対応する略断面図である。
【００４７】
半導体装置１の製造では、まずシリコン基板２を用意してその表面に第１及び第２のシリコンピラー３，４を形成する。第１及び第２のシリコンピラー３，４の形成では、まず基板２の全面に、保護絶縁膜としてのシリコン酸化膜５と、ハードマスクとしてのシリコン窒化膜６とを積層してなるキャップ絶縁膜７を形成する。特に限定されるものではないが、シリコン酸化膜５及びシリコン窒化膜６はＣＶＤ法で形成することができ、シリコン酸化膜５の膜厚は約５ｎｍ、シリコン窒化膜６の膜厚は約１２０ｎｍであることが好ましい。
【００４８】
その後、キャップ絶縁膜７をパターニングすることにより、図４（ｂ）に示すように、第１及び第２のシリコンピラー３，４を形成すべき領域にあるキャップ絶縁膜７を残し、それ以外を除去する。キャップ絶縁膜７を形成したら、次にキャップ絶縁膜７をマスクを用いて、基板２の表面をドライエッチングにより掘り下げる。このエッチング工程により、活性領域の露出面に凹部が形成され、掘り下げられなかった部分は、図４（ａ）（ｂ）に示すように第１及び第２のシリコンピラー３，４となる。
【００４９】
次に、図５（ａ）（ｂ）に示すように、第１のシリコンピラー３の側周面３ａ及び第２のシリコンピラー４の側周面４ａにサイドウォール絶縁膜３０を形成する。サイドウォール絶縁膜３０は、キャップ絶縁膜７を残したまま活性領域の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜に異方性エッチバックを施すことより形成する。これにより、側周面３ａ，４ａがサイドウォール絶縁膜３０に覆われた状態となる。
【００５０】
次に、ＨＤＰ(High Density Plasma)法を用いてシリコン酸化膜を堆積し、エッチバックを行うことによって、図６（ｂ）に示すように、基板２の露出面（つまり、基板２の底面２ａ）にシリコン酸化膜８を形成する。なお、シリコン酸化膜８は熱酸化により形成することもできる。シリコン酸化膜８の膜厚は、第１及び第２のゲート電極１０１，１０２及び導体膜１１と、基板２の底面２ａとを絶縁分離するために十分な厚さとする。具体的には、約３０ｎｍとすればよい。
【００５１】
シリコン酸化膜８を形成したら、シリコン酸化膜８を介して基板２中の不純物とは反対の導電型を有する不純物をイオン注入することにより、基板２の底面２ａの内側に第１の不純物拡散層１２を形成する。
【００５２】
次に、熱リン酸を用いてサイドウォール絶縁膜３０を除去した後、露出した側周面３ａ，４ａを熱酸化することにより、図７に示すように、ゲート絶縁膜９を形成する。ゲート絶縁膜９の膜厚は約５ｎｍとすることが好ましい。また、ゲート絶縁膜９を形成した後には、側周面３ａ，４ａの洗浄を行うことが好ましい。
【００５３】
次に、図８（ａ）（ｂ）に示すように、ゲート絶縁膜９を覆うゲート電極材料３１をＣＶＤ法により成膜する。ゲート電極材料３１としては、ゲート電極の空乏化の影響を抑える目的で、メタル材料を用いる。具体的には、タングステンや窒化チタンなどの単一材料を用いてもよいし、これらを積層させてなる積層材料を用いてもよい。ゲート電極材料３１の成膜量は、側周面３ａを覆う第１の部分３１１と、側周面４ａを覆う第２の部分３１２とが直接接触しないよう設定される。具体的には、第１及び第２のシリコンピラー３，４間の最小距離Ｌ２（ゲート絶縁膜９の表面間の最小距離）が７０ｎｍであるとすると、成膜後のゲート電極材料３１の水平方向の膜厚が２０ｎｍとなるよう、ゲート電極材料３１の成膜量を制御すればよい。ゲート電極材料３１の成膜量をこのように制御することにより、第１及び第２のシリコンピラー３，４の間に空隙３２が形成される。
【００５４】
次に、図９（ａ）（ｂ）に示すように、空隙３２を埋められる程度の膜厚（約３０ｎｍ以上）を有する絶縁膜３３をＣＶＤ法により成膜する。この絶縁膜３３はシリコン酸化膜とすることが好適である。そして、成膜した絶縁膜３３に異方性エッチバックを施す。これにより、絶縁膜３３のうち基板２の表面ａと平行な部分のみが除去され、図１０（ａ）（ｂ）に示すように、側周面３ａ，４ａをゲート電極材料３１の上から覆うとともに、空隙３２を埋めるマスク絶縁膜３４が形成される。
【００５５】
次に、図１１（ａ）（ｂ）に示すように、マスク絶縁膜３４をマスクとして用いてゲート電極材料３１をエッチングする。ここまでの工程により、物理的には互いに接していない一方で、電気的には基板２の底面２ａに残る薄い導体膜１１によって接続された第１及び第２のゲート電極１０１，１０２が形成される。そして、図１２（ａ）（ｂ）に示すようにマスク絶縁膜３４を除去し、その後、収縮性の真正応力を緩和するために、半導体装置１全体に熱処理を施す。この熱処理は、具体的には窒素雰囲気、１０００℃、１０秒といった条件の下で行うことが好適である。この熱処理では、上述したように第１及び第２のシリコンピラー３，４内に大きな熱応力が発生するが、半導体装置１ではこの熱応力が均一化されるので、熱処理時の反り変形発生のおそれは小さくなっている。
【００５６】
熱処理が終了したら、基板２の全面にシリコン酸化膜を堆積し、ＣＭＰ(Chemical Mechanical Polishing)による平坦化を行うことで、キャップ絶縁膜７と同程度の高さの層間絶縁膜を形成し、レジストとフォトリソグラフィを用いて、第１のシリコンピラー３の上面に形成されたキャップ絶縁膜７の一部を除去し、第１のシリコンピラー３の上面を露出させる。そして、露出した第１のシリコンピラー３の上面に選択的エピタキシャル成長によりシリコンを成長させ、さらに不純物イオンを注入することにより、図３に示したように、第２の不純物拡散層１３を形成する。その後、基板２の全面にさらにシリコン酸化膜を堆積し、ＣＭＰによる平坦化を行うことで層間絶縁膜２０を形成し、さらに第１乃至第３のスルーホール導体２１〜２３を形成するためのスルーホールを形成する。こうして形成したスルーホール内部に窒化チタンとタングステンの積層材料を埋め込むことによって第１乃至第３のスルーホール導体２１〜２３を形成し、図３に示した半導体装置１が完成する。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５８】
例えば、上記実施の形態ではゲート電極材料がメタル材料であることを前提として説明したが、本発明はゲート電極材料がＤＯＰＯＳ(Doped polysilicon)などの非メタル系の材料である場合にも適用できる。非メタル系の材料で構成されたゲート電極を用いる場合にシリコンピラー内に発生する圧縮性の熱応力は、メタル材料で構成されたゲート電極を用いる場合に比べれば小さくなるもののゼロにはなるわけではなく、反り変形発生のおそれもゼロとはならない。本発明によれば、このような反り変形の発生を抑制できる。
【符号の説明】
【００５９】
１      半導体装置
２      シリコン基板
２ａ    シリコン基板２の底面
３      第１のシリコンピラー
３ａ    第１のシリコンピラーの側周面
４      第２のシリコンピラー
４ａ    第２のシリコンピラーの側周面
５      シリコン酸化膜
６      シリコン窒化膜
７      キャップ絶縁膜
８      シリコン酸化膜
９      ゲート絶縁膜
１０１   第１のゲート電極
１０２   第２のゲート電極
１１    導体膜
１２，１３  不純物拡散層
２０    層間絶縁膜
２１    第１のスルーホール導体
２２    第２のスルーホール導体
２３    第３のスルーホール導体
３０    サイドウォール絶縁膜
３１    ゲート電極材料
３１１   ゲート電極材料の第１の部分
３１２   ゲート電極材料の第２の部分
３２    空隙
３２    シリコン酸化膜
３３    絶縁膜
３４    マスク絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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