(57)【要約】【課題】インダクタを含む回路のレイアウトサイズの増加を抑制し、チップ領域を効率的に使用することが可能な半導体装置を提供する。【解決手段】本発明に係る半導体装置は、半導体装置を静電破壊から保護する静電気放電素子を有する半導体装置である。半導体装置は、第一の回路３と、第二の回路５と、第一の回路３と第二の回路５とを接続する接続ノード１５と、接続ノード１５と第一の電源１３との間に接続される第一のインダクタ１と、を備える。第一のインダクタ１と静電気放電素子２とは上下に重なるように形成されている。【選択図】図１
2011014719.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を静電破壊から保護する静電気放電素子を有する半導体装置であって、
第一の回路と、
第二の回路と、
前記第一の回路と前記第二の回路とを接続する接続ノードと、
前記接続ノードと第一の電源との間に接続される第一のインダクタと、を備え、
前記第一のインダクタと前記静電気放電素子とは上下に重なるように形成されている半導体装置。
【請求項２】
前記静電気放電素子は、前記接続ノードと第二の電源との間に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記静電気放電素子の上方に、前記第一のインダクタが形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記接続ノードと前記第一の電源との間に、第一のインダクタと直列に抵抗が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記接続ノードにおける、前記接続ノードと前記第一のインダクタとの接続点と、前記第二の回路と、の間に第二のインダクタが接続されており、前記第一のインダクタと前記第二のインダクタとでカップルドインダクタを形成していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを有する半導体装置に関し、特にインダクタのレイアウト構成に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化に伴い、周波数帯域の広域化やインピーダンス整合の目的でインダクタが使用されることが多くなってきた。特に、外部インターフェイスバッファにおいてはインダクタによる特性改善が重要な役割を果たすようになってきている。
【０００３】
関連するインダクタを有する半導体装置の構成例を、図１５乃至１７で説明する。図１５乃至１７では、外部出力インターフェイスバッファを例として扱っている。図１５はレイアウトの平面図、図１６は図１５のＧ−Ｇ'線に沿った断面図、図１７は図１５、図１６のレイアウトに対応する回路図である。
【０００４】
図１７において、１はインダクタ、２はＥＳＤ（静電気放電）素子、３は出力バッファ、４は終端抵抗、５は外部出力端子、１３は第一の電源、１５は接続ノードである。接続ノード１５は、出力端子５と出力バッファ３とを電気的に接続する。インダクタ１は、接続ノード１５と第一の電源１３との間に接続されている。この形態では、さらに接続ノード１５と第一の電源１３との間に、インダクタ１と直列に終端抵抗４が接続されている。接続ノード１５とＧＮＤ（グラウンド：第二の電源）との間にＥＳＤ素子２が接続されている。ちなみに、第一の電源１３は第一の電圧を供給する。また、第二の電源であるＧＮＤは第二の電圧を供給する。
【０００５】
すなわち、インダクタ１の片方の端子は、終端抵抗４と電気的に接続されている。インダクタ１の他方の端子は、ＥＳＤ素子２と出力バッファ３と外部出力端子５とに電気的に接続されている。終端抵抗４の他方の端子は、第一の電源１３に電気的に接続されている。ＥＳＤ素子２の他方の端子は、ＧＮＤに電気的に接続されている。
【０００６】
図１５、図１６において、１はインダクタ、２はＥＳＤ素子、３は出力バッファ、４は終端抵抗、５は出力端子、６は第二層ビア、７は第二層配線、８は第一層ビア、９は第一層配線、１０はコンタクト、１１は配線層、１２は半導体基板である。インダクタ１、出力端子５は、配線層１１に形成されている。ＥＳＤ素子２、出力バッファ３、終端抵抗４は、半導体基板１２に形成されている。インダクタ１は、最上層の配線で形成されている。インダクタ１の片方の端子は、第二層ビア６、第二層配線７によって、同じく最上層の配線で形成されている外部出力端子５に接続されており、更に、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、ＥＳＤ素子２と出力バッファ３とに接続されている。インダクタ１の他方の端子は、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、終端抵抗４に接続されている。
【０００７】
インダクタは、特許文献１に開示されているように、自分自身に付く寄生容量によって特性が劣化する為、寄生容量を出来るだけ削減する為に、インダクタの下に配線層や他の素子が重ならないように形成されることが多い。また、インダクタが発生させるノイズによる他の素子への影響と、他の素子が発生させるノイズによるインダクタへの影響を出来るだけ軽減させる為に、インダクタの下に素子が重ならないように形成されることが多い。つまり、インダクタは接続の為の配線以外は下に重ならないように形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１０３４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の通り、インダクタは良好な特性を確保する為に専用の領域を用意して形成されることが多い。また、インダクタを形成している配線の抵抗が高いと特性を劣化させる原因になる為、配線の幅はある程度太い必要があり、必然的にインダクタの面積はある程度大きくなってしまう。このように、上述した構成では、インダクタを形成する為に大きなチップ領域が必要となる。
【００１０】
更には、インダクタが専用領域に形成される為、電気的に接続が必要な他の素子とは離れることになり、インダクタと他の素子の接続配線の寄生容量と寄生抵抗が大きくなり、回路全体での特性を劣化させることになる。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体装置を静電破壊から保護する静電気放電素子を有する半導体装置であって、第一の回路と、第二の回路と、前記第一の回路と前記第二の回路とを接続する接続ノードと、前記接続ノードと第一の電源との間に接続される第一のインダクタと、を備え、前記第一のインダクタと前記静電気放電素子とは上下に重なるように形成されている。これにより、インダクタの為の専用の領域を用意する必要が無い為、インダクタを含む回路のレイアウトサイズの増加を抑制し、チップ領域を効率的に使用することが可能となる。
【発明の効果】
【００１２】
本発明によれば、インダクタを形成する為の専用の領域を用意する必要が無く、チップ領域を効率的に使用することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る第一の実施形態の半導体装置を模式的に示すレイアウト平面図である。
【図２】図１のＡ−Ａ'線に沿った断面図である。
【図３】本発明に係る第二の実施形態の半導体装置を模式的に示すレイアウト平面図である。
【図４】図３のＢ−Ｂ'線に沿った断面図である。
【図５】本発明に係る第二の実施形態の半導体装置の回路構成図である。
【図６】本発明に係る第三の実施形態の半導体装置を模式的に示すレイアウト平面図である。
【図７】図６のＣ−Ｃ'線に沿った断面図である。
【図８】図６のＤ−Ｄ'線に沿った断面図である。
【図９】本発明に係る第三の実施形態の半導体装置の回路構成図である。
【図１０】ディファレンシャルリターンロスのシミュレーション結果を示す図である。
【図１１】本発明に係る第四の実施形態の半導体装置を模式的に示すレイアウト平面図である。
【図１２】図１１のＥ−Ｅ'線に沿った断面図である。
【図１３】図１１のＦ−Ｆ'線に沿った断面図である。
【図１４】本発明に係る第四の実施形態の半導体装置の回路構成図である。
【図１５】関連する半導体装置を模式的に示すレイアウト平面図である。
【図１６】図１５のＧ−Ｇ'線に沿った断面図である。
【図１７】関連する半導体装置及び本発明に係る第一の実施形態の半導体装置の回路構成図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同じ符号を付し、適宜説明を省略する。
【００１５】
＜第一の実施形態＞
図１、図２に第一の実施形態における半導体装置を示す。図１、図２では、外部出力インターフェイスバッファを例として扱っている。図１はレイアウトの平面図、図２は図１のＡ−Ａ'線に沿った断面図である。図１、図２に示すレイアウトに対応する回路図は、前述した図１７である。そのため、ここでの説明は省略する。
【００１６】
図１、図２において、１はインダクタ、２はＥＳＤ素子、３は第一の回路である出力バッファ、４は終端抵抗、５は第二の回路である出力端子、６は第二層ビア、７は第二層配線、８は第一層ビア、９は第一層配線、１０はコンタクト、１１は配線層、１２は半導体基板である。インダクタ１、出力端子５は、配線層１１に形成されている。ＥＳＤ素子２、出力バッファ３、終端抵抗４は、半導体基板１２に形成されている。
【００１７】
インダクタ１は、最上層の配線で形成されている。インダクタ１の片方の端子は、第二層ビア６、第二層配線７によって、同じく最上層の配線で形成されている出力端子５に電気的に接続されており、更に、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、ＥＳＤ素子２と出力バッファ３とに電気的に接続されている。インダクタ１の他方の端子は、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、終端抵抗４に電気的に接続されている。
【００１８】
図１、図２において、インダクタ１はＥＳＤ素子２の上に、当該ＥＳＤ素子２と上下に重なるように形成されている。
上記構成においては、図１５、図１６のようにインダクタ１の為の専用の領域を用意する必要が無い為、インダクタ１を含む回路のレイアウトサイズの増加を抑制し、チップ領域を効率的に使用することが可能となる。
【００１９】
また、インダクタ１とＥＳＤ素子２との距離を最短にすることができる為、図１、図２のように、インダクタ１とＥＳＤ素子２とを接続する回路構成の場合は、接続配線を最短にすることが出来る。よって、接続配線の寄生容量と寄生抵抗を最小にすることが可能であり、接続配線の寄生容量と寄生抵抗による本回路の特性劣化を最小限にすることができる。同時に、図１、図２においては、ＥＳＤ素子２の近傍に配置される出力バッファ３、終端抵抗４との距離も、図１５、図１６と比べて短くすることが出来、出力バッファ３、終端抵抗４との接続配線の寄生容量と寄生抵抗の増加による、本回路の特性劣化を抑制することができる。
【００２０】
ここで、インダクタ１の下に重ねて形成されるＥＳＤ素子２は、通常、ＥＳＤ印加時における充放電状態以外では動作しない。そのため、出力バッファ３が信号を出力している動作状態においては、ＥＳＤ素子２に対してはインダクタからのノイズによる影響を無視することができる。また、当該動作状態においては、ＥＳＤ素子２は動作していない為、ＥＳＤ素子２からノイズが発生されることも無く、インダクタに特性変動を与えることは無い。
【００２１】
＜第二の実施形態＞
図３乃至５に第二の実施形態における半導体装置を示す。図３乃至５では、外部出力インターフェイスバッファを例として扱っている。図３はレイアウトの平面図、図４は図３のＢ−Ｂ'線に沿った断面図、図５は図３、図４のレイアウトに対応する回路図である。
【００２２】
図５において、１ａは第一のインダクタ、１ｂは第二のインダクタ、２はＥＳＤ素子、３は出力バッファ、４は終端抵抗、５は出力端子、１３は第一の電源、１４はカップルドインダクタ、１５は接続ノード、１６は接続点である。第一のインダクタ１ａの片方の端子は、終端抵抗４と電気的に接続されている。第一のインダクタ１ａの他方の端子は、第二のインダクタ１ｂとＥＳＤ素子２と出力バッファ３とに電気的に接続されている。第二のインダクタ１ｂの他方の端子は、出力端子５に電気的に接続されている。終端抵抗４の他方の端子は、第一の電源１３に電気的に接続されている。ＥＳＤ素子２の他方の端子は、ＧＮＤ（第二の電源）に電気的に接続されている。第一のインダクタ１ａと第二のインダクタ１ｂとは、互いの間で相互インダクタンスと結合容量を持ったカップルドインダクタ１４を形成している。つまり、本第二の実施形態の半導体装置は、第一の実施形態の半導体装置と略同様の構成とされているが、接続ノード１５における、当該接続ノード１５と第一のインダクタ１ａとの接続点１６と、出力端子５と、の間に第二のインダクタ１ｂが接続されている。
【００２３】
図３、図４において、１ａは第一のインダクタ、１ｂは第二のインダクタ、２はＥＳＤ素子、３は出力バッファ、４は終端抵抗、５は出力端子、６は第二層ビア、７は第二層配線、８は第一層ビア、９は第一層配線、１０はコンタクト、１１は配線層、１２は半導体基板である。第一のインダクタ１ａと第二のインダクタ１ｂとは、図５に示すカップルドインダクタ１４を形成している。第一のインダクタ１a、第二のインダクタ１ｂ、出力端子５は、配線層１１に形成されている。ＥＳＤ素子２、出力バッファ３、終端抵抗４は、半導体基板１２に形成されている。
【００２４】
第一のインダクタ１ａは、最上層の配線で形成されている。第一のインダクタ１ａの片方の端子は、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、終端抵抗４に電気的に接続されている。第一のインダクタ１ａの他方の端子は、同層の配線によって第二のインダクタ１ｂに電気的に接続されており、更に、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、ＥＳＤ素子２と出力バッファ３とに電気的に接続されている。
【００２５】
第二のインダクタ１ｂは、最上層の配線と第二層ビア６、第二層配線７によって形成されている。第二のインダクタ１ｂの片方の端子は、最上層の配線によって、同じく最上層の配線で形成されている出力端子５に電気的に接続されている。第二のインダクタ１ｂの他方の端子は、最上層の配線によって第一のインダクタ１ａに電気的に接続されている。
【００２６】
図３、図４において、第一のインダクタ１ａと第二のインダクタ１ｂとは、ＥＳＤ素子２の上に、当該ＥＳＤ素子２と上下に重なるように形成されている。
本第二の実施形態において、第一のインダクタ１ａと第二のインダクタ１ｂとがＥＳＤ素子２の上に、当該ＥＳＤ素子２と上下に重なるように形成されていることによって生じる、レイアウトサイズの増加の抑制効果、他の素子との接続配線の寄生容量と寄生抵抗の増加の抑制による本回路の特性劣化の抑制効果は、第一の実施形態と同様である。特に本第二の実施形態の半導体装置は、構成素子として、単一のインダクタではなく、図５に示す通り二つのインダクタ１ａ、１ｂで形成されているカップルドインダクタ１４が用いられている。
【００２７】
＜第三の実施形態＞
図６乃至９に第三の実施形態における半導体装置を示す。図６乃至９では、差動の外部出力インターフェイスバッファを例として扱っている。図６はレイアウトの平面図、図７は図６のＣ−Ｃ'線に沿った断面図、図８は図６のＤ−Ｄ'線に沿った断面図、図９は図６乃至８のレイアウトに対応する回路図である。
【００２８】
図９において、１ａは第一のインダクタ、１ｂは第二のインダクタ、１ｃは第三のインダクタ、１ｄは第四のインダクタ、２ａは第一のＥＳＤ素子、２ｂは第二のＥＳＤ素子、３は出力バッファ、４ａは第一の終端抵抗、４ｂは第二の終端抵抗、５ａは第一の外部出力端子、５ｂは第二の外部出力端子、１３ａ、１３ｂは第一の電源、１４ａは第一のカップルドインダクタ、１４ｂは第二のカップルドインダクタである。ちなみに、第一の電源１３ａ、１３ｂは第一の電圧を供給するものであり、互いに独立した配線でも良く、互いに接続された配線でも良い。また、第二の電源であるＧＮＤは第二の電圧を供給するものであり、やはり互いに独立した配線でも良く、互いに接続された配線でも良い。
【００２９】
第一のインダクタ１ａの片方の端子は、第一の終端抵抗４ａに電気的に接続されている。第一のインダクタ１ａの他方の端子は、第二のインダクタ１ｂと第一のＥＳＤ素子２ａと出力バッファ３の負側出力端子とに電気的に接続されている。第二のインダクタ１ｂの他方の端子は、出力端子５ａに電気的に接続されている。第一の終端抵抗４ａの他方の端子は、第一の電源１３ａに電気的に接続されている。第一のＥＳＤ素子２ａの他方の端子は、ＧＮＤに電気的に接続されている。第一のインダクタ１ａと第二のインダクタ１ｂとは、互いの間で相互インダクタンスと結合容量を持った第一のカップルドインダクタ１４ａを形成している。
【００３０】
第三のインダクタ１ｃの片方の端子は、第二の終端抵抗４ｂに電気的に接続されている。第三のインダクタ１ｃの他方の端子は、第四のインダクタ１ｄと第二のＥＳＤ素子２ｂと出力バッファ３の正側出力端子とに電気的に接続されている。第四のインダクタ１ｄの他方の端子は、出力端子５ｂに電気的に接続されている。第二の終端抵抗４ｂの他方の端子は、第一の電源１３ｂに電気的に接続されている。第二のＥＳＤ素子２ｂの他方の端子は、ＧＮＤに電気的に接続されている。第三のインダクタ１ｃと第四のインダクタ１ｄとは、互いの間で相互インダクタンスと結合容量を持った第二のカップルドインダクタ１４ｂを形成している。
【００３１】
図６乃至９において、１ａは第一のインダクタ、１ｂは第二のインダクタ、１ｃは第三のインダクタ、１ｄは第四のインダクタ、２ａは第一のＥＳＤ素子、２ｂは第二のＥＳＤ素子、３は出力バッファ、４ａは第一の終端抵抗、４ｂは第二の終端抵抗、５ａは第一の出力端子、５ｂは第二の出力端子、６は第二層ビア、７は第二層配線、８は第一層ビア、９は第一層配線、１０はコンタクト、１１は配線層、１２は半導体基板である。第一のインダクタ１ａと第二のインダクタ１ｂとは、図９に示す第一のカップルドインダクタ１４ａを形成している。第三のインダクタ１ｃと第四のインダクタ１ｄとは、図９に示す第二のカップルドインダクタ１４ｂを形成している。インダクタ１a、１ｂ、１ｃ、１ｄ、出力端子５ａ、５ｂは、配線層１１に形成されている。ＥＳＤ素子２ａ、２ｂ、出力バッファ３、終端抵抗４ａ、４ｂは、半導体基板１２に形成されている。
【００３２】
第一のインダクタ１ａは、最上層の配線で形成されている。第一のインダクタ１ａの片方の端子は、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第一の終端抵抗４ａに電気的に接続されている。第一のインダクタ１ａの他方の端子は、同層の配線によって第二のインダクタ１ｂに電気的に接続されており、更に、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第一のＥＳＤ素子２ａと出力バッファ３とに電気的に接続されている。
【００３３】
第二のインダクタ１ｂは、最上層の配線と第二層ビア６、第二層配線７によって形成されている。第二のインダクタ１ｂの片方の端子は、最上層の配線によって、同じく最上層の配線で形成されている第一の出力端子５ａに電気的に接続されている。第二のインダクタ１ｂの他方の端子は、最上層の配線によって第一のインダクタ１ａに電気的に接続されている。
【００３４】
第三のインダクタ１ｃは、最上層の配線で形成されている。第三のインダクタ１ｃの片方の端子は、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第二の終端抵抗４ｂに電気的に接続されている。第三のインダクタ１ｃの他方の端子は、同層の配線によって第四のインダクタ１ｄに電気的に接続されており、更に、第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第二のＥＳＤ素子２ｂと出力バッファ３とに電気的に接続されている。
【００３５】
第四のインダクタ１ｄは、最上層の配線と第二層ビア６、第二層配線７によって形成されている。第四のインダクタ１ｄの片方の端子は、最上層の配線によって、同じく最上層の配線で形成されている第二の出力端子５ｂに電気的に接続されている。第四のインダクタ１ｄの他方の端子は、最上層の配線によって第三のインダクタ１ｃに電気的に接続されている。
【００３６】
図６乃至９において、第一のインダクタ１ａ及び第二のインダクタ１ｂは、第一のＥＳＤ素子２ａの上に、当該第一のＥＳＤ素子２ａと上下に重なるように形成されている。第三のインダクタ１ｃ及び第四のインダクタ１ｄは、第二のＥＳＤ素子２ｂの上に、当該第二のＥＳＤ素子２ｂと上下に重なるように形成されている。
【００３７】
本第三の実施形態において、第一のインダクタ１ａ及び第二のインダクタ１ｂが第一のＥＳＤ素子２ａの上に、第三のインダクタ１ｃ及び第四のインダクタ１ｄが第二のＥＳＤ素子２ｂの上に、それぞれ上下重なるように形成されていることによって生じる、レイアウトサイズの増加の抑制効果、他の素子との接続配線の寄生容量と寄生抵抗の増加の抑制による本回路の特性劣化の抑制効果は、第一の実施形態と同様である。特に本第三の実施形態の半導体装置は、構成素子として、単一のインダクタではなく、図９に示す通り差動バッファに対して二つのインダクタで構成されている、第一のカップルドインダクタ１４ａと第二のカップルドインダクタ１４ｂとが用いられている。
【００３８】
前述の通り、インダクタは寄生容量の増加による特性劣化を低減させる為に、下に配線や他の素子が重ならないように形成することが多い。しかしながら、インダクタに必要とされる特性やレイアウト構成などの条件によっては、インダクタの下に配線や他の素子を重ねて形成したとしても、インダクタの特性劣化を少なくできる。
【００３９】
図９と同じ回路構成の差動の外部出力インターフェイスバッファにおいて、特性の一つであるディファレンシャルリターンロスを確認したシミュレーション結果を図１０に示す。
図１０において、３１は図９の回路構成においてカップルドインダクタを含まない場合のシミュレーション結果、３２は図９の回路構成においてカップルドインダクタを含み且つカップルドインダクタをＥＳＤ素子の上に上下重なるように形成した場合のシミュレーション結果、３３は図９の回路構成においてカップルドインダクタを含み且つカップルドインダクタの下に素子及び配線が重ならないように形成した場合のシミュレーション結果、３４はＯＩＦ（The Optical Internetworking Forum）のＣＥＩ−６Ｇ−ＳＲで規定されている６．２５Ｇｂｐｓ時のディファレンシャルリターンロス規格である。
【００４０】
図１０において、３１は規格３４を満たすことができていない。３２と３３は規格３４を満たすことができており、カップルドインダクタによるインピーダンス整合の効果が確認できる。また、３２と３３の差分は、規格範囲における４ＧＨｚ近辺のピーク値において１ｄＢ以下である。以上のことから、カップルドインダクタをＥＳＤ素子の上に上下重なるように形成した場合でも、カップルドインダクタの特性劣化を少なくすることができていることが分かる。
【００４１】
なお、上記実施形態では、外部インターフェイスの出力バッファに即して本発明の半導体装置について説明したが、本発明は外部インターフェイスの出力バッファに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００４２】
例えば、外部インターフェイスでは無く内部回路であってもよいし、出力バッファでは無く入力バッファ、双方向バッファ、その他の機能を設けた回路であってもよい。また、レイアウト上、インダクタの近隣に配置される素子が出力バッファ、終端抵抗、出力端子に限定されるものではない。すなわち、以下に示す第４の実施形態における半導体装置であっても良い。
【００４３】
＜第四の実施形態＞
図１１乃至１４に第四の実施形態における半導体装置を示す。図１１乃至１４では、内部回路の差動バッファを実施例として扱っている。図１１はレイアウトの平面図、図１２は図１１のＥ−Ｅ'線に沿った断面図、図１３は図１１のＦ−Ｆ'線に沿った断面図、図１４は図１１乃至１３のレイアウトに対応する回路図である。
【００４４】
図１４において、１ａは第一のインダクタ、１ｂは第二のインダクタ、４ａは第一の終端抵抗、４ｂは第二の終端抵抗、１３ａ、１３ｂ、１３ｃは第一の電源、１７は内部バッファ、１８は次段バッファ、１９は電源間ＥＳＤ素子である。ちなみに、第一の電源１３ａ、１３ｂ、１３ｃは第一の電圧を供給するものであり、互いに独立した配線でも良く、互いに接続された配線でも良い。また、第二の電源であるＧＮＤは第二の電圧を供給するものであり、やはり互いに独立した配線でも良く、互いに接続された配線でも良い。
【００４５】
第一のインダクタ１ａは片方の端子が第一の終端抵抗４ａと電気的に接続されており、他方の端子は第一の電源１３ａに電気的に接続されている。第一の終端抵抗４ａの他方の端子は内部バッファ１７の負側出力端子と次段バッファ１８の入力端子に電気的に接続されている。第二のインダクタ１ｂは片方の端子が第二の終端抵抗４ｂと電気的に接続されており、他方の端子は第一の電源１３ｂに電気的に接続されている。第二の終端抵抗４ｂの他方の端子は内部バッファ１７の正側出力端子と次段バッファ１８の入力端子に電気的に接続されている。電源間ＥＳＤ素子１９は片方の端子が第一の電源１３ｃに電気的に接続されており、他方の端子がＧＮＤに電気的に接続されている。
【００４６】
図１１乃至１３において、１ａは第一のインダクタ、１ｂは第二のインダクタ、４ａは第一の終端抵抗、４ｂは第二の終端抵抗、６は第二層ビア、７は第二層配線、８は第一層ビア、９は第一層配線、１０はコンタクト、１１は配線層、１２は半導体基板、１７は内部バッファ、１８は次段バッファ、１９は電源間ＥＳＤ素子である。第一のインダクタ１a、第二のインダクタ１ｂは配線層１１に形成されており、第一の終端抵抗４ａ、第二の終端抵抗４ｂ、内部バッファ１７、次段バッファ１８、電源間ＥＳＤ素子１９は半導体基板１２に形成されている。第一のインダクタ１ａは最上層の配線で形成されており、片方の端子が第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第一の終端抵抗４ａに接続されている。第一の終端抵抗４ａの他方の端子は、第一層配線９、コンタクト１０によって、内部バッファ１７と次段バッファ１８に接続されている。第二のインダクタ１ｂは最上層の配線で形成されており、片方の端子が第二層ビア６、第二層配線７、第一層ビア８、第一層配線９、コンタクト１０によって、第二の終端抵抗４ｂに接続されている。第二の終端抵抗４ｂの他方の端子は、第一層配線９、コンタクト１０によって、内部バッファ１７と次段バッファ１８に接続されている。
図１１乃至１３において、第一のインダクタ１ａと第二のインダクタ１ｂは電源間ＥＳＤ素子１９の上に上下重なるように形成されている。
【００４７】
内部回路においては、第一乃至三の実施形態のようにバッファの出力端に大きなレイウアトサイズのＥＳＤ素子を付加することは希であるが、電源間ＥＳＤ素子は必ず存在し、また、内部回路においても、周波数帯域の広域化の為にインダクタが使用されることがある。本第四の実施形態は、内部回路において、インダクタと電源間ＥＳＤ素子を上下重なるように形成することによって、レイアウトサイズの増加の抑制を行った実施例である。
【符号の説明】
【００４８】
１  インダクタ
１ａ  第一のインダクタ、１ｂ  第二のインダクタ、１ｃ  第三のインダクタ、１ｄ  第四のインダクタ
２  ＥＳＤ素子（静電気放電素子）、２ａ  第一のＥＳＤ素子、２ｂ  第二のＥＳＤ素子
３  出力バッファ
４  終端抵抗
４ａ  第一の終端抵抗、４ｂ  第二の終端抵抗
５  出力端子
５ａ  第一の出力端子、５ｂ  第二の出力端子
６  第二層ビア
７  第二層配線
８  第一層ビア
９  第一層配線
１０  コンタクト
１１  配線層
１２  半導体基板
１３  電源
１３ａ、１３ｂ、１３ｃ  第一の電源
１４  カップルドインダクタ
１４ａ  第一のカップルドインダクタ、１４ｂ  第二のカップルドインダクタ
１５  接続ノード
１６  接続点
１７  内部バッファ
１８  次段バッファ
１９  電源間ＥＳＤ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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