(57)【要約】      （修正有）【課題】コントロールゲートとフローティングゲートとの間の電極間絶縁膜に発生するリーク電流を低減させ、メモリセルの微細化に伴うリーク耐性の劣化を抑制する半導体不揮発性記憶装置を提供する。【解決手段】半導体基板１上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、メモリセルは、半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜２ａ上に形成されたフローティングゲート電極３ａと、フローティングゲート電極３ａの上面に形成された第１の電極間絶縁膜４ａと、フローティングゲート電極３ａの側面及び第１の電極間絶縁膜４ａを覆うように形成された第２の電極間絶縁膜５ａと、電極間絶縁膜５ａ上に形成されたコントロール電極６ａとを備えている。【選択図】図３
2011014838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、前記メモリセルは、
前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の側面の一部及び上面を覆うように形成された電極間絶縁膜と、前記電極間絶縁膜上に形成されたコントロール電極とを具備してなり、
前記電極間絶縁膜は、前記フローティングゲート電極の上面における膜厚が、前記フローティングゲート電極の側面における膜厚よりも厚いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電極間絶縁膜は、前記フローティングゲート電極の上面に形成された第１の電極間絶縁膜と、前記フローティングゲート電極の側面及び前記第１の電極間絶縁膜を覆うように形成された第２の電極間絶縁膜と、を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の電極間絶縁膜はシリコン酸化膜又はシリコン窒化膜であり、前記第２の電極間絶縁膜は高誘電率絶縁膜をそれよりも誘電率の低い絶縁膜で挟んだ３層構造であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルの複数個を直列接続してＮＡＮＤメモリセルユニットが構成されていることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上にトンネル絶縁膜を介してフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上に第１の電極間絶縁膜を形成する工程と、
前記第１の電極間絶縁膜及び前記フローティングゲート電極をゲートパターンに加工する工程と、
前記フローティングゲート電極の側面の一部及び前記第１の電極間絶縁膜を覆うように第２の電極間絶縁膜を形成する工程と、
前記第２の電極間絶縁膜上にコントロールゲート電極を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特にフローティングゲート電極とコントロールゲート電極を有するスタックゲート型の不揮発性メモリセルを有する半導体不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリにおいては、記憶容量を大きくするためにメモリセルの微細化が進んでいる。メモリセルの微細化が進むに伴い、これまでの素子サイズでは問題とならなかった素子特性の劣化が顕著に現れ始め、その劣化がメモリセル及びフラッシュメモリにおいて大きな影響を及ぼしている。
【０００３】
通常のスタックゲート型フラッシュメモリにおいては、コントロールゲート電極とフローティングゲート電極との間のゲート絶縁膜（電極間絶縁膜）は、フローティングゲート電極の側面及び上面に沿って形成される。また、フローティングゲート電極の加工プロセスにより、フローティングゲート電極の上端エッジ部は丸まり、上端の形状は中央付近の平坦部と両脇の曲面部で構成されることになる。
【０００４】
このため、メモリセルの書き込み／消去動作時の高電圧印加時に、フローティングゲート電極の上端において、平坦部に比べ曲面部では電極間絶縁膜に加わる電界が局部的に高くなり、電極間絶縁膜に発生するリーク電流は増加することになる。リーク電流の増大は、メモリセルの書き込み／消去動作時の高電圧印加時に、フローティングゲート電極からコントロールゲート電極へ電荷が移動することを意味し、フラッシュメモリセルにおける電荷注入の特性を悪化させる。これを防ぐために電極間絶縁膜の膜厚を厚くすると、メモリセルにおけるコントロールゲート電極とフローティングゲート電極との容量カップリング比が悪化してしまう。フローティングゲート電極の上端部で、電極間絶縁膜にかかる電界が高くなることは、電極間絶縁膜の膜厚を制限し、メモリセルの性能低下を招く要因となる。
【０００５】
また、メモリセルが微細化されることにより、フローティングゲート電極の上端の形状において曲面部が占める領域が増え、フローティングゲート電極の上端における電極間絶縁膜にかかる電界が益々高くなる。従って、電極間絶縁膜に発生するリーク電流は、メモリセルの微細化に伴って増加することになる。
【０００６】
なお、電極間絶縁膜に発生するリーク電流を低減するために、ワード線方向のフローティングゲート電極の上端エッジ部において、電極間絶縁膜の膜厚を厚く形成する方法が提案されている（例えば、特許文献１参照）。しかし、この方法では、フローティングゲート電極の上端エッジ部を十分に丸め、且つ上端エッジ部のみで電極間絶縁膜を厚く形成する処理が必要となり、この形状を作るのが極めて難しく、製造プロセスの複雑化を招いてしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−３００４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、コントロールゲート電極とフローティングゲート電極との間の電極間絶縁膜に発生するリーク電流を低減させることができ、メモリセルの微細化に伴うリーク耐性の劣化を抑制することのできる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、前記メモリセルは、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極の側面の一部及び上面を覆うように形成された電極間絶縁膜と、前記電極間絶縁膜上に形成されたコントロール電極とを具備してなり、前記電極間絶縁膜は、前記フローティングゲート電極の上面における膜厚が、前記フローティングゲート電極の側面における膜厚よりも厚いことを特徴とする。
【００１０】
また、本発明の別の一態様は、半導体基板上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置の製造方法であって、前記半導体基板上にトンネル絶縁膜を介してフローティングゲート電極を形成する工程と、前記フローティングゲート電極上に第１の電極間絶縁膜を形成する工程と、前記第１の電極間絶縁膜及び前記フローティングゲート電極をゲートパターンに加工する工程と、前記フローティングゲート電極の側面の一部及び前記第１の電極間絶縁膜を覆うように第２の電極間絶縁膜を形成する工程と、前記第２の電極間絶縁膜上にコントロールゲート電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、コントロールゲート電極とフローティングゲート電極との間の電極間絶縁膜に発生するリーク電流を低減させることができ、メモリセルの微細化に伴うリーク耐性の劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るフラッシュメモリセルアレイの概略構成を示す平面図。
【図２】図１の矢視Ａ−Ａ’方向断面図。
【図３】図１の矢視Ｂ−Ｂ’方向断面図。
【図４】比較例の場合の、フローティングゲート電極上端部と電極間絶縁膜との関係を示す断面図。
【図５】本実施形態の場合の、フローティングゲート電極上端部と電極間絶縁膜との関係を示す断面図。
【図６】本実施形態に係るフラッシュメモリの製造工程を示す断面図（１）。
【図７】本実施形態に係るフラッシュメモリの製造工程を示す断面図（２）。
【図８】本実施形態に係るフラッシュメモリの製造工程を示す断面図（３）。
【発明を実施するための形態】
【００１３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
図１から図３を用いて、本発明の一実施形態に係る不揮発性半導体記憶装置の構造について説明する。本実施形態においては、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に説明する。
【００１５】
図１は、本実施形態に係るフラッシュメモリのメモリセルアレイの概略構成を示す平面図、図２は図１の矢視Ａ−Ａ’方向の断面図、図３は図１の矢視Ｂ−Ｂ’方向の断面図である。図２は、メモリセルＭＣのチャネル長方向（ゲート長方向）断面に対応し、図３はメモリセルＭＣのチャネル幅方向（ゲート幅方向）断面に対応している。
【００１６】
図１に示すように、フラッシュメモリのメモリセルアレイにおいて、半導体基板１の表面領域は、素子分離領域ＳＴＩ（Shallow Trench Isolation）に挟まれた素子領域ＡＡ（アクティブ領域）から構成されている。素子領域ＡＡ上には、複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが設けられている。
【００１７】
複数のメモリセルＭＣは、素子領域ＡＡ上に配置され、メモリセルＭＣは複数個が直列接続されている。以下、直列接続された複数のメモリセルのことを、メモリセルストリングと呼ぶ。そして、このメモリセルストリングの両端には、選択トランジスタＳＴＤ，ＳＴＳが配置されている。以下では、メモリセルストリングと選択トランジスタＳＴＤ，ＳＴＳを含む構成のことを、ＮＡＮＤセルユニットと呼ぶ。
【００１８】
ＮＡＮＤセルユニットはワード線方向に隣接して複数配置され、各々のＮＡＮＤセルユニットの各メモリセルＭＣは、素子領域ＡＡと直交するワード線ＷＬ（ＷＬ１〜ＷＬｎ）にそれぞれ接続されている。ここで、同一ラインに位置するメモリセルＭＣは共通のワード線ＷＬに接続されている。また、選択トランジスタＳＴＤ，ＳＴＳは、選択ゲート線ＳＧＬ１，ＳＧＬ２にそれぞれ接続されている。
【００１９】
１つのＮＡＮＤセルユニットの一端は、ビット線コンタクトＢＣを経由して、素子領域ＡＡと同じ方向に配置されるビット線（図示せず）に接続される。また、１つのＮＡＮＤセルユニットの他端は、ソース線コンタクトＳＣを経由して、ワード線と同じ方向に配置されるソース線（図示せず）に接続される。
【００２０】
図２及び図３に示すように、本実施形態で用いられるメモリセルＭＣは、フローティングゲート電極３ａ上にコントロールゲート電極６ａが積層されたスタックゲート構造のＭＩＳ（Metal-Insulator-Semiconductor）トランジスタである。
【００２１】
半導体基板１内には、ウェル領域（図示せず）が設けられ、ＮＡＮＤセルユニットはこのウェル領域上に形成される。即ち、基板１上に、ゲート絶縁膜２ａ、フローティングゲート電極３ａ、電極間絶縁膜４ａ，５ａ、コントロールゲート電極６ａからなるメモリセルＭＣと、ゲート絶縁膜２ｂ，下部電極３ｂ，電極間絶縁膜４ｂ，５ｂ，上部電極６ｂからなる選択トランジスタＳＴＤ，ＳＴＳが設けられている。
【００２２】
ゲート絶縁膜２ａは、半導体基板１の表面上に設けられる。メモリセルＭＣにおいて、このゲート絶縁膜２ａはトンネル絶縁膜として機能する。以下、メモリセルＭＣのゲート絶縁膜２ａのことをトンネル絶縁膜と呼ぶ。
【００２３】
フローティングゲート電極３ａは、半導体基板１の表面のトンネル絶縁膜２ａ上に設けられている。このフローティングゲート電極３ａは、メモリセルＭＣに書き込まれたデータを保持するための電荷蓄積層として機能し、例えばポリシリコン膜から構成されている。
【００２４】
チャネル幅方向に隣接する素子領域ＡＡ上に形成される複数のメモリセルＭＣにおいて、それらのフローティングゲート電極３ａは、素子分離領域ＳＴＩに形成される半導体基板１内に埋め込まれた素子分離絶縁膜７によって電気的に絶縁されている。ここで、素子分離絶縁膜７の上端は、フローティングゲート電極３ａの上端よりも、半導体基板１側に後退している。即ち、素子分離絶縁膜７は、フローティングゲート電極３ａの最下面よりも高く最上面よりも低い位置まで埋め込み形成されている。
【００２５】
フローティングゲート電極３ａの上面上には、第１の電極間絶縁膜４ａが設けられている。また、第１の電極間絶縁膜４ａとフローティングゲート電極３ａを取り囲むように、更に素子分離絶縁膜７上には、第２の電極間絶縁膜５ａが設けられている。これらの電極間絶縁膜４ａ，５ａによってフローティングゲート電極３ａとコントロールゲート電極６ａは電気的に絶縁されている。
【００２６】
電極間絶縁膜４ａは、例えばシリコン酸化膜、シリコン窒化膜、或いはアルミニウム酸化膜のいずれか１つが用いられる。なお、電極間絶縁膜４ａに用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。電極間絶縁膜４ａの膜厚は、例えば６〜１５ｎｍ程度である。
【００２７】
また、電極間絶縁膜５ａは、例えば複数の絶縁膜５０，５１，５２を含む積層構造を有している。図２及び図３に示す例では、電極間絶縁膜５ａの構造は、絶縁膜５１が２つの絶縁膜５０，５２に挟み込まれた構造になっている。積層構造の電極間絶縁膜５ａの膜厚Ｔ２は、例えば８ｎｍ〜２０ｎｍ程度である。
【００２８】
絶縁膜５１には、例えば窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化ランタニウム（Ｌａ2Ｏ3）、ＬａＬｉＯ3、酸化ジルコニア（ＺｒＯ2）、酸化イットリウム（Ｙ2Ｏ3）などの高誘電体膜が用いられる。なお、上記の酸化膜からなる高誘電体膜内に、更に窒素やシリコンを含んでいても良い。
【００２９】
絶縁膜５０，５２は、例えば絶縁膜５１よりも誘電率が低い絶縁膜であって、主にシリコン酸化膜が用いられる。なお、絶縁膜５１が高誘電体膜である場合には、シリコン窒化膜を用いてもよい。
【００３０】
本実施形態において、電極間絶縁膜５ａは３層構造を有しているが、これに限定されず、複数の絶縁膜が４層以上に積層された構造でもよいのは、勿論である。また、電極間絶縁膜５ａは、高誘電体膜の単層膜でもよい。
【００３１】
コントロールゲート電極６ａは、電極間絶縁膜５ａ上に設けられている。即ち、電極間絶縁膜５ａを覆うようにコントロール電極６ａが設けられており、これによりコントロールゲート電極６ａは、電極間絶縁膜４ａ，５ａを介してフローティングゲート電極３ａの側面を覆っている。
【００３２】
このコントロールゲート電極６ａには、電気抵抗を減らすため、例えばシリサイド膜が用いられている。但し、それに限定されるものではなく、コントロールゲート電極６ａは、ポリシリコン膜の単層構造や、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となってもよい。
【００３３】
シリサイド膜としては、例えばタングステンシリサイド膜（ＷＳｉ2）、モリブデンシリサイド膜（ＭｏＳｉ2）、コバルトシリサイド膜（ＣｏＳｉ2）、チタンシリサイド膜（ＴｉＳｉ2）及びニッケルシリサイド膜（ＮｉＳｉ2）などが用いられる。
【００３４】
コントロールゲート電極６ａはワード線ＷＬとして機能し、隣接するメモリセル間で共有されている。そのため、コントロールゲート電極６ａは、フローティングゲート電極３ａ上だけではなく素子分離絶縁膜７上にも設けられている。
【００３５】
半導体基板１内には拡散層８ａが設けられ、拡散層８ａはメモリセルＭＣのソース／ドレイン領域として機能する。以下では、この拡散層８ａのことを、ソース／ドレイン拡散層と呼ぶ。ソース／ドレイン拡散層８ａは、一つの素子領域ＡＡ上に複数形成されて隣接しているメモリセルＭＣで共有されている。これによって、複数のメモリセルＭＣが直列接続され、１つのメモリセルストリングが構成される。
【００３６】
直列接続された複数のメモリセルＭＣ（メモリセルストリング）の一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳがそれぞれ設けられている。
【００３７】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時工程で形成される。そのため、選択トランジスタＳＴＤ，ＳＴＳのゲート構造もメモリセルＭＣと同様に、上部ゲート電極６ｂが、電極間絶縁膜４ｂ，５ｂを介して、下部ゲート電極３ｂ上に積層された構造となっている。下部ゲート電極３ｂは、フローティングゲート電極３ａと同じ構成を有し、上部ゲート電極６ｂは、コントロールゲート電極６ｂと同じ構成を有している。
【００３８】
但し、選択トランジスタＳＴＤ，ＳＴＳにおいて、電極間絶縁膜４ｂ，５ｂは開口部Ｑを有し、この開口部Ｑを介して、上部ゲート電極６ｂとゲート絶縁膜２ｂ上の下部ゲート電極３ｂが電気的に接続されている構造となっている。
【００３９】
選択トランジスタＳＴＤのセル側の側部には拡散層８ａが形成され、反対側の側部には拡散層８ｄが形成されている。選択トランジスタＳＴＳのセル側の側部には拡散層８ａが形成され、反対側の側部には拡散層８ｓが形成されている。
【００４０】
拡散層８ａ，８ｄ，８ｓは、選択トランジスタＳＴＤ，ＳＴＳのソース／ドレイン領域として機能する。選択トランジスタＳＴＤ，ＳＴＳは、ソース／ドレイン拡散層８ａを隣接するメモリセルＭＣと共有している。これによって、複数のメモリセルＭＣと選択トランジスタＳＴＤ，ＳＴＳとが一つの素子領域ＡＡ上で直列接続され、１つのＮＡＮＤセルユニットが構成される。
【００４１】
ＮＡＮＤセルユニットのドレイン側に設けられた選択トランジスタＳＴＤにおいて、その選択トランジスタＳＴＤのドレイン拡散層８ｄは、層間絶縁層１５内に埋め込まれたビット線コンタクト部ＢＣに接続されている。そして、このビット線コンタクトＢＣは、層間絶縁層１６内に設けられたメタル配線ＭＯ及びビアコンタクトＶＣを経由して、ビット線ＢＬに接続される。
【００４２】
また、ＮＡＮＤセルユニットのソース側に設けられた選択トランジスタＳＴＳにおいて、その選択トランジスタのソース拡散層８ｓは、層間絶縁層１５内に埋め込まれたソース線コンタクトＳＣを介して、ソース線ＳＬに接続される。
【００４３】
図３に示すように、本実施形態のフラッシュメモリは、フローティングゲート電極３ａの側面には電極間絶縁膜５ａが設けられ、上面には電極間絶縁膜４ａ，５ａが設けられており、フローティングゲート電極３ａの側面に形成される電極間絶縁膜５ａよりも、フローティングゲート電極３ａの上面に形成される電極間絶縁膜４ａ，５ａの膜厚が厚いことを特徴とする。フローティングゲート電極３ａの上面に形成される電極間絶縁膜４ａ，５ａの膜厚が厚いことにより、電極間絶縁膜５ａが、フローティングゲート電極３ａの上面に直接接触するように形成された場合と比較して、フローティングゲート電極３ａの上部とコントロールゲート電極６ａとの間に印加される電界強度を緩和及び低減できる。
【００４４】
本実施形態の構造によりフローティングゲート電極３ａの上部とコントロールゲート電極６ａとの間に印加される電界強度を緩和及び低減できる理由について、図４及び図５を参照して説明する。
【００４５】
第１の電極間絶縁膜４ａが無い比較例構造の場合、素子分離絶縁膜７をフローティングゲート電極３ａの上端よりも、半導体基板１側に後退させる際のエッチングによってフローティングゲート電極３ａの上端がエッチングの特性により若干量エッチングされることがある。これにより、図４（ａ）に示すように、フローティングゲート電極３ａの上端は後退する上、上端部の左右両端においてはエッチング後の形状が丸まりを帯びることとなる。そして、電極間絶縁膜５ａを形成すると、図４（ｂ）に示すようになる。このため、データの書き込み／消去時の高電圧印加時に、フローティングゲート電極３ａの上端において、平面部に比べて曲面部における電極間絶縁膜５ａに高い電界が加わり、リーク電流を増大させることとなる。
【００４６】
これに対し本実施形態では、図５（ａ）に示すように、フローティングゲート電極３ａの上面に、第１の電極間絶縁膜４ａを設けているので、素子分離絶縁膜７をフローティングゲート電極３ａの上端よりも、半導体基板１側に後退させる際のエッチング工程において、フローティングゲート電極３ａの上面がエッチング雰囲気に晒されることが無く、フローティングゲート電極３ａの上端形状を保護することが可能となる。そして、第２の電極間絶縁膜５ａを形成した場合、図５（ｂ）に示すように、フローティングゲート電極３ａの上面の電極間絶縁膜４ａ，５ａの合計膜厚が、側面の電極間絶縁膜５ａの膜厚よりも厚くなる。このため、フローティングゲート電極３ａの上端の両脇において電極間絶縁膜５ａに、フローティングゲート電極３ａの側面にかかる電界に比べて高い電界がかかることを防ぐことができる。従って、コントロールゲート電極６ａとフローティングゲート電極３ａとの間の電極間絶縁膜５ａに発生するリーク電流を低減させることができる。
【００４７】
本実施形態では、フローティングゲート電極３ａの上部とその上部と対向するコントロールゲート電極６ａとの間に生じるカップリング容量が、フローティングゲート電極３ａ側部とその側部と対向するコントロールゲート電極６ａとの間に生じるカップリング容量と比較して、非常に小さくなる。しかし、電荷蓄積層であるフローティングゲート電極３ａに電荷を注入する又はフローティングゲート電極３ａから電荷を放出するためのカップリング容量は、フローティングゲート電極３ａの側部とその側部と対向するコントロールゲート電極６ａとの間に発生する容量によって、十分に確保されている。
【００４８】
なお、メモリセルのカップリング容量を確保するため、膜厚が厚いフローティングゲート電極３ａを用いて、そのフローティングゲート電極３ａの側面とコントロールゲート電極６ａとの対向面積を大きくすることが好ましい。
【００４９】
このように、本実施形態におけるフラッシュメモリのメモリセルＭＣは、フローティングゲート電極３ａの側部のカップリング容量を主に利用して、データの書き込み／消去を実行する。このため、メモリセルの微細化によりフローティングゲート電極３ａの上部の曲率半径が小さくなる場合においても、コントロールゲート電極６ａとフローティングゲート電極３ａの上部との間に電極間絶縁膜４ａが形成されることによってフローティングゲート電極３ａの上部に電界が集中するのを抑制できる。
【００５０】
その結果として、フローティングゲート電極３ａの上部とコントロールゲート電極６ａとの間に印加される電界強度を低減できる。それ故、本実施形態においては、メモリセルのリーク耐性が、メモリセルの微細化に伴って劣化するのを防止できる。
【００５１】
また、本実施形態のメモリセルは、フローティング電極３ａの上部は、メモリセルのカップリング容量に大きく寄与しなくなる。このため、フローティングゲート電極３ａの上部の形状ばらつきによって、メモリセルアレイ内に設けられる複数のメモリセルのカップリング容量がばらつくのを低減できる。それ故、本実施形態においては、メモリセルの書き込み電位や消去電位など、メモリセルの素子特性のばらつきを抑制することも可能となる。
【００５２】
このように本実施形態によれば、微細化が進んだメモリセルにおいて、コントロールゲート電極５ａとフローティングゲート電極３ａと間の電極間絶縁膜の膜厚を、フローティングゲート電極３ａの上端部分において他の領域よりも厚くしている。これにより、フローティングゲート電極３ａの上端の形状に起因して電極間絶縁膜に高い電界が加わり、リーク電流の増大を招く現象を未然に防止することができる。このため、メモリセルの書き込み／消去動作時の高電圧印加時においても、フローティングゲート電極３ａに電子を注入する特性を確保することが可能となる。
【００５３】
次に、前記図１〜図３のＮＡＮＤフラッシュメモリの製造方法の一例について、図６〜図８を参照して説明する。なお、図６及び図７は前記図３の断面に相当し、図８は前記図２の断面に相当している。
【００５４】
まず、図６（ａ）に示すように、半導体基板１の表面に、メモリセルのトンネル絶縁膜となる絶縁膜２を、例えば熱酸化法を用いて形成する。この絶縁膜２は、選択トランジスタのゲート絶縁膜にもなる。続いて、絶縁膜２上に、メモリセルのフローティングゲート電極及び選択トランジスタの下部ゲート電極となる第１の導電層３を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。その後、導電層３上に第１の電極間絶縁膜となる絶縁膜４を、例えばＣＶＤ法を用いて堆積する。
【００５５】
ここで、導電層３は、例えばポリシリコン層である。絶縁膜４は、例えば酸化シリコン膜、窒化シリコン膜及び酸化アルミニウム膜のうち何れか１つが用いられる。なお、絶縁膜４に用いられる材料は、これらに限定されず、他の絶縁材料を用いてもよい。
【００５６】
次いで、図６（ｂ）に示すように、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法を用いて、絶縁膜４を選択エッチングすることにより、絶縁膜４をチャネル長方向（ゲート長方向）に沿ったストライプパターンに加工する。続いて、加工された絶縁膜４をマスクに用いて導電層３を、例えばＲＩＥ法により選択エッチングする。
【００５７】
次いで、図６（ｃ）に示すように、絶縁膜２及び半導体基板１を、例えばＲＩＥ法を用いて順次エッチングし、半導体基板１内にＳＴＩ部の溝を形成する。そして、この溝に素子分離絶縁膜となる絶縁膜７を埋め込み形成する。この絶縁膜７は、膜を形成後にＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜４の上面と一致するように平坦化することにより形成される。
【００５８】
次いで、図７（ｄ）に示すように、例えばＲＩＥ法を用いたエッチバックによって、素子分離絶縁膜７の上面をエッチングする。これによって、素子分離絶縁膜７の上面は、フローティングゲート電極となる第１の導電層３の上面よりも、半導体基板１側に後退され、導電層３の側面は露出する。これによって、素子分離領域ＳＴＩとその領域ＳＴＩによって区画された素子領域ＡＡが形成される。
【００５９】
次いで、図７（ｅ）に示すように、電極間絶縁膜となる絶縁膜５を、絶縁膜４上及び素子分離絶縁膜７上に形成する。この絶縁膜５は、導電層３の側面上も覆っている。絶縁膜５は、例えば積層構造を有し、以下では、メモリセルの電極間絶縁膜となる積層構造の絶縁膜５のことを、積層絶縁膜５と呼ぶ。
【００６０】
積層絶縁膜５は、図７（ｅ）に示す例においては３層構造を有している。積層絶縁膜５は、高誘電率絶縁５１を２つの絶縁膜５０，５２に挟まれた構造となっている。絶縁膜５１には、誘電率が絶縁膜５０，５２よりも高い材料が用いられる。
【００６１】
積層絶縁膜５の最下層の絶縁膜５０は、例えばＣＶＤ法を用いて、素子分離絶縁膜７上、絶縁膜４上及び導電層３の側面上に形成される。この絶縁膜５０には、例えばシリコン酸化膜が用いられる。
【００６２】
絶縁膜５１は、例えばＡＬＤ（Atomic Layer Deposition）法やＣＶＤ法を用いて、絶縁膜５０上に形成される。絶縁膜（Ｈｉｇｈ−ｋ膜）５１には、例えば窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化ランタニウム（Ｌａ2Ｏ3）、ＬａＬｉＯ3、酸化ジルコニア（ＺｒＯ2）、酸化イットリウム（Ｙ2Ｏ3）などが用いられる。なお、絶縁膜５１を構成する酸化膜内に、窒素やシリコンを含んでいても良い。
【００６３】
積層絶縁膜５の最上層の絶縁膜５２は、例えばＣＶＤ法を用いて、高誘電率絶縁膜５１上に形成する。この絶縁膜５２には、例えばシリコン酸化膜が用いられる。
【００６４】
次いで、図８に示すように、例えばＲＩＥ法によって、選択トランジスタ形成領域において、開口部Ｑを形成し、導電層３上面が露出させる。この図８は前記図２と同じ方向の断面を示している。開口部Ｑを形成した後、コントロールゲート電極となる第２の導電層６を、例えばＣＶＤ法を用いて形成する。第２の導電層６には、例えばポリシリコンが用いられる。この工程により、選択トランジスタ形成領域内において、導電層６は、開口部Ｑを経由して導電層３に接触する。
【００６５】
図７（ｆ）は図７（ｅ）で示す断面において、第２の導電層６が形成された後の構造を示している。
【００６６】
この後、前記図２及び図３に示すように、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、それぞれ所定のゲートサイズ（ゲート長）となるように、フォトリソグラフィ技術によって、チャネル幅方向（ゲート幅方向）に沿ったストライプパターンに加工される。そのパターンに基づいて、導電層６，絶縁膜５，絶縁膜４，導電層３，絶縁膜２が、例えばＲＩＥ法により順次エッチングされる。
【００６７】
これによって、メモリセルＭＣのフローティングゲート電極３ａ及びコントロールゲート電極６ａが、半導体基板１の表面のトンネル絶縁膜２ａ上に形成される。同様に、選択トランジスタＳＴＤ，ＳＴＳの下部ゲート電極３ｂ及び上部電極６ｂが、半導体基板１の表面のゲート絶縁膜２ｂ上に形成される。
【００６８】
本実施形態においては、フローティングゲート電極３ａ上に電極間絶縁膜４ａが形成され、絶縁膜４ａがフローティングゲート電極３ａとコントロールゲート電極５ａとの間に介在している。また、積層構造の電極間絶縁膜５ａは、フローティングゲート電極３ａの上面だけではなく側面にも形成される。この電極間絶縁膜５ａを介して、コントロールゲート電極５ａがフローティングゲート電極３ａの側面を覆っている。
【００６９】
メモリセルＭＣのゲート電極３ａ，６ａと同時に、選択トランジスタＳＴＤ，ＳＴＳのゲート電極３ｂ，６ｂも、半導体基板１の表面のゲート絶縁膜２ｂ上に形成される。選択トランジスタＳＴＤ，ＳＴＳにおいては、上部ゲート電極６ｂが、開口部Ｑを経由して、ゲート絶縁膜２ｂ上の下部ゲート電極３Ｂに接触している。
【００７０】
そして、ゲート電極３ａ，３ｂ，６ａ，６ｂをマスクとして、ソース／ドレイン拡散層８ａ，８ｄ，８ｓが、自己整合的に半導体基板１内に形成される。これによって、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳが、メモリセルアレイ内にそれぞれ形成される。
【００７１】
ソース／ドレイン拡散層８ａ，８ｄ，８ｓが形成された後、半導体基板１上に、ゲート電極３ａ，３ｂ，６ａ，６ｂを覆う絶縁膜が形成される。この絶縁膜は、コントロールゲート電極６ａ及び上部ゲート電極６ｂの上面が露出するように、エッチングされる。そして、例えば金属層（ニッケル（Ｎｉ）膜）が、露出したコントロールゲート電極６ａ及び上部ゲート電極６ｂ上に堆積され、コントロールゲート電極６ａ及び上部ゲート電極６ｂに対して、シリサイド処理が施される。このシリサイド処理によって、金属原子（例えばＮｉ原子）が、コントロールゲート電極６ａ及び上部ゲート電極６ｂ内に熱拡散され、コントロールゲート電極６ａ及び上部ゲート電極６ｂは、ポリシリコン層からシリサイド層になる。なお、このシリサイド処理は、導電層が１つのシリサイド層となるように、導電層６の全体をシリサイド化しても良いし、或いはポリサイド構造となるように、導電層６の上部のみをシリサイド化してもよい。
【００７２】
シリサイド処理の後、露出したコントロールゲート電極６ａ及び上部ゲート電極６ｂの上面を覆うように、ＣＶＤ法を用いて絶縁膜が再度堆積され、第１の層間絶縁層１５が形成される。
【００７３】
そして、層間絶縁層１５に対して平坦化処理が実行された後、コンタクト形成領域内において、ソース線／ビット線コンタクトＳＣ，ＢＣが、拡散層８ｄ，８ｓに直接接触するように絶縁層１５内に埋め込まれる。その後、ソース線ＳＬ及びメタル配線Ｍ０が、ソース線／ビット線コンタクトＳＣ，ＢＣにそれぞれ電気的に接続するように、層間絶縁層１５上に形成される。
【００７４】
そして、第２の層間絶縁層１２が、ソース線ＳＬ及びメタル配線Ｍ０を覆うように、例えばＣＶＤ法を用いて、層間絶縁層１１上に形成される。その後、層間絶縁層１２内に、メタル配線Ｍ０に接続されるビアコンタクトＶＣが埋め込まれた後、ビット線ＢＬが、ビアコンタクトＶＣに接続されるように、層間絶縁層１２上に形成される。
【００７５】
以上の製造工程によって、本発明の実施形態に係るフラッシュメモリが完成する。
【００７６】
本実施形態においては、フローティングゲート電極３ａの上部に第１の電極間絶縁膜４ａが形成され、フローティングゲート電極３ａの上部及び側部に第１及び第２の電極間絶縁膜４ａ，５ａが形成される。従って、メモリセルＭＣは、フローティングゲート電極３ａとコントロールゲート電極６ａとの間に、フローティングゲート電極３ａの上部では絶縁膜４ａが介在し、上部及び側部では絶縁膜４ａ，５ａが介在した構造になる。このため、フローティングゲート電極３ａの上部とそれに対向するコントロールゲート電極６ａとの間に発生するカップリング容量が小さいメモリセルが作製される。
【００７７】
このように、本実施形態の製造方法によれば、フローティングゲート電極３ａの上部において、フローティングゲート電極３ａとコントロールゲート電極６ａとの間の電極間絶縁膜５ａに対する電界集中を回避することが可能となる。従って、メモリセルの微細化を行っても、リーク耐性が劣化しないメモリセルを作製することができる。
【００７８】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明はＯＲ型やＮＯＲ型のフラッシュメモリに適用することも可能である。さらに、電極間絶縁膜の膜厚や材料等の条件は、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７９】
（付記）
また、本発明は、後述する請求項に記載のもの以外にも、次のような構成に特徴を有している。
【００８０】
(1) 電極間絶縁膜は、フローティングゲート電極のチャネル長方向側の側面の一部及び上面を覆うように形成されている。
【００８１】
(2) 隣接するゲート部間で基板に溝が形成され、且つ該溝内及び隣接するゲート部間に、フローティングゲート電極の最下面よりも高く最上面よりも低い位置まで、素子分離絶縁膜が埋め込み形成されている。
【００８２】
また、ＮＡＮＤ型フラッシュメモリの製造方法としては、次のような構成に特徴を有している。
【００８３】
(3) 半導体基板上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置の製造方法であって、
前記基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上に第１の電極間絶縁膜を形成する工程と、
前記第１の電極間絶縁膜及びフローティングゲート電極をゲート長方向に沿ったストライプパターンに加工する工程と、
前記ストライプパターンに加工された前記フローティングゲートの側面の一部及び前記第１の電極間絶縁膜を覆うように第２の電極間絶縁膜を形成する工程と、
前記第２の電極間絶縁膜上にコントロールゲート電極を形成する工程と、
前記コントロールゲート電極、第２の電極間絶縁膜、第１の電極間絶縁膜，及びフローティングゲート電極を、ゲート幅方向に沿ったストライプパターンに加工する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【００８４】
(4) 前記第１の電極間絶縁膜，フローティングゲート電極，及びトンネル絶縁膜をゲート長方向に沿ったストライプパターンに加工し、且つ露出した前記基板の表面部をエッチングして溝部をした後、前記溝部内及び隣接するゲート部間に、前記フローティングゲート電極の最下面よりも高く最上面よりも低い位置まで、素子分離絶縁膜を埋め込み形成する。
【符号の説明】
【００８５】
１…半導体基板
２，４，５…絶縁膜
２ａ…トンネル絶縁膜
２ｂ…ゲート絶縁膜
３，６…導電層
３ａ…フローティングゲート電極
３ｂ…下部電極
４ａ…第１の電極間絶縁膜
５ａ…第２の電極間絶縁膜
６ａ…コントロール電極
６ｂ…上部電極
７…素子分離絶縁膜
８ａ…拡散層
１１，１２…層間絶縁膜
ＭＣ…メモリセル
ＳＴＤ，ＳＴＳ…選択トランジスタ
ＢＬ…ビット線
ＷＬ…ワード線
ＭＯ…メタル配線
ＳＬ…ソース線
ＶＣ…コンタクトビア
ＳＣ…ソース線コンタクト
ＢＣ…ビット線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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