(57)【要約】【課題】垂直に形成されたナノワイヤを構成要素として備える半導体素子の寄生容量増加を抑制し、動作速度時定数が改善される半導体素子を提供する。【解決手段】導電性基板１０１の主平面と電極１０９間の層間絶縁膜を膜厚調整層１０２と保護絶縁層１０３の２層化することにより、膜密着性の乏しい低誘電率膜１０２と電極１０９を保護絶縁層１０３で隔てることによってはがれを抑制しながら、主平面１０１と電極１０９間を電気的に接続するナノワイヤ１０７と、導電性基板１０１と電極１０９の間の寄生容量を低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電性基板の主平面上に、膜厚調整層と、保護絶縁層と、電極とがこの順序で積層された構成からなる半導体素子であって、前記膜厚調整層と保護絶縁層を貫通して、導電性基板と電極を電気的に接続する、半導体からなるナノワイヤが設けられていることを特徴とする半導体素子。
【請求項２】
前記ナノワイヤが前記導電性基板の平面に対し垂直方向に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ナノワイヤの直径が１ｎｍ以上２００ｎｍ以下の範囲にあることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記ナノワイヤは、ＩＶ族元素、ＩＩＩ族元素とＶ族元素の化合物、ＩＩ族元素とＶＩ族元素の化合物のいずれかを９０重量％以上含有することを特徴とする請求項１乃至３のいずれかの項に記載の半導体素子。
【請求項５】
前記ＩＶ族元素は、Ｓｉ、ＧｅまたはＳｉ、Ｇｅ、Ｃであることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ＩＩＩ族元素とＶ族元素の化合物は、前記ＩＩＩ族元素は、Ｇａ、Ａｌ、Ｉｎの一つもしくは二つ以上の組み合わせであり、前記Ｖ族元素はＮ、Ｐ、Ａｓ、Ｓｂ、またはＢｉであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記ＩＩ族元素とＶＩ族元素の化合物は、前記ＩＩ族元素はＺｎまたはＣｄであり、前記ＶＩ族元素はＯ、ＳｅまたはＴｅであることを特徴とする請求項４に記載の半導体素子。
【請求項８】
前記保護絶縁層はヤング率が１００ＧＰａ以上であることを特徴とする請求項１乃至７のいずれかの項に記載の半導体素子。
【請求項９】
前記膜厚調整層は前記保護絶縁層より厚く、前記膜厚調整層はヤング率が１００ＧＰａ未満の絶縁膜であることを特徴とする請求項１乃至８のいずれかの項に記載の半導体素子。
【請求項１０】
前記電極は、金属、不純物をドープした半導体またシリサイドであることを特徴とする請求項１乃至９のいずれかの項に記載の半導体素子。
【請求項１１】
前記不純物は、Ｂ、Ｐ、Ａｓのいずれかを含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記シリサイドは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｌのいずれかと、Ｓｉの組み合わせを含むことを特徴とする請求項１０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、ナノワイヤを有する配線間の寄生容量を低減した半導体素子に関する。
【背景技術】
【０００２】
半導体加工技術の進展に伴い、金属−酸化物−半導体（ＭＯＳ）トランジスタの加工寸法が継続的に縮小されてきたことが今日の高集積化を支えている。しかし、従来の平面型スケーリングでは所望の特性を実現することが困難であり、また設計寸法縮小に伴い短チャネル効果等の要因も顕在化しつつあるため、単純な設計寸法縮小以外のブレークスルーが必要になっている。
【０００３】
その技術進展の中で、半導体素子の縦型化は平面セルサイズとゲート長を個別に制御できる利点から今後の集積化の有力な技術である。
縦型ゲートやフィン型ゲート、サラウンドゲートはセルサイズ抑制、特性改善の候補技術として注目を集めている。その中で、１次元構造である半導体ナノワイヤは、伝達特性の良いトランジスタが得られる可能性や、サラウンドゲート構造や垂直化による集積化技術としても注目を集めている技術の一つである。ナノワイヤの作製技術としては、リソグラフィーとエッチングを用いて作製するトップダウン法と、ＶＬＳ（気相−液相−固相）法に代表されるボトムアップ法が挙げられる。ボトムアップ法を用いることによって、数１００ｎｍサイズ以下の円形の単結晶半導体ナノワイヤを低い結晶欠陥密度で得られるが、成長方位や位置制御の困難性から未だ実デバイス応用には至っていない。
【０００４】
ＶＬＳ成長によって得られたシリコン半導体ナノワイヤのデバイス応用については、一般的な作製手法として、成長したナノワイヤを溶液中で超音波などの刺激によって基板から遊離させ、回収した後、別の基板上に塗布し、水平に配置した後両端に電極を形成するという手法が用いられている。この製法では、ナノワイヤは基板表面にランダムにかつ水平にレイアウトされるため、集積度を改善するのは困難である。
【０００５】
この問題に対し、基板に対して垂直にＶＬＳ成長したナノワイヤのデバイス化が、特許文献１および非特許文献１に開示されている。これらの文献では垂直方法に延伸したナノワイヤの上下端が基板と上部電極に接続された構成が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５０３０８１号公報
【非特許文献】
【０００７】
【非特許文献１】“Ｓｍａｌｌ”２、８５、２００６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の技術では、面積の大きな基板が一端に接続されているために、両端の電極間に生じると考えられる寄生容量の増大が懸念される。更に、ナノワイヤをチャネルとして垂直型の電界効果型トランジスタデバイスを作製した場合、その３次元形状効果のためゲート−ソース間、ゲート−ドレイン間の寄生容量の増加も懸念される。
【０００９】
本発明は、このような従来技術の課題を解決し、寄生容量を低減した半導体素子を提供
するものである。
【課題を解決するための手段】
【００１０】
上記の課題を解決する半導体素子は、導電性基板の主平面上に、膜厚調整層と、保護絶縁層と、電極とがこの順序で積層された構成からなる半導体素子であって、前記膜厚調整層と保護絶縁層を貫通して、導電性基板と電極を電気的に接続する、半導体からなるナノワイヤが設けられていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、寄生容量を低減した半導体素子を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体素子の一実施態様を示す模式図である。
【図２−１】本発明の半導体素子の製造方法の一実施態様を示す工程図である。
【図２−２】本発明の半導体素子の製造方法の一実施態様を示す工程図である。
【図２−３】本発明の半導体素子の製造方法の一実施態様を示す工程図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明の半導体素子の一実施態様を示す模式図である。図１において、本発明の半導体素子は、導電性基板１０１の主平面上に、膜厚調整層１０２と、保護絶縁層１０３と、電極１０９とがこの順序で積層された構成からなる半導体素子であって、前記膜厚調整層１０２と保護絶縁層１０３を貫通して、導電性基板１０１と電極１０９を電気的に接続する、半導体からなるナノワイヤ１０７が設けられていることを特徴とする。
【００１４】
本発明の半導体素子は、導電性基板１０１の主平面と電極１０９間の層間絶縁膜を膜厚調整層１０２と保護絶縁層１０３の２層化することにより、膜密着性の乏しい低誘電率膜１０２と電極１０９を保護絶縁層１０３で隔てることによってはがれを抑制しながら、主平面１０１と電極１０９間を電気的に接続するナノワイヤ１０７と、導電性基板１０１と電極１０９の間の寄生容量を低減する。
【００１５】
前記ナノワイヤが前記導電性基板の平面に対し垂直方向に形成されていることが好ましい。
前記ナノワイヤの直径が１ｎｍ以上２００ｎｍ以下の範囲にあることが好ましい。
前記ナノワイヤは、ＩＶ族元素、ＩＩＩ族元素とＶ族元素の化合物、ＩＩ族元素とＶＩ族元素の化合物のいずれかを９０重量％以上含有することが好ましい。
前記ＩＶ族元素は、Ｓｉ、ＧｅまたはＳｉ、Ｇｅ、Ｃであることが好ましい。
【００１６】
前記ＩＩＩ族元素とＶ族元素の化合物は、前記ＩＩＩ族元素は、Ｇａ、Ａｌ、Ｉｎの一つもしくは二つ以上の組み合わせであり、前記Ｖ族元素はＮ、Ｐ、Ａｓ、Ｓｂ、またはＢｉであることが好ましい。
前記ＩＩ族元素とＶＩ族元素の化合物は、前記ＩＩ族元素はＺｎまたはＣｄであり、前記ＶＩ族元素はＯ、ＳｅまたはＴｅであることが好ましい。
前記保護絶縁層はヤング率が１００ＧＰａ以上であることが好ましい。
【００１７】
前記電極は、金属、不純物をドープした半導体またシリサイドであることが好ましい。
前記不純物は、Ｂ、Ｐ、Ａｓのいずれかを含むことが好ましい。
前記シリサイドは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｌのいずれかと、Ｓｉの組み合わせを含むことが好ましい。
【実施例１】
【００１８】
図１を参照して、本発明による半導体素子の実施例を説明する。
本発明による半導体素子は、主平面を規定する導電性基板１０１と、前記主平面上に形成される膜厚調整層１０２と、前記膜厚調整層上に形成される保護絶縁層１０３と、前記保護絶縁層上に形成される電極１０９と、前記膜厚調整層１０２と保護絶縁層１０３を貫通して、前記膜厚調整層１０２と前記保護絶縁層１０３が除去された領域に、前記電極と前記導電性基板と電気的に絶縁するように前記主平面に対し略垂直に形成される半導体からなるナノワイヤ１０７とを含む半導体素子である。
【００１９】
本発明の半導体素子は、膜厚調整層と保護絶縁層を貫通して、導電性基板と電極を電気的に接続する、半導体からなるナノワイヤが設けられている。そして、本発明の半導体素子は、導電性基板と電極の間を、膜厚調整層の低誘電率膜で絶縁し、且つ膜厚調整層の低誘電率膜を保護絶縁層で被覆することで、上部配線の密着性や加工性を損なわずに配線間寄生容量を低減し、動作速度の劣化の少ない垂直型半導体素子である。
【００２０】
基板１０１は、シリコンを用いることが一般的である。また、基板には、後述のナノワイヤ形成時に表面ポテンシャルの面方位依存性を用いてナノワイヤの成長方位を制御可能な半導体材料を用いることも可能である。例えばＧｅ基板が挙げられる。
【００２１】
ナノワイヤを電気伝導デバイスとして用いる観点から、少なくともナノワイヤとの接点はＢなどのｐ型不純物、Ｐなどのｎ型不純物が１立方センチメートルあたり１０の１７乗個以上程度含まれていることが望ましい。
【００２２】
膜厚調整層１０２には、シリコン酸化膜など用いることができる。同様にＴＥＯＳ  ＢＰＳＧ等の酸化膜系絶縁膜も用いることができる。製膜方法にはＣＶＤ法等が挙げられる。また、寄生容量低減の観点から、例えばＨＳＱ（Ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）等の低誘電率の有機系膜を用いることができる（ヤング率１０Ｇｐａ程度）。他にも、同じく低誘電率の有機系材料のＭＳＱ（Ｍｅｔｈｙｌ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、低誘電率の無機系材料のＳｉＯＦ、ＳｉＯＣ等も適用可能である。
前記膜厚調整層は前記保護絶縁層より厚く、前記膜厚調整層はヤング率が１００ＧＰａ未満の絶縁膜であることが好ましい。
【００２３】
保護絶縁層１０３には、ヤング率が１００ＧＰａ以上である膜が好ましい。保護絶縁層は、具体的には、Ｎ／Ｓｉ化学量論比１．３３に近い密なシリコン窒化膜が挙げられる。また他にも、アルミナ、ジルコニア等の酸化物、ダイヤモンド等の元素系セラミックス、ハイドロキシアパタイト等に代表される水酸化物系、ＳｉＣに代表される炭化物系が挙げられる。
【００２４】
ヤング率が応力に対してのひずみ量を示す指標であることを考慮すると、近接した異種材料界面においてはヤング率が近いことが膜の剥がれを抑制するためには望ましい。配線に用いる材料として代表的なＴｉ、Ｃｕ、Ｗはヤング率が１００から４００ＧＰａ程度であり、これらの材料のヤング率に近い膜をエッチングストッパー膜に用いることが、膜はがれ防止にも望ましいと考えられる。
【００２５】
ナノワイヤ１０７には、例えばシリコン、ゲルマニウム等のＩＶ族半導体を用い、かつ不純物を部分的にドープすることで、抵抗体、配線、ダイオード等がナノワイヤ中に形成可能である。ＺｎＳ、ＣｄＴｅなどを適用し電子線検出デバイス、ＧａＡｓ、ＧａＮを用いて光デバイスへの応用も考えられる。
【００２６】
電極１０９の材料は金属でも良いし、１立方センチメートルあたり１０の１７乗以上程度に高濃度不純物ドープされた半導体でも良い。例えばＬＰＣＶＤによりドーパントガスを混入して形成されたポリシリコンなども適用可能である。
【００２７】
いずれのデバイスにおいても、デバイスの配線間に生じる寄生容量は、デバイスの駆動時の時定数に影響する。この寄生容量の緩和のため、低誘電率膜をデバイス層間に用いる検討がなされているが、特に立体構造、垂直構造を構成要素に有するデバイスの場合、立体的な構造のために平面型デバイスに対し寄生容量が増加する傾向がある。よって、配線間に存在する絶縁膜の比誘電率を下げ、寄生抵抗を低減することが特に立体構造、垂直構造を有するデバイスで求められており、垂直ナノワイヤを構成要素に有するデバイスでの特性改善が期待されるものである。
【００２８】
一般的に前述のＨＳＱ等の低誘電率膜は低密度で分子構造的に疎な材料であることが多く、他材料との密着性が低いことが知られている。例えば、ＨＳＱは、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ  ８４，１２（２００７）にも詳細に説明されている通り、ナノインプリントプロセスに用いられる程密着性が低い。寄生容量の低減の観点からは、低誘電率膜のみで層間絶縁を行うのが好ましいが、その場合、後工程の配線材料の製膜や、配線のパターニング時でのはがれなどが懸念される。
【００２９】
しかしながら、本発明においては、機械的強度も高く分子構造的に密な保護絶縁膜を、膜厚調整層の低誘電率膜と電極間に挿入することで、密着性の低下による電極はがれ等が抑制される。一方で、一般的に機械的強度の高い膜は密度も高く、比誘電率も高くなる傾向があるが、本発明においては、保護絶縁層は上部の電極の配線との密着性を改善するために必要な膜厚に留めることができるため、保護絶縁層に対して膜厚調整層が十分に厚い場合には寄生容量は大きくは増加しない。
【００３０】
また、機械的強度の高い膜は製膜速度が遅く、厚く製膜することによるプロセスコストやマシンタイム負荷の増加が考えられる。加えて、膜中ストレスが大きく、厚く製膜することによるクラック、基板からのはがれ等が懸念されるため、厚膜化することは制約が多いが、本発明では保護絶縁層が密着性を改善するために必要な膜厚に留めることができるため、はがれの懸念も少なくすることが可能である。
【００３１】
次に、図２−１から図２−３を用いて、本発明による半導体素子の製造方法を説明する。
まず、図２（ａ）に示すように、基板１０１上に触媒１０５を形成する。基板１０１はシリコンなどの半導体が望ましい。他にもＧｅ等が適用可能である。
【００３２】
触媒１０５には、Ａｕ、ＡｌＳｉ、Ｓｎ、Ｐｂ、Ｎｉ、Ｆｅ、Ａｇなど、半導体Ｓｉ、Ｇｅなどと共晶を形成する材料が適用できる。触媒１０５には、触媒の微粒子や薄膜が適用可能であるが、触媒が液滴となった場合の粒径は２００ｎｍ以下となる条件とする。例えば３ｎｍのＡｕ薄膜を用いた場合、３７０℃２ｍｉｎのＮ２雰囲気アニールで４０ｎｍ程度の粒径のＡｕ粒子が得られる。コロイドを用いる場合には成長すべきナノワイヤの粒径に略等しいコロイドを含む溶液を滴下し、乾燥する。
【００３３】
次に、触媒１０５と共晶を作ることができる半導体材料１０６を供給し、触媒と半導体が共晶状態を取りうる温度に基板１０１を加温する。例えば触媒Ａｕによるシリコンナノワイヤ成長では３６３℃の共晶温度よりも高い温度とし、ＳｉＨ４ガスを供給する。ＳｉＨ４の供給によりシリコンが触媒Ａｕに溶け込み、共晶状態の溶融液滴となる。続けてＳｉＨ４を供給し続けることによって溶融液滴ＡｕＳｉ中のＳｉが過飽和に達し、Ｓｉナノワイヤが成長する。この工程で、例えば半導体材料１０６にＧｅＨ４を用いればＧｅナノ
ワイヤが得られる。
【００３４】
この結果、図２（ｂ）に示すように、ナノワイヤ１０７が成長する。基板１０１にＳｉを用い、Ａｕを触媒としてＳｉナノワイヤを成長した場合、例えばＮａｎｏ  Ｌｅｔｔｅｒｓ、５、９３１（２００５）に詳しく説明されているように表面ポテンシャルの低い＜１１１＞方向にナノワイヤが成長する。よって、基板１０１にＳｉ（１１１）を用いることで基板に対し略垂直にナノワイヤを形成することが可能である。
【００３５】
次に、図２（ｃ）に示すように、ナノワイヤ成長後に、膜厚調整層１０２を形成する。デバイス動作時の寄生容量低減の観点からはＨＳＱ等の低誘電率膜を用いることが望ましい。ＭＳＱも適用可能な膜の一つである。製膜方法はスピンコートが代表的である。前記ナノワイヤの先端が露出するように塗布時のサンプル回転数、時間を制御する。
【００３６】
次に、図２（ｄ）に示すように、膜厚調整層１０２上に、保護絶縁層１０３を形成する。保護絶縁層１０３には膜厚調整層１０２に対して機械的強度の高い、Ｎ／Ｓｉ化学量論比１．３３に近い密なシリコン窒化膜が適用できる。ＣＶＤ法での成長が好適である。この膜はヤング率が２００ＧＰａ以上である。また前記膜厚調整層に用いている低誘電率膜に比べ他材料との密着性が優れている。また、強度が高いことから、後工程でのナノワイヤ上端に形成する配線のパターニング工程やその他の洗浄工程で機械的化学的に加工されやすい低誘電率膜の露出を回避することが条件を適正化することにより可能となり、より安定なデバイス作製が期待される。
【００３７】
次に図２（ｅ）に示すように、エッチング保護層１０８を形成する。具体的にはスピンコートによるポリイミド膜の形成が好適である。ポリイミドの塗布条件としては、塗布、ベーク後に、前記保護絶縁層に被覆された前記ナノワイヤの先端が露出するように膜厚を調整する。これは塗布時のサンプル回転数、時間を制御することによって可能である。また、塗布後に前記ナノワイヤの先端が露出しない場合でも、ポリイミドの塗布後表面が平坦であれば、ＲＩＥエッチングなどを用いたエッチバックによりナノワイヤの先端を露出させるように加工することも可能である。
【００３８】
続いて、図２（ｆ）に示すように、保護絶縁層１０３を選択的に除去する。例えば保護絶縁層１０３がシリコン窒化膜である場合には、ＣＦ４系ガスを用いたエッチングで除去するのが好適である。
【００３９】
その後、図２（ｇ）に示すように、触媒１０５を選択除去する。例えば触媒１０５がＡｕである場合、ＫＩ溶液により容易に選択除去できる。触媒１０５を除去することにより、後述の電極１０９とナノワイヤ１０７を直接コンタクトできる。接点のコンタクト抵抗の制御の観点からも好適である。と共に、半導体中で不純物準位を形成することが多い金属触媒を除去することができるという観点からもより好適である。
【００４０】
最後に、図２（ｈ）に示すように、ナノワイヤ１０７の露出端面を被覆するように電極１０９を形成する。電極材料は金属でも良いし、ナノワイヤ１０７をデバイス動作させるために十分なキャリアを含む不純物濃度の半導体でも良い。例えばＬＰＣＶＤによりドーパントガスを混入して形成されたポリシリコンなども適用可能である
金属の場合、ナノワイヤを形成する半導体のフェルミ準位に対し、デバイスの設計に応じて好適な仕事関数の金属を用いることができる。また半導体の場合でも、ドーパントガス種、濃度によって好適なフェルミ準位の膜とし、デバイス設計に応じたコンタクトを得ることが可能である。
【００４１】
上記の工程（ａ）から（ｈ）により、本発明による半導体素子を得ることができる。
【産業上の利用可能性】
【００４２】
本発明の半導体素子は、ナノワイヤ垂直型構造を有する半導体素子の特性改善に好適に用いることが可能である。特に、高速動作時の時定数改善に好適である。
【符号の説明】
【００４３】
１０１  基板
１０２  膜厚調整層
１０３  保護絶縁層
１０７  ナノワイヤ
１０９  電極
【図１】
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【図２−１】
2011233714.tif 000004
【図２−２】
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【図２−３】
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