(57)【要約】【課題】NMOSプロセスで作成された基板の場合、誤判定または検査に要する測定時間の増大を回避するために、表示領域近傍にダミー画素領域を設けその中に不良ダミー画素を配置することにより、基板毎に自己検査機能回路（BISAT）の検査条件の最適化をし得るアレイ基板の提供を目的とする。【解決手段】  複数の信号線の一方の端に、検査用基準画素と信号線セレクターと走査線セレクターと、比較信号線と、センスアンプとＥＯＲ比較器と、ＯＲ出力部と、出力ライン部とから構成される自己検査回路（BISAT）を有効に活用するために、表示領域近傍にダミー画素領域を設けて、該自己検査回路の測定条件を定めるために、前記ダミー画素領域に不良画素を設置し、該不良画素を前記自己検査回路（BISAT）で検査し、正常に前記不良画素を不良と判定されることを確認して、基板ごとに最適な測定条件を定める。【選択図】図１
2011064880.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に画素電極、前記画素電極に個別に 接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第１自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部と、を備え、
前記第１自己検査回路部は、
複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
複数の信号線から検査対象の画素に接続されている信号線を選択するための信号線セレクターと、
複数の走査線から検査対象の画素のゲートに接続されている走査線を選択するための走査線セレクターと、
検査の基準とする期待値を送るための比較信号線と、
前記検査用基準画素からのデータと信号線セレクターにより選択された信号線に接続された画素からのデータを検出・増幅するセンス・アンプと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
前記ＥＯＲ比較器の出力と前記信号線セレクターとの 論理和をとるＯＲ出力部と、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内に配置されるダミー画素に対応する信号線は、前記第１自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素を配置し、
前記正常に動作しないダミー画素を前記第１自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常に動作しない不良ダミー画素の検査条件に基づいて、前記第１自己検査回路部の基板毎に異なる前記センス・アンプの最適な増幅条件を確認し得ることを特徴とするアレイ基板。
【請求項２】
絶縁基板上に画素電極、前記画素電極に個別に 接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第１自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部、を備え、
前記第１自己検査回路部は、
複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
複数の信号線から検査対象の画素に接続されている信号線を選択するための信号線セレクターと、
複数の走査線から検査対象の画素のゲートに接続されている走査線を選択するための走査線セレクターと、
検査の基準とする期待値を送るための比較信号線と、
前記検査用基準画素からのデータと信号線セレクターにより選択された信号線に接続された画素からのデータを検出・増幅するセンス・アンプと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
前記ＥＯＲ比較器の出力と前記信号線セレクターとの 論理和をとるＯＲ出力部と、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内に配置されるダミー画素に対応する信号線は、前記第１自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素と正常に動作するダミー画素の双方を配置し、
前記正常に動作するダミー画素を前記第１自己検査回路部で検査し、正常に動作する正常画素であることを確認するとともに、前記正常に動作しないダミー画素についても、前記第１自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常ダミー画素と不良ダミー画素の検査条件に基づいて、前記第１自己検査回路部の基板毎に異なる前記センス・アンプの最適な増幅条件を確認し得ることを特徴とするアレイ基板。
【請求項３】
絶縁基板上に画素電極、前記画素電極に個別に 接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第２自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部、を備え、
前記第２自己検査回路部は、
前記複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力走査線と、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力走査線と、
前記検査用基準画素の出力と各信号線に接続された画素内のデータを信号線を通じて比較する比較器と、
前記比較器の出力を保持し、シフトレジスターを形成している保持器と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第２自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素を配置し、
前記正常に動作しないダミー画素を前記第２自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常に動作しない不良ダミー画素の検査条件に基づいて、前記第２自己検査回路部の基板毎に最適な検査条件を確認し得ることを特徴とするアレイ基板。
【請求項４】
絶縁基板上に画素電極、前記画素電極に個別に 接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第２自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部、を備え、
前記第２自己検査回路部は、
前記複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力走査線と、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力走査線と、
前記検査用基準画素の出力と各信号線に接続された画素内のデータを信号線を通じて比較する比較器と、
前記比較器の出力を保持し、シフトレジスターを形成している保持器とを具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第２自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素と正常に動作するダミー画素の双方を配置し、
前記正常に動作するダミー画素を前記第２自己検査回路部で検査し、正常に動作する正常画素であることを確認するとともに、前記正常に動作しないダミー画素についても、前記第２自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常ダミー画素と不良ダミー画素の検査条件に基づいて前記第２自己検査回路部の基板毎に異なる最適な検査条件を確認し得ることを特徴とするアレイ基板。
【請求項５】
請求項1乃至４のいずれかに記載されたアレイ基板を有することを特徴とする液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低コストで高生産性を実現し得る液晶パネルに関する。
【背景技術】
【０００２】
近年、液晶パネルの検査装置の簡易化を目的に、アレイ基板上に自己検査機能を備えるBISAT（Built  In  self  array  test）が開発されている。なお、該BISATの構成については、図２、３、４にその概略を開示している。
このBISATにおいては、DRAM技術を利用して、各信号線に比較画素、センスアンプ、XOR回路からなるコンパレータを備え、該信号線に接続された検査対象となる画素と前記比較画素との間で書き込まれた電圧を比較し、その結果から良否情報を生成し、その後、シフトレジスタにより各信号線の全画素良否情報を出力する。しかしながらこのBISAT構成をNMOSプロセスで製造したアレイ基板に適用する場合、以下の点において問題があった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】超ＬＳＩメモリ  培風館  伊藤清男  ｐ93
【発明の概要】
【発明が解決しようとする課題】
【０００４】
NMOSプロセスで製造したアレイ基板を前記BISATで検査する場合、センスアンプの共通ソース電圧を下げて電圧差を増幅するが、この降圧速度がゆっくりであれば所望の増幅が可能であるが、欠点としては検査時間の増大が問題となる。また、逆に降圧速度が速やかであれば、検査時間の増大を解消できても比較すべき両者の電圧が降下してしまい、所望の増幅ができないために誤判定する可能性が生じてしまう。
【０００５】
従って、検査時間と増幅性能の両者を満足させるよう、センスアンプの降圧速度を最適化することが重要となる。
【０００６】
さらに、ある基板において降圧速度を最適化しても、特性、寸法、膜厚等の仕上がり状態の異なる別の基板で最適とは限らず、基板毎に降圧条件を最適化することが望ましいが、これまでは増幅性能を素早く確認できる手段がなかった。
【０００７】
そこで本発明は、製品のダミー画素領域に正常に動作しない不良画素を設け、その不良画素をBISAT方法で検査させることで、センスアンプの増幅が満足できるものか、即ち降圧条件の妥当性を基板ごとに確認できるようにし、その結果、より短い時間での検査方法または誤判定の少ない検査方法を実現するものである。
【課題を解決するための手段】
【０００８】
請求項１に記載された発明は、絶縁基板上に画素電極、前記画素電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第１自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部と、を備え、
前記第１自己検査回路部は、
複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
複数の信号線から検査対象の画素に接続されている信号線を選択するための信号線セレクターと、
複数の走査線から検査対象の画素のゲートに接続されている走査線を選択するための走査線セレクターと、
検査の基準とする期待値を送るための比較信号線と、
前記検査用基準画素からのデータと信号線セレクターにより選択された信号線に接続された画素からのデータを検出・増幅するセンス・アンプと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
前記ＥＯＲ比較器の出力と前記信号線セレクターとの 論理和をとるＯＲ出力部と、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第１自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素を配置し、
前記正常に動作しないダミー画素を前記第１自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常に動作しない不良ダミー画素の検査条件に基づいて前記第１自己検査回路部の基板毎に異なる前記センス・アンプの最適な増幅条件を確認し得ることを特徴とする。
【０００９】
請求項２に記載された発明は、絶縁基板上に画素電極、前記画素電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第１自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部と、を備え、
前記第１自己検査回路部は、
複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
複数の信号線から検査対象の画素に接続されている信号線を選択するための信号線セレクターと、
複数の走査線から検査対象の画素のゲートに接続されている走査線を選択するための走査線セレクターと、
検査の基準とする期待値を送るための比較信号線と、
前記検査用基準画素からのデータと信号線セレクターにより選択された信号線に接続された画素からのデータを検出・増幅するセンス・アンプと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
前記ＥＯＲ比較器の出力と前記信号線セレクターとの 論理和をとるＯＲ出力部と、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第１自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素と正常に動作するダミー画素の双方を配置し、
前記正常に動作するダミー画素を前記第１自己検査回路部で検査し、正常に動作する正常画素であることを確認するとともに、前記正常に動作しないダミー画素についても、前記第１自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、前記正常ダミー画素と前記不良ダミー画素の検査条件に基づいて前記第１自己検査回路部の基板毎に異なる前記センス・アンプの最適な増幅条件を確認し得ることを特徴とする。
【００１０】
請求項３に記載された発明は、絶縁基板上に画素電極、前記画素電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第２自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部と、を備え、
前記第２自己検査回路部は、
前記複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力走査線と、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力走査線と、
前記検査用基準画素の出力と各信号線に接続された画素内のデータを信号線を通じて比較する比較器と、
前記比較器の出力を保持し、シフトレジスターを形成している保持器と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第２自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素を配置し、
前記正常に動作しないダミー画素を前記第２自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、正常に動作しない不良ダミー画素の検査条件に基づいて前記第２自己検査回路部の基板毎に最適な検査条件を確認し得ることを特徴とする。
【００１１】
請求項４に記載された発明は、絶縁基板上に画素電極、前記画素電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及び信号線を有するアレイ基板において、
第２自己検査回路部と、表示領域部と、前記表示領域部近傍に設けられたダミー画素領域部と、を備え、
前記第２自己検査回路部は、
前記複数の信号線の一方の端に信号線毎に検査用の検査用基準画素と、
前記検査用基準画素への書き込みを許可または禁止する検査用の検査用画素入力走査線と、
前記検査用基準画素からの出力を許可または禁止する検査用の検査用画素出力走査線と、
前記検査用基準画素の出力と各信号線に接続された画素内のデータを信号線を通じて比較する比較器と、
前記比較器の出力を保持し、シフトレジスターを形成している保持器と、を具備し、
前記ダミー画素領域部は、前記表示画素領域の画素が接続している信号線および走査線に加えて、前記表示画素領域内の通常の画素には接続していないダミー走査線および／またはダミー信号線と、を有し、
前記ダミー画素領域部内のダミー画素に対応する信号線には、前記第２自己検査回路部を備え、
前記ダミー画素領域部には、正常に動作しないダミー画素と正常に動作するダミー画素の双方を配置し、
前記正常に動作するダミー画素を前記第２自己検査回路部で検査し、正常に動作する正常画素であることを確認するとともに、前記正常に動作しないダミー画素についても、前記第２自己検査回路部で検査し、正常に動作しない不良画素であることを確認することにより、前記正常ダミー画素と前記不良ダミー画素の検査条件に基づいて前記第２自己検査回路部の基板毎に異なる最適な検査条件を確認し得ることを特徴とする。
【００１２】
請求項５に記載された発明は、液晶パネルについて、請求項1乃至４のいずれかに記載されたアレイ基板を有することを特徴とする。
【発明の効果】
【００１３】
ＮＭＯＳプロセスで製造されたアレイ基板に対して、簡易な自己検査用の回路（BISAT）を適用する際に、基板ごとに検査条件（検査時間と増幅条件）を最適化することにより、検査時間の短縮と誤判定の最小化が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係るアレイ 基板と該検査方法の概要を示す説明図である。
【図２】本発明の実施の形態１に係るアレイ基板の第１自己検査回路の概要を示す説明図である。
【図３】本発明の実施の形態２に係るアレイ基板の第２自己検査回路の概要を示す説明図である。
【図４】図１に示された本発明の実施の形態に係るアレイ基板の回路図を例示的に示した模式図である
【発明を実施するための形態】
【００１５】
（実施の形態１）
以下、図を参照しつつ、本発明を実施するための実施の形態１につき説明する。
本発明を実施するための実施の形態１は、ダミー画素領域に不良ダミー画素を設けて、該不良ダミー画素を前記第１自己検査回路部（本明細書においては「Ｂｉｓａｔ」ともいう）に検査させることにより、前記第１自己検査回路部で検査させる際のセンスアンプの増幅が満足できるものか、即ち、降圧条件の妥当性を確認し、より短い時間または誤判定の少ない検査を実現するものである。
【００１６】
図１は本発明を実施するための実施の形態１に係るアレイ基板と該検査方法の概要を示す説明図である。
【００１７】
図１において、１１０は通常の画像が表示される表示領域であり、１００は前記第１自己検査回路部（Ｂｉｓａｔ）であり、１２０は通常の表示領域１１０の近傍に設けられるダミー画素領域である。また、１２２，１２３，１３２，１３３は、通常の表示領域１１０内に設置される画素を示す。１０１，１０２，１０３，１０４は信号線であり、各信号線の一方の端には、第１自己検査回路部（Ｂｉｓａｔ）１００が設置されている。ここで１０１と１０４はダミー信号線であるが、不良ダミー画素を、表示領域１１０内の画素に接続される信号線にのみ設けるような場合（例えば、ダミー画素１１１，１２１，１３１，１４１を設けないような場合）には、ダミー信号線（例えばダミー信号線１０１）は必須ではない。
また、１９１，１９２，１９３，１９４は走査線であり、１９０は通常の走査線出力回路である。ここで１９１と１９４は、ダミー走査線であるが、ダミー走査線についてもダミー信号線と同様である。
【００１８】
一方、ダミー画素領域１２０には、ダミー画素１１１，１１２，１１３，１１４，１２１，１３１，１４１，１４２，１４３，１２４，１３４，１４４がそれぞれの位置に設置されている。ダミー画素のうちには不良の画素が含まれ、１１２，１２４、１３１，１４３はダミー領域１２０に設置される不良画素を示す。なお図１ではダミー画素領域に設置される不良画素は4個であるが、4個に限定されるわけではなく、少なくとも1個設置されればよい。ダミー画素領域１２０のそれぞれのダミー画素は、信号線と走査線出力回路から延在する走査線を有し、該信号線の一方の端には第１自己検査回路部（Ｂｉｓａｔ）１００が設けらている。
【００１９】
NMOSプロセスで製造したアレイ基板を、前記第一自己検査回路部（Ｂｉｓａｔ）で検査させる際にはセンスアンプの共通ソース電圧を下げて電圧差を増幅するが、この降圧速度がゆっくりであれば所望の増幅が可能であるが欠点としては検査時間の増大が問題となる。
【００２０】
逆に、降圧速度が速やかであれば、検査時間の増大を解消できても比較すべき両者の電圧が降下してしまい、所望の増幅ができないために誤判定する可能性が生じてしまう。
【００２１】
従って、検査時間と増幅性能の両者を満足させるよう、センスアンプの降圧速度を最適化することが重要な課題となる。
【００２２】
さらに、ある基板において降圧速度を最適化しても、特性、寸法、膜厚等の仕上がり状態の異なる別の基板で最適とは限らず、基板毎に降圧条件を最適化することが望ましいが、これまでは増幅性能を素早く確認できる手段がなかった。そこで、ダミー画素領域に予め不良画素と分かっている不良画素１１０を設けて、基板毎に異なる降圧条件を最適化することが本発明の特徴である。
【００２３】
次に、前記第１自己検査回路部（Ｂｉｓａｔ）の概略について説明する。図２はシフトセレクターを使用した前記第１自己検査回路部（Ｂｉｓａｔ）の概略を示す回路図である。
【００２４】
図２において、１１０は通常の画像が表示される画素マトリックスである。２００は第１自己検査回路部（Ｂｉｓａｔ）の概略を示している（図1では第１自己検査回路部１００に相当する）。図２においては理解の容易のために、通常の画像の表示領域１１０は、４  ｘ  ４の画素マトリックスとして図示しているが、実際にはこの数字には限定されない。
２３１乃至２３４は検査用基準画素である。
２９０は画素マトリックス内の信号線を選択する 信号線セレクターである。２２８は画素マトリックス内の走査線を選択する走査線セレクターである。
【００２５】
２０１は信号線であり、２０２も信号線であり、２０３も信号線であり、２０４も信号線である。２９１は走査線であり、２９２も走査線であり、２９３も走査線であり、２９４も走査線である。２５１乃至２５４はセンスアンプである。
【００２６】
センスアンプ２５１は、信号線２０１を通じて、走査線２９１乃至２９４の内から選択された走査線に接続された画素のデータをセンスして増幅する。センスアンプ２５２乃至２５４についても、それぞれ同様である。
【００２７】
２６１乃至２６４はＥＯＲ（排他的論理和）比較回路である。２８０は比較信号線である。２７１乃至２７４はＯＲ（論理和）出力回路である。２８１は出力ラインであり、ＯＲ（論理和）出力回路の出力が接続されワイアードオア（ 論理和）を形成している。
【００２８】
本発明は図２に示される第１自己検査回路部（Ｂｉｓａｔ）２００に、図1に示されるダミー画素領域１２０を設け、該ダミー領域内にダミーの不良画素および／またはダミーの正常画素、並びに、ダミー信号線とダミー走査線を設けて、該ダミー不良画素および／またはダミーの正常画素を第１自己検査回路部（Ｂｉｓａｔ）２００によって検査をすることにより、基板毎に異なるセンスアンプの降圧速度を最適化することが本発明の特徴である。
【００２９】
また、図４は図２に示された第１自己検査回路部（Ｂｉｓａｔ）の回路図を例示的に示した模式図である。
図４において、２３１は検査用基準画素（図２の２３１に 対応する検査用基準画素）である。２５１はセンスアンプであり、２６１はＥＯＲ（排他的論理和）比較回路である。２９９は検査対象の画素である。２８１は出力ラインであり、ワイアード・オアを形成している。
【００３０】
ただし、図４に示した回路は本発明を実現するための例示的な回路であり、同様の機能を果たす回路であれば、他の回路であっても良い。
【００３１】
（実施の形態２）
以下、図３を参照しつつ、本発明を実施するための実施の形態２につき説明する。
図３は、シフトレジスターを使用した第２自己検査回路部（Ｂｉｓａｔ）の概略を示す回路図である。
【００３２】
本発明を実施するための実施の形態２は、本発明を実施するための実施の形態１における前記第１自己検査回路部におけるシフトセレクターを、シフトレジスターにしたものである。３２７は信号線シフトレジスターであり、３２８は走査線シフトレジスターである。
【００３３】
尚、３２６は、隣り合う信号線の短絡を検査するショートリング検査回路であり、本発明と直接的な関係はない。
その他は、本発明を実施するための実施の形態１と同じであるので説明は省略する
【産業上の利用可能性】
【００３４】
NMOSプロセスで製造したアレイ基板を、基板毎に最適な測定条件により効果的に検査でき、製造コストを低減できる。
【符号の説明】
【００３５】
１００      第１自己検査回路部（Ｂｉｓａｔ）
１１０      通常の画像が表示される表示領域
１２０      ダミー画素領域
１０１      ダミー信号線
１０２      信号線
１０３      信号線
１０４      ダミー信号線
１１１      ダミー画素
１１２      ダミー不良画素
１１３      ダミー画素
１１４      ダミー画素
１２１      ダミー画素
１２２      画素
１２３      画素
１２４      ダミー不良画素
１３１      ダミー不良画素
１３２      画素
１３３      画素
１３４      ダミー画素
１４１      ダミー画素
１４２      ダミー画素
１４３      ダミー不良画素
１４４      ダミー画素
１９０      走査線出力回路
１９１      ダミー走査線
１９２      走査線
１９３      走査線
１９４      ダミー走査線
【図１】
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【図２】
2011064880.tif 000004
【図３】
2011064880.tif 000005
【図４】
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