(57)【要約】【課題】演算増幅器の設計の困難性の問題を軽減する。【解決手段】演算増幅器が、正転入力端子４と反転入力端子５とに接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成されたＮＭＯＳトランジスタ対及びＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されたＰＭＯＳトランジスタ対に接続された中間段２と、ドレインが出力端子６に接続された出力ＭＯＳトランジスタＭＰ８、ＭＮ８と、出力ＭＯＳトランジスタＭＰ８、ＭＮ８のゲートと中間段の出力ノードＮＥ、ＮＦの間に挿入されたソースフォロア１１、１２とを備えている。【選択図】図３
2011050040.tif 000002
【特許請求の範囲】
【請求項１】
正転入力端子と反転入力端子とに接続された第１ＭＯＳトランジスタ対と、
前記第１ＭＯＳトランジスタ対に接続された中間段と、
ドレインが出力端子に接続された第１出力トランジスタと、
前記第１出力トランジスタのゲートと前記中間段の第１出力ノードの間に挿入された第１ソースフォロアとを備える
演算増幅器。
【請求項２】
請求項１に記載の演算増幅器であって、
前記第１ＭＯＳトランジスタ対は、第１導電型のＭＯＳトランジスタで構成され、
前記第１出力トランジスタは、前記第１導電型と相補の第２導電型のＭＯＳトランジスタであり、
前記中間段は、電源線と前記第１出力ノードの間に設けられ、且つ、前記第１ＭＯＳトランジスタ対に接続された第１カレントミラーを備え、
前記第１ソースフォロアは、ゲートが前記第１出力ノードに接続され、ソースが前記第１出力トランジスタのゲート及び第１定電流源に接続された前記第１導電型又は前記第２導電型のＭＯＳトランジスタを含む
演算増幅器。
【請求項３】
前記第１ソースフォロアの前記ＭＯＳトランジスタの導電型は、前記第１導電型である
演算増幅器。
【請求項４】
請求項３に記載の演算増幅器であって、更に、
前記正転入力端子と前記反転入力端子とに接続された第２ＭＯＳトランジスタ対と
第２出力トランジスタ
とを備え、
前記電源線は負電源線であり、
前記第１ＭＯＳトランジスタ対は、ＰＭＯＳトランジスタ対であり、
前記第２ＭＯＳトランジスタ対は、ＮＭＯＳトランジスタ対であり、
前記第１出力トランジスタは、ソースが正電源電圧と負電源電圧の間の中間電源電圧が供給される中間電源線に接続され、ドレインが前記出力端子に接続された、ＮＭＯＳトランジスタであり、
前記第２出力トランジスタは、前記中間段の第２出力ノードにゲートが接続され、ソースが正電源線に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタであり、
前記中間段は、更に、
正電源線と前記第２出力ノードの間に設けられ、且つ、前記第２ＭＯＳトランジスタ対に接続された、ＰＭＯＳトランジスタで構成された第２カレントミラーと、
前記第１及び第２出力ノードの間に設けられる浮遊電流源
とを含み、
前記第１ソースフォロアの前記ＭＯＳトランジスタは、ゲートが前記第１出力ノードに接続され、ソースが前記第１出力トランジスタのゲート及び第１定電流源に接続されたＰＭＯＳトランジスタである
演算増幅器。
【請求項５】
請求項３に記載の演算増幅器であって、更に、
前記正転入力端子と前記反転入力端子とに接続された第２ＭＯＳトランジスタ対と
第２出力トランジスタ
とを備え、
前記電源線は正電源線であり、
前記第１ＭＯＳトランジスタ対は、ＮＭＯＳトランジスタ対であり、
前記第２ＭＯＳトランジスタ対は、ＰＭＯＳトランジスタ対であり、
前記第１出力トランジスタは、ソースが正電源電圧と負電源電圧の間の中間電源電圧が供給される中間電源線に接続され、ドレインが前記出力端子に接続された、ＰＭＯＳトランジスタであり、
前記第２出力トランジスタは、前記中間段の第２出力ノードにゲートが接続され、ソースが負電源線に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタであり、
前記中間段は、更に、
負電源線と前記第２出力ノードの間に設けられ、且つ、前記第２ＭＯＳトランジスタ対に接続された、ＮＭＯＳトランジスタで構成された第２カレントミラーと、
前記第１及び第２出力ノードの間に設けられる浮遊電流源
とを含み、
前記第１ソースフォロアの前記ＭＯＳトランジスタは、ゲートが前記第１出力ノードに接続され、ソースが前記第１出力トランジスタのゲート及び第１定電流源に接続されたＮＭＯＳトランジスタである
演算増幅器。
【請求項６】
請求項４に記載の演算増幅器であって、
更に、
前記中間電源線に接続されたソースを有し、ゲートとドレインとが共通接続された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタの共通接続されたゲート及びドレインに接続されたソースを有し、ゲートとドレインとが共通接続された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタの共通接続されたゲート及びドレインに接続されたソースを有し、ゲートとドレインとが共通接続された第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタ、前記第１ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタにバイアス電流を供給するバイアス電流源
とを備え、
前記浮遊電流源は、前記第１出力ノードにドレインが接続され、前記第２出力ノードにソースが接続された第３ＮＭＯＳトランジスタを有し、
前記第３ＮＭＯＳトランジスタのゲートが前記第２ＮＭＯＳトランジスタの共通接続されたゲート及びドレインに接続された
演算増幅器。
【請求項７】
請求項５に記載の演算増幅器であって、
更に、
前記中間電源線に接続されたソースを有し、ゲートとドレインとが共通接続された第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタの共通接続されたゲート及びドレインに接続されたソースを有し、ゲートとドレインとが共通接続された第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタの共通接続されたゲート及びドレインに接続されたソースを有し、ゲートとドレインとが共通接続された第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタにバイアス電流を供給するバイアス電流源
とを備え、
前記浮遊電流源は、前記第１出力ノードにソースが接続され、前記第２出力ノードにドレインが接続された第３ＰＭＯＳトランジスタを有し、
前記第３ＰＭＯＳトランジスタのゲートが前記第２ＰＭＯＳトランジスタの共通接続されたゲート及びドレインに接続された
演算増幅器。
【請求項８】
前記第１ソースフォロアの前記ＭＯＳトランジスタの導電型は、前記第２導電型である
演算増幅器。
【請求項９】
請求項８に記載の演算増幅器であって、
前記電源線は正電源線であり、
前記第１ＭＯＳトランジスタ対は、ＮＭＯＳトランジスタで構成され、
前記第１出力トランジスタは、ソースが前記正電源線に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタであり、
前記第１カレントミラーは、前記正電源線と前記第１出力ノードの間に接続された、カスコード接続された２つのＰＭＯＳトランジスタを含むカスコード型カレントミラーであり、
前記第１ソースフォロアの前記ＭＯＳトランジスタは、ドレインが負電源線に接続されたＰＭＯＳトランジスタであり、
当該演算増幅器は、更に、
前記正転入力端子と反転入力端子とに接続された、ＰＭＯＳトランジスタで構成された第２ＭＯＳトランジスタ対と、
ソースが負電源線に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタである第２出力トランジスタと、
前記第２出力トランジスタのゲートと前記中間段の第２出力ノードの間に挿入された第２ソースフォロアとを備え、
前記中間段は、更に、
負電源線と前記第２出力ノードの間に設けられ、前記第２ＭＯＳトランジスタ対に接続された、カスコード接続された２つのＮＭＯＳトランジスタを含むカスコード型カレントミラーである第２カレントミラーと、
前記第１出力ノードと前記第２出力ノードの間に接続された浮遊電流源
とを備え、
前記第２ソースフォロアは、ゲートが前記第２出力ノードに接続され、ソースが前記第２出力トランジスタのゲート及び第２定電流源に接続され、ドレインが正電源線に接続されたＮＭＯＳトランジスタを含む
演算増幅器。
【請求項１０】
請求項８に記載の演算増幅器であって、
前記電源線は正電源線であり、
前記第１ＭＯＳトランジスタ対は、ＮＭＯＳトランジスタで構成され、
前記第１出力トランジスタは、ソースが前記正電源線に接続され、ドレインが前記出力端子に接続されたＰＭＯＳトランジスタであり、
前記第１カレントミラーは、前記正電源線と前記第１出力ノードの間に接続された、カスコード接続された２つのＰＭＯＳトランジスタを含むカスコード型カレントミラーであり、
前記第１ソースフォロアの前記ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
当該演算増幅器は、更に、
前記正転入力端子と反転入力端子とに接続された、ＰＭＯＳトランジスタで構成された第２ＭＯＳトランジスタ対と、
ソースが正電源電圧と負電源電圧の間の中間電源電圧が供給された中間電源線に接続され、ドレインが前記出力端子に接続され、ゲートが前記中間段の第２出力ノードに接続されたＮＭＯＳトランジスタである第２出力トランジスタと、
前記中間段は、更に、負電源線と前記第２出力ノードの間に設けられ、前記第２ＭＯＳトランジスタ対に接続された、カスコード接続された２つのＮＭＯＳトランジスタを含むカスコード型カレントミラーである第２カレントミラーを備える
演算増幅器。
【請求項１１】
請求項８に記載の演算増幅器であって、
前記電源線は負電源線であり、
前記第１ＭＯＳトランジスタ対は、ＰＭＯＳトランジスタで構成され、
前記第１出力トランジスタは、ソースが前記負電源線に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタであり、
前記第１カレントミラーは、前記負電源線と前記第１出力ノードの間に接続された、カスコード接続された２つのＮＭＯＳトランジスタを含むカスコード型カレントミラーであり、
前記第１ソースフォロアの前記ＭＯＳトランジスタは、ドレインが正電源線に接続されたＮＭＯＳトランジスタであり、
当該演算増幅器は、更に、
前記正転入力端子と反転入力端子とに接続された、ＮＭＯＳトランジスタで構成された第２ＭＯＳトランジスタ対と、
ソースが正電源電圧と負電源電圧の間の中間電源電圧が供給された中間電源線に接続され、ドレインが前記出力端子に接続され、ゲートが前記中間段の第２出力ノードに接続されたＰＭＯＳトランジスタである第２出力トランジスタと、
前記中間段は、更に、正電源線と前記第２出力ノードの間に設けられ、前記第２ＭＯＳトランジスタ対に接続された、カスコード接続された２つのＰＭＯＳトランジスタを含むカスコード型カレントミラーである第２カレントミラーを備える
演算増幅器。
【請求項１２】
請求項４乃至７、１０、１１のいずれかに記載の演算増幅器と、
前記中間電源電圧に応答して前記演算増幅器を非活性化させる制御回路
とを備える
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記制御回路は、前記中間電源電圧と所定の基準電圧を比較し、前記中間電源電圧が前記基準電圧より低い場合に前記演算増幅器を非活性化する
半導体装置。
【請求項１４】
表示パネルのデータ線を駆動する出力アンプ
を具備し、
前記出力アンプが、請求項１乃至８のいずれかに記載の演算増幅器を備える
表示パネルドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
演算増幅器は、様々な半導体集積回路に適用される典型的なアナログ回路の一つである。負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの電圧範囲で動作可能な演算増幅器回路は、特に、Rail-to-Railアンプと呼ばれている。Rail-to-Railアンプによって構成されたボルテッジフォロアは、例えば、液晶表示パネルその他の表示パネルを駆動する表示パネルドライバの出力段として使用される。
【０００３】
図１は、特開平６−３２６５２９号公報（及び対応する米国特許第５，３１１，１４５号）に開示されている典型的なRail-to-Railアンプの構成を示す回路図である。図１の演算増幅器は、ＣＭＯＳアナログ回路の教科書や著名な文献に参考回路としてよく記載されているものである。
【０００４】
図１の演算増幅器は、入力段１、中間段２、出力段３に分けて考えることができる。入力段１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、定電流源Ｉ１、Ｉ２とを具備する。中間段２は、カレントミラー２ａ、２ｂと、浮遊電流源２ｃと、定電流源Ｉ３とを具備する。カレントミラー２ａは、いわゆるカスコード型のカレントミラーであり、能動負荷として機能する。カレントミラー２ａは、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６を備えている。同様に、カレントミラー２ｂも、いわゆるカスコード型のカレントミラーであり、能動負荷として機能する。カレントミラー２ｂは、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６を備えている。浮遊電流源２ｃは、ＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７とを備えている。出力段３は、ＰＭＯＳトランジスタＭＰ８と、ＮＭＯＳトランジスタＭＮ８とを具備する。さらに、位相補償容量Ｃ１、Ｃ２が、中間段２と出力段３との間に接続されている。
【０００５】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースが共通接続され、Ｎチャンネル受け差動対を構成する。このＮチャンネル受け差動対と負電源線との間に定電流源Ｉ１が接続される。同様に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが共通接続され、Ｐチャンネル受け差動対を構成する。このＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースと正電源線との間に、定電流源Ｉ２が接続される。
【０００６】
ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートは、入力電圧Ｉｎ−を受け取る反転入力端子４に接続される一方、ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ２のゲートは、入力電圧Ｉｎ＋を受け取る正転入力端子５に接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、中間段２のＮＭＯＳトランジスタＭＮ３のドレインとＮＭＯＳトランジスタＭＮ５のソースとの接続ノードＮＣに接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ４のドレインとＮＭＯＳトランジスタＭＮ６のソースとの接続ノードＮＤに接続される。ＮＭＯＳトランジスタＭＮ１のドレインは、ＰＭＯＳトランジスタＭＰ３のドレインとＰＭＯＳトランジスタＭＰ５のソースとの接続ノードＮＡに接続される。ＮＭＯＳトランジスタＭＮ２のドレインは、ＰＭＯＳトランジスタＭＰ４のドレインとＰＭＯＳトランジスタＭＰ６のソースとの接続ノードＮＢに接続される。
【０００７】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ソース同士、ゲート同士が互いに共通接続される。その共通接続されたソースは、正電源電圧ＶＤＤが供給されている正電源線７に接続される。ＰＭＯＳトランジスタＭＰ３のドレインは、ノードＮＡに接続され、ＰＭＯＳトランジスタＭＰ４のドレインは、ノードＮＢに接続される。
【０００８】
ＰＭＯＳトランジスタＭＰ５は、ソースをノードＮＡに接続され、ドレインをＰＭＯＳトランジスタＭＰ３、ＭＰ４の共通接続されたゲート及び定電流源Ｉ３に接続される。ＰＭＯＳトランジスタＭＰ６は、ソースをノードＮＢに接続され、ドレインを中間段２の出力ノードＮＥに接続される。ＰＭＯＳトランジスタＭＰ５、ＭＰ６のゲートは共通接続され、バイアス電圧ＢＰ１が供給されている。
【０００９】
ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ソース同士、ゲート同士が互いに共通接続される。その共通接続されたソースは、負電源電圧ＶＳＳが供給されている負電源線８に接続される。ＮＭＯＳトランジスタＭＮ３のドレインは、ノードＮＣに接続され、ＮＭＯＳトランジスタＭＮ４のドレインは、ノードＮＤに接続される。
【００１０】
ＮＭＯＳトランジスタＭＮ５は、ソースをノードＮＣに接続され、ドレインをＮＭＯＳトランジスタＭＮ３、ＭＮ４の共通接続されたゲート及び定電流源Ｉ３に接続される。ＮＭＯＳトランジスタＭＮ６は、ソースをノードＮＤに接続され、ドレインを中間段２の出力ノードＮＦに接続される。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートは共通接続され、バイアス電圧ＢＮ１が供給されている。
【００１１】
ＰＭＯＳトランジスタＭＰ７は、ゲートにバイアス電圧ＢＰ２が供給され、ソースを出力ノードＮＥに接続され、ドレインを出力ノードＮＦのドレインに接続される。ＮＭＯＳトランジスタＭＮ７は、ゲートにバイアス電圧ＢＮ２が供給され、ソースを出力ノードＮＦに接続され、ドレインを出力ノードＮＥに接続される。上述のように、ＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７は、浮遊電流源２ｃを構成している。
【００１２】
定電流源Ｉ３は、ＰＭＯＳトランジスタＭＰ５のドレインとＮＭＯＳトランジスタＭＮ５のドレインの間に接続されている。定電流源Ｉ３は、浮遊電流源２ｃと同様に、一方のドレインが他方のソースに接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成された浮遊電流源であってもよい。
【００１３】
ＰＭＯＳトランジスタＭＰ８は、ソースを正電源線７に接続され、ゲートを出力ノードＮＥに接続され、ドレインを出力端子６に接続される出力トランジスタである。一方、ＮＭＯＳトランジスタＭＮ８は、ソースを負電源線８に接続され、ゲートを出力ノードＮＦに接続され、ドレインを出力端子６に接続される出力トランジスタである。出力端子６から出力電圧Ｖｏｕtが出力される。
【００１４】
位相補償容量Ｃ１は、ノードＮＢと出力端子６の間に接続される。一方、位相補償容量Ｃ２は、ノードＮＤと出力端子６の間に接続される。
【００１５】
以下、図１の演算増幅器回路の動作について簡単に説明する。入力段１は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作を実現するために、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対の両方を備えた差動段構成となっている。したがって、ＰＭＯＳトランジスタの差動対の出力とＮＭＯＳトランジスタの差動対の出力を加算する必要がある。そのため、いわゆるフォールディッドカスコード型のカレントミラー２ａ、２ｂのノードＮＡ、ＮＢ、ＮＣ、及びＮＤの各々に差動段出力が接続されている。このように接続することによりＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対の出力を電流加算している。このような構成により、ＰＭＯＳトランジスタの差動対が動作しない入力信号の範囲では、ＮＭＯＳトランジスタの差動対が動作する。逆にＮＭＯＳトランジスタの差動対が動作しない入力信号の範囲では、ＰＭＯＳトランジスタの差動対が動作する。結果として、負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの全電圧範囲で動作する入力段１を得ることが可能となる。
【００１６】
本願発明の発明者は、出力段３のＮＭＯＳトランジスタＭＮ８のソースに（負電源電圧ＶＳＳの代わりに）中間電源電圧ＶＭＬを供給し、又は、ＰＭＯＳトランジスタＭＰ８のソースに（正電源電圧ＶＤＤの代わりに）中間電源電圧ＶＭＨを供給することによって、出力段３における消費電力を低減することを検討している。最も典型的には、中間電源電圧ＶＭＨ、ＶＭＬは、正電源電圧ＶＤＤと負電源電圧ＶＳＳの中間の電圧（ＶＤＤ−ＶＳＳ）／２に設定される。図２Ａ、図２Ｂは、このような構成の演算増幅器を図示している。
【００１７】
図２Ａ、図２Ｂの演算増幅器の基本的な動作は図１の演算増幅器と同じである。異なる点は、出力段３のＰＭＯＳトランジスタＭＰ７又はＮＭＯＳトランジスタＭＮ７のソースに、中間電源電圧ＶＭＨ又はＶＭＬが供給されているので、出力ダイナミックレンジが制限されることである。すなわち、図２Ａの演算増幅器では出力ＮＭＯＳトランジスタＭＮ７のソースに中間電源電圧ＶＭＬが供給されているので、出力ダイナミックレンジはＶＭＬ〜ＶＤＤとなる。ここで、ＮＭＯＳトランジスタＭＮ８のバックゲートには、負電源電圧ＶＳＳが供給される。同様に、図２Ｂの演算増幅器では、出力ＰＭＯＳトランジスタＭＰ７のソースに中間電源電圧ＶＭＨが供給されているので、出力ダイナミックレンジはＶＳＳ〜ＶＭＨとなる。ここで、ＰＭＯＳトランジスタＭＰ８のバックゲートには、正電源電圧ＶＤＤが供給される。図２Ａ、図２Ｂの演算増幅器は、消費電力の大半を消費する出力段３が通常の演算増幅器よりも低い電圧（典型的には、半分の電圧）で駆動されるので、低消費電力に優れるという利点を持つ。これ以外の動作は図１の演算増幅器と場合と同じである。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平６−３２６５２９号公報
【特許文献２】米国特許第５，３１１，１４５号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１、図２Ａ、図２Ｂの回路構成には、設計の困難性、及び／又は、低電圧動作の困難性の問題がある。
【００２０】
例えば、図１の演算増幅器については、中間段２においてカスコード接続されているＰＭＯＳトランジスタＭＰ４、ＭＰ６、及び、ＮＭＯＳトランジスタＭＮ４、ＭＮ６の設計に困難性が存在する。能動負荷として機能するカレントミラー２ａのＰＭＯＳトランジスタＭＰ４、ＭＰ６のドレイン−ソース間電圧の和は、出力ＰＭＯＳトランジスタＭＰ８のゲート−ソース間電位と一致する。同様に、カレントミラー２ｂのＮＭＯＳトランジスタＭＮ４、ＭＮ６のドレイン−ソース間電圧の和は、出力ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧と等しくなる。即ち、下記式が成立する：
ＶＧＳ（ＭＰ８）＝ＶＤＳ（ＭＰ４）＋ＶＤＳ（ＭＰ６），          ・・・（１）
ＶＧＳ（ＭＮ８）＝ＶＤＳ（ＭＮ４）＋ＶＤＳ（ＭＮ６），          ・・・（２）
ＶＧＳ（ＭＰ８）：ＰＭＯＳトランジスタＭＰ８のゲート−ソース間電圧
ＶＤＳ（ＭＰ４）：ＰＭＯＳトランジスタＭＰ４のドレイン−ソース間電圧
ＶＤＳ（ＭＰ６）：ＰＭＯＳトランジスタＭＰ６のドレイン−ソース間電圧
ＶＧＳ（ＭＮ８）：ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧
ＶＤＳ（ＭＮ４）：ＮＭＯＳトランジスタＭＮ４のドレイン−ソース間電圧
ＶＤＳ（ＭＮ６）：ＮＭＯＳトランジスタＭＮ６のドレイン−ソース間電圧
【００２１】
ここで、ＰＭＯＳトランジスタＭＰ４、ＭＰ６及びＮＭＯＳトランジスタＭＮ４、ＭＮ６を五極管領域動作させるためには上述した式を満足させる必要があるため、設計の制約が多い。場合によっては、ＰＭＯＳトランジスタＭＰ４、ＭＰ６及びＮＭＯＳトランジスタＭＮ４、ＭＮ６を所望の特性に設定することができない場合もある。図２Ａ、図２Ｂの回路構成においても、同様の問題が発生する。
【００２２】
また、図２Ａ、図２Ｂの回路構成については、出力トランジスタであるＮＭＯＳトランジスタＭＮ８、ＰＭＯＳトランジスタＭＰ８にバックゲート電圧がかかる場合には、ゲート−ソース電圧ＶＧＳがバックゲート電圧の影響を大きく受け、低電圧動作ができないという問題も発生する。詳細には、図２Ａの回路構成では、ＮＭＯＳトランジスタＭＮ８のソースに中間電源電圧ＶＭＬ（典型的には、約ＶＤＤ／２）が供給されるので、ＮＭＯＳトランジスタＭＮ８には中間電源電圧ＶＭＬに等しいバックゲート電圧が印加される。同様に、ＰＭＯＳトランジスタＭＰ８のソースに中間電源電圧ＶＭＨ（典型的には、約ＶＤＤ／２）が供給されるので、ＰＭＯＳトランジスタＭＰ８には電圧（ＶＤＤ−ＶＭＨ）（典型的には、約ＶＤＤ／２）のバックゲート電圧が印加される。ここでバックゲート電圧がかかった時のゲート−ソース間電圧ＶＧＳは、下記式（３）で表わされる：
【数１】
2011050040.tif 000003
Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度
Ｃ０：単位面積当たりのゲート絶縁膜容量、ＶＴ：閾値電圧、
ＩＤ：ドレイン電流、γ：プロセスにより決まる定数（一般的な値は１．０）
ＶＢ：バックゲート電圧
【００２３】
式（３）から理解されるように、バックゲート電圧ＶＢがかかる場合、バックゲート電圧ＶＢがゲート−ソース間電圧ＶＧＳに及ぼす影響は、閾値電圧ＶＴよりも大きい。例えばγが１．０であり、バックゲート電圧ＶＢが３Ｖであると、式（３）の第３項だけで１．７Ｖの電圧になり、ゲート−ソース間電圧ＶＧＳは３Ｖを超えてしまう。このことを図２Ａの演算増幅器に当てはめると、ＮＭＯＳトランジスタＭＮ８においてはソース電位が約ＶＤＤ／２となるので、バックゲート電圧は約ＶＤＤ／２になる。従って、ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧ＶＧＳ（ＭＮ８）は４Ｖ以上になる。
【００２４】
ここで、例えば図２Ａの回路構成では、浮遊電流源２ｃと、出力トランジスタであるＰＭＯＳトランジスタＭＰ８、ＮＭＯＳトランジスタＭＮ８に関し、下記式（４）：
ＶＤＤ−ＶＭＬ＝ＶＧＳ（ＭＰ８）＋ＶＤＳ（ＭＰ７）＋ＶＧＳ（ＭＮ８）．    ・・・（４）
が成立する。ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧ＶＧＳ（ＭＮ８）は４Ｖ以上になるから、式（４）の右辺は５Ｖ以上になる。ここで、ＶＭＬ≒ＶＤＤ／２である場合には、正電源電圧ＶＤＤとしては約１０Ｖ程度が必要になるという計算になる。あるアプリケーションでは正電源電圧ＶＤＤを１０Ｖよりも低減する必要があり、仕様を満足できない。
図２Ｂの回路構成でも同様である。
【課題を解決するための手段】
【００２５】
このような問題を解決するために、本発明の演算増幅器では、中間段と出力段の間にソースフォロワを挿入してレベルシフトを行う。この時インピーダンスの高いゲート側を中間段の出力に接続し、インピーダンスの低いソース側を出力段に接続する。ソースフォロワの本来の目的はインピーダンス変換で、高いインピーダンスを低いインピーダンスに変換することであるが、入力と出力との間にゲート−ソース間電圧の分だけレベルシフトしてしまうという特性がある。本発明は、この特性を積極的に使ってレベルシフトに使用するものである。更にはソースフォロアのインピーダンス変換の機能も活用する。レベルシフトの方向により、中間段の設計の自由度が上がり、又は、低電圧動作が可能になる。
【００２６】
より具体的には、本発明の一の観点では、演算増幅器が、正転入力端子と反転入力端子とに接続されたＭＯＳトランジスタ対と、ＭＯＳトランジスタ対に接続された中間段と、ドレインが出力端子に接続された出力トランジスタと、出力トランジスタのゲートと中間段の出力ノードの間に挿入されたソースフォロアとを備えている。
【００２７】
一実施形態では、ＭＯＳトランジスタ対は第１導電型のＭＯＳトランジスタで構成され、出力トランジスタとしては、第１導電型と相補の第２導電型のＭＯＳトランジスタが使用される。中間段は、電源線と出力ノードの間に設けられ、且つ、ＭＯＳトランジスタ対に接続された、カスコード接続された２つの第２導電型のＭＯＳトランジスタを含むカスコード型カレントミラーを備える。ソースフォロアは、ゲートが出力ノードに接続され、ソースが出力トランジスタのゲート及び定電流源に接続された第２導電型のＭＯＳトランジスタを含む。このような構成では、ソースフォロアにより電源線と中間段の出力ノードとの電位差が増大し、これにより、中間段の設計の自由度が上がる。
【００２８】
他の実施形態では、ＭＯＳトランジスタ対は、第１導電型のＭＯＳトランジスタで構成され、出力トランジスタは、第１導電型と相補の第２導電型のＭＯＳトランジスタが使用される。中間段は、電源線と出力ノードの間に設けられ、且つ、ＭＯＳトランジスタ対に接続されたカレントミラーを備える。ソースフォロアは、ゲートが出力ノードに接続され、ソースが出力トランジスタのゲート及び定電流源に接続された第１導電型のＭＯＳトランジスタを含む。このような構成では、カレントミラーに印加される電圧（即ち、電源線と中間段の出力ノードとの電位差）が低減され、これにより、低電圧動作が可能になる。
【発明の効果】
【００２９】
本発明によれば、演算増幅器の設計の困難性、又は、低電圧動作の困難性の問題が軽減される。
【図面の簡単な説明】
【００３０】
【図１】従来の演算増幅器の構成を示す回路図である。
【図２Ａ】発明者が検討した演算増幅器の構成を示す回路図である。
【図２Ｂ】発明者が検討した演算増幅器の他の構成を示す回路図である。
【図３】本発明の第１の実施形態の演算増幅器の構成を示す回路図である。
【図４Ａ】本発明の各実施形態で使用されるＰチャンネルソースフォロアの構成の例を示す回路図である。
【図４Ｂ】本発明の各実施形態で使用されるＮチャンネルソースフォロアの構成の例を示す回路図である。
【図５Ａ】本発明の第２の実施形態の演算増幅器の構成を示す回路図である。
【図５Ｂ】本発明の第２の実施形態の演算増幅器の他の構成を示す回路図である。
【図６Ａ】本発明の第３の実施形態の演算増幅器の構成を示す回路図である。
【図６Ｂ】本発明の第３の実施形態の演算増幅器の他の構成を示す回路図である。
【図６Ｃ】本発明の第３の実施形態の演算増幅器の他の構成を示す回路図である。
【図６Ｄ】本発明の第３の実施形態の演算増幅器の他の構成を示す回路図である。
【図７】本発明の第１の実施形態の演算増幅器の変形例の構成を示す回路図である。
【図８Ａ】本発明の第２の実施形態の演算増幅器の変形例の構成を示す回路図である。
【図８Ｂ】本発明の第２の実施形態の演算増幅器の他の変形例の構成を示す回路図である。
【図９Ａ】本発明の第３の実施形態の演算増幅器の変形例の構成を示す回路図である。
【図９Ｂ】本発明の第３の実施形態の演算増幅器の他の変形例の構成を示す回路図である。
【図１０】本発明の一実施形態におけるデータ線ドライバの出力アンプ回路の構成の例を示している。
【図１１】図６Ａの演算増幅器の一部分の回路図である。
【図１２】図６Ａの演算増幅器の出力ＮＭＯＳトランジスタの動作を示す図である。
【図１３】本発明の一実施形態における半導体装置の構成を示す図である。
【図１４】図１３の比較器の構成の一例を示す回路図である。
【図１５】図１３の比較器の構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００３１】
（第１の実施形態）
図３は、本実施形態の第１の実施形態の演算増幅器の回路図である。
第１の実施形態の演算増幅器は、図１の演算増幅器の出力段３のＰＭＯＳトランジスタＭＰ８のゲートと中間段２の出力ノードＮＥとの間、及び、ＮＭＯＳトランジスタＭＮ８のゲートと中間段２の出力ノードＮＦとの間に、それぞれ、ソースフォロワ１１、１２を挿入して構成されている。
【００３２】
第１の実施形態では、ＰＭＯＳトランジスタＭＰ８のゲートに接続されるソースフォロア１１としては、図４ＡのＰチャンネルソースフォロアが使用される。ここで、図４ＡのＰチャンネルソースフォロアは、定電流源ＩＳ１と、ＰＭＯＳトランジスタＭＰ１１とを備えて構成される。ＰＭＯＳトランジスタＭＰ１１のゲートは、入力端子２１に接続され、ソースは、定電流源ＩＳ１の一端に接続され、ドレインは、負電源線２４に接続されている。定電流源ＩＳ１の他端は、正電源線２３に接続されている。出力端子２２は、ＰＭＯＳトランジスタＭＰ１１のソースに接続される。そして、本実施形態では、Ｐチャンネルソースフォロアの入力端子２１が図３の出力ノードＮＥに接続され、出力端子２２がＰＭＯＳトランジスタＭＰ８のゲートに接続される。図４ＡのＰチャンネルソースフォロアでは、入力端子２１の電位Ｖｉｎが、出力端子２２の電位ＶｏよりもＰＭＯＳトランジスタＭＰ１１の閾値電圧ＶＴＰだけ低くなる。結果として、出力ノードＮＥの電位がＰＭＯＳトランジスタＭＰ８のゲートの電位よりも、ＰＭＯＳトランジスタＭＰ１１のゲート−ソース電圧ＶＧＳ（ＭＰ１１）だけ低くなる。
【００３３】
一方、ＮＭＯＳトランジスタＭＮ８のゲートに接続されるソースフォロア１２としては、図４ＢのＮチャンネルソースフォロアが使用される。ここで、図４ＢのＮチャンネルソースフォロアは、定電流源ＩＳ２と、ＮＭＯＳトランジスタＭＮ１１とを備えて構成される。ＮＭＯＳトランジスタＭＮ１１のゲートは、入力端子２５に接続され、ソースは、定電流源ＩＳ２の一端に接続され、ドレインは、正電源線２７に接続されている。定電流源ＩＳ２の他端は、負電源線２８に接続されている。出力端子２６は、ＮＭＯＳトランジスタＭＮ１１のソースに接続される。そして、本実施形態では、Ｎチャンネルソースフォロアの入力端子２５が図３の出力ノードＮＦに接続され、出力端子２６がＮＭＯＳトランジスタＭＮ８のゲートに接続される。図４ＢのＮチャンネルソースフォロアでは、入力端子２５の電位Ｖｉｎが、出力端子２６の電位ＶｏよりもＮＭＯＳトランジスタＭＮ１１の閾値電圧ＶＴＮだけ高くなる。結果として、出力ノードＮＦの電位がＮＭＯＳトランジスタＭＮ８のゲートの電位よりも、ＮＭＯＳトランジスタＭＮ１１のゲート−ソース電圧ＶＧＳ（ＭＮ１１）だけ高くなる。
【００３４】
図３を再度に参照して、第１の実施形態の演算増幅器の動作を説明する。基本的な動作は図１の演算増幅器と同じである。異なる点は、中間段２の出力ノードＮＥ、ＮＦの電位が、それぞれ、ソースフォロワ１１、１２のＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧ＶＧＳ（ＭＰ１１）、ＶＧＳ（ＭＮ１１）の分だけシフトしていることである。ここで、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧ＶＧＳ（ＭＰ１１）、ＶＧＳ（ＭＮ１１）は、上記式（３）で表すことができる。
【００３５】
第１の実施形態では、Ｐチャンネルソースフォロアであるソースフォロア１１は、中間段２の出力ノードＮＥの電位を下げる（即ち、正電源線７からの電位差を増大させる）方向に働く。また、Ｎチャンネルソースフォロアであるソースフォロア１２は、中間段２の出力ノードＮＦの電位をあげる（即ち、負電源線８からの電位差を増大させる）方向に働く。すなわちカレントミラー２ａ、２ｂのＰＭＯＳトランジスタＭＰ４、ＭＰ６、ＮＭＯＳトランジスタＭＮ４、ＭＮ６の各々のドレイン−ソース間電圧が広がり、設計がし易くなる。もし、ソースフォロワ１１、１２がなければ、１つの出力トランジスタのゲート−ソース間電圧で、カスコード接続された２つのＭＯＳトランジスタのソース−ドレイン間電圧を収めなければならない。ソースフォロワ１１、１２を挿入することにより、２つのＭＯＳトランジスタのゲート−ソース間電圧の和で２つのＭＯＳトランジスタのソース−ドレイン間電圧を収めるため、設計が楽になり、最適設計化し易い。
【００３６】
（第２の実施形態）
図５Ａ及び図５Ｂは、本発明の第２の実施形態の演算増幅器の構成を示す回路図である。上述のように、発明者らは、近年、出力段３を電源電圧よりも低い電圧で駆動する（典型的には、約半分の電圧で駆動する）という技術的思想について検討しており、図５Ａ、図５Ｂは、この技術的思想に基づくものである。
【００３７】
図５Ａの演算増幅器では、出力ＮＭＯＳトランジスタＭＮ８のソースに負電源電圧ＶＳＳと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭＬが供給される。中間電源電圧ＶＭＬは、最も好適には、正電源電圧ＶＤＤの半分の電圧（ＶＤＤ−ＶＳＳ）／２に設定される。加えて、出力ＰＭＯＳトランジスタＭＰ８のゲートと中間段２の出力ノードＮＥの間にソースフォロワ１１Ａが挿入される。このソースフォロア１１Ａとしては、図４Ａに図示されているＰチャンネルソースフォロアが使用される。Ｐチャンネルソースフォロアの入力端子２１は中間段２の出力ノードＮＥに接続され、出力端子２２は出力ＰＭＯＳトランジスタＭＰ８のゲートに接続される。
【００３８】
一方、図５Ｂの演算増幅器では、出力ＮＭＯＳトランジスタＭＮ８のソースに負電源電圧ＶＳＳと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭＬが供給される。中間電源電圧ＶＭＬは、最も好適には、正電源電圧ＶＤＤの半分の電圧（ＶＤＤ−ＶＳＳ）／２に設定される。加えて、出力ＮＭＯＳトランジスタＭＮ８のゲートと中間段２の出力ノードＮＦの間にソースフォロワ１２Ａが挿入される。このソースフォロア１２Ａとしては、図４Ｂに図示されているＮチャンネルソースフォロアが使用される。Ｎチャンネルソースフォロアの入力端子２５は、中間段２の出力ノードＮＦに接続され、出力端子２６は出力ＮＭＯＳトランジスタＭＮ８のゲートに接続される。
【００３９】
図４Ａと図５Ａとを参照して、図５Ａの演算増幅器の動作を説明する。図４ＡのＰチャンネルソースフォロワでは、入力端子２１の電位Ｖｉｎと出力端子２２の電位Ｖｏとの間に下記の関係式が成立する：
Ｖｏｕｔ＝Ｖｉｎ＋ＶＧＳ（ＭＰ１１），        ・・・（５）
ここで、ＶＧＳ（ＭＰ１１）は、ＰＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧であり、上述の式（３）のドレイン電流ＩＤに定電流源ＩＳ１の電流を代入した式となる。
【００４０】
そして、図５Ａのソースフォロア１１Ａとして図４ＡのＰチャンネルソースフォロワを適用した場合、中間段２のカレントミラー２ａのＰＭＯＳトランジスタＭＰ６のドレイン電圧ＶＤ（ＭＰ６）は、下記式で表わされる：
ＶＤ（ＭＰ６）＝ＶＤＤ−ＶＧＳ（ＭＰ８）−ＶＧＳ（ＭＰ１１）。      ・・・（６）
ＶＤ（ＭＰ６）：ＰＭＯＳトランジスタＭＰ６のドレイン電圧
ＶＧＳ（ＭＰ８）：ＭＰ８のゲートとソース間電圧
ＶＧＳ（ＭＰ１１）：図４ＡのＰＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧
【００４１】
即ち、下記式：
ＶＤＤ−ＶＤ（ＭＰ６）＝ＶＤＳ（ＭＰ４）＋ＶＤＳ（ＭＰ６）＝ＶＧＳ（ＭＰ８）＋ＶＧＳ（ＭＰ１１），
・・・（７）
が成立する。この式から理解されるように、図５Ａの回路構成では、２つのＭＯＳトランジスタのゲート−ドレイン間電圧の和に、２つのＭＯＳトランジスタのドレイン−ソース間電圧の和を収めればよく、ＰＭＯＳトランジスタＭＰ４、ＭＰ６の設計自由度が向上する。
【００４２】
ここで、図５Ａの構成では、出力ＮＭＯＳトランジスタＭＮ８に接続されたカレントミラー２ｂのＮＭＯＳトランジスタＭＮ４、ＭＮ６に関しては、ＮＭＯＳトランジスタＭＮ６のドレイン電圧が約ＶＤＤ／２であるのでＮＭＯＳトランジスタＭＮ４、ＭＮ６の設計自由度は高いと言える。従って、ＮＭＯＳトランジスタＭＮ８のゲートと中間段２の出力ノードＮＦの間にはソースフォロワを入れる必要がない。従って、図５Ａのような回路構成が最も好適であると考えられる。
【００４３】
続いて、図４Ｂと図５Ｂとを参照して、図５Ｂの演算増幅器の動作を説明する。図４ＢのＰチャンネルソースフォロワでは、入力端子２５の電位Ｖｉｎと出力端子２６の電位Ｖｏとの間に下記の関係式が成立する：
Ｖｏ＝Ｖｉｎ−ＶＧＳ（ＭＮ１１），          ・・・（８）
ここでＶＧＳ（ＭＮ１１）は、図４ＢのＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧であり、式（３）のドレインＩＤに定電流源ＩＳ２の電流を代入した式となる。
【００４４】
そして、図５Ｂのソースフォロア１１Ａとして図４ＢのＮチャンネルソースフォロワを適用した場合、中間段２のカレントミラー２ｂのＮＭＯＳトランジスタＭＮ６のドレイン電圧ＶＤ（ＭＮ６）は、下記式で表わされる：
ＶＤ（ＭＮ６）＝ＶＧＳ（ＭＮ８）＋ＶＧＳ（ＭＮ１１），      ・・・（９）
ＶＤ（ＭＮ６）：ＮＭＯＳトランジスタＭＮ６のドレイン電圧
ＶＧＳ（ＭＮ８）：ＮＭＯＳトランジスタＭＮ８のゲートとソース間電圧、
ＶＧＳ（ＭＮ１１）：図４ＢのＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧
となる。すなわち、
ＶＤ（ＭＮ６）＝ＶＤＳ（ＭＮ４）＋ＶＤＳ（ＭＮ６）＝ＶＧＳ（ＭＮ８）＋ＶＧＳ（ＭＮ１１），
・・・（１０）
が成立する。この式から理解されるように、図５Ｂの回路構成では、２つのＭＯＳトランジスタのゲート−ドレイン間電圧の和に、２つのＭＯＳトランジスタのドレイン−ソース間電圧の和を収めればよく、ＮＭＯＳトランジスタＭＮ４、ＭＮ６の設計自由度が向上する。
【００４５】
ここで、図５Ｂの構成では、出力ＰＭＯＳトランジスタＭＰ８に接続されたカレントミラー２ａのＰＭＯＳトランジスタＭＰ４、ＭＰ６に関しては、ＰＭＯＳトランジスタＭＰ６のドレイン電圧が約ＶＤＤ／２であるのでＰＭＯＳトランジスタＭＰ４、ＭＰ６の設計自由度は高いと言える。従って、ＰＭＯＳトランジスタＭＰ８のゲートと中間段２の出力ノードＮＥの間にはソースフォロワを入れる必要がない。従って、図５Ｂのような回路構成が最も好適であると考えられる。
【００４６】
（第３の実施形態）
図６Ａ、図６Ｂは、本発明の第３の実施形態の演算増幅器の構成を示す回路図である。本実施例の動作を説明する。図６Ａ、図６Ｂの演算増幅器は、図５Ａ、図５Ｂと同様に、出力段３を電源電圧よりも低い電圧で駆動する（典型的には、約半分の電圧で駆動する）ように構成されている。ただし、ソースフォロアの使用形態が異なっており、図６Ａ、図６Ｂの演算増幅器は、低電圧動作に適した構成になっている。
【００４７】
図６Ａの演算増幅器では、出力ＮＭＯＳトランジスタＭＮ８のソースに負電源電圧ＶＳＳと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭＬが供給される。中間電源電圧ＶＭＬは、最も好適には、正電源電圧ＶＤＤの半分の電圧（ＶＤＤ−ＶＳＳ）／２に設定される。加えて、出力ＮＭＯＳトランジスタＭＮ８のゲートと中間段２の出力ノードＮＦの間にソースフォロワ１２Ｂが挿入される。このソースフォロア１２Ｂとしては、図４Ａに図示されているＰチャンネルソースフォロアが使用される。Ｐチャンネルソースフォロアの入力端子２１は中間段２の出力ノードＮＦに接続され、出力端子２２は出力ＮＭＯＳトランジスタＭＮ８のゲートに接続される。
【００４８】
一方、図６Ｂの演算増幅器では、出力ＰＭＯＳトランジスタＭＰ８のソースに負電源電圧ＶＳＳと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭＨが供給される。中間電源電圧ＶＭＨは、最も好適には、正電源電圧ＶＤＤの半分の電圧（ＶＤＤ−ＶＳＳ）／２に設定される。加えて、出力ＰＭＯＳトランジスタＭＰ８のゲートと中間段２の出力ノードＮＥの間にソースフォロワ１１Ｂが挿入される。このソースフォロア１２Ａとしては、図４Ｂに図示されているＮチャンネルソースフォロアが使用される。Ｎチャンネルソースフォロアの入力端子２５は中間段２の出力ノードＮＥに接続され、出力端子２６は出力ＰＭＯＳトランジスタＭＰ８のゲートに接続される。
【００４９】
図６Ａと図４Ａを参照して、図６Ａの演算増幅器の動作を説明する。図６Ａのソースフォロア１２Ｂとして図４ＡのＰチャンネルソースフォロワを適用した場合、中間段２のカレントミラー２ｂのＮＭＯＳトランジスタＭＮ６のドレイン電圧ＶＤ（ＭＮ６）は、下記式で表わされる：
ＶＤ（ＭＮ６）＝ＶＭＬ＋ＶＧＳ（ＭＮ８）−ＶＧＳ（ＭＰ１１）．      ・・・（１１）
ＶＤ（ＭＮ６）：ＮＭＯＳトランジスタＭＮ６のドレイン電圧
ＶＧＳ（ＭＮ８）：ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧
ＶＧＳ（ＭＰ１１）：図４ＡのＰＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧
【００５０】
もし、このＰチャンネルソースフォロワ１２Ｂが無ければ、ＮＭＯＳトランジスタＭＮ７、ＭＮ８は、バックゲート電圧がかかっているため、そのゲート−ソース間電圧は上述したように大きい値となる。すると、正電源電圧ＶＤＤが比較的低い場合、バイアス電圧ＢＮ２が正電源電圧ＶＤＤを超えてしまい、動作不能となる。しかし、式（１１）から理解されるように、図６Ａの回路構成では、ＮＭＯＳトランジスタＭＮ６のドレイン電圧ＶＤ（ＭＮ６）の電圧がＶＧＳ（ＭＰ１１）分だけ下がることにより、バイアス電圧ＢＮ２も下げることが可能となり、ひいては低電圧動作が可能になる。
【００５１】
一方、ＰＭＯＳトランジスタＭＰ８のゲートと中間段２の出力ノードＮＥの間にはソースフォロワが挿入されていない。これは、元々、ＰＭＯＳトランジスタＭＰ６のドレイン電圧ＶＤ（ＭＰ６）と正電源電圧ＶＤＤとの間の差（即ち、ＶＧＳ（ＭＰ８））が小さく、低電圧動作の目的としては、ソースフォロワの挿入によってＰＭＯＳトランジスタＭＰ６のドレイン電圧ＶＤ（ＭＰ６）を正電源電圧ＶＤＤに近づける必要がないからである。
【００５２】
次に、図６Ｂと図４Ｂを参照して、図６Ｂの演算増幅器の動作を説明する。図６Ｂのソースフォロワ１１Ｂとして図４ＢのＮチャンネルソースフォロワを適用した場合、中間段２この時の能動負荷のＰＭＯＳトランジスタＭＰ６のドレイン電圧ＶＤ（ＭＰ６）は、下記式で表わされる：
ＶＤ（ＭＰ６）＝ＶＭＨ−ＶＧＳ（ＭＰ８）＋ＶＧＳ（ＭＮ１１）．      ・・・（１２）
ＶＤ（ＭＰ６）：ＰＭＯＳトランジスタＭＰ６のドレイン電圧
ＶＧＳ（ＭＰ８）：ＰＭＯＳトランジスタＭＰ８のゲート−ソース間電圧
ＶＧＳ（ＭＮ１１）：図４ＢのＮＭＯＳトランジスタＭＮ１１のゲート−ソース間電圧
【００５３】
もし、このＮチャンネルソースフォロワ１１Ｂが無ければ、ＰＭＯＳトランジスタＭＰ７、ＭＰ８は、バックゲート電圧がかかっているため、そのゲート−ソース間電圧は上述したように大きい値となる。すると、正電源電圧ＶＤＤが比較的低い場合、バイアス電圧ＢＰ２が負電源電圧ＶＳＳ以下の電圧になり、動作不能となる。しかし、式（１２）から理解されるように、図６Ｂの回路構成では、ＰＭＯＳトランジスタＭＰ６のドレイン電圧ＶＤ（ＭＰ６）がＶＧＳ（ＭＮ１１）分だけ下がったことにより、バイアス電圧ＢＰ２も上げることが可能となり、ひいてはより低電圧動作が可能になる。
【００５４】
一方、ＮＭＯＳトランジスタＭＮ８のゲートと中間段２の出力ノードＮＦの間には、ソースフォロワが挿入されていない。これは、元々、ＮＭＯＳトランジスタＭＮ６のドレイン電圧ＶＤ（ＭＮ６）と接地電源ＶＳＳとの間の差（即ち、ＶＧＳ（ＭＮ８））が小さく、これ以上ソースフォロワを入れて電圧を負電源ＶSS寄りに近づける必要がないからである。
【００５５】
図６Ｃは、図６Ａの演算増幅器にバイアス電圧を供給するためのバイアス回路２００Ａの構成を示す回路図である。図６Ｃにおいて、図６Ａの演算増幅器は符号１００Ａで示されている。バイアス回路２００Ａは、バイアス電圧ＢＰ１、ＢＮ１、ＢＰ２、ＢＮ２を演算増幅器１００Ａに供給する。
【００５６】
バイアス回路２００Ａは、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１、ＭＮ２４と、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４と、定電流源Ｉ５〜Ｉ１０とを備えている。ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とＰＭＯＳトランジスタＭＰ２１と定電流源Ｉ５〜Ｉ７は、バイアス電圧ＢＮ２を生成する回路部分であり、この回路部分は、ＭＯＳトランジスタの閾値ＶＴ等のパラメータのバラツキに対して安定なバイアス電圧ＢＮ２を生成するための構成を有している。より具体的には、ＮＭＯＳトランジスタＭＮ２０は、ソースが中間電源線９に接続され、ゲートとドレインが共通接続されている。ここで、中間電源線９とは、中間電源電圧ＶＭＬを演算増幅器１００Ａとバイアス回路２００Ａとに供給するための電源線である。ＰＭＯＳトランジスタＭＰ２１は、ソースがＮＭＯＳトランジスタＭＮ２０の共通接続されたドレイン及びゲートに接続され、ゲートとドレインとが共通接続されている。ＮＭＯＳトランジスタＭＮ２１は、ソースがＰＭＯＳトランジスタＭＰ２１の共通接続されたゲートとドレインに接続されており、ゲートとドレインが供給接続されてバイアス電圧ＢＮ２を出力する端子に接続されている。定電流源Ｉ５〜Ｉ７は、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とＰＭＯＳトランジスタＭＰ２１にバイアス電流を供給するバイアス電流源を構成している。詳細には、定電流源Ｉ５は、正電源線７とＰＭＯＳトランジスタＭＰ２１のソース（即ち、ＮＭＯＳトランジスタＭＮ２０の共通接続されたドレインとゲート）との間に接続され、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２０に一定のバイアス電流を供給する。定電流源Ｉ６は、正電源線７とＮＭＯＳトランジスタＭＮ２１のソースとの間に接続され、ＮＭＯＳトランジスタＭＮ２１に一定のバイアス電流を供給する。定電流源Ｉ７は、ＰＭＯＳトランジスタＭＰ２１のソースと負電源線８との間に接続され、ＰＭＯＳトランジスタＭＰ２１から一定のバイアス電流を引き出す。
【００５７】
一方、ＮＭＯＳトランジスタＭＮ２４と、ＰＭＯＳトランジスタＭＰ２２〜ＭＰ２４と定電流源Ｉ８〜Ｉ１０は、バイアス電圧ＢＮ２以外のバイアス電圧（バイアス電圧ＢＰ１、ＢＮ１、ＢＰ２）を生成する回路部分である。この回路部分については、一般的な構成が採用されている。
【００５８】
続いて、図６Ｃのバイアス回路２００Ａの動作、特に、バイアス電圧ＢＮ２を生成する動作について説明する。ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１、及びＮＭＯＳトランジスタＭＮ２０に流れるバイアス電流は、以下のようにして求められる。まず、ＮＭＯＳトランジスタＭＮ２１のバイアス電流ＩＤＳ（ＭＮ２１）は定電流源Ｉ６が供給する電流で決定され、下記式（１３）のようになる：
ＩＤＳ（ＭＮ２１）＝Ｉ６．        ・・・（１３）
次に、ＰＭＯＳトランジスタＭＰ２１のバイアス電流ＩＤＳ（ＭＰ２１）は、定電流源Ｉ６、Ｉ７が供給する電流で決定され、下記式（１４）のようになる。
ＩＤＳ（ＭＰ２１）＝  Ｉ７−Ｉ６．        ・・・（１４）
また、ＮＭＯＳトランジスタＭＮ２０のバイアス電流ＩＤＳ（ＭＮ２０）は定電流源Ｉ５、Ｉ６、Ｉ７が供給する電流で決定され、下記式（１５）のようになる：
ＩＤＳ（ＭＰ１０）＝  Ｉ５−ＩＤＳ（ＭＰ１０）＝Ｉ５−（Ｉ７−Ｉ６）．
・・・（１５）
ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１、及びＮＭＯＳトランジスタＭＮ２０に流れるバイアス電流は、定電流源定電流源Ｉ５、Ｉ６、Ｉ７が供給する電流で決定され、これらの各ＭＯＳトランジスタのパラメータの影響を受けにくいことに留意されたい。
【００５９】
更に、バイアス電圧ＢＮ２の電圧値をＶ（ＢＮ２）とすると、演算増幅器１００ＡのＮＭＯＳトランジスタＭＮ７、ＭＮ８、ＰＭＯＳトランジスタＭＰ１１について、下記式（１６）が成立する：
Ｖ（ＢＮ２）＝ＶＭＬ＋ＶＧＳ（ＭＮ８）−ＶＧＳ（ＭＰ１１）＋ＶＧＳ（ＭＮ７）．  ・・・（１６）
ＶＧＳ（ＭＮ８）：ＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧
ＶＧＳ（ＭＰ１１）：ＰＭＯＳトランジスタＭＰ１１のゲート−ソース間電圧
ＶＧＳ（ＭＮ７）：ＮＭＯＳトランジスタＭＮ７のゲート−ソース間電圧
【００６０】
一方、バイアス回路２００ＡのＮＭＯＳトランジスタＭＮ１０、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１については、下記式（１７）が成立する：
Ｖ（ＢＮ２）＝ＶＭＬ＋ＶＧＳ（ＭＮ１０）−ＶＧＳ（ＭＰ１１）＋ＶＧＳ（ＭＮ１１）.  ・・・（１７）
【００６１】
ここで、式（１６）、（１７）とで、閾値電圧ＶＴに関係する項（即ち、ゲート−ソース間電圧に関係する項）の数が同じであることに留意されたい。これは、バイアス電圧ＢＮ２の電圧値Ｖ（ＢＮ２）が閾値電圧ＶＴのバラツキによる影響を受けにくいことを意味している。このような利点は、バイアス電圧ＢＮ２を供給するバイアス電源線と中間電源線９との間に、同一の数のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタが関与している構成に起因している。
【００６２】
ここで、式（１６）の右辺と式（１７）の右辺がいずれも、バイアス電圧ＢＮ２の電圧値Ｖ（ＢＮ２）に等しいことから、次式が得られる。
ＶＭＬ＋ＶＧＳ（ＭＮ８）−ＶＧＳ（ＭＰ１１）＋ＶＧＳ（ＭＮ７）
＝ＶＭＬ＋ＶＧＳ（ＭＮ２０）−ＶＧＳ（ＭＰ２１）＋ＶＧＳ（ＭＮ２１）．
・・・（１８）
ここで、各ＭＯＳトランジスタのバイアスドレイン電流とゲート−ソース間電圧の関係が前述した式（３）で表されることを考慮すると、次式が得られる：
【数２】
2011050040.tif 000004
【００６３】
式（１９）によると、左辺と右辺で閾値電圧ＶＴの項の数が同じであり、仮に閾値電圧ＶＴが変動しても、その変動は相殺される。更に、バックゲート電圧効果に対応するγに依存する項に関しても左辺と右辺で同じであり、γの変動は相殺される。中間電源電圧ＶＭＬに関しても同様である。残りはバイアスドレイン電流Ｉ（ＤＳ）とβに関係する項のみであるが、これらの項は回路的、パターン的に相対的な整合がとれるものであり、結果として素子バラつきに対する影響が小さい。従って、図６Ｃのバイアス回路２００Ａは、安定したバイアス電圧ＶＮ２を生成することができる。
【００６４】
一方、図６Ｄは、図６Ｂの演算増幅器にバイアス電圧を供給するためのバイアス回路２００Ｂの構成を示す回路図である。図６Ｄにおいて、図６Ｂの演算増幅器は符号１００Ｂで示されている。バイアス回路２００Ｂは、バイアス電圧ＢＰ１、ＢＮ１、ＢＰ２、ＢＮ２を演算増幅器１００Ｂに供給する。図６Ｄのバイアス回路２００Ｂは、上述した図６Ｃのバイアス回路２００ＡのＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替え、中間電源電圧ＶＭＬを供給する中間電源線９を中間電源電圧ＶＭＨを供給する中間電源線１０に置換しただけのものであり、ＮとＰの極性が反転するだけでその動作原理は全く同じである。図６Ｄのバイアス回路２００Ｂは、図６Ｃのバイアス回路２００Ａと同様に、安定したバイアス電圧ＢＰ２を生成することができる。
【００６５】
本発明の演算増幅器は、液晶表示パネルその他の表示パネルのデータ線を駆動するデータ線ドライバの出力アンプに好適に適用される。この場合、出力端子６が反転入力端子４に接続されてボルテッジフォロアが構成され、このボルテッジフォロアが出力アンプとして使用される。ここで、図５Ａ、図６Ａの演算増幅器は、液晶表示パネルのデータ線を正側の駆動電圧で駆動するために使用され、図５Ｂ、図６Ｂの演算増幅器は、データ線を負側の駆動電圧で駆動するために使用される。ここで、「正側の駆動電圧」とは、共通電圧ＶＣＯＭ（液晶表示パネルの対向電極に印加される電圧）を基準として正極性の駆動電圧をいい、共通電圧ＶＣＯＭがＶＤＤ／２に設定される場合には、ＶＤＤ／２〜ＶＤＤの範囲の駆動電圧をいう。同様に、「負側の駆動電圧」とは、共通電圧ＶＣＯＭ（液晶表示パネルの対向電極に印加される電圧）を基準として負極性の駆動電圧をいい、共通電圧ＶＣＯＭがＶＤＤ／２に設定される場合には、ＶＳＳ〜ＶＤＤ／２の範囲の駆動電圧をいう。
【００６６】
但し、図３、図５Ａ、図５Ｂ、図６Ａ、図６Ｂの回路構成では各々のオフセット電圧が出力偏差となって現れてしまう。液晶表示パネルドライバの出力アンプに使用される場合には、オフセット電圧の向きを周期的に切り替え、オフセット電圧を時間的にキャンセルするように回路構成が変更されることが好ましい。
【００６７】
図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂは、それぞれ、図３、図５Ａ、図５Ｂ、図６Ａ、図６Ｂの回路構成を、オフセット電圧を時間的にキャンセルするように変更した場合の回路構成を示す回路図である。図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂの回路構成では、スイッチＳＷ１〜ＳＷ８が追加されている。
【００６８】
スイッチＳＷ１は反転入力端子４とＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートとの間の接続関係を切り替えるために使用され、スイッチＳＷ２は正転入力端子５とＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートとの間の接続関係を切り替えるために使用される。スイッチＳＷ１、ＳＷ２により、反転入力端子４と正転入力端子５の一方がＮＭＯＳトランジスタＭＮ１、ＭＮ２のうちの一方のゲートに接続され、反転入力端子４と正転入力端子５の他方がＮＭＯＳトランジスタＭＮ１、ＭＮ２のうちの他方のゲートに接続される。
【００６９】
同様に、スイッチＳＷ３は反転入力端子４とＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとの間の接続関係を切り替えるために使用され、スイッチＳＷ４は正転入力端子５とＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとの間の接続関係を切り替えるために使用される。スイッチＳＷ３、ＳＷ４により、反転入力端子４と正転入力端子５の一方がＰＭＯＳトランジスタＭＰ１のゲートに接続され、他方がＰＭＯＳトランジスタＭＰ２のゲートに接続される。
【００７０】
また、スイッチＳＷ５、ＳＷ６は、中間段２において、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインと、ＰＭＯＳトランジスタＭＰ５、ＭＰ６のソースとの間の接続関係を切り替えるために使用される。スイッチＳＷ５、ＳＷ６により、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のうちの一方のドレインが、ＰＭＯＳトランジスタＭＰ５のソースに接続され、他方がＰＭＯＳトランジスタＭＰ６のソースに接続される。
【００７１】
更に、スイッチＳＷ７、ＳＷ８は、中間段２において、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレインと、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソースとの間の接続関係を切り替えるために使用される。スイッチＳＷ７、ＳＷ８により、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のうちの一方のドレインが、ＮＭＯＳトランジスタＭＮ５のソースに接続され、他方がＮＭＯＳトランジスタＭＮ６のソースに接続される。
【００７２】
上述のスイッチＳＷ１〜ＳＷ８を適宜の時間間隔で切り替えることにより、オフセット電圧を時間的にキャンセルすることができる。
【００７３】
図１０は、正電源電圧ＶＤＤ、負電源電圧ＶＳＳに加え、中間電源電圧ＶＭＬ、ＶＭＨの供給を受けて動作するデータ線ドライバの出力アンプ回路の構成の例を示している。当該出力アンプ回路は、液晶表示パネルのデータ線を正側の駆動電圧で駆動する正側アンプ３００Ａと、データ線を負側の駆動電圧で駆動する負側アンプ３００Ｂとを備えている。正側アンプ３００Ａには、正電源電圧ＶＤＤと、負電源電圧ＶＳＳと、中間電源電圧ＶＭＬが供給される。一方、負側アンプ３００には、正電源電圧ＶＤＤと、負電源電圧ＶＳＳと、中間電源電圧ＶＭＨが供給される。正側アンプ３００Ａとしては、図５Ａ、図６Ａ、図８Ａ、図９Ａの演算増幅器が使用可能である。一方、負側アンプ３００Ｂとしては、図５Ｂ、図６Ｂ、図８Ｂ、図９Ｂの演算増幅器１００Ｂを使用した場合の回路構成を示している。正側アンプ３００Ａ、負側アンプ３００Ｂの出力端子は反転入力端子に接続され、正転入力端子に入力信号が供給される。これにより、正側アンプ３００Ａ、負側アンプ３００Ｂは電圧フォロワとして動作する。この時、正側アンプ３００Ａの正転入力端子には正側Ｄ／Ａコンバータが接続され、正の階調電圧で駆動すべき画素の階調を示す画素データに対応する階調電圧が正側Ｄ／Ａコンバータから正転入力端子に供給される。同様に、負側アンプ３００Ｂの正転入力端子には負側Ｄ／Ａコンバータが接続され、負の階調電圧で駆動すべき画素の階調を示す画素データに対応する階調電圧が負側Ｄ／Ａコンバータから正転入力端子に供給される。
【００７４】
ここで、正側アンプ３００Ａに図５Ａ、図６Ａ、図８Ａ、図９Ａの演算増幅器を適用した場合、特定の条件下において出力段３のＭＯＳトランジスタ（ＭＰ８、ＭＮ８）に異常に大きなアイドリング電流が流れるという問題が発生し得る。以下、この問題について説明する。図１１は、正側アンプ３００に図６Ａの演算増幅器１００Ａを使用した場合の回路構成の一部を示す図であり、図１２の各図は、出力段３のＮＭＯＳトランジスタＭＮ８の動作を示す図である。詳細には、図１２（ａ）は、中間電源電圧ＶＭＬとＮＭＯＳトランジスタＭＮ８のゲート電位との関係を表したグラフであり、図１２（ｂ）はＮＭＯＳトランジスタＭＮ８のゲート−ソース間電圧と出力段３のアイドリング電流Iｉｄｌｅの関係を示したグラフであり、図１２（ｃ）は、図１２（ａ）、（ｂ）のグラフの関係から導き出された中間電源電圧ＶＭＬとアイドリング電流Iｉｄｌｅの関係を示すグラフである。ここで、図１２の各図は、中間電源電圧ＶＭＬが電源電圧ＶＤＤの２分の１である場合の例を図示している。以下では、正側アンプ３００に図６Ａの演算増幅器１００Ａを使用した場合について説明するが、ＮＭＯＳトランジスタＭＮ８のソースに中間電源電圧ＶＭＬが供給され、ＮＭＯＳトランジスタＭＮ８のバックゲートが接地される場合（即ち、図５Ａ、図８Ａ、図９Ａの演算増幅器を適用した場合）でも同じ議論が成立することに留意されたい。
【００７５】
図１２（ａ）に図示されているように、ＮＭＯＳトランジスタＭＮ８のゲート電位ＶＧは、中間電源電圧ＶＭＬが３Ｖ程度より低い範囲ではほぼ一定しであり、３Ｖを超えると急激に増大する。一方、図１２（ｂ）に図示されているように、アイドリング電流Iidelが立ち上がるＮＭＯＳトランジスタＭＮ８のソース−ゲート間電圧ＶＧＳ（ＭＮ８）は中間電源電圧ＶＭＬに依存し、中間電源電圧ＶＭＬが低いとアイドリング電流Iidelが立ち上がるＮＭＯＳトランジスタＭＮ８のソース−ゲート間電圧ＶＧＳ（ＭＮ８）も低くなる。この結果、図１２（ｃ）に図示されているように、中間電源電位ＶＭＬが異常に下がると、異常に大きなアイドリング電流Ｉｉｄｌｅが流れる。
【００７６】
同様の問題は、負側アンプ３００ＢのＰＭＯＳトランジスタＭＰ８のソースに中間電源電圧ＶＭＨが供給され、ＰＭＯＳトランジスタＭＰ８のバックゲートに正電源電圧ＶＤＤが供給される場合（即ち、図５Ｂ、図６Ｂ、図８Ｂ、図９Ｂの演算増幅器１００Ｂを適用した場合）についても生じ得る。この場合でも、中間電源電圧ＶＭＨが過度に低下すると、アイドリング電流Ｉｉｄｌｅが増大するという問題が生じる。
【００７７】
図１３乃至図１５は、異常に大きいアイドリング電流Ｉｉｄｌｅが流れるという問題を解消するための半導体装置の構成を示している。図１３の半導体装置は、正側アンプ３００Ａ、負側アンプ３００Ｂを制御するための制御回路として比較器３１を備えている。比較器３１は、２つの反転入力端子と一つの正転入力端子とを有している。一方の反転入力端子に中間電源電圧ＶＭＨが入力され、他方の反転入力端子に中間電源電圧ＶＭＬが入力され、正転入力端子には基準電圧ＶＲＥＦが入力される。この基準電圧ＶＲＥＦの設定においては、図１２（ｃ）に図示されているような異常なアイドリング電流が流れる中間電源電圧ＶＭＬ、ＶＭＨが求められ、異常なアイドリング電流が流れる中間電源電圧ＶＭＬ、ＶＭＨよりも高くなるように基準電圧ＶＲＥＦが設定される。中間電源電圧ＶＭＨ、ＶＭＬの少なくとも一方が基準電圧ＶＲＥＦよりも低くなると、比較器３１の出力がアサートされ（本実施形態ではハイレベルにされ）、比較器３１の出力のアサートに応答して正側アンプ３００Ａ、負側アンプ３００Ｂが非活性化される。正側アンプ３００Ａ、負側アンプ３００Ｂの非活性化の方法としては、例えば、正電源電圧ＶＤＤ及び中間電源電圧ＶＭＬ、ＶＭＨの供給を停止することが挙げられる。これにより、中間電源電圧ＶＭＨ、ＶＭＬが過度に低下したときにアイドリング電流Ｉｉｄｌｅが増大する問題を解消できる。
【００７８】
なお、中間電源電圧ＶＭＨと中間電源電圧ＶＭＬとが同一である場合には、中間電源電圧ＶＭＨと中間電源電圧ＶＭＬの一方のみが比較器３１に入力されてもよい。この場合でも、入力された中間電源電圧と基準電圧ＶＲＥＦとの比較の結果に応じて正側アンプ３００Ａ、負側アンプ３００Ｂが非活性化される。
【００７９】
ここで、２つの反転入力端子を持つ比較器３１は、様々に構成され得る。例えば、図１４に図示されているように、比較器３１は、２つの２入力比較器３２、３３と、ＯＲ回路３４とを備えていてもよい。比較器３２の反転入力端子には中間電源電圧ＶＭＨが入力され、比較器３３の反転入力端子には中間電源電圧ＶＭＬが入力される。比較器３２、３３の正転入力端子には、基準電圧ＶＲＥＦが共通に入力される。比較器３２、３３の出力端子は、ＯＲ回路３４の入力端子に接続される。ＯＲ回路３４の出力が、比較器３１の出力に相当する働きをする。このような構成の比較器３１は、中間電源電圧ＶＭＨ、ＶＭＬの少なくとも一方が基準電圧ＶＲＥＦより低くなったときに、比較器３１の出力がハイレベルにプルアップされる。比較器３１の出力のプルアップに応答して正側アンプ３００Ａ、負側アンプ３００Ｂを非活性化することにより、異常に大きいアイドリング電流が流れることが防がれている。
【００８０】
図１５は、図１３の比較器３１の実際のトランジスタレベルの構成を示す回路図である。入力差動段としては、２つのＰＭＯＳソースフォロワが使用される。第１のＰＭＯＳソースフォロワは、定電流源Ｉ３１とＰＭＯＳトランジスタＭＰ３１とを備えている。ＰＭＯＳトランジスタＭＰ３１のゲートは、比較器３１の正転入力端子として使用され、基準電圧ＶＲＥＦが供給される。ＰＭＯＳトランジスタＭＰ３１のドレインは、負電源線（ＶＳＳ）に接続されている。ＰＭＯＳトランジスタＭＰ３１のソースは、第１のＰＭＯＳソースフォロワの出力として使用され、次差動段のＮＭＯＳトランジスタＭＮ３１のゲートに接続される。定電流源Ｉ３１は、ＰＭＯＳトランジスタＭＰ３１のソースに定電流を供給する。一方、第２のＰＭＯＳソースフォロワ比較器３１は、ＰＭＯＳトランジスタＭＰ３２、ＭＰ３３と、定電流源Ｉ３２とを備えている。ＰＭＯＳトランジスタＭＰ３２、ＭＰ３３のゲートは、それぞれ、反転入力端子として使用され、中間電源電圧ＶＭＨ、ＶＭＬが供給される。ＰＭＯＳトランジスタＭＰ３２、ＭＰ３３のドレインは、負電源線（ＶＳＳ）に共通に接続されている。ＰＭＯＳトランジスタＭＰ３２、ＭＰ３３のソースは共通接続されており、その共通接続ソースが、次差動段のＮＭＯＳトランジスタＭＮ３２のゲートに接続されている。定電流源Ｉ３２は、ＰＭＯＳトランジスタＭＰ３２、ＭＰ３３の共通接続ソースに定電流を供給する。その次差動段のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のドレインには負荷回路３５が接続されており、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２の一方のドレイン（図１５ではＮＭＯＳトランジスタＭＮ３２）が出力段３６の入力に接続されている。出力段３６の出力が、比較器３１の出力として使用される。このような構成にすることにより、簡単な回路構成で図１４の回路と同じ動作が実現できる。
【００８１】
以上、説明したように本発明の演算増幅器では、中間段と出力トランジスタのゲートにとの間にソースフォロアが挿入される。ソースフォロアの効果は２種類ある。図３、図５Ａ、図５Ｂの演算増幅器では、カスコード接続された能動負荷（カレントミラー２ａ、２ｂ）にかかる電圧を上げることにより、トランジスタの設計自由度を上げることができるという効果が得られる。一方、図６Ａ、図６Ｂの演算増幅器では、より低電圧動作が可能になるという効果が得られる。
【００８２】
更に、図６Ｃ、図６Ｄのバイアス回路によれば、安定したバイアス電圧を演算増幅器に供給することができる。加えて、図１３〜図１５のシステム構成によれば、正側アンプに図６Ａの演算増幅器を、負側アンプに図６Ｂの演算増幅器を適用した場合に出力段のＭＯＳトランジスタに異常電流が流れる問題を解消することができる。
【符号の説明】
【００８３】
１：入力段
２：中間段
２ａ、２ｂ：カレントミラー
２ｃ：浮遊電流源
３：出力段
４：反転入力端子
５：正転入力端子
６：出力端子
７：正電源線
８：負電源線
９：中間電源線
１０：中間電源線
１１、１１Ａ、１１Ｂ、１２、１２Ａ、１２Ｂ：ソースフォロア
２１：入力端子
２２：出力端子
２３：正電源線
２４：負電源線
２５：入力端子
２６：出力端子
２７：正電源線
２８：負電源線
３１、３２、３３：比較器
３４：ＯＲ回路
３５：負荷回路
３６：出力段
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ１１、ＭＮ２０、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ３１、ＭＮ３２：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ１１、ＭＰ２０、ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、ＭＰ３１、ＭＰ３２：ＰＭ
ＯＳトランジスタ
Ｉ１、Ｉ２、Ｉ３、Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ９、Ｉ１０、ＩＳ１、ＩＳ２、Ｉ３１、Ｉ３２：定電流源
Ｃ１、Ｃ２：位相補償容量
Ｖｏｕｔ：出力電圧
Ｉｎ＋、Ｉｎ−：入力電圧
【図１】
2011050040.tif 000005
【図２Ａ】
2011050040.tif 000006
【図２Ｂ】
2011050040.tif 000007
【図３】
2011050040.tif 000008
【図４Ａ】
2011050040.tif 000009
【図４Ｂ】
2011050040.tif 000010
【図５Ａ】
2011050040.tif 000011
【図５Ｂ】
2011050040.tif 000012
【図６Ａ】
2011050040.tif 000013
【図６Ｂ】
2011050040.tif 000014
【図６Ｃ】
2011050040.tif 000015
【図６Ｄ】
2011050040.tif 000016
【図７】
2011050040.tif 000017
【図８Ａ】
2011050040.tif 000018
【図８Ｂ】
2011050040.tif 000019
【図９Ａ】
2011050040.tif 000020
【図９Ｂ】
2011050040.tif 000021
【図１０】
2011050040.tif 000022
【図１１】
2011050040.tif 000023
【図１２】
2011050040.tif 000024
【図１３】
2011050040.tif 000025
【図１４】
2011050040.tif 000026
【図１５】
2011050040.tif 000027