(57)【要約】【課題】本発明は、歩留まりを向上できると共に、生産性を向上させることのできる半導体装置の製造方法を提供することを課題とする。【解決手段】半導体基板３５に検査用パターン３７及び半導体チップ１１を形成し、次いで、検査用端子接続面３９Ａ、電極パッド２３の接続面２３Ａ、及び保護膜２５上に、感光性レジスト膜４１を形成し、次いで、感光性レジスト膜４１を、マスク（図示せず）を介して露光し、その後、現像処理することで、感光性レジスト膜４１に、検査用パターン３７及び切断領域Ｃよりも幅広形状とされた貫通溝４３を形成し、次いで、感光性レジスト膜を４１介したウエットブラスト処理により、検査用パターン３７を除去すると共に、貫通溝４３と対向する部分の保護膜２５、及び貫通溝５１と対向する部分の半導体基板３５に溝５１を一括形成する。【選択図】図１４
2011014681.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記スクライブ領域に対応する部分の前記半導体基板の第１の面に配置され、検査用端子接続面を有し、電気特性を検査するための検査用パターンと、複数の前記半導体チップ形成領域に対応する部分の前記半導体基板の第１の面に配置される半導体素子、該半導体素子と電気的に接続され、接続面を有する電極パッド、及び前記半導体素子を覆うと共に、前記電極パッドの接続面及び前記検査用端子接続面を露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用端子接続面、前記電極パッドの接続面、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝と対向する部分の前記保護膜、及び前記貫通溝と対向する部分の前記半導体基板に溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッドの接続面に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、複数の前記半導体素子を個片化する切断工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト膜は、感光性レジスト膜であり、
前記貫通溝形成工程では、前記感光性レジスト膜を、マスクを介して露光し、その後、露光された前記感光性レジスト膜を現像処理することで、前記貫通溝を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記溝は、連続する１つの溝であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記配線パターンは、外部接続端子が配設させる端子接続面を有した外部接続用パッド部を有しており、
前記配線パターン形成工程と前記切断工程との間に、前記配線パターン形成面に、前記端子接続面を露出する開口部を有したソルダーレジスト層を形成するソルダーレジスト層形成工程と、
前記ソルダーレジスト層形成工程後、前記端子接続面に前記外部接続端子を形成する外部接続端子形成工程と、を設け、
前記切断工程では、前記切断領域に対応する部分の前記半導体基板、前記絶縁樹脂層、及び前記ソルダーレジスト層を切断することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記外部接続端子形成工程と前記切断工程との間に、前記半導体基板の第１の面の反対側に位置する前記半導体基板の第２の面側から前記半導体基板を薄板化する半導体基板薄板化工程をさらに設けたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に設けられた複数の半導体チップ形成領域に電極パッドを有した半導体チップを形成すると共に、半導体基板に設けられたスクライブ領域に検査用パターンを形成する工程と、電極パッドに内部接続端子を形成する工程と、内部接続端子と接続された配線パターンを形成する工程と、スクライブ領域に対応する部分の半導体基板を切断することで複数の半導体チップを個片化する工程と、を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置には、平面視した状態で半導体チップと略同じ大きさとされたＣＳＰ（Chip size package）と呼ばれる半導体装置がある（図１参照）。
【０００３】
図１は、従来の半導体装置の断面図である。
【０００４】
図１を参照するに、従来の半導体装置２００は、半導体チップ２０１と、検査用パターン２０２と、内部接続端子２０３と、絶縁樹脂層２０４と、配線パターン２０５と、ソルダーレジスト層２０７と、外部接続端子２０８とを有する。
【０００５】
半導体チップ２０１は、半導体基板２１１と、半導体素子２１２と、電極パッド２１３と、保護膜２１６とを有する。
【０００６】
半導体基板２１１は、薄板化された基板であり、半導体素子２１２が形成される素子形成面２１１Ａを有する。半導体基板２１１は、素子形成面２１１Ａ側に配置され、半導体素子２１２を囲む切り欠き部２２１を有する。
【０００７】
半導体素子２１２は、素子形成面２１１Ａに形成されている。電極パッド２１３は、半導体素子２１２上に設けられている。電極パッド２１３は、半導体素子２１２と電気的に接続されている。電極パッド２１３は、接続面２１３Ａを有する。
【０００８】
保護膜２１６は、電極パッド２１３の接続面２１３Ａ及び検査用電極２２４の検査用端子接続面２２４Ａを露出するように、半導体素子２１２及び素子形成面２１１Ａに設けられている。
【０００９】
検査用パターン２０２は、電気的な特性を検査するためのパターンである。検査用パターン２０２は、検査用パターン本体２２３（ＴＥＧ（Test Element Group））と、検査用端子接続面２２４Ａを有する検査用電極２２４とを有する。検査用パターン本体２２３は、素子形成面２１１Ａの外周部に設けられている。検査用電極２２４は、検査用パターン本体２２３上に設けられている。検査用電極２２４は、検査用パターン本体２２３と電気的に接続されている。検査用端子接続面２２４Ａは、検査装置（例えば、プローバ）の端子（図示せず）が接続される面である。
【００１０】
内部接続端子２０３は、電極パッド２１３の接続面２１３Ａに設けられている。内部接続端子２０３は、平坦な接続面２０３Ａを有する。
【００１１】
絶縁樹脂層２０４は、半導体チップ２０１、内部接続端子２０３の側面、検査用パターン２０２、及び切り欠き部２２１を覆うように設けられている。
【００１２】
このように、切り欠き部２２１を設け、切り欠き部２２１及び半導体チップ１１の側面を覆う絶縁樹脂層２０４を設けることにより、後述する図８に示す工程において、複数の半導体装置２００を個片化する際、絶縁樹脂層２０４と半導体基板２１１との剥離を防止できる。
【００１３】
絶縁樹脂層２０４は、内部接続端子２０３の接続面２０３Ａを露出している。絶縁樹脂層２０４は、内部接続端子２０３の接続面２０３Ａに対して略面一とされた平坦な配線パターン形成面２０４Ａを有する。
【００１４】
配線パターン２０５は、配線パターン形成面２０４Ａに設けられている。配線パターン２０５は、内部接続端子２０３の接続面２０３Ａと接続されている。これにより、配線パターン２０５は、内部接続端子２０３を介して、半導体チップ２０１と電気的に接続されている。配線パターン２０５は、外部接続端子２０８が配設される端子接続面２０５Ａを有する。
【００１５】
ソルダーレジスト層２０７は、配線パターン形成面２０４Ａに設けられている。ソルダーレジスト層２０７は、端子接続面２０５Ａを露出する開口部２０７Ａを有する。
【００１６】
外部接続端子２０８は、端子接続面２０５Ａに設けられている。外部接続端子２０８は、半導体装置２００をマザーボード等の実装基板（図示せず）に実装する際、実装基板のパッド（図示せず）と接続される端子である。
【００１７】
図２〜図８は、従来の半導体装置の製造工程を示す図である。図２〜図７において、Ｊは半導体チップ形成領域（以下、「半導体チップ形成領域Ｊ」という）、Ｋはスクライブ領域（以下、「スクライブ領域Ｋ」という）、Ｌは半導体基板２３１が切断される領域（以下、「切断領域Ｌ」という）をそれぞれ示している。また、図２〜図８において、従来の半導体装置２００と同一構成部分には同一符号を付す。
【００１８】
図２〜図８を参照して、従来の半導体装置２００の製造方法について説明する。
【００１９】
始めに、図２に示す工程では、複数の半導体チップ形成領域Ｊと、複数の半導体チップ形成領域Ｊを囲むスクライブ領域Ｋと、スクライブ領域Ｋに設けられ、スクライブ領域Ｋよりも幅の狭い切断領域Ｌとを有した半導体基板２３１（図２に示す半導体基板２１１の母材）を準備する。この段階では、半導体基板２３１は、薄板化されていない。また、スクライブ領域Ｋは、直交する複数の帯状の領域により構成されている。
【００２０】
次いで、複数の半導体チップ形成領域Ｊに対応する部分の半導体基板２３１の面２３１Ａに半導体チップ２０１を形成すると共に、スクライブ領域Ｋに対応する部分の半導体基板２３１の面２３１Ａに検査用パターン２０２を形成する。
【００２１】
その後、検査用端子接続面２２４Ａに検査装置（例えば、プローバ）の端子（図示せず）を接触させて、検査用パターン２０２の電気的な特性の検査を行う。
【００２２】
次いで、図３に示す工程では、ダイシングにより、直交する複数の帯状の領域により構成されたスクライブ領域Ｋに、検査用パターン２０２を除去するための溝２３３を形成する。このとき、溝２３３の両側に、ダイシングにより除去できなかった部分の検査用パターン２０２が残る。
【００２３】
なお、ダイシングによる加工は、１ライン毎行うため、図２に示す構造体を複数回ダイシングすることで、溝２３３を形成する。溝２３３の幅Ｍは、スクライブ領域Ｋの幅よりも狭く、かつ切断領域Ｌの幅よりも広い。スクライブ領域Ｋの幅が１００μｍ、切断領域Ｌの幅が４０μｍの場合、溝２３３の幅Ｍは、例えば、６０μｍとすることができる。
【００２４】
次いで、図４に示す工程では、電極パッド２１３の接続面２１３Ａに内部接続端子２１３を形成する。この段階では、内部接続端子２１３は、先鋭形状とされている。
【００２５】
次いで、図５に示す工程では、図４に示す構造体の上面に、半硬化状態とされたシート状絶縁樹脂（絶縁樹脂層２０４の母材）を圧着させ、シート状絶縁樹脂を完全に硬化させることで、内部接続端子２０３に平坦な接続面２０３Ａを形成すると共に、溝２３３を充填し、かつ複数の半導体チップ２０１を覆う絶縁樹脂層２０４を形成する。
【００２６】
次いで、図６に示す工程では、周知の手法により、絶縁層２０４に設けられた配線パターン形成面２０４Ａに配線パターン２０５を形成し、次いで、開口部２０７Ａを有したソルダーレジスト層２０７と、外部接続端子２０８とを順次形成する。
【００２７】
次いで、図７に示す工程では、半導体基板２３１の面２３１Ａの反対側に位置する半導体基板２３１の面２３１Ｂ側から半導体基板２３１を薄板化する。これにより、複数の半導体チップ形成領域Ｊに半導体装置２００に相当する構造体が形成される。この段階では、複数の半導体装置２００は、個片化されていない。
【００２８】
次いで、図８に示す工程では、切断領域Ｌに対応する部分の図７に示す構造体を切断して、複数の半導体装置２００を個片化する。これにより、複数の半導体装置２００が製造される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２００１−１６８２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかしながら、従来の半導体装置２００の製造方法では、位置決め精度の悪い（言い換えれば、被加工物の切断位置に対するダイシングブレードの位置精度の悪い）ダイシングにより、検査用パターン２０２の除去を行っていた。そのため、ダイシングブレードの位置精度を考慮して、溝２３３の幅Ｍをスクライブ領域Ｋの幅よりもかなり小さくする必要があった。
【００３１】
このように、スクライブ領域Ｋの幅に対して溝２３３の幅Ｍをかなり小さくして、検査用パターン２０２を除去した場合、溝２３３の両側に除去しきれなかった検査用パターン２０２が残ってしまう（図３参照）。
【００３２】
このような場合、検査用パターン２０２は脆弱であるので、検査用パターン２０２の剥離やチッピングが発生して、半導体装置２００の歩留まりが低下してしまうというという問題があった。
【００３３】
また、従来の半導体装置２００の製造方法では、半導体基板２３１と絶縁樹脂層２０４との密着性が弱いため、絶縁樹脂層２０４が形成された半導体基板２３１を切断する際（図８に示す工程）、半導体基板２３１（半導体基板２１１）から絶縁樹脂層２０４が剥がれて、半導体装置２００の歩留まりが低下してしまうというという問題があった。
【００３４】
さらに、従来の半導体装置２００の製造方法では、複数回ダイシングすることで溝２３３を形成していたため、半導体装置２００の製造時間が長くなってしまう（言い換えれば、半導体装置２００の生産性が低下してしまう）という問題があった。
【００３５】
そこで本発明は、上述した問題点に鑑みなされたものであり、歩留まりを向上できると共に、生産性を向上させることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３６】
本発明の一観点によれば、複数の半導体チップ形成領域と、複数の前記半導体チップ形成領域を囲むスクライブ領域と、該スクライブ領域に設けられ、該スクライブ領域よりも幅の狭い切断領域とを備えた半導体基板を準備する半導体基板準備工程と、
前記スクライブ領域に対応する部分の前記半導体基板の第１の面に配置され、検査用端子接続面を有し、電気特性を検査するための検査用パターンと、複数の前記半導体チップ形成領域に対応する部分の前記半導体基板の第１の面に配置される半導体素子、該半導体素子と電気的に接続され、接続面を有する電極パッド、及び前記半導体素子を覆うと共に、前記電極パッドの接続面及び前記検査用端子接続面を露出する保護膜を有する半導体チップと、を形成する検査用パターン及び半導体チップ形成工程と、
前記検査用端子接続面、前記電極パッドの接続面、及び前記保護膜上に、レジスト膜を形成するレジスト膜形成工程と、
前記レジスト膜に、前記スクライブ領域よりも幅が狭く、かつ前記検査用パターン及び前記切断領域よりも幅広形状とされた貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記レジスト膜を介したウエットブラスト処理により、前記検査用パターンを除去すると共に、前記貫通溝と対向する部分の前記保護膜、及び前記貫通溝と対向する部分の前記半導体基板に溝を一括形成する検査パターン除去及び溝形成工程と、
前記検査パターン除去及び溝形成工程後に前記レジスト膜を除去するレジスト膜除去工程と、
前記レジスト膜除去工程後に前記電極パッドの接続面に内部接続端子を形成する内部接続端子形成工程と、
シート状絶縁樹脂を前記内部接続端子、前記保護膜、及び前記溝に圧着させることで、前記内部接続端子に平坦な接続面を形成すると共に、前記シート状絶縁樹脂で充填して、前記シート状絶縁樹脂を母材とする絶縁樹脂層を形成する絶縁樹脂層形成工程と、
前記内部接続端子の接続面が露出するまで前記絶縁樹脂層を除去することで、前記絶縁樹脂層に配線形成面を形成する配線形成面形成工程と、
前記配線形成面に前記内部接続端子の接続面と接続された配線パターンを形成する配線パターン形成工程と、
前記配線パターン形成工程後に、複数の前記半導体素子を個片化する切断工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００３７】
本発明によれば、検査用パターン及び半導体チップ形成工程後に、検査用端子接続面、電極パッドの接続面、及び保護膜上に、レジスト膜を形成し、次いで、レジスト膜に、スクライブ領域よりも幅が狭く、かつ検査用パターン及び切断領域よりも幅広形状とされた貫通溝を形成することにより、スクライブ領域の幅と略等しい幅（スクライブ領域の幅よりは少し狭い幅）を有した貫通溝を形成することが可能となる。
【００３８】
これにより、スクライブ領域の幅と略等しい幅とされた貫通溝を有するレジスト膜を介したウエットブラスト処理を行うことで、検査用パターンを確実に除去することが可能となるため、半導体装置の歩留まりを向上させることができる。
【００３９】
また、ウエットブラスト処理により、検査用パターンを除去すると共に、貫通溝と対向する部分の保護膜、及び貫通溝と対向する部分の半導体基板に溝を形成することにより、貫通溝に露出され、絶縁樹脂層が形成される部分の半導体基板の面が粗化されるため、半導体基板と絶縁樹脂層との密着性を向上させることが可能となるので、半導体装置の歩留まりを向上させることができる。
【００４０】
さらに、ウエットブラスト処理により、貫通溝と対向する部分の保護膜、及び貫通溝と対向する部分の半導体基板に、溝を一括形成することにより、ダイシングを複数回行うことで溝を形成する場合と比較して、短時間で溝を形成することが可能となるため、半導体装置の生産性を向上させることができる。
【００４１】
また、前記レジスト膜は、感光性レジスト膜であり、前記貫通溝形成工程では、前記感光性レジスト膜を、マスクを介して露光し、その後、露光された前記感光性レジスト膜を現像処理することで、前記貫通溝を形成してもよい。
【００４２】
このように、貫通溝形成工程において、感光性レジスト膜を、マスクを介して露光し、その後、露光された感光性レジスト膜を現像処理して貫通溝を形成することにより、感光性レジスト膜に対して位置精度良く貫通溝を形成することが可能となるため、スクライブ領域の幅と略等しい幅（スクライブ領域の幅よりは少し狭い幅）を有した貫通溝を形成することができる。
【発明の効果】
【００４３】
本発明によれば、半導体装置の歩留まりを向上できると共に、半導体装置の生産性を向上させることができる。
【図面の簡単な説明】
【００４４】
【図１】従来の半導体装置の断面図である。
【図２】従来の半導体装置の製造工程を示す図（その１）である。
【図３】従来の半導体装置の製造工程を示す図（その２）である。
【図４】従来の半導体装置の製造工程を示す図（その３）である。
【図５】従来の半導体装置の製造工程を示す図（その４）である。
【図６】従来の半導体装置の製造工程を示す図（その５）である。
【図７】従来の半導体装置の製造工程を示す図（その６）である。
【図８】従来の半導体装置の製造工程を示す図（その７）である。
【図９】本発明の実施の形態に係る半導体装置の断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図１２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図１３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図１４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図１５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図１６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図１７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図１８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図２０】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図２１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【発明を実施するための形態】
【００４５】
以下、図面に基づいて本発明の実施の形態について説明する。
【００４６】
（実施の形態）
図９は、本発明の実施の形態に係る半導体装置の断面図である。
【００４７】
図９を参照するに、本実施の形態の半導体装置１０は、半導体チップ１１と、内部接続端子１３と、絶縁樹脂層１４と、配線パターン１５と、ソルダーレジスト層１７と、外部接続端子１８とを有する。
【００４８】
半導体チップ１１は、半導体基板２１と、半導体素子２２と、電極パッド２３と、保護膜２５とを有する。
【００４９】
半導体基板２１は、薄板化された基板であり、半導体素子２２が形成される素子形成面２１Ａを有する。半導体基板２１は、素子形成面２１Ａ側に形成され、半導体素子２２を囲む切り欠き部２７を有する。切り欠き部２７を構成する部分の半導体基板２１の面は、粗化された面である。切り欠き部２７は、絶縁樹脂層１４により覆われている。
【００５０】
このように、切り欠き部２７を構成する部分の半導体基板２１の面を粗化することにより、切り欠き部２７を構成する部分の半導体基板２１の面と絶縁樹脂層１４との密着性が向上するため、半導体装置１０の歩留まりを向上させることができる。
【００５１】
素子形成面２１Ａを基準としたときの切り欠き部２７の深さは、例えば、１０〜３０μｍとすることができる。半導体基板２１としては、例えば、シリコン基板を用いることができる。半導体基板２１としてシリコン基板を用いる場合、半導体基板２１の厚さは、例えば、１００〜２００μｍとすることができる。
【００５２】
半導体素子２２は、半導体基板２１の素子形成面２１Ａに形成されている。半導体素子２２は、図示していない拡散層、積層された複数の絶縁層、及び該複数の絶縁層に設けられた配線パターン（ビア及び配線）等により構成されている。
【００５３】
電極パッド２３は、半導体素子２２の上面２２Ａに設けられている。電極パッド２３は、内部接続端子１３が配設される接続面２３Ａを有する。電極パッド２３は、半導体素子２２と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌを用いることができる。この場合、電極パッド２３の厚さとしては、例えば、１μｍとすることができる。
【００５４】
保護膜２５は、半導体素子２２の上面２２Ａ及び側面２２Ｂに設けられている。保護膜２５は、電極パッド２３の接続面２３Ａを露出している。保護膜２５としては、例えば、Ｓｉ３Ｎ４膜を用いることができる。保護膜２５としてＳｉ３Ｎ４膜を用いる場合、保護膜２５の厚さは、例えば、０．３〜０．７μｍとすることができる。
【００５５】
内部接続端子１３は、電極パッド２３の接続面２３Ａに設けられている。これにより、内部接続端子１３は、半導体チップ１１と電気的に接続されている。内部接続端子１３は、平坦な接続面１３Ａを有する。内部接続端子１３としては、例えば、バンプ（例えば、Ａｕバンプ）を用いることができる。
【００５６】
絶縁樹脂層１４は、内部接続端子１３の側面、内部接続端子１３が形成されていない部分の電極パッド２３の接続面２３Ａ、保護膜２５、及び切り欠き部２７を覆うように配置されている。絶縁樹脂層１４は、内部接続端子１３の接続面１３Ａを露出している。絶縁樹脂層１４は、平坦な面とされた配線パターン形成面１４Ａを有する。配線パターン形成面１４Ａは、内部接続端子１３の接続面１３Ａに対して略面一となるように構成されている。絶縁樹脂層１４としては、例えば、完全に硬化した樹脂を用いることができる。絶縁樹脂層１４の材料としては、例えば、エポキシ樹脂を用いることができる。
【００５７】
配線パターン１５は、内部接続端子１３の接続面１３Ａ及び配線パターン形成面１４Ａに設けられている。これにより、配線パターン１５は、内部接続端子１３を介して、半導体チップ１１と電気的に接続されている。配線パターン１５は、端子接続面３１Ａを有した外部接続用パッド部３１を有する。配線パターン１５の材料としては、例えば、Ｔｉ層（例えば、厚さは０．１μｍ）と、Ｃｕ層（例えば、厚さは０．５μｍ）とを順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。
【００５８】
ソルダーレジスト層１７は、配線パターン形成面１４Ａに設けられている。ソルダーレジスト層１７は、外部接続用パッド部３１を除いた部分の配線パターン１５を覆っている。ソルダーレジスト層１７は、外部接続用パッド部３１の端子接続面３１Ａを露出する開口部３３を有する。
【００５９】
外部接続端子１８は、外部接続用パッド部３１の端子接続面３１Ａに設けられている。外部接続端子１８は、半導体装置１０をマザーボード等の実装基板（図示せず）に実装する際、実装基板のパッド（図示せず）と接続される端子である。外部接続端子１８としては、例えば、はんだボールを用いることができる。
【００６０】
図１０〜図２１は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図１０〜図２０において、Ａは半導体チップ形成領域（以下、「半導体チップ形成領域Ａ」という）、Ｂはスクライブ領域（以下、「スクライブ領域Ｂ」という）、Ｃは半導体基板３５が切断される領域（以下、「切断領域Ｃ」という）をそれぞれ示している。図１０〜図２１において、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００６１】
図１０〜図２１を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。
【００６２】
始めに、図１０に示す工程では、複数の半導体チップ形成領域Ａと、複数の半導体チップ形成領域Ａを囲むスクライブ領域Ｂと、スクライブ領域Ｂに設けられ、スクライブ領域Ｂよりも幅の狭い切断領域Ｃとを備えた半導体基板３５を準備する（半導体基板準備工程）。
【００６３】
半導体基板３５は、複数の半導体基板２１（図９参照）の母材となる基板である。この段階では、半導体基板３５は、薄板化されていない。また、スクライブ領域Ｂは、直交する複数の帯状の領域により構成されている。半導体基板３５としては、例えば、シリコンウエハを用いることができる。半導体基板３５の厚さは、例えば、７２５μｍとすることができる。
【００６４】
スクライブ領域Ｂの幅は、例えば、１００μｍとすることができる。この場合、切断領域Ｃの幅は、例えば、５０μｍとすることができる。
【００６５】
次いで、図１１に示す工程では、周知の手法により、スクライブ領域Ｂに対応する部分の半導体基板３５の面３５Ａ（第１の面）に配置され、検査用端子接続面３９Ａを有する検査用パターン３７と、複数の半導体チップ形成領域Ａに対応する部分の半導体基板３５の面３５Ａに配置される半導体素子２２、半導体素子２２と電気的に接続され、接続面２３Ａを有する電極パッド２３、及び半導体素子２２（具体的には、半導体素子２２の上面２２Ａ及び側面２２Ｂ）を覆うと共に、電極パッド２３の接続面２３Ａ及び検査用端子接続面３９Ａを露出する保護膜２５を有した半導体チップ１１と、を形成する（検査用パターン及び半導体チップ形成工程）。
【００６６】
ここで、検査用パターン３７について説明する。検査パターン３７は、電気的な検査を行うためのパターンであり、検査用パターン本体３８と、検査用電極３９とを有する。検査用パターン本体３８は、スクライブ領域Ｂに対応する部分の半導体基板３５の面３５Ａに形成されている。検査用パターン本体３８は、ＴＥＧ（Test Element Group）であり、拡散層、絶縁層、及び導体等（図示せず）により構成されている。検査用パターン本体３８の幅Ｄは、検査用電極３９の幅よりも広い。スクライブ領域Ｂの幅が１００μｍの場合、検査用パターン本体３８の幅Ｄは、例えば、７０μｍとすることができる。検査用パターン本体３８は、半導体素子２２と同時に形成する。
【００６７】
検査用電極３９は、検査用パターン本体３８上に形成されている。検査用電極３９は、検査用パターン本体３８に設けられた導体（図示せず）と電気的に接続されている。検査用電極３９は、検査用端子接続面３９Ａを有する。検査用端子接続面３９Ａは、検査用パターン本体３８の電気的特性の検査（図１１に示す工程と図１２に示す工程との間に行う検査）を行う際、図示していない検査装置の検査用端子（例えば、検査装置がプローバの場合、検査用端子はプローブ針）が接触する面である。
【００６８】
検査用電極３９の材料としては、例えば、Ａｌを用いることができる。検査用電極３９の材料としてＡｌを用いる場合、検査用電極３９の厚さは、例えば、１μｍとすることができる。検査用電極３９は、電極パッド２３と同時に形成する。
【００６９】
保護膜２５は、保護膜２５の上面２５Ａが電極パッド２３の接続面２３Ａ及び検査用端子接続面３９Ａに対して略面一になるように形成する。保護膜２５としては、例えば、Ｓｉ３Ｎ４膜を用いることができる。保護膜２５としてＳｉ３Ｎ４膜を用いる場合、保護膜２５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。保護膜２５としてＳｉ３Ｎ４膜を用いる場合、半導体素子２２の上面２２Ａに設けられた部分の保護膜２５の厚さは、例えば、０．３〜０．７μｍとすることができる。
【００７０】
次いで、図１２に示す工程では、検査用端子接続面３９Ａ、電極パッド２３の接続面２３Ａ、及び保護膜２５上に、レジスト膜として感光性レジスト膜４１を形成する（レジスト膜形成工程）。
【００７１】
感光性レジスト膜４１としては、例えば、ドライフィルムレジストを用いることができる。感光性レジスト膜４１としてドライフィルムレジストを用いた場合、感光性レジスト膜４１の厚さは、例えば、２５〜３５μｍとすることができる。
【００７２】
次いで、図１３に示す工程では、感光性レジスト膜４１を、マスク（図示せず）を介して露光し、その後、現像処理することで、感光性レジスト膜４１に、スクライブ領域Ｂよりも幅が狭く、かつ検査用パターン３７及び切断領域Ｃよりも幅広形状とされた貫通溝４３を形成する（貫通溝形成工程）。
【００７３】
具体的には、図１２に示すレジスト膜形成工程において、ポジ型のドライフィルムレジストを用いて感光性レジスト膜４１を形成した場合、貫通溝４３の形成領域に対応する部分の感光性レジスト膜４１の上面４１Ａを露出する開口部を有したマスク（図示せず）を準備し、このマスクに形成された開口部を介して、貫通溝４３の形成領域に対応する部分の感光性レジスト膜４１に光を照射し、その後、感光性レジスト膜４１を現像処理して、光が照射された部分の感光性レジスト膜４１を除去することで、貫通溝４３を形成する。
【００７４】
上記貫通溝４３が形成された感光性レジスト膜４１は、ウエットブラスト処理により、後述する図１４に示す工程において、検査用パターン３７を除去するためのマスクである。
【００７５】
このように、検査用パターン及び半導体チップ形成工程後に、検査用端子接続面３９Ａ、電極パッド２３の接続面２３Ａ、及び保護膜２５上に、感光性レジスト膜４１を形成し、次いで、感光性レジスト膜４１を、マスクを介して露光し、その後、現像処理して、感光性レジスト膜４１に貫通溝４３を形成することにより、感光性レジスト膜４１に対して位置精度良く貫通溝４３を形成することが可能であり、また、ウエットブラスト法ではチッピングが発生しにくいため、スクライブ領域Ｂの幅と略等しい幅（スクライブ領域Ｂの幅よりは少し狭い幅）を有した貫通溝４３を形成することができる。
【００７６】
貫通溝４３の幅Ｄは、例えば、スクライブ領域Ｂの幅よりも１０μｍ小さい値とすることができる。具体的には、スクライブ領域Ｂの幅が１００μｍ、検査用パターン本体３８の幅Ｄが７０μｍの場合、貫通溝４３の幅Ｅは、例えば、９０μｍとすることができる。
【００７７】
貫通溝４３は、例えば、連続する１つの溝となるように形成するとよい。これにより、切断領域Ｃに対応する部分の半導体基板３５の厚さを均一な厚さにすることが可能となるため、後述する図２１に示す工程において、図２０に示す半導体基板３５を切断する際、半導体基板３５を容易に切断することができる。
【００７８】
次いで、図１４に示す工程では、図１３に示す構造体の上方に、ウエットブラスト装置４５を配置し、次いで、貫通溝４３を有した感光性レジスト膜４１を介したウエットブラスト処理により、図１３に示す構造体の上面側全体に攪拌された混合液を噴射することで、貫通溝４３の下方に配置された検査用パターン３７を除去すると共に、貫通溝４３と対向する部分の保護膜２５及び半導体基板３５に溝５１を一括形成する（検査パターン除去及び溝形成工程）。
【００７９】
ここで、ウエットブラスト装置４５及びウエットブラスト処理について説明する。ウエットブラスト装置４５は、液体４７と粒子４８とが混合された混合液全体を均一に攪拌し、この攪拌した混合液を噴射ノズル４６から圧縮空気の力を使って、被加工物（本実施の形態の場合、図１３に示す構造体）に対して高速に噴射する構成とされた装置である。
【００８０】
ウエットブラスト処理とは、上記説明したウエットブラスト装置４５を用いた処理のことである。上記混合液を構成する粒子４８としては、例えば、アルミナ（粒径は、例えば、１０〜２０μｍ）を用いることができる。混合液に含まれるアルミナの濃度は、例えば、１４vol％とすることができる。また、上記混合液を構成する液体４７としては、例えば、水を用いることができる。上記混合液を噴射する際の噴射圧力は、例えば、０．２５ＭＰａとすることができる。
【００８１】
このように、スクライブ領域Ｂの幅と略等しい幅とされた貫通溝４３を有する感光性レジスト膜４１全体に、攪拌された混合液を噴射する（ウエットブラスト処理する）ことで、スクライブ領域Ｂに形成された全ての検査用パターン３７を確実に除去することが可能となる。これにより、半導体チップ１１の外周部に税脆弱な検査パターン３７が残ることがなくなるため、半導体装置１０の歩留まりを向上させることができる。
【００８２】
また、ウエットブラスト処理により、貫通溝４３と対向する部分の保護膜２５、及び貫通溝４３と対向する部分の半導体基板３５に溝５１を形成することにより、絶縁樹脂層１４が形成される部分の半導体基板３５の面が粗化されるため、半導体基板３５と絶縁樹脂層１４との密着性を向上させることが可能となるので、半導体装置１０の歩留まりを向上させることができる。
【００８３】
さらに、貫通溝４３を有した感光性レジスト膜４１を介したウエットブラスト処理により、図１３に示す構造体の上面側全体に攪拌された混合液を噴射する（ウエットブラスト処理）ことで、貫通溝４３と対向する部分の保護膜２５及び半導体基板３５に溝５１を一括形成することが可能となるので、ダイシングを用いて溝５１を形成した場合と比較して半導体装置１０の生産性を向上させることができる。
【００８４】
半導体基板３５に形成された部分の溝５１の深さは、例えば、５〜１５μｍとすることができる。溝５１の幅Ｆは、貫通溝４３の幅Ｅと略等しい値にすることができる。具体的には、溝５１の幅Ｆは、例えば、８０μｍとすることができる。ウエットブラスト処理された部分の半導体基板３５の表面粗さは、ブレードにより形成した溝よりも大きい。そのため、絶縁樹脂層１４と半導体基板３５との密着性を向上させることができる。
【００８５】
次いで、図１５に示す工程では、図１４に示すウエットブラスト装置４５から複数の半導体チップ１１、感光性レジスト膜４１、及び溝５１が形成された半導体基板３５を取り出し、次いで、感光性レジスト膜４１を除去する（レジスト膜除去工程）。
【００８６】
次いで、図１６に示す工程では、電極パッド２３の接続面２３Ａに内部接続端子１３を形成する（内部接続端子形成工程）。
【００８７】
この段階では、内部接続端子１３は、先鋭形状とされている。内部接続端子１３としては、例えば、バンプ（例えば、Ａｕバンプ）を用いることができる。内部接続端子１３としてＡｕバンプを用いる場合、内部接続端子１３は、例えば、ワイヤボンディング装置を用いて形成することができる。
【００８８】
次いで、図１７に示す工程では、平板５３の平坦な面５３Ａに配置され、半硬化状態とされたシート状絶縁樹脂（絶縁樹脂層１４の母材）を複数の内部接続端子１３、保護膜２５、及び溝５１に圧着させることで、平板５３の平坦な面５３Ａと接触する部分の内部接続端子１３に平坦な接続面１３Ａを形成すると共に、溝５１を半硬化状態とされたシート状絶縁樹脂で充填し、その後、半硬化状態とされたシート状絶縁樹脂を完全に硬化させることで絶縁樹脂層１４を形成する（絶縁樹脂層形成工程）。
【００８９】
このとき、内部接続端子１３の接続面１３Ａ上に、絶縁樹脂層１４が残る。シート状絶縁樹脂の材料としては、例えば、熱硬化性のエポキシ樹脂を用いることができる。この場合、半硬化状態とされたシート状絶縁樹脂を加熱することで、シート状絶縁樹脂を完全に硬化させる。
【００９０】
次いで、図１８に示す工程では、内部接続端子１３の平坦な接続面１３Ａが露出するまで絶縁樹脂層１４を除去（絶縁樹脂層１４にフィラーが含まれる場合、フィラーも除去）することで、絶縁樹脂層１４に平坦な配線形成面１４Ａを形成（配線形成面形成工程）し、その後、配線形成面１４Ａを洗浄する。
【００９１】
具体的には、例えば、絶縁樹脂層１４をアッシングすることで、内部接続端子１３の接続面１３Ａが露出するまで絶縁樹脂層１４を除去し、その後、スクラバ洗浄により配線形成面１４Ａを洗浄する。
【００９２】
次いで、図１９に示す工程では、周知の手法により、内部接続端子１３の接続面１３Ａと接続された配線パターン１５を形成する（配線パターン形成工程）。
【００９３】
具体的には、配線パターン１５は、例えばセミアディティブ法により形成することができる。配線パターン１５の材料としては、例えば、Ｔｉ層（例えば、厚さは０．１μｍ）と、Ｃｕ層（例えば、厚さは０．５μｍ）とを順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。
【００９４】
次いで、周知の手法により、端子接続面３１Ａを露出する開口部３３を有したソルダーレジスト層１７を形成する（ソルダーレジスト層形成工程）。
【００９５】
その後、周知の手法により、端子接続面３１Ａに外部接続端子１８を形成する（外部接続端子形成工程）。外部接続端子１８としては、例えば、はんだボールを用いることができる。
【００９６】
次いで、図２０に示す工程では、半導体基板３５の３５Ａの反対側に位置する半導体基板３５の面３５Ｂ（第２の面）側から半導体基板３５を薄板化する（半導体基板薄板化工程）。
【００９７】
これにより、複数の半導体チップ形成領域Ａに、半導体装置１０に相当する構造体が形成される。この段階では、複数の半導体装置１０は、個片化されていない。
【００９８】
半導体基板３５の薄板化には、例えば、バックサイドグラインダを用いることができる。また、薄板化された半導体基板３５の厚さは、例えば、１００〜５００μｍとすることができる。
【００９９】
次いで、図２１に示す工程では、溝５１よりも幅の狭いダイシングブレードを用いて、図２０に示す切断領域Ｃに対応する部分の絶縁樹脂層１４、半導体基板３５、及びソルダーレジスト層１７を切断することで、複数の半導体素子１１を個片化する（切断工程）。これにより、図２１に示すように、複数の半導体装置１０が個片化される。
【０１００】
本実施の形態の半導体装置によれば、スクライブ領域Ｂの幅と略等しい幅とされた貫通溝４３を有する感光性レジスト膜４１全体に、攪拌された混合液を噴射する（ウエットブラスト処理する）ことで、スクライブ領域Ｂに形成された全ての検査用パターン３７を確実に除去することが可能となる。これにより、半導体チップ１１の外周部に脆弱な検査パターン３７が残ることがなくなるため、半導体装置１０の歩留まりを向上させることができる。
【０１０１】
また、ウエットブラスト処理により、貫通溝４３と対向する部分の保護膜２５、及び貫通溝４３と対向する部分の半導体基板３５に溝５１を形成することにより、絶縁樹脂層１４が形成される部分の半導体基板３５の面が粗化されるため、半導体基板３５と絶縁樹脂層１４との密着性を向上させることが可能となるので、半導体装置１０の歩留まりを向上させることができる。
【０１０２】
さらに、貫通溝４３を有した感光性レジスト膜４１を介したウエットブラスト処理により、図１３に示す構造体の上面側全体に攪拌された混合液を噴射する（ウエットブラスト処理）ことで、貫通溝４３と対向する部分の保護膜２５及び半導体基板３５に溝５１を一括形成することが可能となるので、ダイシングを用いて溝５１を形成した場合と比較して半導体装置１０の生産性を向上させることができる。
【０１０３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【０１０４】
１０  半導体装置
１１  半導体チップ
１３  内部接続端子
１３Ａ  接続面
１４  絶縁樹脂層
１５  配線パターン
１７  ソルダーレジスト層
１８  外部接続端子
２１  半導体基板
２１Ａ  素子形成面
２２  半導体素子
２２Ａ，２５Ａ，４１Ａ  上面
２２Ｂ  側面
２３  電極パッド
２３Ａ  接続面
２５  保護膜
２７  切り欠き部
３１  外部接続用パッド部
３１Ａ  端子接続面
３３  開口部
３５  半導体基板
３５Ａ，３５Ｂ，５３Ａ  面
３７  検査パターン
３８  検査用パターン本体
３９  検査用電極
３９Ａ  検査用端子接続面
４３  貫通溝
４５  ウエットブラスト装置
４６  噴射ノズル
４７  液体
４８  粒子
５１  溝
５３  平板
Ａ  半導体チップ形成領域
Ｂ  スクライブ領域
Ｃ  切断領域
Ｄ，Ｅ，Ｆ  幅
【図１】
2011014681.tif 000003
【図２】
2011014681.tif 000004
【図３】
2011014681.tif 000005
【図４】
2011014681.tif 000006
【図５】
2011014681.tif 000007
【図６】
2011014681.tif 000008
【図７】
2011014681.tif 000009
【図８】
2011014681.tif 000010
【図９】
2011014681.tif 000011
【図１０】
2011014681.tif 000012
【図１１】
2011014681.tif 000013
【図１２】
2011014681.tif 000014
【図１３】
2011014681.tif 000015
【図１４】
2011014681.tif 000016
【図１５】
2011014681.tif 000017
【図１６】
2011014681.tif 000018
【図１７】
2011014681.tif 000019
【図１８】
2011014681.tif 000020
【図１９】
2011014681.tif 000021
【図２０】
2011014681.tif 000022
【図２１】
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