(57)【要約】【課題】センスアンプへの反転データの上書きを小規模な制御回路で高速に行う。【解決手段】ワード線ＷＬ０に接続された複数のメモリセルＭＣと、これらメモリセルＭＣに対応して設けられたセンスアンプＳＡ０〜ＳＡｎと、ワード線ＷＬ０が選択されたことに応答してセンスアンプＳＡ０〜ＳＡｎを活性化し、複数のメモリセルＭＣのいずれかに対するデータの書き込みが要求されたことに応答してセンスアンプＳＡ０〜ＳＡｎの駆動能力を一時的に低下させるセンスアンプ制御回路１００とを備える。これにより、センスアンプへの反転データの上書きを高速に行うことができる。しかも、活性化される複数のセンスアンプを個別に制御するのではなく、活性化される複数のセンスアンプに対して一括した制御を行っていることから、センスアンプ制御回路１００の回路規模を縮小することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通のワード線に接続された複数のメモリセルと、
これらメモリセルに対応して設けられた複数のセンスアンプと、
前記ワード線が選択されたことに応答して前記複数のセンスアンプを活性化し、前記複数のメモリセルのいずれかに対するデータの書き込みが要求されたことに応答して前記複数のセンスアンプの駆動能力を一時的に低下させる制御回路と、を備える半導体装置。
【請求項２】
前記制御回路は、前記複数のメモリセルのいずれかに対するデータの書き込みが要求されたことに応答して、前記複数のセンスアンプを一時的に非活性化させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記複数のセンスアンプに動作電圧を供給するドライバトランジスタを含み、前記ワード線が選択されたことに応答して前記ドライバトランジスタの制御電極に第１の電圧を供給し、前記複数のメモリセルのいずれかに対するデータの書き込みが要求されたことに応答して前記ドライバトランジスタの制御電極に前記第１の電圧とは異なる第２の電圧を供給することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の電圧は前記ドライバトランジスタをオンさせる電圧であり、前記第２の電圧は前記ドライバトランジスタをオフさせる電圧であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の電圧はいずれも前記ドライバトランジスタをオンさせる電圧であり、前記制御電極に前記第１の電圧が供給されている場合の前記動作電圧よりも、前記制御電極に前記第２の電圧が供給されている場合の前記動作電圧の方が低いことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記制御回路は、前記複数のセンスアンプに前記動作電圧よりも高いオーバードライブ電圧を供給するオーバードライブ回路を含み、
前記オーバードライブ回路は、前記ワード線が選択された後、前記ドライバトランジスタの制御電極に前記第２の電圧が供給される前に活性化されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のメモリセル及び前記複数のセンスアンプはメモリセルアレイに設けられており、前記制御回路は前記メモリセルアレイの外部において、前記メモリセルアレイの一辺に沿って設けられていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のメモリセル及び前記複数のセンスアンプはメモリセルアレイに設けられており、前記制御回路は前記メモリセルアレイの内部において、前記複数のセンスアンプの配列方向に沿って配置されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のメモリセルに保持されるデータのデータ量は、前記ワード線が選択されることにより減少し、前記複数のセンスアンプが活性化されることによりリストアされることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
複数のメモリセルに其々接続する複数のビット線と、
前記複数のビット線にそれぞれ接続される複数のセンスアンプであって、第１および第２の電源線に共通に接続された複数のセンスアンプと、
アクティブコマンドに応答して活性化するセンスアンプ活性化信号の活性化期間のうち、第１の期間においては前記第１の電源線及び前記第２の電源線間に第１の電圧を供給し、前記センスアンプ活性化信号の活性化期間のうちライトコマンドに応答した第２の期間においては前記第１の電圧の供給を停止する制御回路と、を備えることを特徴とする半導体装置。
【請求項１１】
前記制御回路は、前記第１の期間においては前記第１の電源線及び前記第２の電源線にそれぞれ第１及び第２の電位を供給し、前記第２の期間においては前記第１の電源線への前記第１の電位の供給及び前記第２の電源線への前記第２の電位の供給の少なくとも一方を停止することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記制御回路は、前記第２の期間において前記第１及び前記第２の電源線間への電圧供給を停止することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記制御回路は、前記第２の期間において前記第１及び前記第２の電源線間に前記第１の電圧よりも低い第２の電圧を供給することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記複数のメモリセルは同じワード線に接続されており、前記アクティブコマンドに応答した前記ワード線の活性化に応答して、対応する前記複数のビット線にそれぞれ接続されることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、メモリセルから読み出された微小データを増幅するセンスアンプを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリには、メモリセルから読み出された微小データを増幅するためのセンスアンプが設けられている。例えばＤＲＡＭの場合、センスアンプはリード動作時においてリードデータの増幅を行うのみならず、リード動作時及びライト動作時において非選択メモリセルに対するデータのリストア動作も行う。
【０００３】
つまり、リード動作時及びライト動作時のいずれにおいても、ロウアドレスに基づいて所定のワード線が選択されると、このワード線に繋がる全てのメモリセルがそれぞれビット線を介して対応するセンスアンプに接続される。これにより、これらメモリセルに保持されていたデータが増幅され、ワード線の選択による電荷流出又は電荷流入によって破壊乃至はデータ量が減少したメモリセルのデータがそれぞれリストアされる。そして、リード動作時においては、カラムアドレスによって選択されるセンスアンプの出力が外部に出力され、ライト動作時においては、カラムアドレスによって選択されるセンスアンプにライトデータが上書きされる。
【０００４】
このように、ライト動作時においては既に活性状態にあるセンスアンプに対して任意のライトデータが上書きされることから、上書き前の論理レベルとライトデータの論理レベルが逆であると、活性状態にあるセンスアンプを強制的に反転させなければならない。このため、上書き前の論理レベルとライトデータの論理レベルが同じである場合と比べ、データの上書きに時間がかかるとともに、消費電力が増大するという問題があった。
【０００５】
このような問題を解決する方法として、特許文献１には、カラムアドレスによって指定されるセンスアンプをライト動作時において選択的に非活性化させる方法が記載されている。これによれば、センスアンプを強制的に反転させる必要がないことから、上書き前の論理レベルとライトデータの論理レベルとの関係に関わらず、データの上書きを高速に行うことができるとともに、消費電力を低減させることが可能となる。また、非選択のセンスアンプについては通常通り活性化されることから、リストア動作を正しく行うことも可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３６２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された方法では、カラムアドレスによって指定されるセンスアンプをライト動作時に選択的に非活性化させる必要があることから、センスアンプを非活性化させるための制御回路をセンスアンプごとに設ける必要が生じる。これにより、チップ面積が大幅に増大するという問題があった。
【０００８】
上記の問題はＤＲＡＭのみならず、ライト動作時においてセンスアンプを強制的に反転させる必要のある半導体装置全般において生じる問題である。つまり、ＤＲＡＭ以外の半導体メモリや、このような半導体メモリを一部に含む半導体装置においても生じる問題である。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、共通のワード線に接続された複数のメモリセルと、これらメモリセルに対応して設けられた複数のセンスアンプと、前記ワード線が選択されたことに応答して前記複数のセンスアンプを活性化し、前記複数のメモリセルのいずれかに対するデータの書き込みが要求されたことに応答して前記複数のセンスアンプの駆動能力を一時的に低下させる制御回路と、を備える。
【００１０】
本発明の他の側面による半導体装置は、複数のメモリセルに其々接続する複数のビット線と、前記複数のビット線にそれぞれ接続される複数のセンスアンプであって、第１および第２の電源線に共通に接続された複数のセンスアンプと、アクティブコマンドに応答して活性化するセンスアンプ活性化信号の活性化期間のうち、第１の期間においては前記第１の電源線及び前記第２の電源線間に第１の電圧を供給し、前記センスアンプ活性化信号の活性化期間のうちライトコマンドに応答した第２の期間においては前記第１の電圧の供給を停止する制御回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、活性化される複数のセンスアンプを個別に制御するのではなく、活性化される複数のセンスアンプに対して一括した制御を行っていることから、制御回路の回路規模を縮小することができる。これにより、チップ面積の増大を抑制することが可能となる。しかも、ライト動作に対応した上記の制御が一時的であることから、非選択のメモリセルのデータも正しくリストアされる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置の全体構成を示すブロック図である。
【図２】メモリセルアレイ６０の構造を説明するための模式図である。
【図３】メモリセルアレイ６０の構造をより詳細に説明するための模式図であり、図１に示す領域６１の主要部を拡大した図である。
【図４】メモリマットＭＭ内の構成を示す回路図である。
【図５】センスアンプ停止制御回路２００の回路図である。
【図６】ＳＡＰ制御回路３００の回路図である。
【図７】ＳＡＮ制御回路４００の回路図である。
【図８】半導体装置１０のライト動作を説明するための動作波形図である。
【図９】電源線ＳＡＰ，ＳＡＮの電位変化を拡大して示す波形図である。
【図１０】ＳＡＰ制御回路３００ａの回路図である。
【図１１】ＳＡＰ制御回路３００ａを用いた場合のライト動作を説明するための動作波形図である。
【図１２】変形例によるセンスアンプ制御回路１００のレイアウトを説明するための模式図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。特に限定されるものではないが、本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭである。
【００１５】
図１に示すように、本実施形態による半導体装置１０は、外部端子として少なくともコマンド端子１１、アドレス端子１２及びデータ端子１３を備えている。実際には、電源端子やストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１６】
コマンド端子１１は、外部からチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥなどからなるコマンド信号が入力される端子である。これらコマンド信号の組み合わせはコマンドデコーダ２１によって解読され、その結果がコントロールロジック２２に供給される。
【００１７】
コントロールロジック２２は、コマンドデコーダ２１による解読結果に基づいて各種内部コマンドを生成し、これらを種々の回路ブロックに供給する。例えば、コマンドデコーダ２１による解読結果がアクティブコマンドである場合には、所定のタイミングでセンスアンプ活性化信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ，ＳＡＮＴが活性化され、これらが後述するセンスアンプ制御回路１００に供給される。また、コマンドデコーダ２１による解読結果がライトコマンドである場合には、ライト信号ＷＲＴが活性化され、これが後述するライトアンプ５２やセンスアンプ停止制御回路２００に供給される。
【００１８】
アドレス端子１２は、外部からアドレス信号ＡＤが入力される端子である。入力されたアドレス信号ＡＤは、ロウアドレスバッファ３１及びカラムアドレスバッファ３２に供給される。ロウアドレスバッファ３１は、コマンド信号がアクティブコマンド（ＡＣＴ）を示している場合にコントロールロジック２２によって選択される。コマンド信号がアクティブコマンドを示している場合にアドレス端子１２に入力されるアドレス信号ＡＤは、ロウアドレスＲＡである。一方、カラムアドレスバッファ３２は、コマンド信号がリードコマンド（ＲＥＡＤ）又はライトコマンド（ＷＲＩＴＥ）を示している場合にコントロールロジック２２によって選択される。コマンド信号がリードコマンド又はライトコマンドを示している場合にアドレス端子１２に入力されるアドレス信号ＡＤは、カラムアドレスＣＡである。
【００１９】
ロウアドレスバッファ３１に取り込まれたロウアドレスＲＡは、ロウデコーダ４１に供給される。ロウデコーダ４１はロウアドレスＲＡをデコードし、その結果をメモリセルアレイ６０及びセンスアンプ制御回路１００に供給する。センスアンプ制御回路１００の詳細については後述する。一方、カラムアドレスバッファ３２に取り込まれたカラムアドレスＣＡは、カラムデコーダ４２に供給される。カラムデコーダ４２はカラムアドレスＣＡをデコードし、その結果をメモリセルアレイ６０に供給する。
【００２０】
メモリセルアレイ６０は、複数のメモリセル及び複数のセンスアンプを含む回路ブロックである。メモリセルアレイ６０に含まれるメモリセルの選択は、ロウデコーダ４１及びカラムデコーダ４２によって行われる。そして、リード動作時においては選択されたメモリセルから読み出されたリードデータが対応するセンスアンプによって増幅され、データアンプ５１によってさらに増幅された後、入出力バッファ５３を介してデータ端子１３に出力される。逆に、ライト動作時においては、データ端子１３に入力されたライトデータが入出力バッファ５３及びライトアンプ５２を介して、選択されたメモリセルに書き込まれる。ここで、ライト動作時においては、書き込み対象となるメモリセルに対応するセンスアンプには上書き前のデータ、つまり当該メモリセルから読み出されたデータが保持されているため、ライトデータの論理レベルが上書き前のデータの論理レベルと逆である場合には、センスアンプを強制的に反転させる必要がある。
【００２１】
図１に示すように、本実施形態による半導体装置１０は、センスアンプ停止制御回路２００をさらに備えている。センスアンプ停止制御回路２００は、コントロールロジック２２からライト信号ＷＲＴが出力されたことに応答して、センスアンプ停止信号ＳＡＳＴＯＰ及びカラムイネーブル信号ＹＳを活性化させる回路である。センスアンプ停止制御回路２００の詳細については後述する。
【００２２】
図２は、メモリセルアレイ６０の構造を説明するための模式図である。
【００２３】
図２に示すように、メモリセルアレイ６０は、複数のメモリマットＭＭがＸ方向及びＹ方向にマトリクス状に配置された構成を有している。Ｘ方向に隣接するメモリマットＭＭ間にはサブワードドライバＳＷＤが配置されており、Ｙ方向に隣接するメモリマットＭＭ間にはセンスアンプＳＡが配置されている。サブワードドライバＳＷＤは、対応するメモリマットＭＭ内においてＸ方向に延在するワード線ＷＬを選択するための回路であり、その動作はロウデコーダ４１によって制御される。一方、センスアンプＳＡは、対応するメモリマットＭＭ内においてＹ方向に延在するビット線の電位を増幅するための回路であり、その動作はセンスアンプ制御回路１００によって制御される。
【００２４】
本実施形態では、ロウデコーダ４１及びセンスアンプ制御回路１００は、メモリセルアレイ６０の外部において、メモリセルアレイ６０の一辺６０ａに沿って設けられている。かかるレイアウトは、メモリセルアレイ６０内にセンスアンプ制御回路１００を配置する余裕がない場合に好適なレイアウトである。センスアンプ制御回路１００は電源線ＳＡＰ，ＳＡＮに接続されており、これら電源線ＳＡＰ，ＳＡＮを駆動する役割を果たす。図２に示すように、電源線ＳＡＰ，ＳＡＮはＸ方向に延在するセンスアンプＳＡに沿って配線されており、対応する複数のセンスアンプＳＡに共通接続されている。
【００２５】
図３は、メモリセルアレイ６０の構造をより詳細に説明するための模式図であり、図１に示す領域６１の主要部を拡大した図である。
【００２６】
図３に示すように、センスアンプ制御回路１００には、複数のＳＡＰ制御回路３００と複数のＳＡＮ制御回路４００が含まれている。ＳＡＰ制御回路３００及びＳＡＮ制御回路４００は、Ｘ方向に延在するセンスアンプ列（Ａ列、Ｂ列、Ｃ列・・・）ごとに設けられており、対応するセンスアンプＳＡに動作電圧を供給する。
【００２７】
これら複数のＳＡＰ制御回路３００には、センスアンプ活性化信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ及びセンスアンプ停止信号ＳＡＳＴＯＰが共通に供給されている。また、ＳＡＰ制御回路３００には電源電位として、オーバードライブ電位ＶＯＤ及びアレイ電位ＶＡＲＹ（＜ＶＰＰ）が少なくとも供給されている。一方、複数のＳＡＮ制御回路４００には、センスアンプ活性化信号ＳＡＮＴ及びセンスアンプ停止信号ＳＡＳＴＯＰが共通に供給されている。ＳＡＮ制御回路４００には電源電位として、接地電位ＶＳＳが少なくとも供給されている。
【００２８】
また、これらＳＡＰ制御回路３００及びＳＡＮ制御回路４００には、対応する選択信号ＳＥＬＡ，ＳＥＬＢ、ＳＥＬＣ・・・が供給されている。これら選択信号ＳＥＬＡ，ＳＥＬＢ、ＳＥＬＣ・・・は、ロウアドレスＲＡの一部をデコードすることにより得られるプリデコード信号Ｘ１，Ｘ２，Ｘ３，Ｘ４・・・に基づいて生成される。具体的には、マット列Ａにアクセスする場合にはプリデコード信号Ｘ１が活性化し、これに応答して選択信号ＳＥＬＡが活性化する。また、マット列Ｂにアクセスする場合にはプリデコード信号Ｘ２が活性化し、これに応答して選択信号ＳＥＬＡとＳＥＬＢが活性化する。さらに、マット列Ｃにアクセスする場合にはプリデコード信号Ｘ３が活性化し、これに応答して選択信号ＳＥＬＢとＳＥＬＣが活性化する。
【００２９】
尚、１つのプリデコード信号（例えばＸ２）によって２つの選択信号（例えばＳＥＬＡとＳＥＬＢ）を活性化させているのは、本実施形態においてはメモリセルアレイ６０がいわゆるオープンビット線方式を採用しており、アクセス対象となるメモリマットＭＭのＹ方向における両側のセンスアンプＳＡを活性化させる必要があるからである。但し、図３に示すマット列Ａのように、Ｙ方向における端部に位置するメモリマットＭＭについては片側にしかセンスアンプＳＡが設けられていないため、このようなメモリマットＭＭをアクセスする場合には、１つのプリデコード信号（例えばＸ１）によって１つの選択信号（例えばＳＥＬＡ）のみが活性化することになる。
【００３０】
図４は、メモリマットＭＭ内の構成を示す回路図である。
【００３１】
図４に示すように、メモリマットＭＭ内においては、Ｘ方向に延在する複数のワード線ＷＬ０〜ＷＬｍと、Ｙ方向に延在する複数のビット線ＢＬ０〜ＢＬｎと、これらワード線とビット線の交点に配置された複数のメモリセルＭＣとを含んでいる。ワード線ＷＬ０〜ＷＬｍの選択は、ロウアドレスＲＡに基づいてロウデコーダ４１により行われる。
【００３２】
かかる構成により、ワード線ＷＬ０〜ＷＬｍいずれかが選択されると、選択されたワード線に接続された複数のメモリセルＭＣがそれぞれ対応するビット線ＢＬ０〜ＢＬｎに接続されることになる。ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するセンスアンプＳＡ０〜ＳＡｎに接続されており、これによってビット線ＢＬ０〜ＢＬｎ上のデータがそれぞれセンスアンプＳＡ０〜ＳＡｎによって増幅される。これらセンスアンプＳＡ０〜ＳＡｎには電源線ＳＡＰ，ＳＡＮが共通に接続されており、したがって、センスアンプＳＡ０〜ＳＡｎには同じ動作電圧が共通に与えられる。尚、図４には簡単のため、各センスアンプＳＡに接続された一対のビット線のうち一方のみを図示しており、他方のビット線については省略してある。他方のビット線は、隣接する他のメモリマットＭＭ内に割り当てられる。
【００３３】
センスアンプＳＡ０〜ＳＡｎは、それぞれ対応するカラムスイッチＹＳＷ０〜ＹＳＷｎを介してデータ配線ＩＯＬに接続される。カラムスイッチＹＳＷ０〜ＹＳＷｎの選択は、カラムアドレスＣＡに基づいてカラムデコーダ４２により行われる。これにより、ビット線ＢＬ０〜ＢＬｎのいずれかがデータ配線ＩＯＬに接続され、リード動作時においてはデータ配線ＩＯＬに出力されたリードデータがデータアンプ５１に供給される。また、ライト動作時においてはライトアンプから出力されたライトデータがデータ配線ＩＯＬに供給され、カラムスイッチＹＳＷ０〜ＹＳＷｎのいずれかを介して、選択されたビット線にライトデータが供給される。これにより、選択されたビット線にはライトデータが上書きされることになる。カラムスイッチＹＳＷ０〜ＹＳＷｎの動作は、図１に示したカラムイネーブル信号ＹＳに同期して行われる。カラムイネーブル信号ＹＳは、センスアンプ停止制御回路２００によって生成される信号である。
【００３４】
図５は、センスアンプ停止制御回路２００の回路図である。
【００３５】
図５に示すように、センスアンプ停止制御回路２００は、ライト信号ＷＲＴに基づいてセンスアンプ停止信号ＳＡＳＴＯＰ及びカラムイネーブル信号ＹＳを生成する回路であり、センスアンプ停止信号ＳＡＳＴＯＰを生成するパルス生成部２１０と、カラムイネーブル信号ＹＳを生成するパルス生成部２２０からなる。
【００３６】
パルス生成部２１０は、ライト信号ＷＲＴを反転させるインバータ２１１と、インバータ２１１の出力を遅延させるディレイ回路２１２と、インバータ２１１の出力とディレイ回路２１２の出力を受けるＮＡＮＤ回路２１３とを含み、ＮＡＮＤ回路２１３の出力がセンスアンプ停止信号ＳＡＳＴＯＰとなる。図５に示すようにライト信号ＷＲＴはパルス状であり、これによりセンスアンプ停止信号ＳＡＳＴＯＰは、前縁がライト信号ＷＲＴの前縁とほぼ一致し、後縁がライト信号ＷＲＴの後縁よりディレイ回路２１２の遅延分遅れた波形となる。
【００３７】
パルス生成部２２０は、センスアンプ停止信号ＳＡＳＴＯＰを遅延させるディレイ回路２２１と、センスアンプ停止信号ＳＡＳＴＯＰとディレイ回路２２１の出力を受けるＮＡＮＤ回路２２２と、ＮＡＮＤ回路２２２の出力を反転させるインバータ２２３とを含み、インバータ２２３の出力がカラムイネーブル信号ＹＳとなる。したがって、カラムイネーブル信号ＹＳは、前縁がセンスアンプ停止信号ＳＡＳＴＯＰの前縁よりディレイ回路２２１の遅延分遅れ、後縁がセンスアンプ停止信号ＳＡＳＴＯＰの後縁とほぼ一致する波形となる。
【００３８】
センスアンプ停止制御回路２００によって生成されるセンスアンプ停止信号ＳＡＳＴＯＰは、ＳＡＰ制御回路３００及びＳＡＮ制御回路４００に供給される。
【００３９】
図６は、ＳＡＰ制御回路３００の回路図である。図３を用いて説明したように、センスアンプ制御回路１００には選択信号ＳＥＬＡ，ＳＥＬＢ、ＳＥＬＣ・・・にそれぞれ対応する複数のＳＡＰ制御回路３００が含まれており、図６にはそのうちの一つが示されている。
【００４０】
図６に示すように、ＳＡＰ制御回路３００は、対応する選択信号ＳＥＬｉ（ｉ＝Ａ，Ｂ，Ｃ・・・）を共通に受け、センスアンプ活性化信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔをそれぞれ受けるＡＮＤ回路３０１，３０２を備えている。これにより、対応する選択信号ＳＥＬｉがハイレベルに活性化すると、ＡＮＤ回路３０１，３０２の出力信号３０１ａ，３０２ａは、それぞれセンスアンプ活性化信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔと同じ波形となる。
【００４１】
信号３０１ａ，３０２ａは、ＮＡＮＤ回路３１１，３１２の一方の入力端にそれぞれ供給される。ＮＡＮＤ回路３１１，３１２の他方の入力端には、センスアンプ停止信号ＳＡＳＴＯＰをインバータ３０３によって反転した信号が共通に入力される。これにより、センスアンプ停止信号ＳＡＳＴＯＰがローレベルに非活性化している場合は、ＮＡＮＤ回路３１１，３１２の出力はそれぞれセンスアンプ活性化信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔの反転信号となる。これに対し、センスアンプ停止信号ＳＡＳＴＯＰがハイレベルに活性化している場合は、ＮＡＮＤ回路３１１，３１２の出力はいずれもハイレベルに固定される。
【００４２】
ＮＡＮＤ回路３１１の出力である信号ＯＵＴ１Ｂは、オーバードライブトランジスタ３２１のゲート電極に供給される。オーバードライブトランジスタ３２１は、ソースに電源電位ＶＯＤが供給され、ドレインが対応する電源線ＳＡＰに接続されたＰチャンネル型のＭＯＳトランジスタである。これにより、信号ＯＵＴ１Ｂがローレベルに活性化すると、対応する電源線ＳＡＰは電源電位ＶＯＤに駆動される。
【００４３】
一方、ＮＡＮＤ回路３１２の出力は、レベルシフト回路３１３及びインバータ３１４を介して、ドライバトランジスタ３２２のゲート電極に供給される。ドライバトランジスタ３２２は、ドレインに電源電位ＶＡＲＹが供給され、ソースが対応する電源線ＳＡＰに接続されたＮチャンネル型のＭＯＳトランジスタである。レベルシフト回路３１３は、ＶＳＳ〜ＶＰＥＲＩの振幅を有する入力信号を、ＶＳＳ〜ＶＰＰ（＞ＶＰＥＲＩ）の振幅を有する出力信号に変換する回路である。インバータ３１４の動作電位にもＶＰＰが用いられており、これにより、信号ＯＵＴ２Ｔがハイレベル（ＶＰＰレベル）に活性化すると、対応する電源線ＳＡＰは電源電位ＶＡＲＹに駆動される。
【００４４】
さらに、ＳＡＰ制御回路３００には、対応する電源線ＳＡＰと中間電位ＶＢＬＰとの間に接続されたイコライズトランジスタ３２３が含まれている。イコライズトランジスタ３２３のゲート電極にはイコライズ信号ＢＬＥＱが供給されており、これによりイコライズ信号ＢＬＥＱが活性化すると、電源線ＳＡＰは中間電位ＶＢＬＰに駆動される。ここで、中間電位ＶＢＬＰとは、電源電位ＶＡＲＹと接地電位ＶＳＳとの中間の電位である。
【００４５】
図７は、ＳＡＮ制御回路４００の回路図である。図３を用いて説明したように、センスアンプ制御回路１００には選択信号ＳＥＬＡ，ＳＥＬＢ、ＳＥＬＣ・・・にそれぞれ対応する複数のＳＡＮ制御回路４００が含まれており、図７にはそのうちの一つが示されている。
【００４６】
図７に示すように、ＳＡＮ制御回路４００は、対応する選択信号ＳＥＬｉ（ｉ＝Ａ，Ｂ，Ｃ・・・）とセンスアンプ活性化信号ＳＡＮＴを受けるＡＮＤ回路４０１を備えている。これにより、対応する選択信号ＳＥＬｉがハイレベルに活性化すると、ＡＮＤ回路４０１の出力信号４０１ａは、センスアンプ活性化信号ＳＡＮＴと同じ波形となる。
【００４７】
信号４０１ａは、ＮＡＮＤ回路４１１の一方の入力端に供給される。ＮＡＮＤ回路４１１の他方の入力端には、センスアンプ停止信号ＳＡＳＴＯＰをインバータ４０３によって反転した信号が入力される。これにより、センスアンプ停止信号ＳＡＳＴＯＰがローレベルに非活性化している場合は、ＮＡＮＤ回路４１１の出力はセンスアンプ活性化信号ＳＡＮＴの反転信号となる。これに対し、センスアンプ停止信号ＳＡＳＴＯＰがハイレベルに活性化している場合は、ＮＡＮＤ回路４１１の出力はハイレベルに固定される。
【００４８】
ＮＡＮＤ回路４１１の出力は、インバータ４１２を介して、ドライバトランジスタ４２１のゲート電極に供給される。ドライバトランジスタ４２１は、ソースに接地電位ＶＳＳが供給され、ドレインが対応する電源線ＳＡＮに接続されたＮチャンネル型のＭＯＳトランジスタである。これにより、インバータ４１２の出力である信号４１２ａがハイレベルに活性化すると、対応する電源線ＳＡＮは接地電位ＶＳＳに駆動される。
【００４９】
さらに、ＳＡＮ制御回路４００には、対応する電源線ＳＡＮと中間電位ＶＢＬＰとの間に接続されたイコライズトランジスタ４２３が含まれている。イコライズトランジスタ４２３のゲート電極にはイコライズ信号ＢＬＥＱが供給されており、これによりイコライズ信号ＢＬＥＱが活性化すると、電源線ＳＡＮは中間電位ＶＢＬＰに駆動される。
【００５０】
以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００５１】
図８は、本実施形態による半導体装置１０のライト動作を説明するための動作波形図である。
【００５２】
まず、初期状態においてはイコライズ信号ＢＬＥＱがハイレベルに活性化しており、これにより、電源線ＳＡＰ，ＳＡＮはいずれも中間電位ＶＢＬＰにプリチャージされている。次に、ロウアドレスＲＡとともにアクティブコマンド（ＡＣＴ）が入力されると、時刻ｔ１０においてイコライズ信号ＢＬＥＱがローレベルに非活性化し、電源線ＳＡＰ，ＳＡＮのプリチャージが解除される。この時、ロウアドレスＲＡに基づいて所定のワード線が選択される。例えば、図４に示したワード線ＷＬ０が選択され、これに繋がる全てのメモリセルＭＣのデータが対応するビット線ＢＬ０〜ＢＬｎに出力される。これにより、これらメモリセルＭＣに対して電荷流出又は電荷流入が生じることから、メモリセルＭＣに保持されていたデータは、一旦破壊乃至はデータ量が減少する。
【００５３】
次に、時刻ｔ１１〜ｔ１２の期間Ｔ１に亘ってセンスアンプ活性化信号ＳＡＰ１Ｔが活性化し、さらに、時刻ｔ１２〜ｔ１５の期間Ｔ２に亘ってセンスアンプ活性化信号ＳＡＰ２Ｔが活性化する。これにより、期間Ｔ１においては信号ＯＵＴ１Ｂがローレベルに活性化し、電源線ＳＡＰが電源電位ＶＯＤに駆動される。また、期間Ｔ２においては信号ＯＵＴ２Ｔがハイレベルに活性化し、電源線ＳＡＰが電源電位ＶＡＲＹに駆動される。その結果、期間Ｔ１，Ｔ２に亘ってセンスアンプＳＡが活性化される。ここで、センスアンプＳＡの活性化の初期（期間Ｔ１）において電源線ＳＡＰを電源電位ＶＯＤ（＞ＶＡＲＹ）に駆動しているのは、中間電位ＶＢＬＰにプリチャージされている電源線ＳＡＰの電位を高速に上昇させるためである。センスアンプＳＡが活性化すると、ビット線ＢＬ０〜ＢＬｎの電位が増幅され、一旦破壊乃至はデータ量が減少したメモリセルＭＣのデータがリストアされる。
【００５４】
次に、カラムアドレスＣＡとともにライトコマンド（ＷＲＩＴＥ）が入力されると、期間Ｔ１の途中である時刻ｔ１３〜ｔ１４の期間Ｔ３においてセンスアンプ停止信号ＳＡＳＴＯＰがハイレベルに活性化する。これにより、この期間Ｔ３においてはドライバトランジスタ３２２，４２１による電源線ＳＡＰ，ＳＡＮの駆動が一時的に停止され、電源線ＳＡＰ，ＳＡＮ間の電圧はＶＡＲＹ−ＶＳＳからそれ未満の電圧に低下する。したがって、期間Ｔ３においては、活性化されているセンスアンプＳＡの駆動能力が一時的に低下し、このまま放置すると非活性化されることになる。
【００５５】
図８に示すように、時刻ｔ１３よりもやや遅れた時刻ｔ１３'〜ｔ１４の期間Ｔ３'においては、カラムイネーブル信号ＹＳが活性化する。上述の通り、カラムイネーブル信号ＹＳは、カラムスイッチＹＳＷ０〜ＹＳＷｎのうち選択されたカラムスイッチを活性化させるためのタイミング信号であり、したがって、この期間Ｔ３'においては選択されたカラムスイッチがオンすることになる。これにより、ライトアンプ５２より供給されるライトデータがカラムスイッチを介して選択されたビット線に供給されることになる。この時、選択されたビット線は、上書き前のデータがセンスアンプＳＡによって増幅された状態にあるため、ライトデータが上書き前のデータの反転データである場合には、センスアンプＳＡを反転させる必要がある。
【００５６】
しかしながら、時刻ｔ３'においてはセンスアンプＳＡが能力低下状態乃至は非活性状態にあり、そのドライブ能力が低下又はほぼ失われていることから、高速にセンスアンプＳＡを反転させることが可能となる。また、活性状態にあるセンスアンプＳＡを強制的に反転させる場合とは異なり、貫通電流が流れることもない。
【００５７】
そして、時刻ｔ１４〜ｔ１５の期間Ｔ４においては、センスアンプＳＡが再び活性化されるため、センスアンプＳＡにラッチされているデータが元のメモリセルＭＣにリストアされる。その後、時刻ｔ１６においてプリチャージコマンド（ＰＲＥ）が発行されると、イコライズ信号ＢＬＥＱがハイレベルに活性化し、これにより初期状態に戻る。
【００５８】
図９は、電源線ＳＡＰ，ＳＡＮの電位変化を拡大して示す波形図である。
【００５９】
図９に示すように、時刻ｔ１１〜時刻ｔ１５の期間においては、電源線ＳＡＰ，ＳＡＮには基本的に電位ＶＡＲＹ及びＶＳＳがそれぞれ供給されることから、センスアンプＳＡが活性化される。但し、時刻ｔ１１〜時刻ｔ１５の期間のうち、時刻ｔ１３〜ｔ１４の期間Ｔ３については、ドライバトランジスタ３２２，４２１による電源線ＳＡＰ，ＳＡＮの駆動が一時的に停止されるため、電源線ＳＡＰ，ＳＡＮの電位はそれぞれ低下及び上昇する。したがって、この期間においてはセンスアンプＳＡが非活性化乃至はセンスアンプＳＡの駆動能力が低下する。このため、上述の通り、選択されたビット線に反転データを上書きする場合であっても、高速にセンスアンプＳＡを反転させることが可能となる。
【００６０】
ここで、時刻ｔ１３〜ｔ１４の期間Ｔ３におけるセンスアンプＳＡの状態は、期間Ｔ３の長さや、電源線ＳＡＰ，ＳＡＮの寄生容量に依存する。つまり、ドライバトランジスタ３２２，４２１による電源線ＳＡＰ，ＳＡＮの駆動が停止されても、電源線ＳＡＰ，ＳＡＮにはある程度の寄生容量が存在するため、直ちにプリチャージレベルに戻ることはない。このため、少なくとも電源線ＳＡＰ，ＳＡＮがプリチャージレベルに戻るまでの期間においては、ドライバトランジスタ３２２，４２１による電源線ＳＡＰ，ＳＡＮの駆動停止によりセンスアンプＳＡを非活性化しているにもかかわらず、直ちにセンスアンプＳＡが完全に非活性状態となるのではなく、駆動能力を低下させながら非活性状態に向かって変化することになる。
【００６１】
このように、制御としては期間Ｔ３においてセンスアンプＳＡを一時的に非活性化させているのであるが、実際の動作としては、センスアンプＳＡの駆動能力が非活性状態に向かって低下することになる。このため、選択されていないビット線、つまり、ライトデータが上書きされないビット線のデータについては、対応するセンスアンプＳＡに正しく保持される。
【００６２】
このため、カラムアドレスＣＡに基づき選択されたセンスアンプＳＡであるか否かにかかわらず、これらセンスアンプＳＡを一括して制御することができ、個々のセンスアンプＳＡに制御回路を設ける必要がなくなる。これにより、センスアンプ制御回路１００の回路規模を小さくすることができるため、チップ面積の増大を抑制することが可能となる。
【００６３】
次に、本発明の好ましい第２の実施形態について説明する。
【００６４】
図１０は、本発明の好ましい第２の実施形態において用いるＳＡＰ制御回路３００ａの回路図である。図１０において、図６に示したＳＡＰ制御回路３００と同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００６５】
図１０に示すＳＡＰ制御回路３００ａは、オーバードライブトランジスタ３４１とドライバトランジスタ３４２を備えており、これらが電源線ＳＡＰに接続されている。この点、図６に示したＳＡＰ制御回路３００と同様であるが、本実施形態においてはオーバードライブトランジスタ３４１がＮチャンネル型ＭＯＳトランジスタからなり、そのドレインにオーバードライブ電位ＶＯＤが供給され、ソースが対応する電源線ＳＡＰに接続されている。オーバードライブトランジスタ３４１のゲート電極には、ＮＡＮＤ回路３１１の出力がインバータ３１５及びレベルシフト回路３１６を介して供給される。レベルシフト回路３１６は、ＶＳＳ〜ＶＰＥＲＩの振幅を有する入力信号を、ＶＳＳ〜ＶＰＰ（＞ＶＯＤ）の振幅を有する出力信号に変換する回路である。これにより、レベルシフト回路３１６の出力である信号ＯＵＴ３Ｔがハイレベル（ＶＰＰレベル）に活性化すると、対応する電源線ＳＡＰは電源電位ＶＯＤに駆動されることになる。
【００６６】
一方、ドライバトランジスタ３４２のゲート電極には、Ｐチャンネル型ＭＯＳトランジスタ３５１，３５２又はＮチャンネル型ＭＯＳトランジスタ３５３によって信号ＯＵＴ４Ｔが供給される。これらトランジスタ３５１〜３５３は排他的にオンするトランジスタである。具体的には、トランジスタ３５１は信号ＯＵＴ４ＴをＶＰＰレベルとする場合にオンするトランジスタであり、トランジスタ３５２は信号ＯＵＴ４ＴをＶＡＲＹレベルとする場合にオンするトランジスタであり、トランジスタ３５３は信号ＯＵＴ４ＴをＶＳＳレベルとする場合にオンするトランジスタである。そして、信号ＯＵＴ４ＴがＶＰＰレベルになるとドライバトランジスタ３４２はオン状態となり、電源線ＳＡＰはアレイ電位ＶＡＲＹに駆動される。また、信号ＯＵＴ４ＴがＶＡＲＹレベルである場合もドライバトランジスタ３４２はオン状態となり、電源線ＳＡＰはアレイ電位ＶＡＲＹよりもドライバトランジスタ３４２のしきい値電圧（Ｖｔ）分低い電位（ＶＡＲＹ−Ｖｔ）に駆動される。これに対し、信号ＯＵＴ４ＴがＶＳＳレベルになると、ドライバトランジスタ３４２はオフする。
【００６７】
トランジスタ３５１のゲート電極には、ＮＡＮＤ回路３１２の出力がレベルシフト回路３３１を介して供給される。レベルシフト回路３３１は、ＶＳＳ〜ＶＰＥＲＩの振幅を有する入力信号を、ＶＳＳ〜ＶＰＰ（＞ＶＰＥＲＩ）の振幅を有する出力信号に変換する回路である。
【００６８】
また、トランジスタ３５２のゲート電極には、ＮＡＮＤ回路３３２の出力がそのまま供給される。ＮＡＮＤ回路３３２は、センスアンプ停止信号ＳＡＳＴＯＰと信号３０２ａが入力されている。
【００６９】
さらに、トランジスタ３５３のゲート電極には、信号３０２ａをインバータ３３３によって反転したが入力されている。
【００７０】
かかる構成により、対応する選択信号ＳＥＬｉがハイレベルに活性化している場合、センスアンプ活性化信号ＳＡＰ１Ｔが活性化するとオーバードライブトランジスタ３４１がオンし、センスアンプ活性化信号ＳＡＰ２Ｔが活性化すると、ドライバトランジスタ３４２がオンする。ここで、ドライバトランジスタ３４２のゲート電圧はセンスアンプ停止信号ＳＡＳＴＯＰによって決まり、センスアンプ停止信号ＳＡＳＴＯＰがローレベルに非活性化している場合はトランジスタ３５１によってＶＰＰレベルとなる一方、センスアンプ停止信号ＳＡＳＴＯＰがハイレベルに活性化している場合はトランジスタ３５２によってＶＡＲＹレベルとなる。
【００７１】
図１１は、本実施形態による半導体装置のライト動作を説明するための動作波形図である。
【００７２】
本実施形態の動作は、時刻ｔ１３〜ｔ１４の期間Ｔ３において電源線ＳＡＰの駆動が停止されるのではなく、駆動レベルがＶＡＲＹからＶＡＲＹ−Ｖｔに低下する点において、既に説明した動作と異なる。つまり、期間Ｔ３においてセンスアンプＳＡが一時的に非活性化させるのではなく、センスアンプＳＡのドライブ能力を低下させる。これにより、上記実施形態と同様、選択されたビット線に反転データを上書きする場合であっても、高速にセンスアンプＳＡを反転させることが可能となる。しかも、電源線ＳＡＰのレベルがＶＡＲＹ−Ｖｔに保たれることから、時刻ｔ１４においてリストア動作を開始した場合に、電源線ＳＡＰのレベルをアレイ電位ＶＡＲＹまで高速に復帰させることが可能となる。これにより、上記の実施形態と比べてリストア期間を短縮することが可能となる。
【００７３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７４】
例えば、センスアンプ制御回路１００のレイアウトについては、図２に示したようにメモリセルアレイ６０の一辺６０ａに沿って設けることは必須でなく、図１２に示すように、メモリセルアレイ６０の内部において、Ｙ方向に延在するサブワードドライバＳＷＤの列とＸ方向に延在するセンスアンプＳＡの列とのクロスエリアに分散配置しても構わない。この場合、センスアンプＳＡの配列方向に沿って配置された複数のセンスアンプ制御回路１００によって、共通の電源線ＳＡＰ，ＳＡＮを駆動すればよい。かかるレイアウトは、クロスエリアに空き領域が存在している場合に有効なレイアウトである。
【００７５】
また、本発明において、センスアンプ停止信号ＳＡＳＴＯＰに応答して電源線ＳＡＰ，ＳＡＮの両方を駆動停止又はレベル変化させることは必須でなく、電源線ＳＡＰ，ＳＡＮの一方に対して上記の動作を行っても構わない。例えば、電源線ＳＡＰに対しては、センスアンプ停止信号ＳＡＳＴＯＰの非活性期間にＶＡＲＹ、センスアンプ停止信号ＳＡＳＴＯＰの活性期間にＶＡＲＹ−Ｖｔを供給し、電源線ＳＡＮに対しては、センスアンプ停止信号ＳＡＳＴＯＰにかかわらずＶＳＳを供給しても構わない。この場合、センスアンプ停止信号ＳＡＳＴＯＰの非活性期間における電源線ＳＡＰ，ＳＡＮ間の電圧はＶＡＲＹ−ＶＳＳとなり、センスアンプ停止信号ＳＡＳＴＯＰの活性期間における電源線ＳＡＰ，ＳＡＮ間の電圧は（ＶＡＲＹ−Ｖｔ）−ＶＳＳに低下する。
【００７６】
さらに、本発明において、センスアンプ停止信号ＳＡＳＴＯＰに応答して電源線ＳＡＰ又はＳＡＮを駆動停止又はレベル変化させることも必須でなく、少なくともセンスアンプＳＡの駆動能力が低下すれば足りる。例えば、電源線ＳＡＰへの出力電圧は同じであるが電流供給能力の異なる２つのトランジスタを用い、センスアンプ停止信号ＳＡＳＴＯＰが非活性状態である場合には電流供給能力の大きい方のトランジスタをオンさせ、センスアンプ停止信号ＳＡＳＴＯＰが活性状態である場合には電流供給能力の小さい方のトランジスタをオンさせても構わない。
【符号の説明】
【００７７】
１０      半導体装置
１１      コマンド端子
１２      アドレス端子
１３      データ端子
２１      コマンドデコーダ
２２      コントロールロジック
３１      ロウアドレスバッファ
３２      カラムアドレスバッファ
４１      ロウデコーダ
４２      カラムデコーダ
５１      データアンプ
５２      ライトアンプ
５３      入出力バッファ
６０      メモリセルアレイ
６０ａ    メモリセルアレイの一辺
１００    センスアンプ制御回路
２００    センスアンプ停止制御回路
３００    ＳＡＰ制御回路
３００ａ  ＳＡＰ制御回路
３２１，３４１    オーバードライブトランジスタ
３２２，３４２，４２１    ドライバトランジスタ
３２３，４２３    イコライズトランジスタ
４００    ＳＡＮ制御回路
ＢＬ      ビット線
ＭＣ      メモリセル
ＳＡ      センスアンプ
ＳＡＰ，ＳＡＮ    電源線
ＳＡＳＴＯＰ    センスアンプ停止信号
ＷＬ      ワード線
【図１】
2011175696.tif 000003
【図２】
2011175696.tif 000004
【図３】
2011175696.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011175696.tif 000009
【図８】
2011175696.tif 000010
【図９】
2011175696.tif 000011
【図１０】
2011175696.tif 000012
【図１１】
2011175696.tif 000013
【図１２】
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