(57)【要約】【課題】半導体層の表面上に誘電体膜を形成した後に熱処理を行う工程を有する場合であっても、熱処理による悪影響を低減できる半導体光デバイスの製造方法および半導体光デバイスを提供すること。【解決手段】本発明にかかる半導体層を含む半導体光デバイスの製造方法は、半導体積層構造１０表面の第１の領域に第１の誘電体膜を形成し、半導体積層構造１０表面の第２の領域に、第１の誘電体膜よりも高い密度を有する第２の誘電体膜を形成し、第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施して、第１の誘電体膜下部の半導体積層構造１０に窓領域２３を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体層を含む半導体光デバイスの製造方法において、
半導体層を形成する半導体層形成工程と、
前記半導体層表面の第１の領域に第１の誘電体膜を形成する第１の誘電体膜形成工程と、
前記半導体層表面の第２の領域に、前記第１の誘電体膜よりも高い密度を有する第２の誘電体膜を形成する第２の誘電体膜形成工程と、
前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項２】
前記熱処理工程は、前記第２の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする請求項１に記載の半導体光デバイスの製造方法。
【請求項３】
前記熱処理工程は、前記第２の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第１の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする請求項１または２に記載の半導体光デバイスの製造方法。
【請求項４】
前記第２の誘電体膜は、前記第１の誘電体膜よりも高い屈折率を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項５】
前記第２の誘電体膜は、前記第１の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする請求項１〜４のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項６】
前記第１の誘電体膜および前記第２の誘電体膜は、シリコンを含む誘電体膜であり、
前記第２の誘電体膜におけるシリコン組成比は、前記第１の誘電体膜におけるシリコン組成比よりも高いことを特徴とする請求項１〜５のいずれか一つに記載の半導体光デバイスの製造方法。
【請求項７】
半導体基板上に、第１導電型クラッド層、活性層、第２導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、
前記半導体積層構造の表面の窓領域に対応する部分に、第１の屈折率をもつ第１の誘電体層を形成する工程と、
少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第１の屈折率よりも小さい第２の屈折率をもつ第２の誘電体層を形成する工程と、
前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、
を含むことを特徴とする半導体光デバイスの製造方法。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体光デバイスの製造方法によって製造されたことを特徴とする半導体光デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層を含む半導体光デバイスの製造方法および半導体光デバイスに関する。
【背景技術】
【０００２】
半導体光デバイスには、発光デバイス、受光デバイスなどのように、電気−光変換／光−電気変換を行う光デバイス、及び、光導波路、光スイッチ、アイソレータ、フォトニック結晶などのように、光信号の伝送等を行う光デバイスがある。このような光デバイスは、半導体積層構造を主とした構成を有し、半導体積層構造における所定の半導体層の物性を変化させるための熱処理工程をその製造工程に含む場合がある。
【０００３】
たとえば、ＧａＡｓ系半導体レーザでは、光出射端面が強い光密度のために劣化し、ＣＯＤ（Ｃａｔａｓｔｒｏｐｈｉｃ  Ｏｐｔｉｃａｌ  Ｄａｍａｇｅ）と呼ばれる損傷を引き起こす場合がある。この対策として、光出射面に相当する箇所のバンドギャップを活性層内部のバンドギャップよりも大きくすることによって、活性層内部に比してレーザ光吸収の少なくした窓領域を設ける方法が提案されている。この窓領域を形成するために、窓領域上にＧａの拡散を促進する誘電体膜を形成し、さらに非窓領域上にＧａの拡散を抑制する誘電体膜を堆積した後、所定の熱処理を行い窓領域に対応する領域の混晶化を行い、バンドギャップを大きくさせるプロセスが行なわれる。かかる方法は、ＩＦＶＤ（Ｉｍｐｕｒｉｔｙ  Ｆｒｅｅ  Ｖａｃａｎｃｙ  Ｄｉｓｏｒｄｅｒｉｎｇ）法と呼ばれている（特許文献１参照）。そして、Ｇａの拡散を促進する誘電体膜として、たとえばＮリッチ条件で成膜したＳｉＮｘ膜が採用され、Ｇａの拡散を抑制する誘電体膜としてＳｉリッチ条件で成膜したＳｉＮｘ膜が採用されていた（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１２２８１６号公報
【特許文献２】国際公開第２００５／０５７７４４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＩＦＶＤ法においては、窓領域を混晶化し、所望の大きさのバンドギャップを達成するために一般的に熱処理に用いられる温度よりも高い温度での熱処理が必要となっている。たとえば、特許文献２に記載する方法においては、９３０℃もの高温での熱処理を行なう必要がある。しかしながら、このような高温熱処理によって、誘電体膜にクラックが発生した結果、誘電体膜が形成された半導体表面に荒れが生じ、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、このような高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、熱処理による悪影響を低減できる半導体光デバイスの製造方法および熱処理による劣化のない半導体光デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体光デバイスの製造方法は、半導体層を含む半導体光デバイスの製造方法において、半導体層を形成する半導体層形成工程と、前記半導体層表面の第１の領域に第１の誘電体膜を形成する第１の誘電体膜形成工程と、前記半導体層表面の第２の領域に、前記第１の誘電体膜よりも高い密度を有する第２の誘電体膜を形成する第２の誘電体膜形成工程と、前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【０００８】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第２の誘電体膜下部の半導体層の少なくとも一部を混晶化して、前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量を、前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくすることを特徴とする。
【０００９】
また、この発明にかかる半導体光デバイスの製造方法は、前記熱処理工程は、前記第２の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率が、前記第１の誘電体膜下部の半導体層の熱処理温度に対するバンドギャップの変化量の変化率よりも小さい温度領域で熱処理を施すことを特徴とする。
【００１０】
また、この発明にかかる半導体光デバイスの製造方法は、前記第２の誘電体膜は、前記第１の誘電体膜よりも高い屈折率を有することを特徴とする。
【００１１】
また、この発明にかかる半導体光デバイスの製造方法は、前記第２の誘電体膜は、前記第１の誘電体膜と同一の材料によって形成される誘電体膜であることを特徴とする。
【００１２】
また、この発明にかかる半導体光デバイスの製造方法は、前記第１の誘電体膜および前記第２の誘電体膜は、シリコンを含む誘電体膜であり、前記第２の誘電体膜におけるシリコン組成比は、前記第１の誘電体膜におけるシリコン組成比よりも高いことを特徴とする。
【００１３】
また、この発明にかかる半導体光デバイスの製造方法は、半導体基板上に、第１導電型クラッド層、活性層、第２導電型クラッド層および不純物含有層を含む半導体積層構造を順に形成する工程を含み、前記半導体積層構造の前記活性層のバンドギャップが他の領域よりも大きい窓領域を光出射方向に沿った端面領域に有する端面放出型の半導体光デバイスの製造方法において、前記半導体積層構造の表面の窓領域に対応する部分に、第１の屈折率をもつ第１の誘電体層を形成する工程と、少なくとも前記半導体積層構造の表面の非窓領域に対応する一部分に、第１の屈折率よりも小さい第２の屈折率をもつ第２の誘電体層を形成する工程と、前記第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、前記第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す熱処理工程と、を含むことを特徴とする。
【００１４】
また、この発明にかかる半導体光デバイスは、上記記載のいずれか一つの半導体光デバイスの製造方法によって製造されたことを特徴とする。
【発明の効果】
【００１５】
本発明は、半導体層表面の第１の領域に第１の誘電体膜を形成し、半導体層表面の第２の領域に、第１の誘電体膜よりも高い密度を有する第２の誘電体膜を形成し、第２の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量が、第１の誘電体膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施すことにより、半導体層のうち前記第２の誘電体膜下部の前記半導体層の少なくとも一部領域の結晶状態を変化させることから、熱処理工程における処理温度を低温化することができるため、熱処理による悪影響を低減できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。
【図２】図２は、図１におけるｚ軸に垂直な面における断面図である。
【図３】図３は、図１におけるｘ軸に垂直な面であって、かつリッジ部分を通る面における断面図である。
【図４】図４は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図５】図５は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図６】図６は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図７】図７は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図８】図８は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図９】図９は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１０】図１０は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１１】図１１は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１２】図１２は、７７５℃１８０秒でＲＴＡ処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。
【図１３】図１３は、図１に示した半導体レーザ素子を製造する工程の他の例を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図１４】図１４は、図１に示した半導体レーザ素子を製造する工程の他の例を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図１５】図１５は、実施の形態にかかる光デバイスの製造方法によって製造される光デバイスの平面図である。
【図１６】図１６は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。
【図１７】図１７は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。
【図１８】図１８は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。
【発明を実施するための形態】
【００１７】
以下に、本発明にかかる実施の形態である半導体光デバイスの製造方法について、半導体レーザ素子の製造方法を例に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００１８】
（実施の形態）
まず、実施の形態にかかる半導体レーザ素子の製造方法について説明する。図１は、本実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。図１に示した半導体レーザ素子１は、リッジ６の形状を形成するための所定の加工処理が施され、かつ、活性層を含むＧａＡｓ系の複数の半導体層を積層した半導体積層構造１０を基板１１上に形成した構造を基本構造としている。
【００１９】
半導体レーザ素子１はさらに、リッジ６の長手方向の両端部において、半導体積層構造１０と一体的化している半導体基板１１が劈開されることによって、２面の劈開面を有している。２面の劈開面のうち、一方の劈開面には、半導体積層構造１０の活性層内で発生した光を上記２面劈開面を反射鏡として共振させることによって生成したレーザ光４を半導体レーザ素子１の出射領域５から半導体レーザ素子１の外部に取り出すために、低反射膜３が形成されている。そして、他方の劈開面には、生成したレーザ光４を低反射膜３側のみから効率的に半導体レーザ素子１の外部へ取り出すために、高反射膜２が形成されている。
【００２０】
つぎに、図２および図３を参照し、図１に示す半導体レーザ素子１の構造について説明する。図２は、図１に示した半導体レーザ素子１の構造を具体的に説明するために、図１におけるｚ軸（光出射方向）に垂直な面における断面図を示している。また、図３は、図１におけるｘ軸に垂直な面であって、かつリッジ６部分を通る面（すなわち半導体レーザ素子の共振器を含む面）における断面図を示している。
【００２１】
図２および図３に示すように、半導体レーザ素子１は、ｎ型ＧａＡｓ基板である基板１１上に、ｎ−バッファ層１２、ｎ−クラッド層１３、ｎ−ガイド層１４、活性層１５、ｐ−ガイド層１６、ｐ−クラッド層１７、ｐ−コンタクト層１８、絶縁層１９が順次積層されている。また、半導体レーザ素子１は、ｐ−コンタクト層１８の上部に上部電極２０が形成され、基板１１の下部に下部電極２１が形成される。また、活性層１５の上側に形成されたｐ−ガイド層１６、活性層１５に対しｐ型のクラッドを積層する側に形成されたｐ−クラッド層１７および活性層１５に対し正孔を注入するために形成されたｐ−コンタクト層１８には、不純物としてＺｎがドーピングされている。図２および図３に示すように、半導体レーザ素子１は、活性層１５に注入される電流をストライプ状に狭窄し、かつ、ストライプに沿った光導波路として機能するリッジ６形状を有しており、ｐ−クラッド層１７の上層およびｐ−コンタクト層１８を含む層領域のレーザ光出射方向と垂直方向の幅が狭まったメサ形状に加工されている。そして、半導体レーザ素子１には、光出射端面に、非窓領域２４と比較しレーザ光の吸収が少ない窓領域２３が設けられている。
【００２２】
基板１１は、ｎ−ＧａＡｓを材料に含む。ｎ−バッファ層１２は、基板１１上に高品質のエピタキシャル層の積層構造を成長するために必要な緩衝層であり、ｎ−ＧａＡｓを層材料に含む。ｎ−クラッド層１３とｎ−ガイド層１４は、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定され、ｎ−ＡｌＧａＡｓを層材料に含む。ｎ−ガイド層１４のＡｌ組成は、２０％以上４０％未満であることが望ましい。また、ｎ−クラッド層１３のＡｌ組成は、ｎ−ガイド層１４のＡｌ組成に比べ大きくすることで屈折率を小さくすることが普通である。本発明における窓領域を形成した大出力端面放出型多モード半導体レーザ素子においては、ｎ−ガイド層１４の膜厚は、２００ｎｍ以上、たとえば４００ｎｍ程度であることが望ましい。ｎ−クラッド層１３の厚さは、１μｍ以上、３μｍ程度がよい。ｎ−ガイド層１４は、故意にドーピングをしない高純度層が使用される場合もあるが、ｎ−ガイド層１４の厚さを１００ｎｍ以上に設定する場合は、残留不純物の影響が大きく、ドーピングを施すほうがよい。ここでは、端面放出型多モード半導体レーザ素子を例にしているが端面放出型単一モード半導体レーザ素子に本願発明を適用できることは言うまでもない。
【００２３】
活性層１５は、下部バリア層１５ａ、量子井戸層１５ｂ、上部バリア層１５ｃを備える。下部バリア層１５ａおよび上部バリア層１５ｃは、量子井戸層１５ｂにキャリアを閉じ込める障壁の機能を有し、故意にドーピングをしない高純度のＡｌＧａＡｓを材料として含む。量子井戸層１５ｂは、故意にドーピングをしない高純度のＩｎＧａＡｓを材料として含む。量子井戸層１５ｂのＩｎ組成および膜厚、下部バリア層１５ａおよび上部バリア層１５ｃの組成によって決まるポテンシャル井戸の構造により、閉じ込められたキャリアの発光再結合エネルギーが決定される。上記は、単一の量子井戸層（ＳＱＷ）の構成について説明したが、量子井戸層１５ｂと下部バリア層１５ａおよび上部バリア層１５ｃとの積層を所望の数だけ繰り返した多重量子井戸層（ＭＱＷ）の構成を有する場合もある。また、上記では、故意にドーピングをしない高純度層での構成を説明したが、量子井戸層１５ｂ、下部バリア層１５ａおよび上部バリア層１５ｃに故意にドナーやアクセプタが添加される場合もある。さらに、下部バリア層１５ａとｎ−ガイド層１４とが同一の組成の場合があり、また、上部バリア層１５ｃとｐ−ガイド層１６とが同一の組成の場合があるため、下部バリア層１５ａ、上部バリア層１５ｃは必ずしも構成される必要はない。
【００２４】
ｐ−ガイド層１６とｐ−クラッド層１７とは、上述のｎ−クラッド層１３とｎ−ガイド層１４と対となり、積層方向に対する任意の光閉じ込め状態を実現するように、屈折率と厚さが決定される。ｐ−ガイド層１６とｐ−クラッド層１７とは、ｐ−ＡｌＧａＡｓを層材料に含む。ｐ−ガイド層１６のＡｌ組成は、２０％以上であることが一般的であり、３０％以上であることが望ましい。ｐ−クラッド層１７のＡｌ組成は、４０〜５０％程度が普通で、層中の光フィールドをｎ−クラッド層１３の方向にずらして導波路損失を小さくするためにｎ−クラッド層１３に比べ、ｐ−クラッド層１７のＡｌ組成は若干大きめに設定される。そして、ｐ−ガイド層１６のＡｌ組成は、ｐ−クラッド層１７のＡｌ組成に比べ小さく設定される。本発明における窓領域を形成した大出力端面放出型多モードレーザ素子においては、ｐ−ガイド層１６の膜厚は、２００ｎｍ以上、たとえば４００ｎｍ程度であることが望ましい。ｐ−クラッド層１７の厚さは、１〜２μｍ程度がよい。なお、ｐ−ガイド層１６は、故意にドーピングをしない高純度層が使用される場合もあるが、ガイド層の厚さを１００ｎｍ以上に設定する場合は、残留不純物による導電性変動の影響が大きいため、製造再現性を高めるためにも、故意のドーピングを施すほうがよい。また、ｐ−クラッド層１７には、ｎ型の半導体層によって形成され、注入電流を狭窄して活性層１５における電流密度を高める電流狭窄層１７ａが形成される。そして、ｐ−コンタクト層１８は、活性層１５に対し正孔を注入するために電極とコンタクトを取る必要があるため、ｐ型不純物であるＺｎが高濃度にドーピングされている。
【００２５】
半導体レーザ素子１においては、半導体積層構造１０の一部が加工されて形成されたリッジ６によって、上部電極２０と下部電極２１から注入された電流が活性層１５の一部に集中し、レーザ光４が半導体レーザ素子１の外部に取り出されることになる。出射領域５（図１参照）から出射されるレーザ光４の光密度は高密度であるため、半導体レーザ素子１においては、光出射端面を含む所定の領域に、レーザ光の吸収が少ない窓領域２３を設け、それ以外の領域を非窓領域２４とすることによって、ＣＯＤの発生を防止している。
【００２６】
窓領域２３では、窓領域２３の半導体積層構造１０を構成する半導体層の少なくとも一部が混晶化されている。この混晶化によって窓領域２３のエネルギーバンドギャップが大きくなる結果、非窓領域２４のエネルギーバンドギャップと窓領域２３のエネルギーバンドギャップとの差が生じる。これによって、半導体レーザ素子１においては、光出射端面領域のレーザ光の吸収を抑制し、ＣＯＤ発生を防止する。
【００２７】
つぎに、図４〜図８を参照して、半導体レーザ素子１を製造する工程について図面を参照しながら説明する。図４〜図６は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図であり、図７および図８は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。図４に示すように、通常使用されるＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を採用するＭＯＣＶＤ装置を用いて、ＧａＡｓ半導体基板１１上に、ｎ−バッファ層１２、ｎ−クラッド層１３、ｎ−ガイド層１４、活性層１５、ｐ−ガイド層１６、ｐ−クラッド層１７、電流狭窄層１７ａ、ｐ−コンタクト層１８からなる半導体積層構造１０をエピタキシャル成長する。半導体積層構造１０をエピタキシャル成長する際において所定の半導体層に導電性を持たせるために、ｎ−バッファ層１２、ｎ−クラッド層１３のエピタキシャル成長過程で、不純物としてｎ型不純物であるＳｉのドーピングを行い、ｐ−クラッド層１７、ｐ−コンタクト層１８のエピタキシャル成長過程で、不純物として、ｐ型不純物であるＺｎのドーピングを行う。また、ｎ型不純物を含む半導体層を窓領域のみに対応させて形成することによって、ｐ−クラッド層１７内に電流狭窄層１７ａを形成する。
【００２８】
そして、ｐ−コンタクト１８表面に触媒ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＳｉＮｘ膜を堆積する。本実施例ではＳｉＮｘ膜成長に触媒ＣＶＤを用いて説明しているが、用途に応じてプラズマＣＶＤ法など他の方法も利用できる。このＳｉＮｘ膜は、ＳｉＨ４流量を大幅に増加させたＳｉリッチ条件で成膜したものであり、ストイキオメトリ組成よりＳｉの比率が高い緻密な膜である。その後、フォトリソグラフィ工程およびエッチング工程を行い窓領域２３に対応する領域以外のＳｉＮｘ膜を除去することによって、図５に示すように、ｐ−コンタクト層１８表面の窓領域２３に対応する領域に混晶化促進膜２５を形成する。なお、混晶化促進膜２５は、半導体レーザ素子１の長手方向の前後で活性層１５を覆うように形成される。
【００２９】
次いで、触媒ＣＶＤ法を用い、混晶化促進膜２５と同一の材料を用いることによって、ｐ−コンタクト層１８および混晶化促進膜２５上に、Ｎリッチ条件で成膜したＳｉＮｘ膜を堆積し、混晶化抑制膜２６を形成する。この混晶化抑制膜２６を構成するＳｉＮｘ膜は、ストイキオメトリ組成よりＮの比率が高いものであり、原料であるシランとアンモニアガスとの流量をアンモニアリッチにした状態で成膜される。混晶化抑制膜２６は、Ｎリッチ条件で成膜したＳｉＮｘ膜であるため、Ｓｉリッチ条件で成膜した混晶化促進膜２５よりも、密度が低く疎な膜である。言い換えると、窓領域２３に対応する領域上に形成される混晶化促進膜２５は、非窓領域２４に対応する領域上に形成される混晶化抑制膜２６よりも高い密度を有する緻密な膜である。そして、同一の材料に形成された誘電体膜においては、密度が高くなるにしたがって屈折率も高くなることから、窓領域２３に対応する領域上に形成される混晶化促進膜２５は、非窓領域２４に対応する領域上に形成される混晶化抑制膜２６よりも高い屈折率を有する膜であるといえる。たとえば、混晶化促進膜２５は、屈折率が２．０５のＳｉＮｘ膜によって形成され、混晶化抑制膜２６は、屈折率が１．８５のＳｉＮｘ膜によって形成される。
【００３０】
混晶化促進膜２５、混晶化抑制膜２６を形成後、半導体積層構造１０に対して熱処理工程を実施する。この熱処理を行うための装置として、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いる。この熱処理工程は、混晶化促進膜２５下部の半導体層の熱処理によるバンドギャップの変化量が、混晶化抑制膜２６下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この熱処理工程として、たとえば、７７５℃、１８０秒のＲＴＡ処理を行う。この熱処理工程は、図６に示すように混晶化促進膜２５が形成された領域の半導体積層構造１０の少なくとも一部を混晶化して、混晶化促進膜２５下部の半導体層の熱処理によるバンドギャップの変化量を、混晶化抑制膜２６下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくする。この結果、混晶化促進膜２５下部に窓領域２３が形成される。
【００３１】
そして、促進膜２５、抑制膜２６を除去した後、フォトリソグラフィ工程およびエッチング工程を行って、図７に示すように、上部電極２０に接触する領域以外のｐ−コンタクト層１８と必要があれば、ｐ−クラッド層１７の上層の一部とを除去し、リッジ構造を形成する。次いで、絶縁層１９を形成後、フォトリソグラフィ工程およびエッチング工程を行って、図８に示すように、上部電極２０に接触する領域以外の絶縁層１９を除去する。そして、上部電極２０および下部電極２１を形成後、半導体ウェハを劈開し、劈開面に高反射膜２および低反射膜３を形成した後、半導体レーザ素子１ごとにカッティングすることによって、最終的な半導体レーザ素子１となる。
【００３２】
上述したように、本実施の形態においては、非窓領域２４に対応する半導体積層構造１０上に、Ｎリッチ条件で成膜したＳｉＮｘ膜を混晶化抑制膜２５として形成し、窓領域２３に対応する半導体積層構造１０上に、Ｎリッチ条件で成膜したＳｉＮｘ膜よりも高い密度を有する高屈折率膜のＳｉリッチのＳｉＮｘ膜を混晶化促進膜２６として形成している。なお、好例として、ＳｉＮｘ膜のＳｉあるいはＮの組成をストイキオメトリ組成との大小関係を用いて説明したが、十分な密度差あるいは屈折率差が生じればこれに限られるものではない。
【００３３】
ここで、図９に、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す。以下、ＲＴＡ処理によって変化する半導体積層構造のバンドギャップのシフト量を、エネルギーシフトとして説明する。図９における直線Ｌ１は、半導体層上に低屈折率膜であるＮリッチ条件で成膜したＳｉＮｘ膜を形成した状態で熱処理を施した場合に対応し、直線Ｌ２は、半導体層上に高屈折率膜であるＳｉリッチ条件で成膜したＳｉＮｘ膜を形成した状態で熱処理を施した場合に対応する。
【００３４】
半導体レーザ素子では、ＣＯＤ防止のために、窓領域のバンドギャップを、活性層内部の非窓領域におけるバンドギャップよりも大きくして、非窓領域のバンドギャップと窓領域のバンドギャップとの差を十分に確保する必要がある。
【００３５】
従来では、このＣＯＤ防止を可能とするバンドギャップ差ΔＥｇを確保するため、直線Ｌ１に示すように、高温域でエネルギーシフトが大きい低屈折率膜を混晶化促進膜に採用して窓領域を形成し、直線Ｌ２に示すように、高温域でもエネルギーシフトが小さい高屈折率膜を混晶化抑制膜に採用して非窓領域を形成していた。すなわち、従来では、レーザ光出射端面を含む領域である窓領域に対応する半導体層上に、疎な膜である低屈折率のＳｉＮｘ膜を混晶化促進膜として形成し、非窓領域に対応する半導体積層構造１０上に、Ｎリッチ条件で成膜したＳｉＮｘ膜よりも高い密度を有し高屈折率であるＳｉリッチのＳｉＮｘ膜を混晶化抑制膜として形成していた。そして、従来では、バンドギャップ差ΔＥｇを確保可能な温度Ｔ０で熱処理を行ない、拡散したＧａを疎な膜である混晶化促進膜に吸収させ、これにより発生した空孔を活性層１５に拡散させることによって、混晶化促進膜下方の量子井戸層１５ｂを混晶化し、窓領域を形成していた。
【００３６】
しかしながら、従来では、混晶化のために、たとえば９３０℃のような高い温度で熱処理を実行する必要があったため、この高温での熱処理によって、混晶化促進膜および混晶化抑制膜として形成したＳｉＮｘ膜にクラックが発生し、これによって、ＳｉＮｘ膜が形成された半導体表面に荒れが生じてしまい、その後に、この半導体表面に電極を形成した場合に接触抵抗が増大するという問題があった。また、この高温処理によって、本来であれば混晶化させたくない非窓領域まで混晶化してしまい、所望のレーザ特性を得られないという問題があった。
【００３７】
そこで、本実施の形態では、高屈折率膜を形成した場合の方が低屈折率膜を形成した場合よりもＲＴＡ温度に対する半導体積層構造のエネルギーシフトの傾き、すなわち、ＲＴＡ温度に対する半導体積層構造のエネルギーシフトの変化率が小さいことに着目し、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が逆転する温度領域、すなわち、高屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施している。なお、熱処理温度は、高屈折率膜下部の半導体積層構造のＲＴＡ温度に対するバンドギャップの変化量の変化率が、低屈折率膜下部の半導体積層構造のＲＴＡ温度に対するバンドギャップの変化量の変化率よりも小さい温度領域である。
【００３８】
具体的には、本実施の形態では、図１０の矢印Ｙ１に示すように、温度Ｔ０よりもさらに低温側における各エネルギーシフトを求め、高屈折率膜に対応するエネルギーシフトと低屈折率膜に対応するエネルギーシフトとの大小関係が、従来の熱処理温度である温度Ｔ０における大小関係と逆転する温度領域を求めた。すなわち、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる温度領域である。
【００３９】
この温度領域は、図１０に示すように、高屈折率膜に対応する直線Ｌ２と低屈折率膜に対応する直線Ｌ１が交差する温度Ｔ２未満となる。そして、ＣＯＤ防止を可能とするバンドギャップ差ΔＥｇを確保可能な熱処理温度は、図１０の矢印Ｙ２に示すように、従来における熱処理温度Ｔ０よりも格段に低い温度Ｔ１であることがわかる。したがって、本実施の形態では、窓領域２３に対応する半導体積層構造１０上に混晶化促進膜２５として高屈折率膜を形成し、非窓領域２４に対応する半導体積層構造１０上に混晶化抑制膜２６として低屈折率膜を形成した後に、温度Ｔ１での熱処理工程を施すことによって、高屈折率膜である混晶化促進膜２５下部の半導体層のバンドギャップを、低屈折率膜である混晶化抑制膜２６下部の半導体層のバンドギャップよりもΔＥｇ分大きくしている。
【００４０】
図１１に、実際に窓領域２３に対応する半導体積層構造１０上に高屈折率膜を形成し、非窓領域２４に対応する半導体積層構造１０上に低屈折率膜を形成した場合における、ＲＴＡの熱処理温度とエネルギーシフトとの関係を示す。直線Ｌ１１は、半導体積層構造上に低屈折率膜であるＮリッチ条件で成膜したＳｉＮｘ膜を形成した状態で３０秒のＲＴＡ処理を施した場合に対応し、直線Ｌ２１は、半導体積層構造上に高屈折率膜であるＳｉリッチ条件で成膜したＳｉＮｘ膜を形成した状態で３０秒のＲＴＡ処理を施した場合に対応する。そして、直線Ｌ１２は、半導体積層構造上に低屈折率膜であるＮリッチ条件で成膜したＳｉＮｘ膜を形成した状態で１８０秒のＲＴＡ処理を施した場合に対応し、直線Ｌ２２は、半導体積層構造上に高屈折率膜であるＳｉリッチ条件で成膜したＳｉＮｘ膜を形成した状態で１８０秒のＲＴＡ処理を施した場合に対応する。
【００４１】
図１１に示すように、いずれのＲＴＡ処理時間の場合も、ＲＴＡ処理温度を低くするにしたがって、高屈折率膜に対応するエネルギーシフトが、低屈折率膜に対応するエネルギーシフトよりも大きくなる領域があることがわかった。たとえば、ＲＴＡ処理時間が３０秒である場合には、約８５０℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、ＲＴＡ処理時間が３０秒である場合には、約８１０℃で処理を行うことによって、ＣＯＤ防止を可能とするバンドギャップ差ΔＥｇよりも大きなバンドギャップ差ΔＥｇ１を確保することができる。このため、本実施の形態では、窓領域２３に対応する半導体積層構造１０上に混晶化促進膜２５として高屈折率膜を形成し、非窓領域２４に対応する半導体積層構造１０上に混晶化抑制膜２６として低屈折率膜を形成した後の熱処理工程として、たとえば、８１０℃３０秒のＲＴＡ処理を施している。
【００４２】
さらに、直線Ｌ１２および直線Ｌ２２に示すように、ＲＴＡ処理時間が１８０秒である場合には、ＲＴＡ処理時間が３０秒である場合と比較して、エネルギーシフトとＲＴＡ処理温度との関係直線は、さらに低温側にシフトする。このため、ＲＴＡ処理時間が１８０秒である場合には、ＲＴＡ処理時間が３０秒である場合よりもさらに低い温度である約８２０℃未満で、高屈折率膜に対応するエネルギーシフトが低屈折率膜に対応するエネルギーシフトよりも大きくなる。そして、ＲＴＡ処理時間が１８０秒である場合には、約７７５℃で処理を行うことによって、８１０℃３０秒のＲＴＡ処理で確保できたバンドギャップ差ΔＥｇ１よりもさらに大きなバンドギャップ差ΔＥｇ２を確保することができる。このため、本実施の形態では、窓領域２３に対応する半導体積層構造１０上に混晶化促進膜２５として高屈折率膜を形成し、非窓領域２４に対応する半導体積層構造１０上に混晶化抑制膜２６として低屈折率膜を形成した後の熱処理工程として、たとえば、７７５℃１８０秒のＲＴＡ処理を施している。前述の熱処理条件に変えて、より低温の熱処理も可能であり、熱処理時間を延ばすことで半導体層成長温度以下にすることも可能である。
【００４３】
そして、積層する誘電体膜の屈折率の関係と、これらの膜が表面に形成された半導体積層構造のエネルギーシフトとの関係をもとに、混晶化促進膜２５として形成する高屈折率膜および混晶化抑制膜２６として形成する低屈折率膜を選択すればよい。図１２は、７７５℃１８０秒でＲＴＡ処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。図１２に示すように、７７５℃１８０秒でＲＴＡ処理を行なった場合、屈折率が高くなるにしたがってエネルギーシフトが高くなり、屈折率が低くなるにしたがってエネルギーシフトが低くなる。したがって、所望のバンドギャップ差ΔＥｇに応じて、混晶化促進膜２５として形成する誘電体膜の屈折率および混晶化抑制膜２６として形成する誘電体膜の屈折率を調整すればよい。本実施の形態においては、たとえば、窓領域２３形成のための高屈折率膜として屈折率が２．０５であるＳｉリッチ条件で成膜したＳｉＮｘ膜を採用し、非窓領域形成のための低屈折率膜として屈折率が１．８５であるＮリッチ条件で成膜したＳｉＮｘ膜を採用することによって、窓領域２３と非窓領域２４との間に約２５ｍｅＶのバンドギャップ差を確保している。
【００４４】
このように、本実施の形態では、混晶化抑制膜２６として低屈折率層を形成し、低屈折率層よりも高い密度を有する高屈折率層を混晶化促進膜２５として形成することによって、従来よりも格段に低い温度での熱処理であっても、高屈折率膜下部の半導体層の少なくとも一部を混晶化させることができる。したがって、本実施の形態では、従来よりも低い温度で混晶化が可能になるため、混晶化促進膜および混晶化抑制膜のクラックも発生しないことから半導体表面の荒れを防止できるとともに、非窓領域の混晶化も防止できる。この結果、本実施の形態では、半導体層の表面上に誘電体膜を形成した後に熱処理を行う工程を有する場合であっても、熱処理による悪影響を低減でき、所望の半導体レーザ素子を製造することが可能になる。
【００４５】
ここで、窓領域に高屈折率膜を形成し、非窓領域に低屈折率膜を形成し、従来のＲＴＡ温度である９３０℃よりも低い８１０℃以下の処理温度でＲＴＡ処理を行なった場合における混晶化のメカニズムについて説明する。密度の高い高屈折率膜を窓領域に対応する半導体積層構造上に形成し、密度の低い低屈折率膜を非窓領域に対応する半導体積層構造上に形成し、熱処理を行なった場合、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に、密度の差に起因して熱膨張率差が生じる。この結果、窓領域に対応する半導体積層構造と、非窓領域に対応する半導体積層構造との間に歪みが生じる。特に、密度の高い高屈折率層が積層された半導体積層構造において歪みが強く現れると考えられるため、歪みによって不安定化した積層構造間のエネルギーを安定させようと、高屈折率層が積層された半導体積層構造内において、内部の原子や空孔が移動するものと考えられる。これにともない、半導体積層構造と誘電体膜との界面に生じた欠陥も移動しやすくなることから、欠陥の拡散速度が高くなり、窓領域に対応する半導体積層構造内部に欠陥が拡散し、窓領域に対応する半導体積層構造内部が混晶化するものと思われる。
【００４６】
したがって、実施の形態では、半導体積層構造上に形成する高屈折率膜および低屈折率膜として、ＳｉＮｘ膜を形成した場合を例に説明したが、組成比を変えることによって、密度および屈折率を制御できるのであればＳｉＮｘ膜に限らず、たとえば、ＳｉＯ２膜を高屈折率膜および低屈折率膜として採用してもよい。この場合、密度が高く屈折率が高いＳｉリッチ条件で成膜したＳｉＯ２膜を窓領域に対応する半導体積層構造上に形成し、密度が低く屈折率が低いＯリッチ条件で成膜したＳｉＯ２膜を非窓領域に対応する半導体積層構造上に形成すればよい。そして、Ｓｉリッチ条件で成膜したＳｉＯ２膜下部の半導体積層構造の熱処理によるバンドギャップの変化量が、Ｏリッチ条件で成膜したＳｉＯ２膜下部の半導体積層構造の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施し、Ｓｉリッチ条件で成膜したＳｉＯ２膜下部の半導体積層構造の混晶化を行なえばよい。また、非窓領域および窓領域に形成する誘電体膜は、密度および屈折率を制御できるのであれば、同一の材料によって形成される同種の誘電体膜に限らず、異なる材料で形成される異種の誘電体膜であってもよい。
【００４７】
また、本実施の形態では、図５および図６において、混晶化促進膜２５となるＳｉリッチ条件で成膜したＳｉＮｘ膜を、混晶化抑制膜２６となるＮリッチ条件で成膜したＳｉＮｘ膜よりも先に形成した場合を例に説明したが、もちろんこれに限らない。具体的には、図１３に示すように、ｐ−コンタクト１８上に、Ｎリッチ条件で成膜したＳｉＮｘ膜を堆積し、その後、フォトリソグラフィ工程およびエッチング工程を行い非窓領域２４に対応する領域以外のＳｉＮｘ膜を除去することによって、混晶化抑制膜２６を形成する。そして、図１４に示すように、ｐ−コンタクト層１８および混晶化抑制膜２６上に、Ｓｉリッチ条件で成膜したＳｉＮｘ膜を堆積し、混晶化促進膜２５を形成してもよい。
【００４８】
また、本実施の形態では、半導体レーザ素子を製造する場合を例に説明したが、もちろんこれに限らず、光導波路構造を有する発光ダイオード、受光デバイスなどに対しても適用可能である。すなわち、半導体積層構造を主とした構成を有し、この半導体積層構造における所定の半導体層を混晶化させるプロセスをその製造工程に含む光デバイスに適用可能である。
【００４９】
このような光デバイスとして、図１５に示すように、混晶化されたクラッド領域２２３ａ、および、光導波領域として機能するコア領域２２４ａを有する光デバイスを例に、製造方法を説明する。図１６および図１７は、図１５におけるＡＡ線断面図である。図１６に示すように、まず、所定の基板２１１上に、下部クラッド層２１３、光導波層２１５、および上部クラッド層２１７からなる半導体積層構造をエピタキシャル成長する。そして、図１７に示すように、上部クラッド層２１７表面のうちクラッド領域に対応する領域に密度の高い高屈折率膜２２５を形成し、上部クラッド層２１７表面のうちコア領域に対応する領域に密度の低い低屈折率膜２２６を形成する。次いで、高屈折率膜２２５下部の半導体層の熱処理によるバンドギャップの変化量が、低屈折率膜２２６下部の半導体層の熱処理によるバンドギャップの変化量よりも大きくなる温度領域で熱処理を施す。この結果、図１８に示すように、高屈折率膜２２５下部の半導体層の少なくとも一部領域、すなわちクラッド領域に対応する領域２２３の少なくとも一部領域が混晶化する。なお、コア領域に対応する領域２２４においては、低屈折率膜２２６が形成されるため、半導体層の混晶化が起こることはない。
【００５０】
熱処理工程終了後、他の必要な処理を実施することによって、光デバイスが完成する。たとえば、光デバイスを構成する半導体積層構造以外の構成物を付加する、および／または、半導体積層構造に対して行う上記の表面処理や熱処理とは異なる処理を行う。たとえば、光デバイスが、発光デバイス、受光デバイスである場合には、発光デバイス、受光デバイスの体をなすために半導体積層構造を物理的に加工するエッチング、パッシベーション膜の形成、電極の形成、反射膜の形成などの各工程を行い、光デバイスを完成させる。
【００５１】
本願発明は、半導体レーザに限られず、導波路デバイスなど屈折率差を持つようなデバイスにも適用できる。
【符号の説明】
【００５２】
１  半導体レーザ素子
２  高反射膜
３  低反射膜
４  レーザ光
５  出射領域
６  リッジ
１０  半導体積層構造
１１，２１１  基板
１２  ｎ−バッファ層
１３  ｎ−クラッド層
１４  ｎ−ガイド層
１５  活性層
１５ａ  下部バリア層
１５ｂ  量子井戸層
１５ｃ  上部バリア層
１６  ｐ−ガイド層
１７  ｐ−クラッド層
１８  ｐ−コンタクト層
１９  絶縁層
２０  上部電極
２１  下部電極
２３  窓領域
２４  非窓領域
２５  混晶化促進膜
２６  混晶化抑制膜
２１３  下部クラッド層
２１５  光導波層
２１７  上部クラッド層
【図１】
2011014832.tif 000003
【図２】
2011014832.tif 000004
【図３】
2011014832.tif 000005
【図４】
2011014832.tif 000006
【図５】
2011014832.tif 000007
【図６】
2011014832.tif 000008
【図７】
2011014832.tif 000009
【図８】
2011014832.tif 000010
【図９】
2011014832.tif 000011
【図１０】
2011014832.tif 000012
【図１１】
2011014832.tif 000013
【図１２】
2011014832.tif 000014
【図１３】
2011014832.tif 000015
【図１４】
2011014832.tif 000016
【図１５】
2011014832.tif 000017
【図１６】
2011014832.tif 000018
【図１７】
2011014832.tif 000019
【図１８】
2011014832.tif 000020
【手続補正書】
【提出日】平成22年6月9日(2010.6.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【図１】図１は、実施の形態にかかる半導体レーザ素子の製造方法によって製造される半導体レーザの斜視図である。
【図２】図２は、図１におけるｚ軸に垂直な面における断面図である。
【図３】図３は、図１におけるｘ軸に垂直な面であって、かつリッジ部分を通る面における断面図である。
【図４】図４は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図５】図５は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図６】図６は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図７】図７は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図８】図８は、図１に示した半導体レーザ素子を製造する工程を示すための、図１に示した半導体レーザ素子のｚ軸に垂直な面における断面図である。
【図９】図９は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１０】図１０は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１１】図１１は、ＲＴＡの熱処理温度と、この熱処理によって変化する半導体層のバンドギャップのシフト量との関係を示す図である。
【図１２】図１２は、７７５℃１８０秒でＲＴＡ処理を行なった場合における、積層する誘電体膜の屈折率と、これらの膜が表面に形成された半導体層のエネルギーシフトとの関係を示す図である。
【図１３】図１３は、図１に示した半導体レーザ素子を製造する工程の他の例を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図１４】図１４は、図１に示した半導体レーザ素子を製造する工程の他の例を示すための、図１に示した半導体レーザ素子のｘ軸に垂直な面における断面図である。
【図１５】図１５は、実施の形態にかかる光デバイスの製造方法によって製造される光デバイスの平面図である。
【図１６】図１６は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。
【図１７】図１７は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。
【図１８】図１８は、図１５に示した光デバイスを製造する工程を示すための、図１５に示した光デバイスのＡＡ線断面図である。