(57)【要約】【課題】従来の半導体集積回路は、精度の高い静止電源電流測定を行うことができない等の問題があった。【解決手段】本発明にかかる半導体集積回路は、電源ＶＤＤ１によって駆動される内部回路の静止電源電流測定を行うＩＤＤＱ測定回路１１０を備え、ＩＤＤＱ測定回路１１０は、電源ＶＤＤ１に流れる電流を電圧に変換し、比較電圧を生成する電流電圧変換回路１１１と、電源ＶＤＤ１とは異なる電源ＶＤＤ２に基づいて基準電圧を生成する判定電圧生成部１１２と、比較電圧と基準電圧とを比較し、比較結果を出力するコンパレータ１１３と、を備える。このような構成により、精度の高い静止電源電流測定を実行することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電源によって駆動される内部回路の静止電源電流測定を行う測定回路を備えた半導体集積回路であって、
前記測定回路は、
前記第１の電源に流れる電流を電圧に変換し、比較電圧を生成する比較電圧生成回路と、
前記第１の電源とは異なる第２の電源に基づいて基準電圧を生成する基準電圧生成回路と、
前記比較電圧と前記基準電圧とを比較し、比較結果を出力する比較回路と、を備えた半導体集積回路。
【請求項２】
前記比較回路は、前記第２の電源によって駆動されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記測定回路は、前記比較結果を記憶する記憶回路をさらに備えた請求項１又は２に記載の半導体集積回路。
【請求項４】
前記内部回路を通常動作モードと静止電源電流測定モードとのいずれかのモードに切り替える制御信号を出力する自己診断制御回路をさらに備えた請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記自己診断制御回路は、前記比較結果に基づいて前記制御信号を出力することを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記自己診断制御回路は、
前記比較結果に基づいて複数の予め設定された所定の処理を任意に選択して行うことを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
【請求項７】
第１の電源によって駆動される第１の内部回路の静止電源電流測定を行う第１の測定回路と、
前記第１の電源とは異なる第２の電源によって駆動される第２の内部回路の静止電源電流測定を行う第２の測定回路と、を備えた半導体集積回路であって、
前記第１の測定回路は、
前記第１の電源に流れる電流を電圧に変換し、第１の比較電圧を生成する第１の比較電圧生成回路と、
前記第２の電源に基づいて第１の基準電圧を生成する第１の基準電圧生成回路と、
前記第１の比較電圧と前記第１の基準電圧とを比較し、第１の比較結果を出力する第１の比較回路と、を備え、
前記第２の測定回路は、
前記第２の電源に流れる電流を電圧に変換し、第２の比較電圧を生成する第２の比較電圧生成回路と、
前記第１の電源に基づいて第２の基準電圧を生成する第２の基準電圧生成回路と、
前記第２の比較電圧と前記第２の基準電圧とを比較し、第２の比較結果を出力する第２の比較回路と、を備えた半導体集積回路。
【請求項８】
前記第１の比較回路は、前記第２の電源によって駆動され、
前記第２の比較回路は、前記第１の電源によって駆動されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記第１の測定回路は、前記第１の比較結果を記憶する第１の記憶回路をさらに備え、
前記第２の測定回路は、前記第２の比較結果を記憶する第２の記憶回路をさらに備えた、請求項７又は８に記載の半導体集積回路。
【請求項１０】
前記第１及び第２の内部回路を通常動作モードと静止電源電流測定モードとのいずれかのモードに切り替える制御信号を出力する自己診断制御回路をさらに備えた請求項７〜９のいずれか一項に記載の半導体集積回路。
【請求項１１】
前記自己診断制御回路は、
前記第１及び第２の比較結果に基づいて前記制御信号を出力することを特徴とする請求項７〜１０のいずれか一項に記載の半導体集積回路。
【請求項１２】
前記第１及び前記第２の内部回路は、いずれか一方が静止電源電流測定モードの場合には、他方は通常動作モードであることを特徴とする請求項７〜１１のいずれか一項に記載の半導体集積回路。
【請求項１３】
前記自己診断制御回路は、
前記第１及び第２の比較結果に基づいて複数の予め設定された所定の処理を任意に選択して行うことを特徴とする請求項７〜１２のいずれか一項に記載の半導体集積回路。
【請求項１４】
第１の電源によって駆動される内部回路の静止電源電流測定を行う測定回路を備えた半導体集積回路であって、
前記第１の電源に流れる電流を電圧に変換して比較電圧を生成し、
前記第１の電源とは異なる第２の電源に基づいて基準電圧を生成し、
前記比較電圧と前記基準電圧とを比較して比較結果を出力する半導体集積回路の制御方法。
【請求項１５】
前記内部回路を静止状態にし、
前記内部回路の前記静止電源電流測定をし、
前記測定結果を記憶し、
前記内部回路を動作状態にし、
前記測定結果に基づいて複数の予め設定された所定の処理を任意に選択して行う請求項１４に記載の半導体集積回路の制御方法。
【請求項１６】
前記内部回路を静止状態にし、
前記内部回路の前記静止電源電流測定をし、
前記内部回路を動作状態にする前に、前記測定結果に基づいて予め設定された所定の処理を行う請求項１４又は１５に記載の半導体集積回路の制御方法。
【請求項１７】
記前測定結果に基づいて行われた前記所定の処理を記憶することを特徴とする請求項１５又は１６に記載の半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその制御方法に関する。
【背景技術】
【０００２】
現在、故障品の市場への流出を防ぐために、出荷テストにおいてＩＤＤＱ（静止電源電流）測定が多く実施されている。しかし、車載品をはじめとする、マイコンの高信頼性が求められている中、出荷時のみではなく、市場に出た後の劣化等による故障を検出する手段が必要になってきている。その手段として、ユーザが任意のタイミングで行う、自己診断機能としてのＩＤＤＱ測定が重要になっている。
【０００３】
さらに、マイコンは、マイコン自体がメインＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）として用いられる場合が多い。このとき、マイコンの故障を判断する回路が他に存在しない場合がある。それにより、マイコンの故障がシステム全体の暴走につながってしまう。したがって、マイコンは、ＩＤＤＱ測定だけでなくＩＤＤＱ測定結果を自ら判断し、判断結果により自己処理する必要性が高まってきている。
【０００４】
特許文献１にＩＤＤＱ測定に関する技術が紹介されている。図１５は、ＩＤＤＱ測定回路を搭載したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の構成を示すブロック図である。図１５に示すＬＳＩ１は、第１の電源配線１１から第２の電源配線３に対し電源電圧を変換して供給する電源電圧変換回路２と、第２の電源配線３に流れる電源電流を測定する電源電流測定回路９と、を備えている。このＬＳＩ１はクロックに同期して動作する。ここで、ＬＳＩ１はＩＤＤＱ測定を行う場合、ＬＳＩ１内部において生成される電源電流測定信号によりクロック周期を選択的に伸張する。ＩＤＤＱ測定は、選択されて伸張されたクロック周期内において実行される。
【０００５】
この構成によれば、電源電流測定回路９は、内部回路４に流れる電流に比例した電流と、外部(パッド１３)から入力された参照電流１４に比例する電流と、の差分に比例して流れる電流７を出力する。そして、電流７は電源電流測定出力パッド８を介して外部に出力される。この電流７に基づいてＩＤＤＱ測定が実行される。また、電源電流測定回路９はＬＳＩ１に内蔵されている。そのため、インダクタンス成分が外部の電源電流測定回路の場合よりも少ない。したがって、高速な電源電流測定が可能である。
【０００６】
図１６は、図１５の場合と比較して、電源電流測定回路９の代わりに電源電流測定回路９ａを備えた回路構成である。この電源電流測定回路９ａは、参照電流１４と内部回路４の静止電源電流に比例する電流との大小関係を示す論理信号７を出力する。そして、この論理信号７は電源電流測定出力パッド８を介して外部に出力される。この構成は、外部に出力される電流の測定が困難な場合に有効な電源電流測定の手法である。
【０００７】
図１７は、図１５及び図１６に示す回路の電流測定のタイミングチャートである。なお、通常動作時におけるクロックの周期はＴ１を示す。ここで、電源電流測定信号の立ち上がりに応じてクロック周期がＴ２に伸長される。図１７の例では、クロックのサイクル３において、周期がＴ２に伸長される。伸長されたサイクル３は、主として、通常動作時におけるクロック周期Ｔ１と、セトリング時間ｔｓと、サンプリング時間ｔｍと、により構成される。
【０００８】
このサンプリング時間ｔｍの期間のみ、電源電流測定回路９又は９ａの活性化信号が活性化される。この活性化信号が活性化されている間に測定された電源電流測定値が、ＬＳＩ１外部に出力される。なお、クロック周期Ｔ１はＬＳＩ１が正常に機能する周期である。つまり、この周期Ｔ１の間、内部回路４の入出力信号の状態が遷移する。したがって、内部回路４には、その遷移電流が流れる。しかし、周期Ｔ１の経過後は、内部回路４の入出力信号の状態遷移が終了する。したがって、内部回路４に流れる電流は静止電源電流に近い。伸長されたサイクル３では、すべての入出力信号の状態遷移が終了するまでの時間Ｔ１、及び電源線の変動がおさまるセトリング時間ｔｓの経過後、ＩＤＤＱ測定が実行される。
【０００９】
このように、特許文献１に示す回路は、ＩＤＤＱ測定を実行する場合、選択的にクロックを伸長する。したがって、すべてのクロックを伸長する場合と比較して、電源電流測定の時間を短縮することができる。また、電源電流測定信号（クロックを伸長させるための信号）はＬＳＩ内部において生成される。したがって、ＬＳＩ１は、ＬＳＩ内部の自己診断機能（ＢＩＳＴ）としてＩＤＤＱ測定を実行することができる。そのため、特許文献１に示す回路では、信頼性の高いＬＳＩを提供することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−７８６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図１５に示す回路は、前述のように、外部に出力される電流７に基づいてＩＤＤＱ測定を実行する必要がある。また、図１６に示す回路は、前述のように、外部に出力される論理信号７に基づいてＩＤＤＱ測定を実行する必要がある。また、図１６に示す回路は、論理信号７を出力するために外部から参照電流１４を入力する必要がある。つまり、ＬＳＩ１自身がＩＤＤＱ測定結果を判定することができない。したがって、ＩＤＤＱ測定を実行するために、他のＬＳＩ、又はＬＳＩテスタを外部に備える必要がある。
【００１２】
さらに、特許文献１に示す回路は、ＩＤＤＱ測定のためにクロックを選択的に伸長するが、実際にクロックを停止させているわけではない。したがって、入出力信号の状態遷移が完全に終了したサンプリングタイムｔｍを確保できない可能性がある。そのため、特許文献１に示す回路は、精度の高いＩＤＤＱ測定を実行することができない可能性がある。
【００１３】
上述のように、従来の半導体集積回路は、精度の高い静止電源電流測定が実行できない等の問題があった。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体集積回路は、第１の電源（例えば、本発明の実施の形態１における電源ＶＤＤ１）によって駆動される内部回路の静止電源電流測定を行う測定回路（例えば、本発明の実施の形態１におけるＩＤＤＱ測定回路１１０）を備えた半導体集積回路であって、前記測定回路は、前記第１の電源に流れる電流を電圧に変換し、比較電圧を生成する比較電圧生成回路（例えば、本発明の実施の形態１における電流電圧変換回路１１１）と、前記第１の電源とは異なる第２の電源（例えば、本発明の実施の形態１における電源ＶＤＤ２）に基づいて基準電圧を生成する基準電圧生成回路（例えば、本発明の実施の形態１における判定電圧生成部１１２）と、前記比較電圧と前記基準電圧とを比較し、比較結果を出力する比較回路（例えば、本発明の実施の形態１におけるコンパレータ１１３）と、を備える。
【００１５】
また、本発明にかかる半導体集積回路の別の態様は、第１の電源（例えば、本発明の実施の形態１における電源ＶＤＤ１）によって駆動される第１の内部回路の静止電源電流測定を行う第１の測定回路（例えば、本発明の実施の形態１におけるＩＤＤＱ測定回路１１０）と、前記第１の電源とは異なる第２の電源（例えば、本発明の実施の形態１における電源ＶＤＤ２）によって駆動される第２の内部回路の静止電源電流測定を行う第２の測定回路（例えば、本発明の実施の形態１におけるＩＤＤＱ測定回路１２０）と、を備えた半導体集積回路であって、前記第１の測定回路は、前記第１の電源に流れる電流を電圧に変換し、第１の比較電圧を生成する第１の比較電圧生成回路（例えば、本発明の実施の形態１における電流電圧変換回路１１１）と、前記第２の電源に基づいて第１の基準電圧を生成する第１の基準電圧生成回路（例えば、本発明の実施の形態１における判定電圧生成部１１２）と、前記第１の比較電圧と前記第１の基準電圧とを比較し、第１の比較結果を出力する第１の比較回路（例えば、本発明の実施の形態１におけるコンパレータ１１３）と、を備え、前記第２の測定回路は、前記第２の電源に流れる電流を電圧に変換し、第２の比較電圧を生成する第２の比較電圧生成回路（例えば、本発明の実施の形態１における電流電圧変換回路１２１）と、前記第１の電源に基づいて第２の基準電圧を生成する第２の基準電圧生成回路（例えば、本発明の実施の形態１における判定電圧生成部１２２）と、前記第２の比較電圧と前記第２の基準電圧とを比較し、第２の比較結果を出力する第２の比較回路（例えば、本発明の実施の形態１におけるコンパレータ１２３）と、を備える。
【００１６】
また、本発明にかかる半導体集積回路の制御方法は、第１の電源によって駆動される内部回路の静止電源電流測定を行う測定回路を備えた半導体集積回路であって、前記第１の電源に流れる電流を電圧に変換して比較電圧を生成し、前記第１の電源とは異なる第２の電源に基づいて基準電圧を生成し、前記比較電圧と前記基準電圧とを比較して比較結果を出力する。
【００１７】
上述のような構成の半導体集積回路及びその制御方法により、精度の高い静止電源電流測定が可能である。
【発明の効果】
【００１８】
本発明により、精度の高い静止電源電流測定が可能な半導体集積回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかる半導体集積回路の構成を示すブロック図である。
【図２】図１におけるＩＤＤＱ測定回路１、２の概略構成を示すブロック図である。
【図３】図１における自己診断制御回路の概略構成を示すブロック図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の制御方法を示すフローチャートである。
【図５】図４における静止状態１、２においてのＬＳＩの状態を示す図である。
【図６】図４における自己診断モード設定に用いるレジスタの詳細を示す図である。
【図７】図６におけるレジスタの使用例を示す図である。
【図８】本発明の実施の形態２にかかる半導体集積回路の制御方法を示すフローチャートである。
【図９】図８における自己診断モード設定に用いるレジスタの詳細を示す図である。
【図１０】図８におけるレジスタの使用例を示す図である。
【図１１】図８における判定レベルの設定例を示す図
【図１２】図８における処理内容例を示す図
【図１３】本発明の実施の形態３にかかる半導体集積回路の制御方法を示すフローチャートである。
【図１４】本発明の実施の形態４にかかる半導体集積回路の制御方法を示すフローチャートである。
【図１５】特許文献１に示すＩＤＤＱ測定回路搭載ＬＳＩの構成ブロック図である。
【図１６】特許文献１に示すＩＤＤＱ測定回路搭載ＬＳＩの構成ブロック図である。
【図１７】特許文献１に示すＩＤＤＱ測定のタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２１】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１における半導体集積回路の全体の構成を示すブロック図である。なお、図１に示す回路は、ユーザの判断に基づいて任意にＩＤＤＱ測定を実行することが可能な自己診断回路である。
【００２２】
図１に示すように、ＬＳＩ（半導体集積回路）１００は、電源（第１の電源）ＶＤＤ１に流れる静止時電流（静止電源電流）ＩＤＤ１を測定するＩＤＤＱ測定回路（測定回路）１１０と、電源（第２の電源）ＶＤＤ２に流れる静止電流ＩＤＤ２を測定するＩＤＤＱ測定回路１２０と、ＩＤＤＱ測定回路１１０、１２０を制御する自己診断制御回路１３０と、被測定回路１４０、１５０と、を備える。
【００２３】
被測定回路１４０、ＩＤＤＱ測定回路１１０、１２０及び自己診断制御回路１３０には、電源ＶＤＤ１が供給される。被測定回路１５０及びＩＤＤＱ測定回路１１０、１２０には電源ＶＤＤ２が供給される。自己診断制御回路１３０により生成された自己診断用の制御信号Ｌ３１がＩＤＤＱ測定回路１１０に入力される。また、自己診断制御回路１３０により生成された自己診断用の制御信号Ｌ３２がＩＤＤＱ測定回路１２０に入力される。
【００２４】
ＩＤＤＱ測定回路１１０により測定されたＩＤＤＱ測定結果Ｌ３３は自己診断制御回路１３０に入力される。ＩＤＤＱ測定回路１２０により測定されたＩＤＤＱ測定結果Ｌ３４は自己診断制御回路１３０に入力される。
【００２５】
被測定回路１４０が生成する電圧値Ｌ２２、Ｌ２３はＩＤＤＱ測定回路１２０に入力される。ＩＤＤＱ測定回路１２０は、電圧値Ｌ２２、Ｌ２３に基づいて結果Ｌ２８を出力する。ＩＤＤＱ測定回路１２０から出力された信号Ｌ２８は、被測定回路１４０に入力される。被測定回路１５０が生成する電圧値Ｌ１２、Ｌ１３はＩＤＤＱ測定回路１１０に入力される。ＩＤＤＱ測定回路１１０は、電圧値Ｌ１２、Ｌ１３に基づいて結果Ｌ１８を出力する。ＩＤＤＱ測定回路１５０から出力された信号Ｌ１８は、被測定回路１５０に入力される。
【００２６】
図２は、図１に示すＩＤＤＱ測定回路１１０、１２０の概略を示すブロック図である。図２に示すように、ＩＤＤＱ測定回路１１０は、ＬＳＩ１００の内部電源ＶＤＤ１における静止時電流ＩＤＤ１を電圧に変換するための電流電圧変換回路（比較電圧生成回路）１１１と、電源ＶＤＤ１とは異なる電源ＶＤＤ２に基づいて基準電圧Ｌ１１を生成する判定電圧生成部（基準電圧生成回路）１１２と、を備える。さらに、ＩＤＤＱ測定回路１１０は、ＩＤＤＱ測定時において、電流電圧変換回路１１１の出力電圧（比較電圧）Ｌ１０と、判定電圧生成部１１２の基準電圧Ｌ１１と、を比較し比較結果を出力するコンパレータ（比較回路）１１３と、比較結果を記憶する記憶素子（記憶回路）１１６と、静止電源電流測定モード及び通常動作モードの経路を切り替えるためのセレクタ回路１１４、１１５と、を備える。
【００２７】
電流電圧変換回路１１１には、電圧ＶＤＤ１に流れる静止時電流ＩＤＤ１が入力される。記憶素子１１６には電源ＶＤＤ１が供給される。判定電圧生成部１１２、セレクタ回路１１４、１１５、コンパレータ１１３には、電源ＶＤＤ２が供給される。セレクタ回路１１４には、電流電圧変換回路１１１の出力電圧Ｌ１０と、判定電圧生成部１１２の基準電圧Ｌ１１と、が入力される。また、セレクタ回路１１４には、図１に示した被測定回路１５０の出力信号Ｌ１２、Ｌ１３が入力される。さらに、セレクタ回路１１４の切替制御端子には、自己診断制御回路１３０によって生成された自己診断制御信号Ｌ３１が入力される。
【００２８】
セレクタ回路１１４の一方の出力信号Ｌ１４は、コンパレータ１１３の一方の入力端子に入力される。セレクタ回路１１４の他方の出力信号Ｌ１５は、コンパレータ１１３の他方の入力端子に入力される。ここで、例えば、自己診断制御信号Ｌ３１の論理レベルがハイレベルの場合、出力信号Ｌ１４としてＬ１０が選択され、出力信号Ｌ１５としてＬ１１が選択される。一方、例えば、Ｌ３１の論理レベルがロウレベルの場合、出力信号Ｌ１４としてＬ１２が選択され、出力信号Ｌ１５としてＬ１３が選択される。コンパレータ１１３から出力された比較結果Ｌ１６は、セレクタ回路１１５に入力される。また、セレクタ回路１１４の切替制御端子には、自己診断制御信号Ｌ３１が入力される。
【００２９】
セレクタ回路１１５の一方の出力信号Ｌ１７は、記憶素子１１６に入力される。セレクタ回路１１５の他方の出力信号Ｌ１８は、図１に示す被測定回路１５０に入力される。ここで、例えば、Ｌ３１の論理レベルがハイレベルの場合、セレクタ回路１１５は、入力信号Ｌ１６を出力信号Ｌ１７として記憶素子１１６に出力する。一方、例えば、Ｌ３１の論理レベルがロウレベルの場合、セレクタ回路１１５は、入力信号Ｌ１６を出力信号Ｌ１８として被測定回路１５０に出力する。
【００３０】
なお、ＩＤＤＱ測定回路１１０は、自己診断制御信号Ｌ３１に基づいて静止電源電流測定モード及び通常動作モードを切り替える回路構成の一例を示したにすぎない。したがって、趣旨を逸脱しない限りにおいて、ＩＤＤＱ測定回路１１０の回路構成を変更可能である。例えば、本発明の実施の形態１では、ＩＤＤＱ測定回路１１０がセレクタ回路１１４、１１５を備えた場合の例を説明しているがこれに限られない。例えば、通常動作モードにおいて用いられる信号線（被測定回路１５０との間の信号線）がＩＤＤＱ測定回路１１０を経由する必要がなければ、ＩＤＤＱ測定回路１１０はセレクタ回路１１４、１１５を備えない回路構成にも適宜変更可能である。要するに、静止電源電流測定モードの場合には、ＩＤＤＱ測定回路１１０によってＩＤＤＱ測定が実行される。一方、通常動作モードの場合には、ＩＤＤＱ測定回路１１０によってＩＤＤＱ測定は実行されず、通常動作が実行される。
【００３１】
一方、ＩＤＤＱ測定回路１２０は、ＬＳＩ１００の内部電源ＶＤＤ２における静止時電流ＩＤＤ２を電圧に変換するための電流電圧変換回路（比較電圧生成回路）１２１と、電源ＶＤＤ２とは異なる電源ＶＤＤ１に基づいて基準電圧Ｌ２１を生成する判定電圧生成部（基準電圧生成回路）１２２と、を備える。さらに、ＩＤＤＱ測定回路１２０は、ＩＤＤＱ測定時に、電流電圧変換回路１２１の出力電圧（比較電圧）Ｌ２０と、判定電圧生成部１２２の基準電圧Ｌ２１と、を比較し比較結果を出力するコンパレータ（比較回路）１２３と、比較結果を記憶する記憶素子（記憶回路）１２６と、静止電源電流測定モード及び通常動作モードの経路を切り替えるためのセレクタ回路１２４、１２５と、を備える。
【００３２】
ＩＤＤＱ測定回路１２０の構成は、ＩＤＤＱ測定回路１１０と比較して、ＶＤＤ１がＶＤＤ２に、ＶＤＤ２がＶＤＤ１に変更されている。また、自己診断制御信号Ｌ３１がＬ３２に変更されている。また、通常動作モードの信号経路として、Ｌ１２がＬ２２に、Ｌ１３がＬ２３に、Ｌ１８がＬ２８に変更されている。その他の回路構成及び動作については同様であるため、説明を省略する。
【００３３】
図３は、図２に示す自己診断制御回路１３０の概略を示すブロック図である。図３に示すように、自己診断制御回路１３０は、所定の演算処理を実行するためのＣＰＵ１３１と、自己診断用レジスタ１３２と、レジスタ１３２の出力結果に基づいて自己診断制御信号Ｌ３１、Ｌ３２を生成する制御信号生成部１３３と、によって構成される。
【００３４】
ＩＤＤＱ測定回路１１０、１２０が生成するＩＤＤＱ測定結果Ｌ３３、Ｌ３４は、ＣＰＵ１３１に入力される。ＣＰＵ１３１の出力信号は、レジスタ１３２に入力される。レジスタ１３２の出力信号は、制御信号生成部１３３に入力される。制御信号生成部１３３から出力された自己診断制御信号Ｌ３１、Ｌ３２は、それぞれＩＤＤＱ測定回路１１０、１２０に入力される。なお、自己診断制御回路１３０は、出力信号として自己診断制御信号Ｌ３１、Ｌ３２のみを図示しているがこれに限られない。例えば、自己診断モード（後述）において、入力信号Ｌ３３、Ｌ３４及びユーザの判断に基づいて、複数の予め設定された所定の処理を実行するための別の制御信号が出力される場合がある。
【００３５】
ＬＳＩ１００が、ＶＤＤ１に駆動されるすべての回路（図１に示す被測定回路１４０、自己診断制御回路１３０、ＩＤＤＱ測定回路１２０；被測定回路）に対してＩＤＤＱ測定を行う場合の例を、図２を用いて説明する。この場合、例えば、自己診断制御回路１３０からの制御信号（不図示）に基づいて被測定回路（ＩＤＤＱ測定対象回路）が静止状態に移行する。また、自己診断制御回路１３０からの自己診断制御信号Ｌ３１に基づいてセレクタ１１４が入力信号Ｌ１０、Ｌ１１を選択し、それぞれ出力信号Ｌ１４、Ｌ１５として出力する。まだ、セレクタ１１５が入力信号Ｌ１６を出力信号Ｌ１７として出力する。
【００３６】
次に、ＩＤＤＱ測定回路１１０が被測定回路に対してＩＤＤＱ測定を実行する。具体的には、ＩＤＤＱ測定回路１１０において、電源電圧変換回路１１１がＶＤＤ１に流れる静止電源電流を電圧に変換し、電圧Ｌ１０を出力する。また、ＶＤＤ２に基づいて判定電圧生成部１１２が基準電圧Ｌ１１を出力する。コンパレータ１１３は、電圧Ｌ１０と基準電圧Ｌ１１とを比較して比較結果を出力する。この比較結果は記憶素子１１６に記憶される。ＩＤＤＱ測定後、例えば、自己診断制御回路１３０からの制御信号（不図示）に基づいて被測定回路の動作が復帰する。つまり、被測定回路は静止状態から動作状態に移行する。記憶素子１１６に記憶された比較結果（測定結果）は、自己診断制御回路１３０に入力される。自己診断制御回路１３０は、この比較結果に基づいてその後の処理を決定する。この動作は、ＶＤＤ２に駆動されるすべての回路（図１に示す被測定回路１５０、ＩＤＤＱ測定回路１１０）に対してＩＤＤＱ測定を実行する場合も同様である。
【００３７】
このように、ＩＤＤＱ測定回路１１０、１２０には、それぞれ異なる電源ＶＤＤ１、ＶＤＤ２が供給される。例えば、ＬＳＩ１００が、ＶＤＤ１に駆動されるすべての回路を静止状態にした場合を考える。この場合でも、ＩＤＤＱ測定回路１１０を構成する判定電圧生成部１１２と、コンパレータ１１３と、セレクタ回路１１４、１１５と、はそれぞれＶＤＤ２によって駆動される。そのため、ＩＤＤＱ測定回路１１０は、ＶＤＤ１に駆動されるすべての回路が静止状態を維持したままＩＤＤＱ測定を実行することが可能である。同様にして、ＩＤＤＱ測定回路１２０は、電源ＶＤＤ２に駆動されるすべての回路が静止状態を維持したままＩＤＤＱ測定を実行することができる。
【００３８】
また、記憶素子１１６は、エッジ検出用レジスタを用いることが好ましい。それにより、記憶素子１１６にクロックを入力する必要がなくなる。つまり、記憶素子１１６は、静止状態を維持したまま比較結果を記憶することができる。また、本発明の実施の形態１では、記憶素子１１６は、ＶＤＤ１によって駆動される場合を例に説明したがこれに限られない。例えば、記憶素子１１６がＶＤＤ２によって駆動される回路構成にも変更可能である。同様に、記憶素子１２６がＶＤＤ１によって駆動される回路構成にも変更可能である。さらに、ＩＤＤＱ測定の測定結果に誤差が生じる可能性があるが、セレクタ回路１１４、１１５、コンパレータ１１３がＶＤＤ１によって駆動される回路構成にも変更可能である。同様にセレクタ回路１２４、１２５、コンパレータ１２３がＶＤＤ２によって駆動される回路構成にも変更可能である。
【００３９】
このように、本実施の形態にかかる半導体集積回路は、ＩＤＤＱ測定の被測定回路を駆動する電源と、ＩＤＤＱ測定回路を駆動する電源と、がそれぞれ異なる。したがって、本実施の形態にかかる半導体集積回路は、被測定回路に供給するクロックが停止した状態で当該被測定回路のＩＤＤＱ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、従来技術と異なり、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本発明の半導体集積回路は、精度の高いＩＤＤＱ測定を実行することができる。さらに、ＩＤＤＱ測定回路を駆動する電源として、ＩＤＤＱ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、ＩＤＤＱ測定回路用の電源を新たに備える必要がない。
【００４０】
次に、図４を用いて、本実施の形態にかかる半導体集積回路の制御方法について説明する。図４は本実施の形態にかかる半導体集積回路の制御方法を示すフローチャートである。具体的には、図４は、ＩＤＤＱ測定回路を備えた自己診断回路の制御方法を示すフローチャートである。なお、自己診断回路は図１におけるＬＳＩ１である。
【００４１】
まず、システム起動後、ユーザが自己診断回路に対し自己診断モードの設定を行う（Ｓ１０１）。この自己診断モード設定を行うことにより、ユーザは自己診断（ＩＤＤＱ測定）実施の有無、及び自己診断を実施する場合の対象電源の選択を行うことができる。つまり、ユーザは自己診断回路を自己診断モードに移行するか否かを選択することができる。自己診断を実施しない場合（Ｓ１０２のＮＯ）には、自己診断回路においてユーザ動作が起動する（Ｓ１１２）。つまり、自己診断回路は自己診断モードから通常動作モードに移行する。一方、自己診断を実施する場合（Ｓ１０２のＹＥＳ）には、ＩＤＤＱ測定を実行する対象電源が指定される（Ｓ１０３）とともに、対象電源に接続される被測定回路が静止状態に移行する（Ｓ１０４、Ｓ１０６）。つまり、自己診断回路は、自己診断モードにおいて静止電源電流測定モードを示す。被測定回路が静止状態へ移行した後、ＩＤＤＱ測定が実行される（Ｓ１０５、Ｓ１０７）。そして、その測定結果は記憶素子（図２の１１６、１２６）に記憶される。
【００４２】
ＩＤＤＱ測定完了後、対象電源以外の電源によって駆動されるクロックにより被測定回路が動作状態に復帰する（Ｓ１０８）。つまり、被測定回路が静止状態から動作状態に移行する。その後、ユーザが記憶素子のデータを確認し（Ｓ１０９）、判定を行う（Ｓ１１０）。判定結果がＮＧの場合（Ｓ１１０のＮＯ）には、自己診断制御回路によって予め設定された任意の処理が実行される（Ｓ１１１）。そして、自己診断モードが終了する。一方、判定結果がＯＫの場合（Ｓ１１０のＹＥＳ）には、再び自己診断モード設定に戻る（Ｓ１０１）。そして、自己診断の継続の有無を決定する（Ｓ１０２）。自己診断を継続しない場合（Ｓ１０２のＮＯ）には、ユーザ動作が起動する（Ｓ１１２）。
【００４３】
図５は、図４に示す静止状態１（Ｓ１０４）、及び静止状態２（Ｓ１０６）において、それぞれの電源ＶＤＤ１、ＶＤＤ２によって駆動される回路の状態を示す。図５に示すように、静止状態１では、測定対象電源としてＶＤＤ１が選択される。そして、ＶＤＤ１によって駆動されるクロック及び被測定回路が静止状態に移行する。一方、静止状態２では、測定対象電源としてＶＤＤ２が選択される。そして、ＶＤＤ２によって駆動されるクロック及び被測定回路が静止状態に移行する。
【００４４】
図６は、図４における自己診断モード設定に用いるレジスタ（図３のレジスタ１３２）の詳細を示す図である。また、図７は、図６におけるレジスタ１３２の使用例を示す図である。図６に示すように、レジスタ１３２は、例えば８ビットのビット幅を有する。そして、その７ビット目（図６の７ｂｉｔ）が診断モードの許可／禁止設定用として用いられる。また、その６ビット目（図６の６ｂｉｔ）が電源選択用として用いられる。また、図７に示すように、これらのレジスタ値に基づいて動作モードの設定、及び対象電源の選択が行われる。それにより、本発明の実施の形態１にかかる自己診断回路は、図４の制御方法を実現することができる。また、ユーザは自己診断用のレジスタ１３２の値を任意に設定することによりＩＤＤＱ測定を実行する対象電源の選択、及び自己診断モードへの切り替えの設定を行うことができる。
【００４５】
このように、本実施の形態にかかる半導体集積回路は、複数電源を有するため、ＩＤＤＱ測定対象となる電源に接続された被測定回路を静止状態に移行させ、ＩＤＤＱ測定対象でない電源によって駆動される測定回路により、当該被測定回路のＩＤＤＱ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、被測定回路に供給されるクロックが停止した状態でＩＤＤＱ測定を行うことができる。つまり、本実施の形態にかかる半導体集積回路は、従来技術と異なり、ＩＤＤＱ測定時に、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本実施の形態にかかる半導体集積回路は、精度の高いＩＤＤＱ測定を実行することができる。なお、ＩＤＤＱ測定回路を駆動する電源として、ＩＤＤＱ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、ＩＤＤＱ測定回路用の電源を新たに備える必要がない。
【００４６】
また、本実施の形態にかかる半導体集積回路は、判定電圧生成部１１２、１２２を内部に備える。したがって、従来技術と異なり、ＬＳＩテスタ等を外部に備える必要がない。また、この半導体集積回路は、記憶素子１１６、１２６を備える。それにより、ＩＤＤＱ測定の被測定回路が静止状態にしても、半導体集積回路が動作状態に復帰後、ユーザが自己診断の結果を確認することができる。また、この半導体集積回路は、自己診断制御回路１３０を備える。それにより、ユーザの判断に基づいてＩＤＤＱ測定を行うための自己診断モードと通常動作モードを選択することができる。
【００４７】
実施の形態２
図２に示す回路構成において、さらに以下に述べる制御方法は、判定レベルに基づいて複数の予め設定された所定の処理を選択して実行するシステムを構築する。図８の制御方法は、図４の制御方法と比較して、ＩＤＤＱ測定の測定結果に基づく判定レベルを複数有する。つまり、図８の制御方法は、それぞれの判定レベルに応じて、予め設定された所定の処理を選択して実行することを特徴としている。
【００４８】
図８は、図４と比較して、Ｓ２０１〜Ｓ２０４のステップに示す処理が追加されている。ユーザは図４に示す制御方法と同様の手順で、ＩＤＤＱ測定を実行する。ここで、ＩＤＤＱ測定の判定結果がＮＧの場合（Ｓ１１０）、自己診断回路は自己診断モード設定（Ｓ１０１）において設定した判定レベルを確認する（Ｓ２０１）。そして、その判定レベルに基づいて予め設定された所定の処理が実行される。例えば、判定レベルが"１"の場合、処理Ａが実行される（Ｓ２０２）。判定レベルが"２"の場合、処理Ｂが実行される（Ｓ２０３）。判定レベルが"３"の場合、処理Ｃが実行される（Ｓ２０４）。
【００４９】
図９は、図８において自己診断モード設定に用いるレジスタの詳細を示す図である。図１０は、図８におけるレジスタの使用例を示す図である。実施の形態１の場合と比較して、本実施の形態２の場合は、レジスタ１３２の４、５ビット目（図９の４、５ｂｉｔ）が判定レベル設定用として用いられる。図１１は、図８における判定レベル（Ｓ２０１）の設定例を示す図である。図１２は、図８における処理Ａ〜Ｃ（Ｓ２０２、Ｓ２０３、Ｓ２０４）の処理内容の例を示す図である。例えば、ユーザは、ＩＤＤＱ測定結果よって検出された故障電流に基づいて故障レベルを想定する。そして、ユーザはこの故障レベルに応じた判定レベルを設定する。ここで、ＩＤＤＱ測定結果が判定レベル１のＮＧの場合（Ｓ２０１の１）、自己診断回路は、例えば、この故障がマイコンに与える影響が大きいと判定する。そして、自己診断回路は、マイコン自身をリセットする等の所定の処理を行う。このように、ＩＤＤＱ測定結果に対して複数の判定レベルを設けることにより、自己診断回路は、それぞれの判定レベルに応じた所定の処理内容を実行することができる。
【００５０】
実施の形態３
図２に示す回路構成において、さらに以下に述べる制御方法は、故障が他の回路に与える影響が大きいと判定した場合に、所定の処理を実行するシステムを構築する。図１３の制御方法は、図８の制御方法と比較して、故障が他の回路に与える影響が大きいと判定した場合には、ＩＤＤＱ測定の被測定回路が動作状態に復帰する前に、所定の処理を実行することを特徴としている。
【００５１】
図１３は、図８と比較して、Ｓ３０１〜Ｓ３０３のステップに示す処理が追加されている。まず、ユーザが自己診断モードにより自己診断を開始する（Ｓ１０１〜Ｓ１０７、Ｓ３０１）。ここで、自己診断モード設定（Ｓ１０１）において判定レベル１に設定されている場合（Ｓ３０１のＹＥＳ）、結果判定が行われる（Ｓ３０２）。そして、判定結果がＮＧの場合（Ｓ３０２のＮＧ）、自己診断回路が動作状態に復帰する前に、予め設定された所定の処理Ａ（Ｓ３０３）が実行される。このように、自己診断回路が動作状態に復帰する前に自己診断結果の判定と所定の処理が行われる。それにより、システムの故障による暴走等を未然に防ぐことができる。
【００５２】
実施の形態４
図２に示す回路構成において、さらに以下に述べる制御方法は、前回の判定レベルに基づいて次回の自己診断時の判定レベルを設定するシステムを構築する。図１４の制御方法は、図８の制御方法と比較して、前回の判定レベルとその結果を記憶することを特徴としている。つまり、図１４は、図８と比較して、Ｓ４０１、Ｓ４０２のステップに示す処理が追加されている。ユーザが自己診断モード設定（Ｓ１０１）を行う際、前回の自己診断の判定結果（Ｓ４０１、Ｓ４０２）に基づいて今回の自己診断時の判定レベルを設定する。
【００５３】
例えば、前回の判定レベル３の判定結果がＯＫ判定だった場合には、今回も判定レベル３に設定して自己診断を実施する。前回の判定レベル３がＮＧ判定だった場合には、例えば、今回は判定レベル２に設定して自己診断を実施する。このように、前回の判定レベル及びその結果を記憶することにより、次回の自己診断時の判定レベルを設定するための指標とすることができる。それにより、次回の自己判断処理における処理効率向上が期待できる。
【００５４】
以上のように、上記発明の実施の形態にかかる半導体集積回路の制御方法は、この半導体集積回路単体が、自己診断モード設定、ＩＤＤＱ測定、結果確認、自己処理を行う。それにより、本発明の半導体集積回路は、システムの故障による暴走等を未然に防ぐことができる。また、本発明の半導体集積回路は、それぞれの条件に応じた所定の処理を実行することができる。
【００５５】
近年、多くのマイコンが、アナログ用電源及びロジック用電源等の多電源によって構成される。さらに、これらのマイコンは、それぞれの電源系にコンパレータを搭載することが多い。このようなマイコンに備えられた多電源がそれぞれ対応するＩＤＤＱ測定回路を駆動することにより、本発明の半導体集積回路は回路規模の増大を防ぐことができる。また、このようなマイコンに備えられた各電源系のコンパレータが、互いの静止電源電流を監視するような回路構成にすることもできる。つまり、ＩＤＤＱ測定回路に備えられたコンパレータとして用いることができる。それにより、本発明の半導体集積回路は、新たなコンパレータを備えることなくＩＤＤＱ測定を行うことができる。
【００５６】
このように、上記実施の形態にかかる半導体集積回路は、ＩＤＤＱ測定の被測定回路を駆動する電源と、ＩＤＤＱ測定回路を駆動する電源と、がそれぞれ異なる。したがって、本発明の半導体集積回路は、被測定回路に供給するクロックが停止した状態でＩＤＤＱ測定を行うことができる。つまり、本発明の半導体集積回路は、従来技術と異なり、ほぼ完全に被測定回路を静止状態にすることができる。したがって、本発明の半導体集積回路は、精度の高いＩＤＤＱ測定を実行することができる。さらに、ＩＤＤＱ測定回路を駆動する電源として、ＩＤＤＱ測定の被測定回路とは異なる別の内部回路を駆動する電源を用いることもできる。それにより、ＩＤＤＱ測定回路用の電源を新たに備える必要がない。
【００５７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、ＩＤＤＱ測定回路が２つ備えられた場合の例について説明したがこれに限られない。例えば、３つ以上のＩＤＤＱ測定回路を備えた回路構成にも適宜変更可能である。
【符号の説明】
【００５８】
１００  ＬＳＩ
１１０  ＩＤＤＱ測定回路
１１１  電流電圧変換回路
１１２  判定電圧生成部
１１３  コンパレータ
１１４  セレクタ回路
１１５  セレクタ回路
１１６  記憶素子
１２０  ＩＤＤＱ測定回路
１２１  電流電圧変換回路
１２２  判定電圧生成部
１２３  コンパレータ
１２４  セレクタ回路
１２５  セレクタ回路
１２６  記憶素子
１３０  自己診断制御回路
１３１  ＣＰＵ
１３２  レジスタ
１３３  制御信号生成部
１４０  被測定回路
１５０  被測定回路
【図１】
2011191261.tif 000003
【図２】
2011191261.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011191261.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011191261.tif 000017
【図１６】
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【図１７】
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