(57)【要約】【課題】バッテリー抜け等の急激な電源切断状態が生じても、簡単かつ安価に作製できる構成でありながら、焼き付き現象や再駆動時のフリッカが生じ難い液晶表示装置を提供すること。【解決手段】選択電位ＶＤＤ及び非選択電位ＶＢＢを生成するゲート電位生成回路１８と、選択電位ＶＤＤ及び非選択電位ＶＢＢを切り替えて走査線及びＴＦＴを経て画素電極へ供給するゲート制御回路１３とが形成された液晶表示装置において、ゲート電位生成回路１８とゲート制御回路１３との間には、液晶表示装置への電源切断後にゲート制御回路１３の出力電位を通常の駆動状態の電位からＴＦＴの立ち上がり領域の電位に切り替える電圧制御回路１９が接続されており、電圧制御回路１９は、ゲート電位生成回路１８とゲート制御回路１３との間に接続された選択電位供給線２８と非選択電位供給線２９との間に接続されたショート抵抗を備えていることを特徴とする。【選択図】図９
2011033853.tif 000002
【特許請求の範囲】
【請求項１】
液晶層を挟持して互いに対向配置される第１基板及び第２基板を有し、
前記第１基板には、走査線と、信号線と、前記走査線及び前記信号線の交差に対応して
形成された薄膜トランジスターと、前記薄膜トランジスターに電気的に接続された画素電
極と、選択電位と非選択電位を出力するゲート電位生成回路と、前記ゲート電位生成回路
から供給された前記選択電位と非選択電位とを切り替えて前記走査線を経て前記薄膜トラ
ンジスターへ供給するゲート制御回路とが形成され、
前記第１基板及び第２基板のいずれかの基板に共通電極が形成された液晶表示装置にお
いて、
前記ゲート電位生成回路と前記ゲート制御回路との間には、前記液晶表示装置への電源
切断後に前記非選択電位を前記薄膜トランジスターの立ち上がり領域の電位に変化させる
電圧制御回路が接続されており、
前記電圧制御回路は、前記ゲート電位生成回路と前記ゲート制御回路との間に接続され
た選択電位供給線と非選択電位供給線との間に接続された抵抗を備えていることを特徴と
する液晶表示装置。
【請求項２】
前記抵抗の値は５０ｋΩ〜５００ｋΩの値であることを特徴とする請求項１に記載の液
晶表示装置。
【請求項３】
前記選択電位供給線及び前記非選択電位供給線のそれぞれと接地電位との間には、安定
化容量が接続されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記ゲート選択電位供給線と接地電位との間に接続された選択電位側安定化容量は、前
記非選択電位供給線と接地電位との間に接続された非選択電位側安定化容量よりも容量値
が大きいことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記選択電位側安定化容量及び前記非選択電位側安定化容量の容量値をそれぞれＣｄ及
びＣｂとすると、
Ｃｄ／Ｃｂ≧２
とされていることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記選択電位側安定化容量及び前記非選択電位側安定化容量にはそれぞれ放電抵抗が並
列に接続され、前記放電抵抗の抵抗値は同一であることを特徴とする請求項３〜５のいず
れかに記載の液晶表示装置。
【請求項７】
前記ゲート制御回路からの出力電位は、前記液晶表示装置への電源切断後に一旦前記立
ち上がり領域の電位まで上昇し、その後に接地電位に収束する山型の特性を有することを
特徴とする請求項１に記載の液晶表示装置。
【請求項８】
前記立ち上がり領域の電位に達するまでの時間は１ｓ以下とされていることを特徴とす
る請求項１に記載の液晶表示装置。
【請求項９】
前記ゲート電位生成回路及び前記ゲート制御回路は、前記第１基板の表示領域の外周部
に形成され、半導体層がポリシリコンで形成されたトランジスターを含むことを特徴とす
る請求項１〜８のいずれかに記載の液晶表示装置。
【請求項１０】
前記抵抗は、前記薄膜トランジスターの半導体層と同一膜で形成されていることを特徴
とする請求項９に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特にモバイル機器等に使用される液晶表示装置におい
て、バッテリー抜け等の急激な電源切断状態が生じても、トランジスターや定電圧ダイオ
ード等のアクティブ素子を使用することなく、簡単かつ安価に作製できる構成でありなが
ら、焼き付き現象や再駆動時のフリッカが生じ難い液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置はＣＲＴ（陰極線管）と比較して軽量、薄型、低消費電力という特徴があ
るため、表示用として多くの電子機器に使用されている。液晶表示装置の液晶層に電界を
印加する方法として、縦電界方式のものと横電界方式のものとがある。縦電界方式の液晶
表示装置は、液晶層を挟んで配置される一対の透明基板上にそれぞれ電極が設けられ、こ
れら一対の電極により、概ね列方向の電界を液晶分子に印加するものである。この縦電界
方式の液晶表示装置としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignm
ent）モード、ＭＶＡ（Multi-domain Vertical Alignment）モード等のものが知られてい
る。
【０００３】
また、横電界方式の液晶表示装置は、液晶層を挟んで配設される一対の基板のうちの一
方の内面側にのみ一対の電極を絶縁して設け、概ね横方向の電界を液晶分子に対して印加
するものである。この横電界方式の液晶表示装置としては、一対の電極が平面視で重なら
ないＩＰＳ（In-Plane Switching）モードのものと、重なるＦＦＳ（Fringe Field Switc
hing）モードのものとが知られている。
【０００４】
これらの液晶表示装置は、いずれも液晶分子の配向を変化させるための電界を形成する
画素電極及び共通電極と、マトリクス状に整列された画素ごとに画素電極の電圧を変化さ
せるための走査線及び信号線が、アレイ基板の表示領域に形成されている。走査線及び信
号線には、それぞれ駆動用ＩＣから所定の信号が印加されて、所定の画像表示がなされる
。
【０００５】
一方、携帯用の液晶表示装置は、駆動電源としてのバッテリーと組み合わされて使用さ
れているが、何等かのきっかけでバッテリーが外れてしまう（以下、「バッテリー抜け」
という。）ことがある。このとき、液晶表示装置が駆動状態であって液晶に電界が印加さ
れていた場合、駆動用ＩＣが瞬時に電源切断状態となるために、画素電極と共通電極間に
電荷が残存した状態となり、液晶に電界が印加された状態となってしまうために、焼き付
き現象が生じてしまう。通常の液晶表示装置では、共通電極の電位は電源切断状態となる
と速やかに接地レベルとなるよう構成されるが、後記のように画素電極の電荷は放電され
難い構成であり、共通電極と画素電極との間に電位差が生じ、液晶に電界が印加された状
態となってしまう。また、このように液晶に電界が印加された状態に維持された後に再度
正常に電源が接続された場合には、フリッカ等の表示不良が生じてしまう。このような現
象は、特にＦＦＳモード等の横電界方式の液晶表示装置の場合には顕著に表れる。
【０００６】
携帯用の液晶表示装置において、バッテリー抜けが生じた際の画素電極の電荷の放電は
、何の対策もしていない場合、画素電極の駆動用の薄膜トランジスター（ＴＦＴ：Thin F
ilm Transistor）のオフリーク特性（ＩＤＳ特性）に依存する。しかしながら、低温ポリ
シリコン（ＬＴＰＳ：Low Temperature Poly Silicon）−ＴＦＴの場合、このリーク電流
がほとんどゼロのために、実質的に画素電極の電荷の放電は生じない。
【０００７】
例えば、一般的なＮチャネル型のＬＴＰＳ−ＴＦＴの電気特性の一例を図１４に示す。
なお、図１４はＶｄ＝＋１０Ｖの場合及びＶｄ＝＋０．１Ｖの場合のゲート電極−ソース
電極間電圧Ｖｇとドレイン電極−ソース電極間に流れる電流値Ｉｄｓを示している。ＬＴ
ＰＳ−ＴＦＴは、Ｖｇが閾電圧Ｖｔｈ以下の電流が実質的に流れないカットオフ領域、Ｖ
ｇが閾電圧Ｖｔｈ以上でＶｇの増加とＩｄｓが急激に増加する立ち上がり領域、及び、Ｖ
ｇが増加してもＩｄｓがほぼ一定となる飽和領域を有している。
【０００８】
図１４の記載からして明らかなように、一般的なＮチャネル型のＬＴＰＳ−ＴＦＴは、
ゲート電極−ソース電極間電圧が０Ｖの場合、ソース電極の電位が０Ｖとしても、Ｖｄ＝
＋１０Ｖの場合であってもＶｄ＝＋０．１Ｖの場合であっても、何れもＩｄｓは１０−１
２Ａ以下の極めて僅かな漏れ電流しか流れない。そのため、特に画素電極の駆動用のＴＦ
ＴとしてＬＴＰＳ−ＴＦＴを使用したＦＦＳ（Fringe Field Switching）モードの液晶表
示装置においては、焼き付き現象が生じ易くなるため、バッテリー抜け等の急速な電源切
断時に何かしらの対策を施す必要がある。
【０００９】
これらの問題点の解決策として、バッテリー抜けを検知して表示ＯＦＦシーケンスを駆
動することなどが考えられるが、バッテリーの抜けは瞬時に生じるので、表示ＯＦＦシー
ケンスを十分に作動させることが困難である。そこで、下記特許文献１に開示されている
液晶表示装置では、画素電極の駆動用のＴＦＴのＩＤＳ特性はＶＧＳ電位に依存すること
に着目し、バッテリー抜け時のＶＧＳ電位を上げることで、画素電極の電荷の放電を速や
かに行うようにしている。ここで、下記特許文献１に開示されている液晶表示装置のＶＧ
Ｓ電位の上昇回路を図１５及び図１６を用いて説明する。
【００１０】
なお、図１５は下記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回
路であり、図１６はその電圧変化を示すグラフである。このゲートオフ電圧制御回路は、
通常状態においてゲートオン電圧に相当するＶＨ（２０Ｖ）と、ＶＣＯＭ（７Ｖ）と、Ｖ
ＥＥ（−１２Ｖ）との３電位により、液晶表示装置の電源の供給が停止して電源電圧の絶
対値が低下し始めた際に、走査線に印加されるＶＬを通常電位からリーク用電位に切り替
えるものである。
【００１１】
通常動作時、電圧供給遮断時間Ｔ１以前では、ＶＬはＶＥＥとＶＬ端子の間に設けられ
た定電圧ダイオードＴＤ１により、ＶＥＥに対し一定電圧を上回る電位として供給されて
いる。図１５では定電圧ダイオードＴＤ１として９Ｖ品を用いているため、ＶＥＥより９
Ｖ高い電圧がＶＬに供給される。この状態では、ＶＣＯＭとＶＥＥの間に介在するトラン
ジスター素子ＴＲ１はオフ状態である。
【００１２】
次に、Ｔ１において電源供給が遮断されると、図１６に示したように、ＶＨはＧＮＤ電
位に向かい低下し始める。このとき、Ｃ１のＰ１側電位も引きずられて低下するため、Ｐ
１の電位がＰ２より閾値分以上に低くなる。これによりＴＲ１は導通状態となり、Ｐ２と
Ｐ３が短絡する。この結果、Ｐ３でのＶＥＥ電圧とＰ２でのＶＣＯＭ電圧は互いにキャン
セルされ急速にＧＮＤ電位へと向かう。これは同時に、Ｐ５（＝Ｐ３電位）の電圧値がマ
イナス電位からＧＮＤ電位に向かって急上昇することを意味する。このため、Ｐ４（＝Ｐ
６）のＶＬ電位は、ＴＤ１の存在により、図１６に示すように急上昇することになる。
【００１３】
最後に、ＶＬ最大電圧時点であるＴ２にてＰ５の電位がＧＮＤに達すると、Ｐ４の電位
も最高値を取る。これ以降は、Ｐ４の電位すなわちＶＬの電位はＧＮＤに向かって徐々に
低下する。このとき、Ｐ５とＰ６との間にコンデンサーＣ２を接続しておく。これはＶＬ
がＴ２で最高値に至った以降、ＧＮＤに落ちるまでの時間を延ばすことができるようにす
るためである。
【００１４】
図１６に示すように、ＶＬの電位は、Ｔ１以降、動作時のＶＬとＶＨの間にまで一旦上
昇し、やがてＧＮＤに至る山なりの特性を示す。したがって、電源供給が遮断された際に
、このＶＬを走査線に供給することにより、画素電極の電荷をリークする構成を実現する
ことができるようになる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３８８４２２９公報
【特許文献２】特開２００８−２０３７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回路においては、
電源切断後の電圧降下を基に動作し、通常動作状態とは異なるリーク用電位を形成してい
るが、このリーク用電位は、電源切断時点で液晶表示装置の回路内に残留した、あるいは
回路に蓄積した電荷を元に作り出されている。このため、上記特許文献１に開示されてい
る液晶表示装置のゲートオフ電圧制御回路は、液晶表示装置内で構成を完了することがで
きるので、既存の液晶表示装置と容易に置き換えられるという大きな利点を有している。
【００１７】
しかしながら、上記特許文献１に開示されている液晶表示装置のゲートオフ電圧制御回
路は、ＶＧＳ電位を上げる方法として、トランジスター素子ＴＲ１を使用しているととも
に、ＶＧＳよりも低い電位との間に定電圧ダイオードを介して通常の非選択電位よりも高
い電圧にする対策が提案されているため、構成が複雑であり、しかも高価となる。
【００１８】
本発明は、上述のような従来技術の問題点を解決すべくなされたものである。すなわち
、本発明の目的は、バッテリー抜け等の急激な電源切断状態が生じても、トランジスター
や定電圧ダイオード等のアクティブ素子を使用することなく、簡単かつ安価に作製できる
構成でありながら、焼き付き現象や再駆動時のフリッカが生じ難い液晶表示装置を提供す
ることにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明の液晶表示装置は、液晶層を挟持して互いに対向配置
される第１基板及び第２基板を有し、前記第１基板には、走査線と、信号線と、前記走査
線及び前記信号線の交差に対応して形成された薄膜トランジスターと、前記薄膜トランジ
スターに電気的に接続された画素電極と、選択電位と非選択電位を出力するゲート電位生
成回路と、前記ゲート電位生成回路から供給された前記選択電位と非選択電位とを切り替
えて前記走査線を経て前記薄膜トランジスターへ供給するゲート制御回路とが形成され、
前記第１基板及び第２基板のいずれかの基板に共通電極が形成された液晶表示装置におい
て、前記ゲート電位生成回路と前記ゲート制御回路との間には、前記液晶表示装置への電
源切断後に前記非選択電位を前記薄膜トランジスターの立ち上がり領域の電位に変化させ
る電圧制御回路が接続されており、前記電圧制御回路は、前記ゲート電位生成回路と前記
ゲート制御回路との間に接続された選択電位供給線と非選択電位供給線との間に接続され
た抵抗を備えていることを特徴とする。
【００２０】
本発明の液晶表示装置においては、バッテリー抜け等の急速な電源切断が生じても、ゲ
ート電位生成回路とゲート制御回路との間に液晶表示装置への電源切断後に非選択電位を
前記薄膜トランジスターの立ち上がり領域の電位に変化させる電圧制御回路が接続されて
いるため、ゲート制御回路に接続されている薄膜トランジスターは導通状態に維持される
。従って、本発明の液晶表示装置によれば、バッテリー抜け等の急速な電源切断が生じて
も、画素電極に残留していた電荷は短時間で放電されるため、画素電極と共通電極との間
に電位差が発生せず、焼き付き現象や再起動後のフリッカが生じ難くなる。
【００２１】
加えて、本発明の液晶表示装置においては、前記電圧制御回路がゲート電位生成回路と
ゲート制御回路との間に接続された選択電位供給線及び非選択電位供給線との間に接続さ
れた抵抗からなるものであるため、非常に回路構成が簡単であり、しかも、従来例のよう
な低電圧ダイオードやトランジスターのようなアクティブ素子が存在しないため、安価と
なる。なお、本発明における立ち上がり領域とは、薄膜トランジスターのゲート電極−ソ
ース電極間電圧Ｖｇが閾電圧Ｖｔｈ以上でＶｇの増加とドレイン電極−ソース電極間に流
れる電流値Ｉｄｓが急激に増加する領域を示す。
【００２２】
また、本発明の液晶表示装置においては、前記ショート抵抗の値は５０ｋΩ〜５００ｋ
Ωの範囲から選択されていることが好ましい。
【００２３】
ショート抵抗が５０ｋΩ未満ではゲート電位生成回路の消費電力が大きくなりすぎるし
、ショート抵抗が５００ｋΩを越えるとゲート制御回路から出力される電圧が立ち上がり
領域の電位に切り替わるまでの時間がかかりすぎ、その間に各回路に印加されていた電圧
が消失してしまうために画素電極に残留していた電荷を十分に放電できなくなるため、好
ましくない。
【００２４】
また、本発明の液晶表示装置においては、前記選択電位供給線及び前記非選択電位供給
線のそれぞれと接地電位との間には、安定化容量が接続されていることが好ましい。
【００２５】
バッテリー抜け等の急速な電源切断が生じた際には、ゲート電位生成回路はハイインピ
ーダンスとなるため、ゲート電位生成回路から電流出力が得られなくなる。本発明の液晶
表示装置においては、ゲート電位生成回路からの選択電位供給線及び非選択電位供給線の
それぞれと接地電位との間に安定化容量が接続されているため、バッテリー抜け等の急速
な電源切断状態が生じても、安定化容量に充電されていた電荷が選択電位供給線及び非選
択電位供給線を経てゲート制御回路に供給される。そのため、本発明の液晶表示装置によ
れば、バッテリー抜け等の急速な電源切断が生じても、しばらくの間、ゲート制御回路に
対して所定の電圧を供給することができ、ゲート制御回路の出力電位を立ち上がり領域の
電位に維持することができ、画素電極に残留していた電荷を確実に放電させることができ
るようになる。
【００２６】
また、本発明の液晶表示装置においては、前記ゲート選択電位供給線と接地電位との間
に接続された選択電位側安定化容量は、前記非選択電位供給線と接地電位との間に接続さ
れた非選択電位側安定化容量よりも容量値が大きいことが好ましい。
【００２７】
ゲート選択電位供給線と接地電位との間に接続された選択電位側安定化容量が非選択電
位供給線と接地電位との間に接続された非選択電位側安定化容量よりも容量値が大きいと
、バッテリー抜け等の急速な電源切断状態となった際に非選択電位供給線の電位がグラウ
ンド電位に落ちても、しばらくの間はゲート選択電位供給線には選択電位側安定化容量に
充電された電荷に起因する電位となっている。そのため、本発明の液晶表示装置によれば
、バッテリー抜け等の急速な電源切断状態が生じても、画素電極に残留していた電荷をよ
り確実に放電させることができるようになる。
【００２８】
また、本発明の液晶表示装置においては、前記選択電位側安定化容量及び前記非選択電
位側安定化容量の容量値をそれぞれＣｄ及びＣｂとすると、
Ｃｄ／Ｃｂ≧２
とされていることが好ましい。
【００２９】
選択電位側安定化容量を非選択電位側安定化容量の２倍以上とすると、バッテリー抜け
等の急速な電源切断状態が生じて非選択電位供給線の電位がグラウンド電位に落ちても、
ゲート選択電位供給線には選択電位側安定化容量に充電されていた電荷が十分に残存して
いる。そのため、本発明の液晶表示装置によれば、バッテリー抜け等の急速な電源切断状
態が生じても、画素電極に残留していた電荷をより確実に放電させることができるように
なる。
【００３０】
また、本発明の液晶表示装置においては、前記選択電位側安定化容量及び前記非選択電
位側安定化容量にはそれぞれ放電抵抗が並列に接続され、前記放電抵抗の抵抗値は同一で
あることが好ましい。
【００３１】
選択電位側安定化容量及び非選択電位側安定化容量のみであると、バッテリー抜け等の
急速な電源切断状態が生じた際に選択電位側安定化容量及び非選択電位側安定化容量に充
電されていた電荷が放電されずに残存したままとなり、再起動時に選択電位及び非選択電
位が異常値となって表示画質に悪影響を与えることがある。本発明の液晶表示装置では、
選択電位側安定化容量及び非選択電位側安定化容量にはそれぞれ同一抵抗値の放電抵抗が
並列に接続されているので、バッテリー抜け等の急速な電源切断状態が生じても、選択電
位側安定化容量及び非選択電位側安定化容量に充電されていた電荷は放電抵抗によって放
電されるため、再起動時に選択電位及び非選択電位が異常値となることがなくなり、表示
画質に悪影響が生じなくなる
【００３２】
また、本発明の液晶表示装置においては、前記ゲート制御回路からの出力電位は、前記
液晶表示装置への電源切断後に一旦前記立ち上がり領域の電位まで上昇し、その後に接地
電位に収束する山型の特性を有することが好ましい。
【００３３】
液晶表示装置においては、電源切断状態となると最終的には各部の電位は接地電位に収
束する。本発明の液晶表示装置によれば、バッテリー抜け等の急速な電源切断状態が生じ
ても、ゲート制御回路からの出力電位が一旦立ち上がり領域の電位まで上昇している間に
画素電極に残留していた電荷を確実に放電させることができるようになる。なお、このよ
うなゲート制御回路からの出力電位が液晶表示装置への電源切断後に一旦立ち上がり領域
の電位まで上昇し、その後に接地電位に収束する山型の特性を有するようにするためには
、ゲート電位生成回路とゲート制御回路との間に接続された選択電位供給線と非選択電位
供給線との間にショート抵抗を接続することにより達成される。
【００３４】
また、本発明の液晶表示装置においては、前記立ち上がり領域の電位に達するまでの時
間は１ｓ以下とされていることが好ましい。
【００３５】
液晶表示装置においては、電源切断状態となった後に各部の電位が接地電位に収束する
までは数ｍｓかかる。本発明の液晶表示装置によれば、電源切断状態となった後にゲート
制御回路からの出力電位が立ち上がり領域の電位に達するまでの時間が１ｓ以下となるよ
うにされているので、バッテリー抜け等の急速な電源切断状態が生じても、画素電極に残
留していた電荷を確実に放電させることができるようになる。
【００３６】
また、本発明の液晶表示装置においては、前記ゲート電位生成回路及び前記ゲート制御
回路は、前記第１基板の表示領域の外周部に形成され、半導体層がポリシリコンで形成さ
れたトランジスターを含むことが好ましい。
【００３７】
ゲート電位生成回路及びゲート制御回路が第１基板及び第２基板とは別の箇所に形成さ
れていると、これらのゲート電位生成回路及びゲート制御回路と第１基板又は第２基板と
の間をフレキシブルプリント配線基板で接続する必要があるが、このフレキシブルプリン
ト配線基板における信号遅延によってゲート制御回路からの出力電位が立ち上がり領域の
電位に達するまでの時間を短くすることができなくなる。本発明の液晶表示装置によれば
、ゲート電位生成回路及びゲート制御回路は、第１基板の外周部に形成されるため、ゲー
ト制御回路からの出力電位が立ち上がり領域の電位に達するまでの時間が短くなるように
することができるので、上記効果が有効に奏されるようになる。さらに、半導体層がポリ
シリコンで形成されたトランジスターで含むため、画素電極に接続された薄膜トランジス
ターと同じ工程で形成することができる。
【００３８】
また、本発明の液晶表示装置においては、前記抵抗は、前記薄膜トランジスターの半導
体層と同一膜で形成されていることが好ましい。
【００３９】
本発明の液晶表示装置によれば、抵抗を前記薄膜トランジスターの半導体層と同一膜で
形成することができるので、容易に抵抗を第１基板に形成でき、バッテリー抜け等の急速
な電源切断状態が生じた際に画素電極に残留していた電荷を確実に放電させることができ
る。
【図面の簡単な説明】
【００４０】
【図１】実施形態による液晶表示装置のレイアウトを示す平面図である。
【図２】実施形態の水平駆動回路図である。
【図３】実施形態のゲート制御回路図である。
【図４】実施形態のゲート電位生成回路の概略図である。
【図５】実施形態の正電圧発生回路の回路図である。
【図６】実施形態の正電圧発生回路の動作を示す波形図である。
【図７】実施形態の負電圧発生回路の回路図である。
【図８】実施形態の負電圧発生回路の動作を示す波形図である。
【図９】図９Ａは外部リセット信号に基く電源切断信号発生回路の例であり、図９Ｂは電源電圧低下に基く電源切断信号発生回路の例である。
【図１０】実施形態の電圧制御回路図である。
【図１１】実施形態の電圧制御回路の電圧変化を示すグラフである。
【図１２】実施形態の電圧制御回路の安定化用容量を変化させた場合の電圧変化を示すグラフである。
【図１３】実施形態の電圧制御回路のショート抵抗を変化させた場合の電圧変化を示すグラフである。
【図１４】一般的なＬＴＰＳ−ＴＦＴの電気特性の一例を示すグラフである。
【図１５】従来例の液晶表示装置のゲートオフ電圧制御回路である。
【図１６】図１５に示すゲートオフ電圧制御回路の電圧変化を示すグラフである。
【発明を実施するための形態】
【００４１】
本発明の実施形態のＦＦＳモードの液晶表示装置の具体的構成を図１〜図９を用いて説
明する。この液晶表示装置１０は、アレイ基板ＡＲ側のガラス基板１１上に水平駆動回路
１２、ゲート制御回路１３が形成されており、画素部１４には複数の画素（図１では４画
素のみ示す）がマトリクス状に配置されている。
【００４２】
水平駆動回路１２は、図２に示すように、水平転送クロックＣＫＨ及びその反転クロッ
クＸＣＫＨに基づき、水平スタート信号ＳＴＨを順次転送する複数のシフトレジスタＳＲ
Ｈと、各シフトレジスタＳＲＨの出力に基づいてオンする複数の水平スイッチＨＳＷを備
えている。各水平スイッチＨＳＷは薄膜トランジスター（ＴＦＴ）からなり、そのゲート
電極に各シフトレジスタＳＲＨの出力が印加され、そのソース電極に映像信号Ｖsigが印
加され、そのドレイン電極にデータライン（信号線）ＤＬが接続されている。即ち、各水
平スイッチＨＳＷは対応するシフトレジスタＳＲＨの出力に基づいて順番にオンし、映像
信号Ｖsigをサンプリングして、データラインＤＬに出力する。
【００４３】
ゲート制御回路１３は、図３に示すように、垂直転送クロックＣＫＶに基づき、垂直ス
タート信号ＳＴＶを順次転送するシフトレジスタＳＲＶとこのシフトレジスタＳＲＶの出
力に応じて各ゲートライン（走査線）ＧＬにゲート信号Ｖgateを供給するための垂直スイ
ッチ回路ＶＳＷからなる。各画素の画素トランジスターＧＴはＴＦＴからなり、そのソー
ス電極は対応するデータラインＤＬに接続され、そのゲート電極は対応するゲートライン
ＧＬに接続されてゲート信号Ｖgateによってオン・オフが制御され、更にそのドレイン電
極は画素電極１５に接続されている。ゲート信号Ｖgateは、画素トランジスターＧＴをオ
ン状態とする電位（選択電位）ＶＤＤ及び画素トランジスターをオフ状態とする電圧（非
選択電位）ＶＢＢからなり、垂直スイッチ回路ＶＳＷにより切り替え供給される。シフト
レジスタＳＲＨ、ＳＲＶおよびスイッチＨＳＷ、ＶＳＷのＴＦＴは、画素トランジスター
ＧＴの形成と同一工程で形成され、その半導体層は、ポリシリコンが用いられる。
【００４４】
また、画素電極１５に対して電極間絶縁膜（図示省略）を挟んで共通電極１６が平面視
で重畳するように形成されている。画素電極１５及び共通電極１６のうち電極間絶縁膜の
表面（液晶側）に形成されている方は、各画素毎に複数のスリット状開口が形成されてい
る。また、アレイ基板ＡＲのガラス基板１１に対向してカラーフィルター基板ＣＦのガラ
ス基板１７が設けられ、このガラス基板１７上に画素電極１５と対向して各種の色のカラ
ーフィルター層（図示省略）が形成されている。
【００４５】
更に、アレイ基板ＡＲのガラス基板１１とカラーフィルター基板ＣＦのガラス基板１７
との間には液晶ＬＣが封入されている。このような構成のＦＦＳモードの液晶表示装置１
０では、画素電極１５及び共通電極１６のうちの一方に形成されたスリット状開口を介し
て、画素電極１５及び共通電極１６間に印加されるほぼ横方向の電位によって液晶ＬＣが
駆動される。
【００４６】
なお、共通電極１６には、ライン反転駆動のために、１水平期間毎にＨレベルとＬレベ
ルを繰り返す共通電極信号ＶＣＯＭが液晶表示装置の外部または液晶表示装置のアレイ基
板ＡＲのガラス基板１１上に設けられた駆動用ＩＣから印加される。画素トランジスター
ＧＴがＮチャネル型である場合、ゲート信号がＨレベルとなると、画素トランジスターＧ
Ｔがオン状態となる。これにより、映像信号ＶsigがデータラインＤＬから画素トランジ
スターＧＴを通して画素電極１５に印加され、液晶ＬＣの配向が制御されることで表示が
行われる。なお、画素トランジスターＧＴがＰチャネル型の場合は、ゲート信号がＬレベ
ルとなると画素トランジスターＧＴがオン状態となる以外は画素トランジスターＧＴがＮ
チャネル型の場合と同様に作動するが、以下においては画素トランジスターＧＴがＮチャ
ネル型の場合について説明する。
【００４７】
上述のように、共通電極信号ＶＣＯＭはＨレベルとＬレベルを繰り返すため、液晶ＬＣ
を介した容量カップリングにより、画素電極１５の電位が変動する。そこで、画素トラン
ジスターＧＴをオンさせるために、ゲート信号のＨレベルは昇圧された正の選択電位ＶＤ
Ｄに設定され、画素トランジスターＧＴをオフさせるために、ゲート信号のＬレベルは負
の非選択電位ＶＢＢに設定される。そのようなゲート信号を生成するために、アレイ基板
ＡＲのガラス基板１１上には昇圧された正の電位を生成する正電圧発生回路１８ａと、負
の電位を生成する負電圧発生回路１８ｂとを備えるゲート電位生成回路１８が形成されて
いると共に、ゲート電位生成回路１８とゲート制御回路１３との間には、液晶表示装置１
０への電源切断後にゲート制御回路１３の出力電位を通常の駆動状態の電位から立ち上が
り領域の電位に切り替える電圧制御回路１９が接続されている。
【００４８】
ゲート電位生成回路１８は、図４に示したように、液晶表示装置１０内に形成されてい
る共通の基準電圧ＶＲＥＦを基に、ゲート電位生成用の入力基準電位ＶＶＧを生成するた
めの基準電圧生成回路１８ｃを備えている。正電圧発生回路１８ａは、入力基準電位ＶＶ
Ｇを２倍昇圧して昇圧された正の選択電位ＶＤＤ＝２ＶＶＧを発生する２倍昇圧回路から
なり、負電圧発生回路１８ｂは入力基準電位ＶＶＧを−１倍して非選択電位ＶＢＢ＝−Ｖ
ＶＧを発生する−１倍昇圧回路からなる。
【００４９】
この実施形態では、上記特許文献２に開示されているものと同様に、正電圧発生回路１
８ａ、負電圧発生回路１８ｂの配線負荷（電源配線、駆動クロック配線が有する抵抗性や
容量性の負荷）を低減して、回路効率の低下を抑えるために、正電圧発生回路１８ａ及び
負電圧発生回路１８ｂを駆動クロック及び入力電源が外部から印加される端子部２０に近
接して配置させている。すなわち、端子部２０はアレイ基板ＡＲのガラス基板１１上の端
部に形成されるから、正電圧発生回路１８ａ及び負電圧発生回路１８ｂからなるゲート電
位生成回路１８は、液晶表示装置１０の主要回路である画素部１４、水平駆動回路１２、
ゲート制御回路１３よりも端子部２０に近接して配置されている。これにより、配線負荷
を最小にしたレイアウトを得ることができる。
【００５０】
すなわち、ゲート電位生成回路１８の正電圧発生回路１８ａ及び負電圧発生回路１８ｂ
は、端子部２０から実質的に同じ距離になるように、端子部２０が形成されたアレイ基板
ＡＲのガラス基板１１の辺と平行な方向（図１中のＹ方向）に隣接して配置し、配線負荷
を同じにして、正電圧発生回路１８ａ及び負電圧発生回路１８ｂの回路効率のバランスを
取るようになされている。
【００５１】
次に、実施形態の液晶表示装置１０で使用したゲート電位生成回路１８を構成する正電
圧発生回路１８ａの具体的な回路構成例について、図５及び図６を用いて説明する。なお
、図５は正電圧発生回路１８ａ部分の回路図であり、図６は正電圧発生回路１８ａの動作
を示す波形図である。
【００５２】
正電圧発生回路１８ａの正電圧発生回路用クロック発生回路２１ａは、複数のインバー
ターで構成されたバッファ回路であり、駆動クロック供給線２３ａから供給された入力ク
ロックＣＬＫ（駆動クロック）に基づいて、Ｈレベル＝ＶＶＧ、Ｌレベル＝ＶＳＳ＝０Ｖ
を有するクロックＣＰＣＬＫ１と、クロックＣＰＣＬＫ１が反転された反転クロックＸＣ
ＰＣＬＫ１を発生する。入力クロックＣＬＫとしては、水平転送クロックＣＫＨ、垂直転
送クロックＣＫＶ、共通電極信号ＶＣＯＭ等を用いることができる。クロックＣＰＣＬＫ
１はフライングコンデンサーＣ１ａの一方の端子に印加され、反転クロックＸＣＰＣＬＫ
１がフライングコンデンサーＣ２ａの一方の端子に印加されている。また、入力クロック
ＣＬＫ（駆動クロック）を外部の駆動用ＩＣから端子部２０を介して直接入力する場合は
、正電圧発生回路用クロック発生回路２１ａのようなバッファ回路を設けなくてもすむ。
【００５３】
また、Ｎチャネル型の電荷転送トランジスターＭＮ１ａとＰチャネル型の電荷転送トラ
ンジスターＭＰ１ａが直列に接続され、それらの接続点には、フライングコンデンサーＣ
１ａの他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスターＭＮ
１ａ及びＰチャネル型の電荷転送トランジスターＭＰ１ａのゲートにはフライングコンデ
ンサーＣ２ａの他方の端子が接続されている。
【００５４】
また、Ｎチャネル型の電荷転送トランジスターＭＮ２ａとＰチャネル型の電荷転送トラ
ンジスターＭＰ２ａが直列に接続され、それらの接続点には、フライングコンデンサーＣ
２ａの他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスターＭＮ
２ａ及びＰチャネル型の電荷転送トランジスターＭＰ２ａのゲートにはフライングコンデ
ンサーＣ１ａの他方の端子が接続されている。フライングコンデンサーＣ１ａは、外部接
続端子Ｐ１ａ、Ｐ２ａの間であって、アレイ基板ＡＲのガラス基板１１の外に接続された
コンデンサーである（以下、外付けコンデンサーという）。フライングコンデンサーＣ２
ａは、外部接続端子Ｐ３ａ、Ｐ４ａの間に接続された外付けコンデンサーである。
【００５５】
Ｎチャネル型の電荷転送トランジスターＭＮ１ａ、ＭＮ２ａの共通ソースには、入力電
位として正の入力基準電位ＶＶＧが印加されている。回路効率１００％と仮定すれば、定
常動作状態において、電荷転送動作により、Ｐチャネル型の電荷転送トランジスターＭＰ
１ａ、ＭＰ２ａの共通ドレイン（出力端子）から、選択電位ＶＤＤとして２ＶＶＧという
正の電位及び出力電流Ｉｖｄｄが出力される。
【００５６】
ここで、外部接続端子Ｐ１ａ〜Ｐ５ａは、端子部２０に設けられており、さらに、入力基
準電位ＶＶＧを外部から印加するための外部接続端子Ｐ６ａ、入力クロックＣＬＫを外部
から印加するための外部接続端子Ｐ７ａが端子部２０に設けられている。また、外部接続
端子Ｐ６ａとＭＮ１ａ、ＭＮ２ａの共通ソースの間には、入力基準電位ＶＶＧを供給する
ための電源配線２２ａが接続されている。外部接続端子Ｐ７ａと正電圧発生回路用クロッ
ク発生回路２１ａとの間には入力クロックＣＬＫを供給するための駆動クロック供給線２
３ａが接続されている。上述したレイアウトによれば、電源配線２２ａと駆動クロック供
給線２３ａの配線長さを最小にして、それらの配線負荷を最小にすることができるように
なる。
【００５７】
ここで、正電圧発生回路１８ａの定常状態の動作を図６の波形図を参照して説明する。
クロックＣＰＣＬＫ１がＨレベル（ＶＶＧ）のとき、反転クロックＸＣＰＣＬＫ１はＬレ
ベル（ＶＳＳ）であり、ＭＮ１ａ、ＭＰ２ａはオフ、ＭＮ２ａ、ＭＰ１ａはオンし、ＭＮ
１ａとＭＰ１ａの接続点の電位Ｖ１はフライングコンデンサーＣ１ａの容量結合により２
ＶＶＧに昇圧され、そのレベルがＭＰ１ａを通して出力される。ＭＮ２ａとＭＰ２ａの接
続点の電位Ｖ２はＶＶＧに充電される。
【００５８】
次に、クロックＣＰＣＬＫ１がＬレベル（ＶＳＳ）になると、ＭＮ１ａ、ＭＰ２ａはオ
ン、ＭＮ２ａ、ＭＰ１ａはオフし、電位Ｖ２はフライングコンデンサーＣ２ａの容量結合
により２ＶＶＧに昇圧され、そのレベルがＭＰ２ａを通して出力される。電位Ｖ１はＶＶ
Ｇに充電される。つまり、正電圧発生回路１８ａの左右の直列トランジスター回路から電
荷転送により選択電位ＶＤＤ＝２ＶＶＧという電位が交互に出力される。ただし、回路効
率を１００％と仮定した場合である。
【００５９】
次に、負電圧発生回路１８ｂの構成を図７を用いて説明する。なお、図７は、負電圧発
生回路１８ｂの回路図である。負電圧発生回路用クロック発生回路２１ｂは、駆動クロッ
ク供給線２３ｂより供給された入力クロックＣＬＫに基づいて、Ｈレベル＝ＶＶＧ、Ｌレ
ベル＝ＶＳＳ＝０Ｖの振幅を有するクロックＣＰＣＬＫ２と、クロックＣＰＣＬＫ２が反
転された反転クロックＸＣＰＣＬＫ２を発生する。なお、別途負電圧発生回路用クロック
発生回路２１ｂを設けず、正電圧発生回路用クロック発生回路２１ａを共用してもよい。
【００６０】
また、Ｎチャネル型の電荷転送トランジスターＭＮ１ｂとＰチャネル型の電荷転送トラ
ンジスターＭＰ１ｂが直列に接続され、それらの接続点には、フライングコンデンサーＣ
１ｂの他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスターＭＮ
１ｂ及びＰチャネル型の電荷転送トランジスターＭＰ１ｂのゲートにはフライングコンデ
ンサーＣ２ｂの他方の端子が接続されている。
【００６１】
また、Ｎチャネル型の電荷転送トランジスターＭＮ２ｂとＰチャネル型の電荷転送トラ
ンジスターＭＰ２ｂが直列に接続され、それらの接続点には、フライングコンデンサーＣ
２ｂの他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスターＭＮ
２ｂ及びＰチャネル型の電荷転送トランジスターＭＰ２ｂのゲートにはフライングコンデ
ンサーＣ１ｂの他方の端子が接続されている。フライングコンデンサーＣ１ｂは、外部接
続端子Ｐ１ｂ、Ｐ２ｂの間に接続された外付けコンデンサーである。フライングコンデン
サーＣ２ｂは、外部接続端子Ｐ３ｂ、Ｐ４ｂの間に接続された外付けコンデンサーである
。
【００６２】
Ｐチャネル型の電荷転送トランジスターＭＰ１ｂ、ＭＰ２ｂの共通ソースには、入力電
位としてＬレベル（ＶＳＳ）が印加されている。トランジスターによる電位ロスを無視す
れば、定常動作状態において、Ｎチャネル型の電荷転送トランジスターＭＮ１ｂ、ＭＮ２
ｂの共通ドレイン（出力端子）から、非選択電位ＶＢＢとして−ＶＶＧという負の電位及
び出力電流Ｉｖｂｂが出力される。
【００６３】
ここで、同様に、外部接続端子Ｐ１ｂ〜Ｐ５ｂは端子部２０に設けられており、さらに
、入力基準電位ＶＶＧを外部から印加するための外部接続端子Ｐ６ｂ、入力クロックＣＬ
Ｋを外部から印加するための外部接続端子Ｐ７ｂが端子部２０に設けられている。外部接
続端子Ｐ７ｂは正電圧発生回路１８ａ用の外部接続端子Ｐ７ａと共通にしてもよい。
【００６４】
また、外部接続端子Ｐ６ｂとＭＰ１ｂ、ＭＰ２ｂの共通ソースの間には、入力基準電位
ＶＶＧを供給するための電源配線２２ｂが接続されている。外部接続端子Ｐ７ｂと負電圧
発生回路用クロック発生回路２１ｂとの間には入力クロックＣＬＫを供給するための駆動
クロック供給線２３ｂが接続されている。上述したレイアウトによれば、電源配線２２ｂ
と駆動クロック供給線２３ｂの配線長さを最小にして、それらの配線負荷を最小にするこ
とができる。
【００６５】
負電圧発生回路１８ｂの定常状態の動作を図８の波形図を参照して説明する。クロック
ＣＰＣＬＫ２がＨレベル（ＶＶＧ）のとき、反転クロックＸＣＰＣＬＫ２はＬレベル（Ｖ
ＳＳ）であり、ＭＮ１ｂ、ＭＰ２ｂはオフ、ＭＮ２ｂ、ＭＰ１ｂはオン、ＭＮ１ｂとＭＰ
１ｂの接続点の電位Ｖ３はＶＳＳに充電され、ＭＮ２ｂとＭＰ２ｂの接続点の電位Ｖ４は
フライングコンデンサーＣ２ｂの容量結合により−ＶＶＧの電位に下がり、その電位がＭ
Ｎ２ｂを通して出力される。
【００６６】
クロックＣＰＣＬＫ２がＬレベル（ＶＳＳ）になると、反転クロックＸＣＰＣＬＫ２は
Ｈレベル（ＶＶＧ）になり、ＭＮ１ｂ、ＭＰ２ｂはオン、ＭＮ２ｂ、ＭＰ１ｂはオフし、
電位Ｖ３はフライングコンデンサーＣ１ｂの容量結合により、−ＶＶＧに下がり、そのレ
ベルがＭＮ１ｂを通して出力される。電位Ｖ４はＶＳＳに充電される。つまり、負電圧発
生回路１８ｂの左右の直列トランジスター回路から電荷転送により非選択電位ＶＢＢ＝−
ＶＶＧという電位が交互に出力される。ただし、回路効率を１００％と仮定した場合であ
る。
【００６７】
なお、ゲート電位生成回路１８は、図４に示したように、電源切断信号ＤＩＳＣＨＡＲ
ＧＥが供給されることによりの基準電圧生成回路１８ｃの動作がリセットされるようにな
されている。この電源切断信号ＤＩＳＣＨＡＲＧＥは、システムリセット回路２４又は電
源電圧低下検出回路２５によって発生される。システムリセット回路２４は、図９Ａに示
したように、外部から入力されたシステムリセット信号ＲＥＳＥＴを電圧変換回路２６Ａ
によってＬレベル（ＶＢＢ又はＶＳＳ）又はＨレベル（ＶＶＧ）に変換して電源切断信号
ＤＩＳＣＨＡＲＧＥを出力する回路である。
【００６８】
また、電源電圧低下検出回路２５は、図９Ｂに示したように、電源電圧ＶＩＮを常時基
準電圧ＶＲＥＦとコンパレーター２７によって比較し、このコンパレーター２７の出力を
電圧変換回路２６ＢによってＬレベル（ＶＢＢ又はＶＳＳ）又はＨレベル（ＶＶＧ）に変
換して電源切断信号ＤＩＳＣＨＡＲＧＥを出力する回路である。本実施形態の液晶表示装
置１０では、バッテリー抜け等の急速な電源切断状態は電源電圧低下検出回路２５によっ
て検出される。なお、電圧変換回路２６Ａ及び２６Ｂの構成は、周知であるので、その詳
細な説明は省略する。
【００６９】
次に、実施形態の液晶表示装置１０で使用した電圧制御回路１９の具体的な回路構成例
について、図１０を用いて説明する。ゲート電位生成回路１８からは選択電位供給線２８
を経て選択電位ＶＤＤ及び非選択電位供給線２９を経て非選択電位ＶＢＢがそれぞれゲー
ト制御回路１３に供給されているが、電圧制御回路１９はゲート電位生成回路１８とゲー
ト制御回路１３との間に配置されている。電圧制御回路１９においては、選択電位供給線
２８とＬレベル（ＶＳＳ）との間に、選択電位ＶＤＤの平滑化を兼ねる選択電位側安定化
容量Ｃｄと選択電位放電抵抗Ｒｄが並列に接続されている。また、非選択電位供給線２９
とＬレベル（ＶＳＳ）との間に、非選択電位ＶＢＢの平滑化を兼ねる非選択電位側安定化
容量Ｃｂと非選択電位放電抵抗Ｒｂが並列に接続されている。更に、選択電位供給線２８
と非選択電位供給線２９とはショート抵抗Ｒｓによって短絡されている。ショート抵抗Ｒ
ｓは、外付け抵抗としてもよいが、画素トランジスターＧＴの半導体層に用いられるポリ
シリコンで形成し、アレイ基板ＡＲ側のガラス基板１１上に作り込んでもよい。
【００７０】
通常の動作時には、選択電位側安定化容量Ｃｄ及び非選択電位側安定化容量Ｃｂは平滑
用コンデンサーとして作動し、また、選択電位放電抵抗Ｒｄ、非選択電位放電抵抗Ｒｂ及
びショート抵抗Ｒｓの存在は選択電位供給線２８及び非選択電位供給線２９の電位に何等
の影響も与えない。バッテリー抜け等によって電源供給が停止されると、電源切断信号Ｄ
ＩＳＣＨＡＲＧＥもＬレベル（ＶＳＳ）となってリセット状態となる。ゲート電位生成回
路１８は、電源切断信号ＤＩＳＣＨＡＲＧＥとしてＬレベル（ＶＳＳ＝０Ｖ）が入力され
ると、ハイインピーダンス状態となるため、選択電位供給線２８及び非選択電位供給線２
９への電荷供給が停止される。本実施形態の電圧制御回路１９によれば、ゲート電位生成
回路１８がハイインピーダンス状態となると、ショート抵抗Ｒｓが有効となり、選択電位
ＶＤＤ及び非選択電位ＶＢＢはそれぞれの選択電位側安定化容量Ｃｄ及び非選択電位側安
定化容量Ｃｂの容量比に応じた電位になるように電荷の再配分が行われる。
【００７１】
例えば、ＶＤＤ＝１０．０Ｖ、ＶＢＢ＝−５．０Ｖ、Ｃｄ＝２．０μＦ、Ｃｂ＝１．０
μＦの場合、ＶＢＢ基準で、
（ＶＤＤ−ＶＢＢ）×（Ｃｄ／（Ｃｄ＋Ｃｂ））＝１０．０Ｖ
となるから、非選択電位供給線２９の電位は、ＶＢＢ＋１０．０Ｖ＝５．０Ｖになるよう
に出力に変動が生じる。ここで、Ｒｄ＝Ｒｓ＝１ＭΩ、Ｒｓ＝１００ｋΩとした場合の、
電源切断状態となったときからの選択電位供給線２８及び非選択電位供給線２９の電位の
変化を図１１に示す。
【００７２】
電源切断状態となると、図１１に示すように、選択電位放電抵抗Ｒｄ及び非選択電位放
電抵抗Ｒｂによるリーク電流のため、選択電位供給線２８の電圧は徐々にＶＳＳ（＝０Ｖ
）にまで低下するが、非選択電位供給線２９の電位は約１５０ｍｓ後に最大電位約＋１．
５Ｖ近くまで上昇し、その後、徐々にＶＳＳ（＝０Ｖ）にまで低下している。なお、非選
択電位供給線２９の電位が上述の計算値＋５．０Ｖにまで達しないのは選択電位放電抵抗
Ｒｄ、非選択電位放電抵抗Ｒｂ及びショート抵抗Ｒｓの存在のためである。さらに、本実
施形態では、選択電位ＶＤＤと非選択電位ＶＢＢは、アレイ基板ＡＲのガラス基板内の最
大電圧と最小電圧であるので、選択電位供給線２８および非選択電位供給線２９と、外部
から入力される信号の信号線との間に静電保護ダイオードが薄膜トランジスターにより形
成されている。この静電保護ダイオードの方向バイアスのオン電位（薄膜トランジスター
のしきい値電圧）が、１．５Ｖであるため、非選択電位ＶＢＢの最大電位は、約１．５Ｖ
程度になる。このように、非選択電位供給線２９の電位は、液晶表示装置１０への電源切
断後に一旦立ち上がり領域の電位まで上昇し、その後に接地電位に収束する山型の特性を
有する
【００７３】
通常の動作時には、ゲート制御回路１３の各出力端子Ｇ１〜Ｇｎ（図１０参照）への出
力電圧は、非選択状態の時には画素トランジスターＧＴをオフさせるための非選択電位Ｖ
ＢＢが出力され、選択時には画素トランジスターＧＴをオンさせるための選択電位ＶＤＤ
が印加される。電源切断状態となると、選択状態であった画素トランジスターＧＴに印加
されていた電位は、選択電位ＶＤＤから徐々にＶＳＳ（＝０Ｖ）まで低下するが、ＶＳＳ
までに低下するまでの間に、画素電極１５と共通電極１６（図１参照）との間に充電され
ていた電荷は完全に放電される。また、非選択状態であった画素トランジスターＧＴに印
加されていた電位は、非選択電位ＶＢＢから、約１５０ｍｓ後に最大電位約＋１．５Ｖ近
くまで上昇し、その後、徐々にＶＳＳ（＝０Ｖ）にまで低下する。この＋１．５Ｖという
電位は、図１４の記載から明らかなように、ＬＴＰＳ−ＴＦＴの場合であっても十分に立
ち上がり領域内の電位であるから、画素電極１５に充電されていた電荷は実質的に全て放
電させることができる。なお、画素電極１５の電荷は、電源遮断とともに０Ｖとなるデー
タラインＤＬを介して放電される。また、画素電極１５と共通電極１６との間の電位差の
発生を抑制するために、データラインＤＬと共通電極１６を電源遮断とともに接続し、画
素電極１５に充電されていた電荷を放電させてもよい。
【００７４】
このように、本実施形態の液晶表示装置１０によれば、バッテリー抜け等の急激な電源
切断状態が生じても、しばらくの間はゲート制御回路１３に接続されている画素電極の駆
動用の薄膜トランジスターは導通状態に維持されているから、画素電極と共通電極間に残
留していた電荷は短時間で放電されるため、焼き付き現象や再起動後のフリッカが生じ難
くなる。しかも、本実施形態の液晶表示装置１０で採用した電圧制御回路１９は、抵抗及
びコンデンサーのみで形成されており、従来例のようなトランジスターや定電圧ダイオー
ド等の能動素子を用いていないので、安価に作製することができるようになる。
【００７５】
上述のように、電源切断状態となると、ゲート電位生成回路１８から選択電位供給線２
８及び非選択電位供給線２９への電荷供給が停止されるので、選択電位側安定化容量Ｃｄ
の選択電位ＶＤＤ及び非選択電位側安定化容量Ｃｂの非選択電位ＶＢＢは、電圧制御回路
１９のショート抵抗Ｒｓによって、それぞれの選択電位側安定化容量Ｃｄ及び非選択電位
側安定化容量Ｃｂの容量比に応じた電位になるように電荷の再配分が行われる。本発明の
液晶表示装置１０では、この電荷の再配分による電圧値が、画素電極の駆動用トランジス
ターの立ち上がり領域内に入るようにする必要がある。画素電極の駆動用トランジスター
の特性のバラツキを考慮しても確実に画素電極に充電されていた電荷を放電させるために
は、非選択電位供給線２９の電位が少なくとも１．０Ｖ以上となるようにする必要がある
。そのため、選択電位側安定化容量Ｃｄは非選択電位側安定化容量Ｃｂの２倍以上、すな
わち、
Ｃｄ／Ｃｂ≧２
となるようにすることが好ましい。なお、ＣｄとＣｂの容量比が１：１の場合、図５のよ
うな正電圧発生回路１８ａでは、電源遮断時、電荷転送トランジスターＭＮ１ａ（ＭＮ２
ａ）、ＭＰ１ａ（ＭＰ２ａ）の両方が一瞬オン状態となるため、非選択電位供給線２９の
電位は１．２５Ｖ程度までしか上昇しないため、トランジスターの性能のバラツキや、Ｒ
ｄ、Ｒｂ、Ｒｓによりリークを考慮すると、効果は不十分である。
【００７６】
選択電位側安定化容量Ｃｄ及び非選択電位側安定化容量Ｃｂを変えた場合の選択電位供
給線２８及び非選択電位供給線２９の電圧の変化を並べて図１２に示した。なお、図１２
の左側はＣｄ＝２．０μＦ及びＣｂ＝１．０μＦ（Ｃｄ／Ｃｂ＝２）の場合であり、図１
２の右側はＣｄ＝Ｃｂ＝１．０μＦ（Ｃｄ／Ｃｂ＝１）の場合であり、Ｒｄ＝Ｒｂ＝１Ｍ
Ω及びＲｓ＝１００ｋΩである点は両者共に同一である。図１２の記載から明らかなよう
に、Ｃｄ／Ｃｂ＝１とすると、電荷再配分後の非選択電位供給線２９の電位上昇がＣｄ／
Ｃｂ＝２の場合よりもΔＶ＝約０．６Ｖだけ小さくなる。
【００７７】
なお、最適な選択電位側安定化容量Ｃｄ及び非選択電位側安定化容量Ｃｂは、ショート
抵抗Ｒｓの値によっても変化するが、実用上、０．５μＦ以上４μＦ以下が好ましい。選
択電位放電抵抗Ｒｄ及び非選択電位放電抵抗Ｒｂは、通常の動作時にはゲート電位生成回
路１８の消費電力の増大の原因となり、それぞれ選択電位側安定化容量Ｃｄ及び非選択電
位側安定化容量Ｃｂを組み合わせた場合の時定数を考慮すると、５００ｋΩ以上２ＭΩ以
下が好ましい。更に、電圧制御回路１９の設計上の容易性を考慮すると、Ｒｄ＝Ｒｂとす
ることが好ましい。
【００７８】
また、画素電極１５に充電されていた電荷を完全に放電させるためには、選択電位供給
線２８及び非選択電位供給線２９との間の電位差がゲート制御回路１３を動作させること
ができる範囲よりも高い電位となっている間に、非選択電位供給線２９の電位が画素トラ
ンジスターＧＴの立ち上がり領域内の電位となるようにする必要がある。そのためには、
選択電位側安定化容量Ｃｄ及び非選択電位側安定化容量Ｃｂに充電されていた電荷に基く
選択電位ＶＤＤ及び非選択電位ＶＢＢの再配分による電位は、約１ｓ以内に画素トランジ
スターＧＴの立ち上がり領域内の電位となるようにした方がよい。
【００７９】
選択電位ＶＤＤ及び非選択電位ＶＢＢの再配分速度は、ショート抵抗Ｒｓの値を小さく
することにより向上させることができる。しかしながら、ショート抵抗Ｒｓの低下は、通
常の動作時にはゲート電位生成回路１８の消費電力の増大として現れるため、ショート抵
抗Ｒｓを小さくするには限度がある。ここで、ショート抵抗Ｒｓの値を変えた場合の選択
電位供給線２８及び非選択電位供給線２９の電圧の変化を並べて図１３に示した。なお、
図１３の左側はＲｓ＝１００ｋΩの場合であり、図１３の右側はＲｓ＝２００ｋΩの場合
であり、Ｃｄ＝２．０μＦ、Ｃｂ＝１．０μＦ及びＲｄ＝Ｒｂ＝１ＭΩである点は両者共
に同一である。図１３の記載から明らかなように、ショート抵抗Ｒｓの値を１００ｋΩか
ら２００ｋΩへと大きくすると、非選択電位供給線２９の電位が極大値に達するまでの時
間が長くなると共に、非選択電位供給線２９の電位の極大値はショート抵抗Ｒｓの値が小
さい場合よりもΔＶ＝約０．３Ｖ小さくなることが分かる。
【００８０】
このことは、非選択電位供給線２９の電位が極大値に達するまでの時間が長くなると、
その間に選択電位供給線２８及び非選択電位供給線２９との間の電位差が小さくなるので
、非選択電位供給線２９の電位の極大値が小さくなってしまうことに起因する。Ｃｄ＝２
．０μＦ、Ｃｂ＝１．０μＦ及びＲｄ＝Ｒｂ＝１ＭΩ一定とした条件で、Ｒｓを種々変更
して実験した結果によると、ショート抵抗Ｒｓは５０ｋΩ〜５００ｋΩの範囲内であるこ
とが好ましい。ショート抵抗が５０ｋΩ未満ではゲート電位生成回路１８の消費電力が大
きくなりすぎる。また、ショート抵抗が５００ｋΩを越えると、ゲート制御回路１３から
出力される電圧が立ち上がり領域の電位に切り替わるまでに時間がかかりすぎ、その間に
各回路に印加されていた電圧が消失してしまうために画素電極１５と共通電極間１６との
間に残留していた電荷を十分に放電できなくなってしまう。
【００８１】
なお、上記実施形態の液晶表示装置では実施形態はＮチャネル型のＬＴＰＳ−ＴＦＴの
場合を例にとり説明したが、半導体層としてＰチャネル型のものを用いた場合についても
、電圧や電位の極性を考慮すればそのまま採用することができる。更に、上記実施形態の
液晶表示装置では、半導体層として、ポリシリコンを用いた例について説明したが、アモ
ルファスシリコンを用いた場合についても同様に適用できる。
【００８２】
以上述べたように、本発明の液晶表示装置においては、トランジスターや定電圧ダイオ
ード等のアクティブ素子を使用することなく、単に抵抗と容量とを組み合わせるのみで、
バッテリー抜け等の急激な電源切断状態が生じても画素電極に充電されていた電荷を放電
させることができる。そのため、本発明の液晶表示装置によれば、簡単かつ安価に作製で
きる構成でありながら焼き付き現象や再駆動時のフリッカが生じ難い液晶表示装置を提供
することができる。
【符号の説明】
【００８３】
１０…液晶表示装置  １１…ガラス基板  １２…水平駆動回路  １３…ゲート制御回路
１４…画素部  １５…画素電極  １６…共通電極  １６…共通電極間  １７…ガラス基
板  １８…ゲート電位生成回路  １８ａ…正電圧発生回路  １８ｂ…負電圧発生回路  １
８ｃ…基準電圧生成回路  １９…電圧制御回路  ２０…端子部  ２１ａ…正電圧発生回路
用クロック発生回路  ２１ｂ…負電圧発生回路用クロック発生回路  ２２ａ、２２ｂ…電
源配線  ２３ａ、２３ｂ…駆動クロック供給線  ２４…システムリセット回路  ２５…電
源電圧低下検出回路  ２６Ａ、２６Ｂ…電圧変換回路  ２７…コンパレーター  ２８…選
択電位供給線  ２９…非選択電位供給線  ＡＲ…アレイ基板  Ｃ１ａ、Ｃ１ｂ…フライン
グコンデンサー  Ｃ２ａ、Ｃ２ｂ…フライングコンデンサー  Ｃｂ…非選択電位側安定化
容量  Ｃｄ…選択電位側安定化容量  ＣＦ…カラーフィルター基板  ＣＫＨ…水平転送ク
ロック  ＣＫＶ…垂直転送クロック  ＣＬＫ…入力クロック  ＣＰＣＬＫ１、ＣＰＣＬＫ
２…クロック  ＤＩＳＣＨＡＲＧＥ…電源切断信号  ＤＬ…データライン  Ｇ１〜Ｇｎ…
出力端子  ＧＬ…ゲートライン  ＧＴ…画素トランジスター  ＨＳＷ…水平スイッチ  Ｉ
ｄｓ…電流値  Ｉｖｂｂ、Ｉｖｄｄ…出力電流  ＬＣ…液晶  ＭＮ１ａ、ＭＮ１ｂ、ＭＮ
２ａ、ＭＮ２ｂ…電荷転送トランジスター  ＭＰ１ａ、ＭＰ１ｂ、ＭＰ２ａ、ＭＰ２ｂ…
電荷転送トランジスター  Ｐ１ａ〜Ｐ７ａ…外部接続端子  Ｐ１ｂ〜Ｐ７ｂ…外部接続端
子  Ｒｂ…非選択電位放電抵抗  Ｒｄ…選択電位放電抵抗  ＲＥＳＥＴ…システムリセッ
ト信号  Ｒｓ…ショート抵抗  ＳＲＨ…シフトレジスタ  ＳＲＶ…シフトレジスタ  ＳＴ
Ｂ…垂直スタート信号  ＳＴＨ…水平スタート信号  ＴＤ１…定電圧ダイオード  ＴＲ１
…トランジスター素子  ＶＢＢ…非選択電位  ＶＣＯＭ…共通電極信号  ＶＤＤ…選択電
位  Ｖｇ…ソース電極間電圧  Ｖgate…ゲート信号  ＶＩＮ…電源電圧  ＶＲＥＦ…基準
電圧  Ｖsig…映像信号  ＶＳＷ…垂直スイッチ回路  Ｖｔｈ…閾電圧  ＶＶＧ…入力基
準電位  ＸＣＫＨ、ＸＣＰＣＬＫ１、ＸＣＰＣＬＫ２…反転クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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