(57)【要約】【課題】内部回路の再構成を行うためのヒューズ回路を有する半導体装置に関し、ヒューズ材の飛散よるヒューズ回路の誤動作を防止しうる半導体装置を提供する。【解決手段】第１電源電圧線と第２電源電圧線との間に並列して接続され、ヒューズ１０と、ヒューズ１０の一方の端子に直列に接続され、ヒューズ１０の導通状態に応じた電圧を出力するラッチ回路３２とをそれぞれ有する複数のヒューズ回路を有し、複数のヒューズ回路は、ヒューズ１０が千鳥状に配列されるように配置されており、隣り合うヒューズ１０の第２電源電圧線側の端子と第１電源電圧線側の端子とが反対向きになるように配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電源電圧線と第２電源電圧線との間に並列して接続され、ヒューズと、前記ヒューズの一方の端子に直列に接続され、前記ヒューズの導通状態に応じた電圧を出力するラッチ回路とをそれぞれ有する複数のヒューズ回路を有し、
複数の前記ヒューズ回路は、前記ヒューズが千鳥状に配列されるように配置されており、隣り合う前記ヒューズの前記第２電源電圧線側の端子と前記第１電源電圧線側の端子とが反対向きになるように配置されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ヒューズの他方の端子は、前記第２電源電圧線に接続されており、
前記ヒューズの前記一方の端子は、前記ラッチ回路を介して前記第１電源電圧線に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ラッチ回路は、前記ヒューズが接続状態のときに第２電源電圧を出力し、前記ヒューズが切断状態のときに第１電源電圧を出力する
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
複数の前記ヒューズ回路は、前記ヒューズの他方の端子が前記第２電源電圧線に接続された第１のヒューズ回路と、前記ヒューズの他方の端子が前記第１電源電圧線に接続された第２の前記ヒューズ回路とを有し、前記第１のヒューズ回路と前記第２のヒューズ回路とが交互に配置されている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１のヒューズ回路の前記ラッチ回路は、前記ヒューズが接続状態のときに第２電源電圧を出力し、前記ヒューズが切断状態のときに第１電源電圧を出力し、
前記第２のヒューズ回路の前記ラッチ回路は、前記ヒューズが接続状態のときに前記第１電源電圧を出力し、前記ヒューズが切断状態のときに前記第２電源電圧を出力する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ヒューズ回路を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭやＳＲＡＭなどのメモリデバイスやロジックデバイスなどの半導体装置は極めて多数の素子によって形成されるが、製造工程上の様々な要因によって一部の回路やメモリセルが正常動作しないことがある。この場合、一部の回路やメモリセルの不良により装置全体を不良として扱うとすれば製造歩留りを低下させ、ひいては製造コストの増加にも繋がる。このため、近年の半導体装置においては、不良回路や不良メモリセルを、予め準備しておいた冗長回路や冗長メモリセルに切り換えて良品とすることにより不良品を救済することが行われている。
【０００３】
また、異なる機能を有する複数の回路を一体として構成した後に装置機能を切り換える半導体装置や、所定の回路を構成した後に装置特性を調整する半導体装置も存在する。
【０００４】
このような半導体装置の再構築は、通常、半導体装置に予め複数のヒューズを備えたヒューズ回路を実装しておき、動作試験等の後、その結果切断することが必要となったヒューズをレーザ照射によって切断することにより行われている。
【０００５】
近年、半導体装置の微細化に伴い、ヒューズのサイズやピッチの縮小も余儀なくされている。レーザ照射によりヒューズを切断する場合、ヒューズピッチが狭くなると、隣接するヒューズ間での干渉により、不具合が発生する可能性がある。また、正常な切断を行うために、より高性能のレーザ装置が必要になる。
【０００６】
そこで最近では、ヒューズアレイ内のヒューズを千鳥状に配列して隣接するヒューズ間における切断箇所の距離を確保することにより、ヒューズの狭ピッチ化が図られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−０１７８７２号公報
【特許文献２】特開２０００−２８６７４１号公報
【特許文献３】特開２００５−０１９９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、レーザ装置の精度ばらつきや半導体装置のプロセスばらつき等により、切断したヒューズのヒューズ材が周辺に飛散することがあった。特に、隣接するヒューズが切断された場合、ヒューズ材の飛散量が多いと、飛散したヒューズ材同士が接触することがあった。
【０００９】
ヒューズ材の飛散による影響は、千鳥状に配列したヒューズの場合も同様である。特に、千鳥状に配列したヒューズでは、千鳥状の配列に起因してヒューズ回路の誤動作が生じることがあった。
【００１０】
本発明の目的は、ヒューズ材の飛散よるヒューズ回路の誤動作を防止しうる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の一観点によれば、第１電源電圧線と第２電源電圧線との間に並列して接続され、ヒューズと、前記ヒューズの一方の端子に直列に接続され、前記ヒューズの導通状態に応じた電圧を出力するラッチ回路とをそれぞれ有する複数のヒューズ回路を有し、複数の前記ヒューズ回路は、前記ヒューズが千鳥状に配列されるように配置されており、隣り合う前記ヒューズの前記第２電源電圧線側の端子と前記第１電源電圧線側の端子とが反対向きになるように配置されている半導体装置が提供される。
【発明の効果】
【００１２】
開示の半導体装置によれば、ヒューズを千鳥状に配置してピッチを狭めた場合にも、ヒューズ材の飛散物によって異常な電流経路が形成されること防止することができる。これにより、ヒューズ回路の誤動作を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１実施形態による半導体装置の構造を示すブロック図である。
【図２】図２は、第１実施形態による半導体装置の構造を示す平面図である。
【図３】図３は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図４】図４は、第１実施形態による半導体装置の構造を示す回路図である。
【図５】図５は、第１実施形態の参考例による半導体装置の構造を示す平面図である。
【図６】図６は、図５の半導体装置の課題を説明する平面図（その１）である。
【図７】図７は、図５の半導体装置の課題を説明する平面図（その２）である。
【図８】図８は、第１実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。
【図９】図９は、第２実施形態による半導体装置の構造を示す平面図である。
【図１０】図１０は、第２実施形態による半導体装置の構造を示す回路図である。
【図１１】図１１は、第２実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。
【発明を実施するための形態】
【００１４】
［第１実施形態］
第１実施形態による半導体装置について図１乃至図８を用いて説明する。
【００１５】
図１は、本実施形態による半導体装置の構造を示すブロック図である。図２は、本実施形態による半導体装置の構造を示す平面図である。図３は、本実施形態による半導体装置の構造を示す概略断面図である。図４は、本実施形態による半導体装置の構造を示す回路図である。図５は、本実施形態の参考例による半導体装置の構造を示す平面図である。図６及び図７は、図５の半導体装置の課題を説明する平面図である。図８は、本実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。
【００１６】
はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。
【００１７】
本実施形態による半導体装置は、例えば図１に示すような複数の機能ブロックを含む半導体記憶装置である。
【００１８】
半導体装置の外部端子であるアドレス端子１０２、コントロール端子１０４及びＩ／Ｏ端子１０６には、アドレスバッファ１０８、コマンドデコーダ１１０及びＩ／Ｏバッファ１１２が、それぞれ接続されている。アドレスバッファ１０８には、アドレスコントローラ１１４が接続されている。アドレスコントローラ１１４には、モードレジスタ１１６が接続されている。モードレジスタ１１６には、メモリコアコントローラ１１８が接続されている。コマンドデコーダ１１０には、アドレスコントローラ１１４、モードレジスタ１１６及びメモリコアコントローラ１１８が接続されている。Ｉ／Ｏバッファ１１２には、バスコントローラ１２０が接続されている。
【００１９】
アドレスコントローラ１１４には、また、Ｘコントローラ１２２及びＹコントローラ１２４が接続されている。Ｘコントローラ１２２及びＹコントローラ１２４のそれぞれには、ヒューズ回路１２６が設けられている。Ｘコントローラ１２２及びＹコントローラ１２４には、メモリセルアレイ及び冗長セルアレイを含むメモリセルブロック１２８が接続されている。
【００２０】
メモリコアコントローラ１１８には、また、コントローラ１２２、Ｙコントローラ１２４、リードアンプ１３０及びライトアンプ１３２が接続されている。リードアンプ１３０及びライトアンプ１３２には、バスコントローラ１２０が接続されている。
【００２１】
半導体装置には、コントロール端子１０４からコントロール信号が入力され、アドレス端子１０２からアドレス信号が入力される。Ｉ／Ｏ端子１０６からは、データの入出力が行われる。
【００２２】
コントロール信号は、コントロール端子１０４からコマンドデコーダ１１０を介して、アドレスコントローラ１１４、モードレジスタ１１６及びメモリコアコントローラ１１８に入力される。このコントロール信号に基づき、半導体装置の動作状態が定められる。
【００２３】
アドレス信号は、アドレス端子１０２からアドレスバッファ１０８に入力され、アドレスコントローラ１１４を介して、Ｘコントローラ１２２及びＹコントローラ１２４に入力される。Ｘコントローラ１２２及びＹコントローラ１２４は、アドレス信号に対応するメモリセルのメモリセルアレイ１２８内における物理位置を決定する。
【００２４】
Ｘコントローラ１２２及びＹコントローラ１２４により指定されたメモリセルには、コントロール信号に応じて、書き込み動作或いは読み出し動作が行われる。書き込み動作では、Ｉ／Ｏ端子１０６からＩ／Ｏバッファ１１２を介してバスコントローラ１２０に入力されたデータを、ライトアンプ１３２を介して指定されたメモリセルに書き込む。読み出し動作では、リードアンプ１３０により読み出されたメモリセルのデータを、バスコントローラ１２０及びＩ／Ｏバッファ１１２を介して、Ｉ／Ｏ端子１０６へ出力する。
【００２５】
メモリセルアレイ１２８内に欠陥メモリセルが発生したときには、この欠陥メモリセルの存在により半導体装置が不良になることを防止すべく、欠陥メモリセルを冗長メモリセルに置き換える処理が行われる。冗長メモリセルは、欠陥メモリセルが発生したときのためにメモリセルアレイ１２８内に予め余分に設けておいたメモリセルである。欠陥メモリセルの冗長メモリセルへの置き換えは、Ｘコントローラ１２２及びＹコントローラ１２４に設けられたヒューズ回路１２６を用いた回路の再構成により行われる。
【００２６】
ヒューズ回路１２６は、例えば図２に示すように、複数のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を有している。なお、ここでは４本のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を含むヒューズアレイを用いて説明するが、ヒューズの数は、これに限定されるものではない。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、隣接するヒューズ同士が、ヒューズの延在方向に対してずれるように配置されている。全体的に見ると、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、千鳥状にジグザグに配置されている。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を千鳥状に配置しているのは、隣接するヒューズの切断部分の距離を確保しつつ、ヒューズの配置間隔を狭めるためである。
【００２７】
ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２が形成された領域の周囲には、ガードリング１２が形成されている。ガードリング（耐湿リングとも呼ぶ）は、ヒューズアレイ領域から湿気等が半導体素子内部に侵入するのを防止したり、層間絶縁膜のクラックの伝搬を防止したりするためのものである。ガードリング１２は、一般的には、例えば図２に示すように、接地電圧（ＧＮＤ）に接続されている。
【００２８】
ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２のそれぞれの一方の端部は、ガードリング１２に電気的に接続されている。図２の例では、ヒューズ１０Ａ１，１０Ａ２は、図面下側の端部においてガードリング１２に接続されており、ヒューズ１０Ｂ１，１０Ｂ２は、図面上側の端部においてガードリング１２に接続されている。すなわち、隣接するヒューズ１０は、異なる側の端部がガードリング１２に接続されている。これにより、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２が切断されていない初期状態では、図２に示すように、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２の他方の端部の電位も、接地電圧（ＧＮＤ）にクランプされる。
【００２９】
ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、特に限定されるものではないが、例えば図３に示すように、最上層の金属配線層によって形成されている。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、その両端部に設けられたコンタクトプラグ１４を介して下層の配線層１６に接続されている。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２の前記一端は、コンタクトプラグ１８を介してヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２と同一レベルの導電層により形成されたガードリング１２に接続されている。最上層には、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２の形成領域を露出するヒューズ窓２２が形成された保護膜２０が形成されている。
【００３０】
ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２のそれぞれの他方の端部には、例えば図４に示すようなラッチ回路（Ｌａｔｃｈ−Ａ）３２が接続されている。図４（ａ）は、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を含むヒューズ回路の回路図である。図４（ｂ）は、図４（ａ）の「Ｌａｔｃｈ−Ａ」部分を具体的に示した回路図である。
【００３１】
図４（ｂ）に示すように、ヒューズ１０とラッチ回路３２との直列接続体（ヒューズ回路）は、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に接続されている。このようなヒューズ回路が、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に複数並列に接続されている。なお、本願明細書では、接地電圧線を「電源電圧線」と表現することもある。
【００３２】
図４（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３２との間の端子の電位は接地電圧（ＧＮＤ）となり、ラッチ回路３２の出力はＧＮＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２は接地電圧（ＧＮＤ）から切り離され、ラッチ回路３２の出力は電圧ＶＤＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。
【００３３】
このように、本実施形態による半導体装置では、千鳥状に配置された複数のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を有するヒューズ回路１２６において、隣接するヒューズ１０が、異なる側の端部においてガードリング１２に接続されている。ヒューズ１０の極性の観点から見ると、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、隣接するヒューズ１０の極性が互いに逆向きになるように、配置されている。
【００３４】
次に、本実施形態による半導体装置においてヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２をこのように配置している理由について、図５乃至図８を用いて説明する。
【００３５】
図５は、本実施形態の参考例による半導体装置のヒューズ回路の一例を示す平面図である。図５に示す半導体装置は、千鳥状に配置された複数のヒューズ１０１，１０２，１０３，１０４を有している点で、本実施形態による半導体装置と共通している。しかしながら、図５に示す参考例の半導体装置は、ヒューズ１０１，１０２，１０３，１０４の同じ側（図面において上側）の端部においてガードリング１２に接続されている点で、本実施形態による半導体装置とは異なっている。
【００３６】
ここで、図５に示す半導体装置において、隣接する２つのヒューズ１０を切断する場合を考える。
【００３７】
ヒューズ１０の一般的な切断方法は、切断対象のヒューズ１０にレーザ光を照射し、溶融爆発によってヒューズ１０を切断する方法である。ヒューズ１０を切断する際のレーザ光の照射条件に、切断したヒューズ材が周辺に飛散するなどの不具合が生じない条件が選択される。
【００３８】
しかしながら、レーザ装置の精度ばらつきや半導体装置のプロセスばらつき等により、切断したヒューズ１０のヒューズ材が周辺に飛散することがある。特に、隣接するヒューズ１０が切断された場合は、ヒューズ材の飛散量が多いと、飛散したヒューズ材同士が接触することがある。
【００３９】
図５に示す半導体装置において、隣接する２つのヒューズ１０、例えばヒューズ１０２，１０３を切断した場合、例えば図６に示すように、切断ポイント（レーザ光照射領域）２４の周辺に、ヒューズ１０の飛散物２６が堆積されることがある。このとき、飛散したヒューズ材の量が多いと、ヒューズ１０２，１０３の切断ポイント２４間の領域２８において、ヒューズ１０の飛散物２６同士が接触する可能性がある。
【００４０】
理想的な場合、ヒューズ１０２，１０３を切断すると、それまでヒューズ１０２，１０３を介してガードリング１２に接続されていた配線層１６の電位は、配線層１６が接続されているラッチ回路３２の端子の電圧ＶＤＤとなる。
【００４１】
しかしながら、領域２８においてヒューズ１０２，１０３の飛散物２６同士が接触し、ヒューズ１０２，１０３の残配線同士が電気的に接続されると、ヒューズ１０２に接続されていた配線層１６とガードリング１２とを接続する電流経路３０が形成される（図７参照）。そして、ヒューズ１０２を介してガードリング１２に接続されていた配線層１６の電位は接地電圧（ＧＮＤ）にクランプされ、ヒューズ１０２を切断していない状態と等価になる。この結果、欠陥メモリセルの適正な救済ができなくなってしまう。
【００４２】
この点、本実施形態による半導体装置では、隣接するヒューズ１０が異なる側の端部においてガードリング１２に接続されている。したがって、例えば図８に示すようにヒューズ１０Ｂ１，１０Ａ２を切断した際に、仮に、領域２８においてヒューズ１０Ｂ１の飛散物２６とヒューズ１０Ａ２の飛散物２６とが接触しても、配線層１６とガードリング１２とを接続する電流経路が形成されることはない。これにより、ヒューズ１０Ｂ１を切断後に、それまでヒューズ１０Ｂ１を介してガードリング１２に接続されていた配線層１６の電位が接地電圧（ＧＮＤ）になることを防止することができ、欠陥メモリセルの適正な救済を行うことができる。
【００４３】
また、本実施形態による半導体装置では、ヒューズ間ショートによる危険性が少なくなるため、ヒューズ材の飛散の許容範囲が広がり、ヒューズの更なる狭ピッチ化が可能となる。
【００４４】
また、本実施形態による半導体装置は、ヒューズ回路の大幅な変更を伴うものではなく、チップサイズ拡大などの新たな課題をもたらすこともない。
【００４５】
このように、本実施形態によれば、千鳥状に配置された複数のヒューズを有するヒューズアレイにおいて、隣接するヒューズに接続される電源の極性（接地電圧線側の端子と電源電圧線側の端子）が逆向きになるように配置するので、ヒューズ材の飛散物によって異常な電流経路が形成されること防止することができる。これにより、欠陥メモリセルの適正な救済を行うことができる。
【００４６】
［第２実施形態］
第２実施形態による半導体装置について図９乃至図１１を用いて説明する。図１乃至図８に示す第１実施形態による半導体装置と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００４７】
図９は、本実施形態による半導体装置の構造を示す平面図である。図１０は、本実施形態による半導体装置の構造を示す回路図である。図１１は、本実施形態による半導体装置のヒューズ切断後の構造の一例を示す平面図である。
【００４８】
本実施形態による半導体装置のヒューズ回路１２６は、例えば図９に示すように、複数のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を有している。なお、ここでは４本のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を含むヒューズアレイを用いて説明するが、ヒューズの数は、これに限定されるものではない。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、隣接するヒューズ同士が、ヒューズの延在方向に対してずれるように配置されている。全体的に見ると、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、千鳥状にジグザグに配置されている。ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２が形成された領域の周囲には、ガードリング１２が形成されている。
【００４９】
ヒューズ１０Ａ１，１０Ａ２の一方の端部は、ＶＤＤ線３４に電気的に接続されている。ヒューズ１０Ｂ１，１０Ｂ２の一方の端部は、第１実施形態による半導体装置の場合と同様、ガードリング１２に電気的に接続されている。図９に示すように、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２は、同じ側の端部（図面上側の端部）において、ＶＤＤ線３４又はガードリング１２に接続されている。これにより、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２が切断されていない初期状態では、図９に示すように、ヒューズ１０Ａ１，１０Ａ２の他方の端部の電位は電圧ＶＤＤにクランプされ、ヒューズ１０Ｂ１，１０Ｂ２の他方の端部の電位は基準電位（ＧＮＤ）にクランプされる。
【００５０】
ヒューズ１０Ａ１，１０Ａ２のそれぞれの他方の端部には、例えば図１０に示すようなラッチ回路（Ｌａｔｃｈ−Ｂ）３６が接続されている。図１０（ａ）は、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を含むヒューズ回路の回路図である。図１０（ｂ）は、図１０（ａ）の「Ｌａｔｃｈ−Ｂ」部分を具体的に示した回路図である。図１０（ａ）の「Ｌａｔｃｈ−Ａ」部分は、図４（ｂ）と同様である。
【００５１】
図１０（ｂ）に示すように、ヒューズ１０とラッチ回路３２との直列接続体及びヒューズ１０とラッチ回路３６との直列接続体は、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に接続されている。このようなヒューズ回路が、電源電圧線（ＶＤＤ線）と接地電圧線（ＧＮＤ）との間に交互に複数並列に接続されている。
【００５２】
図１０（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３６との間の端子の電位は電圧ＶＤＤとなり、ラッチ回路３６の出力も電圧ＶＤＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２はＶＤＤ線３４から切り離され、ラッチ回路３２の出力はＧＮＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。
【００５３】
ヒューズ１０Ｂ１，１０Ｂ２のそれぞれの他方の端部には、例えば図４（ｂ）に示すようなラッチ回路（Ｌａｔｃｈ−Ａ）３２が接続されている。
【００５４】
図４（ｂ）に示すように、ヒューズ１０が切断されていないときは、ヒューズ１０とラッチ回路３２との間の端子の電位はＧＮＤとなり、ラッチ回路３２の出力はＧＮＤとなる。一方、ヒューズ１０を切断すると、ラッチ回路３２はＧＮＤから切り離され、ラッチ回路３２の出力は電圧ＶＤＤとなる。これにより、切断したヒューズに対応した冗長回路を有効にし、欠陥メモリセルを冗長メモリセルに置き換える。
【００５５】
ラッチ回路３２，３６自体は、基本的に同じである。図４（ｂ）に示す回路と図１０（ｂ）に示す回路とは、ヒューズ１０が、ラッチ回路とＧＮＤ線との間に接続されている（図４（ｂ））のか、ラッチ回路とＶＤＤ線との間に接続されている（図１０（ｂ））のかが異なっている。
【００５６】
このように、本実施形態による半導体装置も、第１実施形態による半導体装置の場合と同様、千鳥状に配置された複数のヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２を有し、隣接するヒューズ１０が、異なる側の端部においてガードリング１２に接続されている。ヒューズ１０の極性の観点から見ると、ヒューズ１０は、隣接するヒューズ１０の極性が互いに逆向きになるように、配置されている。
【００５７】
図９に示す本実施形態の半導体装置において、隣接する２つのヒューズ１０、例えばヒューズ１０Ｂ１，１０Ａ２を切断すると、図１１に示すように、切断ポイント（レーザ光照射領域）２４の周辺に、ヒューズ１０の飛散物２６が堆積されることがある。このとき、飛散したヒューズ材の量が多いと、ヒューズ１０２，１０３の切断ポイント２４間の領域２８において、ヒューズ１０の飛散物２６同士が接触する可能性がある。
【００５８】
しかしながら、本実施形態による半導体装置の場合も、図８に示す第１実施形態による半導体装置の場合と同様、仮に、領域２８においてヒューズ１０Ｂ１の飛散物２６とヒューズ１０Ａ２の飛散物２６とが接触しても、配線層１６とガードリング１２とを接続する電流経路が形成されることはない。これにより、ヒューズ１０Ｂ１の切断後に、それまでヒューズ１０Ｂ１を介してガードリング１２に接続されていた配線層１６の電位が接地電圧になることを防止することができ、欠陥メモリセルの適正な救済を行うことができる。
【００５９】
また、本実施形態による半導体装置では、ヒューズ間ショートによる危険性が少なくなるため、ヒューズ材の飛散の許容範囲が広がり、ヒューズの更なる狭ピッチ化が可能となる。
【００６０】
また、本実施形態による半導体装置は、ヒューズ回路の大幅な変更を伴うものではなく、チップサイズ拡大などの新たな課題をもたらすこともない。
【００６１】
また、本実施形態による半導体装置は、ＶＤＤ線３４を設ける必要があるが、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２に接続される配線層１６を、ヒューズ１０Ａ１，１０Ｂ１，１０Ａ２，１０Ｂ２の同じ側の端部（図面下側の端部）から引き出すことができる。これにより、ヒューズアレイの一方の側にラッチ回路３２，３６をまとめて配置することができ、ヒューズ回路内のレイアウトをシンプルにすることができる。
【００６２】
このように、本実施形態によれば、千鳥状に配置された複数のヒューズを有するヒューズアレイにおいて、隣接するヒューズに接続される電源の極性（接地電圧線側の端子と電源電圧線側の端子）が逆向きになるように配置するので、ヒューズ材の飛散物によって異常な電流経路が形成されること防止することができる。これにより、欠陥メモリセルの適正な救済を行うことができる。
【００６３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００６４】
例えば、上記実施形態では、ヒューズ回路として、半導体記憶装置の欠陥メモリセルを冗長メモリセルに切り換えるためのヒューズ回路の例を説明したが、ヒューズ回路はこれに限定されるものではない。特に限定されるものではないが、例えば、異なる機能を有する複数の回路を一体として構成した後に装置機能を切り換えるためのヒューズ回路や、所定の回路を構成した後に装置特性を調整するためのヒューズ回路等に適用することができる。
【００６５】
また、ヒューズ１０、ガードリング１２、保護膜２０等の構造は、上記実施形態に記載のものに限定されるものではない。例えば、ヒューズ１０を形成する配線層は、必ずしも最上層の金属配線層である必要はない。また、ヒューズ１０に接続される配線層１６を、ヒューズ１０を形成する配線層よりも上層の配線層により形成するようにしてもよい。また、保護膜２０を、ヒューズ１０上に延在するようにしてもよい。その他、既存の様々なヒューズ構造において、隣接するヒューズの極性が逆向きになるように配置することにより、上記実施形態に記載下と同様の効果を期待することができる。
【符号の説明】
【００６６】
１０…ヒューズ
１２…ガードリング
１４，１８…コンタクトプラグ
１６…配線層
２０…保護膜
２２…ヒューズ窓
２４…切断ポイント
２６…飛散物
２８…領域
３０…電流経路
３２，３６…ラッチ回路
３４…ＶＤＤ線
１０２…アドレス端子
１０４…コントロール端子
１０６…Ｉ／Ｏ端子
１０８…アドレスバッファ
１１０…コマンドデコーダ
１１２…Ｉ／Ｏバッファ
１１４…アドレスコントローラ
１１６…モードレジスタ
１１８…メモリコアコントローラ
１２０…バスコントローラ
１２２…Ｘコントローラ
１２４…Ｙコントローラ
１２６…ヒューズ回路
１２８…メモリセルアレイ
１３０…リードアンプ
１３２…ライトアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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