(57)【要約】【課題】画素の開口率の向上を図った液晶表示装置の提供。【解決手段】マトリクス状に画素が配置され、一方向に第１画素、第２画素、第３画素、第４画素が配置される画素行を有する表示装置であって、  前記第１画素と前記第３画素が接続する第１ゲート信号と、前記第２画素と前記第４画素が接続する第２ゲート信号線を有するゲート信号線と、  ２つの画素列に対し映像信号を供給する１本のドレイン信号線と、  前記画素行を挟んで配置された第１ストレージ線と第２ストレージ線とを備えるストレージ線とを有し、  前記第１ストレージ線と前記第２ストレージ線はドレイン信号線の配置されていない領域で電気的に接続され、  各画素の画素電極は、ドレイン信号線に重畳する部分と、前記ストレージ線に重畳する部分とを有する。【選択図】図１
2011017809.tif 000002
【特許請求の範囲】
【請求項１】
基板上の複数の画素のそれぞれに、ゲート信号線からの走査信号によって制御される薄膜トランジスタと、この薄膜トランジスタを通してドレイン信号線からの映像信号が供給される画素電極と、この画素電極とストレージ線との間に形成される容量素子とを備えた液晶表示装置であって、
第１の方向に第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群が、前記第１の方向と交差する第２の方向に沿って複数配置され、
前記ゲート信号線は、前記画素群の間に第１ゲート信号線および第２ゲート信号線を有し、
前記第１画素および前記第３画素の前記薄膜トランジスタは前記第１ゲート信号線からの走査信号によって制御され、前記第２画素および前記第４画素の前記薄膜トランジスタは前記第２ゲート信号線からの走査信号によって制御され、
前記ドレイン信号線は、前記第４画素と前記第１の画素の間に配置されて前記第４画素と前記第１画素とに映像信号を供給する第１ドレイン信号線と、前記第２画素と前記第３画素の間に配置されて前記第２画素と前記第３画素とに映像信号を供給する第２ドレイン信号線とを有し、
前記ストレージ線は、前記第１ゲート信号線に隣接した第１ストレージ線と、前記第２ゲート信号線に隣接した第２ストレージ線と、前記第１画素と前記第２画素との間に配置され前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第３ストレージ線と、前記第３画素と前記第４画素との間に配置され前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第４ストレージ線とを有し、
前記画素電極は、前記ドレイン信号線に重畳する部分と、前記ストレージ線に重畳する部分を有することを特徴とする液晶表示装置。
【請求項２】
前記第１ストレージ線は、前記薄膜トランジスタに近接する部分において幅の広い領域を有し、前記第２ストレージ線は、前記薄膜トランジスタに近接する部分において幅の広い領域を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群は画素の半ピッチ分ずれて配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群はずれることなく配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有することなく形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
基板上の複数の画素のそれぞれに、ゲート信号線からの走査信号によって制御される薄膜トランジスタと、この薄膜トランジスタを通してドレイン信号線からの映像信号が供給される画素電極と、この画素電極とストレージ線との間に形成される容量素子とを備えた液晶表示装置であって、
第１の方向に第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群が前記第１の方向と交差する第２の方向に沿って複数配置され、
前記第１画素および前記第４画素の前記薄膜トランジスタは前記第１ゲート信号線からの信号によって制御され、前記第２画素および前記第３画素の前記薄膜トランジスタは前記第２ゲート信号線からの信号によって制御され、
前記ドレイン信号線は、前記第４画素と前記第１画素の間に配置されて前記第４画素と前記第１画素とに映像信号を供給する第１ドレイン信号線と、前記第２画素と前記第３画素の間に配置されて前記第２画素と前記第３画素とに映像信号を供給する第２ドレイン信号線とを有し、
前記ストレージ線は、前記画素群を挟んで配置された第１ストレージ線と第２ストレージ線と、前記第１画素と前記第２画素との間に配置されて前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第３ストレージ線と、前記第３画素と前記第４画素との間に配置されて前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第４ストレージ線とからなり、
前記画素電極は、前記第２の方向に延びる第１辺は前記ドレイン信号線に重畳する部分を有し、前記第２の方向に延びる第２辺はこの前記ストレージ線に重畳する部分を有することを特徴とする液晶表示装置。
【請求項７】
前記第１ストレージ線は、前記第１画素および第４画素において、幅の広い領域を有し、この領域は前記容量素子の一方の電極を構成し、前記第２ストレージ線は、前記第２画素および第３画素において、幅の広い領域を有し、この領域は当該画素の前記容量素子の一方の電極を構成していることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする請求項６に記載の液晶表示装置。
【請求項９】
前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群は画素の半ピッチ分ずれて配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする請求項６に記載の液晶表示装置。
【請求項１０】
前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群はずれることなく配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有することなく形成されていることを特徴とする請求項６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、いわゆるデュアルゲート駆動の液晶表示装置に関する。
【背景技術】
【０００２】
いわゆるデュアルゲート駆動の液晶表示装置は、たとえば、下記特許文献１に開示がなされている。
【０００３】
このような液晶表示装置は、マトリックス状に配置された各画素のうち、たとえば行方向に配列される各画素の画素群において、一つおきに配置される画素（たとえば奇数番目の画素）を前記画素群の一方の側に形成されたゲート信号線（第１ゲート信号線と称する場合がある）によって選択し、他の画素（偶数番目の画素）を前記画素群の他方の側に形成されたゲート信号線（第２ゲート信号線と称する場合がある）によって選択されるようになっている。
【０００４】
また、ドレイン信号線は、隣接する奇数番目の画素と偶数番目の画素との間に走行するように配置され、隣接する偶数番目の画素と奇数番目の画素との間には配置されていない構成となっている。それぞれのドレイン信号線は、第１ゲート信号線によって奇数番目の画素が選択された際には、前記ドレイン信号線に隣接する奇数番目の画素に映像信号を供給し、第２ゲート信号線によって偶数番目の画素が選択された際には、前記ドレイン信号線に隣接する偶数番目の画素に映像信号を供給するようになっている。すなわち、一本のドレイン信号線によって、このドレイン信号線の両脇に配置される奇数番目の画素と偶数番目の画素のそれぞれに映像信号を供給できるようになっている。
【０００５】
したがって、このような構成からなる液晶表示装置は、各画素に映像信号を供給するドレイン信号線の数を従来の１／２にできる効果を奏する。
【０００６】
なお、本願発明に関連する技術としては、たとえば下記特許文献２がある。特許文献２は、画素の両脇に一対のドレイン信号線が走行され、これらドレイン信号線をも被って形成された絶縁膜の前記画素領域上に形成された画素電極において、平面的に観て、前記ドレイン信号線側の各辺が前記ドレイン信号線に重畳するようにして形成された構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−４２４２０号公報
【特許文献２】特開昭６２−２２３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、特許文献１に示す液晶表示装置は、ゲート信号線およびドレイン信号線が形成された基板（第１基板と称する場合がある）に透光性導電膜からなる画素電極が形成され、液晶を介して前記第１基板に対向する基板（第２基板と称する場合がある）に透光性導電膜からなる画素電極が形成されたいわゆる縦型電界方式の液晶表示装置となっている。
【０００９】
そして、このような縦型電界方式であってデュアルゲート駆動の液晶表示装置において、それぞれの画素の開口率を向上させようとした場合、その開口率の向上に限界が生じてしまうことが見いだされた。すなわち、デュアルゲート駆動の液晶表示装置は、上述したように、行方向に配列される画素において、たとえば隣接する偶数番目の画素と奇数番目の画素との間にドレイン信号線が形成されていない構成となっている。このため、隣接する前記偶数番目の画素と奇数番目の画素との間を遮光するため、前記第２基板側にブラックマトリックス（遮光膜）を形成するようにするが、前記偶数番目の画素と奇数番目の画素との間に相当するブラックマトリックスの幅を大きくせざるを得なくなってしまう。また、第１基板に対して第２基板を対向させる場合、それらの合わせずれを考慮して、前記ブラックマトリックスの幅に余裕をもたせる必要も生じる。このことから、各画素の開口率は前記ブラックマトリックスによって制限が付されてしまうことになる。
【００１０】
本発明の目的は、開口率を向上させた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の液晶表示装置は、画素電極との間に容量素子を形成するストレージ線を備えた構成とし、前記ストレージ線を各画素のドレイン信号線が配置されていない側の箇所に配置させるようにし、このストレージ線に遮光膜の機能をもたせるように構成したものである。
【００１２】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１３】
（１）本発明の液晶表示装置は、基板上の複数の画素のそれぞれに、ゲート信号線からの走査信号によって制御される薄膜トランジスタと、この薄膜トランジスタを通してドレイン信号線からの映像信号が供給される画素電極と、この画素電極とストレージ線との間に形成される容量素子とを備えた液晶表示装置であって、
第１の方向に第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群が、前記第１の方向と交差する第２の方向に沿って複数配置され、
前記ゲート信号線は、前記画素群の間に第１ゲート信号線および第２ゲート信号線を有し、
前記第１画素および前記第３画素の前記薄膜トランジスタは前記第１ゲート信号線からの走査信号によって制御され、前記第２画素および前記第４画素の前記薄膜トランジスタは前記第２ゲート信号線からの走査信号によって制御され、
前記ドレイン信号線は、前記第４画素と前記第１の画素の間に配置されて前記第４画素と前記第１画素とに映像信号を供給する第１ドレイン信号線と、前記第２画素と前記第３画素の間に配置されて前記第２画素と前記第３画素とに映像信号を供給する第２ドレイン信号線とを有し、
前記ストレージ線は、前記第１ゲート信号線に隣接した第１ストレージ線と、前記第２ゲート信号線に隣接した第２ストレージ線と、前記第１画素と前記第２画素との間に配置され前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第３ストレージ線と、前記第３画素と前記第４画素との間に配置され前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第４ストレージ線とを有し、
前記画素電極は、前記ドレイン信号線に重畳する部分と、前記ストレージ線に重畳する部分を有することを特徴とする液晶表示装置。
【００１４】
（２）本発明の液晶表示装置は、（１）において、前記第１ストレージ線は、前記薄膜トランジスタに近接する部分において幅の広い領域を有し、前記第２ストレージ線は、前記薄膜トランジスタに近接する部分において幅の広い領域を有することを特徴とする。
【００１５】
（３）本発明の液晶表示装置は、（１）において、前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする。
【００１６】
（４）本発明の液晶表示装置は、（１）において、前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群は画素の半ピッチ分ずれて配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする。
【００１７】
（５）本発明の液晶表示装置は、（１）において、前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群はずれることなく配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有することなく形成されていることを特徴とする。
【００１８】
（６）本発明の液晶表示装置は、基板上の複数の画素のそれぞれに、ゲート信号線からの走査信号によって制御される薄膜トランジスタと、この薄膜トランジスタを通してドレイン信号線からの映像信号が供給される画素電極と、この画素電極とストレージ線との間に形成される容量素子とを備えた液晶表示装置であって、
第１の方向に第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群が前記第１の方向と交差する第２の方向に沿って複数配置され、
前記第１画素および前記第４画素の前記薄膜トランジスタは前記第１ゲート信号線からの信号によって制御され、前記第２画素および前記第３画素の前記薄膜トランジスタは前記第２ゲート信号線からの信号によって制御され、
前記ドレイン信号線は、前記第４画素と前記第１画素の間に配置されて前記第４画素と前記第１画素とに映像信号を供給する第１ドレイン信号線と、前記第２画素と前記第３画素の間に配置されて前記第２画素と前記第３画素とに映像信号を供給する第２ドレイン信号線とを有し、
前記ストレージ線は、前記画素群を挟んで配置された第１ストレージ線と第２ストレージ線と、前記第１画素と前記第２画素との間に配置されて前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第３ストレージ線と、前記第３画素と前記第４画素との間に配置されて前記第１ストレージ線と前記第２ストレージ線と電気的に接続する第４ストレージ線とからなり、
前記画素電極は、前記第２の方向に延びる第１辺は前記ドレイン信号線に重畳する部分を有し、前記第２の方向に延びる第２辺はこの前記ストレージ線に重畳する部分を有することを特徴とする。
【００１９】
（７）本発明の液晶表示装置は、（６）において、前記第１ストレージ線は、前記第１画素および第４画素において、幅の広い領域を有し、この領域は前記容量素子の一方の電極を構成し、前記第２ストレージ線は、前記第２画素および第３画素において、幅の広い領域を有し、この領域は当該画素の前記容量素子の一方の電極を構成していることを特徴とする。
【００２０】
（８）本発明の液晶表示装置は、（６）において、前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする。
【００２１】
（９）本発明の液晶表示装置は、（６）において、前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群は画素の半ピッチ分ずれて配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする。
【００２２】
（１０）本発明の液晶表示装置は、（６）において、前記第１画素、第２画素、第３画素、第４画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群はずれることなく配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有することなく形成されていることを特徴とする。
【００２３】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２４】
上述した液晶表示装置によれば開口率を向上させることができる。
【００２５】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００２６】
【図１】本発明の液晶表示装置の画素の実施例１を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】図１のIII−III線における断面図である。
【図４】図１に示す画素と幾何学的に対応付けて描いた等価回路図である。
【図５】本発明の液晶表示装置の画素の実施例２を示す平面図である。
【図６】本発明の液晶表示装置の画素の実施例３を示す平面図である。
【図７】本発明の液晶表示装置の画素の実施例４を示す平面図である。
【発明を実施するための形態】
【００２７】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００２８】
図１は、本発明の液晶表示装置の画素の実施例１を示す平面図である。図１は、液晶を挟持して対向配置される一対の基板のうち一方の基板（第１基板ＳＵＢ１）の液晶側の面に形成された画素を示している。なお、図１は、画素列と画素行により構成されマトリクス状に配置された画素の一部のみ示している。また、図２は、図１のII−II線における断面図を他方の基板（第２基板ＳＵＢ２）とともに、図３は、図１のIII−III線における断面図を他方の基板ＳＵＢ２とともに示している。
【００２９】
図１においては、画像表示領域に配置される複数の画素のうち、行方向（図中ｘ方向）に配置される４個の画素からなる画素群（第１画素群ＰＧ１）とこの第１画素群ＰＧ１に対して列方向（図中ｙ方向）に隣接して配置される他の４個の画素からなる画素群（第２画素群ＰＧ２）を示している。なお、説明の便宜から、第１画素群ＰＧ１の各画素を図中左側から第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、および第４画素ＰＩＸ４と称する。実際の第１画素群ＰＧ１にあっては、図中ｘ方向に、第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、および第４画素ＰＩＸ４がこの順で繰り返して配置されている。画素行は複数の画素郡をＸ方向に並べて配置して構成される。第２画素群ＰＧ２においても同様である。
【００３０】
ここで、図１の説明に先立って、図１と対応づけて描いた図４の等価回路を用いて概略を説明する。図４において、まず、第１画素群ＰＧ１は、この第１画素群ＰＧ１を間にして図中ｘ方向に走行する一対の第１ゲート信号線ＧＬ（図中符号ＧＬ１で示す）と第２ゲート信号線ＧＬ（図中符号ＧＬ２で示す）を有する。第１画素ＰＩＸ１と第３画素ＰＩＸ３のそれぞれの薄膜トランジスタＴＦＴは、第１ゲート信号線ＧＬ１からの走査信号によって制御され、第２画素ＰＩＸ２と第４画素ＰＩＸ４のそれぞれの薄膜トランジスタＴＦＴは、第２ゲート信号線ＧＬ２からの走査信号によって制御されるようになっている。このことから、第１画素ＰＩＸ１と第３画素ＰＩＸ３のそれぞれの薄膜トランジスタＴＦＴは第１ゲート信号線ＧＬ１に隣接して配置され、第２画素ＰＩＸ２と第４画素ＰＩＸ４のそれぞれの薄膜トランジスタＴＦＴは第２ゲート信号線ＧＬ２に隣接して配置されるようになっている。また、第４画素ＰＩＸ４と第１画素ＰＩＸ１との間には第１ドレイン信号線ＤＬ（図中符号ＤＬ１で示す）が走行し、この第１ドレイン信号線ＤＬ１からの映像信号は、第１画素ＰＩＸ１において薄膜トランジスタＴＦＴを通して画素電極ＰＸに供給されるようになっており、また、第４画素ＰＩＸ４において薄膜トランジスタＴＦＴを通して画素電極ＰＸに供給されるようになっている。第２画素ＰＩＸ２と第３画素ＰＩＸ３との間には第２ドレイン信号線ＤＬ（図中符号ＤＬ２で示す）が走行し、この第２ドレイン信号線ＤＬ２からの映像信号は、第２画素ＰＩＸ２において薄膜トランジスタＴＦＴを通して画素電極ＰＸに供給されるようになっており、また、第３画素ＰＩＸ３において薄膜トランジスタＴＦＴを通して画素電極ＰＸに供給されている。
【００３１】
さらに、第１画素群ＰＧ１内において、第１ゲート信号線ＧＬ１に隣接し第１ゲート信号線ＧＬ１に沿って形成される第１ストレージ線ＳＴＬ（図中符号ＳＴＬ１で示す）と、第２ゲート信号線ＧＬ２に隣接し第２ゲート信号線ＧＬ２に沿って形成される第２ストレージ線ＳＴＬ（図中符号ＳＴＬ２で示す）がある。第１ストレージ線ＳＴＬ１は、第１画素ＰＩＸ１においてその画素電極ＰＸとの間に容量素子ＣＰを形成し、第３画素ＰＩＸ３においてその画素電極ＰＸとの間に容量素子ＣＰを形成するようになっている。また、この実施例では、第１画素ＰＩＸ１と第２画素ＰＩＸ２との間を走行し、前記第１ストレージ線ＳＴＬ１と前記第２ストレージ線ＳＴＬ２と電気的に接続される第３ストレージ線ＳＴＬ（図中符号ＳＴＬ３で示す）と、第３画素ＰＩＸ１と第４画素ＰＩＸ２との間を走行し、前記第１ストレージ線ＳＴＬ１と前記第２ストレージ線ＳＴＬ２と電気的に接続される第４ストレージ線ＳＴＬ（図中符号ＳＴＬ４で示す）とが新たに設けられている。この第３ストレージ線ＳＴＬ３と第４ストレージ線ＳＴＬ４の効果については後述する。
【００３２】
本実施例では、一つの画素行に対し、２本のゲート信号線と２本のストレージ線が配置されている。画素行内の画素はどちらか一方のゲート信号線に接続している。また、１本のドレイン信号線に対し二つの画素列が接続している。さらに２本のストレージ線はゲート信号線の延在方向に延び、ドレイン信号線の配置されていない領域で２本のストレージ線が接続している。
【００３３】
このように構成された第１画素群ＰＧ１に対して複数の画素行の配列方向（図中ｙ方向）には第２画素群ＰＧ２が配置されている。第２画素群ＰＧ２における第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４は、それぞれ、第１画素群ＰＧ１における第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４と同様の構成になっている。また、この実施例では、第２画素群ＰＩＸ２は第１画素群ＰＩＸ１に対して図中ｘ方向へ画素の半ピッチ分だけずれて配置されている。このため、第１画素群ＰＩＸ１における第１ドレイン信号線ＤＬ１、第２ドレイン信号線ＤＬ２は、それぞれ、第１画素群ＰＩＸ１と第２画素群ＰＩＸ２の間の領域において、第２画素群ＰＩＸ２において対応する第１ドレイン信号線ＤＬ１、第２ドレイン信号線ＤＬ２と屈曲部ＢＤを有して接続されている。なお、図示していないが、第１画素群ＰＧ１に対して図面の上側に配置される画素群においても、ｘ方向へ画素の半ピッチ分だけずれて配置されている。すなわち、第１画素群の上側の画素群は第２画素群ＰＩＸ２と同じ配列になっている。
【００３４】
図１に戻り、第１基板ＳＵＢ１（図２、図３参照）の液晶側の面（表面）には、第１ゲート信号線ＧＬ、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２が形成されている。これら、第１ゲート信号線ＧＬ、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２はたとえば金属等の遮光性の材料で形成され、たとえば同時に形成されるようになっている。
【００３５】
第１ゲート信号線ＧＬ１は、第１画素ＰＩＸ１、第３画素ＰＩＸ３の領域において画素の中央側に突出する突起部が形成され、この突起部は第１画素ＰＩＸ１、第３画素ＰＩＸ３における薄膜トランジスタＴＦＴのゲート電極ＧＴを構成するようになっている。同様に、第１ゲート信号線ＧＬ２は、第２画素ＰＩＸ２、第４画素ＰＩＸ４の領域において画素の中央側に突出する突起部が形成され、この突起部は第２画素ＰＩＸ２、第４画素ＰＩＸ４における薄膜トランジスタＴＦＴのゲート電極ＧＴを構成するようになっている。
【００３６】
第１ストレージ線ＳＴＬ１は、第１画素ＰＩＸ１、第３画素ＰＩＸ３の領域において幅が広く形成されて、これら第１画素ＰＩＸ１、第３画素ＰＩＸ３における容量素子ＣＰの一方の電極を構成するようになっている。同様に、第２ストレージ線ＳＴＬ２は、第２画素ＰＩＸ２、第４画素ＰＩＸ４の領域において幅が広く形成されて、これら第２画素ＰＩＸ２、第４画素ＰＩＸ４における容量素子ＣＰの一方の電極を構成するようになっている。
【００３７】
ここで、第１ストレージ線ＳＴＬ１と第２ストレージ線ＳＴＬ２は、第１画素ＰＩＸ１と第２画素ＰＩＸ２の間に形成される第３ストレージ線ＳＴＬ３によって電気的に接続され、第３画素ＰＩＸ３と第４画素ＰＩＸ４の間に形成される第４ストレージ線ＳＴＬ４によって電気的に接続されている。この第３ストレージ線ＳＴＬ３、第４ストレージ線ＳＴＬ４は、後述のドレイン信号線ＤＬ（ＤＬ１、ＤＬ２）が走行することのない部分に形成され、これにより、第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４は、それぞれ、ドレイン信号線ＤＬとストレージ線ＳＴＬの間に配置されるようになる。
【００３８】
第１基板ＳＵＢ１の表面には、第１ゲート信号線ＧＬ、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２をも被って、たとえばシリコン酸化膜からなる絶縁膜ＧＩ（図２、図３参照）が形成されている。この絶縁膜ＧＩは後述の薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。
【００３９】
前記絶縁膜ＧＩの上面であって前記ゲート電極ＧＴと重畳する部分にたとえばアモルファスシリコンからなる島状の半導体層ＡＳが形成されている。この半導体層ＡＳは、ＭＩＳ（Metal Insulator Semiconductor）型の薄膜トランジスタＴＦＴの半導体層となるもので、その上面に互いに対向配置されたドレイン電極ＤＴおよびソース電極ＳＴが形成されるようになっている。第１画素ＰＩＸ１においては、第４画素ＰＩＸ１と第１画素ＰＩＸ１との間を走行する第１ドレイン信号線ＤＬ１の一部が延在されて薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するにようになっている。第２画素ＰＩＸ２においては、第２画素ＰＩＸ２と第３画素ＰＩＸ３との間を走行する第２ドレイン信号線ＤＬ２の一部が延在されて薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するにようになっている。第３画素ＰＩＸ２においては、前記第２ドレイン信号線ＤＬ２の一部が延在されて薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するにようになっている。第４画素ＰＩＸ４においては、前記第１ドレイン信号線ＤＬ１の一部が延在されて薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成するにようになっている。
【００４０】
また、第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４における薄膜トランジスタＴＦＴのソース電極ＳＴは、第１ドレイン信号線ＤＬ１、第２ドレイン信号線ＤＬ２の形成の際に同時に形成されるようになっており、それぞれの延在部は、それぞれの画素において、面積が大きく形成され、容量素子ＣＰの前記一方の電極（ストレージ線ＳＴＬの幅を大きくした部分）に重畳するように形成されている。これにより、ストレージ線ＳＴＬとソース電極ＳＴとの間には、前記絶縁膜ＧＩを誘電体膜とする第１の容量素子ＣＰ１（図２参照）を構成するようになっている。
【００４１】
さらに、第１基板ＳＵＢ１の表面には、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴをも被って、たとえばシリコン窒化膜からなる無機保護膜ＰＡＳ１とたとえば樹脂膜からなる有機保護膜ＰＡＳ２の順次積層体からなる保護膜ＰＡＳ（図２、図３参照）が形成されている。この保護膜ＰＡＳは、薄膜トランジスタＴＦＴへの液晶の直接の接触を回避させ、前記薄膜トランジスタＴＦＴの特性劣化を防止するようになっている。
【００４２】
保護膜ＰＡＳの上面における第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４のそれぞれの領域には、たとえばＩＴＯ（Indium Tin Oxide）の透光性の導電膜からなる画素電極ＰＸが形成されている。これら画素電極ＰＸは、各画素において、前記保護膜ＰＡＳに予め形成されたスルーホールＴＨを通して薄膜トランジスタＴＦＴのソース電極ＳＴ（正確にはソース電極ＳＴの延在部）に電気的に接続されている。画素電極ＰＸは、前記スルーホールＴＨの近傍部において、前記ソース電極ＳＴの延在部に広い面積で重畳するようにして形成され、これにより、前記保護膜ＰＡＳを誘電体膜とする第２の容量素子ＣＰ２（図２参照）を構成するようになっている。この第２の容量素子ＣＰ２は前述した第１の容量素子ＣＰ１とで図４に示した容量素子ＣＰを構成し、大きな容量値が得られるようになっている。
【００４３】
また、画素電極ＰＸは、図１に示すように、ゲート信号線ＧＬの走行方向と交差する方向の一対の辺において、一方の辺はドレイン信号線ＤＬあるいはストレージ線ＳＴＬに重畳する部分を有し、他方の辺はストレージ信号線ＳＴＬあるいはドレイン信号線ＤＬに重畳する部分を有するようにして形成されている。たとえば、第３画素ＰＩＸ３を例にあげて示すと、その画素電極ＰＸの図中左側の辺（図中符号ＳＬで示す）は、この辺に隣接して配置されるドレイン信号線ＤＬ２に重畳する部分を有し、図中右側の辺（図中符号ＳＲで示す）は、この辺に隣接して配置されるストレージ線ＳＴＬ４に重畳する部分を有するようになっている。ドレイン信号線ＤＬに対する画素電極ＰＸの重畳は前記ドレイン信号線ＤＬの走行方向に沿ってある程度の長さでなされ、また、ストレージ線ＳＴＬに対する画素電極ＰＸの重畳は前記ストレージ線ＳＴＬの走行方向に沿ってある程度の長さでなされている。画素電極ＰＸは、ドレイン信号線ＤＬおよびストレージ線ＳＴＬとの間に有機保護膜ＰＡＳ２を介層して配置されている。このことは、各画素電極ＰＸを、前記ドレイン信号線ＤＬあるいはストレージ線ＳＴＬの上方において、隣接する画素における画素電極ＰＸと近接させて配置させることができるようになる。これにより、画素電極ＰＸは各画素領域において最大限の面積を確保することができる。そして、ゲート信号線ＧＬの走行方向に隣接する他の画素領域との間はドレイン信号線ＤＬあるいはストレージ線ＳＴＬによって遮光がきる構成となる。なお、画素電極ＰＸが形成された第１基板ＳＵＢ１の表面には前記画素電極ＰＸをも被って配向膜が形成されているが、図２、図３ではこれを省略している。
【００４４】
また、図２、図３に示すように、第１基板ＳＵＢ１と液晶ＬＣを介して対向配置される第２基板ＳＵＢ２の液晶ＬＣ側の面には、ブラックマトリックス（遮光膜）ＢＭ、カラーフィルタＣＦ、平坦化膜ＯＣ、たとえばＩＴＯの透光性の導電膜からなる対向電極ＣＴが形成されている。なお、対向電極ＣＴが形成された第２基板ＳＵＢ２の表面には前記対向電極ＣＴをも被って配向膜が形成されているが、図２、図３ではこれを省略している。ここで、前記ブラックマトリックス（遮光膜）ＢＭは、図３に示すように、たとえば、ゲート信号線ＧＬの走行方向に隣接する他の画素との間の領域にも形成されている。この場合、前記領域において、第１基板ＳＵＢ１側に形成されるドレイン信号線ＤＬおよびストレージ線ＳＴＬをも遮光膜の機能を有することは上述した通りである。そして、画素電極ＰＸのゲート信号線ＧＬの走行方向と交差する各辺のそれぞれは、前記ドレイン信号線ＤＬあるいはストレージ線ＳＴＬに重畳するようにして形成されている。このことから、第２基板ＳＵＢ２側に形成するブラックマトリックス（遮光膜）ＢＭは、前記ドレイン信号線ＤＬあるいはストレージ線ＳＴＬと協働させることができ、前記ブラックマトリックス（遮光膜）ＢＭの幅Ｗｂをたとえばドレイン信号線ＤＬおよびストレージ線ＳＴＬのそれぞれの幅Ｗｄ、Ｗｓよりも小さくすることができるようになる。このことから、各画素における開口率を大幅に向上させることができる。
【実施例２】
【００４５】
図５は、本発明の液晶表示装置の画像表示領域における画素の構成の実施例２を示す図で、図１に対応させて描いた平面図である。
【００４６】
図５において、図１と比較して異なる構成は、第１画素群ＰＧ１と第２画素群ＰＧ２の配列状態にあり、第１画素群ＰＧ１に対して第２画素群ＰＧ２はずれることなく配置されている。この結果、各ドレイン信号線ＤＬは、図中ｙ方向に沿って直線状に形成され、第１画素群ＰＧ１と第２画素群ＰＧ２の間の領域において屈曲部を有することなく形成されている。
【００４７】
なお、第１画素群ＰＧ１における第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４の構成、および第２画素群ＰＧ２における第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４の構成は、図１に示した構成と同様となっている。
【実施例３】
【００４８】
図６は、本発明の液晶表示装置の画像表示領域における画素の構成の実施例３を示す図で、図１に対応させて描いた平面図である。
【００４９】
図６において、図１の場合と同様に、第１画素群ＰＧ１における各画素において、一方向に第１画素ＰＩＸ１、第２画素ＰＩＸ２、第３画素ＰＩＸ３、第４画素ＰＩＸ４がこの順で繰り返して配置されている。第１画素群ＰＧ１は、この第１画素群ＰＧ１を間にして図中ｘ方向に走行する一対の第１ゲート信号線ＧＬ１と第２ゲート信号線ＧＬ２を有する。
【００５０】
そして、第１画素ＰＩＸ１および第４画素ＰＩＸ４のそれぞれの薄膜トランジスタＴＦＴは前記第１ゲート信号線ＧＬ１からの映像信号によってオンされ、第２画素ＰＩＸ２および第３画素ＰＩＸ３のそれぞれの薄膜トランジスタＴＦＴは第２ゲート信号線ＧＬ２からの映像信号によってオンされるよう構成されている。このことから、第１画素ＰＩＸ１と第４画素ＰＩＸ４のそれぞれの薄膜トランジスタＴＦＴは第１ゲート信号線ＧＬ１に隣接して配置され、第２画素ＰＩＸ２と第２画素ＰＩＸ２のそれぞれの薄膜トランジスタＴＦＴは第２ゲート信号線ＧＬ２に隣接して配置されるようになっている。
【００５１】
また、第１画素ＰＩＸ１および第４画素ＰＩＸ４のそれぞれの画素電極ＰＸには第４画素ＰＩＸ４および第１の画素ＰＩＸ１の間を走行する第１ドレイン信号線ＤＬ１から映像信号が供給され、第２画素ＰＩＸ２および第３画素ＰＩＸ３のそれぞれの画素電極ＰＸには第２画素ＰＩＸ２および第３画素ＰＩＸ３の間を走行する第２ドレイン信号線ＤＬ２から映像信号が供給されるように構成されている。
【００５２】
そして、ストレージ線ＳＴＬは、第１画素ＰＩＸ１と第４画素ＰＩＸ４において第１ゲート信号線ＧＬ１に隣接し前記第１ゲート信号線ＧＬ１に沿って形成される第１ストレージ線ＳＴＬ１と、第２画素ＰＩＸ２と第３画素ＰＩＸ３において第２ゲート信号線ＧＬ２に隣接し前記第２ゲート信号線ＧＬ２に沿って形成される第２ストレージ線ＳＴＬ２と、第１画素ＰＩＸ１と第２画素ＰＩＸ２との間を走行し第１ストレージ線ＳＴＬ１と前記第２ストレージ線ＳＴＬ２と電気的に接続される第３ストレージ線ＳＴＬ３と、第３画素ＰＩＸ３と第４画素ＰＩＸ４との間を走行し第１ストレージ線ＳＴＬ１と第２ストレージ線ＳＴＬ２と電気的に接続される第４ストレージ線ＳＴＬ４とから構成されている。この場合、ストレージ線ＳＴＬは、各画素ＰＩＸ内において、第１ゲート信号線ＧＬ１あるいは第２ゲート信号線ＧＬ２に隣接する部分において、幅が広く形成され、各画素における容量素子ＣＰの一方の電極を構成するようになっている。
【００５３】
このように構成されたストレージ線ＳＴＬは、第１ゲート信号線ＧＬ１と第２ゲート信号線ＧＬ２との間を蛇行するように走行させて構成することができる。換言すれば、各画素において、ストレージ線ＳＴＬは、第１ゲート信号線ＧＬ１と第２ゲート信号線ＧＬ２のうち一方のゲート信号線ＧＬ側にのみ配置させ、他方のゲート信号線ＧＬの側に配置させなくて済む構成にできる。このことは、各画素ＰＩＸにおいて、ストレージ線ＳＴＬを形成しない分だけ開口率を向上させる構成とすることができる。ちなみに、実施例１（図１）に示した各画素ＰＩＸの配列では、各画素において、同一の構成とすることを条件として、ストレージ線ＳＴＬの一部を省略することは困難となることが判明する。
【００５４】
なお、図６に示す各画素ＰＩＸは、上下左右の対称性の相違を有するが、図１に示した各画素の構成と同様となっており、それぞれの画素電極ＰＸは、ゲート信号線ＧＬの走行方向と交差する方向の一対の辺を第１辺および第２辺とした場合、平面的に観て、前記第１辺はこの第１辺に隣接して配置されるドレイン信号線ＤＬに重畳する部分を有し、前記第２辺はこの第２辺に隣接して配置されるストレージ線ＳＴＬに重畳する部分を有して構成されている。
【実施例４】
【００５５】
図７は、本発明の液晶表示装置の画像表示領域における画素の構成の実施例４を示す図で、図６に対応させて描いた平面図である。
【００５６】
図７において、図６と比較して異なる構成は、第１画素群ＰＧ１と第２画素群ＰＧ２の配列状態にあり、第１画素群ＰＧ１に対して第２画素群ＰＧ２はずれることなく配置されている。この結果、各ドレイン信号線ＤＬは、図中ｙ方向に沿って直線状に形成され、第１画素群ＰＧ１と第２画素群ＰＧ２の間の領域において屈曲部を有することなく形成されている。
【００５７】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００５８】
ＰＸ、ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４……画素、ＰＧ１、ＰＧ２……画素群、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＤＬ……ドレイン信号線、ＢＤ……屈曲部、ＳＴＬ……ストレージ線、ＴＦＴ……薄膜トランジスタ、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＡＳ……半導体層、ＰＸ……画素電極、ＣＴ……対向電極、ＳＵＢ１、ＳＵＢ２……基板、ＧＩ……絶縁膜、ＰＡＳ、ＰＡＳ１、ＰＡＳ２……保護膜、ＴＨ……スルーホール、ＢＭ……ブラックマトリックス、ＣＦ……カラーフィルタ、ＯＣ……平坦化膜。
【図１】
2011017809.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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