(57)【要約】      （修正有）【課題】任意の数のラッチとフィルタとを備える集積回路を提供する。【解決手段】任意の数のラッチ１１４の各々は、複数の入力１２２，１２４と複数の記憶ノード１２６，１２８とを有する。複数の記憶ノード１２６，１２８は、アップセット可能な任意の数の回路ノード対１３０を形成する任意の数の回路ノード対１３０を含む。複数の入力の各々は、複数の記憶ノードのうちの対応する記憶ノードに接続されている。任意の数のフィルタ１１２の各々は、一つの入力と複数の出力１１８，１２０とを有する。複数の出力１１８，１２０の各々は、任の数のラッチのうちの一つの、複数の入力のうちの対応する入力に接続される。任意の数のフィルタの各々は、任意の数のラッチ１１４のうちの一つのラッチの、アップセット可能な一つの回路ノード対を形成する二つの回路ノードの間に配置されている。【選択図】図１
2011050047.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数の入力と複数の記憶ノードとを有する任意の数のラッチであって、複数の記憶ノードがアップセット可能な任意の数の回路ノード対を形成する任意の数の回路ノード対を含み、且つ複数の入力の各々が、複数の記憶ノードのうちの対応する記憶ノードに接続されている、任意の数のラッチと、
各々が一つの入力と複数の出力とを有する任意の数のフィルタであって、複数の出力の各々が、任意の数のラッチのうちの一つの、複数の入力のうちの対応する入力に接続されており、各フィルタが、任意の数のラッチのうちの前記一つのラッチの、アップセット可能な回路ノード対を形成する二つの回路ノードの間に位置して、臨界ノード間隔を増大させている、任意の数のフィルタと
を備える集積回路。
【請求項２】
臨界ノード間隔が、ラッチのアップセット可能な回路ノード対の二つのノード間の物理的な距離である、請求項１に記載の集積回路。
【請求項３】
任意の数のフィルタの各々が、入力信号の受信に応答して、任意の数のラッチの各々の、複数の入力と複数の記憶ノードとに信号を送信するよう構成されており、且つ任意の数のフィルタの各々が、第１のＣゲート及び第２のＣゲートに直接伝播する第１の入力経路と、第１のＣゲート及び第２のＣゲートに直列に接続する任意の数の遅延要素を含む第２の入力経路とを含む、請求項１に記載の集積回路。
【請求項４】
第１のＣゲートから第１の出力が生成され、第２のＣゲートから第２の出力が生成される、請求項３に記載の集積回路。
【請求項５】
第１の出力が第２の出力と一致していると、第１の出力及び第２の出力がラッチの複数の記憶ノードに記憶される、請求項４に記載の集積回路。
【請求項６】
データエラーを低減する方法であって、
データ信号を受信することと、
データ信号の第１の部分をフィルタの第１の入力経路に送信することであって、第１の入力経路が、第１のＣゲートの第１の入力と第２のＣゲートの第１の入力とを含んでいることと、
データ信号の第２の部分をフィルタの第２の入力経路に送信することであって、第２の入力経路が、第１のＣゲート及び第２のＣゲートと直列に、任意の数の遅延要素を含んでおり、信号の第２の部分が任意の数の遅延要素を介して第１のＣゲートの第２の入力と第２のＣゲートの第２の入力に伝播することと
を含む方法。
【請求項７】
第１のＣゲートから第１の出力を生成することであって、第１の出力が、ラッチの複数の入力のうちの第１の入力に送信されることと、
第２のＣゲートから第２の出力を生成することであって、第２の出力が、ラッチの複数の入力のうちの第２の入力に送信され、第１の入力が、ラッチの複数の記憶ノードのうちの対応する第１の記憶ノードに送信され、且つ第２の入力が、ラッチの複数の記憶ノードのうちの対応する第２の記憶ノードに送信されることと
を更に含む、請求項６に記載の方法。
【請求項８】
複数の記憶ノードの各々が、アップセット可能な任意の数の回路ノード対を形成する複数の回路ノードを更に含んでおり、フィルタを、ラッチのアップセット可能な任意の数の回路ノード対のうちの一つを形成する二つの回路ノードの間に物理的に配置することにより、臨界ノード間隔を増大させる、請求項７に記載の方法。
【請求項９】
第１の出力と第２の出力とが一致していることに応答して、第１の出力及び第２の出力をラッチに記憶すること
を更に含む、請求項７に記載の方法。
【請求項１０】
データ入力をマルチプレクサから受信する、請求項６に記載の方法。
【請求項１１】
任意の数の遅延要素を、インバータ、カレントスターブドインバータ、及びパスゲートのうちの少なくとも一つから選択する、請求項６に記載の方法。
【請求項１２】
任意の数の遅延要素を調節することにより、第２の入力経路上を伝播する信号の第２の部分が第１のＣゲート及び第２のＣゲートに到達するまでの時間を変更すること
を更に含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してデータ処理の分野に関し、具体的には、集積回路における放射粒子の衝突により引き起こされるデータエラーを低減するための方法と装置とに関する。
【背景技術】
【０００２】
衛星、宇宙ステーション、スペースシャトル、ロケット等の宇宙機は、様々なオペレーションシステムを有することができる。このようなオペレーションシステムは、航法用装置及び通信装置と、宇宙において宇宙機を運転及び保護するために使用されるその他環境システムとを含むことができる。このようなオペレーションシステムの各々は、コンピュータ、プロセッサ、コントローラ、及び集積回路を含むその他の電子装置を含みうる。
【０００３】
宇宙線、バンアレン帯に捕捉された陽子、及び太陽粒子線事象に由来する粒子のような放射粒子によって、集積回路にエラーが生じる場合がある。放射粒子の衝突は、記憶回路、レジスタのビット、及びラッチをアップセットする単事象障害を引き起こしうる。このような障害は、シングルイベントアップセット（ＳＥＵ）として知られている。論理ゲートにおける放射粒子の衝突は、シングルイベント過渡（ＳＥＴ）として知られる電圧過渡を引き起こす場合があり、このような現象は記憶回路にラッチされてシングルイベントアップセットを引き起こしうる。シングルイベントアップセットは、集積回路の不正確な出力又は不正確な動作を招く場合がある。このような集積回路の不正確な出力又は不正確な動作は、通信能の喪失、伝送データ又は受信データの破損、或いは航法装置による望ましくない軌道への誤誘導といった、宇宙機のオペレーションシステムにおける矛盾又は不正確な挙動に繋がりうる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、一又は複数の上述のような問題と、場合によっては他の問題とを考慮する方法及び装置を有することが有利である。
【課題を解決するための手段】
【０００５】
したがって、一又は複数の異なる有利な実施形態により、任意の数のラッチと任意の数のフィルタとを備える集積回路が提供される。任意の数のラッチの各々は、複数の入力と複数の記憶ノードを有する。複数の記憶ノードは、アップセット可能な任意の数の回路ノード対を形成する任意の数の回路ノード対を含んでいる。複数の入力の各々は、複数の記憶ノードのうちの対応する記憶ノードに接続されている。任意の数のフィルタの各々は、一つの入力と複数の出力とを有している。複数の出力の各々は、任意の数のラッチのうちの一つの、複数の入力のうちの対応する入力に接続されている。任意の数のフィルタの各々は、任意の数のラッチのうちの一つの、アップセット可能な回路ノード対を形成する二つの回路ノードの間に位置している。
【０００６】
異なる有利な実施形態によって、更に、任意の数の二重インターロック記憶セル（dual interlocked storage cell：ＤＩＣＥ）フリップフロップと、任意の数の時間フィルタとを備える集積回路が提供される。任意の数の二重インターロック記憶セルフリップフロップの各々は、二つの入力と四つの記憶ノードとを有する。四つの記憶ノードは、アップセット可能な任意の数の回路ノード対を形成する任意の数の回路ノード対を含んでいる。四つの記憶ノードのうちの最初の二つは、マスター二重インターロック記憶セルラッチを含み、四つの記憶ノードのうちの後の二つは、スレイブ二重インターロック記憶セルラッチを含んでいる。任意の数の時間フィルタは、二つの出力を有する。二つの出力の各々は、任意の数の二重インターロック記憶セルフリップフロップのうちの一つの二つの入力に接続されている。二つの入力の各々は、二重インターロック記憶セルフリップフロップのマスター二重インターロック記憶セルラッチのうちの最初の二つの記憶ノードのうちの対応する記憶ノードに接続されている。任意の数の時間フィルタは、二重インターロック記憶セルフリップフロップ内においてアップセット可能な任意の数の回路ノード対を形成する任意の数の回路ノード対のうちの一対の回路ノードの間に物理的に位置して、臨界ノード間隔を増大させている。
【０００７】
異なる有利な実施形態によって、更に、データエラーを低減する方法が提供される。データ信号が受信される。データ信号の第１の部分は、フィルタ内の第１の入力経路上に送信される。第１の入力経路は、第１のＣゲートの第１入力と、第２のＣゲートの第１入力を含んでいる。データ信号の第２の部分は、フィルタ内の第２の入力経路に送信される。第２の入力経路は、第１のＣゲート及び第２のＣゲートと直列に、任意の数の遅延要素を含んでいる。信号の第２の部分は、任意の数の遅延要素を介して第１のＣゲートの第２入力及び第２のＣゲートの第２入力へと伝播する。
【０００８】
本発明の特徴、機能、及び利点は、本発明の種々の実施形態において単独で達成することができるか、又はまた別の実施形態において組み合わせることができる。これらの実施形態の詳細について、後述の説明及び添付図面を参照して説明する。
【０００９】
本発明の有利な実施形態の新規機能と考えられる特徴を添付図面に示している。しかしながら、有利な実施形態と、好ましい使用モード、更にはそれらの目的及び利点は、添付図面を参照する本発明の有利な実施形態の後述の詳細な説明により最もよく理解されよう。
【図面の簡単な説明】
【００１０】
【図１】有利な実施形態を実施できるプラットフォームを示している。
【図２】有利な一実施形態による集積回路を示している。
【図３Ａ】有利な一実施形態による機能回路を示している。
【図３Ｂ】有利な一実施形態による機能回路を示している。
【図３Ｃ】有利な一実施形態による機能回路を示している。
【図４】有利な一実施形態による集積回路を示している。
【図５】有利な一実施形態による過渡応答を示している。
【図６】有利な一実施形態による過渡応答を示している。
【図７】データエラーを低減させるための有利な一実施形態によるプロセスのフローチャートを示している。
【図８】回路を設計するための有利な一実施形態によるプロセスのフローチャートを示している。
【発明を実施するための形態】
【００１１】
種々の有利な実施形態は、複数の異なる検討事項を認識して考慮している。例えば、種々の有利な実施形態は、回路の感受性を低減するために現在使用されている方法が、空間及び時間冗長性技術を使用していることを認識して考慮している。空間冗長性の一例は、三重化冗長（Triple Modular Redundancy：ＴＭＲ）技術であり、この技術では、フリップフロップを三重化して、三つのコピーの出力に投票する。フリップフロップとは、電子回路、又は双安定マルチバイブレータであり、二つの状態を有してメモリの１ビットとして機能することができる。フリップフロップは、一又は複数の制御信号及び／又はゲート又はクロック信号により制御することができる。結果的に、通常は、非透過的な、或いはクロック制御されたデバイスをフリップフロップと呼んでいる。透過的なデバイスを、通常、ラッチと呼ぶ。三重化冗長（ＴＭＲ）技術を用いることで、フリップフロップにおけるシングルイベントアップセットは投票方式により無視される。
【００１２】
二重インターロック記憶セル（ＤＩＣＥ）フリップフロップは、空間冗長の別の例である。ＤＩＣＥフリップフロップがフリップフロップ内部ノードを複製することにより、一のノードに対する放射粒子の衝突がフリップフロップをアップセットすることができない。しかしながら、このような現在の空間冗長方式は、複数のノードに影響する放射粒子事象、例えば、三重化冗長（ＴＭＲ）方式では二つのフリップフロップをアップセットする放射粒子、又はＤＩＣＥフリップフロップではノードの両コピーに影響する放射粒子によって無効になる場合がある。許容可能なシングルイベントアップセット率を達成するには、感受性のノードを適切に分離することが必要である。
【００１３】
種々の有利な実施形態は、更に、現在使用されている時間冗長方式では、信号と、信号の時間遅延コピーを比較することを認識して考慮する。例えば、時間フィルタは、信号を、信号の時間遅延コピーと共に、トライステートインバータ又はＣゲートに送信する。入力が認めれば、Ｃゲートは信号を通過させる。単事象過渡の場合のように、入力が認めなければ、Ｃゲートは、論理ハイレベルにもローレベルにも駆動されない信号を出力し、したがってトライステート状態である。単事象過渡が発生する前にＣゲートにより前方にパスされていた信号は、ノードキャパシタンスによって同じ論理レベルに維持される。
【００１４】
種々の有利な実施形態は、更に、クロストーク、又は過渡的ノイズに由来する信号完全性の問題を解決する現在の方法が、交差結合信号により生成されるノイズグリッチを解決しようとする別個の特別な工具を必要とすることを認識して考慮する。現在の一の方法は、特定の信号を識別し、アグレッサライン又は犠牲ラインのワイヤ分離を増大させるか、又は駆動サイズを変更する。このような変更は、複雑な集積回路では極めて難しい。クロストークは、一の金属配線ライン上のノイズ又はスイッチング転移が別の金属配線ラインに連結されているところで発生する。リソグラフィノードの小型化に合わせて半導体プロセスのスケーリングが行われて集積回路の寸法が小さくなると、回路の感受性を低下させる現在の方法においてクロストークの問題が大きくなる。
【００１５】
種々の有利な実施形態は、更に、シングルイベントアップセットを軽減する現在の方法が、電力、速度、及び面積に関して不利であることを認識して考慮する。三重化冗長（ＴＭＲ）方式は、単一のフリップフロップの代わりに、三つのフィリップフロップと一の投票装置を必要とし、これにより面積及び電力が３倍以上に増大し、投票装置による時間遅延のために速度が低下する。電力は、消費電力及び必要な冷却技術により運転費に大きく影響するため、集積回路の重要なパラメータである。更に、スペースアプリケーションにおいて、使用可能な電力は制限される場合がある。加えて、集積回路が大きい程生産性は低下する。
【００１６】
種々の有利な実施形態は、更に、合成後に時間フィルタを挿入する現在の方法が、複雑な集積回路のデザインフローを複雑化させることを認識して考慮する。時間フィルタを追加するための既存の工具の多くは、このようなフィルタを挿入するためのスマートな方法又は自動化された方法を持たない。時間フィルタを追加するためには、合成後、並びに配置及び経路指定後に、設計者による直接的な作業が必要である。この追加のタイミングは、時間フィルタが、クロックツリーをバランスさせてセットアップ時間とホールド時間とを合わせた後で追加されることを意味する。未だかつてない程小規模な半導体プロセスにおいて寄生的な負荷が大きなファクターになるにつれて、既存の工具が時間フィルタをそれらの計算に組み込まねばならないとき、クロックツリーをバランスさせてタイミングを合わせることは更に困難になる。
【００１７】
このように、一又は複数の有利な実施形態は、任意の数のラッチと任意の数のフィルタとを備える集積回路を提供することができる。任意の数のラッチの各々は、複数の入力と複数の規則ノードとを有する。複数の記憶ノードは、アップセット可能な任意の数の回路ノード対を形成する任意の数の回路ノード対を含む。複数の入力の各々は、複数の記憶ノードのうちの対応する記憶ノード接続される。任意の数のフィルタの各々は、一の入力と複数の出力とを有する。複数の出力の各々は、任意の数のラッチのうちの一つの、複数の入力のうちの対応する入力に接続される。任意の数のフィルタの各々は、任意の数のラッチのうちの前記一のラッチの、アップセット可能な回路ノード対を形成する二つの回路ノードの間に位置することにより、臨界ノード間隔を増大させている。
【００１８】
種々の有利な実施形態は、放射線耐性を高めた過渡耐性のスキャン可能な二重インターロック記憶セル（ＤＩＣＥ）ラッチを提供する。これは容易に実施可能である。種々の有利な実施形態は、時間フィルタが二重インターロック記憶セルに外付けされている現在の方法では保護されないデータ／スキャンマルチプレクサ及び時間フィルタのＣゲートへの放射粒子の衝突に対する保護を提供する。
【００１９】
種々の有利な実施形態は、更に、アップセット可能な一対の回路ノードを形成する回路ノードのノード間隔を増大させることにより、時間フィルタを用いてシングルイベントアップセット感受性を更に低減する方法を提供する。時間フィルタが二重インターロック記憶セルに組み込まれているとき、寄生的負荷が制御される。種々の有利な実施形態は、合成後のフィルタ挿入に起因する問題を回避し、独立型セル内部の過渡を軽減する方法及び装置を提供する。このように、種々の有利な実施形態は、放射粒子によるシングルイベントアップセットのリスクを軽減する方法及び装置を提供する。
【００２０】
本明細書において、列挙された項目と共に「〜の少なくとも一つ」という表現を使用する場合、項目のうちの一又は複数の様々な組み合わせが使用可能であり、列挙された各項目が一つだけ必要であることを意味する。例えば、「項目Ａ、項目Ｂ、及び項目Ｃのうちの少なくとも一つ」とは、例えば、限定しないが、項目Ａ、又は項目ＡとＢを含みうる。このような実施例は、項目Ａ、項目Ｂ、及び項目Ｃ、或いは項目ＢとＣを含みうる。
【００２１】
ここで図面を参照する。特に図１には、有利な一実施形態を導入可能なプラットフォームが示されている。プラットフォーム１００は、例えば、限定しないが、シングルイベントアップセット及びシングルイベント過渡、及び／又はクロストークノイズに対する感受性といった単事象障害を有しうる集積回路が組み込まれたあらゆる種類のプラットフォームとすることができる。プラットフォーム１００は、例えば、限定しないが、宇宙機、衛星、航空機、ミサイル、潜水艦、戦車、及び／又は集積回路を組み込むことが可能なあらゆる種類の他のプラットフォームを含むことができる。このような障害は、プラットフォーム１００の性能を所望のレベルより低下させうる。
【００２２】
宇宙機１０２は、プラットフォーム１００の一実施形態の一実施例である。プラットフォーム１００は、宇宙機１０２のシステム１０４のようなシステムを含むことができ、このシステムには、任意の数の集積回路１０６が組み込まれる。任意の数の集積回路１０６とは、半導体材料の基板の表面に製造されたあらゆる種類の電子回路を意味しうる。本明細書で使用する「任意の数の」という表現は、項目が一又は複数存在することを意味する。例えば、任意の数の集積回路１０６は、一つの集積回路、及び／又は二つ以上の集積回路を意味しうる。
【００２３】
集積回路１０８は、任意の数の集積回路１０６の一実施形態の一実施例である。集積回路１０８は、マルチプレクサ１１０、任意の数の時間フィルタ１１２、及び二重インターロック記憶セル（ＤＩＣＥ）ラッチ１１４を含むことができる。マルチプレクサ１１０は、多重入力信号又はデータストリームを受信して、受信した多重入力を選択及び／又は合成して単一の信号１１１にすることができる。マルチプレクサ１１０は、信号１１１を時間フィルタ１１６に送信することができる。
【００２４】
時間フィルタ１１６は、任意の数の時間フィルタ１１２の一実施形態の一実施例である。時間フィルタ１１６は、マルチプレクサ１１０から信号１１１を受信して、二つのデータ出力、即ち第１の出力１１８、及び第２の出力を供給する。第１の出力１１８及び第２の出力１２０は同時に生成される。
【００２５】
二重インターロック記憶セルは、ラッチの内部記憶ノードを複製する記憶装置である。内部記憶ノードは、新規の値が二重インターロック記憶セル（ＤＩＣＥ）ラッチに記憶されると同時に、同じ新規論理値を有しなければならない。第１の出力１１８は、二重インターロック記憶セル（ＤＩＣＥ）ラッチ１１４の第１入力１２２で受信される。第２の出力１２０は、二重インターロック記憶セル（ＤＩＣＥ）ラッチ１１４の第２入力１２４で受信される。第１の入力１２２及び第２の入力１２４は、第１記憶ノード１２６及び第２記憶ノード１２８に接続される。第１記憶ノード１２６及び第２記憶ノード１２８は、アップセット可能な回路ノード対１３０を形成する。
【００２６】
二重インターロック記憶セル（ＤＩＣＥ）ラッチには、両方が同時に粒子の衝突を受けた場合に二重インターロック記憶セル（ＤＩＣＥ）ラッチをアップセットしうる複数の回路ノード対が存在する。アップセットとは、入力信号以外の何かに応答したフリッピングステート、即ち、ステート「０」からステート「１」への変化を指す。このような回路ノードの複数の対は、アップセット可能な回路ノード対を形成する。回路ノード間に、両方の回路ノードに対する放射事象によって二重インターロック記憶セルラッチがアップセットしうる論理接続がある場合、回路ノードは、アップセット可能な回路ノード対を形成する。アップセット可能な回路ノード対は、回路ノードの対に加わる電気的摂動を有する二重インターロック記憶セルに回路シミュレーションを実行することにより、決定することができる。電気的摂動の印加によって二重インターロック記憶セルラッチがアップセットする場合、二つの回路ノードはアップセット可能な回路ノード対を形成している。二重インターロック記憶セルラッチが回路をアップセットしない場合、ノードはアップセット可能な回路ノード対を形成しない。
【００２７】
各回路ノードは、二重インターロック記憶セルラッチの内部記憶ノードの各々に電気的に接続されている。アップセット可能な一の回路ノード対の各回路ノード間の物理的距離は、臨界ノード間隔と呼ばれる。二重インターロック記憶セル（ＤＩＣＥ）ラッチ１１４のアップセット可能な回路ノード対を時間フィルタ１１６によって物理的に隔てることにより、臨界ノード間隔を増大させることができる。
【００２８】
環境要因１３２は、任意の数の集積回路のデータ及び／又は動作に影響しうる。環境要因１３２には、例えば、限定されないが、放射粒子、宇宙線、バンアレン帯に捕捉された陽子、太陽粒子線、クロストーク、及び／又はシングルイベントアップセット及び／又はシングルイベント過渡のような単事象障害を引き起こしうる他のあらゆる適切な環境要因が含まれる。時間フィルタ１１６を使用して、アップセット可能な回路ノード対１３０を形成する回路ノードの臨界ノード間隔を増大させることにより、集積回路１０８のデータ及び／又は動作に対する環境要因１３２の影響を軽減することができる。
【００２９】
図１に示すプラットフォーム１００は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。また、ブロックは、幾つかの機能的構成部品を示すために存在している。他の有利な実施形態では、このようなブロックの一又は複数を、組み合わせ及び／又は分割して異なるブロックにすることができる。
【００３０】
例えば、有利な一実施形態では、集積回路１０８は、任意の数の時間フィルタを有することができる。この実施例では、任意の数の時間フィルタは、マルチプレクサ１１０、及び集積回路１０８のクロック信号の両方に接続することができる。別の有利な実施形態では、集積回路１０８には、マスターＤＩＣＥラッチ、スレイブＤＩＣＥラッチ、及び四つの記憶ノードを例えば有する二重インターロック記憶セル（ＤＩＣＥ）フリップフロップを導入することができる。
【００３１】
図２は、有利な一実施形態による集積回路の図である。集積回路２００は、図１のプラットフォーム１００上の集積回路１０８の一実施形態の一実施例とすることができる。
【００３２】
集積回路２００は、データ／スキャンマルチプレクサ２０２、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４、データ／スキャン時間フィルタ２０６、クロック時間フィルタ２０８、及びクロック２１０を含む。データ／スキャンマルチプレクサ２０２は、多重化を行う任意の種類のデバイスとすることができる。多重化とは、複数の入力信号又はデータストリームを受信し、受信した複数の信号を選択及び／又は合成して、共有する媒体上で単一の信号にするプロセスを指す。一実施例では、データ／スキャンマルチプレクサ２０２は、受信した複数の入力の一つを選択して単一のライン出力に転送することができる。別の実施例では、データ／スキャンマルチプレクサ２０２は、受信した複数の入力を単一の信号出力に合成することができる。
【００３３】
このような実施例においては、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は記憶装置として使用される。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、例えば双安定マルチバイブレータのような、二つの安定な状態を有し、且つ１ビットの情報を記憶することができる任意の電子回路を使用して導入することができる。フリップフロップは、例えば、非透過的な、又はクロック制御された記憶装置を意味する場合がある。
【００３４】
データ／スキャン時間フィルタ２０６は、任意の数の遅延要素２１２、Ｃゲート２１４、及びＣゲート２１６を含む。任意の数の遅延要素２１２は、例えば、限定しないが、インバータ、カレントスターブド（current-starved）インバータ、パスゲート、及び／又は適切な他の任意の遅延要素を含むことができる。任意の数の遅延要素２１２は、信号が、Ｃゲート２１４、及びＣゲート２１６のようなＣゲートに到達するのに必要な時間を変更するために調節される。データ／スキャン時間フィルタ２０６内の任意の数の遅延要素２１２の遅延を調節することにより、過渡に対する二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４の耐性を増大又は低下させることができる。
【００３５】
過渡とは、電圧、電流、又は負荷の突然の変化によって引き起こされる短期間に亘る振動である。過渡は、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４のような、アップセットを引き起こす記憶回路によってラッチされうる。任意の数の遅延要素２１２の設定された時間遅延より短い過渡が起こる場合、データ／スキャン時間フィルタ２０６のＣゲート２１４及びＣゲート２１６の出力は、論理ハイ又はローに駆動されることなく、過渡値は二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４においてラッチされえない。設定された時間遅延より長い過渡が起こり、且つクロック信号２３６がハイである場合、過渡はまだ捕獲可能である。任意の数の遅延要素２１２の時間遅延を調節することが可能であると、過渡を更に軽減することができる。
【００３６】
図１の環境要因１３２のような環境要因によって、集積回路２００の不正確な出力及び／又は動作を引き起こしうる過渡が生成されることがある。データ／スキャン時間フィルタ２０６の遅延は、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４を用いて、集積回路２００の動作に影響を与えうる。任意の数の遅延要素２１２は、シングルイベントアップセットの軽減と集積回路の性能とのバランスを取るために調節することができる。
【００３７】
Ｃゲート２１４及び２１６は、任意の種類のトライステートインバータとすることができ、これには、限定しないが、例えば、相補的金属酸化物半導体素子（ＣＭＯＳ）トライステートインバータ、ｎチャネル金属酸化物半導体素子（ＭＭＯＳ）トライステートインバータ、ｐチャネル金属酸化物半導体素子（ＰＭＯＳ）トライステートインバータ、及び／又は他の任意の適切なトライステートインバータが含まれる。
【００３８】
入力２１８は、データ／スキャンマルチプレクサ２０２から受信されて、データ／スキャン時間フィルタ２０６によって二つの経路に分割される。経路２２０は、受信した信号を、Ｃゲート２１４及びＣゲート２１６に直接送信する。経路２２２は、受信した信号を、任意の数の遅延要素２１２を介して送信し、その後信号はＣゲート２１４及びＣゲート２１６に到達する。この結果、単一の入力２１８から時間フィルタ２０６に二つの出力が生じる。Ｃゲート２１４は、ＤＩＣＥフリップフロップ２０４の入力２５０に出力２４０を送信する。Ｃゲート２１６は、ＤＩＣＥフリップフロップ２０４の入力２５２に出力２４２を送信する。入力２５０は記憶ノード２２６に接続し、入力２５２は記憶ノード２２８に接続する。記憶ノード２２６及び記憶ノード２２８は、図１のアップセット可能な回路ノード対１３０のような、アップセット可能な回路ノード対の一実施形態の一実施例である。記憶ノード２２６及び記憶ノード２２８は、マスター二重インターロック記憶セル（ＤＩＣＥ）ラッチ２５４の記憶ノードとして導入される。記憶ノード２２６は、記憶ノード２２７に接続し、記憶ノード２２８は記憶ノード２２９に接続する。記憶ノード２２７及び記憶ノード２２９は、スレイブ二重インターロック記憶セル（ＤＩＣＥ）ラッチ２５６の記憶ノードとして導入される。記憶ノード２２７及び記憶ノード２２９は、アップセット可能な回路ノード対の一実施形態の別の実施例でありうる。種々の有利な実施形態により、二つのＣゲート、例えばＣゲート２１４及びＣゲート２１６が提供され、これらはその出力を、ＤＩＣＥフリップフロップ２０４の二つの独立の入力、例えば入力２５０及び入力２５２に送信する。その結果、Ｃゲート２１４などのＣゲートにおいて、放射線障害によって生成されたシングルイベント過渡は、一つの入力、例えば入力２５０に影響するだけとなり、したがって一つの記憶ノード、即ち記憶ノード２２６にしか影響しない。現在使用されている用途では、時間フィルタは集積回路２００に外付けで配置される。時間フィルタは単一の出力を有し、これはデータ／スキャンマルチプレクサ２０２に接続し、データ／スキャンマルチプレクサ２０２の出力は、ＤＩＣＥフリップフロップ２０４の入力２５０及び２５２に直接接続する。結果として、時間フィルタのＣゲートにおける放射線障害又はデータ／スキャンマルチプレクサにおける放射線障害により、ＤＩＣＥフリップフロップ２０４の記憶ノード２２６及び２２８の両方に影響するシングルイベント過渡が生成され、これにより現在の用途ではＤＩＣＥフリップフロップ２０４がアップセットしうる。
【００３９】
この有利な実施形態では、出力２４０及び出力２４２は、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４のマスター二重インターロック記憶セル（ＤＩＣＥ）ラッチ２５４の記憶ノード、即ち記憶ノード２２６及び記憶ノード２２８とインターロックする。Ｃゲート２１４等の、単一のＣゲートが、放射粒子の衝突といった環境要因の影響を受ける場合、生じる過渡は記憶ノードの一方、即ち記憶ノード２２６のみに影響する。この実施例では、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、以前に記憶した値を維持している。加えて、データ／スキャン時間フィルタ２０６は、記憶ノード２２６及び記憶ノード２２８のアップセット可能なノード対の間の臨界ノード間隔を増大させる。このように、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、過渡に対する耐性を有し、データ／スキャン時間フィルタ２０６に対するシングルイベント過渡から保護される。
【００４０】
この実施例では、データ／スキャンマルチプレクサ２０２が、放射粒子の衝突といった環境要因の影響を受ける場合、生じる過渡はデータ／スキャン時間フィルタ２０６によって除去される。このように、データ／スキャン時間フィルタ２０６は、データ／スキャンマルチプレクサ２０２のシングルイベント過渡を軽減する。
【００４１】
有利な一実施形態では、クロック時間フィルタ２０８はクロック２１０からクロック信号２３６を受信し、その後クロック信号２３６はＤＩＣＥフリップフロップ２０４に到達する。クロック時間フィルタは、フィルタ遅延より短いクロック過渡を全て遮断するが、フィルタ内遅延より大きなクロック過渡は通過させる。クロック時間フィルタ２０８は、任意の数の遅延要素２３０、Ｃゲート２３２、及びＣゲート２３４を含むことができる。一実施例では、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、時間離散システム用に設計することができる。時間離散システム用のデバイスは、専用クロック信号、例えばクロック信号２３６の過渡の場合を除いて、入力を無視する。この実施例では、クロック信号２３６により生じた過渡において、二重インターロック記憶セル（ＤＩＣえ）フリップフロップ２０４は、過渡における入力信号の値に基づいて、その出力信号を変更するか、又は保持する。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、クロック信号２３６の立ち上がり又は立ち下がりにおいてその出力を変更することができる。クロック時間フィルタ２０８は、アップセット可能なノード対間の臨界ノード間隔を増大させることもできる。
【００４２】
有利な一実施形態では、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、マスター−スレイブデバイスとして導入することができ、この場合、二つの基本的なラッチのインターロックされたノードが協働して、短いクロック過渡の間のスパイク及びノイズに対する感受性を低下させる。別の有利な実施形態では、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４は、例えば、クロック２１０には関係なく、現在の出力を消去及び／又は設定するための非同期入力を含むことができる。
【００４３】
図２に示す集積回路２００の図は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。また、ブロックは、幾つかの機能的構成部品を示すために存在している。他の有利な実施形態では、このようなブロックの一又は複数を、組み合わせ及び／又は分割して異なるブロックにすることができる。
【００４４】
例えば、有利な一実施形態では、集積回路２００は、クロック時間フィルタ２０８無しで導入することができる。別の有利な実施形態では、集積回路２００には、スキャン可能なＤＩＣＥマスター−スレイブフリップフロップを導入することができる。この場合、マスターステージは、データ／スキャンマルチプレクサを有する過渡耐性でスキャン可能なＤＩＣＥラッチと、クロック入力における第２の時間フィルタから構成され、スレイブステージはＤＩＣＥラッチから構成される。また別の有利な実施形態では、集積回路２００には、例えば、データ／スキャンマルチプレクサ２０２を有さないスキャン不能なマスター−スレイブフリップフロップを導入することができる。また別の有利な実施形態では、集積回路２００には、例えば、マスター／スレイブフリップフロップの一部ではない過渡耐性のスキャン可能なＤＩＣＥラッチを導入することができる。
【００４５】
別の実施例では、有利な実施形態は、三重化冗長（ＴＭＲ）方式で実施することができる。この実施例では、データ／スキャン時間フィルタ２０６は、三つのＣゲートを有し、これによって三つの出力が供給される。この実施例における三つの出力は、例えば、インターロック又は接続されない三つの個別のラッチに論理的に接続することができる。
【００４６】
図３Ａ、３Ｂ、及び３Ｃには、有利な一実施形態による機能回路が示されている。機能回路３００は、図２の集積回路２００の一実施形態の一実施例である。
【００４７】
機能回路３００は、図３Ｂに示すデータ／スキャンマルチプレクサ３０２、図３Ｃに示す二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４、図３Ｂに示すデータ／スキャン時間フィルタ３０６、図３Ａに示すクロック時間フィルタ３０８、及び図３Ａに示すクロック３１０を含んでいる。データ／スキャンマルチプレクサ３０２は、多重化を行う任意の種類のデバイスとすることができる。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４は、例えば双安定マルチバイブレータのような、二つの安定な状態を有して、１ビットの情報を記憶することができる任意の種類の電子回路とすることができる。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４は、図３Ｃに示すように、記憶ノード３２２、記憶ノード３２４、記憶ノード３２６、及び記憶ノード３２８を含む。記憶ノード３２２、記憶ノード３２４、記憶ノード３２６、及び記憶ノード３２８は、それぞれ複数の回路ノードから形成されている。記憶ノード３２２及び記憶ノード３２４は、結合された状態で感受性のノードから構成されている。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップには、両方が同時に粒子の衝突を受けると二重インターロック記憶セル（ＤＩＣＥ）フリップフロップをアップセットしうる回路ノード対が複数存在する。アップセット可能な一対の回路ノード間の物理的な距離は、臨界ノード間隔と呼ばれる。アップセット可能なこの回路ノード対を、結合された状態で感受性のノードと呼んでもよい。
【００４８】
データ／スキャン時間フィルタ３０６は、図３Ｂに示すように、任意の数の遅延要素３１２及びＣゲート３１４を含む。任意の数の遅延要素３１２は、例えば、限定しないが、インバータ、カレントスターブドインバータ、パスゲート、及び／又は適切な他の任意の遅延要素を含むことができる。Ｃゲート３１４は、任意の種類のトライステートインバータとすることができ、これには、限定しないが、例えば、相補的金属酸化物半導体素子（ＣＭＯＳ）トライステートインバータ、ｎチャネル金属酸化物半導体素子（ＮＭＯＳ）トライステートインバータ、ｐチャネル金属酸化物半導体素子（ＰＭＯＳ）トライステートインバータ、及び／又は他の任意の適切なトライステートインバータが含まれる。
【００４９】
データ／スキャン時間フィルタ３０６は、記憶ノード３２２及び記憶ノード３２４の間に物理的に位置して、臨界ノード間隔を増大させている。臨界ノード間隔を増大させることにより、単一の放射粒子が記憶ノード３２２及び記憶ノード３２４の両方に影響する。結合された状態で感受性の二つのノードの間にデータ／スキャン時間フィルタ３０６を配置することにより、臨界ノード間隔が増大し、シングルイベントアップセット率が低下する。二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４に時間フィルタを組み込むことにより、臨界ノード間隔に時間フィルタの面積を使用して、シングルイベントアップセット感受性を低下させることができる。クロック時間フィルタ３０８は、記憶ノード３２６及び記憶ノード３２８の間に物理的に位置して、臨界ノード３２６及び３２８の臨界ノード間隔を増大させている。
【００５０】
図３Ｂに示すように、入力３１６は、データ／スキャンマルチプレクサ３０２から受信されて、データ／スキャン時間フィルタ３０６により二つの経路に分割される。経路３１８は、受信した信号を直接Ｃゲート３１４に送信する。経路３２０は、受信した信号を、任煮の数の遅延要素３１２を介して送信し、その後信号はＣゲート３１４に到達する。結果として、単一の入力３１６から二つの出力が生じて、データ／スキャン時間フィルタ３０６に入る。Ｃゲート３１４は、図３Ｃに示す二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４の入力３５０及び３５２に、二つの出力を送信する。これら二つの入力は、例えば記憶ノード３２２及び記憶ノード３２４といった、二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４の記憶ノードに接続する。
【００５１】
図３Ａに戻ると、有利な一実施形態では、クロック時間フィルタ３０８はクロック３１０からクロック入力を受信し、その後クロック入力は二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４に到達する。クロック時間フィルタ３０８は、任意の数の遅延要素３３０及びＣゲート３３２を含むことができる。
【００５２】
図３Ａ、３Ｂ、及び３Ｃの機能回路３００の図は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。また、ブロックは、幾つかの機能的構成部品を示すために存在している。他の有利な実施形態に導入する場合、このようなブロックの一又は複数を、組み合わせ及び／又は分割して異なるブロックにすることができる。
【００５３】
例えば、有利な一実施形態では、機能回路３００は、クロック時間フィルタ３０８無しで導入することができる。別の有利な実施形態では、機能回路３００には、スキャン可能なＤＩＣＥマスター−スレイブフリップフロップを導入することができる。この場合、マスターステージは、データ／スキャンマルチプレクサを有する過渡耐性でスキャン可能なＤＩＣＥラッチと、クロック入力の第２の時間フィルタとから構成され、スレイブステージはＤＩＣＥラッチから構成される。また別の有利な実施形態では、機能回路３００には、例えば、データ／スキャンマルチプレクサ３０２を持たないスキャン不能なマスター−スレイブフリップフロップを導入することができる。更に別の有利な実施形態では、機能回路３００には、例えば、マスター／スレイブフリップフロップの一部ではない過渡耐性のスキャン可能なＤＩＣＥラッチを導入することができる。
【００５４】
図４は、有利な一実施形態による集積回路の図である。集積回路４００は、図２の集積回路２００の、及び／又は図３Ａ、３Ｂ、及び３Ｃの集積回路３００の、一実施形態の一実施例である。
【００５５】
集積回路４００には、ノード４０２及びノード４０４が示されている。ノード４０２及び４０４は、図３Ｃに示す二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ３０４の記憶回路３２２及び記憶回路３２４のような、ＤＩＣＥフリップフロップの二つの記憶ノードの一実施形態の一実施例である。ノード４０２及びノード４０４は、結合された状態で感受性のノードであり、臨界ノード間隔４０８だけ隔てられている。ノード４０２及びノード４０４は、それらの両方が同時に粒子の衝突を受けた場合に二重インターロック記憶セル（ＤＩＣＥ）フリップフロップのアップセットを引き起こしうる回路ノードであるので、結合された状態で感受性であるということができ。データ／スキャン時間フィルタ４０６は、ノード４０２とノード４０４の間に物理的に位置して、臨界ノード間隔４０８を提供している。臨界ノード間隔４０８は、同時に他方のノードにも影響する、ノード４０２及び４０４のうちの一方に対する単事象障害の可能性を軽減する。有利な一実施形態では、集積回路４００は、クロック時間フィルタ４１０も含むことができる。
【００５６】
図４の集積回路４００の図は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。また、ブロックは、幾つかの機能的構成部品を示すために存在している。他の有利な実施形態に導入する場合、このようなブロックの一又は複数を、組み合わせ及び／又は分割して異なるブロックにすることができる。例えば、有利な一実施形態では、集積回路４００は、クロック時間フィルタ４１０無しで導入することができる。
【００５７】
図５は、有利な一実施形態による過渡応答の図である。過渡応答５００は、例えば、図１のプラットフォーム１００上の集積回路１０８のような、プラットフォーム上の集積回路によって実施することができる。
【００５８】
マルチプレクサ入力５０２は、図２のデータ／スキャンマルチプレクサ２０２、又は図３Ｂのデータ／スキャンマルチプレクサ３０２のような、マルチプレクサへのデータ／スキャン入力の一実施例である。クロック信号５０４は、図２のクロック信号２３６の一実施形態の一実施例である。クロック信号５０４は、例えば、時間離散システムの一部とすることができる専用のクロック信号を表わす。クロック信号５０４は、例えば、クロッキング、パルシング、又はストローブを表わすことができる。図２の二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４のようなＤＩＣＥフリップフロップは、クロック信号５０４の過渡に入力を記憶することができる。二重インターロック記憶セルラッチは、クロック信号５０４の立ち上がり又は立ち下がりに入力を記憶することができる。
【００５９】
入力データ信号５０６は、過渡の一実施例である。入力データ信号５０６は、クロック信号５０４の転移の間に生じる過渡を表わしている。過渡耐性ＤＩＣＥフリップフロップ５０８の出力は、有利な実施形態の過渡応答を表わし、この過渡は無視されるので入力としてラッチされない。保護されていないＤＩＣＥフリップフロップ５１０の出力は、有利な実施形態が導入されていない二重インターロック記憶セルの過渡応答を表わしており、この場合、過渡が捕獲されてシングルイベントアップセットを引き起こす。５１０に示される有利な実施形態が導入されていない二重インターロック記憶セルの過渡応答は、過渡事象に基づく出力の変化を示している。
【００６０】
図５の過渡応答５００の図は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。加えて、他の有利な実施形態に導入する場合、このような構成部品の一又は複数を、組み合わせ及び／又は分割して異なる構成部品にすることができる。
【００６１】
図６は、有利な一実施形態による過渡応答の図である。過渡応答６００は、例えば、図１のプラットフォーム１００上の集積回路１０８のような、プラットフォーム上の集積回路によって実施することができる。
【００６２】
クロック信号６０２は、図２のクロック信号２３６上の過渡の一実施形態の一実施例である。クロック信号６０２は、例えば、時間離散システムの一部とすることができる専用のクロック信号を表わす。図２の二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４のようなＤＩＣＥフリップフロップは、クロック信号６０２の過渡に入力を記憶することができる。二重インターロック記憶セルラッチは、クロック信号６０２の立ち上がり又は立ち下がりに入力を記憶することができる。
【００６３】
入力データ信号６０４は、図２のデータ／スキャンマルチプレクサ２０２の出力の一実施例である。スイッチング入力データ信号６０４は、クロック信号６０２が一定の論理状態にあるとき、ＤＩＣＥフリップフロップによって捕獲されない。過渡耐性ＤＩＣＥフリップフロップ６０６の出力は、有利な実施形態の過渡応答を表わし、この場合、クロック過渡は無視されるので、入力データ信号は無視される。保護されていないＤＩＣＥフリップフロップ６０８の出力は、有利な実施形態が導入されていない二重インターロック記憶セルの過渡応答を表わしており、この場合、クロック過渡によりＤＩＣＥフリップフロップによる入力データ状態の捕獲が生じて、シングルイベントアップセットが引き起こされる。６０８に示される有利な実施形態が導入されていない二重インターロック記憶セルの過渡応答は、過渡事象に基づく出力の変化を示している。
【００６４】
図６の過渡応答６００の図は、物理的又は構造的制限を課すものではなく、他の有利な実施形態を実施することが可能である。図示の構成部品に加えて及び／又は図示の構成部品の代わりに、他の構成部品を使用してもよい。一部の有利な実施形態においては幾つかの構成部品は不要でありうる。加えて、他の有利な実施形態に導入する場合、このような構成部品の一又は複数を、組み合わせ及び／又は分割して異なる構成部品にすることができる。
【００６５】
図７は、有利な一実施形態によるデータエラー低減方法のフローチャートを示している。図７のプロセスは、図２の集積回路２００及び／又は図３Ａ、３Ｂ、及び３Ｃの機能回路３００のような構成部品によって実施することができる。
【００６６】
本プロセスは、データ入力を受信することにより開始する（動作７０２）。データ入力は、例えば図２のデータ／スキャンマルチプレクサのようなマルチプレクサから受信される。本プロセスは、フィルタを使用してデータ入力を二つの入力経路に分割する（動作７０４）。フィルタは、例えば、図２のデータ／スキャン時間フィルタ２０６又は図３Ｂのデータ／スキャン時間フィルタ３０６とすることができる。データ入力は、例えば図３Ｂの入力３１６の経路３１８及びパス３２０により示される、データ／スキャン時間フィルタのフィルタワイヤリングにより分割される。
【００６７】
プロセスは、第１の入力経路を第１のＣゲートに直接送信する（動作７０６）。プロセスは、第２の入力経路を第１の任意の数の遅延要素を介して送信する（動作７０８）。この任意の数の遅延要素は、例えば、図２に示す任意の数の遅延要素２１２とすることができる。任意の数の遅延要素は、例えば、限定しないが、インバータ、カレントスターブドインバータ、パスゲート、及び／又は適切な他の任意の遅延要素とすることができる。遅延要素は、第２の入力経路が第１のＣゲートに到達するための時間を変更するように調節することができる。一実施例では、遅延要素は、集積回路を設計する間に、所定の時間遅延に併せて調節することができる。カレントスターブドインバータを導入する場合のような、別の実施例では、遅延要素は、集積回路の動作中に調節することができる。次いでプロセスは、第１の任意の数の遅延要素から第１のＣゲートへ第２の入力経路を送る（動作７１０）。次いでプロセスは、第１のＣゲートから第１出力を生成する（動作７１２）。
【００６８】
動作７０６、７０８、及び７１０と同時に、プロセスは、第１の入力経路を第２のＣゲートに直接送信する（動作７１４）。プロセスは、第２の入力経路を第２の任意の数の遅延要素を介して送信し（動作７１６）、第２の任意の数の遅延要素から第２のＣゲートに第２の入力経路を送る（動作７１８）。次いでプロセスは、第２のＣゲートから第２入力を生成する（動作７２０）。動作７１２において、第１のＣゲートから第１出力が、動作７２０において、第２のＣゲートから第２出力が、同時に生成される。
【００６９】
次に、プロセスは、第１の出力が第２の出力と一致するかどうかを決定する（動作７２２）。第１の出力が第２の出力と確かに一致するという決定が行われる場合、プロセスは、第１の出力と第２の出力とをラッチに記憶し（動作７２４）、その後終了する。ラッチ又はＤＩＣＥフリップフロップは、例えば図３Ｃの記憶ノード３２２、３２４、３２６、及び３２８といった記憶ノードにデータを記憶する。第１の出力と第２の出力とは一致しないという決定が行われる場合、プロセスは出力を記憶しない（動作７２６）。
【００７０】
第１の出力は、図２の二重インターロック記憶セル（ＤＩＣＥ）フリップフロップ２０４の記憶ノード２２６のような、二重インターロック記憶セルフリップフロップの第１の記憶ノードに送信されうる。第２の出力は、図２の記憶ノード２２８のような第２の記憶ノードに送信されうる。出力が一致する場合、データは二重インターロック記憶セルフリップフロップによって記憶又はラッチすることができる。
【００７１】
図８には、有利な一実施形態による回路の設計方法のフローチャートを示す。図８のプロセスは、例えば図１の集積回路１０８のような集積回路において実施することができる。
【００７２】
このプロセスは、任意の数の時間フィルタを回路に組み込むことにより開始する（動作８０２）。プロセスは、複数のノードを有する二重インターロック記憶セルを回路に組み込む（動作８０４）。次いでプロセスは、二重インターロック記憶セルの二つのアップセット可能な回路ノードの間に、任意の数の時間フィルタを物理的に配置して臨界ノード間隔を増大させ（動作８０６）、その後終了する。
【００７３】
別の実施形態によるフローチャート及びブロック図は、他の有利な実施形態の装置及び方法の幾つかの可能な実施例の構造、機能、及び動作を示す。これに関して、フローチャート又はブロック図の各ブロックは、動作又はステップのモジュール、セグメント、機能、及び／又は一部分を示すことができる。他の複数の実施例において、ブロック内に記載される一又は複数の機能は、図に示す順序以外の順序で発生してよい。例えば、場合によっては、連続して示される二つのブロックは、概ね同時に実行することができるか、又は時に、関与する機能性によってはブロックを逆の順序で実行することができる。
【００７４】
種々の有利な実施形態は、回路の感受性を低下させるために現在使用されている方法が、空間及び時間冗長性技術を使用することを認識し、考慮する。しかしながら、このような現在の空間冗長性方式は、複数のノードに影響する放射粒子事象によって無効になりうる。加えて、クロストーク、又は過渡ノイズに起因する信号完全性の問題を解決するための現在の方法は、交差結合信号によって生成されたノイズグリッチを解決しようとする別個の特殊な工具を必要とする。集積回路の寸法は、リソグラフィノードの小型化に合わせて半導体プロセスのスケーリングが行われることにより小さくなるので、回路の感受性を低下させる現在の方法においてクロストークの問題が大きくなる。
【００７５】
種々の有利な実施形態は、更に、シングルイベントアップセットを軽減する現在の方法が、電力、速度、及び面積に関して不利であることを認識して考慮する。電力は、消費電力及び必要な冷却技術により運転費に大きく影響するため、集積回路の重要なパラメータである。更に、スペースアプリケーションにおいて、使用可能な電力は制限される場合がある。加えて、合成後に時間フィルタを挿入する現在の方法は、複雑な集積回路の設計フローを複雑化する。
【００７６】
このように、種々の有利な実施形態は、放射線耐性を高めた過渡耐性の二重インターロック記憶セルラッチを提供する。これは容易に実施可能である。種々の有利な実施形態は、時間フィルタが二重インターロック記憶セルに外付けされている現在の方法では保護されないマルチプレクサ及び時間フィルタのＣゲートへの放射粒子の衝突に対する保護を提供する。種々の有利な実施形態は、結合された状態で感受性のノードのノード間隔を増大させることにより、時間フィルタを用いてシングルイベントアップセット感受性を更に低下させる方法を提供する。時間フィルタが二重インターロック記憶セルに組み込まれていると、寄生的負荷は制御される。種々の有利な実施形態は、合成後フィルタ挿入に起因する問題を回避し、独立型セル内部の過渡を軽減する。
【００７７】
上述の種々の有利な実施形態の説明は、例示及び説明を目的とするものであり、精緻な説明を目的としたものでも、開示された形態に実施形態を限定するものでもない。当業者には、多数の修正及び変形が可能であることが明らかである。更に、他の有利な実施形態は、他の有利な実施形態とは異なる利点を提供することができる。選択された一又は複数の実施形態は、実施形態の原理、実際の用途を最もよく説明し、他の当業者が、種々の実施形態の開示内容を、考慮される特定の用途に応じた様々な修正と共に理解できるように、選ばれ、記載されたものである。
【符号の説明】
【００７８】
１００    プラットフォーム
１０２    宇宙機
１０４    システム
１０６    任意の数の集積回路
１０８    集積回路
１１０    マルチプレクサ
１１１    信号
１１２    任意の数の時間フィルタ
１１４    ＤＩＣＥラッチ
１１６    時間フィルタ
１１８    第１の出力
１２０    第２の出力
１２２    第１の入力
１２４    第２の入力
１２６    第１の記憶ノード
１２８    第２の記憶ノード
１３０    アップセット可能な回路ノード対
２００、４００    集積回路
２０２、３０２    データ／スキャンマルチプレクサ
２０４、３０４    ＤＩＣＥフリップフロップ
２０６、３０６、４０６    データ／スキャン時間フィルタ
２０８、３０８、４１０    クロック時間フィルタ
２１０、３１０    クロック
２１２、２３０、３１２、３３０    任意の数の遅延要素
２１４、２１６、２３２、２３４、３１４、３３２    Ｃゲート
２１８、２５０、２５２、３１６、３５０、３５２    入力
２５４    マスターＤＩＣＥラッチ
２５６    スレイブＤＩＣＥラッチ
２２０、２２２、３１８、３２０    経路
２２６、２２７、２２８、２２９、３２２、３２４、３２６、３２８    記憶ノード
２３６    クロック信号
３００    機能回路
４０２、４０４    ノード
４０８    臨界ノード間隔
【図１】
2011050047.tif 000003
【図２】
2011050047.tif 000004
【図３Ａ】
2011050047.tif 000005
【図３Ｂ】
2011050047.tif 000006
【図３Ｃ】
2011050047.tif 000007
【図４】
2011050047.tif 000008
【図５】
2011050047.tif 000009
【図６】
2011050047.tif 000010
【図７】
2011050047.tif 000011
【図８】
2011050047.tif 000012
【外国語明細書】
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