(57)【要約】【課題】互いに隣接したセル間の干渉を補償して選択されたセルを読出しするための不揮発性メモリ装置、及びこれを利用した読出し動作方法を提供する。【解決手段】イーブンビットラインとそれぞれ連結されたイーブンメモリストリング、及びオッドビットラインとそれぞれ連結されたオッドメモリストリングを含むメモリブロックと、それぞれのイーブンメモリストリングから選択されたイーブンメモリセルとそれぞれ隣接した前記オッドメモリストリングのオッドメモリセルのしきい値電圧をセンシングした後、前記選択されたイーブンメモリセルの読出し動作の時、前記オッドメモリセルのセンシングされたしきい値電圧によって前記イーブンビットラインのプリチャージレベルを調節するように構成された回路と、を含む。【選択図】    図２
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【特許請求の範囲】
【請求項１】
選択された第１メモリセルと隣接した第２メモリセルのしきい値電圧によって前記第２メモリセルが連結された第２ビットラインをプリチャージした後、第１ビットラインに連結された前記選択された第１メモリセルを読み出す時前記プリチャージされた第２ビットラインをディスチャージするように構成された回路を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記回路は、
前記第１または第２ビットラインの電位をセンシングし、第１または第２プリチャージ信号に応じて選択されたビットラインのプリチャージレベルを調節する第１ページバッファー、及び第２ページバッファーと、
前記センシングされた第１または第２ビットラインの電位に応じて前記第１及び第２プリチャージ信号をそれぞれ出力する第１及び第２プリチャージ制御部と、
を含むことを特徴とする請求項１記載の不揮発性メモリ装置。
【請求項３】
前記第１及び第２ページバッファーは、
それぞれ前記第１及び第２ビットラインのうち互いに異なるビットラインを選択することを特徴とする請求項２記載の不揮発性メモリ装置。
【請求項４】
前記第１ページバッファーは、
前記第１及び第２ビットラインと第１センシングノ−ドとの間に連結され、読出し動作の時評価信号に応じて動作する第１評価素子と、
前記第１プリチャージ信号に応じて前記第１センシングノ−ドをプリチャージする第１プリチャージ素子と、
前記第１または第２ビットラインのうち、選択されたビットラインの電位をセンシングする第１ラッチ部と、
を含むことを特徴とする請求項２記載の不揮発性メモリ装置。
【請求項５】
前記第２ページバッファーは、
前記第１及び第２ビットラインと第２センシングノ−ドとの間に連結され、読出し動作の時評価信号に応じて動作する第２評価素子と、
前記第２プリチャージ信号に応じて前記第２センシングノ−ドをプリチャージする第２プリチャージ素子と、
前記第１または第２ビットラインのうち、選択されたビットラインの電位をセンシングする第２ラッチ部と、
を含むことを特徴とする請求項２記載の不揮発性メモリ装置。
【請求項６】
前記第１プリチャージ素子のゲート端と連結され、前記第１プリチャージ信号を発生して前記第１ビットラインをプリチャージさせるための第１プリチャージ制御部を含むことを特徴とする請求項４記載の不揮発性メモリ装置。
【請求項７】
前記第２プリチャージ素子のゲート端と連結され、前記第２プリチャージ信号を発生して前記第２ビットラインをプリチャージさせるための第２プリチャージ制御部を含むことを特徴とする請求項５記載の不揮発性メモリ装置。
【請求項８】
第１ビットライン及び第２ビットラインを含むメモリセルアレイと、
前記第１ビットラインと連結された第１ページバッファーと、
前記第１ページバッファーに第１プリチャージ信号を発生するための第１プリチャージ制御部と、
前記第２ビットラインと連結された第２ページバッファーと、
前記第２ページバッファーに第２プリチャージ信号を発生し、
前記第１ビットラインに連結されたメモリセルの読出し動作の時前記第２ビットラインをディスチャージするための第２プリチャージ制御部と、
を含むことを特徴とする不揮発性メモリ装置 。
【請求項９】
前記第１ページバッファーは、
前記第１ビットラインと第１センシングノ−ドとの間に連結され、第１センシング信号に応じて動作する第１評価素子と、
第１駆動電圧が印加される端子と前記第１センシングノ−ドとの間に連結され、前記第１プリチャージ制御部から発生された信号に応じて動作する第１プリチャージ素子と、
前記第１センシングノ−ドと連結された第１ラッチと、
を含むことを特徴とする請求項８記載の不揮発性メモリ装置 。
【請求項１０】
前記第２ページバッファーは、
前記第２ビットラインと第２センシングノ−ドとの間に連結され、第２センシング信号に応じて動作する第２評価素子と、
第２駆動電圧が印加される端子と前記第２センシングノ−ドとの間に連結され、前記第２プリチャージ制御部から発生された信号に応じて動作する第２プリチャージ素子と、
前記第２センシングノ−ドと連結された第２ラッチと、
を含むことを特徴とする請求項８記載の不揮発性メモリ装置 。
【請求項１１】
第１ビットラインのメモリセルを読出しする時、前記第１プリチャージ制御部は、
前記第１ビットラインの評価動作以後には第１プリチャージ信号を非活性化させ、前記第２プリチャージ制御部は前記評価区間、及びセンシング区間で第２プリチャージ信号を活性化状態に維持することを特徴とする請求項８記載の不揮発性メモリ装置。
【請求項１２】
第１ビットラインと連結された第１メモリストリング、及び第２ビットラインと連結された第２メモリストリングを含むメモリブロックのプログラム動作を遂行する段階と、
前記第２メモリストリングの第２メモリセルを読出しする段階と、
前記第２メモリセルのしきい値電圧によって前記第２ビットラインをプリチャージする段階と、
前記第２ビットラインをディスチャージしながら前記第１メモリセルを読出しする段階と、
を含むことを特徴とする不揮発性メモリ装置の読出し方法。
【請求項１３】
前記プログラム動作は、
前記第１メモリセルをプログラムした後、前記第２メモリセルをプログラムすることを特徴とする請求項１２記載の不揮発性メモリ装置の読出し方法。
【請求項１４】
前記第２ビットラインをプリチャージするために、
前記第２メモリセルを読出した後、読出しされた前記第２メモリセルのデータに応じて前記第２ビットラインと連結された第２ページバッファーにハイレベルまたはローレベルのデータを格納する段階と、
前記第２ページバッファーに格納されたデータに応じて前記第２ビットラインをハイレベルまたはローレベルにプリチャージする段階と、
を含むことを特徴とする請求項１２記載の不揮発性メモリ装置の読出し方法。
【請求項１５】
前記第２メモリセルのプログラム動作の時、前記第２メモリセルのしきい値電圧の変化が相対的に大きく変動された場合には、前記第２ページバッファーに前記ハイレベルのデータを格納し、
前記第２メモリセルのプログラム動作の時、前記第２メモリセルのしきい値電圧の変化が相対的に小さく変動された場合には、前記第２ページバッファーに前記ローレベルのデータを格納することを特徴とする請求項１４記載の不揮発性メモリ装置の読出し方法。
【請求項１６】
前記第２メモリセルのしきい値電圧分布は、
消去状態、または前記消去状態より電圧レベルの高い第１プログラム状態、または前記第１プログラム状態より電圧レベルの高い第２プログラム状態、または前記第２プログラム状態より電圧レベルの高い第３プログラム状態のうち、いずれか一つの状態になることを特徴とする請求項１４記載の不揮発性メモリ装置の読出し方法。
【請求項１７】
前記第２メモリセルが前記第１または第３プログラム状態の場合、前記第２ビットラインをハイレベルにプリチャージし、
前記第２メモリセルが前記消去状態または第２プログラム状態の場合、前記第２ビットラインをローレベルにプリチャージすることを特徴とする請求項１６記載の不揮発性メモリ装置の読出し方法。
【請求項１８】
前記第１メモリセルを読出しするために、
前記第１ビットラインの電圧変化を評価すると同時に前記第１ビットラインの電圧レベルを補償するために前記第２ビットラインをディスチャージする段階と、
前記第１ビットラインの電圧変化をセンシングする段階と、
を含むことを特徴とする請求項１２記載の不揮発性メモリ装置の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びこれを利用した読出し動作方法に関し、特に、互いに隣接したセル間の干渉を補償して選択されたセルを読出しするための不揮発性メモリ装置、及びこれを利用した読出し動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、データが格納されるメモリセルアレイ及びデータを読出しするページバッファーを含む。メモリセルアレイは、複数のストリングでなるが、ストリングとページバッファーはビットラインを介してそれぞれ電気的に連結される。また、それぞれのストリングは直列連結された複数のメモリセルを含む。
【０００３】
半導体装置の集積度が増加するにつれてストリングの幅と間隔が狭くなっている。これにより、隣合うメモリセルの間にカップリングが発生して干渉が発生する。ストリングをそれぞれ第１（ＥＶＥＮ）ストリング、及び第２（ＯＤＤ）ストリングだとすれば、第１ストリングと第２ストリングは互いに交互的に配置され、互いに異なるストリングに含まれた互いに異なるメモリセルは、それぞれのワードラインと電気的に連結されて複数のページを成す。
【０００４】
このように、ストリングの間の間隔が狭くなって、ページの間の間隔が狭くなりつつ、隣合うセルの間の干渉は一層増加することになり、特に、プログラム動作の時干渉が主に発生する。
【０００５】
第２ストリングに含まれた第２メモリセルをプログラムする場合、干渉によって第２ストリングと隣合う第１ストリングに含まれた第１メモリセルのしきい値電圧分布が変動されうる。
【０００６】
図１は、従来技術によるしきい値電圧分布の変化を説明するための図面である。図１を参照すれば、メモリセルが持つことができるしきい値電圧分布区間によってメモリセルを消去状態ＰＶ０、第１プログラム状態ＰＶ１、第２プログラム状態ＰＶ２、第３プログラム状態ＰＶ３に区分する。隣合うセルの間に干渉が発生すれば、それぞれのプログラム状態にあたるしきい値電圧の分布が変わるようになるが、このような場合、後続読出し動作の時誤ったデータを読出しすることがあり得る。
【０００７】
一方、半導体素子の集積度が増加するにつれてセルを含む素子の大きさが小くなっており、素子の間の間隔もまた一層狭くなっている。特に、不揮発性素子の場合、メモリセルが含まれた複数のストリングの間の間隔が非常に狭いため、互いに隣合うセルの間に発生するカップリングによって干渉を受けることがある。例えば、第１ストリングＥＶＥＮに含まれた第１セルにプログラム動作を完了した後、第１セルと隣合う第２ストリングＯＤＤに含まれた第２セルにプログラム動作を遂行すれば、干渉によって第１セルのしきい値電圧レベルが変わる。
【０００８】
一般に、選択されたセルに下位プログラム動作ＬＳＢを行う場合、選択されたセルと隣合うセルは、後続動作により上位プログラム動作ＭＳＢがさらに行われてプログラム動作が完了するので、下位プログラム動作ＬＳＢによる干渉は大きく影響を与えない。
【０００９】
しかしながら、上位プログラム動作ＭＳＢを行う場合には、しきい値電圧の変化幅やプログラム電圧レベルの大きさによって隣合うセルに発生する干渉が変わることになる。例えば、第２セルを第１または第３プログラム状態（ＰＶ１またはＰＶ３）でプログラムする場合（Ｍ１またはＭ３）が、第２プログラム状態ＰＶ２でプログラムする場合（Ｍ２）よりしきい値電圧の変化幅がさらに大きい。これによって、第２セルを第１または第３プログラム状態（ＰＶ１またはＰＶ３）でプログラムする時が第２プログラム状態（ＰＶ２）でプログラムする時より第１セルが干渉をもっと多く受ける。すなわち、プログラムされる第２セルのしきい値電圧分布の増加の幅が大きいほど第２セルと隣合う第１セルは干渉をもっと多く受ける。これは、干渉を受けた第１セルを読出しする場合、しきい値電圧分布が変動された第１セルを読出しすることになるので、信頼度が低下されるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
したがって、本発明が解決しようとする課題は、選択されたビットラインに連結されたメモリセルの読出し動作の時、選択されたビットラインと隣合うビットラインに連結されたメモリセルのデータに応じてビットラインの電位を調節することで、干渉によるしきい値電圧分布の変化を補償して読出し動作を行うことである。
【課題を解決するための手段】
【００１１】
したがって、上記課題を解決するために本発明の一実施例による不揮発性メモリ装置は、選択された第１メモリセルと隣接した第２メモリセルのしきい値電圧によって前記第２メモリセルが連結された第２ビットラインをプリチャージした後、第１ビットラインに連結された前記選択された第１メモリセルを読み出す時前記プリチャージされた第２ビットラインをディスチャージするように構成された回路を含む。
【００１２】
また、前記回路は、前記第１または第２ビットラインの電位をセンシングし、第１または第２プリチャージ信号に応じて選択されたビットラインのプリチャージレベルを調節する第１ページバッファー、及び第２ページバッファーと、前記センシングされた第１または第２ビットラインの電位に応じて前記第１及び第２プリチャージ信号をそれぞれ出力する第１及び第２プリチャージ制御部と、を含む。
【００１３】
前記第１及び第２ページバッファーは、それぞれ前記第１及び第２ビットラインのうち互いに異なるビットラインを選択する。
【００１４】
また、前記第１ページバッファーは、前記第１及び第２ビットラインと第１センシングノ−ドとの間に連結され、読出し動作の時評価信号に応じて動作する第１評価素子と、前記第１プリチャージ信号に応じて前記第１センシングノ−ドをプリチャージする第１プリチャージ素子と、前記第１または第２ビットラインのうち、選択されたビットラインの電位をセンシングする第１ラッチと、を含む。
【００１５】
また、前記第２ページバッファーは、前記第１及び第２ビットラインと第２センシングノ−ドとの間に連結され、読出し動作の時評価信号に応じて動作する第２評価素子と、前記第２プリチャージ信号に応じて前記第２センシングノ−ドをプリチャージする第２プリチャージ素子と、前記第１または第２ラインのうち、選択されたビットラインの電位をセンシングする第２ラッチと、を含む。
【００１６】
また、前記第１プリチャージ素子のゲート端と連結され、第１プリチャージ信号を発生して前記第１ビットラインをプリチャージさせるための第１プリチャージ制御部を含む。
【００１７】
また、前記第２プリチャージ素子のゲート端と連結され、第２プリチャージ信号を発生して前記第２ビットラインをプリチャージさせるための第２プリチャージ制御部を含む。
【００１８】
さらに、本発明の他の実施例による不揮発性メモリ装置は、第１ビットライン及び第２ビットラインを含むメモリセルアレイと、前記第１ビットラインと連結された第１ページバッファーと、前記第１ページバッファーに第１プリチャージ信号を発生するための第１プリチャージ制御部と、前記第２ビットラインと連結された第２ページバッファーと、前記第２ページバッファーに第２プリチャージ信号を発生し、前記第１ビットラインに連結されたメモリセルの読出し動作の時前記第２ビットラインをディスチャージするための第２プリチャージ制御部と、を含む。
【００１９】
また、前記第１ページバッファーは、前記第１ビットラインと第１センシングノ−ドとの間に連結され、第１センシング信号に応じて動作する第１評価素子と、第１駆動電圧が印加される端子と前記第１センシングノ−ドとの間に連結され、前記第１プリチャージ制御部から発生された信号に応じて動作する第１プリチャージ素子と、前記第１センシングノ−ドと連結された第１ラッチと、を含む。
【００２０】
また、前記第２ページバッファーは、前記第２ビットラインと第２センシングノ−ドとの間に連結され、第２センシング信号に応じて動作する第２評価素子と、第２駆動電圧が印加される端子と前記第２センシングノ−ドとの間に連結され、前記第２プリチャージ制御部から発生された信号に応じて動作する第２プリチャージ素子と、前記第２センシングノ−ドと連結された第２ラッチと、を含む。
【００２１】
また、前記第１ビットラインのメモリセルを読出しする時、前記第１プリチャージ制御部は、前記第１ビットラインの評価動作以後には第１プリチャージ信号を非活性化させ、前記第２プリチャージ制御部は前記評価区間、及びセンシング区間で第２プリチャージ信号が活性化状態に維持される。
【００２２】
さらに、本発明の一実施例による不揮発性メモリ装置の読出し方法は、第１ビットラインと連結された第１メモリストリング、そして第２ビットラインと連結された第２メモリストリングを含むメモリブロックのプログラム動作を遂行する段階と、前記第２メモリストリングの第２メモリセルを読出しする段階と、前記第２メモリセルのしきい値電圧によって前記第２ビットラインをプリチャージする段階と、前記第２ビットラインをディスチャージしながら前記第１メモリセルをプログラムする段階と、を含む。
【００２３】
また、前記プログラム動作は、前記第１メモリセルをプログラムした後、前記第２メモリセルをプログラムする。
【００２４】
また、前記第２ビットラインをプリチャージするために、前記第２メモリセルを読出した後、読出しされた前記第２メモリセルのデータに応じて前記第２ビットラインと連結された第２ページバッファーにハイレベルまたはローレベルのデータを格納する段階と、前記第２ページバッファーに格納されたデータに応じて前記第２ビットラインをハイレベルまたはローレベルにプリチャージする段階と、を含む。
【００２５】
また、前記第２メモリセルのプログラム動作の時、前記第２メモリセルのしきい値電圧の変化が相対的に大きく変動された場合には、前記第２ページバッファーに前記ハイレベルのデータを格納し、前記第２メモリセルのプログラム動作の時、前記第２メモリセルのしきい値電圧の変化が相対的に小さく変動された場合には、前記第２ページバッファーに前記ローレベルのデータを格納する。
【００２６】
また、前記第２メモリセルのしきい値電圧分布は消去状態、前記消去状態より電圧レベルの高い第１プログラム状態、前記第１プログラム状態より電圧レベルの高い第２プログラム状態、または前記第２プログラム状態より電圧レベルの高い第３プログラム状態のうちいずれか一つの状態になる。
【００２７】
また、前記第２メモリセルが前記第１または第３プログラム状態の場合、前記第２ビットラインをハイレベルにプリチャージし、前記第２メモリセルが前記消去状態または第２プログラム状態の場合、前記第２ビットラインをローレベルにプリチャージする。
【００２８】
前記第１メモリセルを読出しするために、前記第１ビットラインの電圧変化を評価するが、同時に前記第１ビットラインの電圧レベルを補償するために前記第２ビットラインをディスチャージする段階と、前記第１ビットラインの電圧変化をセンシングする段階と、を含む。
【発明の効果】
【００２９】
以上のように本発明の一実施例によれば、選択されたビットラインに連結されたメモリセルの読出し動作の時、選択されたビットラインと隣合うビットラインに連結されたメモリセルのデータに応じてビットラインの電位を調節することで、プログラム動作過程において干渉によって発生されたしきい値電圧分布の変化を補償して読出し動作を行うことで、読出し動作に対する信頼度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】従来の技術によるしきい値電圧分布の変化を説明するための図である。
【図２】本発明による読出し動作を説明するための順序図である。
【図３】本発明の一実施例による不揮発性メモリ装置を説明するための回路図である。
【図４】本発明の一実施例による読出し動作を説明するためのタイミング図である。
【図５】本発明の他の実施例による不揮発性メモリ装置を説明するための回路図である。
【図６】本発明によるしきい値電圧分布を説明するための図である。
【発明を実施するための形態】
【００３１】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。しかし、本発明は以下開示される実施例限定されるのではなく、多様な形態で具現されることが可能であり、単に本実施例は本発明の開示が完全になるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるのである。
【００３２】
図２は、本発明による読出し動作を説明するための順序図である。図２を参照すれば、第１セル（第１ビットラインに接続されたメモリセル、イーブンセル）、及び第２セル（第２ビットラインに接続されたメモリセル、オッドセル）のプログラム動作を完了する（４００）。この時、第１セルと第２セルは、ワードラインを共有する互いに隣合うメモリセルである。第１ビットラインをイーブンビットラインＥＶＥＮとすると、第２ビットラインはオッドビットラインＯＤＤとなる。
【００３３】
プログラム動作は、第１セルのプログラム動作を完了した後、第２セルのプログラム動作を完了した場合を例としてあげて説明する。第１及び第２セルのプログラム動作を完了した後、第２セルの読出し動作を行う（４０２）。第１セルをプログラムした後、第２セルをプログラムしたため、プログラムされた第１セルのしきい値電圧分布が干渉によって増加し得る。これによって、第１セルに読出し動作を行う以前に第２セルを先に読出して隣合うセルのプログラム可否を判断する。
【００３４】
第２セルを読出して第２セルのしきい値電圧が第１または第３プログラム状態（ＰＶ１またはＰＶ３）でない場合（例えば、消去状態ＰＶ０または第２プログラム状態ＰＶ２の場合）には、非選択されたビットラインの電位を変えずに第１セルを読出し（４２０）、第１ビットラインをセンシングして（４１４）、第１セルの読出し動作を完了する。一方、第２セルを読出して第２セルのしきい値電圧が第１または第３プログラム状態（ＰＶ１またはＰＶ３）の場合には、次のように第１セルを読出しする（４１０）。
【００３５】
第１ビットライン及び第２ビットラインをそれぞれプリチャージする（４１１）。次に、第１セルを読出しするが、読出し動作の評価区間では第２ビットラインを同時にディスチャージすることで、干渉によって変動された第１ビットライン電圧レベルを補償することができる。すなわち、第２セルのプログラム動作の時干渉によって第１セルのしきい値電圧分布が増加し得る。特に、第２セルが第１または第３プログラム状態（ＰＶ１またはＰＶ３）にプログラムされる場合が、第２プログラム状態ＰＶ２にプログラムされる場合よりしきい値電圧の増加の幅がもっと大きい。すなわち、第２セルが第１または第３プログラム状態（ＰＶ１またはＰＶ３）にプログラムされた場合に第１セルが受ける干渉量も大きくなる。
【００３６】
これによって、第２セルが第１または第３プログラム状態（ＰＶ１またはＰＶ３）にプログラムされた場合に補償電圧を利用して第１ビットラインの電圧レベルを補償することができる。要約すれば、第２ビットラインをディスチャージする時発生するカップリングを利用して第１ビットラインの電圧レベルを補償することができる。次に、第１ビットラインの電圧レベルをセンシングして（４１４）、第１セルの読出し動作を完了する。
【００３７】
図３は、本発明の一実施例による不揮発性メモリ装置を説明するための回路図である。図３を参照すれば、不揮発性メモリ装置は、データが格納されるメモリセルアレイ２００、及びビットラインを介して電圧を伝達する第１及び第２ページバッファー（２２０及び２４０）を含む。また、第１ページバッファー２２０に第１駆動電圧ＰＲＥＣＨを発生する第１プリチャージ制御部ＣＴＲ、及び第２ページバッファー２４０に第２駆動電圧ＰＲＥＣＨｓを発生する第２プリチャージ制御部ＣＴＲsを含む。第１ページバッファー２２０及び第２ページバッファー２４０は、第１ビットラインＢＬｅ及び第２ビットラインＢＬｏを介してメモリセルアレイ２００と連結される。
【００３８】
メモリセルアレイ２００は、複数の第１ストリング（ＥＶＥＮ）及び第２ストリング（ＯＤＤ）を含み、それぞれのストリングは第１ビットラインＢＬｅまたは第２ビットラインＢＬｏを介して第１及び第２ページバッファー（２２０及び２４０）と電気的に連結される。図面では説明の便宜のために複数のストリングのうち一対のみを図示した。それぞれのストリングは互いに直列連結された複数のメモリセル（Ｆ０ないしＦｎ;ｎは自然数）を含み、ストリングのソース端にはソースセレクトトランジスタ（Ｓｏｕｒｃｅ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＳＳＴ）が接続されてドレイン端には、ドレインセレクトトランジスタ（Ｄｒａｉｎ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＤＳＴ）が接続される。
【００３９】
互いに異なるストリングに接続されたそれぞれのメモリセル（Ｆ０ないしＦｎ）のゲート端が互いに連結されてワードライン（ＷＬ０ないしＷＬｎ）を成す。また、互いに異なるストリングに接続されたそれぞれのソースセレクトトランジスタＳＳＴのゲート端が互いに連結されてソースセレクトラインＳＳＬを成し、それぞれのドレインセレクトトランジスタＤＳＴのゲート端が互いに連結されてドレインセレクトラインＤＳＬを成す。
【００４０】
図面では、第１及び第２ページバッファー（２２０及び２４０）の一部をそれぞれ図示し、第１ページバッファー２２０と第２ページバッファー２４０は互いに同じように構成される。このうち、第１ページバッファー２２０を具体的に説明する。
【００４１】
第１ページバッファー２２０は、第１ビットラインＢＬｅまたは第２ビットラインＢＬｏを選択するための第１ビットライン選択部２１０、及び評価素子２２１、伝達素子２２２、第１ラッチ部ＬＡＴ及びプリチャージ素子２２８を含む。第１ビットライン選択部２１０は、第１ビットラインＢＬｅを選択するための第１ビットライン選択素子２１１及び第２ビットラインＢＬｏを選択するための第２ビットライン選択素子２１２を含む。
【００４２】
第１ビットライン選択素子２１１は、第１ビットラインＢＬｅと第１ノードＮ１との間に接続されて第１ビットライン選択信号ＢＳＬｅによって動作する。第２ビットライン選択素子２１２は、第２ビットラインＢＬｏと第１ノードＮ１との間に接続されて第２ビットライン選択信号ＢＳＬｏによって動作する。
【００４３】
評価素子２２１は、第１ノードＮ１と第１センシングノ−ドＳＯとの間に接続されて評価信号ＰＢＳＥＮＳＥによって動作する。
【００４４】
伝達素子２２２は、第１センシングノ−ドＳＯと第１ラッチ部ＬＡＴとの間に接続されて伝達信号ＴＲＡＮによって動作する。
【００４５】
プリチャージ素子２２８は、第１駆動電圧ＶＰＲＥが印加される端子と第１センシングノ−ドＳＯとの間に接続されてプリチャージ信号ＰＲＥＣＨによって動作する。
【００４６】
図４は、本発明の一実施例による読出し動作を説明するためのタイミング図である。図３及び図４を参照すれば、第１セルＣｅのプログラム動作完了後、第１セルＣｅと隣合う第２ビットラインＢＬｏに連結された第２セルＣｏにプログラム動作を行った以後の読出し動作を説明することにする。ここで、第２セルＣｏの下位プログラム動作ＬＳＢより上位プログラム動作ＭＳＢの時、干渉現象が大きく発生して第１セルＣｅのしきい値電圧が相対的に大きく変わる。
【００４７】
特に、第２セルＣｏが第１または第３プログラム状態（ＰＶ１またはＰＶ３）でプログラムされる時、第２セルＣｏのしきい値電圧の変化が大きいので、第１セルＣｅにも干渉現象がさらに大きく発生する。その反面、第２セルＣｏが第２プログラム状態ＰＶ２でプログラムになる時には、消去状態ＰＶ０でプリープログラム動作（Ｐｒｅ−Ｐｒｏｇｒａｍ）である下位プログラム動作ＬＳＢを行った後、上位プログラム動作ＭＳＢを行うので、干渉が大きく発生しない。したがって、第２セルＣｏのプログラム状態によって第１セルＣｅの読出し動作を異なる条件で行う。
【００４８】
第１セルＣｅの読出し動作を行う前に、第２セルＣｏを先に読出して第２セルＣｏに格納されたデータに応じて第２ページバッファー２４０の第２ラッチ部ＬＡＴsに"１"または"０"のデータを格納する。第２セルＣｏが消去状態ＰＶ０または第２プログラム状態ＰＶ２の場合（消去状態であるかまたは下位プログラムが行われた状態）には、第２ラッチ部ＬＡＴsからローデータ出力され、この時にはビットラインの電位を変えずに第１セルＣｅを読出しする。第２セルＣｏが第１または第３プログラム状態（ＰＶ１またはＰＶ３）の場合（上位プログラムが行われた状態）には、第２ラッチ部ＬＡＴsにはハイデータが出力され、次のような条件で第１セルＣｅを読出しする。
【００４９】
第１セルＣｅの読出し動作は、ビットラインをプリチャージするプリチャージ区間、選択されたセルのデータに応じてビットラインの電圧レベルの変化を評価する評価区間、及び評価されたビットラインの電圧レベルをセンシングするセンシング区間を含む。
【００５０】
各区間に対して具体的に説明する。プリチャージ区間で、第１ページバッファー２２０は第１ビットラインＢＬｅを選択し、第２ページバッファー２４０は第２ビットラインＢＬｏを選択し、選択されたビットライン（ＢＬｅ及びＢＬｏ）をそれぞれプリチャージする。この時、第２ビットラインＢＬｏに印加される電圧は、後続第１ビットラインＢＬｅのプリチャージ電圧を補償する役目をするので、補償電圧だと言える。
【００５１】
第１セルＣｅの読出し動作中には、第１ページバッファー２２０に含まれたプリチャージ素子２２８のドレイン端に電源電圧Ｖｃｃの第１駆動電圧ＶＰＲＥを印加する。第２ページバッファー２４０に含まれたプリチャージ素子２４８のドレイン端には接地電圧Ｖｓｓの第２駆動電圧ＶＰＲＥsを印加する。伝達信号（ＴＲＡＮ及びＴＲＡＮs）を活性化させて伝達素子（２２２及び２４２）をターンオンさせる。これで、第１及び第２ページバッファー（２２０及び２４０）に含まれた第１及び第２ラッチ部（ＬＡＴ及びＬＡＴs）は、第１及び第２センシングノ−ド（ＳＯ及びＳＯs）とそれぞれ電気的に連結される。
【００５２】
第１プリチャージ制御部ＣＴＲは、電源電圧レベルの第１プリチャージ信号ＰＲＥＣＨを発生させ、このことによりプリチャージ素子２２８がターンオンされる。この時、第２プリチャージ制御部ＣＴＲsでは、接地電圧レベルの第２プリチャージ信号ＰＲＥＣＨsを発生させてプリチャージ素子２４８をターンオフ状態に維持させる。第１ビットライン選択部２１０の第１ビットライン選択素子２１１をターンオンさせて第１ページバッファー２２０と第１ビットラインＢＬｅが電気的に連結されるようにする。この時、第２ビットライン選択部２３０では第２ビットライン選択素子２３２をターンオンさせ、第２ページバッファー２４０と第２ビットラインＢＬｏが電気的に連結されるようにする。
【００５３】
次に、第１ページバッファー２２０で評価信号ＰＢＳＥＮＳＥを'Ｖ１'レベルで印加して評価素子２２１をターンオンさせる。これによって、第１ページバッファー２２０のセンシングノ−ドＳＯと第１ビットラインＢＬｅが電気的に連結されて第１ビットラインＢＬｅがプリチャージされる。これと同時に、第２ページバッファー２４０では評価信号ＰＢＳＥＮＳＥsをターンオンさせて評価素子２４１をターンオンさせる。これによって、第２ページバッファー２４０のセンシングノ−ドＳＯsと第２ビットラインＢＬｏとが電気的に連結されて第２ビットラインＢＬｅが補償電圧レベルにプリチャージされる。
【００５４】
特に、第２セルＣｏが第１または第３プログラム状態（ＰＶ１またはＰＶ３）の場合Ｐには、補償電圧がハイレベルなので第２ビットラインＢＬｏはハイレベルにプリチャージされる。反面、第２セルＣｏが消去状態ＰＶ０または第２プログラム状態ＰＶ２の場合Ｅには、補償電圧がローレベルなので第２ビットラインＢＬｏはローレベルを維持することになる。評価区間で、第２セルＣｏのデータ状態によって第１ビットラインＢＬｅの電圧レベルを補償する。
【００５５】
第１ビットラインＢＬｅの電圧レベルを補償する方法を具体的に説明すれば、選択されたセルＣｅと連結されたワードライン（例えば、ＷＬ１）には、読出し電圧Ｖrを印加し、残りのワードラインにはパス電圧Ｖｐａｓｓを印加する。ドレインセレクトトランジスタＤＳＴをターンオンした後、ソースセレクトトランジスタＳＳＴをターンオンする。
【００５６】
次に、第１セルＣｅのしきい値電圧状態を評価する。評価の結果、第２セルＣｏが消去状態ＰＶ０または第２プログラム状態ＰＶ２の場合Ｅには、第２ビットラインＢＬｏはロー状態を維持しているので、第１ビットラインＢＬｅの電圧レベルに影響を与えない。または、評価の結果、第２セルＣｏが第１または第３プログラム状態（ＰＶ１またはＰＶ３）の場合Ｐには、ハイ状態にプリチャージされた第２ビットラインＢＬｏを第１ビットラインＢＬｅを評価する時、同時にディスチャージさせる。
【００５７】
評価区間では、第２ページバッファー２４０の評価素子２４１をターンオン状態に維持した状態で、プリチャージ素子２４８をターンオンさせる。そうすると、接地電圧Ｖｓｓが印加された端子とセンシングノ−ドＳＯs及び第２ビットラインＢＬｏが電気的に連結されつつ、第２ビットラインＢＬｏがディスチャージされる。この時、第２及び第１ビットライン（ＢＬｏ及びＢＬｅ）とのカップリングによって第１ビットラインＢＬｅの電圧レベルが減少する（３００から３１０へ）。すなわち、ビットライン間のカップリングを利用して評価区間で第１セルＣｅのしきい値電圧レベルを減少（３００から３１０へ）させることができる。
【００５８】
第１ビットラインＢＬｅの電圧レベルを補正した後には、第１ページバッファー２２０のプリチャージ素子２２８をターンオフする。センシング区間で、第１ビットラインＢＬｅの電圧レベルをセンシングして第１セルＣｅのデータを読出しする。
【００５９】
第１ページバッファー２２０の第１プリチャージ信号ＰＲＥＣＨを非活性化してプリチャージ素子２２８をターンオフする。第１ページバッファー２２０の評価信号ＰＢＳＥＮＳＥを第２電圧Ｖ２に活性化して第１セルＣｅを読出しすることができる。もしも、干渉を受けた第１セルＣｅを補償電圧を利用せずに読出しすれば（３００）、読出しようとする基準電圧Ｖfより高い状態に読出しされうるが（図６の補償前のグラフ）、補償電圧を利用して干渉を補償することにより、干渉が発生してもこれを補償してデータ３１０を読出しすることができる（図６の補償後グラフ）。
【００６０】
図５は、本発明の他の実施例による不揮発性メモリ装置を説明するための回路図である。図５を参照すれば、上述した読出し動作のための不揮発性メモリ装置であり、ページバッファーにビットライン選択部を具備せず、それぞれのビットラインごとに一つのページバッファーを連結して駆動することができる。この時、それぞれのページバッファーは、互いに異なるレベルのプリチャージ信号をそれぞれ制御するためのプリチャージ制御部（ＣＴＲ及びＣＴＲs）を含む。具体的に説明すれば次のようである。
【００６１】
不揮発性メモリ装置は、データが格納されるメモリセルアレイ５００、及びビットラインを介して電圧を伝達するページバッファー（５１０及び５２０）を含む。ページバッファーは、ビットラインの個数と同一の個数を備えることが好ましく、説明の便宜のために二つのみを図示した。
【００６２】
第１ページバッファー５１０は、第１ビットラインＢＬｅを介してメモリセルアレイ５００と連結され、第２ページバッファー５２０は第２ビットラインＢＬｏを介してメモリセルアレイ５００と連結される。特に、ページバッファー（５１０及び５２０）は、それぞれプリチャージ信号（ＰＲＥＣＨまたはＰＲＥＣＨs）を制御するプリチャージ制御部（ＣＴＲまたはＣＴＲs）と連結される。すなわち、第１ページバッファー５１０は第１プリチャージ制御部ＣＴＲと連結され、第２ページバッファー５２０は第２プリチャージ制御部ＣＴＲsと連結される。
【００６３】
メモリセルアレイ５００は、複数の第１（ＥＶＥＮ）及び第２（ＯＤＤ）ストリングを含み、それぞれのストリングは直列連結された複数のメモリセル（Ｆ０ないしＦｎ;ｎは自然数）を含み、ストリングのソース端にはソースセレクトトランジスタＳＳＴが接続され、ドレイン端にはドレインセレクトトランジスタＤＳＴが接続される。
【００６４】
互いに異なるストリングに接続されたそれぞれのメモリセル（Ｆ０ないしＦｎ）のゲートが連結されて複数のワードライン（ＷＬ０ないしＷＬｎ）を成す。また、互いに異なるストリングに接続されたそれぞれのソースセレクトトランジスタＳＳＴのゲート端が連結されてソースセレクトラインＳＳＬを成し、それぞれのドレインセレクトトランジスタＤＳＴのゲート端が連結されてドレインセレクトラインＤＳＬを成す。
【００６５】
第１及び第２ページバッファー（５１０及び５２０）は、互いに同一の構成を成し、このうち第１ページバッファー５１０の一部を概略的に説明すると次のようである。
【００６６】
第１ページバッファー５１０は評価素子５１１、第１ラッチ部５１３及びプリチャージ素子５１２を含む。評価素子５１１は、第１ビットラインＢＬｅと第１センシングノ−ドＳＯとの間に接続され、評価信号ＰＢＳＥＮＳＥに応じて動作する。第１ラッチ部５１３は、第１センシングノ−ドＳＯに接続され、プリチャージ素子５１２は第１駆動電圧ＶＰＲＥと第１センシングノ−ドＳＯとの間に連結される。
【００６７】
特に、第１プリチャージ制御部ＣＴＲは、第１セルＣｅの読出し動作時、第１ビットラインの評価動作以後にはプリチャージ信号ＰＲＥＣＨを非活性化させるが、第２プリチャージ制御部ＣＴＲsは評価区間、及びセンシング区間でプリチャージ信号ＰＲＥＣＨsを活性化状態に維持する。これは、第１ビットラインの評価区間、センシング区間中に第２ビットラインをディスチャージするためである。
【００６８】
選択されたセルの読出し動作は、上述した一実施例（図３及び図４の説明参照）と同じ方法で行う。読出し動作のために第１ビットラインＢＬｅをプリチャージする時、第２セルＣｏに格納されたデータに応じて第２ビットラインＢＬｏをも同時にプリチャージし、第２ビットラインＢＬｏをディスチャージしながら第１ビットラインＢＬｅの電圧レベルを同時に評価する。すなわち、第２ビットラインＢＬｏをディスチャージすることに伴って発生されるカップリングによって第１ビットラインＢＬｅの電圧レベルを下げることができる。レベルが補償された第１ビットラインＢＬｅの電位をセンシングして第１セルＣｅの読出し動作を完了する。
【００６９】
上述した実施例では、互いに隣合う二つのセルに対して記述したが、メモリセルアレイ５００には、複数の第１及び第２ビットライン（ＢＬｅ及びＢＬｏ）が配列されるため、選択された第１セルＣｅの両端に第２セルＣｏがそれぞれ配列される。この時、第２セルＣｏそれぞれに格納されたデータが互いに異なることがあり得るし、これによって第１セルＢＬｅのしきい値電圧の変化も同様に変わることがあり得る。
【００７０】
このような場合には、第１セルＣｅの両端に接続された二つの第２セルＣｏらをそれぞれ読出した後、読出しされたデータを第２ビットラインＢＬｏと連結されたそれぞれのページバッファーにそれぞれ格納する。次に、各ページバッファーに格納されたデータに応じて第２ビットラインＢＬｏを補助電圧レベルにプリチャージした後、第１ビットラインＢＬｅの評価区間遂行の時、第２ビットラインＢＬｏを同時にディスチャージする。これによって、第１セルＣｅを干渉を受けていない状態のデータ（図６のＡ参照）で読出しすることができる。
【００７１】
上述したように、プログラム動作の干渉によって隣合うセルの間でしきい値電圧が変動された場合、選択されたビットラインと隣合うビットラインのディスチャージ動作を利用することで、読出し動作の信頼度を改善することができる。
【００７２】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００７３】
２００、５００  メモリセルアレイ、
２１０  第１ビットライン選択部、
２２０、５１０  第１ページバッファー、
２３０  第２ビットライン選択部、
２４０、５２０  第２ページバッファー、
２１１、２３１  第１ビットライン選択素子、
２１２、２３２  第２ビットライン選択素子、
２２１、２４１、５１１、５２１  評価素子、
２２２、２４２  伝達素子、
２２８、２４８、５１２、５２２  プリチャージ素子、
ＬＡＴ、５１３  第１ラッチ部、
ＬＡＴs、５２３  第２ラッチ部、
ＣＴＲ  第１プリチャージ制御部、
ＣＴＲs  第２プリチャージ制御部、
ＢＬｅ  第１ビットライン、
ＢＬｏ  第２ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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