(57)【要約】【課題】高速に画素の並べ替えを行なうことが可能な画像処理回路を提供する。【解決手段】第１記憶部及び第２記憶部は、入力画像のうち、視差画像の色成分数に等しい数の連続する複数ライン分のサブ画素データの記憶し、書き込み部が、第１記憶部又は第２記憶部の一方への入力画像の複数ライン分のサブ画素データの書き込み中に、読み出し部が第１記憶部又は第２記憶部の他方から出力画像の複数ライン分のサブ画素データの読み出すことを交互に繰り返す。【選択図】図１
2011217180.tif 000002
【特許請求の範囲】
【請求項１】
各々が異なる視点方向に対応する複数の視差画像を含む入力画像のサブ画素データを交互に記憶するための、第１記憶部及び第２記憶部と、
前記第１記憶部又は前記第２記憶部の一方へ、前記入力画像の前記サブ画素データを書き込む書き込み部と、
前記第１記憶部又は前記第２記憶部の他方から、前記サブ画素データを出力画像として読み出す読み出し部とを備え、
前記第１記憶部及び前記第２記憶部は、前記入力画像のうち、前記視差画像の色成分数に等しい数の連続する複数ライン分のサブ画素データの記憶し、
前記書き込み部が、前記第１記憶部又は前記第２記憶部の一方への前記入力画像の前記複数ライン分の前記サブ画素データの書き込み中に、前記読み出し部が前記第１記憶部又は前記第２記憶部の他方から前記出力画像の前記複数ライン分の前記サブ画素データの読み出すことを交互に繰り返す
ことを特徴とする画像処理回路。
【請求項２】
前記書き込み部は、
前記サブ画素データの書き込み先となる前記第１記憶部又は前記第２記憶部のアドレスを、予め設けられた、前記アドレスを指定するアドレス指定部を参照して決定し、
決定した前記アドレスに前記サブ画素データを書き込む
ことを特徴とする、請求項１記載の画像処理回路。
【請求項３】
前記読み出し部は、
前記サブ画素データの読み出し先となる前記第１記憶部又は前記第２記憶部のアドレスを、予め設けられた、前記アドレスを指定するアドレス指定部を参照して決定し、
決定した前記アドレスに前記サブ画素データを読み出す
ことを特徴とする、請求項１記載の画像処理回路。
【請求項４】
前記第１記憶部及び前記第２記憶部は、各々複数の記憶素子を含み、
前記書き込み部は、
前記入力画像の前記サブ画素データの書き込み先となる前記第１記憶部と前記第２記憶部とを切り替える第１切替部と、
複数の前記記憶素子のうち、一の前記記憶素子を選択する第１選択部と、
前記第１切替部と、前記第１選択部とを制御する書き込み制御部とをさらに備え、
前記書き込み制御部は、
前記サブ画素データを、前記アドレス指定部に従った前記アドレスに書き込むように、前記第１切替部と、前記第１選択部とを制御する
ことを特徴とする、請求項２記載の画像処理回路。
【請求項５】
前記第１記憶部及び前記第２記憶部は、各々複数の記憶素子を含み、
前記読み出し部は、
前記出力画像の前記サブ画素データの読み出し先となる前記第１記憶部と前記第２記憶部とを切り替える第２切替部と、
複数の前記記憶素子のうち、一の前記記憶素子を選択する第２選択部と、
前記第２切替部と、前記第２選択部とを制御する読み出し制御部とをさらに備え、
前記読み出し制御部は、
前記サブ画素データを、前記アドレス指定部に従った前記アドレスから読み出すように、前記第２切替部と、前記第２選択部とを制御する
ことを特徴とする、請求項３記載の画像処理回路。
【請求項６】
前記視差画像の色成分数は、
赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３成分であり、
前記第１切替部と、前記第１選択部と、前記第２切替部と、前記第２選択部は、
一又は複数のマルチプレクサを含むことを特徴とする、
請求項４又は請求項５記載の画像処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理回路に関する。
【背景技術】
【０００２】
異なる視差を有する複数の視差画像を連結した連結画像の画素の配置を並べ替えて組み合わせることにより、パララックスバリア方式の立体画像表示装置に表示するための立体視用画像を作成する画像処理方法がある。
【０００３】
例えば、特許文献１記載の画像処理方法では、中央演算処理装置（ＣＰＵ）を用いたソフトウェア処理により、連結画像の一つ一つの画素の配置を１つずつ並べ替え、立体視用画像を作成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７００２２号公報
【特許文献２】特許第４２０２９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した画像処理方法では、ソフトウェア処理により、連結画像の画素を１つずつ並べ替えるため、処理完了までに相当の時間を要する。
【０００６】
本発明は、ハードウェア処理を行なうことにより、高速に画素の並べ替えを行なうことが可能な画像処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様で画像処理回路は、各々が異なる視点方向に対応する複数の視差画像を含む入力画像のサブ画素データを交互に記憶するための、第１記憶部及び第２記憶部と、前記第１記憶部又は前記第２記憶部の一方へ、前記入力画像の前記サブ画素データを書き込む書き込み部と、前記第１記憶部又は前記第２記憶部の他方から、前記サブ画素データを出力画像として読み出す読み出し部とを備え、前記第１記憶部及び前記第２記憶部は、前記入力画像のうち、前記視差画像の色成分数に等しい数の連続する複数ライン分のサブ画素データの記憶し、前記書き込み部が、前記第１記憶部又は前記第２記憶部の一方への前記入力画像の前記複数ライン分の前記サブ画素データの書き込み中に、前記読み出し部が前記第１記憶部又は前記第２記憶部の他方から前記出力画像の前記複数ライン分の前記サブ画素データの読み出すことを交互に繰り返すことを特徴とする。
【発明の効果】
【０００８】
本発明により、高速に画素の並べ替えを行なうことが可能な画像処理回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る画像処理回路１を表すブロック図。
【図２】視差分割方式の立体画像表示装置の原理について表す図。
【図３】連結画像５と立体視用画像６を表す図。
【図４】画像処理回路１の処理を表すイメージ図。
【図５】選択部Ａ１０３と第１記憶部１０１と選択部Ｃの具体例を表すブロック図。
【図６】選択部Ａ１０３の一部を表す図。
【図７】選択部Ｃ１０３の一部を表す図。
【図８】画像処理回路１の一部を表すブロック図。
【図９】第１の実施の形態の動作を説明するためのタイムチャート。
【図１０】第１の実施の形態の動作を説明するためのタイムチャート。
【図１１】書き込み制御部１０７を表すブロック図。
【図１２】読み出し制御部１０８を表すブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態に係る画像処理回路１を表すブロック図である。画像処理回路１は、入力部１１４から順に入力される立体視用画像６のための連結画像５のサブ画素データの出力順序を変えて表示部１１５に出力し、立体視用画像６として表示させる。画像処理回路１は、例えば、視差分割方式の立体画像表示装置に表示する立体視用画像６を作成するために用いることができる。
【００１３】
図２は、視差分割方式の立体画像表示装置の原理について表す図である。視差分割方式の立体画像表示装置とは、立体視用画像６を表示部１１５に表示し、表示部１１５の前面に光線制御素子を設け、表示部１１５からの光の指向方向を制御することにより、観察者に立体視用画像６を知覚させる立体画像表示装置である。視差分割方式には、光線制御素子としてレンチキュラーシート２０１を用いるレンチキュラー方式や、光線制御素子として遮光バリア２０２を用いるパララックスバリア方式等がある。
【００１４】
本実施の形態において、表示部１１５では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のサブ画素を含む画素が第１の方向及び第２の方向に、マトリクス状に配置される。例えば、第１の方向は、表示部１１５のアドレス線に沿った方向である。第２の方向は、データ線に沿った方向である。
【００１５】
図２（ａ）は、レンチキュラー方式の立体画像表示装置を第２の方向側から見た図である。レンチキュラー方式の立体画像表示装置は、立体視用画像６が表示された表示部１１５に対向するようにレンチキュラーシート２０１が設置される。表示部１１５から出た光は、レンチキュラーシート２０１により、複数の異なる指向方向に屈折されて進行する。
【００１６】
観察者は、ある視点位置から表示部１１５を観察すると、「１」の番号がついた複数のサブ画素５００から出た光を一方の眼で知覚し、「２」の番号がついた複数のサブ画素５０１から出た光を他方の眼で知覚する。図２（ａ）において、観察者の右眼は「１」の番号のサブ画素５００を観察する。観察者の左眼は、「２」の番号がついた複数のサブ画素５０１を観察する。
【００１７】
同じ番号のサブ画素の集合は、一の視差方向から見た視差画像である。すなわち、「１」の番号がついた複数のサブ画素５００の集合は、一の視差方向から見た視差画像であり、「２」の番号がついた複数のサブ画素５０１の集合は、他の視差方向から見た視差画像である。観察者は、このように左右の眼で異なる視差画像を観察することにより、立体視用画像６を知覚する。
【００１８】
図２（ｂ）は、パララックスバリア方式の立体画像表示装置を第２の方向から見た図である。パララックスバリア方式の立体画像表示装置は、立体視用画像６が表示された表示部１１５に対向するように遮光バリア２０２が設置される。表示部１１５から出た光は、遮光バリア２０２により、特定の複数のサブ画素５００から出た光のみ通されて進行する。
【００１９】
観察者は、ある視点位置から表示部１１５を観察すると、「１」の番号がついた複数のサブ画素５００から出た光を一方の眼で知覚し、「２」の番号がついた複数のサブ画素５０１から出た光を他方の眼で知覚する。図２（ｂ）において、観察者の右眼は「１」の番号がついた複数のサブ画素５００を観察する。観察者の左眼は、「２」の番号がついた複数のサブ画素５０１を観察する。観察者は、このように、左右の眼で異なる視差画像を観察することにより、立体視用画像６を知覚する。
【００２０】
図３は、連結画像５と、立体視用画像６とを表す図である。連結画像５とは、複数の視差画像５０を第１の方向に連結させた画像である。連結画像５は、複数のサブ画素データを含む。例えば、連結画像５は、視差番号−４から４までの９視差分の視差画像５０が第１の方向に連結されている。図３において、視差画像５０に付されている番号が、視差番号である。
【００２１】
立体視用画像６とは、観察者がある視点位置から光線制御素子を通して表示部１１５を観察したときに、一方の眼で一の視差画像５０を観察し、他方の眼で他の視差画像５０を観察することができるように、視差画像５０のサブ画素を配置した画像である。
【００２２】
立体視用画像６は、連結画像５のサブ画素データが並び変えられて作られる。具体的な並べ替えの方法については、特許文献２に記載されている。
【００２３】
本実施の形態では、連結画像５を構成する視差画像５０における隣接する２つの画素は、立体視用画像６において、視差数に応じたサブ画素数分だけ、第１の方向に分離されて配置される。
【００２４】
例えば、図３の例では、連結画像５の視差番号「−４」の部分における第２の方向に隣接する画素５ａと画素５ｂは、立体視用画像６では、第１の方向にサブ画素が視差数に応じた分だけ分離されて配置される。第２の方向に隣接する画素５ｂと画素５ｃも、立体視用画像６では、第１の方向にサブ画素が視差数に応じた分だけ分離されて配置される。連結画像５における視差番号「−３」の部分の画素５ｄは、立体視用画像６では、視差番号「−４」の画素５ａと第１の方向に隣接される。
【００２５】
このように、立体視用画像６は、連結画像５のサブ画素データの配置を並べ替えることにより作られる。
【００２６】
また、観察者は、一の視点方向から光線制御素子を通して表示部１１５を観察した場合、第１の方向に隣接する複数のサブ画素を一度に観察できない。そのため、立体視用画像６では、連結画像５において一の画素を構成する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のサブ画素の配置も第１の方向から第２の方向に並び替えられる。
【００２７】
すなわち、立体視用画像６は、連結画像５の１ライン目から数えて３ライン分毎のサブ画素データの中で、サブ画素データが並べ替えられて作られる。
【００２８】
図４は、画像処理回路１のサブ画素データの処理を表すイメージ図である。画像処理回路１は、少なくとも２つの記憶部（第１記憶部１０１と第２記憶部１０２）を備える。他の構成については後述する。
【００２９】
画像処理回路１は、入力部１１４から順々に入力されてくる３ライン分のサブ画素データを、アドレスを指定して、第１記憶部１０１又は第２記憶部１０２の一方に書き込む。次の３ライン分のサブ画素データを、アドレスを指定して、第１記憶部１０１又は第２記憶部１０２の他方に書き込む。
【００３０】
画像処理回路１は、第１記憶部１０１又は第２記憶部１０２の一方へのサブ画素データの書き込み中、第１記憶部１０１又は第２記憶部１０２の他方に書き込まれているサブ画素データを、出力順にアドレスを指定して読み出し表示部１１５に出力する。
【００３１】
画像処理回路１は、以上の処理を交互に繰り返す。
【００３２】
例えば、図４において、第２記憶部１０２への２番目の３ライン分のサブ画素データの書き込み中（（１）の処理）、第１記憶部１０１に既に書き込まれている１番目の３ライン分のサブ画素データを読み出す（（２）の処理）。
【００３３】
これにより、入力された連結画像５が、立体視用画像６として表示部１１５に表示される。
【００３４】
画像処理回路１は、第１記憶部１０１と第２記憶部１０２の他、書き込み部１０と、読み出し部２０とを備える。
【００３５】
書き込み部１０は、第１切替部１１２と、第１選択部１２１と、書き込み制御部１０７と、書き込み用カウンタ１１０とを含む。読み出し部２０は、第２選択部１２２と、第２切替部１１３と、読み出し制御部１０８と、読み出し用カウンタ１１１とを含む。第１選択部１２１は、選択部Ａ１０３と選択部Ｂ１０４とを含む。第２選択部１２２は、選択部Ｃ１０５と選択部Ｄ１０６とを含む。
【００３６】
ここで、第１記憶部１０１は、連結画像５における３ライン分毎のサブ画素データを記憶する。第２記憶部１０２は、連結画像５における次の３ライン分毎のサブ画素データを記憶する。
【００３７】
これにより、書き込み部１０が第１記憶部１０１にサブ画素データを記憶させている間に、読み出し部２０が第２記憶部１０２からサブ画素データを読み出すことを可能にする。
【００３８】
入力部１１４は、連結画像５のサブ画素データを第１切替部１１２に供給する。信号Ｓを書き込み用カウンタ１１０と読み出し用カウンタ１１１とに供給する。信号Ｓとは、書き込み用カウンタ１１０が書き込み制御部１０７を動作させるための書き込み信号ＷＲＣと、読み出し用カウンタ１１１が読み出し制御部１０８を動作させるための読み出し信号ＲＤＣとを作るためのものである。
【００３９】
書き込み用カウンタ１１０は、信号Ｓに基づいて書き込み信号ＷＲＣを作る。書き込み制御部１０７は、書き込み信号ＷＲＣに基づいて、第１切替部１１２と、第１選択部１２１と、第１記憶部１０１又は第２記憶部１０２とを制御し、サブ画素データを予め決められた第１記憶部１０１又は第２記憶部１０２のアドレスに書き込む。
【００４０】
読み出し用カウンタ１１１は、信号Ｓに基づいて読み出し信号ＲＤＣを作る。読み出し制御部１０８は、読み出し信号ＲＤＣに基づいて、第２切替部１１３と、第２選択部１２２と、第１記憶部１０１又は第２記憶部１０２とを制御し、予め決められた第１記憶部１０１又は第２記憶部１０２のアドレスからサブ画素データを読み出す。
【００４１】
第１切替部１１２は、書き込み制御部１０７からの制御に従って、連結画像５のサブ画素データの経路（第１記憶部１０１に向かう第１経路か、第２記憶部１０２に向かう第２経路）を切り替える。
【００４２】
選択部Ａ１０３は、第１記憶部１０１にある記憶素子が複数ある場合に、書き込み制御部１０７からの制御に従い、一のサブ画素データについて、一の記憶素子への経路をつなぐ。選択部Ｂ１０４は、第２記憶部１０２にある記憶素子が複数ある場合に、書き込み制御部１０７からの制御に従い、一のサブ画素データについて、一の記憶素子への経路をつなぐ。
【００４３】
記憶素子とは、例えば、ＳＲＡＭであってよい。
【００４４】
選択部Ｃ１０５は、第１記憶部１０１にある記憶素子が複数ある場合に、読み出し制御部１０８からの制御に従い、一のサブ画素データについて、一の記憶素子への経路をつなぐ。選択部Ｄ１０６は、第２記憶部１０２にある記憶素子が複数ある場合に、読み出し制御部１０８からの制御に従い、一のサブ画素データについて、一の記憶素子への経路をつなぐ。
【００４５】
第２切替部１１３は、読み出し制御部１０８からの制御に従って、立体視用画像６として表示部１１５に出力するサブ画素データの経路（第１記憶部１０１から向かう経路か、第２記憶部１０２から向かう経路）を切り替える。
【００４６】
以下、本実施の形態の詳細について、説明する。
【００４７】
本実施の形態では、第１の方向のサブ画素数が４２００（画素数は１４００）、第２の方向のサブ画素数が１０５０の連結画像５のサブ画素を並び替えて立体視用画像６を作成する場合を例とする。
【００４８】
連結画像５は、複数の画素を含む。各画素は色成分ごとのサブ画素のサブ画素データを含む。入力部１１４は、サブ画素データを第１切替部１１２に供給する。入力部１１４は、信号Ｓを書き込み用カウンタ１１０と読み出し用カウンタ１１１とに供給する。信号Ｓは、クロック信号ＣＬＫと垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣとデータイネーブル信号ＤＥとを含む。
【００４９】
書き込み用カウンタ１１０は、クロック信号ＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥとに基づいた書き込み信号ＷＲＣを、書き込み制御部１０７に出力する。読み出し用カウンタ１１１は、クロック信号ＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥとに基づいた読み出し信号ＲＤＣを、読み出し制御部１０８に出力する。これらについては、後述する。
【００５０】
入力部１１４から供給されるサブ画素データの順番は、通常、連結画像５の最上のラインから、下方に向かう順番である。そして、一のライン内では、図４における連結画像５に向かって左から右に向かう順番である。
【００５１】
第１切替部１１２は、書き込み制御部１０７による制御に従って、入力部１１４から順々に入力されるサブ画素データの経路（第１経路か、第２経路）を切り替える。第１切替部１１２は、例えば、２入力１出力型のマルチプレクサ（ＭＵＸ）（不図示）であってよい。本実施の形態において、第１切替部１１２は、書き込み制御部１０７により制御され、順々に入力されるサブ画素データの経路を、３ライン毎に、交互に切り替えている。これにより、連結画像５のサブ画素データは、３ライン分毎に、第１経路と第２経路とに交互に分けられる。例えば、連結画像５の１〜３ライン目のサブ画素データは、第１の経路をたどる。連結画像５の４〜６ライン目のサブ画素データは、第１の経路をたどる。連結画像５の７〜９ライン目のサブ画素データは、第１の経路をたどる。
【００５２】
第１経路に存在する、選択部Ａ１０３、第１記憶部１０１、選択部Ｃ１０５について説明する。第２経路に存在する、選択部Ｂ１０４、第２記憶部１０２、選択部Ｄ１０６については、選択部Ａ１０３、第１記憶部１０１、選択部Ｃ１０５の場合と同様のため省略する。
【００５３】
図５は、第１選択部における、選択部Ａ１０３と第１記憶部１０１と選択部Ｃ１０５の具体例を表すブロック図である。第１記憶部１０１は複数の記憶素子を含む。本実施の形態では、第１記憶部１０１は、６つの記憶素子（第１記憶素子１０１ａと、第２記憶素子１０１ｂと、第３記憶素子１０１ｃと、第４記憶素子１０１ｄと、第５記憶素子１０１ｅと、第６記憶素子１０１ｆ）を並列に備える。各々の記憶素子の容量は、同じであってよい。
【００５４】
本実施の形態では、記憶素子の数を６つとしたがこれに限られない。すなわち、第１記憶部１０１は、３ライン分のサブ画素データを記憶することが可能な容量を有していればよい。記憶素子の容量については、後述する。
【００５５】
選択部Ａ１０３は、第１記憶部１０１に含まれる記憶素子と同数のマルチプレクサ（ＭＵＸ）を含む。選択部Ａ１０３は、第１ＭＵＸ１０３ａと、第２ＭＵＸ１０３ｂと、第３ＭＵＸ１０３ｃと、第４ＭＵＸ１０３ｄと、第５ＭＵＸ１０３ｅと、第６ＭＵＸ１０３ｆとを含む。一のＭＵＸは、一の記憶素子に接続される。
【００５６】
選択部Ｃ１０５は、第１記憶部１０１に含まれる記憶素子と同数の逆マルチプレクサ（ＤＥＭＵＸ）を含む。選択部Ｃ１０５は、第１ＤＥＭＵＸ１０５ａと、第２ＤＥＭＵＸ１０５ｂと、第３ＤＥＭＵＸ１０５ｃと、第４ＤＥＭＵＸ１０５ｄと、第５ＤＥＭＵＸ１０５ｅと、第６ＤＥＭＵＸ１０５ｆとを含む。一のＤＥＭＵＸは、一の記憶素子に接続される。
【００５７】
各々のＭＵＸは書き込み制御部１０７に接続されている。各々のＤＥＭＵＸは読み出し制御部１０８に接続されている。各々の記憶素子は、書き込み制御部１０７と読み出し制御部１０８に接続されている。
【００５８】
選択部Ａにおける、ＭＵＸについて説明する。本実施の形態では、６入力１出力型のＭＵＸが用いられる。図６は、選択部Ａにおける、第１ＭＵＸ１０３ａを説明する図である。他のＭＵＸについても、第１ＭＵＸ１０３ａと同様である。
【００５９】
第１ＭＵＸ１０３ａにおける各々の入力（入力Ａ〜入力Ｆ）には、サブ画素データが、入力部１１４から入力された順番にサブ画素データが入力される。例えば、入力Ａには、（Ｒ，１，１）のサブ画素データが入力される。入力Ｂには、（Ｇ，１，１）のサブ画素データが入力される。入力Ｃには、（Ｂ，１，１）のサブ画素データが入力される。入力Ｄには、（Ｒ，１，２）のサブ画素データが入力される。入力Ｅには、（Ｇ，１，２）のサブ画素データが入力される。入力Ｆには、（Ｂ，１，２）のサブ画素データが入力される。
【００６０】
ここで、（Ｒ，１，１）とは、連結画像５における１ライン目の１列目のＲのサブ画素データである。（Ｇ，１，１）とは、連結画像５における１ライン目の１列目のＧのサブ画素データである。（Ｂ，１，１）とは、連結画像５における１ライン目の１列目のＢのサブ画素データである。（Ｒ，１，２）とは、連結画像５における１ライン目の２列目のＲのサブ画素データである。（Ｇ，１，２）とは、連結画像５における１ライン目の２列目のＧのサブ画素データである。（Ｂ，１，２）とは、連結画像５における１ライン目の２列目のＢのサブ画素データである。
【００６１】
第２ＭＵＸ１０５ｂ〜第６ＭＵＸ１０５ｆにおいても、同様のサブ画素データが入力される。
【００６２】
本実施の形態では、選択部Ａ１０３は６つのＭＵＸを備えているため、各々のＭＵＸが、書き込み制御部１０７からの制御に従って、異なる入力（入力Ａ〜入力Ｆ）を選択することにより、６つのサブ画素データを一度に第１記憶部１０１に送ることができる。
【００６３】
例えば、（Ｒ，１，１）のサブ画素データは、第１ＭＵＸ１０３ａから第１記憶素子１０１ａに送られる。（Ｇ，１，１）のサブ画素データは、第２ＭＵＸ１０３ｂから第２記憶素子１０１ｂに送られる。（Ｂ，１，１）のサブ画素データは、第３ＭＵＸ１０３ｃから第３記憶素子１０１ｃに送られる。（Ｒ，１，２）のサブ画素データは、第４ＭＵＸ１０３ｄから第４記憶素子１０１ｄに送られる。（Ｇ，１，２）のサブ画素データは、第５ＭＵＸ１０３ｅから第５記憶素子１０１ｅに送られる。（Ｂ，１，２）のサブ画素データは、第６ＭＵＸ１０３ｆから第６記憶素子１０１ｆに送られる。
【００６４】
記憶素子について説明する。本実施の形態では、水平方向のサブ画素数が４２００（画素数は１４００）である連結画像５の３ライン分の画像データを、第１記憶部１０１に記憶させている間、第２記憶部１０２からは３ライン分の画像データを読み出す。連結画像５の３ライン分の画像データを、第２記憶部１０２に記憶させている間、第１記憶部１０１からは３ライン分の画像データを読み出す。これを交互に繰り返す。そして、第１記憶部１０１と、第２記憶部１０２は、各々６つの記憶素子を備えている。このため、一の記憶素子に要するアドレスＡＤＲは、ＡＤＲ＞１２６００（４２００×３／６）を満たす必要がある。そのため、一の記憶素子に必要なアドレスＡＤＲは、少なくとも１２ビットとなる。本実施の形態では、各々のサブ画素データのデータ幅は６ビット（６４階調）であるので、一の記憶素子に必要な容量は、２４５７６（２＾１２×６）ビットとなる。「２＾１２」とは、２の１２乗を表している。
【００６５】
記憶素子は、接続されたＭＵＸから送られてきたサブ画素データを、書き込み制御部１０７によって指定されたアドレスに記憶する。
【００６６】
書き込み制御部１０７は、入力部１１４から順々に入力されるサブ画素データの記憶先となるアドレスを決定している。記憶素子は、読み出し制御部１０７によって指定されたアドレスにあるサブ画素データを、各々接続されたＤＥＭＵＸに出力する。
【００６７】
選択部Ｃにおける、ＤＥＭＵＸについて説明する。本実施の形態では、１入力６出力型のＤＥＭＵＸが用いられる。図７は、選択部Ｃにおける、第１ＤＥＭＵＸ１０５ａを説明する図である。他の出力（出力Ａ〜出力Ｆ）からは、読み出し制御部１０８による制御に従って、異なるサブ画素データが出力される。
【００６８】
そして、表示部１１５に出力させる順番を出力Ａ→出力Ｂ→出力Ｃ→出力Ｄ→出力Ｅ→出力Ｆ等とすることにより、各々の記憶素子から各々のＤＥＭＵＸに出力された異なるサブ画素データの表示部１１５に出力する順番を、読み出し制御部１０８は制御することができる。
【００６９】
以上、第１経路に存在する、選択部Ａ１０３、第１記憶部１０１、選択部Ｃ１０５について説明した。第２経路に存在する、選択部Ｂ１０４、第２記憶部１０２、選択部Ｄ１０６についても同様である。
【００７０】
第２切替部１１３は、読み出し制御部１０８からの制御に従って、表示部１１５に出力するサブ画素データの経路（第１経路か、第２経路）を切り替える。第２切替部１１３は、例えば、１入力２出力型の逆マルチプレクサ（ＤＥＭＵＸ）（不図示）であってよい。
【００７１】
第２切替部１１３は、第１切替部１１２が選択した経路とは異なる経路から、サブ画素データを表示部１１５に出力させるように、読み出し制御部１０８により制御される。例えば、書き込み制御部１０７の制御により、第１切替部１１２が第１経路を選択し、サブ画素データが第１記憶部１０１に書き込まれている間、第２切替部１１３は、読み出し制御部１０８の制御により、第２経路を選択し、第２記憶部１０２から読みだされたサブ画素データを表示部１１５に出力させる。
【００７２】
図８は、書き込み用カウンタ１１０と、読み出し用カウンタ１１１と、書き込み制御部１０７と、読み出し制御部１０８とを表すブロック図である。書き込み用カウンタ１１０は、信号Ｓのうち、クロック信号ＣＬＫと、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、データイネーブル信号ＤＥとを用いて、書き込み信号ＷＲＣを作る。
【００７３】
読み出し用カウンタ１１０は、信号Ｓのうち、クロック信号ＣＬＫと、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、データイネーブル信号ＤＥとを用いて、読み出し信号ＲＤＣを作る。
【００７４】
書き込み信号ＷＲＣは、第１カウント信号と第２カウント信号とを含む。読み出し信号ＲＤＣは第３カウント信号と第４カウント信号とを含む。
【００７５】
第１カウント信号は、書き込み制御部１０７がサブ画素データの１つ分を書き込むのに用いられる。第２カウント信号は、書き込み制御部１０７が、３ライン分のサブ画素データを書き込むのに用いられる。第３カウント信号は、読み出し制御部１０８がサブ画素データの１つ分を読み出すのに用いられる。第４カウント信号は、読み出し制御部１０８が、３ライン分サブ画素データを読み出すのに用いられる。
【００７６】
書き込み用カウンタ１１０は、クロック信号ＣＬＫと書き込み信号ＷＲＣを書き込み制御部１０７に出力する。読み出し用カウンタ１１１は、クロック信号ＣＬＫと読み出し信号ＲＤＣを書き込み制御部１０７に出力する。
【００７７】
図９及び図１０は、書き込み用カウンタ１１０及び読み出し用カウンタ１１１のタイムチャートを表す図である。ただし、図１１におけるクロック信号ＣＬＫのタイムスケールは、他の信号のタイムスケールと異なる。
【００７８】
データイネーブル信号ＤＥは、水平同期信号ＨＳＹＮＣのＨＩＧＨの期間中に立ち上がり、ＨＩＧＨの期間中に立ち下がる。
【００７９】
書き込み用カウンタ１１０は、データイネーブル信号ＤＥの立ち上がりの回数をカウントした値である第２カウント信号を作る。書き込み用カウンタ１１０は、データイネーブル信号ＤＥのＨＩＧＨ期間におけるクロック（ＣＬＫ）の立ち上がりの回数をカウントした値である第１カウント信号を作る。
【００８０】
読み出し用カウンタ１１１は、データイネーブル信号ＤＥの立ち上がりの回数をカウントした値である第３カウント信号を作る。読み出し用カウンタ１１１は、データイネーブル信号ＤＥのＨＩＧＨ期間におけるクロック（ＣＬＫ）の立ち上がりの回数をカウントした値である第４カウント信号を作る。
【００８１】
第１カウント信号及び第３カウント信号は、データイネーブル信号ＤＥのＨＩＧＨ期間を３個カウントする（０→１→２の繰り返し）ようにしている。また、１ラインのサブ画素数は４２００のため、第３カウント信号及び第４カウント信号は４２００までカウントできるようにしている。
【００８２】
また、読み出し信号ＲＤＣは、書き込み信号ＷＲＣに対し、データイネーブル信号ＤＥの３個分だけ、遅れて出力されるようにしている。
【００８３】
図１１は、書き込み制御部１０７を表すブロック図である。書き込み制御部１０７は、第１切替部制御部１４０１と、第１選択部制御部１４０２と、記憶部制御部１４０３と、アドレス指定部１３０１とを含む。
【００８４】
アドレス指定部１３０１は、入力部１１４から順々に入力されるサブ画素データの書き込み先となる、第１記憶部１０１又は第２記憶部１０２における記憶素子のアドレスを指定するものである。例えば、アドレス指定部１３０１は、サブ画素データの書き込み先が示されたルックアップテーブルであってよい。その場合、アドレス指定部１３０１は、各々のサブ画素データを書き込むアドレスを予め計算しておいたものをテーブルとして持つ。
【００８５】
第１切替部制御部１４０１は、第１カウント信号がリセットされるごとに、第１切替部１１２を切り替える。
【００８６】
第１選択部制御部１４０２は、第２カウント信号とアドレス指定部１３０１とを用いて、第１選択部１２１における選択部Ａ１０３及び選択部Ｂ１０４の各々のＭＵＸを制御する。
【００８７】
記憶部制御部１４０３は、第２カウント信号とアドレス指定部１３０１とを用いて、第１記憶部１０１又は第２記憶部１０２の記憶素子のアドレスに、サブ画素データを書き込む。
【００８８】
図１２は、読み出し制御部１０８の構成を表すブロック図である。読み出し制御部１０８は、第２切替部制御部１５０１と、第２選択部制御部１５０２と、記憶部制御部１５０３と、アドレス指定部１３０２とを含む。
【００８９】
アドレス指定部１３０２は、表示部１１５に出力するサブ画素データの読み出し先となる、第１記憶部１０１又は第２記憶部１０２における記憶素子のアドレスを指定するものである。例えば、アドレス指定部１３０２は、サブ画素データの読み出し先が示されたルックアップテーブルであってよい。その場合、アドレス指定部１３０２は、各々のサブ画素データを読み出すアドレスを予め計算しておいたものをテーブルとして持つ。
【００９０】
第２切替部制御部１５０１は、第３カウント信号がリセットされるごとに、第２切替部１１３を切り替える。
【００９１】
第２選択部制御部１５０２は、第４カウント信号とアドレス指定部１３０２とを用いて、第２選択部１２２における選択部Ｃ１０５及び選択部Ｄ１０６の、各々のＭＵＸを制御する。
【００９２】
記憶部制御部１５０３は、第４カウント信号とアドレス指定部１３０２とを用いて、第１記憶部１０１又は第２記憶部１０２の記憶素子のアドレスから、サブ画素データを読み出す。
【００９３】
なお、アドレス指定部１３０１とアドレス指定部１３０２は、ルックアップテーブルでなくてもよい。例えば、アドレス指定部１３０１とアドレス指定部１３０２は、サブ画素データの書き込み先のアドレス、読み出し先のアドレスを表示部１１５の仕様に基づいて計算する機能を有するものであってもよい。
【００９４】
本実施の形態では、アドレス指定部１３０１に従って書き込み部１０が、入力されたサブ画素データを第１記憶部１０１又は第２記憶部１０２に書き込み、アドレス指定部１３０２に従って読み出し部１０２が出力するサブ画素データを読み出すことにより、連結画像５が立体視用画像６となる。
【００９５】
本実施の形態では、書き込み制御部１０７のみが、サブ画素データをランダムアクセスにより第１記憶部１０１又は第２記憶部１０２に書き込み、読み出し制御部１０８は書き込まれたサブ画素データを逐次的に（例えば、第１記憶素子１０１ａの先頭のアドレスから順番に）読み出し、表示部１１５に出力してもよい。この場合、読み出し制御部１０８における並べ替え用テーブル１３０２が不要となり、回路構成をより単純にすることができる。
【００９６】
また、書き込み制御部１０７は入力部１１４から入力された順番に、逐次的に（例えば、第１記憶素子１０１ａの先頭のアドレスから順番に）書き込み、読み出し制御部１０８のみが、サブ画素データをランダムアクセスにより第１記憶部１０１又は第２記憶部１０２から読み出して、表示部１１５に出力してもよい。この場合、読み出し制御部１０８における並べ替え用テーブル１３０１が不要となり、回路構成をより単純にすることができる。
【００９７】
これにより、本実施の形態では、高速に画像の並べ替えを行なうことが可能となる。
【符号の説明】
【００９８】
１  画像処理回路
１０  書き込み部
２０  読み出し部
１０１  第１記憶部
１０２  第２記憶部
１０３  選択部Ａ
１０４  選択部Ｂ
１０５  選択部Ｃ
１０６  選択部Ｄ
１０７  書き込み制御部
１０８  読み出し制御部
１１０  書き込み用カウンタ
１１１  読み出し用カウンタ
１１２  第１切替部
１１３  第２切替部
１１４  入力部
１１５  表示部
１２１  第１選択部
１２２  第２選択部
１３０１、１３０２  アドレス指定部
１４０１  第１切替部制御部
１４０２  第１選択部制御部
１４０３、１５０３  記憶部制御部
１５０１  第２切替部制御部
１５０２  第２選択部制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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