(57)【要約】【課題】半導体チップ占有面積を削減して高精度化して低消費電力とする。【解決手段】光ディスク装置に搭載可能な半導体集積回路は光ピックアップの受光素子の第１〜第４受光出力信号Ａ、Ｂ、Ｃ、Ｄを受信して、記録可能ディスクのウォブル検出用のウォブル信号生成回路３３と記録不可ディスクのトラッキング用の差動位相検出信号(ＤＰＤ)生成回路３４と２個のＡ／Ｄ変換器４２ａ、ｂと演算回路４１を具備する。２個のＡ／Ｄ変換器に第１〜第４受光出力信号が選択的に供給され、第１動作モードの演算回路４１は第１加算出力信号Ａ＋Ｃと第２加算出力信号Ｂ＋Ｄを生成してＤＰＤ生成回路３４はデジタル位相比較信号を生成して、第２動作モードの演算回路４１は第３加算出力信号Ａ＋Ｄと第４加算出力信号Ｂ＋Ｃを生成してウォブル信号生成回路３３はデジタルウォブル信号を生成する。【選択図】図７
2011233192.tif 000002
【特許請求の範囲】
【請求項１】
光ピックアップを有する光ディスク装置に搭載可能な半導体集積回路であって、
前記半導体集積回路は、前記光ピックアップの受光素子の４個の受光領域からの第１受光出力信号と第２受光出力信号と第３受光出力信号と第４受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、２個のＡ／Ｄ変換器と演算回路との従属接続を更に具備して、
前記２個のＡ／Ｄ変換器には、前記受光素子からの出力される前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号が選択的に供給可能とされ、
前記演算回路は、第１動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号との第１加算出力信号と、前記第２受光出力信号と前記第４受光出力信号との第２加算出力信号を生成可能とされ、
前記演算回路は、第２動作モードに設定されることによって、前記第１受光出力信号と前記第４受光出力信号との第３加算出力信号と、前記第２受光出力信号と前記第３受光出力信号との第４加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第１動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用するデジタル位相比較信号を生成する半導体集積回路。
【請求項２】
請求項１において、
前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用する第１デジタル加算演算と前記第２動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用する第２デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備する半導体集積回路。
【請求項３】
請求項２において、
再生専用のＢＤ−ＲＯＭのディスクが前記光ディスク装置に装着された場合には、前記ＢＤ−ＲＯＭのディスクに記録されたＲＯＭマークを検出するために、前記ＢＤ−ＲＯＭのディスクのトラッキングエラー信号検出のために前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第２動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ＲＯＭマークの検出とが、交互に実行される半導体集積回路。
【請求項４】
請求項３において、
前記演算回路は、前記第１動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号との第１アナログ加算による前記第１加算出力信号と、前記第２受光出力信号と前記第４受光出力信号との第２アナログ加算による前記第２加算出力信号を生成可能とされ、
前記演算回路は、前記第２動作モードに設定されることによって、前記第１受光出力信号と前記第４受光出力信号との第３アナログ加算による前記第３加算出力信号と、前記第２受光出力信号と前記第３受光出力信号との第４アナログ加算による前記第４加算出力信号を生成可能とされ、
前記第１動作モードでは、前記演算回路から生成される前記第１加算出力信号と前記第２加算出力信号とは前記２個のＡ／Ｄ変換器のアナログ入力端子に供給され、前記２個のＡ／Ｄ変換器のデジタル出力端子に生成される第１デジタル加算出力信号と第２デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第２動作モードでは、前記演算回路から生成される前記第３加算出力信号と前記第４加算出力信号とは前記２個のＡ／Ｄ変換器の前記アナログ入力端子に供給され、前記２個のＡ／Ｄ変換器の前記デジタル端子出力に生成される第３デジタル加算出力信号と第４デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される半導体集積回路。
【請求項５】
請求項４において、
前記第１動作モードに設定された前記演算回路によって生成される前記第１加算出力信号と前記第２動作モードに設定された前記演算回路によって生成される前記第３加算出力信号とがそれぞれ供給可能とされた第１セレクタと、前記第１動作モードに設定された前記演算回路によって生成される前記第２加算出力信号と前記第２動作モードに設定された前記演算回路によって生成される前記第４加算出力信号とがそれぞれ供給可能とされた第２セレクタとを前記演算回路が含むものであり、
前記第１セレクタと前記第２セレクタとの出力端子は、前記２個のＡ／Ｄ変換器の前記アナログ入力端子に接続された半導体集積回路。
【請求項６】
請求項５において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項７】
請求項３において、
前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号または前記第４受光出力信号とは交互に前記２個のＡ／Ｄ変換器の一方のＡ／Ｄ変換器の入力端子に供給され、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第２受光出力信号と前記第４受光出力信号または前記第３受光出力信号とは交互に前記２個のＡ／Ｄ変換器の他方のＡ／Ｄ変換器の入力端子に供給され、
前記演算回路は、前記一方のＡ／Ｄ変換器の出力端子から交互に生成される第１受光デジタル信号と第３受光デジタル信号または第４受光デジタル信号とをデジタル加算することによって第１デジタル加算出力信号または第３デジタル加算出力信号を出力して、前記他方のＡ／Ｄ変換器の出力端子から交互に生成される第２受光デジタル信号と第４受光デジタル信号または第３受光デジタル信号とをデジタル加算することによって第２デジタル加算出力信号または第４デジタル加算出力信号を出力する半導体集積回路。
【請求項８】
請求項７において、
前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第１サンプルホールド回路と、第２サンプルホールド回路と、第３サンプルホールド回路と、第４サンプルホールド回路と、第１セレクタと、第２セレクタとを含み、
前記第１サンプルホールド回路の出力端子と前記第３サンプルホールド回路の出力端子とは前記第１セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第２サンプルホールド回路の出力端子と前記第４サンプルホールド回路の出力端子とは前記第２セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第１セレクタの出力端子は前記一方のＡ／Ｄ変換器の前記入力端子に接続され、前記第２セレクタの出力端子は前記他方のＡ／Ｄ変換器の前記入力端子に接続され、
前記第１動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の入力端子と前記第２サンプルホールド回路の入力端子と前記第３サンプルホールド回路の入力端子と前記第４サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第１動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第１動作モードのホールド期間で、前記第３サンプルホールド回路の前記出力端子の第３受光ホールド信号と前記第４サンプルホールド回路の前記出力端子の第４受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の前記入力端子と前記第２サンプルホールド回路の前記入力端子と前記第４サンプルホールド回路の前記入力端子と前記第３サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第２動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の前記第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の前記第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードのホールド期間で、前記第４サンプルホールド回路の前記出力端子の前記第４受光ホールド信号と前記第３サンプルホールド回路の前記出力端子の前記第３受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給される半導体集積回路。
【請求項９】
請求項８において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項１０】
請求項３において、
前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号は交互に前記２個のＡ／Ｄ変換器の一方のＡ／Ｄ変換器の入力端子に供給され、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第２受光出力信号と前記第４受光出力信号は交互に前記２個のＡ／Ｄ変換器の他方のＡ／Ｄ変換器の入力端子に供給され、
前記演算回路は、前記一方のＡ／Ｄ変換器の出力端子から生成される第１受光デジタル信号と第３受光デジタル信号または前記他方のＡ／Ｄ変換器の出力端子からを生成される第４受光デジタル信号をデジタル加算することによって第１デジタル加算出力信号または第３デジタル加算出力信号を出力して、または、第１受光デジタル信号と第３受光デジタル信号または第４受光デジタル信号をデジタル加算せずに、第１受光デジタル信号と第３受光デジタル信号または第４受光デジタル信号を直接出力して、前記他方のＡ／Ｄ変換器の出力端子から生成される第２受光デジタル信号と第４受光デジタル信号または前記一方のＡ／Ｄ変換器の出力端子から生成される第３受光デジタル信号をデジタル加算することによって第２デジタル加算出力信号または第４デジタル加算出力信号を出力して、または、第２受光デジタル信号と第４受光デジタル信号または第３受光デジタル信号をデジタル加算せずに、第２受光デジタル信号と第４受光デジタル信号または第３受光デジタル信号を直接出力する半導体集積回路。
【請求項１１】
請求項１０において、
前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第１サンプルホールド回路と、第２サンプルホールド回路と、第３サンプルホールド回路と、第４サンプルホールド回路と、第１セレクタと、第２セレクタとを含み、
前記第１サンプルホールド回路の出力端子と前記第３サンプルホールド回路の出力端子とは前記第１セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第２サンプルホールド回路の出力端子と前記第４サンプルホールド回路の出力端子とは前記第２セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第１セレクタの出力端子は前記一方のＡ／Ｄ変換器の前記入力端子に接続され、前記第２セレクタの出力端子は前記他方のＡ／Ｄ変換器の前記入力端子に接続され、
前記第１動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の入力端子と前記第２サンプルホールド回路の入力端子と前記第３サンプルホールド回路の入力端子と前記第４サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第１動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第１動作モードのホールド期間で、前記第１サンプルホールド回路の前記出力端子の第３受光ホールド信号と前記第２サンプルホールド回路の前記出力端子の第４受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の前記入力端子と前記第２サンプルホールド回路の前記入力端子と前記第３サンプルホールド回路の前記入力端子と前記第４サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第２動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の前記第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の前記第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードのホールド期間で、前記第１サンプルホールド回路の前記出力端子の第３受光ホールド信号と前記第２サンプルホールド回路の前記出力端子の第４受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給される半導体集積回路。
【請求項１２】
請求項１０において、
前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて前記出力端子の第１受光ホールド信号と前記出力端子の第２受光ホールド信号と前記出力端子の第３受光ホールド信号と前記出力端子の第４受光ホールド信号をそれぞれ前記差動位相検出方式信号生成回路に出力し、前記差動位相検出方式信号生成回路を使用して、前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成する半導体集積回路。
【請求項１３】
光ピックアップと半導体集積回路とを搭載する光ディスク装置であって、
前記半導体集積回路は、前記光ピックアップの受光素子の４個の受光領域からの第１受光出力信号と第２受光出力信号と第３受光出力信号と第４受光出力信号とを受信可能とされ、
前記半導体集積回路は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路とを具備して、
前記半導体集積回路は、２個のＡ／Ｄ変換器と演算回路との従属接続を更に具備して、
前記２個のＡ／Ｄ変換器には、前記受光素子からの出力される前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号が選択的に供給可能とされ、
前記演算回路は、第１動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号との第１加算出力信号と、前記第２受光出力信号と前記第４受光出力信号との第２加算出力信号を生成可能とされ、
前記演算回路は、第２動作モードに設定されることによって、前記第１受光出力信号と前記第４受光出力信号との第３加算出力信号と、前記第２受光出力信号と前記第３受光出力信号との第４加算出力信号を生成可能とされ、
前記ウォブル信号生成回路は、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用するデジタル減算演算の実行によりデジタルウォブル信号を生成するものであり、
前記差動位相検出方式信号生成回路は、前記第１動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用するデジタル位相比較信号を生成する光ディスク装置。
【請求項１４】
請求項１３において、
前記半導体集積回路は、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用する第１デジタル加算演算と前記第２動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用する第２デジタル加算演算との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路を更に具備するものである光ディスク装置。
【請求項１５】
請求項１４において、
再生専用のＢＤ−ＲＯＭのディスクが前記光ディスク装置に装着された場合には、前記半導体集積回路では、前記ＢＤ−ＲＯＭのディスクに記録されたＲＯＭマークを検出するために、前記ＢＤ−ＲＯＭのディスクのトラッキングエラー信号検出のために前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを使用する前記差動位相検出方式信号生成回路による前記デジタル位相比較信号の生成と、前記第２動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを使用する前記ウォブル信号生成回路による前記デジタル減算演算の実行による前記ＲＯＭマークの検出とが、交互に実行されるものである光ディスク装置。
【請求項１６】
請求項１５において、
前記演算回路は、前記第１動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号との第１アナログ加算による前記第１加算出力信号と、前記第２受光出力信号と前記第４受光出力信号との第２アナログ加算による前記第２加算出力信号を生成可能とされ、
前記演算回路は、前記第２動作モードに設定されることによって、前記第１受光出力信号と前記第４受光出力信号との第３アナログ加算による前記第３加算出力信号と、前記第２受光出力信号と前記第３受光出力信号との第４アナログ加算による前記第４加算出力信号を生成可能とされ、
前記第１動作モードでは、前記演算回路から生成される前記第１加算出力信号と前記第２加算出力信号とは前記２個のＡ／Ｄ変換器のアナログ入力端子に供給され、前記２個のＡ／Ｄ変換器のデジタル出力端子に生成される第１デジタル加算出力信号と第２デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路とのデジタル入力端子に供給される。
前記第２動作モードでは、前記演算回路から生成される前記第３加算出力信号と前記第４加算出力信号とは前記２個のＡ／Ｄ変換器の前記アナログ入力端子に供給され、前記２個のＡ／Ｄ変換器の前記デジタル端子出力に生成される第３デジタル加算出力信号と第４デジタル加算出力信号とは前記ウォブル信号生成回路と前記差動位相検出方式信号生成回路と前記振幅補正検出回路との前記デジタル入力端子に供給される光ディスク装置。
【請求項１７】
請求項１６において、
前記第１動作モードに設定された前記演算回路によって生成される前記第１加算出力信号と前記第２動作モードに設定された前記演算回路によって生成される前記第３加算出力信号とがそれぞれ供給可能とされた第１セレクタと、前記第１動作モードに設定された前記演算回路によって生成される前記第２加算出力信号と前記第２動作モードに設定された前記演算回路によって生成される前記第４加算出力信号とがそれぞれ供給可能とされた第２セレクタとを前記演算回路が含むものであり、
前記第１セレクタと前記第２セレクタとの出力端子は、前記２個のＡ／Ｄ変換器の前記アナログ入力端子に接続されたものである光ディスク装置。
【請求項１８】
請求項１７において、
前記半導体集積回路は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニットを更に具備して、
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路の前記演算動作に基づいて生成される前記第１加算出力信号と前記第２加算出力信号とを前記差動位相検出方式信号生成回路は使用して前記デジタル位相比較信号を生成して、
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニットが判別した場合には、前記中央処理ユニットは前記演算回路を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路の演算動作に基づいて生成される前記第３加算出力信号と前記第４加算出力信号とを前記ウォブル信号生成回路は使用して前記デジタル減算演算の前記実行により前記デジタルウォブル信号を生成するものである光ディスク装置。
【請求項１９】
請求項１５において、
前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第１受光出力信号と前記第３受光出力信号または前記第４受光出力信号とは交互に前記２個のＡ／Ｄ変換器の一方のＡ／Ｄ変換器の入力端子に供給され、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第２受光出力信号と前記第４受光出力信号または前記第３受光出力信号とは交互に前記２個のＡ／Ｄ変換器の他方のＡ／Ｄ変換器の入力端子に供給され、
前記演算回路は、前記一方のＡ／Ｄ変換器の出力端子から交互に生成される第１受光デジタル信号と第３受光デジタル信号または第４受光デジタル信号とをデジタル加算することによって第１デジタル加算出力信号または第３デジタル加算出力信号を出力して、前記他方のＡ／Ｄ変換器の出力端子から交互に生成される第２受光デジタル信号と第４受光デジタル信号または第３受光デジタル信号とをデジタル加算することによって第２デジタル加算出力信号または第４デジタル加算出力信号を出力するものである光ディスク装置。
【請求項２０】
請求項１９において、
前記半導体集積回路は、前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに接続された前処理回路を更に具備して、
前記前処理回路は、第１サンプルホールド回路と、第２サンプルホールド回路と、第３サンプルホールド回路と、第４サンプルホールド回路と、第１セレクタと、第２セレクタとを含み、
前記第１サンプルホールド回路の出力端子と前記第３サンプルホールド回路の出力端子とは前記第１セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第２サンプルホールド回路の出力端子と前記第４サンプルホールド回路の出力端子とは前記第２セレクタの一方の入力端子と他方の入力端子とにそれぞれ接続され、
前記第１セレクタの出力端子は前記一方のＡ／Ｄ変換器の前記入力端子に接続され、前記第２セレクタの出力端子は前記他方のＡ／Ｄ変換器の前記入力端子に接続され、
前記第１動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の入力端子と前記第２サンプルホールド回路の入力端子と前記第３サンプルホールド回路の入力端子と前記第４サンプルホールド回路の入力端子とにそれぞれ供給され、
前記第１動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第１動作モードのホールド期間で、前記第３サンプルホールド回路の前記出力端子の第３受光ホールド信号と前記第４サンプルホールド回路の前記出力端子の第４受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードでは、前記第１受光出力信号と前記第２受光出力信号と前記第３受光出力信号と前記第４受光出力信号とは、前記第１サンプルホールド回路の前記入力端子と前記第２サンプルホールド回路の前記入力端子と前記第４サンプルホールド回路の前記入力端子と前記第３サンプルホールド回路の前記入力端子とにそれぞれ供給され、
前記第２動作モードのサンプル期間で、前記第１サンプルホールド回路の前記出力端子の前記第１受光サンプル信号と前記第２サンプルホールド回路の前記出力端子の前記第２受光サンプル信号とはそれぞれ前記第１セレクタの前記一方の入力端子および前記出力端子と前記第２セレクタの前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給され、
前記第２動作モードのホールド期間で、前記第４サンプルホールド回路の前記出力端子の前記第４受光ホールド信号と前記第３サンプルホールド回路の前記出力端子の前記第３受光ホールド信号とはそれぞれ前記第１セレクタの前記他方の入力端子および前記出力端子と前記第２セレクタの前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器の前記入力端子と前記他方のＡ／Ｄ変換器の前記入力端子とに供給されるものである光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびそれを搭載した光ディスク装置に関し、特に、半導体チップ占有面積を削減して高精度化して低消費電力とするのに有効な技術に関するものである。
【背景技術】
【０００２】
光ディスクはＣＤ(Compact Disk)、ＤＶＤ(Digital Versatile Disk)、ＢＤ(Blu-Ray Disk)等と多様化され、光ディスクの記録・再生のための光ディスク装置のシステム構成は複雑となっている。また光ディスク装置に搭載される半導体集積回路は、コストダウンと低消費電力化とが要求される一方、多様化されたディスクの記録・再生が必要になっている。
【０００３】
光ディスク装置に搭載される半導体集積回路は、光ディスクピックアップ受光素子から出力された電気信号からトラッキングサーボとフォーカスサーボのサーボエラー信号を生成するサーボエラー信号生成回路と上述の電気信号から光ディスク上の物理アドレス情報およびディスク回転制御、記録データのタイミングに使用するウォブル信号を生成するウォブル信号生成回路とを内蔵する。
【０００４】
光ディスクの情報再生の場合には、半導体レーザ発光素子から出射された光ビームを光ディスクの所定のトラックに追従させるトラックサーボ(トラッキングサーボ)や、光ディスクの記録面に焦点を整合するフォーカスサーボや、光ディスクの回転速度を制御する速度サーボ等の制御が必要となる。
【０００５】
トラッキングエラー信号には、２種類の方式が存在するものであり、第１番目はＢＤ−ＲＯＭ、ＤＶＤ−ＲＯＭの規格で推奨された再生用の差動位相検出(ＤＰＤ：Differential Phase Detection)方式であり、第２番目は光ディスク装置の記録およびＣＤ−ＲＯＭ等のディスクの再生で使用されている差動プッシュプル(ＤＰＰ：Differential Push-Pull)方式である。特に差動位相検出(ＤＰＤ)方式は、ＢＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのように、既に再生データが書き込まれており、記録不可となっているディスクの規格で推奨された検出方式であり、この方式はディスク上の高周波再生データをベースに検出するので、半導体集積回路には高速信号処理が必要とされる。
【０００６】
下記特許文献１には、光ディスクのトラック方向軸と直交軸方向とによって分割される受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの出力信号を使用するＤＰＤ信号生成装置が記載されている。第１位相比較器は領域Ａの２値化信号と領域Ｂの２値化信号との位相差を検出して、第２位相比較器は領域Ｃの２値化信号と領域Ｄの２値化信号との位相差を検出する。第１位相比較器の検出結果と第２位相比較器の検出結果とは加算回路によって加算され、加算結果はローパスフィルタを介してサーボ制御部に供給される。
【０００７】
下記特許文献２に、光ディスクの受光素子の４つの分割領域Ａ、Ｂ、Ｃ、Ｄの出力信号を使用するＤＰＤ法によるトラッキングエラー検出回路が記載されている。領域Ａの信号と領域Ｃの信号とは第１加算回路で加算され、領域Ｂの信号と領域Ｄの信号とは第２加算回路で加算される。第１加算回路の第１加算出力信号と第２加算回路の第２加算出力信号とは、第１イコライザ回路と第２イコライザ回路とを介して第１レベルコンパレータ回路と第２レベルコンパレータ回路とにそれぞれ供給される。第１レベルコンパレータ回路の第１の２値信号と第２レベルコンパレータ回路の第２の２値信号は位相比較回路に供給され、位相比較回路の第１比較出力信号と第２比較出力信号とは第１ローパスフィルタと第２ローパスフィルタとを介して減算回路に供給され、減算回路の出力からトラッキングエラー信号が生成される。
【０００８】
一方、記録可能な光ディスクであるＣＤ−Ｒ(Recordable)、ＣＤ−ＲＷ(Rewritable)、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ、ＢＤ−Ｒ１、ＢＤ−ＲＥ等では、各半径位置での線速度を正確に検出するために、トラックを蛇行(ウォブル)するフォーマットが採用されている。トラックのウォブル信号を検出することによって、光ディスクの物理アドレス情報の検出、光ディスクの回転制御、記録データタイミング制御等が可能となる。
【０００９】
下記特許文献３には、受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの出力信号を使用するウォブル信号抽出回路が記載されている。第１可変利得増幅回路は領域Ａの信号と領域Ｄとの信号を加算して第１演算結果Ａ＋Ｄを生成して、第２可変利得増幅回路は領域Ｂの信号と領域Ｃの信号とを加算して第２演算結果Ｂ＋Ｃを生成する。第１演算結果Ａ＋Ｄと第２演算結果Ｂ＋Ｃとは、第１自動利得制御回路と第２自動利得制御回路とを介して減算回路にそれぞれ供給される。減算回路は(Ａ＋Ｄ)−(Ｂ＋Ｃ)の演算を実行することによって、ウォブル信号Ｗを生成する。
【００１０】
下記特許文献４には、下記特許文献３に記載された(Ａ＋Ｄ)−(Ｂ＋Ｃ)のアナログ演算をデジタル演算処理で実行するウォブル検出回路が記載されている。２つのアナログ加算信号は２つの２値化回路を介して２つの高速サンプリング回路に供給され、高速サンプリング回路のデジタル減算信号はデジタルフィルタに供給され、デジタルウォブル信号はデジタルウォブル検出器に供給される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−０１８６４０号  公報
【特許文献２】特開２００７−１８４０４９号  公報
【特許文献３】特開２００６−０５９４４７号  公報
【特許文献４】特開２００６−０４８８４１号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者等は本発明に先立って、光ディスク装置に搭載可能な半導体集積回路の研究・開発に従事した。
【００１３】
図１は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【００１４】
図１に示した半導体集積回路ＬＳＩは、光ディスク装置に搭載される光ピックアップＰＵと接続可能とされている。光ピックアップＰＵでは、光ディスクのトラック上の記録ピットからのデータリード受光素子のＲＦ読み出し差動信号２３ａ、２３ｂが生成され、更にトラッキングサーボ、フォーカスサーボ、ウォブル検出のためにメイン受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの出力信号１ａ、１ｂ、１ｃ、１ｄが生成され、サブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈが生成される。
【００１５】
光ピックアップＰＵで、メイン受光素子の領域Ａ、Ｄと領域Ｂ、Ｃの間の境界線は光ディスクのトラック方向軸であり、メイン受光素子の領域Ａ、Ｂと領域Ｃ、Ｄの間の境界線は直交軸方向である。また光ピックアップＰＵでは、サブ受光素子は２個の受光素子から構成されることも可能である。トラック方向でメイン受光素子の前方に前方のサブ受光素子が配置され、トラック方向でメイン受光素子の後方に後方のサブ受光素子が配置される。前方のサブ受光素子からの４つの出力信号と後方のサブ受光素子からの４つの出力信号との信号演算処理によって、サブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈが生成されることができる。
【００１６】
更に、光ピックアップＰＵには、光ディスクの情報記録および情報再生のために半導体レーザ発光素子が含まれている。従って、光ピックアップＰＵには、光ディスクの情報記録時の記録パワーおよび光ディスクの情報再生時の再生パワーを制御するためのレーザ制御部２２が含まれている。一方、半導体集積回路ＬＳＩには、光ピックアップＰＵのレーザ制御部２２の記録パワーを制御するための記録パワー制御回路２０と光ピックアップＰＵのレーザ制御部２２の再生パワーを制御するための再生パワー制御回路２１とが含まれている。
【００１７】
また更に、半導体集積回路ＬＳＩは、振幅補正回路２、Ａ／Ｄ変換器３、振幅検出回路４、ウォブル信号生成回路５、Ａ／Ｄ変換器６、ウォブル信号処理部７、記録用信号処理回路８、回転制御回路９、ＤＰＤ信号生成回路１０、Ａ／Ｄ変換器１１、オフセットキャンセル増幅器１２ａ〜１２ｄ、１２ｅ〜１２ｈ、Ａ／Ｄ変換器１３、トラッキングサーボ方式選択回路１４、トラッキングサーボエラー生成回路１５、フォーカスサーボエラー生成回路１６、サーボ信号処理部１７、Ｄ／Ａ変換器１８、１９、ＲＦ生成回路２４、Ａ／Ｄ変換器２５、再生用信号処理回路２６、中央処理ユニット(ＣＰＵ)２７、メモリ２８を含んでいる。
【００１８】
メイン受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの出力信号１ａ、１ｂ、１ｃ、１ｄは振幅補正回路２とウォブル信号生成回路５とＤＰＤ信号生成回路１０とオフセットキャンセル増幅器１２ａ〜１２ｄに供給され、サブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈはオフセットキャンセル増幅器１２ｅ〜１２ｈに供給される。
【００１９】
振幅補正回路２の出力信号はＡ／Ｄ変換器３の入力端子に供給され、Ａ／Ｄ変換器３の出力信号は振幅検出回路４の入力端子に供給され、振幅検出回路４の出力信号はサーボ信号処理部１７と再生用信号処理回路２６とに供給される。ウォブル信号生成回路５の出力信号はＡ／Ｄ変換器6の入力端子に供給され、Ａ／Ｄ変換器６の出力信号はウォブル信号処理部７の入力端子に供給され、ウォブル信号処理部７の出力信号は記録用信号処理回路８と回転制御回路９とに供給される。ＤＰＤ信号生成回路１０の出力信号はＡ／Ｄ変換器１１の入力端子に供給され、Ａ／Ｄ変換器１１の出力信号はトラッキングサーボ方式選択回路１４の一方の入力端子に供給される。
【００２０】
オフセットキャンセル増幅器１２ａ〜１２ｄ、１２ｅ〜１２ｈの出力信号はＡ／Ｄ変換器１３の入力端子に供給され、Ａ／Ｄ変換器１３の出力信号はトラッキングサーボ方式選択回路１４の他方の入力端子とフォーカスサーボエラー生成回路１６の入力端子に供給される。
【００２１】
トラッキングサーボ方式選択回路１４の出力信号はトラッキングサーボエラー生成回路１５の入力端子に供給され、トラッキングサーボエラー生成回路１５の出力信号はサーボ信号処理部１７の一方の入力端子に供給されて、フォーカスサーボエラー生成回路１６の出力信号はサーボ信号処理部１７の他方の入力端子に供給される。サーボ信号処理部１７から生成されるデジタルトラッキング信号はＤ／Ａ変換器１８によってアナログ信号に変換され、アナログトラッキング信号は光ピックアップＰＵを直交軸方向に移動するためのスレッドモータを駆動するスレッドモータ・駆動回路に供給される。サーボ信号処理部１７から生成されるデジタルフォーカス信号はＤ／Ａ変換器１８によってアナログ信号に変換され、アナログフォーカス信号は光ディスクの記録面に焦点を整合するフォーカス制御駆動回路に供給される。また回転制御回路９から生成されるデジタル回転制御信号は他のＤ／Ａ変換器１９によってアナログ信号に変換され、アナログ回転制御信号は光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。また、回転制御回路９から生成されるデジタル回転制御信号は、そのままデジタル信号の形態で光ディスクを回転するスピンドルモータを駆動するスピンドモータ・駆動回路に供給される。
【００２２】
ＲＦ生成回路２４から生成されるアナログ再生読出信号はＡ／Ｄ変換器２５によってデジタル信号に変換されて、デジタル再生読出信号は再生用信号処理回路２６に供給される。再生用信号処理回路２６は、デジタル信号処理によるクロックデータリカバリーを実行することによってデジタル再生読出信号から再生クロック信号と再生データとを抽出するＰＬＬを含むものである。再生用信号処理回路２６での波形等価処理やビタビ信号処理や復調処理やエラー訂正処理等によって生成されるデジタル再生信号は、例えばパーソナルコンピュータ等のホスト機器に供給される。メモリ２８に格納された光ディスク装置制御プログラムを使用して中央処理ユニット(ＣＰＵ)２７は、半導体集積回路ＬＳＩの内部に含まれた要素回路の全体制御を実行するものである。
【００２３】
振幅補正回路２はメイン受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの出力信号１ａ、１ｂ、１ｃ、１ｄの加算Ａ＋Ｂ＋Ｃ+Ｄの演算と振幅補正とを実行して、Ａ／Ｄ変換器３でのデジタル振幅の変換後、振幅検出回路４でデジタル振幅を検出する。例えば、光ディスクに傷があれば、振幅小の情報が振幅検出回路４から生成される。光ディスクに傷が存在すれば、傷が存在することを示す検出信号が振幅検出回路４から再生用信号処理回路２６に供給される。
【００２４】
フォーカスサーボエラー生成回路１６はオフセットキャンセル増幅器１２ａ〜１２ｄ、１２ｅ〜１２ｈの出力信号が供給されるＡ／Ｄ変換器１３の出力信号を利用して、(Ａ＋Ｃ)−(Ｂ＋Ｄ)の演算または(Ａ＋Ｃ)−(Ｂ＋Ｄ)＋α｛(Ｅ＋Ｇ)−(Ｆ＋Ｈ)｝の演算のいずれかを実行する。いずれを実行するかは、光ピックアップＰＵの仕様によって決定される。尚、αは、光ピックアップＰＵの仕様によって決定される係数である。
【００２５】
図３は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれるウォブル信号生成回路５の構成を示す図である。
【００２６】
図３に示すように、ウォブル信号生成回路５は、第１増幅演算回路５８ａ、第２増幅演算回路５８ｂ、第１ＡＧＣ回路５９ａ、第２ＡＧＣ回路５９ｂ、減算回路６０、第３ＡＧＣ回路６２、フィルタ回路６３によって構成されている。
【００２７】
メイン受光素子の２つの領域Ａ、Ｄの出力信号１ａ、１ｄが第１増幅演算回路５８ａの２つの入力端子に供給されることによって第１増幅演算回路５８ａの出力端子から第１加算信号５８ｃ(Ａ＋Ｄ)が生成される一方、メイン受光素子の２つの領域Ｂ、Ｃの出力信号１ｂ、１ｃが第２増幅演算回路５８ｂの２つの入力端子に供給されることによって第２増幅演算回路５８ｂの出力端子からは第２加算信号５８ｄ(Ｂ＋Ｃ)が生成される。
【００２８】
第１ＡＧＣ回路５９ａは第１加算信号(Ａ＋Ｄ)の振幅制御を実行して、第２ＡＧＣ回路５９ｂは第２加算信号(Ｂ＋Ｃ)の振幅制御を実行する。従って、第１振幅制御加算信号５９ｃ(Ａ＋Ｄ)と第２振幅制御加算信号５９ｄ(Ｂ＋Ｃ)は減算回路６０の２つの入力端子に供給されることによって、減算回路６０の出力端子から差信号６１(Ａ＋Ｄ)−(Ｂ＋Ｃ)を有するウォブル信号成分が生成される。このウォブル信号成分は、第３ＡＧＣ回路６２、フィルタ回路６３と図１に示したＡ／Ｄ変換器６とを介して図１に示したウォブル信号処理部７に供給される。
【００２９】
図４は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれる差動位相検出(ＤＰＤ)方式のＤＰＤ信号生成回路１０の構成を示す図である。
【００３０】
図４に示すようにＤＰＤ信号生成回路１０は、第１増幅回路６５ａ、第２増幅回路６５ｂ、第３増幅回路６５ｃ、第４増幅回路６５ｄ、第１の２値化回路６６ａ、第２の２値化回路６６ｂ、第３の２値化回路６６ｃ、第４の２値化回路６６、第１位相比較回路６７ａ、第２位相比較回路６７ｂ、加算回路６８、フィルタ回路７０によって構成されている。
【００３１】
メイン受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄの各出力信号１ａ、１ｂ、１ｃ、１ｄは第１増幅回路６５ａ、第２増幅回路６５ｂ、第３増幅回路６５ｃ、第４増幅回路６５ｄによってそれぞれ増幅された後、第１の２値化回路６６ａ、第２の２値化回路６６ｂ、第３の２値化回路６６ｃ、第４の２値化回路６６ｄの各入力端子に供給される。第１の２値化回路６６ａの出力信号と第２の２値化回路６６ｂの出力信号とが第１位相比較回路６７ａの２つの入力端子に供給されることによって第１位相比較回路６７ａの出力端子からは第１位相比較信号６７ｃ(Ａ、Ｂ)が生成される一方、第３の２値化回路６６ｃの出力信号と第４の２値化回路６６の出力信号とが第２位相比較回路６７ｂの２つの入力端子に供給されることによって第２位相比較回路６７ｂの出力端子からは第２位相比較信号６７ｄ(Ｃ、Ｄ)が生成される。第１位相比較回路６７ａの第１位相比較信号６７ｃ(Ａ、Ｂ)と第２位相比較回路６７ｂの第２位相比較信号６７ｄ(Ｃ、Ｄ)とが加算回路６８の２つの入力端子に供給されることによって、加算回路６８の出力端子からは加算出力信号６９(Ａ、Ｂ)＋(Ｃ、Ｄ)が生成される。この加算出力信号６９は、フィルタ回路７０と図１に示したＡ／Ｄ変換器１１とを介して図１に示したトラッキングサーボ方式選択回路１４に供給される。
【００３２】
図５は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれる差動位相検出(ＤＰＤ)方式の他のＤＰＤ信号生成回路１０の構成を示す図である。
【００３３】
図５に示すように他のＤＰＤ信号生成回路１０は、第１加算回路７２ａ、第２加算回路７２ｂ、第１増幅回路７３ａ、第２増幅回路７３ｂ、第１の２値化回路７４ａ、第２の２値化回路７４ｂ、位相比較回路７５、フィルタ回路７６によって構成されている。
【００３４】
メイン受光素子の２つの領域Ａ、Ｃの出力信号１ａ、１ｃが第１加算回路７２ａの２つの入力端子に供給されることによって第１加算回路７２ａの出力端子から第１加算信号７２ａ(Ａ＋Ｃ)が生成される一方、メイン受光素子の２つの領域Ｂ、Ｄの出力信号１ｂ、１ｄが第２加算回路７２ｂの２つの入力端子に供給されることによって第２加算回路７２ｂの出力端子からは第２加算信号７２ｂ(Ｂ＋Ｄ)が生成される。第１加算信号７２ａ(Ａ＋Ｃ)と第２加算信号７２ｂ(Ｂ＋Ｄ)とは第１増幅回路７３ａ、第２増幅回路７３ｂとによってそれぞれ増幅された後に、第１の２値化回路７４ａの入力端子と第２の２値化回路７４ｂの入力端子とにそれぞれ供給される。第１の２値化回路７４ａの出力信号と第２の２値化回路７４ｂの出力信号とは位相比較回路７５の２つの入力端子に供給されることによって、位相比較回路７５の出力端子から位相比較信号(Ａ＋Ｃ)、(Ｂ＋Ｄ)が生成される。この位相比較信号は、フィルタ回路７６と図１に示したＡ／Ｄ変換器１１とを介して図１に示したトラッキングサーボ方式選択回路１４に供給される。
【００３５】
しかし、本発明に先立った本発明者等による検討によって、図１に示した半導体集積回路ＬＳＩでは振幅検出回路４とウォブル信号生成回路５とＤＰＤ信号生成回路１０とが半導体集積回路ＬＳＩの内部に形成されるアナログ回路によって構成されているので、このアナログ回路の半導体チップ占有面積が大きく、製造コストが高いと言う問題が明らかとされた。更に、このアナログ回路を高精度とすることが困難であるので、半導体集積回路ＬＳＩの製造歩留まりが低く、製造コストが高いと言う問題が明らかとされた。以上のような検討の結果をベースに、本発明に先立って本発明者等は、半導体チップ占有面積の削減と高精度化とを実現するために振幅検出回路とウォブル信号生成回路とＤＰＤ信号生成回路とをデジタル化することを検討した。
【００３６】
図２も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【００３７】
図２に示す半導体集積回路ＬＳＩが図１の半導体集積回路ＬＳＩと相違するのは、デジタル化された振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とを含んでいることである。従って、このデジタル化に対応するために、図２に示す半導体集積回路ＬＳＩは、オフセットキャンセル増幅器１２ａ〜１２ｄと振幅補正回路３２、ウォブル信号生成回路３３、ＤＰＤ信号生成回路３４、インターフェース回路３５との間に接続された４個のＡ／Ｄ変換器３１ａ、３１ｂ、３１ｃ、３１ｄを含んでいる。オフセットキャンセル増幅器１２ｅ〜１２ｈに接続されたＡ／Ｄ変換器３６は、フォーカスサーボエラー信号生成のためにサブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈのデジタル信号をインターフェース回路３５経由でフォーカスサーボエラー生成回路１６に供給する。その結果、フォーカスサーボエラー生成回路１６による (Ａ＋Ｃ)−(Ｂ＋Ｄ)＋α｛(Ｅ＋Ｇ)−(Ｆ＋Ｈ)｝の演算実行が可能となる。オフセットキャンセル増幅器１２ｅ〜１２ｈに接続されたＡ／Ｄ変換器３６は、光ディスク装置の記録およびＣＤ−ＲＯＭ等のディスクの再生で使用されているトラッキングサーボエラー信号生成での差動プッシュプル(ＤＰＰ)方式のためにサブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈのデジタル信号をインターフェース回路３５経由でトラッキングサーボエラー生成回路１5に供給する。その結果、トラッキングサーボエラー生成回路１５による (Ａ＋D)−(Ｂ＋C)−α｛(Ｅ＋H)−(Ｆ＋G)の演算実行が可能となる。図２に示す半導体集積回路ＬＳＩのその他の構成は、図１に示した半導体集積回路ＬＳＩと同一であるので、重複する説明は省略する。
【００３８】
図６は、図２に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれた４個のＡ／Ｄ変換器３１ａ〜３１ｄによるＡ／Ｄ変換並列処理の動作を説明する図である。
【００３９】
図６に示すように４個のＡ／Ｄ変換器３１ａ〜３１ｄは、オフセットキャンセル増幅器１２ａ〜１２ｄを経由して供給されるメイン受光素子の４つの領域Ａ、Ｂ、Ｃ、Ｄのアナログ出力信号を同一タイミング７８ａ〜７８ｈでデジタル信号に変換する。特に、ウォブル信号生成回路３３は略１００ＭＨｚの相当高い周波数を持った入力信号の信号処理が必要であるので、ウォブル信号生成回路３３の入力端子に接続される４個のＡ／Ｄ変換器３１ａ〜３１ｄは高速Ａ／Ｄ変換器によって構成する必要がある。従って、４個の高速Ａ／Ｄ変換器３１ａ〜３１ｄは消費電力が大きいばかりか回路規模も大きくなると言う問題が明らかとされた。
【００４０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００４１】
従って、本発明の目的とするところは、光ディスク装置に搭載可能な半導体集積回路の半導体チップ占有面積を削減して高精度化して低消費電力とすることにある。
【００４２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４３】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４４】
すなわち、本発明の代表的な実施の形態は、光ピックアップ(ＰＵ)を有する光ディスク装置に搭載可能な半導体集積回路(ＬＳＩ)である。
【００４５】
前記半導体集積回路(ＬＳＩ)は、前記光ピックアップ(ＰＵ)の受光素子の４個の受光領域からの第１乃至第４受光出力信号(Ａ、Ｂ、Ｃ、Ｄ)を受信する。
【００４６】
前記半導体集積回路(ＬＳＩ)は、記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(３３)と、記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(３４)と、２個のＡ／Ｄ変換器(４２ａ、４２ｂ)と、演算回路(４１、４４)とを具備する。
【００４７】
前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)には、前記第１乃至第４受光出力信号(Ａ、Ｂ、Ｃ、Ｄ)が選択的に供給される。
【００４８】
前記演算回路(４１、４４)は、第１動作モードに設定され、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)との第１加算出力信号(Ａ＋Ｃ)と、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)との第２加算出力信号(Ｂ＋Ｄ)を生成する。
【００４９】
前記演算回路(４１、４４)は、第２動作モードに設定され、前記第１受光出力信号(Ａ)と前記第４受光出力信号(Ｄ)との第３加算出力信号(Ａ＋Ｄ)と、前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)との第４加算出力信号(Ｂ＋Ｃ)を生成する。
【００５０】
前記ウォブル信号生成回路(３３)は、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを使用するデジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によりデジタルウォブル信号を生成する。
【００５１】
前記差動位相検出方式信号生成回路(３４)は、前記第１動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを使用するデジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成する(図７、図１２参照)。
【発明の効果】
【００５２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５３】
すなわち、本発明によれば、半導体チップ占有面積を削減して、高精度化して、低消費電力にすることができる。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図２】図２も、本発明に先立って本発明者等によって検討された光ディスク装置に搭載可能な半導体集積回路の構成を示す図である。
【図３】図３は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれるウォブル信号生成回路５の構成を示す図である。
【図４】図４は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれる差動位相検出(ＤＰＤ)方式のＤＰＤ信号生成回路１０の構成を示す図である。
【図５】図５は、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれる差動位相検出(ＤＰＤ)方式の他のＤＰＤ信号生成回路１０の構成を示す図である。
【図６】図６は、図２に示した本発明に先立って本発明者等によって検討された半導体集積回路ＬＳＩに含まれた４個のＡ／Ｄ変換器３１ａ〜３１ｄによるＡ／Ｄ変換並列処理の動作を説明する図である。
【図７】図７は、光ディスク装置に搭載可能な本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれる演算回路４１の構成を示す図である。
【図９】図９は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるウォブル信号生成回路３３によるウォブル信号生成動作が実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【図１０】図１０は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるＤＰＤ信号生成回路３４によるＤＰＤ生成動作が実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【図１１】図１１は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩにおいてＤＰＤ信号生成回路３４によるＤＰＤ生成動作とウォブル信号生成回路３３によるＲＯＭマーク検出動作とが交互にシリアルに切り換えて実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【図１２】図１２は、光ディスク装置に搭載可能な本発明の実施の形態２および本発明の実施の形態３の半導体集積回路の構成を示す図である。
【図１３】図１３は、図１２に示した本発明の実施の形態２による半導体集積回路ＬＳＩに含まれる前処理回路４３の構成を示す図である。
【図１４】図１４は、図１３に示した前処理回路４３の切り換えスイッチＳＷと４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄの動作を説明する図である。
【図１５】図１５は、図１３に示した前処理回路４３の２個のセレクタ１１９ａ、１１９ｂと２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４の動作を説明する図である。
【図１６】図１６は、図１２に示した本発明の実施の形態３による半導体集積回路ＬＳＩに含まれる前処理回路４３の構成を示す図である。
【図１７】図１７は、図１６に示した前処理回路４３の４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄの動作を説明する図である。
【図１８】図１８は、図１６に示した前処理回路４３の２個のセレクタ１１９ａ、１１９ｂと２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４の動作を説明する図である。
【発明を実施するための形態】
【００５５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５６】
〔１〕本発明の代表的な実施の形態は、光ピックアップ(ＰＵ)を有する光ディスク装置に搭載可能な半導体集積回路(ＬＳＩ)である。
【００５７】
前記半導体集積回路(ＬＳＩ)は、前記光ピックアップ(ＰＵ)の受光素子の４個の受光領域からの第１受光出力信号(Ａ)と第２受光出力信号(Ｂ)と第３受光出力信号(Ｃ)と第４受光出力信号(Ｄ)とを受信可能とされる。
【００５８】
前記半導体集積回路(ＬＳＩ)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(３３)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(３４)とを具備する。
【００５９】
前記半導体集積回路(ＬＳＩ)は、２個のＡ／Ｄ変換器(４２ａ、４２ｂ)と演算回路(４１、４４)との従属接続を更に具備する。
【００６０】
前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)には、前記受光素子からの出力される前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)が選択的に供給可能とされる。
【００６１】
前記演算回路(４１、４４)は、第１動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)との第１加算出力信号(Ａ＋Ｃ)と、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)との第２加算出力信号(Ｂ＋Ｄ)を生成可能とされる。
【００６２】
前記演算回路(４１、４４)は、第２動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第４受光出力信号(Ｄ)との第３加算出力信号(Ａ＋Ｄ)と、前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)との第４加算出力信号(Ｂ＋Ｃ)を生成可能とされる。
【００６３】
前記ウォブル信号生成回路(３３)は、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを使用するデジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によりデジタルウォブル信号を生成するものである。
【００６４】
前記差動位相検出方式信号生成回路(３４)は、前記第１動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを使用するデジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成するものである(図７、図１２参照)。
【００６５】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
【００６６】
好適な実施の形態による半導体集積回路(ＬＳＩ)は、前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを使用する第１デジタル加算演算(Ａ＋Ｃ)＋(Ｂ＋Ｄ)と前記第２動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを使用する第２デジタル加算演算(Ａ＋Ｄ)＋(Ｂ＋Ｃ)との両者を実行することで前記記録可能なディスクの傷および前記記録不可のディスクの傷の存在を示す検出信号を生成可能な振幅補正検出回路(３２、４)を更に具備するものである(図７、図１２参照)。
【００６７】
他の好適な実施の形態によれば、再生専用のＢＤ−ＲＯＭのディスクが前記光ディスク装置に装着された場合には、前記ＢＤ−ＲＯＭのディスクに記録されたＲＯＭマークを検出するために、前記ＢＤ−ＲＯＭのディスクのトラッキングエラー信号検出のために前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを使用する前記差動位相検出方式信号生成回路(３４)による前記デジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))の生成と、前記第２動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを使用する前記ウォブル信号生成回路(３３)による前記デジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行による前記ＲＯＭマークの検出とが、交互に実行されるものである(図１１参照)。
【００６８】
より好適な実施の形態によれば、前記演算回路(４１)は、前記第１動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)との第１アナログ加算による前記第１加算出力信号(Ａ＋Ｃ)と、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)との第２アナログ加算による前記第２加算出力信号(Ｂ＋Ｄ)を生成可能とされる。
【００６９】
前記演算回路(４１)は、前記第２動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第４受光出力信号(Ｄ)との第３アナログ加算による前記第３加算出力信号(Ａ＋Ｄ)と、前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)との第４アナログ加算による前記第４加算出力信号(Ｂ＋Ｃ)を生成可能とされる。
【００７０】
前記第１動作モードでは、前記演算回路(４１)から生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とは前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)のアナログ入力端子に供給され、前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)のデジタル出力端子に生成される第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)とは前記ウォブル信号生成回路(３３)と前記差動位相検出方式信号生成回路(３４)と前記振幅補正検出回路(３２、４)とのデジタル入力端子に供給される。
【００７１】
前記第２動作モードでは、前記演算回路(４１)から生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とは前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)の前記アナログ入力端子に供給され、前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)の前記デジタル端子出力に生成される第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)とは前記ウォブル信号生成回路(３３)と前記差動位相検出方式信号生成回路(３４)と前記振幅補正検出回路(３２、４)との前記デジタル入力端子に供給されるものである(図７、図８参照)。
【００７２】
具体的な好適な実施の形態によれば、前記第１動作モードに設定された前記演算回路(４１)によって生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２動作モードに設定された前記演算回路(４１)によって生成される前記第３加算出力信号(Ａ＋Ｄ)とがそれぞれ供給可能とされた第１セレクタ(４１ｅ)と、前記第１動作モードに設定された前記演算回路(４１)によって生成される前記第２加算出力信号(Ｂ＋Ｄ)と前記第２動作モードに設定された前記演算回路(４１)によって生成される前記第４加算出力信号(Ｂ＋Ｃ)とがそれぞれ供給可能とされた第２セレクタ(４１ｆ)とを前記演算回路(４１)が含むものである。
【００７３】
前記第１セレクタ(４１ｅ)と前記第２セレクタ(４１ｆ)との出力端子は、前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)の前記アナログ入力端子に接続されたものである(図８参照)。
【００７４】
より具体的な好適な実施の形態による半導体集積回路(ＬＳＩ)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(２７)を更に具備する。
【００７５】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを前記差動位相検出方式信号生成回路(３４)は使用して前記デジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成する。
【００７６】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを前記ウォブル信号生成回路(３３)は使用して前記デジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の前記実行により前記デジタルウォブル信号を生成するものである。
【００７７】
他のより好適な実施の形態によれば、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)または前記第４受光出力信号(Ｄ)とは交互に前記２個のＡ／Ｄ変換器の一方のＡ／Ｄ変換器(４２ａ)の入力端子に供給され、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)または前記第３受光出力信号(Ｃ)とは交互に前記２個のＡ／Ｄ変換器の他方のＡ／Ｄ変換器(４２ｂ)の入力端子に供給される。
【００７８】
前記演算回路(４４)は、前記一方のＡ／Ｄ変換器(４２ａ)の出力端子から交互に生成される第１受光デジタル信号(Ａ)と第３受光デジタル信号(Ｃ)または第４受光デジタル信号(Ｄ)とをデジタル加算することによって第１デジタル加算出力信号(Ａ＋Ｃ)または第３デジタル加算出力信号(Ａ＋Ｄ)を出力して、前記他方のＡ／Ｄ変換器(４２ｂ)の出力端子から交互に生成される第２受光デジタル信号(Ｂ)と第４受光デジタル信号(Ｄ)または第３受光デジタル信号(Ｃ)とをデジタル加算することによって第２デジタル加算出力信号(Ｂ＋Ｄ)または第４デジタル加算出力信号(Ｂ＋Ｃ)を出力するものである(図１５参照)。
【００７９】
他の具体的な好適な実施の形態による前記半導体集積回路(ＬＳＩ)は、前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに接続された前処理回路(４３)を更に具備する。
【００８０】
前記前処理回路(４３)は、第１サンプルホールド回路(１１８ａ)と、第２サンプルホールド回路(１１８ｂ)と、第３サンプルホールド回路(１１８ｃ)と、第４サンプルホールド回路(１１８ｄ)と、第１セレクタ(１１９ａ)と、第２セレクタ(１１９ｂ)とを含む。
【００８１】
前記第１サンプルホールド回路(１１８ａ)の出力端子と前記第３サンプルホールド回路(１１８ｃ)の出力端子とは前記第１セレクタ(１１９ａ)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第２サンプルホールド回路(１１８ｂ)の出力端子と前記第４サンプルホールド回路(１１８ｄ)の出力端子とは前記第２セレクタ(１１９ｂ)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【００８２】
前記第１セレクタ(１１９ａ)の出力端子は前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子に接続され、前記第２セレクタ(１１９ｂ)の出力端子は前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子に接続される。
【００８３】
前記第１動作モードでは、前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)とは、前記第１サンプルホールド回路(１１８ａ)の入力端子と前記第２サンプルホールド回路(１１８ｂ)の入力端子と前記第３サンプルホールド回路(１１８ｃ)の入力端子と前記第４サンプルホールド回路(１１８ｄ)の入力端子とにそれぞれ供給される。
【００８４】
前記第１動作モードのサンプル期間で、前記第１サンプルホールド回路(１１８ａ)の前記出力端子の第１受光サンプル信号(Ａ)と前記第２サンプルホールド回路(１１８ｂ)の前記出力端子の第２受光サンプル信号(Ｂ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記一方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【００８５】
前記第１動作モードのホールド期間で、前記第３サンプルホールド回路(１１８ｃ)の前記出力端子の第３受光ホールド信号(Ｃ)と前記第４サンプルホールド回路(１１８ｄ)の前記出力端子の第４受光ホールド信号(Ｄ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記他方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【００８６】
前記第２動作モードでは、前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)とは、前記第１サンプルホールド回路(１１８ａ)の前記入力端子と前記第２サンプルホールド回路(１１８ｂ)の前記入力端子と前記第４サンプルホールド回路(１１８ｄ)の前記入力端子と前記第３サンプルホールド回路(１１８ｃ)の前記入力端子とにそれぞれ供給される。
【００８７】
前記第２動作モードのサンプル期間で、前記第１サンプルホールド回路(１１８ａ)の前記出力端子の前記第１受光サンプル信号(Ａ)と前記第２サンプルホールド回路(１１８ｂ)の前記出力端子の前記第２受光サンプル信号(Ｂ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記一方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【００８８】
前記第２動作モードのホールド期間で、前記第４サンプルホールド回路(１１８ｄ)の前記出力端子の前記第４受光ホールド信号(Ｄ)と前記第３サンプルホールド回路(１１８ｃ)の前記出力端子の前記第３受光ホールド信号(Ｃ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記他方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給されるものである(図１３参照)。
【００８９】
他のより具体的な好適な実施の形態による半導体集積回路(ＬＳＩ)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(２７)を更に具備する。
【００９０】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを前記差動位相検出方式信号生成回路(３４)は使用して前記デジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成する。
【００９１】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを前記ウォブル信号生成回路(３３)は使用して前記デジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の前記実行により前記デジタルウォブル信号を生成するものである。
【００９２】
他のより好適な実施の形態によれば、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)は交互に前記２個のＡ／Ｄ変換器の一方のＡ／Ｄ変換器(４２ａ)の入力端子に供給され、前記第１動作モードまたは前記第２動作モードに設定されることによって、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)は交互に前記２個のＡ／Ｄ変換器の他方のＡ／Ｄ変換器(４２ｂ)の入力端子に供給される。
【００９３】
前記演算回路(４４)は、前記一方のＡ／Ｄ変換器(４２ａ)の出力端子から生成される第１受光デジタル信号(Ａ)と第３受光デジタル信号(Ｃ)または前記他方のＡ／Ｄ変換器(４２ｂ)の出力端子からを生成される第４受光デジタル信号(Ｄ)をデジタル加算することによって第１デジタル加算出力信号(Ａ＋Ｃ)または第３デジタル加算出力信号(Ａ＋Ｄ)を出力して、または、第１受光デジタル信号(Ａ)と第３受光デジタル信号(Ｃ)または第４受光デジタル信号(Ｄ)をデジタル加算せずに、第１受光デジタル信号(Ａ)と第３受光デジタル信号(Ｃ)または第４受光デジタル信号(Ｄ)を直接出力して、前記他方のＡ／Ｄ変換器(４２ｂ)の出力端子から生成される第２受光デジタル信号(Ｂ)と第４受光デジタル信号(Ｄ)または前記一方のＡ／Ｄ変換器(４２ａ)の出力端子から生成される第３受光デジタル信号(Ｃ)をデジタル加算することによって第２デジタル加算出力信号(Ｂ＋Ｄ)または第４デジタル加算出力信号(Ｂ＋Ｃ)を出力して、または、第２受光デジタル信号(Ｂ)と第４受光デジタル信号(Ｄ)または第３受光デジタル信号(Ｃ)をデジタル加算せずに、第２受光デジタル信号(Ｂ)と第４受光デジタル信号(Ｄ)または第３受光デジタル信号(Ｃ)を直接出力するものである(図１８参照)。
【００９４】
他の具体的な好適な実施の形態による前記半導体集積回路(ＬＳＩ)は、前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに接続された前処理回路(４３)を更に具備する。
【００９５】
前記前処理回路(４３)は、第１サンプルホールド回路(１１８ａ)と、第２サンプルホールド回路(１１８ｂ)と、第３サンプルホールド回路(１１８ｃ)と、第４サンプルホールド回路(１１８ｄ)と、第１セレクタ(１１９ａ)と、第２セレクタ(１１９ｂ)とを含む。
【００９６】
前記第１サンプルホールド回路(１１８ａ)の出力端子と前記第３サンプルホールド回路(１１８ｃ)の出力端子とは前記第１セレクタ(１１９ａ)の一方の入力端子と他方の入力端子とにそれぞれ接続され、前記第２サンプルホールド回路(１１８ｂ)の出力端子と前記第４サンプルホールド回路(１１８ｄ)の出力端子とは前記第２セレクタ(１１９ｂ)の一方の入力端子と他方の入力端子とにそれぞれ接続される。
【００９７】
前記第１セレクタ(１１９ａ)の出力端子は前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子に接続され、前記第２セレクタ(１１９ｂ)の出力端子は前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子に接続される。
【００９８】
前記第１動作モードでは、前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)とは、前記第１サンプルホールド回路(１１８ａ)の入力端子と前記第２サンプルホールド回路(１１８ｂ)の入力端子と前記第３サンプルホールド回路(１１８ｃ)の入力端子と前記第４サンプルホールド回路(１１８ｄ)の入力端子とにそれぞれ供給される。
【００９９】
前記第１動作モードのサンプル期間で、前記第１サンプルホールド回路(１１８ａ)の前記出力端子の第１受光サンプル信号(Ａ)と前記第２サンプルホールド回路(１１８ｂ)の前記出力端子の第２受光サンプル信号(Ｂ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記一方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【０１００】
前記第１動作モードのホールド期間で、前記第１サンプルホールド回路(１１８ｃ)の前記出力端子の第３受光ホールド信号(Ｃ)と前記第２サンプルホールド回路(１１８ｄ)の前記出力端子の第４受光ホールド信号(Ｄ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記他方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【０１０１】
前記第２動作モードでは、前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)とは、前記第１サンプルホールド回路(１１８ａ)の前記入力端子と前記第２サンプルホールド回路(１１８ｂ)の前記入力端子と前記第３サンプルホールド回路(１１８ｃ)の前記入力端子と前記第４サンプルホールド回路(１１８ｄ)の前記入力端子とにそれぞれ供給される。
【０１０２】
前記第２動作モードのサンプル期間で、前記第１サンプルホールド回路(１１８ａ)の前記出力端子の前記第１受光サンプル信号(Ａ)と前記第２サンプルホールド回路(１１８ｂ)の前記出力端子の前記第２受光サンプル信号(Ｂ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記一方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記一方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給される。
【０１０３】
前記第２動作モードのホールド期間で、前記第１サンプルホールド回路(１１８ｃ)の前記出力端子の第３受光ホールド信号(Ｃ)と前記第２サンプルホールド回路(１１８ｄ)の前記出力端子の第４受光ホールド信号(Ｄ)とはそれぞれ前記第１セレクタ(１１９ａ)の前記他方の入力端子および前記出力端子と前記第２セレクタ(１１９ｂ)の前記他方の入力端子および前記出力端子とを介して前記一方のＡ／Ｄ変換器(４２ａ)の前記入力端子と前記他方のＡ／Ｄ変換器(４２ｂ)の前記入力端子とに供給されるものである(図１８参照)。
【０１０４】
他のより具体的な好適な実施の形態による半導体集積回路(ＬＳＩ)は、前記光ディスク装置に装着される前記記録可能なディスクと前記記録不可のディスクとを判別可能な中央処理ユニット(２７)を更に具備する。
【０１０５】
前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを前記差動位相検出方式信号生成回路(３４)は使用して前記デジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成して、または、前記光ディスク装置に装着されたディスクが前記記録不可のディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第１動作モードに設定して、前記第１動作モードに設定された前記演算回路(４１、４４)の前記演算動作に基づいて前記出力端子の第１受光ホールド信号(Ａ)と前記出力端子の第２受光ホールド信号(Ｂ)と前記出力端子の第３受光ホールド信号(Ｃ)と前記出力端子の第４受光ホールド信号(Ｄ)をそれぞれ前記差動位相検出方式信号生成回路(３４)に出力し、前記差動位相検出方式信号生成回路(３４)を使用して、前記デジタル位相比較信号(Ａ、Ｂ)＋(Ｃ、Ｄ)を生成する。
【０１０６】
前記光ディスク装置に装着されたディスクが前記記録可能なディスクであると前記中央処理ユニット(２７)が判別した場合には、前記中央処理ユニット(２７)は前記演算回路(４１、４４)を前記第２動作モードに設定して、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを前記ウォブル信号生成回路(３３)は使用して前記デジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の前記実行により前記デジタルウォブル信号を生成するものである。
【０１０７】
〔２〕本発明の別の観点の代表的な実施の形態は、光ピックアップ(ＰＵ)と半導体集積回路(ＬＳＩ)とを搭載する光ディスク装置である。
【０１０８】
前記半導体集積回路(ＬＳＩ)は、前記光ピックアップ(ＰＵ)の受光素子の４個の受光領域からの第１受光出力信号(Ａ)と第２受光出力信号(Ｂ)と第３受光出力信号(Ｃ)と第４受光出力信号(Ｄ)とを受信可能とされる。
【０１０９】
前記半導体集積回路(ＬＳＩ)は、前記光ディスク装置に装着される記録可能なディスクのウォブルを検出可能なウォブル信号生成回路(３３)と、前記光ディスク装置に装着される記録不可のディスクのトラッキングのための差動位相検出方式信号生成回路(３４)とを具備する。
【０１１０】
前記半導体集積回路(ＬＳＩ)は、２個のＡ／Ｄ変換器(４２ａ、４２ｂ)と演算回路(４１、４４)との従属接続を更に具備する。
【０１１１】
前記２個のＡ／Ｄ変換器(４２ａ、４２ｂ)には、前記受光素子からの出力される前記第１受光出力信号(Ａ)と前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)と前記第４受光出力信号(Ｄ)が選択的に供給可能とされる。
【０１１２】
前記演算回路(４１、４４)は、第１動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第３受光出力信号(Ｃ)との第１加算出力信号(Ａ＋Ｃ)と、前記第２受光出力信号(Ｂ)と前記第４受光出力信号(Ｄ)との第２加算出力信号(Ｂ＋Ｄ)を生成可能とされる。
【０１１３】
前記演算回路(４１、４４)は、第２動作モードに設定されることによって、前記第１受光出力信号(Ａ)と前記第４受光出力信号(Ｄ)との第３加算出力信号(Ａ＋Ｄ)と、前記第２受光出力信号(Ｂ)と前記第３受光出力信号(Ｃ)との第４加算出力信号(Ｂ＋Ｃ)を生成可能とされる。
【０１１４】
前記ウォブル信号生成回路(３３)は、前記第２動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第３加算出力信号(Ａ＋Ｄ)と前記第４加算出力信号(Ｂ＋Ｃ)とを使用するデジタル減算演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によりデジタルウォブル信号を生成するものである。
【０１１５】
前記差動位相検出方式信号生成回路(３４)は、前記第１動作モードに設定された前記演算回路(４１、４４)の演算動作に基づいて生成される前記第１加算出力信号(Ａ＋Ｃ)と前記第２加算出力信号(Ｂ＋Ｄ)とを使用するデジタル位相比較信号((Ａ＋Ｃ)、(Ｂ＋Ｄ))を生成するものである(図７、図１２参照)。
【０１１６】
前記実施の形態によれば、半導体チップ占有面積を削減して高精度化して低消費電力にすることができる。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１７】
［実施の形態１］
《実施の形態１による半導体集積回路の構成》
図７は、光ディスク装置に搭載可能な本発明の実施の形態１による半導体集積回路の構成を示す図である。
【０１１８】
図７に示す本発明の実施の形態１による半導体集積回路ＬＳＩが図２に示した半導体集積回路ＬＳＩと相違するのは、図２に示した４個の高速Ａ／Ｄ変換器３１ａ〜３１ｄの代わりにオフセットキャンセル増幅器１２ａ〜１２ｄと振幅補正回路３２、ウォブル信号生成回路３３、ＤＰＤ信号生成回路３４、インターフェース回路３５との間に接続された演算回路４１と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂとを含んでいる。
【０１１９】
すなわち、図７に示した半導体集積回路ＬＳＩでは、演算回路４１の４個の入力端子はオフセットキャンセル増幅器１２ａ、１２ｂ、１２ｃ、１２ｄの出力端子に接続され、演算回路４１の２個の出力端子は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの入力端子に接続され、２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの出力端子は振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とインターフェース回路３５の入力端子に接続されている。図７に示す半導体集積回路ＬＳＩのその他の構成は、図２に示した半導体集積回路ＬＳＩと同一であるので、重複する説明は省略する。
【０１２０】
《演算回路の構成および動作》
図８は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれる演算回路４１の構成を示す図である。
【０１２１】
図８に示す演算回路４１は、４個のアナログ加算器４１ａ、４１ｂ、４１ｃ、４１ｄと２個のセレクタ４１ｅ、４１ｆとを含んでいる。第１アナログ加算器４１ａはオフセットキャンセル増幅器１２ａ、１２ｃの出力信号Ａ、Ｃの加算演算の実行により第１アナログ加算出力信号(Ａ＋Ｃ)を生成して、第２アナログ加算器４１ｂはオフセットキャンセル増幅器１２ｂ、１２ｄの出力信号Ｂ、Ｄの加算演算の実行により第２アナログ加算出力信号(Ｂ＋Ｄ)を生成して、第３アナログ加算器４１ｃはオフセットキャンセル増幅器１２ａ、１２ｄの出力信号Ａ、Ｄの加算演算の実行により第３アナログ加算出力信号(Ａ＋Ｄ)を生成して、第４アナログ加算器４１ｄはオフセットキャンセル増幅器１２ｂ、１２ｃの出力信号Ｂ、Ｃの加算演算の実行により第４アナログ加算出力信号(Ｂ＋Ｃ)を生成する。
【０１２２】
第１アナログ加算器４１ａの第１アナログ加算出力信号(Ａ＋Ｃ)と第３アナログ加算器４１ｃの第３アナログ加算出力信号(Ａ＋Ｄ)は第１セレクタ４１ｅの一方の入力端子と他方の入力端子とにそれぞれ供給され、第２アナログ加算器４１ｂの第２アナログ加算出力信号(Ｂ＋Ｄ)と第４アナログ加算器４１ｄの第４アナログ加算出力信号(Ｂ＋Ｃ)は第２セレクタ４１ｆの一方の入力端子と他方の入力端子とにそれぞれ供給される。
【０１２３】
第１セレクタ４１ｅの第１選択出力信号と第２セレクタ４１ｆの第２選択出力信号とは、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子にそれぞれ供給される。
【０１２４】
図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは、図７に示した半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第１動作モードと第２動作モードとのいずれにも任意に設定可能である。第１動作モードでは、第１セレクタ４１ｅの一方の入力端子に供給される第１アナログ加算器４１ａの第１アナログ加算出力信号(Ａ＋Ｃ)と第２セレクタ４１ｆの一方の入力端子に供給される第２アナログ加算器４１ｂの第２アナログ加算出力信号(Ｂ＋Ｄ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子にそれぞれ供給される。第２動作モードでは、第１セレクタ４１ｅの他方の入力端子に供給される第３アナログ加算器４１ｃの第３アナログ加算出力信号(Ａ＋Ｄ)と第２セレクタ４１ｆの他方の入力端子に供給される第４アナログ加算器４１ｄの第４アナログ加算出力信号(Ｂ＋Ｃ)が第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子にそれぞれ供給される。
【０１２５】
《振幅補正動作》
図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれる振幅補正回路３２による振幅補正動作が実行される際には、図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは、図７に示した半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第１動作モードに設定される。
【０１２６】
従って、第１セレクタ４１ｅの一方の入力端子に供給される第１アナログ加算器４１ａの第１アナログ加算出力信号(Ａ＋Ｃ)と第２セレクタ４１ｆの一方の入力端子に供給される第２アナログ加算器４１ｂの第２アナログ加算出力信号(Ｂ＋Ｄ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子とにそれぞれ供給される。その結果、第１高速Ａ／Ｄ変換器４２ａの出力端子の第１デジタル加算出力信号(Ａ＋Ｃ)と第２高速Ａ／Ｄ変換器４２ｂの出力端子の第２デジタル加算出力信号(Ｂ＋Ｄ)が振幅補正回路３２の２個の入力端子に供給されるので、振幅補正回路３２は(Ａ＋Ｃ)＋(Ｂ＋Ｄ)の加算演算を実行する。
【０１２７】
他の実施形態では、図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆは、図７に示す半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第２動作モードに設定される。従って、第１セレクタ４１ｅの他方の入力端子に供給される第３アナログ加算器４１ｃの第３アナログ加算出力信号(Ａ＋Ｄ)と第２セレクタ４１ｆの他方の入力端子に供給される第４アナログ加算器４１ｄの第４アナログ加算出力信号(Ｂ＋Ｃ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子とにそれぞれ供給される。その結果、第１高速Ａ／Ｄ変換器４２ａの出力端子の第３デジタル加算出力信号(Ａ＋Ｄ)と第２高速Ａ／Ｄ変換器４２ｂの出力端子の第４デジタル加算出力信号(Ｂ＋Ｃ)とが振幅補正回路３２の２個の入力端子に供給されるので、振幅補正回路３２は(Ａ＋Ｄ)＋(Ｂ＋Ｃ)の加算演算を実行する。
【０１２８】
《ウォブル信号生成動作》
記録可能な光ディスクであるＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ、ＢＤ−Ｒ１、ＢＤ−ＲＥ等のいずれかのタイプの光ディスクが、図７に示した本発明の実施の形態１による半導体集積回路を搭載した光ディスク装置にロードされた場合には、光ディスクの各半径位置での線速度を正確に検出するために、ウォブル信号生成が必要となる。
【０１２９】
このように図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるウォブル信号生成回路３３によるウォブル信号生成動作が実行される際には、図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは、図７に示した半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第２動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(ＣＰＵ)２７による判別によって可能である。
【０１３０】
従って、第１セレクタ４１ｅの他方の入力端子に供給される第３アナログ加算器４１ｃの第３アナログ加算出力信号(Ａ＋Ｄ)と第２セレクタ４１ｆの他方の入力端子に供給される第４アナログ加算器４１ｄの第４アナログ加算出力信号(Ｂ＋Ｃ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子とにそれぞれ供給される。その結果、第１高速Ａ／Ｄ変換器４２ａの出力端子の第３デジタル加算出力信号(Ａ＋Ｄ)と第２高速Ａ／Ｄ変換器４２ｂの出力端子の第４デジタル加算出力信号(Ｂ＋Ｃ)とがウォブル信号生成回路３３の２個の入力端子に供給されるので、ウォブル信号生成回路３３はデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)を実行する。
【０１３１】
図９は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるウォブル信号生成回路３３によるウォブル信号生成動作が実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【０１３２】
図９に示すように時系列の各動作タイミング１１２ａ〜１１２ｈで、第１高速Ａ／Ｄ変換器４２ａは第３デジタル加算出力信号(Ａ＋Ｄ)を出力するのと同時に第２高速Ａ／Ｄ変換器４２ｂは第４デジタル加算出力信号(Ｂ＋Ｃ)を出力するものである。
【０１３３】
《ＤＰＤ生成動作》
ＢＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのように既に再生データが書き込まれ、記録不可となっているタイプの光ディスクが、図７に示した本発明の実施の形態１による半導体集積回路を搭載した光ディスク装置にロードされた場合には、ＤＰＤ生成が必要とされる。
【０１３４】
このように図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるＤＰＤ信号生成回路３４によるＤＰＤ生成動作が実行される際には、図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは、図７に示した半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第１動作モードに設定される。これは、記録可能な光ディスクのタイプの中央処理ユニット(ＣＰＵ)２７による判別によって可能である。
【０１３５】
従って、第１セレクタ４１ｅの一方の入力端子に供給される第１アナログ加算器４１ａの第１アナログ加算出力信号(Ａ＋Ｃ)と第２セレクタ４１ｆの一方の入力端子に供給される第２アナログ加算器４１ｂの第２アナログ加算出力信号(Ｂ＋Ｄ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子とにそれぞれ供給される。その結果、第１高速Ａ／Ｄ変換器４２ａの出力端子の第１デジタル加算出力信号(Ａ＋Ｃ)と第２高速Ａ／Ｄ変換器４２ｂの出力端子の第２デジタル加算出力信号(Ｂ＋Ｄ)とがＤＰＤ信号生成回路３４のデジタル位相比較回路の２個の入力端子に供給されるので、ＤＰＤ信号生成回路３４のデジタル位相比較回路はデジタル位相比較を実行する。従って、ＤＰＤ信号生成回路３４の出力端子から、デジタル位相比較信号(Ａ＋Ｃ)、(Ｂ＋Ｄ)が生成される。
【０１３６】
図１０は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩに含まれるＤＰＤ信号生成回路３４によるＤＰＤ生成動作が実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【０１３７】
図１０に示すように時系列の各動作タイミング１１４ａ〜１１４ｈで、第１高速Ａ／Ｄ変換器４２ａは第１デジタル加算出力信号(Ａ＋Ｃ)を出力するのと同時に第２高速Ａ／Ｄ変換器４２ｂは第２デジタル加算出力信号(Ｂ＋Ｄ)を出力するものである。
【０１３８】
《ＲＯＭマーク検出》
上述したようにウォブルはデータ記録可能な光ディスクに採用されているが、例外的に再生専用のＢＤ−ＲＯＭでもウォブルが採用されている。更にＢＤ(Blu-Ray Disk)固有技術として大量不正コピーを防止するために、ＲＯＭマーク(ＲＯＭ  Ｍａｒｋ)と呼ばれるフォーマットがディスク製造時にＢＤ−ＲＯＭに記録されている。
【０１３９】
ＢＤ−ＲＯＭに記録されたＲＯＭマークが図７に示す本発明の実施の形態１による半導体集積回路を搭載した光ディスク装置によって正しく検出されると、ＢＤ−ＲＯＭの再生が可能となる。しかし、光ディスク装置によってＲＯＭマークが正しく検出されても、不正コピーは不可能である。一方、ＲＯＭマークが検出できない場合には、ＢＤ−ＲＯＭの再生も不正コピーも不可能である。
【０１４０】
一方、光ディスク装置がＢＤ−ＲＯＭに記録されたＲＯＭマークを検出している際には、再生速度(光ディスク回転速度)が遅いことを利用して、ＢＤ−ＲＯＭのトラッキングエラー信号の検出のための差動位相検出(ＤＰＤ)信号取得とＢＤ−ＲＯＭ検出のためのウォブル信号取得とをシリアルに切り換えて実行することが可能である。
【０１４１】
図１１は、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩにおいてＤＰＤ信号生成回路３４によるＤＰＤ生成動作とウォブル信号生成回路３３によるＲＯＭマーク検出動作とが交互にシリアルに切り換えて実行される際の第１高速Ａ／Ｄ変換器４２ａと第２高速Ａ／Ｄ変換器４２ｂとの動作を説明する図である。
【０１４２】
図１１に示すように、時系列の奇数番目の動作タイミング１１６ａ、１１６ｃ、１１６ｅ、１１６ｇで、図８の演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは図７の中央処理ユニット(ＣＰＵ)２７のモード制御によって第１動作モードに設定されるので、第１高速Ａ／Ｄ変換器４２ａは第１デジタル加算出力信号(Ａ＋Ｃ)を出力して第２高速Ａ／Ｄ変換器４２ｂは第２デジタル加算出力信号(Ｂ＋Ｄ)を出力する。第１高速Ａ／Ｄ変換器４２ａからの第１デジタル加算出力信号(Ａ＋Ｃ)と第２高速Ａ／Ｄ変換器４２ｂからの第２デジタル加算出力信号(Ｂ＋Ｄ)とはＤＰＤ信号生成回路３４の２つの入力端子に供給されて、ＤＰＤ信号生成回路３４はデジタル位相比較の実行によってＤＰＤ生成動作を実行する。尚、この際の低再生速度のＤＰＤ生成動作でＤＰＤ信号生成回路３４の２つの入力端子に供給されるデータは間引かれ、中低速のデータ・レートとされることが可能である。
【０１４３】
更に図１１に示すように、時系列の偶数番目の動作タイミング１１６ｂ、１１６ｄ、１１６ｆ、１１６ｈで、図８の演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは図７の中央処理ユニット(ＣＰＵ)２７のモード制御によって第２動作モードに設定されるので、第１高速Ａ／Ｄ変換器４２ａは第３デジタル加算出力信号(Ａ＋Ｄ)を出力して第２高速Ａ／Ｄ変換器４２ｂは第４デジタル加算出力信号(Ｂ＋Ｃ)を出力する。第１高速Ａ／Ｄ変換器４２ａからの第３デジタル加算出力信号(Ａ＋Ｄ)と第２高速Ａ／Ｄ変換器４２ｂからの第４デジタル加算出力信号(Ｂ＋Ｃ)とはウォブル信号生成回路３３の２個の入力端子に供給されるので、ウォブル信号生成回路３３はデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によってＲＯＭマーク検出動作を実行する。尚、この際の低再生速度のＲＯＭマーク検出動作ではウォブル信号生成回路３３の２つの入力端子に供給されるデータは間引かれて、中低速のデータ・レートとされることが可能である。
【０１４４】
従って、図１１の時系列の偶数番目の動作タイミング１１６ｂ、１１６ｄ、１１６ｆ、１１６ｈでのウォブル信号生成回路３３によるＲＯＭマーク検出動作によってＲＯＭマークが正しく検出されると、図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩを搭載した光ディスク装置は通常の再生速度(通常の光ディスク回転速度)となる。すると、図１１の時系列の奇数番目の動作タイミング１１６ａ、１１６ｃ、１１６ｅ、１１６ｇと偶数番目の動作タイミング１１６ｂ、１１６ｄ、１１６ｆ、１１６ｈとで、常時、図８の演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆは図７の中央処理ユニット(ＣＰＵ)２７のモード制御によって第１動作モードに設定されるので、第１高速Ａ／Ｄ変換器４２ａは第１デジタル加算出力信号(Ａ＋Ｃ)を出力して第２高速Ａ／Ｄ変換器４２ｂは第２デジタル加算出力信号(Ｂ＋Ｄ)を出力する。従って、第１高速Ａ／Ｄ変換器４２ａからの第１デジタル加算出力信号(Ａ＋Ｃ)と第２高速Ａ／Ｄ変換器４２ｂからの第２デジタル加算出力信号(Ｂ＋Ｄ)とはＤＰＤ信号生成回路３４の２つの入力端子に常時供給されて、ＤＰＤ信号生成回路３４はデジタル位相比較の実行によりＢＤ−ＲＯＭのトラッキングエラー信号検出のためのＤＰＤ生成動作を常時実行する。尚、この際の常時再生速度のＤＰＤ生成動作でＤＰＤ信号生成回路３４の２つの入力端子に供給されるデータは間引かれるとなく、高速データ・レートとされるものである。
【０１４５】
《ＤＰＰ方式の動作》
上述したように光ディスク装置の記録およびＣＤ−ＲＯＭ等のディスクの再生で使用されている差動プッシュプル(ＤＰＰ)方式では、上述のウォブル信号生成動作と図７に示すようにオフセットキャンセル増幅器１２ｅ〜１２ｈに接続されたＡ／Ｄ変換器３６で、サブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈのデジタル信号をインターフェース回路３５経由でトラッキングサーボエラー生成回路１５に供給して、演算(Ａ＋D)−(Ｂ＋C) −α｛(Ｅ＋H)−(Ｆ＋G)｝の実行が必要とされる。
【０１４６】
従って、ＤＰＰ方式の動作に際しては、図８に示す演算回路４１の第１セレクタ４１ｅと第２セレクタ４１ｆとは、図７に示した半導体集積回路ＬＳＩの中央処理ユニット(ＣＰＵ)２７のモード制御によって第２動作モードに設定される。これは、中央処理ユニット(ＣＰＵ)２７による光ディスク装置の記録およびＣＤ−ＲＯＭ等のディスクの再生の判別によって可能である。
【０１４７】
従って、第１セレクタ４１ｅの他方の入力端子に供給される第３アナログ加算器４１ｃの第３アナログ加算出力信号(Ａ＋Ｄ)と第２セレクタ４１ｆの他方の入力端子に供給される第４アナログ加算器４１ｄの第４アナログ加算出力信号(Ｂ＋Ｃ)とが第１セレクタ４１ｅと第２セレクタ４１ｆとによってそれぞれ選択され、第１高速Ａ／Ｄ変換器４２ａの入力端子と第２高速Ａ／Ｄ変換器４２ｂの入力端子とにそれぞれ供給される。その結果、第１高速Ａ／Ｄ変換器４２ａの出力端子の第３デジタル加算出力信号(Ａ＋Ｄ)と第２高速Ａ／Ｄ変換器４２ｂの出力端子の第４デジタル加算出力信号(Ｂ＋Ｃ)とが、インターフェース回路３５を介して、トラッキングサーボ方式選択回路１４の他方の入力端子に供給される。するとトラッキングサーボ方式選択回路１４はトラッキングサーボエラー生成回路１５の入力端子に第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)を順次に出力する一方、サブ受光素子の４つの領域Ｅ、Ｆ、Ｇ、Ｈの出力信号１ｅ、１ｆ、１ｇ、１ｈのデジタル信号がインターフェース回路３５経由でトラッキングサーボエラー生成回路１５に供給されるので、トラッキングサーボエラー生成回路１５はデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ) −α｛(Ｅ＋H)−(Ｆ＋G)｝の実行によってＤＰＰ方式のトラッキング動作のためのトラッキングエラー信号を生成することが可能となる。
【０１４８】
尚、その際、第１高速Ａ／Ｄ変換器４２ａの第３デジタル加算出力信号(Ａ＋Ｄ)と第２高速Ａ／Ｄ変換器４２ｂの第４デジタル加算出力信号(Ｂ＋Ｃ)が振幅補正回路３２の２個の入力端子に供給されるので、振幅補正回路３２は(Ａ＋Ｄ)＋(Ｂ＋Ｃ)の加算演算を実行する。その結果、ＣＤ−ＲＯＭ等のディスクの再生で、ＣＤ−ＲＯＭに傷が存在すれば傷検出信号が振幅検出回路４から再生用信号処理回路２６に供給されることが可能となる。
【０１４９】
［実施の形態２］
《実施の形態２による半導体集積回路の構成》
図１２は、光ディスク装置に搭載可能な本発明の実施の形態２の半導体集積回路の構成を示す図である。
【０１５０】
図１２に示す本発明の実施の形態２による半導体集積回路ＬＳＩが図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩと相違するのは、図７に示した演算回路４１と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの代わりにオフセットキャンセル増幅器１２ａ〜１２ｄと振幅補正回路３２、ウォブル信号生成回路３３、ＤＰＤ信号生成回路３４、インターフェース回路３５の間に接続された前処理回路４３と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４とを含んでいる。
【０１５１】
すなわち、図１２に示した本発明の実施の形態２による半導体集積回路ＬＳＩでは、前処理回路４３の４個の入力端子は４個のオフセットキャンセル増幅器１２ａ、１２ｂ、１２ｃ、１２ｄの出力端子に接続され、前処理回路４３の２個の出力端子は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの入力端子に接続され、２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの出力端子は演算回路４４の２個の入力端子に接続され、演算回路４４の２個の出力端子は振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とインターフェース回路３５の入力端子に接続されている。
【０１５２】
特に、前処理回路４３は、４個の入力端子Ａ、Ｂ、Ｃ、Ｄの入力選択動作機能と、４個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に２個の高速Ａ／Ｄ変換器４２ａ、４２ｂは、前処理回路４３のサンプル期間に出力される２個のアナログ信号を２個のデジタル信号に変換して演算回路４４の２個の入力端子に供給して、また更に、前処理回路４３のホールド期間に出力される他の２個のアナログ信号を他の２個のデジタル信号に変換して演算回路４４の２個の入力端子に供給するものである。また更に演算回路４４は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからサンプル期間に出力される２個のデジタル信号と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからホールド期間に出力される他の２個のデジタル信号のデジタル加算演算を実行することで、２個のデジタル演算出力信号を生成して振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とインターフェース回路３５の入力端子に供給するものである。また図１２に示す半導体集積回路ＬＳＩのその他の構成は、図７に示した半導体集積回路ＬＳＩと同一であるので、重複する説明は省略する。
【０１５３】
《前処理回路の構成および動作》
図１３は、図１２に示した本発明の実施の形態２による半導体集積回路ＬＳＩに含まれる前処理回路４３の構成を示す図である。
【０１５４】
図１３に示すように、前処理回路４３は切り換えスイッチＳＷと４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄと２個のセレクタ１１９ａ、１１９ｂを含んでいる。オフセットキャンセル増幅器１２ａの出力信号Ａはサンプルホールド回路１１８ａの入力端子１１７ａに供給され、オフセットキャンセル増幅器１２ｂの出力信号Ｂはサンプルホールド回路１１８ｂの入力端子１１７ｂに供給され、オフセットキャンセル増幅器１２ｃの出力信号Ｃは切り換えスイッチＳＷの一方の入力端子１１７ｃに供給され、オフセットキャンセル増幅器１２ｄの出力信号Ｄは切り換えスイッチＳＷの他方の入力端子１１７ｄに供給される。
【０１５５】
図１２に示した本発明の実施の形態２による半導体集積回路ＬＳＩに含まれた中央処理ユニット(ＣＰＵ)２７のモード制御による第1動作モードでは、切り換えスイッチＳＷは、図１３の太い実線に示すように、一方の入力端子１１７ｃと他方の入力端子１１７ｄをサンプルホールド回路１１８ｃの入力端子とサンプルホールド回路１１８ｄの入力端子とにそれぞれ接続する。またモード制御による第２動作モードでは、切り換えスイッチＳＷは、図１３の破線に示すように、一方の入力端子１１７ｃと他方の入力端子１１７ｄとをサンプルホールド回路１１８ｄの入力端子とサンプルホールド回路１１８ｃの入力端子にそれぞれ接続するものである。
【０１５６】
図１４は、図１３に示した前処理回路４３の４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄの動作を説明する図である。
【０１５７】
図１４に示すように、時系列の奇数の動作タイミング１２２ａ、１２２ｃ、１２２ｅ、１２２ｇでは４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはサンプル動作を実行するものであり、時系列の偶数の動作タイミング１２２ｂ、１２２ｄ、１２２ｆ、１２２ｈでは４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはホールド動作を実行する。更に図１４に示すように第１の動作タイミング１１２ａから第４の動作タイミング１１２ｄまでは、切り換えスイッチＳＷは第1動作モードに設定され、切り換えスイッチＳＷの一方の入力端子１１７ｃと他方の入力端子１１７ｄはサンプルホールド回路１１８ｃの入力端子とサンプルホールド回路１１８ｄの入力端子とにそれぞれ接続されている。また第５の動作タイミング１１２ｅから第８の動作タイミング１１２ｈまでは、切り換えスイッチＳＷは第２動作モードに設定され、切り換えスイッチＳＷの一方の入力端子１１７ｃと他方の入力端子１１７ｄはサンプルホールド回路１１８ｄの入力端子とサンプルホールド回路１１８ｃの入力端子にそれぞれ接続されている。
【０１５８】
その結果、図１４に示すように、前半の２つのサンプル動作タイミング１１２ａ、１１２ｃでは、４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはサンプル期間の入力信号Ａ、Ｃ、Ｄ、Ｂを出力して、後半の２つのサンプル動作タイミング１１２ｅ、１１２ｇでは、４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはサンプル期間の入力信号Ａ、Ｄ、Ｃ、Ｂを出力する。また更に、前半の２つのホールド動作タイミング１１２ｂ、１１２ｄでは、４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはホールド期間中のホールド信号Ａ、Ｃ、Ｄ、Ｂを出力して、後半の２つのホールド動作タイミング１１２ｆ、１１２ｈでは、４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはホールド期間中のホールド信号Ａ、Ｄ、Ｃ、Ｂを出力する。
【０１５９】
図１５は、図１３に示した前処理回路４３の２個のセレクタ１１９ａ、１１９ｂと２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４の動作を説明する図である。
【０１６０】
図１５に示すように、時系列の奇数の動作タイミング１２２ａ、１２２ｃ、１２２ｅ、１２２ｇでは、２個のセレクタ１１９ａ、１１９ｂは上下２個のサンプルホールド回路１１８ａ、１１８ｂからそれぞれ出力されるサンプル期間の入力信号Ａ、Ｂが２個の高速Ａ／Ｄ変換器４２ａ、４２ｂによってサンプルデジタル信号に変換され、２個のサンプルデジタル信号は演算回路４４の２個の入力端子に供給される。
【０１６１】
また図１５に示すように、時系列の偶数の動作タイミング１２２ｂ、１２２ｄ、１２２ｆ、１２２ｈでは、２個のセレクタ１１９ａ、１１９ｂは中央の２個のサンプルホールド回路１１８ｃ、１１８ｄからそれぞれ出力されるホールド期間のホールド信号Ｃ、Ｄまたホールド信号Ｄ、Ｃが２個の高速Ａ／Ｄ変換器４２ａ、４２ｂによってホールドデジタル信号に変換されて、２個のホールドデジタル信号は演算回路４４の２個の入力端子に供給される。
【０１６２】
その結果、図１５に示すように時系列の奇数の動作タイミング１２２ａ、１２２ｃ、１２２ｅ、１２２ｇのサンプル期間に供給される２個のサンプルデジタル信号Ａ、Ｂと時系列の偶数の動作タイミング１２２ｂ、１２２ｄ、１２２ｆ、１２２ｈのホールド期間に供給されるホールド信号Ｃ、Ｄまたホールド信号Ｄ、Ｃが、演算回路４４によってデジタル加算演算される。
【０１６３】
その結果、図１５に示すように、前半の４つの動作タイミング１２２ａ〜１２２ｄでは、演算回路４４の２個の出力端子から第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)とがそれぞれ出力され、後半の４つの動作タイミング１２２ｅ〜１２２ｈでは、演算回路４４の２個の出力端子から第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)とがそれぞれ出力されることが可能となる。
【０１６４】
従って、図１２の本発明の実施の形態２による半導体集積回路ＬＳＩに含まれた前処理回路４３と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４により出力される第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)と第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)とは、図７の本発明の実施の形態１による半導体集積回路ＬＳＩと同様に、振幅補正回路３２での(Ａ＋Ｃ)＋(Ｂ＋Ｄ)のデジタル加算演算または(Ａ＋Ｄ)＋(Ｂ＋Ｃ)のデジタル加算演算に利用され、ウォブル信号生成回路３３でのデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)に利用され、ＤＰＤ信号生成回路３４でのデジタル位相比較信号(Ａ＋Ｃ)、(Ｂ＋Ｄ)の生成に利用され、また更にウォブル信号生成回路３３でのデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によるＲＯＭマーク検出に利用されることが可能となる。
【０１６５】
［実施の形態３］
《実施の形態３による半導体集積回路の構成》
図１２は、光ディスク装置に搭載可能な本発明の実施の形態３の半導体集積回路の構成を示す図である。
【０１６６】
図１２に示す本発明の実施の形態３による半導体集積回路ＬＳＩが図７に示した本発明の実施の形態１による半導体集積回路ＬＳＩと相違するのは、図７に示した演算回路４１と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの代わりにオフセットキャンセル増幅器１２ａ〜１２ｄと振幅補正回路３２、ウォブル信号生成回路３３、ＤＰＤ信号生成回路３４、インターフェース回路３５の間に接続された前処理回路４３と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４とを含んでいる。
【０１６７】
すなわち、図１２に示した本発明の実施の形態３による半導体集積回路ＬＳＩでは、前処理回路４３の４個の入力端子は４個のオフセットキャンセル増幅器１２ａ、１２ｂ、１２ｃ、１２ｄの出力端子に接続され、前処理回路４３の２個の出力端子は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの入力端子に接続され、２個の高速Ａ／Ｄ変換器４２ａ、４２ｂの出力端子は演算回路４４の２個の入力端子に接続され、演算回路４４の２個の出力端子は振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とインターフェース回路３５の入力端子に接続されている。
【０１６８】
特に、前処理回路４３は、４個の入力端子Ａ、Ｂ、Ｃ、Ｄの入力選択動作機能と、４個の選択入力信号のサンプルホールド動作機能と、サンプルホールド出力信号の出力選択機能とを有するものである。更に２個の高速Ａ／Ｄ変換器４２ａ、４２ｂは、前処理回路４３のサンプル期間に出力される２個のアナログ信号を２個のデジタル信号に変換して演算回路４４の２個の入力端子に供給して、また更に、前処理回路４３のホールド期間に出力される他の２個のアナログ信号を他の２個のデジタル信号に変換して演算回路４４の２個の入力端子に供給するものである。また更に演算回路４４は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからサンプル期間に出力される２個のデジタル信号と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからホールド期間に出力される他の２個のデジタル信号のデジタル加算演算を実行することで、２個のデジタル演算出力信号を生成して振幅補正回路３２とウォブル信号生成回路３３とＤＰＤ信号生成回路３４とインターフェース回路３５の入力端子に供給するものである。また更に演算回路４４は２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからサンプル期間に出力される２個のデジタル信号と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂからホールド期間に出力される他の２個のデジタル信号を、デジタル加算演算せずにＤＰＤ信号生成回路３４の入力端子に供給するものである。また図１２に示す半導体集積回路ＬＳＩのその他の構成は、図７に示した半導体集積回路ＬＳＩと同一であるので、重複する説明は省略する。
【０１６９】
《前処理回路の構成および動作》
図１６は、図１２に示した本発明の実施の形態３による半導体集積回路ＬＳＩに含まれる前処理回路４３の構成を示す図である。
【０１７０】
図１６に示すように、前処理回路４３は４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄと２個のセレクタ１１９ａ、１１９ｂを含んでいる。オフセットキャンセル増幅器１２ａの出力信号Ａはサンプルホールド回路１１８ａの入力端子１１７ａに供給され、オフセットキャンセル増幅器１２ｂの出力信号Ｂはサンプルホールド回路１１８ｂの入力端子１１７ｂに供給され、オフセットキャンセル増幅器１２ｃの出力信号Ｃはサンプルホールド回路１１８ｃの入力端子１１７ｃに供給され、オフセットキャンセル増幅器１２ｄの出力信号Ｄはサンプルホールド回路１１８ｄの入力端子１１７ｄに供給される。
【０１７１】
図１７は、図１６に示した前処理回路４３の４個のサンプルホールド回路１１８ａ、１１８ｂ、１１８ｃ、１１８ｄの動作を説明する図である。
【０１７２】
図１７に示すように、時系列の奇数の動作タイミング１２４ａ、１２４ｃ、１２４ｅ、１２４ｇでは４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはサンプル動作を実行するものであり、時系列の偶数の動作タイミング１２４ｂ、１２４ｄ、１２４ｆ、１２４ｈでは４個のサンプルホールド回路１１８ａ、１１８ｃ、１１８ｄ、１１８ｂはホールド動作を実行する。
【０１７３】
その結果、図１７に示すように、時系列の奇数の動作タイミング１２４ａ、１２４ｃ、１２４ｅ、１２４ｇでは2個のサンプルホールド回路１１８ａ、１１８ｂのサンプル期間の入力信号Ａ、Ｂを出力する。また更に時系列の偶数の動作タイミング１２４ｂ、１２４ｄ、１２４ｆ、１２４ｈでは、2個のサンプルホールド回路１１８ｃ、１１８ｄの時系列の奇数の動作タイミング１２４ａ、１２４ｃ、１２４ｅ、１２４ｇでサンプルしたホールド信号Ｃ、Ｄを出力する。
【０１７４】
図１８は、図１６に示した前処理回路４３の２個のセレクタ１１９ａ、１１９ｂと２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４の動作を説明する図である。
【０１７５】
図１８に示すように、時系列の奇数の動作タイミング１２４ａ、１２４ｃ、１２４ｅ、１２４ｇでは、２個のセレクタ１１９ａ、１１９ｂは上下２個のサンプルホールド回路１１８ａ、１１８ｂからそれぞれ出力されるサンプル期間の入力信号Ａ、Ｂが２個の高速Ａ／Ｄ変換器４２ａ、４２ｂによってサンプルデジタル信号に変換され、２個のサンプルデジタル信号は演算回路４４の２個の入力端子に供給される。
【０１７６】
また図１８に示すように、時系列の偶数の動作タイミング１２４ｂ、１２４ｄ、１２４ｆ、１２４ｈでは、２個のセレクタ１１９ａ、１１９ｂは中央の２個のサンプルホールド回路１１８ｃ、１１８ｄからそれぞれ出力されるホールド期間のホールド信号Ｃ、Ｄが２個の高速Ａ／Ｄ変換器４２ａ、４２ｂによってホールドデジタル信号に変換されて、２個のホールドデジタル信号は演算回路４４の２個の入力端子に供給される。
【０１７７】
その結果、図１８に示すように時系列の奇数の動作タイミング１２４ａ、１２４ｃ、１２４ｅ、１２４ｇのサンプル期間に供給される２個のサンプルデジタル信号Ａ、Ｂと時系列の偶数の動作タイミング１２４ｂ、１２４ｄ、１２４ｆ、１２４ｈのホールド期間に供給されるホールド信号Ｃ、Ｄが、演算回路４４によってデジタル加算演算される。
【０１７８】
その結果、図１８に示すように、前半の４つの動作タイミング１２４ａ〜１２４ｄでは、演算回路４４の２個の出力端子から第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)とがそれぞれ出力され、後半の４つの動作タイミング１２４ｅ〜１２４ｈでは、演算回路４４の２個の出力端子から第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)とがそれぞれ出力されることが可能となる。
【０１７９】
更に、他の実施の形態によれば、動作タイミング１２４ａ〜１２４ｈでは、演算回路４４の２個の出力端子から演算出力信号を出力せずに、入力信号Ａ、Ｂ、Ｃ、Ｄを図１２のＤＰＤ信号生成回路３４に直接出力すれば、図１２のＤＰＤ信号生成回路３４を図４と同様の処理を実行させることで、(Ａ、Ｂ)＋(Ｃ、Ｄ)で示されるＤＰＤ信号を生成することも可能である。
【０１８０】
従って、図１２の本発明の実施の形態３による半導体集積回路ＬＳＩに含まれた前処理回路４３と２個の高速Ａ／Ｄ変換器４２ａ、４２ｂと演算回路４４により出力される第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)と第３デジタル加算出力信号(Ａ＋Ｄ)と第４デジタル加算出力信号(Ｂ＋Ｃ)とは、図７の本発明の実施の形態１による半導体集積回路ＬＳＩと同様に、振幅補正回路３２での(Ａ＋Ｃ)＋(Ｂ＋Ｄ)のデジタル加算演算または(Ａ＋Ｄ)＋(Ｂ＋Ｃ)のデジタル加算演算に利用され、ウォブル信号生成回路３３でのデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)に利用され、ＤＰＤ信号生成回路３４でのデジタル位相比較信号(Ａ＋Ｃ)、(Ｂ＋Ｄ)の生成に利用され、また更にウォブル信号生成回路３３でのデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によるＲＯＭマーク検出に利用されることが可能となる。
【０１８１】
更に他の実施の形態によれば、図１２の本発明の実施の形態３による半導体集積回路ＬＳＩの演算回路４４から出力される第１デジタル加算出力信号(Ａ＋Ｃ)と第２デジタル加算出力信号(Ｂ＋Ｄ)と第３デジタル加算出力信号(Ａ＋Ｄ)と演算回路４４で演算せずに直接出力される入力信号Ａ、Ｂ、Ｃ、Ｄとを、振幅補正回路３２の(Ａ＋Ｃ)＋(Ｂ＋Ｄ)のデジタル加算演算と、ウォブル信号生成回路３３のデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)と、ＤＰＤ信号生成回路３４のデジタル位相比較信号(Ａ、B)＋(Ｃ、D)の演算にそれぞれ利用されることが可能であり、また更にウォブル信号生成回路３３のデジタル演算(Ａ＋Ｄ)−(Ｂ＋Ｃ)の実行によるＲＯＭマーク検出に利用されることも可能である。
【０１８２】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８３】
例えば、本発明による半導体集積回路は本発明の実施の形態１と本発明の実施の形態２による半導体集積回路ＬＳＩのようなモノリシック半導体集積回路のみに限定されるものでなく、この半導体集積回路ＬＳＩとスレッドモータ・駆動回路の半導体チップやフォーカス制御駆動回路の半導体チップやスピンドモータ・駆動回路の半導体チップとが１個のプラスティック封止樹脂に封止されるシステムインパッケージ(ＳｉＰ)のようなハイブリッド型半導体集積回路に適用できることは言うまでもない。
【符号の説明】
【０１８４】
ＰＵ…光ピックアップ
ＬＳＩ…半導体集積回路
Ａ、Ｂ、Ｃ、Ｄ…メイン受光素子の４つの領域
Ｅ、Ｆ、Ｇ、Ｈ…サブ受光素子の４つの領域
１２ａ〜１２ｄ、１２ｅ〜１２ｈ…オフセットキャンセル増幅器
４…振幅検出回路
７…ウォブル信号処理回路
９…回転制御回路
１４…トラッキングサーボ方式選択回路
１５…トラッキングサーボエラー生成回路
１６…フォーカスサーボエラー生成回路
１７…サーボ信号処理部
１８、１９…Ｄ／Ａ変換器
２０…記録パワー制御回路
２１…再生パワー制御回路
２２…レーザ制御部
２３ａ、２３ｂ…データリード受光素子のＲＦ読み出し差動信号
２４…ＲＦ生成回路
２５…Ａ／Ｄ変換器
２６…再生用信号処理回路
２７…中央処理ユニット(ＣＰＵ)
２８…メモリ
３２…振幅補正回路
３３…ウォブル信号生成回路
３４…ＤＰＤ信号生成回路
３５…インターフェース回路
３６…Ａ／Ｄ変換器
４１…演算回路
４１ａ、４１ｂ、４１ｃ、４１ｄ…アナログ加算器
４１ｅ、４１ｆ…セレクタ
４２ａ、４２ｂ…高速Ａ／Ｄ変換器
４３…前処理回路
４４…演算回路
１１８ａ、ｂ、ｃ、ｄ…サンプルホールド回路
１１９ａ、１１９ｂ…セレクタ
【図１】
2011233192.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011233192.tif 000015
【図１４】
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【図１５】
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【図１６】
2011233192.tif 000018
【図１７】
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【図１８】
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