(57)【要約】【課題】  モードレジスタにパワーダウン情報が設定されていないときに、半導体メモリのパワーダウン状態への遷移を外部信号により容易に行う。【解決手段】  モードレジスタは、パワーダウン情報またはリフレッシュ情報が設定される。メモリセルアレイは、端子を介して供給される外部信号とリフレッシュ情報とに基づいて、リフレッシュが行われる。内部回路は、外部信号とパワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、クロック信号に基づいて動作する。検出回路は、クロック信号を検出する。外部信号が活性化されたときに、検出回路がクロック信号を所定期間検出しないときには、モードレジスタにパワーダウン情報を設定する。【選択図】    図１
2011014183.tif 000002
【特許請求の範囲】
【請求項１】
外部信号が供給される端子と、
パワーダウン情報またはリフレッシュ情報が設定されるモードレジスタと、
前記外部信号と前記リフレッシュ情報とに基づいて、リフレッシュが行われるメモリセルアレイと
前記外部信号と前記パワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、クロック信号に基づいて動作する内部回路と、
前記クロック信号を検出する検出回路と、
を備え、
前記外部信号が活性化されたときに、前記検出回路が前記クロック信号を所定期間検出しないときには、前記モードレジスタにパワーダウン情報を設定すること
を特徴とする半導体メモリ。
【請求項２】
電源投入時に、前記モードレジスタにリフレッシュ情報が設定されること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記検出回路は、前記外部信号が活性化されたときにカウントを開始するタイマを含むこと
を特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
モードレジスタにリフレッシュ情報を設定し、
前記外部端子に供給される外部信号の活性化を検出し、
前記検出に基づいてクロック信号のカウントを開始し、
カウント値が所定値に達しない場合には前記モードレジスタにパワーダウン情報を設定し、
前記パワーダウン情報に基づいて内部回路をリセットすること
を特徴とする半導体メモリの制御方法。
【請求項５】
半導体メモリと、
前記半導体メモリを制御するための制御信号とシステムクロック信号とを供給するコントローラと、
を備え、
前記制御信号が供給される端子と、
パワーダウン情報またはリフレッシュ情報が設定されるモードレジスタと、
前記制御信号と前記リフレッシュ情報とに基づいて、リフレッシュが行われるメモリセルアレイと
前記制御信号と前記パワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、システムクロック信号に基づいて動作する内部回路と、
前記クロック信号を検出する検出回路と、
を備え、
前記制御信号が活性化されたときに、前記検出回路が前記クロック信号を所定期間検出しないときには、前記モードレジスタにパワーダウン情報を設定すること
を特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーダウン機能を有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic RAM）等の半導体メモリでは、データを保持するために定期的なリフレッシュ動作が必要である。一方、リフレッシュ動作は、消費電力の削減を妨げる。例えば、スタンバイ中にリフレッシュ動作を停止することで、消費電力は削減される（例えば、特許文献１参照）。また、リフレッシュ動作を自動的に実行するセルフリフレッシュモード中に、ＤＲＡＭのアクセスを制御する制御回路の一部の動作を停止することで、消費電力は削減される（例えば、特許文献２参照）。
【０００３】
一方、スタンバイ期間においてリフレッシュ動作による消費電流を削減するために、データの保持が必要なメモリ領域のみに対してリフレッシュ動作を実行する部分リフレッシュ技術が知られている。例えば、半導体メモリは、低消費電力モードとして、リフレッシュ動作を停止するパワーダウンモードと、部分リフレッシュ動作を実行する部分リフレッシュモードとを有する（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２５５１８４号公報
【特許文献２】特開２００１−８４７６１号公報
【特許文献３】特開２００２−１７０３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
部分リフレッシュモード中に、半導体メモリをリセットする必要が生じたとき、部分リフレッシュモードから通常動作モードに復帰した後、半導体メモリをリセットするためにパワーダウンモードにエントリする必要がある。これにより、リセットシーケンスは複雑になり、半導体メモリの制御回路の規模が増加する。あるいは、半導体メモリのアクセスを制御するためのプログラムが増加する。
【０００６】
本発明の目的は、モードレジスタにパワーダウン情報が設定されていないときに、半導体メモリのパワーダウン状態への遷移を外部信号により容易に行うことである。
【課題を解決するための手段】
【０００７】
モードレジスタは、パワーダウン情報またはリフレッシュ情報が設定される。メモリセルアレイは、端子を介して供給される外部信号とリフレッシュ情報とに基づいて、リフレッシュが行われる。内部回路は、外部信号とパワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、クロック信号に基づいて動作する。検出回路は、クロック信号を検出する。外部信号が活性化されたときに、検出回路がクロック信号を所定期間検出しないときには、モードレジスタにパワーダウン情報を設定する。
【発明の効果】
【０００８】
モードレジスタにパワーダウン情報が設定されていないときにも、外部信号に応じて半導体メモリをパワーダウン状態に容易に設定できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したリフレッシュタイマの例を示している。
【図４】図２に示したクロック検出回路の例を示している。
【図５】図２に示したリセット制御回路の例を示している。
【図６】図２に示したモードレジスタの例を示している。
【図７】図１および図２に示した半導体メモリが搭載されるシステムの例を示している。
【図８】図６に示したモードレジスタの設定動作の例を示している。
【図９】図２に示した半導体メモリの状態遷移の例を示している。
【図１０】図２に示した半導体メモリの動作の例を示している。
【図１１】図２に示した半導体メモリの動作の別の例を示している。
【図１２】図２に示した半導体メモリの動作の別の例を示している。
【図１３】図２に示した半導体メモリのリセットシーケンスの例を示している。
【図１４】別の実施形態における半導体メモリの例を示している。
【図１５】図１４に示したヒューズ回路およびクロック検出回路の例を示している。
【図１６】図１４に示した半導体メモリの動作の例を示している。
【図１７】別の実施形態における半導体メモリの例を示している。
【図１８】図１７に示したタイマ回路の例を示している。
【図１９】別の実施形態におけるモードレジスタの例を示している。
【図２０】図１９に示したモードレジスタを有する半導体メモリの動作の例を示している。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”の付いている信号および先頭に”／”が付いている信号は、負論理を示している。図中の二重の四角印は、外部信号を入力または出力する外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体メモリの例を示している。半導体メモリＭＥＭは、例えば、ダイナミックメモリセルＭＣを有し、クロック信号ＣＬＫに同期して動作する。半導体メモリＭＥＭは、検出回路、モードレジスタ、内部回路およびメモリセルアレイを有している。
【００１２】
検出回路は、クロック信号ＣＬＫが供給されているか否かを検出する。モードレジスタは、パワーダウン情報ＰＤがまたはリフレッシュ情報ＰＲＦＦが設定される。内部回路は、外部信号ＣＥ２とパワーダウン情報ＰＤとに基づいてパワーダウン状態に遷移するとともに、クロック信号ＣＬＫに基づいて動作する。メモリセルアレイは、外部信号ＣＥ２とリフレッシュ情報ＰＲＦＦとに基づいて、リフレッシュが行われる。なお、メモリセルアレイのリフレッシュの制御は、外部信号ＣＥ２とリフレッシュ情報ＰＲＦＦとを受ける制御回路により生成される制御信号に基づいて行われてもよい。このとき、例えば、制御信号は、メモリセルアレイのアクセスタイミングを決めるタイミング信号およびリフレッシュするメモリセルを選択するアドレス信号を含む。
【００１３】
検出回路は、外部信号の活性化から所定期間、クロック信号を検出しないときに、パワーダウン情報ＰＤをモードレジスタに設定するためにパワーダウンセット信号ＰＤＳを出力する。例えば、半導体メモリＭＥＭをアクセスするシステムがハングアップしているとき、クロック信号は半導体メモリＭＥＭに供給されない。この場合、半導体メモリＭＥＭの動作は保証されないため、半導体メモリＭＥＭの内部回路をリセットする必要がある。
【００１４】
例えば、モードレジスタは、リフレッシュ情報ＰＲＦＦを設定しているときにも、内部回路をリセットするために、外部信号ＣＥ２に応じてモードレジスタに強制的にパワーダウン情報ＰＤを設定する。クロック信号が供給されないときに、外部信号ＣＥ２に応じてモードレジスタに強制的にパワーダウン情報ＰＤを設定することで、半導体メモリＭＥＭをパワーダウン状態に容易に設定できる。換言すれば、半導体メモリＭＥＭをアクセスするシステムは、内部回路をリセットするために、クロック信号の再開後にモードレジスタをリフレッシュ情報ＰＲＦＦからパワーダウン情報ＰＤに設定し直す必要がなくなる。この結果、システムのハングアップ時の復旧処理を簡易にでき、システムの性能を向上できる。
【００１５】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。
【００１６】
半導体メモリＭＥＭは、リフレッシュタイマ１０、リフレッシュ制御回路１２、クロック検出回路１４、リセット制御回路１６、モードレジスタ１８、コマンドデコーダ２０、バースト制御回路２２、データ入出力回路２４、アドレス入力回路２６、バーストアドレスカウンタ２８、アドレス制御回路３０、メモリコア制御回路３２、バス制御回路３４、内部電圧生成回路３６およびメモリコア３８を有している。
【００１７】
リフレッシュタイマ１０は、高レベルの部分リフレッシュモード信号ＰＲＥＦおよび低レベルのチップイネーブル信号ＣＥ２を受けているときに、所定の周期でリフレッシュ要求信号ＲＲＥＱを出力する。リフレッシュタイマ１０は、高レベルの部分領域信号ＰＡＲＥＡを受けているときに、低レベルの部分領域信号ＰＡＲＥＡを受けているときに比べてリフレッシュ要求信号ＲＲＥＱの生成周期を長くする。リフレッシュタイマ１０の詳細は図３に示す。なお、リフレッシュタイマ１０は、部分リフレッシュモード信号ＰＲＥＦのレベルに拘わりなく、低レベルのチップイネーブル信号ＣＥ２を受けているときに、カウント動作を開始し、所定の周期でリフレッシュ要求信号ＲＲＥＱを出力してもよい。
【００１８】
チップイネーブル信号ＣＥ２は、半導体メモリＭＥＭを通常動作モードから低消費電力モードに切り替えるための低消費電力モード設定信号として機能する。チップイネーブル信号ＣＥ２が高レベルに非活性化されているとき、半導体メモリＭＥＭは、通常動作モードで動作する。チップイネーブル信号ＣＥ２が低レベルに活性化されているときに、半導体メモリＭＥＭは、低消費電力モードで動作する。後述するように、低消費電力モードは、部分リフレッシュモードＰＲＥＦＭとパワーダウンモードＰＤＭを含む。
【００１９】
リフレッシュ制御回路１２は、部分リフレッシュモード信号ＰＲＥＦが高レベルのときに、リフレッシュコマンド信号ＩＣＭＤおよびリフレッシュ要求信号ＲＲＥＱに応答して、リフレッシュ動作を実行するためのリフレッシュ信号ＲＥＦを所定の期間出力する。特に限定されないが、リフレッシュ信号ＲＥＦは、リフレッシュ動作の実行期間を示すパルス信号である。
【００２０】
リフレッシュ制御回路１２は、低消費電力モード中に部分リフレッシュモード信号ＰＲＥＦが低レベルのときに、リフレッシュ信号ＲＥＦの出力を禁止する。後述するように、部分リフレッシュモード信号ＰＲＥＦが低レベルのとき、パワーダウンモード信号ＰＤは高レベルである。このとき、半導体メモリＭＥＭの低消費電力モードは、パワーダウンモードＰＤＭに設定される。すなわち、パワーダウンモードＰＤＭ中、リフレッシュ動作は禁止され、メモリセルＭＣに保持されているデータは失われる。一方で、リフレッシュ動作を禁止することで、半導体メモリＭＥＭの消費電力は大幅に削減される。
【００２１】
クロック検出回路１４は、チップイネーブル信号ＣＥ２が低レベルのとき、またはパワーオンリセット信号ＰＯＲが高レベルのとき、所定期間に受けるクロック信号ＣＬＫのパルス数をカウントする。クロック検出回路１４は、所定期間にクロック信号ＣＬＫのパルスが一度も検出されないときに、パワーダウンセット信号ＰＤＳを出力する。例えば、所定期間は、リフレッシュ要求信号ＲＲＥＱの生成間隔である。なお、クロック検出回路１４は、パワーオンリセット信号ＰＯＲを受けることなく、チップイネーブル信号ＣＥ２が低レベルのときのみ、クロック信号ＣＬＫのパルス数をカウントしてもよい。
【００２２】
特に限定されないが、リフレッシュタイマ１０およびクロック検出回路１４は、チップイネーブル信号ＣＥ２が低レベルの期間に、クロック信号ＣＬＫのパルスを検出する検出回路として機能する。なお、クロック信号ＣＬＫは、コマンドデコーダ２０やバースト制御回路２２等のクロック信号ＣＬＫに同期して動作する回路に供給される。
【００２３】
リセット制御回路１６は、パワーオンリセット回路の機能を有している。リセット制御回路１６は、外部端子を介して半導体メモリＭＥＭの外部から供給される外部電源電圧ＶＤＤが所定電圧より低いときに、高レベルのパワーオンリセット信号ＰＯＲを出力する。リセット制御回路１６は、外部電源電圧ＶＤＤが所定の電圧以上のときに、パワーオンリセット信号ＰＯＲを低レベルに設定する。また、リセット制御回路１６は、高レベルのパワーオンリセット信号ＰＯＲを受けたとき、またはパワーダウンモードＰＤＭ中に低レベルのチップイネーブル信号ＣＥ２を受けたときに、レジスタリセット信号ＲＲＳＴを出力する。レジスタリセット信号ＲＲＳＴは、半導体メモリＭＥＭ内のラッチ回路等の内部回路を初期化するために生成される。
【００２４】
モードレジスタ１８は、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤの論理値に応じて、半導体メモリＭＥＭの動作モードおよび動作仕様を設定する。例えば、動作モードは、低消費電力モード中の動作モードであり、部分リフレッシュモードＰＲＥＦＭおよびパワーダウンモードＰＤＭを含む。すなわち、半導体メモリＭＥＭは、少なくとも２種類の低消費電力モードを有する。
【００２５】
半導体メモリＭＥＭは、チップイネーブル信号ＣＥ２が高レベルから低レベルに変化したときに、動作モードを通常動作モードから低消費電力モードに遷移し、チップイネーブル信号ＣＥ２が低レベルから高レベルに変化したときに、動作モードを低消費電力モードから通常動作モードに遷移する。チップイネーブル信号ＣＥ２が低レベルになったときに遷移する低消費電力モードは、モードレジスタ１８の値に応じて、部分リフレッシュモードＰＲＥＦＭまたはパワーダウンモードＰＤＭのいずれかに設定される。
【００２６】
動作仕様は、部分領域、バースト長およびレイテインシを含む。動作仕様は、半導体メモリＭＥＭが通常動作モードに遷移しているときに有効になる。なお、モードレジスタ１８は、モードレジスタセットコマンドＭＲＳとともにデータ端子ＤＱに供給される論理値に応じて、半導体メモリＭＥＭの動作モードおよび動作仕様を設定してもよい。
【００２７】
部分リフレッシュモードＰＲＥＦＭがモードレジスタ１８に設定されているとき、モードレジスタ１８は、高レベルの部分リフレッシュモード信号ＰＲＥＦを出力し、低レベルのパワーダウンモード信号ＰＤを出力する。パワーダウンモードＰＤＭがモードレジスタ１８に設定されているとき、モードレジスタ１８は、低レベルの部分リフレッシュモード信号ＰＲＥＦを出力し、高レベルのパワーダウンモード信号ＰＤを出力する。
【００２８】
部分領域は、部分リフレッシュモードＰＲＥＦＭ中にリフレッシュ動作が実行されるメモリセルアレイＡＲＹの領域を示す。例えば、部分領域信号ＰＡＲＥＡが低レベルのとき、部分リフレッシュモードＰＲＥＦＭ中にメモリセルアレイＡＲＹの全てのメモリセルＭＣがリフレッシュされる。部分領域信号ＰＡＲＥＡが高レベルのとき、部分リフレッシュモードＰＲＥＦＭ中にメモリセルアレイＡＲＹの半分の領域のメモリセルＭＣがリフレッシュされる。
【００２９】
バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の数または１回の書き込みコマンドに応答してデータ端子ＤＱに入力されるデータ信号の数を示す。モードレジスタ１８は、設定されたバースト長を示すバースト長信号ＢＬを出力する。レイテインシは、読み出しコマンドを受けてから読み出しデータがデータ端子ＤＱに出力されるまでのクロックサイクル数を示す。レイテンシは、半導体メモリＭＥＭを動作させるクロック信号ＣＬＫの周波数に応じて設定される。モードレジスタ１８は、設定されたレイテンシを示すレイテインシ信号ＣＬを出力する。
【００３０】
コマンドデコーダ２０は、クロック信号ＣＬＫに同期して供給されるチップイネーブル信号ＣＥ２およびコマンド信号ＣＭＤに応じて、内部コマンド信号ＩＣＭＤおよびモードレジスタセットコマンド信号ＭＲＳを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。内部コマンド信号ＩＣＭＤは、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドを含む。
【００３１】
バースト制御回路２２は、読み出し動作および書き込み動作時に、クロック信号ＣＬＫに同期してバースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを生成する。バースト制御回路２２は、バーストクロック信号ＢＣＬＫの出力タイミングをレイテンシＣＬに応じて調整する。バースト制御回路２２は、低レベルのウエイト信号／ＷＡＩＴを受けている間、データ信号ＤＱの出力および入力を一時的に停止するために、バーストクロック信号ＢＣＬＫの出力を停止する。
【００３２】
データ入出力回路２４は、読み出し動作時にバス制御回路３４およびデータバスＤＢを介してメモリコア３８から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路２４は、書き込み動作時にデータ端子ＤＱに供給される書き込みデータをデータバスＤＢおよびバス制御回路３４を介してメモリコア３８に出力する。
【００３３】
アドレス入力回路２６は、アドレスラッチ、コラムアドレス生成回路、リフレッシュアドレス生成回路およびアドレスセレクタを有している。アドレスラッチは、読み出しコマンドおよび書き込みコマンドに同期してアドレス端子ＡＤに供給されるアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとしてラッチする。
【００３４】
コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡに応じてバーストアドレスカウンタ２８により生成されるコラムアドレス信号ＣＡを受ける。コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡを出力した後、バーストアドレスカウンタ２８からのコラムアドレス信号ＣＡを出力する。
【００３５】
リフレッシュアドレス生成回路は、リフレッシュ動作を実行するメモリセルＭＣを示すリフレッシュアドレス信号をリフレッシュ信号ＲＥＦに応答して順次に生成する。アドレスセレクタは、リフレッシュ信号ＲＥＦが低レベルのときに、アドレス端子ＡＤに供給されるロウアドレス信号ＲＡを出力する。アドレスセレクタは、リフレッシュ信号ＲＥＦが高レベルのときに、リフレッシュアドレス信号をロウアドレス信号ＲＡとして出力する。ロウアドレス信号ＲＡにより、ワード線ＷＬのいずれかが選択される。
【００３６】
バーストアドレスカウンタ２８は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡをアドレス入力回路２６を介して受け、カウントアップ信号ＣＵＰに応答してコラムアドレス信号ＣＡに続くコラムアドレス信号ＣＡを生成し、アドレス入力回路２６に出力する。バーストアドレスカウンタ２８は、バースト長ＢＬより１つ少ない数のコラムアドレス信号ＣＡを生成する。
【００３７】
アドレス制御回路３０は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）を受けたときに、バーストクロック信号ＢＣＬＫに応答して、カウントアップ信号ＣＵＰを出力する。
【００３８】
メモリコア制御回路３２は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）に応答して、読み出し動作または書き込み動作を実行するための制御信号ＣＮＴを出力する。メモリコア制御回路３２は、リフレッシュ信号ＲＥＦに応答して、リフレッシュ動作を実行するための制御信号ＣＮＴを出力する。メモリコア制御回路３２は、制御信号ＣＮＴのうちコラムスイッチＣＳＷをオンするためのタイミング信号を、バーストクロック信号ＢＣＬＫに応答して出力する。
【００３９】
バス制御回路３４は、読み出し動作時にメモリコア３８から出力される並列の読み出しデータを直列の読み出しデータに変換し、直列の読み出しデータをバーストクロック信号ＢＣＬＫに応答してデータバスＤＢに出力する。バス制御回路３４は、データバスＤＢに伝達される直列の書き込みデータをバーストクロック信号ＢＣＬＫに応答して受け、並列の書き込みデータに変換し、メモリコア３８に出力する。
【００４０】
内部電圧生成回路３６は、外部電源電圧ＶＤＤを用いて内部電源電圧ＶＩＩ、ＶＰＰを生成する。内部電源電圧ＶＩＩは外部電源電圧ＶＤＤより低く、内部電源電圧ＶＰＰは外部電源電圧ＶＤＤより高い。例えば、内部電源電圧ＶＩＩは、外部端子に接続された回路を除く内部回路に供給される。例えば、内部電源電圧ＶＰＰは、ワード線ＷＬの高レベル電圧に使用される。なお、内部電圧生成回路３６は、チップイネーブル信号ＣＥ２が低レベルかつパワーダウンモード信号ＰＤが高レベルのとき、内部電源電圧ＶＩＩ、ＶＰＰの生成を停止してもよい。
【００４１】
メモリコア３８は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡを有している。
【００４２】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬＺ、ＢＬＸとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬＺ（またはＢＬＸ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。
【００４３】
ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかを選択するためのロウデコード信号を生成する。また、ロウデコーダＲＤＥＣは、低消費電力モード中に高レベルの部分リフレッシュモード信号ＰＲＥＦおよび高レベルの部分領域信号ＰＡＲＥＡを受けているときに、ロウデコード信号の最上位ビットを低レベルに固定する。これにより、部分リフレッシュモードＰＲＥＦＭ中にメモリセルアレイＡＲＹ内の半分の領域のメモリセルＭＣのリフレッシュ動作が実行される。
【００４４】
コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡをデコードし、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬＺ、ＢＬＸを選択するためのコラム線選択信号を生成する。
【００４５】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬＺ、ＢＬＸをプリチャージ電圧に設定する。センスアンプＳＡは、メモリセルアレイＡＲＹの読み出し動作期間、書き込み動作期間およびリフレッシュ動作期間に動作し、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのコラム線選択信号に応じて、ビット線対ＢＬＺ、ＢＬＸをリードアンプＲＡまたはライトアンプＷＡに接続する。
【００４６】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される書き込みデータを増幅し、相補の書き込みデータとしてビット線対ＢＬＺ、ＢＬＸに出力する。
【００４７】
図３は、図２に示したリフレッシュタイマ１０の例を示している。リフレッシュタイマ１０は、論理回路ＬＧ１−２、複数の遅延回路ＤＬＹ１−３およびＯＲ回路を有している。遅延回路ＤＬＹ１−３は互いに同じ回路であり、遅延時間は等しい。論理回路ＬＧ１は、低レベルのチップイネーブル信号ＣＥ２、高レベルの部分リフレッシュモード信号ＰＲＥＦおよび低レベルの部分領域信号ＰＡＲＥＡを受けたときに有効になる。このとき、リフレッシュ要求信号ＲＲＥＱが遅延回路ＤＬＹ１にフィードバックされ、リフレッシュ要求信号ＲＲＥＱが周期的に生成される。リフレッシュ要求信号ＲＲＥＱの周期は、遅延回路ＤＬＹ１のほぼ２倍である。
【００４８】
論理回路ＬＧ２は、低レベルのチップイネーブル信号ＣＥ２、高レベルの部分リフレッシュモード信号ＰＲＥＦおよび高レベルの部分領域信号ＰＡＲＥＡを受けたときに有効になる。このとき、リフレッシュ要求信号ＲＲＥＱが遅延回路ＤＬＹ２−３にフィードバックされ、リフレッシュ要求信号ＲＲＥＱが周期的に生成される。リフレッシュ要求信号ＲＲＥＱの周期は、遅延回路ＤＬＹ１のほぼ４倍である。
【００４９】
なお、リフレッシュタイマ１０は、部分リフレッシュモード信号ＰＲＥＦを受けずに、チップイネーブル信号ＣＥ２が低レベルのときに常に動作してもよい。
【００５０】
図４は、図２に示したクロック検出回路１４の例を示している。クロック検出回路１４は、クロックカウンタＣＣＯＵＮＴ、カウンタイネーブル信号生成部ＣＥＮＧＥＮおよびハングアップ検出器ＨＵＤＥＴを有している。クロックカウンタＣＣＯＵＮＴは、直列に接続されたフリップフロップＦＦ１−２、トリガパルス生成部ＴＰＬＳＧＥＮおよびＯＲ回路を有している。
【００５１】
フリップフロップＦＦ１−２は、クロック信号ＣＬＫの立ち下がりエッジに同期して、出力端子Ｑからそれぞれ出力されるカウンタ値Ｃ１−２を更新する。フリップフロップＦＦ１のデータ入力に高レベルＶＩＩが供給されるため、各カウンタ値Ｃ１−２は、論理０から論理１に変化するのみである。トリガパルス生成部ＴＰＬＳＧＥＮは、リフレッシュ要求信号ＲＲＥＱの立ち下がりエッジに同期して高レベルのパルスを出力する。
【００５２】
ＯＲ回路は、カウンタイネーブル信号ＣＥＮが低レベルのとき、フリップフロップＦＦ１−２をリセットし続けるために高レベルのカウンタリセット信号ＣＲＳＴを出力する。ＯＲ回路は、カウンタイネーブル信号ＣＥＮが高レベルのときに、トリガパルス生成部ＴＰＬＳＧＥＮからのパルスに同期してカウンタリセット信号ＣＲＳＴを出力する。フリップフロップＦＦ１−２は、カウンタリセット信号をリセット端子ＲＳＴで受けたときに、カウンタ値Ｃ１−２を低レベルにリセットする。
【００５３】
カウンタイネーブル信号生成部ＧＥＮＧＥＮは、チップイネーブル信号ＣＥ２が低レベルのとき、またはパワーオンリセット信号ＰＯＲが高レベルのときに、カウンタイネーブル信号ＣＥＮを高レベルに設定する。
【００５４】
ハングアップ検出器ＨＵＤＥＴは、フリップフロップＦＦ３を有している。フリップフロップＦＦ３は、チップイネーブル信号ＣＥ２が低レベルの期間に、カウンタ値Ｃ１−２がともに高レベルのとき（カウンタ値は２進数で”３”）、リフレッシュ要求信号ＲＲＥＱの立ち上がりエッジに同期して低レベルのパワーダウンセット信号ＰＤＳを出力する。ここで、カウンタ値Ｃ１は２進数の下位ビットであり、カウンタ値Ｃ２は、２進数の上位ビットである。
【００５５】
フリップフロップＦＦ３は、チップイネーブル信号ＣＥ２が低レベルの期間に、カウンタ値Ｃ１−２のいずれかが低レベルのとき（カウンタ値は２進数で”０”または”１”）、リフレッシュ要求信号ＲＲＥＱの立ち上がりエッジに同期して高レベルのパワーダウンセット信号ＰＤＳを出力する。フリップフロップＦＦ３は、カウンタイネーブル信号ＣＥＮが低レベルのときにリセットされ、パワーダウンセット信号ＰＤＳを低レベルに設定する。
【００５６】
半導体メモリＭＥＭは、チップイネーブル信号ＣＥ２が低レベルの間もクロック信号ＣＬＫを受ける。このため、クロック信号ＣＬＫが正常なとき、クロックカウンタＣＣＯＵＮＴは、リフレッシュ要求信号ＲＲＥＱの１周期の間に、複数のクロック信号ＣＬＫのパルスを受け、カウンタ値Ｃ１−２は共に論理１になる。反対に、リフレッシュ要求信号ＲＲＥＱの１周期の間に、カウンタ値Ｃ１−２のいずれかが論理０のとき、クロック信号ＣＬＫが正しく供給されていないと判断できる。このとき、ハングアップ検出器ＨＵＤＥＴは、半導体メモリＭＥＭが搭載されるシステムＳＹＳがハングアップしていることを検出し、パワーダウンセット信号ＰＤＳを出力する。
【００５７】
図５は、図２に示したリセット制御回路１６の例を示している。リセット制御回路１６は、パワーオンリセット回路ＰＯＲＳＴおよびＯＲ回路を有している。パワーオンリセット回路ＰＯＲＳＴは、外部電源電圧ＶＤＤが所定電圧より低いときに、高レベルのパワーオンリセット信号ＰＯＲを出力する。パワーオンリセット信号ＰＯＲは、フリップフロップ等のラッチ回路のリセット端子に供給される。例えば、ラッチ回路は、半導体メモリＭＥＭのパワーオン時に、外部電源電圧ＶＤＤが所定電圧より低い間にリセットされる。
【００５８】
ＯＲ回路は、高レベルのパワーオンリセット信号ＰＯＲを受けたとき、またはパワーダウンモードＰＤＭ中に低レベルのチップイネーブル信号ＣＥ２を受けたときに、レジスタリセット信号ＲＲＳＴを高レベルに設定する。パワーダウンモードＰＤＭ中、パワーダウンモード信号ＰＤが高レベルに設定される。例えば、レジスタリセット信号ＲＲＳＴは、フリップフロップＦＦ４等の内部回路ＩＣＲＣＴのリセット端子ＲＳＴに供給される。フリップフロップＦＦ４は、クロック信号ＣＬＫに同期して入力信号ＩＮの論理レベルをラッチし、出力信号ＯＵＴとして出力する。フリップフロップＦＦ４は、リセット端子ＲＳＴでレジスタリセット信号ＲＲＳＴを受けたときにリセットされ、出力信号ＯＵＴを低レベルに設定する。フリップフロップＦＦ４は、リセットによりパワーダウン状態に遷移する。
【００５９】
図６は、図２に示したモードレジスタ１８の例を示している。特に限定されないが、モードレジスタ１８は、８ビットのアドレス信号ＡＤ０−７の論理レベルに応じて設定される複数のレジスタを有している。例えば、アドレス信号ＡＤ０−２によりバースト長ＢＬが設定される。アドレス信号ＡＤ３−５によりレイテンシＣＬが設定される。アドレス信号ＡＤ６により、部分リフレッシュモード信号ＰＲＥＦまたはパワーダウンモード信号ＰＤのいずれかが高レベルに設定される。アドレス信号ＡＤ７により、部分リフレッシュを行う部分領域ＰＡＲＥＡの記憶容量が設定される。
【００６０】
例えば、モードレジスタ１８は、アドレス信号ＡＤ６−７に対応するフリップフロップＦＦ５−６を有している。フリップフロップＦＦ５は、モードレジスタセットコマンドＭＲＳに同期してアドレス信号ＡＤ７の論理レベルをラッチし、ラッチした論理レベルを部分領域信号ＰＡＲＥＡとして出力する。フリップフロップＦＦ５は、パワーオンリセット信号ＰＯＲに同期してリセットされる。このとき、モードレジスタ１８は、低レベルの部分領域信号ＰＡＲＥＡを出力する。フリップフロップＦＦ５は、高レベルのアドレス信号ＡＤ７を部分リフレッシュを行うためのリフレッシュ情報として記憶する。
【００６１】
フリップフロップＦＦ６は、モードレジスタセットコマンドＭＲＳに同期してアドレス信号ＡＤ６の論理レベルをラッチし、ラッチした論理レベルを正論理の出力Ｑおよび負論理の出力／Ｑから出力する。フリップフロップＦＦ６は、パワーオンリセット信号ＰＯＲに同期してリセットされる。このとき、モードレジスタ１８は、高レベルのパワーダウンモード信号ＰＤと低レベルの部分リフレッシュモード信号ＰＲＥＦを出力する。
【００６２】
フリップフロップＦＦ６は、アドレス信号ＡＤ６の低レベルをパワーダウン情報として記憶する。このとき、パワーダウンモード信号ＰＤは高レベルに設定され、部分リフレッシュモード信号ＰＲＥＦは低レベルに設定される。この状態で、チップイネーブル信号ＣＥ２が低レベルに変化すると、半導体メモリＭＥＭは、パワーダウンモードＰＤＭに遷移する。
【００６３】
一方、フリップフロップＦＦ６は、アドレス信号ＡＤ６の高レベルをリフレッシュ情報として記憶する。このとき、パワーダウンモード信号ＰＤは低レベルに設定され、部分リフレッシュモード信号ＰＲＥＦは高レベルに設定される。この状態で、チップイネーブル信号ＣＥ２が低レベルに変化すると、半導体メモリＭＥＭは、部分リフレッシュモードＰＲＥＦＭに遷移する。
【００６４】
但し、パワーダウンセット信号ＰＤＳが高レベルのとき、パワーダウンモード信号ＰＤは、フリップフロップＦＦ６の状態に拘わりなく強制的に高レベルに設定される。また、パワーダウンセット信号ＰＤＳが高レベルのとき、部分リフレッシュモード信号ＰＲＥＦは、フリップフロップＦＦ６の状態に拘わりなく強制的に低レベルに設定される。すなわち、パワーダウンセット信号ＰＤＳが高レベルのとき、モードレジスタ１８には、フリップフロップＦＦ６に保持されている値に拘わりなく強制的にパワーダウン情報が設定され、半導体メモリＭＥＭは、パワーダウンモードＰＤＭに遷移可能になる。
【００６５】
なお、半導体メモリＭＥＭが、部分リフレッシュモードＰＲＥＦＭ中に、常にメモリセルアレイＡＲＹの半分の領域をリフレッシュする仕様の場合、モードレジスタ１８のフリップフロップＦＦ５（ＰＡＲＥＡビット）は不要である。このとき、図３に示したリフレッシュタイマ１０は、論理回路ＬＧ１および遅延回路ＤＬＹ１を除いて形成される。論理回路ＬＧ２は、部分領域信号ＰＡＲＥＡを受けない。
【００６６】
図７は、図１および図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、電源ボタンＰＢＴＮ、電源制御回路ＰＳＣＮＴ、電源回路ＰＳ、システムオンチップＳｏＣ、ディスプレイＤＩＳＰおよび操作ボタンＢＴＮ等を有している。電源制御回路ＰＳＣＮＴは、電源ボタンＰＢＴＮの押下に連動してパワーオン信号ＰＯＮを出力する。電源回路ＰＳは、パワーオン信号ＰＯＮに応答して電源電圧ＶＤＤの生成を開始する。
【００６７】
システムオンチップＳｏＣは、例えば、リセット回路ＲＳＴ、クロック生成回路ＣＬＫＧＥＮ、ＭＰＵ、フラッシュメモリＦＬＡＳＨおよび半導体メモリＭＥＭを有している。リセット回路ＲＳＴは、パワーオン信号ＰＯＮまたはＭＰＵからのモニタ信号ＭＮＴＲに応じてシステムリセット信号ＳＲＳＴを出力する。また、リセット回路ＲＳＴは、パワーオン信号ＰＯＮまたはモニタ信号ＭＮＴＲに応じて、クロック生成回路ＣＬＫＧＥＮを動作させるクロックイネーブル信号ＣＬＫＥＮを出力する。クロック生成回路ＣＬＫＧＥＮは、クロックイネーブル信号ＣＬＫＥＮを受けている間、システムクロック信号ＳＣＬＫを生成する。
【００６８】
ＭＰＵは、例えば、ＣＰＵ、メモリコントローラＦＣＮＴ、ＭＣＮＴ、ディスプレイコントローラＤＣＮＴおよび入出力コントローラＩＯＣＮＴを有している。ＣＰＵは、システムＳＹＳの動作を制御するプログラムを実行する。また、ＣＰＵは、ウオッチドックタイマ等の監視回路を有している。監視回路は、ＣＰＵが実行するプログラムにより定期的にリセットされる。監視回路がリセットされないとき、ＭＰＵがハングアンプしたと判定されモニタ信号ＭＮＴＲが出力される。なお、監視回路は、リセット回路ＲＳＴ内に形成されてもよい。このとき、例えば、ＣＰＵが実行するプログラムにより、リセット回路ＲＳＴ内の監視回路をリセットするためのリセットモニタ信号ＭＮＴＲが定期的に出力される。リセット回路ＲＳＴ内の監視回路がリセットされないとき、ＭＰＵがハングアンプしたと判定され、リセット回路ＲＳＴは、システムリセット信号ＳＲＳＴをＭＰＵに出力する。
【００６９】
メモリコントローラＦＣＮＴは、フラッシュメモリＦＬＡＳＨの動作を制御する。メモリコントローラＭＣＮＴは、半導体メモリＭＥＭの動作を制御する。ディスプレイコントローラＤＣＮＴは、ディスプレイＤＩＳＰの動作を制御する。入出力コントローラＩＯＣＮＴは、操作ボタンＢＴＮの動作を制御する。フラッシュメモリＦＬＡＳＨおよび半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作する。半導体メモリＭＥＭがアクセスされない期間にもシステムＳＹＳは動作しており、フラッシュメモリＦＬＡＳＨはアクセスされる場合がある。このため、半導体メモリＭＥＭがパワーダウンモードＰＤＭに遷移しているときにもクロック信号ＣＬＫは生成される。クロック信号ＣＬＫは、システムＳＹＳ内の複数のメモリデバイスに供給されるシステムクロック信号である。
【００７０】
なお、システムＳＹＳは、システムオンチップＳｏＣの代わりに、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板を有してもよい。
【００７１】
図８は、図６に示したモードレジスタ１８の設定動作の例を示している。モードレジスタ１８の設定動作は、図７に示したＣＰＵがプログラムを実行することで行われる。図８では、電源電圧ＶＤＤの上昇期間は、１クロックサイクル程度であるが、実際には、電源電圧ＶＤＤが高レベルに変化するまでの時間は長い。パワーオン後、モードレジスタセットコマンドＭＲＳが半導体メモリＭＥＭに供給されるまでのクロックサイクル数は、図８に限定されない。
【００７２】
まず、図７に示した電源ボタンＰＢＴＮが押下され、システムオンチップＳｏＣに電源電圧ＶＤＤが供給される（図８（ａ））。パワーオンリセット信号ＰＯＲは、電源電圧ＶＤＤが所定値まで上昇するまで高レベルに設定され、その後低レベルに変化する（図８（ｂ））。電源電圧ＶＤＤが所定値まで上昇すると、クロック生成回路ＣＬＫＧＥＮが動作を開始し、クロック信号ＣＬＫが生成される（図８（ｃ））。
【００７３】
パワーオンリセット信号ＰＯＲとともにレジスタリセット信号ＲＲＳＴが生成され、初期化が必要なフリップフロップＦＦ４等の内部回路ＩＣＲＣＴ（図５）がリセットされる（図８（ｄ））。パワーオンリセット信号ＰＯＲの高レベルに応答してモードレジスタ１８がリセットされる。これにより、パワーダウンモード信号ＰＤは高レベルに設定され、部分リフレッシュモード信号ＰＲＥＦは低レベルに設定される（図８（ｅ））。
【００７４】
半導体メモリＭＥＭは、コマンド端子ＣＭＤに有効なコマンド信号ＣＭＤが供給されないとき、すなわち、スタンバイコマンドＳＴＢＹが供給されるとき、スタンバイ状態ＳＴＢＹを維持する（図８（ｆ））。半導体メモリＭＥＭの低消費電力モードを部分リフレッシュモードＰＲＥＦＭに設定するとき、ＣＰＵは、メモリコントローラＭＣＮＴを介して半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳおよび高レベルのアドレス信号ＡＤ６を出力する（図８（ｇ））。モードレジスタ１８は、モードレジスタセットコマンド信号ＭＲＳに同期してパワーダウンモード信号ＰＤを低レベルに設定し、部分リフレッシュモード信号ＰＲＥＦを高レベルに設定する（図８（ｈ））。この状態で、チップイネーブル信号ＣＥ２が低レベルに変化すると、半導体メモリＭＥＭの状態は、通常動作モード（例えば、スタンバイ状態ＳＴＢＹ）から部分リフレッシュモードＰＲＥＦＭに遷移する。
【００７５】
半導体メモリＭＥＭの低消費電力モードをパワーダウンモードＰＤＭに設定するとき、ＣＰＵは、メモリコントローラＭＣＮＴを介して半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳおよび低レベルのアドレス信号ＡＤ６を出力する（図８（ｉ））。モードレジスタ１８は、モードレジスタセットコマンド信号ＭＲＳに同期してパワーダウンモード信号ＰＤを高レベルに設定し、部分リフレッシュモード信号ＰＲＥＦを低レベルに設定する（図８（ｊ））。この状態で、チップイネーブル信号ＣＥ２が低レベルに変化すると、半導体メモリＭＥＭの状態は、通常動作モード（例えば、スタンバイ状態ＳＴＢＹ）からパワーダウンモードＰＤＭに遷移する。
【００７６】
図９は、図２に示した半導体メモリＭＥＭの状態遷移の例を示している。図９中の実線は、トリガに応答する遷移を示す。図９中の破線は、自動的な遷移を示す。
【００７７】
電源電圧ＶＤＤが生成されると（ＰＯＮ）、半導体メモリＭＥＭの状態は、所定のクロックサイクル後（ＰＡＵＳＥ）、スタンバイ状態ＳＴＢＹに遷移する。半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹ中にモードレジスタセットコマンドＭＲＳを受けると、モードレジスタ１８の設定動作を行う（ＭＲＳ）。
【００７８】
スタンバイ状態ＳＴＢＹ中に読み出しコマンドＲＤまたは書き込みコマンドＷＲを受けると、半導体メモリＭＥＭは読み出し動作ＲＤまたは書き込み動作ＷＲを実行する。スタンバイ状態ＳＴＢＹ中にリフレッシュコマンドＲＥＦを受けると、半導体メモリＭＥＭはリフレッシュ動作ＲＥＦを実行する。ここまでの状態変化は、チップイネーブル信号ＣＥ２が高レベルのときに起こる。
【００７９】
スタンバイ状態ＳＴＢＹ中に、チップイネーブル信号ＣＥ２が低レベルＬに変化すると、モードレジスタ１８のフリップフロップＦＦ６の設定値に応じて、パワーダウンモードＰＤＭまたは部分リフレッシュモードＰＲＥＦＭに遷移する。すなわち、パワーダウンモード信号ＰＤが高レベルＨのとき、スタンバイ状態ＳＴＢＹからパワーダウンモードＰＤＭに遷移する。部分リフレッシュモード信号ＰＲＥＦが高レベルＨのとき、スタンバイ状態ＳＴＢＹから部分リフレッシュモードＰＲＥＦＭに遷移する。
【００８０】
さらに、半導体メモリＭＥＭは、部分リフレッシュモードＰＲＥＦＭ中にハングアップＨＵ（高レベルのパワーダウンセット信号ＰＤＳ）を検出すると、フリップフロップＦＦ６の設定値に拘わらずパワーダウンモードＰＤＭに遷移する。パワーダウンモードＰＤＭ中および部分リフレッシュモードＰＲＥＦＭ中にチップイネーブル信号ＣＥ２が高レベルに変化すると、半導体メモリＭＥＭの状態は、スタンバイ状態ＳＴＢＹに遷移する。
【００８１】
図１０は、図２に示した半導体メモリＭＥＭの動作の例を示している。図１０では、最小限のクロック信号ＣＬＫのパルスを示している。この例では、システムＳＹＳは、通常動作ＯＰを実施中にハングアップし（ＨＵ）、システムリセットによりハングアップ状態から復帰し、再び通常動作ＯＰを実施する。例えば、ハングアップＨＵは、ＣＰＵが実行しているプログラムが無限ループに陥ることで発生する。あるいは、ハングアップＨＵは、ＣＰＵが実行している割り込み処理から復帰できないときに発生する。
【００８２】
モードレジスタ１８は、低レベルのパワーダウンモード信号ＰＤおよび高レベルの部分リフレッシュモード信号ＰＲＥＦを出力している（図１０（ａ））。ＣＰＵは、通常動作ＯＰを実施中に半導体メモリＭＥＭへのアクセスが不要になると、チップイネーブル信号ＣＥ２を低レベルに設定する（図１０（ｂ））。半導体メモリＭＥＭは、低レベルのチップイネーブル信号ＣＥ２を受けてスタンバイ状態ＳＴＢＹから部分リフレッシュモードＰＲＥＦＭに遷移する。カウンタイネーブル信号生成部ＣＥＮＧＥＮ（図５）は、低レベルのチップイネーブル信号ＣＥ２に応答してカウンタイネーブル信号ＣＥＮを高レベルに変化する（図１０（ｃ））。カウンタイネーブル信号ＣＥＮが高レベルの間、クロックカウンタＣＣＯＵＮＴは、クロック信号ＣＬＫの立ち下がりエッジに同期してカウント動作し、カウンタ値Ｃ１−２を順次に増加する。この例では、チップイネーブル信号ＣＥ２の低レベルへの変化から２クロックサイクル後に、システムＳＹＳがハングアップし、クロック信号ＣＬＫが停止する（図１０（ｄ））。このため、カウンタ値Ｃ１−２はともに論理１に維持される（図１０（ｅ））。
【００８３】
リフレッシュタイマ１０は、部分リフレッシュモードＰＲＥＦＭ中に動作し、リフレッシュ要求信号ＲＲＥＱを周期的に生成する（図１０（ｆ））。リフレッシュ要求信号ＲＲＥＱが生成されたとき、カウンタ値Ｃ１−２は、”３”であり、かつ部分リフレッシュモード信号ＰＲＥＦが高レベルに活性化されている。このため、リフレッシュ制御回路１２は、リフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ信号ＲＥＦを出力する。そして、リフレッシュ信号ＲＥＦに応答してメモリセルＭＣのリフレッシュ動作が実行される。
【００８４】
また、リフレッシュ要求信号ＲＲＥＱに応答してカウンタリセット信号ＣＲＳＴが生成され、カウンタ値Ｃ１−２が低レベルにリセットされる（図１０（ｇ））。ハングアップによりクロック信号ＣＬＫが停止しているため、クロックカウンタＣＣＯＵＮＴは動作せず、カウンタ値Ｃ１−２は”０”に保持される（図１０（ｈ））。この状態でリフレッシュ要求信号ＲＲＥＱが生成されると、ハングアップ検出器ＨＵＤＥＴ（図４）は、ハングアップＨＵを検出し、パワーダウンセット信号ＰＤＳを高レベルに設定する（図１０（ｉ、ｊ））。
【００８５】
モードレジスタ１８（図６）は、パワーダウンセット信号ＰＤＳに応答して、パワーダウンモード信号ＰＤを強制的に高レベルに設定し、部分リフレッシュモード信号ＰＲＥＦを強制的に低レベルに設定する（図１０（ｋ））。すなわち、カウンタ値Ｃ１−２が所定値（この例では、”３”）に達しないときに、モードレジスタ１８にパワーダウン情報が設定される。これにより、半導体メモリＭＥＭは、部分リフレッシュモードＰＲＥＦＭからパワーダウンモードＰＤＭに強制的に遷移する。レジスタリセット信号ＲＲＳＴは、パワーダウンモード信号ＰＤに応答して高レベルに活性化される（図１０（ｌ））。半導体メモリＭＥＭの内部回路ＩＣＲＣＴは、レジスタリセット信号ＲＲＳＴに同期してリセットされる。一般に、クロック信号ＣＬＫが停止したとき、半導体メモリＭＥＭの動作は保証されない。このため、半導体メモリＭＥＭの内部回路ＩＣＲＣＴは、ハングアップＨＵ後、通常動作ＯＰが開始される前にリセットされる必要がある。
【００８６】
システムＳＹＳ（ＣＰＵ）は、システムリセット信号ＳＲＳＴにより、ハングアップＨＵ状態から抜け、通常動作ＯＰを開始する（図１０（ｍ））。また、クロック信号ＣＬＫの生成が開始される（図１０（ｎ））。例えば、ＣＰＵは、半導体メモリＭＥＭにアクセスするために、チップイネーブル信号ＣＥ２を高レベルに設定する（図１０（ｏ））。これにより、半導体メモリＭＥＭは、パワーダウンモードＰＤＭからスタンバイ状態ＳＴＢＹに遷移する。
【００８７】
この後、ＣＰＵは、半導体メモリＭＥＭへのアクセスが不要になると、チップイネーブル信号ＣＥ２を低レベルに設定する（図１０（ｐ））。モードレジスタ１８は、ハングアップＨＵ前の設定値を保持している。このため、チップイネーブル信号ＣＥ２の低レベルへの変化により、半導体メモリＭＥＭは、部分リフレッシュモードＰＲＥＦＭに遷移する。
【００８８】
図１１は、図２に示した半導体メモリＭＥＭの動作の例を示している。図１１では、最小限のクロック信号ＣＬＫのパルスを示している。この例では、カウンタ値Ｃ１が論理１になったときに、システムＳＹＳがハングアップ（ＨＵ）する。最初のリフレッシュ要求信号ＲＲＥＱが生成されたとき、カウンタ値Ｃ１−２は、”１”である（図１１（ａ））。このため、ハングアップ検出器ＨＵＤＥＴは、パワーダウンセット信号ＰＤＳを高レベルに設定する（図１１（ｂ））。これにより、図１０と同様に、半導体メモリＭＥＭは、内部回路ＩＣＲＣＴをリセットするために、強制的にパワーダウンモードＰＤＭに遷移する（図１１（ｃ））。パワーダウンセット信号ＰＤＳが高レベルに変化してからの動作は、図１０と同じである。
【００８９】
図１２は、図２に示した半導体メモリＭＥＭの動作の例を示している。図１１では、最小限のクロック信号ＣＬＫのパルスを示している。この例では、システムＳＹＳはハングアップせずに通常動作ＯＰを継続する。ＣＰＵは、半導体メモリＭＥＭへのアクセスが不要な期間、チップイネーブル信号ＣＥ２を低レベルに設定する。
【００９０】
クロック信号ＣＬＫが半導体メモリＭＥＭに正常に供給されるとき、カウンタ値Ｃ１−２は、クロック信号ＣＬＫに同期して増加し、リフレッシュ要求信号ＲＲＥＱに同期してリセットされる（図１２（ａ、ｂ、ｃ、ｄ））。カウンタ値Ｃ１−２は、リフレッシュ要求信号ＲＲＥＱが生成されるときに”３”である。このため、パワーダウンセット信号ＰＤＳは出力されない（図１２（ｅ））。したがって、半導体メモリＭＥＭは、チップイネーブル信号ＣＥ２が低レベルの間、パーシャルリフレッシュモードＰＲＥＦＭを維持する（図１２（ｆ））。すなわち、少なくとも一部のメモリセルＭＣのデータを保持するためのリフレッシュ動作がリフレッシュ要求信号ＲＲＥＱに応答して順次に実行される。
【００９１】
図１３は、図２に示した半導体メモリＭＥＭのリセットシーケンスの例を示している。図１３の動作は、図７に示したＣＰＵが半導体メモリＭＥＭのリセットプログラムを実行することにより実施される。図１３において、矩形は、ＣＰＵが実行する処理を示し、角が丸い矩形は、半導体メモリＭＥＭの動作を示している。
【００９２】
先ず、ステップＳ１０において、ＣＰＵは、電源電圧ＶＤＤの供給が開始されるパワーオンＰＯＮ後、所定のクロックサイクルを待つ（ＰＡＵＳＥ）。半導体メモリＭＥＭは、パワーオンＰＯＮ後にスタンバイ状態ＳＴＢＹになる。ステップＳ１２において、例えば、ＣＰＵは、半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳを出力し、低消費電力モードとして部分リフレッシュモードＰＲＥＦＭを設定する。すなわち、半導体メモリＭＥＭの電源投入時に、リフレッシュ情報がモードレジスタ１８に設定される。この後、ＣＰＵは、通常動作ＯＰを実施する。
【００９３】
ステップＳ１４において、ＣＰＵは、メモリコントローラＭＣＮＴを介してチップイネーブル信号ＣＥ２を低レベルＬに設定し、半導体メモリＭＥＭを通常動作モードから低消費電力モードに遷移させる。これにより、半導体メモリＭＥＭは、部分リフレッシュモードＰＲＥＦＭに遷移し、所定の間隔でリフレッシュ要求信号ＲＲＥＱを生成する。すなわち、セルフリフレッシュ動作が実行される。
【００９４】
半導体メモリＭＥＭは、カウンタ値Ｃ１−２のいずれかが高レベルＨのとき、部分リフレッシュモードＰＲＥＦＭを維持し、リフレッシュ要求信号ＲＲＥＱに応答してリフレッシュ動作ＲＥＦを実行する。この後、ステップＳ１６において、ＣＰＵは、半導体メモリＭＥＭにアクセスするためにチップイネーブル信号ＣＥ２を高レベルに設定する。半導体メモリＭＥＭはスタンバイ状態ＳＴＢＹに復帰する。この後、ステップＳ１２が実施される。
【００９５】
一方、半導体メモリＭＥＭは、カウンタ値Ｃ１−２がともに低レベルＬのとき、システムＳＹＳがハングアンプＨＵしたと判断し、パワーダウンモード信号ＰＤに遷移し、レジスタリセット信号ＲＲＳＴを出力する。システムＳＹＳのハングアンプＨＵが解消されたとき、ステップＳ１８において、ＣＰＵは、半導体メモリＭＥＭにアクセスするためにチップイネーブル信号ＣＥ２を高レベルに設定する。半導体メモリＭＥＭはスタンバイ状態ＳＴＢＹに復帰する。この後、ステップＳ１２が実施される。なお、チップイネーブル信号ＣＥ２が低レベルになったとき、モードレジスタ１８の設定値は変更されない。このため、図中に破線の矢印で示したように、ＣＰＵは、チップイネーブル信号ＣＥ２が高レベルに設定した後、モードレジスタ１８を設定することなく、通常動作ＯＰを実施してもよい。
【００９６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、低消費電力モードがパーシャルリフレッシュモードＰＲＥＦＭに設定されているときにも、チップイネーブル信号ＣＥ２に応じて半導体メモリＭＥＭを強制的にパワーダウンモードＰＤＭに遷移させることができる。これにより、システムＳＹＳのハングアップ時に半導体メモリＭＥＭの内部回路を外部からの制御を受けることなくリセットできる。換言すれば、システムＳＹＳは、半導体メモリＭＥＭの内部回路をリセットするために、ハングアップ後にモードレジスタ１８をアクセスする必要はない。この結果、ハングアップから復帰後に実施する半導体メモリＭＥＭのリセットシーケンスを簡易にできる。
【００９７】
モードレジスタ１８は、パワーダウンセット信号ＰＤＳに応答して、フリップフロップＦＦ６の設定値を変更することなく、パワーダウンモード信号ＰＤを高レベルに活性化する。このため、ハングアップから復帰後の半導体メモリＭＥＭの状態を、ハングアップ前と同じ状態に維持できる。この結果、ハングアップから復帰後に実施する半導体メモリＭＥＭのリセットシーケンスを簡易にできる
図１４は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２のクロック検出回路１４の代わりにクロック検出回路１４Ａが形成されている。また、半導体メモリＭＥＭは、ヒューズ回路４０Ａを有している。その他の構成は、図２と同じである。半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。クロック検出回路１４Ａは、ヒューズ回路４０Ａから出力されるヒューズ信号ＦＳに応じてパワーダウンモードＰＤＭに遷移するためのクロック信号ＣＬＫのパルス数を変更する。
【００９８】
図１５は、図１４に示したヒューズ回路４０Ａおよびクロック検出回路１４Ａの例を示している。ヒューズ回路４０Ａは、内部電源線ＶＩＩと接地線ＶＳＳの間に接続されたヒューズＦＳ１、ＦＳ０を有している。ヒューズＦＳ１とヒューズＦＳ０を接続する接続ノードＦＳは、クロック検出回路１４ＡのＯＲ回路の入力に接続されている。ヒューズＦＳ１−０の一方は、半導体メモリＭＥＭの製造工程においてカットされる。これにより、ヒューズＦＳ１−０の接続ノードＦＳは、高レベル（ＶＩＩ）または低レベル（ＶＳＳ）に設定される。
【００９９】
クロック検出回路１４Ａは、３入力のＮＡＮＤゲートがＯＲ回路を介してカウンタ値Ｃ２を受けることを除き、図４に示したクロック検出回路１４と同じである。この実施形態では、カウンタ値Ｃ１−２が”１”または”０”のときにシステムＳＹＳのハングアップＨＵを検出し、パワーダウンモードＰＤＭに遷移させるとき、ヒューズＦＳ１がカットされる。換言すれば、カウンタ値Ｃ１−２が”３”のときにパーシャルリフレッシュモードＰＲＥＦＭを継続する場合、ヒューズＦＳ１がカットされる。このとき、ヒューズ信号ＦＳは低レベルに保持される。ヒューズＦＳ１がカットされたときの半導体メモリＭＥＭの動作は、図１０から図１２と同じである。
【０１００】
一方、カウンタ値Ｃ１−２が”０”のときのみシステムＳＹＳのハングアップＨＵを検出し、パワーダウンモードＰＤＭに遷移させるとき、ヒューズＦＳ０がカットされる。換言すれば、カウンタ値Ｃ１−２が”１”のときにもパーシャルリフレッシュモードＰＲＥＦＭを継続したいとき、ヒューズＦＳ０がカットされる。このとき、ヒューズ信号ＦＳは高レベルになるため、カウンタ値Ｃ２は、ハングアップ検出器ＨＵＤＥＴに反映されない。
【０１０１】
図１６は、図１５に示した半導体メモリＭＥＭの動作の例を示している。図１６では、最小限のクロック信号ＣＬＫのパルスを示している。この例では、図１５に示したヒューズＦＳ０がカットされ、ヒューズ信号ＦＳは高レベルに保持されている。このため、図１５に示したＯＲ回路から出力されるカウンタ値ＦＣ２は、高レベルＨに維持される（図１６（ａ））。
【０１０２】
チップイネーブル信号ＣＥ２が低レベルの期間において、最初のリフレッシュ要求信号ＲＲＥＱが生成されたとき、カウンタ値Ｃ１、ＦＣ２は、”３”である（図１６（ｂ））。このため、ハングアップ検出器ＨＵＤＥＴは、パワーダウンセット信号ＰＤＳを低レベルに保持する（図１６（ｃ））。すなわち、パーシャルリフレッシュモードＰＲＥＦＭが維持される。次のリフレッシュ要求信号ＲＲＥＱが生成されたとき、カウンタ値Ｃ１は、”０”にリセットされている（図１６（ｄ））。このため、ハングアップ検出器ＨＵＤＥＴは、パワーダウンセット信号ＰＤＳを高レベルに設定する（図１６（ｅ））。そして、半導体メモリＭＥＭの動作モードは、パーシャルリフレッシュモードＰＲＥＦＭからパワーダウンモードＰＤＭに遷移する。この後の動作は、図１０と同じである。
【０１０３】
ヒューズＦＳ０をカットすることで、リフレッシュ要求信号ＲＲＥＱの生成間隔中にクロック信号ＣＬＫのパルスが１回でも存在すると、半導体メモリＭＥＭは、パワーダウンモードＰＤＭには遷移せず、パーシャルリフレッシュモードＰＲＥＦＭを維持する。例えば、クロックカウンタＣＣＯＵＮＴは、クロック信号ＣＬＫの周期がリフレッシュ要求信号ＲＲＥＱの生成周期より僅かに短い場合にも、クロック信号ＣＬＫのパルスをカウントできる。これにより、例えば、クロック信号ＣＬＫの周期が長い場合にも、ハングアップＨＵを誤って検出することを防止できる。
【０１０４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ハングアップＨＵを検出するためのクロック信号ＣＬＫのパルス数を調整できる。これにより、システムＳＹＳで使用されるクロック信号ＣＬＫの周波数に応じて、ハングアップＨＵを確実に検出できる。換言すれば、半導体メモリＭＥＭの誤動作を防止できる。
【０１０５】
図１７は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２のクロック検出回路１４の代わりにクロック検出回路１４Ｂが形成されている。また、半導体メモリＭＥＭは、タイマ回路４２Ｂを有している。その他の構成は、図２と同じである。半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。
【０１０６】
クロック検出回路１４Ｂは、リフレッシュ要求信号ＲＲＥＱの代わりに発振信号ＯＳＣを受けることを除き、図４に示したクロック検出回路１４と同じである。特に限定されないが、クロック検出回路１４Ｂおよびタイマ回路４２Ｂは、チップイネーブル信号ＣＥ２が低レベルの期間に、クロック信号ＣＬＫのパルスを検出する検出回路として機能する。
【０１０７】
図１８は、図１７に示したタイマ回路４２Ｂの例を示している。タイマ回路４２Ｂは、カウンタイネーブル信号ＣＥＮが高レベルのときに発振信号ＯＳＣを生成する遅延回路ＤＬＹ４を有している。遅延回路ＤＬＹ４の論理は、図３に示した遅延回路ＤＬＹ１の論理と同じである。但し、遅延回路ＤＬＹ４のＣＲ時定数は、遅延回路ＤＬＹ１のＣＲ時定数と相違してもよい。
【０１０８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、遅延回路ＤＬＹ４の遅延時間を、リフレッシュタイマ１０の遅延時間と独立に設定できるため、ハングアップＨＵ時の処理に最適な周期を有する発振信号ＯＳＣを生成できる。
【０１０９】
図１９は、別の実施形態におけるモードレジスタ１８Ｃの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭにおいて、モードレジスタ１８Ｃ以外の構成は、図２と同じである。半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。
【０１１０】
モードレジスタ１８Ｃは、パワーオンリセット信号ＰＯＲおよびパワーダウンセット信号ＰＤＳを、ＯＲ回路を介してフリップフロップＦＦ６のリセット端子ＲＳＴで受ける。フリップフロップＦＦ６は、出力端子Ｑから部分リフレッシュモード信号ＰＲＥＦを出力し、出力端子／Ｑからパワーダウンモード信号ＰＤを出力する。モードレジスタ１８Ｃのその他の構成は、図６に示したモードレジスタ１８と同じである。
【０１１１】
この実施形態では、半導体メモリＭＥＭは、システムＳＹＳのハングアンプＨＵを検出したときに、パワーダウンセット信号ＰＤＳによりフリップフロップＦＦ６をリセットする。フリップフロップＦＦ６は、リセットにより、部分リフレッシュモード信号ＰＲＥＦを低レベルに設定し、パワーダウンモード信号ＰＤを高レベルに設定する。
【０１１２】
図２０は、図１９に示したモードレジスタを有する半導体メモリの動作の例を示している。システムリセット信号ＳＲＳＴにより、ハングアップＨＵ状態から抜け、通常動作ＯＰを開始するまでの動作は、図１０と同じである。但し、モードレジスタ１８ＣのフリップフロップＦＦ６は、パワーダウンセット信号ＰＤＳに応答してリセットされ、パワーダウンモード信号ＰＤを高レベルに設定し、部分リフレッシュモード信号ＰＲＥＦを低レベルに設定する（図２０（ａ））。
【０１１３】
このため、チップイネーブル信号ＣＥ２が高レベルに変化し、半導体メモリＭＥＭがパワーダウンモードＰＤＭからスタンバイ状態ＳＴＢＹに遷移したときに、パワーダウンモード信号ＰＤは高レベルに維持され、部分リフレッシュモード信号ＰＲＥＦは低レベルに維持される（図２０（ｂ））。したがって、チップイネーブル信号ＣＥ２が再び低レベルに設定されたとき、半導体メモリＭＥＭは、スタンバイ状態ＳＴＢＹからパワーダウンモードＰＤＭに遷移する（図２０（ｃ））。
【０１１４】
半導体メモリＭＥＭの低消費電力モードを、ハングアップＨＵ前と同じ部分リフレッシュモードＰＲＥＦＭに設定するためには、ＣＰＵは、図１３に示したリセットシーケンスを実施する必要がある。すなわち、ステップＳ１８において、チップイネーブル信号ＣＥ２が高レベルに設定された後、ステップＳ１２においてモードレジスタ１８Ｃを設定する必要がある。半導体メモリＭＥＭのリセットシーケンスは、図１３と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
なお、上述した実施形態は、クロック信号ＣＬＫに同期して動作するＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、クロック信号ＣＬＫに同期して動作する擬似ＳＲＡＭに適用してもよい。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。疑似ＳＲＡＭは、通常動作モード中に内部で発生するリフレッシュ要求信号に応答して自動的にリフレッシュ動作を実行する機能を有している。
【０１１５】
上述した実施形態では、クロックカウンタＣＣＯＵＮＴは、カウンタ値Ｃ１−２を”３”までカウントする例について述べた。しかし、例えば、クロックカウンタＣＣＯＵＮＴを形成するフリップフロップの数を増やし、カウンタ値の最大値を大きくしてもよい。
【０１１６】
例えば、４つのフリップフロップが直列に接続されるとき、カウンタ値は、”０”、”１”、”３”、”７”、”１５”のいずれかになる。ハングアップ検出器ＨＵＤＥＴは、チップイネーブル信号ＣＥ２が低レベルの期間中、カウンタ値が”１５”になったときのみパーシャルリフレッシュモードＰＲＥＦＭを継続するために、パワーダウンセット信号ＰＤＳを低レベルに保持する。換言すれば、カウンタ値が”１５”以外のとき、パワーダウンセット信号ＰＤＳが高レベルに活性化され、半導体メモリＭＥＭは、パーシャルリフレッシュモードＰＲＥＦＭからパワーダウンモードＰＤＭに強制的に遷移する。
【０１１７】
クロックカウンタＣＣＯＵＮＴを形成するフリップフロップの数を増やすとき、図１５に示したヒューズ回路４０Ａをカウンタ値の各ビット毎に形成してもよい。
【０１１８】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
外部信号が供給される端子と、
パワーダウン情報またはリフレッシュ情報が設定されるモードレジスタと、
前記外部信号と前記リフレッシュ情報とに基づいて、リフレッシュが行われるメモリセルアレイと
前記外部信号と前記パワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、クロック信号に基づいて動作する内部回路と、
前記クロック信号を検出する検出回路と、
を備え、
前記外部信号が活性化されたときに、前記検出回路が前記クロック信号を所定期間検出しないときには、前記モードレジスタにパワーダウン情報を設定すること
を特徴とする半導体メモリ。
（付記２）
電源投入時に、前記モードレジスタにリフレッシュ情報が設定されること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記検出回路は、前記外部信号が活性化されたときにカウントを開始するタイマを含むこと
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
前記タイマは所定間隔でリフレッシュ要求信号を出力するとともに、カウントした前記クロック信号が所定値に達しない場合には前記モードレジスタにパワーダウン情報を設定すること
を特徴とする付記３に記載の半導体メモリ。
（付記５）
前記リフレッシュ情報は、部分リフレッシュを行う容量を含むこと
を特徴とする付記１、付記２、付記３または付記４に記載の半導体メモリ。
（付記６）
モードレジスタにリフレッシュ情報を設定し、
前記外部端子に供給される外部信号の活性化を検出し、
前記検出に基づいてクロック信号のカウントを開始し、
カウント値が所定値に達しない場合には前記モードレジスタにパワーダウン情報を設定し、
前記パワーダウン情報に基づいて内部回路をリセットすること
を特徴とする半導体メモリの制御方法。
（付記７）
前記カウント値が所定値である場合には、前記リフレッシュ情報に基づいてリフレッシュ動作を行うこと
を特徴とする付記６に記載の半導体メモリの制御方法。
（付記８）
半導体メモリと、
前記半導体メモリを制御するための制御信号とシステムクロック信号とを供給するコントローラと、
を備え、
前記制御信号が供給される端子と、
パワーダウン情報またはリフレッシュ情報が設定されるモードレジスタと、
前記制御信号と前記リフレッシュ情報とに基づいて、リフレッシュが行われるメモリセルアレイと
前記制御信号と前記パワーダウン情報とに基づいてパワーダウン状態に遷移するとともに、システムクロック信号に基づいて動作する内部回路と、
前記クロック信号を検出する検出回路と、
を備え、
前記制御信号が活性化されたときに、前記検出回路が前記クロック信号を所定期間検出しないときには、前記モードレジスタにパワーダウン情報を設定すること
を特徴とするシステム。
【０１１９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２０】
１０‥リフレッシュタイマ；１２‥リフレッシュ制御回路；１４、１４Ａ、１４Ｂ‥クロック検出回路；１６‥リセット制御回路；１８、１８Ｃ‥モードレジスタ；２０‥コマンドデコーダ；２２‥バースト制御回路；２４‥データ入出力回路；２６‥アドレス入力回路；２８‥バーストアドレスカウンタ；３０‥アドレス制御回路；３２‥メモリコア制御回路；３４‥バス制御回路；３６‥内部電圧生成回路；３８‥メモリコア；４０Ａ‥ヒューズ回路；４２Ｂ‥タイマ回路；ＢＬＺ、ＢＬＸ‥ビット線対；ＣＣＯＵＮＴ‥クロックカウンタ；Ｃ１−２‥カウンタ値；ＣＥ２‥チップイネーブル信号；ＣＥＮＧＥＮ‥カウンタイネーブル信号生成部；ＣＬＫ‥クロック信号；ＣＲＳＴ‥カウンタリセット信号；ＨＵＤＥＴ‥ハングアップ検出器；ＭＣ‥ダイナミックメモリセル；ＭＥＭ‥半導体メモリ；ＰＡＲＥＡ‥部分領域信号；ＰＤ‥パワーダウンモード信号；ＰＤＭ‥パワーダウンモード；ＰＤＳ‥パワーダウンセット信号；ＰＯＲ‥パワーオンリセット信号；ＰＲＥＦ‥部分リフレッシュモード信号；ＰＲＥＦＭ‥部分リフレッシュモード；ＲＥＦ‥リフレッシュ信号；ＲＲＥＱ‥リフレッシュ要求信号；ＲＲＳＴ‥レジスタリセット信号；ＳＹＳ‥システム；ＴＰＬＳＧＥＮ‥トリガパルス生成部；ＷＬ‥ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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