(57)【要約】【課題】本発明によれば、ＳＯＧ方式で２つの走査線駆動回路を有し、従来よりも額縁が狭い画像表示装置を提供することを目的とする。【解決手段】  一主面上に対向辺それぞれに沿って配置された第１の駆動回路と第２の駆動回路と前記第１の駆動回路および第２の駆動回路と略直角をなす第３の駆動回路とを有する画像表示装置であって、前記第１の走査線駆動回路は、第１クロック信号線と、前記第１クロック信号線に接続された第１のシフトレジスタおよび第２のシフトレジスタとを有し、前記第２の走査線駆動回路は、第２クロック信号線と、前記第２クロック信号線に接続された第３のシフトレジスタとを有し、前記第３のシフトレジスタは、前記第１のシフトレジスタの出力信号を入力信号とし、前記第２のシフトレジスタの出力信号をリセット信号とすることを特徴とする【選択図】図５
2011033656.tif 000002
【特許請求の範囲】
【請求項１】
一主面上に対向辺それぞれに沿って配置された第１の駆動回路と第２の駆動回路と前記第１の駆動回路および第２の駆動回路と略直角をなす第３の駆動回路とを有する画像表示装置であって、
前記第１の走査線駆動回路は、第１クロック信号線と、前記第１クロック信号線に接続された第１のシフトレジスタおよび第２のシフトレジスタとを有し、
前記第２の走査線駆動回路は、第２クロック信号線と、前記第２クロック信号線に接続された第３のシフトレジスタとを有し、
前記第３のシフトレジスタは、前記第１のシフトレジスタの出力信号を入力信号とし、前記第２のシフトレジスタの出力信号をリセット信号とすること、
を特徴とする画像表示装置。
【請求項２】
一主面上に対向して配置された第１の走査線駆動回路と第２の走査線駆動回路とを有する画像表示装置であって、
前記第１の走査線駆動回路には奇数段目のシフトレジスタが接続されており、
前記第２の走査線駆動回路には偶数段目のシフトレジスタが接続されており、
Ｎが１以上の自然数である値ときに、Ｎ段目のシフトレジスタは信号入力部分がＮ−１段目のシフトレジスタの信号出力部分に接続されており、信号リセット部分がＮ＋１段目のシフトレジスタの出力信号と接続されていることを特徴とする
を特徴とする画像表示装置。
【請求項３】
前記シフトレジスタは複数のトランジスタで構成されており、
前記それぞれのトランジスタは、単一のドープ材によって形成されたことを特徴とする請求項１または請求項２に記載の画像表示装置。
【請求項４】
前記シフトレジスタを構成する前記トランジスタは半導体層を有し、
前記半導体層は多結晶構造を有することを特徴とする請求項１乃至請求項３に記載の画像表示装置。
【請求項５】
前記第１の走査線駆動回路と前記第２の走査線駆動回路は、前記アレイ基板上に対向して設けられていることを特徴とする、請求項１乃至請求項４に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＧ方式で２つの走査線駆動回路を有する画像表示装置に関する。
【背景技術】
【０００２】
画像表示装置は画素が設けられた表示領域と、表示領域の周囲に設けられた、走査線駆動回路および信号線駆動回路が設けられた周辺領域とを有している。
【０００３】
近年、高精細な画像表示装置の需要が高まっている。高精細な画像表示装置においては、走査線駆動回路や信号線駆動回路が複雑になるので、画像表示装置の狭額縁化も求められている。
【０００４】
走査線駆動回路や信号線駆動回路を基板に実装する所謂システム・オン・グラス（ＳＯＧ）技術を採用すると、表示領域の回路と同様のプロセスで加工できるので、高精細で表示品位の高い画像表示装置を得ることができる。また、走査線駆動回路または信号線駆動回路を基板上に２箇所に分けて配置すると、１箇所にまとめて配置する場合よりも額縁の幅を狭くすることができる。
【０００５】
特許文献１には、略矩形状の基板上に、対向する２つの端辺それぞれに沿って２つの信号線駆動回路を配置した画像表示装置が開示されている。２つの信号線駆動回路にはクロック入力が２本ずつ設けられている。１つの走査線駆動回路に設けられた２本のクロック信号のうち一方のクロック信号は奇数段目を走査し、他方のクロック信号は偶数段目を走査する。奇数段Ｇｎ段の出力信号は、この奇数段Ｇｎに隣接する奇数段Ｇｎ＋１段に入力信号として入力される構成になっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−８５６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の画像表示装置は、２つの信号線駆動回路それぞれにクロックが２本ずつ設けられているので、額縁が広くなる虞がある。  従って本発明は、上記問題点を解決するために成されたもので、両端辺に走査線駆動回路または信号線駆動回路を配置した構成において、誤動作を防止しつつ従来よりも額縁が狭い画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の画像表示装置は、一主面上に対向辺それぞれに沿って配置された第１の駆動回路と第２の駆動回路と前記第１の駆動回路および第２の駆動回路と略直角をなす第３の駆動回路とを有する画像表示装置であって、前記第１の走査線駆動回路は、第１クロック信号線と、前記第１クロック信号線に接続された第１のシフトレジスタおよび第２のシフトレジスタとを有し、前記第２の走査線駆動回路は、第２クロック信号線と、前記第２クロック信号線に接続された第３のシフトレジスタとを有し、前記第３のシフトレジスタは、前記第１のシフトレジスタの出力信号を入力信号とし、前記第２のシフトレジスタの出力信号をリセット信号とすること、を特徴としている。
【発明の効果】
【０００９】
本発明によれば、ＳＯＧ方式で２つの走査線駆動回路を有し、従来よりも額縁が狭い画像表示装置を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】液晶表示装置の構造を示す斜視図である。
【図２】アクティブマトリクス型の液晶表示装置の回路構成の一例を示す斜視図である。
【図３】アレイ基板上の回路を示す平面図である。
【図４】画素の回路を示す平面図である。
【図５】本実施の形態における走査線駆動回路１５の構成を示す回路図である。
【図６】図５の走査線駆動回路を構成する走査線駆動シフトレジスタの回路構成の一例を示す図である。
【図７】図５の走査線駆動回路を構成する各走査線駆動シフトレジスタの駆動波形および動作波形を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態について図面を用いて説明する。この実施の形態においては、画像表示装置として液晶表示装置を例として説明する。
【００１２】
最初に、液晶表示装置の構成およびその動作について簡単に説明する。図１は、液晶表示装置の構造を示す斜視図である。略矩形状のアレイ基板１００と、アレイ基板１００と同等の形状の対向基板２００が一主面同士を対向させて配置されている。アレイ基板１００と対向基板２００の間には間隙が設けられている。アレイ基板１００と対向基板２００との間には、液晶材料（図示せず）が保持されている。アレイ基板１００の外面側にはバックライト（図示せず）が配置される。
【００１３】
アレイ基板１００は、偏光板１ａとガラス基板２とから構成される。偏光板１ａはガラス基板２の外面に設けられている。対向基板２００は、ガラス基板５と、カラーフィルタ４と、対向電極３と、偏光板１ｂとから構成される。カラーフィルタ４はガラス基板５の液晶材料を保持する一主面に設けられている。対向電極３は、カラーフィルタ４上に設けられている。偏光板１ｂは、ガラス基板５の外面に設けられている。
【００１４】
ガラス基板２の上部には、複数の画像信号線Ｓと複数の走査線Ｇとがマトリクス状に配置されており、画像信号線Ｓと走査線Ｇの各交差部には、ＭＯＳ型の画素トランジスタＳＷと表示電極６とが配置されている。画素トランジスタＳＷは多結晶の半導体層を有している。
【００１５】
液晶表示装置が白色表示をするとき、バックライトの光はアレイ基板１００側から入って液晶材料を通って対向基板２００側へ出てゆく。光が液晶材料を通過する際、光の偏光状態が変化する。
【００１６】
次に、図１で示した液晶表示装置のアレイ基板１００に形成された回路構成について説明する。図２は、アクティブマトリクス型の液晶表示装置の回路構成の一例を示す斜視図である。
【００１７】
画素トランジスタＳＷのソース電極７は画像信号線Ｓに接続され、ゲート電極８は走査線Ｇに接続され、さらにドレイン電極９には表示電極６および蓄積容量１０がそれぞれ接続されている。表示電極６と対向電極３の間には、液晶１１が挟持されている。蓄積容量１０の一方の端子はドレイン電極９に接続されており、他方の端子は走査線Ｇに平行に配線されている共通容量線Ｃに接続されている。画素トランジスタＳＷ、表示電極６、および蓄積容量１０は、液晶表示装置の画面部における画素を構成している。
【００１８】
続いて、図２で示した液晶表示装置の回路構成を有するアレイ基板について説明する。図３は、アレイ基板上の回路を示す図である。図４は、画素の回路を示す図である。
【００１９】
液晶表示パネルの画面部１３には、ｎ行の走査線Ｇ１〜Ｇｎとｋ列の画像信号線Ｓ１〜Ｓｋとからなるｎ×ｋマトリクス配線が形成されている。走査線Ｇと画像信号線Ｓのそれぞれの交点には、画素１２が設けられている。ガラス基板２には一端辺に沿って信号線駆動回路１４が設けられており、信号線駆動回路１４（第３の駆動回路）が設けられた端辺に接する２つの端辺に沿ってそれぞれ走査線駆動回路１５（第１の走査線駆動回路１５１（第１の駆動回路）、第２の走査線駆動回路１５２（第２の駆動回路））が設けられている。画像信号線Ｓ１〜Ｓｋは信号線駆動回路１４に接続され、走査線Ｇ１〜Ｇｎは走査線駆動回路１５（第１の走査線駆動回路１５１または第２の走査線駆動回路１５２）に接続されている。つまり、この実施の形態は、アレイ基板１００のガラス基板２上に信号線駆動回路１４および走査線駆動回路１５が形成されているＳＯＧ技術を採用している。
【００２０】
次に、アクティブマトリクス型の液晶表示装置の動作原理について、図１乃至図３を用いて説明する。マトリクス型の液晶表示の駆動は、画像信号線Ｓ１〜Ｓｋに同時に供給される画像データ信号を、走査線Ｇ１〜Ｇｎに順次供給される出力信号でサンプリングする線順次駆動により行われる。
【００２１】
走査線Ｇごとに一定の時間（Ｔ１〜Ｔｎ）を割り当てた場合、ある選択時間Ｔ１において、走査線Ｇ１に出力信号が印加されると、走査線Ｇ１に配置されている全ての画素トランジスタＳＷ１１〜ＳＷ１ｍがオンとなり、スイッチが入った状態に変化する。これに伴い、画像信号線Ｓ１〜Ｓｋに伝達された画像データ信号は、画素トランジスタＳＷ１１〜ＳＷ１ｍを通して表示電極６に伝達されるとともに、蓄積容量１０に供給される。その結果、表示電極６と対向電極３との間に電位差が発生し、液晶１１における液晶分子の配向状態が変化する。これにより、図１に示すバックライトの入射光の明るさが調整され、カラーフィルタ４を介して画像データ信号に応じたカラー表示が可能となる。
【００２２】
次の選択時間Ｔ２において、走査線Ｇ１にある全ての画素トランジスタＳＷ１１〜ＳＷ１ｍはオフとなり、走査線Ｇ１によって選択されていた画素は画像信号線Ｓ１〜Ｓｋから電気的に切り離される。このとき、選択時間Ｔ１により表示された画像は、次に出力信号が走査線Ｇ１に印加されるまで蓄積容量１０により保持される。一方、走査線Ｇ２に配置されている全ての画素トランジスタＷＳＲ〜ＳＷ２ｍがオンとなり、画像データ信号は表示電極６に伝達されるとともに、蓄積容量１０に供給される。以下、同様の動作が繰り返し行われることにより、１フレームの表示が行われる。
【００２３】
続いて、走査線駆動回路１５の構成について説明する。図５は、この実施の形態における走査線駆動回路１５の構成を示す回路図である。
【００２４】
走査線駆動回路１５は、複数段直列に配置された走査線駆動シフトレジスタＳＲｎから構成されている。
【００２５】
また二つの走査線駆動回路１５のそれぞれはクロック信号線（第１クロック信号線ＣＬ１、第２クロック信号線ＣＬ２）を有している。シフトレジスタＳＲｎは、入力回路ＩＮと出力回路ＯＵＴとリセット回路ＲＥＳとから構成される。入力回路ＩＮには入力信号ＩＳを受け付ける入力端子ＩＮＴが設けられている。出力回路ＯＵＴには出力信号ＯＳを出力する出力端子ＯＴが設けられている。出力端子ＯＴは、走査線Ｇに接続されている。そして、リセット回路ＲＥＳにはリセット信号ＲＳを受け付けるリセット端子ＲＴが設けられている。
【００２６】
第１クロック信号線ＣＬ１には奇数段目の走査線シフトレジスタＳＲ２ｍ−１が接続されている。第２クロック信号線ＣＬ２には偶数段目の走査線シフトレジスタＳＲ２ｍが接続されている。つまり、直列に配置された複数の走査線シフトレジスタＳＲ２ｍ、ＳＲ２ｍ−１は、１段ごとに交互に第１クロック信号線ＣＬ１または第２クロック信号線ＣＬ２に接続されている。なお、ｍは１以上の自然数であり、走査線シフトレジスタＳＲ２ｍ、ＳＲ２ｍ−１は、複数段の走査線シフトトランジスタのうち２ｍ、２ｍ−１段目に配置されていることを示す。
【００２７】
走査線シフトレジスタＳＲｍの入力端子ＩＴｍは、一段上のｍ−１段目の走査線シフトレジスタＳＲｍ−１の出力端子ＯＴｍ−１に接続されている。走査線シフトレジスタＳＲｍの出力端子ＯＴｍは一段下ｍ＋１段目の走査線シフトレジスタＳＲｍ＋１の入力端子ＩＴｍ＋１に接続されている。走査線シフトレジスタＳＲｍのリセット端子ＲＴｍは、一段下のｍ＋１段目の走査線シフトレジスタＳＲｍ＋１の出力端子ＯＴｍ＋１に接続されている。
【００２８】
２ｍ段目の走査線シフトレジスタＳＲｎ（第３のシフトレジスタ）の入力端子ＩＴｎには、２ｍ−１段目の走査線シフトレジスタＳＲ2m−１（第１のシフトレジスタ）の出力信号ＯＳ2m−１を入力信号ＩＳ2mとして入力される。2m段目の走査線シフトレジスタＳＲ2mの出力端子ＯＴ2mから出力された出力信号ＯＳ2mは、2m＋１段目の走査線シフトレジスタＳＲ2m＋１の入力端子ＩＴ2m＋１に入力信号ＩＳ2m＋１として入力される。また、2m＋１段目の走査線シフトレジスタＳＲ2m＋１（第２のシフトレジスタ）の出力端子ＯＴ2m＋１から出力される出力信号ＯＳ2m＋１は、2m段目の走査線シフトレジスタＳＲ2mのリセット端子ＲＴ2mにリセット信号ＲＳ2mとして入力される。
【００２９】
図６は、図５の走査線駆動回路を構成する走査線駆動シフトレジスタの回路構成の一例を示す図である。
【００３０】
シフトレジスタＳＲｎは、それぞれトランジスタＴ１〜Ｔ１０により構成されている。ここで、トランジスタとしては、一例として全てＮＭＯＳトランジスタを用いる。なお、各シフトレジスタＳＲｎの構成は全て同じである。ここで、トランジスタＴ１〜Ｔ１０は、端子や電極等の２つの要素を電気的に接続する導電パスに設けられており、制御電極（ゲート）の電位に基づいて導電パスを通電又は遮断するスイッチ素子である。
【００３１】
出力回路ＯＵＴ、入力回路ＩＮ及びリセット回路ＲＥＳ、電源電圧ＶＤＤ（第１電圧）が入力される第１電圧電極１８と、電源電圧ＶＳＳ（第２電圧）が入力される第２電圧電極１９に接続されている。
【００３２】
出力回路ＯＵＴは、トランジスタＴ１〜Ｔ７で構成されている。第１のトランジスタＴ１は、出力端子ＯＴと第２電圧電極１９との間の導電パスに設けられ、制御電極（ゲート）を有する。第２のトランジスタＴ２は、出力端子ＯＴとクロック信号線端子ＣＴとの間の導電パスに設けられ、制御電極を有する。第３のトランジスタＴ３は、第１のトランジスタＴ１の制御電極との間の導電パスに設けられ、第２のトランジスタＴ２の制御電極と接続された制御電極を有する。第４のトランジスタＴ４は、第１のトランジスタＴ１の制御電極と第２電圧電極１９の間の導電パスに設けられ、第２のトランジスタＴ２の制御電極に接続された制御電極を有している。第５のトランジスタＴ５は、第１のトランジスタの制御電極と第１の電圧電極１８との間の導電パスに設けられ、制御電極を有している。第６のトランジスタＴ６は、第５のトランジスタＴ５の制御電極と第２の電圧電極１９との間の導電パスに設けられ、第２のトランジスタＴ２の制御電極に接続された制御電極を有している。第７のトランジスタＴ７は、第５のトランジスタの制御電極と第１電圧電極１８との間の導電パスに設けられ、第１電圧電極１８に接続された制御電極を有している。
【００３３】
このような出力回路ＯＵＴは、出力端子ＯＵＴを通じて出力信号ＯＳｎを出力する。トランジスタＴ１がオンであり、トランジスタＴ２がオフである場合には、電源電圧ＶＤＤが出力信号Ｇｎとして出力端子ＯＵＴから出力され、トランジスタＴ１がオフであり、トランジスタＴ２がオンである場合には、第１クロック信号線ＣＳ１（または第２クロック信号ＣＳ２）が出力信号Ｇｎとして出力端子ＯＵＴから出力される。
【００３４】
リセット回路ＲＥＳは、第８のトランジスタＴ８で構成される。第８のトランジスタＴ８は第２のトランジスタＴ２の制御電極と第２電圧電極１９との間の導電パスに設けられ、リセット端子ＲＴに接続された制御電極を有する。
【００３５】
入力回路ＩＮＣは、第９のトランジスタＴ９と第１０のトランジスタＴ１０から構成される。第９のトランジスタＴ９は、トランジスタＴ１の制御電極と第２電極電圧１９との間の導通パスに設けられ、入力端子ＩＴに接続された制御電極を有する。第１０のトランジスタＴ１０は、トランジスタＴ２の制御電極と第１電圧電極１８との間の導通パスに設けられ、入力端子ＩＴに接続された制御電極を有する。
【００３６】
入力回路ＩＮは、入力端子ＩＴから入力信号ＩＳを受け付ける。入力信号ＩＳがハイレベルである場合には、トランジスタＴ９はオン、トランジスタＴ１０はオフであり、電源電圧ＶＤＤがノードｎ１に入力される。入力信号ＩＮがローレベルである場合には、トランジスタＴ９はオン、トランジスタＴ１０はオフであり、電源電圧ＶＳＳが第２ノードｎ２に入力される。なお、トランジスタＴ１の制御電極への導電パスのことをノードｎ１、トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。
【００３７】
図７は、図５の走査線駆動回路を構成する各走査線駆動シフトレジスタの駆動波形および動作波形を示す図である。
【００３８】
各シフトレジスタＳＲｎは、入力された入力信号ＩＳｎの位相をクロック信号ＣＳ（第１クロック信号ＣＳ１または第２クロック信号ＣＳ２）に同期してシフトさせた出力信号ＯＳｎを出力する。
【００３９】
画像表示装置の電源がオンの状態の時、電源電圧ＶＤＤはハイレベルになり、電源電圧ＶＳＳはローレベルになる。また、この時第１クロック信号２１および第２クロック信号２３は２分の１周期ずらしながらハイレベルとローレベルを繰り返している。
【００４０】
ここで、第１段のシフトレジスタＳＲ１には、スタート信号ＳＲＴが入力信号ＩＳ１として入力される。第２段〜第ｎ段の各シフトレジスタＳＲｎには、前段のシフトレジスタＳＲｎ−１からの出力信号ＯＳｎ−１が入力信号ＯＳｎとして入力される。
【００４１】
詳しくは、第１段のシフトレジスタＳＲ１には、スタート信号ＳＲＴが入力信号ＯＳ１として入力端子ＩＴ１に入力される。その後、第１段のシフトレジスタＳＲ１は、第１クロック信号ＣＳ１がクロック端子ＣＴ１に入力されると同時に出力信号ＯＳ１を出力端子ＯＴ１から出力する。この第１段のシフトレジスタＳＲ１の出力信号ＯＳ１は、出力端子ＯＴ１を通して第１段の走査線Ｇ１に伝送される。
【００４２】
第２段のシフトレジスタＳＲ２には、シフトレジスタＳＲ１の出力信号ＯＳ１が入力信号ＩＳ２として入力される。その後、第２段のシフトレジスタＳＲ２は、第２クロック信号ＣＬ２がクロック端子ＣＴ２に入力されると同時に出力信号ＯＳ２を出力端子ＯＴ２から出力する。第２クロック信号ＣＬ２は第１クロック信号ＣＬ１に対して周期が２分の１ずれている。
【００４３】
また、第２段のシフトレジスタＳＲ２の出力信号Ｇ２は、第１段のシフトレジスタＳＲ１のリセット端子ＲＴ１にリセット信号ＲＳ１として入力される。第１段のシフトレジスタＳＲ１にリセット信号ＲＳ１が入力されると、その後、クロック端子ＣＴ１に第１クロック信号ＣＳ１が入力されても信号を出力しない。
【００４４】
第３段以降のシフトレジスタＳＲｎについても、第一段のシフトレジスタＳＲ１と第２段のシフトレジスタＳＲ２と同様に動作する。
【００４５】
このようにして、走査線駆動回路１５は、スタート信号ＳＲＴが第１段のシフトレジスタＳＲ１に伝送し、第１段のシフトレジスタＳＲ１の出力信号が第２段のシフトレジスタＳＲ２に伝送し、同様にして第３段のシフトレジスタＳＲ３、第４段のシフトレジスタＳＲ４・・・と出力信号ＯＳｎが各段に伝送されるに伴い、第１段の走査線Ｇ１、第２段の走査線Ｇ２・・・第ｎ段の走査線Ｇｎに順次出力信号ＯＳｎが出力される。
【００４６】
また、走査線駆動回路をアレイ基板の両端辺に沿って１つずつ設けるには、それぞれの走査線駆動回路に１本ずつクロック信号線を設け、一方の端辺の走査線駆動回路が奇数段目を走査し、他方の端辺の走査線駆動回路が偶数段目を走査する構成もある。任意の奇数段Ｇｎ段の出力信号は、この奇数段Ｇｎに隣接する奇数段Ｇｎ＋２段に入力信号として入力される。この構成において、任意の奇数段Ｇｎ段と、奇数段Ｇｎ＋２段について考えると、Ｇｎ段とＧｎ＋２段が同じクロック信号線に接続されているので、クロック信号がハイレベルになり、Ｇｎ＋２段のインプット信号が入力される時、Ｇｎ段出力もＧｎ＋２段出力と同時にハイレベルになる可能性がある。このように、２つの走査線駆動回路それぞれに１本ずつクロック信号線を設ける構成では、このような誤動作がどの段についても起こり得る可能性があり、安定したパルスシフト動作が出来ない虞がある。
【００４７】
しかしながら、この実施の形態は、直列に接続された隣り合う段のシフトレジスタＳＲｎ同士が異なるクロック信号線ＣＬＫ（第１クロック信号線ＣＬＫ１または第２クロック信号線ＣＬＫ２）に接続されているので、隣の段のシフトレジスタＳＲｎの出力信号ＯＳｎに同期して信号を出力する虞がない。
【００４８】
また、この実施の形態においては、２つの走査線駆動回路それぞれにクロック信号線ＣＬＫが１本ずつしか設けられていないので、それぞれの走査線駆動回路の幅を小さくすることが出来る。つまり、この実施の形態を採用すると第１の走査線駆動回路１５および第２の走査線駆動回路それぞれに１本ずつクロック信号線を設け、ＮＭＯＳトランジスタのみ（あるいは、ＰＭＯＳトランジスタのみ）で、第１及び第２の走査線駆動回路が構成できる。このため、従来のＣＭＯＳトランジスタで構成する場合と比較して本実施の形態は、狭額縁化を図ることができる。また、本実施の形態は、ＮＭＯＳトランジスタのみで走査線駆動回路を構成しているので、ＣＭＯＳトランジスタで走査線駆動回路を構成する場合と比較してプロセスを大幅に簡略化することができる。
【００４９】
この実施の形態においては、ＭＯＳトランジスタとしてＮＭＯＳトランジスタを例として説明したが、ＰＭＯＳトランジスタのみで構成することも可能である。
【符号の説明】
【００５０】
Ｃ、Ｃ１〜Ｃｎ  共通容量線
Ｇ、Ｇ１〜Ｇｎ  走査線
ＣＬＫ１  第１クロック信号線
ＣＬＫ２  第２クロック信号線
ＣＳ  クロック信号
ＩＮ  入力回路
ＯＵＴ  出力回路
ＲＥＳ  リセット回路
ＩＴ  入力端子
ＯＴ  出力端子
ＲＴ  リセット端子
ＣＴ  クロック信号
ＩＳ  入力信号
ＯＳ  出力信号
ＲＳ  リセット信号
Ｓ、Ｓ１〜Ｓｋ  画像信号線
ＳＷ、ＳＷ１１〜ＳＷｎｍ  画素トランジスタ
Ｔ１、Ｔ２  選択時間
１  偏光板
２  ガラス基板
３  対向電極
４  カラーフィルタ
５  ガラス基板
６  表示電極
７  ソース電極
８  ゲート電極
９  ドレイン電極
１０  蓄積容量
１１  液晶
１２  画素（表示ドット）
１３  画面部
１４  信号線駆動回路
１５  走査線駆動回路
１５１  第１の走査線駆動回路
１５２  第２の走査線駆動回路
１８  第１電圧電極
１９  第２電圧電極
ＳＲ１、ＳＲ２〜ＳＲｎ  走査線駆動シフトレジスタ
１００  アレイ基板
２００  対向基板
【図１】
2011033656.tif 000003
【図２】
2011033656.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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