(57)【要約】      （修正有）【課題】半導体装置間における接続不良の発生が抑制された積層型半導体装置を提供する。【解決手段】積層型半導体装置１０は、第１の半導体装置２０と第２の半導体装置３０とを備えている。第１の半導体装置２０は、第１のはんだボール２７，２７，…を有しており、第１のはんだボール２７，２７，…を介して第２の半導体装置３０に電気的に接続されている。第２の半導体装置３０は、第２のはんだボール３７，３７，…を有しており、第２のはんだボール３７，３７，…を介して基板１に電気的に接続される。各第１のはんだボール２７の組成は、第２のはんだボール３７の組成とは相異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の半導体装置が第２の半導体装置の上に配置されており、前記第２の半導体装置が基板に接続される積層型半導体装置であって、
前記第１の半導体装置は、
第１の配線基板と、
前記第１の配線基板の上面上に設けられた第１の半導体素子と、
前記第１の配線基板の下面上に設けられた第１の電極部と、
前記第１の電極部の下面上に設けられた第１のはんだボールとを有し、
前記第２の半導体装置は、
第２の配線基板と、
前記第２の配線基板の上面上に設けられた第２の半導体素子と、
前記第２の配線基板の上面のうち前記第２の半導体素子が設けられた部分よりも周縁であって前記第１の電極部と対向する位置に設けられた第２の電極部と、
前記第２の配線基板の下面上に設けられた第２のはんだボールとを有し、
前記第１のはんだボールは、前記第１の電極部と前記第２の電極部とを電気的に接続し、
前記第１のはんだボールの組成は、前記第２のはんだボールの組成とは相異なる積層型半導体装置。
【請求項２】
請求項１に記載の積層型半導体装置であって、
前記第１のはんだボールには、Ｂｉが含まれており、
前記第２のはんだボールには、Ｂｉが含まれていない積層型半導体装置。
【請求項３】
請求項２に記載の積層型半導体装置であって、
前記第１のはんだボールは、１０重量％未満のＢｉを含んでいる積層型半導体装置。
【請求項４】
請求項３に記載の積層型半導体装置であって、
前記第１のはんだボールは、５重量％未満のＢｉを含んでいる積層型半導体装置。
【請求項５】
請求項１から４の何れか１つに記載の積層型半導体装置であって、
前記第２の電極部の上面は、前記第１の電極部の下面よりも大きい積層型半導体装置。
【請求項６】
請求項１から５の何れか１つに記載の積層型半導体装置であって、
前記第１の半導体素子は、樹脂で封止されており、
前記第２の半導体素子は、第２の配線基板の上面にフリップチップ接続されている積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも２つの半導体装置が積層された積層型半導体装置に関する。
【背景技術】
【０００２】
電子機器をより小型化にするためには、電子機器における半導体装置の実装密度を向上させることが重要となる。携帯電話を中心としたモバイル機器では、複数の半導体装置（半導体パッケージ）が積層された積層型半導体装置（POP：パッケージオンパッケージ（Package On Package））を搭載することにより、半導体装置の高密度実装を実現している。
【０００３】
積層型半導体装置がプリント基板に電気的に接続されたもの（本明細書では「実装構造体」と記す）の製造方法は次に示す通りである。まず、複数の半導体装置（例えば、ＢＧＡ（Ball grid array）型半導体装置）をそれぞれ製造してから、各半導体装置に対して良否判定を実施する。次に、プリスタック方式又はオンボードスタック方式に従って実装構造体を製造する。プリスタック方式では、複数の半導体装置を積層して積層型半導体装置を作製してから、作製された積層型半導体装置をプリント基板に電気的に接続する。オンボードスタック方式では、半導体装置を１つずつ順番にプリント基板に実装する。積層型半導体装置の厚みを薄くするために、積層型半導体装置を構成する半導体装置のそれぞれの厚みを極力薄くする。具体的には、はんだボールを積層型半導体装置の厚み方向において半導体素子とは相異なる位置に配置する。
【０００４】
図１４を用いて従来の実装構造体の構成を説明する。図１４は、従来の実装構造体の断面図である。
【０００５】
従来の実装構造体では、積層型半導体装置１１０がプリント基板１０１に電気的に接続されている。この積層型半導体装置１１０では、第１の半導体装置１２０が第２の半導体装置１３０の上に設けられており、第１の半導体装置１２０と第２の半導体装置１３０とは互いに電気的に接続されている。
【０００６】
第１の半導体装置１２０では、第１の配線基板１２１の上面の中央には第１の半導体素子１２３が接着されており、第１の半導体素子１２３はワイヤー（不図示）を介して第１の配線基板１２１が有する配線パターンに電気的に接続されている。第１の配線基板１２１の下面の周縁には第１の電極部１２５，１２５，…が設けられており、各第１の電極部１２５の下面上には第１のはんだボール１２７が設けられている。第１の半導体素子１２３及びワイヤーは樹脂１２９に封止されている。
【０００７】
第２の半導体装置１３０では、第２の配線基板１３１の上面の中央には第２の半導体素子１３３が設けられており、第２の半導体素子１３３は第２の配線基板１３１にフリップチップ接続されている。第２の配線基板１３１の上面の周縁には第２の電極部１３５，１３５，…が設けられており、各第２の電極部１３５は第１のはんだボール１２７を介して第１の電極部１２５に電気的に接続されている。第２の配線基板１３１の下面には、第２のはんだボール１３７，１３７，…が格子状に配置されている。
【０００８】
一般に、複数の外部接続用端子が配線基板の下面上に格子状に配置された半導体装置はエリアアレイ型半導体装置と呼ばれており、各外部接続用端子がはんだボールである半導体装置はＢＧＡ型半導体装置と呼ばれている。つまり、第１の半導体装置１２０及び第２の半導体装置１３０はどちらもＢＧＡ型半導体装置である。
【０００９】
ところで、半導体素子が配線基板にフリップチップ接続されたＢＧＡ型半導体装置では半導体素子と配線基板とで熱膨張係数が相異なるので、そのＢＧＡ型半導体装置の製造中に反りが発生する。さらに、この反りは、はんだボールの位置を最適化することにより薄型化が図られたＢＧＡ型半導体装置の方が、薄型化が図られていないＢＧＡ型半導体装置よりも顕著である。この点に着目して、特許文献１では、はんだボールの接着面積が検討されている。具体的には、第１の半導体装置が第２の半導体装置の上に設けられた積層型半導体装置において、第２の半導体装置が有する第２の配線基板の上面（半導体素子が設けられている面）とはんだボールとの接着面積を、第１の半導体装置が有する第１の配線基板の下面（半導体素子が設けられていない面）とはんだボールとの接着面積よりも小さくする。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−３１１６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載されているように、半導体素子が配線基板にフリップチップ接続されたＢＧＡ型半導体装置では半導体素子と配線基板とで熱膨張係数が互いに異なるので、そのＢＧＡ型半導体装置の製造中に反りが発生する。
【００１２】
また、積層型半導体装置の製造時には、リフロー工程における加熱により複数の半導体装置のそれぞれに反りが生じる。これにより各半導体装置の自由な変形を招来するため、積層型半導体装置の製造を阻害する。２つの半導体装置からなる積層型半導体装置を製造する場合を例に挙げて説明する。まず、第１の半導体装置のはんだボールを第２の半導体装置の電極部の上面に接触させてからリフロー工程を実施する。リフロー工程における加熱により第１の半導体装置及び第２の半導体装置が大きく変形すると、リフロー工程中に第１の半導体装置のはんだボールが第２の半導体装置の電極部の上面から離れる。そのため、第１の半導体装置を第２の半導体装置に電気的に接続させることはできない。この不具合は、プリスタック方式を用いて積層型半導体装置を製造する場合であっても、オンボードスタック方式を用いて実装構造体を製造する場合であっても、生じうる。
【００１３】
さらに、本願発明者らが検討したところ、積層型半導体装置の製造を阻害する要因としては、上記２つの要因以外に新たな要因が存在することを見出した。
【００１４】
本発明は、かかる点に鑑みてなされたものであり、半導体装置間における接続不良の発生が抑制された積層型半導体装置を提供する。
【課題を解決するための手段】
【００１５】
本発明の積層型半導体装置では、第１の半導体装置が第２の半導体装置の上に配置されており、第２の半導体装置は基板に接続される。第１の半導体装置では、第１の配線基板の上面上には第１の半導体素子が設けられており、第１の配線基板の下面上には第１の電極部及び第１のはんだボールが順に設けられている。第２の半導体装置では、第２の配線基板の上面上には第２の半導体素子及び第２の電極部が設けられており、第２の配線基板の下面上には第２のはんだボールが設けられている。第２の電極部は、第２の配線基板の上面のうち第２の半導体素子が設けられた部分よりも周縁であって第１の電極部と対向する位置に設けられている。第１のはんだボールは、第１の電極部と第２の電極部とを電気的に接続している。第１のはんだボールの組成は、第２のはんだボールの組成とは相異なる。具体的には、第１のはんだボールはＢｉを含んでいる一方、第２のはんだボールはＢｉを含んでいない。これにより、第１のはんだボールを構成するはんだの濡れ広がり率を高くすることができるので、第１の半導体装置と第２の半導体装置との間における接続不良の発生を抑制できる。
【００１６】
第１のはんだボールは、１０重量％未満のＢｉを含んでいることが好ましく、５重量％未満のＢｉを含んでいればさらに好ましい。これにより、大きな衝撃が積層型半導体装置に加わった場合であっても、第１のはんだボールが第２の電極部の上面から剥離することを防止できる。
【００１７】
第２の電極部の上面は、第１の電極部の下面よりも大きいことが好ましい。これにより、第１のはんだボールを構成するはんだの濡れ力を大きくすることができる。
【００１８】
後述の好ましい実施形態では、第１の半導体素子は樹脂で封止されており、第２の半導体素子は第２の配線基板の上面にフリップチップ接続されている。
【発明の効果】
【００１９】
本発明によれば、半導体装置間における接続不良の発生を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）は公知の積層型半導体装置における不具合箇所を撮影した断面写真であり、（ｂ）は図１（ａ）に示すIB領域の拡大写真である。
【図２】公知の積層型半導体装置における不具合を模式的に示した断面図である。
【図３】本発明の一実施形態における実装構造体の断面図である。
【図４】（ａ）〜（ｄ）は、本発明の一実施形態における実装構造体の製造方法を示す断面図である。
【図５】（ａ）は第１の半導体装置を第２の半導体装置の上に配置した状態の断面図であり、（ｂ）は図５（ａ）に示すVB領域の拡大断面図である。
【図６】（ａ）はリフロー工程における加熱を行ったときの積層構造体の断面図であり、（ｂ）は加熱初期におけるVI領域（図６（ａ）に記載）の拡大断面図であり、（ｃ）は第１のはんだボールが溶融した後におけるVI領域の拡大断面図である。
【図７】（ａ）は製造された積層型半導体装置の断面図であり、（ｂ）は図７（ａ）に示すVIIB領域の拡大断面図である。
【図８】（ａ）は第１のはんだボールが第１及び第２の半導体装置の反りによる影響を受けない場合の第１のはんだボールと第２の電極部との接続状態を示す断面図であり、（ｂ）は第１のはんだボールが第１及び第２の半導体装置の反りによる影響を受ける場合の第１のはんだボールと第２の電極部との接続状態を示す断面図である。
【図９】はんだにおけるＢｉの含有率とはんだの濡れ広がり率との関係を示したグラフ図である。
【図１０】はんだの濡れ広がり率の算出方法を説明するための図面である。
【図１１】はんだの固相点（◇）、液相点（□）及び凝固点（△）の測定結果を示すグラフ図である。
【図１２】はんだボールと電極部との接合強度の測定結果を示すグラフ図である。
【図１３】破壊モードの発生率の測定結果を示すグラフ図である。
【図１４】従来の実装構造体の断面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態を説明する前に、図１（ａ）〜図２を用いて本願発明者らが本願発明を完成させるにあたり検討したことを説明する。図１（ａ）は、公知の積層型半導体装置における不具合箇所を撮影した断面写真であり、図１（ｂ）は、図１（ａ）に示すVIIB領域の拡大写真である。図２は、公知の積層型半導体装置における不具合を模式的に示した断面図である。
【００２２】
本願発明者らは、反りの発生を抑制しながら第１及び第２の半導体装置を製造し、且つ、第１及び第２の半導体装置のそれぞれにおいて反りの発生を抑制しながら第１の半導体装置を第２の半導体装置の上に配置して積層型半導体装置を作製した。そして、このようにして得られた積層型半導体装置において、第１の半導体装置が有する第１のはんだボールと第２の半導体装置が有する第２の電極部との接触状態を調べた。すると、図１（ａ）及び（ｂ）に示すように、得られた積層型半導体装置には、第１のはんだボール１２７と第２の電極部１３５とが互いに離れている箇所が存在していることが分かった。その理由として、本願発明者らは、リフロー工程におけるはんだの凝固に着目した。
【００２３】
リフロー工程では、加熱してはんだを溶融させた後、室温まで冷却する。リフロー工程における加熱により、第１の半導体装置及び第２の半導体装置のそれぞれの周縁には圧縮力が働き、第１の半導体装置及び第２の半導体装置のそれぞれの中央には微小な引張力が働く。その後冷却すると、溶融していたはんだが凝固するにつれてはんだには表面張力と収縮力とが働く。この表面張力及び収縮力により上記引張力の大きさが大きくなり、その結果、図１（ａ）〜図２に示すように第１のはんだボール１２７と第２の電極部１３５との接触不良が発生する。
【００２４】
本願発明者らは、以上説明した考察に基づいて本願発明を完成させた。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。
【００２５】
図３は、本発明の実施形態における実装構造体の断面図である。
【００２６】
本実施形態における実装構造体では、積層型半導体装置１０がプリント基板１の上面に電気的に接続されている。積層型半導体装置１０では、第１の半導体装置２０が第２の半導体装置３０の上に設けられており、第１の半導体装置２０と第２の半導体装置３０とは互いに電気的に接続されている。
【００２７】
第１の半導体装置２０は、第１の配線基板２１と、第１の半導体素子２３と、第１の電極部２５，２５，…と、第１のはんだボール２７，２７，…と、封止樹脂２９とを有している。
【００２８】
第１の配線基板２１は、配線パターン（不図示）が形成された基板（このような基板を一般にインターポーザと呼ぶ）であり、その配線パターンは、電極端子（不図示）を有している。第１の半導体素子２３の主面（図１における上面）の中央には回路（不図示）が形成されており、その周縁には電極端子（不図示）が設けられている。この電極端子はワイヤー（不図示）を介して第１の配線基板２１の電極端子に接続されており、これにより、第１の配線基板２１と第１の半導体素子２３とが互いに電気的に接続される。このワイヤーと第１の半導体素子２３とは封止樹脂２９により封止されている。
【００２９】
第１の電極部２５，２５，…は、第１の配線基板２１の下面の周縁部分に格子状に設けられており、よって、第１の半導体装置２０の厚み方向において第１の半導体素子２３とは相異なる位置に配置されている。従って、第１の電極部が第１の半導体装置の厚み方向において第１の半導体素子と同じ位置に設けられている場合に比べて、第１の半導体装置２０の厚みを薄くすることができる。
【００３０】
第２の半導体装置３０は、第２の配線基板３１と、第２の半導体素子３３と、第２の電極部３５，３５，…と、第２のはんだボール３７，３７，…とを有している。
【００３１】
第２の配線基板３１は、配線パターン（不図示）が形成された基板である。第２の半導体素子３３は、第２の配線基板３１の上面の中央部分にフリップチップ接続されている。つまり、配線パターンが有する電極端子（不図示）と第２の半導体素子３３が有する電極端子（不図示）とがはんだ（不図示）等を介して互いに電気的に接続されている。
【００３２】
第２の電極部３５，３５，…は、第２の配線基板３１の上面のうち第２の半導体素子３３が設けられた部分よりも周縁に設けられており、第１の電極部２５，２５，…に対向している。よって、第２の半導体装置３０の厚み方向において第２の半導体素子３３と第２の電極部３５，３５，…とが相異なる位置に配置されているので、第２の半導体装置３０の薄型化を図ることができる。また、各第２の電極部３５は、第１の電極部２５に対向しているので、第１のはんだボール２７を介して第１の電極部２５に電気的に接続されている。
【００３３】
このような各第２の電極部３５は、第２の配線基板３１に形成されている配線パターンの所定の位置に、フラックス処理が施されたものであっても良く、ニッケルメッキ層と金メッキ層とが順に設けられたものであっても良く、ニッケルメッキ層とパラジウムメッキ層と金メッキ層とが順に設けられたものであっても良く、又は、錫合金メッキ層（錫と鉛との合金層、錫と鉛との合金層、若しくは、錫と銀と銅との合金層）が設けられたものであっても良い。
【００３４】
第２のはんだボール３７，３７，…は、第２の配線基板３１の下面上に格子状に配置されている。各第２のはんだボール３７は、貫通電極（第２の配線基板３１の厚み方向に貫通する電極，不図示）を介して第２の電極部３５に電気的に接続されている。
【００３５】
このような積層型半導体装置１０では、第１のはんだボール２７，２７，…の組成は第２のはんだボール３７，３７，…の組成とは相異なる。具体的には、各第１のはんだボール２７及び各第２のはんだボール３７は、Ｓｎを主成分とし、Ｓｎに対して３重量％程度のＡｇ及び０．５重量％程度のＣｕを含んでいる。各第１のはんだボール２７は１０重量％未満（好ましくは５重量％未満）のＢｉを含んでいるが、各第２のはんだボール３７はＢｉを含んでいない。
【００３６】
図４（ａ）〜（ｄ）は、本実施形態における実装構造体の製造方法を工程順に示す断面図である。なお、以下では、実装構造体の製造方法としてプリスタック方式を例に挙げるが、オンボードスタック方式を用いて実装構造体を製造しても良い。
【００３７】
まず、第１の半導体装置２０及び第２の半導体装置３０を作製する。
【００３８】
次に、図４（ａ）に示すように、各第１のはんだボール２７の表面上にフラックス４１を転写する。フラックスの代わりに、はんだペーストを用いても良い。
【００３９】
続いて、図４（ｂ）に示すように、第１の半導体装置２０を第２の半導体装置３０の上に設ける。このとき、各第１のはんだボール２７を第２の電極部３５，３５，…の上面上に配置する。
【００４０】
その後、リフロー工程を実施する。具体的には、各第１のはんだボール２７が溶融され、溶融された各第１のはんだボール２７が第２の電極部３５の上面上に濡れ広がる。これにより、図４（ｃ）に示すように、積層型半導体装置１０が作製される。
【００４１】
それから、図４（ｄ）に示すように、プリント基板１の上面上に積層型半導体装置１０を実装する。これにより、本実施形態における実装構造体を作製することができる。
【００４２】
以下では、本実施形態における各第１のはんだボール２７にＢｉが含まれている理由を説明しながら、各第１のはんだボール２７の組成を説明する。
【００４３】
上述のように、積層型半導体装置１０の製造中には第１の半導体装置２０及び第２の半導体装置３０のそれぞれに反りが発生する。図５〜図７を用いてこの現象を説明する。図５（ａ）は第１の半導体装置２０を第２の半導体装置３０の上に配置した状態の断面図であり、図５（ｂ）は図５（ａ）に示すVB領域の拡大断面図である。図６（ａ）はリフロー工程における加熱を行ったときの積層構造体の断面図であり、図６（ｂ）は加熱初期におけるVI領域（図６（ａ）に記載）の拡大断面図であり、図６（ｃ）は第１のはんだボール２７が溶融した後におけるVI領域の拡大断面図である。図７（ａ）は製造された積層型半導体装置の断面図であり、図７（ｂ）は図７（ａ）に示すVIIB領域の拡大断面図である。
【００４４】
第１の半導体装置２０を第２の半導体装置３０の上に設けると、第１の配線基板２１と封止樹脂２９とで熱収縮率が相異なるので第１の半導体装置２０は下に凸に変形し、第２の配線基板３１と第２の半導体素子３３とで熱収縮率が相異なるので第２の半導体装置３０は上に凸に変形する。そのため、図５（ａ）及び（ｂ）に示すように、積層構造体（第１の半導体装置２０が第２の半導体装置３０の上に設けられており、第１の半導体装置２０と第２の半導体装置３０とが互いに電気的に接続されていないもの）の周縁では、第１のはんだボール２７，２７，…が第２の電極部３５，３５，…の上面から離れており、積層構造体の中央寄りでは、第１のはんだボール２７，２７，…が第２の電極部３５，３５，…をその上面から圧縮する。
【００４５】
第１の半導体装置２０を第２の半導体装置３０の上に設けたのちにリフロー工程における加熱を行うと、体積の大きな封止樹脂２９が熱により膨張するので第１の半導体装置２０は上に凸となるように変形し、主面が大きな第２の配線基板３１が熱により膨張するので第２の半導体装置３０は下に凸となるように変形する。このとき、加熱工程の初期では、第１のはんだボール２７，２７，…は、図６（ｂ）に示すように、積層構造体の周縁では第２の電極部３５，３５，…をその上面から圧縮し、積層構造体の中央寄りでは第２の電極部３５，３５，…の上面から離れる。この状態で第１のはんだボール２７，２７，…が溶融する。このとき、溶融された第１のはんだボール２７，２７，…は、第２の電極部３５，３５，…の上面上において濡れ広がろうとする。そのため、図６（ｃ）に示すように、積層構造体の中央寄りに位置する第１のはんだボール２７，２７，…は、積層構造体の周縁に位置する第１のはんだボール２７，２７，…に比べて、積層構造体の厚み方向に伸びている。
【００４６】
その後、冷却すると、溶融された第１のはんだボール２７，２７，…は凝固する。このとき、溶融された第１のはんだボール２７，２７，…には表面張力及び収縮力が働くので、第１の半導体装置２０及び第２の半導体装置３０のそれぞれの反りが緩和され、図７（ａ）及び（ｂ）に示す積層型半導体装置１０が形成される。
【００４７】
図８（ａ）及び（ｂ）を用いてリフロー工程における冷却についてさらに詳細に示す。図８（ａ）は、第１のはんだボール２７，２７，…が第１及び第２の半導体装置２０，３０の反りによる影響を受けない場合の第１のはんだボール２７と第２の電極部３５との接続状態を示す断面図である。図８（ｂ）は、第１のはんだボール２７，２７，…が第１及び第２の半導体装置２０，３０の反りによる影響を受ける場合の第１のはんだボール２７と第２の電極部３５との接続状態を示す断面図である。
【００４８】
まず、第１のはんだボール２７，２７，…が第１及び第２の半導体装置２０，３０の反りによる影響を受けない場合について説明する。第１のはんだボール２７，２７，…は、リフロー工程における加熱により溶融される。このとき、各第１のはんだボール２７には、第２の電極部３５，３５，…に濡れようとする力（はんだの濡れ力）Ｆｗと、はんだの表面張力Ｆｓとが働く。はんだの濡れ力Ｆｗがはんだの表面張力Ｆｓよりも大きい場合（Ｆｗ＞Ｆｓ，図８（ａ）に示す場合）、各第１のはんだボール２７の濡れによる作用が働き、よって、第１のはんだボール２７と第２の電極部３５とが互いに電気的に接続される。
【００４９】
一方、第１のはんだボール２７，２７，…が第１及び第２の半導体装置２０，３０の反りによる影響を受ける場合、各第１のはんだボール２７には、はんだの濡れ力Ｆｗ及びはんだの表面張力Ｆｓ以外に反りに起因する張力Ｆｐが働く。はんだの濡れ力Ｆｗがはんだの表面張力Ｆｓと反りに起因する張力Ｆｐとの合力以上であれば（Ｆｗ≧（Ｆｓ＋Ｆｐ））、各第１のはんだボール２７の濡れによる作用が働く。一方、はんだの濡れ力Ｆｗがはんだの表面張力Ｆｓと反りに起因する張力Ｆｐとの合力よりも大きくなると（Ｆｗ＜（Ｆｓ＋Ｆｐ），図８（ｂ）に示す場合）、各第１のはんだボール２７の濡れによる作用が働き難くなり、そのため、第１のはんだボール２７と第２の電極部３５とを互いに電気的に接続できない。
【００５０】
また、第１及び第２の半導体装置２０，３０の反りが大きくなるにつれて、反りに起因する張力Ｆｐが大きくなる。そのため、第１及び第２の半導体装置２０，３０の反りが大きくなると、第１のはんだボール２７と第２の電極部３５とを互いに電気的に接続しにくくなる。
【００５１】
以上のことから、はんだの濡れ力Ｆｗを大きくすれば、はんだの濡れ力Ｆｗをはんだの表面張力Ｆｓと反りに起因する張力Ｆｐとの合力以上とすることができる。また、はんだ濡れ時間を短くすればはんだの濡れ力Ｆｗを大きくすることができ、はんだの表面張力Ｆｓを小さくすればはんだ濡れ時間を短くすることができる。つまり、はんだの表面張力Ｆｓを小さくすれば、はんだの濡れ力Ｆｗを大きくすることができる。
【００５２】
一般に、半導体装置同士を互いに接続する際に使用されるはんだとしては２２０℃程度の融点を有するはんだ（以下では「公知のはんだ」と記す）が用いられている。公知のはんだは、Ｓｎを主成分とし、３重量％程度のＡｇと０．５重量％程度のＣｕとを含んでいる。公知のはんだの濡れ広がり率を向上させるために（公知のはんだの濡れ力Ｆｗを大きくするために）、公知のはんだに種々の金属を添加してはんだの濡れ広がり率を測定した。すると、公知のはんだにＢｉを添加すると、はんだの濡れ広がり率が高くなった。また、Ｂｉの含有率とはんだの濡れ広がり率との関係を調べたところ、図９に示すようにＢｉの含有率を高くするにつれてはんだの濡れ広がり率は大きくなった。
【００５３】
ここで、はんだの濡れ広がり率は、以下に示す方法に従って算出した。図１０は、はんだの濡れ広がり率の算出方法を説明するための図面である。
【００５４】
まず、はんだ８１を無電解Ｎｉ／Ｐｄ／Ａｕからなる基板８０の上面上に塗布した。そして、はんだ８１の直径Ｄ（ｍｍ）を測定した。
【００５５】
次に、リフロー工程（温度を２４０℃，加熱時間を４０秒）を行った。これにより、はんだ８１は溶融した。その後冷却すると、はんだ８１は凝固した。そして、凝固したはんだ８２の高さｈ（ｍｍ）を測定した。測定されたＤ及びｈを以下の（式１）に代入して、はんだの濡れ広がり率Ｓ（％）を算出した。
【００５６】
Ｓ＝｛（Ｄ−ｈ）／Ｄ｝×１００：（式１）
図９に示すように公知のはんだにＢｉを添加すればはんだの濡れ広がり率を高くすることができるということが分かったので、Ｂｉの含有率を最適した。具体的には、リフローシミュレータを用いてＢｉが添加されたはんだの固相点、液相点及び凝固点を測定した。さらに、シェアテストにより、Ｂｉが添加されたはんだボールと電極部との接合強度を測定した。具体的には、シェア速度を１０ｍｍ／秒（リフロー工程等のように、Ｂｉが添加されたはんだボールにゆっくりと力がかかった場合を想定））として、Ｂｉが添加されたはんだボールのせん断強度を測定した。それだけでなく、シェアテストを行って、Ｂｉが添加されたはんだボールの破壊モードの発生率を求めた。具体的には、シェア速度を１０００ｍｍ／秒（落下時等の衝撃のように、Ｂｉが添加されたはんだボールに急激に大きな力がかかった場合を測定）としてシェアテストを行い、破壊モードの発生率を求めた。
【００５７】
図１１は、はんだの固相点（◇）、液相点（□）及び凝固点（△）の測定結果を示すグラフ図である。図１２は、はんだボールと電極部との接合強度の測定結果を示すグラフ図である。図１３は、破壊モードの発生率の測定結果を示すグラフ図であり、図１３中における「Ａ」は、はんだボールにおいて破壊が生じているモードを示しており、図１３中における「Ｂ」は、はんだボールと電極部との界面において破壊が生じているモード、つまり、はんだボールが電極部の上面から剥離しているモードを示している。
【００５８】
図１１に示すように、Ｂｉの含有率が高くなるにつれて固相点、液相点及び凝固点ともに低くなった。
【００５９】
図１２に示すように、Ｂｉの含有率が５重量％未満であるときには、Ｂｉの含有率を高くするとはんだボールと電極部との接合強度が大きくなった。一方、Ｂｉの含有率が５重量％以上となると、Ｂｉの含有率を高くしてもはんだボールと電極部との接合強度はそれほど大きくならなかった。
【００６０】
図１３に示すように、Ｂｉの含有率が高くなるにつれ、はんだボールと電極部との界面における破壊モードの発生率が高くなった。
【００６１】
図９及び図１１〜図１３の結果から、Ｂｉの含有率が５重量％未満であれば、はんだの濡れ広がり率を高くでき、リフロー工程においてはんだと電極部との接合強度を確保できる。それだけでなく、積層型半導体装置に大きな外力が加わった場合であっても、はんだボールと電極部との界面における破壊を抑制できる。
【００６２】
以上をまとめると、各第１のはんだボール２７にＢｉが含まれていれば、第１のはんだボールにＢｉが含まれていない場合に比べてはんだの濡れ広がり率を高くすることができる。別の言い方をすると、各第１のはんだボール２７にＢｉが含まれていれば、第１のはんだボールにＢｉが含まれていない場合に比べてはんだの濡れ力Ｆｗを大きくすることができる。よって、第１のはんだボール２７と第２の電極部３５とを互いに電気的に接続することができるので、第１の半導体装置２０と第２の半導体装置３０との間において接続不良が発生することを抑制できる。
【００６３】
また、各第１のはんだボール２７にＢｉが含まれていれば、第１のはんだボールにＢｉが含まれていない場合に比べて第１のはんだボール２７と第２の電極部３５との接合強度を大きくすることができる。
【００６４】
さらに、Ｂｉの含有率が５重量％未満であれば、Ｂｉの含有率が５重量％以上である場合に比べて第１のはんだボール２７と第２の電極部３５との界面における破壊を抑制することができる。よって、信頼性に優れた積層型半導体装置を提供することができる。
【００６５】
一方、各第２のはんだボール３７の組成は、公知のはんだの組成と同一であれば良い。
【００６６】
本実施形態は、以下に示す構成を有していても良い。
【００６７】
積層型半導体装置は、３つ以上の半導体装置を有していても良い。その場合には、半導体装置同士を接続するためのはんだボールにはＢｉが含まれていることが好ましく、Ｂｉの含有率が１０重量％未満であることが好ましく、Ｂｉの含有率が５重量％未満であればさらに好ましい。
【００６８】
第２の電極部の上面の大きさを第１の電極部の下面の大きさよりも大きくしても良い。これにより、第２の電極部の上面の大きさが第１の電極部の下面の大きさ以下である場合に比べて、はんだの濡れ力を大きくすることができる。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明は、複数の半導体装置が積層された積層型半導体装置について有用である。
【符号の説明】
【００７０】
１        プリント基板 （基板）
１０      積層型半導体装置 
２０      第１の半導体装置 
２１      第１の配線基板 
２３      第１の半導体素子 
２５      第１の電極部 
２７      第１のはんだボール 
２９      封止樹脂 
３０      第２の半導体装置 
３１      第２の配線基板 
３３      第２の半導体素子 
３５      第２の電極部 
３７      第２のはんだボール 
４１      フラックス 
８０      基板 
８１      はんだ
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１】
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【図９】
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