(57)【要約】【課題】書き込み動作時のディスターブ等を抑止できる不揮発性記憶装置、集積回路装置及び電子機器等の提供。【解決手段】不揮発性記憶装置は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが各メモリーブロックに設けられる第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４と、第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４に対応して設けられ、少なくとも書き込み動作に用いられる印加電圧ＶＰＰを第１〜第ＮのメモリーブロックＭＢ１〜ＭＢ４に供給するスイッチ制御を行う第１〜第Ｎの電源スイッチ回路ＳＣ１〜ＳＣ４を含む。第１〜第Ｎの電源スイッチ回路ＳＣ１〜ＳＣ４のうちの第ｉの電源スイッチ回路は、第ｉのメモリーブロックへの入力データに基づいて、第ｉのメモリーブロックに印加電圧ＶＰＰを供給するか否かを切り替える。【選択図】図２
2011175713.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが各メモリーブロックに設けられる第１〜第Ｎ（Ｎは２以上の整数）のメモリーブロックと、
前記第１〜第Ｎのメモリーブロックに対応して設けられ、少なくとも書き込み動作に用いられる印加電圧を前記第１〜第Ｎのメモリーブロックに供給するスイッチ制御を行う第１〜第Ｎの電源スイッチ回路とを含み、
前記第１〜第Ｎの電源スイッチ回路のうちの第ｉ（１≦ｉ≦Ｎ）の電源スイッチ回路は、前記第１〜第Ｎのメモリーブロックのうちの第ｉのメモリーブロックへの入力データに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替えることを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
前記第ｉの電源スイッチ回路は、
前記書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を供給し、前記第ｉのメモリーブロックへの前記入力データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を非供給にすることを特徴とする不揮発性記憶装置。
【請求項３】
請求項２において、
前記第ｉの電源スイッチ回路は、
前記書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが前記第２の論理レベルである場合には、前記印加電圧の供給線をフローティング状態に設定することを特徴とする不揮発性記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
消去動作時に、前記入力データとして消去用データが入力され
前記第ｉの電源スイッチ回路は、
前記消去動作時において、前記消去用データに基づいて、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給するか否かを切り替えることを特徴とする不揮発性記憶装置。
【請求項５】
請求項４において、
前記第ｉの電源スイッチ回路は、
前記消去動作時において、前記第ｉのメモリーブロックの前記消去用データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を非供給にし、前記第ｉのメモリーブロックの前記消去用データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給することを特徴とする不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記入力データとして、Ｎビットの入力データが入力され、
前記第ｉの電源スイッチ回路は、前記Ｎビットの入力データのうちの第ｉビットのデータに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替えることを特徴とする不揮発性記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記印加電圧は、前記複数の不揮発性メモリーセルのソースに供給される電圧であることを特徴とする不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第ｉのメモリーブロックは、
前記複数の不揮発性メモリーセルが設けられるメモリーセルアレイと、
複数のビット線と、
複数のワード線と、
前記複数のワード線に対応して設けられる複数のソース線と、
前記複数のワード線及び前記複数のソース線に対応して設けられる複数のソーススイッチ回路を含み、
前記複数のソーススイッチ回路の各ソーススイッチ回路は、
前記各ソーススイッチ回路に対応するワード線が選択状態になった場合に、前記第ｉの電源スイッチ回路からの前記印加電圧を、前記対応するワード線により選択された不揮発性メモリーセルのソースに対して供給することを特徴とする不揮発性記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第ｉの電源スイッチ回路は、
前記入力データに基づいてブロック選択信号を生成するブロック選択信号生成回路と、
前記印加電圧の供給ノードと前記第ｉの電源スイッチ回路の出力ノードとの間に設けられる第１のトランジスターと、
前記ブロック選択信号に基づいて、前記第１のトランジスターのゲートを制御するゲート制御回路を含み、
前記ゲート制御回路は、
前記書き込み動作時に前記ブロック選択信号がアクティブになった場合に、前記第１のトランジスターをオンにするゲート制御を行うことを特徴とする不揮発性記憶装置。
【請求項１０】
請求項９において、
前記出力ノードと第１の電源電圧のノードとの間に設けられ、前記ゲート制御回路によりゲートが制御される第２のトランジスターを含み、
前記第２のトランジスターは、前記書き込み動作時にオフになり、読み出し動作時にオンになることを特徴とする不揮発性記憶装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第ｉのメモリーブロックは、第ｉの情報メモリーセルアレイを含み、
前記第１〜第Ｎのメモリーブロックのうちの第ｊ（１≦ｊ≦Ｎ。ｊはｉとは異なる整数）のメモリーブロックは、前記第ｉの情報メモリーセルアレイとは異なる情報を記憶する第ｊの情報メモリーアレイを含み、
前記第ｉの情報メモリーセルアレイの情報メモリーセルのソースには、前記第ｉの電源スイッチ回路からの前記印加電圧が供給され、
前記第ｊの情報メモリーセルアレイの情報メモリーセルのソースには、前記第１〜第Ｎの電源スイッチ回路のうちの第ｊの電源スイッチ回路からの前記印加電圧が供給されることを特徴とする不揮発性記憶装置。
【請求項１２】
請求項１乃至１１おいて、
前記第１の情報メモリーセルアレイの情報メモリーセルは、
不揮発性記憶装置の不良アドレス情報を記憶し、
前記第２の情報メモリーセルアレイの情報メモリーセルは、
回路調整情報及び管理情報のうちの少なくとも１つの情報である付加情報を記憶することを特徴とする不揮発性記憶装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１３に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
電気的にデータの書き込み及び消去が可能な不揮発性記憶装置として、ＭＯＮＯＳ型、フローティングゲート型、強誘電体型などの記憶装置が知られている。このような不揮発性記憶装置では、書き込み動作や消去動作のために高電位の電圧をメモリーセルに印加する必要がある。
【０００３】
しかしながら、この高電位の印加電圧が、データの書き込み対象のメモリーセルのみならず書き込み対象以外のメモリーセルに印加されてしまうと、いわゆるディスターブの問題が発生し、不揮発性記憶装置のエンデュランスやリテンションなどの特性が劣化するおそれがある。
【０００４】
例えば特許文献１には、チャージポンプ回路の出力を、スイッチ回路を介して各メモリーブロックに供給し、消去動作を行わないメモリーブロックについては、高電位の印加電圧を供給しないようにする従来技術が開示されている。この従来技術によれば、選択されたメモリーブロックに対してだけ高電位の印加電圧が供給されるようになるため、昇圧回路であるチャージポンプ回路の負荷を軽減できる。
【０００５】
しかしながら、この特許文献１の従来技術では、入力データを加味したブロック選択は行っておらず、データの書き込み動作時におけるディスターブの問題を解決することが難しいという課題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１６７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、書き込み動作時のディスターブ等を抑止できる不揮発性記憶装置、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが各メモリーブロックに設けられる第１〜第Ｎ（Ｎは２以上の整数）のメモリーブロックと、前記第１〜第Ｎのメモリーブロックに対応して設けられ、少なくとも書き込み動作に用いられる印加電圧を前記第１〜第Ｎのメモリーブロックに供給するスイッチ制御を行う第１〜第Ｎの電源スイッチ回路とを含み、前記第１〜第Ｎの電源スイッチ回路のうちの第ｉ（１≦ｉ≦Ｎ）の電源スイッチ回路は、前記第１〜第Ｎのメモリーブロックのうちの第ｉのメモリーブロックへの入力データに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替える不揮発性記憶装置に関係する。
【０００９】
本発明の一態様によれば、第１〜第Ｎのメモリーブロックに対応して、印加電圧供給のスイッチ制御を行う第１〜第Ｎの電源スイッチ回路が設けられる。そして第ｉの電源スイッチ回路は、対応する第ｉのメモリーブロックへの入力データに応じて、第ｉのメモリーブロックに書き込み動作用の印加電圧を供給するか否かを切り替える。このようにすれば、入力データを考慮すると書き込みが不要になると考えられるメモリーブロックに対しては、印加電圧を供給しないようにすることができる。従って、書き込み動作時のディスターブ等を抑止することが可能になり、不揮発性記憶装置の各種特性の改善を図れる。
【００１０】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、前記書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を供給し、前記第ｉのメモリーブロックへの前記入力データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を非供給にしてもよい。
【００１１】
このようにすれば、第ｉのメモリーブロックへの入力データが第１の論理レベルである場合には、第ｉのメモリーブロックに対して印加電圧が供給される。そして例えば第ｉのメモリーブロックのうちの書き込み対象となる不揮発性メモリーセルの書き込み動作が行われて、その記憶状態を書き込み状態に変化させることが可能になる。一方、第ｉのメモリーブロックへの入力データが第２の論理レベルである場合には、第ｉのメモリーブロックには印加電圧が供給されないようになるため、書き込み動作時のディスターブ等を抑止できる。
【００１２】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、前記書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが前記第２の論理レベルである場合には、前記印加電圧の供給線をフローティング状態に設定してもよい。
【００１３】
このようにすれば、第ｉの電源スイッチ回路からの印加電圧の供給線がフローティング状態に設定されることで、第ｉのメモリーブロックに対して印加電圧を非供給にすることが可能になる。
【００１４】
また本発明の一態様では、消去動作時に、前記入力データとして消去用データが入力され前記第ｉの電源スイッチ回路は、前記消去動作時において、前記消去用データに基づいて、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給するか否かを切り替えてもよい。
【００１５】
このようにすれば、書き込み動作時において入力データに応じて印加電圧の供給を切り替え制御できる構成を有効利用して、消去動作時においても、消去用データに応じて印加電圧の供給を切り替えることが可能になる。これにより、例えば過消去メモリーセルの発生の低減等を図れ、エンデュランス特性等を向上できる。
【００１６】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、前記消去動作時において、前記第ｉのメモリーブロックの前記消去用データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を非供給にし、前記第ｉのメモリーブロックの前記消去用データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給してもよい。
【００１７】
このようにすれば、第ｉのメモリーブロックに設定される消去用データが第２の論理レベルである場合には、第ｉのメモリーブロックに対して印加電圧が供給され、消去動作が実現される。一方、第ｉのメモリーブロックに設定される消去用データが第１の論理レベルである場合には、その第１のメモリーブロックに対しては印加電圧が非供給になるため、過消去メモリーセルの発生の低減等を図れる。
【００１８】
また本発明の一態様では、前記入力データとして、Ｎビットの入力データが入力され、前記第ｉの電源スイッチ回路は、前記Ｎビットの入力データのうちの第ｉビットのデータに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替えてもよい。
【００１９】
このようにすれば、Ｎビットの入力データの各ビットを用いて、第１〜第Ｎのメモリーブロックの各メモリーブロックへの印加電圧の供給の切り替え制御を実現できるようになる。
【００２０】
また本発明の一態様では、前記印加電圧は、前記複数の不揮発性メモリーセルのソースに供給される電圧であってもよい。
【００２１】
このようにすれば、書き込み動作時等において、不揮発性メモリーセルのソースに印加電圧を供給するか否かを、入力データに応じて切り替えることが可能になる。
【００２２】
また本発明の一態様では、前記第ｉのメモリーブロックは、前記複数の不揮発性メモリーセルが設けられるメモリーセルアレイと、複数のビット線と、複数のワード線と、前記複数のワード線に対応して設けられる複数のソース線と、前記複数のワード線及び前記複数のソース線に対応して設けられる複数のソーススイッチ回路を含み、前記複数のソーススイッチ回路の各ソーススイッチ回路は、前記各ソーススイッチ回路に対応するワード線が選択状態になった場合に、前記第ｉの電源スイッチ回路からの前記印加電圧を、前記対応するワード線により選択された不揮発性メモリーセルのソースに対して供給してもよい。
【００２３】
このようにすれば、例えば第ｉの電源スイッチ回路から印加電圧が供給される場合には、書き込み対象となる不揮発性メモリーセルに対応するソーススイッチ回路を導通状態にして、第ｉの電源スイッチ回路からの印加電圧を、当該ソーススイッチ回路及びソース線を介して、書き込み対象となる不揮発性メモリーセルのソースに供給することが可能になる。
【００２４】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、前記入力データに基づいてブロック選択信号を生成するブロック選択信号生成回路と、前記印加電圧の供給ノードと前記第ｉの電源スイッチ回路の出力ノードとの間に設けられる第１のトランジスターと、前記ブロック選択信号に基づいて、前記第１のトランジスターのゲートを制御するゲート制御回路を含み、前記ゲート制御回路は、前記書き込み動作時に前記ブロック選択信号がアクティブになった場合に、前記第１のトランジスターをオンにするゲート制御を行ってもよい。
【００２５】
このようにすれば、書き込み動作時等において、入力データにより第ｉのメモリーブロックが選択対象になった場合には、ブロック選択信号がアクティブになり、印加電圧の供給ノードと第ｉの電源スイッチ回路の出力ノードとの間に設けられる第１のトランジスターがオンになる。これにより、第ｉの電源スイッチ回路の出力ノードが印加電圧に設定されて、第ｉの電源スイッチ回路に対応する第ｉのメモリーブロックに対して印加電圧を供給できるようになる。
【００２６】
また本発明の一態様では、前記出力ノードと第１の電源電圧のノードとの間に設けられ、前記ゲート制御回路によりゲートが制御される第２のトランジスターを含み、前記第２のトランジスターは、前記書き込み動作時にオフになり、読み出し動作時にオンになってもよい。
【００２７】
このようにすれば、書き込み動作時に第２のトランジスターがオフになることで、第１、第２のトランジスターに貫通電流等が発生するのを抑止できる。また読み出し動作時に第２のトランジスターがオンになることで、第ｉの電源スイッチ回路の出力ノードが第１の電源電圧に設定され、対応する第ｉのメモリーブロックでの読み出し動作を実現できるようになる。
【００２８】
また本発明の一態様では、前記第ｉのメモリーブロックは、第ｉの情報メモリーセルアレイを含み、前記第１〜第Ｎのメモリーブロックのうちの第ｊ（１≦ｊ≦Ｎ。ｊはｉとは異なる整数）のメモリーブロックは、前記第ｉの情報メモリーセルアレイとは異なる情報を記憶する第ｊの情報メモリーアレイを含み、前記第ｉの情報メモリーセルアレイの情報メモリーセルのソースには、前記第ｉの電源スイッチ回路からの前記印加電圧が供給され、前記第ｊの情報メモリーセルアレイの情報メモリーセルのソースには、前記第１〜第Ｎの電源スイッチ回路のうちの第ｊの電源スイッチ回路からの前記印加電圧が供給されてもよい。
【００２９】
このようにすれば、各メモリーブロックに各情報メモリーセルアレイを設け、各情報メモリーセルアレイに対して、互いに異なる各種の情報を記憶できるようになる。このため、これらの各種の情報を各メモリーブロックの単位で書き込んだり消去することが可能になり、利便性を向上できる。
【００３０】
また本発明の一態様では、前記第１の情報メモリーセルアレイの情報メモリーセルは、不揮発性記憶装置の不良アドレス情報を記憶し、前記第２の情報メモリーセルアレイの情報メモリーセルは、回路調整情報及び管理情報のうちの少なくとも１つの情報である付加情報を記憶してもよい。
【００３１】
このようにすれば不揮発性記憶装置が使用する不良アドレス情報と、回路調整情報や管理情報などの付加情報を、個別に書き込んだり、消去することが可能になり、利便性を向上できる。
【００３２】
また本発明の他の態様は、上記のいずれかに記載の不揮発性記憶装置を含む集積回路装置に関係する。
【００３３】
また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３４】
【図１】本実施形態の不揮発性記憶装置の構成例。
【図２】図２（Ａ）、図２（Ｂ）は不揮発性記憶装置の書き込み動作の説明図。
【図３】図３（Ａ）、図３（Ｂ）は不揮発性記憶装置の消去動作の説明図。
【図４】メモリーブロック及び電源スイッチ回路の構成例。
【図５】書き込み・消去・読み出し動作の説明図。
【図６】情報メモリーセルアレイを設けた場合の構成例。
【図７】本実施形態の不揮発性記憶装置の詳細な構成例。
【図８】図８（Ａ）は電源スイッチ回路の詳細な構成例であり、図８（Ｂ）はその動作説明図。
【図９】図９（Ａ）、図９（Ｂ）は書き込み時の電源スイッチ回路の動作説明図。
【図１０】図１０（Ａ）、図１０（Ｂ）は消去時の電源スイッチ回路の動作説明図。
【図１１】読み出し時の電源スイッチ回路の動作説明図。
【図１２】ＭＯＮＯＳ構造の一例。
【図１３】図１３（Ａ）、図１３（Ｂ）は本実施形態の集積回路装置及び電子機器の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．構成
図１に本実施形態の不揮発性記憶装置の構成例を示す。図１に示すように本実施形態の不揮発性記憶装置は、複数のメモリーブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｎのメモリーブロック。Ｎは２以上の整数）と、複数の電源スイッチ回路ＳＣ１〜ＳＣ４（広義には第１〜第Ｎの電源スイッチ回路）を含む。なお、本実施形態の不揮発性記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また図１では、説明の簡素化のために、メモリーブロックや電源スイッチ回路の個数が４であり、入力データＤ０〜Ｄ３のビット数が４である場合を示しているが、メモリーブロック及び電源スイッチ回路の個数や入力データのビット数は４には限定されず、任意（例えば８、１６、３２等）である。
【００３７】
ＭＢ１〜ＭＢ４（第１〜第Ｎのメモリーブロック）の各メモリーブロックには、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが設けられる。具体的には不揮発性メモリーセルがアレイ配置（２次元又は１次元アレイ配置）される。不揮発性メモリーセルとしては、ＭＯＮＯＳ型、フローティングゲート型、強誘電体型、相変化型、磁気抵抗型などの種々のタイプのメモリーセルを想定できる。
【００３８】
ＭＢ１〜ＭＢ４の各メモリーブロックには、後述するように、複数のワード線と複数のソース線と複数のビット線が設けられ、各ワード線と各ビット線の交差位置に対応する場所に各不揮発性メモリーセルが配置される。また各ソース線は、各ワード線に対応して配線され、不揮発性メモリーセルのソースに接続される。また各ソース線に対応して、各ソーススイッチ回路が設けられる。また各ワード線により不揮発性メモリーセル（メモリートランジスター）のゲートが制御され、各ビット線は不揮発性メモリーセルのドレインに接続される。また後述するように、各メモリーブロックは、読み出し＆書き込み回路（センスアンプ＆ライトドライバー）や、ワード線やソース線を駆動するワード・ソース線ドライバーなどを含むことができる。
【００３９】
電源スイッチ回路ＳＣ１〜ＳＣ４（第１〜第Ｎの電源スイッチ回路）は、メモリーブロックＭＢ１〜ＭＢ４（第１〜第Ｎのメモリーブロック）に対応して設けられる。例えば電源スイッチ回路ＳＣ１はメモリーブロックＭＢ１に対応して設けられ、電源スイッチ回路ＳＣ２はメモリーブロックＭＢ２に対応して設けられる。同様にＳＣ３、ＳＣ４はＭＢ３、ＭＢ４に対応して設けられる。そして電源スイッチ回路ＳＣ１〜ＳＣ４は、印加電圧ＶＰＰをメモリーブロックＭＢ１〜ＭＢ４に供給するスイッチ制御（電源供給制御）を行う。
【００４０】
ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。この印加電圧ＶＰＰは、例えば不揮発性記憶装置が設けられる集積回路装置（ＩＣ）の外部端子から、電源スイッチ回路ＳＣ１〜ＳＣ４に対して供給してもよい。或いは図示しない昇圧回路（チャージポンプ回路）を内蔵させて、この昇圧回路により印加電圧ＶＰＰを生成し、この昇圧回路から電源スイッチ回路ＳＣ１〜ＳＣ４にＶＰＰを供給してもよい。
【００４１】
そしてＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路。１≦ｉ≦Ｎ）は、ＭＢ１〜ＭＢ４の各メモリーブロック（第ｉのメモリーブロック）への入力データに基づいて、各メモリーブロックに印加電圧ＶＰＰを供給するか否かを切り替える。例えば図１では、入力データとして４ビット（広義にはＮビット）の入力データ（Ｄ０〜Ｄ３）が入力される。そして、ＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路）は、４ビット（Ｎビット）の入力データの各ビット（第ｉビット）のデータに基づいて、各メモリーブロック（第ｉのメモリーブロック）に印加電圧ＶＰＰを供給するか否かを切り替える。
【００４２】
具体的には電源スイッチ回路ＳＣ１（第１の電源スイッチ回路）は、入力データＤ０（第１のビット）に基づいて、メモリーブロックＭＢ１に印加電圧ＶＰＰを供給するか否かを切り替える。例えば電源スイッチ回路ＳＣ１は、入力データＤ０が第１の論理レベル（例えばＬレベル）である場合には、メモリーブロックＭＢ１に高電位の印加電圧ＶＰＰを供給する。一方、Ｄ０が第２の論理レベル（例えばＨレベル）である場合には、ＭＢ１にＶＰＰを供給せずに、例えばＶＰＰの供給線ＶＬ１をフローティング状態に設定する。
【００４３】
また電源スイッチ回路ＳＣ２（第２の電源スイッチ回路）は、入力データＤ１（第２のビット）に基づいて、メモリーブロックＭＢ２に印加電圧ＶＰＰを供給するか否かを切り替える。例えば電源スイッチ回路ＳＣ２は、入力データＤ１が第１の論理レベルである場合には、メモリーブロックＭＢ２にＶＰＰを供給する。一方、Ｄ１が第２の論理レベルである場合には、ＭＢ２にＶＰＰを供給せずに、例えばＶＰＰの供給線ＶＬ２をフローティング状態に設定する。電源スイッチ回路ＳＣ３、ＳＣ４も同様である。
【００４４】
２．書き込み動作
次に、図２（Ａ）、図２（Ｂ）を用いて、本実施形態の不揮発性記憶装置の書き込み動作について説明する。図２（Ａ）ではワード線ＷＬ１（メインワード線）が選択されており、図２（Ｂ）ではワード線ＷＬ２が選択されている。
【００４５】
図２（Ａ）のワード線ＷＬ１の選択時には、４ビットの入力データとして、例えばＤ０＝Ｌ、Ｄ１＝Ｈ、Ｄ２＝Ｈ、Ｄ３＝Ｌが入力されている。ここでＤ０はＬＳＢのビットであり、Ｄ３はＭＳＢのビットである。この場合に、ＳＣ１〜ＳＣ４の各電源スイッチ回路は、入力データ（入力データの各ビット）が、例えばＬレベル（第１の論理レベル）である場合には、印加電圧ＶＰＰを供給し、Ｈレベル（第２の論理レベル）である場合には、ＶＰＰを非供給（例えばフローティング）にする。
【００４６】
そして図２（Ａ）では、ワード線ＷＬ１の選択時のメモリーブロックＭＢ１、ＭＢ４の入力データＤ０、Ｄ３はＬレベルになっている。従って、電源スイッチ回路ＳＣ１、ＳＣ４は、メモリーブロックＭＢ１、ＭＢ４に対してＶＰＰを供給する。これにより、メモリーブロックＭＢ１、ＭＢ４の不揮発性メモリーセルのうち、ワード線ＷＬ１（及びビット線）により選択された不揮発性メモリーセルに対して、入力データ（Ｌレベル）が書き込まれることになる。具体的には、選択された不揮発性メモリーセルのソースにＶＰＰが印加されて、入力データが書き込まれる。
【００４７】
一方、図２（Ａ）では、ワード線ＷＬ１の選択時のメモリーブロックＭＢ２、ＭＢ３の入力データＤ１、Ｄ２はＨレベルになっている。従って、電源スイッチ回路ＳＣ２、ＳＣ３は、メモリーブロックＭＢ２、ＭＢ３に対してＶＰＰを供給せずに、供給線ＶＬ２、ＶＬ３をフローティング状態に設定する。従って、メモリーブロックＭＢ２、ＭＢ３の不揮発性メモリーセルは、ワード線ＷＬ１により選択された不揮発性メモリーセルであっても、そのソースにＶＰＰが供給されないため、入力データの書き込みは行われないようになる。
【００４８】
本実施形態では、書き込み状態（プログラム状態）の不揮発性メモリーセルからデータを読み出した場合には、Ｌレベル（論理０）のデータが読み出され、消去状態の不揮発性メモリーセルからデータを読み出した場合には、Ｈレベル（論理１）のデータが読み出されるように規定している。従って、図２（Ａ）のメモリーブロックＭＢ１、ＭＢ４のうちＷＬ１により選択された不揮発性メモリーセルでは、ＶＰＰがソースに供給されて入力データが書き込まれることで、例えば消去状態（論理１）であった場合には、書き込み状態（論理０）に遷移し、そのデータを読み出した場合には、Ｌレベルが読み出されるようになる。一方、メモリーブロックＭＢ２、ＭＢ３の不揮発性メモリーセルでは、入力データが書き込まれないことで、消去状態（論理１）が維持され、そのデータを読み出した場合には、Ｈレベルが読み出されるようになる。
【００４９】
図２（Ｂ）では、ワード線ＷＬ２の選択時のメモリーブロックＭＢ３、ＭＢ４の入力データＤ２、Ｄ３はＬレベルになっている。従って、電源スイッチ回路ＳＣ３、ＳＣ４はＭＢ３、ＭＢ４に対してＶＰＰを供給する。これにより、ＭＢ３、ＭＢ４の不揮発性メモリーセルのうち、ワード線ＷＬ２（及びビット線）により選択された不揮発性メモリーセルに対して、そのソースにＶＰＰが供給されて入力データ（Ｌレベル）が書き込まれるようになる。
【００５０】
一方、図２（Ｂ）では、ワード線ＷＬ２の選択時のメモリーブロックＭＢ１、ＭＢ２の入力データＤ０、Ｄ１はＨレベルになっている。従って、電源スイッチ回路ＳＣ１、ＳＣ２はＭＢ１、ＭＢ２に対してＶＰＰを供給しない。従って、ＭＢ１、ＭＢ２の不揮発性メモリーセルは、ワード線ＷＬ２により選択された不揮発性メモリーセルであっても、そのソースにＶＰＰが供給されないため、入力データの書き込みは行われないようになる。
【００５１】
以上のように本実施形態では、各メモリーブロックに高電位の印加電圧ＶＰＰを供給するか否かを各メモリーブロックの入力データに基づいて切り替えている。従って、入力データが例えばＨレベルでありＶＰＰの印加が不要なメモリーブロックに対してはＶＰＰは供給されないようになるため、ディスターブの低減等を図れる。これにより不揮発性記憶装置のエンデュランス特性等を向上できる。また例えばＶＰＰを生成する昇圧回路を内蔵させた場合には、当該昇圧回路の負荷を軽減できる。
【００５２】
即ち、従来の手法では、例えば図２（Ａ）において、入力データがＨレベルであるメモリーブロックＭＢ２、ＭＢ３に対しても高電位のＶＰＰが供給されてしまう。従って、入力データがＨレベルであり、データの書き込みが不要である不揮発性メモリーセルに対しても、そのソース等に高電位のＶＰＰが印加され、この高電位のＶＰＰによるディスターブがエンデュランス劣化の原因となってしまう。また、昇圧回路を内蔵させた場合には、全てのメモリーブロックに対してＶＰＰを供給する必要があるため、昇圧回路の負荷が過大になり、例えば昇圧回路が大規模化するなどの問題が生じる。
【００５３】
これに対して本実施形態では、例えば図２（Ａ）では、入力データがＨレベルであるメモリーブロックＭＢ２、ＭＢ３に対しては、電源スイッチ回路ＳＣ２、ＳＣ３によりＶＰＰの供給が遮断される。従って、メモリーブロックＭＢ２、ＭＢ３の不揮発性メモリーセルに対してＶＰＰが無駄に印加されてしまう事態が抑止され、エンデュランス特性等を向上できる。また、全てのメモリーブロックに対してＶＰＰを供給しなくても済むため、昇圧回路の負荷を軽減でき、昇圧回路の小規模化等を図れる。
【００５４】
更に本実施形態によれば、各メモリーブロックに対応して各電源スイッチ回路が設けられる構成になっているため、電源スイッチ回路のレイアウト制約を低減できる。即ち、複数のメモリーブロックに対して、１つの電源スイッチ回路を設ける構成であると、例えば入力データのビット数が変わった場合に、これに応じて電源スイッチ回路のレイアウトも変更する必要が生じ、再レイアウト作業が必要になってしまう。
【００５５】
この点、本実施形態によれば、入力データのビット数が変わった場合にも、メモリーブロック及び電源スイッチ回路で構成されるユニットの数を変更することで、これに対応できる。従って、再レイアウト作業等が不要になり、レイアウト効率が向上するため、開発期間の短縮化や開発費の低コスト化等を図れる。
【００５６】
３．消去動作
次に、図３（Ａ）、図３（Ｂ）を用いて、本実施形態の不揮発性記憶装置の消去動作について説明する。
【００５７】
消去動作を行う場合に本実施形態では、入力データとして消去用データを入力する。例えば外部のＣＰＵ（ＣＰＵコア、マイクロコンピューター）等の処理部が、各メモリーブロックを消去するための消去用データを作成して、不揮発性記憶装置に入力する。この消去用データは、図２（Ａ）、図２（Ｂ）のような各メモリーブロックに対して書き込むデータではなく、消去対象ブロックを選択するために作成されるデータである。
【００５８】
例えば図３（Ａ）では、メモリーブロックＭＢ１が消去対象ブロックとなっている。この場合には、入力データである消去用データＤ０がＨレベルに設定され、消去用データＤ１、Ｄ２、Ｄ３はＬレベルに設定される。即ち、入力データの設定を行う処理部（ＣＰＵ等）が、Ｄ０＝Ｈレベル、Ｄ１＝Ｄ２＝Ｄ３＝Ｌレベルとなるような消去用データを作成して、不揮発性記憶装置に入力する。これらの消去用データは、不揮発性記憶装置の入出力バッファーに設けられる消去用のデータレジスターに書き込まれる。
【００５９】
そしてＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路）は、消去動作時には、入力された消去用データに基づいて、ＭＢ１〜ＭＢ４の各メモリーブロック（第ｉのメモリーブロック）に、消去用の印加電圧ＶＰＰを供給するか否かを切り替える。具体的には各電源スイッチ回路は、消去用データがＬレベル（第１の論理レベル）である場合には、対応するメモリーブロックに対して消去用の印加電圧ＶＰＰを非供給にし、消去用データがＨレベル（第２の論理レベル）である場合には、対応するメモリーブロックに対して消去用の印加電圧を供給する。
【００６０】
例えば図３（Ａ）の消去動作において、電源スイッチ回路ＳＣ１（第１の電源スイッチ回路）は、消去用データＤ０がＨレベル（第２の論理レベル）に設定されているため、メモリーブロックＭＢ１に対して消去用の印加電圧ＶＰＰを供給する。これにより、メモリーブロックＭＢ１の不揮発性メモリーセルのソースにはＶＰＰが印加されて、これらの不揮発性メモリーセルの消去動作が実行される。
【００６１】
一方、図３（Ａ）の消去動作において、電源スイッチ回路ＳＣ２、ＳＣ３、ＳＣ４（第２、第３、第４の電源スイッチ回路）は、消去用データＤ１、Ｄ２、Ｄ３がＬレベル（第１の論理レベル）に設定されているため、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４に対して、消去用の印加電圧ＶＰＰを非供給にする。即ち供給線ＶＬ２、ＶＬ３、ＶＬ４を例えばフローティング状態（ハイインピーダンス状態）に設定する。これにより、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースにはＶＰＰが印加されないようになるため、これらの不揮発性メモリーセルの消去動作は行われないようになる。
【００６２】
例えば図３（Ｂ）では、メモリーブロックＭＢ２が消去対象ブロックとなっている。この場合には、入力データである消去用データＤ１がＨレベルに設定され、消去用データＤ０、Ｄ２、Ｄ３はＬレベルに設定される。
【００６３】
即ち図３（Ｂ）の消去動作において、電源スイッチ回路ＳＣ２は、消去用データＤ１がＨレベルであるため、メモリーブロックＭＢ２に対して、印加電圧ＶＰＰを供給する。これにより、メモリーブロックＭＢ２の不揮発性メモリーセルのソースにはＶＰＰが印加されて、これらの不揮発性メモリーセルの消去動作が実行される。
【００６４】
一方、図３（Ｂ）の消去動作において、電源スイッチ回路ＳＣ１、ＳＣ３、ＳＣ４は、消去用データＤ１、Ｄ３、Ｄ４がＬレベルに設定されているため、ＭＢ１、ＭＢ３、ＭＢ４に対してＶＰＰを非供給にして、ＶＬ１、ＶＬ３、ＶＬ４をフローティング状態に設定する。これにより、ＭＢ１、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースにはＶＰＰが印加されないようになるため、消去動作は行われないようになる。
【００６５】
以上のように本実施形態では、図２（Ａ）、図２（Ｂ）のように書き込み動作時において入力データに応じてＶＰＰの供給を切り替え制御できる構成を有効利用して、消去動作時においても、入力データである消去用データに応じてＶＰＰの供給を切り替えている。即ち、通常は書き込みデータとして使用される入力データを、消去用データとして使用し、この消去用のデータの設定により、消去対象となるメモリーブロックを選択して、各メモリーブロック毎の選択消去を実現している。これにより過消去メモリーセルの発生を低減でき、エンデュランス特性等を向上できる。
【００６６】
即ち、従来の手法では、例えば図３（Ａ）のＡ１に示すセクター消去を行った時に、Ａ１に示すセクター内に１ビットでも未消去メモリーセルが存在すると、全てのメモリーブロックのセクターに対して高電位のＶＰＰが印加されるようになってしまう。このため、過消去されるメモリーセルの発生確率が高くなってしまう。
【００６７】
これに対して本実施形態によれば、図３（Ａ）のＡ１に示すセクター消去を行った場合にも、Ａ１に示すセクター内の不揮発性メモリーセルのうち、メモリーブロックＭＢ１の不揮発性メモリーセルのソースに対してだけＶＰＰが印加され、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースに対してはＶＰＰが印加されないようになる。即ち、消去ベリファイ等により特定されたセクター内の未消去メモリーセルが、メモリーブロックＭＢ１にだけ存在する場合には、このメモリーブロックＭＢ１だけを消去対象として消去動作を実行できる。同様に、図３（Ｂ）のＡ２に示すセクター消去を行った場合にも、Ａ２に示すセクター内の不揮発性メモリーセルのうち、メモリーブロックＭＢ２の不揮発性メモリーセルのソースに対してだけＶＰＰが印加され、メモリーブロックＭＢ１、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースに対してはＶＰＰが印加されないようになる。即ち、消去ベリファイ等により特定されたセクター内の未消去メモリーセルが、メモリーブロックＭＢ２にだけ存在する場合には、このメモリーブロックＭＢ２だけを消去対象として消去動作を実行できる。
【００６８】
従って、セクター消去時に、消去完了ブロック（図３（Ａ）の場合のＭＢ２、ＭＢ３、ＭＢ４、図３（Ｂ）の場合のＭＢ１、ＭＢ３、ＭＢ４）に対してＶＰＰが印加されないようになるため、過消去メモリーセルの発生確率等を低減でき、エンデュランス特性等の向上を図れる。
【００６９】
４．メモリーブロック、電源スイッチ回路の構成例
図４にメモリーブロック、電源スイッチ回路の構成例を示す。なお本実施形態のメモリーブロック、電源スイッチ回路の構成は図４に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７０】
図４において、電源スイッチ回路ＳＣ１、ＳＣ２は、各々、スイッチ素子ＳＷ１、ＳＷ２を含む。そして、これらのスイッチ素子ＳＷ１、ＳＷ２は、メモリーブロックＭＢ１、ＭＢ２への入力データＤ０、Ｄ１に応じて、オン・オフされる。
【００７１】
例えば図２（Ａ）、図２（Ｂ）で説明した書き込み動作時においては、メモリーブロックＭＢ１への入力データＤ０がＬレベルである場合に、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１はオンになり、Ｄ０がＨレベルである場合に、ＳＷ１はオフになる。同様に、メモリーブロックＭＢ２への入力データＤ１がＬレベルである場合に、電源スイッチ回路ＳＣ２のスイッチ素子ＳＷ２はオンになり、Ｄ１がＨレベルである場合に、ＳＷ２はオフになる。
【００７２】
一方、図３（Ａ）、図３（Ｂ）で説明した消去動作時においては、メモリーブロックＭＢ１への入力データＤ０がＨレベルである場合に、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１はオンになり、Ｄ０がＬレベルである場合に、ＳＷ１はオフになる。同様に、メモリーブロックＭＢ２への入力データＤ１がＨレベルである場合に、電源スイッチ回路ＳＣ２のスイッチ素子ＳＷ２はオンになり、Ｄ１がＬレベルである場合に、ＳＷ２はオフになる。
【００７３】
メモリーブロックＭＢ１（第ｉのメモリーブロック）は、メモリーセルアレイＭＡ１と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１（ＷＳ１）、ＷＬ２（ＷＳ２）・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。またメモリーブロックＭＢ２の構成もメモリーブロックＭＢ１と同様であるため、ここでは説明を省略する。
【００７４】
メモリーセルアレイＭＡ１には、複数の不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。これらの各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。
【００７５】
ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１（ＷＳ１）、ＷＬ２（ＷＳ２）に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１（ＷＳ１）に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２（ＷＳ２）に対応して設けられる。
【００７６】
ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１（ＷＳ１）、ＷＬ２（ＷＳ２）及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１（ＷＳ１）及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２（ＷＳ２）及びソース線ＳＬ２に対応して設けられる。
【００７７】
そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、電源スイッチ回路ＳＣ１（第ｉの電源スイッチ回路）からの印加電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセルのソースに対して供給する。
【００７８】
例えばメインワード線であるＷＬ１が選択され、ＷＬ１がＨレベルになると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、反転ワード線信号が出力されるＸＷＬ１がＬレベル（ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ１がＬレベル、ＸＷＬ１がＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。
【００７９】
そして、例えば書き込み動作時に入力データＤ０がＬレベルである場合には、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１がオンになる。従って、電源スイッチ回路ＳＣ１の出力ノードＮＱ１から高電位の印加電圧ＶＰＰが出力され、このＶＰＰが、ソーススイッチ回路ＳＳ１を介して、不揮発性メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、書き込み動作や消去動作が実行されるようになる。
【００８０】
一方、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１がオフである場合には、電源スイッチ回路ＳＣ１の出力ノードＮＱ１はフローティング状態になり、ＶＰＰが供給されない。従って、ソーススイッチ回路ＳＳ１がオンになっても、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰは印加されないようになる。この結果、不必要なＶＰＰがソースに印加されてディスターブが発生するのを抑止できる。
【００８１】
図５は、図４の不揮発性記憶装置の動作を説明するための図である。図５に示すように、消去動作時には、ワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。また読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータが読み出される。
【００８２】
例えば図４において、消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ＷＳ１を駆動するワード線ドライバーＤＳ１の電源ノードＮＷＰはＶＳＳ（広義には第１の電源電圧）に設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、不揮発性メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ＷＳ２を駆動するワード線ドライバーＤＳ２の電源ノードＮＷＰはＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、不揮発性メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。
【００８３】
そして図３（Ａ）のＡ１等で説明したセクター消去により、例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ワード線ＸＷＬ１、ＸＷＬ２が、メインワード線のワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。従って、例えば消去動作時に消去用データＤ０がＨレベルになり、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１がオンになると、電源スイッチ回路ＳＣ１からのＶＰＰが、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２に印加される。この結果、セクター消去時に選択された不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図５に示す消去動作が実行される。なお、この時、図５に示すようにビット線ＢＬ１、ＢＬ２は例えば後述する読み出し＆書き込み回路によりフローティング状態に設定される。
【００８４】
また図４において、書き込み動作時に、ワード線ＷＬ１が選択されてＨレベルになると、サブワード線ＷＳ１は、ワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、反転ワード線信号が出力されるワード線ＸＷＬ１はワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、入力データＤ０がＬレベルであり、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１がオンである場合には、電源スイッチ回路ＳＣ１からのＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図５に示す書き込み動作が実行される。なお、この時、図５に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。
【００８５】
また、読み出し動作時においては、電源スイッチ回路ＳＣ１の出力ノードＮＱ１はＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。またワード線ドライバーＤＳ１に対して、例えば後述する共通電源スイッチ回路によりＶＰＰの代わりにＶＤＤが供給され、これにより不揮発性メモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定され、図５に示す読み出し動作が実行される。
【００８６】
なお図４において、ＤＭ１、ＤＭ２の各メインワード線ドライバーは、ＷＬ１、ＷＬ２の各メインワード線に対応して例えば１つずつ設けられる。またＤＳ１、ＤＳ２の各サブワード線ドライバーは、各メモリーブロックにおいて、ＷＳ１、ＷＳ２の各サブワード線に対応して設けられる。また消去信号ＥＲが入力されるインバーターＩＮＶは、例えば各メモリーブロックに１つずつ設けられる。
【００８７】
５．情報メモリーセル
図６にメモリーブロックの他の構成例を示す。図６が図４と異なるのは、図６では情報メモリーセルアレイＭＦ１、ＭＦ２が更に設けられている点である。
【００８８】
図６に示すようにメモリーブロックＭＢ１（第ｉのメモリーブロック。１≦ｉ≦Ｎ）は、情報メモリーセルアレイＭＦ１（第ｉの情報メモリーセルアレイ）を含む。またメモリーブロックＭＢ２（第ｊのメモリーブロック。１≦ｊ≦Ｎであり、ｊはｉとは異なる整数）は、情報メモリーセルアレイＭＦ１とは異なる情報を記憶する情報メモリーセルアレイＭＦ２（第ｊの情報メモリーアレイ）を含む。
【００８９】
そして情報メモリーセルアレイＭＦ１の情報メモリーセル（不揮発性メモリーセル）のソースには、電源スイッチ回路ＳＣ１（第ｉの電源スイッチ回路）からの印加電圧ＶＰＰが供給される。即ちＭＦ１の情報メモリーセルでは、メモリーセルアレイＭＡ１の不揮発性メモリーセルと同様に、電源スイッチ回路ＳＣ１によりスイッチ制御される印加電圧ＶＰＰを用いて、図４、図５で説明した書き込み動作や消去動作が行われる。
【００９０】
また情報メモリーセルアレイＭＦ２の情報メモリーセルのソースには、電源スイッチ回路ＳＣ２（第ｊの電源スイッチ回路）からの印加電圧ＶＰＰが供給される。即ちＭＦ２の情報メモリーセルでは、メモリーセルアレイＭＡ２の不揮発性メモリーセルと同様に、電源スイッチ回路ＳＣ２によりスイッチ制御される印加電圧ＶＰＰを用いて、書き込み動作や消去動作が行われる。
【００９１】
ここでＭＦ１の情報メモリーセルは、不揮発性記憶装置の不良アドレス情報を記憶する。一方、ＭＦ２の情報メモリーセルは、回路調整情報（ヒューズ情報）及び管理情報のうちの少なくとも１つの情報である付加情報を記憶する。なお図６では、２つのメモリーブロックＭＢ１、ＭＢ２が示され、これらのＭＢ１、ＭＢ２が、各々、情報メモリーセルアレイＭＦ１、ＭＦ２を有する場合について示しているが、本実施形態はこれに限定されない。例えば、複数のメモリーブロックの複数の情報メモリーセルアレイが、不良アドレス情報を記憶し、これらの複数のメモリーブロックとは異なる複数のメモリーブロックの複数の情報メモリーセルアレイが、回路調整情や管理情報などの付加情報を記憶してもよい。例えば図１のメモリーブロックＭＢ１、ＭＢ２が有する情報メモリーセルアレイが不良アドレス情報を記憶し、メモリーブロックＭＢ３、ＭＢ４が有する情報メモリーセルアレイが付加情報を記憶してもよい。また付加情報のうちの回路調整情報と管理情報を、異なるメモリーブロックが有する別々の情報メモリーセルアレイにそれぞれ記憶するようにしてもよい。
【００９２】
例えば不揮発性記憶装置の製造出荷前の検査時（製造後、出荷前の検査）において、不良メモリーセルが発見されると、その不良メモリーセルのアドレス情報が不良アドレス情報として、例えば図６のＭＦ１の情報メモリーセルに記憶される。そして、出荷後の不揮発性記憶装置（集積回路装置）の動作時には、図示しない読み出し回路によりＭＦ１の情報メモリーセルから不良アドレス情報が読み出され、不良メモリーセルが冗長メモリーセル（後述する図７参照）に置換される。即ち、メモリーセルへのアクセス時に、そのアクセスアドレスが、ＭＦ１の情報メモリーセルに記憶される不良アドレス情報のアドレスと一致するか否かを判断する。そして一致した場合には、その不良メモリーセルへのアクセスが、当該アドレスに対応する冗長メモリーセルのアクセスに置換され、当該冗長メモリーセルへのデータの書き込み、読み出しが行われるようになる。このようにすることで、製造出荷前に検査により不揮発性記憶装置に不良メモリーセルが発見された場合に、これを救済することができ、不揮発性記憶装置（集積回路装置）の歩留まりを向上できる。
【００９３】
また図６のＭＦ２の情報メモリーセルが記憶する回路調整情報は、例えば不揮発性記憶装置の外部に設けられる回路等の調整用の情報である。例えば後述するように、不揮発性記憶装置を内蔵する集積回路装置に対して、電気光学パネルを駆動するドライバーを設けた場合には、そのドライバーの駆動のための表示特性制御パラメーター（動作パラメーター、コマンドパラメーター）が、回路調整情報になる。また、集積回路装置に基準電圧生成回路（基準電流生成回路）や発振回路を設けた場合に、基準電圧や発振周波数を調整するためのトリミング情報が、回路調整情報になる。またＭＦ２の情報メモリーセルが記憶する管理情報は、例えば製造番号等の製品管理に使用される情報である。
【００９４】
そして本実施形態では、このような各種の情報を記憶する情報メモリーセルアレイを、各メモリーブロックセル毎に設けている。このため、これらの各種の情報をメモリーブロック毎の単位で書き込んだり、消去することが可能になる。従って、例えば不揮発性記憶装置自身が使用する不良アドレス情報と、外部のアナログ回路等により使用される回路調整情報（トリミング情報）を、個別に消去・書き込みすることが可能になり、利便性を向上できる。
【００９５】
例えば不良メモリーセルの検査工程においては、図６の電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１をオンにして、メモリーブロックＭＢ１に対して高電位の印加電圧ＶＰＰを供給する。これにより、ＭＢ１に設けられる情報メモリーセルアレイＭＦ１の情報メモリーセルの情報の消去や、不良アドレス情報の書き込みが可能になる。
【００９６】
一方、アナログ回路の回路特性の調整工程では、電源スイッチ回路ＳＣ２のスイッチ素子ＳＷ２をオンにして、メモリーブロックＭＢ２に対して高電位の印加電圧ＶＰＰを供給する。これにより、ＭＢ２に設けられる情報メモリーセルアレイＭＦ２の情報メモリーセルの情報の消去や、回路調整情報の書き込みが可能になる。この場合に、電源スイッチ回路ＳＣ１のスイッチ素子ＳＷ１はオフになっているため、情報メモリーセルアレイＭＦ２の消去動作を行った場合にも、既に情報メモリーセルＭＦ１に書き込まれている不良アドレス情報が消去されてしまう事態を防止できる。従って、これらの情報の書き込み工程の簡素化や工程時間の短縮化を図ることが可能になる。
【００９７】
６．詳細な構成例
図７に本実施形態の不揮発性記憶装置の詳細な構成例を示す。この不揮発性記憶装置は、メモリーブロックＭＢ１、ＭＢ２・・・と、電源スイッチ回路ＳＣ１、ＳＣ２・・・と、共通電源スイッチ回路ＳＣと、アドレスバッファーＡＤＢＦと、ローアドレスデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。なお、本実施形態の不揮発性記憶装置は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９８】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、冗長メモリーセルアレイＭＧ１、情報メモリーセルアレイＭＦ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、冗長メモリーセルアレイＭＧ２、情報メモリーセルアレイＭＦ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。
【００９９】
メモリーブロックＭＢ１の冗長メモリーセルアレイＭＧ１には、情報メモリーセルアレイＭＦ１の不良アドレス情報を用いて置換される冗長メモリーセルが配置される。
【０１００】
メモリーブロックＭＢ１のワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、図４で説明したワード線ドライバーＤＳ１、ＤＳ２や、ソーススイッチ回路ＳＳ１、ＳＳ２などを含む。また消去用トランジスターＴＥ１、ＴＥ２を含むことができる。なおメインのワード線ドライバーＤＭ１、ＤＭ２はローデコーダーＲＤＥＣに設けられる。
【０１０１】
読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。
【０１０２】
入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば図２（Ａ）、図２（Ｂ）で説明した書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データＤ０を、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また図３（Ａ）、図３（Ｂ）で説明した消去動作時には、処理部が、メモリーブロックＭＢ１の消去用データＤ０を入出力バッファーＩＯ１に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。
【０１０３】
なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。
【０１０４】
共通電源スイッチ回路ＳＣは、メモリーブロックＭＢ１、ＭＢ２、ローアドレスデコーダーＲＤＥＣ、カラムデコーダーＣＤＥＣ等において共通に使用される電源のスイッチ制御を行う。例えば図４において、ワード線ドライバーに供給される電源の切り替え制御（ＶＰＰ、ＶＤＤの切り替え等）を行う。アドレスバッファーＡＤＢＦは、入力されたアドレス信号ＡＤＲをバッファリングする。そして、ローアドレスデコーダーＲＤＥＣが、アドレス信号ＡＤＲのローアドレス・デコード処理を行う。これによりメモリーブロックＭＢ１、ＭＢ２・・・でのワード線の選択が実現される。またカラムデコーダーＣＤＥＣがアドレス信号ＡＤＲのカラムアドレス・デコード処理を行う。これによりメモリーブロックＭＢ１、ＭＢ２・・・でのビット線の選択が実現される。
【０１０５】
７．電源スイッチ回路の詳細な構成
図８（Ａ）に電源スイッチ回路の詳細な構成例を示す。この電源スイッチ回路は、ブロック選択信号生成回路１００と、ゲート制御回路１１０と、トランジスターＴＡ１、ＴＡ２を含む。なお本実施形態の電源スイッチ回路は図８（Ａ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０６】
ブロック選択信号生成回路１００は、入力データＤに基づいて、ブロック選択信号ＢＳＥＬを生成する。第１のトランジスターＴＡ１は、印加電圧ＶＰＰの供給ノードと電源スイッチ回路の出力ノードＮＱとの間に設けられる。第２のトランジスターＴＡ２は、出力ノードＮＱとＶＳＳ（広義には第１の電源電圧）のノードとの間に設けられる。ここでＴＡ１はＰ型のトランジスターであり、ＴＡ２はＮ型のトランジスターであり、ＴＡ１、ＴＡ２のゲートはゲート制御回路１１０により制御される。
【０１０７】
そしてゲート制御回路１１０は、書き込み動作時（又は消去動作時）に、ブロック選択信号生成回路１００からのブロック選択信号ＢＳＥＬがアクティブ（例えばＨレベル）になった場合に、トランジスターＴＡ１をオンにするゲート制御を行う。これにより、書き込み動作時（又は消去動作時）に、対応するメモリーブロックが選択された場合に、トランジスターＴＡ１がオンになり、電源スイッチ回路の出力ノードＮＱがＶＰＰに設定され、対応するメモリーブロックにＶＰＰが供給されるようになる。
【０１０８】
またトランジスターＴＡ２は、書き込み動作時（及び消去動作時）にオフになり、読み出し動作時にオンになる。そして書き込み動作時（及び消去動作時）にトランジスターＴＡ２がオフになることで、トランジスターＴＡ１、ＴＡ２に貫通電流が流れるのが抑止される。また読み出し動作時にトランジスターＴＡ２がオンになることで、電源スイッチ回路の出力ノードＮＱがＶＳＳに設定され、対応するメモリーブロックにＶＳＳが供給されるようになる。
【０１０９】
具体的にはブロック選択信号生成回路１００は、入力データＤ、反転入力データＸＤ、書き込みイネーブル信号ＷＥＮＢ、消去イネーブル信号ＥＥＮＢが入力され、ブロック選択信号ＢＳＥＬをゲート制御回路１１０に出力する。このブロック選択信号生成回路１００は、例えばＮＡＮＤ回路ＮＡ１、ＮＡ２、ＮＡ３により構成される。ここで書き込みイネーブル信号ＷＥＮＢは書き込み動作時にＨレベル（アクティブ）になり、消去イネーブル信号ＥＥＮＢは消去動作時にＨレベル（アクティブ）になる信号である。また反転入力データＸＤの「Ｘ」は負論理を意味する。
【０１１０】
ゲート制御回路１１０は、ブロック選択信号ＢＳＥＬ、書き込み・消去イネーブル信号ＷＥＥＮＢが入力され、トランジスターＴＡ１、ＴＡ２のゲートを制御する。このゲート制御回路１１０は、直列に接続されたＰ型のトランジスターＴＡ３、Ｎ型のトランジスターＴＡ４、ＴＡ５を含む。トランジスターＴＡ３のゲートはＶＳＳに設定され、トランジスターＴＡ４のゲートにはブロック選択信号ＢＳＥＬが入力され、トランジスターＴＡ５のゲートには書き込み・消去イネーブル信号ＷＥＥＮＢが入力される。ここで書き込み・消去イネーブル信号ＷＥＥＮＢは、書き込み動作時又は消去動作時にＨレベル（アクティブ）になる信号である。
【０１１１】
図８（Ｂ）は、図８（Ａ）の電源スイッチ回路の動作説明図である。例えば書き込み動作時においては、電源スイッチ回路の供給線ＶＬ（出力ノードＮＱ）は、入力データＤがＬレベル（第１の論理レベル）である場合にＶＰＰに設定され、Ｈレベル（第２の論理レベル）である場合にフローティング状態に設定される。
【０１１２】
一方、消去動作時においては、供給線ＶＬは、入力データＤがＬレベル（第１の論理レベル）である場合にフローティング状態に設定され、Ｈレベル（第２の論理レベル）である場合にＶＰＰに設定される。また読み出し動作時においては、供給線ＶＬは、入力データＤに依存せずにＶＳＳに設定される。
【０１１３】
図９（Ａ）、図９（Ｂ）は書き込み動作時の電源スイッチ回路の動作説明図である。図９（Ａ）は、対応するメモリーブロックが選択された場合の動作説明図であり、図９（Ｂ）は、対応するメモリーブロックが選択されなかった場合の動作説明図である。
【０１１４】
図９（Ａ）、図９（Ｂ）の書き込み動作時には、書き込みイネーブル信号ＷＥＮＢ及び書き込み・消去イネーブル信号ＷＥＥＮＢがＨレベルになり、消去イネーブル信号ＥＥＮＢがＬレベルになる。
【０１１５】
そして図９（Ａ）のようにデータＤがＬレベル（ＸＤがＨレベル）になり、対応するメモリーブロックが書き込みブロックとして選択される場合には、ブロック選択信号ＢＳＥＬがＨレベルになり、トランジスターＴＡ４がオンになる。また書き込み・消去イネーブル信号ＷＥＥＮＢがＨレベルになることで、トランジスターＴＡ５がオンになり、トランジスターＴＡ２がオフになる。そしてトランジスターＴＡ４、ＴＡ５がオンになることで、トランジスターＴＡ１がオンになる。従って、電源スイッチ回路の供給線ＶＬはＶＰＰに設定される。
【０１１６】
一方、図９（Ｂ）のようにデータＤがＨレベル（ＸＤがＬレベル）になり、対応するメモリーブロックが書き込みブロックとして選択されない場合には、ブロック選択信号ＢＳＥＬがＬレベルになり、トランジスターＴＡ４がオフになる。これにより、トランジスターＴＡ１、ＴＡ２が共にオフになり、電源スイッチ回路の供給線ＶＬはフローティング状態に設定される。
【０１１７】
図１０（Ａ）、図１０（Ｂ）は消去動作時の電源スイッチ回路の動作説明図である。図１０（Ａ）は、対応するメモリーブロックが選択された場合の動作説明図であり、図１０（Ｂ）は、対応するメモリーブロックが選択されなかった場合の動作説明図である。
【０１１８】
図１０（Ａ）、図１０（Ｂ）の消去動作時には、消去イネーブル信号ＥＥＮＢ及び書き込み・消去イネーブル信号ＷＥＥＮＢがＨレベルになり、書き込みイネーブル信号ＷＥＮＢがＬレベルになる。
【０１１９】
そして図１０（Ａ）のようにデータＤがＨレベルになり、対応するメモリーブロックが消去ブロックとして選択される場合には、ブロック選択信号ＢＳＥＬがＨレベルになり、トランジスターＴＡ４がオンになる。また書き込み・消去イネーブル信号ＷＥＥＮＢがＨレベルになることで、トランジスターＴＡ５がオンになり、トランジスターＴＡ２がオフになる。そしてトランジスターＴＡ４、ＴＡ５がオンになることで、トランジスターＴＡ１がオンになる。従って、電源スイッチ回路の供給線ＶＬはＶＰＰに設定される。
【０１２０】
一方、図１０（Ｂ）のようにデータＤがＬレベルになり、対応するメモリーブロックが消去ブロックとして選択されない場合には、ブロック選択信号ＢＳＥＬがＬレベルになり、トランジスターＴＡ４がオフになる。これにより、トランジスターＴＡ１、ＴＡ２が共にオフになり、電源スイッチ回路の供給線ＶＬはフローティング状態に設定される。
【０１２１】
図１１は読み出し動作時の電源スイッチ回路の動作説明図である。図１１の読み出し動作時には、書き込みイネーブル信号ＷＥＮＢ、消去イネーブル信号ＥＥＮＢ及び書き込み・消去イネーブル信号ＷＥＥＮＢはＬレベルになる。またデータＤはＨレベル又はＬレベルとなり、いわゆるドントケアになる。
【０１２２】
これによりブロック選択信号ＢＳＥＬはＬレベルになり、トランジスターＴＡ４はオフになる。また書き込み・消去イネーブル信号ＷＥＥＮＢがＬレベルになることで、トランジスターＴＡ５がオフになり、トランジスターＴＡ２がオンになる。そして、トランジスターＴＡ４、ＴＡ５がオフになることで、トランジスターＴＡ１はオフになる。従って、電源スイッチ回路の供給線ＶＬはＶＳＳに設定される。
【０１２３】
以上に説明した電源スイッチ回路の構成によれば、入力データと各種のイネーブル信号を用いることで、図８（Ｂ）に示すような書き込み・消去・読み出し動作時の供給線ＶＬの電圧設定を、簡素な構成・処理で実現することが可能になる。
【０１２４】
なお以上に説明した本実施形態の不揮発性メモリーセルとしては種々の構造のものを用いることができる。例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor型、フローティングゲート型、強誘電体型（ＦＲＡＭ：Ferroelectric RAM）、相変化型（ＰＣＭ：Phase Change Memory）、磁気抵抗型（ＭＲＡＭ：Magnetoresistive RAM）などを用いることができるし、これら以外の構造を有するメモリーセルであってもよい。また、ＯＴＰ（One Time PROM）すなわち１回限り書き換え可能なものであってもよいし、ＭＴＰ（Multiple Time PROM）すなわち複数回書き換え可能なものであってもよい。
【０１２５】
図１２は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図１２に示す構造に限定されるものではない。
【０１２６】
図１２に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。
【０１２７】
ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。
【０１２８】
８．集積回路装置、電子機器
図１３（Ａ）、図１３（Ｂ）に、本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１３（Ａ）、図１３（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２９】
図１３（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。
【０１３０】
センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。
【０１３１】
集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。
【０１３２】
図１３（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。
【０１３３】
外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動（Electrophoretic Display）パネルなどである。
【０１３４】
集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。
【０１３５】
なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。
【０１３６】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また不揮発性記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３７】
ＭＢ１〜ＭＢ４  メモリーブロック（第１〜第Ｎのメモリーブロック）、
ＳＣ１〜ＳＣ４  電源スイッチ回路（第１〜第Ｎの電源スイッチ回路）、
Ｄ０〜Ｄ３  入力データ、ＶＬ、ＶＬ１〜ＶＬ４  供給線、
ＭＡ１、ＭＡ２  メモリーセルアレイ、Ｍ１１〜Ｍ２２  不揮発性メモリーセル、
ＷＬ１、ＷＬ２  ワード線、ＳＬ１、ＳＬ２  ソース線、ＢＬ１、ＢＬ２  ビット線、
ＳＳ１、ＳＳ２  ソーススイッチ回路、ＴＥ１、ＴＥ２  消去用トランジスター、
ＤＳ１、ＤＳ２、ＤＭ１、ＤＭ２  ワード線ドライバー、
ＳＷ１、ＳＷ２  スイッチ素子、ＭＦ１、ＭＦ２  情報メモリーセルアレイ、
ＳＳＦソーススイッチ回路、ＷＳ１、ＷＳ２  サブワード線、
ＴＥＦ  消去用トランジスター、ＤＳＦ  ワード線ドライバー、
ＭＧ１、ＭＧ２  冗長メモリーセルアレイ、
ＷＳＤＲ１１〜ＷＳＤＲ２２  ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２  読み出し＆書き込み回路、ＩＯ１、ＩＯ２  入出力バッファー、
ＳＣ  共通電源スイッチ回路、ＡＤＢＦ  アドレスバッファー、
ＲＤＥＣ  ローアドレスデコーダー、ＣＤＥＣ  カラムデコーダー、
ＴＡ１  第１のトランジスター、ＴＡ２  第２のトランジスター、
１００  ブロック選択信号生成回路、１１０  ゲート制御回路、
５１０  半導体層、５２０  ソースドレイン領域、５３０  第１のゲート絶縁層、
５４０  ゲート電荷蓄積層、５５０  第２のゲート絶縁層、５６０  ゲート導電層、
５７０  絶縁層、
６００  集積回路装置、６１０  処理部、６２０  記憶部、６３０  不揮発性記憶装置、
６４０  検出回路、６５０  無線回路、６６０  外部Ｉ／Ｆ部、６７０  ドライバー、
７００  センサー、７１０  アンテナ、７２０  外部デバイス、７３０  電気光学パネル
【図１】
2011175713.tif 000003
【図２】
2011175713.tif 000004
【図３】
2011175713.tif 000005
【図４】
2011175713.tif 000006
【図５】
2011175713.tif 000007
【図６】
2011175713.tif 000008
【図７】
2011175713.tif 000009
【図８】
2011175713.tif 000010
【図９】
2011175713.tif 000011
【図１０】
2011175713.tif 000012
【図１１】
2011175713.tif 000013
【図１２】
2011175713.tif 000014
【図１３】
2011175713.tif 000015