(57)【要約】【課題】パッケージング後にもリペアアドレスの変更及び新規格納を可能にし、レーザーカットの過程を不要にするリダンダンシデータ格納回路、リダンダンシデータ制御方法、及びリペア判断回路を提供すること。【解決手段】本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。【選択図】図６
2011175722.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
テスト信号に応じてリダンダンシデータを前記メモリセルアレイに記録するように構成された書き込みドライバと、
読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプと、
を備えることを特徴とする半導体メモリのリダンダンシデータ格納回路。
【請求項２】
前記メモリセルアレイが、再記録が可能な不揮発性メモリセルを備えることを特徴とする請求項１に記載の半導体メモリのリダンダンシデータ格納回路。
【請求項３】
前記メモリセルアレイが、マグネチックトンネルジャンクションからなるメモリセルを備えることを特徴とする請求項１に記載の半導体メモリのリダンダンシデータ格納回路。
【請求項４】
前記書き込みドライバが、前記テスト信号が活性化された期間の間、前記リダンダンシデータを受信するように構成されることを特徴とする請求項１に記載の半導体メモリのリダンダンシデータ格納回路。
【請求項５】
前記センスアンプが、半導体メモリの一般メモリセルブロックに格納されたデータを読み出すために用いられる読み出し信号を前記読み出し信号として受信するように構成されることを特徴とする請求項１に記載の半導体メモリのリダンダンシデータ格納回路。
【請求項６】
前記センスアンプが、センスアンプイネーブル信号及び前記読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されることを特徴とする請求項１に記載の半導体メモリのリダンダンシデータ格納回路。
【請求項７】
リダンダンシデータを格納するように指定されたメモリセルアレイを有する半導体メモリのリダンダンシデータ制御方法であって、
テスト信号を活性化させて半導体メモリをテストモードに進入させるステップと、
前記テスト信号の活性化期間の間、前記リダンダンシデータを前記メモリセルアレイに記録するステップと、
前記テスト信号の非活性化期間の間、読み出し信号に応じて、前記リダンダンシデータを出力するステップと、
を含むことを特徴とする半導体メモリのリダンダンシデータ制御方法。
【請求項８】
半導体メモリの一般メモリセルブロックに格納されたデータを読み出すために用いられる読み出し信号を前記読み出し信号として用いることを特徴とする請求項７に記載の半導体メモリのリダンダンシデータ制御方法。
【請求項９】
非活性化された前記テスト信号を用いて一般データが前記メモリセルアレイに記録されることを防止することを特徴とする請求項７に記載の半導体メモリのリダンダンシデータ制御方法。
【請求項１０】
外部から入力されたリダンダンシデータをテスト信号に応じて格納し、読み出し信号に応じて、前記格納されたリダンダンシデータを感知してリダンダンシアドレスとして出力するように構成されたリダンダンシデータ格納部と、
前記リダンダンシアドレスとカラムアドレスとを比較し、比較信号を出力するように構成された複数のアドレス比較部と、
前記比較信号に応じてリペア判断信号を出力するように構成された判断部と、
を備えることを特徴とする半導体メモリのリペア判断回路。
【請求項１１】
前記リダンダンシデータ格納部が、
マグネチックトンネルジャンクションからなるメモリセルを複数個備えるメモリセルアレイと、
前記テスト信号に応じてリダンダンシデータを前記メモリセルアレイに記録するように構成された書き込みドライバと、
前記読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して前記リダンダンシアドレスとして出力するように構成されたセンスアンプと、
を備えることを特徴とする請求項１０に記載の半導体メモリのリペア判断回路。
【請求項１２】
前記書き込みドライバが、前記テスト信号が活性化された期間の間、前記リダンダンシデータを受信するように構成されることを特徴とする請求項１１に記載の半導体メモリのリペア判断回路。
【請求項１３】
前記センスアンプが、センスアンプイネーブル信号及び前記読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されることを特徴とする請求項１１に記載の半導体メモリのリペア判断回路。
【請求項１４】
前記センスアンプが、半導体メモリの一般メモリセルブロックに格納されたデータを読み出すために用いられる読み出し信号及びセンスアンプイネーブル信号を前記読み出し信号及び前記センスアンプイネーブル信号として受信するように構成されることを特徴とする請求項１３に記載の半導体メモリのリペア判断回路。
【請求項１５】
前記リダンダンシデータ格納部が、アクティブ信号に応じて、前記リダンダンシアドレスを初期化させるように構成された初期化部をさらに備えることを特徴とする請求項１１に記載の半導体メモリのリペア判断回路。
【請求項１６】
前記アドレス比校部が、前記リダンダンシアドレスと前記各々のカラムアドレスとが一致した場合、前記比較信号を活性化させるように構成されることを特徴とする請求項１０に記載の半導体メモリのリペア判断回路。
【請求項１７】
前記判断部が、前記比較信号が全て活性化された場合、前記リペア判断信号を活性化させるように構成されることを特徴とする請求項１０に記載の半導体メモリのリペア判断回路。
【請求項１８】
前記判断部が、前記比較信号が全て活性化され、リダンダンシ活性化信号が活性化された場合、前記リペア判断信号を活性化させるように構成されることを特徴とする請求項１０に記載の半導体メモリのリペア判断回路。
【請求項１９】
前記リダンダンシデータをテスト信号に応じて格納し、読み出し信号に応じて、前記格納されたリダンダンシデータを感知して前記リダンダンシ活性化信号として出力するように構成されたリダンダンシデータ活性化部をさらに備えることを特徴とする請求項１８に記載の半導体メモリのリペア判断回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、半導体メモリのリダンダンシデータ格納回路、リダンダンシデータ制御方法、及びリペア判断回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリは、工程上の問題のため、フェイル（ｆａｉｌ）、すなわち、不良処理されたメモリセルをリダンダンシ（ｒｅｄｕｎｄａｎｃｙ、冗長）セルに代替するリペア動作を行うように回路設計がなされる。すなわち、リペア指定されたアドレスデータ（以下、リペアアドレス）を格納し、外部から入力されたアドレスがリペアアドレスであるか否かを判断し、その結果を知らせるためのリペア判断回路が備えられる。このような技術が、例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７５９８５２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、パッケージング後にもリペアアドレスの変更及び新規格納を可能にすることにある。
また、本発明の目的は、レーザーカットの過程を不要にすることにある。
【課題を解決するための手段】
【０００５】
そこで、上記の目的を達成するための本発明に係る半導体メモリのリダンダンシデータ格納回路は、メモリセルアレイと、テスト信号に応じてリダンダンシデータをメモリセルアレイに記録するように構成された書き込みドライバと、読み出し信号に応じて、前記メモリセルに記録されたリダンダンシデータを感知して出力するように構成されたセンスアンプとを備えることを特徴とする。
【０００６】
また、上記の目的を達成するための本発明に係る半導体メモリのリダンダンシデータ制御方法は、リダンダンシデータを格納するように指定されたメモリセルアレイを有する半導体メモリのリダンダンシデータ制御方法であって、テスト信号を活性化させて半導体メモリをテストモードに進入させるステップと、テスト信号の活性化期間の間、リダンダンシデータをメモリセルアレイに記録するステップと、テスト信号の非活性化期間の間、読み出し信号に応じてリダンダンシデータを出力するステップとを含むことを特徴とする。
【０００７】
さらに、上記の目的を達成するための本発明に係る半導体メモリのリペア判断回路は、外部から入力されたリダンダンシデータをテスト信号に応じて格納し、読み出し信号に応じて、前記格納されたリダンダンシデータを感知してリダンダンシアドレスとして出力するように構成されたリダンダンシデータ格納部と、リダンダンシアドレスとカラムアドレスとを比較して、比較信号を出力するように構成された複数のアドレス比較部と、比較信号に応じてリペア判断信号を出力するように構成された判断部とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明は、リペアアドレスの変更及び再記録が可能であるため、パッケージング後にも不良セルに対するリペアが可能である。
また、本発明は、レーザーカット過程を必要としないため、レーザーカット装備が必要ないだけでなく、リペア作業効率を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体メモリのリペア判断回路１００のブロック図である。
【図２】図１のアドレスヒューズセット１２０の回路図である。
【図３】図１のアドレス比較部１３０の回路図である。
【図４】図１の判断部１４０の回路図である。
【図５】本発明の一実施形態に係る半導体メモリのリペア判断回路２００のブロック図である。
【図６】図５のリダンダンシデータ格納部２１０の回路図である。
【図７】図６の書き込みドライバ２１２の回路図である。
【発明を実施するための形態】
【００１０】
以下では、添付した図面を参照して本発明の一実施形態に係る半導体メモリのリダンダンシデータ格納回路２１０、リペア判断回路１００およびリダンダンシデータ制御方法をより詳細に説明する。
図１に示すように、半導体メモリのリペア判断回路１００は、イネーブルヒューズセット１１０と、複数のアドレスヒューズセット１２０と、複数のアドレス比較部１３０と、判断部１４０とを備える。
【００１１】
イネーブルヒューズセット１１０は、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞，ＷＬＣＢＹＦを受信してヒューズセット回路の使用可否を知らせるためのヒューズセットイネーブル信号ＹＲＥＮを出力するように構成される。
【００１２】
このとき、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞は、ロー（ｒｏｗ）方向に区分されたユニットセルアレイ（ｕｎｉｔ  ｃｅｌｌ  ａｒｒａｙ）、すなわち、セルマット（ｃｅｌｌ  ｍａｔ）の活性化関連情報を含む信号である。アクティブ信号ＷＬＣＢＹＦは、ワードラインの活性化関連情報を有する信号であって、ワードラインが活性化された場合にハイレベルになり、プリチャージ（ｐｒｅｃｈａｒｇｅ）動作時にローレベルになる信号である。
【００１３】
複数のアドレスヒューズセット１２０は、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞，ＷＬＣＢＹＦを受信してカラムリダンダンシアドレス（ｃｏｌｕｍｎ  ｒｅｄｕｎｄａｎｃｙ  ａｄｄｒｅｓｓ）ＹＲＡ＜０：Ｎ＞を出力するように構成される。
複数のアドレス比較部１３０は、カラムリダンダンシアドレスＹＲＡ＜０：Ｎ＞とカラムアドレスＣＡ＜０：Ｎ＞とを比較して比較信号ＨＩＴ＜０：Ｎ＞を出力するように構成される。
【００１４】
判断部１４０は、ヒューズセットイネーブル信号ＹＲＥＮと比較信号ＨＩＴ＜０：Ｎ＞とに応じてリペア判断信号ＳＹＥＢを出力するように構成される。
イネーブルヒューズセット１１０と複数のアドレスヒューズセット１２０とは互いに同様に構成することができる。
【００１５】
図２に示すように、アドレスヒューズセット１２０は、ヒューズアレイ１２１と、トランジスタアレイ１２２と、初期化トランジスタＭ１と、ラッチＬＴとを備える。
前記ヒューズアレイ１２１は、リペアアドレスに対応する複数の金属ヒューズＦＳを備える。
【００１６】
トランジスタアレイ１２２は、複数のトランジスタＴＲを備え、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞に応じてヒューズアレイ１２１を接地端と接続させることによってアドレスヒューズセット１２０を活性化させるように構成される。
【００１７】
初期化トランジスタＭ１は、アクティブ信号ＷＬＣＢＹＦに応じてカラムリダンダンシアドレスＹＲＡ＜ｉ＞をハイレベルに初期化させる。
アクティブ信号ＷＬＣＢＹＦがハイレベルである期間の間、ヒューズアレイ１２１のヒューズカット状態によってカラムリダンダンシアドレスＹＲＡ＜ｉ＞が初期レベル、すなわち、ハイレベルからローレベルに遷移され得る。
ラッチＬＴは、カラムリダンダンシアドレスＹＲＡ＜ｉ＞のレベルを維持させる。
【００１８】
複数のアドレス比較部１３０は互いに同様に構成することができる。
図３に示すように、アドレス比較部１３０は、インバータＩＶ１１と、トランスミッションゲートＰＧ１１と、複数のトランジスタＭ１１〜Ｍ１４とを備える。
アドレス比較部１３０は、カラムアドレスＣＡ＜ｉ＞とカラムリダンダンシアドレスＹＲＡ＜ｉ＞とが一致した場合、比較信号ＨＩＴ＜ｉ＞をハイレベルで出力する。
【００１９】
図４に示すように、判断部１４０は、複数のＮＡＮＤゲートＮＤ１〜ＮＤｍと、ＮＯＲゲートＮＲ１と、インバータＩＶ２１とを備える。
判断部１４０は、ヒューズセットイネーブル信号ＹＲＥＮと全ての比較信号ＨＩＴ＜０：Ｎ＞とがハイレベルである場合、リペア判断信号ＳＹＥＢをローレベルに活性化させて出力する。
【００２０】
本実施形態に係る半導体メモリのリペア判断回路２００は、不揮発性記憶素子、特に、マグネチックトンネルジャンクション（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：ＭＴＪ）を利用して構成したメモリセルにリダンダンシデータを格納するものである。
マグネチックトンネルジャンクションは、電流のような外部磁極を加えて磁気方向を変更することによってデータ格納を可能にした記憶素子であって、半導体メモリのメモリセルとして使用され得る。
【００２１】
図５に示すように、本実施形態に係る半導体メモリのリペア判断回路２００は、複数のリダンダンシデータ格納部２１０と、リダンダンシデータ活性化部２２０と、複数のアドレス比較部２３０と、判断部２４０とを備える。
本発明の一実施形態に係るリダンダンシデータ格納回路は、リダンダンシデータ格納部２１０に相当する。
【００２２】
リダンダンシデータ格納部２１０は、外部から入力されたリダンダンシデータＤＡＴＡをテスト信号ＴＭ＿ＲＥＤＷ及びアクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞に応じて格納し、読み出し信号ＲＤに応じて予め格納されたリダンダンシデータＤＡＴＡを感知してリダンダンシアドレスＹＭＴＪＡ＜０：Ｎ＞として出力するように構成される。
【００２３】
このとき、テスト信号ＴＭ＿ＲＥＤＷは、リダンダンシデータＤＡＴＡの記録がなされる時間を定義するために用いられる信号である。
読み出し信号ＲＤは、読み出し命令によって生成される信号である。
アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞は、ロー方向に区分されたユニットセルアレイ、すなわち、セルマットの活性化関連情報を含む信号である。
【００２４】
リダンダンシデータ活性化部２２０は、外部から入力されたリダンダンシデータＤＡＴＡをテスト信号ＴＭ＿ＲＥＤＷ及びアクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞に応じて格納し、読み出し信号ＲＤに応じて予め格納されたリダンダンシデータＤＡＴＡを感知してリダンダンシ活性化信号ＭＴＪＥＮとして出力するように構成される。
【００２５】
複数のアドレス比較部２３０は、リダンダンシアドレスＹＭＴＪＡ＜０：Ｎ＞とカラムアドレスＣＡ＜０：Ｎ＞とを比較して比較信号ＨＩＴ＜０：Ｎ＞を出力するように構成される。
複数のアドレス比較部２３０は、リダンダンシアドレスＹＭＴＪＡ＜０：Ｎ＞とカラムアドレスＣＡ＜０：Ｎ＞とが一致した場合、比較信号ＨＩＴ＜０：Ｎ＞を活性化させるように構成される。
複数のアドレス比較部２３０は、図３に示された従来技術のアドレス比較部１３０と同様に構成することができる。
【００２６】
判断部２４０は、比較信号ＨＩＴ＜０：Ｎ＞及びリダンダンシ活性化信号ＭＴＪＥＮに応じてリペア判断信号ＳＹＥＢを出力するように構成される。
判断部２４０は、比較信号ＨＩＴ＜０：Ｎ＞とリダンダンシ活性化信号ＭＴＪＥＮとが全てハイレベルに活性化された場合、リペア判断信号ＳＹＥＢをローレベルに活性化させるように構成される。
判断部２４０は、図４に示された従来技術の判断部１４０と同様に構成することができる。
【００２７】
図６に示すように、リダンダンシデータ格納部２１０は、メモリセルアレイ２１１と、書き込みドライバ２１２と、センスアンプ２１３と、初期化部２１４とを備える。
メモリセルアレイ２１１は、ビットラインＢＬとソースラインＳＬとの間に接続されたマグネチックトンネルジャンクション（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）とトランジスタ対Ｑからなるメモリセルを複数個備える。トランジスタ対Ｑのゲートにアクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞が入力される。
【００２８】
メモリセルアレイ２１１の複数のメモリセルは、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞によって活性化される。すなわち、書き込み・読み出し可能状態に切り換えられる。
マグネチックトンネルジャンクションＭＴＪは不揮発性記憶素子であって、揮発性記憶素子を用いた半導体メモリ、例えば、ＤＲＡＭにおいてデータ格納のために必須なリフレッシュ動作を必要としない。
【００２９】
書き込みドライバ２１２は、テスト信号ＴＭ＿ＲＥＤＷに応じてリダンダンシデータＤＡＴＡを前記メモリセルアレイ２１１に記録するように構成される。
センスアンプ２１３は、センスアンプイネーブル信号ＳＡＥに応じて活性化されるように構成される。センスアンプ２１３は、読み出し信号ＲＤに応じて、前記メモリセルアレイ２１１に記録されたリダンダンシデータＤＡＴＡを基準電圧ＶＲＥＦとの比較によって感知及び増幅し、感知信号ＳＡＯＵＴを出力するように構成される。
【００３０】
このとき、半導体メモリには、図６に示されたリダンダンシデータＤＡＴＡを格納及び読み出すように構成されたメモリセルアレイ２１１、書き込みドライバ２１２、及びセンスアンプ２１３とは別途に、一般データを格納及び読み出すように構成された一般メモリセルブロック、書き込みドライバ、及びセンスアンプが備えられる。また、半導体メモリには一般メモリセルブロックに代替するためのリダンダンシメモリセルブロックが備えられる。
【００３１】
本実施形態においては、一般データを読み出すセンスアンプを駆動するために用いられる読み出し信号、センスアンプイネーブル信号、及び基準電圧を、前記読み出し信号ＲＤ、センスアンプイネーブル信号ＳＡＥ、及び基準電圧ＶＲＥＦとしてそれぞれ用いることができる。
【００３２】
初期化部２１４は、アクティブ信号ＷＬＣＢＹＦに応じてリダンダンシアドレスＹＭＴＪＡ＜ｉ＞を初期化させ、感知信号ＳＡＯＵＴに応じてリダンダンシアドレスＹＭＴＪＡ＜ｉ＞のレベルを遷移させるように構成される。このとき、アクティブ信号ＷＬＣＢＹＦは、ワードラインの活性化関連情報を有する信号であって、ワードラインが活性化された場合にハイレベルになり、プリチャージ動作時にローレベルになる信号である。
初期化部２１４は、複数のトランジスタＭ３１，Ｍ３２からなるドライバと、複数のインバータＩＶ３１〜ＩＶ３３からなるラッチＬＴとを備える。
【００３３】
図７に示すように、書き込みドライバ２１２は、複数のトランジスタＭ４１〜Ｍ４４と、複数のインバータＩＶ４１，ＩＶ４２と、複数のＮＡＮＤゲートＮＤ４１，ＮＤ４２とを備える。
【００３４】
書き込みドライバ２１２は、テスト信号ＴＭ＿ＲＥＤＷの活性化期間の間、リダンダンシデータＤＡＴＡ、すなわち、差動データＤＡＴＡ＿ＲＥＤＷ、ＤＡＴＡＢ＿ＲＥＤＷを受信する。
書き込みドライバ２１２は、テスト信号ＴＭ＿ＲＥＤＷの非活性化期間の間、リダンダンシ差動データＤＡＴＡ＿ＲＥＤＷ、ＤＡＴＡＢ＿ＲＥＤＷの受信が遮断される。
【００３５】
このとき、一般データとリダンダンシデータＤＡＴＡとは同じ入力端子を介して入力される。したがって、本実施形態によれば、テスト信号ＴＭ＿ＲＥＤＷを用いて書き込みドライバ２１２の入力を制御することによって、一般データ記録動作のために入力される一般データが図６のメモリセルアレイ２１１に記録されることが防止される。
【００３６】
このように構成された本実施形態に係る半導体メモリのリペア判断回路２００の動作を説明すれば、次のとおりである。
本実施形態によれば、不良セルのアドレス情報、すなわち、リダンダンシデータＤＡＴＡをパッケージング前はもちろん、パッケージング後にいつでも図６のメモリセルアレイ２１１に記録及び再記録することができる。
【００３７】
従来技術では、金属ヒューズを用いるため、パッケージング前にレーザーカットのような工程によって除去した後にはヒューズを再接続することが不可能である。しかし、本実施形態においては、マグネチックトンネルジャンクションＭＪＴを利用したメモリセルにデータを記録する方式によってリダンダンシデータＤＡＴＡを格納するので、パッケージング後にもリダンダンシデータＤＡＴＡを再記録することができる。
【００３８】
まず、リダンダンシデータＤＡＴＡを記録する方法を説明すれば、テスト信号ＴＭ＿ＲＥＤＷを活性化させて半導体メモリをテストモードに進入させる。
テストモードでリダンダンシデータＤＡＴＡとアドレス信号とを入力させる。
前記アドレス信号に応じてアクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞が生成される。
図６のメモリセルアレイ２１１のメモリセルのうち、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞に該当するメモリセルが活性化される。
【００３９】
図７の書き込みドライバ２１２は、テスト信号ＴＭ＿ＲＥＤＷが活性化された状態であるため、リダンダンシデータＤＡＴＡを活性化されたメモリセルのマグネチックトンネルジャンクションＭＪＴに記録する。
データ記録を完了した後、テスト信号ＴＭ＿ＲＥＤＷを非活性化させてテストモードを終了する。
【００４０】
テスト信号ＴＭ＿ＲＥＤＷが非活性化された状態では、書き込みドライバ２１２が一般データを受信できない。したがって、一般データが、リダンダンシデータＤＡＴＡが入力される入力端子と同じ入力端子を介して入力されてもメモリセルアレイ２１１に記録されたリダンダンシデータＤＡＴＡは維持される。
【００４１】
次に、記録されたリダンダンシデータＤＡＴＡを読み出す方法を説明すれば、一般的な読み出し命令及びアドレスが入力されることによって読み出し信号ＲＤ及びセンスアンプイネーブル信号ＳＡＥが活性化される。また、アドレス信号に応じてアクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞が生成される。
図６のメモリセルアレイ２１１のメモリセルのうち、アクティブ信号ＸＭＡＴＹＦ＜０：Ｎ＞に該当するメモリセルが活性化される。
【００４２】
センスアンプ２１３は、活性化されたメモリセルに格納されたリダンダンシデータＤＡＴＡを読み出し信号ＲＤ及びセンスアンプイネーブル信号ＳＡＥに応じて感知及び増幅して感知信号ＳＡＯＵＴを出力する。
したがって、複数のリダンダンシデータ格納部２１０からリダンダンシアドレスＹＭＴＪＡ＜０：Ｎ＞が出力され、リダンダンシデータ活性化部２２０からリダンダンシ活性化信号ＭＴＪＥＮが出力される。
【００４３】
複数のアドレス比較部２３０は、リダンダンシアドレスＹＭＴＪＡ＜０：Ｎ＞とカラムアドレスＣＡ＜０：Ｎ＞とが一致した場合、比較信号ＨＩＴ＜０：Ｎ＞をハイレベルで出力する。
判断部２４０は、比較信号ＨＩＴ＜０：Ｎ＞とリダンダンシ活性化信号ＭＴＪＥＮとが全てハイレベルであれば、リペア判断信号ＳＹＥＢをローレベルで出力する。
リペア判断信号ＳＹＥＢがローレベルになることによって一般メモリセルが予め設定されたリダンダンシメモリセルに代替される。
【００４４】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００４５】
２００  リペア判断回路
２１０  リダンダンシデータ格納部（リダンダンシデータ格納回路）
２１１  メモリセルアレイ
２１２  書き込みドライバ
２１３  センスアンプ
２１４  初期化部
２２０  リダンダンシデータ活性化部
２３０  アドレス比較部
２４０  判断部
【図１】
2011175722.tif 000003
【図２】
2011175722.tif 000004
【図３】
2011175722.tif 000005
【図４】
2011175722.tif 000006
【図５】
2011175722.tif 000007
【図６】
2011175722.tif 000008
【図７】
2011175722.tif 000009