(57)【要約】【課題】メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、平行に配置された複数のワード線３と、ワード線３に交差するように配置された複数のビット線４と、ワード線３とビット線４との各交差部に配置され、抵抗変化素子１及びダイオード２を含む複数のメモリセルと、ワード線３を選択する行デコーダ４２と、ビット線４を選択する列デコーダ４３とを備える。電源４５と非選択ワード線３及び非選択ビット線４との間に、所定の抵抗値を有する抵抗素子Ｚ１、Ｚ２を有する。【選択図】図５
2011014194.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置された複数の行線と、
前記行線に交差するように配置された複数の列線と、
前記行線と前記列線との各交差部に配置され、抵抗変化素子及び前記抵抗変化素子に直列接続された選択素子を含む複数の記憶素子と、
前記行線を選択する行選択部と、
前記列線を選択する列選択部と、
前記行選択部により選択された選択行線と前記列選択部により選択された選択列線とにそれぞれ所定の選択線電圧を印加するとともに、前記行選択部により選択された選択行線以外の非選択行線と、前記列選択部により選択された選択列線以外の非選択列線に、それぞれ所定の非選択線電圧を印加する電源部と
を備え、
前記電源部と前記非選択行線及び前記非選択列線との間に、所定の抵抗値を有する抵抗素子を有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記抵抗素子は、複数の第１の抵抗素子及び複数の第２の抵抗素子からなり
前記第１の抵抗素子は、前記非選択行線及び前記非選択列線にそれぞれ設けられている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の抵抗素子は、前記行選択部と前記電源部との間に設けられるとともに、前記列選択部と前記電源部との間に設けられる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１の抵抗素子の抵抗値は、前記抵抗変化素子と前記選択素子との合成抵抗値の取りうる範囲に含まれている
ことを特徴とする請求項２又は３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記行選択部と前記電源部との間に設けられた前記第２の抵抗素子の抵抗値は、直列接続された前記記憶素子及び前記第１の抵抗素子が前記非選択行線の数だけ並列接続された場合の合成抵抗値よりも大きく、
前記列選択部と前記電源部との間に設けられた前記第２の抵抗素子の抵抗値は、直列接続された前記記憶素子及び前記第１の抵抗素子が前記非選択列線の数だけ並列接続された場合の合成抵抗値よりも大きい
ことを特徴とする請求項３又は４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記電源部は、前記選択行線及び前記選択列線に前記選択線電圧を印加した場合において、前記非選択線をフローティング状態にしたときの電圧の値と略同一の値を前記非選択行線及び前記非選択列線に印加する
ことを特徴とする、請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅を細くするだけではなく、パターンの寸法精度や位置合わせ精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
【０００３】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用している。そのため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度や位置合わせ精度の向上が要請される。これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、非特許文献１、２参照）。
【０００４】
一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子からなる選択素子と抵抗変化材料とによりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、記憶保持に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
【０００５】
さらに、エネルギー資源の有効活用という観点から、半導体装置の消費電力を出来る限り抑制することが要請されており、これはメモリに関しても例外ではない。特にメモリの場合には、装置全体に対してメモリセルアレイ部の占める割合が大きいため、各メモリセルアレイでの消費電力を抑制することが重要である（例えば、特許文献１参照）。メモリセルにＭＯＳＦＥＴを使用しないＲｅＲＡＭでは、実際にアクセスしているビットに対応するメモリセルだけでなく、その他のメモリセルで消費される電力も無視できず、メモリセルアレイ全体での消費電力の抑制が望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６５０４７５３号明細書
【非特許文献】
【０００７】
【非特許文献１】木村紳一郎、「半導体メモリー；ＤＲＡＭ」、応用物理、2000年、第69巻、第10号、p.1233−1240
【非特許文献２】味香夏夫、「フラッシュメモリー，最近の話題」、応用物理、2000年、第69巻、第12号、p.1462−1466
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、平行に配置された複数の行線と、前記行線に交差するように配置された複数の列線と、前記行線と前記列線との各交差部に配置され、抵抗変化素子及び前記抵抗変化素子に直列接続された選択素子を含む複数の記憶素子と、前記行線を選択する行選択部と、前記列線を選択する列選択部と、前記行選択部により選択された選択行線と前記列選択部により選択された選択列線とにそれぞれ所定の選択線電圧を印加するとともに、前記行選択部により選択された選択行線以外の非選択行線と、前記列選択部により選択された選択列線以外の非選択列線に、それぞれ所定の非選択線電圧を印加する電源部とを備え、前記電源部と前記非選択行線及び前記非選択列線との間に、所定の抵抗値を有する抵抗素子を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルアレイ全体の消費電力を削減することが可能であり、且つ製造が容易で信頼性の高い半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る半導体記憶装置のブロック図である。
【図２】実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図３】比較例の半導体記憶装置の一部を示すブロック図である。
【図４】比較例の半導体記憶装置の動作を解説するための模式図である。
【図５】実施の形態に係る半導体記憶装置の一部を示すブロック図である。
【図６】実施の形態に係る半導体記憶装置の動作を解説するための模式図である。
【図７】実施の形態に係る半導体記憶装置のメモリセルアレイを説明するための模式図である。
【図８】実施の形態に係る半導体記憶装置の一部を示す回路図である。
【図９】実施の形態に係る半導体記憶装置の全体構成を示す斜視図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【００１３】
（実施の形態）
［実施の形態に係る半導体記憶装置の構成］
図１は、本発明の実施の形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、複数本の行線と、これら行線と交差する複数本の列線とを有し、それらの各交差部にメモリセルが配置されたメモリセル配列４１を有する。また、行線を選択する行デコーダ４２、列線を選択する列デコーダ４３を備える。また、行デコーダ４２、列デコーダ４３にそれぞれ行アドレス、列アドレスを与え、メモリセル配列４１中の読み書きを行うメモリセルを選択する読み出し制御手段である上位ブロック４４を備える。電源４５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、行デコーダ４２、列デコーダ４３に供給する。以下の説明では、通常の半導体記憶装置にならい、行線をワード線、列線をビット線と呼ぶ。
【００１４】
図２は、図１に示したメモリセル配列４１（以下、「メモリセルアレイ」とする）の一部を示す斜視図である。メモリセルアレイは、平行配置された複数本のワード線３と、このワード線３と交差するように配置された複数本のビット線４を備える。これらワード線３及びビット線４の各交差部には、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を遷移する抵抗変化素子１と、非オーミック素子からなる選択素子、例えばダイオード２とからなるメモリセルＭＣが配置されている。図２に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。
【００１５】
この構成の場合、ワード線３及びビット線４は単なるラインアンドスペースのパターンとなり、ワード線３とビット線４とは直交する位置関係で足りるため、ワード線３方向及びビット線４方向のずれを考慮する必要はない。従って、製造工程においてメモリセル配列内の位置合せ精度を極めて緩くすることができ、容易な製造が可能となる。
【００１６】
抵抗変化素子１としては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。特に、ＲｅＲＡＭの場合、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることができる。
【００１７】
本実施の形態において抵抗変化素子１は、膜厚１５ｎｍのＺｎＭｎ２Ｏ４で形成され、その一端はＴａＮの電極を介してＷからなるビット線４に接続され、他端はＴｉＮの電極を介して、Ｓｉ製のＰＮ接合ダイオード２のＰ側に接続されている。ＰＮ接合ダイオードのＮ側はＴｉＮの電極を介して、Ｗからなるワード線３に接続されている。ワード線３、ビット線４のピッチは４４ｎｍ、すなわち線幅２２ｎｍのラインと２２ｎｍのスペースで構成されており、セル部の断面は２２ｎｍ×２２ｎｍとなっている。
【００１８】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、抵抗変化素子１に例えば３．５Ｖ（ダイオード２の電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、抵抗変化素子１が高抵抗状態から低抵抗状態へと変化する（セット動作）。
【００１９】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の抵抗変化素子１に対し、０．８Ｖ（ダイオード２の電圧降下分を含めると実際には２．０Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、抵抗変化素子１が低抵抗状態から高抵抗状態へと変化する（リセット動作）。
【００２０】
メモリセルＭＣのリード動作は、抵抗変化素子１に０．４Ｖ（ダイオード２の電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、抵抗変化素子１を介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、抵抗変化素子１が低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００２１】
ここで、本実施の形態の半導体記憶装置の構成及び動作について説明する前に、その理解を容易にするため、先ず比較例の半導体記憶装置の構成、動作及び問題点を説明する。その後、本実施の形態の半導体記憶装置の構成及び動作について説明する。
【００２２】
図３は、比較例の半導体記憶装置のメモリセルアレイを含む一部のブロック図である。ここで、比較例におけるメモリセルアレイの構成は、実施の形態と同様に抵抗変化素子１とダイオード２を用いたクロスポイント型メモリセルアレイであるものとする。また、抵抗変化素子１は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の一つからなる薄膜により構成されているものとする。
【００２３】
図３に示すように、半導体記憶装置の動作時において、メモリセルには３通りの電圧印加状態が存在する。以下、メモリセルの電圧印加状態についてセット動作時を例にして説明する。図３において、選択ビット線及び選択ワード線は、ビット線４＿２及びワード線３＿１であり、それぞれ選択ビット線電圧ＶＢ及び選択ワード線電圧ＶＷが印加されている。非選択ビット線及び非選択ワード線は、ビット線４＿０、４＿１、４＿３及びワード線３＿０、３＿２、３＿３であり、それぞれ非選択ビット線電圧ＶＵＢ及び非選択ワード線電圧ＶＵＷが印加されている。
【００２４】
図３に示す選択ビット線４＿２及び選択ワード線３＿１の交差部に接続されたメモリセルのことを以下、選択状態（順バイアス状態）にあるとして、図示の交差パターンの記号で表す。選択メモリセル１１に対して、選択ビット線４＿２（電圧ＶＢ）から選択ワード線３＿１（電圧ＶＷ）へとダイオード２の順方向にセット電圧が印加される。これにより、選択メモリセル１１の抵抗変化素子１が高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。
【００２５】
図３に示す選択ビット線４＿２及び非選択ワード線３＿０、３＿２、３＿３の交差部に接続されたメモリセルのことを以下、半選択状態（バイアスなし状態）にあるとして、図示のハッチングの記号で表す。同様に、選択ワード線３＿１及び非選択ビット線４＿０、４＿１、４＿３の交差部に接続されたメモリセルのことも以下、半選択状態（バイアスなし状態）にあるとして、図示のハッチングの記号で表す。非選択ワード線３＿０、３＿２、３＿３には、選択ビット線４＿２と略同一の電圧ＶＵＷが印加されている。また、非選択ビット線４＿０、４＿１、４＿３には、選択ワード線３＿１と略同一の電圧ＶＵＢが印加されている。そのため、半選択メモリセル１２には電位差が無く、電流が流れることがない。
【００２６】
図３に示す非選択ワード線３＿０、３＿２、３＿３及び非選択ビット線４＿０、４＿１、４＿３の交差部に接続されたメモリセルのことを以下、非選択状態（逆バイアス状態）にあるとして、図示の白抜きの記号で表す。非選択メモリセル１３に対して、非選択ワード線３＿０、３＿２、３＿３（電圧ＶＵＢ）から非選択ビット線４＿０、４＿１、４＿３（電圧ＶＵＷ）へとダイオード２の逆バイアス方向に電圧が印加されている。そのため、非選択メモリセル１３にもセット動作に関与する程の電流が流れることがない。
【００２７】
このような電圧印加方法により、選択メモリセル１１にのみ、所望の電圧を印加することができる。リセット動作及びリード動作は、上述のセット動作時と同様の動作をビット線及びワード線への印加電圧の値を変化させて実行する。また、図３に示すように、比較例では、非選択ビット線および非選択ワード線は、直接共通の配線に接続されているため、非選択ビット線は全て同一の電圧となり、非選択ワード線も全て同一の電圧となる。
【００２８】
上記の説明において、電圧ＶＢをメモリセルが動作する所定電圧ＶＯＰに設定し、電圧ＶＷを０Ｖ、電圧ＶＵＢを０Ｖ、電圧ＶＵＷをＶＯＰとして、選択メモリセルへの書き込み・消去・読み出しを行う場合、非選択メモリセル１３には、−ＶＯＰの電圧が印加され、ダイオード２のリーク電流特性により決まる逆方向リーク電流が流れる。選択メモリセル１１はメモリセルアレイ中に１個に過ぎないが、非選択メモリセル１３はＭ×Ｎのアレイでは（Ｍ−１）×（Ｎ−１）個存在する。そのため、Ｍ＝Ｎ＝１０２４個とすると、非選択状態のメモリセルは約１０６個存在する。非選択メモリセル１３の一個当たりの逆方向リーク電流が小さい場合でも、メモリセルアレイ全体では無視できない量となり、ダイオード２の逆方向リーク電流が、メモリセルアレイの消費電力に占める割合が非常に大きくなる。
【００２９】
この逆方向リーク電流による影響を低減するため、ダイオード２のオン電圧よりも僅かに小さい電圧をＶｏｆｆｓｅｔとして、非選択ビット線の電圧ＶＵＢをＶｏｆｆｓｅｔ、非選択ワード線の電圧ＶＵＷをＶＯＰ−Ｖｏｆｆｓｅｔと設定することができる。これにより、非選択メモリセル１３へ印加される電圧が２×Ｖｏｆｆｓｅｔ−ＶＯＰとなる。
【００３０】
図４は、非選択ビット線の電圧ＶＵＢをＶｏｆｆｓｅｔ、非選択ワード線の電圧ＶＵＷをＶＯＰ−Ｖｏｆｆｓｅｔとした場合における比較例の半導体記憶装置の動作を説明するための模式図である。これは、ワード線３及びビット線４の電圧値の高低を紙面の上下方向に対応させるとともに、ワード線３及びビット線４に接続される各状態のメモリセルを描いた図である。
【００３１】
図４に示すように、非選択ビット線及び非選択ワード線の電圧をＶｏｆｆｓｅｔだけ変化させたことにより、非選択メモリセル１３に印加される電圧が小さくなっている。そのため、非選択メモリセル１３の逆方向リーク電流は減少し、半導体記憶装置の消費電力の削減を図ることが可能となっている。このような電圧印加方法は、ダイオードの逆方向リーク電流が低減されることがなければ、無駄な消費電流を増やすだけであるため、総合的なリーク電流の低減の効果を見て電圧Ｖｏｆｆｓｅｔの値を決定する必要がある。
【００３２】
ここで、電圧Ｖｏｆｆｓｅｔの最適値は、低抵抗状態となっている半選択メモリセル１２の数に大きく依存する。メモリセルアレイ内の半選択メモリセル１２が低抵抗状態となっている場合、半選択メモリセル１２を介して容易に電流が流れ得る。電圧Ｖｏｆｆｓｅｔの電圧値を大きくすると、低抵抗状態の半選択メモリセル１２が僅か数個であっても、半選択メモリセル１２を介して流れる電流が増大するため、オフセット量を大きくすることは困難である。このため、消費電力の削減にも半選択メモリセル１２の抵抗状態により決まる限界が存在する。
【００３３】
本発明の実施の形態に係る半導体記憶装置は、半選択メモリセル１２の抵抗状態に関らず、メモリセルアレイ全体での消費電力を低減することができる。以下、本実施の形態の半導体記憶装置について説明する。
【００３４】
図５は、本実施の形態の半導体記憶装置のメモリセルアレイを含む一部のブロック図である。本実施の形態の半導体記憶装置において、電源４５から抵抗負荷Ｚ２６を介して、所定の非選択線電圧ＶＵＷ、ＶＵＢが行デコーダ４２および列デコーダ４３に供給される。この非選択線電圧ＶＵＷ、ＶＵＢは、行デコーダ４２及び列デコーダ４３によりそれぞれ抵抗負荷Ｚ１５を介して、非選択ワード線・非選択ビット線に供給される。本実施の形態は、非選択ビット線及び非選択ワード線が、それぞれ所定の電気抵抗成分を有する抵抗負荷Ｚ１５、抵抗負荷Ｚ２６を介して、非選択線用の電源４５に接続されている点において、前述した比較例と異なる。
【００３５】
本実施の形態の半導体記憶装置では、非選択線に接続された抵抗負荷Ｚ１５の存在により、さらに効果的に消費電力の削減を図ることが可能である。このような半導体記憶装置における消費電力の削減の効果を以下に説明する。
【００３６】
図６は、非選択ビット線及び非選択ワード線に対して抵抗負荷Ｚ１５、抵抗負荷Ｚ２６を介して電圧が印加される場合における半導体記憶装置の動作を説明するための模式図である。これは、図４と同様に、ワード線３及びビット線４の電圧値の高低を紙面の上下方向に対応させるとともに、ワード線３及びビット線４に接続される各状態のメモリセルを描いた図である。
【００３７】
図６に示すように、半選択メモリセル１２に印加される電圧は、電圧ＶＢ−電圧ＶＵＷや電圧ＶＵＢ−電圧ＶＷで与えられる電位差を、半選択メモリセル１２と抵抗負荷Ｚ１５とで分割した値で近似できる。
【００３８】
このため、半選択メモリセル１２が高抵抗状態であれば、電圧ＶＢ−電圧ＶＵＷ間又は電圧ＶＵＢ−電圧ＶＷ間の電圧降下のうち半選択メモリセル１２の寄与分が大きくなる。すなわち、半選択メモリセル１２と抵抗負荷Ｚ１５との接続ノードＮ１が下方向に移動し、接続ノードＮ２が上方向に移動することに相当する。そのため、半選択メモリセル１２に印加される電圧が大きくなり、非選択メモリセル１３に印加される電圧が小さくなる。これにより、半選択メモリセル１２を流れる電流を抑制したまま、非選択メモリセル１３に印加される電圧を減少させることができる。
【００３９】
一方、半選択メモリセル１２が低抵抗状態であれば、電圧ＶＢ−電圧ＶＵＷ間又は電圧ＶＵＢ−電圧ＶＷ間の電圧降下のうち抵抗負荷Ｚ１５の寄与分が大きくなる。すなわち、半選択メモリセル１２と抵抗負荷Ｚ１５との接続ノードＮ１が上方向に移動し、接続ノードＮ２が下方向に移動することに相当する。そのため、半選択メモリセル１２に印加される電圧が小さくなり、非選択メモリセル１３に印加される電圧が大きくなる。この場合、非選択メモリセル１３に印加される電圧は殆ど減少しないが、半選択メモリセル１２を流れる電流が増大することを抑制できる。
【００４０】
この効果は、非選択線の電圧ＶＵＢやＶＵＷが一定であっても、半選択メモリセル１２の抵抗状態に基づいて自動的に生じる。そのため、非選択線の電圧ＶＵＢやＶＵＷを制御する必要がない。ここで、この効果を発現させるためには、抵抗負荷Ｚ１５の抵抗値の大きさは、セルの抵抗値がとり得る範囲内の大きさであれば良く、さらに望ましくは、セルの高抵抗状態の抵抗値と同程度の大きさであれば良い。
【００４１】
さらに、図６に示す構成の場合、半選択状態のメモリセル（Ｎ−１）＋（Ｍ−１）個の内、一つでも高抵抗状態のものが存在すれば、そのメモリセルと同一ワード線又は同一ビット線に接続されている非選択メモリセル１３の印加電圧を抑制することが可能となり、消費電力を削減することが可能である。図４に示す比較例の場合には、半選択状態のメモリセルの僅か数個が低抵抗状態となっただけで、消費電力削減の効果が限界に達してしまうことと対照的である。
【００４２】
ここで、メモリセルアレイでの消費電力を最小にするための条件に関して解析を行った結果を説明する。図７は、本実施の形態に係る半導体記憶装置のメモリセルアレイを説明するための模式図である。任意の回路において、各端子ｉ、ｊ、ｋは、回路の構成部品間の接続ノードを示している。また、図７に示すように、各端子ｉの電圧Ｖｉとし、端子ｉに流入する電流をＩｉ、端子ｉと端子ｊの間の抵抗負荷をＺｉｊとする。なお、端子ｉから電流が流出する場合には、Ｉｉの符号を負とする。
【００４３】
図７においては、破線で囲まれた領域が実施の形態のメモリセルアレイを示し、このメモリセルアレイに対しワード線及びビット線を介して印加される電圧・電流が示されている。この状況で、端子ｉに端子ｊから流入する電流は、以下の式で与えられる。
【００４４】
【数１】
2011014194.tif 000003
【００４５】
端子ｊから端子ｉへ流入する電流と、端子ｉから端子ｊへ流入する電流は、同じ大きさで、符号が異なることが明らかであるので、Ｚｉｊ＝Ｚｊｉが成り立つ。この関係は、抵抗負荷だけでなく、ダイオードの様な非オーミック素子が存在しても成立する。そのような場合には、Ｚｉｊが電圧依存を持つようにすれば良い。
【００４６】
電流保存の法則により、端子ｉに流入する電流と、端子ｉから流出する電流の総和は零でなくてはならない。従って、以下の式が成り立つ。
【００４７】
【数２】
2011014194.tif 000004
【００４８】
ここで、図７の回路において、系全体の消費電力を書き下すと、以下の式が得られる。
【００４９】
【数３】
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【００５０】
先頭の因子１／２は、総和を取る際に、それぞれの抵抗負荷を二重に足し合わせて、２倍の値を計算してしまうことを防止するために必要となる。この式を、数２を用いて変形していくと、以下の式が得られる。
【００５１】
【数４】
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【００５２】
数４の結果は、任意の系において、その系の消費電力は、端子に供給される電圧と、端子に流入（すなわち、端子から流出）する電流のみで表現できることを示している。
【００５３】
この結果から、任意の系において、最大の電圧が供給される端子とその電圧値、及び最小の電圧が供給される端子とその電圧値が与えられた場合、その系の定常状態での消費電力は、他の全ての中間電圧の供給される端子に電流の出入りが無いときに最小値となることが判る。証明は以下のとおりである。
【００５４】
先ず、電圧値の基準は任意に取ることができるので、最小の電圧値を零にする、即ち、Ｖ０＝０とする。また、「他の全ての中間電圧の供給される端子に電流の出入りが無い」ことから、ｋ＝１，２，・・・，Ｎ−１に対して、Ｉｋ＝０とすることができる。すると、数４から、この系の消費電力は、ＶＮＩＮで与えられる。
【００５５】
ここで、中間電圧を調整することにより、この系の消費電力を更に低下させようとすると、Ｉｋの少なくとも一つを負にする必要がある（最小の電圧が零なので、Ｖｋは負にならない）。即ち、中間電圧のどこかの端子から、電流を流出させる必要がある。しかし、この系に流入・流出する電流の総和は零である必要があるので、他のいずれかの端子ｊから同じ量の電流を流入させる必要がある。
【００５６】
すると、もしＶｊ＞Ｖｋであれば、この状況は逆に消費電力が(Ｖｊ−Ｖｋ)Ｉｋの絶対値分増加してしまうことになり、消費電力の削減を行うことはできない。もし、Ｖｊ≦Ｖｋを仮定すると、この状況は、電圧の低い端子ｊから、電圧の高い端子ｋに電流が流れることを意味し、自然法則に反する。従って、系の消費電力をＶＮＩＮから減少させることは不可能である。
【００５７】
数学的に、厳密に証明するためには、以下の様に、数４の偏微分を評価すればよい。
【００５８】
【数５】
2011014194.tif 000007
【００５９】
この結果から明らかなように、Ｖｋを調整して消費電力を最小化するためには、Ｉｋ＝０とすればよい。そして、Ｉｋ＝０とするためには、端子ｋがフローティングの場合の電圧と同じ値に、Ｖｋを調整してやればよい。従って、任意の回路系において、最大の電圧が供給される端子とその電圧値、及び最小の電圧が供給される端子とその電圧値が与えられた場合、その回路系の定常状態での消費電力を最小とする条件は、他の全ての中間電圧の供給される端子の電圧を、それぞれの端子がフローティングの場合の電圧と同じ値にすること、であることが説明できる。
【００６０】
図６に戻り、消費電力に関して改めて考察すると、電圧ＶＢ及び電圧ＶＷは、選択メモリセル１１を書き込み・消去・読み出しするために必要な電圧であり、これらが系の最大および最小の電圧となる。この系の定常状態での消費電力を最小とするためには、上述のとおり、電圧ＶＵＷと電圧ＶＵＢは、選択ワード線・選択ビット線に動作電圧ＶＯＰが印加された場合において、非選択ワード線や非選択ビット線がフローティング状態にされた時の電圧と同じ値に設定することが望ましい。
【００６１】
従って、セルの低抵抗状態の抵抗値や、低抵抗状態の半選択メモリセル１２の数、アレイの規模（Ｍ、Ｎの値）、選択素子である非オーミック素子のリーク電流に依存して、電圧ＶＵＷと電圧ＶＵＢの最適値は変化し、非オーミック素子のオン電圧のみで決めることはできない。特に、メモリセルの順方向電流の最大値を所望の動作点に対して確保するために、リーク電流の大きい非オーミック素子を用いる必要がある場合や、メモリセルアレイの規模を大きくして、チップサイズの削減を図る場合には、本発明による効果が顕著となる。
【００６２】
そして、電源側の共通部分に挿入されている別の抵抗負荷Ｚ２６は、この系の理想状態からのずれに対して、消費電力が急増することを防ぐために用いられる。
【００６３】
これは、上述のフローティング状態での電圧を決める因子のうち、低抵抗状態の半選択メモリセル１２の数は、系の記憶状態に依存して変化する量であり、いかなる場合にも最適化を図ることが困難である事情に対処するためである。即ち、抵抗負荷Ｚ２６は、非選択線に電流が流れようとした場合に、その電流値を抑制することができ、系の消費電力が急増することを防止する効果がある。
【００６４】
したがって、抵抗負荷Ｚ２６が有効に機能するためには、直列接続された低抵抗状態の半選択メモリセル１２と抵抗負荷Ｚ１５とが（ｍ−１）個並列接続された場合の合成抵抗成分よりも、抵抗負荷Ｚ２６の抵抗成分が有意に大きいことが望ましい。そして、実際のメモリ素子として利用される場合には、符号化の際に、書き込みビットの比率を数分の１〜１／２程度に軽減する場合がある。この比率をｘとすると、より望ましくは、前述の（ｍ−１）個に代えて、（ｍ−１）／ｘ個並列接続された場合の合成抵抗成分よりも、抵抗負荷Ｚ２６の抵抗成分が有意に大きければ良い。一方、抵抗負荷Ｚ２６が極度に大きい場合には、系の時定数が大きくなり、各ビットへの読み書き動作に必要となる時間が長くなってしまう。そのため、ビット線やワード線の一本あたりの配線容量と、抵抗変化素子１、抵抗負荷Ｚ１５及び抵抗負荷Ｚ２６の和との積が、アレイ駆動サイクル（非選択線の駆動サイクル）よりも有意に短いことが望ましい。
【００６５】
ここで、抵抗負荷となる素子は、配線層や拡散層抵抗を利用した固定抵抗以外のものでも構わない。例えば、図８に示すように、Ｐ型ＭＯＳＦＥＴを抵抗負荷５、６として利用することも可能である。この場合、Ｐ型ＭＯＳＦＥＴのゲート電圧を制御することにより、抵抗負荷５、６としてのインピーダンスを設定することができる。図８においてＮ型ＭＯＳＦＥＴ７は、書き込み・消去・読み出し動作に必要な電圧ＶＷ、ＶＢをワード線３又はビット線４に転送するか否かを制御する選択トランジスタである。この場合には、書き込み・消去後にＰ型ＭＯＳＦＥＴを導通状態に切り替えることにより、配線容量等に充電された電荷を迅速に放電することが可能となる。そのため、書き込み・消去を高い繰り返しレートで行う場合に、利点がある。
【００６６】
図９は、同実施形態に係る半導体記憶装置の全体構成を示す斜視図である。通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、その上に複数のメモリセル部５４を含む層５３が形成されている。図９の個々のメモリセル部５４が図１のメモリセル配列４１に対応する。また、図１のドライバ、デコーダ及び上位ブロックを含む、通常の半導体記憶装置において周辺回路と呼ばれている部分が図９のＣＭＯＳ回路５２に含まれている。
【００６７】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い９０ｎｍデザインルールで設計製作を行っている。１個のメモリセル部５４は約４４μｍ角の領域を占有し、１０２４×１０２４の交差部を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される装置の入出力部５５が、図９に示すように、メモリセル部５４を含む層５３の端部に形成されている。
【００６８】
本実施形態における上述した構成により、メモリセル部５４とＣＭＯＳ回路５２が積層方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるメモリセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
【００６９】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態ではメモリ動作に用いる抵抗変化材として、ＺｎＭｎ２Ｏ４を用いたが、他の材料、例えば、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることも可能である。さらに、抵抗変化材に接する電極としてＴｉＮやＴａＮを用いたが、他の材料、例えば、Ｐｔ、Ｗ、ＷＮ、ＮｂドープＴｉＯ２等を用いることも可能である。そして、ダイオードとしてＳｉのＰＮ接合ダイオードを用いたが、ＳｉＧｅ合金のＰＮ接合ダイオードやショットキーダイオードを用いることも可能であり、ＭＩＭ構造を持つトンネル素子を用いることも可能である。
【００７０】
さらに、抵抗負荷Ｚ１５が、非選択のビット線及びワード線のそれぞれに接続されている場合、非選択線の電位が、個別に異なっていても構わない。そして、実施の形態では、各非選択線に個別に一つずつの抵抗負荷Ｚ１５を設けたが、原理的には、複数の非選択線を束ねた後に、抵抗負荷Ｚ１５を設けても構わない。この場合には、束ねられたブロック内の非選択セルが全て高抵抗状態でないと、消費電力削減の効果が薄くなってしまうが、抵抗負荷Ｚ１５の占有面積を削減することが可能となる利点がある。
【符号の説明】
【００７１】
１・・・抵抗変化素子、  ２・・・ダイオード（選択素子、非オーミック素子）、  ３・・・行線（ワード線）、  ４・・・列線（ビット線）、  ５、６・・・抵抗負荷、  １１・・・選択メモリセル、  １２・・・半選択メモリセル、  １３・・・非選択メモリセル、  ４１・・・メモリセル配列、  ４２・・・行デコーダ、  ４３・・・列デコーダ、  ４４・・・上位ブロック、  ４５・・・電源、  ５１・・・シリコン基板、  ５２・・・ＣＭＯＳ回路、  ５３・・・メモリセルを含む層、  ５４・・・メモリセル配列、  ５５・・・入出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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