(57)【要約】【課題】従来技術を用いつつ、薄化に伴う半導体チップの表裏面の凹凸状態に左右されることなく、基板又はリードフレーム等の搭載部材との密着性を確保できるようにする。【解決手段】半導体装置は、主面に形成された半導体素子と、複数の配線が主面上にそれぞれ積層されて形成された第１の配線層２Ａ及び第２の配線層２Ｂとを有する半導体チップ１Ａからなる。第１の配線層２Ａは、第２の配線層２Ｂよりも多くの配線層を有し且つ主面の周縁部に第２の配線層２Ｂを囲むように形成されている。半導体チップ１Ａにおける主面と対向する裏面には、第１の配線層２Ａと対向する第１の領域と第２の配線層２Ｂと対向する第２の領域とからなる段差部２ｂが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面に形成された半導体素子と、複数の配線が主面上にそれぞれ積層されて形成された第１の配線層及び第２の配線層とを有する半導体チップからなり、
前記第１の配線層は、前記第２の配線層よりも多くの配線層を有し且つ前記主面の周縁部に前記第２の配線層を囲むように形成されており、
前記半導体チップにおける前記主面と対向する裏面には、前記第１の配線層と対向する第１の領域と前記第２の配線層と対向する第２の領域とからなる段差部が形成されていることを特徴とする半導体装置。
【請求項２】
主面に形成された半導体素子と、複数の配線が前記主面上にそれぞれ積層されて形成された第１の配線層及び第２の配線層とを有する半導体チップからなり、
前記第１の配線層は、前記第２の配線層よりも多くの配線層を有し且つ周囲を前記第２の配線層に囲まれるように形成されており、
前記半導体チップにおける前記主面と対向する裏面には、前記第１の配線層と対向する第１の領域と前記第２の配線層と対向する第２の領域とからなる段差部が形成されていることを特徴とする半導体装置。
【請求項３】
前記第１の配線層は、前記第２の配線層の上に、それぞれが互いに間隔をおいて形成された複数の島状に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記段差部は、前記第２の領域が前記第１の領域から前記裏面と垂直な方向に突き出すことにより形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法であって、
前記半導体チップにおける前記主面の上に保護膜を貼る工程と、
前記保護膜を貼る工程よりも後に、前記半導体チップを前記保護膜と共に吸着して固定する工程と、
固定された前記半導体チップにおける前記裏面を機械的に研磨することにより、前記段差部を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを基板又はリードフレームに実装する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話及びデジタルカメラ等の各種電子装置の小型化並びに高機能化の要請が強まっている。この要請を受けて、特に面実装型の電子装置においては、ますます小型化及び薄型化した半導体素子（半導体チップ）及び電子部品用のパッケージが提案されている。
【０００３】
例えば、携帯電話では高機能化により高密度実装技術が進展し、システムＬＳＩ（System Large Scale Integration）のみならず、アナログＬＳＩや電子部品でも小型化及び薄型化がめざましい。特に、複数の半導体チップを多層に積層したシステムインパッケージ（ＳＩＰ）や、ファインピッチのＢＧＡ（Ball Grid Array）に用いられる半導体チップにおいては、該半導体チップを薄くスライスすることにより、パッケージ全体の厚さを薄くする手法が知られている。
【０００４】
以下、第１の従来例に係る半導体装置について図８を参照しながら説明する。
【０００５】
図８の断面図に示すように、半導体チップ１０１が配線基板等である基板１０４の主面上にペースト材１０６を接着材として実装されている。半導体チップ１０１上のパッド電極と基板１０４上の電極とは、ワイヤボンディング工法による金線１０３により結線されて接続されている。基板１０４上の半導体チップ１０１は金線１０３を含め、所定の形状を有する金型（図示せず）を用いて封止樹脂材１０８によりモールドされている。また、基板１０４の主面と反対側の裏面上には、複数の半田ボールが配置されている。このように完成された半導体装置は、電気的な接続状態又は信号検査及び信頼性試験が行われ、良品と判定された製品は梱包して出荷される。
【０００６】
次に、図９に第２の従来例に係る半導体装置を製造方法と共に説明する。
【０００７】
まず、図９（ａ）に示すように、半導体素子１０１Ａの主面（図では下面）上に形成されたパッド電極の上に、ワイヤボンディング工法又はめっき法若しくは印刷法によって金バンプ１０９を形成する。その後、冶具１１０により、基板１０４上の電極と半導体チップ１０１上の金バンプ１０９と対向させた状態で加圧して、基板１０４上の電極と半導体チップ１０１上の金バンプ１０９とを接合する。
【０００８】
次に、図９（ｂ）に示すように、基板１０４上の半導体チップ１０１Ａを、所定の形状を有する金型を用いて封止樹脂材１０８によりモールドする。
【０００９】
なお、特許文献１に記載された半導体装置は、凹凸を有する半導体チップの表面を研磨して平坦化する構造及び工法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第９７／１０６１３号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年の電子装置の高機能化によって高密度実装技術はより一層進展している。一方、パッケージの小型化及び薄型化により、半導体チップ、基板材料及びリードフレーム材料も薄くなり、このことが、製造段階での接着又は接合による熱ストレスや内部応力が製品の信頼性に及ぼす影響を増大させる傾向にある。特に、従来数百μｍのオーダであった半導体チップは、薄化傾向により数十μｍのオーダへとその薄化が顕著となってきており、以下の様な不具合が生じる。
【００１２】
まず、半導体チップは薄くなることによりチップ自体の剛性が低下するため、薄化した後の半完成品状態にある半導体チップを工程内搬送する際に、その平坦性を維持することが難しい。このため、半導体チップと基板又はリードフレームとを接着する際に、薄化された半導体は凹凸や反りを伴い易く、両者の密着性を阻害する原因となりやすい。
【００１３】
一方、パッケージの小型化及び薄型化の要求は今後も続くことが予想されるなか、既存の製造方法及び実装方法を限界まで活用することになる。
【００１４】
ところが、特許文献１には、半導体チップの平坦性を確保する対策は施されているものの、薄化に対応した対策は採られていない。
【００１５】
本発明は、前記従来の問題を解決し、従来技術を用いつつ、薄化に伴う半導体チップの表裏面の凹凸状態に左右されることなく、基板又はリードフレーム等の搭載部材との密着性を確保できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置を、半導体チップの主面に形成された積層配線の層数を選択的に変えて、配線の層数すなわち積層配線の厚さを半導体チップの裏面に反映させることにより、半導体チップの裏面に積極的に段差部を設ける構成とする。
【００１７】
すなわち、本発明に係る半導体装置は、半導体チップの主面となる表面の配線層が厚さ方向に多く積層された部分と、少なく積層された部分とが混在した回路面を持つ。配線層のうち層数が多い部分と少ない部分との境界には微小ながら配線層の層数の違いにより段差が形成される。また、層数が多い部分が密集することによって第１のエリアとして形成される面と、層数が少ない部分が密集することによって第２のエリアとして形成される面との間にも段差が生じる。各配線層の上には絶縁保護膜が拡散プロセスによって形成され回路への物理的及び化学的ダメージから保護しているものの、該絶縁保護膜は薄いため、配線層の段差は表面に残る。
【００１８】
拡散プロセスが完了したスライス状の半導体チップは、基材となるシリコンの元の厚さが比較的に厚いため、収容されるパッケージの形態に合わせて薄くバックグラインド（スライスの裏面研削）される。このとき、前述した配線層が多い部分が密集した第１のエリアと配線層が少ない部分が密集した第２のエリアとの段差は、チップの表面でありながら、その裏面側に相対して砥石研削の機械的な加工痕跡としてバックグラインドされた裏面に転写される。すなわち、チップの裏面側においても表面の配線層のエリアと対向する位置に段差が生じる。チップの裏面に段差が生じるのは、バックグラインドを実施する際に、半導体チップの回路面側を吸着することによる。通常、回路面はバックグラインドの前に保護テープが貼られるため、回路面は吸着ステージに直接には当たることはない。しかしながら、前述したように、回路面には段差を生じているため、保護テープを介してもステージの吸着面に対して接触圧力が大きい部分と小さい部分とが生じる。
【００１９】
また、吸着時の接触圧力の差は、半導体チップ自体への歪みや撓みを生じさせる。この接触圧力の差がバックグラインド時の加工圧力の差につながり、回路面の段差がチップの裏面に転写されるメカニズムとなる。従って、前述したチップの回路面の配線層数が多いエリアと対向する裏面の領域では、バックグラインド時に発生する加工圧力が強くなるため研削量が大きくなる。一方、配線層数が少ないエリアと対向する裏面の他の領域では、加工圧力が弱くなるため研削量が少なくなって、両者は同一平面とはならず、段差が生じる。これは、バックグラインドの後に、吸着ステージによる吸着を開放した時点で顕著に現れる。このチップの裏面側に発生する段差の位置を回路面のパターンデザインを適切に行うことにより、平坦性が部分的に悪い樹脂性基板又はリードフレームとの密着性及び接合性を向上することができる。
【００２０】
本発明においては、半導体チップの裏面に究極の平面を得るのではなく、裏面にあえて凹凸面（段差）を設け、該凹凸面の位置を積極的に制御する。
【００２１】
具体的に、本発明に係る第１の半導体装置は、主面に形成された半導体素子と、複数の配線が主面上にそれぞれ積層されて形成された第１の配線層及び第２の配線層とを有する半導体チップからなり、第１の配線層は第２の配線層よりも多くの配線層を有し且つ主面の周縁部に第２の配線層を囲むように形成されており、半導体チップにおける主面と対向する裏面には、第１の配線層と対向する第１の領域と第２の配線層と対向する第２の領域とからなる段差部が形成されていることを特徴とする。
【００２２】
第１の半導体装置によると、第１の配線層は第２の配線層よりも多くの配線層を有し且つ主面の周縁部に第２の配線層を囲むように形成されており、半導体チップにおける主面と対向する裏面には、第１の配線層と対向する第１の領域と第２の配線層と対向する第２の領域とからなる段差部が形成されている。従って、段差部はチップの主面と裏面とで中心部と外周部との間で環状に存在し、チップの主面側で凹状となり、チップの裏面側で凸状となる。この場合は、半導体チップは、チップの全体的な密着性よりもチップの中心部における密着性に重点を置くのに適した接合性を確保することできる。これにより、例えば、ペーストとリードフレームとの接着中におけるペースト内部の気泡の排出が容易となり、また、主面の中心部にバンプ電極が設けられた半導体チップのフリップチップボンドの接続に有効となる。
【００２３】
本発明に係る第２の半導体装置は、主面に形成された半導体素子と、複数の配線が主面上にそれぞれ積層されて形成された第１の配線層及び第２の配線層とを有する半導体チップからなり、第１の配線層は第２の配線層よりも多くの配線層を有し且つ周囲を第２の配線層に囲まれるように形成されており、半導体チップにおける主面と対向する裏面には、第１の配線層と対向する第１の領域と第２の配線層と対向する第２の領域とからなる段差部が形成されていることを特徴とする。
【００２４】
第２の半導体装置によると、第１の配線層は第２の配線層よりも多くの配線層を有し且つその周囲を第２の配線層に囲まれるように形成されており、半導体チップにおける主面と対向する裏面には、第１の配線層と対向する第１の領域と第２の配線層と対向する第２の領域とからなる段差部が形成されている。従って、段差部はチップの主面と裏面とで中心部と外周部との間で環状に存在し、チップの主面側で凸状となり、チップの裏面側で凹状となる。この場合も、半導体チップは、チップの全体的な密着性よりもチップの周縁部における密着性に重点を置くのに適した接合性を確保することできる。これにより、例えば、チップの主面の周縁部にバンプ電極が設けられた半導体チップのフリップチップボンドの接続に有効となる。
【００２５】
第２の半導体装置において、第１の配線層は、第２の配線層の上にそれぞれが互いに間隔をおいて形成された複数の島状に配置されていてもよい。
【００２６】
このようにすると、半導体チップの主面が凹凸状の連続面となり、チップの裏面の対向する領域は凸凹状の連続面となる。この場合、半導体チップは、全体的な密着性に重点を置くのに適した接合性を確保することができる。これにより、例えば、半導体チップの主面の全面にエリア状バンプ電極が設けられたフリップチップボンドの接続に有効となり、半導体チップには超多ピン系ＢＧＡを用いることができる。
【００２７】
第１又は第２の半導体装置において、段差部は、第２の領域が第１の領域から裏面と垂直な方向に突き出すことにより形成されている。
【００２８】
本発明に係る半導体装置の製造方法は、本発明に係る半導体装置の製造方法であって、半導体チップにおける主面の上に保護膜を貼る工程と、保護膜を貼る工程よりも後に、半導体チップを保護膜と共に吸着して固定する工程と、固定された半導体チップにおける裏面を機械的に研磨することにより、段差部を形成する工程とを備えていることを特徴とする。
【００２９】
本発明の半導体装置の製造方法によると、半導体チップの裏面に段差部を確実に形成することができるため、薄化に伴う半導体チップの表裏面の凹凸状態に左右されることなく、基板又はリードフレーム等の搭載部材との密着性を確保することができる。
【００３０】
一般に、半導体チップの裏面に究極の平坦性を持たせるには、チップの表面自体が究極の平坦性を持たなければならず、このことは技術的にもコスト的にも困難を極める。しかしながら、本発明のように、部分的な平坦性を積極的に制御する配線層を設けることにより、安価で安定した部分的な平坦性と搭載部材に対する安定的な接着性及び密着性を実現することが可能となる。なお、積層された配線層は電気的に有効又は無効は問わず、ダミー配線であっても構わない。これにより、所望の位置に所望のサイズの段差部を適切に設けることが可能となる。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、半導体チップにおける基板又はリードフレーム等の搭載部材との接着性及び接合性が向上するため、搭載部材の凹凸状態に追従した高信頼性の接着面や接合面を得ることができる。
【図面の簡単な説明】
【００３２】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の実装方法を示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の実装方法を示す工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の実装方法を示す工程順の断面図である。
【図８】第１の従来例に係る半導体装置の要部を示す断面図である。
【図９】（ａ）及び（ｂ）は第２の従来例に係る半導体装置の実装方法を示す工程順の断面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１（ａ）及び図１（ｂ）を参照しながら説明する。
【００３４】
図１（ａ）及び図１（ｂ）に示すように、半導体チップ１Ａの主面（回路面）上には、第１の配線層２Ａと第２の配線層２Ｂとが形成されている。
【００３５】
第２の配線層２Ｂは回路面上のほぼ全面に形成され、第１の配線層２Ａは、第２の配線層２Ｂの上で且つその周縁部の上に選択的に形成されている。これにより、回路面上には、第１の配線層２Ａが高く、第２の配線層２Ｂが低い第１の段差部２ａが形成される。
【００３６】
また、第１の配線層２Ａの上には、複数のパッド電極９が互いに間隔をおいて形成されている。
【００３７】
さらに、第１の実施形態においては、半導体チップ１Ａにおける回路面と対向する裏面上に、第１の配線層２Ａと対向する第１の領域と第２の配線層２Ｂの中央部分と対向する第２の領域とによって、該第２の領域の方が高い第２の段差部２ｂが形成されている。すなわち、半導体チップ１Ａの裏面に設けられた第２の段差部２ｂによって裏面の中央部が下方に凸状に形成されている。
【００３８】
図２（ａ）に示すように、半導体チップ１Ａの裏面と配線基板等の基板４の上に塗布されたペースト材６を接着剤として実装する。このとき、ペースト材６の内部にはボイド６ａが含まれる場合がある。
【００３９】
しかしながら、図２（ｂ）に示すように、第１の実施形態においては、半導体チップ１Ａの裏面の中央部が凸状に形成されているため、半導体チップ１Ａの裏面の中央部と基板４との間のペースト材６の厚さは、半導体チップ１Ａの裏面の周縁部よりも先に薄くなる。その結果、ペースト材６の内部のボイド６ａは半導体チップ１Ａの下側から側面に排出されやすくなる。これは、接着層であるペースト材６の厚さが薄くなることによる圧力の増大と単位断面面積当たりの流体速度の増加との効果を利用した物理現象（ベルヌイの定理）である。
【００４０】
なお、基板４の表面状態は、第１の実施形態を説明するにあたり平坦面として説明したが、緩やかな反り又は小さな凹凸が存在していてもよい。
【００４１】
以下、前記のように構成された半導体チップ１Ａの製造方法について図３（ａ）〜図３（ｄ）を参照しながら説明する。なお、ここでは、半導体チップ１Ａの単体を図示しているが、拡散プロセス完了後のスライス状態であっても同様である。
【００４２】
まず、図３（ａ）に示すように、主面（回路面）に、所望の半導体素子（図示せず）、第１の配線層２Ａ及び第２の配線層２Ｂが形成された半導体チップ１Ａを用意する。
【００４３】
次に、図３（ｂ）に示すように、この状態での半導体チップ１Ａの厚さは８００μｍ程度であり、収容されるパッケージの形態によっては、まだ十分に厚い。このため、半導体チップ１Ａの裏面を研削によって薄くする必要がある。この際、半導体チップ１Ａの回路面を吸着して保持するために、あらかじめ保護シート１３を回路面の全面に貼り付けて、回路面の機械的な損傷及び研削汚れから保護する。
【００４４】
次に、図３（ｃ）に示すように、吸着ステージ１２の上に、回路面が保護シート１３によって覆われた半導体チップ１Ａを保護シート１３を介して真空吸着する。通常、吸着ステージ１２は多孔質（ポーラス）状に構成され、且つその吸着力は強力である。このとき、半導体チップ１Ａの回路面に凹凸（第１の段差部２ａ）があり、わずかでも吸着ステージ１２との間に隙間があると吸着の圧力によって半導体チップ１Ａ自体が変形して撓む。この撓んだ状態のままバックグラインド装置１１によって機械的な加工を施す。その後、半導体チップ１Ａの研削が終了し、半導体チップ１Ａが吸着ステージ１２から開放されると、該半導体チップ１Ａの撓みによる変形が元に戻る。すなわち、真空吸着時には平坦であった研削面は、半導体チップ１Ａの裏面側が凸状となるようにその変形が元に戻ることから、図１（ｂ）に示すように、半導体チップ１Ａの裏面には第２の段差部２ｂが形成される。
【００４５】
次に、図３（ｄ）に示すように、保護シート１３を半導体チップ１Ａから剥がすことにより、一連の製造フローが完了する。
【００４６】
ところで、半導体チップ１Ａは、研削後の厚さが薄い程、回路面の凹凸の影響を受けやすく、半導体チップ１Ａの裏面に生じる第２の段差部２ｂの高さも大きくなる傾向にある。また、保護シート１３の厚さを薄くすると、第２の段差部２ｂの高さも大きくすることができる。なお、保護シート１３の厚さを厚くすると、回路面の凹凸が吸収されやすく、また、保護シート１３の材質を軟らかくすることによっても凹凸が吸収されやすくなって研削精度が低下するため、半導体チップ１Ａの薄化には適さない。
【００４７】
また、半導体チップ１Ａを研削した後に、化学的手法によるウエットエッチ又は物理的手法によるドライエッチによって研削ダメージを除去しても、本製造方法の効果は維持される。
【００４８】
以上説明したように、本実施形態に係る半導体チップ１Ａの裏面研削方法によると、回路面上に設けた第１の段差部２ａを所望の位置に配置して、半導体チップ１Ａの裏面に第２の段差部２ｂを吸着及び研磨によって自己整合的に形成することにより、半導体チップ１Ａの裏面と基板４又はリードフレームとの接着を高い精度と安定した荷重で実装することができる。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図４（ａ）及び図４（ｂ）を参照しながら説明する。
【００５０】
図４（ａ）及び図４（ｂ）に示すように、半導体チップ１Ｂの主面（回路面）上には、第１の配線層２Ｃと第２の配線層２Ｂとが形成されている。
【００５１】
第２の配線層２Ｂは回路面上の全面に形成され、第１の配線層２Ｃは、第２の配線層２Ｂの上で且つその中央部の上に選択的に形成されている。これにより、回路面上には、第１の配線層２Ｃが高く、第２の配線層２Ｂが低い第１の段差部２ａが形成される。
【００５２】
さらに、第２の実施形態においては、半導体チップ１Ｂにおける回路面と対向する裏面上に、第１の配線層２Ｃと対向する第１の領域と第２の配線層２Ｂの周縁部分と対向する第２の領域とによって、第２の領域の方が高い第２の段差部２ｂが形成されている。すなわち、半導体チップ１Ｂの裏面に設けられた第２の段差部２ｂによって裏面の中央部が凹状に形成されている。
【００５３】
また、第２の配線層２Ｂの上には、複数のパッド電極９が互いに間隔をおいて形成されている。
【００５４】
次に、第２の実施形態に係る半導体チップ１Ｂの実装方法について図５（ａ）及び図５（ｂ）を参照しながら説明する。
【００５５】
まず、図５（ａ）に示すように、半導体チップ１Ｂの主面上の各パッド電極（図示せず）の上に、金バンプ１５をそれぞれ形成する。
【００５６】
次に、図５（ｂ）に示すように、半導体チップ１Ｂの裏面を治具１０により保持しながら、基板４の主面に形成された各ランド１６と各金バンプ１５とを圧着して接合する。
【００５７】
このとき、第２の実施形態に係る半導体チップ１Ｂの裏面は、中央部が凹状となっているため、治具１０は、半導体チップ１Ｂにおけるパッド電極９が形成された領域の裏面と密着する。従って、この冶具１０との密着状態が金バンプ１５への加重を均一にするので、各金バンプ１５と基板４に設けられた各ランド１６との接合状態が安定し且つ強固となる。
【００５８】
なお、基板４の表面状態は平坦面として説明したが、緩やかな反り又は小さな凹凸が存在していてもよい。
【００５９】
第２の実施形態に係る半導体チップ１Ｂの裏面に第２の段差部２ｂを形成する方法は、第１の実施形態で説明した方法と同一である。すなわち、半導体チップ１Ｂの回路面に保護シート１３を貼った後、吸着ステージ１２の上に半導体チップ１Ｂの回路面側を吸着して保持する。この状態で半導体チップ１Ｂの裏面をバックグラインド装置１１で研削し、その後、保護シート１３を剥がす。
【００６０】
このように、半導体チップ１Ｂの裏面に第２の段差部２ｂを吸着及び研磨によって自己整合的に形成することにより、半導体チップ１Ｂの回路面のパッド電極９上に設けた金バンプ１５と基板４との接合を高い精度と安定した荷重で実装することができる。
【００６１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図６（ａ）及び図６（ｂ）を参照しながら説明する。
【００６２】
図６（ａ）及び図６（ｂ）に示すように、半導体チップ１Ｃの主面（回路面）上には、第１の配線層２Ｄと第２の配線層２Ｂとが形成されている。
【００６３】
第２の配線層２Ｂは回路面上のほぼ全面に形成され、第１の配線層２Ｄは、第２の配線層２Ｂの上に複数の島状に分割されて、例えば行列状に形成されている。これにより、回路面上には、第１の配線層２Ｄが高く、第２の配線層２Ｂが低い、複数の第１の段差部２ａが形成される。
【００６４】
さらに、第３の実施形態においては、半導体チップ１Ｃにおける回路面と対向する裏面上に、第１の配線層２Ｄと対向する第１の領域と第２の配線層２Ｂのみと対向する第２の領域とによって、第２の領域の方が高い第２の段差部２ｂが形成されている。すなわち、半導体チップ１Ｃの裏面に設けられた複数の第２の段差部２ｂによって半導体チップ１Ｃの裏面には、複数の凹凸状が行列状に形成されている。
【００６５】
次に、第３の実施形態に係る半導体チップ１Ｃの実装方法について図７（ａ）及び図７（ｂ）を参照しながら説明する。
【００６６】
まず、図７（ａ）に示すように、半導体チップ１Ｃの主面上の各パッド電極（図示せず）の上に、それぞれ金バンプ１５を形成する。
【００６７】
次に、図７（ｂ）に示すように、半導体チップ１Ｃの裏面を治具１０により保持しながら、基板４の主面に形成された各ランド１６と各金バンプ１５とを圧着して接合する。
【００６８】
このとき、第３の実施形態に係る半導体チップ１Ｃの裏面は、各金バンプ１５が形成された領域との対向部分が凸状となっている。このため、治具１０は、半導体チップ１Ｃにおける各金バンプ１５が形成された領域の裏面と密着する。従って、この冶具１０との密着状態が金バンプ１５への加重を均一にするので、各金バンプ１５と基板４に設けられた各ランド１６との接合状態が安定し且つ強固となる。
【００６９】
なお、基板４の表面状態は平坦面として説明したが、緩やかな反り又は小さな凹凸が存在していてもよい。
【００７０】
第３の実施形態に係る半導体チップ１Ｃの裏面に第２の段差部２ｂを形成する方法も、第１の実施形態で説明した方法と同一である。すなわち、半導体チップ１Ｃの回路面に保護シート１３を貼った後、吸着ステージ１２の上に半導体チップ１Ｃの回路面側を吸着して保持する。この状態で半導体チップ１Ｃの裏面をバックグラインド装置１１で研削し、その後、保護シート１３を剥がす。
【００７１】
このように、半導体チップ１Ｃの裏面に第２の段差部２ｂを吸着及び研磨によって自己整合的に形成することにより、半導体チップ１Ｃの回路面のパッド電極９上に設けた金バンプ１５と基板４との接合を高い精度と安定した荷重で実装することができる。
【産業上の利用可能性】
【００７２】
本発明に係る半導体装置及びその製造方法は、半導体チップにおける基板又はリードフレーム等の搭載部材との接着性及び接合性が向上するため、搭載部材の凹凸状態に追従した高信頼性の接着面や接合面を得ることができ、半導体チップを基板又はリードフレームに実装する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００７３】
１Ａ  半導体チップ
１Ｂ  半導体チップ
１Ｃ  半導体チップ
２Ａ  第１の配線層
２Ｂ  第２の配線層
２Ｃ  第１の配線層
２Ｄ  第１の配線層
２ａ  第１の段差部
２ｂ  第２の段差部
４    基板
６    ペースト材
６ａ  ボイド
９    パッド電極
１０  治具
１１  バックグラインド装置
１２  吸着ステージ
１３  保護シート（保護膜）
１５  金バンプ
１６  ランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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