(57)【要約】【課題】光電変換部の面積を縮小することなく、光電変換部から電荷電圧変換部への信号電荷の転送性を改善することができる仕組みを提供する。【解決手段】本発明の固体撮像装置は、光電変換部に蓄積された信号電荷を電荷電圧変換部２６に転送する転送ゲート３２と、電荷電圧変換部２６で生成された信号電圧を出力するための配線４２と、電荷電圧変換部２６と配線４２との電気的な接続を中継する中継電極３８とを備える。中継電極３８は、電荷電圧変換部２６に電気的に接続するコンタクト部３８ｃと、プラグ４１を介して配線４２に電気的に接続するコンタクト部３８ｆと、転送ゲート３２の上面に絶縁膜３５を介して対向することにより当該転送ゲート３２と容量的に結合する容量結合部３８ａ，３８ｂとを有する。【選択図】図４
2011014808.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する
固体撮像装置。
【請求項２】
前記中継電極の第１のコンタクト部は、前記電荷電圧変換部を構成する不純物領域の内側に形成されている
請求項１記載の固体撮像装置。
【請求項３】
隣接する２つの画素を単位として当該２つの画素間で１つの電荷電圧変換部を共有してなり、
前記光電変換部は、前記２つの画素のうち一方の画素に対応する第１の光電変換部と他方の画素に対応する第２の光電変換部を有し、
前記転送ゲートは、前記第１の光電変換部に対応する第１の転送ゲートと前記第２の光電変換部に対応する第２の転送ゲートとを有し、
前記電荷電圧変換部は、前記第１の転送ゲートと前記第２の転送ゲートとの間に形成され、
前記中継電極の前記容量結合部は、前記第１の転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該第１の転送ゲートと容量的に結合する第１の容量結合部と、前記第２の転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該第２の転送ゲートと容量的に結合する第２の容量結合部とを有する
請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１の転送ゲートと前記第２の転送ゲートの間に、前記中継電極の第２のコンタクト部を取り囲む状態で、サイドウォール部が環状に形成されている
請求項３記載の固体撮像装置。
【請求項５】
入射光に応じた信号電荷を生成して蓄積する光電変換部と、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートとを有する半導体基板上に、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する中継電極を形成する工程と、
前記電荷電圧変換部で生成された信号電荷を出力するための配線に電気的に接続する第２のコンタクト部を前記中継電極の上面に形成する工程と
を有する固体撮像装置の製造方法。
【請求項６】
前記電荷電圧変換部を構成する不純物領域の内側に、前記中継電極の第１のコンタクト部を形成する
請求項５記載の固体撮像装置の製造方法。
【請求項７】
前記ゲート電極の上面を露出させた状態で前記ゲート電極の側面部にサイドウォール部を形成した後、前記ゲート電極の上面を覆う状態で前記絶縁膜を形成する
請求項５又は６記載の固体撮像装置の製造方法。
【請求項８】
前記ゲート電極の側面部にサイドウォール部を形成した後、当該サイドウォール部を用いたセルフアラインプロセスにて前記中継電極の第１のコンタクト部を形成する
請求項５又は６記載の固体撮像装置の製造方法。
【請求項９】
前記半導体基板上で隣り合う２つの前記転送ゲートの間に、前記中継電極の第１のコンタクト部を形成すべき領域を取り囲むように環状のサイドウォール部を形成した後、当該サイドウォール部を用いたセルフアラインプロセスにて前記中継電極の第１のコンタクト部を形成する
請求項５又は６記載の固体撮像装置の製造方法。
【請求項１０】
前記環状のサイドウォール部を注入マスクに用いたイオン注入法により前記半導体基板に不純物を導入して前記電荷電圧変換部を形成する
請求項９記載の固体撮像装置の製造方法。
【請求項１１】
入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する
固体撮像装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の製造方法及び電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳ(Complementary Metal Oxide Semiconductor)プロセスを用いて作製されるイメージセンサ（以下、「ＣＭＯＳイメージセンサ」）は、さまざまな電子機器に用いられている。ＣＭＯＳイメージセンサでは、フォトダイオードに蓄積された信号電荷を、ポテンシャルの差を利用して、フローティングディフュージョン部（以下、「ＦＤ部」とも記す）に転送する仕組みになっている。また、フォトダイオードからＦＤ部への信号電荷の転送は、両者の間に介在する転送トランジスタのゲート電極（以下、「転送ゲート」とも記す）に電圧を印加して転送トランジスタをオンすることにより行なわれる仕組みになっている。
【０００３】
近年、ＣＭＯＳイメージセンサは、高解像度化のためにユニットセルが縮小され画素数が多くなる方向に進んでいる。しかし、ユニットセルの縮小は、フォトダイオードの面積の縮小をもたらし、飽和信号量の低下を招く。そこで、飽和信号量を増加させるために、フォトダイオードのポテンシャルを深くすることが行なわれている。ただし、フォトダイオードのポテンシャルを深くすると、フォトダイオードとＦＤ部のポテンシャルの差が小さくなる。このため、フォトダイオードからＦＤ部に信号電荷が転送されにくくなり、転送残りが生じやすくなる。
【０００４】
従来においては、転送ゲートと電気的に導通する容量結合電極を設け、この容量結合電極をＦＤ部と容量的に結合させた固体撮像装置が提案されている（特許文献１を参照）。この従来技術によれば、転送ゲートに電圧を印加して転送トランジスタをオンしたときに、容量結合電極による容量結合によってＦＤ部のポテンシャルが深くなる。このため、フォトダイオードからＦＤ部に信号電荷が転送されやすくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３５６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上記従来技術においては、転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域をＦＤ部まで拡大して容量結合電極を形成したりしている。このため、容量結合電極を形成するための領域をレイアウト的に別途確保する必要があり、その分だけフォトダイオードの面積が小さくなるという欠点がある。
【０００７】
本発明の目的は、光電変換部の面積を縮小することなく、光電変換部から電荷電圧変換部への信号電荷の転送性を改善することができる仕組みを提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る固体撮像装置は、
入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する。
【０００９】
上記構成の固体撮像装置においては、転送ゲートに電圧を印加したときに、中継電極を介して電荷電圧変換部に電圧が作用する。そして、この電圧の作用により、電荷電圧変換部のポテンシャルが深くなる。このため、光電変換部と電荷電圧変換部とのポテンシャル差を拡大し、信号電荷の転送性を改善することが可能となる。また、中継電極の一部を、転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向させることにより、当該対向部分を容量結合部としている。このため、転送ゲートと中継電極とを容量的に結合させるための領域を、従来のように転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域を電荷電圧変換部まで拡大して容量結合電極を形成したりして、レイアウト的に別途確保する必要がない。
【００１０】
本発明に係る固体撮像装置の製造方法は、
入射光に応じた信号電荷を生成して蓄積する光電変換部と、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートとを有する半導体基板上に、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する中継電極を形成する工程と、
前記電荷電圧変換部で生成された信号電荷を出力するための配線に電気的に接続する第２のコンタクト部を前記中継電極の上面に形成する工程と
を有する。
【００１１】
本発明に係る固体撮像装置の製造方法においては、電荷電圧変換部と配線との電気的な接続を、第１のコンタクト部及び第２のコンタクト部を有する中継電極で中継するとともに、この中継電極の一部を容量結合部として転送ゲートに容量的に結合した構造が得られる。かかる構造の固体撮像装置においては、転送ゲートに電圧を印加したときに、中継電極を介して電荷電圧変換部に電圧が作用する。そして、この電圧の作用により、電荷電圧変換部のポテンシャルが深くなる。このため、光電変換部と電荷電圧変換部とのポテンシャル差を拡大し、信号電荷の転送性を改善することが可能となる。また、中継電極の一部を、転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向させることにより、当該対向部分を容量結合部としている。このため、転送ゲートと中継電極とを容量的に結合させるための領域を、従来のように転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域を電荷電圧変換部まで拡大して容量結合電極を形成したりして、レイアウト的に別途確保する必要がない。
【発明の効果】
【００１２】
本発明によれば、光電変換部の面積を縮小することなく、光電変換部から電荷電圧変換部への信号電荷の転送性を改善することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。
【図２】複数画素共有構造を採る画素回路の一例を示す回路図である。
【図３】本発明の第１の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。
【図４】図３のＡ−Ａ′断面図である。
【図５】図３のＢ−Ｂ′断面図である。
【図６】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図７】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図８】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図９】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１０】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１１】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１２】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１３】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１４】本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１５】比較例となる固体撮像装置の構成を示す図である。
【図１６】本発明の構成と比較例の構成でそれぞれ転送ゲートに電圧を印加したときのポテンシャルの違いを示す模式図である。
【図１７】本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。
【図１８】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図１９】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２０】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２１】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２２】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２３】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２４】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２５】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２６】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２７】本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図２８】本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。
【図２９】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３０】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３１】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３２】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３３】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３４】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３５】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３６】本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図３７】本発明の第４の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。
【図３８】図３７のＡ−Ａ′断面図である。
【図３９】図３８のＢ−Ｂ′断面図である。
【図４０】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４１】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４２】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４３】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４４】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４５】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４６】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４７】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４８】本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。
【図４９】本発明が適用される電子機器の一例となる撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。
【００１５】
本発明の実施の形態については、以下の順序で説明する。
１．本発明が適用される固体撮像装置
２．複数画素共有構造を採る画素回路
３．第１の実施の形態
４．第２の実施の形態
５．第３の実施の形態
６．第４の実施の形態
７．電子機器への適用例
【００１６】
＜１．本発明が適用される固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作成されたイメージセンサである。
【００１７】
本適用例に係るＣＭＯＳイメージセンサ１０は、チップ状の半導体基板１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ半導体基板１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部（垂直駆動部）１３、カラム処理部１４、列走査部（水平駆動部）１５及びシステム制御部１６が設けられている。
【００１８】
画素アレイ部１２には、光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。光電変換部は、入射光に応じた信号電荷を生成して蓄積するものである。単位画素の具体的な構成については後述する。
【００１９】
画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向に沿って配線され、画素列ごとに垂直信号線１８が垂直方向に沿って配線されている。ここで記述する水平方向とは、行方向（１つの画素行を構成する画素の配列方向）をいい、垂直方向とは、列方向（１つの画素列を構成する画素の配列方向）をいう。画素駆動線１７は、画素から信号を読み出す駆動を行なう駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
【００２０】
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時又は行単位等で駆動する画素駆動部である。この行走査部１３の具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃き出し走査系の２つの走査系を有する構成となっている。
【００２１】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃き出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査を行なう。
【００２２】
この掃き出し走査系による掃き出し走査により、読み出し行の単位画素の光電変換部から不要な電荷が掃き出されることで、当該光電変換部がリセットされる。そして、この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行なわれる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。
【００２３】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
【００２４】
行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行なうとともに、信号処理後の画素信号を一時的に保持する。
【００２５】
具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行なう。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
【００２６】
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通して半導体基板１１の外部へ伝送される。
【００２７】
システム制御部１６は、半導体基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４及び列走査部１５などの周辺回路部の駆動制御を行なう。
【００２８】
＜２．複数画素共有構造を採る画素回路＞
図２は、複数画素共有構造を採る画素回路の一例を示す回路図である。ここでは、一例として、本来は一画素ごとに設けられる構成要素の少なくともＦＤ（フローティングディフュージョン）部を、近接する複数の画素、例えば同一画素列に属し、互いに隣接する縦２画素間で共有する「２画素共有構造」について説明する。ただし、本発明はこれに限らず、例えば、一画素ごとにＦＤ部を設けた構造にも適用可能である。
【００２９】
２画素共有構造を採る画素回路では、例えば同一画素列に属し、互いに隣接する縦２画素２０−１，２０−２を単位として、これら２画素間で１つのＦＤ部２６を共有する構成となっている。近接する複数の画素間での共通化に当たっては、同一画素列で共通化した方が、各画素からの信号読み出しのタイミング制御が容易である。ＦＤ部２６は、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部として設けられたものである。
【００３０】
単位となる２つの画素２０−１，２０−２は、光電変換部として設けられたフォトダイオード２１−１，２１−２をそれぞれ有している。転送トランジスタ２２−１は、フォトダイオード２１−１のカソード電極とＦＤ部２６との間に接続されている。フォトトランジスタ２１−１のアノード電極は接地されている。転送トランジスタ２２−１のゲート電極（以下、「転送ゲート」とも記す）には、前述した行走査部１３から転送パルスＴＲＧ１が選択的に与えられる。転送パルスＴＲＧ１が与えられると、転送トランジスタ２２―１はオン状態となって、フォトダイオード２１−１で光電変換されて蓄積された信号電荷（ここでは、光電子）をＦＤ部２６に転送する。
【００３１】
一方、転送トランジスタ２２−２は、フォトダイオード２１−２のカソード電極とＦＤ部２６との間に接続されている。フォトトランジスタ２１−２のアノード電極は接地されている。転送トランジスタ２２−２のゲート電極（以下、「転送ゲート」とも記す）には、前述した行走査部１３から転送パルスＴＲＧ２が選択的に与えられる。転送パルスＴＲＧ２が与えられると、転送トランジスタ２２―２はオン状態となって、フォトダイオード２１−２で光電変換されて蓄積された信号電荷（ここでは、光電子）をＦＤ部２６に転送する。
【００３２】
リセットトランジスタ２３は、リセット線にゲート電極が、電源Ｖｄｄにドレイン電極が、ＦＤ部２６にソース電極がそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、フォトダイオード２１−１又は２１−２からの信号電荷の転送に先立って、前述した行走査部１３からリセットパルスＲＳＴが選択的に与えられる。リセットパルスＲＳＴが与えられると、リセットトランジスタ２３はオン状態となって、ＦＤ部２６の電荷を電源Ｖｄｄに捨てることによってＦＤ部２６をリセットする。
増幅トランジスタ２４は、ＦＤ部２６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ２５にソース電極がそれぞれ接続されている。増幅トランジスタ２４は、リセットトランジスタ２３によるリセット後のＦＤ部２６から出力される信号電圧に基づく電位を選択トランジスタ２５に出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２−１又は２２−２による電荷転送後のＦＤ部２６の電位を選択トランジスタ２５に出力する。増幅トランジスタ２４が出力する電位は、ＦＤ部２６の電荷に応じた電位となる。
【００３３】
選択トランジスタ２５は、選択線にゲート電極が、増幅トランジスタ２４のソース電極にドレイン電極が、垂直信号線１８にソース電極がそれぞれ接続されている。選択トランジスタ２５のゲート電極には、前述した行走査部１３から選択パルスＳＥＬが選択的に与えられる。選択パルスＳＥＬが与えられると、選択トランジスタ２５はオン状態となる。
【００３４】
選択トランジスタ２５に選択パルスＳＥＬが与えられるタイミングは、増幅トランジスタ２４が上記リセット後のＦＤ部２６の信号電圧に基づく電位を出力している第１の期間と、増幅トランジスタ２４が上記電荷転送後のＦＤ部２６の信号電圧に基づく電位を出力している第２の期間となる。このため、選択トランジスタ２５は、第１の期間でオン状態になると、増幅トランジスタ２４から出力されるリセット後のＦＤ部２６の信号電圧に基づく電位をリセットレベルとして垂直信号線１８に出力する。また、選択トランジスタ２５は、第２の期間でオン状態になると、増幅トランジスタ２４から出力される電荷転送後のＦＤ部２６の信号電圧に基づく電位を信号レベルとして垂直信号線１８に出力する。
【００３５】
なお、ここでは、転送トランジスタ２２−１，２２−２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５の各々をｎチャネル型ＭＯＳトランジスタで構成しているが、これに限らず、ｐチャネル型ＭＯＳトランジスタで構成してもよい。
【００３６】
＜３．第１の実施の形態＞
（固体撮像装置の構成）
図３は本発明の第１の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。また、図４は図３のＡ−Ａ′断面図であり、図５は図３のＢ−Ｂ′断面図である。なお、図３においては、説明の便宜上、配線層を省略している。
【００３７】
フォトダイオード２１−１，２１−２は、垂直方向に所定の間隔をあけて隣り合う状態に配置されている。各々のフォトダイオード２１−１，２１−２は、ＦＤ部２６とともに、上記半導体基板１１のｐ型のウェル領域３１に形成されている。ウェル領域３１は、半導体基板１１の表面型にｐ型の不純物を導入することにより形成されるものである。半導体基板１１は、例えば、シリコン基板を用いて構成されるものである。
【００３８】
フォトダイオード２１−１，２１−２は、それぞれ、半導体基板１１（ウェル領域３１）の表層部分にｎ型の不純物を拡散させた不純物領域を有するｐｎ接合フォトダイオードや、ｎ型の不純物を拡散させたｎ型不純物領域の上層にｐ型の不純物を拡散させたｐ型不純物領域を形成してなるｐｎｐ型の埋め込みフォトダイオードで構成されている。
【００３９】
ＦＤ部２６は、垂直方向で２つのフォトダイオード２１−１，２１−２の間に形成されている。ＦＤ部２６は、フォトダイオード２１−１，２１−２と並んで半導体基板１１（ウェル領域３１）の表層部分に形成されている。ＦＤ部２６は、フォトダイオード２１−１，２１−２との間にポテンシャルの差をもたせるために、フォトダイオード２１−１，２１−２のｎ型不純物領域よりも高い濃度でｎ型の不純物を拡散させたｎ+型不純物領域によって構成されている。
【００４０】
半導体基板１１を平面的に見て、フォトダイオード２１−１とＦＤ部２６との間には、転送ゲート３２−１が形成され、フォトダイオード２１―２とＦＤ部２６との間には転送ゲート３２−２が形成されている。転送ゲート３２―１はフォトダイオード２１―１に隣接して設けられ、転送ゲート３２−２はフォトダイオード２１―２に隣接して設けられている。転送ゲート３２―１は、フォトダイオード２１−１に蓄積された信号電荷をＦＤ部２６に転送するもので、前述した転送トランジスタ２２−１のゲート電極に相当する。転送ゲート３２―２は、フォトダイオード２１―２に蓄積された信号電荷をＦＤ部２６に転送するもので、前述した転送トランジスタ２２−２のゲート電極に相当する。
【００４１】
転送ゲート３２―１，３２−２には、それぞれに対応する読み出し線（不図示）を介して、上記転送パルスＴＲＧ１，ＴＲＧ２による電圧が印加される。転送ゲート３２−１上には、これに対応する読み出し線との電気的な接続のためのコンタクト部３３−１が設けられ、転送ゲート３２−２上にも、これに対応する読み出し線との電気的な接続のためのコンタクト部３３−２が設けられている。
【００４２】
転送ゲート３２−１，３２−２と半導体基板１１（ウェル領域３１）との間にはゲート絶縁膜３４が形成されている。ゲート絶縁膜３４は、例えば、熱酸化によって半導体基板（シリコン基板）１１の表面に薄膜状に形成される酸化シリコン膜によって構成される。転送ゲート３２―１，３２−２の各々の側面及び上面は、絶縁膜３５によって覆われている。また、転送ゲート３２−１，３２−２の間のＦＤ部２６の表面も絶縁膜３５で覆われている。さらに、垂直方向で隣り合う転送ゲート３２−１，３２−２の相対向する側の側面部には、それぞれ絶縁膜３５を介してサイドウォール部３６−１，３６−２が形成されている。サイドウォール部３６―１，３６−２は、例えば、窒化シリコンを用いて形成されている。
【００４３】
転送ゲート３２―１，３２―２は、垂直方向に間隔をあけて隣り合わせに配置されている。半導体基板１１を平面的に見て、ＦＤ部２６及び転送ゲート３２―１，３２−２が形成されている領域内には、中継電極３８が設けられている。中継電極３８は、ＦＤ部２６と後述する配線４２との電気的な接続を中継するものである。中継電極３８は、垂直方向で隣り合う転送ゲート３２−１，３２−２のサイドウォール部３６の間の領域を導電性の材料で埋め込むように形成されている。中継電極３８は、導電性の材料として、例えば、多結晶シリコンを用いて形成されている。中継電極３８を多結晶シリコンで形成すると、中継電極３８を形成する際の埋め込み性や加工性、さらには中継電極３８と半導体基板１１（ＦＤ部２６）とのコンタクト性が良好なものとなる。
【００４４】
ここで、半導体基板１１の厚み方向で、半導体基板１１に近い側を下側、半導体基板１１から遠い側を上側と定義する。そうした場合、中継電極３８の上側の部分は、平面視四角形（矩形）に形成されている。フォトダイオード２１−１，２１−２の並び方向における中継電極３８の寸法は、フォトダイオード２１−１，２１−２間の間隔とほぼ同じ寸法に設定されている。そして、フォトダイオード２１−１，２１−２の並び方向における中継電極３８の一方の端辺は、フォトダイオード２１−１の形成領域を区画する矩形領域の一辺に沿う（重なる）位置に配置され、同方向における中継電極３８の他方の短辺は、フォトダイオード２１−２の形成領域を区画する矩形領域の一辺に沿う（重なる）位置に配置されている。
【００４５】
フォトダイオード２１−１，２１−２の並び方向に交差（直交）する方向の中継電極３８の寸法は、同方向の転送ゲート３２−１，３２−１の寸法よりも小さく設定されている。また、転送ゲート３２−１，３２−２の上方では、コンタクト部３３−１，３３−２と位置をずらした状態で中継電極３８が配置されている。
【００４６】
中継電極３８の上側の一部は、転送ゲート３２―１の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−１と容量的に結合する容量結合部３８ａを構成している。また、中継電極３８の上側の他部は、転送ゲート３２−２の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−２と容量的に結合する容量結合部３８ｂを構成している。
【００４７】
中継電極３８の容量結合部３８ａは、転送ゲート３２−１の上面を覆う絶縁膜３５の上に乗り上げるように重なっており、その重なった部分が転送ゲート３２−１と容量的に結合している。また、中継電極３８の容量結合部３８ｂは、転送ゲート３２−２の上面を覆う絶縁膜３５の上に乗り上げるように重なっており、その重なった部分が転送ゲート３２―２と容量的に結合している。
【００４８】
転送ゲート３２―１と中継電極３８の容量結合部３８ａとの間に介在する絶縁膜３５は、それらを容量的に結合（以下、単に「容量結合」とも記す）させるために、少なくとも配線層との間に形成される層間絶縁膜（例えば、後述する層間絶縁膜４３）よりも膜厚が薄くなる条件で、所定の厚み、例えば１５ｎｍといった厚みで形成されている。また、絶縁膜３５は、例えば、酸化シリコン膜によって構成されている。これらの点は、転送ゲート３２―２と容量結合部３８ｂとの間に介在する絶縁膜３５についても同様である。ここでは絶縁膜３５の厚みを１５ｎｍとしているが、これに限定されるわけではない。
【００４９】
転送ゲート３２−１，３２−２上の絶縁膜３５の厚みや、転送ゲート３２−１，３２−１に重なる容量結合部３８ａ，３８ｂの大きさ（面積）は、転送ゲート３２−１，３２−２に対する中継電極３８の容量結合の強さを決定するパラメータとなる。
【００５０】
すなわち、絶縁膜３５を薄くすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が増加することから、転送ゲート３２−１に対する中継電極３８の容量結合の強さが増加する。同様に、絶縁膜３５を薄くすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が増加することから、転送ゲート３２−２に対する中継電極３８の容量結合の強さが増加する。
【００５１】
反対に、絶縁膜３５を厚くすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が減少することから、転送ゲート３２―１に対する中継電極３８の容量結合の強さが低下する。同様に、絶縁膜３５を厚くすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が減少することから、転送ゲート３２―２に対する中継電極３８の容量結合の強さが低下する。このため、絶縁膜３５を薄く形成するほど、強い容量結合が得られることになる。
【００５２】
また、容量結合部３８ａを大きくすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が増加することから、転送ゲート３２−１に対する中継電極３８の容量結合の強さが増加する。同様に、容量結合部３８ｂを大きくすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が増加することから、転送ゲート３２−２に対する中継電極３８の容量結合の強さが増加する。
【００５３】
反対に、容量結合部３８ａを小さくすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が減少することから、転送ゲート３２―１に対する中継電極３８の容量結合の強さが低下する。同様に、容量結合部３８ｂを小さくすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が減少することから、転送ゲート３２―２に対する中継電極３８の容量結合の強さが低下する。このため、容量結合部３８ａ，３８ｂを大きく形成するほど、強い容量結合が得られることになる。
【００５４】
中継電極３８の下部（最下部）は、ＦＤ部２６に電気的に接続するコンタクト部３８ｃとなっている。コンタクト部３８ｃは、「第１のコンタクト部」として設けられたものである。コンタクト部３８ｃは、転送ゲート３２−１，３２−２間の絶縁膜３５に設けられた開口部３９を介して、ＦＤ部２６に電気的に接続されている。コンタクト部３８ｃは、ＦＤ部２６を構成するｎ+型不純物領域からはみ出さないように、当該ｎ+型不純物領域の内側に形成されている。
【００５５】
一方、中継電極３８の上面には、配線４２に電気的に接続するコンタクト部３８ｆが設けられている。コンタクト部３８ｆは、「第２のコンタクト部」として設けられたものである。コンタクト部３８ｆは、プラグ４１を介して配線４２に電気的に接続されている。配線４２につながるプラグ４１は、平面的に見て、中継電極３８が形成されている領域内で、かつ、転送ゲート３２−１，３２−２の間に設けられている。また、プラグ４１は、中継電極３８のコンタクト部３８ｃの直上に形成されている。プラグ４１は、中継電極３８を覆う層間絶縁膜４３を貫通する状態で形成されている。プラグ４１は、例えば、タングステンを用いて形成されている。
【００５６】
配線４２は、ＦＤ部２６をリセットトランジスタ２３のソース電極や増幅トランジスタ２４のゲート電極に電気的に接続するものである。配線４２は、リセットトランジスタ２３をオンしてＦＤ部２６の電荷をリセットするための配線になる。また、配線４２は、転送ゲート３２−１又は転送ゲート３２―２によってＦＤ部２６に転送されかつ当該ＦＤ部２６で生成された、信号電荷の電荷量に基づく信号電圧を増幅トランジスタ２４に出力するための配線にもなる。配線４２は、層間絶縁膜４３の上に積層された層間絶縁膜４４に埋め込まれた状態で形成されている。配線４２は、銅を用いた、いわゆる埋め込み配線として形成されている。
【００５７】
なお、ここでは、一例として、タングステンのプラグ４１と銅の配線４２を用いた配線構造を適用しているが、これに限らず、他の配線構造（例えば、アルミニウム配線など）を適用してもかまわない。
【００５８】
水平方向でフォトダイオード２１−１，２１−２と隣り合う位置には、前述したリセットトランジスタ２３、増幅トランジスタ２４及び選択トランジスタ２５が形成されている。各々のトランジスタのソース領域及びドレイン領域は、半導体基板１１の表層部分にｎ型の不純物を拡散させたｎ型不純物領域４５によって構成されている。リセットトランジスタ２３のゲート電極２３ｇと、増幅トランジスタ２４のゲート電極２４ｇと、選択トランジスタ２５のゲート電極２５ｇは、それぞれに対応するトランジスタのソース／ドレイン領域となるｎ型不純物領域４５と隣接するかたちで垂直方向に一列に並んでいる。
【００５９】
リセットトランジスタ２３のソース領域を構成するｎ型不純物領域４５には、ＦＤ部２６との電気的な接続をとるためにコンタクト部４６が設けられている。リセットトランジスタ２３のドレイン領域や増幅トランジスタ２４のドレイン領域を構成するｎ型不純物領域４５には、前述した電源Ｖｄｄとの電気的な接続をとるためのコンタクト部４７が設けられている。選択トランジスタ２５のソース領域を構成するｎ型不純物領域４５には、前述した垂直信号線１８との電気的な接続をとるためのコンタクト部４８が設けられている。さらに、選択トランジスタ２５のソース電極を構成するｎ型不純物領域４５と垂直方向で隣り合うように形成されたｎ型不純物領域４９には、前述した半導体基板１１のウェル領域３１と電気的な接続をとるためのコンタクト部５０が設けられている。
【００６０】
（固体撮像装置の製造方法）
続いて、本発明の第１の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。
【００６１】
（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ(Chemical Vapor Deposition)法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。
【００６２】
次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。これにより、図６に示す状態が得られる。なお、図中のＡ−Ａ′断面位置及びＢ−Ｂ′断面位置は、上記図３に示すＡ−Ａ′断面位置及びＢ−Ｂ′断面位置にそれぞれ対応する。この場合、絶縁膜３５の最終的な狙いとする厚さが１５ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ＝２０ｎｍで絶縁膜３５を形成しておく。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。
【００６３】
次に、絶縁膜３５の上に、ＣＶＤ法を利用して、例えば厚さ８０ｎｍの窒化シリコン膜を堆積させた後、当該窒化シリコン膜を全面エッチバックすることにより、図７に示すようにサイドウォール部３６−１，３６−２を形成する。窒化シリコン膜のエッチバックに際しては、絶縁膜３５を構成している酸化シリコンが、窒化シリコン膜のエッチング中に過剰に除去されないように、酸化シリコンに対して選択比を大きくとった条件で、窒化シリコンのエッチングを行なう。そして、窒化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る酸化シリコン膜（絶縁膜３５）の厚みが、最終的に狙いとする厚み（本例では１５ｎｍ）となるようにする。
【００６４】
次に、図８に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２の一部と絶縁膜３５の一部が露出した状態となる。
【００６５】
次に、図９に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。
【００６６】
次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をウェットエッチングすることにより、図１０に示すように、絶縁膜３５に開口部３９を形成する。開口部３９では、半導体基板１１の表面が露出した状態となる。
【００６７】
なお、ここでは、イオン注入による不純物の導入と絶縁膜３５のエッチングに、同じレジスト膜５１を用いているが、これに限らず、異なるレジスト膜を用いてもよい。
【００６８】
（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２脇のサイドウォール部３６−１，３６−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。
【００６９】
次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図１１に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２−１の上面に対向することにより当該転送ゲート３２―１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面に対向することにより当該３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。
【００７０】
（電極形成後工程）
次に、図１２に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。
【００７１】
次に、図１３に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。
【００７２】
次に、図１４に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。ダマシン法では、層間絶縁膜４４中に所望の配線形状にあわせて配線溝を形成した後、この配線溝の内部を含めて層間絶縁膜４４上にバリアメタル層及び銅のシード層をスパッタリング法により形成する。次に、電解メッキ法により配線溝を埋め込むように銅のメッキ層を形成した後、ＣＭＰ（化学的機械研磨）法により配線部以外の銅とバリアメタルを除去する。
【００７３】
（作用効果）
本発明の第１の実施の形態においては、隣り合う２つの画素２０−１，２０−２の転送ゲート３２−１，３２−２の間に、一方の転送ゲート３２−１の上に重なって当該転送ゲート３２−１と容量結合する容量結合部３８ａと、他方の転送ゲート３２―２の上に重なって当該転送ゲート３２−２に容量結合する容量結合部３８ｂとを有する中継電極３８を形成している。さらに、中継電極３８には、転送ゲート３２−１，３２−２の間に設けられたＦＤ部２６に電気的に接続するコンタクト部３８ｃを形成している。
【００７４】
このため、前述した転送パネルＴＲＧ１による電圧を転送ゲート３２―１に印加すると、容量結合部３８ａで転送ゲート３２―１と容量結合する中継電極３８を通してＦＤ部２６に電圧が作用する。これは、転送ゲート３２―１に印加される電圧（転送パルスの電位）の変化によって、中継電極３８に電圧が誘導されるためである。したがって、フォトダイオード２１―１に蓄積された信号電荷を転送ゲート３２−１への電圧の印加によってＦＤ部２６に転送するときに、ＦＤ部２６のポテンシャルが深くなる。
【００７５】
ここで、比較例として、図１５に示すように、隣り合う２つの転送ゲート１０１−１，１０１−２の間で１つのＦＤ部１０２を共有し、このＦＤ部１０２と配線１０３とを、図示しない層間絶縁膜中に設けられたプラグ１０４で電気的に接続した構成を考える。この構成を採用した場合は、転送ゲート１０１−１，１０１−２とＦＤ部１０２の容量的な結合の強度がきわめて小さくなる。このため、転送ゲート１０１−１又は転送ゲート１０１−２に電圧を印加した場合に、上記の中継電極３８を設けた構成と比較して、ＦＤ部１０２のポテンシャルが浅くなる。
【００７６】
図１６は本発明の構成（中継電極３８があり）と上記比較例（中継電極３８がなし）の構成でそれぞれ転送ゲートに電圧を印加したときのポテンシャルの違いを示す模式図である。転送ゲートＴＧに電圧（転送パルスＴＲＧ）を印加すると、フォトダイオード（ＰＤ）からＦＤ部に向けてポテンシャルが徐々に深くなる。このとき、ＦＤ部のポテンシャルは、比較例の構成を採用した場合（図中、破線で示す）よりも、本発明の構成を採用した場合（図中、実線で示す）の方が深くなる。
【００７７】
このため、転送ゲート３２―１に容量結合する中継電極３８を設けた場合は、中継電極３８を設けない場合に比較して、フォトダイオード２１―１からＦＤ部２６に信号電荷を転送するときに両者のポテンシャルの差が拡大する。したがって、フォトダイオード２１―１からＦＤ部２６への信号電荷の転送性を改善することができる。
【００７８】
同様に、前述した転送パネルＴＲＧ２による電圧を転送ゲート３２―２に印加すると、容量結合部３８ｂで転送ゲート３２―２と容量結合する中継電極３８を通してＦＤ部２６に電圧が作用する。したがって、フォトダイオード２１―２に蓄積された信号電荷を転送ゲート３２−２への電圧の印加によってＦＤ部２６に転送するときに、ＦＤ部２６のポテンシャルが深くなる。このため、転送ゲート３２―２に容量結合する中継電極３８を設けた場合は、中継電極３８を設けない場合に比較して、フォトダイオード２１―２からＦＤ部２６に信号電荷を転送するときに両者のポテンシャルの差が拡大する。したがって、フォトダイオード２１―２からＦＤ部２６への信号電荷の転送性を改善することができる。
【００７９】
また、隣り合う２つの転送ゲート３２−１，３２−２に対して、中継電極３８の上側の一部を容量結合部３８ａとして転送ゲート３２−１の上に絶縁膜３５を介して重ねる一方、中継電極３８の上側の他部を容量結合部３８ｂとして転送ゲート３２―２の上に絶縁膜３５を介して重ねている。このため、転送ゲート３２−１が形成される領域内で、当該転送ゲート３２―１と中継電極３８とを容量結合させることができる。また、転送ゲート３２―２が形成される領域内で、当該転送ゲート３２―２と中継電極３８とを容量結合させることができる。このため、転送ゲート３２―１，３２−２と中継電極３８とを容量結合させるための領域を、レイアウト的に別途確保する必要がない。したがって、フォトダイオード２１−１，２１−２の面積（画素の開口寸法）を縮小することなく、フォトダイオード２１―１からＦＤ部２６への信号電荷の転送性と、フォトダイオード２１―２からＦＤ部２６への信号電荷の転送性を、同時に改善することができる。
【００８０】
また、本発明の第１の実施の形態においては、転送ゲート３２−１，３２−２に隣接する位置で中継電極３８のコンタクト部３８ｃをＦＤ部２６に電気的に接続し、そこからサイドウォール部３６−１，３６−２の間を埋め込むように中継電極３８を立ち上げて、中継電極３８の容量結合部３８ａ，３８ｂを転送ゲート３２−１，３２−２の上に乗り上げている。このため、上記比較例（図１５参照）のように配線１０３につながるプラグ１０４をＦＤ部１０２に電気的に接続するために転送ゲート１０１−１，１０１−２の間に確保される間隔と同等の間隔で転送ゲート３２−１，３２−２を配置しても、容量結合部３８ａ，３８ｂを有する中継電極３８を形成することができる。したがって、転送ゲート３２−１，３２−２の間隔を広げることなく、中継電極３８を設けることができる。
【００８１】
また、転送ゲート３２−１，３２−２の相対向する側の側面部にサイドウォール部３６−１，３６−２を形成し、このサイドウォール部３６−１，３６−２を用いたセルフアラインプロセスで転送ゲート３２−１，３２−２の間に自己整合的に中継電極３８のコンタクト部３８ｃを形成している。このため、転送ゲート３２−１，３２−２に対して中継電極３８のコンタクト部３８ｃを高い位置精度で形成することができる。これにより、転送ゲート３２−１，３２−２とコンタクト部３８ｃとの短絡を防止するための寸法的なマージンを小さくし、転送ゲート３２−１，３２−２間の間隔を狭めることができる。その結果、フォトダイオード２１−１，２１−２の形成領域をより広く確保することが可能となる。
【００８２】
また、中継電極３８のコンタクト部３８ｃを、ＦＤ部２６を構成するｎ+型不純物領域の内側に形成することにより、例えば、コンタクト部３８ｃの形成領域に結晶欠陥が生じても、その結晶欠陥を通してコンタクト部３８ｃからウェル領域３１にリーク電流が流れることがない。このため、当該リーク電流に伴う白点の発生を防止することができる。ちなみに、半導体基板１１がｐ型のシリコン基板である場合は、半導体基板１１にｐ型のウェル領域３１を形成することなく、ＦＤ部２６の不純物領域を形成することもある。この場合は、ＦＤ部２６を構成するｎ型の不純物領域の内側にコンタクト部３８ｃを形成することにより、コンタクト部３８ｃから半導体基板１１へのリーク電流の発生を防止することができる。
【００８３】
また、２つの画素２０−１，２０−２の間で１つのＦＤ部２６を共有する２画素共有構造への適用に際しては、フォトダイオード２１−１からＦＤ部２６への信号電荷の転送性と、フォトダイオード２１−２からＦＤ部２６への信号電荷の転送性を、共通（１つ）の中継電極３８を用いて改善することができる。
【００８４】
＜４．第２の実施の形態＞
（固体撮像装置の構成）
図１７は本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。この図１７においては、本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を、上記図３のＡ−Ａ′位置の断面で示している。また、本発明の第２の実施の形態に係る固体撮像装置においては、上記第１の実施の形態と比較して、上記図３の平面図及び図５の断面図で示した部分の構成が共通となっている。
【００８５】
本発明の第２の実施の形態に係る固体撮像装置においては、転送ゲート３２−１，３２−２の上面及び側面を覆う絶縁膜３５が、第１の絶縁膜３５―１と第２の絶縁膜３５−２を積層した構造になっている。第１の絶縁膜３５―１と第２の絶縁膜３５―２は、半導体基板１１側から見て、この順に積層されている。このため、第１の絶縁膜３５―１は、転送ゲート３２−１，３２−２に直接接するように成膜され、第２の絶縁膜３５―２は、第１の絶縁膜絶縁膜３５―１の上にこれに接するように成膜されている。
【００８６】
第１の絶縁膜３５―１と第２の絶縁膜３５−２は、互いに異なる絶縁材料を用いて構成されている。例えば、第１の絶縁膜３５―１は酸化シリコン膜によって構成され、絶縁膜３５―２は窒化シリコン膜によって構成されている。
【００８７】
中継電極３８は、上記第１の実施の形態と同様の構成要素となる容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃに加えて、側面容量結合部３８ｄ，３８ｅを有している。側面容量結合部３８ｄは、転送ゲート３２―１の側面に絶縁膜３５（３５−１，３５−２）を介して対向するように配置されることで当該転送ゲート３２―１と容量的に結合している。側面容量結合部３８ｅは、転送ゲート３２―２の側面に絶縁膜３５（３５−１，３５−２）を介して対向するように配置されることで当該転送ゲート３２―２と容量的に結合している。
【００８８】
第１の絶縁膜３５−１及び第２の絶縁膜３５−２は、転送ゲート３２―１と中継電極３８、及び、転送ゲート３２−２と中継電極３８を、それぞれ容量結合させるために、少なくとも配線層との間に形成される層間絶縁膜４３よりも膜厚が薄くなる条件で、所定の厚み、例えば第１の絶縁膜３５−１が１０ｎｍ、第２の絶縁膜３５―２が２０ｎｍといった厚みで形成されている。
【００８９】
ここで記述しない部分の構成については、上記第１の実施の形態と同様になっている。
【００９０】
（固体撮像装置の製造方法）
続いて、本発明の第２の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。
【００９１】
（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。
【００９２】
次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に第１の絶縁膜３５−１を形成する。これにより、図１８に示す状態が得られる。この場合、第１の絶縁膜３５―１の最終的な狙いとする厚さが１０ｎｍであるとすると、それにあわせて第１の絶縁膜３５―１をｄ１＝１０ｎｍの厚みで形成しておく。第１の絶縁膜３５−１は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。
【００９３】
次に、図１９に示すように、第１の絶縁膜３５−１を覆う状態で、当該第１の絶縁膜３５−１の上に第２の絶縁膜３５―２を形成する。この場合、第２の絶縁膜３５−２の最終的な狙いとする厚さが１０ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ２＝２０ｎｍで第２の絶縁膜３５−２を形成しておく。第２の絶縁膜３５−２は、例えば、ＣＶＤ法で窒化シリコンを成膜することにより形成される。
【００９４】
次に、第２の絶縁膜３５―２を覆う状態で、当該第２の絶縁膜３５―２の上に、ＣＶＤ法を利用して、例えば厚さ７０ｎｍの酸化シリコン膜を堆積させた後、当該酸化シリコン膜を全面エッチバックすることにより、図２０に示すようにサイドウォール部３６−１，３６−２を形成する。酸化シリコン膜のエッチバックに際しては、第２の絶縁膜３５−２を構成している窒化シリコンが、酸化シリコン膜のエッチング中に過剰に除去されないように、窒化シリコンに対して選択比を大きくとった条件で、酸化シリコンのエッチングを行なう。そして、酸化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る窒化シリコン膜（第２の絶縁膜３５−２）の厚みが、最終的に狙いとする厚み（本例では１０ｎｍ）となるようにする。この場合、第１の絶縁膜３５―１と第２の絶縁膜３５―２の積層膜からなる絶縁膜３５のトータルの厚みはｄ＝２０ｎｍとなる。
【００９５】
次に、図２１に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２の一部と第２の絶縁膜３５−２の一部が露出した状態となる。
【００９６】
次に、図２２に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている第１の絶縁膜３５−１及び第２の絶縁膜３５−２を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。
【００９７】
次に、図２３に示すように、レジスト膜５１をマスクとして、ＦＤ部２６を覆っている第２の絶縁膜（窒化シリコン膜）３５−２と第１の絶縁膜（酸化シリコン膜）３５−１を選択的にドライエッチングした後、サイドウォール部３６−１，３６−２を形成している酸化シリコンをウェットエッチングで除去する。これにより、ＦＤ部２６の直上で第１の絶縁膜３５−１に開口部３９が形成される。開口部３９では、半導体基板１１の表面が露出した状態となる。
【００９８】
（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に第１の絶縁膜３５−１及び第２の絶縁膜３５−２を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。
【００９９】
次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図２４に示すように、容量結合部３８ａ，３８ｂ、コンタクト部３８ｃ及び側面容量結合部３８ｄ，３８ｅを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該転送ゲート３２―２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。さらに、中継電極３８の側面容量結合部３８ｄは、絶縁膜３５を介して転送ゲート３２―１の側面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の側面容量結合部３８ｅは、絶縁膜３５を介して転送ゲート３２―２の側面と対向することにより当該転送ゲート３２−２と容量結合した状態となる。
【０１００】
（電極形成後工程）
次に、図２５に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。
【０１０１】
次に、図２６に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。
【０１０２】
次に、図２７に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。
【０１０３】
（作用効果）
本発明の第２の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、転送ゲート３２―１に対する中継電極３８の容量結合箇所は、容量結合部３８ａと側面容量結合部３８ｄの２箇所となり、転送ゲート３２―２に対する中継電極３８の容量結合箇所は、容量結合部３８ｂと側面容量結合部３８ｅの２箇所になる。このため、上記第１の実施の形態と比較して、転送ゲート３２−１に対する中継電極３８の容量結合箇所（容量結合面積）が増えるとともに、転送ゲート３２−２に対する中継電極３８の容量結合箇所（容量結合面積）が増える。したがって、転送ゲート３２―１，３２−２に転送パルスＴＲＧ１を印加したときに、ＦＤ部２６のポテンシャルがより深くなる。その結果、フォトダイオード２１−１，２１−２とＦＤ部２６とのポテンシャル差を拡大して、信号電荷の転送効率を高めることができる。
【０１０４】
なお、本発明の第２の実施の形態においては、容量結合部３８ａ，３８ｂと側面容量結合部３８ｄ，３８ｅとを中継電極３８に設けているが、これに限らず、側面容量結合部３８ｄ，３８ｅだけを中継電極３８に設けてもよい。
【０１０５】
＜５．第３の実施の形態＞
（固体撮像装置の構成）
図２８は本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。この図２８においては、本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を、上記図１３のＡ−Ａ′位置の断面で示している。また、本発明の第３の実施の形態に係る固体撮像装置においては、上記第１の実施の形態と比較して、上記図３の平面図及び図５の断面図で示した部分の構成が共通となっている。
【０１０６】
本発明の第３の実施の形態に係る固体撮像装置においては、転送ゲート３２−１，３２−２の上面が、それぞれ絶縁膜３５で覆われている。また、転送ゲート３２−１の側面はサイドウォール部３６−１で直に覆われ、転送ゲート３２−２の側面はサイドウォール部３６−２で直に覆われている。絶縁膜３５は、例えば酸化シリコンによって構成されている。サイドウォール部３６−１，３６−２は、例えば窒化シリコンによって構成されている。
【０１０７】
転送ゲート３２−１の上面を覆っている絶縁膜３５の一部は、サイドウォール部３６−１の上部に乗り上げている。同様に、転送ゲート３２−２の上面を覆っている絶縁膜３５の一部は、サイドウォール部３６−２の上部に乗り上げている。
【０１０８】
中継電極３８は、上記第１の実施の形態と同様の構成要素となる容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有している。このうち、容量結合部３８ａは、転送ゲート３２−１の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−１と容量的に結合している。容量結合部３８ｂは、転送ゲート３２−２の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２―２と容量的に結合している。コンタクト部３８ｃは、サイドウォール部３６−１，３６−２の間で部分的に露出しているＦＤ部２６に電気的に接続している。
【０１０９】
ここで記述しない部分の構成については、上記第１の実施の形態と同様になっている。
【０１１０】
（固体撮像装置の製造方法）
続いて、本発明の第３の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。
【０１１１】
（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。
【０１１２】
次に、転送ゲート３２−１，３２−２を覆う状態で、半導体基板１１上に、ＣＶＤ法を利用して、例えば厚さ１００ｎｍの酸化シリコン膜を堆積させた後、当該酸化シリコン膜を全面エッチバックすることにより、サイドウォール部３６−１，３６−２を形成する。これにより、図２９に示す状態が得られる。このとき、サイドウォール部３６−１は、転送ゲート３２―１の側面部に形成され、サイドウォール部３６−２は、転送ゲート３２―２の側面部に形成される。また、転送ゲート３２−１，３２−２の上面は、上記の全面エッチバックにより、露出した状態となる。
【０１１３】
次に、図３０に示すように、転送ゲート３２−１，３２−２の上面及びサイドウォール部３６−１，３６−２を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。この場合、半導体基板１１の最終的な狙いとする厚さが１０ｎｍであるとすると、それにあわせて絶縁膜３５をｄ＝１０ｎｍの厚みで形成する。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。
【０１１４】
次に、図３１に示すように、フォトリソグラフィ法により、絶縁膜３５を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、絶縁膜３５の一部が露出した状態となる。
【０１１５】
次に、図３２に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。
【０１１６】
次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をドライエッチングで除去することにより、サイドウォール部３６−１，３６−２の間で半導体基板１１の表面を露出させる。
【０１１７】
（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２脇のサイドウォール部３６−１，３６−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。
【０１１８】
次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図３３に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、サイドウォール部３６−１，３６−２の間でＦＤ部２６に電気的に接続した状態となる。
【０１１９】
（電極形成後工程）
次に、図３４に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。
【０１２０】
次に、図３５に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。
【０１２１】
次に、図３６に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。
【０１２２】
なお、ここでは、サイドウォール部３６−１，３６−２の形成（エッチバック）後に成膜される絶縁膜３５を酸化シリコン膜の単層としているが、これに限らず、例えば、窒化シリコン膜の単層で絶縁膜３５を形成してもよい、また、これ以外にも、例えば、酸化シリコン膜と窒化シリコン膜を順に積層した積層膜で絶縁膜３５を形成してもよい。
【０１２３】
（作用効果）
本発明の第３の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、電極形成前工程では、ゲート電極３２−１，３２−２の上面を露出させた状態でゲート電極３２−１，３２−２の側面部にサイドウォール部３６−１，３６−２を形成した後、ゲート電極３２−１，３２−２の上面を覆う状態で絶縁膜３５を形成している。このため、転送ゲート３２−１の上面にＣＶＤ法で形成した絶縁膜３５の厚みが、最終的に転送ゲート３２−１の上面と中継電極３８の容量結合部３８ａとの間に介在する絶縁膜３５の厚みとなって残る。同様に、転送ゲート３２−２の上面にＣＶＤ法で形成した絶縁膜３５の厚みが、最終的に転送ゲート３２−２の上面と中継電極３８の容量結合部３８ｂとの間に介在する絶縁膜３５の厚みとなって残る。このため、上記第１の実施の形態のように、エッチング残膜として絶縁膜３５を残す場合に比較して、絶縁膜３５の膜厚制御を正確に行えるようになる。
【０１２４】
＜６．第４の実施の形態＞
（固体撮像装置の構成）
図３７は本発明の第４の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。また、図３８は図３７のＡ−Ａ′断面図であり、図３９は図３７のＢ−Ｂ′断面図である。なお、図３７においては、説明の便宜上、配線層を省略している。
【０１２５】
本発明の第４の実施の形態においては、上記第１の実施の形態と比較して、特に構成が異なる部分を中心に説明する。転送ゲート３２―１には、平面的に見て、一部を切り欠いた状態で凹部５３−１が設けられている。また、転送ゲート３２―２にも、平面的に見て、一部を切り欠いた状態で凹部５３−２が設けられている。
【０１２６】
転送ゲート３２−１の凹部５３−１と転送ゲート３２−２の凹部５３−２は、垂直方向で互いに対向する状態に設けられている。このため、転送ゲート３２−１，３２−２の間では、凹部５３−１，５３−２が設けられている部分の間隔Ｐａが、凹部５３−１，５３−２が設けられていない部分の間隔Ｐｂよりも広くなっている。
【０１２７】
また、転送ゲート３２−１，３２−２の間で、かつ凹部５３−１，５３−２が設けられている部分には、サイドウォール部３６−１，３６−２，３６−３，３６−４が形成されている。サイドウォール部３６−１，３６−２，３６−３，３６−４は、中継電極３８のコンタクト部３８ｃを取り囲む状態で、全体的に環状に形成されている。転送ゲート３２―１，３２−２の間で、かつ凹部５３−１，５３−２が設けられていない部分は、サイドウォール部３６−１，３６−２，３６−３，３６−４を構成する絶縁材料、例えば窒化シリコンによって埋め込まれている。そして、サイドウォール部３６−１，３６−２，３６−３，３６−４で取り囲まれた部分（空間）を多結晶シリコンで埋め込むようにして中継電極３８が形成されている。
【０１２８】
（固体撮像装置の製造方法）
続いて、本発明の第４の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。
【０１２９】
（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。
【０１３０】
次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。これにより、図４０に示す状態が得られる。なお、図中のＡ−Ａ′断面位置及びＢ−Ｂ′断面位置は、上記図３７に示すＡ−Ａ′断面位置及びＢ−Ｂ′断面位置にそれぞれ対応する。この場合、絶縁膜３５の最終的な狙いとする厚さが１５ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ＝２０ｎｍで絶縁膜３５を形成しておく。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。
【０１３１】
次に、絶縁膜３５の上に、ＣＶＤ法を利用して、例えば厚さ８０ｎｍの窒化シリコン膜を堆積させた後、当該窒化シリコン膜を全面エッチバックすることにより、図４１に示すように、サイドウォール部３６−１，３６−２，３６−３，３６−４を形成する。このとき、窒化シリコン膜を堆積させる過程で、転送ゲート３２−１，３２−２間の凹部５３−１，５３−２が設けられていない部分は、転送ゲート間の間隔が狭いために、窒化シリコンで完全に埋め込まれる。これに対して、転送ゲート３２―１，３２−２間の凹部５３−１，５３−２が設けられている部分は、転送ゲート間の間隔が広いために、窒化シリコンで完全に埋め込まれることがない。このため、窒化シリコン膜をエッチバックすると、転送ゲート３２−１，３２−２間の凹部５３−１，５３−２が設けられている部分に、環状につながったかたちでサイドウォール部３６−１，３６−２，３６−３，３６−４が形成される。
【０１３２】
窒化シリコン膜のエッチバックに際しては、絶縁膜３５を構成している酸化シリコンが、窒化シリコン膜のエッチング中に過剰に除去されないように、酸化シリコンに対して選択比を大きくとった条件で、窒化シリコンのエッチングを行なう。そして、窒化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る酸化シリコン膜（絶縁膜３５）の厚みが、最終的に狙いとする厚み（本例では１５ｎｍ）となるようにする。
【０１３３】
次に、図４２に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２，３６−３，３６−４を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２，３６−３，３６−４の一部と絶縁膜３５の一部が露出した状態となる。
【０１３４】
次に、図４３に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。
【０１３５】
次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をウェットエッチングすることにより、図４４に示すように、絶縁膜３５に開口部３９を形成する。開口部３９では、半導体基板１１の表面が露出した状態となる。このとき、絶縁膜３５は、サイドウォール部３６−１，３６−２で囲まれた部分がエッチングにより除去される。このため、開口部３９の開口寸法は、垂直方向及び水平方向の双方で、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４により規定される。
【０１３６】
（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、サイドウォール部３６−１，３６−２，３６−３，３６−４で囲まれる空間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。
【０１３７】
次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図４５に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該転送ゲート３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。
【０１３８】
（電極形成後工程）
次に、図４６に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。
【０１３９】
次に、図４７に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。
【０１４０】
次に、図４８に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。
【０１４１】
（作用効果）
本発明の第４の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４を用いたセルフアラインプロセスによって、中継電極３８のコンタクト部３８ｃを形成しているため、転送ゲート３２−１と転送ゲート３２−２に対して、それぞれ高精度に中継電極３８のコンタクト部３８ｃを設けることができる。
【０１４２】
また、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４を注入マスクに用いたイオン注入法により半導体基板１１に不純物を導入してＦＤ部２６を形成することにより、上記第１の実施の形態と比べてＦＤ部２６の形成領域を狭めることができる。これにより、半導体基板１１のウェル領域３１に対するＦＤ部２６の接合容量が小さくなる。そうすると、転送ゲート３２−１，３２−２に対する中継電極３８の容量結合の効果がより大きく現れるようになる。このため、転送ゲート３２−１，３２−２に電圧を印加したときに、中継電極３８を通してＦＤ部２６に作用する電圧が高くなる。その結果、ＦＤ部２６のポテンシャルをより深くして、信号電荷の転送効率を高めることができる。
【０１４３】
ちなみに、ＦＤ部２６を構成する不純物領域の上に、転送ゲート３２脇のサイドウォール部３６を用いたセルフアラインプロセスによって中継電極３８を形成し、この中継電極３８の上面にコンタクト部３８ｆを設けた接続構造は、他の部分にも適用可能である。
【０１４４】
具体的には、上記図３７において、リセットトランジスタ２３のソース領域を構成するｎ型不純物領域４５を、ＦＤ部２６に電気的に接続するためのコンタクト部４６に適用可能である。この場合は、リセットトランジスタ２３のゲート電極２３ｇの脇に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５４を形成し、この中継電極５４の上面にコンタクト部４６を設けた構造とする。かかる構造においては、コンタクト部４６の下方で、中継電極５４の下端部（コンタクト部４６とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２３ｇと中継電極５４は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。
【０１４５】
また、他の適用部位として、リセットトランジスタ２３のドレイン領域や増幅トランジスタ２４のドレイン領域を構成するｎ型不純物領域４５を、電源Ｖｄｄに電気的に接続するためのコンタクト部４７にも適用可能である。この場合は、リセットトランジスタ２３のゲート電極２３ｇと増幅トランジスタ２４のゲート電極２４ｇとの間に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５５を形成し、この中継電極５５の上面にコンタクト部４７を設けた構造とする。かかる構造においては、コンタクト部４７の下方で、中継電極５５の下端部（コンタクト部４７とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２３ｇ，２４ｇと中継電極５５は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。
【０１４６】
さらに他の適用部位として、選択トランジスタ２５のソース領域を構成するｎ型不純物領域４５を、垂直信号線１８に電気的に接続するためのコンタクト部４８にも適用可能である。この場合は、選択トランジスタ２５のゲート電極２５ｇの脇に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５６を形成し、この中継電極５６の上面にコンタクト部４８を設けた構造とする。かかる構造においては、コンタクト部４８の下方で、中継電極５６の下端部（コンタクト部４８とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２５ｇと中継電極５６は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。
【０１４７】
このように中継電極を用いた接続構造を、第４の実施の形態又はその他（第１、第２又は第３）の実施の形態において、上述した他の部位にも適用することにより、各々の部位でゲート−コンタクト間のショートに対するマージンを広げることができる。その結果、増幅トランジスタ２４のゲート電極２４ｇのゲート長を長く確保して、ランダムノイズを低減することができる。
【０１４８】
＜７．電子機器への適用例＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１４９】
図４９は本発明が適用される電子機器の一例となる撮像装置の構成例を示すブロック図である。図示した撮像装置９０は、レンズ群９１を含む光学系、固体撮像装置９２、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７及び電源系９８を有している。このうち、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７及び電源系９８は、バスライン９９を介して相互に接続されている。
【０１５０】
レンズ群９１は、被写体からの入射光（像光）を取り込んで固体撮像装置９２の撮像面に結像する。固体撮像装置９２は、レンズ群９１によって撮像面に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９２の素子構造として、先述した固体撮像素子の構造が適用される。
【０１５１】
表示装置９５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置９２で撮像された動画又は静止画を表示する。記録装置９６は、固体撮像装置９２で撮像された動画又は静止画を、不揮発性メモリやビデオテープ、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５２】
操作系９７は、撮像装置９０を使用する使用者による操作の下に、撮像装置９０が持つ様々な機能について操作指令を発する。電源系９８は、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６及び操作系９７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５３】
このような撮像装置９０は、例えば、ビデオカメラやデジタルスチルカメラ、さらにはカメラ付き携帯電話機等のモバイル機器向けのカメラモジュールに適用される。また、本発明は、固体撮像装置を備えるカメラを組み込んだ自動車や飛行機などの乗り物一般に適用することも可能である。その場合、例えば、自動車を例に挙げると、運転手の死角になる部分の映像をカメラで撮影して車内の表示装置に表示するシステムにおいて、車体の前部や後部、側部などに組み込まれるカメラ用の固体撮像装置として、上記各実施の形態の構造を採用可能である。また、上記各実施の形態の構造を採用した固体撮像装置を備える自動車、飛行機などの乗り物は、上述したモバイル機器向けのカメラモジュールと同様に、本発明の一つの形態となり得る。
【符号の説明】
【０１５４】
１０…ＣＭＯＳイメージセンサ、１１…半導体基板、２０…画素、２１…フォトダイオード、２６…ＦＤ部、３２…転送ゲート、３６…サイドウォール部、３８…中継電極、３８ａ，３８ｃ…容量結合部、３８ｃ，３８ｆ…コンタクト部、３８ｄ，３８ｅ…側面容量結合部、４２…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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