(57)【要約】【課題】半導体素子の低オン抵抗化を実現し、全体の製造工程数を低減する半導体素子およびその製造方法を提供すること。【解決手段】ソース・ドレイン領域を形成する際のイオン注入時に、低耐圧横型トレンチＭＯＳＦＥＴでは、ドレイン形成用の開口部がトレンチ側壁から離れ、ソース形成用の開口部がトレンチ側壁に達し、トレンチ横型パワーＭＯＳＦＥＴでは、ソース形成用の開口部がトレンチ側壁から離れ、ドレイン形成用の開口部がトレンチ側壁に達するパターンのマスクを用いる。このマスクを用いて、高ドーズ量および低加速電圧で行うイオン注入と、低ドーズ量および高加速電圧で行うイオン注入を連続して行うことによって、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域と、トレンチ横型パワーＭＯＳＦＥＴのＬＤＤ領域とを同時に形成する。【選択図】図９
2011014851.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層に設けられたウエル領域と、
前記ウエル領域に設けられた、前記ウエル領域よりも浅い第１トレンチと、
前記ウエル領域の表面層に、前記第１トレンチの一方の側壁に接して、前記第１トレンチの底面のコーナー部を占めるように、前記第１トレンチよりも深く設けられた第１ソース領域と、
前記ウエル領域の表面層に、前記第１トレンチの他方の側壁の一部に接して、前記第１トレンチよりも深く設けられた第１ドレイン領域と、
前記第１ソース領域の表面層に設けられた、前記第１ソース領域よりも高い不純物濃度を有する第１高濃度ソース領域と、
前記第１ドレイン領域の表面層に、前記第１トレンチの側壁と離れて設けられた、前記第１ドレイン領域よりも高い不純物濃度を有する第１高濃度ドレイン領域と、
前記第１トレンチの内部に、第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
を備えることを特徴とする半導体素子。
【請求項２】
前記ウエル領域の深さ方向において、前記第１ソース領域と前記第１トレンチとが接触する第１距離Ｘsは、前記第１トレンチの深さＤt1、前記第１トレンチの底面の幅Ｌt1、および前記第１高濃度ソース領域と前記第１トレンチとが接触する第２距離Ｘn1としたとき、
Ｘs＜Ｄt1＋Ｌt1−Ｘn1
を満たすことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ウエル領域の深さ方向において、前記第１ドレイン領域と前記第１トレンチとが接触する第３距離Ｘdは、前記第１トレンチの深さＤt1、前記第１ドレイン領域が設けられる前の前記ウエル領域の表面から前記第１ゲート電極の表面までの深さＤp1としたとき、
Ｄp1＜Ｘd＜Ｄt1
を満たすことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
半導体基板の表面層に設けられたウエル領域と、
前記ウエル領域に設けられた、前記ウエル領域よりも浅い第２トレンチと、
前記ウエル領域の表面層に、前記第２トレンチの一方の側壁の一部に接して、前記第２トレンチよりも深く設けられた第２ソース領域と、
前記ウエル領域の表面層に、前記第２トレンチの他方の側壁に接して、前記第２トレンチの底面のコーナー部を占めるように、前記第２トレンチよりも深く設けられた第２ドレイン領域と、
前記第２トレンチの底面における前記ウエル領域の表面層に、前記第２ドレイン領域に接して設けられ、前記第２ドレイン領域と同一の導電型を有し、前記第２ドレイン領域よりも低い不純物濃度の低濃度半導体領域と、
前記第２ソース領域の表面層に、前記第２トレンチの側壁と離れて設けられた、前記第２ソース領域よりも高い不純物濃度を有する第２高濃度ソース領域と、
前記第２ドレイン領域の表面層に設けられた、前記第２ドレイン領域よりも高い不純物濃度を有する第２高濃度ドレイン領域と、
前記第２トレンチの内部に、第２ゲート絶縁膜を介して、前記第２ソース領域から前記低濃度半導体領域を跨るように設けられた第２ゲート電極と、
を備えることを特徴とする半導体素子。
【請求項５】
前記ウエル領域の深さ方向において、前記第２ソース領域と前記第２トレンチとが接触する第４距離Ｘspは、前記第２トレンチの深さＤt2、前記第２ソース領域が設けられる前の前記ウエル領域の表面から前記第２ゲート電極の表面までの深さＤp2としたとき、
Ｄp2＜Ｘsp＜Ｄt2
を満たすことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ウエル領域の深さ方向において、前記第２ドレイン領域と前記第２トレンチとが接触する第５距離Ｘdpは、前記第２トレンチの深さＤt2、前記第２トレンチの底面の幅Ｌt2、および前記第２高濃度ドレイン領域と前記第２トレンチとが接触する第６距離Ｘn2としたときに、
Ｘdp＜Ｄt2＋（１／２）Ｌt2−Ｘn2
を満たすことを特徴とする請求項４または５に記載の半導体素子。
【請求項７】
第１半導体素子と、第２半導体素子と、を同一の半導体基板に形成する半導体素子の製造方法であって、
前記半導体基板の表面層に形成された第１導電型のウエル領域に、前記第１半導体素子の第１トレンチを前記ウエル領域よりも浅く形成し、前記第１トレンチから離れて、前記第１トレンチよりも広い幅を有する前記第２半導体素子の第２トレンチを前記ウエル領域よりも浅く形成するトレンチ形成工程と、
前記第１トレンチの側壁および底面に第１ゲート絶縁膜を形成し、前記第２トレンチの側壁および底面に第２ゲート絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程の後に、前記第１トレンチおよび前記第２トレンチの内部に埋め込むように、前記ウエル領域の表面に導電性の膜を形成する導電膜形成工程と、
前記導電性の膜をエッチングして、前記第１トレンチの内部に第１ゲート電極を形成し、前記第２トレンチの内部に第２ゲート電極を形成する電極形成工程と、
前記第２ゲート電極をマスクとして、前記第２トレンチの底面に第２導電型の不純物をイオン注入する第１イオン注入工程と、
前記第１イオン注入工程の後に、前記第１トレンチおよび前記第２トレンチの内部を絶縁膜で充填した後、前記第１トレンチの一方の側壁まで開口する第１開口部と、前記第１トレンチの他方の側壁に達しないように開口する第２開口部と、前記第２トレンチの一方の側壁に達しないように開口する第３開口部と、前記第２トレンチの他方の側壁まで開口する第４開口部とを有するマスクを形成するマスク工程と、
前記マスク工程で形成された前記マスクを用いて、第２導電型の不純物をイオン注入する第２イオン注入工程と、
前記マスク工程で形成された前記マスクを用いて、第２導電型の不純物をイオン注入する第３イオン注入工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記第２イオン注入は、前記第３イオン注入よりも高加速電圧で行うことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第２イオン注入は、前記第３イオン注入よりも低いドーズ量で行うことを特徴とする請求項７または８に記載の半導体素子の製造方法。
【請求項１０】
前記第２イオン注入工程と前記第３イオン注入工程は、連続して行うことを特徴とする請求項７〜９のいずれか一つに記載の半導体素子の製造方法。
【請求項１１】
前記第２イオン注入工程後に熱拡散工程を行い、その後、前記マスク越しに前記第３イオン注入工程を連続して行うことを特徴とする請求項７〜９のいずれか一つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を中心としたＩＣ分野では半導体素子の縮小化（シュリンク）や低コスト化、および半導体素子を実装する回路の高効率化などを図る開発が進んでいる。例えば、出力段に用いる半導体素子のオン抵抗（ＲｏｎＡ）を低減する技術として、トレンチゲート構造を設けて、チャネル長をトレンチ側壁から底面に沿った長さに伸ばすことで、単位面積当たりのオン抵抗を低減した横型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が公知である（例えば、下記非特許文献１参照。）。
【０００３】
例えばトレンチゲート構造を有する横型ＭＯＳＦＥＴ（以下、低耐圧横型トレンチＭＯＳＦＥＴとする）では、オン抵抗成分の一つであるチャネル抵抗が、オン抵抗を増大する大きな要因となっている。そのため、チャネル抵抗を低減することを主眼とした技術が提案されている。
【０００４】
また、通常、設計ルール０．６μｍ以下の微細化プロセスにおいて、低耐圧横型トレンチＭＯＳＦＥＴは、ホットキャリア耐量を向上させるために、ドレイン領域近傍の電界を軽減するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を備えている。例えば、ＬＤＤ構造を有する低耐圧横型トレンチＭＯＳＦＥＴは、ソース領域とチャネル領域の間、およびドレイン領域とチャネル領域の間に、ソース領域およびドレイン領域と同一の導電型を有する低濃度領域（ＬＤＤ領域）をそれぞれ設けている。
【０００５】
図１３は、従来のトレンチゲート構造を有する横型ＭＯＳＦＥＴを示す断面図である。図１３に示す低耐圧横型トレンチＭＯＳＦＥＴでは、ｐ-半導体基板２０１の表面層に、ｐウエル領域２０２が設けられている。ｐウエル領域２０２の一部には、ｐウエル領域２０２を貫通しない深さで、トレンチ２０３が設けられている。トレンチ２０３の内部には、ゲート絶縁膜２１２を介してゲート電極２０４が設けられている。ｐウエル領域２０２の表面層の一部には、トレンチ２０３を挟んで、トレンチ２０３よりも深く、トレンチ２０３の側壁の一部に接して、ソース領域２０５およびドレイン領域２０６がそれぞれ設けられている。
【０００６】
ソース領域２０５の表面層には、高濃度ソース領域２０７が設けられている。高濃度ソース領域２０７は、ソース領域２０５よりも高い不純物濃度を有する。ドレイン領域２０６の表面層には、高濃度ドレイン領域２０８が設けられている。高濃度ドレイン領域２０８は、ドレイン領域２０６よりも高い不純物濃度を有する。ソース電極２０９は、高濃度ソース領域２０７に接している。ドレイン電極２１０は、高濃度ドレイン領域２０８に接している。低耐圧横型トレンチＭＯＳＦＥＴは、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などの局部絶縁膜２１１により、隣接する図示省略する半導体素子と分離されている。このような低耐圧横型トレンチＭＯＳＦＥＴでは、ソース領域２０５およびドレイン領域２０６がＬＤＤ領域として構成されている。
【０００７】
また、ＬＤＤ構造を有する別の半導体素子として、次のような装置が提案されている。第１導電型の第１の半導体領域の主面部に、細孔または細溝を設け、該細孔または細溝にそって前記第１の半導体領域の主面上部に、絶縁膜を介して導電層を設け、該導電層の両側部の第１の半導体領域の主面部に、第２導電型の第２の半導体領域を設け、該第２の半導体領域の下部で前記導電層の両側部の第１の半導体領域の主面部に、第２の半導体領域と同一導電型でかつ第２の半導体領域よりも不純物濃度が低い領域であって、前記第２の半導体領域および第１の半導体領域中においてチャネルが形成される領域と電気的に接続される第３の半導体領域を設けて、絶縁ゲート型電界効果トランジスタを構成している。前記第２の半導体領域および第３の半導体領域は、ソース領域またはドレイン領域として使用され、前記導電層は、ゲート電極として使用される（例えば、下記特許文献１参照。）。
【０００８】
また、別の装置として、次のような装置が提案されている。半導体基板に形成された溝の側壁にサイドウォールが設けられ、サイドウォールから露出する溝の底部にゲート絶縁膜が設けられた状態で、当該溝内にゲート電極が埋め込み形成されている。そして、半導体基板の表面層には、サイドウォールを介してゲート電極と対向配置されたソース／ドレインが設けられ、さらにソース／ドレインとゲート絶縁膜下方のチャネル形成部との間には、サイドウォールから半導体基板への不純物拡散によって形成された低濃度拡散層が設けられている（例えば、下記特許文献２参照。）。
【０００９】
また、ＬＤＤ構造を有する半導体素子の製造方法として、第１導電型の半導体基板の素子領域に溝を形成する工程と、この溝の底部に閾値制御用の不純物を注入する工程と、全面に導電性膜を堆積させる工程と、前記溝部にのみ、導電性膜を残し、ゲート電極を形成する工程と、全面に第２導電型不純物をイオン注入し、活性化して不純物プロファイルが前記溝底部まで伸びるソース、ドレイン領域を形成する工程とを具備する方法が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６１−１２５０８４号公報
【特許文献２】特開２００５−０１９５８４号公報
【特許文献３】特開昭６１−０４２９５８号公報
【非特許文献】
【００１１】
【非特許文献１】エム・ジトーニ（Ｍ．Ｚｉｔｏｕｎｉ）、外１名、ア  ニュー  コンセプト  フォア  ラテラル  ＤＭＯＳ  トランジスタ  フォア  スマート  パワー  ＩＣ’ｓ（Ａ  Ｎｅｗ  Ｃｏｎｃｅｐｔ  ｆｏｒ  ｔｈｅ  Ｌａｔｅｒａｌ  ＤＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｓｍａｒｔ  Ｐｏｗｅｒ  ＩＣ’ｓ）、（カナダ）、インターナショナル  シンポジウム  オン  パワー  セミコンダクター  デバイス  アンド  ＩＣ’ｓ  １９９９（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ  １９９９：ＩＳＰＳＤ  １９９９）、１９９９年５月２６日−２８日、ｐ．７３−７６
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したような低耐圧横型トレンチＭＯＳＦＥＴでは、トレンチゲート構造やＬＤＤ構造を構成するための工程が必要となる。また、微細化プロセスにおいては、さらに、次に示すような工程も必要となってしまう。半導体素子を微細化した場合、コンタクト形成部分から活性領域までの距離、またはコンタクト形成部分からＬＯＣＯＳ絶縁膜までの距離が短くなる。例えばドレイン電極２１０（図１３参照）のコンタクトを形成する際に、コンタクト形成のためのエッチングがドレイン領域２０６を突き抜けてしまった場合にはその部分、または局部絶縁膜２１１下のドレイン領域２０６が形成されていない部分で、ドレイン電極２１０がｐウエル領域２０２に短絡してしまう可能性がある。そのため、このようなコンタクト形成における短絡を防ぐための拡散層（以下、プラグ層とする）を形成する工程が行われる。従って、低耐圧横型トレンチＭＯＳＦＥＴの作製において、工程数が増大してしまう。
【００１３】
一方、発明者らが提案するトレンチゲート構造を有する横型のパワーＭＯＳＦＥＴ（以下、トレンチ横型パワーＭＯＳＦＥＴとする）では、上述した低耐圧横型トレンチＭＯＳＦＥＴとは別に、低オン抵抗化を図る技術が開発されている。例えばチャネル抵抗およびドレイン抵抗を低減することにより、低オン抵抗化が図られている。例えばドレイン抵抗を低減するために、トレンチ横型パワーＭＯＳＦＥＴでは、トレンチ底面の一部を占め、トレンチ側壁に接するようにドレイン領域が設けられている。トレンチ横型パワーＭＯＳＦＥＴは、例えば１５〜３０Ｖの耐圧を想定している。このようなトレンチ横型パワーＭＯＳＦＥＴでは、プレーナー構造の高耐圧縦型ＭＯＳＦＥＴ（ＤＭＯＳ：Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）に比べて、オン抵抗が大幅に低減される。しかしながら、トレンチゲート構造とするための工程が増えるため、工程数が増大してしまう。
【００１４】
そこで、低耐圧横型トレンチＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴとを、同一基板上に同時に作製することで、工程数を低減できないか否かを検討した。例えば、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域とトレンチ横型パワーＭＯＳＦＥＴのソース領域やドレイン領域とを同時に形成することで、工程数が低減すると推測することができる。しかしながら、その場合、次に示すような問題があることが判明した。
【００１５】
上述した特許文献１の技術では、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域は、イオン注入条件を変えた複数回のイオン注入により、トレンチ側壁の全面に接するように形成される。そのため、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域とトレンチ横型パワーＭＯＳＦＥＴのドレイン領域を同時に形成する場合、例えばトレンチ横型パワーＭＯＳＦＥＴの構成に合わせてイオン注入を行うと、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域は、トレンチ底面を占めるように形成されてしまう。その場合、低耐圧横型トレンチＭＯＳＦＥＴでは、短チャネル効果やパンチスルーが生じてしまい、低オン抵抗化が図れなくなってしまう。一方、低耐圧横型トレンチＭＯＳＦＥＴの構成に合わせてイオン注入を行うと、トレンチ横型パワーＭＯＳＦＥＴでは、ドレイン領域がトレンチ底面よりも浅く形成されてしまうため、低オン抵抗化が図れなくなってしまう。
【００１６】
また、低耐圧横型トレンチＭＯＳＦＥＴのドレイン領域が、トレンチ底面を占めるように形成された場合、ドレイン領域がゲート絶縁膜を介してゲート電極と接する距離が増えてしまうことで、ゲート・ドレイン間容量（帰還容量）が増大してしまう。その場合、半導体素子のゲート・ドレイン間容量（以下、半導体素子の大きさに依存しないゲート・ドレイン間容量として、オン抵抗とゲート電荷の積（ＲｏｎＱｇ）とする）が増大し、遅延やスイッチング損失の原因となってしまう恐れがある。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減することができる半導体素子を提供することを目的とする。また、オン抵抗とゲート電荷の積を低減することができる半導体素子を提供することを目的とする。また、この発明は、全体の製造工程数を低減することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子は、半導体基板の表面層に設けられたウエル領域と、前記ウエル領域に設けられた、前記ウエル領域よりも浅い第１トレンチと、前記ウエル領域の表面層に、前記第１トレンチの一方の側壁に接して、前記第１トレンチの底面のコーナー部を占めるように、前記第１トレンチよりも深く設けられた第１ソース領域と、前記ウエル領域の表面層に、前記第１トレンチの他方の側壁の一部に接して、前記第１トレンチよりも深く設けられた第１ドレイン領域と、前記第１ソース領域の表面層に設けられた、前記第１ソース領域よりも高い不純物濃度を有する第１高濃度ソース領域と、前記第１ドレイン領域の表面層に、前記第１トレンチの側壁と離れて設けられた、前記第１ドレイン領域よりも高い不純物濃度を有する第１高濃度ドレイン領域と、前記第１トレンチの内部に、第１ゲート絶縁膜を介して設けられた第１ゲート電極と、を備えることを特徴とする。
【００１９】
また、請求項２の発明にかかる半導体素子は、請求項１に記載の発明において、前記ウエル領域の深さ方向において、前記第１ソース領域と前記第１トレンチとが接触する第１距離Ｘsは、前記第１トレンチの深さＤt1、前記第１トレンチの底面の幅Ｌt1、および前記第１高濃度ソース領域と前記第１トレンチとが接触する第２距離Ｘn1としたとき、Ｘs＜Ｄt1＋Ｌt1−Ｘn1を満たすことを特徴とする。
【００２０】
また、請求項３の発明にかかる半導体素子は、請求項１または２に記載の発明において、前記ウエル領域の深さ方向において、前記第１ドレイン領域と前記第１トレンチとが接触する第３距離Ｘdは、前記第１トレンチの深さＤt1、前記第１ドレイン領域が設けられる前の前記ウエル領域の表面から前記第１ゲート電極の表面までの深さＤp1としたとき、Ｄp1＜Ｘd＜Ｄt1を満たすことを特徴とする。
【００２１】
また、請求項４の発明にかかる半導体素子は、半導体基板の表面層に設けられたウエル領域と、前記ウエル領域に設けられた、前記ウエル領域よりも浅い第２トレンチと、前記ウエル領域の表面層に、前記第２トレンチの一方の側壁の一部に接して、前記第２トレンチよりも深く設けられた第２ソース領域と、前記ウエル領域の表面層に、前記第２トレンチの他方の側壁に接して、前記第２トレンチの底面のコーナー部を占めるように、前記第２トレンチよりも深く設けられた第２ドレイン領域と、前記第２トレンチの底面における前記ウエル領域の表面層に、前記第２ドレイン領域に接して設けられ、前記第２ドレイン領域と同一の導電型を有し、前記第２ドレイン領域よりも低い不純物濃度の低濃度半導体領域と、前記第２ソース領域の表面層に、前記第２トレンチの側壁と離れて設けられた、前記第２ソース領域よりも高い不純物濃度を有する第２高濃度ソース領域と、前記第２ドレイン領域の表面層に設けられた、前記第２ドレイン領域よりも高い不純物濃度を有する第２高濃度ドレイン領域と、前記第２トレンチの内部に、第２ゲート絶縁膜を介して、前記第２ソース領域から前記低濃度半導体領域を跨るように設けられた第２ゲート電極と、を備えることを特徴とする。
【００２２】
また、請求項５の発明にかかる半導体素子は、請求項４に記載の発明において、前記ウエル領域の深さ方向において、前記第２ソース領域と前記第２トレンチとが接触する第４距離Ｘspは、前記第２トレンチの深さＤt2、前記第２ソース領域が設けられる前の前記ウエル領域の表面から前記第２ゲート電極の表面までの深さＤp2としたとき、Ｄp2＜Ｘsp＜Ｄt2を満たすことを特徴とする。
【００２３】
また、請求項６の発明にかかる半導体素子は、請求項４または５に記載の発明において、前記ウエル領域の深さ方向において、前記第２ドレイン領域と前記第２トレンチとが接触する第５距離Ｘdpは、前記第２トレンチの深さＤt2、前記第２トレンチの底面の幅Ｌt2、および前記第２高濃度ドレイン領域と前記第２トレンチとが接触する第６距離Ｘn2としたときに、Ｘdp＜Ｄt2＋（１／２）Ｌt2−Ｘn2を満たすことを特徴とする。
【００２４】
また、請求項７の発明にかかる半導体素子の製造方法は、第１半導体素子と、第２半導体素子と、を同一の半導体基板に形成する半導体素子の製造方法であって、前記半導体基板の表面層に形成された第１導電型のウエル領域に、前記第１半導体素子の第１トレンチを前記ウエル領域よりも浅く形成し、前記第１トレンチから離れて、前記第１トレンチよりも広い幅を有する前記第２半導体素子の第２トレンチを前記ウエル領域よりも浅く形成するトレンチ形成工程と、前記第１トレンチの側壁および底面に第１ゲート絶縁膜を形成し、前記第２トレンチの側壁および底面に第２ゲート絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程の後に、前記第１トレンチおよび前記第２トレンチの内部に埋め込むように、前記ウエル領域の表面に導電性の膜を形成する導電膜形成工程と、前記導電性の膜をエッチングして、前記第１トレンチの内部に第１ゲート電極を形成し、前記第２トレンチの内部に第２ゲート電極を形成する電極形成工程と、前記第２ゲート電極をマスクとして、前記第２トレンチの底面に第２導電型の不純物をイオン注入する第１イオン注入工程と、前記第１イオン注入工程の後に、前記第１トレンチおよび前記第２トレンチの内部を絶縁膜で充填した後、前記第１トレンチの一方の側壁まで開口する第１開口部と、前記第１トレンチの他方の側壁に達しないように開口する第２開口部と、前記第２トレンチの一方の側壁に達しないように開口する第３開口部と、前記第２トレンチの他方の側壁まで開口する第４開口部とを有するマスクを形成するマスク工程と、前記マスク工程で形成された前記マスクを用いて、第２導電型の不純物をイオン注入する第２イオン注入工程と、前記マスク工程で形成された前記マスクを用いて、第２導電型の不純物をイオン注入する第３イオン注入工程と、を含むことを特徴とする。
【００２５】
ここで、第１イオン注入工程は、前記第２トレンチの底面に第１イオン注入し、前記第２トレンチの底面における前記ウエル領域の表面層に低濃度半導体領域を形成するための工程であってもよい。
【００２６】
また、第２イオン注入工程は、第２イオン注入により、前記第１開口部に露出する前記ウエル領域の表面層に前記第１半導体素子の第１ソース領域を形成し、前記第２開口部に露出する前記ウエル領域の表面層に前記第１半導体素子の第１ドレイン領域を形成し、前記第３開口部に露出する前記ウエル領域の表面層に前記第２半導体素子の第２ソース領域を形成し、前記第４開口部に露出する前記ウエル領域の表面層に、第１イオン注入工程において形成した前記低濃度半導体領域よりも高い不純物濃度を有する前記第２半導体素子の第２ドレイン領域を形成するための工程であってもよい。
【００２７】
また、第３イオン注入工程は、第３イオン注入により、前記第１開口部に露出する前記第１ソース領域の表面層に、前記第１ソース領域よりも高い不純物濃度を有する第１高濃度ソース領域を形成し、前記第２開口部に露出する前記第１ドレイン領域の表面層に、前記第１ドレイン領域よりも高い不純物濃度を有する第１高濃度ドレイン領域を形成し、前記第３開口部に露出する前記第２ソース領域の表面層に、前記第２ソース領域よりも高い不純物濃度を有する第２高濃度ソース領域を形成し、前記第４開口部に露出する前記第２ドレイン領域の表面層に、前記第２ドレイン領域よりも高い不純物濃度を有する第２高濃度ドレイン領域を形成するための工程であってもよい。
【００２８】
また、請求項８の発明にかかる半導体素子の製造方法は、請求項７に記載の発明において、前記第２イオン注入は、前記第３イオン注入よりも高加速電圧で行うことを特徴とする。
【００２９】
また、請求項９の発明にかかる半導体素子の製造方法は、請求項７または８に記載の発明において、前記第２イオン注入は、前記第３イオン注入よりも低いドーズ量で行うことを特徴とする。
【００３０】
また、請求項１０の発明にかかる半導体素子の製造方法は、請求項７〜９のいずれか一つに記載の発明において、前記第２イオン注入工程と前記第３イオン注入工程は、連続して行うことを特徴とする。
【００３１】
また、請求項１１の発明にかかる半導体素子の製造方法は、請求項７〜９のいずれか一つに記載の発明において、前記第２イオン注入工程後に熱拡散工程を行い、その後、前記マスク越しに前記第３イオン注入工程を連続して行うことを特徴とする。
【００３２】
上述した請求項１〜３の発明によれば、第１ソース領域を、第１トレンチの底面のコーナー部を占めるように設けることにより、チャネル抵抗を低減することができる。これにより、オン抵抗を低減することができる。また、第１ドレイン領域と第１トレンチが接触する距離を短くすることにより、ゲート・ドレイン間のオーバーラップ容量を低減することができる。これにより、ゲート・ドレイン間容量を低減することができ、オン抵抗とゲート電荷の積（ＲｏｎＱｇ）を低減することができる。
【００３３】
また、上述した請求項４〜６の発明によれば、第２ドレイン領域を、第２トレンチの底面のコーナー部を占め、低濃度半導体領域に接するように設けることにより、ドレイン抵抗を低減することができる。これにより、オン抵抗を低減することができる。また、第２ソース領域と第２トレンチが接触する距離を短くすることにより、ゲート・ソース間のオーバーラップ容量を低減することができる。これにより、ゲート・ソース間容量を低減することができ、オン抵抗とゲート電荷の積を低減することができる。
【００３４】
また、上述した請求項７〜１１の発明によれば、第１半導体素子のＬＤＤ領域（第１ソース領域および第１ドレイン領域など）と、第２半導体素子のＬＤＤ領域（第２ソース領域および第２ドレイン領域など）を同時に形成することで、半導体装置の全体の製造工程数を低減することができる。また、高ドーズ量および低加速電圧で行う第２イオン注入と、低ドーズ量および高加速電圧で行う第３イオン注入を連続して行うことで、ウエル領域の深さ方向に向かって不純物濃度が低くなるように、ソース領域およびドレイン領域を設けることができる。また、その後の熱処理により、ソース領域やドレイン領域をトレンチよりも深く形成することができる。これにより、半導体素子をＬＤＤ構造とすることができ、半導体素子のオン抵抗を低減することができる。また、ドレイン領域を、プラグ層として機能させることができる。これにより、プラグ層を形成する工程を行わずにすむため、さらに製造工程数を低減することができる。
【００３５】
また、マスク工程で形成するマスクをマスクとして、第２イオン注入を行うことにより、第１半導体素子では、第１ソース領域を、第１トレンチの底面のコーナー部を占めるように形成することができる。これにより、第１半導体素子のチャネル抵抗を低減することができ、オン抵抗を低減することができる。また、第１ドレイン領域と第１トレンチが接触する距離を短く形成することができる。これにより、ゲート・ドレイン間容量を低減することができ、オン抵抗とゲート電荷の積を低減することができる。一方、第２半導体素子では、第２ドレイン領域を、第２トレンチの底面のコーナー部を占め、低濃度半導体領域に接するように形成することができる。これにより、第２半導体素子のドレイン抵抗を低減することができ、オン抵抗を低減することができる。また、第２ソース領域と第２トレンチが接触する距離を短く形成することができる。これにより、ゲート・ソース間容量を低減することができ、オン抵抗とゲート電荷の積（ＲｏｎＱｇ）を低減することができる。
【発明の効果】
【００３６】
本発明にかかる半導体素子およびその製造方法によれば、半導体素子のオン抵抗を低減することができるという効果を奏する。また、オン抵抗とゲート電荷の積を低減することができるという効果を奏する。また、全体の製造工程数を低減することができるという効果を奏する。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１にかかる半導体素子を示す断面図である。
【図２】実施の形態２にかかる半導体素子を示す断面図である。
【図３】本発明にかかるマスクパターンを示す平面図である。
【図４】本発明にかかる半導体素子の製造方法を示す断面図である。
【図５】本発明にかかる半導体素子の製造方法を示す断面図である。
【図６】本発明にかかる半導体素子の製造方法を示す断面図である。
【図７】本発明にかかる半導体素子の製造方法を示す断面図である。
【図８】本発明にかかる半導体素子の製造方法を示す断面図である。
【図９】本発明にかかる半導体素子の製造方法を示す断面図である。
【図１０】実施の形態１にかかる半導体素子のオン時のドレイン電流−ドレイン電圧の関係を示す特性図である。
【図１１】実施の形態１にかかる半導体素子のオフ時のドレイン電流−ドレイン電圧の関係を示す特性図である。
【図１２】実施の形態１にかかる半導体素子のゲート・ドレイン間容量を示す特性図である。
【図１３】従来のトレンチゲート構造を有する横型ＭＯＳＦＥＴを示す断面図である。
【発明を実施するための形態】
【００３８】
以下に添付図面を参照して、この発明にかかる半導体素子およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３９】
（実施の形態１）
図１は、実施の形態１にかかる半導体素子を示す断面図である。図１に示す半導体素子は、トレンチゲート構造を有する横型ＭＯＳＦＥＴ（低耐圧横型トレンチＭＯＳＦＥＴ）である。図１に示すように、低耐圧横型トレンチＭＯＳＦＥＴでは、ｐ-型の半導体基板１の表面層に、ｐ型のウエル領域２が設けられている。ウエル領域２の一部には、ウエル領域２を貫通しない深さで、第１トレンチ３が設けられている。第１トレンチ３の内部には、第１ゲート絶縁膜１２を介して第１ゲート電極４が設けられている。ウエル領域２の表面層の一部には、第１トレンチ３の一方の側壁に接して、第１トレンチ３の底面の例えば曲線形状を有するコーナー部（以下、第１トレンチ曲率部５１とする）を占めるように、ｎ型の第１ソース領域５が設けられている。第１ソース領域５は、第１トレンチ３よりも深さを有する。また、第１トレンチ３の他方の側壁の一部に接して、ｎ型の第１ドレイン領域６が設けられている。第１ドレイン領域６は、第１トレンチ３よりも深さを有する。
【００４０】
第１ソース領域５の表面層には、ｎ+型の第１高濃度ソース領域７が設けられている。第１高濃度ソース領域７は、第１ゲート絶縁膜１２を介して第１ゲート電極４と接しないように設けられている。また、第１高濃度ソース領域７は、第１ソース領域５よりも高い不純物濃度を有する。第１ドレイン領域６の表面層の一部には、第１トレンチ３の側壁から離れて、ｎ+型の第１高濃度ドレイン領域８が設けられている。第１高濃度ドレイン領域８は、第１ドレイン領域６よりも高い不純物濃度を有する。
【００４１】
第１ソース電極９は、第１高濃度ソース領域７に接している。第１ドレイン電極１０は、第１高濃度ドレイン領域８に接している。低耐圧横型トレンチＭＯＳＦＥＴは、例えばＬＯＣＯＳなどの局部絶縁膜１１により、隣接する図示省略する半導体素子と分離されている。
【００４２】
第１ソース領域５は、次の（１）式を満たすように設けるのが良い。（１）式は、ウエル領域２の深さ方向における、第１ソース領域５と第１トレンチ３とが接触する第１距離Ｘsの好適な範囲である。なお、第１トレンチ３の深さＤt1、第１トレンチ３の底面の幅Ｌt1、および第１高濃度ソース領域７と第１トレンチ３とが接触する第２距離Ｘn1とする。
【００４３】
Ｘs＜Ｄt1＋Ｌt1−Ｘn1  ・・・（１）
【００４４】
（１）式を満たすように第１ソース領域５を設ける理由は、第１距離Ｘsの値が上限値よりも大きい場合、ソース・ドレイン間でパンチスルーが生じてしまうからである。
【００４５】
また、第１ドレイン領域６は、次の（２）式を満たすように設けるのが良い。（２）式は、ウエル領域２の深さ方向における、第１ドレイン領域６と第１トレンチ３とが接触する第３距離Ｘdの好適な範囲である。なお、第１トレンチ３の深さＤt1、第１ドレイン領域６が設けられる前のウエル領域２の表面から第１ゲート電極４の表面までの深さＤp1とする。
【００４６】
Ｄp1＜Ｘd＜Ｄt1  ・・・（２）
【００４７】
（２）式を満たすように第１ドレイン領域６を設ける理由は、次に示すとおりである。第３距離Ｘdの値が下限値よりも小さい場合、第１ドレイン領域６が、第１ゲート絶縁膜１２を介して第１ゲート電極４と接しないため、低耐圧横型トレンチＭＯＳＦＥＴが、ＭＯＳＦＥＴの構成とならないからである。また、第３距離Ｘdの値が上限値よりも大きい場合、低耐圧横型トレンチＭＯＳＦＥＴのチャネル抵抗を低減することができないからである。
【００４８】
このような低耐圧横型トレンチＭＯＳＦＥＴにおいて、第１トレンチ３の底面の第１トレンチ曲率部５１を占めるように、第１ソース領域５を設けることにより、チャネル抵抗を低減することができる。その理由は、後述する。また、第１ドレイン領域６が第１ゲート絶縁膜１２を介して第１ゲート電極４と接する距離を短くすることにより、ゲート・ドレイン間のオーバーラップ容量を低減することができる。これにより、ゲート・ドレイン間容量（帰還容量）を低減することができる。その理由は、後述する。
【００４９】
また、第１ソース領域５の表面層に第１高濃度ソース領域７を設けることにより、ウエル領域２の深さ方向に向かって不純物濃度が低くなるように、ソース領域を設けることができる。また、第１ドレイン領域６の表面層に第１高濃度ドレイン領域８を設けることにより、ウエル領域２の深さ方向に向かって不純物濃度が低くなるように、ドレイン領域を設けることができる。これにより、低耐圧横型トレンチＭＯＳＦＥＴを、ＬＤＤ構造とすることができる。また、第１ドレイン領域６を深く設けることにより、第１ドレイン領域６を、コンタクト形成における短絡を防ぐための拡散層（プラグ層）として機能させることができる。
【００５０】
また、第１高濃度ドレイン領域８を第１トレンチ３の側壁から離して設けることにより、低耐圧横型トレンチＭＯＳＦＥＴ内で電界集中する部分に、第１高濃度ドレイン領域８内の不純物が拡散してくることを防止することができる。
【００５１】
以上、説明したように、実施の形態１によれば、第１ソース領域５を、第１トレンチ３の底面の第１トレンチ曲率部５１を占めるように設けることにより、チャネル抵抗を低減することができる。これにより、オン抵抗を低減することができる。また、第１ドレイン領域６と第１トレンチ３が接触する距離を短くすることにより、ゲート・ドレイン間のオーバーラップ容量を低減することができる。これにより、ゲート・ドレイン間容量を低減することができ、オン抵抗とゲート電荷の積（ＲｏｎＱｇ）を低減することができる。また、第１トレンチ３の底面から、第１ドレイン領域６側の第１トレンチ３の側壁に跨る領域を、チャネル領域とすることができる。そのため、第１トレンチ３を浅く形成し、トレンチ幅を狭くしたとしても、低耐圧横型トレンチＭＯＳＦＥＴを短チャンネル効果やパンチスルーを抑制することができる構造とすることができる。
【００５２】
（実施の形態２）
図２は、実施の形態２にかかる半導体素子を示す断面図である。図２に示す半導体素子は、トレンチゲート構造を有する横型のパワーＭＯＳＦＥＴ（トレンチ横型パワーＭＯＳＦＥＴ）である。図２に示すように、トレンチ横型パワーＭＯＳＦＥＴでは、ウエル領域２の一部には、ウエル領域２を貫通しない深さで、第２トレンチ２１が設けられている。第２トレンチ２１は、例えば実施の形態１の低耐圧横型トレンチＭＯＳＦＥＴの第１トレンチよりも広い幅を有する。ウエル領域２の表面層の一部には、第２トレンチ２１の一方の側壁の一部に接して、ｎ型の第２ソース領域２４が設けられている。第２ソース領域２４は、第２トレンチ２１よりも深さを有する。また、第２トレンチ２１の他方の側壁に接して、第２トレンチ２１の底面の例えば曲線形状を有するコーナー部（以下、第２トレンチ曲率部５２とする）を占めるように、ｎ型の第２ドレイン領域２５が設けられている。第２ドレイン領域２５は、第２トレンチ２１よりも深さを有する。
【００５３】
第２トレンチ２１の底面において、ウエル領域２の表面層には、第２ドレイン領域２５に接するように、ｎ-低濃度半導体領域２３が設けられている。ｎ-低濃度半導体領域２３は、第２ドレイン領域２５と同一の導電型を有する。また、ｎ-低濃度半導体領域２３は、第２ドレイン領域２５よりも低い不純物濃度を有する。第２ソース領域２４の表面層の一部には、第２トレンチ２１の側壁と離れて、ｎ+型の第２高濃度ソース領域２６が設けられている。第２高濃度ソース領域２６は、第２ソース領域２４よりも高い不純物濃度を有する。第２ドレイン領域２５の表面層には、ｎ+型の第２高濃度ドレイン領域２７が設けられている。第２高濃度ドレイン領域２７は、第２ドレイン領域２５よりも高い不純物濃度を有する。
【００５４】
第２ゲート電極２２は、第２トレンチ２１の内部において、第２ゲート絶縁膜３０を介して、第２ソース領域２４からｎ-低濃度半導体領域２３まで跨るように設けられている。第２ソース電極２８は、第２高濃度ソース領域２６に接している。第２ドレイン電極２９は、第２高濃度ドレイン領域２７に接している。また、第２ドレイン電極２９は、第２トレンチ２１の第２ドレイン領域２５側の側壁に、第２ゲート絶縁膜３０を介して設けられた電極と短絡している。それ以外の構成は、実施の形態１の低耐圧横型トレンチＭＯＳＦＥＴと同様である。
【００５５】
第２ソース領域２４は、次の（３）式を満たすように設けるのが良い。（３）式は、ウエル領域２の深さ方向における、第２ソース領域２４と第２トレンチ２１とが接触する第４距離Ｘspの好適な範囲である。なお、第２トレンチ２１の深さＤt2、第２ソース領域２４が設けられる前のウエル領域２の表面から第２ゲート電極２２の表面までの深さＤp2とする。
【００５６】
Ｄp2＜Ｘsp＜Ｄt2  ・・・（３）
【００５７】
（３）式を満たすように第２ソース領域２４を設ける理由は、次に示すとおりである。第４距離Ｘspの値が下限値よりも小さい場合、第２ソース領域２４が、第２ゲート絶縁膜３０を介して第２ゲート電極２２と接しないため、トレンチ横型パワーＭＯＳＦＥＴが、ＭＯＳＦＥＴの構成とならないからである。また、第４距離Ｘspの値が上限値よりも大きい場合、第２ソース領域２４が、ｎ-低濃度半導体領域２３を介して第２ドレイン電極２９に短絡してしまうからである。
【００５８】
また、第２ドレイン領域２５は、次の（４）式を満たすように設けるのが良い。（４）式は、ウエル領域２の深さ方向における、第２ドレイン領域２５と第２トレンチ２１とが接触する第５距離Ｘdpの好適な範囲である。なお、第２トレンチ２１の深さＤt2、第２トレンチ２１の底面の幅Ｌt2、および第２高濃度ドレイン領域２７と第２トレンチ２１とが接触する第６距離Ｘn2とする。
【００５９】
Ｘdp＜Ｄt2＋（１／２）Ｌt2−Ｘn2  ・・・（４）
【００６０】
（４）式を満たすように第２ドレイン領域２５を設ける理由は、次に示すとおりである。第５距離Ｘdpの値が上限値よりも大きい値で、例えばソース・ドレイン間の耐圧を高くするために、ｎ-低濃度半導体領域２３の全体を覆うように第２ドレイン領域２５を形成してしまうと、ｎ-低濃度半導体領域２３が第２ドレイン領域２５の電位となってしまい、ウエル領域２が空乏化しにくくなってしまう。そのため、第２ドレイン領域２５の底面近傍の電位を、ｎ-低濃度半導体領域２３の電位に維持する必要があるからである。
【００６１】
このようなトレンチ横型パワーＭＯＳＦＥＴでは、第２ソース領域２４の底面近傍のウエル領域２が、チャネル領域として機能する。また、第２ソース領域２４が第２ゲート絶縁膜３０を介して第２ゲート電極２２と接する距離を短くすることにより、ゲート・ドレイン間のオーバーラップ容量を低減することができる。これにより、ゲート・ドレイン間容量を低減することができる。
【００６２】
また、第２ソース領域２４の表面層に第２高濃度ソース領域２６を設けることにより、ウエル領域２の深さ方向に向かって不純物濃度が低くなるように、ソース領域を設けることができる。また、第２ドレイン領域２５の表面層に、第２高濃度ドレイン領域２７を設けることにより、ウエル領域２の深さ方向に向かって不純物濃度が低くなるように、ドレイン領域を設けることができる。これにより、トレンチ横型パワーＭＯＳＦＥＴを、ＬＤＤ構造とすることができる。また、第２ドレイン領域２５を深く設けることにより、第２ドレイン領域２５をプラグ層として機能させることができる。
【００６３】
以上、説明したように、実施の形態２によれば、第２ドレイン領域２５を、第２トレンチ２１の底面の第２トレンチ曲率部５２を占め、ｎ-低濃度半導体領域２３に接するように設けることにより、ドレイン抵抗を低減することができる。これにより、オン抵抗を低減することができる。また、第２ソース領域２４と第２トレンチ２１が接触する距離を短くすることにより、ゲート・ソース間のオーバーラップ容量を低減することができる。これにより、ゲート・ソース間容量を低減することができ、オン抵抗とゲート電荷の積を低減することができる。
【００６４】
（実施の形態３）
図３は、本発明にかかるマスクパターンを示す平面図である。図３は、実施の形態１にかかる低耐圧横型トレンチＭＯＳＦＥＴのソース領域およびドレイン領域を形成する際の、イオン注入時のマスクパターンを示している。図３に示すように、例えば半導体領域３４には、第３トレンチ３３が設けられている。ドレイン領域の第１マスク開口部３１は、第３トレンチ３３から離れて形成されている。例えば、第１マスク開口部３１と第３トレンチ３３の第１間隔Ａは、例えば０．１０〜０．２μｍ程度離して形成される。これは、第３トレンチ３３の底面と側面とのなす角度（テーパー角度）を８６〜８９度としたときに、ドーズ量１×１０13〜１×１０15ｃｍ-2のイオン注入でドレイン領域を形成した場合の、所望の第３距離Ｘdを得るためのおおよその範囲である。つまり、第１間隔Ａの範囲は、ドレイン領域を形成するためのイオン注入のドーズ量や加速電圧、イオン注入後の熱処理、第３トレンチ３３のアスペクト比、第３トレンチ３３のテーパー角度によって変えても良い。ソース領域の第２マスク開口部３２は、第３トレンチ３３に接して形成されている。つまり、第２マスク開口部３２と第３トレンチ３３の第２間隔Ｂはゼロである。このようなマスクパターンで、実施の形態１にかかる低耐圧横型トレンチＭＯＳＦＥＴの、第１ソース領域、第１ドレイン領域、第１高濃度ソース領域および第１高濃度ドレイン領域が形成される。
【００６５】
また、実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの、ソース領域およびドレイン領域を形成するためのマスクパターンでは、ドレイン領域の第１マスク開口部３１は、第３トレンチ３３に接して形成されている。ソース領域の第２マスク開口部３２は、第３トレンチ３３から離れて形成されている。つまり、図３に示すマスクパターンにおいて、第１間隔Ａと第２間隔Ｂが逆の状態のマスクパターンとなる。
【００６６】
図４〜図９は、本発明にかかる半導体素子の製造方法を示す断面図である。実施の形態１にかかる低耐圧横型トレンチＭＯＳＦＥＴと、実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴとを、同一の半導体基板１に形成する工程について説明する。低耐圧横型トレンチＭＯＳＦＥＴは、第１半導体素子に相当する。トレンチ横型パワーＭＯＳＦＥＴは、第２半導体素子に相当する。
【００６７】
まず、図４に示すように、半導体基板１の表面に形成された図示省略するマスク酸化膜の上から、半導体基板１の表面層に、例えばボロン（Ｂ）などの不純物をイオン注入する。次いで、熱処理を行い、半導体基板１の表面層に打ち込んだ不純物を拡散し、半導体基板１の表面にウエル領域２を形成する。このように形成された半導体基板１には、低耐圧横型トレンチＭＯＳＦＥＴを形成する領域（以下、第１半導体素子形成領域とする）１００と、トレンチ横型パワーＭＯＳＦＥＴを形成する領域（以下、第２半導体素子形成領域とする）１１０が設けられる。
【００６８】
次いで、フォトリソグラフィにより、第１半導体素子形成領域１００に、第１トレンチ３を形成する。また、第２半導体素子形成領域１１０に、第２トレンチ２１を形成する。第２トレンチ２１の底面の幅Ｌt2は、第１トレンチ３の底面の幅Ｌt1よりも広く形成するのが良い（Ｌt1＜Ｌt2）。その理由は、後述する。第１トレンチ３の深さＤt1および底面の幅Ｌt1は、例えばそれぞれ０．７μｍおよび０．５μｍであっても良い。第２トレンチ２１の深さＤt2および底面の幅Ｌt2は、例えばそれぞれ０．７μｍおよび１．０μｍであっても良い。
【００６９】
次いで、フォトリソグラフィによって、第１半導体素子形成領域１００および第２半導体素子形成領域１１０を覆う図示省略する第１レジストパターンを形成する。次いで、第１レジストパターンをマスクとして、ウエル領域２の表面を局所的に熱酸化（ＬＯＣＯＳ）し、局部絶縁膜１１を形成する。これにより、低耐圧横型トレンチＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴが局部絶縁膜１１により分離される。次いで、第１レジストパターンのマスクを除去しウエル領域２の表面に、酸化膜４０を形成する。このとき、第１トレンチ３および第２トレンチ２１の側壁および底面にも、酸化膜４０が形成される。第１トレンチ３の側壁および底面に形成された酸化膜４０は、第１ゲート絶縁膜１２である。第２トレンチ２１の側壁および底面に形成された酸化膜４０は、第２ゲート絶縁膜３０である。酸化膜４０の厚さは、例えば１００〜２００Åであっても良い。
【００７０】
次いで、第１半導体素子形成領域１００および第２半導体素子形成領域１１０の全体にわたって、半導体基板１の酸化膜４０が形成された表面全面に、第１トレンチ３および第２トレンチ２１の内部を埋め込むように、不純物を添加したポリシリコン（ドープトポリシリコン：Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）を堆積する。このポリシリコンの膜は、導電性の膜に相当する。次いで、エッチバックを行い、酸化膜４０の表面のポリシリコンを除去する。第１半導体素子形成領域１００では、第１トレンチ３の開口部近傍のポリシリコンも除去される。これにより、第１トレンチ３の内部に第１ゲート電極４が形成される。また、第２トレンチ２１の底面の幅Ｌt2が第１トレンチ３の底面の幅Ｌt1よりも広いので、第２半導体素子形成領域１１０では、第２トレンチ２１の開口部近傍のポリシリコンとともに、第２トレンチ２１の中央部近傍のポリシリコンも除去される。これにより、第２トレンチ２１の側壁にのみ、ポリシリコンが残り、第２ゲート電極２２が形成される。第２ソース領域２４が形成される側の側壁に残るポリシリコンが、第２ゲート電極２２である。
【００７１】
次いで、図５に示すように、フォトリソグラフィによって、第２トレンチ２１の形成領域およびその近傍が開口した第２レジストパターン４１を形成する。次いで、第２レジストパターン４１をマスクとして、酸化膜４０の上から、ウエル領域２の表面層に、例えばリン（Ｐ）をイオン注入する。イオン注入条件は、例えば加速電圧５０ＫｅＶ、ドーズ量１×１０12〜１×１０13ｃｍ-2であっても良い。このイオン注入が、第１イオン注入に相当する。後の熱処理工程により拡散することにより、図６に示すように、第２トレンチ２１の底面におけるウエル領域２の表面層に、ｎ-低濃度半導体領域２３が形成される。ｎ-低濃度半導体領域２３は、第２トレンチ２１の側壁に残るポリシリコンと第２ゲート電極２２により自己整合的に形成される。また、第２トレンチ２１の側壁上部におけるウエル領域２の表面層に、後の工程で第２ソース領域２４および第２ドレイン領域２５となる領域が形成される。次いで、第２レジストパターン４１を除去する。また、リン（Ｐ）のドーズ量が１×１０12ｃｍ-2程度の低濃度の場合は、第２レジストパターン４１が不要となり、この場合、酸化膜４０の上から、ウエル領域２の表面層の全面にイオン注入しても構わない。
【００７２】
次いで、トレンチ内部を絶縁膜ですべて充填したのち、図７に示すように、フォトリソグラフィによって、第１ソース領域５、第１ドレイン領域６、第２ソース領域２４および第２ドレイン領域２５の形成領域が開口した第３レジストパターン４２を形成する。第１ソース領域５の形成領域における開口部は、第１トレンチ３の一方の側壁まで開口する（図３参照）。この開口部が、第１開口部に相当する。第１ドレイン領域６の形成領域における開口部は、第１トレンチ３の他方の側壁に達しないように開口する。開口部の側壁から第１トレンチ３の側壁までの距離は、例えば０．１０〜０．２０μｍ程度であっても良い。この開口部が、第２開口部に相当する。第２ソース領域２４の形成領域における開口部は、第２トレンチ２１の一方の側壁に達しないように開口する。開口部の側壁から第２トレンチ２１の側壁までの距離は、例えば０．１０〜０．２０μｍ程度であっても良い。この開口部が、第３開口部に相当する。第２ドレイン領域２５の形成領域における開口部は、第２トレンチ２１の他方の側壁まで開口する。この開口部が、第４開口部に相当する。つまり、第１半導体素子形成領域１００における開口部の形状と、第２半導体素子形成領域１１０における開口部の形状は、対称的な形状となっている。
【００７３】
次いで、第３レジストパターン４２をマスクとして、酸化膜４０の上から、ウエル領域２の表面層に、例えばリンを垂直、もしくはウエル領域２の深さ方向に対して７°の傾きでイオン注入する。このイオン注入は、次に連続して行うイオン注入よりも、低ドーズ量および高加速電圧で行うのが良い。イオン注入条件は、例えば加速電圧１５０ＫｅＶ〜１ＭｅＶ、ドーズ量１×１０14〜１×１０15ｃｍ-2程度であっても良い。このイオン注入が、第２イオン注入に相当する。例えばリンを１５０ＫｅＶでイオン注入した場合には、例えば窒素雰囲気で熱拡散工程をおこなうことにより、トレンチ底面よりも深くなるようにドライブすることで、第１半導体素子形成領域１００において、ウエル領域２の表面層に、第１ソース領域５および第１ドレイン領域６が形成される。また、第２半導体素子形成領域１１０において、ウエル領域２の表面層に、第２ソース領域２４および第２ドレイン領域２５が形成される。
【００７４】
また、リンを１ＭｅＶでイオン注入した場合には、飛程が１μｍ程度まで達するので、その前述の熱拡散工程は不要であり、後の熱処理工程により活性化され、第１半導体素子形成領域１００において、ウエル領域２の表面層に、第１ソース領域５および第１ドレイン領域６が形成される。また、第２半導体素子形成領域１１０において、ウエル領域２の表面層に、第２ソース領域２４および第２ドレイン領域２５が形成される。
【００７５】
次に、図８に示すように、第３レジストパターン４２をマスクとして、酸化膜４０の上から、ウエル領域２の表面層に、例えば砒素（Ａｓ）を垂直、もしくはウエル領域２の深さ方向に対して７°の傾きでイオン注入する。イオン注入条件は、例えば加速電圧４０ＫｅＶ、ドーズ量３×１０15ｃｍ-2程度であっても良い。このイオン注入が、第３イオン注入に相当する。
【００７６】
第２イオン注入の後に熱拡散工程が不要の場合は、第２イオン注入と第３イオン注入を同じマスクを用いて連続して行うことができる。また、第２イオン注入の後に熱拡散工程を行った後に第３イオン注入を行う場合においても、熱拡散工程を還元性雰囲気で行うことにより、第２イオン注入を行う際のマスクを用いて第３イオン注入を行うことができる。
【００７７】
第３イオン注入において、例えば砒素が注入された領域には、後の熱処理工程により、第１ソース領域５の表面層に、第１高濃度ソース領域７が形成される。また、第１ドレイン領域６の表面層に、第１高濃度ドレイン領域８が形成される。また、第２ソース領域２４の表面層に、第２高濃度ソース領域２６が形成される。また、第２ドレイン領域２５の表面層に、第２高濃度ドレイン領域２７が形成される。
【００７８】
次いで、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などの保護酸化膜のデポジションや、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの層間絶縁膜のリフロー、ソース領域およびドレイン領域のアニールが行われる。このような熱処理により、図９に示すように、イオン注入により形成された拡散領域内の不純物が、ウエル領域２の深さ方向および水平方向へと所望の大きさに拡散する。例えばソース領域やドレイン領域などのＬＤＤ領域は、トレンチの深さ（例えば０．７μｍ）よりも深い、例えば１．０μｍ程度の深さになる。また、第１半導体素子形成領域１００では、第１ソース領域５は、第１トレンチ３の底面の第１トレンチ曲率部５１を占めるように拡散する。また、第１ドレイン領域６は、第１ソース領域５の拡散方向と同方向に、第１トレンチ３から離れる方向に拡散する。また、第２半導体素子形成領域１１０では、第２ドレイン領域２５は、第２トレンチ２１の底面の第２トレンチ曲率部５２を占めるように拡散する。また、第２ソース領域２４は、第２ドレイン領域２５の拡散方向と同方向に、第２トレンチ２１から離れる方向に拡散する。また、ｎ-低濃度半導体領域２３も拡散される。
【００７９】
次いで、第１高濃度ソース領域７に接する第１ソース電極９を形成する。また、第１高濃度ドレイン領域８に接する第１ドレイン電極１０を形成する。また、第２高濃度ソース領域２６に接する第２ソース電極２８を形成する。また、第２高濃度ドレイン領域２７に接する第２ドレイン電極２９を形成する。また、第２トレンチ２１の第２ドレイン領域２５側の側壁に残るポリシリコンと、第２ドレイン電極２９については、ゲート奥行き方向のエッヂ部分で引き出されたポリシリコンに対し、例えばアルミニウムなどを用いて電気的に接続することにより短絡する。これにより、同一の半導体基板１に、実施の形態１にかかる低耐圧横型トレンチＭＯＳＦＥＴ、および実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴが形成された半導体装置が完成する。
【００８０】
以上、説明したように、実施の形態３によれば、実施の形態１および実施の形態２と同様の効果を得ることができる。また、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域と、トレンチ横型パワーＭＯＳＦＥＴのＬＤＤ領域を同時に形成することで、半導体装置の全体の製造工程数を低減することができる。また、高ドーズ量および低加速電圧で行うイオン注入と、低ドーズ量および高加速電圧で行うイオン注入を連続して行うことで、ウエル領域２の深さ方向に向かって不純物濃度が低くなるように、ソース領域およびドレイン領域を設けることができる。また、その後の熱処理により、ソース領域やドレイン領域をトレンチよりも深く形成することができる。これにより、半導体素子をＬＤＤ構造とすることができ、半導体素子のオン抵抗を低減することができる。また、ドレイン領域を、プラグ層として機能させることができる。これにより、プラグ層を形成する工程を行わずにすむため、さらに製造工程数を低減することができる。
【００８１】
また、第３レジストパターン４２をマスクとして、イオン注入を行うことにより、低耐圧横型トレンチＭＯＳＦＥＴでは、第１ソース領域５を、第１トレンチ３の底面の第１トレンチ曲率部５１を占めるように形成することができる。これにより、低耐圧横型トレンチＭＯＳＦＥＴのチャネル抵抗を低減することができ、オン抵抗を低減することができる。また、第１ドレイン領域６と第１トレンチ３が接触する距離を短く形成することができる。これにより、ゲート・ドレイン間容量を低減することができ、オン抵抗とゲート電荷の積を低減することができる。一方、トレンチ横型パワーＭＯＳＦＥＴでは、第２ドレイン領域２５を、第２トレンチ２１の底面の第２トレンチ曲率部５２を占め、ｎ-低濃度半導体領域２３に接するように形成することができる。これにより、トレンチ横型パワーＭＯＳＦＥＴのドレイン抵抗を低減することができ、オン抵抗を低減することができる。また、第２ソース領域２４と第２トレンチ２１が接触する距離を短く形成することができる。これにより、ゲート・ソース間容量を低減することができ、オン抵抗とゲート電荷の積を低減することができる。
【００８２】
次に、上述した各実施の形態にかかる半導体素子のオン抵抗、およびオン抵抗とゲート電荷の積（ＲｏｎＱｇ）について検証を行った。実施の形態１にかかる半導体素子を例に説明する。図１０は、実施の形態１にかかる半導体素子のオン時のドレイン電流−ドレイン電圧の関係を示す特性図である。また、図１１は、実施の形態１にかかる半導体素子のオフ時のドレイン電流−ドレイン電圧の関係を示す特性図である。また、図１２は、実施の形態１にかかる半導体素子のゲート・ドレイン間容量を示す特性図である。まず、上述した実施の形態１に従い、低耐圧横型トレンチＭＯＳＦＥＴを作成した（以下、実施例とする）。また、比較のため、図１３に示すような従来の低耐圧横型トレンチＭＯＳＦＥＴを作成した（以下、従来例とする）。実施例および従来例ともに、第１トレンチ３の深さＤt1および底面の幅Ｌt1を、それぞれ０．７μｍおよび０．５μｍとした。チャネル領域の、チャネル長に直行する方向の長さを２５μｍとした。ゲート電圧を５．０Ｖとした。
【００８３】
図１０に示す結果より、実施例は、従来例に比べて、オン抵抗が低減することがわかった。チャネル抵抗を大幅に低減することができるためと推測することができる。図１０に示すように、実施例では、約３０％程度、低オン抵抗化が図れることがわかる。
【００８４】
また、図１１に示す結果より、実施例および従来例のオフ耐圧は、ほぼ同様の値となった。その理由は、ゲートトレンチ構造の横型ＭＯＳＦＥＴのオフ耐圧は、トレンチのドレイン領域側の側壁上部における第１ドレイン領域６の不純物濃度で決定するからである。図１１に示すように、ドレイン・ソース間の漏れ電流が１．０μＡのときに、実施例および従来例のオフ耐圧は１４Ｖとなることがわかる。
【００８５】
また、図１２に示す結果より、実施例は、従来例に比べて、オン抵抗とゲート電荷の積が低減することがわかった。実施の形態１において述べたように、実施例では、ゲート・ドレイン間容量（帰還容量）を低減することができるからである。また、図１０に示しように、オン抵抗を低減することができるからである。
【００８６】
また、トレンチ横型パワーＭＯＳＦＥＴは、低耐圧横型トレンチＭＯＳＦＥＴと同様に、ＬＤＤ領域を備えている。そのため、トレンチ横型パワーＭＯＳＦＥＴにおいても、オン抵抗を低減することができることがわかる。また、トレンチ横型パワーＭＯＳＦＥＴでは、第２ゲート電極２２および第２ソース領域２４間の構造が、低耐圧横型トレンチＭＯＳＦＥＴの第１ゲート電極４および第１ドレイン領域６間の構造と同様である。そのため、ドレイン・ソース間容量を低減することができると推測することができる。これにより、トレンチ横型パワーＭＯＳＦＥＴにおいても、オン抵抗とゲート電荷の積を低減することができると推測することができる。
【００８７】
以上において本発明では、ｎ型のＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、ｐ型のＭＯＳＦＥＴに適用することが可能である。その場合、ｎ型のウエル領域２の表面層に、例えばボロン（Ｂ11）およびフッ化ボロン（ＢＦ2）をイオン注入し、ｐ型のソース領域、高濃度ソース領域、ｐ型のドレイン領域および高濃度ドレイン領域を設けるのが良い。
【００８８】
なお、低耐圧横型トレンチＭＯＳＦＥＴと、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域と同じ構成の拡散領域を有する半導体素子とを同一基板に形成する場合にも、この半導体素子の拡散領域と、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域とを同時に形成することで、本発明は適用可能である。トレンチ横型パワーＭＯＳＦＥＴにおいても、トレンチ横型パワーＭＯＳＦＥＴと、トレンチ横型パワーＭＯＳＦＥＴのＬＤＤ領域と同じ構成の拡散領域を有する半導体素子とを同一基板に形成する場合に、本発明は適用可能である。
【産業上の利用可能性】
【００８９】
以上のように、本発明にかかる半導体素子およびその製造方法は、トレンチ内にゲート電極を有する横型のＭＯＳＦＥＴを備えた半導体素子に有用であり、特に、電源ＩＣに使用される半導体素子に適している。
【符号の説明】
【００９０】
１  半導体基板
２  ウエル領域
３  第１トレンチ
４  第１ゲート電極
５  第１ソース領域
６  第１ドレイン領域
７  第１高濃度ソース領域
８  第１高濃度ドレイン領域
９  第１ソース電極
１０  第１ドレイン電極
１１  局部絶縁膜
１２  第１ゲート絶縁膜
２１  第２トレンチ
２２  第２ゲート電極
２３  ｎ-低濃度半導体領域
２４  第２ソース領域
２５  第２ドレイン領域
２６  第２高濃度ソース領域
２７  第２高濃度ドレイン領域
２８  第２ソース電極
２９  第２ドレイン電極
３０  第２ゲート絶縁膜
３３  第３トレンチ
１００  半導体素子形成領域（第１）
１１０  半導体素子形成領域（第２）
【図１】
2011014851.tif 000003
【図２】
2011014851.tif 000004
【図３】
2011014851.tif 000005
【図４】
2011014851.tif 000006
【図５】
2011014851.tif 000007
【図６】
2011014851.tif 000008
【図７】
2011014851.tif 000009
【図８】
2011014851.tif 000010
【図９】
2011014851.tif 000011
【図１０】
2011014851.tif 000012
【図１１】
2011014851.tif 000013
【図１２】
2011014851.tif 000014
【図１３】
2011014851.tif 000015