(57)【要約】【課題】ＰＦＣ電源の出力電力に伴ってＰＦＣ電源のスイッチ回路を制御することで、アクティブフィルタ方式のＰＦＣ電源における全負荷領域での効率の改善方法を提供する。【解決手段】インダクタＬ１の充放電を制御するスイッチを２対１組で構成する。１のスイッチには電流容量の小さいＭＯＳＦＥＴスイッチＱ１を用い、他のスイッチには電流容量の大きいＩＧＢＴスイッチＱ２を用いる。ＰＦＣ電源の出力端子の電圧を分圧する分圧回路２の出力が閾値電圧より低い間はＭＯＳＦＥＴスイッチＱ１のみを動作させ、閾値電圧を越えるとＩＧＢＴスイッチＱ２も合わせて動作させる。【選択図】図２
2011217427.tif 000002
【特許請求の範囲】
【請求項１】
ＡＣ全波整流回路と、平滑用インダクタと、整流用ダイオードが直列に接続され、前記整流用ダイオードと出力端子の間で平滑用容量が接地される電子装置であって、
該電子装置は制御回路を有し、
前記平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地され、前記制御回路は前記第１のスイッチ及び前記第２のスイッチをそれぞれ制御することを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、前記出力端子の電圧を分圧する分圧回路を更に有し、
前記制御回路は前記分圧回路の出力を用いて前記第１のスイッチ及び前記第２のスイッチを制御することを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、
前記制御回路は内部的に閾値電圧を有し、前記閾値電圧と前記分圧回路の出力を比較して前記第１のスイッチ及び前記第２のスイッチを切り替えることを特徴とする電子装置。
【請求項４】
請求項３記載の電子装置において、
前記分圧回路の出力が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記分圧回路の出力が前記閾値電圧よりも大きいときに前記第１のスイッチ及び前記第２のスイッチを動作させることを特徴とする電子装置。
【請求項５】
請求項３記載の電子装置において、
前記分圧回路の出力が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記分圧回路の出力が前記閾値電圧よりも大きいときに前記第２のスイッチのみを動作させることを特徴とする電子装置。
【請求項６】
請求項１記載の電子装置において、前記出力端子と前記整流用ダイオードとの間に測定用抵抗を更に有し、
前記制御回路は前記測定用抵抗の両端の電位差を用いて前記第１のスイッチ及び前記第２のスイッチを制御することを特徴とする電子装置。
【請求項７】
請求項６記載の電子装置において、
前記制御回路は内部的に閾値電圧を有し、前記閾値電圧と前記測定用抵抗の両端の電位差を比較して前記第１のスイッチ及び前記第２のスイッチを切り替えることを特徴とする電子装置。
【請求項８】
請求項７記載の電子装置において、
前記測定用抵抗の両端の電位差が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記測定用抵抗の両端の電位差が前記閾値電圧よりも大きいときに前記第１のスイッチ及び前記第２のスイッチを動作させることを特徴とする電子装置。
【請求項９】
請求項７記載の電子装置において、
前記測定用抵抗の両端の電位差が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記測定用抵抗の両端の電位差が前記閾値電圧よりも大きいときに前記第２のスイッチのみを動作させることを特徴とする電子装置。
【請求項１０】
請求項１記載の電子装置において、前記第１のスイッチは第１の測定用抵抗を介して接地され、前記第２のスイッチは第２の測定用抵抗を介して接地され、
前記制御回路は前記第１の測定用抵抗と前記第１のスイッチの接続点の電圧及び前記第２の測定用抵抗と前記第２のスイッチの接続点の電圧を加算した加算電圧を用いて前記第１のスイッチ及び前記第２のスイッチを制御することを特徴とする電子装置。
【請求項１１】
請求項１０記載の電子装置において、
前記制御回路は内部的に閾値電圧を有し、前記閾値電圧と前記加算電圧を比較して前記第１のスイッチ及び前記第２のスイッチを切り替えることを特徴とする電子装置。
【請求項１２】
請求項１１記載の電子装置において、
前記加算電圧が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記加算電圧が前記閾値電圧よりも大きいときに前記第１のスイッチ及び前記第２のスイッチを動作させることを特徴とする電子装置。
【請求項１３】
請求項１１記載の電子装置において、
前記加算電圧が前記閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、
前記加算電圧が前記閾値電圧よりも大きいときに前記第２のスイッチのみを動作させることを特徴とする電子装置。
【請求項１４】
請求項１記載の電子装置において、
前記制御回路は閾値電圧生成用の基準電圧回路を含み、
前記制御回路外の分圧回路で分圧し、前記分圧回路の出力を閾値として前記制御回路が用いることを特徴とする電子装置。
【請求項１５】
請求項１記載の電子装置において、
前記制御回路は閾値電圧生成用の基準電圧回路を含み、
前記制御回路外の第１の分圧回路及び第２の分圧回路で基準電圧回路の出力を分圧し、前記第１の分圧回路の出力を第１の電圧閾値として、前記第２の分圧回路の出力を第２の電圧閾値として前記制御回路が用いることを特徴とする電子装置。
【請求項１６】
請求項１５記載の電子装置において、前記制御回路はＡＣ検出回路及び切り替えスイッチを有し、
前記切り替えスイッチは前記第１の電圧閾値及び前記第２の電圧閾値を切り替え可能であり、
前記ＡＣ検出回路は、前記ＡＣ全波整流回路の出力を基準に前記切り替えスイッチを切り替えることを特徴とする電子装置。
【請求項１７】
ＡＣ全波整流回路と、トランスと、整流用ダイオードが直列に接続され、前記整流用ダイオードと出力端子の間で平滑用インダクタが接地される電子装置であって、
前記平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地され、
制御回路は前記トランスの２次巻線でゼロ電流検出を行い、前記第１のスイッチ及び前記第２のスイッチの制御を行うことを特徴とする電子装置。
【請求項１８】
請求項１乃至１７のいずれか１項記載の電子装置において、前記第１のスイッチがＭＯＳＦＥＴスイッチであり、前記第２のスイッチがＩＧＢＴスイッチであることを特徴とする電子装置。
【請求項１９】
請求項１乃至１６のいずれか１項記載の電子装置において、前記第１のスイッチが前記第２のスイッチよりも電流容量の小さいスイッチであることを特徴とする電子装置。
【請求項２０】
金属からなる第１のダイパッドおよび第２のダイパッドと、
前記第１のダイパッド上に搭載され、ＭＯＳＦＥＴが形成された第１の半導体チップと、
前記第２のダイパッド上に搭載され、ＩＧＢＴが形成された第２の半導体チップと、
前記第１の半導体チップ及び前記第２の半導体チップを覆う封止体を有する半導体装置であって、
前記第１の半導体チップは前記ＭＯＳＦＥＴのソース電極、ゲート電極及びドレイン電極を有し、
前記第２の半導体チップは前記ＩＧＢＴのエミッタ電極、ベース電極およびコレクタ電極を有し、
前記第１の半導体チップのソース電極と前記第２の半導体チップのエミッタ電極は電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記第１の半導体チップの前記ゲート電極と電気的に接続された第１のゲート用リードと、
前記第１の半導体チップの前記ドレイン電極と電気的に接続されたどれ引用リードと、
前記第２の半導体チップの前記ベース電極と電気的に接続された第２のゲート用リードと、
前記第２の半導体チップの前記コレクタ電極と電気的に接続されたコレクタ用リードと、
前記第１の半導体チップの前記ソース電極及び前記第２の半導体チップの前記エミッタ電極と電気的に接続されたエミッタソース用リードと、を有することを特徴とする半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、
前記ＩＧＢＴのエミッタとコレクタ間にダイオードが電気的に接続されていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、
前記ダイオードが形成された第３の半導体チップを有し、
前記第３の半導体チップは前記第２のダイパッド上に搭載されていることを特徴とする半導体装置。
【請求項２４】
金属からなるダイパッドと、
前記ダイパッド上に搭載された、ＭＯＳＦＥＴが形成された第１の半導体チップ及びＩＧＢＴが形成された第２の半導体チップと、
前記第１の半導体チップ及び前記第２のチップを覆う封止体を有する半導体装置であって、
前記第１の半導体チップは前記ＭＯＳＦＥＴのソース電極、ゲート電極及びドレイン電極を有し、
前記第２の半導体チップは前記ＩＧＢＴのエミッタ電極、ベース電極及びコレクタ電極を有し、
前記第１の半導体チップの前記ドレイン電極と前記第２の半導体チップの前記コレクタ電極は電気的に接続されていることを特徴とする半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
前記第１の半導体チップの前記ゲート電極と前期的に接続された第１のゲート用リードと、
前記第１の半導体チップの前記ソース電極と電気的に接続されたソース用リードと、
前記第２の半導体チップの前記エミッタ電極と電気的に接続されたエミッタ用リードと、
前記第１の半導体チップの前記ドレイン電極及び前記第２の半導体チップの前期コレクタ電極と電気的に接続されたドレイン・コレクタ間接続用リードと、を有することを特徴とする半導体装置。
【請求項２６】
請求項２４記載の半導体装置において、
前記ＩＧＢＴの前記エミッタ電極と前記コレクタ電極間にダイオードが電気的に接続されていることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
前記ダイオードが形成された第3の半導体チップを有し、
前記第３の半導体チップは前記ダイパッド上に搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及びそれに用いられる半導体装置の特性改善に関し、特に電源回路の効率改善手法に関する。
【背景技術】
【０００２】
現代において、省エネルギー化は重要な課題となってきている。
【０００３】
ＥＮＥＲＧＹ  ＳＴＡＲ４．０や８０ｐｌｕｓといった規格により、特に軽い負荷（最大負荷の２０％）で規定されている効率を達成すべく電源メーカは様々な工夫とコストを費やしている。
【０００４】
７５Ｗ以上のＡＣ−ＤＣ電源を必要とする機器の電源の初段には高調波電流を抑えるために商用電源に流れる電流を正弦波に近づける力率改善対策（ＰＦＣ：Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）が必要である。
【０００５】
ＰＦＣの方法としては、大別すると二通りの方法が存在する。一つは、機器の入力ラインにインダクタンスを入れて電流を平滑化するパッシブフィルタ方式である。もう一つは、専用のＰＦＣコントローラやディスクリート素子を使って電流を制御するアクティブフィルタ方式である。近年では、小型・軽量に構成可能なアクティブフィルタ方式が主流となっている。
【０００６】
アクティブフィルタ方式は、電流連続モードや電流臨界モードなど消費電力に応じた様々な方式が実用化されており、専用コントローラも各社から提供されている。
【０００７】
このＰＦＣ電源も高効率化の対象となる。図１は本発明者らが検討したアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【０００８】
この図１のＰＦＣ電源は出力端子の電圧情報ＶＦＢ及び電流情報ＩＣＳにより、ＰＦＣコントローラ１００２がスイッチ１００１のＯｎ  Ｄｕｔｙを制御し出力電圧Ｖｏｕｔを一定電圧に保つ。それと共に、電流情報ＩＣＳに流れる電流をＡＣ入力と相似にして、流れる電流を正弦波に近づける制御を行う。なおスイッチ１００１には、ＭＯＳＦＥＴやＩＧＢＴなどの半導体スイッチが用いられる。
【０００９】
なお上記回路例に関わる文献としては、特開２００９−２１９３２９号公報があげられる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２１９３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１の回路において、スイッチ素子１００１としてＭＯＳＦＥＴもしくはＩＧＢＴが用いられる。
【００１２】
ＩＧＢＴはターンオフが遅い分、スイッチＯＦＦ時のスイッチ素子で消費される損失は大きい。しかし、導通損が小さい分、重負荷での効率は優れている。
【００１３】
一方ＭＯＳＦＥＴはターンオフがＩＧＢＴに比べて非常に速く、ターンオフ時の損失は小さい。逆に同通損は大きいため、重負荷には向かず軽負荷での効率に優れる。
【００１４】
広範囲の負荷で効率を高めようとすると、上記のＭＯＳＦＥＴあるいはＩＧＢＴいずれか一つの種類のスイッチでは限界がある。
【００１５】
本発明の目的の一つは、電子装置の特性を向上することである。特に、ＰＦＣ電源の出力電力に伴ってＰＦＣ電源のスイッチ回路を制御することで、アクティブフィルタ方式のＰＦＣ電源における広範囲な負荷領域での効率の改善方法を提供することにある。
【００１６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１８】
本発明の代表的な実施の形態に関わる電源回路（電子装置）は、ＡＣ全波整流回路と、平滑用インダクタと、整流用ダイオードが直列に接続され、整流用ダイオードと出力端子の間で平滑用容量が接地されるものであって、平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地されていることを特徴とする。
【００１９】
この電源回路において、出力端子の電圧を分圧する分圧回路を更に有し、制御回路は分圧回路の出力を用いて第１のスイッチ及び第２のスイッチを制御することを特徴としても良い。
【００２０】
この電源回路において、制御回路は内部的に閾値電圧を有し、閾値電圧と分圧回路の出力を比較して第１のスイッチ及び第２のスイッチを切り替えることを特徴としても良い。
【００２１】
この電源回路において、分圧回路の出力が閾値電圧よりも小さいときに第１のスイッチのみを動作させ、分圧回路の出力が閾値電圧よりも大きいときに第１のスイッチ及び第２のスイッチを動作させることを特徴としても良い。
【００２２】
この電源回路において、分圧回路の出力が閾値電圧よりも小さいときに第１のスイッチのみを動作させ、分圧回路の出力が閾値電圧よりも大きいときに第２のスイッチのみを動作させることを特徴としても良い。
【００２３】
本発明の代表的な実施の形態に関わる別の電源回路は、ＡＣ全波整流回路と、平滑用インダクタと、整流用ダイオードが直列に接続され、整流用ダイオードと出力端子の間で平滑用容量が接地されるものであって、平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地され、出力端子とダイオードとの間に測定用抵抗を更に有し、制御回路は測定用抵抗の両端の電位差を用いて第１のスイッチ及び第２のスイッチを制御することを特徴とする。
【００２４】
この電源回路において、制御回路は内部的に閾値電圧を有し、閾値電圧と測定用抵抗の両端の電位差を比較して第１のスイッチ及び第２のスイッチを切り替えることを特徴としても良い。
【００２５】
この電源回路において、測定用抵抗の両端の電位差が閾値電圧よりも小さいときに前記第１のスイッチのみを動作させ、測定用抵抗の両端の電位差が閾値電圧よりも大きいときに第１のスイッチ及び第２のスイッチを動作させることを特徴としても良い。
【００２６】
この電源回路において、測定用抵抗の両端の電位差が閾値電圧よりも小さいときに第１のスイッチのみを動作させ、測定用抵抗の両端の電位差が閾値電圧よりも大きいときに第２のスイッチのみを動作させることを特徴としても良い。
【００２７】
本発明の代表的な実施の形態に関わる別の電源回路は、ＡＣ全波整流回路と、平滑用インダクタと、整流用ダイオードが直列に接続され、整流用ダイオードと出力端子の間で平滑用容量が接地されるものであって、平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地され、第１のスイッチは第１の測定用抵抗を介して接地され、第２のスイッチは第２の測定用抵抗を介して接地され、制御回路は第１の測定用抵抗と第１のスイッチの接続点の電圧及び第２の測定用抵抗と第２のスイッチの接続点の電圧を加算した加算電圧を用いて第１のスイッチ及び第２のスイッチを制御することを特徴とする。
【００２８】
この電源回路において、制御回路は内部的に閾値電圧を有し、閾値電圧と加算電圧を比較して第１のスイッチ及び第２のスイッチを切り替えることを特徴としても良い。
【００２９】
この電源回路において、加算電圧が閾値電圧よりも小さいときに第１のスイッチのみを動作させ、加算電圧が閾値電圧よりも大きいときに第１のスイッチ及び第２のスイッチを動作させることを特徴としても良い。
【００３０】
この電源回路において、加算電圧が閾値電圧よりも小さいときに第１のスイッチのみを動作させ、加算電圧が閾値電圧よりも大きいときに第２のスイッチのみを動作させることを特徴としても良い。
【００３１】
本発明の代表的な実施の形態に関わる別の電源回路は、ＡＣ全波整流回路と、平滑用インダクタと、整流用ダイオードが直列に接続され、整流用ダイオードと出力端子の間で平滑用容量が接地され、平滑用インダクタの制御を行う第１のスイッチ及び第２のスイッチが並列に接地されるものであって、更に制御回路を有し、制御回路は閾値電圧生成用の基準電圧回路を含み、制御回路外の分圧回路で分圧し、分圧回路の出力を閾値として制御回路が用いることを特徴とする。
【００３２】
この電源回路において、更に制御回路を有し、制御回路は閾値電圧生成用の基準電圧回路を含み、制御回路外の第１の分圧回路及び第２の分圧回路で分圧し、第１の分圧回路の出力を第１の電圧閾値として、第２の分圧回路の出力を第２の電圧閾値として制御回路が用いることを特徴としても良い。
【００３３】
この電源回路において、制御回路はＡＣ検出回路及び切り替えスイッチを有し、切り替えスイッチは第１の電圧閾値及び第２の電圧閾値を切り替え可能であり、ＡＣ検出回路は、ＡＣ全波整流回路の出力を基準に切り替えスイッチを切り替えることを特徴としても良い。
【００３４】
これらの電源回路において、第１のスイッチがＭＯＳＦＥＴスイッチであり、第２のスイッチがＩＧＢＴスイッチであることを特徴としても良い。
【００３５】
また、これらの電源回路において、第１のスイッチが第２のスイッチよりも電流容量の小さいスイッチであることを特徴としても良い。
【発明の効果】
【００３６】
本発明に関わる電源回路（電子装置）を用いる事で、電流容量の小さいスイッチ（例えばＭＯＳＦＥＴ）及び電流容量の大きいスイッチ（例えばＩＧＢＴ）のそれぞれの特徴を生かし、広範囲な負荷領域で高効率を実現することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】従来のアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図２】本発明の第１の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図３】ＰＦＣコントローラの動作のタイミングチャートである。
【図４】本発明の第１の実施の形態に関わる別のドライバ選択回路の構成を表す回路図である。
【図５】図４のドライバ選択回路採用時のＰＦＣコントローラの動作についてのタイミングチャートである。
【図６】本発明の第２の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図７】本発明の第３の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図８】図７のドライバ選択回路採用時のＰＦＣコントローラの動作についてのタイミングチャートである。
【図９】本発明の第４の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図１０】本発明の第５の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図１１】本発明の第６の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【図１２】本発明に関わる回路のパッケージ化の割り当てを表す概念図である。
【図１３】本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【図１４】本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【図１５】本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【図１６】本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【図１７】本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【図１８】ＩＧＢＴが形成された半導体チップの部分断面図である。
【図１９】ＭＯＳＦＥＴが形成された半導体チップ４ＰＨの要部断面図である。
【図２０】図２のＳＷ＿ＰＫに対応する箇所のパッケージ構造を表す図である。
【図２１】図２０の内部構造を表す図である。
【図２２】図２１の等価回路を表す図である。
【図２３】図２４の等価回路を表す図である。
【図２４】図２のＳＷ＿ＰＫに対応する箇所の他のパッケージの内部構造を表す図である。
【発明を実施するための形態】
【００３８】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００３９】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、ＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：またはＭＯＳＦＥＴトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００４０】
以下、図を用いて本発明の実施の形態を説明する。
【００４１】
（第１の実施の形態）
＜＜ＰＦＣ電源の構成＞＞
図２は、本発明の第１の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【００４２】
このアクティブフィルタ方式ＰＦＣ電源は、電源ユニット１、インダクタＬ１、ダイオードＤ１、分圧回路２、容量Ｃｏｕｔ、電流検出抵抗Ｒｓの他に、ＰＦＣコントローラ１０、ＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２を含む。
【００４３】
電源ユニット１は、交流電源ＡＣを全波整流する回路である。
【００４４】
インダクタＬ１は、ＭＯＳＦＥＴスイッチＱ１またはＩＧＢＴスイッチＱ２がＯＦＦになった時に、逆起電力を発生させ、出力電圧Ｖｏｕｔの安定化（平滑化）を図るコイルである。
【００４５】
インダクタＬ１にはエネルギーをチャージするための接地をするか、またはインダクタＬ１にチャージされたエネルギーを放出するかを切り替えるスイッチが必要である。図１ではスイッチ１００１がこれにあたり、本実施の形態ではＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２がこれにあたる。
【００４６】
ダイオードＤ１は、電流の流れを一方向に制御するための整流用の受動素子である。
【００４７】
容量Ｃｏｕｔは平滑用の接地容量である。
【００４８】
分圧回路２は抵抗Ｒｆ１及びＲｆ２からなる。出力端子の電圧とグラウンドレベルとの電位差を分圧し、電圧情報ＶＦＢとしてＰＦＣコントローラ１０に出力する。
【００４９】
電流検出抵抗Ｒｓは、電源ユニット１の出力（電流情報出力ＩＣＳ）を検出するためのショート防止用接地抵抗である。
【００５０】
ＰＦＣコントローラ１０は、電圧情報ＶＦＢ及び電流情報出力ＩＣＳを入力として、ＩＧＢＴスイッチＱ２のスイッチングを行う制御回路である。動作の詳細については後述する。
【００５１】
ＭＯＳＦＥＴスイッチＱ１はＭＯＳＦＥＴ製トランジスタであり、ＩＧＢＴスイッチＱ２は絶縁ゲートバイポーラトランジスタである。またＩＧＢＴスイッチＱ２には還流用ダイオードＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）が接続されているが、これらは一般的なものであるので説明は省略する。
【００５２】
これらのＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２は、１つのパッケージに封入することが可能である。図２０は図２のＳＷ＿ＰＫに対応する箇所をどのようにパッケージかするかについて表す図である。
【００５３】
図２０（ａ）は、ＳＷ＿ＰＫの各端子の名称を表すための図である。また、図２０（ｂ）は、実際にパッケージ化した際に各端子がどのようにピン配置されるかを表す図である。このように、二つのスイッチを1つのパッケージに搭載することが可能である。
【００５４】
これらのスイッチがＯＮになることで、インダクタＬ１にエネルギーが蓄えられ、ＯＦＦになることで、容量Ｃｏｕｔに電荷が放出され出力され、出力端子から出力電圧Ｖｏｕｔが出力される。
【００５５】
ＭＯＳＦＥＴは一般的に電流容量（入力容量）が小さく、ＩＧＢＴは電流容量（入力容量）が大きい特性がある。これを本発明では利用する。
【００５６】
次に、ＰＦＣコントローラ１０の動作について説明する。
【００５７】
ＰＦＣコントローラ１０の内部には、誤差増幅器１０−１、負荷検出器１０−２、発振器１０−３、ＰＷＭ制御回路１０−４、ドライバ選択回路１０−５、ＭＯＳＦＥＴドライバ１０−６、ＩＧＢＴドライバ１０−７を含んで構成される。
【００５８】
誤差増幅器１０−１は、分圧回路２から入力される電圧情報ＶＦＢを増幅し、負荷検出器１０−２及びＰＷＭ制御回路１０−３で利用可能な電圧に増幅するためのオペアンプである。
【００５９】
負荷検出器１０−２は、誤差増幅器１０−１の出力と閾値電圧Ｖｔｈとを対比し、ドライバ選択回路１０−５に出力するコンパレータである。
【００６０】
発振器１０−３は、三角波を生成する内部発振器である。
【００６１】
ＰＷＭ制御回路１０−４は、電源ユニット１からの電流情報出力ＩＣＳと発振器１０−３の出力する三角波を対比し、ＭＯＳＦＥＴドライバ１０−６、ＩＧＢＴドライバ１０−７のＯｎ  Ｄｕｔｙを決定する制御回路である。
【００６２】
ドライバ選択回路１０−５は、負荷検出器１０−２の出力に基づき、ＩＧＢＴドライバ１０−７の動作の有無を決定する選択回路である。
【００６３】
図３は、このＰＦＣコントローラ１０の動作のタイミングチャートである。
【００６４】
本発明では誤差増幅器１０−１の出力レベルによって、負荷レベルの判定を行っている。
【００６５】
誤差増幅器１０−１の出力が一定の閾値（図２の閾値電圧Ｖｔｈ）以下の場合には、ドライバ選択回路１０−５によりＩＧＢＴドライバ１０−７の動作を停止する。一方、一定の時間が経過して負荷のレベルが上がって、閾値を越えた際には、ＩＧＢＴドライバ１０−７も動作させる。
【００６６】
このように構成することで、広範囲な負荷領域で高効率を実現することが可能となる。
【００６７】
なお、上記ではＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２を使用した。しかし、ＭＯＳＦＥＴスイッチＱ１の代わりに少容量ＭＯＳＦＥＴを、ＩＧＢＴスイッチＱ２の代わりに大容量ＭＯＳＦＥＴを適用することも可能である。少なくともＭＯＳＦＥＴスイッチＱ１とＩＧＢＴスイッチＱ２の代わりに用いるスイッチの電流容量の相対的な関係が、
Ｑ１代替品＜Ｑ２代替品
であることは必要であろう。
【００６８】
また上記実施例では、ドライバ選択回路１０−５はＩＧＢＴスイッチＱ２のＯＮ・ＯＦＦの切り替えを行った。しかしこれをＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２のいずれを使用するかを切り替えることも可能である。
【００６９】
＜＜他のドライバ選択回路構成＞＞
図４は、本発明の第１の実施の形態に関わる別のドライバ選択回路１０−５ｂの構成を表す回路図である。また図５は、図４のドライバ選択回路１０−５ｂ採用時のＰＦＣコントローラ１０の動作のタイミングチャートである。図５を見れば分かるように、図４のドライバ選択回路１０−５ｂを用いると、誤差増幅器１０−１の出力が閾値電圧Ｖｔｈを越えたときにＭＯＳＦＥＴスイッチＱ１からＩＧＢＴスイッチＱ２に動作が切り替わる。このような構成も採用の余地はあろう。
【００７０】
＜＜ＩＧＢＴ構造＞＞
図１８に上記のＩＧＢＴが形成された半導体チップの部分断面図を示す。
【００７１】
ｐ＋型シリコン基板３０上には、ｎ＋型バッファー層３１およびｎ−型エピタキシャル層３２が形成されており、ｎ−型エピタキシャル層３２の表面には、ｐ＋型拡散層３３およびｎ＋型拡散層３４が形成されている。また、ｎ＋型拡散層３４の一部には、ｎ＋型拡散層３４およびｐ＋型拡散層３３を貫通してｎ−型エピタキシャル層３２に達する溝が形成されており、この溝の内部には、酸化シリコン膜からなるゲート絶縁膜３５および多結晶シリコン膜からなるゲート電極３６が形成されている。
【００７２】
ｐ＋型シリコン基板３０、ｎ＋型バッファー層３１、ｎ−型エピタキシャル層３２およびｐ＋型拡散層３３は、ＩＧＢＴのｐｎｐトランジスタ部を構成し、ｐ＋型拡散層３３、ｎ＋型拡散層３４、ゲート絶縁膜３５およびゲート電極３６は、ＩＧＢＴのＭＯＳＦＥＴ部を構成している。ｐ＋型シリコン基板３０の裏面にはコレクタ電極３７が形成されており、ｐ＋型拡散層３３、ｎ＋型拡散層３４のそれぞれの上部にはエミッタ電極３８が形成されている。
【００７３】
エミッタ電極３８の上部には、ｐ＋型シリコン基板３０の最表面を覆う表面保護膜３９が形成されている。エミッタ電極３８は、Ａｌ合金膜からなり、表面保護膜３９は、ポリイミド樹脂膜からなる。エミッタ電極３８のうち、表面保護膜３９で覆われていない領域、すなわち半導体チップ５Ａの表面に露出した領域は、前述したエミッタパッド６を構成している。また、図示は省略するが、ゲート電極３６には、エミッタ電極３８と同層のＡｌ合金膜からなるゲート引き出し電極が接続されている。ゲート引き出し電極のうち、表面保護膜３９で覆われていない領域、すなわち半導体チップ５Ａの表面に露出した領域は、ゲートパッドを構成している。
【００７４】
<<ＭＯＳＦＥＴ構造>>
図１９に上記のＭＯＳＦＥＴが形成された半導体チップの要部断面図を示す。
【００７５】
上記ＭＯＳＦＥＴは、半導体基板（以下、単に基板という）２１の主面に形成されている。図１９に示されるように、基板２１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）２１ａと、基板本体２１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）２１ｂを有する、いわゆるエピタキシャルウエハである。
【００７６】
このエピタキシャル層２１ｂの主面には、フィールド絶縁膜（素子分離領域）２２が形成されている。このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＭＯＳＦＥＴを構成する複数の単位トランジスタセルが形成されており、ＭＯＳＦＥＴは、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
【００７７】
上記基板本体２１ａおよびエピタキシャル層２１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板２１（半導体チップ４ＰＨ）の裏面には、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。
【００７８】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域２４はソース用の半導体領域である。
【００７９】
また、基板２１には、その主面から基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。ゲート電極２７は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１９の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【００８０】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜、例えばアルミニウム膜を形成し、この金属膜をパターニングすることにより形成される。
【００８１】
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップ４ＰＨの最上層の膜（絶縁膜）である。
【００８２】
保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分がゲート電極用の上記パッド１２Ｇであり、開口部３３から露出するソース配線３０Ｓ部分がソース電極用の上記パッド１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４である。
【００８３】
パッド１２Ｇ，１２Ｓ１，１２Ｓ２，１２Ｓ３，１２Ｓ４の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、金属層３４が形成されている。
【００８４】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００８５】
第１の実施の形態は、電流連続モードに適用した実施の形態であった。これに対し本実施の形態は、電流臨界モードに適用した例である。
【００８６】
図６は、本発明の第２の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。本実施の形態では、インダクタＬ１に代えてトランスＴｒ１を用いること、ＰＦＣコントローラ１０に代えてＰＦＣコントローラ１０ｂを用いることが上げられる。
【００８７】
本実施の形態では、トランスＴｒ１の二次巻線でゼロ電流検出を行う。そして、このトランスＴｒ１の出力を元にＰＦＣコントローラ１０ｂが動作する。
【００８８】
ＰＦＣコントローラ１０ｂの基本的構成は、第１の実施の形態のＰＦＣコントローラ１０同様である。ただし、発振器１０−３は内蔵しない。電流臨界モードにおけるＰＦＣコントローラ１０ｂはトランスＴｒ１の電流０をトリガに発振するためである。
【００８９】
このような構成を取ることでも、第１の実施の形態同様に図３の波形を取ることが可能となる。
【００９０】
また、第２の実施の形態に関する図４のドライバ選択回路１０−５ｂを適用することで、軽負荷時にはＭＯＳＦＥＴスイッチＱ１のみを、重負荷時にはＩＧＢＴスイッチＱ２のみを使用することも可能である。
【００９１】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【００９２】
第１の実施の形態及び第２の実施の形態は分圧回路２の出力する電圧で負荷のレベルを検出していた。
【００９３】
これに対し、本発明の実施の形態は、出力電流を用いてドライバ選択回路１０−５を動作させる。
【００９４】
図７は、本発明の第３の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【００９５】
このＰＦＣ電源では、出力端子の直前に電流測定用抵抗Ｒ１を挿入する。この電流測定用抵抗Ｒ１前後の電圧を負荷検出回路１０−２ｃに入力する点に特徴がある。
【００９６】
電流特定用抵抗Ｒ１は、オームの法則（電圧Ｖ＝抵抗値Ｒ×電流Ｉ）を用いて出力端子に流れる電流を測定するための抵抗である。
【００９７】
電流特定用抵抗Ｒ１の前後の電圧は、負荷検出回路１０−２ｃに入力される。負荷検出回路１０−２ｃは２段のオペアンプから構成される。
【００９８】
負荷検出回路１０−２ｃ内の、電流特定用抵抗Ｒ１からの入力初段のオペアンプは、電流特定用抵抗Ｒ１の前後の電位差を増幅する。電流特定用抵抗Ｒ１の電圧が決定できればオームの法則から電流値も求められるからである。
【００９９】
負荷検出回路１０−２ｃの後段のコンパレータは、入力初段のオペアンプが増幅した電位差と閾値電圧Ｖｔｈの差分を増幅する。なお、ここにおける閾値電圧Ｖｔｈは必ずしも第１の実施の形態の閾値電圧Ｖｔｈとは等しくない。これをどのようにするかは設計事項である。
【０１００】
上述の通り、電流特定用抵抗Ｒ１の前後の電圧を用いて負荷検出回路は動作する。従って、誤差増幅器１０−１からの出力はＰＷＭ制御回路に対してのみ出力され、負荷検出回路１０−２ｃには入力されない。
【０１０１】
図８は、図７のドライバ選択回路１０−５採用時のＰＦＣコントローラ１０の動作のタイミングチャートである。
【０１０２】
この図は、基本的には図３同様である。ただし、ドライバ選択回路１０−５に入力される信号はＰＷＭ制御回路１０−１の出力及び負荷検出回路１０−２ｃの出力である。従って、閾値は電流特定用抵抗Ｒ１の電圧値に対して設定されるよう記載される点が図８の特徴である。
【０１０３】
以上のような構成を取ることでも、第１の実施の形態同様の効果を得ることが可能となる。
【０１０４】
なお、この電流特定用抵抗Ｒ１の電圧値を用いてスイッチを切り替える方法は、図４及び図５の回路に対しても適用可能である。
【０１０５】
（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。
【０１０６】
第１の実施の形態及び第２の実施の形態では出力端子の電圧レベルを、第３の実施の形態では出力端子の電流レベルを参照して、ＩＧＢＴスイッチＱ２（及びＭＯＳＦＥＴスイッチＱ１）の切り替えを行った。
【０１０７】
本実施の形態では、各スイッチ（ＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２）に流れる電流をモニタすることで、各スイッチの負荷の状況を判定することを特徴とする。
【０１０８】
図９は、本発明の第４の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。
【０１０９】
各スイッチに流れる電流を検出するための前記２つの抵抗の挿入のほかに、本実施の形態においてはＰＦＣコントローラ１０ｄ内の負荷検出回路に特徴がある。
【０１１０】
本実施の形態では、ＭＯＳＦＥＴスイッチＱ１のグランド側に抵抗Ｒｓ１を、ＩＧＢＴスイッチＱ２のグランド側に抵抗Ｒｓ２をそれぞれ挿入している。
【０１１１】
この際、オームの法則で処理する電圧と電流の対応を取るため抵抗Ｒｓ１と抵抗Ｒｓ２の値は等しい方が処理し易い。しかし、負荷に対してのヒステリシスをつける場合には、抵抗Ｒｓ１と抵抗Ｒｓ２に軽重をつけることも考えられる。
【０１１２】
これらの抵抗Ｒｓ１、Ｒｓ２の電圧を負荷検出回路１０−２ｄ内の加算器で加算する。これにより、この加算結果を負荷検出回路１０−２ｄ内のオペアンプで閾値電圧Ｖｔｈと対比する。オームの法則から、抵抗値と電圧が決まれば自ずと電流が決定される。従って設計段階でターゲットとする電流を想定し、それに対応する閾値電圧Ｖｔｈを決定すればよい。
【０１１３】
以上のように各スイッチ素子に流れる電流を用いてドライバ選択回路１０−５を切り替えることでも、第１の実施の形態同様の効果を得ることが可能となる。
【０１１４】
この実施の形態においても、図４及び図５の回路を採用した電源回路に対しても適用することは可能である。
【０１１５】
（第５の実施の形態）
次に本発明の第５の実施の形態について説明する。
【０１１６】
第１の実施の形態乃至第４の実施の形態では、負荷検出器１０−２、負荷検出回路１０−２ｃ、１０−２ｄの閾値電圧はＰＦＣコントローラ内部で負荷検出器１０−２などに入力していた。
【０１１７】
図１０は、本発明の第５の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。なお、この回路は図２のアクティブフィルタ方式ＰＦＣ電源をベースにしている。
【０１１８】
本実施の形態のアクティブフィルタ方式ＰＦＣ電源では分圧回路３を有する。また、基準電圧回路１０−８ｅをＰＦＣコントローラ１０ｅに含む。
【０１１９】
基準電圧回路１０−８ｅは、ＰＦＣコントローラ１０ｅに設けられた電圧発生回路である。第１の実施の形態乃至第４の実施の形態では内部の負荷検出器などに基準電圧が入力されていたのに対し、本実施の形態では、基準電圧回路１０−８ｅの出力は一旦ＰＦＣコントローラ１０ｅ外部に出力される。
【０１２０】
そして、ＰＦＣコントローラ１０ｅの外部で基準電圧回路１０−８ｅの出力の分圧を行い、所望の電圧を生成後ＰＦＣコントローラ１０ｅに戻す構成をとる。この分圧を行うのが分圧回路３である。
【０１２１】
このようにすることで、最適な負荷でＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２の制御を行うことが可能となる。また、製品製造中に現物の動作を確認しながらチューニングを行い、量産前に設定を調整することも可能となる。
【０１２２】
なお、図１０は第１の実施の形態に関わる図２を基礎としているものであるが、他の第２の実施の形態乃至第４の実施の形態に対しても適用可能である。
【０１２３】
また、分圧回路３を構成する抵抗のいずれか一方、又は双方を可変抵抗などにして設定作業を容易にすることもできる。
【０１２４】
（第６の実施の形態）
次に本発明の第６の実施の形態について説明する。
【０１２５】
本発明の第６の実施の形態は、閾値電圧を切り替えることで、ＡＣ１００Ｖ系とＡＣ２００Ｖ系の双方に対応した電源を提供することを可能にする。
【０１２６】
図１１は、本発明の第６の実施の形態に関わるアクティブフィルタ方式ＰＦＣ電源の構成を表す回路図である。なお、この回路は図２のアクティブフィルタ方式ＰＦＣ電源をベースにしている。
【０１２７】
本実施の形態においては、ＰＦＣコントローラ１０ｆ中にＡＣ検出回路１０−９と基準電圧回路１０−８ｆ、切り替えスイッチ１０−１０を有する。また２系統の分圧回路４、５を含む。
【０１２８】
ＡＣ検出回路１０−９は、電源ユニット１の出力する電圧を検出する電圧検知回路である。このＡＣ検出回路１０−９は、検知の結果で切り替えスイッチ１０−１０を切り替える。
【０１２９】
基準電圧回路１０−８ｆは、第５の実施の形態の基準電圧回路１０−８ｅと基本的には同じ回路である。ただし、出力は２系統存在する。
【０１３０】
分圧回路４、５は、切り替えスイッチ１０−１０を介して負荷検出器１０−２に基準電圧を供給するための分圧回路である。
【０１３１】
なお、図上では基準電圧回路１０−８ｆは２系統の出力を分圧回路４、５それぞれに供給しているが、基準電圧回路１０−８ｅと同じように１系統の出力でも良い。その際には分圧回路４、５のセッティングを変えることで、分圧回路４、５は異なる電圧を切り替えスイッチ１０−１０に供給する。
【０１３２】
以上のようにすることで、電源ユニット１の出力電圧に応じて、閾値電圧を切り替えることが可能となる。これによりＡＣ２００Ｖ系とＡＣ１００Ｖ系それぞれで適切に切り替えることが可能となる。
【０１３３】
（第７の実施の形態）
次に本発明の第７の実施の形態について説明する。
【０１３４】
上述の、第１の実施の形態乃至第６の実施の形態では、各構成要素をどのようにパッケージングするかについては記載していなかった。
【０１３５】
第７の実施の形態では、どのようにパッケージ化するかについて述べる。
【０１３６】
図１２は、本発明に関わる回路のパッケージ化の割り当てを表す概念図である。なお、この図は本発明の第１の実施の形態に関わる回路について述べているが、他の第２の実施の形態乃至第６の実施の形態にも同様に適用できる。
【０１３７】
この図では、ＰＦＣコントローラ１０を第１のＩＣチップ１０１に搭載し、ＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２を第２のＩＣチップ１０２に搭載する。そして、これらの第１のＩＣチップ１０１と第２のＩＣチップ１０２を第１のパッケージ２０１に実装する。
【０１３８】
また、ダイオードＤ１を別の第３のＩＣチップ１０３に搭載する。そして第３のＩＣチップ１０３単独で、第２のパッケージ２０２に実装する。
【０１３９】
図１３は、本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【０１４０】
この図では、ＰＦＣコントローラ１０、ＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２を第１のＩＣチップ１１１に搭載する。また、ダイオードＤ１を別の第２のＩＣチップ１１２に搭載する。そして第１のＩＣチップ１１１を第１のパッケージ２１１に、第２のＩＣチップ１１２を第２のパッケージ２１２に実装する。
【０１４１】
図１４は、本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【０１４２】
この図では、ＰＦＣコントローラ１０を第１のＩＣチップ１２１に、ＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２を第２のＩＣチップ１２２に、ダイオードＤ１を第３のＩＣチップ１２３にそれぞれ搭載する。そして、第１のＩＣチップ１２１を第１のパッケージ２２１に、第２のＩＣチップ１２２を第２のパッケージ２２２に、第３のＩＣチップ１２３を第３のパッケージ２２３にそれぞれ実装する。
【０１４３】
図１５は、本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【０１４４】
この図では、ＰＦＣコントローラ１０を第１のＩＣチップ１３１に、ＭＯＳＦＥＴスイッチＱ１及びＩＧＢＴスイッチＱ２を第２のＩＣチップ１３２に、ダイオードＤ１を第３のＩＣチップ１３３にそれぞれ搭載する。そして全てのＩＣチップをパッケージ２３１に実装する。
【０１４５】
図１６は、本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【０１４６】
この図では、ＰＦＣコントローラ１０、ＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２及びダイオードＤ１を一つのＩＣチップ１４１に搭載する。そして、このＩＣチップ１４１をパッケージ２４１に実装する１チップ１パッケージ構成を取る。
【０１４７】
図１７は、本発明に関わる回路の別のパッケージ化の割り当てを表す概念図である。
【０１４８】
この図では、ＰＦＣコントローラ１０を第１のＩＣチップ１５１に、ＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２及びダイオードＤ１を第２のＩＣチップ１５２にそれぞれ搭載する。そして、第１のＩＣチップ１５１を第１のパッケージ２５１に、第２のＩＣチップを第２のパッケージ２５２にそれぞれ実装する。
【０１４９】
以上のように、本発明の各回路をＩＣチップに搭載及びパッケージに実装することで実際の装置に実装することが可能となる。
【０１５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【０１５１】
（第８の実施の形態）
図２０〜２２はＭＯＳＦＥＴスイッチＱ１、ＩＧＢＴスイッチＱ２および還流用ダイオードＦＷＤを一つのパッケージ（半導体装置）内に配置する場合の構成を示している。図２０の（ａ）、(ｂ)および（ｃ）はそれぞれパッケージの表面、側面および裏面を示し、図２１はパッケージの内部構造を示している。図２２は等価回路図である。
【０１５２】
銅等の金属板からなるダイパッドＤＰ１上にはＭＯＳＦＥＴスイッチＱ１が形成された半導体チップＣＰＭ（以下ＭＯＳＦＥＴチップと称す）が搭載され、ダイパッドＤＰ２上にはＩＧＢＴスイッチＱ２が形成された半導体チップＣＰＩ(以下ＩＧＢＴチップと称す)および還流用ダイオードＦＷＤが形成された半導体チップＣＰＤ(以下ダイオードチップと称す)がそれぞれ導電性接着剤ＣＡを介して搭載されている。ＭＯＳＦＥＴチップＣＰＭのゲート電極パッドＰＤ＿Ｇ１およびソース電極パッドＰＤ＿Ｓは、それぞれボンディングワイヤＢＷ＿Ｇ１(第1のゲート用ワイヤ)およびＢＷ＿Ｓ（ソース用ワイヤ）によってリードＬ＿Ｇ１(第1のゲート用リード)およびＬ＿ＥＳ（エミッタ・ソース用リード）と電気的に接続されている。ＩＧＢＴチップＣＰＩのゲート電極パッドＰＤ＿Ｇ２およびエミッタ電極パッドＰＤ（Ｅ）は、それぞれボンディングワイヤＢＷ＿Ｇ２（第２のゲート用ワイヤ）およびＢＷ＿Ｅ（エミッタ用ワイヤ）によってリードＬ＿Ｇ２(第２のゲート用リード)およびＬ＿ＥＳと電気的に接続されている。ダイオードチップＣＰＤのアノード電極ＰＤ＿Ａは前記のボンディングワイヤＢＷ＿ＥによってＩＧＢＴチップＣＰＩのエミッタ電極およびリードＬ＿ＥＳに電気的に接続されている。ＭＯＳＦＥＴチップＣＰＭの裏面にはドレイン電極が形成されており、リードＬ＿Ｄ(ドレイン用リード)と電気的に接続されている。ＩＧＢＴチップおよびダイオードチップの裏面にはそれぞれコレクタ電極およびカソード電極が形成されており、共にリードＬ＿Ｃ（コレクタ用リード）に電気的に接続されている。
【０１５３】
ＭＯＳＦＥＴチップＣＰＭ、ＩＧＢＴチップＣＰＩおよびダイオードチップＣＰＤは、樹脂等の封止体によって封止されている。ダイパッドＤＰ１、ＤＰ２には封止体との界面剥離防止用の溝ＴＲが形成されている。さらにダイパッドＤＰ１、ＤＰ２には他の領域よりも薄い段差部ＧＤが形成されている。段差部ＧＤも封止体との界面剥離を防止するのに役立つ。封止体には貫通孔ＴＨが形成されている。貫通孔ＴＨはパッケージを実装基板にネジ留めによって実装する際に用いられる。
【０１５４】
本実施例においてはパッケージ内部においてＭＯＳＦＥＴチップＣＰＭのソース電極ＰＤ＿ＳとＩＧＢＴチップＣＰＩのエミッタ電極ＰＤ（Ｅ）が電気的に接続された構成となっている。
【０１５５】
（第９の実施の形態）
図２３および２４に第９の実施の形態を示す。第９の実施の形態においては、第８の実施の形態と異なり、パッケージ内部においてＭＯＳＦＥＴチップＣＰＭのドレイン電極とＩＧＢＴチップＣＰＩのコレクタ電極が電気的に接続された構成となっている。ここでは第８の実施の形態と異なっている点を記載する。その他の点は第８の実施の形態と同様である。
【０１５６】
ダイパッドＤＰ上にはＭＯＳＦＥＴチップＣＰＭ、ＩＧＢＴチップＣＰＩおよびダイオードチップＣＰＩがそれぞれ導電性接着剤ＣＡを介して搭載されている。ＭＯＳＦＥＴチップＣＰＭのゲート電極パッドＰＤ＿Ｇ１およびソース電極パッドＰＤ＿Ｓは、それぞれボンディングワイヤＢＷ＿Ｇ１（第１のゲート用ワイヤ）およびＢＷ＿Ｓ（ソース用ワイヤ）によってリードＬ＿Ｇ１(第1のゲート用リード)およびＬ＿Ｓ（ソース用リード）と電気的に接続されている。ＩＧＢＴチップＣＰＩのゲート電極パッドＰＤ＿Ｇ２およびエミッタ電極パッドＰＤ（Ｅ）は、それぞれボンディングワイヤＢＷ＿Ｇ２（第２のゲート用ワイヤ）およびＢＷ＿Ｅ（エミッタ用ワイヤ）によってリードＬ＿Ｇ２(第２のゲート用リード)およびＬ＿ＥＳ（エミッタ・ソース用リード）と電気的に接続されている。ダイオードチップＣＰＤのアノード電極ＰＤ＿Ａは前記のボンディングワイヤＢＷ＿Ｅ（エミッタ用ワイヤ）によってＩＧＢＴチップＣＰＩのエミッタ電極およびリードＬ_Ｅ(エミッタ用リード)に電気的に接続されている。ＭＯＳＦＥＴチップＣＰＭ、ＩＧＢＴチップＣＰＩおよびダイオードチップＣＰＤの裏面にはそれぞれドレイン電極、コレクタ電極およびカソード電極が形成されており、共にリードＬ＿ＣＤ（コレクタ・ドレイン用リード）に電気的に接続されている。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではない。その要旨を逸脱しない範囲で種々変更が可能であることはいうまでもない。
【符号の説明】
【０１５８】
１…電源ユニット、２…分圧回路、１０…ＰＦＣコントローラ、
１０１…第１のＩＣチップ、
１００１…スイッチ、
Ｄ１…ダイオード、Ｃｏｕｔ…容量、Ｌ１…インダクタ、
Ｑ１…ＭＯＳＦＥＴスイッチ、Ｑ２…ＩＧＢＴスイッチ、Ｒｓ…電流検出抵抗。
【図１】
2011217427.tif 000003
【図２】
2011217427.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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