(57)【要約】【課題】寄生トランジスタが動作し難い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第２導電形の第３半導体領域、第１電極、第２導電形の第４半導体領域、第１導電形の第５半導体領域、ゲート電極、第２導電形の第６半導体領域、第２電極、および第３電極を有する。第２半導体領域および第３半導体領域は、第１半導体領域の下に設けられている。第３半導体領域の第２導電形のキャリア濃度は、第２半導体領域の第２導電形のキャリア濃度よりも低い。ゲート電極は、第４半導体領域と対面している。第６半導体領域は、第１半導体領域の上に設けられ、第３半導体領域の上に位置している。第２電極は、第１絶縁層を介して第６半導体領域と対面している。第３電極は、第２電極と電気的に接続されている。【選択図】図２
2018049866.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の下に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域の他の一部の下に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が低い第２導電形の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域の下に設けられた第１電極と、
前記第１半導体領域の上に設けられ、前記第２半導体領域の上に位置する第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
前記第１半導体領域の上に設けられ、少なくとも一部が前記第３半導体領域の上に位置する第２導電形の第６半導体領域と、
第１絶縁層を介して前記第６半導体領域と対面する第２電極と、
前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、および前記第２電極と電気的に接続された第３電極と、
を備えた半導体装置。
【請求項２】
前記ゲート電極と前記第２電極は、第１方向において離間し、
前記第２半導体領域および前記第３半導体領域は、それぞれ、前記第１方向において複数設けられ、
前記第２半導体領域と前記第３半導体領域とは、前記第１方向において交互に設けられた請求項１記載の半導体装置。
【請求項３】
前記ゲート電極と前記第２電極は、第１方向において離間し、
前記第３半導体領域は、前記第６半導体領域の下において、前記第１方向と交差する第２方向に複数設けられた請求項１記載の半導体装置。
【請求項４】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の下に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域の他の一部の下に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が低い第２導電形の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域の下に設けられた第１電極と、
前記第３半導体領域の上に位置する第１部分を有し、前記第１半導体領域の上に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられ、前記第２半導体領域の上に位置し、前記第１半導体領域から前記第４半導体領域に向かう第３方向に対して垂直な第２方向において前記第１部分と並ぶ第５半導体領域と、
前記第４半導体領域とゲート絶縁層を介して対面するゲート電極と、
前記第４半導体領域および前記第５半導体領域の上に設けられ、前記第４半導体領域および前記第５半導体領域と電気的に接続された第３電極と、
を備えた半導体装置。
【請求項５】
前記第５半導体領域および前記第１部分は、それぞれ、前記第２方向において複数設けられ、
前記第５半導体領域および前記第１部分は、前記第２方向において交互に設けられた請求項４記載の半導体装置。
【請求項６】
前記第２半導体領域および前記第３半導体領域は、それぞれ、前記第２方向において複数設けられ、
前記複数の第１部分のそれぞれは、前記複数の第３半導体領域のそれぞれの上に位置し、
前記複数の第５半導体領域のそれぞれは、前記複数の第２半導体領域のそれぞれの上に位置し、
前記第２半導体領域および前記第３半導体領域は、前記第２方向において交互に設けられた請求項５記載の半導体装置。
【請求項７】
前記第２半導体領域は、前記第２方向において複数設けられ、
前記第３半導体領域は、
前記第２方向において前記第２半導体領域同士の間に設けられた複数の第２部分と、
前記第３方向に対して垂直であり、前記第２方向と交差する第１方向において前記複数の第２部分と並び、前記第２方向に延びる第３部分と、
を有する請求項５記載の半導体装置。
【請求項８】
前記第１半導体領域の上に設けられ、少なくとも一部が前記第２部分の上に位置する第２導電形の第６半導体領域と、
前記第６半導体領域と第１絶縁層を介して対面し、前記第３電極と電気的に接続された第１電極と、
をさらに備えた請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、寄生バイポーラトランジスタ（以下、単に寄生トランジスタという）を有する。このような半導体装置では、寄生トランジスタが動作し難いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２３１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、寄生トランジスタが動作し難い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１電極と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、第２導電形の第６半導体領域と、第２電極と、第３電極と、を有する。前記第２半導体領域は、前記第１半導体領域の一部の下に設けられている。前記第３半導体領域は、前記第１半導体領域の他の一部の下に設けられている。前記第３半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも低い。前記第１電極は、前記第２半導体領域および前記第３半導体領域の下に設けられている。前記第４半導体領域は、前記第１半導体領域の上に設けられ、前記第２半導体領域の上に位置している。前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。前記ゲート電極は、ゲート絶縁層を介して前記第４半導体領域と対面している。前記第６半導体領域は、前記第１半導体領域の上に設けられ、少なくとも一部が前記第３半導体領域の上に位置している。前記第２電極は、第１絶縁層を介して前記第６半導体領域と対面している。前記第３電極は、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の上に設けられている。前記第３電極は、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、および前記第２電極と電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面を含む斜視断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
【図５】第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。
【図６】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【図７】図６のＡ−Ａ’線を含むＸ−Ｚ面における断面図である。
【図８】第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
【図９】第３実施形態に係る半導体装置の一部を表す斜視断面図である。
【図１０】第３実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域４に向かう方向をＺ方向（第３方向）とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第２方向）およびＹ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１〜図３を用いて、第１実施形態に係る半導体装置１００の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面を含む斜視断面図である。
図３は、図１のＢ−Ｂ’断面図である。
なお、図２では、エミッタ電極３１を透過して表している。
【０００９】
半導体装置１００は、ＩＧＢＴである。
図１〜図３に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ＋形（第２導電形）コレクタ領域２（第２半導体領域）、ｐ形コレクタ領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｐ形半導体領域６（第６半導体領域）、ｎ形バリア領域７、ｎ形バッファ領域８、ｐ形半導体領域９、ゲート電極２０、ゲート絶縁層２１、フィールドプレート電極（以下、ＦＰ電極という）２５（第２電極）、絶縁層２６、コレクタ電極３０（第１電極）、エミッタ電極３１（第３電極）、およびゲートパッド３２を有する。
【００１０】
図１に表すように、エミッタ電極３１およびゲートパッド３２は、半導体装置１００の上面に、互いに離間して設けられている。エミッタ電極３１は、Ｘ方向において複数設けられており、ゲートパッド３２は、エミッタ電極３１同士の間をＹ方向に延びる複数のゲート配線３２ａを有する。
【００１１】
図２に表すように、コレクタ電極３０は、半導体装置１００の下面に設けられている。
ｐ＋形コレクタ領域２は、コレクタ電極３０の一部の上に設けられ、ｐ形コレクタ領域３は、コレクタ電極３０の他の一部の上に設けられている。ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、コレクタ電極３０と電気的に接続されている。また、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、Ｙ方向に交互に設けられ、それぞれがＸ方向に延びている。
【００１２】
ｎ形バッファ領域８は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の上に設けられている。
ｎ−形半導体領域１は、ｎ形バッファ領域８の上に設けられている。
ｐ形ベース領域４は、ｎ−形半導体領域１の一部の上に設けられ、ｐ＋形コレクタ領域２の上に位置している。
ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上に選択的に設けられている。
ゲート電極２０は、ゲート絶縁層２１を介して、ｐ形ベース領域４およびｎ＋形エミッタ領域５とＹ方向において対面している。また、ゲート電極２０は、図示されない部分でゲートパッド３２のゲート配線３２ａと接続されている。
ｐ形ベース領域４、ｎ＋形エミッタ領域５、およびゲート電極２０は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
【００１３】
ｐ形半導体領域６は、ｎ−形半導体領域１の他の一部の上に設けられている。ｐ形半導体領域６の少なくとも一部は、ｐ形コレクタ領域３の上に位置している。ｐ形半導体領域６は、ｐ形ベース領域４と、図２に表されていない部分で繋がっていてもよい。
ＦＰ電極２５は、絶縁層２６を介して、ｐ形半導体領域６とＹ方向において対面している。
ｐ形半導体領域６およびＦＰ電極２５は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
【００１４】
ゲート電極２０は、Ｙ方向において、ｐ形ベース領域４同士の間に設けられている。
ＦＰ電極２５は、Ｙ方向において、ｐ形ベース領域４とｐ形半導体領域６との間またはｐ形半導体領域６同士の間に設けられている。
ｎ形バリア領域７は、ｎ−形半導体領域１とｐ形ベース領域４との間およびｎ−形半導体領域１とｐ形半導体領域６との間に設けられている。
【００１５】
なお、図２に表す例では、１つのゲート電極２０と３つのＦＰ電極２５とが、Ｙ方向において交互に設けられているが、交互に設けられるゲート電極２０およびＦＰ電極２５の数は、適宜変更可能である。ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の幅（Ｘ方向における長さ）は、交互に設けられるゲート電極２０およびＦＰ電極２５の数に応じて、適宜変更される。
【００１６】
ｐ形コレクタ領域３同士のＹ方向における間隔Ｄ１は、例えば、ゲート電極２０とＦＰ電極２５、ゲート電極２０同士、またはＦＰ電極２５同士のＹ方向における間隔Ｄ２よりも長い。なお、ｐ形コレクタ領域３のＹ方向における間隔Ｄ１は、例えば、ｐ＋形コレクタ領域２のｐ形不純物濃度とｐ形コレクタ領域３のｐ形不純物濃度の中間のｐ形不純物濃度を有する領域同士の間隔で定義される。
【００１７】
ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度よりも低く、ｐ形コレクタ領域３のｐ形不純物総量は、ｐ＋形コレクタ領域２のｐ形不純物総量よりも小さい。
この関係のもと、ｐ＋形コレクタ領域２のｐ形不純物濃度は、１．０×１０１６ａｔｏｍ／ｃｍ３以上、１．０×１０１８ａｔｏｍ／ｃｍ３以下、ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度の１／２倍以下に設定される。また、ｐ＋形コレクタ領域２のｐ形不純物総量は、５．０×１０１２ａｔｏｍ／ｃｍ２以上、１．０×１０１４ａｔｏｍ／ｃｍ２以下、ｐ形コレクタ領域３のｐ形不純物総量は、１．０×１０１２ａｔｏｍ／ｃｍ２以上、１．０×１０１３ａｔｏｍ／ｃｍ２以下に設定される。
【００１８】
エミッタ電極３１は、ｐ形ベース領域４、ｎ＋形エミッタ領域５、およびｐ形半導体領域６の上に設けられ、これらの半導体領域およびＦＰ電極２５と電気的に接続されている。ゲート電極２０とエミッタ電極３１との間には、ゲート絶縁層２１が設けられ、これらの電極は電気的に分離されている。
【００１９】
図３に表すように、ゲート電極２０は、ゲート配線３２ａの下において上方に引き出され、ゲート配線３２ａと接続されている。ｐ形半導体領域９は、ｎ−形半導体領域１上のゲート絶縁層２１同士の間に設けられ、ゲート配線３２ａの下に位置している。
ｐ形コレクタ領域３は、ｐ形半導体領域９およびゲート配線３２ａの下方にも設けられている。
【００２０】
なお、図３では、ｎ−形半導体領域１中に設けられたゲート電極２０およびゲート絶縁層２１が、ゲート配線３２ａの下で上方に引き上げられている場合の例を表しているが、ゲート電極２０およびゲート絶縁層２１は、ゲート配線３２ａの下でＸ方向に連続的に延びていてもよい。
【００２１】
ここで、半導体装置１００の動作について説明する。
エミッタ電極３１に対してコレクタ電極３０に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、半導体装置１００がオン状態となる。このとき、ｐ形ベース領域４のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ＋形エミッタ領域５からｎ−形半導体領域１に注入され、正孔は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３からｎ−形半導体領域１に注入される。
その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４におけるチャネルが消滅し、半導体装置がオフ状態になる。
【００２２】
半導体装置１００がオフ状態であり、かつエミッタ電極３１に対してコレクタ電極３０に正の電圧が印加されているときは、ＦＰ電極２５（エミッタ電極３１）とコレクタ電極３０との電位差により、絶縁層２６からｎ−形半導体領域１に向けて空乏層が広がる。これにより、半導体装置１００の耐圧を向上させることができる。
【００２３】
次に、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｎ形バリア領域７、ｎ形バッファ領域８、およびｐ形半導体領域９は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０およびＦＰ電極２５は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１および絶縁層２６は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３０およびエミッタ電極３１は、アルミニウムなどの金属を含む。
【００２４】
本実施形態による効果について説明する。
サージ電圧などによってエミッタ電極３１に対してコレクタ電極３０に大きな電圧が印加されると、ゲート絶縁層２１の底部や絶縁層２６の底部でインパクトイオン化が発生し、ｎ−形半導体領域１で電子および正孔が生成される。このとき生じた正孔は、コレクタ電極３０に向けてドリフトし、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３近傍の直上におけるｎ−形半導体領域１の電位を低下させる。ｎ−形半導体領域１と、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３との間の内蔵電位が低下することで、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３からｎ−形半導体領域１へ正孔が注入される。
【００２５】
インパクトイオン化の生じやすさは、ゲート絶縁層２１および絶縁層２６の深さや形状などのばらつきにより、ゲート絶縁層２１および絶縁層２６ごとに異なる。一部のゲート絶縁層２１および絶縁層２６に集中的にインパクトイオン化が発生すると、その箇所に集中的に電流が流れ、電流フィラメントが生じる。
電流フィラメントが発生した場所では、温度が上昇していく。温度が上昇すると、キャリアの平均自由行程が短くなるため、インパクトイオン化が生じにくくなる。従って、温度が上昇すると、電流フィラメントは、隣接する温度が低い領域に移動していく。
【００２６】
電流フィラメントが発生し、電流フィラメントに流れる電流が大きくなっていくと、ｎ＋形エミッタ領域５、ｐ形ベース領域４、およびｎ−形半導体領域１（ｎ形バリア領域７）から構成される寄生トランジスタが動作する可能性がある。寄生トランジスタが動作すると、さらに大きな電流が局所的に流れるため、半導体装置が破壊される可能性がある。
【００２７】
この点について、本実施形態に係る半導体装置１００では、ｎ−形半導体領域１の下に、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３が設けられている。
ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度よりも低い。従って、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３をｐｎｐバイポーラトランジスタのエミッタに、ｎ−形半導体領域１をベースに、ｐ形ベース領域４またはｐ形半導体領域６をコレクタに見立てた場合、ｐ＋形コレクタ領域２の上に形成されたｐｎｐバイポーラトランジスタに比べて、ｐ形コレクタ領域３の上に形成されたｐｎｐバイポーラトランジスタの方が、エミッタにおける正孔の注入効率が低い。よって、フィラメント電流が生じた際に、ｐ形コレクタ領域３からｎ−形半導体領域１へ注入される正孔の量は、ｐ＋形コレクタ領域２からｎ−形半導体領域１へ注入される正孔の量よりも少ない。ｐ形コレクタ領域３からｎ−形半導体領域１へ流れ込む正孔が少ないと、ｐ形コレクタ領域３の上に位置するｎ−形半導体領域１の電位は低下し、正孔電流がｐ形コレクタ領域３の上のｎ−形半導体領域１に集中して流れる。すなわち、ｐ形コレクタ領域３が設けられた領域では、ｐ＋形コレクタ領域２が設けられた領域よりも電流が流れやすい。
【００２８】
このため、電流フィラメントがｐ形コレクタ領域３の上に移動した場合、温度上昇が生じても、電流フィラメントが他の領域に移動し難くなる。そして、ｐ形コレクタ領域３上に位置するｐ形半導体領域６は、エミッタ電極３１と電気的に接続されたＦＰ電極２５と対面しており、ｐ形半導体領域６上にはｎ＋形エミッタ領域５が設けられていない。すなわち、ｐ形コレクタ領域３が設けられた領域には、寄生トランジスタが無い。
【００２９】
このように、本実施形態によれば、寄生トランジスタが設けられていない領域に電流フィラメントが留まりやすくなるため、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することが可能となる。
【００３０】
また、ゲート配線３２ａが設けられた領域は、コレクタ電極３０からエミッタ電極３１への通電を行う素子領域として利用できないため、ｎ＋形エミッタ領域５が設けられていない。このため、図３に表すように、ゲート配線３２ａの下方にもｐ形コレクタ領域３を設けることで、ゲート配線３２ａの下に移動してきた電流フィラメントをゲート配線３２ａの下に留め、寄生トランジスタをより動作させ難くすることができる。
【００３１】
（第１変形例）
図４は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。
なお、図４では、エミッタ電極３１が透過して表されている。
【００３２】
半導体装置１１０は、ｎ＋形エミッタ領域５の配置が半導体装置１００と異なる。
具体的には、ｐ形ベース領域４上のｎ＋形エミッタ領域５は、Ｘ方向において、互いに離間して複数設けられている。すなわち、ｐ形ベース領域４の一部とｎ＋形エミッタ領域５とが、Ｘ方向において交互に設けられている。なお、Ｘ方向においてｎ＋形エミッタ領域５同士の間の領域には、ｐ形ベース領域４よりもｐ形不純物濃度が高い領域が形成されていてもよい。
【００３３】
本変形例においても、半導体装置１００と同様に、ｎ−形半導体領域１の一部の下にｐ形コレクタ領域３が設けられ、ｐ形コレクタ領域３の上にはｐ形半導体領域６およびＦＰ電極２５が設けられている。すなわち、ｐ形コレクタ領域３の上には、ｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、寄生トランジスタが動作し難く、半導体装置の破壊が生じる可能性を低減することができる。
【００３４】
（第２変形例）
図５は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す斜視断面図である。
なお、図５では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
【００３５】
半導体装置１２０は、ｐ形コレクタ領域３の配置が半導体装置１００と異なる。
具体的には、ｐ形コレクタ領域３は、Ｘ方向およびＹ方向において、互いに離間して複数設けられている。すなわち、ｐ形半導体領域６およびＦＰ電極２５の下において、ｐ＋形コレクタ領域２の一部とｐ形コレクタ領域３とが、Ｘ方向において交互に設けられている。
【００３６】
上述したように、ｐ形コレクタ領域３が設けられた領域に移動した電流フィラメントは、ｐ＋形コレクタ領域２が設けられた領域へ移動し難くなる。しかし、ｐ形コレクタ領域３が設けられた領域内では、電流フィラメントは移動する。また、電流フィラメントは、半導体装置内において複数発生し、各々が半導体装置内を移動していく。
従って、ｐ形コレクタ領域３が設けられた領域内を電流フィラメントが移動し、複数の電流フィラメントが同じ領域に移動して大きな電流が流れる可能性がある。ｐ形コレクタ領域３の上にはｎ＋形エミッタ領域５が設けられていないものの、局所的に大きな電流が流れることで、半導体装置の温度が上昇し、熱暴走が発生する可能性がある。
この点について、本変形例では、ｐ形半導体領域６およびＦＰ電極２５の下において、複数のｐ形コレクタ領域３が、Ｘ方向に互いに離間して設けられている。このため、電流フィラメントを分散させた状態でそれぞれのｐ形コレクタ領域３に留め、電流フィラメントによる電流密度の増加を抑制することができ、この結果、半導体装置の熱暴走の発生を抑制することができる。
【００３７】
（第２実施形態）
図６は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
図７は、図６のＡ−Ａ’線を含むＸ−Ｚ面における断面図である。
なお、図６では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
【００３８】
半導体装置２００は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の配置が、半導体装置１１０と異なる。
図６に表すように、ｎ−形半導体領域１の一部の下に設けられたｐ＋形コレクタ領域２と、ｎ−形半導体領域１の他の一部の下に設けられたｐ形コレクタ領域３と、がＸ方向に交互に設けられ、それぞれがＹ方向に延びている。
【００３９】
図７に表すように、ｐ形ベース領域４は、第１部分４ａを有する。第１部分４ａは、Ｘ方向においてｎ＋形エミッタ領域５と並んでおり、第１部分４ａとｎ＋形エミッタ領域５とは、Ｘ方向において交互に設けられている。また、第１部分４ａは、ｐ形コレクタ領域３の上に位置し、ｎ＋形エミッタ領域５は、ｐ＋形コレクタ領域２の上に位置している。第１部分４ａにおけるｐ形不純物濃度は、ｎ＋形エミッタ領域５および第１部分４ａよりも下方のｐ形ベース領域４におけるｐ形不純物濃度より高くてもよい。
【００４０】
ｐ形コレクタ領域３のＸ方向における長さＬ１は、ｎ＋形エミッタ領域５同士のＸ方向における間隔Ｄ３よりも短い。ｐ＋形コレクタ領域２のＸ方向における長さＬ２は、ｎ＋形エミッタ領域５のＸ方向における長さＬ３よりも長い。
【００４１】
本実施形態では、ｐ形コレクタ領域３の上にｐ形ベース領域４およびゲート電極２０が設けられている。しかし、ｐ形コレクタ領域３の直上には、ｐ形ベース領域４の第１部分４ａが設けられ、第１部分４ａはｎ＋形エミッタ領域５とＸ方向において並んでいる。すなわち、ｐ形コレクタ領域３の直上に、ｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、本実施形態によれば、第１実施形態と同様に、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することができる。
【００４２】
（変形例）
図８は、第２実施形態の変形例に係る半導体装置２１０の一部を表す斜視断面図である。
なお、図８では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
半導体装置２１０は、ｐ形半導体領域６およびＦＰ電極２５の下方においてｐ形コレクタ領域３がＸ方向に延びている点で、半導体装置２００と異なる。
【００４３】
図８に表すように、ｐ形コレクタ領域３は、第２部分３ｂおよび第３部分３ｃを有する。第２部分３ｂは、Ｘ方向においてｐ＋形コレクタ領域２同士の間に設けられている。第２部分３ｂとｐ＋形コレクタ領域２は、Ｘ方向において交互に設けられている。また、第３部分３ｃは、Ｙ方向において複数の第２部分３ｂと並び、ｐ形半導体領域６およびＦＰ電極２５の下をＸ方向に延びている。Ｙ方向において第３部分３ｃ同士の間には、複数のｐ＋形コレクタ領域２が設けられている。第２部分３ｂのＸ方向における長さは、例えば、第３部分３ｃのＹ方向における長さよりも短い。
【００４４】
このように、第１部分４ａの下方に加えて、ｐ形半導体領域６およびＦＰ電極２５の下方にｐ形コレクタ領域３が設けられていることで、ｐ形コレクタ領域３の面積を増加させ、半導体装置内に発生した電流フィラメントが移動した際に、よりｐ形コレクタ領域３の上に移動し易くなる。また、複数の第２部分３ｂが、第３部分３ｃによって繋がれていることで、ｐ形コレクタ領域３内において電流フィラメントが移動できる領域が広がる。
【００４５】
上述したように、ｐ形コレクタ領域３の第２部分３ｂの上にはｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタは動作し難い。しかし、ｎ−形半導体領域１に注入された正孔は、僅かながらもｎ＋形エミッタ領域５を通して排出される。また、電流フィラメントによってｐ形ベース領域４に大きな電流が流れ続けると、ｐ形ベース領域４の温度が上昇してｎ＋形エミッタ領域５とｐ形ベース領域４との間の内蔵電位が低下する。半導体領域の温度が上昇すると電流フィラメントは別の場所に移動するが、移動できる領域が狭いと、電流フィラメントが移動した後、温度が十分に下がらないうちに再度電流フィラメントが移動してくる。この結果、寄生トランジスタが動作する可能性がある。
【００４６】
複数の第２部分３ｂが、第３部分３ｃによって繋がれていることで、電流フィラメントが移動する領域が広がる。このため、電流フィラメントが別の場所に移動し、再び同じ場所に移動してきた場合でも、その間の時間を長くし、電流フィラメントが発生していた場所の温度を十分に下げることができる。
このため、本変形例によれば、半導体装置２００に比べて、寄生トランジスタをより動作し難くし、半導体装置の破壊が生じる可能性をさらに低減することが可能である。
【００４７】
（第３実施形態）
図９は、第３実施形態に係る半導体装置３００の一部を表す斜視断面図である。
なお、図９では、エミッタ電極３１が透過して表されている。
【００４８】
半導体装置３００は、ゲート電極２０が各半導体領域の上に設けられたプレーナゲート型構造を有する。
コレクタ電極３０、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、およびｎ形バッファ領域８は、半導体装置１００と同様に、ｎ−形半導体領域１の下に設けられている。
【００４９】
ｐ形ベース領域４は、ｎ−形半導体領域１の一部の上に設けられ、ｐ＋形コレクタ領域２の上に位置している。ｐ形ベース領域４の上には、ｎ＋形エミッタ領域５およびｐ＋形コンタクト領域１０が選択的に設けられている。また、ｐ形ベース領域４のｐ形半導体領域６側には、ｎ＋形エミッタ領域５が設けられていない。
ｐ形半導体領域６は、ｎ−形半導体領域１の他の一部の上に設けられている。ｐ形半導体領域６の少なくとも一部は、ｐ形コレクタ領域３の上に位置しており、ｐ形半導体領域６の上にはｐ＋形コンタクト領域１０が選択的に設けられ、ｎ＋形エミッタ領域５は設けられていない。
ゲート電極２０は、ｐ形ベース領域４およびｐ形半導体領域６の上にゲート絶縁層２１を介して設けられ、これらの半導体領域とＺ方向において対面している。
【００５０】
ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、Ｙ方向において交互に設けられ、それぞれがＸ方向に延びている。ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｐ＋形コンタクト領域１０、およびゲート電極２０は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
【００５１】
本実施形態に係る半導体装置においても、ｐ形コレクタ領域３の直上にｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、本実施形態によれば、他の実施形態と同様に、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することができる。
【００５２】
（変形例）
図１０は、第３実施形態の変形例に係る半導体装置３１０の一部を表す斜視断面図である。
なお、図１０では、エミッタ電極３１が透過して表されている。
【００５３】
半導体装置３１０では、ｐ＋形コレクタ領域２とｐ形コレクタ領域３がＸ方向において交互に設けられている。また、ｐ形半導体領域６に代えてｐ形ベース領域４が設けられている。ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上において、Ｘ方向およびＹ方向に複数設けられている。ｐ＋形コンタクト領域１０の一部は、Ｙ方向において、ｎ＋形エミッタ領域５同士の間に設けられている。また、ｎ＋形エミッタ領域５は、Ｘ方向において互いに離間している。ｎ＋形エミッタ領域５と、ｐ形ベース領域４の第１部分４ａと、がＸ方向において交互に設けられている。第１部分４ａは、ｐ形コレクタ領域３の上に位置し、ｎ＋形エミッタ領域５は、ｐ＋形コレクタ領域２の上に位置している。
【００５４】
本変形例においても同様に、ｐ形コレクタ領域３の直上に寄生トランジスタが無いため、半導体装置の破壊が生じる可能性を低減することができる。
【００５５】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００５６】
なお、以上で説明した各実施形態については、種々の変形を行うことが可能である。例えば、ｎ−形半導体領域１中に複数のｐ−形半導体領域が設けられ、スーパージャンクション構造が形成されていてもよい。
【００５７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｎ形バリア領域７、ｎ形バッファ領域８、ｐ形半導体領域９、ｐ＋形コンタクト領域１０、ゲート電極２０、ゲート絶縁層２１、ＦＰ電極２５、絶縁層２６、コレクタ電極３０、エミッタ電極３１、およびゲートパッド３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５８】
１００〜１２０、２００、２１０、３００、３１０ 半導体装置、  １ ｎ−形半導体領域、  ２ ｐ＋形コレクタ領域、  ３ ｐ形コレクタ領域、  ４ ｐ形ベース領域、  ５ ｎ＋形エミッタ領域、  ６ ｐ形半導体領域、  ７ ｎ形バリア領域、  ８ ｎ形バッファ領域、  ２０ ゲート電極、  ２５ フィールドプレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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