【事件の表示】
　平成　４年特許願第３４０５７１号「不揮発性メモリ装置」拒絶査定に対する審判事件［平成　５年１０月２２日出願公開、特開平　５−２７５７１３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年１２月２１日（パリ条約による優先権主張１９９１年１２月１９日、米国）の出願であって、平成７年４月２７日および平成１１年１２月１日付手続補正書にて補正されている。
　請求項に記載の発明は、特許請求の範囲に記載された下記のとおりのものと認める。
「請求項１
半導体基板と、前記基板の表面に設けられ、該基板の表面から、基板の厚さの一部分に亘って、基板中に延在している複数個の平行なトレンチと、前記基板上に設けられ、フローティングゲートトランジスタのフローティングゲートと制御ゲートとを形成する積層多結晶ゲート構造体の行及び列のアレイであって、各列は、前記トレンチの２つを分離するように設けられた該アレイとを備え、第１ドープ領域が前記各トレンチの第１壁部に設けられ、第２ドープ領域が前記各トレンチの第２壁部に設けられ、前記各ドープ領域は、前記列の全体の長さに沿って、トレンチの壁部を横切り、１つの列に属するフローティングゲートトランジスタの共通のソース及びドレイン領域を形成し、上記各ドープ領域は幅より大きな高さを有し、その高さ方向はトレンチの壁部と平行であり、幅方向はトレンチの壁部に直角であることを特徴とする不揮発性メモリ装置。
請求項２
　トレンチ壁部を横切るドープ領域内に形成された導電性の珪化物を具える請求項１記載の不揮発性メモリ装置。
請求項３
　各トレンチの底部を横切る第３ドープ領域を具え、該第３ドープ領域は、第１及び第２ドープ領域とは異なる導電型とする請求項１記載の不揮発性メモリ装置。 
請求項４
　基板の表面を横切って延びている単一の金属層を具える請求項１記載の不揮発性メモリ装置。
請求項５
　各積層多結晶ゲート構造体は、トレンチに面する第１及び第２側面を有し、該第１側面には第１スペーサを設け、該第２側面には第２スペーサを設けてなる請求項１記載の不揮発性メモリ装置。」
２．引用例
　これに対して、当審の拒絶の理由に引用された刊行物、特開平２−３６０号公報（以下引用例１という）には不揮発性半導体装置の製造方法に関する発明が記載されており、
「　本発明の不揮発性半導体装置の製造方法の構成は、一導電型の半導体基板上に第１の絶縁膜、第１の多結晶シリコン層、第２の絶縁膜の少なくとも三層からなる第１のラインを相互に離間して複数形成する工程と、この表面に第３の絶縁膜を形成する工程と、異方性のエッチングに依り前記第３の絶縁膜のうち少なくとも前記第１のラインの側壁を残して除去する工程と、前記第１のライン間の基板に溝を形成する工程と、前記溝に逆導電型の不純物を導入して、表面に逆導電型のドープ領域を形成する工程と、前記溝を導電体で埋め込み、前記ドープ領域と接続する工程と、前記第１のライン、前記溝表面のドープ領域、前記導体材から絶縁され、かつ相互に離間した複数の第２の多結晶シリコンラインを、前記第１のラインを横断し、前記第１のラインと前記ドープ領域上、前記導体材上に横たわるように形成する工程と、前記第１のラインを前記第２のラインに対して自己整合的にエッチングして、前記第１のラインから複数のフローティング・ゲートを形成する工程とを備えたことを特徴とする。（第３頁右上欄第８行ないし左下欄第８行）」点、
「　本発明は、セル・アレイ部の第１多結晶シリコン・ライン間に溝を掘り、その表面をドープした後、この溝を導体材で埋め込み、これをビットライン（ソース及びドレイン）とすることにより、下層ビットラインの有効な低抵抗化を計りながら、チャンネル長の制御性にもすぐれたＥＰＲＯＭセル・アレイの製造が可能となり、この結果、上層の金属ラインと下層のビット・ラインとの接続は少なくてすむので、より高集積なＥＰＲＯＭセル・アレイの製造が可能となる効果がある。（第５頁左上欄第７行ないし第１７行）」点、及び、
「次に第１図（ｇ）に示すように、窒化シリコン膜６及び４を除去した後、新たに主表面に酸化膜１１を熱酸化法により形成し、その上に第二の多結晶シリコン層１２をつけ、第１図（ｈ）に示すようにマスキング及びエッチング工程により、相互に平行で相互に離れた複数本の多結晶シリコンライン１３を形成する。これらライン１３は、ライン５と直交し、かつ導体材領域１４上及びライン５上を酸化膜を介して、横断している。ここで、第二多結晶シリコン層１２のパターニング用のマスク材は、残しておく。（第４頁左上欄第９行ないし第１９行）」点が、
第１図（ａ）〜（ｈ）とともに記載されている。
さらに、以下の各点が、第１図から明らかである。
「溝は、半導体基板の表面に設けられ、該基板の表面から基板の厚さの一部分に亘って、基板中に延在しており、複数個の溝が平行に形成されている点、
行及び列をなしてアレイ状に形成されたＥＰＲＯＭセルの列は、前記溝の２つを分離するように設けられている点、
ドープ領域は、前記列の全体の長さに沿って、溝の壁部を横切り、アレイの列に属するフローティングゲートトランジスタの共通のソース及びドレイン領域を形成し
上記各ドープ領域は、幅より大きな高さを有し、その高さ方向は溝の壁部と平行であり、幅方向は溝の壁部に直角であること。」
してみると、上記引用例１には、
「ビットラインの低抵抗化を図ることを目的とし、半導体基板と、前記基板の表面に設けられ、該基板の表面から、基板の厚さの一部分に亘って、基板中に延在している複数個の平行な溝と、前記基板上に設けられ、フローティングゲートトランジスタのフローティングゲートと制御ゲートとを形成する積層多結晶ゲート構造体の行及び列のアレイであって、各列は、前記溝の２つを分離するように設けられた該アレイとを備え、ドープ領域が前記各溝の壁部に設けられさらに導電体が埋め込まれ、前記各ドープ領域は、前記列の全体の長さに沿って、溝の壁部を横切り、１つの列に属するフローティングゲートトランジスタの共通のソース及びドレイン領域を形成し、上記各ドープ領域は、幅より大きな高さを有し、その高さ方向は溝の壁部と平行であり、幅方向は溝の壁部に直角であることを特徴とする不揮発性メモリ装置。」
が記載されているものと認められる。
　また、引用例２として示した、特開昭６３−２１３９７０号公報には、
　「第１図は本発明の第１の実施例を示す半導体チップの断面図であり、２つの不揮発性半導体記憶素子のソース同士を接続したものを示す。
　この実施例は、シリコンからなるｐ型半導体基板１に選択的にｎ型不純物が導入されてなるソース領域３ａ及びドレイン領域２ａと、ソース領域３ａ及びドレイン領域２ａに挟まれたチャネル領域１３ａと、チャネル領域１３ａの表面を覆って設けられた第１のゲート絶縁膜４と、第１のゲート絶縁膜４上に設けられた浮遊ゲート電極６と、浮遊ゲート電極６を覆って設けられた第２のゲート絶縁膜５上に設けられた制御ゲート電極７とからなる不揮発性半導体記憶装置において、ソース領域３ａは、ｐ型半導体基板に掘られた溝１４の側壁に形成されたｎ型不純物層からなるというものである。そうして、第１のゲート絶縁膜４の縁端部と酸化シリコンからなる層間絶縁膜１０’で埋められた溝１４の側壁面とは実質的に連続している。
　第１図の右側にはもう一つの不揮発性半導体素子が対称に描かれており、これら２つの素子のソース領域は溝１４の底面に設けられたｎ型不純物層１５（実際にはソース領域３ａ、３ｂと連続している）で接続されている。
　この実施例の利点は次の通りである。まず第１にソース領域３ａの表面積が従来例に比して増加しているため寄生抵抗が小さいことである。このため効率的な書込が可能である。第２にソース領域のセル面積に対する占有率が小さい（半導体基板の主面に対していう）ことである。この利点はソース領域の主表面となる溝の側壁面が第１のゲート絶縁膜の縁端部と実質的に連続して形成されていることにより生じている。すなわち半導体基板の主面からみた断面積は小さい。（第２頁左下欄第１０行ないし３頁左上欄第３行）」
「第３図は本発明の第２の実施例を示す半導体チップの断面図である。
　ソース領域３ａと３ｂとは溝１４内で接続されていない点が第１の実施例と異なる。この構造は、第２図におけるレジスト膜９を例えば酸化シリコン膜に置き換えさらに溝内に不純物を導入した後に再びｐ型半導体基板１を異方性エッチングすれば容易に形成される。この構造において隣り合わせの素子のソース領域同士をそれぞれソース選択線として独立に使うことが可能になる。（第３頁左下欄第１行ないし第１０行）」
　「以上説明したように本発明は、ＭＩＳ型の不揮発性半導体記憶素子のソース領域とドレイン領域の少なくともいずれか一方を半導体基板に設けた溝の側壁面に設けることにより、半導体基板主面の占有率が小さくても高抵抗化することがなく、高集積化に適した不揮発性半導体記憶素子が得られる効果がある。（第４頁右上欄第１４行ないし第２０行）」
点が、第３図とともに記載されている。
してみると、上記引用例２には、
「基板表面に形成された溝内に拡散領域を形成し、該拡散領域が溝内で接続されずに分離された不揮発性半導体記憶素子の構造により、半導体基板の主面からみた断面積は小さいままで該拡散領域の表面積を増加させて、該拡散領域の寄生抵抗を小さくし、隣り合わせの素子の拡散領域同士をそれぞれ独立に使うことが可能になる点」
が記載されているものと認められる。
３．対比・判断
　本願請求項１に記載の発明と引用例１に記載された発明とを対比すると、引用例１記載の「溝」、「第２の多結晶シリコンライン」、「ＥＰＲＯＭセル・アレイ」は、本願発明の「トレンチ」、「制御ゲート」、「不揮発性メモリ装置」にそれぞれ相当している。
よって、両者は、
半導体基板と、前記基板の表面に設けられ、該基板の表面から、基板の厚さの一部分に亘って、基板中に延在している複数個の平行なトレンチと、前記基板上に設けられ、フローティングゲートトランジスタのフローティングゲートと制御ゲートとを形成する積層多結晶ゲート構造体の行及び列のアレイであって、各列は、前記トレンチの２つを分離するように設けられた該アレイとを備え、、前記各ドープ領域は、前記列の全体の長さに沿って、トレンチの壁部を横切り、１つの列に属するフローティングゲートトランジスタの共通のソース及びドレイン領域を形成し、上記各ドープ領域は幅より大きな高さを有し、その高さ方向はトレンチの壁部と平行であり、幅方向はトレンチの壁部に直角であることを特徴とする不揮発性メモリ装置。
の点で一致しており、本願請求項１に記載の発明では、「第１ドープ領域が前記各トレンチの第１壁部に設けられ、第２ドープ領域が前記各トレンチの第２壁部に設けられ」、両領域は分離されているのに対し、引用例１に記載の発明では、「ドープ領域が前記各トレンチの両側壁部に連続して設けられ導電体が埋め込まれ」ている点で相違する。
　上記相違点について検討する。
引用例２には、拡散領域の寄生抵抗を小さくするために、半導体基板の主面からみた断面積は小さいままで該拡散領域の表面積を増加させた不揮発性半導体記憶素子の構造において、該拡散領域が溝内で接続されずに第１ドープ領域が前記各トレンチの第１壁部に設けられ、第２ドープ領域が前記各トレンチの第２壁部に設けられることにより、拡散領域が分離されている構成が記載されている。ビットラインの低抵抗化を図る引用例１に記載のソース・ドレインの溝内の拡散領域に導電体を埋め込む構成に代えて、低抵抗化を図るための引用例２に記載の上記構成を適用して、本願発明をなすことに格別の困難性は認められない。また、拡散領域を溝内において分離して形成することにより隣り合わせの素子の各ドープ領域をそれぞれ独立に制御できる効果も引用例２に記載されている。
４．むすび
　したがって、本願請求項１に記載された発明は、その出願前に国内において頒布された上記の引用例１、２に記載された発明に基いて、その出願前にその発明の属する技術分野における通常の知識を有するものが、容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。また、請求項１に記載された発明が特許を受けることができない発明であるから、他の請求項に記載の発明については検討するまでもなく、本願は拒絶されるべきである。
　よって、結論のとおり審決する。