【事件の表示】
　特許第４２００９２６号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第４２００９２６号に係る特許請求の範囲を本件審判請求書に添付された訂正特許請求の範囲のとおり一群の請求項ごとに訂正することを認める。
【理　由】
第１　手続の経緯 
　本件訂正審判の請求に係る特許第４２００９２６号（以下「本件特許」という。）は、平成１６年３月１０日の出願であって、その請求項１ないし６に係る発明について、平成２０年１０月１７日に特許権の設定登録がなされ、平成２６年４月２２日に本件訂正審判の請求がなされ、平成２６年７月１７日に審判請求書の手続補正がなされたものである。 
　
第２　審判請求の趣旨及び訂正内容 
　本件訂正審判の請求の趣旨は、本件特許の明細書を平成２６年７月１７日に手続補正がなされた本件審判請求書（以下「補正後の請求書」という。）に添付した訂正特許請求の範囲の通り、一群の請求項ごとに訂正することを認める、との審決を求めるものである。 
　そして、その訂正内容は、以下のとおりと認める。 
　なお、下線は訂正箇所を示す。以下において、特許権の設定登録時における願書に添付した明細書、特許請求の範囲及び図面を各々「特許明細書」、「特許特許請求の範囲」及び「特許図面」といい、同明細書、特許請求の範囲及び図面を併せて「特許明細書等」という。 
　
１　請求項１ないし３からなる一群の請求項に係る訂正事項 
（１）訂正事項１ 
　特許特許請求の範囲の請求項１に「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する分岐線群と、を有し、」とあるのを、「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する
、互いに隣接する第１及び第２の
上記第１及び第２の分岐線群は、分岐線Ａを共有し、
　
（２）訂正事項２ 
　特許特許請求の範囲の請求項１に「上記電源スイッチセルは、入力される制御信号に応じて、上記分岐線群のうち、上記所定の回路セルに接続される少なくとも１つの分岐線への電源の供給を遮断する」とあるのを、「上記電源スイッチセルは、入力される制御信号に応じて、上記
第１及び第２の
、
上記分岐線Ａを含む
　
２　請求項４及び５からなる一群の請求項に係る訂正事項 
（１）訂正事項１ 
　特許特許請求の範囲の請求項４に「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する分岐線群と、を有し、」とあるのを、「上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する
、互いに隣接する第１及び第２の
上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第３及び第４の分岐線群と、
上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び、」
　
（２）訂正事項２ 
　特許特許請求の範囲の請求項４に「上記分岐線群の少なくとも１つの分岐線に接続されている第１の配線」とあるのを、「上記
第１、第２、第３及び第４の
上記分岐線Ａ及び分岐線Ｂを含む
　
第３　当審の判断 
１　請求項１ないし３からなる一群の請求項に係る訂正事項について 
（１）目的要件、新規事項の追加について 
（１−１）訂正事項１について 
　訂正事項１は、特許特許請求の範囲の請求項１の「分岐線群」を、「互いに隣接する第１及び第２の分岐線群」へと訂正すると共に、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、」との構成を追加するものであって、第１及び第２の分岐線群が互いに隣接し、第１及び第２の分岐線群が分岐線Ａを共有するとの構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項１は、特許法第１２６条第１項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。
　また、特許明細書には、第２の実施形態に係る説明として、「分岐線群ＢＬ２−１およびＢＬ２−２は、互いに隣接しており、分岐線ＶＳＳＢ共有している。」（段落【００４９】）との記載がなされているから、訂正事項１は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第１２６条第５項の規定に適合するものである。
　
（１−２）訂正事項２について 
　訂正事項２は、特許特許請求の範囲の請求項１の「電源スイッチセル」による電源供給の遮断対象を、「上記分岐線群のうち、上記所定の回路セルに接続される少なくとも１つの分岐線」から「上記第１及び第２の分岐線群のうち、上記所定の回路セルこ接続され、少なくとも上記分岐線Ａを含む分岐線」へ訂正するものであって、上記訂正事項１で明らかにされた構成である、第１及び第２の分岐線群によって共有された分岐線である「分岐線Ａ」が、「電源スイッチセル」により電源の供給を遮断される対象に含まれるという具体的な構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項２は、特許法第１２６条第１項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。
　また、特許明細書には、第２の実施形態に係る説明として、「分岐線群ＢＬ２−１およびＢＬ２−２は、互いに隣接しており、分岐線ＶＳＳＢ共有している。」（段落【００４９】）との記載がなされており、分岐線群ＢＬ２−１およびＢＬ２−２に共有された分岐線ＶＳＳＢが、電源の供給を遮断される対象となることについては、特許図面の図６において、電源スイッチセル２１と分岐線ＶＳＳＢとが接続していることから明らかであるから、訂正事項２は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第１２６条第５項の規定に適合するものである。
　
（２）特許請求の範囲の拡張又は変更について 
　訂正事項１及び２による訂正は、いずれも特許請求の範囲を実質上拡張又は変更するものではないから、特許法第１２６条第６項の規定に適合するものである。 
　
（３）独立特許要件について 
（３−１）はじめに
　訂正事項１及び２は、前記したように特許法第１２６条第１項第１号に掲げる特許請求の範囲の減縮を目的とする訂正であるから、訂正事項１及び２による訂正が、同法第１２６条第７項の規定に適合するか否かについて、検討する。
　
（３−２）訂正後の請求項１に係る発明
　訂正後の請求項１に係る発明（以下「訂正第１発明」という。）は、特許明細書、訂正特許請求の範囲及び特許図面の記載からみて、訂正特許請求の範囲の請求項１に記載されている事項により特定される、以下のとおりのものである。
　
「【請求項１】
　複数の回路セルと、
　電源線群と、
　少なくとも一部が上記電源線群の下層領域に含まれ、上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、を有し、
　上記第１及び第２の分岐線群は、分岐線Ａを共有し、
　上記電源スイッチセルは、入力される制御信号に応じて、上記第１及び第２の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Ａを含む分岐線への電源の供給を遮断する
　半導体集積回路。」
　
（３−３）甲各号証に記載された事項及び発明
（３−３−１）甲第１号証（特開平１１−１７１３５号公報）
（３−３−１−１）補正後の請求書に甲第１号証として添付され、本件特許の出願日前に日本国内において頒布された特開平１１−１７１３５号公報には、図１、３及び１６とともに、以下の事項が記載されている。なお、下線は、特に参照すべき箇所を示す。
　
「【００２２】
【発明の実施の形態】
図１には半導体集積回路におけるサブスレッショルド電流低減のためのＳＣＲＣの一例が示される。
図１において１で示される矩形領域は、サブスレッショルド電流の低減対象として着目されたＭＯＳ論理回路２が配置された領域である。
【００２３】ここでは、
前記ＭＯＳ論理回路２は、特に制限されないが、ｐチャンネル型ＭＯＳトランジスタＭｐ１とｎチャンネル型ＭＯＳトランジスタＭｎ２とから成るＣＭＯＳインバータとされる。以下ＭＯＳ論理回路２をＣＭＯＳインバータ２とも称する。
前記ＣＭＯＳインバータ２は前記矩形領域１にマトリクス状に配置されている。
【００２４
】前記矩形領域１の長辺に沿ってＸ方向主電源配線３，４が配置されている。Ｘ方向主電源配線（第１のＸ方向主電源配線）３には相対的にレベルの高い２Ｖのような電源電圧ＶＤＤが供給され、Ｘ方向主電源配線（第２のＸ方向主電源配線）４には相対的にレベルの低い０Ｖのような接地電圧ＶＳＳが供給される。前記矩形領域１の上には、前記主電源配線３，４と交差する方向に複数本の副電源配線５，６が配置されている。一方の副電源配線（第１のＹ方向副電源配線）５はｐチャンネル型のスイッチＭＯＳトランジスタ７を介して前記主電源配線３に結合され、他方の副電源配線（第２のＹ方向副電源配線）６は前記主電源配線４に直接結合されている。前記スイッチＭＯＳトランジスタ７は、制御信号φＤによってオン・オフされる
【００２５】
前記ＣＭＯＳインバータ２は、副電源配線５，６から動作電源を得る。
【００２６】半導体集積回路のスタンバイ状態において前記ＣＭＯＳインバータ２の入力ＩＮは概ね電源配線圧ＶＤＤに等しいハイレベルに固定される。このとき、信号φＤもハイレベルにされ、スイッチＭＯＳトランジスタ７はオフ状態にされる。そうすると、副電源配線５の電圧ＶＤＴは主電源配線３の電源電圧ＶＤＤよりも低くされる。これにより、ＣＭＯＳインバータ２を構成するｐチャンネル型ＭＯＳトランジスタＭｐ１のソース電圧がゲート電圧よりも低下した逆バイアス電圧状態にされ、サブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。半導体集積回路がスタンバイ状態から動作可能状態にされると、これに同期して制御信号φＤがローレベルにされる。
【００２７】上記ＳＣＲＣの構成は、主電源配線３，４に対してスイッチＭＯＳトランジスタ７が分散配置されている。図１６に示されるようにスイッチＭＯＳトランジスタを１個所に集中配置する場合に比べて、副電源配線５，６の等価配線抵抗を小さくすることができる。ＣＭＯＳインバータ２から直近のスイッチＭＯＳトランジスタ７までの距離が短くなるからである。図１のように、矩形領域１の短辺方向に副電源配線５，６が敷設されているので、１本の副電源配線５，６の長さは高々矩形領域１の短辺の長さで済み、個々の副電源配線５，６の抵抗値は更に小さくなる。同様に、副電源配線５，６の寄生容量成分も小さくできる。
【００２８】このように、副電源配線５，６の等価抵抗が小さくなれば、前記ＣＭＯＳインバータ２の動作可能状態において、副電源配線５の上で電圧ＶＤＴが電源電圧ＶＤＤから不所望に降下したり、副電源配線６の電圧が接地電圧ＶＳＳから不所望に上昇する事態を低減できる。したがって、サブスレッショルド電流の低減を行っても、半導体集積回路の動作状態において、前記ＣＭＯＳインバータ２の動作速度が低下するのを抑制することができる。また、副電源配線５，６の寄生容量成分（配線容量成分）が低減されているので、前記スイッチＭＯＳトランジスタ７がターン・オンされたとき、副電源配線５の電圧ＶＤＴが電源電圧ＶＤＤに回復する時間を短縮できる。したがって、半導体集積回路の待機状態から動作可能状態への遷移時間の短縮にも寄与する。そして、ＣＭＯＳインバータ２でサブスレッショルド電流が発生するのを防止又は低減できるから、半導体集積回路の待機時における無駄な電力消費も抑制できる。
【００２９】図１の構成において、前記スイッチＭＯＳトランジスタ７のオフ状態において主電源配線３から副電源配線５にはＭＯＳトランジスタ７のリーク電流が供給されるので、副電源配線５のレベルが異常に低下することはない。副電源配線のレベルが低くなり過ぎると、副電源配線５の電圧ＶＤＴを電源電圧ＶＤＤに回復させる時間が長くなる。半導体集積回路の待機時における副電源配線５のレベル低下を比較的小さくするには、図２に例示されるように、高抵抗素子８を前記スイッチＭＯＳトランジスタ７に並列配置することが可能である。
【００３０】
図３には接地電圧ＶＳＳ側の副電源配線６と主電源配線４との間にｎチャンネル型のスイッチＭＯＳトランジスタ９を配置した時の例が示される。
スタンバイ状態においてスイッチＭＯＳトランジスタ９はオフ状態にされ、副電源配線６の電圧ＶＳＴは接地電圧ＶＳＳよりもレベルが高くされる。
主電源配線３，４と副電源配線５，６とのレイアウトに関して得られる効果は図１の場合と同じである。
　
（３−３−１−２）図１において、複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６が交互に配列されていることは明らかである。
　
（３−３−１−３）そうすると、甲第１号証には、以下の発明（以下「甲第１発明」という。）が記載されているものと認められる。
　
「矩形領域１にマトリクス状に配置されたＣＭＯＳインバータ２と、
　前記矩形領域１の長辺に沿って配置された第１のＸ方向主電源配線３及び第２のＸ方向主電源配線４と、
　前記矩形領域１の上に配置され、前記第１のＸ方向主電源配線３及び前記第２のＸ方向主電源配線４と交差し、交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６と、
　前記第１のＹ方向副電源配線５はｐチャンネル型のスイッチＭＯＳトランジスタ７を介して前記第１のＸ方向主電源配線３に結合され、前記第２のＹ方向副電源配線６は前記第２のＸ方向主電源配線４に直接結合され、
　前記ＣＭＯＳインバータ２は、前記第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６から動作電源を得、
　前記スイッチＭＯＳトランジスタ７は、制御信号φＤによってオン・オフされる、
　サブスレッショルド電流低減のためのＳＣＲＣ。」
　
（３−３−２）甲第２号証（「Enhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001)
（３−３−２−１）補正後の請求書に甲第２号証として添付され、本件特許の出願日前に外国において頒布されたEnhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001には、図１及び４とともに、以下の事項が記載されている。なお、下線は、特に参照すべき箇所を示す。また、翻訳文は、平成２６年６月２６日の面接の際に提出された翻訳文を採用した。
　
「1.0   Introduction
　
　　Deep sub-micron CMOS technology has enabled increasing amounts of function to be integrated on a single chip to a point where complete systems on a chip are now possible. Excess integration capacity on the silicon die will allow multiple application specific options, with different modes of operation, to be integrated onto a single chip. It is desirable from a system control point of view, for these functions and modes to be selectively enabled by the system software for interfacing with various protocols or performing different tasks defined by the application. This can reduce manufacturing costs by allowing a single part to address multiple applications and markets.
　　Advanced CMOS technology can also allow very low power operation of battery powered handheld devices by scaling down the supply and device threshold voltages (Vt) to a level which just maintains acceptable performance for a given application [1]. This method achieves low active power, but comes at a cost of increased standby power resulting from increased device leakage from the use of low threshold devices.
　　Multi-threshold CMOS (MTCMOS) [2] has been described as a method to reduce standby leakage current in the circuit, with the use of a high threshold MOS device to de-couple the logic from the supply or ground during long idle periods, or sleep states. 
Figure 1 shows an example of an MTCMOS circuit, where the logic block is constructed using low threshold devices and the either the power supply can be gated by a high threshold header switch, or the ground terminal is gated by a high threshold footer switch.
（翻訳文）
「1.0はじめに
　ディープサブミクロンCMOS技術は、単一チップ上に集積する機能の数を増大させることを可能にし、今では完全なシステムが単一のチップ上に集積することが可能となった。シリコンダイ上の集積能力が過剰になることによって、複数のアプリケーションで固有のオプションを、異なる動作モードで、単一チップ上に集積可能にする。種々のプロトコルとインターフェースまたはアプリケーションによって定義された異なるタスクを実行するためのシステムソフトウェアによって、これらの機能やモードを選択的にイネーブルにされることが、システム制御の観点から望ましい。これは、単一の共通部分は、複数のアプリケーションや市場に対応できるようにすることで、製造コストを低減することができる。
　先進的なCMOS技術は、アプリケーションの動作をぎりぎり維持可能とするレベルまで供給電圧およびデバイス閾値電圧（Vt）をダウンスケーリングすることにより、バッテリ駆動のハンドヘルドデバイスを非常に低電力で動作可能にすることができる[1]。この方法は、動作時低消費電力を実現したが、低閾値デバイスの使用に起因するリーク電流が増加し、待機時消費電力が増大する。
　マルチ閾値CMOS（MTCMOS）[2]は、長いアイドル期間またはスリープ状態において、高閾値MOSデバイスを用いて電源またはグランドからロジックを遮断して、回路スタンバイリーク電流を低減する方法として説明される。
図１はMTCMOS回路の一例を示しており、論理ブロックは低閾値デバイスを使用して構築され、電源側か高閾値ヘッダスイッチによって遮断することができ、又は接地端子側は高閾値フッタスイッチによって遮断される。
　図１のMTCMOS回路のアクティブ動作中に電源遮断スイッチがSLEEPN（又はSLEEP）によってオンされ、この遮断スイッチはロジックから見て駆動電圧の低減を引き起こし、ロジック性能を低下させる。このロジック性能の低下を補償するために：より大きな電源電圧の使用は、同様の性能を達成するために動作時消費電力が増大する弊害があり、性能低下を最小限にするために電源遮断スイッチのデバイス幅を大きくすると、占有領域が増大する弊害があり、またスリープモード消費電力が増加する。適度に高い閾値を可能にするためのデバイスインプラントの調整は、アイドルモード中に増加したデバイスのリークを犠牲にしてパフォーマンスを向上させるために使用され得る別の技術である。
　本稿では、電源遮断スイッチの挿入損失の周波数を減少させるために、ASICのレイアウト配置、ゲート駆動及び基板バイアスの印加により、様々なオプションを実験した。」
「3.0   Floorplan
　　Two layout styles were examined for inserting the power supply interrupt devices, an integrated method and an external ring. 
Figure 4 shows the integrated method, which places a footer within each standard cell row at the intersection of the M1 virtual ground  (VGND) and the global M2 real ground (GND). This method allows sharing current from the logic gates through footer switches within each row.
（翻訳文）
「3.0フロアプラン
　電源遮断デバイス挿入するための方法として、集積法および外部リング法の２つのレイアウトスタイルを調べた。
図４は集積法を示しており、M1仮想グランド(VGND)とグローバルM2の実グランド(GND)との交差点の各スタンダードセル列内に、フッタが配置される。この方法では、各行内のフッタスイッチを介して論理ゲートに電流を供給する。
　図5は、電源遮断デバイスを挿入するために、外側リングを使用する別のアプローチを示している。ここで、電力分配グリッドは、仮想接地（VGND）に接続する内輪、実接地（GND）に接続する外輪に供給することにより、２つのリングM2及びM3で分断されている。リング間の領域は、フッタスイッチに用いることができる。外部リングアプローチは、容易に電源遮断スイッチを内部ロジックから独立したウェルに配置することができ、電源遮断スイッチとスイッチドロジックに別々の基板接続を可能にできるという利点を有する。これは、pウェルコンタクトルーティングの複雑さと、内部非スイッチロジックの実GNDルーティングが犠牲になるが、切り替え論理NFETへの逆基板バイアスの増加を排除できる。外部リングアプローチの別の利点は、既存の固定レイアウトコアを、より容易に電源遮断スイッチを使用するように変換することができることである。」
　
（３−３−２−２）図４からは、紙面上下方向に延在するVDDと実グランド(GND)が見て取れる。そして、当該紙面上下方向に延在するVDDは、実グランド(GND)に対する電源線であることは明らかである。
　
（３−３−２−３）図４からは、紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)が見て取れる。
　
（３−３−２−４）甲第２号証の「Figure 1 shows an example of an MTCMOS circuit, where the logic block is constructed using low threshold devices and the either the power supply can be gated by a high threshold header switch, or the ground terminal is gated by a high threshold footer switch.」（翻訳文：図１はMTCMOS回路の一例を示しており、論理ブロックは低閾値デバイスを使用して構築され、電源側か高閾値ヘッダスイッチによって遮断することができ、又は接地端子側は高閾値フッタスイッチによって遮断される。）」（１６５ページ右欄１段落４〜８行）、「Figure 4 shows the integrated method, which places a footer within each standard cell row at the intersection of the M1 virtual ground  (VGND) and the global M2 real ground (GND). This method allows sharing current from the logic gates through footer switches within each row.」（翻訳文：M1仮想グランド(VGND)とグローバルM2の実グランド(GND)との交差点の各スタンダードセル列内に、フッタが配置される。この方法では、各行内のフッタスイッチを介して論理ゲートに電流を供給する。）」（１６６ページ右欄２段落３〜７行）という記載及び図１、４から、図４における仮想グランド(VGND)と実グランド(GND）は、高閾値ヘッダスイッチによって接続されており、該高閾値ヘッダスイッチに入力される制御信号によって、仮想グランド(VGND)への電源の供給を遮断することは明らかである。また、図４に記載されたものは、半導体集積回路であることは明らかであり、図４に記載された半導体集積回路には、スタンダードセルが複数あることも明らかである。
　
（３−３−２−５）そうすると、甲第２号証には、以下の発明（以下「甲第２発明」という。）が記載されているものと認められる。
　
「複数のスタンダードセルと、
　紙面上下方向に延在するVDDと実グランド(GND)と、
　紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)と、
　前記仮想グランド(VGND)と実グランド(GND）は、高閾値ヘッダスイッチによって接続されており、
　前記高閾値ヘッダスイッチに入力される制御信号によって、前記仮想グランド(VGND)への電源の供給を遮断する、
　半導体集積回路。」
　
（３−４）対比
（３−４−１）訂正第１発明と甲第１発明との対比
（３−４−１−１）甲第１発明の「マトリクス状に配置されたＣＭＯＳインバータ２」は、訂正第１発明の「複数の回路セル」に相当する。
　
（３−４−１−２）甲第１発明の「第１のＸ方向主電源配線３及び第２のＸ方向主電源配線４」は、訂正第１発明の「電源線群」に相当する。
　
（３−４−１−３）甲第１発明の「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群は、訂正第１発明の「分岐線群」に相当する。そして、甲第１発明において、隣り合う２組の前記配線群は、訂正第１発明の「第１及び第２の分岐線群」に相当する。
　また、甲第１発明において、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群が、「ＣＭＯＳインバータ２」に電源を供給することは明らかである。
　
（３−４−１−４）甲第１発明の「ｐチャンネル型のスイッチＭＯＳトランジスタ７」は、訂正第１発明の「電源スイッチセル」に相当する。そして、甲第１発明において、「ｐチャンネル型のスイッチＭＯＳトランジスタ７」が「制御信号φＤによって」「オフされる」ことによって、「第１のＹ方向副電源配線５」への電源の供給を遮断することは明らかである。
　
（３−４−１−５）甲第１発明の「サブスレッショルド電流低減のためのＳＣＲＣ」は、訂正第１発明の「半導体集積回路」に相当する。
　
（３−４−１−６）そうすると、訂正第１発明と甲第１発明とは、
「複数の回路セルと、
　電源線群と、
　上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、を有し、
　上記電源スイッチセルは、入力される制御信号に応じて、電源の供給を遮断する
　半導体集積回路。」
である点で一致し、次の３点で相違する。
　
（相違点１）訂正第１発明では、「少なくとも一部が上記電源線群の下層領域に含まれ」るのに対して、甲第１発明では、「ｐチャンネル型のスイッチＭＯＳトランジスタ７」について、そのような特定がなされていない点。
　
（相違点２）訂正第１発明では、「上記第１及び第２の分岐線群は、分岐線Ａを共有」するのに対し、甲第１発明では、「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」について、そのような特定がなされていない点。
　
（相違点３）訂正第１発明では、「上記電源スイッチセルは、入力される制御信号に応じて、上記第１及び第２の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Ａを含む分岐線への電源の供給を遮断する」のに対し、甲第１発明では、「ｐチャンネル型のスイッチＭＯＳトランジスタ７」の「オン・オフ」について、そのような特定がなされていない点。
　
（３−４−２）訂正第１発明と甲第２発明との対比
（３−４−２−１）甲第２発明の「複数のスタンダードセル」は、訂正第１発明の「複数の回路セル」に相当する。
　
（３−４−２−２）甲第２発明の「紙面上下方向に延在するVDDと実グランド(GND)」は、訂正第１発明の「電源線群」に相当する。
　
（３−４−２−３）甲第２発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」のうち、隣り合う「VDDと仮想グランド(VGND)」からなる配線群は、訂正第１発明の「分岐線群」に相当する。そして、甲第２発明において、さらに隣り合う２組の前記配線群は、訂正第１発明の「第１及び第２の分岐線群」に相当する。
　また、甲第２発明において、隣り合う「VDDと仮想グランド(VGND)」からなる配線群が、「スタンダードセル」に接続されており、当該「スタンダードセル」に電源を供給することは明らかである。
　
（３−４−２−４）甲第２発明の「高閾値ヘッダスイッチ」は、訂正第１発明の「電源スイッチセル」に相当する。
　
（３−４−２−５）そうすると、訂正第１発明と甲第２発明とは、
「複数の回路セルと、
　電源線群と、
　上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、を有し、
　上記電源スイッチセルは、入力される制御信号に応じて、電源の供給を遮断する
　半導体集積回路。」
である点で一致し、次の３点で相違する。
　
（相違点４）訂正第１発明では、「少なくとも一部が上記電源線群の下層領域に含まれ」るのに対して、甲第２発明では、「高閾値ヘッダスイッチ」について、そのような特定がなされていない点。
　
（相違点５）訂正第１発明では、「上記第１及び第２の分岐線群は、分岐線Ａを共有」するのに対し、甲第２発明では、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」について、そのような特定がなされていない点。
　
（相違点６）訂正第１発明では、「上記電源スイッチセルは、入力される制御信号に応じて、上記第１及び第２の分岐線群のうち、上記所定の回路セルに接続され、少なくとも上記分岐線Ａを含む分岐線への電源の供給を遮断する」のに対し、甲第２発明では、「高閾値ヘッダスイッチ」が「仮想グランド(VGND)への電源の供給を遮断する」ことについて、そのような特定がなされていない点。
　
（３−５）判断
（３−５−１）甲第１号証に対する進歩性
　上記相違点１ないし３のうち、相違点２について検討する。
　訂正第１発明は、「上記第１及び第２の分岐線群は、分岐線Ａを共有」するという構成を有することにことにより、本件特許明細書の段落【００５６】に記載された「互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。」という格別の効果を有するものと認められるところ、甲第１号証には、甲第１発明の「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群において、隣り合う当該配線群間で、「第１のＹ方向副電源配線５」あるいは「第２のＹ方向副電源配線６」を共有することは記載も示唆もされていない。
　したがって、甲第１発明において、「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群において、隣り合う当該配線群間で、「第１のＹ方向副電源配線５」あるいは「第２のＹ方向副電源配線６」を共有することにより、訂正第１発明のように、「上記第１及び第２の分岐線群は、分岐線Ａを共有」する構成とすることは、当業者が容易になし得たこととは言えない。
　
（３−５−２）甲第２号証に対する進歩性
　上記相違点４ないし６のうち、相違点５について検討する。
　甲第２号証には、甲第２発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND）」を共有することは記載も示唆もされていない。
　したがって、甲第２発明において、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND）」を共有することにより、訂正第１発明のように、「上記第１及び第２の分岐線群は、分岐線Ａを共有」する構成とすることは、当業者が容易になし得たこととは言えない。
　
（３−５−３）甲第１号証と甲第２号証との組み合わせの可否
　上述したとおり、甲第１号証及び甲第２号証には、訂正第１発明の特徴である「上記第１及び第２の分岐線群は、分岐線Ａを共有」するということが記載も示唆もされておらず、訂正第１発明は、甲第１号証及び甲第２号証に基づき、当業者が容易に発明できたものとも言えない。
　
（３−６）まとめ
　以上の通りであるから、甲各号証における他の相違点について検討するまでもなく、訂正第１発明は、甲第１号証及び／又は甲第２号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえない。
　
（３−７）独立特許要件についてのまとめ
　以上検討したとおり、訂正第１発明は、甲第１号証及び／又は甲第２号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえず、また、訂正第１発明が、特許出願の際独立して特許を受けることができるものでないとするその他の理由も見当たらない。
　よって、訂正事項１及び２による訂正は、特許法第１２６条第７項の規定に適合する。
　
２　請求項４及び５からなる一群の請求項に係る訂正事項について 
（１）目的要件、新規事項の追加について 
（１−１）訂正事項１について 
　訂正事項１は、特許特許請求の範囲の請求項４の「分岐線群」を、「互いに隣接する第１及び第２の分岐線群」及び「互いに隣接する第３及び第４の分岐線群」へと訂正すると共に、「記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び、」との構成を追加するものであって、「分岐線群」について、（１）第１及び第２の分岐線群が、互いに隣接し、分岐線Ａを共有するとの構成、（２）第３及び第４の分岐線群が、互いに隣接し、分岐線Ｂを共有するとの構成、（３）第１及び第３の分岐線群が、互いに反対方向に伸びるとの構成、（４）第２及び第４の分岐線群が、互いに反対方向に伸びるとの構成を有することを明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項１は、特許法第１２６条第１項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。
　また、特許明細書には、第２の実施形態に係る説明として、「分岐線群ＢＬ２−１およびＢＬ２−２は、互いに隣接しており、分岐線ＶＳＳＢ共有している。分岐線群ＢＬ２−３およびＢＬ２−４は、互いに隣接しており、分岐線ＶＳＳＢ共有している。」（段落【００４９】）、「分岐線群ＢＬ２−１およびＢＬ２−３は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２１を経由して、互いに反対方向に伸びている。分岐線群ＢＬ２−２およびＢＬ２−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２１を経由して、互いに反対方向に伸びている。」（段落【００５０】）との記載がされているから、訂正事項１は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第１２６条第５項の規定に適合するものである。
　
（１−２）訂正事項２について
　訂正事項２は、訂正事項１により分岐線群の関係が明らかにされたことに伴い、特許特許請求の範囲の請求項１の「第１の配線」の接続先に含まれる線を、「分岐線」から　「分岐線Ａ及び分岐線Ｂを含む分岐線」へと具体的な構成に訂正するものであって、訂正事項１で明らかにされた構成である、「分岐線Ａ」及び「分岐線Ｂ」が、「第１の配線」の接続先に含まれるという具体的な構成を明らかにすることで、特許請求の範囲を減縮しようとするものであるから、訂正事項２は、特許法第１２６条第１項ただし書第１号に規定する特許請求の範囲の減縮を目的とするものである。
　また、第２の実施形態に係る説明として、段落【００４３】に「配線Ｌ２１１は、それぞれ異なる回路セル１１に電源を供給する２つの分岐線ＶＳＳＢに接続される配線である。この２つの分岐線ＶＳＳＢは、図６に示すように、電源スイッチセル２１を間に挟んで、互いに反対方向に伸びて形成されている。」と記載されていることからら、訂正事項２は、特許明細書等に記載した事項の範囲内の訂正であり、特許法第１２６条第５項の規定に適合するものである。
　
（２）特許請求の範囲の拡張又は変更について 
 　訂正事項１及び２による訂正は、いずれも特許請求の範囲を拡張又は変更するものではないから、特許法第１２６条第６項の規定に適合するものである。 
　
（３）独立特許要件について 
（３−１）はじめに
　訂正事項１及び２は、前記したように特許法第１２６条第１項第１号に掲げる特許請求の範囲の減縮を目的とする訂正であるから、訂正事項１及び２による訂正が、同第１２６条第７項の規定に適合するか否かについて、検討する。
　
（３−２）訂正後の請求項４に係る発明
　訂正後の請求項４に係る発明（以下「訂正第４発明」という。）は、特許明細書、訂正特許請求の範囲及び特許図面の記載からみて、訂正特許請求の範囲の請求項４に記載されている事項により特定される、以下のとおりのものである。
　
「【請求項４】
　複数の回路セルと、
　電源線群と、
　上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、
　上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第３及び第４の分岐線群と、
を有し、
　上記第１及び第２の分岐線群は、分岐線Ａを共有し、
　上記第３及び第４の分岐線群は、分岐線Ｂを共有し、
　上記第１及び第３の分岐線群は、互いに反対方向に伸び、
　上記第２及び第４の分岐線群は、互いに反対方向に伸び、
　上記電源スイッチセルは、
　　　上記第１、第２、第３及び第４の分岐線群の少なくとも上記分岐線Ａ及び分岐線Ｂを含む分岐線に接続されている第１の配線と、
　　　上記電源線群の少なくとも１つの電源線に接続されている第２の配線と、
　　　上記第１の配線と上記第２の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、
を含み、
　上記第２の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている
　半導体集積回路。」
　
（３−３）甲各号証に記載された事項及び発明
（３−３−１）甲第１号証（特開平１１−１７１３５号公報）
（３−３−１−１）補正後の請求書に甲第１号証として添付され、本件特許の出願日前に日本国内において頒布された特開平１１−１７１３５号公報には、上記１　（３−３−１−１）及び（３−３−１−３）に記載したとおりの事項及び発明（甲第１発明）が記載されている。
　
（３−３−２）甲第２号証（「Enhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001)
（３−３−２−１）補正後の請求書に甲第２号証として添付され、本件特許の出願日前に外国において頒布されたEnhanced Multi-Threshold (MTCMOS) Circuits Using Variable Well Bias」, Stephen V. Kosonocky et al., Proceedings of the 2001 International Symposium on Low Power Electronics and Design, Hilton Waterfront Beach Resort Huntington Beach, California, USA, August 6-7, 2001には、上記１　（３−３−２−１）及び（３−３−２−４）に記載したとおりの事項及び発明（甲第２発明）が記載されている。
　
（３−４）対比
（３−４−１）訂正第４発明と甲第１発明との対比
（３−４−１−１）甲第１発明の「マトリクス状に配置されたＣＭＯＳインバータ２」は、訂正第４発明の「複数の回路セル」に相当する。
　
（３−４−１−２）甲第１発明の「第１のＸ方向主電源配線３及び第２のＸ方向主電源配線４」は、訂正第４発明の「電源線群」に相当する。
　
（３−４−１−３）甲第１発明の「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群は、訂正第４発明の「分岐線群」に相当する。そして、甲第１発明において、一の隣り合う２組の前記配線群は、訂正第４発明の「第１及び第２の分岐線群」に相当し、他の隣り合う２組の前記配線群は、訂正第４発明の「第３及び第４の分岐線群」に相当する。
　また、甲第１発明において、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群が、「ＣＭＯＳインバータ２」に電源を供給することは明らかである。
　
（３−４−１−４）甲第１発明の「ｐチャンネル型のスイッチＭＯＳトランジスタ７」は、訂正第４発明の「電源スイッチセル」に「含」まれる「スイッチ回路」に相当する。
　
（３−４−１−５）甲第１発明の「サブスレッショルド電流低減のためのＳＣＲＣ」は、訂正第４発明の「半導体集積回路」に相当する。
　
（３−４−１−６）そうすると、訂正第４発明と甲第１発明とは、
「複数の回路セルと、
　電源線群と、
　上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、
　上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第３及び第４の分岐線群と、
を有し、
　上記電源スイッチセルは、制御信号に応じてオンまたはオフするスイッチ回路と、
を含む、
　半導体集積回路。」
である点で一致し、次の３点で相違する。
　
（相違点１）訂正第４発明では、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び」ているのに対して、甲第１発明では、「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」について、そのような特定がなされていない点。
　
（相違点２）訂正第４発明では、「上記電源スイッチセルは、上記第１、第２、第３及び第４の分岐線群の少なくとも上記分岐線Ａ及び分岐線Ｂを含む分岐線に接続されている第１の配線と、上記電源線群の少なくとも１つの電源線に接続されている第２の配線と、上記第１の配線と上記第２の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、を含」むのに対し、甲第１発明では、そのような特定がなされていない点。
　
（相違点３）訂正第４発明では、「上記第２の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている」のに対し、甲第１発明では、そのような特定がなされていない点。
　
（３−４−２）訂正第４発明と甲第２発明との対比
（３−４−２−１）甲第２発明の「複数のスタンダードセル」は、訂正第４発明の「複数の回路セル」に相当する。
　
（３−４−２−２）甲第２発明の「紙面上下方向に延在するVDDと実グランド(GND)」は、訂正第４発明の「電源線群」に相当する。
　
（３−４−２−３）甲第２発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」のうち、隣り合う「VDDと仮想グランド(VGND)」からなる配線群は、訂正第４発明の「分岐線群」に相当する。そして、甲第２発明において、一の隣り合う２組の前記配線群は、訂正第４発明の「第１及び第２の分岐線群」に相当し、、他の隣り合う２組の前記配線群は、訂正第４発明の「第３及び第４の分岐線群」に相当する。
　また、甲第２発明において、隣り合う「VDDと仮想グランド(VGND)」からなる配線群が、「スタンダードセル」に接続されており、当該「スタンダードセル」に電源を供給することは明らかである。
　
（３−４−２−４）甲第２発明の「高閾値ヘッダスイッチ」は、訂正第４発明の「電源スイッチセル」に「含」まれる「スイッチ回路」に相当する。
　
（３−４−２−５）そうすると、訂正第４発明と甲第２発明とは、
「複数の回路セルと、
　電源線群と、
　上記電源線群に接続される電源スイッチセルと、
　上記電源スイッチセルに接続され、所定の上記回路セルに電源を供給する、互いに隣接する第１及び第２の分岐線群と、
　上記電源スイッチセルに接続され、他の所定の上記回路セルに電源を供給する、互いに隣接する第３及び第４の分岐線群と、
を有し、
　上記電源スイッチセルは、制御信号に応じてオンまたはオフするスイッチ回路と、
を含む、
　半導体集積回路。」
である点で一致し、次の３点で相違する。
　
（相違点４）訂正第４発明では、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び」ているのに対して、甲第２発明では、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」について、そのような特定がなされていない点。
　
（相違点５）訂正第４発明では、「上記電源スイッチセルは、上記第１、第２、第３及び第４の分岐線群の少なくとも上記分岐線Ａ及び分岐線Ｂを含む分岐線に接続されている第１の配線と、上記電源線群の少なくとも１つの電源線に接続されている第２の配線と、上記第１の配線と上記第２の配線との間に接続され、制御信号に応じてオンまたはオフするスイッチ回路と、を含」むのに対し、甲第２発明では、そのような特定がなされていない点。
　
（相違点６）訂正第４発明では、「上記第２の配線は、少なくとも一部が上記電源線群の下層領域に含まれ、コンタクト配線を介して、より上層の電源線に接続されている」のに対し、甲第２発明では、そのような特定がなされていない点。
　
（３−５）判断
（３−５−１）甲第１号証に対する進歩性
　上記相違点１ないし３のうち、相違点１について検討する。
　訂正第４発明は、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有」するという構成を有することにことにより、本件特許明細書の段落【００５６】に記載された「互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。」という格別の効果を有するものと認められるところ、甲第１号証には、甲第１発明の「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群において、隣り合う当該配線群間で、「第１のＹ方向副電源配線５」あるいは「第２のＹ方向副電源配線６」を共有すること、「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる２組の配線群を反対方向に延在することは、記載も示唆もされていない。
　したがって、甲第１発明において、「交互に配列された複数本の第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」のうち、隣り合う「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる配線群において、隣り合う当該配線群間で、「第１のＹ方向副電源配線５」あるいは「第２のＹ方向副電源配線６」を共有し、さらに、「第１のＹ方向副電源配線５及び第２のＹ方向副電源配線６」からなる２組の配線群を反対方向に延在することにより、訂正第４発明のように、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び」た構成とすることは、当業者が容易になし得たこととは言えない。
　
（３−５−２）甲第２号証に対する進歩性
　上記相違点４ないし６のうち、相違点５について検討する。
　甲第２号証には、甲第２発明の「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND）」を共有すること、「VDDと仮想グランド(VGND)」からなる２組の配線群を反対方向に延在することは、記載も示唆もされていない。
　したがって、甲第２発明において、「紙面左右方向に延在する複数本のVDDと仮想グランド(VGND)」において、隣り合う「VDD」あるいは「仮想グランド(VGND）」を共有し、さらに、「VDDと仮想グランド(VGND)」からなる２組の配線群を反対方向に延在することにより、訂正第４発明のように、「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び」た構成とすることは、当業者が容易になし得たこととは言えない。
　
（３−５−３）甲第１号証と甲第２号証との組み合わせの可否
　上述したとおり、甲第１号証及び甲第２号証には、訂正第４発明の特徴である「上記第１及び第２の分岐線群は、分岐線Ａを共有し、上記第３及び第４の分岐線群は、分岐線Ｂを共有し、上記第１及び第３の分岐線群は、互いに反対方向に伸び、上記第２及び第４の分岐線群は、互いに反対方向に伸び」た構成とすることが記載も示唆もされておらず、訂正第４発明は、甲第１号証及び甲第２号証に基づき、当業者が容易に発明できたものとも言えない。
　
（３−６）まとめ
　以上の通りであるから、甲各号証における他の相違点について検討するまでもなく、訂正第４発明は、甲第１号証及び／又は甲第２号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえない。
　
（３−７）独立特許要件についてのまとめ
　以上検討したとおり、訂正第４発明は、甲第１号証及び／又は甲第２号証に記載された発明に基づいて、当業者が容易に発明をすることができたとはいえず、また、訂正第４発明が、特許出願の際独立して特許を受けることができるものでないとするその他の理由も見当たらない。
　よって、訂正事項１及び２による訂正は、特許法第１２６条第７項の規定に適合する。
　
第４　結語 
 　以上のとおりであるから、本件訂正は、特許法第１２６条第１項ただし書き第１号に掲げる事項を目的とし、かつ、同条第５項ないし第７項の規定に適合する。  
 　よって、結論のとおり審決する。