【事件の表示】
　特願２００７−　１１８７１「浮遊ゲートＮＡＮＤフラッシュメモリ用のゲート注入を用いるセル動作方法」拒絶査定不服審判事件〔平成２０年　４月１７日出願公開、特開２００８−　９１８５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　
　本願は、平成１９年１月２２日（パリ条約による優先権主張２００６年１０月３日、アメリカ合衆国）の出願であって、平成２４年８月３日付けで拒絶理由の通知がなされ、同年１１月６日付けで手続補正書の提出がなされ、平成２５年６月６日付けで拒絶査定がなされ、これに対して同年１０月９日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、当審において、平成２６年１月６日付けで前置報告書を利用した審尋がなされ、同年３月４日付けで回答書の提出がなされたものである。
　
　
　
第２　平成２５年１０月９日付けの手続補正についての補正却下の決定　　
　
［補正却下の決定の結論］
　平成２５年１０月９日付けの手続補正(以下、「本件補正」という。)を却下する。
　
［理由］　　　
１．補正の内容 
　本件補正は、特許請求の範囲の請求項１について、
　
　＜補正前の請求項１＞　
「フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が約０．４未満であり、
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。」
　
とあったものを
　
　＜補正後の請求項１＞　
「フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が
０．４
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。」
　
とする補正を含むものである。(下線は補正箇所を示すために審判請求人が付したものである。)
　
　
２．本件補正の要件
　上記補正は、補正前の請求項１に記載された発明を特定するために必要な事項としての「ゲート結合率」に関して、「約０．４未満」であったものを「０．４未満」に限定したものであり、かつ、補正後の請求項１に記載された発明は、補正前の請求項１に記載された発明と、産業上の利用分野及び解決しようとする課題が同一であるから、本件補正は、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に記載された発明(以下、「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　　
　
３．独立特許要件について
（１）本件補正発明
　本件補正発明は、上記１．において本件補正後のものとして示したとおりのものである。
　
　　　　 　　　
（２）引用文献 
　原査定の拒絶の理由に引用された国際公開第２００５／０７３９７９号（以下、「引用文献」という）には、下記の事項が記載されている。なお、翻訳文として、引用文献のパテントファミリーである特表２００７−５１９２５７号公報（以下、「対応公表公報」という。）の記載を援用する。
　
Ａ．“[0009] The present invention, roughly described, pertains to non-volatile memory devices, including EEPROMS, flash memory and other types of non- volatile memory. One embodiment of the non-volatile memory device includes a channel region between source/drain regions, a floating gate, a control gate, a first dielectric region between the channel region and the floating gate, and a second dielectric region between the floating gate and the control gate. The first dielectric region includes a high-K material (and, maybe, other materials). When operating one embodiment of the above described non-volatile memory device, the non-volatile memory device is programmed and/or erased by transferring charge between the floating gate and the control gate via the second dielectric region (i.e. the inter-gate dielectric region). In one example implementation, the non-volatile memory device is programmed and/or erased by tunneling between the floating gate and the control gate via the second dielectric region.” 
　
（対応公表公報の記載：「【０００９】
　本発明は、概略としては、ＥＥＰＲＯＭ、フラッシュ・メモリ、およびその他のタイプの不揮発性メモリを含む、不揮発性メモリ・デバイスに関するものである。不揮発性メモリ・デバイスの一実施形態は、ソース／ドレイン領域の間のチャネル領域、フローティング・ゲート、制御ゲート、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域、およびフローティング・ゲートと制御ゲートとの間の第２の誘電体領域を含む。第１の誘電体領域は、Ｈｉｇｈ−Ｋ材料（および、場合によっては、その他の材料）を含む。上記の不揮発性メモリ・デバイスの一実施形態が動作する際には、フローティング・ゲートと制御ゲートとの間で、第２の誘電体領域（すなわち、ゲート間誘電体領域）を介して電荷を移動させることによって、不揮発性メモリ・デバイスはプログラムおよび／または消去される。一実装例では、フローティング・ゲートと制御ゲートとの間の、第２の誘電体領域を介したトンネリングによって、不揮発性メモリ・デバイスはプログラムおよび／または消去される。」）
　　
Ｂ．“[0049] In some embodiments, the individual booster fins or blocks are driven by an NMOS device to drive them to positive voltages and a PMOS device to drive them to high negative voltages. In some embodiments a fixed negative voltage of, for example,-5V is applied to booster fins or plates during read and verify operations with the objective of bringing some of the otherwise negative range of cell threshold voltages into the positive range which then become measurable by control gates which can only take positive voltage values. In some other embodiments the booster fins or plates will have the same voltage as the selected word lines for read operations. The advantage of these embodiments is that the control gate to floating gate coupling ratio for read and verify operations is enhanced by booster plates or fins to floating gate coupling ratio. The effects of threshold voltage variations due to dopant fluctuation or geometric variations, and 1/f noise or random telegraph signal (RTS) noise that are a result of trapping and de-trapping of charges into interface and deeper trap sites are magnified by the inverse of the control gate coupling ratio when the cell's threshold voltage is measured from the control gate. In this sense a high control gate coupling ratio is desirable. However, a low control gate coupling ratio is desirable because it allows inter-gate program and erase operations to be accomplished at substantially lower voltages. Therefore, for program and erase operations, it maybe advantagous to apply as high a voltage as may be possible in the opposite direction or polarity as the word lines. For example, in order to program, 15V may be applied to the word line while the P-well, and the channel are at or near zero volts. The floating gate may be at a voltage in the range 3V to 6V depending on how much charge is on it. A grounded booster plate or fin will couple down the floating gate and make it easier to program. An added advantage is that a booster plate or fin that is at a lower voltage than the floating gate will tend to inhibit edge dominated tunneling and, thus, provide a more uniform tunneling behavior without having to utilize high temperature side wall oxidation in order to round the floating gate corners. ”
　
（対応公表公報の記載：「【００３７】
　一部の実施形態では、個々のブースタ・フィンまたはブロックは、それらを正の電圧に駆動するＮＭＯＳデバイス、およびそれらを高い負の電圧に駆動するＰＭＯＳデバイスによって駆動される。一部の実施形態では、読み出しおよび検証動作の間、例えば−５Ｖの、固定された負の電圧がブースタ・フィンまたはプレートに印加される。この目的は、それ以外の場合は負の範囲であるセルしきい値電圧のいくらかを正の範囲にして、正の電圧値のみを取ることが可能な制御ゲートでセルしきい値電圧を測定可能にすることである。他の一部の実施形態では、ブースタ・フィンまたはプレートは、読み出し動作のために選択されるワード線と同じ電圧を有する。これらの実施形態の利点は、読み出しおよび検証動作についての、制御ゲートからフローティング・ゲートへのカップリング比が、ブースタ・プレートまたはフィンからフローティング・ゲートへのカップリング比によって高められるということである。ドーパントのばらつきまたは幾何学的変動による、しきい値電圧の変動の影響と、インタフェースおよびより深いトラップ・サイト内への電荷のトラップおよびトラップ除去に起因する、１／ｆノイズまたはランダム・テレグラフ信号（ＲＴＳ）ノイズの影響は、セルのしきい値電圧が制御ゲートから測定される場合、制御ゲート・カップリング比に反比例して大きくなる。この意味では、高い制御ゲート・カップリング比が望ましい。ただし、低い制御ゲート・カップリング比は、それによって、ゲート間のプログラムおよび消去動作をかなり低い電圧で達成することが可能になるため、望ましい。したがって、プログラムおよび消去動作のためには、ワード線とは逆の方向または極性に、できるだけ高い電圧を印加すると、有利になる可能性がある。例えば、プログラムのためには、Ｐウェルおよびチャネルは０ボルトまたはその付近にし、ワード線には１５Ｖを印加してもよい。フローティング・ゲートは、フローティング・ゲート上にある電荷の量に応じて、３Ｖ〜６Ｖの範囲の電圧であってもよい。接地されたブースタ・プレートまたはフィンは、フローティング・ゲートをカップル・ダウンして、プログラムしやすくする。追加の利点は、フローティング・ゲートよりも低い電圧にあるブースタ・プレートまたはフィンは、エッジ主体のトンネリングを抑止する傾向があり、したがって、フローティング・ゲートの角に丸みをつけるための側壁の高温酸化を利用する必要なしに、より均一なトンネリング動作を提供するということである。」）　　
　
　ここで、上記記載から、引用文献における、不揮発性メモリ・デバイスの種別、不揮発性メモリ・デバイスのプログラムおよび消去動作の際の電荷の移動、不揮発性メモリ・デバイスのプログラム時の制御ゲート電圧とフローティングゲート電圧について、検討する。
　
（あ）上記Ａ．には、不揮発性メモリ・デバイスの種別として、「ＥＥＰＲＯＭ、フラッシュ・メモリ、およびその他のタイプの不揮発性メモリを含む、不揮発性メモリ・デバイスに関するもの」が記載されている。
　
（い）また、上記Ａ．には、該不揮発性メモリ・デバイスのプログラムおよび消去動作の際の電荷の移動として、「フローティング・ゲートと制御ゲートとの間で、第２の誘電体領域（すなわち、ゲート間誘電体領域）を介して電荷を移動させることによって、不揮発性メモリ・デバイスはプログラムおよび／または消去される」が記載されている。
　
（う）上記Ｂ．には、不揮発性メモリ・デバイスのプログラム時の制御ゲート電圧とフローティングゲート電圧及として、「プログラムのためには、Ｐウェルおよびチャネルは０ボルトまたはその付近にし、ワード線には１５Ｖを印加してもよい。フローティング・ゲートは、フローティング・ゲート上にある電荷の量に応じて、３Ｖ〜６Ｖの範囲の電圧であってもよい。」ことが記載されている。　
　
　よって、上記（あ）乃至（う）及び関連図面の記載から、引用文献には、実質的に下記の発明（以下、「引用発明」という）が記載されている。
　　
「フラッシュ・メモリのプログラム時に、ワード線に１５Ｖを印加し、フローティング・ゲートは３Ｖ〜６Ｖの範囲の電圧にして、フローティング・ゲートと制御ゲートとの間で、ゲート間誘電体領域を介して電荷を移動させる方法。」
　
　
（３）対比 
（３−１）本件補正発明と引用発明との対応関係について
　本件補正発明は、「制御ゲートから浮遊ゲートに電子を注入する」、または、「浮遊ゲートから制御ゲートに電子を放出する」のうちいずれか一つの方法を用いた、「フラッシュメモリセル素子上で動作を行う方法」であるため、該方法は、「制御ゲートから浮遊ゲートに電子を注入する」、または、「浮遊ゲートから制御ゲートに電子を放出する」のうちいずれか一つの方法であればよいものである。
　そこで、択一的記載とされた上記「フラッシュメモリセル素子上で動作を行う方法」が、「浮遊ゲートから制御ゲートに電子を放出する」場合について、本件補正発明と引用発明とを対比すると、次のことがいえる。
　
（ア）引用発明は、フラッシュ・メモリのプログラム方法に関するものであり、該プログラム方法は、フラッシュ・メモリセルに対してプログラムを行うものであるから、本件補正発明と引用発明は、「フラッシュメモリセル素子上で動作を行う方法」の点で共通している。
　
（イ）フラッシュメモリでは、ワード線に印加された電圧が制御ゲートに供給されてプログラムを行うことは明らかであるから、本件補正発明と引用発明は、「制御ゲートを介して電位を提供」している点で共通している。
　
（ウ）本願明細書の段落【０００２】には、「ゲート結合率（ＧＣＲ）は、浮遊ゲート電位と制御ゲート電位の比率として定義される」ことが記載され、段落【００１２】には、制御ゲート１０に−１６Ｖを加え、ＧＣＲが０．３の場合に浮遊ゲート１４の電位は−４．８Ｖであることが記載されているので、本願明細書に記載された「ゲート結合率（ＧＣＲ）」である「浮遊ゲート電位と制御ゲート電位の比率」とは、浮遊ゲートの電位を制御ゲートの電位で割った値ということになる。
　一方、引用発明では、プログラム時、制御ゲートには１５Ｖが供給され、フローティング・ゲートは３Ｖ〜６Ｖの範囲の電圧になるので、フローティング・ゲートの電圧を制御ゲートで割った値は、０．２〜０．４になる。
　よって、引用文献に記載されたフラッシュメモリのゲート結合率（ＧＣＲ）は、「０．２〜０．４」という所定の範囲の値になるので、本件補正発明と引用発明は、「素子の浮遊ゲートと制御ゲートの間のゲート結合率が所定の範囲の値」である点で共通している。
　
（エ）引用発明は、プログラム時に「フローティング・ゲートと制御ゲートとの間で、ゲート間誘電体領域を介して電荷を移動させる」方法であるところ、上記（ウ）に記載したように、プログラム時に、制御ゲートには１５Ｖが供給され、フローティング・ゲートは３Ｖ〜６Ｖの範囲の電圧になるので、フローティング・ゲートの電荷、即ち電子は、制御ゲートへ移動することになる。
　よって、本件補正発明と引用発明は、「浮遊ゲートから制御ゲートに電子を放出する」点で共通している。
　
　　　　
（３−２）本件補正発明と引用発明の一致点と相違点について
　上記の対応関係から、本件補正発明と引用発明は、下記の点で一致し、また相違する。
　
（一致点）　
「フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が所定の範囲の値であり、
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）浮遊ゲートから制御ゲートに電子を放出することを含む方法。」
　
（相違点）　　　　　　　
　ゲート結合率の「所定の範囲の値」について、本件補正発明は、「０．４未満」であるのに対し、引用発明は、上記（３−１）（ウ）の記載から「０．２〜０．４」である点。
　　
　
（４）当審の判断 
　引用発明のゲート結合率は「０．２〜０．４」であるから、ゲート結合率についてみると、本件補正発明と引用発明は、「０．４未満」の範囲において重複するものの、本件補正発明は、引用発明が含んでいる「０．４」の値を含むものではない。
　そこで、最初に、本件補正発明においてゲート結合率を「０．４未満」とすることの技術的意義について検討し、次に、本件補正発明の新規性及び進歩性について検討する。
　
（４−１）ゲート結合率を０．４未満としたことの技術的意義について
　本願明細書には、ゲート結合率（ＧＣＲ）について、下記の記載がある。
　
ａ．「【０００２】
　効率的なチャネル注入を提供するために、ゲート注入の可能性（ＦＮトンネリングによる制御ゲートと浮遊ゲートの間の電子の移動）を低減しなければならない。これは、ゲート結合率を最大化することによって実現される。ゲート結合率（ＧＣＲ）は、浮遊ゲート電位と制御ゲート電位の比率として定義される。ＧＣＲは１であれば最適であるが、０．６より大きければほとんどのフラッシュメモリ素子用としては十分である。
【０００３】
　この結果はより大きなメモリ素子の場合は十分であるが、これらの素子を縮小する場合、高いＧＣＲを維持することは困難になる。特に、ＮＡＮＤフラッシュの場合、ノードが４５ｎｍ未満になると０．３未満のＧＣＲが予想される。底部トンネル酸化物は、ＦＮトンネリングを可能にするための十分大きな電界を有することができない。さらに、将来のフラッシュメモリ素子は、素子の短チャネル特性を改善するためにＦｉｎＦＥＴ状構造を必要とする。これらの構造は元々大きなチャネル浮遊ゲート結合容量を有し、従って、元々低いＧＣＲを有する。」
　
ｂ．「【００１２】
　図２Ａと２Ｂを参照すると、−ＦＮトンネリングによる制御ゲート１０からの電子注入が示されている。図２Ａを参照すると、例えば、−１６Ｖの高い閾値電圧を制御ゲート１０に加えることによって、ｎチャネル素子上での消去に影響を与える。ＧＣＲが０．３である場合、浮遊ゲート１４の電位は−４．８Ｖである。底部酸化物１６の電界は８ＭＶ／ｃｍ未満であるが、上部酸化物１２の電界は１０ＭＶ／ｃｍより大きく、その結果、制御ゲート１０から浮遊ゲート１４にトンネリングが発生する。ｐチャネル素子を示す図２Ｂも同様である。しかし、この素子は、Ｓｉチャネル１８の性質のために、消去ではなく書き込み動作を行っている。ｎチャネル素子とｐチャネル素子の両方において、電子注入には約０．４未満のＧＣＲが望ましい。
【００１３】
　図３Ａと３Ｂを参照すると、＋ＦＮトンネリングによる浮遊ゲート１４からの電子放出が示されている。図３Ａを参照すると、例えば、＋１６Ｖの低い閾値電圧を制御ゲート１０に加えることによって、ｎチャネル素子上での書き込み動作に影響を与える。ＧＣＲが０．３である場合、浮遊ゲート１４の電位は＋４．８Ｖになる。底部酸化物１６内の電界は８ＭＶ／ｃｍ未満であるが、上部酸化物１２の電界は１０ＭＶ／ｃｍより大きく、その結果、浮遊ゲート１４から制御ゲート１０にトンネリングが発生する。ｐチャネル素子を示す図３Ｂも同様である。しかし、この素子は、Ｓｉチャネル１８の性質のために、書き込み動作ではなく消去動作を行っている。ｎチャネル素子とｐチャネル素子の両方において、電子放出には約０．４未満のＧＣＲが望ましい。
【００１４】
　図４は、この発明の好ましい一実施例で用いるためのフラッシュメモリセルのチャネルの幅方向の断面図を示している。高密度プラズマ（ＨＤＰ）酸化物２８は、チャネル１８、ゲート酸化物１６、および浮遊ゲート１４を取り囲んでいる。この酸化物２８は、そのセルを周囲のセルから分離する。Ｓｉチャネル１８は、ＦｉｎＦＥＴ構造である。小さなＧＣＲを得る一つの方法は、チャネル１８と浮遊ゲート１４の間の領域を増大させ、二つの間の結合容量を増大させることである。一般的なＦｉｎＦＥＴ構造は元々、チャネル１８と浮遊ゲート１４の間に大きな結合領域を形成し、それはこの発明の好ましい実施例に従って使用するのに特に適したものとする。」
　
ｃ．「【００１９】
　図９Ａと９Ｂは、閾値電圧（Ｖ）と時間（秒、対数目盛）の関係を示すグラフである。図９Ａのグラフは、浮遊ゲートからの＋ＦＮトンネリングに対応した閾値電圧の低下を示している。ＧＣＲは０．３に固定し、底部酸化物層の厚さ（Ｏ１）は７ｎｍに設定し、トンネリング酸化物層の厚さ（Ｏ２）は１０ｎｍに設定する。制御ゲートには、三つの異なる電位を印加した。その結果は、中間の範囲の電圧を用いて、大きなメモリウィンドウが得られることを示している。図９Ｂのグラフは、制御ゲートからの−ＦＮトンネリングに対応した閾値電圧の増大を示している。シミュレーションは図９Ａのものと同じＧＣＲ、Ｏ１、およびＯ２パラメータを設定し、制御ゲートを介して同じ電位を印加している。
【００２０】
　図１０は、結合率と技術ノードサイズ（ｎｍ）の関係を示す表およびグラフである。シミュレーションは、約２０ｎｍまでノードサイズを縮小して行った。αGはＧＣＲである。αBは、浮遊ゲートとチャネルの間の結合率である。αWL-WLは、同じワードライン上のセル間の干渉結合率である。αBL-BLは、同じビットライン上のセル間の干渉結合率である。表の左の欄の残りのプロセスパラメータは、図５と６で定義されラベル付けされている。
【００２１】
　図１０のデータは、上記のゲート注入法を用いる浮遊ゲート素子が、約２０ｎｍ未満の技術ノードサイズまで縮小可能であることを示している。ゲート結合率は、約０．３に保持できる。さらに、隣接するセルの干渉結合率は０．１未満に制限され、セル機能の大部分の劣化を除去できる。」
　
　これらの記載には、例えば、上記ａに、ゲート結合率を最大化して効率的なチャネル注入が実現できること、ゲート結合率は１であれば最適であり０．６より大きい値であれば十分なことが記載されている一方、上記ｂには、電子注入及び電子放出には約０．４未満のゲート結合率が望ましいことが記載されているが、上記の記載及び図面の記載を精査しても、ゲート結合率の数値範囲を「０．４未満」としたことにより格別の効果が生じているとは認められない。
　よって、本件補正発明において、ゲート結合率を「０．４未満」とすることには、技術的意義及び臨界的意義を見いだすことはできない。
　
（４−２）本件補正発明の新規性について
　上記（４−１）において検討したように、本件補正発明において、ゲート結合率を０．４未満としたことに、格別の技術的意義及び臨界的意義があるとすることはできない。
　したがって、上記相違点に係る事項は、実質的な相違点ではない。
　してみると、本件補正発明は、引用文献に記載された発明である。　
　
（４−３）本件補正発明の進歩性について　
　仮に、上記相違点が実質的なものであるとしても、引用発明のゲート結合率は、「０．４未満」の範囲において本件補正発明と重複するものであることを踏まえれば、当該実質的な相違点は、本件補正発明が単にゲート結合率の範囲に「０．４」を含まないことを限定したにすぎず、そのような限定を行うことに格別な技術的創意を要するものとは認められない。
　したがって、上記相違点は格別なものとはいえないから、当業者が所望に応じて適宜なし得る程度のものである。
　してみると、本件補正発明は、引用発明に基いて、当業者が容易に発明をすることができたものである。　
　　
　
（５）むすび 
　以上より、本件補正発明は、引用文献に記載された発明であるから、特許法第２９条第１項第３号に該当し、あるいは、引用文献に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
　
第３　補正却下の決定を踏まえた検討
　
１．本願発明
　平成２５年１０月９日付けの手続補正は、上記のとおり却下されたので、本願に係る発明は、平成２４年１１月６日付け手続補正書の特許請求の範囲の請求項１乃至９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明(以下「本願発明」という)は、上記第２の１．の「＜補正前の請求項１＞」の箇所に記載したとおりのものである。
　
　
２．引用文献
　これに対して、原査定の拒絶の理由に引用された引用文献の記載事項及び引用発明は、上記第２　３．（２）に記載したとおりである。
　
　　
３．対比・判断
　本願発明は、上記第２　２．で検討した本件補正発明における限定を省いたものである。
　そうすると、本願発明の構成要素を全て含み、さらに特定の点に限定を施したものに相当する本件補正発明は、上記第２　３．（４）に記載したとおり、引用文献に記載された発明であるか、引用文献に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献に記載された発明であるか、引用文献に記載された発明に基いて、当業者が容易に発明をすることができたものである。
　
　なお、審判請求人は、平成２６年３月４日付けの回答書において、
『はじめに、本願独立請求項１、２、５、８の「ゲート結合率が０．４未満」について、引用文献との関係でこれを明確化したいと考えます。 
　すなわち、請求項１、２、５、８の「ゲート結合率」は、浮遊ゲート電位と制御ゲート電位の比率として定義される固定値であって、０よりも大きく０．４未満である旨を明確化したいと考えます。これは、審判請求書における引用文献１及び引用文献２との対比の欄で主張した内容と、本願の特許請求の範囲の内容とを正しく対応させるためです。 
　つまり、現状の本願の請求項１、２、５、８にはゲート結合率が固定値である旨の限定がないのに対し、審判請求書では本願のゲート結合率が固定値である旨を主張しており、審判請求書における主張と本願の特許請求の範囲の発明特定事項とが対応していませんでした。 
　「ゲート結合率」に関する前記補正の機会を頂ければ、審判請求書における出願人の主張内容と特許請求の範囲の発明特定事項とを正しく対応させることができ、これにより審判請求書の意見の内容を以て引用文献に対する進歩性等の存在を明らかにできるものと考えます。』
と主張している。
　しかしながら、「ゲート結合率が固定値である」とする上記主張は、審判請求書において初めて記載された事項であり、しかも、審判請求書の該記載である、
「ここで、ゲート結合率（ＧＣＲ）について簡単に説明しますと、ＧＣＲはフラッシュメモリーの動作電圧や動作速度にも影響する重要な要素であり、その値は、浮遊ゲートおよび制御ゲート間の重複面積、誘電層の厚さ、誘電層の誘電率等によって一義的に定まります。つまり、ＧＣＲはフラッシュメモリセルの物理的条件に依存するものであり、本来的に固定値であり、変動するものではありません。」
は、本願明細書には一切記載されておらず、かつ、本願明細書の段落【０００２】に記載されたゲート結合率（ＧＣＲ）の定義である、
「ゲート結合率（ＧＣＲ）は、浮遊ゲート電位と制御ゲート電位の比率として定義」
とは異なるものである。
　よって、審判請求人の上記主張は、明細書の記載に基づかないものであるから、採用することはできない。
　
　
４．むすび
　以上のとおり、本願発明は、引用文献に記載された発明であるから、特許法第２９条第１項第３号に該当し、あるいは、引用文献に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本件は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。