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　特願２００９−２８２７０９「半導体イメージ・センサ」拒絶査定不服審判事件〔平成２２年　３月１８日出願公開、特開２０１０−　６２５８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、平成１０年１１月１３日（パリ条約による優先権主張１９９７年１１月１４日、アメリカ合衆国）に出願した特願平１０−３２２９９３号の一部を平成２１年１２月１４日に新たな特許出願としたものであって、平成２４年４月２７日付けの拒絶理由通知に対して、同年７月３０日に意見書が提出されたが、平成２５年１月３１日付けで拒絶査定がなされ、これに対し、同年５月２８日に審判請求がされた。
　その後当審において、同年９月１１日付けで拒絶理由が通知され、同年１２月１７日に意見書が提出されたものである。
　
２　当審の拒絶理由
　当審において平成２５年９月１１日付けで通知した拒絶の理由の概要は、本願の請求項１及び２に係る発明は、周知技術を勘案することにより、本願の優先権主張の日前に日本国内において頒布された「特開昭６３−１７４３５８号公報」（以下「引用例１」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　
３　本願発明
　本願の請求項１及び２に係る発明は、願書に最初に添付した明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される次のとおりのものである。
　
「【請求項１】
　イメージ・センサであって、
　第１のドーピング濃度を有する第１導電型の基板と、
　前記第１のドーピング濃度より低い第２のドーピング濃度を有する第１導電型のエンハンスメント層であって、前記基板上にある前記エンハンスメント層と、
　前記エンハンスメント層の上の第１ＭＯＳトランジスタと、
　前記エンハンスメント層の上の第１ウェルであって、前記第１ウェルは、前記第１導電型を有し、前記第１のドーピング濃度より少なくかつ前記第２のドーピング濃度より大きい第３のドーピング濃度を有し、前記第１ＭＯＳトランジスタは前記第１ウェルの外側にある、前記第１ウェルと、
　前記エンハンスメント層の上のピン型フォトダイオードであって、前記ピン型フォトダイオードの一部が前記第１ＭＯＳトランジスタのソースを形成する、前記ピン型フォトダイオードと
　を備えることを特徴とするイメージ・センサ。」
　
４　引用例の記載と引用発明
（１）引用例１の記載
　引用例１には、「固体撮像素子」（発明の名称）に関して、第１図〜第５図とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ア　「〔従来の技術〕
　従来の
固体撮像素子におけるフォトダイオードの断面構造
発生した信号電荷（電子）は、ＭＯＳ型ＦＥＴを構成するポリシリコンゲート１５に加えられる走査信号により制御されて出力線１７を通して外部回路に送出される
　
イ　「〔実施例〕
　以下、本発明を図面に示す実施例により説明する。
　第１図は本発明の一実施例の断面図である。図示のように
高濃度のＰ型基板１にこれよりも低濃度のＰ型エピタキシャル層２を形成
ここにＮ型層３を形成してＰＮ接合によるフォトダイオード４を構成
このフォトダイオード４には隣接してシリコン酸化膜６で絶縁されたポリシリコンゲート５を形成してＭＯＳ型ＦＥＴを構成
フォトダイオード４で発生した信号電荷を出力線７を通して出力できるように構成している
　ここで、前記Ｐ型エピタキシャル層２の不純物濃度分布は、第２図に示すように基板深部から表面側に向かって徐々に濃度が低下されるように形成されている。」（第２ページ右上欄第１３行〜左下欄第１１行）
　
ウ　引用例１の第１図を参照すると、ＭＯＳ型ＦＥＴは、Ｐ型エピタキシャル層２の上に形成されており、かつ、当該ＭＯＳ型ＦＥＴのポリシリコンゲート５の下方の左右の２つのＮ型層のうち、右側のＮ型層３に出力線７が接続されていることから、左側のＮ型層３はソースに対応し、右側のＮ型層３はドレインに対応することは、当業者には明らかである。
　したがって、フォトダイオード４のＮ型層３は、当該ＭＯＳ型ＦＥＴのソースとして機能することが明らかである。
　
（２）引用発明
　以上、第１図を参酌してまとめると、引用例１には次の発明（以下「引用発明」という。）が記載されている。
　
「固体撮像素子であって、
　高濃度のＰ型基板１と、
　これよりも低濃度のＰ型エピタキシャル層２であって、前記Ｐ型基板１上にあるＰ型エピタキシャル層２と、
　前記Ｐ型エピタキシャル層２と、前記Ｐ型エピタキシャル層２に形成されたＮ型層３とのＰＮ接合により構成されたフォトダイオード４と、
　前記Ｐ型エピタキシャル層２の上に形成されたＭＯＳ型ＦＥＴであって、前記フォトダイオード４に隣接してシリコン酸化膜６で絶縁されたポリシリコンゲート５を形成して構成されるＭＯＳ型ＦＥＴとを備え、
　前記フォトダイオード４の前記Ｎ型層３は、前記ＭＯＳ型ＦＥＴのソースとして機能する
　固体撮像素子。」
　
５　対比
　本願発明と引用発明とを対比する。
ア　引用発明の「固体撮像素子」は、本願発明の「イメージ・センサ」に相当する。
　
イ　引用発明の「高濃度の」及び「Ｐ型」は、それぞれ本願発明の「第１のドーピング濃度を有する」及び「第１導電型」に相当し、引用発明は、「高濃度のＰ型基板１と、　これよりも低濃度のＰ型エピタキシャル層２であって、前記Ｐ型基板１上にあるＰ型エピタキシャル層２と」を備えるから、引用発明の「これよりも低濃度の」は、本願発明の「前記第１のドーピング濃度より低い第２のドーピング濃度を有する」に相当する。
　したがって、本願発明と引用発明とは、「前記第１のドーピング濃度より低い第２のドーピング濃度を有する第１導電型の層であって、前記基板上にある前記層」を備える点で一致する。
　
ウ　引用発明の「ＭＯＳ型ＦＥＴ」は、本願発明の「第１ＭＯＳトランジスタ」に相当し、引用発明の「ＭＯＳ型ＦＥＴ」は、「前記Ｐ型エピタキシャル層２の上に形成されたＭＯＳ型ＦＥＴ」であるから、本願発明と引用発明とは、「『前記層』の上の第１ＭＯＳトランジスタ」を備える点で一致する。
　
エ　引用発明の「フォトダイオード４」は、「前記Ｐ型エピタキシャル層２と、前記Ｐ型エピタキシャル層２に形成されたＮ型層３とのＰＮ接合により構成されたフォトダイオード４」であるから、引用例１の第１図も参照すると、本願発明と引用発明は、「『前記層』の上の『フォトダイオード』」を備える点で一致する。
　また、引用発明では、「前記フォトダイオード４の前記Ｎ型層３は、前記ＭＯＳ型ＦＥＴのソースとして機能する」から、当該「前記Ｎ型層３」は、「フォトダイオード４の一部」であるといえるとともに、「前記ＭＯＳ型ＦＥＴのソースを形成する」といえる。
　したがって、本願発明と引用発明とは、「『前記層』の上の『フォトダイオード』であって、『前記フォトダイオード』の一部が前記第１ＭＯＳトランジスタのソースを形成する、『前記フォトダイオード』」を備える点で一致する。
　
オ　したがって、本願発明と引用発明との一致点及び相違点は次のとおりである。
＜一致点＞
「イメージ・センサであって、
　第１のドーピング濃度を有する第１導電型の基板と、
　前記第１のドーピング濃度より低い第２のドーピング濃度を有する第１導電型の層であって、前記基板上にある前記層と、
　前記層の上の第１ＭＯＳトランジスタと、
　前記層の上のフォトダイオードであって、前記フォトダイオードの一部が前記第１ＭＯＳトランジスタのソースを形成する、前記フォトダイオードと
　を備えることを特徴とするイメージ・センサ。」
　
＜相違点１＞
　「前記基板上にある」層について、本願発明では、「エンハンスメント層」であるのに対し、引用発明では、「Ｐ型エピタキシャル層２」が「エンハンスメント層」であることは特定されていない点。
　
＜相違点２＞
　「前記基板上にある」層の上のフォトダイオードであって、前記フォトダイオードの「一部が前記第１ＭＯＳトランジスタのソースを形成する」、フォトダイオードについて、本願発明では、「ピン型フォトダイオード」であるのに対し、引用発明では、フォトダイオード４は、「前記Ｐ型エピタキシャル層２と、前記Ｐ型エピタキシャル層２に形成されたＮ型層３とのＰＮ接合により構成されたフォトダイオード４」であるものの、「ピン型フォトダイオード」ではない点。
　
＜相違点３＞
　本願発明は、「前記エンハンスメント層の上の第１ウェルであって、前記第１ウェルは、前記第１導電型を有し、前記第１のドーピング濃度より少なくかつ前記第２のドーピング濃度より大きい第３のドーピング濃度を有し、前記第１ＭＯＳトランジスタは前記第１ウェルの外側にある、前記第１ウェル」を備えるのに対し、引用発明では、「Ｐ型エピタキシャル層２」の上のウェルについては特定されていない点。
　
　
６　当審の判断
　以下、上記相違点１〜相違点３について検討する。
（１）相違点１について
　「エンハンスメント層」について、本願の明細書には、次のように記載されている。
・「【０００７】
  図１は半導体イメージ・センサ１０の拡大断面図を示す。センサ１０は、
半導体基板１１とその上に形成されたエンハンスメント層１２
・「【００１０】
  図２は、図１に示すセンサ１０の製造の実施例における段階の拡大断面図を示す。センサ１０は、
低濃度のＰ型エンハンスメント層１２
がその上に形成された高濃度のＰ型基板１１
層１２は約１ｘ１０
１５
ａｔｏｍｓ／ｃｍ
３
以下のＰ型ドーピング濃度を有する
　
　本願の明細書の上記段落【０００７】及び【００１０】には、「エンハンスメント層１２」は、「高濃度のＰ型基板１１」の上に形成された層であること、及び「低濃度のＰ型層」であり、「約１ｘ１０１５ａｔｏｍｓ／ｃｍ３以下のＰ型ドーピング濃度を有する」ことが記載されていることを勘案すると、引用発明においても、「Ｐ型エピタキシャル層２」は、「『高濃度のＰ型基板１』よりも『低濃度』の『Ｐ型』エピタキシャル層２であって、『前記Ｐ型基板１上』にあるＰ型エピタキシャル層２」であるから、引用発明の「Ｐ型エピタキシャル層２」は、本願発明の「エンハンスメント層」という構成を実質的に備えているといえる。
　したがって、相違点１は実質的なものではない。
　また、仮に相違点１が実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
　フォトダイオードの一部をＭＯＳトランジスタのソースとするイメージ・センサにおいて、フォトダイオードをピン型フォトダイオードとすることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記の周知例１〜３に記載されているように周知技術である。 
　引用発明は、「前記フォトダイオード４の前記Ｎ型層３は、前記ＭＯＳ型ＦＥＴのソースとして機能する」ものであるから、引用発明において、フォトダイオードとして、上記周知技術に基づき、ピン型フォトダイオードを採用することは当業者であれば容易になし得たことである。
　したがって、引用発明において、上記周知技術に基づき、上記相違点２に係る本願発明の構成を採用することは、当業者が容易になし得たことである。
 　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
ア　周知例１：特開平８−３３５６８８号公報（当審で通知した拒絶の理由で引用した周知例１）
（ア）「【０００７】
【発明の実施の形態】電荷結合デバイス（ＣＣＤ）の技術的特徴は両方の技術を用いる
ピン光ダイオードを有する能動画素センサー
ピン光ダイオード
【０００８】
図２は
ピン光ダイオード１２（ＰＰＤ）デバイスで相補的金属酸化物半導体（ＣＭＯＳ）内で典型的に製造される能動画素センサー（ＡＰＳ）アーキテクチャーの集積の結果
従来のＡＰＳでポリシリコン光コンデンサ又は光ゲートをピン光ダイオード１２で置き換えることにより悪い青の応答、画像ラグ、高い暗電流の欠点は最小化
　
（イ）図２に示された「デバイスの断面図」に、ピン光ダイオード１２の一部であるＮ＋３２をソースとし、Ｎ＋３６をドレインとし、２４をゲートとする転送ＭＯＳトランジスタＴＸが示されていることは、当業者には明らかである。
　
イ　周知例２：特開昭５３−８６５１６号公報（当審で通知した拒絶の理由で引用した周知例２） 
（ア）「第１図(b)に示したように光電変換素子とスイツチ素子が一体化構造で製作できるＭＯＳ−ＬＳＩ技術を用いて作られる。７は垂直走査回路によつて開閉するゲート８を備えたスイツチ用ＭＯＳトランジスタ（以下ＭＯＳＴと略記する）、
９はそのソース接合領域を利用したｐｎ接合光ダイオード
　
（イ）「(5)　実施例
　以下、本発明を実施例を参照して詳細に説明する。
　第２図は固体撮像素子の構成単位となる本発明の光ダイオードの構造（同図(a)）およびその平面パターンを示す図である。１３は第１導電型の半導体基板、
１４は
スイツチＭＯＳＴであり、絶縁酸化膜１５を介して設けたゲート電極１６と基板と異なる第２導電型不純物で作られた光ダイオード１７−１と信号出力線１８につながるドレイン１７−２によつて構成される
１９は光ダイオードの一部に接触させて設けた基板と同じ第１導電型の不純物層
　さらに、本発明の光ダイオードでは一次元あるいは二次元上に配列される光ダイオード間に
基板と同型かつ基板より濃度の高い不純物層（１９）
　本発明の光ダイオードは第３図に示したように従来の固体撮像素子の製作工程に基板と同型の不純物層を形成するための工程を１つ加えることにより簡単に製作することができる。先ず、第１導電型不純物濃度１０１５個／ｃｍ３程度の半導体基板１３上に１μｍ程度のシリコン絶縁酸化膜１５−１を形成し、ＭＯＳスイツチを形成する位置に相当する部分の前記酸化膜をホトエツチングにより除去する。この上にゲート用のシリコン酸化膜１５−２を例えば熱酸化法により０．１μｍ程度形成し、続いて、０．３〜０．５μｍ程度の多結晶シリコン８−１をＣＶＤ法（…（略）…）により形成する（第３図(a)）
　ホトエツチングによりゲート領域を除く多結晶シリコンの除去を行いゲート電極８−２を形成する。このゲート電極をマスクにしてゲート電極下以外の前記酸化膜１５−２を除去し、第２導電型の不純物（例えばボロン原子）を熱拡散あるいはイオン打ち込み法により基板に注入して光ダイオード１７−１およびドレイン１７−２を形成する　…（略）…
　…（略）…、ドレイン領域の不純物濃度を１０１９〜１０２０個／cm３に高め、本領域上に導電性材料（例えばアルミニウム）の蒸着を行いホトエツチングにより信号出力用の配線１８を形成する。」（第２ページ左下欄第２行〜第３ページ右下欄第１０行）
　
ウ　周知例３：特開昭６４−１４９５８号公報（当審で通知した拒絶の理由で引用した周知例３）
（ア）「〔従来の技術〕
　一般に、固体撮像素子の受光素子としては、Ｎ−Ｐ接合フォトダイオードが使用されている。このＮ−Ｐ接合フォトダイオードでは、その残像を抑えるために信号読み出し時の読み出し電極下のチャネル電位でフォトダイオードのＮ−領域が完全に空乏化するようにＮ−領域の不純物濃度を低くしているが、このＮ−領域の表面が空乏化することにより、基板表面に存在する対生成中心により生じる電荷のために暗電流と呼ばれる光電変換によらない雑音成分が多くなり固体撮像素子のＳ／Ｎ比が低下するという欠点がある。
　この暗電流を低減する方法として、
フォトダイオードのＮ領域の表面に浅い高濃度のＰ層を形成し、この電位を基準電位に固定して、フォトダイオードのＮ領域を完全空乏化
　第４図は従来の埋込みフォトダイオードを受光素子とする固体撮像素子の一例の単位セルの断面図である。Ｎ型基板１上のＰ型ウェル２内にチャネルストップ領域３、フォトダイオードのＮ型領域４、電荷転送手段のＮ型領域５がそれぞれ形成されており、信号電荷Ａの読出しおよび転送を行なうだめのポリシリコン成極６をマスクとしたイオン注入により
フォトダイオード表面に浅いＰ型層７
　
（３）相違点３について
ア　上記「４（１）引用例１の記載」の摘記事項「ア」及び「イ」の記載を勘案すると、引用例１には、「フォトダイオード４」で発生した信号電荷を外部回路に出力できるように構成されたものであることが示唆されているといえる。
　他方、ＭＯＳ型イメージ・センサにおいて、基板上にあり、フォトダイオードが形成される第１導電型の半導体層の上に、当該半導体層よりもドーピング濃度が高い第１導電型ウェルを設け、更に、当該ウェルに、画素におけるＭＯＳトランジスタや周辺回路のＭＯＳトランジスタ等を形成することは、例えば、本願の優先権主張の日前に日本国内において頒布された下記の周知例４、５に記載されているように周知技術である。 
　
（ア）周知例４：特開平９−１９９７０３号公報（当審で通知した拒絶の理由で引用した周知例４）
ａ　「【０００１】
【発明の属する技術分野】本発明は、光電変換装置に関し、特にＣＭＯＳプロセスコンパチブルセンサにおける基板バイアス効果の悪影響を減縮した光電変換装置に関する。」
　
ｂ　「【０００９】
【発明の実施の形態】
（第１の実施形態）図１は本発明による２×２画素の光電変換装置の回路図である。図において、１はソースホロワ型のアンプ用ＭＯＳトランジスタ、
２はアンプ用ＭＯＳトランジスタ１の出力を取り出すスイッチ用ＭＯＳトランジスタ
４はアンプ用ＭＯＳトランジスタ１のゲートをリセットするリセットＭＯＳトランジスタ
光電変換素子３０は
リセットＭＯＳトランジスタ４
スイッチ用ＭＯＳトランジスタ２
１とで１画素を構成
　
ｃ　「【００１４】図３は本発明の主要部を示すソースホロワ回路用アンプＭＯＳトランジスタ１と
スイッチＭＯＳトランジスタ部分
１２はｐ型シリコン基板
１４はｐ型エピタキシャル層
１５はｐ型ウェル
、ｐ型エピタキシャル層１４の不純物濃度として、１×１０
15
ｃｍ
-3
以下
ｐ型ウェル１５は１×１０
16
ｃｍ
-3
以上
【００１５】上記のような動作において、
ｐ
-
基板に対して不純物濃度の薄いｐ
-
層をエピタキシャル成長
不純物濃度の薄いｐ
-
層の濃度としては１×１０
15
ｃｍ
-3
以下
リセットＭＯＳトランジスタ４、スイッチＭＯＳトランジスタ２は１×１０
16
ｃｍ
-3
以上のｐ型ウェル中に形成させる
　
（イ）周知例５：特開平１−２４３４６２号公報（新たに引用する周知例５）
ａ　「〔従来の技術〕
　従来、２次元固体撮像装置の代表的な一種としてＭＯＳ型固体撮像装置が知られている（M. Aoki et al：…（略）…）。上記従来技術は第１０図に示すような回路構成によつている。第１０図において、１は２次元状に配置されて光電変換を行う光電変換素子（ホトダイオード）、２は各行を選択する垂直走査回路、３は垂直走査回路２からの選択信号を各垂直スイッチに導く垂直ゲート線、４は垂直走査回路２からの選択信号により開閉する垂直スイッチ、５は各行の選択を行う水平走査回路、６は水平走査回路５からの選択信号により開閉する水平スイッチ、７は素子外部に設けられた増幅回路、８は垂直信号線、９は水平信号線である。」（第１ページ右欄第９行〜第２ページ左上欄第５行）
　
ｂ　「これに対して、垂直信号線８ごとに垂直信号線８の電位を検知し、増幅する増幅回路と、垂直信号線をリセットするリセットスイッチを備え、リセット後の空の垂直信号線８の電位と、信号がある場合の垂直信号線８の電位との差を検知し真の信号成分だけを出力する手段（以下相関２重サンプリング回路という）を設けることにより、低雑音化と低スメア化を図った固体撮像素子を、本願発明者等は提案している（特開昭62−128123号）。第１０図から第１３図はこの種の固体撮像素子の一例の動作を説明する図である。以下これを図に従って説明する。
　第１１図は、固体撮像素子の実施例の回路構成図を示す。図中１〜６，８及び９は第１０図のものと同一のものである。７１は各垂直信号線の電位を検知増幅するための前置増幅回路、７２は前置増幅回路７１を高利得領域に設定するための自己バイアススイッチ、７４はカップリング容量、…（略）…。さらに、
第１３図は第１１図の破線で囲まれた光電変換部の一部ＢＢ’の断面図と、光電変換部以外の走査回路部の一部ＡＡ’の断面図
２１はｐ
−
型基板
２２はＰ型ウエル
　
ｃ　「ところで上記固体撮像素子においては、以下の３点についての考慮がなされていない。以下、各点について説明する。
　第１に
第３図に示す様に、上記固体撮像素子においては
光電変換部と走査回路部の同一極性を持つトランジスタは同一ｐウエル２２内に形成
走査回路部とともに光電変換部のウエル濃度も上昇
この結果、光電変換効率すなわち、光感度の低下が生じる
　すなわち、微細化技術の使用は集積度向上には有効であるが、光感度の劣化を伴い高Ｓ／Ｎを達成できないという問題が生じる。なお、ここで述べた問題点は走査回路部と光電変換部が同一不純物濃度層内に形成されたＭＯＳ型、ＣＣＤ型を問わず、従来の固体撮像素子一般に共通する。」（第４ページ左上欄第４行〜右上欄第１０行）
　
ｄ　「〔作用〕
　第１に、
走査回路を
高濃度不純物層中に形成
光感変換部を低濃度不純物層中に形成
　
ｅ　「〔実施例〕
　以下、第１の本発明の一実施例を第１図により説明する。
第１図において
各トランジスタはｐ基板２１より濃度の高いｐ型ウエル２２
内に形成
光電変換部（Ｂ−Ｂ’部）は濃度の低いｐ
−
基板２１内に形成
走査回路部は高濃度不純物層内に形成
光電変換部は低濃度基板上に形成
　なお、本実施例では基板がｐ型の場合を述べたがｎ型の場合も各不純物層の極性を逆にすれば全く同様である。
　さらに、走査回路部がｃＭＯＳ構造の場合を述べたが、ｎＭＯＳだけで構成される場合でも、ｐＭＯＳだけで構成される場合でも本発明の効果に変わりはない。
　また、
光電変換部に基板より濃度が高く、かつ走査回路部より低濃度の基板と同型不純物層からなるウエル層を形成してもよい
第２図（ａ）において、ａは基板２１の上部に設けた基板と同型かつ基板より不純物濃度の濃い不純物層
２２
は
不純物層ａより濃度の高いＰウエル
…（略）…
　つぎに、第１の本発明の他の実施例
を第３図
４１はｎ型基板
４２はｐ
−
ウエル
光電変換部（Ｂ−Ｂ’部）は基板とは逆極性を持ち、かつ走査回路部より濃度の低いウエル内に形成
　
イ　引用発明の「Ｐ型エピタキシャル層２」は、Ｐ型基板１上にあって、フォトダイオード４が形成される層であり、かつ、引用発明では、「前記Ｐ型エピタキシャル層２の上に形成されたＭＯＳ型ＦＥＴであって、前記フォトダイオード４に隣接してシリコン酸化膜６で絶縁されたポリシリコンゲート５を形成して構成されるＭＯＳ型ＦＥＴとを備え、　前記フォトダイオード４の前記Ｎ型層３は、前記ＭＯＳ型ＦＥＴのソースとして機能する」から、引用発明の固体撮像素子がＭＯＳ型であることは明らかである。
　したがって、引用発明において、当該周知技術を勘案することにより、外部回路、例えば、周辺回路のＭＯＳトランジスタ、あるいは画素におけるＭＯＳトランジスタを形成するために、「低濃度のＰ型エピタキシャル層２」の上に、当該Ｐ型エピタキシャル層２よりもドーピング濃度が高いＰ型ウェルを設ける構成を採用することは、当業者であれば適宜なし得たことである。
　
ウ　そして、引用発明において、当該構成を採用するに際し、当該Ｐ型ウェルの不純物濃度は、当該Ｐ型ウェルに形成するＭＯＳトランジスタの特性を考慮して最適化または好適化することは当然であり、例えば、周辺回路のＭＯＳトランジスタを形成するのであれば、その閾値等を考慮して設定されるものであるから、当該Ｐ型ウェルのドーピング濃度をどのような濃度のものとするかは当業者が適宜選択し得る設計的事項である。
　
　また、引用発明において、このように、「『低濃度のＰ型エピタキシャル層２』の上に、当該Ｐ型エピタキシャル層２よりもドーピング濃度が高いＰ型ウェル」を設ける構成を採用した結果、当該Ｐ型ウェルのドーピング濃度は「低濃度のＰ型エピタキシャル層２」よりも高いものとなることは自明である。
　
　一方、上記周知例４には、「ｐ型シリコン基板１２」及び「ｐ-基板に対して不純物濃度の薄いｐ-層」が開示されており、上記周知例５には、第２図(a)に関して、ホトダイオードが形成されるｐ型不純物層ａの上に、ｐ型不純物層ａより濃度の高いＰウエル２２と、ｐ型不純物層ａよりも低濃度のｐ型基板２１が開示され、第３図に関して、ホトダイオードが形成されるｐ−ウエル４２と、ｐ型ウエル２２と、ｎ型基板４１が開示されていることから、上記「ア」に記載の周知技術においては、「当該半導体層よりもドーピング濃度が高い第１導電型ウェル」と「基板」のドーピング濃度の大小関係を特定の関係とすることが必要でないことは、当業者に明らかである。
　
　他方、当該Ｐ型ウェルのドーピング濃度が高すぎるとＭＯＳトランジスタの閾値が高くなってしまうことも当業者であれば当然察知し得たことである。
　そして、引用発明において、基板は「高濃度のＰ型基板１」であるから、当該Ｐ型ウェルのドーピング濃度を「高濃度のＰ型基板１」より低いものとすることが当業者にとって格段に困難なことであるとは認められない。 
 　 
エ　したがって、引用発明において、上記周知技術を勘案することにより、本願発明のように、「前記エンハンスメント層の上の第１ウェルであって、前記第１ウェルは、前記第１導電型を有し、前記第１のドーピング濃度より少なくかつ前記第２のドーピング濃度より大きい第３のドーピング濃度を有し、前記第１ＭＯＳトランジスタは前記第１ウェルの外側にある、前記第１ウェル」を備えるものとすることは、当業者が容易になし得たことである。 
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。 
　
（４）判断についてのまとめ
　以上検討したとおり、相違点１ないし相違点３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。　
　
７　むすび
　以上のとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、請求項２に係る発明について検討するまでもなく、当審で通知した上記拒絶の理由によって拒絶をすべきものである。
　よって、結論のとおり審決する。