【事件の表示】
　平成　１年特許願第１８０９６７号「半導体記憶装置およびそのテスト方法」拒絶査定に対する審判事件［平成　３年　２月２７日出願公開、特開平　３−　４６１８８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年７月１３日に出願されたものであって、その発明の要旨は、平成１１年２月５日付け手続補正書により補正された明細書の特許請求の範囲の請求項１及至１５に記載されたとおりのものにあると認められ、その請求項１３に係る発明は次のとおりである。
「（１３）テスト回路を有する半導体記憶装置のテスト方法であって、
　前記半導体記憶装置は、第１および第２の基準電圧源と、複数のビット線と、対応のビット線に接続されたトランジスタとデータ蓄積容量とを含む複数のメモリセルと、前記データ蓄積容量の電極に第１および第２の電圧の中間電位を与える手段と、前記ビット線に動作電圧を与えるための電圧発生手段とを含み、
　前記メモリ装置のテストモードを制御するための第１および第２のテストモードイネーブル信号を検出するステップを含むことを特徴とする、半導体記憶装置のテスト方法。」
２．引用例
　これに対して、原審における拒絶の理由に引用された、特開平１−１５０３００号公報（公開日、平成１年６月１３日）（以下、「引用例１」という。）には、　　
「〔産業上の利用分野〕
　本発明は半導体記憶装置さらにはそれにおけるメモリセルなどのプロセスばらつきやプロセス欠陥によって生ずる誤動作や規定以下の動作マージンを検出する技術に関し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適応して有効な技術に関するものである。」（引用例１の第１頁下右欄第１〜７行目）、
「本実施例のＤＲＡＭは、特に制限されないが、Ｎチャンネル型選択ＭＯＳＦＥＴＱ１と蓄積容量Ｃｓが直列接続されて成る１トランジスタ型のメモリセルＭＣがマトリクス配置れてメモリセルアレイを構成する。」（引用例１の第２頁下右欄第１６〜２０行目）、
「夫々のビット線対ＢＬ，／ＢＬには、複数の上記メモリセルＭＣがデータ入力端子を介して同数づつ結合される。各メモリセルＭＣの蓄積容量Ｃｓには、特に制限されないが、回路の一方の電源電圧Ｖｄｄの半分に相当するプレート電位Ｖｐｌが与えられる。
　各メモリセルＭＣの選択端子は、代表的に示されたワード線Ｗ１〜Ｗｎに列毎に結合される。」（引用例１の第３頁上左欄第７〜１４行目）、
「例えば、プローグ試験において、専用電源パッドＶＳ１には回路の接地電位のような一方の電源電圧Ｖｓｓよりもレベルの高い電圧Ｖｓ１を印加し、他方の専用電源パッドＶＳ２には回路の他方の電源電圧Ｖｄｄよりもレベルの低い電圧Ｖｓ２を印加して、データを書き込む場合、ビット線対ＢＬ，／ＢＬの到達レベルは電圧Ｖｓ１及びＶｓ２によって規定される。」（引用例１の第４頁下右欄第６〜１３行目）、
「プロセスばらつきやプロセス欠陥によって生ずる蓄積容量の小さなメモリセルを比較的容易に検出することができる。さらに、同様の手法により、センスアンプＳＡを構成する各ＭＯＳＦＥＴのしきい値電圧のアンバランスなどに起因する感度不良に対してもこれを容易に検出することができる。」（引用例１の第５頁上左欄第１５行目〜同頁上右欄第１行目）と記載され、第１図にはＤＲＡＭの要部を示す回路図が示されている。（尚、アッパラインは「／○○」で表す。）
　これらの記載からみて引用例１には次のことが記載されているものと認められる。
「ビット線の到達レベルを決定する回路の電源端子に接続した専用パットと、
　一方の接地電位である電源電圧Ｖｓｓと、他方の電源電圧Ｖｄｄと、
　Ｎチャンネル型選択ＭＯＳＦＥＴＱ１と蓄積容量Ｃｓが直列接続されて成る１トランジスタ型のメモリセルＭＣがマトリクス配置れて構成されたメモリセルアレイと、
　複数の上記メモリセルＭＣがデータ入力端子を介して同数づつ結合されたビット線対ＢＬ，／ＢＬと、
　各メモリセルＭＣの選択端子に列毎に結合されたワード線Ｗ１〜Ｗｎとから構成され、
　各メモリセルＭＣの蓄積容量Ｃｓには、回路の一方の電源電圧Ｖｄｄの半分に相当するプレート電位Ｖｐｌが与えられている半導体記憶装置において、メモリセルなどのプロセスばらつきやプロセス欠陥によって生ずる誤動作や規定以下の動作マージンを検出するものにおいて、
　例えば、プローグ試験において、専用電源パッドＶＳ１には回路の接地電位のような一方の電源電圧Ｖｓｓよりもレベルの高い電圧Ｖｓ１を印加し、他方の専用電源パッドＶＳ２には回路の他方の電源電圧Ｖｄｄよりもレベルの低い電圧Ｖｓ２を印加して、ビット線対ＢＬ，／ＢＬの到達レベルは電圧Ｖｓ１及びＶｓ２によって規定することにより、プロセスばらつきやプロセス欠陥によって生ずる蓄積容量の小さなメモリセルを検出するとともに、
さらに、同様の手法により、センスアンプＳＡを構成する各ＭＯＳＦＥＴのしきい値電圧のアンバランスなどに起因する感度不良をも検出することができるようにした半導体記憶装置。」
３．対比
　そこで、本願請求項１３に係る発明（以下、「本願発明」という。）と、引用例１に記載された発明とを対比すると、引用例１の「一方の接地電位である電源電圧Ｖｓｓと、他方の電源電圧Ｖｄｄ」、「ＭＯＳＦＥＴ」は、それぞれ本願発明の「第１および第２の基準電圧源」、「トランジスタ」に相当するものと認められ、また、引用例１のビット線対に電圧Ｖｓ１及びＶｓ２を印加することは、ビット線に動作電位を与えるための手段を有しているものと認められ、さらに、引用例１に記載された発明は装置として表現されているが、これを方法としても表現し得ることは自明であって、単なる表現上の問題にすぎないから、
両者は
「テスト回路を有する半導体記憶装置のテスト方法であって、
　前記半導体記憶装置は、第１および第２の基準電圧源と、複数のビット線と、対応のビット線に接続されたトランジスタとデータ蓄積容量とを含む複数のメモリセルと、前記データ蓄積容量の電極に第１および第２の電圧の中間電位を与える手段と、前記ビット線に動作電圧を与えるための手段とを含み、
　前記メモリ装置のテストを行うようにしたことを特徴とする、半導体記憶装置のテスト方法。」である点において一致し、次の点で相違している。
（相違点）
（１）相違点１
　ビット線に動作電圧を与えるための手段が、本願発明は、ビット線に動作電圧を与えるための電圧発生手段であるのに対して、引用例１は、専用電源パットから与えている点。
（２）相違点２
　メモリ装置のテストするために、本願発明はテストモードを制御するための第１および第２のテストモードイネーブル信号を検出するステップを含んでいるのに対して、引用例１では、テストについては記載されているが、どのようにテストモードを制御するか記載されていない点。
４．当審の判断
　上記相違点を検討すると、
（１）相違点１について
　電源電圧以外の電圧を得るのために、電圧発生手段を用いることは当業者にとって周知慣用手段であるから、引用例１においても、電源パットから得る電圧を、電圧発生手段から得るようにすることは当業者が容易に推考することができることである。
（２）相違点２について
　一般的に、メモリ装置のテストにおいて、外部信号を検出することによりテストモードを制御することは周知であるから（例えば、特開昭６３−２６６６９５号公報、特開昭６２−２５０５９３号公報等を参照）、テストモードを制御するために、第１および第２のテストモードイネーブル信号を検出することにより行うことは当業者が容易に推考することができることである。
　そして、本願発明は、前記引用例１に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
５．むすび
　従って、本願請求項１３に係る発明は、前記引用例１に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。