(57)【要約】【課題】電子機器が安定的に作動可能な半導体素子搭載基板を提供すること。【解決手段】第１凹部９を含む上面と第２凹部１０を含む下面とを有するコア用の絶縁層１ａ、およびビルドアップ用の絶縁層１ｂを備える絶縁基板１と、第１凹部９内の第１コンデンサ２、および第２凹部１０内の第２コンデンサ３と、絶縁基板１の最上面に位置する複数の第１パッド５と、第１コンデンサ２と第１パッド５とを電気的に接続する第１の導体経路、および第２コンデンサ３と第１パッド５とを電気的に接続する第２の導体経路を含む回路導体４と、絶縁基板１に第１パッド５を介して搭載された半導体素子７とを有し、第１の導体経路のインダクタンスが第２の導体経路のインダクタンスよりも小さく、かつ第１コンデンサ２の容量が第２コンデンサ３の容量よりも小さいとともに、第１コンデンサ２の内部インダクタンスが第２コンデンサ３の内部インダクタンスより小さい。【選択図】図１
2018160569.tif 000002
【特許請求の範囲】
【請求項１】
第１凹部を含む上面と第２凹部を含む下面とを有するコア用の絶縁層、および該コア用の絶縁層の前記上面側と前記下面側とにそれぞれ位置するビルドアップ用の絶縁層を備える絶縁基板と、
前記第１凹部内に位置する第１コンデンサ、および前記第２凹部内に位置する第２コンデンサと、
前記絶縁基板の最上面に位置している複数の第１パッドと、
前記絶縁基板の表面および内部に位置し、前記第１コンデンサと前記複数の第１パッドとを電気的に接続する第１の導体経路、および前記第２コンデンサと前記複数の第１パッドとを電気的に接続する第２の導体経路を含む回路導体と、
前記絶縁基板の最上面上に前記第１パッドを介して搭載された半導体素子と、
を有しており、前記第１の導体経路のインダクタンスが前記第２の導体経路のインダクタンスよりも小さく、かつ前記第１コンデンサの容量が前記第２コンデンサの容量よりも小さいとともに、前記第１コンデンサの内部インダクタンスが前記第２コンデンサの内部インダクタンスより小さいことを特徴とする半導体素子搭載基板。
【請求項２】
前記第１コンデンサと前記第１パッドとの間に位置するシート状の第３コンデンサと、前記回路導体の一部から成り前記第３コンデンサを前記複数の第１パッドに電気的に接続する第３の導体経路と、をさらに有しており、前記第３の導体経路のインダクタンスが前記第１の導体経路のインダクタンスよりも小さく、かつ前記第３コンデンサの容量が前記第１コンデンサの容量よりも小さいとともに前記第３コンデンサの内部インダクタンスが、前記第１コンデンサの内部インダクタンスよりも小さいことを特徴とする請求項１に記載の半導体素子搭載基板。
【請求項３】
前記絶縁基板の最下面において前記半導体素子の直下に位置する第４コンデンサと、前記回路導体の一部から成り前記第４コンデンサを前記複数の第１パッドに電気的に接続する第４の導体経路と、をさらに有しており、前記第４の導体経路のインダクタンスが前記第１の導体経路のインダクタンスよりも大きく、かつ前記第４コンデンサの容量が前記第２コンデンサの容量よりも大きいとともに前記第４コンデンサの内部インダクタンスが、前記第１コンデンサの内部インダクタンスよりも大きいことを特徴とする請求項１または請求項２に記載の半導体素子搭載基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、複数のコンデンサを有する半導体素子搭載基板に関するものである。
【背景技術】
【０００２】
携帯型のゲーム機や通信機器に代表される電子機器の小型化、高機能化が進むに伴い、高機能な半導体素子を搭載した半導体素子搭載基板の開発が進められている。本願出願人は、特願２０１５−１６６４３０において、このような半導体素子搭載基板について提案を行ったが、さらに進歩を続ける電子機器に対応するべく、あらたに半導体素子搭載基板を提案する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１００８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高機能な半導体素子は、作動直後から多くの演算処理を行うことができる。このため、半導体素子は、作動直後から速やかに電荷の供給を受けるとともに、継続して十分な電荷の供給を受けることができないと、作動が不安定になってしまう虞がある。
【課題を解決するための手段】
【０００５】
本開示の半導体素子搭載基板は、第１凹部を含む上面と第２凹部を含む下面とを有するコア用の絶縁層、およびコア用の絶縁層の上面側と下面側とにそれぞれ位置するビルドアップ用の絶縁層を備える絶縁基板と、第１凹部内に位置する第１コンデンサ、および第２凹部内に位置する第２コンデンサと、絶縁基板の最上面に位置している複数の第１パッドと、絶縁基板の表面および内部に位置し、第１コンデンサと複数の第１パッドとを電気的に接続する第１の導体経路、および第２コンデンサと複数の第１パッドとを電気的に接続する第２の導体経路を含む回路導体と、絶縁基板の最上面上に第１パッドを介して搭載された半導体素子とを有しており、第１の導体経路のインダクタンスが第２の導体経路のインダクタンスよりも小さく、かつ第１コンデンサの容量が第２コンデンサの容量よりも小さいとともに、第１コンデンサの内部インダクタンスが第２コンデンサの内部インダクタンスより小さいことを特徴とするものである。
【発明の効果】
【０００６】
本開示の半導体素子搭載基板によれば、半導体素子に速やかに電荷を供給するとともに、継続して安定的に電荷を供給することができる。これにより、半導体素子の作動が安定する。その結果として、電子機器を安定して作動させることが可能な半導体素子搭載基板を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、本開示に係る半導体素子搭載基板の第１実施形態を示す概略断面図である。
【図２】図２は、本開示に係る半導体素子搭載基板の第２実施形態を示す概略断面図である。
【図３】図３は、本開示に係る半導体素子搭載基板の第３実施形態を示す概略断面図である。
【発明を実施するための形態】
【０００８】
図１を基に、本開示の半導体素子搭載基板Ａの第１実施形態を説明する。半導体素子搭載基板Ａは、絶縁基板１と、第１コンデンサ２と、第２コンデンサ３と、回路導体４と、第１パッド５と、第２パッド６と、半導体素子７と、ソルダーレジスト層８とを備えている。
【０００９】
絶縁基板１は、コア用の絶縁層１ａと、コア用の絶縁層１ａの上下面に位置するビルドアップ用の絶縁層１ｂとを備えている。コア用の絶縁層１ａは、上面中央部に第１凹部９を有しており、下面中央部に第２凹部１０を有している。コア用の絶縁層１ａは、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等を含浸した半硬化状態のプリプレグを、加熱しながら平坦にプレス加工することで形成される。ビルドアップ用の絶縁層１ｂは、例えばエポキシ樹脂やポリイミド樹脂等を含む樹脂フィルムを、真空下でコア用の絶縁層１ａに貼着して熱硬化することで形成される。第１凹部９および第２凹部１０は、例えばブラスト加工やレーザー加工により形成される。コア用の絶縁層１ａは、例えば、絶縁基板１の剛性を確保して平坦性を保持する等の機能を有する。ビルドアップ用の絶縁層１ｂは、例えば、後で詳しく説明する回路導体４等の引き回し用スペースを確保する等の機能を有する。
【００１０】
第１コンデンサ２は、例えば積層セラミックコンデンサが挙げられる。第１コンデンサ２は、第１凹部９内に位置している。そして、ビルドアップ用の絶縁層１ｂが、第１コンデンサ２と第１凹部９との隙間を充填するように位置することで第１コンデンサ２が第１凹部９内に封止される。第１コンデンサ２の内部インダクタンスは、第２コンデンサ３の内部インダクタンスよりも小さく電荷供給経路のインピーダンスの低減に有利である。第１コンデンサ２の内部インダクタンスは、第２コンデンサ３の内部インダクタンスの１／８〜１／３程度である。第１コンデンサ２は、電極２ａを有している。第１凹部９と第２凹部１０とが平面視で互いに同じ大きさで、同じ位置にあれば、スルーホール１３等の配線経路を形成するための領域を確保することが可能になり、配線の高密度化や電気特性の向上に有効である。
【００１１】
第２コンデンサ３は、例えば積層セラミックコンデンサが挙げられる。第２コンデンサ３は、第２凹部１０内に位置している。そして、ビルドアップ用の絶縁層１ｂが、第２コンデンサ３と第２凹部１０との隙間を充填するように位置することで第２コンデンサ３が第２凹部１０内に封止される。第２コンデンサ３の容量は、第１コンデンサ２の容量よりも大きく半導体素子７に対して、より多くの電荷を供給することができる。第２コンデンサ３は、電極３ａを有している。一例を挙げれば、第１コンデンサ２の容量が１５〜２０μＦ程度であり、第２コンデンサ３の容量が３５〜４０μＦ程度である。なお、以上の「容量」は静電容量であり、以下でも同様である。
【００１２】
絶縁基板１は、第１コンデンサ２の電極２ａを底面とする複数の第１ビアホール１１、および第２コンデンサ３の電極３ａを底面とする複数の第２ビアホール１２を有している。第１ビアホール１１および第２ビアホール１２の直径は、２０〜１００μｍであっても構わない。第１ビアホール１１および第２ビアホール１２は、例えばレーザー加工により形成される。また、絶縁基板１は、上下を貫通する複数のスルーホール１３を有している。スルーホール１３の直径は、５０〜３００μｍであっても構わない。スルーホール１３は、例えばドリル加工により形成される。
【００１３】
回路導体４は、絶縁基板１の最上面および最下面、第１ビアホール１１、第２ビアホール１２、およびスルーホール１３内に位置している。第１ビアホール１１内の回路導体４は、第１コンデンサ２の電極２ａと接続している。第２ビアホール１２内の回路導体４は、第２コンデンサ３の電極３ａと接続している。また、スルーホール１３内の回路導体４は、絶縁基板１の上下表面の回路導体４同士を電気的に接続している。回路導体４は、例えばセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成されている。
【００１４】
第１パッド５は、絶縁基板１の最上面に位置する回路導体４の一部から成る。第１パッド５は、絶縁基板１の上表面に位置するソルダーレジスト層８に設けられた開口８ａ内に露出している。すなわち、絶縁基板１の上表面にさらにソルダーレジスト層８があってもよく、ソルダーレジスト層８が、第１パッド５を外部に露出させる開口８ａを有していてもよい。ソルダーレジスト層８は、例えば半導体素子７の実装時に生じる熱から回路導体４を保護する機能を有する。
【００１５】
第２パッド６は、絶縁基板１の最下面に位置する回路導体４の一部から成る。第２パッド６は、絶縁基板１の下表面に位置するソルダーレジスト層８に設けられた開口８ｂ内に露出している。このソルダーレジスト層８も、絶縁基板１の上表面側のソルダーレジスト層８と同様であり、同様の機能を有するものであって構わない。
【００１６】
半導体素子７は、例えばマイクロプロセッサや半導体メモリ等が挙げられ、シリコンやゲルマニウムから成る。半導体素子７の電極７ａは、例えば半田バンプ１４を介して第１パッド５に接続している。半導体素子７は、演算速度の高速化等の点で高機能化されたものである。半導体素子７の安定した作動のためには、起動時の速やかな電荷の供給と、継続して安定的な電荷の供給とが必要である。
【００１７】
ところで、第１コンデンサ２は、第１パッド５に接続しており第１ビアホール１１内の回路導体４から成る第１の導体経路を介して半導体素子７に電気的に接続している。また、第２コンデンサ３は、第１パッド５に接続しており絶縁基板１の上下表面、スルーホール１３内、第１ビアホール１１内および第２ビアホール１２内の回路導体４から成る第２の導体経路を介して半導体素子７に電気的に接続している。このように、第１の導体経路長が第２の導体経路長よりも短いことから、第１の導体経路のインダクタンスは、第２の導体経路のインダクタンスよりも小さい。第１の導体経路のインダクタンスは、第２の導体経路のインダクタンスの１／３程度である。
【００１８】
このように、本開示に係る第１実施形態の半導体素子搭載基板Ａによれば、第２コンデンサ３の内部インダクタンスよりも小さい内部インダクタンスを有する第１コンデンサ２を、インダクタンスの小さい第１の導体経路と接続することで、インダクタンス成分のより小さい経路を確保することができる。さらに、第２の導体経路に接続される第２コンデンサ３の容量を第１コンデンサ２の容量よりも大きなものとすることにより、第１コンデンサ２の容量と第２コンデンサ３の容量との和を十分に大きなものとすることができる。これにより、第１コンデンサ２が、半導体素子７に電荷を速やかに供給するとともに、第２コンデンサ３が、半導体素子７に電荷を継続的に供給する。その結果、電子機器を安定的に作動させることが可能な半導体素子搭載基板Ａを提供することができる。
【００１９】
次に、本開示の半導体素子搭載基板の第２実施形態を図２を基に説明する。なお、第１実施形態と同一の部材には、同一の符号を付して詳細な説明は省略する。半導体素子搭載基板Ｂは、絶縁基板１と、第１コンデンサ２と、第２コンデンサ３と、回路導体４と、第１パッド５と、第２パッド６と、半導体素子７と、ソルダーレジスト層８と、第３コンデンサ２０とを備えている。第２実施形態の半導体素子搭載基板Ｂは、第１実施形態の配線基板Ａに対して第３コンデンサ２０をさらに備えること等において異なる。
【００２０】
絶縁基板１は、コア用の絶縁層１ａと、コア用の絶縁層１ａの上下面に位置するビルドアップ用の絶縁層１ｂとを備えている。コア用の絶縁層１ａは、上面中央部に第１凹部９を有しており、下面中央部に第２凹部１０を有している。
【００２１】
第１コンデンサ２は、第１凹部９内に位置している。第１コンデンサ２は、電極２ａを有している。第２コンデンサ３は、第２凹部１０内に位置している。第２コンデンサ３は、電極３ａを有している。
【００２２】
絶縁基板１は、第１コンデンサ２の電極２ａを底面とする複数の第１ビアホール１１、第２コンデンサ３の電極３ａを底面とする複数の第２ビアホール１２、およびビルドアップ用の絶縁層１ｂの表面に位置する回路導体４を底面とする第３ビアホール２３を有している。また、絶縁基板１は、上表面と下表面との間を貫通する複数のスルーホール１３を有している。
【００２３】
回路導体４は、絶縁基板１の上側のビルドアップ用の絶縁層１ｂの上面および絶縁基板１の最下面等、第１ビアホール１１、第２ビアホール１２、第３ビアホール２３、およびスルーホール１３内に位置している。第１ビアホール１１内の回路導体４は、第１コンデンサ２の電極２ａと接続している。第２ビアホール１２内の回路導体４は、第２コンデンサ３の電極３ａと接続している。第３ビアホール２３内の回路導体４は、絶縁基板１の上表面に位置する回路導体４と接続している。また、スルーホール１３内の回路導体４は、絶縁基板１の上下表面の回路導体４同士を電気的に接続している。
【００２４】
第３コンデンサ２０は、絶縁基板１内に位置している。第３コンデンサ２０は、シート状であり、誘電体２１と誘電体２１の上下両面に位置する導体２２で構成されている。第３コンデンサ２０は、上面側電極２０ａおよび下面側電極２０ｂを有している。誘電体２１は、例えばエポキシ系の樹脂やチタン酸バリウム、あるいは酸化アルミニウム等から成る。導体２２は、例えば銅箔や金属めっきから成る。第３コンデンサ２０の内部インダクタンスは、第１コンデンサ２の内部インダクタンスよりも小さく電荷供給経路のインピーダンスの低減に有利である。第３コンデンサ２０の内部インダクタンスは、第１コンデンサ２の内部インダクタンスの１／２程度である。第３コンデンサ２０の容量は、第１コンデンサ２の容量よりも小さい。一例を挙げれば、第３コンデンサ２０の容量は、１〜２μＦ程度である。誘電体２１の厚みは、およそ２〜３０μｍ程度である。誘電体２１の比誘電率は１０〜３０００程度である。導体２２の厚みは、およそ３〜１５０μｍ程度である。
【００２５】
第３コンデンサ２０の上面には、ビルドアップ用の絶縁層１ｂがさらに位置している。このビルドアップ用の絶縁層１ｂの上表面が絶縁基板１の最上面であるとみなすこともできる。ビルドアップ用の絶縁層１ｂには、上面側電極２０ａを底面とする第４ビアホール２４を有している。そして、回路導体４が、ビルドアップ用の絶縁層１ｂの上表面および第４ビアホール２４内に位置している。回路導体４の一部が、絶縁基板１の最上面である上側のビルドアップ用の絶縁層１ｂの上表面に位置して第１パッド５と成っている。
【００２６】
絶縁基板１の上下表面には、ソルダーレジスト層８が位置している。上表面のソルダーレジスト層８は、開口８ｃを有している。そして、回路導体４の一部が、第１パッド５として開口８ｃ内に露出している。下表面のソルダーレジスト層８は、開口８ｂを有している。回路導体４の一部が、第２パッド６として開口８ｂ内に露出している。半導体素子７の電極７ａは、半田バンプ１４を介して第１パッド５と接続している。第２パッド６は、外部の電気基板（不図示）と接続される。
【００２７】
ところで、第３コンデンサ２０は、第１パッド５に接続しており第４ビアホール２４内の回路導体４から成る第３の導体経路を介して半導体素子７に電気的に接続している。また、第１コンデンサ２は、第１パッド５に接続しており第１ビアホール１１内、第３ビアホール２３内および第４ビアホール２４内の回路導体４から成る第１の導体経路を介して半導体素子７に電気的に接続している。このように、第３の導体経路長が第１の導体経路長よりも短いことから、第３の導体経路のインダクタンスは、第１の導体経路のインダクタンスよりも小さく電荷供給経路のインピーダンスの低減に有利である。第３の導体経路のインダクタンスは、第１の導体経路のインダクタンスの１／２程度である。
【００２８】
このように、本開示に係る第２実施形態の半導体素子搭載基板Ｂによれば、第１コンデンサ２の内部インダクタンスよりもさらに小さい内部インダクタンスを有する第３コンデンサ２０を、第１の導体経路のインダクタンスよりも小さい第３の導体経路と接続することで、インダクタンス成分のより小さい経路を確保することができる。
【００２９】
さらに、第１および第２の導体経路に接続される第１コンデンサ２および第２コンデンサ３の容量を第３コンデンサ２０の容量よりも大きなものとすることにより、第１コンデンサ２の容量と第２コンデンサ３の容量と第３コンデンサ２０の容量との和を十分に大きなものとすることができる。これにより、第３コンデンサ２０が、半導体素子７に電荷の供給をより速やかに開始するとともに、第１コンデンサ２および第２コンデンサ３が、半導体素子７に電荷を継続的に供給することができる。その結果、電子機器を安定的に作動させることが可能な半導体素子搭載基板Ｂを提供することができる。
【００３０】
第２実施形態の半導体素子搭載用基板Ｂは、厚みの薄いシート状の第３コンデンサ２０を用いているため、基板の小型化に有利である。また、半導体素子７のすぐ下に第３コンデンサ２０があるので、半導体素子７起動時の速やかな電荷供給に特に有効である。
【００３１】
次に、本開示の半導体素子搭載基板の第３実施形態について図３を基に説明する。なお、第１実施形態と同一の部材には、同一の符号を付して詳細な説明は省略する。半導体素子搭載基板Ｃは、絶縁基板１と、第１コンデンサ２と、第２コンデンサ３と、回路導体４と、第１パッド５と、第２パッド６と、半導体素子７と、ソルダーレジスト層８と、第４コンデンサ３０とを備えている。第３実施形態の半導体素子搭載基板Ｃは、第１実施形態の配線基板Ａに対して第４コンデンサ３０をさらに備えること等において異なる。
【００３２】
絶縁基板１は、コア用の絶縁層１ａと、コア用の絶縁層１ａの上下面に位置するビルドアップ用の絶縁層１ｂとを備えている。コア用の絶縁層１ａは、上面中央部に第１凹部９を有しており、下面中央部に第２凹部１０を有している。
【００３３】
第１コンデンサ２は、第１凹部９内に位置している。第１コンデンサ２は、電極２ａを有している。第２コンデンサ３は、第２凹部１０内に位置している第２コンデンサ３は、電極３ａを有している。
【００３４】
絶縁基板１は、第１コンデンサ２の電極２ａを底面とする複数の第１ビアホール１１、および第２コンデンサ３の電極３ａを底面とする複数の第２ビアホール１２を有している。また、絶縁基板１は、上表面と下表面との間を貫通する複数のスルーホール１３を有している。
【００３５】
回路導体４は、絶縁基板１の上下表面、第１ビアホール１１、第２ビアホール１２、およびスルーホール１３内に位置している。第１ビアホール１１内の回路導体４は、第１コンデンサ２の電極２ａと接続している。第２ビアホール１２内の回路導体４は、第２コンデンサ３の電極３ａと接続している。また、スルーホール１３内の回路導体４は、絶縁基板１の上下表面の回路導体４同士を電気的に接続している。
【００３６】
第１パッド５は、絶縁基板１の最上面に位置する回路導体４の一部から成る。第１パッド５は、絶縁基板１の上表面に位置するソルダーレジスト層８に設けられた開口８ａ内に露出している。半導体素子７の電極７ａは、例えば半田バンプ１４を介して第１パッド５に接続している。
【００３７】
第２パッド６は、絶縁基板１の下表面に位置する回路導体４の一部から成る。第２パッド６は、絶縁基板１の下表面に位置するソルダーレジスト層８に設けられた開口８ｂ内に露出している。第２パッド６は、外部の電気基板（不図示）と接続される。さらに、絶縁基板１の下表面に位置するソルダーレジスト層８は、半導体素子７の直下に対応する領域に、開口８ｄを有している。回路導体４の一部が、第３パッド３１として開口８ｄ内に露出している。
【００３８】
第４コンデンサ３０は、例えば半田バンプ１４を介して第３パッド３１と接続されている。第４コンデンサ３０は、絶縁基板１の下表面において半導体素子７の直下に位置している。第４コンデンサ３０は、例えば積層セラミックコンデンサが挙げられる。第４コンデンサ３０の容量は、第１コンデンサ２の容量および第２コンデンサ３の容量よりも大きい。一例を挙げれば、第４コンデンサ３０の容量は、５０〜６０μＦ程度である。さらに、第４コンデンサ３０の内部インダクタンスは、第１コンデンサ２の内部インダクタンスよりも大きい。第４コンデンサ３０の内部インダクタンスは、第１コンデンサ２の内部インダクタンスの３〜８倍程度である。
【００３９】
ところで、第４コンデンサ３０は、第１パッド５に接続しており絶縁基板１の上下表面、スルーホール１３内、第１ビアホール１１内および第２ビアホール１２内の回路導体４、および第３パッド３１上の半田バンプ１４から成る第４の導体経路を介して半導体素子７に電気的に接続している。第１コンデンサ２は、第１パッド５に接続しており第１ビアホール１１内の回路導体４から成る第１の導体経路を介して半導体素子７に電気的に接続している。このように、第１の導体経路長が、第４の導体経路長よりも短いことから、第１の導体経路のインダクタンスは、第４の導体経路のインダクタンスよりも小さい。第１の導体経路のインダクタンスは、第４の導体経路のインダクタンスの１／４程度である。
【００４０】
このように、本開示に係る第３実施形態の半導体素子搭載基板Ｃによれば、第４コンデンサ３０の内部インダクタンスよりもさらに小さい内部インダクタンスを有する第１コンデンサ２を、第４の導体経路のインダクタンスよりも小さい第１の導体経路と接続することで、インダクタンス成分のより小さい経路を確保することができる。
【００４１】
さらに、第４の導体経路に接続される第４コンデンサ３０の容量を第１コンデンサ２の容量および第２コンデンサ３の容量よりも大きなものとすることにより、第１コンデンサ２の容量と第２コンデンサ３の容量と第４コンデンサ３０の容量との和を十分に大きなものとすることができる。これにより、第１コンデンサ２が、半導体素子７に電荷の供給を速やかに開始するとともに、第２コンデンサ３および第４コンデンサ３０が、半導体素子７に電荷を継続的により安定して供給することができる。その結果、電子機器を安定的に作動させることが可能な半導体素子搭載基板Ｃを提供することができる。
【００４２】
なお、本開示は、上述の実施形態例に限定されるものではなく、本開示の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態例においては、第１コンデンサ２、第２コンデンサ３、第４コンデンサ３０が、各々１個ずつ搭載されている例を示したが、各コンデンサの全てもしくはいずれかが複数のコンデンサにより構成されていても構わない。例えば、第１実施形態において、第１コンデンサ２の代わりに１μＦの容量を有するコンデンサを１５個、第２コンデンサ３の代わりに２．２μＦの容量を有するコンデンサを１５個用いても構わない。これにより、容量の調整を容易に行うことが可能になる。
【００４３】
また、例えば第２実施形態において、第３コンデンサ２０を複数層積層しても構わない。これにより、電荷の速やかな供給と電荷の安定的な供給とに有利になる。
【００４４】
また、上述の実施形態例においては、半導体素子搭載基板が、第１コンデンサ２および第２コンデンサ３の他に、第３コンデンサ２０あるいは第４コンデンサ３０のいずれか一つを備えている例を示したが、第３コンデンサおよび第４コンデンサの両方を備えていても構わない。これにより、半導体素子７への電荷の供給がより速やかに行えるとともに、より安定した電荷の供給を継続的に行うことができる。
【符号の説明】
【００４５】
１          絶縁基板
１ａ        コア用の絶縁層
１ｂ        ビルドアップ用の絶縁層
２          第１コンデンサ
３          第２コンデンサ
４          回路導体
５          第１パッド
７          半導体素子
９          第１凹部
１０        第２凹部
Ａ          半導体素子搭載基板
【図１】
2018160569.tif 000003
【図２】
2018160569.tif 000004
【図３】
2018160569.tif 000005