【事件の表示】
　特願２００６−１７７１３７「液晶表示装置用アレイ基板の製造方法液晶表示装置用アレイ基板の製造方法」拒絶査定不服審判事件〔平成１９年　４月１９日出願公開，特開２００７−１０３９１０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本件は，平成１８年６月２７日（優先権主張２００５年９月３０日，大韓民国）の出願であって，平成２３年３月２４日に手続補正がされ，同年６月２１日付けで拒絶査定がされ，これに対して同年９月２０日に審判請求がされるとともに，同日に手続補正がされ，その後，平成２４年３月２８日付けで審尋がされ，同年５月２３日に回答書が提出されたものである。
　
第２　補正の却下の決定
　
　［補正の却下の決定の結論］
　平成２３年９月２０日付けの手続補正（以下「本件補正」という。）を却下する。
　
　［理由］
１．補正の内容
　本件補正は，特許請求の範囲及び明細書の段落【００２３】を補正するものであって，特許請求の範囲については，本件補正の前後で以下のとおりである。
　
〈補正前〉
「　【請求項１】
　基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程と；
　第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層，及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする工程と，
　前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程と，
　第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程と，
　前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程と，
　前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，
　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と
　を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
　　【請求項２】
　前記ゲート絶縁膜上に，前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部，前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部，及び前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部を形成する工程をさらに含む
　ことを特徴とする請求項１記載の液晶表示装置用アレイ基板の製造方法。
　　【請求項３】
　前記第２半導体層，及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層をドーピングする工程は，
　　前記第２半導体層，及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を露出する第１フォトレジストパターンを形成する工程と，
　　前記第１フォトレジストパターンをドーピングマスクとして，高濃度ｎ型の不純物をドーピングする工程と，
　前記第１フォトレジストパターンを除去する工程とを含む
　ことを特徴とする請求項１記載の液晶表示装置用アレイ基板の製造方法。
　　【請求項４】
　前記基板上に，前記非表示領域，前記第３半導体層，前記第３ゲート電極，前記第３ソース電極，前記第３ドレイン電極，前記第４半導体層，前記ストレージ電極，前記ゲート配線及び前記データ配線に対応するブラックマトリックスを形成する工程をさらに含む
　ことを特徴とする請求項１記載の液晶表示装置用アレイ基板の製造方法。」
　
〈補正後〉
「　【請求項１】
　基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程と；
　前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程と，
　前記第１フォトレジストパターンを除去する工程と，
　前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程と，
　前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程と，
　前記第２フォトレジストパターンを除去する工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程と，
　前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程と，
　前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，
　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と
　でなることを特徴とする液晶表示装置用アレイ基板の製造方法。
　　【請求項２】
　前記ゲート絶縁膜上に，前記第１半導体層の端側に沿って前記第１ゲート電極から延長された第１突出部，前記第２半導体層の端側に沿って前記第２ゲート電極から延長された第２突出部，及び前記第３半導体層の端側に沿って前記第３ゲート電極から延長された第３突出部を形成する工程をさらに含む
　ことを特徴とする請求項１記載の液晶表示装置用アレイ基板の製造方法。
　　【請求項３】
　前記基板上に，前記非表示領域，前記第３半導体層，前記第３ゲート電極，前記第３ソース電極，前記第３ドレイン電極，前記第４半導体層，前記ストレージ電極，前記ゲート配線及び前記データ配線に対応するブラックマトリックスを形成する工程をさらに含む
　ことを特徴とする請求項１記載の液晶表示装置用アレイ基板の製造方法。」
　
２．補正事項の整理
　本件補正による特許請求の範囲についての補正を整理すると次のとおりとなる。
　
〈補正事項１〉
　補正前の請求項１の「第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層，及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする工程」を，補正後の請求項１の「前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程」とすること。
　
〈補正事項２〉
　補正前の請求項１に対して，補正後の請求項１の「前記第１フォトレジストパターンを除去する工程と，」を加入すること。
　
〈補正事項３〉
　補正前の請求項１の「第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする工程」を，補正後の請求項１の「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」とすること。
　
〈補正事項４〉
　補正前の請求項１に対して，補正後の請求項１の「前記第２フォトレジストパターンを除去する工程と，」を加入すること。
　
〈補正事項５〉
　補正前の請求項１の「前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする工程」を，補正後の請求項１の「前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程」とすること。
　
〈補正事項６〉
　補正前の請求項１の末尾の「を含むことを特徴とする液晶表示装置用アレイ基板の製造方法」を，補正後の請求項１の末尾の「でなることを特徴とする液晶表示装置用アレイ基板の製造方法」とすること。
　
〈補正事項７〉
　補正前の請求項３を削除するとともに，補正前の請求項４の項番を繰り上げて補正後の請求項３とすること。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
　
〈補正事項１について〉
　上記補正事項１のうち，補正前の請求項１に係る発明の発明特定事項と認められる「第１フォトレジストパターン」を「前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターン」とすることは，「第１フォトレジストパターン」について技術的に限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，上記補正事項１のうち，補正前の「ドーピングする工程」を補正後の「第１ドーピング工程」とすることは，補正前の請求項１に記載された複数の「ドーピングする工程」を区別するために，各「ドーピングする工程」に対して，補正後の請求項１において「第１」，「第２」及び「第３」を付したもののうちの一つであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該補正は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項２について〉
　上記補正事項２は，補正前において明示的に記載されていなかった「前記第１フォトレジストパターンを除去する工程」を，補正後には記載することで，請求項１に係る発明を明りょうにするものであるから，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３について〉
　上記補正事項３のうち，補正前の請求項１に係る発明の発明特定事項と認められる「第２フォトレジストパターン」を「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン」とすることは，「第２フォトレジストパターン」について技術的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，上記補正事項３のうち，補正前の「ドーピングする工程」を補正後の「第２ドーピング工程」とすることは，上記〈補正事項１について〉において述べたものと同様に，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項４について〉
　上記補正事項４は，補正前において明示的に記載されていなかった「前記第２フォトレジストパターンを除去する工程」を，補正後には記載するものであり，上記〈補正事項２について〉において述べたものと同様に，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　上記補正事項５は，補正前の「ドーピングする工程」を補正後の「第３ドーピング工程」とするものであり，上記〈補正事項１について〉において述べたものと同様に，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項６について〉
　上記補正事項６は，補正前の請求項１においては，補正前の請求項１に記載された各工程「を含むことを特徴とする液晶表示装置用アレイ基板の製造方法」であって，前記各工程以外の工程をも含む「液晶表示装置用アレイ基板の製造方法」をも包含していたところ，補正後の請求項１においては補正後の請求項１に記載された各工程「でなることを特徴とする液晶表示装置用アレイ基板の製造方法」として，補正後の請求項１に記載された各工程以外の工程を含む「液晶表示装置用アレイ基板の製造方法」は包含しないものとして，技術的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項７について〉
　上記補正事項７は，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　また，当該補正は，当初明細書等の記載の範囲内でなされたことは明らかであるから，特許法第１７条の２第３項に規定する要件を満たすものである。
　
　上記のとおり，本件補正は当初明細書等に記載した事項の範囲内においてなされ，特許法第１７条の２第３項に規定された要件を満たし，また特許法第１７条の２第４項に規定された要件を満たすものであるところ，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，補正後の請求項１に係る発明について検討する。
　
４．独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりものである。（再掲。以下「本願補正発明」という。）
　
「【請求項１】
　基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程と；
　前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程と，
　前記第１フォトレジストパターンを除去する工程と，
　前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程と，
　前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程と，
　前記第２フォトレジストパターンを除去する工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程と，
　前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程と，
　前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，
　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と
　でなることを特徴とする液晶表示装置用アレイ基板の製造方法。」
　
（２）刊行物に記載された発明
ア　特開平９−１７２１８３号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平９−１７２１８３号公報（以下「引用例１」という。）には，図１，２，７，８，１４，１６，２９及び３３とともに以下の記載がある。（下線は当審において付加。以下同様）
　
・「【０００１】
【発明の属する技術分野】本発明は異なる導電型薄膜トランジスタ（以下ＴＦＴと略省する。）やＴＦＴと容量素子とを備えるアクティブマトリクス基板等の半導体装置，及びその製造方法に関するもので有る。更に詳しくはこれら半導体装置の製造工程を簡略化しながら，ＴＦＴの電気的特性を最適化する為の技術に関するもので有る。」
　
・「【００１２】
【発明が解決しようとする課題】しかしながらアクティブマトリクス基板の製造コストはマスク形成工程の数と，不純物導入工程の数とに大きく支配される為，従来の様にＴＦＴの最適化を図ろうとすると製造工程数が大幅に増えてしまうと云う問題点が有る。例えば図３３（ａ）〜（ｆ）を参照して説明した製造方法の様にＬＤＤ  ＴＦＴにてＣＭＯＳ構成を成し，保持容量４０″も形成する場合には，ドナー又はアクセプター不純物を半導体膜に添加する為だけに５回のマスク形成工程と６回の不純物導入工程とが必要に成って居る。これが故アクティブマトリクス基板の製造コストが著しく増大するとの問題点が認められる。この問題点はアクティブマトリクス基板に限らず，導電型の異なるＴＦＴを有するその他の半導体装置やＴＦＴと容量素子の双方を有するその他の半導体装置でも同様に存在する。
【００１３】以上の問題点に鑑みて，本発明の課題は駆動回路内蔵のアクティブマトリクス基板の様に少なくともＴＦＴとこのＴＦＴと導電型の異なるＴＦＴ，或いは容量素子を備えた半導体装置に於いて，最小限の製造工程数によって各ＴＦＴの電気的特性を向上させた半導体装置とその製造方法，及びアクティブマトリクス基板を提供する事に有る。」
　
・「【００７９】
【発明の実施の形態】図面を参照して本発明の実施例を説明する。
尚以下に説明するいずれの実施例も本発明に係る半導体装置を液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板に適用した例で説明する
【００８０】各実施例はいずれも最小限の製造工程数によって，各ＴＦＴの電気的特性を向上させた半導体装置とその製造方法を開示するもので有るが，それらを分類するとすると，実施例１乃至２のグループと実施例３乃至１６のグループに大別出来る。
【００８１】実施例１乃至２は，請求項１乃至２６に係る発明に対応する。即ち同一基板上に第一導電型及び第二導電型のＴＦＴを有する構成をベースとして居る。これに対して実施例３乃至１６は請求項２７乃至４８に係る発明に対応する。即ち同一基板上にＴＦＴと容量素子とを有する構成をベースとして居る。」
　
・「【００８２】［実施例１］
（アクテティブマトリクス基板の構成）図１は，本発明に係る半導体装置を液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板に適用した時の構造を模式的に示す断面図で有る。
【００８３】図１に於いて，
アクティブマトリクス基板１の基体たる絶縁基板２の表面側には３つタイプのＴＦＴが形成され，その内，右側に表されているのは第一導電型の画素用ＴＦＴ１０（第一導電型ＴＦＴ）で有り，中央に表されているのは第一導電型の駆動回路用ＴＦＴ２０（第一導電型ＴＦＴ）で有り，左側に表されているのは第二導電型の駆動回路用ＴＦＴ３０′（第二導電型ＴＦＴ）で有る。これらのＴＦＴの内，第一導電型の駆動回路用ＴＦＴ２０と第二導電型の駆動回路用ＴＦＴ３０′は，ＣＭＯＳ回路として駆動回路のインバータなどを構成して居る
【００８４】
図２（ａ）に示す様に，液晶表示装置は，そのアクティブマトリクス基板上に信号線９０及び走査線９１で区画形成された画素領域を有し，そこには，画素用ＴＦＴ９２を介して画像信号が入力される液晶セルの液晶容量９４が存在する。又信号線９０に対しては，シフトレジスタ８４，レベルシフタ８５，ビデオライン８７，アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されて居る。走査線９１に対しては，シフトレジスタ８８及びレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されて居る。尚画素領域には前段の走査線との間に保持容量４０も形成されて居る。ここで，駆動回路用のＴＦＴは，シフトレジスタをはじめ，レベルシフタやアナログスイッチなどに用いられているが，シフトレジスタを例に説明する。シフトレジスタ８４，８８では，図２（ｂ）に２段のインバータを示す様に，第一導電型のＴＦＴｎ１，ｎ２と，第二導電型のＴＦＴｐ１，ｐ２とによって其々ＣＭＯＳ回路が構成されて居る。これらのＴＦＴの内，第一導電型のＴＦＴｎ１，ｎ２は，図１に示す第一導電型の駆動回路用ＴＦＴ２０に対応し，第二導電型のＴＦＴｐ１，ｐ２は，図１に示す第二導電型の駆動回路用ＴＦＴ３０′に対応し，画素用ＴＦＴ９２は，図１に示す第一導電型の画素用ＴＦＴ１０に対応する
　
・「【００９４】尚第一導電型の画素用ＴＦＴ１０，及び第一導電型の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１，１２，２１，２２に於いて，第一導電型の低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１を除く領域は不純物濃度が約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第一導電型の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２で有り，
これらの高濃度領域に対して，各ＴＦＴに対する信号線や画素電極などのソース・ドレイン電極１６，１７，２６，２７が，層間絶縁膜４のコンタクトホールを介して電気的に接続して居る
【００９５】又第二導電型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３１，３２において，オフセット領域３１１′，３２１′に隣接する部分は不純物濃度が約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第二導電型の高濃度ソース・ドレイン領域３１２，３２２で有り，
これらの高濃度領域に対して，信号線や画素電極などのソース・ドレイン電極３６，３７が層間絶縁膜４のコンタクトホールを介して電気的に接続して居る
　
・「【０１５７】［実施例３］
（アクティブマトリクス基板の構成）図７は，本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図，図８は，液晶表示装置の構成を模式的に示すブロック図で有る。
【０１５８】図７に於いて，本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では，その左側領域から右側領域に向かって駆動回路部，画素領域，及びこの画素領域内の保持容量形成領域を模式的に示す様に，第二導電型の駆動回路用ＴＦＴ３０，第一導電型の駆動回路用ＴＦＴ２０，第一導電型の画素用ＴＦＴ１０，及び保持容量４０が同一の絶縁基板２の上に形成されて居る。
【０１５９】本例では，図８に示す様に，画素領域には前段の走査線９１との間に保持容量４０が形成され，この保持容量４０は液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有して居る。この保持容量４０は，画素用ＴＦＴ１０を形成する為のシリコン膜Ｓ１と同時形成されたシリコン膜Ｓ２を導電化したものを下層側電極部４０ｃ（第一の電極部）とし，この下層側電極部４０ｃに対して前段の走査線９１から張り出した上層側電極部４５（第二の電極部）が重なった状態に有る。尚保持容量４０は，各画素領域に於いて前段の走査線９１との間に構成されているが，専用の容量線との間に構成される場合も有る。」
　
・「【０２６２】［実施例７］図１４は，本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。
【０２６３】図１４に於いて，本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１では，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び第二導電型の駆動回路用ＴＦＴ３０は，いずれもＬＤＤ構造を有し，いずれのＴＦＴに於いても，チャネル領域１３，２３，３３は，低濃度のボロンイオンによってチャネルドープしてある為，不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０２６４】本例では，保持容量４０の下層側電極部４０ｄ（第一の電極部）は，第一導電型の画素用ＴＦＴ１０，及び第一導電型の駆動回路用ＴＦＴ２０の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度第一導電型領域で有る。」
　
・「【０２８４】
尚表７に於いて，チャネルドープ工程を「Ｃ／Ｄ」，低濃度第一導電型不純物導入工程を「Ｎ
- 
」，高濃度第一導電型不純物導入工程を「Ｎ
+ 
」，低濃度第二導電型不純物導入工程を「Ｐ
- 
」，高濃度第二導電型不純物導入工程を「Ｐ
+ 
」，ゲート電極形成工程を「Ｇ」で略して工程順序を示す様に，ゲート電極１５，２５，３５，及び上層側電極４５を形成する前に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成する為の高濃度第一導電型不純物導入工程を行い，この工程を援用して，下層側電極部４０ｄを形成するのであれば，いずれの工程順序であってもよい
【０２８５】
【表７】
　
」
　
・「【０２８６】
［実施例８］本例のアクティブマトリクス基板の構造については実施例７と同じく図１４を参照して説明する
【０２８７】
図１４に於いて，本例のアクティブマトリクス基板１の特徴点は，実施例７に係る製造方法に比してマスク形成工程が１回少ない点にあり，その製造方法は以下に説明するとおりで有る
【０２８８】まず，図１６（ａ）に示す様に，
絶縁基板２の表面に島状のシリコン膜１０ａ，２０ａ，３０ａ，４０ａを形成した後（シリコン膜形成工程），ゲート絶縁膜１４，２４，３４，及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）
【０２８９】次に，
約１×１０
12
ｃｍ
-2
のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）
【０２９０】次に，図１６（ｂ）に示す様に，
第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に，後に形成するゲート電極１５，２５の形成予定領域を広めに覆うレジストマスク６０１を形成する（１回目のマスク形成工程）
【０２９１】続いて，
例えばリンイオン（第一導電型不純物／第一導電型不純物）を約１×１０
15
ｃｍ
-2
のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一導電型不純物導入工程）
【０２９２】
その結果，低濃度第二導電型のシリコン膜１０ａ，２０ａの内，リンイオンが打ち込まれた領域は，導電型が反転して不純物濃度が約１×１０
20
ｃｍ
-3
の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２となる。又低濃度第二導電型のシリコン膜４０ａも，導電型が反転して不純物濃度が約１×１０
20
ｃｍ
-3
の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に，レジストマスク６０１を除去する
【０２９３】次に，図１６（ｃ）に示す様に，
ゲート電極１５，２５，３５，及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する
【０２９４】次に，
第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する（２回目のマスク形成工程）
【０２９５】続いて，
ボロンイオンを約３×１０
13
ｃｍ
-2
のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）
【０２９６】
その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０
18
ｃｍ
-3
の低濃度第二導電型のソース・ドレイン領域３１，３２が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。しかる後に，レジストマスク６０２を除去する
【０２９７】次に，図１６（ｄ）に示す様に，
レジストマスクを形成する事なく，リンイオンを約１×１０
13
ｃｍ
-2
のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第一導電型不純物導入工程）
【０２９８】
その結果，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート電極１５，２５に対して自己整合的に不純物濃度が約０．９×１０
18
ｃｍ
-3
の低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１が形成される。尚不純物が導入されなかった部分がチャネル領域２３，３３となる。この様にして，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する
【０２９９】ここで，低濃度第二導電型のソース・ドレイン領域３１，３２にも，リンイオンが１×１０13ｃｍ-2のドーズ量でイオン注入されるが，この低濃度第二導電型のソース・ドレイン領域３１，３２の不純物濃度は，約３．１×１０18ｃｍ-3で有る。従って，低濃度第二導電型のソース・ドレイン領域３１，３２は，実質的にアクセプター型不純物濃度が約２．１×１０18ｃｍ-3に低濃度化するだけで有り，導電型は反転しない。
【０３００】次に，図１６（ｅ）に示す様に，
第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，ゲート電極３５を広めに覆うレジストマスク６０３を形成する（３回目のマスク形成工程）
【０３０１】続いて，
ボロンイオンを約１×１０
15
ｃｍ
-2
のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第二導電型不純物導入工程）
【０３０２】
その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０
20
ｃｍ
-3
の高濃度ソース・ドレイン領域３１２，３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０
18
ｃｍ
-3
の低濃度ソース・ドレイン領域３１１，３２１となる
【０３０３】
この様にして，第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に，レジストマスク６０３を除去する
【０３０４】以降，図１４に示す様に，
層間絶縁膜４を形成した後，活性化の為のアニールを行い，しかる後に，コンタクトホールを形成してソース・ドレイン電極１６，１７，２６，２７，３６，３７を形成すれば，レジストマスク６０１〜６０３を形成する為の３回のマスク形成工程と，５回の不純物導入工程によって，アクティブマトリクス基板１等の半導体装置を製造出来る
【０３０５】この様に，本例のアクティブマトリクス基板１の製造方法では，図１６（ｂ）に示した様に，ゲート電極１５，２５，３５，及び上層側電極４５を形成する前に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成する為の高濃度第一導電型不純物導入工程を行い，この工程を援用して下層側電極部４０ｄを形成して居る。従って，従来の製造方法に比較して，マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０３０６】しかも，低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１を形成する為の工程では，マスクを形成せずに，リンイオンの注入を行う。それ故，３回のマスク形成工程と５回の不純物導入工程によって，各ＴＦＴ及び保持容量４０を製造する事が出来る。
【０３０７】
尚実施例７と同様，ゲート電極１５，２５，３５，及び上層側電極４５を形成する前に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成する為の高濃度第一導電型不純物導入工程を行い，この工程を援用して，下層側電極部４０ｄを形成するのであれば，表７に示すいずれの工程順序であってもよい
　
　ここで，上記段落【０２８６】〜【０３０７】に記載された［実施例８］は，図１４に記載されたアクティブマトリクス基板１の製造方法であるところ，当該アクティブマトリクス基板１は，上記段落【０２６３】〜【０２６４】に記載されているように，「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び第二導電型の駆動回路用ＴＦＴ３０」とともに，保持容量４０を有するものである。そして，図１４に記載されたアクティブマトリクス基板１は，「第二導電型の駆動回路用ＴＦＴ３０，第一導電型の駆動回路用ＴＦＴ２０，第一導電型の画素用ＴＦＴ１０，及び保持容量４０が同一の絶縁基板２の上に形成されて居る」から，［実施例１］について上記段落【００８２】〜【００８４】とともに図２に示されたものと同じく，「駆動回路用のＴＦＴ」を「シフトレジスタをはじめ，レベルシフタやアナログスイッチなどに用い」て，「シフトレジスタ８４，レベルシフタ８５，ビデオライン８７，アナログスイッチ８６を備えるデータドライバ部８２」及び「シフトレジスタ８８及びレベルシフタ８９を備える走査ドライバ部８３」が構成され，さらに，「アクティブマトリクス基板上に信号線９０及び走査線９１で区画形成され」，「画素用ＴＦＴ」「を介して画像信号が入力される液晶セルの液晶容量９４が存在」し「保持容量４０も形成されて居る」画素領域を有するアクティブマトリクス部８１が構成されるものとすることは明らかである。
　
　［実施例８］について，上記段落【０２８８】〜【０３０４】の記載とともに図１６を参照すると，絶縁基板２の表面に形成された島状のシリコン膜１０ａ，２０ａ，３０ａ，４０ａは，それぞれ第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容量４０を形成するためのものであることがわかる。
　
　［実施例１］について上記段落【００９４】〜【００９５】には，「各ＴＦＴに対する
信号線や画素電極などのソース・ドレイン電極
　
　上記段落【０３０４】の記載とともに図１４を参照すると，各ソース・ドレイン電極３６，３７，２６，２７，１６，１７は，いずれも各ＴＦＴの高濃度ソース・ドレイン領域３１２，３２２，２１２，２２２，１１２，１２２に接続されていることがわかる。
　
　［実施例８］について，上記段落【０３０７】には，「尚実施例７と同様，ゲート電極１５，２５，３５，及び上層側電極４５を形成する前に，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２を形成する為の高濃度第一導電型不純物導入工程を行い，この工程を援用して，下層側電極部４０ｄを形成するのであれば，表７に示すいずれの工程順序であってもよい」と記載されているところ，実施例７に関して，上記段落【０２８４】〜【０２８５】において，表７の「５−０２」には，「Ｃ／Ｄ」「Ｎ＋」「Ｇ」「Ｐ−」「Ｐ＋」「Ｎ−」の工程順序，すなわち，「チャネルドープ工程」「高濃度第一導電型不純物導入工程」「ゲート電極形成工程」「低濃度第二導電型不純物導入工程」「高濃度第二導電型不純物導入工程」「低濃度第一導電型不純物導入工程」の工程順序で形成することが記載されているから，［実施例８］においても，これと同じ工程順序で形成しうることは明らかである。
　
　以上を総合し，［実施例８］において上記表７の「５−０２」の工程順序を採るものに注目すると，引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「同一の絶縁基板２の上に，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容量４０が形成されて，
　信号線９０及び走査線９１で区画形成され，第一導電型の画素用ＴＦＴ１０を介して画像信号が入力される液晶セルの液晶容量９４及び保持容量４０が存在する画素領域を有するアクティブマトリクス部８１，並びに，
　それぞれ第二導電型の駆動回路用ＴＦＴ３０及び第一導電型の駆動回路用ＴＦＴ２０を備えるデータドライバ部８２及び走査ドライバ部８３，
　が形成された，アクティブマトリクス基板１の形成方法であって，
　絶縁基板２の表面に，それぞれ第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容量４０を形成するためのものである島状のシリコン膜１０ａ，２０ａ，３０ａ及び４０ａを形成するシリコン膜形成工程，
　ゲート絶縁膜１４，２４，３４，及び誘電体膜４４を形成するゲート絶縁膜形成工程，
　約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドープを行なうチャネルドープ工程，
　第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０について後にそれぞれ形成するゲート電極１５，２５の形成予定領域を広めに覆うレジストマスク６０１を形成する１回目のマスク形成工程，
　レジストマスク６０１をマスクとして第一導電型不純物を約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜１０ａ，２０ａの内，リンイオンが打ち込まれた領域は，導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２となり，低濃度第二導電型のシリコン膜４０ａも，導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる高濃度第一導電型不純物導入工程，
　レジストマスク６０１を除去する工程，
　第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び第二導電型の駆動回路用ＴＦＴ３０それぞれのゲート電極１５，２５及び３５，並びに上層側電極部４５を形成するゲート電極形成工程，
　第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する２回目のマスク形成工程，
　ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，
　レジストマスク６０２を除去する工程，
　第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程，
　ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程，
　レジストマスク６０３を除去する工程，
　レジストマスクを形成する事なく，リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート電極１５，２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１が形成され，不純物が導入されなかった部分がチャネル領域２３，１３となり，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する低濃度第一導電型不純物導入工程，
　層間絶縁膜４を形成する工程，
　層間絶縁膜４を形成した後，活性化の為のアニールを行う工程，
　層間絶縁膜４に，各ＴＦＴの高濃度ソース・ドレイン領域３１２，３２２，２１２，２２２，１１２，１２２につながる各コンタクトホールを形成する工程，及び
　信号線や画素電極などとともに前記各コンタクトホールに各ソース・ドレイン電極３６，３７，２６，２７，１６，１７を形成する工程，
　からなるアクティブマトリクス基板１の形成方法。」
　
イ　特開２００４−３０３７９１号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である，特開２００４−３０３７９１号公報（以下「引用例２」という。）には，図１〜８及び図１７〜２２とともに以下の記載がある。
　
・「【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ構造及びその製造方法に関するものであり，特に平面ディスプレイ上に応用される軽ドーピングドレイン電極領域を備えた薄膜トランジスタ構造とその製造方法に関するものである。
【０００２】
【従来の技術】
従来の薄膜トランジスタ液晶ディスプレイの機能ブロックを図１５に示す。図１５から分るように，従来の薄膜トランジスタ液晶ディスプレイは主にアクティブマトリックス１０と駆動回路１１の２つの部分により構成されている。従来の非晶質シリコンの製造工程においては，まずアクティブマトリックス１０がガラス基板１の上に単独で形成され，別途集積回路の形式で形成された１つ又は複数の駆動回路１１が，外部結線１２によりアクティブマトリックス１０に接続されていた。
【０００３】
しかし，薄膜トランジスタ液晶ディスプレイの製造工程に低温多結晶シリコン技術が応用されるようになり，図１６に示すように，アクティブマトリックス１０と駆動回路１１が，同一の製造工程において同時にガラス基板１上に形成されるようになり，コスト削減が可能となった。
【０００４】
低温多結晶シリコン技術を応用した従来の薄膜トランジスタの製造方法，及び，その方法により完成されたアクティブマトリックス及び駆動回路の内部に位置する各種の薄膜トランジスタの構成について，図１７から図２２を参照しつつ説明する。
【０００５】
図１７は，低温環境下において，レーザ焼戻し方式によりガラス基板２上に形成された多結晶シリコン層２１の構造を示す。図１８は，Ｎチャネル２１２を形成するための，例えばホウ素イオン（Ｂ＋）によるイオン注入を示す。多結晶シリコン層２１のうち，Ｐチャネル薄膜トランジスタ２０Ｐ（図２２参照）となる領域２１１はフォトレジストにより形成されたマスク２２で保護されている。その後，図１９に示すように，イオン注入された領域２１２上に，フォトレジストによりゲート電極マスク２３が形成され，ゲート電極マスク２３により保護された状態で，例えば水素化リンイオン（ＰＨｘ＋）によりソース／ドレイン電極となる領域にイオン注入が実施され，Ｎチャネル薄膜トランジスタ２０Ｎ（図２２参照）のソース／ドレイン電極領域２４が形成される。
【０００６】
　（中略）
【０００８】
【発明が解決しようとする課題】
Ｎチャネル薄膜トランジスタ２０Ｎには，チャネル２１２が短縮されたために熱電子効果が発生する。そのため，上記従来例では，軽ドーピングドレイン電極構造２４１を増設することにより，熱電子効果により発生する影響を抑制し，エレメントの安定度の増加と漏れ電流の減少を図っている
　
・「【００２４】
図１は，第１の実施の形態に係る薄膜トランジスタ液晶ディスプレイの構成を示す断面図である。図１から明らかなように，アクティブマトリックス領域内と駆動回路領域内に，それぞれ構造が異なる２種類以上の薄膜トランジスタ３Ｎ，３Ｐ，３Ｎ’が形成されている。
【００２５】
　（中略）
【００３１】
図７は，Ｐチャネル領域４１１内にソース／ドレイン電極４４３を形成するための，例えば水素化ホウ素イオン（Ｂ２Ｈｘ＋）によるイオン注入（重ドーパントイオン注入）を示す。図７中，Ｎチャネル薄膜トランジスタ領域３Ｎ及び３Ｎ’はフォトレジストにより形成されたマスク（第４のマスク構造）４７で保護されている。図８は，マスク４７が除去された後，さらに保護層４８及び接触金属導線プラグ４９が形成されたパネル構造を示している。」
　
　ここで，上記段落【００２４】〜【００３１】の記載とともに図７及び図８を参照すると，Ｐチャネル薄膜トランジスタ３Ｐには低濃度イオン注入はなされず，「軽ドーピング」のソースドレイン構造が形成されておらず，ゲート電極４６３をマスクとした高濃度イオン注入のみでソースドレイン構造を形成する一方，Ｎチャネル薄膜トランジスタ３Ｎ及び３Ｎ’については低濃度イオン注入がなされ，「軽ドーピング」のソースドレイン構造が形成されていることが見て取れる。これは，上記段落【０００８】の記載から，「軽ドーピングドレイン電極構造」を設けるのは，Ｎチャネル薄膜トランジスタについては熱電子効果により発生する影響を抑制し，エレメントの安定度の増加と漏れ電流の減少を図る必要がある一方，Ｐチャネル薄膜トランジスタについてはその必要性がないためであることがわかる。
　
ウ　特開平５−２３５３６０号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平５−２３５３６０号公報（以下「引用例３」という。）には，図２及び図３とともに以下の記載がある。
　
・「【０００３】従来の液晶表示装置においては，デ−タ線も画素電極と同一の層間絶縁膜上に形成されて，その接続孔を介してソ−スに導通接続しているため，デ−タ線と画素電極とデ−タ線とが短絡しやすい構造である。（図２に従来の構造であるデ−タ線と画素電極が同一の層間絶縁膜上に形成されている場合の構造断面図を示す）従って，それらを絶縁分離しておくためには，画素電極の端部とデ−タ線との間に所定の間隔を確保する必要があり，その間隔に相当して，画素電極の形成領域が狭くなり，開口率が低減するという問題がある。この問題を解決する方法として，
デ−タ線と画素電極とを異なる絶縁膜上に形成すれば良い。これは，下層側層間絶縁膜の第１の接続孔を介して導通接続するデ−タ線と，下層側層間絶縁膜の第２の接続孔を介して導通接続する積み上げ電極層とを同一材料で形成し，この積み上げ電極層に上層層間絶縁膜の接続孔を介して端部がデ−タ線の上方に位置する画素電極が導通接続する構造である
　
　ここで，上記記載とともに図３を参照すると，下層側層間絶縁膜においてＴＦＴのソース・ドレインに通ずる接続孔に形成され，前記ソース・ドレインに接続される電極と，それらの上に形成された上層側層間絶縁膜において，前記ドレインに接続される電極に通ずる接続孔に形成され，当該電極に接続される画素電極が見て取れる。
　
（３）本願補正発明と引用発明との対比
　
・引用発明の「アクティブマトリクス基板１の形成方法」は，本願補正発明の「液晶表示装置用アレイ基板の製造方法」に相当する。
　
・引用発明においては，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び第二導電型の駆動回路用ＴＦＴ３０は，それぞれチャネル領域１３，２３，３３，当該各チャネル領域の両側面に低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１，３１１，３２１，及び当該各低濃度ソース・ドレイン領域の両外側面に高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２，３１２，３２２を有するように製造される。また，第一導電型の画素用ＴＦＴ１０及び保持容量４０は画素領域を有するアクティブマトリクス部８１に形成され，第一導電型の駆動回路用ＴＦＴ２０及び第二導電型の駆動回路用ＴＦＴ３０は，データドライバ部８２及び走査ドライバ部８３に形成されるから，引用発明の「データドライバ部８２及び走査ドライバ部８３」は，合わせて本願補正発明の「非表示領域」に相当し，引用発明の「アクティブマトリクス部８１」は本願補正発明の「表示領域」に相当し，従って，引用発明の「第一導電型の駆動回路用ＴＦＴ２０」，「第一導電型の画素用ＴＦＴ１０」，「及び保持容量４０を形成するためのものである島状のシリコン膜」「２０ａ」，「１０ａ」「及び４０ａ」は，それぞれ，本願補正発明の「基板の非表示領域に，」「アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層」，「前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層」に相当する。
　それゆえ，引用発明の「絶縁基板２の表面に，それぞれ第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，第二導電型の駆動回路用ＴＦＴ３０，及び保持容量４０を形成するためのものである島状のシリコン膜１０ａ，２０ａ，３０ａ及び４０ａを形成するシリコン膜形成工程」と，本願補正発明の「基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程」とは，「基板の非表示領域に，アクティブ領域及び前記アクティブ領域の
両側の
　
・引用発明の「ゲート絶縁膜１４，２４，３４，及び誘電体膜４４を形成するゲート絶縁膜形成工程」は，本願補正発明の「前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程」に相当する。
　
・引用発明においては，「低濃度第一導電型不純物導入工程」では「高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート電極１５，２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１が形成され，不純物が導入されなかった部分がチャネル領域２３，１３とな」るのであるから，それより前になされる「第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０について後にそれぞれ形成するゲート電極１５，２５の形成予定領域を広めに覆うレジストマスク６０１を形成する１回目のマスク形成工程」及び「レジストマスク６０１をマスクとして第一導電型不純物を約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜１０ａ，２０ａの内，リンイオンが打ち込まれた領域は，導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２となり，低濃度第二導電型のシリコン膜４０ａも，導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる高濃度第一導電型不純物導入工程」は，合わせて，本願補正発明の「前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程」に相当する。
　
・引用発明の「レジストマスク６０１を除去する工程」は，本願補正発明の「前記第１フォトレジストパターンを除去する工程」に相当する。
　
・引用発明の「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び第二導電型の駆動回路用ＴＦＴ３０それぞれのゲート電極１５，２５及び３５，並びに上層側電極部４５を形成するゲート電極形成工程」と，本願補正発明の「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程」とは，「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程」である点で共通する。
　
・引用発明の「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程」及び「ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」を合わせたものと，本願補正発明の「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」とは，「前記第１半導体層を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターンをドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」である点で共通する。
　
・引用発明の「レジストマスク６０３を除去する工程」は，本願補正発明の「前記第２フォトレジストパターンを除去する工程」に相当する。
　
・引用発明の「レジストマスクを形成する事なく，リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，高濃度ソース・ドレイン領域１１２，１２２，２１２，２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ，２０ａには，ゲート電極１５，２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１，１２１，２１１，２２１が形成され，不純物が導入されなかった部分がチャネル領域２３，１３となり，第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する低濃度第一導電型不純物導入工程」は，本願補正発明の「前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程」に相当する。
　
・引用発明の「層間絶縁膜４を形成する工程」及び「層間絶縁膜４に，各ＴＦＴの高濃度ソース・ドレイン領域３１２，３２２，２１２，２２２，１１２，１２２につながる各コンタクトホールを形成する工程」は，合わせて本願補正発明の「前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程」に相当する。
　
・引用発明の「走査線９１」及び「信号線９０」は，「画素領域」を「区画形成」するから，それぞれ本願補正発明の「画素領域を定義」する，「ゲート配線」及びゲート配線と交差する「データ配線」に相当する。
　それゆえ，引用発明の「信号線や画素電極などとともに前記各コンタクトホールに各ソース・ドレイン電極３６，３７，２６，２７，１６，１７を形成する工程」は，本願補正発明の「前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程」に相当する。
　
　従って，引用発明と本願補正発明は，次の点で一致する。
　
《一致点》
「基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程と；
　前記第1半導体層全部と前記第２及び第３半導体層のアクティブ領域と低濃度ドーピング領域を覆い前記第２及び第３半導体層のオーミックコンタクト領域及び前記第４半導体層全部を露出させる第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする第１ドーピング工程と，
　前記第１フォトレジストパターンを除去する工程と，
　前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程と，
　前記第１半導体層を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターンをドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程と，
　前記第２フォトレジストパターンを除去する工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする第３ドーピング工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程と，
　前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程と，
　を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。」
　
　一方，両者は，以下の各点で相違する。
　
《相違点１》
　本願補正発明においては，「アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層」が形成されるのに対して，引用発明においては，「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する２回目のマスク形成工程，　ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，　レジストマスク６０２を除去する工程，　第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程，　ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」を備えることから，駆動回路用ＴＦＴ３０についても，低濃度第二導電型のソース・ドレイン領域３１，３２及び高濃度ソース・ドレイン領域３１２，３２２が形成され，不純物が導入されなかった部分がチャネル領域３３となるものであり，本願補正発明の「アクティブ領域」に対応する引用発明の「チャネル領域３３」の両側面には低濃度ソース・ドレイン領域３１１，３２１が配され，その両外側面に本願補正発明の「オーミックコンタクト領域」に対応する「高濃度ソース・ドレイン領域３１２，３２２」が配されることとなることから，本願補正発明に係る「アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層」が形成されない点。
　
《相違点２》
　本願補正発明においては，「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程」を備えるのに対して，引用発明においては，完成品である「アクティブマトリクス基板１」は本願補正発明の「ゲート配線」に対応する「走査線９１」を備え，また，本願補正発明の「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程」に相当する工程を有するものの，当該工程において各電極を形成する「とともに，前記表示領域に，ゲート配線を形成する」構成を有することが明らかでない点。
　
《相違点３》
　本願補正発明においては，「前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，
　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と」を備えるが，引用発明においてはそのような工程を備えない点。
　
《相違点４》
　本願補正発明は，「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」を有するが，引用発明においては「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程」及び「ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」を備えることから，「前記第１半導体層を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターンをドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」に対応する構成を有するとはいえるものの，本願補正発明のように，前記第１半導体層に対する高濃度ｐ型の不純物のドーピングが，「前記第１半導体層全部を露出させて」「前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に」なされるものではない点。
　
《相違点５》
　本願補正発明は，本件補正後の請求項１に記載された各工程「でなることを特徴とする」製造方法であるのに対して，引用発明においては，前記請求項１に記載された各工程のいずれにも対応しない工程である，「約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドープを行なうチャネルドープ工程」，「ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，」「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程」，「ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」，「レジストマスク６０３を除去する工程」及び「層間絶縁膜４を形成した後，活性化の為のアニールを行う工程」を備えている点。
　
（４）当審の判断
　上記各相違点について検討する。
《相違点１について》
　引用発明においては，第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０及び第二導電型の駆動回路用ＴＦＴ３０の全てについて，それぞれチャネル領域の両側面に低濃度ソース・ドレイン領域及び当該各低濃度ソース・ドレイン領域の両外側面に高濃度ソース・ドレイン領域を有するように製造するものであり，そのために，「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する２回目のマスク形成工程，　ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，　レジストマスク６０２を除去する工程，　第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程，　ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」を備えるものである。
　一方，前記引用例２には，Ｎチャネル薄膜トランジスタについては熱電子効果により発生する影響を抑制し，エレメントの安定度の増加と漏れ電流の減少を図る必要がある一方，Ｐチャネル薄膜トランジスタについてはその必要性がないことから，Ｐチャネル薄膜トランジスタ３Ｐには低濃度イオン注入はなされず，Ｎチャネル薄膜トランジスタのみに「軽ドーピング」のソースドレイン構造を形成する技術が示されている。そして，エレメントの安定度の増加と漏れ電流の減少を図ること及び工程数の削減を図ることは，アクティブマトリクス基板に限らず，半導体装置における一般的課題であるから，引用発明におけるＮチャネル薄膜トランジスタである「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０」については，「軽ドーピング」のソース・ドレイン構造を形成する製造工程をそのままとし，Ｐチャネル薄膜トランジスタである「第二導電型の駆動回路用ＴＦＴ３０」については低濃度イオン注入を行わないで，高濃度イオン注入のみでソース・ドレイン領域を形成するようにすべく，相違点１に係る「アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層」を形成することは当業者が適宜になし得たことといえる。
　よって，相違点１は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
《相違点２について》
　引用発明においては，「第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程」において，本願補正発明の「ゲート配線」に対応する「走査線９１」をともに形成することは明らかではない。しかしながら，例えば，以下の周知例１にも示されているように，アクティブマトリクス基板の製造方法において，各薄膜トランジスタのゲート電極とともにゲート配線（引用発明における「走査線」に相当。）を形成することは，従来より周知の技術である。
　従って，引用発明において，当該周知技術を採用して，「第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成する工程」において「走査線９１」をともに形成して，相違点２に係る「前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程」を備えるようにすることは，当業者が適宜になし得たことである。
　よって，相違点２は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
周知例１：　特開２００５−２２３３４７号公報
　本願の優先権主張日前に日本国内において頒布された刊行物である，特開２００５−２２３３４７号公報には，図１，図２及び図５とともに以下の記載がある。
　
・「【００２６】
　図１において，アクティブマトリクス基板１０は，画素部１０ａと駆動回路部１０ｂ，１０ｃ（周辺回路部）とに区分されている。
画素部１０ａでは，図２に示すように，駆動回路部１０ｂ（走査線駆動回路）に接続された走査線（ゲート線）１１ａ，１１ｂ・・・（１１）と，駆動回路部１０ｃ（データ線駆動回路）に接続されたデータ線１２ａ，１２ｂ・・・（１２）とによって，画素領域１３が区画形成されている
　
・「【００３８】
　図５は，本例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【００３９】
　・・・（中略）・・・
【００４１】
　次にゲート絶縁膜１１４，１２４・１３４の表面（絶縁基板１０１の表面全体）に多結晶シリコン膜を形成した後に，それに高濃度の不純物を導入する。そして，不純物を導入した多結晶シリコン膜をフォトエッチング技術を用いてパタンニングしてゲート電極１１５，１２５，１３５を形成する。
ゲート電極１１５，１２５，１３５を形成するときには，同じ材料でゲート線も同時に形成する
　
《相違点３について》
　引用発明においては，層間絶縁膜４に形成されたコンタクトホールに，信号線や画素電極となる各ＴＦＴのソース・ドレイン電極が形成される。一方，前記引用例３には，デ−タ線も画素電極と同一の層間絶縁膜上に形成されて，その接続孔を介してソ−スに導通接続すると，デ−タ線と画素電極とデ−タ線とが短絡しやすい構造となるため，この問題を解決するために，ソース・ドレイン電極が形成される絶縁層とは異なる，さらに上の絶縁層上に画素電極を形成するべく，下層側層間絶縁膜においてＴＦＴのソース・ドレインに通ずる接続孔に前記ソース・ドレインに接続される電極を形成し，それらの上に形成された上層側層間絶縁膜において，前記ドレインに接続される電極に通ずる接続孔に当該電極に接続される画素電極を形成する技術が示されている。そして，引用発明において，デ−タ線と画素電極とデ−タ線とが短絡することを防ぐために，上記引用例３に記載された技術を適用して，相違点３に係る，「前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程」を備えるようにすることは，当業者が適宜になし得たことである。
　よって，相違点３は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
《相違点４について》
　前記《相違点１について》において述べたとおり，引用発明におけるＮチャネル薄膜トランジスタである「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０」については，「軽ドーピング」のソース・ドレイン構造を形成する製造工程をそのままとし，Ｐチャネル薄膜トランジスタである「第二導電型の駆動回路用ＴＦＴ３０」については低濃度イオン注入を行わないで，高濃度イオン注入のみでソース・ドレイン領域を形成することは，当業者が適宜になし得たことであるところ，引用発明において，高濃度イオン注入のみでソース・ドレイン領域を形成するにあたっては，前記引用例２に示されているように，ゲート電極をマスクとして高濃度イオン注入を行うべく，「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する２回目のマスク形成工程」に続いて，「ゲート電極３５に対して自己整合的に」ボロンイオンを高濃度で注入して「高濃度ソース・ドレイン領域」を形成すれば足りることは当業者に明らかなことである。また，当該「高濃度ソース・ドレイン領域」が本願補正発明の「オーミックコンタクト領域」となることも明らかである。したがって，このようにして，相違点４に係る，「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」を備えるようにすることは，《相違点１》に係る構成を備えるに伴い，当業者が当然になし得たことである。
　よって，相違点４は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
《相違点５について》
　前記《相違点４について》において述べたとおり，「ゲート電極３５に対して自己整合的に」ボロンイオンを高濃度で注入して「高濃度ソース・ドレイン領域」を形成して，「前記第１半導体層全部を露出させて前記第２ないし第４半導体層全部を覆う第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする第２ドーピング工程」を備えるようにすることは，《相違点１》に係る構成を備えるに伴い，当業者が当然になし得たことであるところ，当該工程を採ることに伴い，引用発明における，「ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のシリコン膜３０ａには，ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１，３２が形成され，不純物が導入されなかった部分がチャネル領域３３となる低濃度第二導電型不純物導入工程，」「第一導電型の画素用ＴＦＴ１０，第一導電型の駆動回路用ＴＦＴ２０，及び保持容量４０の形成領域を覆うと共に，第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５を広めに覆うレジストマスク６０３を形成する３回目のマスク形成工程」，「ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入し，その結果，低濃度第二導電型のソース・ドレイン領域３１，３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２，３２２が形成され，低濃度第二導電型のソース・ドレイン領域３１，３２の内，レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１，３２１となって，第二導電型の駆動回路用ＴＦＴ３０を形成する高濃度第二導電型不純物導入工程」及び「レジストマスク６０３を除去する工程」は不要なものとなることは明らかであるから，これらの工程を有さないものとすることは，当業者が当然になし得たことである。
　また，アクティブマトリクス回路を用いた液晶表示装置の基板について，各ＴＦＴを構成するシリコン膜に対してチャネルドープを行わずに製造することは，例えば以下の周知例２にも示されているように，従来より普通に行われていることである。そして，引用例１に記載された発明は，引用例１の段落【００１３】に記載されているとおり，「最小限の製造工程数によって各ＴＦＴの電気的特性を向上させた半導体装置とその製造方法，及びアクティブマトリクス基板を提供する」ことも課題としており，また，引用発明に係る［実施例８］については，チャネルドープ工程が必須のものである旨の記載も示唆も見いだせないので，引用発明において，より製造工程数を少なくすべく，「約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドープを行なうチャネルドープ工程」を有さないものとすることは当業者が適宜になし得たことである。
　
周知例２：　特開平９−１０５９５３号公報
　原査定の拒絶の理由に引用され，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平９−１０５９５３号公報には，図１とともに以下の記載がある。
・「【００３０】
【実施例】
〔実施例１〕以下に本発明におけるアクティブマトリクス回路を用いた液晶表示装置の基板の作製方法の説明を行う。以下，本実施例のモノリシック型アクティブマトリクス回路を得る制作工程について，図１を用いて説明する。この工程は低温ポリシリコンプロセスのものである。図１の左側に駆動回路のTFT の作製工程を，右側にアクティブマトリクス回路のTFT の作製工程をそれぞれ示す。まず，第一の絶縁基板としてガラス基板１０１の上に，下地酸化膜１０２として厚さ1000〜3000Åの酸化珪素膜を形成した。この酸化珪素膜の形成方法としては，酸素雰囲気中でのスパッタ法やプラズマCVD 法を用いればよい。
【００３１】その後，プラズマCVD 法やLPCVD 法によってアモルファスのシリコン膜を300〜1500Å，好ましくは500 〜1000Åに形成した。そして，500 ℃以上，好ましくは，500 〜600 ℃の温度で熱アニールを行い，シリコン膜を結晶化させた，もしくは，結晶性を高めた。熱アニールによって結晶化ののち，光（レーザーなど）アニールをおこなって，さらに結晶化を高めてもよい。また，熱アニールによる結晶化の際に特開平6-244103，同6-244104に記述されているように，ニッケル等のシリコンの結晶化を促進させる元素（触媒元素）を添加してもよい。
【００３２】次にシリコン膜をエッチングして，島上の駆動回路のTFT の活性層１０３（pチャネル型TFT 用），１０４（Ｎチャネル型TFT 用）とマトリクス回路のTFT （画素TFT)の活性層１０５を形成した。さらに，酸素雰囲気中でのスパッタ法によって厚さ500 〜2000Åの酸化珪素のゲート絶縁膜１０６を形成した。ゲート絶縁膜の形成方法としては，プラズマCVD 法を用いてもよい。プラズマCVD 法によって酸化珪素膜を形成する場合には，原料ガスとして，一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ2 ）とモノシラン（SiH4) を用いることが好ましかった。
【００３３】その後，厚さ2000〜6000Åのアルミニウムをスパッタ法によって基板全面に形成した。ここでアルミニウムはその後の熱プロセスによってヒロックが発生するのを防止するため，シリコンまたはスカンジウム，パラジウムなどを含有するものを用いてもよい。そしてこれをエッチングしてゲート電極１０７，１０８，１０９を形成する。（図１（Ａ））
次に，このアルミニウムを陽極酸化する。陽極酸化によってアルミニウムの表面は酸化アルミニウム１１０，１１１，１１２となり，絶縁物としての効果を有する様になる。（図１（Ｂ））
【００３４】次に，P チャネル型TFT の活性層を覆うフォトレジストのマスク１１３を形成する。そしてイオンドーピング法によってフォスフィンをドーピングガスとして燐を注入する。ドーズ量は1 ×1012〜5 ×1013原子/cm2とする。この結果として，強いN 型領域（ソース，ドレイン）１１４，１１５が形成される。（図１（Ｃ））
次に，Ｎチャネル型TFT の活性層および画素TFT の活性層を覆うフォトレジストのマスク１１６を形成する。そして再びイオンドーピング法によってジボラン（B2H6）をドーピングガスとしてホウ素を注入する。ドーズ量は5 ×1014〜8 ×1015原子/cm2とする。この結果として，P 型領域１１７）が形成される。以上のドーピングにより，強いN 型領域（ソース，ドレイン）１１４，１１５，強いP 型領域（ソース，ドレイン）１１７が形成される。（図１（Ｄ））」
　
　また，引用発明に係る「層間絶縁膜４を形成した後，活性化の為のアニールを行う工程」に関して，「活性化の為のアニールを行う工程」は，シリコン膜へのイオン注入による不純物導入に伴い，当該不純物の活性化のためのものであって，イオン注入による不純物導入に伴い，普通に行われるものであることは明らかである。それゆえ，引用発明における「層間絶縁膜４を形成した後，活性化の為のアニールを行う工程」は，実態としては，不純物導入工程と一体となって，本願補正発明に係る各「ドーピング工程」に対応するものともいえるから，当該工程を備える点は，格別な相違点ではない。仮にそうでないとしても，当該工程を行わないことは，当業者が適宜になし得たことである。
　よって，相違点５は，当業者が適宜になし得た事項の範囲内に含まれる程度のものである。
　
（５）小括
　以上のとおりであるから，本願補正発明は，周知技術を勘案することにより，引用発明，引用例２に記載された発明及び引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５．むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
　
１．本願発明
　平成２３年９月２０日になされた手続補正は上記のとおり却下されたので，本願の請求項１に係る発明は，平成２３年３月２４日になされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
「　【請求項１】
　基板の非表示領域に，アクティブ領域及び前記アクティブ領域の両側面のオーミックコンタクト領域が定義された第１半導体層，並びにアクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第２半導体層を形成するとともに，前記基板の表示領域に，アクティブ領域，前記アクティブ領域の両側面の低ドーピング領域，及び前記低ドーピング領域の両外側面のオーミックコンタクト領域が定義された第３半導体層，並びに第４半導体層を形成する工程と；
　第１フォトレジストパターンをドーピングマスクとして，前記第２半導体層，及び第３半導体層のオーミックコンタクト領域，並びに前記第４半導体層を高濃度ｎ型の不純物でドーピングする工程と，
　前記第１半導体層，第２半導体層，第３半導体層，及び第４半導体層が形成された基板上に，ゲート絶縁膜を形成する工程と，
　前記ゲート絶縁膜上に，前記第１半導体層，第２半導体層，及び第３半導体層のアクティブ領域に各々対応する第１ゲート電極，第２ゲート電極，及び第３ゲート電極，並びに前記第４半導体層に対応するストレージ電極を形成するとともに，前記表示領域に，ゲート配線を形成する工程と，
　第２フォトレジストパターン及び前記第１ゲート電極をドーピングマスクとして，前記第１半導体層のオーミックコンタクト領域に高濃度ｐ型の不純物をドーピングする工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極をドーピングマスクとして，前記第２半導体層，及び第３半導体層の低ドーピング領域に低濃度ｎ型の不純物をドーピングする工程と，
　前記第１ゲート電極，第２ゲート電極，第３ゲート電極，及びストレージ電極，並びに前記ゲート配線が形成された基板上に，前記第１半導体層を露出させる第１コンタクトホール，及び第２コンタクトホール，前記第２半導体層を露出させる第３コンタクトホール，及び第４コンタクトホール，並びに前記第３半導体層を露出させる第５コンタクトホール，及び第６コンタクトホールを含む層間絶縁膜を形成する工程と，
　前記層間絶縁膜上に，前記第１コンタクトホール，及び第２コンタクトホールを通じて前記第１半導体層と各々接触する第１ソース電極及び第１ドレイン電極，前記第３コンタクトホール，及び第４コンタクトホールを通じて前記第２半導体層と各々接触する第２ソース電極及び第２ドレイン電極，前記第５コンタクトホール，及び第６コンタクトホールを通じて前記第３半導体層と各々接触する第３ソース電極及び第３ドレイン電極，並びに前記表示領域に画素領域を定義し，前記ゲート配線と交差するデータ配線を形成する工程と，
　前記第１ソース電極，第２ソース電極，及び第３ソース電極，前記第１ドレイン電極，第２ドレイン電極，及び第３ドレイン電極並びに前記データ配線が形成された基板上に，前記第３ドレイン電極を露出させるドレインコンタクトホールを含む保護層を形成する工程と，
　前記保護層上に，前記ドレインコンタクトホールを通じて前記第３ドレイン電極と接触するように前記画素領域に位置する画素電極を形成する工程と
　を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。」
　
２．引用発明
　引用発明は，前記第２の４．「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３．対比・判断
　前記第２「１．本件補正の内容」〜第２「３．補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項１（本願発明）について前記〈補正事項１〉，〈補正事項３〉のうち「第２フォトレジストパターン」に関するもの，及び〈補正事項６〉に係る限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２の４．「（３）本願補正発明と引用発明との対比」〜第２の４．「（５）小括」において検討したとおり，周知技術を勘案して，引用発明，引用例２に記載された発明及び引用例３に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，周知技術を勘案して，引用発明，引用例２に記載された発明及び引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　よって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。