【事件の表示】
　特許第３２２６８３６号「液晶表示装置及びその製造方法」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３２２６８３６号の請求項１ないし３に係る特許を維持する。
【理　由】
【1】手続の経緯
　特許第3226836号の請求項1〜3に係る発明は、平成9年6月26日に出願され、平成13年8月31日にその設定登録がなされ、その後、佐藤勝明より特許異議申立がなされ、取消理由通知に対して意見書が提出されたものである。
　
【2】申立ての理由の概要
　特許異議申立人は、本件の請求項1〜3に係る特許発明は、以下の刊行物(甲第1〜2号証)に記載された発明に基づいて当業者が容易に発明できたものである旨主張している。
　
刊行物1: 特開平9-120083号公報
刊行物2: 特開平5-323374号公報
　
【3】本件の発明
　本件の請求項1〜3に係る発明(以下、請求項順に、「本件発明1」〜「本件発明3」という。)は、特許第3226836号の明細書の特許請求の範囲に記載された以下のとおりものと認められる。
　「【請求項1】 ガラス基板上に順次形成されたゲート電極とゲート絶縁膜とチャネル層とコンタクト層とソース・ドレイン電極とパッシベーション膜からなる薄膜トランジスタと、前記パッシベーション膜上に設けられ、且つパッシベーション膜に設けられたスルーホールを介し前記ソース電極と電気的に接続された画素電極とがマトリクス状に配置され、各画素電極に対向して前記ゲート電極と同層で前記ガラス基板上に形成された蓄積容量電極とを有する液晶表示装置において、前記蓄積容量電極上の少なくとも一部の領域の、前記ゲート絶縁膜と一体的に形成された絶縁膜上に、前記パッシベーション膜に設けられたスルーホールを介し前記画素電極と電気的に接続された金属膜からなる補助電極を設けたことを特徴とする液晶表示装置。
【請求項2】 補助電極がソース・ドレイン電極と同じ金属膜から形成されている請求項1記載の液晶表示装置。
【請求項3】 ガラス基板上に第1導電膜からなるゲート電極および蓄積容量電極を形成したのち、全面にゲート絶縁膜と容量絶縁膜となる第1絶縁膜を形成する工程と、この第1絶縁膜上に真性半導体膜とn型半導体膜を順次形成したのちパターニングしチャネル層とコンタクト層を形成する工程と、前記コンタクト層上を含む所定の領域に第2導電膜からなるソース・ドレイン電極を形成したのち全面にパッシベーション膜を形成する工程と、このパッシベーション膜にスルーホールを形成したのち全面に透明導電膜を設け、パターニングし前記スルーホールを介して前記ソース電極に接続する画素電極を形成する工程とを有する液晶表示装置の製造方法において、前記蓄積容量電極上の前記第1絶縁膜上に前記ソース・ドレイン電極の形成と同一工程で補助電極を設け、さらにこの補助電極上のパッシベーション膜に前記スルーホールの形成と同一工程で補助電極と前記画素電極とを接続するためのスルーホールを形成することを特徴とする液晶表示装置の製造方法。」
　
【4】刊行物の記載
【4-1】刊行物1: 特開平9-120083号公報
　刊行物1の段落【0029】〜【0034】及び第1図(a)〜(e)には、「【0029】【発明の実施の形態】実施の形態1.図1は本発明の実施の形態1として、液晶駆動回路としてのTFTの所定箇所を示した断面図である。まず、図1(a)において、導電層が透明ガラス基板1上に形成されてパターン化され、ゲート電極2、ストレージキャパシタ電極2D、ゲートパッド2Cが同じ材料で形成される。ゲート電極2は、電圧を印加することにより、完成されたTFT装置内の活性層を駆動するために使用される。
【0030】次に、図1(b)に示されるように、窒化膜または酸化膜のようなゲート絶縁膜(絶縁層)3が、ゲート電極2を電気的に絶縁するために基板の全面上に形成される。次に、半導体活性層(半導体層)4がゲート電極2の絶縁膜3上に形成される。半導体活性層4は好ましくは、化学蒸気堆積(CVD)処理によって形成されたアモルファスシリコン層で形成される。次に、半導体活性層4と形成されたソースとドレイン間の接触抵抗を低減するために、不純物がドープされた半導体層5がアモルファスシリコン層4上に、オーミック接触層として形成される。不純物がドープされた半導体層5とアモルファスシリコン層4は所定の活性層パターンに従ってエッチングされる。
【0031】次に、図1(c)に示されるように、ソース電極7とドレイン電極8を形成するための導電層は、導電材料をスパッタした後、パターニングすることにより基板上に形成される。マスクとしてソースとドレイン電極を使用することにより、不純物がドープされた半導体層5の部分が露出され、エッチングされる。ソース電極7はこうしてトランジスタ領域の部分を形成し、ゲート絶縁膜上でソースパッド7Aとして作用する。この結果、同じ導電層がTFTのソース配線とソース電極の部分を構成する。
【0032】次に、図1(d)に示されるように、パッシベーション層9、例えば窒化膜はCVD処理によって基板の全面上に形成される。次に、パッシベーション層9の所定の部分とゲート絶縁膜3が選択的にエッチングされ、第1、第2、第3コンタクトホール20、30、40が形成され、これによって、ゲート絶縁膜3上のソースパッド7Aの所定領域、ドレイン電極8の所定領域、そしてゲートパッド2Cの所定領域が露出される。パッド7Aと2Cの露出は外部との電気接続に使用される。
【0033】次に、図1(e)に示されるように、インジウムすず酸化(ITO)層が次にスパッタリングまたはCVD処理によって基板上に形成され、画素電極6を形成するために所定のパターンに従ってエッチングされる。さらに、図1(e)に示されるように、画素電極6がドレイン電極8の上部に接続される。同時に、ITOパターン6Bがゲートパッド2C上に形成される。また、ITOパターン6Aがソースパッド2A上に形成される。このソースパッド2AはLCDのデータ電極の部分をなす。こうして、ゲートパッド2C、層6B、6A、ソースパッド7Aを含む電気コンタクトまたは配線構造を有する本発明に係る液晶駆動回路(TFT)が完成される。
【0034】上述したように、画素電極6はパッシベーション層9の工程後に形成され、従来とは対照的に、ソース/ドレイン形成工程またはパッド工程後に形成される。こうして、パッシベーション層9がソース/ドレイン形成材料と画素電極との間に設けられ、これによりこれら層の絶縁と短絡防止が効果的になされる。」と記載されている。
　
【4-2】刊行物2: 特開平5-323374号公報
　刊行物2の段落【0003】には、「【0003】【従来の技術】アクティブマトリックス駆動方式による液晶表示パネルはドット表示を行う個々の画素に対してマトリックス状に薄膜トランジスタ(TFT)を配置し、薄膜トランジスタがオンした時に画素電極と液晶を挟んだ対向電極間に電圧が印加され、各画素に蓄積容量によるメモリ機能を持たせて1フィールド走査期間の間電荷を保持してコントラストよく多ラインの画像表示を可能としている。」と記載され、
　段落【0043】〜【0045】及び図2には、「【0043】図2は本発明の別の実施例による薄膜トランジスタマトリックス装置の断面構造を示す。薄膜トランジスタ領域については図1と同様であり説明は省く。また、蓄積容量領域については、透明ガラス基板10上にゲート電極11と同一材料(AlとTiによる2層構造)で蓄積容量電極21(図3の平面図のC1に相当する)が形成されている。
【0044】また、薄膜トランジスタのゲート絶縁膜12と同一層(SiO2 とSiNの2層構造)で蓄積電極21の上に蓄積容量用絶縁膜22が形成されている。ここまでは図1のものと同様である。
【0045】さらに、蓄積容量用絶縁膜22の上に薄膜トランジスタのコンタクト用半導体層15と同一層でn+ 型a-Si層25が形成され、AlとTiによる2層構造のソース・ドレイン電極層16,17と同一層でAlとTiによる2層構造の金属膜層26が形成され、その上に画素電極18が覆うよう形成されている。」と記載され、
　段落【0050】〜【0079】及び図11〜図16には、「【0050】ガラス基板10を250°Cに加熱し、真空容器内を圧力約0.005torrのAr(アルゴン)ガス雰囲気とし、対向ターゲットスパッタリング法により蒸着源のAlをスパッタして図4に示すように基板10の表面にAl層111を約500Åの膜厚で形成する。なお、ガラス基板10の表面上に予めアルミナ膜を形成しておけば、Al層とのなじみが向上する。
【0051】次に、Al層111の上にゲート電極、ゲートバスラインGB1,GB2と蓄積容量電極21(C1)のパターンでレジスト膜101と102とを形成する。次に、これらレジスト膜101、102をマスクとして燐酸系エッチャントでAl層111をエッチングし、Alパターンを得る。レジスト膜101,102を除去した後、図5に示すようにゲート電極11と蓄積容量電極21の第1層目となるAl層111を覆ってその上にスパッタリング等によりTi層112を約800Åの厚みで成膜する。
【0052】さらにその上にゲート電極11と蓄積容量電極21のパターンのレジスト膜103、104を形成する。たとえば、ホトレジスト層を塗布し、Alのバスラインを完全に覆うように露光する。
【0053】この後、レジスト膜103,104をマスクとし、BCl3 +Cl2 混合ガスをエッチングガスとしてリアクティブイオンエッチングを行い、マスクパターン以外のTi層112を除去して図6に示すようなAlとTiによる2層構造のゲート電極11と蓄積容量電極21とを形成する。
【0054】次に、図7に示すように、P(プラズマ)-CVD法によりゲート絶縁膜としてSiO2 膜121、SiN膜122を積層し、さらに動作半導体膜としてa-Si膜131を、保護膜としてSiN膜141を連続堆積する。以後、SiO2膜121とSiN膜122との2層構造をゲート絶縁膜12及び蓄積容量用絶縁膜22として表す。
【0055】さらに、図7のSiN膜141の上にチャネル領域を画定するパターンのレジスト膜105と、蓄積容量電極21上に蓄積容量絶縁膜の保護層を画定するパターンのレジスト膜106とを同時に形成する。
【0056】これらのレジスト膜105、106は一旦ガラス基板10側から裏面露光することによってゲート電極11、蓄積容量電極21と自己整合したパターンを露光し、次に表面側からゲートバスラインとその周囲数μm幅程度の領域を露光することによって作成する。このようにして、レジスト膜105、106はゲート電極11、蓄積容量電極21と重なるように自己整合的に形成される。
【0057】この後、レジスト膜105,106をマスクとしてフッ酸系エッチャントを使用してマスク以外のSiN膜141をエッチングして除去し、図8のように薄膜トランジスタのチャネル保護膜14と蓄積容量電極の保護膜24とを残す。
【0058】さらに、レジスト膜105、106を剥離した後、フッ酸系エッチャントでスライトエッチングしてSiN保護膜14,24の表面の酸化膜を除去して清浄面を出す。
【0059】このエッチング工程において、蓄積容量電極21上の蓄積容量用絶縁膜22は、a-Si層131のみでなく、SiN膜24、レジスト膜106に覆われており、たとえこれらの層の一部にピンホールが存在していてもエッチャントによって侵食されることは少ない。
【0060】次に、そして図9に示すように、PH3 をドープしたSiH4 のP-CVD法によりn+ 型a-Si膜115を形成し、次に薄膜トランジスタのソース・ドレイン電極となるべきTi膜161とAl膜162とをスパッタ法により成膜する。
【0061】この後の工程におけるエッチング処理においても、蓄積容量絶縁膜22はその上のa-Si膜115と保護膜24とによっても保護されているので、加速イオンやエッチャントによるダメージから保護される。
【0062】続いて、ソース電極16とドレイン電極17の電極形成用パターンのレジスト膜107をAl膜162の上に形成し、これをマスクとしてマスク以外のAl膜162を燐酸系エッチャントでエッチングして除去する。
【0063】さらにAl膜の下のTi膜161とn+ 型a-Si膜115及びa-Si膜131をBCl3 +Cl2 混合ガスをエッチングガスとしてリアクティブイオンエッチングを行って除去すると、図10に示すような構造を得る。
【0064】この工程では蓄積容量電極21上のAl膜162上にはレジストが形成されないために図10に示すように蓄積容量部にはSiN保護膜24が露出し、薄膜トランジスタの部分ではAlとTiによる2層構造のソース電極16とドレイン電極17が形成され、ゲート絶縁膜12は(蓄積容量用絶縁膜22)全
面に残ることになる。なお、ソース電極16とドレイン電極17はともにTi膜161とAl膜162の2層構造である。
【0065】次いで、図1に示すようにドレイン電極17とコンタクトをとってITOによる画素電極18を形成し、ゲート端子部のゲート絶縁膜をケミカルドライエッチングにより除去する。この後、P-CVD法により保護膜19として薄膜トランジスタ領域を覆うようにSiN膜をマスクデポして図1の薄膜トランジスタマトリックス装置が完成する。
【0066】次に、図2の薄膜トランジスタマトリックス装置の製造方法について説明する。図2の構成を製造する製造方法の前半の工程は図1の構成の製造方法で説明した図4の工程から図7のレジスト膜を形成する前のSiN膜141の成膜工程までと同じである。従って、本構造方法の説明は図6の製造工程以降の後半の製造工程について図11から図16を参照して説明する。
【0067】図11に示すように、P-CVD法によりゲート電極11を被い基板10全面にゲート絶縁膜12及び蓄積容量用絶縁膜22としてSiO2 膜121、SiN膜122からなる2層を、さらに動作半導体膜としてa-Si膜131を、保護膜としてSiN膜141を連続堆積した後、さらに、SiN膜141の上にチャネル領域を画定するパターンのレジスト膜105を形成する。
【0068】レジスト膜105は、前述の製造方法同様、裏面からの自己整合露光と表面からの輪郭露光によって作成し、ゲートバスラインから数ミクロンのギャップを有し、ゲート電極11に重なるように自己整合によりパターニングされたものである。なお、図1の構成の場合(図7)と異なるのは、レジスト膜は蓄積容量部(図11右側)のSiN膜141上には形成されない事である。
【0069】この後、レジスト膜105をマスクとしてフッ酸系エッチャントを使用してマスク以外のSiN膜141をエッチングして除去して図12のように薄膜トランジスタのチャネル保護膜14を形成する。
【0070】このエッチングにおいては、蓄積容量電極21上の蓄積容量用絶縁膜22は、a-Si膜131のみによって覆われており、a-Si膜131にピンホールがあるとエッチャントによって侵食される危険性がある。但し、この危険性は従来の技術と同様である。
【0071】ただし、以後の工程では常に蓄積容量用絶縁膜22の上には別の膜たとえばa-Si膜23が形成されているので、エッチング処理における加速イオンやエッチャントによるダメージから蓄積容量用絶縁膜22を保護することができる。
【0072】次に、レジスト膜105を剥離した後、フッ酸系エッチャントでスライトエッチングしてSiN保護膜14の表面の酸化膜を除去して清浄面を出す。そして図13に示すように、PH3 をドープしたSiH4 のP-CVD法によりn+ 型a-Si膜115を形成する。
【0073】このn+ 型a-Si膜115からa-Si膜131に不純物が拡散すれば、蓄積容量絶縁膜22の上には導電体が配置されることになる。引き続き薄膜トランジスタのソース電極、ドレイン電極となるべきTi膜161をスパッタ法により成膜する。
【0074】続いて、図14に示すように、ソース電極16とドレイン電極17の電極形成用パターンのレジスト膜108ならびに蓄積容量電極21上部の画素電極との交差部(図3のハッチング領域)を覆うレジスト膜109をTi膜161の上に形成し、これをマスクとしてマスク以外のTi膜161とn+ 型a-Si膜115、a-Si層131をBCl3 +Cl2 混合ガスをエッチングガスとしてリアクティブイオンエッチングを行って除去する。
【0075】この後、レジスト膜108、109を除去し、図15で示すように、Al膜162をスパッタ法により成膜し、続いてソース・ドレイン電極のパターンのレジスト膜110を形成する。なお、蓄積容量部にはレジスト膜は形成されない。
【0076】以後の工程においても蓄積容量用絶縁膜22の上にはa-Si膜23、n+ 型a-Si膜115、Ti膜161が覆っており、エッチング処理におけるエッチャントによるダメージから蓄積容量用絶縁膜22を保護することができる。
【0077】次に、図16で示すように、レジスト膜110をマスクとしてAl膜162を燐酸系エッチャントでエッチングしてソース電極16とドレイン電極17を形成し、蓄積容量部のAl膜162も除去する。
【0078】この工程では蓄積容量電極21上の絶縁膜22の上には、a-Si層23、n+ 型a-Si膜25、残ったTi膜161による金属膜26が形成され、ゲート絶縁膜12と蓄積容量用絶縁膜22は全面に残ることになる。
【0079】次いで、図2に示すようにドレイン電極17とコンタクトをとってITOによる画素電極18を形成し、ゲート端子部のゲート絶縁膜をケミカルドライエッチングにより除去する。この後、P-CVD法によりSiN膜を保護膜19として薄膜トランジスタ領域を覆うようにマスクデポして図2の薄膜トランジスタマトリックス装置が完成する。」と記載され、
　図1に関して段落【0050】〜【0055】には、
「【0050】ガラス基板10を250°Cに加熱し、真空容器内を圧力約0.005torrのAr(アルゴン)ガス雰囲気とし、対向ターゲットスパッタリング法により蒸着源のAlをスパッタして図4に示すように基板10の表面にAl層111を約500Åの膜厚で形成する。なお、ガラス基板10の表面上に予めアルミナ膜を形成しておけば、Al層とのなじみが向上する。
【0051】次に、Al層111の上にゲート電極、ゲートバスラインGB1,GB2と蓄積容量電極21(C1)のパターンでレジスト膜101と102とを形成する。次に、これらレジスト膜101、102をマスクとして燐酸系エッチャントでAl層111をエッチングし、Alパターンを得る。レジスト膜101,102を除去した後、図5に示すようにゲート電極11と蓄積容量電極21の第1層目となるAl層111を覆ってその上にスパッタリング等によりTi層112を約800Åの厚みで成膜する。
【0052】さらにその上にゲート電極11と蓄積容量電極21のパターンのレジスト膜103、104を形成する。たとえば、ホトレジスト層を塗布し、Alのバスラインを完全に覆うように露光する。
【0053】この後、レジスト膜103,104をマスクとし、BCl3 +Cl2 混合ガスをエッチングガスとしてリアクティブイオンエッチングを行い、マスクパターン以外のTi層112を除去して図6に示すようなAlとTiによる2層構造のゲート電極11と蓄積容量電極21とを形成する。
【0054】次に、図7に示すように、P(プラズマ)-CVD法によりゲート絶縁膜としてSiO2 膜121、SiN膜122を積層し、さらに動作半導体膜としてa-Si膜131を、保護膜としてSiN膜141を連続堆積する。以後、SiO2膜121とSiN膜122との2層構造をゲート絶縁膜12及び蓄積容量用絶縁膜22として表す。
【0055】さらに、図7のSiN膜141の上にチャネル領域を画定するパターンのレジスト膜105と、蓄積容量電極21上に蓄積容量絶縁膜の保護層を画定するパターンのレジスト膜106とを同時に形成する。」と記載されている。
　
【5】対比・判断
【5-1】本件発明1
　刊行物1に記載された発明は液晶表示装置に関し、その「ストレージキャパシタ電極」、「半導体活性層4」、「オーミック接触層」、「TFT」、「コンタクトホール」及び「パッシベーション層」は、本件発明1の「蓄積容量電極」、「チャネル層」、「コンタクト層」、「薄膜トランジスタ」、「スルーホール」及び「パッシベーション膜」に相当する。
　よって、本件発明1と刊行物1に記載された発明とは、「ガラス基板上に順次形成されたゲート電極とゲート絶縁膜とチャネル層とコンタクト層とソース・ドレイン電極とパッシベーション膜からなる薄膜トランジスタと、前記パッシベーション膜上に設けられ、且つパッシベーション膜に設けられたスルーホールを介し前記ソース電極と電気的に接続された画素電極とがマトリクス状に配置され、各画素電極に対向して前記ゲート電極と同層で前記ガラス基板上に形成された蓄積容量電極とを有する液晶表示装置」の点で一致し、本件発明1は、蓄積容量電極上の少なくとも一部の領域の、ゲート絶縁膜と一体的に形成された絶縁膜上に、前記パッシベーション膜に設けられたスルーホールを介し前記画素電極と電気的に接続された金属膜からなる補助電極を設け」ているのに対して、刊行物1に記載された発明は、蓄積容量電極上の少なくとも一部の領域の、前記ゲート絶縁膜とパッシベーション膜上に、パッシベーション膜にスルーホールを形成することなく画素電極を設けている点で相違する。
　
　そこで、上記相違を検討するに、刊行物2には、蓄積容量電極上の少なくとも一部の領域の、ゲート絶縁膜と一体的に形成された絶縁膜上に、本件発明1の補助電極に対応する、金属膜26を設け、当該金属膜26を画素電極と電気的に接続した蓄積容量の構造が示されている。
　しかし、上記刊行物2のものは、パッシベーション膜を有するものではなく、絶縁膜状にパッシベーション膜が存在するときの、技術的課題を解決する技術事項を何ら開示も示唆もするものではない。これに対して、本件発明1は、刊行物1に示されるような、絶縁膜状にパッシベーション膜が存在するものにおいて、刊行物1の構成に伴う蓄積容量の減少の抑制を目的とするものであり、そしてその目的のために採用したパッシベーション膜のスルーホールを形成する際に生じる虞のある膜厚変動を金属膜からなる補助電極により抑制するものである。
　このような本件発明1の構成とその作用効果についての知見はいずれの刊行物にも記載されておらず、当業者が容易に想到できたものとは認められない。
　よって、本件発明1は刊行物1、2に記載された発明から当業者が容易に発明できたものとすることはできない。
　
　
【5-2】本件発明2
　本件発明2は、本件発明1のすべての構成を、その構成として含むものである。
　従って、本件発明2と刊行物1に記載された発明とを対比すると、「【5-1】」で述べた相違が存在する。
　よって、本件発明2は、「【5-1】」で述べた理由によって、刊行物1、2に記載された発明に基づいて当業者が容易に発明できたものとすることはできない。
　
【5-3】本件発明3
　刊行物1に記載された発明は液晶表示装置の製造方法に関し、その「ストレージキャパシタ電極」、「半導体活性層4」、「オーミック接触層」、「コンタクトホール」及び「パッシベーション層」は、本件発明3の「蓄積容量電極」、「チャネル層」、「コンタクト層」、「スルーホール」及び「パッシベーション膜」に相当する。
　また、刊行物1に記載された発明の「半導体活性層4と形成されたソースとドレイン間の接触抵抗を低減するために、不純物がドープされた半導体層5がアモルファスシリコン層4上に、オーミック接触層として形成」(【0030】)する工程は、本件発明3の「真性半導体膜とn型半導体膜を順次形成したのちパターニングしチャネル層とコンタクト層を形成する」工程に相当する。
　よって、本件発明3と刊行物1に記載された発明とは、「ガラス基板上に第1導電膜からなるゲート電極および蓄積容量電極を形成したのち、全面にゲート絶縁膜と容量絶縁膜となる第1絶縁膜を形成する工程と、この第1絶縁膜上に真性半導体膜とn型半導体膜を順次形成したのちパターニングしチャネル層とコンタクト層を形成する工程と、前記コンタクト層上を含む所定の領域に第2導電膜からなるソース・ドレイン電極を形成したのち全面にパッシベーション膜を形成する工程と、このパッシベーション膜にスルーホールを形成したのち全面に透明導電膜を設け、パターニングし前記スルーホールを介して前記ソース電極に接続する画素電極を形成する工程とを有する液晶表示装置の製造方法。」の点で一致し、本件発明3は、蓄積容量電極上の第1絶縁膜上に前記ソース・ドレイン電極の形成と同一工程で補助電極を設け、さらにこの補助電極上のパッシベーション膜に前記スルーホールの形成と同一工程で補助電極と前記画素電極とを接続するためのスルーホールを形成するのに対して、刊行物1に記載された発明は、「蓄積容量電極上の少なくとも一部の領域の、前記ゲート絶縁膜とパッシベーション膜上に、パッシベーション膜にスルーホールを形成することなく画素電極を形成している点で相違する。
　そこで、上記相違を検討するに、刊行物2には、蓄積容量電極上の少なくとも一部の領域の、ゲート絶縁膜と一体的に形成された絶縁膜上に、本件発明1の補助電極に対応する、金属膜26を設け、当該金属膜26を画素電極と電気的に接続する蓄積容量の製造工程が示されている。
　しかし、上記刊行物2のものは、パッシベーション膜を有するものではなく、絶縁膜状にパッシベーション膜が存在するときの、技術的課題を解決する技術事項を何ら開示も示唆もするものではない。これに対して、本件発明3は、刊行物1に示されるような、絶縁膜状にパッシベーション膜が存在するものにおいて、刊行物1の構成に伴う蓄積容量の減少の抑制を目的とするものであり、そしてその目的ために採用したパッシベーション膜のスルーホールの形成によって生じる虞のある膜厚変動を金属膜からなる補助電極により抑制するものである。
　このような本件発明3の工程とその作用効果についての知見はいずれの刊行物にも記載されておらず、当業者が容易に想到できたものとは認められない。
　よって、本件発明3は刊行物1、2に記載された発明から当業者が容易に発明できたものとすることはできない。
　
【6】むすび
　以上のとおりであるから、特許異議申立の理由及び証拠方法によっては、本件の請求項1〜3に係る発明の特許を取り消すことはできない。
　また、他に本件の請求項1〜3に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年１２月１６日（２００２．１２．１６）