【事件の表示】
　特願２００６−５３７６０５「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成１８年　４月　６日国際公開、ＷＯ２００６／０３５５０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１６年９月２９日を国際出願日とする出願であって、平成２３年７月２９日付けの拒絶理由通知に対して、同年１０月３１日に意見書及び手続補正書が提出され、平成２４年２月２７日付けの拒絶査定に対して、同年７月５日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、同年１１月１９日付けの審尋に対して、平成２５年２月５日に回答書が提出され、その後、平成２５年３月１３日付けの拒絶理由通知に対して同年５月２３日に意見書及び手続補正書が提出された。
　
第２　本願発明に対する判断
１　本願発明
　本願の請求項１〜８に係る発明は、平成２５年５月２３日に提出された手続補正書による補正（以下「本件補正」という）により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、本件補正後の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　素子分離用の第１の溝と、
　前記第１の溝よりも浅くビットライン形成用の第２の溝と、
　前記第２の溝に前記ビットラインが埋め込まれた埋め込みビットライン構造と、を有し、
　前記ビットラインが内部に埋め込まれた前記第２の溝の内面に不純物拡散層を備え、
　前記第１の溝内に絶縁膜を埋め込む一方で、前記第２の溝内に導電体膜を埋め込み、
　前記第２の溝の側壁に形成された不純物拡散層中の不純物濃度は、前記第２の溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である、
半導体装置。」
　
　
２　引用例の表示
　引用例１：特開２００３−１３３４４７号公報
　引用例２：特開平４−２０９５７３号公報
　
３　引用例１の記載、引用発明、と引用例２の記載
（１）引用例１の記載
　本願の出願前に日本国内において頒布され、平成２５年３月１３日付けの拒絶理由通知書において引用例１として引用された刊行物である、特開２００３−１３３４４７号公報（以下「引用例１」という。）には、「フラットセル構造のマスクロム製造方法」（発明の名称）に関して、図１及び図１３〜１７とともに次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
＜発明の属する技術分野＞
ａ．「【０００１】
【発明の属する技術分野】本発明はマスクロム製造方法に関するものであり、より詳細にはフラットセル構造を有するマスクロム製造方法に関するものである。」
　
＜従来技術＞
ｂ．「【０００４】図１は典型的なフラットセル構造のマスクロムのレイアウト図であり、ここで、
図面符号Aはフラットセルアレイの領域、Bは周辺回路の領域
【０００５】
所定間隔離隔された数個のBN+(Buried N+)拡散層１２とワードライン１４がフラットセルアレイの領域Aに互いに交差するように各々ロー及びコラム方向に配置されている。
、前記BN+拡散層１２はビットライン用の接合とセルトランジスタのソース／ドレイン領域で使用される。
【０００６】このようなフラットセル構造のマスクロムにおいて、メモリセルアレイの領域でのセル間の分離はLOCOSまたはSTI工程による素子分離膜の代りにメモリセルアレイの領域全体を囲む形態の素子分離膜によりなされる。また、セルトランジスタのソース／ドレイン領域はBN+拡散層１２でなされるためにお互い分離されず、これによって、前記BN+拡散層１２へのコンタクトはメモリセルアレイの領域内には存在せずに周辺回路の領域に存在するようになる。」
　
＜発明の実施の形態＞
ｃ．「【００３３】図１０は本発明によるフラットセル構造のマスクロム製造方法を説明するための流れ図である。図に示すように、本発明の方法は、図２に示された従来の方法と比較すると、素子分離及びBN+拡散層の形成工程(Ｓ４０）が同時に進行される。すなわち、本発明の方法は周辺回路の領域に対するSTI工程及びフラットセルアレイの領域に対するBN+拡散層の形成工程を個別的に遂行せずに同時に進行する。これによって、本発明の方法は、単位工程数を減らすことができ、また、酸化膜に対するCMP工程時にフラットセルアレイの領域で酸化膜が過小練磨されたり、周辺回路の領域で酸化膜が過度練磨されたりする現象を防止することができる。
【００３４】一方、本発明の方法において、素子分離及びBN+拡散層の形成工程(Ｓ４０)を除外した残りの工程、すなわち、ウェル工程(Ｓ４２)、ゲート酸化膜形成のための熱酸化工程(Ｓ４３)、ゲート形成のための導電膜蒸着及び蝕刻工程(Ｓ４４)、セル分離のためのイオン注入工程(Ｓ４５)及びソース／ドレイン形成のための高濃度イオン注入工程(Ｓ４６）は、図に示すように従来のそれらと同一に進行される。ここで、前記素子分離及びBN+拡散層の形成工程(Ｓ４０)とウェル工程(Ｓ４２)は反対の順序で進行され得る。」
ｄ．「【００３７】図１３を参照すると、第１感光膜は除去される。
基板５０への反対導電型の不純物が、イオン注入バリヤとして第１及び第２マスクパターン５２a、５２bを利用して露出された基板部分内に高濃度でイオン注入され、この結果、BN+イオン注入領域５４が形成される。
前記BN+イオン注入領域５４の深さは、以後に周辺回路の領域(B)に形成されるトレンチの深さを超過しないようにする。
【００３８】図１４を参照すると、第２感光膜５５が前記第１及び第２マスクパターン５２a,５２bと露出された基板部分の上に塗布され、その次に、前記第２感光膜５５はフラットセルアレイの領域(A)上のみに残留されるように露光及び現像される。
周辺回路の領域(B）の露出された基板部分が第２マスクパターン５２bを蝕刻バリヤで利用して所定深さだけ蝕刻され、これによりトレンチ５６が形成される。
【００３９】図１５を参照すると、残留された第２感光膜は除去される。
熱酸化工程が前記基板結果物に対して遂行され、この結果、BN+イオン注入された不純物がアクティブされてフラットセルアレイの領域(A)にBN+拡散層５４aが形成され
周辺回路の領域(B）のトレンチ５６及び第２マスクパターン５２bの表面上に５０〜４００Åの厚さで線型酸化膜５７が形成される。
酸化膜５９が前記周辺回路の領域(B）のトレンチ５６を埋めたてするように基板５０の前領域上に蒸着される
【００４０】図１６を参照すると、酸化膜５９及び線型酸化膜５７が、第１及び第２マスクパターン５２a、５２bが露出される時までCMP工程を通じて練磨される。（途中省略）
【００４１】図１７を参照すると、
トレンチ型の素子分離膜５９aが、
周辺回路の領域(B)に形成される。
フラットセルアレイの領域(A）の基板部分にはBN+拡散層５４a及びバリヤ酸化膜５８が提供され、周辺回路の領域(B）の基板部分にはトレンチ型の素子分離膜５９aが提供される。
　
ｅ．摘記した上記ｄ．には、周辺回路領域Ｂには、基板が所定深さだけ蝕刻されたトレンチ５６内に、熱酸化工程により線型酸化膜５７が形成され、酸化膜５９で埋めたてられることにより、トレンチ型の素子分離膜５９ａが形成されることが記載されている。
　
ｆ．摘記した上記ｄ．には、フラットセルアレイ領域Ａには、基板とは反対導電型の不純物が基板にイオン注入され、上記熱酸化工程によって上記不純物がアクティブされることにより、ＢＮ+拡散層５４ａが形成されることが記載されている。
　
ｇ．摘記した上記ｄ．には、ＢＮ+イオン注入領域５４の深さは、周辺回路領域Ｂのトレンチの深さを超過しないような深さとすることが記載されている。また、図１７から、ＢＮ+イオン注入領域５４がアクティブされたＢＮ+拡散層５４ａについても、周辺回路の領域Ｂに形成されるトレンチ（または、該トレンチ内のトレンチ型素子分離膜５９ａ）の深さを超過しないような深さとなっていることが見て取れる。
　
ｈ．摘記した上記ｂ．には、典型的なフラットセル構造のマスクロムのレイアウト図である図１に関して、マスクロムにはフラットセルアレイ領域Ａと周辺回路領域Ｂが含まれており、フラットセルアレイ領域Ａには、ワードライン１４と交差するように所定間隔離隔された数個のＢＮ+拡散層１２が形成されており、前記ＢＮ+拡散層１２はセルトランジスタのビットラインとして、また、セルトランジスタのソース／ドレイン領域として使用されることが記載されている。
　ここで、上記図１のレイアウト図は、従来の技術の欄で説明されているものではあるが、摘記した上記ｃ．の段落【００３３】に記載されているように、引用例１の実施の形態の製造方法は、従来の製造方法を改良したものであり、また、いずれの製造方法によっても、図９と図１７に示される同様の構造が得られることから、実施の形態の製造方法を採用した場合にも、従来の製造方法を採用した場合と同様の、図１のレイアウト図を有するマスクロムが製造されることは明らかである。
　したがって、引用例１の実施の形態において形成された、ＢＮ+イオン注入領域５４は、図１のレイアウト図に記載されたＢＮ+拡散層１２と同様に、セルトランジスタのビットラインとして、また、セルトランジスタのソース／ドレイン領域として機能するものと認められる。
　
（２）引用発明
　上記（１）のａ．〜ｈ．を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
【引用発明】
「周辺回路領域Ｂに形成された、トレンチ型素子分離膜５９ａが形成されたトレンチ５６と、
　フラットセルアレイ領域Ａに形成された、前記トレンチ５６の深さを超過しないような深さとされた、ビットラインとして使用されるＢＮ+拡散層５４ａと、を有し、
　前記ＢＮ+拡散層５４ａは、基板と反対導電型の不純物が注入された領域であり、
　前記トレンチ型素子分離膜５９ａは、前記トレンチ５６内に酸化膜５９を埋め込むことにより形成された、
　マスクロム。」
　
（３）引用例２の記載
　本願の出願前に日本国内において頒布され、平成２５年３月１３日付けの拒絶理由通知書において引用例２として引用された刊行物である、特開平４−２０９５７３号公報（特に、明細書誤載につき全文訂正され平成６年１２月２日に公開された公報。以下「引用例２」という。）には、「半導体装置、半導体メモリおよびその製造方法」（発明の名称）に関して、図１〜図４とともに次の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、半導体基板にソース、ドレイン領域およびこれらの領域間に挟まれたチャネル領域上に絶縁膜を介してゲート電極を設けたＭＯＳ型トランジスタを備えた半導体装置のソース領域の構造およびその製造方法に関するものである。」
ｂ．「【０００４】
ＥＰＲＯＭセルアレイを例にとり、図４の模式平面図を参照する。
図のように、ｐ形シリコン半導体基板１上にスタックト型ゲート電極１５を備えたメモリセルが多数接続されている。各セルのソース領域（拡散層）１０は、１本の拡散層（共通ソース拡散層という）からなり、ソースラインとして存在している。
ｃ．「【０００６】
【発明が解決しようとする課題】前述のように、
半導体装置の微細化が進むにつれて半導体装置内のトランジスタの実効チャネル長が短くなり、それを防ぐために、ソース領域などの拡散層を浅くすればその抵抗が大きくなってしまうという問題があった。
【０００７】本発明は、このような事情によって成されたものであり、
トランジスタの実効チャネル長を短くしなくてもソース拡散層の抵抗を小さくすることができる構造の半導体装置およびその製造方法を提供するものである。
ｄ．「【００１２】
【作用】
半導体基板のソース領域が形成される部分に溝部を形成し、その溝部の底面には接合の深い拡散層を形成して抵抗を下げると同時に側面部は接合を浅くしているので、実効チャネル長が必要以上に短くなることを防止することができる。ソース領域の溝部側面に不純物濃度の低い領域が付加されていても、この領域は殆どショートチャネル効果などに影響を与えないので、この作用効果は変わらない。また、溝部に埋め込まれる導電層は、ソース拡散層の抵抗を下げることができる。
ｅ．「【００１３】
【実施例】以下、本発明の実施例について図面を参照して説明する。
実施例１
図１は、本実施例に係る半導体装置およびその製造工程を示す断面図であり、図４は、その半導体装置の部分平面図である。
半導体装置としては、ＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭなどスタックトゲート構造を有するものについて説明する。図１（ａ）は、半導体装置の断面図である。この図は、図４のＡ−Ａ’部分の断面図を示している。半導体基板１として、例えば、ｐ形シリコンを用いる。半導体基板１の表面領域には、ｎ形拡散層６、１０が形成されている。拡散層６がドレイン領域であり、拡散層１０がソース領域として用いられる。
ソース領域は、２つのスタックトゲート構造に挟まれており、この領域には溝部９が形成されている。ソース領域は、この溝部９の底部と側面に形成されており、底部には不純物濃度が高く深いｎ形拡散層７、側面には、ｎ形拡散層７の溝部表面からの深さｘより薄い、溝部表面からの深さｙのｎ形拡散層８がそれぞれ形成されている。
【００１４】
このような構成にすれば、チャネル領域におけるソース領域は、ｎ形拡散層８であり、この拡散層は、所定の薄さで形成されるので実効チャネル長を必要以上に短くするようなことはない。一方、ソース領域全体の抵抗は、半導体基板の溝部の底部に形成された低抵抗のｎ形拡散層７によって低抵抗が維持されている。実施例におけるｎ形拡散層７のシート抵抗は、５０Ω／□程度であり、ｎ形拡散層８は、１５０Ω／□程度である。
溝部底部のｎ形拡散層７の深さは、所望の抵抗によって決められ、およそ０．１μｍ以上の値を取ることができる。溝部の深さは、側面に形成されたｎ形拡散層８の長さに相当するものであり、あまり深くすると抵抗の増大を招くので好ましくなく、０．１〜０．３μｍ程度が適当である。
【００１５】この半導体装置を形成するプロセスとしては、種々考えられるが、その一例を、図１（ｂ）〜（ｃ）を参照して説明する。まず、ｐ形シリコン半導体基板１上に、酸化シリコンからなるゲート絶縁膜２、４を介してフローティングゲート３およびコントロールゲート５を既存の技術を用いて形成する。ついで、フローティングゲート３とその上の絶縁膜を介して形成されているコントロールゲート５の一端に、自己整合的に溝部９を形成する。勿論、自己整合法を利用する必要はなく、ゲート端からある程度離れた位置に溝が形成されていても良い。ついで、半導体基板１の溝部９にたいして垂直にＡｓを、例えば、５×１０１５ｃｍ−２、６０ＫｅＶでイオン注入する（図１（ｂ））。ついで、半導体基板を９００℃、６０分程度で加熱酸化をして注入されたＡｓイオンを拡散して、深く抵抗の低いｎ形拡散層７を形成する。この拡散層のシート抵抗は、５０Ω／□程度である。次に、溝部の側面からＡｓを、例えば、３０ＫｅＶ、１×１０１５ｃｍ−２でイオン注入する。垂直に対しておよそ０〜６０°の範囲の角度でイオン注入を行うが、この実施例では入射角度１５°で行う。その後の熱処理工程は、前の熱処理より低温、短時間に抑制して側面部の拡散領域を大きくしないようにしてｎ形拡散層８を形成する。本発明のような構造を用いずにソース接合を単に浅くすると、ソースラインの抵抗は約１５０Ω／□以上となってしまうが、本発明では、約５０Ω／□のｎ形拡散層７が存在するので抵抗を低く下げることができる。」
ｆ．「【００１６】実施例２
次に、図２（ａ）、（ｂ）を参照して本発明の実施例２を説明する。ここでは、
溝部９に導電層を設けてソース領域のシート抵抗を小さくすることを特徴としている。図２（ａ）は、導電層としてタングステン２１を埋めこんだ例である。
ｇ．「【００２６】以上のように実施例では、半導体基板としてｐ形シリコンを用いたが、これに限定されず、ｎ形でもよく、他の半導体例えば、Ｇｅ、ＩｎＰ、ＧａＡｓなど既存のものに適用することは当然可能である。また、
本発明は、ＥＰＲＯＭやＥＥＰＲＯＭのような不揮発性メモリ以外にもソース抵抗が低くくしかも短チヤネル効果を抑制することが期待されるデバイスには適用可能であることは勿論である。
　
ｈ．摘記した上記ｅ．には、実施例１として、スタックトゲートを有するＥＥＰＲＯＭ等の半導体装置のソース領域の構造であって、スタックトゲート構造に挟まれた領域の基板に形成された深さが０．１〜０．３μｍ程度の溝部９と、溝部９の底部に形成され、不純物濃度が高く、溝部表面からの深さがｘであり、シート抵抗が５０Ω／□程度であるｎ形拡散層７と、溝部９の側面に形成され、溝部表面からの深さｙが深さｘよりも薄く、シート抵抗が１５０Ω／□程度であるｎ形拡散層８からなるソース領域が記載されている。そして、上記シート抵抗の値から、ｎ形拡散層８の不純物濃度が、ｎ形拡散層７の不純物濃度よりも低くなっていることは明らかである。また、摘記した上記ｅ．の段落【００１４】には、ｎ形拡散層７の深さは、あまり深くして抵抗の増大を招くと好ましくないので、０．１〜０．３μｍ程度が適当であることも記載されている。
　
ｉ．摘記した上記ｆ．には、実施例２として、溝部９を、タングステン等の高融点金属２１等の導電層で埋め込むことにより、ソース領域のシート抵抗を小さくすることが記載されている。
　
ｊ．摘記した上記ｆ．を参照すると、図２（ａ）から、溝部底部に深いソース拡散層７が形成され、溝部側面に浅いソース拡散層８が形成された溝部９において、タングステン等の高融点金属２１からなる導電層を埋め込むことによって、ソース領域が形成されていることが、見て取れる。 
　そして、実施例２が記載された図２（ａ）と、実施例１が記載された図１（ａ）とは、同じ構成は同じ符号で表されているものと認められるので、図２（ａ）に記載された、上記深いソース拡散層７及び浅いソース拡散層８は、それぞれ、実施例１の不純物濃度が高いｎ形拡散層７及び不純物濃度が低いｎ形拡散層８に相当するものであり、実施例２は、実施例１とは溝部９を導電層２１で埋め込んだ点においてのみ相違している。
　
ｋ．摘記した上記ｂ．を参照すると、平面図である図４と、そのＡ−Ａ’部分の断面図である図１（ａ）から、実施例１において、２つのドレイン領域６、６の間に形成されたソース領域１０は、相互に隣接して配置された複数のメモリセル間で連続している「共通ソース拡散層」又は「ソースライン」として形成されていることが、見て取れる。
　また、実施例２の平面図は記載されていないが、実施例２は、実施例１において溝部９に導電層２１を設けた点においてのみ相違することは、上記ｊ．において述べたとおりであるから、実施例２のソース領域も実施例１と同様に、複数のメモリセル間で連続して形成されているものと認められる。
　
ｌ．引用例２の記載事項
　上記ａ．〜ｋ．を総合すると、引用例２には、実施例２である、ソース抵抗が低くしかも短チヤネル効果を抑制することが期待される、ＥＥＰＲＯＭ等の半導体装置のソース領域の構造として、次の発明（以下「引用発明２」という。）が記載されている。
　
「基板に、複数のメモリセル間で連続して共通に形成された溝部９と、前記溝部９の底部に形成された不純物濃度が高いｎ形拡散層７と、前記溝部９の側面に形成された不純物濃度が低いｎ形拡散層８と、前記溝部９内に埋め込まれた導電層２１からなるソース領域の構造。」
　
４　本願発明と引用発明との対比
（１）次に、本願発明と引用発明を対比する。
ア．引用発明の「トレンチ型素子分離膜５９ａが形成されたトレンチ５６」は、本願発明の「素子分離用」の「第１の溝」に相当している。
　
イ．引用発明の「前記トレンチ５６内に酸化膜５９を埋め込むこと」は、本願発明の「前記第１の溝内に絶縁膜を埋め込む」ことに相当している。
　
ウ．引用発明の「基板と反対導電型の不純物が注入された領域」である「ビットラインとして機能するＢＮ+拡散層５４ａ」と、本願発明の「前記第２の溝に前記ビットラインが埋め込まれた埋め込みビットライン構造とを有し、前記ビットラインが内部に埋め込まれた前記第２の溝の内面に不純物拡散層を備え」とは、「不純物拡散層を備えたビットライン構造」である点で一致している。
　
エ．引用発明の「前記トレンチ５６の深さを超過しないような深さとされた、ビットラインとして機能するＢＮ+拡散層５４ａ」と、本願発明の「前記第１の溝よりも浅くビットライン形成用の第２の溝」とは、上記ウ．で指摘した、引用発明と本願発明に共通している「不純物拡散層を備えたビットライン構造」を、上記ア．で指摘した、本願発明の「第１の溝」よりも浅く、形成する点で一致している。
　
オ．引用発明の「マスクロム」は、本願発明の「半導体装置」に相当している。
　
（２）以上を総合すると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「素子分離用の第１の溝と、
　前記第１の溝よりも浅く形成されたビットライン構造であって、不純物拡散層を備えたビットライン構造を備え、
　前記第１の溝内に絶縁膜を埋め込む、
　半導体装置。」
　
《相違点１》
「前記第１の溝よりも浅く形成されたビットライン構造」が、本願発明では「第２の溝」であるのに対して、引用発明では「ＢＮ+拡散層５４ａ」である点。
　
《相違点２》
「不純物拡散層をそなえたビットライン構造」が、本願発明では「ビットライン形成用の第２の溝と、
　前記第２の溝に前記ビットラインが埋め込まれた埋め込みビットライン構造とを有し、
　前記ビットラインが内部に埋め込まれた前記第２の溝の内面に不純物拡散層を備え」ており、さらに、「前記第２の溝内に導電体膜を埋め込み、
　前記第２の溝の側壁に形成された不純物拡散層中の不純物濃度は、前記第２の溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である」のに対して、引用発明は「基板と反対導電型の不純物が注入された領域」である「ビットラインとして機能するＢＮ+拡散層５４ａ」である点。
　
５　相違点１、２についての判断
（１）相違点２について
　初めに、相違点２について検討する。
　上記３（３）ｃ．で摘記した引用例２の段落【０００６】〜【０００７】に記載されているように、ＭＯＳ型トランジスタを備えた半導体装置において、微細化を進めると短チャネル効果が発生するが、この短チャネル効果を抑制するために、ソース領域などの拡散層を浅く形成しようとすると、ソース拡散層のシート抵抗は増大してしまうという課題がある。そこで、引用例２においては、このような課題を解決するためのソース領域の構造として、上記引用発明２が提案されている。
　一方、半導体装置の微細化を図ることは、半導体技術分野における当業者が常に念頭においている課題であるとともに、引用発明における「ビットラインとして機能するＢＮ+拡散層５４ａ」は、上記３（１）ｈ．において確認したように、引用発明のマスクロムにおいてソース領域として機能する領域でもあるから、引用発明において微細化を進めると、ソース領域として機能するＢＮ+拡散層５４ａのシート抵抗が増大するという課題が発生することは、当業者であれば直ちに察知し得たことである。
　したがって、引用発明のマスクロムにおいて、微細化を進めるにあたって発生する上記課題を解決するために、「基板と反対導電型の不純物が注入された領域」である「ビットラインとして使用されるＢＮ+拡散層５４ａ」に代えて、引用発明２の「ソース領域の構造」、すなわち、「基板に、複数のメモリセル間で連続して共通に形成された溝部９と、前記溝部９の底部に形成された不純物濃度が高いｎ形拡散層７と、前記溝部９の側面に形成された不純物濃度が低いｎ形拡散層８と、前記溝部９内に埋め込まれた導電層２１からなるソース領域の構造」を採用することは当業者が容易になし得たことである。
　ここで、引用発明２の「複数のメモリセル間で連続して共通に形成された溝部９」は本願発明の「ビットライン形成用の第２の溝」に相当し、引用発明２の「溝部９内に埋め込まれた導電層２１からなるソース領域の構造」は本願発明の「前記第２の溝に前記ビットラインが埋め込まれた埋め込みビットライン構造と、を有」すること、及び「前記第２の溝内に導電体膜を埋め込」むことに相当し、また、引用発明２の「前記溝部９の底部に形成された不純物濃度が高いｎ形拡散層７と、前記溝部９の側面に形成された不純物濃度が低いｎ形拡散層８」は本願発明の「前記第２の溝の内面に不純物拡散層を備え」及び「前記第２の溝の側壁に形成された不純物拡散層中の不純物濃度は、前記第２の溝の底面に形成された不純物拡散層中の不純物濃度に比較して低濃度である」に相当している。つまり、引用発明２の上記「ソース領域の構造」は、上記相違点２に係る本願発明のビットラインの構造を備えているといえる。
　したがって、引用発明のマスクロムにおいて、「基板と反対導電型の不純物が注入された領域」である「ビットラインとして使用されるＢＮ+拡散層５４ａ」に代えて、上記相違点２に係る本願発明の構成を採用することは当業者が容易になし得たことである。
　よって、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点１について
　引用発明において、「ＢＮ+拡散層５４ａ」は「トレンチ５６の深さを超過しないような深さとされた」ものである。
　したがって、上記（１）において検討したように、引用発明のマスクロムにおいて、「ＢＮ+拡散層５４ａ」に代えて、引用発明２の「ソース領域の構造」を採用する際には、当該「ソース領域の構造」を、「トレンチ５６の深さを超過しないような深さ」に形成することとなる。
　このとき、引用発明２の「ソース領域の構造」において、「溝部９」の深さが、当該「ソース領域の構造」全体の深さ（換言するならば、基板表面から、不純物濃度が高いｎ形拡散層７の最下部までの深さ）よりも浅くなっていることは明らかだから、上記「溝部９」は、「トレンチ５６の深さを超過しないような深さ」において形成されることになる
　そして、引用発明２の「溝部９」が本願発明の「ビットライン形成用の第２の溝」に相当するものであることは、上記（１）で検討したとおりであるから、引用発明において、「前記第１の溝よりも浅く形成されたビットライン構造」として、引用発明２の「溝部９」、すなわち、本願発明の「ビットライン形成用の第２の溝」とすることは当業者が容易になし得たことである。
　なお、相違点１に関連して、引用発明２の「溝部９」の深さについて「０．１〜０．３μｍ程度」と制限されているが、その理由は、上記３（３）ｅ．で摘記した引用例２の段落【００１４】に記載されているように、「溝部の深さは、側面に形成されたｎ形拡散層８の長さに相当するものであり、あまり深くすると抵抗の増大を招くので好ましくな」いからである。他方、素子分離膜は深く形成すると分離能力が高くなることは技術常識であるから、引用発明において、必要とする分離能力に応じて「トレンチ５６」を深く形成できる。したがって、この観点からも、引用発明のマスクロムにおいて引用発明２のソース領域の構造を採用するにあたり、トレンチ５６よりも浅く溝部９を形成することは、当業者が容易になし得たことであるということができる。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　上記（１）、（２）で検討したとおり、引用発明において、上記相違点１、２に係る構成とすることは、当業者が容易になし得たことである。
　
第４　結言
　以上のとおり、本願発明は、引用発明と、引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。