(57)【要約】【課題】Ａ／Ｄ変換回路に用いるテント写像演算回路を提供することを目的とする。【解決手段】入力されるアナログ信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、入力されるアナログ信号をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器とを具備する。前記１回分演算部には、複数のアナログ演算回路、前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記入力アナログ信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、前記Ａ／Ｄ変換の対象信号と閾値との大小関係に基づき、前記スイッチ群の開閉制御と、前記大小関係により決定される一次関数の演算回路を実現する制御回路とが含まれている。【選択図】図１０
2018160915.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、
入力されるアナログ信号をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器と、
を具備し、
前記１回分演算部には、
複数のアナログ演算回路と、
前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記Ａ／Ｄ変換の対象信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、
前記Ａ／Ｄ変換の対象信号と閾値との大小関係に基づき、前記スイッチ群のスイッチの開閉を制御し、前記閾値との大小関係により決定されるテント写像関数中の一次関数の演算回路を実現する制御回路と
が含まれていることを特徴とするテント写像演算回路。
【請求項２】
入力されるアナログ信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、
入力されるアナログ信号をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器と、
を具備し、
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記１回分演算部には、
前記定数を掛ける演算を行う第１のアナログ演算回路と、
前記一次式の演算を行う第２のアナログ演算回路と、
前記１回分演算部へ入力された信号を、前記第１のアナログ演算回路へ直接導くか、または、前記第２のアナログ演算回路を介して前記第１のアナログ演算回路へ導くか、経路を切り換えるスイッチ群と、
前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とするテント写像演算回路。
【請求項３】
前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする請求項１または２に記載のテント写像演算回路。
【請求項４】
前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする請求項１乃至３のいずれか１項に記載のテント写像演算回路。
【請求項５】
前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする請求項１乃至３のいずれか１項に記載のテント写像演算回路。
【請求項６】
前記１回分演算部には、
所定数を減算するアナログ演算回路が備えられていることを特徴とする請求項１乃至５のいずれか１項に記載のテント写像演算回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のテント写像演算回路と、
前記テント写像演算回路内の１回分演算部の出力を入力へフィードバックする経路と、
前記１回分演算部の１回演算毎の出力を蓄積するバッファと、
を具備し、
前記テント写像演算回路において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とするＡ／Ｄ変換回路。
【請求項８】
前記得られるグレイコードをバイナリコードに変換する変換手段を具備することを特徴とする請求項７に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はテント写像の演算を行うテント写像演算回路及び、このテント写像演算回路用いて、アナログ電圧をデジタル値に変換するＡ／Ｄ変換回路に関するものである。
【背景技術】
【０００２】
従来、Ａ／Ｄ変換回路としては、図２４に示す並列型（フラッシュ型）Ａ／Ｄ変換回路が知られている。この例では、７個のコンパレータＣＭＰ０１〜ＣＭＰ０７を用いて、アナログ入力信号を上記コンパレータＣＭＰ０１〜ＣＭＰ０７の反転入力端子へ与える。コンパレータＣＭＰ０１〜ＣＭＰ０７の非反転入力端子には、基準電圧ＶＲＥＦを、直列接続された抵抗Ｒ０１〜Ｒ０８によって分圧した閾値電圧を与える。コンパレータＣＭＰ０１〜ＣＭＰ０７は、それぞれの閾値電圧と入力電圧を比較してＨまたはＬをエンコーダ１１０へ出力する。エンコーダ１１０によりデジタル化が行われる。
【０００３】
改良型のＡ／Ｄ変換回路としては、特許文献１に記載の「並列型ＡＤ変換器」がある。この特許文献１には、複数の参照電圧とこの参照電圧と入力電圧との大小関係を判定する複数の比較器ＣＭＰ１〜ＣＭＰ９が配置された比較部１２０と、複数の比較器の出力から論理演算により変化点の検出を行い、検出結果に応じたデジタルコードを生成するエンコード部１３０とを有しており、比較器ＣＭＰ１〜ＣＭＰ９は、第１の参照電圧と第２の参照電圧の間に入力信号がある場合にのみ判定結果を出力する３値の判定機能を有し、更に、第１の参照電圧と第２の参照電圧との差が、全ての比較器ＣＭＰ１〜ＣＭＰ９で同じに構成されることが記載されている。
【０００４】
また、最も広く使用されているＡ／Ｄ変換回路として、図２５に示す逐次比較型Ａ／Ｄ変換回路が知られている。この逐次比較型Ａ／Ｄ変換回路はコンパレータＣＭＰと逐次比較レジスタ１２０とＤ／Ａ変換器ＤＡＣを主な構成要素とする。サンプルホールドアンプＳＨにアナログ入力信号を保持し、このアナログ入力信号に対しＤ／Ａ変換器ＤＡＣの出力信号を閾値として比較を行う。例えば、アナログ入力信号の最大電圧が１Ｖであるとする。初期状態で、逐次比較レジスタ１２０がＭＳＢを１に設定すると、最大電圧１Ｖの半分である０．５ＶがＤ／Ａ変換器ＤＡＣから出力され、コンパレータＣＭＰにおいて０．５Ｖを閾値としてアナログ入力信号の電圧と比較が行われる。ここでアナログ入力信号の電圧値の方が大きければ、ＭＳＢは１に維持される。続いて、逐次比較レジスタの２ビット目が1にされ、Ｄ／Ａ変換器ＤＡＣからは上記０．５Ｖに、その１／２の電圧０．２５Ｖを加えた０．７５Ｖが出力される。この値とアナログ入力信号の電圧とがコンパレータＣＭＰで比較される。ここで入力信号の電圧が０．７５Ｖより低ければ、逐次比較レジスタ１２０の２ビット目を「０」とする。以下同様の処理を所望の分解能に達するまで続ける。タイミングコントロール部１２５は、サンプルホールドアンプＳＨのサンプリングホールドタイミング及び逐次比較レジスタ１２０の信号取込及び信号出力タイミングの制御を行う。
【０００５】
更に、Ａ／Ｄ変換回路としては、図２６に示すΔΣ（デルタシグマ）型Ａ／Ｄ変換回路も知られている。
このＡ／Ｄ変換回路は、積分回路１３０の前段において抵抗Ｒ２を介してＤ−ＦＦ（Ｄ型フリップフロップ)の出力をアナログ入力信号から減算する構成を備える。この減算結果は積分回路１３０へ与えられて積分され、積分値はコンパレータＣＭＰにより比較されて１または０の出力とされてＤ−ＦＦのＤ端子へ与えられる。１サンプルに対してＤ−ＦＦのクロック数分の上記動作が繰り返され、Ｄ−ＦＦの出力はカウンタ１４０によりデジタル変換値に変換される。
【０００６】
また、特許文献２には、スケール付きβ写像に基づくデータコンバート方式において、増幅係数がｓ（１−β）でダンピングファクターがβの離散時間積分器１と、この離散時間積分器１に直列に接続される量子化器２と、この量子化器２の出力側から前記離散時間積分器１の入力側に接続される帰還回路３を具備する、β写像を使用したＡ／Ｄ変換回路が記載されている。このＡ／Ｄ変換回路は、集積回路による実装に適合し、回路の安定な動作を行うことができる、Ａ／Ｄ変換器乃至カオス発生回路に好適なβ写像に基づくデータコンバータ方式であると記載されている。
【０００７】
更に、図２７に示すパイプライン型Ａ／Ｄ変換回路も知られている。このパイプライン型Ａ／Ｄ変換回路は、逐次比較型を直列につないだような構成をとっており、Ａ／Ｄ変換を何段階かのステージに分けて、１ビットずつＡ／Ｄ変換を行うものである。
【０００８】
具体的には、各段は、入力側（或いは上位側）から到来する信号をＡ／Ｄ変換するＡＤＣと、ＡＤＣの出力をデジタル化するＤＡＣと、上記入力側（或いは上位側）から到来する信号とＤＡＣの出力信号とのアナログ残差を増幅する残差アンプとにより構成される。上位の段から下位の段へ信号を渡すためのサンプルホールド回路が段間に設けられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１１０５７号公報
【特許文献２】国際公開第２０１１／１２５２９６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の図２４に示すＡ／Ｄ変換回路は最も高速ではあるが、分解能の数だけ２の乗数倍のコンパレータＣＭＰを必要とし、規模が大きくなるといった問題がある。即ち、この並列型（フラッシュ型）Ａ／Ｄ変換回路は、分解能の数を大きくすることで、指数関数的にコンパレータが必要になり、規模が大きくなるといった問題がある。
【００１１】
上記の特許文献１に記載のＡ／Ｄ変換回路によれば、比較器の数を半分に低減することができるが、やはり回路規模が大きいという、並列型（フラッシュ型）Ａ／Ｄ変換回路に共通した問題を有している。
【００１２】
図２５に示す逐次比較型Ａ／Ｄ変換回路によればコンパレータは１つで済むが、ビットを順番に比較していくため、そのシーケンスの最中にサンプリングした入力電圧信号をサンプルホールドアンプによって保持しておく必要があり、保持した入力電圧値が動くことで正しい変換値が得られないといった問題点がある。また、このＡ／Ｄ変換回路では、逐次比較を行うためにＤ／Ａ変換が必要であり、分解能を高めることでＤ／Ａ変換部の規模が大きくなり、素子のプロセスばらつきが問題となる。
【００１３】
図２６に示すΔΣ（デルタシグマ）型Ａ／Ｄ変換回路は中でも精度の高いＡ／Ｄ変換を実現する方式だが、精度を高めるためにサンプリング回数を増やす必要があり、一括変換が行えないため高速な変換に向いていないという問題点がある。
【００１４】
上記の特許文献２に記載のＡ／Ｄ変換回路は、入力されるアナログ値を基に、β写像によるカオスを発生させデジタルデータを取得することを目的としており、得られたデジタルデータを一般的に利用可能なバイナリデータに変換する機構を有していない。また、ΔΣ型Ａ／Ｄ変換のように積分回路を用いて構成されており、クロックパルス１回分での一括変換を目的としていない。
【００１５】
図２７に示すパイプライン型Ａ／Ｄ変換回路は、Ｄ／Ａ変換が必要なためＤＡＣを備える必要があり、図２７にも示されている通り各段に残差アンプや１ビット出力毎のサンプルホールドアンプを備える必要があり、構成が大型化する問題点を有している。
【００１６】
従来のＡ／Ｄ変換の特徴をまとめたものを図２８に、速度と分解能の関係を図２９示す。図２９に明らかな通り、分解能はΔΣ型が良好で、相対的に並列型が悪く、中間に逐次比較型とパイプライン型が並んでいる。高速変換という観点からは、並列型、パイプライン型、逐次比較型、ΔΣ型の順に並ぶということになる。
【００１７】
本発明は、テント写像演算回路及びＡ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係るテント写像演算回路は、入力されるアナログ信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、入力されるアナログ信号をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器と、を具備し、前記１回分演算部には、複数のアナログ演算回路と、前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記Ａ／Ｄ変換の対象信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、前記Ａ／Ｄ変換の対象信号と閾値との大小関係に基づき、前記スイッチ群のスイッチの開閉を制御し、前記閾値との大小関係により決定されるテント写像関数中の一次関数の演算回路を実現する制御回路とが含まれていることを特徴とする。
【００１９】
本発明に係るテント写像演算回路では、入力されるアナログ信号に対し、テント写像のアナログ演算を１回分行う１回分演算部と、入力されるアナログ信号をグレイコードのビット数ｎに応じた閾値と比較してｎビットのデジタル値を抽出してグレイコードを出力する比較器と、を具備し、テント写像関数が一次式に定数を掛ける形式の関数であり、前記１回分演算部には、前記定数を掛ける演算を行う第１のアナログ演算回路と、前記一次式の演算を行う第２のアナログ演算回路と、前記１回分演算部へ入力された信号を、前記第１のアナログ演算回路へ直接導くか、または、前記第２のアナログ演算回路を介して前記第１のアナログ演算回路へ導くか、経路を切り換えるスイッチ群と、前記１回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部とを備えることを特徴とする。
【００２０】
本発明に係るテント写像演算回路では、前記１回分演算部は、１ビットまたは２ビット以上の所定ビットを出力することを特徴とする。
【００２１】
本発明に係るテント写像演算回路では、前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはＮＭＯＳトランジスタにより構成されていることを特徴とする。
【００２２】
本発明に係るテント写像演算回路では、前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはＰＭＯＳトランジスタにより構成されていることを特徴とする。
【００２３】
本発明に係るテント写像演算回路では、前記１回分演算部には、所定数を減算するアナログ演算回路が備えられていることを特徴とする。
【００２４】
本発明に係るＡ／Ｄ変換回路は、請求項１乃至６のいずれか１項に記載のテント写像演算回路と、前記テント写像演算回路内の１回分演算部の出力を入力へフィードバックする経路と、前記１回分演算部の１回演算毎の出力を蓄積するバッファと、を具備し、前記テント写像演算回路において、前記１回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのＡ／Ｄ変換出力を得ることを特徴とする。
【００２５】
本発明に係るＡ／Ｄ変換回路では、前記得られるグレイコードをバイナリコードに変換する変換手段を具備することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、テント写像のアナログ演算を行うことができ、テント写像演算回路を用いてＡ／Ｄ変換回路を得ることが可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換回路の構成図。
【図２】テント写像のリターンマップ。
【図３】テント写像の式(1)のrを横軸とし、Xr+1 を縦軸とした時系列を示す図。
【図４】テント写像の式(2)による４ビットのグレイコードを示す図。
【図５】テント写像からビット列を４ビット分取り出す場合のテントマップイメージを示す図。
【図６】図５に対応する、各初期値X0の範囲の値を示す図。
【図７】グレイコードをバイナリ変換する回路の一例を示す図。
【図８】本発明に係るＡ／Ｄ変換回路にて用いられるアナログ演算回路の第一の回路例を示す図。
【図９】本発明に係るＡ／Ｄ変換回路にて用いられるアナログ演算回路の第二の回路例を示す図。
【図１０】本発明に係るＡ／Ｄ変換回路の第２の実施形態の要部の詳細構成図。
【図１１】本発明に係るＡ／Ｄ変換回路の第２の実施形態の構成図。
【図１２】本発明に係るＡ／Ｄ変換回路の第２の実施形態の動作を示すタイミングチャート。
【図１３】本発明に係るＡ／Ｄ変換回路の第３の実施形態の構成図。
【図１４】本発明に係るＡ／Ｄ変換回路の第４の実施形態において用いるテントマップイメージを示す図。
【図１５】本発明に係るＡ／Ｄ変換回路の第４の実施形態の構成図。
【図１６】本発明に係るＡ／Ｄ変換回路の第５の実施形態において用いるテントマップイメージを示す図。
【図１７】本発明に係るＡ／Ｄ変換回路の第５の実施形態において得られるグレイコードと変換されたバイナリコード及びそれを反転処理した最終デジタル値を示す図。
【図１８】本発明に係るＡ／Ｄ変換回路の第５の実施形態の構成図。
【図１９】本発明に係るＡ／Ｄ変換回路の第５の実施形態の要部構成図。
【図２０】図１９の回路についてＤＣ解析を行った結果を示す図。
【図２１】本発明に係るＡ／Ｄ変換回路の第６の実施形態の構成図。
【図２２】本発明に係るＡ／Ｄ変換回路の第６の実施形態の要部構成図。
【図２３】図２２の回路についてＤＣ解析を行った結果を示す図。
【図２４】従来の並列型（フラッシュ型）Ａ／Ｄ変換回路の構成を示す図。
【図２５】従来の逐次比較型Ａ／Ｄ変換回路の構成を示す図。
【図２６】従来のΔΣ（デルタシグマ）型Ａ／Ｄ変換回路の構成を示す図。
【図２７】従来のパイプライン型Ａ／Ｄ変換回路の構成を示す図。
【図２８】従来のＡ／Ｄ変換の特徴をまとめた図。
【図２９】従来のＡ／Ｄ変換の速度と分解能の関係を示す図。
【発明を実施するための形態】
【００２８】
以下添付図面を参照して、本発明の実施形態に係るテント写像演算回路及びＡ／Ｄ変換回路の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。
【概要】
【００２９】
本実施形態では、一例として、一次元の反復写像として知られるテント写像の演算をオペアンプにて行い、アナログ電圧値をデジタル値として変換するＡ／Ｄ（アナログ→デジタル）変換回路を提案する。
【００３０】
テント写像はカオス的性質を持つものとして、一般的に知られている。例えば、傾き２のテント写像において、ある初期値からテント写像演算を行い、写像が0.5以上の値を採ったときにビット"1"を取得し、0.5未満ではビット"0"を取得するものとする。このような取り決めの下で、取りうる初期値の範囲を均等に等分し、初期値を上記等分された各範囲内から始めてビット値を取得すると、各範囲に応じたグレイコードを出力することが知られている（例えば、「奥富秀俊、“テント写像から得られた疑似ランダムビット列に対する初期値推定法の性質について”、２０１２年１月３０日発行、２０１２年暗号と情報セキュリティシンポジウム(SCIS２０１２)、予稿集CD-ROM[2F3-6]」）。
【００３１】
本実施形態では、テント写像の初期値をサンプリングするアナログ電圧値とし、テント写像の演算をオペアンプによるアナログ演算で行い、コンパレータによるビット抽出を行ってグレイコードを取得する。更に、取得したグレイコードに対してバイナリ変換を行い、アナログ電圧値に相当するＡ／Ｄ変換値を得るものである。
【００３２】
本実施形態のテント写像によるＡ／Ｄ変換回路では、回路規模を大きくすることなく並列型（フラッシュ型）のような一括変換を実現でき、アナログ演算と同時にエンコードを行う構成となるため、エンコード回路は不要となる。また、本実施形態のテント写像によるＡ／Ｄ変換回路は、逐次比較型Ａ／Ｄ変換回路のようにサンプリングした電圧値を保持しておく必要がなく、Ｄ／Ａ変換回路も不要であるなどの様々な優位性を備えている。更に、本実施形態のＡ／Ｄ変換回路の回路規模はテント写像の反復演算を行う構成で主に決定され、より理想的な計算精度をもつアナログ演算回路を採用すれば、高い分解能を持つことができる。即ち、本実施形態によって小規模で高速なＡ／Ｄ変換回路を得ることができる。
【原理】
【００３３】
まず、実施形態の原理を説明する。
［I］テント写像について
テント写像は以下の式(1)で定義される。
【００３４】
【数１】
2018160915.tif 000003
【００３５】
テント写像のリターンマップを図２に示し、更に、式(1)のrを横軸とし、Xr+1 を縦軸とした時系列を図３に示す。図２はテント写像の幾何学的イメージであり、Xrが0.5未満の場合 2Xr の演算を実行し、0.5以上の場合 2(1-Xr) の演算を実行し、値域となる区間[0,1]を反復して写像を行うことによって得られる。図２は、初期値X0=0.123とした場合であり、X4=0.032 までの例を載せている。
【００３６】
本実施形態では、式(1)の演算を実行するアナログ演算回路を用い、Ａ／Ｄ変換回路を構成する。Ａ／Ｄ変換のデジタル値は図３に示すように、0.5未満の場合にはビット"０"を、0.5以上の場合にはビット"１"を抽出する処理を継続する。
【００３７】
［II］グレイコードの生成について
グレイコードは２進数において、前後に隣接する符合のハミング距離が常に１となる特徴をもつ、デジタル回路用の数値符号として知られている。
グレイコードは以下の式(2)により変換する。ここで"b"は２進数ビット列になる。
【００３８】
【数２】
2018160915.tif 000004
【００３９】
式(2)よる４ビットのグレイコードを図４に示す。
【００４０】
次に、テント写像によるグレイコードの生成について説明する。
テント写像において採り得る初期値の領域を均等に分割し、各領域内の値であれば、どれでもよく初期値を決め、テント写像演算を行い、写像が0.5以上の値を採ったときにビット"１"を取得し、0.5未満の値を採ったときにビット"０"を取得し、取得されたビット値を連続してビット列を取得すると、各範囲に対応するグレイコードが出力される。
【００４１】
ここで例として、初期値 X0 の領域を16分割し、各領域内より初期値X0を選択し、上記のルールにてテント写像からビット列を４ビット分取り出す場合のテントマップイメージが、図５になる。図５に対応する、各初期値X0の範囲の値を図６に示す。図６に示すように、各初期値X0の範囲からテント写像の最上位ビットを連続して取った場合、式(2)によるグレイコードと同じコードが出力される。
【００４２】
初期値X0は、図６で示した範囲内ならばどの値をとってもよく、各範囲に応じたグレイコードをテント写像の反復を行うことで出力できる。グレイコードをバイナリ変換することによって、元のバイナリのビット列を得ることができる。グレイコードをバイナリ変換する回路を図７に示す。グレイコードとバイナリ変換のビット列の関係は図４になる。
【００４３】
ここで、テント写像の演算により得られたビット列がグレイコードと一致しているかを、式を追跡して確かめることにする。
グレイコードに変換する前の任意のｎビット分のビット列
【００４４】
【数３】
2018160915.tif 000005
【００４５】
を与える。iは各ビット桁とする。
グレイコードのビット列をＧiとすると式(2)より、グレイコードの各ビット桁は
【００４６】
【数４】
2018160915.tif 000006
【００４７】
で表現される。
テント写像Ｘrのビット列を、写像の回数（ラウンド）を r 、ビット桁を i としてＴr,iとする。
テント写像から得られる写像毎の最上位ビット桁Ｔr,n の値は、以下のようにグレイコードと等価に
【００４８】
【数５】
2018160915.tif 000007
【００４９】
となるはずであるが、写像毎の最上位ビット桁Ｔr,nと、グレイコードの各ビット桁Ｇiが等しくなっているかを確かめる。
【００５０】
初期値X0は、図６に示した各範囲の中間の値から取得した場合を考えて（例えば "n = 4" において、テント写像では図５の第１番目の区間の場合、中間の値は "0.03125(0.00001)2" となる）、初期値X0とすると、任意の初期値X0小数点以下のビット列は
【００５１】
【数６】
2018160915.tif 000008
【００５２】
初期値X0  (r=0)
初期値X0の最上位ビットは
【００５３】
【数７】
2018160915.tif 000009
【００５４】
となり、グレイコードの最上位ビットＧnと一致する。
【００５５】
１回の写像X1  （r=1）
写像Ｘr が0.5以上の場合の計算結果を考慮すると、最上位ビットｂnが"１"の場合は１−Ｘrの操作を行う必要がある。その場合は１の補数（ビット反転）に１を加える操作を行う。
反転を考慮したビット列をα1,iとすると、
【００５６】
【数８】
2018160915.tif 000010
【００５７】
となる。
最後に、2 Xr 或いは 2 (1−Xr )の演算はβ1,iを１ビット右シフトするため、１回目のテント写像を行ったXのビットの並びＴ1,iは
【００５８】
【数９】
2018160915.tif 000011
【００５９】
となり、式(5)が成り立ち、１回のテント写像の最上位ビットはグレイコードの最上位から２つ目のビットと等しくなることがわかる。
【００６０】
２回の写像X2  （r = 2）
Ｔ1,i（最上位ビット）が１の場合、反転を考慮したビット列をα2,iとすると
【００６１】
【数１０】
2018160915.tif 000012
【００６２】
【数１１】
2018160915.tif 000013
【００６３】
となり、ラウンドごとに下位ビットは左１ビットずつシフトしてゆく構造となる。
これらからテント写像より出力された最上位ビットの列は、グレイコード変換したビット列と同じであることが確かめられ、以下の関係にあることが導かれる。
【００６４】
【数１２】
2018160915.tif 000014
【００６５】
任意の値X0(b0,i)から、テント写像の最上位ビット" Tr,n "を順番に出力したものと、グレイコードによって変換された値は一致する。
【００６６】
以上はデジタル演算で確かめたが、本実施形態では、デジタルサンプリングするアナログ電圧値をテント写像の初期値X0とし、アナログ演算回路によりテント写像の計算を行い、コンパレータでグレイコードを取り出して図７に示す回路によりバイナリ変換を行うことで、デジタル値を取得する。
【００６７】
［III］テント写像の演算を行うアナログ演算回路
テント写像の演算は、オペアンプを使用したアナログ演算で行う。
写像 Xr を電圧値として、0.5[V]未満の場合には、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて、Xr+1 = 2 Xrの演算を行い、Xr が0.5[V]以上の場合には図９のオペアンプ３１による反転増幅回路で、1 - Xr の計算を実行した後、図８の非反転増幅回路にてXr+1 = 2(1 - Xr) の演算を行う。ここで図９のオペアンプ３１による反転増幅回路は抵抗の比が１対１（増幅率は１）となっており、レファレンス電圧は0.5[V]のため、0.5[V]を境に折り返すようにして、1 - Xr の演算を行う。注意点として、反転増幅回路は負帰還型であり、前の回路に電流が生じることで影響を及ぼすため、抵抗素子の抵抗値（Ω）を高抵抗にすることが望ましい。
【００６８】
図１０、に式(1)のテント写像の１回分の演算を行う回路図を示す。図１０に示すように、始めに Xr の電圧値が、0.5[V]未満か或いは0.5[V]以上かによってコンパレータ２４が Low あるいはHighレベルを出力し、クロック信号がHigh状態となったとき、どちらも入力がHigh状態となるAND回路の出力がHighになり、アナログスイッチＳＷ１かＳＷ２が選択され、どちらかの導通を行う。この図１０の回路については、後に詳細に説明する。
【００６９】
スイッチＳＷ１が選択された場合、Xr+1 = 2 Xr  の演算が行われ、電圧レベルXr+1を出力する。スイッチＳＷ２が選択された場合は、1 - Xr  の演算を反転増幅回路（図９）によって行い、その後、非反転増幅回路（図８）にてXr+1 = 2(1 - Xr) の演算を行い、電圧レベルXr+1を出力する。出力された電位レベルが、テント写像１回の演算結果となり、この演算結果の電位レベルを再び入力値として、テント写像の反復演算（図１０）を継続する。
【００７０】
図１に本発明の第１の実施形態に係るＡ／Ｄ変換回路の構成図を示す。このＡ／Ｄ変換回路は、サンプルホールド手段１１、演算手段１２、変換手段１３を備える。サンプルホールド手段１１は、Ａ／Ｄ変換の対象信号（アナログ信号）をサンプルホールドするものである。演算手段１２は、サンプルホールドされた信号に対しテント写像のアナログ演算を行うと共に初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。既に説明した通り、アナログ信号の初期値に対しテント写像のアナログ演算を行い、演算結果が採り得る値（上記例では、「１」）の１／２である「０．５」を閾値として比較器により比較を行うことでグレイコードが得られる。変換手段１３は、演算手段により得られるグレイコードをバイナリコードに変換するものである。この第１の実施形態によって、アナログ信号を適切にデジタル信号に変換することができる。
【００７１】
図１１に、第２の実施形態に係るＡ／Ｄ変換回路の構成図を示す。この第２の実施形態は、一括型と称することができ、クロック信号のHighエッジをトリガとしてHighエッジを受けるたびに、一括でＡ／Ｄ変換（標本化・量子化・符号化）を行う回路構成となっている。このＡ／Ｄ変換回路は、４ビットの分解能を有するために、テント写像のアナログ演算を１回分行う１回分演算部であるテント写像演算回路１（１−１〜１−３）を３回路カスケード接続して構成される。１回分演算部であるテント写像演算回路１の数は、分解能に応じて変更される。最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられる。
【００７２】
テント写像演算回路１−１〜１−３のグレイコード端子Ｇからの出力と比較器ＣＭＰの出力は、バイナリ変換回路３へ与えられて、バイナリ変換回路３ではグレイコードをバイナリコードへ変換する処理が行われる。バイナリ変換回路３の出力は出力バッファ４に保持されて、ここから出力される。
【００７３】
１回分演算部であるテント写像演算回路１は、図１０に示すように構成される。即ち、テント写像演算回路１は、制御部２１、第１の演算回路であるアナログ演算回路２２、第２の演算回路であるアナログ演算回路２３、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。
【００７４】
制御部２１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部２１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）２４と、コンパレータ２４の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路２５により構成される。ここでは、論理回路２５は、インバータ２５ａ、ＡＮＤゲート２５ｂ、２５ｃ、ＯＲゲート２５ｄにより構成されている。スイッチＳＷ１、ＳＷ２の切り替えタイミングはコンパレータ２４の出力がHighかLowに確定した後に行うため、入力クロック信号に遅延回路を設けることで切り替えの同期を取ることができる。
【００７５】
本実施形態では、テント写像関数が一次式に定数を掛ける形式の関数であるため、アナログ演算回路２２を、上記定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路２３を、上記一次式の演算を行う第２の演算回路として構成している。
【００７６】
アナログ演算回路（第１の演算回路）２２は、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Xrまたは1 - Xrに定数２を掛ける演算を行う。
【００７７】
アナログ演算回路（第２の演算回路）２３は、反転増幅回路であり、抵抗の比が１対１（増幅率は１）となっており、入力信号Xrを1 - Xrとする一次式の計算を行う。
【００７８】
以上の通りに構成された第２の実施形態に係るＡ／Ｄ変換回路は、次の通りに動作する。変換対象のアナログ信号は、スイッチＳＷ１を介してサンプルホールドアンプ２へ与えられる。また、サンプルホールドアンプ２の出力は、スイッチＳＷ２を介してテント写像演算回路１−１へ与えられている。クロック信号がLow状態にあるとき、スイッチＳＷ１が導通状態、スイッチＳＷ２が非導通状態にあり、サンプルホールドの出力の電圧レベルは入力のアナログ信号と常に同期している。次にクロック信号がHigh状態になることで、スイッチＳＷ１が非導通状態に遷移され、その時の電圧レベルがサンプリングされ保持される。
【００７９】
サンプルホールドアンプ２によりサンプリングされた電圧レベルは、スイッチＳＷ２が導通状態になると、テント写像の初期値X0として、テント写像演算回路１−１に与えられ、演算結果X1が出力される。演算結果X1は入力値として、次のテント写像演算回路１−２に与えられる。一方、テント写像演算回路１−１のコンパレータ２４によって、0.5以上かまたは0.5未満かの判別により得られた信号が論理回路２５へ出力され、ＯＲゲート２５ｄの出力クロック信号のHigh状態がテント写像演算回路１−２へ送られる。このような繰り返しの動作が分解能のビット分のテント写像演算回路１−１〜１−３において行われ、テント写像の演算が行われて行く。
【００８０】
テント写像演算回路１−１〜１−３による演算結果の各Xr+1は、それぞれが内蔵する0.5以上か0.5未満の判別を行うコンパレータ２４によって１か０かに分別されることで、グレイコードが生成される最終段のテント写像演算回路１−３の出力は比較器ＣＭＰに与えられ、閾値0.5[V]と比較されてグレイコードとされる。グレイコードはバイナリ変換回路３を介してバイナリコードとされ、最終的に出力バッファ４からデジタル値を得ることができる。
【００８１】
バイナリ変換回路３は、図７に示すように３つの排他的論理和回路により構成される。最上位側の排他的論理和回路は、ＭＳＢと第２桁目の排他的演算を行い、２番目の排他的論理和回路は、最上位側の排他的論理和回路の出力と第３桁目の排他的演算を行い、３番目の排他的論理和回路は、２番目の排他的論理和回路の出力と第３桁目の排他的演算を行う。
【００８２】
図１２は、図１１に示した第２の実施形態に係るＡ／Ｄ変換回路の動作時における各部の信号波形の遷移を示すタイミングチャートである。クロック信号のHighエッジを受けるたびに、その時点のアナログ信号の電圧値をテント写像の初期値X0として、サンプルホールドアンプ２により取り込まれ、テント写像演算回路１−１〜１−３においてテント写像の演算が一括で行われる。演算の結果、テント写像演算回路１−１〜１−３のVoutからアナログ電圧値として出力された各電圧レベルをX1,X2,X3として示している。
【００８３】
各アナログ電圧値X0,X1,X2,X3は、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１１に示すコンパレータＣＭＰにより0.5[V]以上か0.5[V]未満かにより１と０とに峻別されたグレイコードとして出力され、バイナリ変換回路３によるバイナリ変換を経て、最終的に図１１と図１２にOUT0,OUT1,OUT2,OUT3として示したデジタル値とされて出力される。
【００８４】
図１２では、１回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換が、テント写像の初期値X0=0.15[V]によって実行された例を示している。テント写像演算回路１−１〜１−３によるテント写像の結果として、X0=0.15[V],X1=0.30[V],X2=0.60[V],X3=0.80[V]の電圧レベルが出力されている。この電圧レベルを受けて、テント写像演算回路１−１〜１−３内のコンパレータ２４と図１１に示すコンパレータＣＭＰによりグレイコード(0 0 1 1)が出力され、図７のバイナリ変換回路３により、最終的にデジタル出力(0 0 1 0)が出力されている。
【００８５】
２回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.48[V]が取り込まれ、３回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.79[V]が取り込まれ、２回目のクロック信号のHighエッジによる一連のＡ／Ｄ変換においては、テント写像の初期値X0=0.63[V]が取り込まれ、それぞれの回において前述の通りの動作によりグレイコードが得られ、更にバイナリコードが得られることが図１２により示されている。
【００８６】
図１２中に示されている"遅延"は、図１０のサンプリングするクロックが遅延回路により遅延された時間に該当している。クロック信号がLowになった場合は、全てのスイッチＳＷ１、ＳＷ２が非導通状態とされるため、各電圧レベルXr+1(図１１と図１２に示したX0,X1,X2,X3) は、リセットされた状態になる。
【００８７】
なお、ここでは基準電圧を１[V]としているが、例えば基準電圧を10[V]とした場合、コンパレータの閾値は5[V]となり、5[V]以上か未満で判定がされることになる。このように、基準電圧やコンパレータの閾値は、実装環境によって基準電圧を任意に設定してよい。
【００８８】
この一括型の第２の実施形態に係るＡ／Ｄ変換回路は、１回のクロックでＡ／Ｄ変換を終了させるといった点で、従来のＡ／Ｄ変換回路として並列型（フラッシュ型）、またはパイプライン型に相当する。従来の並列型（フラッシュ型）では分解能が256階調の8ビットの場合、コンパレータ（オペアンプ）を255(=28-1)個必要とする。これに対して、第２の実施形態に係るＡ／Ｄ変換回路では、図１１に示す４ビットで段数に応じてテント写像演算回路１が３個であるので、８ビットではテント写像演算回路１が７個で済むことが分かる。１つのテント写像演算回路１にはオペアンプが３個含まれており、８ビット分の回路設計には、3 x 7 = 21個のオペアンプに、サンプルホールドと最後のコンパレータの２個を追加すると実質23個となることが分かる。
【００８９】
更に分解能16ビットの回路を考えると、従来の並列型（フラッシュ型）は必要とするコンパレータ（オペアンプ）が65535(=216-1)個になるのに対し、本実施形態による構成では１５段となるため、3 x 15 + 2 = 47個程度で一括変換が構成可能であることが分かる。また、並列型（フラッシュ型）Ａ／Ｄ変換回路（図２４）では、各抵抗による分圧が閾値電圧として入力され、アナログ入力の電圧レベルとの区分けによるコンパレータ群による量子化後に、符号化のためのエンコード回路が必要であるが、テント写像による方式では、0.5以上か、0.5未満かでコンパレータによる1/0ビット抽出を行い、アナログ演算と同時にエンコードを行える性質のため、エンコード回路は不要となる。
【００９０】
図１３に、第３の実施形態に係るＡ／Ｄ変換回路の構成図を示す。この第３の実施形態は、反復型と称することができ、クロック信号のHighエッジを受け、１回のテント写像の演算を行い、Lowエッジにより演算結果の電圧レベルをサンプルホールドアンプ３８で保持し、次のクロック信号のHighエッジを受けて２回目のテント写像の演算を行う。以下同様にクロック信号のHighエッジを受けてテント写像の演算を行うもので、１クロックに１ビットずつ繰り返し連続してグレイコードを抽出するタイプである。
【００９１】
第３の実施形態に係るＡ／Ｄ変換回路は、サンプルホールドアンプ３８、テント写像演算回路１、レジスタ３２、スイッチＳＷ０、ＳＷ１、ＳＷ２、制御部５を備えている。スイッチＳＷ０は、Ａ／Ｄ変換対象のアナログ入力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられ、スイッチＳＷ１は、サンプルホールドアンプ３８の出力をテント写像演算回路１の入力端子に導く経路に設けられ、スイッチＳＷ２は、テント写像演算回路１の出力信号をサンプルホールドアンプ３８の入力端子に導く経路に設けられる。
【００９２】
制御部５は、スイッチＳＷ０、ＳＷ１、ＳＷ２の開閉制御を行う制御部である。制御部５は、第３の実施形態に係るＡ／Ｄ変換回路の分解能をＮビットとした場合、最初のアナログ信号のサンプリングは、クロック信号のＬｏｗエッジを受けてスイッチＳＷ０を導通状態とし、アナログ信号をサンプルホールドアンプ３８へ取り込む。次に制御部５は、クロック信号のＨｉｇｈエッジでスイッチＳＷ０を非導通状態とし、スイッチＳＷ１を導通状態として、サンプルホールドされた電圧レベルを、テント写像演算回路１へ転送する。クロック信号における２回目からは、そのＬｏｗエッジでスイッチＳＷ２を導通状態（スイッチＳＷ１は非導通状態）とし、ＨｉｇｈエッジでスイッチＳＷ１を導通状態（スイッチＳＷ２は非導通状態）とする制御を行い、テント写像演算回路１によるテント写像の演算結果の電圧レベルをサンプルホールドアンプ３８に送り、以降”Ｎ−１“回繰り返しテント写像演算回路１においてテント写像の演算を行う。また、テント写像演算回路１内のコンパレータ２４によって抽出されグレイコード端子Ｇから出力されたグレイコードは１ビットずつレジスタ３２に蓄積されて、Ｎビット分蓄えられた時点で、バイナリ変換回路３へと転送されて変換がなされ、出力バッファ４を介し、最終的にデジタル値を得るように制御が行われる。このような動作を１セットとして繰り返し動作が行われ、Ｎビットずつの取得が可能である。
【００９３】
この第３の実施形態に係るＡ／Ｄ変換回路は、第２の実施形態に係るＡ／Ｄ変換回路（一括型）に比べて時間を要するが、１回分のテント写像回路（テント写像演算回路１）が1つで済むため、オペアンプの個数としては４個となり、面積削減になる。回数の点では逐次比較型に近くなる。
【００９４】
従来の逐次比較型ではＤ／Ａ変換回路を搭載するため、分解能を大きくするほど回路規模も大きくなる、といった問題があった。逐次比較型との違いとして、この第３の実施形態に係るＡ／Ｄ変換回路は、一連のデジタル変換が終了するまで、初期電圧値をサンプルホールドアンプ３８で保つ必要がなく、Ｄ／Ａ変換回路がいらない（コンパレータのレファレンス電圧が0.5[V]のみでよい）ことが利点である。
【００９５】
次に、第４の実施形態に係るＡ／Ｄ変換回路の説明を行う。この実施形態に係るＡ／Ｄ変換回路は、１回の写像につき、複数ビット出力する。１回の写像演算につき、２ビット分の出力を行う場合、以下の式（７）を使用する。
【００９６】
【数１３】
2018160915.tif 000015
【００９７】
式(7)のテント写像マップの幾何学的イメージは図１４に示すように、２つの山を持つようなテント写像になる。
Xr の範囲が、
【００９８】
【数１４】
2018160915.tif 000016
【００９９】
というように、式(7)の演算１回につき、ビット列を２ビット分出力して、分解能ビット数分を連続して、グレイコード（デジタル値）を取得する構成を備えている。
【０１００】
例えば、４ビットの分解能を有する構成とする場合には、図６に対応した初期値X0の16種の範囲から、はじめに初期値 X0 から２ビット分を出力し、次に初期値 X0を用いて式(7)の演算を実行して得られたX1 から２ビット分を得て、合わせて４ビット分のグレイコード（デジタル値）が得られるため、写像の演算は１回分を行うことで済む構成となっている。
【０１０１】
図１５に、第４の実施形態に係るＡ／Ｄ変換回路の構成図を示す。このＡ／Ｄ変換回路は、制御部４１、アナログ演算回路４２、４３、４４及びスイッチＳＷ１〜ＳＷ６を備えている。制御部４１は、スイッチＳＷ１〜ＳＷ６のオンオフを制御する制御信号を作成すると共に、入力端子４０から到来する初期値及び演算結果をグレイコードのビット数に応じた閾値と比較する比較器を備えグレイコードを出力するものである。
【０１０２】
スイッチＳＷ１は、入力端子４０とアナログ演算回路４２との間の経路に設けられ、スイッチＳＷ２はアナログ演算回路４３の出力端子とアナログ演算回路４２の入力端子の間に設けられている。更に、スイッチＳＷ３は、アナログ演算回路４２の出力端子と出力端子４９との間の経路に設けられ、スイッチＳＷ４はアナログ演算回路４２の出力端子とアナログ演算回路４４の入力端子の間に設けられている。また、スイッチＳＷ５は、アナログ演算回路４３へレファレンス電圧0.75[V]を与えるためのスイッチであり、スイッチＳＷ６は、アナログ演算回路４３へレファレンス電圧0.25[V]を与えるためのスイッチである。
【０１０３】
アナログ演算回路４２は、入力された信号を４倍する回路であり、アナログ演算回路４３は入力信号Xr(Vin)を0.5 - Xr or 1.5 - Xrとする一次式の計算を行う回路であり、アナログ演算回路４４は２を引く引き算を行う回路である。アナログ演算回路４４は、ダイオード接続したＮＭＯＳトランジスタ４４ａのドレインにＮＭＯＳトランジスタ４４ｂのドレインを接続し、この接続点を出力端子とした回路である。また、ＮＭＯＳトランジスタ４４ａのソースとゲートの接続点にスイッチＳＷ４が接続されて入力信号を取込可能とされている。ＮＭＯＳトランジスタ４４ｂのゲートには0.0[V]が与えられ、ＮＭＯＳトランジスタ４４ｂのソースには−2.0[V]が与えられている。
【０１０４】
制御部４１には、コンパレータＣＭＰ５１〜５３が備えられている。コンパレータＣＭＰ５１は、入力信号と閾値0.25[V]とを比較するもので、その出力をインバータ４１ａにより反転させて“-025A”を作成する。コンパレータＣＭＰ５２は、入力信号と閾値0. 5[V]とを比較するもので、その出力“High05”を作成する。“High05”はスイッチＳＷ４に対する制御信号であり、“High05”がＨレベルのときＳＷ４が閉成される。“High05”をインバータ４１ｂにより反転させて“Low05”を作成する。“Low05”はスイッチＳＷ３に対する制御信号であり、“Low05”がＨレベルのときＳＷ３が閉成される。
【０１０５】
コンパレータＣＭＰ５３は、入力信号と閾値0.75[V]とを比較するもので、その出力“075-D”を作成する。“075-D”はスイッチＳＷ５に対する制御信号であり、“075-D”がＨレベルのときＳＷ５が閉成される。“Low05”とコンパレータＣＭＰ５１の出力をＡＮＤゲートにより論理積演算して“025-05B”を作成する。“025-05B”はスイッチＳＷ６に対する制御信号であり、“025-05BがＨレベルのときＳＷ６が閉成される。
【０１０６】
コンパレータＣＭＰ５３の出力“075-D”とＡＮＤゲート４１ｃの出力信号“025-05B”はＯＲゲート４１ｅにより論理和演算され、この論理和信号はＡＮＤゲート４１ｆによりクロック信号と論理積演算されスイッチＳＷ２の制御信号が作成される。スイッチＳＷ２の制御信号がＨレベルのときにスイッチＳＷ２が閉成される。
【０１０７】
また、ＡＮＤゲート４１ｄにより作成された信号“05-075C”とインバータ４１ａの出力は、ＯＲゲート４１ｇにより論理和演算され、この論理和信号はＡＮＤゲート４１ｈによりクロック信号と論理積演算されスイッチＳＷ１の制御信号が作成される。スイッチＳＷ１の制御信号がＨレベルのときにスイッチＳＷ１が閉成される。
【０１０８】
また制御部４１には、それぞれの一方の入力端子が接続されたＯＲゲート４１ｉ、４１ｊが備えられている。ＯＲゲート４１ｉに信号“075-D”と信号“05-075C”とを与えてグレイコードの１ビット目の信号Ｇ１を得ると共に、ＯＲゲート４１ｊに信号“025-05B”と信号“05-075C”とを与えてグレイコードの２ビット目の信号Ｇ２を得るように構成されている。
【０１０９】
以上の通りに構成された第４の実施形態に係るＡ／Ｄ変換回路においては、入力端子４０へ入力される入力信号Ｘr（Ｖin）が、Ｘr＜０．２５のとき、スイッチＳＷ１、ＳＷ３が閉成されてＸr+1＝４Ｘrの写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘr（Ｖin）が、０．２５≦Ｘr＜０．５のとき、スイッチＳＷ２、ＳＷ３、ＳＷ６が閉成されてＸr+1＝２−４Ｘrの写像演算が実行される。
【０１１０】
更に、入力端子４０へ入力される入力信号Ｘr（Ｖin）が、０．５≦Ｘr＜０．７５のとき、スイッチＳＷ１、ＳＷ４が閉成されてＸr+1＝４Ｘr−２の写像演算が実行される。また、入力端子４０へ入力される入力信号Ｘr（Ｖin）が、０．７５≦Ｘrのとき、スイッチＳＷ２、ＳＷ４、ＳＷ５が閉成されてＸr+1＝４−４Ｘrの写像演算が実行される。
【０１１１】
第３の実施形態では写像の反復毎に１ビットずつ出力しているが、式(7)を使用する本第４の実施形態に係るＡ／Ｄ変換回路によれば、反復毎に２ビットずつ出力できるため、分解能のビット数が４とした場合、必要なクロック数は２でよい。第３の実施形態にあってはＡ／Ｄ変換に必要なクロック数が４であるのに対し、少ないクロックで済むことが分かる。
【０１１２】
本第４の実施形態に係るＡ／Ｄ変換回路は、従来例に係るＡ／Ｄ変換回路が用いていたＤ／Ａ変換を使用せず、従来のパイプライン型Ａ／Ｄ変換回路が採用していた残差アンプや１ビット出力毎のサンプルホールドアンプを使用しない特徴を有している。更に本第４の実施形態に係るＡ／Ｄ変換回路は、テント写像によるＡ／Ｄ変換において１回の写像で数ビットを出力できる写像関数を用意するので、フラッシュ型とパイプライン型を合わせたサブレンジ型のような、変換速度と回路面積、分解能精度のトレードオフ的な構成をとることが可能である。
【０１１３】
また、本第４の実施形態に係るＡ／Ｄ変換回路を用いて、例えば、分解能８ビットのＡ／Ｄ変換を行う装置を、図１１に示した第２の実施形態のような構成によって実現することができる。即ち、図１１に示すテント写像演算回路１−１〜１−３のそれぞれを図１５に記載の本実施形態に係るＡ／Ｄ変換回路によって置換し、図１１のコンパレータＣＭＰを図１５に示す制御部４１によって置換することになる。すると、本実施形態に係るＡ／Ｄ変換回路は、１つのＡ／Ｄ変換回路のコンパレータ（オペアンプ）を５個含むから、テント写像演算回路１−１〜１−３の３回路で、合計５×３＝１５個である。また、制御部４１には、３個のコンパレータ（オペアンプ）が含まれるから１５＋３＝１８個となり、サンプルホールド１個を含めると合計１９個である。これに対し並列型（フラッシュ型）で同様の分解能が８ビット回路を作成する場合にはコンパレータを255個必要とすることから、本実施形態が遥かに少ない部品点数で同じ分解能の回路を実現することが可能である。
【０１１４】
次に、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部の説明を行う。式(1)の写像を１回分行う１回分演算部であるテント写像演算回路１を、既に図１０に示した。この図１０に示す反転増幅回路は負帰還型であり、“1 - Xr”を実行するが、応答時間（レイテンシ）が遅くなるという懸念と、複数段のカスケード接続を行う場合に、前段の回路に電流が生じることで演算精度に影響を及ぼす懸念を有している。そのため、上記反転増幅回路を例えばＮＭＯＳトランジスタを用いて構成することで、応答時間（レイテンシ）向上や演算精度向上、更に回路面積削減といった効果を上げることが期待できる。そこで、本実施形態のＡ／Ｄ変換回路では、テント写像式として、以下の式(8)を使用することができる。
【０１１５】
【数１５】
2018160915.tif 000017
【０１１６】
図１６に、上記式(8)のテント写像マップの幾何学的イメージを示す。このテント写像マップはＶ字型のテント写像になり、値域[1,2]を反復する。Xr の範囲が、
Xr ＜ 1.5 の時     ビット列        " 1 "
1.5 ≦ Xr の時    ビット列        " 0 "
を取得する。
【０１１７】
式(8)を実現する場合、図１７に示す各初期値X0の範囲から写像を行い、グレイコードを生成し、バイナリ変換を行うことで、最終的なデジタル値を取得する。ところが、式(8)により上記のルールによってビット列を取得すると、図１７に示すように、バイナリ変換した値が降順（初期値X0の昇順と逆）に生成されてしまう。このため、最後にバイナリ変換した値を反転することで、最終的に適正なデジタル値（昇順）を得ることができる。
【０１１８】
図１０に示した反転増幅回路を、ＮＭＯＳトランジスタに置き換えて構成したテント写像演算回路５０を図１８に示す。この図１８に示すテント写像演算回路５０は、式(8)を実現する１回分演算部である。即ち、テント写像演算回路５０は、制御部５１、第１の演算回路であるアナログ演算回路５２、第２の演算回路であるアナログ演算回路５３、第３の演算回路であるアナログ演算回路５４、スイッチ群である（アナログ）スイッチＳＷ１、ＳＷ２を備えている。
【０１１９】
スイッチ群であるスイッチＳＷ１、ＳＷ２は、上記１回分演算部へ入力された信号を、上記第１の演算回路へ直接導くか、または、上記第２の演算回路を介して上記第１の演算回路へ導くか、経路を切り換えるスイッチ群である。
【０１２０】
制御部５１は、上記１回分演算部へ入力された信号の大きさに基づき上記スイッチ群のオンオフを制御するものである。制御部５１には、入力信号をグレイコード（１ビット）に変換するコンパレータ（比較器）５６及びインバータ５１ａと、コンパレータ５６の出力に基づきスイッチＳＷ１、ＳＷ２を制御する制御信号を作成する論理回路５５により構成される。ここでは、論理回路５５は、ＡＮＤゲート５５ｂ、５５ｃ、ＯＲゲート５５ｄにより構成されている。論理回路５５の出力は、図１１に示したカスケード接続を利用する場合の次段へ送るクロック信号となる。
【０１２１】
本実施形態では、テント写像関数が一次式に第１の定数を掛け、更に第２の定数を引く形式の関数であるため、アナログ演算回路５２を、上記第１の定数を掛ける演算を行う第１の演算回路として構成し、アナログ演算回路５３を、上記一次式の演算を行う第２の演算回路として構成し、更にアナログ演算回路５４を、上記第２の定数を引く演算を行う第３の演算回路として構成している。
【０１２２】
アナログ演算回路（第１の演算回路）５２は、図８に示したオペアンプ３０による非反転増幅回路のアナログ演算にて入力信号Xrまたは3 - Xrに定数２を掛ける演算を行う。
【０１２３】
アナログ演算回路（第２の演算回路）５３は、Xr＜1.5の場合に、図１６に示す"1.5"を折り返すようにして、"3 − Xr"の演算を、ＮＭＯＳトランジスタ５３ａ、５３ｂで構成した引き算回路で行うものである。ここでアナログ演算回路（第２の演算回路）５３は、図１９に示すように、ダイオード接続したＮＭＯＳトランジスタ５３ａのドレインに別のＮＭＯＳトランジスタ５３ｂを接続して構成される。ダイオード接続したＮＭＯＳトランジスタ５３ａのゲートとソースの接続点に電圧値Vgsが与えられている。上記別のＮＭＯＳトランジスタ５３ｂではゲートがVinに接続され、ソースがVsに接続されている。２つのＮＭＯＳトランジスタ５３ａ、５３ｂの接続点は出力端子であり、出力Voutの電圧レベルは、"Vout = Vgs - Vin +  Vs (但しVin ≦ Vgs/2) "の関係にある。
【０１２４】
図２０に、図１９に示したＮＭＯＳトランジスタ５３ａ、５３ｂによる回路のＤＣ解析を行った結果を示す。この図２０では、Vinを 0.0[V]〜3.0[V]まで変化させた場合のVoutの電圧レベルを示している。"Vin≦Vgs/2(=1.5[V])"の範囲では、 Vout は 1.5[V]を境に Vin の電圧レベルに対して、Vgs=3.0[V]からの引き算を行った値が図２０にリニアに現れている。なお、ＤＣ解析の電圧条件については、Vgs=3.0[V]、Vs=0.0[V]である。
【０１２５】
アナログ演算回路（第３の演算回路）５４は、アナログ演算回路（第２の演算回路）５３と構成は同じである。アナログ演算回路（第３の演算回路）５４では、アナログ演算回路（第１の演算回路）５２の出力信号を、ダイオード接続したＮＭＯＳトランジスタのゲートとソースの接続点に入力している。この構成により、アナログ演算回路（第３の演算回路）５４は入力から２を引く回路として機能する。
【０１２６】
図１８において電圧レベル入力Vinに相当する"Xr"が、Xr＜1.5のとき制御部５１によりスイッチＳＷ２が閉成され、1.5 ≦ Xr のとき、スイッチＳＷ１が閉成される。以上の構成により、1.5 ≦ Xrのとき制御部５１によりスイッチＳＷ１が閉成（ＳＷ２は開放）され、アナログ演算回路５２とアナログ演算回路５４とが接続されて、Xr+1 ＝"2Xr  -  2 "の演算を行う回路が構成され、Xr+1 が得られる。一方、Xr＜1.5のとき制御部５１によりスイッチＳＷ２が閉成（ＳＷ１は開放）され、アナログ演算回路５３とアナログ演算回路５２とアナログ演算回路５４が接続されて、Xr+1 ＝" 2(3 - Xr) - 2 (=4 - 2 Xr) "の演算を行う回路が構成され、Xr+1 が得られる。
【０１２７】
図１８に示した、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部は、図１０に示した１回分演算部と比較して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＮＭＯＳトランジスタにより構成されるアナログ演算回路５３へ置き換えることで、応答時間（レイテンシ）向上、演算精度向上、また回路面積削減、といった効果が期待される。
【０１２８】
次に、第６の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部の説明を行う。図２１に、第６の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部であるテント写像演算回路であるテント写像演算回路２０の回路図を示す。この１回分演算部であるテント写像演算回路２０は、図１０に示した１回分演算部に対して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたものである。この１回分演算部であるテント写像演算回路２０は、式(1)の写像演算を行うものである。
【０１２９】
図１０のアナログ演算回路２３を、ＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換えたアナログ演算回路６３は、" 1 - Xr "を実行する引き算回路であり、図２２に示すように２個のＰＭＯＳトランジスタで構成される。図の下側に示されるＰＭＯＳトランジスタ６３ｂはソースとゲートがVs=0.0[V]に接続されている。このＰＭＯＳトランジスタ６３ｂのドレインには別のＰＭＯＳトランジスタ６３ａのドレインが接続されている。上記別のＰＭＯＳトランジスタ６３ａのソースから電源がVdd=1.0[V]が供給され、そのＰＭＯＳトランジスタ６３ａのゲートに演算対象である入力電位レベルVinがXr として供給されている。ソースとゲートがVs=0.0[V]に接続されたＰＭＯＳトランジスタ６３ｂのドレインからの出力電圧 Voutは、" Vout = Vdd  -  Vin (但しVdd/2≦Vin) "の関係である。
【０１３０】
図２３に、図２２のＰＭＯＳトランジスタ６３ａ、６３ｂにより構成される回路のＤＣ解析を行った結果を示す。図２３には、入力電位レベルVinを 0.0[V]〜1.0[V]まで変化させた場合における、出力電圧レベルVoutの変化が示されている。"Vdd/2(=0.5[V]) ≦ Vin"の範囲では、 Vout は 0.5[V]を境に Vin の電圧レベルに対して、Vdd=1.0[V]からの引き算を行った値が、図２３にリニアに現れている。
【０１３１】
この第６の実施形態によれば、図１８に示した、第５の実施形態に係るＡ／Ｄ変換回路に適用される１回分演算部同様に、図１０に示した１回分演算部に対して、図１０の反転増幅回路により構成されるアナログ演算回路２３をＰＭＯＳトランジスタ６３ａ、６３ｂによる構成で置き換え構成することで、応答時間（レイテンシ）向上や演算精度向上、また回路面積削減といった効果を上げることができる。
【０１３２】
本願発明の利用分野などを説明する。本発明は、アナログ電圧値をデジタル値に変換するＡ／Ｄ変換に使用可能である。特に、並列型（フラッシュ型）のように高速変換が必要とされるビデオ用途などに利用すると好適である。また、未知な高い周波数成分を含む、自然な波の科学技術解析や、センサによる信号のサンプリングの用途にも好適である。
【符号の説明】
【０１３３】
２  サンプルホールドアンプ
３  バイナリ変換回路
４  出力バッファ
５  制御部
１１  サンプルホールド手段
１２  演算手段
１３  変換手段
２０  テント写像演算回路
２１  制御部
２２、２３  アナログ演算回路
２４  コンパレータ
２５  論理回路
３０、３１  オペアンプ
３２  レジスタ
３８  サンプルホールドアンプ
４１、５１  制御部
４２、４３、４４  アナログ演算回路
５０  テント写像演算回路
５２、５３、５４  アナログ演算回路
５５  論理回路
５６  コンパレータ
６３  アナログ演算回路
１１０  エンコーダ
１２０  逐次比較レジスタ
１２５  タイミングコントロール部
１３０  積分回路
１４０  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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