【事件の表示】
　昭和６３年特許願第２６３０１０号「論理記憶アドレスから物理記憶アドレスへの変換を自動構成する方法および装置」拒絶査定に対する審判事件［平成　１年５月３０日出願公開、特開平　１−１３７３４９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続きの経緯及び本願発明
　本願は、西暦１９８７年（昭和６２年）１１月１６日にアメリカ合衆国にした特許出願に基づいてパリ条約第４条の規定による優先権を主張した昭和６３年１０月２０日の特許出願であって、請求項２に係る発明（以下、「本願第２発明」という。）は、平成５年１０月２９日付け及び同７年３月３１日付け各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の（２）に記載されたとおりの次の事項により構成されるものである。
「貯蔵アドレスの数を示す識別データを含む記憶カードを複数個有し、各記憶カードをテストして誤りのない動作を保証するカードを識別する手段を有するコンピュータシステムで論理記憶アドレスから物理記憶アドレスへの変換を自動構成する装置であって、
　各記憶カード上の貯蔵アドレスの数を表す値を貯蔵する記憶構成手段と、
　前記記憶構成手段に結合され、前記論理記憶アドレスの１部を修正して論理カード・アドレスを作る第１論理手段と、
　誤りのない動作を保証するカードを識別する前記テストの結果に応答して誤りのない動作を保証する論理カードの物理アドレスを貯蔵するカード識別手段と、
　前記カード識別手段に応答してかつ各記憶アクセス毎に実時間で動作して前記修正された論理カード・アドレスを物理カード・アドレスに変換する第２論理手段と、
よりなる自動構成装置」
（なお、誤りのない動作を保証するためにテストされるのは、論理カードではなく、物理カードであるから、第３パラグラフ後半の「誤りのない動作を保証する論理カードの物理アドレスを貯蔵するカード識別手段」は、特許請求の範囲の（１）の記載を斟酌して、“誤りのない動作を保証するカードの物理アドレスを貯蔵するカード識別手段”と読み替えるものとする。）
　
第２　刊行物に記載された発明
１　刊行物１
（１）原審において引用された刊行物である特開昭６１−２０１６４号公報（昭和６１年１月２８日特許庁発行。以下、「刊行物１」という。）には、主記憶装置内のシステムとして重要な情報を格納する領域にあらかじめ障害のない領域を割り当てることにより、その領域内での障害の発生を未然に防ぐようにした情報処理装置の障害防止方式に関する発明が記載されており、これについて、次の各事項が図面と共に記載されている。
　ア「第１図は本発明の一実施例の情報処理装置の全体構成図である。第１図において、主記憶制御ユニット（ＳＣＵ）２は信号線２を介して主記憶装置（ＭＳ）１の読み出しおよび書き込みを制御する。ＳＣＵ２は、また、ＭＳ１を一定単位ごとに組替えるＭＳ組替え手段２２を含む。ＭＳテストユニット６は、信号線４を介してＳＣＵ３をコントロールし、ＭＳ１に障害があるどうかをテストする手段を持つ。このテスト結果は信号線７を介してＭＳ組替え制御ユニット８に送られる。ＭＳ組替え制御ユニット８は、このデータをもとにＭＳの組替え指示を信号線５を介して、ＳＣＵ３に出す。ＭＳ組替え制御ユニット８は、さらにシステム領域指示レジスタ２３を含み、このレジスタ２３によりシステム領域がＭＳ１上のどの領域に存在するかを識別しうる。…（略）…。電源投入制御ユニット２０は、信号線２５，２６を介してＭＳテストユニット６およびＭＳ組替え制御ユニット８に起動をかけることができる。設定情報格納装置２１はフロッピーディスクあるいはディスクなどの記憶手段であり、この中にはＭＳ組み替え手段２２やシステム領域指示レジスタ２３に格納されるべき、初期値が記憶されている。電源投入制御ユニット２０は、これらの情報を信号線２７を介して読み出すことが出来、読み出した情報をＳＣＵ３内のＭＳ組替え手段２２やＭＳ組替え制御ユニット８内のシステム領域指示レジスタ２３に設定する手段を持つ。」（前記公報２頁右上欄１３行ないし右下欄３行）
　イ「第２図は主記憶制御ユニット（ＳＣＵ）３が有するＭＳ組替え手段２２とＭＳ１との関係を示したものである。今、説明を簡単にするため、ＭＳ１は４つのブロック０〜３に分割されているものとする。絶対アドレスレジスタ９はＭＳ１をアクセスするためのアドレスを格納するレジスタであり、ＭＳ１のブロックを示すブロックアドレスとブロック内アドレスに分けられる。ブロックアドレスは、信号線１２を介して浮動アドレスレジスタ（ＦＡＲ）１０に送られる。ＦＡＲ１０は、ＭＳ１のブロックに対比して４つのエントリを持っており、それぞれのエントリは、信号線１２により送られてくるブロックアドレスによりアドレス付けされて読み出される。読み出されたＦＡＲ１０のエントリは、信号線１４を介して、物理アドレスレジスタ１１に送出される。物理アドレスレジスタ１１には、同時に絶対アドレスレジスタ９のブロック内アドレス部が信号線１３を介して送られ、信号線１４と１３の内容を合せて物理アドレスが生成される。物理アドレスレジスタ１１の内容は、信号線１５を介してＭＳ１に送られ、ＭＳ１は信号線１５の内容をアドレスとしてアクセスされる。」（同公報２頁右下欄４行ないし３頁左上欄６行）
　ウ「次に、第２図に示すＭＳ組替え手段を用いてＭＳを組替える様子を説明する。
　まず、ＦＡＲ１０の内容が、第３図に示す如く（００），（０１），（１０），（１１）の場合について考える。この時には、ＦＡＲ１０を用いて絶対アドレスを物理アドレスに変換を行っても絶対アドレスと物理アドレスは等しい。すなわち、ＭＳ１のブロックと絶対アドレスの関係は、第４図に示すように、０番地より順にブロック０，１，２，３の順になる。
　次に、ＦＡＲ１０の内容が第５図に示す如く、（００），（０１），（１１），（１０）の場合を考える。この時には、ＦＡＲ１０を用いて変換を行うことにより、絶対アドレスの（１０）は（１１）に、（１１）は（１０）に変換される。この結果、ＭＳのブロックと絶対アドレスの関係は、第６図に示す様に、０番地より順にブロック０，１，３，２となる。すなわち、第４図の場合に比べると、ブロック２とブロック３が入れ替わったことになる。」（同公報３頁左上欄７行ないし右上欄６行）
　エ「第９図は電源投入ユニット２０の動作を示す流れ図である。…（略）…。電源投入が指定されると、第９図に示すフロー図に従い処理が開始される。先ず、電源投入制御ユニット２０は、信号線２４により、各電源ユニットに電源投入を指示する。（ステップ１０１）。電源投入が終了すると、設定情報格納装置２１によりＦＡＲ１０と、システム領域指示レジスタ２３に設定すべき初期値を読み出し、ＦＡＲ１０、システム領域指示レジスタ２３に値を設定すべきＳＣＵ３、ＭＳ組替え制御ユニット８に指示する（ステップ１０２）。設定が終了すると、情報処理装置の各部に対してリセットをかける（ステップ１０３）。リセット動作終了後、電源投入制御ユニット２０は信号線２５を介してＭＳテストユニット６に起動をかける（ステップ１０４）。ＭＳテストユニット６がＭＳテスト動作を終了すると、電源投入制御ユニット２０はＭＳ組替え制御ユニット８に対してＭＳの組替えを指示する（ステップ１０５）。ＭＳ制御ユニット２０はこの指示により、もしシステム領域を含むブロックに障害があればＭＳ１の組替えを行う。」（同公報３頁左下欄８行ないし右下欄１０行）
　オ「ＭＳ上の障害のない領域をシステム領域に割り当てる様子を具体的に説明する。まず、ＭＳ組替え手段２２中のＦＡＲ１０中の内容は第３図に示すようになっているとする。すなわち、絶対アドレスとＭＳ１のブロックの関係は０番地から順にブロック０，１，２，３の順であるとする。今、システムにとって重要な情報を含むシステム領域は、アドレスの最上位、すなわちブロック３内に置かれているとする。ＭＳテストユニット６は、まず、ＳＣＵ３を介してＭＳ１に障害があるかどうかをテストする。その結果、ブロックに障害を検出したとする。このＭＳ１の障害情報は信号線７を介してＭＳ組替え制御ユニット８に送られ、該ＭＳ組替え制御ユニット８は、システム領域指示レジスタ２３により障害を含むブロック３がシステム領域に割り当てられていることを知り、ＭＳ１の組替えをＳＣＵ３に指示する。ＭＳ１のブロック２に障害がないとすると、ＭＳ組替え制御ユニット８はブロック２とブロック３の入れ替えをＳＣＵ３に指示する。これを受けてＳＣＵ３はＭＳ組替え手段２２中のＦＡＲ１０の内容を第５図に示すように書き替える。この結果、絶対アドレスとＭＳ１のブロックの関係は第１４図に示すようになり、障害のないブロック２にシステム領域が割り当てられる。」（同公報４頁右上欄１８行〜右下欄３行）
（２）ここで、前記（１）の事項を、本願第２発明の構成に準じて整理する。
　前記（１）イには、絶対アドレスのブロックアドレスによりアドレス付けされて読み出された浮動アドレスレジスタのエントリの内容と前記絶対アドレスのブロック内アドレスとを合わせて生成された物理アドレスにより主記憶装置がアクセスされることが記載されているが、これらの動作が、各記憶アクセス毎に行われものであることは明らかであり、また、実時間動作であることも明らかであるから、刊行物１には、次の事項により構成される発明（以下、「刊行物１に記載された発明」という。）が記載されているということができる。
　主記憶装置を一定の単位で分割したブロックを複数個有し、前記各ブロックをテストして障害を含まない前記ブロックを識別するＭＳテストユニットを有する情報処理装置でブロックアドレスとブロック内アドレスに分けられる絶対アドレスから物理アドレスへの変換を自動構成する装置であって、
　障害を含まない前記ブロックを識別する前記テストの結果に応答して障害を含まない前記ブロックのアドレスを記憶する浮動アドレスレジスタと、
　前記浮動アドレスレジスタに応答してかつ各記憶アクセス毎に実時間で動作して絶対アドレスのブロックアドレスを前記ブロックのアドレスに変換するＭＳ組替え手段と、
よりなる自動構成装置。
２　刊行物２
　同じく引用された刊行物である特開昭６２−１６８２４８号公報（昭和６２年７月２４日特許庁発行。以下、「刊行物２」という。）には、メモリ装置に関する発明が記載されており、これについて、次の各事項が図面と共に記載されている。
　ア「図を参照すると、本発明の一実施例は、マルチプレクサー１、セレクタ２およびフリップフロップ３を搭載したインタフェース部６と、４つのメモリチップ４１〜４４を搭載したメモリカード４とから構成される。１７本のアドレス信号線Ａ０〜Ａ１６からなるアドレス信号線５のうちの信号線Ａ１３，Ａ１５，Ａ１４およびＡ１６はそれぞれマルチプレクサの入力端子Ａ１，Ａ２，Ｂ１，Ｂ２に接続される。信号線Ａ０〜Ａ１４はインタフェース部６の出力部７に接続される。」（前記公報２頁左上欄６行〜１５行）
　イ「まず、それぞれ８Ｋバイトのメモリチップ４１〜４４で３２Ｋバイトのメモリカードを構成した場合を考える。このときには、信号線Ａ０〜Ａ１２を介してバイトアドレス信号が各チップ４１〜４４に供給される。さらに、フリップフロップ３の出力Ｑを予め論理“０”に設定してマルチプレクサ１の選択端子Ｓに供給しておく。マルチプレクサ１は、選択端子Ｓに入力される信号が論理“０”であるときには入力端子Ａ１およびＢ１に入力される２つの信号（信号線Ａ１３およびＡ１４の信号）をセレクタ２に与え、この２つの信号の状態によりどれか１つのメモリチップを選択するチップセレクト信号ＣＳをセレクタ２は生成する。このようにして、チップセレクト信号により選択されたメモリチップ内の信号線Ａ０〜Ａ１２で示されるバイトアドレスに対応する記憶位置の内容がデータバス（８ビット）８を介してインタフェース部６に与えられる。」（同公報２頁左上欄１６行〜右上欄１３行）
　ウ「次に、それぞれ３２Ｋバイトのメモリチップ４１〜４４で１２８Ｋバイトのメモリカードを構成した場合を考える。この場合には、フリップフロップ３の出力Ｑは論理“１”に設定される。これに応答してマルチプレクサ１は入力端子Ａ２およびＢ２に与えられる信号（信号線１５および１６の信号）をセレクタ２に与える。以後は、上述の３２Ｋバイトのメモリカードの場合と同様にメモリチップへのアクセスが行われる。」（同公報２頁右上欄１４行〜左下欄２行）
　エ「また、メモリカードの容量に応じたフリップフロップ３の設定は次のようにして自動的に設定することもできる。すなわち、メモリカードの先頭アドレスに切換のための切換情報を記憶させておき、メモリカードを使用するにあたって、最初にこの情報をインタフェース部６に読み出し、この切換情報に応じてフリップフロップ３を設定するように制御すればよい。」（同公報２頁左下欄６行〜１３行）
　
第３　対比
１　本願第２発明と刊行物１に記載された発明とを対比する。
（１）本願第２発明の「論理記憶アドレス」及び「物理記憶アドレス」は、それぞれ、刊行物１に記載された発明の「絶対アドレス」及び「物理アドレス」と同義であり、本願第２発明の「論理記憶アドレスの１部」は、刊行物１に記載された発明の「絶対アドレスのブロックアドレス」と同義である。
（２）本願第２発明の「記憶カード」と刊行物１に記載された発明の「主記憶装置を一定単位で分割したブロック」とは、“記憶手段”である点で等価であり、本願第２発明の「各記憶カードをテストして誤りのない動作を保証するカードを識別する手段」と刊行物１に記載された発明の「前記各ブロックをテストして障害を含まない前記ブロックを識別するＭＳテストユニット」とは、“各記憶手段をテストして誤りのない動作を保証する記憶手段を識別する手段”である点で等価であり、また、本願第２発明の「誤りのない動作を保証するカードを識別する前記テストの結果に応答して誤りのない動作を保証するカードの物理アドレスを貯蔵するカード識別手段」と刊行物１に記載された発明の「障害を含まない前記ブロックを識別する前記テストの結果に応答して障害を含まない前記ブロックのアドレスを記憶する浮動アドレスレジスタ」とは、“誤りのない動作を保証する記憶手段を識別する前記テストの結果に応答して誤りのない動作を保証する記憶手段のアドレスを貯蔵する手段”である点で等価である。
（３）本願第２発明の「前記カード識別手段に応答してかつ各記憶アクセス毎に実時間で動作して前記修正された論理カード・アドレスを物理カード・アドレスに変換する第２論理手段」と刊行物１に記載された「前記浮動アドレスレジスタに応答してかつ各記憶アクセス毎に実時間で動作して絶対アドレスのブロックアドレスを前記ブロックのアドレスに変換するＭＳ組替え手段」とは、“前記領域識別手段に応答してかつ各記憶アクセス毎に実時間で動作して前記論理記憶アドレスの１部を記憶手段のアドレスに変換する手段”である点で等価である。
（４）本願第２発明の「コンピュータシステム」は、刊行物１に記載された発明の「情報処理装置」と同義である。
２　したがって、本願第２発明と刊行物１に記載された発明とは、
　記憶手段を複数個有し、各記憶手段をテストして誤りのない動作を保証する記憶手段を識別する手段を有するコンピュータシステムで論理記憶アドレスから物理記憶アドレスへの変換を自動構成する装置であって、
　誤りのない動作を保証する記憶手段を識別する前記テストの結果に応答して誤りのない動作を保証する記憶手段のアドレスを貯蔵する手段と、
　前記貯蔵する手段に応答してかつ各記憶アクセス毎に実時間で動作して前記論理記憶アドレスの１部を記憶手段のアドレスに変換する手段と、
よりなる自動構成装置
である点で一致し、次の点で相違する。
＜相違点１＞
　本願第２発明においては、記憶手段が、記憶カードで構成され、前記識別する手段が、各記憶カードをテストして誤りのない動作を保証するカードを識別するように構成され、また、前記貯蔵する手段が、前記テストの結果に応答して誤りのない動作を保証するカードの物理アドレスを貯蔵するように構成されているのに対して、刊行物１に記載された発明においては、それぞれ、記憶手段が、主記憶装置を一定単位で分割したブロックで構成され、前記識別する手段が、前記各ブロックをテストして障害を含まない前記ブロックを識別するように構成され、また、前記貯蔵する手段が、前記テストの結果に応答して障害を含まない前記ブロックのアドレスを記憶するように構成されている点
＜相違点２＞
　本願第２発明においては、各記憶カードに貯蔵アドレスの数を示す識別データを含ませると共に、前記貯蔵アドレスの数を表す値を貯蔵する記憶構成手段と、該記憶構成手段に結合され、論理記憶アドレスの１部を修正して論理カード・アドレスを作る第１論理手段とが具えられ、さらに、前記変換する手段が、カード識別手段に応答してかつ各記憶アクセス毎に実時間で動作して前記修正された論理カード・アドレスを物理カード・アドレスに変換するように構成されているのに対して、刊行物１に記載された発明においては、単に、前記変換する手段が、浮動アドレスレジスタに応答してかつ各記憶アクセス毎に実時間で動作して絶対アドレスのブロックアドレスを前記ブロックのアドレスに変換するように構成されているというに留まる点
　
第４　相違点についての判断
１　相違点１について
（１）本願第２発明及び刊行物１に記載された発明のいずれにおいても、記憶手段が、データを記憶する単位、テストして誤りのない動作を保証するものを識別する単位及び前記テストの結果に応答して誤りのない動作を保証するもののアドレスを貯蔵する単位とされているから、この相違点１は、結局、本願第２発明においては、記憶手段が、記憶カードで構成されているのに対して、刊行物１に記載された発明においては、記憶手段が、主記憶装置を一定単位で分割したブロックで構成されている点の差異に帰着する。
（２）一方、刊行物２ないし本願出願前に頒布された刊行物である特開昭５５−１０１１７８、同５６−３３７４９或いは同６１−１３４８５８各号公報に記載された事項からみて、記憶手段を、記憶カードで構成することは、本願出願前に当業者に周知のことと認められる。
（３）してみれば、刊行物１に記載の発明において、この相違点１に係る構成を、本願第２発明の構成の如くなすことは、当業者が必要に応じて適宜に成し得たことというべきである。
２　相違点２について
（１）まず、両者の前記変換する手段について検討すると、記憶手段に関する点の相違をさておけば、両者の前記変換する手段の相違は、要するに、本願第２発明においては、記憶手段の記憶容量に応じて論理記憶アドレスの１部を修正することにより生成されたアドレスを受け、該生成されたアドレスに対応する記憶手段のアドレスを出力するのに対して、刊行物１に記載された発明においては、論理記憶アドレスの１部をそのまま受け、該アドレスの１部に対応する記憶手段のアドレスを出力する点の差異に帰着するということができるが、本願第２発明における前記変換する手段が、記憶手段の記憶容量に応じて論理記憶アドレスの１部を修正する機能を有するものでないことは明らかであるから、両者の前記変換する手段は、入力されたアドレスに対応する記憶手段のアドレスを出力する手段である点で基本的に一致するものである。
（２）とすれば、記憶手段に関する点の相違をさておけば、この相違点２は、実質的には、本願第２発明においては、記憶容量の異なる記憶手段を利用できるように、コンピュータに実際に搭載された記憶手段の記憶容量に応じて論理記憶アドレスの１部を修正する手段が具えられている、より具体的に言えば、記憶手段に貯蔵アドレスの数を示す識別データを含ませると共に、前記貯蔵アドレスの数を表す値を貯蔵する手段と、該手段に結合され、論理記憶アドレスの１部を修正する手段とが具えられているのに対して、刊行物１に記載された発明においては、そうではない点で相違すると言い換えることができる。
（３）一方、刊行物２ないし本願出願前に頒布された刊行物である特開昭５５−１０１１７８或いは同５６−３３７４９各号公報に記載された事項からみて、記憶容量の異なる記憶手段を利用できるようにするために、該記憶手段に貯蔵アドレスの数を示す識別データを含ませると共に、前記貯蔵アドレスの数を表す値を貯蔵する手段と、該手段に結合され、論理記憶アドレスの１部を修正する手段とを具えることは、本願出願前に当業者に既に知られていることと認められる。
（４）そして、記憶手段に関する点の相違については、前記１に記したとおりである。
（５）してみれば、刊行物１に記載された発明において、この相違点２に係る構成を、本願第２発明の構成の如くなすことは、当業者が容易に想到実施し得たことというしかない。
　
第５　請求人の主張について
　請求人は、審判請求書において、刊行物２に記載された事項について、「引用例２は本発明のように無エラーの連続した記憶領域を構成するような環境での論理カードアドレスへの変換を示すものではない。」（前記請求書５頁２２行ないし２３行）と主張するが、前記してきたことから明らかなように、本願第２発明については、無エラーの連続した記憶領域を構成することと記憶容量に応じて論理記憶アドレスの１部を論理カードアドレスへ変換することとは、技術的に別個のものである、言い換えれば、本願第２発明は、前記無エラーの連続した記憶領域を構成する技術と記憶容量に応じて論理記憶アドレスの１部を論理カードアドレスに変換する技術との単なる組み合わせを基点とするものであると認められるから、請求人の前記主張は、勘案する余地がない。
　
第６　結び
　以上第１ないし第５を総合判断すると、本願第２発明は、刊行物１に記載された発明及び前記周知事項に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、請求項１に係る発明について言及するまでもなく、本願は、拒絶されるべきものである。
　よって、結論のとおり審決する。