【事件の表示】
　平成　３年特許願第　１９５６７号「シフトレジスタ」拒絶査定に対する審判事件［平成　４年　８月２６日出願公開、特開平　４−２３８１９８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年１月１８日の出願であって、その請求項１に係る発明は、平成１２年７月２８日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という）
「　薄膜トランジスタによって構成されるシフトレジスタであって、
　前段から供給される入力信号が与えられるＣＭＯＳトランジスタが設けられ、
その電源側およびグランド側にクロック信号入力用のＭＯＳトランジスタがそれぞれ接続されている第１の回路ブロックと、
　上記第１の回路ブロックの出力端子にその出力端子が接続されているＣＭＯＳトランジスタを有し、その電源側およびグランド側にクロック信号入力用のＭＯＳトランジスタがそれぞれ接続されている第２の回路ブロックと、
　上記第１および第２の回路ブロックの各出力端子にその入力端子が接続されているとともに、その出力端子が上記第２の回路ブロックとの入力端子に接続されているＣＭＯＳトランジスタよりなる第３の回路ブロックと、
　上記第１〜第３の各回路ブロックの全ての電源側およびグランド側に直列にそれぞれ介設されたダイオード接続したＭＯＳトランジスタと
　を具備したことを特徴とするシフトレジスタ。」
　
２．引用例
　これに対して、当審は、平成１２年５月１日付けで通知した拒絶の理由に以下の本願出願前に頒布された刊行物を引用した。
特開平２−３４９７０号公報（以下、「引用刊行物１」という）、
特開平１−３０５６１５号公報（以下、「引用刊行物２」という）、
特開昭６２−１１２２９７号公報（以下、「引用刊行物３」という）、
特開昭６３−５１７１６号公報（以下、「引用刊行物４」という）、
特開昭６３−２１６３６９号公報（以下、引用刊行物５」という）、
特開昭６３−３７７１５号公報（以下、「引用刊行物６」という）　
　そして「引用刊行物１」の第３頁左上欄第１９行から同頁右上欄末行には「このように構成された電界効果型薄膜トランジスタを等価回路で示すと、第２図に示したようになり、Ｔｒ１、Ｔｒ２の２つのトランジスタが直列に継がっている。
　次に、この電界効果型薄膜トランジスタの動作を説明する。
・・・・・・このため、ドレイン領域１１ｂ近傍の電界強度は弱まり、耐圧は高くなる。また、リーク電流は、減少する。」が記載されている。（以下、「記載１Ａ」という）
　
　また、「引用刊行物２」の第２頁左下欄第４行から同欄第９行には「しかしながら、第２図に示す回路を多結晶シリコン薄膜トランジスタ（以下、Ｐ−ＳｉＴＦＴと略す）で形成した場合、ＶＤＤを高くしていくとＴＦＴのゲート、ソース間絶縁破壊電圧以下でも、ジュール熱により、ＴＦＴＱ１８が熱破壊することがわかった。」が記載されている。（以下、「記載２Ａ」という）
　
　また、「引用刊行物３」の第３図には「前段から供給される入力信号が与えられる入力用クロックドインバータＩＶ１０と、
　上記入力用クロックドインバータＩＶ１０の出力端子にその出力端子が接続されている帰還用のクロックドインバータＩＶ１２と、
　上記入力用および帰還用のクロックドインバータの各出力端子にその入力端子が接続されているとともに、その出力端子が上記帰還用のクロックドインバータＩＶ１２との入力端子に接続されているＣＭＯＳトランジスタからなるインバータＩＶ１１からなるマスターフリップフロップ回路と、上記マスターフリップフロップ回路の後段に接続された上記マスタフリップフロップ回路と同様の構成のスレーブフリップフロップ回路からなる回路」が記載されており（以下、「マスター／スレーブフリップフロップ回路」という）、そして、第１頁右欄１５行から第２頁左上欄第９行に「例えば、第３図に示すように、・・・・マスターフリップフロップ回路に・・・・スレーブフリップフロップ回路して用いてシフトレジスタの単位回路を構成することができる。」と記載されている。（以下、「シフトレジスタとマスタ／スレーブフリップフロップ回路」という）
　
　「引用刊行物４」の第８図および第９図には「ＣＭＯＳトランジスタによって構成されるラッチ回路であって、前段から供給される入力信号が与えられる第１のクロックドインバータ８１と、
　上記クロックドインバータ８１の出力端子にその出力端子が接続されている第２のクロックドインバータ８３と、
　上記第１および第２のクロックドインバータの各出力端子にその入力端子が接続されているとともに、その出力端子が上記第２のクロックドインバータ８３との入力端子に接続されているインバータ８２とを具備し、
前記第１、第２のクロックドインバータ８１，８３は前段から供給される入力信号が与えられるＣＭＯＳトランジスタと、その電源側およびグランド側にクロック信号入力用のＭＯＳトランジスタで構成されている、
ラッチ回路」が記載されている。（以下、「引用ラッチ回路」という）
　また、第５頁左下欄第５行から第１０行には「第１図のラッチ回路は・・・このラッチ回路を２台用意してマスタスレーブフリップフロップを構成すれば、ゲート遅延がクロックドインバータ１段分のスタティック型フリップフロップが得られる。」と記載されている（以下、「ラッチ回路とフリップフロップ回路」という）
　
　「引用刊行物５」の第１頁右欄第１０行から第２頁左上欄第１５行には「従来のＭＯＳ集積回路として、・・・・閾値電圧をイオン注入技術を用いて適当に定めることにより外部電源配線４３と内部電源配線４４の電圧差を所望の値に設定することが可能になる。」と記載されており（以下、「電圧低下の構成１」という）、さらに続けて同頁右上欄第７行にかけて「このＭＯＳ集積回路は以下の利点を有する。・・・・・それに伴ってＭＯＳＦＥＴのチャンネル長が縮小してソースドレイン間耐圧が減少し、ホットキャリアの注入によりＭＯＳ集積回路の品質を低下させる恐れがあるが、内部電源電圧をＭＯＳＦＥＴの寸法の縮小に比例させて低下させることにより定電解スケーリングを採用したことになり、かつ、同一装置内にＴＴＬ集積回路が設けられることがあっても、それと共通の５Ｖの外部電源を使用することができる。」と記載されている。（以下、「電圧低下の効果１」という）
　
　そして、図４(a)にはＰチャンネルＦＥＴの場合、図４(b)にはＮチャンネルＦＥＴが示されており、ドレインとゲートを接続して、ＭＯＳダイオードとして機能させて閾値電圧分低下させることが示されている。
　「引用刊行物６」の第３頁第３行から同頁第１０行には「従って、・・・ＭＯＳＦＥＴ内の電界をホットキャリア効果が問題とならない様に弱くすることができる。」と記載されている。（以下、「電圧低下の効果２」という）、そして、図１には「インバータ回路において、ゲートが電源Ｖ１に接続されたハイレベル制限用のトランジスタＭＯＳＦＥＴ２がインバータトランジスタＭＯＳＦＥＴ３の電源ＶDD側に、ローレベル制限用のダイオード接続されたＭＯＳＦＥＴ４が前記インバータトランジスタＭＯＳＦＥＴ３の電圧源Ｖss側に直列に介設され、ハイレベルおよびローレベルを制限する」構成が示されている（第２頁左下欄第１３行から第３頁左上欄第３行頁右下欄第行「　まず、入力端子１３・・・間でしか変化しない。」参照）（以下、「電圧低下の構成２」という）
　
３．対比
Ａ．引用刊行物４との対比
本願発明と「引用ラッチ回路」とを回路構成で対比すると、本願発明の第１の回路ブロック、第２の回路ブロックはクロックドインバータ８１、クロックドインバータ８３に対応し、第３の回路ブロックはインバータ８２に対応する。
そして、次の点で相違する。
相違点１、
　本願発明は薄膜トランジスタによって構成されるのに対し、「引用ラッチ回路」のＭＯＳトランジスタは薄膜に特定していない点
相違点２，
　本願発明はシフトレジスタであるのに対し、「引用ラッチ回路」はラッチ回路である点およびインバータ８２がＣＭＯＳトランジスタでない点
相違点３、
　本願発明は「上記第１〜第３の各回路ブロックの全ての電源側およびグランド側に直列にそれぞれ介設されたダイオード接続したＭＯＳトランジスタ」を有するのに対し、「引用ラッチ回路」にはその構成がない点
　
４，当審の判断
上記相違点１について
　シフトレジスタ回路を薄膜トランジスタによって構成することは
例示するまでもなく本願出願前に知られていることである。
　
上記相違点２について
　引用刊行物４の「ラッチ回路とフリップフロップ回路」の記載、引用刊行物３の「マスタ／スレーブフリップフロップ回路」、「シフトレジスタとマスタ／スレーブフリップフロップ回路」の記載に示されるように、ラッチ回路はシフトレジスタの基本構成である。
　したがって、引用発明の「引用ラッチ回路」でシフトレジスタを構成することは適宜なし得るものと認められる。
　また、インバータとしてＣＭＯＳトランジスタを用いる点は例示するまでもなく周知である。上記引用刊行物４においても、第５頁右上欄第１８行から同頁左下欄第３行「・・第５図に示した回路が得られる。この回路は、Ｎ型トランジスタ５とＰ型トランジスタ６で構成されるインバータと、・・・・インバータとがたすきがけになっている構成を持つ。」と記載されている。
　
上記相違点３について
　本願明細書の段落【００１７】で
　　【発明の効果】
　本発明は上述したように、ＴＦＴからなるシフトレジスタを構成する各回路ブロックにおける電源ＶＤＤ側およびグランドＧＮＤ側の全てのノードに、ダイオード接続したＭＯＳトランジスタを直列に介設したので、内部転送の信号レベルをハイレベル側において上記ダイオード接続トランジスタのしきい値電圧分だけ低下させることができるとともに、ローレベル側においては上記しきい値電圧分だけ上昇させることができる。したがって、シフトレジスタを構成する各ＭＯＳトランジスタのゲートとドレインとの間、ゲートとソースとの間、およびドレインとソースとの間に印加される電圧の大きさを、外部から与えられる電圧の大きさよりも上記ダイオード接続トランジスタのしきい値電圧分だけ小さくすることができる。このため、プロセス変更を行うことなく高耐圧化を達成することができ、シフトレジスタの信頼性を向上させることができる。
　
と記載されているように、回路を構成しているＴＦＴトランジスタのゲートとソース間電圧、ゲートとドレイン間電圧、ドレインとソース間電圧の低減によるトランジスタ破壊防止が直接的効果であり、その結果回路が耐圧を有するものである。
　
　しかしながら、ＴＦＴトランジスタにおいて高耐圧化をするという技術的要請は「引用刊行物１」の「記載１Ａ」、「引用刊行物２」の「記載２Ａ」に記載されているように周知である。
　そして、「引用刊行物１」には第２頁左上欄下から２行〜同頁右上欄第２行「ドレイン領域２ｂとゲート３が離れているため電界が高くなるのを防止して・・」と記載されるように、ドレイン近傍の電界とはゲートドレイン間電界でもある。
また、「引用刊行物２」にはゲートソース間絶縁破壊電圧があることが示されている。
また、「引用刊行物５」には、ＴＦＴではないが、ソースとドレイン間耐圧に関するものである。
　したがって、ゲート−ソース間、ゲート−ドレイン間、ソース−ドレイン間の電圧を低減することでトランジスタの耐圧を向上できることは周知である。
　そして、その手法として、上記「記載１Ａ」において示されている第２図を参照すると、ダイオード接続されたＭＯＳトランジスタを薄膜トランジスタに直列に介設することでＴＦＴトランジスタのドレイン近傍の電界を低減することで、高耐圧化をはかることが示されている。また、上記「電圧低下の構成１」、「電圧低下の効果１」、「電圧低下の構成２」、「電圧低下の効果２」にも示されている。
　したがって、本願発明の要請である耐圧化及びその基本手法は本願出願前に周知である。
　
　そして「引用刊行物５」の「電圧低下の構成１」には電源側にダイオード接続されたＭＯＳトランジスタを、「引用刊行物６」の「電圧低下の構成２」には電源供給ラインの電源Ｖss側に、電圧制限用のダイオード接続したＭＯＳトランジスタを直列に介設してローレベルをＭＯＳＦＥＴ４のしきい値電圧ＶT4だけ上昇し、電圧源ＶDD側に直列に介設されたＭＯＳＦＥＴ２により電圧Ｖ１よりＭＯＳＦＥＴ２のしきい値電圧ＶT2だけハイレベルを低下させる構成が示されており、そして「電圧低下の効果１」、「電圧低下の効果２」の記載によれば、ＭＯＳトランジスタ素子の耐圧を上げ、ＭＯＳＦＥＴ、ＭＯＳ集積回路の信頼性をあげることが示されている。
　上記引用刊行物５，６に記載のものは、ダイオード接続されたＭＯＳトランジスタを電源側「および」グランド側にそれぞれ介設した構成、および回路ブロック「全てにそれぞれに」介設した構成が記載されていないが、引用刊行物６では、（ダイオード接続ではないが）電源ＶDD側の電位を制限するＭＯＳトランジスタをも設け、電源ＶDD側「および」電源Ｖss（グランドに対応）側の両方に電位制限手段を設けることが示されている。
　そして、電圧制限用素子を電源側「および」グランド側の「それぞれ」に直列に設けることは、様々な目的で一般に行われていることにすぎない。
　例えば、特開昭６２−２０８７１５号公報には、内部回路（ＣＭＯＳ ＬＳＩ）の高電圧側、低電圧側の両方にそれぞれ第１、第２の分圧手段を備えることで、内部転送の信号レベルをハイレベル側において低下させ、ローレベル側においては上昇させ（第２頁左下欄第９行から第１５行「このように・・・同じになるようにする。」参照）、その効果の一つとして、トランジスタの耐圧を低くすることができることがあげられている。そして、その第１，第２の分圧手段は、ＭＯＳダイオードと接合ダイオードの組み合わせの他、いずれもがＭＯＳダイオードとする（請求項４）ことが記載されている。
　
　本願発明の作用効果は、上記段落【００１７】で記載されているように、トランジスタに印加されるゲートドレイン間、ゲートソース間電圧、ソースドレイン間電圧を制限させたことによるものであり、入力信号やクロック信号のハイ、ローレベルと電源のハイ、ローレベル及び各トランジスタの動作特性及び耐圧特性とに依存して決まるものであるから、一方のみに入れるか両方に入れるか、また、ダイオードの数をどのようにするか等は信号のロー、ハイレベルおよび電源レベルおよび各トランジスタの耐圧特性などに応じて適宜なし得る程度のことにすぎず、そして、上述したように、耐圧向上のための回路を電源供給ラインの上側または下側、または両方に介設するいずれの手法も周知慣用手段である。
　よって、上記「引用ラッチ回路」をＴＦＴで構成する際に高耐圧化のために、電源側「および」グランド側にダイオード接続されたＭＯＳトランジスタを直列に介設することは当業者が容易になしえたものと認められる。
　
　また、例えば特開昭５７−１０８２２号公報には、耐圧化のために電圧降下回路（ダイオードまたはダイオード接続されたＭＯＳトランジスタ）を回路と電源間に直列に介設する構成が記載されており、そして、第３頁第１０行から第１７行に「なお、前述した電圧降下回路２５は、各段の電源ラインに設ける方法、または、各回路電源から各段に分かれる前にまとめ設ける方法、さらにブロック毎に各所に設ける方法が考えられるが、前述した実施例では、電圧降下回路部の発熱による悪影響を回避するためブロック毎に電圧降下回路を設け、部分発熱を避けるようにしている。」と記載されている。
　同様に、特開平１−３０３９２１号公報には、ＭＯＳトランジスタの耐圧のために電源と回路間にダイオードを直列に入れ、電圧を低下させた回路構成が記載されており、その第１図は耐圧化が必要な各回路段のそれぞれにダイオードを入れた実施例が、第３図には各回路段に分かれる前に入れた実施例が示されている。
　したがって、回路段毎それぞれに、またはまとめて設けるか、回路ブロック毎各所に設けるかは、いずれも周知慣用の構成にすぎない。
　請求人は意見書において「１つ１つのインバータに対してダイオード接続されたＭＯＳトランジスタを電源供給ラインに挿入しているため、ある１つのダイオードが壊れた場合でも、全体として不良になることがない、という各刊行物の開示技術からは期待することのできない顕著で有利な作用効果も奏する」と、作用効果を主張している。
　しかしながら、この作用効果は出願当初に記載されたものではなく、そして、安全もしくは信頼性担保のために、一つで対処せずに複数個で対処すること、全体ではなく各段または各ブロック毎に局所的に対処することは、特にシフトレジスタ固有のことではなく、各種構成において一般的に行われている周知慣用にすぎない。
　
　したがって、各回路ブロック「全てにそれぞれに」介設することは当業者が適宜なしえたものと認められる。
　
５、むすび
　したがって、本願発明は、先に示した引用刊行物１−６に記載された発明及び周知慣用技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。