【事件の表示】
　特願２００９−１１５５０６「半導体装置、モジュール及び電子機器」拒絶査定不服審判事件〔平成２１年　８月２０日出願公開、特開２００９−１８８４２４、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、特許法第４１条に基づく優先権主張を伴う平成１５年１月２８日（優先日：平成１４年１月２８日、出願番号：特願２００２−１９２８６号、優先日：平成１４年２月４日、出願番号：特願２００２−２７３８２号、優先日：平成１４年２月４日、出願番号：特願２００２−２７４９２号、優先日：平成１４年４月１９日、出願番号：特願２００２−１１８１５４号）に出願した特願２００３−１８２３６号の一部を平成２１年５月１２日に新たな特許出願としたものであって、平成２４年１２月２７日付けの最後の拒絶理由通知に対して、平成２５年３月５日に意見書及び手続補正書が提出されたが、同年６月２４日付けで拒絶査定がなされた。
　これに対し、同年７月１０日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１１月１５日付けで審尋がなされ、同年１２月２５日に回答書が提出された。
　
第２　平成２５年７月１０日に提出された手続補正書による補正の適否
１　補正の内容
　平成２５年７月１０日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜４を、補正後の特許請求の範囲の請求項１〜３と補正するものであり、補正前後の請求項１〜４及び請求項１〜３は、それぞれ次のとおりである。
　
（補正前）
「【請求項１】
　半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、
　前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、
　前記第２の部分は、前記第１の部分と重なり、
　前記絶縁膜は、前記第１の部分の側面を覆う領域を有し、
　前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、
　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有し、
　前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有し、
　前記絶縁膜の側面は、前記第１の部分の側面のテーパー形状に沿うような傾斜を有することを特徴とする半導体装置。
　　【請求項２】
　請求項１に記載の半導体装置を有する回路部と、ＦＰＣとを有することを特徴とするモジュール。
　　【請求項３】
　請求項２において、
　表示部、メモリ、マイクロプロセッサ、又は駆動回路部の少なくとも一を有し、
　前記表示部、前記メモリ、前記マイクロプロセッサ、又は前記駆動回路部の少なくとも一は、前記回路部を有することを特徴とするモジュール。
　　【請求項４】
　請求項２又は請求項３に記載のモジュールを有することを特徴とする電子機器。」
　
（補正後）
「【請求項１】
　半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、
　前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、
　前記第２の部分は、前記第１の部分と重なり、
　前記絶縁膜は、前記第１の部分の側面を覆う領域を有し、
　前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、
　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有し、
　前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有し、
　前記絶縁膜の側面は、前記第１の部分の側面のテーパー形状に沿うような傾斜を有することを特徴とする半導体装置。
　　【請求項２】
　請求項１に記載の半導体装置を有する回路部と、ＦＰＣとを有することを特徴とするモジュール。
　　【請求項３】
　請求項２に記載のモジュールを有することを特徴とする電子機器。」
　
２　本件補正の適否
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
　補正前の請求項３を削除し、それに伴い、補正前の請求項４の項番号を繰り上げるとともに、引用する請求項の項番号を修正し、補正後の請求項３とする。
　
（２）補正の適否についての検討
　本件補正は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ）第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　また、本件補正が、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　したがって、本件補正は、特許法第１７条の２第３項、第４項の規定に適合する。
　
第３　本願発明について
１　本願発明
  本願の請求項１〜３に係る発明は、平成２５年７月１０日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりものであり、その請求項１〜３に係る発明（以下、それぞれ「本願発明１」〜「本願発明３」という。）は、上記「１　補正の内容」の「（補正後）」に記載したとおりである。 
　
２　原査定の理由の概要
　本願の請求項１に係る発明は、本願の優先権主張の日前に外国において、頒布された下記の引用文献１に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、本願の請求項２〜４に係る発明は、本願の優先権主張の日前に日本国内又は外国において、頒布された下記の引用文献１〜３に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　記
引用文献１：米国特許出願公開第２００２／０００３２５６号明細書
引用文献２：特開２００１−３０５５８４号公報
引用文献３：特開２００１−３３０８６０号公報
　
３　引用例の記載と引用発明 
（１）引用例１：米国特許出願公開第２００２／０００３２５６号明細書
　原査定の拒絶の理由に引用され、本願の優先権主張の日前に外国において頒布された刊行物である米国特許出願公開第２００２／０００３２５６号明細書（以下「引用例１」という。）には、「MOS SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME」（TITLE）に関して、FIG.1〜61とともに以下の記載がある（下線は当審において付加した。以下同じ。）。 
　
ア　「BACKGROUND OF THE INVENTION  
[0001]  1. Field of the Invention 
[0002]  The present invention relates to a MOS semiconductor device, that is, a semiconductor device having a MOS structure and a method of manufacturing the semiconductor device, and more particularly to an improvement in suppression of a short channel effect of a threshold voltage. 」
（「発明の背景
［０００１］１．発明の技術分野
［０００２］本発明は、ＭＯＳ型半導体装置すなわちＭＯＳ構造を備える半導体装置、およびその製造方法に関し、特に、しきい値電圧の短チャネル効果を抑制するための改良に関する。」）（審決注：日本語ファミリ文献である特開２００２−１５１６８８号公報を参考に当審において作成した。以下同じ。）
　
イ　「[0005]  FIG. 60 is a plan view showing a conventional MOS semiconductor device.  FIGS. 61 and 62 are sectional views taken along the lines K-K and L-L in FIG. 60, respectively. A device 150 is constituted as a MOS transistor in which a channel region 95, a pair of source-drain regions 98 and 99 interposing the channel region 95 therebetween and an isolating film 92 are selectively formed in a main surface of a semiconductor substrate 91. 
[0006]  The semiconductor substrate 91 is a silicon substrate containing a P-type impurity, and the source-drain regions 98 and 99 contain an N-type impurity. A gate electrode 94 is opposed to an upper surface of the channel region 95 with a gate insulating film 93 interposed therebetween. In other words, the device 150 is constituted as an N-channel type MOS transistor. The gate electrode 94 is formed of polysilicon doped with an N-type impurity. 
[0007]  The gate insulating film 93 is constituted as a silicon oxide film having a thickness of 5 nm, for example. The isolating film 92 is constituted as a silicon oxide film buried in a trench having a depth of approximately 0.3 μm which is formed to surround the channel region 95 and the source-drain regions 98 and 99. More specifically, the isolating film 92 constitutes a trench isolation structure. Consequently, 
the channel region 95 and the source-drain regions 98 and 99 are isolated from other elements
formed on the main surface of the semiconductor substrate 91
（「［０００５］　図６０は、従来のＭＯＳ型半導体装置の平面図である。また図６１および図６２は、それぞれ、図６０のＫ−ＫおよびＬ−Ｌ切断線に沿った断面図である。この装置１５０は、ＭＯＳ型トランジスタとして構成されており、半導体基板９１の主面に、チャネル領域９５、このチャネル領域９５を挟む一対のソース・ドレイン領域９８，９９、および分離絶縁膜９２が選択的に形成されている。
［０００６］　半導体基板９１は、Ｐ型不純物を含有するシリコン基板であり、ソース・ドレイン領域９８，９９は、Ｎ型不純物を含有する。チャネル領域９５の上面には、ゲート絶縁膜９３を挟んでゲート電極９４が対向している。すなわち、装置１５０は、Ｎチャネル型のＭＯＳ型トランジスタとして構成されている。ゲート電極９４は、Ｎ型不純物がドープされたポリシリコンを材料としている。
［０００７］　ゲート絶縁膜９３は、例えば厚さ５ｎｍのシリコン酸化膜として構成されている。分離絶縁膜９２は、チャネル領域９５およびソース・ドレイン領域９８，９９の周囲を包囲するように形成された深さ０．３μｍ程度のトレンチに埋設されたシリコン酸化膜として構成されている。すなわち、分離絶縁膜９２は、トレンチ分離構造を構成している。それによって、
チャネル領域９５およびソース・ドレイン領域９８，９９は、半導体基板９１の主面に形成される他の素子
から分離されている
　
ウ　「[0088]  First Embodiment 
[0089]  FIG. 1 is a plan view showing a MOS semiconductor device according to a first embodiment.  FIGS. 2 and 3 are sectional views showing the device taken along the lines A-A and B-B in  FIG. 1, respectively. The device 101 is constituted as an N-channel MOS transistor in which a channel region 5, a pair of source-drain regions 8 and 9 interposing the channel region 5 therebetween and an isolating film 2 are selectively formed in a main surface of a semiconductor substrate 1. 
[0090]  The semiconductor substrate 1 is a silicon substrate containing a P-type impurity, and the source-drain regions 8 and 9 contain an N-type impurity. The isolating film 2 is constituted as a silicon oxide film buried in a trench having a depth of approximately 0.3 μm which is formed to surround the channel region 5 and the source drain regions 8 and 9. More specifically, the isolating film 2 constitutes a trench isolation structure. 
[0091]  In other words, 
the channel 5 and the pair of source-drain regions 8 and 9 are formed in a semiconductor layer selectively protruded upward from the main surface of the semiconductor substrate 1
To surround the semiconductor layer, the isolating film 2 is formed on the main surface which is not protruded.
the semiconductor layer is isolated from other elements
formed in the main surface of the semiconductor substrate 1.
[0092]  
The isolating film 2 has a trench provided in a portion adjacent to a pair of side surfaces of the channel region 5
the isolating film 2 is thin in a portion adjacent to the side surfaces of the channel region 5 and is thickly formed
in other regions
[0093]  Consequently, 
a part of the side surfaces as well as the upper surface of the channel region 5 are covered by a gate insulating film 3
s covered by the gate electrode 4 with the gate insulating film 3 interposed therebetween
a portion between the gate electrode 4 and the main surface which is not protruded is insulated by the isolating film 2
Therefore, the gate electrode 4 can cover the side surfaces of the channel region 5 while reducing a parasitic capacitance between the gate electrode 4 and the main surface of the semiconductor substrate 1.
[0094]  Furthermore, the isolating film 2 is formed such that the upper surface thereof is almost on a level with that of the semiconductor layer except for the trench portion. As will be described below, therefore, it is possible to obtain an advantage that the gate electrode 4 can be formed to have a predetermined shape with high precision in a process for manufacturing the device. The material of the gate electrode 4 is polysilicon doped with an N-type impurity, for example. 
…（略）… 
[0097]  As shown in  FIG. 3, a  channel depletion layer 5a  generated by a gate field and a drain depletion layer 9a generated by a drain field come in contact with each other at a gate-drain end (that is, an end of the channel region 5 which is adjacent to the drain region 9) and a space charge is distributed through so-called “charge share”. These depletion layers are generated when a gate voltage VG is larger than zero (0<V G) and a drain voltage VD is larger than zero (0<V D). 
In the device 101 , the gate electrode 4 is opposed to a part of the side surfaces as well as the upper surface of the channel region 5
…（略）… 
[0099]  While  FIG. 2 shows an example in which the channel region 5 has a rectangular section, 
the same effects can be obtained in a device 102 in which the channel region 5 has a trapezoidal section as shown in  FIG. 4
（「［００８８］　実施の形態１
［００８９］　図１は、実施の形態１によるＭＯＳ型半導体装置の平面図である。また図２および図３は、それぞれ、図１のＡ−ＡおよびＢ−Ｂ切断線に沿った装置の断面図である。この装置１０１は、Ｎチャネル型のＭＯＳ型トランジスタとして構成されており、半導体基板１の主面に、チャネル領域５、このチャネル領域５を挟む一対のソース・ドレイン領域８，９、および分離絶縁膜２が選択的に形成されている。
［００９０］　半導体基板１は、Ｐ型不純物を含有するシリコン基板であり、ソース・ドレイン領域８，９は、Ｎ型不純物を含有する。分離絶縁膜２は、チャネル領域５およびソース・ドレイン領域８，９の周囲を包囲するように形成された深さ０．３μｍ程度のトレンチに埋設されたシリコン酸化膜として構成されている。すなわち、分離絶縁膜２は、トレンチ分離構造を構成している。
［００９１］　言い換えると、装置１０１では、
半導体基板１の主面の上方に選択的に突出する半導体層にチャネル領域５および一対のソース・ドレイン領域８，９が形成されている
突出しない主面の上には、半導体層を包囲するように、分離絶縁膜２が形成されている
半導体層は、半導体基板１の主面に形成される他の素子
から分離されている
［００９２］　
分離絶縁膜２には、チャネル領域５の一対の側面に隣接する部位において溝が形成されており
分離絶縁膜２は、チャネル領域５の一対の側面に隣接する部分では薄く、それ以外の領域では
厚く形成されている
［００９３］　それにより、
チャネル領域５の上面だけでなく一対の側面の一部も、ゲート絶縁膜３で覆われており
このゲート絶縁膜３を挟んでゲート電極４で覆われている
ゲート電極４と突出しない主面との間は、分離絶縁膜２によって絶縁されている
したがって、ゲート電極４と半導体基板１の主面との間の寄生容量を低減しつつ、ゲート電極４が、チャネル領域５の側面を覆うことが可能となっている
［００９４］　さらに、分離絶縁膜２は、溝の部分を除いて、上面が半導体層の上面と略同一の高さとなるように形成されているので、後述するように、装置の製造工程においてゲート電極４を所定の形状に精度良く形成できるという利点が得られる。なお、ゲート電極４の材料は、例えばＮ型不純物がドープされたポリシリコンである。
…（略）…
［００９７］　図３が示すように、ゲート電界により発生するチャネル空乏層５ａとドレイン電界により発生するドレイン空乏層９ａとが、ゲート・ドレイン端（すなわち、チャネル領域５のドレイン領域９に隣接する端部）で接触し、いわゆる「チャージシェア」により、空間電荷が分配される。これらの空乏層は、ゲート電圧ＶGが、０＜ＶGであって、ドレイン電圧ＶDが、０＜ＶDであるときに発生する。
装置１０１では、ゲート電極４がチャネル領域５の上面だけでなく、一対の側面の一部にも対向しているので、チャージシェアにおいて、チャネル空乏層５ａによる比率がドレイン空乏層９ａによる比率に対して高まる
…（略）…
［００９９］　図２には、チャネル領域５の断面形状が矩形である例を示したが、
図４が示すようにチャネル領域５の断面形状が台形状である装置１０２
においても、同様の効果が得られる
　
エ　「[0100]  FIGS. 6 to 17 are views showing a manufacturing process for a preferred method of manufacturing the device 101. In order to manufacture the device 101, first of all, a semiconductor substrate 1 being a silicon substrate is prepared, and a substrate oxide film 6 having a thickness of approximately 20 nm is formed on a main surface of the semiconductor substrate 1 by thermal oxidation at 1000℃. Furthermore, CVD (chemical vapor deposition) is carried out at 750 ℃. so that a mask nitride film 7 having a thickness of approximately 50 nm is formed on the substrate oxide film 6 (FIG. 6). 
[0101]  Next, the substrate oxide film 6 and the mask nitride film 7 are patterned to have a planar shape of a semiconductor layer 13 including a channel region 5 and source drain regions 8 and 9 which are to be formed. Subsequently, 
the main surface of the semiconductor substrate 1  is subjected to selective etching by using the patterned substrate oxide film 6 and mask nitride film 7 as a shield
Consequently, the main surface is caused to selectively recede
a trench
is formed around the semiconductor layer 13
a structure in which the semiconductor layer 13 is selectively protruded upward from the main surface after the receding
[0102]  
It is preferable that an anisotropic plasma etching method should be employed for the selective etching of the semiconductor substrate 1, for example
[0103]  Preferably, pattern shapes of the substrate oxide film 6 and the mask nitride film 7  shown in  FIG. 7  are determined such that a width (a lateral width of the semiconductor layer  13 in  FIG. 7) corresponding to a channel width of a partial region in the semiconductor layer 13 which is to be the channel region 5 is equal to or smaller than a double of a maximum channel depletion layer width Xdm. 
[0104]  Next, an oxide film to be an isolating film 2 is deposited on the semiconductor substrate  1 to cover the semiconductor layer 13 by high density plasma CVD (HDP CVD) (FIG. 9). Then, the isolating film 2 is removed by chemical mechanical polishing (CMP) until an upper surface of the mask nitride film 7 is exposed (FIG. 10). As shown in a plan view of  FIG. 11, thereafter, a resist pattern having an opening 12 is formed on an upper surface of an intermediate structure formed at the step of  FIG. 10. 
[0105]  Subsequently, selective etching is carried out by using the resist pattern as a shield and hydrofluoric acid as an etchant. Consequently, 
an upper surface of the isolating film 2 is caused to recede downward only in a portion adjacent to a pair of side surfaces in a partial region of the semiconductor layer 13 which is to be the channel region 5
[0106]  Then, the mask nitride film 7 and the substrate oxide film 6 are removed by etching using a high temperature phosphoric acid solution and a hydrofluoric acid solution as etchants (FIG. 14). The mask nitride film 7 and the substrate oxide film 6 may be removed after the removal of the isolating film 2 . Thereafter, an oxide film to be a gate insulating film 3 is formed in a thickness of approximately 5 nm over the whole surface of the intermediate structure obtained after the step of  FIG. 14 through the thermal oxidation at 850℃. (FIG. 15). Consequently, a part of the side surfaces and an upper surface in the partial region of the semiconductor layer 13 which is to be the channel region 5 are covered by the gate insulating film 3. 
[0107]  Next, an N-type polysilicon film containing an N-type impurity which is to be the gate electrode 4 is deposited in a thickness of approximately 200 nm by LP-CVD at 600℃. (FIG. 16). Then, the N-type polysilicon film is patterned to have a predetermined shape by lithography and plasma processing. Thus, the gate electrode 4 is formed (FIG. 17). The gate electrode 4 is formed to cover a partial region of the semiconductor layer 13 to be the channel region 5, a portion of a trench of the isolating film 2 and the isolating film 2 portion in which an upper surface thereof is almost on a level with that of the semiconductor layer 13 thereacross. As a result, 
the gate electrode 4 is formed to cover at least a part of the side surfaces and the upper surface in the partial region of the semiconductor layer 13 which is to be the channel region 5 with the gate insulating film 3 interposed therebetween.
（［０１００］　図６〜１７は、装置１０１の好ましい製造方法を示す製造工程図である。装置１０１を製造するには、まずシリコン基板である半導体基板１が準備され、１０００℃での熱酸化法により、半導体基板１の主面の上に厚さ約２０ｎｍの下敷酸化膜６が形成され、さらに、７５０℃でＣＶＤ（化学気相成長）法を実行することにより、厚さ約５０ｎｍのマスク窒化膜７が下敷酸化膜６の上に形成される（図６）。
［０１０１］　つぎに、下敷酸化膜６およびマスク窒化膜７が、形成すべきチャネル領域５およびソース・ドレイン領域８，９を含む半導体層１３の平面形状にパターニングされる。つづいて、
パターニングされた下敷酸化膜６およびマスク窒化膜７を遮蔽体として用いて、半導体基板１の主面に選択的エッチングが施される
その結果、主面が
選択的に後退する
半導体層１３の周囲に
トレンチが形成される
後退後の主面から上方へ半導体層１３が選択的に突出した構造が出来上がる
［０１０２］　
半導体基板１の選択的エッチングには、例えば異方性プラズマエッチング法を採用するとよい
［０１０３］　好ましくは、半導体層１３の中でチャネル領域５となるべき一部領域のチャネル幅に相当する幅（図７の半導体層１３の横幅）が、最大チャネル空乏層幅Ｘｄｍの２倍以下となるように、図７における下敷酸化膜６およびマスク窒化膜７のパターン形状が定められる。
［０１０４］　つぎに、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）により、半導体層１３をも覆うように、分離絶縁膜２としての酸化膜が半導体基板１の上に堆積される（図９）。その後、化学的機械的研磨法（ＣＭＰ法）により、マスク窒化膜７の上面が露出するまで、分離絶縁膜２が除去される（図１０）。つぎに、図１０の工程で形成された中間構造体の上面に、図１１の平面図が示すように、開口部１２を有するレジストパターンが形成される。
［０１０５］　つづいて、このレジストパターンを遮蔽体として用いて、フッ酸をエッチャントとする選択的エッチングを施す。その結果、
チャネル領域５となるべき半導体層１３の一部領域の一対の側面に隣接する部位に限って、分離絶縁膜２の上面を下方へ後退させる
［０１０６］　つづいて、高温リン酸溶液とフッ酸溶液をエッチャントとして用いたエッチングにより、マスク窒化膜７と下敷酸化膜６とが除去される（図１４）。なお、マスク窒化膜７と下敷酸化膜６の除去は、分離絶縁膜２の除去の後に行われても良い。その後、８５０℃での熱酸化法を用いて、図１４の工程の後の中間構造体の表面全体に、ゲート絶縁膜３となるべき酸化膜が、約５ｎｍの厚さに形成される（図１５）。これにより、チャネル領域５となるべき半導体層１３の一部領域の一対の側面の一部および上面が、ゲート絶縁膜３で覆われる。
［０１０７］　つぎに、６００℃でのＬＰ−ＣＶＤ法により、ゲート電極４となるべきＮ型不純物を含有するＮ型ポリシリコン膜が、約２００ｎｍ厚さで堆積される（図１６）。その後、リソグラフィ技術およびプラズマ加工技術を用いて、Ｎ型ポリシリコン膜を所定の形状にパターンニングすることにより、ゲート電極４が形成される（図１７）。ここで、ゲート電極４は、チャネル領域５となるべき半導体層１３の一部領域と、分離絶縁膜２の溝の部分と、上面が半導体層１３の上面と略同一高さである分離絶縁膜２の部分とにまたがって、これらを覆うように形成される。その結果、
ゲート電極４は、チャネル領域５となるべき半導体層１３の一部領域の一対の側面の少なくとも一部と上面とをゲート絶縁膜３を挟んで覆うように形成される
　
オ　「[0130]  Fourth Embodiment 
[0131]  In a fourth embodiment, description will be given to 
a MOS semiconductor device utilizing an SOI substrate
a silicon layer as an SOI layer  22 is formed on the insulating layer 21
The SOI layer 22 has been removed leaving only a semiconductor layer where a channel region 5 and source-drain regions 8 and 9 are formed
[0132]  
An isolating film 23 is
formed on the insulating layer 21 to surround the semiconductor layer
the isolating film 23 is formed to surround the semiconductor layer leaving a trench which is adjacent to the side surfaces of the channel region 5
[0133]  Consequently, 
the gate electrode 4 covers almost the whole side surfaces
with a gate insulating film 3 interposed therebetween
[0134]  An upper surface of the isolating film 23 is almost on a level with that of the semiconductor layer. Accordingly, the same effects as those in the device 101 of  FIG. 2  can be obtained. 
…（略）…
[0136]  FIGS. 29 to 33  are views showing a manufacturing process for a preferred method of manufacturing the device 106. In order to manufacture the device 106, first of all, an SOI substrate including a support substrate 20, an insulating layer 21 and an SOI layer 22 is prepared (FIG. 29). The SOI layer 22 is formed as a P-type silicon layer having a thickness of approximately 100 nm, for example. 
[0137]  In the same manner as in  FIG. 7, next, the SOI layer 22 is subjected to selective etching by using, as shields, a substrate oxide film 6 and a mask nitride film 7 which are patterned utilizing lithography and the SOI layer 22 portion other than a portion provided under the substrate oxide film 6 and the mask nitride film 7 is removed (FIGS. 30 and 31). Consequently, it is possible to obtain 
such a structure that a main surface of the SOI layer  22  selectively recedes
and a semiconductor layer 13 is selectively protruded upward from the receding main surface
[0138]  In order to cover the semiconductor layer 13, subsequently, an oxide film to be an isolating film 23 is deposited on an intermediate structure obtained after the step of  FIG. 30. Then, upper surfaces of the isolating film 23 and the semiconductor layer 13 are flattened by using CMP (FIG. 32). Next, the same steps as those in FIGS. 11 to 14 are carried out so that the isolating film 23 is removed until the insulating layer 21 is exposed in a portion which is adjacent to a pair of side surfaces of a partial region of the semiconductor layer 13 to be the channel region 5 (FIG. 33). For example, chemical etching is used for the removal of the isolating film 23. Thereafter, the same steps as those in FIGS. 15 to 17 are carried out so that the device 106 can be obtained. 
[0139]  
Another Example of Fourth Embodiment
[0140]  FIG. 34 is a sectional view showing a device according to another example of the present embodiment. In the device 107, 
an isolating film 23 is formed in the same manner as the isolating film 2 of the device 101 in FIG. 2
a gate electrode 4 does not cover a pair of side surfaces of the channel region 5 almost wholly but covers a part thereof
[0141]  In order to manufacture the device 107, it is preferable that selective removal of the isolating film 23 should be stopped before an insulating layer 21 is exposed when the same steps as those of FIGS. 11 to 14 are executed after the step of  FIG. 32 for manufacturing the device 106 (FIG. 35). Then, the same steps as those in FIGS. 15 to 17 are carried out so that the device 107 can be obtained. 」
（「［０１３０］　実施の形態４
［０１３１］　実施の形態４では、
ＳＯＩ基板を利用したＭＯＳ型半導体装置
絶縁層２１の上にＳＯＩ層２２としてのシリコン層が形成されている
ＳＯＩ層２２は、チャネル領域５およびソース・ドレイン領域８，９が形成される半導体層のみを残して除去されている
［０１３２］　
絶縁層２１の上には、半導体層を包囲するように分離絶縁膜２３が
形成されている
分離絶縁膜２３は、チャネル領域５の一対の側面に隣接
する溝を残して、上記半導体層を包囲するように形成されている。
ゲート電極４は
一対の側面の略全体を、ゲート絶縁膜３を挟んで覆っている
［０１３４］　また、分離絶縁膜２３の上面の高さは半導体層の上面と略同一である。したがって、図２の装置１０１と同様の効果が得られる。
…（略）…
［０１３６］　図２９〜図３３は、装置１０６の好ましい製造方法を示す製造工程図である。装置１０６を製造するには、まず支持基板２０、絶縁層２１およびＳＯＩ層２２を備えるＳＯＩ基板が準備される（図２９）。ＳＯＩ層２２は、例えば厚さ約１００ｎｍのＰ型のシリコン層として形成されている。
［０１３７］　つぎに、図７と同様に、リソグラフィ技術を用いてパターニングされた下敷酸化膜６およびマスク窒化膜７を遮蔽体として用いて、ＳＯＩ層２２に選択的エッチングが施され、下敷酸化膜６およびマスク窒化膜７の直下の部分以外のＳＯＩ層２２の部分が除去される（図３０、図３１）。これにより、
ＳＯＩ層２２の主面は
選択的に後退し、後退した主面から上方へ半導体層１３が選択的に突出した構造
［０１３８］　つぎに、半導体層１３をも覆うように、分離絶縁膜２３としての酸化膜を図３０の工程後の中間構造体の上に堆積した後、ＣＭＰ法を用いて分離絶縁膜２３の上面と半導体層１３の上面とが平坦化される（図３２）。つぎに、図１１〜図１４と同様の工程を経ることにより、半導体層１３のチャネル領域５となるべき一部領域の一対の側面に隣接する部位において、絶縁層２１が露出するまで分離絶縁膜２３が除去される（図３３）。分離絶縁膜２３の除去には例えば化学的エッチング法が用いられる。その後、図１５〜図１７と同様の工程を経ることにより、装置１０６が得られる。
［０１３９］　
実施の形態４の別の例
［０１４０］　図３４は、本実施の形態による別の装置例を示す断面図である。この装置１０７では、
分離絶縁膜２３は、あたかも図２の装置１０１の分離絶縁膜２と同様に形成される
ゲート電極４は、チャネル領域５の一対の側面の略全体を覆うのではなく、一部のみを覆う
［０１４１］　装置１０７を製造するには、装置１０６を製造するための図３２の工程の後に図１１〜図１４と同様の工程を実行する際に、絶縁層２１が露出する前に、分離絶縁膜２３の選択的除去を停止するとよい（図３５）。その後、図１５〜図１７と同様の工程を経ることにより、装置１０７が得られる。」）
　
カ　FIG. 2には、「実施の形態１による装置の断面図」が示されており、半導体基板１の主面の上方に半導体層が突出しており、分離絶縁膜２が、当該突出した半導体層の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されており、前記突出した半導体層のうち下の部分は、その側面が前記分離絶縁膜２の薄く形成されている部分で覆われた領域であり、前記突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域であり、前記突出した半導体層は、矩形の断面形状であることが見てとれる。
　
キ　FIG. 4には、「実施の形態１による別の装置例の断面図」が示されており、半導体基板１の主面の上方に半導体層が突出しており、分離絶縁膜２が、当該突出した半導体層の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されており、前記突出した半導体層のうち下の部分は、その側面が前記分離絶縁膜２の薄く形成されている部分で覆われた領域であって、矩形の断面形状であり、前記突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域であって、台形状の断面形状であることが見てとれる。
　
ク　FIG. 5には、「実施の形態１によるさらに別の装置例の断面図」が示されており、半導体基板１の主面の上方に半導体層が突出しており、前記突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域であって、当該領域の頂部の角は丸みを有することが見てとれる。
　
ケ　FIG. 34には、「実施の形態４による別の装置例の断面図」が示されており、FIG. 35の「実施の形態４による別の製造方法例の製造工程図」を勘案すると、FIG. 34において、絶縁層２１の上にＳＯＩ層２２が突出しており、分離絶縁膜２３が、当該突出したＳＯＩ層２２の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されており、前記突出したＳＯＩ層２２のうち下の部分は、その側面が前記分離絶縁膜２３の薄くなっている部分で覆われた領域であって、前記突出したＳＯＩ層２２のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域であって、前記突出したＳＯＩ層２２は矩形の断面形状であることが見てとれる。
　
（２）引用発明
ア　引用発明１
　上記「（１）引用例１」の上記摘記事項「ウ」の[００９１]、［００９２］及び［００９９］の記載を参酌すると、FIG. 4に示された「装置１０２」においても、FIG. 2に示された実施の形態１による「装置１０１」と同様に、半導体基板１の主面の上方に選択的に突出した半導体層にチャネル領域５および一対のソース・ドレイン領域８，９が形成され、突出しない主面の上には、半導体層を包囲するように分離絶縁膜２が形成され、分離絶縁膜２には、チャネル領域５の一対の側面にそれぞれ隣接する部位に溝が形成され、分離絶縁膜２は、当該突出した半導体層の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されていることは明らかである。
　
　したがって、上記「（１）引用例１」の上記摘記事項「ウ」及びFIG. 1〜4、6〜17を、特に段落［００９９］の記載を参酌してまとめると、引用例１には、FIG. 4に示された「実施の形態１による別の装置例」の「装置１０２」として、次の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
＜引用発明１＞
「半導体基板１の主面の上方に選択的に突出した半導体層にチャネル領域５および一対のソース・ドレイン領域８，９が形成され、突出しない主面の上には、半導体層を包囲するように分離絶縁膜２が形成され、分離絶縁膜２には、チャネル領域５の一対の側面にそれぞれ隣接する部位に溝が形成され、分離絶縁膜２は、当該突出した半導体層の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されており、前記突出した半導体層のうち下の部分は、その側面が前記分離絶縁膜２の薄くなっている部分で覆われた領域であって、矩形の断面形状であり、前記突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われたチャネル領域５であって、台形状の断面形状であるＭＯＳ型半導体装置。」
　
イ　引用発明２
　上記「（１）引用例１」の上記摘記事項「オ」の[０１３１]〜［０１３３］、［０１３７］及び［０１４０］の記載を参酌すると、FIG. 34に示された「装置１０７」においても、FIG. 28に示された実施の形態４による「装置１０６」と同様に、絶縁層２１の上に選択的に突出したＳＯＩ層２２としての半導体層にチャネル領域５および一対のソース・ドレイン領域８，９が形成され、絶縁層２１の上には、分離絶縁膜２３が、チャネル領域５の一対の側面にそれぞれ隣接する溝を残して、上記半導体層を包囲するように形成されていることは明らかである。
　
　また、上記「（１）引用例１」の上記摘記事項「ウ」、「オ」及びFIG. 15〜17、28〜35を、特に段落［０１４０］の記載を参酌してまとめると、引用例１には、FIG. 34に示され、「実施の形態４の別の例」の「装置１０７」として、次の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
＜引用発明２＞
「絶縁層２１の上に選択的に突出したＳＯＩ層２２としての半導体層にチャネル領域５およびソース・ドレイン領域８，９が形成され、絶縁層２１の上には、分離絶縁膜２３が、チャネル領域５の一対の側面にそれぞれ隣接する溝を残して、上記半導体層を包囲するように形成され、分離絶縁膜２３は、当該突出したＳＯＩ層２２の一対の側面の両側に、当該一対の側面に隣接する部位では薄く、それ以外の領域では厚く形成されており、前記突出したＳＯＩ層２２のうち下の部分は、その側面が前記分離絶縁膜２３の薄くなっている部分で覆われた領域であって、前記突出したＳＯＩ層２２のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域であって、前記突出したＳＯＩ層２２は矩形の断面形状であるＭＯＳ型半導体装置。」
　
４　引用発明１との対比・判断
（１）引用発明１との対比
　本願発明１と引用発明１とを対比する。
　
ア　引用発明１の「突出した半導体層」、「分離絶縁膜２」、「ゲート絶縁膜３」、「ゲート電極４」及び「ＭＯＳ型半導体装置」は、それぞれ本願発明１の「半導体部」、「絶縁膜」、「ゲート絶縁膜」、「ゲート電極」及び「半導体装置」に相当する。
　したがって、本願発明１と引用発明１とは、「半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置」である点で一致する。
　
イ　上記「３」「（１）引用例１」の摘記事項「エ」の段落［０１０１］の記載及び引用例１のFIG. 2、4等も勘案すると、引用発明１において、「『前記突出した半導体層のうち上の部分』は、『前記突出した半導体層のうち下の部分』と重な」るものであることは明らかであるとともに、引用発明１の「前記突出した半導体層のうち下の部分」及び「前記突出した半導体層のうち上の部分」は、それぞれ本願発明１の「第１の部分」及び「前記第１の部分上の第２の部分」に相当する。
　したがって、本願発明１と引用発明１とは、「前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、　前記第２の部分は、前記第１の部分と重な」る点で一致する。
　
ウ　引用発明１は、「前記突出した半導体層のうち下の部分は、その側面が前記分離絶縁膜２の薄くなっている部分で覆われた領域」であるから、本願発明１と引用発明１とは、「前記絶縁膜は、前記第１の部分の側面を覆う領域を有」する点で一致する。
　
エ　引用発明１は、「前記突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域」であるから、本願発明１と引用発明１とは、「前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有」する点で一致する。
　
オ　引用発明１では、「『前記突出した半導体層のうち上の部分』は、『台形状の断面形状』」であるから、「『前記突出した半導体層のうち上の部分』の側面は、テーパ形状」を有するものであるといえる。
　したがって、本願発明１と引用発明１とは、「前記第２の部分の側面は、テーパー形状を有」する点で一致する。
　
カ　以上をまとめると、本願発明１と引用発明１の一致点及び相違点は次のとおりである。
　
＜一致点１＞
「半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、
　前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、
　前記第２の部分は、前記第１の部分と重なり、
　前記絶縁膜は、前記第１の部分の側面を覆う領域を有し、
　前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、
　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有し、
　前記第２の部分の側面は、テーパー形状を有する半導体装置。」
　
＜相違点１＞
　「半導体部」の「第１の部分」と「第２の部分」について、本願発明１では、「前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有し、　前記絶縁膜の側面は、前記第１の部分の側面のテーパー形状に沿うような傾斜を有する」のに対し、引用発明１では、「『前記突出した半導体層のうち上の部分』（前記第２の部分）は、『台形状の断面形状』である」ものの、「『前記突出した半導体層のうち下の部分』（前記第１の部分）」は、「『矩形の断面形状』であり」、当該下の部分の側面が、「テーパー形状を有」することは特定されておらず、そのため、「『分離絶縁膜２』（前記絶縁膜）の側面」は、「前記第１の部分の側面のテーパー形状に沿うような傾斜を有する」ことが特定されていない点。
　
（２）引用発明１に基づく容易想到性の判断
ア　本願発明１についての判断
（ア）上記「３」「（１）引用例１」の上記摘記事項「エ」の段落［０１０１］には、当該「突出した半導体層」は、パターニングされた下敷酸化膜６およびマスク窒化膜７を遮蔽体として用いて、半導体基板１の主面に
選択的エッチングを施すことにより
トレンチを形成して出来上がらせた
異方性プラズマエッチング法
　そして、異方性プラズマエッチング法の条件を調整することによって、傾斜した側面を形成できることは周知である。
　したがって、引用発明１において、「突出した半導体層」として、半導体基板１に異方性プラズマエッチング法による選択的エッチングを施すことにより形成させたものを採用するならば、突出した半導体層の断面形状を、下の部分も上の部分のように台形状のものとすることは技術的には可能であるといえる。
　
（イ）しかしながら、引用例１の上記摘記事項「ウ」の段落［００９３］及びFIG. 2には、「実施の形態１によるＭＯＳ型半導体装置」において、「前記突出した半導体層のうち下の部分は、その側面が前記分離絶縁膜２の薄く形成されている部分で覆われた領域であり、突出した半導体層のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域」であるとともに、当該「前記突出した半導体層」は、「下の部分」と「上の部分」も含め、その断面形状が「矩形」である「装置１０１」が開示されており、当該摘記事項の段落［００９９］及びFIG. 4には、「実施の形態１による別の装置例」において、「突出した半導体層のうち下の部分」の断面形状が「矩形」であり、「突出した半導体層のうち上の部分」の断面形状が「台形状」である「装置１０２」が開示されており、当該段落［００９９］及びFIG. 5には、「実施の形態１によるさらに別の装置例」において、「チャネル領域５の頂部の角に丸みを有する装置１０３」が開示されているものの、引用例１のその他の記載及び図面等を精査しても、「突出した半導体層のうち下の部分」の断面形状が矩形でないものは開示されていない。
　
（ウ）したがって、引用例１には、「突出した半導体層のうち下の部分」の断面形状が矩形でないものは開示も示唆もされていないから、仮に、引用発明１において、「突出した半導体層のうち下の部分」（前記第１の部分）の断面形状を台形状のものとすることが技術的には可能であるとしても、矩形に替えてそのような形状とする動機付けはないから、当業者が容易になし得たということはできない。
　よって、引用発明１において、本願発明１のように、「前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有」するという構成を採用しようとすることは、当業者であれば容易になし得たとはいえない。
　
（エ）以上のとおりであるから、引用発明１において、相違点１に係る本願発明１の構成を採用することが、当業者であれば容易になし得たとはいえない。
　したがって、本願発明１は、引用発明１に基いて、当業者が容易に発明をすることができたとはいえない。
　
イ　本願発明２及び本願発明３についての判断
　本願発明２及び本願発明３は、本願発明１の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「ア　本願発明１についての判断」と同様の理由により、引用発明１に基いて、当業者が容易に発明をすることができたとはいえない。
　
５　引用発明２との対比・判断
（１）引用発明２との対比
　本願発明１と引用発明２とを対比する。
　
（ア）引用発明２の「突出したＳＯＩ層２２」、「分離絶縁膜２３」、「ゲート絶縁膜３」、「ゲート電極４」及び「ＭＯＳ型半導体装置」は、それぞれ本願発明１の「半導体部」、「絶縁膜」、「ゲート絶縁膜」、「ゲート電極」及び「半導体装置」に相当する。
　したがって、本願発明１と引用発明２とは、「半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置」である点で一致する。
　
（イ）上記「３」「（１）引用例１」の摘記事項「エ」の段落［０１０１］の記載、摘記事項「オ」の段落［０１４０］の記載及び引用例１のFIG. 34等も勘案すると、引用発明２において、「『前記突出したＳＯＩ層２２のうち上の部分』は、『前記突出したＳＯＩ層２２のうち下の部分』と重な」るものであることは明らかであるとともに、引用発明２の「前記突出したＳＯＩ層２２のうち下の部分」及び「前記突出したＳＯＩ層２２のうち上の部分」は、それぞれ本願発明１の「第１の部分」及び「前記第１の部分上の第２の部分」に相当する。
　したがって、本願発明１と引用発明２とは、「前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、　前記第２の部分は、前記第１の部分と重な」る点で一致する。
　
（ウ）引用発明２は、「前記突出したＳＯＩ層２２のうち下の部分は、その側面が前記分離絶縁膜２３の薄くなっている部分で覆われた領域」であるから、本願発明１と引用発明２とは、「前記絶縁膜は、前記第１の部分の側面を覆う領域」を有する点で一致する。
　
（エ）引用発明２は、「前記突出したＳＯＩ層２２のうち上の部分は、その側面及び上面がゲート絶縁膜３を介してゲート電極４で覆われた領域」であるから、本願発明１と引用発明２とは、「前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有」する点で一致する。
　
（オ）以上をまとめると、本願発明１と引用発明２の一致点及び相違点は次のとおりである。
　
＜一致点２＞
「半導体部と、絶縁膜と、ゲート絶縁膜と、ゲート電極と、を有する半導体装置であって、
　前記半導体部は、第１の部分と、前記第１の部分上の第２の部分と、を有し、
　前記第２の部分は、前記第１の部分と重なり、
　前記絶縁膜は、前記第１の部分の側面を覆う領域を有し、
　前記ゲート絶縁膜は、前記第２の部分の側面を覆う領域と、前記第２の部分の上面を覆う領域を有し、
　前記ゲート電極は、前記ゲート絶縁膜を介して前記第２の部分の側面を覆う領域と、前記ゲート絶縁膜を介して前記第２の部分の上面を覆う領域と、を有する半導体装置。」
　
＜相違点２＞
　「半導体部」の「第１の部分」と「第２の部分」について、本願発明１では、「前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有し、
　前記絶縁膜の側面は、前記第１の部分の側面のテーパー形状に沿うような傾斜を有する」のに対し、引用発明２では、「前記突出したＳＯＩ層２２は矩形の断面形状である」ものであり、「『前記突出したＳＯＩ層２２のうち下の部分』（前記第１の部分）の側面及び『前記突出したＳＯＩ層２２のうち上の部分』（前記第２の部分）の側面は、テーパー形状を有」するものでなく、そのため、「『分離絶縁膜２３』（前記絶縁膜）の側面」は、「前記第１の部分の側面のテーパー形状に沿うような傾斜を有する」ことが特定されていない点。
　
（２）引用発明２に基づく容易想到性の判断
ア　本願発明１についての判断
（ア）引用発明２において、「前記突出したＳＯＩ層２２は矩形の断面形状であるもの」であり、引用例１の発明の背景、発明の要約、好ましい実施形態の説明、特許請求の範囲及び図面を精査しても、突出したＳＯＩ層２２の断面形状が矩形であることにより課題が生じていたことを当業者が認識し得る記載を見出すことはできず、かつ、引用例１には、「『突出したＳＯＩ層２２のうち下の部分の側面』及び『突出したＳＯＩ層２２のうち上の部分の側面』」を「テーパー形状を有」するものとすることも、さらには、「突出したＳＯＩ層２２のうち下の部分の側面」または「突出したＳＯＩ層２２のうち上の部分の側面」を「テーパー形状を有」するものとすることも記載されておらず、引用発明２において、「突出したＳＯＩ層２２のうち下の部分の側面及び突出したＳＯＩ層２２のうち上の部分の側面」を「テーパー形状を有」するものとする動機付けもないから、当業者が容易になし得たということはできない。
　よって、引用発明２において、本願発明１のように、「前記第１の部分の側面及び前記第２の部分の側面は、テーパー形状を有」するという構成を採用しようとすることは、当業者であれば容易になし得たとはいえない。
　
（イ）以上のとおりであるから、引用発明２において、相違点２に係る本願発明１の構成を採用することが、当業者であれば容易になし得たとはいえない。
　したがって、本願発明１は、引用発明２に基いて、当業者が容易に発明をすることができたとはいえない。
　
イ　本願発明２及び本願発明３についての判断
　本願発明２及び本願発明３は、本願発明１の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「ア　本願発明１についての判断」と同様の理由により、引用発明２に基いて、当業者が容易に発明をすることができたとはいえない。
　
６　むすび
　以上のとおり、本願の請求項１〜３に係る発明は、引用発明１または引用発明２に基づいて、当業者が容易に発明をすることができたものとすることができないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。