【手続補正書】
【提出日】平成27年10月16日(2015.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第１のチップコンタクトを有する半導体チップと、前記半導体チップの端に接する封止層と、前記封止層の表面に露出し前記第１のチップコンタクトと電気的に接続された複数の第１の装置コンタクトとを含む第１の超小型電子装置と、
複数の第２のチップコンタクトを表面に有する半導体チップと、前記半導体チップの端に接し前記端から延びる表面を有する封止層とを含む第２の超小型電子装置であって、該第２の超小型電子装置の前記半導体チップの前記表面と前記封止層の前記表面は該第２の超小型電子装置の外面を形成する第２の超小型電子装置と、
前記第１の装置コンタクトと電気的に接続された複数の結合線と、
前記第２の超小型電子装置の前記外面に位置する複数のパッケージ端子であって、（ｉ）前記第１の装置コンタクトに前記結合線を介して電気的に接続されたパッケージ端子と（ｉｉ）前記第２のチップコンタクトに接して形成された金属被覆されたビアと配線とを介して前記第２のチップコンタクトに電気的に接続されたパッケージ端子と
を備えることを特徴とする超小型電子パッケージ。
【請求項２】
前記第１の超小型電子装置はメモリ記憶アレイ機能を主に提供するよう構成されていることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項３】
前記第２の超小型電子装置は論理機能を主に提供するよう構成されていることを特徴とする請求項２に記載の超小型電子パッケージ。
【請求項４】
前記第１の超小型電子装置は、前記第１の超小型電子装置の外面に露出した複数の第１のチップコンタクトを有する第１の半導体チップと、前記第１の超小型電子装置の前記封止層を貫通する導電性ビアを介して第１のチップコンタクトが前記第１の装置コンタクトに接続された第２の半導体チップとを含むことを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項５】
前記第２の半導体チップの前記第１のチップコンタクトのうち少なくとも１つは、前記第１の超小型電子装置の前記封止層の貫通孔において露出していることを特徴とする請求項４に記載の超小型電子パッケージ。
【請求項６】
前記第１及び第２の半導体チップはメモリ記憶アレイ機能を主に提供するよう構成されていることを特徴とする請求項４に記載の超小型電子パッケージ。
【請求項７】
前記第２の半導体チップが前記第１の半導体チップを部分的に覆うことで、前記第２の半導体チップの前記第１のチップコンタクトが前記第１の半導体チップの端を超えて配置されることを特徴とする請求項６に記載の超小型電子パッケージ。
【請求項８】
前記第１及び第２の半導体チップの前記第１のチップコンタクトは、それぞれ前記第１及び第２の半導体チップの端に隣接して配置されていることを特徴とする請求項６に記載の超小型電子パッケージ。
【請求項９】
前記パッケージ端子に結合された導電性の結合部を更に備えることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１０】
前記複数の結合線の少なくとも幾つかは、前記第２の超小型電子装置の端を回って延びていることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１１】
前記複数の結合線の少なくとも幾つかは、前記第２の超小型電子装置の前記封止層の貫通孔を通って延びていることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１２】
前記複数のパッケージ端子の少なくとも幾つかは、前記貫通孔と前記第２の超小型電子装置の端との間に配置されていることを特徴とする請求項１１に記載の超小型電子パッケージ。
【請求項１３】
前記複数のパッケージ端子の前記少なくとも幾つかは、電源及び接地端子のうち少なくとも１つを含むことを特徴とする請求項１２に記載の超小型電子パッケージ。
【請求項１４】
前記複数のパッケージ端子の少なくとも幾つかは、前記貫通孔と前記第２の超小型電子装置の前記半導体チップの端との間に配置されていることを特徴とする請求項１１に記載の超小型電子パッケージ。
【請求項１５】
前記第１の超小型電子装置の前記封止層は、前記半導体チップの、前記第１のチップコンタクトが配置された表面と反対側の表面を覆っていることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１６】
前記第２の超小型電子装置の前記封止層は、前記半導体チップの、前記第２のチップコンタクトが配置された表面と反対側の表面を覆っていることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１７】
前記第１及び第２の超小型電子装置のうち少なくとも１つは、前記第１及び第２の超小型電子装置を備える該超小型電子パッケージの形成の前に機能テストが可能であることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１８】
前記第１及び第２の超小型電子装置のそれぞれは、前記第１及び第２の超小型電子装置を備える該超小型電子パッケージの形成の前に機能テストが可能であることを特徴とする請求項１に記載の超小型電子パッケージ。
【請求項１９】
第１の超小型電子装置を第２の超小型電子装置の上に積層するステップであって、
前記第１の超小型電子装置は、複数の第１のチップコンタクトを有する半導体チップと、前記半導体チップの端に接する封止層と、前記封止層の表面に露出し前記第１のチップコンタクトと電気的に接続された複数の第１の装置コンタクトとを含み、
前記第２の超小型電子装置は、複数の第２のチップコンタクトを表面に有する半導体チップと、前記第２の超小型電子装置の前記半導体チップの端に接し、前記端から延びる表面を有する封止層とを含み、前記第２の超小型電子装置の前記半導体チップの前記表面と前記封止層の前記表面は前記第２の超小型電子装置の外面を形成している、ステップと、
次いで前記第１の装置コンタクトを前記第２の超小型電子装置の前記外面に位置する複数のパッケージ端子に電気的に接続する複数の結合線を形成するステップであって、前記パッケージ端子は前記第２のチップコンタクトに接して形成された金属被覆されたビアと配線とを介して前記第２のチップコンタクトに電気的に接続されている、ステップと
を含んでいることを特徴とする超小型電子パッケージの製造方法。
【請求項２０】
前記ビアと配線は堆積されることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第１の超小型電子装置はメモリ記憶アレイ機能を主に提供するよう構成されていることを特徴とする請求項１９に記載の方法。
【請求項２２】
前記第２の超小型電子装置は論理機能を主に提供するよう構成されていることを特徴とする請求項１９に記載の方法。
【請求項２３】
前記第１の超小型電子装置は、前記第１の超小型電子装置の外面に露出した複数の第１のチップコンタクトを有する第１の半導体チップと、前記第１の超小型電子装置の前記封止層を貫通する導電性ビアを介して第１のチップコンタクトが前記第１の装置コンタクトに接続された第２の半導体チップとを含むことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記第１及び第２の半導体チップはメモリ記憶アレイ機能を主に提供するよう構成されていることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記第２の半導体チップが前記第１の半導体チップを部分的に覆うことで、前記第２の半導体チップの前記第１のチップコンタクトが前記第１の半導体チップの端を越えて配置されることを特徴とする請求項２３に記載の方法。
【請求項２６】
前記複数の結合線を形成するステップは、前記複数の結合線の少なくとも幾つかが前記第２の超小型電子装置の端を回って延びるよう形成することを特徴とする請求項１９に記載の方法。
【請求項２７】
前記複数の結合線を形成するステップは、前記複数の結合線の少なくとも幾つかが前記第２の超小型電子装置の前記封止層の貫通孔を通って延びるよう形成することを特徴とする請求項１９に記載の方法。
【請求項２８】
前記第２の超小型電子装置の前記封止層の前記貫通孔は、前記第２の超小型電子装置の前記半導体チップの周りに前記封止層を成形する間に形成されることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記貫通孔と同じ構成を有する要素が、前記成形時、前記貫通孔を形成することを特徴とする請求項２８に記載の方法。
【請求項３０】
前記第１及び第２の超小型電子装置のうち少なくとも１つを前記積層するステップの前に機能テストすることを更に含んでいることを特徴とする請求項１９に記載の方法。
【請求項３１】
前記第１及び第２の超小型電子装置のそれぞれを前記積層するステップの前に機能テストすることを更に含んでいることを特徴とする請求項１９に記載の方法。
【請求項３２】
前記第１及び第２の超小型電子装置のうち少なくとも１つは、再構成されたウェハ又は回路パネルであることを特徴とする請求項１９に記載の方法。