【事件の表示】
　平成　４年特許願第　１９２３３号「半導体記憶装置」拒絶査定に対する審判事件［平成　５年　８月２７日出願公開、特開平　５−２１７３８５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成４年２月４日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年６月１９日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「データの読み出し時に一定電位にプリチャージされるビット線を有し、予め定められた３値以上の複数の相互コンダクタンスのうちいずれかの値を示すように設定され、かつ、データ読み出し時にいずれか１個が選択されて所定のゲート電圧が印加されるメモリセル・トランジスタが上記ビット線に多数接続されたメモリセルアレイを有する半導体記憶装置であって、
　該複数の相互コンダクタンスのうちの互いに異なるいずれかの値を示すように設定され、かつ、データ読み出し時にそれぞれ所定のゲート電圧が印加される３個以上のダミーセル・トランジスタと、
　それぞれいずれかのダミーセル・トランジスタが接続され、データ読み出し時にそれぞれの接続されているダミーセル・トランジスタに応じた電位を発生する３本以上のダミービット線と、
　接続されるダミーセル・トランジスタの相互コンダクタンスの設定値が互いに隣接する２本のダミービット線の全ての組み合わせについて、各組み合わせごとに、上記ビット線と２本のダミービット線とを入力し、比較結果をそれぞれ出力する複数の比較回路とを備えて成ることを特徴とする半導体記憶装置」
　
２．引用例記載の発明
　原査定の拒絶の理由に引用した特開昭５９−６３０９５号公報（以下、「第１の引用例」という。なお、拒絶理由通知時には当該引用文献は出願人に適切に通知されなかったがその後出願人に対して電話にて当該引用文献の番号は通知され、出願人はこの番号の引用文献に基づいて意見書を提出している。）には、図面に関して「同図において、ＱＭＣはメモリセルを構成するＭＯＳトランジスタであり、４値レベルのうちのいずれか１レベルの情報が格納されている。セルトランジスタＱＭＣのレベル設定は、ＭＯＳトランジスタのチャネル幅あるいはチャネル長等を変えてコンダクタンスｇｍを変えることによって行われる。
　本実施例においてメモリセルは、チャネル幅がＷ０，Ｗ１，Ｗ２，Ｗ３の４種類のうちいずれか１つの構成のトランジスタから成っている。
　図において、さらに、ＱＣＧはコラムゲートを構成するＭＯＳトランジスタ、ＬＤＭＣはロード回路であり、ＳＡ１,ＳＡ２，ＳＡ３はセンスアンプ、ＯＢ１，ＯＢ２，ＯＢ３は各センスアンプの出力を受け取る出力バッファ、ＯＲはオアゲート、ＲＥＦ１，ＲＥＦ２，ＲＥＦ３は基準電圧発生回路をそれぞれ示している。
　選択されたメモリセルの出力は、コラムゲートトランジスタＱＣＧを介して各センスアンプＳＡ１，ＳＡ２，ＳＡ３に同時に印加される。これらのセンスアンプＳＡ１，ＳＡ２，ＳＡ３は互いに全く同じ構成であり、例えば、センスアンプＳＡ１の部分に示す如く、リアルセル側から与えられるセル出力電圧とダミーセル側から与えられる比較基準電圧との大小により“Ｈ”レベル（論理“１”）、“Ｌ”レベル（論理“０”）の出力を発生する通常のセンスアンプと同じ回路構成となっている。」（公報第２頁右上欄第１５行〜左下欄第１９行目）と記載されており、また「上述の如き比較基準電圧Vref1，Vref２，Vref３を形成するため、各基準電圧発生回路には、次の如き工夫が成されている。まず基準電圧発生回路ＲＥＦ１で説明すると、ダミーセルを構成するＭＯＳトランジスタＱＤ１１，ＱＤ１２，ＱＤ１３，ＱＤ１４のうち、ＱＤ１１及びＱＤ１２は、チャネル幅Ｗ０のメモリセルトランジスタと全く同じ構成となっており、ＱＤ１３及びＱＤ１４は、チャネル幅Ｗ１のメモリセルトランジスタと全く同じ構成となっている。即ち、ＱＤ１１及びＱＤ１２のチャネル幅Ｗ（ＱＤ１１），Ｗ（ＱＤ１２）はＷ（ＱＤ１１）＝Ｗ（ＱＤ１２）＝Ｗ０、同様にＷ（ＱＤ１３）＝Ｗ（ＱＤ１４）＝Ｗ１となっている。」（公報第２頁右下欄１４行〜第３頁左上欄第６行目）と記載されており、また「他の基準電圧発生回路ＲＥＦ２，ＲＥＦ３においてもダミーセルを構成するダミーセルトランジスタが同様の構成となっている。即ち、チャネル幅が、Ｗ（ＱＤ２１）＝Ｗ（ＱＤ２２）＝Ｗ１，Ｗ（ＱＤ２３）＝Ｗ（ＱＤ２４）＝Ｗ２，Ｗ（ＱＤ３１）＝Ｗ（ＱＤ３２）＝Ｗ２，Ｗ（ＱＤ３３）＝Ｗ（ＱＤ３４）＝Ｗ３となっている。」（公報第３頁左上欄第１６行〜右上欄第１行目）と記載されているから、第１の引用例には、
　負荷回路（ＬＤＭＣ）を介して電源（ＶＤＤ）に接続されたビット線を有し、予め定められた４値の相互コンダクタンスのうちいずれかの値を示すように設定され、かつ、データの読み出し時にいずれか１個が選択されて所定のゲート電圧が印加されるメモリセル・トランジスタ（ＱＭＣ）が上記ビット線に多数接続されたメモリセルアレイを有する半導体記憶装置であって、
　相互コンダクタンスが互いに異なるいずれかの値を示すように設定され、かつ所定のゲート電圧（ＶＤＤ）が印加される直・並列接続されたＱＤ１１乃至ＱＤ１４の群、直・並列接続されたＱＤ２１乃至ＱＤ２４の群及び直・並列接続されたＱＤ３１乃至ＱＤ３４の群からなる３つのダミーセル・トランジスタ群と、
　それぞれいずれかのダミーセル・トランジスタ群が接続され、データの読み出し時にそれぞれ接続されているダミーセル・トランジスタ群に応じた電位を発生する３本のダミービット線と、
　相互コンダクタンスが互いに異なるダミーセル・トランジスタ群が接続されている上記３本のダミービット線の内のいずれかのダミービット線と上記ビット線とを入力し、比較結果をそれぞれ出力する複数のセンスアンプ（ＳＡ１〜ＳＡ３）とを備えてなる半導体記憶装置、に関する発明が記載されている。
　また、原査定の拒絶の理由に引用した特開平３−２４２８９８号公報（以下、「第２の引用例」という。）の第１図には、
　論理レベル“１”を記憶するか論理レベル“０”を記憶するかによって、第１及び第２の相互コンダクタンスの内のいずれかの値を示すように設定されたメモリセル・トランジスタ（ＱＮ１）が接続されたビット線（ＢＬ）と、上記第１の相互コンダクタンス値を示すように設定された第１のダミーセル（ＱＮ２、ＱＮ３の内の一方）が接続されている第１のダミービット線（ＤＢＬ１、ＤＢＬ２の内の一方）及び上記第２の相互コンダクタンス値を示すように設定された第２のダミーセル（ＱＮ２、ＱＮ３の内の他方）が接続されている第２のダミービット線（ＤＢＬ１、ＤＢＬ２の内の他方）と、上記ビット線及び上記第１、第２のダミービット線上の電圧を入力して比較結果を出力する比較回路（２０）を備えた半導体記憶装置、が記載されており、この記載から、上記第２の引用例には、比較回路の動作の安定を図ることを目的として、
　論理レベル“１”を記憶するか論理レベル“０”を記憶するかによって決定される、メモリセル・トランジスタの第１及び第２の相互コンダクタンス値と同じ値の第１及び第２の相互コンダクタンス値を有する第１及び第２のダミーセル・トランジスタが接続されて相互コンダクタンス値が互いに隣接する２本のダミービット線の電位を比較基準電圧として供給すると共に、メモリセルトランジスタに接続されたビット線の電位を供給して上記メモリセルの記憶状態を判定する半導体記憶装置、に関する発明が記載されている。
　
３.本願発明と引用例記載の発明との対比・判断
　本願発明と第１の引用例に記載されている発明とを対比すると、第１の引用例に記載されている発明の「負荷回路（ＬＤＭＣ）」はデータの読み出し開始時点でビット線の電位を一定電位にしており、また第１の引用例に記載されている発明の「センスアンプ」は、本願発明の「比較回路」に相当しているので、両者の発明は共に、
「データの読み出し時に一定電位にされるビット線を有し、予め定められた３値以上の複数の相互コンダクタンスのうちいずれかの値を示すように設定され、かつ、データの読み出し時にいずれか１個が選択されて所定のゲート電圧が印加されるメモリセル・トランジスタが上記ビット線に多数接続されたメモリセルアレイを有する半導体記憶装置であって、
　所定の相互コンダクタンス値に設定され、かつ、所定のゲート電圧が印加され３個以上のダミーセル・トランジスタと、
　それぞれいずれかのダミーセル・トランジスタが接続され、データ読み出し時にそれぞれ接続されているダミーセル・トランジスタに応じた電位を発生する３本のダミービット線と、
　相互コンダクタンスが互いに異なるダミーセル・トランジスタが接続されているダミービット線と上記ビット線とを入力し、比較結果をそれぞれ出力する複数の比較回路とを備えてなる半導体記憶装置」である点で一致し、以下の点で両者の発明は相違しているものと認められる。
＜相違点＞
（１）本願発明では、プリチャージ手段によってビット線をデータの読み出し時に一定電位にしているのに対して、上記第１の引用例に記載されている発明では、電源端子との間に負荷回路を接続してビット線をデータの読み出し時に一定電位にしている点。
（２）本願発明では、１個のダミーセル・トランジスタで比較基準電圧を生成するように構成しているのに対して、上記第１の引用例に記載されている発明では、ダミーセル・トランジスタを直・並列に接続して４個のダミーセル・トランジスタで比較基準電圧を生成するように構成している点。
（３）本願発明では、データの読み出し時にのみダミーセル・トランジスタのゲートに所定の電圧を印加するように構成しているのに対して、上記第１の引用例に記載されている発明では、常時ダミーセル・トランジスタのゲートに所定の電圧を印加している点。
（４）本願発明では、メモリセルの記憶状態に応じて予め定められた複数の相互コンダクタンス値のそれぞれの値に各ダミーセル・トランジスタの相互コンダクタンスを設定し、この各ダミーセル・トランジスタが接続されて相互コンダクタンス値が互いに隣接する２本のダミービット線の全ての組み合わせについて、各組み合わせごとに、比較基準電圧として比較回路に入力するように構成しているのに対して、上記第１の引用例に記載されている発明では、所定の相互コンダクタンス値を有するダミーセル・トランジスタが接続された１本のダミービット線から得られた電圧を比較基準電圧としてそれぞれの比較回路に入力している点。
　そこで、まず、上記相違点（１）について検討すると、多値メモリにおいて、プリチャージ手段によってセンスアンプに接続されたビット線をデータの読み出し時に一定電位にすることは、例えば、特開昭５６−１５９８９８号公報に記載されているように従来周知の事項であるから、上記第１の引用例に記載されている発明の「負荷回路」に代えてプリチャージ手段を採用して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、１個のダミーセル・トランジスタで比較基準電圧を生成することは例えば、上記第２の引用例にも記載されているように従来周知の事項であるから、第１の引用例に記載されている直・並列の複数のダミーセル・トランジスタに代えて１個のダミーセル・トランジスタとして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（３）について検討すると、データの読み出し時にのみダミーセル・トランジスタのゲートに所定の電圧を印加するように構成することは、例えば、特開平２−１２６９２号公報に記載されているように従来周知の事項であるから、上記第１の引用例に記載されている発明の「ダミーセル・トランジスタ」のゲートにデータの読み出し時にのみ所定の電圧を印加するようにして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（４）について検討すると、論理レベル“１”を記憶するか論理レベル“０”を記憶するかによって決定されるメモリセル・トランジスタの第１及び第２の相互コンダクタンス値と、それぞれ同じ値の第１及び第２の相互コンダクタンス値を有する第１及び第２のダミーセル・トランジスタが接続されて相互コンダクタンス値が互いに隣接する２本のダミービット線の電位を比較基準電圧として比較回路に供給することにより比較回路の動作の安定化を図ることは上記第２の引用例に記載されているように従来公知の事項であるから、第１の引用例において、隣接する第１の比較回路（ＳＡ１）と第２の比較回路（ＳＡ２）の代わりに、第２の引用例に記載される比較回路を採用して、メモリセルの記憶状態に応じて予め定められた複数の相互コンダクタンス値のそれぞれの値に各ダミーセル・トランジスタの相互コンダクタンス値を設定してこの各ダミーセル・トランジスタが接続されて相互コンダクタンス値が互いに隣接する２本のダミービット線からの電圧を比較基準電圧として供給するようにして、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
４．審判請求人の主張
　審判請求人は審判請求書において、『しかしながら、上記ご引用文献の何れにも、本願発明に於ける特徴的構成要素である、「３本以上のダミービット線のうちの、接続されるダミーセル・トランジスタの相互コンダクタンスの設定値が互いに隣接する２本のダミービット線の全ての組み合わせについて、各組み合わせごとに、ビット線と２本のダミービット線とを入力し、比較結果をそれぞれ出力する複数の比較回路」を設ける点について開示ないし示唆する記載は、全く無いものと思料致します。すなわち、本願発明に於ける特徴的構成要件について、開示ないし示唆する記載は、２件のご引用文献には、全く無いものと思料致します。
　そして、本願発明は、かかる新規構成の採用により、多値情報記憶メモリに於いて、その比較回路に於ける比較マージンを著しく増大させることができ、これによって、多値情報記憶メモリに於けるデータ読み出しの安定性を著しく向上させることができるという、格別の効果を得ることができるものとなるものであります。』と主張している。しかしながら、上記第２の引用例に記載されている発明も、比較回路に於ける比較マージンを著しく増大させることを目的として、メモリセル・トランジスタの第１及び第２の相互コンダクタンス値と、それぞれ同じ値の第１及び第２の相互コンダクタンス値を有する第１及び第２のダミーセル・トランジスタが接続されて相互コンダクタンス値が互いに隣接する２本のダミービット線の電位を比較基準電圧として比較回路に入力しているものであるから、上記第２の引用例に記載されている技術思想を多値メモリの比較回路に適用することに格別の困難性があるとは認められず、審判請求人の主張は採用することができない。
　
４.むすび
　以上のとおりであるから、本願発明は第１および第２の引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。
　
　よって、結論のとおり審決する。