【事件の表示】
　平成３年特許願第１２１８０１号「ストレージセルアレイと周辺回路をもつ不揮発性半導体メモリー装置の製造方法及びその構造」拒絶査定に対する審判事件（平成６年３月１８日出願公開、特開平６−７７４３８）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
（出願の経緯・発明の要旨）
　本願は、平成３年４月２５日（優先権主張　１９９０年９月２２日　大韓民国）に出願されたものであって、その発明の要旨は、平成７年７月４日付手続補正書によって補正された明細書及び図面の記載よりみて、その特許請求の範囲請求項１〜９に記載されたとおりの「不揮発性半導体メモリ装置の製造方法」にあるものと認められるところ、請求項１記載の発明（以下、第１発明という。）は下記のとおりである。
　「ストレージセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、ストレージセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはＭＯＳトランジスタを形成する不揮発性半導体メモリー装置の製造方法において、
　前記基板上面に第１絶縁膜を形成した上に第１導電層を形成し、そしてストレージセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第１マスクパタンを形成して露出した部分の第１導電層を選択蝕刻する第１工程と、
　この第１工程後の基板上面に下部酸化膜と窒化膜と上部酸化膜とを順次形成してＯ−Ｎ−Ｏ絶縁層とする第２工程と、
　この第２工程で形成されたストレージセル領域以外のＯ−Ｎ−Ｏ絶縁層を除去してから第２絶縁膜を形成する第３工程と、
　この第３工程後の基板上面に第２導電層を形成する第４工程と、
　周辺回路領域を覆い、そしてストレージセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第２マスクパタンを形成して、該ストレージセル領域中の露出した部分の前記第２導電層、Ｏ−Ｎ−Ｏ絶縁層、及び第１導電層を選択蝕刻し、該第１導電層をフローティングゲート、Ｏ−Ｎ−Ｏ絶縁層を誘電膜、第２導電層をコントロールゲートとしたメモリセルのパタンを形成する第５工程と、
　ストレージセル領域を保護しておいて周辺回路領域の第２導電層を選択蝕刻して前記第２絶縁膜をゲート絶縁膜としたＭＯＳトランジスタのゲートを形成する第６工程と、
を実施するようにしたことを特徴とする製造方法。」
（引用例）
　原審における拒絶の理由において引用された、本願の出願の日前の他の出願であって、その出願後に公開された特願平２−４０９１１号（平成２年２月２３日出願、特開平３−２４５５６６号公報（平成３年１１月１日公開）参照。）の願書に最初に添付した明細書又は図面（以下、「先願明細書」という。）には、「第２図並びに第３図は、本発明の一実施例に係わる不揮発性半導体記憶装置を・・・不揮発性メモリ装置に適用したものである。ここで、第２図は、前記不揮発性メモリ装置のチップ全体の平面概略図、第３図は、前記第２図のＩ−Ｉ’線に沿う断面図の一例であって、ｐ型ウェル４０１が、メモリセルの複数のブロック、又は全てのメモリセルのブロックを含んで形成されているものである。なお、３１１はメモリセルマトリックス、３１２は周辺回路、３１３−１〜３１３−ｎはブロック、３１４は昇圧回路をそれぞれ示している。」（第５頁左下欄第１６行〜右下欄第７行）及び「第４図（ａ）乃至（ｃ）は、前記第３図の不揮発性メモリ装置の製造方法について詳細に示すものである。
　まず、同図（ａ）に示すように、ｎ型のシリコン基板４００に、メモリセノレ領域のｐ型ウェル４０１と周辺回路領域のｐ型ウェノレ４０２をそれぞれ形成する。周辺回路領域のｐ型ウェル４０２には、さらにｎ型ウェル４０３を形成する。また、全面に１００Å程度の第１のシリコン酸化膜４０４を成長させた後、続けて第１の多結晶シリコン層４０５を堆積形成する。次に、同図（ｂ）に示すように、公知のフォトリソグラフィー技術を用いて、第１の多結晶シリコン層４０５のパターニングを行い、浮遊ゲート４０６となる領域に第１のシリコン酸化膜４０４及び第１の多結晶シリコン層４０５を残存させる。また、第１の多結晶シリコン層４０５上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜４０７を形成する。さらに、周辺回路領域に形成された複合膜４０７を除去した後、周辺回路におけるトランジスタのゲート絶縁膜となる第２のシリコン酸化膜４０８を成長させる。また、全面に第２の多結晶シリコン層４０９を堆積形成する。この後、公知のフォトリソグラフィー技術を用いて、メモリセル部のパターニングを行い、２層の多結晶シリコンを順次エッチングして自己整合した２層ゲート構造４１０を形成する。また、周辺回路領域では、第２の多結晶シリコン４０９をパターニングしてトランジスタのゲート４１１を形成する。次に、同図（ｃ）に示すように、メモリセルのソース４１２、ドレイン４１３となるｎ＋型領域を、例えばヒ素（Ａｓ）をイオン注入することによって形成し、・・・」（第６頁左下欄第１行〜右下欄第１２行）（以下、記載Ａという。）が第２〜４図と共に記載されている。ところで、上記の記載Ａには『浮遊ゲート４０６となる領域に第１のシリコン酸化膜４０４及び第１の多結晶シリコン層４０５を残存させる。』との記載が認められ、一見この時点で浮遊ゲートの四辺全てがパターニング形成されるかのように読みとれるが、『２層の多結晶シリコンを順次エッチングして自己整合した２層ゲート構造４１０を形成する。』なる記載によれば、この時点では第１の多結晶シリコン層４０５は第２の多結晶シリコン層４０９をパターニングして得られるコントロールゲート（ワードライン）の側面と一緒にエッチングされるのであるから、この時点では第１の多結晶シリコン層４０５はコントロールゲートの側面と同じ側面のみがエッチングされることとなる。よって、『浮遊ゲート４０６となる領域に第１のシリコン酸化膜４０４及び第１の多結晶シリコン層４０５を残存させる。』時点では、第１の多結晶シリコン層４０５はコントロールゲートの側面と垂直な方向のみがエッチングされると見るのが相当である。また、上記記載Ａの『同図（ｂ）に示すように、公知のフォトリソグラフィー技術を用いて、第１の多結晶シリコン層４０５のパターニングを行い、浮遊ゲート４０６となる領域に第１のシリコン酸化膜４０４及び第１の多結晶シリコン層４０５を残存させる。また、第１の多結晶シリコン層４０５上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜４０７を形成する。』なる記載においては、第１の多結晶シリコン層４０５のパターニングと層間絶縁膜の形成とでどちらの工程が先なのか一見不明であるが、もし、層間絶縁膜の形成工程が第１の多結晶シリコン層４０５のパターニング工程より先であるのなら、層間絶縁膜をそのままにして第１の多結晶シリコン層４０５のみパターニングしなければならないこととなるが、層間絶縁膜に何ら手を加えずに第１の多結晶シリコン層４０５のみパターニングすることは不可能である。よって、第１の多結晶シリコン層４０５のパターニング工程が層間絶縁膜の形成工程より先であることは明らかである。上記記載Ａの『第１の多結晶シリコン層４０５上には、層間絶縁膜としてシリコン酸化膜とシリコン窒化膜との複合膜４０７を形成する。』なる記載から、一見複合膜４０７は第１の多結晶シリコン層４０５上のみに形成されるようにみえるが、『周辺回路領域に形成された複合膜４０７を除去した後』と周辺回路にも層間絶縁膜である複合膜が形成されることから見て、シリコン基板の全表面に複合膜４０７が形成されると見るのが相当である。上記記載Ａの『この後、公知のフォトリソグラフィー技術を用いて、メモリセル部のパターニングを行い、２層の多結晶シリコンを順次エッチングして自己整合した２層ゲート構造４１０を形成する。』なる記載からは、２層の多結晶シリコンの間の複合膜はこの時点で自己整合的にエッチングされるのか否か不明であるが、上記記載Ａの全記載から見て複合膜もこの時点で自己整合的にエッチングされると見るのが相当である。一般にエッチングのためにはエッチングされる領域以外の領域をマスク等を用いて保護すること及び素子間分離のためのフィールド酸化膜を必要とすることは明らかであり、また上記先願明細書記載の様な不揮発性メモリ装置においてはワードラインと直交する方向にビットラインが配置されているものである。してみると、上記先願明細書には、メモリセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、メモリセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはＭＯＳトランジスタを形成する不揮発性メモリー装置の製造方法において、前記基板上面に第１のシリコン酸化膜を形成した上に第１の多結晶シリコン層を形成し、そしてメモリセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第１マスクパタンを形成して露出した部分の第１導電層を選択蝕刻する第１工程と、この第１工程後の基板上面に酸化膜と窒化膜とを順次形成してＯ−Ｎ複合膜とする第２工程と、この第２工程で形成された周辺回路領域のＯ−Ｎ複合膜を除去してから第２のシリコン酸化膜を形成する第３工程と、この第３工程後の基板上面に第２の多結晶シリコン層を形成する第４工程と、周辺回路領域を覆い、そしてメモリセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第２マスクパタンを形成して、該メモリセル領域中の露出した部分の前記第２の多結晶シリコン層、Ｏ−Ｎ複合膜、及び第１の多結晶シリコン層を選択蝕刻し、該第１の多結晶シリコン層をフローティングゲート、Ｏ−Ｎ複合膜を誘電膜、第２の多結晶シリコン層をコントロールゲートとしたメモリセルのパタンを形成する第５工程と、メモリセル領域を保護しておいて周辺回路領域の第２の多結晶シリコン層を選択蝕刻して前記第２のシリコン酸化膜をゲート絶縁膜としたＭＯＳトランジスタのゲートを形成する第６工程と、を実施するようにしたことを特徴とする不揮発性メモリー装置の製造方法が記載されているものと認められる。
（対比）
　次に、本願第１発明と上記先願明細書記載の発明とを対比すると、上記先願明細書記載の発明の「メモリセル領域」、「第１のシリコン酸化膜」、「第１の多結晶シリコン層」、「第２のシリコン酸化膜」及び「第２の多結晶シリコン層」はそれぞれ本願第１発明の「ストレージセル領域」、「第１絶縁膜」、「第１導電層」、「第２絶縁膜」及び「第２導電層」に相当するから、本願第１発明と上記先願明細書記載の発明とは「ストレージセル領域と周辺回路領域とをもち、素子間分離のためのフィールド酸化膜を形成した半導体基板で、ストレージセル領域にはフローティングゲート形トランジスタからなるメモリセルを形成し、周辺回路領域にはＭＯＳトランジスタを形成する不揮発性半導体メモリー装置の製造方法において、
　前記基板上面に第１絶縁膜を形成した上に第１導電層を形成し、そしてストレージセル領域のワードライン方向に平行に配列され且つビットライン方向に伸張する第１マスクパタンを形成して露出した部分の第１導電層を選択蝕刻する第１工程と、
　この第１工程後の基板上面に層間絶縁膜を形成する第２工程と、
　この第２工程で形成されたストレージセル領域以外の層間絶縁膜を除去してから第２絶縁膜を形成する第３工程と、
　この第３工程後の基板上面に第２導電層を形成する第４工程と、
　周辺回路領域を覆い、そしてストレージセル領域ではワードライン方向に伸張し且つビットライン方向に平行に配列される第２マスクパタンを形成して、該ストレージセル領域中の露出した部分の前記第２導電層、層間絶縁膜、及び第１導電層を選択蝕刻し、該第１導電層をフローティングゲート、層間絶縁膜を誘電膜、第２導電層をコントロールゲートとしたメモリセルのパタンを形成する第５工程と、
　ストレージセル領域を保護しておいて周辺回路領域の第２導電層を選択蝕刻して前記第２絶縁膜をゲート絶縁膜としたＭＯＳトランジスタのゲートを形成する第６工程と、
を実施するようにしたことを特徴とする製造方法」の点で一致するが、層間絶縁膜の形成工程が、本願第１発明においては、下部酸化膜と窒化膜と上部酸化膜とを順次形成してＯ−Ｎ−Ｏ絶縁層を形成する工程であるのに対して、上記引用例記載の発明においてはシリコン酸化膜とシリコン窒化膜との複合層を形成する工程である点で両者は一応相違するものと認められる。
　（検討）
　そこで、前記相違点につき以下検討する。
　不揮発性半導体メモリー装置において層間絶縁膜の形成工程として下部酸化膜と窒化膜と上部酸化膜とを順次形成してＯ−Ｎ−Ｏ絶縁層を形成する工程は、特開昭６２−７３７７４号公報、特開昭６２−２００７５５号公報、特開平２−１８８９６９号公報及び特開昭６４−８９３７２号公報に示すように周知であり、上記先願明細書記載の発明における層間絶縁膜の形成工程として下部酸化膜と窒化膜と上部酸化膜とを順次形成してＯ−Ｎ−Ｏ絶縁層を形成する工程を採用するか否かは単なる設計事項にすぎないものと認められる。したがって、上記相違点は実質的相違点とは認められない。
　なお、審判請求人は、第２シリコン酸化膜形成時に保護膜を利用せず、工程が減少すると主張するが、請求項１には単に『この第２工程で形成されたストレージセル領域以外の層間絶縁膜を除去してから第２絶縁膜を形成する第３工程と』と記載されているのみであり、ストレージセル領域をマスクしないで第２シリコン酸化膜（第２絶縁膜ではなく）を形成するとは記載されていないのであるから、上記主張は特許請求の範囲に基づかない主張である。また、その他種々効果を主張するが、これらの効果はＯ−Ｎ−Ｏ膜が当然有する効果にすぎない。
　（むすび）
　本願第１発明は、上記先願明細書に記載された発明と同一であり、しかも、本願第１発明の発明者が上記先願明細書記載の発明の発明者と同一であるとも、また本願の出願時に、その出願人が上記他の出願の出願人と同一ではないから、特許法第２９条の２第１項の規定により特許を受けることができない。そうである以上、他の発明について検討するまでもなく本願は拒絶されるべきものである。
　よって、結論のとおり審決する。