【事件の表示】
　平成　５年特許願第　３９６９３号「パイプライン方式回路」拒絶査定に対する審判事件［平成　６年　９月　９日出願公開、特開平　６−２５０８１７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明の要旨
　本願は、平成５年３月１日の出願であって、その発明の要旨は、平成８年３月２８日付、平成８年８月２日付、平成９年４月２５日付及び平成１２年１２月２６日付手続き補正書により補正された明細書及び図面の記載から見て、特許請求の範囲の請求項１〜６に記載された「パイプライン方式回路」にあると認められるところ、その請求項１に記載された発明は次のとおりのものである。
「１つの処理を複数段から成る処理ステージであるパイプラインステージに分割しそれぞれの前記パイプラインステージ毎に並列に処理を実行し、入力側あるいは出力側あるいは前記パイプラインステージ間に、入出力データを一時保持しマスタスレーブフリッフフロップから成るパイプラインレジスタを備えるパイプライン方式回路において、少なくとも１つの前記パイプラインステージ間に前記パイプラインレジスタのタイミング動作用の単相クロックあるいはこの単相クロックの反転信号の少なくとも一方の供給に応答して導通・遮断動作し前記単相クロックのレベルがハイまたはロウのいずれか一方の間データを保持するスイッチ回路を備え、前記パイプラインステージの各経路の遅延が前記単層クロックの半周期以上１周期以内であることを特徴とするパイプライン方式回路。」（以下、「本願発明」という。）
２．当審における拒絶の理由
　これに対して当審における拒絶の理由は、本願発明は、特開平３−９１０２８号公報、以下「引用例」と言う。）に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないというものである。
３．引用例に記載された技術事項
 「命令コードを備えた被演算データを処理するパイプライン処理機構が複数組並列に配され、各パイプライン処理機構のパイプライン段それぞれに、各段における被演算データの中間処理結果を一時記憶するラッチ手段が設けられてあり、ラッチ手段にラッチの制御信号を与えて中間処理結果を一時記憶した後、該中間処理結果を次のパイプライン段へ転送し、被演算データを段階を経て処理するパイプライン処理装置において、実行すべき命令コードに応じた所定パイプライン処理機構のラッチ手段に与える前記制御信号を有意とする手段と、制御信号を有意としたパイプライン処理機構においてのみ被演算データを処理する手段とを備えたことを特徴とするパイプライン処理装置」（特許請求の範囲）
「第１図は、本発明に係るパイプライン処理装置（以下、本発明装置と省略する）の機構を示すブロックであって、上段に示すパイプライン３段からなる算術及び論理演算（ＡＬＵ）用のパイプライン処理機構５００（以下、ＡＬＵ機構と省略する）、及び下段に示す３段のパイプラインからなる乗算用のパイプライン処理機構６００（以下、乗算機構と省略する）が並列に配されている。・・・・・・・・・・・・入力パケット１の第１データ１２及び第２データ１３は入力部１０１に与えられるクロック信号φ（又は−φ）の立上がりに同期してＡＬＵ機構５００初段のエッジトリガラッチ１１１又は乗算機構６００初段のエッジトリガラッチ１２１へ出力される。・・・・・・・・・・・・・・・乗算機構６００のパイプライン初段は、第１データ１２及び第２データ１３を一時保持するとともに前記ＡＮＤ回路６０１の出力がラッチ信号として与えられるエッジトリガラッチ１２１と乗算器２２１とからなる。２段目及び３段目は、初段と同様にデコード結果信号ＵＰ／−ＤＯＷＮの反転信号を一方の入力とするＡＮＤ回路６０２、６０３の出力をそれぞれのラッチ信号とするデータラッチ１２２、１２３を前記ラッチ手段とし、２段目は乗算器２２２、３段目は足しあげ回路２２３を有する。」（第２頁左下欄第３行〜第３頁右上欄第９行）
「第３図は２種類のデータラッチを示しており、第３図（ａ）はトランスペアレントラッチの１ビット分の論理回路図及びラッチ信号ドライバ、第３図（ｂ）はエッジトリガラッチの１ビット分の論理回路図及びラッチ信号ドライバを示している。これらはいずれもノードＡ、Ｂ、Ｃにおける浮遊容量を用いてデータ値を保持するダイナミックラッチである。」（第３頁右上欄第１４行〜左下欄第１行）
４．対比・判断
  そこで本願発明と引用例に記載された発明とを対比すると、引用例の第３図におけるダイナミックラッチは本願発明のスイッチ回路に相当するものであるから、両者は、「１つの処理を複数段から成る処理ステージであるパイプラインステージに分割しそれぞれの前記パイプラインステージ毎に並列に処理を実行し、入力側あるいは出力側あるいは前記パイプラインステージ間に、入出力データを一時保持するパイプラインレジスタを備えるパイプライン方式回路において、少なくとも１つの前記パイプラインステージ間に前記パイプラインレジスタのタイミング動作用のクロックの供給に応答して導通・遮断動作し前記クロックのレベルがハイまたはロウのいずれか一方の間データを保持するスイッチ回路を備えたパイプライン方式回路。」である点で一致し、以下の点で相違する。
相違点
（１）本願発明では、パイプラインレジスタをマスタスレーブフリップフロップで構成しているのに対して、引用例に記載された発明では、パイプラインレジスタを何で構成しているか特に明示していない点
（２）本願発明では、 タイミング動作用のクロックに単相クロックを用いているのに対して、引用例に記載された発明では、位相が１８０度異なる２相のクロックを用いている点。
（３）本願発明では、パイプラインステージの各経路の遅延が単相クロックの半周期以上１周期以内としているのに対して、引用例に記載された発明では、この点については特に明示していない点。
相違点の検討
（１）について
　パイプラインレジスタをマスタスレーブフリップフロップで構成したパイプライン方式回路は、本願出願前周知（例えば、特開昭６３−２４０１１８号公報参照）であるから、パイプラインレジスタをマスタスレーブフリップフロップで構成したことに格別困難性はないというべきである。
（２）について
　パイプラインステージ間に、入出力データを一時保持するパイプラインレジスタを備えるパイプライン方式回路において、パイプラインレジスタのタイミング動作用のクロックに単相のクロックを用いることは　本願出願前周知（例えば、富田眞治、他著「コンピュータアーキテクチャシリーズ　並列処理マシン」（１９８９−５−２５）オーム社　Ｐ．１７〜２０参照）であり、かつ、引用例における発明においても遅延の問題を犠牲にすれば、単相のクロックを用いることができることは明らかであるから、引用例に記載の発明においてタイミング動作用のクロックに単相クロックを用いて本願発明のごとき構成を想到することに格別困難性はないというべきである。
（３）について
　パイプラインステージ間にパイプラインレジスタを配置し、タイミング動作用のクロックに単相クロックを採用した場合、パイプラインステージの各経路の遅延が単相クロックの半周期以上１周期以内としなければデータの突抜け等が生じてしまい正確な動作が期待できないことが明らかであるから、パイプラインステージの各経路の遅延が単相クロックの半周期以上１周期以内とすることは当業者が当然考慮しなければならない技術事項であり、この点は単なる設計事項にすぎない。
５．むすび
　したがって、本願発明は、上記引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
  よって、結論のとおり審決する。