【事件の表示】
　特許第３２０５６５８号「半導体記憶装置の読み出し方法」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２０５６５８号の請求項１ないし３に係る特許を取り消す。
【理　由】
１.手続の経緯
　本件特許第３２０５６５８号の発明についての出願は、平成５年１２月２８日に出願され、平成１３年６月２９日にその発明について特許権の設定登録がなされ、その後、神保　裕子により特許異議の申立てがなされ、取消しの理由が通知され、その指定期間内である平成１４年７月２９日に訂正請求がなされたものである。
　
２．訂正の適否
（１）訂正の内容
ア．訂正事項ａ
　本件特許請求の範囲の請求項１の記載を次ぎのとおりとする。
「制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の1つVth(ｉ)(但し、ｉ＝１、２、…、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにVth(ｍ１)≦Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２＋１)の電圧Ｖ２を印加して、上記メモリセルのソースードレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」　
イ．訂正事項ｂ
　本件特許請求の範囲の請求項２を削除する。
ハ．訂正事項ｃ
　本件特許請求の範囲の請求項３の記載を次ぎのとおり訂正してこれを新たな請求項２とする。
「上記電荷蓄積層が浮遊ゲートであることを特徴とする請求項1に記載の半導体記億装置の読み出し方法。」
ニ．訂正事項ｄ
　本件特許請求の範囲の請求項４の記載を次ぎのとおり訂正してこれを新たな請求項３とする。
「電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の1つVth(ｉ)(但し、ｉ＝1、2、...、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
 ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルのゲートにVth(ｍ１)≦Ｖ＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルのゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２）＋１)の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルのゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」
ホ．訂正事項ｅ
　段落【００１４】の【課題を解決するための手段】における始めの段落の記載を次ぎのとおり訂正する。
「上記課題を解決するために、本発明では、制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の１つVth(ｉ)(但し、ｉ＝1、2、…、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにVth(ｍ１)≦Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソースードレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２＋1)の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋1)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出する。」
ヘ．訂正事項ｆ
　段落【００１７】の記載を次ぎのとおり訂正する。
「本発明の一態様では、電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の1つVth(ｉ)(但し、ｉ＝1、2、…、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記億させるようにした半導体記憶装置の読み出し方法において、ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルのゲートにVth(ｍ１)≦Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルのゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２＋１)の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルのゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出する。」
ト.訂正事項ｇ
　段落【００６３】における【発明の効果】を次ぎのとおり訂正する。
「本発明の読み出し方法によれば、1個のメモリセルに８値以上の記憶容量を持たせた半導体記億装置の各メモリセルに対する読み出し検出動作の回数が減少し、アクセス時間を短縮することができる。」
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
ａ．上記訂正事項ａは、「（ｎ≧４）」及び「４値以上」という記載をそれぞれ「（ｎ≧８）」及び「８値以上」とすることによって、しきい値の個数を４値から８値としてしきい値の個数をより多くするものであるから、特許請求の範囲の減縮に相当する。
ｂ．上記訂正事項ｂは、請求項を削除するものであるから特許請求の範囲の減縮に相当する。
ｃ．上記訂正事項ｃは、上記訂正事項ｂで請求項２を削除したことに伴う付随的な訂正事項であり、明りょうでない記載の釈明に相当する。
ｄ．上記訂正事項ｄは、「（ｎ≧４）」及び「４値以上」という事項をそれぞれ「（ｎ≧８）」及び「８値以上」と訂正することによって、しきい値の個数を４値から８値として、しきい値の個数をより多くすると共に、上記訂正事項ｃに伴って新請求項３とするものであるから、特許請求の範囲の減縮及び明りょうでない記載の釈明に相当する。
ｅ．上記訂正事項ｅは、特許請求の範囲の記載を訂正したためにそれと整合を図るために発明の詳細な説明の記載を訂正するものであるから、明りょうでない記載の釈明に相当する。
ｆ．上記訂正事項ｆは、特許請求の範囲の記載を訂正したためにそれと整合を図るために発明の詳細な説明の記載を訂正するものであるから、明りょうでない記載の釈明に相当する。
ｇ．上記訂正事項ｇは、特許請求の範囲の記載を訂正したためにそれと整合を図るために発明の詳細な説明の記載を訂正するものであるから、明りょうでない記載の釈明に相当する。
　そして、上記訂正事項ａ〜ｇはいずれも、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものでない。
（３）むすび　
　したがって、上記訂正は、特許法第１２０条の４第３項で準用する同第１２６条第２，３項の規定に適合するので、当該訂正を認める、
　
４．特許異議の申立ての概要
　申立人　神保　裕子は、甲第１〜第４号証を提出し、請求項１〜４に係る発明の特許は特許法第２９条第２項の規定に違反してなされたものであるから、請求項１〜４に係る発明の特許を取り消すべき旨、主張している。
　
５．特許異議の申立てについての判断
（１）本件発明
　訂正明細書の請求項１に係る発明（以下、「本件発明１」という。）、請求項２に係る発明（以下、「本件発明２」という。）及び請求項３に係る発明（以下、「本件発明３」という。）はそれそれ以下のとおりである。
　請求項１
「制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の1つVth(ｉ)(但し、ｉ＝１、２、…、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにVth(ｍ１)≦Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２＋１)の電圧Ｖ２を印加して、上記メモリセルのソースードレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」
　請求項２
「上記電荷蓄積層が浮遊ゲートであることを特徴とする請求項1に記載の半導体記億装置の読み出し方法。」
　請求項３
　「電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧8)の異なる値の1つVth(ｉ)(但し、ｉ＝1、2、...、ｎ)に制御することにより、1つのメモリセルに８値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
 ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルのゲートにVth(ｍ１)≦Ｖ＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルのゲートにVth(ｍ２)≦Ｖ２＜Vth(ｍ２）＋１)の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルのゲートにVth(ｍ３)≦Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」
（２）引用刊行物
　当審が通知した取消しの理由に引用した刊行物１（特開平４−１８４７９４号公報）には、メモリセルへの４値情報の書込み方法及びこの書き込んだ４値情報の読出し方法に関して、以下の記載がなされている。
（イ）また、メモリセルＭ１は、１つにつき、２ビットのデータ、“ＬＬ”、“ＬＨ”、“ＨＬ”、“ＨＨ”のうちの一つを記憶する、いわゆる、２ビットセルである。（第３頁左上欄第１９行〜右上欄第２行）
（ロ）この種の２ビットセルは、トランジスタのしきい値電圧を４つ設定することにより実現できる。たとえば、読出専用メモリ（ＲＯＭ）を例にとると、一般的なマスクＲＯＭ用のメモリセルでは、周知のイオン注入方式で、所望の４つのしきい値を、２枚のマスクと、２種の不純物の混入により以下のように設定できる。（第３頁右上欄第３行〜第９行）
（ハ）こうして設定した４値のしきい値、ＶＴＬＬ、ＶＴＬＨ、ＶＴＨＬ、ＶＴＨＨの一例は、次のようになる。
　すなわち、ＶＴＬＬ＝−３Ｖ＜ＶＴＬＨ＝１Ｖ＜ＶＴＨＬ＝３Ｖ＜ＶＴＨＨ＝７Ｖである。（第３頁右上欄末行〜左下欄第４行）
（ニ）本実施例では、次の３つの読出電圧、すなわち、基準読出電圧ＶＧＭ  低レベル読出電圧ＶＧＬ、高レベル読出電圧ＶＧＨをそれぞれ設定する。これらのしきい値電圧および読出電圧との関係は以下のようになる。すなわち、ＶＴＬＬ＜ＶＧＬ＜ＶＴＬＨ＜ＶＧＭ＜ＶＴＨＬ＜ＶＧＨ＜ＶＴＨＨである。（第３頁左下欄第８行〜第１３行）
（ホ）まず、選択メモリセルＭ１のしきい値がＶＴＬＬまたはＶＴＬＨの場合は、基準読出電圧ＶＧＭに対し、ＶＴＬＬ，ＶＴＬＨ＜ＶＧＭ である。したがって、メモリセルＭ１はオンビットとなり、出力信号Ｓ１が低レベル“Ｌ”となり出力バッファ回路７は“出力０１としてＬ”を出力する。（第３頁左下欄末行〜右下欄第５行）
（ヘ）続いて、出力信号Ｓ１のレベルから選択メモリセルＭ１の出力が“Ｌ”であることが判別された後、このレベル情報を受けワード制御信号ＳＷによりワード制御部８は、低レベル読出電圧ＶＧＬをメモリセルＭ１のゲートに印加する。（第３頁右下欄第１０行〜第１４行）
（へ）この結果、ＶＴＬＬ＜ＶＧＬ＜ＶＴＬＨとなるから、メモリセルＭ１のしきい値電圧が、ＶＴＬＬの場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力０２として“Ｌ”を出力する。（第３頁第１５行〜第１９行）
（ト）次ぎに、選択メモリセルＭ１のしきい値電圧がＶＴＨＬ，ＶＴＨＨの場合は、基準読出電圧ＶＧＭ に対し、ＶＧＭ＜ＶＴＨＬ，ＶＴＨＨである。したがって、メモリセルＭ１はオフビットとなり、出力信号Ｓ１は高レベル“Ｈ”となり、出力バッファ回路７は出力０１として高レベル“Ｈ”を出力する。（第４頁左上欄第４行〜９行）
（チ）続いて、出力信号Ｓ１のレベルから選択メモリセルの出力が“Ｈ”であることが判別された後、このレベル情報によりワード制御部８は、高レベル読出電圧ＶＧＨをメモリセルＭ１のゲートに印加する。この結果、ＶＴＨＬ＜ＶＧＨ＜ＶＴＨＨとなるから、メモリセルＭ１のしきい値電圧が、ＶＴＨＬ  の場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力０２として“Ｌ”を出力する。
　上記（イ）〜（チ）の記載、及び、上記刊行物１に記載されている発明においても、メモリセルＭ１のソースードレイン間に電流が流れるか否かによって該メモリセルに記憶されている情報の有無を判別しているものであるから、上記刊行物１には、
　制御ゲート有するメモリセル（Ｍ１）を備えた半導体記憶装置であって、上記メモリセル（Ｍ１）のしきい値を４個(ｎ＝４)の異なる値の1つVth(ｉ)(但し、ｉ＝1、2、３、４)に制御することにより、1つのメモリセルに４値の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
 ４／２を越えない最大の整数を２としたとき、上記メモリセル（Ｍ１）の制御ゲートに、Vth(２)＜基準読出電圧（ＶＧＭ）＜Vth(２＋１)の上記基準読出電圧（ＶＧＭ）を印加して、上記メモリセル（Ｍ１）のソースードレイン間に電流が流れるか否かを検出し、
　上記基準読出電圧（ＶＧＭ）を印加したときに電流が流れた場合には、４／４を越えない最大の整数を１として、上記メモリセル（Ｍ１）の制御ゲートにVth(１)＜低レベル読出電圧（ＶＧＬ）＜Vth(１＋１)の上記低レベル読出電圧（ＶＧＬ）を印加して、上記メモリセル（Ｍ１）のソース−ドレイン間に電流が流れるか否かを検出し、
　上記基準読出電圧（ＶＧＭ）を印加したときに電流が流れなかった場合には、３×４／４を越えない最大の整数を３として、上記メモリセル（Ｍ１）の制御ゲートにVth(３)＜高レベル読出電圧（ＶＧＨ）＜Vth(３＋１)の高レベル読出電圧（ＶＧＨ）を印加して、上記メモリセル（Ｍ１）のソース−ドレイン間に電流が流れるか否かを検出する半導体記憶装置の読み出し方法、に関する発明（以下、「引用発明」という。）が記載されている。
　また、通知した取消しの理由に引用した刊行物２（特開平２−４０１９８号公報）、刊行物３（特開平３−２３７６９２号公報）、刊行物４（特開平２−２６０２９８号公報）には、浮遊ゲート型メモリセルを用いた多値記憶型の不揮発性の半導体記憶装置が記載されている。
　
（３）対比・判断
（ａ）本件発明１について
　本件発明１と上記引用発明とを対比すると、上記引用発明におけるメモリセルはＲＯＭ型であって、該メモリセルのソースードレイン路にイオン不純物の打ち込みによって電荷蓄積層が形成されている。そして、上記引用発明の「メモリセル（Ｍ１）」、「Vth(２)」、「基準読出電圧（ＶＧＭ）」、「Vth(２＋１)」、「Vth(１)」、「低レベル読出電圧（ＶＧＬ）」、「Vth(１＋１)」、「Vth(３)」、「高レベル読出電圧（ＶＧＨ）」及び「Vth(３＋１)」は、本件発明１の「メモリセル」、「Vth(ｍ１)」、「Ｖ１」、「Vth(ｍ１＋１)」、「Vth(ｍ２)」、「Ｖ２」、「Vth(ｍ２＋１)、「Vth(ｍ３)」、「Ｖ３」及び「Vth(ｍ３＋１)」にそれぞれ相当するので、両者は「制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧３)の異なる値の1つVth(ｉ)(但し、ｉ＝１、２、３)に制御することにより、1つのメモリセルに３値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにVth(ｍ１)＜Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにVth(ｍ２)＜Ｖ２＜Vth(ｍ２＋１)の電圧Ｖ２を印加して、上記メモリセルのソースードレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにVth(ｍ３)＜Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出する半導体記憶装置の読み出し方法。」である点で一致し、両者は、以下の点で相違しているものと認められる。
＜相違点＞
（１）本件発明１では、メモリセルに８値以上の情報を記憶できるようにしているのに対して、上記引用発明では、メモリセルに４値の情報を記憶できるようにしている点。
（２）本件発明１では、Vth(ｍ１)＝Ｖ１、Vth(ｍ２)＝Ｖ２及びVth(ｍ３)＝Ｖ３というゲートに印加する制御電圧の条件式を含んでいるのに対して、上記引用発明ではこのような制御電圧の条件式を含んでいない点。
　そこで上記相違点（１）について検討すると、メモリセルに８値の情報を記憶できるようにした不揮発性半導体記憶装置は、例えば、特開平５−１７４５８４号公報あるいは特開平５−２５０８８３号公報に示されるように従来周知のものであって、上記引用発明に記載されているメモリセルに８値の情報を記憶できるようにして本件発明１のように構成することは当業者が容易に想到し得る程度のものと認められ。したがって、上記相違点（１）を格別なものとすることはできない。
　次ぎに、上記相違点（２）について検討すると、本件発明１において、制御ゲートに印加する制御電圧Ｖ１、Ｖ２及びＶ３を、それぞれVth(ｍ１)、Vth(ｍ２)及びVth(ｍ３)に等しくすることによって奏し得る格別な作用・効果は認められず、このように構成することは当業者がその必要に応じて適宜為し得る程度のものと認められ、上記相違点（２）を格別なものとすることはできない。
　よって、本件発明１は、上記引用発明及び上記周知の技術事項から当業者が容易に想到し得る程度のものと認められる。
（ｂ）本件発明２について　
　本件発明２は、本件発明１に記載されている「電荷蓄積層」を「電荷蓄積層が浮遊ゲートであること」と減縮する発明であるが、電荷蓄積層を浮遊ゲートとすることは、上記刊行物２（特開平２−４０１９８号公報）あるいは刊行物３（特開平３−２３７６９２号公報）あるいは刊行物４（特開平２−２６０２９８号公報）に記載されているように従来周知の技術事項であるから、本件発明２は、上記引用発明及び上記従来周知の技術事項から当業者が容易に想到し得る程度のものと認められる。
（ｃ）本件発明３について　
　本件発明３と上記引用発明とを対比すると、上記引用発明に記載されているメモリセルも第１図からも明らかなように電界効果トランジスタである。そして、上記引用発明の「メモリセル（Ｍ１）」、「Vth(２)」、「基準読出電圧（ＶＧＭ）」、「Vth(２＋１)」、「Vth(１)」、「低レベル読出電圧（ＶＧＬ）」、「Vth(１＋１)」、「Vth(３)」、「高レベル読出電圧（ＶＧＨ）」及び「Vth(３＋１)」は、本件発明３の「メモリセル」、「Vth(ｍ１)」、「Ｖ１」、「Vth(ｍ１＋１)」、「Vth(ｍ２)」、「Ｖ２」、「Vth(ｍ２＋１)、「Vth(ｍ３)」、「Ｖ３」及び「Vth(ｍ３＋１)」にそれぞれ相当するので、両者は「制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個(ｎ≧３)の異なる値の1つVth(ｉ)(但し、ｉ＝１、２、３)に制御することにより、1つのメモリセルに３値以上の情報を記憶させるようにした半導体記憶装置の読み出し方法において、
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにVth(ｍ１)＜Ｖ１＜Vth(ｍ１＋１)の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにVth(ｍ２)＜Ｖ２＜Vth(ｍ２＋１)の電圧Ｖ２を印加して、上記メモリセルのソースードレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにVth(ｍ３)＜Ｖ３＜Vth(ｍ３＋１)の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出する半導体記憶装置の読み出し方法。」である点で一致し、両者は、以下の点で相違しているものと認められる。
＜相違点＞
（１）本件発明３では、メモリセルに８値以上の情報を記憶できるようにしているのに対して、上記引用発明では、メモリセルに４値の情報を記憶できるようにしている点。
（２）本件発明３では、Vth(ｍ１)＝Ｖ１、Vth(ｍ２)＝Ｖ２及びVth(ｍ３)＝Ｖ３というゲートに印加する制御電圧の条件式を含んでいるのに対して、上記引用発明ではこのような制御電圧の条件式を含んでいない点。
　そこで上記相違点（１）について検討すると、メモリセルに８値の情報を記憶できるようにした不揮発性半導体記憶装置は、例えば、特開平５−１７４５８４号公報あるいは特開平５−２５０８８３号公報に示されるように従来周知のものであって、上記引用発明に記載されているメモリセルに８値の情報を記憶できるようにして本件発明３のように構成することは当業者が容易に想到し得る程度のものと認められる。したがって、上記相違点（１）を格別なものとすることはできない。
　次ぎに、上記相違点（２）について検討すると、本件発明３において、制御ゲートに印加する制御電圧Ｖ１、Ｖ２及びＶ３を、それぞれVth(ｍ１)、Vth(ｍ２)及びVth(ｍ３)に等しくすることによって奏し得る格別な作用・効果は認められず、このように構成することは当業者がその必要に応じて適宜為し得る程度のものと認められ、上記相違点（２）を格別なものとすることはできない。
　よって、本件発明３は、上記引用発明及び上記周知の技術事項から当業者が容易に想到し得る程度のものと認められる。
（４）むすび
　以上のとおりであるから、本件発明１〜３は、その出願日前に頒布された刊行物に記載された発明及び従来周知の技術事項から当業者が容易に発明をすることができたものであるから、本件発明１〜３は、特許法第２９条第２項の規定に違反してなされたものである。
　したがって、訂正明細書の請求項１〜３に係る発明の特許は、特許法第１１３条第２号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年８月２６日（２００２．８．２６）
【訂正の要旨】
　先ず第１に、特許請求の範囲の［請求項１］の欄を次の通り訂正します。なお、下線を付した部位が当該訂正箇所を示します。
　「制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」
　第２に、特許請求の範囲の［請求項２］を削除します。
　第３に、旧［請求項３］の欄を次の通り訂正し、これを［請求項２］とします。
　「上記電荷蓄積層が浮遊ゲートであることを特徴とする
請求項１に記載
　第４に、旧［請求項４］の欄を次の通り訂正し、これを［請求項３］とします。
　「電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルのゲートにＶｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルのゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルのゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。」
　第５に、段落［００１４］の［課題を解決するための手段］における始めの段落の欄を次の通り訂正します。
　「上記課題を解決するために、本発明では、制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　第６に、段落［００１７］の欄を次の通り訂正します。
　「本発明の一態様では、電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　第７に、段落［００６３］における［発明の効果］の欄を次の通り訂正します。
　「本発明の読み出し方法によれば、１個のメモリセルに８値以上の記憶容量を持たせた半導体記憶装置の各メモリセルに対する読み出し検出動作の回数が減少し、アクセス時間を短縮することができる。」
（５４）【発明の名称】
半導体記憶装置の読み出し方法
（５７）【特許請求の範囲】
　【請求項１】　制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルの上記制御ゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。
　【請求項２】　上記電荷蓄積層が浮遊ゲートであることを特徴とする
請求項１に記載
　【請求項３】　電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　ｎ／２を越えない最大の整数をｍ１としたとき、上記メモリセルのゲートにＶｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れた場合には、ｎ／４を越えない最大の整数をｍ２として、上記メモリセルのゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、
　上記電圧Ｖ１を印加したときに電流が流れなかった場合には、３ｎ／４を越えない最大の整数をｍ３として、上記メモリセルのゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出することを特徴とする半導体記憶装置の読み出し方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、１つのメモリセルに４値以上の記憶情報を記憶させた半導体記憶装置の読み出し方法に関する。
　【０００２】
　【従来の技術】
　現在実用されている半導体記憶装置では、１つのメモリセルに“０”と“１”の２種類の記憶状態しか与えておらず、従って、１つのメモリセルの記憶容量は１ビット（＝２値）である。これに対し、１つのメモリセルに“００”〜“１１”の４種類の記憶状態を与え、１つのメモリセルに２ビット（＝４値）の記憶容量を持たせた半導体記憶装置が提案されている。
　【０００３】
　このような多値メモリを、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）の場合を例にとって説明する。
　【０００４】
　図６（ａ）に、代表的なＥＥＰＲＯＭの浮遊ゲート型メモリセル６１の概略断面図を示す。同図において、ｐ型シリコン基板６２の表面領域にｎ型不純物拡散層からなるドレイン６３及びソース６４が夫々形成され、それらの間がチャネル領域７０となっている。また、ドレイン６３にはビット線６５が接続され、ソース６４にはソース線６６が接続されている。そして、チャネル領域７０の上に、厚さ１０ｎｍ程度のＳｉＯ２膜からなるトンネル絶縁膜７１が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート６７、層間絶縁膜６８及び低抵抗ポリシリコンからなる制御ゲート（ワード線）６９が順次形成されている。図６（ｂ）に、このメモリセルの結線図を示す。
　【０００５】
　このように構成されたメモリセル６１に、“００”〜“１１”の４値のデータを書き込み、それを読み出す方法について説明する。
　【０００６】
　まず、書き込みを行う場合について説明する。例えば、メモリセル６１にデータ“１１”を書き込む場合、ビット線６５を接地し、ソース線６６を開放し、制御ゲート６９に１０〜１５Ｖ程度のパルス電圧を印加する。これにより、浮遊ゲート６７に電位が誘起され、この浮遊ゲート６７とドレイン６３との電位差に応じ、ファウラー−ノルドハイムトンネリングにより、浮遊ゲート６７に所定量の電荷が注入される。そして、メモリセル６１のしきい値は５Ｖ程度に上昇する。この状態を“１１”とする。また、メモリセルにデータ“１０”、“０１”又は“００”を書き込む場合には、ビット線６５に印加する電圧をそれぞれ１Ｖ、２Ｖ又は３Ｖとし、他は上と同じにすることにより、メモリセル６１のしきい値をそれぞれ３Ｖ、１Ｖ、−１Ｖとすることができる。
　【０００７】
　次に、読み出しを行う場合について説明する。一般に、電界効果トランジスタ（ＦＥＴ）は、ソース又はドレインに電圧が印加されたとき、ゲート電極に印加された電圧がしきい値以上であればソース−ドレイン間に電流が流れるが、ゲート電極に印加された電圧がしきい値以下であればソース−ドレイン間に電流が流れないという特性を有している。読み出しは、ＦＥＴのこの性質を利用して実行される。
　【０００８】
　例えば、ビット線６５に１Ｖの電圧を印加するとともにソース線６６を０Ｖにする。そして、この状態で、制御ゲート６９に０Ｖ、２Ｖ、４Ｖの電圧を順に印加する。そして、制御ゲート６９に０Ｖを印加したときにソース−ドレイン間に電流が流れたならば、メモリセル６１のしきい値は−１Ｖであると分かり、“００”のデータが読み出される。一方、０Ｖでは電流が流れなかったが、２Ｖで電流が流れた場合は、メモリセル６１のしきい値は１Ｖであるので、“０１”のデータが読み出される。更に、０Ｖと２Ｖでは電流が流れず、４Ｖのときに初めて電流が流れた場合には、メモリセル６１のしきい値は３Ｖであり、“１０”のデータが読み出される。更に、制御ゲート６９に印加したすべての電圧でソース−ドレイン間に電流が流れなかった場合には、メモリセル６１のしきい値は５Ｖであるので、“１１”のデータが読み出される。
　【０００９】
　以上に説明した例では、１つのメモリセルに４値即ち２ビットの情報を記憶させたが、更に多値の情報を記憶させることも研究されている。
　【００１０】
　【発明が解決しようとする課題】
　しかし、上述したような多値メモリでは、１つのメモリセルに対する読み出し動作の回数が多くなるという問題があった。
　【００１１】
　例えば、１つのメモリセルに４値を記憶させた場合には、上述したように、従来、常に、０Ｖ、２Ｖ、４Ｖでの３回の読み出し検出動作が必要であった。実際には、０Ｖ→２Ｖ→４Ｖと階段状に変化する電圧を印加して読み出し検出を行うのであるが、読み出し検出動作が３回必要であることには変わりない。
　【００１２】
　一般に、１つのメモリセルにｎ値（ｎ−２）を記憶させた場合、従来の読み出し方法では、（ｎ−１）回の読み出し検出動作が必要である。ビット数で表現すると、１つのメモリセルにｎビット（ｎ−１）を記憶させた場合、従来の読み出し方法では、（２ｎ−１）回の読み出し検出動作が必要である。
　【００１３】
　そこで、本発明の目的は、多値メモリの読み出し検出動作の回数を減少させて、読み出し時のアクセス時間を短縮することができる半導体記憶装置の読み出し方法を提供することである。
　【００１４】
　【課題を解決するための手段】
　上記課題を解決するために、本発明では、制御ゲートと電荷蓄積層とを有するメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　【００１５】
　本発明の一態様では、ｎ＝４であって、まず、上記メモリセルの上記制御ゲートにＶｔｈ（２）≦Ｖ１＜Ｖｔｈ（３）の電圧Ｖ１を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ１を印加したときに電流が流れた場合には、上記メモリセルの上記制御ゲートにＶｔｈ（１）≦Ｖ２＜Ｖｔｈ（２）の電圧Ｖ２を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ２を印加したときに電流が流れた場合には、上記メモリセルのしきい値がＶｔｈ（１）であるときの記憶情報を出力し、上記電圧Ｖ２を印加したときに電流が流れなかった場合には、上記メモリセルのしきい値がＶｔｈ（２）であるときの記憶情報を出力し、上記電圧Ｖ１を印加したときに電流が流れなかった場合には、上記メモリセルの上記制御ゲートにＶｔｈ（３）≦Ｖ３＜Ｖｔｈ（４）の電圧Ｖ３を印加して、上記メモリセルのソース−ドレイン間に電流が流れるか否かを検出し、上記電圧Ｖ３を印加したときに電流が流れた場合には、上記メモリセルのしきい値がＶｔｈ（３）であるときの記憶情報を出力し、上記電圧Ｖ３を印加したときに電流が流れなかった場合には、上記メモリセルのしきい値がＶｔｈ（４）であるときの記憶情報を出力する。
　【００１６】
　本発明の一態様では、上記電荷蓄積層が浮遊ゲートである。
　【００１７】
　本発明の一態様では、電界効果トランジスタからなるメモリセルを備えた半導体記憶装置であって、上記メモリセルのしきい値をｎ個（ｎ≧
８
８
　【００１８】
　【作用】
　本発明の半導体記憶装置の読み出し方法においては、まず、各メモリセルがとり得る記憶状態の集合を２つの部分集合に分け、現在の記憶状態がそのいずれの部分集合に属しているかを検出する。そして、現在の記憶状態が属している部分集合に対し、同様の手順を実行する。以下、同様にして、最終的に現在の記憶状態を読み出す。
　【００１９】
　具体的には、各メモリセルがｎ個のしきい値Ｖｔｈ（１）〜Ｖｔｈ（ｎ）をとり得るとき、ｎ／２を越えない最大の整数をｍ１として、読み出したいメモリセルの制御ゲートに、まず、Ｖｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加する。そして、この電圧Ｖ１を印加した状態でメモリセルの読み出し検出を行い、メモリセルが導通するか否かを検出する。このとき、メモリセルが導通した場合には、そのメモリセルのしきい値はＶｔｈ（１）〜Ｖｔｈ（ｍ１）のいずれかであるので、次に、ｎ／４を越えない最大の整数をｍ２として、そのメモリセルの制御ゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加し、その導通状態を検出する。一方、電圧Ｖ１を印加したときに導通しなかった場合には、そのメモリセルのしきい値はＶｔｈ（ｍ１＋１）〜Ｖｔｈ（ｎ）のいずれかであるので、次に、３ｎ／４を越えない最大の整数をｍ３として、そのメモリセルの制御ゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、導通状態を検出する。以下、同様の手順を繰り返して、最終的にそのメモリセルのしきい値を検出する。
　【００２０】
　従って、本発明の方法によれば、読み出したいメモリセルのしきい値がＶｔｈ（１）〜Ｖｔｈ（ｍ１）のいずれかであることが分かった時点で、Ｖｔｈ（ｍ１＋１）より大きな電圧を印加した読み出し検出を行う必要がなくなる。一方、読み出したいメモリセルのしきい値がＶｔｈ（ｍ１＋１）〜Ｖｔｈ（ｎ）のいずれかであることが分かると、Ｖｔｈ（ｍ１）より小さな電圧を印加した読み出し検出を行う必要がなくなる。これにより、必要な読み出し検出動作の回数が減少する。
　【００２１】
　即ち、本発明の方法においては、読み出し検出した結果に応じて次に印加する電圧を決めるので、読み出し検出動作の回数の低減が可能となる。
　【００２２】
　【実施例】
　以下、本発明の実施例を図面を参照して説明する。
　【００２３】
　まず、本発明を適用した多値記憶ＥＥＰＲＯＭの主要構成を図２に示す。同図において、メモリセルアレイ１は、複数のメモリセルがマトリックス状に配置されたものである。メモリセルアレイ１を構成する各メモリセルは、図６に示したと同じ浮遊ゲート型のメモリセルであり、その制御ゲートはワード線に、ドレインはビット線に、ソースは共通のソース線にそれぞれ接続されている。また、ワード線はメモリセルアレイ１の列方向に並んでデコーダ２にそれぞれ接続され、一方、ビット線は行方向に並んでマルチプレクサ４にそれぞれ接続されている。ソース線は接地されている。
　【００２４】
　読み出し動作時には、まず、外部から入力Ｉ／Ｆ７を介してアドレス信号を信号制御回路６に入力する。信号制御回路６は、入力されたアドレス信号に応じて、選択すべきワード線とビット線を判断し、デコーダ２及びマルチプレクサ４にその結果を命令する。この命令に応じて、デコーダ２はワード線を、マルチプレクサ４はビット線をそれぞれ選択する。また、信号制御回路６は、選択されたメモリセルの制御ゲートに印加すべき電圧の大きさを判断し、電圧制御回路３にその結果を命令する。電圧制御回路３は、デコーダ２を介して、選択されたワード線に所定の電圧を印加する。一方、選択されたビット線には、マルチプレクサ４により所定の電圧が印加される。そして、選択メモリセルのしきい値の状態によって選択ビット線に電流が流れるか否かが決まる。この選択ビット線の電流の状態は、マルチプレクサ４からセンスアンプ５に伝達される。センスアンプ５は、選択ビット線の電流の有無を検出し、その結果を信号制御回路６に伝達する。信号制御回路６は、センスアンプ５での検出結果に基づき、選択メモリセルの制御ゲートに次に印加する電圧を決定して、その結果を電圧制御回路３に命令する。また、信号制御回路６は、以上の手順を繰り返して最終的に得られた選択メモリセルの記憶データを出力Ｉ／Ｆ８を介して出力する。
　【００２５】
　図１に、本発明の第１の実施例による読み出し方法のフローチャートを示す。本実施例では、各メモリセルが、−１Ｖ、１Ｖ、３Ｖ及び５Ｖのいずれかのしきい値をとる。即ち、各メモリセルが２ビット（＝４値）の記憶容量を持つ。
　【００２６】
　信号制御回路６は、まず、選択されたメモリセルの制御ゲートに２Ｖの電圧を印加するように電圧制御回路３に命令する。このとき、ドレインには５Ｖの電圧が印加されている（ステップＳ１）。
　【００２７】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを、選択ビット線及びセンスアンプ５を通じて検出する（ステップＳ２）。
　【００２８】
　ステップＳ２において、選択メモリセルのドレイン−ソース間に電流が流れた場合、即ち、選択メモリセルが導通した場合には、そのメモリセルのしきい値は−１Ｖと１Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに０Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３）。
　【００２９】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ４）、電流が流れた場合には、そのメモリセルのしきい値は−１Ｖであるので、そのメモリセルの記憶データとして“００”を出力Ｉ／Ｆ８を介して出力する（ステップＳ５）。一方、ステップＳ４において、電流が流れなかった場合には、そのメモリセルのしきい値は１Ｖであるので、そのメモリセルの記憶データとして“０１”を出力する（ステップＳ６）。
　【００３０】
　ステップＳ２において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は３Ｖと５Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに４Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ７）。
　【００３１】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ８）、電流が流れた場合には、そのメモリセルのしきい値は３Ｖであるので、そのメモリセルの記憶データとして“１０”を出力Ｉ／Ｆ８を介して出力する（ステップＳ９）。一方、ステップＳ８において、電流が流れなかった場合には、そのメモリセルのしきい値は５Ｖであるので、そのメモリセルの記憶データとして“１１”を出力する（ステップＳ１０）。
　【００３２】
　以上のように、本実施例の読み出し方法によれば、２ビットの記憶容量を持つ１つのメモリセルの読み出しを２回の読み出し検出動作で行うことができる。従来の方法では、０Ｖ、２Ｖ、４Ｖの全ての電圧を印加して３回の読み出し検出動作を行わなければならなかったので、本実施例の方法により、必要な読み出し検出動作の回数が減少する。そして、これにより、アクセス時間を短縮することができる。
　【００３３】
　次に、本発明の第２の実施例を図３を参照して説明する。本実施例では、各メモリセルが−１Ｖ、０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ及び６Ｖのいずれかのしきい値をとる。即ち、各メモリセルが３ビット（＝８値）の記憶容量を持つ。
　【００３４】
　信号制御回路６は、まず、選択されたメモリセルの制御ゲートに２．５Ｖの電圧を印加するように電圧制御回路３に命令する。このとき、ドレインには５Ｖの電圧が印加されている（ステップＳ３１）。
　【００３５】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを、選択ビット線及びセンスアンプ５を通じて検出する（ステップＳ３２）。
　【００３６】
　ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れた場合、即ち、選択メモリセルが導通した場合には、そのメモリセルのしきい値は−１Ｖ〜２Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに０．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３３）。
　【００３７】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出する（ステップＳ３４）。
　【００３８】
　ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れた場合には、そのメモリセルのしきい値は−１Ｖと０Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに−０．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３５）。
　【００３９】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ３６）、電流が流れた場合には、そのメモリセルのしきい値は−１Ｖであるので、そのメモリセルの記憶データとして“０００”を出力Ｉ／Ｆ８を介して出力する（ステップＳ３７）。一方、ステップＳ３６において、電流が流れなかった場合には、そのメモリセルのしきい値は０Ｖであるので、そのメモリセルの記憶データとして“００１”を出力する（ステップＳ３８）。
　【００４０】
　ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は１Ｖと２Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに１．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３９）。
　【００４１】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ４０）、電流が流れた場合には、そのメモリセルのしきい値は１Ｖであるので、そのメモリセルの記憶データとして“０１０”を出力Ｉ／Ｆ８を介して出力する（ステップＳ４１）。一方、ステップＳ４０において、電流が流れなかった場合には、そのメモリセルのしきい値は２Ｖであるので、そのメモリセルの記憶データとして“０１１”を出力する（ステップＳ４２）。
　【００４２】
　ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は３Ｖ〜６Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに４．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４３）。
　【００４３】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出する（ステップＳ４４）。
　【００４４】
　ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れた場合には、そのメモリセルのしきい値は３Ｖと４Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに３．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４５）。
　【００４５】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ４６）、電流が流れた場合には、そのメモリセルのしきい値は３Ｖであるので、そのメモリセルの記憶データとして“１００”を出力Ｉ／Ｆ８を介して出力する（ステップＳ４７）。一方、ステップＳ４６において、電流が流れなかった場合には、そのメモリセルのしきい値は４Ｖであるので、そのメモリセルの記憶データとして“１０１”を出力する（ステップＳ４８）。
　【００４６】
　ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は５Ｖと６Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに５．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４９）。
　【００４７】
　そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ５０）、電流が流れた場合には、そのメモリセルのしきい値は５Ｖであるので、そのメモリセルの記憶データとして“１１０”を出力Ｉ／Ｆ８を介して出力する（ステップＳ５１）。一方、ステップＳ５０において、電流が流れなかった場合には、そのメモリセルのしきい値は６Ｖであるので、そのメモリセルの記憶データとして“１１１”を出力する（ステップＳ５２）。
　【００４８】
　以上のように、本実施例の読み出し方法によれば、３ビットの記憶容量を持つ１つのメモリセルの読み出しを３回の読み出し検出動作で行うことができる。従来の方法では、７回の読み出し検出動作を行わなければならなかったので、本実施例の方法により、必要な読み出し検出動作の回数が大幅に減少する。そして、これにより、アクセス時間を大幅に短縮することができる。
　【００４９】
　次に、本発明の第３の実施例を図４及び図５を参照して説明する。
　【００５０】
　図４に示すように、本実施例では、各々が２ビットの記憶容量を持つ２個のメモリセル４１、４２を直列接続したＮＡＮＤ型ブロックからの読み出しを行う。各メモリセルは、−１Ｖ、１Ｖ、３Ｖ及び５Ｖのしきい値をとる。本実施例の場合、メモリセル４１が上位２ビット、メモリセル４２が下位２ビットをそれぞれ記憶し、両方で４ビットの情報を記憶するようになっている。
　【００５１】
　図５に、読み出しのフローチャートを示すが、メモリセル４１に記憶された上位２ビットの情報を読み出すために、非選択のメモリセル４２のゲートに６Ｖを印加し（ステップＳ６０）、しきい値が−１Ｖ、１Ｖ、３Ｖ及び５Ｖのいずれであってもメモリセル４２が導通状態になるようにする。
　【００５２】
　この状態で選択メモリセル４１を読み出す方法は、上記第１実施例で述べたのと同様である。即ち、選択メモリセル４１の制御ゲートに２Ｖの電圧を印加し（ステップＳ６１）、選択メモリセル４１が導通するか否かを、ビット線に電流が流れるか否かをセンスアンプ５により検出することで検出する（ステップＳ６２）。
　【００５３】
　ステップＳ６２において、選択メモリセル４１が導通した場合には、選択メモリセル４１のしきい値は−１Ｖと１Ｖのいずれかであるので、次に、選択メモリセル４１の制御ゲートに０Ｖの電圧を印加し（ステップＳ６３）、選択メモリセル４１が導通するか否かを検出する（ステップＳ６４）。ステップＳ６４で選択メモリセル４１が導通した場合には、選択メモリセル４１のしきい値は−１Ｖであるので、上位ビットデータとして“００”を出力する（ステップＳ６５）。一方、ステップＳ６４で選択メモリセル４１が導通しなかった場合には、選択メモリセル４１のしきい値は１Ｖであるので、上位ビットデータとして“０１”を出力する（ステップＳ６６）。
　【００５４】
　ステップＳ６２において、選択メモリセル４１が導通しなかった場合には、選択メモリセル４１のしきい値は３Ｖと５Ｖのいずれかであるので、次に、選択メモリセル４１の制御ゲートに４Ｖの電圧を印加し（ステップＳ６７）、選択メモリセル４１が導通するか否かを検出する（ステップＳ６８）。ステップＳ６８で選択メモリセル４１が導通した場合には、選択メモリセル４１のしきい値は３Ｖであるので、上位ビットデータとして“１０”を出力する（ステップＳ６９）。一方、ステップＳ６８で選択メモリセル４１が導通しなかった場合には、選択メモリセル４１のしきい値は５Ｖであるので、上位ビットデータとして“１１”を出力する（ステップＳ７０）。
　【００５５】
　次に、メモリセル４２に記憶された下位２ビットの情報を読み出す。そのために、非選択メモリセル４１のゲートに６Ｖを印加し（ステップＳ７１）、非選択メモリセル４１を導通状態にする。
　【００５６】
　そして、選択メモリセル４２の制御ゲートに２Ｖの電圧を印加し（ステップＳ７２）、選択メモリセル４２が導通するか否かを、ビット線に電流が流れるか否かをセンスアンプ５により検出することで検出する（ステップＳ７３）。
　【００５７】
　ステップＳ７３において、選択メモリセル４２が導通した場合には、選択メモリセル４２のしきい値は−１Ｖと１Ｖのいずれかであるので、次に、選択メモリセル４２の制御ゲートに０Ｖの電圧を印加し（ステップＳ７４）、選択メモリセル４２が導通するか否かを検出する（ステップＳ７５）。ステップＳ７５で選択メモリセル４２が導通した場合には、選択メモリセル４２のしきい値は−１Ｖであるので、下位ビットデータとして“００”を出力する（ステップＳ７６）。一方、ステップＳ７５で選択メモリセル４２が導通しなかった場合には、選択メモリセル４２のしきい値は１Ｖであるので、下位ビットデータとして“０１”を出力する（ステップＳ７７）。
　【００５８】
　ステップＳ７３において、選択メモリセル４２が導通しなかった場合には、選択メモリセル４２のしきい値は３Ｖと５Ｖのいずれかであるので、次に、選択メモリセル４２の制御ゲートに４Ｖの電圧を印加し（ステップＳ７８）、選択メモリセル４２が導通するか否かを検出する（ステップＳ７９）。ステップＳ７９で選択メモリセル４２が導通した場合には、選択メモリセル４２のしきい値は３Ｖであるので、下位ビットデータとして“１０”を出力する（ステップＳ８０）。一方、ステップＳ７９で選択メモリセル４２が導通しなかった場合には、選択メモリセル４２のしきい値は５Ｖであるので、下位ビットデータとして“１１”を出力する（ステップＳ８１）。
　【００５９】
　以上のように、本実施例の読み出し方法によれば、２個のメモリセルに記憶された４ビットのデータを４回の読み出し検出動作で読み出すことができる。
　【００６０】
　以上、本発明を浮遊ゲート型のメモリセルを有するＥＥＰＲＯＭに多値記憶を行わせた場合を例にとって説明したが、多値記憶を行わせるメモリセルとしては、浮遊ゲート型のものに限らず、ＭＮＯＳ型のものでも良い。
　【００６１】
　また、本発明は、ＥＥＰＲＯＭ以外にも、ＥＰＲＯＭやＰＲＯＭに多値記憶を行わせた場合の読み出し方法、更には、例えば、電界効果トランジスタのチャネル領域にイオン注入する不純物の量を制御することによりしきい値を変化させて記憶状態を得るマスクＲＯＭに多値記憶を行わせた場合の読み出し方法にも適用が可能である。
　【００６２】
　更に、上述の実施例では、１個のメモリセルに２ビット又は３ビットの記憶容量を持たせたが、本発明は１個のメモリセルに４値（２ビット）以上の記憶容量を持たせた全ての場合に適用が可能であり、特に、記憶容量が大きいほど効果的である。
　【００６３】
　【発明の効果】
　本発明の読み出し方法によれば、１個のメモリセルに
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【図面の簡単な説明】
　【図１】
　本発明の第１実施例による読み出し方法のフローチャートである。
　【図２】
　本発明の実施例に用いるＥＥＰＲＯＭの主要構成を示すブロック図である。
　【図３】
　本発明の第２実施例による読み出し方法のフローチャートである。
　【図４】
　２個のメモリセルを直列接続したＮＡＮＤ型ブロックを示す概略結線図である。
　【図５】
　本発明の第３実施例による読み出し方法のフローチャートである。
　【図６】
　浮遊ゲート型メモリセルの概略断面図及び結線図である。
　【符号の説明】
　１　メモリセルアレイ
　２　デコーダ
　３　電圧制御回路
　４　マルチプレクサ
　５　センスアンプ
　６　信号制御回路
　７　入力Ｉ／Ｆ
　８　出力Ｉ／Ｆ