【事件の表示】
　特願２００３−５２２１０１「メモリセル」拒絶査定不服審判事件〔平成１５年　２月２７日国際公開、ＷＯ０３／１７２８２、平成１７年　１月　６日国内公表、特表２００５−５００６８２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００１年８月１３日を国際出願日とする出願であって、平成２３年１０月４日付けの拒絶理由通知に対して、平成２４年３月１２日に意見書及び手続補正書が提出され、同年４月４日付けの最後の拒絶理由通知に対して、同年７月１１日に意見書及び手続補正書が提出されたが、前記同年７月１１日付け手続補正書でした明細書、特許請求の範囲又は図面についての補正は、同年８月７日付けで補正の却下の決定がなされ、同日付けで拒絶査定がされた。
　これに対し、同年１２月１７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、平成２５年６月１４日付けの審尋に対して、同年９月１１日に回答書が提出され、その後、当審における同年１０月１５日付けの拒絶理由通知に対して平成２６年３月１７日に意見書及び手続補正書が提出された。
　
第２　本願発明に対する判断
１　本願発明
　本願の請求項１〜１７に係る発明は、平成２６年３月１７日に提出された手続補正書による補正（以下「本件補正」という）により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、本件補正後の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　２つの電極の間に４つ以上のレベルの抵抗値を示すように構成された機能ゾーンを配置した三層構造を持つ、複数ビットの情報を記憶するように構成されたメモリセルであって、
　前記２つの電極は、金属、半導体、導電性ポリマー、光学的に透過性の酸化物、光学的に透過性の硫化物からなる群のうちの少なくとも一つから作成され、
　前記機能ゾーンは、有機材料、有機金属材料または無機材料の少なくとも１つから作成されるとともに、外部電界または光照射いずれかの影響下で電気的状態または位置を変化させることによって前記機能ゾーンの抵抗値のレベルを変化させる活性要素を含んでおり、
　前記２つの電極のうち少なくとも１つの電極は、空間的および電気的に互いに分離された複数のエレメントとして実現されているメモリセル。」
　
２　引用例１の記載、引用発明、と引用例２、３の記載
（１）引用例１の記載
　本願の国際出願日前に日本国内において頒布され、当審における平成２５年１０月１５日付けの拒絶理由通知書において引用文献１として引用された刊行物である、特開平４−２２５５６７号公報（以下「引用例１」という。）には、「電気素子」（発明の名称）に関して、図１、図３とともに次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
ア．「【０００１】
【産業上の利用分野】
本発明は、任意に付与される電界により強誘電性物質に誘起される電気分極によってπ−共役系高分子材料を励起状態にすることにより該π−共役系高分子材料の電気伝導度を制御する素子に関する
　
イ．「【０００８】
【発明が解決しようとする課題】本発明は、
強誘電性物質の電気分極によって個々のπー共役系高分子を励起状態にし、πー共役系高分子の電気伝導度を制御する機能を有する全く新しい動作原理による電気素子を提供する
【０００９】
【課題を解決するための手段】上記の目的を達成するため本発明では、πー共役系高分子、好ましくは配向したπー共役系高分子の近傍に、電気分極を引き起こす強誘電性物質を配置させた素子を用いる。
【００１０】すなわち、
本発明の電気素子は、少なくとも２個の電極をオーム接触させてなる、誘電体の電気分極により励起状態になることにより電気伝導度が低下し得る性質を有するπー共役系高分子材料と、これの近傍に存在する強誘電性物質からなり該強誘電性物質に対して任意の強度の電界を印加させるための電極を有する
【００１１】以下に本発明をさらに説明する。
【００１２】ここで、πー共役系高分子材料とは、高分子主鎖中の構成原子間のπー電子軌道の重なりによる結合が高分子主鎖に沿って一様に存在する高分子を指す。また、この高分子は、実質的に電気的中性の高分子を用いる。従って、例えばＮａやＫのような電子供与性のドーパントあるいは例えばヨウ素やＰＦ６のような電子受容性ドーパントを実質的に含まないものである。しかしながら、πー共役系高分子材料の性質を実質的に変えない限り上記ドーパントを極微量含むことが出来る。電気的に中性の高分子を用いるところから、電解重合法によりπー共役系高分子を製造する場合のようにドーパントが高分子に含まれるときは、常法に従いこれを脱ドープすればよい。
【００１３】本発明に使用するπ−共役系高分子として、具体的には例えばポリ−ｐ−フェニレンビニレン、ポリ−２，５−チェニレンビニレン、ポリ−２，５−ジメトキシ−ｐ−フェニレンビニレン、ポリアセチレン、ポリピロール、ポリアニリン、ポリチオフェン、ポリパラフェニレンなどが用いられるが、もちろん２種以上混合しても構わない。」
　
ウ．「【００１５】ここで強誘電性物質は誘電体物質のひとつである。誘電体物質の中には、分極が試料の履歴に依存したり、また電界をかけない状態でも自発的に分極したりする特異な性質を示す一群の物質がある。これら一群の物質はいろいろな点で強磁性体とよく似た特性を持ち（もちろん強磁性体とは区別される）、強誘電性物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍａｔｅｒｉａｌ）と称される。
【００１６】具体的な強誘電性物質は、通常、化学組成と構造から（ａ）酒石酸塩グループ、（ｂ）第一りん酸塩グループ、（Ｃ）酸素八面体グループおよび（ｄ）その他の４グループに分けられる。
【００１７】初めの（ａ）酒石酸塩グループの代表的な強誘電性物質はロシェル塩（すなわち酒石酸カリウムナトリウム）ＮａＫ（Ｃ４Ｈ４Ｏ６）・４Ｈ２Ｏである。このほかに、上記ロシェル塩のＮａをＬｉで置換したもの、あるいはＫをＮＨ４、ＲｂまたはＴｌで置換したものが例示される。
【００１８】（ｂ）の第一りん酸塩グループの代表としては、第一りん酸カリウムＫＨ２ＰＯ４がある。このほかＮＨ４Ｈ２ＰＯ４、ＫＨ２ＡｓＯ４、ＲｂＨ２ＰＯ４等がある。
【００１９】酸素八面体グループ（ｃ）の代表はチタン酸バリウムＢａＴｉＯ３である。このほかピロニオブ酸カドミウムＣｄ２Ｎｂ２Ｏ７、メタニオブ酸鉛ＰｂＮｂ２Ｏ６、三酸化タングステンＷＯ３などがある。これらの構造は、いずれも６個の酸素イオンＯ２−が１個の小さな分極しやすいイオン（チタン酸バリウムではＴｉ４＋）を取り囲むことにより八面体を構成している。
【００２０】その他の強誘電性物質（ｄ）としては、例えばグアニジン硫酸アルミニウム六水化物ＮＨＣ（ＮＨ２）２ＡｌＨ（ＳＯ４）２・６Ｈ２Ｏ、硫酸グリシン（ＣＨ２ＮＨ２ＣＯＯＨ）３Ｈ２ＳＯ４、チオ尿素（ＮＨ２）ＣＳ等がある。」　
　
エ．「【００２２】
本発明においては、上記強誘電性物質に誘起される電気分極によりπー共役系高分子材料の電子状態が変化し得る程度に両者が近接して配置されることが肝要である
具体的には強誘電性物質とπー共役系高分子材料との混合膜を用いればよい
　
オ．「【００３３】ここで添付図面を参照しながら本発明による
電気素子の一構成例
図１は、本発明による電気素子の概略構成の一例を示す。図示の素子は例えばポリエチレンのような絶縁体でなる基板７を有する。該基板７の一方の面７ａ上には、金属、例えば金を薄膜状に形成した電極（入出力電極）１，２が所定の間隔を隔てて設けられ、該金属電極１，２を包囲するようにこれとオーム接触するπ−共役系高分子膜４が設けられている。該π−共役系高分子膜４は、強誘電性物質を混合されているが、少なくとも電極１，２の間はπ−共役系高分子が連続相をなし、該π−共役系高分子を伝導して電子が移動できるものとする
【００３４】また、
基板７の他方の面７ｂには、金属、例えば金を薄膜状に形成した電極（制御電極）３が設けられている
【００３５】さらに、
前記強誘電性物質混合高分子膜４上には、例えばポリエチレンのような絶縁膜５が設けられている。該絶縁膜５の上には、金属、例えば金を薄膜状に形成した電極（第２の制御電極）６が、金属電極（第１の制御電極）３とともに前記金属電極１，２により形成される面を垂直に挟むように設けられている
【００３６】
【作用】以上に構成を説明した本発明に従う電気素子の一構成例は次のように動作する。すなわち、
金属電極３と金属電極６の間に絶縁破壊には至らない程度の一定の電界を印加すると、強誘電性物質とπ−共役系高分子の混合膜４中の強誘電性物質は、この電界の作用で電気分極を引き起こす。その結果、強誘電性物質の近傍にあるπ−共役系高分子は、その電気分極によって励起状態になる
π−共役系高分子が電荷中性状態にあるとき、その電気伝導度は１０
−７
〜１０
−８
Ｓ・ｃｍ
−１
以下であり、かつこのπ−共役系高分子が励起状態にあるときの電気伝導度は、中性のものより少なくとも５桁以上増加することが知られている
【００３７】
π−共役系高分子材料の励起状態は、例えばその電気伝導度を測定することにより観察される。そして、該金属電極３と６との間に電界を印加したときとしないときで、該金属電極１と２の間の該混合膜の大きな電気伝導度の変化を読み取ることができる。本発明はこの全く新しい動作原理によってπ−共役系高分子材料の電気伝導度を制御するものである
【００３８】また、本発明の電気素子は、制御電極３と６との間に印加するものであり、入出力電極１，２のいずれかに相当する基準電極（ソース）１２と制御電極３，６に相当する制御電極（ゲート）１３との間に電圧を印加していた従来のＦＥＴとは、その制御方法も異なるものである。
【００３９】本
発明の電気素子は、抵抗変化の最大値と最小値を、それぞれ１と０に対応させればメモリーとして動作することになる
　
カ．「【図面の簡単な説明】
【図１】本発明の一実施例に係る電気素子の概略構成図である。
【図２】導電性高分子を用いた従来のＦＥＴの概略構成図である。
【図３】実施例１におけるＪ−Ｆ（電流密度−電界）特性を示すグラフである。」
　
キ．摘記した上記段落【００３９】には、本願発明の電気素子は、その抵抗変化の最大値と最小値をそれぞれ１と０に対応させることにより、メモリーとして動作すると記載されていることから、図１の電気素子は、１ビットの情報を記憶するメモリーとして機能するものであることが理解できる。
　
ク．摘記した上記段落【００３３】〜【００３９】を参照すると、電気素子の一構成例が記載された図１から、当該電気素子は、絶縁体でなる基板７の一方の面７ａに金属からなる入出力電極１，２が所定の間隔を隔てて設けられ、基板７の他方の面７ｂに金属からなる制御電極３が設けられ、入出力電極１，２を包囲するようにこれとオーム接触する、π−共役系高分子に強誘電性物質が混合された混合膜４が設けられ、混合膜４上には、絶縁膜５を介して金属からなる第２の制御電極６が設けられているものであることが、見て取れる。
　
ケ．摘記した上記段落【００３７】を参照すると、図１の電気素子において、第１の制御電極３と第２の制御電極６は、その間の混合膜４に電界を印加することにより、混合膜４の電気伝導度を変化させるための電極であり、また、入出力電極１と入出力電極２は、混合膜４の電気伝導度の変化を読み取るための電極である。そして、図１から、第１の制御電極３と第２の制御電極６の間には配線を介して電源が接続されていることが見て取れ、第１の制御電極３と第２の制御電極６の間に電圧を印加することできるようになっていることが理解できる。また、入出力電極１と入出力電極２の間には配線を介して電源と電流計が接続されていることが見て取れ、入出力電極１と入出力電極２の間の混合膜４の電気伝導度を読み取ることができるようになっていることが理解できる。
　
コ．摘記した上記カ．の記載を参照すると、図３は、実施例１におけるＪ−Ｆ（電流密度−電界）特性を示すグラフであり、実施例１の電子素子に印加する電界強度を増加するときと、減少させるときで、同じ電界強度に対して異なる電流密度が得られており、ヒステリシス特性を示すことが見て取れる。また、印加する電界強度の増加及び減少のそれぞれに応じて、電流密度も増加及び減少することが見て取れる。
　
（２）引用発明
　上記（１）のア．〜コ．を図１の実施例に注目して総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
【引用発明】
「絶縁体でなる基板７の一方の面７ａに所定の間隔を隔てて設けられた入出力電極１及び入出力電極２と、
前記基板７の他方の面７ｂに設けられた第１の制御電極３と、
前記入出力電極１及び２を包囲するようにオーム接触している混合膜４と、
前記混合膜４上に、絶縁膜５を介して設けられた第２の制御電極６と、
から構成された電子素子であって、前記混合膜４は、その抵抗変化の最大値と最小値をそれぞれ１と０に対応させることにより、１ビットの情報を記憶するメモリーとして機能するものであり、
　前記入出力電極１、前記入出力電極２、前記第１の制御電極３及び前記第２の制御電極６は、いずれも金属から作成され、
　前記混合膜４は、π−共役系高分子とともに強誘電性物質を含んでおり、前記第１の制御電極３と第２の制御電極６の間で一定の電界を印加することによって、前記強誘電性物質が電気分極し、当該電気分極によって前記π−共役系高分子を励起状態とすることで、電気伝導度を変化させる電子素子。」
　
（３）引用例２の記載
　本願の国際出願日前に日本国内において頒布され、当審における平成２５年１０月１５日付けの拒絶理由通知書において引用文献２として引用された刊行物である、特表２０００−５０９２０４号公報（以下「引用例２」という。）には、「テーパード・コンタクトを有するマルチビット単一メモリセル」（発明の名称）に関して、図１とともに次の記載がある。
　
ア．「発明の要約
　
本明細書においては、単一セルメモリ素子を規定している一定容積のメモリ材料から成る、電気的に動作され、直接上書き可能な、マルチビット単一セルメモリ素子が開示される
単一セルメモリ素子にマルチビットメモリ能力を与えるように、メモリ材料の少なくとも１つの線条（フィラメント）部分が、選択された電気入力信号に応答して、動的範囲内の複数の抵抗値のうちの１つに設定される能力とによって特徴付けられる
　メモリ素子は、さらに、メモリ材料を動的範囲内の選択された抵抗値に設定するために電気入力信号を供給するための間をおいて配置された第１コンタクトと、メモリ材料を動的範囲内の選択された抵抗値に設定するために電気入力信号を供給するための間をおいて配置された第２コンタクトとを備える。第２コンタクトは、メモリ素子に隣接したピークに向かってテーパー状に成されている。前記ピークは、メモリ素子の電気的形成（エレクトリカル・フォーメーション）過程における前記線条（フィラメント）部分のサイズおよび位置を規定する。
図面の簡単な説明
　図１は、メモリ材料に隣接したピークに向かって次第に小さくなる第２コンタクトを描いた、単一メモリ素子の断面図である。」（第１４頁第２６行〜第１５頁第１７行）
　
イ．「発明の詳細な説明
　
幅広いクラスのカルコゲン化物材料から製作される消去可能電子メモリは、材料内での一定の原子種の移動によって行われる構造変化を利用して、材料が非晶質状態から結晶質状態に切り替わる際の相変化を可能にしている
つまり結晶質の状態は、典型的には、メモリ材料のスイッチング可能な孔内での極めて電気的に導電性の結晶性Ｔｅ線条（フィラメント）の形成によって特徴付けられた
この抵抗は、より規則正しくなく、つまり非晶質状態にある孔の抵抗より桁違いに低い
　ただし、結晶質状態にある導電性のＴｅ線条（フィラメント）の形成には、Ｔｅ原子の、非晶質状態にあるその原子構成から、結晶性Ｔｅ線条（フィラメント）状態にある新規に局所的に集中した原子構成への移植が必要とされた。同様に、カルコゲン化物線条（フィラメント）材料が非晶質状態に戻されると、結晶質線条（フィラメント）の中に析出したＴｅが、材料内で、線条（フィラメント）のその局所的に集中した形式から非晶質状態のその原子構成に移植されて戻ることが要求された。非晶質状態と結晶質状態の間でのこの原子移植、拡散または再配置は、各ケースで、移植を処理するほど十分の長さの保持時間または休止時間を必要とし、それによって必須スイッチング時間およびエネルギーを比較的に高くした。
　発明者らは、新しいクラスのカルコゲン化物半導体材料の上で築き上げられた、根本的に異なるタイプの電気的に消去可能で、直接的に上書き可能なメモリの必要とされるスイッチング時間とエネルギー入力の両方での顕著な低減を発見した。さらに、カルコゲン化物材料は、この新規に発見されたクラスの材料が改善された電子メモリ素子を製作するために使用できるように、顕著に速い速度での、著しく低いエネルギー入力による安定した状態の幅広い動的範囲内でのスイッチングに備えた。
　具体的には、メモリ材料は、ピコジュール（ｐＪ）のエネルギーの投入をもって、ナノ秒時間期間内の変化する抵抗の電気的に検出可能な状態の間で切り替えることができる（ただし、最小スイッチング速度および最小エネルギー要件は、依然として確かめられておらず、本出願の提出現在での実験データは、電気的なメモリが（たとえ最適化されていなくても）１ナノ秒ほど短いプログラミングパルスで変調できることを示した）。このメモリ材料は不揮発性であり、定期的なリフレッシュ信号を必要としなくても、（選択された誤差の余地内で）メモリセルによって記憶される情報の保全性を維持する。多くのそれ以外の半導体材料および記憶用途に関してこれまで指定されたシステムとは対照的に、本発明の半導体メモリ材料およびシステムは、そこに記憶される情報を変更するために、別個のメモリ素子を消去（指定された開始ポイントに設定）する必要がないように、直接的に上書きすることができる。著しく高速かつ低エネルギーの、さまざまな抵抗の値のどれかへのスイッチングは、前記スイッチングが、スイッチング材料の総体原子再配列を必要としなくても発生するという事実に起因している。
　
メモリ材料は、複数の組成原子元素から形成され、そのそれぞれは一定容積のメモリ材料全体を通して存在する
このような複数元素系の具体的な例は、これ以降に、ＮｉまたはＳｅを含む、あるいは含まないＴｅ：Ｇｅ：Ｓｂ系に関して以下に説明される
　
ウ．「図１を参照すると、単結晶シリコン半導体ウェーハ１０の上に形成された本発明のメモリ素子の断面図が図示されている。
メモリ素子は、メモリ材料３６、間隔を空けて配置された第１コンタクト６、間隔を空けて配置された第２コンタクト８を備える。間隔を空けて配置された第１コンタクトと間隔を空けて配置された第２コンタクトの両方とも、メモリ材料に電気入力信号を供給するために使用される
　第１コンタクト６は、２つの薄膜層から構成されることができる。メモリ材料３６に隣接して配置される薄膜層３８は、カルコゲン化物メモリ材料３６中への異物の拡散及びエレクトロ・マイグレーションを抑制する優れた拡散障壁特性を備える。」（第２５頁第１２〜２１行） 　
　
エ．「抵抗の動的範囲も、幅広いグレースケールおよび多重レベルアナログメモリ記憶を可能にする。
多重メモリ記憶は、幅広い動的範囲を複数の副範囲またはレベルに分割することによって達成される。連続抵抗プログラム可能性は、単一メモリセルの中に記憶される二進情報の複数ビットを見越す。この多重レベル記憶は、擬似アナログ形式の二進情報の複数ビットを真似し、このアナログ情報を単一メモリセルに記憶することによって達成される。このようにして、抵抗の動的範囲を２ｎアナログレベルに分割することによって、各メモリセルにはｎビットのバイナリ情報を記憶する機能が具備されるだろう
　
（４）引用例３の記載
　本願の国際出願日前に外国において頒布され、当審における平成２５年９月３日付けの拒絶理由通知書において引用文献３として引用された刊行物である、国際公開００／０４９６５９号（以下「引用例３」という。）には、「MICROELECTRONIC DEVICE FOR STORING INFORMATION AND METHOD THEREOF（当審訳：情報を保存するマイクロ電子デバイスとその方法）」（発明の名称）に関して、図１〜４ｃとともに次の記載がある（ここにおいて、翻訳は引用例３に係る国際出願の国内段階における公表公報（特表２００２−５３７６２７号公報：以下単に「引用例１の公表公報」という。）を参考にして当審が作成したものである。）。
　
ア．「1.1 FIELD OF THE INVENTION
 
The present invention relates to electronic and microelectronic devices. In particular, the present invention relates to a plurality of materials showing a switching phenomenon and a built-in memory by the aid of which a new principle of storing and reading information in memory cells of semiconductor chips and a plurality of fundamental improvements on electronic or microelectronic devices can be achieved.」（第１頁第７〜１３行。翻訳：１．１発明の属する技術分野
  本発明は、電子デバイスやマイクロ電子デバイスに関し、特に、半導体チップのメモリ・セルに情報を保存しそこから情報を読取る新しい原理及び電子デバイスやマイクロ電子デバイスの基本的な改良が得られる、スイッチング現象を示す複数の物質及びビルトイン・メモリに関する。）
　
イ．「4. DESCRIPTION OF THE PREFERRED EMBODIMENT
 
With general reference to the figures and with special reference to Fig. 1 the essential structure of a microelectronic device 10 having a capacitor-like structure is described in more detail. Such a microelectronic device 10 is useable as a memory cell.
 
The microelectronic device 10 comprising an oxide base electrode 12 made from SrRu03  and a region 14 with an oxide insulator layer made from (BaSr)Ti03  slightly doped with Chromium (Cr) for the insulating material and a metallic (Au) top electrode 16 on a SrTi03  substrate 18 was fabricated with pulsed laser deposition. The microelectronic device 10 has a thin film capacitor-like structure.
 
One terminal 20 is connected to said top electrode 16, the other terminal 22 is connected to said base electrode 12. 」　（第１３頁第１〜１４行。翻訳：４．好ましい発明の実施の形態についての記載
　
　各図、特に
図１を参照する。コンデンサ状構造を持つマイクロ電子デバイス１０の基本構造について詳しく説明する。このマイクロ電子デバイス１０はメモリ・セルとして使用できる
　
　
マイクロ電子デバイス１０は、ＳｒＲｕＯ
3
から形成された酸化物のベース電極１２と、絶縁物質をクロム（Ｃｒ）で低ドープした（ＢａＳｒ）ＴｉＯ
3
から形成された酸化物の絶縁層を持つ領域１４、及びＳｒＴｉＯ
3
基板１８上の金属（Ａｕ）上電極１６を含み、パルス・レーザ堆積により作製される
　
　端子２０上に前記上電極１６、もう１つの端子２２に前記ベース電極１２が接続される。）
　
ウ．「Further, the difference in resistance between the '0' value and '1' value is at least one order of magnitude as can be seen from Fig. 3c. 
As can be seen further from the IVC depicted in Fig. 2a, a large resistance range can thus be exploited to store a plurality of different logical values, i.e., the so-called multilevel switching can be achieved
　
Finally, the information is stored over long times which is a remarkable advantage compared to conventional DRAM cells.」（第１６頁第２２行〜第１７頁第２行。翻訳：その他、０値と１値の抵抗差は、図３ｃからわかるように少なくとも一桁である。
更に図２ａのＩＶＣからわかるように、複数の異なる論理値を保存するため、大きい抵抗範囲を利用することができる。つまりマルチレベル・スイッチングを達成できる
　
  また情報は、長い時間保存され、これは従来のＤＲＡＭセルと比べて大きなメリットである。）　
　
エ．「
Fig. 4a to 4c show the operation of a further microelectronic device, a second memory device, that can be used as a multilevel memory device
This second memory device for the sake of simplicity is not depicted but is structured as shown in Fig. 1. The second memory device comprising an oxide base electrode 12 made from SrRu0 
3
  and a region 14 made from SrZr0 
3
  slightly doped with 0.2% Chromium (Cr) for the insulating material and a metallic (Pt/Ti) top electrode 16 on a SrTi0 
3
  substrate 18 was fabricated
 
As can be seen in Fig. 4a a series of different voltage pulses depicted as sharp peaks were applied to the second memory device. 
In particular, erase voltage pulses 5, low write pulses 6, medium write pulses 7, and high write pulses 8 were applied in a defined repeating sequence in order to simulate realistic erase and write processes
 
Fig. 4b shows the current generated by the different voltage pulses 5, 6, 7, 8 and Fig. 4c the current readout enlargement of Fig. 4b. 
Different states 1, 2, 3, 4 corresponding to different ohmic resistances can be clearly derived from Fig. 4c. The ohmic resistance of the region 14 of the second memory device can be regarded as 'high' after one erase pulse 5 has been applied, that means that the second memory device then stores a high ohmic state, also referred to as first state 1. Conversely, each low write pulse 6 leads to a second state 2, each medium write pulse 7 leads to a third state 3, and each high write pulse 8 leads to a fourth state 4 whereby this fourth state 4 is the lowest ohmic state. The second state 2 and the third state 3 are in-between the high ohmic and the lowest ohmic state
 
With each of the different states 1, 2, 3, 4 a corresponding logical value can be associated, e.g., the first state 1 corresponds to logical '00', the second state 2 corresponds to logical '01', the third state 3 corresponds to logical '10' and the fourth state 4 corresponds to logical '11', representing a 2 bit memory cell. In general, more states are possible than the depicted four different states 1, 2, 3, 4
図４ａ乃至図４ｃは、他のマイクロ電子デバイスであり、マルチレベル・メモリ・デバイスとして使用できる第２メモリ・デバイスの動作を示す
この第２メモリ・デバイスは簡潔化のため図には示していないが、構造は図１に示す通りである。第２メモリ・デバイスは、ＳｒＲｕＯ
3
から形成された酸化物のベース電極１２と、絶縁物質に対してクロム（Ｃｒ）を０．２％低ドープしたＳｒＺｒＯ
3
から形成された領域１４、及びＳｒＴｉＯ
3
基板１８上の金属（Ｐｔ／Ｔｉ）上電極１６を含み
　
　図４ａからわかるように、急峻なピークとして示している異なる電圧パルス列が第２メモリ・デバイスに印加された。
特に、現実的な消去、書込みプロセスをシミュレートするため、消去電圧パルス５、低書込みパルス６、中間書込みパルス７、及び高書込みパルス８が、所定の繰り返し順序で印加された
　
　図４ｂは、異なる電圧パルス５，６，７，８により生成される電流を示し、図４ｃは、図４ｂの読取り電流を拡大したものを示す。
図４ｃから、異なるオーミック抵抗に対応した異なる状態１，２，３，４がはっきり見て取れる
第２メモリ・デバイスの領域１４のオーミック抵抗は、１つの消去パルスが印加された後はＨＩＧＨとみなすことができる。つまり第２メモリ・デバイスはそのとき、高オーミック状態（第１状態１）を保存している。逆に、低書込みパルス６はそれぞれ第２状態２につながり、中間書込みパルス７はそれぞれ第３状態３に、高書込みパルス８はそれぞれ第４状態４につながり、これにより第４状態４は最低オーミック状態になる。第２状態２と第３状態３は、高オーミック状態と最低オーミック状態の中間にある
　
　
２ビットのメモリ・セルでは、第１状態１は論理００、第２状態２は論理０１、第３状態３は論理１０、第４状態４は論理１１とするなど、異なる状態１，２，３，４のそれぞれに論理値を関連付けることができる。一般には、図の４つの異なる状態１，２，３，４よりも多くの状態を得ることができる
　
３　本願発明と引用発明との対比
（１）次に、本願発明と引用発明を対比する。
ア．引用発明の「電子素子」は、「メモリーとして機能するもの」であるから、本願発明の「メモリセル」に相当している。
　
イ．引用発明の「混合膜４」は、「π−共役系高分子とともに強誘電性物質を含んでおり、第１の制御電極３と第２の制御電極６の間で一定の電界を印加することによって、前記強誘電性物質が電気分極し、当該電気分極によって前記π−共役系高分子を励起状態とすることで、電気伝導度を変化させる」ものである。
　ここで、引用発明の「π−共役系高分子」が「有機材料」であることは明らかである。
　また、引用発明において、「第１の制御電極３と第２の制御電極６」が「混合膜４」の外部にあることは明らかだから、「第１の制御電極３と第２の制御電極６」によって「印加」される「一定の電界」は、本願発明の「外部電界」に相当する。
　また、「抵抗」が「電気伝導度」の逆数にあたるものであることは、技術常識であるから、引用発明において、「電気伝導度を変化させる」ことは、本願発明において、「抵抗値のレベルを変化させる」ことに相当する。
　また、引用発明において「π−共役系高分子」とともに「混合膜４」に含まれる「強誘電性物質」が、「電気分極し、当該電気分極によって前記π−共役系高分子を励起状態とすることで、電気伝導度を変化させる」ことは、本願発明において、「有機材料、有機金属材料または無機材料の少なくとも１つ」とともに「機能ゾーン」に含まれる「活性要素」が、「電気的状態」「を変化させること」に相当する。要すれば、引用発明の「強誘電性物質」は、本願発明の「活性要素」に相当する。
　また、本願発明のメモリセルは、「２つの電極の間に・・・機能ゾーンを配置した三層構造を持つ」ものであるが、本願発明（請求項１に係る発明）を引用する請求項１３に、「前記機能ゾーンは、前記活性要素を含む活性層と、パッシブ層または障壁層の少なくとも一つからなる多層構造を含む」と記載されているように、「機能ゾーン」とは「活性要素を含む活性層」以外の層も含む多層構造であり得るものであり、「２つの電極」に挟まれた、「活性要素を含む活性層」を含む多層構造のことを言うものであると認められる。一方、下記エ−３．で検討するように、引用発明の「入出力電極１」と「入出力電極２」を合わせた電極、及び「第２の制御電極６」は、本願発明の「２つの電極」に相当するから、引用発明における、「入出力電極１」と「入出力電極２」を合わせた電極と「第２の制御電極６」に挟まれた、「混合膜４」と「絶縁膜５」からなる積層領域が、本願発明の「機能ゾーン」に相当する。
　以上の検討事項を総合すると、引用発明において、「混合膜４」及び「絶縁膜５」からなる積層領域が、当該「混合層４」において、「π−共役系高分子」を含むとともに、「第１の制御電極３と第２の制御電極６の間で一定の電界を印加することによって」「電気分極し、当該電気分極によって前記π−共役系高分子を励起状態とすることで、電気伝導度を変化させる」「強誘電性物質」を含んでいることは、本願発明において、「前記機能ゾーン」が「有機材料、有機金属材料または無機材料の少なくとも１つから作成される」とともに、「外部電界または光照射いずれかの影響下で電気的状態または位置を変化させることによって前記機能ゾーンの抵抗値のレベルを変化させる活性要素を含んで」いることに相当する。
　
ウ．上記イ．で検討したように、引用発明の「混合膜４」と「絶縁膜５」からなる積層領域が、本願発明の「機能ゾーン」に相当していることを勘案すると、引用発明において「前記混合膜４」が「その抵抗変化の最大値と最小値をそれぞれ１と０に対応させることにより、１ビットの情報を記憶する」ことと、本願発明において「機能ゾーン」が「４つ以上のレベルの抵抗値を示すように構成され」ており、「複数ビットの情報を記憶する」こととは、「機能ゾーン」が「複数のレベルの抵抗値を示すように構成され」ており、「情報を記憶する」ものである点で共通している。
　
エ．本願発明の電極と引用発明の電極の関係について検討する。
エ−１．本願発明の電極について
　平成２６年３月１７日に提出された意見書の「３．（３−１）理由１について」の第３段落において、本願発明（補正後の本願請求項１に係る発明）の説明として、「例えば、本願実施形態では、本願明細書の段落【００２２】及び図９〜１１等に記載されているように、２つの電極１，２のうち１つの電極１は、空間的及び電気的に互いに分離された複数（ここでは２つ）のエレメント１ａ，１ｂで構成されております。」と記載しているように、本願の図９〜１１等に記載された実施例が本願発明に対応するものであることを示しながら、本願発明の「２つの電極のうち少なくとも１つの電極」は、本願図９〜１１に記載の実施例において、２つのエレメント１ａ，１ｂを含む最上層の電極１に対応するものであると説明している。したがって、本願発明の「２つの電極」のうち他の１つの電極は、本願図９〜１１等に記載の実施例において、活性層３に関して２つのエレメント１ａ，１ｂの反対側に設けられた電極２に対応していることがわかる。
　ここで、上記本願図９〜１１に記載の実施例について、２つのエレメント１ａ，１ｂを含む最上層の電極１と、電極２が、それぞれ本願発明のメモリセルにおいてどのような機能を有する電極として使用されるかについて、直接説明している本願明細書の記載はない。
　しかしながら、本願図１６の実施例に注目すると、最上層の電極が３つのエレメント１ａ，１ｂ，１ｃから実現されており、当該エレメント１ａ，１ｂ，１ｃが「空間的及び電気的に互いに分離された複数のエレメント」であることは明らかであり、また、「三層構造を持ち、２つのアルミニウム電極を含」み「活性層３」を持つ（段落【００３４】参照）ものであるから、本願の図１６に記載された実施例も本願発明に対応するものであるということができる。なお、上記意見書において、本願発明を説明する実施例として「図９〜１１
等
　そして、本願図１６の実施例において、本願明細書の段落【００３４】に「メモリセルへの情報のプログラミングは最下層の電極２および最上層の電極の中央エレメント１ｃに電界パルスを印加することによって行われる。このパルスの値は、閾値２３を超える。同時に、最上層の電極両端のエレメント１ａ，１ｂの間の電気抵抗が制御される。・・・セルからの情報の読み出しは、低い電圧パルスを用いて、最上層の電極の両端のエレメント１ａ，１ｂの間の電気抵抗を測定することによって実行される。」と記載されていることから、「空間的及び電気的に互いに分離された複数のエレメント」がどのような機能を有する電極であるかが示されている。すなわち、活性層の上方に配置された、３つのエレメントのうち、２つのエレメント１ａ，１ｂは、活性層の電気抵抗を測定するために使用される電極であることが理解できる。また、活性層を挟んでそれぞれ該活性層の上層と下層に配置されたエレメント１ｃと電極２は、メモリセルへの情報のプログラミングを行うための電界パルスを印加するために使用される電極であることが理解できる。
　したがって、本願発明の「空間的および電気的に互いに分離された複数のエレメントとして実現されている」「２つの電極のうち少なくとも１つの電極」は、本願図１６に記載の実施例においては、３つのエレメント１ａ，１ｂ，１ｃを含む最上層の電極に対応するものであり、特に、エレメント１ａ，１ｂが活性層３の電気抵抗を測定するために使用される電極であるから、本願発明の「空間的および電気的に互いに分離された複数のエレメントとして実現されている」「２つの電極のうち少なくとも１つの電極」は、活性層３の電気抵抗を測定するために使用することが可能な電極であると認められる。また、「２つの電極」のうち他の１つの電極は、本願図１６に記載の実施例においては、活性層３に関して３つのエレメント１ａ，１ｂ、１ｃの反対側に設けられた電極２に対応するものであり、特に、電極２はメモリセルへの情報のプログラミングを行うための電界パルスを印加するために使用される電極であるから、本願発明の「２つの電極」のうち他の１つの電極は、メモリセルへの情報のプログラミングを行うために活性層３に電界パルスを印加するために使用することが可能な電極であると認められる。
　
エ−２．引用発明の電極について
　上記２（１）ケ．で検討したように、引用発明において、第１の制御電極３と第２の制御電極６は、その間の混合膜４に電界を印加することにより、混合膜４の電気伝導度を変化させるための電極であり、入出力電極１と入出力電極２は、混合膜４の電気伝導度の変化を読み取るための電極である。
　
エ−３．本願発明の電極と引用発明の電極について
　上記エ−１．とエ−２．の検討によれば、引用発明の「入出力電極１」と「入出力電極２」は、混合膜４の電気伝導度の変化を読み取るための電極であるから、本願発明において、活性層の電気抵抗を測定するために使用することが可能な電極であると理解される、「空間的および電気的に互いに分離された複数のエレメントとして実現」される「２つの電極のうち少なくとも１つの電極」に相当する。また、引用発明の「第２の制御電極６」は、混合膜４に電界を印加することにより、混合膜４の電気伝導度を変化させるための電極であるから、本願発明において、活性層に電界パルスを印加することにより、メモリセルへの情報をプログラミングするために使用することが可能な電極であると理解される、「２つの電極」のうち他の１つの電極に相当する。要すれば、引用発明の「入出力電極１」と「入出力電極２」を合わせた電極、及び「第２の制御電極６」は、本願発明の「２つの電極」に相当し、引用発明の「入出力電極１」及び「入出力電極２」は、本願発明の「複数のエレメント」に相当する。
　また、引用発明の「入出力電極１」、「入出力電極２」及び「第２の制御電極６」が「いずれも金属から作成され」ることは、本願発明の「前記２つの電極は、金属、半導体、導電性ポリマー、光学的に透過性の酸化物、光学的に透過性の硫化物からなる群のうちの少なくとも一つから作成され」ることに相当する。
　
オ．上記イ．で検討したように、引用発明の、「混合膜４」と「絶縁膜５」からなる積層領域が、本願発明の「機能ゾーン」に相当しているから、引用発明において、「入出力電極１」及び「入出力電極２」からなる電極の層と、「第２の制御電極６」からなる電極の層の間に、「混合膜４」と「絶縁膜５」からなる積層領域を配置した構造を有することは、本願発明において、「２つの電極の間に」「機能ゾーンを配置した三層構造を持つ」ことに相当する。
　
カ．引用発明において、「入出力電極１及び入出力電極２」は、「絶縁体でなる基板７の一方の面７ａに所定の間隔を隔てて設けられ」ているものであるところ、「電気伝導度」が変化する「混合膜４」が「入出力電極１及び２を包囲するようにオーム接触している」から、所定の間隔を隔てて設けられている「入出力電極１及び入出力電極２」は、空間的にも電気的に分離されているものであるということができる。したがって、引用発明において、「入出力電極１及び入出力電極２」が「所定の間隔を隔てて設けられ」ていることは、本願発明において、「複数のエレメント」が「空間的および電気的に互いに分離され」ていることに相当する。　
　
（２）以上を総合すると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「２つの電極の間に複数のレベルの抵抗値を示すように構成された機能ゾーンを配置した三層構造を持つ、情報を記憶するように構成されたメモリセルであって、
　前記２つの電極は、金属、半導体、導電性ポリマー、光学的に透過性の酸化物、光学的に透過性の硫化物からなる群のうちの少なくとも一つから作成され、
　前記機能ゾーンは、有機材料、有機金属材料または無機材料の少なくとも１つから作成されるとともに、外部電界または光照射いずれかの影響下で電気的状態または位置を変化させることによって前記機能ゾーンの抵抗値のレベルを変化させる活性要素を含んでおり、
　前記２つの電極のうち少なくとも１つの電極は、空間的および電気的に互いに分離された複数のエレメントとして実現されているメモリセル。」
　
《相違点１》
　本願発明の「機能ゾーン」は、「４つ以上のレベルの抵抗値を示すように構成」されており、「複数ビットの情報を記憶」するのに対して、本願発明の「機能ゾーン」に相当する、引用発明の「混合膜４」と「絶縁膜５」からなる積層領域のうち、該「混合膜４」は、「抵抗変化の最大値と最小値をそれぞれ１と０に対応させることにより、１ビットの情報を記憶する」ものである点。
　
４　相違点１についての判断
（１）相違点１について
　引用発明は、混合層４において、「抵抗変化の最大値と最小値をそれぞれ１と０に対応させることにより、１ビットの情報を記憶する」ものであり、上記２（１）オ．において摘記した引用例１の段落【００３６】に記載された動作原理の説明を参照すると、引用発明は、印加される電圧によって混合膜中の強誘電性物質に電気分極が引き起こされ、この電気分極によってπ−共役系高分子を励起状態とすることにより、電気伝導度を変化させるものであるが、上記２（１）コ．で検討したように、引用発明の電子素子に印加する電界強度の増加及び減少のそれぞれに応じて、電流密度も増加及び減少することも考慮すると、混合膜中に含まれる強誘電性物質の電気分極が最大となるときに、π−共役系高分子の励起状態が最大となることにともなって電気伝導度が最大となり、混合膜中に含まれる強誘電性物質の電気分極が最小となるときに、π−共役系高分子の励起状態が最小となることにともなって、電気伝導度が最小となるものと認められる。
　
　一方、対向する２つの電極の間に抵抗値が変化する材料を配置した抵抗変化型のメモリセルにおいて、より密度の高い記憶容量の記憶素子を実現するために、当該抵抗値が変化する範囲内に４つ以上のレベルの抵抗値を設定し、当該４つ以上のレベルの抵抗値を判別することにより、当該メモリセルに複数ビットの情報を記憶させること、即ち、多値のメモリセルとすることは、上記２の（３）と（４）において、引用例２及び引用例３について摘記したように、メモリ素子の技術分野において周知の事項である。
　また、強誘電性物質に印加される電圧と、強誘電性物質の分極の大きさとの関係を示すグラフがヒステリシス特性を有しており、印加電圧の履歴によって分極状態が変化し、上記電圧の印加を無くしても、強誘電性物質に分極状態が残留することを利用して、メモリセルを構成することができ、当該メモリセルにおいて、飽和分極している状態と、分極していない状態の間で、複数の分極状態を維持することによって、記憶情報の多値化が可能であることは、本願の国際出願日前に日本国内において頒布された、下記周知例１に記載されているように、メモリ素子の技術分野において周知の事項である。
　
　そして、引用発明において、π−共役系高分子に励起状態を与える強誘電性物質も、飽和分極している状態と、分極していない状態の間で、複数の分極状態を維持でき、したがって、抵抗変化の最大値と最小値の間で複数の中間的な抵抗値に維持できることは、上記周知の事項を知る当業者であれば容易に察知し得ることであり、また、メモリ素子の技術分野において、より密度の高い記憶容量の記憶素子を実現することは、当業者が常に念頭においている課題であるから、引用発明において、抵抗変化の最大値と最小値のみを利用した１ビットのみの情報を記憶することに代えて、抵抗変化の最大値と最小値の中間の複数の抵抗値も利用することにより、複数ビットの情報を記憶する多値のメモリとすること、即ち、引用発明において、上記相違点１に係る本願発明の構成を採用することは、当業者が容易になし得たことである。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
・周知例１：特開平８−１２４３７８号公報
　上記周知例１には、図１〜７とともに、次の記載がある。
　
ア．「【０００１】
【産業上の利用分野】本発明は強誘電体メモリに関し、特に、３値以上の情報を記憶することが可能で不揮発性を有する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体材料は、電界と分極の大きさとが非線形であり、印加電界の履歴によって分極の大きさが異なるヒステリシス特性を有する。強誘電体メモリは、このヒステリシス特性を利用して情報を記憶するメモリであり
　
イ．「【０００５】
【発明が解決しようとする課題】しかし、上述のような強誘電体を容量絶縁膜としたコンデンサとトランジスタとを組み合わせたメモリセルを有する強誘電体メモリでは、特に、３値以上の情報を記憶させようとした場合、１つのメモリセル当たりの素子数が多くなるために、結局、メモリ容量を拡大することに適しないという問題があった。
【０００６】一方、強誘電体を電界効果トランジスタのゲート絶縁膜の一部として用いることにより、１個の電界効果トランジスタのみからメモリセルを構成した不揮発性の強誘電体メモリが提案されている（Physics of ferroelectric nonvolatilememory field effect transistor   S.L.Miller and P.J.McWhorter, J.Appl.Phys.72(12),15 December 1992 ）。しかしながら、この文献には、強誘電体メモリトランジスタ（ＦＥＭＦＥＴ）の特性が開示されているに過ぎず、３値以上の情報を記憶するためにＦＥＭＦＥＴを用いることについては何ら開示されていない。
【０００７】そこで、
本発明は、強誘電体をゲート絶縁膜として用いた電界効果トランジスタのみからメモリセルが構成されているとともに、３値以上の情報を記憶することができる強誘電体メモリを提供することを目的とする
　
ウ．「【００１３】
【作用】メモリセルのゲート電極に大きさの異なる少なくとも３種類の電圧を印加する手段を具備しているために強誘電体膜の分極状態を少なくとも３種類に変化させることができる。従って、少なくとも３値の情報を記憶することができる。
【００１４】また、強誘電体膜を飽和分極状態にする電圧を印加したり、電圧除去後に強誘電体膜を非分極状態にする電圧を印加することによって、強誘電体膜の分極状態の差異が明確になり、その検出が容易になる。
【００１５】また、
印加する電圧を種々に選定することによって、強誘電体膜の分極状態を４種類以上に変化させることもでき、その場合には、より多くの情報を記憶することができる。
　
エ．「【００１６】
【実施例】以下、本発明を実施例につき図面を参照して説明する。
【００１７】図１は、本発明の一実施例による強誘電体メモリのメモリセルアレイを構成するメモリセルのうち、縦横夫々の方向に２個づつ、計４つのメモリセルＭＣ1 〜ＭＣ4 が接続されている様子を示す部分平面図である。図１において、ワード線ＷＬ1 、ＷＬ2 と直交する方向には、ビット線ＢＬ1 、ＢＬ2 が夫々形成されている。また、ワード線ＷＬ1 とＷＬ2 との間には、これらと平行にソース線ＳＬが形成されている。さらに、ビット線ＢＬ1 、ＢＬ2 の下方には、これらと平行にウェル線ＢＵＬ1 、ＢＵＬ2 が夫々形成されている。
【００１８】ビットコンタクトＢＣ1 、ＢＣ2 においては、ビット線ＢＬ1 とメモリセルＭＣ1 のドレイン２１及びメモリセルＭＣ3 のドレイン２３とが夫々接続されている。ビットコンタクトＢＣ3 、ＢＣ4 においては、ビット線ＢＬ2 とメモリセルＭＣ2 のドレイン２２及びメモリセルＭＣ4 のドレイン２４とが夫々接続されている。ソースコンタクトＳＣ1 においては、ソース線ＳＬとメモリセルＭＣ1 、ＭＣ3 に共通のソース２５とが接続されている。ソースコンタクトＳＣ2 においては、ソース線ＳＬとメモリセルＭＣ2 、ＭＣ4 に共通のソース２６とが接続されている。
【００１９】図２は、図１のII−II線での断面図である。図２において、シリコン基板３１には、ウェル領域であるウェル線ＢＵＬ1 、ＢＵＬ2 が夫々形成されている。また、シリコン基板３１上には、図示省略した絶縁膜を介してゲート電極であるワード線ＷＬ1 が形成されており、ワード線ＷＬ1 上にはビット線ＢＬ1 、ＢＬ2が夫々形成されている。
ワード線ＷＬ
1 
とウェル線ＢＵＬ
1
 、ＢＵＬ
2 
との間には、ゲート絶縁膜として強誘電体膜であるＰＺＴ膜３２が形成されている
【００２０】図３は、図１のIII −III 線での断面図である。図３において、シリコン基板３１には、ウェル線ＢＵＬ1 、ＢＵＬ2 及びこれらに囲まれたソース２５、２６が夫々形成されている。また、シリコン基板３１上には、図示省略した絶縁膜を介してビット線ＢＬ1 、ＢＬ2 及びソース線ＳＬが夫々形成されている。ソース線ＳＬは、ソースコンタクトＳＣ1 、ＳＣ2 を介して夫々ソース２５、２６と接続されている。
【００２１】図４は、図１のIV−IV線での断面図である。図４において、シリコン基板３１のウェル線ＢＵＬ1 内には、ドレイン２１、２３及びソース２５が夫々形成されている。ドレイン２１とソース２５及びドレイン２３とソース２５の間のシリコン基板３１上には、ＰＺＴ膜３２を介してワード線ＷＬ1 、ＷＬ2 が夫々形成されている。また、ワード線ＷＬ1 上に形成されたビット線ＢＬ1 、ＢＬ2 は、ビットコンタクトＢＣ1 、ＢＣ2 を介して夫々ドレイン２１、２３と接続されている。
【００２２】図５は、図１に示すメモリセルアレイの等価回路図である。図５において、ワード線ＷＬ1 はメモリセルＭＣ1 、ＭＣ2 のゲート電極に夫々接続されており、ワード線ＷＬ2 はメモリセルＭＣ3 、ＭＣ4 のゲート電極に夫々接続されている。また、ビット線ＢＬ1 はメモリセルＭＣ1 、ＭＣ3 のドレインに夫々接続されており、ビット線ＷＬ2 はメモリセルＭＣ2 、ＭＣ4 のドレインに夫々接続されている。また、ウェル線ＢＵＬ1 はメモリセルＭＣ1 、ＭＣ3 の基板端子に夫々接続されており、ウェル線ＢＵＬ2 はメモリセルＭＣ2 、ＭＣ4 の基板端子に夫々接続されている。さらに、ソース線ＳＬはメモリセルＭＣ1 〜ＭＣ4 のソースに夫々接続されている。
【００２３】図６は、本実施例の各メモリセルにおいて、そのゲート電極に印加される電圧ＶGB（＝ゲート電極の電位−ウェルの電位）と強誘電体の分極の大きさとの関係（ヒステリシス特性）を示すグラフである。
【００２４】まず、分極していない状態“Ｃ”又は負に大きく分極した状態“Ｂ”にある強誘電体を有するメモリセルにＶGB＝Ｖ1 の正の高電圧を印加すると、強誘電体は分極が正に飽和した状態“Ｄ”となる。そして、このときにＶGB＝０とすると、強誘電体は正に大きく分極した状態“Ａ”となる。
【００２５】次に、分極していない状態“Ｃ”又は正に大きく分極した状態“Ａ”にある強誘電体を有するメモリセルにＶGB＝−Ｖ1 の負の高電圧を印加すると、強誘電体は分極が負に飽和した状態“Ｅ”となる。そして、このときにＶGB＝０とすると、強誘電体は負に大きく分極した状態“Ｂ”となる。
【００２６】次に、負に大きく分極した状態“Ｂ”にある強誘電体を有するメモリセルに、適宜選択したＶGB＝Ｖ2 （０＜Ｖ2 ＜Ｖ1 ）の正の高電圧を印加すると、強誘電体は状態“Ｄ”よりも弱く正に分極した状態“Ｆ”となる。そして、このときにＶGB＝０とすると、強誘電体は分極していない状態（非分極状態）“Ｃ”（又はその近傍の状態）となる。
【００２７】次に、正に大きく分極した状態“Ａ”にある強誘電体を有するメモリセルにＶGB＝−Ｖ2 の負の高電圧を印加すると、強誘電体は状態“Ｅ”よりも弱く負に分極した状態“Ｇ”となる。そして、このときにＶGB＝０とすると、強誘電体は分極していない状態“Ｃ”（又はその近傍の状態）となる。
【００２８】図７は、図６に対応して強誘電体が状態“Ａ”、“Ｃ”及び“Ｂ”のときの、メモリセルのドレイン電流Ｉとゲート電圧ＶGBとの関係を夫々示すグラフである。図７において、左側の曲線が状態“Ａ”、中央の曲線が状態“Ｃ”、右側の曲線が状態“Ｂ”に夫々対応する。
【００２９】状態“Ａ”においては、強誘電体が正に大きく分極しているために、メモリセルのしきい値電圧ＶtAは、分極していない状態“Ｃ”でのしきい値電圧ＶtCよりも小さくなっている。また、状態“Ｂ”においては、強誘電体が負に大きく分極しているために、メモリセルのしきい値電圧ＶtBは、分極していない状態“Ｃ”でのしきい値電圧ＶtCよりも大きくなっている。
【００３０】このように、
強誘電体を３つの分極状態“Ａ”、“Ｃ”及び“Ｂ”に変化させることによって、メモリセルのしきい値電圧を異なる３種類に制御することができるので、このしきい値電圧の値に応じてメモリセルに３値の情報を記憶させることができる
【００３１】
尚、例えば、１個のメモリセルに４値を記憶させる場合には、状態“Ｂ”にある強誘電体を有するメモリセルに適宜選択したＶ
GB
＝Ｖ
3
 （Ｖ
2
 ＜Ｖ
3
 ＜Ｖ
1
 ）の正の高電圧を印加した後にＶ
GB
＝０とすることによって、強誘電体を状態“Ａ”の略半分程度の分極を有する状態にする。また、状態“Ａ”にある強誘電体を有するメモリセルにＶ
GB
＝−Ｖ
3 
の負の高電圧を印加した後にＶ
GB
＝０とすることによって、強誘電体を状態“Ｂ”の略半分程度の分極を有する状態にする。これによって、各メモリセルは状態“Ａ”、“Ｂ”以外に更に２つの状態を取ることができて４値の記憶が可能になる
【００３２】
このように、各メモリセルのゲート電圧Ｖ
GB
を電圧Ｖ
2
 と電圧Ｖ
1
 の間で適宜調節することによって、各メモリセルのしきい値電圧を状態“Ａ”と状態“Ｃ”との間及び状態“Ｂ”と状態“Ｃ”との間で任意に変化させることができる。従って、それらに対応して、各メモリセルに４値以上の情報を記憶させることが可能となる
　
（２）判断についてのまとめ
　上記（１）で検討したとおり、引用発明において、引用例２、引用例３、及び周知例１に記載された周知の技術事項を勘案することによって、上記相違点１に係る構成とすることは、当業者が容易になし得たことである。
　
第３　結言
　以上のとおり、本願発明は、引用例２、引用例３、及び周知例１に記載された周知の技術事項を勘案することによって、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。