【手続補正書】
【提出日】平成27年9月28日(2015.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面における第１のパネルコンタクト及び前記第２の表面における第２のパネルコンタクトとを有する回路パネルと、
それぞれが前記それぞれのパネルコンタクトに取り付けられる端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、各超小型電子パッケージは、
面と、該面上の複数の素子コンタクトとを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに面する前記第１の表面上にあり、該素子コンタクトに接合される１組の基板コンタクトを有する、基板と、
前記基板の前記第２の表面において露出し、それぞれの超小型電子パッケージを、該それぞれの超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、それぞれの超小型電子パッケージの端子であって、該端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所において配置された第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、前記それぞれの超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、それぞれの超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、前記それぞれの超小型電子パッケージの端子は、平行な第３のグリッド及び第４のグリッド内の場所において配置されかつ第２の情報を運ぶように構成された第２の端子を含み、該第２の情報は、前記それぞれの超小型電子パッケージの前記第１の端子によって運ばれる前記情報以外の情報であり、該第２の情報は、データ信号を含み、前記それぞれの超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離する、端子と、
を備え、
前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割り当ては、アドレス情報を運ぶように構成された前記第１のグリッドの前記第１の端子の信号割り当てのような、前記第２のグリッド内の前記第１の端子の信号割り当てと、前記軸に関して対称であり、当該第１の端子のそれぞれは、当該第１の端子に関し、前記軸に関して対称な位置における前記第２のグリッドの前記第１の端子のうちの対応する端子と同じアドレス情報を運ぶように構成される、超小型電子アセンブリ。
【請求項２】
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記第１の超小型電子パッケージの前記第２のグリッド内の前記第１の端子は、前記回路パネルを通して、前記第２の超小型電子パッケージの前記第１のグリッド内の前記第１の端子に接続され、前記第１の超小型電子パッケージの前記第２のグリッドの前記第１の端子は、前記回路パネルの前記第１の表面及び前記第２表面に平行な直交するｘ方向及びｙ方向において、該第２のグリッドの該第１の端子が接続される前記第２の超小型電子パッケージの前記第１のグリッド内の対応する前記第１の端子の１ボールピッチ内に位置合わせされる、請求項１に記載の超小型電子アセンブリ。
【請求項４】
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと、前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つの電気的接続のスタブの長さは、前記超小型電子パッケージのそれぞれの前記第１の端子の最小ピッチの７倍未満である、請求項３に記載の超小型電子アセンブリ。
【請求項５】
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトの各対を接続する導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項４に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項３に記載の超小型電子アセンブリ。
【請求項７】
前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される前記アドレス情報の全てを運ぶように構成される複数の導体を有するバスを含み、前記導体は、前記第１の表面及び前記第２の表面に平行な第１の方向に延在する、請求項１に記載の超小型電子アセンブリ。
【請求項８】
各超小型電子パッケージの前記超小型電子素子は第１の超小型電子素子であり、各基板の前記基板コンタクトの組は基板コンタクトの第１の組であり、
各超小型電子パッケージは、面と、該面上の複数の素子コンタクトとを有する第２の超小型電子素子を更に備え、該第２の超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化し、
各基板は、前記第２の超小型電子素子の前記素子コンタクトに面する前記第１の表面上にありかつ該素子コンタクトに接合される基板コンタクトの第２の組を有し、前記それぞれの超小型電子パッケージの前記端子は、前記基板コンタクトの第２の組に電気的に接続され、
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項９】
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステム。
【請求項１０】
筐体を更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記筐体に組み付けられる、請求項９に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正の内容】
【０１７８】
本発明は、超小型電子アセンブリ及び超小型電子アセンブリを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面及び前記第２の表面においてそれぞれ露出する第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルと、
それぞれが前記それぞれのパネルコンタクトに取り付けられる端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、各超小型電子パッケージは、
面と、該面において露出する複数の素子コンタクトとを有する超小型電子素子であって、メモリ記憶アレイ機能を有する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに面する前記第１の表面において露出し、該超小型電子素子の該素子コンタクトに接合される１組の基板コンタクトを有する、基板と、
前記超小型電子パッケージを、該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、前記第２の表面において露出する複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、複数の第１の端子を含み、該第１の端子は、理論的軸の第１の側に配置される第１の端子の第１の組と、前記第１の側と反対側の前記軸の第２の側に配置される第１の端子の第２の組とを含み、前記第１の組及び前記第２の組のそれぞれは、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割り当ては、前記第２の組内の前記第１の端子の信号割り当ての鏡像である、超小型電子アセンブリ。
（請求項２）
各超小型電子パッケージの前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子アセンブリ。
（請求項３）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項４）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項５）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項４に記載の超小型電子アセンブリ。
（請求項６）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子アセンブリ。
（請求項７）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項８）
各超小型電子パッケージの前記第１の組及び前記第２の組の前記第１の端子は、各超小型電子パッケージのそれぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のパッケージの前記第２のグリッド内の前記第１の端子は、前記回路パネルを通して、前記第２のパッケージの前記第１のグリッド内の前記第１の端子に接続され、前記第１のパッケージの前記第２のグリッドの前記第１の端子は、前記第１の回路パネル表面及び前記第２の回路パネル表面に平行な直交するｘ方向及びｙ方向において、該第２のグリッドの該第１の端子が接続される前記第２のパッケージ上の前記第１のグリッドの対応する前記第１の端子の１つのボールピッチ内に位置合わせされる、請求項１に記載の超小型電子アセンブリ。
（請求項９）
前記グリッドは、該グリッドの前記端子が互いに一致するように、直交する前記ｘ方向及び前記ｙ方向において互いに位置合わせされる、請求項８に記載の超小型電子アセンブリ。
（請求項１０）
各グリッドの各場所は前記端子のうちの１つによって占有される、請求項８に記載の超小型電子アセンブリ。
（請求項１１）
各グリッドのうちの少なくとも１つのグリッドの少なくとも１つの場所は端子によって占有されない、請求項８に記載の超小型電子アセンブリ。
（請求項１２）
前記第１のパッケージ及び前記第２のパッケージの前記グリッドの前記場所の少なくとも半分は、前記回路パネルの前記第１の表面に平行な直交するｘ方向及びｙ方向において互いに位置合わせされる、請求項８に記載の超小型電子アセンブリ。
（請求項１３）
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと、前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気接続のうちの少なくとも１つのスタブの長さは、前記超小型電子パッケージのそれぞれの前記第１の端子の最小ピッチの７倍未満である、請求項８に記載の超小型電子アセンブリ。
（請求項１４）
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項８に記載の超小型電子アセンブリ。
（請求項１５）
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトの各対を接続する前記導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項１３に記載の超小型電子アセンブリ。
（請求項１６）
前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される全ての前記アドレス情報を運ぶように構成される複数の導体を有するバスを含み、前記導体は、前記第１の表面及び前記第２の表面に平行な第１の方向に延在する、請求項１に記載の超小型電子アセンブリ。
（請求項１７）
各超小型電子パッケージの第１の端子の前記第１のグリッド及び前記第２のグリッドのそれぞれは、単一の列を有し、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続サイト間で前記アドレス情報をルーティングする１つ以下のルーティング層を含む、請求項８に記載の超小型電子アセンブリ。
（請求項１８）
各超小型電子パッケージの第１の端子の前記第１のグリッド及び前記第２のグリッドのそれぞれは、２つの平行な列を有し、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続サイト間で前記アドレス情報をルーティングする２つ以下のルーティング層を含む、請求項８に記載の超小型電子アセンブリ。
（請求項１９）
前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続サイト間で、前記アドレス情報をルーティングする１つ以下のルーティング層がある、請求項１８に記載の超小型電子アセンブリ。
（請求項２０）
各超小型電子パッケージは、前記それぞれの端子のうちの少なくともいくつかに電気的に接続される半導体素子と、前記それぞれの超小型電子パッケージ内の前記超小型電子素子とを備え、各半導体素子は、前記超小型電子素子へ転送するように、前記それぞれの超小型電子パッケージの前記端子のうちの１つ又は複数において受信されるアドレス情報又はコマンド情報のうちの少なくとも一方を再生すること、又は少なくとも部分的に復号化することのうちの少なくとも１つを行うように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項２１）
各超小型電子パッケージの前記超小型電子素子は第１の超小型電子素子であり、各基板の前記基板コンタクトの組は基板コンタクトの第１の組であり、
各超小型電子パッケージは、面と、該面において露出する複数の素子コンタクトとを有する第２の超小型電子素子を更に備え、前記第２の超小型電子素子はメモリ記憶アレイを有し、
各基板は、前記それぞれの第２の超小型電子素子の前記素子コンタクトに面する前記第１の表面において露出され、該それぞれの第２の超小型電子素子の該素子コンタクトに接合される基板コンタクトの第２の組を有し、前記それぞれの超小型電子パッケージの前記端子は、前記基板コンタクトの第２の組に電気的に接続され、
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項２２）
前記回路パネルは、１２パーツパーミリオン／摂氏温度（「ｐｐｍ／°Ｃ」）未満の熱膨張係数（「ＣＴＥ」）を有する要素を含み、前記第１の表面及び前記第２の表面において露出する前記パネルコンタクトは、前記要素を通って延在するビアによって接続される、請求項１に記載の超小型電子アセンブリ。
（請求項２３）
前記要素は本質的に、半導体、ガラス、セラミック、又は液晶ポリマー材料からなる、請求項１に記載の超小型電子アセンブリ。
（請求項２４）
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステム。
（請求項２５）
筐体を更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記筐体に組み付けられる、請求項２４に記載のシステム。
（請求項２６）
請求項２４に記載のシステムであって、前記超小型電子アセンブリは第１の超小型電子アセンブリであり、該システムは、第２の超小型電子アセンブリを更に備える、請求項２４に記載のシステム。
（請求項２７）
モジュールであって、請求項１に記載の超小型電子アセンブリを複数含み、各超小型電子アセンブリは、各超小型電子アセンブリに信号を搬送するとともに、各超小型電子アセンブリから信号を搬送するように、第２の回路パネルに取り付けられ、電気的に接続される、モジュール。
（請求項２８）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面及び前記第２の表面のそれぞれにおける第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルと、
それぞれが前記それぞれのパネルコンタクトに取り付けられる端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、各超小型電子パッケージは、
面と、該面上の複数の素子コンタクトとを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに面する前記第１の表面上に、該超小型電子素子の該素子コンタクトに接合される１組の基板コンタクトを有する、基板と、
前記超小型電子パッケージを、該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、前記第２の表面上の複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置される第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型要素パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
を備え
前記第１のグリッド内の前記第１の端子の信号割り当ては、前記第２のグリッド内の前記第１の端子の信号割り当ての鏡像である、超小型電子アセンブリ。
（請求項２９）
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型要素パッケージ内の回路によって使用可能な前記アドレス情報の少なくとも３／４を運ぶように構成される、請求項２８に記載の超小型電子アセンブリ。
（請求項３０）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面及び前記第２の表面においてそれぞれの露出する第１のパネルコンタクト及び第２のパネルコンタクトとを有する回路パネルと、
それぞれが前記それぞれのパネルコンタクトに取り付けられる端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、各超小型電子パッケージは、
面と、該面において露出する複数の素子コンタクトとを有する超小型電子素子であって、メモリ記憶アレイ機能を有する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに面する前記第１の表面において露出し、該超小型電子素子の該素子コンタクトに接合される１組の基板コンタクトを有する、基板と、
前記超小型電子パッケージを、該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、前記第２の表面において露出する複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、複数の第１の端子を含み、該第１の端子は、理論的軸の第１の側に配置される第１の端子の第１の組と、前記第１の側と反対側の前記軸の第２の側に配置される第１の端子の第２の組とを含み、前記第１の端子の第１の組は第１の個々の列に配置され、前記第１の端子の第２の組は第２の個々の列に配置され、前記第１の列及び前記第２の列のそれぞれの前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
前記第１の列内の前記第１の端子の信号割り当ては、前記第２の列内の前記第１の端子の信号割り当てに関して、前記第１の列と前記第２の列との間に延在する理論的軸について対称である、超小型電子アセンブリ。
（請求項３１）
各超小型電子パッケージの前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項３０に記載の超小型電子アセンブリ。