【事件の表示】
　平成　１年特許願第　３４７９３号「誤り訂正処理装置及び誤り訂正処理方法」拒絶査定に対する審判事件［平成　２年１１月　５日出願公開、特開平　２−２７０１６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
  本願は，平成元年２月１４日の出願であって，その請求項１に係る発明は，補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された次のとおりのものである。
「データ列を同一データ長からなる複数のインターリーブに分割し，該複数のインターリーブ毎の誤り訂正を行うための誤り訂正符号を備えたデータの誤り訂正処理装置であって，データ列の一語づつを順次受け取り，前記複数のインターリーブ毎のパリティ又は誤りシンドロームを時分割により並列に演算する誤り訂正符号のパリティ・シンドローム演算器と，前記複数のインターリーブ毎にパリティ又は誤りシンドロームの演算途中結果を一時的に格納し，該格納した演算結果を用い前記パリティ・シンドローム演算器が求めた次の演算結果で書き換えられるパリティ・シンドロームメモリと，を備えたことを特徴とする誤り訂正処理装置。」（以下，「請求項１に係る発明」という。）
２．引用例
　これに対して，原査定の拒絶理由に引用された特開昭６２−１２２４２４号公報（以下，「引用例」という。）には，次の技術事項が記載されている。
（１）「１フレームが長さＮビットでＮチャネルを時分割多重した入力信号に対して，チャネル単位にＭフレーム分のデータに対してパリティ生成を行う回路において，Ｎビットのシフトレジスタと，前記シフトレジスタの出力と入力信号を入力とする排他的論理和ゲートと，前記シフトレジスタの入力を固定論理値と前記排他的論理和ゲートの出力の内から選択するスイッチと，出力信号を入力信号と前記シフトレジスタの出力の内から選択するスイッチとを備えた事を特徴とするパリティ生成回路。」（第１頁左下欄第５行から第１５行：特許請求の範囲）
（２）「第１図に於て，（１）は入力端子，（８）は第１の入力が入力端子（１）に接続された排他的論理和ゲート，（９）は第１の入力が排他的論理和ゲート（８）の出力に接続され，第２の入力が論理値Ａ（Ａ＝０）に固定された二者択一のスイッチ，（３）は入力がスイッチ（９）の出力に接続され，出力が排他的論理和ゲート（８）の第２の入力に接続されたＮビットシフトレジスタ，（１０）は第１の入力が入力端子（１）に接続され，第２の入力がシフトレジスタ（３）の出力に接続された二者択一のスイッチ，（７）はスイッチ（１０）の出力に接続された出力端子である。」（第２頁左下欄第１２行から右下欄第２行，第１図）
（３）「第１フレームの期間，排他的論理和ゲート（８）の第２の入力が論理Ａであるため，シフトレジスタ（３）には論理値Ｐｉ，ｊ＝ｄｉ，ｊ＋Ａ（ｍｏｄ２），ｉ＝１，２，…Ｎが入力される。次に，第ｍフレーム（ｍ＝２，３，…，Ｍ−１）の期間，排他的論理和ゲート（８）の第１の入力にデータｄｉ，ｍが入力された時点に於て，シフトレジスタ（３）の出力にはＮビット前のデータＰｉ，ｍ−１が現れ，シフトレジスタ（３）の入力には論理値Ｐｉ，ｍ＝ｄｉ，ｍ＋Ｐｉ，ｍ−１（ｍｏｄ２），ｉ＝１，２，…，Ｎが入力される。第Ｍフレームの期間，シフトレジスタ（３）の入力はＰｉ，Ｍ＝ｄｉ，Ｍ＋Ｐｉ，Ｍ−１（ｍｏｄ２），ｉ＝１，２，…，ＮすなわちＰｉ，Ｍ＝ｄｉ，Ｍ＋ｄｉ，Ｍ−１＋…＋ｄｉ，ｊ＋Ａ（ｍｏｄ２）ｉ＝１，２，…，Ｎとなり，パリティビットＰｉ＝Ｐｉ，Ｍがシフト入力される。第（Ｍ＋１）フレームの期間，シフトレジスタ（３）に入っていたパリティビット（Ｐ１，Ｐ２，…，ＰＮ）がスイッチ（１０）を経由して順次出力端子（７）に出力される。」（第２頁右下欄第１１行から第３頁左上欄第１０行）
　上記の引用例の第１図に記載されたＮビットシフトレジスタ３の動作から見ると，入力されるデータ列のＮビット前のビットと，現在の入力ビットとの排他的論理和を取り，シフトレジスタに入力することが記載されていると認められる。
  例えば，今，このシフトレジスタを３ビットと仮定し，３ビットのそれぞれが初期値である場合を想定して，シフトレジスタと排他的論理和ゲートの動作を追ってみると，最初の時間ｔ１で，１ビット目のデータｄ１が排他的論理和ゲートに入力され，初期値と排他的論理和計算され，一番後ろのシフトレジスタに格納され，次の時間ｔ２で，１ビットシフトを行い，一番後ろに格納されていたデータｄ１のデータが真ん中のシフトレジスタに移り，２ビット目のデータｄ２が排他的論理和ゲートに入力され，初期値と排他的論理和が計算されて，データｄ２が，一番後ろのシフトレジスタに格納され，時間ｔ３で，１ビットシフトされ，データｄ１が先頭に，データｄ２が真ん中になり，データｄ３が初期値と排他的論理和が計算され，一番後ろのシフトレジタに格納される。時間ｔ４では，１ビットシフトを行い，データｄ２が先頭，データｄ３が真ん中，一番後ろには，データｄ１とデータｄ４の排他的論理和を計算し，格納される。この格納されたデータは，データｄ１とデータｄ４から求めたパリティチェックビットである。時間ｔ５では，１ビットシフトし，データｄ３が，シフトレジスタの先頭，データｄ１とデータｄ４の排他的論理和（パリティチェックビット）が，真ん中，一番後ろには，データｄ２とデータｄ５の排他的論理和（パリティチェックビット）が格納され，以下同様に，一番後ろのシフトレジスタに，パリティチェックビットが，データｄ３とデータｄ６の排他的論理和，データｄ１，データｄ４，データｄ７の排他的論理和，データｄ２，データｄ５，データｄ８の排他的論理和，データｄ３，データｄ６，データｄ９と生成され，格納され，シフトレジスタの中をシフトして行く。これは，すなわち，データｄ（３ｎ−２），データｄ（３ｎ−１），データｄ（３ｎ）の３つのグループに分け，それぞれパリティチェックビットを求めることに他ならない。そして，このパリティチェックビットの計算をｄ１２まで継続すると，４ビットの長さの３つのグループのパリティの計算が行われたこととなる。
　このように，引用例の第１図には，Ｎビットのシフトレジスタと排他的論理和ゲートが使用されていて，順次入力されるデータ列のＮ×Ｍビットの演算を行うと，データ長がＭであるＮ個のグループに分割し，Ｎ個のグループについて，パリティチェックビットを求めるパリティ生成回路が記載されていると認められる。
　また，引用例には，パリティを生成する過程において，例えば，データｄ（３ｎ−２）の場合，データｄ７が入力されたとき，シフトレジスタからデータｄ１とデータｄ４のパリティ途中結果を読み出し，データｄ７と排他的論理和を求めて，シフトレジスタに格納しており，データパリティの演算途中結果（データｄ１とデータｄ４のパリティビット）を一時的にシフトレジスタに格納し，格納した演算結果を用い，次の演算結果（データｄ１とデータｄ４とデータｄ７のパリティビット）でシフトレジスタを書き換えることが記載されていると認められる。
　以上を勘案すると，引用例には，データ列を順次受け取り，データ列を，データ長がＭであるN個のグループに分割し，Ｎ個のグループ毎にパリティチェックビットを求めるパリティ生成回路において，複数のグループ毎のパリティチェックビットを計算するための，Ｎビットのシフトレジスタ及び排他的論理和ゲートとを備え，Ｎ個のグループ毎にパリティの演算途中結果を一時的に格納し，格納した演算結果を用い，Ｎビットのシフトレジスタ及び排他的論理和ゲートが求めた次の演算結果で前記のＮビットのシフトレジスタが書き換えられるパリティ生成回路の発明（以下，「引用例記載の発明」という。）が記載されていると認められる。
３．対比
　そこで，請求項１に係る発明と引用例記載の発明とを比較する。
　引用例記載の発明のデータ列をデータ長Ｍに分割した「Ｎ個のグループ」は，入力されるデータ列のＮビット前のビットと，現在の入力ビットとの排他的論理和を取り，Ｎビットのシフトレジスタに入力して，Ｎ個のグループ毎にパリティの計算がなされているものであるから，請求項１に係る発明のデータ列を同一のデータ長に分割した「複数のインターリーブ」に相当していると認められる。
　また，引用例記載の発明の「Ｎ個のグループ毎にパリティチェックビットを計算する」点は，Ｎビットのシフトレジスタにより時間的にグループをシフトしながら順次計算が行われており，請求項１に係る発明の「複数のインターリーブ毎のパリティを時分割により並列に演算する」点に相当していると認められる。
　更に， 引用例記載の発明の「Ｎビットのシフトレジスタ及び排他的論理和ゲート」は，パリティを計算するものであって，パリティ演算器であると認められ，一方，請求項１に係る発明の「パリティ又は誤りシンドロームを演算する誤り訂正符号のパリティ・シンドローム演算器」は，パリティの演算又はシンドロームの演算を行うという選択的な記載であること，及び，発明の詳細な説明の第７図に発明の一実施例として記載されたＥＣＣジェネレータがパリティを演算するものであることを考慮すると，パリティ演算器をも意味するものであると認められるから， 引用例記載の発明の「Ｎビットのシフトレジスタ及び排他的論理和ゲート」は，請求項１に係る発明の「パリティ又は誤りシンドロームを演算する誤り訂正符号のパリティ・シンドローム演算器」に相当していると認められる。
　同様に，引用例記載の「前記のＮビットのシフトレジスタ」はメモリの一種であり，パリティの演算途中結果や格納された演算結果が書き換えられるメモリの役割をも果たしていると認められるから，請求項１に係る発明の「パリティ・シンドロームメモリ」に相当していると認められる。
　以上の比較により，引用例記載の発明と請求項１に係る発明とは，
　データ列を同一データ長からなる複数のインターリーブに分割し，該複数のインターリーブ毎の誤り検出を行うための装置であって，データ列を順次受け取り，前記複数のインターリーブ毎のパリティを時分割により並列に演算する誤り訂正符号のパリティ・シンドローム演算器と，前記複数のインターリーブ毎にパリティの演算途中結果を一時的に格納し，該格納した演算結果を用い前記パリティ・シンドローム演算器が求めた次の演算結果で書き換えられるパリティ・シンドロームメモリと，を備えた装置である点で一致しており，次の点で相違していると認められる。
　相違点
（１）請求項１に係る発明は，誤り訂正を行うための誤り訂正符号を備えたデータの誤り訂正処理装置であるのに対して，引用例記載の発明は，パリティ生成回路である点。
（２）請求項１に係る発明では，データ列を一語づつ受け取っているのに対して，引用例記載の発明では，データ列を１ビットづつ受け取っている点。
４．当審の判断
　そこで，上記各相違点について検討すると，
（１）引用例記載の発明の，誤り検出を行うパリティ符号を演算するパリティ生成回路は，データの誤り検出処理装置であると認められ，請求項１に係る発明のデータの誤り訂正処理装置と同様に，上位概念では，データの誤り処理装置に該当するものと認められるが，データの誤り処理を行う技術分野において，誤り訂正，誤り検出は共に周知技術（例えば，電子情報通信ハンドブック第１分冊，電子情報通信学会編，オーム社の第３４９頁，特開昭６３−１４３８１号公報，特開昭６３−６９３２８号公報参照）であり，チェックビットの大きさとチェックビット生成多項式により，誤り検出のみか，誤り訂正と誤り検出の双方ができるか，何ビット誤りまで訂正でき，何ビット誤りまで検出できるかは，符号理論により求まるものであり，チェックビットを大きくして，より複雑なチェックビット生成多項式を用いて計算すれば，誤り訂正も行えるようになることはこの分野の技術常識（特開昭６４−３８７８号公報第４頁右上欄参照）であるから，引用例記載の発明において，誤り検出に加えて，誤り訂正を行うようにして，誤り訂正符号を備えたデータの誤り訂正処理装置とすることは，当業者が容易に想到し得ることと認められる。
（２）引用例記載の発明では，Ｎビットのシフトレジスタに入力されるデータは，１ビットであるが，パリティあるいはシンドローム生成回路において，データアクセスを１ワード（一語）単位で行うことは周知技術（例えば，特開昭６０−１１６０５２号公報第２頁左下欄第１１行から第１５行，特開昭６２−２５３２２８号公報第２頁右上欄第５行から第７行参照）であると認められ，また，シフトレジスタの入力として，いかなるデータ量に変更するかは，当業者の入力データに応じて適宜選択すべき事項であるから，引用例記載の発明において，１ビットを１ワード（一語）に拡張して，シフトレジスタや排他的論理和回路の１単位を一語とすることに，格別の技術的困難性は認められない。
  ５．むすび
　以上のとおりであるから，請求項１に係る発明は，引用例記載の発明及び周知技術に基づいて，当業者が容易に発明をすることができたものと認められ，特許法第２９条第２項の規定により特許を受けることができない。
　よって，結論のとおり審決する。