【事件の表示】
　特許第３１１２０４７号「半導体集積回路」の請求項１ないし１７、２６ないし３７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３１１２０４７号の請求項１ないし１７、２６ないし３７に係る特許を取り消す。
【理　由】
１.手続の経緯
　本件特許第３１１２０４７号の請求項１乃至１７、２６乃至３７に係る発明は、特願平３−２９２６８８号（平成３年１１月８日出願）を先の出願として国内優先出願され（平成４年１１月４日出願）、平成１２年９月２２日に設定登録され、その後、日本電信電話株式会社より特許異議の申立がなされ、それにより取消理由通知がなされ、指定期間内である平成１３年１１月９日付けで特許異議意見書が提出されたものである。
　
２.本件発明
　本件特許第３１１２０４７号の請求項１乃至１７、２６乃至３７に係る発明はその特許明細書の記載からみて、その特許請求の範囲の請求項１乃至１７、２６乃至３７に記載されたとおりの次のものと認める。
「【請求項１】
　第１電位点と上記第１電位点よりも低電位である第２電位点との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタを含む電子回路と、
　上記第１電位点よりも高電位である第３電位点と上記第１電位点との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、　上記第２ＭＯＳトランジスタをｐチャネルＭＯＳトランジスタとすることを特徴とする半導体集積回路。
　【請求項２】
　上記サブスレッショルド電流は、上記第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項１記載の半導体集積回路。
　【請求項３】
　上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は、上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項１または２記載の半導体集積回路。
　【請求項４】
　第１電位点と上記第１電位点よりも低電位である第２電位点との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタを含む電子回路と、
　上記第２電位点よりも低電位である第３電位点と上記第２電位点との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
　上記第２ＭＯＳトランジスタをｎチャネルＭＯＳトランジスタとすることを特徴とする半導体集積回路。
　【請求項５】
　上記サブスレッショルド電流は、上記第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項４記載の半導体集積回路。
　【請求項６】
　上記第２ＭＯＳトランジスタのしきい値電圧の絶対値は、上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項４または５記載の半導体集積回路。
　【請求項７】
　上記電子回路はＣＭＯＳ回路であることを請求項１乃至６のいずれかに記載の半導体集積回路。
　【請求項８】
　複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、上記電子回路は上記複数のワード線を選択するワードドライバ回路を構成することを特徴とする請求項１乃至請求項７の何れかに記載の半導体集積回路。
　【請求項９】
　第１電位点と第２電位点との間にソース・ドレイン経路を有し、ソースが上記第１電位点に接続されたｐチャネル型の第１ＭＯＳトランジスタと、
　上記第１電位点と上記第２電位点との間にソース・ドレイン経路を有し、上記第１ＭＯＳトランジスタと直列接続されたｎチャネル型の第２ＭＯＳトランジスタと、
　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し、ソースが上記第３電位点に接続された第３ＭＯＳトランジスタとを有し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
　上記第１ＭＯＳトランジスタの導電型と上記第３ＭＯＳトランジスタの導電型とを等しくすることを特徴とする半導体集積回路。
　【請求項１０】
　上記サブスレッショルド電流は、上記第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項９記載の半導体集積回路。
　【請求項１１】
　上記第３ＭＯＳトランジスタのしきい値電圧の絶対値は、上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項９または１０記載の半導体集積回路。
　【請求項１２】
　第１電位点と第２電位点との間にソース・ドレイン経路を有するｐチャネル型の第１ＭＯＳトランジスタと、
　上記第１電位点と上記第２電位点との間にソース・ドレイン経路を有し、上記第１ＭＯＳトランジスタと直列接続され、ソースが上記第２電位点に接続されたｎチャネル型の第２ＭＯＳトランジスタと、
　第３電位点と上記第２電位点との間にソース・ドレイン経路を有し、ソースが上記第３電位点に接続された第３ＭＯＳトランジスタとを有し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第２ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第２ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
　上記第２ＭＯＳトランジスタの導電型と上記第３ＭＯＳトランジスタの導電型とを等しくすることを特徴とする半導体集積回路。
　【請求項１３】
　上記サブスレッショルド電流は、上記第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れることを特徴とする請求項１２記載の半導体集積回路。
　【請求項１４】
　上記第３ＭＯＳトランジスタのしきい値電圧の絶対値は、上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項１２または１３記載の半導体集積回路。
　【請求項１５】
　第１電位点と第２電位点との間に、それぞれのソース・ドレイン経路を有する第１導電型の第１ＭＯＳトランジスタと第２導電型の第２ＭＯＳトランジスタとを具備するＭＯＳ回路を複数有し、
　上記第１ＭＯＳトランジスタのソースは上記第１電位点に接続され、
　上記第１ＭＯＳトランジスタのソース・ドレイン経路と第２ＭＯＳトランジスタのソース・ドレイン経路は直列に接続され、
　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し、ソースが上記第３電位点に接続された第３ＭＯＳトランジスタを具備し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
　上記第３ＭＯＳトランジスタのゲート幅は各上記ＭＯＳ回路に含まれる上記第１ＭＯＳトランジスタのゲート幅の総和よりも小さいことを特徴とする半導体集積回路。
　【請求項１６】
　上記第３ＭＯＳトランジスタのゲート幅は上記第１ＭＯＳトランジスタのゲート幅一つ分よりは大きいことを特徴とする請求項１５に記載の半導体集積回路。
　【請求項１７】
　第１電位点と第２電位点との間に、それぞれのソース・ドレイン経路を有する複数の第１ＭＯＳトランジスタを有し、
　上記第１ＭＯＳトランジスタのソースはそれぞれ上記第１電位点に接続され、
　第３電位点と上記第１電位点との間にソース・ドレイン経路を有し、ソースが上記第３電位点に接続された第２ＭＯＳトランジスタを具備し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限するものであって、
　上記第２ＭＯＳトランジスタのゲート幅は各上記第１ＭＯＳトランジスタのゲート幅の総和よりも小さいことを特徴とする半導体集積回路。
　【請求項２６】
　第１導電型の第１ＭＯＳトランジスタと、
　共通の第１の電源端子と共通の第２の電源端子を有する一つ以上のＭＯＳ回路を具備し、
　上記第１導電型の第１ＭＯＳトランジスタのゲートは制御信号で制御され、
　上記第１導電型の第１ＭＯＳトランジスタのソースは第１の動作電位に電気的に接続され、
　上記第１導電型の第１ＭＯＳトランジスタのドレインは上記第１の電源端子と電気的に接続され、
　上記第２の電源端子は第２の動作電位に電気的に接続され、
　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１の電源端子に接続されたすべての第１導電型の第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、上記第１の動作電位からすべての上記ＭＯＳ回路の上記第１導電型の第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を所定のサブスレッショルド電流の値に制限するものであって、
　上記所定のサブスレッショルド電流は、上記第１導電型の第１ＭＯＳトランジスタのゲート−ソース間に上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加された場合に、上記第１の動作電位から上記第１導電型の第１ＭＯＳトランジスタのソース−ドレイン経路を通って上記第１の電源端子に流れるサブスレッショルド電流であることを特徴とする半導体集積回路。
　【請求項２７】
　上記第１導電型の第１ＭＯＳトランジスタのゲート−ソース間に上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加され、かつ上記すべてのＭＯＳ回路の上記第１の電源端子と上記第２の電源端子が短絡された場合に、上記第１の動作電位から上記第１導電型の第１ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を第１のサブスレッショルド電流とし、
　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１の電源端子に接続されたすべての第１導電型の第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加され、かつ上記第１導電型の第１ＭＯＳトランジスタのソース−ドレイン間が短絡された場合に、上記第１の動作電位からすべての上記ＭＯＳ回路の上記第１導電型の第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を第２のサブスレッショルド電流とし、
　上記第１導電型の第１ＭＯＳトランジスタのデバイスパラメータは、上記第１のサブスレッショルド電流が上記第２のサブスレッショルド電流よりも小さくなるように設定されていることを特徴とする請求項２６記載の半導体集積回路。
　【請求項２８】
　上記ＭＯＳ回路はＣＭＯＳ回路で有ることを特徴とする請求項２６または２７記載の半導体集積回路。
　【請求項２９】
　上記ＭＯＳ回路の第１導電型の第２ＭＯＳトランジスタは上記ＭＯＳ回路に含まれる第２導電型のＭＯＳトランジスタとＣＭＯＳインバータ回路を構成することを特徴とする請求項２６に記載の半導体集積回路。
　【請求項３０】
　上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対値は上記ＭＯＳ回路に含まれる上記第１導電型の第２ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいことを特徴とする請求項２６乃至請求項２９のいずれかに記載の半導体集積回路。
　【請求項３１】
　上記第１導電型の第１ＭＯＳトランジスタのゲート幅は上記ＭＯＳ回路に含まれる全上記第１導電型のＭＯＳトランジスタのゲート幅の総和よりも小さいことを特徴とする請求項２６乃至請求項３０のいずれかに記載の半導体集積回路。
　【請求項３２】
　上記第１導電型の第１ＭＯＳトランジスタのゲート長は上記ＭＯＳ回路に含まれる上記第１導電型のＭＯＳトランジスタのゲート長よりも大きいことを特徴とする請求項２６乃至請求項３１のいずれかに記載の半導体集積回路。
　【請求項３３】
　上記第１導電型の第１ＭＯＳトランジスタのゲート絶縁膜厚は上記ＭＯＳ回路に含まれる上記第１導電型のＭＯＳトランジスタのゲート絶縁膜厚よりも大きいことを特徴とする請求項２６乃至請求項３２のいずれかに記載の半導体集積回路。
　【請求項３４】
　複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、上記複数のＣＭＯＳ回路は上記複数のワード線を選択するワードドライバ回路を構成することを特徴とする請求項２６乃至請求項３３のいずれかに記載の半導体集積回路。
　【請求項３５】
　バイポーラトランジスタと、共通の第１の電源端子と第２の電源端子を持つ複数のＣＭＯＳ回路とを具備し、上記バイポーラトランジスタのエミッタは第１の動作電位に電気的に接続され、上記バイポーラトランジスタのベースは制御信号で制御され、
　上記バイポーラトランジスタのコレクタは上記第１の電源端子に接続され、　
　上記第２の電源端子は第２の動作電位に電気的に接続され、
　上記バイポーラトランジスタのベース−エミッタ間にベース−エミッタ順電圧よりも小さい電圧の上記制御信号が印加され、
かつ上記複数のＣＭＯＳ回路の上記第１の電源端子と上記第２の電源端子が短絡された場合に、
　上記バイポーラトランジスタのエミッタ−コレクタ経路を通って流れるリーク電流が、
　上記複数のＣＭＯＳ回路に含まれるそのソースが上記第１の電源端子に電気的に接続される複数の第１導電型の第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加され、
　かつ上記バイポーラトランジスタの上記ソースと上記ドレインが短絡された場合に、上記第１の動作電位から上記複数のＣＭＯＳ回路の上記複数の第１導電型の第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流よりも小さいように上記バイポーラトランジスタのデバイスパラメータは設定されていることを特徴とする半導体集積回路。
　【請求項３６】
　上記バイポーラトランジスタがｐｎｐ型であるとき、第１導電型がｐチャネル、第２導電型がｎチャネルであることを特徴とする請求項３５に記載の半導体集積回路。
　【請求項３７】
　上記バイポーラトランジスタがｎｐｎ型であるとき、第１導電型がｎチャネル、第２導電型がｐチャネルであることを特徴とする請求項３５に記載の半導体集積回路。」
　
３．引用刊行物記載の発明　
　先の取消理由通知において引用した以下の刊行物１〜６には、それぞれ下記にあるような記載がある。
　刊行物１：特開昭６０−４８５２５号公報
　刊行物２：特開昭６３−１２０５２２号公報
　刊行物３：「サブミクロンデバイスＩ」、小柳光正、丸善株式会社、
　　　　　　1987年、第95頁〜第107頁
　刊行物４：「ＣＭＯＳ超ＬＳＩの設計」、菅野卓雄、培風館、1989年、
　　　　　　第80頁〜第81頁、第194頁〜第195頁
　刊行物５：特開昭５７−８１７２８号公報
　刊行物６：「Physics of Semiconductor Devices」、S.M.Sze、
　　　　　　JOHN WILEY  SONS,Inc、第486頁〜第487頁
　
（刊行物１に記載された発明）
　上記刊行物１には、第１頁右下欄第３行〜第５行に「本発明はマイロコンピュータに関し、特にＣＭＯＳ型で１チップに構成され、スタンバイ機能を有するマイクロコンピュータに関する」、第２頁左上欄第６行〜第１０行に「集積度を上げるために素子の縮小（チャンネル長を短くする）を行うと、トランジスタの電流オフ特性が悪くなり、チャンネルでのリ一ク電流が増加し、スタンバイ状態時の低消費電力化が困難になる」との記載があり、第２図に関して第２頁右上欄第１３行〜右下欄第１３行に「この実施例は、（略）効果がある。」と記載されているから、
　上記刊行物１には、ＣＭＯＳ型のマイクロコンピュータにおいて、チャンネル長の長いＭＯＳＦＥＴ１１のソースと接地点との間に相対的にチャンネル長の短いＭＯＳＦＥＴで構成されるＣＰＵ１及びＲＯＭ２が接続され、電源端子６に上記ＭＯＳＦＥＴ１１のドレインを接続すること、及び、セット状態のスタンバイ制御フリップフロップ５からゲートに入力されるＭＯＳＦＥＴ制御信号１９によってＭＯＳＦＥＴ１１をオン状態にしてＣＰＵ１及びＲＯＭ２を動作状態へ移行し、リセット状態のスタンバイ制御フリップフロップ５からゲートに入力されるＭＯＳＦＥＴ制御信号１９によってＭＯＳＦＥＴ１１をオフ状態にしてＣＰＵ１及びＲＯＭ２のスタンバイ時に流れるリーク電流を抑えることが記載されている。
　上記チャンネル長の短いＭＯＳＦＥＴで構成されるＣＰＵ及びＲＯＭの内部構成及び接続関係については刊行物１に具体的な記載がないが、刊行物１に記載されたマイクロコンピュータはＣＭＯＳ型であるから、該ＲＯＭはＣＭＯＳインバータ等の複数のＣＭＯＳ回路からなるものであって、電源端子と接地端子間にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを直列に接続し、両方のゲート及びドレインを共通にして、Ｐ型ＭＯＳトランジスタのソースを電源端子に、Ｎ型ＭＯＳトランジスタのソースを接地端子に接続して、ゲートをオン状態とすることによりＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのソース・ドレイン経路に電流が流れるＣＭＯＳトランジスタの構成を複数有することは明らかであって、ＭＯＳＦＥＴがオフ状態での上記リーク電流はサブスレッショルド電流であるから、
　刊行物１には、「ドレインが電源端子に接続されたソース・ドレイン経路を有するチャンネル長の長いＭＯＳＦＥＴ１１と、
　該チャンネル長の長いＭＯＳＦＥＴ１１のソースと接地点の間に、チャンネル長の長いＭＯＳＦＥＴのソースにソースが接続されたソース・ドレイン経路を有するチャンネル長の短いＰ型ＭＯＳトランジスタと接地点にソースが接続されたソース・ドレイン経路を有するチャンネル長の短いＮ型ＭＯＳトランジスタが直列接続した複数のＭＯＳ回路からなるＲＯＭ２とを有し、
　該チャンネル長の長いＭＯＳＦＥＴ１１のゲートにスタンバイ制御フリップフロップ５からのＭＯＳＦＥＴ制御信号１９を印加し、スタンバイ制御フリップフロップをセットすることによりＭＯＳＦＥＴ制御信号１９によって該チャンネル長の長いＭＯＳＦＥＴ１１をオン状態にしてチャンネル長の短いＭＯＳトランジスタのソース・ドレインを介して電流が流れることを許容し、スタンバイ制御フリップフロップ５をリセットすることによりＭＯＳＦＥＴ制御信号１９によって該チャンネル長の長いＭＯＳＦＥＴ１１をオフ状態にしてチャンネル長の短いＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えたＣＭＯＳ型マイクロコンピュータ」が記載されている。
　
（刊行物２）
　上記刊行物２には、第１頁右下欄第３行〜第４行に「この発明は相補型金属酸化膜半導体（以下、ＣＭＯＳと呼称する）集積回路に関するものである」、第２頁左下欄第１２行〜右下欄第１４行に「通常、ＣＭＯＳ集積回路はいくつかの機能ブロックで構成され、また、それぞれの機能ブロックは前述のＣＭＯＳインバータ回路などの最小単位の論理回路で構成されている。（略）このように、どのような期間においても貫通電流が流れ、特にある機能ブロックの非有効期間内に流れる無駄な貫通電流により、集積回路により構成されるシステム全体消費電力が増大するという問題点があった」、第３頁左上欄第１４行〜第１６行に「この発明においては、機能ブロックの非有効期間に電源端子と接地端子間を制御回路により遮断する」との記載があり、第３頁右上欄第２行〜左下欄第１行、第３頁右下欄第１３行〜第４頁左上欄第１５行及び第１図の記載からみて、刊行物２には、「電源端子３と接地端子４間に、直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを含む論理回路を接続し、Ｐ型ＭＯＳＦＥＴ１ａと電源端子３との間にソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴ１ｂと、Ｎ型ＭＯＳＦＥＴ２ａと接地端子４との間にＮ型ＭＯＳＦＥＴ２ｂとを接続した半導体集積回路において、Ｐ型ＭＯＳＦＥＴ１ｂとＮ型ＭＯＳＦＥＴ２ｂのゲートに制御信号１０を印加し、制御信号１０をＬレベルとすることによってＰ型ＭＯＳＦＥＴ１ｂとＮ型ＭＯＳＦＥＴ２ｂを導通状態にしてＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを導通状態にして通常のインバータ回路として機能させること、制御信号１０をＨレベルとすることによってＰ型ＭＯＳＦＥＴ１ｂとＮ型ＭＯＳＦＥＴ２ｂを非導通状態にしてＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとの電流経路を遮断して貫通電流を流れなくすること」が記載されている。
　また、第４頁右下欄第９行〜第１１行の「また、遮断用回路にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの両方を使用したが、どちらか片方でも同様の効果は得られる」の記載からみて、「直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを含む論理回路の電源端子と接地端子間を遮断するための構成として、電源端子と論理回路間にＰ型ＭＯＳＦＥＴだけを設けた構成と論理回路と接地端子間にＮ型ＭＯＳＦＥＴだけを設けた構成」が記載されている。
　また、さらに、第４頁右下欄第５行〜第２０行及び第３図の記載、特に「第３図に示すように、機能ブロックに共通に供給される電源端子間、接地端子間を遮断してもよい。」の記載からみて、「共通の電源端子３ａと共通の接地端子４ａを有する一つ以上のＰ型ＭＯＳＦＥＴ１３ｂ及びＮ型ＭＯＳＦＥＴ１４ａからなる論理回路の電源端子と共通の電源端子間に遮断用回路としてＰ型ＭＯＳＦＥＴ１３ａ、接地端子と共通の接地端子間に遮断用回路としてＮ型ＭＯＳＦＥＴ１４ｂを設けた構成、また、いずれか片方を設けた構成」が記載されている。
　
（刊行物３）
　上記刊行物３には、第１０６頁第４行〜第１０７頁第７行に「短チャネルＭＯＳトランジスタの場合には、チャネル長が短くなるにつれてサブスレッショルド特性に図３．１０に示すように二つの変化が現れる。一つは短チャネルに伴ってしきい値電圧が低下することによって生じるドレイン電流の増加である。もう一つはパンチスルーが起こるほどにチャネルが短くなったときに生じるドレイン電流の増加である。前者の場合にはサブスレッショルド特性がゲート電圧軸に沿って低電圧側へ平行移動するだけでサブスレッショルド係数の変化はほとんどない。しかし、後者の場合にはパンチスルー気味になっているため、ドレイン電流に対するゲート電圧の影響が低下し、サブスレッショルド特性の傾きが緩やかになる。そのため、サブスレッショルド係数Ｓは図3.11に示すようにチャネル長が短くなるにつれて急激に増大する。すなわち、短チャネル化に伴ってスイッチング特性が劣化することになる。」と記載され、図3・10及び図3・11には、「チャネル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加すること」が記載されている。
　また、第９５頁第６行〜第９７頁第１１行及び第９６頁図3・4の記載からみて、刊行物３には、「ＭＯＳトランジスタのチャネル長を短くすると、短チャネル効果によりＭＯＳトランジスタのしきい値電圧の絶対値が小さくなること」が記載されている。
　
（刊行物４）
　上記刊行物４には、第８０頁第１６行〜第１７行に、「ショートチャネル効果はトランジスタのチャネル長が短くなるとしきい値電圧Ｖｔｈが長いチャネル長のトランジスタに比べて低くなる現象である」と記載され、図3.38にしきい値電圧のゲート酸化膜厚依存性、図3.39にしきい値電圧のゲート長依存性が示されている。
　また、第１９５頁図5.46には、メモリアレイ回路の構成として、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路を含むことが記載されている。
　
（刊行物５）
　上記刊行物６には、第３頁右下欄第９行〜第１３行に「第２図、第３図に示すスイッチは集積回路中に使われるトランジスタで作ることができるが、オン状態のインピーダンスを小さくするためには、大きなトランジスタを用いることが必要である」と記載され、第２図及び第３図には、回路ブロックに対し電源供給・切断を行うトランジスタが記載されている。
　
（刊行物６）
　上記刊行物６には、第４８６頁第３０行〜第３３行に「Figure 51aとbは、それぞれ従来の大きな素子とスケールダウン素子を示し、すべての次元はスケーリングファクタｋにで縮小される。この縮小は、酸化膜厚、チャネル長、チャネル幅、接合深さを含む。」を和訳とする記載があり、第４８７頁Fig.51の(a)と(b)には、チャネル長がＬ／ｋに縮小されたＭＯＳトランジスタは、ゲ一ト酸化膜厚すなわちゲート絶縁膜厚もｄ／ｋに縮小されることが記載されている。
　
４．対比・判断　
　
〈請求項１に係る発明に対して〉
　本件請求項１に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項１に係る発明の「第３電位点」、「第１電位点」、「第２電位点」に相当し、
　刊行物１に記載された発明の「チャンネル長の短いＭＯＳトランジスタ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＲＯＭ」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項１に係る発明の「第１ＭＯＳトランジスタ」、「第２ＭＯＳトランジスタ」、「電子回路」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と上記第１電位点よりも低電位である第２電位点との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタを含む電子回路と、
　上記第１電位点よりも高電位である第３電位点と上記第１電位点との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路」である点で一致し、
　
（Ａ）本件請求項１に係る発明は、第２ＭＯＳトランジスタを「ｐチャネルＭＯＳトランジスタ」で構成するのに対して、刊行物１に記載された発明は、チャンネル長の長いＭＯＳＦＥＴの導電型については記載が無い点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する電子回路と該電子回路と電源端子との間にソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴを接続した半導体集積回路において、Ｐ型ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＰ型ＭＯＳＦＥＴを導通状態にして該電子回路を導通状態にすること、制御信号をＨレベルとすることによってＰ型ＭＯＳＦＥＴを非導通状態にして該電子回路との電流経路を遮断すること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴをｐチャネルＭＯＳトランジスタとすることは、当業者が容易に推考できたものと認められるので、上記相違点（Ａ）を格別なものとすることはできない。
　
〈請求項２に係る発明に対して〉
　本件請求項２に係る発明は、本件請求項１に係る発明のサブスレショルド電流は、「第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れること」と限定するものであるが、刊行物３に記載のように、チャネル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。
　
〈請求項３に係る発明に対して〉
　本件請求項３に係る発明は、本件請求項１に係る発明の第２ＭＯＳトランジスタのしきい値電圧の絶対値を、「第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物３及び刊行物４に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルＭＯＳトランジスタのしきい値電圧の絶対値は、短チャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも大きい」という当業者に周知の事項からみて、刊行物１に記載された発明の「ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成される」ことは、本件請求項３に係る発明の「第２ＭＯＳトランジスタのしきい値電圧の絶対値を、第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。
　
〈請求項４に係る発明に対して〉
　本件請求項４に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項４に係る発明の「第３電位点」、「第１電位点」、「第２電位点」に相当し、
　刊行物１に記載された発明の「チャンネル長の短いＭＯＳトランジスタ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＲＯＭ」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項４に係る発明の「第１ＭＯＳトランジスタ」、「第２ＭＯＳトランジスタ」、「電子回路」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と上記第１電位点よりも低電位である第３電位点との間に、ソース・ドレイン経路を有する第２ＭＯＳトランジスタを含む電子回路と、ソース・ドレイン経路を有する第１ＭＯＳトランジスタとを有し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項４に係る発明は、第２ＭＯＳトランジスタを「ｎチャネルＭＯＳトランジスタ」とし、第１電位点と第２電位点の間に第１ＭＯＳトランジスタ、第２電位点と第３電位点の間に第２ＭＯＳトランジスタを接続する構成であるのに対して、刊行物１に記載された発明はそのような構成を有していない点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する電子回路と該電子回路と接地端子との間にソース・ドレイン経路を有するＮ型ＭＯＳＦＥＴを接続した半導体集積回路において、Ｎ型ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＮ型ＭＯＳＦＥＴを導通状態にして該電子回路を導通状態にすること、制御信号をＨレベルとすることによってＮ型ＭＯＳＦＥＴを非導通状態にして該電子回路との電流経路を遮断すること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、第２ＭＯＳトランジスタをｎチャネルＭＯＳトランジスタとし、第１電位点と第２電位点の間に第１ＭＯＳトランジスタ、第２電位点と第３電位点の間にｎチャネルＭＯＳトランジスタを接続した構成とすることは、当業者が容易に推考できたものと認められるので、上記相違点（Ａ）を格別なものとすることはできない。
　
〈請求項５に係る発明に対して〉
　本件請求項５に係る発明は、本件請求項４に係る発明のサブスレショルド電流は、「第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れること」と限定するものであるが、刊行物３に記載のように、チャネル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。
　
〈請求項６に係る発明に対して〉
　本件請求項６に係る発明は、本件請求項４に係る発明の第２ＭＯＳトランジスタのしきい値電圧の絶対値を、「第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物３及び刊行物４に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルＭＯＳトランジスタのしきい値電圧の絶対値は、短チャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも大きい」という当業者に周知の事項からみて、刊行物１に記載された発明の「ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成される」ことは、本件請求項６に係る発明の「第２ＭＯＳトランジスタのしきい値電圧の絶対値を、第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。
　
（請求項７に係る発明に対して）
　本件請求項７に係る発明は、本件請求項１乃至６のいずれかに係る発明の電子回路を、「ＣＭＯＳ回路であること」と限定するものであるが、刊行物１に記載された発明のマイクロコンピュータはＣＭＯＳ型であるから、これを格別のものと認めることはできない。
　
（請求項８に係る発明に対して）
　本件請求項８に係る発明は、本件請求項１乃至７のいずれかに係る発明の半導体集積回路は、「複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、電子回路は上記複数のワード線を選択するワードドライバ回路を構成すること」と限定するものであるが、刊行物４に記載されているように、メモリアレイ回路は、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路から構成されることは、当業者に周知の事項であり、刊行物１に記載された発明のＲＯＭは、請求項８に係る発明の「複数のワード線」、「複数のデータ線」、「メモリセル」、「ワードドライバ回路」に相当する構成を有していることは明らかであるから、これを格別のものと認めることはできない。
　
（請求項９に係る発明に対して）
　本件請求項９に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項９に係る発明の「第３電位点」、「第１電位点」、「第２電位点」に相当し、
　刊行物１に記載された発明の「Ｐ型ＭＯＳトランジスタ」、「Ｎ型ＭＯＳＦＥＴ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項９に係る発明の「ｐチャネル型の第１ＭＯＳトランジスタ」、「ｎチャネル型の第２ＭＯＳトランジスタ」、「第３ＭＯＳトランジスタ」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と第２電位点との間に、ソース・ドレイン経路を有し、ソースが第１電位点に接続されたｐチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタとを直列接続し、第３電位点と上記第１電位点との間にソース・ドレイン経路を有する第３ＭＯＳトランジスタとを有し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するものであることを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項９に係る発明は、第３ＭＯＳトランジスタを「ｐチャネル型のＭＯＳトランジスタ」で構成し、ソースを第３電位点に接続するのに対して、刊行物１に記載された発明は、チャンネル長の長いＭＯＳＦＥＴの導電型については記載が無く、チャンネル長の長いＭＯＳＦＥＴのドレインを第３電位点に接続した構成である点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含む電子回路を接続し、電子回路と電源端子との間にソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴを接続した半導体集積回路において、Ｐ型ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＰ型ＭＯＳＦＥＴを導通状態にして電子回路を導通状態にすること、制御信号をＨレベルとすることによってＰ型ＭＯＳＦＥＴを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、第３ＭＯＳトランジスタをｐチャネルＭＯＳトランジスタとすることは当業者が容易に推考できたものであり、またその際に第３電位点と接続するｐチャネルＭＯＳトランジスタの端子をソースとすることも当業者が適宜為し得ることであるので、上記相違点（Ａ）を格別なものとすることはできない。
　なお、特許権者は、特許異議意見書において、刊行物１に記載されている発明は、集積度の向上とスタンバイ状態時の低消費電力化の両立を課題とし、ＭＯＳＦＥＴ１１に電圧リミッタとリーク電流削減機能を兼用させ、あえてＭＯＳＦＥＴのドレインを電源（本件請求項９の第３電位点に相当）に接続したものであり、ＭＯＳＦＥＴ１１は刊行物２に記載の発明により容易に置換できない旨の主張をしているが、　半導体集積回路において、ＭＯＳＦＥＴのドレインを電源端子に接続しＭＯＳＦＥＴのしきい値電圧分の電圧降下効果を得ることは、当業者に良く知られており、半導体集積回路に当該電圧降下効果を得るための構成を設けることも適宜為し得ることであるので、電子回路の電流経路を遮断するためのＭＯＳＦＥＴのソース又はドレインのいずれの端子を電源端子に接続するかは、当業者が適宜選択し得る程度のことで格別の困難性があるとは認められず、特許異議意見書における特許権者の主張は採用することができない。
　
〈請求項１０に係る発明に対して〉
　本件請求項１０に係る発明は、本件請求項９に係る発明のサブスレショルド電流は、「第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れること」と限定するものであるが、刊行物３に記載のように、チャネル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。
　
〈請求項１１に係る発明に対して〉
　本件請求項１１に係る発明は、本件請求項９に係る発明の構成の第２ＭＯＳトランジスタのしきい値電圧の絶対値を、「第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物３及び刊行物４に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルＭＯＳトランジスタのしきい値電圧の絶対値は、短チャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の事項からみて、刊行物１に記載された発明の「ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成される」ことは、本件請求項１１に係る発明の「第３ＭＯＳトランジスタのしきい値電圧の絶対値を、第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。
　
（請求項１２に係る発明に対して）
　本件請求項１２に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項１２に係る発明の「第１電位点」、「第２電位点」、「第３電位点」に相当し、
　刊行物１に記載された発明の「Ｐ型ＭＯＳトランジスタ」、「Ｎ型ＭＯＳＦＥＴ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項１２に係る発明の「ｐチャネル型の第１ＭＯＳトランジスタ」、「ｎチャネル型の第２ＭＯＳトランジスタ」、「第３ＭＯＳトランジスタ」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と第２電位点との間にソース・ドレイン経路を有し、ソースが第１電位点に接続されたｐチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタとを直列接続し、第３電位点と上記第１電位点との間にソース・ドレイン経路を有する第３ＭＯＳトランジスタとを有し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限するすることを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項１２に係る発明は、第３ＭＯＳトランジスタを「ｎチャネルＭＯＳトランジスタ」で構成し、ソースを第３電位点に接続すると共に、第１電位点と第２電位点の間にｐチャネル型の第１ＭＯＳトランジスタとソースが第２電位点に接続されたｎチャネル型の第２ＭＯＳトランジスタとを直列接続して構成するのに対して、刊行物１に記載された発明はそのような構成を有していない点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを含む電子回路を接続し、電子回路と接地端子との間にソース・ドレイン経路を有するＮ型ＭＯＳＦＥＴを接続した半導体集積回路において、Ｎ型ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＮ型ＭＯＳＦＥＴを導通状態にして電子回路を導通状態にすること、制御信号をＨレベルとすることによってＮ型ＭＯＳＦＥＴを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴをｎチャネルＭＯＳトランジスタとすることは当業者が容易に推考できたものであり、またその際にｎチャネルＭＯＳトランジスタのソースを第３電位点と接続し、第１電位点と第２電位点の間にｐチャネル型の第１ＭＯＳトランジスタとソースが第２電位点に接続されたｎチャネル型の第２ＭＯＳトランジスタとを直列接続してすることも当業者が適宜為し得ることであるので、上記相違点（Ａ）を格別なものとすることはできない。
　なお、特許権者が特許異議意見書において主張する点については、本件請求項９に係る発明に対する理由と同じ理由により採用することができない。
　
〈請求項１３に係る発明に対して〉
　本件請求項１３に係る発明は、本件請求項１２に係る発明のサブスレショルド電流は、「第１ＭＯＳトランジスタの加工寸法が０．１μｍ領域であることに起因して流れること」と限定するものであるが、刊行物３に記載のように、チャネル長が短くなって１μｍ程度以下になるとサブスレッショルド電流が増加することは当業者に周知の事項であるから、これを格別のものと認めることはできない。
　
〈請求項１４に係る発明に対して〉
　本件請求項１４に係る発明は、本件請求項１２に係る発明の第２ＭＯＳトランジスタのしきい値電圧の絶対値を、「第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物３及び刊行物４に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルＭＯＳトランジスタのしきい値電圧の絶対値は、短チャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の事項からみて、刊行物１に記載された発明の「ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成される」ことは、本件請求項１４に係る発明の「第２ＭＯＳトランジスタのしきい値電圧の絶対値を、第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。
　
（請求項１５に係る発明に対して）
　本件請求項１５に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソースの電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項１５に係る発明の「第３電位点」、「第１電位点」、「第２電位点」に相当し、
　刊行物１に記載された発明の「Ｐ型ＭＯＳトランジスタ」、「Ｎ型ＭＯＳトランジスタ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＭＯＳ回路」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項１５に係る発明の「第１導電型の第１ＭＯＳトランジスタ」、「第２導電型の第２ＭＯＳトランジスタ」、「第３ＭＯＳトランジスタ」、「ＭＯＳ回路」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と第２電位点との間に、それぞれのソース・ドレイン経路を有する第１導電型の第１ＭＯＳトランジスタと第２導電型の第２ＭＯＳトランジスタとを具備するＭＯＳ回路を有し、
　上記第１ＭＯＳトランジスタのソースは上記第１電位点に接続され、
　第３電位点と第１電位点との間にソース・ドレイン経路を有する第３ＭＯＳトランジスタを具備し、
　上記第３ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第３ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第３ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第３ＭＯＳトランジスタのオフ状態の特性によって制限する半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項１５に係る発明は、第３ＭＯＳトランジスタのソースを第３電位点に接続するのに対して、刊行物１に記載された発明は、チャンネル長の長いＭＯＳＦＥＴのドレインを第３電位点に接続する構成である点、
　
（Ｂ）本件請求項１５に係る発明は、ＭＯＳ回路を複数有し、第３ＭＯＳトランジスタのゲート幅が各ＭＯＳ回路に含まれる第１ＭＯＳトランジスタのゲート幅の総和よりも小さい構成であるのに対して、刊行物１に記載された発明はチャンネル長の長いＭＯＳＦＥＴのゲート幅について記載が無い点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、ソース・ドレイン経路を有する第１導電型のＭＯＳトランジスタと第２導電型のＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ）が直列に接続されたＭＯＳ回路を複数有し、ソースが電源端子にドレインが第１導電型のＭＯＳトランジスタのソースに接続されたソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴを有する半導体集積回路において、Ｐ型ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＰ型ＭＯＳＦＥＴを導通状態にして電子回路を導通状態にすること、制御信号をＨレベルとすることによってＰ型ＭＯＳＦＥＴを非導通状態にして電子回路の電流経路を遮断して貫通電流を流れなくすること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴのソースを第３電位点と接続することは当業者が容易に為し得ることであるので、上記相違点（Ａ）を格別なものとすることはできない。
　なお、特許権者が特許異議意見書において主張する点については、請求項９に係る発明に対する理由と同じ理由により採用することができない。
　
（Ｂ）刊行物２に記載された発明は、複数のＭＯＳ回路のＰ型ＭＯＳＦＥＴを流れる各電流の総和が遮断用回路のＰ型ＭＯＳＦＥＴを流れる電流に一致することは回路構成からみて当然のことであって、刊行物３に記載のように、サブスレショルド電流がＭＯＳトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴのゲート幅を各ＭＯＳ回路に含まれるＰ型ＭＯＳトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、上記相違点（Ｂ）を格別なものとすることはできない。
　
〈請求項１６に係る発明に対して〉
　本件請求項１６に係る発明は、本件請求項１５に係る発明の第３ＭＯＳトランジスタのゲート幅を、「第１ＭＯＳトランジスタのゲート幅一つ分よりは大きいこと」と限定するものであるが、刊行物５に記載のように、電流経路を遮断するトランジスタを採用する場合に、オン状態のインピーダンスを小さくするために大きなトランジスタとすることは当業者には周知事項であり、ＭＯＳトランジスタのオン状態のインピーダンスを小さくするにはゲート幅を大きくすることも当業者には技術常識であるので、第３ＭＯＳトランジスタのゲート幅を、第１ＭＯＳトランジスタのゲート幅一つ分よりは大きくすること、格別のものと認めることはできない。
　
（請求項１７に係る発明に対して）
　本件請求項１７に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」のソース端子の電位は、「電源端子」の電位よりも低電位でかつ「接地点」の電位よりも高電位であることから、刊行物１に記載された発明の「電源端子」、「チャンネル長の長いＭＯＳＦＥＴ」のソース端子、「接地点」の電位点は、それぞれ本件請求項１７に係る発明の「第３電位点」、「第１電位点」、「第２電位点」に相当し、
　刊行物１に記載された発明の「チャンネル長の短いＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ」、「チャンネル長の長いＭＯＳＦＥＴ」、「ＭＯＳＦＥＴ制御信号」、「スタンバイ制御フリップフロップのセット」、「スタンバイ制御フリップフロップのリセット」、「マイクロコンピュータ」は、それぞれ本件請求項１５に係る発明の「第１ＭＯＳトランジスタ」、「第２ＭＯＳトランジスタ」、「制御信号」、「第１状態」、「第２状態」、「半導体集積回路」に相当するから、両者は、
「第１電位点と第２電位点との間に、それぞれのソース・ドレイン経路を有する複数の第１ＭＯＳトランジスタを有し、
　上記第１ＭＯＳトランジスタのソースはそれぞれ上記第１電位点に接続され、
　第３電位点と上記第１電位点との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタを具備し、
　上記第２ＭＯＳトランジスタのゲートに制御信号を印加し、
　上記制御信号を第１状態とすることにより上記第２ＭＯＳトランジスタをオン状態として、上記第１電位点と上記第２電位点との間にオン状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して電流が流れることを許容し、
　上記制御信号を第２状態とすることにより上記第２ＭＯＳトランジスタをオフ状態として、上記第１電位点と上記第２電位点との間にオフ状態の上記第１ＭＯＳトランジスタのソース・ドレイン経路を介して流れるサブスレッショルド電流を上記第２ＭＯＳトランジスタのオフ状態の特性によって制限することを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項１７に係る発明は、第２ＭＯＳトランジスタのソースを第３電位点に接続するのに対して、刊行物１に記載された発明は、第２ＭＯＳトランジスタのドレインを第３電位点に接続する構成である点、
　
（Ｂ）本件請求項１７に係る発明は、第２ＭＯＳトランジスタのゲート幅が各第１ＭＯＳトランジスタのゲート幅の総和よりも小さい構成であるのに対して、刊行物１に記載された発明は第２ＭＯＳトランジスタのゲート幅について記載が無い点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、ソース・ドレイン経路を有するＭＯＳトランジスタを複数有し、ソースが電源端子にドレインが上記ＭＯＳトランジスタのソースに接続されたソース・ドレイン経路を有するＭＯＳＦＥＴを有する半導体集積回路において、ＭＯＳＦＥＴのゲートに制御信号を印加し、制御信号をＬレベルとすることによってＭＯＳＦＥＴを導通状態にして電子回路を導通状態にすること、制御信号をＨレベルとすることによってＭＯＳＦＥＴを非導通状態にして複数のＭＯＳトランジスタの電流経路を遮断して貫通電流を流れなくすること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、第３電位点と接続する第２ＭＯＳトランジスタの端子をソースとすることは当業者が容易に為し得ることであるので、上記相違点（Ａ）を格別なものとすることはできない。
　なお、特許権者が特許異議意見書において主張する点については、本件請求項９に係る発明に対する理由と同じ理由により採用することができない。
　
（Ｂ）刊行物２に記載された発明は、複数のＭＯＳ回路のＰ型ＭＯＳＦＥＴを流れる各電流の総和が遮断用回路のＰ型ＭＯＳＦＥＴを流れる電流に一致することは回路構成からみて当然のことであって、刊行物３に記載のように、サブスレショルド電流がＭＯＳトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴのゲート幅を各ＭＯＳ回路に含まれるＰ型ＭＯＳトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、上記相違点（Ｂ）を格別なものとすることはできない。
　
（請求項２６に係る発明に対して）
　本件請求項２６に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「電源端子」、「接地点」の電位は、それぞれ本件請求項２６に係る発明の「第１の動作電位」、「第２の動作電位」に相当し、
　刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」、「チャンネル長の短いＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ」、「ＭＯＳ回路」、「ＭＯＳＦＥＴ制御信号」、「マイクロコンピュータ」は、それぞれ本件請求項２６に係る発明の「第１ＭＯＳトランジスタ」、「第２ＭＯＳトランジスタ」、「ＭＯＳ回路」、「制御信号」、「半導体集積回路」に相当する。
　また、刊行物１に記載された発明において、「スタンバイ制御フリップフロップをリセットすることによりＭＯＳＦＥＴ制御信号によって該チャンネル長の長いＭＯＳＦＥＴをオフ状態」にすること、「スタンバイ状態のチャンネル長の短いＭＯＳＦＥＴのソース・ドレイン経路を介して流れるサブスレッショルド電流」は、それぞれ本件請求項２６に係る発明の「第１ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の制御信号」を印加すること、「第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、第１の動作電位からすべての上記ＭＯＳ回路の第２ＭＯＳトランジスタのソース−ドレイン経路を通って第２の動作電位に流れるサブスレッショルド電流」に相当することは明らかであるから、両者は、
「第１ＭＯＳトランジスタと、一つ以上のＭＯＳ回路を具備し、
　上記第１ＭＯＳトランジスタのゲートは制御信号で制御され、
　上記第１ＭＯＳトランジスタは第１の動作電位に電気的に接続され、
　上記第１ＭＯＳトランジスタは上記ＭＯＳ回路と電気的に接続され、
　上記ＭＯＳ回路のドレイン端子は第２の動作電位に電気的に接続され、
　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１ＭＯＳトランジスタに接続されたすべての第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加された場合に、上記第１の動作電位からすべての上記ＭＯＳ回路の上記第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を所定のサブスレッショルド電流の値に制限するものであって、
　上記所定のサブスレッショルド電流は、上記第１ＭＯＳトランジスタのゲート−ソース間に上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加された場合に、上記第１の動作電位から上記第１ＭＯＳトランジスタのソース−ドレイン経路を通って流れるサブスレッショルド電流であることを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項２６に係る発明は、第１ＭＯＳトランジスタは第２ＭＯＳトランジスタと同じ第１導電型のＭＯＳトランジスタであって、第１ＭＯＳトランジスタのソースを第１の動作電位に電気的に接続するのに対して、刊行物１に記載された発明は、第１ＭＯＳトランジスタの導電型について記載が無く、そのドレインを第１の動作電位に接続する構成である点、
　
（Ｂ）本件請求項２６に係る発明は、共通の第１の電源端子と共通の第２の電源端子を有する一つ以上のＭＯＳ回路を具備し、第１の電源端子は第１ＭＯＳトランジスタと電気的に接続され、第２の電源端子は第２の動作電位に電気的に接続される構成であるのに対して、刊行物１に記載された発明はそのような構成ではない点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）刊行物２には、電源端子と接地端子間に、直列に接続したソース・ドレイン経路を有する第１導電型のＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）を有するＭＯＳ回路と該ＭＯＳ回路と電源端子との間にソース・ドレイン経路を有する第１導電型のＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）を接続した半導体集積回路において、第１導電型ＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）のゲートに制御信号を印加し、制御信号をＬレベルとすることによって第１導電型ＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）を導通状態にして第１導電型の第２ＭＯＳトランジスタを導通状態にすること、制御信号をＨレベルとすることによって第１導電型のＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）を非導通状態にして該ＭＯＳ回路との電流経路を遮断すること、が記載されている。
　そして、刊行物１及び２に記載された発明はスイッチング回路という同じ技術分野に属するものであるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、第１ＭＯＳトランジスタを第２ＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタとすることは当業者が容易に推考できたものであり、またその際に第１ＭＯＳトランジスタのソースを第１の動作電位に接続することも当業者が適宜為し得ることであるので、上記相違点（Ａ）を格別なものとすることはできない。
　なお、特許権者が特許異議意見書において主張する点については、本件請求項９に係る発明に対する理由と同じ理由により採用することができない。
　
（Ｂ）刊行物２には、共通の電源端子と共通の接地端子を有する一つ以上のＭＯＳＦＥＴの電源端子と共通の電源端子間に遮断用回路としてＰ型ＭＯＳＦＥＴを設けた構成が記載されており、これを刊行物１に記載された発明に適用して、請求項２６に係る発明のようにすることは、当業者が容易に推考できたものと認められ、上記相違点（Ｂ）を格別なものとすることはできない。
　
〈請求項２７に係る発明に対して〉
　本件請求項２７に係る発明は、本件請求項２６に係る発明の第１ＭＯＳトランジスタのデバイスパラメータを、「第１導電型の第１ＭＯＳトランジスタのゲート−ソース間に上記第１導電型の第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい電圧の上記制御信号が印加され、かつ上記すべてのＭＯＳ回路の上記第１の電源端子と上記第２の電源端子が短絡された場合に、上記第１の動作電位から上記第１導電型の第１ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を第１のサブスレッショルド電流とし、
　すべての上記ＭＯＳ回路に含まれるそのソースが電気的に上記第１の電源端子に接続されたすべての第１導電型の第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい電圧の信号が印加され、かつ上記第１導電型の第１ＭＯＳトランジスタのソース−ドレイン間が短絡された場合に、上記第１の動作電位からすべての上記ＭＯＳ回路の上記第１導電型の第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流を第２のサブスレッショルド電流とし、
　上記第１導電型の第１ＭＯＳトランジスタのデバイスパラメータは、上記第１のサブスレッショルド電流が上記第２のサブスレッショルド電流よりも小さくなるように設定されていること」と限定するものであるが、
　上記「第１のサブスレッショルド電流」は、第１ＭＯＳトランジスタをオフ状態にした時の第１ＭＯＳトランジスタ自身のサブスレッショルド電流であり、上記「第２のサブスレッショルド電流」は、第２ＭＯＳトランジスタをオフ状態にした時のすべての第２ＭＯＳトランジスタに流れるサブスレッショルド電流であるから、刊行物１に記載された発明の「ＭＯＳＦＥＴ制御信号によって該チャンネル長の長いＭＯＳＦＥＴをオフ状態にしてチャンネル長の短いＭＯＳＦＥＴのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えること」は、請求項２７に係る発明の「第１のサブスレッショルド電流が第２のサブスレッショルド電流よりも小さくなるように」することに相当し、刊行物１に記載された発明のＭＯＳＦＥＴ１１が相対的にチャンネル長が長いＭＯＳＦＥＴで、ＲＯＭ２が相対的にチャンネル長が短いＭＯＳＦＥＴで構成していることは、請求項２７に係る発明の「第１ＭＯＳトランジスタのデバイスパラメータを、第１のサブスレッショルド電流が第２のサブスレッショルド電流よりも小さくなるように設定」することに相当することは明らかであるから、これを格別のものと認めることはできない。
　
（請求項２８に係る発明に対して）
　本件請求項２８に係る発明は、本件請求項２６または２７に係る発明の電子回路を、「ＣＭＯＳ回路であること」と限定するものであるが、刊行物１に記載された発明のマイクロコンピュータはＣＭＯＳ型であるから、これを格別のものと認めることはできない。
　
〈請求項２９に係る発明に対して〉
　本件請求項２９に係る発明は、本件請求項２６に係る発明の第１導電型の第２ＭＯＳトランジスタを、「上記ＭＯＳ回路に含まれる第２導電型のＭＯＳトランジスタとＣＭＯＳインバータ回路を構成すること」と限定するものであるが、刊行物２には、制御信号をＬレベルとすることによってＰ型ＭＯＳＦＥＴ１ｂとＮ型ＭＯＳＦＥＴ２ｂを導通状態にしてＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを導通状態にして通常のインバータ回路として機能させることが記載されているから、これを格別のものと認めることはできない。
　
〈請求項３０に係る発明に対して〉
　本件請求項３０に係る発明は、本件請求項２６乃至２９のいずれかに係る発明の第１ＭＯＳトランジスタのしきい値電圧の絶対値を、「第２ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」と限定するものであるが、刊行物３及び刊行物４に記載の「短チャネル化に伴うしきい値電圧の低下により、長チャネルＭＯＳトランジスタのしきい値電圧の絶対値は、短チャネルＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」という当業者に周知の技術事項からみて、刊行物１に記載された発明の「ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成される」ことは、本件請求項３０に係る発明の「第１ＭＯＳトランジスタのしきい値電圧の絶対値を、第２ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きいこと」に相当していることは明らかであるから、これを格別のものと認めることはできない。
　
〈請求項３１に係る発明に対して〉
　本件請求項３１に係る発明は、本件請求項２６乃至３０のいずれかに係る発明の第１ＭＯＳトランジスタのゲート幅を、「ＭＯＳ回路に含まれる全ＭＯＳトランジスタのゲート幅の総和よりも小さいこと」と限定するものであるが、
　刊行物２に記載された発明は、複数のＭＯＳ回路のＰ型ＭＯＳＦＥＴを流れる各電流の総和が遮断用回路のＰ型ＭＯＳＦＥＴを流れる電流に一致することは回路構成からみて当然のことであって、刊行物３に記載のように、サブスレショルド電流がＭＯＳトランジスタのゲート幅に比例することも当業者には周知事項であるから、刊行物２に記載された発明を刊行物１に記載された発明に適用して、チャンネル長の長いＭＯＳＦＥＴのゲート幅を各ＭＯＳ回路に含まれるＰ型ＭＯＳトランジスタのゲート幅の総和より小さくすることは、当業者が容易に推考できたものと認める。よって、本件請求項３１に係る発明を格別なものとすることはできない。
　
〈請求項３２に係る発明に対して〉
　本件請求項３２に係る発明は、本件請求項２６乃至３１のいずれかに係る発明の第１ＭＯＳトランジスタのゲート長を、「ＭＯＳ回路に含まれるＭＯＳトランジスタのゲート長よりも大きいこと」と限定するものであるが、刊行物１に記載された発明において、ＭＯＳＦＥＴ１１は相対的にチャネル長が長く、ＲＯＭ２は相対的にチャネル長の短いＭＯＳＦＥＴで構成されており、チャネル長を長くすることはゲート長を長くすることに相当することは明らかであるから、これを格別なものとすることはできない。
　
〈請求項３３に係る発明に対して〉
　本件請求項３３に係る発明は、本件請求項２６乃至３２のいずれかに係る発明の第１ＭＯＳトランジスタのゲート絶縁膜厚を、「ＭＯＳ回路に含まれるＭＯＳトランジスタのゲート絶縁膜厚よりも大きいこと」と限定するものであるが、
　刊行物６に記載のように、「チャネル長が短いＭＯＳトランジスタは、チェネル長が縮小されるとゲート絶縁膜厚も縮小されること」は当業者に周知の事項であるので、刊行物１に記載された発明において、ＭＯＳＦＥＴ１１を相対的にチャネル長が長く、ＲＯＭ２を相対的にチャネル長の短いＭＯＳＦＥＴで構成することは、本件請求項３３に係る発明の第１ＭＯＳトランジスタのゲート絶縁膜厚を、ＭＯＳ回路に含まれるＭＯＳトランジスタのゲート絶縁膜厚よりも大きいことに相当することは明らかであるから、これを格別なものとすることはできない。
　
（請求項３４に係る発明に対して）
　本件請求項３４に係る発明は、本件請求項２６乃至３３のいずれかに係る発明の半導体集積回路は、複数のワード線と、上記複数のワード線に交差して配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線の交点に配置されたメモリセルとを含み、電子回路は上記複数のワード線を選択するワードドライバ回路を構成すること、と限定するものであるが、刊行物４に記載されているように、メモリアレイ回路は、交差する複数のワード線と複数のデータ線との交点にメモリセルが配置され、当該複数のワード線を選択するワードドライバ回路から構成されることは、当業者には周知事項であるので、刊行物１に記載された発明のＲＯＭは、請求項３４に係る発明の「複数のワード線」、「複数のデータ線」、「メモリセル」、「ワードドライバ回路」に相当する構成を有していることは明らかであるから、これを格別のものと認めることはできない。
　
（請求項３５に係る発明に対して）
　本件請求項３５に係る発明と刊行物１に記載された発明とを対比すると、刊行物１に記載された発明の「電源端子」、「接地点」の電位は、それぞれ本件請求項３５に係る発明の「第１の動作電位」、「第２の動作電位」に相当し、
　刊行物１に記載された発明の「チャンネル長の短いＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ」、「ＭＯＳ回路」、「ＭＯＳＦＥＴ制御信号」、「マイクロコンピュータ」は、それぞれ本件請求項２６に係る発明の「第２ＭＯＳトランジスタ」、「ＣＭＯＳ回路」、「制御信号」、「半導体集積回路」に相当する。
　また、刊行物１に記載された発明の「チャンネル長の長いＭＯＳＦＥＴ」と本件請求項３５に係る発明の「バイポーラトランジスタ」は、「トランジスタ」という上位の概念で共通するものであるから、刊行物１に記載された発明において、「スタンバイ制御フリップフロップをリセットすることによりＭＯＳＦＥＴ制御信号によって該チャンネル長の長いＭＯＳＦＥＴをオフ状態」にすること、「スタンバイ状態のチャンネル長の短いＭＯＳＦＥＴのソース・ドレイン経路を介して流れるサブスレッショルド電流」は、それぞれ本件請求項３５に係る発明の「バイポーラトランジスタのベース−エミッタ間にベース−エミッタ順電圧よりも小さい電圧の制御信号」を印加すること、「第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加されかつバイポーラトランジスタのソースとドレインが短絡された場合に、第１の動作電位から複数の第２ＭＯＳトランジスタのソース−ドレイン経路を通って第２の動作電位に流れるサブスレッショルド電流」に相当する。
　加えて、本件請求項３５に係る発明の「リーク電流」は、バイポーラトランジスタをオフ状態にした時のバイポーラトランジスタ自身に流れるリーク電流であり、「サブスレッショルド電流」は、第２ＭＯＳトランジスタをオフ状態にした時のすべての第２ＭＯＳトランジスタに流れるサブスレッショルド電流であるから、刊行物１に記載された発明の「ＭＯＳＦＥＴ制御信号によって該チャンネル長の長いＭＯＳＦＥＴをオフ状態にしてチャンネル長の短いＭＯＳＦＥＴのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑えること」は、請求項３５に係る発明の「リーク電流がサブスレッショルド電流よりも小さくなるように」することに相当することは明らかであるから、両者は、
「トランジスタと、複数のＣＭＯＳ回路とを具備し、
　トランジスタは第１の動作電位及び第１の電源端子に電気的に接続され、トランジスタの制御電極は制御信号で制御され、
　トランジスタの制御電極の電子放出電極間に制御信号が印加され、かつ上記複数のＣＭＯＳ回路が短絡された場合に、上記トランジスタを通って流れるリーク電流が、
　上記複数のＣＭＯＳ回路に含まれる第２ＭＯＳトランジスタのゲート−ソース間にそのしきい値電圧の絶対値よりも小さい信号が印加され、かつ上記トランジスタが短絡された場合に、上記第１の動作電位から上記複数のＣＭＯＳ回路の第２ＭＯＳトランジスタのソース−ドレイン経路を通って上記第２の動作電位に流れるサブスレッショルド電流よりも小さいようにすることを特徴とする半導体集積回路。」である点で一致し、
　
（Ａ）本件請求項３５に係る発明は、トランジスタをバイポーラトランジスタとし、エミッタは第１の動作電位に、コレクタは上記ＣＭＯＳ回路に接続すると共に、バイポーラトランジスタのデバイスパラメータは、リーク電流がサブスレッショルド電流よりも小さくなるように設定しているのに対して、刊行物１に記載された発明は、トランジスタをＭＯＳＦＥＴとし、ドレインを第１の動作電位に、ソースをＣＭＯＳ回路に接続する構成である点、
　
（Ｂ）本件請求項３５に係る発明は、共通の第１の電源端子と共通の第２の電源端子を有する複数のＣＭＯＳ回路を具備し、第１の電源端子は第１ＭＯＳトランジスタと電気的に接続され、第２の電源端子は第２の動作電位に電気的に接続される構成であるのに対して、刊行物１に記載された発明はそのような構成ではない点、で相違する。
　
　そこで、上記相違点について検討する。
（Ａ）スイッチ回路を構成するＭＯＳＦＥＴを、そのソース、ゲート、ドレインがそれぞれエミッタ、ベース、コレクタとなるようにバイポーラトランジスタに置き換え可能であることは、当業者には周知の技術事項であるから、刊行物１に記載された発明において、チャンネル長の長いＭＯＳＦＥＴの替わりにバイポーラトランジスタを採用することは、当業者が容易に推考できたものと認められ、その際に第１動作電位と接続するバイポーラトランジスタの端子をエミッタ又はコレクタのいずれを採用するかは、電子回路の電流経路を遮断する目的としては適宜選択し得ることである。
　また、刊行物１に記載された発明は「ＭＯＳＦＥＴ制御信号によって該チャンネル長の長いＭＯＳＦＥＴをオフ状態にしてチャンネル長の短いＭＯＳＦＥＴのソース・ドレイン経路を介して流れるサブスレッショルド電流を抑える」ものであって、電流経路を遮断するトランジスタを相対的にチャンネル長が長いものとし、ＣＭＯＳ回路に含まれるＭＯＳＦＥＴを相対的にチャンネル長が短いものとすることは、請求項３５に係る発明の「バイポーラトランジスタのデバイスパラメータを、リーク電流がサブスレッショルド電流よりも小さくなるように設定」することに相当することは明らかであるから、上記相違点（Ａ）を格別なものとすることはできない。
　
（Ｂ）刊行物２には、共通の電源端子と共通の接地端子を有する一つ以上のＭＯＳＦＥＴの電源端子と共通の電源端子間に遮断用回路としてＰ型ＭＯＳＦＥＴを設けた構成」が記載されており、これを刊行物１に記載された発明のに適用して、本件請求項２６に係る発明のようにすることは、当業者が容易に推考できたものと認められ、上記相違点（Ｂ）を格別なものとすることはできない。
　
〈請求項３６に係る発明に対して〉
　本件請求項３６に係る発明は、本件請求項３５に係る発明の半導体集積回路を、「バイポーラトランジスタがｐｎｐ型であるとき、第１導電型がｐチャネル、第２導電型がｎチャネルであること」と限定するものであるが、刊行物２には、直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを含む論理回路の電源端子と接地端子間を遮断するための構成として、電源端子と論理回路間にＰ型ＭＯＳＦＥＴを設けた構成」が記載されているから、バイポーラトランジスタとしてｐｎｐ型バイポーラトランジスタを採用した場合に、複数のＣＭＯＳ回路の含まれる第１導電型の第２ＭＯＳトランジスタをｐチャネルＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎチャネルＭＯＳトランジスタとすることは当業者が容易に推考できたものと認めるから、これを格別のものと認めることはできない。
　
〈請求項３７に係る発明に対して〉
　本件請求項３７に係る発明は、本件請求項３５に係る発明の半導体集積回路を、「バイポーラトランジスタがｎｐｎ型であるとき、第１導電型がｎチャネル、第２導電型がｐチャネルであること」と限定するものであるが、刊行物２には、直列に接続したソース・ドレイン経路を有するＰ型ＭＯＳＦＥＴ１ａとＮ型ＭＯＳＦＥＴ２ａとを含む論理回路の電源端子と接地端子間を遮断するための構成として、論理回路と接地端子間にＮ型ＭＯＳＦＥＴを設けた構成」が記載されているから、バイポーラトランジスタとしてｎｐｎ型バイポーラトランジスタを採用した場合に、複数のＣＭＯＳ回路の含まれる第１導電型の第２ＭＯＳトランジスタをｎチャネルＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐチャネルＭＯＳトランジスタとすることは当業者が容易に推考できたものと認めるから、これを格別のものと認めることはできない。
　
４．むすび
　したがって、本件請求項１乃至１７、２６乃至３７に係る発明は、刊行物１乃至６記載された発明に基づいて当業者が容易に発明することができたものと認められるから、本件請求項１乃至１７、２６乃至３７に係る特許は特許法第２９条第２項の規定に違反してなされたものであり、同法第１１３条第１項第２号に該当する。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年１月２５日（２００２．１．２５）