【事件の表示】
　平成　１年特許願第２２５４２５号「不揮発性半導体記憶装置」拒絶査定に対する審判事件［平成　３年　４月１２日出願公開、特開平　３−　８８１９９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
     理　由
１.手続の経緯、本願発明
　本願は、平成１年８月３１日に出願され、その請求項１に係る発明（以下、「本願発明」という。）は、平成１０年１２月７日付けの手続補正書で補正された明細書及び図面の記載から特許請求の範囲第１項に記載された次のとおりのものと認める。
「チャネル領域上に電荷蓄積層と制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルをマトリクス状に配設して構成され、電荷蓄積層と基板の間で電荷のやり取りをしてデータ書き込み及び消去を行うようにした不揮発性半導体記憶装置において、前記メモリセルは、第１導電型半導体基板に形成された第２導電型ウェルに形成され、各行のメモリセルの制御ゲートはワード線に共通に接続され、各列のメモリセルはビット線に共通に接続され、選択的に制御ゲートに高電位を印加するデータ書き込み動作時に、書込み対象のメモリセルと同一ワード線に接続され書込み対象のメモリセルが接続されるビット線に素子分離領域を介して隣接するビット線に接続されるメモリセルとの間に発生する前記素子分離領域をゲート酸化膜とする寄生ＭＯＳトランジスタがオンすることを阻止するために前記第２導電型ウェルに前記制御ゲートに印加する電位と逆極性の電位を印加するようにしたことを特徴とする不揮発性半導体記憶装置」
　なお、本願については、平成１１年４月１２日付けで手続補正がなされたが、この手続補正は平成１２年７月１１日付けの補正の却下の決定により却下され、この決定は確定している。
２.引用例記載の発明
　原査定の拒絶理由に引用した特開昭５７−１８６３７０号公報（以下、「引用例」という。）には、図面第５図及び第６図に関して「第５図は本発明の他の実施例を説明するものでありメモリセルの断面構造を示している。ｎ型基板１（１１の誤記と認める。）上に形成されたＰ型不純物拡散層領域２（１２の誤記と認める。）（以降Ｐ-ウェルと称す）の主表面近傍にｎ型不純物拡散層領域のソース３（１３の誤記と認める。）及びドレイン４（１４の誤記と認める。）を有し、該領域間のＰ-ウェル上に第１のゲート絶縁物５１（１５１の誤記と認める。）を介して電荷トラップ層となるフローティングゲート６（１６の誤記と認める。）を有し、該フローティングゲート上に第２のゲート絶縁物５２（１５２の誤記と認める。）を介してコントロールゲートを有する構造をとる。  第６図は上記メモリセル（ｎ×ｍ）個からなるメモリセルアレイの構成図を示している。端子ＺはＰ-ウェルに接続されておりメモリセルにバックバイアスを印加できる端子となっている。
　以上述べた様に本実施例によれば、バックバイアス−Ｖｓを印加する事により従来装置の最大の欠点であった浮き上り効果によるＶＤの低下が解決され書込の安定化が実現でき歩留向上に飛躍的効果が期待できる。」（公報第３頁左下欄第１行〜同第１９行目）と記載されている。
　この記載から引用例には、
　チャネル領域上にフローティングゲート（１６）とコントロールゲート（１７）が積層されたＭＯＳトランジスタ構造のメモリセルをマトリックス状に配設して構成され、フローティングゲート（１６）とｎ型半導体基板（１１）の間で電荷のやり取りをしてデータ書き込み及び消去を行うようにした不揮発性半導体記憶装置において、前記メモリセルは、ｎ型半導体基板（１１）に形成されたｐ型ウェル（１２）に形成され、各行のメモリセルのコントロールゲート（１７）はワード線（Ｘ１〜Ｘｎ）に共通に接続され、各列のメモリセルはビット線（Ｙ１〜Ｙｍ）に共通に接続され、選択的にコントロールゲートに高電位を印加するデータ書き込み動作時に、前記ｐ型ウェル（１２）に前記コントロールゲ一ト（１７）に印加する電位と逆極性の電位を印加するようにした不揮発性半導体記憶装置、に関する発明が記載されている。
　また、拒絶査定時に周知例として引用された特開昭６１−２８７２７２号公報には、図面第３図に関して「そして、特に、書込動作時において問題となる寄生ＭＩＳＦＥＴＱは、ウエル領域４，絶縁膜５，９，導電層（ＷＬ２）１０Ｂ及びデータ線ＤＬ、に接続される半導体領域１１によって構成される。この寄生ＭＩＳＦＥＴＱは、書込動作時に選択された電界効果トランジスタＱｍの一方の半導体領域１１をソース領域とし、書込禁止状態となる隣接する非選択の電界効果トランジスタＱｍの一方の半導体領域１１をドレイン領域として構成される。
　このように構成される寄生ＭＩＳＦＥＴは、書込動作時にソース領域となる半導体領域１１，ウエル領域４に高い電圧が印加される。そして、書込動作時に半導体領域１１とウエル領域４とを逆バイアスになるように構成することにより、寄生ＭＩＳＦＥＴＱは、しきい値電圧を高めて寄生チャネルの発生を防止することができるので、メモリセルＭ間のリークを防止し、誤動作（誤書込動作）を防止することができる。」（公報第４頁右下欄第１６行〜第５頁左上欄第１４行目）と記載されており、この記載から上記特開昭６１−２８７２７２号公報には、
　ｎ-半導体基板と、該ｎ-半導体基板上に形成される書込み対象のメモリセルと同一ワード線に接続され前記書込み対象のメモリセルが接続されるビット線に素子分離領域を介して隣接するビット線に接続されるメモリセルとの間に発生する前記素子分離領域をゲート酸化膜として形成される寄生ＭＩＳトランジスタがオンすることを阻止するために、書込時に半導体領域１１とｐ型ウエル領域４とを逆バイアスとなるように構成した半導体記憶装置、に関する発明が記載されている。
３.対比
　本願発明と引用例に記載されている発明とを対比すると、引用例に記載されている「フローティングゲート」及び「コントロールゲート」は、本願発明の「電荷蓄積層」及び「制御ゲート」とそれぞれ同義であり、引用例に記載されている「ｎ型半導体基板」及び「ｐ型ウェル」は、本願発明の「第１導電型半導体基板」及び「第２導電型ウェル」にそれぞれ相当するから、両者の発明は、
「チャネル領域上に電荷蓄積層と制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルをマトリクス状に配設して構成され、電荷蓄積層と基板の間で電荷のやり取りをしてデータ書き込み及び消去を行うようにした不揮発性半導体記憶装置において、前記メモリセルは、第１導電型半導体基板に形成された第２導電型ウェルに形成され、各行のメモリセルの制御ゲートはワード線に共通に接続され、各列のメモリセルはビット線に共通に接続され、選択的に制御ゲートに高電位を印加するデータ書き込み動作時に、前記第２導電型ウェルに前記制御ゲートに印加する電位と逆極性の電位を印加するようにしたことを特徴とする不揮発性半導体記憶装置」である点で一致し、以下の点で両者の発明は一応相違しているものと認められる。
＜相違点＞
　本願発明における、第２導電型ウェルに対して制御ゲートに印加する電位とは逆極性の電位を印加する目的乃至効果は、書込み対象のメモリセルと同一ワード線に接続され書込み対象のメモリセルが接続されるビット線に素子分離領域を介して隣接するビット線に接続されるメモリセルとの間に発生する前記素子分離領域をゲート酸化膜として形成される寄生ＭＯＳトランジスタが書込時にオンすることを阻止するためであるのに対して、上記引用例に記載されている発明における、第２導電型ウェルに対して制御ゲートに印加する電位とは逆極性の電位を印加する目的乃至効果は、書込時にドレイン端子に印加される正電圧により電荷蓄積層の電位が浮き上がるために生ずる誤動作を防ぐためである点。
４.判断
　そこで両者の目的乃至効果の相違点について検討すると、ｎ-（第１導電型）半導体基板と、該ｎ-半導体基板上に形成される書込み対象のメモリセルと同一ワード線に接続され前記書込み対象のメモリセルが接続されるビット線に素子分離領域を介して隣接するビット線に接続されるメモリセルとの間に発生する前記素子分離領域をゲート酸化膜として形成される寄生ＭＩＳトランジスタがオンすることを阻止することを目的として、書込時に半導体領域１１とｐ型（第２導電型）ウエル領域４とを逆バイアスとなるように構成することは、拒絶査定時に提示された上記特開昭６１−２８７２７２号公報に記載されるように従来周知の事項であり、上記引用例に記載されている発明においても、本願発明と同様にｎ-（第１導電型）半導体基板と、該ｎ-半導体基板上に形成される書込み対象のメモリセルと同一ワード線に接続され前記書込み対象のメモリセルが接続されるビット線に素子分離領域を介して隣接するビット線に接続されるメモリセルとの間に発生する前記素子分離領域をゲート酸化膜として寄生ＭＯＳトランジスタが形成されることと認められるので上記目的乃至効果の差異は格別なものと認めることができない。
５.むすび
　以上のとおりであるから、本願発明は引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。
　
　よって、結論のとおり審決する。