【手続補正書】
【提出日】平成27年9月28日(2015.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、
第１の超小型電子パッケージ及び第２の超小型電子パッケージを備え、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板であって、前記開口部は、前記それぞれの開口部の長さの方向に延在する平行な第１の軸及び第２の軸を有し、前記第２の表面は前記第１の軸と前記第２の軸との間に配置された中央領域を有する、基板と、
第１の超小型電子素子及び第２の超小型電子素子であって、それぞれは、前記基板の前記第１の表面に面する表面、及び、前記それぞれの超小型電子素子の表面において前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトを有し、各超小型電子素子はメモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する、第１の超小型電子素子及び第２の超小型電子素子と、
前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は、該超小型電子パッケージを、該超小型電子パッケージの外部の少なくとも１つの構成要素に接続するように構成される、複数の端子と、
各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードであって、各リードは、前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
を備え、
前記端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを運ぶように構成され、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の該第１の表面及び該第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備え、
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記端子の少なくともいくつかの端子は、前記それぞれの第１の表面及び第２の表面の前記パネルコンタクトに搭載され、前記パネルコンタクトに電気的に接続される、超小型電子アセンブリ。
【請求項２】
各超小型電子パッケージの前記端子は第１の端子であり、各超小型電子パッケージの前記第２の表面は、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する、前記中央領域と対向する第１の縁部及び第２の縁部との間の周辺領域を有し、各超小型電子パッケージは、前記周辺領域のうちの少なくとも１つにおいて前記基板の前記第２の表面において露出する複数の第２の端子を更に備え、前記第２の端子は、前記各超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成され、
前記第２の端子のうちの少なくともいくつかは、前記アドレス信号以外の信号を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項３】
各超小型電子パッケージは、第３の超小型電子素子及び第４の超小型電子素子であって、それぞれは、前記基板の前記第１の表面に面する表面を有し、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する、第３の超小型電子素子及び第４の超小型電子素子を備え、
各超小型電子パッケージの前記基板は、第３の超小型電子素子及び第４の開口部を有し、各超小型電子パッケージの前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、該第３の超小型電子素子及び該第４の超小型電子素子の表面において、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトを有し、
各超小型電子パッケージは、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の前記コンタクトと前記端子との間に電気的に接続された第２のリードを更に備え、前記第２のリードのそれぞれは前記開口部のうちの少なくとも１つと位置合わせされる部分を有し、
各超小型電子パッケージの前記基板の前記第３の開口部及び前記第４の開口部は、前記開口部の長さの方向に延在するそれぞれの平行な第３の軸及び第４の軸を有し、各第３の軸は、前記それぞれの基板の前記第１の開口部の前記第１の軸に平行である、請求項１に記載の超小型電子アセンブリ。
【請求項４】
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置され、該第１のグリッド及び該第２のグリッドは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に互いに位置合わせし、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内である、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの各超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置され、前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせし、前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせし、該位置合わせは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に存在し、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内である、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージの前記端子のうちの１つの端子と、該端子に接続された前記第２の超小型電子パッケージの前記端子のうちの対応する１つの端子との間の前記回路パネルを通る前記電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る前記電気的接続の少なくとも一部は、ほぼ前記回路パネルの厚さの電気長を有する、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記パネルコンタクトは、前記回路パネルの第１の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第１のパネルコンタクトであって、前記第１の超小型電子素子の前記端子に接合される、第１のパネルコンタクトと、前記回路パネルの第２の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第２のパネルコンタクトであって、前記第２の超小型電子素子の前記端子に接合される、第２のパネルコンタクトとを含み、
前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第２の列に位置合わせし、前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第１の列に位置合わせし、
前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列内の対応するコンタクトに結合され、前記第１のパネルコンタクトの前記第２の列内のそれぞれのコンタクトは、前記第２のパネルコンタクトの前記第２の列内の対応するコンタクトに結合される、請求項１に記載の超小型電子アセンブリ。
【請求項９】
請求項１に記載の超小型電子アセンブリ及び前記超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素を備えるシステム。
【請求項１０】
ハウジングを更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記ハウジングを用いて組立てられる、請求項９に記載のシステム。