(57)【要約】【課題】デジタル信号の伝送の信頼性を向上するために有用な技術を提供する。【解決手段】デジタル信号伝送装置が、第１信号線に第１デジタル送信信号を出力し、第２信号線に第１デジタル送信信号と相補の第２デジタル送信信号を出力する送信回路と、受信回路とを具備する。受信回路は、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有するＡＮＤ回路と、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有するＯＲ回路と、出力ノードの論理値に応じてＡＮＤ回路から出力される出力信号とＯＲ回路から出力される出力信号のうちの一方の出力信号を選択し、一方の出力信号に応じてデジタル受信信号を出力ノードに出力するように構成された選択出力回路とを備えている。【選択図】図１
2018160865.tif 000002
【特許請求の範囲】
【請求項１】
第１信号線に第１デジタル送信信号を出力し、第２信号線に前記第１デジタル送信信号と相補の第２デジタル送信信号を出力する送信回路と、
前記第１信号線を介して前記第１デジタル送信信号を受け取り、前記第２信号線を介して前記第２デジタル送信信号を受け取り、受け取った前記第１デジタル送信信号及び前記第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路
とを具備し、
前記受信回路は、
前記第１信号線が接続された第１入力と、前記第２信号線が接続された第２入力とを有し、前記第１入力に入力された前記第１デジタル送信信号の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、
前記第１信号線が接続された第３入力と、前記第２信号線が接続された第４入力とを有し、前記第３入力に入力された前記第１デジタル送信信号の論理値と相補の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、
前記出力ノードの論理値に応じて前記第１出力信号と前記第２出力信号のうちの一方の出力信号を選択し、前記一方の出力信号に応じて前記デジタル受信信号を前記出力ノードに出力するように構成された選択出力回路
とを備える
デジタル信号伝送装置。
【請求項２】
請求項１に記載のデジタル信号伝送装置であって、
更に、
前記第１出力信号の論理値と前記第２出力信号の論理値の排他的論理和である論理値を有する第３出力信号を出力するＸＯＲ回路を具備する
デジタル信号伝送装置。
【請求項３】
請求項１に記載のデジタル信号伝送装置であって、
前記選択出力回路が、
前記出力ノードの論理値に応じて前記第１出力信号と前記第２出力信号のうちの一方を出力するセレクタと、
前記セレクタの出力が接続されたデータ入力と、前記出力ノードが接続されたデータ出力と、クロック信号が入力されるクロック入力とを有するフリップフロップ
とを具備する
デジタル信号伝送装置。
【請求項４】
請求項１に記載のデジタル信号伝送装置であって、
前記選択出力回路が、
前記第１出力信号が入力されるデータ入力と、クロック信号が入力されるクロック入力とを有する第１フリップフロップと、
前記第２出力信号が入力されるデータ入力と、前記クロック信号が入力されるクロック入力とを有する第２フリップフロップと、
前記出力ノードの論理値に応じて、前記第１フリップフロップのデータ出力から出力される第４出力信号と前記第２フリップフロップのデータ出力から出力される第５出力信号の一方を前記出力ノードに出力するように構成されたセレクタ
を備える
デジタル信号伝送装置。
【請求項５】
請求項１に記載のデジタル信号伝送装置であって、
前記選択出力回路が、組み合わせ回路として構成されている
デジタル信号伝送装置。
【請求項６】
第１信号線に第１デジタル送信信号を出力し、第２信号線に前記第１デジタル送信信号と相補の第２デジタル送信信号を出力する送信回路と、
前記第１信号線を介して前記第１デジタル送信信号を受け取り、前記第２信号線を介して前記第２デジタル送信信号を受け取り、受け取った前記第１デジタル送信信号及び前記第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路
とを具備し、
前記受信回路は、
前記第１信号線が接続された第１入力と、前記第２信号線が接続された第２入力とを有し、前記第１入力に入力された前記第１デジタル送信信号の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、
前記第１信号線が接続された第３入力と、前記第２信号線が接続された第４入力とを有し、前記第３入力に入力された前記第１デジタル送信信号の論理値と相補の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、
前記第１出力信号の論理値と前記第２出力信号の論理値の排他的論理和である論理値を有する第３出力信号を出力するＸＯＲ回路
とを備える
デジタル信号伝送装置。
【請求項７】
請求項６に記載のデジタル信号伝送装置であって、
前記受信回路が、前記第３出力信号をラッチするラッチ回路を更に備えている
デジタル信号伝送装置。
【請求項８】
第１信号線に第１クロック信号を出力し、第２信号線に前記第１クロック信号と相補の第２クロック信号を出力する送信回路と、
受信回路
とを具備し、
前記受信回路は、
出力ノードと、
前記第１信号線が接続された第１入力と、前記第２信号線が接続された第２入力とを有し、前記第１入力に入力された前記第１クロック信号の論理値と、前記第２入力に入力された前記第２クロック信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、
前記第１信号線が接続された第３入力と、前記第２信号線が接続された第４入力とを有し、前記第３入力に入力された前記第１クロック信号の論理値と相補の論理値と、前記第２入力に入力された前記第２クロック信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、
前記出力ノードの論理値に応じて、前記第１出力信号と前記第２出力信号のうちの一方を出力クロック信号として前記出力ノードに出力する組み合わせ回路として構成された選択出力回路
とを備える
クロック信号伝送装置。
【請求項９】
第１信号線を介して第１デジタル送信信号を受け取り、第２信号線を介して前記第１デジタル送信信号と相補の第２デジタル送信信号を受け取り、前記第１デジタル送信信号及び前記第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路であって、
前記第１信号線が接続された第１入力と、前記第２信号線が接続された第２入力とを有し、前記第１入力に入力された前記第１デジタル送信信号の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、
前記第１信号線が接続された第３入力と、前記第２信号線が接続された第４入力とを有し、前記第３入力に入力された前記第１デジタル送信信号の論理値と相補の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、
前記出力ノードの論理値に応じて前記第１出力信号と前記第２出力信号のうちの一方の出力信号を選択し、前記一方の出力信号に応じて前記デジタル受信信号を前記出力ノードに出力するように構成された選択出力回路
とを備える
受信回路。
【請求項１０】
第１信号線を介して第１デジタル送信信号を受け取り、第２信号線を介して前記第１デジタル送信信号と相補の第２デジタル送信信号を受け取り、前記第１デジタル送信信号及び前記第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路であって、
前記第１信号線が接続された第１入力と、前記第２信号線が接続された第２入力とを有し、前記第１入力に入力された前記第１デジタル送信信号の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、
前記第１信号線が接続された第３入力と、前記第２信号線が接続された第４入力とを有し、前記第３入力に入力された前記第１デジタル送信信号の論理値と相補の論理値と、前記第２入力に入力された前記第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、
前記第１出力信号の論理値と前記第２出力信号の論理値の排他的論理和である論理値を有する第３出力信号を出力するＸＯＲ回路
とを備える
受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号伝送装置、クロック信号伝送装置、及び、受信回路に関する。
【背景技術】
【０００２】
ＩＣチップ（integrated circuit chip）の内部において、また、２つのＩＣチップの間においてデジタル信号の伝送を確実に実行することは、システムの信頼性を向上するために重要である。
【０００３】
デジタル信号の確実な伝送を阻害する要因の一つが、ノイズである。例えば、電源ラインにノイズが印加されると、集積回路チップの内部の信号線に、又は、ＩＣチップ間を接続する信号線にノイズが重畳し、デジタル信号の伝送が阻害される。特に、リセット信号、割り込み信号のような重要なデジタル信号を伝送する信号線がノイズによる影響を受けることは、システム全体の信頼性の確保の観点で好ましくない。
【０００４】
ノイズの影響を抑制するために広く採用されている手法としては、基板設計及びレイアウト設計の最適化や、バイパスキャパシタの強化が挙げられる。しかしながら、これらの手法は、ノイズの影響を抑制するためには十分ではない。
【０００５】
このように、デジタル信号の伝送の信頼性を向上することには、技術的ニーズが存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の目的の一つは、デジタル信号の伝送の信頼性を向上するために有用な技術を提供することにある。本発明の他の目的は、以下の開示から当業者には理解されるであろう。
【課題を解決するための手段】
【０００７】
本発明の一の観点では、デジタル信号伝送装置が、第１信号線に第１デジタル送信信号を出力し、第２信号線に第１デジタル送信信号と相補の第２デジタル送信信号を出力する送信回路と、第１信号線を介して第１デジタル送信信号を受け取り、第２信号線を介して第２デジタル送信信号を受け取り、受け取った第１デジタル送信信号及び第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路とを具備する。受信回路は、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有し、第１入力に入力された第１デジタル送信信号の論理値と、第２入力に入力された第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、第１信号線が接続された第３入力と、第２信号線が接続された第４入力とを有し、第３入力に入力された前記第１デジタル送信信号の論理値と相補の論理値と、第２入力に入力された第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、出力ノードの論理値に応じて第１出力信号と第２出力信号のうちの一方の出力信号を選択し、一方の出力信号に応じてデジタル受信信号を出力ノードに出力するように構成された選択出力回路とを備えている。
【０００８】
本発明の他の観点では、デジタル信号伝送装置が、第１信号線に第１デジタル送信信号を出力し、第２信号線に第１デジタル送信信号と相補の第２デジタル送信信号を出力する送信回路と、第１信号線を介して第１デジタル送信信号を受け取り、第２信号線を介して第２デジタル送信信号を受け取り、受け取った第１デジタル送信信号及び第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路とを具備する。受信回路は、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有し、第１入力に入力された第１デジタル送信信号の論理値と、第２入力に入力された第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、第１信号線が接続された第３入力と、第２信号線が接続された第４入力とを有し、第３入力に入力された第１デジタル送信信号の論理値と相補の論理値と、第２入力に入力された第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、第１出力信号の論理値と第２出力信号の論理値の排他的論理和である論理値を有する第３出力信号を出力するＸＯＲ回路とを備えている。
【０００９】
本発明の更に他の観点では、クロック信号伝送装置が、第１信号線に第１クロック信号を出力し、第２信号線に第１クロック信号と相補の第２クロック信号を出力する送信回路と、受信回路とを具備する。受信回路は、出力ノードと、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有し、第１入力に入力された第１クロック信号の論理値と、第２入力に入力された第２クロック信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、第１信号線が接続された第３入力と、第２信号線が接続された第４入力とを有し、第３入力に入力された第１クロック信号の論理値と相補の論理値と、第２入力に入力された第２クロック信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、出力ノードの論理値に応じて、第１出力信号と第２出力信号のうちの一方を出力クロック信号として出力ノードに出力する組み合わせ回路として構成された選択出力回路とを備えている。
【００１０】
本発明の更に他の観点では、第１信号線を介して第１デジタル送信信号を受け取り、第２信号線を介して第１デジタル送信信号と相補の第２デジタル送信信号を受け取り、第１デジタル送信信号及び第２デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路が提供される。当該受信回路は、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有し、第１入力に入力された第１デジタル送信信号の論理値と、第２入力に入力された第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、第１信号線が接続された第３入力と、第２信号線が接続された第４入力とを有し、第３入力に入力された第１デジタル送信信号の論理値と相補の論理値と、第２入力に入力された第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、出力ノードの論理値に応じて第１出力信号と第２出力信号のうちの一方の出力信号を選択し、一方の出力信号に応じてデジタル受信信号を出力ノードに出力するように構成された選択出力回路とを備えている。
【００１１】
本発明の更に他の観点では、受信回路が、第１信号線が接続された第１入力と、第２信号線が接続された第２入力とを有し、第１入力に入力された第１デジタル送信信号の論理値と、第２入力に入力された第２デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第１出力信号を出力するように構成されたＡＮＤ回路と、第１信号線が接続された第３入力と、第２信号線が接続された第４入力とを有し、第３入力に入力された第１デジタル送信信号の論理値と相補の論理値と、第２入力に入力された第２デジタル送信信号の論理値の論理和である論理値を有する第２出力信号を出力するように構成されたＯＲ回路と、第１出力信号の論理値と第２出力信号の論理値の排他的論理和である論理値を有する第３出力信号を出力するＸＯＲ回路とを備えている。
【発明の効果】
【００１２】
本発明によれば、デジタル信号の伝送の信頼性を向上するために有用な技術が提供される。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態のデジタル信号伝送装置の構成を示す回路図である。
【図２】第１の実施形態のデジタル信号伝送装置の動作を示すタイミングチャートである。
【図３】第２の実施形態のデジタル信号伝送装置の構成を示す回路図である。
【図４】第２の実施形態のデジタル信号伝送装置の動作を示すタイミングチャートである。
【図５】第３の実施形態のデジタル信号伝送装置の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の実施形態を説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態のデジタル信号伝送装置１０の構成を示す回路図である。本実施形態のデジタル信号伝送装置１０は、送信回路１と受信回路２とを備えている。送信回路１と受信回路２とは、一対の信号線３、４によって接続されている。一実施形態では、送信回路１、受信回路２、信号線３、４は、同一のＩＣチップにモノリシックに（monolithically）集積化されていてもよい。他の実施形態では、送信回路１、受信回路２が異なる２つのＩＣチップに集積化され、信号線３、４は、該２つのＩＣチップを接続するように設けられていてもよい。
【００１６】
送信回路１は、デジタル送信信号ＤＴｘから、互いに相補である第１デジタル送信信号Ｄと、第２デジタル送信信号／Ｄとを生成する。送信回路１は、インバータ１１〜１４を備えており、インバータ１１〜１４により、互いに相補である第１デジタル送信信号Ｄと第２デジタル送信信号／Ｄとが生成される。本実施形態では、第１デジタル送信信号Ｄが、元のデジタル送信信号ＤＴｘと同一の論理値を有するように生成され、第２デジタル送信信号／Ｄが、第１デジタル送信信号Ｄの論理値と相補の論理値を有するように生成される。送信回路１は、第１デジタル送信信号Ｄを信号線３に出力し、第２デジタル送信信号／Ｄを信号線４に出力する。
【００１７】
受信回路２は、信号線３を介して第１デジタル送信信号Ｄを受け取り、信号線４を介して第２デジタル送信信号／Ｄを受け取り、受け取った第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄに対応する（即ち、元のデジタル送信信号ＤＴｘに対応する）デジタル受信信号ＤＲｘを出力ノード５に出力するように構成されている。
【００１８】
本実施形態では、受信回路２は、ＡＮＤ回路２１と、ＯＲ回路２２と、選択出力回路２３と、ノイズ検出回路２４とを備えている。
【００１９】
ＡＮＤ回路２１は、信号線３が接続された第１入力と、信号線４が接続された第２入力とを有している。ＡＮＤ回路２１の第１入力には信号線３から第１デジタル送信信号Ｄが入力され、第２入力には第２デジタル送信信号／Ｄが入力される。ＡＮＤ回路２１は、第１デジタル送信信号Ｄの論理値と、第２デジタル送信信号／Ｄの論理値と相補の論理値との論理積である論理値を有する出力信号Ｓ１を出力するように構成されている。
【００２０】
なお、図１には、このような論理演算を実現するＡＮＤ回路２１として、反転入力（inverting input）と非反転入力(non-inverting input)とを有するＮＡＮＤゲートが用いられる構成が図示されている。第１デジタル送信信号Ｄは、該ＮＡＮＤゲートの反転入力に入力され、第２デジタル送信信号／Ｄは、該ＮＡＮＤゲートの非反転入力に入力される。このような構成は、第１デジタル送信信号Ｄを伝送する経路と第２デジタル送信信号／Ｄを伝送する経路のゲート段数を一致させるために好適である。
【００２１】
ＯＲ回路２２は、信号線３が接続された第１入力と、信号線４が接続された第２入力とを有している。ＯＲ回路２２の第１入力には信号線３から第１デジタル送信信号Ｄが入力され、第２入力には第２デジタル送信信号／Ｄが入力される。ＯＲ回路２２は、第１デジタル送信信号Ｄの論理値と、第２デジタル送信信号／Ｄの論理値と相補の論理値との論理和である論理値を有する出力信号Ｓ２を出力するように構成されている。
【００２２】
なお、図１には、このような論理演算を実現するＯＲ回路２２として、反転入力と非反転入力とを有するＮＯＲゲートが用いられる構成が図示されている。第１デジタル送信信号Ｄは、該ＮＯＲゲートの反転入力に入力され、第２デジタル送信信号／Ｄは、該ＮＯＲゲートの非反転入力に入力される。このような構成は、第１デジタル送信信号Ｄを伝送する経路と第２デジタル送信信号／Ｄを伝送する経路のゲート段数を一致させるために好適である。
【００２３】
選択出力回路２３は、出力ノード５の論理値に応じて出力信号Ｓ１と出力信号Ｓ２のうちの一方の出力信号を選択し、選択された一方の出力信号に応じてデジタル受信信号ＤＲｘを出力ノード５に出力するように構成されている。
【００２４】
詳細には、選択出力回路２３は、セレクタ２５と、フリップフロップ２６とを備えている。セレクタ２５は、出力ノード５の論理値に応じて、出力信号Ｓ１と出力信号Ｓ２のうちの一方を選択し、選択した出力信号を出力信号Ｓ３として出力する。本実施形態では、セレクタ２５は、出力ノード５の論理値が“ｌｏｗ”である場合にＡＮＤ回路２１の出力信号Ｓ１を選択し、“ｈｉｇｈ”である場合にＯＲ回路２２の出力信号Ｓ２を選択する。フリップフロップ２６は、セレクタ２５の出力に接続されたデータ入力と、出力ノード５に接続されたデータ出力と、クロック信号ＣＬＫが供給されているクロック入力を有している。フリップフロップ２６は、セレクタ２５から出力された出力信号Ｓ３の論理値をクロック信号ＣＬＫに同期してラッチし、ラッチした論理値を有する出力信号をデータ出力から出力する。フリップフロップ２６のデータ出力から出力される出力信号が、デジタル受信信号ＤＲｘとして出力ノード５に出力される。
【００２５】
ノイズ検出回路２４は、ＡＮＤ回路２１とＯＲ回路２２からそれぞれ出力される出力信号Ｓ１及びＳ２からノイズ検出信号ＳＮＯＩＳＥを生成し、ノイズ検出信号ＳＮＯＩＳＥをノイズ検出出力６に出力するように構成されている。ノイズ検出信号ＳＮＯＩＳＥとは、信号線３、４への重大なノイズ（例えば、第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄの論理値を誤って識別させるようなノイズ）の印加を検出するために用いられる信号である。
【００２６】
本実施形態では、ノイズ検出回路２４が、ＸＯＲ回路２７とフリップフロップ２８とを備えている。ＸＯＲ回路２７は、ＡＮＤ回路２１の出力信号Ｓ１の論理値とＯＲ回路２２の出力信号Ｓ２の論理値の排他的論理和である論理値を有する出力信号Ｓ４を出力するように構成されている。フリップフロップ２８は、ＸＯＲ回路２７の出力に接続されたデータ入力と、ノイズ検出出力６に接続されたデータ出力と、クロック信号ＣＬＫが供給されているクロック入力を有している。
【００２７】
続いて、第１の実施形態のデジタル信号伝送装置１０の動作について説明する。
本実施形態のデジタル信号伝送装置１０は、コモンモードノイズに対する耐性が強いように構成されている。留意すべきことは、ノイズには極性があることである。コモンモードノイズには、信号線の電位を上昇させるものと、信号線の電位を低下させるものがある。以下では、信号線の電位を上昇させるノイズの極性を“正極性”といい、信号線の電位を低下させるノイズの極性を“負極性”という。正極性、負極性いずれのコモンモードノイズについても、コモンモードノイズの影響を抑制できることが望ましい。
【００２８】
本実施形態のデジタル信号伝送装置１０は、ＡＮＤ回路２１の出力信号Ｓ１とＯＲ回路２２の出力信号Ｓ２とを、出力ノード５の論理値（即ち、デジタル受信信号ＤＲｘの論理値）に応じて選択する構成を採用することで、コモンモードノイズの極性に関わらず、第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄを正しく受信できるように構成されている。
【００２９】
正極性のコモンモードノイズは、第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄのうち論理値が“ｌｏｗ”であるものに影響を及ぼす可能性があり、負極性のコモンモードノイズは、論理値が“ｈｉｇｈ”であるデジタル送信信号に影響を及ぼす可能性がある。本実施形態のデジタル信号伝送装置１０の構成では、正極性のコモンモードノイズが印加された場合に論理値が“ｈｉｇｈ”であるデジタル送信信号に基づいてデジタル受信信号ＤＲｘの論理値が決定され、負極性のコモンモードノイズが印加された場合に論理値が“ｌｏｗ”であるデジタル送信信号に基づいてデジタル受信信号ＤＲｘの論理値が決定される。このような動作により、デジタル信号伝送装置１０は、コモンモードノイズの極性に関わらず、コモンモードノイズの影響を抑制できる。
【００３０】
詳細には、第１デジタル送信信号Ｄの論理値が“ｌｏｗ”であり、第２デジタル送信信号／Ｄの論理値が“ｈｉｇｈ”である場合には、ＡＮＤ回路２１の出力信号Ｓ１は、正極性、負極性のいずれのコモンモードノイズによる影響を受けない。なぜなら、正極性のコモンモードノイズが発生した場合には、ＡＮＤ回路２１の出力信号Ｓ１の論理値は、第２デジタル送信信号／Ｄの論理値によって決定され、負極性のコモンモードノイズが発生した場合には、ＡＮＤ回路２１の出力信号Ｓ１の論理値は、第１デジタル送信信号Ｄの論理値によって決定されるからである。
【００３１】
一方、第１デジタル送信信号Ｄの論理値が“ｈｉｇｈ”であり、第２デジタル送信信号／Ｄの論理値が“ｌｏｗ”である場合には、ＯＲ回路２２の出力信号Ｓ２は、正極性、負極性のいずれのコモンモードノイズによる影響を受けない。なぜなら、正極性のコモンモードノイズが発生した場合には、ＯＲ回路２２の出力信号Ｓ２の論理値は、第１デジタル送信信号Ｄの論理値によって決定され、負極性のコモンモードノイズが発生した場合には、ＯＲ回路２２の出力信号Ｓ２の論理値は、第２デジタル送信信号／Ｄの論理値によって決定されるからである。
【００３２】
本実施形態のデジタル信号伝送装置１０は、出力ノード５の論理値、言い換えれば、直前の第１デジタル送信信号Ｄの論理値が“ｌｏｗ”である場合には、ＡＮＤ回路２１の出力信号Ｓ１を選択し、出力ノード５の論理値が“ｈｉｇｈ”である場合には、ＯＲ回路２２の出力信号Ｓ２を選択する。このような動作により、本実施形態のデジタル信号伝送装置１０は、正極性、負極性いずれのコモンモードノイズが信号線３、４に印加されても、第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄを正しく受信できる。以下、本実施形態のデジタル信号伝送装置１０の動作について詳細に説明する。
【００３３】
図２は、本実施形態のデジタル信号伝送装置１０の動作を示すタイミングチャートである。初期状態において、送信回路１におけるデジタル送信信号ＤＴｘの論理値、及び、受信回路２におけるデジタル受信信号ＤＲｘの論理値が、いずれも“ｌｏｗ”であるとする。この場合、信号線３、４における第１デジタル送信信号Ｄ、第２デジタル送信信号／Ｄの論理値は、それぞれ、“ｌｏｗ”、“ｈｉｇｈ”である。また、受信回路２において生成される出力信号Ｓ１〜Ｓ４の論理値は、いずれも、“ｌｏｗ”レベルである。
【００３４】
受信回路２のフリップフロップ２６は、セレクタ２５の出力信号Ｓ３を、クロック信号ＣＬＫに同期して（図２の動作では、クロック信号ＣＬＫの立ち上がりエッジに同期して）ラッチする。デジタル送信信号ＤＴｘの論理値が“ｌｏｗ”である限り、セレクタ２５の出力信号Ｓ３の論理値は“ｌｏｗ”であり、よって、フリップフロップ２６から出力されるデジタル受信信号ＤＲｘの論理値も、“ｌｏｗ”で維持される。
【００３５】
ここで、時刻ｔ１において、正極性のコモンモードノイズ（信号線３、４の両方の電位を上昇させるコモンモードノイズ）が印加されたとする。この場合、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによって影響を受けて一時的に“ｈｉｇｈ”になる。しかしながら、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによる影響を受けず、“ｌｏｗ”のまま維持される。その一方で、セレクタ２５は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＡＮＤ回路２１の出力信号Ｓ１を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｌｏｗ”に維持される。
【００３６】
一方で、ＡＮＤ回路２１の出力信号Ｓ１が“ｌｏｗ”に維持された状態でＯＲ回路２２の出力信号Ｓ２の論理値が一時的に“ｈｉｇｈ”になるため、ＸＯＲ回路２７の出力信号Ｓ４が、一時的に“ｈｉｇｈ”になる。クロック信号ＣＬＫの立ち上がりエッジが、ＯＲ回路２２の出力信号Ｓ２がコモンモードノイズの影響を受けるタイミングである場合には、フリップフロップ２８は、ＸＯＲ回路２７の出力信号Ｓ４が一時的に“ｈｉｇｈ”になったタイミングでＸＯＲ回路２７の出力信号Ｓ４をラッチするので、ノイズ検出信号ＳＮＯＩＳＥの論理値が“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ１においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００３７】
その後、時刻ｔ２において、負極性のコモンモードノイズが印加されたとする。この場合も、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによって影響を受けて一時的に“ｈｉｇｈ”になる。しかしながら、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによる影響を受けず、“ｌｏｗ”のまま維持される。その一方で、セレクタ２５は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＡＮＤ回路２１の出力信号Ｓ１を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｌｏｗ”に維持される。
【００３８】
一方で、ＡＮＤ回路２１の出力信号Ｓ１が“ｌｏｗ”に維持された状態でＯＲ回路２２の出力信号Ｓ２の論理値が一時的に“ｈｉｇｈ”になるため、ＸＯＲ回路２７の出力信号Ｓ４が一時的に“ｈｉｇｈ”になる。このため、ノイズ検出信号ＳＮＯＩＳＥの論理値が“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ２においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００３９】
その後、時刻ｔ３においてデジタル送信信号ＤＴｘが“ｌｏｗ”から“ｈｉｇｈ”に遷移したとする。このとき、信号線３、４によって伝送される第１デジタル送信信号Ｄ、第２デジタル送信信号／Ｄが、それぞれ、“ｈｉｇｈ”、“ｌｏｗ”に遷移する。受信回路２においては、第１デジタル送信信号Ｄ、第２デジタル送信信号／Ｄに応じて、出力信号Ｓ１〜Ｓ３が“ｌｏｗ”から“ｈｉｇｈ”に遷移する。
【００４０】
その後、時刻ｔ４においてクロック信号ＣＬＫが立ち上がると、フリップフロップ２６が出力信号Ｓ３の論理値をラッチし、デジタル受信信号ＤＲｘが“ｌｏｗ”から“ｈｉｇｈ”に遷移する。
【００４１】
この状態において、時刻ｔ５において、正極性のコモンモードノイズが印加されたとする。この場合、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによって影響を受けて一時的に“ｌｏｗ”になる。しかしながら、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによる影響を受けず、“ｈｉｇｈ”のまま維持される。その一方で、セレクタ２５は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＯＲ回路２２の出力信号Ｓ２を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｈｉｇｈ”に維持される。
【００４２】
一方で、ＯＲ回路２２の出力信号Ｓ２が“ｈｉｇｈ”に維持された状態でＡＮＤ回路２１の出力信号Ｓ１の論理値が一時的に“ｌｏｗ”になるため、ＸＯＲ回路２７の出力信号Ｓ４が、一時的に“ｈｉｇｈ”になる。クロック信号ＣＬＫの立ち上がりエッジが、ＡＮＤ回路２１の出力信号Ｓ１がコモンモードノイズの影響を受けるタイミングである場合には、フリップフロップ２８は、ＸＯＲ回路２７の出力信号Ｓ４が一時的に“ｈｉｇｈ”になったタイミングでＸＯＲ回路２７の出力信号Ｓ４をラッチするので、ノイズ検出信号ＳＮＯＩＳＥの論理値が“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ５においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００４３】
その後、時刻ｔ６において、負極性のコモンモードノイズが印加されたとする。この場合も、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによって影響を受けて一時的に“ｌｏｗ”になる。しかしながら、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによる影響を受けず、“ｈｉｇｈ”のまま維持される。その一方で、セレクタ２５は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＯＲ回路２２の出力信号Ｓ２を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｈｉｇｈ”に維持される。
【００４４】
一方で、ＯＲ回路２２の出力信号Ｓ２が“ｈｉｇｈ”に維持された一方でＡＮＤ回路２１の出力信号Ｓ１の論理値が一時的に“ｌｏｗ”になるため、ＸＯＲ回路２７の出力信号Ｓ４が一時的に“ｈｉｇｈ”になる。このため、ノイズ検出信号ＳＮＯＩＳＥの論理値が“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ６においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００４５】
以上に説明されているように、第１の実施形態のデジタル信号伝送装置１０は、正極性、負極性いずれのコモンモードノイズについても、コモンモードノイズの影響を抑制しながらデジタル信号を伝送することができる。加えて、本実施形態のデジタル信号伝送装置１０は、コモンモードノイズが信号線３、４に印加されたことを検知することができる。
【００４６】
（第２の実施形態）
図３は、第２の実施形態のデジタル信号伝送装置１０Ａの構成を示す回路図である。第２の実施形態のデジタル信号伝送装置１０Ａは、第１の実施形態のデジタル信号伝送装置１０と類似した構成を有しているが、受信回路２Ａの構成、より具体的には、選択出力回路２３Ａ及びノイズ検出回路２４Ａの構成が変更されている。第２の実施形態の受信回路２Ａでは、（セレクタ２５の出力信号ではなく）ＡＮＤ回路２１及びＯＲ回路２２の出力信号Ｓ１、Ｓ２がフリップフロップによってラッチされる。
【００４７】
詳細には、第２の実施形態では、選択出力回路２３Ａが、フリップフロップ２９、３０と、セレクタ３１とを備えている。フリップフロップ２９は、ＡＮＤ回路２１の出力信号Ｓ１の論理値をクロック信号ＣＬＫに同期してラッチし、ラッチした論理値を有する出力信号Ｓ５をデータ出力から出力する。フリップフロップ３０は、ＯＲ回路２２の出力信号Ｓ２の論理値をクロック信号ＣＬＫに同期してラッチし、ラッチした論理値を有する出力信号Ｓ６をデータ出力から出力する。セレクタ３１は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてフリップフロップ２９、３０の出力信号Ｓ５、Ｓ６のうちの一方を選択する。
【００４８】
ここで、フリップフロップ２９、３０の出力信号Ｓ５、Ｓ６は、それぞれ、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２の論理値をラッチすることで生成される信号であるから、本実施形態においても、出力ノード５の論理値に応じて、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２が選択されることになる。本実施形態では、セレクタ３１は、出力ノード５の論理値が“ｌｏｗ”である場合にフリップフロップ２９の出力信号Ｓ５を選択し、“ｈｉｇｈ”である場合にフリップフロップ３０の出力信号Ｓ６を選択する。セレクタ３１によって選択された出力信号は、デジタル受信信号ＤＲｘとして出力ノード５に出力される。
【００４９】
ノイズ検出回路２４Ａは、ＸＯＲ回路３２を備えている。ＸＯＲ回路３２は、フリップフロップ２９の出力信号Ｓ５の論理値とフリップフロップ３０の出力信号Ｓ６の論理値の排他的論理和である論理値を有する出力信号をノイズ検出出力６に出力するように構成されている。ＸＯＲ回路３２から出力される出力信号が、ノイズ検出信号ＳＮＯＩＳＥとして用いられる。
【００５０】
図４は、第２の実施形態のデジタル信号伝送装置１０Ａの動作を示すタイミングチャートである。第２の実施形態のデジタル信号伝送装置１０Ａの動作は、セレクタ２５の出力信号Ｓ３及びＸＯＲ回路２７の出力信号Ｓ４がフリップフロップ２６、２８にラッチされる代わりに、ＡＮＤ回路２１及びＯＲ回路２２の出力信号Ｓ１、Ｓ２がフリップフロップ２９、３０にラッチされることを除けば、第１の実施形態のデジタル信号伝送装置１０の動作と実質的に同じである。
【００５１】
時刻ｔ１において、正極性のコモンモードノイズが印加されたとする。この場合、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによって影響を受けて一時的に“ｈｉｇｈ”になる。しかしながら、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによる影響を受けず、“ｌｏｗ”のまま維持される。フリップフロップ２９、３０は、それぞれ、クロック信号ＣＬＫの立ち上がりに同期して、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２をラッチし、それぞれ、出力信号Ｓ５、Ｓ６を出力する。セレクタ３１は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＡＮＤ回路２１の出力信号Ｓ１に対応するフリップフロップ２９の出力信号Ｓ５を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｌｏｗ”に維持される。
【００５２】
一方で、ＯＲ回路２２の出力信号Ｓ２の論理値が一時的に“ｈｉｇｈ”になったときにフリップフロップ３０がＯＲ回路２２の出力信号Ｓ２をラッチするので、フリップフロップ３０の出力信号Ｓ６は、“ｈｉｇｈ”になる。これにより、ＸＯＲ回路３２から出力されるノイズ検出信号ＳＮＯＩＳＥが、“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ１においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００５３】
その後、時刻ｔ２において、負極性のコモンモードノイズが印加されたとする。この場合も、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによって影響を受けて一時的に“ｈｉｇｈ”になる。しかしながら、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによる影響を受けず、“ｌｏｗ”のまま維持される。フリップフロップ２９、３０は、それぞれ、クロック信号ＣＬＫの立ち上がりに同期して、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２をラッチし、それぞれ、出力信号Ｓ５、Ｓ６を出力する。セレクタ３１は、出力ノード５の論理値に応じてＡＮＤ回路２１の出力信号Ｓ１に対応するフリップフロップ２９の出力信号Ｓ５を選択する。結果として、出力ノード５の論理値は、コモンモードノイズによって影響されず、“ｌｏｗ”に維持される。
【００５４】
一方で、ＯＲ回路２２の出力信号Ｓ２の論理値が一時的に“ｈｉｇｈ”になったときにフリップフロップ３０がＯＲ回路２２の出力信号Ｓ２をラッチするので、フリップフロップ３０の出力信号Ｓ６は、“ｈｉｇｈ”になる。これにより、ＸＯＲ回路３２から出力されるノイズ検出信号ＳＮＯＩＳＥが、“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ１においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００５５】
その後、時刻ｔ３においてデジタル送信信号ＤＴｘが“ｌｏｗ”から“ｈｉｇｈ”に遷移したとする。このとき、信号線３、４によって伝送される第１デジタル送信信号Ｄ、第２デジタル送信信号／Ｄが、それぞれ、“ｈｉｇｈ”、“ｌｏｗ”に遷移する。受信回路２においては、第１デジタル送信信号Ｄ、第２デジタル送信信号／Ｄに応じて、出力信号Ｓ１、Ｓ２が“ｌｏｗ”から“ｈｉｇｈ”に遷移する。
【００５６】
その後、時刻ｔ４においてクロック信号ＣＬＫが立ち上がると、フリップフロップ２９、３０が出力信号Ｓ１、Ｓ２の論理値をラッチし、出力信号Ｓ５、Ｓ６の両方の論理値が“ｈｉｇｈ”になる。このとき、出力信号Ｓ５、Ｓ６の両方の論理値が“ｈｉｇｈ”になるので、デジタル受信信号ＤＲｘが“ｌｏｗ”から“ｈｉｇｈ”に遷移する。
【００５７】
この状態において、時刻ｔ５において、正極性のコモンモードノイズが印加されたとする。この場合、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによって影響を受けて一時的に“ｌｏｗ”になる。しかしながら、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによる影響を受けず、“ｈｉｇｈ”のまま維持される。フリップフロップ２９、３０は、それぞれ、クロック信号ＣＬＫの立ち上がりに同期して、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２をラッチし、それぞれ、出力信号Ｓ５、Ｓ６を出力する。セレクタ３１は、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）に応じてＯＲ回路２２の出力信号Ｓ２に対応するフリップフロップ３０の出力信号Ｓ６を選択する。結果として、出力ノード５の論理値（デジタル受信信号ＤＲｘの論理値）は、コモンモードノイズによって影響されず、“ｈｉｇｈ”に維持される。
【００５８】
一方で、ＡＮＤ回路２１の出力信号Ｓ１の論理値が一時的に“ｌｏｗ”になったときにフリップフロップ２９がＡＮＤ回路２１の出力信号Ｓ１をラッチするので、フリップフロップ２９の出力信号Ｓ５は、“ｌｏｗ”になる。これにより、ＸＯＲ回路３２から出力されるノイズ検出信号ＳＮＯＩＳＥが、“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ５においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００５９】
その後、時刻ｔ６において、負極性のコモンモードノイズが印加されたとする。この場合も、ＡＮＤ回路２１の出力信号Ｓ１は、コモンモードノイズによって影響を受けて一時的に“ｌｏｗ”になる。しかしながら、ＯＲ回路２２の出力信号Ｓ２は、コモンモードノイズによる影響を受けず、“ｈｉｇｈ”のまま維持される。フリップフロップ２９、３０は、それぞれ、クロック信号ＣＬＫの立ち上がりに同期して、ＡＮＤ回路２１、ＯＲ回路２２の出力信号Ｓ１、Ｓ２をラッチし、それぞれ、出力信号Ｓ５、Ｓ６を出力する。セレクタ３１は、出力ノード５の論理値に応じてＯＲ回路２２の出力信号Ｓ２に対応するフリップフロップ３０の出力信号Ｓ６を選択する。結果として、出力ノード５の論理値は、コモンモードノイズによって影響されず、“ｈｉｇｈ”に維持される。
【００６０】
一方で、ＡＮＤ回路２１の出力信号Ｓ１の論理値が一時的に“ｌｏｗ”になったときにフリップフロップ２９がＡＮＤ回路２１の出力信号Ｓ１をラッチするので、フリップフロップ２９の出力信号Ｓ５は、“ｌｏｗ”になる。これにより、ＸＯＲ回路３２から出力されるノイズ検出信号ＳＮＯＩＳＥが、“ｈｉｇｈ”になる。このようにして生成されたノイズ検出信号ＳＮＯＩＳＥをモニタすることで、時刻ｔ６においてコモンモードノイズが信号線３、４に印加されたことを検知できる。
【００６１】
第２の実施形態のデジタル信号伝送装置１０Ａは、第１の実施形態のデジタル信号伝送装置１０と同様に、正極性、負極性の両方のコモンモードノイズについて、コモンモードノイズの影響を抑制しながらデジタル信号を伝送することができる。加えて、本実施形態のデジタル信号伝送装置１０Ａも、コモンモードノイズが信号線３、４に印加されたことを検知することができる。
【００６２】
（第３の実施形態）
図５は、第３の実施形態のデジタル信号伝送装置１０Ｂの構成を示す回路図である。第３の実施形態のデジタル信号伝送装置１０Ｂは、第１の実施形態のデジタル信号伝送装置１０及び第２の実施形態のデジタル信号伝送装置１０Ａと類似した構成を有しているが、受信回路２Ｂの構成、より具体的には、選択出力回路２３Ｂ及びノイズ検出回路２４Ｂの構成が変更されている。第３の実施形態では、受信回路２Ｂが、クロック信号ＣＬＫを用いずにデジタル信号を受信可能であるように構成されている。
【００６３】
詳細には、選択出力回路２３Ｂは、（順序回路ではなく）組み合わせ回路として構成されており、セレクタ２５を備えている。セレクタ２５は、出力ノード５の論理値に応じて、出力信号Ｓ１と出力信号Ｓ２のうちの一方を選択し、選択した出力信号をデジタル受信信号ＤＲｘとして出力する。本実施形態では、セレクタ２５は、出力ノード５の論理値が“ｌｏｗ”である場合にＡＮＤ回路２１の出力信号Ｓ１を選択し、“ｈｉｇｈ”である場合にＯＲ回路２２の出力信号Ｓ２を選択する。
【００６４】
ノイズ検出回路２４Ｂは、ＸＯＲ回路２７とラッチ回路３３とを備えている。ＸＯＲ回路２７は、ＡＮＤ回路２１の出力信号Ｓ１の論理値とＯＲ回路２２の出力信号Ｓ２の論理値の排他的論理和である論理値を有する出力信号Ｓ４を出力するように構成されている。ラッチ回路３３は、クロスカップルされたＮＡＮＤ回路３３ａ、３３ｂを備えている。ＮＡＮＤ回路３３ａは、ＸＯＲ回路２７の出力信号Ｓ４が入力される第１入力とＮＡＮＤ回路３３ｂの出力が接続される第２入力とを備えている。ＮＡＮＤ回路３３ｂは、ＮＡＮＤ回路３３ａの出力が接続される第１入力とリセット信号Ｒｅｓｅｔが入力される第２入力とを備えている。ＮＡＮＤ回路３３ａの出力が、ノイズ検出出力６に接続されている。ラッチ回路３３は、出力信号Ｓ４の論理値が“ｈｉｇｈ”になると出力信号の論理値が“ｈｉｇｈ”になり、その後、リセット信号Ｒｅｓｅｔが“ｈｉｇｈ”になるまで、出力信号が“ｈｉｇｈ”である状態を維持するように構成されている。ラッチ回路３３の出力信号が、ノイズ検出信号ＳＮＯＩＳＥとして用いられる。なお、このような構成のノイズ検出回路２４Ｂは、第１の実施形態、第２の実施形態において、ノイズ検出回路２４、２４Ａの代わりに用いてもよい。
【００６５】
第３の実施形態のデジタル信号伝送装置１０Ｂも、ＡＮＤ回路２１の出力信号Ｓ１とＯＲ回路２２の出力信号Ｓ２とを、出力ノード５の論理値（即ち、デジタル受信信号ＤＲｘの論理値）に応じて選択する構成を採用することで、コモンモードノイズの極性に関わらず、第１デジタル送信信号Ｄ及び第２デジタル送信信号／Ｄを正しく受信できる。
【００６６】
加えて、第３の実施形態のデジタル信号伝送装置１０Ｂは、受信回路２Ｂにおいてクロック信号ＣＬＫを用いずにデジタル信号を伝送可能である。このような特徴は、本実施形態のデジタル信号伝送装置１０Ｂをクロック信号伝送装置として用いる場合に特に有利である。本実施形態のデジタル信号伝送装置１０Ｂは、送信回路１においてデジタル送信信号ＤＴｘとしてクロック信号を与えることにより、クロック信号の伝送が可能である。クロック信号ＣＬＫを用いてデジタル信号を受信すると、受信回路から出力されるデジタル受信信号のタイミングは、クロック信号ＣＬＫのタイミングに影響されることになる。本実施形態のデジタル信号伝送装置１０Ｂは、受信回路２Ｂにおいてクロック信号ＣＬＫを用いないので、クロック信号の伝送に好適である。この場合、送信回路１は、第１デジタル送信信号Ｄとして第１クロック信号を信号線３に出力し、第２デジタル送信信号／Ｄとして該第１のクロック信号と相補の第２クロック信号を信号線４に出力する。受信回路２Ｂは、デジタル受信信号ＤＲｘとして、該第１及び第２クロック信号に同期した出力クロック信号を出力する。
【００６７】
上記には、発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。
【符号の説明】
【００６８】
１０、１０Ａ、１０Ｂ：デジタル信号伝送装置
１        ：送信回路
２、２Ａ、２Ｂ：受信回路
３、４    ：信号線
５        ：出力ノード
６        ：ノイズ検出出力
１１、１２、１３、１４：インバータ
２１      ：ＡＮＤ回路
２２      ：ＯＲ回路
２３、２３Ａ、２３Ｂ：選択出力回路
２４、２４Ａ、２４Ｂ：ノイズ検出回路
２５        ：セレクタ
２６        ：フリップフロップ
２７        ：ＸＯＲ回路
２８、２９、３０：フリップフロップ
３１        ：セレクタ
３２        ：ＸＯＲ回路
３３        ：ラッチ回路
３３ａ、３３ｂ：ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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