(57)【要約】【課題】製造ばらつき、温度特性を補正しつつ、電流レベルを確保し、高温時のリーク電流やスイッチングノイズ等の影響を受けにくい電流源回路及び発振器を提供する。【解決手段】電流源回路は、ＭＯＳＦＥＴの閾値に依存する第１電流を生成する第１電流源１１と、バイポーラトランジスタＱ１，Ｑ２のＰＮ接合の順方向電圧に依存する第２電流を生成する第２電流源１２と、第１電流と第２電流により第１電圧を発生する第１抵抗Ｒａ１と、第２電流により第２電圧を発生する第２抵抗Ｒａ２と、第１電圧と第２電圧との和に基づいて出力電流を発生する出力ＭＯＳＦＥＴＱｔとを備える。【選択図】図１
2018088037.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴの閾値に依存する第１電流を生成する第１電流源と、
ＰＮ接合の順方向電圧に依存する第２電流を生成する第２電流源と、
前記第１電流と前記第２電流により第１電圧を発生する第１抵抗と、
前記第２電流により第２電圧を発生する第２抵抗と、
前記第１電圧と前記第２電圧との和に基づいて出力電流を発生する出力ＭＯＳＦＥＴと、
を備えることを特徴とする電流源回路。
【請求項２】
前記ＭＯＳＦＥＴと前記出力ＭＯＳＦＥＴは、Ｎ型のＭＯＳＦＥＴであることを特徴とする請求項１記載の電流源回路。
【請求項３】
前記ＭＯＳＦＥＴと前記出力ＭＯＳＦＥＴは、Ｐ型のＭＯＳＦＥＴであることを特徴とする請求項１記載の電流源回路。
【請求項４】
前記第２電流源は、第２のＭＯＳＦＥＴを有し、
前記第２のＭＯＳＦＥＴに有するボディダイオードが前記ＰＮ接合されていることを特徴とする請求項１乃至請求項３のいずれか１項記載の電流源回路。
【請求項５】
前記第２電流源は、バイポーラトランジスタを有し、
前記バイポーラトランジスタのコレクタとベースとが共通接続され、前記ベースとエミッタとが前記ＰＮ接合されていることを特徴とする請求項１乃至請求項３のいずれか１項記載の電流源回路。
【請求項６】
前記第２電流源は、バイポーラトランジスタを有し、
前記バイポーラトランジスタのベースとエミッタとが共通接続され、前記ベースとコレクタとが前記ＰＮ接合されていることを特徴とする請求項１乃至請求項３のいずれか１項記載の電流源回路。
【請求項７】
請求項１から請求項６のいずれか１項記載の前記電流源回路と、
コンデンサと、
前記出力ＭＯＳＦＥＴの前記出力電流に基づき発生した電流により前記コンデンサに対する充電及び放電の少なくとも一方を行なわせて所望の周期信号を発生させる周期信号発生部と、
を備えることを特徴とする発振器。
【請求項８】
前記周期信号発生部は、前記コンデンサの容量と前記出力ＭＯＳＦＥＴのゲート酸化膜に基づく容量との比に基づいた周期の前記周期信号を出力することを特徴とする請求項７記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流源回路及び電流源回路を備えた発振器に関する。
【背景技術】
【０００２】
特許文献１に記載された電圧制御発振器においては、発振周波数がコンデンサ容量と定電流値と発振出力の波高値で決定されている。
【０００３】
非特許文献１には、しきい電圧のばらつきに依存しないＣＭＯＳ基準電流源回路が記載されている。この基準電流源回路は、ＭＯＳＦＥＴを後述するゼロ温度係数点で動作させ、温度に対して安定した電流を生成する。ゼロ温度係数点で流れるドレイン電流ＩＤは、ＭＯＳＦＥＴの閾値ＶＴＨの影響を受けない。従って、この基準電流源回路は、温度特性と閾値ＶＴＨの製造ばらつきを補正した電流源である。
【０００４】
飽和領域におけるＮ型ＭＯＳＦＥＴのドレイン電流ＩＤは、式（１−１）で表現される。
【０００５】
【数１】
2018088037.tif 000003
μは電子の移動度、ＶＴＨはＭＯＳＦＥＴの閾値である。Ｃｏｘはゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。
【０００６】
移動度μと閾値ＶＴＨは温度依存性を持つため、一定のゲート−ソース間電圧ＶＧＳを与えてもドレイン電流ＩＤは温度とともに変化してしまう。また、閾値ＶＴＨは製造に起因してばらつく。
【０００７】
Ｎ型ＭＯＳＦＥＴには、ある特定のゲート−ソース間電圧ＶＧＳにおいて、電子の移動度の温度特性と閾値ＶＴＨの温度特性とが相殺され、ドレイン電流ＩＤの温度依存性がほぼキャンセルされる動作点がある。この動作点は、ゼロ温度係数点（ＺＴＣＰ）と呼ばれる。ゼロ温度係数点におけるＶＧＳをＶＺＴＣＰと表す。Ｎ型ＭＯＳＦＥＴをゼロ温度係数点で動作させることで、温度依存性を補正した電流が得られる。
【０００８】
移動度μと閾値ＶＴＨは以下の式（１−２），（１−３）で表される。
【０００９】
【数２】
2018088037.tif 000004
【００１０】
【数３】
2018088037.tif 000005
μ0は比例定数、Ｔは絶対温度、Ｔ0は基準となる絶対温度、αＴは閾値ＶＴＨの温度係数である。式（１−１），（１−２），（１−３）よりＶＺＴＣＰは以下のようになる。
【００１１】
【数４】
2018088037.tif 000006
式（１−４）は図１（ａ）に示す電流源回路により実現できる。式（１−４）の第一項はＩＮＴＡＴ回路１１、第二項はＩＰＴＡＴ回路１２で実現する。特に、非特許文献１では、ＩＰＴＡＴ回路１２をＭＯＳＦＥＴの弱反転領域（電圧ＶＧＳをＭＯＳＦＥＴの閾値ＶＴＨよりも小さい電圧で動作させドレイン電流が小電流である領域）を利用して実現している。
【００１２】
ＶＺＴＣＰは閾値ＶＴＨの影響を受けてばらついてしまう。しかし、ＩＮＴＡＴ回路１１により閾値ＶＴＨのばらつきに応じたＶＺＴＣＰが得られる。従って、閾値ＶＴＨの製造ばらつきを補正することができる。以上のことから、ゼロ温度係数点でバイアスすることで、温度特性と閾値ＶＴＨの製造ばらつきを補正した定電流源を得ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特公平７−５２８２１号公報
【非特許文献】
【００１４】
【非特許文献１】しきい電圧のばらつきに依存しないＣＭＯＳ基準電流源回路の検討
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１の電圧制御発振器では、製造ばらつきにより、抵抗値やコンデンサ容量がばらついた場合、周波数のばらつきが大きくなる。周波数の精度を高めるには、トリミングが必要となり、チップ面積が増大する。また、定電流の温度特性も製造ばらつきに依存するため、周波数の温度依存性も製造ばらつきに依存して大きくなる。
【００１６】
非特許文献１では、ＭＯＳＦＥＴを弱反転領域で動作させているが、弱反転領域を利用すると、以下の問題が生じる。まず、弱反転領域で動作するＭＯＳＦＥＴに流れる電流は数ｎＡオーダーである。即ち、電流レベルが低いため、素子のリーク電流の影響を受けやすくなる。特にリーク電流は高温で増加するため、高温動作を保証することが難しくなる。
【００１７】
また、例えば、スイッチング素子が近くで動作すると、電流レベルが低いので、スイッチングノイズの影響を受けやすくなる。
【００１８】
本発明の課題は、電流レベルを確保し、高温時のリーク電流やスイッチングノイズ等の影響を受けにくい電流源回路及び発振器を提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係る電流源回路は、ＭＯＳＦＥＴの閾値に依存する第１電流を生成する第１電流源と、ＰＮ接合の順方向電圧に依存する第２電流を生成する第２電流源と、前記第１電流と前記第２電流により第１電圧を発生する第１抵抗と、前記第２電流により第２電圧を発生する第２抵抗と、前記第１電圧と前記第２電圧との和に基づいて出力電流を発生する出力ＭＯＳＦＥＴとを備えることを特徴とする。
【００２０】
本発明の発振器は、電流源回路と、コンデンサと、前記出力ＭＯＳＦＥＴの前記出力電流に基づき発生した電流により前記コンデンサに対する充電及び放電の少なくとも一方を行なわせて所望の周期信号を発生させる周期信号発生部とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第１の電流源がＭＯＳＦＥＴの閾値に依存する第１電流を生成し、第２の電流源がＰＮ接合の順方向電圧に依存する第２電流を生成し、第１電流と第２電流により第１電圧を発生し、第２電流により第２電圧を発生し、第１電圧と第２電圧との和に基づいて出力電流を発生するので、弱反転領域を使用することなく、電流レベルを確保でき、高温時のリーク電流やスイッチングノイズ等の影響を受けにくい電流源回路及び発振器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１に係る電流源回路の構成図である。
【図２】本発明の実施例１に係る電流源回路の具体的な回路構成を示す図である。
【図３】本発明の実施例２に係る発振器の回路構成を示す図である。
【図４】図３に示す実施例２に係る発振器の動作を説明するための各部のタイミングチャートである。
【図５】従来の電流源の一例を示す図である。
【図６】本発明の実施例１に係る電流源回路の変形例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態の電流源回路及び発振器について、図面を参照しながら詳細に説明する。
【実施例１】
【００２４】
図１は、本発明の実施例１に係る電流源回路の回路構成を示す図である。飽和領域におけるＮ型のＭＯＳＦＥＴのドレイン電流ＩＤは、式（１−１）で表現できる。ＭＯＳＦＥＴをゼロ温度係数点の電圧ＶＺＴＣＰでバイアスして動作させることで、温度特性、閾値ＶＴＨの製造ばらつきを補正した電流ＩＯＵＴを得ることができる。
【００２５】
電圧ＶＺＴＣＰを生成する電流源回路は図１（ａ）に示すように、ＩＮＴＡＴ（Negatively-Proportional-To-Absolute-Temperature）回路１１と、ＩＰＴＡＴ（Proportional-To-Absolute-Temperature）回路１２と、一端が接地され、他端がＩＮＴＡＴ回路１１の出力と抵抗Ｒａ２の一端に接続された抵抗Ｒａ１と、一端が抵抗Ｒａ１に接続され他端がＩＰＴＡＴ回路１２と電流生成素子Ｑｔのゲートに接続された抵抗Ｒａ２とを備えている。
【００２６】
ＩＮＴＡＴ回路１１は、負の温度依存性を有し且つＭＯＳＦＥＴの閾値に依存する第１の電流を生成する第１の電流源を構成する。ＩＰＴＡＴ回路１２は、正の温度依存性を有し且つＰＮ接合の順方向電圧に依存する第２の電流を生成する第２の電流源を構成する。
【００２７】
ＩＮＴＡＴ回路１１が生成する電流ＩＮＴＡＴと、ＩＰＴＡＴ回路１２が生成する電流ＩＰＴＡＴが抵抗Ｒａ１に流れて電圧ＶＲａ１が発生し、ＩＰＴＡＴ回路１２が生成する電流ＩＰＴＡＴが、抵抗Ｒａ２に電流が流れて電圧ＶＲａ２が発生する。電圧ＶＲａ１と電圧ＶＲａ２とを加算した電圧が、ゼロ温度係数点の電圧ＶＺＴＣＰとしてＭＯＳＦＥＴからなる電流生成素子Ｑｔのゲートに印加される。
【００２８】
実施例１の電流源回路は、図１（ａ）に示す電流源回路の内の、図１（ｂ）に示すＩＰＴＡＴ回路１２ａの構成が特徴である。ＩＰＴＡＴ回路１２ａは、バイポーラトランジスタＱ１，Ｑ２、ＭＯＳＦＥＴＱ３〜Ｑ６、抵抗Ｒｐを備えている。
【００２９】
電源ＶＤＤには、Ｐ型のＭＯＳＦＥＴＱ３のソースとＰ型のＭＯＳＦＥＴＱ４のソースとが接続され、Ｐ型のＭＯＳＦＥＴＱ３のゲートとＰ型のＭＯＳＦＥＴＱ４のゲートとはＮ型のＭＯＳＦＥＴＱ６のドレインに接続されている。Ｎ型のＭＯＳＦＥＴＱ５のドレインとゲートとＭＯＳＦＥＴＱ６のゲートとは共通に接続されている。ＭＯＳＦＥＴＱ５のドレインとゲートは、ＭＯＳＦＥＴＱ３のドレインと接続されている。ＭＯＳＦＥＴＱ３とＭＯＳＦＥＴＱ４とは、カレントミラー回路を構成し、ＭＯＳＦＥＴＱ５とＭＯＳＦＥＴＱ６とは、カレントミラー回路を構成する。
【００３０】
ＭＯＳＦＥＴＱ５のソースはバイポーラトランジスタＱ１のコレクタとベースとに接続されている。ＭＯＳＦＥＴＱ６のソースは抵抗Ｒｐを介してバイポーラトランジスタＱ２のコレクタとベースとに接続されている。バイポーラトランジスタＱ１，Ｑ２のそれぞれのエミッタは接地されている。Ｑ１とＱ２のエミッタ面積比は１：ｎ（正数）である。
【００３１】
抵抗Ｒｐに印加される電圧ＶＲｐは式（２−１）で表される。
【００３２】
【数５】
2018088037.tif 000007
ｋはボルツマン定数、qは電荷、nはバイポーラトランジスタＱ２のＱ１に対するエミッタ面積比である。
【００３３】
抵抗Ｒｐに流れる電流ＩＲｐは、式（２−２）のようになる。
【００３４】
【数６】
2018088037.tif 000008
電流ＩＲｐの温度特性は式（２−３）のようになる。
【００３５】
【数７】
2018088037.tif 000009
式（２−３）より、電流ＩＲｐの温度特性は正である。電流ＩＲｐは温度に比例して増加するＩＰＴＡＴである。電流ＩＲｐをカレントミラー回路等で取り出し、抵抗Ｒｐと同じ種類の抵抗で電圧に換算することで、式（１−４）の第二項を表現できる。特に集積回路では、抵抗の相対誤差は小さいので、精度よく式（１−４）の第二項を実現することができる。
【００３６】
このように、実施例１に係る電流源回路によれば、バイポーラトランジスタＱ１，Ｑ２はコレクタとベースとが共通に接続されているので、ベースとエミッタがＰＮ接合され、ダイオードとして機能する。ダイオードは、順方向電圧Ｖｆ未満では、電流は殆ど流れず、順方向電圧Ｖｆ以上では、電流が急激に増大する。バイポーラトランジスタＱ１，Ｑ２のベースには順方向電圧Ｖｆ以上の電圧が印加されるので、電流が大きくなる。
【００３７】
従って、弱反転領域を使用することなく、バイポーラトランジスタ又はダイオードを用いてＩＰＴＡＴ回路１２ａを構成し、電流レベルを確保することができる。これにより、高温時のリーク電流やスイッチングノイズ等の影響を受けにくい電流源回路のＩＰＴＡＴ回路１２ａを実現することができる。
【００３８】
なお、実施例１では、バイポーラトランジスタＱ１，Ｑ２のコレクタとベースとを共通に接続して、ベースとエミッタがＰＮ接合され、このＰＮ接合をダイオードとして機能させたが、例えば、バイポーラトランジスタＱ１，Ｑ２のエミッタとベースとを共通に接続して、ベースとコレクタがＰＮ接合され、ダイオードとして機能させても良い。また、ＭＯＳＦＥＴのボディダイオードのＰＮ接合を利用してもよい。
【００３９】
図２は、電流源回路の具体的な回路構成図である。図２に示す電流源回路は、図１に示すＩＰＴＡＴ回路１２ａに、さらに、ＭＯＳＦＥＴＱ７〜Ｑ１１、抵抗ＲｎからなるＩＮＴＡＴ回路、ＭＯＳＦＥＴＱ４とＱ１３、およびＭＯＳＦＥＴＱ８とＱ１２からなるカレントミラー回路、電流出力素子Ｑｔを備えている。
【００４０】
電源ＶＤＤにはＰ型のＭＯＳＦＥＴＱ７のソースとＰ型のＭＯＳＦＥＴＱ８のソースとが接続され、ＭＯＳＦＥＴＱ８のドレインとゲートが接続され、Ｐ型のＭＯＳＦＥＴＱ７のゲートとＰ型のＭＯＳＦＥＴＱ８のゲートとドレインとはＮ型のＭＯＳＦＥＴＱ１０のドレインとＰ型のＭＯＳＦＥＴＱ１２のゲートに接続されている。Ｎ型のＭＯＳＦＥＴＱ９のドレインとゲートとＭＯＳＦＥＴＱ１０のゲートとは共通に接続されている。ＭＯＳＦＥＴＱ９のドレインとＭＯＳＦＥＴＱ７のドレインは接続されている。ＭＯＳＦＥＴＱ７とＭＯＳＦＥＴＱ８とは、カレントミラー回路を構成している。ＭＯＳＦＥＴＱ９，ＭＯＳＦＥＴＱ１０、ＭＯＳＦＥＴＱ１１は、抵抗ＲｎにＭＯＳＦＥＴの閾値ＶＴＨに応じた電圧が発生するようなサイズ比である。
【００４１】
ＭＯＳＦＥＴＱ９のソースはＭＯＳＦＥＴＱ１１のドレインとゲートとに接続されている。ＭＯＳＦＥＴＱ１１のソースは接地されている。ＭＯＳＦＥＴＱ１０のソースは抵抗Ｒｎを介して接地されている。
【００４２】
ＭＯＳＦＥＴＱ１２のソースは電源ＶＤＤに接続され、ドレインは抵抗Ｒａ１の一端と抵抗Ｒａ２の一端に接続されている。電源ＶＤＤにはＰ型のＭＯＳＦＥＴＱ１３のソースが接続され、ゲートはＭＯＳＦＥＴＱ４のドレインに接続され、ドレインは抵抗Ｒａ２の他端と電流生成素子Ｑｔのゲートに接続されている。
【００４３】
以上の構成によれば、ＭＯＳＦＥＴＱ４，Ｑ６にＩＰＴＡＴが流れるので、ＭＯＳＦＥＴＱ１３及び抵抗Ｒａ２にＩＰＴＡＴが流れて、抵抗Ｒａ２に電圧ＶＲａ２が発生する。また、ＭＯＳＦＥＴＱ８，Ｑ１０にＩＮＴＡＴが流れるので、ＭＯＳＦＥＴＱ１２にＩＮＴＡＴが流れ、抵抗Ｒａ１にＩＮＴＡＴとＩＰＴＡＴが流れて、抵抗Ｒａ１に電圧ＶＲａ１が発生する。電圧ＶＲａ１と電圧ＶＲａ２との和が電圧Ｖａ＝ＶＺＴＣＰとして電流生成素子Ｑｔのゲートに印加される。Ｖａは、以下のように表される。
【００４４】
【数８】
2018088037.tif 000010
式（２−４）の第一項と第二項がそれぞれ、式（１−４）の第一項と第二項と同じになるように抵抗比Ｒa1／Ｒn、（Ｒa1＋Ｒa2）／Ｒpを調整することで、Ｖa＝ＶZTCPとなり、ＭＯＳＦＥＴＱｔをゼロ温度係数点でバイアスすることができる。よって、本発明の電流源の出力電流であるＭＯＳＦＥＴＱｔのドレイン電流ＩＯＵＴは温度特性とばらつきが補正された電流となる。
【００４５】
次に、図２に示す電流源回路１を備えた発振器を図３を参照しながら説明する。図３において、電流源回路１の一端は接地され、他端はＭＯＳＦＥＴＱ１４のドレインに接続されている。ＭＯＳＦＥＴＱ１４のドレインには、電流源回路１の出力電流ＩＯＵＴが供給される。電源ＶＤＤにはＰ型のＭＯＳＦＥＴＱ１４のソースとＰ型のＭＯＳＦＥＴＱ１５のソースとＰ型のＭＯＳＦＥＴＱ１６のソースとが接続されている。Ｐ型のＭＯＳＦＥＴＱ１４のゲートとソースは接続されており、またＭＯＳＦＥＴＱ１４のゲートとＰ型のＭＯＳＦＥＴＱ１５のゲートとＰ型のＭＯＳＦＥＴＱ１６のゲートは電流源回路１の一端に接続され、電流源回路１の他端は、接地されている。ＭＯＳＦＥＴＱ１４，Ｑ１５，Ｑ１６は、カレントミラー回路を構成する。
【００４６】
ＭＯＳＦＥＴＱ１５のドレインにはＮ型のＭＯＳＦＥＴＱ１７のドレインとゲートとＮ型のＭＯＳＦＥＴＱ１８のゲートとＮ型のＭＯＳＦＥＴＱ１９のドレインとが接続されている。ＭＯＳＦＥＴＱ１６のドレインにはＭＯＳＦＥＴＱ１８のドレインとコンデンサＣの一端とコンパレータＣＰ１の非反転端子が接続されている。ＭＯＳＦＥＴＱ１７のソースとＭＯＳＦＥＴＱ１８のソースとＭＯＳＦＥＴＱ１９のソースとは接地されている。コンデンサＣの他端は接地されている。ＭＯＳＦＥＴＱ１７，Ｑ１８は、カレントミラー回路を構成する。
【００４７】
Ｐ型のＭＯＳＦＥＴＱ１６のｍは、カレントミラー回路の比率であり、Ｐ型のＭＯＳＦＥＴＱ１６は、電流源回路１の出力電流ＩＯＵＴをｍ倍にする。Ｎ型のＭＯＳＦＥＴＱ１８のｎは、カレントミラーの比率であり、Ｎ型のＭＯＳＦＥＴＱ１８は、電流源回路１の出力電流ＩＯＵＴをｎ倍にする。
【００４８】
電源Ｖｒｅｇと接地との間には、抵抗ｒ１と抵抗ｒ２と抵抗ｒ３との直列回路が接続されている。コンパレータＣＰ１は、コンデンサＣの電圧が抵抗ｒ１と抵抗ｒ２との接続点における電圧以上のとき、ＨレベルをＮ型のＭＯＳＦＥＴＱ２０のゲートとインバータＩＮ１に出力する。
【００４９】
カレントミラー回路Ｑ１４〜Ｑ１６、カレントミラー回路Ｑ１７〜Ｑ１８、ＭＯＳＦＥＴＱ１９、コンパレータＣＰ１、ＭＯＳＦＥＴＱ２０、インバータＩＮ１、抵抗ｒ１〜ｒ３、コンデンサＣは、本発明の周期信号発生部を構成する。周期信号発生部は、電流生成素子Ｑｔの出力電流ＩＯＵＴに基づき発生した電流により前記コンデンサＣに対する充電及び放電の少なくとも一方を行なわせて所望の周期信号を発生させる。
【００５０】
次に、図４に示す各部のタイミングチャートを参照しながら、図３に示す発振器の動作を説明する。図４において、Ｖｒｅｆは、コンパレータＣＰ１の反転入力端子に印加される基準電圧、ＶｃはコンデンサＣの両端電圧、ＶＯＵＴはコンパレータＣＰ１の出力電圧である。
【００５１】
まず、時刻ｔ０からｔ１の期間において、ＭＯＳＦＥＴＱ２０はオフしており抵抗ｒ３はショートされず、基準電圧Ｖｒｅｆは、抵抗ｒ１、ｒ２、ｒ３の分圧から生成されるＶａ（Ｖａ＞Ｖｂ）であり、コンデンサの両端電圧ＶｃはＶｃ＜Ｖａであるため、コンパレータＣＰ１の出力ＶＯＵＴがＬレベルとなり、インバータＩＮ１を介してＭＯＳＦＥＴＱ１９はオンし、ＭＯＳＦＥＴＱ１８のゲートは接地される。そのため、ＭＯＳＦＥＴＱ１６から、電流源回路１の出力電流ＩＯＵＴのｍ倍の電流ｍＩＯＵＴがコンデンサＣに流れるので、コンデンサＣが電流ｍＩＯＵＴで充電される。このため、コンデンサＣの電圧Ｖｃは、直線的に上昇していく。
【００５２】
次に、時刻ｔ１からｔ２の期間において、ＭＯＳＦＥＴＱ２０はオンしており抵抗ｒ３はショートされ、基準電圧Ｖｒｅｆは、抵抗ｒ１、ｒ２の分圧から生成されるＶｂであり、コンデンサの両端電圧ＶｃはＶｃ＞Ｖｂであるため、コンパレータＣＰ１の出力ＶＯＵＴがＨレベルとなり、インバータＩＮ１を介してＭＯＳＦＥＴＱ１９はオフし、ＭＯＳＦＥＴＱ１８のゲートが接地から切り離され、Ｑ１７、Ｑ１８がカレントミラーとして動作し、コンデンサＣが電流ｎＩＯＵＴ−ｍＩＯＵＴで放電してＭＯＳＦＥＴＱ１８を介して接地側に電流が流れる。このため、コンデンサＣの電圧Ｖｃは減少していく。
【００５３】
次の時刻ｔ２からｔ３は、時刻ｔ０からｔ１の動作と同様である。即ち、時刻ｔ０〜ｔ２の期間が、この発振器の発振信号の周期Ｔである。
【００５４】
また、図３において、出力電流ＩＯＵＴは、温度特性と閾値ＶＴＨの製造ばらつきを補正した電流である。式（１−１）より出力電流ＩＯＵＴには移動度μや電流生成素子Ｑｔのゲート酸化膜容量Ｃｏｘが含まれている。ゼロ温度係数点の電圧ＶＺＴＣＰでバイアスすることで、閾値ＶＴＨの温度特性および製造ばらつき、移動度μの温度特性の影響は補正できるが、移動度μの製造ばらつきと、ゲート酸化膜容量Ｃｏｘの温度特性および製造ばらつきの影響を受けてしまう。ここで、出力電流ＩＯＵＴを以下のように表現する。
【００５５】
【数９】
2018088037.tif 000011
Ｃｏｘはゲート酸化膜容量、αはＣｏｘ以外の出力電流ＩＯＵＴの項目であり、移動度μに影響を受ける項目である。
【００５６】
図３において、出力電圧ＶＯＵＴがＬレベルのときの基準電圧ＶｒｅｆをＶａ、出力電圧ＶＯＵＴがＨレベルのときの基準電圧ＶｒｅｆをＶｂと表すと、発振器の周期Ｔは式（２−６）で表される。
【００５７】
【数１０】
2018088037.tif 000012
式（２−６）に式（２−５）を代入すると、以下の式（２−７）になる。
【００５８】
【数１１】
2018088037.tif 000013
式（２−７）の第一項は、Ｃ／Ｃoxの形になっている。特に集積回路では、コンデンサＣはゲート酸化膜を利用して作られるため、ＣとＣｏｘの構造は基本的に略同様である。従って、コンデンサＣ、ゲート酸化膜容量Ｃｏｘは、ゲート酸化膜厚の影響を受けて同じようにばらつく。また、コンデンサＣ、ゲート酸化膜容量Ｃｏｘの単位容量当たりの温度特性は同様である。以上のことより、式（２−７）において、コンデンサＣ、ゲート酸化膜容量Ｃｏｘの製造ばらつきと温度特性とはキャンセルされる。なお、αは移動度μの影響でばらつくが、一般に移動度μのばらつきは小さい。
【００５９】
以上のことより、本発明の図３に示す発振器によれば、図２に示す電流源回路１の抵抗Ｒａ１，Ｒａ２を適切に調整することで、温度依存性が極めて低く、かつ閾値ＶＴＨ及び容量の製造ばらつきの影響を受けない、精度の高い発振器を実現することができる。また、電流源回路１とコンデンサＣを組み合わせることで、コンデンサＣの製造ばらつきと温度特性をキャンセルした精度のよい発振器を構成することができる。
【００６０】
次に、実施例１の発振器と従来の発振器とを比較する。従来の発振器として、図３に示す発振器の電流源回路１に、図５に示す従来の電流源回路を用いた場合を考える。図５の電流源回路の出力電流ＩＯＵＴは、式（２−８）のようになる。
【００６１】
【数１２】
2018088037.tif 000014
式（２−８）を式（２−６）に代入すると、式（２−９）のようになる。
【００６２】
【数１３】
2018088037.tif 000015
式（２−９）の第一項が抵抗Ｒｘと容量Ｃの積の形になっている。抵抗Ｒｘと容量Ｃは互いに独立にばらつくため、Ｒｘ・Ｃの項のばらつきは大きい。従って、従来の発振器の精度は、あまり良くない。
【実施例２】
【００６３】
図６は、本発明の実施例１に係る電流源回路の変形例を示す図である。図６に示す電流源回路は、電流源回路１に接続されるＰ型のＭＯＳＦＥＴＱ２１，Ｑ２２，Ｑ２３からなるカレントミラー回路、Ｎ型のＭＯＳＦＥＴＱ２４，Ｑ２５からなるカレントミラー回路から構成されている。
【００６４】
電流源回路１の出力電流ＩＯＵＴがＭＯＳＦＥＴＱ２１に流れると、ＭＯＳＦＥＴＱ２３には電流ＩＯＵＴ１が流れ、ＭＯＳＦＥＴＱ２５には電流ＩＯＵＴ２が流れる。即ち、出力電流ＩＯＵＴを分配することができる。
【００６５】
また、本発明の電流源回路を、発振器の電流源回路として利用しつつ、他の回路へ分配してもよい。また、実施例１，２ではＮ型のＭＯＳＦＥＴをゼロ温度係数点の電圧ＶＺＴＣＰでバイアスしたが、例えば、Ｐ型のＭＯＳＦＥＴをゼロ温度係数点の電圧ＶＺＴＣＰでバイアスしてもよい。また、実施例１，２ではＮ型のＭＯＳＦＥＴＱｔを用いたが、Ｐ型のＭＯＳＦＥＴＱｔを用いても良い。
【００６６】
さらに、ＩＮＴＡＴ回路１１、ＩＰＴＡＴ回路１２をそれぞれ相補的な構成（Ｐ型のＭＯＳＦＥＴ，Ｎ型のＭＯＳＦＥＴ）で実現してもよい。また、カレントミラー回路をカスコードカレントミラー回路にすることで、電源電圧変動除去比（ＰＳＲＲ）を向上させることができる。また、ＩＮＴＡＴ回路１１、ＩＰＴＡＴ回路１２にスタートアップ回路を追加して、電源投入時に確実に起動するようにしてもよい。
【００６７】
なお、本発明は、上述した図３に示す実施例１の発振器に限定されるものではない。実施例１の発振器では、コンデンサＣの充電及び放電を行ったが、例えば、ＭＯＳＦＥＴＱ１８の代わりにスイッチを設けて、放電側はスイッチを介して、充電側のみ電流源回路１の出力電流ＩＯＵＴに基づいた電流でコンデンサＣに充電するのみとしても良い。あるいは、例えば、ＭＯＳＦＥＴＱ１６の代わりにスイッチを設けて、充電側はスイッチを介して、放電側のみ電流源回路１の出力電流ＩＯＵＴに基づいた電流でコンデンサＣを放電しても良い。
【符号の説明】
【００６８】
Ｑ１，Ｑ２  バイポーラトランジスタ
Ｑ３〜Ｑ２５  ＭＯＳＦＥＴ
Ｑｔ  スイッチング素子
Ｒ１，Ｒ２，ｒ１〜ｒ３  抵抗
ＣＰ１  コンパレータ
ＩＮ１  インバータ
１  電流源回路
１１  ＩＮＴＡＴ回路
１２，１２ａ  ＩＰＴＡＴ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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