【手続補正書】
【提出日】平成27年3月18日(2015.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
モジュールにおいて、
対向する第１および第２の表面であって、各々が第１の方向および前記第１の方向に対して横断する第２の方向に延在している第１および第２の表面と、ソケットの対応する接点と嵌合するように構成されている前記第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とを有するモジュールカードであって、前記モジュールカードは、各々が前記第１および第２の表面間に延在している第１および第２の開口を有する、モジュールカードと、
第１および第２の超小型電子素子であって、前記第１の超小型電子素子は、前記モジュールカードの前記第１の表面と向き合う第１の表面と、前記第１の表面と対向する第２の表面とを有し、前記第１の超小型電子素子は、前記第１の超小型電子素子の前記第１および第２の表面間に延在し且つ前記第２の方向に延在する横縁を有し、前記第２の超小型電子素子は、前記モジュールカードの前記第１の表面と向き合う前面を有し、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の前記第２の表面に向き合い且つ部分的に重なって、該第２の表面に取り付けられており、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の前記横縁を超えて前記第１の方向に突出しており、前記第１の超小型電子素子のチップ接点は、前記第１の超小型電子素子の前記第１の表面に露出しており、前記第２の超小型電子素子のチップ接点は、前記第２の超小型電子素子の前記前面に露出しており且つ前記第１の超小型電子素子の前記横縁を超えて配置されており、前記第２の超小型電子素子は、前記第２の超小型電子素子の前記前面および前記裏面間に延在し且つ前記第２の方向に延在する対向する第１および第２のエッジを有し、前記第２の超小型電子素子の前記前面は、前記第１のエッジに隣接する第１の外側領域と、前記第２のエッジに隣接する第２の外側領域と、前記第１および第２の外側領域間に配置された中央領域とを有し、前記第１および第２の外側領域と前記中央領域は、前記中央領域が前記第１および第２のエッジ間の中央３分の１の距離を延在するように、それぞれが等しい幅を有し、前記第２の超小型電子素子の前記チップ接点は、記中央領域内に配置されている、第１および第２の超小型電子素子と、
前記第１の開口内を通って延在し且つ前記第１の超小型電子素子の前記チップ接点に連結している第１のワイヤボンドおよび前記第２の開口内を通って延在し且つ前記第２の超小型電子素子の前記チップ接点に連結している第２のワイヤボンドであって、前記エッジ接点が、前記第１および第２のワイヤボンドを介して前記第１および第２の超小型電子素子に連結されている、第１および第２のワイヤボンドと
を備えている、モジュール。
【請求項２】
前記第１の超小型電子素子は、前記横縁に対向する第２のエッジを有し、前記第１の超小型電子素子の前記第１の表面と、前記第１の超小型電子素子の前記横縁及び前記第２のエッジとは、
前記第１の表面が、前記第１の超小型電子素子の前記横縁に隣接する第１の外側領域と、前記第１の超小型電子素子の前記第２のエッジに隣接する第２の外側領域と、前記第１の超小型電子素子の前記第１の表面の前記第１および第２の外側領域間に配置された中央領域とを有し、前記第１および第２の外側領域と前記中央領域の各々は、前記第１の超小型電子素子の前記中央領域が前記横縁及び前記第２のエッジ間の中央３分の１の距離を延在するように、等しい幅を有し、前記第１の超小型電子素子の前記チップ接点は、前記中央領域内に配置されているようになっていることを特徴とする、請求項１に記載のモジュール。
【請求項３】
前記エッジ接点は、前記モジュールカードの前記第１および第２の表面の少なくとも１つに露出していることを特徴とする、請求項１に記載のモジュール。
【請求項４】
前記第１および第２の超小型電子素子の少なくとも１つは、メモリ記憶素子を含んでいることを特徴とする、請求項１に記載のモジュール。
【請求項５】
前記第１および前記第２の超小型電子素子の少なくとも１つのチップ接点から前記エッジ接点に延在する複数のリードをさらに備えており、前記リードは、前記第１および第２の超小型電子素子の少なくとも１つにおける前記メモリ記憶素子にアドレスを指定するのに用いられるアドレス信号を送るように構成されていることを特徴とする、請求項４に記載のモジュール。
【請求項６】
複数の第３の超小型電子素子をさらに備えており、前記第３の超小型電子素子の各々は、前記モジュールカードに電気的に連結されていることを特徴とする、請求項１に記載のモジュール。
【請求項７】
前記複数の第３の超小型電子素子は、積層形態に配置されており、前記第３の超小型電子素子の各々は、前記第３の超小型電子素子の隣接する１つの前面または裏面と向き合う前面または裏面を有していることを特徴とする、請求項６に記載のモジュール。
【請求項８】
前記複数の第３の超小型電子素子は、平面形態に配置されており、前記第３の超小型電子素子の各々は、前記第３の超小型電子素子の隣接する１つの周面と向き合う周面を有していることを特徴とする、請求項６に記載のモジュール。
【請求項９】
前記第２の超小型電子素子は、揮発性ＲＡＭを含んでおり、前記第３の超小型電子素子の各々は、不揮発性メモリを含んでおり、前記第１の超小型電子素子は、外部コンポーネントと前記第２および第３の超小型電子素子との間のデータの転送を主に制御するように構成されたプロセッサを含んでいることを特徴とする、請求項６に記載のモジュール。
【請求項１０】
前記第２の超小型電子素子は、揮発性フレームバッファメモリ記憶素子を含んでおり、 前記第３の超小型電子素子の各々は、不揮発性メモリを含んでおり、前記第１の超小型電子素子は、グラフィックプロセッサを含んでいることを特徴とする、請求項６に記載のモジュール。
【請求項１１】
前記第１および第２の超小型電子素子の各々は、半導体チップであることを特徴とする、請求項１に記載のモジュール。
【請求項１２】
モジュールにおいて、
第１の表面と、前記第１の表面と対向する第２の表面と、ソケットの対応する接点と嵌合するように構成されている前記第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とを有するモジュールカードと、
前記モジュールカードの前記第１の表面と向き合う前面を有する第１および第２の超小型電子素子であって、前記超小型電子素子の各々は、前記モジュールカードに電気的に連結されており、前記第１の超小型電子素子の前記前面は前記モジュールカードの前記第１の表面に向き合い、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の裏面に部分的に重なって、該裏面に取り付けられており、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の横縁を超えて第１の方向＊１に突出しており、前記第２の超小型電子素子のチップ接点は、前記第２の超小型電子素子の前記前面に露出しており且つ前記第１の超小型電子素子の前記横縁を超えて配置されている、第１および第２の超小型電子素子と、
を備えており、
前記第２の超小型電子素子は、前記第２の超小型電子素子の前記前面および前記裏面間に延在する対向する第１および第２のエッジを有し、前記第２の超小型電子素子の前記前面は、前記第１のエッジに隣接する第１の外側領域と、前記第２のエッジに隣接する第２の外側領域と、前記第１および第２の外側領域間に配置された中央領域とを有し、前記第１および第２の外側領域と前記中央領域の各々は、前記中央領域が前記第１および第２のエッジ間の中央３分の１の距離を延在するように、等しい幅を有し、前記第２の超小型電子素子の前記チップ接点は、前記中央領域内に配置されており、
前記第１の超小型電子素子の前記前面のチップ接点および前記エッジ接点に電気的に連結している複数の第１のリードと、前記第２の超小型電子素子の前記チップ接点および前記エッジ接点に電気的に連結している複数の第２のリードとをさらに備えており、
前記モジュールカードは、前記第１および第２の表面間に延在している第１および第２の開口をさらに備えており、前記第１の開口は、前記第１の超小型電子素子の前記チップ接点と真っ直ぐに並んでおり、前記第２の開口は、前記第２の超小型電子素子の前記チップ接点と真っ直ぐに並んでおり、
前記第１のリードは、前記モジュールカードの導電要素から前記第１の超小型電子素子の前記チップ接点に延在する第１のリードボンドを備え、前記だい２のリードは、前記導電要素から前記第２の超小型電子素子の前記チップ接点に延在する第２のリードボンドを備えていることを特徴とする、モジュール。
【請求項１３】
前記第１の超小型電子素子の前記チップ接点は、前記第２の開口とは真っ直ぐに並んでおらず、前記第２の超小型電子素子の前記チップ接点は、前記第１の開口とは真っ直ぐに並んでいないことを特徴とする、請求項１２に記載のモジュール。