【事件の表示】
　特許第３１８５４７４号「半導体装置」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３１８５４７４号の請求項１に係る特許を取り消す。
【理　由】
１．手続の経緯
　特許第３１８５４７４号の請求項１、２に係る発明についての出願は、平成５年５月１８日に特許出願され、平成１３年５月１１日にその発明について特許権の設定登録がなされ、その後平成１３年１０月１９日に、その特許について、異議申立人（市東勇）により特許異議の申立てがなされ、平成１４年４月１６日に取消の理由が通知され、その指定期間内である平成１４年６月２１日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
２．１．訂正の内容
　特許権者が求めている、平成１４年６月２１日付け訂正請求書に添付された訂正明細書における訂正の内容は以下のとおりである。
２．１．１．訂正事項ａ
　請求項１を削除する。　
２．１．２．訂正事項ｂ
　請求項２を「請求項１において、前記低濃度の第３の半導体層と第１の半導体層とで形成する接合の表面横方向の先端は、主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」から「少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、
　該半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であって、
　前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合より深く、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置が、前記主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」と訂正するとともに、請求項１に繰り上げる。
２．１．３．訂正事項ｃ
　発明の詳細な説明の欄の【００２５】段落の記載「略等しいある点である。」を「略等しい点である。」と訂正する。
　
２．２．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
２．２．１．訂正事項ａについて
　訂正事項ａは、特許請求の範囲の請求項１を削除するものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものである。
　また、訂正事項ａは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
２．２．２ ．訂正事項ｂについて
　訂正事項ｂのうち「少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、」及び「前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合より深く、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置が、前記主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」と訂正することは、請求項１の削除に伴って、引用形式の記載に代えて独立形式の記載としたものであるから、明りようでない記載の釈明を目的とした明細書の訂正に該当するものである。また、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　訂正事項ｂのうち「該半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であって、」を付加する訂正は、発明の構成要件を直列的に付加するものであり、また、この訂正は特許明細書の段落【００１９】の記載「図１は本発明のターミネーション構造を高耐圧の誘電体絶縁分離型パワーＩＣに適用した場合の一実施例・・・である。１はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４は支持基板、５は電極、６は主接合のｐ層、７は横方向の電界緩和の低濃度ｐ層である。」及び支持基板４上に絶縁膜３を介してｎ埋込層２及びｎ型基板１等が形成されていることが読み取れる図１を根拠とするものである。したがって、この訂正は、特許請求の範囲の減縮を目的とした明細書の訂正に該当するものであり、また、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　訂正事項ｂのうち請求項２を請求項１に繰り上げる訂正は、請求項１の削除に伴い、請求項１を引用していた請求項２を請求項１として繰り上げるものであるから、明りようでない記載の釈明を目的とした明細書の訂正に該当するものである。また、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　以上から、訂正事項ｂは、特許請求の範囲の減縮又は明りょうでない記載の釈明を目的とした明細書の訂正に該当するものであり、また、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
２．２．３．訂正事項ｃについて
　発明の詳細な説明の欄の【００２５】段落の記載「略等しいある点である。」を「略等しい点である。」と訂正することは、誤記の訂正を目的とした明細書の訂正に該当するものである。また、この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　
２．３．訂正の適否のむすび
　以上のとおりであるから、当該訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、平成１１年改正前の特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立て及びこれについての判断
３．１．申立の理由及び取消理由通知の概要
３．１．１．申立の理由の概要
　特許異議申立人市東勇は、証拠として本件出願前に国内又は外国において頒布された甲第１号証（IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-33, NO.1, pp.80-84, JANUARY 1986 / Computer Study of a High-Voltage a ｐ-π-n--n+ Diode and Comparison with a Field-Limiting Ring Structure /  VIVIANE  BOISSON, MICHEL LE HELLEY, JEAN-PIERRE CHANTE）及び参考文献１（IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-31, NO.9, pp.1126-1135, SEPTEMBER 1984 / Breakdown Voltage Optimization of Silicon ｐ-π-ν Planar Junction Diodes /  KYUWOON HWANG, DAVID H. NAVON）を提出し、本件請求項１及び２に係る発明は、その出願前に日本国内又は外国において頒布された甲第１号証に記載された発明に基づいて当業者が容易に発明を行うことができたものであるから、本件特許は特許法第２９条第２項の規定により特許を受けることができないものであり、特許法第１１３条第２号に該当し、取り消されるべきものである旨主張している。
　
３．１．２．取消理由通知の概要
　当審で通知した取消理由の概要は、以下の通りである。
「１）本件の請求項１、２に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、請求項１、２についての特許は特許法第２９条第２項の規定に違反してされたものである。
　　　　　　　　　　　　　　　　　記
１．刊行物１（異議申立書の甲第１号証）：IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-33, NO.1, pp.80-84, JANUARY 1986 / Computer Study of a High-Voltage a ｐ-π-n--n+ Diode and Comparison with a Field-Limiting Ring Structure /  VIVIANE  BOISSON, MICHEL LE HELLEY, JEAN-PIERRE CHANTE 
２．刊行物２：特開昭５８−１９２３６８号公報　」
　
３．２．本件請求項１に係る発明
　上記２．で示したように上記訂正が認められるから、本件請求項１に係る発明は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載された次のとおりのものである。
　「少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、
　該半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であって、
　前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合より深く、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置が、前記主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。（以下、本件発明という。）」
　
３．３．取消理由通知で引用した刊行物に記載された発明
３．３．１．刊行物１：IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-33, NO.1, pp.80-84, JANUARY 1986 / Computer Study of a High-Voltage a ｐ-π-n--n+ Diode and Comparison with a Field-Limiting Ring Structure /  VIVIANE  BOISSON, MICHEL LE HELLEY, JEAN-PIERRE CHANTE （申立人の提出した甲第１号証）
　刊行物１は、高耐圧ｐ-π-n--n+ 構造の２次元数値解析について述べられたものであり、
　「ｐ-π-n--n+ 構造が図１中に示されている。それは、高い逆バイアス（＞１０００Ｖ）で働くように設計されている。その深く横方向に軽くドープされたπ領域は、注入工程と、注入されたドーピング不純物の再配置によって得られている。n-領域のドーピングレベルは７．８×１０１３ｃｍ−３ に等しく、ｐ+ベース下の深さＷＮは８０μｍである。ｎ+基板のドーピングプロファイルは指数、即ち、ＮＤ+＝ＮＤｅｘｐ０．２５Ｘ’（ここでＸ’はμｍ単位）である。我々は、ｐ+とπ領域中のガウス型ドーピングプロファイルを考察した。接合の曲がった部分は、横方向の拡散係数が０．８に等しい楕円であると仮定されている。メタルフィールドプレートは、長さが６４μｍであって、アノードに接続されており、酸化膜の一番上の表面にある。この酸化膜の厚さは３μｍである。π領域の幅Ｌは１４０μｍに等しい。」（第８０頁左欄第２３行〜右欄第９行）こと、
　「図１中に図式化された網目は、Ｘｊ１＝１３μｍの深さの主接合、そして、Ｘｊ２＝４５μｍの深さのπ領域に対して使用されている。」（第８０頁右欄第１１〜１２行）こと、及び
　「降伏電圧の改善の為には、リング数とπ領域の深さの各々が増加されなければならない。高い電圧に到達する上では、ｐ-π-n--n+ 構造が最も効果的であるように思われる。」（第８４頁左上欄第９〜１３行）ことが記載されている。
　また、Ｆｉｇ１は数値解析シミュレーションに使われた網目状のｐ-π-n--n+ 構造を表したものであって、該ｐ-π-n--n+ 構造においては、ｐ+領域に接触して形成されたπ領域とｎ-領域とで形成される接合がｐ+領域とｎ-領域とから形成される主接合より深く形成されることが記載されており、Ｆｉｇ２は（界面における電荷密度σ＝０としたときの）ｐ-π-n--n+ 構造におけるポテンシャル分布を示したものであって、Ｆｉｇ１と同様のｐ-π-n--n+ 構造が記載されている。また、Ｆｉｇ４は、ｐ-π-n--n+ 構造において最適化された表面濃度と規格化された降伏電圧をπ領域の深さに対してグラフにしたものであって、π領域の深さＸｊ２が大きくなるほど降伏電圧が向上することが読み取れる。
　
　以上まとめると、刊行物１には、降伏電圧を向上させるために、少なくともｎ-領域と、該ｎ-領域の不純物濃度より不純物濃度が高いｐ+領域とから形成される主接合と、該ｐ+領域に接するメタルフィールドプレートとを有するｐ+-ｐ--ｎ--ｎ+ 構造において、前記ｐ+領域の不純物濃度より低い不純物濃度のｐ-領域を主接合のｐ+領域に接触して形成し、更に前記ｐ-領域と前記ｎ-領域とで形成する接合の深さが前記主接合より深く、前記ｐ-領域と前記ｎ-領域とで形成する接合の表面横方向の先端位置が、前記主接合のｐ+領域から延在するメタルフィールドプレートの先端より外側であることを特徴とするターミネーション構造を具備したｐ+-ｐ--ｎ--ｎ+ 構造とすることが記載されている。
　
　なお、刊行物１記載の発明を認定するに当たって次の（１）乃至（３）の点を考慮した。
（１）メタルフィールドプレートについては、Ｆｉｇ１には記載されていないが、「メタルフィールドプレートは、長さが６４μｍであって、アノードに接続されており、酸化膜の一番上の表面にある。」（第８０頁右欄第６〜８行）と記載されており、上記アノードとはＦｉｇ１においてｐ+領域（図面上Ｐ+と表示）に該当するものであるから、上記メタルフィールドプレートは上記ｐ+領域に接続して形成されている。また、「π領域の幅Ｌは１４０μmに等しい」（第８０頁右欄第８〜９行）と記載されており、Ｆｉｇ１によるとＬはｐ+領域の右側端部近傍を起点としているから、π領域の表面横方向の先端位置はｐ+領域の右側端部からＬ＝１４０μmの箇所にある。したがって、長さが６４μmであるメタルフィールドプレートの先端位置はπ領域の表面横方向の先端より内側（Ｆｉｇ１の左側）となる。
（２）刊行物１において、ｐ+領域、ｐ+ベース、Ｐ+、又はｐと複数の表現で記載されているが、これらは全て同一の領域を表しているものと認められるので、ｐ+領域と統一した。同様にｎ-領域、Ｎ-と記載されている領域はｎ-と統一した。
（３）刊行物１におけるπ領域とは、低濃度のｐ領域のことを表しているものであるので、ｐ-領域と記載した。
　
３．３．２．刊行物２：特開昭５８−１９２３６８号公報
　刊行物２は、「接合終端部における電界の集中を緩和する構造をもつ高耐圧プレーナ型半導体装置」（第１頁右下欄最終行〜第２頁左上欄第１行）に関するものであって、
「第１図は本発明の基本となる構造を模式的に示したものである。図中１１は半導体基板を示し、この例ではｎ型基板を用いている。１２は主接合を形成するｐ型第１拡散領域を示す。１３は第一拡散領域と一部重なる様にして、第１拡散領域の外側に形成された高抵抗ｐ型の第２拡散領域を示す。また１９は電極を示し、１５はＳｉＯ２からなる絶縁膜を示す。」（第２頁左下欄第１８行〜右下欄第５行）こと、
「実際に、半導体基板（１１）を比抵抗５０Ω・ｃｍ，厚さ８０μｍに設定し、主接合の拡散深さを１０μｍとした場合、第２拡散領域（１３）を不純物総量１×１０１３ｃｍ−２，拡散深さ２μｍ，幅１５０μｍとすると、９００Ｖ以上の降伏電圧が得られる。」（第３頁左上欄第９〜１３行）こと、及び
「第５図の構造は第１図に示した構造に更に図中５６で示したフィールドプレート構造を併用したものである。第５図に示した構造を用いると主接合終端部における電界集中を第１図の構造のものより一層緩和する事ができる。」（第３頁右上欄第４行〜第９行）ことが記載されている。また、第５図は、刊行物２の発明の構造の模式図であって、第２拡散領域５３と基板１１で形成する接合の深さが第１拡散領域１２と基板１１とで形成する主接合の深さよりも浅く形成されているものが記載されている。
　
　以上、第５図及びその関連の記載を参酌してまとめると、刊行物２には、「ｎ型の半導体基板１１と、該ｎ型の半導体基板１１の不純物濃度より不純物濃度が高いｐ型第１拡散領域１２とから形成される主接合と、該ｐ型第１拡散領域１２に接するフィールドプレート５６とを有する半導体装置において、
前記ｐ型第１拡散領域１２の不純物濃度より低い不純物濃度のｐ型の第２拡散領域５３を主接合のｐ型第１拡散領域１２に接触して形成し、更に前記ｐ型の第２拡散領域５３と前記半導体基板１１とで形成する接合の深さが前記主接合より浅く、前記ｐ型の第２拡散領域５３と前記半導体基板１１とで形成する接合の表面横方向の先端位置が、前記主接合のｐ型第１拡散領域１２から延在するフィールドプレート５６の先端より外側であることを特徴とする接合終端部の構造を具備した半導体装置」が記載されている。
　
３．４．本件発明と刊行物記載の発明との対比・判断
　本件請求項１に係る発明と上記刊行物２に記載の発明とを対比すると、上記刊行物２に記載された「ｎ型」、「半導体基板」、「ｐ型」、「第１拡散領域」、「フィールドプレート」、「第２拡散領域」、「接合終端部の構造」はそれぞれ本件発明の「第１の導電型」、「第１の半導体層」、「第２導電型」、「第２の半導体層」、「電極」、「第３の半導体層」、「ターミネーション構造」に相当する。
　したがって、本件発明と刊行物２に記載の発明とは、「少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、
　前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合と相違しており、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置が、前記主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」の点で一致しているが、
１）半導体装置を構成する各半導体層を、本件発明においては支持基板から絶縁膜を介して絶縁分離された半導体層を利用して形成している、即ち、半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であるのに対し、刊行物２に記載の半導体装置においては半導体基板自体を利用して形成した通常の半導体装置である点、及び
２）本件発明は「低濃度の第３の半導体層と第１の半導体層とで形成する接合の深さが主接合より深く」なっているのに対して、刊行物２に記載の発明は「低濃度の第３の半導体層（第２の半導体層５３）と第１の半導体層（半導体基板１１）とで形成する接合の深さが主接合より浅く」なっている点で相違している。
　そこで、上記相違点について検討する。
　最初に上記相違点１）について検討する。
　高耐圧化プレーナ型半導体装置を形成する際、該半導体装置を形成する半導体層として支持基板上に誘電体を介して分離された半導体層（島領域又は絶縁分離島という）を利用することは、当業者にとって周知の技術事項である（必要であれば、例えば、特開昭６２−２２４５０号公報及び特開平１−１６９９６１号公報を参照のこと）。
　したがって、刊行物２に記載された半導体装置において、半導体装置の高耐圧化を図るため、半導体装置を形成する半導体層として、通常の半導体基板に代えて、支持基板から誘電体を介して分離された半導体層を利用すること、即ち、半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置とすることは、当該技術分野の技術者にとって容易に想到実施し得たことである。
　次に上記相違点２）について検討する。
　本件発明及び刊行物２記載の発明と類似のターミネーション構造又は接合終端部の構造を有する半導体装置において、高電圧が印加されるｐ+領域及びｎ-領域から形成される主接合の降伏電圧を向上するために、上記ｐ+領域よりも濃度の低いｐ-領域を上記ｐ+領域に接触して形成し、かつ、上記ｐ-領域と上記ｎ-領域から形成される接合の深さを前記主接合より深くすることは、刊行物１に記載されている。
　したがって、刊行物２に記載の発明において、降伏電圧を向上するために刊行物１に記載の上記技術事項を採用して、ｐ型の第２拡散領域５３と半導体基板１１とで形成する接合の深さをｎ型の半導体基板１１とｐ型第１拡散領域１２とから形成される主接合より深く形成することは当業者が容易になし得たことである。
　なお、特許権者は平成１４年６月２１日付の特許異議意見書において、「この構成によって、半導体基板に占めるターミネーションの面積の増加を少なくした、高耐圧半導体集積回路を実現できます。」（第３頁第１１〜１２行）と本件発明の効果を主張しているが、刊行物１に記載のようにｐ-領域とｎ-領域から形成される接合の深さが主接合より深くなるように該ｐ-領域を形成することにより、本件特許明細書の従来の技術の欄に記載されているＲＥＳＵＲＦ構造のように低濃度のｐ層を基板表面横方向に延ばす必要がないのでターミネーションの面積の増加を少なくする効果があることは当業者には自明のことであるから、特許権者主張の上記効果は本件発明に特有のものではない。
　
３．５．むすび
　以上のとおりであるから、本件発明は上記刊行物１及び刊行物２並びに当該技術分野の周知の技術に基づいて当業者が容易に発明をすることができたものであるから、本件発明についての特許は特許法２９条第２項の規定に違反してされたものである。
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認める。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１４年７月３１日（２００２．７．３１）
【訂正の要旨】
訂正の要旨
（１）訂正事項ａ
　特許請求の範囲の減縮を目的として、請求項１を削除する。
（２）訂正事項ｂ
　特許請求の範囲の減縮又は明りょうでない記載の釈明を目的として、請求項２を「請求項１において、前記低濃度の第３の半導体層と第１の半導体層とで形成する接合の表面横方向の先端は、主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」から「少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、
　該半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であって、
　前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合より深く、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置が、前記主接合の第２の半導体層から延在する電極の先端より外側であることを特徴とするターミネーション構造を具備した半導体装置。」と訂正するとともに、請求項１に繰り上げる。
（３）訂正事項ｃ
　誤記の訂正を目的として、発明の詳細な説明の欄の【００２５】段落の記載「略等しいある点である。」を「略等しい点である。」と訂正する。
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
　【請求項１】
　少なくとも第１の導電型の第１の半導体層と、該第１の導電型の第１の半導体層の不純物濃度より不純物濃度が高い第２導電型の第２の半導体層とから形成される主接合と、該第２導電型の第２の半導体層に接する電極とを有する半導体装置において、
　
該半導体装置が支持基板から絶縁膜を介して絶縁分離された誘電体分離型半導体装置であって、
　前記第２の半導体層の不純物濃度より低い不純物濃度の第２導電型の第３の半導体層を主接合の第２の半導体層に接触して形成し、更に前記低濃度の第３の半導体層と前記第１の半導体層とで形成する接合の深さが前記主接合より深く、前記第３の半導体層と前記第１の半導体層とで形成する接合の表面横方向の先端位置
が
延在する
より外側である
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は高耐圧化に適したターミネーション構造を有する半導体装置に関する。
　【０００２】
　【従来の技術】
　従来、高耐圧化のためのターミネーション構造として（ＩＳＰＳＤ　８８，ｐ１０７−ｐ１１０）論文に記載された構造が知られている。その構造の例を図１１に示す。１はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４は支持基板、５は電極、６は主接合のｐ層、主接合のｐ層６より段階的に低濃度かつ浅い接合で電界緩和層７１，７２，７３を構成する。３１はある等電位線を示す。電極５は横方向に伸びているが、低濃度ｐ層７１端より内側で止まっている。主接合層６と基板１に逆バイアスすると空乏層がｐｎ接合から伸びる。このように高耐圧接合の端部に順次低濃度、且つ浅いｐ層を接触しながら形成することで、接合の端部における電界集中を緩和する方法が知られている。この方法の原型は（ＩＥＥＥ１９７９年，ｐ２３８−ｐ２４１）に詳しく記載されている、ＲＥＳＵＲＦ（ＲｅｄｕｃｅｄＳｕｒｆａｃｅ　Ｆｉｅｌｄ）効果と呼ばれるもので以下簡単に説明する。
　【０００３】
　例えばｎ型基板内にボロン拡散等によりｐｎ接合を作る場合、どうしてもｐ層の表面の方が不純物濃度が幾分高くなる事また、半導体の表面は不安定要因が多く電界強度が弱い事等の理由から、横方向（表面方向）の空乏層は縦方向（深さ方向）より伸びないので、耐圧は横方向（表面方向）で決まってしまう。
　【０００４】
　ＲＥＳＵＲＦ構造では、素子のターミネーション部に低濃度のｐ層を適切な濃度と接合深さで設け、空乏層が低濃度のｐ層内を伸びやすくすることによって、電界を緩和するものである。横方向における電界が（降伏が起きる）臨界電界に達する前に、低濃度のｐ層内を下の接合部から（すなわち縦方向から）伸びてきた空乏層端が半導体素子表面まで達してしまう。すると、低濃度のｐ層全体が空乏層化し、横方向の空乏層は拡大する。よって、横方向における電界が緩和され素子の耐圧が向上する。
　【０００５】
　図１１は低濃度ｐ層７１，７２，７３を段階的に濃度を低く、接合を浅くすることで主接合ｐ層のコーナの曲率を擬似的に大きくし高耐圧化する効果も加味してある。
　【０００６】
　又、従来からの代表的なターミネーション構造としてｐ層主接合から電極により表面接合の近傍における電界集中をその電位によって横方向に緩和して高耐圧化する手法が知られており、フィールドプレート（以下ＦＰと略す）効果と称している。図１１では、論文に詳細は言及されていないが、主接合からの電極が低濃度のｐ層を越えない範囲でしか伸びていないことから、この構造はＲＥＳＵＲＦ効果を主に期待しているといえる。
　【０００７】
　【発明が解決しようとする課題】
　ＲＥＳＵＲＦおよびＦＰといった手法はｐ層主接合の表面付近の電界を半導体の表面横方向に緩和することで高耐圧化を図るものであるが、主接合が深い場合は、最大電界となる深さ方向のｐ層のコーナ部（図中Ａ）の電界があまり緩和できない。よって、低濃度のｐ層を更に横方向に延ばしても耐圧を僅かしか向上できず、素子面積が大きくなってしまう割に大幅な高耐圧化は期待できない。
　【０００８】
　低濃度のｐ層の表面は外的要因により誘導に影響を与える。ところが、低濃度のｐ層７に主接合からの電極５が掛かっていることで素子の信頼性を向上することができる。この点においては主接合からの電極５を低濃度のｐ層を越えて伸ばすのが一番望ましいが、素子がブロッキング状態では、電極５が逆バイアスになり表面接合に対し負電位になっているため、主接合からの電極５下に正孔が蓄積し高濃度ｐ層化するのでＲＥＳＵＲＦの効果がなくなってしまう。図１１はＲＥＳＵＲＦ効果を期待した構造であり、なるべく低濃度のｐ層上に主接合からの電極を伸ばさない方がいいが、前述のように素子の信頼性を保証するためにある程度必要である。
　【０００９】
　本発明の目的は少ないターミネーション面積で高耐圧化するのに適したターミネーション構造を提供することにある。
　【００１０】
　【課題を解決するための手段】
　本発明のターミネーションは基本的には低濃度のｐ層を主接合ｐ層のコーナ部を覆うように深く形成した構造で、主接合ｐ層の表面横方向の先端から主接合ｐ層からの電極の先端までの距離（以下ＬＦＰと略す）が主接合ｐ層の表面横方向の先端から低濃度ｐ層端までの距離（以下ＬＰと略す）と略同じでない構造である。
　【００１１】
　この課題を解決する第１の手段である本発明のターミネーションは低濃度のｐ層を主接合ｐ層のコーナ部を覆うように深く形成した構造で、ＬＦＰをＬＰより短くした構造である。
　【００１２】
　この課題を解決する第２の手段である本発明のターミネーションは低濃度のｐ層を主接合ｐ層のコーナ部を覆うように深く形成した構造で、ＬＦＰをＬＰより長くした構造である。
　【００１３】
　【作用】
　本発明者等の実験によると、例えば低濃度のｐ層の濃度が約１０１８ｃｍ−３以上では低濃度のｐ層のコーナ部が最大電界となり、ここで耐圧が決まる。この時ＦＰまたはＲＥＳＵＲＦの効果はない。
　【００１４】
　低濃度のｐ層の濃度が約１０１７ｃｍ−３以下では低濃度のｐ層の濃度に比べて、電極が逆バイアスされることによってＬＦＰ下に誘起されるｐ層の濃度の方がはるかに高くなり、この高濃度の蓄積層端が最大電界となる。
　【００１５】
　ＬＦＰ＜ＬＰの場合は（ＬＰ−ＬＦＰ）の長さの分の低濃度のｐ層によってＲＥＳＵＲＦ効果が現れ、耐圧が向上できる。（ＬＰ−ＬＦＰ）を大きくするほどＲＥＳＵＲＦ効果が大きいが、先述した信頼性の問題がありおのずと限度がある。
　【００１６】
　ＬＦＰとＬＰが略等しい時は、ＲＥＳＵＲＦ効果が小さくなる。
　【００１７】
　ＬＦＰ＞ＬＰの時は（ＬＦＰ−ＬＰ）の長さの分ＦＰ効果が現れる。すなわち、逆バイアスされた主接合からの電極の低濃度のｐ層端を越えｎ基板上につきでた部分が空乏化するため、蓄積層端の最大電界を下げ、耐圧が大きくなる。但し、この場合蓄積層端は低濃度ｐ層のコーナ部に位置するので、蓄積層端が低濃度ｐ層の内部にある上記ＬＦＰ＜ＬＰの場合に比べ、この部分の空乏層の伸びは小さい。よってＬＦＰ＞ＬＰの場合はＬＦＰ＜ＬＰの場合に比べ耐圧特性は悪くなる。また、電極を伸ばすことはターミネーション領域の拡大に繋がる可能性があり、その場合素子面積を増大させることになる。
　【００１８】
　【実施例】
　以下、本発明半導体装置を図面を用いて具体的に説明する。
　【００１９】
　図１は本発明のターミネーション構造を高耐圧の誘電体絶縁分離型パワーＩＣに適用した場合の一実施例であり、図２はその動作を示す説明図である。１はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４は支持基板、５は電極、６は主接合のｐ層、７は横方向の電界緩和の低濃度ｐ層である。電極５は横方向に伸びているが、低濃度ｐ層７端より内側で止まっている。主接合層６と基板１に逆バイアスすると空乏層がｐｎ接合から伸びる。点線で示す蓄積層１０１は電極５が逆バイアスされたときに生じる。当然、逆バイアス電圧が大きいほど高濃度化される。図１１の従来構造では低濃度のｐ層７１，７２，７３のＲＥＳＵＲＦ効果があるがＡ部の最大電界で耐圧が決まってしまう。
　【００２０】
　本発明構造では主接合よりも曲率の大きい低濃度のｐ層７によるガードリング効果に低濃度のｐ層７が空乏化することによる電界緩和効果（ＲＥＳＵＲＦ効果）が重なり、Ａ部の最大電界は低くなる。この時の耐圧は、逆バイアスされた電極５によってＬＦＰ下に生じた蓄積層１０１のコーナ部（Ｂ部）の最大電界で決まる。このＢ点の電界を緩和させるためには、蓄積層１０１端から低濃度ｐ層７端までの低濃度のｐ層分がＢ点に対してのＲＥＳＵＲＦ効果となることから、ＬＰを伸ばすかＬＦＰを短くしなければならない。当然、素子面積を大きくしないためにはＬＰを伸ばさず、素子の信頼性を保証する範囲でＬＦＰを短くする方法が望ましい。蓄積層１０１は逆バイアス電圧が大きいほど高濃度化されるので、高耐圧の素子であるほど本発明構造の効果は著しい。本発明者らの実験では、低濃度のｐ層７１，７２，７３の形状以外は図１１と同じ条件のダイオードで比較してみた場合、ｎ型基板１が１５０Ω、主接合のｐ層６の拡散深さが６μｍで濃度が１×１０１９ｃｍ−３、電界緩和の低濃度ｐ層７の拡散深さが７μｍで濃度が１×１０１６ｃｍ−３である時、図１１構造では耐圧約１２００Ｖなのが図１の構造は耐圧約２１００Ｖであった。ちなみに図１１の低濃度のｐ層７２，７３が無い構造では耐圧約６００Ｖであった。
　【００２１】
　図３は本発明のターミネーション構造の第２の実施例であり、図４はその動作を示す説明図である。１はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４は支持基板、５は電極、６は主接合のｐ層、７は横方向の電界緩和の低濃度ｐ層である。電極５は低濃度ｐ層７端を越えて横方向に伸びている。主接合層６と基板１に逆バイアスすると空乏層がｐｎ接合から伸びる。
　【００２２】
　主接合から伸びた電極５により低濃度ｐ層７上（すなわちＬＰの範囲）は蓄積層１０２化し、Ｂ点の最大電界が大になるが、ｎ基板１上（すなわち（ＬＦＰ−ＬＰ）の範囲１０３）が空乏化するためＢ点の最大電界を下げ、耐圧が大きくなる。但しＡ点の最大電界よりＢ点の方が最大電界は大きいため、耐圧はＢ点で決まる。
　【００２３】
　蓄積層１０２は逆バイアス電圧が大きいほど高濃度化されるので、高耐圧の素子であるほど本発明構造の効果は著しい。本発明者らの実験では、低濃度のｐ層７の形状と電極５が低濃度のｐ層７端を越えて伸びていること以外は図１１と同じ条件のダイオードで比較してみた場合、ｎ型基板１が１５０Ω、主接合のｐ層６の拡散深さが６μｍで濃度が１×１０１９ｃｍ−３、７は電界緩和の低濃度ｐ層７の拡散深さが７μｍで濃度が１×１０１６ｃｍ−３である時、図１１構造では耐圧約１２００Ｖなのが図３の構造では耐圧約１９００Ｖであった。
　【００２４】
　図５は図１，図３及び図１１で示したターミネーション構造における耐圧を、電極５のＬＦＰをパラメータに示す。実線１１は本発明構造の耐圧を、点線１０は従来構造の耐圧を示す。従来構造では主接合ｐ層が深い場合には、ＲＥＳＵＲＦ効果及びＦＰ効果が顕著には現れない。
　【００２５】
　本発明の構造ではＬＦＰが図中Ａ点まではＲＥＳＵＲＦの効果で耐圧が高く、ＬＦＰが短いほど耐圧は高くなる。Ａ点以降はＦＰの効果で耐圧が高く、ＬＦＰが長いほど耐圧は高くなる。このＡ点はＬＰとＬＦＰが略
等しい点
　【００２６】
　Ａ点に対し、ＬＦＰを長くする方が短くする方より効果が少ない。これはＦＰ効果を狙う場合の蓄積層端は低濃度ｐ層のコーナ部に位置するので、蓄積層端が低濃度ｐ層の内部にあるＬＦＰ＜ＬＰの場合に比べ、この部分の空乏層の伸びは小さいため、ＬＦＰ＜ＬＰの場合に比べ耐圧特性は悪くなることによる。
　【００２７】
　図６は本発明のターミネーションをダイオードに適用した場合の平面パターンの例を示す。主接合６は周辺を低濃度層７で囲まれ、電極５が主接合６と低濃度層７の間まで覆っている構造である。又、カソードとオーミック接触するためのｎ層１４がある。本構造によればターミネーション部の電界を緩和できるため、ダイオードの耐圧を高くできる。ここではダイオードを例に説明したが、トランジスタ，サイリスタ，ＭＯＳＦＥＴ，ＩＧＢＴ，ＭＯＳサイリスタ等でも同様に耐圧を高くできる。図１の説明で述べた諸条件を適用すると耐圧を従来の約６００Ｖから約２１００Ｖに向上できる。
　【００２８】
　図７は本ターミネーション構造をトランジスタに適用した場合の断面の例を示す。主接合のｐ層をベースとし、このｐ層６の中にエミッタ層のｎ層１６を形成している。１５はコレクタのコンタクト層である、１７はエミッタ電極、１８はベース電極、５１はコレクタ電極である。本構造によれば、従来の基板抵抗より高耐圧化が可能である。又、従来と同じ耐圧でより低抵抗の基板を使用できるので、トランジスタのコレクタ抵抗成分を小さくできる。
　【００２９】
　図８は縦型ｎＭＯＳＦＥＴに本ターミネーション構造を適用した場合を示す。チャネル層及び主接合のｐ層６の中にソース層１９を形成している。２１１はドレインコンタクト層、２０はゲート、２１はソース電極、５２はドレイン電極である。本構造によれば、従来の基板抵抗でより高耐圧化が可能である。又、従来と同じ耐圧でより低抵抗の基板を使用できるので、ＭＯＳＦＥＴのオン抵抗を小さくできる。図９はラテラルサイリスタに本ターミネーション構造を適用した場合を示す。アノード層２２，ｐベース層２３は高耐圧接合層であり、ｐベース層２３の中にカソード層２４を形成している。２５はゲートコンタクト層、２６はアノード電極、２７はｐゲート電極、２８はカソード電極、２９はｎゲート電極である。このように高耐圧層は１素子に複数個存在しても一向に構わない。
　【００３０】
　図１０は縦型ＩＧＢＴに本ターミネーション構造を適用した場合を示す。チャネル層及び主接合のｐ層２０５の中にエミッタ層２０４を形成している。９１はコレクタ層、２０３はゲート、２０２はエミッタ電極、５３はコレクタ電極である。本構造によれば、従来の基板抵抗でより高耐圧化が可能である。又、従来と同じ耐圧でより低抵抗の基板を使用できるので、ＩＧＢＴのオン抵抗を小さくできる。本発明者らの実験では、ｎ型基板１が１００Ωで厚さが３００μｍ、主接合のｐ層６の拡散深さが６μｍで濃度が１×１０１８ｃｍ−３、電界緩和の低濃度ｐ層７の拡散深さが７μｍで濃度が１×１０１６ｃｍ−３である時、耐圧約２０００Ｖであった。
　【００３１】
　【発明の効果】
　本発明によればターミネーションの占める素子面積の増加を少なくすると共に高耐圧化に適したターミネーション構造を提供でき、耐圧特性に優れた半導体素子及びそれを使った回路構成又はそれを内蔵した半導体集積回路が得られる。
【図面の簡単な説明】
　【図１】
　本発明半導体装置のターミネーション構造の断面の例を示す。
　【図２】
　図１のターミネーション構造の動作説明図である。
　【図３】
　本発明のターミネーション構造の断面の例を示す。
　【図４】
　図３のターミネーション構造の動作説明図である。
　【図５】
　本発明と従来のターミネーション構造の耐圧を主接合ｐ層の表面横方向の先端から主接合ｐ層からの電極の先端までの距離（ＬＦＰ）による依存性を比較した結果を示す。
　【図６】
　本発明のターミネーション構造を用いたダイオードの平面パターンの例を示す。
　【図７】
　本発明のターミネーション構造を用いたｎｐｎトランジスタの断面構造を示す。
　【図８】
　本発明のターミネーション構造を用いた縦型ｎＭＯＳＦＥＴの断面構造の例を示す。
　【図９】
　本発明のターミネーション構造を用いた高耐圧ラテラルのサイリスタの断面構造を示す。
　【図１０】
　本発明のターミネーション構造を用いた縦型ＩＧＢＴの断面構造の例を示す。
　【図１１】
　従来のターミネーション構造の断面の例を示す。
　【符号の説明】
　１…基板、２…埋込層、３，９…絶縁膜、４…支持基板、５，１７，１８，２１，２６，２７，２８，２９，５１，５２，５３，２０２，２０３…電極、６，２０５…主接合、７，７１，７２，７３…電界緩和層、１４，１５，２５…ｎ層、１６，２０４…トランジスタのエミッタ層、１９…ｎＭＯＳＦＥＴのソース層、２０…ＭＯＳＦＥＴのゲート、２２…サイリスタのアノード層、２３…サイリスタのｐベース層、２４…サイリスタのカソード層、３１…等電位線、９１…ＩＧＢＴのコレクタ層、１０１，１０２…蓄積層、１０３…空乏化する部分、２０１…バッファ層、２１１…ドレインコンタクト層。