【事件の表示】
　平成　１年特許願第　９６８７３号「抵抗容量型発振回路」拒絶査定に対する審判事件［平成　２年１１月　８日出願公開、特開平　２−２７４１１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成１年４月１７日の出願であって、その請求項１に係る発明は、平成１０年１２月２日付け、及び平成１１年４月２日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という。）
「電界効果トランジスタを用いて構成されたインバー夕が、複数個直列に接続されてなるインバー夕群と、前記インバー夕群中の最後のインバー夕の出力端子に一端が接続され、前記インバー夕群中の最初のインバー夕の入力端子に他端が接続された抵抗と、前記インバー夕群中の前記最後のインバータの前段に接続された特定のインバー夕と、前記最後のインバー夕との接続点に一端が接続され、前記最初のインバー夕の入力端子に他端が接続されたコンデンサとを備え、前記抵抗と前記コンデンサとの時定数によって発振周波数が設定される抵抗容量型発振回路において、前記最初のインバー夕を構成する電界効果トランジスタのトランジスタサイズは、前記最後のインバータ及び前記特定のインバー夕を構成する電界効果トランジスタのトランジスタサイズに比較して小さく設定されるものであり、更に前記インバー夕群は、前記最初のインバー夕と前記特定のインバー夕との間に、トランジスタサイズが前記最初のインバー夕のトランジスタサイズより大きく前記特定のインバー夕のトランジスタサイズより小さいトランジスタを有する中段のインバータを備えることを特徴とする抵抗容量型発振回路。」
　　
２、これに対して原査定の拒絶理由に引用された特開昭５７−１２７３３０号公報（昭和５７年８月７日出願公開、以下、「引用例」という。）には「少なくとも第１，第２，第３のＣＭＯＳインバータを用意し、カスケード接続すると共に、第１のＣＭＯＳインバータの入力端子とｎ段目のＣＭＯＳインバータの出力端子との間に正帰還がかかるようにコンデンサを接続し、また、第１のＣＭＯＳインバータの入力端子ｍ番目のＣＭＯＳインバータの出力端子との間には負帰還がかかるように抵抗を接続した発振回路において、」（第1頁左下欄第５行〜第12行）、「本発明によればその特徴とするところは、少なくとも第１，第２、第３のＣＭＯＳインバータを用意し、カスケード接続すると共に、第１のＣＭＯＳインバータの入力端子と、第２のＣＭＯＳインバータの出力端子との間にコンデンサを接続し、また、第１のＣＭＯＳインバータの入力端子と第３のＣＭＯＳインバータの出力端子との間には抵抗を接続した発振回路において、・・・また、本発明に対する他の特徴とするところは、具体的には上記第１のＣＭＯＳインバータの構造をＰチャンネルＩＧＦＥＴ、ＮチャンネルＩＧＦＥＴの各々においてチャンネル長（Ｌ）、チャンネル幅（Ｗ）を制御し相互コンダクタンスｇｍを小さく設定することである。」（第2頁右上欄第15行〜左下欄第11行）、「第２図は本発明の対象とされる発振回路であってＮチャンネルＩＧ−ＦＥＴＮ１とＰチャンネルＩＧ−ＦＥＴＰ１とからなる第１のＣＭＯＳインバータ回路Ｉ１と、ＮチャンネルＩＧ−ＦＥＴＮ２とＰチャンネルＩＧ−ＦＥＴＰ２とからなる第２のＣＭＯＳインバータ回路Ｉ２と、ＮチャンネルＩＧ−ＦＥＴＮ３とＰチャンネルＩＧ−ＦＥＴＰ３とからなる第３のＣＭＯＳインバータ回路Ｉ３とをこの順にカスケード接続し、第２のＣＭＯＳインバータ回路Ｉ２の出力Ｏ２と第３のＣＭＯＳインバータ回路Ｉ３の出力Ｏ３をそれぞれ帰還用コンデンサＣＦと帰還用抵抗ＲＦを介して第１のＣＭＯＳインバータ回路Ｉ１の入力点Ａに供給されるようになっている。ここで第２図からわかるように、正帰還用コンデンサ（ＣＦ）は偶数個のインバータ回路（Ｉ１）（Ｉ２）を挟んで接続されているので初段の第１インバータ回路（Ｉ１）の入力に対して正帰還を構成する。同様に負帰還用抵抗（ＲＦ）は奇数個のインバータ回路（Ｉ１）、（Ｉ２）、（Ｉ３）を挟んで接続されているので第１のインバータ回路（Ｉ１）の入力に対して負帰還回路を構成する。」（第２頁右下欄第５行〜第３頁左上欄第５行）、「本発明は上記の諸点に鑑み、更に掘下げた発振器の動作の解析と、インバータＩ１に用いられるＩＧ−ＦＥＴのｇｍあるいはＩＧ−ＦＥＴの寸法すなわちチャンネルの幅と長さの比Ｗ／ＬがインバータＩ２、Ｉ３に用いられるＩＧ−ＦＥＴのそれより可なり小さくても安定な発振動作が可能であることの発見によってなされたもので、発振特性を良好に保持したまま発振のための消費電力が従来に比して極めて少ない特徴を有する発振器の提供を目的とするものである。」（第3頁右下欄5行〜第14行）、「このようにインバータＩ１のＮチャンネルＩＧ−ＦＥＴとＰチャンネルＩＧ−ＦＥＴの寸法が小さくなったから微積分波形入力によってＩ１を＋ＥからＮ１，Ｐ１を通って接地点に流れる電流ＩＤは従来のものに対してＮ１とＰ１の寸法（Ｗ/Ｌ）の減少分だけ（Ｎ１とＰ１の出力抵抗の増大に比例して）減少しＩｄの減少分だけ発振器の消費電力は減少できるものである。」（第５頁左上欄第１〜第８行）の記載がある。
　これらの記載によると、引用例には、「少なくとも第１，第２，第３のＣＭＯＳインバータをカスケード接続すると共に、第１のＣＭＯＳインバータの入力端子と、ｎ段目のＣＭＯＳインバータの出力端子との間に正帰還がかかるようにコンデンサを接続し、また、第１のＣＭＯＳインバータの入力端子とｍ番目のＣＭＯＳインバータの出力端子との間には負帰還がかかるように抵抗を接続した発振回路において、第１のＣＭＯＳインバータに用いられるＩＧ−ＦＥＴのｇｍあるいはＩＧ−ＦＥＴの寸法すなわちチャンネルの幅と長さの比Ｗ／Ｌが第２，第３のＣＭＯＳインバータに用いられるＩＧ−ＦＥＴのそれより小さくした発振回路」の発明が（以下、「引用例に記載された発明」という。）が記載されていると認められる。
　　
１．本願発明と引用例に記載された発明との対比
　本願発明と引用例に記載された発明とを対比すると、両者は、電界効果トランジスタを用いて構成されたインバー夕が、複数個直列に接続されてなるインバー夕群と、前記インバー夕群中の最後のインバー夕の出力端子に一端が接続され、前記インバー夕群中の最初のインバー夕の入力端子に他端が接続された抵抗と、前記インバー夕群中の前記最後のインバータの前段に接続された特定のインバー夕と、前記最後のインバー夕との接続点に一端が接続され、前記最初のインバー夕の入力端子に他端が接続されたコンデンサとを備え、前記抵抗と前記コンデンサとの時定数によって発振周波数が設定される抵抗容量性型発振回路において、前記最初のインバー夕を構成する電界効果トランジスタのトランジスタサイズは、前記最後のインバータ及び前記特定のインバー夕を構成する電界効果トランジスタのトランジスタサイズに比較して小さく設定される抵抗容量型発振回路である点で一致し、
　本願発明は、前記インバー夕群が、前記最初のインバー夕と前記特定のインバー夕との間に、トランジスタサイズが前記最初のインバー夕のトランジスタサイズより大きく前記特定のインバー夕のトランジスタサイズより小さいトランジスタを有する中段のインバータを備えるのに対し、後者は、このようなトランジスタサイズを有する中段のインバータを備えてない点で相違する。
　　
４．当審の判断
  そこで上記相違点について検討するに、引用例に「少なくとも第１，第２，第３のＣＭＯＳインバータを用意し、カスケード接続すると共に、第１のＣＭＯＳインバータの入力端子とｎ段目のＣＭＯＳインバータの出力端子との間に正帰還がかかるようにコンデンサを接続し、また、第１のＣＭＯＳインバータの入力端子ｍ番目のＣＭＯＳインバータの出力端子との間には負帰還がかかるように抵抗を接続した発振回路」（第1頁左下欄第5行〜第12行）の記載があることから、インバー夕の段数を増やすことは示唆されていると認められ、その際に、前記中段のインバータのトランジスタサイズを最初のインバータのトランジスタサイズより大きく特定のインバータのトランジスタサイズより小さくすることは、引用例には消費電力を減少させるためにインバータのトランジスタサイズを小さくすればよいことが示唆されていること、また、インバータの駆動能力は発振回路を動作させるために当然考慮すべき事項であることを考え併せると、適宜実施し得る設計事項にすぎないものであって当業者であれば容易に想到し得るものといえる。
　　
５．むすび
　したがって、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるから特許法第２９条第２項の規定によって特許を受けることができない。
　よって、結論のとおり審決する。