(57)【要約】      （修正有）【課題】読み出しディスターブの発生を抑制する。【解決手段】半導体記憶装置は、第１抵抗変化型記憶素子Ｒと第１トランジスタＳＴとを含む第１メモリセルＭＣと、前記第１トランジスタの制御端子に電気的に接続されるサブワード線ＳＷＬ０〜ＳＷＬ３と、読み出し時において、第１期間にサブワード線に第１電圧ＶｐｐＬを印加し、第１期間後の第２期間にサブワード線に第１電圧よりも大きい第２電圧Ｖｐｐを印加するサブワード線ドライバとを具備する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１抵抗変化型記憶素子と第１トランジスタとを含む第１メモリセルと、
前記第１トランジスタの制御端子に電気的に接続される第１ワード線と、
読み出し時において、第１期間に前記第１ワード線に第１電圧を印加し、前記第１期間後の第２期間に前記第１ワード線に前記第１電圧よりも大きい第２電圧を印加する第１回路と
を具備する半導体記憶装置。
【請求項２】
前記第１回路は、
前記第１電圧が供給される第１端子と、前記第１ワード線に電気的に接続される第２端子と、第１信号が供給される制御端子とを含む第２トランジスタと、
前記第２電圧が供給される第１端子と、前記第１ワード線に電気的に接続される第２端子と、第２信号が供給される制御端子とを含む第３トランジスタと
を含む請求項１の半導体記憶装置。
【請求項３】
前記第１回路は、
前記第１期間において前記第２トランジスタがオンするように前記第１信号を出力する第２回路と、
前記第２期間において前記第３トランジスタがオンするように前記第２信号を出力する第３回路と
をさらに含む請求項２の半導体記憶装置。
【請求項４】
前記第１回路は、
第３信号が入力される第１入力端子と前記第３信号が遅延かつ反転して入力される第２入力端子とを含み、前記第１信号を出力するＯＲゲートと、
前記第３信号が反転して入力される第１入力端子と前記第３信号が反転かつ遅延して入力される第２入力端子とを含み、前記第２信号を出力するＮＡＮＤゲートと
をさらに含む請求項２の半導体記憶装置。
【請求項５】
前記第１メモリセルに電気的に接続されるセンスアンプと、
前記第１メモリセルと前記センスアンプとの間に電気的に接続される第４トランジスタと
をさらに具備し、
前記第１期間の前に前記第４トランジスタの制御端子に第３電圧が印加され、前記第１期間において前記第４トランジスタの制御端子に前記第３電圧よりも大きい第４電圧が印加される
請求項１の半導体記憶装置。
【請求項６】
前記第４電圧は、前記第４トランジスタの制御端子と前記第４トランジスタの第１端子とのカップリングにより生じる請求項５の半導体記憶装置。
【請求項７】
前記第４トランジスタの制御端子に前記第４電圧を印加する第４回路をさらに具備する請求項５の半導体記憶装置。
【請求項８】
第１抵抗変化型記憶素子を含む第１メモリセルと、
前記第１メモリセルに電気的に接続されるセンスアンプと、
前記第１メモリセルと前記センスアンプとの間に電気的に接続される第１トランジスタと、
前記第１トランジスタの制御端子に電気的に接続される第１制御線と、
読み出し時において、第１期間に前記第１トランジスタの第１制御線に第１電圧を印加し、前記第１期間後の第２期間に前記第１制御線に前記第１電圧よりも大きい第２電圧を印加する第１回路と、
を具備する半導体記憶装置。
【請求項９】
前記第１メモリセルに電気的に接続されるシンクと、
前記第１メモリセルと前記シンクとの間に電気的に接続される第２トランジスタと、
前記第２トランジスタの制御端子に電気的に接続される第２制御線と、
をさらに具備する請求項８の半導体記憶装置。
【請求項１０】
前記第１制御線と前記第２制御線には、同一動作を実行する制御信号が供給される請求項９の半導体記憶装置。
【請求項１１】
前記第１回路は、
前記第１電圧が供給される第１端子と、前記第１制御線に電気的に接続される第２端子と、第１信号が供給される制御端子とを含む第３トランジスタと、
前記第２電圧が供給される第１端子と、前記第１制御線に電気的に接続される第２端子と、第２信号が供給される制御端子とを含む第４トランジスタと
を含む請求項８の半導体記憶装置。
【請求項１２】
前記第１回路は、
前記第１期間において前記第３トランジスタがオンするように前記第１信号を出力する第２回路と、
前記第２期間において前記第４トランジスタがオンするように前記第２信号を出力する第３回路と
をさらに含む請求項１１の半導体記憶装置。
【請求項１３】
前記第１回路は、
第３信号が入力される第１入力端子と前記第３信号が遅延かつ反転して入力される第２入力端子とを含み、前記第１信号を出力するＯＲゲートと、
前記第３信号が反転して入力される第１入力端子と前記第３信号が反転かつ遅延して入力される第２入力端子とを含み、前記第２信号を出力するＮＡＮＤゲートと
をさらに含む請求項１１の半導体記憶装置。
【請求項１４】
前記第１トランジスタと前記センスアンプとの間に電気的に接続される第５トランジスタをさらに具備し、
前記第１期間の前に前記第５トランジスタの制御端子に第３電圧が印加され、前記第１期間において前記第５トランジスタの制御端子に前記第３電圧よりも大きい第４電圧が印加される
請求項８の半導体記憶装置。
【請求項１５】
前記第４電圧は、前記第５トランジスタの制御端子と前記第５トランジスタの第１端子とのカップリングにより生じる請求項１４の半導体記憶装置。
【請求項１６】
前記第５トランジスタの制御端子に前記第４電圧を印加する第４回路をさらに具備する請求項１４の半導体記憶装置。
【請求項１７】
第１抵抗変化型記憶素子と第１トランジスタとを含む第１メモリセルと、
前記第１トランジスタの制御端子に電気的に接続される第１ワード線と、
第１電圧が供給される第１端子と前記第１ワード線に電気的に接続される第２端子と第１信号が供給される制御端子とを含む第２トランジスタと、第２電圧が供給される第１端子と前記第１ワード線に電気的に接続される第２端子と第２信号が供給される制御端子とを含む第３トランジスタとを含む第１回路と
を具備する半導体記憶装置。
【請求項１８】
前記第１回路は、
第１期間において前記第２トランジスタがオンするように前記第１信号を出力する第２回路と、
前記第１期間後の第２期間において前記第３トランジスタがオンするように前記第２信号を出力する第３回路と
をさらに含む請求項１７の半導体記憶装置。
【請求項１９】
前記第１回路は、
第３信号が入力される第１入力端子と前記第３信号が遅延かつ反転して入力される第２入力端子とを含み、前記第１信号を出力するＯＲゲートと、
前記第３信号が反転して入力される第１入力端子と前記第３信号が反転かつ遅延して入力される第２入力端子とを含み、前記第２信号を出力するＮＡＮＤゲートと
をさらに含む請求項１７の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルに磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３０７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出しディスターブの発生を抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１抵抗変化型記憶素子と第１トランジスタとを含む第１メモリセルと、前記第１トランジスタの制御端子に電気的に接続される第１ワード線と、読み出し時において、第１期間に前記第１ワード線に第１電圧を印加し、前記第１期間後の第２期間に前記第１ワード線に前記第１電圧よりも大きい第２電圧を印加する第１回路２１とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置におけるメモリセルアレイ、ローカルカラムスイッチ、およびリード／ライトコントローラを示す回路図。
【図３Ａ】第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子を示す断面図。
【図３Ｂ】第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化型記憶素子の断面図を示す図。
【図３Ｃ】第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化型記憶素子の断面図を示す図。
【図４】第１実施形態に係る半導体記憶装置におけるサブロウデコーダ、サブワード線ドライバ、およびメインロウデコーダを示すブロック図。
【図５】第１実施形態に係る半導体記憶装置におけるサブロウデコーダ、サブワード線ドライバ、およびメインロウデコーダを示す回路図。
【図６】第１実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラの各種電圧のタイミングチャート。
【図７】第１実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラを示す図。
【図８】第１実施形態に係る半導体記憶装置における読み出し時のサブロウデコーダ、サブワード線ドライバ、およびメインロウデコーダの各種電圧のタイミングチャート。
【図９】第１実施形態に係る半導体記憶装置における読み出し時のサブロウデコーダ、サブワード線ドライバ、およびメインロウデコーダを示す図。
【図１０】比較例に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラの各種電圧のタイミングチャート。
【図１１】第２実施形態に係る半導体記憶装置におけるサブローカルカラムデコーダ、ローカルカラムスイッチドライバ、およびメインローカルカラムデコーダを示す回路図。
【図１２】第２実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラの各種電圧のタイミングチャート。
【図１３】第２実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラを示す図。
【図１４】第２実施形態に係る半導体記憶装置における読み出し時のサブローカルカラムデコーダ、ローカルカラムスイッチドライバ、およびメインローカルカラムデコーダの各種電圧のタイミングチャート。
【図１５】第２実施形態に係る半導体記憶装置における読み出し時のサブローカルカラムデコーダ、ローカルカラムスイッチドライバ、およびメインローカルカラムデコーダを示す図。
【図１６】第３実施形態に係る半導体記憶装置におけるメモリセルアレイ、ローカルカラムスイッチ、およびリード／ライトコントローラを示す回路図。
【図１７】第３実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラの各種電圧のタイミングチャート。
【図１８】第３実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイおよびリード／ライトコントローラを示す図。
【発明を実施するための形態】
【０００７】
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１０を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、抵抗変化型記憶素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、抵抗変化型記憶素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。
【０００９】
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【００１０】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置（ＭＲＡＭ）を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、メモリセルアレイ１０、ローカルカラムスイッチ（ＬＹＳＷ）１１，１５、サブローカルカラムデコーダ（ＳＬＹＤ）１２，１６、ローカルカラムスイッチドライバ１３，１７、メインローカルカラムデコーダ（ＭＬＹＤ）１８、リード／ライトコントローラ１４，１９、サブロウデコーダ（ＳＲＤ）２０、サブワード線ドライバ２１、およびメインロウデコーダ（ＭＲＤ）２２を含む。
【００１２】
メモリセルアレイ１０は、複数のＭＡＴを含む。各ＭＡＴは、複数のバンクを含む。各バンクは、データを記憶する複数のメモリセルＭＣを含む。各メモリセルＭＣは、サブワード線ＳＷＬと、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬとの交差位置に設けられる。したがって、複数のメモリセルＭＣは、マトリクス状に配置される。
【００１３】
メインローカルカラムデコーダ１８は、メインカラムアドレス（上位カラムアドレス）をデコードしてメインローカルカラム制御線ＭＬＹを選択して活性化する。
【００１４】
ローカルカラムスイッチドライバ１３は、サブカラムアドレス（下位カラムアドレス）をデコードしてソース線側のサブローカルカラム制御線ＳＬＹに供給される電圧を生成する。
【００１５】
サブローカルカラムデコーダ１２は、メインローカルカラムデコーダ１８およびローカルカラムスイッチドライバ１３のデコードに応じて、選択されたソース線側のサブローカルカラム制御線ＳＬＹに電圧を供給（印加）する。すなわち、サブローカルカラムデコーダ１２、ローカルカラムスイッチドライバ１３、およびメインローカルカラムデコーダ１８によって、ローカルカラムスイッチ１１のオン／オフが制御される。
【００１６】
ローカルカラムスイッチ１１は、サブローカルカラムデコーダ１２から供給される電圧に応じて、ローカルソース線ＬＳＬとグローバルソース線ＧＳＬとを選択的に接続する。
【００１７】
ローカルカラムスイッチドライバ１７は、サブカラムアドレス（下位カラムアドレス）をデコードしてビット線側のサブローカルカラム制御線ＳＬＹに供給される電圧を生成する。
【００１８】
サブローカルカラムデコーダ１６は、メインローカルカラムデコーダ１８およびローカルカラムスイッチドライバ１７のデコードに応じて、選択されたビット線側のサブローカルカラム制御線ＳＬＹに電圧を供給（印加）する。すなわち、サブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８によって、ローカルカラムスイッチ１５のオン／オフが制御される。
【００１９】
ローカルカラムスイッチ１５は、サブローカルカラムデコーダ１６から供給される電圧に応じて、ローカルソース線ＬＳＬとグローバルソース線ＧＳＬとを選択的に接続する。
【００２０】
なお、サブローカルカラムデコーダ１２，１６およびローカルカラムスイッチドライバ１３，１７のそれぞれは、ローカルカラムスイッチ（ＬＹＳＷ）１１，１５で共有されてもよい。この場合、対応するソース線側のサブローカルカラム制御線ＳＬＹとビット線側のサブローカルカラム制御線ＳＬＹとが同時に選択される。
【００２１】
リード／ライトコントローラ１４は、シンクおよびライトドライバ等を含み、グローバルソース線ＧＳＬに電気的に接続される。シンクは、例えば接地電圧であり、読み出しにおいて読み出し電流が流れ込む。ライトドライバは、書き込みにおいて、グローバルソース線ＧＳＬに書き込み電圧を印加する。これにより、ライトドライバから書き込み電流が流れ出す、またはライトドライバに書き込み電流が流れ込む。
【００２２】
リード／ライトコントローラ１９は、センスアンプＳＡおよびライトドライバ等を含み、グローバルビット線ＧＢＬに電気的に接続される。センスアンプＳＡは、読み出しにおいて、読み出し電流または読み出し電圧を検知することで、メモリセルＭＣのデータを読み出す。ライトドライバは、書き込みにおいて、グローバルビット線ＧＢＬに書き込み電圧を印加する。これにより、ライトドライバから書き込み電流が流れ出す、またはライトドライバに書き込み電流が流れ込む。
【００２３】
メインロウデコーダ２２は、メインロウアドレス（上位ロウアドレス）をデコードしてメインワード線ＭＷＬを選択して活性化する。
【００２４】
サブワード線ドライバ２１は、サブロウアドレス（下位ロウアドレス）をデコードしてサブワード線ＳＷＬに供給される電圧を生成する。
【００２５】
サブロウデコーダ２０は、メインロウデコーダ２２およびサブワード線ドライバ２１のデコードに応じて、選択されたサブワード線ＳＷＬに電圧を供給する。
【００２６】
図２は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、ローカルカラムスイッチ１１，１５、およびリード／ライトコントローラ１４，１９を示す回路図である。
【００２７】
図２に示すように、メモリセルアレイ１０には、ローカルビット線ＬＢＬ（ＬＢＬ０−ＬＢＬ３）、ローカルソース線ＬＳＬ（ＬＳＬ０−ＬＳＬ３）、およびサブワード線ＳＷＬ（ＳＷＬ０−ＳＷＬ３）が設けられる。ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬは、第１方向に延在する。ローカルビット線ＬＢＬとローカルソース線ＬＳＬとは、第１方向に交差する第２方向に交互に並ぶ。サブワード線ＳＷＬは、第２方向に延在する。メモリセルアレイ１０は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬと、サブワード線ＳＷＬとの交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向においてマトリクス状に配列される。
【００２８】
なお、ローカルビット線ＬＢＬ、ローカルソース線ＬＳＬ、およびサブワード線ＳＷＬの数は一例であり、特に限定されない。
【００２９】
メモリセルＭＣは、例えば、抵抗変化型記憶素子Ｒおよび選択トランジスタＳＴを含む。抵抗変化型記憶素子Ｒの一端はローカルソース線ＬＳＬに電気的に接続され、他端は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はローカルビット線ＬＢＬに電気的に接続され、選択トランジスタＳＴの制御端子はサブワード線ＳＷＬに電気的に接続される。
【００３０】
抵抗変化型記憶素子Ｒは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。抵抗変化型記憶素子Ｒは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがサブワード線ＳＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗変化型記憶素子ＲがＭＴＪ素子である場合について説明する。
【００３１】
図３Ａは、第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子Ｒを示す断面図である。ここでは、抵抗変化型記憶素子Ｒとして、主に記憶層３３Ａ、トンネルバリア層３３Ｂ、および参照層３３Ｃについて示す。
【００３２】
図３Ａに示すように、抵抗変化型記憶素子Ｒは、強磁性層である記憶層３３Ａと、強磁性層である参照層３３Ｃと、これらの間に形成される非磁性層であるトンネルバリア層３３Ｂとで構成される積層体を含む。
【００３３】
記憶層３３Ａは、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。記憶層３３Ａは、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）で構成される。
【００３４】
トンネルバリア層３３Ｂは、記憶層３３Ａ上に形成される。トンネルバリア層３３Ｂは、非磁性層であり、例えばＭｇＯで構成される。
【００３５】
参照層３３Ｃは、トンネルバリア層３３Ｂ上に形成される。参照層３３Ｃは、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３Ｃは、記憶層３３Ａよりも磁化方向の反転エネルギーバリアが大きい。参照層３３Ｃは、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）で構成される。
【００３６】
図３Ｂは、第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子Ｒの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化型記憶素子の断面図を示す図である。図３Ｃは、第１実施形態に係る半導体記憶装置における抵抗変化型記憶素子Ｒの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化型記憶素子の断面図を示す図である。
【００３７】
抵抗変化型記憶素子Ｒは、例えばスピン注入型の抵抗変化型記憶素子である。したがって、可変抵抗素子Ｒにデータを書き込む場合、または抵抗変化型記憶素子Ｒからデータを読み出す場合、抵抗変化型記憶素子Ｒは、膜面に垂直な方向において、双方向に電流が通電される。
【００３８】
より具体的には、抵抗変化型記憶素子Ｒへのデータの書き込みは、以下のように行われる。
【００３９】
図３Ｂに示すように、記憶層３３Ａから参照層３３Ｃへ電流が流れる場合、すなわち、参照層３３Ｃから記憶層３３Ａへ向かう電子が供給される場合、参照層３３Ｃの磁化方向と同じ方向にスピン偏極された電子が記憶層３３Ａに注入される。この場合、記憶層３３Ａの磁化方向は、参照層３３Ｃの磁化方向と同じ方向に揃えられる。これにより、参照層３３Ｃの磁化方向と記憶層３３Ａの磁化方向とが、平行配列となる。この平行状態のとき、抵抗変化型記憶素子Ｒの抵抗値は最も小さくなる。この場合を例えば「０」データと規定する。
【００４０】
一方、図３Ｃに示すように、参照層３３Ｃから記憶層３３Ａへ電流が流れる場合、すなわち、記憶層３３Ａから参照層３３Ｃへ向かう電子が供給される場合、参照層３３Ｃにより反射されることで参照層３３Ｃの磁化方向と反対方向にスピン偏極された電子とが記憶層３３Ａに注入される。この場合、記憶層３３Ａの磁化方向は、参照層３３Ｃの磁化方向と反対方向に揃えられる。これにより、参照層３３Ｃの磁化方向と記憶層３３Ａ磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗変化型記憶素子Ｒの抵抗値は最も大きくなる。この場合を例えば「１」データと規定する。
【００４１】
また、抵抗変化型記憶素子Ｒからのデータの読み出しは、以下のように行われる。
【００４２】
抵抗変化型記憶素子Ｒに、読み出し電流が供給される。この読み出し電流は、記憶層３３Ａの磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗変化型記憶素子Ｒの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
【００４３】
再度、図２に示すように、ローカルカラムスイッチ１１は、ローカルカラム選択トランジスタＬＹＳＴ（ＬＹＳＴ０−ＬＹＳＴ３）を含む。ローカルカラム選択トランジスタＬＹＳＴ０−ＬＹＳＴ３のそれぞれの第１端子は、ローカルソース線ＬＳＬ０−ＬＳＬ３のそれぞれに電気的に接続される。ローカルカラム選択トランジスタＬＹＳＴ０−ＬＹＳＴ３のそれぞれの第２端子は、グローバルソース線ＧＳＬに電気的に共通接続される。ローカルカラム選択トランジスタＬＹＳＴ０−ＬＹＳＴ３のそれぞれの制御端子は、サブローカルカラム制御線ＳＬＹ０−ＳＬＹ３のそれぞれに電気的に接続される。
【００４４】
リード／ライトコントローラ１４は、シンクトランジスタＴ１を含む。シンクトランジスタＴ１の第１端子は、グローバルソース線ＧＳＬに電気的に接続される。シンクトランジスタＴ１の第２端子は、接地電圧端子（シンク）に電気的に接続される。シンクトランジスタＴ１の制御端子には、信号ＲＤＳＩＮＫが供給される。
【００４５】
ローカルカラムスイッチ１５は、ローカルカラム選択トランジスタＬＹＢＴ（ＬＹＢＴ０−ＬＹＢＴ３）を含む。ローカルカラム選択トランジスタＬＹＢＴ０−ＬＹＢＴ３のそれぞれの第１端子は、ローカルビット線ＬＢＬ０−ＬＢＬ３のそれぞれに電気的に接続される。ローカルカラム選択トランジスタＬＹＢＴ０−ＬＹＢＴ３のそれぞれの第２端子は、グローバルビット線ＧＢＬに電気的に共通接続される。ローカルカラム選択トランジスタＬＹＢＴ０−ＬＹＢＴ３のそれぞれの制御端子は、サブローカルカラム制御線ＳＬＹ０−ＳＬＹ３のそれぞれに電気的に接続される。
【００４６】
なお、ローカルビット線ＬＢＬ側のサブローカルカラム制御線ＳＬＹ０−ＳＬＹ３とローカルソース線側ＬＳＬ側のサブローカルカラム制御線ＳＬＹ０−ＳＬＹ３とは異なる制御線であり、これらには異なる制御回路から制御信号が供給される。これらの制御信号は、同一動作を実行する。すなわち、ローカルカラム選択トランジスタＬＹＢＴ０，ＬＹＳＴ０は同時にオン／オフし、ローカルカラム選択トランジスタＬＹＢＴ１，ＬＹＳＴ１は同時にオン／オフし、ローカルカラム選択トランジスタＬＹＢＴ２，ＬＹＳＴ２は同時にオン／オフし、ローカルカラム選択トランジスタＬＹＢＴ３，ＬＹＳＴ３は同時にオン／オフする。
【００４７】
リード／ライトコントローラ１９は、センスアンプＳＡ、クランプトランジスタＴ２、リードイネーブルトランジスタＴ３，Ｔ４、リファレンストランジスタＴ５、およびリファレンス抵抗ＲＥＦを含む。
【００４８】
センスアンプＳＡの第１入力端子は、リードイネーブルトランジスタＴ３の第１端子に電気的に接続される。リードイネーブルトランジスタＴ３の第２端子は、クランプトランジスタＴ２の第１端子に電気的に接続される。クランプトランジスタＴ２の第２端子は、グローバルビット線ＧＢＬに電気的に接続される。リードイネーブルトランジスタＴ３の制御端子には信号ＲＥＮが供給される。クランプトランジスタＴ２の制御端子には、信号Ｖｃｌａｍｐが供給される。
【００４９】
センスアンプＳＡの第２入力端子は、リードイネーブルトランジスタＴ４の第１端子に電気的に接続される。リードイネーブルトランジスタＴ４の第２端子は、リファレンストランジスタＴ５の第１端子に電気的に接続される。リファレンストランジスタＴ５の第２端子は、リファレンス抵抗ＲＥＦの一端に電気的に接続される。リファレンス抵抗ＲＥＦの他端は、接地電圧端子に電気的に接続される。リードイネーブルトランジスタＴ４の制御端子には信号ＲＥＮが供給される。リファレンストランジスタＴ５の制御端子には、信号Ｖｒｅｆが供給される。
【００５０】
センスアンプＳＡは、第１入力端子に流れる電流（または供給される電圧）と第２入力端子に流れる電流（または供給される電圧）とをセンスすることでメモリセルＭＣのデータを読み出す。
【００５１】
図４は、第１実施形態に係る半導体記憶装置におけるサブロウデコーダ２０、サブワード線ドライバ２１、およびメインロウデコーダ２２を示すブロック図である。ここでは、４本のサブワード線ＳＷＬ０−ＳＷＬ３に対して、１本のメインワード線ＭＷＬが設けられる例を示している。
【００５２】
図４に示すように、サブワード線ドライバ２１は、第１乃至第４サブワード線ドライバ２１＿０−２１＿３を含む。また、サブロウデコーダ２０は、第１乃至第４サブロウデコーダ２０＿０−２０＿３を含む。
【００５３】
第１乃至第４サブワード線ドライバ２１＿０−２１＿３のそれぞれの出力は、第１乃至第４サブロウデコーダ２０＿０−２０＿３のそれぞれに入力される。また、メインロウデコーダ２２の出力は、メインワード線ＭＷＬに電気的に接続され、第１乃至第４サブロウデコーダ２０＿０−２０＿３に入力される。第１乃至第４サブロウデコーダ２０＿０−２０＿３のそれぞれの出力は、サブワード線ＳＷＬ０−ＳＷＬ３のそれぞれに電気的に接続される。
【００５４】
メインロウデコーダ２２は、上位ロウアドレス（例えば２ビットのロウアドレスにおける上位ビット）をデコードしてメインワード線ＭＷＬを活性化する。これにより、メインワード線ＭＷＬに接続された第１乃至第４サブロウデコーダ２０＿０−２０＿３が活性化される。一方、第１乃至第４サブワード線ドライバ２１＿０−２１＿３のそれぞれは、下位ロウアドレス（例えば２ビットのロウアドレスにおける下位ビット）をデコードしてサブワード線ＳＷＬ０−ＳＷＬ３のそれぞれに供給される電圧を生成する。生成された電圧はそれぞれ、第１乃至第４サブロウデコーダ２０＿０−２０＿３に供給される。第１乃至第４サブロウデコーダ２０＿０−２０＿３のそれぞれは、第１乃至第４サブワード線ドライバ２１＿０−２１＿３のそれぞれから供給された電圧をサブワード線ＳＷＬ０−ＳＷＬ３のそれぞれに供給する。
【００５５】
図５は、第１実施形態に係る半導体記憶装置におけるサブロウデコーダ２０、サブワード線ドライバ２１、およびメインロウデコーダ２２を示す回路図であり、図４をより詳細に示す図である。
【００５６】
なお、第１乃至第４サブワード線ドライバ２１＿０−２１＿３の構成は同様であるため、ここでは、第１サブワード線ドライバ２１＿０の構成について説明し、第２乃至第４サブワード線ドライバ２１＿１−２１＿３の構成については省略する。また、第１乃至第４サブロウデコーダ２０＿０−２０＿３の構成は同様であるため、ここでは、第１サブロウデコーダ２０＿０の構成について説明し、第２乃至第４サブロウデコーダ２０＿１−２０＿３の構成については省略する。
【００５７】
図５に示すように、メインロウデコーダ２２は、デコーダ２２ＡおよびインバータＩＶ４を含む。デコーダ２２Ａは、入力される上位ロウアドレスをデコードする。デコーダ２２Ａの出力（デコード結果）は、インバータＩＶ４に入力される。インバータＩＶ４の出力は、メインワード線ＭＷＬに提供される。
【００５８】
第１サブワード線ドライバ２１＿０は、デコーダ２１Ａ、インバータＩＶ１−ＩＶ３、遅延回路２１Ｂ，２１Ｃ、ＯＲゲートＯ１、ＮＡＮＤゲートＮＡ１、ＰＭＯＳトランジスタＰＭ１，ＰＭ２、およびＮＭＯＳトランジスタＮＭ１を含む。
【００５９】
デコーダ２１Ａは、入力される下位ロウアドレスをデコードする。デコーダ２１Ａの出力（デコード結果）は、インバータＩＶ１に入力される。インバータＩＶ１は、信号ＷＤＲＶｂを出力する。
【００６０】
ＯＲゲートＯ１の第１入力端子には、信号ＷＤＲＶｂが入力される。また、ＯＲゲートＯ１の第２入力端子には、遅延回路２１ＢおよびインバータＩＶ３を介して信号ＷＤＲＶｂが入力される。ＯＲゲートＯ１は信号ＷＤＣＴＬ０を出力し、信号ＷＤＣＴＬ０はＰＭＯＳトランジスタＰＭ１の制御端子に供給される。ＰＭＯＳトランジスタＰＭ１の第１端子には、電圧ＶｐｐＬが供給される。ＰＭＯＳトランジスタＰＭ１の第２端子は、信号ＷＤＲＶを出力する。
【００６１】
ＮＡＮＤゲートＮＡ１の第１入力端子には、インバータＩＶ２を介して信号ＷＤＲＶｂが入力される。また、ＮＡＮＤゲートＮＡ１の第１入力端子には、インバータＩＶ２および遅延回路２１Ｃを介して信号ＷＤＲＶｂが入力される。遅延回路２１Ｃによる遅延時間は、遅延回路２１Ｂによる遅延時間と同じまたは長い。ＮＡＮＤゲートＮＡ１は信号ＷＤＣＴＬ１を出力し、信号ＷＤＣＴＬ１はＰＭＯＳトランジスタＰＭ２の制御端子に供給される。ＰＭＯＳトランジスタＰＭ２の第１端子には、電圧Ｖｐｐ（≒電源電圧Ｖｄｄ＞ＶｐｐＬ）が供給される。ＰＭＯＳトランジスタＰＭ２の第２端子は、信号ＷＤＲＶを出力する。
【００６２】
ＮＭＯＳトランジスタＮＭ１の制御端子には、信号ＷＤＲＶｂが供給される。ＮＭＯＳトランジスタＮＭ１の第１端子は、接地電圧端子（電圧Ｖｓｓ）に接続される。ＮＭＯＳトランジスタＮＭ１の第２端子は、信号ＷＤＲＶを出力する。
【００６３】
第１サブロウデコーダ２０＿０は、ＰＭＯＳトランジスタＰＭ３およびＮＭＯＳトランジスタＮＭ２，ＮＭ３を含む。
【００６４】
ＰＭＯＳトランジスタＰＭ３およびＮＭＯＳトランジスタＮＭ２の制御端子には、メインワード線ＭＷＬが電気的に接続される。ＰＭＯＳトランジスタＰＭ３の第１端子には、信号ＷＤＲＶ（第１サブワード線ドライバ２１＿０の出力）が供給される。ＰＭＯＳトランジスタＰＭ３の第２端子は、ＮＭＯＳトランジスタＮＭ２，ＮＭ３の第１端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ２，ＮＭ３の第２端子は、接地電圧端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ３の制御端子には、信号ＷＤＲＶｂが供給される。また、ＰＭＯＳトランジスタＰＭ３の第２端子およびＮＭＯＳトランジスタＮＭ２，ＮＭ３の第１端子は、サブワード線ＳＷＬ０に電気的に接続される。
【００６５】
［第１実施形態の読み出し動作例］
以下に、図６および図７を用いて、第１実施形態の読み出し動作について説明する。
【００６６】
図６は、第１実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９の各種電圧のタイミングチャートである。図７は、第１実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９を示す図である。
【００６７】
ここでは、サブワード線ＳＷＬ０、ローカルソース線ＬＳＬ０、およびローカルビット線ＬＢＬ０に接続されたメモリセルＭＣが選択される例について説明する。また、図６において、セル電流Ｉｃｅｌｌの（Ｐ）はメモリセルＭＣがＰ状態（低抵抗状態）である場合、（ＡＰ）はメモリセルＭＣがＡＰ状態（高抵抗状態）である場合を示している。
【００６８】
本例では、読み出し時において、カップリングノイズによる信号Ｖｃｌａｍｐの昇圧およびこれに伴うセル電流Ｉｃｅｌｌのオーバーシュートを考慮して、選択サブワード線ＳＷＬが２段階で昇圧される。以下に、この動作について詳説する。
【００６９】
図６に示すように、まず、時刻Ｔ１１以前において、信号Ｖｃｌａｍｐが電圧Ｖｍに昇圧される。電圧Ｖｍは、クランプトランジスタＴ２をアナログ的にオンする電圧であり、クランプトランジスタＴ２が所定の電圧（電圧ＶｍからクランプトランジスタＴ２の閾値電圧Ｖｔｈを引いた電圧）を転送し得る電圧である。言い換えると、電圧Ｖｍは、クランプトランジスタＴ２がグローバルビット線ＧＢＬの電圧を所定の電圧にクランプし得る電圧である。
【００７０】
次に、時刻Ｔ１１において、選択サブワード線ＳＷＬ（ここではサブワード線ＳＷＬ０）が電圧ＶｐｐＬに昇圧される。電圧ＶｐｐＬは、選択トランジスタＳＴをアナログ的にオンする電圧である。また、図示はしないが、サブローカルカラム制御線ＳＬＹ０、信号ＲＥＮ、およびシンク信号ＲＤＳＩＮＫが「Ｈ」レベル（例えば電源電圧Ｖｄｄ）になる。これにより、シンクトランジスタＴ１、リードイネーブルトランジスタＴ３、およびローカルカラム選択トランジスタＬＹＢＴ０，ＬＹＳＴ０がデジタル的にオンする。デジタル的にオンとは、トランジスタが任意の電圧を転送し得る電圧であり、第１端子および第２端子の一方の電圧を他方に転送し得る電圧である。以下、デジタル的にオンすることを、単にオンすると称す。
【００７１】
その結果、図７に示すように、センスアンプＳＡからグローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ０、サブワード線ＳＷＬ０、ローカルソース線ＬＳＬ０、およびグローバルソース線ＧＳＬを介したシンクまでのパスに、セル電流Ｉｃｅｌｌが流れ始め、グローバルビット線ＧＢＬが充電され始める。そして、グローバルビット線ＧＢＬの充電により、グローバルビット線ＧＢＬが昇圧される。このため、グローバルビット線ＧＢＬとクランプトランジスタＴ２の制御端子とのカップリングにより、信号Ｖｃｌａｍｐが一時的に昇圧される。この信号Ｖｃｌａｍｐの昇圧により、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ１（Ｉｃｅｌｌ１（Ｐ）およびＩｃｅｌｌ１（ＡＰ））よりもオーバーシュートする。電流Ｉｃｅｌｌ１は、上記電圧条件によって定常状態で流れ得る電流である。ここで、定常状態とは、グローバルビット線ＧＢＬの充電が完了し、カップリングノイズによる信号Ｖｃｌａｍｐの昇圧がなくなり、セル電流が安定する状態を示す。その後、グローバルビット線ＧＢＬの充電が完了すると、信号Ｖｃｌａｍｐは降圧されて電圧Ｖｍになる。その結果、セル電流Ｉｃｅｌｌが定常状態となり、電流Ｉｃｅｌｌ１になる。
【００７２】
次に、時刻Ｔ１２において、選択サブワード線ＳＷＬが電圧Ｖｐｐ（≒電源電圧Ｖｄｄ＞ＶｐｐＬ）に昇圧される。これにより、選択トランジスタＳＴがオンする。このとき、すでにグローバルビット線ＧＢＬの充電が完了しているため、信号Ｖｃｌａｍｐはグローバルビット線ＧＢＬとのカップリングで昇圧することはない。したがって、セル電流Ｉｃｅｌｌはオーバーシュートすることなく、電流Ｉｃｅｌｌ２（Ｉｃｅｌｌ２（Ｐ）およびＩｃｅｌｌ２（ＡＰ）になる。電流Ｉｃｅｌｌ２は、上記電圧条件によって定常状態で流れ得る電流である。ここで、Ｉｃｅｌｌ１＜Ｉｃｅｌｌ２＜Ｉｃｅｌｌｌｉｍｉｔである。すなわち、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えることはない。電流Ｉｃｅｌｌｌｉｍｉｔは、読み出しディスターブ発生の可能性が高くなる電流である。
【００７３】
一方、このとき、図示はしないが、センスアンプＳＡからリファレンス抵抗ＲＥＦを介した接地電圧端子までのパスにリファレンス電流Ｉｒｅｆが流れる。センスアンプＳＡは、セル電流Ｉｃｅｌｌとリファレンス電流Ｉｒｅｆとをセンスすることで、メモリセルＭＣのデータを読み出す。
【００７４】
その後、時刻Ｔ１３において、選択サブワード線ＳＷＬが電圧Ｖｓｓに降圧される。これにより、セル電流Ｉｃｅｌｌが流れなくなり、読み出しが終了する。
【００７５】
以下に、図８および図９を用いて、上述した選択サブワード線ＳＷＬの２段階での昇圧制御について説明する。
【００７６】
図８は、第１実施形態に係る半導体記憶装置における読み出し時のサブロウデコーダ２０、サブワード線ドライバ２１、およびメインロウデコーダ２２の各種電圧のタイミングチャートである。図９は、第１実施形態に係る半導体記憶装置における読み出し時のサブロウデコーダ２０、サブワード線ドライバ２１、およびメインロウデコーダ２２を示す図である。ここでは、サブワード線ＳＷＬ０が選択され、サブワード線ＳＷＬ１−ＳＷＬ３が非選択である例について説明する。
【００７７】
本例では、まず、第１期間においてサブワード線ドライバ２１（第１サブワード線ドライバ２１＿０）が電圧ＶｐｐＬを生成し、サブロウデコーダ２０（第１サブロウデコーダ２０＿０）が生成された電圧ＶｐｐＬをサブワード線ＳＷＬ０に供給する。そして、第１期間後の第２期間において第１サブワード線ドライバ２１＿０が電圧ＶｐｐＬよりも大きい電圧Ｖｐｐを生成し、第１サブロウデコーダ２０＿０が生成された電圧Ｖｐｐをサブワード線ＳＷＬ０に供給する。以下に、この動作について詳説する。
【００７８】
図８に示すように、初期状態（時刻Ｔ２１以前）において、メインワード線ＭＷＬ、および信号ＷＤＲＶｂ，ＷＤＣＴＬ０，ＷＤＣＴＬ１は、「Ｈ」レベル（例えば電源電圧Ｖｄｄ）である。また、サブワード線ＳＷＬおよび信号ＷＤＲＶは、電圧Ｖｓｓである。
【００７９】
図８および図９に示すように、まず、時刻Ｔ２１において、上位ロウアドレスによってメインワード線ＭＷＬが選択されると、メインロウデコーダ２２（インバータＩＶ４）はメインワード線ＭＷＬを「Ｌ」レベル（例えば接地電圧Ｖｓｓ）にする。これにより、第１乃至第４サブロウデコーダ２０＿０−２０＿３において、ＮＭＯＳトランジスタＮＭ１はオフし、ＰＭＯＳトランジスタＰＭ３はオンする。
【００８０】
また、下位ロウアドレスによってサブワード線ＳＷＬ０が選択されると、第１サブワード線ドライバ２１＿０では、インバータＩＶ１が「Ｌ」レベルの信号ＷＤＲＶｂを出力する。これにより、第１サブワード線ドライバ２１＿０におけるＮＭＯＳトランジスタＮＭ１は、オフする。
【００８１】
また、「Ｌ」レベルの信号ＷＤＲＶｂは、ＯＲゲートＯ１の第１入力端子に入力される。ＯＲゲートＯ１の第２入力端子には初期状態から「Ｌ」レベルが入力されているため、ＯＲゲートＯ１は「Ｌ」レベルの信号ＷＤＣＴＬ０を出力する。これにより、第１サブワード線ドライバ２１＿０におけるＰＭＯＳトランジスタＰＭ１は、オンする。
【００８２】
また、「Ｌ」レベルの信号ＷＤＲＶｂが反転して、「Ｈ」レベルの信号がＮＡＮＤゲートＮＡ１の第１入力端子に入力される。ＮＡＮＤゲートＮＡ１の第２入力端子には初期状態から「Ｌ」レベルが入力されているため、ＮＡＮＤゲートＮＡ１は「Ｈ」レベルの信号ＷＤＣＴＬ１を出力する。これにより、第１サブワード線ドライバ２１＿０におけるＰＭＯＳトランジスタＰＭ２は、オフする。
【００８３】
したがって、第１サブワード線ドライバ２１＿０におけるオン状態のＰＭＯＳトランジスタＰＭ１が電圧ＶｐｐＬを転送し、信号ＷＤＲＶが電圧ＶｐｐＬになる。第１サブロウデコーダ２０＿０におけるＰＭＯＳトランジスタＰＭ３はオンしているため、ＰＭＯＳトランジスタＰＭ３は信号ＷＤＲＶを転送する。これにより、サブワード線ＳＷＬ０が電圧ＶｐｐＬになる。
【００８４】
次に、時刻Ｔ２２において、「Ｌ」レベルの信号ＷＤＲＶｂが遅延しかつ反転して、「Ｈ」レベルの信号がＯＲゲートＯ１の第２入力端子に入力される。ＯＲゲートＯ１の第１入力端子には「Ｌ」レベルの信号ＷＤＲＶｂが入力されているため、ＯＲゲートＯ１は「Ｈ」レベルの信号ＷＤＣＴＬ０を出力する。これにより第１サブワード線ドライバ２１＿０におけるＰＭＯＳトランジスタＰＭ１は、オフする。
【００８５】
また、「Ｌ」レベルの信号ＷＤＲＶｂが反転しかつ遅延して、「Ｈ」レベルの信号がＮＡＮＤゲートＮＡ１の第２入力端子に入力される。ＮＡＮＤゲートＮＡ１の第１入力端子には「Ｈ」レベルの信号が入力されているため、ＮＡＮＤゲートＮＡ１は「Ｌ」レベルの信号ＷＤＣＴＬ１を出力する。これにより第１サブワード線ドライバ２１＿０におけるＰＭＯＳトランジスタＰＭ２は、オンする。
【００８６】
したがって、第１サブワード線ドライバ２１＿０におけるオン状態のＰＭＯＳトランジスタＰＭ２が電圧Ｖｐｐを転送し、信号ＷＤＲＶが電圧Ｖｐｐになる。第１サブロウデコーダ２０＿０におけるＰＭＯＳトランジスタＰＭ３はオンしているため、ＰＭＯＳトランジスタＰＭ３は信号ＷＤＲＶを転送する。これにより、サブワード線ＳＷＬ０が電圧ＶｐｐＬから電圧Ｖｐｐになる。
【００８７】
その後、時刻Ｔ２３において、メインワード線ＭＷＬが「Ｈ」レベルになり、かつ信号ＷＤＲＶｂが「Ｌ」レベルになる。これにより、各信号および各制御線が初期状態になり、読み出しが終了する。
【００８８】
一方、時刻Ｔ２１〜Ｔ２３において、非選択のサブワード線ＳＷＬ１−ＳＷＬ３では、第２乃至第４サブワード線ドライバ２１＿１−２１−３におけるインバータＩＶ１が「Ｈ」レベルの信号ＷＤＲＶｂを出力する。これにより、信号ＷＤＣＴＬ０，ＷＤＣＴＬ１は「Ｈ」レベルになり、第２乃至第４サブワード線ドライバ２１＿１−２１−３におけるＰＭＯＳトランジスタＰＭ１，ＰＭ２はオフする。一方、第２乃至第４サブワード線ドライバ２１＿１−２１−３におけるＮＭＯＳトランジスタＮＭ１はオンする。第２乃至第４サブワード線ドライバ２１＿１−２１−３におけるオン状態のＮＭＯＳトランジスタＮＭ１が電圧Ｖｓｓを転送し、信号ＷＤＲＶが電圧Ｖｓｓになる。第２乃至第４サブロウデコーダ２０＿１−２０＿３におけるＰＭＯＳトランジスタＰＭ３はオンしているため、ＰＭＯＳトランジスタＰＭ３は信号ＷＤＲＶを転送する。これにより、サブワード線ＳＷＬ０が電圧Ｖｓｓになる。
【００８９】
［第１実施形態の効果］
図１０は、比較例に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９の各種電圧のタイミングチャートである。図１０において、セル電流Ｉｃｅｌｌの（Ｐ）はメモリセルＭＣがＰ状態（低抵抗状態）である場合、（ＡＰ）はメモリセルＭＣがＡＰ状態（高抵抗状態）である場合を示している。
【００９０】
比較例では、読み出し時において、選択サブワード線ＳＷＬが１段階で昇圧される。より具体的には、図１０に示すように、時刻Ｔ３１において、選択サブワード線ＳＷＬが電圧Ｖｐｐに昇圧される。これにより、セル電流Ｉｃｅｌｌが流れ始め、グローバルビット線ＧＢＬが充電され始める。そして、グローバルビット線ＧＢＬの充電により、グローバルビット線ＧＢＬが昇圧される。このため、グローバルビット線ＧＢＬとクランプトランジスタＴ２の制御端子とのカップリングにより、信号Ｖｃｌａｍｐが一時的に昇圧される。この信号Ｖｃｌａｍｐの昇圧により、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ２よりもオーバーシュートする。このため、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えてしまう。その結果、読み出しディスターブの発生確率が大きくなってしまう。
【００９１】
これに対し、第１実施形態によれば、読み出し時において、選択サブワード線ＳＷＬが２段階で昇圧される。より具体的には、図６に示すように、グローバルビット線ＧＢＬが充電される第１期間（カップリングノイズにより信号Ｖｃｌａｍｐが昇圧する期間、すなわち、セル電流Ｉｃｅｌｌがオーバーシュートする期間）において、サブワード線ＳＷＬが電圧ＶｐｐＬに昇圧される。そして、グローバルビット線ＧＢＬの充電が完了した第２期間において、サブワード線ＳＷＬが電圧Ｖｐｐに昇圧される。
【００９２】
このため、第１期間の定常状態において、サブワード線ＳＷＬの電圧ＶｐｐＬによってセル電流Ｉｃｅｌｌを比較的小さい電流Ｉｃｅｌｌ１に抑えることができる。したがって、第１期間において、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ１をオーバーシュートしたとしても、セル電流Ｉｃｅｌｌは電流Ｉｃｅｌｌｌｉｍｉｔまで超えることはない。また、第２期間において、グローバルビット線ＧＢＬの充電がすでに完了しているため、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ２をオーバーシュートすることはない。その結果、読み出しディスターブの発生を抑制することができる。
【００９３】
また、第１実施形態によれば、上述したように、選択サブワード線ＳＷＬを２段階で昇圧することで、セル電流Ｉｃｅｌｌのオーバーシュートの問題（読み出しディスターブの問題）を解決している。言い換えると、カップリングノイズによる信号Ｖｃｌａｍｐの昇圧自体は、抑制されていない。このため、グローバルビット線ＧＢＬの充電時において、信号Ｖｃｌａｍｐの電圧はカップリングノイズによって大きいままである。したがって、グローバルビット線ＧＢＬの充電速度を遅くすることなく、上記問題を解決することができる。
【００９４】
＜第２実施形態＞
以下に図１１乃至図１５を用いて、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、読み出し時において、サブワード線ＳＷＬでなく、サブローカルカラム制御線ＳＬＹが２段階で昇圧される。以下に、第２実施形態について詳説する。
【００９５】
なお、第２実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【００９６】
［第２実施形態の構成例］
図１１は、第２実施形態に係る半導体記憶装置におけるサブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８を示す回路図である。ここでは、サブローカルカラムデコーダ１６とサブローカルカラムデコーダ１２とが共有され、ローカルカラムスイッチドライバ１７とローカルカラムスイッチドライバ１３とが共有される場合を示している。すなわち、対応するソース線側のサブローカルカラム制御線ＳＬＹとビット線側のサブローカルカラム制御線ＳＬＹとが同時に選択される。
【００９７】
図１１に示すように、サブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８のそれぞれは、サブロウデコーダ２０、サブワード線ドライバ２１、およびメインロウデコーダ２２のそれぞれと同様の構成を有する。
【００９８】
より具体的には、ローカルカラムスイッチドライバ１７は、第１乃至第４ローカルカラムスイッチドライバ１７＿０−１７＿３を含む。また、サブローカルカラムデコーダ１６は、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３を含む。
【００９９】
第１乃至第４ローカルカラムスイッチドライバ１７＿０−１７＿３のそれぞれの出力は、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３のそれぞれに入力される。また、メインローカルカラムデコーダ１８の出力は、メインローカルカラム制御線ＭＬＹに電気的に接続され、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３に入力される。第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３のそれぞれの出力は、サブローカルカラム制御線ＳＬＹ０−ＳＬＹ３のそれぞれに電気的に接続される。
【０１００】
メインローカルカラムデコーダ１８は、上位カラムアドレス（例えば２ビットのカラムアドレスにおける上位ビット）をデコードしてメインローカルカラム制御線ＭＬＹを活性化する。これにより、メインローカルカラム制御線ＭＬＹに接続された第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３が活性化される。一方、第１乃至第４ローカルカラムスイッチドライバ１７＿０−１７＿３のそれぞれは、下位カラムアドレス（例えば２ビットのロウアドレスにおける下位ビット）をデコードしてサブローカルカラム制御線ＳＬＹ０−ＳＬＹ３のそれぞれに供給される電圧を生成する。生成された電圧はそれぞれ、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３に供給される。第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３のそれぞれは、第１乃至第４ローカルカラムスイッチドライバ１７＿０−１７＿３のそれぞれから供給された電圧をサブローカルカラム制御線ＳＬＹ０−ＳＬＹ３のそれぞれに供給する。
【０１０１】
以下に、サブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８をより詳細に説明する。
【０１０２】
なお、第１乃至第４ローカルカラムスイッチドライバ１７＿０−１７＿３の構成は同様であるため、ここでは、第１ローカルカラムスイッチドライバ１７＿０の構成について説明し、第２乃至第４ローカルカラムスイッチドライバ１７＿１−１７＿３の構成については省略する。また、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３の構成は同様であるため、ここでは、第１サブローカルカラムデコーダ１６＿０の構成について説明し、第２乃至第４サブローカルカラムデコーダ１６＿１−１６＿３の構成については省略する。
【０１０３】
メインローカルカラムデコーダ１８は、デコーダ１８ＡおよびインバータＩＶ１４を含む。デコーダ１８Ａは、入力される上位カラムアドレスをデコードする。デコーダ１８Ａの出力（デコード結果）は、インバータＩＶ１４に入力される。インバータＩＶ１４の出力は、メインローカルカラム制御線ＭＬＹに提供される。
【０１０４】
第１ローカルカラムスイッチドライバ１７＿０は、デコーダ１７Ａ、インバータＩＶ１１−ＩＶ１３、遅延回路１７Ｂ，１７Ｃ、ＯＲゲートＯ１１、ＮＡＮＤゲートＮＡ１１、ＰＭＯＳトランジスタＰＭ１１，ＰＭ１２、およびＮＭＯＳトランジスタＮＭ１１を含む。
【０１０５】
デコーダ１７Ａは、入力される下位カラムアドレスをデコードする。デコーダ１７Ａの出力（デコード結果）は、インバータＩＶ１１に入力される。インバータＩＶ１１は、信号ＬＹＤＲＶｂを出力する。
【０１０６】
ＯＲゲートＯ１１の第１入力端子には、信号ＬＹＤＲＶｂが入力される。また、ＯＲゲートＯ１１の第２入力端子には、遅延回路１７ＢおよびインバータＩＶ１３を介して信号ＬＹＤＲＶｂが入力される。ＯＲゲートＯ１１は信号ＬＹＣＴＬ０を出力し、信号ＬＹＣＴＬ０はＰＭＯＳトランジスタＰＭ１１の制御端子に供給される。ＰＭＯＳトランジスタＰＭ１１の第１端子には、電圧ＶｐｐＬが供給される。ＰＭＯＳトランジスタＰＭ１１の第２端子は、信号ＬＹＤＲＶを出力する。
【０１０７】
ＮＡＮＤゲートＮＡ１１の第１入力端子には、インバータＩＶ１２を介して信号ＬＹＤＲＶｂが入力される。また、ＮＡＮＤゲートＮＡ１１の第１入力端子には、インバータＩＶ１２および遅延回路１７Ｃを介して信号ＬＹＤＲＶｂが入力される。遅延回路１７Ｃによる遅延時間は、遅延回路１７Ｂによる遅延時間と同じまたは長い。ＮＡＮＤゲートＮＡ１１は信号ＬＹＤＣＴＬ１を出力し、信号ＬＹＤＣＴＬ１はＰＭＯＳトランジスタＰＭ１２の制御端子に供給される。ＰＭＯＳトランジスタＰＭ１２の第１端子には、電圧Ｖｐｐ（≒電源電圧Ｖｄｄ＞ＶｐｐＬ）が供給される。ＰＭＯＳトランジスタＰＭ１２の第２端子は、信号ＬＹＤＲＶを出力する。
【０１０８】
ＮＭＯＳトランジスタＮＭ１１の制御端子には、信号ＬＹＤＲＶｂが供給される。ＮＭＯＳトランジスタＮＭ１１の第１端子は、接地電圧端子（電圧Ｖｓｓ）に接続される。ＮＭＯＳトランジスタＮＭ１１の第２端子は、信号ＬＹＤＲＶを出力する。
【０１０９】
第１サブローカルカラムデコーダ１６＿０は、ＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ１２，ＮＭ１３を含む。
【０１１０】
ＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ１２の制御端子には、メインローカルカラム制御線ＭＬＹが電気的に接続される。ＰＭＯＳトランジスタＰＭ１３の第１端子には、信号ＬＹＤＲＶ（第１ローカルカラムスイッチドライバ１７＿０の出力）が供給される。ＰＭＯＳトランジスタＰＭ１３の第２端子は、ＮＭＯＳトランジスタＮＭ１２，ＮＭ１３の第１端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ１２，ＮＭ１３の第２端子は、接地電圧端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ１３の制御端子には、信号ＬＹＤＲＶｂが供給される。また、ＰＭＯＳトランジスタＰＭ１３の第２端子およびＮＭＯＳトランジスタＮＭ１２，ＮＭ１３の第１端子は、サブローカルカラム制御線ＳＬＹ０に電気的に接続される。
【０１１１】
［第２実施形態の読み出し動作例］
以下に、図１２および図１３を用いて、第２実施形態の読み出し動作について説明する。
【０１１２】
図１２は、第２実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９の各種電圧のタイミングチャートである。図１３は、第２実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９を示す図である。
【０１１３】
本例では、読み出し時において、カップリングノイズによる信号Ｖｃｌａｍｐの昇圧およびこれに伴うセル電流Ｉｃｅｌｌのオーバーシュートを考慮して、選択サブローカルカラム制御線ＳＬＹが２段階で昇圧される。以下に、この動作について詳説する。
【０１１４】
図１２に示すように、まず、時刻Ｔ２１以前において、信号Ｖｃｌａｍｐが電圧Ｖｍに昇圧される。これにより、クランプトランジスタＴ２がアナログ的にオンする。
【０１１５】
次に、時刻Ｔ２１において、選択サブローカルカラム制御線ＳＬＹ（ここではサブローカルカラム制御線ＳＬＹ０）が電圧ＶｐｐＬに昇圧される。これにより、ローカルカラム選択トランジスタＬＹＢＴ０，ＬＹＳＴ０がアナログ的にオンする。また、図示はしないが、サブワード線ＳＷＬ０、信号ＲＥＮ、およびシンク信号ＲＤＳＩＮＫが「Ｈ」レベル（例えば電源電圧Ｖｄｄ）になる。これにより、シンクトランジスタＴ１、リードイネーブルトランジスタＴ３、およびサブワード線ＳＷＬ０に接続された選択トランジスタＳＴがオンする。
【０１１６】
その結果、図１３に示すように、センスアンプＳＡからグローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ０、サブワード線ＳＷＬ０、ローカルソース線ＬＳＬ０、およびグローバルソース線ＧＳＬを介したシンクまでのパスに、セル電流Ｉｃｅｌｌが流れ始め、グローバルビット線ＧＢＬが充電され始める。そして、グローバルビット線ＧＢＬの充電により、グローバルビット線ＧＢＬが昇圧される。このため、グローバルビット線ＧＢＬとクランプトランジスタＴ２の制御端子とのカップリングにより、信号Ｖｃｌａｍｐが一時的に昇圧される。この信号Ｖｃｌａｍｐの昇圧により、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ１よりもオーバーシュートする。その後、グローバルビット線ＧＢＬの充電が完了すると、信号Ｖｃｌａｍｐは降圧されて電圧Ｖｍになる。その結果、セル電流Ｉｃｅｌｌが定常状態となり、電流Ｉｃｅｌｌ１になる。
【０１１７】
次に、時刻Ｔ２２において、選択サブローカルカラム制御線ＳＬＹが電圧Ｖｐｐに昇圧される。これにより、ローカルカラム選択トランジスタＬＹＢＴ０，ＬＹＳＴ０がオンする。このとき、すでにグローバルビット線ＧＢＬの充電が完了しているため、信号Ｖｃｌａｍｐはグローバルビット線ＧＢＬとのカップリングで昇圧することはない。したがって、セル電流Ｉｃｅｌｌはオーバーシュートすることなく、電流Ｉｃｅｌｌ２になる。すなわち、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えることはない。
【０１１８】
その後、時刻Ｔ１３において、選択サブローカルカラム制御線ＳＬＹが電圧Ｖｓｓに降圧される。これにより、セル電流Ｉｃｅｌｌが流れなくなり、読み出しが終了する。
【０１１９】
以下に、図１４および図１５を用いて、上述した選択サブローカルカラム制御線ＳＬＹの２段階での昇圧制御について説明する。
【０１２０】
図１４は、第２実施形態に係る半導体記憶装置における読み出し時のサブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８の各種電圧のタイミングチャートである。図１５は、第２実施形態に係る半導体記憶装置における読み出し時のサブローカルカラムデコーダ１６、ローカルカラムスイッチドライバ１７、およびメインローカルカラムデコーダ１８を示す図である。ここでは、サブローカルカラム制御線ＳＬＹ０が選択され、サブローカルカラム制御線ＳＬＹ１−ＳＬＹ３が非選択である例について説明する。
【０１２１】
本例では、まず、第１期間においてローカルカラムスイッチドライバ１７（第１ローカルカラムスイッチドライバ１７＿０）が電圧ＶｐｐＬを生成し、サブローカルカラムデコーダ１６（第１サブローカルカラムデコーダ１６＿０）が生成された電圧ＶｐｐＬをサブローカルカラム制御線ＳＬＹ０に供給する。そして、第１期間後の第２期間において第１ローカルカラムスイッチドライバ１７＿０が電圧ＶｐｐＬよりも大きい電圧Ｖｐｐを生成し、第１サブローカルカラムデコーダ１６＿０が生成された電圧Ｖｐｐをサブローカルカラム制御線ＳＬＹ０に供給する。以下に、この動作について詳説する。
【０１２２】
図１４に示すように、初期状態（時刻Ｔ５１以前）において、メインワード線ＭＬＹ、および信号ＬＹＤＲＶｂ，ＬＹＤＣＴＬ０，ＬＹＤＣＴＬ１は、「Ｈ」レベル（例えば電源電圧Ｖｄｄ）である。また、サブローカルカラム制御線ＳＬＹおよび信号ＬＹＤＲＶは、電圧Ｖｓｓである。
【０１２３】
図１４および図１５に示すように、まず、時刻Ｔ５１において、上位カラムアドレスによってメインワード線ＭＬＹが選択されると、メインローカルカラムデコーダ１８（インバータＩＶ１４）はメインワード線ＭＬＹを「Ｌ」レベル（例えば接地電圧Ｖｓｓ）にする。これにより、第１乃至第４サブローカルカラムデコーダ１６＿０−１６＿３において、ＮＭＯＳトランジスタＮＭ１１はオフし、ＰＭＯＳトランジスタＰＭ１３はオンする。
【０１２４】
また、下位カラムアドレスによってサブローカルカラム制御線ＳＬＹ０が選択されると、第１ローカルカラムスイッチドライバ１７＿０では、インバータＩＶ１１が「Ｌ」レベルの信号ＬＹＤＲＶｂを出力する。これにより、第１ローカルカラムスイッチドライバ１７＿０におけるＮＭＯＳトランジスタＮＭ１１は、オフする。
【０１２５】
また、「Ｌ」レベルの信号ＬＹＤＲＶｂは、ＯＲゲートＯ１１の第１入力端子に入力される。ＯＲゲートＯ１１の第２入力端子には初期状態から「Ｌ」レベルが入力されているため、ＯＲゲートＯ１１は「Ｌ」レベルの信号ＬＹＤＣＴＬ０を出力する。これにより、第１ローカルカラムスイッチドライバ１７＿０におけるＰＭＯＳトランジスタＰＭ１１は、オンする。
【０１２６】
また、「Ｌ」レベルの信号ＬＹＤＲＶｂが反転して、「Ｈ」レベルの信号がＮＡＮＤゲートＮＡ１１の第１入力端子に入力される。ＮＡＮＤゲートＮＡ１１の第２入力端子には初期状態から「Ｌ」レベルが入力されているため、ＮＡＮＤゲートＮＡ１１は「Ｈ」レベルの信号ＬＹＤＣＴＬ１を出力する。これにより、第１ローカルカラムスイッチドライバ１７＿０におけるＰＭＯＳトランジスタＰＭ１２は、オフする。
【０１２７】
したがって、第１ローカルカラムスイッチドライバ１７＿０におけるオン状態のＰＭＯＳトランジスタＰＭ１１が電圧ＶｐｐＬを転送し、信号ＬＹＤＲＶが電圧ＶｐｐＬになる。第１サブローカルカラムデコーダ１６＿０におけるＰＭＯＳトランジスタＰＭ１３はオンしているため、ＰＭＯＳトランジスタＰＭ１３は信号ＬＹＤＲＶを転送する。これにより、サブローカルカラム制御線ＳＬＹ０が電圧ＶｐｐＬになる。
【０１２８】
次に、時刻Ｔ５２において、「Ｌ」レベルの信号ＬＹＤＲＶｂが遅延しかつ反転して、「Ｈ」レベルの信号がＯＲゲートＯ１１の第２入力端子に入力される。ＯＲゲートＯ１１の第１入力端子には「Ｌ」レベルの信号ＬＹＤＲＶｂが入力されているため、ＯＲゲートＯ１１は「Ｈ」レベルの信号ＬＹＤＣＴＬ０を出力する。これにより第１ローカルカラムスイッチドライバ１７＿０におけるＰＭＯＳトランジスタＰＭ１１は、オフする。
【０１２９】
また、「Ｌ」レベルの信号ＬＹＤＲＶｂが反転しかつ遅延して、「Ｈ」レベルの信号がＮＡＮＤゲートＮＡ１１の第２入力端子に入力される。ＮＡＮＤゲートＮＡ１１の第１入力端子には「Ｈ」レベルの信号が入力されているため、ＮＡＮＤゲートＮＡ１１は「Ｌ」レベルの信号ＬＹＤＣＴＬ１を出力する。これにより第１ローカルカラムスイッチドライバ１７＿０におけるＰＭＯＳトランジスタＰＭ１２は、オンする。
【０１３０】
したがって、第１ローカルカラムスイッチドライバ１７＿０におけるオン状態のＰＭＯＳトランジスタＰＭ１２が電圧Ｖｐｐを転送し、信号ＬＹＤＲＶが電圧Ｖｐｐになる。第１サブローカルカラムデコーダ１６＿０におけるＰＭＯＳトランジスタＰＭ１３はオンしているため、ＰＭＯＳトランジスタＰＭ１３は信号ＬＹＤＲＶを転送する。これにより、サブローカルカラム制御線ＳＬＹ０が電圧ＶｐｐＬから電圧Ｖｐｐになる。
【０１３１】
その後、時刻Ｔ５３において、メインワード線ＭＬＹが「Ｈ」レベルになり、かつ信号ＬＹＤＲＶｂが「Ｌ」レベルになる。これにより、各信号および各制御線が初期状態になり、読み出しが終了する。
【０１３２】
一方、時刻Ｔ５１〜Ｔ５３において、非選択のサブローカルカラム制御線ＳＬＹ１−ＳＬＹ３では、第２乃至第４ローカルカラムスイッチドライバ１７＿１−１７−３におけるインバータＩＶ１１が「Ｈ」レベルの信号ＬＹＤＲＶｂを出力する。これにより、信号ＬＹＤＣＴＬ０，ＬＹＤＣＴＬ１は「Ｈ」レベルになり、第２乃至第４ローカルカラムスイッチドライバ１７＿１−１７−３におけるＰＭＯＳトランジスタＰＭ１１，ＰＭ１２はオフする。一方、第２乃至第４ローカルカラムスイッチドライバ１７＿１−１７−３におけるＮＭＯＳトランジスタＮＭ１１はオンする。第２乃至第４ローカルカラムスイッチドライバ１７＿１−１７−３におけるオン状態のＮＭＯＳトランジスタＮＭ１１が電圧Ｖｓｓを転送し、信号ＬＹＤＲＶが電圧Ｖｓｓになる。第２乃至第４サブローカルカラムデコーダ１６＿１−１６＿３におけるＰＭＯＳトランジスタＰＭ１３はオンしているため、ＰＭＯＳトランジスタＰＭ１３は信号ＬＹＤＲＶを転送する。これにより、サブローカルカラム制御線ＳＬＹ０が電圧Ｖｓｓになる。
【０１３３】
［第２実施形態の効果］
第２実施形態によれば、読み出し時において、選択サブローカルカラム制御線ＳＬＹが２段階で昇圧される。これにより、第１実施形態と同様の効果を得ることができる。
【０１３４】
なお、第２実施形態の読み出しにおいて、第１実施形態の読み出しを実行してもよい。すなわち、読み出しにおいて、サブローカルカラム制御線ＳＬＹを２段階で昇圧するとともに、サブワード線ＳＷＬを２段階で昇圧してもよい。
【０１３５】
＜第３実施形態＞
以下に図１６乃至図１８を用いて、第３実施形態に係る半導体記憶装置について説明する。第３実施形態では、クランプ電圧制御回路４０が設けられ、読み出し時において信号Ｖｃｌａｍｐが一時的に昇圧するように制御される。以下に、第３実施形態について詳説する。
【０１３６】
なお、第３実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１３７】
［第３実施形態の構成例］
図１６は、第３実施形態に係る半導体記憶装置におけるメモリセルアレイ１０、ローカルカラムスイッチ１１，１５、およびリード／ライトコントローラ１４，１９を示す回路図である。
【０１３８】
図１６に示すように、リード／ライトコントローラ１９は、クランプ電圧制御回路４０を含む。クランプ電圧制御回路４０は、クランプトランジスタＴ２の制御端子に信号Ｖｃｌａｍｐを供給する。クランプ電圧制御回路４０は、読み出し時において、信号Ｖｃｌａｍｐを一時的に昇圧するように制御する。
【０１３９】
［第３実施形態の読み出し動作例］
以下に、図１７および図１８を用いて、第３実施形態における読み出し動作について説明する。
【０１４０】
図１７は、第３実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９の各種電圧のタイミングチャートである。図１８は、第３実施形態に係る半導体記憶装置における読み出し時のメモリセルアレイ１０およびリード／ライトコントローラ１９を示す図である。
【０１４１】
本例では、読み出し時において、選択サブワード線ＳＷＬが２段階で昇圧されるこのとき、サブワード線ＳＷＬの１段階目の昇圧時において、クランプ電圧制御回路４０が信号Ｖｃｌａｍｐを一時的に昇圧するように制御する。以下に、この動作について詳説する。
【０１４２】
図１７に示すように、まず、時刻Ｔ６１以前において、クランプ電圧制御回路４０により、信号Ｖｃｌａｍｐが電圧Ｖｍに昇圧される。これにより、クランプトランジスタＴ２がアナログ的にオンする。
【０１４３】
次に、時刻Ｔ６１において、選択サブワード線ＳＷＬ（ここではサブワード線ＳＷＬ０）が電圧ＶｐｐＬに昇圧される。これにより、選択トランジスタＳＴがアナログ的にオンする。また、図示はしないが、サブローカルカラム制御線ＳＬＹ０、信号ＲＥＮ、およびシンク信号ＲＤＳＩＮＫが「Ｈ」レベル（例えば電源電圧Ｖｄｄ）になる。これにより、シンクトランジスタＴ１、リードイネーブルトランジスタＴ３、およびローカルカラム選択トランジスタＬＹＢＴ０，ＬＹＳＴ０がオンする。
【０１４４】
その結果、図１８に示すように、センスアンプＳＡからグローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ０、サブワード線ＳＷＬ０、ローカルソース線ＬＳＬ０、およびグローバルソース線ＧＳＬを介したシンクまでのパスに、セル電流Ｉｃｅｌｌが流れ始め、グローバルビット線ＧＢＬが充電され始める。
【０１４５】
このとき、クランプ電圧制御回路４０により、信号Ｖｃｌａｍｐが電圧Ｖｈ（≒電源電圧Ｖｄｄ）に昇圧される。この信号Ｖｃｌａｍｐの電圧Ｖｈに基づいて、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ３（Ｉｃｅｌｌ１＜Ｉｃｅｌｌ３＜Ｉｃｅｌｌ２）になる。
【０１４６】
その後、時刻Ｔ６２において、グローバルビット線ＧＢＬの充電が完了すると、クランプ電圧制御回路４０により、信号Ｖｃｌａｍｐが電圧Ｖｍに降圧される。その結果、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌ１になる。
【０１４７】
次に、時刻Ｔ６３において、選択サブワード線ＳＷＬが電圧Ｖｐｐに昇圧される。これにより、選択トランジスタＳＴがオンする。このとき、すでにグローバルビット線ＧＢＬの充電が完了しているため、信号Ｖｃｌａｍｐはグローバルビット線ＧＢＬとのカップリングで昇圧することはない。したがって、セル電流Ｉｃｅｌｌはオーバーシュートすることなく、電流Ｉｃｅｌｌ２になる。すなわち、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えることはない。
【０１４８】
その後、時刻Ｔ６４において、選択サブワード線ＳＷＬが電圧Ｖｓｓに降圧される。これにより、セル電流Ｉｃｅｌｌが流れなくなり、読み出しが終了する。
【０１４９】
［第３実施形態の効果］
第３実施形態によれば、クランプ電圧制御回路４０が設けられ、読み出し時において信号Ｖｃｌａｍｐが一時的に昇圧するように制御される。すなわち、信号Ｖｃｌａｍｐは、第１実施形態のようにカップリングノイズによって昇圧されるのではなく、積極的に制御されることにより昇圧される。より具体的には、選択サブワード線ＳＷＬが２段階で昇圧される場合の１段階目の昇圧時（電圧ＶｐｐＬが印加されるとき）に、信号Ｖｃｌａｍｐが電圧Ｖｈに昇圧される。すなわち、第１期間（グローバルビット線ＧＢＬの充電期間）において、信号Ｖｃｌａｍｐが電圧Ｖｈに昇圧されることで、グローバルビット線ＧＢＬの充電速度を速くすることができる。
【０１５０】
一方、上述したように、第１期間において、信号Ｖｃｌａｍｐが昇圧されてもセル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えることはない。したがって、セル電流Ｉｃｅｌｌが電流Ｉｃｅｌｌｌｉｍｉｔを超えることを防ぎつつ、グローバルビット線ＧＢＬの充電速度を速くすることができる。
【０１５１】
なお、第３実施形態では、第１実施形態に示した選択サブワード線ＳＷＬが２段階で昇圧される場合の１段階目の昇圧時に信号Ｖｃｌａｍｐが電圧Ｖｈに昇圧される例について説明したが、これに限らず、第２実施形態に適用してもよい。すなわち、第２実施形態に示した選択サブローカルカラム制御線が２段階で昇圧される場合の１段階目の昇圧時に信号Ｖｃｌａｍｐが電圧Ｖｈに昇圧されてもよい。
【０１５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５３】
ＭＣ…メモリセル、Ｒ…抵抗変化型記憶素子、ＳＴ…選択トランジスタ、ＳＷＬ…サブワード線、ＰＭ１，ＰＭ２，ＰＭ１１，ＰＭ１２…ＰＭＯＳトランジスタ、Ｏ１，Ｏ１１…ＯＲゲート、ＮＡ１，ＮＡ１１…ＮＡＮＤゲート、ＳＡ…センスアンプ、Ｔ２…クランプトランジスタ、ＬＹＢＴ，ＬＹＳＴ…ローカルカラム選択トランジスタ、ＳＬＹ…サブローカルカラム制御線、１７…ローカルカラムスイッチドライバ、２１…サブワード線ドライバ、４０…クランプ電圧制御回路。
【図１】
2018160296.tif 000003
【図２】
2018160296.tif 000004
【図３Ａ】
2018160296.tif 000005
【図３Ｂ】
2018160296.tif 000006
【図３Ｃ】
2018160296.tif 000007
【図４】
2018160296.tif 000008
【図５】
2018160296.tif 000009
【図６】
2018160296.tif 000010
【図７】
2018160296.tif 000011
【図８】
2018160296.tif 000012
【図９】
2018160296.tif 000013
【図１０】
2018160296.tif 000014
【図１１】
2018160296.tif 000015
【図１２】
2018160296.tif 000016
【図１３】
2018160296.tif 000017
【図１４】
2018160296.tif 000018
【図１５】
2018160296.tif 000019
【図１６】
2018160296.tif 000020
【図１７】
2018160296.tif 000021
【図１８】
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