【事件の表示】
　平成　３年特許願第　３２５４５号「適応型等化器用制御信号発生回路」拒絶査定に対する審判事件［平成　４年　９月２８日出願公開、特開平　４−２７１５０９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１、手続きの経緯、本願発明の要旨
　本願は、平成３年２月２７日の出願であって、その発明の要旨は、平成１０年１１月１８日付け、及び平成１１年４月２６日付の手続き補正書により補正された明細書及び図面の記載から見て、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「ディジタル無線通信方式に用いられる適応型等化器に制御信号を供給する適応型等化器用制御信号発生回路において、外部の復調回路で復調された直交ベースバンド信号から生成されるＰチャネルＱチャネルの象限判定信号ＤＰ，ＤＱおよび誤差信号ＹＰ，ＹＱを入力し、クロック信号により１ビット遅延した第１の象限判定信号ＤＰ（０），ＤＰ（＋１）および第２の象限判定信号ＤＱ（０），ＤＱ（＋１）と第１の誤差信号ＹＰ（０），ＹＰ（＋１）および第２の誤差信号ＹＱ（０），ＹＱ（＋１）を生成する１ビット遅延手段と、前記第１および第２の象限判定信号と第１および第２の誤差信号との間の相互の相関を検出する相関検出器と、前記相関検出手段の出力が互いに異極性の時には矩形波を出力し、前記相関検出手段の出力が互いに同極性の時にはその極性の信号を出力して、３値の信号として出力するデジタル回路で構成した第１の加算手段と、この第１の加算手段の出力を相互に加算して３値の信号を出力するデジタル論理和回路で構成した第２の加算手段と、前記第２の加算器の出力を平均化し前記適応型等化器に制御信号として出力する平均化回路とを有することを特徴とする適応型等化器用制御信号発生器。」（以下、「本願発明」という。）
（なお、「第２の象限判定信号ＹＱ（０），ＹＱ（＋１）」は「第２の誤差信号ＹＱ（０），ＹＱ（＋１）」の誤記と認められるので、本願発明の要旨を上記のように認定した。）
２、引用例
　これに対して原査定の拒絶理由に引用された特開昭５９−１９４５４０号公報（昭和５９年１１月５日出願公開、以下「引用例１」と言う。）には、第４図の説明として、「第４図は本発明の第１の実施例の要部を示すブロック図である。第４図に示されるよう本発明の自動適応型等化器は、２次遅延歪等化器１５、１次遅延歪等化器１６、１次振幅歪等化器１７および２次振幅等化器１８を含む適応型等化手段３９と、平均化回路１９，２０，２１および２２と減算回路２３および２５と加算回路２４および２６とを含む加減算回路４０と、排他的ＯＲ回路２７、２８，２９，３１，３２，および３３と排他的ＮＯＲ回路３０および３４とシフト・レジスタ３５，３６，３７および３８とを含む制御信号発生手段４１と、復調手段４２とを備えている。第４図において、端子１０６から入力される中間周波数信号は、適応型等化手段３９に入力されて、加減算手段４０から適応型等化手段３９に入力される４種類の制御信号により，振幅歪および位相歪を等化されて復調手段４２に送られる。復調手段４２は、一般的には位相検波器、レベル識別器、誤差信号発生器およびクロック同期回路等を備えており、適応型等化手段３９が正常に動作している状態においては、所定の復調出力信号を端子１０７〜１１０を介して出力する。復調手段４２は、適応型等化手段３９における１次および２次の振幅歪と、１次および２次の遅延歪とを等化するための制御信号を発生するために、前記復調出力信号と同時に、復調信号ＤｐおよびＤｑと、誤差信号ＹｐおよびＹｑと、クロック信号とを制御信号発生手段４１に送出する。制御信号発生手段４１においては、シフト・レジスタ３７および３８において、それぞれ前記復調信号ＤｐおよびＤｑと、前記クロック信号とを入力して、それぞれ復調信号ＤｐおよびＤｑを１ビット遅延させた復調信号Ｄｐ(-1)およびＤｑ(-1)を出力し、それぞれ排他的ＯＲ回路３１および３３と、排他的ＯＲ回路３２および排他的ＮＯＲ回路３４とに送出する。一方、シフト・レジスタ３５および３６において、それぞれ前記誤差信号ＹｐおよびＹｑと、前記クロック信号とを入力して、それぞれ誤差信号ＹｐおよびＹｑを１ビット遅延させた誤差信号Ｙｐ(+1)およびＹｑ(+1)を出力し、それぞれ排他的ＯＲ回路２７および排他的ＮＯＲ回路３０と、排他的ＯＲ回路２８および２９とに送出する。また前記復調信号ＤｐおよびＤｑと、前記誤差信号ＹｐおよびＹｑとは、シフト・レジスタ３５〜３８を介することなく、第４図に明示されるように、直接的にも排他的ＯＲ回路２７および２９と、排他的ＯＲ回路２８および排他的ＮＯＲ回路３１および排他的ＮＯＲ回路３４と、排他的ＯＲ回路３２および３３とに入力される。排他的ＯＲ回路２７および２８の出力は抵抗Ｒ3およびＲ4を介して加算され、排他的ＯＲ回路２９および排他的ＮＯＲ回路３０の出力は抵抗Ｒ5およびＲ6を介して加算され、排他的ＯＲ回路３１および３２の出力は抵抗Ｒ7およびＲ8を介して加算され、排他的ＯＲ回路３３および排他的ＮＯＲ回路３４の出力は抵抗Ｒ9およびＲ10を介して加算されて、それぞれ次式で与えられる同相制御信号Ｒｅ(-1)、直交制御信号Ｉｍ(-1)、同相制御信号Ｒｅ(+1)および直交制御信号Ｉｍ(+1)が生成される。
Ｒｅ(-1)＝Ｄｐ・Ｙｐ(+1)＋Ｄｑ・Ｙｑ(+1)
Ｉｍ(-1)＝Ｄｐ・Ｙｑ(+1)−Ｄｑ・Ｙｐ(+1)　　　 (3)
Ｒｅ(+1)＝Ｄｐ(-1)・Ｙｐ＋Ｄｑ(-1)・Ｙｑ
Ｉｍ(+1)＝Ｄｐ(-1)・Ｙｑ−Ｄｑ(-1)・ｐＹ
上記(3)におけるＲｅ(-1)およびＩｍ(-1)は、トランスバーサル・フィルタにおける(-1)タップ（主タップに対して１ビット進んだタップ）に対応するタップ係数の実数部と虚数部とを表しており、Ｒｅ(+1)およびＩｍ(+1)は、同じく(+1)タップ（主タップに対して１ビット遅れたタップ）に対応するタップ係数の実数部と虚数部とを表している。
上記の同相制御信号Ｒｅ(-1)およびＲｅ(+1)と、直交制御信号Ｉｍ(-1)およびＩｍ(+1)とは、制御信号発生手段４１から出力されて加減算回路４０に入力され、前記Ｒｅ(-1)とＲｅ(+1)とが減算回路２３に、Ｉｍ(-1)とＩｍ(+1)とが加算回路２４に、Ｉｍ(-1)とＩｍ(+1)とが減算回路２５に、前記Ｒｅ(-1)とＲｅ(+1)とが加算回路２６にそれぞれ入力されて、それぞれＲｅ(-1)−Ｒｅ(+1)、Ｉｍ(-1)＋Ｉｍ(+1)、Ｉｍ(-1)−Ｉｍ(+1)およびＲｅ(-1)＋Ｒｅ(+1)が生成され、それぞれ平均化されて、対応する２次遅延歪等化器１５、１次遅延歪等化器１６，１次振幅歪等化器１７および２次振幅歪等化器１８に、それぞれの歪等化用の制御信号として入力される。」（公報第３頁左下欄第２０行〜第４頁右下欄第５行）、同じく引用された特開昭６１−１２５２１６号公報（昭和６１年６月１２日出願公開、以下「引用例２」と言う）には、「第１〜５図」の説明として、「第３図は、トランスバーサル等化器の一例を示すブロック図である。受信信号入力端子３１、等化器３２、復調器３３，制御信号発生回路３４および復調信号出力端子３５，３６により構成される。復調された二列のベースバンド信号をＤｐ、Ｄｑとする。このベースバンド信号Ｄｐ、Ｄｑにおいて、符号間干渉によって生じた誤差信号成分のうちベースバンド信号Ｄｐの誤差信号をＥｐとし、ベースバンド信号Ｄｑの誤差信号をＥｑとする。これら誤差信号Ｅｐ、Ｅｑを用いて、波形歪みの尖頭値が最小になるように最大傾斜法に基づいて、各タップ係数を修正する。すなわち、トランスバーサルフィルターを中間周波数帯に設けた場合には、等化器３２の制御信号の実数部Ｒｅおよび虚数部Ｉｍにおいて、
Ｒｅ＝Ｅｐ〇Ｄｐ＋Ｅｑ〇Ｄｑ・・・・（１）
Ｉｍ＝Ｅｑ〇ＤｐーＥｐ〇Ｄｑ・・・・（２）
の演算を行うことにより、誤差信号Ｅｐ、Ｅｑと復調信号Ｄｐ、Ｄｑとを一定の時間関係のもとで相関をとり、符号間干渉（波形歪み）発生の時間的位置を特定し、それに対応したタップの可変の重み付け回路を制御して、この波形歪みを消去することができる（特開昭５８−１１１５１９号公報参照）。ここで、演算記号〇は排他的論理和を表す。（１）式は同相歪みの制御に用いられ、（２）式は直交歪みの制御に用いられる。従来例では、例えば（１）式におけるＥｐ〇ＤｐとＥｑ〇Ｄｑとの加算手段として、抵抗器加算によるアナログ方式の加算手段が使用されていた。第４図は、この加算回路の一例を示す回路図である。Ｒ1およびＲ2は抵抗器である。第５図はこの加算回路の動作を示すタイムチャートである。加算回路４０の入力端子ＩＮｐには、Ｅｐ、Ｄｐの排他的論理和出力（Ｅｐ〇Ｄｐ）が入力され、入力端子ＩＮｑには、Ｅｑ、Ｄｑの排他的論理和出力（Ｅｑ〇Ｄｑ）が入力される。出力端子ＯＵＴには、これらのディジタル信号のアナログ的な加算が出力される。即ち、ディジタル信号（Ｌ，Ｈ）に対しては、（Ｌ，Ｈ，２Ｈ）のいずれかの値を持つ信号が出力される。ここで、Ｌはローレベルの電圧を表し，Ｈはハイレベルの電圧を表す。この出力が制御信号発生回路のリセット付き積分器１８に入力され、トランスバーサルフィルタの多タップの制御信号として制御信号出力端子ＯＵＴに出力される。
「発明が解決しようとする問題点」
ところが、このように従来のトランスバーサル等化器は、制御信号発生回路の出力値が３値をとるために、ゲートアレイなどによる集積回路でこの加算回路を実現することは困難であった。」（公報第２頁左上欄第７行〜左下欄１７行）、「第１図において、加算回路１０の入力端子ＩＮｐには，Ｅｐ、Ｄｐの排他的論理和出力（Ｅｐ〇Ｄｐ）が入力される。加算回路１０の入力端子ＩＮｑには、Ｅｑ、Ｄｑの排他的論理和出力（Ｅｑ〇Ｄｑ）が入力される。ＮＡＮＤ回路１１の入力は、入力端子ＩＮｐおよびＩＮｑに接続され、ＮＡＮＤ回路１２の入力は、反転回路１３，１４を介して入力端子ＩＮｐおよびＩＮｑに接続される。ＮＡＮＤ回路１２の出力は、矩形波発生器１５の出力とともにＮＡＮＤ回路１６の入力に接続される。ＮＡＮＤ回路１１およびＮＡＮＤ回路１６の出力は，ＮＡＮＤ回路１７の入力に接続され、ＮＡＮＤ回路１７の出力が加算回路１０の出力端子ＯＵＴに接続される。出力端子ＯＵＴには、リセット付積分器１８が接続され、タップ係数を修正する制御信号が制御信号出力端子ＣＯＵＴに送出される。この加算回路１０の動作は、入力端子ＩＮｐおよびＩＮｑの入力が共に「Ｈ」のときは、出力端子ＯＵＴへの出力が「Ｈ」となり、入力がともに「Ｌ」のときには、出力が「Ｌ」になる。入力の論理値が異なる場合には、矩形波発生器１５の出力がそのまま取り出され、出力は矩形波になる。第２図は、この加算回路１０の動作を説明するタイムチャートである。入力端子ＩＮｐ、ＩＮｑの入力は、「Ｈ」と「Ｌ」であり、いずれかの入力値が「Ｈ」のときには、出力端子ＯＵＴが「Ｌ」と「Ｈ」の二値で矩形波状になる。入力がいずれも「Ｌ」のときには出力は「Ｌ」になり、入力がいずれも「Ｈ」のときには出力は「Ｈ」になる。出力端子ＯＵＴに取り出される出力波形は、リセット付積分器１８に入力され、第２図に示す積分器出力波形ＣＯＵＴが得られる。すなわち、加算回路１０の出力値が二値であるにもかかわらず、入力の一方が「Ｈ」であれば出力は矩形波状になるので、矩形波入力によるリセット付積分器１８の出力は「Ｈ/２」になり、入力がともに「Ｈ」であればリセット付積分器１８の出力は「Ｈ」になる。この波形が制御信号発生回路３４の出力波形である。したがって、第５図に示した従来例の抵抗器加算手段を用いた場合の積分器出力波形と全く等しい波形になり、このアナログ方式の抵抗器加算回路と等価な論理回路が構成された。」（公報第３頁左上欄第１８行〜左下欄第２０行）との記載がある。
３、本願発明と引用例に記載された発明との対比
  そこで本願発明（以下、「前者」と言う。）と引用例１に記載された発明（以下、「後者」と言う。）とを対比すると、後者も「適応型等化器３９」に「４種類の制御信号」を「入力」するにあたり、「制御信号発生手４１」は、「復調手段４２」からの「復調信号Ｄｐ、Ｄｑ」と「誤差信号Ｙｐ、Ｙｑ」と「クロック信号」を「入力」し、１ビット遅延した「復調信号Ｄｐ(-1),Ｄｑ(-1)」を出力する「シフト・レジスタ３７，３８」、１ビット遅延した誤差信号「Ｙｐ(+1)、Ｙｑ(+1)」を出力する「シフト・レジスタ３５，３６」を有し、これら１ビット遅延信号と前記復調信号・誤差信号を入力する排他的ＯＲ回路２７〜２９と排他的ＮＯＲ回路３０・３４を有し、これら排他的論理回路の出力を加算して制御信号発生手段の３値の信号として出力する抵抗Ｒ3〜Ｒ10を有する。さらに、前記制御信号発生回路の３値の出力信号を相互に加減算する加減算回路２３〜２６に入力し、この加減算回路の３値の出力を平均化する平均化回路１９〜２２に入力し、この平均化回路の出力を前記適応型等化器の４種類の制御信号とするものであるから、両者は、ディジタル無線通信方式に用いられる適応型等化器に制御信号を供給する適応型等化器用制御信号発生回路において、外部の復調回路で復調された直交ベースバンド信号から生成されるＰチャネルＱチャネルの象限判定信号ＤＰ，ＤＱおよび誤差信号ＹＰ，ＹＱを入力し、クロック信号により１ビット遅延した第１の象限判定信号ＤＰ（０），ＤＰ（＋１）および第２の象限判定信号ＤＱ（０），ＤＱ（＋１）と第１の誤差信号ＹＰ（０），ＹＰ（＋１）および第２の誤差信号ＹＱ（０），ＹＱ（＋１）を生成する１ビット遅延手段と、前記第１および第２の象限判定信号と第１および第２の誤差信号との間の相互の相関を検出する相関検出器と、前記相関検出手段の出力が互いに異極性の時、前記相関検出手段の出力が互いに同極性の時に応じて、３値の信号として出力する第１の加算手段と、この第１の加算手段の出力を相互に加算して３値の信号を出力する第２の加算手段と、前記第２の加算器の出力を平均化し前記適応型等化器に制御信号として出力する平均化回路とを有することを特徴とする適応型等化器用制御信号発生器である点で一致し、次の２点で相違する。
相違点
（１）第１の加算手段が、前者では、相関検出手段の出力が互いに異極性の時には矩形波を出力し、前記相関検出手段の出力が互いに同極性の時にはその極性の信号を出力するデジタル回路であるのに対し、後者では、加算抵抗である点。
（２）第２の加算手段が、前者では、デジタル論理和回路で構成されているのに対し、後者では、その構成が明示されていない点。
４、当審の判断
  そこで上記相違点（１）について検討するに、引用例２に記載の「トランスバーサル等化器３２」の「制御信号発生回路３４」においても「復調信号Ｄｐ，Ｄｑ」と「誤差信号Ｅｐ、Ｅｑ」とを「一定の時間関係のもとで相関」をとった「出力値」を発生させ、この出力値を加算するに当たり「抵抗器加算によるアナログ方式の加算回路４０」に替えて「入力端子ＩＮｐおよびＩＮｑの入力が共に「Ｈ」のときは、出力端子ＯＵＴへの出力が「Ｈ」となり、入力がともに「Ｌ」のときには、出力が「Ｌ」となり、入力の論理値が異なる場合には、矩形波発生器１５の出力がそのまま取り出され、出力は矩形波になる」という「加算回路１０」を採用するものであるから、この「加算回路」を後者の第１の加算手段に用いることに格別の困難はないというべきである。
相違点（２）について、
　前者の第２の加算手段を構成するデジタル論理和回路の具体的構成は記載されていないから、後者の第２の加算手段をデジタル論理和回路で構成することも本願出願時の技術水準を考慮すれば、当業者が適宜実施し得る技術事項にすぎないものである。
５、むすび
　したがって、本願発明は、引用例１および２に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるから特許法第２９条第２項の規定によって特許を受けることができない。
　よって、結論のとおり審決する。