(57)【要約】【課題】信頼性の向上を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、炭化珪素層と、を有し、第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、閾値電圧を有する第１のトランジスタと、第２のソース電極と、第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極とを有する第２のトランジスタと、第１及び第２のゲート電極に所定のオフ電圧を印加し、第１のドレイン電極と第１のソース電極の電圧の差分が減少し続けている状態で第１のゲート電極に印加する電圧を上昇させ、上記閾値電圧未満の電圧において電圧の時間変化率が減少に転じ、ダイオードに順方向電流が流れている状態で電圧の時間変化率が上昇に転ずるように変化させた後、第１のゲート電極にオン電圧を印加するよう制御するゲート制御装置と、を備える。【選択図】図１
2018049950.tif 000002
【特許請求の範囲】
【請求項１】
第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、少なくとも一部が前記第１のソース電極と前記第１のドレイン電極との間に設けられ、少なくとも一部が前記第１のゲート電極と前記第１のドレイン電極との間に設けられた炭化珪素層と、を有し、前記炭化珪素層中に前記第１のソース電極がアノード、前記第１のドレイン電極がカソードであり、前記第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、所定の閾値電圧を有する第１のトランジスタと、
第２のソース電極と、前記第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極とを有する第２のトランジスタと、
前記第１のゲート電極及び前記第２のゲート電極に印加される電圧を制御するゲート制御装置であって、前記第１のゲート電極及び前記第２のゲート電極に所定のオフ電圧を印加し、前記第１のドレイン電極の電圧と前記第１のソース電極の電圧の差分が減少し続けている状態で前記第１のゲート電極に印加する電圧を上昇させ、前記第１のゲート電極に印加する電圧を前記閾値電圧未満の電圧において電圧の時間変化率が減少に転ずるよう変化させ、前記ダイオードに順方向電流が流れている状態で前記第１のゲート電極に印加する電圧を電圧の時間変化率が上昇に転ずるように変化させた後、前記第１のゲート電極に所定のオン電圧を印加するよう制御するゲート制御装置と、
を備える半導体装置。
【請求項２】
前記第１のドレイン電極の電圧と前記第１のソース電極の電圧の差分をモニタするモニタ回路を、更に備え、前記モニタ回路のモニタ結果に基づき、前記ゲート制御装置が前記第１のゲート電極に印加する電圧を上昇させる請求項１記載の半導体装置。
【請求項３】
前記差分が、前記差分の初期値の１０％になった後に、前記第１のゲート電極に印加する電圧を上昇させる請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１のゲート電極に印加する電圧を電圧の時間変化率が減少に転ずるよう変化させた後、電圧の時間変化率が上昇に転ずるように変化させるまでの間、前記第１のゲート電極に印加する電圧を略一定にする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、少なくとも一部が前記第１のソース電極と前記第１のドレイン電極との間に設けられ、少なくとも一部が前記第１のゲート電極と前記第１のドレイン電極との間に設けられた炭化珪素層と、を有し、前記炭化珪素層中に前記第１のソース電極がアノード、前記第１のドレイン電極がカソードであり、前記第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、所定の閾値電圧を有する第１のトランジスタと、
第２のソース電極と、前記第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極を有する第２のトランジスタと、を制御する制御方法であって、
前記第１のゲート電極及び前記第２のゲート電極に所定のオフ電圧を印加し、前記第１のドレイン電極の電圧と前記第１のソース電極の電圧の差分が減少し続けている状態で前記第１のゲート電極に印加する電圧を上昇させ、前記第１のゲート電極に印加する電圧を前記閾値電圧未満の電圧において電圧の時間変化率が減少に転ずるよう変化させ、前記ダイオードに順方向電流が流れている状態で前記第１のゲート電極に印加する電圧を電圧の時間変化率が上昇に転ずるように変化させた後、前記第１のゲート電極に所定のオン電圧を印加する半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
【０００３】
炭化珪素を用いた縦型のＭＯＳＦＥＴはボディダイオードを有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ボディダイオードにより還流電流を流すことが可能となる。
【０００４】
しかし、ボディダイオードにより還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１７７０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置及び半導体装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、少なくとも一部が前記第１のソース電極と前記第１のドレイン電極との間に設けられ、少なくとも一部が前記第１のゲート電極と前記第１のドレイン電極との間に設けられた炭化珪素層と、を有し、前記炭化珪素層中に前記第１のソース電極がアノード、前記第１のドレイン電極がカソードであり、前記第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、所定の閾値電圧を有する第１のトランジスタと、第２のソース電極と、前記第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極とを有する第２のトランジスタと、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧を制御するゲート制御装置であって、前記第１のゲート電極及び前記第２のゲート電極に所定のオフ電圧を印加し、前記第１のドレイン電極の電圧と前記第１のソース電極の電圧の差分が減少し続けている状態で前記第１のゲート電極に印加する電圧を上昇させ、前記第１のゲート電極に印加する電圧を前記閾値電圧未満の電圧において電圧の時間変化率が減少に転ずるよう変化させ、前記ダイオードに順方向電流が流れている状態で前記第１のゲート電極に印加する電圧を電圧の時間変化率が上昇に転ずるように変化させた後、前記第１のゲート電極に所定のオン電圧を印加するよう制御するゲート制御装置と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の回路図。
【図２】第１の実施形態の第１のトランジスタの模式断面図。
【図３】第１の実施形態のボディダイオードの電流−電圧特性を示す図。
【図４】比較形態の半導体装置のゲート電圧のタイミングチャート。
【図５】比較形態のインバータ回路の電流経路を示す図。
【図６】比較形態のインバータ回路の電流経路を示す図。
【図７】第１の実施形態の半導体装置のゲート電圧のタイミングチャート。
【図８】第１の実施形態のインバータ回路の電流経路を示す図。
【図９】第１の実施形態のインバータ回路の電流経路を示す図。
【図１０】第１の実施形態のインバータ回路の電流経路を示す図。
【図１１】第２の実施形態の半導体装置の回路図。
【図１２】第２の実施形態のインバータ回路の制御方法の説明図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１０】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１１】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１２】
（第１の実施形態）
本実施形態の半導体装置は、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、少なくとも一部が第１のソース電極と第１のドレイン電極との間に設けられ、少なくとも一部が第１のゲート電極と第１のドレイン電極との間に設けられた炭化珪素層と、を有し、炭化珪素層中に第１のソース電極がアノード、第１のドレイン電極がカソードであり、第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、所定の閾値電圧を有する第１のトランジスタと、第２のソース電極と、第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極とを有する第２のトランジスタと、第１のゲート電極及び第２のゲート電極に印加される電圧を制御するゲート制御装置であって、第１のゲート電極及び第２のゲート電極に所定のオフ電圧を印加し、第１のドレイン電極の電圧と第１のソース電極の電圧の差分が減少し続けている状態で第１のゲート電極に印加する電圧を上昇させ、第１のゲート電極に印加する電圧を閾値電圧未満の電圧において電圧の時間変化率が減少に転ずるよう変化させ、ダイオードに順方向電流が流れている状態で第１のゲート電極に印加する電圧を電圧の時間変化率が上昇に転ずるように変化させた後、第１のゲート電極に所定のオン電圧を印加するよう制御するゲート制御装置と、を備える。
【００１３】
図１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、単相インバータ回路である。
【００１４】
本実施形態の単層インバータ回路は、第１のトランジスタ１０、第２のトランジスタ２０、第３のトランジスタ３０、第４のトランジスタ４０、ゲート制御装置５０を備える。インバータ回路は、電源６０、及び、誘導性負荷７０に接続される。インバータ回路は、第１のトランジスタ１０、第２のトランジスタ２０、第３のトランジスタ３０、及び、第４のトランジスタ４０をスイッチング素子として用いて、誘導性負荷７０に印加される電圧の方向を制御する。
【００１５】
図２は、本実施形態の第１のトランジスタ１０の模式断面図である。第１のトランジスタ１０は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴである。第１のトランジスタ１０は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
【００１６】
第１のトランジスタ１０は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。第１のトランジスタ１０は、所定の閾値電圧（Ｖｔｈ１）を有する。
【００１７】
第１のトランジスタ１０は、炭化珪素層１、第１のソース電極１１、第１のドレイン電極１２、第１のゲート電極１３、ゲート絶縁層１９、層間絶縁層２６を備える。
【００１８】
炭化珪素層１内には、ｎ＋型のドレイン領域２７、ｎ−型のドリフト領域２８、ｐ型のボディ領域２９、ｎ＋型のソース領域２４、ｐ＋型のボディコンタクト領域２５を備える。
【００１９】
炭化珪素層１の少なくとも一部は、第１のソース電極１１と第１のドレイン電極１２との間に設けられる。第１の炭化珪素層１の少なくとも一部は、第１のゲート電極１３と第１のドレイン電極１２との間に設けられる。炭化珪素層１は、単結晶のＳｉＣである。炭化珪素層１は、例えば、４Ｈ−ＳｉＣである。
【００２０】
炭化珪素層１は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。
【００２１】
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
【００２２】
ｎ＋型のドレイン領域２７は、炭化珪素層１の裏面側に設けられる。ｎ−型のドリフト領域２８は、ドレイン領域２７上に設けられる。ドリフト領域２８のｎ型不純物の不純物濃度は、ドレイン領域２７のｎ型不純物の不純物濃度よりも低い。
【００２３】
ボディ領域２９は、ソース電極１１とドリフト領域２８との間に設けられる。ボディ領域２９とゲート絶縁層１９の接する面は、第１のトランジスタ１０のチャネル領域として機能する。
【００２４】
ソース領域２４は、ソース電極１１とボディ領域２９との間に設けられる。ソース領域２４は、ドリフト領域２８と離間している。ソース領域２４のｎ型不純物の不純物濃度は、ドリフト領域２８のｎ型不純物の不純物濃度よりも高い。
【００２５】
ｐ＋型のボディコンタクト領域２５は、ソース電極１１とボディ領域２９との間に設けられる。ボディコンタクト領域２５のｐ型不純物の不純物濃度は、ボディ領域２９のｐ型不純物の不純物濃度よりも高い。
【００２６】
ゲート電極１３は、導電層である。ゲート電極１３は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【００２７】
ゲート絶縁層１９は、ゲート電極１３とボディ領域２９との間に設けられる。ゲート絶縁層１９は、例えば、酸化シリコンである。
【００２８】
層間絶縁層２６は、ゲート電極１３上に設けられる。層間絶縁層２６は、例えば、酸化シリコンである。
【００２９】
ソース電極１１は、ソース領域２４、及び、ボディコンタクト領域２５に接する。ソース電極１１は、金属を含む。ソース電極１１を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
【００３０】
ドレイン電極１２は、炭化珪素層１の裏面上に設けられる。ドレイン電極１２は、ドレイン領域２７に接する。ドレイン電極１２は、例えば、金属又は金属半導体化合物である。ドレイン電極１２は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
【００３１】
第１のトランジスタ１０は、第１のボディダイオード１４と第２のボディダイオード１５（ダイオード）を炭化珪素層１中に有する。
【００３２】
第１のボディダイオード１４は、ソース電極１１をアノード、ドレイン電極１２をカソードとする。第１のボディダイオード１４は、ボディ領域２９ａとドリフト領域２８との間のｐｎ接合で形成される。第１のボディダイオード１４の順方向電圧をＶｆ１とする。
【００３３】
第２のボディダイオード１５は、ソース電極１１をアノード、ドレイン電極１２をカソードとする。第２のボディダイオード１５は、ゲート絶縁層１９に接する部分のボディ領域２９ｂとドリフト領域２８との間のｐｎ接合で形成される。第２のボディダイオード１５の順方向電圧をＶｆ２とする。
【００３４】
図３は、本実施形態のボディダイオードの電流−電圧特性を示す図である。第１のトランジスタ１０の第１のゲート電極１３に印加されるゲート電圧（Ｖｇ）を変化させた場合の順方向特性を示す。
【００３５】
図３から明らかなように、ゲート電圧（Ｖｇ）を変化させることにより、ボディダイオードの順方向電圧Ｖｆが変調される。ゲート電圧（Ｖｇ）を高くすることにより、順方向電圧Ｖｆが低下する。この電流−電圧特性は、ボディダイオードが、ゲート電圧により順方向電圧（Ｖｆ２）が変調される第２のボディダイオード１５を含むことで説明できる。
【００３６】
順方向電圧（Ｖｆ２）が変調するのは、ゲート絶縁層１９に接する部分のボディ領域２９ｂの静電ポテンシャルが、ゲート電圧により変調されｐｎ接合の内蔵電位が変調されることによる。一方、ゲート絶縁層１９から離れたボディ領域２９ａの静電ポテンシャルは、ゲート電圧の影響を受けにくい。したがって、第１のボディダイオード１４の順方向電圧（Ｖｆ１）は変調されない。
【００３７】
したがって、例えば、第１のゲート電極１３に正のゲート電圧を印加することにより、第２のボディダイオード１５の順方向電圧（Ｖｆ２）を、第１のボディダイオード１４の順方向電圧（Ｖｆ１）よりも低くすることができる。例えば、第１のボディダイオード１４の順方向電圧（Ｖｆ１）が３Ｖ〜４Ｖであった場合、ゲート電圧の印加により第２のボディダイオード１５の順方向電圧（Ｖｆ２）を、１．５Ｖ〜２Ｖ程度にすることが可能である。
【００３８】
なお、順方向電圧（Ｖｆ２）が変調により低下した第２のボディダイオード１５は、電子電流だけが流れるユニポーラ動作をする。
【００３９】
第２のトランジスタ２０は、第２のソース電極２１、第２のドレイン電極２２、第２のゲート電極２３を備える。第２のドレイン電極２２は、第１のトランジスタ１０の第１のソース電極１１に接続される。
【００４０】
例えば、第２のトランジスタ２０、第３のトランジスタ３０、及び、第４のトランジスタ４０は、第１のトランジスタ１０と同様の構造を備える。
【００４１】
ゲート制御装置５０は、第１のトランジスタ１０、第２のトランジスタ２０、第３のトランジスタ３０、及び、第４のトランジスタ４０のゲート電極に印加するゲート電圧の印加タイミング、電圧値などを制御する。ゲート制御装置５０は、例えば、ゲート駆動回路、及び、ゲート制御信号発生回路を含む。
【００４２】
ゲート制御装置５０は、例えば、ハードウェア又はハードウェアとソフトウェアとの組み合わせである。ゲート制御装置５０は、例えば、ＩＣ（Ｉｎｔｅｇａｒｔｅｄ  Ｃｉｒｃｕｉｔ）又は回路基板などである。ゲート制御装置５０は、複数のＩＣ、あるいは、複数のＩＣと回路基板の組み合わせであってもかまわない。
【００４３】
ゲート制御装置５０は、第１のゲート電極１３及び第２のゲート電極２３に所定のオフ電圧を印加する。その後、第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分が減少し続けている状態で、第１のゲート電極１３に印加する電圧を上昇させる。そして、第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）の電圧において電圧の時間変化率が減少に転じ、ダイオードに順方向電流が流れている状態で電圧の時間変化率が上昇に転ずるように変化させた後、第１のゲート電極１３にオン電圧を印加する。ゲート制御装置５０は、第１のゲート電極１３及び第２のゲート電極２３に印加する電圧を制御する機能を備える。
【００４４】
誘導性負荷７０は、例えば、モータである。
【００４５】
次に、第１の実施形態のインバータ回路の作用及び効果について説明する。最初に比較のために比較形態のインバータ回路について、説明する。
【００４６】
比較形態のインバータ回路は、ゲート制御装置５０が、第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分が減少し続けている状態で、第１のゲート電極１３に印加する電圧を上昇させ、第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）の電圧において電圧の時間変化率が減少に転じ、ダイオードに順方向電流が流れている状態で電圧の時間変化率が上昇に転ずるように第１のゲート電極１３に印加する電圧を変化させる制御を行う機能を備えない。この点で、第１の実施形態のインバータ回路と異なる。
【００４７】
比較形態のインバータ回路の回路構成は図１の回路図と同様である。したがって、以下、図１を参照して比較形態のインバータ回路の制御方法を説明する。
【００４８】
図４は、比較形態の半導体装置のゲート電圧のタイミングチャートである。図４（ａ）は、第１のトランジスタ１０のゲート電極１３とソース電極１１の間に印加されるゲート電圧（Ｖｇｓ１）と時間との関係を示す。図４（ｂ）は、第２のトランジスタ２０のゲート電極２３とソース電極２１の間に印加されるゲート電圧（Ｖｇｓ２）と時間との関係を示す。
【００４９】
図５、図６は、比較形態のインバータ回路の電流経路を示す図である。インバータ回路に流れる電流を点線矢印で示している。
【００５０】
比較形態のインバータ回路では、時間ｔ０から時間ｔ１の間は、第１のトランジスタ１０のゲート電極１３及び第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０はオフ状態にある。オフ電圧（Ｖｏｆｆ）は例えば、−５Ｖ以上０Ｖ以下である。
【００５１】
時間ｔ１から時間ｔ２の間は、第２のトランジスタ２０のゲート電極２３にオン電圧（Ｖｏｎ）が印加される。オン電圧（Ｖｏｎ）は、第２のトランジスタ２０の閾値電圧（Ｖｔｈ２）よりも高い。第２のトランジスタ２０はオン状態にある。オン電圧（Ｖｏｎ）は、例えば、１５Ｖ以上２０Ｖ以下である。時間ｔ１から時間ｔ２の間、第１のトランジスタ１０はオフ状態にある。
【００５２】
図５は、時間ｔ１から時間ｔ２の間にインバータ回路に流れる電流の電流経路を示す。第３のトランジスタ３０、誘導性負荷７０、第２のトランジスタ２０を電流が流れる。
【００５３】
時間ｔ２で、第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０は共にオフ状態になる。時間ｔ２で、第３のトランジスタ３０もオフ状態にする。
【００５４】
時間ｔ２以降、第１のトランジスタ１０のゲート電極１３及び第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０はオフ状態にある。
【００５５】
第１のトランジスタ１０及び第２のトランジスタ２０は共にオフ状態にすることにより、誘導性負荷７０に印加する電圧の方向を逆転させるまでの間にデッドタイムが設けられる。デッドタイムが設けられることにより、第１のトランジスタ１０と第２のトランジスタ２０を貫通電流が流れることを防止する。仮に、貫通電流が流れると大きな電力損失が生ずる。また、インバータ回路が破壊にいたるおそれがある。
【００５６】
時間ｔ２以降、第２のトランジスタ２０のオフ動作に伴いドレイン電極２２の電位が上昇した後、誘導性負荷に起因する負荷電流が流れ、第１のトランジスタ１０のソース電極１１の電位が上昇する。そして、時間ｔ３で第１のトランジスタ１０のソース電極１１とドレイン電極１２との間の電圧が、第１のボディダイオード１４の順方向電圧（Ｖｆ１）に達する。
【００５７】
図６は、時間ｔ３にインバータ回路に流れる電流の電流経路を示す。負荷電流は、第１のボディダイオード１４を流れ、電源６０に回生される。第１のボディダイオード１４を流れる電流は還流電流と称される。
【００５８】
比較形態のインバータ回路の場合、負荷電流は、バイポーラ動作をする第１のボディダイオード１４を流れる。したがって、第１のトランジスタ１０の炭化珪素層１中に、キャリアの再結合エネルギーにより、積層欠陥が成長する。よって、第１のトランジスタ１０のオン抵抗が増大するという問題が生ずる。
【００５９】
比較形態のインバータ回路では、例えば、負荷電流が第１のボディダイオード１４を流れきった後、時間ｔ５で、第１のトランジスタ１０のゲート電極１３にオン電圧（Ｖｏｎ）が印加される。同時に、第４のトランジスタ４０もオン状態にすることにより、第１のトランジスタ１０及び第４のトランジスタ４０を通って誘導性負荷７０に逆方向の電流が流れる。
【００６０】
次に、図１を参照しつつ本実施形態のインバータ回路の制御方法を説明する。本実施形態のインバータ回路の制御方法は、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、少なくとも一部が第１のソース電極と第１のドレイン電極との間に設けられ、少なくとも一部が第１のゲート電極と第１のドレイン電極との間に設けられた炭化珪素層と、を有し、炭化珪素層中に第１のソース電極がアノード、第１のドレイン電極がカソードであり、第１のゲート電極に印加される電圧により順方向電圧が変調されるダイオードを有し、所定の閾値電圧を有する第１のトランジスタと、第２のソース電極と、第１のソース電極に接続される第２のドレイン電極と、第２のゲート電極を有する第２のトランジスタと、を制御する制御方法であって、第１のゲート電極及び第２のゲート電極に所定のオフ電圧を印加し、第１のドレイン電極の電圧と第１のソース電極の電圧の差分が減少し続けている状態で第１のゲート電極に印加する電圧を上昇させ、第１のゲート電極に印加する電圧を閾値電圧未満の電圧において電圧の時間変化率が減少に転ずるよう変化させ、ダイオードに順方向電流が流れている状態で第１のゲート電極に印加する電圧を電圧の時間変化率が上昇に転ずるように変化させた後、第１のゲート電極に所定のオン電圧を印加する。
【００６１】
図７は、本実施形態の半導体装置のゲート電圧のタイミングチャートである。図７（ａ）は、第１のトランジスタ１０のゲート電極１３とソース電極１１の間に印加されるゲート電圧（Ｖｇｓ１）と時間との関係を示す。図７（ｂ）は、第２のトランジスタ２０のゲート電極２３とソース電極２１の間に印加されるゲート電圧（Ｖｇｓ２）と時間との関係を示す。
【００６２】
図８、図９、図１０は、本実施形態のインバータ回路の電流経路を示す図である。インバータ回路に流れる電流を点線矢印で示している。
【００６３】
本実施形態のインバータ回路では、時間ｔ０から時間ｔ１の間は、第１のトランジスタ１０のゲート電極１３及び第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０はオフ状態にある。オフ電圧（Ｖｏｆｆ）は例えば、−５Ｖ以上０Ｖ以下である。
【００６４】
時間ｔ１から時間ｔ２の間は、第２のトランジスタ２０のゲート電極２３にオン電圧（Ｖｏｎ）が印加される。オン電圧（Ｖｏｎ）は、第２のトランジスタ２０の閾値電圧（Ｖｔｈ２）よりも高い。第２のトランジスタ２０はオン状態にある。オン電圧（Ｖｏｎ）は、例えば、１５Ｖ以上２０Ｖ以下である。時間ｔ１から時間ｔ２の間、第１のトランジスタ１０はオフ状態にある。
【００６５】
図８は、時間ｔ１から時間ｔ２の間にインバータ回路に流れる電流の電流経路を示す。第３のトランジスタ３０、誘導性負荷７０、第２のトランジスタ２０を電流が流れる。
【００６６】
時間ｔ２で、第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０は共にオフ状態になる。時間ｔ２で、第３のトランジスタ３０もオフ状態となる。
【００６７】
第１のトランジスタ１０及び第２のトランジスタ２０は共にオフ状態にすることにより、誘導性負荷７０に印加する電圧の方向を逆転させるまでの間にデッドタイムが設けられる。
【００６８】
時間ｔ２以降、第２のトランジスタ２０のオフ動作に伴いドレイン電極２２の電位が上昇した後、誘導性負荷に起因する負荷電流が流れ、第１のトランジスタ１０のソース電極１１の電位が上昇する。言い換えれば、第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分（Ｖｄｓ）が減少し続ける。
【００６９】
第１のトランジスタ１０のソース電極１１とドレイン電極１２との間の電圧が、第１のボディダイオード１４の順方向電圧Ｖｆ１に達する前に、時間ｔ３にて、第１のトランジスタ１０のゲート電極１３に中間電圧（Ｖｍ）を印加する。
【００７０】
中間電圧（Ｖｍ）は、第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）未満の電圧である。例えば、時間ｔ３から時間ｔ５の間、第１のトランジスタ１０のゲート電極１３に中間電圧（Ｖｍ）が印加される。時間ｔ３から時間ｔ５の間、第１のトランジスタ１０のゲート電極１３には、略一定の中間電圧（Ｖｍ）が印加される。
【００７１】
第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）は、例えば、２．５Ｖ以上３Ｖ以下である。中間電圧（Ｖｍ）は、例えば、０Ｖ以上２Ｖ以下である。第１のトランジスタ１０のゲート電極１３に中間電圧（Ｖｍ）が印加されることにより、第２のボディダイオード１５の順方向電圧（Ｖｆ２）が変調され、低下する。第２のボディダイオード１５の順方向電圧Ｖｆ２は、第１のボディダイオード１４の順方向電圧（Ｖｆ１）よりも小さくなる。
【００７２】
時間ｔ２以降、誘導性負荷７０に起因する負荷電流が流れ、第１のトランジスタ１０のソース電極１１の電位が上昇する。そして、時間ｔ４で第１のトランジスタ１０のソース電極１１とドレイン電極１２との間の電圧が、第２のボディダイオード１５の順方向電圧（Ｖｆ２）に達する。
【００７３】
図９は、時間ｔ４にインバータ回路に流れる電流の電流経路を示す。負荷電流は、第２のボディダイオード１５を流れ、電源６０に回生される。負荷電流は、ユニポーラ動作をする第２のボディダイオード１５を流れる。したがって、第１のトランジスタ１０の炭化珪素層１中に、積層欠陥が成長することはない。よって、第１のトランジスタ１０のオン抵抗の増大が抑制される。
【００７４】
本実施形態では、時間ｔ２から時間ｔ３の所定の時間、第１のトランジスタ１０のゲート電極１３にはオフ電圧が印加される。所定の時間が経過する間に、第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分（Ｖｄｓ）が減少する。このため、時間ｔ２で中間電圧（Ｖｍ）を印加する場合に比較して、誤動作による貫通電流の発生を抑制できる。
【００７５】
時間ｔ５にて、第１のトランジスタ１０のゲート電極１３にオン電圧（Ｖｏｎ）が印加される。誘導性負荷７０に起因する負荷電流が流れ続けている状態で、ゲート電極１３にオン電圧（Ｖｏｎ）を印加する。第２のボディダイオード１５に順方向電流が流れ続けている状態で、ゲート電極１３にオン電圧（Ｖｏｎ）を印加する。
【００７６】
オン電圧（Ｖｏｎ）は、第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）よりも高い。時間ｔ５以降、第１のトランジスタ１０はオン状態にある。オン電圧（Ｖｏｎ）は、例えば、１５Ｖ以上２０Ｖ以下である。
【００７７】
時間ｔ２から時間ｔ５の第１のトランジスタ１０のゲート電極１３に印加される電圧の変化は以下のようにも表現できる。第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分（Ｖｄｓ）が減少し続けている状態で、第１のトランジスタ１０のゲート電極１３を上昇させる。そして、第１のトランジスタ１０の閾値電圧（Ｖｔｈ１）未満の電圧において電圧の時間変化率が減少に転ずる第１の点（図７中のＰ１）及び電圧の時間変化率が上昇に転ずる第２の点（図７中のＰ２）を有するように第１のゲート電極１３に印加する電圧を変化させる。その後、第１のゲート電極１３に所定のオン電圧（Ｖｏｎ）を印加する。
【００７８】
図１０は、時間ｔ５以降にインバータ回路に流れる電流の電流経路を示す。負荷電流は、オン状態にある第１のトランジスタ１０のチャネルを流れ、電源６０に回生される。負荷電流は、ユニポーラ動作をする第１のトランジスタ１０を流れる。したがって、第１のトランジスタ１０の炭化珪素層１中に、積層欠陥が成長することはない。よって、第１のトランジスタ１０のオン抵抗の増大が抑制される。
【００７９】
また、時間ｔ５以降、第２のボディダイオード１５にかえてオン抵抗の低い第１のトランジスタ１０に負荷電流を流すことにより電力損失を低減することが可能となる。また、負荷電流の回生に要する時間が短縮されインバータ回路の高速化が実現される。
【００８０】
例えば、時間ｔ５では、第４のトランジスタ４０もオン状態にする。負荷電流が第１のトランジスタ１０を流れきった後、第１のトランジスタ１０及び第４のトランジスタ４０を通って誘導性負荷７０に逆方向の電流が流れる。
【００８１】
以上、本実施形態によれば、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするインバータ回路が実現される。また、インバータ回路の誤動作により、貫通電流が流れることが抑制される。
【００８２】
（第２の実施形態）
本実施形態の半導体装置は、第１のドレイン電極の電圧と第１のソース電極の電圧の差分をモニタするモニタ回路を、更に備え、モニタ回路のモニタ結果に基づき、ゲート制御装置が第１のゲート電極に印加する電圧を上昇させる点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００８３】
図１１は、本実施形態の半導体装置の回路図である。本実施形態の半導体装置は、単相インバータ回路である。
【００８４】
本実施形態の単層インバータ回路は、第１のトランジスタ１０、第２のトランジスタ２０、第３のトランジスタ３０、第４のトランジスタ４０、ゲート制御装置５０、モニタ回路８０を備える。インバータ回路は、電源６０、及び、誘導性負荷７０に接続される。インバータ回路は、第１のトランジスタ１０、第２のトランジスタ２０、第３のトランジスタ３０、及び、第４のトランジスタ４０をスイッチング素子として用いて、誘導性負荷７０に印加される電圧の方向を制御する。
【００８５】
モニタ回路８０は、第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分（Ｖｄｓ）をモニタする。モニタ回路８０は、例えば、ハードウェア又はハードウェアとソフトウェアとの組み合わせである。モニタ回路８０は、例えば、ＩＣ又は回路基板などである。複数のＩＣ、あるいは、複数のＩＣと回路基板の組み合わせであってもかまわない。
【００８６】
本実施形態のインバータ回路の制御方法は、モニタ回路８０を用いて、図７の時間ｔ３のタイミングを決定すること以外は、第１の実施形態と同様である。
【００８７】
図１２は、本実施形態のインバータ回路の制御方法の説明図である。横軸が時間、縦軸は第１のドレイン電極１２の電圧と第１のソース電極１１の電圧の差分（Ｖｄｓ）である。時間ｔ２、ｔ３、ｔ４、ｔ５は、図７の時間ｔ２、ｔ３、ｔ４、ｔ５に対応する。
【００８８】
時間ｔ２で、第２のトランジスタ２０のゲート電極２３にオフ電圧（Ｖｏｆｆ）が印加される。したがって、第１のトランジスタ１０及び第２のトランジスタ２０は共にオフ状態になる。
【００８９】
時間ｔ２以降、誘導性負荷に起因する負荷電流が流れ、第１のトランジスタ１０のソース電極１１の電位が上昇する。したがって、電圧の差分（Ｖｄｓ）は、時間ｔ２以降減少を続ける。電圧の差分（Ｖｄｓ）の初期値は、電源６０の電源電圧（Ｖｃｃ）から第２のトランジスタ２０のオン電圧（Ｖｃｈ）引いた電圧（Ｖｃｃ−Ｖｃ）である。
【００９０】
モニタ回路８０により差分（Ｖｄｓ）をモニタし、例えば、差分（Ｖｄｓ）が、差分（Ｖｄｓ）の初期値の１０％になった後に、第１のゲート電極１３に印加する電圧を上昇させる。例えば、図１２に示すように、差分（Ｖｄｓ）が０Ｖ以上、かつ、差分（Ｖｄｓ）の初期値の１０％以下の電圧の範囲で、第１のゲート電極１３に印加する電圧を上昇させる。例えば、差分（Ｖｄｓ）が、差分（Ｖｄｓ）の初期値の１０％になった時点で、第１のゲート電極１３に印加する電圧を上昇させる。
【００９１】
本実施形態のインバータ回路では、差分（Ｖｄｓ）の絶対値が第２のボディダイオード１５の順方向電圧（Ｖｆ２）に達するまでは、第２のボディダイオード１５に電流は流れない。第２のボディダイオード１５の順方向電圧（Ｖｆ２）は第１のゲート電極１３に印加される電圧で変調される。
【００９２】
したがって、第２のボディダイオード１５に還流電流を流す観点からは、差分（Ｖｄｓ）の絶対値が、変調後に想定される第２のボディダイオード１５の順方向電圧（Ｖｆ２）に達する時間（図１２中のｔ４）までは、第１のゲート電極１３に中間電圧（Ｖｍ）を印加する必要はない。
【００９３】
第２のボディダイオード１５の変調後の順方向電圧（Ｖｆ２）は、少なくとも正の値である。したがって、少なくとも、差分（Ｖｄｓ）が０以上の場合は、第２のボディダイオード１５に電流は流れない。よって、第２のボディダイオード１５に還流電流を流す観点からは、差分（Ｖｄｓ）が０以上の領域で、第１のゲート電極１３に中間電圧（Ｖｍ）を印加する必要はない。
【００９４】
一方、差分（Ｖｄｓ）の電圧が高い状態で、第１のゲート電極１３に中間電圧（Ｖｍ）を印加すると、第１のドレイン電極１２と第１のソース電極１１の間にリーク電流が流れ、電力損失が大きくなるおそれがある。また、インバータ回路の誤動作により、貫通電流が流れるおそれがある。
【００９５】
本実施形態によれば、第１のドレイン電極１２の電圧と第１のソース電極１１の間に印加される電圧が十分低下してから、第１のゲート電極１３に中間電圧（Ｖｍ）を印加する。したがって、第１のドレイン電極１２の電圧と第１のソース電極１１の間のリーク電流が抑制される。また、インバータ回路の誤動作により、貫通電流が流れることが抑制される。よって、安定してリーク電流の抑制、貫通電流の抑制が実現できる。
【００９６】
更に、本実施形態によれば、モニタ回路８０により差分（Ｖｄｓ）のモニタ結果が、ゲート制御装置５０にフィードバックされる。したがって、ゲート電極１３に電圧を印加させるタイミングの精度が向上する。よって、精度良くリーク電流の抑制、貫通電流の抑制が実現できる。
【００９７】
以上、本実施形態によれば、第１の実施形態同様、炭化珪素層中の積層欠陥の成長を抑制し、信頼性の向上を可能とするインバータ回路が実現される。更に、安定して精度良くリーク電流の抑制、貫通電流の抑制が実現できるインバータ回路が提供される。
【００９８】
第１及び第２の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたトランジスタに適用することも可能である。また、炭化珪素層１の表面に（０００１）面以外の面を適用することも可能である。
【００９９】
第１及び第２の実施形態では、ｎチャネル型のＭＯＳＦＥＴを例に説明したが、ｐチャネル型のＭＯＳＦＥＴを適用することも可能である。
【０１００】
第１及び第２の実施形態では、単相インバータ回路を例に説明したが、チョッパー回路、三相インバータ回路などその他の回路にも本発明を適用することが可能である。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１        炭化珪素層
１０      第１のトランジスタ
１１      第１のソース電極
１２      第１のドレイン電極
１３      第１のゲート電極
１５      第２のボディダイオード（ダイオード）
２０      第２のトランジスタ
２１      第２のソース電極
２２      第２のドレイン電極
２３      第３のゲート電極
５０      ゲート制御装置
８０      モニタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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