【事件の表示】
　特願２００６−１２９３６２「マルチレベルセルフラッシュメモリのアクセス方法及び装置」拒絶査定不服審判事件〔平成１９年　１月１１日出願公開、特開２００７−　　４９６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年５月８日（パリ条約による優先権主張２００５年６月２４日、大韓民国）の出願であって、平成２３年１０月２６日付けの拒絶理由通知に対して、平成２４年１月３０日に意見書及び手続補正書が提出されたが、同年６月１９日付けで拒絶査定がなされ、これに対して、同年１０月２５日に拒絶査定を不服とする審判の請求がなされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項１４に係る発明は、平成２４年１月３０日に提出された手続補正書により補正された特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１４に記載されている事項によって特定されるものであって、そのうちの、請求項１０に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置のバーストアクセス方法において、
　複数のワードを含みバースト単位で入力されるワードデータを、第１ワードに属するワードデータと第２ワードに属するワードデータとに二分し、前記メモリセルの最上位ビットには前記第１ワードに属するワードデータを、最下位ビットには前記第２ワードに属するワードデータをそれぞれ貯蔵する段階と、
　前記複数のメモリセルのそれぞれの最上位ビットを感知して、貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第１センシング段階と、
　前記複数のメモリセルのそれぞれの最下位ビットを感知して、貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第２センシング段階と、
　前記第１センシング段階でラッチされた前記最上位ビットのデータが前記第２センシング段階の開始と同時に前記第１ワードに属するワードデータとして出力される第１出力段階と、
　前記第２センシング段階でラッチされた前記最下位ビットのデータが前記第２センシング段階の終了と同時に前記第２ワードに属するワードデータとして出力されることを特徴とするバーストアクセス方法。」
　
２．引用例の記載事項と引用発明
２−１．引用例の記載事項
　本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由の根拠となった拒絶理由通知に引用された刊行物である、特開２００１−００６３７５号公報（以下「引用例」という。）には、「不揮発性半導体記憶装置」（発明の名称）に関して、図１〜図１３２とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記憶装置、特に
１つのメモリセルに４値以上の情報（２ビット分以上の情報）を記憶可能な不揮発性半導体記憶装置
　
ｂ．「【０００３】図１１８は従来のＡＮＤ型フラッシュメモリ８０００の全体的な構成を示す概略ブロック図である。
　……（中略）……
【００１２】図１１８に示される従来のＡＮＤ型４値フラッシュメモリにおいては、１つのメモリセルの情報記憶状態は、消去状態、第１の書込状態、第２の書込状態、第３の書込状態の中から選ばれた１つの状態とされている。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態に対応する。すなわち、２ビットのデータを１つのメモリセルで記憶することが可能である。
　……（中略）……
【００３２】データは、
１セクタ（１ワード線に対応するデータ）
　……（中略）……
【００４１】以上のようにして、書込むデータをすべて入力後、３回の演算と書込処理を経て書込動作が終了する。
【００４２】［従来の４値データの読出動作］次に、読出動作について説明する。
　……（中略）……
【００４７】まず、図１２７および１２８を参照して、読出動作の第１の処理ステップにおいては、第１の判定レベルＶｊ１で読出を行ない、結果をセンスラッチＳＬに格納する。そのデータをデータラッチＤＬ−Ｒに転送し、センスラッチＳＬをクリアする。
【００４８】次に、図１２９および１３０を参照して、読出動作の第２の処理ステップにおいては、第２の判定レベルＶｊ２で読出を行ない、結果をセンスラッチＳＬに格納する。そのデータをデータラッチＤＬ−Ｌに転送し、再びセンスラッチＳＬをクリアする。
【００４９】最後に、図１３１および１３２を参照して、読出動作の第３の処理ステップにおいては、第３の判定レベルＶｊ３でデータの読出を行ない、読出結果をセンスラチＳＬに格納する。チップコントロール回路２００は、そのセンスラチＳＬに格納されたデータとデータラッチＤＬ−Ｒのデータがともに“０”であるビット位置においてのみ、データラッチＤＬ−Ｒのデータを“１”にする。
【００５０】データラッチＤＬ−ＬからＤＱ４〜７、データラッチＤＬ−ＲからＤＱ０〜３が順次出力される。
【００５１】このように読出動作においても、３回の読出動作のすべてが確定してからデータ出力が行なわれている。」
　
ｃ．「【００５３】
【発明が解決しようとする課題】以上説明したとおり、従来のＡＮＤ型４値フラッシュメモリ８０００では、書込、読出とも通常の２値フラッシュメモリに比べて、複数回の処理ステップの動作を行なうことによる遅延が、チップの読出および書込動作の速度を劣化させている。また、さらに多値化が進むほど、この速度の劣化は深刻になる。
【００５４】この発明は、上記のような問題点を解決するためになされたもので、その目的は、１メモリセルに多値データを保持させる場合でも、速度の劣化を抑えることが可能な不揮発性半導体記憶装置を提供することである。」
　
ｄ．「【００６７】
【発明の実施の形態】［実施の形態１］図１は、本発明の実施の形態１の不揮発性半導体記憶装置であるフラッシュメモリ１０００の構成を示す概略ブロック図である。
【００６８】メモリセルアレイ１００は、フローティングゲートとコントロールゲートを備えた多数のメモリセルを有する。図１においても、メモリセルアレイ１００は、２つのメモリセルブロック１００Ｒと１００Ｌとに分割されている。
【００６９】メモリセルのコントロールゲートはワード線ＷＬに、メモリセルのドレインはビット線ＢＬに、メモリセルのソースは図示しないソース線ＳＣＬに接続される。
【００７０】ワード線ＷＬおよびビット線ＢＬは代表的に、それぞれ２本ずつ示されている。
【００７１】ロウデコーダ１１０は、外部からアドレス信号入力端子群１２およびアドレスバッファ１４６を介して与えられるアドレス信号Ａ０−Ａｋに基づいてワード線を選択的に駆動する。ビット線ＢＬの一端側には、センスラッチ回路１２０が設けられる。また、ビット線ＢＬはカラムデコーダ１３０からアドレス信号Ａ０−Ａｋに応じて出力される選択信号に基づいて選択され、選択されたビット線との間で読出データ、書込みデータの授受が行なわれる。
【００７２】図１において、図示しないが、センスラッチ回路１２０は、カラムデコーダ１３０からの選択信号に基づいて、ビット線を選択するためのカラムスイッチ回路を含んでいる。
【００７３】チップコントロール部２００は、制御信号入力端子群１４からコマンドバッファ回路１４４を介して与えられるアクセス制御信号やクロック信号を外部から受け、これに従ってメモリセルの書込制御や読出制御のために、フラッシュメモリの内部回路を全体的に制御する制御回路２１０を含む。消去、書込、読出などの動作モードに応じて、ワード線の電位を駆動するワードドライバ（図示せず）等の動作電圧の切換は、制御回路２１０が電源発生部１５０を制御することにより行なわれる。
【００７４】
データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒは、データの書込み、読出動作において授受されるデータを一時保持するデータバッファである
【００７５】チップコントロール部２００は、さらに、後に説明するように、制御回路２１０に制御されて、読出し動作においてデータラッチ回路ＤＬ−ＬおよびＤＬ−Ｒならびにセンスラッチ回路１２０に保持されたデータを演算して、読出しデータを生成する読出しデータ変換回路２２０と、制御回路２１０に制御されて、
書込み動作においてデータラッチ回路ＤＬ−ＬおよびＤＬ−Ｒならびにセンスラッチ回路１２０に保持されたデータを演算して、書込みデータを生成する書込みデータ変換回路２３０とを含む
　……（中略）……
【００７７】図１に示されるＡＮＤ型４値フラッシュメモリ１０００においても、１つのメモリセルの情報記憶状態は、消去状態、第１の書込状態、第２の書込状態、第３の書込状態の中から選ばれた１つの状態とされている。
【００７８】そのために、フラッシュメモリ１０００も、書込動作時にワード線に印加する書込ベリファイ電圧を相互に異なる３種類設定し、これらを順次切換えて、３回に分けて書込処理を行なう。ただし、後に説明するように、上記４つの情報記憶状態に対応する
２ビットデータの配列
を工夫する
書込み時間および読出し時間の短縮を可能とする
【００７９】これら各書込動作において、制御回路２１０は、書込みデータ変換回路２３０を制御して、データラッチＤＬ−ＬおよびＤＬ−Ｒに保持された書込みデータに基づいて、各書込み動作において、センスラッチＳＬ（センスラッチ回路１２０に含まれるセンスラッチＳＬ）に保持させるべき２値（１ビット）のラッチデータ“０”または“１”（“Ｌ”または“Ｈ”）の演算を行わせる。制御回路２１０は、上記３回に分けた書込動作の各書込動作ごとに、対応する書込ベリファイ電圧を設定して書込み動作を制御する。
【００８０】ここで、従来のフラッシュメモリ８０００の構成では、データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒにそれぞれ保持されるのは、同一のタイミングでデータ入出力端子群１０に与えられたデータ列を分割した２つのデータ列であった。
【００８１】これに対して、
本願のフラッシュメモリ１０００では、
データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒにそれぞれ保持されるのは、
異なったタイミングでデータ入出力端子群１０に与えられ、同一のワード線に結合する同一のメモリセル群に与えられる２組のデータ列、または同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる２組のデータ列である
【００８２】また、フラッシュメモリ１０００も、読出動作時にワード線の印加するワード線選択レベルとして電圧を３種類設定し、３回の読出動作でメモリセルから読出される２値（１ビット）のデータをセンスラッチ回路１２０を介してデータラッチ回路ＤＬ−ＬおよびＤＬ−Ｒに取り込む。３回の読出動作中に順次、読出しデータ変換回路２２０は、これらラッチ回路に保持されたデータを４値（２ビット）の情報に変換し、制御回路２１０はデータ入出力端子群１０から出力させる。」
　
ｅ．「【００８３】以下、上に述べた書込動作、読出動作について、さらに詳細を説明する。
［４値データの読出動作］実施の形態１におけるフラッシュメモリ１０００では、上述のとおり、入出力データのデータラッチＤＬ―ＬおよびＤＬ−Ｒの格納方法が従来のフラッシュメモリ８０００とは異なる。
【００８４】１つのメモリセルに格納されるデータは、従来の多値フラッシュメモリ８０００では、同じタイミングでデータ入出力端子群１０から入力された１バイトのデータのうち、データＤＱ０とＤＱ４、データＤＱ１とＤＱ５のように、同一バイト内のデータで構成されている。本発明の４値フラッシュメモリ１０００では、１つのメモリセルに格納されるデータは、従来の２値フラッシュメモリと異なり、異なるワード線の同じＹアドレスであって、かつ同じＩ／Ｏのビットに対応していたデータか、あるいは同一セクタ（同一ワード線）のＹアドレスがどこか異なっていた同一Ｉ／Ｏのデータ（同一セクタの異なるＹアドレスの同一Ｉ／Ｏに対応するデータ）に相当するデータである。
　……（中略）……
【００８９】まず、図２および図３を参照して、読出動作の第１の処理ステップにおいては、同一のワード線に接続された複数メモリセル、たとえば、１ｋＢｙｔｅ分のメモリセルから、第２の判定レベルＶｊ２で一括して読出を行ない、その結果をセンスラッチ回路１２０に格納する。
【００９０】図２では、センスラッチ回路１２０中において、
１セクタ分の読出動作
【００９１】このデータ入出力端子群１０から最初に出力される
１バイト分のデータを含むデータ列を保持するメモリセル列ＭＣ０〜ＭＣ７には、それぞれデータ“１１”，“０１”，“００”，“１０”，“０１”，“００”，“１０”，“１１”が保持されているものとする。
【００９２】
第２の判定レベルＶｊ２で一括して読出されたデータは、センスラッチＳＬからデータラッチＤＬ−Ｌに格納される
【００９３】このように、
読出動作の第１の処理ステップにおいて、第２の判定レベルＶｊ２で読出動作をまず行なうのは、図３に示すとおり、このレベルで読出すことにより、メモリセル内の４種のデータが、“０”または“１”のうちのいずれであるかが確定するからである。すなわち、メモリセルＭＣ０〜ＭＣ７に格納されるデータの上位のビットの０または１が確定することになる
【００９４】次に、図４および図５を参照して、
読出動作の第２の処理ステップにおいては、第１の処理ステップでセンスラッチＳＬからデータラッチＤＬ−Ｌにデータを格納し、センスラッチＳＬがクリアされた時点で、第１の判定レベルＶｊ１で読出動作を行ない、読み出されたデータをセンスラッチ回路１２０に格納する。
【００９５】次に、図６および図７を参照して、
読出動作の第３の処理ステップにおいては、第３の判定レベルＶｊ３で読出動作を行ない、センスラッチ回路１２０にデータを格納する。読出データ変換回路２２０は、センスラッチＳＬに保持されるデータとデータラッチＤＬ−Ｒに保持されるデータとの間で演算を行ない
データラッチＤＬ−Ｒのビットデータを“１”に変更する
【００９６】
データラッチＤＬ−Ｌのデータ出力が終了した後、制御回路２１０は、データラッチＤＬ−Ｒからデータ入出力端子群１０へデータ出力を開始する
【００９７】従来の４値フラッシュメモリ８０００では、セクタサイズは、たとえば、２ＫＢｙｔｅであって、１Ｂｙｔｅ当り５０ｎｓで出力動作を行なっている。したがって、セクタの半分である１ＫＢｙｔｅを出力するのに５０μｓだけの時間が必要となっている。
【００９８】また、従来の４値フラッシュメモリ８０００でも、つまり３回読出動作を行なった後にはじめてデータ出力を開始する場合でも、出力直前までの時間（ファーストアクセス時間と呼ぶ）は５０μｓで完了するため、
本願発明の４値フラッシュメモリ１０００において、１／２セクタ分のデータを出力している間に、上記第１の判定レベルから第３の判定レベルまでのアクセス動作を完了させることは可能である
【００９９】
したがって、４値フラッシュメモリ１０００では、読出コマンドの入力後、データが出力されるようになるまでには、第２の判定レベルＶｊ２の判定結果が出るまでの時間だけ経過すればよい。
　
ｆ．「図８は、実施の形態１のフラッシュメモリ１０００の読出動作を説明するためのタイミングチャートである。
【０１０３】図８を参照して、時刻ｔ１において、まず、第２の判定レベルＶｊ２での読出動作が行なわれ、センスラッチ回路１２０に格納される。
【０１０４】続いて、時刻ｔ２において、センスラッチ回路１２０に保持されたデータは、データラッチＤＬ−Ｌに転送され、センスラッチ回路１２０はクリアされる。
【０１０５】時刻ｔ３において、第１の判定レベルＶｊ１に基づく読出動作が開始される。一方、時刻ｔ４において、制御回路２１０の制御により、データラッチＤＬ−Ｌに保持されている１／２セクタ分のデータの出力が開始される。
【０１０６】時刻ｔ５において、第１の判定レベルＶｊ１に基づいて読み出され、センスラッチ回路１２０に保持されているデータが、データラッチＤＬ−Ｒに格納される。一方、センスラッチ回路１２０は、クリアされる。
【０１０７】時刻ｔ６において、第３の判定レベルＶｊ３に基づく読出動作が開始され、センスラッチ回路１２０に読出データが格納される。
【０１０８】
第３の判定レベルＶｊ３に基づく読出動作の完了後、時刻ｔ７において、制御回路２１０により制御されて、読出データ変換回路２２０は、センスラッチ回路１２０に保持されたデータと、データラッチ回路ＤＬ−Ｒに保持されたデータとの間で演算を行ない、ともに“０”のビットデータのところだけ、データラッチＤＬ−Ｒに保持されるビットデータを“１”に変更する
【０１０９】
時刻ｔ９において、データラッチ回路ＤＬ−Ｒに保持されている残り１／２セクタ分のデータの出力が開始される。
【０１１０】以上説明したとおり、時刻ｔ１において読み出されたデータ列の出力が行なわれている期間中に、このデータ列に続いて出力されるべきデータ列の読出動作が完了しているために、４値メモリセルからの読出データを出力する際の遅延時間を削減することが可能である。」
　
ｇ．「【０１８７】［実施の形態３］つぎに、実施の形態１のフラッシュメモリ１０００の構成におけるデータの書込み動作の１例を実施の形態３として説明する。
　……（中略）……
【０１９３】次に、図３１および図３２を参照して、
書込動作の第１の処理ステップにおいては、入力されたデータ（１／２セクタ分：１６進表現でＣ９ｈ）をデータラッチＤＬ−Ｌに格納し、センスラッチＳＬに転送する。第２の判定レベルＶｊ２に基づいて、レベル３に相当するしきい値までの書込みを行う。この第２の判定レベルＶｊ２での書込み動作中に、残りの１／２セクタ分のデータ（１６進表現で９３ｈ）がデータラッチＤＬ−Ｒに格納される
【０１９４】次に、図３３および図３４を参照して、
書込動作の第２の処理ステップにおいては、書込データ変換回路２３０は、データラッチＤＬ−Ｒ、ＤＬ−Ｌに含まれるデータについて、対応するビットデータの組について演算する
【０１９５】図３３に示すとおり、このような演算を行なった後には、センスラッチＳＬには、“１０１１０１１１”というデータが保持されている。このようにしてセンスラチＳＬに保持されたデータに基づいて、
センスラッチＳＬの各ビットにそれぞれ対応するメモリセルＭＣ０〜ＭＣ７にデータの書込が行なわれる。ここで、メモリセルＭＣ０〜ＭＣ７は、同一のワード線ＷＬに接続している。
【０１９６】このとき、センスラッチ中のデータ“０”に対応するメモリセルに対してデータの書込みが行なわれる。したがって、センスラッチの第１ビットと第４ビットに対応するメモリセルＭＣ１およびＭＣ４に対してレベル４のデータ（データ“０１”に対応する）の書込が行なわれる。
　……（中略）……
【０２０５】図３７を参照して、時刻ｔ１において、
まず、１／２セクタ分のデータ（上位ビットのデータ）の入力が開始され、時刻ｔ２からデータラッチＤＬ−Ｌへの格納が始まる
【０２０６】時刻ｔ３において、前半の１／２セクタ分のデータの入力が終了すると、
データラッチＤＬ−Ｌに格納されているデータは、センスラッチＳＬに転送される
【０２０７】一方、時刻ｔ３において、
１／２セクタ分のデータ（下位ビットのデータ）の入力が開始され、時刻ｔ４からデータラッチＤＬ−Ｒへの格納が始まる
【０２０８】時刻ｔ５において、センスラッチＳＬに格納されたデータに基づいて、第２の判定レベルＶｊ２に応じて、書込み動作が行なわれる。
【０２０９】時刻ｔ６において、第２の判定レベルでの書き込み動作が終了すると、センスラッチＳＬはクリアされる。
【０２１０】時刻ｔ７において、書込みデータ変換回路２３０は、
データラッチＤＬ−Ｒ、ＤＬ−Ｌに含まれるデータについて、対応するビットデータの組について演算を開始し
【０２１１】時刻ｔ９において、
センスラッチＳＬに格納されたデータに基づいて、第３の判定レベルＶｊ３に応じて、書込み動作が行なわれる
【０２１２】時刻ｔ１０において、第３の判定レベルでの書き込み動作が終了すると、センスラッチＳＬはクリアされる。
【０２１３】時刻ｔ１１において、書込みデータ変換回路２３０は、データラッチＤＬ−Ｒ、ＤＬ−Ｌに保持されたデータの演算を開始し、時刻ｔ１２から、データラッチＤＬ−Ｌに保持されたビットデータが“１”であり、データラッチＤＬ−Ｒに保持されたビットデータが“０”であるデータの組に対応するセンスラッチＳＬのビットに“０”を書込んでいく。
【０２１４】時刻ｔ１３において、
センスラッチＳＬに格納されたデータに基づいて、第１の判定レベルＶｊ１に応じて、書込み動作が行なわれる
【０２１５】以上説明したとおり、時刻ｔ１において入力されたデータ列の書込みが行なわれている期間中に、このデータ列に続いて書込まれるべきデータ列の格納動作が完了しているために、４値メモリセルへデータを書込む際の遅延時間を削減することが可能である。」
　
ｈ．【０３７２】
【発明の効果】請求項１ないし７記載の不揮発性半導体装置は、１つのメモリセルに格納される多値データが、異なるタイミングで授受されるデータから生成されるので、
読出動作では、各ビットデータの確定するごとにデータ出力を行なうことが可能で、データ出力時間を短縮できる
　
ｉ．「読出動作の第１の処理ステップにおける各ラッチに保持されるデータを示ず図」である図２には、それぞれ、“１１”，“０１”，“００”，“１０”，“０１”，“００”，“１０”，“１１”のデータが保持されているメモリセル列ＭＣ０〜ＭＣ７に対して、前記「読出動作の第１の処理ステップ」を実行すると、データラッチ回路ＤＬ−Ｌには、“１”，“０”，“０”，“１”，“０”，“０”，“１”，“１”のデータがラッチされることが、図示されている。
　
ｊ．「 読出動作の第３の処理ステップにおける各ラッチに保持されるデータを示す図」である図６には、前記「読出動作の第３の処理ステップ」を実行すると、データラッチ回路ＤＬ−Ｒには、“１”，“１”，“０”，“０”，“１”，“０”，“０”，“１”のデータがラッチされることが、図示されている。
　
ｋ．「実施の形態１のフラッシュメモリ１０００の読出動作を説明するためのタイミングチャート（「図面の簡単な説明」）」である図８には、センスラッチＳＬで「レベル２の読出・格納」がなされたデータは、時刻ｔ２〜ｔ３の間データラッチＤＬ−Ｌに「格納」され、前記時刻ｔ３から開始される「レベル１の読出・格納」の処理がなされている途中の時刻ｔ４から、前記「格納」されたデータをデータ出力する「データ出力（１／２セクタ分：前半）」の処理が開始することが、図示されている。
　また、同図には、「レベル１の読出・格納」がなされてデータラッチＤＬ−Ｒに「格納」されていたデータと「レベル３の読出・格納」がなされたデータとを「演算」する処理が、前記「レベル３の読出・格納」の処理が終了する時刻ｔ７に読出データ変換回路において開始され、前記「演算」結果を前記データラッチＤＬ−Ｒに保持させる処理が当該「演算」処理途中である時刻ｔ８から開始され、前記「演算」結果を前記データラッチＤＬ−Ｒに保持させる処理が終了すると、その直後の時刻である時刻ｔ９から、前記保持されたデータをデータ出力する「データ出力（１／２セクタ分：後半）」の処理が開始することが、図示されている。
　
２−２．引用発明
　　ア　ａの「本発明は……１つのメモリセルに４値以上の情報（２ビット分以上の情報）を記憶可能な不揮発性半導体記憶装置の構成に関する。（段落【０００１】）」、ｄの「フラッシュメモリ１０００も、書込動作時にワード線に印加する書込ベリファイ電圧を相互に異なる３種類設定し、これらを順次切換えて、３回に分けて書込処理を行なう。ただし、後に説明するように、上記４つの情報記憶状態に対応する２ビットデータの配列と、これら３回の書込処理の順序とを工夫することにより、書込み時間および読出し時間の短縮を可能とする。」から、引用例には、１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置において、２ビットデータの配列を工夫して書込み時間および読出し時間の短縮を可能にする方法が記載されている。ここで、不揮発性半導体記憶装置の書込み時間および読出し時間を短縮するとは、不揮発性半導体記憶装置へのアクセス時間を短縮するということである。
　そして、ｂの「１セクタ（１ワード線に対応するデータ）（段落【００３２】）」、ｅの「１セクタ分の読出動作で、この１バイト分のデータに続いてデータ入出力端子群１０から読み出されるデータについても、以下に説明するのと同様の処理が並行して行なわれている。（段落【００９０】）」、「本願発明の４値フラッシュメモリ１０００において、１／２セクタ分のデータを出力している間に、上記第１の判定レベルから第３の判定レベルまでのアクセス動作を完了させることは可能である。（段落【００９８】）」及び「したがって、４値フラッシュメモリ１０００では、読出コマンドの入力後、データが出力されるようになるまでには、第２の判定レベルＶｊ２の判定結果が出るまでの時間だけ経過すればよい。（段落【００９９】）」、ｈの「読出動作では、各ビットデータの確定するごとにデータ出力を行なうことが可能で、データ出力時間を短縮できる。（段落【０３７２】）」という記載から、引用例には、１つのワード線に対応するデータである１セクタ分のビットデータの読出動作において、読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うことが可能であることが記載されている。
　したがって、引用例には、２ビットデータの配列を工夫してアクセス時間を短縮し、１つのワード線に対応するデータである１セクタ分のビットデータの読出動作においては、読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うことが可能な、１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置のアクセス方法、が記載されている。
　
　　イ　ｄの「データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒは、データの書込み、読出動作において授受されるデータを一時保持するデータバッファである。（段落【００７４】）」、「本願のフラッシュメモリ１０００では、従来のフラッシュメモリ８０００の構成と異なり、データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒにそれぞれ保持されるのは、後に説明するように、異なったタイミングでデータ入出力端子群１０に与えられ、……同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる２組のデータ列である。（段落【００８１】）」、及び、ｇの「書込動作の第１の処理ステップにおいては、入力されたデータ（１／２セクタ分：１６進表現でＣ９ｈ）をデータラッチＤＬ−Ｌに格納し……残りの１／２セクタ分のデータ（１６進表現で９３ｈ）がデータラッチＤＬ−Ｒに格納される。（段落【０１９３】）」という記載から、引用例には、１セクタ分のデータの書込動作においては、まず、入力された１セクタ分のデータを、同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる、１／２セクタ分のデータ列と残り１／２セクタ分のデータ列として、それぞれを格納することが記載されている。
　
　ｄの「このような構成により、１つのメモリセルに４値（２ビット）の情報を書込むことが可能となる。（段落【００８１】）」、ｅの「本発明の４値フラッシュメモリ１０００では、１つのメモリセルに格納されるデータは、……同一セクタ（同一ワード線）のＹアドレスがどこか異なっていた同一Ｉ／Ｏのデータ（同一セクタの異なるＹアドレスの同一Ｉ／Ｏに対応するデータ）に相当するデータである。（段落【００８４】）」という記載から、引用例には、１つのメモリセルには、同一セクタ（同一ワード線）の異なるＹアドレスの同一Ｉ／Ｏに対応する４値のデータを書き込むことが記載されている。
　
　そして、ｇの「センスラッチＳＬの各ビットにそれぞれ対応するメモリセルＭＣ０〜ＭＣ７にデータの書込が行なわれる。ここで、メモリセルＭＣ０〜ＭＣ７は、同一のワード線ＷＬに接続している。（段落【０１９５】）」、「図３７を参照して、時刻ｔ１において、まず、１／２セクタ分のデータ（上位ビットのデータ）の入力が開始され、時刻ｔ２からデータラッチＤＬ−Ｌへの格納が始まる。（段落【０２０５】）」、「前半の１／２セクタ分のデータの入力が終了すると、データラッチＤＬ−Ｌに格納されているデータは、センスラッチＳＬに転送される。（段落【０２０６】）」、「センスラッチＳＬに格納されたデータに基づいて、第２の判定レベルＶｊ２に応じて、書込み動作が行なわれる。（段落【０２０８】）」という記載から、入力された前半の１／２セクタ分のデータ列が、同一のワード線に接続される各メモリセルに、上位ビットのデータとしてそれぞれ書き込まれることが記載されている。
　
　また、ｄの「書込み動作においてデータラッチ回路ＤＬ−ＬおよびＤＬ−Ｒならびにセンスラッチ回路１２０に保持されたデータを演算して、書込みデータを生成する書込みデータ変換回路２３０とを含む。（段落【００７５】）」、ｇの「書込動作の第２の処理ステップにおいては、書込データ変換回路２３０は、データラッチＤＬ−Ｒ、ＤＬ−Ｌに含まれるデータについて、対応するビットデータの組について演算する（段落【０１９４】）」、「時刻ｔ３において、１／２セクタ分のデータ（下位ビットのデータ）の入力が開始され、時刻ｔ４からデータラッチＤＬ−Ｒへの格納が始まる。（段落【０２０７】）」、「書込みデータ変換回路２３０は、データラッチＤＬ−Ｒ、ＤＬ−Ｌに含まれるデータについて、対応するビットデータの組について演算を開始し、時刻ｔ８から、データラッチＤＬ−Ｌに保持されるビットが“０”であって、データラッチＤＬ−Ｒに保持されるビットが“１”となっているデータに対応するセンスラッチＳＬのビットデータのみを“０”レベルとしていく。（段落【０２１０】）」、「センスラッチＳＬに格納されたデータに基づいて、第３の判定レベルＶｊ３に応じて、書込み動作が行なわれる。（段落【０２１１】）」、「書込みデータ変換回路２３０は、データラッチＤＬ−Ｒ、ＤＬ−Ｌに保持されたデータの演算を開始し、時刻ｔ１２から、データラッチＤＬ−Ｌに保持されたビットデータが“１”であり、データラッチＤＬ−Ｒに保持されたビットデータが“０”であるデータの組に対応するセンスラッチＳＬのビットに“０”を書込んでいく。（段落【０２１３】）」、「センスラッチＳＬに格納されたデータに基づいて、第１の判定レベルＶｊ１に応じて、書込み動作が行なわれる。（段落【０２１４】）」から、入力された残りの１／２セクタ分のデータ列が、前半の１／２セクタ分のデータ列と対応するビットデータの組について演算されて、前記各メモリセルに、下位ビットのデータとしてそれぞれ書き込まれることが記載されている。
　以上から、引用例には、入力された１セクタ分のデータを、同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる、１／２セクタ分のデータ列と残り１／２セクタ分のデータ列としてそれぞれを格納し、１つのメモリセルには、同一セクタ（同一ワード線）の異なるＹアドレスの同一Ｉ／Ｏに対応する４値のデータを書き込むことで、入力された前半の前記１／２セクタ分のデータ列が、前記同一のワード線に接続される各メモリセルに、上位ビットのデータとしてそれぞれ書き込まれ、入力された前記残りの１／２セクタ分のデータ列が、前半の前記１／２セクタ分のデータ列と対応するビットデータの組について演算されて、前記各メモリセルに、下位ビットのデータとしてそれぞれ書き込まれる段階、が記載されている。
　
　　ウ　ｅの「１バイト分のデータを含むデータ列を保持するメモリセル列ＭＣ０〜ＭＣ７には、それぞれデータ“１１”，“０１”，“００”，“１０”，“０１”，“００”，“１０”，“１１”が保持されているものとする。（段落【００９１】）」及びｉの記載から、「読出動作の第１の処理ステップ」を実行すると、４値のデータが格納された各メモリセルから、それぞれのセルの上位ビットのデータが読み出されるものと認められる。
　そして、ｅの「第２の判定レベルＶｊ２で一括して読出されたデータは、センスラッチＳＬからデータラッチＤＬ−Ｌに格納される。（段落【００９２】）」という記載において、「第２の判定レベルＶｊ２」で「読出」しを行うことが、前記「読出動作の第１の処理ステップ」を指していることは明らかである。
　してみれば、引用例には、４値のデータが格納された各メモリセルを第２の判定レベルＶｊ２で読出動作を行うことで、各メモリセルの上位ビットのデータをセンスしてデータラッチＤＬ−Ｌに格納する段階、が記載されている。
　
　　エ　ｅの「１バイト分のデータを含むデータ列を保持するメモリセル列ＭＣ０〜ＭＣ７には、それぞれデータ“１１”，“０１”，“００”，“１０”，“０１”，“００”，“１０”，“１１”が保持されているものとする。（段落【００９１】）」及びｊの記載から、「読出動作の第３の処理ステップ」を実行した結果、４値データが格納された各メモリセルから、その下位ビットのデータが読み出されるものと認められる。
　そして、ｅには、「読出動作の第２の処理ステップにおいては、第１の処理ステップでセンスラッチＳＬからデータラッチＤＬ−Ｌにデータを格納し、センスラッチＳＬがクリアされた時点で、第１の判定レベルＶｊ１で読出動作を行ない、読み出されたデータをセンスラッチ回路１２０に格納する。（段落【００９４】）」、「読出動作の第３の処理ステップにおいては、第３の判定レベルＶｊ３で読出動作を行ない、センスラッチ回路１２０にデータを格納する。読出データ変換回路２２０は、センスラッチＳＬに保持されるデータとデータラッチＤＬ−Ｒに保持されるデータとの間で演算を行ない……データラッチＤＬ−Ｒのビットデータを“１”に変更する。（段落【００９５】）」と記載されている。
　してみれば、引用例には、第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行ない、前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算することで、各メモリセルの下位ビットのデータを演算してデータラッチＤＬ−Ｒに格納する段階、が記載されている。
　
　　オ　ｅの「読出動作の第１の処理ステップにおいて、第２の判定レベルＶｊ２で読出動作をまず行なうのは、図３に示すとおり、このレベルで読出すことにより、メモリセル内の４種のデータが、“０”または“１”のうちのいずれであるかが確定するからである。すなわち、メモリセルＭＣ０〜ＭＣ７に格納されるデータの上位のビットの０または１が確定することになる。（段落【００９３】）」、ｆの「時刻ｔ１において、まず、第２の判定レベルＶｋ２での読出動作が行なわれ、センスラッチ回路１２０に格納される。（段落【０１０３】）」、「時刻ｔ２において、センスラッチ回路１２０に保持されたデータは、データラッチＤＬ−Ｌに転送され（段落【０１０４】）」、「時刻ｔ３において、第１の判定レベルＶｊ１に基づく読出動作が開始される。一方、時刻ｔ４において、制御回路２１０の制御により、データラッチＤＬ−Ｌに保持されている１／２セクタ分のデータの出力が開始される。（段落【０１０５】）」という記載、及び、ｋの記載から、引用例には、各メモリセルを第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの上位ビットのデータを、そのセンシングが終わると直ちにデータラッチＤＬ−Ｌに格納し、その後、第１の判定レベルＶｊ１で読出動作が行われている途中に前記データラッチＤＬ−Ｌから出力する段階、が記載されている。
　
　　カ　ｆの「第３の判定レベルＶｊ３に基づく読出動作の完了後、時刻ｔ７において、制御回路２１０により制御されて、読出データ変換回路２２０は、センスラッチ回路１２０に保持されたデータと、データラッチ回路ＤＬ−Ｒに保持されたデータとの間で演算を行ない、ともに“０”のビットデータのところだけ、データラッチＤＬ−Ｒに保持されるビットデータを“１”に変更する。（段落【０１０８】）」、「時刻ｔ９において、データラッチ回路ＤＬ−Ｒに保持されている残り１／２セクタ分のデータの出力が開始される。（段落【０１０９】）」という記載、及び、ｋの記載から、引用例には、第１及び第３の判定レベルの読出動作でセンスしたデータを演算して、データラッチＤＬ−Ｒに各メモリセルの下位ビットのデータを格納すると直ちに出力する段階、が記載されている。
　
　　キ　以上のア〜カを総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されている。
　
「２ビットデータの配列を工夫してアクセス時間を短縮し、１つのワード線に対応するデータである１セクタ分のビットデータの読出動作においては、読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うことが可能な、１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置のアクセス方法において、
　入力された前記１セクタ分のビットデータを、同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる、１／２セクタ分のデータ列と残り１／２セクタ分のデータ列として、それぞれを格納し、１つのメモリセルには、同一セクタ（同一ワード線）の異なるＹアドレスの同一Ｉ／Ｏに対応する４値のデータを書き込むことで、前半の前記１／２セクタ分のデータ列が、前記同一のワード線に接続される各メモリセルに上位ビットのデータとしてそれぞれ書き込まれ、前記残りの１／２セクタ分のデータ列が、前半の前記１／２セクタ分のデータ列と対応するビットデータの組について演算されて、前記各メモリセルに下位ビットのデータとしてそれぞれ書き込まれる段階と、
　前記４値のデータが格納された各メモリセルを第２の判定レベルＶｊ２で読出動作を行うことで、各メモリセルの上位ビットのデータをセンスしてデータラッチＤＬ−Ｌに格納する段階と、
　第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行ない、前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算することで、各メモリセルの下位ビットのデータを演算してデータラッチＤＬ−Ｒに格納する段階と、
　各メモリセルを前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータを、そのセンシングが終わると直ちに前記データラッチＤＬ−Ｌに格納し、その後、前記第１の判定レベルＶｊ１で読出動作が行われている途中に前記データラッチＤＬ−Ｌから出力する段階と、
　前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算して、前記データラッチＤＬ−Ｒに各メモリセルの前記下位ビットのデータを格納すると直ちに出力する段階と、
を有することを特徴とする１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置のアクセス方法。」
　
３．対比
３−１．本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　
　　ア　引用発明の「１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置」は、本願発明の「マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置」に相当する。
　また、引用発明の「１つのワード線に対応するデータである１セクタ分のビットデータの読出動作」において「読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行う」とは、１つの「読出コマンド」を入力すると、「１／２セクタ分」の「ビットデータ」の「出力」に引き続き「残りの１／２セクタ分」の「ビットデータ」に「アクセス」して「出力」をするということであるから、前記「読出動作」は、いわゆるバースト読み出しの「アクセス」方法である。
　以上から、引用発明の「２ビットデータの配列を工夫してアクセス時間を短縮し、１つのワード線に対応するデータである１セクタ分のビットデータの読出動作においては、読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うことが可能な、１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置のアクセス方法」は、本願発明の「マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置のバーストアクセス方法」に相当する。
　
　　イ　引用発明の「入力された前記１セクタ分のビットデータ」は、「１セクタ分のビットデータの読出動作」において「読出コマンド」による前記バースト読み出しの要求単位であると認められる。そして、前記「入力された前記１セクタ分のビットデータ」は、「１／２セクタ分のデータ列」と「残り１／２セクタ分のデータ列」とを含んでいる。
　したがって、引用発明の「入力された前記１セクタ分のビットデータ」と、本願発明の「複数のワードを含みバースト単位で入力されるワードデータ」とは、「複数の」データ列を「含みバースト単位で入力される」ビットデータである点で共通する。
　そして、引用発明の「データ列」と、本願発明の「ワード」とは、データ列である点で共通する。
　してみれば、引用発明において「入力された前記１セクタ分のビットデータを、同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる、１／２セクタ分のデータ列と残り１／２セクタ分のデータ列として、それぞれを格納」することと、本願発明の「複数のワードを含みバースト単位で入力されるワードデータを、第１ワードに属するワードデータと第２ワードに属するワードデータとに二分」することとは、「複数の」データ列を「含みバースト単位で入力される」ビットデータを、「第１」のデータ列に「属する」ビットデータと「第２」のデータ列に「属する」ビットデータとに「二分」する点で共通する。
　
　また、引用発明において、「１つのメモリセル」に「書き込む」のは、「４値のデータ」、すなわち、２ビットの「データ」である。したがって、「各メモリセル」に「書き込まれ」る、「上位ビットのデータ」は当該「メモリセル」の最上位ビットの「データ」であり、「下位ビットのデータ」は当該「メモリセル」の最下位ビットの「データ」である。
　してみれば、引用発明の「前半の前記１／２セクタ分のデータ列が、前記同一のワード線に接続される各メモリセルに上位ビットのデータとしてそれぞれ書き込まれ、前記残りの１／２セクタ分のデータ列が、前半の前記１／２セクタ分のデータ列と対応するビットデータの組について演算されて、前記各メモリセルに下位ビットのデータとしてそれぞれ書き込まれる」ことと、本願発明の「前記メモリセルの最上位ビットには前記第１ワードに属するワードデータを、最下位ビットには前記第２ワードに属するワードデータをそれぞれ貯蔵する」こととは、「前記メモリセルの最上位ビットには前記第１」のデータ列に「属する」ビットデータを、「最下位ビットには前記第２」のデータ列に「属する」ビットデータを「それぞれ貯蔵する」点で共通する。
　
　以上から、引用発明の「入力された前記１セクタ分のビットデータを、同一のワード線に結合するが異なったビット線と結合するメモリセル群に与えられる、１／２セクタ分のデータ列と残り１／２セクタ分のデータ列として、それぞれを格納し、１つのメモリセルには、同一セクタ（同一ワード線）の異なるＹアドレスの同一Ｉ／Ｏに対応する４値のデータを書き込むことで、前半の前記１／２セクタ分のデータ列が、前記同一のワード線に接続される各メモリセルに上位ビットのデータとしてそれぞれ書き込まれ、前記残りの１／２セクタ分のデータ列が、前半の前記１／２セクタ分のデータ列と対応するビットデータの組について演算されて、前記各メモリセルに下位ビットのデータとしてそれぞれ書き込まれる段階」と、本願発明の「複数のワードを含みバースト単位で入力されるワードデータを、第１ワードに属するワードデータと第２ワードに属するワードデータとに二分し、前記メモリセルの最上位ビットには前記第１ワードに属するワードデータを、最下位ビットには前記第２ワードに属するワードデータをそれぞれ貯蔵する段階」とは、「複数の」データ列を「含みバースト単位で入力される」ビットデータを、「第１」のデータ列に「属する」ビットデータと「第２」のデータ列に「属する」ビットデータとに「二分」し、「前記メモリセルの最上位ビットには前記第１」のデータ列に「属する」ビットデータを、「最下位ビットには前記第２」のデータ列に「属する」ビットデータを「それぞれ貯蔵する段階」である点で共通する。
　
　　ウ　引用発明の「前記４値のデータが格納された各メモリセルを第２の判定レベルＶｊ２で読出動作を行うことで、各メモリセルの上位ビットのデータをセンスしてデータラッチＤＬ−Ｌに格納する段階」は、本願発明の「前記複数のメモリセルのそれぞれの最上位ビットを感知して、貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第１センシング段階」に相当する。
　
　　エ　引用発明の「第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行ない、前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算することで、各メモリセルの下位ビットのデータを演算してデータラッチＤＬ−Ｒに格納する段階」と、本願発明の「前記複数のメモリセルのそれぞれの最下位ビットを感知して、貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第２センシング段階」とは、「前記複数のメモリセルのそれぞれの最下位ビット」に「貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第２センシング段階」である点で共通する。
　
　　オ　引用発明の「各メモリセルを前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータを、そのセンシングが終わると直ちに前記データラッチＤＬ−Ｌに格納し、その後、前記第１の判定レベルＶｊ１で読出動作が行われている途中に前記データラッチＤＬ−Ｌから出力する段階」において、「各メモリセルの前記上位ビットのデータ」は、元は、「それぞれ書き込まれる段階」で「前半の前記１／２セクタ分のデータ列」が「上位ビットのデータとしてそれぞれ書き込まれ」たものである。
　したがって、前記イの対比を参酌すれば、引用発明の「各メモリセルを前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータを、そのセンシングが終わると直ちに前記データラッチＤＬ−Ｌに格納し、その後、前記第１の判定レベルＶｊ１で読出動作が行われている途中に前記データラッチＤＬ−Ｌから出力する段階」と、本願発明の「前記第１センシング段階でラッチされた前記最上位ビットのデータが前記第２センシング段階の開始と同時に前記第１ワードに属するワードデータとして出力される第１出力段階」とは、「前記第１センシング段階でラッチされた前記最上位ビットのデータ」が「前記第１」のビット列に「属する」ビット「データとして出力される第１出力段階」である点で共通する。
　
　　カ　引用発明の「前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算して、前記データラッチＤＬ−Ｒに各メモリセルの前記下位ビットのデータを格納すると直ちに出力する段階」において、「各メモリセルの前記下位ビットのデータ」は、元は、「それぞれ書き込まれる段階」で「残り１／２セクタ分のデータ列」が「下位ビットのデータとしてそれぞれ書き込まれ」たものである。
　したがって、前記イの対比を参酌すれば、引用発明の「前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算して、前記データラッチＤＬ−Ｒに各メモリセルの下位ビットのデータを格納すると直ちに出力する段階」と、本願発明の「前記第２センシング段階でラッチされた前記最下位ビットのデータが前記第２センシング段階の終了と同時に前記第２ワードに属するワードデータとして出力される」こととは、「ラッチされた前記最下位ビットのデータ」が「前記第２」のビット列に「属する」ビット「データとして出力される」第２出力段階である点で共通する。
　
　　キ　前記アの対比を参酌すれば、引用発明の「１つのメモリセルに４値の情報（２ビット分の情報）を記憶可能な不揮発性半導体記憶装置のアクセス方法」は、本願発明の「バーストアクセス方法」に相当する。
　
３−２．一致点及び相違点
　前項のア〜キから、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
（一致点）
「マルチレベルセルとして動作するメモリセルを含む半導体メモリ装置のバーストアクセス方法において、
　複数のデータ列を含みバースト単位で入力されるビットデータを、第１のデータ列に属するビットデータと第２のデータ列に属するビットデータとに二分し、前記メモリセルの最上位ビットには前記第１のデータ列に属するビットデータを、最下位ビットには前記第２のデータ列に属するビットデータをそれぞれ貯蔵する段階と、
　前記複数のメモリセルのそれぞれの最上位ビットを感知して、貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第１センシング段階と、
　前記複数のメモリセルのそれぞれの最下位ビットに貯蔵されたデータをそれぞれの対応するラッチに貯蔵する第２センシング段階と、
　前記第１センシング段階でラッチされた前記最上位ビットのデータが前記第１のビット列に属するビットデータとして出力される第１出力段階と、
　ラッチされた前記最下位ビットのデータが前記第２のビット列に属するビットデータとして出力される第２出力段階、
とを有することを特徴とするバーストアクセス方法。」
　
（相違点１）
　本願発明においては、バースト単位で入力される「ワードデータ」は「複数のワード」を含み、前記「ワードデータ」は「第１ワードに属するワードデータと第２ワードに属するワードデータとに二分」されるのに対して、引用発明においては、バースト読み出しの単位である１セクタ分の「ビットデータ」は「１／２セクタ分のデータ列と残り１／２セクタ分のデータ列」として格納されて二分されるとともに、前記「１セクタ分」の「ビットデータ」は複数の「データ列」を含む点。
　
（相違点２）
　本願発明は、「第２センシング段階」で「前記複数のメモリセルのそれぞれの最下位ビットを感知」するのに対して、引用発明は、「第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行ない、前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算することで、各メモリセルの下位ビットのデータを演算」する点。
　
（相違点３）
　本願発明は、「前記第１センシング段階でラッチされた前記最上位ビットのデータが前記第２センシング段階の開始と同時」に「出力される」のに対して、引用発明は、「前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータを、そのセンシングが終わると直ちに前記データラッチＤＬ−Ｌに格納し、その後、前記第１の判定レベルＶｊ１で読出動作が行われている途中に前記データラッチＤＬ−Ｌから出力する」点。
　
（相違点４）
　本願発明は、「前記第２センシング段階でラッチされた前記最下位ビットのデータが前記第２センシング段階の終了と同時」に「出力される」のに対して、引用発明は、「前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算して、前記データラッチＤＬ−Ｒに各メモリセルの下位ビットのデータを格納すると直ちに出力する」点。
　
４．当審の判断
４−１．相違点１について
　　ア　コンピュータ技術においては、１６ビットや３２ビットなどを１単位として記憶、演算、データ入出力等の処理が行われるが、一般に、この処理単位を「ワード」と呼ぶ。
　引用例においても、段落【００９１】に「このデータ入出力端子群１０から最初に出力される１バイト分のデータを含むデータ列を保持するメモリセル列ＭＣ０〜ＭＣ７には、それぞれデータ“１１”，“０１”，“００”，“１０”，“０１”，“００”，“１０”，“１１”が保持されているものとする。」と、入力された１６ビットのデータを、ひとまとまりの１単位の「データ列」として、８個のメモリセルを用いて保持することが記載されている。
　
　　イ　したがって、引用発明において、「各メモリセル」に「それぞれ書き込まれ」る「前半の前記１／２セクタ分のデータ列」及び「残りの１／２セクタ分のデータ列」を、ワード単位のデータとし、したがって、前記バースト読み出しの単位である１セクタ分の「ビットデータ」が複数のワードを含むようにして、相違点１に係る構成とすることは、当業者であれば当然になし得たものと認められる。
　
４−２．相違点２〜４について
　　ア　引用発明は、「２ビットデータの配列を工夫してアクセス時間を短縮」するとともに、「１つのワード線に対応するデータである１セクタ分のビットデータの読出動作においては、読出コマンドを入力すると、１／２セクタ分のアクセス動作を行い、確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うこと」を「可能」にすることで前記「読出動作」の「アクセス時間を短縮」しようとするものである。
　ここで、書込み読出しの「アクセス時間」をさらに「短縮」しようとすることは、メモリ技術一般における不断の課題である。
　したがって、「４値の情報（２ビット分の情報）」の「読出動作」をさらに高速化させることは、引用発明が当然に有する課題である。
　
　　イ　さて、引用発明は、「第２の判定レベルＶｊ２で読出動作を行う」とともに「第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行な」うという、３回の「読出動作」を行うものである。
　しかし、セルトランジスタの閾値として互いに大きさが異なる４種類の閾値のうちのいずれか１つが設定されて、４値データ、すなわち、２ビットのデータを記憶するメモリセルにおいて、その読み出しを、読み出し電圧を前記４種類の閾値の中間レベルに設定して前記メモリセルに記憶された２ビットのデータの上位ビットを検出する１回目の読み出しと、前記中間レベルより高いあるいは低い２つの電圧のいずれか１つを前記上位ビットの検出結果に応じて読み出し電圧として選択することで、前記メモリセルに記憶された２ビットのデータの下位ビットを検出する２回目の読み出しという、２回の読み出し動作により実現することは、以下の周知例１に記載されるように、常套手段にすぎない。
　したがって、「４値の情報」の「読み出し」をより高速化させるために、引用発明において、より少ない２回の「読出動作」で、前記「４値の情報」の「読み出し」を行おうとすることは、当業者であれば当然に発想したと認められる。
　
　　ウ　ところで、引用発明は、「同一セクタ（同一ワード線）の異なるＹアドレスの同一Ｉ／Ｏに対応する４値のデータ」が「格納」された「各メモリセル」を、前記「読出動作」の対象としている。
　ここで、引用例の段落【００６８】に「メモリセルアレイ１００は、フローティングゲートとコントロールゲートを備えた多数のメモリセルを有する。」と、段落【００６９】に「メモリセルのコントロールゲートはワード線ＷＬに、メモリセルのドレインはビット線ＢＬに、メモリセルのソースは図示しないソース線ＳＣＬに接続される。」と記載されるように、複数の「メモリセル」が「メモリセルアレイ」を成している構造の不揮発性半導体記憶装置においては、「メモリセル」の読み出しは、「メモリセル」のコントロールゲートにワード線を介して読み出し電圧が印加されることでなされるのが、一般的である。
　そうすると、引用発明は、「同一ワード線」に接続された「各メモリセル」に対して読み出しを行うものであるから、前記常套手段のように、読み出し電圧を前記「上位ビットのデータ」の「センス」結果に応じて選択することにより「各メモリセルの下位ビットのデータ」を１回の「読出動作」で「センス」しようとしても、前記「同一のワード線」には、前記「上位ビットのデータ」の「センス」結果に応じた「各メモリセル」毎に異なる読み出し電圧を印加することはできない。
　
　　エ　しかしながら、ワード線に４値データを蓄積するメモリセルが複数個接続されたメモリアレイにおいて、選択された１本のワード線に接続された各メモリセルの読み出しを、前記常套手段のように２回の読み出し動作により実現するために、１回目の読み出し動作で前記各メモリセルにそれぞれ記憶された上位ビットのデータを読み出し、この読み出した上位ビットのデータに応じた電位を前記各メモリセルにそれぞれ接続されるビット線ないしソース線に設定するとともに前記選択された１本のワード線には所定の電圧を印加した状態で、前記各メモリセルにそれぞれ記憶された下位ビットのデータを読み出す２回目の読み出し動作を行うことにより、２回の読み出し動作により選択された１本のワード線に接続された各メモリセルに記憶された４値データを読み出すことは、以下に示す周知例２及び周知例３に記載されるように、本願の優先権主張の日前に既に周知技術であった。
　そして、この周知技術のように、２回目の読み出し動作において、選択された１本のワード線には共通の電圧を印加するが、各メモリセルにそれぞれ接続されるビット線ないしソース線の電位を上位ビットのデータに応じて設定するということは、２回目の読み出し動作における各メモリセルのコントロールゲートに実質的に印加する読み出し電圧を、それぞれのメモリセルに記憶された上位ビットのデータに応じて設定するということである。
　
　　オ　したがって、引用発明において、「４値の情報（２ビット分の情報）」の「読出動作」をさらに高速化させるために、「第１の判定レベルＶｊ１で読出動作を行ない、次に、第３の判定レベルＶｊ３で読出動作を行ない、前記第１及び前記第３の判定レベルの読出動作でセンスしたデータを演算することで、各メモリセルの下位ビットのデータを演算してデータラッチＤＬ−Ｒに格納する段階」を実行することに代えて、前記周知技術のように、その前に実行された「前記４値のデータが格納された各メモリセルを第２の判定レベルＶｊ２で読出動作を行うことで、各メモリセルの上位ビットのデータをセンスしてデータラッチＤＬ−Ｌに格納する段階」で「センス」した「上位ビットのデータ」に応じて、次に実行する「段階」における「各メモリセル」の実質的な読み出し電圧を設定することにより、前記次に実行する「段階」において「各メモリセルの下位ビットのデータ」を「センス」して、相違点２に係る構成とすることは、当業者が容易に想到し得たものと認められる。
　
　　カ　このとき、前記次に実行する「段階」が終了するとは、「各メモリセルの下位ビットのデータ」の「センス」が完了したということであるから、前記「各メモリセルの下位ビットのデータ」を、前記次に実行する「段階」が終了すると直ちに出力する、すなわち、前記次に実行する「段階」が終了したと同時に出力することで、相違点４に係る構成とすることは、当業者であれば当然になし得たものと認められる。
　
　　キ　また、引用発明は、「前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータを、そのセンシングが終わると直ちに前記データラッチＤＬ−Ｌに格納し」ている。
　しかし、引用発明は、そもそも、「確定したビットデータを出力している間に残りの１／２セクタ分のアクセス動作を完了させることで、１／２セクタ分のビットデータが確定する毎にデータ出力を行うことが可能な」発明であるから、「前記第２の判定レベルＶｊ２で読出動作を行うことにより確定した各メモリセルの前記上位ビットのデータ」を、「そのセンシングが終わる」と同時に、「前記データラッチＤＬ−Ｌに格納」することに代えて、外部に出力することで、相違点３に係る構成とすることは、前記「１／２セクタ分のビットデータ」を出力するのに要する時間長に応じて、当業者であれば当然になし得たものと認められる。
　
　　ク　周知例１：特開平０４−１８４７９４号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、周知例１（特開平０４−１８４７９４号公報）には、「半導体記憶装置」（発明の名称）に関して、第１図〜第３図とともに、以下の事項が記載されている。
ａ．「メモリセルＭ１は、１つにつき、２ビツトのデータ、“ＬＬ”，“ＬＨ”，“ＨＬ”，“ＨＨ”のうちの一つを記憶する、いわゆる、２ビットセルである。」（第３頁の上左欄第１９行〜上右欄第２行）
　
ｂ．「これらのしきい値電圧および読出電圧との関係は以下のようになる。すなわち、ＶＴＬＬ　＜ＶＧＬ＜ＶＴＬＨ　＜ＶＧＭ＜ＶＴＨＬ　＜ＶＧＨ＜ＶＴＨＨ　である。
　第２図に、以上の４値のしきい値電圧を持つ、２ビツトメモリセルのデータを上記３つの読出電圧で読出す場合の真理値表を示す。
　次に、本実施例の動作について説明する。
　第３図は、第１図で示す本実施例の回路のタイムチャートである。
　まず、選択メモリセルＭ１のしきい値がＶＴＬＬ　またはＶＴＬＨ　の場合は、基準読出電圧ＶＧＭに対し、ＶＴＬＬ　，ＶＴＬ＜ＶＧＭである。したがって、メモリセルＭｌはオンビットとなり、出力信号Ｓ１が低レベル“Ｌ”となり出力バッファ回路７は“出力Ｏ１としてＬ”を出力する。
　ここでデータラッチ回路９は、データラッチ信号ＤＬの制御により次のアドレス切換までこのデータ“Ｌ”を保持し、出力信号Ｓ１を出力し続ける。
　続いて、出力信号Ｓ１のレベルから選択メモリセルＭ１の出力が“Ｌ”であることが判別された後、このレベル情報を受けワード制御信号ＳＷによりワード制御部８は、低レベル読出電圧ＶＧＬをメモリセルＭ１のゲートに印加する。
　この結果、ＶＴＬＬ　＜ＶＧＬ＜ＶＴＬＨ　となるから、メモリセルＭ１のしきい値電圧が、ＶＴＬＬ　の場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力Ｏ２として“Ｌ”を出力する。
　また、メモリセルＭ１のしきい値電圧がＶＴＬＨ　の場合、メモリセルＭ１は、オフビットとなり、出力信号Ｓ２が“Ｈ”となり、出力バッファ回路１０は“Ｈ”を出力する。
　次に、選択メモリセルＭ１のしきい値電圧がＶＴＨＬ　，ＶＴＨＨ　の場合は、基準読出電圧ＶＧＭに対し、ＶＧＭ＜ＶＴＨＬ　，ＶＴＨＨ　である。したがって、メモリセルＭ１はオフビットとなり、出力信号Ｓ１は高レベル“Ｈ”となり、出力バッファ回路７は出力Ｏ１として高レベル“Ｈ”を出力する。
　前述の場合と同様に、ここでデータラッチ回路９は、次のアドレス切換までこのデータ“Ｈ”を保持する。
　続いて、出力信号Ｓ１のレベルから選択メモリセルＭ１の出力が“Ｈ”であることが判別された後、このレベル情報によりワード制御部８は、高レベル読出電圧ＶＧＨをメモリセルＭ１のゲートに印加する。
　この結果、ＶＴＨＬ　＜ＶＧＨ＜ＶＴＨＨ　となるから、メモリセルＭ１のしきい値電圧が、ＶＴＨＬ　の場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力Ｏ２として“Ｈ”を出力する。
　また、メモリセルＭ１のしきい値電圧がＶＴＨＨ　の場合、メモリセルＭ１は、オフビットとなり、出力信号Ｓ２が“Ｈ”となり、出力バッファ回路１０は、出力Ｏ２として“Ｈ”を出力する。」（第３頁下左欄第１１行〜第４頁上右欄第６行）
　
　　ケ　周知例２：特開平０９−２９３３８２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、周知例２（特開平０９−２９３３８２号公報）には、「不揮発性半導体メモリ」（発明の名称）に関して、図１〜図１２とともに、以下の事項が記載されている。
ａ．「【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモリに係り、詳しくは、フラッシュＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory ）に関するものである。」
　
ｂ．「【００７４】また、
選択されたワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０１から、各メモリセル１０１毎に２ビットずつ、合計１バイトのデータ（リードデータ）が読み出される
　
ｃ．「【００９２】図５に、読み出しモードのフローチャートを示す。まず、ステップ（以下、Ｓという）１において、アドレスパッド１２５に入力されたロウアドレスおよびカラムアドレスが、アドレスバッファ１２６を介してアドレスラッチ１２７へ転送され、アドレスラッチ１２７においてラッチされる。そして、Ｓ２へ移行する。
【００９３】Ｓ２において、
アドレスデコードが行われる
ロウデコーダ１２３は、そのロウアドレスに対応した１本のワード線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、そのワード線ＷＬｍに５Ｖを供給し、それ以外のワード線ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位をグランドレベルにする
カラムデコーダ１２４は、そのカラムアドレスに対応した４本のビット線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ〜ＢＬｐ）を選択し、その各ビット線ＢＬｍ〜ＢＬｐと各データバスＤＢ１〜ＤＢ４とをそれぞれ接続する
【００９４】Ｓ３において、ビット線プリチャージが行われる。すなわち、各リードアンプ・ビット線バイアス回路１４において、基準電圧生成回路２２はローカル制御回路１３の制御に従って２．５Ｖを生成し、電流センスアンプ２１は各データバスＤＢ１〜ＤＢ４の電位を２．５Ｖにする。その結果、
各データバスＤＢ１〜ＤＢ４と接続された各ビット線ＢＬｍ〜ＢＬｐは２．５Ｖにプリチャージされる
【００９５】Ｓ４において、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０１からリードデータの上位１ビットが読み出される。すなわち、各リードアンプ・ビット線バイアス回路１４は、各ビット線ＢＬｍ〜ＢＬｐからデータバスＤＢ１〜ＤＢ４を介して流れる電流（セル電流値Ｉｄ）の有無に従い、リードデータの上位１ビットのデータ値を判別する
そのリードデータの上位１ビットは、上位出力ラッチ１５およびローカル制御回路１３へ転送される。上位出力ラッチ１５でラッチされたリードデータは、上位出力バッファ１６ａを介して入出力パッド３ａへ転送される
【００９６】Ｓ５において、ローカル制御回路１３は、
リードデータの上位１ビットのデータ値を判別し、その判別結果に基づいて各リードアンプ・ビット線バイアス回路１４の各基準電圧生成回路２２を制御する
データ値が「１」の場合はＳ６へ移行し、「０」の場合はＳ７へ移行する
【００９７】
Ｓ６において
そのデータバスと接続されたビット線は４Ｖにプリチャージされる。すると、浮遊ゲートＦＧの電位ＶｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングにより、（４Ｖ−２．５Ｖ＝１．５Ｖ）だけ持ち上げられる。その結果、浮遊ゲート電位Ｖｆｇの上昇分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的にプラス側へシフトする
【００９８】Ｓ８において、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０１の内、上位ビットが「１」であったメモリセルからリードデータの下位１ビットが読み出される
【００９９】
Ｓ７において
そのデータバスと接続されたビット線は１Ｖにプリチャージされる。すると、浮遊ゲートＦＧの電位ＶｆｇはドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングにより、（２．５Ｖ−１Ｖ＝１．５Ｖ）だけ引き下げられる。その結果、浮遊ゲート電位Ｖｆｇの下降分だけ、図４に示すＶｆｇ−Ｉｄ特性曲線は実質的にマイナス側へシフトする
【０１００】Ｓ９において、Ｓ８と同様に、
ワード線ＷＬｍおよび各ビット線ＢＬｍ〜ＢＬｐに接続されている４個のメモリセル１０１の内、上位ビットが「０」であったメモリセルからリードデータの下位１ビットが読み出され、下位出力バッファ１６ｂを介して入出力パッド３ｂへ転送される
【０１０１】このように、
読み出しモードでは、まず、ビット線ＢＬｍ〜ＢＬｐの電位を２．５Ｖにしてリードデータの上位１ビットを読み出す。次に、その上位１ビットのデータ値に応じ、データ値が「１」の場合はそのビット線の電位を４Ｖにし、データ値が「０」の場合はそのビット線の電位を１Ｖにしてリードデータの下位１ビットを読み出す
【０１０２】リードデータの下位１ビットを読み出す際にビット線ＢＬｍ〜ＢＬｐの電位を上昇させると、浮遊ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングにより１．５Ｖだけ持ち上げられる。すると、図４に示すように、本来はセル電流値Ｉｄが零であった領域（浮遊ゲート電位Ｖｆｇがメモリセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）以下の領域）が、１．５Ｖだけプラス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は−１Ｖの点Ａもプラス側にシフトし、本来は閾値電圧Ｖｔｈと同電位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ａを挟んで低い領域と高い領域とを区別することができる。つまり、浮遊ゲート電位Ｖｆｇが−１Ｖ未満の領域をデータ値「１１」、−１Ｖ以上０．５Ｖ未満の領域をデータ値「１０」に、それぞれ対応づけることができる。
【０１０３】リードデータの下位１ビットを読み出す際にビット線ＢＬｍ〜ＢＬｐの電位を下降させると、浮遊ゲートＦＧの電位はドレインＤ（ビット線ＢＬｍ〜ＢＬｐ）からのカップリングにより１．５Ｖだけ引き下げられる。すると、図４に示すように、本来はセル電流値Ｉｄが右肩上がりであった領域（浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈ（＝０．５Ｖ）以上で３．５Ｖ以下の領域）が、１．５Ｖだけマイナス側にシフトする。その結果、Ｖｆｇ−Ｉｄ特性曲線上で浮遊ゲート電位Ｖｆｇが本来は２Ｖの点Ｃもマイナス側にシフトし、本来は閾値電圧Ｖｔｈと同電位の点Ｂに合致する。そのため、セル電流値Ｉｄの有無に従って、浮遊ゲート電位Ｖｆｇが点Ｃを挟んで低い領域と高い領域とを区別することができる。つまり、浮遊ゲート電位Ｖｆｇが０．５Ｖ以上２Ｖ未満の領域をデータ値「０１」、２Ｖ以上の領域をデータ値「００」に、それぞれ対応づけることができる。」
　
　　コ　周知例３：特開２０００−２２８０９２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、周知例３（特開２０００−２２８０９２号公報）には、「半導体集積回路装置」（発明の名称）に関して、図１〜図２４とともに、以下の事項が記載されている。
ａ．「【０００１】
【発明の属する技術分野】この発明は、多値メモリのデータ読み出しに関する。」
　
ｂ．「【００２９】
【発明の実施の形態】以下、この発明の実施の形態を図面を参照して説明する。
【００３０】実施の形態の説明にあたり、この明細書では、２ビット以上のデータを最上位ビットから順にbit data 1、bit data 2、…、と定義する。具体的には、
２ビットデータは最上位ビットをbit data 1、最下位ビットをbit data 2と定義する
　
ｃ．「【００３４】従来では、４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ｂ）に示すように“３”回のデータ読み出しによって、２ビットデータに変換していた。なお、図１（Ｂ）については、従来の技術の欄において、図２４（Ａ）を参照して説明した通りである。
【００３５】これに対し、第１の実施形態に係る４値データ読み出し方法では、
４つの段階のしきい値電圧の分布を持つメモリセルのデータを、図１（Ａ）に示すように“２”回のデータ読み出しによって、２ビットデータに変換できる
第１回読み出し：ソース電位Ｖｓを０Ｖとし、メモリセルのゲート電位を“Ｖｔｈ１０”と“Ｖｔｈ０１”との間の読み出し電圧Ｖｔｃ２としてデータを読み出す。メモリセルが“オン”（Ｖｔｃ２＞Ｖｔｈ）すれば、データ“１１”、“１０”のいずれかである。即ち、２ビットデータのいずれか一方、この第１の実施形態ではbit data 1が“１”であることが確定する。また、メモリセルが“オフ”すれば、データ“０１”、“００”のいずれかである。即ちbit data 1が“０”であることが確定する
【００３６】
第２回読み出し：第２回読み出しに先立ち、メモリセルのソース電位Ｖｓを、第１回読み出し結果に基いて変更する。即ち、bit data 1が“１”ならば、ソース電位を“０Ｖ”から正の電位Ｖｍに変更する
　……（中略）……
【００４２】
ソース電位Ｖｓを個別に設定した状態で、ゲート電位を“Ｖｔｈ０１”と“Ｖｔｈ００”との間の読み出し電圧Ｖｔｃ３としてデータを読み出す
【００４３】上記第１の実施形態によれば、第１回読み出しでbit data 1が確定し、“１”ならばソース電位Ｖｓを“０Ｖ”から“Ｖｍ”に変更する。これにより、ソース電位が“０Ｖ”のときに“Ｖｔｈ１１”であったしきい値電圧を“Ｖｔｈ０１”にシフトできる。同時にソース電位が“０Ｖ”のときに“Ｖｔｈ１０”であったしきい値電圧についても“Ｖｔｈ００”にシフトできる。
【００４４】よって、
“０１”、“００”の群、“１１”、“１０”の群のどちらについても、ゲート電位をＶｔｃ３で共通とした第２回読み出しで、bit data 2を確定させることができる
【００４５】この結果、２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる。よって、
４値データを判別する時、３回のデータ読み出しを要していた従来に比べて、２回のデータ読み出しで判別することができる
　……（中略）……
【００４７】このように
第１の実施形態に係る４値データ読み出し方法によれば、データ読み出し回数を減らせるので、データ読み出しに要する時間を短くすることができる
　
ｄ．「【００４８】図４は、第１の実施形態に係る４値データ読み出しが適用されたＮＡＮＤ型ＥＥＰＲＯＭの一構成例を示す構成図である。
【００４９】図４に示すように、ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルアレイ１と、メモリセルアレイ１のローを選択するロー選択回路２と、メモリセルアレイ１からデータを読み出す、およびメモリセルアレイ１にデータを書き込むデータ線系回路３とを有する。
【００５０】メモリセルアレイ１には、ＮＡＮＤセル４が形成されている。ＮＡＮＤセル４は、互いに直列接続されたメモリセルＭＣ１〜ＭＣ８と、メモリセルＭＣ１とビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）との間に直列接続された選択トランジスタＳＴ１と、メモリセルＭＣ８とソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）との間に直列接続された選択トランジスタＳＴ２とを含む。
【００５１】
メモリセルＭＣ１〜ＭＣ８は、そのゲートと基板との間に電荷を蓄積するための浮遊ゲートＦＧを有するしきい値可変型のＭＯＳＦＥＴであり、そのゲートはワード線ＷＬ１〜ＷＬ８に接続されている
ワード線駆動回路５−１〜５−８は、図示せぬローアドレス信号にしたがって、ワード線ＷＬ１〜ＷＬ８の中から、データを読み書きする一本のワード線ＷＬを選択する
【００５２】選択トランジスタＳＴ１、ＳＴ２は、通常のＭＯＳＦＥＴであり、そのゲートは選択ゲート線ＳＧ１、ＳＧ２に接続されている。選択ゲート線ＳＧ１、ＳＧ２は、ロー選択回路２の選択ゲート線駆動回路６−１、６−２に接続されている。選択ゲート線駆動回路６−１、６−２は、図示せぬローアドレス信号にしたがって、選択ゲート線ＳＧ１、ＳＧ２によって挟まれたブロック（図４では１つのブロックのみ図示）の中から、データを読み書きする一つを選択する。
【００５３】データ線系回路３は、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）を充放電する充放電回路７（７ｋ、７ｋ＋１）と、ビット線ＢＬ（ＢＬｋ、ＢＬｋ＋１）に読み出されたデータを判別するデータ判別回路８（８ｋ、８ｋ＋１）と、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を駆動するソース線駆動回路９（９ｋ、９ｋ＋１）とを含む。
【００５４】図５はデータ判別回路８ｋの回路図である。なお、図５は、データ判別回路８ｋを示しているが、データ判別回路８ｋ＋１も同様の回路である。
【００５５】図５に示すように、
データ判別回路８ｋは、bit data 1を判別し、判別したbit data 1をラッチするセンスアンプ兼データラッチ回路１０−１
　……（中略）……
【００５８】この実施形態では、
ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）として、bit data 1を判別した後、このbit data 1の判別結果に応じて、ソース線ＳＬ（ＳＬｋ、ＳＬｋ＋１）を０Ｖ（Ｖｓｓ）か、正の電位Ｖｍかのいずれかとして、bit data 2を判別する
【００５９】次に、その動作を説明する。なお、以下の動作説明はビット線ＢＬｋに着目し、ワード線ＷＬ３が選択された場合を想定する。
【００６０】図６は、図４に示すＮＡＮＤ型ＥＥＰＲＯＭの動作を示す動作波形図、図７（Ａ）、（Ｂ）はそれぞれbit data 1読み出し時、bit data 2読み出し時におけるしきい値電圧の様子を示す図である。
【００６１】図６に示すように、まず、時刻ｔ０において、ビット線ＢＬｋを電位Ｖｐｃにプリチャージする。
【００６２】次に、時刻ｔ１において、一時的に信号φ１、φ２を“Ｈ”レベルとし、正相ノードＮ１、Ｎ２をそれぞれ、電位Ｖｐｃにプリチャージする。
【００６３】次に、時刻ｔ２において、
ソース線ＳＬｋの電位を０Ｖとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ２、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する
【００６４】即ち、図７（Ａ）に示すように、
メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ２よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する
【００６５】次に、時刻ｔ３において、一時的に信号φ１を“Ｈ”レベルとし、
正相ノードＮ１に、ビット線ＢＬｋの電位を転送する
【００６６】次に、時刻ｔ４において、正相ノードＮ１の電位と、逆相ノード /Ｎ１の電位Ｖｒｅｆの電位とを比較／増幅する。
正相ノードＮ１の電位が逆相ノード /Ｎ１の電位Ｖｒｅｆよりも高ければ、bit data 1が“０”であることが確定し、反対に低ければ、bit data 1が“１”であることが確定する
bit data 1の“０”、“１”が確定したことを受けて、ソース線ＳＬｋの電位を変化させる。即ち、bit data 1が“０”の時、ソース線ＳＬｋは０Ｖのまま、bit data 1が“１”の時、ソース線ＳＬｋは正の電位Ｖｍとする
【００６７】また、この実施形態においては、信号φ１が“Ｈ”レベルから“Ｌ”レベルになった後、選択ゲート線ＳＧ１、ＳＧ２、選択ワード線ＷＬ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を全て０Ｖとする。
【００６８】次に、時刻ｔ５において、
ソース線ＳＬｋを０Ｖ、または正の電位Ｖｍとした状態で、選択ゲート線ＳＧ１、ＳＧ２を電位Ｖｒｅａｄ、選択ワード線ＷＬ３を電位Ｖｔｃ３、非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８を電位Ｖｒｅａｄとする。これにより、ビット線ＢＬｋの電位が、メモリセルＭＣ３のしきい値電圧に応じて変化する
【００６９】即ち、図７（Ｂ）に示すように、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも高ければ、メモリセルＭＣ３はオフし、ビット線ＢＬｋの電位は電位Ｖｐｃから実質的に変化しない。また、メモリセルＭＣ３のしきい値電圧が電位Ｖｔｃ３よりも低ければ、メモリセルＭＣ３はオンし、ビット線ＢＬｋの電位は電位Ｖｐｃから低下する。
【００７０】次に、時刻ｔ６において、一時的に信号φ２を“Ｈ”レベルとし、正相ノードＮ２に、ビット線ＢＬｋの電位を転送する。
【００７１】次に、時刻ｔ７において、正相ノードＮ２の電位と、逆相ノード /Ｎ２の電位Ｖｒｅｆの電位とを比較／増幅する。
正相ノードＮ２の電位が逆相ノード /Ｎ２の電位Ｖｒｅｆよりも高ければ、bit data 2が“０”であることが確定し、正相ノードＮ１の電位が電位Ｖｒｅｆよりも低ければ、bit data 2が“１”であることが確定する
【００７２】このように図４に示すＮＡＮＤ型ＥＥＰＲＯＭであると、
２回のデータ読み出しによって、１つのメモリセルが記憶している４値データを、２ビットデータに変換することができる
　
４−３．小括
　以上のとおりであるから、相違点１〜相違点４は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。