【事件の表示】
　平成　２年特許願第３１０２２１号「パルス補正回路及び半導体集積回路装置」拒絶査定に対する審判事件［平成　４年　６月２９日出願公開、特開平　４−１８１８０６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成２年１１月１６日の出願であって、請求項１に係る発明は、平成１２年４月１３日付け、及び平成１３年４月２６日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるものである。
「任意のパルス幅を有するリセット信号を発生する信号発生回路と、
　前記リセット信号を一定のパルス幅を有するパルス信号に補正する信号補正回路と、
　前記補正されたリセット信号を受けて信号処理のリセットを行う信号処理回路と
を具備する半導体集積回路であって、前記信号補正回路は、
　前記リセット信号と基準クロックが入力され、前記リセット信号を前記基準クロックの立上がり又は立下りに同期させ、かつ前記リセット信号のパルス幅を前記基準クロックの一周期の整数倍に揃えた非反転中間信号及び反転中間信号を出力する信号発生手段と、
　前記反転中間信号と前記基準クロックが入力され、前記反転中間信号を前記基準クロックの半周期分だけ遅らせたパルス制御信号を出力する信号処理手段と、前記非反転中間信号の出力と前記パルス制御信号が入力され、前記非反転中間信号の立上がり又は立下りと、前記パルス制御信号の立上がり又は立下りとによって決定される前記基準クロックの半周期分のパルス幅を有するパルス補正信号を出力する信号出力手段とを有することを特徴とする半導体集積回路。」
　
２．引用刊行物記載の発明
（１）これに対して、当審における、平成１３年２月２日付けで通知した拒絶の理由に引用した本願の出願前の昭和６３年１月２２日に頒布された特開昭６３一１５５１６号公報（以下、「引用刊行物」という。）には、
「本発明は、内部タイミングデジタル同期化インターフェース回路に関し、特に固体撮像装置における同期信号発生器の水平駆動パルスと固体撮像素子の水平読出しパルスとの同期を行うためのインターフェース回路に関するものである。」（１頁右下欄２行ないし６行）、「従来から、外部から与えられるクロックＣＬＫ１に基づいて内部タイミングがリセットされ、クロックＣＬＫ２によって内部タイミングが作成される装置としては、デジタル回路構成のものとして第５図（ａ）に示す構成が知られている。」（１頁右下欄８行ないし１２行）、「第５図において、１，２は夫々フリップ・フロップ、３はカウンタ、４はナンド回路、５はノット回路である。この回路においては、第５図（ｂ）にそのタイムチャートを示す如く、一般には、クロックＣＬＫ１とＣＬＫ２との位相関係が図示ｄ１，ｄ２の如く与えられ、（Ａ）クロックＣＬＫ１の立上りの後に現れたクロックＣＬＫ２の立下りによってフリップ・フロップＦＦ１がセットされ、（Ｂ）クロックＣＬＫ１の立下りの後に現れたクロックＣＬＫ２の立下りによってフリップ・フロップＦＦ１がセットされ、（Ｃ）フリップ・フロップＦＦ１のセット状態のもとで次に現れたクロックＣＬＫ２の立下りによって、フリップ・フロップＦＦ２がセットされようにされ、（Ｄ）ナンド回路４の出力によって、ｎ進カウンタ３がリセットされ、（Ｅ）以後ＣＬＫ２の立上りによってカウンタ３が歩進され、該内容によって内部タイミングが「０」、「１」、・・・「ｎ」として与えられてゆく。」（１頁右下欄１２行ないし２頁左上欄１５行）の記載があり、これらの記載によれば引用刊行物には、
「外部から与えられるクロックＣＬＫ１を一定のパルス幅を有するリセットパルスに補正する信号補正回路と、前記補正されたリセットパルスを受けてカウンタのリセットを行う回路とを有する内部タイミングデジタル同期化インターフェース回路であって、
前記信号補正回路は、
　前記外部から与えられるクロックＣＬＫ１とクロックＣＬＫ２が入力され、前記外部から与えられるクロックＣＬＫ１を前記クロックＣＬＫ２の立下りに同期させ、
　かつ前記外部から与えられるクロックＣＬＫ１のパルス幅を前記クロックＣＬＫ２の一周期の整数倍に揃えた非反転中間信号を出力するフリップ・フロップＦＦ１と、前記非反転中間信号と前記クロックＣＬＫ２が入力され、前記非反転中間信号を前記クロックＣＬＫ２の一周期分だけ遅らせたパルス制御信号を出力するフリップ・フロップＦＦ２と、前記非反転中間信号の出力と前記パルス制御信号が入力され、前記非反転中間信号の立上がりと、前記パルス制御信号の立下りとによって決定される前記クロックＣＬＫ２の一周期分のパルス幅を有するリセットパルスを出力するナンド回路とを有するタイミングデジタル同期化インターフェース回路」発明（以下、「引用刊行物記載の発明」という。）が記載されているものと認められる。
　
３．対比
（１）本願の請求項１に係る発明と引用刊行物記載の発明とを対比すると、
　引用刊行物記載の発明の「外部から与えられるクロックＣＬＫ１」、「一定のパルス幅を有するリセットパルス」、「補正されたリセットパルスを受けてカウンタのリセットを行う回路」、「内部タイミングデジタル同期化インターフェース回路」、「クロックＣＬＫ２」、「外部から与えられるクロックＣＬＫ１のパルス幅を前記クロックＣＬＫ２の一周期の整数倍に揃えた非反転中間信号」、「フリップ・フロップＦＦ１」、「パルス制御信号を出力するフリップ・フロップＦＦ２」、「リセットパルス」、「ナンド回路」は、それぞれ、本願の請求項１に係る発明の「リセット信号」、「一定のパルス幅を有するパルス信号」、「補正されたリセット信号を受けて信号処理のリセットを行う信号処理回路」、「半導体集積回路」、「基準クロック」、「リセット信号のパルス幅を前記基準クロックの一周期の整数倍に揃えた非反転中間信号」、「信号発生手段」、「パルス制御信号を出力する信号処理手段」、「パルス補正信号」、「信号出力手段」に相当するから、両者は、以下の点で一致ないし相違する。
　
（２）一致点
　リセット信号を一定のパルス幅を有するパルス信号に補正する信号補正回路と、
　前記補正されたリセット信号を受けて信号処理のリセットを行う信号処理回路とを具備する半導体集積回路であって、前記信号補正回路は、
　前記リセット信号と基準クロックが入力され、前記リセット信号を前記基準クロックの立下りに同期させ、かつ前記リセット信号のパルス幅を前記基準クロックの一周期の整数倍に揃えた非反転中間信号を出力する信号発生手段と、
　前記信号発生手段の出力信号と前記基準クロックが入力され、前記出力信号を前記基準クロックの周期分だけ遅らせたパルス制御信号を出力する信号処理手段と、前記信号発生手段の出力信号と前記パルス制御信号が入力され、前記信号発生手段の出力信号の立上がりと、前記パルス制御信号の立下りとによって決定される前記基準クロックの周期分のパルス幅を有するパルス補正信号を出力する信号出力手段とを有する半導体集積回路。
　
（３）相違点
　ａ）本願の請求項１に係る発明は、任意のパルス幅を有するリセット信号を発生する信号発生回路を有するのに対して、引用刊行物記載の発明には前記信号発生回路がない点、
　ｂ）本願の請求項１に係る発明の信号出力手段は、基準クロックの半周期分のパルス幅を有するパルス補正信号を出力するのに対して、引用刊行物記載の発明の信号出力手段は、基準クロックの一周期分のパルス幅を有するパルス補正信号を出力する点、
　ｃ）本願の請求項１に係る発明の信号発生手段は、非反転中間信号及び反転中間信号を出力信号として利用するのに対して、引用刊行物記載の発明の信号発生手段は、非反転中間信号のみを出力信号として利用する点、
　ｄ）本願の請求項１に係る発明の信号処理手段は、反転中間信号と基準クロックが入力され、前記反転中間信号を前記基準クロックの半周期分だけ遅らせたパルス制御信号を出力するのに対して、引用刊行物記載の発明の信号処理手段は、非反転中間信号と基準クロックが入力され、前記非反転中間信号を前記基準クロックの一周期分だけ遅らせたパルス制御信号を出力する点、
４．当審の判断
（１）相違点ａ）について
　リセット信号を発生させる際に、任意のパルス幅を有する信号発生回路を用いること、また、信号発生回路を他の回路と一緒に半導体集積回路に搭載することは周知のことであるから、引用刊行物記載の発明において、任意のパルス幅を有するリセット信号を発生する信号発生回路を設けることに格別の困難性はなく、当業者であれば容易に想到し得ることである。
　
（２）相違点ｂ）について
　本願の明細書には、「本発明はかかる従来の問題点を鑑みて創作されたものであり、リセット信号や書込み／読出し制御信号等のパルス信号をそのまま使用することなく、・・・一定のパルス幅を確保することによって，ＬＳＩの動作の安定性を図り、かつ、データ処理の装置や画像処理装置の信頼性を向上させることが可能なパルス補正回路及び半導体集積回路装置の提供を目的とする。」（１６頁１０行ないし末行）、「以上説明したように、請求項１〜５記載のパルス補正回路によれば・・・このためリセット信号や書込み／読出し制御信号及びシステム同期信号等のパルス信号が外来ノイズやインピーダンス不整合による反射等により、異常を生じた場合であっても、該パルス信号をトリガ信号にして第１〜第４の信号発生手段の動作が開始され、該基準クロックを同期し、かつ、一定のパルス幅が確保されたパルス信号を出力することが可能となる。」（６３頁５行ないし１６行）の記載があり、これらの記載によれば、本願の半導体集積回路装置のパルス補正回路は、一定のパルス幅が確保されたパルス信号を出力するものであって、一定のパルス幅が確保できれば、そのパルス幅が基準クロックの半周期分のパルス幅であるか、それとも一周期分のパルス幅であるかに格別の技術的意義はないものと認められるから、パルス補正回路の信号出力手段において、パルス補正信号を基準クロックの半周期分のパルス幅を有するパルス補正信号を出力することは、適宜実施し得る設計事項であって当業者であれば容易に想到し得るものである。
　
（３）相違点ｃ）、相違点ｄ）について
　 本願の第３図の記載と共に、本願の明細書の「図３は、本発明の第１の実施例に係るリセット信号補正回路の構成図を示している。・・・第１のリセット信号補正回路は、第１のフリップフロップ回路（以下単に第１のＦＦ回路という）３１Ａ、第１の信号処理回路３２Ａ及び第１の二入力ＯＲ論理回路（以下単にＯＲ回路という）３３Ａから成り・・・第１の信号処理回路３２Ａは・・・ＦＦ回路Ｆ１１から成る」（３５頁２行ないし３６頁４行）の記載があり、この記載によれば、本願請求項１に係る発明の信号発生手段及び信号処理手段は、フリップフロップ回路によって構成されるものと認められるところ、引用刊行物記載の発明の信号発生手段及び信号処理手段もフリップフロップ回路によって構成されるものであることから、引用刊行物記載の発明において、フリップフロップ回路の非反転信号及び反転信号を出力信号として利用すること、また、反転信号を基準信号の半周期分だけ遅らせることは適宜実施得る設計事項にすぎないものであって格別の創意工夫を要するものとはいえないから、信号発生手段及び信号処理手段を、本願の請求項１に係る発明の構成とすることに格別の困難はなく当業者であれば容易に想到し得るものである。
　
５．むすび
　したがって、本願の請求項１に係る発明は、引用刊行物記載の発明に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。