【手続補正書】
【提出日】平成27年2月3日(2015.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
複数のパイプラインアナログデジタルコンバータ（ＡＤＣ）であって、各パイプラインＡＤＣがアナログ入力信号を受け取るように適合され、各パイプラインＡＤＣが調節可能な伝達関数を有し、各パイプラインＡＤＣが、補償器と、シーケンスに互いに結合される複数のステージと、前記シーケンスの最終ステージに結合されるバックエンドサブＡＤＣとを含む、前記複数のパイプラインＡＤＣと、
各パイプラインＡＤＣに結合される調節回路であって、推定曖昧性を概してなくすように各パイプラインＡＤＣに対して前記伝達関数を調節し、少なくとも一つの内部ステージ（inter-stage）利得誤差とデジタルアナログコンバータ（ＤＡＣ）利得誤差とを含む内部ステージ誤差を推定し、前記内部ステージ誤差を補償するため各パイプラインＡＤＣに対して前記補償器を調節する、前記調整回路と、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
各補償器が、
そのパイプラインＡＤＣの前記シーケンスの各ステージに結合されるデジタル加算器と、
前記バックエンドサブＡＤＣと、前記調整回路に結合される前記デジタル加算器との間に結合され、前記内部ステージ誤差を補償するように前記デジタル乗算器に対して前記利得を調節する、デジタル乗算器と、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
各パイプラインＡＤＣのための各ステージが、
入力端子と、
前記入力端子に結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣと、
前記入力端子と前記ＤＡＣとに結合される相殺器と、
前記相殺器に結合される残存増幅器と、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、
各サブＡＤＣが、そのパイプラインＡＤＣの前記伝達関数を調節するように、シフトされるように適合される複数のコンパレータを更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記調節回路が、前記パイプラインＡＤＣの少なくとも１つの前記第１のステージの前記サブＡＤＣを最下位ビット（ＬＳＢ）の４分の１シフトする、装置。
【請求項６】
請求項３に記載の装置であって、
前記パイプラインＡＤＣのための各ステージが、前記入力端子と前記サブＡＤＣとの間に結合されるアナログ乗算器を更に含み、前記アナログ乗算器の利得が前記調節回路により調節される、装置。
【請求項７】
第１のパイプラインＡＤＣと第２のパイプラインＡＤＣとを有するＡＤＣをキャリブレーションするための方法であって、前記方法が、
前記第１のパイプラインＡＤＣの第１のステージの第１のサブＡＤＣのコンパレータの第１のセットを、前記第１のパイプラインＡＤＣの第１の伝達関数を調節するために第１の量シフトする工程と、
前記第２のパイプラインＡＤＣの第１のステージ第１のサブＡＤＣのコンパレータの第２のセットを、前記第２のパイプラインＡＤＣの第２の伝達関数を調節するために第２の量シフトする工程と、
コンパレータの前記第１のセットとコンパレータの前記第２のセットとがシフトされると前記ＡＤＣに対する内部ステージ誤差を推定する工程であって、前記内部ステージ誤差が、内部ステージ誤差とＤＡＣ利得誤差とのうちの少なくとも１つを含む、前記推定する工程と、
前記内部ステージ誤差を補償するために前記第１のパイプラインＡＤＣの第１の補償器と前記第２のパイプラインＡＤＣの第２の補償器とを調節する工程と、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、
前記調節する工程が、
前記第１のパイプラインＡＤＣの第１のデジタル乗算器の第１の利得を調節することと、
前記第１のパイプラインＡＤＣの第１のバックエンドサブＡＤＣからのデジタル出力を前記第１の利得で乗算することと、
前記第２のパイプラインＡＤＣの各ステージに対する及び前記第１のデジタル乗算器に対するデジタル出力を共に加算することと、
前記第２のパイプラインＡＤＣの第２のデジタル乗算器の第２の利得を調節することと、
前記第２のパイプラインＡＤＣの第２のバックエンドサブＡＤＣからのデジタル出力を前記第２の利得で乗算することと、
前記第２のパイプラインＡＤＣの各ステージに対する及び前記第２のデジタル乗算器に対するデジタル出力を共に加算することと、
を更に含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記方法が、
前記第１及び第２のパイプラインＡＤＣ間の利得ミスマッチを推定することと、
前記第１及び第２のパイプラインＡＤＣ間のオフセットミスマッチを推定することと、
前記利得及びオフセットミスマッチを補償することと、
を更に含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記第１及び第２の量がＬＳＢの４分の１である、方法。
【請求項１１】
装置であって、
第１の伝達関数を有する第１のパイプラインＡＤＣであって、
アナログ入力信号を受け取るように適合される第１のトラックアンドホールド（Ｔ／Ｈ）回路と、
第１のシーケンスに互いに結合されるステージの第１のセットであって、前記第１のシーケンスの第１のステージが前記第１のＴ／Ｈ回路に結合され、前記ステージの第１のセットからの前記ステージの少なくとも１つが第１の伝達関数を調節するように調節可能である、前記ステージの第１のセットと、
前記第１のシーケンスの最終ステージに結合される第１のバックエンドサブＡＤＣと、
前記ステージの第１のセットから各ステージと前記第１のバックエンドサブＡＤＣとに結合される第１の補償器と、
を有する、前記第１のパイプラインＡＤＣと、
第２の伝達関数を有する第２のパイプラインＡＤＣであって、
前記アナログ入力信号を受け取るように適合される第２のＴ／Ｈ回路と、
第２のシーケンスに互いに結合されるステージの第２のセットであって、前記第２のシーケンスの第１のステージが前記第２のＴ／Ｈ回路に結合され、前記ステージの第２のセットからの前記ステージの少なくとも１つが、第２の伝達関数を調節するように調節可能である、前記ステージの第２のセットと、
前記第２のシーケンスの最終ステージに結合される第２のバックエンドサブＡＤＣと、
前記ステージの第２のセットから各ステージと前記第２のバックエンドサブＡＤＣとに結合される第２の補償器と、
を有する、前記第２のパイプラインＡＤＣと、
前記第１及び第２の伝達関数を調節するように前記第１及び第２のパイプラインＡＤＣに結合され、且つ、前記第１及び第２の補償器に結合される調節回路であって、内部ステージ利得誤差とＤＡＣ利得誤差とのうちの少なくとも１つを含む内部ステージ誤差を推定し、前記内部ステージ誤差を補償するように前記第１及び第２の補償器を調節する、前記調節回路と、
を含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記第１の補償器が、
前記ステージの第１のセットから各ステージに結合される第１のデジタル加算器と、
前記第１のバックエンドサブＡＤＣと前記第１のデジタル加算器との間に結合され、前記調節回路に結合される、第１のデジタル乗算器と、
を更に含む、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記第２の補償器が、
前記ステージの第２のセットから各ステージに結合される第２のデジタル加算器と、
前記第２のバックエンドサブＡＤＣと前記第２のデジタル加算器との間に結合され、前記調節回路に結合される、第２のデジタル乗算器と、
を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記ステージの第１及び第２のセットからの各ステージが、
入力端子と、
前記入力端子に結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣと、
前記入力端子と前記ＤＡＣとに結合される相殺器と、
前記相殺器に結合される残存増幅器と、
を更に含む。
【請求項１５】
請求項１４に記載の装置であって、
各サブＡＤＣが複数のコンパレータを有するフラッシュＡＤＣを更に含み、前記コンパレータの各々がシフトされるように適合される、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記調節回路が、前記パイプラインＡＤＣの少なくとも１つの前記第１のステージの前記サブＡＤＣをＬＳＢの４分の１シフトする、装置。
【請求項１７】
請求項１６に記載の装置であって、
前記第１及び第２のデジタル加算器に結合される出力回路を更に含む、装置。
【請求項１８】
請求項１７に記載の装置であって、
前記第１のパイプラインＡＤＣが、前記第１のＴ／Ｈ回路と前記ステージの第１のセットの前記第１のステージとの間に結合される第１のミスマッチ補償器を更に含み、
前記第２のパイプラインＡＤＣが、前記第２のＴ／Ｈ回路と前記ステージの第２のセットの前記第１のステージとの間に結合される第２のミスマッチ補償器を更に含み、
前記調節回路が、前記第１及び第２のパイプラインＡＤＣ間の利得及びオフセットのミスマッチを推定し、前記第１及び第２のミスマッチ補償器を調整する、装置。
【請求項１９】
請求項１８に記載の装置であって、
前記調節回路が、最小二乗平均（ＬＭＳ）を用いて、前記内部ステージ誤差と前記利得ミスマッチと前記オフセツトミスマッチとを推定する、装置。