(57)【要約】【課題】  改善された読み出しマージンを有する記憶装置を提供する。【解決手段】  記憶装置は、第１面に沿って第１面積を有する第１ＭＴＪ素子と、第１面に沿って第２面積を有する複数の第２ＭＴＪ素子を含む。第２面積は第１面積の２倍以上５倍以下であり、複数の第２ＭＴＪ素子の各々は第１強磁性体、第２強磁性体、第１および第２強磁性体の間の第１非磁性体を含む。複数の第２ＭＴＪ素子のそれぞれの複数の第１強磁性体は第１方向に配列されており、複数の第２ＭＴＪ素子のそれぞれの複数の第２強磁性体は第２方向に配列されている。複数の第２ＭＴＪ素子の１つは複数の第２ＭＴＪ素子の別の１つと直列または並列に接続されている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１面に沿って第１面積を有する第１ＭＴＪ素子と、
前記第１面に沿って第２面積を有する複数の第２ＭＴＪ素子であって、前記第２面積は前記第１面積の２倍以上５倍以下であり、前記複数の第２ＭＴＪ素子の各々は第１強磁性体、第２強磁性体、前記第１および第２強磁性体の間の第１非磁性体を含み、前記複数の第２ＭＴＪ素子のそれぞれの複数の第１強磁性体は第１方向に配列されており、前記複数の第２ＭＴＪ素子のそれぞれの複数の第２強磁性体は第２方向に配列されており、前記複数の第２ＭＴＪ素子の１つは前記複数の第２ＭＴＪ素子の別の１つと直列または並列に接続されている、複数の第２ＭＴＪ素子と、
を備える記憶装置。
【請求項２】
前記第１ＭＴＪ素子の各々は、第３強磁性体、第４強磁性体、前記第３および第４強磁性体の間の第２非磁性体を含み、
前記第１および第３強磁性体は、同じ層中に位置し、
前記第２および第４強磁性体は、同じ層中に位置し、
前記第１および第２非磁性体は、同じ層中に位置する、
請求項１の記憶装置。
【請求項３】
前記複数の第２ＭＴＪ素子の各々は、
前記第１方向と前記第２方向が平行の第１状態と、前記第１方向と前記第２方向が反平行の第２状態との間で切り替わり可能であり、
磁界を印加されていない状態で前記第１および第２状態の一方で他方より強く安定する、
請求項２の記憶装置。
【請求項４】
前記第１ＭＴＪ素子は、第１端においてセンスアンプ回路の第１入力に接続され、
前記第２ＭＴＪ素子の１つは、第１端において前記センスアンプ回路の第２入力に接続される、
請求項１の記憶装置。
【請求項５】
前記第１ＭＴＪ素子は、第１端においてセンスアンプ回路の第１入力に接続され、
前記記憶装置は、前記複数の第２ＭＴＪ素子を含みかつ第１端および第２端を有する抵抗回路を備え、
前記抵抗回路の前記第１端は、前記センスアンプ回路の第２入力に接続される、
請求項１の記憶装置。
【請求項６】
前記複数の第２ＭＴＪ素子の各々は、
前記第１強磁性体において前記複数の第２ＭＴＪ素子の別の１つの前記第１強磁性体と接続されているか、
前記第２強磁性体において前記複数の第２ＭＴＪ素子の別の１つの前記第２強磁性体と接続されているか、
前記第１強磁性体において前記複数の第２ＭＴＪ素子の別の１つの前記第１強磁性体と接続されかつ前記第２強磁性体において前記複数の第２ＭＴＪ素子のさらに別の１つの前記第２強磁性体と接続されている、
請求項３の記憶装置。
【請求項７】
前記複数の第２ＭＴＪ素子は、第２ＭＴＪ素子の第１対と、第２ＭＴＪ素子の第２対と、を含み、
前記第２ＭＴＪ素子の前記第１対は、第１導電体で互いに接続されており、
前記第２ＭＴＪ素子の前記第２対は、第２導電体で互いに接続されており、
前記記憶装置は、
前記第１導電体または前記第２導電体を排他的に第１ノードに接続する回路をさらに備える、
請求項１の記憶装置。
【請求項８】
前記複数の第２ＭＴＪ素子は、前記第１面に沿って、実質的に円の形状を有する、
請求項１の記憶装置。
【請求項９】
前記複数の第２ＭＴＪ素子の各々は、前記第１ＭＴＪ素子の２倍の径を有し、
前記複数の第２ＭＴＪ素子は、直列接続された６個の前記第２ＭＴＪ素子を備える、
請求項８の記憶装置。
【請求項１０】
前記複数の第２ＭＴＪ素子の各々は、前記第１ＭＴＪ素子の２倍の径を有し、
前記複数の第２ＭＴＪ素子は、
６個の前記第２ＭＴＪ素子の４つの組を含み、
前記第２ＭＴＪ素子の４つの組は並列に接続されている、
請求項８の記憶装置。
【請求項１１】
前記記憶装置は、第３ＭＴＪ素子をさらに備え、
前記複数の第２ＭＴＪ素子の各々は、前記第１ＭＴＪ素子の２倍の径を有し、
前記第１ＭＴＪ素子と前記第３ＭＴＪ素子のピッチは第１長さであり、
前記複数の第２ＭＴＪ素子のピッチは、第２長さであり、
前記第２長さは、前記第１長さの２倍である。
請求項８の記憶装置。
【請求項１２】
前記複数の第２ＭＴＪ素子は、前記第１面に沿って、実質的に矩形の形状を有する、
請求項１の記憶装置。
【請求項１３】
前記矩形は、短辺と前記短辺の４倍の長さの長辺とを含み、
前記複数の第２ＭＴＪ素子の各々は、
前記複数の第２ＭＴＪ素子は、１２個の前記第２ＭＴＪ素子を備え、直列に接続されている、
請求項１２の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗効果を用いてデータを記憶する記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６０１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
改善された読み出しマージンを有する記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、第１面に沿って第１面積を有する第１ＭＴＪ素子と、上記第１面に沿って第２面積を有する複数の第２ＭＴＪ素子を含む。上記第２面積は上記第１面積の２倍以上５倍以下であり、上記複数の第２ＭＴＪ素子の各々は第１強磁性体、第２強磁性体、上記第１および第２強磁性体の間の第１非磁性体を含む。上記複数の第２ＭＴＪ素子のそれぞれの複数の第１強磁性体は第１方向に配列されており、上記複数の第２ＭＴＪ素子のそれぞれの複数の第２強磁性体は第２方向に配列されている。上記複数の第２ＭＴＪ素子の１つは上記複数の第２ＭＴＪ素子の別の１つと直列または並列に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の記憶装置の機能ブロックを示す。
【図２】第１実施形態の記憶装置の一部の要素および接続を示す。
【図３】第１実施形態のＭＴＪ素子の構造を示す。
【図４】第１実施形態のメモリセルアレイおよび参照セルアレイの一部の平面構造を示す。
【図５】第１実施形態のメモリセルアレイおよび参照セルアレイの一部の断面を示す。
【図６】第１実施形態の参照セル用ＭＴＪ素子の径、参照セル用ＭＴＪ素子の直列構造の消費面積および合成ばらつきの関係を示す。
【図７】第１実施形態の記憶装置の一部の等価回路を示す。
【図８】第１実施形態の記憶装置の製造のフローを示す。
【図９】第１実施形態の変形例の参照セルアレイの一部の平面構造を示す。
【図１０】第１実施形態の変形例の記憶装置の一部の要素および接続を示す。
【図１１】第１実施形態の変形例の記憶装置の一部の要素の一状態を示す。
【図１２】第１実施形態の変形例の記憶装置の製造のフローを示す。
【図１３】第２実施形態の記憶装置の一部の等価回路を示す。
【図１４】第２実施形態のメモリセルアレイおよび参照セルアレイの一部の平面構造を示す。
【図１５】第３実施形態のメモリセルアレイおよび参照セルアレイの一部の平面構造を示す。
【図１６】第３実施形態の記憶装置の一部の等価回路を示す。
【図１７】第３実施形態の変形例の参照セルアレイの一部の平面構造を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。
【０００９】
また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。
【００１０】
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１１】
（第１実施形態）
＜１−１．構造（構成）＞
図１は、第１実施形態の（磁気）記憶装置の機能ブロックを示す。図１に示されるように、記憶装置１はメモリコントローラ２と接続されている。記憶装置１は、メモリコントローラ２により制御される。
【００１２】
記憶装置１は、メモリセルアレイ１１、参照セルアレイ１２、コントローラ１３、アドレス・コマンド回路１４、ＤＱ回路１５、電位生成回路１６、カラムデコーダ１７、センスアンプ／書き込み回路（ＳＡ／ＷＤ回路）１８、ロウデコーダ１９等の要素を含む。
【００１３】
メモリセルアレイ１１は、複数のメモリセルＭＣを含む。メモリセルＭＣは、例えばマトリクス状に配列されている。各メモリセルＭＣは、ワード線ＷＬ、およびビット線ＢＬならびにビット線／ＢＬの対と接続されている。ワード線ＷＬは、ロウと関連付けられており、ビット線対はカラムと関連付けられている。各メモリセルＭＣは、ＭＴＪ（magnetic tunnel junction）素子（図示せず）２１を含む。ＭＴＪ素子２１は、磁気トンネル接合を含み、切り替わり可能な２つの抵抗状態の一方を取ることができ、磁気抵抗効果を示し、磁気抵抗効果を使用してデータを保持することができる。
【００１４】
参照セルアレイ１２は、複数の参照セルＲＣを含む。参照セルＲＣも、磁気トンネル接合を含み、切り替わり可能な２つの抵抗状態の一方を取ることができ、磁気抵抗効果を示し、磁気抵抗効果を使用してデータを保持することができる。
【００１５】
コントローラ１３は、メモリコントローラ２から、種々の制御信号を受け取る。制御信号は、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥを含む。コントローラ１３は、制御信号を使用して、アドレス・コマンド回路１４、ＤＱ回路１５、電位生成回路１６、およびＳＡ／ＷＤ回路１８を制御する。
【００１６】
電位生成回路１６は、記憶装置１の外部、例えばメモリコントローラ２から電源電位を受け取り、コントローラ１３の制御に従って記憶装置１の動作に必要な種々の電位を生成する。生成された電位は、ロウデコーダ１９およびＳＡ／ＷＤ回路１８等の要素に供給される。
【００１７】
アドレス・コマンド回路１４は、メモリコントローラ２から信号ＣＡを受け取る。信号ＣＡは、複数のビットの幅を有し、コマンドまたはアドレス信号を含む。アドレス・コマンド回路１４は、コントローラ１３による信号ＣＳおよびＣＫＥを使用した制御に従って、コマンドとアドレス信号を識別する。アドレス・コマンド回路１４は、アドレス信号および（または）コマンドをロウデコーダ１９およびカラムデコーダ１７に送信する。
【００１８】
ロウデコーダ１９は、複数のワード線ＷＬと接続されており、アドレス・コマンド回路１４から受け取られたアドレス信号により特定されたワード線ＷＬに、電位生成回路１６からの電位を転送して、特定されたワード線ＷＬを選択する。
【００１９】
カラムデコーダ１７は、複数のビット線ＢＬおよび複数のビット線／ＢＬと接続されており、アドレス・コマンド回路１４から受け取られたアドレス信号により特定されたビット線対を選択する。
【００２０】
ＳＡ／ＷＤ回路１８は、複数のセンスアンプ回路ＳＡＣ（図示せず）を含む。各センスアンプ回路ＳＡＣは、データの読み出しの間に、１つのビット線ＢＬと接続され、読み出し対象のメモリセルＭＣを介してビット線ＢＬを流れるセル電流を使用して、読み出し対象のメモリセルＭＣに保持されているデータを割り出す。また、ＳＡ／ＷＤ回路１８は、書き込み回路を含む。書き込み回路は、書き込み対象のメモリセルＭＣにビット線ＢＬおよびビット線／ＢＬの対を介して電圧を印加して、書き込み対象のメモリセルＭＣにデータを書き込む。
【００２１】
ＤＱ回路１５は、メモリコントローラ２から信号ＤＱを受け取る。信号ＤＱは、複数のビットの幅を有し、読み出しデータおよび書き込みデータ等のデータである。ＤＱ回路１５は、メモリセルＭＣからＳＡ／ＷＤ回路１８に読み出された読み出しデータを受け取り、受け取られた読み出しデータを信号ＤＱとしてメモリコントローラ２に送信する。また、ＤＱ回路１５は、メモリコントローラ２から信号ＤＱとして書き込みデータを受け取り、受け取られた書き込みデータをＳＡ／ＷＤ回路１８に送信する。
【００２２】
図２は、第１実施形態の記憶装置１の一部の要素および接続を示す。具体的には、図２は、メモリセルアレイ１１、参照セルアレイ１２、ＳＡ／ＷＤ回路１８の各々の一部を示し、これらの機能ブロックの読み出しに関連する要素を示し、ある読み出しの間の一状態を示す。図２は、１つのセンスアンプ回路ＳＡＣと、当該センスアンプ回路ＳＡＣと関連付けられた要素を示す。１つのセンスアンプ回路ＳＡＣは、関連付けられた複数のメモリセルＭＣのデータの割り出しのために機能し、１つの参照抵抗回路２７を設けられている。記憶装置１は、図２の構造と同じ複数の構造を含む。
【００２３】
図２に示されるように、センスアンプ回路ＳＡＣは、読み出しのとき（間）、非反転入力において、１または複数のトランジスタ（例えばｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２８）を介して１つのビット線ＢＬと接続され、反転入力において１または複数のトランジスタ（例えばｎ型のＭＯＳＦＥＴ２９）を介して１つの配線ＢＬｒｅｆと接続されている。読み出しの間、１つのビット線ＢＬは１つのメモリセルＭＣと接続され、他の非選択メモリセルＭＣからは切断されている。センスアンプ回路ＳＡＣは、自身と接続されたビット線ＢＬ上の電位が配線ＢＬｒｅｆ上の電位より高いか低いかに基づいて、自身と接続されたメモリセルＭＣに保持されているデータを割り出す。
【００２４】
メモリセルＭＣは、１対のビット線ＢＬおよびビット線／ＢＬと接続されており、ＭＴＪ素子２１および選択トランジスタ２２を含む。ＭＴＪ素子２１は、ビット線ＢＬと、選択トランジスタ２２の第１端と接続されている。選択トランジスタ２２は、第２端においてビット線／ＢＬと接続され、ゲートにおいて１つのワード線ＷＬと接続されている。読み出しのとき（間）、ワード線ＷＬがハイレベルとされることにより、ビット線／ＢＬとセンスアンプ回路ＳＡＣの非反転入力との間にＭＴＪ素子２１が電気的に接続される。ビット線／ＢＬは、ｎ型のＭＯＳＦＥＴ２３を介して電位ＶＳＳのノードと接続されている（接地されている）。トランジスタ２３は、ゲートにおいて、コントローラ１３から信号ＳＩＮＫを受け取る。
【００２５】
配線ＢＬｒｅｆは、参照セルアレイ１２と接続されている。参照セルアレイ１２は、ｎ型のＭＯＳＦＥＴ２６および参照抵抗回路２７を含む。トランジスタ２６は、第１端において配線ＢＬｒｅｆと接続され、ゲートにおいて配線ＷＬｒｅｆと接続され、第２端において参照抵抗回路２７の第１端と接続されている。参照抵抗回路２７は、第２端において接地されており、第１端および第２端の間においてある大きさの抵抗を有し、複数の参照セルＲＣを含み、各参照セルは１つのＭＴＪ素子２１ｒを含む。参照抵抗回路２７については、後に詳述される。読み出しのとき（間）、配線ＷＬｒｅｆがハイレベルとされることにより、センスアンプ回路ＳＡＣの反転入力とグランドとの間に、参照抵抗回路２７が電気的に接続される。
【００２６】
図３は、メモリセルＭＣのＭＴＪ素子２１および参照セルＲＣのＭＴＪ素子２１ｒの構造を示し、ＭＴＪ素子２１および２１ｒに含まれる層を示す。図３に示されるように、ＭＴＪ素子２１および２１ｒは、２つの強磁性体ＳＬおよびＲＬ、ならびに強磁性体ＳＬおよびＲＬの間の非磁性体ＴＢを含む。強磁性体ＲＬは、記憶装置１による通常の動作の中では、その磁化の向きが不変であり、一方、強磁性体ＳＬは、その磁化の向きが可変である。強磁性体ＳＬおよびＲＬは、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの界面を貫く方向に沿った磁化容易軸（矢印により示されている）を有する。強磁性体ＳＬおよびＲＬは、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの界面に沿った磁化容易軸を有していてもよい。非磁性体ＴＢは例えば絶縁体である。
【００２７】
強磁性体ＳＬおよびＲＬの磁化の向きが平行であると、ＭＴＪ素子２１および２１ｒは、最小の抵抗値を示す。一方、強磁性体ＳＬおよびＲＬの磁化の向きが反平行であると、ＭＴＪ素子２１および２１ｒは、最大の抵抗値を示す。２つの相違する抵抗値を示す状態が、２値のデータにそれぞれ割り当てられることが可能である。強磁性体ＳＬから強磁性体ＲＬに向かって書き込み電流ＩｗＰが流れると、強磁性体ＳＬの磁化の向きは強磁性体ＲＬの磁化の向きと平行になる。強磁性体ＳＬの磁化の向きは強磁性体ＲＬの磁化の向きが平行な（Ｐ状態にある）ＭＴＪ素子２１は、低抵抗状態にあり、抵抗値Ｒｐを有する。
【００２８】
一方、強磁性体ＲＬから強磁性体ＳＬに向かって書き込み電流ＩｗＡＰが流れると、強磁性体ＳＬの磁化の向きは強磁性体ＲＬの磁化の向きと反平行になる。強磁性体ＳＬの磁化の向きは強磁性体ＲＬの磁化の向きが反平行な（ＡＰ状態にある）ＭＴＪ素子２１は、高抵抗状態にあり、抵抗値Ｒａｐを有する。
【００２９】
ただし、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１よりも、磁界を印加されていない状態で、Ｐ状態およびＡＰ状態の一方に安定しやすい。すなわち、例えば、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１のＰ状態での安定のしやすさよりもＰ状態で安定しやすく、ＭＴＪ素子２１よりも強くＰ状態で安定する。このため、ＭＴＪ素子２１ｒについての書き込み電流ＩｗＰは、ＭＴＪ素子２１についての書き込み電流ＩｗＰと異なる。
【００３０】
または、同様に、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１のＡＰ状態での安定のしやすさよりもＡＰ状態で安定しやすく、ＭＴＪ素子２１よりも強くＡＰ状態で安定する。このため、ＭＴＪ素子２１ｒについての書き込み電流ＩｗＡＰは、ＭＴＪ素子２１についての書き込み電流ＩｗＡＰと異なる。
【００３１】
ＭＴＪ素子２１は、ＡＰ状態およびＰ状態のいずれにも安定性の偏りが無いことが意図されているが、実際には特性のばらつきにより、いずれか一方に安定しやすい場合がある。ＭＴＪ素子２１ｒは、このような安定性に偏りが無いことを望まれながら意図せずに生じた偏りではなく、安定性に関して意図された偏りを有する。
【００３２】
データの読み出しのために、例えば強磁性体ＲＬから強磁性体ＳＬに向かう電流Ｉｒが流され、ＭＴＪ素子２１の抵抗の状態が判定される。
【００３３】
上記の、強磁性体ＲＬの磁化の向きが「不変」であるとは、強磁性体ＳＬの磁化の向きを反転させ得る大きさの電流によって強磁性体ＲＬの磁化の向きが変化しないことを指す。ＭＴＪ素子２１および（または）２１ｒは、さらなる層を含んでいてもよい。
【００３４】
以下の記述では、ＭＴＪ素子２１ｒの強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬは、それぞれ強磁性体ＳＬｒ、非磁性体ＴＢｒ、および強磁性体ＲＬｒと称される。
【００３５】
図４は、第１実施形態のメモリセルアレイ１１および参照セルアレイ１２の一部のｘｙ面に沿った構造を示し、また参照抵抗回路２７の構造を示し、１つのセンスアンプ回路ＳＡＣと関連付けられた部分を示す。ｘｙ面は、記憶装置１が形成される基板ｓｕｂ（図示せず）の、記憶装置１が形成される面に沿う。図５は、第１実施形態のメモリセルアレイ１１および参照セルアレイ１２の一部のｘｚ面に沿った構造を示し、図４のＶ−Ｖ線に沿った断面の構造を示す。
【００３６】
図４および図５に示されるように、メモリセルアレイ１１は、行列状に配置されたＭＴＪ素子２１を含む。ＭＴＪ素子２１は、実質的に円の形状を有し、長さＷ１の直径を有する。「実質的に」円であるとは、完全な円を意味せず、円になることを意図および（または）予想されているものの製造プロセスのばらつきや不完全性に起因した不完全な円を指す。ＭＴＪ素子２１は、長さＤ１のピッチで、ｘ方向およびｙ方向に沿って等間隔に並ぶ。ピッチは、例えば隣り合う２つのＭＴＪ素子２１のそれぞれの中心の間の距離である。
【００３７】
ＭＴＪ素子２１は、実質的に正方形であってもよい。この場合、ＭＴＪ素子２１は、長さＷ１の辺を有する。
【００３８】
参照セルアレイ１２は、行列状に配置されたＭＴＪ素子２１ｒを含む。参照セルアレイ１２には、参照および対比のために、メモリセルアレイ１１中のＭＴＪ素子２１と同じ形状および配列でＭＴＪ素子２１が破線により描かれている。
【００３９】
ＭＴＪ素子２１ｒは、実質的に円の形状を有し、長さＷ２の直径を有する。ＭＴＪ素子２１ｒは、実質的に正方形であってもよい。この場合、ＭＴＪ素子２１ｒは、長さＷ２の辺を有する。
【００４０】
長さＷ２（径Ｗ２）は、長さＷ１（径Ｗ１）の２〜５倍である。この結果、ＭＴＪ素子２１ｒのｘｙ面の面積は、ＭＴＪ素子２１のｘｙ面の面積の４〜２５倍である。図４は、径Ｗ２が径Ｗ１の２倍の例を示す。
【００４１】
長さＷ２の長さＷ１に対する最小の比が２である理由は以下の理由を含む。後述のように、ＭＴＪ素子２１ｒはＭＴＪ素子２１より大きい直径を有することでＭＴＪ素子２１より低い抵抗値を有することが意図されており、ＭＴＪ素子２１ｒが小さ過ぎると、ＭＴＪ素子２１ｒの抵抗値のＭＴＪ素子２１の抵抗値に対する比が不十分で、参照抵抗回路２７の抵抗値の調整の粒度が大き過ぎるからである。一方、長さＷ２の長さＷ１に対する最大の比が５である理由は、参照セルアレイ１２の面積が大きくなり過ぎることを避けることであり、他方長さＷ２が大きくても後述のＭＴＪ素子２１ｒのばらつき低減という利点はそれほど大きくないことである。具体的には、一例に基づくと、後述のように、いくつかのＭＴＪ素子２１ｒが電気的に直列に接続され、このようなＭＴＪ素子２１ｒの直列接続構造（チェーン）によって消費される面積は、図６に示されるように、長さ（径）Ｗ２と長さＷ１の比が増大すると、等比級数的に増大する。一方、ＭＴＪ素子２１ｒの合成ばらつきは、長さＷ２と長さＷ１の比が増大しても、それほど減少しない。よって、参照セルアレイ１２の許容される面積とＭＴＪ素子２１ｒの必要な数とＭＴＪ素子２１ｒのばらつき低下とのバランスの点において、長さＷ２は長さＷ１の例えば３倍以下であることが好ましく、さらに例えば２倍以下であることが好ましい。
【００４２】
ＭＴＪ素子２１ｒは、長さＤ２のピッチで、ｘ方向およびｙ方向に沿って等間隔に並ぶ。ピッチは、例えば隣り合う２つのＭＴＪ素子２１ｒのそれぞれの中心の間の距離である。長さＤ２（ピッチＤ２）は、径Ｗ２に依存する。図４の例のように、径Ｗ２が径Ｗ１の２倍である場合、ピッチＤ２は、長さＤ１（ピッチＤ１）の２倍である。
【００４３】
ＭＴＪ素子２１は、基板ｓｕｂの上方に位置する。強磁性体ＳＬは、底面において導電体３１の上面と接続されている。導電体３１の底面は基板ｓｕｂの上面と接続されている。強磁性体ＲＬは、上面において導電体３２の底面と接続されている。導電体３２は、上面において導電体３４の底面と接続されている。導電体３４は、ビット線ＢＬとして機能する。
【００４４】
ＭＴＪ素子２１ｒも、基板ｓｕｂの上方に位置し、ＭＴＪ素子２１と同じ高さに（同じ層中に）位置する。強磁性体ＳＬｒ、非磁性体ＴＢｒ、および強磁性体ＲＬｒは、それぞれ、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬと同じ高さに（同じ層中に）位置し、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬと同じ材料に由来し、同じプロセスを経て並行して形成されることが可能である。
【００４５】
ＭＴＪ素子２１ｒのうち、いくつかのＭＴＪ素子２１ｒｓは、直列に接続されて、参照抵抗回路２７の一部として機能する。図４は、６個のＭＴＪ素子２１ｒｓの例を示す。ＭＴＪ素子２１ｒｓは、以下に記述される構造によって直列に接続されることが可能である。隣り合う３つの第１ＭＴＪ素子２１ｒｓ１、第２ＭＴＪ素子２１ｒｓ２、第３ＭＴＪ素子２１ｒｓ３の組ごとに、繰り返しの構造が設けられる。第１ＭＴＪ素子２１ｒｓおよび第２ＭＴＪ素子２１ｒｓ２は、導電体３１ｒを介して互いに電気的に接続されている。第２ＭＴＪ素子２１ｒｓ２および第３ＭＴＪ素子２１ｒｓ３は、導電体３２ｒおよび３４ｒを介して互いに電気的に接続されている。具体的には、以下の通りである。
【００４６】
第１ＭＴＪ素子２１ｒｓ１および第２ＭＴＪ素子２１ｒｓ２のそれぞれの強磁性体ＳＬｒの底面は、１つの導電体３１ｒの上面に接続されている。導電体３１ｒは、導電体３１と同じ高さに（同じ層中に）位置し、導電体３１と同じ材料に由来し、同じプロセスを経て並行して形成されることが可能である。
【００４７】
第２ＭＴＪ素子２１ｒｓ２の強磁性体ＲＬｒは上面において導電体３２ｒと接続され、第３ＭＴＪ素子２１ｒｓ３の強磁性体ＲＬｒは上面において別の導電体３２ｒと接続されている。導電体３２ｒは、導電体３２と同じ高さに（同じ層中に）位置し、同じ材料に由来し、同じプロセスを経て並行して形成されることが可能である。さらに、第２ＭＴＪ素子２１ｒｓ２の導電体３２ｒの上面および第３ＭＴＪ素子２１ｒｓ３の導電体３２ｒの上面は導電体３４ｒと接続されている。導電体３４ｒは、導電体３４と同じ高さに（同じ層中に）位置し、同じ材料に由来し、同じプロセスを経て並行して形成されることが可能である。
【００４８】
電気的に直列接続されたＭＴＪ素子２１ｒｓの組（参照ＭＴＪ素子列）は、一方の端のＭＴＪ素子２１ｒｓにおいて電位ＶＳＳのノードと接続され、他方の端のＭＴＪ素子２１ｒｓにおいてトランジスタ２６（図２を参照されたい）と電気的に接続されている。
【００４９】
図４は、電気的に直列接続されたＭＴＪ素子２１ｒｓの一例を示すに過ぎず、直列接続されるべきＭＴＪ素子２１ｒｓは、ＭＴＪ素子２１ｒのうちの電気的に接続された任意のものであってよい。
【００５０】
図７は、第１実施形態の記憶装置１の一部の等価回路を示し、参照抵抗回路２７がＰ状態かつＭＴＪ素子２１ｒの面積の４倍の面積の直列接続された６個のＭＴＪ素子２１ｒｓを含む場合の図２の等価回路を示す。各ＭＴＪ素子２１ｒｓは、ＭＴＪ素子２１の４倍の面積を有するので、０．２５×Ｒｐの抵抗を有する。そして、６個のＭＴＪ素子２１ｒｓが直列されているので、参照抵抗回路２７は１．５Ｒｐの抵抗を有する。
【００５１】
図８は、第１実施形態の記憶装置１の、特に参照抵抗回路２７の製造のフローを示し、特に、記憶装置１のチップの完成までのフローを示す。図８に示されるように、基板ｓｕｂの表面の領域に、選択トランジスタ２２を含め、記憶装置１の種々の機能ブロックを部分的に構成するトランジスタが形成される（ステップＳ１）。
【００５２】
基板ｓｕｂの上に、導電体３１および３１ｒが形成される（ステップＳ２）。各導電体３１ｒは、電気的に接続される２つのＭＴＪ素子２１ｒｓが形成される予定の領域の下方に設けられる。電気的に接続されるＭＴＪ素子２１ｒｓは、ＭＴＪ素子２１ｒの形状、ひいては抵抗値から、予め、すなわち記憶装置１の設計の段階で、決定されることが可能である。この決定に基づいて、導電体３１ｒによって接続されるＭＴＪ素子２１ｒｓの形成される予定の領域の下方に、導電体３１ｒが形成される。
【００５３】
ステップＳ３において、導電体３１および導電体３１ｒ上に、ＭＴＪ素子２１および２１ｒが形成される。ステップＳ１において、ＭＴＪ素子２１ｒはみなＡＰ状態およびＰ状態の同じ方の一方に他方よりも安定しやすいように形成される。例えば、ＭＴＪ素子２１ｒは、みな、ＭＴＪ素子２１ｒにＭＴＪ素子２１ｒの外部から印加される磁場がゼロのときに、ＡＰ状態よりもＰ状態に安定しやすいように（Ｈｓｈｉｆｔ＞０に）形成される。ＭＴＪ素子２１は、通常通り、ＡＰ状態またはＰ状態への安定性の偏りが無いことを目指して形成される。
【００５４】
ステップＳ４において、ＭＴＪ素子２１およびＭＴＪ素子２１ｒより上層の配線およびパッド等が形成され、記憶装置１のチップが完成する。
【００５５】
ステップＳ５において、ＭＴＪ素子２１ｒに外部から磁場が印加され、ＭＴＪ素子２１ｒがＡＰ状態またはＰ状態（例えばＰ状態）に一括して設定される。上記のようにＭＴＪ素子２１ｒはみな、ＡＰ状態およびＰ状態の選択された方に安定しやすいように、すなわち、例えばＭＴＪ素子２１ｒがみなＨｓｈｉｆｔ＞０となるように形成される。しかしながら、例えばプロセスのばらつき等により製造されたＭＴＪ素子２１ｒは意図された磁気特性を有しない可能性がある。そこで、ステップＳ５において、実際にＭＴＪ素子２１ｒの磁気特性（例えばＨｓｈｉｆｔ）を測定し、その後、ＡＰ状態またはＰ状態への一括した設定が行われてもよい。
【００５６】
＜１−２．利点（効果）＞
第１実施形態によれば、ＭＴＪ素子２１ｒを使用した参照抵抗回路２７により、温度特性が良く、小面積で、プロセスばらつきによる影響の少ない参照抵抗回路２７が実現されることが可能である。詳細は以下の通りである。
【００５７】
一般に、参照抵抗は、基板に形成された不純物拡散層により実現されることが可能である。しかしながら、拡散層は大きくなりがちである。また、ＭＴＪ素子は一般に温度に依存して相違する値の抵抗値を取り得るのに対して、不純物拡散層による抵抗値は温度に依存しないため、参照抵抗は温度に依存しない。よって、温度によって、参照抵抗値とメモリセルのＭＴＪ素子の抵抗値（高抵抗または低抵抗）との差が異なり得、よって、不純物拡散層の参照抵抗は、温度変化によって読み出しマージンが異なり得る。このことは、記憶装置の低い読み出しマージンに繋がる。
【００５８】
第１実施形態のように、参照抵抗回路２７がＭＴＪ素子２１ｒで形成されることにより、参照抵抗回路２７の抵抗値は温度に依存し、ＭＴＪ素子２１ｒの温度による抵抗値の変化は、ＭＴＪ素子２１の温度による抵抗値の変化に追随する。よって、相違する種々の温度においてもほぼ同じ読み出しマージンが実現されることが可能である。また、ＭＴＪ素子２１ｒは、参照抵抗のための不純物拡散層より小さい寸法を有する。さらに、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１と同じ層に由来し、同じプロセスを経るため、ＭＴＪ素子２１のプロセスに関する事項の意図せぬばらつきは、ＭＴＪ素子２１ｒにも生じる。このため、ＭＴＪ素子２１のプロセスに関する種々の事項（例えば形状、厚さ）のばらつきによるＭＴＪ素子２１の特性のばらつきに、ＭＴＪ素子２１ｒの特性のばらつきが追随する。よって、プロセスのばらつきに起因して生じ得る読み出しマージンのばらつきが抑制されることが可能である。
【００５９】
また、第１実施形態の記憶装置１は、ＭＴＪ素子を参照抵抗に使用した他の場合よりも安定した読み出しマージンを有する。詳細は、以下の通りである。
【００６０】
一般に、参照抵抗は、メモリセルに含まれるＭＴＪ素子と同様に形成されたＭＴＪ素子で形成されることが可能である。こうすることにより、上記のように、複数の利点を得られ、しかし一方で、いくつかの短所がある。ＭＴＪ素子は、メモリセルの高密度の配置のために、微小な形状を有する。微小なＭＴＪ素子の抵抗値は、より大きいＭＴＪ素子よりもプロセス、寸法、形状等のばらつきに大きく影響される。ある同じ程度のプロセス、寸法、形状等のばらつきによる影響が、より小さいＭＴＪ素子ではより大きいからである。このため、より小さいメモリセルの記憶装置では、参照抵抗の値のばらつきもより大きい。
【００６１】
また、参照抵抗はメモリセルの低抵抗状態のＭＴＪ素子の抵抗値と、メモリセルの高抵抗状態のＭＴＪ素子の抵抗値とのほぼ中間であることが意図される。そのために、参照抵抗用のいくつかの低抵抗状態のＭＴＪ素子と、参照抵抗用のいくつかの高抵抗状態のＭＴＪ素子と、の合成抵抗が利用される。参照用ＭＴＪ素子は、高抵抗状態または低抵抗状態を無限の時間に亘って維持することが理想である。しかしながら、実際には、ＭＴＪ素子は、有限のリテンション特性（抵抗状態を維持する特性）を有し、よって、例えば読み出しの間の電流の流れが原因のリードディスターブによって、低抵抗状態および高抵抗状態を維持できない場合がある。そのような状況で、記憶装置の使用の過程で抵抗状態が反転すること等に備えて、参照用ＭＴＪ素子が、意図されている抵抗状態へと再度設定される（書き込まれる）場合がある。このような使用方法では、参照用ＭＴＪ素子のエンデュランスの低下が懸念される。なお、リードディスターブへの対策として参照用ＭＴＪ素子は高いリテンション特性を有することが可能であるが、代償として、参照用ＭＴＪ素子の書き込みにより多くの電流が必要となり、エンデュランスの一層の低下が懸念される。
【００６２】
第１実施形態の参照抵抗回路２７は、ＭＴＪ素子２１の面積より大きい面積のＭＴＪ素子２１ｒを含む。このため、ＭＴＪ素子２１ｒの抵抗値は、ある同じプロセス、寸法、形状等のばらつきよって、ＭＴＪ素子２１よりも少なくしか影響されない。また、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１よりも高いリテンション特性を有する。強磁性体の保磁力は、強磁性体の体積に比例するからである。ＭＴＪ素子２１ｒが、ＭＴＪ素子２１と同じ面積を有する場合よりも高いリテンション特性を有するので、参照抵抗回路２７は、より安定的に同じ抵抗状態に留まることができる。
【００６３】
また、参照抵抗回路２７は、ＭＴＪ素子２１よりも小さい抵抗値を有するＭＴＪ素子２１ｒの直列接続構造（チェーン）を含む。個々のＭＴＪ素子２１ｒの抵抗値が小さいので、直列接続されるＭＴＪ素子２１ｒの数の増減によるＭＴＪ素子２１ｒの合成抵抗値は小さい単位で調整されることが可能である。よって、参照抵抗の望まれる抵抗値が実現され易い。
【００６４】
さらに、ＭＴＪ素子２１ｒは、ＭＴＪ素子２１が、ＡＰ状態およびＰ状態のいずれかで安定しやすいことが意図して避けられるのとは対照的に、ＡＰ状態またはＰ状態の同じ方の一方により安定しやすいように形成されている。このため、ＭＴＪ素子２１ｒは、外部磁場の無い中で、選択された方の状態に安定して留まる。よって、リードディスターブによる磁化状態の反転が起こりにくい。このことは、記憶装置１の使用と並行して、ＭＴＪ素子２１ｒの磁化状態を意図された状態に設定し直す必要性を減じ、ＭＴＪ素子２１ｒのエンデュランスの低下を抑制することが可能である。
【００６５】
＜１−３．変形例＞
図９は、図４と同様に、第１実施形態の変形例のメモリセルアレイ１１および参照セルアレイ１２の一部の平面構造を示す。図９に示されるように、参照ＭＴＪ素子列は、図４の例よりも多くの（図９の例では、１８個の）ＭＴＪ素子２１ｒｓを含む。
【００６６】
隣り合うある１対のＭＴＪ素子２１ｒｓを接続する１つの導電体３４ｒ上に、導電体４１ａが接続されている。導電体４１ａは、ノードＴａとして機能する。さらに、隣り合う別の１対のＭＴＪ素子２１ｒｓを接続する１つの導電体３４ｒ上に、導電体４１ｂが接続されている。導電体４１ｂは、ノードＴｂとして機能する。
【００６７】
ノードＴａは、参照ＭＴＪ素子列の中で、ノードＴｂよりも電位ＶＳＳのノードに近い。よって、電位ＶＳＳのノードからセンスアンプ回路ＳＡＣまでの経路は最も高い抵抗値を有し、ノード４１ａからセンスアンプ回路ＳＡＣまでの経路は２番目に高い抵抗値を有し、ノード４１ｂからセンスアンプ回路ＳＡＣまでの経路は最も低い抵抗値を有する。参照ＭＴＪ素子列に、さらに多くのノードが導電体４１の設置とともに設けられていてもよい。
【００６８】
図１０は、第１実施形態の変形例の記憶装置１の一部の要素および接続を示す。記憶装置１は、ＲＯＭヒューズ回路５１をさらに含む。ＲＯＭヒューズ回路５１は、例えば、ＳＡ／ＷＤ回路１８に含まれる。ＲＯＭヒューズ回路５１は、電位ＶＳＳのノードに接続されたノードＮ１、複数のノードＮ２、および複数のノードＮ３を有する。各ノードＮ２は、複数の参照ＭＴＪ素子列のそれぞれのノードＴａ（Ｔａ０、Ｔａ１、…、Ｔａｎ）（ｎは自然数）の１つと接続されている。各ノードＮ３は、複数の参照ＭＴＪ素子列のそれぞれのノードＴｂ（Ｔｂ０、Ｔｂ１、…、Ｔｂｎ）の１つと接続されている。
【００６９】
ＲＯＭヒューズ回路５１は、複数（例えば全て）のノードＮ２の組および複数（例えば全て）のノードＮ３の組のいずれかの組を排他的にノードＮ１に電気的に接続することができる。ノードＮ２の組またはノードＮ３の組のノードＮ１への接続は、任意の方法で実現されることが可能であり、基本的には一旦接続がなされた後は変更されることが可能でない方法で実現されることが可能である。この実現のための具体的な例は、以下の形態を含む。
【００７０】
ＲＯＭヒューズ回路５１は、接続を制御する要素を含む。そのような要素は、例えば物理的に切断されることが可能なヒューズを含む。そして、接続制御する要素の状態の変更（例えばヒューズの切断）によって、ＲＯＭヒューズ回路５１は、接続の維持を望まれる要素（例えば１つのノードＮ３とノードＮ１）との接続を維持し、接続の維持を望まれない要素（例えば１つのノードＮ２とノードＮ１）とを電気的に分離する。
【００７１】
図１１は、図１０において、ノードＮ３が電位ＶＳＳのノードに接続された状態を例として示す。
【００７２】
ここまでの記述の原理の拡張により、参照ＭＴＪ素子列にさらに多くのノードが導電体４１設けられている場合も、ＲＯＭヒューズ回路５１はノードの複数の組の１つを排他的にノードＮ１に接続する構成を有することが可能である。
【００７３】
図１２は、変形例の記憶装置１の、特に参照抵抗回路２７の製造のフローを示し、特に、記憶装置１のチップの完成までのフローを示す。図１２に示されるように、フローは、図８に示されるステップＳ１〜Ｓ５を含む。ステップＳ５は、ステップＳ１１に継続する。ステップＳ１１において、記憶装置１の特性が測定される。ステップＳ１１において、例えばデータ読み出しの特性、例えば読み出しのマージンが測定される。記憶装置１の特性は、実際に記憶装置１のチップが製造された結果、プロセスでの条件等の事項のばらつきにより、設計通りの特性ではない場合がある。
【００７４】
ステップＳ１２において、測定された特性が許容範囲内にあるかが判断される。特性が許容範囲内にある場合（ステップＳ１２のＹｅｓ分岐）、フローは終了する。特性が許容範囲外にある場合（ステップＳ１２のＮｏ分岐）、フローはステップＳ１３に移行する。
【００７５】
特性は、参照抵抗回路２７の抵抗値の変更により改善する場合がある。本変形例は、そのような場合である。このため、ステップＳ１３において、ＲＯＭヒューズ回路５１中の要素の接続が、参照抵抗回路２７の抵抗値が記憶装置１の特性を許容範囲に収めることを可能にするように変更される。
【００７６】
変形例によれば、第１実施形態と同じ利点を得られる。さらに、変形例によれば、参照抵抗回路２７が複数の抵抗値のうちの選択された１つを有することができるように形成されている。このため、記憶装置１の特性が許容範囲に無い場合などに、参照抵抗回路２７の抵抗値が記憶装置１のチップの完成後の変更によって、特性を許容範囲内に収めることが可能である。しかも、参照抵抗回路２７の抵抗値の変更を可能にする構造は、第１実施形態の複数のＭＴＪ素子２１ｒの直列構造の拡大および接続のための要素（導電体４１からノードＶＳＳまでに導電体）の付加だけで実現されることが可能である。
【００７７】
（第２実施形態）
第２実施形態は、参照抵抗回路２７の詳細の点で第１実施形態と異なり、参照抵抗回路２７のバリエーションに関する。
【００７８】
図１３は、第２実施形態の記憶装置１の一部の等価回路を示し、参照抵抗回路２７がＰ状態かつＭＴＪ素子２１ｒの面積の４倍の面積のＭＴＪ素子２１ｒｓを含む場合の図２の等価回路を示す。ＭＴＪ素子２１ｒｓは、第１実施形態のように直列接続以外の形で接続されることが可能である。第１実施形態と同じく参照抵抗回路２７が１．５Ｒｐの抵抗値を有するために、参照抵抗回路２７は、直列接続されたＭＴＪ素子２１ｒｓの２つの組（直列接続構造）を有する。これら２つの直列接続構造はセンスアンプ回路ＳＡＣの反転入力と電位ＶＳＳのノードとの間に並列接続されている。各直列接続構造は、１２個のＰ状態かつＭＴＪ素子２１ｒの面積の４倍のＭＴＪ素子２１ｒｓからなる。図１３に示される接続により、参照抵抗回路２７は１．５Ｒｐの抵抗値を有する。図１３の接続の実現のための構造の例が図１４に示される。
【００７９】
図１４は、第２実施形態のメモリセルアレイ１１および参照セルアレイ１２の一部のｘｙ面に沿った構造を示し、また参照抵抗回路２７の構造を示し、１つのセンスアンプ回路ＳＡＣと関連付けられた部分を示す。
【００８０】
図１４に示されるように、ｘ軸に沿って並ぶ６つのＭＴＪ素子２１ｒｓが電気的に直列に接続され、このように電気的に直列接続された６つのＭＴＪ２１ｒｓの４つの組（直接接続体）が設けられる。４つの直列接続構造は、直列に電気的に接続されている。すなわち上から１番目および２番目の２つの直列接続構造は、右端において１つの導電体３４ｒに接続され、上から２番目および３番目の２つの直列接続構造は、左端において１つの導電体３４ｒに接続され、上から３番目および４番目の２つの直列接続構造は、右端において１つの導電体３４ｒに接続されている。こうして、２４個のＭＴＪ素子２１ｒｓが電気的に直列接続された構造が形成されている。２４個のＭＴＪ素子２１ｒｓの直列接続構造は、両端の各々において電位ＶＳＳのノードに電気的に接続され、上から２番目および３番目の２つの直列接続構造の左端を接続する導電体３４ｒにおいてセンスアンプ回路ＳＡＣの反転入力に電気的に接続されている。
【００８１】
図１３および図１４の構造（構成）は、単なる一例である。参照抵抗回路２７が有することを望まれる抵抗値を参照抵抗回路２７が有するように、複数のＭＴＪ素子２１ｒｓが直列および（または）並列に接続されることが可能である。
【００８２】
第２実施形態に、第１実施形態の変形例が適用されてもよい。
【００８３】
第２実施形態によれば、第１実施形態と同じく、参照抵抗回路２７は、ＭＴＪ素子２１より大きい面積を有しかつＡＰ状態またはＰ状態の一方に安定しやすいＭＴＪ素子２１ｒが直列および（または）並列に接続された構造を含む。このため、第１実施形態と同じ利点を得られる。
【００８４】
（第３実施形態）
第３実施形態は、ＭＴＪ素子２１ｒの形状および製造方法の点で、第１実施形態と異なる。
【００８５】
図１５は、第３実施形態のメモリセルアレイ１１および参照セルアレイ１２の一部のｘｙ面に沿った構造を示し、また参照抵抗回路２７の構造を示し、１つのセンスアンプ回路ＳＡＣと関連付けられた部分を示す。図１５は、図４と同様に、参照セルアレイ１２において、参照および対比のために、メモリセルアレイ１１中のＭＴＪ素子２１と同じ形状および配列でＭＴＪ素子２１を破線により描かれている。
【００８６】
図１５に示されるように、参照セルアレイ１２は、複数のＭＴＪ素子６１ｒを含む。ＭＴＪ素子６１ｒは長方形の形状を有する。長方形は例えばｘ軸に沿って延びる。長方形の長辺は長さＷ３を有し、短辺は長さＷ４を有する。長さＷ３および長さＷ４は、ＭＴＪ素子６１ｒが有することを意図される抵抗値に基づく。例えばＭＴＪ素子６１ｒが、ＭＴＪ素子２１の１２分の１の抵抗値を有することが意図される場合、ＭＴＪ素子６１ｒはＭＴＪ素子２１の１２倍の面積を有するように形成され、そのような面積を有するように長さＷ３×長さＷ４が決定される。ＭＴＪ素子６１ｒは、ｘ軸に沿って間隔を有して並び、かつｙ軸に沿って間隔を有して並ぶ。
【００８７】
ＭＴＪ素子６１ｒのうち、いくつかのＭＴＪ素子６１ｒｓは、直列に接続されて、参照抵抗回路２７の一部として機能する。ｘ軸に沿って並ぶ２つのＭＴＪ素子６１ｒｓは、導電体３１ｒによって電気的に接続されている。ｙ軸に沿って並ぶ２つのＭＴＪ素子６１ｒｓは、導電体３４ｒによって電気的に接続されている。このような接続により、１２個のＭＴＪ素子６１ｒｓを含んだ参照ＭＴＪ素子列が形成される。参照ＭＴＪ素子列の一端は電位ＶＳＳのノードと接続され、参照ＭＴＪ素子列の他端は対応するセンスアンプ回路ＳＡＣの反転入力に接続される。
【００８８】
図１６は、第３実施形態の記憶装置１の一部の等価回路を示し、参照抵抗回路２７がＰ状態かつＭＴＪ素子２１の面積の１２倍の面積の直列接続された１２個のＭＴＪ素子６１ｒｓを含む場合の図１５の等価回路を示す。参照抵抗回路２７は、参照抵抗回路２７は１．５Ｒｐの抵抗を有する。
【００８９】
第３実施形態のＭＴＪ素子６１ｒｓは、例えばＬＥＬＥプロセスにより形成されることが可能である。ＬＥＬＥプロセスは、当業者に知られており、リソグラフィ工程および後続のエッチングの２つの組を含む。第１の組のリソグラフィ工程およびエッチングによって、ｘ軸に沿って延びるラインアンドスペースパターンが形成され、ＭＴＪ素子６１ｒの短辺（ｙ軸に沿う辺）が形成される。すなわち、ＭＴＪ素子６１ｒを構成する、ｘｙ面に沿って広がる積層構造上にラインアンドスペースパターンのマスクがリソグラフィ工程により形成される。次いで、このマスクを使用して、積層構造がエッチングされる。同様に、第２の組のリソグラフィ工程およびエッチングによって、ＭＴＪ素子６１ｒの長辺（ｘ軸に沿う辺）が形成される。このような、ＬＥＬＥプロセスにより、１回のリソグラフィ工程およびエッチングによる層のパターニングよりも、微細で高精度のパターニングが可能である。
【００９０】
第３実施形態に第１実施形態の変形例が適用されてもよい。図１７は、そのような例を示し、第３実施形態の変形例のメモリセルアレイ１１および参照セルアレイ１２の一部の平面構造を示す。図１７に示されかつ第１実施形態の変形例（図９）と同様に、いくつかの導電体３４ｒは、導電体４１ａまたは４１ｂと接続されている。
【００９１】
第３実施形態によれば、第１実施形態と同じく、参照抵抗回路２７は、ＭＴＪ素子２１より大きい面積を有しかつＡＰ状態またはＰ状態の一方に安定しやすいＭＴＪ素子６１ｒが直列および（または）並列に接続された構造を含む。このため、第１実施形態と同じ利点を得られる。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９３】
１…記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…参照セルアレイ、１３…コントローラ、１４…アドレス・コマンド回路、１５…ＤＱ回路、１６…電位生成回路、１７…カラムデコーダ、１８…センスアンプ／書き込み回路（ＳＡ／ＷＤ）回路、１９…ロウデコーダ、ＭＣ…メモリセル、ＲＣ…参照セル、２１…ＭＴＪ素子、２２…選択トランジスタ、２１ｒ…ＭＴＪ素子、ＳＡＣ…センスアンプ回路、２７…参照抵抗回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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