(57)【要約】      （修正有）【課題】印刷回路基板において、アナログ回路とメモリのようなデジタル回路が形成されている場合に、各メモリを出島状に突出して形成し、電源プレーンとメモリ実装部との接続部にＥＢＧ単位セルを設けて、デジタル回路間（メモリ間）のノイズ干渉を防ぐ。【解決手段】本発明の印刷配線板は、基板１と、電源ＩＣ実装部２１および少なくとも２つのメモリ実装部２２を含む電源プレーン２とを備える。各メモリ実装部２２が電源プレーン２から出島状に突出して形成されており、電源プレーン２と各メモリ実装部２２との接続部にＥＢＧ単位セル５が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
電源ＩＣ実装部および少なくとも２つのメモリ実装部を含む電源プレーンと、
を備え、
各メモリ実装部が電源プレーンから出島状に突出して形成されており、電源プレーンと各メモリ実装部との接続部にＥＢＧ単位セルが設けられている印刷配線板。
【請求項２】
前記ＥＢＧ単位セルが、櫛形電極のＥＢＧ単位セルである請求項１に記載の印刷配線板。
【請求項３】
前記ＥＢＧ単位セルが、単層構造を有している請求項１または２に記載の印刷配線板。
【請求項４】
前記櫛形電極のＥＢＧ単位セルを構成している櫛形電極が、１００μｍ以下の配線幅および配線間隙幅を有している請求項２または３に記載の印刷配線板。
【請求項５】
前記櫛形電極のＥＢＧ単位セルが、電源プレーンに起点を有している請求項２〜４のいずれかに記載の印刷配線板。
【請求項６】
基板と、
マザーボード接続部および少なくとも２つのメモリ実装部を含む電源プレーンと、
電源プレーンのマザーボード接続部に形成されたビアと、
を備え、
各メモリ実装部がマザーボード接続部から出島状に突出して形成されており、マザーボード接続部と各メモリ実装部との接続部にＥＢＧ単位セルが設けられている構造体。
【請求項７】
前記ＥＢＧ単位セルが、櫛形電極のＥＢＧ単位セルである請求項６に記載の構造体。
【請求項８】
前記ＥＢＧ単位セルが、単層構造を有している請求項６または７に記載の構造体。
【請求項９】
前記前記櫛形電極のＥＢＧ単位セルを構成している櫛形電極が、１００μｍ以下の配線幅および配線間隙幅を有している請求項７または８に記載の構造体。
【請求項１０】
前記櫛形電極のＥＢＧ単位セルが、電源プレーンに起点を有している請求項７〜９のいずれかに記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、印刷配線板に関する。
【背景技術】
【０００２】
従来、印刷配線板において、アナログ回路とメモリのようなデジタル回路とのノイズ干渉を避けるために、電磁バンドギャップ（Electromagnetic band gap:ＥＢＧ）構造体が設けられている。具体的には、アナログ回路およびデジタル回路が形成された基板に、アナログ回路とデジタル回路とを分離するように、ＥＢＧ構造体が形成されている。このようなＥＢＧ構造体は、例えば特許文献１および２に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２８２２２号公報
【特許文献２】特開２０１４−１６５４２４号公報
【発明の概要】
【０００４】
本開示の印刷配線板は、基板と、電源ＩＣ実装部および少なくとも２つのメモリ実装部を含む電源プレーンとを備え、各メモリ実装部が電源プレーンから出島状に突出して形成されており、電源プレーンと各メモリ実装部との接続部にＥＢＧ単位セルが設けられている。
【０００５】
さらに、本開示の構造体は、基板と、マザーボード接続部および少なくとも２つのメモリ実装部を含む電源プレーンと、電源プレーンのマザーボード接続部に形成されたビアとを備え、各メモリ実装部がマザーボード接続部から出島状に突出して形成されており、マザーボード接続部と各メモリ実装部との接続部にＥＢＧ単位セルが設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、本開示の一実施形態に係る印刷配線板を示す説明図である。
【図２】図２は、櫛形電極のＥＢＧ単位セルの一実施形態を示す説明図である。
【図３】図３は、図２に示すＥＢＧ単位セルに含まれる共振回路部分の等価回路である。
【図４】図４は、本開示の一実施形態に係る構造体を示す説明図である。
【発明を実施するための形態】
【０００７】
アナログ回路とデジタル回路とを分離するようにＥＢＧ構造体が形成されていると、アナログ回路とデジタル回路とのノイズ干渉は避けることができる。しかし、デジタル回路の一種であるメモリなどは、隣接して複数実装される場合がある。このような場合、デジタル回路間（メモリ間）のノイズ干渉を避けることができない。
【０００８】
本開示の印刷配線板は、各メモリ実装部が電源プレーンから出島状に突出して形成されており、電源プレーンと各メモリ実装部との接続部にＥＢＧ単位セルが設けられている。その結果、メモリは、それぞれ出島状に形成されたメモリ実装部に実装されるため、互いに干渉し合うことがない。さらに、電源プレーンと各メモリ実装部との接続部にＥＢＧ単位セルが設けられているため、メモリで発生したノイズがＥＢＧ単位セルによって抑制される。したがって、メモリ間のノイズ干渉を効率よく避けることができる。
【０００９】
さらに、本開示の構造体は、各メモリ実装部がマザーボード接続部から出島状に突出して形成されており、マザーボード接続部と各メモリ実装部との接続部にＥＢＧ単位セルが設けられている。その結果、上述と同様、メモリは、それぞれ出島状に形成されたメモリ実装部に実装されるため、互いに干渉し合うことがない。さらに、マザーボード接続部と各メモリ実装部との接続部にＥＢＧ単位セルが設けられているため、メモリで発生したノイズがＥＢＧ単位セルによって抑制される。したがって、メモリ間のノイズ干渉を効率よく避けることができる。以下、本開示の印刷配線板および構造体について詳細に説明する。
【００１０】
図１に示すように、本開示の一実施形態に係る印刷配線板は、基板１と電源プレーン２とを含む。基板１は、絶縁性を有する素材で形成されていれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド−トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの有機樹脂などが挙げられる。これらの有機樹脂は２種以上を混合して用いてもよい。絶縁性を有する素材として有機樹脂を使用する場合、有機樹脂に補強材を配合してもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は２種以上を併用してもよい。さらに、絶縁性を有する素材には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機充填材が含まれていてもよい。
【００１１】
基板１には電源プレーン２が形成されている。電源プレーン２は、電源ＩＣ実装部２１とメモリ実装部２２とを含む。電源プレーン２は導体で形成されており、導体としては、例えば銅、アルミニウム、金、銀などが挙げられる。加工性およびコストの観点から銅が望ましい。
【００１２】
電源プレーン２に含まれる電源ＩＣ実装部２１は、電源ＩＣ３を実装するための領域である。一方、電源プレーン２に含まれるメモリ実装部２２は、メモリ４を実装するための領域である。メモリ４としては、例えばＤＤＲメモリなどが挙げられる。図１に示すように、メモリ実装部２２は、それぞれ電源プレーンから出島状に突出して形成されている。図１では、４つのメモリ実装部２２を記載しているが、メモリ実装部２２は所望の個数設けられる。
【００１３】
本開示の一実施形態に係る印刷配線板は、電源プレーンと各メモリ実装部２２との接続部にＥＢＧ単位セル５が設けられている。ＥＢＧ単位セル５は、例えば単層構造を有している。ＥＢＧ単位セル５としては特に限定されず、例えば、櫛形電極（ＩＤＥ）のＥＢＧ単位セルなどが挙げられる。ＩＤＥのＥＢＧ単位セルの一実施形態を図２に示す。
【００１４】
図２に示すＩＤＥのＥＢＧ単位セルは、ブランチ５１と櫛形電極５２とを含む。ブランチ５１の両端部は、櫛形電極５２の端部に接続されている。ブランチ５１の幅は、供給する電流値に応じて適宜決定するもので、例えば２００〜１０，０００μｍ程度の幅を有する。
【００１５】
櫛形電極５２は、ブランチ５１の両側にブランチ５１と並行するように形成されている。櫛形電極５２の配線幅は特に限定されない。ＥＢＧ単位セルの小型化を考慮すると、櫛形電極５２の配線幅は１００μｍ以下であってもよい。さらに、櫛形電極５２の配線間隙幅も特に限定されず、小型化を考慮すると１００μｍ以下であってもよい。
【００１６】
ブランチ５１および櫛形電極５２は導体で形成されており、導体としては、例えば銅、アルミニウム、金、銀などが挙げられる。加工性およびコストの観点から銅が望ましい。このようなＩＤＥのＥＢＧ単位セルは、例えば、電源プレーン２に起点を有している。
【００１７】
図３は、図２に示すＥＢＧ単位セルに含まれる共振回路部分の等価回路を示している。図３において、各記号は以下のとおりである。
Ｌｂ：ＥＢＧ単位セルのインダクタンス値
Ｃｓ：ＥＢＧ単位セルのキャパシタンス値
Ｚppw：ＥＢＧ単位セルへ接続する電源回路のインピーダンス値
【００１８】
本開示の一実施形態に係る印刷配線板は、出島状に形成されたメモリ実装部２２にメモリ４がそれぞれ実装されるため、互いに干渉し合うことがない。さらに、電源プレーンと各メモリ実装部２２との接続部にＥＢＧ単位セル５が設けられているため、メモリ４で発生したノイズがＥＢＧ単位セル５によって抑制される。したがって、メモリ４間のノイズ干渉を効率よく避けることができる。
【００１９】
次に、本開示の一実施形態に係る構造体を説明する。図４に示すように、本開示の一実施形態に係る構造体は、基板１と電源プレーン２とを含む。上述で説明した部材については、同じ符号を付して、詳細な説明は省略する。
【００２０】
電源プレーン２は、マザーボード接続部２３および少なくとも２つのメモリ実装部２２を含む。本開示の一実施形態に係る印刷配線板は、例えばマザーボードとして使用される。そのため、電源プレーン２には電源ＩＣ実装部２１が設けられ、電源ＩＣ実装部２１に電源ＩＣ３が実装されている。しかし、本開示の一実施形態に係る構造体は、マザーボードに実装される。そのため、電源プレーン２にはマザーボード接続部２３が含まれており、電源ＩＣの実装は任意である。一方、電源プレーン２に含まれるメモリ実装部２２は、メモリ４を実装するための領域である。
【００２１】
本開示の一実施形態に係る印刷配線板は、マザーボード接続部２３と各メモリ実装部２２との接続部にＥＢＧ単位セル５が設けられている。ＥＢＧ単位セル５については、上述で説明した通りであり詳細な説明は省略する。
【００２２】
マザーボード接続部２３には、ビア６が形成されている。導体としては、例えば銅、アルミニウム、金、銀などが挙げられる。加工性およびコストの観点から銅であるのがよい。ビア６は、ビア形成用の穴（孔）の内壁面に被着されていてもよく、ビア形成用の穴（孔）を充填するフィルドビアの形態であってもよい。
【００２３】
本開示の一実施形態に係る構造体は、マザーボードから電源供給が行われる。すなわち、本開示の一実施形態に係る構造体がマザーボードに接続されると、マザーボード接続部２３に設けられた電源端子（図示せず）を経由し、ビア６を通じて内層の電源プレーンに電源供給が行われる。その結果、マザーボードとメモリ４とがＥＢＧ単位セル５を介して電気的に接続される。
【００２４】
本開示の一実施形態に係る構造体は、出島状に形成されたメモリ実装部２２にメモリ４がそれぞれ実装されるため、互いに干渉し合うことがない。さらに、マザーボード接続部２３と各メモリ実装部２２との接続部にＥＢＧ単位セル５が設けられているため、メモリ４で発生したノイズがＥＢＧ単位セル５によって抑制される。したがって、メモリ４間のノイズ干渉を効率よく避けることができる。
【００２５】
本開示の印刷配線板および構造体は、上述の実施形態に限定されない。上述の実施形態において、ＥＢＧ単位セル５は単層構造を有している。しかし、本開示の印刷配線板および構造体においては、多層構造を有するＥＢＧ単位セルを用いてもよい。
【００２６】
上述の実施形態において、メモリ実装部２２は４つ形成されており、各メモリ実装部２２に１個のメモリ４が搭載されている。しかし、本開示の印刷配線板および構造体においては、メモリ実装部は少なくとも２つ形成されていればよい。例えば、本開示の印刷配線板および構造体の用途や大きさなどに応じて、メモリ実装部は４つ以上形成されていてもよい。
【符号の説明】
【００２７】
１  基板
２  電源プレーン
２１  電源ＩＣ実装部
２２  メモリ実装部
３  電源ＩＣ
４  メモリ
５  ＥＢＧ単位セル
５１  ブランチ
５２  櫛形電極
６  ビア
【図１】
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【図２】
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【図３】
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【図４】
2018088470.tif 000006