【事件の表示】
　平成　６年特許願第　６３２２０号「半導体装置」拒絶査定に対する審判事件［平成　７年１０月２０日出願公開、特開平　７−２７３３１９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．経緯
　本件出願は、平成６年３月３１日に出願され、審査官からの拒絶理由が通知され、平成１０年６月１９日に意見書および手続補正書を提出したが、平成１１年３月４日付けで拒絶査定され、平成１１年４月７日に審判請求されたものである。
　
２．本願発明
　補正された明細書および図面の記載から見て、本願発明は、その特許請求の範囲請求項１〜６に記載されたとおりのものであり、その請求項１に係る発明は次のとおりである。「第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、この第２半導体層内に前記第１半導体層と隔てられた第１導電型の第３半導体領域と、この第３半導体領域表面から前記第１半導体層に達する深さの溝を有し、前記溝の表面に現れた前記第１半導体層と前記第３半導体領域との間の前記第２半導体層の領域をチャネルとして該チャネルに対応する前記第２半導体層の表面に形成されたゲート酸化膜と、該ゲート酸化膜の表面に形成されたゲート電極層と、前記第２半導体層および第３半導体領域の表面に共通に形成されたソース電極層と、前記第１半導体層の裏面側に形成されたドレイン電極層とを備える半導体装置において、
　前記第３半導体領域は、その上面より前記溝の表面に至る表面部において、不純物密度が略一定の一定不純物密度部と、この一定不純物密度部より不純物密度が低い低不純物密度部とを有し、
　前記ゲート酸化膜は、前記チャネルに対応する前記第２半導体層の表面から前記第３半導体領域の表面部に沿って、少なくとも前記第３半導体領域の前記一定不純物密度部と前記低不純物密度部との境界位置まで略均一厚さで延設され、
　前記ゲート電極層は、前記チャネルに対応する前記第２半導体層の表面上から前記第３半導体領域の表面部に沿って、少なくとも前記第３半導体領域の前記一定不純物密度部と前記低不純物密度部との境界位置まで前記略均一厚さとされた前記ゲート酸化膜を介して形成されていることを特徴とする半導体装置。」（以下、本願発明という）
　
３．引用例記載の発明
　拒絶の理由に引用された特開昭６２−１２１６７号公報（以下、引用例という）には、「溝部を有する縦形半導体装置の製造方法」（発明の名称）と、
「１．一導電型の半導体基体と、この半導体基体の主面に形成された溝部と、この溝部に絶緑膜を介して形成された電極膜と、前記半導体基体の主面に、前記溝部を囲むとともに一部分が前記電極膜と重なるように縦方向に形成された逆導電型の第１半導体層および一導電型の第２半導体層とを具えるる縦形半導体装置を製造するに当り、
　前記溝部を形成する工程が、
　前記半導体基体の主面上に、耐酸化性絶縁膜を選択的に形成する工程と、
　この耐酸化性絶縁膜の開口部を経て半導体基体を酸化して酸化膜を形成する工程と、
　この酸化膜をエッチングにより除去する工程とを具えることを特徴とする溝部を有する
縦形半導体装置の製造方法。」（特許請求の範囲）、
「３．前記耐酸化性絶縁膜の開口部を経て半導体基体を選択的に酸化して酸化膜を形成する工程と、この酸化膜をエッチングにより除去する工程とをくり返し行なうことを特徴とする特許請求の範囲１または２記載の縦形半導体装置の製造方法。」（特許請求の範囲）と、
「（産業上の利用分野）
　本発明は半導体装置の製造方法、特に半導体装置の主面にＶ字状またはＵ字状の溝部を形成した縦形半導体装置の製造方法に関するものである。」（第２頁左上欄第１２行〜第１５行）と、
「（作用）
　上述した本発明の製造方法によれば、溝部をケミカルエッチングによって形成するのではなく。溝部を形成すべき半導体基体の部分を選択的に酸化し、この酸化された部分をエッチングにより除去して溝部を形成するものであるが、この酸化は等方性を有するため尖った先端が形成されず、滑らかな輪郭形状を有する溝部が形成され、したがって電界の集中は起らない。また、酸化工程はきわめて精密に制御することができるので、溝部の寸法、形状も正確にかつ再現性高く制御することができる。このようにして耐圧の高い縦形半導体装置を正確に製造することができる。
（実施例）
　第１図（ａ）〜（ｆ）は本発明による溝部を有する縦形半導体装置の製造方法の一実施例の順次の製造工程を示すものであり、本例では縦形ＭＯＳ　ＦＥＴを製造するものである。高不純物濃度のｎ＋型半導体基体１１の上に、これよりも低不純物濃度のｎ型半導体層１２を形成する。本例ではこのｎ型半導体層１２はエピタキシャル成長により形成するが、引上げ法などの他の方法で形成することもできる。ｎ型半導体層１２の表面に厚さ約１０００Åの酸化膜１３を形成した後、その上に厚さ約３０００Åのチッ化膜を形成し、このチッ化膜をパタ−ニングして耐酸化絶縁膜１４を選択的に形成した状態を第１図（ａ）に示す。
　続いて熱酸化処理を施し、前記耐酸化絶縁膜１４の開口部１４ａを介してｎ型半導体層１２を選択的に酸化し、約１．５μｍの厚さを有する酸化膜１５を選択的に形成する。その後、チツ化膜よる成る耐酸化絶縁膜１４を、例えば１８０℃の熱リン酸あるいはフレオン系のドライエッチングによりエッチング除去した様子を第１図（ｂ）に示す。
　続いて前記厚い酸化膜１５をマスクとして、チャンネル領域を構成するｐ型拡散層（第１半導体層）１６を自己整合的に形成し、次にフォトエッチング技術により選択的にマスクを形成し、ｐ型拡散層１６内にソース領域を構成するｎ＋型拡散層（第２半導体層）１７を選択的に形成した様子を第１図（ｃ）に示す。
　次に、再び熱酸化処理を施し、厚さ約３０００Åの酸化膜１８を形成し、さらにその上にレジスト膜１９を選択的に形成した様子を第１図（ｄ）に示す。
　次にエッチングを施し、酸化膜１５を除去して、深さが約０．７〜０．８μｍの溝部２０を形成する。この溝部２０の輪郭形状は滑らかとなっており、鋭く尖った部分は形成されない。次に、この溝部に厚さ約１０００Åのゲート酸化膜２１を形成し、さらにその上にゲート電極を構成する多結晶シリコン膜２２を約６０００Åの厚さに選択的に形成した様子を第１図（ｃ）に示す。このゲート多結晶シリコン膜２２はｐ型拡散層１６およびｎ＋型拡散層１７と部分的に重なるように形成されている。なお、第１図（ｄ）では酸化膜１３および１８は一層の酸化膜２３として示してある。
　次にＣＶＤ法にてＣＶＤ‐ＳｉＯ２膜２４を約５０００Åの厚さに堆積した後、熱処理を施す。最後に酸化膜２３およびＣＶＤ‐ＳｉＯ２膜２４にコンタトホール２３ａおよび２４ａを形成した後、Ａｌを蒸着して金属電極層２５を選択的に形成して、第１図（ｆ）に示す縦形ＭＯＳトランジスタを完成する。」（第３頁左上欄第２行〜右下欄第３行）と、
「第３図（ａ）〜（ｅ）は本発明の縦形半導体装置の製法方法のさらに他の実施例の順次の工程を示すものである。本例ではｎ＋型シリコン半導体基板５１の上にｎ型シリコン半導体層５２を形成し、さらにその上に約１０００Åの厚さのバッファ用酸化膜５３を形成し、さらにその上にチッ化膜より成る耐酸化性絶縁膜５４を選択的に形成した様子を第３図（ａ）に示す。
　次に熱酸化処理を施し、耐酸化性絶縁膜５４の開口部に厚さ約１．０μｍの厚い酸化膜５５を形成した状態を第３図（ｂ）に示す。
　その後、耐酸化性絶縁膜５４をマスクとして厚い酸化膜５５をエッチングにより除去して溝５６を形成した様子を第３図（ｃ）に示す。
　続いて再度熱酸化処理を施し、約１．５〜２．０μｍの厚い酸化膜５７を形成した様子を第３図（ｄ）に示す。
　続いて、チッ化膜より成る耐酸化性絶縁膜５４、薄いバッファ用酸化膜５３および厚い酸化膜５６をエッチングにより除去することによってｎ型半導体層５２の主面に深さが１．０〜１．５μｍ程度の滑らかな溝部５８を形成した様子を第３図（ｅ）に示す。以後は第１図（ｅ）および（ｆ）と同様な処理を行なって縦形ＭＯＳトランジスタを完成する。
」（第４頁右上欄第１１行〜左下欄第１４行）とそれぞれ記載されている。
　引用例には、縦形半導体装置の製造方法が記載されているが、それにより作成された半導体装置も示されている。
　また、溝部２０はソース領域を構成するｎ＋型拡散層１７から、低不純物濃度のｎ型半導体層１２に達しており、溝部２０に形成されたゲート絶縁膜２１は、ソース領域を構成するｎ＋型拡散層１７と低不純物濃度のｎ型半導体層１２との間のチャンネル領域を構成するｐ型拡散層１６の表面に形成されているのは明らかである。さらに、Ａｌ金属電極層２５は、ソース領域を構成するｎ＋型拡散層１７とチャンネル領域を構成するｐ型拡散層１６の表面に形成されている。即ち、引用例には次の半導体装置が示されている。
「高不純物濃度のｎ＋型半導体基体１１の上の、これよりも低不純物濃度のｎ型半導体層１２と、ｎ型半導体層１２上に形成されたチャンネル領域を構成するｐ型拡散層１６と、ｐ型拡散層１６内に形成されたソース領域を構成するｎ＋型拡散層１７と、 深さが約０．７〜０．８μｍの溝部２０を有し、溝部２０はソース領域を構成するｎ＋型拡散層１７から、低不純物濃度のｎ型半導体層１２に達しており、溝部２０に形成された厚さ約１０００Åのゲート絶縁膜２１は、ソース領域を構成するｎ＋型拡散層１７と低不純物濃度のｎ型半導体層１２との間のチャンネル領域を構成するｐ型拡散層１６の表面に形成され、さらにその上に多結晶シリコン膜２２を約６０００Åの厚さに選択的に形成したゲート電極と、ソース領域を構成するｎ＋型拡散層１７とチャンネル領域を構成するｐ型拡散層１６の表面に形成されているＡｌ金属電極層２５とを備える半導体装置。」
　
４．本願発明と引用例との対比
（一致点）
　本願発明の「第１導電型の第１半導体層」、「第２導電型の第２半導体層」、「第１導電型の第３半導体領域」は、引用例の「低不純物濃度のｎ型半導体層１２」、「チャンネル領域を構成するｐ型拡散層１６」、「ソース領域を構成するｎ＋型拡散層１７」にそれぞれ相当するから、本願発明と引用例のものとは次の点で一致する。
「第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、この第２半導体層内に前記第１半導体層と隔てられた第１導電型の第３半導体領域と、この第３半導体領域表面から前記第１半導体層に達する深さの溝を有し、前記溝の表面に現れた前記第１半導体層と前記第３半導体領域との間の前記第２半導体層の領域をチャネルとして該チャネルに対応する前記第２半導体層の表面に形成されたゲート酸化膜と、該ゲート酸化膜の表面に形成されたゲート電極層と、前記第２半導体層および第３半導体領域の表面に共通に形成されたソース電極層とを備える半導体装置。」
（相違点）
　そして、本願発明と引用例とは次の点で相違している。
１）本願発明は、「前記第１半導体層の裏面側に形成されたドレイン電極層」を有しているが、引用例のものは明示されていない点、
２）本願発明は、「前記第３半導体領域は、その上面より前記溝の表面に至る表面部において、不純物密度が略一定の一定不純物密度部と、この一定不純物密度部より不純物密度が低い低不純物密度部とを有」するが、引用例のものは明示されていない点、
３）本願発明は、「前記ゲート酸化膜は、前記チャネルに対応する前記第２半導体層の表面から前記第３半導体領域の表面部に沿って、少なくとも前記第３半導体領域の前記一定不純物密度部と前記低不純物密度部との境界位置まで略均一厚さで延設され」ているが、引用例のものは明示されていない点、
４）本願発明は、「前記ゲート電極層は、前記チャネルに対応する前記第２半導体層の表面上から前記第３半導体領域の表面部に沿って、少なくとも前記第３半導体領域の前記一定不純物密度部と前記低不純物密度部との境界位置まで前記略均一厚さとされた前記ゲート酸化膜を介して形成されている」が、引用例のものは明示されていない点。
　
５．相違点の検討
（相違点１）について）
　引用例においても、その従来例として、高不純物濃度のｎ＋型半導体基体１裏面にドレイン電極８を設けており、周知の構成であり、当業者がトランジスタとする際に当然に設定すべき事項である。
（相違点２）について）
　引用例において、厚い酸化膜１５をマスクとして、チャンネル領域を構成するｐ型拡散層１６を自己整合的に形成し、次にフォトエッチング技術により選択的にマスクを形成し、ｐ型拡散層１６内にソース領域を構成するｎ＋型拡散層（第２半導体層）１７を選択的に形成しているので、厚い酸化膜１５は、拡散層１７形成後除去されていることから、ソース領域を形成する際には、厚い酸化膜１５を有しており、厚い酸化膜以外の部分では不純物密度が略一定の一定不純物密度部となり、厚い酸化膜１５を通じてイオン注入された部分は、一定不純物密度部より不純物密度が低い低不純物密度部となる。してみると、引用例のものも当該構成を有しており、実質的な相違点ではない。
　なお請求人は、不純物導入後の不純物活性化のための熱処理やその後のアニーリング等の熱処理などにより、不純物導入直後にＬＯＣＯＳ溝の端部に位置していた不純物はより低濃度側（溝側面方向など）に移動・再分布し、位置が変わると審判請求理由で主張しているが、請求項１の発明は、その上面より前記溝の表面に至る表面部において、一定不純物密度部と、この一定不純物密度部より不純物密度が低い低不純物密度部とを有することとしており、両者が特定の間に有る構成を示すものであり、両者の間の位置が引用例のものと異なるとの主張は、請求項１記載に基づかない主張である。
（相違点３）について）
　引用例には、第３図に関し、ＬＯＣＯＳ酸化膜作成と、それのエッチング除去を繰り返す技術が記載され、滑らかな溝部が形成されることが示されている。そして、その後第１図（ｅ）の処理となることから、滑らかな溝部と、平面部にゲート絶縁膜となる酸化膜を形成すると認められ、この膜は、全表面が露出しているので、全面に略均一な酸化膜であると認められる。第３図の方法を適用した第１図に示された構造のゲート酸化膜も、チャネルに対応する前記第２半導体層の表面から前記第３半導体領域の表面部に沿っており、しかも、少なくとも前記第３半導体領域の前記一定不純物密度部と前記低不純物密度部との境界位置まで略均一厚さで延設されていると認められる。
　従って、この相違点に格別のことが認められない。
（相違点４）について）
　上記３）の構成を有するゲート絶縁膜上にゲート電極を設けることは周知の技術である。
　
６．まとめ
　上記相違点１）〜４）はいずれも格別のものでなく、請求項１に係る発明は、引用例記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　なお、原拒絶査定では、同一であるとして、特許法第２９条第１項第３号を適用しているが、拒絶理由通知では、特許法第２９条第２項についても通知しており、再度意見を聞く必要を認めない。
　従って、請求項２〜６に係る発明について検討するまでもなく、本件出願は拒絶されるべきものであるから、結論のとおり審決する。