(57)【要約】【課題】より良好な画素信号を得ることができるようにする。【解決手段】受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とを備え、光電変換部と保持部は、所定の厚さを有する半導体基板内に形成され、保持部は、所定の厚さの半分の厚さ以下で形成されている。保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える。光電変換部と電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている。本技術は、撮像素子に適用できる。【選択図】図４
2018160486.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を備え、
前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
撮像素子。
【請求項２】
前記保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える
請求項1に記載の撮像素子。
【請求項３】
前記光電変換部と前記電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている
請求項２に記載の撮像素子。
【請求項４】
画素間に形成されている前記遮光部は、前記半導体基板を貫通している
請求項３に記載の撮像素子。
【請求項５】
前記電荷捕獲領域の光入射側は、光を遮光する遮光部で覆われている
請求項２に記載の撮像素子。
【請求項６】
前記電荷捕獲領域から電荷を排出する排出ドレインをさらに備える
請求項２に記載の撮像素子。
【請求項７】
前記電荷捕獲領域から、前記排出ドレインまでのオーバーフローパスは、前記半導体基板を非貫通に形成されている遮光部の領域に形成されている
請求項６に記載の撮像素子。
【請求項８】
前記排出ドレインは、ＯＦＤと共有とされている
請求項６に記載の撮像素子。
【請求項９】
前記排出ドレインは、トランジスタの電源と共有とされている
請求項６に記載の撮像素子。
【請求項１０】
前記排出ドレイン専用のＯＦＧを備える
請求項６に記載の撮像素子。
【請求項１１】
前記排出ドレインは、前記電荷捕獲領域が形成されている画素に隣接する画素に形成されている
請求項６に記載の撮像素子。
【請求項１２】
前記排出ドレインは、前記電荷捕獲領域の光入射側に形成され、光の入射を遮光する遮光部と共通とされている
請求項６に記載の撮像素子。
【請求項１３】
前記排出ドレインは、前記電荷捕獲領域の光入射側に形成されている
請求項６に記載の撮像素子。
【請求項１４】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を備え、
前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
撮像素子を含み、
前記撮像素子からの信号を処理する処理部を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、電子機器に関し、例えば、より良好な画素信号を得ることができるようにした撮像素子、電子機器に関する。
【背景技術】
【０００２】
CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。
【０００４】
ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行ごとに順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。
【０００５】
そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０３６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
画素内に電荷保持部を設けた構成を採用した場合には、画素レイアウトが制限されてしまうため、開口率が小さくなり、ＰＤの感度が低下したり、ＰＤおよび電荷保持部の容量が低下したりすることが懸念される。さらに、電荷保持中の電荷保持部に光が入射することにより、光学的なノイズが発生することも懸念される。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、より良好な画素信号を得ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の撮像素子は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを備え、前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている。
【００１０】
本技術の一側面の電子機器は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを備え、前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている撮像素子を含み、前記撮像素子からの信号を処理する処理部を備える。
【００１１】
本技術の一側面の撮像素子においては、受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とが備えられている。光電変換部と保持部は、所定の厚さを有する半導体基板内に形成され、保持部は、所定の厚さの半分の厚さ以下で形成されている。
【００１２】
本技術の一側面の電子機器は、前記撮像素子を備える構成とされている。
【発明の効果】
【００１３】
本技術の一側面によれば、より良好な画素信号を得ることができる。
【００１４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】イメージセンサの構成を示す図である。
【図２】画素の構成を示す図である。
【図３】反射光による影響について説明するための図である。
【図４】本技術を適用した画素の一実施の形態の構成を示す図である。
【図５】画素の構成を示す平面図である。
【図６】電荷保持領域の厚さについて説明するための図である。
【図７】画素の他の構成を示す平面図である。
【図８】画素の他の構成を示す断面図である。
【図９】画素の他の構成を示す平面図である。
【図１０】画素の他の構成を示す断面図である。
【図１１】画素の他の構成を示す平面図である。
【図１２】画素の他の構成を示す断面図である。
【図１３】画素の他の構成を示す平面図である。
【図１４】画素の他の構成を示す断面図である。
【図１５】画素の他の構成を示す平面図である。
【図１６】画素の他の構成を示す断面図である。
【図１７】画素の他の構成を示す平面図である。
【図１８】画素の他の構成を示す平面図である。
【図１９】画素の他の構成を示す断面図である。
【図２０】画素の製造について説明するための図である。
【図２１】画素の製造について説明するための図である。
【図２２】画素の他の構成を示す断面図である。
【図２３】画素の他の構成を示す断面図である。
【図２４】電子機器の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００１７】
＜撮像素子の構成＞
図１は、本発明が適用される撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
【００１８】
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
【００１９】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００２０】
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００２１】
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
【００２２】
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００２３】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
【００２４】
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２５】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
【００２６】
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２７】
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００２８】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００２９】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
【００３０】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３１】
＜単位画素の構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。図２は、画素５０の断面的な構成例を示す図である。
【００３２】
図２を示した画素５０ａによると、電荷保持領域６８に光が漏れ込むことを防止することができ、光学的なノイズの発生を防止することができる。さらに、図４に示す画素５０ｂによると、電荷保持領域６８への光入射（ＰＬＳ＝Parasitic Light Sensitivity：スミアと類似の現象）をより抑制（光入射による影響を低減）することができる。
【００３３】
まずは、図２を参照し、電荷保持領域６８に光が漏れ込むことを防止する構造を有する画素５０ａの構造について説明を加える。
【００３４】
図２に示すように、画素５０ａは、図２の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素５０ａにおいて、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。
【００３５】
なお、イメージセンサ３０は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
【００３６】
配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。
【００３７】
また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、転送トランジスタを構成するＴＲＸゲート７３が配置されている。ＴＲＸゲート７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。
【００３８】
酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。
【００３９】
また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４−１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４−２が形成されている。さらに、半導体基板６３には、画素５０ａと、隣接する他の画素５０ａとを分離するための画素間分離領域７５が、画素５０ａの外周を囲うように形成されている。
【００４０】
遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。
【００４１】
また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６Ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６Ｂとを有して形成される。即ち、蓋部７６Ａは、画素５０ａを構成する各層に対して略平行に形成され、埋め込み部７６Ｂは、蓋部７６Ａに対して略直交する方向に延在するように所定の深さまで形成されている。
【００４２】
ここで、遮光部７６の埋め込み部７６Ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６Ｂにより分離されていればよい。
【００４３】
また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６Ｃが形成されている。すなわち開口部７６Ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。
【００４４】
また、図２に示した例では、埋め込み部７６Ｂの一部が半導体基板６３を貫通するように遮光部７６が形成されている。すなわち、遮光部７６は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６Ｂが、半導体基板６３を貫通するように形成されている。
【００４５】
すなわち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６Ｂを形成することにより、同一の画素５０ａのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。
【００４６】
以下の説明においては、半導体基板６３を貫通するように遮光部７６を、貫通遮光部７６と記載し、半導体基板６３を貫通しない遮光部７６を非貫通遮光部７６と記述する。図２においては、画素５０ａの周りを囲む遮光部７６は、貫通遮光部７６とされ、ＰＤ５１と、電荷保持部５４の間に形成されている遮光部７６は、非貫通遮光部７６とされている。また、貫通遮光部７６も、トランジスタが配置される箇所などでは、非貫通とされている。
【００４７】
カラーフィルタ層６５では、画素５０ａごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素５０ａごと配置される。
【００４８】
オンチップレンズ６６は、画素５０ａに入射する入射光をＰＤ５１に集光するための小型のレンズである。
【００４９】
以上のように、画素５０ａは、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成された遮光部７６を有して構成されている。これにより、図２において白抜きの矢印で示されるように、斜め方向から光が入射してＰＤ５１を通過したとしても、埋め込み部７６Ｂにより遮光することができるので、電荷保持領域６８に光が漏れ込むことを防止することができる。従って、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００５０】
＜電荷保持領域への光入射について＞
図２に示した画素５０ａによれば、斜め方向から光が入射し、ＰＤ５１を通過して、電荷保持部５４に入射されるような光は、遮光部７６により遮光されるため、上記したように、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。さらに、配線層６１で反射された光による影響も低減させることについて説明する。
【００５１】
図３に、図２に示した画素５０ａを再度示す。図３に白抜きの矢印で示したように、ＰＤ５１に入射した光のうち、ＰＤ５１を透過し、配線層６１まで到達する光がある。配線層６１に到達した光の一部は、配線７１で反射され、電荷保持部５４に入射する光がある。このように、電荷保持部５４には、ＰＤ５１側からだけではなく、配線層６１側からも光が入射してしまう可能性がある。
【００５２】
電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を、さらに抑制するために、配線層６１側からの光成分による影響も低減させる画素５０の構成について説明する。
【００５３】
＜電荷保持部の構成＞
図４は、画素５０の他の構成を示す図である。図４以降の画素５０に関する図に関しては、配線層６１、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６は、図示を省略する。
【００５４】
図４に示した画素５０ｂと、図２に示した画素５０ａを比較するに、電荷保持領域６８の構成が異なる。画素５０ｂの電荷保持領域６８ｂは、表面ピニング層７４−１ｂ、電荷保持部５４ｂ、および表面ピニング層７４−２ｂから構成されている点は、図２に示した画素５０ａと同様であるが、各層の厚み、特に、電荷保持部５４ｂは薄く形成されている。
【００５５】
また、電荷保持領域６８ｂの上部（入射側、表面ピニング層７４−２ｂの上部）には、電荷捕獲領域１０１が形成されている点も、図２に示した画素５０ａと異なる。この電荷捕獲領域１０１は、ｎ型で形成されている。
【００５６】
再度図３を参照するに、配線層６１で反射された光は、電荷保持領域６８の上部（図中上側）、換言すれば、電荷保持部５４の上部（配線層６１側ではない側）に到達し、光電変換されてしまう可能性が高い。そこで、図4に示したように、電荷保持領域６８の上部に、電荷捕獲領域１０１を、電荷保持部５４ｂとは別に設け、この電荷捕獲領域１０１で、配線層６１で反射された光を捕らえる構造とする。
【００５７】
このような構造とすることで、配線層６１で反射された光を電荷捕獲領域１０１で捕獲することができるようになり、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００５８】
図５は、図４に示した画素５０ｂを下部（図４中での下側）から見たときの平面図である。図４に示した画素５０ｂは、図５に示した矢印Ａ−Ｂ断面における画素５０ｂの断面的な構成例となる。
【００５９】
ＯＦＤ１２１は、図中右下に位置している。ＯＦＤ１２１は、ＰＤ５１のリセットゲートに接続しているドレインを表す。ＯＦＤ１２１は、ＯＦＧゲート１２２を介して、ＰＤ５１と接続されている。
【００６０】
ＰＤ５１の上側には、電荷保持領域６８ｂが配置されている。画素５０ｂを下部から見たとき、電荷保持領域６８ｂ（電荷保持部５４ｂ）が配置されている領域内には、ＴＲＸゲート７３ｂが配置されている。ＴＲＸゲート７３ｂは、ＰＤ５１から電荷保持部５４ｂに電荷を転送させるために設けられている。
【００６１】
電荷保持領域６８ｂの図中左側には、ＴＲＸゲート７３ｂを介して、浮遊拡散領域１２５（ＦＤ１２５）が配置されている。ＴＲＧゲート１２４は、電荷保持部５４ｂから浮遊拡散領域１２５に電荷を転送させるために設けられている。
【００６２】
電荷保持領域６８ｂの上部には、貫通遮光部７６（貫通遮光部７６Ｂ−１ｂとする）が形成されている。この貫通遮光部７６Ｂ−１ｂの両端は、トランジスタなどを配置する関係で、一部非貫通に形成されている。
【００６３】
ＰＤ領域６７は、非貫通遮光部７６Ｂ−２ｂと貫通遮光部７６Ｂ−３ｂで囲まれている。貫通遮光部７６Ｂ−３ｂは、画素５０ｂ間に設けられる遮光部であり、説明の都合上、異なる符号を付しているが、貫通遮光部７６Ｂ−１ｂと同じである。
【００６４】
画素５０ｂ間は、貫通遮光部７６Ｂ−１ｂ，７６Ｂ−３ｂにより、画素間で漏れる光が遮光される構成とされている。
【００６５】
ＰＤ領域６７（ＰＤ５１）と電荷保持領域６８ｂ（電荷保持部５４ｂ）との間は、非貫通遮光部７６Ｂ−２ｂにより、ＰＤ５１側から、電荷保持部５４ｂに漏れる光が遮光される構成とされている。
【００６６】
さらに画素５０ｂは、図４を参照して説明したように、配線層６１側からの反射光は、電荷捕獲領域１０１で捕獲される構成とされている。このような構成により、画素５０ｂは、光学的なノイズの発生を抑制することができる。
【００６７】
上記したように、電荷保持領域６８ｂに、電荷捕獲領域１０１を設けた場合、電荷捕獲領域１０１は、例えば、図６を参照して説明する条件を満たすように構成することで、ＰＬＳをより抑制することができる。
【００６８】
図６を参照するに、半導体基板６３の厚さを厚さＴ１とし、その半分の厚さを、厚さＴ２とする。電荷保持部５４ｂとピニング層７４−１ｂの厚さを、厚さＴ３とする。電荷保持部５４ｂとピニング層７４−１ｂは、電荷を保持する保持領域（メモリ）として機能するが、このメモリの厚さＴ３は、半導体基板６３の半分の厚さＴ２以下に形成される。
【００６９】
このように、電荷保持部５４ｂとピニング層７４−１ｂの厚さＴ３を、半導体基板６３の半分の厚さＴ２以下に形成するだけでも、ＰＬＳを抑制することができる。
【００７０】
すなわち、半導体基板６３に、受光した光を電荷に変換する光電変換部（ＰＤ５１）と、光電変換部から転送されてきた電荷を保持する保持部（電荷保持部５４）とを形成し、その保持部の厚さを、半導体基板６３の厚さの半分以下とする構成とすることで、ＰＬＳを抑制する撮像素子とすることができる。
【００７１】
さらに、電荷保持部５４ｂとピニング層７４−１ｂの厚さＴ３とすることで、半導体基板６３の（厚さＴ１−厚さＴ３）の領域（光入射側の領域）に、電荷捕獲領域１０１（図４）を形成することができる。上記したように、電荷捕獲領域１０１を形成することで、反射成分が電荷保持部５４ｂには入り込まないようにすることができ、ＰＬＳをより抑制することが可能となる。
【００７２】
＜画素のさらに他の構成＞
電荷捕獲領域１０１を有する画素５０のさらに他の構成について説明する。なお、図４、図５に示した画素５０ｂと同一の部分については、同一の符号を付し、その説明は省略する。
【００７３】
図７は、画素５０ｃの平面図であり、図８は、図７に示した矢印Ａ−Ｂ断面における画素５０ｃの断面図である。
【００７４】
図７、図８に示した画素５０ｃと、図４、図５に示した画素５０ｂを比較するに、画素５０ｃは、画素５０間の遮光部７６が、非貫通遮光部７６で形成されている点が異なり、他の部分は同一とされている。
【００７５】
すなわち、図７、図８を参照するに、隣接する画素５０ｃ間に形成される遮光部７６は、非貫通遮光部７６Ｂ−１ｃ、非貫通遮光部７６Ｂ−３ｃとされている。ＰＤ領域６７ｃと電荷保持領域６８ｃの間の遮光部７６も、非貫通遮光部７６Ｂ−２ｃとされている。
【００７６】
このように、遮光部７６を、非貫通の遮光部とすることで、遮光部を形成するための工程数を削減することができる。また、遮光部７６を形成する掘り込み部のＰ型を保障しなくてもよくなり、飽和電子量を増やすことも可能となる。
【００７７】
画素５０のさらに他の構成について説明する。図９は、画素５０ｄの平面図であり、図１０は、図９に示した矢印Ａ−Ｂ断面における画素５０ｄの断面図である。
【００７８】
図９、図１０に示した画素５０ｄと、図４、図５に示した画素５０ｂを比較するに、画素５０ｄは、画素５０間の遮光部７６と、ＰＤ領域６７ｃと電荷保持領域６８ｃの間の遮光部７６が形成されていない点が異なり、他の部分は同一とされている。
【００７９】
すなわち、図９、図１０を参照するに、隣接する画素５０ｄ間には遮光部７６は形成されていない。またＰＤ領域６７ｃと電荷保持領域６８ｃの間にも、遮光部７６は形成されていない。
【００８０】
このような構成としても、図６を参照して説明したように、電荷保持部５４ｄの厚さ（メモリの厚さ）を、半導体基板６３の半分の厚さ以下に形成することで、ＰＬＳを抑制することができ、さらに電荷捕獲領域１０１により、反射成分だけでなく、ＰＤ５１を通過した光成分も捕らえることができるため、ＰＬＳを抑制することができる。
【００８１】
このように、縦方向の遮光部７６を形成しない構成とすることで、遮光部を形成するための工程数を削減することができる。また、遮光部７６を形成する掘り込み部のＰ型を保障しなくてもよくなり、飽和電子量を増やすことも可能となる。
【００８２】
＜排出ドレインを有する構成＞
上記したように、電荷保持部５４上に電荷捕獲領域１０１を形成することで、ＰＤ５１を通過してきた光や、配線層６１で反射された光による電荷を捕らえることができるが、そのような不要な電子が電荷捕獲領域１０１に蓄積されるため、排出するような仕組みを設けた方が良い。
【００８３】
以下に、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインを備える画素５０について説明を加える。
【００８４】
以下の説明においては、図４、図５に示した画素５０ｂを例に挙げて説明を行うが、他の画素においても、同様に排出ドレインを形成することはできる。なお、図４、図５に示した画素５０ｂと同一の部分については、同一の符号を付し、その説明は省略する。
【００８５】
図１１は、縦方向に配置された２つの画素５０ｅの平面図であり、図１２は、図１１に示した矢印Ａ−Ｂ断面における画素５０ｅの断面図である。
【００８６】
図１１を参照するに、画素５０ｅ−１のＰＤ領域６７ｅ−１の図中右下であり、ＯＦＤ１２１−１の近傍に、排出ドレイン２０１−１が配置されている。ＯＦＤ１２１−１と排出ドレイン２０１−１を分離するために、ＯＦＤ１２１−１と排出ドレイン２０１−１の間に、ｐ＋領域２０２−１が形成されている。
【００８７】
同様に、画素５０ｅ−２のＰＤ領域６７の図中右下であり、ＯＦＤ１２１−２の近傍に、排出ドレイン２０１−２が配置されている。ＯＦＤ１２１−２と排出ドレイン２０１−２を分離するために、ＯＦＤ１２１−２と排出ドレイン２０１−２の間に、ｐ＋領域２０２−２が形成されている。
【００８８】
このように、画素５０ｅ毎に排出ドレイン２０１が設けられた構成とされる。
【００８９】
図１２に示したように、排出ドレイン２０１−２は、電荷捕獲領域１０１−１と繋がっている。このように、排出ドレイン２０１を設け、その排出ドレイン２０１に、電荷捕獲領域１０１を繋げることで、電荷捕獲領域１０１に蓄積された電荷が、オーバーフローし、排出ドレイン２０１から排出される構成とすることができる。
【００９０】
また、電荷捕獲領域１０１から、排出ドレイン２０１までのオーバーフローパスは、非貫通遮光部の下側に形成することができる。
【００９１】
電荷捕獲領域１０１−１は、画素５０ｅ−１に形成され、その電荷捕獲領域１０１−１が接続されている排出ドレイン２０１−２は、画素５０ｅ−１に隣接している画素５０ｅ−２に形成されている。
【００９２】
この例のように、電荷捕獲領域１０１は、隣接する画素５０ｅに形成されている排出ドレイン２０１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｅに形成されている排出ドレイン２０１と接続される構成としても良い。
【００９３】
ところで、図５を参照して遮光部７６について説明しときに、貫通遮光部７６の一部は、トランジスタなどを配置するために一部非貫通とされていると説明した。
【００９４】
図１２に示した画素５０ｅ間に配置されている遮光部７６は、図５を参照して説明した、例えば、貫通遮光部７６Ｂ−１に該当する。貫通遮光部７６Ｂ−１であるため、半導体基板６３を貫通しているが、図１２に示した断面図においては、ＯＦＤ１２１−１が配置されている部分の断面を示しているため、非貫通とされている。
【００９５】
また、図１２に示した排出ドレイン２０１−２上の遮光部７６は、図５を参照して説明した、例えば、ＰＤ５１を囲む非貫通遮光部７６Ｂ−２に該当する。非貫通遮光部７６Ｂ−２の下側には、図１２に示した例では、排出ドレイン２０１−２、ｐ＋領域２０２−２、ＯＦＤ１２１−１などが配置されているため、非貫通の遮光部７６とされている。
【００９６】
図１３、図１４を参照し、排出ドレインを有する画素５０の他の構成について説明する。
【００９７】
図１３、図１４に示した画素５０ｆは、排出ドレインをＯＦＤ１２１と共有した構成とされている。排出ドレインとＯＦＤ１２１と共有した構成としたため、図１３、図１４に示した画素５０ｆは、図１１、図１２に示した画素５０ｅから、排出ドレイン２０１を削除した構成とされている。
【００９８】
図１３、図１４に示した画素５０ｆは、画素５０ｆ−１の電荷捕獲領域１０１−１（ＴＲＸゲート７３ｂ−１下に形成されている）と、画素５０ｆ−２に形成されているＯＦＤ１２１が繋げられた構成とされている。
【００９９】
このように、電荷捕獲領域１０１は、隣接する画素５０ｆに形成されているＯＦＤ１２１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｆに形成されているＯＦＤ１２１と接続される構成としても良い。
【０１００】
このように、ＯＦＤ１２１を、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインとしても用いる構成とすることで、図１１、図１２を参照して説明したように、排出ドレイン２０１をＯＦＤ１２１と別に設ける構成と比較して、排出ドレイン２０１という新たな素子を追加することなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができる。
【０１０１】
よって、ＰＤ５１やＯＦＧゲート１２２のサイズを小さくする必要もなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができ、面積効率を向上させることができる。
【０１０２】
図１５、図１６を参照し、排出ドレインを有する画素５０の他の構成について説明する。
【０１０３】
図１５、図１６に示した画素５０ｇは、排出ドレイン２０１をトランジスタ１２３の電源ＶＤＤと共有した構成とされている。また、１画素５０ｇ内で完結する構成とされている。すなわち、電荷捕獲領域１０１と排出ドレイン２０１は、同一画素５０ｇ内に、それぞれ形成されている。
【０１０４】
図１５、図１６に示した画素５０ｇにおいては、トランジスタ１２３の電源ＶＤＤを排出ドレイン２０１とし、その排出ドレイン２０１に、電荷捕獲領域１０１が接続されている。
【０１０５】
このように、電荷捕獲領域１０１は、同一画素５０ｇに形成されているトランジスタ１２３（内の電源ＶＤＤ）と接続される構成とすることができる。また、上記した例と同じく、図１７に示すように、電荷捕獲領域１０１−１は、その電荷捕獲領域１０１−１が形成されている画素５０ｂ−１に隣接する画素５０ｂ−２に形成されているトランジスタ１２３−２（内の電源ＶＤＤ）と接続される構成としても良い。
【０１０６】
このように、トランジスタ１２３の電源ＶＤＤを排出ドレイン２０１とし、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインとしても用いる構成とすることで、図１３、図１４を参照して説明した場合と同じく、排出ドレイン２０１という新たな素子を配置するための領域を確保することなく、電荷捕獲領域１０１に蓄積された電荷を排出することができる構成とすることができる。
【０１０７】
よって、ＰＤ５１やＯＦＧゲート１２２のサイズを小さくする必要もなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができ、面積効率を向上させることができる。
【０１０８】
図１８、図１９を参照し、排出ドレインを有する画素５０の他の構成について説明する。
【０１０９】
図１８、図１９に示した画素５０ｈは、排出ドレイン２０１と、その排出ドレイン２０１用のＯＦＧゲート２３１を備えた構成とされている。図１８、図１９に示した画素５０ｈは、図１１、図１２に示した画素５０ｈにＯＦＧゲート２３１を追加した構成とされている。
【０１１０】
このように、排出ドレイン２０１専用のＯＦＧゲート２３１を備えた構成の画素５０ｈの場合、ＯＦＧゲート２３１のゲート（Gate）制御により、電荷捕獲領域１０１で捕獲された電荷が排出される。
【０１１１】
ＯＦＧゲート２３１のゲート制御は、ＰＬＳ信号を読み出していることになる。換言すれば、ＯＦＧゲート２３１のゲート制御は、電荷捕獲領域１０１からの信号を読み出していることになる。
【０１１２】
電荷捕獲領域１０１から読み出されたＰＬＳ信号を、後段の信号処理に利用するようにしても良い。電荷捕獲領域１０１に蓄積される電荷は、ＰＤ５１に蓄積される電荷と同じく、入射される光の強度に依存すると考えられるため、例えば、電荷捕獲領域１０１からの信号で光の強度を測定し、その測定結果に応じた処理を、ＰＤ５１から読み出される信号の処理に用いるといった処理を行うようにすることもできる。
【０１１３】
電荷捕獲領域１０１−１は、画素５０ｈ−１に形成され、その電荷捕獲領域１０１−１が接続されている排出ドレイン２０１−２とＯＦＧゲート２３１−２は、画素５０ｈ−１に隣接している画素５０ｈ−２に形成されている。
【０１１４】
この例のように、電荷捕獲領域１０１は、隣接する画素５０ｈに形成されている排出ドレイン２０１やＯＦＧゲート２３１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｈに形成されている排出ドレイン２０１やＯＦＧゲート２３１と接続される構成としても良い。
【０１１５】
本技術によれば、不要な光成分による影響を低減させることが可能となる。
【０１１６】
＜製造について＞
上述した画素５０の製造について図２０、図２１を参照して説明する。ここでは、画素５０ｂを製造する場合を例に挙げて説明を続ける。
【０１１７】
工程Ｓ１１において、ＳＯＩ基板がセッティングされる。ここでは、ＳＯＩ基板を用い、電荷蓄積層をｎ型として構成する場合を例に挙げて説明するが、Bulk基板を用いて、電荷蓄積層をｐ型に構成する場合などにおいても本技術は適用できる。
【０１１８】
また工程Ｓ１１においては、イオン・インプランテーションにて、トランジスタのwellも形成され、素子分離も形成される。また、エッチングストッパ層３０１も形成されている。
【０１１９】
工程Ｓ１２において、ｎ型領域となるＰＤ５１、電荷保持部５４ｂ、および電荷捕獲領域１０１が、イオン・インプランテーションにより形成される。電荷捕獲領域１０１として、排出ドレイン２０１と接続されるｎ型領域も形成される。電荷保持領域６８ｂにｐ型領域が作成される場合、工程Ｓ１２において作成される。
【０１２０】
工程Ｓ１３において、ＯＦＧゲート１２２、ＴＲＸゲート７３が形成される。これらのトランジスタのゲート部分は、例えば、CVDによるポリシリコン成膜およびリソグラフィのパターニングにて形成される。
【０１２１】
工程Ｓ１４において、イオン・インプランテーションにより、ＨＡＤ（Hole-Accumulation Diode）が形成される。ＨＡＤの形成は、ＰＤ５１にｐ型のピニング層７４−１を生成することで形成される。ＨＡＤを形成することで、暗電流を大幅に抑えることができる。
【０１２２】
工程Ｓ１５において、n型領域となるＯＦＤ１２１が、イオン・インプランテーションにて形成される。
【０１２３】
さらに、工程Ｓ１６において、配線層６１が積層される。
【０１２４】
工程Ｓ１７（図２１）において、配線層６１の表面側に接着層が形成され、支持基板３０２が貼り合わされた後に、工程Ｓ１８に示すように、全体が反転され、半導体基板６３の裏面側の面が、物理的研磨法により研磨される。
【０１２５】
工程Ｓ１９において、半導体基板６３のエッチングストッパ層３０１よりも裏面側の層が、ウエットエッチングによりエッチングされる。この際、高濃度のｐ型不純物からなるエッチングストッパ層３０１によりエッチングをストップさせることで、エッチングストッパ層３０１が露出される。
【０１２６】
さらに、エッチングストッパ層３０１が除去された後、半導体基板６３の裏面がＣＭＰ（Chemical Mechanical Polishing）法により研磨されることにより、半導体基板６３の裏面側が薄肉化される。
【０１２７】
工程Ｓ２０において、半導体基板６３の裏面にレジストが形成された後に、遮光部７６の埋め込み部７６Ｂを形成する領域に開口部が形成されるようにレジスト層の露光および現像が行われる。そして、そのレジスト層をマスクとしたドライエッチングが行われることにより、トレンチ部が形成される。
【０１２８】
さらに、トレンチ部の側面および底面と、半導体基板６３の裏面とに、高誘電率材料膜７７が成膜される。続いて、高誘電率材料膜７７の裏面側から、その裏面側の面とトレンチ部８４の内部とに遮光部７６が成膜される。
【０１２９】
これにより、高誘電率材料膜７７の裏面側に蓋部７６Ａが形成され、トレンチ部８４の内部に埋め込み部７６Ｂが形成された遮光部７６が形成される。
【０１３０】
遮光部７６は、例えば、タングステンを材料としてＣＶＤ（Chemical Vapor Deposition）を行うことにより成膜される。そして、遮光部７６がドライエッチングで加工されることにより、開口部７６Ｃが開口される。その後、例えば、ALD（Atomic Layer Deposition）法が用いられて、遮光部７６に対して高誘電率材料膜７７が積層されて平坦化される。
【０１３１】
その後、通常の方法が用いられて、カラーフィルタ層６５およびオンチップレンズ６６が形成される。このようにして画素５０ｂが製造される。
【０１３２】
＜排出ドレインを有する他の構成＞
上記した実施の形態、例えば図１２を参照して説明した実施の形態のように、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレイン２０１を、配線層６１側（表面側）に形成する場合を例に挙げて説明したが、カラーフィルタ層６５などが形成される側（裏面側）に形成することも可能である。
【０１３３】
図２２は、裏面側に排出ドレインとしても機能する遮光部を形成した場合の画素５０ｊの構成を示す図である。図２２に示した画素５０ｊにおいて、図４に示した画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜省略する。
【０１３４】
図４を参照して説明したように、画素５０ｂの電荷保持領域６８ｂの裏面側（図４中の上側）は、遮光部７６（蓋部７６Ａ）が形成されている。この遮光部７６を、電荷捕獲領域１０１と接続する。電荷捕獲領域１０１と接続された遮光部７６を、上記した遮光部７６と区別するために遮光部４０１と記述する。
【０１３５】
すなわち、図２２に示した画素５０ｊは、上記した蓋部７６Ａに該当する部分が、遮光部４０１とされる。遮光部４０１は、電荷捕獲領域１０１と遮光部７６との間に形成されていた高誘電率材料膜７７が除去され、その除去された部分にも遮光部４０１を形成する、例えば、タングステンなどが充填されることで電荷捕獲領域１０１と接続された構造とされている。
【０１３６】
このように形成されている遮光部４０１により、電荷捕獲領域１０１に蓄積された電荷が取り出される。また、遮光部４０１の電位は、画素領域のｐウェル領域の電位よりも高い電位が与えられる構成とすることにより、電荷捕獲領域１０１に蓄積された電荷が取り出される。
【０１３７】
図２３は、画素５０のさらに他の構成を示す図である。図２３に示した画素５０ｋは、図２２に示した画素５０ｊと同様に、裏面側に排出ドレインとしても機能する遮光部が形成されている構成であるが、遮光部７６と別に形成されている（独立してそれぞれが形成されている）点が異なる。
【０１３８】
図２３を参照するに、電荷捕獲領域１０１上の部分は、高誘電率材料膜７７が除去され、その部分には、遮光部４０２を構成する金属が充填され、電荷捕獲領域１０１と接続するように形成されている。また、遮光部４０２と遮光部７６は、絶縁膜４０３を間に挟む構成とされている。
【０１３９】
すなわち、図２３に示した画素５０ｋは、遮光部７６が形成されたあと、絶縁膜４０３が形成され、その後、電荷捕獲領域１０１上の高誘電率材料膜７７と絶縁膜４０３が除去される。その除去された部分に、遮光部４０２が形成されることで、図２３に示したような構成を有する画素５０ｋが形成される。
【０１４０】
遮光部４０１と遮光部７６により、上記した蓋部７６Ａの機能を実現する。遮光部４０１と遮光部７６は、オーバーラップして形成される部分を設けることで、入射される光が、直接電荷捕獲領域１０１に入射されることがないような構成とされている。
【０１４１】
絶縁膜４０３は、高誘電率材料膜７７と同一の材質で形成されても良いし、異なる材質で形成されても良い。また、遮光部４０２は、遮光部７６と同一の材質（金属）で形成されても良いし、異なる材質で形成されても良い。
【０１４２】
この場合も、遮光部４０２の電位は、画素領域のｐウェル領域の電位よりも高い電位が与えられる構成とされることにより、電荷捕獲領域１０１に蓄積された電荷が取り出される。
【０１４３】
画素５０ｋにおいては、遮光部４０２と遮光部７６が独立した構成とされているため、遮光部４０２に電位をかけても、遮光部７６に、その電位がかかることがない。よって遮光部４０２の電位と、遮光部７６の電位は、独立して制御することができる。
【０１４４】
図２２に示した画素５０jは、遮光部４０１と、遮光部７６（例えば、遮光部７６Ｂ）が繋がった構成とされているため、遮光部４０１に、画素領域のｐウェル領域の電位よりも高い電位を与えると、遮光部７６Ｂにも、画素領域のｐウェル領域の電位よりも高い電位が与えられることになる。
【０１４５】
このように遮光部７６に電位をかけた場合、暗電流や白点が発生する可能性がある。図２３に示した画素５０kにおいては、遮光部４０２と遮光部７６が独立した構成とされているため、遮光部４０２に所定の電位を与えても、遮光部７６には、その所定の電位は与えられない。
【０１４６】
よって、図２３に示した画素５０kは、図２２に示した画素５０jよりも、暗電流や白点の発生を抑制できる。
【０１４７】
図２２、図２３に示したように、裏面側（光が入射する側）に、電荷捕獲領域１０１に蓄積された電荷を排出するための構成を有するようにすることもできる。また、このような構成とすることで、ＰＤ領域６７や、表面側（配線層６１側）に、例えば排出ドレインを配置する領域を確保するといったことも必要なくなるため、飽和電子数の向上や感度を向上させることも可能となる。
【０１４８】
このように、本技術によれば、不要な光成分による影響を低減させることが可能となる。
【０１４９】
＜電子機器＞
本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１５０】
図２４は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図２４に示すように、本開示の撮像装置６００は、レンズ群６０１等を含む光学系、撮像素子６０２、カメラ信号処理部であるＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８等を有している。
【０１５１】
そして、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８がバスライン６０９を介して相互に接続された構成となっている。ＣＰＵ６１０は、撮像装置６００内の各部を制御する。
【０１５２】
レンズ群６０１は、被写体からの入射光（像光）を取り込んで撮像素子６０２の撮像面上に結像する。撮像素子６０２は、レンズ群６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子６０２として、先述した実施の形態に係る撮像素子（イメージセンサ）を用いることができる。
【０１５３】
表示装置６０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子６０２で撮像された動画または静止画を表示する。記録装置６０６は、撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５４】
操作系６０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、及び、操作系６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５５】
このような撮像装置６００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置６００において、撮像素子６０２として先述した実施形態に係る撮像素子を用いることができる。
【０１５６】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１５７】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１５８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１５９】
なお、本技術は以下のような構成も取ることができる。
（１）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を備え、
前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
撮像素子。
（２）
前記保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える
前記（1）に記載の撮像素子。
（３）
前記光電変換部と前記電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている
前記（２）に記載の撮像素子。
（４）
画素間に形成されている前記遮光部は、前記半導体基板を貫通している
前記（３）に記載の撮像素子。
（５）
前記電荷捕獲領域の光入射側は、光を遮光する遮光部で覆われている
前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
前記電荷捕獲領域から電荷を排出する排出ドレインをさらに備える
前記（２）乃至（５）のいずれかに記載の撮像素子。
（７）
前記電荷捕獲領域から、前記排出ドレインまでのオーバーフローパスは、前記半導体基板を非貫通に形成されている遮光部の領域に形成されている
前記（６）に記載の撮像素子。
（８）
前記排出ドレインは、ＯＦＤと共有とされている
前記（６）または（７）に記載の撮像素子。
（９）
前記排出ドレインは、トランジスタの電源と共有とされている
前記（６）または（７）に記載の撮像素子。
（１０）
前記排出ドレイン専用のＯＦＧを備える
前記（６）または（７）に記載の撮像素子。
（１１）
前記排出ドレインは、前記電荷捕獲領域が形成されている画素に隣接する画素に形成されている
前記（６）乃至（１０）のいずれかに記載の撮像素子。
（１２）
前記排出ドレインは、前記電荷捕獲領域の光入射側に形成され、光の入射を遮光する遮光部と共有とされている
前記（６）に記載の撮像素子。
（１３）
前記排出ドレインは、前記電荷捕獲領域の光入射側に形成されている
前記（６）に記載の撮像素子。
（１４）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と
を備え、
前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
撮像素子を含み、
前記撮像素子からの信号を処理する処理部を備える
電子機器。
【符号の説明】
【０１６０】
３０  撮像素子，  ５０  画素，  ５１  ＰＤ，  ５４  電荷保持部，  ６１  配線層，  ６２  酸化膜，  ６３  半導体基板，  ６４  遮光層，  ６５  カラーフィルタ層，  ６６  オンチップレンズ，  ７１  配線，  ７２  層間絶縁膜，  ７３  ＴＲＸゲート，  ７４  表面ピニング層，  ７５  画素間分離領域，  ７６  遮光部，  ７７  高誘電率材料膜，  １０１  電荷捕獲領域，  １２１  ＯＦＤ，  １２２  ＯＦＧゲート，  １２３  トランジスタ，  １２４  ＴＲＧゲート，  １２５  ＦＤ，  ２０１  排出ドレイン，  ４０１，４０２  遮光部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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