【事件の表示】
　特願２０１１−１６１９８５「電気デバイス」拒絶査定不服審判事件〔平成２４年　２月　９日出願公開，特開２０１２−　２８７８２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１０年９月１日（パリ条約による優先権主張外国庁受理１９９７年９月１１日，スウェーデン国）を国際出願日とした出願である特願２０００−５１１１９８号の一部を平成２３年７月２５日に新たな特許出願としたものであって，平成２５年２月２５日付けで拒絶の理由が通知され，同年６月３日に意見書及び手続補正書が提出されたが，同年６月１４日付けで拒絶査定がなされ，その後，同年９月６日に拒絶査定不服審判が請求されるとともに手続補正書が提出され，同年１０月１６日付けで審尋を行い，同年１２月１８日に回答書が提出されたものである。 
　
２　本願発明
　平成２５年９月６日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の請求項１を削除し，請求項１の従属形式で記載されていた補正前の請求項２を，独立形式で記載して補正後の請求項１となし，補正前の請求項３−１２を，補正後の請求項２−１１としたものであるから，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除，及び，同項第４号に掲げる明りょうでない記載の釈明を目的とした補正といえる。
　そして，本件補正が，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反することがないことは明らかである。
　したがって，本件補正は適法なものといえるから，本願の請求項１−１１に係る発明は，平成２５年９月６日に提出された手続補正書により補正された特許請求の範囲の請求項１−１１に記載された事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明１」という。）は，次のとおりのものである。
　
「【請求項１】
　可変周波数の信号を制御するための容量ダイナミックレンジを提供する，第１電極と第２電極との間に電圧依存キャパシタンスを有するバラクタであって：
　１回のプロセスで形成されて実質的に均一な特性を有する，電圧依存キャパシタンスを有する少なくとも２つの並列に接続された電気デバイスを備え；
　前記電気デバイスは：
　　第１領域の半導体材料と，
　　前記第１領域内に形成された第２領域および第３領域の半導体材料であって，前記第２領域および第３領域が分離領域により分離されている，前記第２領域および第３領域の半導体材料と，
　　前記第１領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と，
　　前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって，前記絶縁層が，前記導電素子を，前記第１，第２，および第３領域から電気的に絶縁する前記導電素子と，
　　前記導電素子に接続された前記第１電極と，
　　前記第２領域および第３領域に接続された前記第２電極と，
　を含む前記電気デバイスであり；
　前記第２領域と，前記第３領域と，前記導電素子とが，ＭＯＳトランジスタのドレインと，ソースと，ゲートと，をそれぞれ構成し；
　動作中に前記分離領域内に電圧依存空乏層が形成されるように，及び，対応する前記電圧依存空乏層の容量によって前記容量ダイナミックレンジが獲得されるように，前記ドレイン及びソース領域と前記導電素子とが形成され；
　前記ゲートの長さは２μｍより小さい；
　前記バラクタ。」
　
３　引用例とその記載事項，及び，引用発明
ア　引用例１：特開昭６４−６１０７０号公報 
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である引用例１には，「半導体装置」（発明の名称）について，第１図ないし第４図とともに，次の記載がある。（なお，下線は当合議体において付したものである。以下同じ。）
（１ａ）「本発明は半導体装置に関し，特に
可変容量素子を含む半導体装置
　
（１ｂ）「第１図（ａ），（ｂ）及び（ｃ）はそれぞれ本発明の
第１の実施例
　この実施例は，
Ｎ型高不純物濃度の埋込層２を表面に備えたＰ型低不純物濃度のシリコン基板１上にＰ型低濃度の不純物領域３を設け，不純物領域３表面のトレンチ分離酸化膜からなる素子分離領域４に囲まれた部分にＰ型で濃度が順次高くなっている不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域とこれに接するＮ型高濃度の不純物領域６からなるソースとＰ型高濃度の不純物領域５からなるバックゲート領域とを設け，不純物層７ａ，７ｂ，７ｃ及び７ｄ上にゲート絶縁膜を介してＡｌからなる共通のゲート電極９ｇを設け，酸化膜８に開孔した窓を通じて不純物領域５及び６にそれぞれ接続したＡｌからなるバックゲート及びソース電極９ｂ及び９ｓを設けている
ゲート電極９ｇと不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている４個のキャパシタを並列に接続した構造
　
（１ｃ）「第４図は本発明の
第３の実施例
ゲート電極９ｇ’が複数本のストライプに分割されたいわゆるインターディジット型（合議体注：くし型）となっている
ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できる
周波数特性が良好になるという利点がある
 　 
イ　引用発明 
（ア）引用例１に記載された可変容量素子は，引用例１の第２図に示された特性からみて，ゲート・ソース電極間の容量，即ちゲート容量が，所定の範囲でゲート電圧に依存するものといえる。
　すなわち，引用例１に記載された前記可変容量素子は，ゲート・ソース電極間に電圧依存キャパシタンスを有するものといえる。
　
（イ）引用例１の不純物領域６からなるソースは一体的に形成されているものの，第１図（ｂ）を参照すると，チャネル形成領域の両側に形成されていることが見て取れる。
　すなわち，引用例１の不純物領域６からなる前記ソースは，実質的にＰ型低濃度の不純物領域３の一部領域によって前記不純物領域３の一部領域の一方の側と他方の側とに分離される，２つの不純物領域であると認識できる。
　
（ウ）引用例１の第３の実施例の平面図である第４図を参照すると，ゲート電極９ｇ’は複数本のストライプに分割されており，各ストライプのゲートは全て並列的にゲート電極９ｇ’の端子に接続されていることが見て取れる。
　そして，前記分割された複数本のストライプのそれぞれに着目すると，分割された各ストライプは，当該ストライプと，前記ストライプの両側に形成されたソース電極とによって，引用例１の第１図に示された第１の実施例に相当する構造を有する素子を形成していることが認識できる。
　そうすると，引用例１の第３の実施例は，引用例１の第１の実施例に相当する構造を有する素子を「単位素子」として，前記「単位素子」を並列に接続した構造を備えた可変容量素子であるといえる。
　
（エ）したがって，上記記載事項及び図示（特に，第１図及び第４図）の内容を総合すれば，引用例１には，「第１の実施例」および「第３の実施例」として，以下の発明（以下「引用発明１」および「引用発明３」という。）が記載されている。 
 　 
・引用発明１
　「ゲート電極９ｇとソース電極９ｓとの間に電圧依存キャパシタンスを有する可変容量素子であって：
　不純物領域３の半導体材料と， 
　前記不純物領域３内に形成され，前記不純物領域３の一部領域により分離されている，前記不純物領域３の一部領域の一方の側の不純物領域６，および，前記不純物領域３の一部領域の他方の側の不純物領域６の半導体材料と，
　前記不純物領域３の少なくとも前記一部領域に対応する領域の表面に，濃度が順次高くなるように形成された，不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域と，
　前記不純物領域３の少なくとも前記一部領域に対応する領域上に形成されたゲート絶縁膜と， 
　前記ゲート絶縁膜の少なくとも前記一部領域に対応する領域上に形成されたゲート電極９ｇであって，前記ゲート絶縁膜が，前記ゲート電極９ｇを，前記不純物領域３および前記一方の側の不純物領域６，及び，前記他方の側の不純物領域６から電気的に絶縁する前記ゲート電極９ｇと，を含み，
　前記ゲート電極９ｇと前記不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている４個のキャパシタが並列に接続した構造を有する，
　可変容量素子。」
　
・引用発明３
 「ゲート電極９ｇ’とソース電極９ｓ’との間に電圧依存キャパシタンスを有する可変容量素子であって：
　電圧依存キャパシタンスを有する少なくとも２つの並列に接続された単位素子を備え；
　前記単位素子は： 
　　不純物領域３の半導体材料と， 
　　前記不純物領域３内に形成され，前記不純物領域３の一部領域により分離されている，前記不純物領域３の一部領域の一方の側の不純物領域６，および，前記不純物領域３の一部領域の他方の側の不純物領域６の半導体材料と，
　　前記不純物領域３の少なくとも前記一部領域に対応する領域の表面に，濃度が順次高くなるように形成された，不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域と，
　　前記不純物領域３の少なくとも前記一部領域に対応する領域上に形成されたゲート絶縁膜と， 
　　前記ゲート絶縁膜の少なくとも前記一部領域に対応する領域上に形成されたゲート電極９ｇであって，前記ゲート絶縁膜が，前記ゲート電極９ｇを，前記不純物領域３および前記一方の側の不純物領域６，及び，前記他方の側の不純物領域６から電気的に絶縁する前記ゲート電極９ｇと，を含み，
　　前記ゲート電極９ｇと前記不純物層７ａ，７ｂ，７ｃ及び７ｄからなるチャネル形成領域の表面との間で構成されかつしきい電圧値が順次高くなっている４個のキャパシタが並列に接続した構造を有する，
　単位素子であり；
　前記ゲート電極９ｇ’は複数本のストライプに分割されて，各単位素子の各ゲート電極９ｇとなっており，
　前記各単位素子の前記一方の側の不純物領域６，及び，前記他方の側の不純物領域６は前記ソース電極９ｓ’に接続されている， 
　前記可変容量素子。」 
 　 
ウ　引用例２：特開平２−２２８０６３号公報 
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である引用例２には，「高周波集積回路チャンネル・キャパシタ」（発明の名称）について，ＦＩＧ．１ないしＦＩＧ．３とともに，次の記載がある。
（２ａ）「２．特許請求の範囲 
（１）第１の導電形の第１の軽くドープした半導体基板領域と， 
　キャパシタの第１の電極を形成する第１の半導体基板に規定され下側にあるチャンネル領域からゲート誘電体によって分離された複数の共通に接続された電界効果第１ゲート電極と， 
　前記キャパシタの第２電極を形成する連続形成された第１ゲート電極チャンネル領域間に個々に設けられた半導体基板の第２の導電形の複数の共通に接続されたソース／ドレイン拡散領域とを含む高周波集積回路チャンネル・キャパシタ。」（第１頁左下欄第４行〜第１５行） 
　
（２ｂ）「〔産業上の利用分野〕 
　この発明は広くは集積回路構造に関し，特に高周波動作用に適した集積回路チャンネル・キャパシタを形成する構造に関する。」（第１頁右下欄第１２行〜第１５行） 
　
（２ｃ）「〔発明が解決しようとする問題点〕 
　上記のような先行技術においては，
高周波に適した低抵抗キャパシタ領域を形成するために
電界効果トランジスタの最少設計ルールとを使用する
　〔問題点を解決するための手段〕 
　この発明による高周波集積回路キャパシタ構造は最少設計ルールのソース／ドレイン拡散領域と組合わされた複数の共通に接続された最少設計ルール電界効果ゲート電極領域を含む。
各ゲート電極によって規定された最小長チャンネルは
ゲート電極とソース／ドレイン領域によって表わされたノードとの間にチャンネル領域とそれに関連して有効なチャンネル・キャパシタとを提供する
最小長ゲート電極とを使用するゲート電極
低い抵抗
を有するチャンネル・キャパシタを形成
　
（２ｄ）「第２図はポリシリコン電極２がゲート誘電体１１で基板１のチャンネル領域１２から分離され，大体連続するソース／ドレイン拡散領域７の間に配置されることを示す。これは
電界効果トランジスタに類似する
　
（２ｅ）「このチャンネル・キャパシタ構造における固有の
低抵抗
最小のチャンネル長
 　 
エ　引用例３：特開昭６２−１５６８５３号公報 
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である引用例３には，「ＭＯＳ型可変容量回路」（発明の名称）について，第１図ないし第６図とともに，次の記載がある。
（３ａ）「２．特許請求の範囲 
　半導体基板と， 
　この半導体基板上に形成されたＭＯＳ型トランジスタと，前記半導体基板にバックゲート電圧を印加する手段と，前記ＭＯＳ型トランジスタのソースとドレインとを接続し，その接続点に制御電圧を印加する制御手段とを備え，前記制御電圧を可変して前記
ＭＯＳ型トランジスタのゲートと，前記ソースまたはドレインとの間の容量を可変にしたことを特徴とするＭＯＳ型可変容量回路
　
（３ｂ）「本発明による回路はＭＯＳ型トランジスタのゲート・バルク間容量ＣＧＢの変化を利用したものであり，その基本原理について第３図に示す空乏状態におけるＭＯＳトランジスタの断面図を用いて詳細に説明する。 
　空乏状態においては，半導体基板１８の表面に空乏層容量ＣＤを持つ。またこの空乏層１７とゲート１３との間に介在する酸化膜１６によって酸化膜容量ＣＯＸが存在している。
　さて，ＶＦＢ＋ＶＢＳ＜ＶＧＳ＜ＶＦＢの空乏状態を考えると， 
　ＣＧＳ＝ＣＧＤ＝Ｃｏｖｅｒｌａｐ≒０　−−−（２） 
と考えられる。またＣＧＤは酸化膜容量ＣＯＸと空乏層容置ＣＤとの直列合成各組となるため，
　１／ＣＧＢ＝１／ＣＯＸ＋１／ＣＤ ，ＣＤ＝εＳｉ／ＸＤ −−−（３） 
と表わされる。　・・・＜途中省略＞・・・　
そこで第１図に示す回路において，制御回路１５の出力端子Ａを“Ｈ”レベルすなわち電源電圧Ｖ
ＤＤ
にすると
空乏状態となり
トータルのＭＯＳ容量は極端に減少する
一方端子Ａを“Ｌ”レベルすなわち０Ｖにすると
トータルのＭＯＳ容量値が酸化膜容量Ｃ
ＯＸ
となる
　すなわち第１図に示す実施例の回路においては，
制御端子Ａの電位を”Ｈ”レベルか”Ｌ”レベルかに切り換える
ゲートとソースまたはゲートとドレインとの間のトータルのＭＯＳ容量値を
変化させることができる
　
オ　引用例４：特開平２−２４１０６１号公報 
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である引用例４には，「ＣＭＯＳゲートアレイ」（発明の名称）について，第１図ないし第４図とともに，次の記載がある。
（４ａ）「（課題を解決するための手段） 
　本発明は前記課題を解決するために，ＰＭＯＳ及びＮＭＯＳからなる基本セルを複数配列してなるＣＭＯＳゲートアレイにおいて，未使用の基本セルのＰＭＯＳ及びＮＭＯＳのうち，ＰＭＯＳのソース及びドレインを電源電位配線に接続すると共にゲートを接地電位配線に接続し，ＮＭＯＳのソース及びドレインを接地電位配線に接続すると共にゲートを電源電位配線に接続してバイパス・コンデンサを構成したものである。」（第２頁左下欄第３行〜第１２行） 
　
（４ｂ）「ゲート長Ｌ＝１μｍ
　　　　　ゲート幅＝１０μｍ」（第３頁左下欄第６行〜第７行）  　 
　
カ　引用例５：特開平６−１３２７２８号公報 
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である引用例５には，「電圧制御型発振回路」（発明の名称）について，第１図ないし第７図とともに，次の記載がある。
（５ａ）「【０００７】 
 【課題を解決するための手段】本発明のＶＣＯは図１及び図２に示す如く，Ｎ型半導体基板（１１）上に形成されたインバ−タ回路ＩＮＶと，前記インバ−タ回路ＩＮＶに対して，外付けされたコンデンサＣ1及びＣ2とコイルＬを接続して構成される２端子型ＬＣ発振回路をベ−スとして構成されるもので，前記Ｎ型半導体基板（１１）上に形成されたＰ-型のウエル層（１２）と，前記ウエル層（１２）表面に形成されたＰ+型の拡散層からなるウエル電極（１３）と，前記ウエル層（１２）上に形成されたゲ−ト酸化膜（１４）と，前記ゲ−ト酸化膜（１４）上に形成されたゲ−ト電極（１５）とからなるＭＯＳキャパシタＣM1及びＣM2を具備し，前記ＭＯＳキャパシタＣM1のゲ−ト電極（１５）は前記インバ−タ回路ＩＮＶの入力に接続され，前記ＭＯＳキャパシタＣM2のゲ−ト電極（１５）は前記インバ−タ回路ＩＮＶの出力に接続され，前記ＭＯＳキャパシタＣM1及びＣM2のウエル電極（１３）は，制御電圧印加端子ＦＣに接続して，前記制御電圧印加端子ＦＣに印加される制御電圧Ｖｃにより前記ウエル層（１２）の電位を制御設定したことを特徴とするものである。」 
　
（５ｂ）「【００２０】ここで図４はテレビ用ＡＦＣ回路への搭載を目的として設計した本発明のＶＣＯに係る制御電圧Ｖｃに対する発振周波数特性を示す特性図である。図４に示す特性図は図１において，外付けされたコイルＬのインダクタンスＬ＝５．６μＨ，外付けされたコンデンサＣ1及びＣ2の容量Ｃ0＝３６．０ｐＦに設定し，
電圧依存性を有するＭＯＳキャパシタＣ
M1
及びＣ
M2
の容量Ｃ
X
は，制御電圧Ｖｃが０Ｖ〜５Ｖまで変化する場合において，Ｃ
X
＝６．５ｐＦ〜１３．０ｐＦ程度に設定した結果得られたものである
制御電圧印加端子ＦＣに印加される制御電圧Ｖ
ｃ
が０Ｖ〜５Ｖと広範囲に変化した場合
ＶＣＯの発振周波数の可変範囲は１４．７ＭＨｚ〜１３．５ＭＨｚ
　
４　対比 
（１）本願発明と引用発明３との対応関係 
　本願発明と引用発明３について対比すると，引用発明３の「ゲート電極９ｇ’」，「ソース電極９ｓ’」，及び「可変容量素子」は，本願発明の「第１電極」，「第２電極」，及び「バラクタ」にそれぞれ相当する。 
　また，引用発明３の「単位素子」，「不純物領域３」，不純物領域３の「一部領域」，該一部領域の「一方の側の不純物領域６」及び「他方の側の不純物領域６」は，本願発明の「電気デバイス」，「第１領域」，「分離領域」，「第２領域」及び「第３領域」にそれぞれ相当する。 
　そして，引用発明３の「ゲート絶縁膜」及び「ゲート電極９ｇ」は，本願発明の「電気絶縁層」及び「導電素子」に相当する。 
 　 
（２）一致点と相違点 
　上記（１）の対応関係に基づくと，本願発明と引用発明３は， 
 「第１電極と第２電極との間に電圧依存キャパシタンスを有するバラクタであって：
　電圧依存キャパシタンスを有する少なくとも２つの並列に接続された電気デバイスを備え；
　前記電気デバイスは：
　　第１領域の半導体材料と，
　　前記第１領域内に形成された第２領域および第３領域の半導体材料であって，前記第２領域および第３領域が分離領域により分離されている，前記第２領域および第３領域の半導体材料と，
　　前記第１領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と，
　　前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって，前記絶縁層が，前記導電素子を，前記第１，第２，および第３領域から電気的に絶縁する前記導電素子と，
　　前記導電素子に接続された前記第１電極と，
　　前記第２領域および第３領域に接続された前記第２電極と，
　を含む前記電気デバイスである；
　前記バラクタ。」 
であることにおいて一致し，次の４点において相違している。 
 　 
・相違点１ 
　本願発明は，「前記第２領域と，前記第３領域と，前記導電素子とが，ＭＯＳトランジスタのドレインと，ソースと，ゲートと，をそれぞれ構成し；　動作中に前記分離領域内に電圧依存空乏層が形成されるように，及び，対応する前記電圧依存空乏層の容量によって前記容量ダイナミックレンジが獲得されるように，前記ドレイン及びソース領域と前記導電素子とが形成され；」ているのに対し，引用発明３では，このことが明示されていない点。 
　
・相違点２ 
　本願発明は，「前記ゲートの長さは２μｍより小さい；」のに対して，引用発明３では，ゲート電極９ｇのゲート長が明示されていない点。 
　
・相違点３ 
　本願発明は，「可変周波数の信号を制御するための容量ダイナミックレンジを提供する，」バラクタであるのに対して，引用発明３では，用途が明示されていない点。
　
・相違点４
　本願発明は，「１回のプロセスで形成されて実質的に均一な特性を有する，」電圧依存キャパシタンスを有する少なくとも２つの並列に接続された電気デバイスを備えるのに対して，引用発明３では，「プロセス」及び「特性」が明示されていない点。
 　 
５　相違点についての判断 
　上記相違点について検討する。 
（１）相違点１について 
　引用例１において，半導体表面の絶縁膜を「ゲート絶縁膜」と呼び，その上の導電層を「ゲート電極９ｇ」と呼んでいることから判断して，引用発明３の可変容量素子が，ＭＯＳトランジスタと対応するものとして認識されていることは明らかであり，また，一般に，ＭＯＳ構造を有する容量素子の各構成要素を，ドレインと，ソースと，ゲートをそれぞれ構成するものとして形成することは，引用例２に「ゲート電極とソース／ドレイン領域によって表わされたノードとの間にチャンネル領域とそれに関連して有効なチャンネル・キャパシタとを提供する。」（第２頁右上欄第１１行〜第１４行）及び「第２図はポリシリコン電極２がゲート誘電体１１で基板１のチャンネル領域１２から分離され，大体連続するソース／ドレイン拡散領域７の間に配置されることを示す。これは電界効果トランジスタに類似するものである。」（第２頁右下欄第５−９行）と記載され，また，引用例３に「ＭＯＳ型トランジスタのゲートと，前記ソースまたはドレインとの間の容量を可変にしたことを特徴とするＭＯＳ型可変容量回路。」（特許請求の範囲）と記載されるように，周知技術である。 
　そして，引用例１には空乏層について明記されていないが，ＭＯＳ構造を有する容量素子の容量変化が，動作中に形成される電圧依存空乏層によって生じることは，例えば引用例３に記載されるように技術常識にすぎない。 
　したがって，引用発明３もまた，「前記第２領域と，前記第３領域と，前記導電素子とが，ＭＯＳトランジスタのドレインと，ソースと，ゲートと，をそれぞれ構成し；　動作中に前記分離領域内に電圧依存空乏層が形成されるように，及び，対応する前記電圧依存空乏層の容量によって電気容量のダイナミックレンジが獲得されるように，前記ドレイン及びソース領域と前記導電素子とが形成され；」た構成を有すると解されるから，上記相違点１は実質的なものではない。
 　 
（２）相違点２について 
　引用例１の，「ゲート電極９ｇ’が複数本のストライプに分割されたいわゆるインターディジット型となっているため，ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できるので周波数特性が良好になるという利点がある。」（第２頁右下欄第１１行〜第１６行）との記載から，ゲート電極をストライプに分割して，ゲートの長さを，分割前のゲート電極のゲートの長さよりも短くすることで，前記ゲート電極の下方に形成されるチャネル領域の抵抗からなる寄生抵抗を低減し，周波数特性を改良するという技術的思想，すなわち，ゲートの長さを短くすることで，寄生抵抗を低減して，周波数特性を改良するという引用発明３に用いられている技術的思想を，当業者であれば理解することができる。
 　一方，引用例２には，「高周波集積回路キャパシタ構造は最少設計ルールのソース／ドレイン拡散領域と組合わされた複数の共通に接続された最少設計ルール電界効果ゲート電極領域を含む。・・・＜途中省略＞・・・　幅・長さ比が十分１０を越えるチャンネル領域と最小長ゲート電極とを使用するゲート電極の組入れ配置は基板の単位領域当り例外的に低い抵抗と例外的に高い容量とを有するチャンネル・キャパシタを形成する。」（第２頁右上欄第６行〜第１９行）及び「このチャンネル・キャパシタ構造における固有の低抵抗は電界効果トランジスタの開発で取得した知識による方式から得られる。最小のチャンネル長及び抵抗の設計ルールはポリシリコン２によって定まるチャンネル長に直接適用される。」（第３頁左下欄第３−７行）と記載されており，ＭＯＳ構造の容量素子を形成するに当たり，電界効果トランジスタの最小設計ルールを使用して，「最小長ゲート電極」，「最小のチャンネル長」とすることで，低い抵抗を有するチャンネル・キャパシタが得られることが理解できる。 
　そして，電界効果トランジスタの最小設計ルールとして，長さが２μｍより小さい範囲に含まれる「ゲートの長さ」は，通常採用されている程度の数値にすぎず，上記引用例４に記載されるように，ＭＯＳ容量として用いられるＭＯＳトランジスタのゲート長を，例えば１μｍとすることも，周知の技術的事項にすぎない。 
　そうすると，引用発明３において，ゲート電極を複数本のストライプに分割した理由が，ゲートの長さを短くすることで，寄生抵抗を低減して，周波数特性を改良することにあり，引用例２から理解できるように，電界効果トランジスタの最小設計ルールを使用して，「最小長ゲート電極」，「最小のチャンネル長」とすることで，低い抵抗を有するチャンネル・キャパシタが得られることが知られていたのであるから，引用発明３において，ゲートの長さを決定するにあたり，電界効果トランジスタの最小設計ルールを使用して，「最小長ゲート電極」，「最小のチャンネル長」とすること，具体的には，上記周知の技術的事項を適用して，例えば１μｍ程度の値を採用することは，当業者が容易に想到し得たことである。また，「２μｍより小さい」という値に臨界的な意義を認めることもできない。
　したがって，引用発明３において，上記相違点２について本願発明の構成を採用することは当業者にとって容易である。
 　 
（３）相違点３について 
 　ＭＯＳ構造を有する可変容量素子は，様々な用途に使用されており，上記引用例５に記載されるように，「可変周波数の信号を制御するための容量ダイナミックレンジを提供する，」ために用いることも周知の技術的事項にすぎない。 
　したがって，引用発明３において，上記相違点３について本願発明の構成を採用することは当業者にとって容易である。 
　
（４）相違点４について
ア　本願発明の，「１回のプロセスで形成されて実質的に均一な特性を有する，」電圧依存キャパシタンスを有する少なくとも２つの並列に接続された電気デバイスを備えるという構成は，言い換えれば，
（ア）少なくとも２つの「電気デバイス」を備えており，
（イ）前記少なくとも２つの「電気デバイス」は，並列に接続されたものであり，
（ウ）前記少なくとも２つの「電気デバイス」は，電圧依存キャパシタンスを有するものであり，
（エ）前記少なくとも２つの「電気デバイス」は，１回のプロセスで形成されたものであり，かつ，前記少なくとも２つの「電気デバイス」は，実質的に均一な特性を有するものである，
　という特徴を備えていることを特定しているものと理解することが自然といえる。
　
イ　なお，特許出願人は，平成２５年６月３日に提出した手続補正書でした補正における，「１回のプロセスで形成されて実質的に均一な特性を有する」という発明特定事項を追加する補正事項が，新規事項の追加に該当しないことを，同日に提出した意見書において，下記（意１）のように説明している。
　そして，下記（意１）における説明は，上記アの理解と同様の理解に基づくものと認められるから，前記意見書の主張に照らしても，上記アの理解は妥当であると認めることができる。
　
（意１）「２．補正の説明
　かかる拒絶理由通知書を受けて，本件出願人は，本意見書と同日付提出の手続補正書において，特許請求の範囲の記載を次の通り補正致しました。
２−１．補正の内容
　・・・＜途中省略＞・・・
（ロ）補正前の請求項２を補正後の請求項３とし，
新たな請求項２を追加しました
　・・・＜途中省略＞・・・
２−２．
補正の根拠
（２）上記補正（ロ）において追加した新たな請求項２は，「
少なくとも２つの前記電気デバイスが
１回のプロセスで形成されて実質的に均一な特性を有する
ことを特定しています
１つのバラクタ
複数の並列に接続された電気デバイス（ＭＯＳトランジスタ）のセットを有する
段落００３４には，それら電気デバイスのセットが１回のプロセスで形成される点が記載されています
１回のプロセスでＭＯＳデバイスを形成した場合に形成されたデバイスの特性が実質的に均一となり得る点は自明と言えます
　・・・＜途中省略＞・・・
　よって，これら補正は，新規事項の追加に該当致しません。」
　
ウ　そこで，前記アの理解に基づいて，上記相違点４を検討すると，上記相違点４は，結局は，上記アの「（エ）前記少なくとも２つの「電気デバイス」は，１回のプロセスで形成されたものであり，かつ，前記少なくとも２つの「電気デバイス」は，実質的に均一な特性を有するものである」という構成の有無に帰着すると理解できるから，上記相違点４を，下記の２つに分けて検討する。
　
・相違点４−１
　本願発明の，少なくとも２つの「電気デバイス」は，「１回のプロセスで形成」されたものであるのに対して，引用発明３では，「単位素子」を形成するプロセスが明示されていない点。
　
・相違点４−２
　本願発明の，少なくとも２つの「電気デバイス」は，「実質的に均一な特性を有する」ものであるのに対して，引用発明３では，「単位素子」の特性が明示されていないこと。
　
エ　上記相違点４−１について
（ア）最初に，本願発明の「１回のプロセスで形成」という発明特定事項が有する意味について検討する。
　特許出願人が前記意見書において補正の根拠として主張する，本願の明細書の【００３４】には，次の記載がある。
（明１）「【００３４】
　第５実施例の複合バラクタ７０の製造方法の例においては，ｎ形ウェル領域７２がまずｐ形半導体基板７１内に形成される。ウェル領域の表面上に絶縁層（図示せず）が形成され，その上に第１ポリシリコン層が形成される。第１ポリシリコン層上には，第１マスク層（図示せず）が形成される。この第１マスク層は，露出しており，格子形状（図示せず）を採るようにエッチングされる。次に，第１ポリシリコン層をエッチングし，ゲート７６を形成する。従って，ゲート７６は，マスクの格子形状を採る。ゲート７６は，複合バラクタの第１電極を形成する。マスクの残りが除去され，ゲート７６をマスクとして用い，ｐ+形ソース領域７３およびｐ+形ドレイン領域７４が，イオン注入により形成される。このプロセスにおいて，ゲート７６の導電率は，ゲートのイオン注入により増大する。あるいは，前記マスクは，イオン注入中も保持される。好ましくは，ゲートの導電率は，ゲート７６の金属をシリサイド化することにより増大せしめられる。この構造上に絶縁層（図示せず）が形成され，その上に第２マスク層（図示せず）が形成される。この第２マスク層は露出しており，ソース領域７３およびドレイン領域７４のそれぞれの上に開口を有するマスク（図示せず）を形成するために，エッチングされる。次に，エッチングステップにより，それらの開口と一致する位置の絶縁材料が除去される。次に，第２マスクが除去され，その上に第２ポリシリコン層７７／７８が形成される。前のエッチングステップにより，第２ポリシリコン層は，ポリシリコン接続素子７７および７８のそれぞれにより，ソース領域７３およびドレイン領域７４のそれぞれに接続することに注意すべきである。それにより，第２ポリシリコン層７７／７８は，複合バラクタの第２電極を形成する。別の実施例においては，ポリシリコンは接続素子７７，７８を形成するために用いられ，接続素子７７，７８を共通に接続するためには，ポリシリコン層７７／７８の代わりに金属電極が用いられる。」
　
（イ）そうすると，第５実施例の複合バラクタ７０は，下記の（ａ）−（ｉ）の各工程を経て製造されるものと理解できる。
（ａ）ｎ形ウェル領域７２をまずｐ形半導体基板７１内に形成する工程。
（ｂ）前記ウェル領域の表面上に絶縁層（図示せず）を形成し，その上に第１ポリシリコン層を形成する工程。
（ｃ）前記第１ポリシリコン層上に，第１マスク層（図示せず）を形成する工程であって，この第１マスク層は，露出しており，格子形状（図示せず）を採るようにエッチングされる工程。
（ｄ）次に，前記第１ポリシリコン層をエッチングし，複合バラクタの第１電極となるゲート７６を形成する工程であって，前記ゲート７６は，マスクの格子形状をとる工程。
（ｅ）前記マスクの残りを除去し，ゲート７６をマスクとして用い，ｐ+形ソース領域７３およびｐ+形ドレイン領域７４を，イオン注入により形成する工程。
（ｆ）この構造上に絶縁層（図示せず）を形成し，その上に第２マスク層（図示せず）を形成する工程。
（ｇ）この第２マスク層に，ソース領域７３およびドレイン領域７４のそれぞれの上に開口を有するマスク（図示せず）を形成するために，エッチングする工程。
（ｈ）次に，エッチングステップにより，それらの開口と一致する位置の絶縁材料を除去する工程。
（ｉ）次に，第２マスクを除去し，その上に，ソース領域７３およびドレイン領域７４のそれぞれに接続する，第２ポリシリコン層７７／７８を形成する工程であって，それにより，第２ポリシリコン層７７／７８は，複合バラクタの第２電極を形成する工程。
　
（ウ）ところで，本願発明において，「電気デバイス」は，「第１領域の半導体材料と，
　　前記第１領域内に形成された第２領域および第３領域の半導体材料であって，前記第２領域および第３領域が分離領域により分離されている，前記第２領域および第３領域の半導体材料と，
　　前記第１領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と，
　　前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって，前記絶縁層が，前記導電素子を，前記第１，第２，および第３領域から電気的に絶縁する前記導電素子と，
　　前記導電素子に接続された前記第１電極と，
　　前記第２領域および第３領域に接続された前記第２電極と，
　を含む」と規定されているのであるから，前記「電気デバイス」を形成する「１回のプロセス」は，少なくとも前記電気デバイスを構成する要素である，「第２領域および第３領域の半導体材料」，「電気絶縁層」，「導電素子」，「第１電極」，及び，「第２電極」等の各要素を形成する工程を含む一連のものである必要があると認められる。
　
（エ）そうすると，本願発明の「１回のプロセス」は，上記（ａ）−（ｉ）の各工程を含む一連の工程を「１回」だけ実行する処理手順を意味しているものと理解することが自然といえる。
　
（オ）一方，上記の工程（ｄ）は「次に，前記第１ポリシリコン層をエッチングし，複合バラクタの第１電極となるゲート７６を形成する工程であって，前記ゲート７６は，マスクの格子形状をとる」ものであり，マスクの格子形状をとるゲート７６は，少なくとも２つの並列に接続された電気デバイスのそれぞれのゲートを同時に形成する工程といえるから，上記（ａ）−（ｉ）の各工程を含む一連の処理手順を「１回」だけ実行すると，一の電気デバイスが形成されることに併せて，この一の電子デバイスと並列に接続される他の電子デバイスもまた同時に形成されるものと認められる。
　
（カ）したがって，上記相違点４−１の，「少なくとも２つの電気デバイスは，１回のプロセスで形成されたものである」ことは，結局，一の電気デバイスを形成するのに必要とされる一連の処理手順を「１回」だけ実行することで，前記一の電気デバイスを形成することに併せて，この一の電子デバイスと並列に接続される他の電子デバイスもまた同時に形成されることを意味しているものと認められる。
　
（キ）一方，引用例１には，各「単位素子」を形成する具体的な作業手順は明記されていない。
　しかしながら，半導体装置の製造という技術分野において，半導体基板上に隣接して形成される同様の構造を有する複数の素子を形成するにあたり，前記複数の素子の対応する要素を同時に形成することによって，一の素子を形成するのに必要とされる一連の処理手順を「１回」だけ実行することで，前記一の素子を形成することに併せて，この一の素子と同様の構造を有する隣接する他の素子をも同時に形成することは，周知慣用の技術的事項であると認められる。
　
（ク）してみれば，引用例１には，各「単位素子」を形成する具体的な作業手順は明記されていないが，引用発明３に前記周知慣用の技術的事項を適用して，引用発明３の可変容量素子を構成する，少なくとも２つの並列に接続された「単位素子」の形成を，各「単位素子」の対応する要素を同時に形成することで，一の「単位素子」を形成するのに必要とされる一連の処理手順を「１回」だけ実行することで，この一の「単位素子」と同様の構造を有する，並列に接続された他の「単位素子」をも同時に形成すること，すなわち，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成することは，当業者が容易に想到し得たことである。
　
オ　相違点４−２について
（ア）本願発明の，少なくとも２つの「電気デバイス」が，「実質的に均一な特性を有する」とは，前記少なくとも２つの「電気デバイス」を構成する，個々の「電気デバイス」の有する特性が，実質的に均一であること，すなわち，本願発明のバラクタを構成する，一の「電気デバイス」の特性が，これと並列に接続される他の「電気デバイス」の特性と，実質的に等しいことを意味しているものと解される。
　
（イ）すなわち，本願発明のバラクタは，「１回のプロセスで形成され」た少なくとも２つの並列に接続された電気デバイスを備えたものであるところ，前記少なくとも２つの並列に接続された電気デバイスを構成する各「電気デバイス」の対応する要素が，共通する工程によって形成されるのであるから，このように共通する工程によって形成された各要素によって構成される各「電気デバイス」の有する特性が，互いに実質的に等しくなることは明らかであると理解できる。
　そして，この理解は，特許出願人が，平成２５年６月３日に提出した意見書において説明する，「例えば段落００３５及び図７には，１つのバラクタが複数の並列に接続された電気デバイス（ＭＯＳトランジスタ）のセットを有する点が記載されています。そして，段落００３４には，それら電気デバイスのセットが１回のプロセスで形成される点が記載されています。１回のプロセスでＭＯＳデバイスを形成した場合に形成されたデバイスの特性が実質的に均一となり得る点は自明と言えます。」との主張と軌を一にするものと認められる。
　
（ウ）一方，引用発明３において，引用発明３の可変容量素子を構成する，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成することは，上記「エ　上記相違点４−１について」で検討したように，当業者が容易に想到し得たことである。
　
（エ）そして，引用発明３の可変容量素子を構成する，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成した場合には，前記少なくとも２つの並列に接続された単位素子を構成する各「単位素子」の対応する要素は，共通する工程によって形成されることになるから，このように共通する工程によって形成された各要素によって構成される前記各「単位素子」の有する特性が，互いに実質的に等しくなることは明らかであると認められる。
　
（オ）すなわち，上記「エ　上記相違点４−１について」で検討したように，引用発明３の可変容量素子を構成する，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成することが当業者が容易に想到し得たことと認められることから，引用発明３の，１回のプロセスで形成された，少なくとも２つの並列に接続された単位素子を構成する各「単位素子」を，「実質的に均一な特性を有する」ものすることもまた容易に想到し得たことと認められる。
　
（カ）なお，上記の検討の（エ）において，「引用発明３の可変容量素子を構成する，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成した場合には，前記少なくとも２つの並列に接続された単位素子を構成する各「単位素子」の対応する要素は，共通する工程によって形成されることになるから，このように共通する工程によって形成された各要素によって構成される前記各「単位素子」の有する特性が，互いに実質的に等しくなることは明らかであると認められる。」との認定をしたが，仮に，少なくとも２つの並列に接続された「単位素子」を，１回のプロセスで形成した場合に，各「単位素子」の有する特性が，互いに実質的に等しくなることが明らかであるとまでは認めることができなかったとしても，引用発明１に対して，ゲート電極を複数本のストライプに分割して，引用発明３とした目的が，引用例１の上記摘記（１ｃ）に記載されるように，「ゲート・ソース電極間の容量に直列に入るチャネル領域の抵抗からなる寄生抵抗が低減できるので周波数特性が良好になるという利点がある。」ことにあることに照らして，引用発明３のストライプに分割された各ゲート電極によって構成される各「単位素子」の特性を，個別に異ならせる事情は認められないから，引用発明３において，各「単位素子」を，「実質的に均一な特性を有する」ものとすることは当業者が適宜なし得たことである。
　また，本願の明細書，特許請求の範囲及び図面には，少なくとも２つの並列に接続された電気デバイスを，「実質的に均一な特性を有する」ものとしたことによる効果については記載されていないから，前記「実質的に均一な特性を有する」という発明特定事項に係る本願発明の効果を格別なものと認めることもできない。
　
カ　上記エ，オで検討したように，上記相違点４−１及び上記相違点４−２は，いずれも当業者が容易に想到し得たことであるから，引用発明３において，上記相違点４について，本願発明の構成を採用することは当業者にとって容易である。
　
キ　そして，相違点１ないし４に記載の構成に基づいて，本願発明が奏する効果も，当業者が予測し得る程度のものにすぎない。 
 　 
６　小括 
　以上検討したとおり，相違点１は実質的なものではなく，相違点２ないし４における本願発明の構成は，当業者が容易に想到し得たものであるから，本願発明は，引用発明３と引用例２−５に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものである。 
 　 
７　むすび
　以上のとおり，本願発明は，引用発明３と引用例２−５に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　したがって，他の請求項について検討するまでもなく，本願は拒絶をすべきものである。
 　 
　よって，結論のとおり審決する。