【事件の表示】
　特願２０１０−５２２０４７「適応型バイアシングを用いた高スイング演算増幅器出力段」拒絶査定不服審判事件〔平成２１年　２月２６日国際公開、ＷＯ２００９／０２６４６９、平成２２年１２月　２日国内公表、特表２０１０−５３７５７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯及び本願発明
　
(１)　手続の経緯
　本願は，２００８年(平成２０年)８月２１日(優先権主張　２００７年８月２３日　米国)を国際出願日とする出願であって，平成２３年７月７日付けで拒絶理由が通知され，平成２４年３月１５日付けで拒絶査定され，同年７月２３日に拒絶査定不服審判の請求がなされたものである。
　
(２)　本願発明
　本願の請求項１に係る発明(以下「本願発明」という。)は，平成２２年４月２３日付けで提出された請求の範囲の翻訳文の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
　
【請求項１】
　演算増幅器であって、
　第１の電力供給ノードと、
　第２の電力供給ノードであって、前記第１の電力供給ノードと前記第２の電力供給ノードとの間においては電源電圧が存在する第２の電力供給ノードと、
　増幅器出力ノードと、
　差動入力段と、
　　ソース、ゲート及びドレインを有する第１のトランジスタと
　　ソース、ゲート及びドレインを有する第２のトランジスタと、
　　ソース、ゲート及びドレインを有する第３のトランジスタと、
　　ソース、ゲート及びドレインを有する第４のトランジスタと、
　　前記第２のトランジスタの前記ゲート上において第１のバイアス信号を供給し及び前記第４のトランジスタの前記ゲート上において第２のバイアス信号を供給する適応型バイアシング回路と、を備える出力段と、を備え、
　　前記増幅器は、第１の伝導性経路を通じて前記増幅器出力ノードを前記第２の電力供給ノードに結合することができ、前記第１の伝導性経路は、前記出力ノードから、前記第２のトランジスタを通り、前記第１のトランジスタを通り、前記第２の電力供給ノードまで延び、
　　前記増幅器は、第２の伝導性経路を通じて前記増幅器出力ノードを前記第１の電力供給ノードに結合することができ、前記第２の伝導性経路は、前記第１の電力供給ノードから、前記第３のトランジスタを通り、前記第４のトランジスタを通り、前記増幅器出力ノードまで延び、前記第１、第２、第３及び第４のトランジスタの各々は、前記電源電圧よりも低いドレインソース間破壊電圧を有し、前記第１、第２、第３及び第４のトランジスタの各々は、前記電源電圧よりも低いゲートソース間破壊電圧を有し、
　　前記第１のバイアス信号は、前記増幅器出力ノードにおける出力信号が第１の電圧範囲内にある場合は第１の電圧を有し、前記適応型バイアシング回路は、前記増幅器出力信号が第２の電圧範囲内にある場合は前記第１のバイアス信号を増大させ、前記第２のバイアス信号は、前記増幅器出力ノードにおける出力信号が第３の電圧範囲内にある場合は第３の電圧を有し、前記適応型バイアシング回路は、前記出力信号が前記第２の電圧範囲内にある場合は前記第２のバイアス信号を低下させる、演算増幅器。
　
　
第２　引用発明
　
(１)　引用文献
　原査定の理由に引用された「Dabag,H.;Dongwon Seo;Manu Mishara;Hausner,J.，Electrical Stress-free High Gain and high Swing Analog  Buffer Using an Adaptive Biasing Scheme，Circuits and systems,2007.ISCAS 2007.IEEE International Symposium on，米国，IEEE，２００７年　５月２７−３０日，Page 945-948」(以下「引用文献」という。)には，図面とともに次の事項が記載(下線は当審が付与。)されている。
　
ア　「II. METHOD TO REDUCE ELECTRICAL STRESS
   Low power design is essential in various mobile applications. A common power saving practice is to turn off unused blocks. This is generally implemented by adding switches at the top and bottom of all paths which allows each block to be disconnected from the supply when necessary. Fig. 1-a shows the conventional analog circuits implemented with I/O devices. Here, digital logics and control circuits are implemented with the same I/O devices and operated in the same power domain as the rest of analog circuitry. The proposed solution shown in Fig. 1-b shows an alternative to the conventional approach, and is implemented using only baseline devices without altering any conditions such as power supply, interface, or electrical performance.　」(９４５ページ左欄−同ページ右欄)
(当審訳：II．電気的ストレスを低減する方法
　低消費電力設計は，さまざまなモバイルアプリケーションに不可欠である。普通の電力を節約するプラクティスは，未使用のブロックをオフにすることである。これは，一般的にすべてのパスの上部と下部のスイッチを追加することによって実現され，すべてのパスの上部及び下部は，各ブロックを，必要な時，電源から切断することができる。図１−ａは，Ｉ／Ｏデバイスとともに実装される従来のアナログ回路を表す。ここでは，デジタル論理と制御回路は，同じＩ／Ｏデバイスと実装され，アナログ回路の残りの部分と同じ電源領域で機能させる。)
　
イ　「3) High Gain and High Swing Analog Buffer
   A number of high-voltage I/O buffer circuits have been reported ([1], [2] and [4]). These circuits typically are designed for digital applications. A common approach is to stack transistors with a fixed gate bias. For digital circuits speed and rail-to-rail swing are the most important performance criteria. On the other hand in an analog output stage, it is crucial that: the output swing is maximized, the gain remains high and non-linear distortion is negligible. Therefore the designer has to trade off output swing against gain and linearity. A conventional common source output buffer provides high swing and high gain. Due to its simplicity and good performance, it has been widely used in various analog circuits. 
To reduce the electrical stress over the individual transistors, two transistors (MN_Bias and MP_Bias) are added, as shown in Fig. 3-a. The voltages at N2 and N5 need to be controlled to meet the reliability guidelines. If N3 is fixed at an intermediate voltage, it is guaranteed that MN_Signal and MP_Signal are not overstressed. For example, if the devices can tolerate up to 2 V of VDS and the desired maximum output voltage is 2.4 V, a minimum voltage of 0.4 V for the node N2 is required. Otherwise MN_Bias would be overstressed. This indicates that a fixed biasing highly limits the output swing and is not suitable for analog output buffers. That leads to an idea of an adaptive biasing for the node N3 and N4 that track the output voltage. With the addition of MN_Bias and MP_Bias the resistance seen from the drains of MN_Signal and MP_Signal are reduced
(中略)
   
Fig. 3-b shows the proposed adaptive biasing scheme for the NMOS section of the output buffer. The PMOS implementation is complementary to the NMOS circuitry. When the output is low the MN_Switch is off and the feedback is inactive and node N3 is simply DC biased by the three diode-connected transistors (MN_D1, MN_D2 and MN_D3). In this operating condition, N2 and N3 are set to a low voltage and it is essential that the voltage at N2 is high enough to keep MN_Signal and MN_Bias in saturation region. When the output voltage exceeds approximately V
gs_MN_D1
 plus V
gs_MN_D2
, MN_Switch turns on and short circuits the middle diode. This increases the voltage at node N3 and hence also at N2
(当審訳：　３)　高利得で高い振れのアナログバッファ
　多数の高電圧Ｉ／Ｏバッファ回路が報告された([1], [2]及び[4])。これらの回路は，典型的には，デジタルアプリケーション用に設計されている。一般的なアプローチは，固定されたゲートバイアスを有するトランジスタを積層することである。デジタル回路のために，速度とレールツーレールの振れ(swing)は，最も重要な性能基準である。アナログ出力段における他の一方で，出力の振れ(swing)が最大となり，利得が高いままとなり，非線形歪みは無視できることは，それは非常に重要である。したがって，設計者は，利得と直線性に対する出力の振れ(swing)をトレードオフしなければならない。従来の共通の電源出力バッファは，高い振れ(swing)，高利得を提供する。そのシンプルで良好な性能のために，広く様々なアナログ回路で使用されている。
図３−ａに示すように，個々のトランジスタに関する電気的ストレスを減らすために，2つのトランジスタ（ＭＮ_ＢｉａｓとＭＰ_Ｂｉａｓ）が追加される。Ｎ２とＮ５の電圧が信頼性ガイドラインを満たすように制御する必要がある。Ｎ３が，中間電圧に固定されている場合，ＭＮ_ＳｉｇｎａｌとＭＰ_Ｓｉｇｎａｌはオーバーストレスにさらされないことが保証される。例えば，デバイスはＶＤＳの２Ｖまで耐えることができ，所望の最大出力電圧は２．４Ｖである場合，ノードＮ２には，０．４Ｖの最低電圧が必要とされる。さもなければ，ＭＮ_Ｂｉａｓは，オーバーストレスにさらされるであろう。これは，固定されたバイアスが，出力の振れを高く制限し，アナログ出力バッファには適していないことを示している。それは，出力電圧に追従するそのノードＮ３とＮ４のための適応バイアスの考え方に至る。ＭＮ_ＢｉａｓとＭＰ_Ｂｉａｓの追加により，ＭＮ_ＳｉｇｎａｌとＭＰ_Ｓｉｇｎａｌのドレインから見た抵抗が低減される
(中略)
　
図３−ｂは，出力バッファのＮＭＯＳ部のために提案された適応型バイアシング方式を示す。ＰＭＯＳは，ＮＭＯＳ回路に相補的に実装される。出力が低い場合，ＭＮ_Ｓｗｉｔｃｈはオフとなり，フィードバックは非アクティブとなり，ノードＮ３は３つのダイオード接続されたトランジスタ(ＭＮ_Ｄ１，ＭＮ_Ｄ２とＭＮ_Ｄ３)によって単に直流バイアスされる。この動作状態において，Ｎ２及びＮ３は低電圧に設定され，Ｎ２の電圧が飽和領域でＭＮ_ＳｉｇｎａｌとＭＮ_Ｂｉａｓを維持するのに十分に高いことが重要である。出力電圧が，ほぼＶ
ｇｓ＿ＭＮ＿Ｄ１
 プラスＶ
ｇｓ＿ＭＮ＿Ｄ２
 を超えると，ＭＮ_Ｓｗｉｔｃｈがオンとなり，中間ダイオードを短絡する。これにより，ノードＮ３で電圧が増加し，Ｎ２でも電圧が上昇する
　
ウ　「III. IMPLEMENTATION OF A STRESS-FREE OPERATIONAL AMPLIFIER
   The adaptive biasing scheme is demonstrated with an operational amplifier shown in Fig. 4. A standard 45-nm CMOS process is used to implement a test amplifier. Its reliability guidelines are summarized in Table I. 
For this implementation, 1.8 V I/O devices are used and operated at 2.6 V. With this, the I/O devices become vulnerable to electrical stress. To ensure a long life time, all terminal voltages (VDS, VGS and VGD) for all devices are limited to 2 V
It is critical to ensure that at no time the gate biasing of the output stage exceed 2 V limit
(当審訳：　III．ストレスのない演算増幅器の実装
　適応型バイアシング方式は，図４に示される演算増幅器で説明される。標準の４５ｎｍ　ＣＭＯＳプロセスは，テスト増幅器を実装するために使用される。その信頼性のガイドラインは，表Ｉに要約されている。
この実装において，１．８ＶのＩ／Ｏデバイスが使用され，２．６Ｖで動作される。これにより，Ｉ／Ｏデバイスは，電気的ストレスに対して弱くなる。長寿命を確実にするため，すべてのデバイスの全ての端子電圧(ＶＤＳ，ＶＧＳ及びＶＧＤ)は，２Ｖに制限される
決して，出力段のゲートバイアスが，２Vの制限を上回らないようにすることを確実に行うことが重要である
　
　以上の記載及び図３−ａ記載の「出力手段」及び図３−ｂ記載の「適応型バイアシング手段」を，図４記載の「演算増幅器」及び技術常識に照らせば，次のことがいえる。
　
Ａ．　図３−ａ記載の「出力手段」は，上記演算増幅器に実装されるものであるから，前記出力手段における「Ｖｏｕｔ」は「増幅器出力ノード」といえ，同様に，「ＧＮＤ」及び「ＶＤＤＡ」は「電力供給ノード」といえる。そして，該ＶＤＤＡには電源電圧が存在することは明らかである。
　さらに，上記出力手段を構成する「トランジスタ」がＭＯＳ−ＦＥＴであることは，回路記号から明らかであるので，該トラジスタに対応する「ＭＰ_Ｓｉｇｎａｌ」，「ＭＰ_Ｂｉａｓ」，「ＭＮ_Ｂｉａｓ」及び「ＭＮ_Ｓｉｇｎａｌ」が，「ソース」，「ゲート」及び「ドレイン」を有することは当然である。
　そして，(ａ)ＭＰ_Ｓｉｇｎａｌ及びＭＰ_Ｂｉａｓが，ＶｏｕｔをＶＤＤＡに結合することのできる伝導性径路を形成すること，同様に，(ｂ)ＭＮ_Ｂｉａｓ及びＭＮ_Ｓｉｇｎａｌが，ＶｏｕｔをＧＮＤに結合することのできる伝導性径路を形成することは明らかである。
　また，「ＭＰ_Ｂｉａｓ」及び「ＭＮ_Ｂｉａｓ」に対し，「適応型バイアシング手段」がバイアス信号を供給していることは明白である。
Ｂ．　図３−ｂ記載の「適応型バイシング方式」は，「出力が低い場合，ＭＮ_Ｓｗｉｔｃｈはオフとなり，フィードバックは非アクティブとなり，ノードＮ３は３つのダイオード接続されたトランジスタ(ＭＮ_Ｄ１，ＭＮ_Ｄ２とＭＮ_Ｄ３)によって単に直流バイアスされる。この動作状態において，Ｎ２及びＮ３は低電圧に設定され，Ｎ２の電圧が飽和領域でＭＮ_ＳｉｇｎａｌとＭＮ_Ｂｉａｓを維持するのに十分に高いことが重要である。出力電圧が，ほぼＶｇｓ＿ＭＮ＿Ｄ１ プラスＶｇｓ＿ＭＮ＿Ｄ２ を超えると，ＭＮ_Ｓｗｉｔｃｈがオンとなり，中間ダイオードを短絡する。これにより，ノードＮ３で電圧が増加し，Ｎ２でも電圧が上昇する」ものである。
　このことは，(ａ)
出力電圧(Ｖｏｕｔ)が低い場合
オフ
ＭＮ_ＢｉａｓのゲートＮ２の電位は
１／３・ＶＤＡＡ
出力電圧が，Ｖ
ｇｓ＿ＭＮ＿Ｄ１
 プラスＶ
ｇｓ＿ＭＮ＿Ｄ２
 を超えた場合
Ｎ２の電位は，Ｎ３の電位と等しくなり
１／２・ＶＤＡＡ
　そして，図３−ｂ記載の適応型バイアシング方式は，ＮＭＯＳ回路に相補的に，ＰＭＯＳを実装するものである。このことは，図３−ｂ記載の「ＭＮ_Ｂｉａｓ」，「ＭＮ_Ｓｉｇｎａｌ」，「ＭＮ_Ｄ３」，「ＭＮ_Ｄ２」，「ＭＮ_Ｄ１」及び「ＭＮ_Ｓｗｉｔｃｈ」が，それぞれ，図４記載の「ＭＰ_Ｂｉａｓ」，「ＭＰ_Ｓｉｇｎａｌ」，「ＭＰ_Ｄ４」，「ＭＰ_Ｄ２」，「ＭＰ_Ｄ３」及び「ＭＰ_Ｓｗｉｔｈ」に対応するように構成され，その構成が，次のような適応型バイアシング方式となることを意味する。
　
　
　
　　　　　　　(当審注：ＦＥＴは，すべてＰＭＯＳ。)
　
　これを基に，ＰＭＯＳ部の適応型バイアシング方式の動作をＮＭＯＳ部と同様に検討する。
(ｃ)出力電圧(Ｖｏｕｔ)が，ＶＤＡＡ−(Ｖｇｓ＿ＭＰ＿Ｄ３ プラス Ｖｇｓ＿ＭＰ＿Ｄ２ )より低い場合，ＭＰ_Ｓｗｉｔｃｈが
オン
出力電圧が高い場合
オフ
ＭＰ_Ｂｉａｓのゲート電位は
２／３・ＶＤＡＡ
　
Ｃ．　小括
　上記(ａ)−(ｄ)から，出力電圧(Ｖｏｕｔ)応じて，適応型バイアシング方式は，次のように，ＭＰ_Ｂｉａｓ及びＭＮ_Ｂｉａｓにゲート電位を供給する。
　
(ｉ)　出力電圧が，１／３・ＶＤＡＡより低い場合
ＭＮ_Ｓｗｉｔｃｈがオフ，ＭＰ_Ｓｗｉｔｃｈがオンとなり，
ＭＮ_Ｂｉａｓのゲート電位が１／３・ＶＤＡＡ，
ＭＰ_Ｂｉａｓのゲート電位が１／２・ＶＤＡＡとなる。
(ii)　出力電圧が，１／３・ＶＤＡＡを上回り，２／３・ＶＤＡＡより低い場合
ＭＮ_Ｓｗｉｔｃｈがオフ，ＭＰ_Ｓｗｉｔｃｈがオフとなり，
ＭＮ_Ｂｉａｓのゲート電位が１／３・ＶＤＡＡ，
ＭＰ_Ｂｉａｓのゲート電位が２／３・ＶＤＡＡとなる。
(iii）　出力電圧が，２／３・ＶＤＡＡより高い場合
ＭＮ_Ｓｗｉｔｃｈがオン，ＭＰ_Ｓｗｉｔｃｈがオフとなり，
ＭＮ_Ｂｉａｓのゲート電位が１／２・ＶＤＡＡ，
ＭＰ_Ｂｉａｓのゲート電位が２／３・ＶＤＡＡとなる。
　
(２)　引用発明
　
　以上から，引用文献には，次の発明(以下「引用発明」という。)が開示されている。
　
　ＧＮＤと，
　ＶＤＡＡと，
　増幅器出力ノードと，
　ソース，ゲート及びドレインを有するＭＰ_Ｓｉｇｎａｌトランジスタと，
　ソース，ゲート及びドレインを有するＭＰ_Ｂｉａｓトランジスタと，
　ソース，ゲート及びドレインを有するＭＮ_Ｓｉｇｎａｌトランジスタと，
　ソース，ゲート及びドレインを有するＭＮ_Ｂｉａｓトランジスタと，
　前記ＭＰ_Ｂｉａｓトランジスタのゲートにバイアス電位を供給し及び前記ＭＮ_Ｂｉａｓトランジスタのゲートにバイアス電位を供給する適応型バイシング方式と，を備える出力段と，を備え，
　前記増幅器は，前記増幅器出力ノードから，前記ＭＰ_Ｂｉａｓトランジスタを通り，前記ＭＰ_Ｓｉｇｎａｌトランジスタを通り，前記ＶＤＡＡまでの伝導性径路が形成でき，
　前記増幅器は，前記ＧＮＤから，前記ＭＮ_Ｓｉｇｎａｌトランジスタを通り，前記ＭＮ_Ｂｉａｓトランジスタを通り，前記増幅器出力ノードまでの伝導性径路を形成でき，
　出力電圧が，１／３・ＶＤＡＡより低い場合，ＭＮ_Ｓｗｉｔｃｈがオフ，ＭＰ_Ｓｗｉｔｃｈがオンとなり，ＭＮ_Ｂｉａｓのゲート電位が１／３・ＶＤＡＡ，ＭＰ_Ｂｉａｓのゲート電位が１／２・ＶＤＡＡとなり，
　出力電圧が，１／３・ＶＤＡＡを上回り，２／３・ＶＤＡＡより低い場合，ＭＮ_Ｓｗｉｔｃｈがオフ，ＭＰ_Ｓｗｉｔｃｈがオフとなり，ＭＮ_Ｂｉａｓのゲート電位が１／３・ＶＤＡＡに，ＭＰ_Ｂｉａｓのゲート電位が２／３・ＶＤＡＡになり，
　出力電圧が，２／３・ＶＤＡＡより高い場合，ＭＮ_Ｓｗｉｔｃｈがオン，ＭＰ_Ｓｗｉｔｃｈがオフとなり，ＭＮ_Ｂｉａｓのゲート電位が１／２・ＶＤＡＡに，ＭＰ_Ｂｉａｓのゲート電位が２／３・ＶＤＡＡになるように，ゲート電位を供給する適応型バイアシング方式を備える，演算増幅器。
　
　
第３　対比
　
　本願発明と引用発明を技術常識に照らし，比較すると，次のことがいえる。
　
　引用発明における「ＧＮＤ」及び「ＶＤＡＡ」はともに「電力供給ノード」といえ，「ＶＤＡＡ」が，「ＧＮＤ」との間において電源電圧の存在する電力供給ノードに相当する。
　よって，前記「ＧＮＤ」及び前記「ＶＤＡＡ」は，ぞれぞれ，本願発明における「第１の電力供給ノード」及び「第２の電力供給ノード」に相当する。
　してみると，引用発明において，増幅器に形成される「増幅器出力ノードから，ＭＰ_Ｂｉａｓトランジスタを通り，ＭＰ_Ｓｉｇｎａｌトランジスタを通り，ＶＤＡＡまで」の「伝導性径路」は，本願発明における「第１の伝導性径路」に相当し，また，前記「ＭＰ_Ｂｉａｓトランジスタ」及び前記「ＭＰ_Ｓｉｇｎａｌトランジスタ」は，それぞれ，本願発明における「第２のトランジスタ」及び「第１のトランジスタ」に相当し，前記「ＶＤＡＡ」まで延びていることは当然である。
　同様に，引用発明において，増幅器に形成される「ＧＮＤから，ＭＮ_Ｓｉｇｎａｌトランジスタを通り，ＭＮ_Ｂｉａｓトランジスタを通り，増幅器出力ノードまで」の「伝導性径路」は，本願発明における「第２の伝導性径路」に相当し，また，前記「ＭＮ_Ｓｉｇｎａｌトランジスタ」及び前記「ＭＮ_Ｂｉａｓトランジスタ」は，それぞれ，本願発明における「第３のトランジスタ」及び「第４のトランジスタ」に相当する。そして，該「第２の伝導性径路」に相当する「伝導性径路」が，前記「増幅器出力ノード」まで延びていることは当然である。
　また，引用発明における「適応型バイアシング方式」は，回路として構成されるものであるから，「適応型バイアシング回路」といえる。そして，該「適応型バイアシング回路」は，「ＭＰ_Ｂｉａｓトランジスタのゲートにバイアス電位を供給し及び前記ＭＮ_Ｂｉａｓトランジスタのゲートにバイアス電位を供給する」ものである。よって，「ＭＰ_Ｂｉａｓトランジスタのゲート」に供給される「バイアス電位」は，本願発明における「第１のバイアス信号」に相当し，同様に，「ＭＮ_Ｂｉａｓトランジスタのゲート」に供給される「バイアス電位」は，本願発明における「第２のバイアス信号」に相当する。
　ここで，引用発明における適応型バイアシング方式の機能を，「ＭＰ_Ｂｉａｓトランジスタ」及び「ＭＮ_Ｂｉａｓトランジスタ」のゲート電位，それぞれについてみると，(i)ＭＰ_Ｂｉａｓトランジスタのゲート電位は，出力電圧が，１／３・ＶＤＡＡより低い場合，１／２・ＶＤＡＡであり，適応型バイアシング方式は出力電圧が１／３ＶＤＡＡを上回った場合は前記ＭＰ_Ｂｉａｓトランジスタのゲート電位は２／３・ＶＤＡに増大し，(ii)ＭＮ_Ｂｉａｓトランジスタのゲート電位は，出力電圧が，２／３・ＶＤＡＡより高い場合は，１／２・ＶＤＡＡであり，適応型バイアシング方式は出力電圧が２／３・ＶＤＡＡを下回った場合は前記ＭＰ_Ｂｉａｓトランジスタのゲート電位は１／２・ＶＤＡＡに低下，といえる。
　つまり，出力電圧が，１／３・ＶＤＡＡを上回り，かつ，２／３・ＶＤＡＡを下回る場合は，引用発明における適応型バイシング方式は，ＭＰ_Ｂｉａｓトランジスタのゲート電位を増大させるとともにＭＮ_Ｂｉａｓトランジスタのゲート電位を低下させるものである。
　よって，引用発明における「出力電圧」が，「１／３・ＶＤＡＡより低い場合」，「１／３・ＶＤＡＡを上回り，２／３・ＶＤＡＡを下回る場合」，「２／３・ＶＤＡＡを上回る場合」は，それぞれ，本願発明における「出力信号」が，「第１の電圧範囲内にある場合」，「第２の電圧範囲内にある場合」，「第３の電圧範囲内にある場合」に相当する。そして，出力電圧が，１／３・ＶＤＡＡより低い場合のＭＰ_Ｂｉａｓトランジスタのゲート電位である「１／２・ＶＤＡＡ」は，本願発明における「第１の電圧」に，また，２／３より高い場合のＭＮ_Ｂｉａｓトランジスタのゲート電位である「１／２・ＶＤＡＡ」は，本願発明における「第３の電圧」に，それぞれ相当する。
　
　以上から，本願発明と引用発明は，次の点で一致し，相違するといえる。
　
［一致点］
　演算増幅器であって，
　第１の電力供給ノードと，
　第２の電力供給ノードであって，前記第１の電力供給ノードと前記第２の電力供給ノードとの間においては電源電圧が存在する第２の電力供給ノードと，
　増幅器出力ノードと，
　　ソース，ゲート及びドレインを有する第１のトランジスタと，
　　ソース，ゲート及びドレインを有する第２のトランジスタと，
　　ソース，ゲート及びドレインを有する第３のトランジスタと，
　　ソース，ゲート及びドレインを有する第４のトランジスタと，
　　前記第２のトランジスタの前記ゲート上において第１のバイアス信号を供給し及び前記第４のトランジスタの前記ゲート上において第２のバイアス信号を供給する適応型バイアシング回路と，を備える出力段と，を備え，
　　前記増幅器は，第１の伝導性経路を通じて前記増幅器出力ノードを前記第２の電力供給ノードに結合することができ，前記第１の伝導性経路は，前記出力ノードから，前記第２のトランジスタを通り，前記第１のトランジスタを通り，前記第２の電力供給ノードまで延び，
　　前記増幅器は，第２の伝導性経路を通じて前記増幅器出力ノードを前記第１の電力供給ノードに結合することができ，前記第２の伝導性経路は，前記第１の電力供給ノードから，前記第３のトランジスタを通り，前記第４のトランジスタを通り，前記増幅器出力ノードまで延び，
　　前記第１のバイアス信号は，前記増幅器出力ノードにおける出力信号が第１の電圧範囲内にある場合は第１の電圧を有し，前記適応型バイアシング回路は，前記増幅器出力信号が第２の電圧範囲内にある場合は前記第１のバイアス信号を増大させ，前記第２のバイアス信号は，前記増幅器出力ノードにおける出力信号が第３の電圧範囲内にある場合は第３の電圧を有し，前記適応型バイアシング回路は，前記出力信号が前記第２の電圧範囲内にある場合は前記第２のバイアス信号を低下させる，演算増幅器。
　
［相違点１］
　本願発明は，「差動入力段」を備えるのに対して，引用発明には，そのような特定がない点。
　
［相違点２］
　本願発明における「第１，第２，第３及び第４のトランジスタの各々」は，「電源電圧よりも低いドレインソース間破壊電圧」，及び，「電源電圧よりも低いゲートソース間破壊電圧」を有するのに対して，引用発明には，そのような特定がない点。
　
　
第４　当審の判断
　
１．相違点１について　
　本願発明も引用発明もともに「演算増幅器」に係る発明であるところ，演算増幅器が，差動入力段を備えることは，引用例を提示するまでもなく周知である。
　また，本願発明における「差動入力段」は格別なものでもない。
　よって，引用発明に周知技術を適用し，相違点１のように構成することは，当業者が容易になしえたことである。
　
２．相違点２について　
　引用文献には，「For this implementation, 1.8 V I/O devices are used and operated at 2.6 V. With this, the I/O devices become vulnerable to electrical stress. To ensure a long life time, all
 terminal voltages (VDS, VGS and VGD) for all devices are limited to 2 V
端子電圧(ＶＤＳ，ＶＧＳ及びＶＧＤ)は，２Ｖに制限される
It is critical to ensure that at no time the gate biasing of the output stage exceed 2 V limit
決して，出力段のゲートバイアスが，２Vの制限を上回らないようにすることを確実に行うことが重要である
　つまり，引用発明においては，電源電圧として「２．６Ｖ」を採用するものでありながら，「デバイスの全ての端子電圧(ＶＤＳ，ＶＧＳ及びＶＧＤ)」の制限電圧を，２Ｖとしている。このことは，引用発明におけるデバイスが，電源電圧２．６Ｖよりも低い２Ｖを，ドレインソース間破壊電電圧，ゲートソース間破壊電圧，及びゲートドレイン間破壊電圧であるものを用いることが予定されていることを技術的に意味していることは，技術常識に照らせば，明らかである。
　したがって，引用発明において，「第１，第２，第３及び第４のトランジスタの各々は，電源電圧よりも低いドレインソース間破壊電圧」を有し，「前記第１，第２，第３及び第４のトランジスタの各々は，前記電源電圧よりも低いゲートソース間破壊電圧」を有するようにすることは，引用文献の記載に基づいて，当業者が容易になしえたものである。
　
３．まとめ
　以上のとおりであるから，引用発明及び周知技術に基づいて，本願発明のように構成することは，当業者が容易なしえたことである。
　そして，本願発明のように構成したことによる効果も，引用発明及び周知技術から，当業者が予測できる範囲のものである。
　
　よって，本願発明は，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
　
４．補足的判断
(１)　請求人の主張
　請求人は，審判請求書において，次の主張をしている。
　(下線は当審が付与。)
　
「３．本願発明が特許されるべき理由
　出願人は、請求項１−２１に係る発明が引用文献１と同一あるいは引用文献１から容易に発明できたものであるという判断に同意できません。このため、以下に出願人の意見を述べます。
　
本願はデジタル信号のスイングよりも大きい電圧範囲でアナログ信号をスイングさせる増幅器を構成する複数のトランジスタのゲート絶縁体厚を異ならせる必要をなくすことを目的とするものです
　
　そして，上記請求人の主張に関連する記載が，本願明細書には次のようになされている。
　
「【０００６】　図４（先行技術）は、図３の演算増幅器７の出力段１１をより詳細に示す。出力段１１は、Ｐチャネルトランジスタ１４と、Ｎチャネルトランジスタ１５と、を含む。出力リード９における出力信号ＶＯＵＴの電圧は、接地電位から２．７ボルトまでの範囲にわたることが可能であるため、２．０ボルトの破壊電圧定格を有するトランジスタ１４及び１５に関して基本
薄ゲート絶縁体デバイス
厚ゲート絶縁体トランジスタ
厚ゲート絶縁体トランジスタ
【０００７】　図１乃至４の回路は、良好に機能する。残念なことに、
２つの異なるゲート絶縁体厚をトランジスタに備えることは、混合信号集積回路１を製造する加工コストを増大させる。厚ゲート絶縁体出力段トランジスタ１４及び１５を製造することは、一般的には、追加のリソグラフィマスクを用いることを要求し、さらに、複数の追加の半導体製造加工ステップを実行することを要求する。この追加の複雑さに起因して、混合信号集積回路１製造コストは、厚酸化物出力段トランジスタを提供しなければならないことに起因して５％以上も増大する可能性がある
　
(２)　当審の見解
　上記請求人の主張は，当審の判断に影響を及ぼさないものである。
　
ア　請求人の主張によれば，本願発明における出力段を構成するトランジスタは，ゲート絶縁体トランジスタである。しかし，前記トランジスタが，ゲート絶縁体によるものであることは特定されていない。
　
イ　引用文献における出力段のトランジスタが，ゲート絶縁体トランジスタを示していることは，明らかである。
　また，ゲート絶縁体トランジスタにおけるゲート絶縁体の厚さにより，該トランジスタのドレインソース間等の破壊電圧が変化することは，技術常識である。
　このことは，引用発明において，電源電圧(ＶＤＡＡ)，入力，出力等回路定数，若しくは，動作仕様によって，引用発明における出力段を構成するトランジスタのドレインソース間等の電圧が，破壊電圧より高い時には，その電圧に耐えうる厚ゲート絶縁体のトランジスタに変更しうることを意味し，一方，前記ドレインソース間等の電圧が，破壊電圧よりも低いときには，引用発明における演算増幅器を構成する複数のトランジスタと同じゲート絶縁体厚のものを使用しうることを意味している。
　
エ　よって，請求人が主張するように，デジタル信号のスイングよりも大きい電圧範囲でアナログ信号をスイングさせる増幅器を構成する複数のトランジスタのゲート絶縁体厚を異ならせる必要をなくすようにすることは，当業者が適宜なしえたことである。
　
　
第５　むすび
　以上から，本願発明は，特許法第２９条第２項の規定に該当し，特許を受けることができない。
　
　したがって，本件出願は，他の請求項に係る発明について論及するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり，審決する。