【事件の表示】
　平成　４年特許願第１８７４９６号「シングルチップマイクロコンピュータ」拒絶査定に対する審判事件［平成　６年　１月１４日出願公開、特開平　６−　　４６８７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１，手続の経緯・本願発明
　本願は、平成４年６月２２日の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という）
「　中央処理装置と、マイクロプログラム記憶部と、ウォッチドックタイマと、メモリの書き込み先アドレス領域判別部とを有し、
　前記中央処理装置は前記マイクロプログラム記憶部から命令コードを順次読み出してプログラム処理を行い、前記ウォッチドックタイマは前記プログラム処理が暴走した時に該暴走を検出する構成としたシングルチップマイクロコンピュータにおいて、
　前記書き込み先アドレス判別部は、前記メモリへの書き込み禁止状態において、前記中央処理装置によって前記メモリに対する書き込み命令が出力され、かつ前記メモリに対する書き込み先アドレスが書き込み禁止アドレス領域であると判定した場合に、これを前記プログラム処理が暴走したものと判断し、前記メモリに対する書き込みを禁止すると共に第１の信号を出力し、
　前記ウォッチドックタイマは、前記ウォッチドックタイマのオーバーフローを待たずに、前記第１の信号に基づきクリアーされると共に、前記第１の信号に同期して出力論理レベルが変化する信号を出力する構成としたことを特徴とするシングルチップマイクロコンピュータ。」
　
２，当審において平成１２年１１月２１日付け拒絶理由通知に引用した刊行物
　
２−１：本願の出願前に頒布された特開昭６３−１２３１３９号公報（以下、「引用刊行物１」という）には
「マイクロコンピュータ１と、ウォッチドッグ回路とを有し、マイクロコンピュータ１はプログラム処理を行い、ウオッチドッグ回路は前記プログラム処理が誤ったことを検出する構成としたデジタルデータ処理システムであって、
　前記ウォッチドッグ回路は、カウンタ１７と、
ａ、第２比較器１１の出力と書込信号ＷＲ９が入力され、第１比較器１０をストローブし、また前記第１比較器１０の出力を受けるフリップフロップ１５をクロックする信号を出力するＯＲゲート２１と、
ｂ、前記第１比較器１０の出力とＡＮＤゲート６９の出力が入力され、前記カウンタ１７のリセット端子ＲＳに出力するＡＮＤゲート７０と、前記フリップフロップ１５の出力と前記カウンタ１７のオーバーフロー出力とを受けるＮＯＲゲート１９と、前記ＮＯＲゲート１９の出力およびリセットパルス発生器６８の出力を受けてマイクロコンピュータ１のリセット端子ＲＳＴとＡＮＤゲート７０に出力する前記ＡＮＤゲート６９
とを備えたデジタルデータ処理システム。」（以下、「構成１Ａ」という）が示されている。（上記引用刊行物１のFig.1参照）
　
　また、上記引用刊行物１の第７頁左上欄第３行から同頁右上欄第５行には「又はウオッチドッグ書き込み動作を包含していないプログラムループに間違って入ってしまう場合には、カウンカ（注：「カウンタ」の誤記と認められる）１７の出力Ｑ−ｎ（以下、下添字を「−」を前につけて表現する）が結局論理値”１”となり、所要に応じゲート１９を介してマイクロコンピュータがリセットされることは明らかである。これは従来のウオッチドッグ回路の場合もそうである。しかし図示の回路は下記に説明するようにシステムの他の所定の誤動作にも応答ひる（注：「応答する」の誤記であると認められる）。ゲート１９の２つの入力の一方が論理値”１”となって、マイクロコンピュータ１をリセットする第２の原因はフリップフロップ１５のセッティングにある。フリップフロップ１５はウオッチドッグ回路が書き込みモードにアドレスされる度毎にクロックされ、・・・・・・・・、従ってマイクロコンピュータ１にはリセット信号が直接、即ちカウンタ１７の出力Ｑ−ｎが論理値”１”となるのを待機することなく供給される。」ことが記載されている。（以下、「記載１Ｂ」という）
　
　そして、上記引用刊行物１の第７頁左下欄第１２行から同頁右下欄第２行には「さらに、マイクロコンピュータ１は・・・・、このような場合にウオッチドッグ回路は、何等かの理由で、例えば所定の誤り状態でおこ得る（注：「おこり得る」の誤記と認められる）ような、プログラムが関連する記憶位置に重ね書きをさせようとする場合にＲＡＭの該当部分が不適当となるか否かをチェックする。このようなことが起こる場合には、マイクロコンピュータ用のリセット信号を自動的に発生させる。」（以下、「誤動作例」という）と記載されている。
　
２−２：同じく本願出願前に頒布された特開昭６４−１３６５２号公報（以下、「引用刊行物２」という）には
　シングルチップマイクロコンピュータにおいて、アクセス制御回路１５を有し、該アクセス制御回路１５は暴走検出タイマ１５−２の他に
「書き込み許可フラグ１５−４がリセットされている状態（前記シークレットゾーンへの書き込み禁止状態）において、ＣＰＵによってメモリに対する書き込み指令がなされ、かつ前記メモリに対する書き込み先アドレスがシークレットゾーンで書き込み不可能状態であると、アドレスデコーダ１５−１、書き込み許可フラグ１５−４およびアンドゲート１５−７で判定したとき、アンドゲート１５−７の出力を論理値”０”として前記メモリに対する書き込みを不可能とし、かつノアゲート１５−８の出力を論理値”１”として、アンドゲート１５−５の出力を論理値”１”とし、アクセスエラー信号１５−１６を出す」構成（以下、「構成２Ａ」という）を有することが記載されている。
(上記引用刊行物２の第５頁左上欄第１３行から同欄第２０行「アクセス制御回路１５は、・・・・アクセスエラーが生じた場合は、割込み制御回路１３に対し信号を発生するもので、アドレスデコーダ１５−１、、暴走検出用タイマ１５ー２、読出し許可フラグ１５−３、書き込み許可フラグ１５−４および４個の論理ゲート１５−５〜１５−８から構成されている。」、第５頁右下欄第８行から第６頁右上欄第６行「次に、シークレットゾーン１４のアクセスの際の動作を説明する。・・・・また、もしシークレットゾーン１４へのデータ書き込み禁止中にデータを書き込む命令を実行すると・・・・アクセスエラー信号１５が割込み制御回路１３に対し出力され、ＣＰＵはアクセスエラーの割込み処理を実行する。」参照）
　
　また、上記引用刊行物２の第４頁右上欄第５行から第１７行には「プログラムが暴走した時シークレットゾーンに対して不当な書込みが行なわれ、その結果カードが使用不能となる危険性があり・・・・、シークレットゾーンに対し、不当な書込みが行われる可能性があるという欠点がある。」（以下、「記載２Ｂ」という）が記載されている。
　上記引用刊行物２の第６頁右下欄第１４行から第１８行には「また、プログラム暴走のときも暴走検出用タイマ１５−２がオーバーフロー信号１５−１２を出力するまでの間にシークレットゾーン１４に対して不正なアクセスが行われデータを壊す可能性も少なくなる。」（以下、「記載２Ｃ」という）が記載されている。
　
３，対比
３−１、引用刊行物１に記載のものの整理
　引用刊行物１の「構成１Ａ」のウオッチドッグ回路のカウンタ１７および周辺素子のＡＮＤゲート７０、ＮＯＲゲート１９、ＡＮＤゲート６９は上記刊行物１の「記載１Ｂ」の記載から、本願発明のプログラム処理が暴走した時に該暴走を検出するウオッチドッグタイマの構成に対応する。また本願におけるシングルチップマイクロコンピュータは引用刊行物１のデジタルデータ処理システムの一形態である。
　「構成１Ａ」の構成ａは、「記載１Ｂ」、「誤動作例」の記載から、第１比較器１０は誤動作と判定したときは論理値”１”を出力し、そのときフリップフロップ１５の出力は論理値”１”となり、その結果カウンタ１７がオーバーフローしたと同じ信号をマイクロコンピュータに出す、他の所定の誤動作に応答するものであり、いわゆるウオッチドッグタイマとは別の手法による暴走検出手段（以下、単に「別手法暴走検出手段」という）であるに相違ない。
　また、第２比較器１１とＯＲゲート２１は、その動作から書き込み先アドレス判別部を構成している。
　「構成１Ａ」の構成ｂは、上記他の暴走検出手段野出力であるフリップフロップ１５の出力が論理値”１”になると、カウンタ１７のオーバーフロー出力を待たずに、コンピュータ１のリセット入力端ＲＳＴをローレベルにするとともに、ＡＮＤゲート７０の他入力端に論理値”０”を与えてカウンタ１７をリセットするものである。
　
　よって、引用刊行物１には
「マイクロコンピュータ１と、ウォッチドックタイマ（カウンタ１７、ＡＮＤゲート７０、ＮＯＲゲート１９、ＡＮＤゲート６９）と、メモリの書き込み先アドレス判別部とを有し、
前記マイクロコンピュータ１はプログラム処理を行い、前記ウォッチドックタイマは前記プログラム処理が暴走した時に該暴走を検出する構成としたデジタルデータ処理システムにおいて、
　前記書き込み先アドレス判別部が所期のアドレスであると判定した場合に、このアドレスで行われた書き込み動作が誤動作であるとき、第１比較器１０およびフリップフロップ１５により、これを前記プログラム処理が暴走したものと判断し、第１の信号を出力する「別手法暴走検出手段」を有し、
　前記ウォッチドックタイマは、前記ウォッチドックタイマのオーバーフローを待たずに、前記第１の信号に基づきクリアーされると共に、前記第１の信号に同期して出力論理レベルが変化する信号を出力する構成（１７，１９，６９，７０）としたことを特徴とするデジタルデータ処理システム。」
が記載されている。（以下、引用発明１という）
　
３−２、本願発明と引用発明１との対比
ａ、本願発明の「中央処理装置とマイクロプログラム記憶部とを有し、前記中央処理装置は前記マイクロプログラム記憶部から命令コードを順次読み出してプログラム処理を行い」は引用発明１のマイクロコンピュータ１の動作と機能的に対応するが、引用発明１のマイクロコンピュータはその動作がマイクロプログラムで行われているとは特定されるものではない点で相違する。
　
ｂ、本願発明の「ウオッチドッグタイマを有し、ウオッチドッグタイマはプログラム処理が暴走した時に該暴走を検出する構成とした」は引用発明１のウオッチドッグ回路のカウンタ１７、ＡＮＤゲート７０、ＮＯＲゲート１９、ＡＮＤゲート６９に相当し、両者相違はない。
　
ｃ、本願発明の「書き込み先アドレス判別部は、メモリの書き込み禁止状態において、前記メモリに対する書き込み命令が出力され、かつ、前記メモリに対する書き込み先アドレスが書き込み禁止アドレス領域であると判定した場合に、これを前記プログラム処理が暴走したものと判断し、」はその動作から「別手法暴走検出手段」であるので、「別手法暴走検出手段」を有し第１の信号を出力する点では両者相違はないが、「別手法暴走検出手段」の具体的構成は下記のように両者相違する。
　　　　　記
　本願発明は「書き込み先アドレス領域判別部」を有し、「書き込み先アドレス判別部は、メモリの書き込み禁止状態において、前記メモリに対する書き込み命令が出力され、かつ、前記メモリに対する書き込み先アドレスが書き込み禁止アドレス領域であると判定した場合に、これを前記プログラム処理が暴走したものと判断し、前記メモリに対する書き込みを禁止すると共に第１の信号を出力する」のに対し、引用発明１は「書き込み先アドレス判別部」を有し、「書き込み先アドレス判別部が所期のアドレスであると判定した場合に、このアドレスで行われた書き込み動作が誤動作であるとき、これを第１比較器１０およびフリップフロップ１５により、これを前記プログラム処理が暴走したものと判断し、出力を出す」ものである。
　
ｄ、前記ウォッチドックタイマは、前記ウォッチドックタイマのオーバーフローを待たずに、「別手法暴走検出手段」の出力信号に基づきクリアーされると共に、前記第１の信号に同期して出力論理レベルが変化する信号を出力する構成は両者相違はない。
　
ｅ、本願発明のシングルチップマイクロコンピュータもマイクロコンピュータを有するデジタルデータ処理システムである点では同一であるが、引用発明１はシングルチップではない点で相違する。
　
４、当審の判断
したがって、上記ａ，ｃ，ｅで述べた相違点について検討する。
４ー１，上記ａの相違点について
　中央処理装置とマイクロプログラム記憶部を有し、マイクロプログラム記憶部から命令コードを順次読み出してプログラム処理を行うことは下記１に示すように周知慣用手段である。
　そして、本願明細書を見ても、特にこのように特定したことと他の構成との関連構成によって格別の作用効果をそうするものとも認められず、単なる周知慣用手段の適用にすぎないものと認められ、上記引用発明１のマイクロコンピュータ１においてもマイクロプログラム記憶部を備えたマイクロプログラム制御によるマイクロコンピュータにすることは当業者が適宜なし得たものと認められる。
　
　　　　　　　記１
　特開昭６１−１１８８３８号公報の第３頁左下欄第３行から第６行「今日、電子データ処理システムにおいて、夫々マイクロプログラム制御であり得る種々の周辺装置と同様、マイクロプログラム制御の中央処理装置を用いるのが普通である。」と記載されているように、マイクロプログラムで動作する中央処理装置は慣用手段にすぎず、そして、マイクロプログラムで動作するものはマイクロプログラム記憶部を備えるのが一般的（例えば特開昭５４−４８１４０号公報、特開昭５９−１５４５０３号公報、特開昭６３−５６７３７号公報、特開昭６２−２５１８４１号公報など）である。
　
４−２，上記ｃの相違点について
　本願発明の「別手法暴走検出手段」の構成である「書き込み先アドレス判別部は、前記メモリへの書き込み禁止状態において、前記中央処理装置によって前記メモリに対する書き込み命令が出力され、かつ前記メモリに対する書き込み先アドレスが書き込み禁止アドレス領域であると判定した場合に、前記メモリに対する書き込みを禁止すると共に第１の信号を出力する」構成は前記引用刊行物２の「構成２Ａ」に記載されている。
　そして「記載２Ｂ」、「記載２Ｃ」から上記両構成は、暴走によっても、書き込みを禁止し、そしてアクセスエラー信号を出力するものであるので「マイクロコンピュータが暴走し、前記中央処理装置によって誤ってメモリに対する書き込み命令が出力されても、メモリへの誤書き込みを防止できる」という効果を奏するものである。
　
　上記刊行物２の記載では、書き込み禁止領域への書き込みアクセスの原因として、人為的原因も考慮しているが、正常動作を行っていれば当然実行されない命令を検出しているには相違ない。そして、人為的要因か否かを考慮せず、上記検出即ち暴走検出そしてデータ保護の為に書き込み禁止とすることはそのコンピュータの用途や仕様に応じた設計事項にすぎず、そして、通常行っている慣用手段にすぎない。
　例えば、特開昭６１−９５４６４号公報には、書き込み保護領域を示す情報を格納するレジスタ３４を設け、前記アクセスアドレスが前記保護領域の中であると判定すると、記憶部３３への書き込みは禁止され、そして制御部３２には割込みの形で通知される「データ保護方式」が記載されている。
　他にも特開平１−２８８９４２号公報等がある。
　
　さらに、暴走に対する複数の検出要因を切り分けずに、一緒にして一つの割込出力とする点についても慣用手段にすぎない。
　例を挙げるならば、例えば、特開昭５８−４６４５１号公報にはウオッチドックタイマによる暴走検出とインバリッドアドレス発生（つまり無効なアドレスアクセスの検出）及び他の暴走検出をまとめて一つの出力にしている「プログラム暴走検出処理方式」が示されている。
　
　したがって、上記引用刊行物２のアクセスエラー信号とウオッチドッグタイマの出力信号とをまとめて一つの暴走検出時の出力信号にすることに格別の困難性は認められない。
　
　以上の通りであるから、上記引用発明１の「別手法暴走検出手段」に代わる、もしくはさらに並列的に付加する「別手法暴走検出手段」として、「前記メモリへの書き込み禁止状態において、前記中央処理装置によって前記メモリに対する書き込み命令が出力され、かつ前記メモリに対する書き込み先アドレスが書き込み禁止アドレス領域であると判定した場合に、前記メモリに対する書き込みを禁止すると共に信号を出力」する構成を採用し、「マイクロコンピュータが暴走し、前記中央処理装置によって誤ってメモリに対する書き込み命令が出力されても、メモリへの誤書き込みを防止できると共に」という効果をも備えることは上記引用刊行物２に記載された発明から当業者が容易になしえたものと認められる。
　
　４−３、上記ｅの相違点について
　上記引用刊行物２には、シングルチップマイクロコンピュータが示されており、マイクロコンピュータをシングルチップにすることも当業者が適宜なし得ることにすぎない。
　
５、むすび
　したがって、本願発明は、先に示した引用刊行物１，２に記載された発明及び周知慣用技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。