【誤訳訂正書】
【提出日】平成27年6月9日(2015.6.9)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
マイクロ導波路内を通過する光信号を制御するための、基板を含むオプトエレクトロニクス素子であって、
表面と、その表面から外側へ突出するリブ（５２０）とを含む第１の半導体層（５２）；
少なくとも１つの第２の半導体層（５０）；及び
前記の第１の半導体層（５２）と、前記の少なくとも１つの第２の半導体層（５０）との間の少なくとも１つの絶縁体層（５１）;
を含み、
前記マイクロ導波路が、前記リブによって形成される光モードの中心に位置するか又はそれを囲繞する活性領域（５２９）を含み、そして、主ドープ領域と呼ばれるＰ型ドープ領域（５２２）とＮ型ドープ領域（５２６）との間に位置して、それらの間にダイオード（５３０）を形成し、
前記のＰ又はＮ主ドープ領域（５２２，５２６）が、前記活性領域（５２９）の両側に横方向又は垂直に設けられた２つの電極（５３１，５３６）と接続されており、そして、前記ダイオード（５３０）を分極させることができ、
前記の第１の半導体層（５２）及び／又は前記の第２の半導体層（５０）が１００Ωｍより高い抵抗率を有する基板を用いることにより、及び／又は
前記の少なくとも１つの第２の半導体層（５０）が、前記ダイオード（５３０，１６３０）を形成するドープ領域（５２２，５２６，１６２２，１６２６）又は真性領域（５２１，１６２１）に垂直に位置する領域（１３８，１３７，１６９，１６８）の少なくとも一部において薄化され又は除去されていることにより、及び／又は
前記の少なくとも１つの絶縁体層（５１，１６１，１６３）が少なくとも２マイクロメートルの厚さを備えていることにより、及び／又は
前記絶縁体（５１，１６１，１６３）が、前記ダイオード（５３０，１６３０）を形成するドープ領域（５２２，５２６，１６２２，１６２６）又は真性領域（５２１，１６２１）に垂直に位置する領域（１３９，１６９，１６８）の少なくとも一部において、薄化されるか、あるいは、取り除かれていることにより、
前記主ドープ領域（５２２，５２６）と、前記の少なくとも１つの第２の半導体層（５０）との間に形成される容量性効果の影響が低減される、前記のオプトエレクトロニクス素子。
【請求項２】
前記主ドープ領域（５２２，５２６，１１２６）の少なくとも１つが、前記活性領域（５２９，１１２９）に最も近接して位置する前記の少なくとも１つの主ドープ領域の部分（５２２０，１１２６０）と比較して、前記電極（５３１，１１３６）に接続された前記ドープ領域の部分（５２２１，１１２６１）に、前記の少なくとも１つの主ドープ領域の余分の厚さ（ｈ５２２）によって得られる増分を、電流（ｉ５２２，ｉ１１２６）に対する横断方向の寸法（ｔ５２２，ｔ１１２６）において、示すことを特徴とする、請求項１に記載の素子。
【請求項３】
２つの前記主ドープ領域（５２２，５２６）が、前記活性領域（５２９）に最も近接する前記主ドープ領域の部分と比較して、それぞれの電極に接続された前記主ドープ領域の部分に、余分の厚さ（ｈ５２２，ｈ５２６）を有しており、その余分の厚さが、前記電極の下部を形成する金属層（５３１，５３６）で覆われていることを特徴とする、請求項１又は２に記載の素子。
【請求項４】
前記主ドープ領域（５２２，５２６）が、その大部分が意図的にドープされていない真性領域（５２１）と呼ばれる半導体の領域によって分離されており、そして、それらが一緒にＰＩＮ型ダイオード（５３０，６３０，９３０，１０３０，１６３０）を形成することを特徴とする、請求項１〜３のいずれか一項に記載の素子。
【請求項５】
前記真性領域（５２１）がＰ型又はＮ型のドープ領域の少なくとも１つを更に含み、前記Ｐ型又はＮ型のドープ領域が、ドーピング面（５２４）と呼ばれる面であって前記主ドープ領域を相互に分離する面に対して平行な平坦層を形成することを特徴とする、請求項４に記載の素子。
【請求項６】
横方向ダイオード（５３０，６３０，７３０，８３０，９３０，１６３０）と呼ばれるダイオードであって、その主ドープ領域（５２２，５２６）が基板（５０）の面に対する垂線を基準にして活性領域（５２９）の中心の両側に位置している前記ダイオードを形成し、そして、垂直ドープ面（５２４）の少なくとも１つを有する真性領域（５２１）を含むことを特徴とする、請求項５に記載の素子。
【請求項７】
垂直ダイオード（１０３０）と呼ばれるダイオードであって、その主ドープ領域（１０２２，１０２６）が水平面を基準にして活性領域（１０２９）の中心の両側に位置する前記ダイオードを形成し、前記ダイオードが、水平ドープ面（１０２４）の少なくとも１つを有する真性領域（１０２１）を含むことを特徴とする、請求項５に記載の素子。
【請求項８】
前記ダイオードが単一のドープ面（５２４，１０２４）を有するＰＩＮ型であることを特徴とする、請求項５〜７のいずれか一項に記載の素子。
【請求項９】
前記主ドープ領域（７２２，１１２２，７２６，１１２６）が接合領域と呼ばれる領域において相互に接触し、そして、それらが一緒にＰＮ型ダイオード（７３０，８３０，１１３０）を形成することを特徴とする、請求項１に記載の素子。
【請求項１０】
請求項１〜９のいずれか一項に記載の素子を形成する方法であって、１００Ωｍより高い抵抗率を有する半導体基板（５０，１００，１６０，１６４）を用いて、前記素子の前記ダイオード（５３０，１６３０）に対する前記基板の容量性の影響を低減することを特徴とする、前記方法。
【請求項１１】
異なる機能を有する素子の少なくとも１つを形成する層の１つ以上により前記素子を被覆すること；
異なる機能を有する素子の少なくとも１つを形成する層の１つ以上を用いてアセンブリすること；又は
これら２つを組み合わせること；
を含む、「３次元集積化」型の方法による複合回路又はコンパクト回路又はハイブリッド回路における素子の集積化の少なくとも１つを含むことを特徴とする、請求項１０に記載の方法。
【請求項１２】
電気信号からの光信号を制御するための装置（３，１６，１８，１９８）であって、請求項１〜９のいずれか一項に記載の素子の少なくとも１つを含むことを特徴とする、前記装置。
【請求項１３】
前記素子を用いて、前記素子の前記ダイオードの電極に電気信号を印加することによって、前記素子のマイクロ導波路の一方の端部に入射される光信号に位相変調を生じさせることを特徴とする、請求項１２に記載の装置。
【請求項１４】
前記素子がＰＮダイオード、又はその真性領域にドープ面を有しないＰＩＮダイオード、又はその真性領域にドープ面の少なくとも１つを有するＰＩＮダイオードを含み、前記ダイオードがデプレッション型のモードで用いられることを特徴とする、請求項１３に記載の装置。
【請求項１５】
前記素子がＰＮダイオード（７３０，８３０，１１３０）、又はその真性領域にドープ面を有しないＰＩＮダイオード（５３０，６３０，９３０，１０３０，１６３０）を含み、前記ダイオードがキャリア注入型のモードで用いられることを特徴とする、請求項１４に記載の装置。
【請求項１６】
前記素子の少なくとも１つを用いて光信号（３１）の強度変調を行うことを特徴とする、請求項１２〜１５のいずれか一項に記載の装置。
【請求項１７】
前記素子の少なくとも１つを用いて光信号（３１）の位相変調を行い、そして、前記位相変調は、前記位相変調を前記光信号の強度変調に変換するために設けられたマッハツェンダー型干渉計装置（３）、あるいはファブリペロー共振器又はリング共振器内で行うことを特徴とする、請求項１２〜１６のいずれか一項に記載の装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
この余分の厚さ及びそれに伴う高低差（denivellations）は、圧密化及び集積化のための複雑さ、制約及び追加のコストを表すが、それは、通常、この種の問題を回避しようとする動機を構成するであろうことに留意されたい。