【事件の表示】
　平成　７年特許願第　８３７７６号「半導体メモリへのデータの書込み方法および半導体メモリ」拒絶査定に対する審判事件［平成　８年　２月２７日出願公開、特開平　８−　５５４７３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成７年４月１０日（パリ条約による優先権主張１９９４年４月１１日、米国）の出願であって、その請求項９に係る発明（以下、「本願発明」という）は、平成１０年５月６日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項９に記載された次のとおりのものと認める。
「複数のＹデコーダと、これらＹデコーダに接続された出力を有する複数のプリデコーダと、これらプリデコーダの入力にアドレス信号を印加するための手段と、無効アドレス信号を上記プリデコーダの複数のものの他の入力に印加してＹデコーダのブロックがともにイネーブルとされる手段とを含むダイナミックもしくはスタティック型の半導体メモリ」
　なお、本願については、平成１１年１月４日付けの手続補正がされたが、これは同日付けの補正の却下の決定により却下された。
　
２．引用例
　これに対して、原査定の拒絶理由で引用された特開平４−３１１８９７号公報（平成４年１１月４日出願公開。以下、「引用例」という）には、「本発明は、複数のセルに同時に書込動作を行うことのできる半導体記憶装置に関するもの」（公報第２頁左欄第１６行乃至第１７行）、「このアドレスデコーダ１は４ビットのアドレス信号Ａ３…Ａ０と、図示していないアドレスマスク信号発生手段から出力されるアドレスマスク信号Ｍ３…Ｍ０とに基づいて１６（＝２４）個の選択信号Ｙ１，…Ｙ１５のうちの少なくとも１個の選択信号を出力するものであり、４個のＮＡＮＤゲート２０，…２３と、４個のＯＲゲート４０，…４３と、８個のＡＮＤゲート６０，…６７と、１６個のＡＮＤゲート８０，…８１５とを備えている。アドレスマスク信号の各アドレスマスク値Ｍｉ（ｉ＝０，…３）は対応するビット値Ａｉがマスクされるかどうかを表しており、マスクされない場合はＭｉ＝１であり、マスクされる場合はＭｉ＝０の値をとる。
［０００９］ＮＡＮＤゲート２ｉ（ｉ＝０，…３）はアドレス信号のビット値Ａｉと対応するアドレスマスク値Ｍｉとに基づいて動作し、ＯＲゲート４ｉはビット値Ａｉと対応するアドレスマスク値Ｍｉの反転値バーＭｉに基づいて動作する。したがってビット値Ａｉがマスクされない場合、すなわちＭｉ＝“１”の場合は、ＮＡＮＤゲート２ｉ、ＯＲゲート４ｉの出力は各々バーＡｉ，Ａｉとなり、マスクされる場合はＮＡＮＤゲート２ｉ及びＯＲゲート４ｉの出力は“１”となる。このようなＮＡＮＤゲート２０，…２３の出力とＯＲゲート４０，…４３の出力とを、ＡＮＤゲート６０，…６７及びＡＮＤゲート８０，…８１５を用いて組合せることによって少なくとも１個の選択信号Ｙｉ（ｉ＝０，…１５）がデコーダ１から出力される。すなわち、すべてのビット値Ａｉ（ｉ＝０，…３）がマスクされない場合はアドレス信号Ａ３…Ａ０に応じたアドレスを選択する選択信号Ｙｊがデコーダ１から出力される。ここで、ｊは
ｊ＝Ａ３・２３＋Ａ２・２２＋Ａ１・２＋Ａ０
と表される。
［００１０］マスクされるビット値がある場合は、マスクされるビット値以外のビット値が同一である複数のアドレスを選択する選択信号がデコーダ１から出力される。例えば、ビット値Ａ０がマスクされる場合、すなわちＭ０＝０の場合は、２つの選択信号Ｙｊ，Ｙｊ１がデコーダ１から出力される。ここでｊ，ｊ１は
ｊ＝Ａ３・２３＋Ａ２・２２＋Ａ１・２
ｊ１＝ｊ＋１
である。又、例えばビット値Ａ０及びＡ１がマスクされる場合は、４つの選択信号Ｙｊ，Ｙｊ１，Ｙｊ２，Ｙｊ３がデコーダ１から出力される。ここでｊ，ｊ１，ｊ２，ｊ３は各々
ｊ＝Ａ３・２３＋Ａ２・２２　　
ｊ１＝ｊ＋１
ｊ２＝ｊ＋２
ｊ３＝ｊ＋３
である」（同第２頁右欄第４３行乃至第３頁左欄第４１行）が記載されている。また、図面第１図には、一方にアドレス信号（Ａ３〜Ａ０）を他方にアドレスマスク信号（Ｍ３〜Ｍ０）を入力するＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）と、ＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）の出力を入力するＡＮＤゲート（６０〜６７）と、ＡＮＤゲート（６０〜６７）の出力を入力し選択信号（Ｙ０〜Ｙ１５）を出力するＡＮＤゲート（８０〜８１５）からなるアドレスデコーダの構成が記載されており、図面第２図には第１図のアドレスデコーダをＹデコーダとして用いたＤＲＡＭの構成が記載されている。
　よって引用例には、一方にアドレス信号（Ａ３〜Ａ０）を他方にアドレスマスク信号（Ｍ３〜Ｍ０）を入力するＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）からなる前段の回路と、ＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）の出力を入力するＡＮＤゲート（６０〜６７）からなる中段の回路と、ＡＮＤゲート（６０〜６７）の出力を入力し選択信号（Ｙ０〜Ｙ１５）を出力するＡＮＤゲート（８０〜８１５）からなる後段の回路によりカラムアドレスデコーダを構成し、アドレスマスク信号によりアドレス信号をマスクしない場合には、アドレス信号に応じたアドレスを選択する選択信号を出力し、アドレスマスク信号によりアドレス信号をマスクする場合は、複数のアドレスを選択する選択信号を出力するカラムアドレスデコーダを備えたダイナミック型半導体メモリが記載されているものと認められる。
　
３．対比
　そこで本願発明と引用例に記載された発明を対比すると、引用例の「ＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）からなる前段の回路と、ＮＡＮＤゲート（２０〜２３）及びＯＲゲート（４０〜４３）の出力を入力するＡＮＤゲート（６０〜６７）からなる中段の回路」及び「ＡＮＤゲート（６０〜６７）の出力を入力し選択信号（Ｙ０〜Ｙ１５）を出力するＡＮＤゲート（８０〜８１５）からなる後段の回路」は、それぞれ本願発明の「複数のプリデコーダ」及び「複数のＹデコーダ」に相当するので、両者は、
「複数のＹデコーダと、これらＹデコーダに接続された出力を有する複数のプリデコーダと、これらプリデコーダの入力にアドレス信号を印加するための手段と、制御信号を上記プリデコーダの複数のものの他の入力に印加してＹデコーダのブロックがともにイネーブルとされる手段とを含むダイナミック型の半導体メモリ」
である点で一致し、本願発明では制御信号が無効アドレス信号であるのに対し、引用例記載発明では制御信号がアドレスマスク信号である点で相違する。
　
４．当審の判断
　上記相違点について検討する。本願発明の無効アドレス信号と引用例記載発明のアドレスマスク信号の作用及び効果について検討すると、本願発明の無効アドレス信号も引用例記載発明のアドレスマスク信号も、該信号の入力により対応するアドレス信号を無効とし、Ｙデコーダのブロックを同時にイネーブルするものである。よって、本願の上書き用アドレス信号による格別の作用効果は認められないので、上記相違点は単なる設計的事項にすぎないものと認められる。
　また、本願発明の効果は、引用例記載の発明の効果から容易に予測できる程度のものである。
　なお請求人は審判請求書の「請求の理由」において、「本願発明は、ブロック書き込みを可能とするデコード方式のみに特徴があるのでなく、むしろ実際にブロック書き込みを行う際に生ずるブロック書き込みできるメモリセルの数の制限を解除することに特徴があります。つまり、本願発明は、センスアンプをイネーブルとしない状態においてブロック書き込みを行うことによって、上記の如き数の制限を解除するものであります」と主張しているが、請求項９には「センスアンプをイネーブルとしない状態においてブロック書き込みを行う」ための構成が記載されていないので、上記請求人の主張は請求項の記載に基づかないものであるので、採用することはできない。
　
５．むすび
　本願発明は引用例に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。