(57)【要約】【課題】複数のコアを有するマイコンの異常を適切に監視する。【解決手段】電子制御装置１は、複数のコア４１〜４ｎと、ＷＤ出力パルスを出力するＷＤ出力端子５と、を有するマイコン２と、ＷＤ出力パルスを監視することで、マイコン２の動作を監視するＷＤ出力監視部３と、を備える。マイコン２は、複数のコア４１〜４ｎがそれぞれ個別の変更タイミングで出力端子５の端子レベルを変更することで、複数のコア４１〜４ｎでＷＤ出力パルスを共有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のコア（４１〜４ｎ）と、ウォッチドッグ出力パルスを出力する出力端子（５）と、を有するマイクロコンピュータ（２）と、
ウォッチドッグ出力パルスを監視することで、前記マイクロコンピュータの動作を監視するウォッチドッグ出力監視部（３）と、を備え、
前記マイクロコンピュータは、複数のコアがそれぞれ個別の変更タイミングで前記出力端子の端子レベルを変更することで、前記複数のコアでウォッチドッグ出力パルスを共有する電子制御装置（１）。
【請求項２】
前記複数のコアは、第１群に属するコア（４１，４３，…）と、第２群に属するコア（４２，４４，…）とに区分され、
第１群に属するコアは、端子レベルが第１レベルであると特定してから第１所定時間後に端子レベルを第２レベルに変更し、
第２群に属するコアは、端子レベルが第２レベルであると特定してから第２所定時間後に端子レベルを第１レベルに変更する請求項１に記載の電子制御装置。
【請求項３】
前記マイクロコンピュータは、３個以上のコアを有し、
３個以上のコアは、第１群及び第２群のうち少なくとも何れの群に２個以上のコアが属するように第１群と第２群とに区分される請求項２に記載の電子制御装置。
【請求項４】
各コアは、予め設定されている順序にしたがって端子レベルを変更する請求項１から３の何れか一項に記載の電子制御装置。
【請求項５】
各コアは、他のコアによる端子レベルの変更を特定することで、他のコアの動作が正常であると特定する請求項１から４の何れか一項に記載の電子制御装置。
【請求項６】
各コアは、他のコアによる端子レベルの未変更を特定することで、他のコアで異常が発生したと特定する請求項１から５の何れか一項に記載の電子制御装置。
【請求項７】
記憶部（６）を備え、
各コアは、他のコアで異常が発生したと特定すると、その異常が発生したコアを特定可能な異常情報を前記記憶部に記憶する請求項６に記載の電子制御装置。
【請求項８】
各コアは、他のコアで異常が発生したと特定すると、前記ウォッチドッグ出力監視部から前記マイクロコンピュータへのリセット要求の入力を待機し、
前記ウォッチドッグ出力監視部は、ウォッチドッグ出力パルスが異常であると特定すると、リセット要求を前記マイクロコンピュータに出力する請求項６又は７に記載の電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子制御装置に関する。
【背景技術】
【０００２】
従来より、複数のコアを有するマイクロコンピュータ（以下、マイコンと称する）を備えた電子制御装置が供されている。この種の電子制御装置は、マイコンの動作を監視するためにウォッチドッグ（以下、ＷＤと称する）出力監視部を備えている。ＷＤ出力監視部は、マイコンから入力するＷＤ出力パルスを監視し、ＷＤ出力パルスの異常を特定すると、マイコンに異常が発生したと特定し、リセット要求をマイコンに出力し、マイコンをリセットする。複数のコアを有するマイコンの動作を監視する構成として、コア毎に周波数の異なるＷＤ出力パルスを出力する手法がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１１８６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した技術ではＷＤ出力パルスが複雑となり、その複雑なＷＤ出力パルスを解析するためにＷＤ出力監視部に複雑なロジックを設ける必要がある。又、コア数が増加する毎に新しい周波数に対応させるために新しいロジックを設ける必要もある。
【０００５】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、ＷＤ出力パルスを監視するＷＤ出力監視部に複雑なロジックを設ける構成を不要とし、複数のコアを有するマイコンの動作を適切に監視することできる電子制御装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した発明によれば、マイクロコンピュータ（２）は、複数のコア（４１〜４ｎ）と、ウォッチドッグ出力パルスを出力する出力端子（５）と、を有する。ウォッチドッグ出力監視部（３）は、ウォッチドッグ出力パルスを監視することで、マイクロコンピュータの動作を監視する。マイクロコンピュータは、複数のコアがそれぞれ個別の変更タイミングで出力端子の端子レベルを変更することで、複数のコアでウォッチドッグ出力パルスを共有する。
【０００７】
複数のコアでウォッチドッグ出力パルスを共有することで、ウォッチドッグ出力監視部では、複数のコアを有するマイクロコンピュータからのウォッチドッグ出力パルスを、単一のコアを有するマイクロコンピュータからのウォッチドッグ出力パルスと同じロジックで監視することができる。この場合、ウォッチドッグ出力パルスが複雑となることがなく、複雑なウォッチドッグ出力パルスを解析するためにウォッチドッグ出力監視部に複雑なロジックを設ける必要もない。又、仮にコア数が増加したとしても、コア数が増加する毎に新しい周波数に対応させる必要もなく新しいロジックを設ける必要もない。これにより、ＷＤ出力監視部に複雑なロジックを設ける構成を不要とし、複数のコアを有するマイコンの動作を適切に監視することできる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態を示す機能ブロック図
【図２】タイミングチャート（その１）
【図３】タイミングチャート（その２）
【図４】タイミングチャート（その３）
【図５】端子レベル判定処理を示すフローチャート
【図６】タイミングチャート（その４）
【図７】タイミングチャート（その５）
【図８】タイミングチャート（その６）
【図９】タイミングチャート（その７）
【図１０】ＷＤ出力監視処理を示すフローチャート
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態について図面を参照して説明する。
電子制御装置１は、例えば各種センサから各種センサ信号を入力し、車両の原動機であるエンジンへのインジェクタからの燃料噴射を制御する装置である。電子制御装置１は、マイコン２と、ＷＤ出力監視部３とを有する。マイコン２は、複数のコアとして第１コア４１〜第ｎコア４ｎ（ｎは２以上の自然数）を有し、複数のコア４１〜４ｎとＷＤ出力端子５（出力端子に相当する）と不揮発性ＲＡＭ６（記憶部に相当する）とが内部バス７を介して相互接続されている。複数のコア４１〜４ｎは、異なる処理を行うコアであり、例えば演算処理用のコア、イベント処理用のコア等である。
【００１０】
複数のコア４１〜４ｎは、それぞれＷＤ出力端子５に出力するレベルセット信号の種別に応じて第１群と第２群とに区分されている。複数のコア４１〜４ｎのうち末尾が奇数のコア４１，４３，…は、第２レベルセット信号を出力する第１群として区分され、末尾が偶数のコア４２，４４，…は、第１レベルセット信号を出力する第２群として区分されている。
【００１１】
ＷＤ出力端子５は、第１群に属するコア４１，４３，…から第２レベルセット信号を入力すると、端子レベルを第１レベルから第２レベルに変更する。即ち、第１群に属するコア４１，４３，…は、第１レベルを非アクティブレベルとし、第２レベルをアクティブレベルとする。ＷＤ出力端子５は、第２群に属するコア４２，４４，…から第１レベルセット信号を入力すると、端子レベルを第２レベルから第１レベルに変更する。即ち、第２群に属するコア４２，４４，…は、第２レベルを非アクティブレベルとし、第１レベルをアクティブレベルとする。ＷＤ出力端子５は、第１群に属するコア４１，４３，…からの第２レベルセット信号の入力と第２群に属するコア４２，４４，…からの第１レベルセット信号の入力とを交互に繰り返すことで、第１レベルと第２レベルとの間でレベル変化する信号をＷＤ出力パルスとして出力する。
【００１２】
ｎが例えば「２」であり、即ちマイコン２が２個のコア４１，４２を有する構成であれば、コア４１が第１群として区分され、コア４２が第２群として区分される。コア４１が第１レベルセット信号を出力する周期とコア４２が第２レベルセット信号を出力する周期とが同じであれば、ＷＤ出力端子５は、図２に示すような波形の信号をＷＤ出力パルスとして出力する。即ち、ＷＤ出力端子５は、ｔ１，ｔ３，ｔ５，…のタイミングで第１レベルから第２レベルへのエッジが発生し、ｔ２，ｔ４，ｔ６，…のタイミングで第２レベルから第１レベルへのエッジが発生するＷＤ出力パルスを出力する。又、コア４１が端子レベルを第２レベルに保持する時間とコア４２が端子レベルを第１レベルに保持する時間とが同じでも良いし異なっても良い。
【００１３】
又、ｎが例えば「４」であり、即ちマイコン２が４個のコア４１〜４４を有する構成でれば、コア４１，４３が第１群として区分され、コア４２，４４が第２群として区分され、端子レベルの変更順序がコア４１、コア４２、コア４３、コア４４の順序で設定される。コア４１，４３が第２レベルセット信号を交互に出力する周期とコア４２，４４が第１レベルセット信号を交互に出力する周期とが同じであれば、ＷＤ出力端子５は、図３に示すような波形の信号をＷＤ出力パルスとして出力する。この場合も、ＷＤ出力端子５は、ｔ１，ｔ３，ｔ５，…のタイミングで第１レベルから第２レベルへのエッジが発生し、ｔ２，ｔ４，ｔ６，…のタイミングで第２レベルから第１レベルへのエッジが発生するＷＤ出力パルスを出力する。又、コア４１，４３が端子レベルを第２レベルに保持する時間とコア４２，４４が端子レベルを第１レベルに保持する時間とが同じでも良いし異なっても良い。
【００１４】
尚、ｎが偶数に限らず奇数でも良い。ｎが例えば「３」であり、即ちマイコン２が３個のコア４１〜４３を有する構成であれば、コア４１，４３が第１群として区分され、コア４２が第２群として区分され、端子レベルの変更順序がコア４１、コア４２、コア４３、コア４２の順序で設定される。コア４１，４３が第２レベルセット信号を交互に出力する周期とコア４２が第１レベルセット信号を出力する周期とが同じであれば、ＷＤ出力端子５は、図４に示すような波形の信号をＷＤ出力パルスとして出力する。この場合も、ＷＤ出力端子５は、ｔ１，ｔ３，ｔ５，…のタイミングで第１レベルから第２レベルへのエッジが発生し、ｔ２，ｔ４，ｔ６，…のタイミングで第２レベルから第１レベルへのエッジが発生するＷＤ出力パルスを出力する。この場合、コア４２が端子レベルを変更する頻度は、コア４１及びコア４３がそれぞれ端子レベルを変更する頻度の２倍となる。
【００１５】
又、複数のコア４１〜４ｎは、それぞれＷＤ出力端子５から端子レベル通知信号を入力することで、ＷＤ出力端子５の端子レベルを取得し、ＷＤ出力パルスのレベルを特定する。即ち、複数のコア４１〜４ｎは、ＷＤ出力端子５の端子レベルとして第１レベルを取得すると、ＷＤ出力パルスのレベルが第１レベルであると特定し、ＷＤ出力端子５の端子レベルとして第２レベルを取得すると、ＷＤ出力パルスのレベルが第２レベルであると特定する。
【００１６】
不揮発性ＲＡＭ６は、異常が発生したコアを特定可能な異常情報（即ち異常が発生したコアに付与されている固有の識別情報等）を記憶可能な記憶領域を有する。複数のコア４１〜４ｎは、後述する端子レベル判定処理により異常が発生したコアを特定すると、その異常が発生したコアを特定可能な異常情報を不揮発性ＲＡＭ６に記憶する。
【００１７】
ＷＤ出力監視部３は、マイコン２から入力するＷＤ出力パルスを監視する。ＷＤ出力監視部３は、例えばＷＤ出力パルスの正常時のデューティ比を記憶しており、マイコン２から入力するＷＤ出力パルスのデューティ比が正常時のデューティ比から外れると、ＷＤ出力パルスの異常を特定し、リセット要求をマイコン２に出力し、マイコン２をリセットする。
【００１８】
次に、上記した構成の作用について図５から図１０を参照して説明する。ここでは、各コア４１〜４ｎが実施する端子レベル判定処理、ＷＤ出力監視部３が実施するＷＤ出力監視処理について説明する。
【００１９】
（１）端子レベル判定処理
各コア４１〜４ｎは、端子レベル判定処理を所定周期で実施する。各コア４１〜４ｎは、端子レベル判定処理の開始イベントの発生を検知すると、端子レベル判定処理を開始し、ＷＤ出力端子５から入力する端子レベル通知信号によりＷＤ出力端子５の端子レベルを取得する（Ａ１）。各コア４１〜４ｎは、今回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであるか否かを判定する（Ａ２）。
【００２０】
各コア４１〜４ｎは、今回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルでなく、非アクティブレベルであると判定すると（Ａ２：ＮＯ）、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであるか否かを判定する（Ａ３）。各コア４１〜４ｎは、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであると判定すると（Ａ３：ＹＥＳ）、非アクティブ継続時間をクリアし（Ａ４）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２１】
各コア４１〜４ｎは、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルでないと判定すると（Ａ３：ＮＯ）、非アクティブ継続時間をカウントアップし（Ａ５）、カウントアップ後の非アクティブ継続時間が所定時間以上であるか否かを判定する（Ａ６）。各コア４１〜４ｎは、カウントアップ後の非アクティブ継続時間が所定時間以上でないと判定すると（Ａ６：ＮＯ）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２２】
各コア４１〜４ｎは、カウントアップ後の非アクティブ継続時間が所定時間以上であると判定すると（Ａ６：ＹＥＳ）、非アクティブレベルからアクティブレベルへの変更タイミングであるか否かを判定する（Ａ７）。各コア４１〜４ｎは、非アクティブレベルからアクティブレベルへの変更タイミングでないと判定すると（Ａ７：ＮＯ）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２３】
各コア４１〜４ｎは、非アクティブレベルからアクティブレベルへの変更タイミングであると判定すると（Ａ７：ＹＥＳ）、レベルセット信号をＷＤ出力端子５に出力し、端子レベルを自己の非アクティブレベルからアクティブレベルに変更し（Ａ８）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２４】
一方、各コア４１〜４ｎは、今回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであると判定すると（Ａ２：ＹＥＳ）、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであるか否かを判定する（Ａ９）。各コア４１〜４ｎは、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルでなく、非アクティブレベルであると判定すると（Ａ９：ＮＯ）、アクティブ継続時間をクリアし（Ａ１０）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２５】
各コア４１〜４ｎは、前回の端子レベル判定処理で取得した端子レベルが自己のアクティブレベルであると判定すると（Ａ９：ＹＥＳ）、アクティブ継続時間をカウントアップし（Ａ１１）、カウントアップ後のアクティブ継続時間が所定時間未満であるか否かを判定する（Ａ１２）。各コア４１〜４ｎは、カウントアップ後のアクティブ継続時間が所定時間未満であると判定すると（Ａ１２：ＹＥＳ）、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始を待機する。
【００２６】
各コア４１〜４ｎは、カウントアップ後のアクティブ継続時間が所定時間未満でないと判定すると（Ａ１２：ＮＯ）、他のコアで異常が発生したと特定する。即ち、端子レベルの変更順序が次点の他のコアが正常であれば、他のコアにより端子レベルが変更され、カウントアップ後のアクティブ継続時間が所定時間以上にならないが、他のコアが異常であれば、他のコアにより端子レベルが変更されず、カウントアップ後のアクティブ継続時間が所定時間以上になる。各コア４１〜４ｎは、他のコアで異常が発生したと特定すると、その異常が発生したコアを特定可能な異常情報を不揮発性ＲＡＭ６に記憶し（Ａ１３）、フェールセーフ処理を開始する（Ａ１４）。各コア４１〜４ｎは、フェールセーフ処理を開始すると、ＷＤ出力監視部３からのリセット要求がマイコン２に入力されるのを待機し、リセット要求がマイコン２に入力されたことで、フェールセーフ処理を終了すると、端子レベル判定処理を終了し、次回の端子レベル判定処理の開始に備える。
【００２７】
マイコン２が２個のコア４１，４２を有し、コア４１が第１群として区分され、コア４２が第２群として区分されている場合に、第１群に属するコア４１が実施する端子レベル判定処理について図６及び図７を参照して説明する。コア４１は、前回の端子レベル判定処理をａ１のタイミングで実施し、今回の端子レベル判定処理をａ２のタイミングで実施すると、非アクティブ継続時間をクリアし、次回の端子レベル判定処理の開始を待機する。
【００２８】
コア４１は、前回の端子レベル判定処理をａ１１のタイミングで実施し、今回の端子レベル判定処理をａ１２のタイミングで実施すると、非アクティブ継続時間をカウントアップし、カウントアップ後の非アクティブ継続時間が第１所定時間以上でないと判定し、端子レベルを第１レベルから第２レベルに変更せず、次回の端子レベル判定処理の開始を待機する。その後、コア４１は、カウントアップ後の非アクティブ継続時間が第１所定時間以上であると判定し、変更タイミングであると判定すると、第２レベルセット信号をＷＤ出力端子５に出力し、端子レベルを第１レベルから第２レベルに変更し、次回の端子レベル判定処理の開始を待機する。
【００２９】
コア４１は、前回の端子レベル判定処理をａ２１のタイミングで実施し、今回の端子レベル判定処理をａ２２のタイミング、即ち端子レベルを第１レベルから第２レベルに変更した直後のタイミングで実施すると、アクティブ継続時間をクリアし、次回の端子レベル判定処理の開始を待機する。コア４１は、前回の端子レベル判定処理をａ３１のタイミングで実施し、今回の端子レベル判定処理をａ３２のタイミングで実施すると、アクティブ継続時間をカウントアップし、カウントアップ後のアクティブ継続時間が第２所定時間未満であると判定し、次回の端子レベル判定処理の開始を待機する。
【００３０】
ここで、第２群に属するコア４２が正常であれば、コア４２がｔ４のタイミングで端子レベルを第２レベルから第１レベルに変更するので、コア４１は、これ以降に上記した処理を繰り返す。即ち、コア４１は、コア４２による第２レベルから第１レベルへの端子レベルの変更を特定することで、コア４２が正常であると特定する。
【００３１】
一方、コア４２で異常が発生し、コア４２がｔ４のタイミングで端子レベルを第２レベルから第１レベルに変更しなくなると、コア４１は、前回の端子レベル判定処理をａ４１のタイミングで実施し、今回の端子レベル判定処理をａ４２のタイミングで実施すると、アクティブ継続時間をカウントアップし、カウントアップ後のアクティブ継続時間が第２所定時間よりも長い第３所定時間以上であると判定し、コア４２で異常が発生したと特定する。即ち、コア４１は、コア４２による第２レベルから第１レベルへの端子レベルの未変更を特定することで、コア４２で異常が発生したと特定する。そして、コア４１は、異常が発生したコア４２を特定可能な異常情報を不揮発性ＲＡＭ６に記憶し、フェールセーフ処理を開始する。これ以降、ＷＤ出力監視部３からのリセット要求がマイコン２に入力されると（ｔ１１）、コア４２が正常に復帰し、コア４２が端子レベルを第２レベルから第１レベルに変更し（ｔ１２）、これ以降に上記した処理を繰り返す。尚、コア４１は、誤判定を回避し得る程度で第２所定時間よりも僅かに長い時間を第３所定時間として設定することで、コア４２で異常が発生したと速やかに特定することができる。
【００３２】
以上は、第１群に属するコア４１が実施する端子レベル判定処理について説明したが、第２群に属するコア４２が実施する端子レベル判定処理は、コア４１が実施する端子レベル判定処理に対して第１レベルと第２レベルとの関係及び第１所定時間と第２所定時間及び第３所定時間との関係が反対になる。又、マイコン２が４個のコア４１〜４４を有し、コア４１，４３が第１群として区分され、コア４２，４４が第２群として区分されている場合も同様である。この場合、コア４１〜４４は、それぞれ端子レベルの変更順序が次点のコアで異常が発生したか否かを判定する。即ち、コア４２は、コア４３による第１レベルから第２レベルへの端子レベルの未変更を特定することで、コア４３で異常が発生したと特定する。コア４３は、図８及び図９に示すように、コア４４による第２レベルから第１レベルへの端子レベルの未変更を特定することで、コア４４で異常が発生したと特定する。コア４４は、コア４１による第１レベルから第２レベルへの端子レベルの未変更を特定することで、コア４１で異常が発生したと特定する。
【００３３】
（２）ＷＤ出力監視処理
ＷＤ出力監視部３は、ＷＤ出力監視処理を開始すると、マイコン２から入力するＷＤ出力パルスの監視を開始し（Ｂ１）、ＷＤ出力パルスが正常であるか否かを判定する（Ｂ２）。ＷＤ出力監視部３は、ＷＤ出力パルスが正常であると判定すると（Ｂ２：ＹＥＳ）、ＷＤ出力パルスの監視を終了する条件が成立したか否かを判定し（Ｂ４）、ＷＤ出力パルスの監視を終了する条件が成立していないと判定すると（Ｂ４：ＮＯ）、ステップＢ２に戻り、ＷＤ出力パルスが正常であるか否かの判定を継続する。
【００３４】
一方、ＷＤ出力監視部３は、ＷＤ出力パルスが正常でないと判定すると（Ｂ２：ＮＯ）、リセット要求をマイコン２に出力する（Ｂ３）。ＷＤ出力監視部３は、ＷＤ出力パルスの監視を終了する条件が成立したと判定すると（Ｂ４：ＹＥＳ）、ＷＤ出力監視処理を終了する。ＷＤ出力監視部３が実施するＷＤ出力監視処理は、単一のコアを有するマイコンかから入力するＷＤ出力パルスを監視する処理と同じである。
【００３５】
以上に説明したように本実施形態によれば、次に示す効果を得ることができる。
電子制御装置１において、複数のコア４１〜４ｎでＷＤ出力パルスを共有するようにした。ＷＤ出力監視部３では、複数のコア４１〜４ｎを有するマイコン２からのＷＤ出力パルスを、単一のコアを有するマイコンからのＷＤ出力パルスと同じロジックで監視することができる。この場合、ＷＤ出力パルスが複雑となることがなく、複雑なＷＤ出力パルスを解析するためにＷＤ出力監視部３に複雑なロジックを設ける必要もない。又、仮にコア数が増加したとしても、コア数が増加する毎に新しい周波数に対応させる必要もなく新しいロジックを設ける必要もない。これにより、ＷＤ出力監視部３に複雑なロジックを設ける構成を不要とし、マイコン２の動作を適切に監視することできる。又、複数のコア４１〜４ｎを有するマイコン２と単一のコアを有するマイコンとでＷＤ出力監視部３を別々に開発する必要もない。
【００３６】
又、電子制御装置１において、第１群に属するコア４１，４３，…と、第２群に属するコア４２，４４，…とに区分し、端子レベルの変更を分担するようにした。コア４１〜４ｎでの異常の発生を、単一のコアでの異常の発生と同じロジックで特定することができる。又、電子制御装置１において、３個以上のコアを有する構成であっても、第１群及び第２群のうち少なくとも何れの群に２個以上のコアが属するように第１群と第２群とに区分するようにした。コア数の増加に適切に対応することができる。
【００３７】
又、電子制御装置１において、予め設定されている順序にしたがって端子レベルを変更するようにした。端子レベルの変更順序が次点のコアでの異常の発生を特定することができ、異常が発生したコアを特定することができる。又、電子制御装置１において、複数のコア４１〜４ｎのうち何れかで異常が発生したと特定すると、その異常が発生したコアを特定可能な異常情報を不揮発性ＲＡＭ６に記憶するようにした。異常情報をログとして取得することができ、例えばコア毎の異常の発生頻度を管理することができる。
【００３８】
又、電子制御装置１において、複数のコア４１〜４ｎのうち何れかで異常が発生したと特定すると、ＷＤ出力監視部３からマイコン２へのリセット要求の入力を待機するようにした。ＷＤ出力監視部３からのリセット要求をマイコン２が入力することで、正常への復帰を試みることができる。
【００３９】
本開示は、実施例に準拠して記述されたが、当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、更には、それらに一要素のみ、それ以上、或いはそれ以下を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【００４０】
燃料噴射を制御する装置に適用する構成を例示したが、複数のコアを有するマイコンであれば、他の車両挙動を制御する装置に適用しても良い。又、車両挙動を制御する装置に限らず、車両挙動以外の挙動を制御する装置に適用しても良い。
【符号の説明】
【００４１】
図面中、１は電子制御装置、２はマイコン、３はＷＤ出力監視部、４１〜４ｎはコア、５はＷＤ出力端子（出力端子）、６は不揮発性ＲＡＭ（記憶部）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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