【事件の表示】
　特願２００８−５０３０８２「最適化されたＪＴＡＧインターフェイス」拒絶査定不服審判事件〔平成１８年　９月２８日国際公開、ＷＯ２００６／１０２２８４、平成２０年１０月１６日国内公表、特表２００８−５３８２３６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年３月２１日を出願日（パリ条約による優先権主張　２００５年３月２１日（以下、「優先日」という。）　アメリカ合衆国）とする国際特許出願であって、平成２２年１０月２１日付けで特許請求の範囲についての補正（以下、「補正１」という。）がなされ、平成２３年７月２２日付けで特許請求の範囲についての補正（以下、「補正２」という。）がなされ、平成２４年４月２３日付けで補正２の却下の決定がなされるとともに、同日付けで拒絶査定がなされ（送達：同年同月２７日）、これに対し、同年８月２７日に拒絶査定不服審判が請求されたものである。
　
　
第２　本願発明
　本願の請求項１ないし４に係る発明は、補正１によって補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明は、次のとおりである。
　
「データ入力／出力リードと、データイン出力リードと、データアウト入力リードとを有するデータ入力／出力回路と、
　ＴＤＩ入力リードと、ＴＣＫ入力リードと、ＴＭＳ入力リードと、ＴＤＯ出力リードとを有し、前記ＴＤＯ出力リードが前記データアウト入力リードに接続される、ＩＥＥＥ１１４９．１タップドメインと、
　前記データイン出力リードに接続されるシリアル入力端子と、前記ＴＤＩ入力リードに接続される第１の出力リードと、前記ＴＭＳ入力リードに接続される第２の出力リードとを有するシリアル入力パラレル出力回路と、
　を含む、集積回路。」（以下、「本願発明」という。）
　
　
第３　原査定の拒絶の理由
　原査定の拒絶の理由は、概略、請求項１ないし４に係る発明は、いずれも、優先日前に頒布された刊行物である特開２００２−２７７５１４号公報（以下、「引用例」という。）に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができた、というものである。
　
　
第４　引用例に記載の事項・引用発明
１　記載事項
　原査定の拒絶の理由に引用された引用例である特開２００２−２７７５１４号公報には、「インターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法」（発明の名称）に関し、次の事項（ａ）〜（ｅ）が図面とともに記載されている。
　
（ａ）
「【０００２】
【従来の技術】従来、半導体装置（マイクロコンピュータにおけるシステムソフトウェアを備えた半導体装置等）における機能テストやソフトウェアに関する誤りを検出して修復するデバッグは、プリント基板上に半導体装置を搭載し、この搭載される半導体装置の各端子に接続されるようにプリント基板上に形成されたパッドにテスト針（テストピン）を接触させることによって行われていた。しかし、半導体装置において、高集積化により端子数が増加する一方、高密度実装の要求により小型化が進むようになると、端子数の増加に伴ってプリント基板上に形成されるパッドも増加させる必要が生じる。つまり、増加するパッドを形成するための領域（スペース）がプリント基板上に必要となり、このことは半導体装置の高密度実装の妨げとなってしまう。このような課題を解決するために、1990年に「IEEE Standard 1149.1  1990 Standard Access Port and Boundary-Scan Architecture」として規格化されたＪＴＡＧ（Joint Test Action Group）に対応した半導体装置が登場した。このＪＴＡＧ対応の半導体装置には複数のＪＴＡＧ用端子が設けられている。そして、半導体装置の機能テストやデバッグの際には、ホストコンピュータによって制御されるテストロジックに関するテスト信号（テストデータ）やデバッグに関する命令信号（命令データ）が、上述のＪＴＡＧ端子を介して半導体装置に入力され、半導体装置のテストやデバッグ後にはそれらの結果としての信号（データ）がＪＴＡＧ用端子から出力される。ここで、これらのＪＴＡＧ用端子はＪＴＡＧに関する所定の信号と同じ数だけ設けられており、かつ、各ＪＴＡＧ用端子は、それぞれ一種類のＪＴＡＧに関する信号のみが入力あるいは出力するように半導体装置に設けられている。また、上述したＪＴＡＧに関する信号は、半導体装置の内部に設けられたＴＡＰ（Test Access Port）コントローラ又は該信号を認識する各種レジスタを介して半導体装置の内部回路に入力され、あるいは、半導体装置の内部回路から出力される。ＴＡＰコントローラは、上述したＪＴＡＧに関する信号に基づいて、半導体装置の内部回路を制御するものである。」
　
（ｂ）
「【０００３】
【発明が解決しようとする課題】しかしながら、半導体装置に関する高集積化がさらに進む一方で、高密度実装のための小型化に対する要求もさらに強まってくると、半導体装置内に、ＪＴＡＧ用端子等のインターフェース信号端子、ＪＴＡＧに関する信号を制御するＴＡＰコントローラ、そして各種レジスタ等に代表されるＪＴＡＧ用回路を設けることが困難となってしまう。つまり、例えば、異なるインターフェース信号端子同士が非常に接近して配置されることになってしまい、インターフェース信号端子同士がショートする可能性が生じる。その結果、半導体装置に関する機能テストやデバッグを行うことが困難となってしまう。また、半導体装置において、内部回路の動作に関連する信号端子以外にＪＴＡＧ用端子等のインターフェース信号端子を設けること自体、半導体装置を製造する上でコストの増加を招くことになってしまう。
【０００４】本発明は、上述した課題を解決し、高集積化により端子数が増え、高密度実装のために小型化された半導体装置において、半導体装置外部からの信号が入力される端子の数を可能な限り少なくすることによって半導体装置の製造に関するコスト増加を抑制することができ、かつ、半導体装置の機能テスト又はデバッグを的確に行うことができるインターフェース回路及びそれを用いた半導体装置のテスト方法とデバッグ方法を提供するものである。」
　
（ｃ）
「【００１４】一方、半導体装置１０３は、内部回路１０４と、その内部回路１０４に接続されたＴＡＰコントローラ１０５を備えている。内部回路１０４は、半導体装置１０３に関する本来の機能を有する回路である。ＴＡＰコントローラ１０５は、上述したＪＴＡＧインターフェース信号に基づいて半導体装置１０３に関する機能テスト又はデバッグを制御する回路である。
【００１５】ここで、プロトコル変換器１０２から出力される、あるいはプロトコル変換器１０２に入力されるＪＴＡＧインターフェース信号について説明する。ＪＴＡＧに基づいた機能テスト又はデバッグを行う場合、ＪＴＡＧインターフェース信号には五種類の信号、すなわち、機能テストやデバッグに関する、装置固有のシステムクロックとは独立した信号であるテストクロック信号ＴＣＫ（Test Clock）、ＴＡＰコントローラ１０５を初期化（リセット）する論理信号であるテストリセット信号ＴＲＳＴ（Test Reset）、テストやデバッグ動作を制御し、所定のテスト状態又はデバッグ状態へ遷移させるテストモードセレクト信号ＴＭＳ（TestMode Select）、テストやデバッグに関するシリアル入力の命令信号であるシリアルデータ入力信号ＴＤＩ（Test Data Input）、テストやデバッグを行った結果としての信号であるシリアルデータ出力信号ＴＤＯ（Test Data Output）がある。また、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、ＴＡＰコントローラ１０５において、テストクロック信号ＴＣＫの立ち上がりエッジでサンプリングされる。一方、シリアルデータ出力信号ＴＤＯは、テストクロック信号ＴＣＫの立ち下がりエッジでＴＡＰコントローラ１０５から出力される。プロトコル変換器から出力されるテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩは、例えば、プロトコル変換器１０２内に設けられた異なるフリップフロップ回路から出力される信号であり、それぞれのフリップフロップ回路に入力されるテストクロック信号ＴＣＫにおける遷移に応じて、テストクロック信号ＴＣＫよりも遅延して出力される。また、ここでは、上述の各ＪＴＡＧインターフェース信号の名称に「テスト」を付しているが、これらの信号は半導体装置１０３の機能テストの使用に限られるということはなく、半導体装置１０３に関するデバッグを行う際にも使用されるものである。
【００１６】プロトコル変換器１０２と、半導体装置１０３内のＴＡＰコントローラ１０５とは、インターフェース回路１０６によって互いに接続されている。インターフェース回路１０６は、半導体装置１０３の外部に位置する外部信号変換回路１０７と、半導体装置１０３の内部に位置する内部信号変換回路１０８を有している。外部信号変換回路１０７とプロトコル変換器１０２とは、テストクロック信号ＴＣＫ、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを伝送する３本のインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。同様に内部信号変換回路１０８とＴＡＰコントローラ１０５とは、内部テストクロック信号ｉＴＣＫ、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩを伝送するインターフェース信号線１１０Ｂ〜１１０Ｄによって接続されている。そして、外部信号変換回路１０７と内部信号変換回路１０８とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ｂ及び１０９ＣＤとインターフェース信号線１１１Ｂ及び１１１ＣＤ、半導体装置１０３外に設けられたインターフェース信号線１１０Ｂ及び１１０ＣＤとによって接続されている。
【００１７】また、プロトコル変換器１０２とＴＡＰコントローラ１０５とは、半導体装置１０３内に設けられたインターフェース信号端子１０９Ａ及び１０９Ｅとインターフェース信号線１１１Ａ及び１１１Ｅ、半導体装置１０３外に設けられたインターフェース信号線１１０Ａ及び１１０Ｅとによって接続されている。
【００１８】インターフェース信号線１１０Ａ上のテストリセット信号ＴＲＳＴは、インターフェース信号端子１０９Ａを介して、インターフェース信号線１１１Ａ上に内部テストリセット信号ｉＴＲＳＴとして伝送される。一方、ＴＡＰコントローラ１０５から出力された内部シリアル出力信号ｉＴＤＯは、インターフェース信号端子１０９Ｅを介して、インターフェース信号線１１０Ｅ上にシリアルデータ出力信号ＴＤＯとして伝送される。次に、インターフェース回路１０６における外部信号変換回路１０７及び内部信号変換回路１０８の構成について、それぞれ図２及び図３を参照しながら説明する。」
　
（ｄ）
「【００１９】図２は、本発明の第１の実施の形態に係る外部信号変換回路１０７の構成を示す図である。外部信号変換回路１０７は選択回路１１２を有しており、選択回路１１２の一方の入力端子１１２Ａにはインターフェース信号線１１０Ｃが、他方の入力端子１１２Ｂにはインターフェース信号線１１０Ｄが接続されている。つまり、入力端子１１２Ａにはプロトコル変換器１０２から出力されたテストモードセレクト信号ＴＭＳが入力され、入力端子１１２Ｂにはプロトコル変換器１０２から出力されたシリアルデータ入力信号ＴＤＩが入力される。選択回路１１２の制御端子１１２Ｃには、テストクロック信号ＴＣＫが入力されるようにインターフェース信号線１１０Ｂが接続されている。選択回路１１２の出力端子１１２Ｄにはインターフェース信号線１１０ＣＤが接続されており、選択回路１１２の制御端子１１２Ｃに入力されるテストクロック信号ＴＣＫのレベルに応じてテストモードセレクト信号ＴＭＳかシリアルデータ入力信号ＴＤＩのどちらか一方の信号が出力される。例えば、テストクロック信号ＴＣＫが“Ｈ”（ハイ）レベルの場合はテストモードセレクト信号ＴＭＳが、テストクロック信号ＴＣＫが“Ｌ”（ロー）レベルの場合はシリアルデータ入力信号ＴＤＩが、それぞれ選択回路１１２の出力端子１１２Ｄからインターフェース信号線１１０ＣＤ上に出力される。すなわち、選択回路１１２は、テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩを時分割して、１本のインターフェース信号線１１０ＣＤにシリアル出力する。」
　
（ｅ）
「【００２１】図３は、本発明の第１の実施の形態に係る内部信号変換回路１０８の構成を示す図である。インターフェース信号端子１０９ＢとＴＡＰコントローラ１０５とはインターフェース信号線１１１Ｂによって互いに接続されており、外部信号変換回路１０７からインターフェース信号端子１０９Ｂに対して伝送されたテストクロック信号ＴＣＫは、インターフェース信号線１１１Ｂを介して内部テストクロック信号ｉＴＣＫとしてＴＡＰコントローラ１０５に伝送される。
【００２２】内部信号変換回路１０８は、第１の記憶保持回路１１３及び第２の記憶保持回路１１４を有している。第１の記憶保持回路１１３のデータ入力端子１１３Ｄ及び第２の記憶保持回路１１４のデータ入力端子１１４Ｄにはインターフェース信号線１１１ＣＤが接続されている。このインターフェース信号線１１１ＣＤはインターフェース信号端子１０９ＣＤにも接続されており、上述した時分割シリアル出力信号（テストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩ）を第１の記憶保持回路１１３及び第２の記憶保持回路１１４に伝送する。また、第１の記憶保持回路１１３の制御端子１１３Ｇ及び第２の記憶保持回路１１４の制御端子１１４Ｇには共に、内部テストクロック信号ｉＴＣＫを伝送するインターフェース信号線１１１Ｂが接続されている。そして、第１の記憶保持回路１１３の出力端子１１３Ｑと第２の記憶保持回路１１４の出力端子１１４Ｑは、それぞれインターフェース信号線１１１Ｃ及び１１１Ｄを介してＴＡＰコントローラ１０５に接続されている。
【００２３】これらの第１及び第２の記憶保持回路１１３及び１１４によって、外部信号変換回路１０７から時分割してシリアル出力されたテストモードセレクト信号ＴＭＳ及びシリアルデータ入力信号ＴＤＩが、内部テストモードセレクト信号ｉＴＭＳと内部シリアルデータ入力信号ｉＴＤＩとに分かれて互いに別個の信号としてＴＡＰコントローラ１０５に対して出力される。
【００２４】第１の記憶保持回路１１３は、制御端子１１３Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｈ”レベルとなっている間にデータ入力端子１１３Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移し、そのまま“Ｌ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｌ”レベルに遷移する前にデータ入力端子１１３Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１３ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第１の記憶保持回路１１３はハイラッチ型記憶保持回路である。
【００２５】同様に、第２の記憶保持回路１１４は、制御端子１１４Ｇに入力された内部テストクロック信号ｉＴＣＫが“Ｌ”レベルとなっている間にデータ入力端子１１４Ｄに入力された時分割シリアル出力信号のうち、内部テストモードセレクト信号ｉＴＭＳ及び内部シリアルデータ入力信号ｉＴＤＩのどちらか一方の信号を記憶保持し、その記憶保持した信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。その後、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移し、そのまま“Ｈ”レベルとなっている間は、内部テストクロック信号ｉＴＣＫが“Ｈ”レベルに遷移する前にデータ入力端子１１４Ｄに入力され、かつ記憶保持されていた、前述した時分割シリアル出力信号のどちらか一方の信号を出力端子１１４ＱからＴＡＰコントローラ１０５に対して出力する。すなわち、第２の記憶保持回路１１４はローラッチ型記憶保持回路である。」
　
・インターフェース信号線１１１Ｂ〜１１１Ｅ上を伝送され、ＴＡＰコントローラ１０５に入力され又はＴＡＰコントローラ１０５から出力される信号名を用いて、インターフェース信号線１１１Ｂ〜１１１Ｅの名称とすると、前記記載（ａ）、（ｃ）及び（ｅ）並びに図１及び３より、
ア　「ＴＤＩ入力線と、ＴＣＫ入力線と、ＴＭＳ入力線と、ＴＤＯ出力線とを有し、前記ＴＤＯ出力線がインターフェース信号端子１０９Ｅに接続される、ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１のＴＡＰコントローラ１０５」との技術的事項が読み取れる。
　
・前記記載（ｃ）ないし（ｅ）及び図３より、
イ　「時分割シリアル出力信号が入力されるインターフェース信号端子１０９ＣＤに接続されるシリアル入力端子と、ＴＤＩ入力線に接続される第１の出力線と、ＴＭＳ入力線に接続される第２の出力線とを有する内部信号変換回路１０８」との技術的事項が読み取れる。
　
・前記記載（ｃ）ないし（ｅ）並びに図１及び３より、
ウ　「ＴＡＰコントローラ１０５と、内部信号変換回路１０８とを含む半導体装置１０３」との技術的事項が読み取れる。
　
２　引用発明
　以上の技術的事項アないしウを総合勘案すると、引用例には次の発明が記載されているものと認められる。
　
「ＴＤＩ入力線と、ＴＣＫ入力線と、ＴＭＳ入力線と、ＴＤＯ出力線とを有し、前記ＴＤＯ出力線がインターフェース信号端子１０９Ｅに接続される、ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１のＴＡＰコントローラ１０５と、
　時分割シリアル出力信号が入力されるインターフェース信号端子１０９ＣＤに接続されるシリアル入力端子と、前記ＴＤＩ入力線に接続される第１の出力線と、前記ＴＭＳ入力線に接続される第２の出力線とを有する内部信号変換回路１０８と、
　を含む半導体装置１０３。」（以下、「引用発明」という。）
　
　
第５　対比
　本願発明と引用発明とを対比する。
　
１　引用発明における「入力線」、「出力線」、「ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１のＴＡＰコントローラ１０５」、「半導体装置１０３」は、本願発明における「入力リード」、「出力リード」、「ＩＥＥＥ１１４９．１タップドメイン」、「集積回路」に、それぞれ相当する。
　
２　引用発明における「内部信号変換回路１０８」は、ＴＭＳ信号及びＴＤＩ信号の時分割シリアル出力信号を入力し、ＴＭＳ信号とＴＤＩ信号をパラレルに出力する回路であるから、本願発明における「シリアル入力パラレル出力回路」に相当する。
　
３　前記相当関係を踏まえると、引用発明における「ＴＤＩ入力線と、ＴＣＫ入力線と、ＴＭＳ入力線と、ＴＤＯ出力線とを有し、前記ＴＤＯ出力線がインターフェース信号端子１０９Ｅに接続される、ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１のＴＡＰコントローラ１０５」も、本願発明における「ＴＤＩ入力リードと、ＴＣＫ入力リードと、ＴＭＳ入力リードと、ＴＤＯ出力リードとを有し、前記ＴＤＯ出力リードが前記データアウト入力リードに接続される、ＩＥＥＥ１１４９．１タップドメイン」も、共に、「ＴＤＩ入力リードと、ＴＣＫ入力リードと、ＴＭＳ入力リードと、ＴＤＯ出力リードとを有する、ＩＥＥＥ１１４９．１タップドメイン」である点で共通する。
　
４　前記相当関係を踏まえると、引用発明における「時分割シリアル出力信号が入力されるインターフェース信号端子１０９ＣＤに接続されるシリアル入力端子と、前記ＴＤＩ入力線に接続される第１の出力線と、前記ＴＭＳ入力線に接続される第２の出力線とを有する内部信号変換回路１０８」も、本願発明における「前記データイン出力リードに接続されるシリアル入力端子と、前記ＴＤＩ入力リードに接続される第１の出力リードと、前記ＴＭＳ入力リードに接続される第２の出力リードとを有するシリアル入力パラレル出力回路」も、共に、「シリアル入力端子と、前記ＴＤＩ入力リードに接続される第１の出力リードと、前記ＴＭＳ入力リードに接続される第２の出力リードとを有するシリアル入力パラレル出力回路」である点で共通する。
　
５　以上の関係を踏まえると、両者の一致点、相違点は、以下のとおりである。
（一致点）
「ＴＤＩ入力リードと、ＴＣＫ入力リードと、ＴＭＳ入力リードと、ＴＤＯ出力リードとを有する、ＩＥＥＥ１１４９．１タップドメインと、
　シリアル入力端子と、前記ＴＤＩ入力リードに接続される第１の出力リードと、前記ＴＭＳ入力リードに接続される第２の出力リードとを有するシリアル入力パラレル出力回路と、
　を含む、集積回路。」
　
（相違点１）
　本願発明では、「データ入力／出力リードと、データイン出力リードと、データアウト入力リードとを有するデータ入力／出力回路」が備えられているのに対し、引用発明では、データ入力／出力回路が備えられていない点。
　
（相違点２）
　本願発明では、ＩＥＥＥ１１４９．１タップドメインのＴＤＯ出力リードがデータ入力／出力回路のデータアウト入力リードに接続されるのに対し、引用発明では、ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１のＴＡＰコントローラ１０５のＴＤＯ出力線がインターフェース信号端子１０９Ｅに接続される点。
　
（相違点３）
　本願発明では、シリアル入力パラレル出力回路のシリアル入力端子がデータ入力／出力回路のデータイン出力リードに接続されるのに対し、引用発明では、内部信号変換回路１０８のシリアル入力端子がインターフェース信号端子１０９ＣＤに接続される点。
　
　
第６　当審の判断
　前記相違点１ないし３は関連するので、併せて検討する。
　
１　周知技術について
（１）原査定の拒絶の理由に引用され、優先日前に頒布された刊行物である特開２００３−１６２４５６号公報には、
「【０００８】かかる半導体集積回路によれば、このシリアル通信ポートからシリアル通信線を介して伝送される信号を外部で受信することにより、当該半導体集積回路の各Ｉ／Ｏポートの入出力状態を検出することができる。従って、半導体集積回路側で当該通信のために用いる出力用のピンの数（つまりポートの数）は、シリアル通信ポート分の数で足りることになる。このため、半導体集積回路の複数のＩ／Ｏポートの全てからリード線を外部に引き出す等の煩雑な作業をする必要がなくなる。つまり、仮にリード線を引き出す構成をとるとしても、このシリアル通信ポート分の数のリード線で足り、作業が大幅に軽減される。また、この半導体集積回路が電子機器に内蔵されている場合に、シリアル通信用のハーネスを接続してシリアル伝送データを引き出せば、電子機器を分解しなくとも外部から各Ｉ／Ｏポートの入出力状態を簡易に検査することができる。」、
「【００３５】データセレクタ１４は、レジスタ１２の各ビットに所定の通信線を介して接続される一方、シリアル通信ポート１５にも接続されている。そして、このデータセレクタ１４は、レジスタ１２内のデータをパラレルで読み込んだ後、これをシリアル変換し、このシリアル伝送データをシリアル通信ポート１５を介して外部に出力したり、逆に外部からシリアル通信ポート１５を介して入力されたシリアル伝送データをパラレル変換した後、レジスタ１２の各ビットに格納したりする。シリアル通信ポート１５は、一本のシリアル通信用ピン１０３を介して外部とシリアル通信可能に構成されている。
【００３６】また、通信Ｉ／Ｆ部１１とシリアル通信ポート１５とは通信線Ｌ２を介して互いに接続されており、通信Ｉ／Ｆ部１１からシリアル通信ポート１５に対して後述する入出力切替信号を出力できるようになっている。シリアル通信ポート１５は、通常（リセット時には）入力側に設定されており、この入出力切替信号の受信をもって出力側に切り替えられる。」
との記載があり、
　データの入力・出力用の回路であるシリアル通信ポート１５を備え、データの入力と出力を１つの端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。
　
（２）原査定の拒絶の理由に引用され、優先日前に頒布された刊行物である特開２００１−２９６３３４号公報には、
「【０００７】入出力バッファ回路３０は、主回路９０の入出力信号線に接続される複数の入出力バッファＢＢ1〜ＢＢm0を有している。入出力バッファＢＢ1〜ＢＢm0は、集積回路の外部とのインタフェースであり、設定により信号の方向を「入力」または「出力」にすることができるバッファ素子である。」
との記載があり、
　信号の入力・出力用の回路である入出力バッファ回路３０を備え、信号の入力と出力を１つの入出力端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。
　また、一般に、集積回路に備えられた入出力端子及び入出力バッファ回路は、信号やデータの入力と出力を１つの端子を介して行い、端子の数を減らすためのものである。
　
（３）原審の補正の却下の決定において引用され、優先日前に頒布された刊行物である特開平８−２０４６８２号公報には、
「【０００２】
【従来の技術】略同一レベル、例えば、ＴＴＬレベル（Ｈ＝５Ｖ、Ｌ＝０Ｖ）のベースバンドのデータを２点間で相互に同時に送受信する場合、データ伝送のための信号線は送信用と受信用の２組が必要である。ＴＴＬレベルのデータの伝送には、伝送路の損失で信号レベルが低下し、送信先でデータの判別が困難になるのを防ぐため比較的太い信号ケーブルを使用しており、送受信の組合せが多数組ある場合、各組用にそれぞれ２組の太い信号ケーブルを敷設しなければならず、信号線の敷設が大がかりなものとなり、信号線を接続するコネクタの数も多く、費用が嵩むという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点に鑑み、２点間で略同一レベルのベースバンドのデータを相互に送受信するに際し、双方からのデータを１本の信号線で同時に相互に送受信できるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解決するため、略同一レベルのベースバンドの送信データおよび受信データを多重して１本の信号線で伝送するものにおいて、送信データを信号線に送出する送信回路と、信号線よりの多重されたデータを取込み、送信データとの演算により受信データを分離して出力するデータセパレータとから構成したデータ伝送回路を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明によるデータ伝送回路によれば、１本の信号線で伝送される、略同一レベルのベースバンドの送信データおよび受信データの多重による３値のデータは、データセパレータに取込まれ、２つの比較器でそれぞれの基準値と比較し、それぞれの比較器の出力データを論理積演算し、演算されたデータを送信データと排他的論理和演算し、受信データを取出す。
【０００６】
【実施例】以下、図面に基づいて本発明によるデータ伝送回路の実施例を詳細に説明する。図１は本発明によるデーター伝送回路の一実施例の要部ブロック図である。図において、１および１′は送信データで、略同一レベル、例えば、ＴＴＬレベルのベースバンドのデータである。２および２′はバッファ増幅器、ZoおよびZo′は信号線３とのインピーダンス整合器（抵抗器）で、送信データ１あるいは１′をバッファ増幅器２あるいは２′で所要のレベル（ＴＴＬレベル）に増幅し、インピーダンス整合器ZoあるいはZo′を介して信号線３に送出する。４および４′はデータセパレータで、信号線３よりのデータから受信データ５あるいは５′を分離する。」
との記載があり、　
　データの入力・出力用の回路であるバッファ増幅器２及びデータセパレータ４を備え、データの入力と出力を１つの端子を介して行い、端子の数を減らすという技術事項が記載されていると認められる。
　
（４）前記（１）ないし（３）より、信号やデータの入力・出力用の回路を備え、信号やデータの入力と出力を１つの端子を介して行うことにより、端子の数を減らすようにすることは、優先日当時の周知技術であると認められる。
　
２　前記の周知技術を踏まえて、以下、検討する。
　引用発明では、ＪＴＡＧ用端子の数を減らすことを課題とし（第４　１（ｂ）参照）、ＴＭＳ信号及びＴＤＩ信号の時分割シリアル出力信号を１つのインターフェース信号端子１０９ＣＤから入力してＪＴＡＧ用端子の数を減らしているが、集積回路において端子の数を減らすということは一般的な課題であるから、端子の数をさらに減らすことができる技術があるならば、その技術を引用発明に適用することを妨げる事情を見出すことはできない。
　そうすると、前記のように、信号やデータの入力・出力用の回路を備え、信号やデータの入力と出力を１つの端子を介して行うことにより、端子の数を減らすようにすることは、優先日当時の周知技術であると認められるところ、データを出力するための端子を含むＪＴＡＧ用端子の数をさらに減らすために、当該周知技術を引用発明に適用し、データの入力・出力用の回路を備えることは、当業者であれば容易に想到し得ることである。
　そして、当該周知技術を引用発明に適用し、半導体装置にデータの入力・出力用の回路が備えられると、ＴＡＰコントローラ１０５のＴＤＯ出力線は、データの入力・出力用の回路の出力データ用の入力線に接続されることになり、相違点２に係る構成となる。また、データの入力・出力用の回路を介してどのようなデータを入力するかは、データの種類に応じて当業者が適宜決定すべき設計的事項であるから、データの入力・出力用の回路を介して入力するデータをＴＭＳ信号及びＴＤＩ信号の時分割シリアル出力信号とすることは、当業者が適宜なし得ることであり、その場合、データの入力・出力用の回路の入力データ用の出力線は、内部信号変換回路１０８のシリアル端子に接続されることになり、相違点３に係る構成となる。
　さらに、本願発明の奏する作用効果は、引用発明から当業者が予測可能なものであって、格別なものではない。
　
　
第７　むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。