(57)【要約】      （修正有）【課題】メモリセルの閾値分布の偏差を小さくできる記憶装置の制御方法を提供する。【解決手段】記憶装置は、第１方向に積層された複数のワード線と、前記ワード線を前記第１方向に貫く半導体チャネルと、前記ワード線のそれぞれと前記半導体チャネルとの間に位置する電荷保持部を含むメモリセルと、を備える。前記ワード線と前記半導体チャネルとの間に供給されるプログラム電圧ＶＰＧＭは、時間と共に高電位となる複数の電圧ステップを有し、各電圧ステップ間における電位の増分ΔＶｐｇｍ１〜ΔＶｐｇｍ４は時間と共に減少し、前記増分は、前記第１方向における前記電荷保持部の位置に依存して変化する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数のワード線と、
前記ワード線を前記第１方向に貫く半導体チャネルと、
前記ワード線のそれぞれと前記半導体チャネルとの間に位置する電荷保持部を含むメモリセルと、
を備える記憶装置の制御方法であって、
前記ワード線と前記半導体チャネルとの間に供給されるプログラム電圧は、時間と共に高電位となる複数の電圧ステップを含み、各電圧ステップ間の電位の増分は時間と共に減少し、
前記増分は、前記第１方向における前記メモリセルの位置に依存して変化する制御方法。
【請求項２】
前記半導体チャネルは、ソース端とドレイン端とを有し、
前記ドレイン端に最近接した位置のメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の電位差は、前記ソース端と前記ドレイン端との間の中間に位置するメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の電位差よりも大きい請求項１記載の制御方法。
【請求項３】
前記半導体チャネルは、ソース端とドレイン端とを有し、
前記ソース端に最近接した位置のメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の電位差は、前記ソース端と前記ドレイン端との間の中間に位置するメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の電位差よりも大きい請求項１または２に記載の制御方法。
【請求項４】
第１方向に積層された複数のワード線と、
前記ワード線を前記第１方向に貫く半導体チャネルと、
前記ワード線のそれぞれと前記半導体チャネルとの間に位置する電荷保持部を含むメモリセルと、
を備える記憶装置の制御方法であって、
前記ワード線と前記半導体チャネルとの間に供給されるプログラム電圧は、時間と共に高くなる複数の電圧ステップを含み、前記電圧ステップの時間幅は、時間と共に減少し、
前記電圧ステップ間の前記時間幅の減分は、前記第１方向における前記メモリセルの位置に依存して変化する制御方法。
【請求項５】
前記半導体チャネルは、ソース端とドレイン端とを有し、
前記ドレイン端に最近接した位置のメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の時間幅の差は、前記ソース端と前記ドレイン端との間の中間に位置するメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の時間幅の差よりも大きい請求項４記載の制御方法。
【請求項６】
前記半導体チャネルは、ソース端とドレイン端とを有し、
前記ソース端に最近接した位置のメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の時間幅の差は、前記ソース端と前記ドレイン端との間の中間に位置するメモリセルに供給されるプログラム電圧の最初の電圧ステップと２番目の電圧ステップとの間の時間幅の差よりも大きい請求項４または５に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置の制御方法に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型不揮発性記憶装置は、複数のワード線をその積層方向に貫く半導体チャネルを有し、半導体チャネルとワード線とが交差する部分にメモリセルが配置される構造を有する。このようなメモリセルを多値化する場合、半導体チャネルとワード線間に供給されるプログラム電圧に対するメモリセルの閾値変化が均一であることが望ましい。しかしながら、ワード線の積層方向における半導体チャネルの形状変化は避け難く、その結果として生じるメモリセルの閾値電圧の偏差が多値化の障害となる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセルの閾値分布の偏差を小さくできる記憶装置の制御方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された複数のワード線と、前記ワード線を前記第１方向に貫く半導体チャネルと、前記ワード線のそれぞれと前記半導体チャネルとの間に位置する電荷保持部を含むメモリセルと、を備える。前記ワード線と前記半導体チャネルとの間に供給されるプログラム電圧は、時間と共に高電位となる複数の電圧ステップを含み、各電圧ステップ間の電位の増分は時間と共に減少し、前記増分は、前記第１方向における前記電荷保持部の位置に依存して変化する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を示す模式斜視図である。
【図２】実施形態に係る記憶装置を示す模式図である。
【図３】実施形態に係る記憶装置のプログラム方法を示す模式図である。
【図４】実施形態に係る記憶装置のプログラム電圧を示す模式図である。
【図５】実施形態に係る記憶装置の半導体チャネルを示す模式図である。
【図６】比較例に係る記憶装置におけるメモリセルの閾値分布を示す模式図である。
【図７】実施形態に係る記憶装置のプログラム方法を示す模式図である。
【図８】実施形態の変形例に係る記憶装置のプログラム電圧を示す模式図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１のメモリセルアレイＭＣＡを模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルを含む。
【００１０】
図１に示すように、記憶装置１は、導電層（以下、ソース層１０）と、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤと、を備える。選択ゲートＳＧＳは、層間絶縁膜２０を介してソース層１０の上に積層される。ワード線ＷＬは、選択ゲートＳＧＳの上に層間絶縁膜２０を介して積層される。選択ゲートＳＧＤは、ワード線ＷＬの上に層間絶縁膜２０を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向、Ｙ方向に延びる平面的な広がりを有する。
【００１１】
選択ゲートＳＧＤは、例えば、絶縁層３０により分断される。絶縁層３０は、ワード線ＷＬの上方に設けられ、Ｙ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤＡと選択ゲートＳＧＤＢとが並んで配置される。選択ゲートＳＧＤＡおよびＳＧＤＢは、例えば、複数の選択ゲートＳＧＤをそれぞれ含む。
【００１２】
ソース層１０は、例えば、シリコン基板（図示せず）に設けられるＰ形ウェルである。また、ソース層１０は、シリコン基板（図示せず）上に層間絶縁膜（図示せず）を介して設けられたポリシリコン層であっても良い。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。層間絶縁膜２０および絶縁層３０は、例えば、酸化シリコンを含む絶縁体である。
【００１３】
記憶装置１は、複数の柱状体ＣＬをさらに備える。柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、その積層方向であるＺ方向に延びる。記憶装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬと、ソース線ＳＬと、をさらに備える。
【００１４】
柱状体ＣＬは、それぞれコンタクトプラグＶ１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤＡを共有する柱状体ＣＬのうちの１つと、選択ゲートＳＧＤＢを共有する柱状体ＣＬのうちの１つは、１つのビット線ＢＬに電気的に接続される。ソース線ＳＬは、ソースコンタクトＬＩを介してソース層１０に電気的に接続される。ソースコンタクトＬＩは、例えば、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれの側面に沿ってＹ方向およびＺ方向に延びる平板上の導電体である。
【００１５】
なお、図１では、記憶装置１の構造を示すために、ソースコンタクトＬＩと、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤと、の間に設けられる絶縁層２３、および、選択ゲートＳＧＤと、ビット線ＢＬと、の間に設けられる層間絶縁膜２５を省略している（図２（ｂ）参照）。
【００１６】
図２（ａ）および２（ｂ）は、実施形態に係る記憶装置１を示す模式図である。図２（ａ）は、記憶装置１の構成を示すブロック図である。図２（ｂ）は、Ｘ−Ｚ平面に沿った断面の一部を表す模式図である。
【００１７】
図２（ａ）に示すように、記憶装置１は、メモリセルアレイＭＣＡと、センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵを含む。センスアンプＳＡは、ビット線ＢＬを介してメモリセルアレイＭＣＡに電気的に接続される。ローデコーダＲＤは、ゲート配線ＧＬを介してメモリセルアレイに電気的に接続される。制御部ＣＵは、センスアンプＳＡおよびローデコーダＲＤを介してメモリセルアレイＭＣＡの動作を制御する。
【００１８】
センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵは、例えば、メモリセルアレイＭＣＡの周辺に配置された回路に含まれる。また、センスアンプＳＡ、ローデコーダＲＤおよび制御部ＣＵは、それぞれ分離された領域として回路内に配置される必要はなく、それぞれの機能を回路全体として含んでいれば良い。
【００１９】
図２（ｂ）に示すように、複数の電極層がソース層１０の上に層間絶縁膜２０を介して積層される。複数の電極層は、ゲート配線ＧＬを介してローデコーダＲＤに電気的に接続される。複数の電極層は、例えば、ローデコーダからそれぞれに供給される電位により、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤとして機能する。
【００２０】
柱状体ＣＬは、電極層をＺ方向に貫き、例えば、半導体チャネル４０と絶縁層５０と絶縁性コア６０と、を含む。絶縁性コア６０は、柱状体ＣＬの内部においてＺ方向に延びる。半導体チャネル４０は、絶縁性コア６０の側面を囲むように設けられ、絶縁性コア６０に沿ってＺ方向に延びる。絶縁層５０は、電極層と半導体チャネル４０との間においてＺ方向に延在する。絶縁層５０は、半導体チャネル４０の側面を囲むように設けられる。
【００２１】
ソースコンタクトＬＩは、電極層を分断し、ソース層１０に接続される。ソースコンタクトＬＩと電極層との間には、絶縁層２３が設けられ、両者を電気的に分離する。
【００２２】
記憶装置１において、半導体チャネル４０がワード線ＷＬを貫く部分には、それぞれメモリセルＭＣが設けられる。絶縁層５０において、半導体チャネル４０と各ワード線ＷＬとの間に位置する部分は、メモリセルＭＣの電荷保持層として機能する。半導体チャネル４０は、複数のメモリセルＭＣに共有されるチャネルとして機能し、各ワード線ＷＬは、メモリセルＭＣの制御ゲートとして機能する。絶縁層５０は、例えば、ワード線ＷＬと半導体チャネル４０との電位差により半導体チャネル４０から注入される電荷を保持し、また、半導体チャネル４０へその電荷を放出する。
【００２３】
半導体チャネル４０が複数の選択ゲートＳＧＳを貫く部分には、選択トランジスタＳＴＳが設けられる。また、半導体チャネル４０が複数の選択ゲートＳＧＤを貫く部分には、選択トランジスタＳＴＤが設けられる。半導体チャネル４０は、選択トランジスタＳＴＤ、ＳＴＳのチャネルとしても機能し、選択ゲートＳＧＳおよびＳＧＤは、それぞれ選択トランジスタＳＴＤ、ＳＴＳのゲート電極として機能する。半導体チャネル４０と選択ゲートＳＧＳとの間、および、半導体チャネル４０と選択ゲートＳＧＤとの間に位置する絶縁層５０の一部は、ゲート絶縁膜として機能する。
【００２４】
図３（ａ）および（ｂ）は、実施形態に係る記憶装置１のプログラム方法を示す模式図である。図３（ａ）および（ｂ）は、プログラム電圧ＶＰＧＭと、メモリセルＭＣの閾値Ｖｔｈと、の関係を示すグラフである。横軸は、半導体チャネル４０とワード線ＷＬとの間に供給されるプログラム電圧ＶＰＧＭであり、縦軸は、メモリセルＭＣの閾値Ｖｔｈである。
【００２５】
図３（ａ）に示すように、メモリセルＭＣの閾値電圧Ｖｔｈは、プログラム電圧ＶＰＧＭの増分ΔＶｐｇｍに対して、その増分ΔＶｔｈが徐々に大きくなる特性を有する。すなわち、プログラム電圧ＶＰＧＭの増分ΔＶｐｇｍを一定（ΔＶｐｇｍ１＝ΔＶｐｇｍ２＝ΔＶｐｇｍ３）とすれば、閾値電圧Ｖｔｈの増分ΔＶｔｈは順に大きくなる（ΔＶｔｈ１＜ΔＶｔｈ２＜ΔＶｔｈ３）。
【００２６】
例えば、メモリセルＭＣの多値化のために閾値電圧Ｖｔｈを制御する場合、プログラム電圧ＶＰＧＭの増分ΔＶｐｇｍに対するメモリセルの閾値電圧Ｖｔｈの増分ΔＶｔｈが一定であることが好ましい。
【００２７】
図３（ｂ）に示す例では、メモリセルの閾値電圧Ｖｔｈの増分ΔＶｔｈが一定（ΔＶｔｈ１＝ΔＶｔｈ２＝ΔＶｔｈ３）となるようにプログラム電圧ＶＰＧＭを変化させている。この場合、プログラム電圧ＶＰＧＭの増分ΔＶＰＧＭは順に小さくなる（ΔＶｐｇｍ１＞ΔＶｐｇｍ２＞ΔＶｐｇｍ３）。
【００２８】
図４は、実施形態に係る記憶装置１のプログラム電圧ＶＰＧＭを示す模式図である。図４に示す例では、プログラム電圧ＶＰＧＭは、複数の電圧ステップを含む。各電圧ステップの電位は時間と共に増加し、メモリセルＭＣの閾値電圧Ｖｔｈの増分でΔＶｔｈが一定となるように、その増分ΔＶｐｇｍは順に小さくなる（ΔＶｐｇｍ１＞ΔＶｐｇｍ２＞ΔＶｐｇｍ３＞ΔＶｐｇｍ４）。また、各電圧ステップの間では、メモリセルＭＣの閾値電圧Ｖｔｈを確認するために、所謂verify readが実施される。
【００２９】
図５（ａ）〜（ｃ）は、実施形態に係る記憶装置１の柱状体ＣＬを示す模式図である。図５（ｂ）および図５（ｃ）は、図５（ａ）中に示すＡ−Ａ線、Ｂ−Ｂ線に沿った断面を示す模式図である。
【００３０】
図５（ａ）に示すように、柱状体ＣＬは、例えば、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤを貫いてＺ方向に延びるメモリホールＭＨの内部に設けられる。すなわち、柱状体ＣＬは、メモリホールＭＨの内壁上に順に積層された絶縁層５０と半導体チャネル４０とを含む。さらに、柱状体ＣＬは、メモリホールＭＨの内部を埋め込んだ絶縁性コア６０を含む。
【００３１】
図５（ｂ）および（ｃ）に示すように、絶縁層５０は、メモリホールＭＨの内壁から順に積層された第１層５１と第２層５３と第３層５５とを含む。第１層５１および第３層５５は、例えば、シリコン酸化膜であり、第２層５３は、例えば、シリコン窒化膜である。半導体チャネル４０は、例えば、ポリシリコンを含み、絶縁性コア６０は、例えば、酸化シリコンを含む。
【００３２】
記憶装置１の記憶容量を大きくするには、例えば、ワード線ＷＬの積層数を増し、柱状体ＣＬの径を小さくすることが好ましい。結果として、柱状体ＣＬのアスペクト比（Ｚ方向の高さ／Ｘ方向の幅）が大きくなる。しかしながら、Ｚ方向に均一な径を有するように、そのような柱状体ＣＬを形成することは困難である。
【００３３】
図５（ｂ）に示すように、半導体チャネル４０のドレイン側の端に最近接したワード線ＷＬＴを貫く柱状体ＣＬの断面は、例えば、真円に近い形状を有する。これに対し、図５（ｃ）に示すように、半導体チャネル４０のドレイン端とソース端の中間に位置するワード線ＷＬＭを貫く柱状体ＣＬの断面は、例えば、多角形に近い形状を有する。このため、半導体チャネル４０とワード線ＷＬＭとの間に位置するメモリセルＭＣＭは、半導体チャネル４０とワード線ＷＬＴとの間に位置するメモリセルＭＣＴとは異なる特性を有する。
【００３４】
図６は、比較例に係る記憶装置におけるメモリセルの閾値分布を示す模式図である。図６は、半導体チャネル４０に沿って配置されたメモリセルＭＣに同じプログラム電圧ＶＰＧＭを供給した場合の閾値電圧Ｖｔｈの分布を示すヒストグラムである。図６中に示すＶｔｈ１〜Ｖｔｈ５は、メモリセルＭＣの閾値電圧であり、Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４＜Ｖｔｈ５の関係を有する。図６は、半導体チャネル４０に沿ったそれぞれの位置における閾値電圧Ｖｔｈ１〜Ｖｔｈ５の比率を示している。
【００３５】
図６に示すように、ソース端とドレイン端の中間に位置するメモリセルＭＣＭにおける高閾値Ｖｔｈ４およびＶｔｈ５の比率は、ドレイン端に最近接したメモリセルＭＣＴおけるそれらの比率よりも高いことが分かる。また、メモリセルＭＣＭにおける高閾値Ｖｔｈ４およびＶｔｈ５の比率は、ソース端に最近接したワード線ＷＬＢと半導体チャネル４０との間に位置するメモリセルＭＣＢ（図５参照）おけるそれらの比率よりも高くなる。このように、半導体チャネル４０に沿ったメモリセルＭＣの位置に依存して閾値電圧Ｖｔｈの分布は変化する。
【００３６】
図７（ａ）および（ｂ）は、実施形態に係る記憶装置のプログラム方法を示す模式図である。図７（ａ）および（ｂ）は、プログラム電圧ＶＰＧＭとメモリセルＭＣの閾値電圧Ｖｔｈとの関係を示すグラフである。
【００３７】
図７（ａ）は、半導体チャネル４０のドレイン端に最近接した位置のメモリセルＭＣＴの特性を示すグラフである。例えば、メモリセルＭＣＴの閾値電圧Ｖｔｈの増分ΔＶｔｈを一定とするために、プログラム電圧ＶＰＧＭの増分ΔＶｐｇｍＴを順に小さくすることが望ましい（ΔＶｐｇｍ１Ｔ＞ΔＶｐｇｍ２Ｔ＞ΔＶｐｇｍ３Ｔ）。
【００３８】
図７（ｂ）は、半導体チャネル４０のソース端とドレイン端の中間に位置するメモリセルＭＣＭの特性を示すグラフである。図７（ｂ）中の破線は、比較のために記載したメモリセルＭＣＴの特性である。
【００３９】
図７（ｂ）に示すように、メモリセルＭＣＭの閾値電圧Ｖｔｈは、同じプログラム電圧ＶＰＧＭに対して、メモリセルＭＣＴの閾値電圧Ｖｔｈよりも高くなる。これは、柱状体ＣＬの断面における角部ＰＰ（図５（ｃ）参照）の曲率が、真円の曲率（図５（ａ）参照）よりも大きいために、角部ＰＰの電界強度が高くなることに起因すると考えられる。すなわち、メモリセルＭＣＭにおける角部ＰＰの電界強度の上昇により、半導体チャネル４０から絶縁層５０へのキャリア注入が増加し、真円形状のメモリセルＭＣＴに比べて閾値電圧Ｖｔｈが高くなるものと考えられる。
【００４０】
このため、メモリセルＭＣＭに供給するプログラム電圧ＶＰＧＭでは、その増分ΔＶｐｇｍＭをメモリセルＭＣＴにおける増分ΔＶｐｇｍＴよりも小さくすることが望ましい（ΔＶｐｇｍ１Ｍ＜ΔＶｐｇｍ１Ｔ）。これにより、メモリセルＭＣの半導体チャネル４０に沿った位置に依存する閾値電圧分布の偏差を抑制することができる。
【００４１】
なお、プログラム電圧ＶＰＧＭにおける電圧ステップの電位が高い部分では、メモリセルＭＣＴとメモリセルＭＣＭとの間の増分ΔＶｐｇｍの差は小さくても良い。例えば、ΔＶｐｇｍ２Ｔ≒ΔＶｐｇｍ２Ｍ、ΔＶｐｇｍ３Ｔ≒ΔＶｐｇｍ３Ｍとしても良い。すなわち、電位の低い電圧ステップにおいて増分ΔＶｐｇｍに差を設けることにより、メモリセルＭＣＴとメモリセルＭＣＭとの間における閾値電圧Ｖｔｈの増分ΔＶｔｈを均一化し、メモリセルＭＣの閾値分布のる偏差を抑制することができる。また、メモリセルＭＣＢとメモリセルＭＣＭとの間においても同様である（図６参照）。
【００４２】
図８は、実施形態の変形例に係る記憶装置１のプログラム方法を示す模式図である。この例では、プログラム電圧ＶＰＧＭの増分ΔＶｐｇｍを一定とし、電圧ステップの幅を時間と共に狭くする（Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４＜Ｔ５）。これにより、メモリセルＭＣの閾値電圧Ｖｔｈの増分ΔＶｔｈを一定とし、閾値電圧Ｖｔｈの制御精度を向上させることができる。
【００４３】
さらに、電圧ステップの幅Ｔ１〜Ｔ５、好ましくは、電位の低い電圧ステップの幅、例えば、Ｔ１、Ｔ２を半導体チャネル４０に沿ったメモリセルＭＣの位置に応じて変化させることにより、メモリセルＭＣの閾値電圧分布の偏差を抑制する。例えば、メモリセルＭＣＴに供給されるプログラム電圧ＶＰＧＭにおける時間幅Ｔ１とＴ２の差は、メモリセルＭＣＭに供給されるプログラム電圧ＶＰＧＭにおける時間幅Ｔ１とＴ２の差よりも大きい。また、ソース端に最近接するメモリセルＭＣＢに供給されるプログラム電圧ＶＰＧＭにおける時間幅Ｔ１とＴ２の差は、メモリセルＭＣＭに供給されるプログラム電圧ＶＰＧＭにおける時間幅Ｔ１とＴ２の差よりも大きい。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１…記憶装置、  １０…ソース層、  ２０、２５…層間絶縁膜、  ２３、３０、５０…絶縁層、  ４０…半導体チャネル、  ５１…第１層、  ５３…第２層、  ５５…第３層、  ６０…絶縁性コア、  ＢＬ…ビット線、  ＣＬ…柱状体、  ＣＵ…制御部、  ＧＬ…ゲート配線、  ＬＩ…ソースコンタクト、  ＭＣ、ＭＣＢ、ＭＣＭ、ＭＣＴ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＭＨ…メモリホール、  ＰＰ…角部、  ＲＤ…ローデコーダ、  ＳＡ…センスアンプ、  ＳＧＤ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＳ…選択ゲート、  ＳＬ…ソース線、  ＳＴＤ、ＳＴＳ…選択トランジスタ、  Ｖ１…コンタクトプラグ、  ＷＬ、ＷＬＢ、ＷＬＴ、ＷＬＭ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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