【手続補正書】
【提出日】平成27年9月16日(2015.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースおよびドレインを有する第1のpFETと、
ソースおよびドレインを有する第2のpFETと、
第1の端子、および前記第1のpFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、
第1の端子、および前記第2のpFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタと
を備えるビットセルと、
前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、
前記ドライバの前記出力ポートに接続されたゲートを有し、前記第1のpFETの前記ソースおよび前記第2のpFETの前記ソースに接続されたドレインを有するヘッダpFETと
を備える、装置。
【請求項２】
前記ヘッダpFETが、前記第1および第2のパスゲートトランジスタがオフのときはオンになり、前記パスゲートトランジスタがオンのときはオフになるように構成された、請求項1に記載の装置。
【請求項３】
第1の共通ノードおよび第2の共通ノードをさらに備え、前記第1の共通ノードが真ビット線を備え、前記第2の共通ノードが相補ビット線を備える、請求項1に記載の装置。
【請求項４】
前記第1の共通ノードが、前記第1のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成され、前記第2の共通ノードが、前記第2のパスゲートトランジスタの前記第2の端子に接続するように構成された、請求項3に記載の装置。
【請求項５】
前記第1の共通ノードおよび前記第2の共通ノードが、前記ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される、請求項4に記載の装置。
【請求項６】
ドライバ出力が論理値ハイのとき、前記ヘッダpFETがオフになり、前記第1のpFETおよび第2のpFETをオフにさせる、請求項5に記載の装置。
【請求項７】
ゲートを備える第3のpFETをさらに備え、前記ゲートがローに保持され、前記第3のpFETが前記ヘッダpFETに並列接続されるように構成された、請求項1に記載の装置。
【請求項８】
前記ヘッダpFETが、前記第1および第2のパスゲートトランジスタがオフのときはオンになり、前記パスゲートトランジスタがオンのときはオフになるように構成された、請求項7に記載の装置。
【請求項９】
第1の共通ノードおよび第2の共通ノードをさらに備え、前記第1の共通ノードが真ビット線を備え、前記第2の共通ノードが相補ビット線を備える、請求項8に記載の装置。
【請求項１０】
前記第1の共通ノードが、前記第1のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成され、前記第2の共通ノードが、前記第2のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成された、請求項9に記載の装置。
【請求項１１】
前記第1の共通ノードおよび前記第2の共通ノードが、前記ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される、請求項10に記載の装置。
【請求項１２】
ソースおよびドレインを有する第1のpFETと、
ソースおよびドレインを有する第2のpFETと、
第1の端子、および前記第1のpFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、
第1の端子、および前記第2のpFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタと
を備えるビットセルと、
入力ポートを有し、前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、
前記ドライバの前記入力ポートに接続されたゲートを有し、前記第1のpFETの前記ソースおよび前記第2のpFETの前記ソースに接続されたドレインを有するヘッダpFETと
を備える、装置。
【請求項１３】
前記ヘッダpFETが、前記第1および第2のパスゲートトランジスタがオフのときはオンになり、前記パスゲートトランジスタがオンのときはオフになるように構成された、請求項12に記載の装置。
【請求項１４】
第1の共通ノードおよび第2の共通ノードをさらに備え、前記第1の共通ノードが真ビット線を備え、前記第2の共通ノードが相補ビット線を備える、請求項13に記載の装置。
【請求項１５】
前記第1の共通ノードが、前記第1のパスゲートトランジスタの前記第1の端子に接続するように動作可能に構成され、前記第2の共通ノードが、前記第2のパスゲートトランジスタの前記第1の端子に接続するように構成された、請求項14に記載の装置。
【請求項１６】
前記第1の共通ノードおよび第2の共通ノードが、前記ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される、請求項15に記載の装置。
【請求項１７】
ソースおよびドレインを有する第1のnFETと、
ソースおよびドレインを有する第2のnFETと、
第1の端子、および前記第1のnFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、
第1の端子、および前記第2のnFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタと
を備えるビットセルと、
前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、
前記ドライバの入力ポートに結合されたゲートであって、前記ドライバの前記出力ポートの電圧に対して相補的な電圧を受け取るように構成されたゲートを有し、前記第1のnFETの前記ソースおよび前記第2のnFETの前記ソースに接続されたドレインを有するフッタnFETと
を備える、装置。
【請求項１８】
ソースおよびドレインを有する第1のpFETであって、前記第1のpFETの前記ドレインが前記第1のパスゲートトランジスタの前記第2の端子に接続された第1のpFETと、
ソースおよびドレインを有する第2のpFETであって、前記第2のpFETの前記ドレインが前記第2のパスゲートトランジスタの前記第2の端子に接続された第2のpFETとをさらに備える、請求項17に記載の装置。
【請求項１９】
前記ドライバの前記出力ポートに接続されたゲートを有し、前記第1のpFETの前記ソースおよび前記第2のpFETの前記ソースに接続されたドレインをさらに有するヘッダpFETをさらに備える、請求項18に記載の装置。
【請求項２０】
前記ヘッダpFETが、前記第1および第2のパスゲートトランジスタがオフにされたときはオンになり、前記パスゲートトランジスタがオンにされたときはオフになるように構成された、請求項19に記載の装置。
【請求項２１】
前記フッタnFETが、前記第1および第2のパスゲートトランジスタがオフにされたときはオンになり、前記パスゲートトランジスタがオンにされたときはオフになるように構成された、請求項19に記載の装置。
【請求項２２】
ゲートを備える第3のpFETをさらに備え、前記第3のpFETの前記ゲートがローに保持され、前記第3のpFETが前記ヘッダpFETに並列接続されるように構成された、請求項19に記載の装置。
【請求項２３】
ゲートを備える第3のnFETをさらに備え、前記第3のnFETの前記ゲートが供給レールに接続され、前記第3のnFETが前記フッタnFETに並列接続されるように構成された、請求項22に記載の装置。
【請求項２４】
第1の共通ノードおよび第2の共通ノードをさらに備え、前記第1の共通ノードが真ビット線を備え、前記第2の共通ノードが相補ビット線を備える、請求項23に記載の装置。
【請求項２５】
前記第1の共通ノードが、前記第1のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成され、前記第2の共通ノードが、前記第2のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成された、請求項24に記載の装置。
【請求項２６】
前記第1の共通ノードおよび前記第2の共通ノードが、前記ビットセルに対する記憶動作を実施するときに相補的論理電圧に駆動される、請求項25に記載の装置。
【請求項２７】
ドライバ出力が論理値ハイのとき、前記ヘッダpFETがオフになり、さらに前記第1のpFETおよび第2のpFETをオフにさせる、請求項26に記載の装置。
【請求項２８】
ビットセルに書き込むために第1の信号を第1および第2のパストランジスタに提供するステップであって、前記ビットセルが、ソースおよびドレインを有する第1のpFET、ならびにソースおよびドレインを有する第2のpFETを備える、ステップと、
第2の信号を、第1および第2のpFETの前記ソースに接続されたドレインを備えるヘッダpFETのゲートに提供するステップであって、書込み動作中に前記第1および第2のpFETをオフにするステップをさらに含む、ステップと
を含む方法。
【請求項２９】
前記第2の信号が前記第1の信号よりも遅れる、請求項28に記載の方法。
【請求項３０】
ビットセルに書き込むために第1の信号を第1および第2のパストランジスタに提供するステップであって、前記ビットセルが、ソースおよびドレインを有する第1のnFET、ならびにソースおよびドレインを有する第2のnFETを備える、ステップと、
第2の信号を、第1および第2のnFETの前記ソースに接続されたドレインを備えるフッタnFETのゲートに提供するステップであって、書込み動作中に前記第1および第2のnFETをオフにするステップをさらに含む、ステップと
を含む方法。
【請求項３１】
ビットセルに書き込むために第1の信号を第1および第2のパストランジスタに提供するための手段であって、前記ビットセルが、ソースおよびドレインを有する第1のnFET、ならびにソースおよびドレインを有する第2のnFETを備える、手段と、
第2の信号を、第1および第2のnFETの前記ソースに接続されたドレインを備えるフッタnFETのゲートに提供するための手段であって、書込み動作中に前記第1および第2のnFETをオフにするための手段をさらに備える、手段と
を備える装置。
【請求項３２】
ソースおよびドレインを有する第1のFETと、
ソースおよびドレインを有する第2のFETと、
第1の端子、および前記第1のFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、
第1の端子、および前記第2のFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタと
を備えるビットセルと、
前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、
前記ドライバのポートに接続されたゲートを有し、前記第1のFETの前記ソースおよび前記第2のFETの前記ソースに接続されたドレインを有する第3のFETと
を備える、装置。
【請求項３３】
ビットセルに書き込むために第1の信号を第1のパストランジスタおよび第2のパストランジスタに提供するステップであって、前記ビットセルが、ソースおよびドレインを有する第1のFET、ならびにソースおよびドレインを有する第2のFETを備える、ステップと、
第2の信号を、第3のFETのゲートに提供して、書込み動作中に前記第1のFETおよび前記第2のFETをオフにするステップであって、前記第3のFETが、前記第1のFETのソースおよび前記第2のFETのソースに接続されたドレインを有する、ステップと
を含む方法。
【請求項３４】
ビットセルに書き込むために第1の信号を第1のパストランジスタおよび第2のパストランジスタに提供するための手段であって、前記ビットセルが、ソースおよびドレインを有する第1のFET、ならびにソースおよびドレインを有する第2のFETを備える、手段と、
第2の信号を、第3のFETのゲートに提供して、書込み動作中に前記第1のFETおよび前記第2のFETをオフにするための手段であって、前記第3のFETが、前記第1のFETのソースおよび前記第2のFETのソースに接続されたドレインを有する、手段と
を含む装置。
【請求項３５】
ビットセルに書き込むために第1の信号を第1のパストランジスタおよび第2のパストランジスタに提供するための手段であって、前記ビットセルが、ソースおよびドレインを有する第1のpFET、ならびにソースおよびドレインを有する第2のpFETを備える、手段と、
第2の信号を、前記第1のpFETおよび前記第2のpFETの前記ソースに接続されたドレインを備えるヘッダpFETのゲートに提供するための手段であって、書込み動作中に前記第1のpFETおよび前記第2のpFETをオフにするための手段をさらに備える、手段と
を含む装置。