【事件の表示】
　特願２００６−２３８２２７「拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置，情報処理装置，および暗号処理方法，並びにコンピュータ・プログラム」拒絶査定不服審判事件〔平成２０年　３月１３日出願公開，特開２００８−　５８８３０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１８年９月１日の出願であって，
　平成２１年８月２０日付けで審査請求がなされ，平成２３年１２月９日付けで審査官により拒絶理由が通知され，これに対して平成２４年２月１０日付けで意見書が提出されると共に手続補正がなされ，平成２４年２月２７日付けで審査官により最後の拒絶理由が通知され，これに対して平成２４年４月２７日付けで意見書が提出されると共に手続補正がなされたが，平成２４年５月１７日付けで審査官により平成２４年４月２７日付けの手続補正に対して補正却下の決定がなされると共に同日付で拒絶査定がなされ，これに対して平成２４年８月２２日付けで審判請求がなされると共に手続補正がなされ，平成２４年９月２７日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされ，平成２５年４月１５日付けで当審により特許法第１３４条第４項の規定に基づく審尋がなされ，平成２５年５月３１日付けで回答書の提出があったものである。
　
第２．平成２４年８月２２日付けの手続補正の却下の決定
　
　［補正却下の決定の結論］
　
　平成２４年　８月２２日付け手続補正を却下する。
　
　［理由］
　
１．補正の内容
　平成２４年８月２２日付けの手続補正（以下，「本件手続補正」という）により，平成２４年２月１０日付けの手続補正により補正された特許請求の範囲，
「　【請求項１】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
　を有する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項２】
　前記線形変換部は，
　前記第２データ分割部で分割されたデータのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり，行列がｍ×ｍである場合，少なくともｍ以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成である，請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項３】
　前記鍵加算部は排他的論理和演算を行う，請求項１または２に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項４】
　前記入力データがｎビットデータである場合，
　前記第１非線形変換部は，入力データであるｎビットデータの分割データであるｎ／ｋビットを各々入力して非線形変換処理結果としてのｎ／ｋビットを出力するｋ個の小型非線形変換部から構成され，
　前記線形変換部は，前記ｋ個の小型非線形変換部の出力する総計ｎビットのデータを入力して，高分岐数の行列を適用したデータ変換処理によりｎビットの出力を生成する構成であり，
　前記第２非線形変換部は，前記線形変換部から出力されるｎビットデータの分割データであるｎ／ｋビットを各々入力して非線形変換処理結果としてのｎ／ｋビットを出力するｋ個の小型非線形変換部を有する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項５】
　前記線形変換部は，最適拡散変換（ＯＤＭ（Ｏｐｔｉｍａｌ　Ｄｉｆｆｕｓｉｏｎ　Ｍａｐｐｉｎｇｓ））処理を実行するＭＤＳ（Ｍａｘｉｍｕｍ　Ｄｉｓｔａｎｃｅ　Ｓｅｐａｒａｂｌｅ）行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項６】
　前記線形変換部は，
　前記入力データがｎビットデータである場合，
　ＧＦ（２）上で定義されるｎ次の既約多項式ｐ（ｘ）によって定義される拡大体ＧＦ（２ｎ）上の行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項７】
　前記拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置は，
　ｎビット入出力の非線形変換処理を実行するＳボックスであり，
　前記第１段非線形変換部と，前記第２段非線形変換部に含まれる複数の小型非線形変換部は，ｎビットより少ないビット数の非線形変換処理を実行する小型のＳボックスによって構成されていることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項８】
　前記データ変換装置は，
　非線形変換処理を伴う暗号処理を実行する構成であることを特徴とする請求項１〜７いずれかに記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項９】
　前記暗号処理は，共通鍵ブロック暗号処理であることを特徴とする請求項８に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項１０】
　プログラムを記憶するメモリと，
　前記プログラムを実行するプロセッサと，
　前記プロセッサの制御下でＦ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理プログラムを実行する暗号処理部とを備える情報処理装置であって，
　前記暗号処理部は，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１段非線形変換部と，
　前記第１段非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
を有する情報処理装置。
　　【請求項１１】
　前記線形変換部は，
　前記第２データ分割部で分割されたデータのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり，行列がｍ×ｍである場合，少なくともｍ以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成である，請求項１０に記載の情報処理装置。
　　【請求項１２】
　前記鍵加算部は排他的論理和演算を行う，請求項１０または１１に記載の情報処理装置。
　　【請求項１３】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置において実行する暗号処理方法であって，
　第１データ分割部において，Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割ステップと，
　鍵加算部において，前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算ステップと，
　第２データ分割部において，前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割ステップと，
　複数の小型非線形変換部からなる第１非線形変換部において，前記第２データ分割部で分割されたデータ各々の非線形処理を実行する第１非線形変換ステップと，
　線形変換部において，前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換ステップと，
　第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップと，
　を実行する暗号処理方法。
　　【請求項１４】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置において暗号処理を実行させるコンピュータ・プログラムであって，
　第１データ分割部において，Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割ステップと，
　鍵加算部において，前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算ステップと，
　第２データ分割部において，前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割ステップと，
　複数の小型非線形変換部からなる第１非線形変換部において，前記第２データ分割部で分割されたデータ各々の非線形処理を実行する第１非線形変換ステップと，
　線形変換部において，前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換ステップと，
　第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップと，
　を実行させるコンピュータ・プログラム。」（以下，上記引用の請求項各項を，「補正前の請求項」という）は，
「　【請求項１】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
　を有する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項２】
　前記線形変換部は，
　前記第２データ分割部で分割されたデータのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり，行列がｍ×ｍである場合，少なくともｍ以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成である，請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項３】
　前記鍵加算部は排他的論理和演算を行う，請求項１または２に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項４】
　前記入力データがｎビットデータである場合，
　前記第１非線形変換部は，入力データであるｎビットデータの分割データであるｎ／ｋビットを各々入力して非線形変換処理結果としてのｎ／ｋビットを出力するｋ個の小型非線形変換部から構成され，
　前記線形変換部は，前記ｋ個の小型非線形変換部の出力する総計ｎビットのデータを入力して，高分岐数の行列を適用したデータ変換処理によりｎビットの出力を生成する構成であり，
　前記第２非線形変換部は，前記線形変換部から出力されるｎビットデータの分割データであるｎ／ｋビットを各々入力して非線形変換処理結果としてのｎ／ｋビットを出力するｋ個の小型非線形変換部を有する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項５】
　前記線形変換部は，最適拡散変換（ＯＤＭ（Ｏｐｔｉｍａｌ　Ｄｉｆｆｕｓｉｏｎ　Ｍａｐｐｉｎｇｓ））処理を実行するＭＤＳ（Ｍａｘｉｍｕｍ　Ｄｉｓｔａｎｃｅ　Ｓｅｐａｒａｂｌｅ）行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項６】
　前記線形変換部は，
　前記入力データがｎビットデータである場合，
　ＧＦ（２）上で定義されるｎ次の既約多項式ｐ（ｘ）によって定義される拡大体ＧＦ（２ｎ）上の行列を適用したデータ変換処理を実行する構成であることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項７】
　前記拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置は，
　ｎビット入出力の非線形変換処理を実行するＳボックスを有し，
　前記Ｓボックスを構成する前記第１非線形変換部と，前記第２非線形変換部に含まれる複数の小型非線形変換部は，ｎビットより少ないビット数の非線形変換処理を実行する小型のＳボックスによって構成されていることを特徴とする請求項１に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項８】
　前記拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置は，
　非線形変換処理を伴う暗号処理を実行する構成であることを特徴とする請求項１〜７いずれかに記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項９】
　前記暗号処理は，共通鍵ブロック暗号処理であることを特徴とする請求項８に記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。
　　【請求項１０】
　プログラムを記憶するメモリと，
　前記プログラムを実行するプロセッサと，
　前記プロセッサの制御下でＦ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理プログラムを実行する暗号処理部とを備える情報処理装置であって，
　前記暗号処理部は，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
を有する情報処理装置。
　　【請求項１１】
　前記線形変換部は，
　前記第２データ分割部で分割されたデータのビットサイズと同サイズの要素を持つ行列演算によるデータ変換を実行する構成であり，行列がｍ×ｍである場合，少なくともｍ以上の分岐数を有する高分岐数の行列を適用したデータ変換処理を実行する構成である，請求項１０に記載の情報処理装置。
　　【請求項１２】
　前記鍵加算部は排他的論理和演算を行う，請求項１０または１１に記載の情報処理装置。
　　【請求項１３】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置において実行する暗号処理方法であって，
　第１データ分割部において，Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割ステップと，
　鍵加算部において，前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算ステップと，
　第２データ分割部において，前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割ステップと，
　複数の小型非線形変換部からなる第１非線形変換部において，前記第２データ分割部で分割されたデータの非線形変換処理を実行する第１非線形変換ステップと，
　線形変換部において，前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換ステップと，
　第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップと，
　を実行する暗号処理方法。
　　【請求項１４】
　Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置において暗号処理を実行させるコンピュータ・プログラムであって，
　第１データ分割部において，Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割ステップと，
　鍵加算部において，前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算ステップと，
　第２データ分割部において，前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割ステップと，
　複数の小型非線形変換部からなる第１非線形変換部において，前記第２データ分割部で分割されたデータの非線形変換処理を実行する第１非線形変換ステップと，
　線形変換部において，前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換ステップと，
　第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップと，
　を実行させるコンピュータ・プログラム。」（以下，上記引用の請求項各項を，「補正後の請求項」という）に補正された。
　
２．補正の適否
（１）新規事項
　本件手続補正が，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件手続補正が，願書に最初に添付された明細書，特許請求の範囲，及び，図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，以下に検討する。
　
ア．補正後の請求項１には，上記１．において，補正後の請求項１として引用したとおり，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
　を有する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。」
　と記載されているので，上記引用の補正後の請求項１に記載された内容が，当初明細書等に記載されたものであるか，以下に検討する。
　
イ．補正後の請求項１に記載された，
「拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置」
　に関しては，当初明細書等の段落【００４３】〜【００５１】に記載されていて，
　補正後の請求項１に記載された，
「Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部」，
　に関しては，当初明細書等の段落【００４４】に，
「図６に示す例では、データ系列数（分割数）ｄ＝４であり，各系列に対してｎ／４ビットのデータが入力される。各ラウンドでは，１つ以上のラウンド関数としてのＦ関数が実行される。」
　という記載，及び，段落【００４５】の，
「なお，各Ｆ関数部に入力するラウンド鍵は，入力ビットとビット数が一致するように調整される。図に示す例では，各Ｆ関数部４１，４２に入力するラウンド鍵は，ｎ／４ビットとなる。これらの鍵は，拡大鍵を構成するラウンド鍵をさらにビット分割して生成する。なお，データ系列数（分割数）をｄとしたとき，各系列に入力されるデータはｎ／ｄビットであり，各Ｆ関数に入力する鍵のビット数もｎ／ｄビットに調整される。」
　と記載，並びに，段落【００４３】〜【００４７】に引用される【図６】に記載された内容から，
　当初明細書等には，
“入力Ｘｉ−１のｎビットが，４分割され，ｎ／４ビットずつに４分割されて入力され，Ｆ関数に入力される鍵のビット数もｎ／４である”
　ことが記載されていることが読み取れ，鍵のビット数と，分割された入力のビット数が一致していることから，
　当初明細書等に記載された，“入力データをｄビット毎に分割するための処理を行っている構成”が，補正後の請求項１に記載された「分割手段」を意味するものと解される。
　したがって，当初明細書等には，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部」，
　までは記載されていると言える。
　
ウ．補正後の請求項１に記載された，
「前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部」，
　に関して，当初明細書の段落【００４５】に，
「ラウンド鍵と入力値との排他的論理和演算と」，
　と記載されていて，これが，上記引用の補正後の請求項１に記載された「鍵加算部」を意味するものと解される。
　したがって，当初明細書等には，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部」，
　までは記載されていると言える。
　
エ．補正後の請求項１に記載された，
「前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部」，
　に関しては，当初明細書等の段落【００４８】に，
「非線形変換処理部の具体例について，図７を参照して説明する。図７に示すように，
非線形変換処理部５０は，具体的には，Ｓボックス（Ｓ−ｂｏｘ）５１と呼ばれるｓビット入力ｓビット出力の非線形変換テーブルがｍ個並んだものであり
　と記載されていて，上記引用記載中の「非線形変換処理部５０」は，当初明細書の段落【００４５】に記載された，“非線形変換処理を実行する構成”，即ち，【図６】に，番号「４１」，及び，「４２」を附されて図説されている「第１　Ｆ関数」，及び，「第２　Ｆ関数」の四角枠内に記載されている「非線形変換部」を意味するものであることは，明らかである。
　そこで，【図７】を参照しつつ，段落【００４８】に記載された「非線形変換処理部５０」の構成について検討すると，該「非線形変換処理部５０」においては，その内部に，「ｍ個」の「Ｓボックス」を有しており，【図６】における「ｎ／４ビット」の「鍵」と，「ｎ／４ビット」の「データ」との「排他的論理」は，該「非線形変換処理部５０」に入力する際に，該「非線形変換処理部５０」を構成する「Ｓボックス」の数，即ち，「ｍ個」に分割されることが，上記引用の各段落に記載された内容から読み取れ，この「ｎ／４ビット」の「非線形変換処理部５０」に入力する際に，「ｍ個」に分割する“分割手段”が，補正後の請求項１に記載された「第２のデータ分割部」を意味するものと解される。
　したがって，当初明細書等には，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部」，
までは記載されていると言える。
　
オ．補正後の請求項１に記載された，
「第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部」，
　に関しては，上記エ．で指摘した，当初明細書等の【図６】に記載された「非線形変換処理部」，及び，段落【００４８】，【図７】に記載された，「非線形変換処理部５０」が，補正後の請求項１に記載された「第１非線形変換部」を意味するものと解される。
　したがって，当初明細書等には，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部」，
までは記載されていると言える。
　
カ．補正後の請求項１に記載された，
「第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部」，
　に関しては，当初明細書等の段落【００５０】に，
「線形変換処理部の具体例について，図８を参照して説明する。線形変換処理部は，入力値，例えば，Ｓボックスからの出力データであるｍｓビットの出力値を入力値Ｘとして入力し，この入力に対して線形変換を施しｍｓビットの結果を出力する」，
　と記載されていて，上記引用の記載と，【図６】，【図７】，及び，【図８】に示されている事項から，【図６】に記載された「第１　Ｆ関数４１」内の，【図７】において説明されている「非線形変換処理部５０」の出力が，同じく，「第１　Ｆ関数４１」内の，【図８】において説明されている「線形変換処理部」に入力されていることが読み取れ，これと，上記引用の段落【００５０】に記載された内容から，当初明細書等の【図６】，及び，段落【００５０】に記載された「線形変換処理部」が，補正後の請求項１に記載された「線形変換部」を意味するものと解される。
　したがって，当初明細書等には，
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部」，
までは記載されていると言える。
　
キ．補正後の請求項１に記載された，
「線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」，
　に関して，上記で引用した当初明細書等の段落【００４３】〜【００５１】に記載された内容，及び，【図６】〜【図８】に記載された内容においては，【図６】に示された事項から明らかなように，当初明細書等においては，「線形変換処理部」の出力は，他の「ｎ／４ビット」の「データ」との間で，「排他的論理和」計算が行われていて，「線形変換処理部」からの出力が，その後，更に，分割されたり，非線形変換処理される構成に関しては，上記引用の記載箇所には示されていない。
　この点に関して，当初明細書等の記載内容を更に検討すると，当初明細書等の段落【００６７】に，
「上述したように，共通鍵ブロック暗号は，ラウンド関数の繰り返しによる暗号処理を行なう構成である。この共通鍵ブロック暗号処理は，ラウンド関数を繰り返し実行する構成であり，ラウンド関数では，線形変換処理，および非線形変換処理が実行される。非線形変換処理においては，例えば，
図７を参照して説明したように，Ｓ−ｂｏｘ（Ｓボックス）を適用した非線形変換処理が実行される
　と記載され，同段落【００７１】に，
「
暗号アルゴリズムやハッシュアルゴリズムの安全性維持のためにＳ−ｂｏｘに求められる特性
　（１）最大差分確率が十分小さい
　（２）最大線形確率が十分小さい
　（３）ブール多項式表現を行った際のブール代数次数が十分大きい
　（４）入出力を多項式表現した際の項数が十分多い
　これらの特性があるが，
このような要求を満たすＳ−ｂｏｘを効率よく生成する手法として，拡大体上のべき乗関数を用いる方法がよく知られている。この手法で拡大体の次数とべき乗の乗数を適切に選べば，非常に特性の良いＳ−ｂｏｘが生成できる
　と記載され，更に，当初明細書等に，
「　【００７６】
　このような点から，特徴的な代数的性質を持たないＳ−ｂｏｘの構成法が考えられ，強い代数的構造を持たないように，
ランダム，もしくはそれに準ずるような手法で要素を選択する手法によりＳ−ｂｏｘを生成する方法が考えられた。このような手法でＳ−ｂｏｘを生成すると，多くの場合，特徴的な代数的構造は持たず，さらに拡大体上のべき乗関数のような均一的な拡散はしないため，上記のような問題に関しては対策がされている
　【００７７】
　しかしながら，ｎ−ｂｉｔ入出力の全単射Ｓ−ｂｏｘの数は，２ｎの階乗個存在するため，
実際にｎ−ｂｉｔ入出力のＳ−ｂｏｘをランダムに生成し，その特性をひとつひとつチェックするような手法ではｎがある程度大きくなると効率的に特性の良いＳ−ｂｏｘを生成することは難しくなる
　【００７８】
　また，Ｓ−ｂｏｘの要素を完全にランダムに選択した場合，ハードウェアで実装する際も主にテーブル実装と呼ばれる手法しか用いることができなくなってしまうため，実装効率が大きく低下する。
　【００７９】
　このような問題から，
小さなサイズの入出力を持つＳ−ｂｏｘをランダムに生成して，それらを複数個組み合わせて，より大きなＳ−ｂｏｘを生成するという試みがなされている
　ＣＲＹＰＴＯＮ　ｖｅｒ．０．５，
　ＣＲＹＰＴＯＮ　ｖｅｒ．１．０，
　Ｗｈｉｒｌｐｏｏｌ，
　ＦＯＸ
　などのＳ−ｂｏｘなどがこのような手法に基づいて生成されたＳ−ｂｏｘだと考えることができる。以下，これらの具体的な構成例およびその問題点について説明する」，
「【００９０】
　　（３−３）本発明に係る複数の小型Ｓボックスの組み合わせからなる非線形変換処理構成
　次に，
本発明に係る複数の小型Ｓボックスの組み合わせからなる非線形変換処理構成について説明する
「【００９７】
　本発明に係る非線形変換処理構成は，上述した従来の複数の小型Ｓボックスの組み合わせからなる非線形変換処理構成における問題点，すなわち，クリティカルパスが長いという問題点や，線形変換行列の設定の困難性等の問題点を解決した非線形変換処理構成を実現する。
　【００９８】
　本発明の構成では，拡大体ＧＦ（２ｎ）上で簡単な表現を行うことが難しく，かつ高い実装性能（特にハードウェア）を持つｎ−ｂｉｔ入出力の全単射Ｓ−ｂｏｘを効率よく生成するために，
小さなＳ−ｂｏｘの組み合わせ位置に分岐数の高い小さなＳ−ｂｏｘの入出力サイズと同サイズの要素を持つ行列演算を組み合わせて，大きなＳ−ｂｏｘとしての非線形変換処理構成を実現するものである
「【０１００】
　
本発明の一実施例に係る非線形変換処理構成としてのｎビット入出力Ｓ−ｂｏｘの構成例を図１３に示す
　【０１０１】
　入力ｎビットは，上位ｎ／２ビット，下位ｎ／２ビットずつ，それぞれｎ／２ビット入出力の全単射Ｓ−ｂｏｘ［Ｓ０］２０１，Ｓ−ｂｏｘ［Ｓ１］２０２に入力され，それぞれのＳ−ｂｏｘにおいて非線形変換処理がなされた後，拡大体ＧＦ（２ｎ／２）において定義される２×２ＭＤＳ行列からなる線形変換処理部２１１に入力されＭＤＳ行列に基づく線形変換処理がなされた後，線形変換結果のｎビットの上位ｎ／２ビット，下位ｎ／２ビットずつ，それぞれｎ／２ビット入出力の全単射Ｓ−ｂｏｘ［Ｓ２］２０３，Ｓ−ｂｏｘ［Ｓ３］２０４に入力され，それぞれのＳ−ｂｏｘにおいて非線形変換処理がなされて出力結果としてのｎビットを得る構成となっている。
　【０１０２】
　図１３に示す線形変換処理部２１１において適用されるＭＤＳ行列のように分岐数の高い拡散変換行列を利用すると，前段の小さなＳ−ｂｏｘ［Ｓ０］２０１，Ｓ−ｂｏｘ［Ｓ１］２０２の出力が後段の小さなＳ−ｂｏｘ［Ｓ２］２０３，Ｓ−ｂｏｘ［Ｓ３］２０４の入力にバランスよく配置されることが保証されるため，全体として特性の良い大きなＳ−ｂｏｘが生成できる。また，線形変換処理部２１１において適用される拡散変換行列に相当するＭＤＳ行列の要素のサイズは小さなＳ−ｂｏｘの入出力サイズ（ｎ／２）によって一意に決まるため，大きなＳ−ｂｏｘの入出力サイズ（ｎ）が大きくなったとしても選択できる行列の空間は限られるため，容易にその行列の分岐数をチェックすることができる」，
　と記載されていて，
　上記引用の段落【００９０】の，
「本発明に係る複数の小型Ｓボックスの組み合わせからなる非線形変換処理構成について説明する」，
　及び，同段落【００９８】の，
「小さなＳ−ｂｏｘの組み合わせ位置に分岐数の高い小さなＳ−ｂｏｘの入出力サイズと同サイズの要素を持つ行列演算を組み合わせて，大きなＳ−ｂｏｘとしての非線形変換処理構成を実現するものである」，
　並びに，同段落【０１００】の，
「本発明の一実施例に係る非線形変換処理構成としてのｎビット入出力Ｓ−ｂｏｘの構成例を図１３に示す」，
　という記載から，本願発明は，
“「非線形変換処理構成」を，「小さなＳ−ｂｏｘ」と「行列演算」とを組み合わせて，「大きなＳ−ｂｏｘ」として実現するものである”
　ことが読み取れ，ここで，更に，上記引用の段落【００６７】の，
「図７を参照して説明したように，Ｓ−ｂｏｘ（Ｓボックス）を適用した非線形変換処理が実行される」，
　という記載，同段落【００７１】の，
「暗号アルゴリズムやハッシュアルゴリズムの安全性維持のためにＳ−ｂｏｘに求められる特性」，
「このような要求を満たすＳ−ｂｏｘを効率よく生成する手法として，拡大体上のべき乗関数を用いる方法がよく知られている。この手法で拡大体の次数とべき乗の乗数を適切に選べば，非常に特性の良いＳ−ｂｏｘが生成できる」，
　という記載から，“「大きなＳ−ｂｏｘ」として実現される「非線形変換処理構成」”とは，段落【００５０】に記載され，【図７】に図示されている「Ｓ−ｂｏｘ（Ｓボックス）」を指すものであると解される。
　即ち，当初明細書等の段落【０１００】〜【０１０５】に記載され，【図１３】に図示されている「大きなＳ−ｂｏｘ」は，段落【００４８】，【００４９】において説明され，【図７】に図示された「ｍ個」の「Ｓボックス（Ｓ−ｂｏｘ）５１」の１つを表現したものである。
　上記認定のもとに，補正後の請求項１に記載された，「第３データ分割部」と，「第２非線形変換部」に関して検討すると，上記エ．において検討したとおり，補正後の請求項１に記載された「第２データ分割部」は，【図７】において，非線形変換処理部の入力データを，「Ｓ−ｂｏｘ」の個数ｍで分割する部分を意味するもと解され，該「非線形変換処理部」を構成する「ｍ個」の「Ｓ−ｂｏｘ」のそれぞれの内部構成が，【図１３】に示された構成を有するものとすると，該【図７】に記載された「Ｓ−ｂｏｘ」に入力されれたデータは，【図１３】の記載に従えば，更に２分割されることになる。
　【図１３】，及び，段落【０１０１】の記載に従えば，ここで２分割されたデータは，２つの「小さなＳ−ｂｏｘ」に入力され，該「小さなＳ−ｂｏｘ」で，非線形変換処理がなされることになる。
　一方，補正後の請求項１においては，「第２データ分割部」で，データが分割された後は，「非線形変換処理」を実施しているので，上記指摘の，当初明細書等の段落【０１０１】，及び，【図１３】において記載されている「大きなＳ−ｂｏｘ」に入力後，「小さなＳ−ｂｏｘ」に入力する前に，データを分割する“分割手段”が存在せず，また，補正後の請求項１に記載された，「第３データ分割部」は，「第１線形変換部」の後段に位置しているので，該「第１線形変換部」が，【図１３】に記載された「大きなＳ−ｂｏｘ」の内部の「２×２ＭＤＳｍａｔｒｉｘ」であるとすると，【図１３】において，「大きなＳ−ｂｏｘ」内の，前段の「小さなＳ−ｂｏｘ」の直前で，データを２分割している“分割手段”と，補正後の請求項１に記載された，「第３データ分割部」とは，同一のものではないことは明らかである。
　即ち，補正後の請求項１に記載された構成においては，当初明細書等に記載された，
“「大きなＳ−ｂｏｘ」入力直後に，内部の「小さなＳ−ｂｏｘ」の数に分割する「分割手段」”が存在しない。
　また，上記オ．において検討したとおり，補正後の請求項１に記載された「第１非線形変換部」は，【図６】に記載された「非線形変換処理部」，或いは，【図７】に記載された「ｍ個」の「Ｓ−ｂｏｘ」を含む「非線形変換処理部５０」を意味し，補正後の請求項１に記載された「複数の小型非線形変換部」は，例えば，段落【００９８】以降に記載の「大きなＳ−ｂｏｘ」に相当するものと解され，上記カ．において検討したとおり，補正後の請求項１に記載された「線形変換部」は，【図６】に記載された「線形変換処理部」に相当すると解されるので，該「線形変換処理部」の後段に，更に，「第３データ分割部」，及び，「第２非線形変換部」を有する構成は，上記引用の各段落，及び，図面の記載内容，並びに，上記引用以外の当初明細書等に記載された内容を検討しても，当初明細書等の記載されておらず，また，示唆をもされていない。
　ここで，補正後の請求項１に記載された「第２データ分割部」を，【図１３】において，「大きなＳ−ｂｏｘ」にデータを入力した後，「大きなＳ−ｂｏｘ」内の「小さなＳ−ｂｏｘ」に，データを入力するために，データを分割する“分割手段”に対応するものである仮定して，補正後の請求項１に記載された構成の妥当性を検討すると，
　この場合，補正後の請求項１に記載された構成においては，【図６】に記載された，
“入力データＸｉ−１を４分割する分割手段”という構成が存在しないことになり，そのような構成は当初明細書には記載されていない。
　更に，上記指摘の“４分割する分割手段”が，補正後の請求項１に存在しないと言う点を保留して，「第２データ分割部」が，【図１３】における「大きなＳ−ｂｏｘ」への“入力データ”を，「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」の“入力データ”に分割する“分割手段”に相当するとして，以下の対応関係を見ていくと，
　補正後の請求項１に記載された「複数の小型非線形変換部からなる第１非線形変換部」に関して，【図１３】に記載された「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」は，それぞれ，「複数の小型非線形変換部」から構成されてはいないので，仮に，「第２データ分割部」を上記のように認定したとしても，当初明細書等には，補正後の請求項１に記載された「第１非線形変換部」に相当する構成が存在しない。
　また，更に，「第１非線形変換部」に関する上記認定も保留して，「第１非線形変換部」の出力以降の構成に関して検討すると，
　【図１３】に記載された「２１１」は，【０１０２】に，
「図１３に示す線形変換処理部２１１」，
　と記載されているとおり，「線形変換処理部」であり，【図１３】に従えば，
“「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」とからの出力を，全て入力し”，
“「線形変換処理部２１１」から出力は，後段の「非線形変換Ｓ２２０３」，及び，「非線形変換Ｓ３２０４」に入力するために２分割する”，
　構成を有しているので，当初明細書等に記載された，
「線形変換処理部２１１」と，該「線形変換処理部２１１」が有する「２分割手段」，及び，「非線形変換Ｓ２２０３」，「非線形変換Ｓ３２０４」が，補正後の請求項１における「線形変換部」，「第３データ分割部」，「複数の小型非線形変換部からなる第２非線形変換部」に，一応，対応している。
　しかしながら，当初明細書等に記載された拡張Ｆｅｉｓｔｅｌ構造においては，【図６】，及び，【図７】に記載された事項から明らかなように，「非線形変換処理部」を構成する，「ｍ個」の「大きなＳボックス」の出力をまとめて，「線形変換処理部」に入力するという構成を有しているのに対して，上記のように認定した場合，補正後の請求項１に記載された構成においては，「複数の小型非線形変換部からなる第２非線形変換部」からの出力が，「大きなＳ−ｂｏｘ」からの出力であるとした場合，該出力を更に線形変換するための「線形変換部」を有しておらず，そのような構成は，当初明細書等には記載されていない。
　以上のように，補正後の請求項１に記載された，
「前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」，
　という構成を，どのように解釈しても，補正後の請求項１に記載された構成は，当初明細書等に記載された構成にはならない。
　そして，補正後の請求項１０に，
「線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」，
　補正後の請求項１３に，
「第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップ」，
　補正後の請求項１４に，
「第３データ分割部において，前記線形変換部の出力データを分割する第３データ分割ステップと，
　複数の小型非線形変換部からなる第２非線形変換部において，前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する第２非線形変換ステップ」，
　と記載されていて，これらの引用記載は，上記キ．において検討した，補正後の請求項１に記載された内容と，同一，或いは，ほぼ同等の内容であるから，補正後の請求項１と同様に，これらの構成をどのように解釈しても，補正後の請求項１０，請求項１３，及び請求項１４に記載された構成は，当初明細書等に記載されたものではない。
　
　以上のとおりであるから，本件手続補正は，当初明細書等の記載の範囲内でなされてものではない。
　
　この点に関して，審判請求人は，平成２４年８月２２日付けの審判請求書（以下，これを「請求書」という」において，
　
　
　　及び，
　
　
を提示して，本件手続補正が，当初明細書等の記載の範囲内でなされたものであるとの主張を行い，また，平成２５年５月３１日付けの回答書（以下，これを「回答書」という）においても同種の主張を行っているので，上記引用の「参考図Ａ」，及び，「参考図Ｂ」を参照しつつ，審判請求人の主張を検討する。
　上記参考図Ａにおいて，審判請求人は，
“本願の【図６】に記載された「Ｆ関数」の内部の「非線形変換処理部」が，同【図７】に記載された「非線形変換処理部５０」であり，「非線形変換処理部５０」の内部にある「ｍ個」の，「Ｓ−ｂｏｘ」のそれぞれが，同【図１３】に記載された「Ｓ−ｂｏｘ」である”と説明しており，該説明自体は，上記における当審の検討内容と相違しない。
　更に，上記引用の参考図Ａにおいて，補正後の請求項１に記載された「第１データ分割部」を，【図６】において，入力「Ｘｉ−１」を４分割する部分とし，補正後の請求項１に記載された「鍵加算部」を，【図６】の「第１　Ｆ関数」の破線四角囲い内の排他的論理和記号の部分とし，補正後の請求項１に記載された「第２データ分割部」を，【図７】の「非線形変換処理部」の入力を，「ｍ個」の「Ｓ−ｂｏｘ」に分割する部分としており，この点も，上記における当審の検討内容と相違しない。
　しかしながら，審判請求人は，参考図Ａにおいて，【図７】に記載された「Ｓ−ｂｏｘ」の内部を表現する【図１３】に記載された「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」とを，一纏まりとして扱い，この一纏まりを，「第１非線形変換部」と認定している。
　この点について，審判請求人は，請求書において，
「請求項１に記載の，「小型非線形変換部からなる第１非線形変換部」は，図１３に示すＳ−ｂｏｘ２０１，２０２に対応します。 
 　図１３に示すＳ−ｂｏｘ２０１，２０２の各々が「小型非線形変換部」に対応します。
さらに，請求項１に記載の， 
「線形変換部」は，図１３に示す線形変換処理部２１１に対応します。 
「第３データ分割部」は，図１３に示す線形変換処理部２１１の出力を分割して後段のＳ−ｂｏｘ２０３，２０４に出力する構成に対応します。 
「小型非線形変換部からなる第２非線形変換部」は，図１３に示すＳ−ｂｏｘ２０３，２０４に対応します。 
　なお，これらの構成については，本願明細書の［０１００］〜［０１０１］に説明が記載されています。」
　と述べているが，当初明細書等の段落【０１００】〜【０１０１】には，“「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」とを，一纏まりとして扱う”といった内容は記載されておらず，また，同段落に記載された内容から示唆されるものでもない。
　そして，当初明細書等の他の箇所においても，“「非線形変換Ｓ０２０１」と，「非線形変換Ｓ１２０２」とを，一纏まりとして扱う”点は記載されておらず，また，示唆もされていない。
　したがって，審判請求人の請求書，及び，回答書における主張は，当初明細書等の記載に基づかないものであるから，採用できない。
　なお，参考図Ｂにおける「（ｂ）第１非線形変換部」についても同様である。
　
（附言；当初明細書等の記載に従えば，当初明細書等に記載されている発明は，次のようなものであると解される。
　
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データの非線形変換処理を実行する非線形変換部と，
　前記非線形変換部の出力を入力して線形変換を実行する第１線形変換部とを有し，
　前記非線形変換部は，複数の第１小型非線形変換部と，前記複数の第１小型非線形変換部へ，前記分割データを，前記複数の小型非線形変換部の入力データサイズに分割する第２データ分割部から構成され，
　前記複数の第１小型非線形変換部の各々は，入力側に複数の第２小型非線形変換部と，
　出力側に複数の第３小型非線形変換部と，
　前記複数の第２小型非線形変換部の入力データサイズに，前記第２データ分割部で分割されたデータを分割する第３データ分割部と，
　前記複数の第２小型非線形変換部において非線形変換処理を施された出力データをすべて入力して線形変換を実行する第２線形変換部と，
　前記第２線形変換部の出力データを前記複数の第３小型非線形変換部のそれぞれの入力データサイズに分割する第４データ分割部とを有し，
　前記複数の第３小型非線形変換部は，前記第４データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行することを特徴とする，
　拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。」
　
　また，当初明細書等の請求項１に記載された発明は，【図１３】のみを表現したものであったと解される。）
　
ク．新規事項むすび
　以上検討したとおりであるから，本件手続補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（２）目的要件
　本件手続補正は，上記「（１）新規事項」において検討したとおり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，
　仮に，本件手続補正が，当初明細書等の記載の範囲内においてなされたものであるとして，本件手続補正が，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定を満たすものであるか否か，即ち，本件手続補正が，特許法第１７条の２第４項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。
　
ア．本件手続補正は，補正前の請求項１に記載された発明特定事項である，
「第２データ分割部で
分割されたデータ各々の非線形処理を実行する
　補正後の請求項１の，
「第２データ分割部で
分割されたデータの非線形処理を実行する
　しかしながら，該補正内容は，「第１非線形変換部」の機能を明らかに拡張するものであり，従って，限定的減縮を目的としたものでないことは明らかである。
　この点に関して，審判請求人は，平成２４年８月２２日付けの審判請求書において，
「審査官殿は，補正却下の決定におきまして以下の趣旨のご指摘をされております。 
「平成２４年４月２７日付け意見書において，出願人は， 
　第２分割部は，図７に示す入力（ｍｓビット）を図７の複数のＳ−ｂｏｘの各々にｓビットずつ分割する部分であり， 
　また，図１３に示すＳ−ｂｏｘ２０１，２０２の各々が「小型非線形変換部」に相当すると主張している。 
　この主張に従えば，第２分割部の分割データ各々のｓビットデータは，図１３に示す入力ｎビットに相当する。 
　しかし，図１３に示すＳ−ｂｏｘ２０１，２０２の各々はｎ／２ビットを入力しているものであり， 
　「第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部」 
　という記載は，本願明細書の記載と整合しない。」 
　補正却下の決定におきまして，審査官殿は，上記趣旨のご指摘をなされておりました。　
　本出願人は，明細書の記載と請求項の記載を整合させるため，上述のように補正を行いました。」
　と主張しているが，当該補正内容において，本願明細書に記載された内容と，請求項１に記載された内容との整合性がとれるとは認められない。
　そして，該補正内容が，明りょうでない記載の釈明に相当するとも認められない。
　更に，該補正内容が，請求項の削除，誤記の訂正を目的としたものでないことも明らかである。
　
イ．目的要件むすび
　以上検討したとおりであるから，本件手続補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．補正却下むすび
　したがって，本件手続補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　仮に，本件手続補正が，当初明細書等の記載の範囲内でなされたものであるとしても，
　本件手続補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，補正却下の決定の結論のとおり決定する。
　
第３．本願発明について
　平成２４年８月２２日付けの手続補正は，上記のとおり却下されたので，本願の請求項各項に係る発明は，平成２４年２月１０日付けの手続補正により補正された，上記「第２．平成２４年８月２２日付けの手続補正の却下の決定」の「１．補正の内容」において，「補正前の請求項」として引用した請求項１〜請求項１４に記載された事項により特定されるものである。
　
第４．原審の拒絶理由
　原審による，平成２４年２月２７日付けの拒絶理由（以下，これを「原審拒絶理由」という）は，概略，次のとおりである。
　
「　　　　　　　　　　　　　理　由
　
Ａ．平成２４年２月１０日付けでした手続補正は，下記の点で願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから，特許法第１７条の２第３項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　記
　
　本願の請求項１に記載の発明は，平成２４年２月１０日付け手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
　
「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，
　前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，
　前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と，
　を有する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。」
　
　一方，願書に最初に添付された明細書，特許請求の範囲又は図面（以下「当初明細書等」という）には，以下の記載がある。
　
（ａ）「【００３２】
　図１に示す共通鍵ブロック暗号処理部Ｅ１０の内部構成について，図２を参照して説明する。ブロック暗号は２つの部分に分けて考えることができる。ひとつは鍵Ｋを入力とし，ある定められたステップにより入力鍵Ｋのビット長を拡大して拡大鍵Ｋ'（ビット長ｋ'）を出力する鍵スケジューリング部１１と，平文Ｐと鍵スケジューリング部１１から入力する拡大鍵Ｋ'を受け取り，平文Ｐを入力して，拡大鍵Ｋ'を適用した暗号処理を実行して，暗号文Ｃを生成するためのデータの変換を実行する暗号処理部１２である。なお，先に説明したように，暗号処理部１２の構造によっては，暗号文を平文に戻すデータ復号処理にも暗号処理部１２が適用可能な場合もある。
　【００３３】
　次に，図２に示す暗号処理部１２の詳細構成について図３を参照して説明する。暗号処理部１２は，図３に示すように，ラウンド関数実行部２０を適用したデータ変換を繰り返し実行する構成を持つ。すなわち，暗号処理部１２は，ラウンド関数実行部２０という処理単位に分割できる。ラウンド関数実行部２０は入力として，前段のラウンド関数実行部の出力Ｘｉと，拡大鍵に基づいて生成されるラウンド鍵ＲＫｉの２つのデータを受け取り，内部でデータ変換処理を実行して出力データＸｉ＋１を次のラウンド関数実行部に出力する。なお，第１ラウンドでは，入力は，平文または平文に対する初期化処理データである。また最終ラウンドの出力は暗号文となる。」
　
（ｂ）「【００３７】
　図３に示す暗号処理部１２のラウンド関数実行部２０は，さまざまな形態をとりうる。ラウンド関数はその暗号アルゴリズムが採用する構造（ｓｔｒｕｃｔｕｒｅ）によって分類できる。代表的な構造として，
　（ア）ＳＰＮ（Substitution Permutation Network）構造，
　（イ）Ｆｅｉｓｔｅｌ構造，
　（ウ）拡張Ｆｅｉｓｔｅｌ構造，
　がある。以下，これらの具体的構成について，図４〜図６を参照して説明する。」
（ｃ）「【００４３】
　（ウ）拡張Ｆｅｉｓｔｅｌ構造
　次に，図６を参照してラウンド関数実行部２０の一構成例としての拡張Ｆｅｉｓｔｅｌ構造について説明する。先に，図５を参照して説明したＦｅｉｓｔｅｌ構造は，ｎビットの平文を２つに分割してｎ／２ビットずつに区分して処理を実行していた。すなわち，分割数：ｄ＝２とした処理である。なお，この分割数は，データ系列数とも呼ばれる。
　【００４４】
　拡張Ｆｅｉｓｔｅｌ構造では，このデータ系列数（分割数）ｄを３以上の任意の整数とした設定である。データ系列数（分割数）ｄの値に応じたさまざまな拡張Ｆｅｉｓｔｅｌ構造を定義することができる。図６に示す例では，データ系列数（分割数）ｄ＝４であり，各系列に対してｎ／４ビットのデータが入力される。各ラウンドでは，１つ以上のラウンド関数としてのＦ関数が実行される。図に示す例は，１ラウンドにおいて２つのＦ関数部によるラウンド演算を行なう構成例である。
　【００４５】
　Ｆ関数部４１，４２の構成は，先に図５を参照して説明したＦ関数部３０の構成と同様であり，ラウンド鍵と入力値との排他的論理和演算と，非線形変換処理，線形変換処理を実行する構成となっている。なお，各Ｆ関数部に入力するラウンド鍵は，入力ビットとビット数が一致するように調整される。図に示す例では，各Ｆ関数部４１，４２に入力するラウンド鍵は，ｎ／４ビットとなる。これらの鍵は，拡大鍵を構成するラウンド鍵をさらにビット分割して生成する。なお，データ系列数（分割数）をｄとしたとき，各系列に入力されるデータはｎ／ｄビットであり，各Ｆ関数に入力する鍵のビット数もｎ／ｄビットに調整される。
　【００４６】
　なお，図６に示す拡張Ｆｅｉｓｔｅｌ構造では，データ系列数（分割数）をｄとして，各ラウンドにおいてｄ／２のＦ関数を並列に実行する構成例であるが，拡張Ｆｅｉｓｔｅｌ構造は，各ラウンドにおいて，１つ以上ｄ／２以下のＦ関数を実行する構成が可能である。
　【００４７】
　図４〜図６を参照して説明したように，共通鍵ブロック暗号における暗号処理部１２のラウンド関数実行部２０は，
　（ア）ＳＰＮ（Substitution Permutation Network）構造，
　（イ）Ｆｅｉｓｔｅｌ構造，
　（ウ）拡張Ｆｅｉｓｔｅｌ構造，
　これらの構造をとり得る。これらのラウンド関数実行部は，いずれも非線形変換層（Ｓ層）と線形変換層（Ｐ層）を接続したいわゆるＳＰ型の構成を有する。すなわち，非線形変換処理を実行する非線形変換処理部と，線形変換処理を実行する線形変換処理部とを有する。以下，これらの変換処理構成について説明する。」
　
（ｄ）「【００４８】
　　（非線形変換処理部）
　非線形変換処理部の具体例について，図７を参照して説明する。図７に示すように，非線形変換処理部５０は，具体的には，Ｓボックス（Ｓ−ｂｏｘ）５１と呼ばれるｓビット入力ｓビット出力の非線形変換テーブルがｍ個並んだものであり，ｍｓビットの入力データがｓビットずつ分割されてそれぞれ対応するＳボックス（Ｓ−ｂｏｘ）５１に入力されデータが変換される。各Ｓボックス５１では，例えば変換テーブルを適用した非線形変換処理が実行される。
　【００４９】
　入力されるデータのサイズが大きくなると実装上のコストが高くなる傾向がある。それを回避するために，図７に示すように，処理対象データＸを複数の単位に分割し，それぞれに対して，非線形変換を施す構成がとられることが多い。例えば入力サイズをｍｓビットとしたとき，ｓビットずつのｍ個のデータに分割して，ｍ個のＳボックス（Ｓ−ｂｏｘ）５１それぞれに対してｓビットを入力し，例えば変換テーブルを適用した非線形変換処理を実行して，これらの各Ｓビット出力ｍ個を合成してｍｓビットの非線形変換結果を得る。」
　
（ｅ）「【００５０】
　　（線形変換処理部）
　線形変換処理部の具体例について，図８を参照して説明する。線形変換処理部は，入力値，例えば，Ｓボックスからの出力データであるｍｓビットの出力値を入力値Ｘとして入力し，この入力に対して線形変換を施しｍｓビットの結果を出力する。線形変換処理は，例えば，入力ビット位置の入れ替え処理などの線形変換処理を実行して，ｍｓビットの出力値Ｙを出力する。線形変換処理は，例えば，入力に対して，線形変換行列を適用して入力ビット位置の入れ替え処理を行なう。この行列の一例が図８に示す線形変換行列である。
　【００５１】
　線形変換処理部において適用する線形変換行列の要素は拡大体：ＧＦ（２８）の体の要素やＧＦ（２）の要素など，一般的にはさまざまな表現を適用した行列として構成できる。図８は，ｍｓビット入出力をもち，ＧＦ（２ｓ）の上で定義されるｍ×ｍの行列により定義される線形変換処理部の１つの構成例を示すものである。」
　
（ｆ）「【０１００】
　本発明の一実施例に係る非線形変換処理構成としてのｎビット入出力Ｓ−ｂｏｘの構成例を図１３に示す。図１３に示す構成は，４つのｎ／２ビット入出力の全単射Ｓ−ｂｏｘ２０１〜２０４と，拡大体ＧＦ（２ｎ／２）において定義される２×２ＭＤＳ（Ｍａｘｉｍｕｍ　Ｄｉｓｔａｎｃｅ　Ｓｅｐａｒａｂｌｅ）行列からなる線形変換処理部２１１から構成されるｎビット入出力の非線形変換処理を実行する構成である。
　【０１０１】
　入力ｎビットは，上位ｎ／２ビット，下位ｎ／２ビットずつ，それぞれｎ／２ビット入出力の全単射Ｓ−ｂｏｘ［Ｓ０］２０１，Ｓ−ｂｏｘ［Ｓ１］２０２に入力され，それぞれのＳ−ｂｏｘにおいて非線形変換処理がなされた後，拡大体ＧＦ（２ｎ／２）において定義される２×２ＭＤＳ行列からなる線形変換処理部２１１に入力されＭＤＳ行列に基づく線形変換処理がなされた後，線形変換結果のｎビットの上位ｎ／２ビット，下位ｎ／２ビットずつ，それぞれｎ／２ビット入出力の全単射Ｓ−ｂｏｘ［Ｓ２］２０３，Ｓ−ｂｏｘ［Ｓ３］２０４に入力され，それぞれのＳ−ｂｏｘにおいて非線形変換処理がなされて出力結果としてのｎビットを得る構成となっている。」
　
（ｇ）「【０１０８】
　図１４（ａ）に示す８ビット入出力の非線形変換を実行するＳ−ｂｏｘの処理について説明する。まず，８ビットＳ−ｂｏｘ３００の入力であるｘ（８−ｂｉｔ）は１／２，つまり４−ｂｉｔごとにｘ［０］，ｘ［１］に分割される。次にｘ［０］は４−ｂｉｔ入出力のＳ−ｂｏｘ［Ｓ４０］３０１へ入力され，ｘ［１］は４−ｂｉｔ入出力のＳ−ｂｏｘ［Ｓ４１］３０２へそれぞれ入力され，各Ｓ−ｂｏｘ３０１，３０２における非線形変換結果としての出力ｗ［０］，ｗ［１］を得る。Ｓ−ｂｏｘ［Ｓ４０］３０１，Ｓ−ｂｏｘ［Ｓ４１］３０２は，ランダムに選択した４ビットＳ−ｂｏｘであり，非線形変換は，図１４（ｂ）のテーブルに従った変換処理として実行される。」
　
　補正後の請求項１に記載の発明が，当初明細書等に記載されたものであるかについて，以下に検討する。
　
（１）請求項１の発明特定事項「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置」は，（ａ）３２段落の「図１に示す共通鍵ブロック暗号処理部Ｅ１０の内部構成について，図２を参照して説明する。ブロック暗号は２つの部分に分けて考えることができる。・・・平文Ｐと鍵スケジューリング部１１から入力する拡大鍵Ｋ'を受け取り，平文Ｐを入力して，拡大鍵Ｋ'を適用した暗号処理を実行して，暗号文Ｃを生成するためのデータの変換を実行する暗号処理部１２である。」，（ａ）３３段落の「暗号処理部１２は，図３に示すように，ラウンド関数実行部２０を適用したデータ変換を繰り返し実行する構成を持つ。」，（ｂ）３７段落の「図３に示す暗号処理部１２のラウンド関数実行部２０は，さまざまな形態をとりうる。ラウンド関数はその暗号アルゴリズムが採用する構造（ｓｔｒｕｃｔｕｒｅ）によって分類できる。代表的な構造として，・・・（ウ）拡張Ｆｅｉｓｔｅｌ構造，がある。」，（ｃ）４３段落の「次に，図６を参照してラウンド関数実行部２０の一構成例としての拡張Ｆｅｉｓｔｅｌ構造について説明する。」，（ｃ）４４段落の「各ラウンドでは，１つ以上のラウンド関数としてのＦ関数が実行される。」により支持されている。
　
（２）請求項１の発明特定事項「Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部」は，（ｃ）４３段落の「先に，図５を参照して説明したＦｅｉｓｔｅｌ構造は，ｎビットの平文を２つに分割してｎ／２ビットずつに区分して処理を実行していた。すなわち，分割数：ｄ＝２とした処理である。なお，この分割数は，データ系列数とも呼ばれる。」，（ｃ）４４段落の「拡張Ｆｅｉｓｔｅｌ構造では，このデータ系列数（分割数）ｄを３以上の任意の整数とした設定である。・・・図６に示す例では，データ系列数（分割数）ｄ＝４であり，各系列に対してｎ／４ビットのデータが入力される。」，（ｃ）４５段落の「なお，各Ｆ関数部に入力するラウンド鍵は，入力ビットとビット数が一致するように調整される。図に示す例では，各Ｆ関数部４１，４２に入力するラウンド鍵は，ｎ／４ビットとなる。」により支持されている。
　
（３）請求項１の発明特定事項「前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部」は，（ｃ）４５段落「Ｆ関数部４１，４２の構成は，先に図５を参照して説明したＦ関数部３０の構成と同様であり，ラウンド鍵と入力値との排他的論理和演算・・・を実行する構成となっている。」により支持されている。
　
（４）請求項１の発明特定事項「前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部」における「前記鍵加算部で鍵加算された前記分割データ」とは，請求項１の発明特定事項「Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部」及び「前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部」からすると，「Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有する」分割データであるから，その分割データを「さらに分割する第２データ分割部」は，（ｃ）４５段落「Ｆ関数部４１，４２の構成は，・・・ラウンド鍵と入力値との排他的論理和演算と，非線形変換処理，・・・を実行する構成となっている。」，（ｄ）４８段落「非線形変換処理部５０は，・・・ｍｓビットの入力データがｓビットずつ分割されてそれぞれ対応するＳボックス（Ｓ−ｂｏｘ）５１に入力されデータが変換される。」により支持されている。なお，（ｄ）４８段落では「ｍｓビット」の入力データと記載されているが，（ｃ）４４段落「各系列に対してｎ／４ビットのデータが入力される。」，４５段落「Ｆ関数部４１，４２の構成は，・・・ラウンド鍵と入力値との排他的
論理和演算と，非線形変換処理，・・・を実行する構成となっている。」との記載，図６，７の記載からみて，「ｍｓビット」の入力データとは，（ｃ）４４段落の記載「各系列に対してｎ／４ビットのデータが入力される。」との記載における「ｎ／４ビット」のデータである。
　
（５）請求項１の発明特定事項「前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１非線形変換部」は，（ｄ）４８段落「非線形変換処理部の具体例について，図７を参照して説明する。図７に示すように，非線形変換処理部５０は，具体的には，Ｓボックス（Ｓ−ｂｏｘ）５１と呼ばれるｓビット入力ｓビット出力の非線形変換テーブルがｍ個並んだものであり，ｍｓビットの入力データがｓビットずつ分割されてそれぞれ対応するＳボックス（Ｓ−ｂｏｘ）５１に入力されデータが変換される。各Ｓボックス５１では，例えば変換テーブルを適用した非線形変換処理が実行される。」により支持されている。
　
（６）請求項１の発明特定事項「前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部」は，（ｅ）５０段落「線形変換処理部の具体例について，図８を参照して説明する。線形変換処理部は，入力値，例えば，Ｓボックスからの出力データであるｍｓビットの出力値を入力値Ｘとして入力し，この入力に対して線形変換を施しｍｓビットの結果を出力する。」により支持されている。
　
（７）請求項１の発明特定事項「前記線形変換部の出力データを分割する第３データ分割部」及び「前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」は，当初明細書等に記載も示唆もされていない。
　
　以上で検討したとおり，補正後の請求項１の発明特定事項「前記線形変換部の出力データを分割する第３データ分割部」及び「前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」は，当初明細書等に記載も示唆もされていないから，これら発明特定事項を加入する請求項１に対する補正は，当初明細書等の記載の範囲内においてしたものではない。
　
　請求項１０，１３，１４に対する補正もまた，上記したと同様の理由から，当初明細書等の記載の範囲内においてしたものではない。
　
　なお，出願人は意見書において「上記補正の各構成要素と明細書の記載との対応は，以下の通りです。
　「Ｆ関数を複数ラウンド繰り返し実行する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置であって，（＝例えば［００４３］〜［００４６］，［０１２５］，図６に記載の装置に対応します。）
　Ｆ関数の各ラウンドのラウンド鍵のビット数と同じビット数を有するように平文データを分割する第１データ分割部と，（例えば，図６のｎ／４ビット単位の分割ラインに相当します）
　前記第１データ分割部で分割されたデータに前記ラウンド鍵の鍵加算を実行する鍵加算部と，（例えば図６に示すラウンド鍵（ＲＫ）との排他的論理和演算部に相当します）
　前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，（図６に示す非線形変換処理部の構成として示す図１３に示す入力をｎ／２ビットに分割する構成や，図１４に示す８ビットを４ビット単位に分割する構成に相当します）
　前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，（図６に示す非線形変換処理部の構成として示す図１３に示す非線形変換部Ｓ０〜Ｓ１や，図１４に示す非線形変換部Ｓ４０，Ｓ４１に相当します）
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスに相当します）
　前記線形変換部の出力データを分割する第３データ分割部と，（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスの出力を２つに分割している構成に相当します）
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスの出力を入力する非線形変換部Ｓ２〜Ｓ３や，図１４に示す非線形変換部Ｓ４２，Ｓ４３に相当します）
　を有する拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。」と主張している。
　この主張のうち，「前記鍵加算部で鍵加算された前記分割データをさらに分割する第２データ分割部と，（図６に示す非線形変換処理部の構成として示す図１３に示す入力をｎ／２ビットに分割する構成や，図１４に示す８ビットを４ビット単位に分割する構成に相当します）
　前記第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる第１非線形変換部と，（図６に示す非線形変換処理部の構成として示す図１３に示す非線形変換部Ｓ０〜Ｓ１や，図１４に示す非線形変換部Ｓ４０，Ｓ４１に相当します）
　前記第１非線形変換部を構成する小型非線形変換部からの出力をすべて入力して線形変換を実行する線形変換部と，（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスに相当します）
　前記線形変換部の出力データを分割する第３データ分割部と，（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスの出力を２つに分割している構成に相当します）
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部と（図６に示す非線形変換処理部の構成として示す図１３，図１４に示すＭＤＳマトリックスの出力を入力する非線形変換部Ｓ２〜Ｓ３や，図１４に示す非線形変換部Ｓ４２，Ｓ４３に相当します）」との主張について検討するに，
　「図６に示す非線形変換処理部」は，図６の記載からみて，Ｆ関数を構成する非線形変換処理部である。そして，そのＦ関数を構成する非線形変換処理部は，（ｄ）４８段落に記載されているように，「図７に示すように，非線形変換処理部５０は，具体的には，Ｓボックス（Ｓ−ｂｏｘ）５１と呼ばれるｓビット入力ｓビット出力の非線形変換テーブルがｍ個並んだものであり，ｍｓビットの入力データがｓビットずつ分割されてそれぞれ対応するＳボックス（Ｓ−ｂｏｘ）５１に入力されデータが変換される。」ものである。
　一方，「図１３に示す」構成は，（ｆ）１００段落「本発明の一実施例に係る非線形変換処理構成としてのｎビット入出力Ｓ−ｂｏｘの構成例を図１３に示す。」の記載からみて，「非線形変換処理」を行うものではあるものの，「Ｓ−ｂｏｘ」であり，「図１４に示す」構成もまた，（ｇ）１０８段落「図１４（ａ）に示す８ビット入出力の非線形変換を実行するＳ−ｂｏｘの処理について説明する。」の記載からみて，「非線形変換を実行する」ものではあるものの，「Ｓ−ｂｏｘ」である。
　そうすると，「図１３に示す」構成及び「図１４に示す」構成は，共に「Ｓ−ｂｏｘ」であるから，「図６に示す非線形変換処理部」においては，「Ｓボックス（Ｓ−ｂｏｘ）５１と呼ばれるｓビット入力ｓビット出力の非線形変換テーブルがｍ個並んだものであり，ｍｓビットの入力データがｓビットずつ分割されてそれぞれ対応するＳボックス（Ｓ−ｂｏｘ）５１に入力されデータが変換される。」態様で用いられるのであって，「図６に示す非線形変換処理部の構成として示す」態様，すなわち，図６に示す非線形変換処理部を図１３あるいは図１４に示す構成そのものとする態様で用いるということは，当初明細書等に記載も示唆もないことである。
　そうすると，出願人の意見書における上記の主張は，当初明細書等の記載に基づくものではないから，採用することができない。
　
Ｂ．この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
・請求項　１−１４
・備考
　平成２４年２月１０付け手続補正書により補正された請求項１−１４に係る発明は，上記Ａ．にて述べたと同様の理由により，本願明細書の発明の詳細な説明に記載したものではない。
　
Ｃ．この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
（ａ）請求項７には「前記拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置は，ｎビット入出力の非線形変換処理を実行するＳボックスであり，」と記載されている。しかしながら，「共通鍵ブロック暗号処理装置は，・・・Ｓボックスであ」るとは，如何なることを意味するものか不明である。
（ｂ）請求項８には「前記データ変換装置は，・・・請求項１〜７いずれかに記載の拡張Ｆｅｉｓｔｅｌ型共通鍵ブロック暗号処理装置。」と記載されている。
しかしながら，請求項１−７に「データ変換装置」について記載はないから，「前記データ変換装置」が何を指すものか不明である。
　よって，請求項７，８に係る発明は明確でない。」
　
第５．当審の判断
　平成２４年２月１０日付けの手続補正（以下，これを「最初の手続補正」という）により補正された特許請求項の範囲は，原審拒絶理由の対象となったものであり，原審拒絶理由に応答して審判請求人によってなされた，平成２４年４月２７日付けの手続補正は，審査官により平成２５年５月１７日付けで補正却下の決定がなされているので，原審拒絶理由は，依然として解消していない。
　原審拒絶理由に対する当審の判断の詳細は以下のとおりである。
　
１．理由Ａ．１７条の２第３項について
　平成２４年２月１０日付けの手続補正により補正された特許請求項の範囲の請求項（以下，これを「本願の請求項」という）１に記載された構成は，上記「第２．平成２４年８月２２日付けの手続補正の却下の決定」において検討した補正後の請求項１に記載された構成と，
　補正後の請求項１に記載された「第１非線形変換部」が，
「第２データ分割部で分割されたデータの非線形変換処理を実行する複数の小型非線形変換部からなる」ものであるのに対して，
　本願の請求項１に記載された「第１非線形変換部」が，
「第２データ分割部で分割されたデータ各々の非線形処理を実行する複数の小型非線形変換部からなる」ものてある点で若干相違するものの，ほぼ同等の構成を有しており，
　本願の請求項１に記載された構成も，上記「第２．平成２４年８月２２日付けの手続補正の却下の決定」の「２．補正の適否」において，当初明細書等に記載されていない構成であると指摘した，
「前記線形変換部の出力データを分割する第３データ分割部と，
　前記第３データ分割部で分割したデータ各々の非線形変換を前記線形変換の直後に実行する複数の小型非線形変換部からなる第２非線形変換部」（以下，これを「引用構成」という），
　を有している。
　そして，引用構成は，原審による平成２３年１２月９日付け拒絶理由に応答する最初の手続補正の段階で，請求項１に組み入れられたものであるから，最初の手続補正は，上記「第２．平成２４年８月２２日付けの手続補正の却下の決定」の「２．補正の適否」において検討した本件手続補正と同様に，当初明細書等の記載の範囲内でなされたものではない。
　
２．理由Ｂ．３６条６項１号について
　上記「第５．当審の判断」の１．において引用した引用構成は，本願の請求項１０，請求項１３，及び，請求項１４にも含まれており，本願の請求項２〜請求項９は，本願の請求項１を直接・間接に引用し，本願の請求項１１，及び，請求項１２は，本願の請求項１０を引用しているので，本願の請求項２〜請求項９，及び，請求項１１，並びに，請求項１２も，引用構成を内包していることになる。
　以上のとおりであるから，本願の請求項１〜請求項１２に係る発明は，本願明細書の発明の詳細に記載されたものではない。
　
３．理由Ｃ．３６条６項２号について
　上記で指摘したとおり，本願の請求項各項は，原審拒絶理由に応答する手続補正がなされていない状態であるから，原審拒絶理由で指摘した，
“（ａ）請求項７の「共通鍵ブロック暗号処理装置は，・・・Ｓボックスであ」るとは，如何なることを意味するものか不明である”点と，
“（ｂ）請求項８の「前記データ変換装置」が何を指すものか不明である”点は，依然として解消していない。
　よって，本願の請求項７，及び，請求項８に係る発明は，明確ではない。
　
第６．むすび
　したがって，平成２４年２月１０日付けの手続補正は，特許法第１７条の２第３項に規定する要件を満たしていない。
　そして，本願は，特許法第３６条第６項第１号及び同第２号に規定する要件を満たしていない。
　
　よって，結論のとおり審決する。