【事件の表示】
　特願２００７−１９７５４２「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２１年　２月１２日出願公開，特開２００９−　３３０３０，請求項の数（８）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
１ 手続の経緯
　本願は，平成１９年７月３０日の出願であって，平成２４年１２月２７日に手続補正がなされ，平成２５年１月１８日付けで拒絶査定がされ，これに対して同年５月９日に拒絶査定不服審判が請求されるとともに，同日に手続補正がされ，その後同年８月１３日付けで審尋がされ，それに対して同年１１月１３日に回答書が提出されたものである。
　
２　平成２５年５月９日の手続補正について
（１） 本件補正の内容
　平成２５年５月９日の手続補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１及び８を，補正後の特許請求の範囲の請求項１及び８と補正するものであって，補正前後の特許請求の範囲は，以下のとおりである。
　
　（補正前）
　「【請求項１】
　半導体基板内にビットラインを形成する工程と，
　前記半導体基板上に，前記ビットラインに交差し複数のワードラインを一定の周期で形成する工程と，
　前記複数のワードラインのうち一部のワードラインを除去する工程と，
　前記半導体基板上に層間絶縁膜を形成する工程と，
　前記一部のワードラインを除去した領域において，前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と，
　を有することを特徴とする半導体装置の製造方法。
　　【請求項２】
　　　　　　　　…(中略）…
　　【請求項８】
　半導体基板内に形成されたビットラインと，
　前記ビットラインに交差し，前記半導体基板上に一定の周期で設けられた複数のワードラインと，
　前記複数のワードラインのうち一部のワードラインが除去された領域において，前記ビットラインと接続するように設けられたプラグ金属と，
を具備することを特徴とする半導体装置。」
　
　（補正後）
　「【請求項１】
　半導体基板内にビットラインを形成する工程と，
　前記半導体基板上に，前記ビットラインに交差する同一幅の複数のワードラインを一定の周期で形成する工程と，
　前記複数のワードラインのうち一部のワードラインを除去する工程と，
　前記半導体基板上に層間絶縁膜を形成する工程と，
　前記一部のワードラインを除去した領域において，前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と，
　を有することを特徴とする半導体装置の製造方法。
　　【請求項２】
　　　　　　　　…(中略）…
　　【請求項８】
　半導体基板内に形成されたビットラインと，
　前記ビットラインに交差し，前記半導体基板上に一定の周期で設けられた同一幅の複数のワードラインと，
　前記複数のワードラインのうち一部のワードラインが除去された領域において，前記ビットラインと接続するように設けられたプラグ金属と，
を具備することを特徴とする半導体装置。」
　　
（２）補正事項の整理
　本件補正のうち，特許請求の範囲についての補正事項を整理すると，以下のとおりである。
　（補正事項１）
　補正前の請求項１の「ビットラインに交差し複数のワードライン」を，補正後の請求項１の「ビットラインに交差する同一幅の複数のワードライン」と補正すること。
　
　（補正事項２）
　補正前の請求項８の「複数のワードライン」を，補正後の請求項８の「同一幅の複数のワードライン」と補正すること。
　　
（３）新規事項の追加の有無及び補正の目的の適否について
　ア　新規事項の追加の有無について　
（補正事項１，２について）
　補正後の請求項１，８の「同一幅の複数のワードライン」は， 本願の願書に最初に添付した明細書に「フォトレジスト５０に一定の周期のストライプ状のパターンを形成する。」（段落【００２２】），「ビットライン１２に交差する複数のワードライン２２を一定の周期で形成する。」（段落【００２３】）との記載及び図３(a)(b)，図4(a)(b)に一定の周期で同じ幅のワードラインが形成されていることが見て取れるから，本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，本件補正は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たすものである。　
　
　イ　補正の目的の適否について
（補正事項１，２について）　
　この補正は，補正前の請求項１，８の「複数のワードライン」に対して，「同一幅」であるというワードラインの線幅に関する技術的限定を加えるものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４）小括
　ア　以上検討したとおりであるから，本件補正のうち特許請求の範囲についての補正は特許法第１７条の２第３項及び第５項に規定する要件を満たすものである。
　
　イ　また，本件補正は，特許法第１７条の２第４項に違反するところはない。
　
　ウ　そこで，本件補正後の前記請求項１及び８に記載された発明（以下それぞれ「補正発明１」及び「補正発明８」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
　
（５）独立特許要件について
　ア　補正発明
　本願の請求項１〜７，８に係る発明は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜７，８に記載されている事項により特定されるとおりのものであり，そのうちの請求項１及び８に係る発明は，それぞれ請求項１及び８に記載されている事項により特定されるものであり，再掲すると以下のとおりのものである。
　
「【請求項１】
　半導体基板内にビットラインを形成する工程と，
　前記半導体基板上に，前記ビットラインに交差する同一幅の複数のワードラインを一定の周期で形成する工程と，
　前記複数のワードラインのうち一部のワードラインを除去する工程と，
　前記半導体基板上に層間絶縁膜を形成する工程と，
　前記一部のワードラインを除去した領域において，前記層間絶縁膜を貫通し前記ビットラインに接続するプラグ金属を形成する工程と，
　を有することを特徴とする半導体装置の製造方法。」（補正発明１）
　
「【請求項８】
　半導体基板内に形成されたビットラインと，
　前記ビットラインに交差し，前記半導体基板上に一定の周期で設けられた同一幅の複数のワードラインと，
　前記複数のワードラインのうち一部のワードラインが除去された領域において，前記ビットラインと接続するように設けられたプラグ金属と，
を具備することを特徴とする半導体装置。」（補正発明８）
　
　イ　引用例１の記載及び引用発明
（ア）本願の出願前に日本国内において頒布され，原査定の根拠となった拒絶の理由において引用された特開２００７−１５７８５５号公報（以下「引用例１」という。）には，「不揮発性半導体記憶装置及びその製造方法」(発明の名称）に関して，図１〜２３とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
　ａ　「【０００１】
  本発明は，
不揮発性半導体メモリの構造
ＮＡＮＤ型フラッシュメモリ
コンタクトの形成方法に特徴を有する不揮発性半導体記憶装置及びその製造方法
【背景技術】
【０００２】
  不揮発性半導体記憶装置としては，例えば，データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは，特にＮＡＮＤ型の場合では，
互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置され
フローティングゲートとコントロールゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタ
【０００３】
 ＮＡＮＤ型フラッシュメモリは，
メモリセルトランジスタが，複数個直列に接続されて，ＮＡＮＤストリングを形成し，そのＮＡＮＤストリングの両側に選択トランジスタが配置された
【０００４】
  ＮＡＮＤ型フラッシュメモリのビット線と
ＮＡＮＤ列の拡散層を接続するビット線コンタクトの形成において，選択ゲート線やワード線を形成した後，層間絶縁膜を堆積し，ビット線コンタクトＣＢとなる電極材を埋め込むためにコンタクトホールを形成する
　
　ｂ　「【０００９】
  本発明の一態様によれば，
（イ）半導体基板に形成された活性領域と
（ホ）活性領域上に配置されるビット線コンタクトと
　
　ｃ　「【００２１】
（製造方法）
  本発明の第１の実施の形態に係る
不揮発性半導体記憶装置の製造工程
【００２２】
  （ａ）図３は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２３】
  まず，図３に示すように，ｐ型の半導体基板１０上において，熱酸化等によりゲート絶縁膜２０を形成し，ビット線コンタクトＣＢが形成される領域のみゲート絶縁膜２０を剥離後，イオン注入技術等を用いて，ビット線コンタクトＣＢが形成される領域のみにｎ+コンタクト拡散層３４を形成する。
【００２４】
  ｐ型の半導体基板１０には，動作に必要な不純物をイオン注入技術等を用いてドーピングし，ｐウェル領域，ｎウェル領域等を形成するが，図３においては，これらのｐウェル領域，ｎウェル領域等は説明を簡単にするために省略し，単にｐ型の半導体基板１０として表示している。ゲート絶縁膜２０は，メモリセルトランジスタのトンネル絶縁膜となると同時に選択トランジスタのゲート絶縁膜ともなる。剥離領域の行方向及び列方向の寸法は，選択ゲート線ＳＧＤ−ＳＧＤに接触せず，かつビット線コンタクトＣＢが電気的に十分接続可能な大きさであればよい。
【００２５】
  （ｂ）図４は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図５は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２６】
  次に，図４及び図５に示すように，メモリセルトランジスタのフローティングゲート電極となり，ビット線コンタクトＣＢともなる電極材（以下，フローティングゲート電極４０）と，その後の素子分離領域３０の形成工程におけるエッチングプロセスや平坦化プロセスのマスク材となる絶縁膜（以下，フローティングゲート電極上マスク材４２）を，半導体基板１０の表面上全面に堆積する。フローティングゲート電極上マスク材４２は，素子分離領域３０の絶縁膜とのエッチング選択比が高い膜であることが望ましい。
【００２７】
  （ｃ）更に，図４及び図５に示すように，リソグラフィ工程，及びエッチング工程を経て，素子分離領域３０に溝を形成し，素子分離領域３０となる絶縁膜を堆積後，平坦化プロセスを実行する。結果として，図４には，上記リソグラフィ工程，及びエッチング工程を経て，素子分離領域３０に溝を形成し，素子分離領域３０となる絶縁膜を堆積後，平坦化プロセスを経た後の，図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており，図５には，同工程後の，図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
【００２８】
  （ｄ）図６は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図７は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図を示す。図８は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００２９】
  次に，図６，及び図７に示すように，フローティングゲート電極上マスク材４２を剥離し，素子分離領域３０の高さがフローティングゲート電極４０の表面よりも低くなるように，素子分離領域３０をエッチングして，フローティングゲート電極４０を露出させる。
【００３０】
  ここで，素子分離領域３０をエッチングしてフローティングゲート電極４０の露出面積を適正化する必要がある。この理由は，コントロールゲート電極７０と半導体基板１０間の容量，及びフローティングゲート電極４０と半導体基板１０間の容量をメモリセルトランジスタの書き込み消去に必要な容量比にするためである。尚，ゲート間絶縁膜２５の誘電率によっては，素子分離領域３０のエッチングは不要となる。
【００３１】
  （ｅ）更に，図７，及び図８に示すように，メモリセルトランジスタのフローティングゲート電極４０と，書込み消去を制御するコントロールゲート電極７０とを絶縁するためのゲート間絶縁膜２５を堆積する。
【００３２】
  （ｆ）更に，図８に示すように，コントロールゲート電極７０の堆積形成前に，選択ゲート線ＳＧＤとビット線コンタクトＣＢのゲート間絶縁膜２５の一部を剥離して，フローティングゲート電極４０とコントロールゲート電極７０が電気的に接続可能な形状を形成する。この剥離部は，隣接する選択ゲート線ＳＧＤとビット線コンタクトＣＢに跨って形成されていても良いし，個別に形成されていても良い。
【００３３】
  （ｇ）更に，図６，図７，及び図８に示すように，半導体基板表面全面に，例えば，ポリシリコン等からなるコントロールゲート電極７０を形成後，例えば，窒化膜等からなるコントロールゲート電極上マスク材７２を形成する。
【００３４】
  この結果，コントロールゲート電極７０は，図６及び図８に示すように，ビット線コンタクトＣＢ形成部分において，フローティングゲート電極４０と電気的に接続し，又，図７に示すように，メモリセルトランジスタ形成部分において，ゲート間絶縁膜２５を介して，フローティングゲート電極４０と電気的に絶縁される。
【００３５】
  結果として，図６には，後工程に必要となるコントロールゲート電極上マスク材７２を堆積した後の，図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており，図７には，同工程後の，図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図が示されている。図８には，同程後の，図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
【００３６】
  （ｈ）図９は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図１０は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００３７】
  次に，図９，及び図１０に示すように，リソグラフィ工程，及びエッチング工程を経て，ワード線ＷＬ０,ＷＬ１,…，選択ゲート線ＳＧＤ−ＳＧＤ，ビット線コンタクトＣＢとなる電極材の加工を行う。
【００３８】
（ｉ）更に，図１０に示すように，
イオン注入技術等を用いて，メモリセルトランジスタのｎ
+
ソース／ドレイン拡散層３２を形成するために必要な不純物イオンを半導体基板１０にイオン注入し，熱処理後，ｎ
+
ソース／ドレイン拡散層３２を形成する
【００３９】
  尚，動作の必要に応じて，ｎ+ソース／ドレイン拡散層３２は，図１０に示すように，フローティングゲート電極４０やコントロールゲート電極７０とエッチング選択比が高い絶縁膜，若しくはエッチング選択比が高い絶縁膜の積層からなるゲート側壁絶縁膜７５を用いて，ゲート側壁材を堆積後，或いは堆積されたゲート側壁絶縁膜７５のエッチング加工後に，イオン注入技術を用いて，形成しても良い。
【００４０】
  結果として，図９には，ワード線ＷＬ０,ＷＬ１,…，選択ゲート線ＳＧＤ−ＳＧＤ，ビット線コンタクトＣＢとなる電極材の加工後，ｎ+ソース／ドレイン拡散層３２を形成した後の，図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており，図１０には，同工程後の，図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
  【００４１】
（ｊ）図１１は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図１２は，本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。更に，図１３は，本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，ビット線コンタクト領域の模式的平面パターン構成図を示す。図１４は，ビット線コンタクト領域の別の模式的平面パターン構成図を示す。図１５は，ビット線コンタクト領域の更に別に模式的平面パターン構成図を示す。
【００４２】
  次に，図１１に示すように，リソグラフィ工程，及びエッチング工程を経て，ビット線コンタクトＣＢを形成する。尚，上記工程（ｉ）において説明したゲート側壁絶縁膜７５の形成，及びｎ+ソース／ドレイン拡散層３２の形成は，ビット線コンタクトＣＢを形成した後に行っても良い。図１２には，ビット線コンタクトＣＢを形成した後に，ゲート側壁絶縁膜７５，及びｎ+ソース／ドレイン拡散層３２を形成した，図１のＩＩ−ＩＩ線に沿う模式的素子断面構造図が示されている。
【００４３】
  図１３乃至図１５には，ビット線コンタクトＣＢ加工後の模式的平面パターン構成図が示されている。
【００４４】
  ここで，ビット線コンタクトＣＢの形成について説明する。ビット線コンタクトＣＢの電極材となるコントロールゲート電極７０を，図９に示すように，ライン状に形成した後，各ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・毎に，ライン状に形成されたコントロールゲート電極７０を，図１，図１３乃至図１５に示すように，リソグラフィ工程，及びエッチング工程を経て，切断することによって，ビット線コンタクトＣＢを形成する。このようにして，
ビット線・・・ＢＬ
j-1
，ＢＬ
j
, ＢＬ
j+1
・・・とＮＡＮＤ列の活性領域…ＡＡ
j-1
,ＡＡ
j
,ＡＡ
j+1
,…のｎ
+
コンタクト拡散層３４を接続するビット線コンタクトＣＢが形成される
  
　ｄ　「【００６３】
 [第２の実施の形態]
  本発明の第２の実施の形態に係る不揮発性半導体記憶装置における平面パターン構成及び回路構成は第１の実施の形態と同様であるため，説明を省略する。本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程は，図３乃至図１０示す，上記工程（ａ）〜（Ｉ）までは共通であるため，説明を省略する。
【００６４】
（ｍ）図１８は，本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって，図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
【００６５】
  
図１０の工程後，図１８に示すように，半導体基板１０表面全面に層間絶縁膜８０を堆積し，リソグラフィ工程，及びエッチング工程を経て，ビット線コンタクト（ＣＢ）プラグ６０となる電極材をライン状に形成する
ビット線コンタクト（ＣＢ）プラグ６０の材料としては，例えば，ドープされたポリシリコン等であり，，或いはポリシリコンとバリアメタルとの積層膜であっても良い
【００６６】
（ｎ）次に，リソグラフィ工程，及びエッチング工程を経て，ビット線コンタクトＣＢを形成する。ビット線コンタクトＣＢ加工後の模式的平面パターン構成図は，図１或いは，図１３乃至図１５と同様である。
【００６７】
  ビット線コンタクトＣＢは，図１の例に示すように，矩形状に形成されていても良い。或いは，図１３に示すように，ａ,ｂの寸法が付記された実線で囲まれた鼓型形状，即ち，ワスプウエスト（wasp-wested）形状に形成されていても良い。或いは，図１４に示すように，ビット線コンタクトＣＢの電極材がエッチング除去される領域が圧倒的に大きく，ａ＝０となるように形成されていても良い。或いは，図１５に示すように，ビット線コンタクトＣＢは，実質的に２つの三角形状に形成されていても良い。
【００６８】
  リソグラフィ工程，及びエッチング工程によって，
ビット線コンタクトＣＢは，下地の活性領域…ＡＡ
j-1
,ＡＡ
j
,ＡＡ
j+1
,…と一部分において電気的に接続されていれば良く，上層のビット線・・・ＢＬ
j-1
，ＢＬ
j
, ＢＬ
j+1
・・・の電極配線と十分電気的に接続可能な面積が確保出来ていれば良い
　
　ｅ　「【００７２】
  
この後の工程は，一般的な配線工程とコンタクト工程を経て，ビット線や周辺回路配線を形成することになる
 
　ｆ　図１０の断面図から，ｎ+のソース／ドレイン拡散層３２はワード線ＷＬの下のトランジスタのチャネル領域の両側に形成されていることが見て取れる。
　
　ｇ　段落【００６８】の「ビット線コンタクトＣＢは，下地の活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…と一部分において電気的に接続されていれば良く，上層のビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・の電極配線と十分電気的に接続可能」であること，及び段落【００７２】の「この後の工程」として，「ビット線や周辺回路配線を形成する」ことから，ビット線コンタクトＣＢの上層にビット線が形成されていると認められる。
　
　ｈ　図１の平面図には，ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１に交差する複数のワード線ＷＬ０，ＷＬ１及び選択ゲート線ＳＧＤが平行に配列されていることが見て取れる。
　
　ｉ　「図１０の工程後，図１８に示すように，半導体基板１０表面全面に層間絶縁膜８０を堆積し，リソグラフィ工程，及びエッチング工程を経て，ビット線コンタクト（ＣＢ）プラグ６０となる電極材をライン状に形成」（段落【００６５】）し，「次に，リソグラフィ工程，及びエッチング工程を経て，ビット線コンタクトＣＢを形成」（段落【００６６】）していることから，製造過程において，図１０のビット線コンタクト（ＣＢ）プラグ６０の形成領域を通過するフローティングゲート電極４０，コントロールゲート電極７０及びコントロールゲート電極上マスク材７２のライン状のものをエッチング除去し，電極材料を形成してビット線コンタクトプラグ６０を形成していると認められる。
　
　ｊ　そして，図１８からビット線コンタクトプラグ６０は，層間絶縁膜８０を貫通していることが見て取れる。
　
（イ）引用発明の認定　
　以上を総合すると，引用例１の第２の実施の形態に係る発明として，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ビット線ＢＬに交差する複数のワード線ＷＬと選択ゲート線ＳＤＧを平行に形成する工程と，
ビット線コンタクトＣＢの形成領域を通過するライン状のものをエッチング除去する工程と，
層間絶縁膜８０を堆積する工程と，
ビット線コンタクトＣＢの形成領域において，層間絶縁膜８０を貫通するドープされたポリシリコン等からなるビット線コンタクトプラグ６０を形成する工程と，
ビット線コンタクトプラグ６０の上層にビット線を形成する工程と，
を有することを特徴とする不揮発性半導体記憶装置の製造方法。」
　
　ウ　対比・判断
（ア）補正発明１について
［対比］
　以下に，補正発明１と引用発明とを対比する。
　ａ　引用発明の「ビット線ＢＬ」，「『ワード線ＷＬ』と『選択ゲート線ＳＧＤ』」は，各々補正発明１の「ビットライン」，「ワードライン」にそれぞれ相当し，「不揮発性半導体記憶装置」は，「半導体装置」の１つであるから，引用発明の「不揮発性半導体記憶装置」は，補正発明１の「半導体装置」に相当する。
　
　ｂ　引用発明と補正発明１とは，ビットラインを形成する工程を有している点で共通する。
　
　ｃ　引用発明の「ビット線コンタクトＣＢの形成領域のライン状のものをエッチング除去」する工程と補正発明１の「一部のワードラインを除去する工程」とは，ワードラインに平行なライン状のものを除去する工程である点で共通する。
　
　ｄ　引用発明の「ビット線コンタクトプラグ６０」と補正発明１の「プラグ金属」とは，ビットラインと接続されている導電体からなるプラグであるという点で共通する。
　
　ｅ　したがって，補正発明１と引用発明とは，
　
　「ビットラインを形成する工程と，
　半導体基板上に，前記ビットラインに交差する複数のワードラインを形成する工程と，
　ワードラインに平行なライン状のものを除去する工程と，
　前記半導体基板上に層間絶縁膜を形成する工程と，
　ワードラインに平行なライン状のものを除去した領域において，前記層間絶縁膜を貫通し前記ビットラインに接続する導電体を形成する工程と，
　を有することを特徴とする半導体装置の製造方法。」
　
　である点で一致し，以下の点で相違する。
　
（相違点１）
　補正発明１は，ビットラインが「半導体基板内」に形成されているのに対し，引用発明は，ビット線ＢＬが半導体基板の上に形成されたビット線コンタクトプラグ６０の「上層」に形成されている点。
　
（相違点２） 
　補正発明１は，複数のワードラインが「同一幅」を有し，一定の周期で形成されているのに対し，引用発明は，ワード線ＷＬと選択ゲート線ＳＧＤについてこの点が特定されていない点。
　
（相違点３） 
　除去される「ワードラインに平行なライン状のもの」が，補正発明１は，「複数のワードラインのうち一部」であるのに対し，引用発明は，「ビット線コンタクトＣＢの形成領域を通過するライン状のもの」である点。
　
（相違点４） 
　「層間絶縁膜を貫通し前記ビットラインに接続する導電体からなるプラグ」が，補正発明１は，「金属」から形成されているのに対し，引用発明は，「ドープされたポリシリコン等」から形成されている点。
　
［判断］
　ａ　相違点１について
　ビットラインを半導体基板内に拡散層として設けることについては，本願の出願前に外国において頒布され，原査定の根拠となった拒絶の理由において文献３として引用された国際公開第２００３／７１６０６号（以下「引用例２」という。）のＦｉｇ．３に，半導体基板内のビット線１４が記載されているように，知られている技術である。
　しかしながら，引用例２に記載の不揮発性半導体記憶装置は，半導体基板内の隣り合うビット線間の上層にトラップ膜１１と第１の多結晶シリコン膜１２によるゲート電極を設け，上記ビット線間にメモリ素子を形成するものである。
　一方，引用発明は，引用例１の図１，２に記載されているように，ビット線の方向に沿って各メモリ素子が直列に接続されているものであり，引用例２に記載の装置と，回路構成及びメモリセルの構造と配置が異なる。
　そして，引用例２に記載の発明において，半導体基板内に形成されたビット線は，回路構成やメモリセルの構造及び配置と一体のものと認められるから，回路構成やメモリセルの構造及び配置が異なるタイプの引用発明において，ビット線のみを引用例２に記載のような基板内に形成するタイプのものとする動機は認められないし，そのような技術を開示した文献も発見されていない。
　仮に，引用例２に記載のビット線を半導体基板内に設ける技術を引用発明に適用したとしても，直列接続された複数のメモリ素子直下の基板内（基板表面）が連続したｎ＋拡散層となり，メモリ素子のソースとドレインが該ｎ＋拡散層によって接続されるので，メモリ素子として機能するものとならないことは明らかである。
　以上から，引用発明において，相違点１に係るビットラインを半導体基板内に形成するようにすることは，引用例１及び引用例２に記載された発明に基づいて，当業者が容易になし得たこととはいえない。
　
　ｂ　相違点３について
　引用発明の「ビット線コンタクトＣＢの形成領域を通過するライン状のもの」は，引用例１の図１０を参照すると，拡散層３４と直接接続されており，半導体基板１０にゲート絶縁膜２０を介して接するワード線ＷＬと選択ゲート線ＳＤＧとは構造が異なり，ワードラインといえないことは明らかである。
　仮に，引用例１の図３の工程の後に，ｎ＋拡散層３４を覆うゲート絶縁膜２０と同じ絶縁膜を形成する新たな工程を追加することによって，ビット線コンタクトＣＢの形成領域を通過するライン状のものをワード線ＷＬと選択ゲート線ＳＤＧと同じ構造とすることは可能であるとしても，引用例１の図１８の工程において，プラグ６０を形成するために，上記追加した新たな工程により形成した絶縁膜を除去することとなるので，上記追加した新たな工程は無駄となり技術的意義も無い。
　そうすると，技術的意義の無い不要な工程をわざわざ追加して，ライン状のものを複数のワード線ＷＬと選択ゲート線ＳＤＧと同じ構造に形成しようという動機はないといえる。
　したがって，引用発明において，相違点３に係る「ビット線コンタクトＣＢの形成領域を通過するライン状のもの」を「複数のワードライン」と同じものとすることは，引用例１及び引用例２に記載された発明に基づいて，当業者が容易になし得たこととはいえない。
　
［まとめ］ 
　以上検討したとおり，引用発明において，相違点１及び相違点３に係る構成を採用することは当業者が容易になし得たこととはいえないから，他の相違点については検討するまでもなく，引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。 
　
（イ）補正発明８について
　また，補正発明８についても，「前記複数のワードラインのうち一部のワードラインが除去された領域」という構成は，上記（ア）で検討したとおり，引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　
（ウ）請求項２〜７の発明について
　請求項２〜７は，請求項１を引用しているから，補正発明１が当業者が容易に発明することができたものでない以上，請求項２〜７も当業者が容易に発明することができたものではない。
　
（エ）　よって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　
３　本願発明
　本件補正は上記のとおり，特許法第１７条の２第３項〜第６項の規定に適合するから，本願の請求項１〜８に係る発明は，本件補正により補正された特許請求の範囲の請求項１〜８に記載された事項により特定されるとおりのものである。
　そして，本願については，原査定の理由を検討してもその理由によって拒絶べきものとすることができない。
　また，他に本願を，拒絶すべき理由を発見しない。
　
　よって，結論のとおり審決する。