【手続補正書】
【提出日】平成27年10月7日(2015.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の薄膜半導体層と、
前記半導体層に結合され、入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、第１の制御信号を受信可能であり、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することが可能な第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、第２の制御信号を受信可能であり、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することが可能な第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、第３の制御信号を受信可能であり、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することが可能な第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層と、を備えるデバイスであって、
前記半導体層の前記第１の部分が前記第１の制御信号に応答して非導電性であり、前記半導体層の前記第２の部分が前記第２の信号に応答して導電性であり、前記半導体層の前記第３の部分が前記第３の制御信号に応答して非導電性である間に、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極が、前記半導体層の前記第２の部分内に電荷キャリアを蓄積することが可能である、デバイス。
【請求項２】
第１の動作モードにおいて：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して非導電性であり、
前記半導体層の前記第１の部分は前記第１の制御信号に応答して導電性であり、
前記半導体層の前記第２の部分は前記第２の制御信号に応答して導電性であり、
前記ドレインは前記入力信号を受信し、前記第１の部分が導電性であり、前記第２の部分が導電性であり、前記第３の部分が非導電性である間に、電荷を前記半導体層の前記第１の部分に転送し、
電荷が前記第１の部分に転送された後に、前記半導体層の前記第１の部分は前記第１の制御信号に応答して非導電性にされ、
前記第１の部分が非導電性の間に、前記第１の部分に転送された前記電荷は、前記第２の制御信号に応答して前記第２の部分に蓄積される、請求項１に記載のデバイス。
【請求項３】
第２の動作モードにおいて：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して導電性であり、
前記第３の部分が導電性である間に、前記半導体層の前記第２の部分は前記第２の制御信号に応答して非導電性にされ、
前記第３の部分が導電性であり、前記第２の部分が非導電性である間に、前記第２の部分に蓄積された電荷は前記第３の部分を通って前記ソースに転送され、前記ソースは前記転送された電荷に基づいて前記出力信号を出力する、請求項１に記載のデバイス。
【請求項４】
第１の動作モードにおいて、前記半導体層の前記第２の部分に電荷を蓄積するのを容易にするために、前記第２のゲート電極が前記第２の制御信号に応答して高静電容量状態である、請求項１に記載のデバイス。
【請求項５】
第２の動作モードにおいて、前記半導体層の前記第２の部分から前記半導体層の前記第３の部分を通って前記ソースへの電荷の転送を容易にするために、前記第２のゲート電極が低静電容量状態である、請求項１に記載のデバイス。
【請求項６】
前記第１のゲート電極が、前記半導体層の第１の側面に隣接し、
前記第２のゲート電極が、前記第１の側面と反対側の前記半導体層の第２の側面に隣接し、
前記第３のゲート電極が、前記第１の側面に隣接する、請求項１に記載のデバイス。
【請求項７】
前記第２のゲート電極が前記薄膜半導体層と前記基板との間であるように、前記半導体層の前記第２の側面が前記基板に隣接する、請求項６に記載のデバイス。
【請求項８】
前記第１のゲート電極は前記半導体層の第１の側面に隣接し、
前記第２のゲート電極は前記第１の側面に隣接し、
前記第３のゲート電極は前記第１の側面に隣接する、請求項１に記載のデバイス。
【請求項９】
前記半導体層の厚さが約１０ｎｍ〜約１００ｎｍの範囲内である、請求項１に記載のデバイス。
【請求項１０】
前記第１、第２、および第３のゲート電極の各々と前記第１、第２、および第３のゲート電極に隣接する前記半導体層の前記それぞれの部分との間の前記１つまたは複数の誘電体層のすべての厚さが、約２００ｎｍよりも小さい、請求項１に記載のデバイス。
【請求項１１】
前記半導体層が、アモルファスインジウムガリウム亜鉛酸化物（ＩＧＺＯ）、アモルファスシリコン（Ｓｉ）、または低温多結晶シリコン（ＬＴＰＳ）のうちの少なくとも１つを含む、請求項１に記載のデバイス。
【請求項１２】
前記出力信号が、マイクロ電気機械システム（ＭＥＭＳ）ベースのデバイスまたは液晶ディスプレイ（ＬＣＤ）ピクセル素子を駆動する、請求項１に記載のデバイス。
【請求項１３】
前記電荷キャリアは前記半導体層に対して多数の電荷キャリアである、請求項１に記載のデバイス。
【請求項１４】
基板と、
前記基板上の薄膜半導体層と、
前記半導体層に結合され、入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、第１の制御信号を受信可能であり、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することが可能な第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、第２の制御信号を受信可能であり、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することが可能な第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、第３の制御信号を受信可能であり、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することが可能な第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層と、を備えるデバイスであって、
少なくとも以下の第１の動作モードにおいて、前記デバイスは前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して動作可能であるデバイス：
前記半導体層の前記第１の部分が前記第１の制御信号に応答して導電性であり、
前記半導体層の前記第２の部分が前記第２の制御信号に応答して導電性であり、
前記半導体層の前記第３の部分が前記第３の制御信号に応答して非導電性であり、
前記ドレインは前記入力信号を受信し、前記第１の部分が導電性であり、前記第２の部分が導電性であり、前記第３の部分が非導電性である間に、電荷を前記半導体層の前記第１の部分に転送し、
電荷が前記第１の部分に転送された後に、前記半導体層の前記第１の部分が前記第１の制御信号に応答して非導電性にされ、
前記第１の部分が非導電性の間に、前記第１の部分に転送された前記電荷は前記第２の制御信号に応答して前記第２の部分に蓄積される。
【請求項１５】
前記第１の動作モードにおいて、前記半導体層の前記第２の部分内に電荷を蓄積するのを容易にするために、前記第２のゲート電極は前記第２の制御信号に応答して高静電容量状態である、請求項１４に記載のデバイス。
【請求項１６】
前記デバイスは、以下の第２の動作モードにおいて、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して更に動作可能である、請求項１４に記載のデバイス：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して導電性であり、
前記第３の部分が導電性である間に、前記半導体層の前記第２の部分は前記第２の制御信号に応答して非導電性にされ、
前記第３の部分が導電性であり、前記第２の部分が非導電性である間に、前記第２の部分内に蓄積された電荷は前記第３の部分を通って前記ソースへと転送され、前記ソースは前記転送された電荷に基づいて前記出力信号を出力する。
【請求項１７】
前記第２の動作モードにおいて、前記半導体層の前記第２の部分から前記半導体層の前記第３の部分を通って前記ソースへの電荷の転送を容易にするために、前記第２のゲート電極は低静電容量状態である、請求項１６に記載のデバイス。
【請求項１８】
入力信号、第１の制御信号、第２の制御信号、及び第３の制御信号を含む複数の独立に制御可能な信号を供給することができるディスプレイドライバであって、他の独立に制御可能な信号から独立した値を有する各独立に制御可能な信号を供給することができる、ディスプレイドライバ、
ピクセル素子のアレイを含むディスプレイ、及び
それぞれが対応するピクセル素子に結合され、以下を含むマルチゲート薄膜トランジスタのアレイを備えるシステム：
薄膜半導体層と、
前記半導体層に結合され、前記入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することができる第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することができる第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することができる第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層。
【請求項１９】
前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して前記半導体層の前記第２の部分内に電荷キャリアを蓄積することができる、請求項１８に記載のシステム。
【請求項２０】
前記半導体層の厚さが約１０ｎｍ〜約１００ｎｍの範囲内である、請求項１８に記載のデバイス。
【請求項２１】
前記第１、第２、および第３のゲート電極の各々と前記第１、第２、および第３のゲート電極に隣接する前記半導体層の前記それぞれの部分との間の前記１つまたは複数の誘電体層のすべての厚さが約２００ｎｍよりも小さい、請求項１８に記載のシステム。
【請求項２２】
前記半導体層がアモルファスインジウムガリウム亜鉛酸化物（ＩＧＺＯ）、アモルファスシリコン（Ｓｉ）、または低温多結晶シリコン（ＬＴＰＳ）のうちの少なくとも１つを含む、請求項１８に記載のシステム。