(57)【要約】【課題】低オン抵抗値と低飽和電流を両立することができる半導体装置とする。【解決手段】少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に高濃度ｎ型層２０を形成する。これにより、通常作動時においては、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能し、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸び、ＪＦＥＴ部２ａが即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体で構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、７１）と、
前記ドリフト層上に形成され、前記第２導電型領域に挟まれて配置されたＪＦＥＴ部（２ａ）と、
前記第２導電型領域の上に形成され、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、
前記第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜上に形成されたゲート電極（１１）と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）と、
前記基板の裏面側に形成されたドレイン電極（１４）とを有し、
前記ゲート電極に対してゲート電圧を印加すると共に前記ドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することで前記チャネル領域を形成し、前記ソース領域および前記ＪＦＥＴ層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型の半導体素子を備え、
前記ＪＦＥＴ部と前記第２導電型領域との間には、前記ドレイン電圧として前記通常作動時の電圧が印加されているときには前記第２導電型領域から前記ＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつ前記ＪＦＥＴ部を通じて電流を流し、前記ドレイン電圧として前記通常動作時の電圧よりも高い電圧が印加されると前記空乏層によって前記ＪＦＥＴ部をピンチオフさせる空乏層調整層（２０、３０）が形成されている半導体装置。
【請求項２】
前記第２導電型領域は、
前記ドリフト層の上に形成されたディープ層（３）と、
前記ディープ層に対して連結されていると共に前記ソース電極に接続され、前記チャネル領域が形成されるベース領域（６）と、を有し、
前記ＪＦＥＴ部は、前記ディープ層に挟まれており、
前記空乏層調整層は、前記ＪＦＥＴと前記ディープ層との間に形成されている請求項１に記載の半導体装置。
【請求項３】
前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が高くされた第１導電型の高濃度層（２０）である請求項２に記載の半導体装置。
【請求項４】
前記高濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項３に記載の半導体装置。
【請求項５】
前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ディープ層よりも不純物濃度が低くされた第２導電型の低濃度層（３０）とされている請求項２に記載の半導体装置。
【請求項６】
前記空乏層調整層は、前記ＪＦＥＴ部よりも不純物濃度が低くされた第２導電型の低濃度層（３０）である請求項２に記載の半導体装置。
【請求項７】
前記低濃度層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されている請求項６に記載の半導体装置。
【請求項８】
前記空乏層調整層は、前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間にも形成されており、前記空乏層調整層のうち前記ドリフト層と前記ＪＦＥＴ部との間および前記ドリフト層と前記ディープ層との間に形成された部分は、前記ＪＦＥＴ部よりも不純物濃度が高くされた高濃度層（２０）とされている請求項６に記載の半導体装置。
【請求項９】
前記低濃度層は、第２導電型不純物濃度が前記ディープ層よりも低くされている請求項５ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ディープ層は、前記ベース領域よりも厚くされている請求項２ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上には前記ＪＦＥＴ部よりも幅が広くされた第１導電型の電流分散層（４）が備えられていると共に、前記ディープ層の上には、該ディープ層と前記ベース領域とを連結する第２導電型の連結層（５）が備えられている請求項２ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記ソース領域および前記ベース領域を貫通して前記電流分散層に達しするゲートトレンチ（９）が形成され、
前記ゲート絶縁膜および前記ゲート電極が前記ゲートトレンチ内に形成されることでトレンチゲート構造が構成されている請求項１１に記載の半導体装置。
【請求項１３】
前記トレンチゲート構造は、複数本が一方向を長手方向として延設されることでストライプ状に形成されており、
前記ＪＦＥＴ部は、前記トレンチゲート構造に対して交差する方向を長手方向として、複数本が延設されている請求項１２に記載の半導体装置。
【請求項１４】
前記半導体はワイドバンドギャップ半導体である請求項１ないし１３のいずれか１つに記載の半導体装置。
【請求項１５】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去してトレンチ（３ａ）を形成したのち、該トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部よりも幅が広く前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成すると共に、前記ディープ層の上に、該ディープ層に連結される第２導電型の半導体からなる連結層（５）を形成することと、
前記電流分散層および前記連結層の上に、前記連結層に連結される第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。
【請求項１６】
前記空乏層調整層および前記ＪＦＥＴ部を形成することは、
前記ディープ層の上に前記空乏層調整層を形成するための半導体層（６０）を形成することと、
前記半導体層と共に前記ディープ層に前記トレンチを形成することと、
アニール処理によって前記半導体層を流動させて前記トレンチ内における少なくとも前記ディープ層の側面に前記空乏層調整層を形成することと、
前記空乏層調整層と共に前記ＪＦＥＴ部によって前記トレンチ内を埋め込むことと、を含んでいる請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記空乏層調整層および前記ＪＦＥＴ部を形成することの後に、前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の表面の平坦化を行うことを含み、
前記平坦化を行ったのちに、前記電流分散層および前記連結層を形成する請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記電流分散層および前記連結層を形成することは、
前記電流分散層をエピタキシャル成長によって形成することと、
前記電流分散層のうち前記ＪＦＥＴ部および前記空乏層調整層から離れた位置に、第２導電型不純物をイオン注入することで前記連結層を形成することと、を含んでいる請求項１５ないし１７のいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
半導体で構成された第１または第２導電型の基板（１）を用意することと、
前記基板の上に、前記基板よりも低不純物濃度の第１導電型の半導体からなるドリフト層（２）を形成することと、
前記ドリフト層の上に、第２導電型の半導体からなるディープ層（３）を形成することと、
前記ディープ層の一部を除去して第１トレンチ（３ａ）を形成したのち、該第１トレンチを半導体からなる空乏層調整層（２０、３０）および第１導電型の半導体からなるＪＦＥＴ部（２ａ）によって埋め込むことで、前記ディープ層の側面に前記空乏層調整層を形成しつつ、前記ディープ層に挟まれる前記ＪＦＥＴ部を形成することと、
前記ディープ層と前記空乏層調整層および前記ＪＦＥＴ部の上に、前記ＪＦＥＴ部に連結される第１導電型の半導体からなる電流分散層（４）を形成することと、
前記電流分散層の上に、第２導電型の半導体からなるベース領域（６）を形成することと、
前記ベース領域の上に、前記ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）を形成することと、
前記ソース領域と前記ベース領域および前記電流分散層を貫通して前記ディープ層に達する第２トレンチ（７０）を形成することと、
前記第２トレンチ内に、前記ディープ層と連結された第２導電型層（７１）を形成することと、
前記ベース領域の一部をチャネル領域として、該チャネル領域上にゲート絶縁膜（１０）を形成することと、
前記ゲート絶縁膜上にゲート電極（１１）を形成することと、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）を形成することと、
前記コンタクトホールを通じて、前記ソース領域および前記第２導電型層に電気的に接続されたソース電極（１３）を形成することと、
前記基板の裏面側にドレイン電極（１４）を形成することとを含む、反転型の半導体素子を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体を用いた半導体素子およびその製造方法に適用されると好適なものである。
【背景技術】
【０００２】
ＳｉＣ半導体装置において、オン抵抗値の低減はスイッチング損失の低減などを図るために必要であるが、負荷短絡時に半導体素子に流れる電流値は、半導体素子のオン抵抗値に反比例して大きくなる。すなわち、オン抵抗値の小さい半導体素子ほど、負荷短絡時の飽和電流が大きな電流値となる。その結果、自己発熱により半導体素子の破損が発生し易くなるので、負荷短絡時におけるＳｉＣ半導体装置の耐量が低下することになる。このため、オン抵抗値の低減と負荷短絡時におけるＳｉＣ半導体装置の耐量向上はトレードオフの関係を有しているが、このトレードオフの関係の改善、つまり低オン抵抗値と低飽和電流の両立が望まれている。
【０００３】
これに対して、特許文献１において、低オン抵抗値と低飽和電流を両立させるために、ｐ型ベース領域のうちのチャネル近傍の部分の不純物濃度とＪＦＥＴ部分の不純物濃度が異なった濃度となるようにした構造が提案されている。具体的には、深さ方向においてｐ型ベース領域の不純物濃度に勾配をつけ、チャネル近傍では不純物濃度が低く、下方になるにしたがって不純物濃度が高くなるようにしている。このような構成によれば、ｐ型ベース領域の不純物濃度がチャネル近傍では低くされているため、低オン抵抗が実現できる。また、ｐ型ベース領域のうちのＪＦＥＴ部分については所望の不純物濃度とすることで、隣り合うｐ型ベース領域間におけるｎ型ドリフト層がピンチオフされるようにでき、低飽和電流を実現できる。したがって、低オン抵抗値と低飽和電流を両立することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５７３６６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のＳｉＣ半導体装置では、より低飽和電流として高い耐量が得られるように、ｐ型ベース領域のうちのＪＦＥＴ部分の不純物濃度を濃くしたり、ＪＦＥＴ部分において隣り合うｐ型ベース領域の間隔を狭くするとに、ＪＦＥＴ抵抗が増大する。このため、低オン抵抗値と低飽和電流を両立することができなくなる。
【０００６】
本発明は上記点に鑑みて、低オン抵抗値と低飽和電流を両立することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、半導体で構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、ドリフト層の上に形成された第２導電型の半導体からなる第２導電型領域（３、５、６、８、７１）と、ドリフト層上に形成され、第２導電型領域に挟まれて配置されたＪＦＥＴ部（２ａ）と、第２導電型領域の上に形成され、ドリフト層よりも高濃度の第１導電型の半導体からなるソース領域（７）と、第２導電型領域の一部をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（１０）と、ゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜（１２）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１３）と、基板の裏面側に形成されたドレイン電極（１４）とを有した構成とされている。具体的には、ゲート電極に対してゲート電圧を印加すると共にドレイン電極に対して印加するドレイン電圧として通常作動時の電圧を印加することでチャネル領域を形成し、ソース領域およびＪＦＥＴ層を介して、ソース電極およびドレイン電極の間に電流を流す反転型の半導体素子とされている。このような構成において、ＪＦＥＴ部と第２導電型領域との間には、ドレイン電圧として通常作動時の電圧が印加されているときには第２導電型領域からＪＦＥＴ部に伸びる空乏層の伸び量を抑制しつつＪＦＥＴ部を通じて電流を流し、ドレイン電圧として通常動作時の電圧よりも高い電圧が印加されると空乏層によってＪＦＥＴ部をピンチオフさせる空乏層調整層（２０、３０）が形成されている。
【０００８】
このように、少なくともディープ層のうちの側面、つまりディープ層とＪＦＥＴ部との間に空乏層調整層を形成している。このため、通常作動時においては、空乏層調整層が空乏層の伸びを調整する層として機能し、ＪＦＥＴ部内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【０００９】
また、負荷短絡などによってドレイン電圧が通常作動時の電圧よりも高くなると、ディープ層側から空乏層調整層へ伸びる空乏層が空乏層調整層の厚みよりも伸び、ＪＦＥＴ部が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の通常作動時の様子を示した断面図である。
【図３】Ｖｄ−Ｉｄ特性図である。
【図４】通常作動範囲におけるＶｄ−Ｉｄ特性の拡大図である。
【図５】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】図５に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】マスクずれが発生した場合のＳｉＣ半導体装置の断面図である。
【図８】第２実施形態にかかるＳｉＣ半導体装置の断面図である。
【図９】第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。
【図１０】第１、第２実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。
【図１１】第３実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１２】第４実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１３】第５実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図１４】第５実施形態の変形例で説明するＳｉＣ半導体装置の上面レイアウト図である。
【図１５】第６実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１６】第７実施形態にかかるＳｉＣ半導体装置の製造方法を示した断面図である。
【図１７】第８実施形態にかかるＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００１４】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２は、ｎ+型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されており、このＪＦＥＴ部２ａの両側にＳｉＣからなるｐ型ディープ層３が形成されている。本実施形態の場合、ＪＦＥＴ部２ａは、後述するトレンチゲート構造の長手方向に沿って延設された短冊形状とされ、ＪＦＥＴ部２ａの周囲がｐ型ディープ層３とされている。
【００１５】
これらｎ-型ドリフト層２およびＪＦＥＴ部２ａとｐ型ディープ層３との間には高濃度ｎ型層２０が形成されている。本実施形態では、この高濃度ｎ型層２０が空乏層調整層として機能する。より詳しくは、高濃度ｎ型層２０は、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に形成されている。本実施形態の場合は、ｎ-型ドリフト層２の上面、つまりｎ-型ドリフト層２とｐ型ディープ層３の底部との間やｎ-型ドリフト層２のうちのＪＦＥＴ部２ａとの境界位置にも高濃度ｎ型層２０が形成されている。
【００１６】
ｎ+型基板１は、表面が（０００１）Ｓｉ面とされ、例えばｎ型不純物濃度が５．９×１０18／ｃｍ3とされ、厚さが１００μｍとされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3とされ、厚さが８．０μｍとされている。また、ＪＦＥＴ部２ａについては、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3とされ、幅が０．１μｍとされている。ｐ型ディープ層３は、例えばｐ型不純物濃度が１．０×１０18／ｃｍ3とされ、厚さが１．０μｍとされている。高濃度ｎ型層２０は、ｎ-型ドリフト層２よりも高濃度とされており、例えばｎ型不純物濃度が１．０×１０18／ｃｍ3とされている。高濃度ｎ型層２０の厚さについては、ｐ型ディープ層３の側面では０．０５μｍ、ｎ-型ドリフト層２の上面では０．０７μｍとされている。
【００１７】
また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＪＦＥＴ部２ａと連結され、かつ、ＪＦＥＴ部２ａよりも幅広とされたＳｉＣからなるｎ型電流分散層４が形成されている。さらに、ｐ型ディープ層３の上には、ｐ型ディープ層３よりも幅が狭くされたＳｉＣからなるｐ型連結層５が形成されている。
【００１８】
ｎ型電流分散層４は、後述するようにチャネルを通じて流れる電流が幅方向に拡散できるようにする層であり、ＪＦＥＴ部２ａよりも高濃度とされており、例えばｎ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．６μｍとされている。また、ｐ型連結層５は、ｐ型ディープ層３と同じ濃度とされていても良いが、本実施形態ではｐ型ディープ層３よりも高濃度とされ、例えばｐ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．６μｍとされている。
【００１９】
ｎ型電流分散層４およびｐ型連結層５の上にはＳｉＣからなるｐ型ベース領域６が形成されており、ｐ型連結層５を介してｐ型ベース領域６とｐ型ディープ層３とが連結されている。また、ｐ型ベース領域６の上には、ＳｉＣからなるｎ+型ソース領域７およびｐ+型コンタクト領域８が形成されている。ｎ+型ソース領域７は、ｐ型ベース領域６のうちｎ型電流分散層４と対応する部分の上に形成されており、ｐ+型コンタクト領域８は、ｐ型ベース領域６のうちｐ型連結層５と対応する部分の上に形成されている。
【００２０】
ｐ型ベース領域６は、ｐ型ディープ層３よりも厚みが薄く、かつ、ｐ型不純物濃度が低くされており、例えばｐ型不純物濃度が３×１０17／ｃｍ3とされ、厚さが０．３μｍとされている。また、ｎ+型ソース領域７は、ｎ型不純物濃度がｎ型電流分散層４よりも高濃度とされており、ｐ+型コンタクト領域８は、ｐ型不純物濃度がｐ型ベース領域６よりも高濃度とされている。
【００２１】
また、ｐ型ベース領域６およびｎ+型ソース領域７を貫通してｎ型電流分散層４に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域６とｎ+型ソース領域７の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ９が形成されている。このゲートトレンチ９の側面と接するように上述したｐ型ベース領域６およびｎ+型ソース領域７が配置されている。ゲートトレンチ９は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ９は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。例えば、ゲートトレンチ９のピッチとなるセルピッチ、つまり隣り合うゲートトレンチ９の配置間隔の半分となるハーフセルピッチは、例えば１．５５μｍとされている。ゲートトレンチ９の幅については任意であるが、ハーフセルピッチよりも小さくされている。
【００２２】
さらに、ｐ型ベース領域６のうちゲートトレンチ９の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域７とｎ型電流分散層４との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ９の内壁面にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極１１が形成されており、これらゲート絶縁膜１０およびゲート電極１１によってゲートトレンチ９内が埋め尽くされている。
【００２３】
また、ｎ+型ソース領域７およびｐ+型コンタクト領域８の表面やゲート電極１１の表面には、層間絶縁膜１２を介してソース電極１３などが形成されている。ソース電極１３は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域７やｎ型ドープの場合のゲート電極１１と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ+型コンタクト領域８と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１３は、層間絶縁膜１２上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１２に形成されたコンタクトホールを通じて、ソース電極１３はｎ+型ソース領域７およびｐ+型コンタクト領域８と電気的に接触させられている。
【００２４】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００２５】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを例えば１〜１．５Ｖとした状態で、ゲート電極１１に対して例えば２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧が印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ９に接する部分のｐ型ベース領域６にチャネル領域が形成され、ドレイン−ソース間に電流が流れるという動作を行う。
【００２６】
このとき、少なくともＪＦＥＴ部２ａとｐ型ディープ層３との間に高濃度ｎ型層２０を配置していることから、この高濃度ｎ型層２０が空乏層調整層として機能することで、次の作動を行うことになる。
【００２７】
具体的には、図２の一点鎖線で示すように、ドレイン電圧Ｖｄが例えば１〜１．５Ｖのように通常作動時に印加される電圧である場合には、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層は、高濃度ｎ型層２０の厚みよりも小さい幅しか伸びない。つまり、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能する。このため、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。
【００２８】
また、高濃度ｎ型層２０のうち空乏層が伸びていない部分については電流経路として機能する。そして、高濃度ｎ型層２０がＪＦＥＴ部２ａよりもｎ型不純物濃度が高濃度になっており、低抵抗となっていることから、高濃度ｎ型層２０が電流経路として機能することで、さらに低オン抵抗化を図ることが可能となる。
【００２９】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸びる。そして、ｎ型電流分散層４よりも先にＪＦＥＴ部２ａが即座にピンチオフされる。このとき、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度に基づいてドレイン電圧Ｖｄと空乏層の幅との関係が決まる。このため、通常作動時のドレイン電圧Ｖｄよりも少し高い電圧となったときにＪＦＥＴ部２ａがピンチオフされるように、高濃度ｎ型層２０の厚みおよびｎ型不純物濃度を設定することで、低いドレイン電圧ＶｄでもＪＦＥＴ部２ａをピンチオフすることが可能となる。このように、ドレイン電圧Ｖｄが通常作動時の電圧よりも高くなったときにＪＦＥＴ部２ａが即座にピンチオフされるようにすることで、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【００３０】
したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３１】
さらに、ｐ型ディープ層３をｐ型ベース領域６よりもゲート電極１１の中心線側に張り出させ、ＪＦＥＴ部２ａの幅が狭くなるようにしている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ-型ドリフト層２に伸びてくる空乏層の伸びがｐ型ディープ層３によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１０に掛かる電界を低下させることが可能となり、信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ-型ドリフト層２やＪＦＥＴ部２ａのｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【００３２】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【００３３】
なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン−ソース間に電流が流れないノーマリオフ型の半導体素子となる。しかしながら、ＪＦＥＴ部２ａについては、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【００３４】
図３は、高濃度ｎ型層２０が備えられた本実施形態の構造と高濃度ｎ型層２０が備えられていない従来構造とについて、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの特性であるＶｄ−Ｉｄ特性を比較した結果を示している。ゲート電圧を２０Ｖとし、ドレイン電圧を変化させた場合の特性を示している。この図に示されるように、従来構造では、ドレイン電圧Ｖｄが高いときのドレイン電流Ｉｄ、つまり飽和電流値が大きな値であった。これに対して、本実施形態の構造では、ドレイン電圧Ｖｄが高くなっても飽和電流値があまり大きな値にならず、例えば従来構造に対して１／５程度まで低下していた。
【００３５】
このように、本実施形態のＳｉＣ半導体装置によれば、ドレイン電圧Ｖｄが高電圧になっても、ドレイン電流Ｉｄを低下させられる。このため、低飽和電流を実現することができる。
【００３６】
一方、図４は、本実施形態の構造と従来構造について、ＳｉＣ半導体装置の通常作動範囲と想定されるドレイン電圧Ｖｄの範囲でのＶｄ−Ｉｄ特性を比較した結果、すなわち図３中の通常作動範囲を拡大した図を示している。この図に示されるように、通常作動範囲では、本実施形態の構造もほぼ従来構造と同様の特性となった。具体的には、同じドレイン電圧Ｖｄの際に、僅かながら従来構造の方が本実施形態の構造よりもドレイン電流Ｉｄが大きくなっていたが、殆ど同じ値となった。このことから、本実施形態の構造としても従来構造と同等のオン抵抗にできることが判る。
【００３７】
したがって、上記したように、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００３８】
なお、本実施形態の場合、高濃度ｎ型層２０をｎ-型ドリフト層２のうちｐ型ディープ層３よりも下方部分の上面にも形成している。このため、ｐ型ディープ層３からｎ-型ドリフト層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。
【００３９】
また、ＪＦＥＴ部２ａや高濃度ｎ型層２０などのｎ型不純物濃度や厚みの一例を示したが、これらについては一例を示したに過ぎない。例えば、ＪＦＥＴ部２ａや高濃度ｎ型層２０については、所望のピンチオフ条件を満たすようにｎ型不純物濃度や厚みを設定している。
【００４０】
具体的には、ＪＦＥＴ部２ａについては、例えば半導体素子の耐圧の１０％でピンチオフする条件として設計されている。すなわち、ＪＦＥＴ部２ａのｎ型不純物濃度をＮｄ１、厚みをＷ１、ピンチオフ電圧をＶｐ１、素電荷をｑ１、誘電率をε１として次の数式１を満たすようにｎ型不純物濃度Ｎｄ１、厚みＷ１を設計している。
【００４１】
（数１）Ｖｐ１＝（ｑ１×Ｎｄ１×Ｗ１2）／２ε１＜半導体素子の耐圧の１０％
一方、高濃度ｎ型層２０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計されている。すなわち、高濃度ｎ型層２０のｎ型不純物濃度をＮｄ２、ｐ型ディープ層３の側面上での厚みをＷ２、ピンチオフ電圧をＶｐ２、素電荷をｑ２、誘電率をε２として次の数式２を満たすようにｎ型不純物濃度Ｎｄ２、厚みＷ２を設計している。
【００４２】
（数２）Ｖｐ２＝（ｑ２×Ｎｄ２×Ｗ２2）／２ε２＞半導体素子の耐圧の０．１％
次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５および図６に示す製造工程中の断面図を参照して説明する。
【００４３】
〔図５（ａ）に示す工程〕
まず、半導体基板として、ｎ+型基板１を用意する。そして、エピタキシャル成長により、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２を形成したのち、ｎ-型ドリフト層２の上にＳｉＣからなる高濃度ｎ型層２０の一部を形成し、さらにＳｉＣからなるｐ型ディープ層３を形成する。
【００４４】
〔図５（ｂ）に示す工程〕
ｐ型ディープ層３の上にＪＦＥＴ部２ａと対応する位置を開口させた図示しないマスクを形成し、そのマスクを用いてｐ型ディープ層３を除去してトレンチ３ａを形成し、トレンチ３ａの底部においてｎ-型ドリフト層２を露出させる。
【００４５】
〔図５（ｃ）に示す工程〕
ｐ型ディープ層３のうちトレンチ３ａ以外の表面をマスクで覆ったままの状態で埋め込みエピタキシャル成長を行うことによって、高濃度ｎ型層２０とＪＦＥＴ部２ａを形成する。例えば、ｎ型層を濃度差を付けて形成し、成長初期時には高濃度、その後は低濃度で形成されるようにする。これにより、トレンチ３ａの側面にまず高濃度ｎ型層２０が形成され、更にトレンチ３ａ内を埋め尽くすようにＪＦＥＴ部２ａが形成される。この後、図示しないマスクを除去する。また、必要に応じて、ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面の平坦化を行う。
【００４６】
〔図５（ｄ）に示す工程〕
ｐ型ディープ層３や高濃度ｎ型層２０およびＪＦＥＴ部２ａの表面にｎ型電流分散層４をエピタキシャル成長させる。
【００４７】
〔図５（ｅ）に示す工程〕
ｎ型電流分散層４のうちＪＦＥＴ部２ａや高濃度ｎ型層２０から離れた位置にｐ型不純物をイオン注入し、活性化することでｐ型連結層５を形成する。
【００４８】
〔図６（ａ）に示す工程〕
ｎ型電流分散層４およびｐ型連結層５の上にｐ型ベース領域６およびｎ+型ソース領域７をエピタキシャル成長させる。
【００４９】
〔図６（ｂ）に示す工程〕
ｎ+型ソース領域７の一部にｐ型不純物をイオン注入することでｐ+型コンタクト領域８を形成する。
【００５０】
〔図６（ｃ）に示す工程〕
ｎ+型ソース領域７などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ９の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ９を形成する。
【００５１】
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜１０を形成し、ゲート絶縁膜１０によってゲートトレンチ９の内壁面上およびｎ+型ソース領域７の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ９内にＰｏｌｙ−Ｓｉを残すことでゲート電極１１を形成する。
【００５２】
〔図６（ｄ）に示す工程〕
ゲート電極１１およびゲート絶縁膜１０の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１２を形成する。また、層間絶縁膜１２の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極１１の間に位置する部分、つまりｐ+型コンタクト領域８と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１２をパターニングすることでｐ型ディープ層３およびｎ+型ソース領域７を露出させるコンタクトホールを形成する。そして、層間絶縁膜１２の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１３を形成する。
【００５３】
〔図６（ｅ）に示す工程〕
ｎ+型基板１の裏面側にドレイン電極１４を形成する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００５４】
以上説明したように、本実施形態のＳｉＣ半導体装置では、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に高濃度ｎ型層２０を形成している。
【００５５】
このため、通常作動時においては、高濃度ｎ型層２０が空乏層の伸びをストップする層として機能し、ＪＦＥＴ部２ａ内への空乏層の伸びを抑制することが可能になり、電流経路が狭くなることを抑制できるため、低オン抵抗を図ることが可能となる。また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、ｐ型ディープ層３側から高濃度ｎ型層２０へ伸びる空乏層が高濃度ｎ型層２０の厚みよりも伸び、ＪＦＥＴ部２ａが即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。したがって、低オン抵抗値と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【００５６】
なお、本実施形態で説明したＳｉＣ半導体装置において、縦型ＭＯＳＦＥＴは、ＪＦＥＴ部２ａがトレンチゲート構造の直下に位置した構造となっていると、電流経路を最短にできるため好ましい。しかしながら、マスクのアライメントずれなどにより、図７に示すように、トレンチゲート構造の直下からずれた位置にＪＦＥＴ部２ａが位置した構造と有っていても、上記効果を得ることができる。
【００５７】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して高濃度ｎ型層２０の代わりになる層を備えるようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
図８に示すように、本実施形態では、第１実施形態のＳｉＣ半導体装置に備えていた高濃度ｎ型層２０に代えて、低濃度ｐ型層３０を備えてある。本実施形態では、この低濃度ｐ型層３０が空乏層調整層として機能する。低濃度ｐ型層３０は、少なくともｐ型ディープ層３のうちの側面、つまりｐ型ディープ層３とＪＦＥＴ部２ａとの間に形成されている。そして、本実施形態の場合は、ｎ-型ドリフト層２の上面、つまりｎ-型ドリフト層２とｐ型ディープ層３の底部との間やｎ-型ドリフト層２とＪＦＥＴ部２ａとの境界位置にも低濃度ｐ型層３０が形成されている。
【００５９】
低濃度ｐ型層３０は、ＪＦＥＴ部２ａやｐ型ディープ層３よりも不純物濃度が低くされており、例えばｐ型不純物濃度が１．０×１０17／ｃｍ3とされている。低濃度ｐ型層３０の厚さについては、ｐ型ディープ層３の側面では０．０５μｍ、ｎ-型ドリフト層２の上面では０．０７μｍとされている。
【００６０】
なお、低濃度ｐ型層３０のｐ型不純物濃度やｐ型ディープ層３の側面上での厚みについては、所望のピンチオフ条件を満たすように設計している。具体的には、低濃度ｐ型層３０については、例えば半導体素子の耐圧の０．１％でピンチオフしない条件として設計されている。すなわち、低濃度ｐ型層３０のｐ型不純物濃度をＮａ、ｐ型ディープ層３の側面上での厚みをＷ３、ピンチオフ電圧をＶｐ３、素電荷をｑ３、誘電率をε３として次の数式３を満たすようにｎ型不純物濃度Ｎｄ３、厚みＷ３を設計している。
【００６１】
（数３）Ｖｐ３＝（ｑ３×Ｎａ×Ｗ３2）／２ε３＞半導体素子の耐圧の０．１％
また、高濃度ｎ型層２０を低濃度ｐ型層３０に代えることに伴って、ＪＦＥＴ部２ａの不純物濃度を変更しており、ｎ型不純物濃度を１．０×１０17／ｃｍ3としている。なお、ここで説明するＪＦＥＴ部２ａのｎ型不純物濃度についても、ＪＦＥＴ部２ａの厚みと共に、第１実施形態で説明した数式２を満たす設計とされている。
【００６２】
このように、低濃度ｐ型層３０をＪＦＥＴ部２ａとｐ型ディープ層３との間に配置した場合、ＪＦＥＴ部２ａと低濃度ｐ型層３０との不純物濃度差がＪＦＥＴ部２ａとｐ型ディープ層３との不純物濃度差よりも少なくなる。このため、低濃度ｐ型層３０からＪＦＥＴ部２ａ側に伸びる空乏層の伸び量が抑制される。したがって、空乏層によってＪＦＥＴ部２ａ内での電流経路が狭められることを抑制することが可能となり、低オン抵抗を図ることが可能となる。よって、本実施形態の構成としても、第１実施形態と同様の効果を得ることが可能となる。
【００６３】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、第１実施形態とほぼ同じである。すなわち、第１実施形態で説明した高濃度ｎ型層２０を形成する際に、それに代えて低濃度ｐ型層３０を形成する以外は、第１実施形態と同じ工程を行えば、本実施形態のＳｉＣ半導体装置を製造することができる。
【００６４】
（第１、第２実施形態の変形例）
上記第１実施形態で説明した高濃度ｎ型層２０と第２実施形態で説明した低濃度ｐ型層３０を組み合わせて形成することもできる。例えば、図９に示すように、ｎ-型ドリフト層２の上面に高濃度ｎ型層２０を備え、ｐ型ディープ層３の側面に低濃度ｐ型層３０を備える。または、図１０に示すように、ｎ-型ドリフト層２の上面に低濃度ｐ型層３０を備え、ｐ型ディープ層３の側面に高濃度ｎ型層２０を備える。これらの構造としても、第１、第２実施形態と同様の効果を得ることができる。
【００６５】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してスーパージャンクション構造を適用したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してスーパージャンクション構造を適用した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００６６】
図１１に示すように、本実施形態では、ｐ型ディープ層３よりも下方において、ｎ-型ドリフト層２側に伸びるｐ型カラム層４０が備えられている。図１１では、ｐ型カラム層４０がｎ+型基板１に接する構造としているが、ｎ+型基板１から離れた構造であっても良い。
【００６７】
このように、ｐ型カラム層４０を形成することで、ｎ-型ドリフト層２をｎ型カラム層とするＰＮ接合のスーパージャンクション構造が構成されている。このようなスーパージャンクション構造を有する縦型ＭＯＳＦＥＴに対しても、高濃度ｎ型層２０を形成している。このため、第１実施形態と同様の効果を得ることができる。
【００６８】
なお、本実施形態の構造のＳｉＣ半導体装置も、基本的には第１実施形態のものと同様の製造方法によって製造できる。ｐ型カラム層４０については、ｎ-型ドリフト層２に対してトレンチを形成したのち、埋め込みエピタキシャル成長を行い、さらにエッチバックしてｐ型カラム層４０の表面の平坦化を行うことで形成できる。これ以外については、第１実施形態と同様の方法により、本実施形態のＳｉＣ半導体装置を製造できる。
【００６９】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してソース電極１３のコンタクト構造を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してソース電極１３のコンタクト構造を変更した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７０】
図１２に示すように、ｎ+型ソース領域７を挟んでトレンチゲート構造の反対側にコンタクトトレンチ５０が形成されている。そして、このコンタクトトレンチ５０の底面においてｐ型ベース領域６の表層部にｐ+型コンタクト領域８が形成されている。このような構造は、ｎ+型ソース領域７を形成した後に、エッチングによってコンタクトトレンチ５０を形成し、その後にｐ+型コンタクト領域８を形成するためのイオン注入を行うことによって実現できる。
【００７１】
このように、コンタクトトレンチ５０によってｎ+型ソース領域７の一部を除去することで、ソース電極１３とｐ型ベース領域６とのコンタクトを図るようにしても良い。
【００７２】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してＪＦＥＴ部２ａの上面レイアウトを変更したものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してレイアウト構成を変更した場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７３】
上記第１実施形態では、ＪＦＥＴ部２ａをトレンチゲート構造の長手方向に沿って短冊状に形成している。これに対して、本実施形態では、図１３に示すように、トレンチゲート構造の長手方向に対して交差、ここでは直交するようにＪＦＥＴ部２ａをレイアウトすることで、トレンチゲート構造とＪＦＥＴ部２ａとが格子状にレイアウトされた構造としている。
【００７４】
このように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなるようにしても、第１実施形態と同様の効果を得ることができる。
【００７５】
（第５実施形態の変形例）
第５実施形態のように、トレンチゲート構造とＪＦＥＴ部２ａとが格子状のレイアウトとなる場合に限らず、他のレイアウトとなるようにすることもできる。例えば、図１４に示すように、ＪＦＥＴ部２ａを四角形などの枠体形状で構成し、各ＪＦＥＴ部２ａを格子状に並べた構造としても良い。
【００７６】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してトレンチゲート構造の縦型ＭＯＳＦＥＴに代えてプレーナ構造の縦型ＭＯＳＦＥＴとしたものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対してプレーナ構造とする場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００７７】
具体的には、図１５に示すようなプレーナ構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置に対しても、高濃度ｎ型層２０を備える構造を適用できる。プレーナ構造の場合、ｎ-型ドリフト層２の上にｐ型ベース領域６を形成し、ｐ型ベース領域６の表層部にｎ+型ソース領域７を形成した構造とされる。また、ｐ型ベース領域６に挟まれるようにＪＦＥＴ部２ａが形成されている。そして、ｐ型ベース領域６のうちｎ+型ソース領域７とＪＦＥＴ部２ａとの間に位置している部分の表面側をチャネル領域として、チャネル領域上にゲート絶縁膜１０を介してゲート電極１１が形成された構造とされる。
【００７８】
このような構造においても、少なくともｐ型ベース領域６の側面に高濃度ｎ型層２０を備えることで、第１実施形態と同様の効果を得ることができる。
【００７９】
また、本実施形態の場合、高濃度ｎ型層２０をｎ-型ドリフト層２の上面にも形成している。このため、ｐ型ベース領域６からｎ-型ドリフト層２側に伸びる空乏層の伸び量も抑制され、よりオン抵抗の低減を図ることが可能となる。
【００８０】
（第７実施形態）
第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対して高濃度ｎ型層２０や低濃度ｐ型層３０の形成方法を変更したものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００８１】
本実施形態では、第１実施形態で説明した図５（ｃ）に示す埋め込みエピタキシャル成長に代えて、他の手法によって高濃度ｎ型層２０を形成する。
【００８２】
具体的には、図１６（ａ）に示すように、高濃度ｎ型層２０のうちｐ型ディープ層３よりも下方位置の部分を形成したのち、ｐ型ディープ層３をエピタキシャル成長させる。続いて、図１６（ｂ）に示すように、ｐ型ディープ層３の上にｎ型層６０を形成する。ｎ型層６０についてはエピタキシャル成長によって形成しても良いが、ここではｎ型不純物をイオン注入することによって形成している。また、ｎ型層６０の不純物濃度については、高濃度ｎ型層２０と同じ程度となるようにしている。その後、図１６（ｃ）に示すように、ｐ型ディープ層３に加えてｎ型層６０を貫通するようにトレンチ３ａを形成する。このトレンチ３ａは、第１トレンチに相当する。そして、アニール処理、例えばエッチングガスとなる水素（Ｈ２）とアルゴン（Ａｒ）の混合ガス雰囲気中において加熱する。これにより、図１６（ｄ）に示すように、溶融したｎ型層６０がトレンチ３ａ内に垂れるように流動し、ｐ型ディープ層３の側面などに付着して高濃度ｎ型層２０の残りの部分が形成される。この後は、第１実施形態で説明した各工程を実施することで、図１と同様の構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置を製造できる。
【００８３】
このように、ｎ型層６０をｐ型ディープ層３の上に形成しておき、アニール処理によってｎ型層６０を溶融させて流動させることで、ｐ型ディープ層３の側面などに高濃度ｎ型層２０を形成するようにしても良い。
【００８４】
（第８実施形態）
第８実施形態について説明する。本実施形態は、第１〜第７実施形態に対してｐ型連結層５およびｐ+型コンタクト領域８の形成方法を変更したものであり、その他については第１〜第７実施形態と同様であるため、第１〜第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のように高濃度ｎ型層２０を有する縦型ＭＯＳＦＥＴに対して本実施形態の製造方法を適用する場合について説明するが、第２実施形態のような低濃度ｐ型層３０を有する縦型ＭＯＳＦＥＴに対しても適用可能である。
【００８５】
まず、第１実施形態で説明した図５（ａ）〜（ｄ）に示す工程まで行う。続いて、図１７（ａ）に示すように、ｎ型電流分散層４に対してｐ型連結層５を形成することなく、ｐ型ベース領域６やｎ+型ソース領域７を形成し、更にトレンチゲート構造を形成する。この後、図１７（ｃ）に示すように、トレンチゲート構造から離れた位置において、ｎ+型ソース領域７やｐ型ベース領域６およびｎ型電流分散層４を貫通してｐ型ディープ層３に達するトレンチ７０を形成する。このトレンチ７０は、第２トレンチに相当する。そして、図１７（ｄ）に示すように、埋め込みエピタキシャル成長によって、ｐ型連結層５およびｐ+型コンタクト領域８として機能するｐ型層７１を形成する。
【００８６】
このように、ｐ型連結層５およびｐ+型コンタクト領域８として機能するｐ型層７１をエピタキシャル成長によって形成するようにしても良い。
【００８７】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００８８】
例えば、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。
【００８９】
また、第１実施形態等では、ｐ型ディープ層３をソース電極１３に接続することでソース電位とする構造について説明した。これに対して、ｐ型ディープ層３をｐ型ベース領域６から分離した構造とし、ｐ型ディープ層３への電圧印加に伴ってＪＦＥＴ部２ａの空乏層の伸び量を調整する第２ゲートとして機能させるようにしても良い。その場合、ｐ型ディープ層３は、ゲート電極１１に電気的に接続してゲート電圧が印加される構成としたり、ドレイン電極１４に接続してドレイン電圧が印加される構成とすることができる。
【００９０】
また、ＪＦＥＴ部２ａの幅は一定である必要は無く、例えばドレイン電極１４側の方に向かって徐々に幅が狭くなるような断面テーパ形状となっていても良い。
【００９１】
また、各部の不純物濃度は一定でなくても良い。例えば、ｐ型ディープ層３がドレイン電極１４に近づくほどｐ型不純物濃度が低く、ソース電極１３に近づくほどｐ型不純物濃度が高くなるような不純物濃度勾配を有した構造であっても良い。
【００９２】
同様に、上記各実施形態で説明したＳｉＣ半導体装置を構成する各部の寸法や不純物濃度については一例を示したに過ぎない。各部の寸法や不純物濃度については、高濃度ｎ型層２０や低濃度ｐ型層３０およびＪＦＥＴ部２ａのピンチオフ条件等にモとづて、適宜設定すれば良い。
【００９３】
例えば、高濃度ｎ型層２０の幅を広くすることもできる。例えば、高濃度ｎ型層２０の幅を全域０．２μｍとする場合、ｎ型不純物濃度を３．０×１０17／ｃｍ3とし、ＪＦＥＴ部２ａの幅を０．４μｍ、１．０×１０18／ｃｍ3とすることができる。また、ハーフセルピッチを広くし、例えば３μｍとすることもできる。また、ｎ型電流分散層４やｐ型連結層５の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．４μｍとし、それぞれのｎ型不純物濃度やｐ型不純物濃度を６．０×１０17／ｃｍ3とすることもできる。また、ｐ型ディープ層３の厚みを薄くして不純物濃度を濃くする構成にでき、例えば厚みを０．６μｍとし、ｐ型不純物濃度を２．０×１０18／ｃｍ3とすることもできる。また、低濃度ｐ型層３０を備える構造についても、ここで示した一例と同寸法および同不純物濃度を適用できる。ただし、ここで挙げたものも一例であり、他の寸法、不純物濃度とすることもできる。
【００９４】
また、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００９５】
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対して上記各実施形態を適用することもできる。
【符号の説明】
【００９６】
２    ｎ-型ドリフト層
２ａ  ＪＦＥＴ部
３    ｐ型ディープ層
４    ｎ型電流分散層
６    ｐ型ベース領域
７    ｎ+型ソース領域
１０  ゲート絶縁膜
１１  ゲート電極
１３  ソース電極
１４  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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