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　特願２００７−２４１５１７「半導体集積回路」拒絶査定不服審判事件〔平成２１年　４月　９日出願公開，特開２００９−　７６５０１，請求項の数（１３）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
１　手続の経緯
　本願は，平成１９年９月１８日の出願であって，平成２４年１２月１１日付けで拒絶理由が通知され，平成２５年２月１８日に手続補正がされ，同年９月１０日付けで拒絶査定がされ，これに対して同年１２月１３日に審判請求がされたものである。
　
２　本願発明
　本願の請求項１〜１３に係る発明は，平成２５年２月１８日にされた手続補正により補正された特許請求の範囲の請求項１〜１３に記載されている事項により特定されるとおりのものであり，そのうち請求項１に係る発明は，特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのもの（以下「本願発明」という。）である。
　
「【請求項１】
　格子状に配置された複数の内部電圧線を備える回路ブロックと，
　前記回路ブロックの周囲で閉じた環状線を形成し，電源電圧または基準電圧が印加される第１環状線と，
　前記第１環状線と前記回路ブロックとの間で閉じた環状線を形成し，複数の箇所で前記複数の内部電圧線と電気的に接続されている第２環状線と，
　前記回路ブロックの周囲に配置され，それぞれが矩形の外形を備える複数のスイッチブロックと，を有し，
　各スイッチブロックが，当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え，
　前記複数のスイッチトランジスタの一部が，前記各スイッチブロック内において前記第１環状線と前記第２環状線の下層領域に配置され，
　前記各スイッチブロックの外周の４辺のうち前記回路ブロックに近い内側辺から前記第１環状線までの距離が前記複数のスイッチブロックで等しく，かつ，前記内側辺から前記第２環状線までの距離が前記複数のスイッチブロックで等しい，
　半導体集積回路。」
　
３　原査定の理由の概要
　原査定の拒絶理由は，本願発明は，本願の出願前に日本国内において頒布された刊行物である引用例１及び２に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものであって，引用例１に記載された発明の「環状配線Ｌ２」もしくは「環状配線Ｌ３」，及び「環状配線Ｌ１」は，それぞれ本願発明の「第１環状線」，及び「第２環状線」に相当し，また，本願発明の「複数のスイッチブロック」に対応する，引用例１の図３に示されている「インバータＩＮＶ１」及び「インバータＩＮＶ２」は，矩形の外形を有しているとともに，「スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え」ているものといえ，さらに，引用例１には「図３に示すように，基本セルＢＣ１は，不純物拡散領域１１，１２，及び，不純物拡散領域１１，１２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極Ｐ１，Ｐ２を含んでいる。不純物拡散領域１１，１２，及びゲート電極Ｐ１，Ｐ２が，トランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２を構成する。」（【００１８】）と記載されているように，「インバータＩＮＶ１」もしくは「インバータＩＮＶ２」を構成する不純物拡散領域１１，１２は，ゲート電極Ｐ１，Ｐ２の下層領域に位置し，引用例１の図３から該不純物拡散領域１１，１２は，「第１環状線」および「第２環状線」の下層にあると認められ，加えて，引用例１の図３にあるように，「インバータＩＮＶ１」および「インバータＩＮＶ２」の外周の４辺のうち回路ブロックに近い内側辺から「第１環状線」までの距離が「インバータＩＮＶ１」と「インバータＩＮＶ２」で等しく，かつ，内側辺から「第２環状線」までの距離が「インバータＩＮＶ１」と「インバータＩＮＶ２」で等しいと認められることから，引用例１の図３に示されている「インバータＩＮＶ１」及び「インバータＩＮＶ２」は，本願発明の「スイッチブロック」に係る「前記回路ブロックの周囲に配置され，それぞれが矩形の外形を備える複数のスイッチブロックと，を有し，　各スイッチブロックが，当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え，　前記複数のスイッチトランジスタの一部が，前記各スイッチブロック内において前記第１環状線と前記第２環状線の下層領域に配置され，　前記各スイッチブロックの外周の４辺のうち前記回路ブロックに近い内側辺から前記第１環状線までの距離が前記複数のスイッチブロックで等しく，かつ，前記内側辺から前記第２環状線までの距離が前記複数のスイッチブロックで等しい」構成を備えるものといえ，ここで，引用例２の【図２２】【図２３】に示されているように，回路ブロックに「格子状に配置された複数の内部電圧線を備え」るようにすることは，当業者が適宜設ける公知技術であり，引用例１記載の発明において同様の構成を設けることに格別の困難性は認められない，というものである。
　
引用例１　特開２００７−１５８０３５号公報
引用例２　国際公開第２００６／１１４８７５号
　
４　当審の判断
（１）刊行物に記載された発明
　引用例１には，図１〜図３，図５とともに以下の記載がある。（下線は当審において付加。以下同様。）
　
・「【０００１】
　本発明は，半導体集積回路に関し，特に，機能ブロックに電源電位を供給するための環状配線を有する半導体集積回路に関する。
　・・・（中略）・・・
【０００６】
　そこで，上記の点に鑑み，本発明は，機能ブロックに電源電位を供給するための環状配線を有し，機能ブロックの非動作時の消費電力を低減することが可能な半導体集積回路を提供することを目的とする。」
　
・「【００１３】
　以下，図面を参照しながら，本発明の実施の形態について説明する。なお，同一の構成要素については，同一の参照番号で示している。
　図１は，本発明の第１の実施形態に係る半導体集積回路の一部の概要を示す図である。本実施形態は，本発明をゲートアレイ（gate array）型のＡＳＩＣ（application specific integrated circuit）に適用したものである。
図１に示すように，この半導体集積回路は，所定の機能を実現するためのマクロセルＭＣ１と，マクロセルＭＣ１を囲むように配置され，マクロセルＭＣ１に接続された環状配線Ｌ１と，環状配線Ｌ１を囲むように配置され，高電位側の電源電位（ここでは，Ｖ
ＤＤ
）に接続された環状配線Ｌ２と，環状配線Ｌ２を囲むように配置され，低電位側の電源電位（ここでは，Ｖ
ＳＳ
）に接続されるとともにマクロセルＭＣ１に接続された環状配線Ｌ３と，外部から供給される制御信号に従って環状配線Ｌ１と環状配線Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを有する
【００１４】
　環状配線Ｌ１〜Ｌ３は，一般には，ポリシリコン層の上に層間絶縁膜を介して形成された複数のメタル配線層において，縦のパターンと横のパターンとに分割されて配置される。
【００１５】
　
図２は，インバータＩＮＶ１，ＩＮＶ２の回路構成を示す図である。図２に示すように，インバータＩＮＶ１は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。また，インバータＩＮＶ２は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される
【００１６】
　インバータＩＮＶ１の入力端子（トランジスタＱＰ１，ＱＮ１のゲート），及びインバータＩＮＶ２の入力端子（トランジスタＱＰ２，ＱＮ２のゲート）には，アクティブローの制御信号が供給される。
　また，インバータＩＮＶ１の出力端子（トランジスタＱＰ１，ＱＮ１のドレイン），及び，インバータＩＮＶ２の出力端子（トランジスタＱＰ２，ＱＮ２のドレイン）は，環状配線Ｌ１に接続されている。
【００１７】
　
図３は，インバータＩＮＶ１，ＩＮＶ２のレイアウトを示す図である。一般に，ゲートアレイ型のＡＳＩＣにおいては，複数の基本セル（basic cell）がアレイ状に配置され，各々の基本セルは２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタを有する。図３においては，アレイ状に配置された複数の基本セルの内の１個の基本セルＢＣ１のレイアウトを示している
【００１８】
　
図３に示すように，基本セルＢＣ１は，不純物拡散領域１１，１２，及び，不純物拡散領域１１，１２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極Ｐ１，Ｐ２を含んでいる。不純物拡散領域１１，１２，及びゲート電極Ｐ１，Ｐ２が，トランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２を構成する
【００１９】
　トランジスタＱＰ１のソースは，第２メタル層の配線２１を介して，第１メタル層の環状配線Ｌ２に接続されており，トランジスタＱＮ１のソースは，第２メタル層の配線２２を介して，第１メタル層の環状配線Ｌ３に接続されている。
　同様に，トランジスタＱＰ２のソースは，第２メタル層の配線２３を介して，環状配線Ｌ２に接続されており，トランジスタＱＮ１のソースは，第２メタル層の配線２４を介して，環状配線Ｌ３に接続されている。
【００２０】
　ゲート電極Ｐ１，Ｐ２は，第２メタル層の配線３１及び第１メタル層の配線３２に接続されている。配線３１には，制御信号が供給される。
　トランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２のドレインは，第２メタル層の配線３３，第１メタル層の配線３４，及び，第２メタル層の配線３５を介して，環状配線Ｌ１に接続されている。
【００２１】
　
制御信号が活性化されている（ここでは，ローレベルである）場合，トランジスタＱＰ１，ＱＰ２はオン状態となり，トランジスタＱＮ１，ＱＮ２はオフ状態となり，環状配線Ｌ１は電源電位Ｖ
ＤＤ
に接続される。これにより，マクロセルＭＣ１への電力の供給が行われ，マクロセルＭＣ１は，所定の機能を実現することができる
【００２２】
　一方，
制御信号が非活性化されている（ここでは，ハイレベルである）場合，トランジスタＱＰ１，ＱＰ２はオフ状態となり，トランジスタＱＮ１，ＱＮ２はオン状態となり，環状配線Ｌ１は電源電位Ｖ
ＳＳ
に接続される。これにより，マクロセルＭＣ１への電力の供給が停止され，マクロセルＭＣ１は動作を停止する。このとき，マクロセルＭＣ１の消費電流（待機電流）は遮断される
【００２３】
　このように，本実施形態によれば，マクロセルＭＣ１の非動作時の消費電流を遮断することにより，消費電力を低減することが可能である。
　なお，従来の半導体集積回路（図５参照）において，環状配線Ｌ７と環状配線Ｌ８との間に配置されている基本セルは，使用されていない場合が多い。
本実施形態においては，環状配線Ｌ２と環状配線Ｌ３との間に配置されている基本セルをスイッチ回路として有効利用している
【００２４】
　また，
本実施形態においては，マクロセルＭＣ１への電力のスイッチングを行うために２個のインバータＩＮＶ１，ＩＮＶ２を用いることとしているが，
３個以上のインバータを用いることとしても良い
　
　ここで，上記段落【００１３】の記載とともに図１を参照すると，各環状配線Ｌ１，Ｌ２及びＬ３はいずれも閉じた環状線となっており，また，環状配線Ｌ１が複数箇所においてマクロセルＭＣ１に接続されていることがわかる
　また，上記段落【００１３】〜【００２０】の記載とともに図３を参照すると，インバータＩＮＶ１，ＩＮＶ２を構成する基本セルＢＣ１は，マクロセルＭＣ１の周囲にアレイ状に配置されている矩形のもののうちの一つであることがわかる。
　
　以上を総合すると，引用例１には以下の発明が記載されているものと認められる。（以下「引用発明」という。）
「半導体集積回路であって，
　所定の機能を実現するためのマクロセルＭＣ１と，
　マクロセルＭＣ１を囲むように配置され，複数箇所においてマクロセルＭＣ１に接続された閉じた環状配線Ｌ１と，
　環状配線Ｌ１を囲むように配置され，高電位側の電源電位ＶＤＤに接続された閉じた環状配線Ｌ２と，
　環状配線Ｌ２を囲むように配置され，低電位側の電源電位ＶＳＳに接続されるとともにマクロセルＭＣ１に接続された閉じた環状配線Ｌ３と，
　外部から供給される制御信号に従って環状配線Ｌ１と環状配線Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを有し，
　インバータＩＮＶ１は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成され，
　インバータＩＮＶ２は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成され，
　各ＭＯＳトランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２は，マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１に含まれる不純物拡散領域１１，１２，及び，不純物拡散領域１１，１２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極Ｐ１，Ｐ２によって構成され，
　制御信号が活性化されている場合，トランジスタＱＰ１，ＱＰ２はオン状態となり，トランジスタＱＮ１，ＱＮ２はオフ状態となり，環状配線Ｌ１は電源電位ＶＤＤに接続されて，マクロセルＭＣ１への電力の供給が行われ，
　制御信号が非活性化されている場合，トランジスタＱＰ１，ＱＰ２はオフ状態となり，トランジスタＱＮ１，ＱＮ２はオン状態となり，環状配線Ｌ１は電源電位ＶＳＳに接続されて，マクロセルＭＣ１への電力の供給が停止されるものである，
　半導体集積回路。」
　
（２）対比
　引用発明と本願発明とを対比する。
　
・引用発明の「所定の機能を実現するためのマクロセルＭＣ１」と，本願発明の「格子状に配置された複数の内部電圧線を備える回路ブロック」とは，「回路ブロック」である点で一致する。
　
・引用発明の「環状配線Ｌ１を囲むように配置され，高電位側の電源電位ＶＤＤに接続された閉じた環状配線Ｌ２」について，「環状配線Ｌ１」は「マクロセルＭＣ１を囲むように配置され，マクロセルＭＣ１に接続された閉じた環状配線Ｌ１」であるから，「環状配線Ｌ２」も「マクロセルＭＣ１を囲むように配置され」ていることは明らかである。よって，引用発明の「環状配線Ｌ１を囲むように配置され，高電位側の電源電位ＶＤＤに接続された閉じた環状配線Ｌ２」は，本願発明の「前記回路ブロックの周囲で閉じた環状線を形成し，電源電圧または基準電圧が印加される第１環状線」に相当する。
　また，そうすると，本願発明において「内部電圧線」は「回路ブロック」が備えるものであることも考慮すると，引用発明の「マクロセルＭＣ１を囲むように配置され，複数箇所においてマクロセルＭＣ１に接続された閉じた環状配線Ｌ１」と，本願発明の「前記第１環状線と前記回路ブロックとの間で閉じた環状線を形成し，複数の箇所で前記複数の内部電圧線と電気的に接続されている第２環状線」とは，「前記第１環状線と前記回路ブロックとの間で閉じた環状線を形成し，複数の箇所で前記回路ブロックに電気的に接続されている第２環状線」である点で一致するといえる。
　
・引用発明の「外部から供給される制御信号に従って環状配線Ｌ１と環状配線Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」について，「インバータＩＮＶ１は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成され」，「インバータＩＮＶ２は，ソース〜ドレイン経路が環状配線Ｌ２と環状配線Ｌ３との間に直列に配置されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成され」るところ，「各ＭＯＳトランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２は，マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１に含まれる不純物拡散領域１１，１２，及び，不純物拡散領域１１，１２の上層にゲート絶縁膜を介して形成されたポリシリコンのゲート電極Ｐ１，Ｐ２によって構成され」るのであるから，結局，「スイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」は，「マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１に含まれる」といえる。そうすると，当該「スイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」であって，「マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１に含まれる」ものと，本願発明の「前記回路ブロックの周囲に配置され，それぞれが矩形の外形を備える複数のスイッチブロック」とは，「前記回路ブロックの周囲に配置され，矩形の外形を備えるスイッチブロック」である点で一致する。
　また，引用発明においては「環状配線Ｌ１」と「環状配線Ｌ１を囲むように配置され，高電位側の電源電位ＶＤＤに接続された閉じた環状配線Ｌ２」とは並行しているといえ，さらに，引用発明の「基本セルＢＣ１」には，「各ＭＯＳトランジスタＱＰ１，ＱＰ２，ＰＮ１，ＱＮ２」が構成されていることから，引用発明の「外部から供給される制御信号に従って環状配線Ｌ１と環状配線Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」と，本願発明の「各スイッチブロックが，当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え」ることとは，「スイッチブロックが，互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え」る点で一致する。
　
・引用発明の「半導体集積回路」は，本願発明の「半導体集積回路」に相当する。
　
　以上から，引用発明と本願発明とは以下の点で一致する
　
「回路ブロックと，
　前記回路ブロックの周囲で閉じた環状線を形成し，電源電圧または基準電圧が印加される第１環状線と，
　前記第１環状線と前記回路ブロックとの間で閉じた環状線を形成し，複数の箇所で前記回路ブロックに電気的に接続されている第２環状線と，
　前記回路ブロックの周囲に配置され，矩形の外形を備えるスイッチブロックと，を有し，
　スイッチブロックが，互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備える，
　半導体集積回路。」
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願発明は「回路ブロック」が「格子状に配置された複数の内部電圧線を備え」，また，「第２環状線」が当該「複数の内部電圧線と電気的に接続されている」が，引用発明においては，本願発明の「回路ブロック」に対応する「マクロセルＭＣ１」が「格子状に配置された複数の内部電圧線を備え」ておらず，また，本願発明の「第２環状線」に対応する「環状配線Ｌ１」が「複数の内部電圧線と電気的に接続されている」構成も備えない点。
　
《相違点２》
　本願発明は「複数のスイッチブロック」を有しているが，引用発明においては，本願発明の「スイッチブロック」に対応する，「スイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」であって，「マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１に含まれる」ものを備えるものの，当該構成を複数個備えてはいない点。
　
《相違点３》
　本願発明においては，「スイッチブロック」について，「当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え」ているのに対して，引用発明は「互いに並行な前記第１環状線と前記第２環状線との間に電気的に接続された複数のスイッチトランジスタを備え」ることに対応する構成は有するものの，「当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線」までは備えない点。
　
《相違点４》
　本願発明は「前記複数のスイッチトランジスタの一部が，前記各スイッチブロック内において前記第１環状線と前記第２環状線の下層領域に配置され」た構成を備えるが，引用発明はそのような構成を備えない点。
　
《相違点５》
　本願発明は「前記各スイッチブロックの外周の４辺のうち前記回路ブロックに近い内側辺から前記第１環状線までの距離が前記複数のスイッチブロックで等しく，かつ，前記内側辺から前記第２環状線までの距離が前記複数のスイッチブロックで等しい」という構成を備えるが，《相違点２》に記したとおり，引用発明は「複数のスイッチブロック」に対応する構成を備えないので，本願発明の当該構成も当然備えない点。
　
（３）判断
　上記各相違点のうち，まず《相違点３》及び《相違点４》について検討する。
　
　本願発明において，相違点３に係る「当該スイッチブロック内で互いに並行な前記第１環状線と前記第２環状線」を備えること，及び相違点４に係る「前記複数のスイッチトランジスタの一部が，前記各スイッチブロック内において前記第１環状線と前記第２環状線の下層領域に配置され」た構成について，本願明細書には，図８及び９とともに次の記載がある。
・「【００４７】
　図８および図９に示すスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは，図７と異なり，破線で囲むスイッチ配置領域の上方に重ねて電圧線セグメント２１および仮想電圧線セグメント２１Ｖを並行配置している。これによりブロックの占有面積を小さくできる利点がある。」
　
　ここで，「電圧線セグメント２１および仮想電圧線セグメント２１Ｖ」が，それぞれ本願発明の「第１環状線」及び「第２環状線」の部分を指すことは明らかである。また，本願の図８及び図９を参照すると，上記「破線で囲むスイッチ配置領域」にトランジスタが配置されていることも明らかである。そのようにして，本願発明は「ブロックの占有面積を小さくできる」という効果を奏するものである。それゆえ，本願明細書の当該記載から，相違点４に係る「前記複数のスイッチトランジスタの一部が，前記各スイッチブロック内において前記第１環状線と前記第２環状線の下層領域に配置され」ることが，「前記複数のスイッチトランジスタの一部」と「前記第１環状線と前記第２環状線」とが単に異なる層に形成されることではなく，「前記複数のスイッチトランジスタの一部」が「前記第１環状線と前記第２環状線」によって覆われる位置に配されることを意味することは明らかである。
　一方，引用発明については，引用例１の図３に示されているとおり，「スイッチ回路としての２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２」を構成する「マクロセルＭＣ１の周囲にアレイ状に配置された複数の矩形の基本セルの内の１個の基本セルＢＣ１」の枠外を通過する各環状配線Ｌ１，Ｌ２及びＬ３に対して，当該「基本セルＢＣ１」内に形成された各ＭＯＳトランジスタＱＰ１，ＱＰ２，ＰＮ１及びＱＮ２から，当該「基本セルＢＣ１」の枠外へと延びる配線によって接続されるものである。そして，引用例１には，各環状配線Ｌ１，Ｌ２及びＬ３について，当該「基本セルＢＣ１」の枠内を通過するように配置することは記載も示唆もされていない。
　従って，周知技術を考慮しても，引用発明において相違点３及び４に係る構成を備えることは，当業者が適宜になし得たこととはいえない。
　
（４）まとめ
　よって，相違点１，２及び５について検討するまでもなく，本願発明は周知技術を勘案し，引用発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）他の請求項について
　本願の請求項２〜１３は，直接又は間接に請求項１を引用するものであるから，本願の請求項２〜１３に係る発明は請求項１に係る発明の発明特定事項を含むところ，前述の通り，請求項１に係る発明は当業者が容易に発明をすることができたものとはいえないから，本願の請求項２〜１３に係る発明についても，当業者が容易に発明をすることができたものとはいえない。
　
５　むすび
　以上のとおり，本願の請求項１〜１３に係る発明は，周知技術を勘案しても，引用発明に基づいて当業者が容易に発明をすることができたものとすることはできないから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。