【事件の表示】
　平成　４年特許願第１１８６７１号「メモリ制御装置」拒絶査定に対する審判事件［平成　５年１１月２６日出願公開、特開平　５−３１３９９９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年５月１２日の出願であって、その請求項１に係る発明は、平成１０年３月６日付け、及び平成１１年６月３日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「メモリをマッピングするベース・アドレス指定用の複数のベース・アドレス指定手段と、前記複数のベース・アドレスを基準としてマッピングされるメモリ領域の容量指定用の複数のメモリ・ブロック・サイズ指定手段と、前記複数のベース・アドレス指定手段と前記複数のメモリ・ブロック・サイズ指定手段とによって定義される複数のメモリ・ブロックのそれぞれに対してウェイトサイクル挿入時のウェイト数を指定するバスステート生成手段と、アドレスが重なる複数の前記メモリブロックに対して優先順位を指定するウェイト・ステート指定信号を生成して前記バスステート生成手段に供給し、アクセス対象アドレスが複数の前記メモリ・ブロックのいずれにも含まれないときにデフォルト指定信号を発生し、予め設定されたウェイト数を前記ウェイト・ステート指定信号として前記バスステート生成手段に供給する信号生成手段とを備えることを特徴とするメモリ制御装置。」
　
２．引用例
　これに対して、原査定の拒絶の理由に引用された特開平１−３０６９３９号公報（平成１年１２月１１日出願公開、以下「引用例１」という。）、及び実願昭６２−２５５１０号（実開昭６３−１３５４４２号）のマイクロフィルム（昭和６３年９月６日出願公開、以下「引用例２」という。）には、それぞれ、次の事項が記載されている。
［引用例１］
Ａ．「低速メモリを配置した領域の下限アドレス及び上限アドレス，及びバス・サイクルを延ばすサイクル数をそれぞれ命令によって設定するための３つのレジスタと、バス・サイクルを実行する毎にアクセスしたアドレスと上記下限，上限アドレスとを比較する比較回路と、該比較回路によって低速メモリがアクセスされたことを検知したとき上記サイクル数を指定するレジスタに設定されたサイクル数だけバス・サイクルを延長するバス・サイクル延長回路とを備えたことを特徴とするマイクロコンピュータ。」（第１頁左下欄第５〜１６行）
Ｂ．「第１図はこの発明の一実施例によるマイクロコンピュータの構成を示し、特にバス・サイクルの延長を制御するために新しく内蔵した回路部分及び本マイクロコンピュータに接続した外部メモリを含む回路構成を示す。
　図において、１及び２は外部メモリを配置した領域の下限アドレス及び上限アドレスをそれぞれ設定するレジスタであり、その値は比較回路３に入力される。比較回路３ではバス・サイクルが実行される毎にアドレスバスに出力されるアドレスをモニタし、上記アドレスレジスタ１，２の値と比較して設定されたメモリ領域がアクセスされたかどうかを監視する。」（第２頁右下欄第１８行〜第３頁左上欄第１０行、及び第１図参照）
Ｃ．「第４図はサイクル数設定レジスタ及び遅延回路を示す。サイクル数設定レジスタは２ビット構成（Ｃ１，Ｃ０）で００，０１，１０及び１１の４種類の値を設定することができ、それに対応してバス・サイクルはマイクロコンピュータの基本クロックφ１に換算して０，１，２，及び３サイクルそれぞれ延長される。Ｒ２，Ｗ２，はサイクル数設定レジスタへのリード及びライト信号である。以下ではＣ１，Ｃ０＝１，１と設定した場合について遅延回路の動作を第５図に示すタイミングチャートを基に説明する。
　第５図の９のφ１の立ち上がりからバス・サイクルの実行が開始されたとすると、これに同期してアドレスが上，下限アドレスレジスタ１，２に設定されている外部メモリ６領域に或る場合には比較回路５の出力ＭＡが‘Ｌ’になる。一方遅延回路部５は第４図に示すようにその出力がＴ１，Ｔ０である２ビットのカウンタ及び反転ＲＤＹ信号を発生するロジック部から構成される。
　カウンタはＥ信号が‘Ｈ’の間は強制的にＴ１，Ｔ１（「Ｔ１，Ｔ０」の誤記と認められる。）＝０，０にリセットされており、Ｅ信号が‘Ｌ’になったのちφ１の１サイクル毎に００→０１→１０→１１とアップカウントする。ロジック部１０のＮＡＮＤゲートの出力信号ＡはこのＴ１，Ｔ０の値がサイクル数設定レジスタの値Ｃ１，Ｃ０と一致した時のみ‘Ｌ’となる。また同じくロジック部１１のＮＯＲゲートの出力信号ＢはＭＡ＝‘Ｌ’かつＥ＝‘Ｌ’の時のみ‘Ｈ’となる。以上により反転ＲＤＹ信号は第５図に示した期間だけ‘Ｌ’になり、この結果バス・サイクルは通常のφ１の２サイクルよりサイクル数設定レジスタ７に設定した値３サイクル分だけ延長されたものになる。」（第３頁左下欄第１５行〜第４頁左上欄第６行、及び第４、５図参照）
Ｄ．「なお上記実施例ではマイクロコンピュータのアドレスを１６ビット、上，下限アドレスレジスタ及びサイクル数設定レジスタは各々１個、そのビット長はそれぞれ４ビット及び２ビットとして説明したが、本発明はレジスタの個数を複数にしたり、レジスタのビット長を変えることによりアクセスタイムの異なる複数のメモリを同時に使用する場合にも対応できる。」（第４頁左上欄第７〜１４行）
Ｅ．「以上のように、この発明によれば、低速メモリにアクセスするバス・サイクルの延長を制御する回路をマイクロコンピュータ内部に取り込んだため、外部メモリとして低速メモリを用いる際に・・・（中略）・・・メモリを配置する領域の変更あるいはバスサイクルを延長するサイクル数の変更等をハードウェアの変更なしにソフトウェアによって実現できるという効果がある。」（第４頁左上欄第１６行〜右上欄第４行）
　
　上記Ｄの記載事項から、引用例１に記載のものは、「上，下限アドレスレジスタ及びサイクル数設定レジスタ」を複数個備えるようにして、複数のメモリ・ブロックに対して対応させるように構成することも可能であることが読みとれる。
　また、上記Ｅの記載事項から、引用例１に記載のものは、外部メモリとして用いた低速メモリ以外のメモリ領域にアクセスするときには、バス・サイクルの延長をすることなしにアクセスするものと解される。
　よって、上記Ａ〜Ｅの記載事項から、引用例１には、次の発明が記載されているものと認められる。（以下、引用例１記載の発明という。）
　メモリをマッピングする複数の上，下限アドレスレジスタと、前記複数の上，下限アドレスレジスタによって定義される複数のメモリ・ブロックのそれぞれに対してバス・サイクルを設定サイクル数だけ延長させる遅延回路と、延長サイクル数設定信号を生成して前記遅延回路に供給するサイクル数設定レジスタとを備え、前記複数の上，下限アドレスレジスタによって定義される複数のメモリ・ブロック以外のメモリ領域にアクセスするときには、バス・サイクルの延長をしないメモリ制御装置。
　
［引用例２］
Ｆ．「第１図は、本考案の機能ブロック図である。図において、設定手段１は、ＲＯＭやＲＡＭから成る複数（Ｎ個）のメモリ５−１〜５−Ｎ各々に対し割当てられるべきアドレス範囲データを任意に設定する手段であり、また記憶手段２はこの設定されたアドレス範囲データを記憶する手段である。この場合、各メモリ５−１〜５−Ｎに対して設定されるアドレス範囲データはシリアルなデータとなっている。
　メモリ優先順位付与手段３はメモリ５−１〜５−Ｎのアドレス指定に優先順位をつける手段であり、２個のメモリが同一アドレスで指定されると、一方のメモリだけを優先してアドレス指定可能とするために利用される。」（明細書第４頁第２〜１５行、及び第１図参照）
Ｇ．「上記実施例では、各メモリのアドレス範囲の設定を開始アドレス、終了アドレスとにしたがって行ったが、開始アドレスとそのメモリの容量データとに基づいて設定するようにしてもよい。」（明細書第１４頁第４〜７行）　
　
３．対比
　本願発明と引用例１記載の発明とを対比すると、まず、引用例１記載の発明における「メモリをマッピングする複数の上，下限アドレスレジスタ」と、本願発明における「メモリをマッピングするベース・アドレス指定用の複数のベース・アドレス指定手段」及び「前記複数のベース・アドレスを基準としてマッピングされるメモリ領域の容量指定用の複数のメモリ・ブロック・サイズ指定手段」からなる構成とは、共に、上位概念として、「メモリをマッピングするための複数のアドレス指定手段」であるということができる。
　また、引用例１記載の発明における「バス・サイクルを設定サイクル数だけ延長させる遅延回路」は、本願発明における「ウェイトサイクル挿入時のウェイト数を指定するバスステート生成手段」に相当し、引用例１記載の発明における「延長サイクル数設定信号を生成して遅延回路に供給するサイクル数設定レジスタ」は、本願発明における「ウェイト・ステート指定信号を生成してバスステート生成手段に供給する信号生成手段」に相当する。
　したがって、本願発明と引用例１記載の発明とは、
　メモリをマッピングするための複数のアドレス指定手段と、前記複数のアドレス指定手段によって定義される複数のメモリ・ブロックのそれぞれに対してウェイトサイクル挿入時のウェイト数を指定するバスステート生成手段と、ウェイト・ステート指定信号を生成してバスステート生成手段に供給する信号生成手段とを備えるメモリ制御装置
の点で一致し、次の点で相違する。
　相違点（１）：「メモリをマッピングするための複数のアドレス指定手段」が、本願発明においては、「メモリをマッピングするベース・アドレス指定用の複数のベース・アドレス指定手段」と「前記複数のベース・アドレスを基準としてマッピングされるメモリ領域の容量指定用の複数のメモリ・ブロック・サイズ指定手段」とよりなる構成であるのに対し、引用例１記載の発明においては、「複数の上，下限アドレスレジスタ」である点。
　相違点（２）：「ウェイト・ステート指定信号を生成してバスステート生成手段に供給する信号生成手段」が、本願発明においては、「アドレスが重なる複数のメモリブロックに対して優先順位を指定するウェイト・ステート指定信号を生成してバスステート生成手段に供給」するものであり、また、「アクセス対象アドレスが複数のメモリ・ブロックのいずれにも含まれないときにデフォルト指定信号を発生し、予め設定されたウェイト数をウェイト・ステート指定信号としてバスステート生成手段に供給」するものであるのに対し、引用例１記載の発明においては、「アドレスが重なる複数のメモリブロック」に対する配慮はなされておらず、また、アクセス対象アドレスが複数のメモリ・ブロックのいずれにも含まれないときには、単にバス・サイクルの延長をしないものである点。
　
４．当審の判断
　上記相違点について検討すると、
　相違点（１）について、
　メモリのアドレス範囲を設定する場合、開始アドレス、終了アドレス（引用例１記載の発明における「下限アドレス」、「上限アドレス」に相当）によって設定する代わりに、開始アドレスとそのメモリの容量データ（本願発明における「ベース・アドレス」、「メモリ・ブロック・サイズ」に相当）とに基づいて設定することもできるということは、引用例２の上記Ｇの記載事項等により明らかなことであるから、引用例１記載の発明における「複数の上，下限アドレスレジスタ」の代わりに、「ベース・アドレス指定用の複数のベース・アドレス指定手段」と「容量指定用の複数のメモリ・ブロック・サイズ指定手段」とよりなる構成を採用することは、当業者が適宜に設計できる事項にすぎないものと認められる。
　
　相違点（２）について、
　複数のメモリのアドレス指定に優先順位をつけ、アドレスが重なるような複数のメモリについては１つのメモリだけを優先してアドレス指定するという技術思想は、引用例２の上記Ｆに記載されており、引用例１記載の発明において、「アドレスが重なる複数のメモリブロック」に対する配慮を行い、本願発明のように、「アドレスが重なる複数のメモリブロックに対して優先順位を指定するウェイト・ステート指定信号を生成してバスステート生成手段に供給」する構成を採用することは、引用例２の上記技術思想を転用することにより、当業者が適宜になし得たことと認められる。
　また、引用例１記載の発明は、アクセス対象アドレスが複数のメモリ・ブロックのいずれにも含まれないときに、単にバス・サイクルの延長をしないようにするものであると解されるが、複数のメモリ・ブロックのいずれにも含まれないようなアクセス対象アドレスのメモリの動作速度がＣＰＵに対して遅いような場合に、何サイクルかのバス・サイクルの延長をするように予め設計することは、当業者が当然行うことであり、本願発明のように、「アクセス対象アドレスが複数のメモリ・ブロックのいずれにも含まれないときにデフォルト指定信号を発生し、予め設定されたウェイト数をウェイト・ステート指定信号としてバスステート生成手段に供給」するように構成することも、当業者が適宜に設計できる事項にすぎないものと認められる。
　
　そして、本願発明の構成によってもたらされる効果も、引用例１、２に記載の発明から当業者ならば容易に予測することができる程度のものであって、格別なものとはいえない。
　
５．むすび
　したがって、本願発明は、引用例１、２に記載の発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。