【事件の表示】
　平成　３年特許願第　４１９０２号「半導体記憶装置」拒絶査定に対する審判事件［平成　４年１０月　２日出願公開、特開平　４−２７８２８８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成３年３月７日に出願された特願平３−４１９０２号であって、その発明の要旨は、平成８年４月１６日付け、及び平成９年１０月２７日付けの手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲第１項に記載された次のとおりのものであると認める。
　「複数のブロックに分割され、それらの各ブロックが複数のメモリセルを有する、メモリセル群と、
　前記各メモリセル群毎に設けられており、前記メモリセルから読み出したデータを増幅する、複数のセンス増幅器と、
　前記複数のセンス増幅器でそれぞれ増幅された複数のデータを順次外部に出力可能な出力回路と、
　前記複数のブロックのそれぞれにおける任意のメモリセルに同時にデータを書き込み可能な書き込み回路と、
　読み出し／書き込み時に外部アドレス信号により、前記複数のブロックのそれぞれにおいて、前記メモリセルを同時に選択するメモリセル選択回路と、
　書き込み時に前記複数のブロックを書き込み対象ブロックとして同時に選択可能なブロック選択手段と、
　前記書き込み時に、書き込み対象とする複数の前記ブロックのそれぞれにおける前記センス増幅器にそれらをそれぞれ非活性化するセンス増幅器制御信号を加える、センス増幅器制御信号出力手段と、
を備えることを特徴とする、半導体記憶装置。」
２．引用刊行物・周知例
（２．１）引用刊行物
　これに対して、原査定の拒絶の理由に引用された特開昭６４−２７０９０号公報（昭和６４年１月３０日出願公開。以下、「引用例１」という。）には、
（イ）「６．複数のメモリセルを有するメモリマットを複数個有し、上記複数のメモリセルの各々が、ワード線と、少なくとも１つのビット線に接続されて成り、メモリセルの行を指定するためにワード線の１つを選択するＸデコーダ手段と、ビット線を選択的にコモンデータ線に接続するためのＹデコーダ手段を有し、上記Ｘデコーダ手段は、各々のマットの各々のワード線を実効的にＭ個のマットとして機能するようにＭ個の実効的なマットに分割された二重ワード線方式を有し、かつ、コモンデータ線はセグメントに分割されており、上記各々のセグメントは実際のマットに対応しており、上記Ｍ個の実効的なマットが各々のコモンデータ線セグメントに接続されていることを特徴とする半導体メモリ装置。」（第２頁左上欄第１１行〜同頁右上欄第５行）、
（ロ）「８．請求項７記載の半導体メモリ装置に於いて、Ｘデコーダ手段は各々のマットの近端に隣接したメモリセルを指定するためのワード線の近端に接続されており、また、ワイヤセグメントにより各々のマットの遠端部分のワード線に接続されており、各々のマットは実効的に少なくとも２つの実効的なマットに分割されることを特徴とする半導体メモリ装置。」（第２頁右上欄第１９行〜同頁左下欄第６行）、
（ハ）「１０．請求項９記載の半導体メモリ装置に於いて、上記半導体メモリ装置は２ｎ個の検出用アンプを含み、各々の検出用アンプはデータ信号を増幅するために２つのコモンデータ線セグメントの配線に機能的に接続され、かつ、２ｎ個の駆動用アンプを含み、上記駆動用アンプは信号を増幅するために上記検出用アンプに接続され、かつ信号を転送するために出力データバスに接続されていることを特徴とする半導体メモリ装置。」（第２頁左下欄第１２行〜同頁同欄第２０行）、
（ニ）「本発明の目的は上記問題点を克服し、高速化及び低電力化を同時に達成するマルチビット構成の半導体メモリ装置を提供することにある。
［課題を解決するための手段］
　上記目的は、まず第１に半導体メモリ書込み／読出し時に一本のワード線で選択されるメモリセルの数を少なくし、すなわち二重ワード線方式によりワード線を少なくとも２分割以上に細分割し、この際選択されるメモリセルの選択数に応じてマルチビット構成のコモンデータ線を分割することにより達成される。この際に分割したコモンデータ線毎にセンスアンプを設け、複数のセンスアンプのうち必要な個数のみ動作させて共通の出力データバスに接続するのが好ましい。（中略）更に２段目のアンプは１番目のアンプの２つの出力を受け、出力データバスをドライブするための２つの出力を有する構成とするのが好ましい。（中略）更に、必要な個数のセンスアンプのみを動作させることにより一層の読出し時の低電力化が図れる。」（第３頁右下欄第１２行〜第４頁右上欄第８行）、
（ホ）「また、書込み時に各々の実効的なマットだけ選択するので低電力化となる。更に、上記コモンデータ線３０の分割に伴いセンスアンプは各コモンデータ線毎に設けるのが高速化に適する。例えば８ビット構成の場合、センスアンプの数は、１つのコモンデータ線のセグメントでメモリマット当たり１ブロック（入出力端子Ｉ／Ｏ　１〜８）として８回路を設け、８個のメモリマットで合計６４個を配置する。これにより、読出し時に於いて同時に活性化するセンスアンプ数を８回路として低電力化を図り、データはマルチプレクサ３６の選択により、８ビット構成の出力データバス３８に転送される。この各々のセンスアンプは、２段目のセンスアンプである出力データバス３８をドライブする駆動用のセンスアンプ３４を介して接続される。又、マルチプレクサ３６は２段目のセンスアンプ３４の対と、１対の出力データバス３８の間で接続される。更に、複数のアンプドライブ回路４０は読出しデータが活性化されたのを受け、そのアンプドライブ回路４０がコモンデータ線セグメントに接続された検出用と駆動用のセンスアンプ活性動作を制御する。」（第５頁右上欄第１７行〜同頁左下欄第２０行）、
（ヘ）「以上のタイミングパルスに対応したメモリの読出し動作は次のようになる。（中略）このように、複数のセンスアンプをアドレス信号により選択し、活性化し、その出力をマルチプレクサに選択して取り出す場合、読出し時の始まりと終わりに、それぞれΦＭＲＳ，ΦＭＲＯが同図の関係になるようにすることで、確実にデータを転送できるようになる。」（第７頁左下欄第２行〜同頁右下欄第１２行）、
（ト）「本発明の書込み動作を説明する。（中略）書き込みサイクルでは、センスアンプの検出用と駆動用アンプ、マルチプレクサ及びその周辺回路はオフ状態となる。」（第７頁右下欄第１４行〜第８頁左右欄第７行）、
（チ）「第１０図は第１図に示したアンプドライブ回路４０であり（中略）このアンプドライブ回路４０は１段目の検出用と２段目の駆動用のセンスアンプのそれぞれを選択して活性化させる。また、読出したメモリセルの部分だけをセンスアンプを活性化させるため電力は最小にできる。」（第８頁左下欄第１３行〜同頁右下欄第８行）、
との記載がなされている。
（２．２）周知例
　特開昭６３−２９３７８７号公報（昭和６３年１１月３０日出願公開。以下、「周知例１」という。）には、
（リ）「入出力回路Ｉ０１〜Ｉ０４の各データ入力バッファの出力端子は、対応する上記相補共通データ線ＣＤ１・％ＣＤ１〜ＣＤ４・％ＣＤ４にそれぞれ結合される。（中略）スタティック型ＲＡＭがｍ・ｎワード×４ビットのワード構成とされるとき、第１図に実線で示されるように、各データ入力バッファの入力端子及び各データ出力バッファの出力端子は、対応する入出力端子ＤＩＯ１〜ＤＩＯ４にそれぞれ結合される。このとき、アレイ選択信号ａ１〜ａ４は一斉にハイレベルとされ、入出力回路ＩＯ１〜ＩＯ４のデータ入力バッファ又はデータ出力バッファは一斉に動作状態とされる。スタティック型ＲＡＭが２・ｍ・ｎ×２ビットのワード構成とされるとき、第１図に点線で示されるように、入出力回路ＩＯ１及びＩＯ２のデータ入力バッファの入力端子とデータ出力バッファの出力端子が、入出力端子ＤＩＯ１に共通に結合され、入出力回路ＩＯ３及びＩＯ４のデータ入力バッファの入力端子とデータ出力バッファの出力端子が入出力端子ＤＩＯ３に共通に結合される。このとき、アレイ選択信号ａ１とａ２又はａ３とａ４がそれぞれ同時にハイレベルとされ、入出力回路ＩＯ１とＩＯ２又はＩ３とＩＯ４のデータ入力バッファ又はデータ出力バッファはそれぞれ同時に選択的に動作状態とされる。また、スタティック型ＲＡＭが４・ｍ・ｎワード×１ビットのワード構成とされるとき、入出力回路ＩＯ１〜ＩＯ４のデータ入力バッファの入力端子及びデータ出力バッファの出力端子がすべて入出力端子ＤＩＯ１に共通に結合される。このとき、アレイ選択信号ａ１〜ａ４は択一的にハイレベルとされ、入出力回路ＩＯ１〜ＩＯ４のデータ入力バッファ又はデータ出力バッファは択一的に動作状態とされる。」（第５頁右上欄第６行〜同頁右下欄第９行）、
との記載がなされている。
　なお、上記記載（リ）において、バーＣＤを％ＣＤと表記した。
３．対比
　そこで、本願特許請求の範囲第１項に記載された発明（前者）と引用例１に記載された発明（後者）とを対比するに、前者の「複数のブロックに分割され、それらの各ブロックが複数のメモリセルを有する、メモリセル群」は、前記した記載（イ）及び（ロ）から見て、後者の「メモリマット１２ａ〜１２ｈ」に相当し、前者の「前記各メモリセル群毎に設けられており、前記メモリセルから読み出したデータを増幅する、複数のセンス増幅器」は、前記した記載（ハ）〜（ト）から見て、後者の「センスアンプ３２，３４」に相当し、前者の「前記複数のセンス増幅器でそれぞれ増幅された複数のデータを順次外部に出力可能な出力回路」は、読み出し時の動作に関する記載から見て、後者の「マルチプレクサ３６，出力データバス３８から成る回路」に相当し、前者の「前記複数のブロックにおける任意のメモリセルにデータを書き込み可能な書き込み回路」は、書き込み時の動作に関する記載から見て、後者の「Ｘデコーダ１４，Ｙデコーダ２２，コモンデータ線３０から成る回路」に相当し、前者の「読み出し／書き込み時に外部アドレス信号により、前記複数のブロックのそれぞれにおいて、前記メモリセルをそれぞれ選択するメモリセル選択回路」は、メモリセル選択時の動作から見て、後者の「Ｘデコーダ１４ａ〜１４ｄ、Ｙデコーダ２２ａ〜２２ｅより成る回路」に相当し、前者のブロック選択手段」は、記載「各々のマットが複数の実効的なマットに分割されるようにワード線を選択するＸデコーダ手段」（第２頁右上欄第９行〜第１０行）及び記載「このメモリアレイ１０は４個のＸデコーダ（兼ワードドライバ）１４ａ〜１４ｄによって８つのマット１２ａ〜１２ｈに分割される。」（第４頁左下欄第１１行〜第１３行）から見て、後者の「Ｘデコーダ１４ａ〜１４ｄ」に相当する。
　そして、前者の「前記書き込み時に、書き込み対象とする複数の前記ブロックのそれぞれにおける前記センス増幅器にそれらをそれぞれ非活性化するセンス増幅器制御信号を加える、センス増幅器制御信号出力手段」は、前記した記載（ニ）中に見られる記載「分割したコモンデータ線毎にセンスアンプを設け、複数のセンスアンプのうち必要な個数のみ動作させて共通の出力データバスに接続するのが好ましい。（中略）更に、必要な個数のセンスアンプのみを動作させることにより一層の読み出し時の低電力化が図れる。」、及び前記した記載（ホ）と（ヘ）、更に前記した記載（ト）中に見られる記載「書き込みサイクルでは、センスアンプに検出用と駆動用アンプ、マルチプレクサ及びその周辺回路はオフ状態となる。」、また更に前記した記載（チ）から見て、後者の「アンプドライブ回路４０ａ〜４０ｂ」に相当するから、前者と後者は、
　「複数のブロックに分割され、それらの各ブロックが複数のメモリセルを有する、メモリセル群と、
　前記各メモリセル群毎に設けられており、前記メモリセルから読み出したデータを増幅する、複数のセンス増幅器と、
　前記複数のセンス増幅器でそれぞれ増幅された複数のデータを順次外部に出力可能な出力回路と、
　前記複数のブロックのそれぞれにおける任意のメモリセルにデータを書き込み可能な書き込み回路と、
　読み出し／書き込み時に外部アドレス信号により、前記複数のブロックのそれぞれにおいて、前記メモリセルをそれれぞれ選択するメモリセル選択回路と、
　書き込み時に前記複数のブロックを書き込み対象ブロックとして選択可能なブロック選択手段と、
　前記書き込み時に、書き込み対象とする複数の前記ブロックのそれぞれにおける前記センス増幅器にそれらを非活性化するセンス増幅器信号を加える、センス増幅器制御信号出力手段と、
を備えることを特徴とする、半導体記憶装置。」
である点で一致し、次の点で相違する。
（相違点）
（１）前者が、書き込み時に前記複数のブロックを書き込み対象として同時に選択可能であり、選択された前記複数のブロックのメモリセルに同時にデータを書き込み可能であるのに対して、後者が、書き込み時に前記複数のメモリマット（本願発明の複数のブロックに相当）を同時に選択可能であり、選択された前記複数のメモリマットのメモリセルに同時にデータを書き込み可能である旨が、前記引用例１には、明記されていない点。
４．当審の判断
　上記相違点（１）について判断するに、本願明細書の【従来の技術】の欄に「一般に、メモリセルアレイが複数のブロックに分割され、しかもデータ読出し用のセンス増幅器もメモリセルアレイの分割ブロック毎に対応して設けられ、かつそれらのメモリセルに同時にあるいは選択的に書き込みを行える半導体記憶装置がある。」（段落【０００２】）との記載があり、書き込み時に複数のブロックを書き込み対象として同時に選択することのできる半導体記憶装置は、当業者には周知であると認められるところ、
　周知例１には、前記記載（リ）から見て、「スタティック型ＲＡＭがｍ・ｎワード×４ビットのワード構成とされるとき、アレイ選択信号ａ１〜ａ４は一斉にハイレベルとされ、入出力回路ＩＯ１〜ＩＯ４のデータ入力バッファ又はデータ出力バッファは一斉に動作状態とされること、また、スタティック型ＲＡＭが２・ｍ・ｎワード×２ビットのワード構成とされるとき、アレイ選択信号ａ１とａ２又はａ３とａ４がそれぞれ同時にハイレベルとされ、入出力回路ＩＯ１とＩＯ２又はＩＯ３とＩＯ４のデータ入力バッファ又はデータ出力バッファはそれぞれ同時に選択的に動作状態とされること、そして、スタティック型ＲＡＭが４・ｍ・ｎワード×１ビットのワード構成とされるとき、アレイ選択信号ａ１〜ａ４は択一的にハイレベルとされ、入出力回路ＩＯ１〜ＩＯ４のデータ入力バッファ又はデータ出力バッファは択一的に動作状態とされること」が記載されており、また、周知例１に記載のアレイは明らかに本願発明のブロックに相当するから、該周知例１には、読み出し時／書き込み時に複数のアレイを読み出し／書き込み対象として同時に選択可能とし、選択された複数のアレイから同時にデータを読み出し／書き込みできる半導体記憶装置が記載されており、したがって、前記引用例１に記載の半導体メモリ装置およびその書込み方法に係る発明に、前記周知例１に記載の半導体記憶装置のアクセスに係る周知慣用技術思想を単に適用し、本願発明の如く、書き込み時に複数のブロックを書き込み対象ブロックとして同時に選択可能とし、選択された複数のブロックのメモリセルに同時にデータを書き込むように構成する程度のことは、当業者が適宜なし得る設計事項と認められる。
　また、本願発明の奏する効果においても、引用例１に記載された発明及び前記周知慣用事項から、当業者であれば格別の困難なしに予測できる程度のものであると認める。
５．むすび
　以上のとおりであるから、本願特許請求の範囲第１項に記載された発明は、引用例１に記載された発明及び周知慣用事項に基づいて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。