【手続補正書】
【提出日】平成27年7月10日(2015.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子パッケージにおいて、
反対側に面する第１の表面および第２の表面と、該第１の表面において露出する複数の端子と、を有する基板であって、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、基板と、
前記基板の第２の表面に面する面をそれぞれ有する第１の超小型電子素子及び第２の超小型電子素子と、
前記パッケージの端子と前記第１の超小型電子素子及び前記第２の超小型電子素子とを電気的に結合する接続と、を備え、該接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続と、を含み、前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記信号は、複数のアドレス信号と、該アドレス信号をサンプリングするのに使用可能なサンプリング信号と、を含む、超小型電子パッケージ。
【請求項２】
それぞれの接続群内の前記接続の全電気長間の差は、そのような接続群によって結合される前記端子とそれぞれのコンタクトとの間の直線に沿った距離が１０％より大きく異なる場合であっても、１０パーセント以下である、請求項１に記載の超小型電子パッケージ。
【請求項３】
整合した遅延は、前記基板上のトレースに対する導体の間隔の差から少なくとも部分的に生じる、請求項１に記載の超小型電子パッケージ。
【請求項４】
前記端子に隣接しかつ電気的に接続されるパネルコンタクトを有する回路パネルを更に備える請求項１に記載の超小型電子パッケージを含む超小型電子アセンブリであって、前記回路パネルは、前記超小型電子素子への各接続群によって搬送される信号が、前記基板及び前記回路パネルを通して同じ持続時間の遅延を受けるように、遅延整合を提供するよう構成された導電性素子を有する、超小型電子アセンブリ。
【請求項５】
前記信号のうちの少なくとも１つは、クロック信号、コマンド信号、またはコマンドストローブ信号である、請求項１に記載の超小型電子パッケージ。
【請求項６】
各接続群内の前記第１の接続及び前記第２の接続上の前記それぞれの信号の伝搬遅延の同じ持続時間は、当該信号のサイクル時間の１０パーセントの許容範囲内にある、請求項１に記載の超小型電子パッケージ。
【請求項７】
前記基板を用いて固定される第３の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第３の超小型電子素子に搬送するように、前記それぞれの端子を前記第３の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続を含み、前記第１の接続、前記第２の接続、及び前記第３の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項１に記載の超小型電子パッケージ。
【請求項８】
前記基板を用いて固定される第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記それぞれの信号を前記第４の超小型電子素子に搬送するように、前記それぞれの端子を前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受ける、請求項７に記載の超小型電子パッケージ。
【請求項９】
前記基板は前記第１の表面を画定する縁部を有し、該第１の表面はその中央部分を占有する中央領域と、前記中央部分と前記縁部の少なくとも１つとの間の前記第１の表面の一部を占有する第２の領域とを有し、前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子とを含み、前記接続群は前記第１の端子と前記対応するコンタクトとを結合し、
前記超小型電子パッケージは、前記第２の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、請求項１に記載の超小型電子パッケージ。
【請求項１０】
前記基板は、前記第１の表面と前記第２の表面との間に延在する少なくとも第１の開口部及び第２の開口部を有し、該開口部は、互いに対して平行な軸に沿って延在する長さを有する長寸法を有し、
前記中央領域は前記第１の開口部及び前記第２の開口部によって少なくとも部分的に画定され、前記接続は、前記第１の開口部又は前記第２の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含む、請求項９に記載の超小型電子パッケージ。
【請求項１１】
前記基板を用いてそれぞれ固定される第３の超小型電子素子及び第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
前記平行な軸は第１の平行な軸であり、
前記基板は、前記第１の表面と前記第２の表面との間に延在する第３の開口部及び第４の開口部を更に含み、前記第３の開口部及び前記第４の開口部は、互いに平行な第２の軸に沿って延在する長さを有する長寸法を有し、前記第２の平行な軸は前記第１の平行な軸を横切り、
前記中央領域は、前記第３の開口部及び前記第４の開口部によって少なくとも部分的に画定され、前記接続は、前記第３の開口部又は前記第４の開口部のうちの少なくとも１つと位置合わせされる部分を有するリードを含む、請求項１０に記載の超小型電子パッケージ。
【請求項１２】
前記開口部のうちの少なくとも１つと位置合わせされる部分を有する前記リードは、ワイヤボンドを含む、請求項１１に記載の超小型電子パッケージ。
【請求項１３】
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子は、それぞれ主にメモリ記憶機能を提供するように構成される、請求項１２に記載の超小型電子パッケージ。
【請求項１４】
前記基板を用いてそれぞれ固定される第３の超小型電子素子及び第４の超小型電子素子を更に備え、前記接続群のうちの少なくとも１つは、前記第３の超小型電子素子及び前記第４の超小型電子素子に前記それぞれの信号を搬送するように、前記それぞれの端子を前記第３の超小型電子素子及び前記第４の超小型電子素子の対応するコンタクトに電気的に結合する第３の接続及び第４の接続を含み、前記第１の接続、前記第２の接続、前記第３の接続、及び前記第４の接続によって搬送される信号は、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受け、
前記第１の表面の中央領域は第１の平行な軸と、該第１の平行な軸を横切る第２の平行な軸とによって画定され、各第１の平行な軸は前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在し、各第２の平行な軸は前記第３の超小型電子素子及び前記第４の超小型電子素子のうちの一方の超小型電子素子の面積をそれぞれ二等分し、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の対向する第１の縁部及び第２の縁部に対して平行な方向に延在する、請求項９に記載の超小型電子パッケージ。
【請求項１５】
前記基板は、前記超小型電子素子に面する前記第２の表面において露出するコンタクトを有し、前記超小型電子素子のコンタクトは基板コンタクトに面し、該基板コンタクトに接合される、請求項１４に記載の超小型電子パッケージ。
【請求項１６】
前記第１の平行な軸は、それぞれ前記第３の超小型電子素子又は前記第４の超小型電子素子のうちの厳密に一方を横切り、前記第２の平行な軸は、それぞれ前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの厳密に一方を横切る、請求項１４に記載の超小型電子パッケージ。
【請求項１７】
前記第１の端子の少なくとも幾つかは、前記第１の超小型電子素子または前記第２の超小型電子素子の前記面のうちの少なくとも１つの上に重なる、請求項９に記載の超小型電子パッケージ。
【請求項１８】
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記基板の表面に対して平行な方向において互いに離間して配置される、請求項１に記載の超小型電子パッケージ。
【請求項１９】
前記基板は、前記第１の表面と前記第２の表面との間の前記基板を貫通して延在する少なくとも１つの開口部を有し、前記第２の超小型電子素子は、該第２の超小型電子素子のコンタクトが該第２の超小型電子素子の前記面において露出され且つ前記第１の超小型電子素子の縁部を越えて配置されるように、前記第１の超小型電子素子の上に部分的に重なり、前記第２の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含む、請求項１に記載の超小型電子パッケージ。
【請求項２０】
前記少なくとも１つの開口部は、第１のボンド窓及び第２のボンド窓を含み、前記接続は、前記第１の超小型電子素子の前記面において露出するコンタクトに結合される第１のリードであって、前記第１のボンド窓と位置合わせされる部分を有する第１のリードと、前記第２のボンド窓と位置合わせされる部分を有する、前記第２の超小型電子素子に結合される第２のリードと、を含む、請求項１９に記載の超小型電子パッケージ。
【請求項２１】
前記第１のリード及び前記第２のリードが結合される前記端子のうちの少なくとも幾つかは、前記第１のボンド窓と前記第２のボンド窓との間の前記第１の表面において露出される、請求項２０に記載の超小型電子パッケージ。
【請求項２２】
前記第１の超小型電子素子は、その前面において、かつ該前面とは反対側の背面においてコンタクトを有し、前記第１の超小型電子素子の前記面は、その背面であり、かつ前記基板の前記第２の表面に装着され、リードは、前記コンタクトと前記基板の第２の表面において露出するコンタクトとの間に接続されるワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
【請求項２３】
前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はメモリ記憶アレイを含み、前記第１の超小型電子素子又は前記第２の超小型電子素子の少なくとも一方はマイクロコントローラを含む、請求項１に記載の超小型電子パッケージ。
【請求項２４】
前記第２の超小型電子素子の前記面は前記第１の超小型電子素子及び前記基板に面し、前記第２の超小型電子素子の前記面は、前記第２の超小型電子素子の対向する第１の周縁部及び第２の周縁部にそれぞれ隣接する第１の周辺領域及び第２の周辺領域を有し、前記第２の超小型電子素子のコンタクトは、前記第１の周辺領域と前記第２の周辺領域との間の前記第２の超小型電子素子の前記面の中央領域に配置され、該中央領域、前記第１の周辺領域、及び前記第２の周辺領域は、前記中央領域が前記第１の周縁部と前記第２の周縁部との間の最短距離における３分の１の中央部を占有するように、前記第１周縁部と前記第２の周縁部との間の方向において等しい幅を有する、請求項１９に記載の超小型電子パッケージ。
【請求項２５】
前記基板に面する前記第１の超小型電子素子の前記面は、前記第１の超小型電子素子の対向する第１の周縁部及び第２の周縁部にそれぞれ隣接する第１の周辺領域及び第２の周辺領域を有し、前記第１の超小型電子素子のコンタクトは、前記第１の超小型電子素子の前記第１の周辺領域と前記第２の周辺領域との間の前記第１の超小型電子素子の前記面の中央領域に配置され、前記第１の超小型電子素子の前記中央領域、前記第１の周辺領域、および前記第２の周辺領域は、前記第１の超小型電子素子の中央領域が、該第１の超小型電子素子の前記第１の周縁部と前記第２の周縁部との間の最短距離における３分の１の中央部を占有するように、前記第１の超小型電子素子の前記第１の周縁部と前記第２の周縁部との間の方向において等しい幅を有する、請求項２４に記載の超小型電子パッケージ。
【請求項２６】
前記第１のリードは、前記第２のボンド窓と位置合わせされた部分を有せず、前記第２のリードは、前記第１のボンド窓と位置合わせされた部分を有さない、請求項２１に記載の超小型電子パッケージ。
【請求項２７】
前記端子の少なくとも幾つかは、前記超小型電子素子うちの少なくとも１つの下に重なる、請求項２６に記載の超小型電子パッケージ。
【請求項２８】
前記端子の少なくとも幾つかは、前記第１の超小型電子素子の縁部と前記第２の超小型電子素子の隣接する縁部との間の間隔と位置合わせされた前記基板の前記第１の表面の一部において露出される、請求項２６に記載の超小型電子パッケージ。
【請求項２９】
超小型電子パッケージを作製する方法であって、
反対側に面する第１の表面及び第２の表面を有する基板の該第１の表面において露出する複数の端子と、第１の超小型電子素子及び第２の超小型電子素子と、を結合する電気的接続を形成するステップであって、前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記基板の前記第２の表面に面する面を有し、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、ステップ、
を含み、
前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続と、を含み、前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記基板は前記第１の表面を画定する縁部を有し、該第１の表面はその中央部分を占有する中央領域と、前記中央部分と前記縁部の少なくとも１つとの間の前記第１の表面の一部を占有する第２の領域と、を有し、前記端子は、前記中央領域において露出する第１の端子と、前記第２の領域において露出する第２の端子と、を含み、
前記接続群は、前記第１の端子と前記対応するコンタクトとを結合し、
前記超小型電子パッケージは、前記第２の端子と前記超小型電子素子のコンタクトとを電気的に結合する更なる接続を含む、方法。
【請求項３０】
超小型電子パッケージを作製する方法であって、
反対側に面する第１の表面及び第２の表面を有する基板の該第１の表面に配置された複数の端子と、第１の超小型電子素子及び第２の超小型電子素子と、を結合する電気的接続を形成するステップであって、前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記基板の前記第２の表面に面する面を有し、前記端子は、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、ステップ、
を含み、
前記接続はそれぞれの信号を搬送する接続群を含み、各接続群は、前記パッケージのそれぞれの端子から前記第１の超小型電子素子上の対応するコンタクトまで延在する第１の接続と、前記それぞれの端子から前記第２の超小型電子素子上の対応するコンタクトまで延在する第２の接続と、を含み、前記第１の接続及び前記第２の接続は、各接続群内の前記第１の接続及び前記第２の接続によって搬送されるそれぞれの信号が、前記それぞれの端子と、該端子に結合される前記対応するコンタクトのそれぞれとの間で同じ持続時間の伝搬遅延を受けるように構成され、
前記基板は、前記第１の表面と前記第２の表面との間の前記基板を貫通して延在する少なくとも１つの開口部を有し、前記第２の超小型電子素子は、該第２の超小型電子素子の前記面において露出する該第２の超小型電子素子のコンタクトが前記第１の超小型電子素子の縁部を越えて配置されるように、前記第１の超小型電子素子の上に部分的に重なり、前記第２の超小型電子素子の前記対応するコンタクトへの接続は、前記少なくとも１つの開口部と位置合わせされる部分を有するリードを含む、方法。