【事件の表示】
　特願２００６−３５４４５１「非揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成１９年　７月１９日出願公開、特開２００７−１８４０８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１８年１２月２８日（パリ条約による優先権主張平成１７年１２月３０日，大韓民国）の出願であって，平成２４年５月３１日付けで拒絶査定がされ，同年１０月４日に審判請求がされるとともに手続補正がされ，その後，前置審査において，同年１２月６日付けで最後の拒絶理由が通知されたが，これに対する応答はなかったものである。
　
２　平成２４年１２月６日付けの最後の拒絶理由通知（以下「前置拒絶理由通知」という。）について
　前置拒絶理由通知で通知された拒絶理由のうち，特許法第２９条第２項に係る理由の概要は，請求項１〜１０に係る発明は，引用例１〜４に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　
３　本願発明について
　本願の請求項１〜３８に係る発明は，平成２４年１０月４日にされた手続補正によって補正された特許請求の範囲の請求項１〜３８に記載された事項により特定されるとおりのものであり，そのうち請求項１に係る発明は以下のとおりのものである。（以下「本願発明」という。）
「【請求項１】
　ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイを含み，
　前記複数個のセルアレイの積層方向を基準にしてX，Y，Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし，前記単位バンクセルアレイが複数個備えられ，各単位バンクセルアレイごとに独立したリード/ライト動作を行い，
　前記単位セルは，
　ボトムワードラインと，
　前記ボトムワードラインの上部に形成された絶縁層と，
　前記絶縁層の上部に形成されフローティング状態を維持するP型またはN型チャンネル領域と，前記P型またはN型チャンネル領域の両側に連結されたP型またはN型ドレーン領域及びP型またはN型ソース領域とを含むフローティングチャンネル層と，
　前記フローティングチャンネル層の上部に形成されデータが保存される強誘電体層と，
　前記強誘電体層の上部に前記ボトムワードラインと平行して形成されたワードラインと，
　を備え，
　前記強誘電体層の極性状態に応じて前記フローティングチャンネル層のチャンネル領域に互いに異なるチャンネル抵抗を誘導し，前記データのリード/ライト動作が行われることを特徴とする非揮発性半導体メモリ装置。」
　
４　刊行物に記載された発明
　
（１）特開昭６２−２０８６６５号公報
　前置拒絶理由通知において引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６２−２０８６６５号公報（以下「引用例１」という。）には，第１図及び第２図とともに，次の記載がある。（下線は当合議体において付加。以下同様。）
「〔問題点を解決するための手段〕
　
この発明に係る半導体記憶装置は，記憶素子が２次元平面的に配列された記憶素子アレイを３次元的に積層して３次元半導体記憶回路を構成し，この半導体記憶回路の記憶素子を選択すべきアドレス信号を，前記記憶素子アレイの各層の選択信号および各層内のＸ，Ｙ方向の選択信号に分けることにより，前記３次元半導体記憶回路に立体的に配列された記憶素子を選択するようにしたものである
〔作用〕
　・・・（中略）・・・
〔実施例〕
　以下，この発明の実施例を図について説明する。
　第１図はこの発明の一実施例による積層形半導体記憶装置の構成を模式的に示したものであり，ここでは，記憶素子アレイを４層積層した場合をす。
この実施例では，第１図に示すように，ＭＯＳ形の記憶素子が４×４のＸ−Ｙマトリクス状に配置された２次元構造の記憶素子アレイ１，２，３および４を３次元的に積層して３次元半導体記憶回路を構成する
　このように構成された積層形の半導体記憶装置は，各記憶素子アレイ１〜４の記憶素子を選択する場合，Ｚアドレス信号９１，９２にて記憶素子プレイ１〜４の層を指定したうえ，Ｘアドレス信号７１，７２でその１つの層内の４本のアドレス線のうち１本を選択する。すなわちＸ／Ｚデコーダ回路５により各Ｚアドレス信号９１，９２およびＸアドレス信号７１，７２に対応して該デコーダ回路５から出力される１６本のアドレス線のうち１本を選択する。次に，この選択された記憶素子アレイ１〜４の４個の記憶素子のうちの１個をＹアドレス信号８１，８２にて選択することによって，その記憶素子に記憶されたデータをＹ入出力回路６のセンスアンプ，出力バッファで出力信号１０として読み出すことができる。
　・・・（中略）・・・
　上記実施例においては一層に４×４の記憶素子が４層積層されたものについて示したが，これらの値は複数個であればよい。
　また，
記憶素子の構成はダイナミックＲＡＭやスタティックＲＡＭ，ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭなど従来のＸ，Ｙアドレスにより選択可能なものであればどのようなものでも適用できる
　
　以上を総合すると，引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
「半導体記憶装置であって，ＭＯＳ型の記憶素子が２次元平面的に配列された記憶素子アレイを３次元的に積層して３次元半導体記憶回路を構成し，この半導体記憶回路のＭＯＳ型の記憶素子を選択すべきアドレス信号を，前記記憶素子アレイの各層の選択信号および各層内のＸ，Ｙ方向の選択信号に分けることにより，前記３次元半導体記憶回路に立体的に配列されたＭＯＳ型の記憶素子を選択するようにした，半導体記憶装置。」
　
（２）特開２０００−３４０７５９号公報
　前置拒絶理由通知において引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−３４０７５９号公報（以下「引用例２」という。）には，図１〜５及び図１２とともに，次の記載がある。
・「【０００１】
【発明の属する技術分野】この発明は，強誘電体を用いた不揮発性半導体メモリおよびその駆動方法に関する。
【０００２】
【従来の技術】強誘電体メモリは，強誘電体薄膜の高速な分極反転とその残留分極とを利用する高速書き換えが可能な不揮発性メモリである。この強誘電体メモリには，強誘電体キャパシタを用いるタイプ（ＦｅＲＡＭ型）と強誘電体をトランジスタのゲート部分に接続するタイプ（強誘電体ゲート型）とがある。このうち，
強誘電体ゲート型は，セル面積および非破壊読み出しの点で優れている。この強誘電体ゲート型不揮発性メモリとしては，ＭＦＳ（Metal-Ferroelectrics-Semiconductor) 型，ＭＦＩＳ（Metal-Ferroelectrics-Insulator-Semiconductor) 型
が知られている
・「【００１４】
【発明の実施の形態】以下，この発明の一実施形態について図面を参照しながら説明する。なお，実施形態の全図において，同一または対応する部分には同一の符号を付す。
【００１５】
図１は，この発明の一実施形態によるＮＡＮＤ型不揮発性半導体メモリのメモリセルアレイの回路図である
【００１６】
図１に示すように，この一実施形態によるＮＡＮＤ型不揮発性半導体メモリにおいては，一方のゲート部分に強誘電体が接続された強誘電体ゲート型デュアルゲート薄膜トランジスタにより構成されたメモリセルがｎ個直列接続されてメモリブロックが構成され，このメモリブロックがｋ個配置されてメモリセルアレイが構成されている
【００１７】
全てのメモリブロックの対応する段のメモリセルＭＣｉｊを構成する強誘電体ゲート型デュアルゲート薄膜トランジスタの強誘電体側の上部ゲート電極およびこの上部ゲート電極と対向する下部ゲート電極は，それぞれワード線Ｗｆｊ，Ｗｄｊにより構成されている
【００１８】次に，この一実施形態によるＮＡＮＤ型不揮発性半導体メモリの具体的な構造例について説明する。
【００１９】
図２はメモリセルアレイの一部を示す平面図，図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図，図４は図２のＩＶ−ＩＶ線に沿っての断面図，図５は図２のＶ−Ｖ線に沿っての断面図である
【００２０】
図２，図３，図４および図５に示すように，半導体薄膜１の一方の面上にゲート絶縁膜２および強誘電体薄膜３を介してワード線Ｗｆｊが設けられ，半導体薄膜１の他方の面上にゲート絶縁膜４を介してワード線Ｗｄｊがワード線Ｗｆｊと対向して設けられている。隣接するワード線Ｗｆｊの間の部分の半導体薄膜１には強誘電体ゲート型デュアルゲート薄膜トランジスタのソース領域／ドレイン領域を構成するｎ
+
 型領域５が設けられている。このｎ
+
 型領域５以外の部分の半導体薄膜１はｐ型であり，互いに対向するワード線Ｗｆｊ，Ｗｄｊにはさまれた部分のｐ型領域はチャネル領域を構成する
【００２１】半導体薄膜１は，例えば多結晶Ｓｉ薄膜である。ゲート絶縁膜２，４は，例えばＳｉＯ2 ，ＳｉＮ，ＣｅＯ2 ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 などの絶縁体からなる。これらのゲート絶縁膜２，４は，それぞれ半導体薄膜１の一方の面および他方の面の全面にわたって連続的に設けられている。強誘電体薄膜３は，例えばＳＢＴ，ＰＺＴなどの強誘電体からなる。この強誘電体薄膜３は，メモリセルアレイの全体にわたって連続的に設けられている。ワード線Ｗｆｉ，Ｗｄｉは，例えば多結晶Ｓｉ，Ｔａ，Ｗなどからなる。」
・「【００３１】次に，この一実施形態によるＮＡＮＤ型不揮発性半導体メモリの消去，書き込みおよび読み出しを行う方法について説明する。
【００３２】まず，消去はメモリセル毎ではなく，メモリブロック毎に一括して行う。強誘電体の分極反転に必要な電圧をＶw （例えば，４．４Ｖ）とする。
消去を行うには，ワード線Ｗｆ１〜Ｗｆｎに−Ｖ
w
 を印加する。ワード線Ｗｄ１〜Ｗｄｎおよび選択線ＷＳ１，ＷＳ２は全て０Ｖとする。これによってメモリブロック内の全てのメモリセルの強誘電体はすべて分極方向が揃えられ，メモリセルを構成するトランジスタのしきい値電圧が図１２のＣに示すようにＶ
th
Ｅに上昇する。この状態をデータ「０」とする
【００３３】書き込みは，メモリブロック内のワード線Ｗｆ１からワード線Ｗｆｎまで順に行う。また，同じワード線に接続されたメモリセルは同時に書き込みを行う。
【００３４】一例として，
メモリセルＭＣ１１にデータ「１」を，メモリセルＭＣｋ１にデータ「０」を書き込む場合を考える
これによって，メモリセルＭＣ１１では，このメモリセルＭＣ１１を構成するトランジスタのチャネル領域が０Ｖとなることにより強誘電体の分極反転が生じ，トランジスタのしきい値電圧が図１２のＡに示すようにＶ
th
Ｗに下がってデータ「１」が書き込まれる。一方，メモリセルＭＣｋ１では，ワード線Ｗｆ１とメモリセルＭＣｋ１を構成するトランジスタのチャネル領域との双方にＶ
w
 が印加されるため，上下方向の電界が相殺されて強誘電体の分極反転は起こらず，データ「０」が保持される
【００３５】
　・・・（中略）・・・
【００３６】以下同様にしてワード線単位に，先に書き込みを行ったメモリセルのトランジスタをオフとしてデータが変わらないようにしながらワード線Ｗｆｎまで書き込みを行う。
【００３７】以上のようにして書き込みを行うことにより，ランダム書き込みではないが，ディスターブの少ない書き込みを行うことが可能となる。
【００３８】他のメモリブロックに書き込みを行う場合には選択トランジスタＳＴｉ２をオフとして，ディスターブを完全に防止する。
【００３９】読み出しは次のようにして行う。例えば，ビット線Ｂ１に接続されたメモリセルのデータを読み出す場合，選択線ＷＳ１，ＷＳ２にしきい値電圧以上の電圧を印加して選択トランジスタＳＴ１１，ＳＴ１２をオンとする。
まず，メモリセルＭＣ１１のデータを読み出す場合には，ワード線Ｗｄ２〜ＷｄｎにＶ
th
Ｅを印加してメモリセルＭＣ１ｊ（ｊ＝２〜ｎ）を構成するトランジスタをオンとする。そして，ビット線Ｂ１に所定の読み出し電圧を印加し，ソース−ドレイン間の電流，すなわちビット線Ｂ１に流れる電流を調べる。電流が流れる場合はメモリセルＭＣ１１のデータは「１」であり，電流が流れない場合はメモリセルＭＣ１１のデータは「０」である
【００４０】
　・・・（中略）・・・
【００４１】以下同様にしてそれぞれのメモリセルのデータを読み出すことができる。このように，読み出し時にはランダムアクセスが可能である。」
　
　ここで，上記段落【００１７】〜【００２０】の記載とともに図２〜５を参照すると，図２〜４から，ワード線Ｗｄｊ及びこれと対向して設けられているワード線Ｗｆｊは，平行に配置されていることが見て取れる。
　また，段落【００３１】〜【００４１】の記載から，書き込み時には，メモリセルを構成する強誘電体の分極反転が生じ，トランジスタのしきい値電圧下がってデータ「１」が書き込まれ，あるいは，メモリセルを構成する強誘電体の分極反転は起こらず，データ「０」が保持されてメモリセルにデータ「０」が書き込まれ，また，読み出し時に，ソース−ドレイン間の電流が流れる場合はメモリセルのデータは「１」であり，電流が流れない場合はメモリセルデータは「０」であるとして読み出されるものであることがわかる。
　
　以上を総合すると，引用例２には以下の発明が記載されているものと認められる。
「ＮＡＮＤ型不揮発性半導体であって，
　一方のゲート部分に強誘電体が接続された強誘電体ゲート型デュアルゲート薄膜トランジスタにより構成されたメモリセルがｎ個直列接続されてメモリブロックが構成され，このメモリブロックがｋ個配置されてメモリセルアレイが構成されており，
　メモリセルを構成する強誘電体ゲート型デュアルゲート薄膜トランジスタの強誘電体側の上部ゲート電極およびこの上部ゲート電極と対向する下部ゲート電極は，それぞれワード線Ｗｆｊ及びＷｄｊにより構成されており，
　半導体薄膜１の一方の面上にゲート絶縁膜２および強誘電体薄膜３を介してワード線Ｗｆｊが設けられ，半導体薄膜１の他方の面上にゲート絶縁膜４を介してワード線Ｗｄｊがワード線Ｗｆｊと対向して平行に設けられ，隣接するワード線Ｗｆｊの間の部分の半導体薄膜１には強誘電体ゲート型デュアルゲート薄膜トランジスタのソース領域／ドレイン領域を構成するｎ+ 型領域５が設けられ，このｎ+ 型領域５以外の部分の半導体薄膜１はｐ型であり，互いに対向するワード線Ｗｆｊ，Ｗｄｊにはさまれた部分のｐ型領域はチャネル領域を構成しており，
　書き込み時には，メモリセルを構成する強誘電体の分極反転が生じ，トランジスタのしきい値電圧が下がってデータ「１」が書き込まれ，あるいは，メモリセルを構成する強誘電体の分極反転は起こらず，データ「０」が保持されてメモリセルにデータ「０」が書き込まれ，
　読み出し時には，ソース−ドレイン間の電流が流れる場合はメモリセルのデータは「１」であり，電流が流れない場合はメモリセルデータは「０」であるとして読み出されるものである，
　ＮＡＮＤ型不揮発性半導体。」
　
５　対比
　引用発明と本願発明とを対比する。
　
・引用発明の「ＭＯＳ型の記憶素子が２次元平面的に配列された記憶素子アレイを３次元的に積層して３次元半導体記憶回路を構成し」たものは，本願発明の「ーとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイ」に相当する。
・引用発明の「半導体記憶装置」は，本願発明の「非揮発性半導体メモリ装置」とは，「半導体メモリ装置」である点で一致する。
　
　したがって，引用発明と本願発明とは，以下の点で一致する。
「ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイを含む，非揮発性半導体メモリ装置。」
　
　一方，両者は以下の各点で相違する。
《相違点１》
　本願発明は，「前記複数個のセルアレイの積層方向を基準にしてX，Y，Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし，前記単位バンクセルアレイが複数個備えられ，各単位バンクセルアレイごとに独立したリード/ライト動作を行」う構成を備えるのに対し，引用発明はこのような構成を備えない点。
　
《相違点２》
　本願発明は，「前記単位セルは，　ボトムワードラインと，　前記ボトムワードラインの上部に形成された絶縁層と，　前記絶縁層の上部に形成されフローティング状態を維持するP型またはN型チャンネル領域と，前記P型またはN型チャンネル領域の両側に連結されたP型またはN型ドレーン領域及びP型またはN型ソース領域とを含むフローティングチャンネル層と，　前記フローティングチャンネル層の上部に形成されデータが保存される強誘電体層と，　前記強誘電体層の上部に前記ボトムワードラインと平行して形成されたワードラインと，　を備え，　前記強誘電体層の極性状態に応じて前記フローティングチャンネル層のチャンネル領域に互いに異なるチャンネル抵抗を誘導し，前記データのリード/ライト動作が行われる」構成を備えるのに対し，引用発明は「ＭＯＳ型の記憶素子」を備えるものの，本願発明に係る上記構成までは備えない点。
　
６　判断
　上記各相違点について検討する。
　
《相違点１について》
　一般に，半導体記憶装置において，単位バンクセルアレイを複数個備え，各単位バンクセルアレイごとに独立したリード/ライト動作を行う構成を採ることは，以下の周知例１〜３にも示されているように，従来より周知の技術であり，ここで，各バンクセルアレイにおいて記憶素子をどのように配列するかは適宜に設定できることである。
　そして，一般に，半導体記憶装置の記憶セルを直交方向に配列させることは従来より周知の技術であるところ，引用発明におけるセルアレイは，Ｘ，Ｙ，および積層方向（すなわちＺ方向）に配列されたものであるから，これに倣って，引用発明に係る３次元半導体記憶回路をＸ，Ｙ，Ｚ方向に配列してグループを作成し，当該グループにより単位バンクセルアレイを構成して，相違点１に係る，「前記複数個のセルアレイの積層方向を基準にしてX，Y，Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし，前記単位バンクセルアレイが複数個備えられ，各単位バンクセルアレイごとに独立したリード/ライト動作を行」うことに対応する構成を備えることは，上記各周知技術を勘案して，当業者が適宜になし得たことである。
　よって，相違点１は，当業者が適宜になし得た範囲に含まれる程度のものである。
　
周知例１：　特開２００２−２５２９９号公報
　前置拒絶理由通知において引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００２−２５２９９号公報（以下「周知例１」という。）には，図１，図２及び図１４とともに，次の記載がある。
「【００７６】図１４には，図１又は図２の実施例に適用されるＤＲＡＭ一例のブロック図が示されている。このＤＲＡＭは，システムＬＳＩにおける一つのモジュールないしは機能ユニットを構成することになる。
特に制限されないが，このＤＲＡＭは，大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は，その個数が例えば，最大１６をもって変更可能とされる。一つのメモリバンク，例えば第１番目のメモリバンクｂａｎｋ１は，メモリセルアレイＭＡ１，センスアンプＳＡ０，ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路，タイミング発生回路及びカラムセレクタＴＧ１，ＣＳ１，ロウデコーダＲＤ１，及びカラムスイッチ回路ＣＳ１からなる
【００７７】それら複数のメモリバンクに対して，アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され，データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ，ＩＯＢに対して共通のメモリ入出力回路ＭＩＯが設けられている。メモリ入出力回路ＭＩＯは，図１の内部バスＢＵＳに結合されるポートをその内部に持つ。ＤＲＡＭは，また，配線群を介して内部電圧発生制御回路ＶＧＣから供給される基板電圧ＶＢＢ，昇圧電圧ＶＰＰ及び内部電圧ＶＤＬ等の動作電圧が供給される。」
　
周知例２：　特開２００２−７４９９５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００２−７４９９５号公報（以下「周知例２」という。）には，図１及び図２とともに，次の記載がある。
「【００１４】図１は，本発明に係る半導体記憶装置の実施例であるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の全体構成を示すブロック図である。同図に示されるＳＤＲＡＭ１は，特に制限されないが，公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
【００１５】この実施例のＳＤＲＡＭ１は，４個のメモリバンクＢＮＫ０〜ＢＮＫ３を備え，
各メモリバンクＢＮＫ０〜ＢＮＫ３で各々独立にデータの読み書きが可能に構成されている。上記メモリバンクＢＮＫ０〜ＢＮＫ３には１個又は複数に分割されたメモリアレイ２１…が含まれる
　
周知例３：　特開２００３−２９７０７３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００３−２９７０７３号公報報（以下「周知例３」という。）には，図８及び図９とともに，次の記載がある。
「【００４３】次に，本発明の第２の実施形態に係る半導体記憶装置について説明する。図８に，本発明の第２の実施形態に係る半導体記憶装置の構成を示す。図８に示すように，この半導体記憶装置においては，Ｍ個（Ｍは２以上の整数）の行ブロックＲＢ０〜ＲＢ（Ｍ−１）に，Ｍ個のセンスアンプＳＡ０〜ＳＡ（Ｍ−１）がそれぞれ接続されている。各々の行ブロックは，第１の実施形態において説明したように，直列接続された複数のメモリセルによって構成されるメモリセルブロックと，第１及び第２のスイッチ用トランジスタと，第１及び第２の読出し用キャパシタとを含んでいる。Ｍ個の行ブロックが配列されて，メモリセルアレイ３０を構成している。
【００４４】
　・・・（中略）・・・
【００４６】次に，本発明の第３の実施形態に係る半導体記憶装置について説明する。図９に，本発明の第２の実施形態に係る半導体記憶装置の構成を示す。図９に示すように，
この半導体記憶装置は，Ｌ個（Ｌは２以上の整数）のデータバンクＤＢ０〜ＤＢ（Ｌ−１）を含んでいる。各々のデータバンクは，第２の実施形態において説明したようなメモリセルアレイと，複数のセンスアンプと，複数の第１及び第２の列選択トランジスタと，第１及び第２の入出力線とを含んでいる。各々のデータバンクは，これらの列選択トランジスタに印加する列選択信号を作成する列デコーダをさらに含んでいる。また，これらのデータバンクにおいてはワードラインが独立しており，独立したアクセス動作が可能となっている
　
《相違点２について》
　前記４（１）に摘記したとおり，引用例１には，「記憶素子の構成はダイナミックＲＡＭやスタティックＲＡＭ，ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭなど従来のＸ，Ｙアドレスにより選択可能なものであればどのようなものでも適用できる」と記載されており，引用発明における「記憶素子」として，どのようなものを用いるかは適宜選択できたものといえる。
　一方，前記４（２）に記載したとおり，引用例２には，「ＮＡＮＤ型不揮発性半導体であって，　一方のゲート部分に強誘電体が接続された強誘電体ゲート型デュアルゲート薄膜トランジスタにより構成されたメモリセルがｎ個直列接続されてメモリブロックが構成され，このメモリブロックがｋ個配置されてメモリセルアレイが構成されており，　メモリセルを構成する強誘電体ゲート型デュアルゲート薄膜トランジスタの強誘電体側の上部ゲート電極およびこの上部ゲート電極と対向する下部ゲート電極は，それぞれワード線Ｗｆｊ及びＷｄｊにより構成されており，　半導体薄膜１の一方の面上にゲート絶縁膜２および強誘電体薄膜３を介してワード線Ｗｆｊが設けられ，半導体薄膜１の他方の面上にゲート絶縁膜４を介してワード線Ｗｄｊがワード線Ｗｆｊと対向して平行に設けられ，隣接するワード線Ｗｆｊの間の部分の半導体薄膜１には強誘電体ゲート型デュアルゲート薄膜トランジスタのソース領域／ドレイン領域を構成するｎ+ 型領域５が設けられ，このｎ+ 型領域５以外の部分の半導体薄膜１はｐ型であり，互いに対向するワード線Ｗｆｊ，Ｗｄｊにはさまれた部分のｐ型領域はチャネル領域を構成しており，　書き込み時には，メモリセルを構成する強誘電体の分極反転が生じ，トランジスタのしきい値電圧が下がってデータ「１」が書き込まれ，あるいは，メモリセルを構成する強誘電体の分極反転は起こらず，データ「０」が保持されてメモリセルに「０」が書き込まれ，　読み出し時には，ソース−ドレイン間の電流が流れる場合はメモリセルのデータは「１」であり，電流が流れない場合はメモリセルデータは「０」であるとして読み出されるものである，　ＮＡＮＤ型不揮発性半導体」が記載されている。
　そして，当該「ＮＡＮＤ型不揮発性半導体」における「一方のゲート部分に強誘電体が接続された強誘電体ゲート型デュアルゲート薄膜トランジスタにより構成されたメモリセル」は，「強誘電体側の上部ゲート電極およびこの上部ゲート電極と対向する下部ゲート電極は，それぞれワード線Ｗｆｊ及びＷｄｊにより構成されており，　半導体薄膜１の一方の面上にゲート絶縁膜２および強誘電体薄膜３を介してワード線Ｗｆｊが設けられ，半導体薄膜１の他方の面上にゲート絶縁膜４を介してワード線Ｗｄｊがワード線Ｗｆｊと対向して平行に設けられ，隣接するワード線Ｗｆｊの間の部分の半導体薄膜１には強誘電体ゲート型デュアルゲート薄膜トランジスタのソース領域／ドレイン領域を構成するｎ+ 型領域５が設けられ，このｎ+ 型領域５以外の部分の半導体薄膜１はｐ型であり，互いに対向するワード線Ｗｆｊ，Ｗｄｊにはさまれた部分のｐ型領域はチャネル領域を構成して」いるところ，これを本願発明における「前記単位セルは，　ボトムワードラインと，　前記ボトムワードラインの上部に形成された絶縁層と，　前記絶縁層の上部に形成されフローティング状態を維持するP型またはN型チャンネル領域と，前記P型またはN型チャンネル領域の両側に連結されたP型またはN型ドレーン領域及びP型またはN型ソース領域とを含むフローティングチャンネル層と，　前記フローティングチャンネル層の上部に形成されデータが保存される強誘電体層と，　前記強誘電体層の上部に前記ボトムワードラインと平行して形成されたワードラインと，　を備え」る構成とを比較すると，引用例２に記載された発明の「メモリセル」，「ワード線Ｗｄｊ」，「半導体薄膜１の他方の面上」の「ゲート絶縁膜４」，「半導体薄膜１」であって「強誘電体ゲート型デュアルゲート薄膜トランジスタのソース領域／ドレイン領域を構成するｎ+ 型領域５が設けられ，このｎ+ 型領域５以外の部分の半導体薄膜１はｐ型であり，互いに対向するワード線Ｗｆｊ，Ｗｄｊにはさまれた部分のｐ型領域はチャネル領域を構成して」いるもの，「強誘電体薄膜３」，及び「ワード線Ｗｆｊ」であって「ワード線Ｗｄｊがワード線Ｗｆｊと対向して平行に設けられ」たものは，それぞれ，本願発明の「単位セル」，「ボトムワードライン」，「前記ボトムワードラインの上部に形成された絶縁層」，「前記絶縁層の上部に形成されフローティング状態を維持するP型またはN型チャンネル領域と，前記P型またはN型チャンネル領域の両側に連結されたP型またはN型ドレーン領域及びP型またはN型ソース領域とを含むフローティングチャンネル層」，「強誘電体層」，及び「前記強誘電体層の上部に前記ボトムワードラインと平行して形成されたワードライン」に相当するといえる。
　また，引用例２に記載された発明の，「書き込み時には，メモリセルを構成する強誘電体の分極反転が生じ，トランジスタのしきい値電圧が下がってデータ「１」が書き込まれ，あるいは，メモリセルを構成する強誘電体の分極反転は起こらず，データ「０」が保持されてメモリセルにデータ「０」が書き込まれ，　読み出し時には，ソース−ドレイン間の電流が流れる場合はメモリセルのデータは「１」であり，電流が流れない場合はメモリセルデータは「０」であるとして読み出される」ことは，本願発明における「前記強誘電体層の極性状態に応じて前記フローティングチャンネル層のチャンネル領域に互いに異なるチャンネル抵抗を誘導し，前記データのリード/ライト動作が行われること」に相当する。
　そうすると，引用発明における「ＭＯＳ型の記憶素子」を，上記引用例２に記載された発明のメモリセルに置き換えて，相違点２に係る構成を備えるようにすることは，当業者が適宜になし得たことである。
　
　なお，引用例２に記載された発明においては，「半導体薄膜１の一方の面上にゲート絶縁膜２および強誘電体薄膜３を介してワード線Ｗｆｊが設けられ」，「ゲート絶縁膜２」を含むものとなっているが，前記４（２）に摘記したとおり，引用例２の段落【０００２】には，「強誘電体ゲート型は，セル面積および非破壊読み出しの点で優れている。この強誘電体ゲート型不揮発性メモリとしては，ＭＦＳ（Metal-Ferroelectrics-Semiconductor) 型，ＭＦＩＳ（Metal-Ferroelectrics-Insulator-Semiconductor) 型および・・・（中略）・・・が知られている。」とあり，ゲート金属と半導体層との間に強誘電体のみを設けたＭＦＳ型も記載されており，引用例２には「半導体薄膜１の一方の面上に」「強誘電体薄膜３を介してワード線Ｗｆｊが設けられ」たものも記載されているに等しいといえる。
　また，以下の周知例４にも示されているように，ゲート金属と半導体層との間に強誘電体のみを設けた構造自体は，従来より周知のものである。
　
周知例４：　特開平８−３３５６４５号公報
　前置拒絶理由通知において引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開平８−３３５６４５号公報（以下「周知例４」という。）には，図１とともに，次の記載がある。
「【００３７】
【実施例】
実施例１．以下，この発明の実施例を図について説明する。図１は１つのメモリセルを示す図であり，図１において１はシリコン層からなり，Ｐ型低濃度不純物領域であるメモリセルの半導体領域，２，３は上記半導体領域１に形成されたＮ型高濃度不純物領域であるソース／ドレイン領域，
４は上記半導体領域１内に形成されたソース／ドレイン領域２，３に挟まれたチャネル形成領域である。５は上記チャネル形成領域４上に形成された強誘電体膜を含むゲート誘電体膜，６は上記ゲート誘電体膜５上に形成されたゲート電極
　
　よって，相違点２は，当業者が適宜になし得た範囲に含まれる程度のものである。
　
　従って，本願発明は，周知技術を勘案して，引用例１に記載された発明及び引用例２に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有するものが容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができない。
　
７．むすび
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は，拒絶をすべきものである。
　よって，結論のとおり審決する。