【事件の表示】
　平成　４年特許願第２０１６８８号「シングルチップ・マイクロコンピュータ」拒絶査定に対する審判事件［平成　６年　２月２５日出願公開、特開平　６−　５２３３３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年７月２９日の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という）
　
「マイクロコンピュータの内部アドレス・バス及び内部データ・バスに接続された内部ＲＡＭと、
前記内部ＲＡＭの読み出しアドレスを設定するためのアドレス・レジスタと、　
　前記内部アドレス・バス上のアドレス値と前記アドレスレジスタの設定値とを比較し一致信号を出力するアドレス比較器と、
　前記一致信号によりトリガされ前記内部データ・バス上のデータ値をラッチするデータ・ラッチ回路と、
　外部トリガ入力により起動制御され前記アドレス・レジスタの設定値と前記データ・ラッチ回路の出力値とを結合し１つのデータに変換したデータを送出するとともに前記データ送出の終了に応じて制御信号を出力する制御回路と、　
　前記送出されたデータを外部に出力するとともに前記制御信号に応じて新たなアドレス値を入力し前記新たなアドレス値を前記アドレス・レジスタに設定すべく前記新たなアドレス値を送付するインタフェース回路
　とを備えることを特徴とするシングルチップ・マイクロコンピュータ。」
　
２．引用刊行物記載の発明
　これに対して、原審の拒絶の理由に引用された「特開平３−２０４７４０号公報」（以下、「引用刊行物」という）には、次の事項が記載されている。
　
記載事項（１）「所定のソフトウエアによって設定可能な一つ以上の任意の内部ＲＡＭアドレスに対応するＲＡＭデータを、定期的にソフトウエア処理の介在なしに外部に対して出力するＲＡＭデータ出力手段として、
　所定の時間間隔において、定期的にトリガ信号を出力するインターバルタイマと、
　前記内部ＲＡＭアドレスを示すアドレス値を保持するアドレス・レジスタと、
　内部アドレス・バス上のアドレス値と前記アドレス・レジスタのアドレス値とを比較し、両アドレス値が一致する場合においてのみ、一致信号を出力するアドレス比較器と、
　前記一致信号をトリガ信号として、内部データ・バス上のデータをラッチし、次のトリガ信号として機能する一致信号が入力されるまでは、そのデータを保持するデータ・ラッチ回路と、
　前記データ・ラッチ回路から転送されてくるデータを、前記トリガ信号を介して所定の順番にて選択して出力するデータ・セレクタと、
　前記データ・セレクタから入力される選択データと、前記トリガ信号を介して前記アドレス・レジスタから転送されてくる前記選択データに対応するアドレスと、を外部に出力するとともに、一般データの入出力用として兼用されるシリアル・インタフェイス回路と、
を備えることを特徴とするシングルチップ・マイクロコンピュータ。」（特許請求の範囲１）
　
記載事項（２）「一方、インターバル・タイマ８からは、定期的にトリガ信号１０３，１０４が出力されており、　（省略）　上記のデータ・ラッチ回路（Ａ）５およびデータ・ラッチ回路（Ｂ）６にラッチされたデータは、データ・セレクタ７において、インターバル・タイマ８から定期的に送られてくるトリガ信号１０４を介して順番に選択され、シリアル・インタフェイス回路９に転送される。また同時に、トリガ信号１０３を介して、上記の選択されたデータに対応するアドレスが、それぞれアドレス・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２からシリアル・インタフェイス回路９に転送されて、シリアル・インタフェイス回路９からは、内部アドレス値と、この内部アドレス値に対応するデータ値とが、端子５２を介して外部に出力される。」（第３頁左下欄第１行から同欄第１８行）
　
記載事項（３）「従って、外部からモニタしたい内部ＲＡＭアドレスをアドレス・レジスタに設定しておくことにより、シングルチップ・マイクロコンピュータの内部アドレス・バス２０１および内部データ・バス２０２に設定されている内部ＲＡＭアドレスに対するアクセスが発生する度ごとに、最新の内部ＲＡＭデータ値が自動的に更新されて、定期的に外部に対して出力される。」（第３頁左下欄第１９行から同頁右下欄第６行）
　
　上記記載事項（３）から、内部ＲＡＭは図示されていないが、内部アドレス・バス２０１、内部データ・バス２０２には内部ＲＡＭが接続されているものと認められる。
　
　また、シリアル・インタフェイス回路もインタフェース回路の１つである。　
　よって、上記引用刊行物には
「マイクロコンピュータの内部アドレス・バス（２０１）及び内部データ・バス（２０２）に接続された内部ＲＡＭと、
　所定のソフトウエアによって外部からモニタしたい前記内部ＲＡＭアドレスを示すアドレス値を保持するアドレス・レジスタ（１，２）と、
　前記内部アドレス・バス（２０１）上のアドレス値と前記アドレス・レジスタ（１，２）のアドレス値とを比較し、両アドレスが一致する場合においてのみ、一致信号を出力するアドレス比較器（３，４）と、
　前記一致信号をトリガ信号として、内部データ・バス上のデータをラッチし、次のトリガ信号として機能する一致信号が入力されるまでは、そのデータを保持するデータ・ラッチ回路（５，６）と、
　所定の時間間隔において、定期的にトリガ信号を出力し、前記アドレス・レジスタのアドレス値と、このアドレス値に対応する前記データ・ラッチ回路の出力値とをインタフェース回路に送出させるインターバルタイマ（１０４）と、
　前記送出されたデータを外部に出力するとともに、一般データの入出力用として兼用される前記インタフェース回路（９）
　とを備えたシングルチップ・マイクロコンピュータ」（以下、引用発明という）が記載されている。
　
３．対比
　本願発明の「内部ＲＡＭの読み出しアドレスを設定するためのアドレス・レジスタ」は、本願請求項の記載から、外部に出力されるものであって、そして該外部に出力されるデータは「前記内部アドレス・バス上のアドレス値と前記アドレスレジスタの設定値とを比較」して、一致したときの「内部データ・バス上のデータ値」と該アドレス・レジスタの内容である。
　したがって、引用発明の「外部からモニタしたい前記内部ＲＡＭアドレスを示すアドレス値を保持するアドレス・レジスタ（１，２）」は本願発明の「「内部ＲＡＭの読み出しアドレスを設定するためのアドレス・レジスタ」に該当する。
　
　また、本願発明の「アドレス比較器」は「比較し一致信号を出す」のに対して、引用発明の「アドレス比較器（３，４）」は「一致する場合においてのみ、一致信号を出す」ものであり、表現が相違するが、「一致する場合を検出するには何等かの手法で「比較し」なければならないこと及び「比較器」であるから、比較しているものと認められ、上記相違は単なる表現上の相違にすぎず、引用発明の「　前記内部アドレス・バス（２０１）上のアドレス値と前記アドレス・レジスタ（１，２）のアドレス値とを比較し、両アドレスが一致する場合においてのみ、一致信号を出力するアドレス比較器（３、４）」は本願発明の「前記内部アドレス・バス上のアドレス値と前記アドレスレジスタの設定値とを比較し一致信号を出力するアドレス比較器」に該当する。
　
　引用発明の「前記アドレス・レジスタのアドレス値と、このアドレス値に対応する前記データ・ラッチ回路の出力値とをインタフェース回路に送出させる」とは上記記載事項（２）の「データ・セレクタ７において、インターバル・タイマ８から定期的に送られてくるトリガ信号１０４を介して順番に選択され、シリアル・インタフェイス回路９に転送される。また同時に、トリガ信号１０３を介して、上記の選択されたデータに対応するアドレスが、それぞれアドレス・レジスタ（Ａ）１およびアドレス・レジスタ（Ｂ）２からシリアル・インタフェイス回路９に転送されて、シリアル・インタフェイス回路９からは、内部アドレス値と、この内部アドレス値に対応するデータ値とが、端子５２を介して外部に出力される。」の記載から、「前記アドレス・レジスタの設定値と前記データ・ラッチ回路の出力値とを結合し１つのデータに変換したデータを送出する」には相違ない。
　
　そして以上のことから、引用発明のインターバル・タイマは、本願発明の制御回路の機能のうちの「外部に出力する」ための機能部分に相当する。
　
　以上のことから、本願発明と引用発明とは
「マイクロコンピュータの内部アドレス・バス及び内部データ・バスに接続された内部ＲＡＭと、
　
　前記内部ＲＡＭの読み出しアドレスを設定するためのアドレス・レジスタと、
　前記内部アドレス・バス上のアドレス値と前記アドレス・レジスタのアドレス値とを比較し一致信号を出力するアドレス比較器と、
　
　前記一致信号をトリガ信号として、内部データ・バス上のデータをラッチするデータ・ラッチ回路と、
　
　前記アドレス・レジスタの設定値と前記データ・ラッチ回路の出力値とを結合し１つのデータに変換したデータを送出する制御回路と、
　
　前記送出されたデータを外部に出力し、また入力機能を有するインタフェース回路
　
とを備えたシングルチップ・マイクロコンピュータ」である点で一致し、
以下の点で相違する。
　
１、データを外部に出力する制御回路が、本願発明では「外部トリガによって起動制御される」のに対し、引用発明ではインターバルタイマを用い、「所定の時間間隔において、定期的にトリガ信号を出力するインターバル・タイマ」である点
　
２、本願発明では、上記制御回路が「前記データ送出の終了に応じて制御信号を出力する」し、インタフェース回路の入力機能が「前記制御信号に応じて新たなアドレス値を入力し前記新たなアドレス値を前記アドレス・レジスタに設定すべく前記新たなアドレス値を送付する」機能をも有するのに対して、
　上記引用刊行物では、「所定のソフトウエアによって、外部からモニタしたい内部ＲＡＭアドレスが前記アドレス・レジスタに設定される」点
　
４，当審の判断
相違点１について：
　請求人は、この点について理由補充書において「外部トリガ入力により起動制御される制御回路を設け、任意のタイミングにより、捕獲された内部ＲＡＭのデータを外部に対し送出する」するのに対し、引用文献１に記載のものは「一定のタイミングでモニタするものであり」と主張している。
　しかしながら、モニタしたいデータを外部に出力する制御信号として、引用発明のように一定周期ではなく、「外部トリガ」とすることは、原審の査定時に周知の例としてあげられている特開昭６１−１６０１６７号公報（「検査用制御回路１は、外部制御端子６からの信号によって設定される。検査用制御回路１の出力信号１０は出力制御回路４に入力され、検査時に内部データ・バス８の内容を外部端子７に出力するように制御している。」（第２頁右上欄第４行から第８行））、特開平２−２０８７８５号公報（「トレース・メモリ２０の情報の出力は、外部アナライザ端子をアクティブにすることにより、可能になる。」（第３頁左下欄第１９行から同頁右下欄第１行）））に見られるように、一般的に行われている周知慣用手段にすぎないので、一定周期にするべくインターバル・タイマを用いるか、任意時点にするべく外部トリガによるようにするか当業者が適宜なし得る置換にすぎない。
　
相違点２について：
　例えば、本願出願前に公開された特開平３−２１４２４２号公報には、ＣＭＤ／ＤＡＴＡ線２５に入る信号はインタフェース回路であるシリパラ変換器を経由してコマンド・パラメータ解析部７に入り、コマンドが解析され、コマンドがトラップアドレス要求コマンドであれば、トラップアドレスをトラップアドレスレジスタ８に設定すること、そして、モニタしたいデータも上記シリパラ変換器を経由して出力されるものであることが記載されており（第４頁右下欄第２行から同欄第７行および第１図、第２図参照）、したがって、デバッグに際して、ユーザプログラムを変更せずに、そのプログラムを実行中にそのプログラムとは独立にトラップアドレスの設定を行い、かつ、ユーザプログラムの実行の実行時間をほとんど損なわずにモニタしたいデータを出力するという要請、および「前記送出されたデータを外部に出力するとともに新たなアドレス値を入力し前記新たなアドレス値を前記アドレス・レジスタに設定すべく前記新たなアドレス値を送付するインタフェース回路」は周知である。
　そして、本願発明の目的上から新アドレスの設定はデータを送出した後でなくてはならないのは明らかであり、送信後自動的に受信モードに入る通信手法は、例えば、特開昭５１−１３５３０３号公報、特開昭５６−１５８５４６号公報に記載されるように慣用手段である。
　
　したがって、相違点２のように上記制御回路が「前記データ送出の終了に応じて制御信号を出力する」し、インタフェース回路の入力機能が「前記制御信号に応じて新たなアドレス値を入力し前記新たなアドレス値を前記アドレス・レジスタに設定すべく前記新たなアドレス値を送付する」機能をも有するようになすことは当業者が適宜なし得たものと認められる。
　
５、むすび
　よって、本願請求項１に係る発明は原審の拒絶理由に示された刊行物である特開平０３−２０４７４０号公報に記載された発明および周知の発明に基づいて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項に規定により特許を受けることができない。
　
　よって、結論のとおり審決する。