【事件の表示】
　平成　１年特許願第１９１４３９号「記憶回路」拒絶査定に対する審判事件［平成　３年　３月１３日出願公開、特開平　３−　５８３８６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年７月２６日に出願された特願平１−１９１４３９号であって、その発明の要旨は、平成８年７月１７日付けの手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲第１項に記載された次のとおりのものであると認める。
　「１．アドレスデータを入力する端子と、
　入力端子から入力された前記アドレスデータをラッチするアドレスラッチ回路と、
　前記アドレスラッチ回路の出力する前記アドレスデータよって指定される記憶番地の記憶データを読み出すメモリ回路と、
　前記メモリ回路から読み出された前記記憶データをラッチするデータラッチ回路と、
　前記データラッチ回路の出力から記憶データを出力する出力端子と、
　前記アドレスラッチ回路と前記データラッチ回路の内容をそれぞれ更新するための周期を決めるクロック信号を与える同期制御手段とを備える記憶回路であって、
　前記クロック信号の周期は、前記記憶回路のアクセス時間の整数分の１の短いサイクルであることを特徴とする記憶回路。」
２．引用刊行物・周知例
（ａ）引用刊行物
　これに対して、原査定の拒絶の理由に引用された特開昭６１−１４８６９２号公報（昭和６１年７月７日出願公開。以下、「引用例１」という。）には、
（イ）「［問題を解決する手段］前記第３図のごとき装置においては、信号が各回路ブロックを順番に伝わっていくのであるから、最初の記憶信号が最終的に出力される前に次のアドレス信号を入力しても連続的な読み出しはできるはずである。このように構成すれば、読み出しサイクルタイムｔｒｃをアクセスタイムｔａｃよりも短く設定することが可能なはずである。（中略）本発明は上記の考察に基づいて、各回路ブロックごとにその出力を一時記憶回路に記憶させ、それらの一時記憶回路をクロックパルスで同期させながら次段の回路ブロックに信号の伝搬を行うように構成することにより、読み出しまたは書き込みのサイクルタイムを一つの回路ブロック分の遅延時間にまで高速化できるようにしている。」（第２頁右下欄第１３行〜第３頁左上欄第１２行）、
（ロ）「以下、第２図に基づいて第１図の装置の作用を説明する。（中略）このようなクロックパルス同期モードでは、アドレス信号Ａが入力されてから、そのアドレスに該当する記憶内容が読み出されるまでの時間は、およそクロック周期Ｔｃの３倍すなわち３Ｔｃ程度必要である。しかし、記憶信号Ｍはクロック周期Ｔｃごとに一つづつ読み出されてくるから、この場合の読み出しサイクル信号ｔｒｃ′はクロック信号Ｔｃに等しくなる。しかもクロック信号Ｔｃは各回路の遅延時間のうちで最も長時間のものに合わせておけばよい。従って、第１図の装置における読み出しサイクルタイムｔｒｃ′は
　ｔｒｃ′＝Ｔｃ（ｔｄ、ｔｓ、ｔｏのうちの最大のもの）＋ｔｐ＋ｔｍ′　　　　　　　　　　　　　　　　　　　　　　　　　　　　　……（２）
となる。
なお、（２）式において、ｔｐは一時記憶回路の遅延時間、ｔｍ′は回路上の余裕時間である。なお、このｔｍ′は記憶装置を半導体集積回路技術を用いて１チップ上に集積すれば、各回路ブロックの遅延時間に比べて十分小さくすることが出来る。従って、前記（１）式と（２）式を比較すればわかるようにｔｐとｔｍ′をｔｄ等に比べて短時間に設計すれば、本発明の記憶装置は従来の非同期式記憶装置に比べて２〜３倍に高速化することが可能となる。なお、一時記憶回路６〜８として、Ｄタイプフリップフロップを用いた場合には、クロックパルスをハイにしておけば入力信号は記憶されずそのまま通過するから、従来の非同期式記憶装置と同様に動作する。またこの場合のサイクルタイムは前記（１）式に３つの一時記憶回路で発生するわずかな遅延時間３ｔｐを加えた時間すなわち
　ｔｒｃ＝ｔｄ＋ｔｐ＋ｔｏ＋ｔｍ＋３ｔｐ
となる。」（第３頁右上欄第２０行〜第４頁左上欄第１８行）、
（ハ）「以下、第６図に基づいて第５図の動作（書き込み時の動作）を説明する。（中略）従来の装置においては、一般に読みだし時間より書き込み時間のほうが長くなっていたが、本発明の場合は、高速化した読みだし時間と同じ値まで短縮することが出来るので、書き込み動作を従来に比して４〜６倍に高速化することが出来る。」（第４頁右上欄第１３行〜同頁右下欄第１５行）、
（ニ）「また、第１図及び第５図において、一時記憶回路６〜８及び１２、１３はそのすべてを含まなくても本発明の趣旨に従った高速化が行えることは明らかである。」（第４頁右下欄第１８行〜第５頁左上欄第１行）、
（ホ）「［発明の効果］以上説明したごとく、各回路ブロックに一時記憶回路を設け、それをクロックパルスで同期して動作させることにより、一回路ブロック分の遅延時間に等しい高速のサイクルタイムでパイプライン式に連続的に読みだし、書き込みを実行させることが可能となる。従って、超高速の記憶装置によって実効時間が定まる装置類、例えば連続書き込み・読みだしの多い画像用フレームメモリ、ベクトル演算用スーパーコンピュータ、時分割交換機、パイプライン型乗算器と組合せた乗算システム等の実行時間を従来の２倍以上に高速化することが出来るという優れた効果がある。また、一時記憶装置としてＤタイプフリップフロップ等で構成した場合には、クロックパルスを常時ハイにしておくことによって、通常の非同期式モードで動作させることも可能となる。」（第５頁左上欄第６行〜同頁右上欄第３行）、
との記載がなされている。
（ｂ）周知例
　なお、上記引用例１に記載された発明の他にも、ラッチ回路を設け、メモリの連続読みだし及び連続書き込み時間を高速化するものとして、特開昭６４−４３８９４号公報、及び特開平１−１３７４８９号公報に記載された発明がある。上記２つの刊行物のいずれも原査定の拒絶の理由に引用されたものである。
３．対比
　そこで、本願特許請求の範囲第１項に記載された発明（前者）と引用例１に記載された発明（後者）とを対比するに、明らかに、前者の「アドレスデータを入力する端子」は後者の図面第１図及び第５図に開示されており、前者の「アドレスデータをラッチするアドレスラッチ回路」は後者の「一時記憶回路６」に相当し、前者の「メモリ回路」は後者の「記憶セルアレー１」に相当し、前者の「データラッチ回路」は後者の「一時記憶回路８」に相当し、前者の「記憶データを出力する出力端子」は後者の図面第１図及び第５図に開示されており、前者の「前記アドレスラッチ回路と前記データラッチ回路の内容をそれぞれ更新するための周期を決めるクロック信号を与える同期制御手段」は後者の「クロックパルスを発生させ、一時記憶回路（Ｄ型フリップフロップ）の同期をとる手段」に相当する。
　そして、前者の「前記クロック信号の周期は、前記記憶回路のアクセス時間の整数分の１の短いサイクルであること」は、
　記載「このようなクロックパルス同期モードでは、アドレス信号Ａが入力されてから、そのアドレスに該当する記憶内容が読み出されるまでの時間は、およそクロック周期Ｔｃの３倍すなわち３Ｔｃ程度必要である。」（前記記載（ロ）参照）、　
　記載「従って、前記（１）式と（２）式を比較すればわかるようにｔｐとｔｍ′をｔｄ等に比べて短時間に設計すれば、本発明の記憶装置は従来の非同期式記憶装置に比べて２〜３倍に高速化することが可能となる。」（前記記載（ロ）参照）、及び
　記載「本発明の場合は、高速化した読みだし時間と同じ値まで短縮することが出来るので、書き込み動作を従来に比して４〜６倍に高速化することが出来る。」（前記記載（ハ）参照）から見て、上記のことは、確かに引用例１に明記されているから、前者と後者は、
　「アドレスデータを入力する端子と、
　入力端子から入力された前記アドレスデータをラッチするアドレスラッチ回路と、
　前記アドレスラッチ回路の出力する前記アドレスデータよって指定される記憶番地の記憶データを読み出すメモリ回路と、
　前記メモリ回路から読み出された前記記憶データをラッチするデータラッチ回路と、
　前記データラッチ回路の出力から記憶データを出力する出力端子と、
　前記アドレスラッチ回路と前記データラッチ回路の内容をそれぞれ更新するための周期を決めるクロック信号を与える同期制御手段とを備える記憶回路であって、
　前記クロック信号の周期は、前記記憶回路のアクセス時間の整数分の１の短いサイクルであることを特徴とする記憶回路。」
である点で一致する。
（相違点）
　前者が、入力回路と出力回路のみにラッチ回路を設けているのに対し、後者は、入力回路と出力回路の他に中間点にも中間ラッチ回路を設けている点。
　なお、上記事項は、特許請求の範囲第１項に記載されていない事項であるから、正当な相違点とは言えないものであるが、本件出願人が審判請求書の理由補充書にて前者と後者の相違点であるとして主張しているので、敢えてこれを取り上げた。
４．当審の判断
　上記相違点について判断するに、前記引用例１には、「第１図及び第５図において、一時記憶回路６〜８及び１２、１３はそのすべてを含まなくても本発明の趣旨に従った高速化が行えることは明らかである。」（前記記載（ニ）参照）、「従来の記憶装置においては、上記の各回路を信号が連続的に通過していくいわゆる非同期式のものが多く」（第２頁右上欄第１８行〜２０行の記載参照）、及び「一時記憶回路６〜８として、Ｄタイプフリップフロップを用いた場合には、クロックパルスをハイにしておけば入力信号は記憶されずそのまま通過するから、従来の非同期式記憶装置と同様に動作する。」（前記記載（ロ）参照）と記載されており、これら記載から見て、中間ラッチ回路を設けるか否かは当業者が適宜その裁量において決定できる設計事項と認められ、したがって、前記引用例１に記載された発明に基いて、本願発明の如く構成する程度のことは、当業者が適宜なし得る設計事項と認められる。
　また、本願発明の奏する効果においても、引用例１に記載された発明及び前記周知慣用事項から、当業者であれば格別の困難なしに予測できる程度のものであると認める。
５．むすび
　以上のとおりであるから、本願特許請求の範囲第１項に記載された発明は、引用例１に記載された発明及び周知慣用事項に基づいて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。