【手続補正書】
【提出日】平成27年10月19日(2015.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログデジタルコンバータであって、
アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第１のアナログデジタルコンバータ（ＡＤＣ）段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
前記アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログ入力信号のサンプルに対応し、且つ、誤り訂正符号に従うデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する決定論理であって、前記第１及び第２のＡＤＣ段の前記デジタル出力に応答して前記第１及び第２のＡＤＣ段からの前記データワードを復号されたデジタルワードに復号し、前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを誤り出力に提示するために誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記決定論理と、
前記第１のＡＤＣ段の前記出力に結合される入力を有し、且つ、前記決定論理の前記誤り出力に結合される入力を有する訂正論理であって、前記誤りワードに応答して前記第１のＡＤＣ段によって提示される前記データワードを訂正し、前記アナログ入力信号の前記サンプルのデジタル変換に対応する訂正されたデジタルワードを出力に提示する、前記訂正論理と、
を含む、アナログデジタルコンバータ。
【請求項２】
請求項１に記載のアナログデジタルコンバータであって、
前記第１のＡＤＣ段の前記出力がｋビットデジタル出力であり、
前記第２のＡＤＣ段の前記出力がｎ−ｋビットデジタル出力であり、
前記決定論理が（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、アナログデジタルコンバータ。
【請求項３】
請求項２に記載のアナログデジタルコンバータであって、
前記系統符号が線形誤り訂正符号である、アナログデジタルコンバータ。
【請求項４】
請求項２に記載のアナログデジタルコンバータであって、
ｎ−ｋがｋ未満であり、
前記アナログデジタルコンバータが、
前記アナログ入力信号を受け取るように結合され、前記第２のＡＤＣ段の前記入力に結合される出力を有する信号調整回路要素であって、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段に印加する前の前記アナログ信号と前記第２のＡＤＣ段の前記出力における前記データワードとを改変する、前記信号調整回路要素を更に含む、アナログデジタルコンバータ。
【請求項５】
請求項１に記載のアナログデジタルコンバータであって、
前記決定論理が、前記アナログ入力信号に対応するデジタルデータワードを提示するためのデジタルデータ出力を有する、アナログデジタルコンバータ。
【請求項６】
請求項５に記載のアナログデジタルコンバータであって、
前記決定論理が系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、アナログデジタルコンバータ。
【請求項７】
請求項５に記載のアナログデジタルコンバータであって、
前記決定論理が非系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
前記前記第１及び第２のＡＤＣ段の各々が、それらのデジタル出力に、前記アナログ入力信号サンプルに対応し、且つ、前記非系統符号に従ってデータワードを生成する、アナログデジタルコンバータ。
【請求項８】
請求項１に記載のアナログデジタルコンバータであって、
前記第１及び第２のＡＤＣ段の各々が、前記アナログ入力信号のサンプリングを制御するために、クロック入力を有し、
前記第１及び第２のＡＤＣ段が、それらのクロック入力において並列に同じクロック信号を受け取る、アナログデジタルコンバータ。
【請求項９】
少なくとも１つのパイプライン段と、
最終段と、
少なくとも１つの加算器と、
外部決定論理と、
を含むパイプラインアナログデジタルコンバータであって、
各パイプライン段が、
アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第１のアナログデジタルコンバータ（ＡＤＣ）段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
前記アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する内部決定論理であって、前記第１及び第２のＡＤＣ段によって提示される前記データワードに応答して復号されたワードを提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記内部決定論理と、
前記内部決定論理の出力に結合され、前記復号された出力ワードに対応するアナログレベルを生成するデジタルアナログコンバータ（ＤＡＣ）段と、
を含み、
前記最終段が、
前のパイプライン段の前記ＤＡＣ段からアナログレベルを受け取る入力を有し、且つ、デジタル出力を有する第１のＡＤＣ段であって、前記アナログレベルのサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
前記前のパイプライン段の前記ＤＡＣ段から前記アナログレベルを受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログレベルのサンプルに対応するデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する内部決定論理であって、前記第１及び第２のＡＤＣ段によって提示される前記データワードに応答して復号されたワードを提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記内部決定論理と、
を含み、
前記少なくとも１つの加算器の各加算器が、関連するパイプライン段の前記ＤＡＣ段の出力に結合される入力を有し、前記加算器の関連するパイプライン段への前記アナログ入力に結合される入力を有し、且つ、前記パイプラインＡＤＣの次の段における前記第１及び第２のＡＤＣ段の前記入力に結合される出力を有し、前記少なくとも１つの加算器が、前記加算器の入力における前記アナログレベルの差に対応するアナログ剰余レベルを生成し、
前記外部決定論理が、各パイプライン段からの前記復号されたワードと前記最終段からの前記最終段出力ワードとを受け取るように結合される入力を有し、前記外部決定論理が、前記第１のパイプライン段に印加される前記アナログ入力信号に対応するデジタル出力ワードを生成する、パイプラインアナログデジタルコンバータ。
【請求項１０】
請求項９に記載のパイプラインアナログデジタルコンバータであって、
前記パイプライン段と最終段とのそれぞれにおける前記第１のＡＤＣ段の前記出力がｋビットデジタル出力であり、
前記パイプライン段と最終段とのそれぞれにおける前記第２のＡＤＣ段の前記出力がｎ−ｋビットデジタル出力であり、
前記内部訂正論理が、（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、パイプラインアナログデジタルコンバータ。
【請求項１１】
請求項１０に記載のパイプラインアナログデジタルコンバータであって、
前記系統符号が線形誤り訂正符号である、パイプラインアナログデジタルコンバータ。
【請求項１２】
請求項１０に記載のパイプラインアナログデジタルコンバータであって、
ｎ−ｋがｋ未満であり、
前記パイプライン段と最終段との各々が、
前記アナログ入力信号を受け取るように結合され、前記第２のＡＤＣ段の前記入力に結合される出力を有する信号調整回路要素であって、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段に印加する前の前記アナログ信号と前記第２のＡＤＣ段の前記出力における前記データワードとを改変する、前記信号調整回路要素を更に含む、パイプラインアナログデジタルコンバータ。
【請求項１３】
請求項９に記載のパイプラインアナログデジタルコンバータであって、
前記パイプライン段と最終段との各々における前記決定論理が、前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを誤り出力に提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
前記パイプライン段と最終段との各々が、
前記第１のＡＤＣ段の前記出力に結合される入力と前記内部決定論理の前記誤り出力に結合される入力とを有し、前記誤りワードに従って訂正されるように前記アナログ入力信号の前記サンプルのデジタル変換に対応する前記段の出力ワードを提示する出力を有する訂正論理を更に含み、
前記パイプライン段の各々における前記ＤＡＣ段が、前記段の出力ワードを受け取るように前記訂正論理の前記出力に結合される、パイプラインアナログデジタルコンバータ。
【請求項１４】
請求項９に記載のパイプラインアナログデジタルコンバータであって、
前記パイプライン段と最終段との各々における前記第１及び第２のＡＤＣ段の各々が、前記アナログ入力信号のサンプリングを制御するために、クロック入力を有し、
前記パイプライン段と最終段との各々における前記第１及び第２のＡＤＣ段が、それらのクロック入力において並列にクロック信号を受け取る、パイプラインアナログデジタルコンバータ。
【請求項１５】
アナログ入力レベルをそのアナログ信号を表すデジタルデータワードに変換する方法であって、
前記アナログ入力レベルを第１及び第２のアナログデジタルコンバータ（ＡＤＣ）段に並列に印加する工程であって、前記第１のＡＤＣ段が前記アナログ入力レベルのサンプルに対応するデータワードを提示し、前記第２のＡＤＣ段が、前記アナログ入力レベルのサンプルに対応し、且つ、誤り訂正符号に従ってデータワードを提示する、前記印加する工程と、
前記アナログ入力レベルを表す復号されたデジタルワードを生成するために、前記誤り訂正符号に従って前記第１及び第２のＡＤＣ段によって提示される前記データワードを復号する工程と、
を含み、
前記復号する工程が、
前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを生成するために、前記誤り訂正符号に従って前記第１及び第２のＡＤＣ段によって提示される前記データワードを復号することと、
前記復号されたデジタルワードを生成するために、前記誤りワードに応答して前記第１のＡＤＣ段によって提示される前記データワード内の１つ又は複数のビットを訂正することと、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、
前記誤り訂正符号が非系統符号であり、
前記第１のＡＤＣ段が、前記アナログ入力レベルのサンプルに対応し、且つ、前記誤り訂正符号に従って、データワードを提示する、方法。
【請求項１７】
請求項１５に記載の方法であって、
前記誤り訂正符号が系統線形誤り訂正符号である、方法。
【請求項１８】
請求項１５に記載の方法であって、
前記第１のＡＤＣ段の出力がｋビットデジタル出力であり、
前記第２のＡＤＣ段の出力がｎ−ｋビットデジタル出力であり、ｎ−ｋがｋ未満であり、
決定論理が、（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
前記方法が、
前記第２のＡＤＣ段に印加する前に前記アナログ入力信号を改変することと、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段の前記出力において前記データワードを改変することを更に含む、方法。
【請求項１９】
請求項１５に記載の方法であって、
前記第１及び第２のＡＤＣ段が第１のパイプライン段にあり、
前記方法が、
前記復号されたデジタルワードを出力アナログレベルに変換することと、
前記第１及び第２のＡＤＣ段に印加される前記アナログ入力信号から前記出力アナログレベルを減算することによって剰余信号を生成することと、
第１及び第２のＡＤＣ段を含む次のパイプライン段に前記剰余信号を印加することと、
前記印加する工程と復号する工程と変換する工程と剰余信号を生成する工程とを１つ又は複数の付加的なパイプライン段で繰り返し、第１及び第２のＡＤＣ段を含む最終段で前記印加する工程と復号する工程とを繰り返すことと、
前記アナログ入力レベルを表す出力デジタルワードを生成するために、前記パイプライン段と最終段との各々からの前記復号されたデジタルワードを外部訂正論理に印加することと、
を更に含む、方法。