(57)【要約】【課題】半導体構造とその形成方法を提供する。【解決手段】基板と、基板の上に形成されたゲート構造と、基板の中でゲート構造に隣接して形成された、第一ソース／ドレイン構造、および第二ソース／ドレイン構造と、基板の上に形成されて、ゲート構造を被覆せず、第一ソース／ドレイン構造を被覆する第一誘電層と、基板の上に形成されて、ゲート構造を被覆する第二誘電層と、第一誘電層および第二誘電層の中に形成されて、第一ソース／ドレイン構造と直接接触した第一導電構造と、第一誘電層および第二誘電層の中の、第二ソース／ドレイン構造の上に形成された第二導電構造とを備え、第二導電構造は、第二誘電層を貫通して第一誘電層の中まで延びており、第一誘電層の一部は、第二導電構造の下で、かつ第二導電構造と第二ソース／ドレイン構造との間に配置されている。【選択図】図１Ｄ
2018088544.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたゲート構造と、
前記ゲート構造に隣接して前記基板の中に形成された、第一ソース／ドレイン構造、および第二ソース／ドレイン構造と、
前記基板の上に形成されて、前記ゲート構造を被覆せず、前記第一ソース／ドレイン構造を被覆する第一誘電層と、
前記基板の上に形成されて、前記ゲート構造を被覆する第二誘電層と、
前記第一誘電層および前記第二誘電層の中に形成されて、前記第一ソース／ドレイン構造と直接接触した第一導電構造と、
前記第一誘電層および前記第二誘電層の中の、前記第二ソース／ドレイン構造の上に形成された第二導電構造とを備え、
前記第二導電構造は、前記第二誘電層を貫通して前記第一誘電層の中まで延びており、
前記第一誘電層の一部は、前記第二導電構造の下で、かつ前記第二導電構造と前記第二ソース／ドレイン構造との間に配置されていること
を特徴とする半導体構造。
【請求項２】
前記第一誘電層と前記第二誘電層は、異なる材料で形成されていること
を特徴とする請求項１記載の半導体構造。
【請求項３】
前記第一誘電層の一部と前記第二導電構造との間に配置された追加誘電層を備えたこと
を特徴とする請求項１または請求項２記載の半導体構造。
【請求項４】
前記第一誘電層と前記追加誘電層は、異なる材料で形成されていること
を特徴とする請求項３記載の半導体構造。
【請求項５】
前記ゲート構造に接続された第三導電構造を備えたこと
を特徴とする請求項１から請求項４のいずれか１項記載の半導体構造。
【請求項６】
基板の上にゲート構造を形成する工程と、
前記基板の中で、前記ゲート構造の反対側に隣接された第一ソース／ドレイン構造および第二ソース／ドレイン構造を形成する工程と、
前記基板の上に形成されて、前記ゲート構造、前記第一ソース／ドレイン構造、および前記第二ソース／ドレイン構造を被覆する層間誘電層を配置する工程と、
前記第一ソース／ドレイン構造の上の前記層間誘電層の中に第一トレンチをエッチングし、前記第一トレンチに第一導電構造を満たす工程と、
前記第二ソース／ドレイン構造の上の前記層間誘電層の中に第二トレンチをエッチングし、前記第一トレンチのエッチングの後に前記第二トレンチのエッチングを行うことで、前記第二トレンチの中に第二導電構造を形成する工程とを備え、
前記第一導電構造は、前記第一ソース／ドレイン構造に直接接触しており、
前記第二導電構造は、前記第二ソース／ドレイン構造に直接接触していないこと
を特徴とする半導体構造の製造方法。
【請求項７】
前記第二トレンチのエッチングは、前記第二ソース／ドレイン構造を露出させず、前記第二ソース／ドレイン構造の方向に行われること
を特徴とする請求項６記載の半導体構造の製造方法。
【請求項８】
ゲート構造を形成し、基板の中で前記ゲート構造の第一側に隣接した第一ソース／ドレイン構造を形成し、前記基板の中で前記ゲート構造の第二側に隣接した第二ソース／ドレイン構造を形成する工程と、
前記基板の上に第一誘電材料を堆積させ、前記ゲート構造の上にある層が露出されるまで前記第一誘電材料を除いた後、前記第一誘電材料と露出された前記ゲート構造の上にある層との上に第二誘電材料を堆積することにより、前記ゲート構造、前記第一ソース／ドレイン構造および前記第二ソース／ドレイン構造を被覆する層間誘電層を前記基板の上に堆積する工程と、
前記第二誘電材料を堆積させた後、前記第一ソース／ドレイン構造の上で前記層間誘電層の前記第一誘電材料と前記第二誘電材料とを貫通して第一導電構造を形成する工程と、
前記第二誘電材料を堆積させた後、前記第二誘電材料を貫通して前記層間誘電層の前記第一誘電材料の中まで延びる第二トレンチをエッチングすることにより、前記第二ソース／ドレイン構造の上の前記層間誘電層の中に第二導電構造を形成する工程と、
前記第二導電構造の下および前記第二導電構造と前記第二ソース／ドレイン構造との間に前記第一誘電材料の一部を堆積させる工程とを備えたこと
を特徴とする半導体構造の製造方法。
【請求項９】
前記第一誘電材料の一部と前記第二導電構造との間に追加誘電層を堆積させること
を特徴とする請求項８記載の半導体構造の製造方法。
【請求項１０】
前記ゲート構造の上の前記層間誘電層の中に第三トレンチを形成する工程と、
前記第三トレンチの中に第三導電構造を形成する工程とを備えたこと
を特徴とする請求項６から請求項９のいずれか１項記載の半導体構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２０１５年２月１３日に出願された“Ａ  ｎｏｖｅｌ  ｍｅｍｏｒｙ  ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  ＯＴＰ  ｍｅｍｏｒｙ  ａｎｄ  ＲＲＡＭ  ａｐｐｌｉｃａｔｉｏｎ”と題された米国仮出願番号６２／１１６０５９から、優先権を主張するものであり、その内容は引用によって本願に援用される。
【背景技術】
【０００２】
半導体装置は、各種電子製品、例えば、パソコン、携帯電話、デジタルカメラ、および、その他の電子装置に用いられている。半導体装置は、通常、材料の絶縁、または、誘電層、導電層、および半導体層を、連続して、半導体基板に蒸着すると共に、リソグラフィを用いて、各種材料をパターン化し、回路コンポーネントと素子を形成することにより製造される。
【０００３】
しかし、現有の半導体製造プロセスは、それらの本来の目的に十分であるが、装置の縮小が続くにつれて、それらは、あらゆる点において全てが満足できるわけではない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、データ保存構造を有する半導体構造、および、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明による半導体構造は、基板と、基板の上に形成されたゲート構造と、基板の中でゲート構造に隣接して形成された、第一ソース／ドレイン構造、および第二ソース／ドレイン構造と、基板の上に形成されて、ゲート構造を被覆せず、第一ソース／ドレイン構造を被覆する第一誘電層と、基板の上に形成されて、ゲート構造を被覆する第二誘電層と、第一誘電層および第二誘電層の中に形成されて、第一ソース／ドレイン構造と直接接触した第一導電構造と、第一誘電層および第二誘電層の中の、第二ソース／ドレイン構造の上に形成された第二導電構造とを備え、第二導電構造は、第二誘電層を貫通して第一誘電層の中まで延びており、第一誘電層の一部は、第二導電構造の下で、かつ第二導電構造と第二ソース／ドレイン構造との間に配置されている。
【発明の効果】
【０００６】
本発明により、半導体構造の機能がさらに多様性を有し、且つ、各種アプリケーションに適用され、さらにゲート構造が後続処理中のダメージまたは損失から保護し、後続処理での酸化も防止することができる。
【図面の簡単な説明】
【０００７】
本開示の態様は、添付図と共に、以下の詳細な記述により理解される。注意すべきことは、産業の標準的技法において、各種特徴は縮小どおりに描かれない。実際、各種特徴の寸法は、討論を明瞭にするため、任意に増加、または、減少する。
【０００８】
【図１Ａ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図１Ｂ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図１Ｃ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図１Ｄ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図２Ａ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図２Ｂ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図２Ｃ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図３Ａ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図３Ｂ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図３Ｃ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図３Ｄ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図４Ａ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図４Ｂ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【図４Ｃ】いくつかの実施態様による半導体構造を形成する段階の断面図である。
【発明を実施するための形態】
【０００９】
以下の開示は、多くの異なる実施態様や例を提供して本発明の異なる特徴を実行する。素子や配置の特定の例が以下で記述されて、本開示を簡潔にする。これらは、単なる例であって、本発明を限定するものではない。例えば、記述中の第二特徴上の第一特徴の形成は、第一、および第二特徴が直接接触して形成される実施態様を含み、且つ、追加特徴が、第一、および第二特徴間に形成される実施態様も含み、第一、および第二特徴は、直接接触しない。このほか、本開示は、各種例で、参照符号、および／または、文字を繰り返し使用する。この繰り返しは、簡潔、且つ、はっきりさせる目的であり、討論される各種実施態様、および／または、配置間の関係を定めるものではない。
【００１０】
さらに、空間的相対語、例えば、“真下”、“底”、“底部”、“上”、“上部”等は、記述を判りやすくするために用いられ、図に示される一素子や特徴ともうひとつの素子や特徴との関係を示す。空間的相対語は、図で示される方向に加え、使用や操作において、装置の異なる方向を包含することを意図する。装置は、適切な方向に置かれ（９０度回転、または、その他の方向で）、且つ、ここで用いられる空間的相関記述は同様に解釈される。
【００１１】
半導体構造とその製造方法の実施態様が提供される。半導体構造は、ゲート構造、ゲート構造に隣接して形成されるソース／ドレイン構造、およびソース／ドレイン構造を被覆する層間誘電層、を有する。第一導電構造は、ソース／ドレイン構造上に層間誘電層を通って形成され、ソース／ドレイン構造と接続される。第二導電構造は、層間誘電層中に形成されるが、どのソース／ドレイン構造にも接触しないので、半導体構造は、データ保存のメモリ構造として用いられる。
【００１２】
図１Ａから図１Ｄは、いくつかの実施態様による半導体構造１００ａを形成する各種段階の断面図である。図１Ａに示されるように、いくつかの実施態様による基板１０２が提供される。基板１０２は、半導体ウェハ、例えば、シリコンウェハである。選択的、または、追加で、基板１０２は、元素半導体材料、合成半導体材料、および／または、合金半導体材料を有する。元素半導体材料の例は、これに限定されないが、結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、および／または、ダイアモンドである。合成半導体材料の例は、これに限定されないが、炭化ケイ素、ガリウム砒素、ガリウムリン、リン化インジウム、ヒ化インジウム、および／または、アンチモン化インジウムである。合金半導体材料の例は、これに限定されないが、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、および／または、ＧａＩｎＡｓＰである。
【００１３】
図１Ａに示されるように、ゲート構造１０４が基板１０２上に形成される。いくつかの実施態様において、ゲート構造１０４は、ゲート誘電層１０６とゲート電極層１０８を有する。
【００１４】
いくつかの実施態様において、ゲート誘電層１０６は、高ｋ誘電材料、例えば、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、または、金属酸窒化物で形成される。高ｋ誘電材料の例は、これに限定されないが、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸化ケイ素（ＨｆＳｉＯ）、ハフニウム酸窒化ケイ素（ＨｆＳｉＯＮ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、ハフニウム酸化チタン（ＨｆＴｉＯ）、ハフニウム酸化ジルコニウム（ＨｆＺｒＯ）、酸化ジルコニウム、酸化チタン、酸化アルミニウム、ハフニウムジオキシド−アルミナ（ＨｆＯ２−Ａｌ２Ｏ３）合金、あるいは、その他の適切な誘電材料を含む。
【００１５】
いくつかの実施態様において、ゲート電極層１０８は、導電材料、例えば、アルミニウム、銅、タングステン、チタニウム、タンタル、窒化チタン、窒化タンタル、ニッケルシリサイド、コバルトシリサイド、ＴａＣ、ＴａＳｉＮ、ＴａＣＮ、ＴｉＡｌ、ＴｉＡｌＮ、または、その他の適切な導電材料で形成される。いくつかの実施態様において、ゲート電極層１０８はポリシリコンで形成される。
【００１６】
図１Ａに示されるように、ハードマスク層１１０がゲート構造１０４上に形成される。いくつかの実施態様において、ハードマスク層１１０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、炭化ケイ素で形成される。
【００１７】
この他、図１Ａに示されるように、シーリング層１１２が、ゲート構造１０４とハードマスク層１１０の側壁上に形成される。シーリング層１１２は、後続処理中で、ゲート構造１０４がダメージを受けたり損失したりしないように保護し、且つ、後続処理での酸化も防止する。いくつかの実施態様において、シーリング層１１２は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素、または、その他の適切な誘電材料で形成される。シーリング層１１２は、単一層、または、複数層を有する。
【００１８】
いくつかの実施態様によると、スペーサ１１４が、さらに、シーリング層１１２上に形成される。いくつかの実施態様において、スペーサ１１４は、窒化ケイ素、酸化ケイ素、炭化ケイ素、酸窒化ケイ素、または、その他の適切な材料で形成される。
【００１９】
図１Ａに示されるように、第一ソース／ドレイン構造１１６、および第二ソース／ドレイン構造１１８が、基板１０２中のゲート構造１０４に隣接して形成される。特に、第一ソース／ドレイン構造１１６が、ゲート構造１０４の第一側に形成され、第二ソース／ドレイン構造１１８が、ゲート構造１０４の第二側に形成される。つまり、第一ソース／ドレイン構造１１６、および第二ソース／ドレイン構造１１８が、ゲート構造１０４の反対側で形成される。
【００２０】
いくつかの実施態様において、第一ソース／ドレイン構造１１６、および第二ソース／ドレイン構造１１８は、注入プロセス、または、エピタキシャル（ｅｐｉ）プロセスを用いて形成される。いくつかの実施態様において、第一ソース／ドレイン構造１１６、および第二ソース／ドレイン構造１１８は、Ｇｅ、ＳｉＧｅ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＧａＡｓ、ＧａＳｂ、ＩｎＡｌＰ、ＩｎＰ等を有する。
【００２１】
いくつかの実施態様によると、図１Ａに示されるように、第一ソース／ドレイン構造１１６、および第二ソース／ドレイン構造１１８を基板１０２中に形成後、層間誘電層１２０が基板１０２上に形成される。
いくつかの実施態様において、層間誘電層１２０は、第一層１１９（第一誘電層）（第一誘電材料）と第二層１２１（第二誘電層）（第二誘電材料）を有する。
いくつかの実施態様において、基板１０２上に誘電材料を蒸着すると共に、誘電材料を研磨して、ハードマスク層１１０の上面を露出することにより、第一層１１９が形成される。従って、いくつかの実施態様によると、第一層１１９の上面は、ハードマスク層１１０の上面とほぼ同じ高さである。
いくつかの実施態様において、第一層１１９の厚さＴ１１９は、約３００オングストローム〜約１０００オングストロームの範囲である。このほか、厚さＴ１１９は、基板１０２の上面とハードマスク層１１０の上面間の距離であるとみなされる。
【００２２】
このほか、いくつかの実施態様によると、第二層１２１は、第一層１１９とゲート構造１０４上に形成され、厚さＴ１２１は、約３００オングストローム〜約１２００オングストロームの範囲である。このほか、いくつかの実施態様によると、厚さＴ１１９と厚さＴ１２１の合計は、層間誘電層１２０の厚さに等しい。
【００２３】
第一層１１９と第二層１２１は、同じ、または、異なる誘電材料、例えば、酸化ケイ素、窒化ケイ素、リンシリケートガラス（ＰＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）、および／または、その他の適切な誘電材料で形成される。層間誘電層１２０は、化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、スピンオンコート、または、その他の適切なプロセスを用いて形成する。
【００２４】
図１Ｂに示されるように、層間誘電層１２０形成後、第一トレンチ１２２が、層間誘電層１２０を通って形成される。このほか、第一トレンチ１２２が、第一ソース／ドレイン構造１１６上に形成され、第一ソース／ドレイン構造１１６が、第一トレンチ１２２により露出する。いくつかの実施態様において、第一トレンチ１２２が第一マスクを用いて形成されると共に、第一マスクにより、層間誘電層１２０をエッチングする。いくつかの実施態様において、第一トレンチ１２２は、第一深さＤ１が約６００オングストローム〜約２２００オングストロームの範囲である。図１Ｂに示されるように、第一トレンチ１２２は、層間誘電層１２０を完全に貫通するので、第一トレンチ１２２の第一深さＤ１も、層間誘電層１２０の厚さとして定義される。
【００２５】
いくつかの実施態様によると、図１Ｃに示されるように、第一トレンチ１２２形成後、第二トレンチ１２４と第三トレンチ１２６が、層間誘電層１２０中に形成される。いくつかの実施態様において、マスクを用いて第二トレンチ１２４と第三トレンチ１２６が形成されると共に、同じパターン化プロセスで、マスクにより、層間誘電層１２０とハードマスク層１１０をエッチングする。
【００２６】
特に、第二トレンチ１２４が第二ソース／ドレイン構造１１８上に形成され、第三トレンチ１２６がゲート構造１０４上に形成される。図１Ｃに示されるように、第一トレンチ１２２と異なり、第二トレンチ１２４は、層間誘電層１２０中に形成されるが、層間誘電層１２０を貫通しない。従って、第二ソース／ドレイン構造１１８は、第二トレンチ１２４により露出しない。いくつかの実施態様において、第二トレンチ１２４は、第一トレンチ１２２の第一深さＤ１より小さい第二深さＤ２を有する。いくつかの実施態様において、第二深さＤ２は、約３００オングストローム〜約２１８５オングストロームの範囲である。
【００２７】
このほか、第三トレンチ１２６が、ゲート構造１０４上に形成される。図１Ｃに示されるように、第三トレンチ１２６は、ゲート構造１０４上で、層間誘電層１２０とハードマスク層１１０を通って形成される。従って、ゲート構造１０４の上面は第三トレンチ１２６により露出する。
【００２８】
いくつかの実施態様において、第三トレンチ１２６は、第二トレンチ１２４の第二深さより小さく、さらに、第一トレンチ１２２の第一深さＤ１より小さい第三深さＤ３を有する。いくつかの実施態様において、第三深さＤ３は、約３００オングストローム〜約６００オングストロームの範囲である。
【００２９】
第一トレンチ１２２、第二トレンチ１２４、および第三トレンチ１２６形成後、それぞれ、第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２が、第一トレンチ１２２、第二トレンチ１２４、および第三トレンチ１２６中に形成される。
【００３０】
いくつかの実施態様において、第一導電構造１２８は、バリア層１３４と導電層１３６を有する。バリア層１３４が、第一トレンチ１２２の側壁と底部に形成され、導電層１３６がバリア層１３４上に形成される。いくつかの実施態様において、バリア層１３４は窒化タンタルから形成されるが、その他の材料、例えば、タンタル、チタニウム、窒化チタン等を用いてもよい。
【００３１】
いくつかの実施態様において、導電層１３６は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳ）、コバルトシリサイド（ＣｏＳｉ）、炭化タンタル（ＴａＣ）、窒化タンタルシリサイド（ＴａＳｉＮ）、タンタル炭窒化物（ＴａＣＮ）、チタンアルミナイド（ＴｉＡｌ）、チタンアルミナイド炭化物（ＴｉＡｌＮ）、その他の適切な導電材料、または、それらの組み合わせで形成される。
【００３２】
いくつかの実施態様において、第二導電構造１３０は、さらに、バリア層１３８と導電層１４０を有する。バリア層１３８は、第二トレンチ１２４の側壁と底部に形成され、導電層１４０は、バリア層１３８上に形成される。いくつかの実施態様において、バリア層１３８は窒化タンタルから形成されるが、その他の材料、例えば、タンタル、チタン、窒化チタン等を用いてもよい。
【００３３】
いくつかの実施態様において、導電層１４０は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳ）、コバルトシリサイド（ＣｏＳｉ）、炭化タンタル（ＴａＣ）、窒化タンタルシリサイド（ＴａＳｉＮ）、タンタル炭窒化物（ＴａＣＮ）、チタンアルミナイド（ＴｉＡｌ）、チタンアルミナイド炭化物（ＴｉＡｌＮ）、その他の適切な導電材料、または、それらの組み合わせで形成される。
【００３４】
いくつかの実施態様において、第三導電構造１３２は、さらに、バリア層１４２と導電層１４４を有する。いくつかの実施態様において、バリア層１４２は、バリア層１３４を形成するために用いられる同じ材料で形成される。いくつかの実施態様において、導電層１４４は、導電層１３６を形成するために用いられる同じ材料で形成される。
【００３５】
いくつかの実施態様において、第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２は、同じ蒸着プロセスで形成され、同じ導電材料を有する。いくつかの実施態様において、第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２は別々に形成され、且つ、異なる導電材料を有する。例えば、第二導電構造１３０の形成に用いられる材料は、そのアプリケーションに従って選択されて、メモリ構造として機能する（詳細は以下で記述する）。
【００３６】
図１Ｄに示されるように、第一導電構造１２８が層間誘電層１２０を通って形成され、よって、層間誘電層１２０の厚さと同じ第一深さＤ１を有する。このほか、図１Ｃに示されるように、第一ソース／ドレイン構造１１６は、第一トレンチ１２２により露出するので、第一トレンチ１２２中に形成される第一導電構造１２８は、第一ソース／ドレイン構造１１６と直接接触する。
【００３７】
一方、第二導電構造１３０は層間誘電層１２０中に形成されるが、層間誘電層１２０を貫通せず、よって、第二導電構造１３０は、第一導電構造１２８の第一深さＤ１より小さい第二深さＤ２を有する。このほか、図１Ｃに示されるように、第二ソース／ドレイン構造１１８は、第二トレンチ１２４により露出しないので、第二トレンチ１２４中に形成される第二導電構造１３０は、第二ソース／ドレイン構造１１８と直接接触しない。
【００３８】
図１Ｄに示されるように、半導体構造１００ａは、第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２を有する。第一導電構造１２８の上面は、第二導電構造１３０の上面、および第三導電構造１３２の上面と同じ高さである。このほか、第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２の上面も、層間誘電層１２０の上面と同じ高さである。
【００３９】
さらに、層間誘電層１２０の厚さとほぼ等しい第一導電構造１２８の第一深さＤ１は、第二導電構造１３０の深さＤ２より大きい。これにより、層間誘電層１２０は第一導電構造１２８により貫通するが、第二導電構造１３０により貫通しない。従って、第二導電構造１３０、および第二ソース／ドレイン構造１１８は、層間誘電層１２０の一部１４６により分離する。
いくつかの実施態様において、層間誘電層１２０の一部１４６は、厚さＴａが約１５オングストローム〜約５００オングストロームの範囲である。ある具体例において、層間誘電層１２０の一部１４６の厚さＴａと第一層１１９の厚さＴ１１９の比率は、約１／２０〜約１／２の範囲である。いくつかの実施態様において、一部１４６の厚さＴａと第二深さＤ２の比率は、約１／２０〜約１／２の範囲である。
【００４０】
前述のように、第一トレンチ１２２が層間誘電層１２０を通って形成されるけれども、第二トレンチ１２４が層間誘電層１２０中に形成されるが、層間誘電層１２０を貫通しない。よって、一部１４６は、第二導電構造１３０と第二ソース／ドレイン構造１１８間に残される。従って、一部１４６が、半導体構造１００ａ中のデータ保存に用いられる。
しかし、一部１４６厚さＴａが厚すぎる場合、半導体構造１００ａの操作電圧が大きくなりすぎる。一方、一部１４６の厚さＴａが小さすぎる場合、一つの段階からもう一つの段階に切り換えることができない。
【００４１】
一部１４６の厚さＴａは、第二導電構造１３０の深さＤ２を変化させることにより調整され、第二導電構造１３０の深さＤ２は、第二トレンチ１２４を形成するのに用いられるエッチングプロセスの条件を変化させることにより、および／または、層間誘電層１２０を形成するのに用いられる材料を変化させることにより制御される。
【００４２】
いくつかの実施態様において、上述のプロセスはＦｉｎＦＥＴ製造プロセスに適用されるが、平面トランジスタ製造プロセスにも適用できる。前述のように、第二トレンチ１２４は、第三トレンチ１２６を形成するのに用いられるプロセスで形成される。これにより、追加のマスキングプロセスが不要である。従って、前述のプロセスは、ロジックデバイスを形成するための現存のプロセスと互換性があり、追加の複雑なプロセス、例えば、追加のマスキングプロセスを使用する必要がない。
【００４３】
図２Ａから図２Ｃは、いくつかの実施態様による半導体構造１００ｂを形成する各種段階の断面図である。第二トレンチ１２４ｂと第三トレンチ１２６ｂが別々に形成されることを除いて、半導体構造１００ｂは、図１Ａから図１Ｄで記述される半導体構造１００ａと類似する、または、同じである。半導体構造１００ｂの形成に用いられる材料とプロセスは、前述の半導体構造１００ａを形成する材料とプロセスと同じ、または、類似するので、ここでは繰り返さない。
【００４４】
特に、いくつかの実施態様によると、図１Ａと図１Ｂに示される前の記述のプロセスが実行される。図２Ａに示されるように、いくつかの実施態様によると、第一トレンチ１２２を層間誘電層１２０中に形成した後、第二トレンチ１２４ｂを形成する。図２Ｂに示されるように、いくつかの実施態様によると、第二トレンチ１２４ｂ形成後、第三トレンチ１２６ｂを形成する。
【００４５】
つまり、図１Ｃに示される第二トレンチ１２４と第三トレンチ１２６と異なり、第二トレンチ１２４ｂと第三トレンチ１２６ｂは、異なるパターン化プロセスにより形成される。第二トレンチ１２４ｂと第三トレンチ１２６ｂは別々に形成されるので、第二トレンチ１２４ｂの第二深さＤ２がうまく制御され、且つ必要であれば、調整することができる。
【００４６】
第一トレンチ１２２、第二トレンチ１２４ｂ、および第三トレンチ１２６ｂの形成後、第一導電構造１２８ｂ、第二導電構造１３０ｂ、および第三導電構造１３２ｂを、それぞれ、第一トレンチ１２２、第二トレンチ１２４ｂ、および第三トレンチ１２６ｂ中に形成する。図２Ｃに示されるように、第一導電構造１２８ｂは、第一ソース／ドレイン構造１１６と直接接触し、第二導電構造１３０ｂは、第二ソース／ドレイン構造１１８と直接接触しない。
【００４７】
このほか、いくつかの実施態様によると、第一導電構造１２８ｂ、第二導電構造１３０ｂ、および第三導電構造１３２ｂは、さらに、バリア層１３４、１３８と１４２、および、導電層１３６、１４０と１４４を有する。第一導電構造１２８ｂ、第二導電構造１３０ｂ、および第三導電構造１３２ｂの形成に用いられる材料は、図Ｄに示される第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２の形成に用いられる材料に類似する、または、同じであるので、ここでは繰り返さない。
【００４８】
図２Ａと図２Ｂに示されるように、第二トレンチ１２４ｂと第三トレンチ１２６ｂは、別々に形成される。つまり、追加のマスキングプロセスを使用して、第二トレンチ１２４ｂを形成する。これにより、第二トレンチ１２４ｂ中に形成された第二導電構造１３０ｂの第二深さＤ２は、第三トレンチ１２６ｂ中に形成される第三導電構造１３２ｂの形成により制限されることなく調整することができる。第二深さＤ２がさらに自由に、且つ、別々に調整できるので、一部１４６の厚さＴｂは、その応用に従って調整することができる。例えば、一部１４６の厚さＴｂは調整できるので、形成された半導体構造１００ｂは、改善された抵抗、および／または、操作電圧を有する。いくつかの実施態様において、一部１４６ｂの厚さＴｂは、１０オングストローム〜約５００オングストロームの範囲である。
【００４９】
図３Ａから図３Ｄは、いくつかの実施態様による半導体構造１００ｃを形成する各種段階の断面図である。第二トレンチ１２４ｃの形成が図１Ａから図１Ｄと異なることを除いて、半導体構造１００ｃは、図１Ａから図１Ｄに記述される半導体構造１００ａに類似する、または、同じである。半導体構造１００ｃの形成に用いられる材料とプロセスは、半導体構造１００ａの形成に用いられる材料とプロセスと同じ、または、類似し、先に記載されているのでここでは繰り返さない。
【００５０】
特に、図３Ａに示されるように、いくつかの実施態様によると、第一トレンチ１２２ｃが第一ソース／ドレイン構造１１６上に形成されるとき、仮トレンチ３２４が、さらに、第二ソース／ドレイン構造１１８上に形成される。図３Ａに示されるように、第一トレンチ１２２ｃ、および第二トレンチ１２４ｃは、共に、層間誘電層１２０を通って形成される。これにより、第一ソース／ドレイン構造１１６は第一トレンチ１２２ｃによって露出し、第二ソース／ドレイン構造１１８は仮トレンチ３２４によって露出する。いくつかの実施態様において、仮トレンチ３２４の深さは、第一トレンチ１２２ｃの深さＤ１にほぼ等しい。
【００５１】
いくつかの実施態様によると、図３Ｂに示されるように、仮トレンチ３２４形成後、第三トレンチ１２６ｃが、層間誘電層１２０とハードマスク層１１０を通って形成される。いくつかの実施態様によると、図３Ｃに示されるように、第一トレンチ１２２、仮トレンチ３２４、および、第三トレンチ１２６ｂの形成が完了した後、追加誘電層３２５が、仮トレンチ３２４の底部に形成される。
【００５２】
特に、追加誘電層３２５を仮トレンチ３２４の底部に蒸着して、第二トレンチ１２４ｃを形成し、第二トレンチ１２４ｃは、第二ソース／ドレイン構造１１８を露出しない。
いくつかの実施態様において、追加誘電層３２５は、厚さＴ３２５が約１０オングストローム〜約２０００オングストロームの範囲である。
いくつかの実施態様において、追加誘電層３２５は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、リンシリケートガラス（ＰＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）等で形成される。注意すべきことは、追加誘電層３２５は、一つ、または、複数の誘電材料で形成される一つ、または、複数の層を有する。
【００５３】
第一トレンチ１２２、第二トレンチ１２４ｂ、および第三トレンチ１２６ｂ形成後、第一導電構造１２８ｃ、第二導電構造１３０ｃ、および第三導電構造１３２ｃを、それぞれ、第一トレンチ１２２ｃ、第二トレンチ１２４ｃ、および第三トレンチ１２６ｃ中に形成する。このほか、いくつかの実施態様によると、第一導電構造１２８ｃ、第二導電構造１３０ｃ、および第三導電構造１３２ｃは、さらに、バリア層１３４、１３８と１４２、および導電層１３６、１４０と１４４を有する。第一導電構造１２８ｃ、第二導電構造１３０ｃ、および第三導電構造１３２ｃの形成に用いる材料は、図１Ｄに示される、先述の第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２の形成に用いられる材料と類似、または、同じなので、ここでは繰り返さない。
【００５４】
図３Ｄに示されるように、第二導電構造１３０ｃが、追加誘電層３２５により、第二ソース／ドレイン構造１１８から形成される。つまり、第一導電構造１２８ｃは、第一ソース／ドレイン構造１１６と直接接触するが、第二導電構造１３０ｃは、第二ソース／ドレイン構造１１８と直接接触しない。
【００５５】
このほか、追加誘電層３２５は、個別処理で形成される。これにより、追加誘電層３２５の厚さと材料は、その応用に従って調整できる。いくつかの実施態様において、追加誘電層３２５、および層間誘電層１２０は、異なる材料で形成される。
【００５６】
図３Ａから図３Ｃに示されるように、第二トレンチ１２４ｃは、仮トレンチ３２４を形成し、仮トレンチ３２４の底部に、追加誘電層３２５を蒸着することにより形成される。これにより、第二深さＤ２は、追加誘電層３２５を指定された厚さに蒸着することにより調整される。従って、第二深さＤ２は、さらに自由に別々に調整でき、第三トレンチ１２６ｂの形成により制限されない。
【００５７】
このほか、第二導電構造１３０ｃが第二トレンチ１２４ｃ中に形成されるので、第二導電構造１３０ｃは、追加誘電層３２５により、第二ソース／ドレイン構造１１８から分離される。つまり、図３Ｃと図３Ｄに示されるように、第二導電構造１３０ｃ、および第二ソース／ドレイン構造１１８は、追加誘電層３２５の厚さＴ３２５に等しい距離Ｔｃにより互いに分離され、いくつかの実施態様において、距離Ｔｃ（すなわち、追加誘電層３２５の厚さＴ３２５）は、１０オングストローム〜約２０００オングストロームの範囲である。
【００５８】
さらに、追加誘電層３２５の厚さと材料は、その応用に従って変化するので、形成された半導体構造１００ｃは、指定された抵抗、および／または、操作電圧を有することができる。これにより、半導体構造１００ｃの機能はさらに多様性があり、各種アプリケーションに適用することができる。
【００５９】
図４Ａから図４Ｃは、いくつかの実施態様による半導体構造１００ｄを形成する各種段階の断面図である。第二トレンチ１２４ｄの形成が、図１Ａから図１Ｄと異なることを除いて、半導体構造１００ｄは、図１Ａから図１Ｄに記述される半導体構造１００ａに類似する、または、同じである。半導体構造１００ｄの形成に用いられる材料とプロセスは、先述の半導体構造１００ａの形成に用いられる材料とプロセスと同じ、または、類似するので、ここでは繰り返さない。
【００６０】
特に、いくつかの実施態様によると、図４Ａに示されるように、第一トレンチ１２２ｄは、第一ソース／ドレイン構造１１６上で、層間誘電層１２０を通って形成され、第三トレンチ１２６ｄは、ゲート構造１０４上で、層間誘電層１２０とハードマスク層１１０を通って形成される。このほか、仮トレンチ３２４ｄを、第二ソース／ドレイン構造１１８上に形成する。
【００６１】
第一トレンチ１２２ｄの形成に用いる方法と材料は、図１Ｂ、図２Ａと図３Ａに示される第一トレンチ１２２の形成に用いられる方法と材料に類似する、または、同じで、第三トレンチ１２６ｄの形成に用いられる方法と材料は、図１Ｃ、図２Ｂ、および図３Ｂ中の第三トレンチ１２６、１２６ｂ、１２６ｃを形成する方法と材料に類似する、または、同じである。このほか、仮トレンチ３２４ｄの形成に用いられる方法と材料は、図１Ｃ、図２Ｂ、および図３Ｃ中の第二トレンチ１２４、１２４ｂ、１２４ｃの形成に用いられる方法と材料に類似する、または、同じである。いくつかの実施態様によると、例えば、仮トレンチ３２４ｄ、および第三トレンチ１２６ｄは、同じパターン化プロセスで形成される。図４Ａに示されるように、一部１４６ｄは、仮トレンチ３２４ｄ、および第二ソース／ドレイン構造１１８間に残され、一部１４６ｄは厚さＴ１４６ｄを有する。
【００６２】
いくつかの実施態様によると、図４Ｂに示されるように、仮トレンチ３２４ｄ形成後、追加誘電層３２５ｄを、仮トレンチ３２４ｄの底部に形成する。特に、追加誘電層３２５ｄを、仮トレンチ３２４ｄ底部に蒸着して、第二トレンチ１２４ｄを形成する。
【００６３】
いくつかの実施態様において、追加誘電層３２５ｄは、厚さＴ３２５ｄが、約５オングストローム〜約５００オングストロームの範囲である。いくつかの実施態様において、追加誘電層３２５ｄは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、リンシリケートガラス（ＰＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）等である。注意すべきことは、追加誘電層３２５ｄは、一つ、または、複数の誘電材料で形成される一つ、または、複数の層を有する。いくつかの実施態様において、追加誘電層３２５ｄ、および層間誘電層１２０は、異なる誘電材料で形成される。
【００６４】
第一トレンチ１２２、第二トレンチ１２４ｄ、および第三トレンチ１２６形成後、第一導電構造１２８ｄ、第二導電構造１３０ｄ、および第三導電構造１３２ｄは、それぞれ、第一トレンチ１２２、第二トレンチ１２４ｄ、および第三トレンチ１２６中に形成する。このほか、いくつかの実施態様によると、第一導電構造１２８ｄ、第二導電構造１３０ｄ、および第三導電構造１３２ｄは、さらに、バリア層１３４、１３８、１４２、および導電層１３６、１４０、１４４を有する。第一導電構造１２８ｄ、第二導電構造１３０ｄ、および第三導電構造１３２ｄの形成に用いられる方法と材料は、図１Ｄに示される第一導電構造１２８、第二導電構造１３０、および第三導電構造１３２の形成に用いられる方法と材料に類似する、または、同じであるので、これらの説明はここでは繰り返さない。
【００６５】
図４Ｃに示されるように、第二導電構造１３０ｄは、層間誘電層１２０と追加誘電層３２５ｄにより、第二ソース／ドレイン構造１１８から分離される。つまり、第一導電構造１２８ｄは、第一ソース／ドレイン構造１１６と直接接触するが、第二導電構造１３０ｄは、第二ソース／ドレイン構造１１８と直接接触しない。
【００６６】
このほか、追加誘電層３２５ｄの厚さと材料は、その応用に従って調整できる。いくつかの実施態様において、追加誘電層３２５および層間誘電層１２０は、異なる材料で形成される。
【００６７】
図４Ｂに示されるように、追加誘電層３２５ｄが、仮トレンチ３２４ｄ中に形成されるので、第二導電構造１３０ｄ、および第二ソース／ドレイン構造１１８は、層間誘電層１２０の一部１４６ｄ、および追加誘電層３２５ｄにより分離される。
従って、第二導電構造１３０ｄ、および第二ソース／ドレイン構造１１８は、追加誘電層３２５ｄの厚さＴ３２５ｄ、および層間誘電層１２０の一部１４６ｄの厚さＴ１４６ｄの合計に等しい距離Ｔｄにより分離される。いくつかの実施態様において、距離Ｔｄは、１５オングストローム〜約１０００オングストロームの範囲である。
【００６８】
同様に、追加誘電層３２５ｄの厚さと材料は、その応用に従って変化するので、得られた半導体構造１００ｄは、指定された抵抗、および／または、操作電圧を有することができる。これにより、半導体構造１００ｄの機能はさらに多様性があり、且つ、各種アプリケーションに適用することができる。
【００６９】
前述のように、第二導電構造、例えば、第二導電構造１３０、１３０ｂ、１３０ｃ、および１３０ｄは、どのソース／ドレイン構造、例えば、第二ソース／ドレイン構造１１８に直接接触せずに形成される。つまり、誘電材料、例えば、一部１４６、１４６ｂ、および１４６ｄ、および追加誘電層３２５と３２５ｄにより、第二導電構造がそれの下のソース／ドレイン構造から分離される。第二導電構造とソース／ドレイン構造間に位置する誘電材料はデータ保存に用いられる。従って、半導体構造、例えば、前述の半導体構造１００ａ、１００ｂ、１００ｃ、および１００ｄは、メモリユニット、例えば、ワンタイムＰＲＯＭ（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ、ＯＴＰ）メモリユニット、または、抵抗変化型メモリ（ＲＲＡＭ；登録商標）ユニットとして用いられる。
【００７０】
半導体構造とその製造方法の実施態様が提供される。半導体構造は、基板上に形成されたゲート構造、および基板のゲート構造の反対側に形成された第一、および第二ソース／ドレイン構造を有する。導電構造は、第一ソース／ドレイン構造上に形成され、且つ、第一ソース／ドレイン構造と直接接触する。このほか、第二導電構造は、第二ソース／ドレイン構造上に形成されるが、第二ソース／ドレイン構造と直接接触しない。つまり、誘電部分は、第二ソース／ドレイン構造と第二導電構造間に位置して、それらを分離する。このほか、第二ソース／ドレイン構造と第二導電構造間の誘電部分は、メモリユニット中のデータ保存に用いられる。
【００７１】
いくつかの実施態様において、半導体構造が提供される。半導体構造は、基板、および、基板上に形成されるゲート構造を有する。半導体構造は、さらに、第一ソース／ドレイン構造、およびゲート構造に隣接して基板中に形成される第二ソース／ドレイン構造を有する。半導体構造は、さらに、基板上に形成されて、ゲート構造、第一ソース／ドレイン構造、および第二ソース／ドレイン構造を被覆する層間誘電層を有する。半導体構造は、さらに、第一ソース／ドレイン構造上の層間誘電層中に形成される第一導電構造を有する。半導体構造は、さらに、第二ソース／ドレイン構造上の層間誘電層中に形成される第二導電構造を有する。このほか、第一導電構造は、第一ソース／ドレイン構造と直接接触し、第二導電構造は、第二ソース／ドレイン構造と直接接触しない。
【００７２】
いくつかの実施態様において、半導体構造が提供される。半導体構造は、基板、および基板上に形成されるゲート構造を有する。半導体構造は、さらに、基板中のゲート構造の第一側に隣接して形成される第一ソース／ドレイン構造を有する。半導体構造は、さらに、基板中のゲート構造の第二側に隣接して形成される第二ソース／ドレイン構造を有する。半導体構造は、さらに、基板上に形成されて、ゲート構造、第一ソース／ドレイン構造、および第二ソース／ドレイン構造を被覆する層間誘電層を有する。半導体構造は、さらに、第一ソース／ドレイン構造上で、層間誘電層を通じる第一導電構造を有する。半導体構造は、さらに、第二ソース／ドレイン構造上の層間誘電層中に形成される第二導電構造を有する。このほか、第一導電構造は、第一ソース／ドレイン構造と直接接触し、第二導電構造、および第二ソース／ドレイン構造は、層間誘電層の一部により分離される。
【００７３】
いくつかの実施態様において、半導体構造の製造方法が提供される。半導体構造の製造方法は、基板上に、ゲート構造を形成する工程、およびゲート構造に隣接して基板中に、第一ソース／ドレイン構造、および第二ソース／ドレイン構造を形成する工程、を有する。半導体構造の製造方法は、さらに、基板上に層間誘電層を形成して、ゲート構造、第一ソース／ドレイン構造、および第二ソース／ドレイン構造を被覆する工程を有する。半導体構造の製造方法は、さらに、層間誘電層を通って、第一トレンチを形成し、第一ソース／ドレイン構造を露出する工程を有する。半導体構造の製造方法は、さらに、第二ソース／ドレイン構造上の層間誘電層中に、第二トレンチを形成する工程を有し、第二ソース／ドレイン構造は第二トレンチにより露出しない。半導体構造の製造方法は、さらに、第一トレンチ中に、第一導電構造を形成する工程、および第二トレンチ中に、第二導電構造を形成する工程、を有する。
【００７４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００７５】
１００ａ〜１００ｄ  半導体構造、１０２  基板、１０４  ゲート構造、１０６  ゲート誘電層、１０８  ゲート電極層、１１０  ハードマスク層、１１２  シーリング層、１１４  スペーサ、１１６  第一ソース／ドレイン構造、１１８  第二ソース／ドレイン構造、１１９  第一層、１２０  層間誘電層、１２１第二層、１２２  第一トレンチ、１２４  第二トレンチ、１２６  第三トレンチ、１２８  第一導電構造、１３０  第二導電構造、１３２  第三導電構造、１３４  バリア層、１３６  導電層、１３８  バリア層、１４０  導電層、１４２  バリア層、１４４  導電層、１４６  一部、３２４  仮トレンチ、３２５  追加誘電層。
【図１Ａ】
2018088544.tif 000003
【図１Ｂ】
2018088544.tif 000004
【図１Ｃ】
2018088544.tif 000005
【図１Ｄ】
2018088544.tif 000006
【図２Ａ】
2018088544.tif 000007
【図２Ｂ】
2018088544.tif 000008
【図２Ｃ】
2018088544.tif 000009
【図３Ａ】
2018088544.tif 000010
【図３Ｂ】
2018088544.tif 000011
【図３Ｃ】
2018088544.tif 000012
【図３Ｄ】
2018088544.tif 000013
【図４Ａ】
2018088544.tif 000014
【図４Ｂ】
2018088544.tif 000015
【図４Ｃ】
2018088544.tif 000016