【事件の表示】
　平成　２年特許願第　８３１８２号「メモリアクセス装置」拒絶査定に対する審判事件［平成　３年１２月１２日出願公開、特開平　３−２８２６４７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯及び本願発明の要旨
　本願は、平成２年３月29日の出願であって、請求項１に係る発明（以下、「本願発明」という）の要旨は、平成８年９月27日付け手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認められる。
「パルスに同期しデータが流れ、その流れに沿ってデータが処理されるデータ駆動形情報処理装置における、メモリアクセス装置であって、情報を記憶するためのメモリ手段、前記メモリ手段に与えられるべき情報を保持する第１の保持手段、前記メモリ手段から出力される情報を保持する第２の保持手段、および前記第１の保持手段に保持された前記情報に基づいて前記メモリ手段のアクセスを制御し、かつ前記アクセスが一定時間内に終了するように前記メモリ手段から読出された情報を前記第２の保持手段に保持させるアクセス制御手段を備え、後段にデータが滞留している状態においてもアクセス結果を保持し、かつ前記メモリ手段の動作を一定時間後に停止させる様構成された、メモリアクセス装置」
（なお、上記「後段にデータが滞留している状態においてもアクセス結果を保持し、かつ前記メモリ手段の動作を一定時間後に停止させる様構成された」について、発明の詳細な説明の第１１頁第２行〜同頁第１２行には「メモリアクセス制御回路１０４は、パルス信号Ｃ１に応答して、メモリ本体１０５の読出動作を制御する。それにより、メモリ本体１０５から読み出されたデータがメモリ情報線２０４に出力されるとともに、メモリ情報線２０４のデータが確定した後に、メモリアクセス制御回路１０４からデータラッチ１０６にパルス信号ＣＰＤが供給される。データラッチ１０６は、パルス信号ＣＰＤに応答して、メモリ情報線２０４を介して供給されるデータを保持し、それをメモリ情報線２０６に出力する。」、また、第１２頁第１７行〜第１３頁１２行には「しかし、この実施例では、データラッチ１０６が存在し、パルス信号Ｃ１がメモリアクセス制御回路１０４に出力された後、一定時間後にパルス信号ＣＰＤがデータラッチ１０６に出力される。そのため、メモリ本体１０５から読み出されたデータＤは、メモリ情報線２０４を介してデータラッチ１０６に保持されて、メモリ情報線２０６に出力される。したがって、メモリ本体１０５は、データラッチ１０６に読出データＤを含むメモリ情報が保持された段階で、メモリアクセスを終了することができる。その後、Ｔの期間データが滞留しても、データラッチ１０６の出力がメモリ情報線２０６よりパイプラインレジスタ１０７に供給され続けるので、滞留の有無にかかわらず、一定の時間でメモリアクセスを終了することができる。」と記載されており、滞留の有無にかかわらず、メモリ本体から読み出されたデータをパルス信号ＣＰＤに応答してデータラッチ１０６に保持させ、また、滞留の有無にかからわず、一定の時間でメモリアクセスを終了することができることから、上記「後段にデータが滞留している状態においても」との記載は、後段にデータが滞留していない状態に加えて、後段にデータが滞留している状態においても、すなわち滞留の有無にかかわらずと解すのが相当である。）
　
２．引用例記載の発明
（１）これに対して、原審において引用された特開平１−１８８９４６号公報（以下、「引用例１」という）には、次の事項が記載されている。
(a) 「この発明は、データフロー計算機における命令フェッチの方式に関する。」（第１頁右下欄第２行〜第３行）
(b) 「第１図は本発明にかかるプログラムメモリのブロック構成図である。図において、１０はアドレス生成手段、１１はアドレスデコーダ、１２はセンスアンプ及び読み書き制御手段、１３はメモリセルアレイ、１４は第１の比較判定手段、１５は第２の比較判定手段、２００乃至２０４及び３００乃至３０４はハンドシェイクデータ転送を制御する転送制御手段、４００乃至４０６及び５００乃至５０４はデータ保持手段であって、データの転送タイミングが夫々転送制御手段２００乃至２０４及び３００乃至３０４によって制御される。…（中略）…第２図においてＣ１及びＣ２は夫々転送制御手段２００及び３００の送信信号出力を表し、論理”０”状態に対応する”Ｌｏｗ”レベルへの変化によって転送データの受信並びに保持を表している。なお、次段への転送制御は、第２図には図示していないが、次段からの転送許可信号に基づいて許可又は禁止又は転送完了が決定される。」（第２頁右上欄第19行〜第２頁右下欄第16行）
(c) 「先ず命令フェッチを行う場合、該パケットの第１語に含まれるアドレス情報がデータ保持手段４００からアドレス生成手段１０のセレクタ１０２に送出されるとともに、インクリメンタ１０１にも送出される。…（中略）…第２図において時刻Ｔ０に入力された前記命令フェッチパケットの第１語は、時刻Ｔ１にデータ保持手段４０１に転送され更に、時刻Ｔ２にはデコーダ及び読出しキー保持手段４０２へ転送される。…（中略）…結局、時刻Ｔ３にデータ保持手段５０１及び５０２で保持される同一オペランドデータに対して、プログラムメモリのメモリセルアレイ１３からセンスアンプ１２を介して読出された参照データがデータ保持手段４０３へ転送されて第１の命令フェッチを完了するとともに、デコーダ１１及びキーデータ保持手段４０２へ入力されたアドレス情報及びキー情報に従って引き続き第２の命令フェッチを開始する。」（第２頁右下欄第17行〜第３頁右上欄第17行）
　ここで、引用例１に記載された事項(a)〜(c)をまとめる。
　上記事項(a)の記載から明らかなように、引用例１にはデータフロー計算機における命令フェッチ方式が記載されている。また、該命令フェッチ方式は上記事項(b)及び(c)の記載から、命令フェッチパケットの第１語に含まれるアドレス情報がデータ保持手段４０１に転送保持され、該アドレス情報に基づいて読み書き制御手段１２によりメモリセルアレイ１３から参照データを読み出すことにより命令フェッチを完了し、また、データ保持手段４００乃至４０６及び５００乃至５０４におけるデータの転送タイミングは転送制御手段２００乃至２０４及び３００乃至３０４により制御されていることから、引用例１には次の構成を有する発明（以下、「引用例１記載の発明」という。）が記載されているものと認められる。
　データフロー計算機における命令フェッチ方式であって、参照データが記憶されるメモリセルアレイ１３、命令フェッチパケットの第１語に含まれるアドレス情報が転送保持されるデータ保持手段４０１、前記データ保持手段４０１に保持された前記命令フェッチパケットの第１語に含まれるアドレス情報に基づいて前記メモリセルアレイ１３からの読み出しを制御する読み書き制御手段１２、データの転送タイミングを制御する転送制御手段２００乃至２０４及び３００乃至３０４、からなる命令フェッチ方式
（２）また、原審において周知例として引用された特開平２−４４５９８号公報（以下、「引用例２」という）には、次の事項が記載されている。
(d) 「その出力信号の論理レベルが確定されあるいはその出力信号が後段の出力ラッチに伝達された後、動作が停止される読み出し増幅回路を具備することを特徴とする半導体記憶装置」（第１頁左欄第５行〜同頁左欄第８行）
(e)「ＸアドレスデコーダＸＡＤは、上記タイミング信号φｃｅがハイレベルとされることで、選択的に動作状態とされる。…（中略）…前述のように、センスアンプＳＡによる読み出し信号の増幅動作が終了し上記タイミング信号φｃｅがロウレベルとされると、ＸアドレスデコーダＸＡＤの動作は停止される。その結果、ＸアドレスデコーダＸＡＤの動作電流が削減されるとともに、すべてのワード線Ｗ０〜Ｗｍがロウレベルの非選択状態とされ、メモリアレイＭＡＲＹの各メモリセルＭＣに対する動作電流も削減される。」（第４頁右下欄第13行〜第５頁左上欄第７行）
(f)「ＹアドレスデコーダＹＡＤは、上記タイミング信号φｃｅがハイレベルとされることで、選択的に動作状態とされる。…（中略）…クロックドスタティック型ＲＡＭが読み出しモードとされかつセンスアンプＳＡによる読み出し信号の増幅動作が終了して上記タイミング信号φｃｅがロウレベルとされると、ＹアドレスデコーダＹＡＤの動作は停止される。」（第５頁右下欄第10行〜同頁右下欄第20行）
(g)「一方、クロックドスタティック型ＲＡＭが読み出しモードで選択状態とされ上記タイミング信号φｓａがハイレベルとされると、駆動ＭＯＳＦＥＴＱ３４及びＱ３７がオン状態となり、プリセットＭＯＳＦＥＴＱ１３及びＱ１４はオフ状態となる。したがって、センス回路ＳＣＰ及びＳＣＮはともに動作状態とされ、読み出し信号の増幅動作が行われる。…（中略）…その結果、対応する出力ラッチＯＬが強制的にセット又はリセット状態とされる。…（中略）…つまり、この実施例のクロックドスタティック型ＲＡＭにおいて、内部制御信号ａｄｓは、クロックドスタティック型ＲＡＭが読み出しモードで選択状態とされ、かつすべての単位センスアンプＵＳＡ０〜ＵＳＡ３１の出力信号の論理レベルが確定された時点で、選択的にハイレベルとされる。後述するように、内部制御信号ａｄｓがハイレベルとされることで、タイミング発生回路ＴＧは、一旦ハイレベルとしたタイミング信号φｃｅをロウレベルに戻す。その結果、センスアンプＳＡの単位センスアンプＵＳＡ０〜ＵＳＡ３１のレベルシフト回路ＬＳならびにセンス回路ＳＣＰ及びＳＣＮの動作が停止されるとともに、ＸアドレスデコーダＸＡＤ及びＹアドレスデコーダＹＡＤの動作が停止される。」（第８頁左下欄第18行〜第10頁右上欄第11行）
(h)「以上の実施例に示されるように、この発明を多ビット構成とされるクロックドスタティック型ＲＡＭ等の半導体記憶装置に適用した場合、次のような効果が得られる。すなわち、(1)多ビット構成とされるクロックドスタティック型ＲＡＭ等において、センスアンプの出力信号の論理レベルが確定されあるいはセンスアンプの出力信号が後段の出力ラッチに伝達された時点で、各アドレスデコーダやセンスアンプ等の動作を停止することで、これらの回路を必要最小限の期間だけ動作状態とし、その動作電流を著しく削減できるという効果が得られる。」（第12頁右下欄第16行〜第13頁左上欄第７行）
　ここで、引用例２に記載された事項(d)〜(h)をまとめると、引用例２には次の構成を有する発明（以下、「引用例２記載の発明」という。）が記載されているものと認められる。
　読み出し増幅回路の出力信号が後段の出力ラッチに伝達された後、各アドレスデコーダ及び読み出し増幅回路等の動作を停止させる半導体記憶装置
　
３．本願発明と引用例１記載の発明との対比
　引用例１記載の発明は、その第１図からも明らかなように命令フェッチパケット内のアドレス情報等が、転送制御手段２００乃至２０４からの信号に基づいて順次データ保持手段４００乃至４０６に転送されて処理が行われることから、引用例１記載の発明と本願発明は「パルスに同期しデータが流れ、その流れに沿ってデータが処理されるデータ駆動形情報処理装置」である点で一致している。また、引用例１記載の発明は命令フェッチ方式であるが、この命令フェッチとはメモリアレイ１３から参照データを読み出すことであるから、引用例１記載の発明においてもメモリアクセス装置であることは明らかである。
　また、引用例１記載のデータ保持手段４０１には、メモリセルアレイ１３に与えられるべきアドレス情報が保持されるものであるから、引用例１記載の発明における「メモリセルアレイ１３」及び「データ保持手段４０１」は、本願発明の「情報を記憶するためのメモリ手段」及び「前記メモリ手段に与えられるべき情報を保持する第１の保持手段」と同等であると認められる。
　また、引用例１記載の発明の読み書き制御手段１２は、データ保持手段４０１に保持された前記命令フェッチパケットの第１語に含まれるアドレス情報に基づいて前記メモリセルアレイ１３からの読み出しを制御していることから、該読み書き制御手段１２を本願発明の用語を使用してまとめると、前記第１の保持手段に保持された前記情報に基づいて前記メモリ手段のアクセスを制御するアクセス制御手段であると認められる。
　したがって、本願発明と引用例１記載の発明とは、
　パルスに同期しデータが流れ、その流れに沿ってデータが処理されるデータ駆動形情報処理装置における、メモリアクセス装置であって、情報を記憶するためのメモリ手段、前記メモリ手段に与えられるべき情報を保持する第１の保持手段から構成されたメモリアクセス装置
である点で一致し、
　本願発明が「前記メモリ手段から出力される情報を保持する第２の保持手段」を備えているのに対して、引用例１記載の発明にはそのような手段が存在しない点、また、本願発明が「前記第１の保持手段に保持された前記情報に基づいて前記メモリ手段のアクセスを制御し、かつ前記アクセスが一定時間内に終了するように前記メモリ手段から読出された情報を前記第２の保持手段に保持させるアクセス制御手段を備え、後段にデータが滞留している状態においてもアクセス結果を保持し、かつ前記メモリ手段の動作を一定時間後に停止させる様構成された」であるのに対し、引用例１記載の発明では「前記第１の保持手段に保持された前記情報に基づいて前記メモリ手段のアクセスを制御するアクセス制御手段」である点で相違するものと認められる。
　
４．相違点についての判断
　上記相違点は、要するに本願発明が「前記メモリ手段から出力される情報を保持する第２の保持手段」を設けて「前記アクセスが一定時間内に終了するように前記メモリ手段から読出された情報を前記第２の保持手段に保持させる」構成とした点によるものであり、これにより「後段にデータが滞留している状態においてもアクセス結果を保持し、かつ前記メモリ手段の動作を一定時間後に停止させる」という機能を果たすものである。また、該構成について例えば発明の詳細な説明の第13頁第４行〜同頁第14行に「したがって、メモリ本体１０５は、データラッチ１０６に読出データＤを含むメモリ情報が保持された段階で、メモリアクセスを終了することができる。その後、Ｔの期間データが滞留しても、データラッチ１０６の出力がメモリ情報線２０６よりパイプラインレジスタ１０７に供給され続けるので、滞留の有無にかかわらず、一定の時間でメモリアクセスを終了することができる。これにより、メモリ本体１０５の消費電力を低減することができる。」と記載されているように、具体的には滞留の有無にかかわらずメモリから読み出したデータをラッチした段階で、メモリアクセスを終了させることによりメモリ本体の消費電力を低減させるものである。
　しかしながら、この相違点について上記引用例２記載の発明には、動作電流の削減を目的として読み出し増幅回路の出力信号が後段の出力ラッチに伝達された後、各アドレスデコーダ及び読み出し増幅回路等の動作を停止させる半導体記憶装置が記載されており、該出力ラッチが本願発明の「第２の保持手段」と機能的にも同等であることは明らかである。また、本願発明においては、単にメモリのアクセスを終了又は待機状態に復帰すると記載しているのみであって、具体的にメモリをどのような状態とするのかが不明であるから、本願発明のメモリのアクセスを終了又は待機状態に復帰と、上記引用例２記載の発明の各アドレスデコーダ及び読み出し増幅回路等の動作を停止させることに差異があるとは言えない。
　また、本願発明はデータ駆動形情報処理装置の技術分野に属するものではあるが、上記したとおり基本的なメモリの消費電力の削減を目的とするものであるから、たとえデータ駆動形情報処理装置の技術分野の当業者であっても、メモリの技術分野におけるメモリの消費電力の低減に関する技術を調査すべきことは明らかであるから、上記引用例１記載の発明であるデータ駆動形情報処理装置において、上記引用例２記載の発明である低消費電力化した半導体記憶装置に関する技術の適用に関し、技術分野の相違による阻害要因などは存在しない。
　したがって、本願発明は、上記引用例１記載の発明であるデータ駆動形情報処理装置におけるメモリのアクセス制御手段に、上記引用例２記載の発明である低消費電力化した半導体記憶装置に関する技術を適用することにより、当業者が容易に発明できたものである。
　
５．むすび
　以上のとおりであるから、本願発明は引用例１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められ、特許法第29条第２項の規定により、特許を受けることができない。
　よって、結論のとおり審決する。