【事件の表示】
　特許第３２６１６９９号「アクティブマトリクス基板」の請求項１ないし１７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２６１６９９号の請求項１ないし３、１１ないし１４、１６、１７に係る特許を取り消す。
　同請求項４ないし１０、１５に係る特許を維持する。
【理　由】
【1】手続の経緯
　特許第3261699号の請求項1〜17に係る発明についての出願は、平成8年10月2日(先の出願に基づく優先日:平成7年10月3日)に国際出願され、平成13年12月21日に設定登録され、その後、日本電気株式会社、及び佐藤光男より、それぞれ特許異議の申立てがなされ、取消理由通知がなされ、平成15年1月10日に特許異議意見書及び訂正請求書が提出されたものである。
　
【2】訂正の適否についての判断
【2-1】訂正の要旨
　特許権者が求めている訂正の内容は、以下のとおりである。
訂正事項a:
　特許請求の範囲の請求項1中の、「前記オーミックコンタクト層をエッチングにより除去する工程」を「前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程」と訂正する。
訂正事項b:
　特許請求の範囲の請求項4中の、「前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間」を「前記走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間」と訂正する。
訂正事項c:
　特許請求の範囲の請求項11中の、「(D)前記オーミックコンタクト層に接続されるソース・ドレイン電極層を形成すると共に、前記絶縁膜上の所定の領域において、前記ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層を形成する工程。」の次に、「(E)前記ソース・ドレイン電極層の間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。」を挿入するとともに、「下記(A)〜(G)の製造工程を含む」を「下記(A)〜(H)の製造工程を含む」と訂正し、「(E)」を「(F)」と訂正し、「(F)」を「(G)」と訂正し、「(G)」を「(H)」と訂正する。
訂正事項d:
　特許請求の範囲の請求項16中の、「前記半導体層上に形成された電極と、」を「前記半導体層上にオーミックコンタクト層を介して形成されたソース電極及びドレイン電極と、」と訂正し、「前記電極上に形成された保護膜と、」を「前記ソース電極及び前記ドレイン電極上に形成された保護膜と、」と訂正し、「前記電極と前記導電層を露呈する」を「前記ソース電極及び前記ドレイン電極の一方と前記導電層を露呈する」と訂正し、「具備したことを特徴とする」を「具備し、前記オーミックコンタクト層は、前記ソース電極とドレイン電極層の間の前記半導体層の上にまで形成された後、前記ソース電極とドレイン電極層の間が、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングされて除去されたものであることを特徴とする」と訂正する。
訂正事項e:
　明細書第8頁第23行(本件の特許掲載公報11欄38行)の、「中央部のエッチングを行うことができる。」を「中央部のエッチングを行うことができる。このエッチングは、真性アモルファスシリコン膜8のオーミックコンタクト層側がエッチングされるまで行なわれる。」と訂正する。
　
【2-2】訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　(1)上記訂正事項aの、請求項1における「前記オーミックコンタクト層をエッチングにより除去する工程」を「前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程」と訂正するする訂正は、エッチングの態様をより具体的にしたものであるから特許請求の範囲の減縮を目的とするものであり、願書に添付された第3図から第6図、第7C図から第7F図に示された、オーミックコンタクト層と凹型に描画されているチャネル層との状態を意味するものと認められるから、願書に添付された明細書及び図面に記載された事項の範囲内でする訂正である。そして、この訂正は特許請求の範囲を実質的に拡張し、又は変更するものでもない。
　(2)上記訂正事項bは、「共通電位線」が「前記走査線および前記信号線とは別」であることを明りょうにするものであり、不明りょうな記載の釈明を目的とする訂正である。また、これは願書に添付された明細書及び図面に記載された事項の範囲内でする訂正であり、特許請求の範囲を実質的に拡張し、又は変更するものではない。
　(3)上記訂正事項cの、請求項11における「(E)前記ソース・ドレイン電極層の間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。」を挿入する訂正は、願書に添付された第3図の工程を、発明を特定する事項とする訂正であり、これは特許請求の範囲の減縮を目的とするものでる。
　また、この訂正事項の「下記(A)〜(G)の製造工程を含む」を「下記(A)〜(H)の製造工程を含む」と、「(E)」を「(F)」と、「(F)」を「(G)」と、「(G)」を「(H)」とする訂正は、不明りょうな記載の釈明を目的とするものである。
　そして、この訂正事項の「前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングする」点は、願書に添付された第3図、第7C図に示された、オーミックコンタクト層と凹型に描画されているチャネル層との状態を意味するものと認められる。
　よって、上記訂正事項cは、願書に添付された明細書及び図面に記載された事項の範囲内でする訂正でり、特許請求の範囲を実質的に拡張し、又は変更するものでもない。
　(4)上記訂正事項dの、特許請求の範囲の請求項16中の、「前記半導体層上に形成された電極と、」を「前記半導体層上にオーミックコンタクト層を介して形成されたソース電極及びドレイン電極と、」と、「前記電極上に形成された保護膜と、」を「前記ソース電極及び前記ドレイン電極上に形成された保護膜と、」と、「前記電極と前記導電層を露呈する」を「前記ソース電極及び前記ドレイン電極の一方と前記導電層を露呈する」とする訂正は、特許請求の範囲の減縮を目的として、願書に添付された明細書及び図面に記載された事項の範囲内でする訂正であり、特許請求の範囲を実質的に拡張し、又は変更するものでもない。
　また上記訂正事項dの、特許請求の範囲の請求項16中の、「具備したことを特徴とする」を「具備し、前記オーミックコンタクト層は、前記ソース電極とドレイン電極層の間の前記半導体層の上にまで形成された後、前記ソース電極とドレイン電極層の間が、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングされて除去されたものであることを特徴とする」とする訂正は、オーミックコンタクト層とチャネル層の状態を、願書に添付された第6図、第7F図の態様に規定する訂正であり、これは特許請求の範囲の減縮を目的とするものである。そして、「前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングする」点は、願書に添付された第6図、第7F図に示された、オーミックコンタクト層と凹型に描画されているチャネル層との状態を意味するものと認められるから、願書に添付された明細書及び図面に記載された事項の範囲内でする訂正であり、特許請求の範囲を実質的に拡張し、又は変更するものでもない。
　(5)上記訂正事項eの、「中央部のエッチングを行うことができる。」を「中央部のエッチングを行うことができる。このエッチングは、真性アモルファスシリコン膜8のオーミックコンタクト層側がエッチングされるまで行なわれる。」とする訂正は、訂正事項a、c及びdの訂正事項と発明の詳細な説明の記載とを整合させるための訂正であり、不明りょうな記載を釈明することを目的とするものである。そして、真性アモルファスシリコン膜8はチャネル層に相当するから、上記訂正事項eは前記(1)で説明したように、願書に添付された明細書及び図面に記載された事項の範囲内でする訂正であり、特許請求の範囲を実質的に拡張し、又は変更するものでもない。
　(6)以上のとおり、上記訂正は特許法第120条の4第2項並びに同条第3項で準用する同法第126条第2項及び同条第3項の規定に適合するので、上記訂正を認める。
　
【3】特許異議の申立て及び取消理由の概要
　(1) 申立人、日本電気株式会社は、本件請求項1〜3、16に係る各特許発明は、刊行物1に記載された発明に基いて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものである旨主張している。
　また、申立人、日本電気株式会社及び佐藤光男は、本件請求項1〜17に係る各特許発明は、本件特許出願の優先日前の優先日を主張して出願され、本件特許出願の優先日後に出願公開された先願1の願書に最初に添付された明細書及び図面に記載された発明と同一である旨主張している。
　(2) 上記特許異議の申立てを受け、当審は、平成14年10月30日付け取消理由通知書で、本件特許発明1〜3、16は、以下の刊行物1〜9に記載された発明に基づいて当業者が容易に発明できたものであり特許法第29条第2項の規定に違反して特許されたものである旨、及び本件特許発明1〜17は、以下の先願1の願書に最初に添付された明細書に記載された発明と同一であり、特許法第29条の2の規定に違反して特許されたものである旨通知した。
　
刊行物1:特開平5-165059号公報(申立人日本電気株式会社の甲第1号証)
刊行物2:特開平5-333377号公報(申立人日本電気株式会社の参考資料1)
刊行物3:特開平6-186592号公報(申立人日本電気株式会社の参考資料2)
刊行物4:特開平6-202151号公報(申立人日本電気株式会社の参考資料3)
刊行物5:特開昭63-220289号公報(申立人日本電気株式会社の参考資料4)
刊行物6:特開昭63-10558号公報(申立人日本電気株式会社の参考資料5)
刊行物7:特開平6-56191号公報(申立人日本電気株式会社の参考資料6)
刊行物8:特開平3-2838号公報(申立人日本電気株式会社の参考資料7)
刊行物9:特開平3-296725号公報(申立人日本電気株式会社の参考資料8)
先願1:特願平8-216427号(特開昭9-120083号公報) (申立人日本電気株式会社の甲第2号証、申立人佐藤光男の甲第1号証)
　
【4】本件の発明
　本件特許第3261699号の請求項1〜17に係る発明(以下、請求項順に「発明1」〜「発明17」という。)は、訂正された特許明細書の特許請求の範囲の請求項1〜17に記載された事項によって特定される以下のとおりのものである。
　「【特許請求の範囲】
(1)下記(A)〜(H)の製造工程を含む、薄膜素子の製造方法。
　(A)基板上に、ゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。
　(B)前記ゲート電極層およびゲート電極材料層上にゲート絶縁膜を形成する工程。
　(C)前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびオーミックコンタクト層を形成する工程。
　(D)前記オーミックコンタクト層に接続された、ソース電極層およびドレイン電極層を形成する工程。
　(E)前記ソース電極層とドレイン電極層との間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。
　(F)前記ソース電極層,ドレイン電極層ならびに前記ゲート電極材料層を覆うように保護膜を形成する工程。
　(G)前記ゲート電極層または前記ゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜の一部を選択的にエッチングして、前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第1の開口部を形成すると共に、前記ソース電極層またはドレイン電極層上の前記保護膜の一部を選択的にエッチングして前記ソース電極層またはドレイン電極層の表面の一部が露出するような第2の開口部を形成する工程。
　(H)前記第1の開口部または第2の開口部を経由して導電性材料層を、前記ゲート電極層,ゲート電極材料層,前記ソース電極層,ドレイン電極層の少なくとも一つに接続する工程。
(2)請求項1において、
　前記工程(G)において形成される前記第1の開口部は、配線を前記ゲート電極材料層に接続するためのコンタクトホール、または外部端子を前記ゲート電極材料層に接続するための開口部であることを特徴とする薄膜素子の製造方法。
(3)請求項1において、
　前記導電性材料層は、ITO(Indium Tin Oxide)からなることを特徴とする薄膜素子の製造方法。
(4)マトリクス状に配置された走査線と信号線とに接続された薄膜トランジスタ(TFT)と、その薄膜トランジスタの一端に接続された画素電極とを含んで画素部が構成されるアクティブマトリクス基板であって、
　前記走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段を具備し、
　前記静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とソース・ドレイン電極層とを接続した構成のダイオードを含んで構成されており、
　前記ゲート電極層とソース・ドレイン電極層とを電気的に接続するための、前記ゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と前記ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とは、同一の製造工程において形成されており、かつ、前記ゲート電極層と前記ソース・ドレイン電極層とは、前記第1および第2の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続されていることを特徴とするアクティブマトリクス基板。
(5)請求項4において、
　前記第1の開口部は、ゲート電極材料層上の第1の絶縁膜およびこの第1の絶縁膜上の第2の絶縁膜の重ね膜を貫通して形成されており、前記第2の開口部は、ソース・ドレイン電極層上の前記第2の絶縁膜のみを貫通して形成されていることを特徴とするアクティブマトリクス基板。
(6)請求項4において、
　前記画素電極および画素電極と同一の材料からなる前記導電材料層は、ITO(Indium Tin Oxide)膜からなることを特徴とするアクティブマトリクス基板。
(7)請求項4において、
　前記走査線および前記信号線のうちの少なくとも一つの線と電気的に等価な部位は、外部端子を接続するための電極であり、また、前記共通電位線は、液晶を交流駆動する際に基準となる基準電位を与える線あるいは液晶表示装置の製造段階において、前記外部端子を接続するための電極を共通に接続して同電位とするための線であることを特徴とするアクティブマトリクス基板。
(8)請求項7において、
　前記静電破棄防止用保護手段は、前記外部端子を接続するための電極と前記液晶を交流駆動する際に基準となる基準電位を与える線(LC‐COM線)との間、ならびに、前記外部端子を接続するための電極と前記外部端子を接続するための電極を共通に接続して同電位とするための線との間の双方に設けられていることを特徴とするアクティブマトリクス基板。
(9)請求項4において、
　前記静電破壊防止用保護手段は、第1のダイオードのアノードと第2のダイオードのカソードとを共通接続し、前記第1のダイオードのカソードと前記第2のダイオードのアノードとを共通接続して構成される双方向性のダイオードを具備することを特徴とするアクティブマトリクス基板。
(10)請求項4〜請求項9のいずれかに記載のアクティブマトリクス基板を用いて構成された液晶表示装置。
(11)下記(A)〜(H)の製造工程を含む基板製造工程を経て、アクティブマトリクス基板を製造することを特徴とする、アクティブマトリクス基板の製造方法。
　(A)基板上にゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。
　(B)前記ゲート電極層およびゲート電極材料層上にゲート絶縁膜を形成する工程。
　(C)前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびオーミックコンタクト層を形成する工程。
　(D)前記オーミックコンタクト層に接続されるソース・ドレイン電極層を形成すると共に、前記絶縁膜上の所定の領域において、前記ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層を形成する工程。
　(E)前記ソース・ドレイン電極層の間に介在している前記オーミックコン夕クト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。
　(F)前記ソース・ドレイン電極層、ならびに前記ソース・ドレイン電極材料層を覆うように保護膜を形成する工程。
　(G)前記ゲート電極層または前記ゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜を選択的にエッチングして前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第1の開口部を形成すると共に、前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層上の前記保護膜を選択的にエッチングして前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層の表面の一部が露出するような第2の開口部を形成する工程。
　(H)前記第1または第2の開口部を経由して導電性材料層を、前記ゲート電極層,前記ゲート電極材料層,前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層に接続する工程。
(12)請求項11において,
　請求項11の工程(A)〜(G)を経ることにより、前記アクティブマトリクス基板上には、
　走査線と信号線とに接続された薄膜トランジスタ(TFT)と、
　前記薄膜トランジスタに接続される画素電極と、
　前記薄膜トランジスタのゲート電極層およびソース・ドレイン電極層とを接続した構成の静電破壊防止用のダイオードが形成されることを特徴とするアクティブマトリクス基板の製造方法。
(13)請求項11において、
　前記工程(G)における導電性材料層として、画素電極と同じ材料からなる層を用いることを特徴とするアクティブマトリクス基板の製造方法。
(14)請求項11において、 前記工程(G)における導電性材料層として、ITO(Indium Tin Oxide)を用いることを特徴とするアクティブマトリクス基板の製造方法。
(15)マトリクス状に配置された走査線と信号線とに接続された薄膜トランジスタ(TFT)と、その薄膜トランジスタの一端に接続された画素電極とを含んで画素部が構成されるアクティブマトリクス型液晶表示装置に含まれる能動素子の静電破壊を防止する方法であって、
　請求項4に記載の静電保護手段を、前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電域線との間に接続し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止することを特徴とする液晶表示装置に含まれる能動素子の静電破壊防止方法。
(16)走査線と、
　前記走査線と同層に形成された第1導電層と、
　前記走査線および前記導電層上に絶縁膜を介して形成された半導体層と、
　前記半導体層上にオーミックコンタクト層を介して形成されたソース電極及び ドレイン電極と、
　前記ソース電極及び前記ドレイン電極上に形成された保護膜と、
　前記ソース電極及び前記ドレイン電極の一方と前記導電層を露呈するために前記保護膜の各々の位置に形成されたコンタクトホールと、
　前記保護膜上に形成され前記コンタクトホールに充填された第2導電層とを、具備し、
　前記オーミックコンタクト層は、前記ソース電極とドレイン電極層の間の前記半導体層の上にまで形成された後、前記ソース電極とドレイン電極層の間が、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングされて除去されたものであることを特徴とするアクティブマトリクス基板。
　(17)前記第2導電層は、静電破壊防止用の保護素子の配線を構成することを特徴とする請求項16のアクティブマトリクス基板。」
　
　なお、前記請求項8、15の記載において「破棄」、「電域線」とあるのは、それぞれ「破壊」、「電位線」の単純な誤記と認められる。
　
【5】先願1の願書に最初に添付された明細書及び図面の記載事項
　取消理由として引用した、先願1である特願平8-216427号(特開昭9-120083号公報)は、その優先日が本件の特許出願の優先日前の平成7年8月19日であり、本件の特許出願の優先日後の平成9年5月6日に出願公開されたものである。
　また、先願1の発明者は、発明1〜発明17の発明者と同一の者でなく、発明1〜発明17の特許出願の時に発明1〜発明17の出願人は、先願1の出願人と同一の者ではない。
　そして、先願1の願書に最初に添付された明細書及び図面(以下、「先願明細書」という。)には、以下の事項が記載されている。
【0001】 
　「【0001】
【発明の属する技術分野】本発明は、液晶表示装置(LCD)と、その製造方法に関する。さらに詳しくは、液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法に関し、その駆動回路の改良に関するものである。」
【0029】〜【0043】 
　「【0029】【発明の実施の形態】
実施の形態1.図1は本発明の実施の形態1として、液晶駆動回路としてのTFTの所定箇所を示した断面図である。まず、図1(a)において、導電層が透明ガラス基板1上に形成されてパターン化され、ゲート電極2、ストレージキャパシタ電極2D、ゲートパッド2Cが同じ材料で形成される。ゲート電極2は、電圧を印加することにより、完成されたTFT装置内の活性層を駆動するために使用される。
【0030】次に、図1(b)に示されるように、窒化膜または酸化膜のようなゲート絶縁膜(絶縁層)3が、ゲート電極2を電気的に絶縁するために基板の全面上に形成される。次に、半導体活性層(半導体層)4がゲート電極2の絶縁膜3上に形成される。半導体活性層4は好ましくは、化学蒸気堆積(CVD)処理によって形成されたアモルファスシリコン層で形成される。次に、半導体活性層4と形成されたソースとドレイン間の接触抵抗を低減するために、不純物がドープされた半導体層5がアモルファスシリコン層4上に、オーミック接触層として形成される。不純物がドープされた半導体層5とアモルファスシリコン層4は所定の活性層パターンに従ってエッチングされる。
【0031】次に、図1(c)に示されるように、ソース電極7とドレイン電極8を形成するための導電層は、導電材料をスパッタした後、パターニングすることにより基板上に形成される。マスクとしてソースとドレイン電極を使用することにより、不純物がドープされた半導体層5の部分が露出され、エッチングされる。ソース電極7はこうしてトランジスタ領域の部分を形成し、ゲート絶縁膜上でソースパッド7Aとして作用する。この結果、同じ導電層がTFTのソース配線とソース電極の部分を構成する。
【0032】次に、図1(d)に示されるように、パッシベーション層9、例えば窒化膜はCVD処理によって基板の全面上に形成される。次に、パッシベーション層9の所定の部分とゲート絶縁膜3が選択的にエッチングされ、第1、第2、第3コンタクトホール20、30、40が形成され、これによって、ゲート絶縁膜3上のソースパッド7Aの所定領域、ドレイン電極8の所定領域、そしてゲートパッド2Cの所定領域が露出される。パッド7Aと2Cの露出は外部との電気接続に使用される。
【0033】次に、図1(e)に示されるように、インジウムすず酸化(ITO)
層が次にスパッタリングまたはCVD処理によって基板上に形成され、画素電極6を形成するために所定のパターンに従ってエッチングされる。さらに、図1(e)に示されるように、画素電極6がドレイン電極8の上部に接続される。同時に、ITOパターン6Bがゲートパッド2C上に形成される。また、ITOパターン6Aがソースパッド2A上に形成される。このソースパッド2AはLCDのデータ電極の部分をなす。こうして、ゲートパッド2C、層6B、6A、ソースパッド7Aを含む電気コンタクトまたは配線構造を有する本発明に係る液晶駆動回路(TFT)が完成される。
【0034】上述したように、画素電極6はパッシベーション層9の工程後に形成され、従来とは対照的に、ソース/ドレイン形成工程またはパッド工程後に形成される。こうして、パッシベーション層9がソース/ドレイン形成材料と画素電極との間に設けられ、これによりこれら層の絶縁と短絡防止が効果的になされる。
【0035】さらに、従来の工程とは異なり、本発明による方法は、ゲート絶縁膜を形成した直後にパッドを露出する工程が必要とされず、ソースとゲートパッドはパッシベーション工程中にエッチングによって露出される。こうして、画素電極は、ITOで構成され、ソースとゲートパッド上に形成される。また、ソースパッドはゲート材料で形成されるのではなく、ソースとドレインが形成されるときにソース形成材料により形成される。こうして、従来、ゲート材料からソースパッドを形成することにより生じるソースパッドとソース間の接触抵抗が高くなるという問題を解消することができる。
【0036】実施の形態2.図2は、本発明の実施の形態2を示す図である。ここでは、パッドを露出するための、ゲート絶縁膜のエッチング工程とパッシベーション層のエッチング工程が、たった一つのマスク工程で実行される。特に、ソースパッド2Aは、従来法と同様に、ゲート材料で構成され、ゲート電極2、ストレージキャパシタ電極2D、ゲートパッド2Bと同時に形成される。第1、第2、第3、第4コンタクトホール45、50、55、60の形成後、画素電極を形成するための材料が形成される。その結果、第1コンタクトホール45、第4コンタクトホール60が、それぞれソースパッド2A(ゲートと同じ材料で形成される)、ソース電極7上に形成される。ソース電極7とソースパッド2Aは画素電極が形成される工程において互いに接続される。こうして、パターニングの後、第1透明導電層6Cがソースパッド2Aにソース電極7を接続する。そして、第2透明導電層6(即ち画素電極)がドレイン電極8に接続される。
【0037】言い換えれば、導電層は透明ガラス基板1上に形成されゲート電極2、ストレージキャパシタ電極2D、ソースパッド2A、ゲートパッド2Bを形成するためにパターン化される。基板の全面上におけるゲート絶縁膜3の形成後、アモルファスシリコン層4と不純物がドーピングされた半導体層5が順番にそのうえに形成される。これら層は、それから所定の活性層パターンに従ってエッチングされる。
【0038】次に、導電層が基板上に形成され、所定のパターンに従ってエッチングされる。これによりソース電極7とドレイン電極8を形成する。基板の全面上にパッシベーション層9を形成した後、パッシベーション層9とゲート絶縁膜3は選択的にエッチングされ、これにより、ソースパッド2Aを露出する第1コンタクトホール45とゲートパッド2Bを露出する第3コンタクトホール55が形成される。すなわち、第1コンタクトホール45と第3コンタクトホール55については、パッシベーション層9とゲート絶縁膜3が一つの工程にてエッチングされる。また、同じ工程において、パッシベーション層9のみのエッチングにより第2、第4コンタクトホール50、60が形成される。パッシベーション層9とゲート絶縁膜3は好ましくも一つの工程にてエッチングされるので、マスク工程を1つとすることができ、さらに、第1、第3コンタクトホールは連続する一つの孔を形成しスムーズとなる。
【0039】次に、ITOが基板の全面上に形成されてパターン化され、画素部分でドレイン電極上にあるコンタクトホールを通してドレイン電極8へ接続される画素電極6を形成する。同時に、ITOパターン6A、6B、6Cがソースパッド2Aとゲートパッド2Bをゲート絶縁膜3とパッシベーション層9で形成されたコンタクトホールを通して接触させるために形成する。
【0040】さらに、本発明の他の実施の形態によれば、リペアライン(repair line)や静電気保護回路を画素電極層の形成中に設けることもできる。図3は、静電気保護回路100の概略を示すブロック図であり、図4は静電気保護回路100の一部分150の拡大垂直断面図である。
【0041】図3に示される回路において、静電気放電による高電圧がソース電極7に現れた場合、例えば、トランジスタ170はソース電極7の電荷をゲートライン2に導通させて電荷を放電させる。同様に、ゲートライン2がトランジスタ160を介してソース電極7に放電することができる。図4に示されるように、ゲートライン2とソース電極7間の接続は、絶縁膜3、9内にコンタクトホール40a、40b、40Bを形成し、さらに、画素電極の形成中に、これらコンタクトホール内に導電材料6D(好ましくはITO)を形成することにより行われる。この場合、絶縁膜3に設けられる第1コンタクトホール40aとパッシベーション層9に設けられる第2コンタクトホール40bとは一つのコンタクトホール(第1コンタクトホール)40Aとして第3コンタクトホール40Bと同じ一つの工程において形成することができる。
【0042】上述したように、実施の形態1、2によれば、液晶表示装置のTFTの製造が5つのマスク工程、すなわち、ゲート形成工程、活性層の形成工程、ソース、ドレインの形成工程、パッシベーション層とゲート絶縁膜のエッチング工程、そして画素電極の形成工程の5つのマスク工程によりなし遂げられる。
【0043】また、画素電極は、パッシベーション層の形成工程後に形成されるので、画素電極がソース電極またはドレイン電極に接触するという導通問題が効果的に防止される。」
　
先願発明1
　図1、図2、図6及び上記記載事項を総合すると、先願明細書には、以下の発明(以下、「先願発明1」という。)が記載されているものと認められる。
　「(1)下記(a)〜(h)の工程を含む、液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法。(図1(a))
　(a)ガラス基板1上に、ゲート電極2およびこのゲート電極と同一の材料からなる外部との電気接続に使用されるゲートパッド2Cを形成する工程。
　(b)前記ゲート電極2およびこのゲート電極と同一の材料からなるゲートパッド2C上にゲート絶縁膜(絶縁層)3を形成する工程。(図1(b))
　(c)前記ゲート絶縁膜(絶縁層)3上に、前記ゲート電極2上にアモルファスシリコン層で形成された半導体活性層(半導体層)4および不純物がドープされた半導体層5を形成する工程。(図1(b))
　(d)前記不純物がドープされた半導体層5に接続された、ソース電極7とドレイン電極8、ソースパッド7Aを形成するための導電層を形成する工程。(図1(c))
　(e)マスクとしてソースとドレイン電極を使用することにより、不純物がドープされた半導体層5の部分が露出され、エッチングされる工程。(図1(c))
　(f)次に、パッシベーション層9、例えば窒化膜をCVD処理によって基板の全面上に形成する工程。(図1(d))
　(g)前記ゲート電極2およびこのゲート電極と同一の材料からなるゲートパッド2C上に存在する前記ゲート絶縁膜3および前記パッシベーション層9の重なった膜の一部を選択的にエッチングして、前記ゲート電極2およびこのゲート電極と同一の材料からなるゲートパッド2Cの表面の一部が露出するようなコンタクトホール40を形成すると共に、前記ソース電極またはドレイン電極、ソースパッド7A上の前記パッシベーション層9の一部を選択的にエッチングして前記ソース電極またはドレイン電極の表面の一部が露出するようなコンタクトホール20、30を形成する工程。(図1(d))
　(h)前記コンタクトホール20、30、40部を経由して導電性材料層であるITOを、画素電極6を形成するとともに、前記ゲート電極2およびこのゲート電極と同一の材料からなるゲートパッド2C,前記ソースパッド7A,ドレイン電極に接続する工程。(図1(e))」
　
先願発明2
　また、図1、図2、図3、図4、図6及び上記記載事項を総合すると、先願明細書には、以下の発明(以下、「先願発明2」という。)が記載されているものと認められる。
　「画素電極層の形成中に、図4に示されるように、絶縁膜3とパッシベーション層9に一つのコンタクトホール40Aを、パッシベーション層9のコンタクトホール40Bと同じ一つの工程において形成して、トランジスタ160とトランジスタ170のソースとゲートとを、これらコンタクトホール内に導電材料6D(好ましくはITO)を形成することにより接続した、図3に示される静電気保護回路100により、ゲートライン2とソース電極7間の接続を行い、静電気放電による高電圧がソース電極7に現れた場合、ソース電極7の電荷をトランジスタ170を介してゲートライン2に導通させ、同様に、ゲートライン2の電荷をトランジスタ160を介してソース電極7に放電することができる、液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法。」
　
【6】刊行物1の記載
　刊行物1は、本件の優先日前に頒布された刊行物であり、アクティブマトリクス型液晶表示装置の製造方法に関するものである。その第4頁5欄7行乃至第6頁9欄1行、図1乃至図3に示されるように、基板10上にゲート用金属膜11としてゲート電極G、ゲートラインGL及びゲートライン端子部GLaを形成し、このゲート用金属膜11上にゲート絶縁膜12を形成し、このゲート絶縁膜12上にゲート電極Gと平面的に重なりを有する形態でi型半導体層13、n型半導体層14及びコンタクト層15を形成し、このコンタクト層15に接続されたソース電極S及びドレイン電極Dを形成し、ソース電極Sとドレイン電極Dとの間に介在するn型半導体層14を酸化処理してソース・ドレイン間を絶縁分離し、さらに、ソース電極S、ドレイン電極D及びゲートラインGL及びゲートライン端子部GLaを覆うように保護絶縁膜17を形成し、ゲートライン端子部GLa上に存在するゲート絶縁膜12及び保護絶縁膜17の重ね膜の一部を選択的にエッチングして、ゲートライン端子部GLaを露出させる開口部17cを形成すると共に、ソース電極S上の保護絶縁膜17の一部を選択的にエッチングしてソース電極Sを露出させるコンタクト孔17a、ドレイン用金属膜16のデータライン端子部DLa上の保護絶縁膜17の一部を選択的にエッチングしてデータライン端子部DLaを露出させる開ロ部17bを形成し、さらに、これらコンタクト孔17a、開ロ部17b及び17cに接続するITO膜などの透明導電膜18を接続することが開示されている。
　
【7】刊行物2〜9の記載
　刊行物2〜9は、いずれも、本件の優先日前に頒布された刊行物であり、保護トランジスタ、静電保護回路、薄膜トランジスタ、双方向の保護用薄膜トランジスタ、双方向の保護ダイオード、又は非線形素子回路等を介して、ゲート線又はソース線(信号線)とCOMパターン、共通線、又は基準電位配線等と接続することにより、アクティブ素子を静電サージ等から保護するようにした、アクティブマトリクス型液晶表示装置が示されている。
　
【8】対比・判断
【8-1】発明1
　発明1と先願発明1とを対比する。
　先願発明1における「液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法」は、液晶デバイスを駆動するための液晶駆動回路を備えた「薄膜素子」の製造方法である。
　そして、先願発明1における「ガラス基板1」、「ゲート電極2」、「ゲート電極と同一の材料からなる外部との電気接続に使用されるゲートパッド2C」、「アモルファスシリコン層で形成された半導体活性層(半導体層)4」、「不純物がドープされた半導体層5」、「ソース電極7」、「ドレイン電極8」、「パッシベーション層9」、「コンタクトホール40」及び「コンタクトホール20、30」は、発明1における「基板」、「ゲート電極層」、「ゲート電極層と同一の材料からなるゲート電極材料層」、「チャネル層」、「オーミックコンタクト層」、「ソース電極層」、「ドレイン電極層」、「保護膜」、「第1の開口部」及び「第2の開口部」に相当する。
　また、発明1の工程(E)における、「オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチング」する工程は、本件特許明細書の発明の詳細な説明を参酌すると、オーミックコンタクト層を除去する工程であり、チャネル層自体の作用・効果に直接影響を及ぼすものではない。一方、先願発明1においては、オーミックコンタクト層に相当する不純物がドープされた半導体層5は、工程(e)において、マスクとしてソースとドレイン電極を使用して、ソース電極とドレイン電極との間に介在しているオーミックコンタクト層が除去された後、当該層は残存していない。また、工程(e)の目的からみても、工程(e)において、ソース電極とドレイン電極との間のオーミックコンタクト層に相当する不純物がドープされた半導体層5がエッチング後に残らないように除去されることは明らかである。そして、チャネル層の機能において発明1と先願発明1との間に差異は認められない。してみると、オーミックコンタクト層側がエッチングされるまでエッチングすることは、当該工程(e)又は(E)を実施する上で技術事項としては意味を持たない工程上の微差にすぎない。
　してみると、先願発明1の工程(a)〜(h)は、発明1の工程(A)〜(H)に相当し、発明1と先願発明1とは、発明を特定する技術事項が互いに一致し、相違する技術事項は存在しない。
　したがって、発明1は、先願発明1と同一である。そして、先願発明1の発明者が発明1の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明1は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-2】発明2
　発明2は、発明1を引用して、「工程(G)において形成される前記第1の開口部は、配線を前記ゲート電極材料層に接続するためのコンタクトホール、または外部端子を前記ゲート電極材料層に接続するための開口部である」点を発明1の構成を特定する技術事項に付加したものである。
　先願発明1において、工程(g)において形成される第1の開口部、すなわちコンタクトホール40は、ゲート電極と同一の材料からなるゲートパッド2Cを外部に電気接続するためのものであるから、先願発明1は、発明2の「工程(G)において形成される前記第1の開口部は、配線を前記ゲート電極材料層に接続するためのコンタクトホール、または外部端子を前記ゲート電極材料層に接続するための開口部である」という技術事項を含んでいる。
　したがって、発明2は、先願発明1と同一である。そして、先願発明1の発明者が発明2の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明2は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-3】発明3
　発明3は、発明1を引用して、「導電性材料層は、ITO(Indium Tin Oxide)からなる」点を発明1の構成を特定する技術事項に付加したものである。
　先願発明1における、導電性材料層はITOであるから、発明3の「導電性材料層は、ITO(Indium Tin Oxide)からなる」点は、先願発明1の技術事項と同じである。
　したがって、発明3は、先願発明1と同一である。そして、先願発明1の発明者が発明3の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明3は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-4】発明4〜発明10
　発明4〜発明10について検討するに、発明4〜発明10は、いずれも「走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段を具備し、前記静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とソース・ドレイン電極層とを接続した構成のダイオードを含んで構成されており、前記ゲート電極層とソース・ドレイン電極層とを電気的に接続するための、前記ゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と前記ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とは、同一の製造工程において形成されており、かつ、前記ゲート電極層と前記ソース・ドレイン電極層とは、前記第1および第2の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続されていること」を、発明を特定する技術事項として含むものである。
　(1)これに対して、先願発明1は、静電保護素子を技術事項として含むものではない。また、先願発明2は、静電保護素子に関するものではあり、薄膜トランジスタを用いた静電破壊防止用保護手段を走査線と信号線との間に設けることを技術事項とするものではあるが、「走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段」なる技術事項を構成とするものではない。
　よって、発明4〜発明10は、先願発明1又は先願発明2と同一であると認めることはできず、特許法第29条の2の規定に違反して特許されたものということはできない。
　(2)さらに、刊行物1において、画素を制御する薄膜トランジスタのゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と、ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とを、同一の製造工程において形成することが公知であり、一方、刊行物2〜9において、走査線および前記信号線のうちの少なくとも一つの線と、前記走査線および前記信号線とは別の共通電位線との間に静電破壊防止用保護手段を設けることは当該技術分野において周知ではあるが、これらの刊行物1〜9を検討しても、ゲート電極層とソース・ドレイン電極層とを電気的に接続するための、ゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と、ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とを、同一の製造工程において形成し、かつ、前記ゲート電極層と前記ソース・ドレイン電極層とを、前記第1および第2の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続してなる静電破壊防止用保護手段は、記載されておらず、刊行物1〜9を総合しても、当業者が容易に、前記特定の静電破壊防止用保護手段を想到できたとは認められない。
　また、この点で発明4〜発明10の構成によりもたらされる効果が認められる。
　よって、発明4〜発明10が、特許法第29条第2項に違反して特許されたものということはできない。
　
【8-5】発明11
　発明11と先願発明1とを対比する。
　先願発明1における「液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法」は、液晶デバイスを画素毎に薄膜トランジスタで駆動するための液晶駆動回路を備えた「薄膜素子」の製造方法であるから、アクティブマトリクス基板の製造方法であると認められる。
　そして、先願発明1における工程(d)において、ソースパッド7Aは、ソース電極及びドレイン電極と同じ材料が用いられるから、ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層である。
　なお、先願発明1における「ガラス基板1」、「ゲート電極2」、「ゲート電極と同一の材料からなる外部との電気接続に使用されるゲートパッド2C」、「アモルファスシリコン層で形成された半導体活性層(半導体層)4」、「不純物がドープされた半導体層5」、「ソース電極7」、「ドレイン電極8」、「パッシベーション層9」、「コンタクトホール40」及び「コンタクトホール20、30」は、発明11の「基板」、「ゲート電極層」、「ゲート電極層と同一の材料からなるゲート電極材料層」、「チャネル層」、「オーミックコンタクト層」、「ソース電極層」、「ドレイン電極層」、「保護膜」、「第1の開口部」及び「第2の開口部」に相当すること、並びに「オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチング」する工程について両者に技術事項としての差異がないことは、「
【7-1】発明1
　してみると、先願発明1の工程(a)〜(h)は、発明11の工程(A)〜(H)に相当し、発明11は先願発明1と同一である。
　そして、先願発明1の発明者が発明11の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明11は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-6】発明12
　発明12は、発明11を引用して、「前記アクティブマトリクス基板上には、走査線と信号線とに接続された薄膜トランジスタ(TFT)と、前記薄膜トランジスタに接続される画素電極と、前記薄膜トランジスタのゲート電極層およびソース・ドレイン電極層とを接続した構成の静電破壊防止用のダイオードが形成される」点を発明11の構成を特定する技術事項に付加したものである。
　これに対して、先願発明2は、図3に示される静電気保護回路を、画素電極層の形成中に製造するものであるから、先願発明1の工程(a)〜(g)を前提として含むものである。そして、先願発明2におけるトランジスタ160とトランジスタ170が薄膜トランジスタ(TFT)であることも明らかである。
　また、先願発明2は、先願1の図4に示されるように、絶縁膜3とパッシベーション層9に一つのコンタクトホール40Aを、パッシベーション層9のコンタクトホール40Bと同じ一つの工程において形成して、トランジスタ160とトランジスタ170のソースとゲートとを、これらコンタクトホール内に導電材料6D(好ましくはITO)を形成することにより接続して図3に示される静電気保護回路100を構成するから、先願発明2によれば、アクティブマトリクス基板上には、走査線と信号線とに接続された薄膜トランジスタ(TFT)が形成され、薄膜トランジスタに接続される画素電極6が形成されるとともに、薄膜トランジスタのゲート電極層およびソース・ドレイン電極層とを接続した構成の静電破壊防止用のダイオードが形成される。
　してみると、発明12と先願発明2とは、発明を特定する技術事項が互いに一致し、発明12は、先願発明2と同一である。そして、先願発明2の発明者が発明12の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明2の出願人と同一の者であるとも認められない。
　よって、発明12は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-7】発明13、発明14
　発明13、及び発明14は、発明11を引用して、それぞれ、「工程(G)における導電性材料層として、画素電極と同じ材料からなる層を用いていること」、及び「工程(G)における導電性材料層として、ITO(Indium Tin Oxide)を用いていること」を発明11の構成を特定する技術事項に付加したものである。
　先願発明1における、導電性材料層は画素電極と同じ材料であるITOであるから、発明13及び発明14において付加した技術事項は、先願発明1の技術事項である。
　したがって、発明13、及び発明14は、先願発明1と同一である。そして、先願発明1の発明者が発明13又は発明14の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明13は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-8】発明15
　発明15について検討するに、発明15はアクティブマトリクス型液晶表示装置に含まれる能動素子の静電破壊を防止する方法であって、「請求項4に記載の静電保護手段を、前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電域線との間に接続し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止する」ことを発明を特定する技術事項として含むものである。
　(1)これに対して、先願発明1は、静電保護素子を技術事項として含むものではなく、また、先願発明2は、静電保護素子に関すものではあり、薄膜トランジスタを用いた静電破壊防止用保護手段を走査線と信号線との間に設けることを技術事項とするものではあるが、「走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段」なる技術事項を構成としていない。
　よって、発明15は、先願発明1又は先願発明2と同一であると認めることはできず、特許法第29条の2の規定に違反して特許されたものということはできない。
　(2)さらに、刊行物1において、画素を制御する薄膜トランジスタのゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と、ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とを、同一の製造工程において形成することが公知であり、一方刊行物2〜9において、走査線および前記信号線のうちの少なくとも一つの線と、前記走査線および前記信号線とは別の共通電位線との間に静電破壊防止用保護手段を設けることは周知ではあるが、これらの刊行物1〜9を検討しても、請求項4に記載の静電保護手段のように、ゲート電極層とソース・ドレイン電極層とを電気的に接続するための、ゲート電極層上の絶縁層を選択的に除去してなる第1の開口部と、ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第2の開口部とを、同一の製造工程において形成し、かつ、前記ゲート電極層と前記ソース・ドレイン電極層とを、前記第1および第2の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続してなる静電破壊防止用保護手段を構成することは、記載されておらず、刊行物1〜9を総合しても、当業者が容易に、当該構成を想到できたとは認められない。
　また、この点で発明15の構成によりもたらされる効果が認められる。
　よって、発明15が、特許法第29条第2項に違反して特許されたものということはできない。
　
【8-9】発明16
　発明16と先願発明1とを対比する。ここで、発明16における「前記チャネル層」なる記載は「チャネル層」の誤記と思われる。
　先願発明1における「液晶デバイスを駆動するための液晶駆動回路を備えた液晶表示装置およびその製造方法」は、液晶デバイスを画素毎に薄膜トランジスタで駆動するための液晶駆動回路を備えた「薄膜素子」の製造方法であるから、ガラス基板1上に薄膜トランジスタ(TFT)をアクティブな回路素子として形成したアクティブマトリクス基板についての技術事項を実質的に開示するものである。
　そして、先願発明1における「ゲート電極2」、「ゲート電極と同一の材料からなる外部との電気接続に使用されるゲートパッド2C」、「ゲート絶縁膜」、「アモルファスシリコン層で形成された半導体活性層(半導体層)4」、「不純物がドープされた半導体層5」、「ソース電極7」、「ドレイン電極8」、「パッシベーション層9」、「コンタクトホール40」と「コンタクトホール20、30」、及び「導電性材料層であるITO」は、それぞれ、発明16における「走査線」、「走査線と同層に形成された第1導電層」、「絶縁膜」「走査線および前記導電層上に絶縁膜を介して形成された半導体層」または「チャネル層」、「オーミックコンタクト層」、「ソース電極」、「ドレイン電極層」、「保護膜」、「ソース電極及び前記ドレイン電極の一方と前記導電層を露呈するために前記保護膜の各々の位置に形成されたコンタクトホール」、及び「コンタクトホールに充填された第2導電層」に相当する。
　また、発明16の「オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチング」する工程については、「
【7-1】発明1
　したがって、発明16は、先願発明1と同一である。そして、先願発明1の発明者が発明16の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明1の出願人と同一の者であるとも認められない。
　よって、発明16は、特許法第29条の2の規定に違反して特許されたものである。
　
【8-10】発明17
　発明17は、発明16を引用して、「前記第2導電層は、静電破壊防止用の保護素子の配線を構成すること」を発明16の構成を特定する技術事項に付加したものである。
　しかし、先願発明1の技術事項を前提として含む先願発明2は、静電破壊防止用の保護素子のソース電極とゲート電極とを第2導電層であるITOにより接続したアクティブマトリクス基板であるから、先願発明2は、発明17の「第2導電層は、静電破壊防止用の保護素子の配線を構成する」という技術事項を含むものである。
　さらに、「
【7-9】発明16
　したがって、発明17は、先願発明2と同一である。そして、先願発明2の発明者が発明17の発明者と同一の者であるとも、また、本件の特許出願の時に、本件の出願人が先願発明2の出願人と同一の者であるとも認められない。
　よって、発明17は、特許法第29条の2の規定に違反して特許されたものである。
　
【9】むすび
　以上のとおり、本件の請求項4〜10、15に係る発明は、異議申立の理由及び証拠方法によっては取り消すことができず、他に取り消すべき理由を発見しない。
　また、本件の請求項1〜3、11〜14、16、17に係る発明は、特許法第29条の2の規定により特許を受けることができないものに対して特許されたものであるから同法第113条第2号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年２月１０日（２００３．２．１０）
【訂正の要旨】
　ａ．特許請求の範囲の請求項１中の、
　「前記オーミックコンタクト層をエッチングにより除去する工程」を「前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程」と訂正する。
　ｂ．特許請求の範囲の請求項４中の、
　「前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間」を「前記走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間」と訂正する。
　ｃ．特許請求の範囲の請求項１１中の、
　「（Ｄ）前記オーミックコンタクト層に接続されるソース・ドレイン電極層を形成すると共に、前記絶縁膜上の所定の領域において、前記ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層を形成する工程。」の次に、「（Ｅ）前記ソース・ドレイン電極層の間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。」を挿入するとともに、
　「下記（Ａ）〜（Ｇ）の製造工程を含む」を「下記（Ａ）〜（Ｈ）の製造工程を含むと訂正し、「（Ｅ）」を「（Ｆ）」と訂正し、「（Ｆ）」を「（Ｇ）」と訂正し、「（Ｇ）」を「（Ｈ）」と訂正する。
　ｄ．特許請求の範囲の請求項１６中の、
　「前記半導体層上に形成された電極と、」を「前記半導体層上にオーミックコンタクト層を介して形成されたソース電極及びドレイン電極と、」と訂正し、
　「前記電極上に形成された保護膜と、」を「前記ソース電極及び前記ドレイン電極上に形成された保護膜と、」と訂正し、
　「前記電極と前記導電層を露呈する」を「前記ソース電極及び前記ドレイン電極の一方と前記導電層を露呈する」と訂正し、
　「具備したことを特徴とする」を「具備し、前記オーミックコンタクト層は、前記ソース電極とドレイン電極層の間の前記半導体層の上にまで形成された後、前記ソース電極とドレイン電極層の間が、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングされて除去されたものであることを特徴とする」と訂正する。
　ｅ．明細書第８頁第２３行の、
　「中央部のエッチングを行うことができる。」を「中央部のエッチングを行うことができる。このエッチングは、真性アモルファスシリコン膜８のオーミックコンタクト層側がエッチングされるまで行なわれる。」と訂正する。
（５４）【発明の名称】
アクティブマトリクス基板
【発明の詳細な説明】
［技術分野］
　本発明は、薄膜素子の製造方法，アクティブマトリクス基板，液晶表示装置，アクティブマトリクス基板の製造方法，および液晶表示装置に含まれる能動素子の静電破壊防止方法に関する。
［背景技術］
　アクティブマトリクス方式の液晶表示装置では、各画素電極にスイッチング素子が接続され、そのスイッチング素子を介して各画素電極がスイッチングされる。
　スイッチング素子としては、例えば、薄膜トランジスタ（ＴＦＴ）が使用される。
　薄膜トランジスタの構造と動作は、基本的に単結晶シリコンのＭＯＳトランジスタと同じである。
　アモルファスシリコン（α−Ｓｉ）を用いた薄膜トランジスタの構造としては、いくつかの構造が知られているが、ゲート電極がアモルファスシリコン膜の下にあるボトムゲート構造（逆スタガ構造）が一般的に使用されている。
　薄膜トランジスタの製造において、製造工程数を減らし、かつ、高い歩留まりを確保することが重要である。
　また、アクティブマトリクス基板の製造過程において発生する静電気による破壊から、薄膜トランジスタを効果的に保護することも重要である。薄膜トランジスタを静電破壊から保護する技術は、例えば、日本国の実開昭６３−３３１３０号のマイクロフィルムや特開昭６２−１８７８８５号公報に記載されている。
［発明の開示］
　本発明の目的の一つは、薄膜トランジスタの製造工程数を削減でき、かつ信頼性の高い新規な薄膜素子の製造プロセス技術を提供することである。
　また、本発明の他の目的は、その製造プロセス技術を用いて製造工程を複雑化させることなく形成された、十分な静電保護能力をもつ保護素子を備えたアクティブマトリクス基板ならびに液晶表示装置を提供することである。
　また、本発明の他の目的は、ＴＦＴ基板に含まれる能動素子（ＴＦＴ）の静電破壊を防止できる静電破壊防止方法を提供することである。
　本発明の薄膜素子の製造方法の好ましい態様の一つでは、ボトムゲート構造の薄膜素子を製造するに際し、
　ソース電極層，ドレイン電極層ならびにゲート電極材料層を覆うように保護膜を形成する工程と、
　その後、ゲート電極層またはゲート電極材料層上に存在するゲート絶縁膜および保護膜の重ね膜の一部を選択的にエッチングして、ゲート電極層またはゲート電極材料層の表面の一部が露出するような第１の開口部を形成すると共に、ソース電極層またはドレイン電極層上の保護膜の一部を選択的にエッチングしてソース電極層またはドレイン電極層の表面の一部が露出するような第２の開口部を形成する工程と、
　その後、第１または第２の開口部を経由して導電性材料層を、ゲート電極層，ゲート電極材料層，ソース電極層，ドレイン電極層の少なくとも一つに接続する工程と、を含む。
　上述の薄膜素子の製造方法によれば、絶縁膜の選択的なエッチングは一括して行われる。よって、外部接続端子を電極に接続するための開口部の形成工程（パッドオープン工程）と、内部配線を電極に接続するための開口部の形成工程（コンタクトホールの形成工程）とを共通化でき、工程数が削減される。
　「導電性材料層」としては、好ましくは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜を使用する。上述のとおり、第１の開口部は、ゲート電極材料層上の第１の絶縁膜およびこの第１の絶縁膜上の第２の絶縁膜の重ね膜を貫通して形成されるため、２層の絶縁膜の厚みに相当する深いコンタクトホールとなる。
　しかし、ＩＴＯは融点が高いためにアルミ等に比べてステップカバレージがよく、したがって深いコンタクトホールを介してＥ接続不良となることがない。
　「導電性材料層」としては、ＩＴＯ膜の他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、ＳｎＯｘ，ＺｎＯｘ等の金属酸化物を使できる。この場合も、ステップカバレージは実用に耐えるものである。
　また、本発明のアクティブマトリクス基板の好ましい態様の一つでは、走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に、薄膜トランジスタを用いた静電破壊防止用保護手段が設けられる。
　静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とドレイン電極層とを接続した構成のダイオードを含んで構成されており、
　ゲート電極層とドレイン電極層とを電気的に接続するための、ゲート電極層上の絶縁層を選択的に除去してなる第１の開口部と前記ドレイン電極層上の絶縁層を選択的に除去してなる第２の開口部とは、同一の製造工程において形成されており、かつ、ゲート電極層と前記ドレイン電極層とは、前記第１および第２の開口部を経由して前記画素電極と同一の材料からなる導電層によって接続されている。
　ＴＦＴのゲートとドレインを短絡して形成されたＭＯＳダイオード（ＭＩＳダイオード）は実質的にトランジスタであり、電流を流す能力が高く、高速に静電気を吸収でき、したがって、静電保護能力が高い。また、実質的にトランジスタであるために電流−電圧特性のしきい値電圧（Ｖｔｈ）の制御が容易である。したがって、不要なリーク電流の低減が可能である。また、薄膜素子の製造工程数が削減されており、製造が容易である。
　「画素電極」および「画素電極と同一の材料からなる導電層」としては、好ましくは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜を使用する。ＩＴＯ膜の他の、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、ＳｎＯｘ，ＺｎＯｘ等の金属酸化物を使用できる。
　本発明のアクティブマトリクス基板の好ましい態様の一つでは、上述の「走査線および信号線のうちの少なくとも一つの線と電気的に等価な部位」は、外部接続端子を接続するための電極（パッド）であり、また、上述の「共通電位線」は、液晶を交流駆動する際に基準となる基準電位を与える線（ＬＣ−ＣＯＭ線）あるいは液晶表示装置の製造段階において、前記外部接続端子を接続するための電極を共通に接続して同電位とするための線（ガードリング）である。
　ガードリングは、液晶表示装置の製造段階における静電対策として、パッドの外側に設けられる線である。ＬＣ−ＣＯＭ線ならびにガードリングは共に、共通電位線であり、したがって、パッドとこれらの線との間に保護ダイオードを接続することにより、静電気をそれらの線に逃がすことができる。
　また、本発明のアクティブマトリクス基板の好ましい態様の一つでは、「静電破壊防止用保護手段」は、外部端子を接続するための電極（パッド）と液晶を交流駆動する際に基準となる基準電位を与える線（ＬＣ−ＣＯＭ線）との間、ならびに、外部端子を接続するための電極（パッド）と外部端子を接続するための電極（パッド）を共通に接続して同電位とするための線（ガードリング）との間の双方に設けられる。
　ガードリングは、ＴＦＴ基板と対向基板（カラーフィルタ基板）とを張り合わせた後、ドライブ用ＩＣの接続前に切断されてしまうが、ＬＣ−ＣＯＭ線は最終製品に残るラインである。したがって、基板切断後であってＩＣの接続前においても、上述の構成によれば、画素部のＴＦＴは静電破壊から保護され、したがって、製品に対する信頼性が向上する。
　また、最終製品においても保護ダイオードが残るため、製品の実使用時における静電破壊強度も向上することになる。さらに、ＴＦＴを用いた保護ダイオードであるため、しきい値電圧（Ｖｔｈ）の制御が容易であり、リーク電流も低減できるため、最終製品にダイオードが残存していても悪影響はない。
　また、本発明のアクティブマトリクス基板の製造方法の好ましい態様の一つでは、静電破壊防止用保護手段は、第１のダイオードのアノードと第２のダイオードのカソードとを共通接続し、前記第１のダイオードのカソードと前記第２のダイオードのアノードとを共通接続して構成される双方向性のダイオードを具備する。
　双方向性の保護ダイオードであるため、正極性のサージおよび負極性のサージの双方からＴＦＴを保護することができる。
　また、本発明の液晶表示装置は、本発明のアクティブマトリクス基板を用いて構成される。アクティブマトリクス基板における画素部の能動素子（ＴＦＴ）の静電破壊が確実に防止されることにより、液晶表示装置の信頼性も向上する。
　また、本発明のアクティブマトリクス基板の製造方法の好ましい態様の一つでは、ボトムゲート構造のＴＦＴを形成するに際し、
　同じ材料からなるソースドレイン電極層を形成すると共に、絶縁膜上の所定の領域において、ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層を形成する工程と、
　ソース・ドレイン電極層、ならびにソース・ドレイン電極材料層を覆うように保護膜を形成する工程と、
　ゲート電極層またはゲート電極材料層上に存在するゲート絶縁膜および保護膜の重ね膜を選択的にエッチングしてゲート電極層またはゲート電極材料層の表面の一部が露出するような第１の開口部を形成すると共に、ソース・ドレイン電極層あるいはソース・ドレイン電極材料層上の保護膜を選択的にエッチングして前記ソース・ドレイン電極層あるいはソース・ドレイン電極材料層の表面の一部が露出するような第２の開口部を形成する工程と、
　第１または第２の開口部を経由して導電性材料層を、ゲート電極層，ゲート電極材料層，前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層に接続する工程と、を含む。
　上述の薄膜素子の製造方法によれば、絶縁膜の選択的なエッチングは一括して行われる。よって、外部端子をパッドに接続するための開口部の形成工程（パッドオープン工程）と、配線を電極に接続するための開口部の形成工程（コンタクトホールの形成工程）とを共通化でき、工程数が削減される。
　この製造方法は、静電保護素子としてのＭＯＳダイオードの形成にも利用できる。また、パッド近傍におけるクロスアンダー配線の形成にも利用できる。「クロスアンダー配線」とは、液晶表示装置の内部配線をシール材の外側へと導出する際に、厚い層間絶縁膜による配線の保護を図るために、上層にある配線を下層の配線に接続し、迂回して外部へと導出させるために用いられる配線である。
　上述の「導電性材料層」は、画素電極と同一の材料であることが好ましい。これにより、導電性材料からなる配線を、画素電極の形成工程と同時に形成することが可能となる。
　さらに好ましくは、「導電性材料層」として、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜を使用する。ＩＴＯ膜の他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。
　また、本発明のアクティブマトリクス型液晶表示装置における静電破壊防止法の好ましい態様の一つでは、双方向ダイオードからなる静電破壊防止用保護手段を、走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に接続し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止する。
　アクティブマトリクス基板に含まれる能動素子（ＴＦＴ）の静電破壊を確実に防止できる。
［図面の簡単な説明］
　図１〜図６は本発明の薄膜素子の製造方法を示す、工程毎のデバイスの断面図であり、
　図７Ａ〜図７Ｆは、図１〜図６に示される製造プロセス技術の特徴を説明するための図であり、
　図８Ａ〜図８Ｇは、対比例の工程毎のデバイスの断面図であり、
　図９は、本発明のＴＦＴ基板の構成例を示す図であり、
　図１０は、図９のＴＦＴ基板のパッド周辺における構成を示す図であり、
　図１１Ａは、静電保護回路の構成を示し、図１１Ｂは静電保護回路の等価回路図を示し、図１１Ｃは静電保護回路の電圧−電流特性を示す図であり、
　図１２は、静電保護回路の平面レイアウト形状を示す図であり、
　図１３は、図１２の静電保護回路の構成を、デバイスの断面構造を用いて説明するための図であり、
　図１４は、静電保護回路の機能を説明するための図であり、
　図１５は、液晶パネルの配線をボンディングパッドまで導出する場合の構造例を示す図であり、
　図１６は、本発明のアクティブマトリクス基板における、画素部を除く領域での、ＩＴＯの使用箇所を例示する図であり、
　図１７は、本発明の液晶表示装置における画素部の平面レイアウト形状を示す図であり、
　図１８は、図１７のＢ−Ｂ線に沿う、液晶表示装置の断面を示す図であり、
　図１９〜図２５はそれぞれ、本発明のアクティブマトリクス基板の製造方法を示す、各工程毎のデバイスの断面図であり、
　図２６は、図２５のアクティブマトリクス基板を用いて組み立てられた液晶表示装置の要部の断面構造を示す図であり、
　図２７は、セル分断装置による基板の分断工程を説明するための図であり、
　図２８は、アクティブマトリクス型の液晶表示装置の、全体構造の概要を説明するための図であり、
　図２９は、アクティブマトリクス型の液晶表示装置の、画素部の構成を示す回路図であり、
　図３０は、図２９の画素部における、液晶を駆動するための電圧波形を示す図である。
［発明を実施するための最良の形態］
　次に、本発明の実施の形態について図面を参照して説明する。
　（第１の実施の形態）
　図１〜図６は、本発明の薄膜素子（ボトムゲート構造のＴＦＴ）の製造方法の一例を示す、工程毎のデバイスの断面図である。
（各製造工程の内容）
（工程１）
　図１に示すように、ガラス基板（無アルカリ基板）２上にフォトリソグラフィ技術を用いて、例えば、１３００Å程度の厚みのＣｒ（クロム）からなるゲート電極４ａ、ならびにゲート電極材料層４ｂ，４ｃを形成する。ゲート電極４ａは、画素部にマトリクス状に形成されたボトムゲート構造のＴＦＴのゲート電極である。また、ゲート電極材料層４ｂは、後述する静電破壊防止用保護素子が形成される領域となる。また、ゲート電極材料層４ｃは、外部との接続用あるいは検査用の端子が形成される領域となる。
　次に、プラズマＣＶＤ法により、シリコン窒化膜ＳｉＮＸ等からなるゲート絶縁膜６，不純物がドープされていない真性アモルファスシリコン膜８，ならびにｎ型シリコン膜（オーミックコンタクト層）１０を連続的に生成し、次に、フォトエッチングにより、真性アモルファスシリコン膜８およびｎ型シリコン膜（オーミックコンタクト層）１０をアイランド化する。
　この場合、ゲート絶縁膜６の厚みは、例えば、３０００Å程度であり、真性シリコン膜８の厚みは、例えば３０００Å程度であり、オーミックコンタクト層１０の厚みは、例えば、５００Å程度となる。
　この工程において特徴的なことは、ゲート絶縁膜に対するコンタクトホールの形成を行わないことである。
　（工程２）
　次に、図２に示すように、例えば、Ｃｒ（クロム）からなる１３００Å程度のソース・ドレイン電極１２ａ，１２ｂをスパッタリングおよびフォトエッチングにより形成する。
　（工程３）
　次に、図３に示すように、ソース・ドレイン電極１２ａ，１２ｂをマスクとして用いて、オーミックコンタクト層１０の中央部をエッチングにより除去し、ソース・ドレインの分離を行う（分離エッチング）。この場合、ソース・ドレイン電極のパターニングのためのエッチングと分離エッチングを、同じエッチング装置の同一のチャンバー内で連続して行うことができる。
　すなわち、まず、Ｃｌ２系のエッチングガスでソース・ドレイン電極１２ａ，１２ｂのエッチングを行い、続いてエッチングガスをＳＦ６系のガスに切り換えてオーミックコンタクト層１０の中央部のエッチングを行うことができる。このエッチングは、真性アモルファスシリコン膜８のオーミックコンタクト層側がエッチングされるまで行なわれる。
　（工程４）
　次に、図４に示すように、例えば、プラズマＣＶＤ法により保護膜１４を形成する。この保護膜１４は、例えば、２０００Å程度のシリコン窒化膜（ＳｉＮＸ）である。
　（工程５）
　次に、図５に示すように、保護膜１４の一部に、外部端子（ボンディングワイヤーやＩＣのアウターリード等）を接続するための開口部２０を形成すると同時に、コンタクトホール１６，１８を形成する。
　開口部２０およびコンタクトホール１８は、ゲート絶縁膜６および保護膜１４の重ね膜を貫通して形成される。コンタクトホール１６は、保護膜１４のみを貫通して形成されている。
　開口部２０およびコンタクトホール１８の形成に際し、ゲート電極材料層４ｂ，４ｃはそれぞれエッチングストッパーとして機能する。また、コンタクトホール１６の形成に際し、ソース・ドレイン電極１２ｂはエッチングストッパーとして機能する。
　（６）次に、図６に示すように、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜を５００Å程度の厚みでデポジットし、選択的にエッチングし、ＩＴＯからなる配線２２ａならびに電極２２ｂを形成する。ＩＴＯのエッチングは、Ｈｃｌ／ＨＮＯ３／Ｈ２Ｏの混合液を用いたウエットエッチングにより行う。
　上述のとおり、開口部２０およびコンタクトホール１８は、ゲート絶縁膜６および保護膜１４の重ね膜を貫通して形成される。したがって、２層の絶縁膜の厚みに相当する深いコンタクトホールとなる。
　しかし、ＩＴＯは融点が高いためにアルミ等に比べてステップカバレージがよく、したがって深いコンタクトホールを介しても接続不良となることがない。なお、ＩＴＯの他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、ＳｎＯｘ，ＺｎＯｘ等の金属酸化物を使用できる。この場合も、ステップカバレージは実用に耐えるものである。
　このようにして製造されたボトムゲート構造のＴＦＴは、例えば、アクティブマトリクス基板における画素部のスイッチング素子として使用される。また、ＩＴＯからなる電極２２ｂは、外部端子（ＩＣのアウターリード等）を接続するためのパッドとなる。
（本製造方法の特徴）
　図７Ａ〜図７Ｆは図１〜図６に記載の本実施の形態にかかるＴＦＴの製造工程を示す。一方、図８Ａ〜図８Ｇは、対比例のＴＦＴの製造工程を示す。この対比例は、本実施の形態にかかるＴＦＴの製造方法の特徴を明らかにするために本願発明者が考え出したものであり，従来例ではない。
　対比例の図８Ａは図７Ａと同じである。
図８Ａ〜図８Ｇにおいて、図７Ａ〜図７Ｆと同じ部分には同じ参照番号を付している。
　対比例の場合、図８Ｂに示すように、ドレイン電極層の形成前に、コンタクトホールＫ１，Ｋ２を形成する。
　そして、図８Ｃに示すようにソース・ドレイン電極層１２ａ，１２ｂならびに、同じ材料からなるソース・ドレイン電極材料層１２ｃ，１２ｄを形成する。
　次に、図８Ｄに示すようにＩＴＯ膜３０を形成する。
　次に、図８Ｅに示すようにオーミック層１０の中央部のエッチング（分離エッチング）を行う。
　次に、図８Ｆに示すように保護膜４０を形成する。
　最後に、図８Ｇに示すように、開口部Ｋ３を形成する。これにより、ソース・ドレイン電極材料層１２ｄの表面が露出して、外部接続端子を接続するための電極（パッド）が形成される。
　このような対比例の製造方法によれば、図８Ｂにおけるコンタクトホールの形成工程に、さらに図８Ｇにおける開口部Ｋ３を形成する工程が加わり、合計で、２回の開口部の形成工程が必要である。
　これに対し本実施の形態の製造方法では、図７Ｅに示すように、開口部１６，１８，２０を一括して形成する。つまり、保護膜１４およびゲート絶縁膜６の重ね膜を貫通して開口部を形成すると同時に、ソース・ドレイン電極層１２ｂ上の保護膜１４もパターニングすることにより、開口部の形成工程は１回でよい。したがって、露光工程を１工程削減できる。これに伴い、フォトレジスト膜のデポジット工程と、そのエッチング工程が不要となる。したがって、合計で３工程の短縮となる。つまり、製造プロセスが簡素化される。
　また、本実施の形態の製造方法では、図７Ｂに示すソース・ドレイン電極層１２ａ，１２ｂのパターニング（ドライエッチング）と、図７Ｃに示すオーミックコンタクト層１０の中央部のエッチング（ドライエッチング）とを連続して、同じチャンバー内で行える。つまり、同じチャンバー内でエッチングガスを順次に切り換えることにより、連続したエッチングが可能である。
　これに対し、対比例の場合、図８Ｃのソース・ドレイン電極層１２ａ，１２ｂのパターニング（ドライエッチング）の後、図８ＤのＩＴＯ膜３０のウエットエッチングを行い、次に、図８Ｅのオーミック層１０の中央部のエッチング（ドライエッチング）を行うことになる。ＩＴＯ膜はドライエッチングによる加工ができず、ウエットエッチングによる加工を行うしかないため、図８Ｃ，図８Ｄ，図８Ｅの各エッチング工程を、一つのチャンバー内で連続して行うことができない。よって、各工程毎に基板のハンドリングが必要となり、作業が面倒である。
　また、本実施の形態の場合、ＩＴＯ膜２２ａ，２２ｂと、ソース・ドレイン電極１２ａ，１２ｂとの間には必ず保護膜１４が介在する。このことは、基板上の他の領域（不図示）において、ＩＴＯ膜からなる配線と、ソース・ドレイン電極と同一の材料からなる配線や電極とが、確実に電気的に分離されることを意味する。
　しかし、対比例の場合、ＩＴＯ膜３０と、ソース・ドレイン電極１０ａ，１０ｂとは同じ層に属している。すなわち、両者は積層されており、両者の間には保護膜が介在しない。よって、基板上の他の領域（不図示）において、異物が存在すると、本来、絶縁されていなければならないにもかかわらず、ＩＴＯ膜からなる配線と、ソース・ドレイン電極と同一の材料からなる配線や電極とがショートしてしまう恐れもある。つまり、本実施の形態の製造方法で形成したデバイスの方が信頼性が高い。
　また、対比例では、比較的早い段階でＩＴＯ膜３０を形成するため（図８Ｄ）、その後の工程において、ＩＴＯの組成物であるインジュウム（Ｉｎ）や錫（Ｓｎ）等による汚染の心配もある。
　これに対し、本実施の形態の製造方法では、ＩＴＯ膜２２ａ，２２ｂは最後の工程で形成するため、ＩＴＯの組成物である錫（Ｓｎ）等による汚染の心配は少ない。
　このように、本実施の形態の製造方法によれば、製造工程を短縮でき、しかも、信頼性の高いデバイスを製造できる。
　（第２の実施の形態）
　次に、本発明の第２の実施の形態について図９〜図１８を参照して説明する。
　図９は本発明の第２の実施形態にかかるアクティブマトリクス基板の平面レイアウトを示す図である。
　図９のアクティブマトリクス基板は液晶表示装置に用いられるものである。画素部のスイッチング素子ならびに静電破壊防止用の保護素子として、第１の実施の形態で説明した製造方法により製造されたＴＦＴが用いられる。
　画素部４０００（図中、点線で囲んで示される）は、複数の画素１２０からなり、各画素は、ＴＦＴ（スイッチング素子）３０００を含んで構成される。ＴＦＴ３０００は、走査線５２と信号線５４との交点に設けられている。
　信号線５４，走査線５２の各端部には、パッド１６０Ａ，１６０Ｂがそれぞれ設けられ、これらのパッドとＬＣ−ＣＯＭ線１８０との間には第１の保護素子１４０Ａ，１４０Ｂが接続され、上述のパッドとガードリング１００との間には第２の保護素子１５０Ａ，１５０Ｂが形成されている。なお、ＬＣ−ＣＯＭ線１８０は、銀点パッド１１０を介して対向電極にも接続される。
　「パッド１６０Ａ，１６０Ｂ」は、ボンディングワイヤーやバンプ電極、あるいはポリイミドテープを用いた電極等（外部端子）を接続するための電極である。
　また、「ＬＣ−ＣＯＭ線１８０」は、液晶駆動の基準となる電位を与える線である。コモン電位ＬＣ−ＣＯＭは、例えば、図３０に示すように、表示信号電圧ＶＸの中点電位ＶＢよりΔＶだけ低下した電位に設定される。つまり、図２９に例示されるように、画素部のＴＦＴ３０００にはゲート・ソース間容量ＣＧＳが存在し、その影響で表示信号電圧ＶＸと最後の保持電圧ＶＳとの間には電位差ΔＶが生じる。この電位差ΔＶを補償するために、表示信号電圧ＶＸの中点電位ＶＢよりΔＶだけ低下した電位を共通の基準電位とするものである。
　なお、図２９中、Ｘは信号線，Ｙは走査線であり、ＣＬＣは液晶の等価容量を示し、Ｃａｄは保持容量を示す。また、図３０中、ＶＸは信号線Ｘに供給される表示信号電圧であり、ＶＹは走査線Ｙに供給される走査信号電圧である。
　また、「ガードリング１００」は、液晶表示装置の製造段階における静電対策として、パッド１６０Ａ，１６０Ｂの外側に設けられる線である。
　ＬＣ−ＣＯＭ線１８０ならびにガードリング１００は共に、共通電位線であり、したがって、パッドとこれらの線との間に保護ダイオードの接続することにより、静電気をそれらの線に逃がすことができる。
　また、ガードリング１００は、図２７に示すように、ＴＦＴ基板１３００と対向基板（カラーフィルタ基板）とを張り合わせた後、ドライブ用ＩＣの接続前にスクライブ線（ＳＢ）に沿って切断されてしまうが、ＬＣ−ＣＯＭ線１８０は最終製品に残るラインである。したがって、基板切断後であってＩＣの接続前においても、画素部のＴＦＴは、第１の保護素子１４０により静電破壊から保護され、したがって、製品に対する信頼性が向上する。
　また、最終製品においても保護ダイオードが残るため、製品の実使用時における静電破壊強度も向上することになる。さらに、ＴＦＴを用いた保護ダイオードであるためしきい値電圧（Ｖｔｈ）の制御が容易であり、リーク電流も低減できるため、最終製品にダイオードが残存していても悪影響はない。
　図１１Ａ〜図１１Ｃに保護素子の具体的構成例が示される。
　すなわち、図１１Ａに示すように、保護素子は、第１のＴＦＴ（Ｆ１）のゲート・ドレインを接続してなるＭＯＳダイオードと、第２のＴＦＴ（Ｆ２）のゲート・ドレインを接続してなるＭＯＳダイオードとを互いに逆向きにして並列に接続して構成されている。その等価回路は、図１１Ｂのようになる。
　したがって、図１１Ｃに示すように、この保護素子は電流・電圧特性において双方向に非線形性を有する。各ダイオードは低電圧印加時に高インピーダンスとなり、高電圧印加時に低インピーダンス状態となる。また、各ダイオードは実質的にトランジスタであり、電流を流す能力が大きく、静電気を高速に吸収できるため、静電保護能力が高い。
　図１０に、図９のパッド１６０Ａ，１６０Ｂの周辺における静電保護素子の具体的配置例が示される。
　第１の保護素子１４０Ａは、ゲート・ドレイン間を接続した薄膜トランジスタＭ６０およびＭ６２により構成され、同じく第１の保護素子１４０Ｂは薄膜トランジスタＭ４０およびＭ４２により形成されている。
　第２の保護素子１５０Ａ，１５０Ｂも同様に、薄膜トランジスタＭ８０，Ｍ８２およびＭ２０，Ｍ２２からなっている。
　これらの保護素子は、正または負の過大なサージが印加されたときにオンして、そのサージを高速にＬＣ−ＣＯＭ線１８０あるいはガードリング１００に逃がす働きをする。
　また、パッドの外側に配置される第２の保護素子１５０は、静電保護の機能に加え、ガードリング１００により各パッド１６０が短絡されてアレイ工程における最終の検査が不可能になることを防止する機能も有する。このことを図１４を用いて説明する。
　図１４に示すように、パッド１６０Ａ１にアレイテスタ２００（アンプ２２０を有する）のプローブを接続して、画素部のＴＦＴ（Ｍａ）について試験を行う場合を考える。
　このとき、第２の保護素子１５０Ａ１および第２の保護素子１５０Ａ２は高インピーダンス状態を維持し、したがって、画素部のＴＦＴ（Ｍａ）とＴＦＴ（Ｍｂ）とは電気的に分離される。よって、他のトランジスタとのクロストークが防止され、所望のＴＦＴ（Ｍａ）のみについての試験を行うことができる。
　また、図２７に示すように、ＴＦＴ基板１３００の作成が完了すると、配向膜の塗布，ラビング工程，シール材（スペーサ）塗布工程，基板の張り合わせ工程，分断工程，液晶注入および封止工程の各工程の終了後であってドライブ用ＩＣの接続前に、スクライブ線（ＳＢ）に沿う切断によってガードリング１００は除去されてしまう。
　しかし、ＬＣ−ＣＯＭ線１８０とパッド１６０との間に接続された第１の保護素子１４０が存在するため、ドライブ用ＩＣの接続前においても、静電保護がなされる。
　なお、第１の保護素子は最終製品にも残るが、ＴＦＴを用いた保護素子は、正確なしきい値制御がなされているため、リーク電流等により製品の信頼度を低下させる心配がない。
　次に、図１１Ａに示される第１および第２のトランジスタ（Ｆ１，Ｆ２）のデバイスの構造を、図１２および図１３を用いて説明する。
　本実施の形態では、図１２に示すように、画素電極材料であるＩＴＯからなる膜（ＩＴＯ膜）３００，３２０，３３０をゲート・ドレインの接続用の配線として用いる。
　図１２の平面レイアウトにおける各部（Ａ）〜（Ｆ）に対応する断面構造を図１３に示す。
　図示されるように、静電保護素子を構成する第１の薄膜トランジスタＦ１および第２の薄膜トランジスタＦ２は共に逆スタガ構造（ボトムゲート構造）を有する。
　すなわち、ガラス基板４００上にゲート電極層４１０、４２０，４３０，４４０が形成され、その上にゲート絶縁膜４５０が形成され、真性アモルファスシリコン層４７０，４７２が形成され、ｎ型のオーミック層４８０を介してドレイン電極（ソース電極）層４９０が形成され、これらの各層を覆うように保護膜４６０が形成され、そして、画素電極材料であるＩＴＯからなる膜（ＩＴＯ膜）３００，３２０，３３０によりゲート・ドレイン間の接続がなされている。
　ＩＴＯ膜３００，３２０，３３０は、ゲート電極層上のゲート絶縁膜４５０および保護膜４６０の２層膜を貫通するコンタクトホール、ならびにドレイン電極層４９０上の保護膜４６０を貫通するコンタクトホールを経由してゲート電極層とドレイン電極層とを接続している。
　この場合、ＩＴＯは高融点でありアルミニュウムなどに比較してステップカバレージ特性に優れるため、２層の膜を貫通する深いコンタクトホールを介しても良好な接続が確保される。
　また、第１の実施の形態で説明したように、ゲート，ソースに対するコンタクトホールは、外部接続端子を接続するための開口部の形成（パッドオープン）工程において同時に形成するため、工程数を短縮できる。
　以上、ＩＴＯ膜を配線として使用して保護ダイオードを形成する例について説明した。但し、ＩＴＯ膜の配線としての利用はこれに限定されるものではなく、例えば、図１５に示すような形態での利用も可能である。
　すなわち、図１５では、ＩＴＯ膜３４２は、パッド１６０の近傍におけるクロスアンダー配線３４２の形成に利用されている。
　「クロスアンダー配線」とは、液晶表示装置の内部配線をシール材５２０の外側へと導出する際に、厚い層間絶縁膜による配線の保護を図るために、上層にある配線を下層の配線に接続し、迂回して外部へと導出させるために用いられる配線である。
　つまり、ＩＴＯ膜３４２は、ドレイン電極層４９０と、ゲート電極と同じ材料からなる層（ゲート電極材料層）４１２とを接続している。これにより、ゲート電極材料層４１２の外部に導出される部分はゲート絶縁膜４５０および保護膜４６０の双方により保護され、信頼性が向上する。
　なお、図１５において、参照番号５００および５０２は配向膜を示し，５２０はシール材を示し、５４０は対向電極を示し，５６２はガラス基板を示し，１４００は液晶を示す。また、パッド１６０には、例えば、ボンディングワイヤー６００が接続される。このボンディングワイヤーに代わって、バンプ電極やポリイミドフィルムを用いた電極層が接続される場合もある。
　ＩＴＯ膜は、その他、いろいろな箇所において配線として使用可能である。ＩＴＯ膜の配線としての利用が可能な箇所をわかりやすく例示すると、図１６のようになる。
　図１６中、ＩＴＯ膜は太い実線で示されている。
　箇所Ａ１〜Ａ３におけるＩＴＯ膜は保護素子形成のための配線として使用され、箇所Ａ４では走査線５２とパッド１６０Ｂとの接続のための配線として使用され、箇所Ａ５では、図１５に示したクロスアンダー配線として使用される。
　また、箇所Ａ６では、水平方向のＬＣ−ＣＯＭ線と垂直方向のＬＣ−ＣＯＭ線とを接続するための配線として使用されている。つまり、水平方向のＬＣ−ＣＯＭ線はゲート材料により形成され、垂直方向のＬＣ−ＣＯＭ線はソース材料で形成されているため、両者をＩＴＯで接続する必要がある。
　なお、図１６中の箇所Ａ６において、銀点パッド１１０は、水平方向のＬＣ−ＣＯＭ線あるいは垂直方向のＬＣ−ＣＯＭ線のうちのどちらかの線と同一工程で一体に形成可能であり、そのように形成した場合は、銀点パッド１１０と一体形成されない方のＬＣ−ＣＯＭ線（水平，垂直のいずれか）を銀点パッド１１０とＩＴＯを介して接続すればよい。
　次に、画素部における各画素の構成を図１７，図１８を用いて説明する。
　図１７は画素部の平面レイアウトを示す。
　走査線５２および信号線５４に接続された、スイッチング素子として機能するＴＦＴ（ゲート電極７２０，ドレイン電極７４０，不純物がドープされていない真性アモルファスシリコン層４７５を含んで構成される）が配置され、ドレイン電極７４０には画素電極（ＩＴＯ）３４０が接続されている。図中、Ｋ２はコンタクトホールであり、Ｃａｄは保持容量を示す。保持容量Ｃａｄは、隣接するゲート配線と延長された画素電極との重なりにより構成される。
　図１８は図１７における、Ｂ−Ｂ線に沿う断面構造を示す図である。図１５で説明した構造と同様の断面構造となっている。
　（第３の実施の形態）
　図１９〜図２６を用いて、前述の第２の実施の形態に係るＴＦＴ基板の製造方法について説明する。
　各図において、左側が画素部のスイッチングトランジスタが形成される領域であり、中央部が保護素子が形成される領域であり、右側が外部接続端子が接続される領域（パッド部）である。
　（１）図１９に示すように、まず、ガラス基板（無アルカリ基板）４００上にフォトリソグラフィ技術を用いて、例えば、１８００Å程度の厚みのＣｒ（クロム）からなる電極７２０，７２２，９００，９０２，９０４を形成する。
　Ｃｒのデポジットは、マグネトロンスパッタ装置を用いて５０ｍＴｏｒｒの減圧下で行う。また、Ｃｒの加工は、Ｃｌ２系のガスを用いたドライエッチングにより行う。
　参照番号７２０，９００はＴＦＴのゲート電極となる層（ゲート電極層）であり、参照番号７２２は、図１７に示される走査線５２に該当する層である。また、参照番号９０２，９０４は、ゲート電極層と同じ材料からなる層（ゲート電極材料層）である。
　（２）次に、図２０に示すように、プラズマＣＶＤ法により、シリコン窒化膜ＳｉＮＸ等からなるゲート絶縁膜９１０，不純物がドープされていない真性アモルファスシリコン膜ならびにｎ型シリコン膜（オーミック層）を連続的に生成し、続いて、ＳＦ６系のエッチングガスを用いたドライエッチングにより、真性アモルファスシリコン膜およびｎ型シリコン膜（オーミック層）をパターニングする。
　これにより、アイランド化された真性アモルファスシリコン層４７５，９２０ならびにｎ型シリコン層（オーミック層）４７７，９２２が形成される。
　ゲート絶縁膜９１０の厚みは、例えば、４０００Å程度であり、真性シリコン層４７５，９２０の厚みは、例えば３０００Å程度であり、オーミック層４７７，９２２の厚みは、例えば、５００Å程度である。
　この工程において特徴的なことは、ゲート絶縁膜に対するコンタクトホールの形成を行わないことである。したがって、フォトレジスト膜の塗布工程，露光工程，エッチング除去工程の３つの工程が不要となり、工程数の短縮が図られる。
　（３）次に、図２１に示すように、例えば、Ｃｒ（クロム）からなる１５００Å程度のソース・ドレイン電極層７４０ａ，７４０ｂ，９３０ａ，９３０ｂをスパッタリングおよびフォトエッチングにより形成する。
　（４）続いて、ソース・ドレイン電極層７４０ａ，７４０ｂ，９３０ａ，９３０ｂをマスクとして用いてオーミック層４７７，９２２の中央部をエッチングにより除去し、ソースとドレインの分離を行う。
　図２１に示されるソース・ドレイン電極層のパターニングと、図２２に示されるソース・ドレインの分離エッチングとは、同じドライエッチング装置のチャンバー内で連続して行われる。つまり、まず、ｃｌ２系のエッチングガスでソース・ドレイン電極層７４０ａ，７４０ｂ，９３０ａ，９３０ｂの加工を行い、続いてエッチングガスをＳＦ６系のガスに切り換えてオーミック層４７７，９２２の中央部のエッチングを行う。このように、ドライエッチングを連続して使用するため、製造作業が簡素化される。
　（５）次に、図２３に示すように、保護膜９４０をプラズマＣＶＤ法を用いて形成する。この保護膜は、例えば、２０００Å程度のシリコン窒化膜ＳｉＮＸである。
　（６）次に、図２４に示すように、ＳＦ６系のエッチングガスを用いて保護膜９４０を選択的にエッチングする。つまり、パッド部の開口部１６０の形成と同時に、コンタクトホールＣＰ１およびコンタクトホールＫ８，Ｋ１０を形成する。
　開口部１６０およびコンタクトホールＣＰ１は、ゲート絶縁膜９１０および保護膜９４０の重ね膜を貫通して形成された開口部であり、コンタクトホールＫ８，Ｋ１０は、保護膜９４０のみを貫通する開口部である。
　この場合、ゲート電極材料層９０２，９０４はそれぞれ、コンタクトホールＣＰ１，開口部１６０の形成の際にエッチングストッパーとして機能し、ソース・ドレイン電極７４０ａ，９３０ｂはそれぞれ、コンタクトホールＫ８，Ｋ１０の形成の際のエッチングストッパーとして機能する。
　（７）次に、図２５に示すように、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜を、グネトロンスパッタ装置を用いて５００Å程度の厚みでデポジットし、Ｈｃｌ／ＨＮＯ３／Ｈ２Ｏの混合液を用いてエッチングし、所定のパターンに加工する。これにより、アクティブマトリクス基板が完成する。図２５において、参照番号９５０は、ＩＴＯからなる画素電極であり、参照番号９５２は、保護ダイオードの一部を構成するＩＴＯからなる配線であり、参照番号９５４は、外部端子を接続するためのＩＴＯからなる電極（パッド）である。
　ステップカバレージのよいＩＴＯを配線として用いるため、良好な電気的接続が確保される。画素電極材料としては、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、ＳｎＯｘ，ＺｎＯｘ等の金属酸化物を使用できる。
　また、図２５から明らかなように、ＩＴＯ層９５０，９５２と、ソース・ドレイン電極７４０ａ，７４０ｂ，９３０ａ，９３０ｂとの間には必ず保護膜９４０が介在する。このことは、基板上の配線領域（不図示）において、ＩＴＯからなる配線層と、ソース・ドレイン電極材料層とが確実に電気的に分離されていることを意味する。したがって、異物による両者のショートの心配がない。
　また、本製造方法では、ＩＴＯ膜を最後の工程（図２５）で形成するため、ＩＴＯの組成物である錫（Ｓｎ），インジュウム（Ｉｎ）による汚染の心配は少ない。
　このように、本実施の形態の製造方法によれば、アクティブマトリクス基板の製造工程を短縮でき、しかも、静電気に対して十分な対策がなされた信頼性の高い薄膜回路を搭載することが可能となる。
　なお、図２５では、ＩＴＯ膜９５２，９５４を、ゲート電極層９０２ならびにゲート電極材料層９０４に直接に接続しているが、モリブデン（ＭＯ），タンタル（Ｔａ），チタン（Ｔｉ）等のバッファ層を介して両者を接続することもできる。
　次に、完成したアクティブマトリクス基板を用いて液晶表示装置を組立てる工程について説明する。
　図２８に示すように、対向基板１５００とＴＦＴ基板１３００を張り合わせ、図２７に示すようなセル分断工程の後、液晶の封入を行い、次に、ドライブ用ＩＣを接続し、さらに、図２８に示すように偏光板１２００，１６００ならびにバックライト１０００等を用いた組立工程を経て、アクティブマトリクス型液晶表示装置が完成する。
　アクティブマトリクス型液晶表示装置の要部の断面図が図２６に示される。図２６では、図１５，図１８等の前掲の図面と同じ箇所には同じ参照番号を付してある。
　図２６において、左側がアクティブマトリクス部であり、中央が保護素子（静電保護ダイオード）が形成された領域であり、右側がパッド部である。
　パッド部において、ＩＴＯからなる電極（パッド）９５４上には異方性導電膜５０００を介して液晶のドライバーＩＣ５５００のアウターリード５２００が接続されている。参照番号５１００は導電性粒子であり、参照番号５３００はフィルムテープであり、参照番号５４００は封止用の樹脂である。
　図２６では、ドライバーＩＣの接続方法としてテープキャリアを用いる方式（ＴＡＢ）を採用しているが、他の方式、例えば、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式を採用してもよい。
　本発明は、上述の実施の形態に限定されるものではなく、正スタガ構造のＴＦＴを利用した場合等にも、変形して適用することが可能である。また、画素電極材料としては、ＩＴＯの他、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、ＳｎＯｘ，ＺｎＯｘ等の金属酸化物を使できる。この場合も、ステップカバレージは実用に耐えるものである。
　本実施例の液晶表示装置をパーソナルコンピュータ等の機器における表示装置として使用すれば、製品の価値が向上する。
（５７）【特許請求の範囲】
（１）下記（Ａ）〜（Ｈ）の製造工程を含む、薄膜素子の製造方法。
　（Ａ）基板上に、ゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。
　（Ｂ）前記ゲート電極層およびゲート電極材料層上にゲート絶縁膜を形成する工程。
　（Ｃ）前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびオーミックコンタクト層を形成する工程。
　（Ｄ）前記オーミックコンタクト層に接続された、ソース電極層およびドレイン電極層を形成する工程。
　（Ｅ）前記ソース電極層とドレイン電極層との間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。
　（Ｆ）前記ソース電極層，ドレイン電極層ならびに前記ゲート電極材料層を覆うように保護膜を形成する工程。
　（Ｇ）前記ゲート電極層または前記ゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜の一部を選択的にエッチングして、前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第１の開口部を形成すると共に、前記ソース電極層またはドレイン電極層上の前記保護膜の一部を選択的にエッチングして前記ソース電極層またはドレイン電極層の表面の一部が露出するような第２の開口部を形成する工程。
　（Ｈ）前記第１の開口部または第２の開口部を経由して導電性材料層を、前記ゲート電極層，ゲート電極材料層，前記ソース電極層，ドレイン電極層の少なくとも一つに接続する工程。
（２）請求項１において、
　前記工程（Ｇ）において形成される前記第１の開口部は、配線を前記ゲート電極材料層に接続するためのコンタクトホール、または外部端子を前記ゲート電極材料層に接続するための開口部であることを特徴とする薄膜素子の製造方法。
（３）請求項１において、
　前記導電性材料層は、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）からなることを特徴とする薄膜素子の製造方法。
（４）マトリクス状に配置された走査線と信号線とに接続された薄膜トランジスタ（ＴＦＴ）と、その薄膜トランジスタの一端に接続された画素電極とを含んで画素部が構成されるアクティブマトリクス基板であって、
　前記走査線および前記信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と、前記走査線および前記信号線とは別の共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段を具備し、
　前記静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とソース・ドレイン電極層とを接続した構成のダイオードを含んで構成されており、
　前記ゲート電極層とソース・ドレイン電極層とを電気的に接続するための、前記ゲート電極層上の絶縁層を選択的に除去してなる第１の開口部と前記ソース・ドレイン電極層上の絶縁層を選択的に除去してなる第２の開口部とは、同一の製造工程において形成されており、かつ、前記ゲート電極層と前記ソース・ドレイン電極層とは、前記第１および第２の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続されていることを特徴とするアクティブマトリクス基板。
（５）請求項４において、
　前記第１の開口部は、ゲート電極材料層上の第１の絶縁膜およびこの第１の絶縁膜上の第２の絶縁膜の重ね膜を貫通して形成されており、前記第２の開口部は、ソース・ドレイン電極層上の前記第２の絶縁膜のみを貫通して形成されていることを特徴とするアクティブマトリクス基板。
（６）請求項４において、
　前記画素電極および画素電極と同一の材料からなる前記導電材料層は、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜からなることを特徴とするアクティブマトリクス基板。
（７）請求項４において、
　前記走査線および前記信号線のうちの少なくとも一つの線と電気的に等価な部位は、外部端子を接続するための電極であり、また、前記共通電位線は、液晶を交流駆動する際に基準となる基準電位を与える線あるいは液晶表示装置の製造段階において、前記外部端子を接続するための電極を共通に接続して同電位とするための線であることを特徴とするアクティブマトリクス基板。
（８）請求項７において、
　前記静電破棄防止用保護手段は、前記外部端子を接続するための電極と前記液晶を交流駆動する際に基準となる基準電位を与える線（ＬＣ−ＣＯＭ線）との間、ならびに、前記外部端子を接続するための電極と前記外部端子を接続するための電極を共通に接続して同電位とするための線との間の双方に設けられていることを特徴とするアクティブマトリクス基板。
（９）請求項４において、
　前記静電破壊防止用保護手段は、第１のダイオードのアノードと第２のダイオードのカソードとを共通接続し、前記第１のダイオードのカソードと前記第２のダイオードのアノードとを共通接続して構成される双方向性のダイオードを具備することを特徴とするアクティブマトリクス基板。
（１０）請求項４〜請求項９のいずれかに記載のアクティブマトリクス基板を用いて構成された液晶表示装置。
（１１）下記（Ａ）〜（Ｈ）の製造工程を含む基板製造工程を経て、アクティブマトリクス基板を製造することを特徴とする、アクティブマトリクス基板の製造方法。
　（Ａ）基板上にゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。
　（Ｂ）前記ゲート電極層およびゲート電極材料層上にゲート絶縁膜を形成する工程。
　（Ｃ）前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびオーミックコンタクト層を形成する工程。
　（Ｄ）前記オーミックコンタクト層に接続されるソース・ドレイン電極層を形成すると共に、前記絶縁膜上の所定の領域において、前記ソース・ドレイン電極層と同じ材料からなるソース・ドレイン電極材料層を形成する工程。
　（Ｅ）前記ソース・ドレイン電極層の間に介在している前記オーミックコンタクト層を、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングすることにより除去する工程。
　（Ｆ）前記ソース・ドレイン電極層、ならびに前記ソース・ドレイン電極材料層を覆うように保護膜を形成する工程。
　（Ｇ）前記ゲート電極層または前記ゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜を選択的にエッチングして前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第１の開口部を形成すると共に、前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層上の前記保護膜を選択的にエッチングして前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層の表面の一部が露出するような第２の開口部を形成する工程。
　（Ｈ）前記第１または第２の開口部を経由して導電性材料層を、前記ゲート電極層，前記ゲート電極材料層，前記ソース・ドレイン電極層あるいは前記ソース・ドレイン電極材料層に接続する工程。
（１２）請求項１１において、
　請求項１１の工程（Ａ）〜（Ｇ）を経ることにより、前記アクティブマトリクス基板上には、
　走査線と信号線とに接続された薄膜トランジスタ（ＴＦＴ）と、
　前記薄膜トランジスタに接続される画素電極と、
　前記薄膜トランジスタのゲート電極層およびソース・ドレイン電極層とを接続した構成の静電破壊防止用のダイオードが形成されることを特徴とするアクティブマトリクス基板の製造方法。
（１３）請求項１１において、
　前記工程（Ｇ）における導電性材料層として、画素電極と同じ材料からなる層を用いることを特徴とするアクティブマトリクス基板の製造方法。
（１４）請求項１１において、
　前記工程（Ｇ）における導電性材料層として、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）を用いることを特徴とするアクティブマトリクス基板の製造方法。
（１５）マトリクス状に配置された走査線と信号線とに接続された薄膜トランジスタ（ＴＦＴ）と、その薄膜トランジスタの一端に接続された画素電極とを含んで画素部が構成されるアクティブマトリクス型液晶表示装置に含まれる能動素子の静電破壊を防止する方法であって、
　請求項４に記載の静電保護手段を、前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電域線との間に接続し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止することを特徴とする液晶表示装置に含まれる能動素子の静電破壊防止方法。
（１６）走査線と、
　前記走査線と同層に形成された第１導電層と、
　前記走査線および前記導電層上に絶縁膜を介して形成された半導体層と、
　前記半導体層上にオーミックコンタクト層を介して形成されたソース電極及びドレイン電極と、
　前記ソース電極及び前記ドレイン電極上に形成された保護膜と、
　前記ソース電極及び前記ドレイン電極の一方と前記導電層を露呈するために前記保護膜の各々の位置に形成されたコンタクトホールと、
　前記保護膜上に形成され前記コンタクトホールに充填された第２導電層とを、具備し、
　前記オーミックコンタクト層は、前記ソース電極とドレイン電極層の間の前記半導体層の上にまで形成された後、前記ソース電極とドレイン電極層の間が、前記チャネル層の前記オーミックコンタクト層側がエッチングされるまでエッチングされて除去されたものであることを特徴とするアクティブマトリクス基板。
（１７）前記第２導電層は、静電破壊防止用の保護素子の配線を構成することを特徴とする請求項１６のアクティブマトリクス基板。