(57)【要約】【課題】  ラッチに保存されたデータが消滅することを抑制できる不揮発性半導体記憶装置を提供すること。【解決手段】  実施形態の不揮発性半導体記憶装置は、半導体基板Ｂａ上に設けられ、電気的書き換え可能な複数のメモリトランジスタを３次元状に配列してなるメモリセルアレイＭＡとを含む。半導体基板Ｂａの上方にはメモリセルアレイに書き込むデータを保持するラッチ１１が設けられている。ラッチ１１は、キャパシタＣと、前記キャパシタに接続され、酸化物半導体層を含む第１電界効果トランジスタＴｒ１とを含む。【選択図】      図８
2018049879.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを３次元状に配列してなるメモリセルアレイと、
前記半導体基板の上方に設けられ、前記メモリセルアレイに書き込むデータを保持するラッチであって、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第１電界効果トランジスタとを備える前記ラッチと
を具備してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１電界効果トランジスタは、酸化物半導体層内に設けられた一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域との間に設けられ、前記一対のソース／ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ラッチは、前記キャパシタに接続され、酸化物半導体層を含む第２電界効果トランジスタをさらに具備してなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２電界効果トランジスタは、前記酸化物半導体層内に設けられた一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域との間に設けられ、前記一対のソース／ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは直列接続されており、前記第１電界効果トランジスタと前記第２電界効果トランジスタとの接続ノードには前記キャパシタが接続されていることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリはプログラム時間を短縮するためのバッファメモリとしてインバーターラッチ回路で構成されるページバッファを実装している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５６３１９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ラッチに保存されたデータが消滅することを抑制できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを３次元状に配列してなるメモリセルアレイとを含む。前記半導体基板の上方には前記メモリセルアレイに書き込むデータを保持するラッチが設けられている。前記ラッチは、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第１電界効果トランジスタとを含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態のＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【図２Ａ】図２Ａは、実施形態のメモリセルアレイおよび階段状段差部を含む積層体の概略構成を示す斜視図である。
【図２Ｂ】図２Ｂは、実施形態のメモリセルアレイおよび階段状段差部を含む積層体の平面図である。
【図２Ｃ】図２Ｃは、図２Ｂの矢視２Ｃ−２Ｃ断面図である。
【図２Ｄ】図２Ｄは、図２Ｂの矢視２Ｄ−２Ｄ断面図である。
【図３】図３は、実施形態のラッチの構成を示す断面図である。
【図４】図４は、メモリセルアレイの回路構成を示す回路図である。
【図５】図５は、メモリセルアレイの概略斜視図である。
【図６】図６は、実施形態のＮＡＮＤ型フラッシュメモリの周辺回路領域、メモリセルアレイおよび階段状段差部を示す平面図である。
【図７】図７は、図６の矢視７−７断面図である。
【図８】図８は、図６の矢視８−８断面図である。
【図９】図９は、実施形態のメモリトランジスタ層の構造を示す断面図である。
【図１０】図１０は、実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１１】図１１は、図１０に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１２】図１２は、図１１に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１３】図１３は、図１２に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１４】図１４は、図１３に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１５】図１５は、図１４に続く実施形態のＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図である。
【図１６】図１６は、他の実施形態のＮＡＮＤ型フラッシュメモリを説明するための断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号（添字等が異なるものを含む）は同一または相当部分を付してあり、重複した説明は必要に応じて行う。
【０００８】
図１は、一実施形態のＮＡＮＤ型フラッシュメモリ１０の概略構成を示すブロック図である。以下、本願明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、Ｘ軸はロウ方向に平行な軸であり、Ｙ軸はカラム方向に平行な軸であり、そして、Ｚ軸はＸ軸およびＹ軸に対して直交する軸である。
【０００９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０はメモリセルアレイＭＡを備えている。ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイＭＡの周辺に設けられた、ロウデコーダＲＤ、ワード線接続回路ＳＷ、ビット線接続回路ＢＬＨＵおよびページバッファＰＧ等を含む周辺回路を備えている。周辺回路はメモリセルアレイＭＡを制御する。
【００１０】
メモリセルアレイＭＡは、後述するように、３次元的に配置された複数の電気的書き換え可能な複数のメモリトランジスタ（不図示）を備えている。また、メモリセルアレイＭＡは、図１のＸ軸に沿って延びる複数のワード線ＷＬ、Ｙ軸に沿って延びる複数のビット線ＢＬ、および、ソース線ＳＬを備えている。
【００１１】
メモリセルアレイＭＡは、複数の導電層および複数の絶縁層を備え、当該導電層と当該絶縁層とは交互に積層されている。メモリセルアレイＭＡの周辺には階段状段差部が設けられている。階段状段差部は複数の階段状の段差を含む。
【００１２】
図２Ａに、メモリセルアレイＭＡおよび階段状段差部ＳＲを含む積層体ＳＴＢの概略構成を示す斜視図を示す。また、図２Ｂに積層体ＳＴＢの平面図、図２Ｃに図２Ｂの矢視２Ｃ−２Ｃ断面図、図２Ｄに図２Ｂの矢視２Ｄ−２Ｄ断面図を示す。
【００１３】
図２Ａに示すように、積層体ＳＴＢは、導電層ＣＬおよびその上に設けられた絶縁層ＩＬとの対ＰＡＲが複数積層されてなる積層構造を備えている。
【００１４】
図２Ｃおよび図２Ｄに示すように、積層体ＳＴＢの中央部の直方体の部分およびその周囲の部分は、それぞれ、メモリセルアレイＭＡおよび階段状段差部ＳＲ（ＳＲ１，ＳＲ１'，ＳＲ２，ＳＲ２'）を構成する。階段状段差部ＳＲ１，ＳＲ１'，ＳＲ２，ＳＲ２'にはメモリセルアレイＭＡのメモリトランジスタは形成されない。
【００１５】
階段状段差部（第１階段状段差部）ＳＲ１の複数の階段状の段差は、図２Ｃに示すように、Ｙ軸のマイナス側（ビット線の長手方向）に沿って配置されている。階段状段差部ＳＲ１'の複数の階段状の段差は、図２Ｃに示すように、Ｙ軸のプラス側に沿って配置されている。
【００１６】
階段状段差部ＳＲ２の複数の階段状の段差は、図２Ｄに示すように、Ｘ軸のマイナス側に沿って配置されている。階段状段差部（第２階段状段差部）ＳＲ２'の複数の階段状の段差は、図２Ｄに示すように、Ｘ軸のプラス側（ビット線の長手方向と直交する方向）に沿って配置されている。
【００１７】
階段状段差部ＳＲ（ＳＲ１，ＳＲ１'，ＳＲ２，ＳＲ２'）は、周知の方法により、レジストを等方的にスリミング処理しつつ、積層された導電層ＣＬおよび絶縁層ＩＬをエッチングすることにより形成される。このため、階段状段差部ＳＲ（ＳＲ１，ＳＲ１'，ＳＲ２，ＳＲ２'）は、メモリセルアレイＭＡの四方を取り囲むように形成されるのが通常である（図２Ａ）。
【００１８】
図１に戻ると、ロウデコーダＲＤは、複数のワード線ＷＬを選択し、動作に必要な電圧を供給する。
【００１９】
ワード線接続回路ＳＷは、ワード線ＷＬとロウデコーダＲＤとを接続するためのスイッチング回路である。
【００２０】
階段状段差部ＳＲのＹ軸に平行な方向には、ビット線接続回路ＢＬＨＵおよびページバッファＰＧが配置されている。
【００２１】
ページバッファＰＧはラッチ１１およびセンスアンプ１２を含む。例えば、ビット線ＢＬ毎に１つのセンスアンプ１２および１つのラッチ１１が設けられている。なお、ビット線ＢＬ毎に１つのセンスアンプ１２および１つのラッチ１１が設けられていない場合もある。
【００２２】
ページバッファＰＧは、データの書き込み時には、外部から与えられる書き込みデータをラッチ１１で一時的に保持し、これをビット線ＢＬに転送して、ページ単位で一括してデータを書き込む。また、ページバッファＰＧは、データの読み出し時には、ページ単位でビット線ＢＬに読み出されたデータをセンスアンプ１２によりセンスおよび増幅し、これをラッチ１１で一時的に保持し、そして、外部へ出力する。ビット線接続回路ＢＬＨＵはラッチ１１とビット線ＢＬとを接続・遮断するための回路である。データの書き込み時および読み出し時には、ラッチ１１とビット線ＢＬとは接続される。
【００２３】
ラッチ１１は階段状段差部ＳＲ上に設けられ、センスアンプ１２はシリコン基板等の半導体基板の表面上に設けられている。
【００２４】
ここで、半導体基板の表面上にラッチを形成する場合、センスアンプを形成する領域とは別の領域にラッチを形成する必要がある。そのため、ラッチの分だけチップ面積は増大する。本実施形態の場合、階段状段差部ＳＲ上にラッチ１１が設けられているので、ラッチ１１に起因するチップ面積の増大（エリアペナルティ）は抑制されている。したがって、ページバッファＰＧの容量が増大しても、ページバッファＰＧのチップ面積の増大を抑制できる。
【００２５】
ページバッファＰＧの容量は、ＮＡＮＤ型メモリの３次元積層化、多値化による大容量化と高バンド幅化に対応するために増大している。そのため、本実施形態のようにチップ面積の増大を抑制できるＮＡＮＤ型フラッシュメモリ１０は、ビットコストの低減に有利である。
【００２６】
図３は、ラッチ１１の構成を示す断面図である。ラッチ１１は、２つの電界効果トランジスタ（以下、単にトランジスタという）Ｔｒ１，Ｔｒ２および１つのキャパシタＣを含む、２Ｔ１Ｃセルの構成を有する。
【００２７】
電界効果トランジスタＴｒ１は、酸化物半導体を材料とする半導体層（以下、酸化物半導体層という）１、ゲート絶縁膜２およびゲート電極３を備えている。トランジスタＴｒ１と同様に、トランジスタＴｒ２は、酸化物半導体層１、ゲート絶縁膜２およびゲート電極３を備えている。
【００２８】
酸化物半導体層は、例えば、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＩｎＧａＳｎＺｎＯ、ＩｎＧａＳｎＯ、ＡｌＩｎＧａＺｎＯ、ＡｌＩｎＳｎＺｎＯ、Ｉｎ2 Ｏ3 、Ｇａ2 Ｏ3 、ＴｉＯ2 、ＺｎＯまたはＳｎＯ2 等の酸化物半導体を含む。酸化物半導体は例えばｎ型にドープされる。ＩｎＧａＺｎＯ、ＺｎＯ、ＴｉＯ2 、Ｇａ2 Ｏ3 、ＳｎＯ2 はワイドバンドギャップ半導体である。ゲート絶縁膜２は、例えば、シリコン酸化膜を含む。ゲート電極３は、例えば、タンタルナイトライド、チタンナイトライド、タングステンナイトライド、タンタル、チタン、タングステン、アルミニウムもしくはモリブデン、または、タンタル、チタン、タングステン、アルミニウムもしくはモリブデンの合金を含む金属膜（導電膜）である。
【００２９】
トランジスタＴｒ１，Ｔｒ２は酸化物半導体層１を用いているため、トランジスタＴｒ１，Ｔｒ２をいわゆるｐｎ接合が不要なジャンクションレス電界効果トランジスタとすることができる。ジャンクションレス電界効果トランジスタは、ソース／ドレイン領域およびチャネル領域の導電型が同一であるため、トランジスタの駆動時においてゲート電極直下のチャネル領域内に空乏層が形成されることによって、トランジスタがオフされる。
【００３０】
トランジスタＴｒ１，Ｔｒ２はｐｎ接合が不要であることから、トランジスタＴｒ１，Ｔｒ２の製造プロセスは簡略化される。また、トランジスタＴｒ１，Ｔｒ２は酸化物半導体１を有するため、トランジスタＴｒ１，Ｔｒ２の微細化が進展した場合にも、その伝導度を高く維持することができる。
【００３１】
キャパシタＣは、第１キャパシタ電極４と、第１キャパシタ電極４の側面および底面を覆うキャパシタ絶縁膜５と、キャパシタ絶縁膜５の側面および底面を覆う第２キャパシタ電極６とを含む。キャパシタＣは、絶縁膜７中に形成されたトレンチキャパシタである。
【００３２】
トランジスタＴｒ１の酸化物半導体層１の一方のソース／ドレイン領域はキャパシタＣの第２キャパシタ電極６の上端に接続される。トランジスタＴｒ１の酸化物半導体層１の他方のソース／ドレイン領域はセンスアンプ（不図示）に接続される。
【００３３】
トランジスタＴｒ２の酸化物半導体層１の一方のソース／ドレイン領域はキャパシタＣの第２キャパシタ電極６の上端に接続される。トランジスタＴｒ２の酸化物半導体層１の他方のソース／ドレイン領域はビット線（不図示）に接続される。
【００３４】
酸化物半導体によってチャネルが形成されるトランジスタＴｒ１，Ｔｒ２は１×１０-22（Ａ／μｍ）以下という非常に低いオフリーク電流特性が期待される。このため、キャパシタ５を含むラッチ１１のリテンションタイムは１０日以上という非常に長い期間となる。すなわち、実施形態のラッチ１１はほぼ不揮発性メモリとして利用できることが明らかになった。そのため、ページバッファＰＧに供給される電源が遮断されても、ラッチ１１により保持されたデータが消滅することは抑制される。
【００３５】
一方、周知のページバッファのラッチ、例えば、インバーターで構成されたインバーターラッチ（揮発性メモリ）は、電源の遮断によって保持されているデータは消滅する可能性がある。そのため、ページバッファの容量の増大に伴って、消失するデータサイズも増大する可能性がある。実施形態のラッチ１１はこのような問題はない。
【００３６】
また、周知のページバッファの一つとして、データの消失を防止するために、電源遮断時にインバーターラッチからＦｅ−ＲＡＭ（不揮発性メモリ）へのデータを退避するタイプのものが知られている。しかし、このタイプのページバッファは、Ｆｅ−ＲＡＭが必要であることから、チップ面積が増大する。また、電源遮断時のデータ退避動作および電源復帰時のデータ書き戻しが必要であるため、動作が複雑になる。実施形態のページバッファＰＧはこのような問題はない。
【００３７】
次に、メモリセルアレイＭＡについて説明する。図４は、メモリセルアレイＭＡの回路構成の一例を示す回路図である。
【００３８】
メモリセルアレイＭＡは、複数のメモリブロックＭＢを有する。メモリブロックＭＢは半導体基板（図示略）上に形成され、Ｙ軸に平行な方向に配列されている。
【００３９】
メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒおよびドレイン側選択トランジスタＳＤＴｒを備えている。メモリストリングＭＳは、直列接続されたメモリトランジスタ（メモリセル）ＭＴｒ１〜ＭＴｒ４を備えている。図４の例では、説明の簡単化のため、１つのメモリストリングＭＳが４つのメモリトランジスタＭＴｒを含む例を説明しているが、これに限られず、１つのメモリストリングＭＳは、より多数のメモリトランジスタを含んでいても構わない。
【００４０】
ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。メモリストリングＭＳは、例えば、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りＸＹ平面においてマトリクス状に設けられている。
【００４１】
メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートはワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートはワード線ＷＬ２に共通接続され、メモリトランジスタＭＴｒ３の制御ゲートはワード線ＷＬ３に共通接続され、そして、メモリトランジスタＭＴｒ４の制御ゲートはワード線ＷＬ４に共通接続されている。
【００４２】
メモリブロックＭＢにおいて、Ｘ軸に平行な方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてＹ軸に沿って所定ピッチで複数本設けられている。また、Ｙ軸に沿って一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでＹ軸に沿って延びるように形成されている。ビット線ＢＬは、Ｘ軸に沿って所定ピッチで複数本設けられている。
【００４３】
１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、Ｙ軸に沿って配列されたソース側選択トランジスタＳＳＴｒの他端は、ソース線ＳＬに共通に接続されている。
【００４４】
図５はメモリセルアレイの概略斜視図である。図６はＮＡＮＤ型フラッシュメモリ１０の周辺回路領域、メモリセルアレイおよび階段状段差部を示す平面図である。図７は図６の矢視７−７断面図である。図８は図６の矢視８−８断面図である。図８は図３に対応する断面図である。また、図８の絶縁膜７０，７１は図３の絶縁膜７に対応する。
【００４５】
上述したメモリセルアレイＭＡは、図５および図７に示すように、メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０および配線層５０を含む。
【００４６】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。配線層５０は、各種配線として機能する層である。
【００４７】
図５のソース側選択トランジスタ層２０は、図７に示すように、半導体基板Ｂａ上に順次設けられたソース側第１絶縁層２１、ソース側導電層２２およびソース側第２絶縁層２３を含む。ソース側導電層２２は、メモリブロックＭＢに亘って、Ｘ軸およびＹ軸に沿って２次元的に広がる形状（板状の形状）を有する。
【００４８】
ソース側第１絶縁層２１およびソース側第２絶縁層２３は、例えば、ＳｉＯ2 膜等のシリコン酸化膜を含む。ソース側導電層２２は、例えば、ポリシリコン膜を含む。また、ソース側選択トランジスタ層２０は、図７に示すように、ソース側第１絶縁層２１、ソース側導電層２２およびソース側第２絶縁層２３を貫通するソース側ホール２４を有する。ソース側ホール２４は、上から見て、Ｘ軸およびＹ軸で規定される面内においてマトリクス状には配置されている。
【００４９】
さらに、ソース側選択トランジスタ層２０は、図７に示すように、ソース側ホール２４に面する側壁に順次設けられたソース側ゲート絶縁層２５およびソース側柱状半導体層２６を含む。ソース側ホール２４はソース側ゲート絶縁層２５およびソース側柱状半導体層２６によって埋めている。
【００５０】
ソース側柱状半導体層２６はＺ軸に沿って（積層方向に）延びる柱状の形状を有する。ソース側柱状半導体層２６の上面は後述する柱状半導体層３５の下面に接する。ソース側柱状半導体層２６の下面は半導体基板Ｂａの表面に拡散層Ｂａ１に接する。拡散層Ｂａ１はソース線ＳＬとして機能する。ソース側ゲート絶縁層２５は、例えば、ＳｉＯ2 膜等のシリコン酸化膜を含む。ソース側柱状半導体層２６は、例えば、ポリシリコン膜を含む。
【００５１】
ソース側選択トランジスタ層２０中のソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲートおよびソース側選択ゲート線ＳＧＳとして機能する。
【００５２】
また、メモリトランジスタ層３０は、図５および図７に示すように、ソース側選択トランジスタ層２０上に順次設けられた、第１ワード線導電層３１ａ、第１ワード線間絶縁層３２ａ、第２ワード線導電層３１ｂ、第２ワード線間絶縁層３２ｂ、第３ワード線導電層３１ｃ、第３ワード線間絶縁層３２ｃ、第４ワード線導電層３１ｄ、第４ワード線間絶縁層３２ｄを含む。
【００５３】
第１〜第４ワード線導電層３１ａ〜３１ｄおよび第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、Ｘ軸およびＹ軸で規定される面内において２次元的に広がる形状（板状の形状）を有する。第１〜第４ワード線導電層３１ａ〜３１ｄ、および、第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
【００５４】
また、メモリトランジスタ層３０は、図７に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄおよび第１〜第４ワード線間絶縁層３２ａ〜３２ｄを貫通するメモリホール３３を有する。メモリホール３３は、Ｘ軸およびＹ軸で規定される面内においてマトリクス状に配置されている。メモリホール３３はソース側ホール２４と整合する位置に配置されている。
【００５５】
さらに、メモリトランジスタ層３０は、図９に示すように、メモリホール３３に面する側壁に順次設けられたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃおよび柱状半導体層３５を含む。
【００５６】
ブロック絶縁層３４ａは、メモリホール３３に面する側壁に所定の厚みをもって設けられている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって設けられている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって設けられている。柱状半導体層３５は、ブロック絶縁層３４ａ、電荷蓄積層３４ｂおよびトンネル絶縁層３４ｃを介してメモリホール３３を埋めるように設けられている。
【００５７】
柱状半導体層３５は、Ｚ軸に沿って（積層方向に）延びる柱状の形状を有する。柱状半導体層３５の下面はソース側柱状半導体層２６の上面に接する。一方、柱状半導体層３５の上面は、後述するドレイン側柱状半導体層４４の下面に接する。
【００５８】
ブロック絶縁層３４ａおよびトンネル絶縁層３４ｃは、例えば、ＳｉＯ2 膜等のシリコン酸化膜を含む。電荷蓄積層３４ｂは、例えば、Ｓｉ3 Ｎ4 膜等のシリコン窒化膜を含む。柱状半導体層３５は、例えば、ポリシリコン膜を含む。
【００５９】
メモリトランジスタ層３０中の第１〜第４ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートおよびワード線ＷＬ１〜ＷＬ４として機能する。
【００６０】
ドレイン側選択トランジスタ層４０は、図５および図７に示すように、メモリトランジスタ層３０上に設けられたドレイン側導電層４１を含む。ドレイン側導電層４１の下面は柱状半導体層３５の上面に接する。ドレイン側導電層４１はＸ軸に沿って延びるストライプ状の形状を有する。また、複数のドレイン側導電層４１は、図５に示すように、Ｙ軸に沿って所定ピッチで配置される。ドレイン側導電層４１は、例えば、ポリシリコン膜を含む。
【００６１】
また、ドレイン側選択トランジスタ層４０は、図７に示すように、ドレイン側導電層４１を貫通するドレイン側ホール４２を有する。ドレイン側ホール４２は、上から見て、Ｘ軸およびＹ軸で規定される面内においてマトリクス状には配置されている。ドレイン側ホール４２は、メモリホール３３に整合する位置に配置されている。
【００６２】
さらに、ドレイン側選択トランジスタ層４０は、図７に示すように、ドレイン側ホール４２に面する側壁に順次設けられたドレイン側ゲート絶縁層４３およびドレイン側柱状半導体層４４を含む。ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２に面する側壁に所定の厚みをもって設けられている。ドレイン側柱状半導体層４４は、ドレイン側ホール４２を埋めるように設けられている。ドレイン側柱状半導体層４４は、Ｚ軸に沿って（積層方向に）延び柱状の形状を有する。ドレイン側柱状半導体層４４の下面は、柱状半導体層３５の上面に接する。
【００６３】
ドレイン側ゲート絶縁層４３は、例えば、ＳｉＯ2 膜等のシリコン酸化膜を含む。ドレイン側柱状半導体層４４は、例えば、ポリシリコン膜を含む。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒの制御ゲートおよびドレイン側選択ゲート線ＳＧＤとして機能する。
【００６４】
メモリセルアレイＭＡの配線層５０は、図７に示すように、コンタクトプラグ５１および第１配線層５２を含む。コンタクトプラグ５１の下面は、ドレイン側柱状半導体層４４の上面に接する。第１配線層５２の下面は、コンタクトプラグ５１の上面に接する。第１配線層５２はビット線ＢＬとして機能する。
【００６５】
階段状段差部ＳＲは、図７に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄを延長して形成される配線層３１ａ’〜３１ｄ’を有する。配線層３１ａ’〜３１ｄ’は、それぞれ、第１〜第４ワード線導電層３１ａ〜３１ｄと同一層に設けられ、電気的および物理的に接続されている。言い換えれば、配線層３１ａ’〜３１ｄ’は、それぞれ、第１〜第４ワード線導電層３１ａ〜３１ｄと一体的に形成されている。
【００６６】
配線層３１ａ’〜３１ｄ’、および、その間に挟まれる層間絶縁層３２ａ’〜３２ｄ’は、Ｘ軸に沿ったところの端部の位置が異なるように階段状になっており、階段部ＳＴを構成している。具体的には、図６に示す階段部ＳＴは、Ｘ軸に沿って段差部ＳＴ１〜ＳＴ４を含む。段差部ＳＴ１〜ＳＴ４のそれぞれからＺ軸に沿ってコンタクトプラグＣ１が延びる。
【００６７】
図７の層３１ａ〜３１ｄ，３１ａ’〜３１ｄ’で構成される四つの導電層は図２Ａの４つの導電層ＣＬに対応する。図７の層３２ａ〜３２ｄ，３２ａ’〜３２ｄ’で構成される４つの絶縁層は図２Ａの４つの絶縁層ＩＬに対応する。図７の段差部ＳＴ１〜ＳＴ４は、例えば、図２Ｃの階段状段差部ＳＲ２’に対応する。
【００６８】
段差部ＳＴ１〜ＳＴ４の配線層５０は、図７に示すように、コンタクトプラグＣ２および第２配線層５３を含む。コンタクトプラグＣ２の下面は、コンタクトプラグＣ１の上面に接する。第２配線層５３の下面は、コンタクトプラグＣ２の上面に接する。第２配線層５３はワード線ＷＬとして機能する。
【００６９】
図１０−図１５は、一実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を説明するための断面図であり、特にページバッファを構成するラッチの製造方法を説明するための断面図である。図１０−図１５は、図６の平面図の矢視８−８断面図に相当する。
【００７０】
［図１０］
周知の方法を用いて、半導体基板Ｂａ上に、拡散層Ｂａ１、センスアンプを構成するＭＯＳトランジスタＴｒ３、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、絶縁膜７１を形成する。
【００７１】
［図１１］
図７のコンタクトプラグＣ１が埋め込まれるホールを形成する工程において、ラッチを構成するキャパシタが形成されるトレンチ８１も同時に形成する。トレンチ８１は、フォトリソグラフィプロセスおよびエッチングプロセスを用いて形成する。
【００７２】
本実施形態では、トレンチ８１は導電層３１ａの上面に達するように形成しているが、導電層３１ｂ、導電層３１ｃまたは導電層３１ｄの上面に達するように形成しても構わない。すなわち、トレンチ８１は、必要なキャパシタ容量が確保できる深さに対応する導電層の上面に達するように形成する。トレンチ８１の深さは、例えば、３μｍである。
【００７３】
［図１２］
絶縁膜７１を含む領域上に、トレンチ８１の側面および底面を覆うように絶縁膜７０を形成し、続いて絶縁膜７０上に第２キャパシタ電極となる導電膜６、キャパシタ絶縁膜となる絶縁膜５、第１キャパシタ電極となる導電膜４を順次形成する。導電膜４はトレンチ８１を埋め込むように形成する。
【００７４】
［図１３］
ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて、トレンチ８１外部の導電膜４、絶縁膜５、導電膜６および絶縁膜７０を除去するとともに、これらの膜４，５，６，７０を除去して現れる表面を平坦化する。本工程でラッチを構成するキャパシタＣは完成する。また、本工程以降の導電膜４、絶縁膜５、導電膜６をそれぞれ第１キャパシタ電極４、キャパシタ絶縁膜５および第２キャパシタ電極６という。
【００７５】
［図１４］
絶縁膜７１を含む領域上に酸化物半導体層１を形成し、続いて酸化物半導体層１上にゲート絶縁膜となる絶縁膜２、ゲート電極となる導電膜３を順次形成する。酸化物半導体層１は、第１キャパシタ電極４、キャパシタ絶縁膜５および第２キャパシタ電極６の上面に接触するように形成する
［図１５］
導電膜３、絶縁膜２を順次パターニングすることにより、２つのゲート電極３、２つのゲート絶縁膜２を形成する。より詳細には、図１４の導電膜３上にレジストパターン（不図示）を形成し、当該レジストパターンをマスクにして導電膜３をエッチングすることにより、２つのゲート電極３を形成し、続いて上記レジストパターンをマスクにして絶縁膜２をエッチングすることにより２つのゲート絶縁膜２を形成する。
【００７６】
その後、酸化物半導体層１をパターニングすることにより、２つのトランジスタＴｒ１，Ｔｒ２が得られる。より詳細には、酸化物半導体層１およびゲート電極３の上にレジストパターン（不図示）を形成し、当該レジストパターンをマスクにして酸化物半導体層１をエッチングすることにより、２つのトランジスタＴｒ１，Ｔｒ２が得られる。
【００７７】
その後、周知の方法により、層間絶縁膜７２、コンタクトプラグ８ａ，８ｂ，５１，７４、層間絶縁膜７３、第１配線層（ビット線）５２、第２配線層（不図示）、第３配線層５４を形成することにより、図８に示された構造が得られる。
【００７８】
図８に示すように、トランジスタＴｒ１の一方のソース／ドレイン領域はプラグ８ａ、第３配線層５４およびプラグ７４を介して、センスアンプを構成するＭＯＳトランジスタＴｒ３の一方のソース／ドレイン領域９に接続される。トランジスタＴｒ２の一方のソース／ドレイン領域はプラグ８ｂを介して第１配線層（ＢＬ線）５２に接続される。
【００７９】
図８のソース側選択トランジスタ層２０、メモリトランジスタ層３０およびドレイン側選択トランジスタ層４０は階段状段差部（第１階段状段差部）を構成している。当該第１階段状段差部は、図７の段差部ＳＴ１〜ＳＴ４が図２Ｃの階段状段差部（第１階段状段差部）ＳＲ２’に対応する場合、図２Ｂの階段状段差部（第１階段状段差部）ＳＲ１に対応する。
【００８０】
本実施形態ではラッチ１１はビット線と階段状段差部との間に設けられているが、図１６に示すように、第１配線層（ビット線）５２の上方の領域に設けても構わない。当該領域は、配線や素子等が配置されていない空きスペースである。
【００８１】
なお、図１６において、７５はコンタクトプラグを示しており、７６は配線層、９０および９１は層間絶縁膜を示している。コンタクトプラグ７５は層間絶縁膜９０，９１を貫通する。配線層７６は層間絶縁膜９１上に設けられている。トランジスタＴｒ２はコンタクトプラグ８ｂ、配線層７６およびコンタクトプラグ７５を介して第１配線層（ビット線）５２に接続されている。
【００８２】
また、トランジスタＴｒ１，Ｔｒ２およびキャパシタＣは、図１６に示すように、周辺回路領域の上方の配線や素子等が形成されていない空きスペースとなっている領域９２に形成しても構わない。
【００８３】
また、本実施形態では、直線型のメモリストリングＭＳを備えるＮＡＮＤ型フラッシュメモリ１０の場合について説明したが、パイプ型のメモリストリングを備えるＮＡＮＤ型フラッシュメモリを用いても構わない。
【００８４】
以上述べた実施形態の不揮発性半導体記憶装置の上位概念、中位概念および下位概念の一部または全ては、例えば、以下のような付記１−１８またはその組合せで表現できる。
【００８５】
［付記１］
半導体基板と、
前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを３次元状に配列してなるメモリセルアレイと、
前記半導体基板の上方に設けられ、前記メモリセルアレイに書き込むデータを保持するラッチであって、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第１電界効果トランジスタとを備える前記ラッチと
を具備してなることを特徴とする不揮発性半導体記憶装置。
【００８６】
［付記２］
前記第１電界効果トランジスタは、酸化物半導体層内に設けられた一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域との間に設けられ、前記一対のソース／ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする付記１に記載の不揮発性半導体記憶装置。
【００８７】
［付記３］
前記ラッチは、前記キャパシタに接続され、酸化物半導体層を含む第２電界効果トランジスタをさらに具備してなることを特徴とする付記１に記載の不揮発性半導体記憶装置。
【００８８】
［付記４］
前記第２電界効果トランジスタは、前記酸化物半導体層内に設けられた一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域との間に設けられ、前記一対のソース／ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする付記３に記載の不揮発性半導体記憶装置。
【００８９】
［付記５］
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは直列接続されており、前記第１電界効果トランジスタと前記第２電界効果トランジスタとの接続ノードには前記キャパシタが接続されていることを特徴とする付記３または４に記載の不揮発性半導体記憶装置。
【００９０】
［付記６］
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタはそれぞれゲート電極をさらに具備してなり、前記ゲート電極は銅、タンタルナイトライド、チタンナイトライド、タングステンナイトライド、タンタル、チタン、タングステン、アルミニウムもしくはモリブデン、または、タンタル、チタン、タングステン、アルミニウムもしくはモリブデンの合金を含むことを特徴とする付記３ないし５のいずれか１項に記載の不揮発性半導体記憶装置。
【００９１】
［付記７］
前記酸化物半導体層は、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＩｎＧａＳｎＺｎＯ、ＩｎＧａＳｎＯ、ＡｌＩｎＧａＺｎＯ、ＡｌＩｎＳｎＺｎＯ、Ｉｎ2 Ｏ3 、Ｇａ2 Ｏ3 、ＴｉＯ2 、ＺｎＯまたはＳｎＯ2 を含むことを特徴とする付記１ないし６のいずれか１項に記載の不揮発性半導体記憶装置。
【００９２】
［付記８］
前記ラッチはページバッファを構成することを特徴とする付記１ないし７のいずれか１項に記載の不揮発性半導体記憶装置。
【００９３】
［付記９］
センスアンプおよびビット線をさらに具備してなり、前記ラッチの前記第１電界効果トランジスタは前記センスアンプに接続され、前記ラッチの前記第２電界効果トランジスタは前記ビット線に接続されていることを特徴とする付記５ないし８のいずれか１項に記載の不揮発性半導体記憶装置。
【００９４】
［付記１０］
前記メモリセルアレイの周辺に設けられ、複数の階段状の段差を含む第１階段状段差部をさらに具備してなり、前記ラッチは前記第１階段状段差部上に配置されていることを特徴とする付記９に記載の不揮発性半導体記憶装置。
【００９５】
［付記１１］
前記第１階段状段差部の前記複数の階段状の段差は、前記ビット線の長手方向に沿って配置されていることを特徴とする付記１０に記載の不揮発性半導体記憶装置。
【００９６】
［付記１２］
前記ラッチは前記ビット線よりも低い位置に配置されていることを特徴とする付記９ないし１１のいずれか１項に記載の不揮発性半導体記憶装置。
【００９７】
［付記１３］
前記ラッチは前記ビット線よりも高い位置に配置されていることを特徴とする付記９ないし１１のいずれか１項に記載の不揮発性半導体記憶装置。
【００９８】
［付記１４］
前記メモリセルアレイの周辺に設けられ、複数の階段状の段差を含む第２階段状段差部をさらに具備してなることを特徴とする付記１０ないし１３のいずれか１項に記載の不揮発性半導体記憶装置。
【００９９】
［付記１５］
前記第２階段状段差部の前記複数の階段状の段差は、前記ビット線の長手方向と直交する方向に沿って配置されていることを特徴とする付記１４に記載の不揮発性半導体記憶装置。
【０１００】
［付記１６］
前記第２階段状段差部の階段状の段差を構成する導電層に接続されるプラグをさらに具備してなることを特徴とする付記１４または１５に記載の不揮発性半導体記憶装置。
【０１０１】
［付記１７］
前記ラッチは、前記メモリセルアレイの外側の前記半導体基板の表面の上方に配置されていることを特徴とする１ないし８のいずれか１項に記載の不揮発性半導体記憶装置。
【０１０２】
［付記１８］
前記メモリセルアレイは、前記複数のメモリトランジスタは直列に接続されていることを特徴とする付記１ないし１７のいずれか１項に記載の不揮発性半導体記憶装置。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
Ｂａ…半導体基板、Ｂａ１…拡散層、ＢＬ…ビット線、ＢＬＨＵ…ビット線接続回路、Ｃ…キャパシタ、Ｃ１，Ｃ２…コンタクトプラグ、ＭＡ…モリセルアレイ、ＭＢ…メモリブロック、ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、ＲＤ…ロウデコーダ、ＰＧ…ページバッファ、ＰＳＲ…板状部材、ＳＤＴｒ…ドレイン側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＬ…ソース線、ＳＲ…階段状段差部、ＳＲ１…第１階段状段差部、ＳＲ２'…第２階段状段差部、ＳＳＴｒ…ソース側選択トランジスタ、ＳＴ，ＳＴ１〜ＳＴ４…階段部、ＳＷ…ワード線接続回路、Ｔｒ１，Ｔｒ２…トランジスタ、ＷＬ１〜ＷＬ４…ワード線、１…酸化物半導体層、２…ゲート絶縁膜、３…ゲート電極、４…第１キャパシタ電極、５…キャパシタ絶縁膜、６…第２キャパシタ電極、７…絶縁膜、１０…ＮＡＮＤ型フラッシュメモリ、１１…ラッチ、１２…センスアンプ、２０…ソース側選択トランジスタ層、２１…ソース側導電層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側ホール、２５…ソース側ゲート絶縁層、２６…ソース側柱状半導体層、３０…メモリトランジスタ層、３１…導電層、３１ａ〜３１ｄ…ワード線導電層、３１ａ’〜３１ｄ’…配線層、３２ａ〜３２ｄ…ワード線間絶縁層、３２ａ’〜３２ｄ’…層間絶縁層、３２…絶縁膜、３３…メモリホール、３４ａ…ブロック絶縁層、３４ｂ…電荷蓄積層、３４ｃ…トンネル絶縁層、３５…柱状半導体層、４０…ドレイン側選択トランジスタ層、４１…ドレイン側導電層、４２…ドレイン側ホール、４３…ドレイン側ゲート絶縁層、４４…ドレイン側柱状半導体層、５０…配線層、５１…コンタクトプラグ、５２…第１配線層、５３…第２配線層、７０，７１…絶縁膜、８１…トレンチ。
【図１】
2018049879.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
2018049879.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2018049879.tif 000019
【図１５】
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【図１６】
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