【事件の表示】
　特許第３２２３９９７号「論理回路及び液晶表示装置」の請求項１ないし７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３２２３９９７号の請求項１ないし７に係る特許を取り消す。
【理　由】
１．手続の経緯
　本件特許第３２２３９９７号は、平成６年９月１３日に特許出願され、平成１３年８月２４日に特許権の設定登録がなされたが、全請求項に係る特許について古川京子より特許異議の申立てがなされ、取消理由が通知され、その指定期間内である平成１４年９月９日に訂正請求がなされたものである。
　なお、この訂正請求について、平成１４年１０月１６日付けで拒絶理由を通知し期間を指定して意見を述べる機会を与えたが、特許権者からは何らの応答もない。
　
２．訂正の適否についての判断
　本件訂正請求は、請求項７を請求項６とした請求項において、「絶縁基板」とあるのを「絶縁性基板」と訂正することを含むものである。
　この点について、訂正請求書では「誤記の訂正」を目的とする旨記載されているが、本件特許明細書の段落【００８２】には、「これらの駆動回路は、画素アレイとは別の絶縁基板上に構成してもよいが、画素トランジスタが薄膜トランジスタで形成されている場合には、同一絶縁基板上に画素アレイと一体形成する」と記載され、また、段落【００８３】には、「同一サイズの絶縁基板を用いた場合に、より表示エリアの大きい液晶パネルを提供することができる。」と記載されているように、本件特許明細書において、液晶表示装置についての記載部分では「絶縁基板」と記載されているところであり、また、「絶縁基板」との用語は普通に使用される用語であると認められるので、訂正前の請求項７の「絶縁基板」との記載が誤記であると認めることができない。
　したがって、本件訂正が特許法第１２０条の４第２項に規定する要件に適合していると認めることができない。
　また、「絶縁基板」という用語は、絶縁体からなる基板であると解釈されるところ、「絶縁性基板」については、本件特許明細書の段落【００３８】に「ここで絶縁性基板としては、石英基板やサファイア基板、ガラス基板などの絶縁体のほか、表面に酸化膜を施したシリコン基板のように表面のみが絶縁体である基板であってもよい。」と記載されていることから、「絶縁基板」を「絶縁性基板」とする訂正は、全体が絶縁体の基板に加えて、表面のみが絶縁体である基板も含むようにする訂正であると認められ、実質上特許請求の範囲を拡張するものであると認められるので、本件訂正は、特許法第１２０条の４第３項で準用する平成６年改正前特許法第１２６条第２項に規定する要件に適合していない。
　以上のとおりであるから、本件訂正請求は認められない。
　
３．本件発明
　上記のとおり、訂正請求は認められないので、特許異議の申立てがなされている請求項に係る発明は、それぞれ、特許明細書の特許請求の範囲に記載された次の事項により特定されるものである。（以下、それぞれ、「本件発明１」ないし「本件発明７」という。）
「【請求項１】複数の電界効果型トランジスタにより構成され、複数の２値論理信号により、各内部ノードが浮遊状態になることなく動作する論理回路であって、
　そのゲート電極、及びそのドレインあるいはソース電極に、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力されるパストランジスタ論理回路を含み、
　該パストランジスタ論理回路を構成する電界効果型トランジスタは、半導体薄膜上に形成された薄膜トランジスタである論理回路。
 【請求項２】請求項１に記載の論理回路において、
　前記パストランジスタ論理回路を構成する薄膜トランジスタには、
　チャネル両側のトランジスタ領域における寄生抵抗を含めたチャネル幅当たりのオン抵抗が小さい方の伝導型の薄膜トランジスタを用いている論理回路。
 【請求項３】請求項１に記載の論理回路において、
　前記パストランジスタ論理回路は、前記２値論理信号を受けてこれに基づく論理出力を出力する薄膜トランジスタとして、Ｎ型及びＰ型の両方の伝導型の薄膜トランジスタを備えている論理回路。
 【請求項４】請求項１ないし３のいずれかに記載の論理回路において、
　前記半導体薄膜は、非晶質、多結晶、または単結晶のシリコン薄膜である論理回路。
 【請求項５】請求項４に記載の論理回路において、
　前記半導体薄膜は、ガラス基板上に形成された多結晶シリコン薄膜である論理回路。
 【請求項６】請求項１ないし５のいずれかに記載の論理回路において、
　前記パストランジスタ論理回路が液晶表示装置の画素スイッチと同一基板上に形成されている論理回路。
 【請求項７】絶縁基板上に、少なくとも、マトリクス状に配列してなる複数の画素と、該画素の各列毎に設けられ、画素へデータ信号を供給するための複数のデータ信号線と、該画素の各行毎に設けられ、該データ信号の画素への書き込みを制御する走査信号線と、各データ信号線へデータ信号を書き込むデータ信号線駆動回路と、各走査信号線を制御する走査信号線駆動回路とを備え、
　該データ信号線駆動回路、該走査信号線駆動回路、及び該画素のうちの少なくとも１つは、複数の電界効果型トランジスタにより構成され、複数の２値論理信号により、各内部ノードが浮遊状態になることなく動作する論理回路を有し、
　該論理回路は、
　そのゲート電極、及びそのドレインあるいはソース電極に、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力されるパストランジスタ論理回路を含み、
　該パストランジスタ論理回路を構成する電界効果型トランジスタは、半導体薄膜上に形成された薄膜トランジスタである液晶表示装置。」
　
４．引用刊行物
（１）刊行物１
　取消理由に引用した特開平５−２１１４３７号公報（申立人提出の甲第１号証、 以下、「刊行物１」という。）には、次の記載がある。
「【特許請求の範囲】
 【請求項１】一対の信号入力端子間に二つのトランジスタが直列に接続されてなるパストランジスタ回路を二組設け、一方のパストランジスタ回路を構成するトランジスタと、他方のパストランジスタ回路を構成するトランジスタとを一つずつ組合せて二組のトランジスタ対となし、一方のパストランジスタ回路の信号入力端子と、これに対応する他方のパストランジスタ回路の信号入力端子のそれぞれに、互いに反転関係にある信号をそれぞれ入力し、前記二組のトランジスタ対のそれぞれの導通状態を、互いに反転関係にある信号でそれぞれ制御することを特徴とする論理回路。
 【請求項２】ソース電極に第１の信号が加えられる第１のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソース電極に前記第１の信号の反転信号が加えられる第２のＮチャンネル型ＭＯＳ電界効果トランジスタとを直列に接続してなる第１のパストランジスタ回路と、ソース電極に前記第１の信号の反転信号が加えられる第３のＮチャンネル型ＭＯＳ電界効果トランジスタと、ソース電極に前記第１の信号が加えられる第４のＮチャンネル型ＭＯＳ電界効果トランジスタとを直列に接続してなる第２のパストランジスタ回路とを含み、前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート電極および前記第３のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート電極に第２の信号が入力され、前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート電極および前記第４のＮチャンネル型ＭＯＳ電界効果トランジスタのゲート電極に前記第２の信号の反転信号が入力される論理回路。」
「【００１３】
 【実施例】次に、本発明の最適な実施例について説明する。図１（ａ）は、本発明の第１の実施例の回路図である。…
 【００１４】論理回路部は、２つのＮＭＯＳトランジスタＮ３とＮ４とが入力端子９と入力端子１との間に直列に接続されており、接続点が出力端子８に接続されている。又、２つのＮＭＯＳトランジスタＮ５およびＮ６が、入力端子１と入力端子９との間に直列に接続されており、接続点が出力端子５に接続されている。入力端子１には入力信号Ａが入力され、入力端子９には入力信号Ａの反転信号が入力されている。ＮＭＯＳトランジスタＮ３およびＮ５のゲートには入力信号Ｂが入力され、ＮＭＯＳトランジスタＮ４およびＮ６のゲートには入力信号Ｂの反転信号が入力されている。
【００１５】いま図１（ａ）において、入力信号Ｂが”０”であると、ＮＭＯＳトランジスタＮ３，Ｎ５がオフ状態で、ＮＭＯＳトランジスタＮ４，Ｎ６がオン状態であるので、出力端子５に入力信号Ａの反転信号が出力され出力端子８に入力信号Ａが出力される。一方、入力信号Ｂが”１”の場合は、ＮＭＯＳトランジスタＮ３，Ｎ５がオン状態でＮＭＯＳトランジスタＮ４，Ｎ６がオフ状態であるので、出力端子５に入力信号Ａが出力され出力端子８には入力信号Ａの反転信号が出力される。以上の論理状態は、図１（ｂ）に示す真理値表で表され、本実施例では、簡単な回路構成で排他的論理和と否排他的論理和とが同時に得られることが分る。
　しかも、出力信号ＥＸ−ＯＲおよびＥＸ−ＮＯＲは、高レベルがＮＭＯＳトランジスタのしきい値電圧分だけ低くく、論理振幅が小さく抑えられているので、高速化、低消費電力化に有利である。更に、本実施例の論理回路部では、入力信号ＡはＮＭＯＳトランジスタＮ４，Ｎ５のソース電極容量に接続されているだけであり、従来の論理回路とは異なって、他のＭＯＳトランジスタ（図４中のＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２）のゲート電極には接続されていない。従って、本実施例における論理回路部は、入力信号Ａに対する負荷容量が軽減されており、その分高速化に有利である。」
（２）刊行物２　
　同じく、取消理由に引用した特開平２−３０９８１６号公報（申立人提出の甲第２号証 以下、「刊行物２」という。）には、次の記載がある。
「第１図は本発明の一実施例を示す回路図である。同図において入力信号Ｉ１，／Ｉ１，Ｉ２，／Ｉ２は、各々第１正入力信号，第１負入力信号，第２正入力信号，第２負入力信号である。また、第１負入力信号Ａは第１正入力信号Ａの反転信号であり、第２負入力信号Ｂは第２正入力信号Ｂの反転信号である。Ｔ１とＴ４はＮ型のＭＯＳトランジスタ，Ｔ２とＴ３はＰ型のＭＯＳトランジスタを示す。
　第１正入力信号Ｉ１，第１負入力信号／Ｉ１，第２正入力信号Ｉ２，第２負入力信号／Ｉ２として、第２図に示す４通りの論理信号を与えると、ＭＯＳトランジスタＴ１〜Ｔ４は、同図に示すように動作する。ここで、記号”Ｘ”は解放状態、記号”０”は導通状態をそれぞれ示す。その結果、正出力信号Ｑは第１正入力信号Ｉ１と第２正入力信号Ｉ２がともに”１”である場合にのみ”０”となり、一方負入力信号／Ｑはその逆となる。すなわち、　　Ｑ＝／（Ｉ１・Ｉ２）　　／Ｑ＝Ｉ１・Ｉ２　　の論理演算が可能である。」（第２頁右上欄第１２行〜左下欄第１２行）
「なお、第１正入力信号Ｉ１が”０”、第２正入力信号Ｉ２が”１”の場合、正入力信号Ｑの”１”の振幅はスレショルド電圧分だけ低下し、また負出力信号／Ｑの”０”の振幅はスレショルド電圧分だけ上昇する。一般にスレショルド電圧は０．８ボルト程度であり、実用上問題ないが、Ｎ型のＭＯＳトランジスタＴ１に並列にＰ型ＭＯＳトランジスタを接続し、Ｐ型のＭＯＳトランジスタＴ３に並列にＮ型のＭＯＳトランジスタを接続することにより、論理値”１”の振幅低下と論理値”０”の振幅上昇を完全に除去できる。」（第２頁左下欄第１３行〜右下欄第４行）。
「〔発明の効果〕
　以上説明したように本発明によれば、従来より高速な論理演算器を提供できる。すなわち、従来の論理演算器を代表する２入力ＮＡＮＤゲートでは入力から出力まで２個のＭＯＳトランジスタを信号が通過しなければならなかったが、本発明では１個のＭＯＳトランジスタに半減している。また、正負両出力が同時に発生しているため、反転出力を得るために、従来の論理演算器で必要としたインバータが不要である。さらに、正負両出力の差動を検出することにより、高速に出力の変化を検出できる。すなわち、本発明は、高速動作が可能である。」（第３頁左上欄第１５行〜右上欄第８行）。
（３）刊行物３　
　同じく、取消理由に引用した特開平５−２４１５３３号公報（申立人提出の甲第３号証 以下、「刊行物３」という。）には、次の記載がある。
「【０００１】【産業上の利用分野】この発明は、大面積液晶ディスプレイに用いて好適な走査回路に関する。」
「【０００２】
 【従来の技術】液晶ディスプレィの小型化、低コスト化、高信頼性を目的として、薄膜駆動回路を一体化して作製する技術がある。これは画素電極と同一基板上に周辺駆動回路を設置することにより、接続端子の数および外部駆動ＩＣの数の大幅な削減が可能なこと、また大面積、高密度のボンディング工程の限界から生ずる信頼性低下の問題を解決できるというコンセプトに基づくものである。
 【０００３】遅延転送回路と出力バッファ回路で構成される走査回路は、例えばアクティブマトリクス液晶ディスプレイにおいて垂直駆動回路、あるいはブロックパルスを走査する回路として上記薄膜駆動回路の重要な構成要素となる。」
「【００１１】【実施例】以下、図１を参照してこの発明の一実施例について説明する。本実施例の走査回路はＣＭＯＳで構成したものであり、図において１０１は所定のクロック信号に同期してパルス信号を遅延転送する遅延転送回路、１０２は遅延転送回路１０１と被駆動部（図示せず）との間のインタフェース回路となるレギュラー出力バッファ回路、１０３はしギュラー出力バッファ回路１０２の予備回路として設けられたスペア出力バッファ回路である。これら出力バッファ回路１０２，１０３は、出力バッファ回路４０１（図４参照）と同様に、４段のインバータ列によって構成されている。
【００１２】次に、１０４は、レギュラー出力バッファ回路１０２の出力信号の正誤を判定して判定結果を出力する排他的論理和回路（以下、ＸＯＲ回路という）であり、その出力信号はインバータ１０５を介して反転される。ＸＯＲ回路１０４の出力信号およびインバータ１０５を介して反転された出力信号は、切換スイッチ１０６および切換スイッチ１０７に供給される。ここで、切換スイッチ１０６，１０７はＣＭＯＳ伝達ゲートによって構成されており、ＸＯＲ回路１０４の出力信号は切換スイッチ１０６のＰＭＯＳゲートと切換スイッチ１０７のＮＭＯＳゲートに供給される一方、インバータ１０５の出力信号は切換スイッチ１０６のＮＭＯＳゲートと切換スイッチ１０７のＰＭＯＳゲートとに供給される。」
「【００１７】なお、本発明者が上記実施例に基づく走査回路を実際にｐｏｌｙ−ＳｉＴＦＴをガラス基板上に集積して作製した結果、１０３５ビット走査回路の歩留まりが従来の５０％から８０％に向上した。」
（４）刊行物４　
　同じく、取消理由に引用した特開平４−２９４３９０号公報（申立人提出の甲第４号証 以下、「刊行物４」という。）には、次の記載がある。
「【０００１】【産業上の利用分野】本発明は、主に大面積液晶ディスプレイ等に用いられる走査回路に関する。」
「【００１８】本実施例においては、遅延回路１０１の出力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結果によって第２、第３のスイッチングトランジスタ１０５，１０６を制御する。これにより、遅延回路が正しい場合には遅延回路の出力を、また、誤りである場合には正転バッファ回路１０４の出力をＡ点、Ｂ点に出力する。Ａ点に出力された信号は出力バッファ１０７により、クロックφ１がローレベルとなる期間に（２Ｎ−１）番目の出力信号として取り出される。またＢ点に出力された信号は、同じく出力バッファ１０７により、クロックφ１がローレベルとなる期間に（２Ｎ）番目の出力信号として取り出される。上述の走査回路を実際にｐｏｌｙ−ＳｉＴＦＴをガラス基板上に集積して作製した結果、歩留まりが従来の５０％から７０％に向上した。」
「【００２２】ＣＭＯＳで構成した本実施例は、ＮＭＯＳで構成した実施例１，２に比較して消費電力、動作マージンの点で有利である。また、トランジスタ総数は増加するが、回路面積が同等か、それ以下に小さくすることも可能であり、歩留まりをさらに向上させることができる。」
（５）刊行物５　
　同じく、取消理由に引用した特開昭６１−１３６６５号公報（申立人提出の参考資料１、以下、「刊行物５」という。）の第１図には、液晶ディスプレイのための駆動回路（シフトレジスタ）を構成するトランジスタを、ガラス基板１上にアモルファスシリコン膜４のチャネル領域を有する薄膜トランジスタにて形成する一例が図示され、次の記載がある。
「上述の実施例のシフトレジスタ集積回路は、液晶ディスプレイ装置等におけるスイッチング用薄膜トランジスタと同一の透明な絶縁基板上に形成することができる。」（第２頁右下欄第６行〜第９行）。
（６）刊行物６　
　同じく、取消理由に引用した特開平３−１７２０８５号公報（申立人提出の参考資料２、以下、「刊行物６」という。）には、次の記載がある。
「第１図に本発明の１実施例であるＴＦＴ液晶パネルを用いた液晶表示装置の構成図を示す。アクティブマトリックス駆動型液晶パネルの各画素をスイッチングするスイッチング素子としてＴＦＴ（薄膜トランジスタ）９を用い、各ＴＦＴ９のゲート電極は走査信号線８にソース電極はデータ信号線７に接続されている。またＴＦＴ９のドレイン電極は画素電極１０に接続されている。データ信号線７、走査信号線８、ＴＦＴ９、画素電極１０はいずれもＴＦＴ側ガラス基板１上に形成されている。」（第４頁左上欄第１３行〜右上欄第３行）
　
５．対比・判断
（１）本件発明１について
　上記記載によれば、刊行物１には、
「４つのＮチャンネル型ＭＯＳ電界効果型トランジスタ（ＮＭＯＳ）Ｎ３〜Ｎ６により構成され、複数の２値論理信号（Ａ，／Ａ，Ｂ，／Ｂ）により、各内部ノードが浮遊状態になることなく動作する論理回路であって、
　そのゲート電極、及びそのドレインあるいはソース電極に、端子１，２，３，９を介して異なる２値論理信号（Ａ，／Ａ，Ｂ，／Ｂ）が入力される４つの電界効果型トランジスタＮ３〜Ｎ６を複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果として、論理振幅が小さい信号ＥＸ−ＯＲとその反転信号ＥＸ−ＮＯＲの両者が出力されるパストランジスタ論理回路を含む論理回路。」の発明が記載されているものと認められる。
　ここで、本件発明１と刊行物１に記載された発明を比較するに、両者はともに
「複数の電界効果型トランジスタにより構成され、複数の２値論理信号により、各内部ノードが浮遊状態になることなく動作する論理回路であって、
　そのゲート電極、及びそのドレインあるいはソース電極に、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号より信号振幅が減少している、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力されるパストランジスタ論理回路を含む論理回路。」の発明である点で一致する。
　一方、本件発明１では、パストランジスタ論理回路を構成する電界効果型トランジスタが半導体薄膜上に形成された薄膜トランジスタとされているのに対し、刊行物１には、この点が記載されていない点で相違する。
　この点について検討するに、電界効果型トランジスタを絶縁基板上に形成される半導体薄膜の薄膜トランジスタで構成することは、上記刊行物５や刊行物３、４に記載があるように周知の事項であり、上記刊行物１に記載の論理回路における電界効果型トランジスタを本件発明のごとく薄膜トランジスタとすることは当業者が容易に想到し得たものと認められる。
　なお、刊行物２にも、本件発明１の「複数の電界効果型トランジスタにより構成され、複数の２値論理信号により、各内部ノードが浮遊状態になることなく動作する論理回路であって、そのゲート電極、及びそのドレインあるいはソース電極に、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号より信号振幅が減少している、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力されるパストランジスタ論理回路を含む論理回路。」が記載されているものと認められ、同様の理由により、本件発明１は、刊行物２に記載された発明及び上記刊行物３ないし５に記載される周知の技術に基づき当業者が容易に発明できたものと認められる。
（２）本件発明２について
　本件発明２は、本件発明１において、パストランジスタ論理回路を構成する薄膜トランジスタに、チャネル両側のトランジスタ領域における寄生抵抗を含めたチャネル幅当たりのオン抵抗が小さい方の伝導型の薄膜トランジスタを用いることを規定するものであるが、本件特許公報の段落【００４５】には、「一般に、電子の移動度の方が正孔の移動度よりも大きい理由から、ｎチャネル型トランジスタの方がｐチャネル型トランジスタよりもコンダクタンスが大きく、動作速度の点で有利である。」と記載され、この「チャネル両側のトランジスタ領域における寄生抵抗を含めたチャネル幅当たりのオン抵抗が小さい方の伝導型の薄膜トランジスタ」とは、ｎチャネル型トランジスタであると認められるところ、甲第１号証のトランジスタＮ３〜Ｎ６は全てｎチャネル型トランジスタにて構成されており、この本件発明２で規定する点は、刊行物１に記載された発明との格別の相違点とはいえず、結局、本件発明２は、刊行物１に記載された発明に上記周知技術を適用することにより当業者が容易に発明できたものであると認められる。
（３）本件発明３について
　本件発明３は、本件発明１において、そのパストランジスタ論理回路の薄膜トランジスタとして、Ｎ型及びＰ型の両方の伝導型の薄膜トランジスタを備えていることを規定するものであるが、刊行物２のトランジスタＴ１，Ｔ４はＮチャネル型、トランジスタＴ２，Ｔ３はＰチャネル型であり、Ｎ型及びＰ型の両方の伝導型の薄膜トランジスタを備えており、本件発明３は、本件発明１についてのなお書きにおいて記載したように、刊行物２に記載された発明に上記周知技術を適用して、当業者が容易に発明できたものと認められる。
　なお、本件発明３に相当する実施例は、本件特許明細書の段落【００６４】、【００６５】で説明される図４及び図５（ａ）に示されるものであると認められるが、これらのものは、本件発明１の「これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力される」という構成要件を備えていないから、本件発明１に従属するものとしての本件発明３に対応する実施例は、本件明細書の発明の詳細な説明に記載されていないことになり、結局、請求項３についての記載は、平成６年改正前特許法第３６条第５項第１号に規定する要件を満たしていないということにもなる。
（４）本件発明４について
　本件発明４は、本件発明１ないし３のいずれかにおいて、半導体薄膜を、非晶質、多結晶、または単結晶のシリコン薄膜であると規定するものであるが、トランジスタの半導体膜を上記３種の材料のいずれかとするのは、刊行物３の段落【００１７】や刊行物４の段落【００１８】、また、刊行物５に記載されるように周知であり、刊行物１における電界効果型トランジスタの形成をこのような半導体薄膜上に形成された薄膜トランジスタとすることは当業者が容易に想到し得たものと認められる。
（５）本件発明５について
　本件発明５は、本件発明４において、半導体薄膜がガラス基板上に形成された多結晶シリコン薄膜であることを規定するものであるが、刊行物３の段落【００１７】や刊行物４の段落【００１８】には、ガラス基板上に「ｐｏｌｙ−ＳｉＴＦＴ」つまり多結晶シリコンの半導体膜を形成することが記載されており、本件発明５は、刊行物１に記載される発明にこの刊行物３、４に記載される技術を適用することにより当業者が容易に発明できたものであると認められる。
（６）本件発明６について
　本件発明６は、本件発明１ないし５において、パストランジスタ論理回路が液晶表示装置の画素スイッチと同一基板上に形成されていることを規定するものであるが、刊行物３の段落【００１７】や刊行物４の段落【００１８】には、走査回路をガラス基板上に「ｐｏｌｙ−ＳｉＴＦＴ」にて形成することが記載されている。
　刊行物３及び４に画素スイッチは明記されていないが、これらは、アクティブマトリクス型液晶表示装置の発明であるので、刊行物６に記載されているＴＦＴ９のような画素スイッチを有するものであることは明らかであり、画素スイッチは、走査回路が設けられたガラス基板と同一ガラス基板上に設けられているものと認められる。
　そして、本件発明６は、刊行物３及び４に記載される液晶アクティブマトリクス型液晶表示装置の走査回路に使用される論理回路を刊行物１や２に記載されるパストランジスタ論理回路で構成することにより、当業者が容易に発明できたものであると認められる。
（７）本件発明７について
　刊行物３には、アクティブマトリクス液晶ディスプレイにおいて、画素電極と同一基板上に薄膜の周辺駆動回路を設置することが記載され、走査回路をガラス基板上のｐｏｌｙ−ＳｉＴＦＴで作成することが記載されている。
　刊行物３には、液晶ディスプレイの詳細は記載されていないが、アクティブマトリクス液晶ディスプレイの詳細については、例えば刊行物６に記載されるように周知であり、結局、刊行物３には、
「絶縁基板上に、少なくとも、マトリクス状に配列してなる複数の画素と、該画素の各列毎に設けられ、画素へデータ信号を供給するための複数のデータ信号線と、該画素の各行毎に設けられ、該データ信号の画素への書き込みを制御する走査信号線と、各データ信号線へデータ信号を書き込むデータ信号線駆動回路と、各走査信号線を制御する走査信号線駆動回路とを備え、
　該データ信号線駆動回路、該走査信号線駆動回路、及び該画素のうちの少なくとも１つは、複数の電界効果型トランジスタにより構成され、該電界効果型トランジスタは、半導体薄膜上に形成された薄膜トランジスタである液晶表示装置。」の発明が記載されているものと認められる。
　ここで、本件発明７と刊行物３に記載された上記発明を比較するに、両者は、上記の点で一致するものの、本件発明７は、データ信号線駆動回路、該走査信号線駆動回路、及び該画素のうちの少なくとも１つは、複数の２値論理信号により、各内部ノードが浮遊状態になることなく動作する論理回路を有し、該論理回路は、そのゲート電極、及びそのドレインあるいはソース電極に、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力されるパストランジスタ論理回路を含むものであるのに対し、刊行物３における論理回路がこのようなものであるとは記載されていない点で相違する。
　しかしながら、刊行物１には、異なる２値論理信号が入力される電界効果型トランジスタを複数組み合わせてなり、これらのトランジスタのソースあるいはドレイン電極の共通接続ノードから、該２値論理信号に基づく論理演算結果としての信号とその反転信号の両者が出力される、各内部ノードが浮遊状態になることなく動作するパストランジスタ論理回路が記載されており、刊行物３における排他的論理和（ＸＯＲ）回路１０４を刊行物１の図１（ａ）や図３に示される排他的論理和回路で置き換えることに格別の困難性は認められないから、本件発明７は、刊行物３における論理回路に刊行物１に記載される論理回路を用いることにより、当業者が容易に発明できたものと認められる。
　
６．むすび
　以上のとおりであり、本件請求項１ないし７に係る発明は、上記刊行物１ないし６に記載された発明に基いて当業者が容易に発明できたものであり、特許法第２９条第２項の規定に該当し、また、本件請求項３に係る明細書の記載は、平成６年改正前特許法第３６条第５項第１号に規定する要件を満たしていない。
　よって、本件の請求項１ないし７に係る特許は、拒絶の査定をしなければならない特許出願に対してされたものと認められ、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成７年政令２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１５年１月１４日（２００３．１．１４）