【事件の表示】
　平成　８年特許願第３４０６９４号「半導体装置およびその製造方法」拒絶査定に対する審判事件［平成１０年　７月２１日出願公開、特開平１０−１８９７６２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
 １．手続きの経緯・本願発明
　本願は、平成８年１２月２０日の出願であって、平成１１年４月５日付手続補正書により補正されている。
　請求項に記載の発明は、特許請求の範囲に記載された下記のとおりのものと認める。
「【請求項１】　第１導電型の半導体基板上に第１導電型及び第２導電型の低電圧ＭＯＳトランジスタと、第１導電型及び第２導電型の各高電圧ＭＯＳトランジスタを備え持つ半導体装置において、前記各ＭＯＳトランジスタは、前記第１導電型の半導体基板にそれぞれ独立して形成された第２導電型の高電圧ウェル内に形成され、かつ前記第２導電型の高電圧ＭＯＳトランジスタのチャネル形成領域と、前記第１導電型の高電圧ＭＯＳトランジスタの拡大ドレイン領域とが同じ導電型の不純物領域で構成されていることを特徴とする半導体装置。
【請求項２】　前記第１導電型高電圧ＭＯＳトランジスタの拡大ドレイン領域となる第１導電型の高電圧ウェル領域と、前記第２導電型高電圧ＭＯＳトランジスタのチャネル形成領域となる第１導電型の高電圧ウェル領域がそれぞれ第２導電型の高電圧ウェル領域に包含されている請求項１記載の半導体装置。
【請求項３】　前記各高電圧ＭＯＳトランジスタのゲート電極の下に延在する誘電用絶縁膜の一部が前記各低電圧トランジスタの誘電用絶縁膜の膜厚と同じである請求項１または２記載の半導体装置。
【請求項４】　第１導電型の半導体基板に、高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタの形成領域の全てに第２導電型の高電圧ウェルを形成する工程と、前記高電圧ウェルを素子分離するための絶縁酸化膜を形成する工程と、前記第２導電型の高電圧ウェル内に選択的に第１導電型の高電圧ウェル及び第１導電型と第２導電型の各低電圧ウェルを形成する工程と、各ＭＯＳトランジスタの誘電用絶縁膜及びゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】　前記第１導電型の高電圧ウェルと、前記第１導電型及び第２導電型の各低電圧ウェルとを形成する工程はイオン注入で形成する請求項４記載の半導体装置の製造方法。
【請求項６】　前記第１導電型の高電圧ウェルが形成された後は、１０００℃以上の熱処理を行わない請求項４または５記載の半導体装置の製造方法。
【請求項７】　第１導電型高電圧ＭＯＳトランジスタの拡大ドレイン領域として構成される前記第１導電型の高電圧ウェルと、第２導電型高電圧ＭＯＳトランジスタのチャネル形成領域として構成される前記第１導電型の高電圧ウェルを同時に形成する請求項４ないし６のいずれか記載の半導体装置の製造方法。」
２．引用例
　これに対して、原審における拒絶の理由に引用された刊行物、特開昭６１−８８５５３号公報（以下引用例１という）には、
「（１）低電圧ｎ−チャネル及びｐ−チャネルＭＯＳトランジスタと、高電圧ｎ−チャネルおよびｐ−チャネルＭＯＳトランジスタとを統合する集積回路構造であって
−　半導体ウエハは、低濃度にドープされたｎ−形エピタキシアル層によってカバーされた基板から作製されており、
−　第１の低濃度にドープされたｐ−形領域は、半導体ウエハの表面からエピタキシアル層の深さの部分まで延伸しており、これら領域は区劃を構成し、ここにおいて低電圧ｎ−チャネルトランジスタのソース、ドレーンおよびチャネルが形成されており、
−　高濃度にドープされたｐ＋形領域は、低濃度にドープされたｐ−形領域よりも浅い深さであり、該ｐ＋形領域は半導体ウエハの表面から延伸しており、かつ該領域がｐ一チャネルＭＯＳトランジスタのソースとドレーンを構成しており、
−　高濃度にドープされたｎ＋形領域は、ｐ−形領域よりも浅い深さであり、かつそれが半導体ウエハの表面より延伸しており、またｎ−チャネルＭＯＳトランジスタのソースとドレーンを形成しており、さらに
−　少くとも、１つの第２のｐ−形の領域は、第１の領域と同じ濃度プロファイルを有し、かつ同じ深さに伸びており、また該第２の領域はｎ＋形ソース領域を包囲するようになって高電圧ｎ−チャネルＭＯＳトランジスタのチャネルを構成しており、また該ＭＯＳトランジスタは第２の領域の外部に位置するｎ＋形ドレーン領域を含み、かつそれとは間を置いた関係にあって、ドレーン領域と第２領域との間においてトランジスタゲートによって直接には制御されない低濃度にドープされたｎ−形エピタキシアル層の存在を可能にし、
−　少くとも１つの第３のｐ−形領域は、前記第１と第２の領域と同じ濃度プロファイルを有し、かつ同じ深さに伸びており、また該第３の領域はｐ−チャネル高電圧ＭＯＳトランジスタのｐ＋形ドレーン領域を包囲するようになっており、そこではチャネル領域が第３の領域に隣接した低濃度にドープされたｎ−形エピタキシアル層によって構成されており、また該トランジスタのｐ＋形ドレーンはチャネル領域とは離れた関係に配置されて、これらの間においてトランジスタゲートによって直接的に制御されない第３の領域を形成すべく構成され、さらに該トランジスタのソース領域が第３の領域の外部に位置している、前記半導体ウエハ、第１の低濃度にドープされたｐ−形領域、高濃度にドープされたｎ＋形領域、少くとも１つの第２のｐ−形領域、および少くとも１つの第３のｐ−形領域とからなる集積回路
（２）　前記構造がエピタキシアル層を上部から底部まで直通するｐ−形分離壁を有し、該壁の上の部分が第１、第２および第３の領域と同じ操作によって生成されたｐ−形の領域より構成される特許請求の範囲第１項に記載の構造。」（第１頁左下欄第７行ないし第２頁右上欄第１３行）
「このｎ＋形プランテーシヨン後に、実質的には基坂１０の全表面において単結晶シリコンのエピタキシァル成長が実施される。然しより特定的に記述される構成の実施例では、その方法は付加的なステップを含んでおり、それは接合分離ゾーンが異なった能動回路ゾーンの間に用意されるという事実に由来するもので、例えば異なったＭＯＳトランジスタ間であり、そこではソースは同じ電位部分には接続されない。より特定された事項では、分離はｐ形の分離壁の手段によって達成され、それは表面から下側へｐ形の基板まで全エピタキシアル層を通過するもである。これらの壁はｐ形不純物の二重拡散によって形成され、すなわち基板からの上方への拡散とエピタキシアル層の表面からの下向きへのドーピングである。このような理由からしてエピタキシアル処理の前に、基板１０の表面において第２のイオンプランテーションを実施するもので、これはｐ形不純物（例えはボロンのような）を用い、また該プランテーションは樹脂マスクの手段で局所的なものであり、このマスクは所望の分離壁に相応する点において開放されたものである。第１図の構造はこのようにして領域１２はｎ＋形、また領域１４はｐ＋形であり、基板の表面をフラッシュして得られたものである。」（第５頁左下欄第９行ないし右下欄第１５行）
「これまで述べた構成例において、ｎ−チャネル低電圧ＭＯＳトランジスタを含むｐ−形区劃２０は、ｎ−形エピタキシァル層の厚さでもって基板から分離される。然しながら、ｐ−形ゾーン１４は区劃の位置でエピタキシアル成長の以前に拡散を受けていること、この結果このゾーンは続いて区劃へ向け上へ延びており、その場合低電圧ＮＭＯＳ区劃および分離壁を構成することを期待できる。このようにして区劃と基板とを接続することにより、いわゆる掛けがね現象（ｌａｔｃｈ−ｕｐ ｐｎｅｎｏｍｅｎａ）の出現、換言すれば寄生ｎｐｎｐサイリスタの生成を阻止することが可能である。」（第１０頁左上欄第８行ないし右上欄第２行）
の記載と共に第１図ないし第８図が示されている。第８図において、ｐ−形分離壁で分離されたｎ−形エピタキシアル層の各島領域内に、低電圧ｎ−チャネル及びｐ−チャネルＭＯＳトランジスタと、高電圧ｎ−チャネルとｐ−チャネルＭＯＳトランジスタとがそれぞれ形成された集積回路構造が示されている。
　してみると、上記引用例１には、
「（１）低電圧ｎ−チャネル及びｐ−チャネルＭＯＳトランジスタと、高電圧ｎ−チャネルおよびｐ−チャネルＭＯＳトランジスタとを統合する集積回路構造であって
　半導体ウエハは、低濃度にドープされたｎ−形エピタキシアル層によってカバーされた基板から作製されており、エピタキシアル層を上部から底部まで直通するｐ−形分離壁を有し、接合分離ゾーンが異なったＭＯＳトランジスタ間に用意される点。
　少くとも、第２のｐ−形領域はｎ＋形ソース領域を包囲するようになって高電圧ｎ−チャネルＭＯＳトランジスタのチャネルを構成しており、
　少くとも１つの第３のｐ−形領域は、第２のｐ−形領域と同じ濃度プロファイルを有し、かつ同じ深さに伸びており、また該第３のｐ−形領域はｐ−チャネル高電圧ＭＯＳトランジスタのｐ＋形ドレーン領域を包囲するようになっている点。
　ｐ−形区劃と基板とを接続することにより、寄生ｎｐｎｐサイリスタの生成を阻止することが可能である点。
　」が記載されているものと認められる。
　また、拒絶査定の際、周知引用例として引用された刊行物、特開昭６２−１５５５５５号公報（以下引用例２という）には、
「ラッチアップを生じさせないようにするために第１図に示されううようなＣＭＯＳの構造を採用し、（１）ｐチャンネルトランジスタＡが形成されているＮウエル２とｐウエル４を内部に含むＮウエル３をｐ基板１を介して電気的に分離させ」（第２頁左下欄第９行ないし第１３行）る点が、第１図、第３図と共に記載されている。したがって、引用例２には、
「ラッチアップを生じさせないために、ＣＭＯＳ構造のｐチャンネルトランジスタが形成されているＮウエル２とｐウエル４を内部に含むＮウエルをｐ基板１を介して電気的に分離させ」ることが記載されている。
３．対比・判断
　本願請求項１記載の発明と引用例１に記載された発明とを対比すると、
引用例１の「低濃度にドープされたｎ−形エピタキシアル層によってカバーされた基板」、「低電圧ｎ−チャネルＭＯＳトランジスタ」、「低電圧ｎ−チャネルＭＯＳトランジスタ」、「高電圧ｎ−チャネルＭＯＳトランジスタ」、「高電圧ｐ−チャネルＭＯＳトランジスタ」、「ｎ＋形ソース領域を包囲するようになって高電圧ｎ−チャネルＭＯＳトランジスタのチャネルを構成する第２の領域」、「ｐ−チャネル高電圧ＭＯＳトランジスタのｐ＋形ドレーン領域を包囲する第３の領域」は、
請求項１記載の発明の「第１導電型の半導体基板」、「第２導電型の低電圧ＭＯＳトランジスタ」、「第１導電型の低電圧ＭＯＳトランジスタ」、「第２導電型高電圧ＭＯＳトランジスタ」、「第１導電型高電圧ＭＯＳトランジスタ」、「第２導電型の高電圧ＭＯＳトランジスタのチャネル形成領域」、「第１導電型の高電圧ＭＯＳトランジスタの拡大ドレイン領域」にそれぞれ相当する。
　また、引用例１に記載の「エピタキシアル層を上部から底部まで直通するｐ−形分離壁で分離されたエピタキシアル層」は、互いにｐ−形分離層で分離されているから、それぞれ独立して形成されているといえるから、
本願発明の「それぞれ独立して形成された第２導電型の高電圧ウェル」に相当する。
よって、両者は、
「第１導電型の半導体基板上に第１導電型及び第２導電型の低電圧ＭＯＳトランジスタと、第１導電型及び第２導電型の各高電圧ＭＯＳトランジスタを備え持つ半導体装置において、前記各ＭＯＳトランジスタは、前記第１導電型の半導体基板に形成された第２導電型の高電圧ウェル内に形成され、かつ前記第２導電型の高電圧ＭＯＳトランジスタのチャネル形成領域と、前記第１導電型の高電圧ＭＯＳトランジスタの拡大ドレイン領域とが同じ導電型の不純物領域で構成されていることを特徴とする半導体装置」
の点で一致しており、
　本願請求項１に記載の発明では、第２導電型のウェルが「それぞれ独立して」形成され第１導電型及び第２導電型の低電圧ＭＯＳトランジスタがそれぞれ独立して形成された第２導電型の一ウエル内に形成されているのに対し、引用例１に記載の発明では、低電圧ｎ−チャネル及びｐ−チャネルＭＯＳトランジスタのｎ−ウエルが共通となっており、該共通のｎ−ウエル内にｎ−チャネルＭＯＳトランジスタ形成のためのｐ−ウエルが形成されている点（相違点）で相違する。
　上記相違点について検討する。
　ラッチアップを防止するためにｐ−チャネルＭＯＳトランジスタを形成するＮウエル２とｎチャネルＭＯＳトランジスタを形成するｐウエル４を内部に含むＮウエル３をｐ基板１を介して電気的に分離させて各ｎ−ウエルをそれぞれ独立に形成することは、引用例２に記載されているように、ＣＭＯＳ回路においてすでに行われていることであり、引用例１に記載された発明においても低電圧ＭＯＳトランジスタにおけるラッチアップを防止するために、上記引用例２に記載の発明を採用することに格別の創意工夫も必要としない。したがって、上記相違点は、当業者が容易に想到しうることと認められる
４．むすび
　したがって、本願請求項１に記載された発明は、その出願前に国内において頒布された上記の引用例１、２に記載された発明に基いて、その出願前にその発明の属する技術分野における通常の知識を有するものが、容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。また、請求項１に記載の発明が特許を受けることができないものであるから、他の請求項については検討するべくもなく拒絶されるべきものである。
　よって、結論のとおり審決する。