【事件の表示】
　特願２０１０−５２３２０４号「高密度ＢＬＢＵ層および低密度またはコアレス基板を備えたＩＣパッケージ」拒絶査定不服審判事件〔平成２１年４月２日国際公開、ＷＯ２００９／０４２４６３、平成２２年１２月９日国内公表、特表２０１０−５３８４７８号〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２０年９月１７日（パリ条約による優先権主張　外国庁受理２００７年９月２５日（US）アメリカ合衆国）を国際出願日とする出願であって、平成２３年１２月２日付けの手続補正があった後、平成２４年９月１９日付けで拒絶査定がなされ（拒絶査定の謄本発送日　同月２５日）、これに対して、平成２５年１月２４日に拒絶査定不服審判の請求がなされるとともに、当該請求と同時に特許請求の範囲についての手続補正がなされたものである。
　
第２　平成２５年１月２４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２５年１月２４日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、次のように補正された。
「【請求項１】
　
複数の
　前記
複数の
　前記
複数の
それぞれ
　アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、
　前記マイクロ電子ダイの前記少なくとも１つの側面に隣接し、前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ含む封入材と、
　前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層と、
　前記第１誘電体層に配された複数のビルドアップ層と、
　前記第１誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と接触する複数の導電トレースとを有し、
　前記第２要素は、
　複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板を有し、
　前記上部表面の前記導電コンタクトが前記
複数の
　前記第２要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび前記下部表面の前記導電コンタクトと結合される装置。」（下線は補正箇所を示すものである。）  
 　 
２．補正の目的及び新規事項の追加の有無 
　本件補正は、補正前の請求項１に記載した発明を特定するために必要な事項である「第１要素」について、「
複数の
それぞれ
　そして、本件補正は、新規事項を追加するものではない。
　
３．独立特許要件 
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
　
３−１．引用刊行物の記載事項  
（引用文献１）  
　原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開２００３−１６３３２３号公報（以下、「引用文献１」という。）には、図面と共に次の事項が記載されている。
　
（ア）「【発明の属する技術分野】本発明は、薄型化と高密度配線化が図られた回路モジュール及びその製造方法に関する。」（段落【０００１】）
　
（イ）「【００１５】回路モジュール１は、図１に示すように、第１の主面２ａにインタポーザ３上に実装するための多数個の実装用バンプ４が形成された多層配線部２と、この多層配線部２の第２の主面２ｂに形成された多数個の半導体実装用バンプ５を介して搭載された複数個（図では２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これら半導体チップ６を封止する封止樹脂層７とから構成される。回路モジュール１は、多層配線部２が、詳細を後述する工程を経て第１層単位配線層８の主面上に第２層単位配線層９を積層形成し、以下第２層単位配線層９の主面上に第３層単位配線層１０乃至第５層単位配線層１２が順次積層形成さることによって例えば５層構造によって構成されている。
【００１６】回路モジュール１は、多層配線部２が、第１層単位配線層８乃至第５層単位配線層１２の全層或いは上下層や複数層を貫通する適宜のビア１３によって所定の層間接続がなされている。回路モジュール１は、詳細を後述するように多層配線部２の各単位配線層８乃至１２に、下層単位配線層のビア上に上層単位配線層のビアを直接形成するいわゆるビア−オン−ビア（Via-on-Via）構造が備えられている。回路モジュール１は、インタポーザ３に実装されることによってこのインタポーザ３側の回路部から多層配線部２に所定の信号や電源の供給が行われる。
【００１７】したがって、回路モジュール１は、インタポーザ３と多層配線部２の第２の主面２ｂ上に実装された各半導体チップ６とがビア１３を介して直接接続されることによって配線長の短縮化が図られてなる。回路モジュール１は、インタポーザ３と各半導体チップ６との間の伝送信号の減衰が低減されるとともに、信号遅延を最小限とした接続が行われる。」（段落【００１５】〜【００１７】）
　
（ウ）「【００６２】以上のように構成された回路モジュール１は、図２４に示すように第１層単位配線層８の第２の表面８ｂを実装面として他のチップ部品４７Ａ、４７Ｂと同様にインタポーザ４６上にフェースダウン実装される実装部品として用いられてデジタル回路モジュール装置４５を形成することも可能である。デジタル回路モジュール装置４５は、一般的な多層基板製造工程を経て製造されたインタポーザ４６を備えている。インタポーザ４６は、内部に電源回路パターン４８やグランドパターン４９が形成されるとともに、部品実装面４６ａにレジスト等によって成膜形成される保護層５０から露出されて多数個の接続端子部５１が形成されている。
【００６３】なお、インタポーザ４６は、部品実装面４６ａと対向する一方の主面が装置側の基板等に搭載される搭載面４６ｂを構成してなる。インタポーザ４６は、搭載面４６ｂ側にも装置側から信号や電源等が供給される多数個の接続端子部５２が形成されるとともに、これら接続端子部５２を外方に露出させて保護層５３が成膜形成されている。インタポーザ４６は、部品実装面４６ａ側の接続端子部５１や内層の電源回路パターン４８及びグランドパターン４９或いは搭載面４６ｂ側の接続端子部５２が多数個のスルーホール５４によって適宜接続されてなる。
【００６４】インタポーザ４６には、部品実装面４６ａ上に、各接続端子部５１に対して接続端子を構成する各はんだバンプ４４が対応位置されて回路モジュール１が位置決めして搭載される。インタポーザ４６には、回路モジュール１を搭載した状態において、多層配線部２の第２の主面２ｂと部品実装面４６ａとの間にアンダフィル５５が充填される。インタポーザ４６は、この状態で例えばリフローはんだ槽に供給されることにより各はんだバンプ４４が相対する各接続端子部５１に接合固定されて回路モジュール１を実装し、デジタル回路モジュール装置４５を製造する。
【００６５】デジタル回路モジュール装置４５においては、回路モジュール１に対してインタポーザ４６側に電源回路やグランドが形成されるとともに制御信号等の低速信号等が供給され、各半導体チップ６間の高速信号が回路モジュール１内において処理される。デジタル回路モジュール装置４５においては、回路モジュール１内に成膜形成することができなかった受動素子等について、上述したようにインタポーザ４６の部品実装面４６ａ上に回路モジュール１とともに実装されることにより配線長が短縮されたチップ部品４７によって補完される。デジタル回路モジュール装置４５は、薄型化が図られた多機能の回路モジュール１を備えることによって、全体が薄型化、多機能化が図られて構成される。デジタル回路モジュール装置４５は、インタポーザ４６側に充分な面積を有する電源回路パターン４８やグランドパターン４９が形成されることにより、レギュレーションの高い電源供給が行われるれようになる。」（段落【００６２】〜【００６５】）  
　
（エ）「【００９０】上述した各実施の形態においては、１個の回路モジュール６０を使用するようにしたが、図３８に示すように多数個の回路モジュール６０Ａ乃至６０Ｃを積層して多層回路モジュール体８３を構成することも可能である。回路モジュール６０には、上述したように第１の封止樹脂層７の表面７ａと第２の封止樹脂層６４の表面６４ａとにそれぞれ多数個の接続端子部６２及び接続端子部６５が形成されている。回路モジュール６０には、例えば接続端子部６２及び接続端子部６５の表面にそれぞれ金めっきを施して接続端子６３、６６が形成されている。」（段落【００９０】）
　
　上記記載事項及び【図１】、【図２４】からみて、引用文献１には、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「回路モジュール１を、インタポーザ４６上にフェースダウン実装して形成される、デジタル回路モジュール装置４５であって、
　回路モジュール１は、第１の主面２ａにインタポーザ４６上に実装するための多数個の実装用バンプ４が形成された多層配線部２と、この多層配線部２の第２の主面２ｂに形成された多数個の半導体実装用バンプ５を介して搭載された複数個の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これら半導体チップ６を封止する封止樹脂層７とから構成され、
　前記多層配線部２は、第１層単位配線層８乃至第５層単位配線層１２の全層或いは上下層や複数層を貫通する適宜のビア１３によって所定の層間接続がなされ、回路モジュール１がインタポーザ４６に実装されることにより、インタポーザ４６側の回路部から多層配線部２に所定の信号や電源の供給が行われると共に、インタポーザ４６と多層配線部２の第２の主面２ｂ上に実装された各半導体チップ６とがビア１３を介して直接接続されるようになっており、
　インタポーザ４６は、一般的な多層基板製造工程を経て製造され、内部に電源回路パターン４８やグランドパターン４９が形成されているもので、回路モジュール１が実装される部品実装面４６ａに多数個の接続端子部５１が形成されていると共に、部品実装面４６ａと対向する、基板等に搭載される搭載面４６ｂ側にも、装置側から信号や電源等が供給される多数個の接続端子部５２が形成されており、部品実装面４６ａ側の接続端子部５１や内層の電源回路パターン４８及びグランドパターン４９或いは搭載面４６ｂ側の接続端子部５２が多数個のスルーホール５４によって適宜接続されてなる、
　デジタル回路モジュール装置４５。」  
　
（引用文献２）
　原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開平８−２２２６９０号公報（以下、「引用文献２」という。）には、図面と共に次の事項が記載されている。
　
（オ）「【請求項１】  実装端子が設けられた面に凹部が形成され、前記凹部に収納された状態でマイクロプロセッサ半導体素子が搭載されたプラスチックグリッドアレイパッケージと、
前記プラスチックグリッドアレイパッケージの、前記実装端子が設けられた面とは反対側の面に搭載された、ボールグリッドアレイパッケージである複数のキャッシュメモリと、
前記複数のキャッシュメモリが搭載された面の、前記凹部に対応する部位に取り付けられた放熱手段とを有することを特徴とするマイクロプロセッサ用半導体モジュール。」（【特許請求の範囲】）
　
（引用文献３）
　原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特表２００４−５３８６１９号公報（以下、「引用文献３」という。）には、図面と共に次の事項が記載されている。
　
（カ）「【０００１】
【技術分野】
【０００２】
本発明は、超小型電子パッケージの製造装置及びプロセスに関し、さらに詳細には、少なくとも１つの超小型電子ダイを封止し、それと電子接続するための積層配線構造を形成する製造技術に関する。
【技術の状態】
【０００３】
集積回路コンポーネントのさらなる高性能化、低コスト化及び微小化並びに集積回路の実装高密度化は、コンピューター業界が現在も挑戦中の課題である。これらの課題が達成されるにつれて、超小型電子ダイはますます小型化される。もちろん、実装密度を増加するという課題を達成するには、超小型電子ダイパッケージ全体の大きさを超小型電子ダイそれ自体のサイズに等しいかそれよりわずかに大きく（約１０％乃至３０％）する必要がある。かかる超小型電子ダイの実装は、「チップスケールパッケージング」または「ＣＳＰ」と呼ばれる。
【０００４】
図３５に示すように、本当のＣＳＰでは、超小型電子ダイ４０２の活性表面４０４上にビルドアップ層が直接形成される。ビルドアップ層は、超小型電子ダイの活性表面４０４上に位置する誘電層４０６を含む。導電トレース４０８が、各導電トレース４０８の一部が活性表面４０４上の少なくとも１つのコンタクト４１２に接触するように誘電層４０６上に形成される。外部コンポーネント（図示せず）と接触させるための半田ボールまたは導電ピンのような外部コンタクトが、少なくとも１つの導電トレース４０８と電気的に接触するように形成される。図３５は、誘電層４０６上の半田マスク材４１６に取囲まれた半田ボール４１４のような外部コンタクトを示す。しかしながら、このような本当のＣＳＰでは、一般的に、超小型電子ダイの活性表面４０４により提供される表面領域からは、ある特定タイプの超小型電子ダイ（例えば、論理回路）の外部コンポーネント（図示せず）への接触に必要な全ての外部コンタクトに十分な表面が得られない。
【０００５】
実質的に剛性材料より成る基板または実質的に可撓性材料より成るフレキシブルコンポーネントのような介在物により、表面積をさらに増加することができる。図３６に示す基板の介在物４２２は、その第１の表面４２６に超小型電子ダイ４２４が小さな半田ボール４２８を介して電気的接触関係に固着されている。小さな半田ボール４２８は、超小型電子ダイ４２４上のコンタクト４３２と、基板の介在物の第１の表面４２６上の導電トレース４３４との間を延びる。導電トレース４３４は、基板の介在物４２２を貫通するビア４４２により介在物４２２の第２の表面４３８上のボンディングパッド４３６と個別に電気的接触関係にある。外部コンタクト４４４（半田ボールとして示す）はボンディングパッド４３６上に形成される。外部コンタクト４４４は、超小型電子ダイ４２４と外部の電気システム（図示せず）との間の電気的接続に利用される。
【０００６】
基板の介在物４２２を使用するには、幾つかの処理ステップが必要である。これらの処理ステップはパッケージコストの増加要因である。さらに、小さな半田ボール４２８を使用してもクラウディングの問題が生じ、これが小さな半田ボール４２８間の短絡を惹き起し、また、汚染を防止し機械的安定性を与えるために超小型電子ダイ４２４と基板介在物４２２の間にアンダーフィル材料を挿入するのを難しくする。さらに、現在のパッケージは、基板の介在物４２２が厚いため将来の超小型電子ダイ４２４の電力搬送条件を満足せず、介在物の厚みによりランド側キャパシターのインダクタンスが過大になる。」（段落【０００１】〜【０００６】）
　
（キ）「【００２１】
図１６に示すように、積層配線構造１３０（予め製造されている）を電気接点２３２に当接させてそれらと接触関係にする。埋め込まれた超小型電子ダイ２１４と機械的及び電気的に接続するために、積層配線構造１３０と埋め込まれた超小型電子ダイとの間の層は、適当な誘電材料２３０（ガラス−エポキシ材料、例えばＦＲ４材料、エポキシ樹脂及びポリイミド）と、導電性接着材料２４０（金属充填エポキシ樹脂など）とを含む必要がある。好ましい実施例において、これらの接着材料は、積層配線構造１３０を形成した後に適用する。整列の問題に応じて、トレースを超小型電子ダイ２１４に当接するレベルに配置することが可能である。トレースを超小型電子ダイ２１４に当接するレベルに配置できない場合、超小型電子ダイ２１４の方の面にトレースがないように積層配線構造１３０を形成する必要がある。
【００２２】
図１７に示すように、積層配線構造１３０を固着した後、半田バンプ、半田ボール、ピンなどのような外部コンポーネント（図示せず）との接続用の導電性配線構造を形成するにあたり、ランド１１４を用いることができる。例えば、積層配線構造１３０の上に半田マスク材料２５２を配置する。その後、複数のビアを半田マスク材料２５２に形成して、各ランド１１４またはトレース１２０の少なくとも一部を露出させる。半田ペーストをスクリーンプリンティングした後リフロープロセスを実行するか、または公知のめっき法によるなどして、半田バンプのような複数の導電バンプ２５８を各ランド１１４またはトレース１２０の露出部分の上に形成することができる。
【００２３】
図１８は、超小型電子パッケージコア２０２内に封止材料２２２により封止された複数の超小型電子ダイ２１４を示す。積層配線構造１３０は、前述した態様で、超小型電子ダイの活性表面２１６、超小型電子パッケージコアの第１の表面２０６及び封止材料の表面２２４に固着されている。その後、積層配線構造１３０及び超小型電子パッケージコア２０２を線２６４に沿って切断することにより個々の超小型電子ダイ２１４を単品化し、図１９に示すような少なくとも１つの超小型電子ダイパッケージ２６６の単品を形成する。また、個々の超小型電子ダイ２１４を最初に切り離し、切り離した配線構造１３０をそれに固着して、超小型電子ダイパッケージ２６６の単品を直接形成するようにすると、ダイとダイの間の整列問題が無くなる。」（【００２１】〜【００２３】）
　
３−２．対比
　本願補正発明と引用発明とを対比すると、その構成及び機能からみて、引用発明における「回路モジュール１」を本願補正発明の「第１要素」、「インタポーザ４６」を「第２要素」とみることができ、引用発明においても、回路モジュール１が、「インタポーザ４６上にフェースダウン実装」されることにより、第１要素と第２要素は「結合」している。
　そして、引用発明の第１要素である回路モジュール１についてみると、技術常識及び【図１】等を参酌すれば、「半導体チップ６」（ＬＳＩ）は、「電子ダイ」の一態様であって、本願補正発明の「マイクロ電子ダイ」と同様に「アクティブ表面と少なくとも１つの側面を有する」ものといえるし、「半導体チップ６を封止する封止樹脂層７」は、本願補正発明の「封入材」と同様に「前記マイクロ電子ダイの前記少なくとも１つの側面に隣接する」ものであり、「多層配線部２」は「複数のビルドアップ層」に相当する。
　また、引用発明で、「第１層単位配線層８乃至第５層単位配線層１２の全層或いは上下層や複数層を貫通する適宜のビア１３によって所定の層間接続がなされ」「インタポーザ４６側の回路部から多層配線部２に所定の信号や電源の供給が行われると共に、インタポーザ４６と多層配線部２の第２の主面２ｂ上に実装された各半導体チップ６とがビア１３を介して直接接続されるようになって」いるところから、上記の「ビア１３」は、本願補正発明でいう「前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と接触する複数の導電トレース」に相当するものといえる。
　更に、引用発明における第２要素（インタポーザ４６）についてみると、「一般的な多層基板製造工程を経て製造され」るのであるから、「複数の誘電体層（絶縁層）」を含む基板を有することは明らかであり、「（部品実装面４６ａ側の）接続端子部５１」は「上部表面の導電コンタクト」に、「搭載面４６ｂ側の接続端子部５２」は「下部表面の導電コンタクト」に、「多数個のスルーホール５４」は「上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレース」に、それぞれ相当しており、「上部表面の前記導電コンタクト（接続端子部５１）が前記第１要素（回路モジュール１）の導電トレース（ビア１３）に結合され」、「前記第２要素が有する前記導電トレース（多数個のスルーホール５４）は、前記上部表面の前記導電コンタクト（接続端子部５１）および前記下部表面の前記導電コンタクト（接続端子部５２）と結合される」ことについては、本願補正発明と引用発明との間で変わるところがない。
　
　したがって上記の対比から、本願補正発明と引用発明とは次の点で一致する。 
 　 
（一致点）
「第１要素と、
　前記第１要素に結合した第２要素とを備え、
　前記第１要素は、
　アクティブ表面と少なくとも１つの側面を有する電子ダイと、
　前記電子ダイの前記少なくとも１つの側面に隣接する封入材と、
　複数のビルドアップ層と、
　前記複数のビルドアップ層に配され、前記電子ダイの前記アクティブ表面と接触する複数の導電トレースとを有し、
　前記第２要素は、
　複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板を有し、
　前記上部表面の前記導電コンタクトが前記第１要素の前記導電トレースに結合され、
　前記第２要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび前記下部表面の前記導電コンタクトと結合される装置。」
　
　そして、両者は次の点で相違する。
　
（相違点１）
　本願補正発明は、装置が「複数の」第１要素を備え、「それぞれ」の第１要素がマイクロ電子ダイや封入材等を有するのに対し、引用発明は、装置が単一の第１要素（回路モジュール１）を備える点。
　
（相違点２）
　第１要素の構成において、本願補正発明では、電子ダイがマイクロ電子ダイであって、封入材が「前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ含む」ことに加えて、「前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層」を備え、複数のビルドアップ層は「前記第１誘電体層に配された」ものとしているのに対して、引用発明では、電子ダイがマイクロ電子ダイか不明であり、封入材（封止樹脂層７）が「アクティブ表面に対して実質的に平面な側面」を含むものでなく、また、「第１誘電体層」を備えるものではない点。
　
３−３．相違点の判断
　上記相違点について検討する。
　
（相違点１について）
　引用発明においても、第１要素（回路モジュール１）を複数備えるものとすることは、引用文献１の記載事項（エ）によって示唆されているし、また、引用発明の上記第１要素は、一つの半導体パッケージを構成するものとみることができるが、引用文献２の記載事項（オ）にも開示されているように、複数の半導体パッケージ（ボールグリッドアレイパッケージである複数のキャッシュメモリ）を含んだ、一つの半導体部品（マイクロプロセッサ用半導体モジュール）とすることが既に知られている。
　そして、電子部品や電子機器類に係る技術分野において、各種モジュール（部品）や半導体パッケージなどの高集積化を図ることは、自明な課題といえるから、引用発明のデジタル回路モジュール装置４５においても、第１要素（回路モジュール１）を複数備えるものとすることは、当業者が容易になし得る事項にすぎない。
　
（相違点２について）
　引用発明における回路モジュール１は、多層配線部２の第２の主面２ｂに形成された「多数個の半導体実装用バンプ５」を介して、半導体チップ（ＬＳＩ）を搭載したものである。
　一方、引用文献３の記載事項（カ）で、「図３６に示す基板の介在物４２２は、その第１の表面４２６に超小型電子ダイ４２４が小さな半田ボール４２８を介して電気的接触関係に固着されている。」、「小さな半田ボール４２８を使用してもクラウディングの問題が生じ、これが小さな半田ボール４２８間の短絡を惹き起し、また、汚染を防止し機械的安定性を与えるために超小型電子ダイ４２４と基板介在物４２２の間にアンダーフィル材料を挿入するのを難しくする。」としているのは、超小型の半導体チップ（ＬＳＩ）を、「半導体実装用バンプ５」によって搭載する場合の問題点を指摘したものと解される。そして、同じく引用文献３の記載事項（キ）において、当該問題点を解決するために、「積層配線構造１３０と埋め込まれた超小型電子ダイとの間の層は、適当な誘電材料２３０（ガラス−エポキシ材料、例えばＦＲ４材料、エポキシ樹脂及びポリイミド）と、導電性接着材料２４０（金属充填エポキシ樹脂など）とを含む」ものとする手法が開示されているが、これは、上記の相違点２に係る、「前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第１誘電体層」を備え、封入材が「前記アクティブ表面に対して実質的に平面な側面を少なくとも１つ含む」とする、本願補正発明の構成を示唆したものといえる。
　しかも、上述した高集積化と同様に、半導体チップ等各種の電子ダイのサイズをできる限り小型化することも、当該技術分野における自明な課題である。
　してみると、引用文献１及び引用文献３に接した当業者であれば、引用発明において、半導体チップ（ＬＳＩ）として、マイクロ電子ダイといえるものを採用すると共に、「多数個の半導体実装用バンプ５」を介した搭載に代えて、上記の引用文献３に示唆された事項を採用して、上記の相違点２に係る、本願補正発明と同様の構成にすることは容易に想到し得る程度のことと認められる。
　
　そして、本願補正発明による効果も、引用発明、並びに、引用文献２及び３に記載された事項から、当業者が通常予測し得た程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用発明、並びに、引用文献２及び３に記載された事項に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
３−４．むすび
　以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　本件補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成２３年１２月２日付けの手続補正書により補正された、特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである（以下、「本願発明」という。）。
「第１要素と、
　前記第１要素に結合した第２要素と
を備え、
　前記第１要素は、
　アクティブ表面と少なくとも１つの側面を有するマイクロ電子ダイと、
　前記マイクロ電子ダイの前記少なくとも１つの側面に隣接し、前記アクティブ表面に対
して実質的に平面な側面を少なくとも１つ含む封入材と、
　前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配さ
れた第１誘電体層と、
　前記第１誘電体層に配された複数のビルドアップ層と、
　前記第１誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの
前記アクティブ表面と接触する複数の導電トレースと
を有し、
　前記第２要素は、
　複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板
を有し、
　前記上部表面の前記導電コンタクトが前記第１要素の前記導電トレースに結合され、
　前記第２要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび
前記下部表面の前記導電コンタクトと結合される
装置。」
　
第４　引用例の記載事項
　原査定の拒絶の理由に引用した引用文献１及び３、並びに、その記載事項と引用発明は、上記「第２　３−１．」に記載したとおりである。
　
第５　対比・判断
　本願発明は、上記「第２　１．」の本願補正発明から、「第１要素」について、「複数の」及び「それぞれ」との限定を省いたものであるから、本願発明と引用発明とを対比すると、両者の相違点は、上記「第２　３−２．」で指摘した「（相違点２）」と同一の相違点でのみ相違する。そして、上記「第２　３−３．」で述べたように、上記相違点２に係る本願発明の構成は、引用発明、及び、引用文献３に記載された事項から、当業者が容易に想到することができたものと認められる。
　したがって、本願発明は、引用発明、及び、引用文献３に記載された事項に基づいて、当業者が容易に発明をすることができたものである。
　
第６　むすび
　以上のとおり、本願発明は、引用発明、及び、引用文献３に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　そして、本願の請求項１に係る発明が特許を受けることができないものである以上、本願の請求項２以下に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。