(57)【要約】【課題】シリサイド層と配線用電極との間の密着性を確保することができるＳｉＣ半導体装置とする。【解決手段】シリサイド層１１ｂと配線用電極１１ｄとの間に、シリサイド層１１ｂと合金化する第３金属によって構成された接合金属層１１ｃを備え、接合金属層１１ｃとシリサイド層１１ｂとを合金化させる。これにより、接合金属層１１ｃを介してシリサイド層１１ｂと配線用電極１１ｄとの密着性を高めることができる。そして、シリサイド層１１ｂと配線用電極１１ｄとの密着性を高めることができるので、配線用電極１１ｄがシリサイド層１１ｂから剥がれることを抑制することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
炭化珪素で構成され、半導体素子が形成されてなる半導体基板（１）と、
前記半導体基板の一面に対して形成されたオーミック電極（１１）とを有する炭化珪素半導体装置であって、
前記オーミック電極は、
前記半導体基板の一面側に形成された金属シリサイドにて構成されるシリサイド層（１１ｂ）と、
前記シリサイド層の上に形成され、前記シリサイド層と合金化する金属によって構成された接合金属層（１１ｃ）と、
前記接合金属層を介して前記シリサイド層の上に形成された配線用電極（１１ｄ）と、を有して構成されている炭化珪素半導体装置。
【請求項２】
前記接合金属は、前記シリサイド層と合金化する複数の異なる材料で構成される積層体とされている請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記接合金属層はＳｉを含有しており、該接合金属層中におけるＳｉ含有比率が前記シリサイド層中におけるＳｉ含有比率より小さくなっている請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記接合金属層中の全域において前記Ｓｉ含有比率が均一とされている請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記接合金属層中のおける前記Ｓｉ含有比率は、前記シリサイド層から前記配線用金属に向かうほど低くされている請求項３に記載の炭化珪素半導体装置。
【請求項６】
前記オーミック電極は、
前記半導体基板の一面側に形成された金属カーバイドにて構成されるカーバイド層（１１ａ）を含み、
前記シリサイド層は、前記カーバイド層に接して形成されている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
炭化珪素で構成され、半導体素子が形成されてなる半導体基板（１）を用意することと、
前記半導体基板の一面に対してオーミック電極（１１）を形成することと、を含む炭化珪素半導体装置の製造方法であって、
前記半導体基板の一面に炭化珪素中の炭素と反応してカーバイドを形成する第１金属薄膜（５０ａ）を形成することと、
前記第１金属膜の上に、炭化珪素中のシリコンと反応してシリサイドを形成する第２金属薄膜（５０ｂ）を形成することと、
前記第１金属膜および前記第２金属膜に対してレーザ光（６０）を照射してレーザアニールを行うことで、金属カーバイドにて構成されるカーバイド層（１１ａ）を形成すると共に前記カーバイド層と接する金属シリサイドにて構成されるシリサイド層（１１ｂ）とを形成することと、
前記シリサイド層の上に、該シリサイド層と合金化する金属によって構成される接合金属層（１１ｃ）を形成することと、
前記接合金属層を介して前記シリサイド層の上に配線用電極（１１ｄ）を形成することと、を含んでいる炭化珪素半導体装置の製造方法。
【請求項８】
前記接合金属層を形成することと前記配線用電極を形成することは、同一装置内において連続して行われる請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記接合金属層を形成することの後に、前記接合金属層を前記シリサイド層と合金化させることを行い、該合金化させることとして１００〜１０００℃の温度でアニールする請求項７または８に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子に形成される電極のオーミック接触を実現することができるＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来からパワーデバイスとして用いられている半導体デバイスとしては、半導体材料としてＳｉ（シリコン）を用いたものが主流である。一方、Ｓｉよりもバンドギャップが広い半導体（以下、ワイドギャップ半導体とする）であるＳｉＣは、Ｓｉと比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度が２倍という物性値を有している。このため、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスとして、近年、ＳｉＣを応用する研究がなされている。
【０００３】
パワーデバイスの構造は、裏面側に低抵抗なオーミック電極を備えた配線用電極を有する縦型の半導体デバイスが主流である。この縦型の半導体デバイスの配線用電極には、様々な材料および構造が用いられており、ＳｉＣデバイスにおける配線用電極として、シリサイド層の表面にＴｉ（チタン）層を介して、Ｎｉ（ニッケル）層およびＡｕ（金）層もしくはＡｇ（銀）層などの積層体を成膜した構造が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８６９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ上にＮｉシリサイド等で構成されるシリサイド層を形成する際に、充分に低いオーミックを確保するには高温熱処理が必要である。その反面、ＳｉＣにおいてオーミックを得るために必要な高温熱処理をＳｉＣ基板の全体に対して行うとＳｉＣ基板に形成したデバイスへの影響が懸念される。このため、レーザアニールを用いた局所的な高温熱処理によってシリサイド層を形成し、デバイスへの影響を抑制することが必要となる。
【０００６】
ここで、配線用電極については、高温熱処理後に形成することになるが、Ｔｉなどで構成される配線用電極とＮｉシリサイド等で構成されるシリサイド層とは接触しているものの反応性に乏しい。このため、シリサイド層と配線用電極との密着性が確保できず、シリサイド層からの配線用電極の剥がれを引き起こす要因となる。
【０００７】
本発明は上記点に鑑みて、シリサイド層と配線用電極との間の密着性を確保することができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置において、オーミック電極（１１）は、半導体基板（１）の一面側に形成された金属シリサイドにて構成されるシリサイド層（１１ｂ）と、シリサイド層の上に形成され、シリサイド層と合金化する金属によって構成された接合金属層（１１ｃ）と、接合金属層を介してシリサイド層の上に形成された配線用電極（１１ｄ）と、を有して構成されている。
【０００９】
このように、シリサイド層と配線用電極との間に、シリサイド層と合金化する金属によって構成された接合金属層を備え、接合金属層とシリサイド層とが合金化するようにしている。これにより、接合金属層を介してシリサイド層と配線用電極との密着性を高めることができる。そして、シリサイド層と配線用電極との密着性を高めることができるので、配線用電極がシリサイド層から剥がれることを抑制することが可能となる。
【００１０】
請求項７に記載のＳｉＣ半導体装置の製造方法では、半導体基板（１）の一面にＳｉＣ中のＣと反応してカーバイドを形成する第１金属薄膜（５０ａ）を形成することと、第１金属膜の上に、ＳｉＣ中のＳｉと反応してシリサイドを形成する第２金属薄膜（５０ｂ）を形成することと、第１金属膜および第２金属膜に対してレーザ光（６０）を照射してレーザアニールを行うことで、金属カーバイドにて構成されるカーバイド層（１１ａ）を形成すると共にカーバイド層と接する金属シリサイドにて構成されるシリサイド層（１１ｂ）とを形成することと、シリサイド層の上に、該シリサイド層と合金化する金属によって構成される接合金属層（１１ｃ）を形成することと、接合金属層を介してシリサイド層の上に配線用電極（１１ｄ）を形成することと、を含んでいる。
【００１１】
このように、レーザアニールによってカーバイド層およびシリサイド層を形成する場合において、シリサイド層と配線用電極との間に、シリサイド層と合金化する金属によって構成された接合金属層を備えるようにしている。これにより、接合金属層を介してシリサイド層と配線用電極との密着性を高めることができる。そして、シリサイド層と配線用電極との密着性を高めることができるので、配線用電極がシリサイド層から剥がれることを抑制することが可能となる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】ドレイン電極の製造工程を示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。まず、図１を参照して、本実施形態にかかるＳｉＣ半導体装置について説明する。本実施形態では、縦型の半導体素子としてのプレーナ型の縦型パワーＭＯＳＦＥＴを備えるＳｉＣ半導体装置について説明する。本ＳｉＣ半導体装置は、例えばインバータに適用すると好適なものである。
【００１６】
縦型パワーＭＯＳＦＥＴは、ｎ+型ＳｉＣ基板１を用いて形成されている。ｎ+型ＳｉＣ基板１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶ＳｉＣからなるものである。例えば、ｎ+型ＳｉＣ基板１として、厚さが３５０μｍ、不純物濃度が１×１０18ｃｍ-3のものを用いている。
【００１７】
ｎ+型ＳｉＣ基板１の主表面１ａ上には、ｎ+型ＳｉＣ基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【００１８】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有するｐ-型ベース領域３ａ、３ｂが互いに離れて形成されている。また、ｐ-型ベース領域３ａ、３ｂには、一部厚さが厚くなったディープベース層３０ａ、３０ｂが備えられている。このディープベース層３０ａ、３０ｂは、後述するｎ+型ソース領域４ａ、４ｂに重ならない部分に形成されている。そして、ｐ-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みの厚くなった部分が、ディープベース層３０ａ、３０ｂが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。このようなディープベース層３０ａ、３０ｂを形成することによって、ｎ+型ＳｉＣ基板１とディープベース層３０ａ、３０ｂとの間の電界強度を高くすることができ、この位置でアバランシェブレークダウンさせ易くすることができる。
【００１９】
ｐ-型ベース領域３ａの表層部における所定領域には、当該ｐ-型ベース領域３ａよりも浅いｎ+型ソース領域４ａが形成されている。また、ｐ-型ベース領域３ｂの表層部における所定領域には、当該ｐ-型ベース領域３ｂよりも浅いｎ+型ソース領域４ｂが形成されている。
【００２０】
さらに、ｎ+型ソース領域４ａとｎ+型ソース領域４ｂとの間におけるｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂの表面部にはｎ-型層５ａおよびｎ+型層５ｂからなるｎ型ＳｉＣ層５が延設されている。つまり、ｐ-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ-型エピ層２とを繋ぐようにｎ型ＳｉＣ層５が配置されている。このｎ型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ型ＳｉＣ層５を表面チャネル層という。
【００２１】
表面チャネル層５は、例えばｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂの表面部にｎ型不純物をイオン注入することで形成されている。表面チャネル層５のうちｐ-型ベース領域３ａ、３ｂの上部に配置されたｎ-型層５ａのドーパント濃度は、ｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂのドーパント濃度以下、例えば１×１０15〜１×１０17ｃｍ-3程度の低濃度となっている。また、ｎ-型エピ層２の表面部に形成されたｎ+型層５ｂのドーパント濃度は、ｎ-型エピ層２よりも高濃度とされている。これにより、低オン抵抗化が図られている。
【００２２】
また、ｐ-型ベース領域３ａ、３ｂ、ｎ+型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されており、凹部６ａ、６ｂの底部からｐ-型ベース領域３ａ、３ｂが露出させられている。
【００２３】
表面チャネル層５の上面およびｎ+型ソース領域４ａ、４ｂの上面にはシリコン酸化膜などで構成されるゲート絶縁膜７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されており、ゲート電極８はシリコン酸化膜などで構成される絶縁膜９にて覆われている。また、絶縁膜９の上には、表面電極に相当するソース電極１０が形成されている。このソース電極１０は、絶縁膜９に形成されたコンタクトホールおよび上述した凹部６ａ、６ｂを通じて、ｎ+型ソース領域４ａ、４ｂおよびｐ-型ベース領域３ａ、３ｂと接している。
【００２４】
そして、ｎ+型基板１の裏面１ｂに、ドレイン電極１１が形成されている。本実施形態の場合、ドレイン電極１１はオーミック電極とされており、後述する図２（ｄ）に示すように、カーバイド層１１ａ、シリサイド層１１ｂ、接合金属層１１ｃおよび配線用電極１１ｄの積層構造によって構成されている。
【００２５】
カーバイド層１１ａは、ＳｉＣ中のＣと結合することで形成された金属カーバイドによって構成されている。例えば、カーバイド層１１ａは、カーバイド化する第１金属であるＭｏ（モリブデン）、Ｔｉ、Ｎｂ（ニオブ）、Ｗ（タングステン）、Ｔａ（タンタル）等のカーバイドによって構成されている。カーバイド層１１ａの厚みは任意であるが、１０ｎｍ以上、例えば７０ｎｍとなっている。カーバイド層１１ａについては、後述するシリサイド層１１ｂを形成する際に必然的に残るＣを捕捉するためのものであり、すべてがカーバイド化している必要はなく、第１金属のままの状態で残っている部分があっても良い。
【００２６】
シリサイド層１１ｂは、ＳｉＣ中のＳｉと結合することで形成された金属シリサイドによって構成されており、ＳｉＣとオーミックを得るための層である。例えば、シリサイド層１１ｂは、シリサイド化する第２金属であるＮｉ、Ｃｏ（コバルト）等によって構成されている。シリサイド層１１ｂの厚みについても任意であるが、１０ｎｍ以上、例えば１００ｎｍとなっている。シリサイド層１１ｂについては、少なくともＳｉＣとの界面においてシリサイド化したものであれば良く、ＳｉＣと反対側の面において第２金属のままのものが残っていても良い。
【００２７】
なお、ここではカーバイド層１１ａとシリサイド層１１ｂとを積層構造として図示してあるが、必ずしも積層構造である必要はない。すなわち、カーバイド層１１ａがシリサイド層１１ｂ中に入り込んでいる構造であっても、シリサイド層１１ｂとＳｉＣとの界面もしくはシリサイド層１１ｂ中に点在している構造とされていても良い。カーバイド層１１ａについては、接触抵抗の増加を招くことから、シリサイド層１１ｂとＳｉＣとの界面に存在していても薄くなっていることが好ましく、分断されて点在している構造とされているとより好ましい。さらに、カーバイド層１１ａが分断されて点在しつつ、ＳｉＣから離れるように存在しているとシリサイド層１１ｂとＳｉＣとの接触面積が増えることから、更に良好なオーミック特性を得ることが可能となる。
【００２８】
また、カーバイド層１１ａを形成しなくても、シリサイド層１１ｂを形成することでオーミックを得ることは可能である。しかしながら、ＳｉＣ中のＣによってカーバイド層１１ａが構成されないようにするとカーボン層が形成されることになり、繋がったカーボン層からシリサイド層１１ｂやＳｉＣが剥離が生じ得る。このため、カーバイド層１１ａを構成しつつ、カーバイド層１１ａが薄くされること、もしくは点在した構造とされることが好ましい。
【００２９】
接合金属層１１ｃは、シリサイド層１１ｂと合金層を構成する第３金属によって構成されており、例えばＮｉ、Ａｌ（アルミニウム）、Ａｌ−Ｓｉなどによって構成されている。接合金属層１１ｃは、シリサイド層１１ｂとの界面において合金化されている。具体的には、接合金属層１１ｃは、シリサイド層１１ｂからＳｉを取り込んでシリサイド合金層となっている。接合金属層１１ｃ中におけるＳｉ含有比率はシリサイド層１１ｂ中におけるＳｉ含有比率と比較して小さくなっている。例えば、シリサイド層１１ｂに使用される第２金属や接合金属層１１ｃに使用される第３金属を共にＮｉとした場合、前者がＮｉ：Ｓｉ＝１：１〜１：２程度、後者がＮｉ：Ｓｉ＝２：１程度となっている。
【００３０】
なお、接合金属層１１ｃは、すべてがＳｉを取り込んだシリサイド合金層とされている必要はない。接合金属層１１ｃ中のＳｉ含有比率についても、接合金属層１１ｃ中の全域においてＳｉ含有比率が均一であっても良いが、全域において均一である必要はない。特に、接合金属層１１ｃにおけるＳｉ含有比率がシリサイド層１１ｂ側において高く、配線用電極１１ｄ側に向かうほど少なくなっていると良い。接合金属層１１ｃと配線用電極１１ｄとの間の密着性が配線用電極１１ｄ側においてＳｉ含有比率が高くなっていると低下することが懸念されるが、配線用電極１１ｄ側においてＳｉ含有比率が低くなることでこれらの間の密着性を高くすることが可能となる。
【００３１】
配線用電極１１ｄは、外部接続が行われるパッド部などを構成するための金属によって構成されており、例えばＴｉ／Ｎｉ／Ａｕなどの積層構造によって構成されている。最も接合金属層１１ｃ側に配置されるＴｉについては、上記したように接合金属層１１ｃ中のＳｉ含有比率が低くなっていることから、接合金属層１１ｃを構成する第３金属と高い密着性を有して接合されている。従来のように、シリサイド層と接するように配線用電極を形成している構造においては、Ｓｉ含有比率の大きなシリサイド層と配線用電極との密着性が乏しく、これらの間に剥離が生じる可能性があった。しかしながら、本実施形態のように接合金属層１１ｃを備え、接合金属層１１ｃのＳｉ含有比率が低くなっていることから、接合金属層１１ｃと配線用電極１１ｄとの間の密着性を高めることが可能となり、これらの間の剥離を抑制することが可能となる。
【００３２】
以上のような構成により、本実施形態にかかる縦型パワーＭＯＳＦＥＴを有するＳｉＣ半導体装置が構成されている。  次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法についてのみ説明する。
【００３３】
図２は、図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図であが、簡略化のため縦型パワーＭＯＳＦＥＴの素子構造については図示を省略してある。
【００３４】
まず、ｎ+型基板１の表面側に図１に示したデバイスを構成する各要素を形成した試料、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意する。
【００３５】
そして、図２（ａ）に示す工程を行う。具体的には、ｎ+型基板１を裏面からの研削等によって薄膜化し、ｎ+型基板１の厚さを３５０μｍとする。そして、ｎ+型基板１の主表面１ａ側に図示しないソース電極１０を覆う保護膜４０を形成する。保護膜４０は、ｎ+型基板１に形成された表面電極、すなわちソース電極１０等を保護するものであり、例えばポリイミド等の樹脂材料で構成される。
【００３６】
この保護膜４０により、ｎ+型基板１の表面側を保護したのち、さらに金属薄膜形成工程として、ｎ+型基板１の裏面１ｂにカーバイドを生成する第１金属を例えば１０ｎｍ以上の膜厚で形成することで第１金属薄膜５０ａを形成する。例えば、真空蒸着装置を用いて、Ｍｏを蒸着により７０ｎｍの厚さで成膜することで第１金属薄膜５０ａを形成する。また、第１金属薄膜５０ａの上に、第２金属を例えば１０ｎｍ以上の膜厚で形成することで第２金属薄膜５０ｂを形成する。例えば、真空蒸着装置を用いて、Ｎｉを蒸着により１００ｎｍの厚さで成膜することで第２金属薄膜５０ｂを形成する。
【００３７】
次に、図２（ｂ）に示す工程では、アニール工程として、大気中において第１金属薄膜５０ａおよび第２金属薄膜５０ｂにレーザ光６０の照射によるレーザアニールを行う。具体的には、基本波長１０６４ｎｍのＬＤ励起固体レーザを用い、波長変換アダプタにて波長３５５ｎｍの３倍波を生成し、波長３５５ｎｍのレーザ光６０をｎ+型基板１の裏面１ｂ上で走査する。これにより、第１金属薄膜５０ａおよび第２金属薄膜５０ｂに対してレーザ光６０を照射する。このとき、スキャニング、もしくは、マスキングにより第１金属薄膜５０ａおよび第２金属薄膜５０ｂが形成された部分にのみレーザ光６０が照射されるようにすると好ましい。
【００３８】
これにより、図２（ｃ）に示されるように、アニール工程として、第２金属薄膜５０ｂを構成する第２金属、例えばＮｉとｎ+型基板１の構成材料であるＳｉＣ中のＳｉとを反応させてシリサイド層１１ｂを生成することができる。また、ＳｉＣ中のＣが第２金属薄膜５０ｂを構成する第１金属、例えばＭｏと反応してカーバイド層１１ａが生成される。このとき形成されるカーバイド層１１ａについては、シリサイド層１１ｂと積層構造とされている必要はなく、シリサイド層１１ｂ内に入り込んだ構造もしくは点在した構造とされていても良い。そして、このようなアニール工程をレーザ照射にて行っているため、局所的な加熱が可能となり、レーザ照射がなられる領域以外に対して高温処理を行わなくても済むようにできる。したがって、ｎ+型基板１に形成したデバイスへの影響を抑制することが可能となる。
【００３９】
なお、図２（ｃ）では、第１金属薄膜５０ａすべてがＣと反応してカーバイド層１１ａになるような図としているが、一部がカーバイド化しておらず、例えばＳｉＣ界面から離れた箇所において第１金属薄膜５０ａのまま残存している領域が残っていても良い。
【００４０】
また、このようなレーザアニールを行う場合、図示しないが、シリコン粒子もしくはシリコンの酸化物（ＳｉＯ2）からなる不要膜がシリサイド層１１ｂの表面に形成される。この不要膜は剥離の原因となり得るため、続く図２（ｄ）に示す工程の前に除去する必要がある。このため、除去工程として、例えばＨＦ（フッ化水素酸）を使ったウェットエッチングやイオンプラズマを使ったプラズマドライエッチングなどを行うことで不要膜を除去する。
【００４１】
なお、Ｓｉ半導体装置の場合、本実施形態で説明するＳｉＣ半導体装置と同様の構造を実現する場合でも、シリサイド層の形成後に連続的に配線用電極を形成することができるため、シリサイド層と配線用電極との間に高い密着性を得ることができる。これは、ＳｉＣ半導体装置のようにレーザアニールによる局所的なアニールを行わなくても高温熱処理によるアニールを行うことができ、レーザアニールを行う場合のように大気中に試料を取り出す必要がなく、不要膜も形成されないためである。ＳｉＣ半導体装置においては、レーザアニールの必要性から不要膜が生成され、これを取り除くための除去工程が必要になる。
【００４２】
続く、図２（ｄ）に示す工程では、シリサイド層１１ｂの上に、シリサイド層１１ｂと合金層を構成する第３金属によって構成される接合金属層１１ｃおよびＴｉ／Ｎｉ／Ａｕなどで構成される配線用電極９０が順に積層されるように成膜する。これら接合金属層１１ｃおよび配線用電極９０については、例えば真空蒸着装置を用いた真空蒸着などによって形成可能であり、同一装置内から外部に取り出すことなく連続的に形成可能である。また、真空蒸着によって接合金属層１１ｃおよび配線用電極９０を形成する場合であれば、接合金属層１１ｃを形成する際に真空状態に近づければ、その状態を維持したまま配線用電極９０についても形成することができるため、製造工程の簡略化、短時間化を図ることが可能となる。
【００４３】
そして、加熱装置内において、接合金属層１１ｃを構成する第３金属がシリサイド層１１ｂと合金化する温度、かつ、デバイスに影響を与えない温度、例えば１００〜４５０℃でアニールすることで、第３金属とシリサイド層１１ｂとを合金化させる。これにより、シリサイド層１１ｂと接合金属層１１ｃとの間の密着性を高くすることが可能となる。また、このときに接合金属層１１ｃ中にシリサイド層１１ｂからＳｉが取り込まれ、例えばシリサイド層１１ｂ側がシリサイド合金層となる。ただし、接合金属層１１ｃ中におけるＳｉ含有比率は、シリサイド層１１ｂからＳｉが取り込まれる程度であるため、シリサイド層１１ｂ中におけるＳｉ含有比率よりも小さくなる。また、アニール条件などによって接合金属層１１ｃ中のＳｉ含有比率を調整でき、接合金属層１１ｃ中すべてにおいて同じ比率になるようにもできるし、シリサイド層１１ｂ側において高く、配線用電極１１ｄ側に向かうほど少なくなるようにもできる。
【００４４】
なお、シリサイド層１１ｂのうち接合金属層１１ｃとの界面側がシリサイド化せずに第２金属のままとなっていることもある。その場合には、第２金属と第３金属との合金が形成されることで、同様に高い密着性を得ることができる。さらに、第２金属と第３金属を同じ金属材料、例えばＮｉとする場合であれば、同じ金属材料同士の金属結合が形成されることで、同様に高い密着性を得ることができる。
【００４５】
また、接合金属層１１ｃと配線用電極１１ｄについては、同一装置内において連続的に形成することが可能となるため、接合金属層１１ｃを形成してから装置内より外部に試料を取り出した場合のような不純物が接合金属層１１ｃの表面に生成されない。このため、接合金属層１１ｃと配線用電極１１ｄとの間についても、高い密着性を得ることができる。
【００４６】
さらに、上記したようにＨＦを用いて不要膜を除去する場合、シリサイド層１１ｂの表面にフッ素などの不純物が残り得る。この場合において、シリサイド層１１ｂの上に配線用電極１１ｄを直接形成すると、これらの間の密着性が低下することになる。しかしながら、本実施形態のように、シリサイド層１１ｂと配線用電極１１ｄとの間に接合金属層１１ｃを配置していることから、シリサイド層１１ｂと接合金属層１１ｃとの間および接合金属層１１ｃと配線用電極１１ｄとの間に高い密着性を得ることができる。したがって、シリサイド層１１ｂと配線用電極１１ｄとの間についても、接合金属層１１ｃを介して高い密着性を得ることが可能となる。
【００４７】
このような工程により、ドレイン電極１１が形成される。そして、ドレイン電極１１を形成することによって、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４８】
以上説明したように、本実施形態では、シリサイド層１１ｂと配線用電極１１ｄとの間に、シリサイド層１１ｂと合金化する第３金属によって構成された接合金属層１１ｃを備え、接合金属層１１ｃとシリサイド層１１ｂとが合金化するようにしている。これにより、接合金属層１１ｃを介してシリサイド層１１ｂと配線用電極１１ｄとの密着性を高めることができる。そして、シリサイド層１１ｂと配線用電極１１ｄとの密着性を高めることができるので、配線用電極１１ｄがシリサイド層１１ｂから剥がれることを抑制することが可能となる。
【００４９】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して接合金属層１１ｃを構成する第３金属をシリサイド層１１ｂに合金化する工程を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５０】
本実施形態では、レーザアニールによって接合金属層１１ｃを構成する第３金属をシリサイド層１１ｂと合金化する。例えば、第１実施形態で説明した図２（ｂ）に示す工程で用いたＬＤ励起固体レーザを用いて、カーバイド層１１ａやシリサイド層１１ｂを形成するときと同様のアニール工程を行う。
【００５１】
上記第１実施形態では、接合金属層１１ｃを構成する第３金属をシリサイド層１１ｂと合金化するのに加熱装置内での加熱を行っている。すなわち、デバイス形成を行った試料全体について加熱を行っている。このため、デバイスに影響を与えない温度として、加熱温度を例えば１００〜４５０℃としている。このような場合、デバイスに影響を与えない程度の温度にする必要があり、第３金属とシリサイド層１１ｂとの合金化を十分に行えない可能性がある。しかしながら、本実施形態のようにレーザアニールを用いることで、局所的な加熱が可能となり、デバイスに影響を与えないようにしつつ、より高い温度、例えば１０００℃程度でアニールを行うことが可能となる。
【００５２】
これにより、第３金属とシリサイド層１１ｂとの合金化を十分に行うことができ、接合金属層１１ｃとシリサイド層１１ｂとの密着性を更に高くすることが可能となる。
【００５３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５４】
例えば、上記各実施形態では、ＳｉＣ基板の表面側に各構成要素が形成されるデバイスの裏面側の電極をオーミック電極とする場合を例に挙げて説明した。しかしながら、上記第１実施形態で説明した構造についてはＳｉＣ基板の表面側に各構成要素が形成される裏面側にのみ適用できるのではなく、ＳｉＣに対してオーミック電極を形成する構造であれば、どのような部位についても適用できる。例えば、ＳｉＣ基板の表面側にオーミック電極を形成する場合についても適用可能である。その場合においても、デバイスの各構成要素を形成してからオーミック電極を形成する構成とする場合には、レーザアニールを用いるようにすることで、局所的な加熱が可能となって、デバイスへの影響を抑制することが可能となる。
【００５５】
また、上記実施形態では、接合金属層１１ｃを単層の膜によって構成する場合について説明したが、材質の異なる金属材料の複数層の積層体によって構成しても良い。例えば、ＮｉとＡｌを順に積層した複数層の積層体によって接合金属層１１ｃを構成することができる。
【００５６】
また、上記各実施形態では、レーザアニールに用いるレーザ光にＬＤ励起固体レーザを用いたが、レーザ光に他のもの、例えば基本波長２４８ｎｍのＫｒＦエキシマレーザなどを採用することもできる。ＫｒＦエキシマレーザをレーザ光として用いる場合、レーザ光の強度を１３００ｍＪ／ｃｍ2程度とすることでアニール工程を行うことができる。
【００５７】
また、上記第１実施形態では、半導体素子として縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、これも単なる一例であり、ダイオードやＩＧＢＴなどの他の半導体素子を備えるようにしても良い。すなわち、ＳｉＣにて構成される半導体基板に対して形成される半導体素子に対してオーミック電極が備えられるようなＳｉＣ半導体装置であれば、どのようなものであっても良い。
【符号の説明】
【００５８】
１              ｎ+型ＳｉＣ基板
８              ゲート電極
１０            ソース電極
１１            ドレイン電極
１１ａ          カーバイド層
１１ｂ          シリサイド層
１１ｃ          接合金属層
１１ｄ          配線用電極
５０ａ、５０ｂ  第１、第２金属薄膜
６０            レーザ光
【図１】
2018049927.tif 000003
【図２】
2018049927.tif 000004