(57)【要約】【課題】電極層の抵抗の上昇を抑制することが可能な半導体装置を提供する。【解決手段】  実施形態の半導体装置は、積層体１００と、第１絶縁層４５と、第２絶縁層４６と、柱状部ＣＬとを含む。積層体１００は、Ｚ方向に沿って絶縁体を介して積層された電極層４１を含む。第１絶縁層４５は、Ｘ方向に延び、積層体１００に、積層体１００の上端から積層体１００の下端まで設けられる。第２絶縁層４６は、Ｘ方向に延び、第１絶縁層４５の１つと第１絶縁層４５の他の１つとの間の積層体１００に、積層体１００の上端から積層体１００の途中まで設けられる。柱状部ＣＬは、ボウイング形状を有する。第２絶縁層４６は、柱状部ＣＬの最大内径Ｄｍの箇所を含む領域Ｂに設けられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
積層方向に沿って絶縁体を介して積層された複数の電極層を含む積層体と、
前記積層方向と交わる第１方向に延び、前記積層体に、前記積層体の上端から前記積層体の下端まで設けられた少なくとも２つの第１絶縁層と、
前記第１方向に延び、前記第１絶縁層の１つと前記第１絶縁層の他の１つとの間の前記積層体に、前記積層体の上端から前記積層体の途中まで設けられた少なくとも１つの第２絶縁層と、
前記積層方向に延びる半導体ボディと、前記半導体ボディと前記電極層との間に設けられた電荷蓄積部とを含み、前記第１絶縁層の１つと前記第２絶縁層との間、および前記第１絶縁層の他の１つと前記第２絶縁層との間の前記積層体に設けられた複数の柱状部と、
を備え、
前記柱状部は、ボウイング形状を有し、
前記第２絶縁層は、前記柱状部の最大内径の箇所を含む領域に設けられる、半導体装置。
【請求項２】
前記第２絶縁層は、前記第１絶縁層の１つと前記第１絶縁層の他の１つとの間の前記積層体に、２つ以上設けられる、請求項１記載の半導体装置。
【請求項３】
前記第２絶縁層は、前記複数の電極層のうち、選択ゲート層となる電極層に接し、かつ、選択ゲート層となる電極層を含む領域で止まる、請求項１又は２に記載の半導体装置。
【請求項４】
前記第２絶縁層の底は、前記絶縁体の１つに達し、
前記第２絶縁層の底に接する前記絶縁体の前記積層方向の厚さは、他の前記絶縁体の前記積層方向の厚さよりも厚い、請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２絶縁層の底に接する前記絶縁体は、前記絶縁体に含まれた第１絶縁物とは異なる第２絶縁物とを含む、請求項４記載の半導体装置。
【請求項６】
前記第２絶縁層の底に接する前記絶縁体は、前記複数の電極層のうち、選択ゲート層となる電極層と、ダミーワード線となる電極層との間にある、請求項４又は５に記載の半導体装置。
【請求項７】
前記第２絶縁層の、前記第１方向と前記積層体の主面に対して平行な方向で交差する第２方向の幅は、前記第１絶縁層の前記第２方向の幅よりも狭い、請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記柱状部は、前記積層体に千鳥格子状に配置される、請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
積層方向に沿って、絶縁体を介して積層された複数の犠牲層を含む積層体を形成する工程と、
前記積層体に、半導体ボディと電荷蓄積部とを含む複数の柱状部を形成する工程と、
前記積層体に、少なくとも２つの第１スリットを、前記積層体の上端から前記積層体の下端まで形成する工程と、
前記第１スリットの１つと前記第１スリットの他の１つとの間の前記積層体に、少なくとも１つの第２スリットを、前記積層体の上端から前記積層体の途中まで形成する工程と、
前記複数の犠牲層を、前記第１スリットと前記第２スリットとを介して複数の電極層に置換する工程と、
を備え、
前記柱状部は、ボウイング形状を有し、
前記第２スリットは、前記第２スリットが、前記柱状部の最大内径の箇所を含む領域に設けられるように形成する、半導体装置の製造方法。
【請求項１０】
前記絶縁体の１つは、前記積層方向の厚さが、他の前記絶縁体の前記積層方向の厚さが厚くなるように形成し、
前記第２スリットは、前記第２スリットの底が、前記絶縁体の１つで止まるように形成する、請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。積層体には、積層体の上面から基板に達するスリットが、複数形成される。高集積化のため、積層体の積層数を増やすと、メモリホールのアスペクト比が高くなる。アスペクト比が高いメモリホールでは、“ボウイング”が顕著になる。メモリデバイスの電極層は、例えば、犠牲層を導電体に、スリットを介してリプレイスすることで形成される。“ボウイング”によってメモリホールの内径が太くなった箇所は、電極層の抵抗が上昇しやすい。電極層の抵抗の上昇を抑制することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５０４６６号公報
【特許文献２】特開２０１０−１８７０００号公報
【特許文献３】特開２０１５−７９８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、電極層の抵抗の上昇を抑制することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、積層体と、少なくとも２つの第１絶縁層と、少なくとも１つの第２絶縁層と、複数の柱状部とを含む。積層体は、積層方向に沿って絶縁体を介して積層された複数の電極層を含む。第１絶縁層は、積層方向と交わる第１方向に延び、積層体に、積層体の上端から積層体の下端まで設けられる。第２絶縁層は、第１方向に延び、第１絶縁層の１つと第１絶縁層の他の１つとの間の積層体に、積層体の上端から積層体の途中まで設けられる。柱状部は、積層方向に延びる半導体ボディと、半導体ボディと電極層との間に設けられた電荷蓄積部とを含む。柱状部は、第１絶縁層の１つと第２絶縁層との間、および第１絶縁層の他の１つと第２絶縁層との間の積層体に設けられる。柱状部は、ボウイング形状を有する。第２絶縁層は、柱状部の最大内径の箇所を含む領域に設けられる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態の半導体装置の模式斜視図である。
【図２】図２は、第１実施形態の半導体装置の模式平面図である。
【図３】図３は、図２中のIII−III線に沿う模式断面図である。
【図４】図４は、柱状部の１つの例を拡大して示す模式断面図である。
【図５】図５は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
【図６】図６は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
【図７】図７は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
【図８】図８は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
【図９】図９は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
【図１０】図１０は、図３中のＸ−Ｘ線に沿う模式断面図である。
【図１１】図１１は、参考例の模式断面図である。
【図１２】図１２は、第２実施形態の半導体装置の模式断面図である。
【図１３】図１３は、第３実施形態の半導体装置の模式断面図である。
【図１４】図１４は、第４実施形態の半導体装置の模式断面図である。
【図１５】図１５は、第５実施形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。各図面中、同じ要素には同じ符号を付す。実施形態において、“上”とは、例えば、基板から遠ざかる方向を指し、“下”とは、例えば、基板に向かう方向を指す。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
【０００８】
（第１実施形態）  
＜半導体装置＞  
図１は、第１実施形態の半導体装置の模式斜視図である。図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して交わる方向、例えば、直交する方向をＺ方向（積層体１００の積層方向）とする。
【０００９】
図１に示すように、第１実施形態の半導体装置は、メモリセルアレイ１を有する。メモリセルアレイ１は、積層体１００に設けられる。積層体１００は、基板１０の主面１０ａ上に設けられる。基板１０は、例えば、結晶化されたシリコン層を含む。シリコン層の導電型は、例えば、ｐ型である。
【００１０】
積層体１００は、交互に積層された複数の絶縁体４０と複数の電極層４１とを含む。電極層４１は、導電物を含む。導電物は、例えば、導電性のシリコン（Ｓｉ）、タングステン（Ｗ）、およびモリブデン（Ｍｏ）等である。絶縁体４０は、絶縁物を含む。絶縁部は、例えば、シリコン酸化物等である。絶縁物は、エアギャップであってもよい。電極層４１は、積層体１００内に、Ｚ方向に絶縁体４０によって電気的に絶縁されて設けられる。
【００１１】
電極層４１は、少なくとも１つのソース側選択ゲート（ＳＧＳ）と、複数のワード線（ＷＬ）と、少なくとも１つのドレイン側選択ゲート（ＳＧＤ）とを含む。ＳＧＳは、ソース側選択トランジスタ（ＳＴＳ）のゲート電極である。ＷＬは、メモリセル（ＭＣ）のゲート電極である。ＳＧＤは、ドレイン側選択トランジスタ（ＳＴＤ）のゲート電極である。電極層４１の積層数は、任意である。
【００１２】
ＳＧＳは、積層体１００の下部領域に設けられる。ＳＧＤは、積層体１００の上部領域に設けられる。下部領域は、積層体１００の、基板１０に近い側の領域を、上部領域は、積層体１００の、基板１０から遠い側の領域を指す。例えば、複数の電極層４１のうち、基板１０に最も近い電極層４１を含む少なくとも１つが、ＳＧＳとなる。複数の電極層４１のうち、基板１０から最も遠い電極層４１を含む少なくとも１つが、ＳＧＤとなる。ＷＬは、ＳＧＳとＳＧＤとの間に設けられる。
【００１３】
第１実施形態の半導体装置は、ＳＴＤと、ＳＴＳとの間に直列に接続された複数のＭＣを有する。ＳＴＤ、ＭＣ、およびＳＴＳが直列に接続された構造は“メモリストリング（もしくはＮＡＮＤストリング）”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線（ＢＬ）に接続される。ＢＬは、積層体１００の上方に設けられ、Ｙ方向に延びる。
【００１４】
図２は、第１実施形態の半導体装置の模式平面図である。図３は、図２中のIII−III線に沿う模式断面図である。
【００１５】
積層体１００内には、深い第１スリットＳＴａ、浅い第２スリットＳＴｂ、および柱状部ＣＬが設けられる。
【００１６】
第１スリットＳＴａは、積層体１００の上端から積層体１００の下端まで設けられる。図２および図３に示す範囲では、２つの第１スリットＳＴａが示される。２つの第１スリットは、Ｘ方向に延びる。第１スリットＳＴａの側壁上には、第１絶縁層４５が設けられる。第１絶縁層４５は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。積層体１００は、第１絶縁層４５によって、Ｘ方向に沿って分離される。積層体１００の、２つの第１スリットに挟まれた領域はブロック（BLOCK）と呼ばれる。BLOCKは、例えば、情報イレーズの最小単位となる。イレーズサイズは、１つのBLOCK、又は複数のBLOCKを組み合わせることで設定される。
【００１７】
第１スリットＳＴａ内には、第１絶縁層４５に沿って導電層ＬＩが設けられる。導電層ＬＩは、基板１０に達する。基板１０には、ｎ型の半導体層１１が設けられる。導電層ＬＩは、半導体層１１に電気的に接続される。導電層ＬＩは、導電物を含む。導電物は、例えば、Ｗである。導電層ＬＩは、例えば、ソース線（ＳＬ）として機能する。
【００１８】
第２スリットＳＴｂは、積層体１００のBLOCK内に設けられる。第２スリットＳＴｂは、Ｘ方向に延びる。第２スリットＳＴｂは、第１スリットＳＴａと異なり、積層体１００の上端から積層体１００の途中まで設けられる。第２スリットＳＴｂ内には、第２絶縁層４６が設けられている。第２絶縁層４６は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。本実施形態において、第２絶縁層４６は、Ｘ方向に延び、例えば、ＳＧＤを、Ｘ方向に沿って２つに分離する。本実施形態において、分離された２つのＳＧＤの１つは“ＳＧＤ０”と称し、残りの１つは“ＳＧＤ１”と称する。ＳＧＤ０を含むメモリストリングは、“String０”に属する。ＳＧＤ１を含むメモリストリングは、“String１”に属する。“String０”および“String１”は、ＳＬとＢＬとの間に並列に接続される。
【００１９】
図３に示す半導体装置では、ＳＧＤ０は、ＳＧＤＡ０およびＳＧＤＢ０の２つを含む。ＳＧＤ１は、ＳＧＤＡ１およびＳＧＤＢ１の２つを含む。ＳＧＳは、ＳＧＳＡの１つを含む。ＷＬは、実際に使用されるＷＬの他に、ドレイン側ダミーワード線（ＷＬＤＤ）およびソース側ダミーワード線（ＷＬＤＳ）が含まれていてもよい。
【００２０】
柱状部ＣＬは、第１絶縁層４５の１つと第２絶縁層４６との間、および第１絶縁層４５の他の１つと第２絶縁層４６との間の積層体１００に設けられる。柱状部ＣＬは、Ｚ方向に延び、積層体１００の上端から積層体１００の下端まで設けられる。柱状部ＣＬは、メモリホールＭＨ内に設けられる。メモリホールＭＨは、積層体１００内に設けられる。メモリホールＭＨは、Ｚ方向に延びる開孔である。メモリホールＭＨの下端は、基板１０に達する。メモリホールＭＨは、円柱状、もしくは楕円柱状に形成される。
【００２１】
図４は、柱状部ＣＬの１つの例を拡大して示す模式断面図である。図４に示す断面は、例えば、図３に示した断面に対応し、ＭＣが設けられる部分のみを示す。図４においては、メモリホールＭＨの“ボウイング”は、反映していない。
【００２２】
図４に示すように、柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、コア層５０とを含む。メモリ膜３０、半導体ボディ２０、およびコア層５０は、メモリホールＭＨ内に設けられる。メモリ膜３０は、膜中に、電荷蓄積部を含む。電荷蓄積部は、例えば、電荷をトラップするトラップサイト、および／又は浮遊ゲートを含む。ＭＣのしきい値電圧は、電荷蓄積部中の電荷の有無、又は電荷の量によって変化する。これにより、ＭＣは、情報を保持する。図５においては省略されているが、メモリ膜３０は、電荷蓄積部と、半導体ボディ２０との間に、トンネル絶縁膜を備えている。
【００２３】
同様に図４においては省略されているが、メモリ膜３０は、電荷蓄積部と電極層４１との間に、第１ブロック絶縁膜を備えている。トンネル絶縁膜は、情報をイレーズする際、および情報をプログラムする際、電荷、例えば、電子や正孔がトンネリングする。メモリ膜３０は、ＳＧＤとなる電極層４１やＳＧＳとなる電極層４１が形成された部分において、除去されてもよい。この場合、メモリ膜３０の代わりに、ＳＴＤやＳＴＳのゲート絶縁膜３１が設けられる。
【００２４】
半導体ボディ２０は、Ｚ方向に延びる。半導体ボディ２０は、例えば、結晶化されたＰ型シリコンを含む。半導体ボディ２０は、例えば、基板１０と電気的に接続される。
【００２５】
コア層５０は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。コア層５０は、メモリ膜３０と、半導体ボディ２０とが設けられたメモリホールＭＨを埋め込む。
【００２６】
電極層４１と絶縁体４０との間、および電極層４１とメモリ膜３０との間には、第２ブロック絶縁膜４２が設けられる。第２ブロック絶縁膜４２は、例えば、シリコン酸化物とアルミニウム酸化物とを含む。第２ブロック絶縁膜４２は、例えば、消去動作のとき、ＷＬからメモリ膜３０が含む電荷蓄積部への電荷のバックトンネリングを抑制する。
【００２７】
図４においては、図示を省略していたが、図３に示すように、本実施形態のメモリホールＭＨは“ボウイング形状”を有する。ボウイング形状を有するメモリホールＭＨは、例えば、積層体１００の上部領域にあるメモリホールＭＨの内径Ｄｕ、積層体１００の下部領域にあるメモリホールＭＨの内径Ｄｌ、上部領域と下部領域との間の中間領域にあるメモリホールＭＨの内径Ｄｍが異なる。例えば、内径Ｄｍが最大となる。メモリホールＭＨの内径は、柱状部ＣＬの内径である。
【００２８】
第２スリットＳＴｂは、メモリホールＭＨの最大内径Ｄｍの箇所を含む“ボウイング領域Ｂ”に設けられる。“ボウイング領域Ｂ”は、メモリホールＭＨの“ボウイング”が最も顕著に現れる箇所である。本実施形態では、第２スリットＳＴｂの底が、“ボウイング領域Ｂ”を通過する。第２スリットＳＴｂの底は、第２絶縁層４６の底である。これにより、本実施形態の第２絶縁層４６は、積層体１００に、積層体１００の上端から柱状部ＣＬの最大内径の箇所を含む“ボウイング領域Ｂ”にかけて設けられる。
【００２９】
＜製造方法＞
図５〜図９は、第１実施形態の半導体装置の製造方法を示す模式断面図である。図５〜図９に示す断面は、図３に示した断面に対応する。
【００３０】
１．積層体１００の形成  
図５に示すように、基板１０の主面１０ａ上に、積層体１００を形成する。積層体１００は、絶縁体４０と犠牲層４７とを、交互にＺ方向に積層することで形成される。絶縁体４０と、犠牲層４７とは、互いにエッチングの選択比がとれる材料が選ばれる。絶縁体４０に、例えば、シリコン酸化物が選ばれた場合、犠牲層４７には、例えば、シリコン窒化物が選ばれる。
【００３１】
２．メモリホールＭＨおよび柱状部ＣＬの形成  
図６に示すように、メモリホールＭＨを、積層体１００に形成する。メモリホールＭＨは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって、積層体１００に形成される。メモリホールＭＨは、積層体１００を貫通して、基板１０に達するまで、形成される。本実施形態では、メモリホールＭＨの断面形状は、ボウイング形状となる。
【００３２】
次に、柱状部ＣＬを、メモリホールＭＨに形成する。図６においては、柱状部ＣＬの詳細は図示していないが、例えば、図４に示したメモリ膜３０を、積層体１００上に形成する。次に、メモリホールＭＨの底にあるメモリ膜３０の部分を除去し、メモリホールＭＨの底から、基板１０を露出させる。次に、半導体ボディ２０を、メモリ膜３０上に形成する。次に、コア層５０を、半導体ボディ２０上に形成する。コア層５０は、メモリ膜３０と、半導体ボディ２０とが形成されたメモリホールＭＨを埋め込む。これにより、柱状部ＣＬが、メモリホールＭＨに形成される。
【００３３】
３．第１スリットＳＴａおよび第２スリットＳＴｂの形成  
図７に示すように、第１スリットＳＴａと第２スリットＳＴｂとを、積層体１００に形成する。第１スリットＳＴａと第２スリットＳＴｂとは、例えば、フォトレジストをマスクに用いた、異方性エッチングによって積層体１００に形成される。
【００３４】
第１スリットＳＴａは、積層体１００の上端から積層体１００の下端まで形成される。第１スリットＳＴａを形成した後、第１スリットＳＴａを介して、例えば、ｎ型不純物を、基板１０に導入する。これにより、基板１０には、ｎ型の半導体層１１が形成される。
【００３５】
第２スリットＳＴｂは、積層体１００の上端から積層体１００の途中まで形成される。本実施形態の第２スリットＳＴｂは、メモリホールＭＨの最大内径Ｄｍの箇所を含む“ボウイング領域Ｂ”に設けられる。本実施形態では、第２スリットＳＴｂの底は、“ボウイング領域Ｂ”を通過し、より下方の位置（基板１０に近い位置）に達する。
【００３６】
第１スリットＳＴａと第２スリットＳＴｂは、例えば、別々に積層体１００に形成される。可能であれば、第１スリットＳＴａと第２スリットＳＴｂとを同時に形成してもよい。第１スリットＳＴａを先に形成するか、第２スリットＳＴｂを先に形成するかは、任意に選択できる。第１スリットＳＴａと第２スリットＳＴｂとは、同時に積層体１００に形成されてもよい。
【００３７】
本実施形態では、第２スリットＳＴｂのＹ方向の幅Ｗｂは、第１スリットＳＴａのＹ方向の幅Ｗａよりも狭い。例えば、第１スリットＳＴａ内には、図３等に示したように、導電層ＬＩが形成されるが、第２スリットＳＴｂ内には、例えば、導電層ＬＩを形成する必要が、必ずしもないためである。図７においては、幅Ｗｂは、第２スリットＳＴｂで最もボウイングが顕著な箇所での幅を示す。同様に、幅Ｗａについても、第１スリットＳＴａで最もボウイングが顕著な箇所での幅を示す。
【００３８】
第２スリットＳＴｂのＹ方向の幅Ｗｂの最低値は、例えば、犠牲層４７のＺ方向の厚さＴ４７よりも広く設定される。これは、例えば、第２スリットＳＴｂを介した犠牲層４７のリプレイスを可能とするためである。例えば、幅Ｗｂが厚さＴ４７よりも狭いと、犠牲層４７が除去された空間が電極層４１となる導電物によって埋め込まれる前に、第２スリットＳＴｂが電極層４１となる導電物によって閉塞してしまう。第２スリットＳＴｂが閉塞してしまうと、第２スリットＳＴｂを介したリプレイスが行えない。例えば、このような理由から、幅Ｗｂの最低値は、例えば、厚さＴ４７よりも広く設定される。
【００３９】
４．犠牲層４７の（リプレイス工程）  
図８に示すように、犠牲層４７を、第１スリットＳＴａおよび第２スリットＳＴｂを介して除去する。これにより、空間４３が、絶縁体４０の間に形成される。
【００４０】
５．電極層４１の埋め込み（リプレイス工程）  
図９に示すように、空間４３を、電極層４１によって埋め込む。これにより、積層体１００には、電極層４１が形成される。電極層４１は、第１スリットＳＴａの側壁および第２スリットＳＴｂの側壁にも形成される。第１スリットＳＴａの側壁に形成された電極層４１および第２スリットＳＴｂの側壁に形成された電極層４１は、それぞれ除去される。図９は、電極層４１が、第１スリットＳＴａの側壁および第２スリットＳＴｂの側壁から除去された状態を示す。
【００４１】
６．第１絶縁層４５、第２絶縁層４６、および導電層ＬＩの形成  
図３に示すように、第１絶縁層４５を、第１スリットＳＴａの側壁に形成する。次に、第２スリットＳＴｂを、第２絶縁層４６によって埋め込む。第１絶縁層４５を先に形成するか、第２絶縁層４６を先に形成するかは、任意に選択できる。可能であれば、第１絶縁層４５と第２絶縁層４６とを同時に形成してもよい。
【００４２】
次に、第１絶縁層４５を、第１スリットＳＴの底から除去する。これにより、第１スリットＳＴの底には、半導体層１１が露出する。次に、導電層ＬＩを、第１スリットＳＴに形成する。導電層ＬＩは、半導体層１１に電気的に接続される。以降は、周知の製造方法に従えばよい。
【００４３】
第１実施形態の半導体装置は、例えば、図５〜図９に示した製造方法によって、製造することができる。
【００４４】
このような第１実施形態によれば、以下のような利点を得ることができる。  
図１０は、図３中のＸ−Ｘ線に沿う模式断面図である。図１０に示す断面は、例えば、ＸＹ平面に沿った断面である。図１０に示す断面は、“ボウイング”が顕著となる箇所を示す。図１０に示すメモリホールＭＨの内径は、図３に示した最大の内径Ｄｍである、と仮定する。
【００４５】
第１実施形態によれば、犠牲層４７の電極層４１へのリプレイスを、第１スリットＳＴａと第２スリットＳＴｂとの双方を介して行う。第２スリットＳＴｂは、最大内径Ｄｍの箇所を含む“ボウイング領域Ｂ”に設けられる。このため、メモリホールＭＨの“ボウイング”が最も顕著となる“ボウイング領域Ｂ”においては、電極層４１となる導電物が、第２スリットＳＴｂからも積層体１００の中に向かって入り込む。このため、“ボウイング領域Ｂ”において、第２スリットＳＴｂと柱状部ＣＬとの間を、導電物で満たすことができる。
【００４６】
図１０に示すように、電極層４１には、抵抗が低くなる領域Ｓａが存在する。領域Ｓａは、第１スリットＳＴａと柱状部ＣＬとの間にある。領域Ｓａで抵抗が低くなる理由の１つは、領域Ｓａには、柱状部ＣＬがなく、電極層４１となる導電物で満たされていることである。
【００４７】
第１実施形態では、領域Ｓａと同様な領域Ｓｂが、第２スリットＳＴｂに接する電極層４１に存在する。領域Ｓｂは、第２スリットＳＴｂと柱状部ＣＬとの間にある。領域Ｓｂも、領域Ｓａと同様に、柱状部ＣＬがなく、電極層４１となる導電物で満たされる。したがって、領域Ｓｂは、領域Ｓａと同様に、抵抗が低くなる。
【００４８】
図１１は、参考例の模式断面図である。図１１に示す断面は、図１０に示した断面に対応する。図１１に示す参考例は、第２スリットＳＴｂが無い場合の１つの例である。
【００４９】
図１１に示すように、第２スリットＳＴｂがない場合、第１スリットＳＴａ間で、電極層４１は、網目状のままとなってしまう。特に、“ボウイング領域Ｂ”においては、メモリホールＭＨの内径Ｄｍが太くなっている。このため、隣接するメモリホールＭＨの距離が近い。したがって、メモリホールＭＨの周囲に形成される電極層４１の幅も細くなり、電極層４１の抵抗が上昇しやすい。
【００５０】
このような参考例に対して、第１実施形態によれば、第２スリットＳＴｂがあるので、第１スリットＳＴａ間に領域Ｓｂが形成される。しかも、第１実施形態では、領域Ｓｂが、“ボウイング領域Ｂ”に設けられる。このため、最も電極層４１の抵抗が上昇しやすい箇所において、電極層４１の抵抗を上昇が抑制される。
【００５１】
このように、第１実施形態によれば、例えば、図１０に示す参考例に比較して、メモリホールＭＨの“ボウイング”が最も顕著となる“ボウイング領域Ｂ”において、電極層４１の抵抗の上昇を抑制することが可能な半導体装置と、その製造方法とが得ることができる。
【００５２】
（第２実施形態）  
＜半導体装置＞  
図１２は、第２実施形態の半導体装置の模式断面図である。図１２に示す断面は、図３に示す断面に対応する。
【００５３】
図１２に示すように、第２実施形態が、例えば、図３に示した第１実施形態と異なるところは、２つの第２スリットＳＴｂを、１つのBLOCKに設けたことである。第２実施形態では、１つのBLOCKに設定されるStringが、String０〜String２の３つとなる。
【００５４】
このように、第２スリットＳＴｂは、１つのBLOCKに、２つ以上設けることも可能である。なお、第２スリットＳＴｂを、１つのBLOCKに２つ以上設けることが可能な理由としては、図８および図９に示したように、犠牲層４７の電極層４１へのリプレイスを、第１スリットＳＴａ、および第２スリットＳＴｂの双方から行うことがあげられる。犠牲層４７の電極層４１へのリプレイスを、第２スリットＳＴｂからも行うことで、第２スリットＳＴｂ間においても、犠牲層４７の電極層４１へのリプレイスが可能となる。
【００５５】
第２実施形態においても、第２スリットＳＴｂが、“ボウイング領域Ｂ”に設けられる。このため、第２実施形態においても、第１実施形態と同様に、“ボウイング”によってメモリホールＭＨの内径が太くなった箇所において、電極層４１の抵抗の上昇を抑制することができる。
【００５６】
（第３実施形態）  
＜半導体装置＞  
図１３は、第３実施形態の半導体装置の模式断面図である。図１３に示す断面は、図３に示す断面に対応する。
【００５７】
図１３に示すように、第３実施形態が、例えば、図３に示した第１実施形態と異なるところは、第２スリットＳＴｂを、電極層４１のうち、ＳＧＤとなる電極層４１に設けたことである。第３実施形態では、例えば、第２スリットＳＴｂは、電極層４１（ＳＧＤ１）と、電極層４１（ＷＬＤＤ）との間の絶縁体４０で止まる。電極層４１（ＷＬＤＤ）は、ドレイン側ダミーワード線となる電極層である。第３実施形態では、メモリホールＭＨの“ボウイング”が顕著となる位置が、ＳＧＤとなる電極層４１が設けられる位置にある。
【００５８】
第３実施形態では、ＳＧＤとなる電極層４１が、電極層４１（ＳＧＤＡ）と電極層４１（ＳＧＤＢ）との２つを含む。第２スリットＳＴｂは、電極層４１（ＳＧＤＡ）と電極層４１（ＳＧＤＢ）とを、Ｘ方向に沿って分離する。このため、電極層４１（ＳＧＤＡ）は、String０側の電極層４１（ＳＧＤＡ０）と、String１側の電極層４１（ＳＧＤＡ１）とに分離される。同様に、電極層４１（ＳＧＤＢ）は、String０側の電極層４１（ＳＧＤＢ０）と、String１側の電極層４１（ＳＧＤＢ１）とに分離される。
【００５９】
第３実施形態は、第２スリットＳＴｂの底を、電極層４１のうち、ＳＧＤとなる電極層４１に接するように、積層体１００の途中で止める。このため、例えば、ＳＧＤを２層以上の電極層４１を用い、かつ、メモリホールＭＨの最大内径Ｄｍが、ＳＧＤとなる電極層４１を含む領域にある場合に、有効に適用することができる。
【００６０】
第３実施形態においても、第２スリットＳＴｂを、“ボウイング領域Ｂ”に設けるので、第１実施形態と同様に、“ボウイング”によってメモリホールＭＨの内径が太くなった箇所において、電極層４１の抵抗の上昇を抑制することができる。
【００６１】
（第４実施形態）  
＜半導体装置＞  
図１４は、第４実施形態の半導体装置の模式断面図である。図１４に示す断面は、図３に示す断面に対応する。
【００６２】
図１４に示すように、第４実施形態が、例えば、図３に示した第１実施形態と異なるところは、第２スリットＳＴｂの底に接する絶縁体４０ａのＺ方向の厚さＴ４０ａが、他の絶縁体４０のＺ方向の厚さＴ４０よりも厚いことである。厚さＴ４０ａを、他の絶縁体４０の厚さＴ４０よりも厚くすることで、絶縁体４０ａは、例えば、第２スリットＳＴｂを形成する際のストッパーの役目を果たす。これにより、第２スリットＳＴｂは、より確実に絶縁体４０ａで止めることができる。したがって、第４実施形態によれば、第２スリットＳＴｂの深さの制御性が、絶縁体４０ａを設けない場合に比較して、向上する。
【００６３】
第４実施形態によれば、第１実施形態と同様の利点を得られる他、第２スリットＳＴｂの深さの制御性が向上するので、例えば、ＷＬとなる電極層４１を、意図せず第２スリットＳＴｂによって分離してしまう可能性を低減できる。この結果、意図しないＷＬの抵抗の上昇を抑制することができる。
【００６４】
第４実施形態では、絶縁体４０ａの厚さを厚くする他、絶縁体４０ａに、絶縁体４０よりもエッチングされ難い材料を用いることも可能である。例えば、絶縁体４０がシリコン酸化物であった場合には、絶縁体４０ａにはアルミニウム酸化物を用いる。
【００６５】
さらに、絶縁体４０ａは、第１絶縁物と、第１絶縁物と積層され、第１絶縁物とは異なった第２絶縁物とを含むようにしてもよい。例えば、第１絶縁物がシリコン酸化物であった場合には、第２絶縁物として、例えば、アルミニウム酸化物を選べばよい。
【００６６】
（第５実施形態）  
＜半導体装置＞  
図１５は、第５実施形態の半導体装置の模式断面図である。図１５に示す断面は、図１４に示す断面に対応する。
【００６７】
図１５に示すように、第５実施形態が、例えば、図１４に示した第４実施形態と異なるところは、絶縁体４０ａを、ＳＧＤとなる電極層４１（ＳＧＤＡ）と、ＷＬとなる電極層４１（ＷＬ）との間に設けたことである。ＷＬの１つの例は、例えば、ドレイン側ダミーワード線ＷＬＤＤである。
【００６８】
Ｚ方向の厚さが厚い絶縁体４０ａは、電極層４１（ＳＧＤＡ）と電極層４１（ＷＬ）との間に設けるようにしてもよい。
【００６９】
第５実施形態においても、第４実施形態と同様に、絶縁体４０ａに、絶縁体４０よりもエッチングされ難い材料を用いることも可能である。
【００７０】
さらに、第４実施形態と同様に、絶縁体４０ａは、第１絶縁物と、第１絶縁物と積層され、第１絶縁物とは異なった第２絶縁物とを含むようにしてもよい。
【００７１】
以上、実施形態によれば、電極層の抵抗の上昇を抑制することが可能な半導体装置およびその製造方法を提供できる。
【００７２】
以上、第１〜第５実施形態について説明した。しかし、実施形態は、第１〜第５実施形態に限られるものではない。これらの実施形態は、一例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、実施形態の要旨を逸脱しない範囲で、種々の省略、置き換え、および変更を行うことができる。
【符号の説明】
【００７３】
１…メモリセルアレイ、  １０…基板、  １０ａ…主面、  １１…半導体層、  ２０…半導体ボディ、  ３０…メモリ膜、  ３１…ゲート絶縁膜、  ４０、４０ａ…絶縁体、  ４１…電極層、  ４２…第２ブロック絶縁膜、  ４３…空間、  ４５…第１絶縁層、  ４６…第２絶縁層、  ４７…犠牲層、  ５０…コア層、  １００…積層体、  ＳＧＳ…ソース側選択ゲート、  ＳＴＳ…ソース側選択トランジスタ、  ＳＧＤ、ＳＧＤ０、ＳＧＤ１、ＳＧＤＡ〜ＳＧＤＢ、ＳＧＤＡ０〜ＳＧＤＢ０、ＳＧＤＡ１〜ＳＧＤＢ１…ドレイン側選択ゲート、  ＳＴＤ…ドレイン側選択トランジスタ、  ＷＬ…ワード線、  ＷＬＤＤ…ドレイン側ダミーワード線、  ＭＣ…メモリセル、  Ｃｂ…コンタクト、  ＢＬ…ビット線、  ＳＴａ…第１スリット、  ＳＴｂ…第２スリット、  ＬＩ…導電層（ＳＬ）、  BLOCK…ブロック、  String０…ＳＧＤ０を含むメモリストリング、  String１…ＳＧＤ１を含むメモリストリング、  String２…ＳＧＤ２を含むメモリストリング、  ＣＬ…柱状部、  ＭＨ…メモリホール、  Ｂ…ボウイング領域、  Ｓａ…領域、  Ｓｂ…領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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