(57)【要約】【課題】信号の電力を高い効率で増幅し、複数の系統へ分配することができる小型な電力増幅分配回路を提供する。【解決手段】電力増幅分配回路は、１巻の環状の第１インダクタ、および、第１インダクタの一部に沿った形状のＮ巻の環状の第２インダクタを有し、入力信号を正相信号と逆相信号に変換する変換素子と、ソースが第３電源に接続され、正相信号をゲートで受ける第１トランジスタと、ソースが第４電源に接続され、逆相信号をゲートで受ける第２トランジスタと、第１トランジスタのゲートと第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、第２トランジスタのゲートと第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、第１トランジスタのドレインと第２トランジスタのドレインとに接続され、第１分配信号と第２分配信号を出力する出力整合回路と、を備える。【選択図】図４
2018160882.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、
ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、
ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、
前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、
前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、
を備える電力増幅分配回路。
【請求項２】
前記出力整合回路は、前記第１トランジスタのドレインの出力と前記第２トランジスタのドレインの出力とのインピーダンス変換を行なうことによって、前記第１端子のインピーダンスと前記第１出力端子のインピーダンスと前記第２出力端子のインピーダンスとが等しくする、
請求項１に記載の電力増幅分配回路。
【請求項３】
前記第１インピーダンス回路および前記第２インピーダンス回路は、それぞれ、キャパシタを有する、
請求項１に記載の電力増幅分配回路。
【請求項４】
前記第１インピーダンス回路および前記第２インピーダンス回路は、それぞれ、前記キャパシタに直列に接続する抵抗を有する、
請求項３に記載の電力増幅分配回路。
【請求項５】
前記第１出力端子に接続され、前記第１分配信号の位相を調整した第１位相調整信号を出力する第１位相シフタと、
前記第１位相シフタに接続され、前記第１位相調整信号を分岐して出力する第１方向性結合器と、
前記第２出力端子に接続され、前記第２分配信号の位相を調整した第２位相調整信号を出力する第２位相シフタと、
前記第２位相シフタに接続され、前記第２位相調整信号を分岐して出力する第２方向性結合器と、
前記第１方向性結合器と、前記第２方向性結合器に接続され、前記第１位相調整信号と前記第２位相調整信号との位相差を示す信号を出力する検出器と、
前記検出器、前記第１位相シフタ、および、前記第２位相シフタに接続され、前記位相差に基づいて、前記第１位相シフタおよび／または前記第２位相シフタが調整する位相調整量を制御する位相制御器と、
を備える請求項１に記載の電力増幅分配回路。
【請求項６】
前記第１方向性結合器に接続され、前記第１位相調整信号の出力の一部を終端させる第１終端素子と、
前記第２方向性結合器に接続され、前記第２位相調整信号の出力の一部を終端させる第２終端素子と、
を更に備える請求項５に記載の電力増幅分配回路。
【請求項７】
複数の電力増幅分配回路を接続する多段型の電力増幅分配回路であって、
前記複数の電力増幅回路は、それぞれ、
入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、
ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、
ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、
前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、
前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、
を備え、
第１の電力増幅分配回路の前記第１出力端子は、第２の電力増幅分配回路の前記第１端子に接続され、
前記第１の電力増幅分配回路の前記第２出力端子は、第３の電力増幅分配回路の前記第１端子に接続され、
前記複数の電力増幅分配回路の前記第１端子に接続していないＸ個（Ｘは２以上の整数）の出力端子から、Ｘ系統の分配信号を出力する、
多段型の電力増幅分配回路。
【請求項８】
前記Ｘ個の出力端子それぞれに接続され、各系統の分配信号の位相を調整した第１位相調整信号から第Ｘ位相調整信号をそれぞれ出力するＸ個の位相シフタと、
前記Ｘ個の位相シフタそれぞれに接続され、前記第１位相調整信号から第Ｘ位相調整信号を分岐して出力するＸ個の方向性結合器と、
第ｉ方向性結合器（ｉは１以上Ｘ−１以下の整数）と、第ｉ＋１方向性結合器に接続され、第ｉ位相調整信号と第ｉ＋１位相調整信号との位相差を示す信号を出力する第ｉ検出器と、
前記第ｉ検出器、第ｉ位相シフタ、および、第ｉ＋１位相シフタに接続され、前記位相差に基づいて、前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を制御する位相制御器と、
を備える、
請求項７に記載の多段型の電力増幅分配回路。
【請求項９】
第１方向性結合器に接続され、第１位相調整信号の出力の一部を終端させる第１終端素子と、
第Ｘ方向性結合器に接続され、第Ｘ位相調整信号の出力の一部を終端させる第２終端素子と、
を更に備える請求項８に記載の多段型の電力増幅分配回路。
【請求項１０】
前記位相制御器は、
前記第ｉ検出器（ｉは２以上Ｘ−２以下の整数）から出力される位相差を示す信号に基づいて、前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を制御し、
前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を決定した後、第ｉ−１検出器から出力される位相差を示す信号に基づいて、第ｉ−１位相シフタが調整する位相調整量を制御し、第ｉ＋１検出器から出力される位相差を示す信号に基づいて、第ｉ＋２位相シフタが調整する位相調整量を制御する、
請求項８に記載の多段型の電力増幅分配回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電力増幅分配回路及び多段型の電力増幅分配回路に関する。
【背景技術】
【０００２】
近年、通信やレーダに代表される無線技術では、広帯域信号を利用できるということから、ミリ波帯が注目されている。例えば、ミリ波帯のうち、６０ＧＨｚ帯は高速通信に利用され、７６ＧＨｚ帯は高分解能レーダに利用されている。そして、今後の更なる性能向上を目的として、１００ＧＨｚを超える周波数帯への拡張も期待される。
【０００３】
ミリ波帯の高速通信、高分解能レーダを実現するために、ビームフォーミングやＭＩＭＯ（Multiple-Input Multiple-Output）といった方式が、無線信号の送受信方式として利用される。ビームフォーミングやＭＩＭＯといった方式では、信号の電力を増幅し、増幅した信号を複数の系統に分配し、分配した各系統の信号に対して信号処理が行われる。そのため、ビームフォーミングやＭＩＭＯといった方式では、信号の電力を増幅し、複数の系統に分配する回路が検討されている。
【０００４】
例えば、非特許文献１には、ミリ波帯の信号の電力を増幅し、複数の系統に分配する回路が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】“A 65nm CMOS 4-Element Sub-34mW/Element 60GHz Phased-Array Transceiver”  IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, 2011, pp. 20-24.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１に開示される回路は、通過する信号の波長を利用した動作原理であるため、回路のサイズの拡大に伴う電力損失が大きいため増幅率が低い。
【０００７】
本開示の非限定的な実施例は、信号の電力を高い効率で増幅し、複数の系統へ分配することができる小型な電力増幅分配回路及び多段型の電力増幅分配回路の提供に資する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る電力増幅分配回路は、入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、を備える。
【０００９】
本開示の一態様に係る多段型の電力増幅分配回路は、複数の電力増幅分配回路を接続する多段型の電力増幅分配回路であって、前記複数の電力増幅回路は、それぞれ、入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、を備え、第１の電力増幅分配回路の前記第１出力端子は、第２の電力増幅分配回路の前記第１端子に接続され、前記第１の電力増幅分配回路の前記第２出力端子は、第３の電力増幅分配回路の前記第１端子に接続され、前記複数の電力増幅分配回路の前記第１端子に接続していないＸ個（Ｘは２以上の整数）の出力端子から、Ｘ系統の分配信号を出力する。
【００１０】
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または、記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１１】
本開示の一態様によれば、信号の電力を高い効率で増幅し、複数の系統へ分配することができる小型な電力増幅分配回路を実現できる。
【００１２】
本開示の一態様における更なる利点および効果は、明細書および図面から明らかにされる。かかる利点および／または効果は、いくつかの実施形態並びに明細書および図面に記載された特徴によってそれぞれ提供されるが、１つまたはそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
【図面の簡単な説明】
【００１３】
【図１】非特許文献１に開示される電力増幅分配回路の構成を示す図
【図２】クロスカップルキャパシタを用いた差動増幅回路の構成を示す図
【図３Ａ】１巻のトランスフォーマ型バランの一例を示す平面図
【図３Ｂ】図３Ａの線Ｘ１−Ｘ２における断面図
【図４】本開示の実施の形態１に係る電力増幅分配回路の構成例を示す回路図
【図５】本開示の実施の形態１に係る電力増幅分配回路の構成例を示す回路図
【図６Ａ】本開示の実施の形態１に係る電力増幅分配回路の特性比較の第１例を示す図
【図６Ｂ】本開示の実施の形態１に係る電力増幅分配回路の特性比較の第２例を示す図
【図７Ａ】巻数比が１対２であるトランスフォーマ型バランの第１の構成例を示す平面図
【図７Ｂ】図７Ａの線Ｘ１−Ｘ２における断面図
【図８Ａ】巻数比が１対２であるトランスフォーマ型バランの第２の構成例を示す平面図
【図８Ｂ】図８Ａの線Ｘ１−Ｘ２における断面図
【図９】本開示の実施の形態２に係る電力増幅分配回路の構成例を示す図
【図１０】本開示の実施の形態２における検出器の構成の第１例を示す図
【図１１】本開示の実施の形態２における検出器の構成の第２例を示す図
【図１２】本開示の実施の形態２における位相制御方法の第１の例を示すフローチャート
【図１３】本開示の実施の形態２における位相制御方法の第２の例を示すフローチャート
【図１４】本開示の実施の形態２における位相制御方法の第３の例を示すフローチャート
【図１５】本開示の実施の形態２における位相調整順の制御方法の一例を示すフローチャート
【図１６】巻数比が１対１．５であるトランスフォーマ型バランの構成例を示す平面図
【発明を実施するための形態】
【００１４】
図１は、非特許文献１に開示される電力増幅分配回路１００の構成を示す図である。
【００１５】
電力増幅分配回路１００は、増幅回路１０１と、ウィルキンソン電力分配回路１０２−１〜１０２−ｎとを有する。
【００１６】
増幅回路１０１は、単相入出力増幅回路であり、入力信号Ｖｉｎを増幅し、増幅後の信号をウィルキンソン電力分配回路１０２−１へ出力する。
【００１７】
ウィルキンソン電力分配回路１０２−１は、増幅回路１０１から入力された信号を２系統に分配し、分配した一方の信号をウィルキンソン電力分配回路１０２−２へ出力し、他方の信号をウィルキンソン電力分配回路１０２−３へ出力する。ウィルキンソン電力分配回路１０２−２〜ウィルキンソン電力分配回路１０２−ｎも、同様に、入力された信号を２系統に分配する。
【００１８】
この構成により、非特許文献１に開示される電力増幅分配回路１００は、入力信号Ｖｉｎを増幅し、ｘ系統（ｘは、２以上の整数）の出力信号（出力信号Ｖｏｕｔ１〜出力信号Ｖｏｕｔｘ）に分配する。
【００１９】
しかしながら、ウィルキンソン電力分配回路１０２−１〜１０２−ｎは、通過する信号の波長を利用した動作原理であるため、回路サイズの拡大に伴う電力損失が大きいため増幅率が低い。
【００２０】
増幅回路の高周波帯での性能（例えば、電力損失の大きさ）を評価する指標として、最大有能利得（ＭＡＧ：Maximum Available Gain）と安定係数（Ｋｆ）がある。
【００２１】
ＭＡＧは、その増幅回路の構成における理論上の最大増幅率を示す。Ｋｆは、その増幅回路が発振するかどうかを定量的に示したものである。ＭＡＧとＫｆは、増幅回路のＹパラメータ（Ｙ１１、Ｙ１２、Ｙ２１、Ｙ２２）を用いて、次式（１）、式（２）で表現される。
MAG=|Y21/Y12|*(Kf-(Kf^2-1)^(1/2))                       …（１）
Kf={2Re[Y11]Re[Y22]-Re[Y12*Y21]}/|Y21*Y12|              …（２）
【００２２】
ＭＡＧの値が大きい程、その増幅回路の理論上の電力損失は少なく、信号を高効率で増幅できることを意味する。また、Ｋｆの値が大きいほど、その増幅回路が発振することを抑制して、信号を安定して増幅できることを意味する。
【００２３】
ミリ波帯の信号を高効率で増幅する構成として、クロスカップルキャパシタを用いた差動増幅回路がある。図２は、クロスカップルキャパシタを用いた差動増幅回路２００の構成を示す図である。
【００２４】
差動増幅回路２００は、トランジスタ２０１と、トランジスタ２０２と、キャパシタ２０３と、キャパシタ２０４とを有する。差動増幅回路２００には、入力信号Ｖｉｎと、入力信号−Ｖｉｎとが入力される。入力信号Ｖｉｎの位相と入力信号−Ｖｉｎの位相は、１８０°異なる
【００２５】
トランジスタ２０１のソース端子は、接地される。トランジスタ２０１のゲート端子には、入力信号Ｖｉｎが入力される。トランジスタ２０２のソース端子は、接地される。トランジスタ２０２のゲート端子には、入力信号−Ｖｉｎが入力される。
【００２６】
キャパシタ２０３は、容量値Ｃｘを有し、トランジスタ２０１のドレイン端子と、トランジスタ２０２のゲート端子との間に接続される。キャパシタ２０４は、容量値Ｃｘを有し、トランジスタ２０２のドレイン端子と、トランジスタ２０１のゲート端子との間に接続される。
【００２７】
また、トランジスタ２０１のゲート端子とトランジスタ２０２のゲート端子は、図示しない入力整合回路と接続する。入力整合回路を介して、トランジスタ２０１とトランジスタ２０２のゲート電圧が供給される。
【００２８】
また、トランジスタ２０１のドレイン端子とトランジスタ２０２のドレイン端子は、図示しない出力整合回路と接続する。出力整合回路を介して、トランジスタ２０１とトランジスタ２０２のドレイン電圧が供給される。
【００２９】
そして、出力信号Ｖｏｕｔがトランジスタ２０１のドレイン端子側から出力され、出力信号−Ｖｏｕｔがトランジスタ２０２のドレイン端子側から出力される。出力信号Ｖｏｕｔの位相と出力信号―Ｖｏｕｔの位相は、１８０°異なる。
【００３０】
差動増幅回路２００のＹパラメータＹ１２、Ｙ２１は、それぞれ、次式（３）、（４）によって表される。
Y12＝−ｊω（Cgd-Cx）                                                 …（３）
Y21＝ｇｍ−ｊω（Cgd-Cx）                                             …（４）
【００３１】
ここで、Ｃｇｄはトランジスタ２０１、トランジスタ２０２のゲート−ドレイン間の寄生容量の値、ｇｍはトランジスタ２０１、トランジスタ２０２のトランスコンダクタンスを表している。
【００３２】
式（３）、（４）において、寄生容量値Ｃｇｄが容量値Ｃｘによって打ち消されることにより、Ｙ１２、Ｙ２１を小さくできる。特に、Ｙ１２が小さくなることにより、式（１）に示すＭＡＧの値が大きくなり、差動増幅回路２００の理論上の最大増幅率が増加する。また、Ｙ１２が小さくなることにより、式（２）に示すＫｆの値が大きくなるため、差動増幅回路２００の安定性が向上する。つまり、Ｙ１２が小さくなることにより、差動増幅回路２００の増幅率と安定性が向上する。
【００３３】
図２に示す差動増幅回路２００を電力増幅分配回路に適用するためには、単相信号を差動信号に変換するバランが入出力の両側で必要となる。バランには、ラットレース型のような分布定数型の構成とトランスフォーマ型のような集中定数型の構成とがある。
【００３４】
分布定数型の構成は、図１に示したウィルキンソン電力分配回路１０２−１〜１０２−ｎと同様に、回路のサイズと電力損失が大きい。一方、トランスフォーマ型のような集中定数型のバランは、小型で且つ低損失という長所がある。
【００３５】
しかしながら、トランスフォーマ型のような集中定数型の構成をとるバランは、構造の非対称性や、内在または接続先による外的な寄生成分により、変換後の差動信号の位相誤差が大きくなる。この位相誤差を考慮した場合、式（３）、式（４）にそれぞれ示したＹ１２、Ｙ２１は、それぞれ、次式（５）、（６）に置き換えられる。
Y12＝−ｊω（Cgd-Cx*EXP（ｊθｂ））                     …（５）
Y21＝ｇｍ１−ｊω（Cgd-Cx*EXP（ｊθａ））               …（６）
【００３６】
ここで、θａ、θｂは、理想的な差動信号に対する位相誤差である。具体的には、θａ、θｂは、１８０°からの位相誤差を表している。θａ、θｂは、それぞれ、信号の周波数ｆの関数となる。
【００３７】
信号の周波数ｆの関数であるθａやθｂが、特定の周波数ｆｓにおいて１８０°になる場合、EXP（ｊθｂ）およびEXP（ｊθａ）の値が、−１となる。そのため、式（５）、式（６）のＣｘの項（つまり、-Cx*EXP（ｊθｂ）および-Cx*EXP（ｊθａ））が正になり、周波数ｆｓにおいて差動増幅回路２００内でポジティブフィードバックがかかる。これにより、差動増幅回路２００は不安定になり、発振する可能性がある。
【００３８】
位相誤差を抑えるバランの構成として、例えば、図３Ａ、図３Ｂに示す構成がある。図３Ａは、１巻のトランスフォーマ型バラン３００の一例を示す平面図である。図３Ｂは、図３Ａの線Ｘ１−Ｘ２における断面図である。図３Ｂにおける（ａ）〜（ｅ）は、図３Ａにおける（ａ）〜（ｅ）とそれぞれ対応している。
【００３９】
図３Ａに示すトランスフォーマ型バラン３００は、端子３０１と端子３０２とを有する非平衡側環状インダクタ３０３、および、端子３０４と端子３０５と端子３０６とを有する平衡側環状インダクタ３０７から構成される。
【００４０】
非平衡側環状インダクタ３０３と平衡側環状インダクタ３０７とは、それぞれ、対称性の高い１巻の環状のインダクタである。平衡側環状インダクタ３０７の環の部分は、図３Ａに示す平面図において、非平衡側環状インダクタ３０３の環の部分の内側に設けられる。図３Ｂに示すように、非平衡側環状インダクタ３０３は、第１層に設けられ、平衡側環状インダクタ３０７は、第１層よりも下層に位置する第２層に設けられる。なお、非平衡側環状インダクタ３０３と平衡側環状インダクタ３０７とは、同じサイズであってもよいし、平衡側環状インダクタ３０７が、非平衡側環状インダクタ３０３よりも大きくてもよい。
【００４１】
端子３０１は、単相の入力信号が入力される端子であり、端子３０２は、ＤＣ電源が供給される端子である。端子３０４は、正相の出力信号が出力される端子であり、端子３０５は、逆相の出力信号が出力される端子であり、端子３０６は、ＤＣ電源が供給されるセンタータップ端子である。なお、端子３０１にＤＣ電源が供給され、端子３０２に単相の入力信号が入力されても良い。この場合、正相の出力信号が端子３０５から出力され、逆相の出力信号が端子３０４から出力される。
【００４２】
図３Ａ、図３Ｂに示すトランスフォーマ型バラン３００は、対称性の高い１巻の環状のインダクタを平衡側、非平衡側それぞれに用いた構成であるため、位相誤差を抑えながら、単相信号を差動信号に変換することができる。
【００４３】
しかしながら、図３Ａ、図３Ｂに示すトランスフォーマ型バラン３００では、１巻の環状のインダクタに限定されてしまい、Ｎ巻（Ｎは２以上の整数）の環状のインダクタを用いることが困難であるため、設計自由度が低く、差動増幅回路において最適なインピーダンス条件とすることが難しい。そのため、差動増幅回路の増幅率が低くなる。
【００４４】
このような事情に鑑み、本開示は、信号の電力を高い効率で増幅し、分配することができる小型な電力増幅分配回路を提供することを目的とする。
【００４５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する実施の形態は一例であり、本開示は以下の実施の形態により限定されるものではない。
【００４６】
（実施の形態１）
図４は、本開示の実施の形態１に係る電力増幅分配回路４０１の構成例を示す回路図である。電力増幅分配回路４０１は、入力端子Ｔｉｎから入力される入力信号を増幅し、出力端子Ｔｏｕｔｐから正相の出力信号を出力し、出力端子Ｔｏｕｔｎから逆相の出力信号を出力する。つまり、電力増幅分配回路４０１は、１系統の入力信号を２系統の出力信号に分配する分配回路である。
【００４７】
図４に示す電力増幅分配回路４０１は、トランスフォーマ型バラン４０２と、トランジスタ４０３と、トランジスタ４０４と、インピーダンス回路４０５と、インピーダンス回路４０６と、出力整合回路４０７とを有する。
【００４８】
トランスフォーマ型バラン４０２は、入力信号を正相の信号と逆相の信号に変換する単相−差動変換回路である。また、トランスフォーマ型バラン４０２は、インピーダンス変換を行う入力整合回路としても機能する。
【００４９】
トランスフォーマ型バラン４０２は、環状のインダクタである非平衡側インダクタ４０２ａと、環状のインダクタである平衡側インダクタ４０２ｂとを有する。平衡側インダクタ４０２ｂは、非平衡側インダクタ４０２ａの一部に沿った形状を有する（後述する図７Ａ、図７Ｂ参照）。非平衡側インダクタ４０２ａと平衡側インダクタ４０２ｂとの巻数比は、１対Ｎ（Ｎは２以上の整数）である。
【００５０】
非平衡側インダクタ４０２ａは、入力端子Ｔｉｎに接続する端子Ｔ１と、グランド（ＧＮＤ）に接続する端子Ｔ２とを有する。端子Ｔ１には、入力信号が入力され、端子Ｔ２には、０［Ｖ］の電圧が供給される。なお、端子Ｔ２は、０［Ｖ］以外の電圧を供給するＤＣ電源と接続してもよい。
【００５１】
平衡側インダクタ４０２ｂは、正相の信号が出力される端子Ｔ３と、逆相の信号が出力される端子Ｔ４と、ＤＣ電源Ｖｇが供給される端子（センタータップ端子）Ｔ５とを有する。
【００５２】
トランスフォーマ型バラン４０２は、非平衡側インダクタ４０２ａと平衡側インダクタ４０２ｂが磁界結合されることによって構成され、端子Ｔ１から入力される入力信号を、互いに逆相となる２つの信号に変換するバランとして機能する。
【００５３】
つまり、トランスフォーマ型バラン４０２は、入力信号が入力される端子Ｔ１（第１端子）とＤＣ電源（第１電源）に接続される端子Ｔ２（第２端子）とが設けられる１巻の環状の非平衡側インダクタ４０２ａ（第１インダクタ）、および、正相信号を出力する端子Ｔ３（第３端子）と逆相信号を出力する端子Ｔ４（第４端子）とＤＣ電源（第２電源）に接続される端子Ｔ５（第５端子）とが設けられ、非平衡側インダクタ４０２ａ（第１インダクタ）の一部に沿った形状のＮ巻の環状の平衡側インダクタ４０２ｂ（第２インダクタ）を有し、入力信号を正相信号と逆相信号に変換する変換素子である。
【００５４】
なお、トランスフォーマ型バラン４０２の非平衡側インダクタ４０２ａおよび／または平衡側インダクタ４０２ｂに対し、キャパシタ、インダクタ、抵抗などの別の回路素子を接続し、入力整合回路を構成してもよい。これにより、トランスフォーマ型バラン４０２の設計自由度が高められる。
【００５５】
なお、トランスフォーマ型バラン４０２の構成例については後述する。
【００５６】
トランジスタ４０３のゲート端子は、平衡側インダクタ４０２ｂの端子Ｔ３に接続する。そして、トランジスタ４０３のゲート端子には、トランスフォーマ型バラン４０２から正相の信号が入力される。トランジスタ４０３のソース端子は、グランド（ＧＮＤ）に接続され、０［Ｖ］の電圧が供給される。なお、トランジスタ４０３のソース端子は、０［Ｖ］以外の電圧を供給するＤＣ電源と接続してもよい。トランジスタ４０３のドレイン端子は、出力整合回路４０７に接続する。
【００５７】
トランジスタ４０４のゲート端子は、平衡側インダクタ４０２ｂの端子Ｔ４に接続する。そして、トランジスタ４０４のゲート端子には、トランスフォーマ型バラン４０２から逆相の信号が入力される。トランジスタ４０４のソース端子は、グランド（ＧＮＤ）に接続され、０［Ｖ］の電圧が供給される。なお、トランジスタ４０４のソース端子には、０［Ｖ］以外の電圧を供給するＤＣ電源が接続されてもよい。トランジスタ４０４のドレイン端子は、出力整合回路４０７に接続する。
【００５８】
インピーダンス回路４０５は、少なくともキャパシタを有し、トランジスタ４０３のゲート端子とトランジスタ４０４のドレイン端子との間に接続される。そして、インピーダンス回路４０５は、トランジスタ４０４のドレイン端子からトランジスタ４０３のゲート端子へ一定量の信号を帰還させる。インピーダンス回路４０５は、インピーダンス値Ｚｘを有する。
【００５９】
インピーダンス回路４０６は、少なくともキャパシタを有し、トランジスタ４０４のゲート端子とトランジスタ４０３のドレイン端子との間に接続される。そして、インピーダンス回路４０６は、トランジスタ４０３のドレイン端子からトランジスタ４０４のゲート端子へ一定量の信号を帰還させる。インピーダンス回路４０６は、インピーダンス値Ｚｘを有する。
【００６０】
なお、インピーダンス回路４０５、インピーダンス回路４０６は、キャパシタと抵抗とを直列接続した構成であっても良い。
【００６１】
出力整合回路４０７には、電源電圧Ｖｄｄが供給される。そして、出力整合回路４０７は、トランジスタ４０３のドレイン端子とトランジスタ４０４のドレイン端子から取得する信号の整合を行い、出力端子Ｔｏｕｔｐから信号を出力し、出力端子Ｔｏｕｔｎから出力端子Ｔｏｕｔｐの出力信号と逆相の信号を出力する。出力端子Ｔｏｕｔｐから出力される出力信号と、出力端子Ｔｏｕｔｎから出力される出力信号は、２系統の分配信号として利用される。
【００６２】
出力整合回路４０７は、例えば、トランジスタ４０３のドレイン端子を基準としたトランジスタ４０３のインピーダンスと、トランジスタ４０４のドレイン端子を基準としたトランジスタ４０４のインピーダンスとをそれぞれ所望のインピーダンスとなるように変換する。また、出力整合回路４０７は、例えば、入力端子Ｔｉｎのインピーダンスと、出力端子Ｔｏｕｔｐのインピーダンスと出力端子Ｔｏｕｔｎのインピーダンスとが等しくなるように、トランジスタ４０３のドレイン端子とトランジスタ４０４のドレイン端子のインピーダンスを変換する。
【００６３】
以上、図４に示した電力増幅分配回路４０１は、トランスフォーマ型バラン４０２（変換素子）と、ソースがＤＣ電源（第３電源）に接続され、正相信号がゲートに入力されるトランジスタ４０３（第１トランジスタ）と、ソースがＤＣ電源（第４電源）に接続され、逆相信号がゲートに入力されるトランジスタ４０４（第２トランジスタ）と、トランジスタ４０３のゲートとトランジスタ４０４のドレインとの間に接続されるインピーダンス回路４０５（第１インピーダンス回路）と、トランジスタ４０４のゲートとトランジスタ４０３のドレインとの間に接続されるインピーダンス回路４０６（第２インピーダンス回路）と、トランジスタ４０３のドレインとトランジスタ４０４のドレインとに接続され、出力端子Ｔｏｕｔｐ（第１出力端子）と出力端子Ｔｏｕｔｎ（第２出力端子）からそれぞれ出力信号（第１分配信号）と第１分配信号と逆相の出力信号（第２分配信号）とを出力する出力整合回路４０７とを備える。そして、電力増幅分配回路４０１は、入力端子Ｔｉｎから入力される入力信号を増幅し、出力端子Ｔｏｕｔｐと、出力端子Ｔｏｕｔｎからそれぞれ位相の異なる出力信号を出力する。
【００６４】
図４に示した電力増幅分配回路４０１は、出力端子Ｔｏｕｔｐおよび／または出力端子Ｔｏｕｔｎに、別の電力増幅分配回路４０１の入力端子Ｔｉｎを接続することにより、分配する系統数を増やすことができる。このような構成例について、図５を用いて説明する。
【００６５】
図５は、本実施の形態１に係る電力増幅分配回路４１１の構成例を示す回路図である。電力増幅分配回路４１１には、入力信号Ｖｉｎが入力される。そして、電力増幅分配回路４１１は、ｘ系統の出力信号（出力信号Ｖｏｕｔ１〜出力信号Ｖｏｕｔｘ（ｘは、２以上の偶数））を出力する。つまり、電力増幅分配回路４１１は、１系統の入力信号をｘ系統の出力信号に分配する。
【００６６】
図５に示す電力増幅分配回路４１１は、複数の電力増幅分配回路４０１（電力増幅分配回路４０１−１〜電力増幅分配回路４０１−ｎ）を有する。そして、電力増幅分配回路４１１は、複数段にわたって、電力増幅分配回路４０１が接続された多段型の構成を有する。以下、電力増幅分配回路４１１の電力増幅分配回路４０１を、入力側に近い方から１段目、２段目と順に記載する。
【００６７】
具体的には、１段目の電力増幅分配回路４０１−１の入力端子Ｔｉｎには、入力信号Ｖｉｎが入力される。そして、電力増幅分配回路４０１−１の出力端子Ｔｏｕｔｐは、２段目の電力増幅分配回路４０１−２の入力端子Ｔｉｎと接続し、電力増幅分配回路４０１−１の出力端子Ｔｏｕｔｎは、２段目の電力増幅分配回路４０１−３の入力端子Ｔｉｎと接続する。３段目以降の各電力増幅分配回路４０１の入力端子Ｔｉｎも同様に、前段の各電力増幅分配回路４０１の出力端子Ｔｏｕｔｐまたは出力端子Ｔｏｕｔｎと接続する。
【００６８】
つまり、電力増幅分配回路４１１は、電力増幅分配回路４０１（４０１−１〜４０１−ｎ）を複数個接続する多段型の電力増幅分配回路であって、電力増幅分配回路４０１−１（第１の電力増幅分配回路）の出力端子Ｔｏｕｔｐ（第１出力端子）は、電力増幅分配回路４０１−２（第２の電力増幅分配回路）の入力端子Ｔｉｎに接続され、電力増幅分配回路４０１−１の出力端子Ｔｏｕｔｎ（第２出力端子）は、電力増幅分配回路４０１−３（第３の電力増幅分配回路）の入力端子Ｔｉｎに接続される。そして、電力増幅分配回路４１１は、電力増幅分配回路４０１−（ｎ＋１−ｘ／２）〜４０１−ｎの出力端子Ｔｏｕｔｐおよび出力端子Ｔｏｕｔｎ（つまり、他の電力増幅分配回路４０１の入力端子Ｔｉｎに接続していないｘ個の出力端子）からｘ系統の分配信号を出力する。
【００６９】
図５に示した構成により、電力増幅分配回路４１１は、入力信号を所望の系統数の出力信号に分配する。
【００７０】
この構成により、ウィルキンソン電力分配回路（図１参照）のような分配回路を省略できるため、小型かつ低損失に電力の増幅と分配が可能となる。また、出力側（例えば、電力増幅分配回路４０１−１の出力端子Ｔｏｕｔｐおよび出力端子Ｔｏｕｔｎ）に、差動信号を単相信号に変換するバランを省略できるため、式（５）および式（６）に示した位相誤差θａ及びθｂが小さくできる。結果として、入力側のトランスフォーマ型バラン４０２の設計自由度が高められ、電力増幅率が最適となるバランを有する電力増幅分配回路を実現することができる。
【００７１】
なお、図５では、各段の電力増幅分配回路４０１の数は、前段の各電力増幅分配回路４０１の出力端子Ｔｏｕｔｐおよび出力端子Ｔｏｕｔｎの数と同じである例を示したが、各段の電力増幅分配回路４０１の数は、前段の各電力増幅分配回路４０１の出力端子Ｔｏｕｔｐおよび出力端子Ｔｏｕｔｎの数と同じでなくても良い。
【００７２】
また、各段において、前段の各電力増幅分配回路４０１の出力端子Ｔｏｕｔｐおよび／または出力端子Ｔｏｕｔｎに電力増幅分配回路４０１が接続される例について説明したが、本開示はこれに限定されない。前段の各電力増幅分配回路４０１の出力端子Ｔｏｕｔｐおよび／または出力端子Ｔｏｕｔｎに、バラン（例えば、トランスフォーマ型バラン）が接続されても良い。電力増幅分配回路４０１の代わりに、バランが接続されることによって、電力増幅を省略できる場合に、回路全体の消費電力を削減できる。
【００７３】
次に、図４に示した本実施の形態に係る電力増幅分配回路４０１の増幅率の特性について、図６Ａ、図６Ｂを用いて説明する。
【００７４】
図６Ａは、本実施の形態１に係る電力増幅分配回路４０１の特性比較の第１例を示す図である。図６Ａは、６０ＧＨｚ帯で動作するよう設計された電力増幅分配回路４０１の特性を示している。図６Ａに示す特性では、一例として、電力増幅分配回路４０１のトランスフォーマ型バラン４０２の巻数比を１対２としている。
【００７５】
図６Ａにおいて、横軸は入出力される信号の周波数を示している。また、図６Ａの縦軸は、図６Ａの実線で示される電力増幅分配回路４０１の最大の増幅率を用いて正規化した増幅率をデシベル（ｄＢ）で示している。この場合、図６Ａの実線で示される電力増幅分配回路４０１の最大の増幅率は０ｄＢとなる。
【００７６】
図６Ａにおける比較構成１は、電力増幅回路の入力端子と出力端子の両方に、図３Ａ、図３Ｂに示した１巻のトランスフォーマ型バラン３００を設ける構成である。具体的には、比較構成１は、図４に示した電力増幅分配回路４０１におけるトランスフォーマ型バラン４０２を１巻のトランスフォーマ型バラン（例えば、図３Ａ、図３Ｂに示した１巻のトランスフォーマ型バラン３００）に置き換え、電力増幅分配回路４０１における出力整合回路４０７の代わりに、整合回路として、トランジスタ４０３のドレイン端子と、トランジスタ４０４のドレイン端子から出力される差動信号を単相信号に変換する１巻のトランスフォーマ型バランを接続した構成である。
【００７７】
図６Ａに示す１対２の巻数比であるトランスフォーマ型バラン４０２を入力側に有する電力増幅分配回路４０１の増幅率の特性は、４０ＧＨｚ〜８０ＧＨｚの全周波数において、比較構成１よりも優れた特性を示している。
【００７８】
図６Ｂは、本実施の形態１に係る電力増幅分配回路４０１の特性比較の第２例を示す図である。図６Ｂは、６０ＧＨｚ帯で動作するよう設計された電力増幅分配回路４０１の特性を示している。図６Ｂでは、一例として、電力増幅分配回路４０１のトランスフォーマ型バラン４０２の巻数比を１対２としている。
【００７９】
図６Ｂにおいて、横軸は入出力される信号の周波数を示している。また、図６Ｂの縦軸は、図６Ｂの実線で示される電力増幅分配回路４０１の最大の増幅率で正規化した増幅率をデシベル（ｄＢ）で示している。つまり、図６Ｂの実線で示される電力増幅分配回路４０１の最大の増幅率は０ｄＢとなる。
【００８０】
図６Ｂにおける比較構成２は、電力増幅回路の入力端子と出力端子の両方に、巻数比が１対２のトランスフォーマ型バランを設ける構成である。
【００８１】
図６Ｂに示す比較構成２の増幅率の特性は、６５．７ＧＨｚ付近の周波数において、一時的に上昇している。この増幅率の一時的な上昇は、比較構成２が６５．７ＧＨｚ付近の周波数において発振していることに起因する。一方で、電力増幅分配回路４０１の増幅率の特性は、一時的な上昇を起こすことはない。つまり、電力増幅分配回路４０１は、発振を抑制し、最適な増幅率を達成できる。
【００８２】
次に、トランスフォーマ型バラン４０２の第１の構成例について、図７Ａ、図７Ｂを用いて説明する。
【００８３】
図７Ａは、巻数比が１対２であるトランスフォーマ型バラン４０２の第１の構成例を示す平面図である。図７Ｂは、図７Ａの線Ｘ１−Ｘ２における断面図である。図７Ｂにおける（ａ）〜（ｇ）は、図７Ａにおける（ａ）〜（ｇ）とそれぞれ対応している。また、図７Ａ、図７Ｂにおいて、図４と同様の構成については同一の付番を付している。
【００８４】
半導体のプロセスでは、複数のメタル層が形成される。そして、メタル層によっては、厚みが異なる場合がある。例えば、第１層、第２層および第３層からなる３層構造において、第１層の厚みが第２層の厚みと同じであっても、第１層の厚みと第２層の厚みとが異なる場合がある。
【００８５】
トランスフォーマ型バラン４０２は、異なる層に形成された環状インダクタの配線パーツをビアで接続することにより、所望の巻数となるように構成される。
【００８６】
具体的には、非平衡側インダクタ４０２ａは、最厚のメタル層である第１層に形成される。第１層は、抵抗値が最も低い層である。そして、前述の通り、端子Ｔ１は、入力端子Ｔｉｎに接続し、端子Ｔ２は、グランドまたはＤＣ電源に接続する。なお、端子Ｔ２が、入力端子Ｔｉｎに接続し、端子Ｔ１がグランドまたはＤＣ電源に接続しても良い。
【００８７】
平衡側インダクタ４０２ｂは、一部の配線が第１層に形成され、他の一部の配線が第１層よりも下層に位置する第２層に形成される。具体的には、平衡側インダクタ４０２ｂの配線同士が平面上で重なる部分（図７Ａの枠Ｗ１：以下、第１クロス部と記載する）では、平衡側インダクタ４０２ｂの一方の配線は第２層に形成され、平衡側インダクタ４０２ｂの他方の配線は第１層に形成されている。平衡側インダクタ４０２ｂの第１層に形成される配線と第２層に形成される配線との間は、ビア７０１にて接続される。第１クロス部では、ビア７０１を介して平衡側インダクタ４０２ｂの配線を下層である第２層に落とし、第１クロス部以外では、ビア７０１を介して平衡側インダクタ４０２ｂの配線を第１層に上げている。
【００８８】
前述の通り、端子（センタータップ端子）Ｔ５には、ＤＣ電源が供給され、端子Ｔ３と端子Ｔ４とから、それぞれ、正相の信号と逆相の信号が出力される。
【００８９】
非平衡側インダクタ４０２ａの最小径は、平衡側インダクタ４０２ｂの最大径よりも大きい。平面視において、平衡側インダクタ４０２ｂは、非平衡側インダクタ４０２ａの内側に形成される。
【００９０】
この構成により、平衡側と非平衡側の非対称な容量性の結合を減らせるため、出力される差動信号の位相誤差を低減でき、設計自由度を高められる。
【００９１】
また、配線の第１クロス部を除き、抵抗値が最も低い第１層に非平衡側インダクタ４０２ａの配線および平衡側インダクタ４０２ｂの配線が形成されるため、損失が小さいバランを実現できる。
【００９２】
なお、図７Ａ、図７Ｂの第１クロス部では、ビア７０１を介して一方のインダクタの配線を第２層に落とし、第１クロス部以外では、第１層に上げた例である。第１クロス部では、ビアを介して一方のインダクタの配線を第１層よりも上の層に上げてもよい。
【００９３】
また、ミリ波帯などの高周波帯では、センタータップ端子Ｔ５と平衡側インダクタ４０２ｂとの接続点での仮想接地が十分でない。そのため、センタータップ端子Ｔ５のインダクタンスの影響により、電力増幅分配回路４０１が発振する可能性がある。そこで、前記接続点と接続するセンタータップ端子Ｔ５と、平衡側インダクタ４０２ｂまたは非平衡側インダクタ４０２ａの配線との距離が、例えば、デザインルール上最小ピッチとなるところまで最厚のメタル層（図７Ａ、図７Ｂにおける第１層）に形成し、そこからビア７０１を介して第２層に下げ、第２クロス部（図７Ａの枠Ｗ２）以外では、第１層におけるセンタータップ端子Ｔ５用の配線と、平衡側インダクタ４０２ｂもしくは非平衡側インダクタ４０２ａの配線との距離が、例えば、デザインルール上最小ピッチでとなる箇所で、第１層に上げている。
【００９４】
なお、センタータップ端子Ｔ５は、第２クロス部において、ビアを介して第１層から上層に上げ、第２クロス部以外では、ビアを介して第１層に下げてもよい。また、センタータップ端子Ｔ５は、全層にわたってスタックして、クロスする層（図７Ａ、図７Ｂでは第１層）を、第２クロス部以外の箇所で削除する構成でもよい。
【００９５】
次に、巻数比が１対２であるトランスフォーマ型バラン４０２の第２の構成例について、図８Ａ、図８Ｂを用いて説明する。
【００９６】
図８Ａは、巻数比が１対２であるトランスフォーマ型バラン４０２の第２の構成例を示す平面図である。図８Ｂは、図８Ａの線Ｘ１−Ｘ２における断面図である。図８Ｂにおける（ａ）〜（ｇ）は、図８Ａにおける（ａ）〜（ｇ）とそれぞれ対応している。また、図８Ａ、図８Ｂにおいて、図４と同様の構成については同一の付番を付している。
【００９７】
図８Ａ、図８Ｂに示す構成と図７Ａ、図７Ｂに示した構成との相違点は、平衡側インダクタ４０２ｂの配線が形成される層が異なる点である。
【００９８】
具体的には、図７Ａ、図７Ｂにおいて、第１層に形成された平衡側インダクタ４０２ｂの配線が、図８Ａ、図８Ｂでは、第２層に形成される。そして、図７Ａ、図７Ｂにおいて、第２層に形成された平衡側インダクタ４０２ｂの配線が、図８Ａ、図８Ｂでは、第３層に形成される。
【００９９】
なお、層の順番を逆にして、例えば、図７Ａ、図７Ｂにおいて、第１層に形成された平衡側インダクタ４０２ｂの配線が、第３層に形成され、図７Ａ、図７Ｂにおいて、第２層に形成された平衡側インダクタ４０２ｂの配線が、第２層に形成されても良い。
【０１００】
以上より、非平衡側インダクタ４０２ａの径と平衡側インダクタ４０２ｂの径の関係について、自由度が高まるため、より柔軟な設計を行うことができる。
【０１０１】
以上、本実施の形態１に係る電力増幅分配回路４０１は、１系統の信号を差動信号に変換するトランスフォーマ型バランが差動増幅回路の入力側に設けられ、差動増幅回路が、トランスフォーマ型バランから出力される差動信号を増幅し、増幅した差動信号を２系統の分配信号として出力する。
【０１０２】
以上より、トランスフォーマ型バランを差動増幅回路の出力に設けることを省略して、分配信号を出力できるため、信号の電力を高い効率で増幅し、複数の系統へ分配することができる。また、回路のサイズが大きくなることを抑制し、小型な電力増幅分配回路を実現できる。
【０１０３】
（実施の形態２）
本実施の形態２では、実施の形態１で説明した電力増幅分配回路の出力に、分配信号の位相を制御する構成を設ける例について説明する。
【０１０４】
図９は、本実施の形態２に係る電力増幅分配回路８１１の構成例を示す図である。なお、図９において、図４および図５と同様の構成については同一の付番を付し、説明を省略する。
【０１０５】
図９に示す電力増幅分配回路８１１は、図５に示した電力増幅分配回路４１１の出力側に、位相シフタ（φ）８０１−１〜８０１−ｘ、方向性結合器（coupler）８０２−１〜８０２−ｘ、検出器（ＤＥＴ）８０３−１〜８０３−（ｘ−１）と、終端（Zterm）８０４−１、８０４−２と、位相制御器（Phase Controller）８０５を設けている。
【０１０６】
なお、以下では、電力増幅分配回路４１１から出力されるｘ系統の出力信号の位相を、それぞれ、θ１〜θｘとして説明する。
【０１０７】
位相シフタ８０１−ｉ（ｉは１以上ｘ以下の整数）は、調整する位相量（位相調整量Δθｉ）を示す制御信号を位相制御器８０５から取得する。そして、位相シフタ８０１−ｉは、制御信号に基づいて、電力増幅分配回路４１１から出力される第ｉ系統の出力信号の位相θｉを位相θｉ_adへ調整する。ここで、θｉ_ad＝θｉ＋Δθｉである。そして、位相シフタ８０１−ｉ、第ｉ系統の位相調整後の信号を方向性結合器８０２−ｉへ出力する。
【０１０８】
方向性結合器８０２−ｉは、１つの入力ポートと３つの出力ポートとを有し、入力ポートから取得する信号を３つの出力ポートへ分岐して出力する。
【０１０９】
方向性結合器８０２−１は、位相シフタ８０１−１から取得する第１系統の位相調整後の信号を終端８０４−１、検出器８０３−１へ出力する。また、第１系統の位相調整後の信号は、方向性結合器８０２−１の残り１つの出力ポートから出力信号Ｖｏｕｔ１として、例えば、周波数変換、復調処理を行う信号処理部（図示せず）へ出力される。
【０１１０】
方向性結合器８０２−ｊは、位相シフタ８０１−ｊから取得する第ｊ系統の位相調整後の信号を検出器８０３−（ｊ−１）、検出器８０３−ｊへ出力する。また、第ｊ系統の位相調整後の信号は、方向性結合器８０２−ｊの残り１つの出力ポートから出力信号Ｖｏｕｔｊとして、例えば、周波数変換、復調処理を行う信号処理部（図示せず）へ出力される。
【０１１１】
方向性結合器８０２−ｘは、位相シフタ８０１−ｘから取得する第ｘ系統の位相調整後の信号を検出器８０３−（ｘ−１）、終端８０４−２へ出力する。また、第ｘ系統の位相調整後の信号は、方向性結合器８０２−ｘの残り１つの出力ポートから出力信号Ｖｏｕｔｘとして、例えば、周波数変換、復調処理を行う信号処理部（図示せず）へ出力される。
【０１１２】
検出器８０３−ｋ（ｋは１以上ｘ−１以下の整数）は、方向性結合器８０２−ｋから取得する第ｋ系統の位相調整後の信号と方向性結合器８０２−（ｋ＋１）から取得する第ｋ＋１系統の位相調整後の信号との位相差を算出し、算出した位相差を示す信号Ｖｄｃｋを位相制御器８０５へ出力する。なお、検出器８０３−１〜８０３−（ｊ−１）の構成例については後述する。
【０１１３】
終端８０４−１は、方向性結合器８０２−１の動作精度を高めるために設けられる。終端８０４−１は、方向性結合器８０２−１から出力される第１系統の位相調整後の信号を終端させる。
【０１１４】
終端８０４−２は、方向性結合器８０２−ｘの動作精度を高めるために設けられる。終端８０４−２は、方向性結合器８０２−ｘから出力される第ｘ系統の位相調整後の信号を終端させる。
【０１１５】
位相制御器８０５は、各検出器８０３−１〜８０３−（ｘ−１）から出力される信号Ｖｄｃ１〜Ｖｄｃ（ｘ−１）に基づき、位相シフタ８０１−１〜８０１−ｘにおいて調整する位相量（位相調整量Δθ１〜Δθｘ）を判定し、位相調整量を示す制御信号を出力する。
【０１１６】
なお、位相制御方法の詳細については、後述する。
【０１１７】
次に、検出器８０３−ｋを例に挙げて、検出器８０３−１〜８０３−（ｊ−１）の構成を説明する。
【０１１８】
図１０は、本実施の形態２における検出器８０３−ｋの構成の第１例を示す図である。検出器８０３−ｋは、加算器９０１と非線形回路（ｎｏｎｌｉｎｅｒ）９０２とを有する。
【０１１９】
加算器９０１は、方向性結合器８０２−ｋから出力される第ｋ系統の位相調整後の信号と方向性結合器８０２−（ｋ＋１）から出力される第ｋ＋１系統の位相調整後の信号とを加算する。加算器９０１は、加算した信号を非線形回路（ｎｏｎｌｉｎｅｒ）９０２へ出力する。
【０１２０】
非線形回路９０２は、加算した信号の二次歪を利用して、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号との位相差を示す直流成分の信号Ｖｄｃｋを算出し、位相制御器８０５（図９参照）へ出力する。
【０１２１】
具体的には、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、加算器９０１において加算した信号の振幅は最大となるため、その二次歪みから算出されるＶｄｃｋは最大となる。
【０１２２】
一方、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、加算器９０１において加算した信号の振幅は最小となるため、その二次歪みから算出されるＶｄｃｋは最小となる。
【０１２３】
第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号の場合とは、加算器９０１において加算した信号の振幅がゼロ、つまり、非線形回路９０２に入力される信号もゼロであることと等価である。このような場合、非線形回路９０２は、一定のバイアス電圧Ｖｓｔａを直流成分の信号Ｖｄｃｋとして出力する。
【０１２４】
つまり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、Ｖｄｃｋ−Ｖｓｔａは最大となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、Ｖｄｃｋ−Ｖｓｔａはゼロとなる。
【０１２５】
図１１は、本実施の形態２における検出器８０３−ｋの構成の第２例を示す図である。検出器８０３−ｋは、乗算器１００１とローパスフィルタ（Low-Pass Filter、以下、ＬＰＦと記載）１００２とを有する。
【０１２６】
乗算器１００１は、方向性結合器８０２−ｋから出力される第ｋ系統の位相調整後の信号と方向性結合器８０２−（ｋ＋１）から出力される第ｋ＋１系統の位相調整後の信号とを乗算する。乗算器１００１は、乗算した信号をＬＰＦ１００２へ出力する。乗算した信号には、直流成分と、位相調整後の信号の周波数の高調波成分が含まれる。
【０１２７】
ＬＰＦ１００２は、乗算器１００１から出力される乗算信号に含まれる高調波成分を取り除き、直流成分を出力する。そして、ＬＰＦ１００２は、算出した直流成分に一定のバイアス電圧Ｖｓｔａを加算した信号Ｖｄｃｋを位相制御器８０５（図９参照）へ出力する。
【０１２８】
具体的には、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、乗算器１００１において乗算した信号の直流成分は最大となるため、算出されるＶｄｃｋは最大となる。
【０１２９】
第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、乗算器１００１において乗算した信号の直流成分は最小となるため、算出されるＶｄｃｋは最小となる。
【０１３０】
第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号との位相差が９０°または２７０°の場合、乗算器１００１において乗算した信号の直流成分はゼロとなるため、算出されるＶｄｃｋはＶｓｔａとなる。
【０１３１】
以上、図１０、図１１に示す検出器８０３−ｋの構成により、各検出器に入力される２つの信号の位相差を示す直流成分の信号が算出され、位相制御器８０５へ出力される。
【０１３２】
そして、図１０、図１１に示す検出器８０３−ｋから出力されるＶｄｃｋは、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、最大となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、最小となる。
【０１３３】
さらに、図１１に示す検出器８０３−ｋから出力されるＶｄｃｋは、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号との位相差が９０°または２７０°の場合、バイアス電圧であるＶｓｔａとなる。
【０１３４】
なお、図１１では、検出器８０３−ｋがＬＰＦ１００２を有する例を示したが、本開示はこれに限定されない。例えば、位相制御器８０５がＬＰＦを有し、位相制御器８０５のＬＰＦが、検出器８０３−ｋから出力される信号に含まれる高調波成分を取り除いても良い。
【０１３５】
次に、本実施の形態２における位相制御方法について説明する。なお、以下では、第ｋ系統の出力信号の位相を変動させる量（位相調整量Δθ）を増加または減少させ、第ｋ系統の出力信号と第ｋ＋１系統の出力信号の位相を同相にする制御方法を一例に挙げて説明する。
【０１３６】
図１２は、本実施の形態２における位相制御方法の第１の例を示すフローチャートである。図１２に示すフローチャートは、検出器８０３−ｋから出力されるＶｄｃｋが、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、最大となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、最小となるという点に基づいたフローチャートである。そのため、図１２に示すフローチャートは、図１０、図１１のいずれの検出器８０３−ｋの構成であっても動作できるフローチャートである。
【０１３７】
図１２に示すフローチャートは、初期フロー１１０１が実施された後、初期フロー１１０１における判定結果に応じて、第２フロー１１０２または第３フロー１１０３へ移行する。
【０１３８】
ステップ１０１（Ｓ１０１）にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋを、後述するＳ１０２にて位相を調整する前の位相差を示す信号Ｖｄｃ＿ｏｌｄとして保持する。
【０１３９】
Ｓ１０２にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。
【０１４０】
Ｓ１０３にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋを調整後の位相差を示す信号Ｖｄｃ＿ｎｅｗとして保持する。また、位相制御器８０５は、現時点での位相調整量ΔθをΔθｏとして保持する。
【０１４１】
Ｓ１０４にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きいか否かを判定する。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きい場合（Ｓ１０４にてＹＥＳ）、フローはＳ１０５へ移行する。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０４にてＮＯ）、フローはＳ１１０へ移行する。
【０１４２】
Ｓ１０５にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗを、後述するＳ１０６にて位相を調整する前の位相差を示す信号Ｖｄｃ＿ｏｌｄとして保持する。
【０１４３】
Ｓ１０６にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。つまり、位相シフタ８０１−ｋは、位相調整後の信号の位相θｋ_adを更にδθ分調整する。
【０１４４】
Ｓ１０７にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋをＳ１０６にて位相調整を行った後の位相差を示す信号Ｖｄｃ＿ｎｅｗとして保持する。また、位相制御器８０５は、現時点での位相調整量ΔθをΔθｏとして保持する。
【０１４５】
Ｓ１０８にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きいか否かを判定する。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きい場合（Ｓ１０８にてＹＥＳ）、フローはＳ１０５へ戻る。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０８にてＮＯ）、フローはＳ１０９へ移行する。
【０１４６】
Ｓ１０９にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ−δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。そして、フローは終了する。
【０１４７】
Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０４にてＮＯ）、Ｓ１１０にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗを、後述するＳ１１１にて位相を調整する前の位相差を示す信号Ｖｄｃ＿ｏｌｄとして保持する。
【０１４８】
Ｓ１１１にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。つまり、位相シフタ８０１−ｋは、位相調整後の信号の位相θｋ_adを更にδθ分調整する。
【０１４９】
Ｓ１１２にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋをＳ１１１にて位相調整を行った後の位相差を示す信号Ｖｄｃ＿ｎｅｗとして保持する。また、位相制御器８０５は、現時点での位相調整量ΔθをΔθｏとして保持する。
【０１５０】
Ｓ１１３にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも小さいか否かを判定する。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも小さい場合（Ｓ１１３にてＹＥＳ）、フローはＳ１１０へ戻る。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以上の場合（Ｓ１１３にてＮＯ）、フローはＳ１１４へ移行する。
【０１５１】
Ｓ１１４にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ−δθ＋１８０°分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号の位相を調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。そして、フローは終了する。
【０１５２】
前述の通り、検出器８０３−ｋから出力されるＶｄｃｋは、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、最大となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、最小となる。
【０１５３】
このような位相差とＶｄｃｋとの大小関係に基づいて、図１２に示す位相制御方法では、初期フロー１１０１のＳ１０２において、位相をΔθ分調整し、Ｓ１０４において、位相調整後の位相差を示すＶｄｃ＿ｎｅｗと位相調整前の位相差を示すＶｄｃ＿ｏｌｄとを比較する。
【０１５４】
そして、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きい場合（Ｓ１０４にてＹＥＳ）、Ｓ１０２における位相調整が、Ｖｄｃｋが大きくなる方向、つまり、位相差がゼロに近づく方向の位相調整であることを示す。そのため、第２フロー１１０２では、Ｖｄｃｋが最大となるまで、つまり、位相差がゼロになるまで、位相調整量Δθをδθずつ増加させる。
【０１５５】
一方で、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０４にてＮＯ）、Ｓ１０２における位相調整が、Ｖｄｃｋが小さくなる方向、つまり、位相差が大きくなる方向の位相調整であることを示す。そのため、第３フロー１１０３では、Ｖｄｃｋが最小となるまで、つまり、位相差が１８０°になるまで、位相調整量Δθをδθずつ増加させる。そして、Ｓ１１４にて、位相調整量Δθに１８０°加算することによって、位相差をゼロにする。
【０１５６】
次に、図１２とは異なる位相制御方法について説明する。
【０１５７】
図１３は、本実施の形態２における位相制御方法の第２の例を示すフローチャートである。図１３において、図１２と同様の処理については同一の符番を付し、説明を省略する。なお、図１３に示すフローチャートは、図１２に示したフローと同様に、図１０、図１１のいずれの検出器８０３−ｋの構成であっても動作できるフローチャートである。
【０１５８】
図１３に示すフローチャートは、図１２の第３フロー１１０３が、第３フロー１２０３に置き換わったフローチャートである。以下、第３フロー１２０３の各ステップについて説明する。
【０１５９】
Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０４にてＮＯ）、Ｓ２１０にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗを、Ｓ２１１にて位相調整を行う前の位相差を示す信号Ｖｄｃ＿ｏｌｄとして保持する。
【０１６０】
Ｓ２１１にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ−δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。
【０１６１】
Ｓ２１２にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋをＳ２１１にて位相調整を行った後の位相差を示す信号Ｖｄｃ＿ｎｅｗとして保持する。また、位相制御器８０５は、現時点での位相調整量ΔθをΔθｏとして保持する。
【０１６２】
Ｓ２１３にて、位相制御器８０５は、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きいか否かを判定する。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄよりも大きい場合（Ｓ２１３にてＹＥＳ）、フローはＳ２１０へ戻る。Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ２１３にてＮＯ）、フローはＳ２１４へ移行する。
【０１６３】
Ｓ２１４にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。そして、フローは終了する。
【０１６４】
図１３のフローチャートにおいて、図１２と同様に、Ｖｄｃ＿ｎｅｗがＶｄｃ＿ｏｌｄ以下の場合（Ｓ１０４にてＮＯ）とは、Ｓ１０２における位相調整が、Ｖｄｃｋが小さくなる方向、つまり、位相差が大きくなる方向の位相調整であることを示す。
【０１６５】
そして、図１２の第３フロー１１０３では、Ｖｄｃｋが最小となるまで、つまり、位相差が１８０°になるまで、位相調整量をδθずつ増加させ、Ｓ１１４にて、位相調整量に１８０°を加算することにより位相差をゼロにした。図１３の第３フロー１２０３では、Ｓ１０２における位相調整が、Ｖｄｃｋが小さくなる方向、つまり、位相差が大きくなる方向の位相調整であることを考慮して、Ｓ２１１において位相調整量Δθの変化量を−δθに変更している。この変更により、Ｓ２１１では、Ｓ１０２における位相調整とは反対の方向、すなわち、Ｖｄｃｋが大きくなる方向（つまり、位相差が小さくなる方向）の位相調整が行われる。
【０１６６】
以上、図１２、図１３に示した位相制御方法により、２つの信号の位相差を調整でき、例えば、同位相の出力信号を出力することができる。また、図１２、図１３に示した位相制御方法では、検出器８０３−ｋから出力されるＶｄｃｋの最大値に基づいて判定を行うため、信号対雑音比が高く、高精度な位相制御を行うことができる。
【０１６７】
次に、図１２、図１３とは異なる位相制御方法について説明する。
【０１６８】
図１４は、本実施の形態２における位相制御方法の第３の例を示すフローチャートである。図１４に示すフローチャートは、検出器８０３−ｋから出力されるＶｄｃｋが、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが同相の信号（つまり、位相差がゼロ）の場合、最大となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号とが逆相の信号（つまり、位相差が１８０°）の場合、最小となり、第ｋ系統の位相調整後の信号と第ｋ＋１系統の位相調整後の信号との位相差が９０°または２７０°の場合、バイアス電圧であるＶｓｔａとなるという点に基づいたフローチャートである。そのため、図１４に示すフローチャートは、図１１の検出器８０３−ｋの構成で動作できるフローである。
【０１６９】
図１４に示すフローチャートは、初期フロー１３０１が実施された後、初期フローにおける判定結果に応じて、第２フロー１３０２、第３フロー１３０３、第４フロー１３０４のいずれかへ移行する。
【０１７０】
Ｓ３０１にて、位相制御器８０５は、検出器８０３−ｋから出力されるＶｄｃｋがＶｓｔａと等しいか否かを判定する。ＶｄｃｋがＶｓｔａと等しい場合（Ｓ３０１にてＹＥＳ）、フローは、第２フロー１３０２のＳ３０３へ移行する。ＶｄｃｋがＶｓｔａと等しくない場合（Ｓ３０１にてＮＯ）、フローはＳ３０２へ移行する。
【０１７１】
ＶｄｃｋがＶｓｔａと等しくない場合（Ｓ３０１にてＮＯ）、Ｓ３０２にて、位相制御器８０５は、ＶｄｃｋがＶｓｔａより大きいか否かを判定する。ＶｄｃｋがＶｓｔａより大きい場合（Ｓ３０２にてＹＥＳ）、フローは第３フロー１３０３のＳ３０６へ移行する。ＶｄｃｋがＶｓｔａ以下の場合（Ｓ３０２にてＮＯ）、フローは第４フロー１３０４のＳ３１０へ移行する。
【０１７２】
ＶｄｃｋがＶｓｔａと等しい場合（Ｓ３０１にてＹＥＳ）、Ｓ３０３にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋに９０°加算する制御信号、つまり、Δθ＝９０°を示す制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号を９０°分調整し、位相θｋ_ad＝θｋ＋９０°を有する第ｋ系統の位相調整後の信号を出力する。
【０１７３】
Ｓ３０４にて、位相制御器８０５は、ＶｄｃｋがＶｓｔａより大きいか否かを判定する。
【０１７４】
ＶｄｃｋがＶｓｔａより大きい場合（Ｓ３０４にてＹＥＳ）、フローは終了する。ＶｄｃｋがＶｓｔａ以下の場合（Ｓ３０４にてＮＯ）、Ｓ３０５にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋに２７０°加算する制御信号、つまり、Δθ＝２７０°を示す制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号を＋２７０°分調整し、位相θｋ_ad＝θｋ＋２７０°を有する第ｋ系統の位相調整後の信号を出力する。
【０１７５】
第２フロー１３０２は、ＶｄｃｋがＶｓｔａと等しい場合（Ｓ３０１にてＹＥＳ）、つまり、位相差が９０°または２７０°の場合に実行されるフローである。そのため、Ｓ３０３にて、９０°分位相を調整することによって、位相差はゼロまたは１８０°になる。そして、Ｓ３０４にて、ＶｄｃｋがＶｓｔａより大きいか否かを判定する。ＶｄｃｋがＶｓｔａよりも大きい場合（Ｓ３０４にてＹＥＳ）とは、すなわち、位相差をゼロに調整できた場合を示す。そのため、以後の処理が行われず、フローが終了する。一方で、ＶｄｃｋがＶｓｔａ以下の場合（Ｓ３０４にてＮＯ）とは、すなわち、位相差が１８０°に調整された場合を示す。そのため、Ｓ３０５にて、２７０°分位相を調整することによって、位相差をゼロに調整できる。
【０１７６】
ＶｄｃｋがＶｓｔａより大きい場合（Ｓ３０２にてＹＥＳ）、Ｓ３０６にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。なお、Δθｏには、初期値として０が保持される。
【０１７７】
Ｓ３０７にて、位相制御器８０５は、現時点の位相調整量ΔθをΔθｏとして保持する。
【０１７８】
Ｓ３０８にて、位相制御器８０５は、ＶｄｃｋがＶｓｔａより大きいか否かを判定する。ＶｄｃｋがＶｓｔａより大きい場合（Ｓ３０８にてＹＥＳ）、フローはＳ３０６へ戻る。ＶｄｃｋがＶｓｔａ以下の場合（Ｓ３０８にてＮＯ）、フローはＳ３０９へ移行する。
【０１７９】
Ｓ３０９にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ―９０°分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号の位相を調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。そして、フローは終了する。
【０１８０】
ＶｄｃｋがＶｓｔａ以下の場合（Ｓ３０２にてＮＯ）、Ｓ３１０にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋δθ分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号をΔθ分調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。
【０１８１】
Ｓ３１１にて、位相制御器８０５は、現時点の位相調整量ΔθをΔθｏとして保持する。
【０１８２】
Ｓ３１２にて、位相制御器８０５は、ＶｄｃｋがＶｓｔａより小さいか否かを判定する。ＶｄｃｋがＶｓｔａより小さい場合（Ｓ３１２にてＹＥＳ）、フローはＳ３１０へ戻る。ＶｄｃｋがＶｓｔａ以上の場合（Ｓ３１２にてＮＯ）、フローはＳ３１３へ移行する。
【０１８３】
Ｓ３１３にて、位相制御器８０５は、第ｋ系統の出力信号の位相θｋをΔθ＝Δθｏ＋９０°分調整する制御信号を位相シフタ８０１−ｋへ出力する。位相シフタ８０１−ｋは、制御信号に基づいて、第ｋ系統の出力信号の位相を調整し、位相θｋ_ad＝θｋ＋Δθを有する第ｋ系統の位相調整後の信号を出力する。そして、フローは終了する。
【０１８４】
以上、図１４に示した位相制御方法により、２つの信号の位相差を調整でき、例えば、同位相の出力信号を出力することができる。また、図１４に示した位相制御方法では、検出器８０３−ｋから出力されるＶｄｃｋとバイアス電圧であるＶｓｔａとの比較に応じて位相を調整するため、回路構成を簡易にすることができる。
【０１８５】
なお、図１２〜図１４に示した位相制御方法では、２つの信号を同相に調整する例について示したが、本開示はこれに限定されない。検出器８０３から出力される信号は、２つの信号の位相差と対応しているため、同相以外の位相関係への調整も行う事ができる。
【０１８６】
なお、図１２〜図１４に示した位相制御方法は、第ｋ系統と第ｋ＋１系統の２つの出力信号を同相に（つまり、位相差をゼロに）調整する方法である。図１１に示した電力増幅分配回路４１１が、ｘ系統の出力信号を出力する場合、順に２つの出力信号の位相を同相に調整することにより、ｘ系統の出力信号全ての位相を同相に調整できる。
【０１８７】
その際、位相を調整する順を制御することによって、効率よく、ｘ系統の出力信号全ての位相を同相に調整できる。以下では、位相を調整する順の制御方法について説明する。
【０１８８】
図１５は、本実施の形態２における位相調整順の制御方法の一例を示すフローチャートである。
【０１８９】
Ｓ４０１にて、位相制御器８０５は、第ｘ／２系統と第ｘ／２＋１系統の２つの出力信号を同相に調整（同相化）する。具体的には、位相制御器８０５は、検出器８０３−（ｘ／２）から出力される信号Ｖｄｃ（ｘ／２）に基づいて、位相シフタ８０１−（ｘ／２）または位相シフタ８０１−（ｘ／２＋１）に制御信号を出力することにより、第ｘ／２系統と第ｘ／２＋１系統の２つの出力信号の同相化を行う。第ｘ／２系統と第ｘ／２＋１系統の２つの出力信号の同相化が完了した場合、フローは、Ｓ４０２およびＳ４０３に移行する。Ｓ４０２とＳ４０３は、並行して実行される処理である。
【０１９０】
Ｓ４０２にて、位相制御器８０５は、第ｘ／２−１系統と第ｘ／２系統の２つの出力信号を同相に調整（同相化）する。その際、位相制御器８０５は、Ｓ４０１にて同相化が完了している第ｘ／２系統の出力信号を基準にして、第ｘ／２−１系統の出力信号の位相を調整する。具体的には、位相制御器８０５は、検出器８０３−（ｘ／２−１）から出力される信号Ｖｄｃ（ｘ／２−１）に基づいて、位相シフタ８０１−（ｘ／２−１）に制御信号を出力することにより、第ｘ／２系統の出力信号を基準にして、第ｘ／２−１系統と第ｘ／２系統の２つの出力信号の同相化を行う。
【０１９１】
Ｓ４０３にて、位相制御器８０５は、第ｘ／２＋１系統と第ｘ／２＋２系統の２つの出力信号を同相に調整（同相化）する。位相制御器８０５は、Ｓ４０１にて同相化が完了している第ｘ／２＋１系統の出力信号を基準にして、第ｘ／２＋２系統の出力信号の位相を調整する。具体的には、位相制御器８０５は、検出器８０３−（ｘ／２＋１）から出力される信号Ｖｄｃ（ｘ／２＋１）に基づいて、位相シフタ８０１−（ｘ／２＋２）に制御信号を出力することにより、第ｘ／２＋１系統の出力信号を基準にして、第ｘ／２＋１系統と第ｘ／２＋２系統の２つの出力信号の同相化を行う。
【０１９２】
Ｓ４０２以降およびＳ４０３以降の処理フローの図示は、Ｓ４０４およびＳ４０５を除き省略しているが、Ｓ４０２およびＳ４０３と同様に、位相制御器８０５は、同相化が完了した系統の出力信号を基準にして、同相化が行われていない系統の出力信号の位相を調整することによって、順に、出力信号の同相化を行う。そして、フローは、Ｓ４０４およびＳ４０５へ以降する。
【０１９３】
Ｓ４０４にて、位相制御器８０５は、第１系統と第２系統の２つの出力信号を同相に調整（同相化）する。その際、位相制御器８０５は、Ｓ４０４の前の処理（図示せず）にて同相化が完了している第２系統の出力信号を基準にして、第１系統の出力信号の位相を調整する。具体的には、位相制御器８０５は、検出器８０３−１から出力される信号Ｖｄｃ１に基づいて、位相シフタ８０１−１に制御信号を出力することにより、第２系統の出力信号を基準にして、第１系統と第２系統の２つの出力信号の同相化を行う。
【０１９４】
Ｓ４０５にて、位相制御器８０５は、第ｘ−１系統と第ｘ系統の２つの出力信号を同相に調整（同相化）する。位相制御器８０５は、Ｓ４０５の前の処理（図示せず）にて同相化が完了している第ｘ−１系統の出力信号を基準にして、第ｘ系統の出力信号の位相を調整する。具体的には、位相制御器８０５は、検出器８０３−（ｘ−１）から出力される信号Ｖｄｃ（ｘ−１）に基づいて、位相シフタ８０１−ｘに制御信号を出力することにより、第ｘ−１系統の出力信号を基準にして、第ｘ−１系統と第ｘ系統の２つの出力信号の同相化を行う。
【０１９５】
Ｓ４０４とＳ４０５の処理が完了した場合、フローは終了する。
【０１９６】
以上、図１５に示した位相調整順の制御方法について、電力増幅分配回路４１１が８系統の出力信号を出力する場合（つまり、ｘ＝８の場合）を例に挙げて説明する。
【０１９７】
まず、位相制御器８０５は、８系統の出力信号のうち、第４系統と第５系統の出力信号間の同相化を行う（Ｓ４０１）。次に、位相制御器８０５は、同相化が完了した第４系統の出力信号を基準にして、第３系統と第４系統の出力信号の同相化を行い（Ｓ４０２）、並行して、同相化が完了した第５系統の出力信号を基準にして、第５系統と第６系統の出力信号の同相化を行う（Ｓ４０３）。次に、位相制御器８０５は、同相化が完了した第３系統の出力信号を基準にして、第２系統と第３系統の出力信号の同相化を行い（図示省略）、同相化が完了した第６系統の出力信号を基準にして、第６系統と第７系統の出力信号の同相化を行う（図示省略）。そして、位相制御器８０５は、同相化が完了した第２系統の出力信号を基準にして、第１系統と第２系統の出力信号の同相化を行い（Ｓ４０４）、同相化が完了した第７系統の出力信号を基準にして、第７系統と第８系統の出力信号の同相化を行う（Ｓ４０５）。
【０１９８】
以上のように、図１５に示した位相調整順の制御方法により、同相化が完了した２つの出力信号を基準にして、並行して出力信号の同相化が行われるため、効率よく出力信号全ての同相化を行うことができる。
【０１９９】
なお、図１５に示した位相制御順の制御方法は、出力信号全ての同相化を行う例であったが、本開示はこれに限定されない。検出器８０３から出力される信号は、検出器８０３が接続する系統の信号の位相差と対応しているため、同相以外の位相関係への調整も行う事ができる。
【０２００】
また、図１５に示した位相制御順の制御方法は、図９に示した電力増幅分配回路８１１の構成に対する制御方法であったが、例えば、検出器８０３が接続する系統を変更することによって、効率の良い制御を行うことができる。
【０２０１】
電力増幅分配回路４１１が８系統の出力信号を出力する場合（つまり、ｘ＝８の場合）を例に挙げて説明する。
【０２０２】
まず、位相制御器８０５は、８系統の出力信号のうち、第４系統と第６系統の出力信号間の同相化を行う。次に、位相制御器８０５は、同相化が完了した第４系統の出力信号を基準にして、第２系統と第４系統の出力信号の同相化を行い、同相化が完了した第６系統の出力信号を基準にして、第６系統と第８系統の出力信号の同相化を行う。次に、位相制御器８０５は、同相化が完了した第２系統の出力信号を基準にして、第１系統と第２系統の出力信号の同相化を行い、同相化が完了した第４系統の出力信号を基準にして、第３系統と第４系統の出力信号の同相化を行い、位相制御器８０５は、同相化が完了した第６系統の出力信号を基準にして、第５系統と第６系統の出力信号の同相化を行い、同相化が完了した第８系統の出力信号を基準にして、第７系統と第８系統の出力信号の同相化を行う。
【０２０３】
以上、本実施の形態２に係る電力増幅分配回路８１１は、電力増幅分配回路４１１に対して、複数の系統の分配信号の位相の制御を行う。この構成により、複数の系統の位相を任意の位相に調整できるため、ビームフォーミングやＭＩＭＯ（Multiple-Input Multiple-Output）といった複数の系統の信号の信号処理を行う方式により好適な出力信号を得ることができる。
【０２０４】
なお、上述した本実施の形態２では、図５に示した電力増幅分配回路４１１の出力側に、分配信号の位相を制御する構成を設ける例について説明したが、電力増幅分配回路４０１の出力において、分配信号の位相の制御を行っても良い。
【０２０５】
なお、上述した実施の形態１及び２では、Ｎ巻の環状のインダクタにおいて、Ｎは２以上の整数として説明したが、これに限定されない。例えば、Ｎは１より大きい数であれば、整数に限定されない。例えば、Ｎ＝１．５であってもよい。
【０２０６】
例えば、図１６は、巻数比が１対１．５であるトランスフォーマ型バラン４０８の構成例を示す平面図である。図７Ａ、図７Ｂに示したトランスフォーマ型バラン４０２の平衡側インダクタ４０２ｂの巻数が２（Ｎ＝２）であるのに対し、図１６に示すトランスフォーマ型バラン４０８の平衡側インダクタ４０２ｂの巻数は、１．５（Ｎ＝１．５）である。また、平衡側インダクタ４０２ｂの配線パーツは、図７Ｂと同様に、第１層と第２層に形成される。配線配置は、図７Ｂと同様であるので、ここでの説明は省略する。
【０２０７】
なお、センタータップ端子Ｔ５は、平衡側インダクタ４０２ｂの自己インダクタンスが１対０．５となる位置に設置しているが、その限りではない。
【０２０８】
また、図１６では、平衡側インダクタ４０２ｂが第１層と第２層に形成される例を示したが、本開示はこれに限定されない。例えば、図８Ａ、図８Ｂに示した平衡側インダクタ４０２ｂと同様に、図１６の平衡側インダクタ４０２ｂが第２層と第３層に形成されても良い。
【０２０９】
以上、図面を参照しながら各種の実施の形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施の形態における各構成要素を任意に組み合わせてもよい。
【０２１０】
＜本開示のまとめ＞
本開示の電力増幅分配回路は、入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ、前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、を備える。
【０２１１】
本開示の電力増幅分配回路において、前記出力整合回路は、前記第１トランジスタのドレインの出力と前記第２トランジスタのドレインの出力とのインピーダンス変換を行なうことによって、前記第１端子のインピーダンスと前記第１出力端子のインピーダンスと前記第２出力端子のインピーダンスとが等しくする。
【０２１２】
本開示の電力増幅分配回路において、前記第１インピーダンス回路および前記第２インピーダンス回路は、それぞれ、キャパシタを有する。
【０２１３】
本開示の電力増幅分配回路において、前記第１インピーダンス回路および前記第２インピーダンス回路は、それぞれ、前記キャパシタに直列に接続する抵抗を有する。
【０２１４】
本開示の電力増幅分配回路は、前記第１出力端子に接続され、前記第１分配信号の位相を調整した第１位相調整信号を出力する第１位相シフタと、前記第１位相シフタに接続され、前記第１位相調整信号を分岐して出力する第１方向性結合器と、前記第２出力端子に接続され、前記第２分配信号の位相を調整した第２位相調整信号を出力する第２位相シフタと、前記第２位相シフタに接続され、前記第２位相調整信号を分岐して出力する第２方向性結合器と、前記第１方向性結合器と、前記第２方向性結合器に接続され、前記第１位相調整信号と前記第２位相調整信号との位相差を示す信号を出力する検出器と、前記検出器、前記第１位相シフタ、および、前記第２位相シフタに接続され、前記位相差に基づいて、前記第１位相シフタおよび／または前記第２位相シフタが調整する位相調整量を制御する位相制御器と、を更に備える。
【０２１５】
本開示の電力増幅分配回路は、前記第１方向性結合器に接続され、前記第１位相調整信号の出力の一部を終端させる第１終端素子と、前記第２方向性結合器に接続され、前記第２位相調整信号の出力の一部を終端させる第２終端素子と、を更に備える。
【０２１６】
本開示の多段型の電力増幅分配回路は、複数の電力増幅分配回路を接続する多段型の電力増幅分配回路であって、前記複数の電力増幅回路は、それぞれ、入力信号が入力される第１端子と第１電源に接続される第２端子とが設けられる１巻の環状の第１インダクタ、および、正相信号を出力する第３端子と逆相信号を出力する第４端子と第２電源に接続される第５端子とが設けられ前記第１インダクタの一部に沿った形状のＮ巻（Ｎは１より大きい数）の環状の第２インダクタを有し、前記入力信号を前記正相信号と前記逆相信号に変換する変換素子と、ソースが第３電源に接続され、前記正相信号がゲートに入力される第１トランジスタと、ソースが第４電源に接続され、前記逆相信号がゲートに入力される第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのドレインとの間に接続される第１インピーダンス回路と、前記第２トランジスタのゲートと前記第１トランジスタのドレインとの間に接続される第２インピーダンス回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第１出力端子と第２出力端子からそれぞれ第１分配信号と第２分配信号を出力する出力整合回路と、を備え、第１の電力増幅分配回路の前記第１出力端子は、第２の電力増幅分配回路の前記第１端子に接続され、前記第１の電力増幅分配回路の前記第２出力端子は、第３の電力増幅分配回路の前記第１端子に接続され、前記複数の電力増幅分配回路の前記第１端子に接続していないＸ個（Ｘは２以上の整数）の出力端子から、Ｘ系統の分配信号を出力する。
【０２１７】
本開示の電力増幅分配回路は、前記Ｘ個の出力端子それぞれに接続され、各系統の分配信号の位相を調整した第１位相調整信号から第Ｘ位相調整信号をそれぞれ出力するＸ個の位相シフタと、前記Ｘ個の位相シフタそれぞれに接続され、前記第１位相調整信号から第Ｘ位相調整信号を分岐して出力するＸ個の方向性結合器と、第ｉ方向性結合器（ｉは１以上Ｘ−１以下の整数）と、第ｉ＋１方向性結合器に接続され、第ｉ位相調整信号と第ｉ＋１位相調整信号との位相差を示す信号を出力する第ｉ検出器と、前記第ｉ検出器、第ｉ位相シフタ、および、第ｉ＋１位相シフタに接続され、前記位相差に基づいて、前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を制御する位相制御器と、を更に備える。
【０２１８】
本開示の電力増幅分配回路は、第１方向性結合器に接続され、第１位相調整信号の出力の一部を終端させる第１終端素子と、第Ｘ方向性結合器に接続され、第Ｘ位相調整信号の出力の一部を終端させる第２終端素子と、を更に備える。
【０２１９】
本開示の電力増幅分配回路において、前記位相制御器は、前記第ｉ検出器（ｉは２以上Ｘ−２以下の整数）から出力される位相差を示す信号に基づいて、前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を制御し、前記第ｉ位相シフタおよび／または前記第ｉ＋１位相シフタが調整する位相調整量を決定した後、第ｉ−１検出器から出力される位相差を示す信号に基づいて、第ｉ−１位相シフタが調整する位相調整量を制御し、第ｉ＋１検出器から出力される位相差を示す信号に基づいて、第ｉ＋２位相シフタが調整する位相調整量を制御する。
【産業上の利用可能性】
【０２２０】
本開示に係る電力増幅分配回路は、高分解能レーダや高速通信に有用である。
【符号の説明】
【０２２１】
１００、４０１、４１１、８１１  電力増幅分配回路
１０１  増幅回路
１０２−１〜１０２−ｎ  ウィルキンソン電力分配回路
２００  差動増幅回路
２０１、２０２、４０３、４０４  トランジスタ
２０３、２０４  キャパシタ
３００、４０２、４０８  トランスフォーマ型バラン
３０１、３０２、３０４、３０５、３０６  端子
３０３、４０２ａ  非平衡側インダクタ
３０７、４０２ｂ  平衡側インダクタ
４０５、４０６  インピーダンス回路
４０７  出力整合回路
８０１−１〜８０１−ｘ  位相シフタ（φ）
８０２−１〜８０２−ｘ  方向性結合器（coupler）
８０３−１〜８０３−（ｘ−１）  検出器（ＤＥＴ）
８０４−１〜８０４−２  終端
８０５  位相制御器（Phase Controller）
９０１  加算器
９０２  非線形回路（nonlinear）
１００１  乗算器
１００２  ローパスフィルタ（ＬＰＦ）
【図１】
2018160882.tif 000003
【図２】
2018160882.tif 000004
【図３Ａ】
2018160882.tif 000005
【図３Ｂ】
2018160882.tif 000006
【図４】
2018160882.tif 000007
【図５】
2018160882.tif 000008
【図６Ａ】
2018160882.tif 000009
【図６Ｂ】
2018160882.tif 000010
【図７Ａ】
2018160882.tif 000011
【図７Ｂ】
2018160882.tif 000012
【図８Ａ】
2018160882.tif 000013
【図８Ｂ】
2018160882.tif 000014
【図９】
2018160882.tif 000015
【図１０】
2018160882.tif 000016
【図１１】
2018160882.tif 000017
【図１２】
2018160882.tif 000018
【図１３】
2018160882.tif 000019
【図１４】
2018160882.tif 000020
【図１５】
2018160882.tif 000021
【図１６】
2018160882.tif 000022