【事件の表示】
　特許第３２１００７２号「薄膜トランジスタマトリックス装置とその製造方法」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２１００７２号の請求項１、２に係る特許を取り消す。
【理　由】
１．手続の経緯
　特許第３２１００７２号の請求項１及び２に係る発明についての出願は、平成４年５月２２日の出願であって、平成１３年７月１３日にその発明についての特許権の設定登録がされ、その後、その特許について、異議申立人佐藤勝明により特許異議の申立てがなされ、取消の理由が通知され、その指定期間内である平成１４年８月５日に訂正請求がなされたものである。
　
２．訂正の適否についての判断
(1) 訂正の内容
　特許権者が求めている訂正の内容は、以下ａ乃至ｄのとおりである。
・訂正事項a
　特許明細書の特許請求の範囲の請求項1の「前記積層体は、前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」を「前記積層体は、前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上の前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」と訂正する。
・訂正事項b
　特許明細書の特許請求の範囲の請求項2の「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する電極層」を「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層」と、また、「前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と、前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」を「前記第1の半導体層、前記第2の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上に前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」と訂正する。
・訂正事項c
　特許明細書の段落番号【0026】の「本発明の一観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第1の半導体層からなる能動層と、前記能動層上の第2の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む薄膜トランジスタマトリックス装置が提供される。」を「本発明の一観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第1の半導体層からなる能動層と、前記能動層上の第2の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上の前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む薄膜トランジスタマトリックス装置が提供される。」と訂正する。
・訂正事項d
　特許明細書の段落番号【0027】の「本発明の他の観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、(A)前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、(B)前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、(C)前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第1の半導体層からなる能動層と、前記能動層上の第2の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、前記積層体を形成する工程(C)は、前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と、前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法が提供される。」を「本発明の他の観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、(A)前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、(B)前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、(C)前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第1の半導体層からなる能動層と、前記能動層上の第2の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、前記積層体を形成する工程(C)は、前記第1の半導体層、前記第2の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上に前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法が提供される。」と訂正する。
　
(2) 訂正の目的の適否、新規事項の有無、及び、特許請求の範囲の拡張・変更の存否
　上記の訂正事項aについては、特許明細書の特許請求の範囲の第１項に記載された「前記積層体は、前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」を、より下位概念である「前記積層体は、前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上の前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」と、限定しようとするものである。この点は、特許明細書の段落番号【0066】乃至【0079】及び【図11】乃至【図16】の記載を根拠とするものであり、特許請求の範囲の減縮を目的とするものである。よって、上記訂正事項ａは、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項bについては、特許明細書の特許請求の範囲の第２項に記載された「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する電極層」を、より下位概念である「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層」と、また、「前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層又は前記第2の半導体層のうち少なくとも一方と共通の層をなす半導体層と、前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」を、より下位概念である「前記第1の半導体層、前記第2の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第1の半導体層と共通の層をなす半導体層と、前記第1の半導体層と共通の層をなす半導体層上に前記第2の半導体層と共通の層をなす半導体層と、前記第2の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」と限定しようとするものである。これらの点は、特許明細書の段落番号【0066】乃至【0079】及び【図11】乃至【図16】の記載を根拠とするものであり、特許請求の範囲の減縮を目的とするものである。よって、上記訂正事項ｂは、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正事項ｃ及びｄは、特許請求の範囲と発明の詳細な説明との整合をとるためのものであり、誤記の訂正または明瞭でない記載の釈明を目的とするものであって、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　
(3) むすび
　したがって、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立て
(1) 申立ての理由の概要
　申立人は、下記の甲第１号証及び参考資料１を提出し、特許第３２１００７２号の訂正前の請求項１及び２に係る発明は、甲第１号証及び参考資料１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない発明であって、当該発明に係る特許は取り消されるべきものである旨主張している。
　甲第１号証：特開昭６２−２０４５６８号公報（以下、「刊行物１」という。）
　参考資料１：特開昭６３−２２７０５２号公報（以下、「刊行物２」という。）
　
(2) 本件発明
　上記２．で示したように訂正が認められるから、本件の請求項１及び２に係る発明は、平成１４年８月５日付けの訂正請求書により訂正された特許請求の範囲の請求項１及び２に記載された次のとおりのものが、異議申立の対象となる。
「【請求項１】　絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上の前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む薄膜トランジスタマトリックス装置。
【請求項２】　絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、
　（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、
　（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、
　（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、
　前記積層体を形成する工程（Ｃ）は、
　前記第１の半導体層、前記第２の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上に前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法。」（以下、それぞれ「本件発明１」、「本件発明２」という。）
　
(3) 引用刊行物に記載された発明
　当審で通知した取消理由で引用した刊行物１には、
「透明導電膜がゲート配線と重なり合い、その重なり合う部分の段差部の一部分に第２の導電層が形成されることになるため、透明導電膜がゲート配線と重なり合う附近の段差部で断線していても、この透明導電膜より低抵抗で、しかもより膜厚の厚い第２の導電層が電気的な接続を保つ。」（３頁右上欄最終行〜左下欄６行）、及び、
「まず第２図（a）および第３図（a）に示すように、絶縁性基板１上にゲート電極およびゲート配線となる第１の導電層２を選択的に形成する（たとえば、NiCr／Au，Cr／MoSiX，W，Ti，Ta，Al，ITO、低抵抗ポリシリコンなど）。続いて第１の絶縁層３（たとえば、SiOX，SiNX，SiOXNX，TaOX，TiOX，TiNX，WOX，AlOXなど）を被着し、半導体層として非単結晶シリコン化合物半導体層４（たとえば、水素化非晶質シリコン、水素化微結晶シリコン、多結晶シリコン、シリコンゲルマニウム化合物、シリコンスズ化合物、シリコンフッ素化合物、シリコン塩素化合物、シリコン炭化物、または、これらの膜にほんのわずかなBやPやNやOなどの不純物を含んだものなど）を被着し、かつ第２の絶縁層５を被着する。
　次に、第２図（a）および第３図（b）に示すように、TFT完成後チャネルとなる所、および第２図（b）におけるコンデンサ（Cadd）を構成する一方の電極となる部分のゲート配線の上方の２箇所に第２の絶縁層105と115を選択形成して、非単結晶シリコン化合物半導体層４を露出させた後、不純物（P，B，As，Alなど）を含む非単結晶シリコン化合物６を被着する。その後、第３図（c）に示したように、前記不純物を含む非単結晶シリコン化合物層６および非単結晶シリコン化合物半導体層４をフッ酸・硝酸などの混合液を用いて順次選択的に除去して、前記第２の絶縁層105と115を残した部分を含む島状の非単結晶シリコン化合物半導体層104、114および非単結晶シリコン化合物層106と116を少なくとも形成する。
　ここで、上記フッ酸・硝酸などの混合液で不純物を含む非単結晶シリコン化合物層６および非単結晶シリコン化合物半導体層４をエッチングする間に、第２の絶縁層は完全には消失しないので、第２図（b）におけるコンデンサ（Cadd）を構成する一方の電極となる部分のゲート配線の上方をレジストでおおうことなくTFT部の層104、106を形成すれば、第３図（e）のように形成できる。
　また、ここで第３図（a）において第２の絶縁層５を被着する工程と第３図（b）において第２の絶縁層105と115を選択形成する工程を省けば、第３図（f）のように形成できる。
　次に、第２図（a）および第３図（c）に示すように、透明導電膜７（たとえばITO，SnO2，InO3，Auなど）をゲート配線をまたいで選択形成することにより、第２図（b）におけるコンデンサ（Cadd）が作製できる。次に、図には示していないが、ゲート配線２を外部に取り出すべく開口部を形成する。
　第３図（d）に示すように、透明導電膜７がゲート配線２と重なり合う附近では、段差部（z）が大きい。具体的には、ゲート配線２（1000〜2000Å）、非単結晶シリコン化合物半導体層114（100〜3000Å）、第２の絶縁層115（500〜3000Å）、非単結晶シリコン化合物層116（100〜1000Å）の四層で、総計2000〜9000Åの段差になる。一方、透明導電膜７の厚さは、面抵抗から考えると、液晶駆動用アレイの場合などには、100〜500Å以上あれば充分である。透過率および材料コストを考えれば薄いものが良く、そうすると前記2000〜9000Åの段差をカバーしきれない。また数十万〜数百万絵素のアレイを作製する場合、すべての絵素で、この段差部(z）での断切れが起きてはいけないという以上２点の観点から、この段差の少なくとも一部分に、第２の導電層１０を厚さ3000Å〜1μｍほど選択形成する。同時に、TFT部では、オフセット・ゲーム構造とならぬように、一対のドレイン電極８、ソース電極９およびソース配線９aとなるよう第２の導電層を選択形成する。以上のように、第２の導電層１０の膜厚は透明導電膜７の数倍〜数百倍あり、また第２の導電層１０の面抵抗も必要性から透明導電膜７の数千倍上低いので、この第２の導電層１０を、コンデンサ（Cadd）を形成する附近の段差部に残すことは、きわめて有効である。
　この後、ドレイン電極９およびソース配線９aそれに第２の絶縁層105をマスクとして、TFTチャネル部およびその他の露出している不純物を含む非単結晶シリコン化合物層106を除去し、層126と136を形成すると、第３図（d）に示すものができる。」（３頁右下欄１行〜４頁右下欄２行）と記載され、
第２図（ｄ）には、ＴＦＴアレイのＴＦＴ部及びコンデンサ部の断面図が、第３図（ａ）〜（ｆ）には、その製造過程が、それぞれ示されている。
　また、同じく刊行物２には、
「工程Mにおいて、ガラス基板１の上に100 nmのクロムによりゲート電極およびゲートバスライン２を形成する。次にSiNゲート絶縁膜３を300nm、a-Si膜４を100nm基板温度300℃のP-CVD法で形成する。SiNはSiH4とNH3の混合ガス雰囲気、a-SiはSiH4の雰囲気で形成したものである。 次にこの上部にフォトレジスト（例えば商品名MP-1400）を塗布形成し、基板１の裏面より紫外線を照射することによりゲート２上に自己整合されたフォトレジストパターン５を形成する。
　工程Nにおいてその上部にPH3を0.5％程度ドープしたSiH4の雰囲気のP-CVDにてn＋形a-Si膜６を基板温度120℃で100nm形成する。その後のその上部に室温にてチタン層７を厚さ100nmに電子ビーム蒸着する。
　工程Pにおいて、フォトレジスト５をリフトオフした後、ソース、ドレイン形成用のレジストパターン８を形成する。
　工程Qにおいて、CF系のガス、例えばCF4／H2のプラズマエッチングを10Paの圧力で行うと、チタン、n＋a-Si、a-Siがエッチングされるが、SiNはエッチングされ難いため図示の構造（層９を除いた構造）を得ることが出来る。
　それから層間絶縁膜用のポリイミド層９を形成する。ここでは、まずポリイミドをスピンコート法にて厚さ500nmに形成し、それから300℃の窒素雰囲気中で１時間キュアしてポリイミド層９を得る。
　工程Rにおいて、このポリイミド層９を厚さ２μｍのホトレジストパターン、およびO2プラズマエッチングを用いてパターニングすると、ドレインバスライン上に層間絶縁膜ポリイミド１０が形成される。その後、画素電極１１および、ドレインバス１２をITO電極のリフトオフ法を用いて形成する。」（２頁左上欄１４行〜左下欄１０行）と記載されている。
　
(4) 対比・判断
Ａ．本件発明１について
（ａ）引用発明１における絶縁性基板１、ソース配線９ａ、ゲート配線２、透明導電膜７、ゲート電極２、第１の絶縁層３、非単結晶シリコン化合物半導体層４、非単結晶シリコン化合物半導体層１０４、不純物を含む非単結晶シリコン化合物層６、層１２６及び１３６、第２の絶縁層１０５、ソース電極９、ドレイン電極８が、本件発明１における絶縁基板、信号バスライン、ゲートバスライン、画素電極、ゲート電極層、ゲート絶縁層、第１の半導体層、能動層、第２の半導体層、コンタクト層、保護層、ソース電極層、ドレイン電極層に、それぞれ相当することは明らかである。
（ｂ）引用発明１における薄膜トランジスタアレイは、本件発明１における薄膜トランジスタマトリックスと同義である。
（ｃ）引用発明におけるコンデンサＣaddを構成する箇所のゲート配線２は、コンデンサＣaddの下部電極を構成しているから、本件発明１における蓄積容量電極に相当する。
　上記（ａ）乃至（ｃ）を考慮して、本件発明１と引用発明１とを比較すると、
絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有する薄膜トランジスタマトリックス装置である点で一致し、下記の点で相違する。
（相違点）
（ア）本件発明１では、第１の半導体層と共通の層をなす半導体層上に第２の半導体層と共通の層をなす半導体層を形成しているのに対し、引用発明１では、第１の半導体層と共通の層をなす半導体層上に第２の絶縁膜１１５を形成し、第２の絶縁膜１１５上に第２の半導体層と共通の層をなす半導体層を形成している点。
（イ）ドレイン電極層ないしソース電極層と共通の層をなす層が、本件発明１は、金属層であるのに対し、刊行物１には、導電層と記載されている点。
（ウ）ドレイン電極層ないしソース電極層と共通の層をなす層が、本件発明１では、第２の半導体層と共通の層をなす半導体層上に形成されているのに対し、引用発明１では、第２の半導体層と共通の層をなす半導体層上に形成された画素電極上に形成されている点。
　
　以下、上記相違点（ア）乃至（ウ）について、検討する。
（ア）の点について
　本件発明１も引用発明１も、いずれも第１の半導体層上に保護層と共通の層（引用発明１では、「第２の絶縁層１０５，１１５」がこれに相当。）を形成し、その上に、第２の半導体層を形成するものであって、本件発明１は、このうち第１の半導体層と第２の半導体層の２層を蓄積容量部に形成したものであり、引用発明１は、この２層に、保護層と共通の層を加えた３層を蓄積容量部に形成したものである。そして、蓄積容量部に、上記２層を形成することも、上記３層を形成することも、機能的には顕著な違いがないので、積層体の、第１の半導体層と共通の層をなす半導体層と第２の半導体層と共通の層をなす半導体層との間の第２の絶縁層を省略することは、当業者が適宜なしえた設計的事項である。
（イ）の点について
　ソースないしドレイン領域に接するコンタクト層をＳｉ層で形成し、その上層に金属層を形成すること、すなわち、ドレイン電極ないしソース電極を金属層とすることは、刊行物２にも記載されているように、本件出願前の周知技術であり、この点を引用発明１に適用することは、当業者が普通に想定しえたことである。
（ウ）の点について
　引用発明１は、第２の半導体層と共通の層をなす半導体層上に画素電極を形成し、その上層にドレイン電極層ないしソース電極層と共通の層をなす層を形成しているものであるが、ドレイン電極層ないしソース電極層と共通の層をなす層を、第２の半導体層と共通の層をなす半導体層上に形成し、その上層に画素電極を形成する技術は、刊行物２にも記載されているように、この出願前当業界で広く行われていた周知技術である。したがって、引用発明１において、ドレイン電極層ないしソース電極層と共通の層と画素電極の形成順序を入れ替えて、ドレイン電極層ないしソース電極層と共通の層をなす層を、第２の半導体層と共通の層をなす半導体層上に形成することは、当業者が適宜なしえた設計的事項である。
　
　よって、本件発明１は、引用発明１及び２に基づいて、当業者が容易に発明をすることができたものである。
　
Ｂ．本件発明２について
（ｄ）刊行物１には、「絶縁性基板１上にゲート電極およびゲート配線となる第１の導電層２を選択的に形成する（たとえば、NiCr／Au，Cr／MoSiX，W，Ti，Ta，Al，ITO、低抵抗ポリシリコンなど）。」（３頁右下欄２行〜５行）と記載されており、この記載からみて、引用発明１におけるゲート電極とゲート配線は、いずれも第１の導電層から形成され、同一材料で同時に形成されているといえる。
　上記（ａ）乃至（ｄ）を考慮して、本件発明２と引用発明１とを比較すると、
絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、
　（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、
　（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、
　（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、
　前記積層体を形成する工程（Ｃ）は、
  前記第１の半導体層、および、前記第２の半導体層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法である点で一致し、下記の点で相違する。
（相違点）
（エ）本件発明２では、第１の半導体層と共通の層をなす半導体層上に第２の半導体層と共通の層をなす半導体層を形成しているのに対し、引用発明１では、第１の半導体層と共通の層をなす半導体層上に第２の絶縁膜１１５を形成し、第２の絶縁膜１１５上に第２の半導体層と共通の層をなす半導体層を形成している点。
（オ）ドレイン電極層ないしソース電極層と共通の層をなす層が、本件発明２は、金属層であるのに対し、刊行物１には、導電層と記載されている点。
（カ）ドレイン電極層ないしソース電極層と共通の層をなす層が、本件発明２では、第２の半導体層を共通の層をなす半導体層上に形成されているのに対し、引用発明１では、第２の半導体層を共通の層をなす半導体層上に形成された画素電極上に形成されている点。
　
　（エ）乃至（カ）の相違点は、（ア）乃至（ウ）の相違点と同じであるから、Ａ．で述べた理由と同じ理由により、本件発明２は、引用発明１及び２に基づいて、当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおりであるから、本件発明１及び２の特許は、特許法第２９条第２項の規定に違反してなされたものである。
　したがって、本件発明１及び２についての特許は、特許法第１１３条第２号に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１４年９月１７日（２００２．９．１７）
【訂正の要旨】
訂正の内容
・訂正事項ａ
　特許明細書の特許請求の範囲の請求項１の「前記積層体は、前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と共通の層をなす半導体層と前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」を「前記積層体は、前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上の前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む」と訂正する。
・訂正事項ｂ
　特許明細書の特許請求の範囲の請求項２の「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する電極層」を「前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層」と、また、「前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と共通の層をなす半導体層と、前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」を「前記第１の半導体層、前記第２の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上に前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する」と訂正する。
・訂正事項ｃ
　特許明細書の段落番号【００２６】の「本発明の一観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と共通の層をなす半導体層と前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む薄膜トランジスタマトリックス装置が提供される。」を「本発明の一観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上の前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上の前記ドレイン電極層ないしソース電極層と共通の層をなす金属層との積層を含む薄膜トランジスタマトリックス装置が提供される。」と訂正する。
・訂正事項ｄ
　特許明細書の段落番号【００２７】の「本発明の他の観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、前記積層体を形成する工程（Ｃ）は、前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層又は前記第２の半導体層のうち少なくとも一方と共通の層をなす半導体層と、前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法が提供される。」を「本発明の他の観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続するドレイン電極層ないしソース電極層とを積層すると同時に、前記蓄積容量電極と前記画素電極との交差領域で前記ゲート絶縁層の上に前記薄膜トランジスタを形成する層の一部と共通の材料で共通の層をなす積層体とを形成する工程とを有し、前記積層体を形成する工程（Ｃ）は、前記第１の半導体層、前記第２の半導体層、および、前記ドレイン電極層ないしソース電極層とを積層する工程と同時に、前記蓄積容量電極の上方にも前記第１の半導体層と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上に前記第２の半導体層と共通の層をなす半導体層と、前記第２の半導体層と共通の層をなす半導体層上に前記ドレイン電極層ないしソース電極層と共通の層をなす金属層と、を積層して積層体を形成する工程を含む薄膜トランジスタマトリックス装置の製造方法が提供される。」と訂正する。
（５４）【発明の名称】
薄膜トランジスタマトリックス装置とその製造方法
（５７）【特許請求の範囲】
　【請求項１】　絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、
　前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、
　前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、
　前記積層体は、前記第１の半導体層
と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上の
と
、前記第２の半導体層と共通の層をなす半導体層上の
　【請求項２】　絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、
　（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、
　（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、
　（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する
ドレイン電極層ないしソース
　前記積層体を形成する工程（Ｃ）は、
　前記第１の半導体層
、
、および、
と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上に
と
前記第２の半導体層と共通の層をなす半導体層上に
【発明の詳細な説明】
　【産業上の利用分野】
　本発明はアクティブマトリックス駆動方式の液晶表示パネルに使用される薄膜トランジスタマトリックス装置とその製造方法に関し、特に表示画像のコントラストの良い多ラインの表示を可能にするために画素電極とそれに並列に設けられる蓄積容量電極を有する薄膜トランジスタマトリックス装置とその製造方法に係わる。
　なお、本明細書においては、画素電極と接続される側の薄膜トランジスタ電極をドレイン電極と呼び、反対側の電流電極をソース電極と呼ぶ。
　【従来の技術】
　アクティブマトリックス駆動方式による液晶表示パネルはドット表示を行う個々の画素に対してマトリックス状に薄膜トランジスタ（ＴＦＴ）を配置し、薄膜トランジスタがオンした時に画素電極と液晶を挟んだ対向電極間に電圧が印加され、各画素に蓄積容量によるメモリ機能を持たせて１フィールド走査期間の間電荷を保持してコントラストよく多ラインの画像表示を可能としている。
　図１７にアクティブマトリックス駆動方式による液晶表示パネルの平面構造を示す。
　図１７の液晶表示パネルには、互いに直交してマトリックスを構成する多数のゲートバスラインＧＢ１，ＧＢ２，・・・・と、ソースバスラインＳＢ１，ＳＢ２，・・・・、およびゲートバスラインと平行な蓄積容量電極ラインＣ１，Ｃ２・・・が形成されている。
　ゲートバスラインとソースバスラインの各交点に薄膜トランジスタＴ１１，Ｔ１２，・・・Ｔ２１，Ｔ２２，・・・・が接続されている。
　薄膜トランジスタのドレインは各画素電極Ｐ１１，Ｐ１２，・・・Ｐ２１，Ｐ２２，・・・・に接続されている。
　各画素電極は液晶層を挟んで対向電極と向き合う。
　薄膜トランジスタのゲート電極はゲートバスラインＧＢ１，ＧＢ２，・・・・と接続され、ゲートライン駆動回路（図示せず）により同時に駆動する１行の画素の薄膜トランジスタのゲート電極が選択される。
　また、薄膜トランジスタのソース電極はソースバスラインＳＢ１，ＳＢ２，・・・・と接続され、ソースライン駆動回路（図示せず）により画像情報である信号電圧が与えられる。
　画面を１行ずつ走査することにより所望の画素をドット表示する。
　図１８に従来の技術による薄膜トランジスタマトリックス装置の図１７のＡ−Ａ’線に沿う断面を示す。
　図１８の左側が薄膜トランジスタ領域で右側が蓄積容量領域である。
　薄膜トランジスタ領域と蓄積容量領域とは共通のガラス基板４０の上に形成されている。
　図１８において、透明な絶縁性のガラス基板４０の上にＡｌ（アルミニウム）とＴｉ（チタン）による２層構造のゲートバスライン（図１７のＧＢ１，ＧＢ２，・・・・）に接続したゲート電極４１が形成されている。
　パターニングしたゲート電極４１を覆って、ＳｉＯ２（酸化シリコン）とＳｉＮ（窒化シリコン）の２層構造のゲート絶縁膜４２が形成され、その上にゲート電極４１と対向する位置でプラズマＣＶＤ等により成膜されたａ−Ｓｉ（アモルファスシリコン）による動作半導体層４３が形成され、さらにａ−Ｓｉ層４３の上にＳｉＮによるチャネル保護膜４４が形成されている。
　さらに、ａ−Ｓｉ層４３と接触するソース電極４６とドレイン電極４７がオーミックコンタクト形成用のｎ＋型ａ−Ｓｉ層４５を介して形成され、さらにドレイン電極４７と接するＩＴＯ（インジウム錫酸化物）による透明画素電極４８が形成される。
　薄膜トランジスタ領域全体がＳｉＮ膜、アルミナ膜等のパッシベーション膜４９で覆われている。
　なお、ソース電極４６はソースバスライン（図１７のＳＢ１，ＳＢ２，・・・・）と接続される。
　上記の薄膜トランジスタの材料と同じ材料で蓄積容量部も形成される。
　すなわち、薄膜トランジスタ製造工程におけるゲート電極４１の形成と同一工程中に同じ材料で蓄積容量電極Ｃ１も形成される。
　また、薄膜トランジスタのゲート絶縁膜４２の形成と同一工程中に同じ材料で蓄積電極Ｃ１の上に蓄積容量用の絶縁膜４２が形成される。
　さらに、ＩＴＯの画素電極４８が蓄積電極Ｃ１の上部も覆うよう形成される。
　画素電極４８と蓄積容量電極Ｃ１との形成する蓄積容量は画素電極４８と対向する図示しない対向電極に対し電気的に並列となるように構成される。
　このような薄膜トランジスタマトリックス装置の製造方法を、以下概略的に説明する。
　ガラス基板４０の上にスパッタリングによりＡｌとＴｉの２層を連続的に成膜し、ゲート電極４１、ゲート電極に接続したゲートバスライン、蓄積容量電極Ｃ１をホトリソグラフィを用いてパターニングする。
　続いて、ガラス基板４０全面上にＳｉＯ２、ＳｉＮの２層をプラズマＣＶＤ等によって成膜し、ゲート絶縁膜４２を形成する。
　ゲート絶縁膜４２の上に、さらにａ−Ｓｉからなる動作半導体層４、ＳｉＮ層を成膜する。
　ＳｉＮ層の上にホトレジスト膜を塗布し、ガラス基板４０下側から露光し、ゲート電極４１に自己整合したパターンを焼き付ける。
　続いて上面からゲートバスライン、蓄積容量電極の部分を含む露光を行なってチャネル領域となる部分のみを未露光の状態にする。
　たとえば、この未露光領域はゲートバスラインから数μｍ程度離して形成する。
　このようにして形成したホトレジストマスクを用いて、ＳｉＮ層をフッ酸系エッチャントでエッチングすることにより、チャネル保護膜４４を形成する。
　次に、ｎ＋型ａ−Ｓｉ層、金属電極層を形成し、ホトレジストマスクを用いて電極層、ｎ＋型ａ−Ｓｉ層、ａ−Ｓｉ動作半導体層をエッチングする。
　たとえば、エッチングする対象に合わせてエッチングガスを変えたドライエッチングによって３層をエッチングし、所定パターンの動作半導体層４３、ｎ＋型ａ−Ｓｉ層４５、ソース電極４６、ドレイン電極４７を形成する。
　その後、ＩＴＯ膜を形成し、パターニングすることによって透明画素電極４８を形成し、さらに薄膜トランジスタ部分はパッシベーション膜４９によって覆う。
　【発明が解決しようとする課題】
　以上述べたように従来の技術においては、蓄積容量電極Ｃ１は薄膜トランジスタのゲート電極４１と同時に形成し、またゲート絶縁膜４２と同時に蓄積容量用絶縁膜４２を形成してその上にＩＴＯの画素電極４８が形成していた。
　保護膜４４のパターニングを行なうフッ酸系エッチャントによるウエットエッチング処理の工程では、蓄積容量用絶縁膜４２は動作半導体層に覆われているが、動作半導体層にピンホールがあるとフッ酸系エッチャントが蓄積容量電極Ｃ１の上の蓄積容量用絶縁膜４２を侵してダメージを与える。
　これにより蓄積容量用絶縁膜４２の絶縁不良が発生する。
　また、ソース電極４６、ドレイン電極４７、半導体層４５、４３をパターニングする際のドライエッチングにおいては加速粒子等による蓄積容量用絶縁膜４２のダメージがあり、これもまた絶縁不良の原因となる。
　蓄積容量用絶縁膜４２の絶縁不良は蓄積容量電極Ｃ１と画素電極４８との間の電流リークや短絡を引き起こし表示欠陥を生じる。
　本発明は、薄膜トランジスタの形成時のエッチング工程の際に蓄積容量用絶縁膜のダメージを低減できる新規な薄膜トランジスタマトリックス装置とその製造方法を提供することを目的とする。
　【課題を解決するための手段】
　本発明の薄膜トランジスタマトリックス装置においては、蓄積容量用絶縁膜を形成した後に蓄積容量用絶縁膜の上に蓄積容量用絶縁膜をエッチングの影響から保護するための層を設けた。
　また、本発明の薄膜トランジスタマトリックス装置の製造方法においては、その蓄積容量用絶縁膜を保護するための層は薄膜トランジスタの形成工程と同時に形成される。
　本発明の一観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置であって、前記薄膜トランジスタは、前記ゲートバスラインと接続するゲート電極層と、前記ゲート電極層上に積層されるゲート絶縁層と、前記ゲート絶縁層上に配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記コンタクト層の一方を前記信号バスラインに接続するソース電極層と、前記コンタクト層の他方を前記画素電極に接続するドレイン電極層とを有するとともに、前記蓄積容量電極と前記画素電極との交差領域において、該蓄積容量電極の上に前記ゲート絶縁層と共通の層をなす絶縁層とその上に配置され前記薄膜トランジスタを形成する他の層の一部と共通の層との積層体を有し、前記積層体は、前記第１の半導体層
と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上の
と
、前記第２の半導体層と共通の層をなす半導体層上の
　本発明の他の観点によれば、絶縁基板上に信号バスラインと該信号バスラインと交差するゲートバスラインと薄膜トランジスタと蓄積容量電極と画素電極とを形成した薄膜トランジスタマトリックス装置の製造方法であって、（Ａ）前記薄膜トランジスタの、前記ゲートバスラインと接続するゲート電極層と、前記蓄積容量電極とを同一材料で同時に前記絶縁基板上に形成する工程と、（Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲート絶縁層を形成する工程と、（Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層に接して配置した第１の半導体層からなる能動層と、前記能動層上の第２の半導体層からなる一対のコンタクト層と、前記能動層を覆う保護膜と、前記一対のコンタクト層を前記信号バスラインおよび前記画素電極に接続する
ドレイン電極層ないしソース
、
、および、
と共通の層をなす半導体層と、前記第１の半導体層と共通の層をなす半導体層上に
と
前記第２の半導体層と共通の層をなす半導体層上に
　【作用】
　蓄積容量電極と画素電極とに挟まれた交差部の蓄積容量用絶縁膜の上に保護層として薄膜トランジスタを形成するゲート絶縁膜より上の積層の一部を同時に形成することにより、その蓄積容量用絶縁膜上の保護層が薄膜トランジスタ形成時のエッチング工程による蓄積容量用絶縁膜のダメージを低減する。
　【実施例】
　以下、図１〜図１６を参照して本発明の実施例による薄膜トランジスタマトリックス装置とその製造方法について具体的に説明をする。
　図１と図２は本発明の２つの実施例による薄膜トランジスタマトリックス装置の断面構造を部分的に示し、図３は薄膜トランジスタマトリックス装置の平面構造を部分的に示す。
　図１と図２はいずれも図３のＢ−Ｂ線に沿う断面を表す。
　なお、図１と図２の断面図において左側の断面は薄膜トランジスタ領域の断面であり、右側は蓄積容量領域の断面である。
　図１に示す実施例の薄膜トランジスタマトリックス装置の構造は、薄膜トランジスタ領域については図１８で説明した従来の構造と基本的に同じである。
　すなわち、透明な絶縁性のガラス基板１０の上にまずＡｌとＴｉによる２層構造のゲート電極１１が形成されている。
　さらに、その上にＳｉＯ２とＳｉＮの２層構造のゲート絶縁膜１２が堆積されており、その上にａ−Ｓｉによる動作半導体層１３が形成され、ａ−Ｓｉ層１３の上にＳｉＮによるチャネル保護膜１４が形成されている。
　保護膜１４をパターニングした後、さらに、ｎ＋型ａ−Ｓｉ膜１５、ＡｌとＴｉによる２層構造でｎ＋型ａ−Ｓｉ膜１５を介してａ−Ｓｉ層１３とオーミック接触するソース電極１６とドレイン電極１７が形成されている。
　ここで、電極層上にホトレジストマスクを形成して、ソース電極１６、ドレイン電極１７、ａ−Ｓｉ層１３、１５をドライエッチングでパターニングする。
　パターニング後、ホトレジストマスクは除去する。
　さらにドレイン電極１７と接するＩＴＯの透明画素電極１８が形成され、さらに薄膜トランジスタ領域全体をＳｉＮ等のパッシベーション膜１９で覆う。
　なお、ソース電極１６はソースバスライン（図３のＳＢ１）と接続される。
　図１の右側の蓄積容量領域については、透明ガラス基板１０上にゲート電極１１と同一材料（ＡｌとＴｉによる２層構造）で蓄積容量電極２１（図３の平面図のＣ１に相当する）が形成される。
　また、薄膜トランジスタのゲート絶縁膜１２と同一層（ＳｉＯ２とＳｉＮの２層構造）で蓄積電極２１の上に蓄積容量用の絶縁膜２２が形成される。
　蓄積容量用絶縁膜２２の上に薄膜トランジスタのａ−Ｓｉ層１３およびＳｉＮ保護膜１４と同一材料のａ−Ｓｉ層２３とＳｉＮ保護膜２４が形成され、パターニングされている。
　さらにその上に画素電極１８が覆うように形成される。
　画素電極１８と蓄積容量電極２１とが構成する蓄積容量は画素電極１８と対向する図示しない共通電極に対し電気的に並列となるように接続される。
　たとえば、ゲート電極および蓄積容量絶縁膜の上のゲート絶縁膜１２および蓄積容量絶縁膜２２の厚さは約３５００Åであり、その上のａ−Ｓｉ層１３、２３は、厚さ約２５０Åであり、ＳｉＮ保護膜１４、２４は厚さ約１０００Åである。
　ａ−Ｓｉ層２３はｉ型であり、ほぼ絶縁層として機能する。
　したがって、蓄積容量電極２１とＩＴＯ画素電極１８の間の間隔は、従来の技術によれば約３５００Åであったものが、本実施例によれば約４７５０Åに増大する。
　このため、容量は減少するが、減少の程度は４割弱であり、甚大な悪影響を与えるほどではない。
　逆に、本実施例の場合、後により詳細に説明するように、蓄積容量用絶縁膜２２は常にエッチングから保護されており、エッチングに基づく絶縁不良をほぼ完全に防止することができる。
　なお、図３の平面図は図１７のものと基本的に同一の構造であるので基本的な構造の説明は図１７の説明で代用して重複する説明は省略する。
　ただし、図３の構造では、蓄積容量電極２１（Ｃ１）上のハッチングで示した部分にはａ−Ｓｉ層２３とＳｉＮ保護膜２４とが形成されており、この部分が図１７の従来のものと相違する。
　この蓄積容量電極２１（Ｃ１）上に形成したａ−Ｓｉ層２３とＳｉＮ保護膜２４は薄膜トランジスタのチャネル保護膜１４のエッチング工程において蓄積容量用絶縁膜２２をエッチャントによる浸食から保護するための層となる。
　また、電極１６、１７等のドライエッチングの際にも蓄積容量用絶縁膜２２を保護する。
　図２は本発明の別の実施例による薄膜トランジスタマトリックス装置の断面構造を示す。
　薄膜トランジスタ領域については図１と同様であり説明は省く。
　また、蓄積容量領域については、透明ガラス基板１０上にゲート電極１１と同一材料（ＡｌとＴｉによる２層構造）で蓄積容量電極２１（図３の平面図のＣ１に相当する）が形成されている。
　また、薄膜トランジスタのゲート絶縁膜１２と同一層（ＳｉＯ２とＳｉＮの２層構造）で蓄積電極２１の上に蓄積容量用絶縁膜２２が形成されている。
　ここまでは図１のものと同様である。
　さらに、蓄積容量用絶縁膜２２の上に薄膜トランジスタのコンタクト用半導体層１５と同一層でｎ＋型ａ−Ｓｉ層２５が形成され、ＡｌとＴｉによる２層構造のソース・ドレイン電極層１６，１７と同一層でＡｌとＴｉによる２層構造の金属膜層２６が形成され、その上に画素電極１８が覆うよう形成されている。
　この実施例においては、図３の平面図の蓄積容量電極２１上のハッチングで示す部分に形成されたｎ＋型ａ−Ｓｉ層２５とＴｉ金属膜層２６は薄膜トランジスタの電極１６、１７等のドライエッチング工程において蓄積容量用絶縁膜２２を加速イオンから保護するための層となる。
　チャネル保護膜１４のエッチングにおいては、ａ−Ｓｉ層にピンホールがあると蓄積容量絶縁膜２２が侵食される可能性はあるが、ａ−Ｓｉ層２５は導電性であり、蓄積容量は従来とほぼ同様の値に保てる。
　次に、図１と図２の実施例の薄膜トランジスタマトリックス装置の製造方法について図４〜図１６を参照して説明する。
　図４〜図１６において左側が薄膜トランジスタ領域であり右側が蓄積容量領域であり、同一図では左右同時工程を示す。
　まず図１の実施例の薄膜トランジスタマトリックス装置の製造方法について説明する。
　透明ガラス基板１０をマグネトロンスパッタ装置（図示せず）の真空容器内に配置する。
　マグネトロンスパッタ装置は基板平行移動型で対向ターゲット方式のマグネトロンスパッタ電極を有し、基板温度を２５０°Ｃまで加熱できる装置とする。
　ガラス基板１０を２５０°Ｃに加熱し、真空容器内を圧力約０．００５ｔｏｒｒのＡｒ（アルゴン）ガス雰囲気とし、対向ターゲットスパッタリング法により蒸着源のＡｌをスパッタして図４に示すように基板１０の表面にＡｌ層１１１を約５００Åの膜厚で形成する。
　なお、ガラス基板１０の表面上に予めアルミナ膜を形成しておけば、Ａｌ層とのなじみが向上する。
　次に、Ａｌ層１１１の上にゲート電極、ゲートバスラインＧＢ１，ＧＢ２と蓄積容量電極２１（Ｃ１）のパターンでレジスト膜１０１と１０２とを形成する。
　次に、これらレジスト膜１０１、１０２をマスクとして燐酸系エッチャントでＡｌ層１１１をエッチングし、Ａｌパターンを得る。
　レジスト膜１０１，１０２を除去した後、図５に示すようにゲート電極１１と蓄積容量電極２１の第１層目となるＡｌ層１１１を覆ってその上にスパッタリング等によりＴｉ層１１２を約８００Åの厚みで成膜する。
　さらにその上にゲート電極１１と蓄積容量電極２１のパターンのレジスト膜１０３、１０４を形成する。
　たとえば、ホトレジスト層を塗布し、Ａｌのバスラインを完全に覆うように露光する。
　この後、レジスト膜１０３，１０４をマスクとし、ＢＣｌ３＋Ｃｌ２混合ガスをエッチングガスとしてリアクティブイオンエッチングを行い、マスクパターン以外のＴｉ層１１２を除去して図６に示すようなＡｌとＴｉによる２層構造のゲート電極１１と蓄積容量電極２１とを形成する。
　次に、図７に示すように、Ｐ（プラズマ）−ＣＶＤ法によりゲート絶縁膜としてＳｉＯ２膜１２１、ＳｉＮ膜１２２を積層し、さらに動作半導体膜としてａ−Ｓｉ膜１３１を、保護膜としてＳｉＮ膜１４１を連続堆積する。
　以後、ＳｉＯ２膜１２１とＳｉＮ膜１２２との２層構造をゲート絶縁膜１２及び蓄積容量用絶縁膜２２として表す。
　さらに、図７のＳｉＮ膜１４１の上にチャネル領域を画定するパターンのレジスト膜１０５と、蓄積容量電極２１上に蓄積容量絶縁膜の保護層を画定するパターンのレジスト膜１０６とを同時に形成する。
　これらのレジスト膜１０５、１０６は一旦ガラス基板１０側から裏面露光することによってゲート電極１１、蓄積容量電極２１と自己整合したパターンを露光し、次に表面側からゲートバスラインとその周囲数μｍ幅程度の領域を露光することによって作成する。
　このようにして、レジスト膜１０５、１０６はゲート電極１１、蓄積容量電極２１と重なるように自己整合的に形成される。
　この後、レジスト膜１０５，１０６をマスクとしてフッ酸系エッチャントを使用してマスク以外のＳｉＮ膜１４１をエッチングして除去し、図８のように薄膜トランジスタのチャネル保護膜１４と蓄積容量電極の保護膜２４とを残す。
　さらに、レジスト膜１０５、１０６を剥離した後、フッ酸系エッチャントでスライトエッチングしてＳｉＮ保護膜１４，２４の表面の酸化膜を除去して清浄面を出す。
　このエッチング工程において、蓄積容量電極２１上の蓄積容量用絶縁膜２２は、ａ−Ｓｉ層１３１のみでなく、ＳｉＮ膜２４、レジスト膜１０６に覆われており、たとえこれらの層の一部にピンホールが存在していてもエッチャントによって侵食されることは少ない。
　次に、そして図９に示すように、ＰＨ３をドープしたＳｉＨ４のＰ−ＣＶＤ法によりｎ＋型ａ−Ｓｉ膜１１５を形成し、次に薄膜トランジスタのソース・ドレイン電極となるべきＴｉ膜１６１とＡｌ膜１６２とをスパッタ法により成膜する。
　この後の工程におけるエッチング処理においても、蓄積容量絶縁膜２２はその上のａ−Ｓｉ膜１１５と保護膜２４とによっても保護されているので、加速イオンやエッチャントによるダメージから保護される。
　続いて、ソース電極１６とドレイン電極１７の電極形成用パターンのレジスト膜１０７をＡｌ膜１６２の上に形成し、これをマスクとしてマスク以外のＡｌ膜１６２を燐酸系エッチャントでエッチングして除去する。
　さらにＡｌ膜の下のＴｉ膜１６１とｎ＋型ａ−Ｓｉ膜１１５及びａ−Ｓｉ膜１３１をＢＣｌ３＋Ｃｌ２混合ガスをエッチングガスとしてリアクティブイオンエッチングを行って除去すると、図１０に示すような構造を得る。
　この工程では蓄積容量電極２１上のＡｌ膜１６２上にはレジストが形成されないために図１０に示すように蓄積容量部にはＳｉＮ保護膜２４が露出し、薄膜トランジスタの部分ではＡｌとＴｉによる２層構造のソース電極１６とドレイン電極１７が形成され、ゲート絶縁膜１２は（蓄積容量用絶縁膜２２）全面に残ることになる。
　なお、ソース電極１６とドレイン電極１７はともにＴｉ膜１６１とＡｌ膜１６２の２層構造である。
　次いで、図１に示すようにドレイン電極１７とコンタクトをとってＩＴＯによる画素電極１８を形成し、ゲート端子部のゲート絶縁膜をケミカルドライエッチングにより除去する。
　この後、Ｐ−ＣＶＤ法により保護膜１９として薄膜トランジスタ領域を覆うようにＳｉＮ膜をマスクデポして図１の薄膜トランジスタマトリックス装置が完成する。
　次に、図２の薄膜トランジスタマトリックス装置の製造方法について説明する。
　図２の構成を製造する製造方法の前半の工程は図１の構成の製造方法で説明した図４の工程から図７のレジスト膜を形成する前のＳｉＮ膜１４１の成膜工程までと同じである。
　従って、本構造方法の説明は図６の製造工程以降の後半の製造工程について図１１から図１６を参照して説明する。
　図１１に示すように、Ｐ−ＣＶＤ法によりゲート電極１１を被い基板１０全面にゲート絶縁膜１２及び蓄積容量用絶縁膜２２としてＳｉＯ２膜１２１、ＳｉＮ膜１２２からなる２層を、さらに動作半導体膜としてａ−Ｓｉ膜１３１を、保護膜としてＳｉＮ膜１４１を連続堆積した後、さらに、ＳｉＮ膜１４１の上にチャネル領域を画定するパターンのレジスト膜１０５を形成する。
　レジスト膜１０５は、前述の製造方法同様、裏面からの自己整合露光と表面からの輪郭露光によって作成し、ゲートバスラインから数ミクロンのギャップを有し、ゲート電極１１に重なるように自己整合によりパターニングされたものである。
　なお、図１の構成の場合（図７）と異なるのは、レジスト膜は蓄積容量部（図１１右側）のＳｉＮ膜１４１上には形成されない事である。
　この後、レジスト膜１０５をマスクとしてフッ酸系エッチャントを使用してマスク以外のＳｉＮ膜１４１をエッチングして除去して図１２のように薄膜トランジスタのチャネル保護膜１４を形成する。
　このエッチングにおいては、蓄積容量電極２１上の蓄積容量用絶縁膜２２は、ａ−Ｓｉ膜１３１のみによって覆われており、ａ−Ｓｉ膜１３１にピンホールがあるとエッチャントによって侵食される危険性がある。
　但し、この危険性は従来の技術と同様である。
　ただし、以後の工程では常に蓄積容量用絶縁膜２２の上には別の膜たとえばａ−Ｓｉ膜２３が形成されているので、エッチング処理における加速イオンやエッチャントによるダメージから蓄積容量用絶縁膜２２を保護することができる。
　次に、レジスト膜１０５を剥離した後、フッ酸系エッチャントでスライトエッチングしてＳｉＮ保護膜１４の表面の酸化膜を除去して清浄面を出す。
　そして図１３に示すように、ＰＨ３をドープしたＳｉＨ４のＰ−ＣＶＤ法によりｎ＋型ａ−Ｓｉ膜１１５を形成する。
　このｎ＋型ａ−Ｓｉ膜１１５からａ−Ｓｉ膜１３１に不純物が拡散すれば、蓄積容量絶縁膜２２の上には導電体が配置されることになる。
　引き続き薄膜トランジスタのソース電極、ドレイン電極となるべきＴｉ膜１６１をスパッタ法により成膜する。
　続いて、図１４に示すように、ソース電極１６とドレイン電極１７の電極形成用パターンのレジスト膜１０８ならびに蓄積容量電極２１上部の画素電極との交差部（図３のハッチング領域）を覆うレジスト膜１０９をＴｉ膜１６１の上に形成し、これをマスクとしてマスク以外のＴｉ膜１６１とｎ＋型ａ−Ｓｉ膜１１５、ａ−Ｓｉ層１３１をＢＣｌ３＋Ｃｌ２混合ガスをエッチングガスとしてリアクティブイオンエッチングを行って除去する。
　この後、レジスト膜１０８、１０９を除去し、図１５で示すように、Ａｌ膜１６２をスパッタ法により成膜し、続いてソース・ドレイン電極のパターンのレジスト膜１１０を形成する。
　なお、蓄積容量部にはレジスト膜は形成されない。
　以後の工程においても蓄積容量用絶縁膜２２の上にはａ−Ｓｉ膜２３、ｎ＋型ａ−Ｓｉ膜１１５、Ｔｉ膜１６１が覆っており、エッチング処理におけるエッチャントに上るダメージから蓄積容量用絶縁膜２２を保護することができる。
　次に、図１６で示すように、レジスト膜１１０をマスクとしてＡｌ膜１６２を燐酸系エッチャントでエッチングしてソース電極１６とドレイン電極１７を形成し、蓄積容量部のＡｌ膜１６２も除去する。
　この工程では蓄積容量電極２１上の絶縁膜２２の上には、ａ−Ｓｉ層２３、ｎ＋型ａ−Ｓｉ膜２５、残ったＴｉ膜１６１による金属膜２６が形成され、ゲート絶縁膜１２と蓄積容量用絶縁膜２２は全面に残ることになる。
　次いで、図２に示すようにドレイン電極１７とコンタクトをとってＩＴＯによる画素電極１８を形成し、ゲート端子部のゲート絶縁膜をケミカルドライエッチングにより除去する。
　この後、Ｐ−ＣＶＤ法によりＳｉＮ膜を保護膜１９として薄膜トランジスタ領域を覆うようにマスクデポして図２の薄膜トランジスタマトリックス装置が完成する。
　なお、上述の製造方法において、図１９に示すような装置を用いれば複数種類の絶縁膜を連続成膜することができる。
　たとえば、ゲート絶縁膜１２、蓄積容量用絶縁膜２２としてＡｌ２Ｏ３膜、ＳｉＮ膜を連続成膜することができる。
　図１９において、円筒状容器５１内の外周部には９０度間隔でトリメチルアルミニウム（ＴＭＡ）用ノズル５２、アンモニア用ノズル５３、ジメチルシラン（ＤＭＳ）用ノズル５４、Ｈ２Ｏ用ノズル５５が軸方向に配置され、これらの中間に４個のヒータ５５が配置されている。
　中央部には多角柱状のサセプタ５７が回転軸５８の周囲に回転可能に配置され、その上に複数枚のガラス基板５９を載置する。
　容器５１内を一旦排気し、サセプタ５７を回転しつつヒータ５５でガラス基板５９を加熱して所定温度に設定する。
　ＴＭＡ用ノズル５２からＴＭＡを供給し、Ｈ２Ｏ用ノズル５５からＨ２Ｏを供給し、プラズマを発生させると、Ａｌ２Ｏ３膜を堆積できる。
　ＤＭＳ用ノズル５４とＨ２Ｏ用ノズル５５を用いればＳｉＯ２膜を堆積でき、ＤＭＳ用ノズル５４とアンモニア用ノズル５３を用いればＳｉＮ膜を堆積できる。
　原料ガスを変えれば、その他種々の膜を堆積させることもできる。
　薄膜トランジスタマトリックス装置の平面構成も図３のものに限らない。
　たとえば、図２０に示すような平面構成を用いることもできる。
　画素電極１８を隣接列用のゲートバスラインＧＢ２に重なるように形成して蓄積容量を形成する。
　蓄積容量電極を省略できるので開口率を向上することが可能である。
　以上述べた薄膜トランジスタマトリックス装置を液晶層を挟持しつつ共通電極を形成したもう一方の基板と組み合わせればアクティブマトリックス型の液晶表示装置となる。
　なお、本発明の薄膜トランジスタマトリックッス装置とその製造方法は、以上説明した実施例に限るものではなく、当業者であれば開示の内容から他の応用や変更、組み合わせ等が容易に成せるであろう。
　【発明の効果】
　蓄積容量電極と画素電極とに挟まれた交差部の蓄積容量用絶縁膜の上に保護層として薄膜トランジスタを形成する各層の一部を同時に形成することにより、その蓄積容量用絶縁膜上の保護層が薄膜トランジスタ形成時のエッチング工程による蓄積容量用絶縁膜のダメージを低減する。
　このため、絶縁膜の絶縁不良による蓄積容量電極と画素電極間の電流リークや短絡を低減し、絶縁不良による表示不良を低減することができ、信頼性の高い液晶表示装置を得ることができる。
【図面の簡単な説明】
　【図１】本発明の実施例による薄膜トランジスタマトリックス装置の断面図である。
　【図２】本発明の別の実施例による薄膜トランジスタマトリックス装置の断面図である。
　【図３】本発明の実施例の薄膜トランジスタマトリックス装置の平面図である。
　【図４】本発明の実施例の薄膜トランジスタマトリックス装置の製造方法における製造工程を説明する断面図である。
　【図５】図４に続く製造工程を説明するための断面図である。
　【図６】図５に続く製造工程を説明するための断面図である。
　【図７】図６に続く製造工程を説明するための断面図である。
　【図８】図７に続く製造工程を説明するための断面図である。
　【図９】図８に続く製造工程を説明するための断面図である。
　【図１０】図９に続く製造工程を説明するための断面図である。
　【図１１】本発明の別の実施例の薄膜トランジスタマトリックス装置の製造方法における製造工程を説明する断面図である。
　【図１２】図１１に続く製造工程を説明するための断面図である。
　【図１３】図１２に続く製造工程を説明するための断面図である。
　【図１４】図１３に続く製造工程を説明するための断面図である。
　【図１５】図１４に続く製造工程を説明するための断面図である。
　【図１６】図１５に続く製造工程を説明するための断面図である。
　【図１７】従来の技術による薄膜トランジスタマトリックス装置の平面図である。
　【図１８】従来の技術による薄膜トランジスタマトリクス装置の断面図である。
　【図１９】ＣＶＤ装置の例を示す概略断面図である。
　【図２０】本発明の他の実施例による薄膜トランジスタマトリックス装置の平面図である。
　【符号の説明】
　１０・・・・・透明ガラス基板
　１１・・・・・ゲート電極
　１２・・・・・ゲート絶縁膜
　１３・・・・・ａ−Ｓｉ層
　１４・・・・・ＳｉＮ保護膜
　１５・・・・・ｎ＋型ａ−Ｓｉ膜
　１６・・・・・ソース電極
　１７・・・・・ドレイン電極
　１８・・・・・ＩＴＯ画素電極
　１９・・・・・保護膜
　２１・・・・・蓄積容量電極
　２２・・・・・蓄積容量用絶縁膜
　２３・・・・・ａ−Ｓｉ層
　２４・・・・・ＳｉＮ保護膜
　２５・・・・・ｎ＋型ａ−Ｓｉ膜
　２６・・・・・金属膜