【事件の表示】
　平成　３年特許願第　３１４０４号「タイムスタンプ回路」拒絶査定に対する審判事件〔平成　４年　９月　２日出願公開、特開平　４−２４６７４１、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成３年２月１日の出願であって、その請求項１及び２に係る発明は、補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１及び２に記載されたとおりのもの（以下、本願発明１、本願発明２という。）と認められ、その特許請求の範囲には次のとおり記載されている。
「【請求項１】　カウントクロック（１１）によりカウントアップするバイナリカウンタ（１）と、
　前記バイナリカウンタ（１）のカウント出力を入力とし、グレイコードを出力するグレイコード変換回路（２）と、
　グレイコード変換回路（２）の出力を入力とし、前記バイナリカウンタ（１）における前記カウンタクロック（１１）から前記カウント出力までの遅延時間と、前記グレイコード変換回路（２）における前記カウント出力の入力からグレイコードの出力までの遅延時間との時間との総和以上の時間だけ前記カウントクロック（１１）と比べて位相が遅延し、かつ、カウンタクロック（１１）と同一の周期を有するラッチクロック（１５）によりラッチするレジスタ（３）と、
　前記カウントクロック（１１）とは非同期なストアクロック（１２）によってカウントアップするアドレスカウンタ（４）と、
　データ信号として前記レジスタ（３）の出力（１７）が入力され、アドレス信号として前記アドレスカウンタ（４）の出力（１４）が入力され、ライトイネーブル信号として前記ストアクロック（１２）が入力されるメモリ（５）と
　を備えることを特徴とするタイムスタンプ回路。
【請求項２】　前記カウンタクロック（１１）を論理反転して、前記ラッチクロック（ １５）を生成するインバータを更に備える、ことを特徴とする請求項１に記載のタイムスタンプ回路。」（なお、カウンタクロック（１１）、カウントクロック（１１）の２つの表現があるが同一のものと認定し、以下カウントクロック（１１）で表現を統一する。）
　
２．刊行物
  これに対して、原審における拒絶の理由に引用した刊行物１（特開昭６３−１６３９３４号公報）には次の事項が記載されている。
　「マルチプッロセッサシステムにおける複数のバスをトレースする従来のバストレース方式は、バス間の時間関係が不明確であるという問題点がある。
　また、一方では性能評価のため所定時間内に発生したデータ数を調べる要望もあり、本発明は、これらの問題点を解決するバストレース方式を提供することを目的とする。」（［発明が解決しようとする問題点］の項）
　「複数のバス（100ａ，100ｂ，100ｃ）上に発生したデータ（50）を該バスに対応して設けたトレースメモリ（20ａ，20ｂ，20ｃ）にそれぞれ発生順に記録するバストレース方式であって、
　指定の時間幅を有するクロック（53）を発生するクロック発生手段（24）と、
　該クロック（53）を計数するタイマカウンタ（22）と、
　該データとともに該タイマカウンタ（22）の出力する計数データ（54）を該トレースメモリ（20ａ，20ｂ，20ｃ）に記録する記録手段（23）とを設け、複数のバス上に発生した該データを該計数データ（54）とともに記録することを特徴とするバストレース方式。」（特許請求の範囲）
  また、第２図（ａ）、（ｂ）、（ｃ）を用いて、具体的な実施例について「（２）トレース開始データと、内部バス100ａに出力されたデータとが一致したとき、トレース制御部16ａはデータストローブ信号51ａを検出した後所定のタイミングで書込み信号52ａを出力し、内部バス100ａ上のバスデータ50ａとともにタイマカウンタ22の計数データ54をアドレスカウンタ19ａの指定するアドレスに格納する。」（第３頁左下欄１８行〜右上欄５行）と記載されている。
　
　同じく引用した刊行物２（特開昭５３−１１１２５３号公報）には、コードの値が変化したときに論理的なハザードを生じることがなく、誤動作を起こさせることがない旨、グレイコードの特徴について説明されるとともに（第１頁左下欄１２〜２０行）、グレイコードを発生するカウンタ回路について図を用いて説明されている。また、グレイコード発生回路として、クロックが入力されるバイナリカウンタと、その出力が入力され、グレイコードを出力するグレイコード変換回路とからなる回路も、特開昭６３−１５０７４７号公報にみられるように本願出願前周知の回路と認められる。
　　
３．対比
　刊行物１に記載された発明（以下、刊行物１の発明という。）と本願発明１とを対比する。
　刊行物１の発明の、クロック（53）を計数するタイマカウンタ（22）は、本願発明１の「カウントクロック（１１）によりカウントアップするバイナリカウンタ（１）」に対応する。
　また、刊行物１の発明の、データストローブ信号51ａを検出した後、所定のタイミングで出力される書込み信号52ａが入力されることにより歩進するアドレスカウンタ19ａは、本願発明１の「前記カウントクロック（１１）とはあるタイミング関係にあるストアクロック（１２）によってカウントアップするアドレスカウンタ（４）」に対応する。
　また、刊行物１の発明の、タイマカウンタ（22）の出力する計数データ（54）が入力され、アドレスを指定するアドレスカウンタ19ａの出力が入力され、所定のタイミングで出力される書込み信号52ａが入力されるトレースメモリ（20ａ，20ｂ，20ｃ）は、本願発明１の「データ信号として前記レジスタ（３）の出力（１７）が入力され、アドレス信号として前記アドレスカウンタ（４）の出力（１４）が入力され、ライトイネーブル信号として前記ストアクロック（１２）が入力されるメモリ（５）」に対応する。
　また、刊行物１の発明は、バス上に発生したデータを計数データ（54）とともに記録することに関わる回路を備えるといえるので、本願発明１の「タイムスタンプ回路」に相当する構成を備えている。
　したがって、刊行物１の発明と本願発明１とは
「カウントクロック（１１）によりカウントアップするバイナリカウンタ（１）と、
　　前記カウントクロック（１１）とはあるタイミング関係にあるストアクロック（１２）によってカウントアップするアドレスカウンタ（４）と、
　データ信号として前記バイナリカウンタ（１）のカウント出力が入力され、アドレス信号として前記アドレスカウンタ（４）の出力（１４）が入力され、ライトイネーブル信号として前記ストアクロック（１２）が入力されるメモリ（５）と
　を備えるタイムスタンプ回路。」
である点で一致し、次の点で相違する。
　
相違点１：ストアクロックとカウントクロックとのあるタイミング関係について、本願発明１は、非同期なタイミングであるのに対し、刊行物１の発明は、データストローブ信号を検出した後の所定のタイミングである点。
相違点２：タイマカウンタの出力データがメモリに入力されることに関して、本願発明１は、バイナリカウンタの出力を入力とし、グレイコードを出力するグレイコード変換回路の出力を入力するものであるのに対し、刊行物１の発明は、トレースメモリに、タイマカウンタの出力であるバイナリコードの出力を入力するものである点。
相違点３：メモリに出力がデータとして入力されることに関して、本願発明１は、グレイコード変換回路の出力が入力されるレジスタと、このレジスタの出力が入力され、前記バイナリカウンタにおける前記カウントクロックから前記カウント出力までの遅延時間と、前記グレイコード変換回路における前記カウント出力の入力からグレイコードの出力までの遅延時間との時間との総和以上の時間だけ前記カウントクロックと比べて位相が遅延し、かつ、カウンタクロックと同一の周期を有するラッチクロックにより前記レジスタをラッチするのに対して、刊行物１の発明は、ラッチ回路を備えていない点。
　
４．当審判断
　刊行物１の発明は、内部バス上のバスデータとともにタイマカウンタ22の計数データ54をアドレスカウンタ19ａの指定するアドレスに格納するものであるから、内部バスデータのタイムスタンプを得るものであり、データストローブ信号51ａ（データストローブ信号51ａを検出した後に所定のタイミングで出力される書込み信号52ａ）のタイムスタンプを得るものではないと解される。このことは、刊行物１の第２図（ａ）の動作タイムチャートを参照すると、データストローブ信号51ａを検出した後に所定のタイミングで出力される書込み信号52ａは、バス上データを正確に読み取るべく所定のタイミングに制限されて出力され、つまり、いつ発生するかわからないようなランダムに出力されるものではないと解されるので、データストローブ信号51ａ（前記書込み信号52ａ）は、クロック53と非同期であるとも、非同期であるとする合理的な理由も、刊行物１の発明乃至記載に見いだすことはできない。
　さらに、刊行物１の発明は、前記のように、データストローブ信号51ａ（前記書込み信号52ａ）のタイムスタンプでなく、アドレスカウンタをカウントアップするストアクロックとカウントクロックとのタイミング関係が非同期であるとはいえないことから、確率的に、例えば、これらのクロックの立ち上がりエッジがほぼ同じタイミングで発生する場合が想定されておらず、このようなトレースメモリにカウンタの変化する途中のバイナリコードが書き込まれることが想定されていない刊行物１の発明のタイマカウンタとトレースメモリとの間に、グレイコードを出力するグレイコード変換回路を介する必要性があるとする理由はないので、たとえ、刊行物２にみられるように、グレイコードとその特長が知られているとしても、刊行物１の発明の書込み信号52ａを非同期として、刊行物２に記載されたグレイコードの技術を適用することは想到できるとはいえず、したがって、相違点１と相違点２の要件を備えたところの本願発明１は、当業者が容易になし得るものであるとすることはできない。
　以上の判断により、相違点３について、この要件を備えたものについて当業者が容易になし得るものであるかどうかを検討するまでもなく、本願発明１は、刊行物１の発明及び刊行物２に記載された事項に基づいて当業者が容易になし得るものであるとすることはできない。
　
　本願発明２について
　本願発明２は、前記カウンタクロック（１１）を論理反転して、前記ラッチクロック（ １５）を生成するインバータを更に備える請求項１に記載のタイムスタンプ回路であり、前記本願発明１と同様のことがいえるので、刊行物１の発明及び刊行物２に記載された発明に基づいて当業者が容易になし得るものであるとすることはできない。
５．むすび
  以上のとおり、本願については、原査定の拒絶の理由を検討しても、その理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。