【事件の表示】
　特願２００９−５２２９０６「相互接続構造体及びその製造方法」拒絶査定不服審判事件〔平成２０年　２月　７日国際公開、ＷＯ２００８／０１６７４０、平成２１年１２月２４日国内公表、特表２００９−５４５８８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１ 手続の経緯
 
　本願は，２００７年５月１８日（パリ条約による優先権主張外国庁受理２００６年７月３１日，アメリカ合衆国）を国際出願日とする出願であって，平成２４年９月４日付けで拒絶理由が通知され，これに対して，同年１２月１１日に意見書が提出されるとともに、手続補正がされ，平成２５年１月４日付けで最後の拒絶理由が通知され，これに対して，同年４月５日に意見書が提出されたが，同年４月２４日付けで拒絶査定がされたところ，これに対して，同年９月６日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　
　本願の請求項１〜１７に係る発明は，補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される以下のとおりのものである。
「層間誘電体（ＩＬＤ）材料の層内に相互接続構造体を形成する方法であって，
　前記ＩＬＤ材料層内に１つ又は複数のビア開口部を生成することと，
　前記１つ又は複数のビア開口部の少なくとも１つを覆う第１のライナを形成することと，
　前記第１のライナで覆われている前記１つ又は複数のビア開口部の少なくとも１つの上部に，１つ又は複数のトレンチ開口部を生成することと，
　前記１つ又は複数のトレンチ開口部の少なくとも１つ，及び，前記第１のライナの少なくとも一部を覆う第２のライナを形成することと，
　を含み，
　前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと，
　前記導電性材料を前記ＩＬＤ材料層の上面と同一平面になるように平坦化し，前記相互接続構造体を形成することと，
をさらに含み，
　前記ビア開口部は前記第１及び第２のライナで覆われ，前記トレンチ開口部は前記第２のライナで覆われ，
　前記第１のライナを形成する前に，前記ビア開口部をガウジングして，前記ＩＬＤ材料層の下に位置する金属相互接続要素を露出することをさらに含む，
　方法。」
　
３　引用例の記載，引用例に記載された発明及び周知例１，２の記載
　
　ア　本願の優先権主張の日前に外国において頒布され，原査定の根拠となった平成２５年１月４日付けの拒絶の理由において引用された国際公開第２００４／１１４３９５号（以下「引用例」という。）には，「DUAL DAMASCENE INTERCONNECT STRUCTURES HAVING DIFFERENT MATERIALS FOR LINE AND VIA CONDUCTORS」（当審訳：ライン及びビア導体のための異なる材料を有するデュアル・ダマシン相互接続構造体）［発明の名称］に関して，図１，５とともに以下の記載がある（なお，下線は当合議体にて付加したものである。）。
　
（ア）「Technical Field
 [001] This invention relates to the formation of back-end-of-line (BEOL) interconnect structures in integrated circuits. More particularly, this invention relates to 
new methods of forming dual damascene interconnect structures
（公報明細書１ページ４行〜８行，段落［００１］）
 （当審訳（対応する公表特許公報の特表２００９−５１４１８６号公報を参考にした。）
：技術分野
［００１］
  本発明は，集積回路におけるバック・エンド・オブ・ライン（ＢＥＯＬ）相互接続構造体の形成に関する。より具体的には，本発明は，ライン導体のために用いられるものと異なる，ビア又はスタッドのための材料を用いて
デュアル・ダマシン（ｄｕａｌ  ｄａｍａｓｃｅｎｅ）相互接続構造体を形成する新規な方法
　
（イ）「[048] The embodiment shown in Figure 2 may be formed using the method illustrated in Figures 5(a)-5(f). Again, the starting point for the method is 
a substrate comprising a first dielectric layer 10 having at least one first conductor 13 embedded therein. First conductor 13 has a top surface which is coplanar with a top surface of dielectric layer 10.
　[049] 
The method begins with deposition of second dielectric layer 15
At least one first opening 19' is formed in dielectric layer 15
thereby exposing first conductor 13
 [050] 
A liner 18 is then deposited on the bottom and sidewalls of opening 19'
 [051] Next, opening 19' is filled with a sacrificial material 22, such as anti-reflective coating (ARC), as shown in Figure 5(d). For example, 
a layer of ARC 22 may be deposited on liner 18 and in opening 19'
a layer of photoresist 23 may be deposited on ARC 22.
Opening 21' is then formed in photoresist 23 and ARC 22
 [052] In Figure 5(e), 
photoresist 23 and ARC 22 are then stripped from the surface of the substrate, and ARC 22 is removed from opening 19
Liner 18 is then etched back from the surface of the substrate
and opening 21' is transferred to hardmask layer 16 and dielectric layer 15
 [053] Finally, 
a second liner 20 is deposited on the bottom and sidewalls of openings 19' and 21'
and then these openings are filled with conductive material 21
Following 
the top surface of conductor 21 is made coplanar with the top surface of dielectric layer 1
using, for example, CMP.
the via or stud portion of the second conductor
the via or stud portion is surrounded by a dual thickness liner comprising first liner 18 and second liner 20, while the line conductor is surrounded only by second liner 20
 （当審訳：［０４８］  図５（ａ）乃至図５（ｆ）に示される方法を用いて，図２に示される実施形態を形成することができる。また，この方法の開始点も，少なくとも
１つの第１の導体１３が内部に埋め込まれた第１の誘電体層１０を含む基板である。第１の導体１３の上面は，誘電体層１０の上面と同一平面にある
［０４９］  図５（ａ）に示されるように，
この方法は，第２の誘電体層１５
堆積で始まる
誘電体層１５
に少なくとも１つの第１の開口部１９’が形成され
第１の導体１３が露出される
［０５０］次に，図５（ｃ）に示されるように，
ライナ１８が，開口部１９’の底部及び側壁上に堆積される
［０５１］  次に，図５（ｄ）に示されるように，開口部１９’が，反射防止コーティング（ＡＲＣ）のような犠牲材料２２で充填される。例えば，
ＡＲＣ２２の層をライナ１８上に及び開口部１９’内に堆積させ
フォトレジスト２３の層をＡＲＣ２２上に堆積させ
フォトレジスト２３及びＡＲＣ２２内に開口部２１’が形成され
［０５２］  図５（ｅ）において，
フォトレジスト２３及びＡＲＣ２２が，基板の表面から剥離され，ＡＲＣ２２が開口部１９’から除去され
ライナ１８が，基板の表面からエッチバックされ
開口部２１’は，ハードマスク層１６及び誘電体層１５に転写される
［０５３］  最後に，図５（ｆ）に示されるように，
第２のライナ２０が，開口部１９’及び２１’の底部及び側壁上に堆積され
開口部は，導電性材料２１で充填される
続いて
例えばＣＭＰを用いて，導体２１の上面が，誘電体層１５
の上面と同一平面にされる
第２の導体のビア又はスタッド部分の
ビア又はスタッド部分は，第１のライナ１８及び第２のライナ２０を含む二重の厚いライナで囲まれており，ライン導体は，第２のライナ２０だけで囲まれている
　
＜引用発明の認定＞　
　以上を総合すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「第１の導体１３が内部に埋め込まれた第１の誘電体層１０を含む基板は，第１の導体１３の上面と，誘電体層１０の上面と同一平面に形成され，
　第２の誘電体層１５を堆積し，第２の誘電体層１５に少なくとも１つの第１の開口部１９’を形成し，第１の導体１３を露出させ，
　ライナ１８を，開口部１９’の底部及び側壁上に堆積し，
開口部１９’を，反射防止コーティング（ＡＲＣ）２２で充填し，　
　フォトレジスト２３の層をＡＲＣ２２上に堆積し，フォトレジスト２３及びＡＲＣ２２内に開口部２１’を形成し，
　フォトレジスト２３及びＡＲＣ２２が，基板の表面から剥離され，ＡＲＣ２２が開口部１９’から除去され，ライナ１８が，基板の表面からエッチバックされ，開口部２１’が，ハードマスク層１６及び誘電体層１５に転写され，
　第２のライナ２０が，開口部１９’及び２１’の底部及び側壁上に堆積され，
　開口部１９’２１’を，導電性材料２１で充填し，
　続いて，ＣＭＰを用いて，導電性材料２１の上面が，誘電体層１５の上面と同一平面にすることにより，
　第２の導体のビア部分は，第１のライナ１８及び第２のライナ２０を含む二重の厚いライナで囲まれ，ライン導体は，第２のライナ２０だけで囲まれた
　相互接続構造体を形成する方法。」
　
　イ　本願の優先権主張の日前に日本国内において頒布され，原査定の根拠となった平成２５年１月４日付けの拒絶の理由において引用された特開２００１−７７１９５号公報（以下「周知例１」という。）には，「半導体装置」［発明の名称］に関して，図２とともに以下の記載がある。
　
（ア）「【００２７】まず，図２に示すように，あらかじめ素子などが形成された図示省略したＳｉ基板のような半導体基板上に下層配線１を形成する。次に，この下層配線１を覆うように基板全面に層間絶縁膜２を成膜する。次に，この層間絶縁膜２上にリソグラフィーにより所定形状のレジストパターン６を形成する。
【００２８】次に，このレジストパターン６をマスクとしてドライエッチング法，具体的には例えば
反応性イオンエッチング（ＲＩＥ）法により層間絶縁膜２を下記条件でジャストエッチングまでエッチングし，接続孔４を形成する
【００２９】ガス流量：  Ｃ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2＝２０／２００／２００／２０ｓｃｃｍ
圧力    ：  ５Ｐａ
電力密度：  ４．２Ｗ／ｃｍ2
接続孔４が形成されて下層配線１の上部が露出し，いわゆるオーバーエッチング条件になったときは，以下の条件でエッチングを行う
【００３０】ガス流量：  Ｃ4 Ｆ8 ／Ａｒ／ＣＯ＝３０／２００／２００ｓｃｃｍ
圧力    ：  ５Ｐａ
電力密度：  ３．５Ｗ／ｃｍ2ここで，エッチングガスをＣ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2 からＣ4 Ｆ8 ／Ａｒ／ＣＯに変更し，電力密度を４．２Ｗ／ｃｍ2 から３．５Ｗ／ｃｍ2 に低下させたのは，堆積物をエッチング面に堆積させながらエッチングを行うためであり，接続孔５の側壁に近い方ほどイオンの照射を受けないので，堆積物が取れにくく，エッチングが進まないからである。
このため，接続孔４の内部の下層配線１に，上に開いた円錐状，すなわち逆円錐状の凹部１ａが形成される
【００３１】次に，レジストパターン６を除去した後，図３に示すように，減圧ＣＶＤ法によりＷＦ6 ガスのシラン還元法と水素還元法との組み合わせで基板全面にＷ膜７を成膜し，接続孔４を埋める。
【００３２】次に，化学的機械研磨（ＣＭＰ）法によりＷ膜７を研磨することにより，接続孔４の内部にのみＷ膜７を残す。これによって，図４に示すように，接続孔４内にＷからなるプラグ５が形成される。
【００３３】次に，基板全面に例えばスパッタリング法によりＡｌ合金膜を成膜した後，このＡｌ合金膜をエッチングにより配線形状にパターニングする。これによって，図１に示すように，上層配線３が，プラグ５を介して下層配線１に接続されて形成される。
【００３４】この後，図示は省略するが，上層の層間絶縁膜の形成などの必要な工程を実行し，目的とする半導体集積回路装置を製造する。
【００３５】以上のように，この第１の実施形態によれば，接続孔４の内部の下層配線１に逆円錐状の凹部１ａが形成されていることにより，
プラグ５と下層配線１との接触面積を従来に比べて例えば２倍以上に大きくすることができ，したがってプラグ５と下層配線１との接触抵抗を従来に比べて１／２以下に低減することができる。このため，配線を伝播する信号の遅延や発熱を少なくすることができる
　
　ウ　本願の優先権主張の日前に日本国内において頒布され，原査定の根拠となった平成２５年１月４日付けの拒絶の理由において引用された特開２００５−１２９６７７号公報（以下「周知例２」という。）には，「半導体装置およびその製造方法」［発明の名称］に関して，図３，４とともに以下の記載がある。　
　
（ア）「【００１９】
  図３を参照して，通常の写真製版技術およびエッチング技術により，層間絶縁膜１３に接続孔１５（第１の孔）が開口される。これにより，接続孔１５の底部に拡散防止膜１１が露出する。次に，層間絶縁膜１３に開口された接続孔１５を介して接続孔１５から露出する拡散防止膜１１をエッチングすることにより，拡散防止膜１１に接続孔１５（第２の孔）が開口される。これにより，接続孔１５の底部にＣｕ膜９が露出する。ここで，拡散防止膜１１をエッチングする際には，層間絶縁膜１３よりも拡散防止膜１１の方がエッチングされやすくなるような条件でエッチングが行なわれる。このため，拡散防止膜１１をエッチングする際に，層間絶縁膜１３はエッチングされずに拡散防止膜１１のみがエッチングされる。その結果，拡散防止膜１１にサイドエッチングが生じ，拡散防止膜１１における接続孔１５の壁面が層間絶縁膜１３における接続孔１５の壁面よりも外周側（図３中横方向）に削られる。つまり，拡散防止膜１１における接続孔１５の側面に凹部２６が形成される。続いて，接続孔１５内が洗浄され，接続孔１５内に残った残渣などが除去される。ここで，接続孔１５の開口の際には，接続孔１５の底部およびその付近のＣｕ膜９の表面には結晶性の乱れた銅結晶，酸化銅，および不純物を含んだＣｕ膜（以下，ダメージ層）などが局所的に形成されている。Ｃｕ膜９の表面に形成されたこのようなダメージ層が，開口後に洗浄液により除去される。その結果，Ｃｕ膜９の表面には凹部１６が形成される。凹部１６は，接続孔１５の底部から拡散防止膜１１との界面にまで広がっている。
【００２０】
  図４を参照して，
接続孔１５から露出した下部配線６のＣｕ膜９表面がスパッタにより部分的に除去される。Ｃｕ膜９表面から除去されたＣｕは，凹部２６の全面と，凹部１６の側部とに付着する。具体的には，Ａｒ（アルゴン）を用いて０℃以上１００℃以下，好ましくは５０℃以下の温度でＣｕ膜９のスパッタが行なわれる
　
３　対比
　以下に，本願発明と引用発明とを対比する。
　
ア　引用発明の
　「第２の誘電体層１５」及び「第１の開口部１９’」は，各々本願発明の「ＩＬＤ材料層」及び「ビア開口部」にそれぞれ相当する。
　したがって，引用発明の「第２の誘電体層１５を堆積し，第２の誘電体層１５に少なくとも１つの第１の開口部１９’を形成」することは，本願発明の「ＩＬＤ材料層内に１つ又は複数のビア開口部を生成すること」に相当する。
　
イ　引用発明の「ライナ１８」は，本願発明の「第１のライナ」に相当し，引用発明は，「ライナ１８を，開口部１９’の底部及び側壁上に堆積」させた結果として，引用例の図５（ｃ）で「ライナ１８」により開口部１９’が覆われている態様が見て取れる。
　したがって，引用発明の「ライナ１８を，開口部１９’の底部及び側壁上に堆積」することは，本願発明の「１つ又は複数のビア開口部の少なくとも１つを覆う第１のライナを形成すること」に相当する。
　
ウ　引用例の図５（ｅ）を参照すると，「フォトレジスト２３及びＡＲＣ２２内に開口部２１’を形成」した後，「フォトレジスト２３及びＡＲＣ２２が，基板の表面から剥離され，ＡＲＣ２２が開口部１９’から除去され，ライナ１８が，基板の表面からエッチバックされ，開口部２１’が，ハードマスク層１６及び誘電体層１５に転写され」たことにより，「開口部１９’の」上部に「開口部２１’」が形成されていることが見て取れる。
　そうすると，引用発明の「開口部２１’」は，本願発明の「ビア開口部の」「上部」「のトレンチ開口部」に相当する。
　したがって，引用発明の「開口部１９’を，反射防止コーティング（ＡＲＣ）２２で充填し，フォトレジスト２３の層をＡＲＣ２２上に堆積し，フォトレジスト２３及びＡＲＣ２２内に開口部２１’を形成」し，「フォトレジスト２３及びＡＲＣ２２が，基板の表面から剥離され，ＡＲＣ２２が開口部１９’から除去され，ライナ１８が，基板の表面からエッチバック」することは，本願発明の「第１のライナで覆われている」「１つ又は複数のビア開口部の少なくとも１つの上部に，１つ又は複数のトレンチ開口部を生成すること」に相当する。
　
エ　引用発明の「第２のライナ２０」は，本願発明の「第２のライナ」に相当し，引用例の図５（ｆ）を参照すると，「第２のライナ２０が，開口部１９’及び２１’の底部及び側壁上に堆積され」たことにより，「第２のライナ２０」が「開口部２１’」を覆うとともに，「開口部１９’」内の「ライナ１８」を覆っていることが見て取れる。
　したがって，引用発明の「第２のライナ２０が，開口部１９’及び２１’の底部及び側壁上に堆積され」ることは，本願発明の「前記１つ又は複数のトレンチ開口部の少なくとも１つ，及び，前記第１のライナの少なくとも一部を覆う第２のライナを形成すること」に相当する。
　
オ　引用発明の「導電性材料２１」は，本願発明の「導電性材料」に相当し，また，引用発明の「ＣＭＰを用いて，導電性材料２１の上面が，誘電体層１５の上面と同一平面に」することは，「導電性材料２１の上面が，誘電体層１５の上面と」を平坦化していることにほかならない。
　したがって，引用発明の「開口部１９’２１’を，導電性材料２１で充填し，続いて，ＣＭＰを用いて，導電性材料２１の上面が，誘電体層１５の上面と同一平面に」して「相互接続構造体を形成する」ことは，本願発明の「前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと，前記導電性材料を前記ＩＬＤ材料層の上面と同一平面になるように平坦化し，前記相互接続構造体を形成すること」に相当する。
　
カ　引用発明の「第２の導体」が「導電性材料２１」を充填されて形成されたものを指すことは明らかであるから，引用発明の「第２の導体のビア部分」は，「開口部１９’」に「導電性材料２１」を充填されて形成された部分を指すこと及び引用発明の「ライン導体」が，「開口部２１’」に「導電性材料２１」を充填されて形成された部分を指すことは，当業者にとって明らかである。
　そして，上記エに記載したとおり，図５（ｆ）から，「第２のライナ２０」が「開口部２１’」を覆うとともに，「開口部１９’」内の「ライナ１８」を覆っていることが見て取れ，ライナが開口部を覆うことは，「導電性材料２１」で形成された「ビア部分」及び「ライン導体」側から見ると，「ライナ」で「囲まれ」ていることに相違ない。
　したがって，引用発明の「第２の導体のビア部分は，第１のライナ１８及び第２のライナ２０を含む二重の厚いライナで囲まれ，ライン導体は，第２のライナ２０だけで囲まれ」ることは，本願発明の「前記ビア開口部は前記第１及び第２のライナで覆われ，前記トレンチ開口部は前記第２のライナで覆われ」ることに相当する。
　
キ　引用発明の「第１の導体１３」は，「第１の誘電体層１０」に「埋め込ま」れているものであり，「第１の誘電体層１０」が「第２の誘電体層１５」より下に位置していることは図５からも明らかであり，また，引用発明は，「第１の開口部１９’を形成し」た時点，つまり，「ライナ１８」を形成する前の時点で，「第１の導体１３」が露出していることから，「ライナ１８」を形成する前に「第１の導体１３」を露出させていることは明らかである。
　そうすると，「第１の開口部１９’を形成し，第１の導体１３を露出させ」ることを含む引用発明と，「第１のライナを形成する前に，前記ビア開口部をガウジングして，前記ＩＬＤ材料層の下に位置する金属相互接続要素を露出すること」を含む本願発明とは，「第１のライナを形成する前に，」「開口部」の下に位置する「金属接続要素を露出」している点で一致する。
　
　したがって，本願発明と引用発明とは，
　
（一致点）
　「層間誘電体（ＩＬＤ）材料の層内に相互接続構造体を形成する方法であって，
　前記ＩＬＤ材料層内に１つ又は複数のビア開口部を生成することと，
　前記１つ又は複数のビア開口部の少なくとも１つを覆う第１のライナを形成することと，
　前記第１のライナで覆われている前記１つ又は複数のビア開口部の少なくとも１つの上部に，１つ又は複数のトレンチ開口部を生成することと，
　前記１つ又は複数のトレンチ開口部の少なくとも１つ，及び，前記第１のライナの少なくとも一部を覆う第２のライナを形成することと，
　を含み，
　前記ビア開口部及び前記トレンチ開口部を導電性材料で充填することと，
　前記導電性材料を前記ＩＬＤ材料層の上面と同一平面になるように平坦化し，前記相互接続構造体を形成することと，
をさらに含み，
　前記ビア開口部は前記第１及び第２のライナで覆われ，前記トレンチ開口部は前記第２のライナで覆われ，
　前記第１のライナを形成する前に，前記ＩＬＤ材料層の下に位置する金属相互接続要素を露出することをさらに含む，
　方法。」
　である点で一致し，以下の点で相違する。
　
（相違点）
　本願発明は，「ＩＬＤ材料層の下に位置する金属相互接続要素を露出」させるのに「ビア開口部をガウジングして」いるのに対し，引用発明は，この点が特定されていない点。
　
４　判断 
（１）相違点について 
　一般に，半導体装置における多層配線技術の分野において，異なる層の配線を接続するためのビアを形成するときに，接触抵抗の低減，信頼性の向上等のために，配線との接触面積を大きくするべく，下層配線層をガウジングすることは，例えば，周知例１，２等にも記載されているように，当業者における周知技術である。また，引用発明においては，周知例１，２と同様多層配線の接続に関する技術分野の発明であり、周知例と同様の課題を内在していることは、当業者にとって明らかである。そして，周知技術を適用したことによりライナーの付着が良くなるという効果は，当業者の予測の範囲内のものである。
　したがって，引用発明において，上記周知技術を適用し，ＩＬＤ材料層の下に位置する金属相互接続要素を露出させるときにビア開口部をガウジングすることは当業者が容易に想到し得た事項である。
　
（２）判断についてのまとめ 
　以上検討したとおり，本願発明は，当業者における周知技術を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　
５ むすび 
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　
　よって，結論のとおり審決する。