【手続補正書】
【提出日】平成27年5月12日(2015.5.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の基板と、
画素配列(array)と、
複数の支援(support)回路と、
複数の相互接続と、
複数の画素読出しバス及び複数の回路バスと、
を備える撮像センサであって、
前記複数の基板のうちの前記第１の基板が、前記画素配列を含み、
前記複数の支援用回路が、前記第１の基板に対して遠隔に(remotely)配置される(disposed)前記第２の次の支持用基板上に配設され、
前記複数の支援用回路が、前記画素配列に電気的に接続されると共に前記画素配列と電気通信し、
前記画素配列が、複数の画素グループを含み、画素グループ当たり１つの画素読出しバスを有するものであり、
前記複数の支持回路が、更に、複数の読出し支持回路を含み、読出し支持回路当たり１つの回路バスを有するものであり、
各画素読出しバス及び各回路バスが重ねられ、
少なくとも１つの相互接続が、各画素読出しバスと各回路バスの間の電気的接続を与え、
前記複数の相互接続の各々が、各画素グループに対する前記重ねられた画素読出しバスの経路上のどこか、及び、各読出し支持回路に対する前記回路バスの経路上のどこか、に配置され、
画素グループに対応する前記複数の支持回路が、実質的に、前記画素グループの面積と等しい面積を有する、
撮像センサ。
【請求項２】
前記画素配列が、複数の画素列(column)を備え、各画素列が、画素列当たり１つの画素列バスを有する、複数の検知要素(detecting elements)を備え、
好ましくは、当該複数の画素列の各々が、幅１画素、長さ複数画素のもの、として規定される(defined as)ものと、
前記第２の、次の、支持用基板が、回路列当たり１つの回路バスを有する、複数の回路列(circuit columns)を備え、
各画素列バス、及び、各回路バスが、重ねられ(superimposed)て、各画素列バス、及び、各回路バスが、実質的に整列され(aligned)、
少なくとも１つの相互接続(interconnect)が、各画素列バスと、各回路バスの間に電気的接続を与え、当該相互接続が、前記重ねられた画素列バスと前記回路バスの経路(path)に沿った、どこかに(anywhere)配置され、
好ましくは、１つの画素列バスと１つの回路バスの間の前記電気的接続が、単一の（single）相互接続によって実現され、又は、好ましくは、１つの画素列バスと１つの回路バスの間の前記電気的接続が、２つの相互接続によって実現される、
請求項１に記載の撮像センサ。
【請求項３】
前記撮像センサが裏面照射される、請求項１に記載の撮像センサ。
【請求項４】
（ａ）前記第１の基板が、主にシリコン材料で作製される、又は、
（ｂ）前記第１の基板が、テルル化カドミウムなどの「高Ｚ」半導体材料で主に作製される、又は、
（ｃ）前記第１の基板が、ガリウムヒ素などのＩＩＩ−Ｖ半導体材料で作製される、
請求項１に記載の撮像センサ。
【請求項５】
（ａ）前記複数の基板が、複数の次の支持用基板をさらに備える、又は、
（ｂ）前記第１の基板および前記複数の第２の次の支持用基板が、揃った状態で(in alignment)積み重ねられ(stacked)、それによって複数の通信列が、多層(multi-layer)スタックで形成される、
請求項１に記載の撮像センサ。
【請求項６】
（ａ）前記画素配列が、前記第１の基板の表面の実質的大部分(substantial majority)を覆う、又は、
（ｂ）前記画素配列が、前記第１の基板の表面の２５パーセントより多くを覆う、又は、
（ｃ）前記画素配列が、前記第１の基板の表面の４０パーセントより多くを覆う、又は、
（ｄ）前記画素配列が、前記第１の基板の表面の５０パーセントより多くを覆う、又は、
（ｅ）前記画素配列が、前記第１の基板の表面の６０パーセントより多くを覆う、又は、
（ｆ）前記画素配列が、前記第１の基板の表面の７０パーセントより多くを覆う、又は、
（ｇ）前記画素配列が、前記第１の基板の表面の９０パーセントより多くを覆う、
請求項１に記載の撮像センサ。
【請求項７】
前記支援用回路の１つが、アナログ・デジタル変換器である、又は、前記支援用回路の１つが、増幅器回路である、請求項１に記載の撮像センサ。
【請求項８】
前記支持用基板が、積み重ねられた(stacked)構成(configuration)で前記第１の基板と揃えられる(aligned)、又は、前記第２の次の支持用基板が、前記第１の基板の背後に配設され、そこから横にずらされる(displaced laterally therefrom)、請求項１に記載の撮像センサ。
【請求項９】
前記第１の基板の前記画素配列が、前記複数の基板の各々に配設された複数のそれぞれのリードバスを通じて前記第２の続く支持用基板上に配設された前記複数の支援用回路と電気的に通信し、相互接続を通じて電子的に接続される、請求項１に記載の撮像センサ。
【請求項１０】
複数の画素列を備える画素配列と、
第１の基板上に配置される複数の画素配列であって、当該複数の画素列の各々が、幅１画素、長さ複数画素のもの、として規定される(defined as)ものと、
複数の支持回路であって、当該複数の支持回路が第２の基板上に配置され、当該複数の支持回路が複数の回路列を備え、１つの回路列が、１つの画素列に対応し、当該複数の回路列の各々が、対応する画素列の領域に対応する領域（area）を有するものとして規定されるものと、
複数のバスであって、前記第１の基板に配置されている(residing on )画素列当たり１つの画素列バスと、前記第２の基板に配置されている回路列当たり１つの回路列バスが存在するものと、
を備える撮像センサであって、
前記画素列バスの各々の少なくとも一部が、対応する回路列バスの各々の少なくとも一部と重ねられ(superimposed)、
１つの画素列バスと対応する１つの回路列バスの間に電気的通信を与える、少なくとも１つの相互接続を更に備え、
前記少なくとも１つの相互接続が、１つの画素列バスと１つの対応する回路列バスの間のどこか(anywhere)に配置され、互いに(with respect to each other)重ねられる（superimposed）、
請求項１に記載の撮像センサ。
【請求項１１】
前記第１の及び第２の基板が整列され(in alignment)、
（a-1）前記第１の基板上の前記画素列の１つの領域(area)が、実質的に、前記第２の基板上の前記対応する回路列の１つの領域と等しく、又は、
（a-2）任意的に、前記第２の基板が、実質的に、前記第１の基板と同じ寸法(size)であり、
（b-1）前記第１の基板上の前記画素列の１つの領域(area)が、前記第２の基板上の、前記対応する回路列の１つの領域より大きい、又は、
（b-2）前記第１の基板上の前記画素列の１つの領域が、前記第２の基板上の、前記対応する回路列の１つの領域より小さい、又は、
（b-3）前記画素列の１つのアスペクト比が、前記回路列の１つのアスペクト比と、実質的に均等である(similar)、又は、
（b-4）複数の相互接続が、画素列バスを、対応する回路列バスに接続する、
請求項１０に記載の撮像センサ。
【請求項１２】
前記画素列の１つのアスペクト比が、前記回路列の１つのアスペクト比と異なる、又は、
前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の４倍広く、前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の１／４の長さである、又は、
前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の２倍広く、前記回路列の１つのアスペクト比が、前記画素列の１つのアスペクト比の１／２の長さである、又は、
双方向(two-way)共有(shared)画素アーキテクチャ(architecture)が存在し、各２つの隣接画素列当たり、１つの画素列バスが存在する、
請求項１０に記載の撮像センサ。
【請求項１３】
前記画素配列が複数の画素列を備え、画素列当たり１つの画素列バスを有し、各画素列が複数の検知要素(detecting elements)を備え、
前記第２の、次の、支持基板が、回路列当たり１つの回路列バスを有する、複数の回路列を備え、
各画素列バスと各回路バスが、重ねられ(superimposed)て、各画素列バスと各回路バスが、実質的に整列される(aligned)ようにされ、
相互接続が、各画素列バスと各回路バスの間の電気的相互接続(interconnection)を与え、当該相互接続が、前記重ねられた画素列バスと前記回路バスの経路(path)に沿ったどこか(anywhere)に配置され(placed)る、
請求項１に記載の撮像センサ。
【請求項１４】
前記読出し支持回路及び前記対応する画素グループが、異なったアスペクト比を有する、請求項１に記載の撮像センサ。
【請求項１５】
前記画素グループの各々が、画素列である、請求項１に記載の撮像センサ。
【請求項１６】
画素列が、最上部の行から最底部の行までの全体の列であり、当該列が１画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列であり、当該列が２画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列であり、当該列が３画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列であり、当該列が４画素の幅であり、若しくは、
又は、
画素列が、最上部の行から最底部の行までの全体の列より少なく、当該列が１画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列より少なく、当該列が２画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列より少なく、当該列が３画素の幅であり、若しくは、
画素列が、最上部の行から最底部の行までの全体の列より少なく、当該列が４画素の幅である、
請求項１５に記載の撮像センサ。
【請求項１７】
１つの画素リードバスが、１つの画素グループを、前記読出し支持回路の１つの回路バスに読み出す、請求項１に記載の撮像センサ。