【手続補正書】
【提出日】平成27年11月2日(2015.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アセンブリであって、
第１のインターポーザを含み、前記第１のインターポーザは第１のオフセット領域を有し、前記アセンブリはさらに、
第２のインターポーザを含み、前記第２のインターポーザは第２のオフセット領域を有し、前記アセンブリはさらに、
前記第１のインターポーザおよび前記第２のインターポーザに相互接続される第１の集積回路ダイと、
前記第２のインターポーザに相互接続される第２の集積回路ダイと、
前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに相互接続する複数個の構成要素とを含み、
信号が、前記第１のインターポーザと前記第２のインターポーザとの間において、前記第１の集積回路ダイおよび前記複数個の構成要素を介してルーティングされ、信号が、前記第１の集積回路ダイと前記第２の集積回路ダイとの間において、前記第２のオフセット領域の外部にある前記第２のインターポーザの複数の導電線を介してルーティングされる、アセンブリ。
【請求項２】
前記第１のインターポーザおよび前記第２のインターポーザは前記第１の集積回路ダイおよび前記複数個の構成要素を介して互いに結合される別個のダイである、請求項１に記載のアセンブリ。
【請求項３】
前記第１のインターポーザおよび前記第２のインターポーザは同じ基板からの単一のプラットフォームである、請求項１に記載のアセンブリ。
【請求項４】
前記複数個の構成要素は複数個のダイからダイへのインターコネクトを含み、
前記複数個のダイからダイへのインターコネクトの第１の部分は、前記第１の集積回路ダイを前記第１のインターポーザに相互接続し、
前記複数個のダイからダイへのインターコネクトの第２の部分は、前記第１の集積回路ダイを前記第２のインターポーザに相互接続し、
前記複数個のダイからダイへのインターコネクトの前記第１の部分および前記第２の部分は、前記第２のオフセット領域の対向する両側に配置され、
前記複数個のダイからダイへのインターコネクトの第３の部分は、前記第２の集積回路ダイを前記第２のインターポーザに相互接続し、
前記第２のインターポーザの前記複数個の導電線の一部は、前記第１の集積回路ダイを前記第２の集積回路ダイに相互接続するために、前記複数個のダイからダイへのインターコネクトの前記第２の部分、および前記複数個のダイからダイへのインターコネクトの前記第３の部分に結合され、
前記複数個のダイからダイへのインターコネクトの前記第２の部分は、前記第２のオフセット領域の外部に位置する、請求項１に記載のアセンブリ。
【請求項５】
前記第１のオフセット領域は、前記第１のインターポーザの第１の縁部とともに境界線を共にする第１の境界を有し、
前記第２のオフセット領域は、前記第２のインターポーザの第２の縁部とともに境界線を共にする第２の境界を有する、請求項１に記載のアセンブリ。
【請求項６】
前記第１のオフセット領域および前記第２のオフセット領域は、微細ピッチインターコネクトを与えるために用いられる金属層およびビアホール層を含まない、請求項１に記載のアセンブリ。
【請求項７】
前記第１のインターポーザは第１のマスクの組を用いて形成され、
前記第２のインターポーザは第２のマスクの組を用いて形成され、
前記第１のマスクの組は、少なくとも部分的に、前記第２の集積回路ダイが前記第１の集積回路ダイとは異なるタイプの集積回路向けであることに応じて、前記第２のマスクの組とは実質的に異なる、請求項１に記載のアセンブリ。
【請求項８】
前記第１のインターポーザの第１の高さは前記第２のインターポーザの第２の高さと実質的に同じであり、
前記第１のインターポーザの第１の幅および前記第２のインターポーザの第２の幅は、両方とも、同じリソグラフィ最大幅以下である、請求項７に記載のアセンブリ。
【請求項９】
前記第２の集積回路ダイは、メモリダイの鉛直スタックを含み、
前記第２の集積回路ダイは、前記メモリダイの鉛直スタックのためのインターフェイスロジックを含む、請求項１に記載のアセンブリ。
【請求項１０】
前記第１のインターポーザおよび前記第２のインターポーザに結合される、チップからチップへのコネクタをさらに含む、請求項１に記載のアセンブリ。
【請求項１１】
前記第１のインターポーザおよび前記第２のインターポーザが位置するパッケージング材料をさらに含む、請求項１に記載のアセンブリ。
【請求項１２】
前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに相互接続する前記複数個の構成要素は、微細ピッチインターコネクトを含む、請求項１に記載のアセンブリ。
【請求項１３】
前記第１のインターポーザおよび前記第２のインターポーザの両方に相互接続される第３の集積回路ダイをさらに含み、
前記第３の集積回路ダイは、前記第１の集積回路ダイと前記第２の集積回路ダイとの間に通信ブリッジを与え、
前記第３の集積回路ダイは、前記第１の集積回路ダイと前記第２の集積回路ダイとの間の通信のために静的に構成されることが各々可能である、双方向リピータのアレイまたはクロスバースイッチの組を含む、請求項１に記載のアセンブリ。
【請求項１４】
前記第１のインターポーザおよび前記第２のインターポーザが位置するパッケージング材料をさらに含み、
信号は、前記第３の集積回路ダイを介して前記第１の集積回路ダイから前記第２の集積回路ダイにルーティングされ、前記第１のインターポーザおよび前記第２のインターポーザのインターコネクト制限領域を回避する、請求項１３に記載のアセンブリ。
【請求項１５】
前記第３の集積回路ダイは第１のダイからダイへのインターコネクトを介して前記第１のインターポーザに相互接続され、および第２のダイからダイへのインターコネクトを介して前記第２のインターポーザに相互接続され、
前記第１のダイからダイへのインターコネクトおよび前記第２のダイからダイへのインターコネクトは、前記第１のインターポーザおよび前記第２のインターポーザの前記第１および第２のオフセット領域の外部にあり、
前記第１のダイからダイへのインターコネクトおよび前記第２のダイからダイへのインターコネクトは微細ピッチインターコネクトである、請求項１３に記載のアセンブリ。
【請求項１６】
アセンブリを形成するための方法であって、
第１の集積回路ダイを、第１のインターポーザおよび第２のインターポーザに、複数個の構成要素を用いて相互接続するステップを含み、前記第１のインターポーザは第１のオフセット領域を有し、前記第２のインターポーザは第２のオフセット領域を有し、前記方法はさらに、
前記複数個の構成要素を用いて、第２の集積回路ダイを前記第２のインターポーザに相互接続するステップと、
前記第１のインターポーザと前記第２のインターポーザとの間において、前記第１の集積回路ダイおよび前記複数個の構成要素を介して、信号をルーティングするステップと、
前記第１の集積回路ダイと前記第２の集積回路ダイとの間において、前記第２のオフセット領域の外部にある前記第２のインターポーザの導電線を介して信号をルーティングするステップとを含む、アセンブリを形成するための方法。
【請求項１７】
前記第１のインターポーザおよび前記第２のインターポーザを同じ基板上に単一のプラットフォームとして形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記第１のインターポーザおよび前記第２のインターポーザをパッケージング材料において成型することをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記第１の集積回路ダイは、前記第２の集積回路ダイと第３の集積回路ダイとの間に通信ブリッジを与える、請求項１６に記載の方法。
【請求項２０】
前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに前記相互接続することは、前記複数個の構成要素の第１の微細ピッチのダイからダイへのインターコネクトを介し、
前記第２の集積回路ダイを前記第２のインターポーザに前記相互接続することは、前記複数個の構成要素の第２の微細ピッチのダイからダイへのインターコネクトを介する、請求項１６に記載の方法。