【事件の表示】
　平成７年特許願第１７８７１６号「リプログラム可能なプログラマブルロジックアレイ」拒絶査定に対する審判事件［平成８年３月８日出願公開、特開平８−６５１５０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　１．本願発明
　本願は、平成7年7月14日の出願（パリ条約による優先権主張 1994年7月14日 (KR)大韓民国）であって、その発明（以下「本願発明」という。）は、補正された明細書及び図面の記載からみて、特許請求の範囲（請求項の数1）に記載された、次に掲げるとおりのものである。
「記録されるデータ及び比較されるデータを入力するための第１記録モジュールと、
　前記第１記録モジュールと第１アドレスモジュールとに接続され、記録モードの際、前記第１記録モジュールからのデータを順次記録し、マッチモードの際、前記第１記録モジュールからの比較用データを既貯蔵されたデータと比較してマッチ信号を発生するＡＮＤ−ＣＡＭセルアレイブロックと、
　前記ＡＮＤ−ＣＡＭセルアレイブロックに接続され、記録モードの際、順次アドレスを発生して前記ＡＮＤ−ＣＡＭセルアレイブロックに供給するための第１アドレスモジュールと、
　前記ＡＮＤ−ＣＡＭセルアレイブロックとＯＲ−ＣＡＭセルアレイブロックとの間に接続され、前記マッチ信号を緩衝するためのバッファモジュールと、
　前記バッファモジュールに接続され、記録モードの際、第２記録モジュールからのデータをそれ自体内に記録し、マッチモードの際、前記ＡＮＤ−ＣＡＭセルアレイブロックからのマッチ信号に該当する既貯蔵されたデータを検出するＯＲ−ＣＡＭセルアレイブロックと、
　該ＯＲ−ＣＡＭセルアレイブロックに接続され、記録モードの際、前記順次アドレスを発生して前記ＯＲ−ＣＡＭセルアレイブロックに供給する第２アドレスモジュールと、
　前記ＯＲ−ＣＡＭセルアレイブロックに接続され、マッチモードの際、前記ＯＲ−ＣＡＭセルアレイブロックから検出されたデータを出力する出力モジュールと、
　前記ＯＲ−ＣＡＭセルアレイブロックに接続され、記録モードの際、記録されるデータを入力するための第２記録モジュールとを備え、
　前記記録モードで前記第１記録モジュール及び前記第２記録モジュールと前記第１アドレスモジュール及び前記第２アドレスモジュールが駆動され、前記マッチモードで前記第１アドレスモジュール及び前記第２アドレスモジュールと前記第２記録モジュールがディスエーブルされることを特徴とするリプログラム可能なプログラマブルロジックアレイ」
　２．刊行物1,2の発明
　(刊行物1の発明)
　これに対して、当審の平成11年9月9日付拒絶理由に引用された、本願の出願の日前の平成1年7月28日に頒布された特開平1-189225号公報には、次に掲げる(1)ないし(8)の事項からなるプログラマブル論理アレイ（以下「刊行物1の発明」という。）が記載されている。
　(1)本発明はプログラマブル論理アレイに係り、特に論理積と論理和との２段論理回路で種々の論理関数を実現でき、かつ論理関数を書換えできるプログラマブル論理アレイに関する。（1頁左下欄、産業上の利用分野の項）
　(2)第１図は本発明の第１の実施例の回路ブロック図である。同図において、本実施例のプログラマブル論理アレイは、破線で囲まれた論理積アレイ１００と、他の破線で囲まれた論理和アレイ１１０と、読取り書込み回路１２０とを含み構成される。この論理積アレイ１００は、連想メモリ・セル１３０と一致出力制御回路１４０とを３行３列に配置した構成をとる。（2頁左下欄4行ないし11行）
　(3)Ｒ／Ｗ線１２６は、読取り・書込み回路（以後Ｒ／Ｗ回路と略す）１２０内のデータの流れる方向を決める。Ｒ／Ｗ線１２６を高電位に印加すると、Ｒ／Ｗ回路１２０は、入出力線１２３上のデータとその反転データとを、各々正ビット線１２１と負ビット線１２２に印加する。また、Ｒ／Ｗ線１２６を低電位にすると、Ｒ／Ｗ回路１２０は、正負ビット線１２１，１２２上のデータを入出力線１２３上に出力する。このＲ／Ｗ線１２６を高電位に設定した状態で、特定の第１の列選択線１４２を高電位に設定すると、入出力線１２３に与えたデータが特定列の連想メモリ・セル１３０に書込まれる。特定の第２の列選択線１４３を高電位に設定すると、特定列の一致出力制御回路１４０への書込みが行なわれる。また、Ｒ／Ｗ線１２６を低電位に設定すると、第１あるいは第２の列選択線１４２、１４３で指定された列の連想メモリ・セル１３０、あるいは一致出力制御回路１４０内の記憶内容の読取りが行なわれる。
　Ｒ／Ｗ線１２６を高電位、第１、第２の列選択線１４２、１４３を低電位に設定した場合には、プログラマブル論理アレイの本来の動作である積和演算を行う。
　論理積アレイ１００は、入出力線１２３から入力した変数Ｘ１，Ｘ２，Ｘ３間の選択的な論理積を各列で行い、その結果を各列の一致線１４１に出力する。（2頁右下欄8行ないし次頁左上欄14行）
　(4)第１図の論理積アレイ１００は、ｍ＝３,ｎ＝３の例を示す。一例として、第１列の一致線１４１で[Ｌ１＝Ｘ１・1Ｘ３]（1ＸはＸの反転を示す）の論理積を行うには、一致制御出力回路１４０の記憶内容を[Ｓ１１＝１,Ｓ２１＝０,Ｓ３１＝１]とし、連想メモリ・セル１３０の記憶内容を[Ｄ１１＝１,Ｄ２１＝？（？はドントケアを示す）,Ｄ３１＝０]とすればよい。（3頁左下欄下から7行ないし末行）
　(5)論理和アレイ１１０は、論理積アレイ１００から複数の一致線１４１を入力し、一致線１４１が出力する論理積演算結果の選択的な論理和演算を行ない、その結果を出力線１８１に発生する。一致線１４１は同一列の第２のＭＯＳトランジスタ１８０のゲートにつながる。これと直列につながる第１のＭＯＳトランジスタ１７０の開と閉は、記憶セル１６０の記憶出力“０”と“１”に対応して制御される。
　各列の第２のＭＯＳトランジスタ１８０の一端は、抵抗１８２と共に出力線１８１に共通に接続される。（3頁右下欄14行ないし次頁左上欄4行）
　(6)記憶セル１６０の記憶内容をプログラムすることにより、一致線１４１に対する種々の論理和を出力線１８１に発生できることを示す。記憶セル１６０への書込みは、和設定線１２５に書込みデータを与え、第１の列選択線１４２で列を指定することで行なう。
　したがって、論理積アレイ１００内の連続メモリ１３０と一致出力制御回路１４０、及び論理和アレイ１１０内の記憶セルにビット・パターンを設定することで、種々の論理関数をプログラムできる。また、設定したビット・パターンを回路１２０を介して、読取ることも可能である。（4頁左上欄下から9行ないし同頁右上欄3行）
　(7)第１の列選択線１４２と第２の列選択線１４３は、列アドレス２１１を入力するデコーダ２１０により、選択的に駆動される。（4頁右上欄下から2行ないし同頁左下欄2行）
　(8)以上第１，第２の実施例は、行列に配置したスイッチ手段の開閉を記憶手段の記憶内容で制御し、その記憶内容を書換えることで種々の論理関数を再プログラムできる。（4頁右下欄下から5行ないし下から2行）
　(刊行物2の発明)
　また、同じく当審の拒絶理由に引用された、本願の出願の日前の昭和57年10月5日に頒布された特開昭57-161904号公報には、次に掲げる発明（以下「刊行物2の発明」という。）が記載されている。
「第１図は従来のPLAの構成をブロックであらわした図である。第１図において、１は入力バッファ、２はANDアレイ、３はORアレイバッファ、４は出力信号用ORアレイ、５は出力バッファ、６はプログラム用AND “列”デコーダ、７はプログラム用OR“列”デコーダ、８はプログラム用“行”デコーダであるプログラマブル・ロジック・アレイ」（1頁右下欄下から2行ないし次頁左上欄5行）
　３．本願発明と刊行物1の発明との対比・判断
　(一致点)
　本願発明と刊行物1の発明とは、次に掲げる(1)ないし(6)が相当する。
　(1)刊行物1の発明における論理積アレイ１００に接続された「読取り書込み回路１２０」は、Ｒ／Ｗ線１２６を高電位に設定した状態で、特定の第１の列選択線１４２を高電位に設定すると、入出力線１２３に与えられたデータを特定列の連想メモリ・セル１３０に書込み、特定の第２の列選択線１４３を高電位に設定すると、特定列の一致出力制御回路１４０に書込みを行い、また、Ｒ／Ｗ線１２６を高電位、第１、第２の列選択線１４２、１４３を低電位に設定した場合には、プログラマブル論理アレイの本来の動作である積和演算を行うための変数Ｘ１，Ｘ２，Ｘ３の入力を行い（上記２(3)を参照）、さらに、再プログラムのために再度データを書込む（上記２(1)(8)を参照）から、本願発明における「第１記録モジュール(20)」に相当する。
　(2)刊行物1の発明における「デコーダ２１０」は、列アドレス２１１が入力されて、第１の列選択線１４２と第２の列選択線１４３を選択的に駆動する（上記２(7)を参照）から、本願発明における「第１アドレスモジュール及び第２アドレスモジュール(24,32)」に相当する。
　(3)刊行物1の発明における「論理積アレイ１００」は、連想メモリ・セル１３０と一致出力制御回路１４０とを３行３列に配置した構成をとり（上記２(7)を参照）、読取り書込み回路１２０からのデータが記憶される（上記２(4)を参照）。その後、本来の動作である積和演算を行う際、入力された変数Ｘ１，Ｘ２，Ｘ３と記憶されたデータとの一致信号を一致線１４１に出力する（上記２(3)を参照）から、本願発明における「ＡＮＤ−ＣＡＭセルアレイブロック(22)」に相当する。
　(4)刊行物1の発明における論理和アレイ１１０に接続された「読取り書込み回路１２０」は、和設定線１２５（第１図では１２３）に書込みデータが与えられ、第１の列選択線１４２で列が指定されることで、記憶セル１６０の記憶内容をプログラムし（上記２(6)を参照）、また、再プログラムのために再度データを書込む（上記２(1)(8)を参照）から、本願発明における「第２記録モジュール(28)」に相当する。
　(5)刊行物1の発明における「論理和アレイ１１０」は、和設定線１２５（第１図では１２３）に書込みデータが与えられ、第１の列選択線１４２で列が指定されて、読取り書込み回路１２０が記憶セル１６０の記憶内容をプログラムする（上記２(6)を参照）。その後、記憶セル１６０の記憶出力“０”と“１”に対応して制御される（上記２(5)を参照）から、機能的にみて、本願発明における「ＯＲ−ＣＡＭセルアレイブロック(30)」に相当する。
　(6)刊行物1の発明における「抵抗１８２」は、論理和アレイ１１０の出力線１８１に接続されている（上記２(5)を参照）から、本願発明における「出力モジュール(34)」に相当する。
　したがって、本願発明と刊行物1の発明とは、
「記録されるデータ及び比較されるデータを入力するための第１記録モジュールと、
　前記第１記録モジュールとアドレスモジュールとに接続され、記録モードの際、前記第１記録モジュールからのデータを順次記録し、マッチモードの際、前記第１記録モジュールからの比較用データを既貯蔵されたデータと比較してマッチ信号を発生するＡＮＤ−ＣＡＭセルアレイブロックと、
　前記ＡＮＤ−ＣＡＭセルアレイブロックに接続され、記録モードの際、順次アドレスを発生して前記ＡＮＤ−ＣＡＭセルアレイブロックに供給するためのアドレスモジュールと、
　記録モードの際、第２記録モジュールからのデータをそれ自体内に記録し、マッチモードの際、前記ＡＮＤ−ＣＡＭセルアレイブロックからのマッチ信号に該当する既貯蔵されたデータを検出するＯＲ−ＣＡＭセルアレイブロックと、
　該ＯＲ−ＣＡＭセルアレイブロックに接続され、記録モードの際、前記順次アドレスを発生して前記ＯＲ−ＣＡＭセルアレイブロックに供給するアドレスモジュールと、
　前記ＯＲ−ＣＡＭセルアレイブロックに接続され、マッチモードの際、前記ＯＲ−ＣＡＭセルアレイブロックから検出されたデータを出力する出力モジュールと、
　前記ＯＲ−ＣＡＭセルアレイブロックに接続され、記録モードの際、記録されるデータを入力するための第２記録モジュールとを備え、
　前記記録モードで前記第１記録モジュール及び前記第２記録モジュールと前記アドレスモジュールが駆動され、前記マッチモードで前記アドレスモジュールがディスエーブルされることを特徴とするリプログラム可能なプログラマブルロジックアレイ」で一致する。
　(相違点)
　そして、次に掲げる(1)ないし(3)の点で相違する。
　(1)上記「アドレスモジュール」が、本願発明においては「ＡＮＤ−ＣＡＭセルアレイブロック接続された第１アドレスモジュールとＯＲ−ＣＡＭセルアレイブロックに接続された第２アドレスモジュール」であるのに対して、刊行物１の発明においては「第１，第２」と分離されていない点
　(2)上記「ＡＮＤ−ＣＡＭセルアレイブロックとＯＲ−ＣＡＭセルアレイブロックとの間」に、本願発明においては「バッファモジュール」が接続されているのに対して、刊行物１の発明においては接続されていない点
　(3)上記「ディスエーブル」が、本願発明においては「第１アドレスモジュール及び第２アドレスモジュールと第２記録モジュール」であるのに対して、刊行物１の発明においては「アドレスモジュール」で「第２記録モジュール」について明記されていない点
　４．相違点(1)ないし(3)についての検討
　(1)相違点(1)について
　刊行物１の発明においては、論理積アレイ１００と論理和アレイ１１０に共用してアドレスモジュールが設けられているが、この共用をしないで別々に設けること、すなわち、刊行物１の発明における「アドレスモジュール(210)」を論理積アレイ１００用の第１アドレスモジュールと、論理和アレイ１１０用の第２アドレスモジュールとに分離することは、当業者であれば、適宜なし得ることである。
　(2)相違点(2)について
　刊行物１の発明は、論理積と論理和との２段論理回路からなるプログラマブル論理アレイ（上記２(1)を参照）で、刊行物2の発明もこのような２段論理回路からなるプログラマブル・ロジック・アレイであって、ANDアレイ２とORアレイ４との間にバッファ３が接続されているから、刊行物１の発明における「ＡＮＤ−ＣＡＭセルアレイブロック(100)とＯＲ−ＣＡＭセルアレイブロック(110)との間」に刊行物2の発明における「バッファモジュール(3)」を接続することは、当業者であれば、容易になし得ることである。
　(3)相違点(3)について
　刊行物1の発明においては、プログラマブル論理アレイの本来の動作である積和演算を行う際には、デコーダ２１０に接続された第１、第２の列選択線１４２、１４３を低電位に設定する（上記２(3)を参照）から、第１アドレスモジュール及び第２アドレスモジュールであるデコーダ２１０は「ディスエーブル」されるが、論理和アレイ１１０に接続された第２記憶モジュールである「読取り書込み回路１２０」は、「ディスエーブル」されていない。
　しかし、プログラマブル論理アレイにおいて、本来の動作である積和演算を行う際には、論理和アレイ１１０に接続された「読取り書込み回路１２０」の入出力線１２３（第２図では１２５）にはデータを入力しないから、この「読取り書込み回路１２０」は動作しない。
　したがって、第１アドレスモジュール及び第２アドレスモジュールであるデコーダ２１０を「ディスエーブル」すると共に論理和アレイ１１０に接続された「読取り書込み回路１２０」を「ディスエーブル」することは、当業者であれば、適宜なし得ることである。
　５．以上のとおりであるから、本願発明は、刊行物1,2の発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により特許を受けることができない。
　よって、結論のとおり審決する。