【事件の表示】
　特許第３３３６５４４号「デジタル画像処理装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３３６５４４号の請求項１ないし３に係る特許を維持する。
【理　由】
１．手続の経緯
　特許第３３３６５４４号の請求項１ないし７に係る発明は、平成６年４月２５日に特許出願され、平成１４年８月９日に特許権の設定登録がなされたものであり、その後特許異議申立人より本件特許の請求項１ないし３に対して特許異議の申立がなされ、当審より取消理由が通知され、それに対応する意見書提出指定期間内である平成１６年１月１３日付で特許権者より意見書とともに訂正請求書が提出されたものである。
　
２．訂正が許容されるべきものか否かについての判断
（１）特許権者が、平成１６年１月１３日付訂正請求書において求めている訂正の内容は、次のとおりである。
　(a)　特許請求の範囲の請求項１に
「１画面分のデジタル画像信号を記憶する第１のメモリと、前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリ制御手段によって読み出された小ブロックのデジタル画像信号を記憶するブロックメモリと、
前記ブロックメモリから読み出される小ブロック毎に少なくとも補間演算を伴う電子ズーム処理を行うデジタル画像処理手段と、
前記デジタル画像処理手段による処理後のデジタル画像信号を記憶する第２のメモリと、
を備えたことを特徴とするデジタル画像処理装置。」
とあるを、
「１画面分のデジタル画像信号を記憶する第１のメモリと、　
　前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段
であって、各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用するために読み出す第１のメモリ制御手段
　前記第１のメモリ制御手段によって読み出された小ブロックのデジタル画像信号を記憶するブロックメモリと、
　前記ブロックメモリから読み出される小ブロック毎に少なくとも
連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する
　前記デジタル画像処理手段による処理後のデジタル画像信号を記憶する第２のメモリと、
　を備えたことを特徴とするデジタル画像処理装置。」
と訂正する。
　(b)　明細書の発明の詳細な説明の段落【０００６】に
「本発明は前記目的を達成するために、１画面分のデジタル画像信号を記憶する第１のメモリと、前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段と、前記第１のメモリ制御手段によっ読み出された小ブロックのデジタル画像信号を記憶するブロックメモリと、前記ブロックメモリから読み出される小ブロック毎に少なくとも補間演算を伴う電子ズーム処理を行うデジタル画像処理手段と、前記デジタル画像処理手段による処理後のデジタル画像信号を記憶する第２のメモリとを備えたことを特徴としている。」
とあるを、
「本発明は前記目的を達成するために、１画面分のデジタル画像信号を記憶する第１のメモリと、前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段
であって、各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用するために読み出す第１のメモリ制御手段
連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する
と訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張・変更の存否
　訂正事項(a)の請求項１に係る点は、限定を付加するものであるから特許請求の範囲の減縮を目的とするものということができ、その限定内容は明細書の発明の詳細な説明の段落【０００８】、【００１７】、【００２３】、【００３６】、図面の図５及び図８、等に説明されているから、願書に添付した明細書に記載した事項の範囲内のものであって、実質的に特許請求の範囲を拡張するものとも変更するものとも認められない。
　訂正事項(b)は、上記(a)の記載と整合させるための発明の詳細な説明の訂正であって、訂正内容は上記(a)と同様のものであるから、明りょうでない記載の釈明を目的とするものであることは明らかであり、願書に添付した明細書に記載した事項の範囲内のものであって、実質的に特許請求の範囲を拡張するものとも変更するものとも認められないことも明らかである。
　本件請求項４ないし７に係る特許については、特許異議申立の対象とはなっていないが、本件請求項４ないし７はそれぞれ請求項３又は請求項１を引用して限定されているものである点でこれらの請求項も訂正されることとなるので、これらの訂正後の発明が特許出願の際独立して特許を受けることができるものといえないか否かについて検討すると、請求項４ないし７に限定されていることも願書に添付した明細書に記載されていたと認められ、後述するように訂正後の請求項１ないし３に係る発明が特許を受けることができないものとはいえないので、本件請求項４ないし７に係る発明が特許出願の際独立して特許を受けることができないものといえないことも明らかである。
　
（３）むすび
　以上のとおり、本件訂正は、平成１５年法律第４７号による改正前の特許法第１２０条の４第２項及び同条第３項において準用する規定が更に経過規定を有することによって最終的に適用されるべきこととなる平成６年法律第１１６号による改正前の特許法第１２６条第２項及び第３項の規定に適合するので、本件訂正を認める。
　
３．特許異議の申立について
（１）本件特許異議申立の対象となっている請求項に係る発明
　特許第３３３６５４４号の請求項１ないし３に係る発明は、訂正後の特許請求の範囲に記載された次のとおりのものと認められる。
「　【請求項１】　１画面分のデジタル画像信号を記憶する第１のメモリと、　
　前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段であって、各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用するために読み出す第１のメモリ制御手段と、
　前記第１のメモリ制御手段によって読み出された小ブロックのデジタル画像信号を記憶するブロックメモリと、
　前記ブロックメモリから読み出される小ブロック毎に少なくとも連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する補間演算を伴う電子ズーム処理を行うデジタル画像処理手段と、
前記デジタル画像処理手段による処理後のデジタル画像信号を記憶する第２のメモリと、
　を備えたことを特徴とするデジタル画像処理装置。
　　【請求項２】　前記第１のメモリ制御手段は、前記第１のメモリから読み出すデジタル画像信号の読み出し順序及び前記ブロックメモリへの書き込み順序を変更することにより画像の縦横及び／又は左右を変換させることを特徴とする請求項１のデジタル画像処理装置。
　　【請求項３】　前記第１のメモリは輝度信号とクロマ信号とを記憶し、前記ブロックメモリは輝度信号を記憶する輝度用ブロックメモリと、クロマ信号を記憶するクロマ用ブロックメモリとからなり、前記デジタル画像処理手段は輝度系とクロマ系の２系統有することを特徴とする請求項１又は２のデジタル画像処理装置。 」
　
（２）異議申立の理由の概要
　特許異議申立人は、特許第３３３６５４４号の請求項１に係る発明（特許掲載公報に掲載された訂正前のもの。）は、特開昭６０−２１８９７８号公報（甲第１号証）及び特開平５−８９２３６号公報（甲第２号証）に記載された発明の基づいて、同じく請求項２に係る発明は、上記２公報に加えて特開平２−３０２７８号公報（甲第３号証）及び特開昭６２−１４５４８３号公報（甲第４号証）に記載された発明に基づいて、同じく請求項３に係る発明は、上記２公報に加えて特開平２−３０２７８号公報（甲第３号証）に記載された発明に基づいて、それぞれ当業者が容易になし得たものであるから、本件請求項１ないし３に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであって、本件請求項１ないし３に係る特許は取り消されるべきである旨主張している。
　
（３）特許異議申立人が引用した甲第１号証ないし甲第４号証に開示の発明
　甲第１号証（特開昭６０−２１８９７８号公報）に開示の発明
　甲第１号証の明細書中には、次のような記載がある。
(1a)　「２．特許請求の範囲
（１）　拡大すべき各画素の近傍のパターン状態及に必要な所定の補間パターンとからなる合成パターンを記憶するパターンメモリと、拡大すべき基準パターンを記憶する基準パターンメモリと、該基準パターンメモリから読み出した各画素の近傍のパターン状態を判別するパターン判別手段と、該パターン判別手段の状態信号と外部からの拡大倍率信号とに応じて上記パターンメモリから合成パターンを読み出す読出し手段と、該続出し手段の出力合成パターンのうちの拡大パターンをｙ（又はｘ）方向に上記拡大倍率だけ拡大し上記出力合成パターンのうちの補間パターンを上記拡大倍率によつて決まる倍率だけ拡大する拡大手段と、該拡大手段の出力を記憶する画像メモリとを備えたことを特徴とする画像パターン拡大装置。」（１頁左下欄４行〜右下欄１行）
(1b)　「本発明は、画像パターンの滑らかさを保ちながら、該画像パターンを任意の大きさに拡大する画像パターン拡大装置に関するものである。」（１頁右下欄４〜６行）
(1c)　「第１図は従来のこの種の単純拡大装置の概念的な構成を示し、図において、１は基準パターン“Ｘ”を記憶する基準パターンメモリ、」（１頁右下欄１０〜１３行））
(1d)　「次に第２図のフローチャートを用いて動作について説明する。従来装置において、基準パターンを２倍に拡大する場合には、基準パターンメモリ１から基準パターンのうちの１ワードのデータが取り出されて、これが基準パターンセットレジスタ２に記憶され（ステップ６．７）、２倍拡大回路３で上記レジスタ２のパラレルアウトの各ビット出力が２ビットのデータに拡大されて２ワードのデータ、即ちＸ方向に２倍拡大されたデータとして出力され、これがワークメモリ４に書き込まれ（ステップ８）、次に該ワークメモリ４内の２ワードのデータが画像メモリ５にＸ方向に連続して、即ち所定の行と次の行とに２回書き込まれてＸ方向に２倍拡大され（ステップ９）、上述の処理が繰り返されて（ステップ１０）、画像メモリ５には拡大された画像パターンが記憶されることとなる。」（２頁左上欄６行〜右上欄２行）
(1e)　「以下、本発明の実施例を図について説明する。
第４図は本発明の一実施例による画像パターン拡大装置を示す。図において、１５は拡大すべき基準パターンを記憶する基準パターンメモリ、」（２頁左下欄１１〜１４行）
(1f)　「１８は基準パターンメモリ１５から基準パターンを読み出し、隣接する各画素間のパターン状態と拡大倍率設定回路１７で設定された拡大倍率とに応じてパターンＲＯＭ１６から合成パターンを読み出す制御回路、」（２頁左下欄２０行〜右下欄４行）
　
　図面として、第４図に「本発明の１実施例による画像パターン拡大装置の概略構成図」が示されている。
　
　甲第２号証（特開平５−８９２３６号公報）に開示の発明
　甲第２号証の明細書の特許請求の範囲欄は次のような記載がある。
「【請求項１】　　　画像をｎ×ｍ画素ブロツク単位に、且つ前回入力した画素ブロツクに重畳するように入力する入力手段と、
　入力した画素ブロツクのデータを直交変換する直交変換手段と、
　直交変換された画素ブロツクを少なくとも当該画素ブロツクより大きいサイズのブロツク空間に補間する補間手段と、
　該補間手段により補間して得られたブロツク空間のデータを、前記直交変換手段とは逆方向に変換する逆直交変換手段と、
　該逆直交変換手段により得られた画素ブロツクの、次回に得られる画素ブロツクに重畳する部分を除くデータを出力する出力手段とを備えることを特徴とする画像処理装置。
【請求項２】　　　前記直交変換手段は２次元離散コサイン変換であることを特徴とする請求項第１項に記載の画像処理装置。」
　同じく発明の詳細な説明欄には、以下に示す段落番号箇所にそれぞれ次のような記載がある。
【０００１】
　【産業上の利用分野】
　本発明は画像処理装置、特に画像の拡大処理を行なう画像処理装置に関するものである。
【０００７】
　【実施例】
　以下、添付図面に従って本発明に係る実施例を詳細に説明する。
　第１図は実施例の画像処理装置のブロック構成図である。
　図中、１０１はアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器、１０２はＡ／Ｄ変換器１０１の出力とデジタル入力の何れかを選択するスイッチ、１０３は特定瞬間画像を静止画として一旦蓄えるフレームメモリ、１０４はフレームメモリ１０３からブロック単位で画像データを読み出すブロック切り出し部である。１０５は直交変換器であり、本実施例では離散コサイン変換を想定している。１０６は直交変換後のデータに対し補間を行う位相空間補間器、１０７は補間後再度画像データに戻すための逆直交変換器、１０８は補間即ち拡大処理された画像データを出力する出力端子である。
【０００８】
　以下、動作説明を行う。先ず、入力対象としてアナログ画像かデジタル画像かを選択する。アナログ画像が選択された場合には、Ａ／Ｄ変換器１０１を介して画像データを取り込むので、本装置内部ではいずれもデジタル画像データとして扱われる。スイッチ１０２を介して入力したデジタル画像データ（特定瞬間の画像）はフレームメモリ１０３に一旦蓄積される。その後、ブロック切り出し部１０４により４×４画素ブロック（勿論、８×８程度のブロックサイズであつても構わない）単位で切り出し、それを直交変換部１０５へ渡す。直交変換部１０５では、入力した４×４画素ブロックのデータを直交変換し、それを位相空間補間器１０６に渡す。位相空間補間器１０６は入力した直交変換済みの４×４画素ブロックを８×８程度の空間に拡大させ、それを逆直交変換器１０７に渡す。逆直交変換器１０７は位相空間補間器１０６より受けた８×８サイズのデータを逆直交変換を施すことにより、８×８画素ブロックの画像データを得る。得られた８×８画素ブロックの画像データは出力部１０８を介して、例えばプリンタ等に出力され、画像形成に使用される。
【０００９】
　実施例の位相空間補間器１０６の動作内容を第３図を基にして以下に説明する。図３−１はフレームメモリ１０３からブロック切り出し部１０４により切り出された４×４画素ブロックを示しており、図３−２はこれに二次元離散コサイン変換（直交変換器１０５による）を施した結果を示している、図３−３は位相空間補間器１０６における補間の様子を示している。ここでは最も簡単な方法として高次の項に“０”を代入した例である。但し、現実にはブロック境界の連続性を考慮した係数の代入が必要である。図３−４は位相空間補間後、逆直交変換器１０７により拡大処理を施した画像として再現されたものである。
【００１０】
　以上説明したブロック毎の作業をフレームメモリ１０３の全データに対して行うことで拡大処理されることとなる。次に、実施例におけるブロック切り出しの際の画素重複と拡大後の画素の取り扱いの原理を図４を用いて説明する。図４−１において、４０１〜４０３はそれぞれ４×４の画素ブロックを示している。図示の如く、画素ブロック４０２は画素ブロック４０１に対して重複し、且つその右側に位置している。同様に、画素ブロック４０３は画素ブロック４０１に対して重複し、その下側に位置している。つまり、実施例においては、フレームメモリ１０３より処理対象として画素ブロックを読み出すとき、重畳するように読み出す。読み出した４×４画素ブロックは、直交変換器１０５によつて直行変換された後、位相空間補間器１０６により８×８サイズに拡大される。この拡大処理では、先に説明したように、例えば高次の項に“０”を代入すること達成する。さて、こうして８×８サイズの空間ができあがると、逆直交変換器１０７により再び画素ブロックとして再生し、それを出力することになる。ここでフレームメモリ１０３から読み出される画素ブロックは、次回に処理される画素ブロックと重畳しているので、結果としては、８×８画素ブロック同士も図４−２の如く互いに重畳することになる（図示の画素ブロック４０４が画素ブロック４０１に、画素ブロック４０５が画素ブロック４０２に対応している）。そこで、実施例においては、画素ブロック４０４を出力する場合には、周囲２行２列づつを捨て中心の１６画素だけを出力する。こうして、連続した拡大画像として出力される。
　
  甲第３号証（特開平２−３０２７８号公報）に開示の発明
　甲第３号証の明細書中には、次のような記載がある。
(3a)　「〔産業上の利用分野〕
　本発明はメモリを用いた信号処理に係り、特に特殊効果（例えばズーム・ミラー反転等）を混合可能とするのに好適な信号処理装置に関する。
〔従来の技術〕
　従来、画面の左右を反転させる回路が特開昭６２−１５４９７８号公報に示されている。この回路は１水平期間でのメモリアドレスの設定を、書き込み時と読み出し時とで選択的に逆にできるようにして、画像信号の表示画面の左右を反転するとなつていた。」（２頁左上欄１２行〜右上欄２行）
(3b)　「次に動作を説明する。映像信号４３中の輝度信号成分はクランプ回路２においてクランプされ、ＡＤＣ４においてメモリコントローラ６からのクロックによりディジタル信号に変換される。この信号は、記憶回路１１に記憶するのに最適なスピードに直並列変換器７において変換される。また映像信号４３中の色信号成分はＡＤＣ５においてメモリコントローラ６のクロックにより直並列変換器７の出力と同じスピードでディジタル信号に変換される。記憶回路１１はメモリコントローラ６からの制御信号及びＭＰＸ１０からのアドレスに従い、直並列変換器７及びＡＤＣ５からの出力信号を記憶する。」（３頁左上欄３〜１５行）
(3c)　「記憶回路１１より読み出されたデータ中輝度信号データはＭＰＸ１４を介して直並列変換器１５において直列データに変換され、Ｙ反転回路２５，ソラリゼーシヨン回路２７を介してＤＡＣ２８に入力し、アナログ映像信号４８となる。
　また、記憶回路１１から読み出されてデータ中の色信号データはＣ反転回路を介し、ＤＡＣ２９においてアナログ信号４８に変換される。」（３頁左下欄３〜１０行）
(3d)　「分周器１２はズーム指令信号４２入力時に、垂直及び水平ブランキング期間を示す０Ｒ１８の出力信号以外において、クロック発生器１の出力クロックを分周し、読み出し列アドレス回路２０に出力する。ここでズームとは１画面の一部分を拡大表示する機能のことである。
　読み出し列アドレス回路２０は、ＨＤカウンタ１６からの信号により初期化され１分周器１２の出力信号をカウントし、読み出し列アドレスを更新する。ミラー指令信号４１あるいはズーム指令信号４２がハイレベルのときは、ＨＤカウンタ１６からの水平ブランキング期間終了点において、設定値１９の出力信号を新しいカウント値としてロードする。このときの設定値回路１９は、ズーム指令信号４２によりズーム（拡大）状態のときにはズーム開始点のアドレス値を、画面の左右反転を行うミラー指令信号４１によりミラー状態のときには反転開始点のアドレス値を、信号４１，４２によりミラーかつズーム状態のときは、ミラーかつズーム開始点を示すアドレス値を指定する。」（４頁右上欄１５行〜左下欄１４行）
(3e)　「信号４２によりズーム状態となつた場合、設定値回路１９で指定された値から読み出し列アドレス回路２０は、分周期１２で分周されたクロックをカウントすることとなる。例えば２分周されたクロックをカウントする場合、読み出しアドレス回路２０の出力は通常の１／２のスピードで変化し、記憶回路１１から同一のデータが２度読み出され、水平走査線データが２倍になつたようにＴＶ画面上に映し出されるため２倍ズームの効果が得られる。」（５頁左上欄８〜１７行）
　
甲第４号証（特開昭６２−１４５４８３号公報）に開示の発明
　甲第４号証の明細書中には、次のような記載がある。
(4a)　「本発明は画像表示装置で表示画像を拡大、縮小、回転して表示する画像拡大縮小回転装置に関するものである。」（１頁右下欄１０〜１２行）
(4b)　「発明が解決しようとする問題点
　このような従来の回路では、処理時間が長く、単一ユニットで拡大縮小回転を実行できないという問題点があつた。
　本発明は上記問題点に鑑み、単一ユニットで短時間に画像の拡大縮小回転を行うことができる画像拡大縮小回転装置を提供することを目的とする。
　問題点を解決するだめの手段
　本発明は上記目的を達するため、フレームメモリにライン単位のアクセス機能を持たせ、画像の縦方向の拡大、縮小を行ない、アドレスカウンタ，ルックアップテーブル，バッファメモリにより横方向の拡大、縮小を行なう。また、ルックアップテーブルで縦方向と横方向のアドレス変換を行ない、画像の回転機能を合わせ持たす。
　作　用
　本発明は上記した構成により、バッファメモリのルックアップテーブルにより、バッファメモリにデータを書き込む時のアドレス順と、バッファメモリからデータを読み出す時のアドレス順を変えることにより、単一ユニットで、しかも短い時間で画像の拡大縮小回転を行なう。
　実施例
　第１図は本発明の画像拡大縮小回転装置の一実施例を示すブロック図である。第１図において、多階調画像データ（ｘライン×ｙライン）を記憶し、ライン単位にアクセスできる。フレームメモリ１からバッファメモリ３にデータ転送する前に、ＣＰＵ７からルックアップテーブル（以下ＬＵＴという）６にアドレス変換テーブルを作る。その後、アドレスカウンタ４をカウントアップ（ダウン）し、ＬＵＴ５を介し、バッフアメモリ３にアドレスを与え、フレームメモリ１からバッファメモリ３にデータを書き込む。次にＣＰＵ７から再びＬＵＴ６にアドレス変換テーブルを作り、その後、アドレスカウンタ４をカウントアップ（ダウン）し、ＬＵＴ６を介し、バッファメモリ３にアドレスを与え、バッファメモリ３から表示メモリ２、あるいはフレームメモリ１にピクセル（画素）単位でデータを読み出し、表示装置６に画像を表示する。」（２頁左上欄５行〜左下欄５行）
　
（４）異議申立の理由についての判断
　そこで、本件請求項１ないし３に係る発明が甲第１号証〜甲第４号証に開示されている発明に基づいて当業者が容易になし得たものといえるか否かについて検討する。
　本件請求項１に係る発明（以下「本件発明１」という。）は、１画面分の画像信号を小ブロックに分割し各小ブロックを垂直方向に順次読み出して小ブロック毎に得たい倍率に応じた拡大縮小率となるよう補間演算をし、演算後の小ブロックの画像を合わせることにより１画面分の画像信号を得るようにするという形式の電子ズーム処理装置を前提に、各小ブロックのｍ×ｎ画素は水平方向においては一部重複するようにして、小ブロック間の水平方向の境界部分の補間演算も行えるようにしたものである。
　本件発明１において、各小ブロックのｍ×ｎ画素が垂直方向においては一部重複するようにしていない点は、明細書の【００１７】の記載によれば、各小ブロックの読み出しを垂直方向に順次行うようにしているため、垂直方向の画素のデータは前後の小ブロック間で連続しており、ラインメモリを利用することにより前の小ブロックの最終ラインのデータを保持することができるから、必ずしも一部重複するようにしなければ補間できないということはない、という趣旨のことが説明されている。
　そこで、このようなことが、甲第１号証〜甲第４号証に記載ないし示唆されているかどうかについてみると、甲第１号証、甲第３号証及び甲第４号証には、上記３．（３）で摘示の部分も含めて各明細書及び図面全体を通覧しても、本件発明１が前提としている１画面分の画像信号を小ブロックに分割して処理し、その後それらを合わせて１画面分の画像を得るようにするという点が記載も示唆もされていない。
　甲第２号証に記載されたものは、１画面分の画像信号を小ブロックに分割して処理するという点で本願発明１と共通する点があるので、甲第２号証に記載の技術について検討する。
　甲第２号証に開示に発明は、拡大画像を得る目的を達成するために、ＤＣＴ等の直交変換技術を利用するようにしたものであり、所定数の画素からなる画像の拡大画像を得るためにはその画像を直交変換し、拡大したい倍率に応じて高次（高周波数）の項を増やし、高次の項には０を代入して、それを逆直交変換することにより拡大した画像を得るようにするものであって、甲第２号証ではこの増やした高次の項に０を代入することを「補間」と表現しているものである。
　ところで、小ブロックに分割するのは、１画面全体を直交変換するようにすると行うべき演算量が膨大となって実用的でないことから、小ブロック毎に演算するようにして後にこれを合わせることにより演算量を膨大なものとせずに１画面全体の画像を得るようにするためにするのが普通であり、甲第２号証のものもそのような趣旨で小ブロックに分割しているものと解されるが、画素を重複することなく小ブロックに分割して小ブロック毎に直交変換したものを合わせて全体画面とした場合にはブロックとブロックの間が連続していないように目立って見えることがあるために、目立つことを少なくする目的で甲第２号証では各ブロックの画素を一部重畳するように選定して、逆変換された後の隣接する拡大されたブロックの重畳する画素は利用せずその中心よりの画素だけを利用するようにして全体の拡大画像を得るようにしたものである。
　従って、甲第２号証で補間と表現している事項は、画像の画素数を増減するためのものという点では本件発明１と軌を一にするが、補間自体に隣接ブロック間の不連続性が目立つのを押さえるという作用はない点で、本件請求項１に係る発明とは異なるものである。そして、甲第２号証では、拡大画像の隣接ブロック間の不連続性が目立つのを押さえるために、小ブロックの設定においては、垂直方向にも水平方向にも隣接ブロックと画素が一部重畳するようにする必要があるものである。
　そして、甲第２号証には、本件発明１における「デジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分」し「各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用」するようにして「小ブロック毎に少なくとも連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する補間演算を伴う電子ズーム処理を行う」点に関しては、明記も示唆する記載も見当たらない。
　そうすると、周知技術も参酌して甲第１号証〜甲第４号証に開示の技術をどのように組み合わせて適用するようにしても、本件発明１に至るとは認められない。
　従って、本件発明１は、甲第１号証〜甲第４号証に記載された発明に基づいて当業者が容易に発明をすることができたものということができないから、本件発明１についての特許が、特許法第２９条第２項の規定に違反してされたものとはいうことができない。
　本件請求項２及び請求項３に係る発明は、いずれも本件発明１に限定が付加されたものであるから、これらの発明が、甲第１号証〜甲第４号証に記載された発明の基づいて当業者が容易に発明をすることができたものということができず、ひいては本件請求項２及び請求項３に係る発明についての特許が、特許法第２９条第２項の規定に違反してされたものとはいうことができないことは明らかである。
　
４．むすび
　以上のとおりであるから、特許異議申立の理由及び証拠によっては、本件請求項１ないし３に係る特許を取り消すことはできない。
　また、他に本件請求項１ないし３に係る特許を取り消すべき理由を発見できない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年１２月２４日（２００４．１２．２４）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
デジタル画像処理装置
（５７）【特許請求の範囲】
　【請求項１】　１画面分のデジタル画像信号を記憶する第１のメモリと、
　前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段
であって、各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用するために読み出す第１のメモリ制御手段
　前記第１のメモリ制御手段によって読み出された小ブロックのデジタル画像信号を記憶するブロックメモリと、
　前記ブロックメモリから読み出される小ブロック毎に少なくとも
連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する
　前記デジタル画像処理手段による処理後のデジタル画像信号を記憶する第２のメモリと、
　を備えたことを特徴とするデジタル画像処理装置。
　【請求項２】　前記第１のメモリ制御手段は、前記第１のメモリから読み出すデジタル画像信号の読み出し順序及び前記ブロックメモリへの書き込み順序を変更することにより画像の縦横及び／又は左右を変換させることを特徴とする請求項１のデジタル画像処理装置。
　【請求項３】　前記第１のメモリは輝度信号とクロマ信号とを記憶し、前記ブロックメモリは輝度信号を記憶する輝度用ブロックメモリと、クロマ信号を記憶するクロマ用ブロックメモリとからなり、前記デジタル画像処理手段は輝度系とクロマ系の２系統有することを特徴とする請求項１又は２のデジタル画像処理装置。
　【請求項４】　前記第１のメモリに記憶されるクロマ信号は、信号ＣｂとＣｒとを交互に記憶するとともに奇数ラインと偶数ラインとでは順序が逆になるように記憶されていることを特徴とする請求項３のデジタル画像処理装置。
　【請求項５】　前記輝度信号処理用のデジタル画像処理手段は、ズーム処理後の小ブロック単位のデジタル画像信号に基づいて該デジタル画像信号の垂直方向の輪郭補正を行う輪郭補正手段を有することを特徴とする請求項３のデジタル画像処理装置。
　【請求項６】　前記デジタル画像処理手段は、電子ズーム時に画面中心の画素にずれが生じないように補間係数を制御することを特徴とする請求項１のデジタル画像処理装置。
　【請求項７】　前記デジタル画像処理手段は、電子ズーム時における補間係数が０又は１にならないように補間係数を制御することを特徴とする請求項１のデジタル画像処理装置。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明はデジタル画像処理装置に係り、特にデジタル画像信号を電子的に拡大縮小する電子ズーム機能、画像の縦横を変換する機能等を有するデジタル画像処理装置に関する。
　【０００２】
　【従来の技術】
　従来、１画面分のデジタル画像信号を記憶する画像メモリにおける読出しのアドレス制御及び読み出したデジタル画像信号の補間演算により、電子的に画面を拡大縮小する電子ズーミング方式が知られている。
　また、水平ラインの補間処理を行う場合、その補間処理の補間係数によって垂直方向の周波数特性が変化するが、従来、補間係数に応じて垂直輪郭補正の利得を制御し、画像の垂直方向の尖鋭度を一定にするようにした装置が提案されている（特開平４−１５７９８８号公報）。
　【０００３】
　更に、デジタル画像信号を記憶する第１のメモリから小ブロックのデジタル画像信号を読み出して第２のメモリに記憶させ、この第２のメモリに記憶されたデジタル画像信号を使用して小ブロック単位でデジタル画像処理するようにしたデジタル画像処理装置がある（特開平３−１３９７７３号公報）。
　【０００４】
　【発明が解決しようとする課題】
　しかしながら、従来の電子ズーミング方式は、１画面分の（時間的に）連続したデジタル画像信号を対象に処理しているため、補間演算を伴う場合、１水平走査期間（１Ｈ）のラインメモリを複数もつ必要があり、回路規模が大きくなり、特に電子ズーム処理とともに画像の縦横変換や輪郭補正等の特殊処理を簡単な回路で同時に実現することができなかった。尚、特開平３−１３９７７３号公報に記載のデジタル画像処理装置は、小ブロック単位でデジタル画像処理しているが、電子ズーム処理等を行うものではない。また、特開平４−１５７９８８号公報に記載の装置のように、垂直方向の画像の尖鋭度を均一化のために、補間係数に応じて垂直輪郭補正の利得を制御する場合には、利得制御が複雑になるという問題がある。
　【０００５】
　本発明はこのような事情に鑑みてなされたもので、電子ズーム処理と他の縦横変換や輪郭補正の特殊処理を小規模な回路構成によって実現することができ、また電子ズーム動作時の違和感（中心ずれや解像感の差）を緩和することができ、更にコンパクトな回路で垂直方向の輪郭補正が可能なデジタル画像処理装置を提供することを目的とする。
　【０００６】
　【課題を解決するための手段】
　本発明は前記目的を達成するために、１画面分のデジタル画像信号を記憶する第１のメモリと、前記第１のメモリに記憶されたデジタル画像信号を水平方向の画素が一部重複するｍ×ｎ画素の小ブロックに区分して小ブロック毎にデジタル画像信号を読み出す第１のメモリ制御手段
であって、各小ブロックを垂直方向に順次読み出すとともに、各小ブロックのｍ×ｎ画素のうちの水平方向に重複する画素のデジタル画像信号は、小ブロック間の水平方向の境界部分の補間演算に使用するために読み出す第１のメモリ制御手段
連続する画素のデジタル画像信号を使用して補間点のデジタル画像信号を算出する
　【０００７】
　また、前記第１のメモリ制御手段は、前記第１のメモリから読み出すデジタル画像信号の読み出し順序及び前記ブロックメモリへの書き込み順序を変更することにより画像の縦横及び／又は左右を変換させることを特徴としている。
　更に、前記デジタル画像処理手段は、ズーム処理後のデジタル画像信号に基づいて該デジタル画像信号の垂直方向の輪郭補正を行う輪郭補正手段を有し、また電子ズーム時に画面中心の画素にずれが生じないように補間係数を制御し、更に電子ズーム時における補間係数が０又は１にならないように補間係数を制御することを特徴としている。
　【０００８】
　【作用】
　本発明によれば、１画面分のデジタル画像信号を記憶する第１のメモリからｍ×ｎ画素の小ブロック毎にデジタル画像信号を読み出し、これをブロックメモリに記憶させ、小ブロック単位で補間演算を伴う電子ズーム処理を行うようにしている。尚、小ブロックにおける水平方向の画素は、水平方向に隣接する小ブロックの画素と一部重複しており、これにより小ブロックの境界部分においても水平方向の補間処理ができるようにしている。
　【０００９】
　また、前記第１のメモリ制御手段は、第１のメモリから読み出すデジタル画像信号の読み出し順序及びブロックメモリへの書き込み順序を変更することにより画像の縦横及び／又は左右を変換させるようにしている。更に、前記デジタル画像処理手段は、ズーム処理後の小ブロック単位のデジタル画像信号に基づいて該デジタル画像信号の垂直方向の輪郭補正を行い、また電子ズーム時に画面中心の画素にずれが生じないように補間係数を制御し、更に電子ズーム時における補間係数が０又は１にならないように補間係数を制御して画像の尖鋭度が均一になるようにしている。
　【００１０】
　【実施例】
　以下添付図面に従って本発明に係るデジタル画像処理装置の好ましい実施例を詳説する。
　図１は本発明に係るデジタル画像処理装置の一実施例を示すブロック図である。このデジタル画像処理装置は、例えばＣＣＤラインセンサによってネガフイルムをスキャンしてフイルム画像を示す画像信号を得るフイルムスキャナに適用されるもので、主として第１画像メモリＭ１、第２画像メモリＭ２、ズームブロック１０、第１画像メモリＭ１及び第２画像メモリＭ２を制御するメモリコントローラＭＣ１、ＭＣ２、及びズームブロック１０を制御するズームコントローラ１２から構成されている。
　【００１１】
　第１画像メモリＭ１には、ＣＣＤラインセンサによってネガフイルムをスキャンして得た１画面分のデジタル画像信号（輝度信号＋クロマ信号）が記憶されている。尚、輝度信号及びクロマ信号とも１画素当たり８ビットの階調で記憶され、またクロマ信号は、図３に示すように信号ＣｂとＣｒとが交互に記憶されるとともに、奇数ラインと偶数ラインとでは順序が逆になるように記憶されている。即ち、奇数ラインでは、Ｃｂ，Ｃｒ，Ｃｂ，Ｃｒ…の順に記憶され、偶数ラインでは、Ｃｒ，Ｃｂ，Ｃｒ，Ｃｂ…の順に記憶されている。
　【００１２】
　ズームブロック１０は、第１画像メモリＭ１から１６×１６画素の小ブロック毎に転送されてきたデジタル画像信号に対して画素数変換を行う電子ズーム機能とともに、垂直方向（ここではＴＶのライン方向をいう）の輪郭補正を行う機能等を有している。尚、ズーム倍率は、１／４倍（縮小）から２倍（拡大）までの範囲を連続的に可変することができるようになっている。また、ズームブロック１０は４つのブロックメモリＢＭ１Ｙ，ＢＭ２Ｙ，ＢＭ１Ｃ，ＢＭ２Ｃを有しており、各ブロックメモリＢＭ１Ｙ，ＢＭ２Ｙには、１６×１６画素の輝度信号が記憶され、ブロックメモリＢＭ１Ｃ，ＢＭ２Ｃには、１６×１６画素のクロマ信号が記憶されるようになっている。
　【００１３】
　ズームブロック１０は、第１画像メモリＭ１からデジタル画像信号を受け取り、第２画像メモリＭ２に処理後のデジタル画像信号を出力するが、これらの２つの第１画像メモリＭ１、第２画像メモリＭ２とズームブロック１０とは、非同期で動作しているため、ズームブロック１０はそれぞれの画像メモリとハンドシェークでデータの受け渡しを行っている。
　【００１４】
　即ち、ズームコントローラ１２は、ズームブロック１０のブロックメモリＢＭ１Ｙ，ＢＭ１Ｃが空であるとき（これらのブロックメモリにおけるデータ処理が終了した時点で）、ＢＭ１ＥＮＡＢＬＥ信号（負論理）を動作可能状態（Ｌレベル）にする。メモリコントローラＭＣ１は、このＢＭ１ＥＮＡＢＬＥ信号を受入することにより、空になっているブロックメモリＢＭ１Ｙ，ＢＭ１Ｃに対して小ブロック単位の輝度信号及びクロマ信号の転送を開始すると同時に、ＴＥＮＳＯ信号を動作可能状態（Ｈレベル）にする。ズームコントローラ１２は、転送が始まったことをＴＥＮＳＯ信号から検知し、ブロックメモリＢＭ１Ｙ，ＢＭ１Ｃが使用中（転送中）であるため、ＢＭ１ＥＮＡＢＬＥ信号を動作不能状態にする。その後、転送が終了した時点で、メモリコントローラＭＣ１は、ＴＥＮＳＯ信号を動作不能状態にする。
　【００１５】
　ズームコントローラ１２は、ブロックメモリＢＭ２Ｙ，ＢＭ２Ｃのズーム処理が終了した後、ブロックメモリＢＭ１Ｙ，ＢＭ１Ｃへのデータ転送が終了していれば、直ちにブロックメモリＢＭ１Ｙ，ＢＭ１Ｃにおけるデータの処理を開始するが、転送が終了していない場合には、ＴＥＮＳＯ信号が動作不能状態になるのを待つ。逆に、ズーム処理が遅く、転送が既に終了している場合には、メモリコントローラＭＣ１は、ＢＭ２ＥＮＡＢＬＥ信号が動作可能状態になるまで待つことになる。尚、ブロックメモリＢＭ１Ｙ，ＢＭ２Ｙ，ＢＭ１Ｃ，ＢＭ２Ｃは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が好ましいが、第１画像メモリＭ１、第２画像メモリＭ２はどの種類にも対応可能であり、アクセス方法に制約の多いダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）でも高速に制御できる。
　【００１６】
　さて、ズームブロック１０から見て基準（正立・横位置・非鏡像）となる第１画像メモリＭ１からの小ブロック毎の転送順序は、図２に示す通りである。即ち、同図上で、左上のブロックから下方向（Ｖ方向）に向かって小ブロック毎に転送し、垂直方向の一列のブロックセットＡの転送が終了すると、右隣りのブロックセットの上段のブロックから再びＶ方向に向かって小ブロック毎に転送する。
　【００１７】
　また、図２に示すように、水平方向のブロックセットＢの各ブロック同士は、画素が一部（２画素）重複するように区分されている。これは、水平方向の画素を一次補間する際に、水平方向の連続性を確保するためである。尚、各ブロックの垂直方向のデータは連続しており、ズームブロック１０内部のラインメモリを利用して１ライン前のデータを保持できることから、水平方向のような重複読み出しは行わない。
　【００１８】
　ズームコントローラ１２は、ブロック転送の垂直方向の区切りを検知する必要があるが、これはメモリコントローラＭＣ１が、図２に示すように垂直方向のブロックセットＡの最終ラインの転送中にＬＡＳＴＢＬＯＣＫ信号を動作可能状態にすることにより検知することができる。また、ズームコントローラ１２は、ブロックメモリＢＭ１Ｙ，ＢＭ１Ｃ及びＢＭ２Ｙ，ＢＭ２Ｃがともに空になり、ＴＥＮＳＯ信号が動作不能状態になったとき、１画面の終了と見なすようにしている。
　【００１９】
　ズームブロック１０によって処理された輝度信号及びクロマ信号は、それぞれＦＩＦＯメモリ１４Ｙ，１４Ｃに入力される。そして、ズームコントローラ１２は、ＦＩＦＯメモリ１４Ｙ，１４Ｃにデータが準備され、読み出し可能となったときに、ＲＥＡＤＲＥＡＤＹ信号を動作可能状態（Ｌレベル）にする。また、１ライン中の有効画素数は、ＬＩＮＥＤＯＴＤＴ信号（５ビット）によってメモリコントローラＭＣ２に通知する。メモリコントローラＭＣ２は、第２画像メモリＭ２へのデータ書き込み準備が整ったのち、ＦＲＥＮＡＢＬＥ信号を動作可能状態にするため、ズームコントローラ１２はこのＦＲＥＮＡＢＬＥ信号が動作可能状態になっている間、ＦＩＦＯメモリ１４Ｙ，１４Ｃが空になるまで、あるいはこのＦＲＥＮＡＢＬＥ信号が動作不能状態になるまで、第２画像メモリＭ２に対応するクロックレートでＦＩＦＯメモリ１４Ｙ，１４Ｃ内のデータを掃き出す。
　【００２０】
　次に、ズームブロック１０について説明する。
　図４はズームブロック１０の詳細を示すブロック図である。同図において、輝度系のブロックメモリＢＭ１Ｙ，ＢＭ２Ｙと、クロマ系のブロックメモリＢＭ１Ｃ，ＢＭ２Ｃは、ダブルバッファ方式でアクセスされる。例えば、ブロックメモリＢＭ１Ｙ，ＢＭ１Ｃに対してズームコントローラ１２がアクセスしているときには、ブロックメモリＢＭ２Ｙ，ＢＭ２Ｃに対してはメモリコントローラＭＣ１がアクセスする。尚、前述したようにメモリコントローラＭＣ１とズームコントローラ１２とはハンドシェイクを行い、第１画像メモリＭ１とブロックメモリＢＭ１Ｙ，ＢＭ２Ｙ，ＢＭ１Ｃ，ＢＭ２Ｃとの間のデータ送信を行う。尚、ブロックメモリＢＭ１Ｙ，ＢＭ２Ｙ，ＢＭ１Ｃ，ＢＭ２Ｃへの書き込み制御はメモリコントローラＭＣ１が受持ち、読み出しはズームコントローラ１２が受け持つ。
　【００２１】
　先ず、輝度系のデジタル画像処理について説明する。
　ブロックメモリＢＭ１Ｙ又はＢＭ２Ｙから読み出される輝度信号（８ビット）は、垂直方向の補間処理回路ＶＨＯＫＡＮＹに加えられるとともに、１６画素×８ビットのラインメモリＬ１Ｙを介して補間処理回路ＶＨＯＫＡＮＹに加えられる。尚、ラインメモリＬ１Ｙ等に加えられているＨＺ１ＣＬＫ信号は、次の画素を読み出す際にズームコントローラ１２から出力される信号であり、その詳細については後述する。
　【００２２】
　垂直方向の補間処理回路ＶＨＯＫＡＮＹは、垂直方向の１次線形補間演算を行うもので、ブロックメモリＢＭ１Ｙ／ＢＭ２Ｙから入力する輝度信号をＢ、ラインメモリＬ１Ｙによって遅延された１ライン分前の輝度信号をＡ、ズームコントローラ１２から加えられる補間係数ＫＶＹ（３ビット）の値をＫ（０〜７）とすると、次式、
　　Ｃ＝｛Ａ（８−Ｋ）＋ＢＫ｝／８　　　　　　…（１）
の演算を実行することにより、垂直方向に補間した輝度信号Ｃを得るようにしている。尚、補間係数ＫＶＹの決定方法については後述する。
　【００２３】
　また、垂直方向の画素数の変換は、拡大時にはブロックメモリＢＭ１Ｙ／ＢＭ２Ｙの垂直アドレスをコントロールし、重複読みすることで行う。一方、縮小時には１倍時と同様に順番にデータを読み出すが、後述の補間処理回路ＨＨＯＫＡＮＹ内のＤフリップフロップＨＺ２でデータを間引くことにより行う。
　上記補間処理回路ＶＨＯＫＡＮＹで補間された輝度信号Ｃは、水平方向の補間処理回路ＨＨＯＫＡＮＹに加えられる。この補間処理回路ＨＨＯＫＡＮＹは、水平方向の１次線形補間演算等を行うもので、図５に示すようにＤフリップフロップＨＺ１、ＨＺ２、補間演算部ＨＨＯＫＡＮを有している。ＤフリップフロップＨＺ１は、ＨＺ１ＣＬＫ信号によって駆動され、１画素前のデータを保持している。補間演算部ＨＨＯＫＡＮは、補間処理回路ＶＨＯＫＡＮＹから入力する輝度信号をＢ、ＤフリップフロップＨＺ１によって遅延された１画素前の輝度信号をＡ、ズームコントローラ１２から加えられる補間係数ＫＨＹ（３ビット）の値をＫ（０〜７）とすると、前述した式（１）と同様な演算を実行することにより、水平方向に補間した輝度信号Ｃを算出する。水平方向の画素数の変換は、拡大時にはＤフリップフロップＨＺ１（ラインメモリＬ１Ｙ）を駆動するＨＺ１ＣＬＫ信号を間引く（実際には同じデータをラッチする）ことと、ブロックメモリＢＭ１Ｙ／ＢＭ２Ｙの水平アドレスをコントロールし、重複読みすることで行う。一方、縮小時には１倍時と同様に順番にデータが出力されてくるが、ＨＺ２ＣＬＫ信号によって駆動されるＤフリップフロップＨＺ２にてデータの選別（間引き）を行う。例えば、０．５倍に縮小する場合にも、データ数としては１倍時と同様に１４個のデータを入力するが、ＤフリップフロップＨＺ２で７個のデータを選択して出力する。尚、１６個のデータのうち２画素は重複データのため、１倍時には１４個のデータが出力される。
　【００２４】
　補間処理回路ＨＨＯＫＡＮＹから出力された輝度信号は、クロマ信号との位相を合わせるための遅延回路ＤＬＹ０を介してＶアパーチャ生成回路ＶＡＰに加えられるとともに、Ｖアパーチャ生成用のラインメモリＬ２Ｙ，ラインメモリＬ３Ｙによって１ライン分及び２ライン分遅延されてＶアパーチャ信号生成回路ＶＡＰに加えられる。尚、ラインメモリＬ２Ｙ，ラインメモリＬ３Ｙは、画素数の増減に対応できるように２８画素分の長さ（２倍時の長さ）をもち、１ラインの画素数が可変できるようにアドレス制御される。また、１ラインの画素数はズームコントローラ１２から出力されるＬＩＮＥＤＯＴＤＴ信号（５ビット）によって検知するようにしている。
　【００２５】
　Ｖアパーチャ信号生成回路ＶＡＰは、遅延回路ＤＬＹ０から出力される輝度信号をＬａ、ラインメモリＬ２Ｙから出力される輝度信号をＬｂ、ラインメモリＬ３Ｙから出力される輝度信号をＬｃとすると、Ｖアパーチャ信号ＶＡＰを次式、
　　ＶＡＰ＝｛Ｌｂ−（Ｌａ＋Ｌｃ）・１／２｝ＶＡＰＧＡＩＮ　　　　　…（２）
によって算出する。尚、ＶＡＰＧＡＩＮはアパーチャゲインであり、ＣＰＵによって初期設定される。
　【００２６】
　このＶアパーチャ信号生成回路ＶＡＰから出力されるＶアパーチャ信号ＶＡＰは、コーリング回路ＣＯＲによってノイズとなるような微小信号が除去されたのち、ミッスク回路ＭＩＸに加えられる。ミックス回路ＭＩＸの他の入力には、本線の輝度信号Ｌｂが遅延回路ＤＬＹ１を介して加えられており、ミックス回路ＭＩＸはこの輝度信号にＶアパーチャ信号を付加してリミッタＬＩＭに出力する。尚、遅延回路ＤＬＹ１は、本線の輝度信号とコーリング回路ＣＯＲを通った最終的なＶアパーチャ信号との位相合わせるためのもので、２つの信号間に位相差がなければ不要である。
　【００２７】
　リミッタＬＩＭは、Ｖアパーチャ信号が付加された輝度信号の振幅が、正の８ビットを越えないようにする回路で、特にＶアパーチャ信号の負の信号で輝度信号が負にならないようにする。
　次に、クロマ系のデジタル画像処理について説明する。
　ブロックメモリＢＭ１Ｃ又はＢＭ２Ｃから読み出される点順次のクロマ信号Ｃｒ，Ｃｂ（８ビット）は、同時化回路ＤＯＪＩＫＡに加えられる。同時化回路ＤＯＪＩＫＡの他の入力には、クロマ信号Ｃｒ及びＣｂの入力タイミングでこれらのクロマ信号をラッチするＨＺＳＲＣＬＫ／ＨＺＳＢＣＬＫ信号が加えられており、同時化回路ＤＯＪＩＫＡはこれらのＨＺＳＲＣＬＫ／ＨＺＳＢＣＬＫ信号によってクロマ信号Ｃｒ及びＣｂをそれぞれラッチし、同時に出力する。同時化回路ＤＯＪＩＫＡから出力されるクロマ信号Ｃｒは、垂直方向の補間処理回路ＶＨＯＫＡＮＣＲに加えられるとともに、８画素×８ビットのラインメモリＬ１ＣＲを介して補間処理回路ＶＨＯＫＡＮＣＲに加えられる。尚、ラインメモリＬ１ＣＲ等に加えられているＤＯＪＩＣＬＫ信号は、次の画素を読み出す際にズームコントローラ１２から出力される信号であり、前記ＨＺＳＲＣＬＫ信号又はＨＺＳＢＣＬＫ信号のうちの位相の遅い方から取り出したものである。また、クロマ信号Ｃｒ及びＣｂのそれぞれの信号レートは、輝度信号Ｙの半分である。
　【００２８】
　垂直方向の補間処理回路ＶＨＯＫＡＮＣＲは、前述した輝度信号の垂直方向の補間処理回路ＶＨＯＫＡＮＹと同様に１次線形補間演算行うもので、補間したクロマ信号Ｃｒを水平方向の補間処理回路ＨＨＯＫＡＮＣＲに出力する。
　補間処理回路ＨＨＯＫＡＮＣＲは、水平方向の１次線形補間演算等を行うもので、図６に示すようにＤフリップフロップＨＺ１ＣＲ、補間演算部ＨＨＯＫＡＮを有している。ＤフリップフロップＨＺ１ＣＲは、ＤＯＪＩＣＬＫ２信号によって駆動され、１画素前のデータを保持している。補間演算部ＨＨＯＫＡＮは、補間処理回路ＶＨＯＫＡＮＣＲから入力する輝度信号をＢ、ＤフリップフロップＨＺ１ＣＲによって遅延された１画素前の輝度信号をＡ、ズームコントローラ１２から加えられる補間係数ＫＨＣ（３ビット）の値をＫ（０〜７）とすると、前述した式（１）と同様な演算を実行することにより、補間したクロマ信号Ｃｒを算出する。
　【００２９】
　同様にして、同時化回路ＤＯＪＩＫＡから出力されるクロマ信号Ｃｂは、垂直方向の補間処理回路ＶＨＯＫＡＮＣＲＢ加えられるとともに、８画素×８ビットのラインメモリＬ１ＣＢを介して補間処理回路ＶＨＯＫＡＮＣＢに加えられる。尚、垂直方向の補間処理回路ＶＨＯＫＡＮＣＢ及び水平方向の補間処理回路ＨＨＯＫＡＮＣＢは、前述したクロマ信号Ｃｒの補間処理回路ＶＨＯＫＡＮＣＲ及び補間処理回路ＨＨＯＫＡＮＣＲと同様であるため、ここでは詳細な説明は省略する。
　【００３０】
　サンプリング回路ＳＭＰは、一旦同時化されてそれぞれ補間処理されたクロマ信号Ｃｒ，Ｃｂを正常な点順次に並べ変え、更に縮小時にはデータを間引く機能をもつ部分であり、ズームコントローラ１２から入力するＳＭＰＣＬＫ信号によって同時化されズーム処理されたクロマ信号を同時にラッチ（サンプリング）し、通常Ｃｒ，Ｃｂの順序で出力する。但し、ズーム処理によって１ラインの画素数が偶数個の場合と奇数個の場合があるため、水平方向に１つ前のブロックの１ラインの画素数が奇数個の場合には、Ｃｂ，Ｃｒの順序で出力する。尚、ズームコントローラ１２は、１つ前のブロックの１ラインの画素数が奇数か偶数かを記憶しており、偶数の場合にはＨレベルのＳＭＰＩＤ信号を出力し、奇数個の場合にはＬレベルのＳＭＰＩＤ信号を出力する。また、水平方向の画素数の変換は、拡大時にはＤフリップフロップＨＺ１ＣＲ／ＨＺ１ＣＢを駆動するＤＯＪＩＣＬＫ２信号を間引くことと、ブロックメモリＢＭ１Ｃ／ＢＭ２Ｃの水平アドレスをコントロールし、重複読みすることで行う。一方、縮小時には１倍時と同様に順番にデータが出力されてくるが、サンプリング回路ＳＭＰにてデータの間引きが行われる。
　【００３１】
　サンプリング回路ＳＭＰから出力される点順次のクロマ信号は、輝度系との位相合わせのために設けられた２８画素分の長さをもち、輝度信号Ｙと同様に１ラインの長さを増減できるようにしたラインメモリＬ２Ｃを介して遅延回路ＤＬＹ２に出力される。尚、このラインメモリＬ２Ｃと輝度系のラインメモリＬ２Ｙ，Ｌ２Ｙとは同じタイミングで動作され、ハードでは２８画素分の長さを持ち、深さ２４ビットのデュアルポートメモリを利用する。遅延回路ＤＬＹ２は、輝度信号とクロマ信号の最終出力に対して双方の位相を合わせるのもで、２つの信号間に位相差がなければ不要である。
　【００３２】
　次に、上記電子ズーム処理を図７に示すフローチャートを参照しながら説明する。
　先ず、図示しない中央処理装置（ＣＰＵ）より次表の初期値が設定される（ステップ１００）。
〔表１〕
　上記ＭＤＨ及びＭＤＶは、水平及び垂直方向の画素間隔を示すデータが設定されるもので、例えば１倍の画素間隔を２５６として、ズーム倍率に応じて１０ビットで設定される。ＶＡＰＧＡＩＮは、Ｖアパーチャ信号生成回路ＶＡＰにおいて乗算されるゲイン量であり、ＣＯＲＥＬＥＢＥＬはコアリング回路ＣＯＲにおいて微小信号を除去するために設定される閾値である。また、ＦＳＥＴＵＰＨ及びＦＳＥＴＵＰＶは、それぞれ水平方向及び垂直方向の最初の画素位置を示す値である。
　【００３３】
　次に、使用ブロックメモリを決定する（ステップ１０２）。ブロックメモリＢＭ１Ｙ，ＢＭ１Ｃから処理を開始し、その後、ブロックメモリＢＭ２Ｙ，ＢＭ２ＣとＢＭ１Ｙ，ＢＭ１Ｃとを交互に切り換えて使用する。切り換えは、ＢＭ１ＥＮＡＢＬＥ信号／ＢＭ２ＥＮＡＢＬＥ信号／ＴＥＮＳＯ信号の各信号線の状態によって行われる。
　続いて、ＷＡＩＴ信号の検出を行い（ステップ１０４）、このＷＡＩＴ信号によって待機状態が解除されると、次のステップ１０６に進む。尚、ＷＡＩＴ信号は、ＦＩＦＯメモリ１４Ｙ，１４Ｃがフル状態のとき、若しくは第１画像メモリＭ１からブロックメモリへのデータ転送が間に合わない時に出力されるもので、このＷＡＩＴ信号の出力時には信号処理動作は停止させられる。
　【００３４】
　ステップ１０６では、１つのブロックメモリの処理が終了した後、ズーム処理に対する待機状態が解除されると出力されるＲＥＳＥＴ信号を検出し、ステップ１０８では、このＲＥＳＥＴ信号によってＭＤＨＩＰがロードされる。尚、１番最初のブロックセットでは、表１に示すように初期設定されたＦＳＥＴＵＰＨがＭＤＨＩＰとして設定されているため、この値をロードすることになる。また、このＭＤＨＩＰは、次の隣接するブロックセットに処理が移る時に、後述するように更新されるため、次からはその値がロードされることになる。更に、ＭＤＶＩは、ブロックセットが隣に移る毎に初期値に戻される。
　【００３５】
　次に、表１において初期設定されたＭＤＨ、ＭＤＶ、ＭＤＨＩＰ、ＭＤＶＩに基づいてズーム処理を実行する（ステップ１１０）。例えば、水平方向の補間演算する場合には、ＭＤＨＩを、次式、
　　ＭＤＨＩ＝ＭＤＨ＋ＭＤＨＩ（Ｌ）　　　　　　…（２）
に基づいて求める。この式において、ＭＤＨは前述したように水平方向の画素間隔を示す１０ビットのデータであり、ＭＤＨＩ（Ｌ）は、１１ビットのＭＤＨＩのうちの下位８ビットのデータである。
　【００３６】
　今、図８に示すように１倍時の画素のデータをＡ１，Ａ２，Ａ３，Ａ４…、画素間隔を２５６、電子ズーム処理する画素のデータをＢ１，Ｂ２，Ｂ３，Ｂ４…、画素間隔を２００とし、また、Ｂ１はＡ１よりも１２８だけ右側の位置にあるものとする。この場合、Ｂ１は、式（１）に示したようにＡ１，Ａ２及び１２８に対応する補間係数Ｋによって算出される。次に、Ｂ２を算出する場合には、上記式（２）からＭＤＨＩを求める。ここで、ＭＤＨ＝２００であり、ＭＤＨＩ（Ｌ）＝１２８であるため、ＭＤＨＩ＝３２８となる。このＭＤＨＩは２５６以上となり、キャリー成分（ＭＤＨＩの上位３ビットであるＭＤＨＩ（Ｕ））が１となるため、図４で示したＨＺ１ＣＬＫ信号が出力されて次の画素の読み出しが行われ、その結果、Ｂ２はＡ２，Ａ３の補間演算によって算出されることになる。また、ＭＤＨＩ（Ｌ）＝７２となるため、７２に対応する補間係数Ｋが設定されることになる。同様にして、Ｂ３を算出する場合には、上記式（２）からＭＤＨＩ＝２００＋７２＝２７２を求める。このＭＤＨＩは、ＭＤＨＩ（Ｕ）＝１、ＭＤＨＩ（Ｌ）＝１６となるため、ＨＺ１ＣＬＫ信号が出力されて次の画素の読み出しが行われ、Ｂ３はＡ３，Ａ４及び１６に対応する補間係数Ｋによって算出される。続いて、Ｂ４を算出する場合には、上記式（２）からＭＤＨＩ＝２００＋１６＝２１６を求める。このＭＤＨＩは、ＭＤＨＩ（Ｕ）＝０、ＭＤＨＩ（Ｌ）＝２１６となるため、ＨＺ１ＣＬＫ信号は出力されず、Ｂ４はＡ３，Ａ４及び２１６に対応する補間係数Ｋによって算出される。このようにしてＨＺ１ＣＬＫ信号が１５個出力されると、１ラインの処理が終了するため、ＭＤＨＩＰをＭＤＨＩにロードして次のラインの補間演算を実行する。尚、垂直方向の補間演算も同様に行われる。
　【００３７】
　このようにして１ブロックのズーム処理が終了すると、ブロックメモリの使用が終了したこと（ブロックメモリが空になったこと）をメモリコントローラＭＣ１に通知する（ステップ１１２）。即ち、使用していたブロックメモリのＢＭＸＥＮＡＢＬＥ信号を動作可能状態にする。
　次に、ＬＡＳＴ信号の有無（Ｈレベルか否か）を検出する（ステップ１１４）。このＬＡＳＴ信号はブロックセットの最後のブロックを示す信号であり、ＬＡＳＴ信号が検出されない場合には、ステップ１０２に戻り、ＬＡＳＴ信号が検出されると、１フレームが終了したか否を検出する（ステップ１１６）。尚、１フレームの終了は、ＴＥＮＳＯ信号がＬレベルで、且つＢＭ１ＥＮＡＢＬＥ信号及びＢＭ２ＥＮＡＢＬＥ信号が双方とも動作可能状態（データが入っていない状態）より検出される。
　【００３８】
　１フレームが終了していない場合には、隣のブロックセットの処理に移るため、ステップ１１８にて制御設定値の更新を行ったのちステップ１０２に進む。即ち、現在のＭＤＨＩをラッチしてＭＤＨＩＰとし、ズーム処理後の１ラインの画素数が奇数の場合にはＳＭＰＩＤ信号をＬレベルとし、偶数の場合にＳＭＰＩＤ信号をＨレベルとし、ＭＤＶＩを初期値に戻す。
　【００３９】
　このようにして第１画像メモリＭ１に記憶されている１画面分のデジタル画像信号は、ズームブロック１０によってズーム処理及び輪郭補正されたのち、第２画像メモリＭ２に記憶される。そして、この第２画像メモリＭ２に記憶されたデジタル画像信号は、繰り返し読み出され、図示しないＤ／Ａ変換器によってアナログ画像信号に変換されたのち、エンコーダでＮＴＳＣ方式の複合映像信号に変換されてモニタＴＶに出力される。これにより、モニタＴＶによってフイルム画像を見ることができるようになる。
　【００４０】
　次に、画像の縦横を変換する場合について説明する。
　第１画像メモリＭ１に記憶される１画面分のデジタル画像信号は、ネガフイルムの１コマをＣＣＤラインセンサによってスキャンして得た画像信号であるため、ネガフイルムのコマが縦画像の場合には、第２画像メモリＭ２に記憶させる際に、その画像を±９０度回転させて記憶させ、これによりモニタＴＶ上で画像を正立させる必要がある。
　【００４１】
　本発明に係るデジタル画像処理装置の場合には、第１画像メモリＭ１からブロック単位でデジタル画像信号を読み出す際の読み出し順序及びブロックメモリへの書き込み順序を変更することにより画像の縦横及び／又は左右を変換させるようにしている。尚、左右の変換とは、非鏡像から鏡像（ミラー像）への変換を意味する。
　【００４２】
　いま、図９（Ａ）に示すように、原画像が基準（正立・横位置・非鏡像）の場合には、第１画像メモリＭ１からの小ブロック毎の転送順序は、左上のブロックを始点として下方向に向かって小ブロック毎に転送し、垂直方向の一列のブロックセットの転送が終了すると、右隣りのブロックセットの上端のブロックから再び下方向に向かって小ブロック毎に転送する。そして、右下のブロックの転送が終了すると、１コマ分の転送が終了する。
　【００４３】
　次に、図９（Ｂ）に示すように、モニタ表示する際に原画像を９０°右回転させる場合について説明する。この場合には、左下のブロックを始点として右方向に向かって転送し、水平方向の一列のブロックセットの転送が終了すると、真上のブロックセットの左端のブロックから再び右方向に向かって転送する。
　同様に、図９（Ｃ）に示すように、モニタ表示する際に原画像を９０°左回転させる場合には、右上のブロックを始点として左方向に向かって転送し、水平方向の一列のブロックセットの転送が終了すると、真下のブロックセットの右端のブロックから再び左方向に向かって転送する。
　【００４４】
　また、図９（Ｄ）に示すように、モニタ表示する際に原画像を１８０°回転させる場合には、右下のブロックを始点として上方向に向かって転送し、垂直方向の一列のブロックセットの転送が終了すると、左隣りのブロックセットの下端のブロックから再び上方向に向かって転送する。
　一方、図１０（Ａ）に示すように、モニタ表示する際に原画像の左右を変換（ミラー像）とする場合には、右上のブロックを始点として下方向に向かって転送し、垂直方向の一列のブロックセットの転送が終了すると、左隣りのブロックセットの上端のブロックから再び下方向に向かって転送する。
　【００４５】
　次に、図１０（Ｂ）に示すように、モニタ表示する際に原画像を９０°右回転させ且つ左右を変換する場合には、左上のブロックを始点として右方向に向かって転送し、水平方向の一列のブロックセットの転送が終了すると、真下のブロックセットの左端のブロックから再び右方向に向かって転送する。
　また、図１０（Ｃ）に示すように、モニタ表示する際に原画像を９０°左回転させ且つ左右を変換する場合には、右下のブロックを始点として左方向に向かって転送し、水平方向の一列のブロックセットの転送が終了すると、真上のブロックセットの右端のブロックから再び左方向に向かって転送する。
　【００４６】
　更に、図１０（Ｄ）に示すように、モニタ表示する際に原画像を１８０°回転させ且つ左右を変換する場合には、左下のブロックを始点として上方向に向かって転送し、垂直方向の一列のブロックセットの転送が終了すると、右隣りのブロックセットの下端のブロックから再び上方向に向かって転送する。
　さて、上記図９（Ａ）乃至（Ｄ）に示した転送順序で第１画像メモリＭ１からブロック転送されたブロック単位（１６×１６画素）のデジタル画像信号は、ブロックメモリに書き込まれるが、各デジタル画像信号は、それぞれ図１１（Ａ）乃至（Ｄ）に示す順序でブロックメモリに書き込まれる。同様に、図１０（Ａ）乃至（Ｄ）に示した転送順序で第１画像メモリＭ１からブロック転送されたブロック単位のデジタル画像信号は、それぞれ図１２（Ａ）乃至（Ｄ）に示す順序でブロックメモリに書き込まれる。
　【００４７】
　尚、図９（Ｂ）、（Ｃ）及び図１０（Ｂ）、（Ｃ）に示すように画像を±９０度回転させる場合には、第１画像メモリＭ１から水平方向にブロック転送されるが、この場合、上下方向に隣接するブロックセット同士は、２画素重複するように読み出される。また、図３に示したように、クロマ信号はＣｂとＣｒとが交互に記憶されるとともに、奇数ラインと偶数ラインとでは順序が逆になるように記憶されているため、縦横変換時に読み出し方向を変えても点順次のクロマ信号を得ることができる。
　【００４８】
　また、図示しないズームボタンによるズーム指令によってズーム倍率は１／４倍から２倍まで連続的に可変することができるが、ズーム倍率が連続的に変化する場合には、以下のような問題が生じる。
　即ち、この場合には画素間隔が連続的に変化することになるが、これにより図１３（Ａ）に示すように元の画面の中心の画素位置と、補間演算によって算出される画面の中心の画素位置とがずれ、ズーミング動作時に違和感（中心ずれ）が生じる。
　【００４９】
　本発明はこの問題を解決するために、ズーム倍率にかかわらず画面中心の画素にずれが生じないように補間係数を制御するようにしている。即ち、図１３（Ｂ）に示すように、ズーム倍率に応じて適宜のオフセット量（表１におけるＦＳＥＴＵＰＨ，ＦＳＥＴＵＰＶ）を付与し、画面中心の画素は実質的に補間演算が行われないようにする。これにより、連続的にズーミング動作させても画面中心の画素が変動することがなくなる。
　【００５０】
　また、図１４（Ａ）のように補間係数が１と０で補間される画像と、同図（Ｂ）のように補間係数が１／２と１／２で補間される画像では、周波数特性（画像の尖鋭度）が異なる。即ち、補間係数が１と０で補間される画像は最も尖鋭度が高く、１／２と１／２で補間される画像は最も尖鋭度が低くなる。そして、１画面中においても、補間係数によって尖鋭度の高い個所と低い個所が生じ、解像感に差が生じる。
　【００５１】
　そこで、本発明はこの問題を解決するために、画像の尖鋭度が均一になるように補間係数を制御するようにしている。即ち、上記と同様にしてズーム倍率に応じて適宜のオフセット量を付与し、補間係数が１と０で補間される画像が生じないようにして尖鋭度の均一化を図るようにしている。
　尚、画面中心の画素のずれを補正する補間係数の制御と、画面の尖鋭度を均一にする補間係数の制御とでは制御が異なるため、いずれか一方を選択できるようになっている。
　【００５２】
　【発明の効果】
　以上説明したように本発明に係るデジタル画像処理装置によれば、１画面分のデジタル画像信号を記憶する第１のメモリからｍ×ｎ画素の小ブロック毎にデジタル画像信号を読み出し、これをブロックメモリに記憶させ、小ブロック単位で補間演算を伴う電子ズーム処理を行うようにしたため、電子ズーム処理と他の縦横及び／又は左右変換や輪郭補正の特殊処理を小規模な回路構成によって実現することができ、第１、第２のメモリは種類を問わないため安価なＤＲＡＭを使用できる。また、電子ズーム動作時の違和感（中心ずれや解像感の差）を緩和することができ、更にコンパクトな回路で垂直方向の輪郭補正ができる。
【図面の簡単な説明】
　【図１】
　図１は本発明に係るデジタル画像処理装置の一実施例を示すブロック図である。
　【図２】
　図２は第１画像メモリからの小ブロック毎の転送順序等を説明するために用いた図である。
　【図３】
　図３は第１画像メモリに記憶されている点順次のクロマ信号の順序を説明するために用いた図である。
　【図４】
　図４は図１に示したズームブロックの詳細を示すブロック図である。
　【図５】
　図５は図４中の輝度系の水平方向の１次線形補間演算を行う補間処理回路の一例を示す図である。
　【図６】
　図６は図４中のクロマ系の水平方向の１次線形補間演算を行う補間処理回路の一例を示す図である。
　【図７】
　図７は本発明による電子ズーム処理を示すフローチャートである。
　【図８】
　図８は図７におけるズーム処理を説明するために用いた図である。
　【図９】
　図９（Ａ）乃至（Ｄ）はそれぞれ原画像の状態に対応した第１画像メモリからの小ブロック毎の転送順序を示す図である。
　【図１０】
　図１０（Ａ）乃至（Ｄ）はそれぞれ原画像の状態に対応した第１画像メモリからの小ブロック毎の転送順序を示す図である。
　【図１１】
　図１１（Ａ）乃至（Ｄ）はそれぞれ原画像の状態に対応したブロックメモリへの書き込み順序をを示す図である。
　【図１２】
　図１２（Ａ）乃至（Ｄ）はそれぞれ原画像の状態に対応したブロックメモリへの書き込み順序をを示す図である。
　【図１３】
　図１３は画面中心の画素のずれを補正する補間係数の制御を説明するために用いた図である。
　【図１４】
　図１４は画面の尖鋭度を均一にする補間係数の制御を説明するために用いた図である。
　【符号の説明】
　１０…ズームブロック
　１２…ズームコントローラ
　Ｍ１…第１画像メモリ
　Ｍ２…第２画像メモリ
　ＭＣ１，ＭＣ２…メモリコントローラ
　ＭＢ１Ｙ，ＭＢ２Ｙ，ＭＢ１Ｃ，ＭＢ２Ｃ…ブロックメモリ
　Ｌ１Ｙ，Ｌ２Ｙ，Ｌ３Ｙ，Ｌ１ＣＲ，Ｌ１ＣＢ…ラインメモリ
　ＶＨＯＫＡＮＹ，ＨＨＯＫＡＮＹ，ＶＨＯＫＡＮＣＲ，ＶＨＯＫＡＮＣＢ，ＨＨＯＫＡＮＣＲ，ＨＨＯＫＡＮＣＢ…補間処理回路
　ＶＡＰ…Ｖアパーチャ信号生成回路
　ＤＯＪＩＫＡ…同時化回路
　ＳＭＰ…サンプリング回路