【事件の表示】
　特願２００９−５４９３４４「多数の外部電力供給部を有する不揮発性半導体メモリ」拒絶査定不服審判事件〔平成２０年　８月２１日国際公開、ＷＯ２００８／０９８３５０、平成２２年　５月２７日国内公表、特表２０１０−５１８５４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　
　本願は、平成２０年２月１２日（パリ条約に基づく優先権主張外国庁受理　２００７年２月１６日米国、２００７年７月１６日米国、２００７年１２月１３日米国）を国際出願日とする出願であって、平成２１年１２月１８日に手続補正書が提出され、平成２４年３月７日付けで拒絶理由が通知され、同年７月３日に意見書及び手続補正書が提出され、同年７月２７日付けで拒絶理由が通知され、平成２５年１月３１日に意見書及び手続補正書が提出されたが、同年４月９日付けで、平成２４年７月２７日付け拒絶理由通知書に記載した理由によって拒絶査定がなされた。
　これに対して、平成２５年８月１６日に審判請求がなされるとともに手続補正書が提出され、同年１１月１５日付けの審尋に対して、平成２６年２月１３日に回答書の提出があったものである。
　
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２５年８月１６日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　平成２５年８月１６日に提出された手続補正書による補正（以下「本件補正」という。）は、本願の特許請求の範囲を補正するものであって、その内容は次のとおりである。
　
（１）補正事項１
　本件補正前の請求項１の「前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるように指定する制御レジスタと」との記載を、本件補正後の請求項１の「制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第2の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタと」と補正する。
　
（２）補正事項２
　本件補正前の請求項１の「i)前記第2の電圧を前記第1の正の内部電圧に変換する第1の回路と」との記載を、本件補正後の請求項１の「i)前記第2の電圧を前記第2の電圧とは異なるとともに前記第1の電圧とも異なる前記第1の正の内部電圧に変換する第1の回路」と補正する。
　
（３）補正事項３
　本件補正前の請求項１の「ii)前記第2の電圧を前記第2の内部電圧に変換する第2の回路」との記載を、本件補正後の請求項１の「ii)前記第2の電圧を前記第2の電圧、前記第1の電圧、前記第1の正の内部電圧の各々とは異なる前記第2の内部電圧に変換する第2の回路」と補正する。
　
（４）補正事項４
　本件補正前の請求項５の「前記メモリのメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧とを含む」との記載を、本件補正後の請求項５の「前記メモリのメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧とのうち少なくとも２つである」と補正する。
　
（５）補正事項５
　本件補正前の請求項７の「前記第1の電圧を前記少なくとも2つの内部電圧に変換する他方の電力変換効率よりも高い電力変換効率を提供する」との記載を、本件補正後の請求項７の「前記第1の電圧を前記少なくとも2つの内部電圧に変換する電力変換効率よりも高い電力変換効率を提供する」と補正する。
　
（６）補正事項６
　本件補正前の請求項１０に「制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも1つの正の内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第2の電圧が前記少なくとも1つの正の内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタと」という技術的事項を追加する。
　
（７）補正事項７
　本件補正前の請求項１０の「スイッチ回路から前記第2の電圧を受け取ることができ、前記第2の電圧を少なくとも１つの正の電圧に変換できる電力管理回路」との記載を、本件補正後の請求項１０の「スイッチ回路から前記第2の電圧を受け取ることができ、前記第2の電圧を前記第2の電圧とは異なるとともに前記第1の電圧とも異なる前記少なくとも１つの正の電圧に変換できる電力管理回路」と補正する。
　
（８）補正事項８
　本件補正前の請求項１７の「前記記憶手段のメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧とを含む」との記載を、本件補正後の請求項１７の「前記記憶手段のメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧とのうち少なくとも１つである」と補正する。
　
（９）補正事項９
　本件補正前の請求項１９の「前記第1の電圧を前記少なくとも１つの正の電圧に変換する他方の電力変換効率よりも高い電力変換効率を提供する」との記載を、本件補正後の請求項１９の「前記第1の電圧を前記少なくとも１つの正の電圧に変換する電力変換効率よりも高い電力変換効率を提供する」と補正する。
　
２．新規事項の追加の有無及び補正目的の適否
（１）補正事項１について
　　ア．補正事項１によれば、「前記制御レジスタのビットが第1の値を有する場合」も、「前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合」にも、「前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする」ものである。
　審判請求人は、この補正について、審判請求書で、「平成２５年　８月１６日付け手続補正書に記載の請求項１および１０の「制御レジスタ」に関する補正事項は、出願当初の明細書の段落００５９〜００６２に基づきます。」と主張している。
　しかしながら、本願の願書に最初に添付された明細書、特許請求の範囲及び図面（以下「当初明細書等」という。）には、その段落【００５９】に「デジタルコントローラデバイス(メモリデバイスの内部または外部にある)は、以下の表1におけるように、メモリデバイス110を作動させるためにどのモードを使用するべきかを制御レジスタに書き込み、それを選択するように構成することができる。内部電圧V1、V2、…、Vkを生成するための供給源としてVccを選択するために、メモリデバイス110に関連するコントローラは、以下の表1においてデバイス制御レジスタのビット0に論理0を書き込む。内部電圧V1、V2、…、Vkを生成するための供給源としてVppを選択するために、コントローラは、以下の表1においてデバイス制御レジスタのビット0に論理1を書き込む。」と記載されている。すなわち、当初明細書等には、「制御レジスタのビット」が「論理0」を有する場合」は「内部電圧V1、V2、…、Vkを生成するための供給源としてVcc」を使用し、「制御レジスタのビット」が「論理1」を有する場合」には「内部電圧V1、V2、…、Vkを生成するための供給源としてVpp」を使用することしか、記載されていない。
　したがって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものである。
　よって、補正事項１は、特許法１７条の２第３項の規定に適合しない。
　
　　イ．一方、補正事項１は、本件補正前の請求項１の「制御レジスタ」による制御内容を技術的に限定するものである。
　したがって、補正事項１は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。よって、補正事項１は、特許法１７条の２第５項の規定に適合する。
　
（２）補正事項２及び３について
　　ア．補正事項２及び３は、当初明細書等の段落【００２８】、【００４９】〜【００５２】及び【００８２】の記載に基づくものと認められる。
　したがって、補正事項２及び３は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項２及び３は、特許法１７条の２第３項の規定に適合する。
　
　　イ．また、上記補正事項２及び３は、本件補正前の請求項１の「第1の正の内部電圧」及び「第2の内部電圧」の大きさを技術的に限定するものである。
　したがって、補正事項２及び３は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。よって、補正事項２及び３は、特許法１７条の２第５項の規定に適合する。
　
（３）補正事項４について
　　ア．補正事項４は、当初明細書等の段落【００１６】等の記載に基づくものである。
　したがって、補正事項４は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法１７条の２第３項の規定に適合している。
　
　　イ．また、補正事項４は、「前記少なくとも2つの内部電圧」が、補正前の請求項５においては「前記メモリのメモリセル中のデータに関する消去動作をサポートする第1の出力電圧」と「前記メモリのメモリセル中のデータに関するプログラミング動作をサポートする第2の出力電圧」と「前記メモリのメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧と」を「含む」ものであったところ、補正後の請求項５においては「前記メモリのメモリセル中のデータに関する消去動作をサポートする第1の出力電圧」と「前記メモリのメモリセル中のデータに関するプログラミング動作をサポートする第2の出力電圧」と「前記メモリのメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧と」のうち「少なくとも2つである」として構成を明りょうにするものであるから、特許法第１７条の２第５項第４号の明りょうでない記載の釈明を目的とするものに該当する。
　よって、補正事項４は、特許法１７条の２第５項の規定に適合する。
　
（４）補正事項５について
　　ア．補正事項５は、当初明細書等の段落【００４３】、【００５３】及び【００５７】の記載に基づくものである。
　したがって、補正事項５は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法１７条の２第３項の規定に適合している。
　
　　イ．また、補正事項５は、補正前の請求項７の「前記第2の電圧を前記少なくとも2つの内部電圧に変換することは、前記第1の電圧を前記少なくとも2つの内部電圧に変換する他方の電力変換効率よりも高い電力変換効率を提供する」との記載を、「前記第2の電圧を前記少なくとも2つの内部電圧に変換することは、前記第1の電圧を前記少なくとも2つの内部電圧に変換する電力変換効率よりも高い電力変換効率を提供する」として構成を明りょうにするものであるから、特許法第１７条の２第５項第４号の明りょうでない記載の釈明を目的とするものに該当する。　
　よって、補正事項５は、特許法１７条の２第５項の規定に適合する。
　
（５）補正事項６について
　　ア．補正事項６によれば、「前記制御レジスタのビットが第1の値を有する場合」も、「前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に」も、「前記第2の電圧が少なくとも1つの正の内部電圧を駆動するために使用されるようにする」ものである。
　したがって、第２．２．（１）ア．で指摘したと同じ理由により、補正事項６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものである。
　よって、補正事項６は、特許法１７条の２第３項の規定に適合しない。
　
　　イ．また、補正事項６についての補正は、本件補正前の請求項１０に係る発明に対して、「制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも1つの正の内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第2の電圧が前記少なくとも1つの正の内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタ」という、新たな発明特定事項を加えるものであり、本件補正前の請求項１０に係る発明の発明特定事項について技術的な限定を付すものではない。
　したがって、補正事項６は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。また、当該補正が特許法第１７条の２第５項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　よって、補正事項６は、特許法１７条の２第５項の規定に適合しない。
　
（６）補正事項７について
　　ア．補正事項７は、当初明細書等の段落【００２８】、【００４９】〜【００５２】及び【００８２】の記載に基づくものと認められる。
　したがって、補正事項７は、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。よって、補正事項７は、特許法１７条の２第３項の規定に適合する。
　
　　イ．また、上記補正事項７は、本件補正前の請求項１０の「少なくとも１つの正の電圧」の大きさを技術的に限定するものである。
　したがって、補正事項７は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。よって、補正事項７は、特許法１７条の２第５項の規定に適合する。
　
（７）補正事項８について
　　ア．補正事項８は、当初明細書等の段落【００１６】等に基づくものであるから、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法１７条の２第３項の規定に適合している。
　
　　イ．また、補正事項８は、「前記電力管理回路によって生成された前記少なくとも１つの正の電圧」が、本件補正前の請求項１７においては、「前記記憶手段のメモリセル中のデータに関する消去動作をサポートする第1の出力電圧」と「前記記憶手段のメモリセル中のデータに関するプログラミング動作をサポートする第2の出力電圧」と「前記記憶手段のメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧と」を「含む」ものであったところ、本件補正後の請求項１７においては、「前記記憶手段のメモリセル中のデータに関する消去動作をサポートする第1の出力電圧」と「前記記憶手段のメモリセル中のデータに関するプログラミング動作をサポートする第2の出力電圧」と「前記記憶手段のメモリセル中のデータに関する読出し動作をサポートする第3の出力電圧と」のうち「少なくとも１つである」としてその構成を明りょうにするものであるから、特許法第１７条の２第５項第４号の明りょうでない記載の釈明を目的とするものに該当する。
　よって、補正事項８は、特許法１７条の２第５項の規定に適合する。
　
（８）補正事項９について　
　　ア．補正事項９は、当初明細書等の段落【００４３】、【００５３】及び【００５７】に基づくものであるから、明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法１７条の２第３項の規定に適合している。
　
　　イ．また、補正事項９は、本件補正前の請求項１９の「前記第2の電圧を前記少なくとも１つの正の電圧に変換することは、前記第1の電圧を前記少なくとも１つの正の電圧に変換する他方の電力変換効率よりも高い電力変換効率を提供する」との記載を、本件補正後の請求項１９の「前記第2の電圧を前記少なくとも１つの正の電圧に変換することは、前記第1の電圧を前記少なくとも１つの正の電圧に変換する電力変換効率よりも高い電力変換効率を提供する」として構成を明りょうにするものであるから、特許法第１７条の２第５項第４号の明りょうでない記載の釈明を目的とするものに該当する。　
　よって、補正事項９は、特許法１７条の２第５項の規定に適合する。
　
（９）新規事項の追加の有無及び補正目的の適否についての検討のまとめ
　以上検討したとおりであるから、補正事項２ないし５、及び、補正事項７ないし９は、特許法第１７条の２第３項に規定する要件を満たすものの、補正事項１及び６は、特許法第１７条の２第３項に規定する要件を満たしていない。
　そして、補正事項１ないし５、及び、補正事項７ないし９は、特許法第１７条の２第５項に規定する要件を満たすものの、補正事項６は、特許法第１７条の２第５項に規定する要件を満たしていない。
　
３．独立特許要件
　上記「３．新規事項の追加の有無及び補正目的の適否」において検討したとおり、請求項１についてみると、補正事項１は特許法第１７条の２第３項の規定に適合していないが、補正事項１〜３は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第５項に規定する要件を満たしている。
　そこで、仮に、本件補正が特許法第１７条の２第３項及び第５号の規定に適合するものであるとして、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かを、請求項１に係る発明（以下「補正発明」という。）に関して、以下に検討する。
　
（１）補正発明
　本件補正後の請求項１〜２１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうち、本件補正後の請求項１に係る発明、すなわち、補正発明は次のとおりである。
　
「データを記憶するためのメモリと、
　前記メモリに電力を供給するための第1の電圧を受け取るための第1の電力入力部と、
　前記第1の電圧よりも大きい第2の電圧を受け取るための第2の電力入力部と、
　制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタと、
　前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路とを含み、
　前記電力管理回路は、
　i)前記第2の電圧を前記第2の電圧とは異なるとともに前記第1の電圧とも異なる前記第1の正の内部電圧に変換する第1の回路と、
　ii)前記第2の電圧を前記第2の電圧、前記第1の電圧、前記第1の正の内部電圧の各々とは異なる前記第2の内部電圧に変換する第2の回路とを含む、メモリデバイス。」
　
【審決注】
　平成２５年８月１６日に提出された補正書には、「制御レジスタ」について、「i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、
前記第2の電圧
　しかしながら、
ａ．この記載では、「制御レジスタ」は、下線で示したように、「前記第2の電圧」を「使用」することしか「要求」ないし「指定」しないこととなり、平成２５年１１月１５日付けの審尋の「３．新たな拒絶理由」において指摘したように、「請求項１」に「係る発明の構成が不明確である。」
ｂ．第２．２．（１）ア．で指摘したように、上記記載は、当初明細書等の開示に基づくものではない。
　そして、本願明細書には、段落【００５９】に「デジタルコントローラデバイス(メモリデバイスの内部または外部にある)は、以下の表1におけるように、メモリデバイス110を作動させるためにどのモードを使用するべきかを制御レジスタに書き込み、それを選択するように構成することができる。内部電圧V1、V2、…、Vkを生成するための供給源としてVccを選択するために、メモリデバイス110に関連するコントローラは、以下の表1においてデバイス制御レジスタのビット0に論理0を書き込む。内部電圧V1、V2、…、Vkを生成するための供給源としてVppを選択するために、コントローラは、以下の表1においてデバイス制御レジスタのビット0に論理1を書き込む。」と記載されている。
ｃ．さらには、審判請求人は、平成２６年２月１３日に提出した回答書において、上記記載において下線で示した「前記第2の電圧」を「前記第１の電圧」とする補正案を示している。
　以上から、本件補正後の請求項１における前記記載のうち、下線で示した「前記第2の電圧」は、「前記第1の電圧」の誤記であることは明らかであるので、補正発明を上記のように認定した。
　
（２）引用例及び引用発明
（２−１）引用例の記載事項
　原査定の根拠となった平成２４年７月２７日付けの拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０７−０２９３８６号公報（以下「引用例」という。）には、図１〜図４３とともに、次の事項が記載されている（下線は当審で付加。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】本発明は、電気的な消去・書込みによって情報を書換え可能な不揮発性のフラッシュメモリ、並びにこれを内蔵したマイクロコンピュータに関し、特にフラッシュメモリへの消去・書込み電圧の供給方式に適用して有効な技術に関する。
　……（中略）……
【０００５】
【発明が解決しようとする課題】本発明者は上記２つの電源供給方式について検討した結果、以下のような問題点があることを見い出した。
（１）上記２電源供給方式にあっては、２つの電源装置（バッテリー）を必要とするため、例えばハンディ・カメラのように小型化が望まれる電子装置にあっては、２つの電源装置を搭載することによって装置が大型化されてしまう。そこで、カメラ等の装置には１つの電源装置を搭載しておき、データの書き替えが生じたときには外部のＰＲＯＭライタ等によりフラッシュメモリの書き替えを行なうようにする方式が考えられる。しかしながら、このような方式にあっては、実使用時（リアルタイム）におけるデータの書き替えが不可能になり、装置の高機能化を図ることが困難になるとともに、データの書き替え操作が面倒となって、応用範囲が限定されてしまうという問題点がある。
【０００６】（２）上記内部昇圧方式にあっては、フラッシュメモリの消去・書込みにおいて複数の記憶セルを含むブロック単位での一括消去や多数のビットの同時書込み等のように、１回で消去・書込するビット数が増加すると、大きな電流が必要とされるため、昇圧回路にも大きな電流供給能力が要求される。その結果、昇圧回路の占有面積を大きくする必要が生じる。しかるに、フラッシュメモリ内蔵のマイクロコンピュータにおいては、チップサイズとの関係から昇圧回路にそれほど大きな面積を割り当てることができない。つまり、内部昇圧回路は必要とされる電流供給能力よりも小さいものとなる。従って、ブロック単位での一括消去や多数のビットの同時書込み等が困難であり、書込み、消去に要する時間が長くなる。さらに、内部昇圧方式にあっては、電池を電源とする装置の場合、電源電圧が低下すると消去不良や書込み不良を起こすおそれがある。」
　
ｂ．「【００１１】
【実施例】
（実施例１）図１には全面フラッシュメモリを内蔵したマイクロコンピュータの一実施例のブロック図が示されている。同図に示されるマイクロコンピュータＭＣＵは、中央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵが処理すべき情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ、
これらの回路に電源電圧を与える電源回路ＥＰＳとが、公知の半導体集積回路製造技術によって、シリコンのような単一の半導体チップＣＨＰ上に形成されて成る
【００１２】前記フラッシュメモリＦＭＲＹは、電気的な消去・書込みによって情報を書換え可能であって、ＥＰＲＯＭと同様にそのメモリセルを１個のトランジスタで構成することができ、更にメモリセルの全てを一括して、またはメモリセルのブロック（メモリブロック）を一括して電気的に消去する機能を持つ。フラッシュメモリＦＭＲＹの電気的な消去・書込みに使用する書込み消去電圧Ｖppw/eは、上記電源回路ＥＰＳから供給される。電源回路ＥＰＳには、
半導体チップＣＨＰの外部から書込み消去電圧Ｖppと動作電圧Ｖccが供給される。
　
ｃ．「【００１６】
図３には、上記電源回路ＥＰＳの一実施例が示されている。この実施例では、半導体チップ上に通常の動作電圧となる電源電圧Ｖccを供給するための電源端子（パッド）Ｐｖｃと書込み・消去用の電源電圧Ｖppを供給するための電源端子（パッド）Ｐｖpとが設けられ、各電圧が電源回路ＥＰＳに供給されている。
　
ｄ．「【００１８】なお、中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ内のレベル検出ビットをチェックして、通常動作電圧としての電源電圧Ｖccと書込み・消去用の電源電圧Ｖppのいずれも所定のレベルに達していないときには、例えフラッシュメモリＦＭＲＹの書込みモードが指示されても、書込み動作を行なわないようにされている。これによって、例えばこのフラッシュメモリ内蔵マイクロコンピュータを有するシステムが、電池の電圧で駆動されるように構成されていて、電池の電圧が低下して内部の昇圧回路ＣＰＭが充分な電流を供給することができない状態になった場合に、書込みサイクルが実行されて書込み不良によるデータの破壊を回避できるようになっている。
【００１９】さらに、上記実施例では、特に制限されないが、外部電圧ＶppをフラッシュメモリＦＭＲＹに供給して書込みを行なう場合には、例えば書込みはページ（バイト）単位で行ない消去は複数ブロック単位で行なうとともに、内部昇圧電圧をフラッシュメモリＦＭＲＹに供給して書込みを行なう場合には、例えば書込みは１バイト単位で行ない消去は１ブロック単位で行なうようになっている。これによって、内部昇圧電圧でフラッシュメモリＦＭＲＹの書込み・消去を行なう場合の昇圧回路ＣＰＭの負担を軽減し、電流供給能力の小さな昇圧回路で書込み・消去を行なえるようにして、昇圧回路の占有面積を最小限に抑えている。上記書込み・消去サイズの切換えも上記コントロールレジスタＣＲＥＧ内の切換え制御ビットに従って行なわれるように構成されている。また、特に制限されないが、外部からの書込み・消去用の電源電圧Ｖppが所定のレベルに達していても、中央処理装置ＣＰＵがプログラムに従ってコントロールレジスタＣＲＥＧ内の切換え制御ビットを書き替えて、内部昇圧電圧でフラッシュメモリＦＭＲＹの書込み・消去を行なうように制御することも可能である。」
　
ｅ．「【００２２】図７には、上記電源回路ＥＰＳの具体的な回路構成例が示されている。図７において、図３〜図６と同一符号が付されている回路は同一の回路を示す。Ｖppのレベル検出回路ＶＰＤは、電源端子Ｐｖｐに接続された電源ラインと接地点との間に、２個のＰチャンネル型ＭＯＳトランジスタＱ１，Ｑ２とＮチャンネル型ＭＯＳトランジスタＱ３が直列接続されてなる分圧回路と、この分圧回路で分圧されたノードｎ１の電位を入力信号とするＮＡＮＤゲートＧ１およびインバータＧ２とにより構成されている。上記ＭＯＳトランジスタＱ１はそのゲート端子とドレイン端子とが短絡されたいわゆるダイオード接続されているとともに、ＭＯＳトランジスタＱ２とＱ３のゲート端子には電源電圧Ｖccが印加され、ＭＯＳトランジスタＱ３は常時オン状態にされている。また、ＮＡＮＤゲートＧ１の他方の入力端子には、動作状態を制御するために半導体チップＣＨＰの外部から供給される示すスタンバイ信号ＳＴＢＹをインバータＧ３で反転した信号が入力されている。
【００２３】この実施例のＶppレベル検出回路ＶＰＤは、電源端子Ｐｖｐの電圧Ｖppが低いときはＭＯＳトランジスタＱ１とＱ２のインピーダンスが高くなって、ノードｎ１は接地電位（０Ｖ）に近いレベルにされる。そのため、ノードｎ１の電位はＮＡＮＤゲートＧ１の論理しきい値（約２．５Ｖ）よりも低くなり、検出信号φppはロウレベルになる。一方、ロウレベルのスタンバイ信号ＳＴＢＹが供給されている状態で、電源端子Ｐｖｐの電圧Ｖppが徐々に高くなると、ＭＯＳトランジスタＱ１とＱ２のインピーダンスが次第に小さくなる。そして、ＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧をＶthとおいたとき、書込み・消去電圧Ｖppが（Ｖcc＋２Ｖth）を超えるとＭＯＳトランジスタＱ１〜Ｑ３に貫通電流が流れ始め、ノードｎ１の電位が高くなり、
さらに電圧Ｖppが高くなって１０〜１１Ｖに達すると、ノードｎ１の電位がＮＡＮＤゲートＧ１の論理しきい値を超え、検出信号φppがハイレベルに変化し、電源端子Ｐｖｐに供給された書込み・消去用電圧Ｖppが所定のレベルよりも高いことを示す。
　
ｆ．「【００２５】この実施例のＶccレベル検出回路ＶＣＤは、ＭＯＳトランジスタＱ５，Ｑ６がダイオード接続されかつ比較的サイズの大きな素子で構成されているため、電圧Ｖccが２Ｖth以上あればノードｎ２の電位は徐々に増加するがおよそ２Ｖthで飽和する。一方、ＮＯＲゲートＧ４の論理しきい値電圧はＶcc依存性があり、Ｖccに比例して論理しきい値電圧も高くなる。従って、ロウレベルのスタンバイ信号ＳＴＢＹが供給されている状態で、ＮＯＲゲートＧ４の論理しきい値電圧がノードｎ２の電位（２Ｖth）を超える程度に電源電圧Ｖccが高くなると、検出信号φccがハイレベルに変化し、電源電圧Ｖccが所定のレベルよりも高いことを示す。上記検出信号φppおよびφccの状態がコントローラレジスタＣＲＥＧに反映されるとともに、これらの検出信号に基づいて前記電圧切換え回路ＳＷＣの切換え制御信号φｐおよび昇圧回路ＣＰＭの動作制御信号φｃが形成される。
【００２６】
昇圧回路ＣＰＭは、電源端子Ｐｖｃに接続された電源ライン（Ｖccライン）と出力ノードｎ３との間に直列形態で接続されたダイオード接続のＭＯＳトランジスタＱ１１〜Ｑ１ｎと、各ＭＯＳトランジスタの接続ノードに接続された（ｎ−１）個のキャパシタＣ１，Ｃ２……Ｃｎ-1と、出力ノードｎ３と接地点との間に接続されたクランプダイオードＤｃと、発振回路ＯＳＣとから構成されている。
　……（中略）……
【００３０】
図８には、上記検出信号φppおよびφccに基づいて上記制御信号φｃ，φｐを形成する回路の一例が示されている。同図において、φpcはコントロールレジスタに設けられた電圧切換え用フラグの状態を示す信号である。このフラグは、中央処理装置ＣＰＵが検出信号φppおよびφcc（モード信号ＭＤがあるときはφpp，φccおよびＭＤ）を参照して設定する。そして、動作制御信号φｃがハイレベルのときは発振回路ＯＳＣが活性化され
、φｃがロウレベルのときは発振回路ＯＳＣが停止され
【００３１】
また、電圧切換え制御信号φｐがハイレベルのときはＭＯＳトランジスタＱ２４とＱ２５がオン、Ｑ２２とＱ２３がオフされてＶppが書込み・消去電圧が電圧Ｖppw/eとして出力され、制御信号φｐがロウレベルのときはＭＯＳトランジスタＱ２２とＱ２３がオン、Ｑ２４とＱ２５がオフされて昇圧電圧が書込み・消去電圧が電圧Ｖppw/eとして出力される。なお、制御信号φｃとφｐは同時にハイレベルされることはない。
　
ｇ．「【００４４】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッチＸＡＬＡＴを介して取り込まれるロウアドレス信号ＡＸをロウアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはロウアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。
データ読出し動作においてワードドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され
　
ｈ．「【００４９】次に、図１６〜図１９を用いて、
高電圧を用いて書込みを行ない負電圧を用いて消去を行なうタイプのフラッシュメモリに本発明を適用した場合の電源回路ＥＰＳの実施例を説明する。高電圧を用いて書込みを行ない負電圧を用いた消去を行なうフラッシュメモリにあっては、例えば１２Ｖの書込み用電圧の他に−１０Ｖのような消去用負電圧が必要とされる。図１６の電源回路ＥＰＳでは、書込み用電圧を発生する高電圧発生回路ＣＰＭ１と、消去用負電圧を発生する負電圧発生回路ＣＰＭ２とが設けられている。
【００５０】この実施例の電源回路ＥＰＳにおいても、図３〜図６の電源回路ＥＰＳと同様に、Ｖppレベル検出回路ＶＣＤとＶccレベル検出回路ＶＰＤと共に外部から供給された書込み電圧Ｖppまたは高電圧発生回路ＣＰＭ１で発生された高電圧のいずれかを内部書込み電圧Ｖppwとしてフラッシュメモリに選択的に供給するための電圧切換え回路ＳＷＣ１が設けられている。さらに、この実施例の電源回路ＥＰＳには、上記負電圧発生回路ＣＰＭ２が外部から供給された書込み電圧Ｖppまたは通常の動作電源電圧Ｖccのいずれに基づいて負電圧を発生するのか選択するための電圧切換え回路ＳＷＣ２が設けられている。上記負電圧発生回路ＣＰＭ２を書込み電圧Ｖppで動作させた場合は、電源電圧Ｖccで動作させた場合に比較して負電圧発生回路ＣＰＭ２の電流供給能力を大きくとれるのでより大きなブロック単位での消去が可能となる。上記電圧切換え回路ＳＷＣ１およびＳＷＣ２の切換え制御信号は、共通の信号φｐを用いることができる。切換え制御信号φｐの形成の仕方としては、図３〜図６の実施例と同様に中央処理装置ＣＰＵで形成するかあるいはそのような制御信号を形成する専用の制御回路を設ける方法が考えられる。」
　
ｉ．「【００５１】なお、書込み、消去電圧の切換え方式としては、例えば図１７に示すように、高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２を電源電圧Ｖccのみで動作させる方式や、
図１８に示すように、書込み電圧Ｖppwおよび消去電圧Ｖppeは常に昇圧回路から供給されるようにし、その昇圧回路の動作電圧を切換えるようにした
　
ｊ．「【００６０】図２５には図１のマイクロコンピュータに対応される更に詳細なマイクロコンピュータの実施例ブロック図が示される。同図に示されるマイクロコンピュータＭＣＵは、図１に示される機能ブロックと同一機能ブロックとして、中央処理装置ＣＰＵ、フラッシュメモリＦＭＲＹ、シリアル・コミュニケーション・インタフェースＳＣＩ、制御回路ＣＯＮＴ、ランダム・アクセス・メモリＲＡＭおよび電源回路ＥＰＳを含む。図１のタイマに相当するものとして、１６ビット・インテグレーテッド・タイマ・パルスユニットＩＰＵと、ウォッチドッグタイマＷＤＴＭＲを備える。また、図１の入出力回路Ｉ／Ｏに相当するものとして、ポートＰＯＲＴ１乃至ＰＯＲＴ１２を備える。更にその他の機能ブロックとして、クロック発振器ＣＰＧ、割り込みコントローラＩＲＣＯＮＴ、アナログ・ディジタル変換器ＡＤＣ、及びウェートステートコントローラＷＳＣＯＮＴが設けられている。
【００６１】前記中央処理装置ＣＰＵ、フラッシュメモリＦＭＲＹ、ランダム・アクセス・メモリＲＡＭ、及び１６ビット・インテグレーテッド・タイマ・パルスユニットＩＰＵは、アドレスバスＡＢＵＳ、下位データバスＬＤＢＵＳ（例えば８ビット）、及び上位データバスＨＤＢＵＳ（例えば８ビット）に接続される。前記シリアル・コミュニケーション・インタフェースＳＣＩ、ウォッチドッグタイマＷＤＴＭＲ、割り込みコントローラＩＲＣＯＮＴ、アナログ・ディジタル変換器ＡＤＣ、ウェートステートコントローラＷＳＣＯＮＴ、及びポートＰＯＲＴ１乃至ＰＯＲＴ１２は、アドレスバスＡＢＵＳ、及び上位データバスＨＤＢＵＳに接続される。
【００６２】図２５において、Ｖppw/eはフラッシュメモリＦＭＲＹの書換え用高電圧であり、前記電源回路ＥＰＳにより、外部からの書込み・消去電圧Ｖppまたは昇圧回路からの昇圧電圧のいずれか一方が選択されてＶppw/eとしてフラッシュメモリＦＭＲＹに供給される。ＥＸＴＡＬ及びＸＴＡＬはマイクロコンピュータのチップに外付けされる図示しない振動子から前記クロック発振器ＣＰＧに与えられる信号である。φはクロック発振器ＣＰＧから外部に出力される同期クロック信号である。ＭＤ０乃至ＭＤ２はフラッシュメモリＦＭＲＹの書換えに際して動作モードを設定するために制御回路ＣＯＮＴに供給されるモード信号であり、図１のモード信号ＭＤに対応される。ＲＥＳ＊はリセット信号、ＳＴＢＹ＊はスタンバイ信号であり、中央処理装置ＣＰＵ並びにその他の回路ブロックに供給される。ＮＭＩはノン・マスカブル・インタラプト信号であり、マスク不可能な割り込みを前記割り込みコントローラＩＣＯＮＴに与える。図示しないその他の割り込み信号はポートＰＯＲＴ８，ＰＯＲＴ９を介して割り込みコントローラＩＣＯＮＴに与えられる。」
　
ｋ．「【００６６】
図２６には図２５のマイクロコンピュータＭＣＵに内蔵されるフラッシュメモリＦＭＲＹの全体的なブロック図が示される。
【００６７】図２６において、ＡＬＡＴはアドレス信号ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。中央処理装置ＣＰＵがフラッシュメモリＦＭＲＹを書換え制御する第１動作モードにおいてそのアドレス信号ＰＡＢ０乃至ＰＡＢ１５は中央処理装置ＣＰＵの出力アドレス信号に対応される。ＰＲＯＭライタがフラッシュメモリＦＭＲＹを書換え制御する第２動作モードではアドレス信号ＰＡＢ０乃至ＰＡＢ１５はＰＲＯＭライタの出力アドレス信号ＥＡ０乃至ＥＡ１５に対応される。ＸＡＤＥＣは、アドレスラッチＡＬＡＴを介して取り込まれるロウアドレス信号を解読するロウアドレスデコーダである。ＷＤＲＶは、ロウアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動するワードドライバである。データ読出し動作においてワードドライバＷＤＲＶは５Ｖのような電圧でワード線を駆動し、データの書込み動作では１２Ｖのような高電圧でワード線を駆動する。データの消去動作においてワードドライバＷＤＲＶの全ての出力は０Ｖのような低い電圧レベルにされる。」
　
ｌ．「【００６９】データ入力バッファＤＩＢＵＦＦから取り込まれたデータはデータ入力ラッチ回路ＤＩＬＡＴに保持される。データ入力ラッチ回路ＤＩＬＡＴに保持されたデータが“０”のとき、書込み回路ＷＲＩＴはカラム選択回路ＹＳＥＬで選択されたデータ線に書込み用高電圧を供給する。この書込み用高電圧はロウアドレス信号に従ってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書込みされる。ＥＲＡＳＥＣは、指定されたメモリブロックのソース線に消去用高電圧を供給してメモリブロックの一括消去を行うための消去回路である。
ＦＣＯＮＴは、フラッシュメモリＦＭＲＹにおけるデータ読出し動作のタイミング制御、及び書込み消去のための各種タイミングや電圧の選択制御などを行う制御回路である。この制御回路ＦＣＯＮＴは、コントロールレジスタＣＲＥＧを備える
【００７０】
図２７には、コントロールレジスタＣＲＥＧの一例が示される。コントロールレジスタＣＲＥＧは、それぞれ８ビットのプログラム／イレーズ制御レジスタＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２によって構成される
プログラム／イレーズ制御レジスタＰＥＲＥＧにおいて、符号Vppで示されるのは、フラッシュメモリＦＭＲＹの書込み、消去のために電源端子Ｐｖｐへ供給される書込み・消去用高電圧Ｖppが所定のレベル以上になったことが検出されたときに“１”にされる高電圧印加フラグである。また、“Ｖcc”ビットは、通常動作のために電源端子Ｐｖｃへ供給される電源電圧Ｖccが所定のレベル以上になったことが検出されたときに“１”にされる動作電圧印加フラグである。この所定のレベルとは、Ｖccを昇圧して書込み・消去電圧Ｖppw/eを発生し得る最低の電圧のことである。“Ｖpp／Ｖcc”ビットは、フラッシュメモリＦＭＲＹの書込み、消去に外部から供給される高電圧ＶppまたはＶccを昇圧した電圧のいずれを書込み・消去電圧Ｖppw/eとして使用するか指定するためのビットである。この“Ｖpp／Ｖcc”ビットの内容にしたがって、図８に示されている制御信号φpcが形成される
　
ｍ．「【００８５】図３３にはページ単位での書込み制御手順の詳細な一例が示される。同図に示される手順は、第１動作モードにおける中央処理装置ＣＰＵの制御と、第２動作モードにおけるＰＲＯＭライタの制御との双方に共通とされる。以下、制御主体を例えば中央処理装置ＣＰＵとして説明する。ページ単位でのデータ書込みの最初のステップでは、中央処理装置ＣＰＵはコントロールレジスタＣＲＥＧの“Ｖpp”ビットおよび“Ｖpp／Ｖcc”ビットをチェックして、共に“１”になっているか判定する（ステップＳ４１）。そして、“Ｖpp”ビットおよび“Ｖpp／Ｖcc”ビットのいずれも“１”であれば、中央処理装置ＣＰＵは“ＰＢ”ビットに“１”をセットしてから、内蔵カウンタｎを“１”にする（ステップＳ４２，Ｓ４３）。」
　
ｎ．段落【００３２】の表１には、
n-1.Ｖpp(φpp)とＶcc(φcc)が共に“Ｈ”であるとき、φpc及びφｐは“Ｈ／Ｌ”であり、φｃは“Ｌ／Ｈ”であり、リード・ライトの可否は可であること、
n-2.Ｖpp(φpp)が“Ｈ”であり、Ｖcc(φcc)が“Ｌ”であるとき、φpc及びφｐは“Ｈ”であり、φｃは“Ｌ”であり、リード・ライトの可否は可であること、
n-3.Ｖpp(φpp)が“Ｌ”であり、Ｖcc(φcc)が“Ｈ”であるとき、φpc及びφｐは“Ｌ”であり、φｃは“Ｈ”であり、リード・ライトの可否は可であること、
n-4.Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるとき、φpcは“−”であり、φｐ及びφｃは“Ｌ”であり、リード・ライトの可否は不可であること、
が記載されている。
　
ｏ．図３〜図６には、書込み・消去電圧Ｖppw/eの供給元を切り換える電圧切換えスイッチＳＷＣを、信号φpcによって切り換え制御すること、が図示されている。
　
ｐ．図８には、信号φｃは信号φccおよびφpcに基づいて形成され、信号φｐは信号φppおよびφpcに基づいて形成されることが、図示されている。
　
ｑ．図１８には、信号φｐによって切り換え制御される電圧切換えスイッチＳＷＣにより、電圧Ｖppが昇圧回路ＣＰＭ１及び昇圧回路ＣＰＭ２に供給されるか、電圧Ｖccが昇圧回路ＣＰＭ１及び昇圧回路ＣＰＭ２に供給されるかが、切り換えられること、昇圧回路ＣＰＭ１が電圧Ｖppwを出力し、昇圧回路ＣＰＭ２が電圧Ｖppeを出力すること、が図示されている。
　
ｒ．「図２５のマイクロコンピュータに内蔵されるフラッシュメモリの全体的なブロック図である」（図面の簡単な説明）図２６には、前記「フラッシュメモリ」は回路「ＦＣＯＮＴ」を有していること、が図示されている。
　
（２−２）引用発明
　　ア．引用例の段落【００１１】の「（実施例１）図１には全面フラッシュメモリを内蔵したマイクロコンピュータの一実施例のブロック図が示されている。同図に示されるマイクロコンピュータＭＣＵは、中央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵが処理すべき情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ……これらの回路に電源電圧を与える電源回路ＥＰＳとが、公知の半導体集積回路製造技術によって、シリコンのような単一の半導体チップＣＨＰ上に形成されて成る。」という記載から、引用例の「マイクロコンピュータＭＣＵ」は、少なくとも、「中央処理装置ＣＰＵ」と、「情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ」と、各「回路」に「電源電圧を与える電源回路ＥＰＳ」とが、「単一の半導体チップＣＨＰ上に形成されて成る」ものであることが記載されている。
　
　　イ．引用例の段落【００１２】の「半導体チップＣＨＰの外部から書込み消去電圧Ｖppと動作電圧Ｖccが供給される。」という記載、段落【００１６】の「図３には、上記電源回路ＥＰＳの一実施例が示されている。この実施例では、半導体チップ上に通常の動作電圧となる電源電圧Ｖccを供給するための電源端子（パッド）Ｐｖｃと書込み・消去用の電源電圧Ｖppを供給するための電源端子（パッド）Ｐｖpとが設けられ、各電圧が電源回路ＥＰＳに供給されている。」という記載、段落【００２３】の「さらに電圧Ｖppが高くなって１０〜１１Ｖに達すると、ノードｎ１の電位がＮＡＮＤゲートＧ１の論理しきい値を超え、検出信号φｐｐがハイレベルに変化し、電源端子Ｐｖｐに供給された書込み・消去用電圧Ｖppが所定のレベルよりも高いことを示す。」という記載、及び、段落【００４４】の「データ読出し動作においてワードドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され」という記載から、引用例の前記「半導体チップＣＨＰ」上には、「動作電圧」となる「５Ｖ」の「電源電圧Ｖcc」を「外部」から「供給するための電源端子（パッド）Ｐｖｃ」と、「書込み・消去用の電源電圧Ｖpp」を「外部」から「供給するための電源端子（パッド）Ｐｖｐ」が「設けられ」ていることが記載されている。
　
　　ウ．引用例の段落【００６６】の「図２６には図２５のマイクロコンピュータＭＣＵに内蔵されるフラッシュメモリＦＭＲＹの全体的なブロック図が示される。」という記載、段落【００６９】の「ＦＣＯＮＴは、フラッシュメモリＦＭＲＹにおけるデータ読出し動作のタイミング制御、及び書込み消去のための各種タイミングや電圧の選択制御などを行う制御回路である。この制御回路ＦＣＯＮＴは、コントロールレジスタＣＲＥＧを備える。」という記載、及び、段落【００７０】の「図２７には、コントロールレジスタＣＲＥＧの一例が示される。コントロールレジスタＣＲＥＧは、それぞれ８ビットのプログラム／イレーズ制御レジスタＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１およびＭＢＲＥＧ２によって構成される。」という記載と、図２６の図示態様から、引用例の前記「フラッシュメモリＦＭＲＹ」には、「プログラム／イレーズ制御レジスタＰＥＲＥＧ」を有する「コントロールレジスタＣＲＥＧ」を「備え」る「制御回路ＦＣＯＮＴ」が設けられていることが記載されている。
　
　　エ．引用例の段落【００２３】の「電圧Ｖppが高くなって１０〜１１Ｖに達すると、ノードｎ１の電位がＮＡＮＤゲートＧ１の論理しきい値を超え、検出信号φppがハイレベルに変化し、電源端子Ｐｖｐに供給された書込み・消去用電圧Ｖppが所定のレベルよりも高いことを示す。」という記載、段落【００３０】の「図８には、上記検出信号φppおよびφccに基づいて上記制御信号φｃ，φｐを形成する回路の一例が示されている。同図において、φpcはコントロールレジスタに設けられた電圧切換え用フラグの状態を示す信号である。このフラグは、中央処理装置ＣＰＵが検出信号φppおよびφcc（モード信号ＭＤがあるときはφpp，φccおよびＭＤ）を参照して設定する。」という記載、段落【００３１】の「また、電圧切換え制御信号φｐがハイレベルのときはＭＯＳトランジスタＱ２４とＱ２５がオン、Ｑ２２とＱ２３がオフされてＶppが書込み・消去電圧が電圧Ｖppw/eとして出力され、制御信号φｐがロウレベルのときはＭＯＳトランジスタＱ２２とＱ２３がオン、Ｑ２４とＱ２５がオフされて昇圧電圧が書込み・消去電圧が電圧Ｖppw/eとして出力される。なお、制御信号φｃとφｐは同時にハイレベルされることはない。」という記載、段落【００４９】の「高電圧を用いて書込みを行ない負電圧を用いて消去を行なうタイプのフラッシュメモリに本発明を適用した場合の電源回路ＥＰＳの実施例を説明する。高電圧を用いて書込みを行ない負電圧を用いた消去を行なうフラッシュメモリにあっては、例えば１２Ｖの書込み用電圧の他に−１０Ｖのような消去用負電圧が必要とされる。図１６の電源回路ＥＰＳでは、書込み用電圧を発生する高電圧発生回路ＣＰＭ１と、消去用負電圧を発生する負電圧発生回路ＣＰＭ２とが設けられている。」という記載、段落【００５１】の「図１８に示すように、書込み電圧Ｖppwおよび消去電圧Ｖppeは常に昇圧回路から供給されるようにし、その昇圧回路の動作電圧を切換えるようにした」という記載、段落【００７０】の「コントロールレジスタＣＲＥＧは……プログラム／イレーズ制御レジスタＰＥＲＥＧにおいて……“Ｖpp／Ｖcc”ビットは、フラッシュメモリＦＭＲＹの書込み、消去に外部から供給される高電圧ＶppまたはＶccを昇圧した電圧のいずれを書込み・消去電圧Ｖppw/eとして使用するか指定するためのビットである。この“Ｖpp／Ｖcc”ビットの内容にしたがって、図８に示されている制御信号φpcが形成される。」という記載、及び、図８と図１８の記載から、引用例の前記「プログラム／イレース制御レジスタＰＥＲＥＧ」の「“Ｖpp／Ｖcc”ビット」の「状態を示す信号」である「φpc」と、前記「電圧Ｖpp」が「高くなって１０〜１１Ｖに達」したことを示す「検出信号φpp」とから形成される「電圧切換え制御信号φｐ」に応じて、前記「電圧Ｖpp」を「高電圧発生回路ＣＰＭ１」と「負電圧発生回路ＣＰＭ２」とに「昇圧回路の動作電圧」として供給するか、前記「電圧Ｖcc」を前記「高電圧発生回路ＣＰＭ１」と前記「負電圧発生回路ＣＰＭ２」とに「昇圧回路の動作電圧」として供給するかを切り換えること、が記載されている。
　また、上記の摘記事項から、引用例の「電源回路ＥＰＳ」は、前記「制御信号φｐ」に応じて、前記「電圧Ｖpp」または「電圧Ｖcc」を受け取り、当該「電圧Ｖpp」または「電圧Ｖcc」から、「フラッシュメモリＦＭＲＹ」の「書込み」や「消去」を制御するための「電源電圧」である、「１２Ｖ」の正の「書込み用電圧」である「電圧Ｖppw」及び「−１０Ｖ」の「消去用負電圧」である「電圧Ｖppe」を生成して、前記「フラッシュメモリＦＭＲＹ」に与えているものと認められる。
　
　　オ．引用例の段落【００４９】の「次に、図１６〜図１９を用いて、高電圧を用いて書込みを行ない負電圧を用いて消去を行なうタイプのフラッシュメモリに本発明を適用した場合の電源回路ＥＰＳの実施例を説明する。高電圧を用いて書込みを行ない負電圧を用いた消去を行なうフラッシュメモリにあっては、例えば１２Ｖの書込み用電圧の他に−１０Ｖのような消去用負電圧が必要とされる。図１６の電源回路ＥＰＳでは、書込み用電圧を発生する高電圧発生回路ＣＰＭ１と、消去用負電圧を発生する負電圧発生回路ＣＰＭ２とが設けられている。」という記載から、引用例の「電源回路ＥＰＳ」が有する、前記「高電圧発生回路ＣＰＭ１」は供給された「電圧」を「１２Ｖ」の正の「書込み用電圧」である「電圧Ｖppw」に変換し、前記「負電圧発生回路ＣＰＭ２」は、供給された「電圧」を「−１０Ｖ」の「消去用負電圧」である「電圧Ｖppe」に変換しているものと認められる。
　
　　カ．以上のア．〜オ．から、引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「少なくとも、中央処理装置ＣＰＵと、情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹと、各回路に電源電圧を与える電源回路ＥＰＳとが、単一の半導体チップＣＨＰ上に形成されてなり、
　前記半導体チップＣＨＰ上には、動作電圧となる５Ｖの電源電圧Ｖccを外部から供給するための電源端子（パッド）Ｐｖｃと、書込み・消去用の電源電圧Ｖppを外部から供給するための電源端子（パッド）Ｐｖｐと、が設けられ、
　前記フラッシュメモリＦＭＲＹには、プログラム／イレーズ制御レジスタＰＥＲＥＧを有するコントロールレジスタＣＲＥＧを備える制御回路ＦＣＯＮＴが設けられ、
　前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え、
　前記電源回路ＥＰＳは、前記電圧切換え制御信号φｐに応じて、前記電圧Ｖppまたは電圧Ｖccを受け取り、当該電圧Ｖppまたは電圧Ｖccから、前記フラッシュメモリＦＭＲＹの書込み及び消去を制御するための電源電圧である、１２Ｖの正の書込み用電圧Ｖppw、及び、−１０Ｖの消去用負電圧Ｖppeを生成して、前記フラッシュメモリＦＭＲＹに与え、
　前記電源回路ＥＰＳが有する、前記高電圧発生回路ＣＰＭ１は、供給された電圧を１２Ｖの正の書込み用電圧Ｖppwに変換し、前記負電圧発生回路ＣＰＭ２は、供給された電圧を−１０Ｖの消去用負電圧Ｖppeに変換している、
ことを特徴とするマイクロコンピュータＭＣＵ。」
　
（３）補正発明と引用発明との対比
（３−１）対比
　補正発明と引用発明とを対比する。
　　ア．引用発明の「情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ」は、補正発明の「データを記憶するためのメモリ」に相当する。
　そして、「少なくとも」前記「情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ」が「単一の半導体チップＣＨＰ上に形成」されてなる「マイクロコンピュータＭＣＵ」は、前記「フラッシュメモリＦＭＲＹ」を有するデバイスであるから、補正発明の「メモリデバイス」に相当する。
　
　　イ．引用発明の「前記半導体チップＣＨＰ上」に「設けられ」た「動作電圧となる５Ｖの電源電圧Ｖccを外部から供給するための電源端子（パッド）Ｐｖｃ」は、「単一の半導体チップＣＨＰ上に形成」されてなる「マイクロコンピュータＭＣＵ」に「設けられ」たものである。
　したがって、引用発明の前記「動作電圧となる５Ｖの電源電圧Ｖccを外部から供給するための電源端子（パッド）Ｐｖｃ」は、補正発明の「メモリデバイス」が含む「前記メモリに電力を供給するための第１の電圧を受け取るための第１の電力入力部」に相当する。
　
　　ウ．引用発明において、「電源電圧Ｖpp」は、「１０〜１１Ｖに達」する「電圧」である。
　ここで、引用例の段落【００１８】には「中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ内のレベル検出ビットをチェックして、通常動作電圧としての電源電圧Ｖccと書込み・消去用の電源電圧Ｖppのいずれも所定のレベルに達していないときには、例えフラッシュメモリＦＭＲＹの書込みモードが指示されても、書込み動作を行なわないようにされている。これによって……電池の電圧が低下して内部の昇圧回路ＣＰＭが充分な電流を供給することができない状態になった場合に、書込みサイクルが実行されて書込み不良によるデータの破壊を回避できるようになっている。」と記載されている。すなわち、「電圧Ｖpp」が「１０〜１１Ｖに達し」ない状態とは、「電池の電圧が低下して書込み・消去用の電源電圧Ｖpp」が「所定のレベルに達していない」ため、たとえば「書込み不良」となる異常状態であることが、引用例には記載されている。
　してみれば、前記通常「動作電圧」となる「電源電圧Ｖcc」が「５Ｖ」であるのと同様に、「電源電圧Ｖpp」は、前記「５Ｖ」より大きい「１０〜１１Ｖ」に達していることが前提となる「電圧」であると認められる。
　したがって、引用発明の「マイクロコンピュータＭＣＵ」に「設けられ」た「書込み・消去用の電源電圧Ｖppを外部から供給するための電源端子（パッド）Ｐｖｐ」は、補正発明の「メモリデバイス」が含む「前記第１の電圧よりも大きい第２の電圧を受け取るための第２の電力入力部」に相当する。
　
　　エ．引用発明の「コントロールレジスタＣＲＥＧ」が有する「プログラム／イレーズ制御レジスタＰＥＲＥＧ」と、補正発明の「メモリデバイス」が含む「制御レジスタ」とは、「制御レジスタ」である点で共通する。
　また、引用発明の「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビット」は、補正発明の「制御レジスタのビット」に相当する。
　そして、引用発明の「高電圧発生回路ＣＰＭ１」が「生成」する「１２Ｖの正の書込み用電圧Ｖppw」、及び、「負電圧発生回路ＣＰＭ２」が「生成」する「−１０Ｖの消去用負電圧Ｖppe」は、いずれも「マイクロコンピュータＭＣＵ」の内部の「フラッシュメモリＦＭＲＹ」が使用する「電源電圧」であるから、補正発明の「2つの内部電圧」に相当する。
　ここで、引用例の【００８５】には「中央処理装置ＣＰＵはコントロールレジスタＣＲＥＧの“Ｖpp”ビットおよび“Ｖpp／Ｖcc”ビットをチェックして、共に“１”になっているか判定する」と記載されている。すなわち、引用発明の「“Ｖpp／Ｖcc”ビット」は、“０”であるか“１”であるかという２つの値を有する「ビット」であると認められる。
　したがって、引用発明において、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え」るということは、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビット」が“０”と“１”との値の一方であり、かつ、「前記電圧Ｖppが高くなって１０〜１１Ｖに達した」場合に、「前記電圧Ｖpp」から「１２Ｖの正の書込み用電圧Ｖppw」及び「−１０Ｖの消去用負電圧Ｖppe」を生成させるようにし、前記「“Ｖpp／Ｖcc”ビット」が“０”と“１”との値の他方であり、かつ、「前記電圧Ｖppが高くなって１０〜１１Ｖに達した」場合に、「前記電圧Ｖcc」から「１２Ｖの正の書込み用電圧Ｖppw」及び「−１０Ｖの消去用負電圧Ｖppe」を生成させるように「切り換え」るということである。
　ところで、補正発明の「前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプション」の記載に関して、審判請求書の「２．補正の根拠の明示」の項には「平成２５年　８月１６日付け手続補正書に記載の請求項１および１０の「制御レジスタ」に関する補正事項は、出願当初の明細書の段落００５９〜００６２に基づきます。」と記載されているところ、本願明細書の段落【００６１】には「したがって、デバイス構成レジスタを使用して、どの電力供給オプションがメモリデバイス110によってサポートされるかを示すことができる。」と記載されている。してみれば、補正発明の「前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプション」とは、「前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにする」という電力供給の１つの選択肢を意味すると認められる。
　以上から、引用発明の「フラッシュメモリＦＭＲＴ」に設けられた「制御回路ＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が有する「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え」させることができる前記「プログラム／イレーズ制御レジスタＰＥＲＥＧ」と、補正発明の「メモリデバイス」が含む「制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する場合に、前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタ」とは、「制御レジスタであって、i)前記制御レジスタのビットが第1の値を有する」ことに基づいて「前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求」と、「ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する」ことに基づいて「前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプション」とを指定する「制御レジスタ」である点で共通する。
　
　　オ．引用発明の「電源回路ＥＰＳ」は、「フラッシュメモリＦＭＲＹ」に対する「電源」供給を管理しているので電源管理回路であるといえる。
　ところで、引用発明の「電源回路ＥＰＳ」は、「前記電圧Ｖpp」だけでなく、「電圧Ｖccを受け取」るときも、当該「電圧Ｖcc」から「１２Ｖの正の書込み用電圧Ｖppw、及び、−１０Ｖの消去用負電圧Ｖppeを生成して」いる。
　しかしながら、本願明細書の段落【００５２】には「電力管理回路120は入力電圧Vppに基づいて内部電圧V1、V2、…、Vkを生成する。別の例によれば、電圧Vppが故障しているかあるいは使用者または製造業者がVppを接地に接続する(またはVppを開回路として放置する)場合、検出器回路310は(スイッチ305を介して)そのような状態を検出し、それぞれの内部電圧V1、V2、…、Vkを生成するために電圧Vccを(電圧Vppの代わりに)電圧変換器回路122の入力部に伝達することができる。」と記載され、引用発明と同じく、「入力電圧Vpp」だけでなく「電圧Vcc」に基づいても、「内部電圧V1、V2、…、Vkを生成」することが、実施形態として記載されている。
　したがって、引用発明において、「前記電圧切換え制御信号φｐに応じて、前記電圧Ｖppまたは電圧Ｖccを受け取り、当該電圧Ｖppまたは電圧Ｖccから、前記フラッシュメモリＦＭＲＹの書込み及び消去を制御するための電源電圧である、１２Ｖの正の書込み用電圧Ｖppw、及び、−１０Ｖの消去用負電圧Ｖppeを生成して、前記フラッシュメモリＦＭＲＹに与え」る「前記電源回路ＥＰＳ」は、補正発明の「前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路」に相当する。
　
　　カ．引用発明の「前記電源回路ＥＰＳ」が「供給された電圧を１２Ｖの正の書込み用電圧Ｖppwに変換」する「前記高電圧発生回路ＣＰＭ１」と、「供給された電圧を−１０Ｖの消去用負電圧Ｖppeに変換」する「前記負電圧発生回路ＣＰＭ２」とを「有する」ことは、補正発明の「前記電力管理回路」は「i)前記第2の電圧を前記第2の電圧とは異なるとともに前記第1の電圧とも異なる前記第1の正の内部電圧に変換する第1の回路」と「ii)前記第2の電圧を前記第2の電圧、前記第1の電圧、前記第1の正の内部電圧の各々とは異なる前記第2の内部電圧に変換する第2の回路」とを「含む」ことに相当する。
　
（３−２）一致点と相違点
　以上総合すると、補正発明と引用発明とは、
（一致点）
「データを記憶するためのメモリと、
　前記メモリに電力を供給するための第1の電圧を受け取るための第1の電力入力部と、
　前記第1の電圧よりも大きい第2の電圧を受け取るための第2の電力入力部と、
　制御レジスタであって、i)前記制御レジスタのビットが第1の値を有することに基づいて、前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるようにする要求と、ii)前記制御レジスタのビットが前記第1の値とは異なる第2の値を有することに基づいて、前記第1の電圧が前記少なくとも2つの内部電圧を駆動するために使用されるようにするオプションとを指定する制御レジスタと、
　前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路とを含み、
　前記電力管理回路は、
　i)前記第2の電圧を前記第2の電圧とは異なるとともに前記第1の電圧とも異なる前記第1の正の内部電圧に変換する第1の回路と、
　ii)前記第2の電圧を前記第2の電圧、前記第1の電圧、前記第1の正の内部電圧の各々とは異なる前記第2の内部電圧に変換する第2の回路とを含む、メモリデバイス。」
である点で一致し、次の各点で相違する。
　
　（相違点１）
　補正発明の「制御レジスタ」は「メモリデバイス」が「含む」のに対して、引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が「有する」点。
　
　（相違点２）
　補正発明は、「前記制御レジスタのビットが第1の値を有する場合」に「前記第2の電圧」を「使用」し、「前記制御レジスタのビットが前記第1の値とは異なる第2の値を有する場合に、前記第1の電圧」を「使用」するのに対して、引用発明は、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、「前記電圧Ｖpp」を「供給する」か「前記電圧Ｖcc」を「供給するかを切り換え」る点。
　
（４）各相違点についての当審の判断
（４−１）相違点１について
　　ア．引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が有している。
　ここで、前記「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」は、「マイクロコンピュータＭＣＵ」が有している。
　そうすると、引用発明においても、前記「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は、補正発明の「メモリデバイス」に相当する引用発明の「マイクロコンピュータＭＣＵ」が有している、ということができる。
　したがって、相違点１は実質的な相異点ではない。
　
　　イ．ところで、この「制御レジスタ」がどこに設けられているかについて、本願明細書を参照すると、その段落【００５８】に「メモリデバイス110のメモリ管理回路130は、電力管理回路120がVccに基づいて内部電圧V1、V2、…、Vkを発生するいわゆる単一電力供給モード、または電力管理回路がVppに基づいて内部電圧V1、V2、…、Vkを発生するが、メモリ135はVccによって電力を供給されるいわゆる二重モードを手動でまたは電子的に選択する(例えば、構成コマンドを介して)ための制御レジスタを含むことができる。」と、段落【００２９】に「メモリ管理回路130は、メモリ135にアクセスするためのI/O論理138および関連回路をさらに含む。」と、それぞれ、記載されている。
　そうすると、この本願明細書の発明の詳細な説明の記載を参酌すれば、補正発明の「制御レジスタ」は、「メモリデバイス」における「データを記憶するためのメモリ」に「アクセスするためのI/O論理138および関連回路」を含むメモリ管理回路に設けられたものである。
　そこで、さらに、本願明細書の発明の詳細な説明の記載を参酌して、相違点１について検討する。
　
　　ウ．引用発明において、「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は、「前記フラッシュメモリＦＭＲＹ」に設けらた「制御回路ＦＣＯＮＴ」が有している。
　ここで、引用例の段落【００６９】には、「ＦＣＯＮＴは、フラッシュメモリＦＭＲＹにおけるデータ読出し動作のタイミング制御、及び書込み消去のための各種タイミングや電圧の選択制御などを行う制御回路である。」と記載されている。
　そうすると、引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」を有する「制御回路ＦＣＯＮＴ」は、「フラッシュメモリＦＭＲＹにおけるデータ読出し動作のタイミング制御、及び書込み消去のための各種タイミングや電圧の選択制御などを行う制御回路である」から、前記「制御回路ＦＣＯＮＴ」は「フラッシュメモリＦＭＲＹ」にアクセスするための「データ」の入出力（Ｉ／Ｏ）を制御しているものである。
　すなわち、前記「制御回路ＦＣＯＮＴ」は、本願明細書の発明の詳細な説明で言う「メモリ管理回路」に相当すると認められる。
　
　　エ．以上から、引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は、「フラッシュメモリＦＭＲＹ」に「設けられ」、本願明細書の発明の詳細な説明で言う「メモリ管理回路」に相当する「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」に含まれるものであるから、引用発明の前記「プログラム／イレーズ制御レジスタＰＥＲＥＧ」を、「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が「有する」ことは、本願明細書の発明の詳細な説明の記載を参酌すれば、むしろ、一致点である。
　
（４−２）相違点２について
　　ア．引用発明は、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え」ている。
　そして、引用発明の認定の根拠となった引用例の図１８には、第２．３．（２）（２−１）ｑ．で示したように、「信号φｐによって切り換え制御される電圧切換えスイッチＳＷＣにより、電圧Ｖppが昇圧回路ＣＰＭ１及び昇圧回路ＣＰＭ２に供給されるか、電圧Ｖccが昇圧回路ＣＰＭ１及び昇圧回路ＣＰＭ２に供給されるかが、切り換えられること」が記載されている。
　
　　イ．ここで、引用例の段落【００３２】の表１には、第２．３．（２）（２−１）ｎ．で示したように、Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときを除いてφpcとφｐは同じ論理値を有すること、このＶpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときは、φpcは“−”であるがφｐは“Ｌ”であること、が記載されている。
　したがって、引用発明が、「電圧切換え制御信号φｐ」を前記「検出信号φpp」も考慮して形成しているのは、Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときは「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpc」が、“Ｈ”でも“Ｌ”でもない“−”であるため、「電圧切換え制御信号φｐ」を前記「検出信号φpp」の状態である“Ｌ”に設定することで、前記Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときの「前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか」の「切り換え」を、確実に行うためであると解される。
　
　　ウ．さて、引用例において、引用発明の認定の根拠となった図１８とは別の実施例に関する図３〜図６には、第２．３．（２）（２−１）ｏ．で示したように「書込み・消去電圧Ｖppw/eの供給元を切り換える電圧切換えスイッチＳＷＣを、信号φpcによって切り換え制御すること」が記載されている。
　この図３〜図６においても、「信号φpc」は、Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときは、当然“−”であると認められる。
　
　　エ．ここで、引用例には、段落【００１８】に「なお、中央処理装置ＣＰＵは、コントロールレジスタＣＲＥＧ内のレベル検出ビットをチェックして、通常動作電圧としての電源電圧Ｖccと書込み・消去用の電源電圧Ｖppのいずれも所定のレベルに達していないときには、例えフラッシュメモリＦＭＲＹの書込みモードが指示されても、書込み動作を行なわないようにされている。これによって、例えばこのフラッシュメモリ内蔵マイクロコンピュータを有するシステムが、電池の電圧で駆動されるように構成されていて、電池の電圧が低下して内部の昇圧回路ＣＰＭが充分な電流を供給することができない状態になった場合に、書込みサイクルが実行されて書込み不良によるデータの破壊を回避できるようになっている。」と記載されている。
　すなわち、「通常動作電圧としての電源電圧Ｖccと書込み・消去用の電源電圧Ｖppのいずれも所定のレベルに達していないとき」、つまり、Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときは、「中央処理装置ＣＰＵ」は書込み動作・消去動作を行わせないことが引用例には記載されている。
　
　　オ．したがって、前記ウ．のように、Ｖpp(φpp)とＶcc(φcc)が共に“Ｌ”であるときは、状態が“Ｈ”か“Ｌ”に確定されない“−”である「信号φpc」によって、電圧切換えスイッチＳＷＣをどのように切り換えたとしても、このとき、「中央処理装置ＣＰＵ」の制御により、そもそも、書込み動作や消去動作が禁止されているので、不十分な書込み・消去電圧によるデータ破壊という問題は起こり得ない。
　
　　カ．そうすると、引用発明においても、同様に「電源電圧Ｖcc」と「書込み・消去用の電源電圧Ｖpp」のいずれも所定のレベルに達していないときには「中央処理装置ＣＰＵ」により「書込み」動作・「消去」動作を行わないように制御すれば、「電圧切換え制御信号」を、殊更、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成」せずに、引用例の図３〜図６の実施例のように、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpc」のみを用いても、引用例の段落【０００６】に記載された「電源電圧が低下すると消去不良や書込み不良を起こすおそれがある。」という問題は起こり得ないことは、明らかである。
　
　　キ．ここで、より簡単な回路構成で半導体回路を実現しようとすることは、半導体回路技術における普遍的な技術課題である。
　したがって、引用発明において、「電源電圧Ｖcc」と「書込み・消去用の電源電圧Ｖpp」のいずれも所定のレベルに達していないときには「中央処理装置ＣＰＵ」により「書込み」動作・「消去」動作を行わないように制御するとともに、「前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか」を、「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpc」のみを「電圧切換え制御信号」として用いて「切り換え」を実行させることは、当業者が容易に想到し得たものと認められる。
　このとき、前記「“Ｖpp／Ｖcc”ビット」が一方の「状態」にある場合に「前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給」し、前記「“Ｖpp／Ｖcc”ビット」が他方の「状態」にある場合に「前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給する」ものと認められる。
　
　　ク．よって、相違点２は、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−３）判断のまとめ
　以上のとおりであるから、相違点１は実質的な相異点ではなく、また、相違点２は引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５）独立特許要件についてのまとめ
　したがって、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができない。
　
４．小括
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　そして、仮に、本件補正が特許法第１７条の２第３項及び第５項に規定する要件を満たすものであるとしても、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２５年８月１６日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜２１に係る発明は、平成２５年１月３１日に提出された手続補正書により補正された特許請求の範囲の請求項１〜２１に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「データを記憶するためのメモリと、
　前記メモリに電力を供給するための第1の電圧を受け取るための第1の電力入力部と、
　前記第1の電圧よりも大きい第2の電圧を受け取るための第2の電力入力部と、
　前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるように指定する制御レジスタと、
　前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路とを含み、
　前記電力管理回路は、
　i)前記第2の電圧を前記第1の正の内部電圧に変換する第1の回路と、
　ii)前記第2の電圧を前記第2の内部電圧に変換する第2の回路とを含む、メモリデバイス。」
　
２．引用例及び引用発明
　引用例の記載事項は、第２．３．（２）（２−１）で摘記したとおりであり、引用発明は、第２．３．（２）（２−２）で認定したとおりのものである。
　
３．対比
　本願発明と引用発明とを対比する。
　　ア．引用発明の「情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ」は、本願発明の「データを記憶するためのメモリ」に相当する。
　そして、第２．３．（３）（３−１）ア．で検討したとおり、引用発明の「マイクロコンピュータＭＣＵ」は、本願発明の「メモリデバイス」に相当する。
　
　　イ．第２．３．（３）（３−１）イ．で検討したとおり、引用発明の「マイクロコンピュータＭＣＵ」に「設けられ」た「動作電圧となる５Ｖの電源電圧Ｖccを外部から供給するための電源端子（パッド）Ｐｖｃ」は、本願発明の「メモリデバイス」が含む「前記メモリに電力を供給するための第１の電圧を受け取るための第１の電力入力部」に相当する。
　
　　ウ．第２．３．（３）（３−１）ウ．で検討したとおり、引用発明の「マイクロコンピュータＭＣＵ」に「設けられ」た「書込み・消去用の電源電圧Ｖppを外部から供給するための電源端子（パッド）Ｐｖｐ」は、本願発明の「メモリデバイス」が含む「前記第１の電圧よりも大きい第２の電圧を受け取るための第２の電力入力部」に相当する。
　
　　エ．引用発明の「プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え」させることができる、「フラッシュメモリＦＭＲＴ」に設けられた「制御回路ＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が有する前記「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は、前記「電圧切換え制御信号φｐ」に応じて「前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給する」ようにも使用される「制御レジスタ」である。
　したがって、第２．３．（３）（３−１）エ．での検討によれば、引用発明の「前記プログラム／イレース制御レジスタＰＥＲＥＧの“Ｖpp／Ｖcc”ビットの状態を示す信号であるφpcと、前記電圧Ｖppが高くなって１０〜１１Ｖに達したことを示す検出信号φppとから形成される電圧切換え制御信号φｐに応じて、前記電圧Ｖppを高電圧発生回路ＣＰＭ１と負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するか、前記電圧Ｖccを前記高電圧発生回路ＣＰＭ１と前記負電圧発生回路ＣＰＭ２とに昇圧回路の動作電圧として供給するかを切り換え」させることができる、「フラッシュメモリＦＭＲＴ」に設けられた「制御回路ＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が有する前記「プログラム／イレーズ制御レジスタＰＥＲＥＧ」と、本願発明の「メモリデバイス」が含む「前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるように指定する制御レジスタ」とは、「前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるように指定する制御レジスタ」である点で共通する。
　
　　オ．第２．３．（３）（３−１）オ．で検討したとおり、引用発明において「前記電圧切換え制御信号φｐに応じて、前記電圧Ｖppまたは電圧Ｖccを受け取り、当該電圧Ｖppまたは電圧Ｖccから、前記フラッシュメモリＦＭＲＹの書込み及び消去を制御するための電源電圧である、１２Ｖの正の書込み用電圧Ｖppw、及び、−１０Ｖの消去用負電圧Ｖppeを生成して、前記フラッシュメモリＦＭＲＹに与え」る「前記電源回路ＥＰＳ」は、本願発明の「前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路」に相当する。
　
　　カ．第２．３．（３）（３−１）カ．で検討したとおり、引用発明の「前記電源回路ＥＰＳ」が「供給された電圧を１２Ｖの正の書込み用電圧Ｖppwに変換」する「前記高電圧発生回路ＣＰＭ１」と、「供給された電圧を−１０Ｖの消去用負電圧Ｖppeに変換」する「前記負電圧発生回路ＣＰＭ２」とを「有する」ことは、本願発明の「前記電力管理回路」が「i)前記第2の電圧を前記第1の正の内部電圧に変換する第1の回路」と「ii)前記第2の電圧を前記第2の内部電圧に変換する第2の回路」とを「含む」ことに相当する。
　
　　キ．以上ア〜カを総合すると、本願発明と引用発明とは、
「データを記憶するためのメモリと、
　前記メモリに電力を供給するための第1の電圧を受け取るための第1の電力入力部と、
　前記第1の電圧よりも大きい第2の電圧を受け取るための第2の電力入力部と、
　前記第2の電圧が少なくとも2つの内部電圧を駆動するために使用されるように指定する制御レジスタと、
　前記制御レジスタに従って前記第2の電圧を受け取り、前記メモリ中のデータへのアクセスを制御するための少なくとも第1の正の内部電圧および第2の内部電圧を引き出すための電力管理回路とを含み、
　前記電力管理回路は、
　i)前記第2の電圧を前記第1の正の内部電圧に変換する第1の回路と、
　ii)前記第2の電圧を前記第2の内部電圧に変換する第2の回路とを含む、メモリデバイス。」
である点で一致し、次の点で相違する。
　
　（相違点）
　補正発明の「制御レジスタ」は「メモリデバイス」が「含む」のに対して、引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」は「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が「有する」点。
　
４．判断
　　ア．前記相違点は、第２．３．（３）（３−２）で指摘した相違点１と同一の相違点である。
　
　　イ．したがって、第２．３．（４）（４−１）ア．で指摘したと同じ理由により、相違点１は実質的な相異点ではない。
　また、本願明細書の発明の詳細な説明の記載を参酌すれば、第２．３．（４）（４−１）イ．〜エ．で指摘したと同じ理由により、引用発明の「プログラム／イレーズ制御レジスタＰＥＲＥＧ」を、「フラッシュメモリＦＭＲＹ」に「設けられ」た「制御回路ＦＣＯＮＴ」が備える「コントロールレジスタＣＲＥＧ」が「有する」ことは、むしろ、一致点である。
　よって、本願発明と引用発明とは、相違点がない。
　
　　ウ．以上から、本願発明は、引用例に記載された発明である。
　
　
第４．結言
　以上のとおりであるから、本願発明は、引用例に記載された発明であり、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　したがって、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　
　よって、結論のとおり審決する。