【事件の表示】
　特願２００４−３３６２１２「超音波プローブのサブアパーチャ処理」拒絶査定不服審判事件〔平成１７年　６月１６日出願公開、特開２００５−１５２６３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１６年（２００４年）１１月１９日（パリ条約による優先権主張　平成１５年（２００３年）１１月２１日　米国）の出願（特願２００４−３３６２１２号）であって、平成２２年８月２３日付けで拒絶理由が通知され、平成２３年２月２１日付けで意見書が提出されるとともに、同日付で手続補正がなされ、同年６月１０日付けで拒絶理由(最後)が通知され、同年９月１２日付けで意見書が提出されるとともに、同日付で手続補正がなされ、平成２４年２月２３日付けで平成２３年９月１２日付けの手続補正に対する補正の却下の決定がなされ、同日付けで拒絶査定がなされ、これに対して、平成２４年５月１７日に拒絶査定不服審判の請求がなされ、同日付けで手続補正がなされたものである。
　その後、平成２５年３月１３日付けで当審から審尋をし、同年５月１５日付けで回答書が提出された。
　
第２　平成２４年５月１７日付けの手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年５月１７日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正について
（１）本件補正により、特許請求の範囲の請求項１に係る発明は、平成２３年２月２１日付けの手続補正書の特許請求の範囲の請求項１に記載の、
　
「サブアパーチャ送受信器システム（７００）であって、第１の設定情報データを入力するデータ入力部を有する第１の処理基板（１０６）と、
　前記第１の処理基板（１０６）に対して直列に結合され連鎖状に配置された第２の処理基板（１０６）であって、第２の設定情報データを入力するデータ入力部を有する第２の処理基板（１０６）と、
　前記第１の処理基板（１０６）と前記第２の処理基板（１０６）との間に分布する複数の受信アパーチャのための受信信号接続とを備えた送受信器システム（７００）であって、
　前記第１と第２の処理基板（１０６、１０６）は、前記第１と第２の設定データに夫々基づいて第１と第２の受信データを作成し、前記第１と第２の設定情報データは前記第１と第２の処理基板（１０６、１０６）間で直列に伝搬され、
　前記受信信号接続は、いずれの受信アパーチャも前記第１と第２の処理基板（１０６、１０６）間で分割することなく、各々の受信アパーチャを、前記第１と第２の処理基板（１０６、１０６）の少なくとも一方に結合することを特徴とするサブアパーチャの送受信器システム（７００）。」が　
　
「サブアパーチャ送受信器システム（７００）であって、第１の設定情報データを入力するデータ入力部を有する第１の
信号プロセッサ（１１０）
　前記第１の
信号プロセッサ（１１０）
信号プロセッサ（１１０）
信号プロセッサ（１１０）
　前記第１の
信号プロセッサ（１１０）
信号プロセッサ（１１０）
　前記第１と第２の
信号プロセッサ（１１０）
の受信
信号プロセッサ（１１０）
　前記受信信号接続は、いずれの受信アパーチャも前記第１と第２の
信号プロセッサ（１１０）
信号プロセッサ（１１０）
　
（２）上記から、本件補正による請求項１の補正は、特許請求の範囲の請求項１に係る発明において、
(i)本件補正前の「処理基板（１０６）」を、「信号プロセッサ（１１０）」とする補正事項、及び、
(ii)（本件補正前においては処理基板間、本件補正後においては信号プロセッサ間）で直列に伝搬されるデータについて、本件補正前においては「（第１と第２の）設定情報データ」であったのを「（第１の）受信データ」とする補正事項（以下「補正事項２」という。）、
からなる。
　
２　新規事項追加の違反についての検討
（１）次に、本件補正における上記の補正事項２が、願書に最初に添付された特許請求の範囲、明細書の発明の詳細な説明及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるかについて検討する。
　
（２）当初明細書等には、「設定情報データ」又は「受信データ」が「直列に伝搬される」ことに関連して次の事項が記載されている。（下線は、「設定情報データ」又は「受信データ」が「直列に伝搬される」か否かについて、直接的に関連する記載に当審で付したものである。）
　
「【００１７】
　以下でより詳細に説明するように、各信号プロセッサ１１０は、トランスデューサ・アレイ１０２上の選択された空間位置に画定された、例えば４つの複数の受信サブアパーチャを処理することができる。受信サブアパーチャは、三角形のサブアパーチャとすることができ、これは、例えば、１素子の列の上に２素子の列、その上に３素子の列、その上に４素子の列、その上に５素子の列が配置された１５の音響トランスデューサ素子を含む。更に、各処理基板１０６は、６つの信号プロセッサを含むことができる。従って、受信方向において、各処理基板１０６は、各々が１５の音響トランスデューサ素子を含む、最大２４の受信サブアパーチャを処理することができる。
【００１８】
　全ての超音波ビームにおいて、キャッシュメモリ及びコントローラ１１２は、デジタル信号線１３３（例えば別個の可撓性ケーブルにより伝送される）を介して、各処理基板１０６上のメモリ１０８内に含めることができる各信号プロセッサコントローラに接続される。メモリ１０８内に含めることができる信号プロセッサコントローラは、処理基板１０６上に「メモリ」とラベル付けされた別個のブロックとして示されているが、信号プロセッサ１１０の一部として含むこともできる。
キャッシュメモリ及びコントローラ１１２は、静的及び動的プローブ設定情報を、信号プロセッサ１１０へ転送する。静的設定情報は典型的には、空間的な素子の位置、電力設定、及び遅延設定マッピングテーブルである。動的情報は典型的には、ビーム毎に変わるサブアパーチャの方向情報である。
【００１９】
　キャッシュメモリ及びコントローラ１１２は、例えば、同期式シリアル・ポートの一部を形成することができるデジタル信号線１１８を介して、ホストシステム１１６と通信する。このために、通信インターフェース１１４及びデジタル信号線１１８は、接地シールド及び中心信号線を具備する同軸ケーブルを含むＴＩＡ／ＥＩＡ−６４４及びＩＥＥＥ　１５９２標準による、低電圧差信号インターフェースＬＶＤＳを実装することができる。キャッシュメモリ及びコントローラ１１２は、例えば、１−６４Ｍバイトのスタティック・ランダムアクセスメモリ（ＳＲＡＭ）といった１ブロックのキャッシュメモリ１３２を含む。
【００２０】
　
キャッシュメモリ及びコントローラ１１２内のキャッシュメモリ１３２の主な目的は、ビームをサブアパーチャの設定情報に依存するように保持することである。
【００２１】
　１つの実施形態において、キャッシュメモリ及びコントローラ１３２内のキャッシュメモリは、５１２ｋワード×１６ビット（８Ｍビット）のものに編成され、１２８ワードのページに分割される。キャッシュ・メモリ・ポインタを各ページの最初に設定することができる。キャッシュ・メモリ・ポインタは、例えば、合計４０９６ページをアドレスすることができる１２ビットのポインタとすることができる。キャッシュメモリ１３２が４Ｍビットのキャッシュのときには、キャッシュ・メモリ・ポインタは、２０４８ページにインデックスを付ける１１ビットのポインタとすることができる。
信号プロセッサ１１０の連鎖にデータを書き込み、又は該連鎖からデータを読み込むときに、キャッシュ・ページのワードが使用される。各処理基板上の信号プロセッサ１１０のデジタル・データ・ラインは、一連の複数の信号プロセッサ１１０にわたりシフト・レジスタを通じて連鎖化することができる。従って、信号プロセッサ１１０に転送されたデータは、信号プロセッサ１１０を通じて直列に伝幡する。ページの最小アドレスを具備するワードからのビットは、データロード時の連鎖における最後の信号プロセッサ１１０へのシフト・レジスタのＬＳＢビットで終わる。
　
「【００７３】
　次に図９を参照すると、該図は信号プロセッサ１１０のブロック図９００を示す。信号プロセッサ１１０は、４つのアパーチャ・プロセッサ９０２、９０４、９０６、及び９０８と、デジタル制御ブロック９１０と、遅延調整回路９１２及び回復電圧回路９１４並びにバイアス回路９１６を含むことができるサポート回路とを含む。
【００７４】
　各アパーチャ・プロセッサ９０２−９０８は、１６の受信入力（例えばｓ０Ｉｎ０−ｓ０Ｉｎ１５）を含むが、これらは、受信サブアパーチャを形成するトランスデューサ素子に接続される。１つの実施形態において、受信サブアパーチャは三角形であり、１５のトランスデューサ素子から形成される。従って、各サブアパーチャ・プロセッサ９０２−９０８の１つの入力は使用されなくなる。各サブアパーチャ・プロセッサ９０２−９０８はまた、テスト入力（ｔｅｓｔｉｎとラベル付けされた）及びデジタル制御入力（ｐｇｍとラベル付けされた）を含む。
サブアパーチャ・プロセッサ９０２−９０８は、受信入力信号上でビームフォーミングを行い、受信サブアパーチャを介して得られたビームフォームされた信号を受信サブアパーチャ出力（ｓ０Ｏｕｔ−ｓ３Ｏｕｔとラベル付けされた）上に出力する。
【００７５】
　
デジタル制御ブロック９１０は、クロック（ｓＣｌｋ、例えば、２０ＭＨｚのシステムクロック）と、データ（ｓＤａｔａＩｎ０及び１、シリアルデータ入力、及びｓＣｄａｔａＩｎ、シリアル制御データ入力）と、制御（ｓＯＥＮ、信号プロセッサ１１０の出力イネーブル）信号とを含む。デジタル制御ブロックはまた、２つのデータ出力（ｓＤａｔａＯｕｔ０及び１）を含む。データ入力及び出力は、以下に述べるように、信号プロセッサ１１０を直列に連鎖するのに用いることができる。
【００７６】
　信号プロセッサ１１０内の回路を図１０に関して以下により詳細に説明する。図１０は、信号プロセッサ１１０内の狭帯域ビームフォーミング回路１０００を示す。各受信入力（その１つがｓｘＩｎ０とラベル付けされている）は、低ノイズ増幅器１００２と、ミキサーを含む重み付け及び加算ステージ（その１つが１００４とラベル付けされている）と、アナログ加算器（正の加算のアナログ加算器が１００５とラベル付けされ、負の加算のアナログ加算器が１００６とラベル付けされている）と、全域通過フィルタ１００８及び１００９とを通過する。更に、全域通過フィルタは、第２のアナログ加算器（その１つが１０１０とラベル付けされている）に接続され、ライン・ドライバ１０１２を通って受信サブアパーチャ出力（そのうちの１つはｓｘＯｕｔとラベル付け）を出る。」
　
「【００８６】
　
ライン・ドライバ１０１２は、ビームフォーミングされた受信信号を駆動してホストシステム１１６へ戻す。
　
「【００８９】
　次に図１３を参照すると、デジタル制御ブロック９１０内に含まれる信号プロセッサ１１０のデジタル・インターフェース１３００のブロック図が示されている。デジタル・インターフェース１３００は、４セットの６ビットレジスタ／メモリ１３０２及び１３０４、１３０６及び１３０８、１３１０及び１３１２、１３１４及び１３１６を含み、信号プロセッサ１１０によって処理される４つの受信アパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。デジタル・インターフェース１３００はまた、２つの１ビットのバンク・メモリ１３１８、１３２０と、２つのデータシフトレジスタ１３２２、１３２４と、多ビットのキー・レジスタ１３２６と、多ビットのコマンド・レジスタ１３２８とを含む。トライステイト・バッファ１３３０及び１３３２により、インターフェース１３００は、その出力をＳＯＥＮ信号の制御下で高インピーダンス状態に置くことができる。
【００９０】
　インターフェース１３００を用いて、信号プロセッサ１１０をプログラムし、設定し、読み込むことができる。インターフェース１３００は、１つのコマンド・ライン（ＳＣＤＡＴＡＩＮ）と、２つのデータ・ライン（ＳＤＡＴＡＩＮ０、１）と、１つのイネーブル・ライン（ＳＯＥＮ）と、１つのクロック・ラインＳＣＬＫ（図示せず）とを含む。ＳＤＡＴＡＩＮ０及びＳＤＡＴＡＩＮ１ラインは、シリアルデータ入力を２つのデータシフトレジスタ１３２２、１３２４（ＳＨＩＦＴＲＥＧＩＳＴＥＲ０、１とラベル付け）に供給し、ＳＣＤＡＴＩＮは、シリアルデータ入力を制御データシフトレジスタに供給する。１つの実施形態において、データシフトレジスタは２５ビット長とすることができ、制御シフト・レジスタは３６ビット長とすることができる。
【００９１】
　信号プロセッサ１１０は通常、超音波送信中にデジタル入力線がランダムな値を仮定することが予想される厳しい環境で用いられる。デジタル・インターフェースを通じて誤ったデータ及びコマンドを得ることのないように、イネーブル信号として３２ビットのキー・レジスタが用いられる。キー・レジスタに（信号プロセッサ１１０に事前に選択されて事前設定されたキーに比べて）正確なキーがあるときに、デジタルコントローラは４ビットのコマンド・レジスタ内にあるコマンドを実行する。
【００９２】
　
データ・ラインは、ＳＣＬＫデータ・クロックにより制御されるレジスタに同時にシフトすることができる。ＳＬＣＫは、例えば２０ＭＨｚで作動する。インターフェース１３００はまた、ＳＤＡＴＡＯＵＴ０及びＳＤＡＴＡＯＵＴ１とラベル付けされた２つのデジタル出力を含む点に留意されたい。これらの出力は、データシフトレジスタの出力であり、複数の信号プロセッサ１１０を連鎖的に接続するように用いることができる（図１４参照）。信号プロセッサ１１０からの出力データは、直列の連鎖を通じてシフトされ、連鎖の最後の信号プロセッサ１１０から読み出される。
【００９３】
　出力バスは、連鎖的に入力バスに接続されるので、該連鎖に書き込むときに、ＳＯＥＮ信号を用いて、最後の信号プロセッサ１１０の出力をトライステート・モード（Ｈｉ　Ｚモード）に置くことができる。シリアル・バスを介してデータを読み込むときに、ＳＯＥＮを用いて、最後の信号プロセッサ１１０からの出力を有効にすることができる。
【００９４】
　１つの実施形態において、３６ビットの制御データ・レジスタは、３２ビットのキー・レジスタ及び４ビットのコマンド・レジスタを含む。ＳＣＤＡＴＡＩＮラインは、処理基板１０６上の全ての信号プロセッサ１１０への別個の信号線とすることができる。更に、図１３に示されるように、直列シフト・レジスタは最上位ビット（ＭＳＢ）からシフトされる。すなわち、コマンド及びデータは、ＬＳＢのシフトが最初である。
【００９５】
　また図１３に示されるものは、６ビットの傾斜パラメータ・メモリであり、これは、信号プロセッサ１１０によって処理される４つの受信サブアパーチャの位置情報を記憶する。６ビットのメモリのペア１３０２、１３０４は、受信サブアパーチャのデルタＹ及びデルタＸ傾斜情報を記憶し、６ビットのメモリのペア１３０６、１３０８は、第２の受信サブアパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。同様に、６ビットのメモリのペア１３１０、１３１２は、第３の受信サブアパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶し、６ビットのメモリのペア１３１４、１３１６は、第４の受信アパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。次に、信号プロセッサの静的情報（幾何形状ＲＡＭ、設定レジスタ、エンコーダＲＡＭなど）をロードすると、シフト・レジスタ区域は、ロードされたデータに適合されている。
【００９６】
　
簡単に図１４を参照すると、該図は信号プロセッサ１１０の直列連鎖１４００を示している。直列連鎖１４００は、ＳＤＡＴＡＯＵＴ０、ＳＤＡＴＡＯＵＴ１、ＳＤＡＴＡＩＮ０、及びＳＤＡＴＡＩＮ１信号線を通じて接続される。
　
「【図１】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図７】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図９】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図１０】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図１３】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
「【図１４】
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
（３）上記（２）の摘記事項から、当初明細書等に記載されている「直列に伝搬される」データについては、いずれも「設定情報データ」であるといえる。（【図９】における「ｓＤａｔａＩｎ０及び１」、「ｓＤａｔａＯｕｔ０及び１」、【図１３】における「ＳＤＡＴＡＩＮ０及び１」「ＳＤＡＴＡＯＵＴ０及び１」並びに【図１４】についての【００９６】中の「ＳＤＡＴＡＯＵＴ０、ＳＤＡＴＡＯＵＴ１、ＳＤＡＴＡＩＮ０、及びＳＤＡＴＡＩＮ１」）
　「受信データ」については、例えば、「ライン・ドライバ１０１２は、ビームフォーミングされた受信信号を駆動してホストシステム１１６へ戻す。」（【００８６】）と記載されており、直接的にホストシステムに戻るものであり、信号プロセッサ間を伝搬するものではない旨の記載がなされているということができる。そして、「受信データ」が「信号プロセッサ間」を伝搬することは、上記（２）の摘記事項のどこにも記載されておらず、また、当初明細書等の他のどこにも記載されていない。
　すなわち、当初明細書等に記載の「直列に伝搬される」データは、いずれも「設定情報データ」であって、「受信データ」が「信号プロセッサ間」を伝搬することについてはどこにも記載されていなかったのであるから、直列に伝搬されるデータを「受信データ」とする上記の補正事項２は、新規事項を追加するものであり、該追加は新たな技術的意義を有することとなることは明らかであり、本件補正の上記の補正事項２が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであるということはできない。
　
（４）以上のとおりであるから、上記の補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものであるといえる。
　すなわち、上記の、本件補正前の「（第１と第２の）設定情報データ」を「（第１の）受信データ」とする補正は、当初明細書等に記載した事項の範囲内においてした補正であるということはできない。
　よって、本件補正は、特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下する。
　
第３　本願発明について
１　本願発明
　平成２４年５月１７日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２３年２月２１日付けの手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定されるとおりのものである。（上記「第２　平成２４年５月１７日付けの手続補正についての補正の却下の決定」の「１　本件補正について」の記載参照。）
　
２　特許法第１７条の２第３項の違反について
（１）原審の拒絶理由
　原審における、平成２３年２月２１日付けの手続補正が特許法第１７条の２第３項の要件に違反している旨の、平成２３年６月１０日付けで示された拒絶理由は次のとおりである。
　
「請求項１に係る発明は、第２の処理基板（１０６）について、『前記第１の処理基板（１０６）に対して直列に結合され連鎖状に配置された』ことを限定し、『前記第１と第２の設定情報データは前記第１と第２の処理基板（１０６、１０６）間で直列に伝搬され』ることも限定している。
　しかしながら、当初明細書の何れにも、第１の処理基板（１０６）と第２の処理基板（１０６）とを直列に結合し連鎖状に配置することが記載されておらず、自明であるとも言えない。また、設定情報データが直列に伝搬されることも記載されていない。」
　
（２）その後の経緯及び請求人（出願人）の対応
　上記の拒絶理由後の経緯は、「第１　手続の経緯」に述べたとおりである。そして、平成２４年５月１７日付けの審判請求書において、請求人は、平成２４年２月２３日付けでなされた平成２３年９月１２日付けの手続補正に対する補正の却下の決定に対しての不服を訴えることなく、同日付けで手続補正をなした。当該手続補正は、上記「第２」で補正の却下の決定がなされたものである。
　上記の審判の請求において,請求人は審判請求書で、上記の特許法第１７条の２第３項の違反の拒絶理由に対して次のように主張している。
　
「特許法第１７条の２第３項について
　平成２３年　６月１０日付け拒絶理由通知におきまして『請求項１に係る発明は、第２の処理基板（１０６）について、『前記第１の処理基板（１０６）に対して直列に結合され連鎖状に配置された』ことを限定し、『前記第１と第２の設定情報データは前記第１と第２の処理基板（１０６、１０６）間で直列に伝搬され』ることも限定している。』、『しかしながら、当初明細書の何れにも、第１の処理基板（１０６）と第２の処理基板（１０６）とを直列に結合し連鎖状に配置することが記載されておらず、自明であるとも言えない。また、設定情報データが直列に伝搬されることも記載されていない。』とのご指摘がありました。
　しかし、当該審判請求書と同時に提出いたしました手続補正書に記載されておりますように、『処理基板（１０６）』は『信号プロセッサ（１１０）』と補正されておりますので、補正後の特許請求の範囲の記載はご指摘の対象となるものではないと思料いたします。
　すなわち、少なくとも図１４、本願明細書第００１８、００２９段落の『キャッシュメモリ及びコントローラ１１２は、静的及び動的プローブ設定情報を、信号プロセッサ１１０へ転送する。静的設定情報は典型的には、空間的な素子の位置、電力設定、及び遅延設定マッピングテーブルである。動的情報は典型的には、ビーム毎に変わるサブアパーチャの方向情報である。デジタル信号線は、例えば、各処理基板１０６のクロック・ライン、各処理基板１０６の直列コマンド・データ・ライン、各処理基板１０６に接続される１つ又はそれ以上のデータ・ライン、１つ又はそれ以上の信号プロセッサ１１０の出力イネーブル、及びテスト信号を含むことができる。』、『コンフィギュレーションロード（ＬＤ＿ＣＯＮＦＩＧ）コマンドは、静的設定情報を信号プロセッサ１１０へロードする。静的設定情報は通常、信号プロセッサ１１０内の空間的素子位置、電力設定、及び遅延設定マッピングテーブルである。』との記載はかかる補正事項を開示します。
　なお、かかる補正は少なくとも誤記の訂正または不明瞭記載の釈明に該当する補正であると思料いたします。」
　
（３）当審の判断
　上記「第２」の「２」の「（２）」において摘記した記載事項、及び、その他の当初明細書等の記載事項から、当初明細書等に「第１の処理基板（１０６）に対して直列に結合され連鎖状に配置された第２の処理基板（１０６）」が記載されていないことも、「第１と第２の設定情報データは前記第１と第２の処理基板（１０６、１０６）間で直列に伝搬され」ることが記載されていないことも明らかである。
　そして、審判請求書における審判請求人の主張も、当該審判請求書と同時に提出した手続補正書によって「処理基板（１０６）」が「信号プロセッサ（１１０）」と補正されたので上記の拒絶理由は解消したとするものであって、当初明細書等に「第１の処理基板（１０６）に対して直列に結合され連鎖状に配置された第２の処理基板（１０６）」が記載されていないことについても、「第１と第２の設定情報データは前記第１と第２の処理基板（１０６、１０６）間で直列に伝搬され」ることが記載されていないことについても、否定するものではない。
　以上のとおりであるから、平成２３年２月２１日付けの手続補正は、当初明細書等に記載した範囲内においてしたものではないから、特許法第１７条の２第３項の規定に違反するものである。
　
３　むすび
　以上のとおり、平成２３年２月２１日付けの手続補正は、特許法第１７条の２第３項の規定を満たしていないから、原査定における平成２３年６月１０日付けの拒絶理由により、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。