【事件の表示】
　平成　２年特許願第１４６６９４号「周波数シンセサイザ」拒絶査定に対する審判事件［平成　４年　２月１０日出願公開、特開平　４−　４００１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成２年６月４日の出願であって、その請求項１に係る発明は、平成１０年１２月１６日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「出力周波数の変化ステップの大きい上位シンセサイザの単位周波数ステップ間を、周波数の変化ステップの小さい下位シンセサイザの出力周波数で補完する複合型の周波数シンセサイザにおいて、
　当該周波数シンセサイザの出力周波数が、上位シンセサイザの基準周波数の整数倍から所定の範囲内にあるか否かを判断する判断手段と、
　上記判断手段によって所定の範囲内にあると判断されたとき、当該周波数シンセサイザの出力周波数と整数分の１の関係にない副基準周波数に該上位シンセサイザの基準周波数を変更する基準周波数制御手段と、
　上記基準周波数制御手段によって変更された副基準周波数に基づいて、上位シンセサイザの分周比と下位シンセサイザの出力周波数とを変更する周波数制御手段と、
　を備えたことを特徴とする周波数シンセサイザ。」
　
２．引用例
　これに対して、当審において平成１３年５月１１日付けで通知した拒絶の理由に引用した特開平１−１４６４２７号公報（平成１年６月８日出願公開、以下「引用例１」という。）、及び、特開昭５２−４７３５８号公報（昭和５２年４月１５日出願公開、以下「引用例２」という。）には、それぞれ、次の事項が記載されている。
［引用例１］
Ａ．「ＰＬＬ発振器の基本回路は第５図のように、ＶＣＯ（電圧制御発振器）の発振周波数をプログラマブル分周器ＰＤで分周して、位相比較器φＤで基準周波数ｆＲと比較し、両周波数の位相差出力をローパスフィルタＬＰＦを通して得た直流電圧を制御電圧として発振周波数を設定するものであって、ＰＤの分周数をＮとすると
　　　　発振周波数＝ｆＲ×Ｎ
となり、Ｎ値を±１するごとに発振周波数はｆＲのステップで増減するのであるから、ＰＬＬ発振器の最小可変周波数はｆＲと等しくなる。・・・（中略）・・・ＳＳＢ通信機の局部発振器用のＰＬＬ回路には第６図のようなミキサ形ＰＬＬ回路が多く用いられる。これはＶＣＯとＰＤとの中間にミキサＭＩＸを入れたものであって、ＶＣＯの周波数をｆ１、ＭＩＸの局部発振周波数をｆ２、ＭＩＸ出力周波数をｆ３とすると、
　　　　　　　ｆ３＝ｆ１±ｆ２　
であるから、ｆ２を細かく変化することによりＰＤによる周波数変化ステップ以下の周波数が設定できる便宜がある。　　・・・（中略）・・・
　ＭＩＸ出力中には正規のｆ３の他にｆ１，ｆ２，ｆ１＋ｆ２およびｆ１の整数倍のスプリアス周波数が存在し、ループ回路を通ってＶＣＯ出力中にスプリアスとして混入するのを除くためＭＩＸ出力にはｆ３のみを通すようなバンドパスフィルタＢＰＦを備えているが、ｆ１とｆ２の高調波間のビートにより生ずるスプリアスは正規のｆ３と極めて近接する場合があって、いかなる種類のフィルタによっても除去が不可能であるので、以下にその発生状況を具体例により説明する。
　　・・・・（中略）・・・・
　第２図において、ｆ２は変化範囲が狭いので、約４２ＭＨｚ一定とし、ヨコ軸にミキサ入力周波数ｆ１と、これに対応する出力周波数ｆ２（「ｆ３」の誤記と認められる。）の両方の周波数で目盛ってあり、タテ軸は正規のミキサ出力周波数ｆ３と、該当するスプリアス出力との周波数差である。一例としてｆ１とｆ２の第２調波によるスプリアス出力につき考えると、ｆ１が４７ＭＨｚのとき２ｆ２は８４ＭＨｚであるから、差周波数は３７ＭＨｚであり、正規出力ｆ３（５ＭＨｚ）との差は＋３２ＭＨｚである。同様にしてｆ１が７７ＭＨｚではｆ３（３５ＭＨｚ）との差周波数は−２８ＭＨｚであり、中間の６３ＭＨｚではスプリアス出力は正規ｆ３（２１ＭＨｚ）と一致する。このように正規出力と交差する形のスプリアスを特にクロススプリアスと称し、いかなる種類のフィルタでも完全な除去は不可能である。」（第１頁右下欄第７行〜第２頁左下欄第１８行、及び第５、６、２図参照）
Ｂ．「本発明はミキサ形ＰＬＬ発振回路のミキサ動作に原因する、在来の手段では除去困難であったスプリアスを効果的に除去するのを目的とする。」（第２頁右下欄第１４〜１６行）
Ｃ．「この発明は第１図に概要の構成を示すような、所要の周波数をＶＣＯ１にて発振し、かつ出力発振周波数の高位桁をＰＤ１の分周比により設定するミキサ形の第１の主ＰＬＬ発振回路
１
１
２
１
　実際にはｆＲ１もＮ１も変化値が限定されるので、最初にｆＲ１とＮ１の変化値をスプリアスが発生せずにｆ１が元の周波数に近くなるように設定した上で、ｆ２を動かして残りの誤差量を補正するのが順当である。副ＰＬＬ発振回路
２
１
Ｄ．「第３図に本発明の実施回路構成例として、従来技術の項にて引用したと同じ・・・（中略）・・・ＰＬＬ発振回路のブロック図を示す。
　　・・・・（中略）・・・・
　ＰＤ１の上位桁設定データＤ１、ＰＤ２の下位桁設定データＤ２は、もともとセントラルプロセッサＣＰＵより供給する構成であるから、ｆ１にクロススプリアスを発生する周波数（前記の例では６３ＭＨｚ）の前後またはそれを含むＮ１につき適当な分周数の変更（例では４２を４０にする）を行い、同時にＰＤ２の分周数には２００を加える。またｆＲ１のための分周器は１／２６の固定分周器を１／２６と１／２５の簡単なプログラマブル分周器としてＣＰＵのデータＤ３により切り換える。」（第３頁左下欄第２行〜第４頁右上欄第３行、及び第３図参照）
　
　上記Ｃの記載に「除去の困難なクロススプリアスの混入によるスプリアス障害を生ずる出力発振周波数（第２図のｆ１）の付近において局部発振周波数（第２図のｆ２）を変化することにより、スプリアス混入の周波数を出力周波数から除外する」とあるが、同じくＣの記載に「実際にはｆＲ１もＮ１も変化値が限定されるので、最初にｆＲ１とＮ１の変化値をスプリアスが発生せずにｆ１が元の周波数に近くなるように設定した上で、ｆ２を動かして残りの誤差量を補正するのが順当である。」とあり、また、上記Ｄの記載に「ＰＤ１の上位桁設定データＤ１、ＰＤ２の下位桁設定データＤ２は、もともとセントラルプロセッサＣＰＵより供給する構成であるから、ｆ１にクロススプリアスを発生する周波数（前記の例では６３ＭＨｚ）の前後またはそれを含むＮ１につき適当な分周数の変更（例では４２を４０にする）を行い、同時にＰＤ２の分周数には２００を加える。またｆＲ１のための分周器は１／２６の固定分周器を１／２６と１／２５の簡単なプログラマブル分周器としてＣＰＵのデータＤ３により切り換える。」とあることから、引用例１記載のものにおいては、ＣＰＵが、ＰＬＬ発振回路の出力発振周波数がクロススプリアスの混入によるスプリアス障害を生ずる出力発振周波数の前後、すなわち所定の範囲内にあるか否かを判断し、所定の範囲内にあると判断されたとき、主ＰＬＬ発振回路の基準周波数ｆＲ１及びプログラマブル分周器ＰＤ１の分周数Ｎ１を変更するとともに、ＭＩＸの局部発振周波数、すなわち、副ＰＬＬ発振回路の出力発振周波数ｆ２を変更しているということができる。
　してみると、上記Ａ〜Ｄの記載を参酌することにより、引用例１には、次の発明が記載されているものと認められる。（以下、引用例１記載の発明という。）
　出力発振周波数の変化ステップの大きい主ＰＬＬ発振回路の単位周波数ステップ間を、周波数の変化ステップの小さい副ＰＬＬ発振回路の出力発振周波数で補完するミキサ形ＰＬＬ発振回路において、
　当該ミキサ形ＰＬＬ発振回路の出力発振周波数が、クロススプリアスの混入によるスプリアス障害を生ずる出力発振周波数から所定の範囲内にあるか否かを判断し、所定の範囲内にあると判断されたとき、主ＰＬＬ発振回路の基準周波数ｆＲ１及びプログラマブル分周器ＰＤ１の分周数Ｎ１を変更するとともに、副ＰＬＬ発振回路の出力発振周波数ｆ２を変更するＣＰＵ
　を備えたミキサ形ＰＬＬ発振回路。
　
［引用例２］
「一般にフェイズロックループ回路のスプリアスは・・・（中略）・・・基準周波数（ｆｒｅｆ）に起因する。スプリアス出力は基準周波数（ｆｒｅｆ）及びその高調波成分に応じて生じる。即ち基準周波数（ｆｒｅｆ）の間隔で生じる」（第２頁左上欄第５〜１５行）
　
３．対比
　本願発明と引用例１記載の発明とを対比すると、まず、引用例記載の発明における「主ＰＬＬ発振回路」、「副ＰＬＬ発振回路」、「ミキサ形ＰＬＬ発振回路」、「出力発振周波数」、「プログラマブル分周器ＰＤ１の分周数Ｎ１」は、本願発明における「上位シンセサイザ」、「下位シンセサイザ」、「複合型の周波数シンセサイザ」、「出力周波数」、「上位シンセサイザの分周比」に相当する。
　そして、引用例１記載の発明において、「ＣＰＵ」は、ミキサ形ＰＬＬ発振回路の出力発振周波数が所定の範囲内にあるか否かを判断する判断手段としての機能、該所定の範囲内にあると判断されたとき、主ＰＬＬ発振回路の基準周波数ｆＲ１をを変更する基準周波数制御手段としての機能、及び、プログラマブル分周器ＰＤ１の分周数Ｎ１と副ＰＬＬ発振回路の出力発振周波数ｆ２を変更する周波数制御手段としての機能を奏するものである。
　してみると、引用例１記載の発明における「ＣＰＵ」は、本願発明における「判断手段」、「基準周波数制御手段」、及び「周波数制御手段」に対応するものであるということができる。
　したがって、本願発明と引用例１記載の発明とは、
　出力周波数の変化ステップの大きい上位シンセサイザの単位周波数ステップ間を、周波数の変化ステップの小さい下位シンセサイザの出力周波数で補完する複合型の周波数シンセサイザにおいて、
　当該周波数シンセサイザの出力周波数が所定の範囲内にあるか否かを判断する判断手段と、
　上記判断手段によって所定の範囲内にあると判断されたとき、上位シンセサイザの基準周波数を変更する基準周波数制御手段と、
　上位シンセサイザの分周比と下位シンセサイザの出力周波数とを変更する周波数制御手段と、
　を備えた周波数シンセサイザ
の点で一致し、次の点で相違する。
　相違点（１）：「判断手段」が、本願発明においては、「当該周波数シンセサイザの出力周波数が、上位シンセサイザの基準周波数の整数倍から所定の範囲内にあるか否かを判断」しているのに対し、引用例１記載の発明においては、「当該ミキサ形ＰＬＬ発振回路の出力発振周波数が、クロススプリアスの混入によるスプリアス障害を生ずる出力発振周波数から所定の範囲内にあるか否かを判断」している点。
　相違点（２）：「基準周波数制御手段」が、本願発明においては、「当該周波数シンセサイザの出力周波数と整数分の１の関係にない副基準周波数に上位シンセサイザの基準周波数を変更」しているのに対し、引用例１記載の発明においては、主ＰＬＬ発振回路の基準周波数ｆＲ１を変更するに際し、当該ミキサ形ＰＬＬ発振回路の出力発振周波数と整数分の１の関係にない副基準周波数に変更するとはされていない点。
　相違点（３）：「周波数制御手段」が、本願発明においては、「基準周波数制御手段によって変更された副基準周波数に基づいて、上位シンセサイザの分周比と下位シンセサイザの出力周波数とを変更する」のに対し、引用例１記載の発明においては、プログラマブル分周器ＰＤ１の分周数Ｎ１と副ＰＬＬ発振回路の出力発振周波数ｆ２を変更することが、変更された主ＰＬＬ発振回路の基準周波数ｆＲ１に基づいてなされるとはされていない点。
　
４．当審の判断
　上記相違点について検討する。
　相違点（１）について、
　引用例２には、フェイズロックループ回路、すなわち、ＰＬＬ発振回路のスプリアスは、基準周波数（ｆｒｅｆ）に起因するものであり、スプリアス出力は基準周波数（ｆｒｅｆ）及びその高調波成分に応じて、すなわち、基準周波数（ｆｒｅｆ）の間隔で生じるということが記載されている。
　引用例１記載の発明においては、除去の困難なクロススプリアスの混入によりスプリアス障害を生ずることを問題としているために、「判断手段」が、「当該ミキサ形ＰＬＬ発振回路の出力発振周波数が、クロススプリアスの混入によるスプリアス障害を生ずる出力発振周波数から所定の範囲内にあるか否かを判断」しているが、引用例２には、ＰＬＬ発振回路のスプリアス出力が基準周波数（ｆｒｅｆ）の間隔で生じることが記載されており、スプリアス出力は、種々の原因で生じるものであるということができる。
　このように、種々の原因で生じるスプリアス出力のうち、どのようなスプリアス出力を問題視して解決するかは、当業者が回路設計上、適宜に考慮すべき事項にすぎないものと認められる。
　そして、上記基準周波数（ｆｒｅｆ）の間隔で生じるスプリアス出力を問題視したときに、「判断手段」を「当該周波数シンセサイザの出力周波数が、上位シンセサイザの基準周波数の整数倍から所定の範囲内にあるか否かを判断」するものとすることは、当業者が容易に想到し得ることと認められる。
　相違点（２）について、
　相違点（１）で検討したように、どのようなスプリアス出力を問題視するかは、当業者が回路設計上、適宜に考慮すべき事項にすぎないものと認められるが、上記基準周波数（ｆｒｅｆ）の間隔で生じるスプリアス出力を問題視したときに、「判断手段」を「当該周波数シンセサイザの出力周波数が、上位シンセサイザの基準周波数の整数倍から所定の範囲内にあるか否かを判断」するものとしたことに続いて、「基準周波数制御手段」を「当該周波数シンセサイザの出力周波数と整数分の１の関係にない副基準周波数に上位シンセサイザの基準周波数を変更」することは、問題視したスプリアス出力を回避するために当業者が当然なすべき事項にすぎないものと認められる。
　相違点（３）について、
　引用例１記載の発明において、上記Ｃの記載に、「最初にｆＲ１とＮ１の変化値をスプリアスが発生せずにｆ１が元の周波数に近くなるように設定した上で、ｆ２を動かして残りの誤差量を補正するのが順当である。」とあり、また、「ｆ１は元の周波数を保たなければならない」とあるように、基準周波数ｆＲ１、プログラマブル分周器ＰＤ１の分周数Ｎ１、副ＰＬＬ発振回路の出力発振周波数ｆ２の３者は、無関係に変更されるものではなく、ミキサ形ＰＬＬ発振回路の出力発振周波数ｆ１が元の周波数を保つように、連動して変更されるものである。
　してみると、問題視したスプリアス出力を回避するために、上位シンセサイザの基準周波数を、当該周波数シンセサイザの出力周波数と整数分の１の関係にない副基準周波数に変更した後、「基準周波数制御手段によって変更された副基準周波数に基づいて、上位シンセサイザの分周比と下位シンセサイザの出力周波数とを変更する」ことは、当業者が適宜に設計できる事項であるものと認められる。
　
　そして、本願発明の構成によってもたらされる効果も、引用例１、２に記載の発明から当業者ならば容易に予測することができる程度のものであって、格別なものとはいえない。
　
５．むすび
　したがって、本願発明は、引用例１、２記載の発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。