【事件の表示】
　平成　１年特許願第２５６９７２号「メモリ制御装置」拒絶査定に対する審判事件［平成　３年　５月２１日出願公開、特開平　３−１１９４４５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経韓及び本願発明
　　
　本願は、平成元年１０月３日の出願であって、その請求項１に係る発明（以下「本願発明」という。）は、平成８年１１月２２日付手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された次のとおりのものと認める。
　
　「メモリ部の入出力を制御するメモリ制御装置において、
　メモリデータ転送要求元からの要求アドレスに対し一定値を加算するアドレス加算部と、
　アドレス加算部からのアドレスを更新保持するアドレスレジスタと、
　前記メモリデータ転送要求元からの要求アドレスとアドレスレジスタに保持されているアドレスとが一致するか否かの比較を行い、その判定出力を送出するアドレス一致判定部と、
　前記メモリ部から読み出されたデータを格納し、該データを前記メモリデータ転送要求元へ転送すると共に、データが格納されると、データが格納されていることを示すバッファフル信号を出力する一対の出力データバッファ部と、
　前記アドレス一致判定部の判定出力に応じて、前記アドレスレジスタに保持されたアドレスと前記要求アドレスのいずれかを、前記メモリ部へ出力するアドレス選択部と、
　前記メモリデータ転送要求元からメモリデータの転送が要求されると、前記出力データバッファ部からのバッファフル信号に基づいて、出力データバッファ部にデータが格納されているか否か判断すると共に、前記アドレス一致判定部の出力に基づき、前記アドレスレジスタに保持されているアドレスと要求アドレスとが一致するか否か判断し、一方の出力データバッファ部にデータが格納されており、且つアドレスレジスタに保持されているアドレスが要求アドレスと一致した場合には、前記一方の出力データバッファ部に格納されているデータをメモリデータ転送要求元へ転送すると共に、要求アドレスに対し、アドレス加算部により一定値が加算され、新たにアドレスレジスタに保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納し、
　また、前記メモリデータ転送要求元からメモリデータの転送が要求されたときに、いずれの出力データバッファ部にもデータが格納されていないか又はアドレスレジスタに保持されているアドレスと要求アドレスとが一致しない場合には、前記アドレス選択部を介して要求アドレスを前記メモリ部へ供給し、メモリ部から要求アドレスのデータを読み出し、一方の出力データバッファ部に格納し、前記データ転送要求元へデータを転送すると共に、要求アドレスに対し、アドレス加算部により一定値が加算され、新たにアドレスレジスタに保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力（データ）バッファ部へ格納する制御部とを設けたことを特徴とするメモリ制御装置」
（なお、前記において、（）かっこ内は、前後の記載からみて補ったものである。）
　
２．引用例
　
　これに対して、原査定の拒絶理由に引用された特開昭６３−２７１６４７号公報（以下「引用例１」という。）には、次の事項が記載されている。
　
（１）「外部アドレスバスＡＢ１に接続され、バスアクセス・アドレスを計数するカウンタ、３は外部アドレスバスＡＢ１とカウンタ２につながる内部アドレスバスＡＢ２とに接続され、力ウンタ２の計数値と、現在のバスアクセス・アドレスを比較するコンパレータである。」（第２頁右上欄第１９行〜同頁左下欄第４行）
（なお、前記箇所には、「バスアクセス」と記載されているが、バスアクセス・アドレスの明らかな誤記と認められるので、前掲のとおり認定した。）
（２）「４は外部アドレスバスＡＢ１とカウンタ２につながる内部アドレスバスＡＢ２とに接続され、どちらか一方のアドレスバスを選択する切換回路で、ここで、切換えられたアドレスはメモリ１に加えられている。…（略）…６１、６２はメモリ読み出しの際のデータラッチ回路で、内部データバスＤＢ２を介してメモリ１につながっている。」（第２頁左下欄第５行〜１２行）
（３）「７はメモリ１のリード／ライト、カウンタ２、コンパレータ３及び切換回路４、ラッチ回路６１、６２等のコントロール回路で、コントロールバスＣＢＳにつながっている。」（第２頁左下欄第１３行〜１６行）
（４）「ラッチ回路６１がデータをラッチすると、カウンタ２（内部アドレス）は、（ｇ）に示すようにカウントアップされ、切換回路４によりメモリ１へのアドレスバスが内部アドレスバスＡＢ２に切換えられる。そして、メモリ１に与えられる（ｈ）、（ｉ）に示すＲＡＳ、ＣＡＳにより、メモリ１からは、システムアドレスａに＋１が加えられたアドレスｂから読み出されたデータが、ラツチ回路６２（Ｂラッチ）に（ｆ）に示すようにラッチされる」（第２頁右下欄第９行〜１８行）
（５）「次に、アクセスが来て、（ａ）に示すシステムアドレスがａ＋１＝ｂであって、連続アドレスアドセスである場合に、（ｂ）のストローブがイネーブルになり確認されると、ラッチ回路６２（Ｂラッチ）内には、（ｆ）に示すように既にアドレスａ＋１＝ｂのデータが用意されているので、そのデータは（ｄ）に示すように直ちにシステムデータバスＤＢ１に出力される。その後、（ｃ）に示すＡＣＫをイネーブルとし、ハンドシェイクを終了する。」（第３頁左上欄第６行〜１５行）
（６）「又、内部では、並行して、次のアドレスのメモリ１への読み出しを行う。連続アドレス・アクセスの場合、以上のような動作が繰返される。」（第３頁左上欄第１６行〜１９行）
（７）「尚、アドレスが不連続にアクセスされた場合、コンパレータ３によりそれが検出され、切換回路４は、外部アドレスバスＡＢ１がメモリ１に接続されるように切換え、通常のアクセスが行なわれる。」（３頁右上欄第１行〜４行）
　
　そして、引用例１に記載されたものでは、アクセスが来た際に、そのアドレスが前回のアクセスの際のアドレスに１を足したものに一致するかどうかで、初めて、連続アクセスであるか不連続アクセスであるかが判断され、連続アクセスであると判断された場合には、ラッチ回路内に既に用意されているデータを出力するようになっているが、これが、実現されるためには、次の技術事項が必須である。
　
（８）要求アドレスに対応するデータが一方のラッチ回路からシステムデータバスに出力されることに並行して、そのアクセスが連続アクセスであるか不連続アクセスであるかに関係なく、常に、そのアクセスのアドレスに１を足した次のアドレスのメモリ１への読み出しが行われ、読み出されたデータが他方のラッチ回路にラッチされること
　
　以上（１）〜（８）の事項及び図面に記載の事項を総合すると、引用例１には、次の発明（以下、「引用例１に記載された発明」という。）が記載されているものと認められる。
　
　メモリ部の入出力を制御するメモリ制御装置において、
　メモリデータ転送要求元からの要求アドレスに対し１を加算し保持するカウンタと、
　前記メモリデータ転送要求元からの要求アドレスとカウンタに保持されているアドレスが一致するか否かの比較を行い、その判定出力を送出するコンパレータと、
　前記メモリ部から読み出されたデータを格納し、該データを前記メモリデータ転送要求元へ転送する一対のラッチ回路と、
　前記コンパレータの判定出力に応じて、カウンタに保持されたアドレスと前記要求アドレスのいずれかを、前記メモリ部へ出力する切換回路と、
　前記メモリデータ転送要求元からメモリデータの転送が要求されると、前記コンパレータの出力に基づき、前記カウンタに保持されたアドレスと要求アドレスとが一致するか否か判断し、カウンタに保持されているアドレスが要求アドレスと一致した場合には、前記一方のラッチ回路に格納されているデータをメモリデータ転送要求元へ転送すると共に、要求アドレスに対し、カウンタにより１が加算され、新たにカウンタに保持されたアドレスを前記切換回路を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方のラッチ回路へ格納し、
　また、前記メモリデータ転送要求元からメモリデータの転送が要求されたときに、カウンタの値と要求アドレスとが一致しない場合には、前記切換回路を介して要求アドレスを前記メモリ部へ供給し、メモリ部から要求アドレスのデータを読み出し、一方のラッチ回路に格納し、前記データ転送要求元へデータを転送すると共に、要求アドレスに対し、カウンタにより１が加算され、新たにカウンタに保持されたアドレスを前記切換回路を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方のラッチ回路へ格納するコントロール回路とを設けたことを特徴とするメモリ制御装置
　
３．対比
　
　本願発明と引用例１に記載された発明とを比較すると、本願発明の「アドレス一致判定部」及び「アドレス選択部」は、それぞれ、引用例１に記載された発明の「コンパレータ」及び「切換回路」に相当し、本願発明の「アドレス加算部」と「アドレスレジスタ」とからなる構成、「一対の出力データバッファ部」及び「制御部」は、それぞれ、引用例１に記載された発明の「カウンタ」、「一対のラッチ回路」及び「コントロール回路」に対応するから、両者の一致点及び相違点は次のとおりとなる。
　
（１）一致点
　メモリ部の入出力を制御するメモリ制御装置において、
　メモリデータ転送要求元からの要求アドレスに対し（１を含む）一定値を加算し保持するアドレス加算・保持手段と、
　前記メモリデータ転送要求元からの要求アドレスとアドレス加算・保持手段に保持されているアドレスとが一致するか否かの比較を行い、その判定出力を送出するアドレス一致判定部と、
　前記メモリ部から読み出されたデータを格納し、該データを前記メモリデータ転送要求元へ転送する一対の出力データバッファ部と、
　前記アドレス一致判定部の判定出力に応じて、前記アドレス加算・保持手段に保持されたアドレスと前記要求アドレスのいずれかを、前記メモリ部へ出力するアドレス選択部と、
　前記メモリデータ転送要求元からメモリデータの転送が要求されると、前記アドレス一致判定部の出力に基づき、前記アドレス加算・保持手段に保持されているアドレスと要求アドレスとが一致するか否か判断し、アドレス加算・保持手段に保持されているアドレスが要求アドレスと一致した場合には、前記一方の出力データバッファ部に格納されているデータをメモリデータ転送要求元へ転送すると共に、要求アドレスに対し、アドレス加算・保持手段により一定値が加算され、新たにアドレス加算・保持手段に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納し、
　また、前記メモリデータ転送要求元からメモリデータの転送が要求されたときに、アドレスレジスタに保持されているアドレスと要求アドレスとが一致しない場合には、前記アドレス選択部を介して要求アドレスを前記メモリ部へ供給し、メモリ部から要求アドレスのデータを読み出し、一方の出力データ出力データバッファ部に格納し、前記データ転送要求元へデータを転送すると共に、要求アドレスに対し、アドレス加算・保持部により一定値が加算され、新たに該アドレス加算・保持部に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納する制御部とを設けたことを特徴とするメモリ制御装置
　
（２）相違点
　ａ．本願発明では、アドレス加算・保持部が、メモリデータ転送要求元からの要求アドレスに対し一定値を加算するアドレス加算部とアドレス加算部からのアドレスを更新保持するアドレスレジス夕とで構成されているのに対し、引用例１に記載された発明では、アドレス加算・保持部が、メモリデータ転送要求元からの要求アドレスに１を加算し保持するカウンタで構成されている点
　ｂ．本願発明では、一対の出力データバッファ部が、前記メモリ部から読み出されたデータを格納し、該データをメモリデータ転送要求元へ転送すると共に、データが格納されると、データが格納されていることを示すバッファフル信号を出力するように構成され、制御部が、前記メモリデータ転送要求元からメモリデータの転送が要求されると、前記出力データバッファ部からのバッファフル信号に基づいて、出力データバッファ部にデータが格納されているか否か判断すると共に、前記アドレス一致判定部の出力に基づき、前記アドレス加算・保持部に保持されているアドレスと要求アドレスとが一致するか否か判断し、一方の出力データバッファ部にデータが格納されており、且つアドレス加算・保持部に保持されているアドレスが要求アドレスと一致した場合には、前記一方の出力データバッファ部に格納されているデータをメモリデータ転送要求元へ転送すると共に、要求アドレスに対し、アドレス加算・保持部により一定値が加算され、新たにアドレス加算・保持部に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納し、また、前記メモリデータ転送要求元からメモリデータの転送が要求されたときに、いずれの出力データバッファ部にもデータが格納されていないか又はアドレスレジスタに保持されているアドレスと要求アドレスとが一致しない場合には、前記アドレス選択部を介して要求アドレスを前記メモリ部へ供給し、メモリ部から要求アドレスのデータを読み出し、一方の出力データバッファ部に格納し、前記データ転送要求元へデータを転送すると共に、要求アドレスに対し、アドレス加算・保持部により一定値が加算され、新たにアドレス加算・保持部に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納するのに対し、
　引用例１に記載された発明では、出力データバッファ部が、前記メモリ部から読み出されたデータを格納し、該データをメモリデータ転送要求元へ転送する際に、前記メモリデータ転送要求元からメモリデータの転送が要求されると、前記アドレス一致判定部の出力に基づき、前記アドレス加算・保持手段に保持されているアドレスと要求アドレスとが一致するか否か判断し、アドレス加算・保持手段に保持されているアドレスが要求アドレスと一致した場合には、前記一方の出力データバッファ部に格納されているデータをメモリデータ転送要求元へ転送すると共に、要求アドレスに対し、アドレス加算・保持手段により一定値が加算され、新たにアドレス加算・保持手段に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納し、また、前記メモリデータ転送要求元からメモリデータの転送が要求されたときに、アドレスレジスタに保持されているアドレスと要求アドレスとが一致しない場合には、前記アドレス選択部を介して要求アドレスを前記メモリ部へ供給し、メモリ部から要求アドレスのデータを読み出し、一方の出力データ出力データバッファ部に格納し、前記データ転送要求元へデータを転送すると共に、要求アドレスに対し、アドレス加算・保持部により一定値が加算され、新たに該アドレス加算・保持部に保持されたアドレスを前記アドレス選択部を介してメモリ部へ供給し、該アドレスのデータをメモリ部から読み出し、他方の出力データバッファ部へ格納する点
　
４．相違点についての判断
　
（１）相違点ａについて
　前記２に認定のとおり、引用例１に記載された発明のカウンタは、アドレスに１を加算する共に加算されたアドレスを保持するものであることは明らかであり、また、カウンタを用いても、１以外の任意の一定値をカウントアップすることが可能であるから、引用例１に記載された発明のカウンタを、要求アドレスに対し一定値を加算するアドレス加算部と該アドレス加算部からのアドレスを更新保持するアドレスレジスタに置き換えることは単なる均等手段の置換に過ぎない。
　
（２）相違点ｂについて
　イ．この点の相違は、要するに、本願発明では、出力データバッファ部を、データが格納されるとデータが格納されていることを示すバッファフル信号を出力するように構成すると共に、制御部において、メモリデータの転送が要求されると、前記バッファフル信号に基づいて出力データバッファ部にデータが格納されているか否かの判断を行うのに対し、引用例１に記載された発明では、そうではない点での差異に帰着するものと認められる。
　そこで、引用例１に記載された発明について精査すると、該発明は、いずれのラッチ回路を一方とし、いずれのラッチ回路を他方とするかの管理を行わなければ、メモリ部から読み出したデータをいずれのラッチ回路に格納するか或いはいずれのラッチ回路に格納されているデータをメモリデータ転送要求元へ転送するかの制御が行えないのであるから、ラッチ回路における格納状態を示す情報を、どこか（例えば、コントロール回路７）に保持しているものと認められる。
　とすれば、本願発明では、前記格納状態を示す情報を、出力データバッファ部に持たせているのに対して、引用例１に記載された発明では、そうではないという点で、両者は相違していることになるが、前記格納状態を示す情報をどこに持たせるかは、当業者が必要に応じて適宜に成し得た設計的事項と言うべきである。
　ロ．なお、本願明細書の特許請求の範囲の請求項１の記載によれば、本願発明は、出力データバッファ部にデータが格納されておらず、且つアドレスレジスタに保持されているアドレスと要求アドレスとが一致する場合において、引用例１に記載された発明とは異なる処理が行なわれるかのように解される。
　しかしながら、アドレスレジスタに保持されているアドレスと要求アドレスとが一致するためには、前回のメモリデータ転送要求によって一定値が加算されたアドレスがアドレスレジスタに保持されていることが前提となるところ、その場合には、前回のメモリデータ転送要求によって出力データバッファ部には必ずデータが格納されているので、出力データバッファ部にデータが格納されておらず、且つアドレスレジスタに保持されているアドレスと要求アドレスとが一致することは起こらないので、結局、本願発明と引用例１に記載された発明とは、この点による処理の差はないものと認められる。
　
５．審判請求人の主張について
　
　請求人は、審判請求書において、「引用例においては、ラッチ回路にデータがラッチされているか否かに関わらず、メモリデータの転送が一旦終了してある時間経過後に、再びメモリデータ転送要求元からメモリデータ転送要求があったときは、ラッチ回路にデータなしと判断し、ラッチ回路に新たにデータを格納します。これは、引用例が、再開後第１回目のアクセスか否かでラッチ回路のデータの有無を判断することを前提としており、再開後第１回目のメモリデータ転送要求の場合には、ラッチ回路にデータラッチされていないと判断する」（第６頁第２３行〜２９行）旨主張するが、前記２に認定のとおり、引用例１に記載された発明は、前回のメモリデータ転送要求から時間とは無関係に、単に、要求アドレスが前回の要求アドレスに１を足したものと一致するか否かで、連続アクセスか不連続アクセスかを判断するものであり、また、連続アクセスか不連続アクセスか関係なく、常に、要求アドレスに１を足した次のアドレスのメモリ部への読み出しが行われ、読み出されたデータが他方のラッチ回路に格納されるものと認められるので、請求人の前記主張は、引用例１に記載された発明を誤認したものであって、認められない。
　
６　むすび
　
　したがって、本願発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。