【事件の表示】
　平成　１年特許願第１６４２３５号「マルチポートＳＲＡＭ」拒絶査定に対する審判事件［平成　３年　２月　７日出願公開、特開平　３−　２９１８６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１年６月２６日の出願であって、その請求項１に係る発明（以下、「本願発明」という）は、平成７年１２月１５日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりのものと認める。
「互いの入力と出力を接続した第１インバータ及び第２インバータとからなるメモリセルと、前記第１インバータの入力と第１書込みビット線を接続する第１書込みＦＥＴと、前記第２インバータの入力と第２書込みビット線を接続する第２書込みＦＥＴと、前記第１、第２書込みＦＥＴのゲートに接続された書込みワード線と、前記第１インバータの入力と第１読出しビット線を接続する第１読出しＦＥＴと、前記第２インバータの入力と第２読出しビット線を接続する第２読出しＦＥＴと、前記第１、第２読出しＦＥＴのゲートに接続された読出しワード線と、書込みデータを前記第１書込みビット線に出力するための第１書込みアンプと、書込みデータの反転結果を前記第２書込みビット線に出力するための第２書込みアンプと、前記第１、第２読出しビット線の電位差を検出し、差動増幅するセンスアンプと、読出しと書込みが同一アドレスに対して行われることを検出し、結果を出力するアクセス競合検出回路と、前記アクセス競合検出回路の出力をゲート入力とし、前記センスアンプの出力と、前記第１書込みビット線を接続する短絡用ＦＥＴとからなることを特徴とするマルチポートＳＲＡＭ。」
　
２．引用例           
　これに対して、原査定の拒絶の理由で引用された特開平１−１５４３９１号公報（以下、「引用例１」という）には、「トランジスタ１６のドレインはトランジスタ２０のゲートに接続され、かつトランジスタ２０のドレインがトランジスタ１６のゲートに接続されている。トランジスタ１６のドレインにはＮチャネルＭＯＳトランジスタ２４、２６のソースが接続され、かつトランジスタ２０のドレインにはＮチャネルＭＯＳトランジスタ２８、３０のソースが接続されている。トランジスタ２４のドレインは外部の書込みビット線３２に接続され、トランジスタ２６のドレインには外部の読出しビット線３４が接続されている。同様に、トランジスタ２８のドレインが別の外部の書込みビット線３６に接続され、かつトランジスタ３０のドレインが別の外部の読出しビット線３８に接続されている。トランジスタ２４、２８のゲートは外部の書込み列線４０に接続され、トランジスタ２６、３０のゲートは外部の読出し列線４２に接続されている」（公報第２頁左下欄第４行乃至同頁右下欄１行）、「データはデータ入力線５４からバッファ５６を介して書込みビット線３２へ、及びインバータ５８を介して書込みビット線３６に伝送される」（公報第２頁右下欄第１０行乃至１２行）、「メモリセル１０のデータが読出しビット線３４、３８に引き出されてセンス増幅器６０に印加され」（公報第３頁左上欄第９行乃至１１行）、「書込み列線４０及び読出し列線４２が同時にアドレスされると、ＡＮＤゲート４４からの信号が高レベルになる。トランジスタ５０、５２がオン状態となり、書込みビット線３２と読出しビット線３４との間、及び書込みビット線３６と読出しビット線３８との間が直接伝送可能に接続される」（公報第３頁左上欄第１４行乃至２０行）、「本発明は上述の実施例に示されるようなＦＩＦＯメモリセルのみに限定されるものではなく、他のいかなるデュアルポートメモリセルにも適用することができる」（公報第３頁右上欄第１２行乃至１５行）が記載されている。
　よって引用例１には、「トランジスタ２０及びトランジスタ１６は互いにゲートとドレインを接続し、トランジスタ２０のゲートはＮチャネルＭＯＳトランジスタ２４を介して書込みビット線３２と接続され、トランジスタ１６のゲートはＮチャネルＭＯＳトランジスタ２８を介して書込みビット線３６と接続され、トランジスタ２４及び２８のゲートは書込み列線４０に接続され、トランジスタ２０のゲートはＮチャネルＭＯＳトランジスタ２６を介して読出しビット線３４に接続され、トランジスタ１６のゲートはＮチャネルＭＯＳトランジスタ３０を介して読出しビット線３８と接続され、トランジスタ２６及び３０のゲートは読出し列線４２に接続され、入力されたデータはバッファ５６を介して書込みビット線３２及びインバータ５８を介して書込みビット線３６に伝送され、メモリセル１０のデータは読出しビット線３４及び３８に引き出されてセンス増幅器６０に入力される構成を基本構成とし、書込み列線４０及び読出し列線４２が同時にアドレスされると、ＡＮＤゲート４４からの信号が高レベルとなってトランジスタ５０及び５２をオン状態とし、書込みビット線３２と読出しビット線３４との間、及び書込みビット線３６と読出しビット線３８との間を直接伝送可能に接続するデュアルポートＳＲＡＭ」が記載されていると認められる。
　同じく原査定の拒絶の理由で引用された特開平１−１２２０９３号公報（以下、「引用例２」という）には、「この発明の目的は、複数のポートにより指定されるアドレスが一致しかつその一方及び他方のポートがそれぞれ書き込みモード及び読み出しモードとされる場合でも、最新の書き込みデータを高速に読み出しうる多ポートメモリを提供すること」（公報第２頁右上欄第１３行乃至１７行）、「ポートＡを介して供給されるアドレス信号ａａ０〜ａａｉとポートＢを介して供給されるアドレス信号ａｂ０〜ａｂｉが１ビットでも一致せず、アドレス一致検出信号ａｍがロウレベルとされるとき、反転アドレス一致検出信号ａｍ（バー）はハイレベルとなる。したがって、データ選択回路ＤＳＬは、対応するポートＢのリードアンプＲＡＢから供給される読み出しデータｄｒ０〜ｄｒｎを選択し、データバッファＤＢＢに伝達する。一方、上記アドレス信号ａａ０〜ａａｉ及びアドレス信号ａｂ０〜ａｂｉが全ビット一致し、アドレス一致検出信号ａｍがハイレベルとされるとき、反転アドレス一致検出信号ａｍ（バー）はロウレベルとなる。このとき、ポートＡが書き込みモードとされると、データ選択回路ＤＳＬは、ポートＡのデータバッファＤＢＡから供給される書き込みデータｄａ０〜ｄａｎを選択し、読み出しデータｄｂ０〜ｄｂｎとしてデータバッファＤＢＢに伝達する」（公報第５頁右下欄第１５行乃至第６頁左上欄１２行）の記載から、引用例２には、「最新の書き込みデータを高速に読み出すために、一方のポートＡから書き込みモードのアドレスが指定され、他方のポートＢから読み出しモードのアドレスが指定された場合、両アドレスが一致しているかを検出し、データ選択回路ＤＳＬは、アドレスが一致していればポートＡのデータバッファＤＢＡから供給される書き込みデータを読み出しデータとしてデータバッファＤＢＢへ出力させ、アドレスが一致していなければポートＢのリードアンプＲＡＢから供給される読み出しデータｄｒ０〜ｄｒｎをデータバッファＤＢＢに伝達する」ことが記載されていると認められる。
　
３．対比
　そこで本願発明と引用例１記載の発明とを対比すると、引用例１記載の発明の「トランジスタ２０」、「トランジスタ１６」、「ＮチャネルＭＯＳトランジスタ２４」、「書込みビット線３２」、「ＮチャネルＭＯＳトランジスタ２８」、「書込みビット線３６」、「書込み列線４０」、「ＮチャネルＭＯＳトランジスタ２６」、「読出しビット線３４」、「ＮチャネルＭＯＳトランジスタ３０」、「読出しビット線３８」、「読出し列線４２」、「入力されたデータ」、「バッファ５６」、「インバータ５８」、「センス増幅器６０」、「トランジスタ５０」、「ＡＮＤゲート４４」、「デュアルポートＳＲＡＭ」は、それぞれ本願発明の「第１インバータ」、「第２インバータ」、「第１書込みＦＥＴ」、「第１書込みビット線」、「第２書込みＦＥＴ」、「第２書込みビット線」、「書込みワード線」、「第１読出しＦＥＴ」、「第１読出しビット線」、「第２読出しＦＥＴ」、「第２読出しビット線」、「読出しワード線」、「書込みデータ」、「第１書込みアンプ」、「第２書込みアンプ」、「センスアンプ」、「短絡用ＦＥＴ」、「アクセス競合検出回路」、「マルチポートＳＲＡＭ」に相当しているので、両者は、
　「互いに入力と出力を接続した第１インバータ及び第２インバータとからなるメモリセルと、前記第１インバータの入力と第１書込みビット線を接続する第１書込みＦＥＴと、前記第２インバータの入力と第２書込みビット線を接続する第２書込みＦＥＴと、前記第１、第２書込みＦＥＴのゲートに接続された書込みワード線と、前記第１インバータの入力と第１読出しビット線を接続する第１読出しＦＥＴと、前記第２インバータの入力と第２読出しビット線を接続する第２読出しＦＥＴと、前記第１、第２読出しＦＥＴのゲートに接続された読出しワード線と、書込みデータを前記第１書込みビット線に出力するための第１書込みアンプと、書込みデータの反転結果を前記第２書込みビット線に出力するための第２書込みアンプと、前記第１、第２読出しビット線の電位差を検出し、差動増幅するセンスアンプと、読出しと書込みが同一のメモリセルに対して行われることを検出し、結果を出力するアクセス競合検出回路と、前記アクセス競合検出回路の出力をゲート入力とし、前記第１書込みビット線を短絡する短絡用ＦＥＴとからなるマルチポートＳＲＡＭ」である点で一致し、次の点で相違している。
（１）同一のメモリセルに対する書込みと読出しの競合の検出に関して、本願発明は「読出しと書込みが同一アドレスに対して行われる」ことを検出しているのに対して、引用例１記載の発明は書込みワード線と読出しワード線の信号レベルにより検出している点。
（２）同一のメモリセルに対して書込みと読出しが競合した時、書込みデータを読出しデータとして出力する時、本願発明は第１書込みビット線とセンスアンプの出力とを短絡して書込データを読出しデータとしてセンスアンプの出力側へ出力しているのに対し、引用例１記載の発明は第１及び第２書込みビット線とセンスアンプの入力とを短絡して書込データを読出しデータとしてセンスアンプの入力側へ出力している点。
　　
４．当審の判断
　上記相違点（１）について検討すると、メモリの分野において、同一のメモリセルに対して書込みと読出しが競合したことを検出する場合、アドレスにより検出することは、引用例２に記載されているので、引用例１記載のメモリセル回路に引用例２記載の発明の構成を採用することに、格別の困難性は認められない。
　上記相違点（２）について検討すると、同一のメモリセルに対して書込みと読出しが競合した時、書込みデータを読出しデータとしてセンスアンプの出力側へ出力する構成は引用例２に記載されているので、引用例１記載の発明において第１書込みビット線とセンスアンプの出力とを短絡して書込データを読出しデータとしてセンスアンプの出力側へ出力することは、引用例２記載の発明から、当業者が容易に推考できたものである。
　そして、本願発明の効果は、引用例１、２に記載の効果から容易に予想できる程度のものである。
　　
５．むすび
　したがって、本願発明は引用例１及び２に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。