【事件の表示】
　平成　５年特許願第２９６０１２号「半導体記憶装置」拒絶査定に対する審判事件［平成　７年　５月１９日出願公開、特開平　７−１３０１７７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年１１月２日に出願されたものであって、その発明の要旨は、平成６年８月１１日および平成９年１０月２７日付け手続補正書により補正された明細書の特許請求の範囲に記載されたとおりのものにあると認められ、その請求項１に係る発明は次のとおりである。
「【請求項１】　　
　　周期的に発生される内部プリチャージ信号線がゲートに印可され、ビット線と電源線間に挿入されたプリチャージ用トランジスタと、前記プリチャージ用トランジスタと並列に接続されたＰチャンネル型のビット線レベル補償トランジスタとを備えた半導体記憶装置において、前記ビット線レベル補償用トランジスタのゲート電極に前記ビット線の電位を印可するようにしたことを特徴とする半導体記憶装置。」
（なお、上記「内部プリチャージ信号線」は「内部プリチャージ信号」の、また、「印可」は「印加」の誤記と認定する。）
２．引用例・周知例
（引用例）
　これに対して、原審における拒絶の理由に引用された、特開昭５８−１２１９３号公報（以下、「引用例１」という。）には、　　
「前記ブリチャージ回路３の従来回路を第２図に示す。図において、ＭＯＳトランジスタＴ１，Ｔ２は　電源Ｖｃｃとビット線Ｑｎとの間に並列接続され、トランジスタＴ１、のゲートは電源Ｖｃｃに接続され、トランジスタＴ２のゲートにはプリチャージ信号ＰＣが入力される。また、ＭＯＳトランジスタＴ３，Ｔ４は電源Ｖｃｃとビット線Ｑｎとの間に並列接続され、トランジスタＴ４のゲートは上記電源Ｖｃｃに接続され、トランジスタＴ３のゲートには上記信号ＰＣが入力される。さらに、２つのピット線Ｑｎ、Ｑｎ（アッパーライン付き）間には、ゲートに上記信号ＰＣが入力されるＭＯＳトランジスタＴ５が接続されている。ここで、トランジズタＴ１，Ｔ４はメモリセル１の負荷トランジスタとして働き、トランジスタＴ２，Ｔ３は信号ＰＣにより電源Ｖｃｃからビット線Ｑｎ，Ｑｎを充電するためのプリチャージ用トランジスタとして動作、またトランジスタＴ５はビット線Ｑｎ，Ｑｎ（アッパーライン付き）の電位を等しくする働きをする。
　上記の様な構成のプリチャージ回路においては、第３図の波形図に示すようにまず行線ＳＬが選択されて“１”レベルになる前に、プリチャージ信号ＰＣが　“１”レべルとなってビット線Ｑｎ，Ｑｎ（アッパーライン付き）に対するプリチャージが開始される。つまり、プリチャージ信号ＰＣが“１”レベルとなると、トランジスタＴ２，Ｔ３が導通し、ビット線Ｑｎ、Ｑｎ（アッパーライン付き）は充電される。この時、ビット線Ｑｎ（アッパーライン付き）はビット線Ｑｎと同電位になる迄充電され、この充電電流がピーク電流となって現われる。従って、メモリ容量の増大とともに相対的に大きくなるビット線容量の充毎時に大きな瞬時ピーク電流が流れ、これが雑音源となり、回路の動作マージンに悪影響を及ぼしていた。」（引用例１の第２頁下右欄欄第５行目〜第３頁上左欄第１６行目）（尚、アッパーラインを文章作成上の制約で引くことができないので、○（アッパーライン付き）と記載する。）と記載され、第２図にはプリチャージ回路の詳細な回路図が示されている。
　これらの記載からみて引用例１には次のことが記載されているものと認められる。
「プリチャージ信号ＰＣがゲートに入力される、ビット線と電源源間に挿入されたプリチャージ用トランジスタＴ２、Ｔ３と、前記プリチャージ用トランジスタＴ２、Ｔ３と並列に接続されメモリセルの負荷トランジスタとして働くトランジズタＴ１、Ｔ４とを備え、前記トランジズタＴ１、Ｔ４のゲートに電源の電位を印加するようにした半導体メモリ。」
（周知例）
　さらに、原審における拒絶の理由に引用された、特開平５−２７４８８２号公報（以下、「周知例１」という。）には、
「【産業上の利用分野】
　本発明は半導体記憶装置に関するものであり。特にスタティックＲＡＭのビット線の負荷回路に関するものである。」（周知例１の第２頁第１欄第１６〜１８行目）、
「【０００９】図１は本発明の第１の実施例を示すスタティックＲＡＭの回路図である。ビット線の負荷回路はＰチャネルＭＯＳＦＥＴ１、２とＮチャネルＭＯＳＦＥＴ３、４で構成されている。１、２のゲートは接地電位Ｖｓｓに固定されているためビット線１１、１２の電圧がＶｓｓからＶｄｄにわたって常に導通状態にある。３と４のゲートはドレインと同じＶｄｄに接続され、図６の３、４と同様にソースであるビット線の電圧がＶｄｄ−Ｖｔｈ以上では電流は流れず、Ｖｄｄ−Ｖｔｈ以下で電圧が低くなるに従って電流が増加する。図７は図１の回路のビット線の電圧に対する電流を表わしている。１０５はＬレベル側のメモリセルに流れる電流であり、１０１は図１のＰチャネルＭＯＳＦＥＴ１、２の電流、１０３はＮチャネルＭＯＳＦＥＴ３、４の電流を示す。ビット線の負荷の電流は１０１と１０３の和になり図中の１００で示す特性になる。この特性は図からも明らかなようにビット線の電圧がＶｄｄからＶｄｄ−ＶｔｈにかけてはＰチャネルＭＯＳＦＥＴの電流１０１に依存した少ない電流でその傾きも小さいが、Ｖｄｄ−Ｖｔｈから０ＶにかけてはＮチャネルＭＯＳＦＥＴの電流１０３が支配的になり大きな電流が流れる。１０５との交点からＬレベル側のビット線電圧はＢになり、Ｈレベル側は１００の電流が０になるＡである。図８と比較してＡとＢの電圧差すなわちデータの読み出し電圧は大きな値が得られる。またＢ以下で１００の電流は急に立ち上がっているためＢの電圧は変動しにくい。」（周知例１の第３頁第３欄第４〜２９行目）、
「【００１１】図３は３、４にＰチャネルのＭＯＳＦＥＴを使用した場合の本発明の例である。３、４のゲートはドレインと同じビット線１１、１２に接続されソースの電圧がＶｄｄに固定されている。３、４に電流が流れるのは１１、１２の電圧がＶｄｄ−Ｖｔｈ以下のときであるが、図１と異なりソースがＰチャネルＭＯＳＦＥＴの基板であるＶｄｄと同電位であるためＶｔｈはＭＯＳＦＥＴのバックゲート効果を含まない安定した値になる。またビット線の負荷回路がＰチャネルＭＯＳＦＥＴだけで構成されるため１、２のＭＯＳＦＥＴとチャネルのタイプを分けるための分離領域の面積を節減できる。」（周知例１の第３頁第３欄第４６行目〜同頁第４欄第６行目）記載され、第１図には第１の実施例を示す回路図が、第３図には第３の実施例を示す回路図が示されている。
　これらの記載からみて、周知例１には、「スタッティックＲＡＭのビット線の負荷回路に、ゲートが電源に接続されたＮチャンネルＭＯＳＦＥＴを用いる場合と、ゲートがビット線に接続されたＰチャンネルＭＯＳＦＥＴとを用いる場合とにおいて同様な動作をすること、また、そのＭＯＳＦＥＴに電流が流れるのはビット線の電圧がＶｄｄ−Ｖｔｈ以下のときであること。」が記載されている。
３．対比
　そこで、本願請求項１に係る発明（以下、「本願発明」という。）と、引用例１に記載されたものとを対比すると、引用例１の「プリチャージ信号」、「電源」、「半導体メモリ」は、それぞれ本願発明の「内部プリチャージ信号」、「電源線」、「半導体記憶装置」に相当するものと認められるから、
両者は
「周期的に発生される内部プリチャージ信号がゲートに印加され、ビット線と電源線間に挿入されたプリチャージ用トランジスタと、前記プリチャージ用トランジスタと並列に接続されたトランジスタとを備えた半導体記憶装置。」
である点において一致し、次の点で相違している。
（相違点）
（１）相違点１
　プリチャージ用トランジスタと並列に接続されたトランジスタと、そのトランジスタのゲート電極に印加される電位が、本願発明は、Ｐチャンネル型のビット線レベル補償トランジスタで、ゲートにはビット線の電位が印加されているのに対して、引用例１は、メモリセルの負荷トランジスタとして働くトランジズタであって、ゲートには電源の電位が印加されている点。
４．当審の判断
　上記相違点を検討すると、
（１）相違点１について、
　一般的に、ＮチャンネルＭＯＳＦＥＴで構成された回路をＰチャンネルＭＯＳＦＥＴで構成された回路に置き換えることは通常行われていることであり、例えば、半導体記憶装置の負荷回路においても、スタッティックＲＡＭのビット線の負荷回路に、ゲートが電源に接続されたＮチャンネルＭＯＳＦＥＴを用いる場合と、ゲートがビット線に接続されたＰチャンネルＭＯＳＦＥＴとを用いる場合とにおいて同様な動作を行うことが、上記周知例１（原審における拒絶の理由に引用された、特開平５−２７４８８２号公報）に記載されているいるから、引用例１において、トランジスタＴ１、Ｔ４を、ゲートがビット線に接続されたＰチャンネル型のトランジスタとすることは当業者が容易に想到し得ることである。
　そして、本願発明は、前記引用例１及び上記周知事項に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
５．むすび
　従って、本願請求項１に係る発明は、前記引用例１に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。