(57)【要約】【課題】高集積化と高い歩留りの両立が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、前記基板の第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列された複数の電極膜と、前記第１方向に延びる複数の半導体部材と、各前記電極膜と各前記半導体部材との間に設けられた電荷蓄積部材と、制御回路と、を備える。前記制御回路は、前記電極膜と前記半導体部材との交差部分に形成される複数のメモリセルを第１群及び第２群に分類し、前記第１群の前記メモリセルに対しては、ｎ値（ｎは２以上の整数）のデータの書込、読出及び消去を行い、前記第２群の前記メモリセルに対しては、ｍ値（ｍはｎより大きい整数）のデータの書込、読出及び消去を行う。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列された複数の電極膜と、
前記第１方向に延びる複数の半導体部材と、
各前記電極膜と各前記半導体部材との間に設けられた電荷蓄積部材と、
前記電極膜と前記半導体部材との交差部分に形成される複数のメモリセルを第１群及び第２群に分類し、前記第１群の前記メモリセルに対しては、ｎ値（ｎは２以上の整数）のデータの書込、読出及び消去を行い、前記第２群の前記メモリセルに対しては、ｍ値（ｍはｎより大きい整数）のデータの書込、読出及び消去を行う制御回路と、
を備えた半導体記憶装置。
【請求項２】
前記複数のメモリセルのそれぞれが前記第１群に属するか前記第２群に属するかを示す情報を記憶する記憶部をさらに備えた請求項１記載の半導体記憶装置。
【請求項３】
前記第１方向及び前記第１方向に対して交差した第２方向に沿って拡がり、前記複数の電極膜を、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に沿って分断する絶縁板をさらに備え、
前記複数のメモリセルは、前記絶縁板によって複数のブロックに区画され、一の前記ブロックに属する前記メモリセルは前記第１群に属し、他の前記ブロックに属する前記メモリセルは前記第２群に属する請求項１または２に記載の半導体記憶装置。
【請求項４】
一の前記電極膜が構成する前記メモリセルは前記第１群に属し、他の前記電極膜が構成する前記メモリセルは前記第２群に属する請求項１または２に記載の半導体記憶装置。
【請求項５】
前記複数の電極膜のうち、前記基板側に配置された第１の割合の前記電極膜が構成する前記メモリセル、及び、前記基板の反対側に配置された第２の割合の前記電極膜が構成する前記メモリセルは、前記第１群に属する請求項４記載の半導体記憶装置。
【請求項６】
前記複数のメモリセルに対して、前記ｍ値のデータの書込及び読出を行い、不良確率が基準値以上であったメモリセルを前記第１群に所属させ、不良確率が前記基準値未満であったメモリセルを前記第２群に所属させる請求項１または２に記載の半導体記憶装置。
【請求項７】
前記制御回路は、書込モードのときに外部から入力されたデータを前記ｎ値のデータとして前記第１群のメモリセルに書き込み、前記書込モードでないときに、前記第１群のメモリセルに書き込まれた前記ｎ値のデータを前記ｍ値のデータに変換して前記第２群のメモリセルに書き込む請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記ｎは８であり、前記ｍは１６である請求項１〜７のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルが形成される。このような積層型の半導体記憶装置においては、高集積化と高い歩留りの両立が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、高集積化と高い歩留りの両立が可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、前記基板の第１方向側に設けられ、前記第１方向に沿って相互に離隔して配列された複数の電極膜と、前記第１方向に延びる複数の半導体部材と、各前記電極膜と各前記半導体部材との間に設けられた電荷蓄積部材と、制御回路と、を備える。前記制御回路は、前記電極膜と前記半導体部材との交差部分に形成される複数のメモリセルを第１群及び第２群に分類し、前記第１群の前記メモリセルに対しては、ｎ値（ｎは２以上の整数）のデータの書込、読出及び消去を行い、前記第２群の前記メモリセルに対しては、ｍ値（ｍはｎより大きい整数）のデータの書込、読出及び消去を行う。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を示す模式的平面図である。
【図２】実施形態に係る半導体記憶装置のメモリセルアレイを示す斜視図である。
【図３】実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図である。
【図４】実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
【図５】実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
【図６】実施形態に係る半導体記憶装置の動作を示す図である。
【図７】（ａ）及び（ｂ）は、横軸にメモリセルのしきい値をとり、縦軸にビット数をとって、しきい値分布を示すグラフ図であり、（ａ）は８値動作を示し、（ｂ）は１６値動作を示す。
【図８】横軸にワード線の高さ方向の位置をとり、縦軸にメモリセルの信頼性不良確率をとって、メモリセルの信頼性に及ぼす位置の影響を示すグラフ図である。
【図９】横軸に時間をとり、縦軸に各信号の値をとって、実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す模式的平面図である。
図２は、本実施形態に係る半導体記憶装置のメモリセルアレイを示す斜視図である。
図３は、本実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図である。
図４及び図５は、本実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。シリコン基板１０の上層部分及び上方には、メモリセルアレイＭＡ、制御回路ＣＣ、記憶部ＭＵが設けられている。後述するように、メモリセルアレイＭＡは複数のブロックＢｌｋに分割されており、各ブロックＢｌｋにおいては、複数のメモリセルＭＣ（図３参照）が３次元的に配列されている。制御回路ＣＣは、外部との間でデータの入出力を行うと共に、メモリセルＭＣに対して、データの書込、読出及び消去を行う。記憶部ＭＵは、メモリセルＭＣを管理するための情報を記憶し、例えば、１回のみ書込可能なＲＯＭ−ＦＵＳＥにより構成されている。
【００１０】
図２に示すように、メモリセルアレイＭＡにおいては、シリコン基板１０上にシリコン酸化膜１１が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からシリコン酸化膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
また、本明細書において、「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
【００１２】
シリコン酸化膜１１上には、シリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層されている。電極膜１３においては、例えば、タングステン（Ｗ）からなる本体部（図示せず）が設けられており、この本体部の表面上に、チタン窒化物（ＴｉＮ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）等の金属窒化物からなるバリアメタル層（図示せず）が設けられている。
【００１３】
シリコン酸化膜１１、並びに、交互に積層された複数のシリコン酸化膜１２及び複数の電極膜１３により、積層体１５が形成されている。積層体１５の長手方向はＸ方向である。なお、図２においては、積層体１５のＹ方向の長さがＸ方向の長さよりも長いように描かれているが、実際には、積層体１５は、図２に示す範囲を超えて、Ｘ方向に延びている。積層体１５をＹ方向において挟む位置には、ソース電極板１７が設けられている。ソース電極板１７の下端はシリコン基板１０に接続されている。電極膜１３の形状はＸ方向に延びる帯状であり、その最も長い長手方向はＸ方向であり、次に長い幅方向はＹ方向であり、最も短い厚さ方向はＺ方向である。
【００１４】
装置１においては、複数の積層体１５及び複数のソース電極板１７が設けられており、Ｙ方向に沿って交互に配列されている。積層体１５とソース電極板１７との間には、例えばシリコン酸化物からなる絶縁板１８（図３参照）が設けられている。２枚の絶縁板１８によって挟まれた１つの積層体１５が、１つのブロックＢｌｋに相当する。
【００１５】
積層体１５内には、Ｚ方向に延び積層体１５を貫く柱状部材２０が設けられている。柱状部材２０の下端はシリコン基板１０に接し、上端は積層体１５の上面に露出している。後述するように、各柱状部材２０内には、１本のシリコンピラー３０（図３〜図５参照）が設けられている。
【００１６】
積層体１５上には、Ｙ方向に延びるソース線２１及び複数のビット線２２が設けられている。ソース線２１は、プラグ２４を介してソース電極板１７の上端に接続されている。また、ビット線２２は、プラグ２３を介してシリコンピラー３０の上端に接続されている。これにより、（ビット線２２−プラグ２３−シリコンピラー３０−シリコン基板１０−ソース電極板１７−プラグ２４−ソース線２１）の電流経路が形成され、各シリコンピラー３０はビット線２２とソース線２１との間に接続される。
【００１７】
積層体１５において、上から１又は複数段の電極膜１３は、上部選択ゲート線ＳＧＤとして機能し、上部選択ゲート線ＳＧＤと柱状部材２０との交差部分毎に、上部選択ゲートトランジスタＳＴＤが構成される。また、下から１又は複数段の電極膜１３は、下部選択ゲート線ＳＧＳとして機能し、下部選択ゲート線ＳＧＳと柱状部材２０との交差部分毎に、下部選択ゲートトランジスタＳＴＳが構成される。下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の電極膜１３はワード線ＷＬとして機能し、ワード線ＷＬと柱状部材２０との交差部分毎に、メモリセルＭＣが構成される。これにより、各シリコンピラー３０に沿って複数のメモリセルＭＣが直列に接続され、その両端には下部選択ゲートトランジスタＳＴＳ及び上部選択ゲートトランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成されている。なお、上部選択ゲート線ＳＧＤとワード線ＷＬとの間、及び、下部選択ゲート線ＳＧＳとワード線ＷＬとの間には、電気的に機能しないダミーの電極膜１３が配置されていてもよい。
【００１８】
積層体１５の上部のＹ方向中央部には、Ｘ方向に延びる絶縁部材１９（図２参照）が設けられており、上部選択ゲート線ＳＧＤとなる電極膜１３をＹ方向において２つに分断している。絶縁部材１９は、例えば、シリコン酸化物からなる。絶縁部材１９の形状は帯状である。絶縁部材１９は、ワード線ＷＬとなる電極膜１３には到達しておらず、従って、ワード線ＷＬとなる電極膜１３は分断していない。このため、ある１本のワード線ＷＬ上には、同じ高さに配列された２本の上部選択ゲート線ＳＧＤが配置されている。換言すれば、絶縁部材１９は、同じ高さに配列された２本の上部選択ゲート線ＳＧＤの間に配置されている。
【００１９】
図３に示すように、柱状部材２０の形状は、概略的には円柱形であるが、詳細にはボーイング形状である。ボーイング形状とは、略円柱形状であって、長手方向の中間部に最も太い部分があり、その部分から両端部に向かって連続的に細くなるような形状である。すなわち、柱状部材２０の直径は、上端から少し低い位置で最大値をとり、この位置から上及び下に向かって連続的に小さくなり、下端において最小値をとる。この形状は、柱状部材２０を埋め込むためのホールを形成する際に、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチング技術の制約により、不可避的に発生する。なお、図３に示すボーイング形状は、誇張して描かれている。
【００２０】
図３〜図５に示すように、柱状部材２０においては、中心軸から周面に向かって、コア部材２９、シリコンピラー３０、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３がこの順に設けられている。コア部材２９はシリコン酸化物からなり、その形状はＺ方向を軸方向とした略円柱形である。コア部材２９は柱状部材２０の中心軸を含む位置に配置されている。シリコンピラー３０はポリシリコンからなり、その形状は、Ｚ方向に延び、下端が閉塞した円筒形である。トンネル絶縁膜３１はシリコンピラー３０の周囲に設けられており、電荷蓄積膜３２はトンネル絶縁膜３１の周囲に設けられており、ブロック絶縁膜３３は電荷蓄積膜３２の周囲に設けられている。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３の形状は、Ｚ方向を軸方向とした円筒形である。
【００２１】
トンネル絶縁膜３１は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物により形成されている。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。ブロック絶縁膜３３は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３により、メモリ膜３５が形成されている。
【００２２】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図６は、本実施形態に係る半導体記憶装置の動作を示す図である。
図７（ａ）及び（ｂ）は、横軸にメモリセルのしきい値をとり、縦軸にビット数をとって、しきい値分布を示すグラフ図であり、（ａ）は８値動作を示し、（ｂ）は１６値動作を示す。
図８は、横軸にワード線の高さ方向の位置をとり、縦軸にメモリセルの信頼性不良確率をとって、メモリセルの信頼性に及ぼす位置の影響を示すグラフ図である。
図９は、横軸に時間をとり、縦軸に各信号の値をとって、本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【００２３】
図６に示すように、本実施形態に係る半導体記憶装置１においては、メモリセルＭＣが、８値運用群Ｇ１と１６値運用群Ｇ２に分類されている。８値運用群Ｇ１に属するメモリセルＭＣには、８値のデータが書き込まれ、８値のデータとして読み出される。図７（ａ）に示すように、８値運用群Ｇ１のメモリセルＭＣは、しきい値が８水準の値のいずれかになるように書き分けられ、しきい値の各値がデータの各値に対応する。一方、１６値運用群Ｇ２に属するメモリセルＭＣには、１６値のデータが書き込まれ、１６値のデータとして読み出される。図７（ｂ）に示すように、１６値運用群Ｇ２のメモリセルＭＣは、しきい値が１６水準の値のいずれかになるように書き分けられ、しきい値の各値がデータの各値に対応する。
【００２４】
メモリセルＭＣに１６値のデータを書き込む場合は、８値のデータを書き込む場合と比較して、１つのメモリセルＭＣに記録できるデータ量が多くなるため、記録密度が増加する。しかしながら、しきい値を１６水準の値に書き分けるためには、メモリセルＭＣに高い書込特性が要求されるため、プロセス条件のばらつきによっては、メモリセルＭＣの歩留りが低下する。また、一般に、１６値のデータを書き込む場合は、８値のデータを書き込む場合と比較して、書込電圧の印加と検証の繰り返し数が増加するため、書込時間が長くなる。
【００２５】
そこで、本実施形態においては、書込特性が相対的に高く、１６値の書込が容易なメモリセルＭＣを１６値運用群Ｇ２に分類し、書込特性が相対的に低く、１６値の書込が困難なメモリセルＭＣを８値運用群Ｇ１に分類する。そして、あるメモリセルＭＣが８値運用群Ｇ１に属するか１６値運用群Ｇ２に属するかを示すセル管理情報は、記憶部ＭＵに記憶させる。
【００２６】
図６に示すように、制御回路ＣＣは、装置１の外部からデータが入力されたときに、記憶部ＭＵに記録されたセル管理情報を参照して、書込先のメモリセルＭＣが８値運用群Ｇ１に属するか１６値運用群Ｇ２に属するかを識別する。そして、８値運用群Ｇ１に属するメモリセルＭＣに対しては、８値のデータに変換して入力し、１６値運用群Ｇ２に属するメモリセルＭＣに対しては、１６値のデータに変換して入力する。一方、制御回路ＣＣがデータを読み出すときは、やはり記憶部ＭＵに記録されたセル管理情報を参照し、８値運用群Ｇ１に属するメモリセルＭＣからデータを読み出すときは、８値のデータとして読み出し、１６値運用群Ｇ２に属するメモリセルＭＣからデータを読み出すときは、１６値のデータとして読み出す。
【００２７】
次に、メモリセルＭＣの分類方法について説明する。
メモリセルＭＣの分類方法としては、複数の方法が考えられる。以下、４つの方法を例に挙げて説明する。
【００２８】
第１の分類方法においては、半導体記憶装置１が製造された後、工場出荷前に、全てのメモリセルＭＣの書込特性を評価し、その評価結果に基づいて分類する。具体的には、全てのメモリセルＭＣに対して１６値のデータを複数回書き込み、不良率が所定の基準値以上であったメモリセルＭＣを８値運用群Ｇ１に分類し、不良率が基準値未満であったメモリセルＭＣを１６値運用群Ｇ２に分類する。
【００２９】
第２の分類方法は、メモリセルＭＣを構成するワード線ＷＬの位置に着目する。
図８に示すように、メモリセルＭＣの不良確率と、このメモリセルＭＣを構成するワード線ＷＬのＺ方向における位置との間には相関関係があり、下層側のワード線ＷＬ及び上層側のワード線ＷＬは、中央部分のワード線ＷＬと比較して、不良確率が高い傾向がある。
【００３０】
この理由は、以下ように推定されている。図３に示すように、シリコンピラー３０の形状はボーイング形状であり、下部の直径は中央部及び上部の直径よりも小さい。また、シリコンピラー３０のＸＹ断面における形状は、下層側にいくほど、歪みが大きくなり、真円からずれる傾向がある。これは、柱状部材２０を埋め込むためのホールを形成する際に、ホールが深くなるほど、エッチングが困難になることに起因する。従って、シリコンピラー３０は、下層側にいくほど、直径が小さくなり、且つ、形状の歪みが大きくなる。直径が小さくなると、歪みの影響が大きくなる。このため、下層側にいくほど、メモリセルＭＣの書込特性が不安定となり、不良確率が増加するものと考えられる。
【００３１】
一方、シリコンピラー３０の上部においては、ワード線ＷＬと上部選択ゲート線ＳＧＤとの間、又は、ワード線ＷＬとダミー電極との間に高い電圧が印加されるため、シリコンピラー３０内において予定しない正孔電子対が発生しやすく、誤書込が生じやすい。これにより、上層側のメモリセルＭＣは、書込特性が低下するものと考えられる。
【００３２】
メモリセルＭＣの不良確率とワード線ＷＬのＺ方向における位置には上述のような傾向があるため、下層側の数層のメモリセルＭＣ及び上層側の数層のメモリセルＭＣを全て８値運用群Ｇ１に分類し、それ以外のメモリセルＭＣを１６値運用群Ｇ２に分類することも可能である。例えば、図８に示すように、不良確率が所定の基準値以上となると予想される下層側ａ％及び上層側ｂ％のワード線ＷＬが構成するメモリセルＭＣを、８値運用群Ｇ１に分類し、残りのワード線ＷＬが構成するメモリセルＭＣを、１６値運用群Ｇ２に分類する。この第２の分類方法によれば、全てのメモリセルＭＣに対して書込特性の検査を行う必要がないため、装置１の製造コストを低減できると共に、検査によってメモリセルＭＣが劣化することも回避できる。
【００３３】
第３の分類方法は、メモリセルＭＣが属するブロックＢｌｋに着目する。
図１に示すように、ブロックＢｌｋが異なると装置１内の位置が異なるため、製造プロセスの条件がブロックＢｌｋ毎に異なる場合がある。このため、１つの装置１内に、平均して書込特性が良好なブロックＢｌｋと良好でないブロックＢｌｋが形成される場合がある。この場合は、書込特性が良好なブロックＢｌｋのメモリセルＭＣを１６値運用群Ｇ２に分類し、書込特性が良好でないブロックＢｌｋのメモリセルＭＣを８値運用群Ｇ１に分類する。この第３の分類方法によっても、全てのメモリセルＭＣに対して書込特性の検査を行う必要がなくなるため、装置１の製造コストを低減できると共に、検査に起因するメモリセルＭＣの劣化を回避できる。
【００３４】
また、第２の分類方法と第３の分類方法を組み合わせることも可能である。例えば、書込特性が良好なブロックＢｌｋについては、図８に示す値ａ及び値ｂを相対的に小さくし、書込特性が良好でないブロックＢｌｋについては、値ａ及び値ｂを相対的に大きくしてもよい。
【００３５】
第４の分類方法は、装置１のウェーハにおける位置に着目する。
装置１を製造する際には、１枚のウェーハから多数の装置１を同時に製造するが、ウェーハ上の位置によって製造プロセスの条件が不可避的に異なってしまう。このため、装置１の製造プロセスにおける装置１の位置に基づいて、上述の値ａ及び値ｂを調整してもよい。
【００３６】
このように、メモリセルＭＣを８値運用群Ｇ１及び１６値運用群Ｇ２に分類する方法には、複数の方法が考えられる。分類方法は、上述の４つの例には限定されない。また、上述の４つの方法を組み合わせて実施してもよい。例えば、無作為に選択したいくつかのメモリセルＭＣの書込特性を評価し、その結果に基づいて、ワード線ＷＬの位置、ブロックＢｌｋの位置、ウェーハ内の位置が、メモリセルＭＣの書込特性に及ぼす影響を統計的に把握し、分類の指標としてもよい。
【００３７】
次に、８値運用群Ｇ１と１６値運用群Ｇ２とを使い分けることにより、書込時間の短縮と記録密度の向上を両立させる方法について説明する。
図９に示すように、外部から入力される書込信号が「ＯＮ」になり、装置１が書込モードになったときに、制御回路ＣＣは、外部から入力されたデータを、とりあえず８値データとして、８値運用群Ｇ１のメモリセルＭＣに書き込む。上述の如く、８値のデータの書込速度は１６値のデータの書込速度よりも速いため、８値書込とすることにより、全体の書込時間を短縮することができる。
【００３８】
そして、書込信号が「ＯＦＦ」になり、装置１が書込モードでなくなった後、制御回路ＣＣは、８値運用群Ｇ１のメモリセルＭＣに書き込まれたデータを読み出し、１６値のデータに変換して、１６値運用群Ｇ２のメモリセルＭＣに書き込む。この１６値データの書き込みが終了した後、８値運用群Ｇ１のメモリセルＭＣからデータを消去する。このように、データを８値運用群Ｇ１から１６値運用群Ｇ２に書き換えることにより、使用するメモリセルＭＣの数を減らし、記録密度を向上させることができる。なお、データの書換の途中で書込信号が再度「ＯＮ」になったときは、データの書換を中断して、新たに外部から入力されるデータを８値運用群Ｇ１のメモリセルＭＣに書き込み、書込信号が「ＯＦＦ」になった後で、データの書換を再開すればよい。
【００３９】
次に、本実施形態の効果について説明する。
本実施形態によれば、１６値で運用するには書込特性が不十分なメモリセルＭＣを、８値で運用することにより、メモリセルＭＣの歩留りを向上させ、ひいては、半導体記憶装置１の歩留りを向上させることができる。一方、書込特性が良好なメモリセルＭＣは１６値で運用することにより、全てのメモリセルＭＣを８値で運用する場合と比較して、記録密度を向上させることができる。
【００４０】
また、外部から入力されたデータを、一旦８値のデータとして８値運用群Ｇ１のメモリセルＭＣに書き込み、書込モードが終了した後で、８値のデータを１６値のデータに変換して、１６値運用群Ｇ２のメモリセルＭＣに書き込むことにより、書込時間の短縮と記録密度の向上を両立させることができる。
【００４１】
なお、本実施形態においては、メモリセルＭＣを８値又は１６値で運用する例を示したが、これには限定されず、任意のｎ値（ｎは２以上の整数）とｍ値（ｍはｎより大きい整数）で運用することができる。例えば、２ｓ値（ｓは１以上の整数）と２ｓ＋１値で運用することができる。
【００４２】
以上説明した実施形態によれば、高集積化と高い歩留りの両立が可能な半導体記憶装置を実現することができる。
【００４３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
【符号の説明】
【００４４】
１：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：シリコン酸化膜、１２：シリコン酸化膜、１３：電極膜、１５：積層体、１７：ソース電極板、１８：絶縁板、１９：絶縁部材、２０：柱状部材、２１：ソース線、２２：ビット線、２３：プラグ、２４：プラグ、２９：コア部材、３０：シリコンピラー、３１：トンネル絶縁膜、３２：電荷蓄積膜、３３：ブロック絶縁膜、３５：メモリ膜、Ｂｌｋ：ブロック、ＣＣ：制御回路、Ｇ１：８値運用群、Ｇ２：１６値運用群、ＭＡ：メモリセルアレイ、ＭＣ：メモリセル、ＭＵ：記憶部、ＳＧＤ：上部選択ゲート線、ＳＧＳ：下部選択ゲート線、ＳＴＤ：上部選択ゲートトランジスタ、ＳＴＳ：下部選択ゲートトランジスタ、ＷＬ：ワード線
【図１】
2018160303.tif 000003
【図２】
2018160303.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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