【事件の表示】
　平成　２年特許願第１４４４４２号「データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置」拒絶査定に対する審判事件［平成　４年　２月　７日出願公開、特開平　４−　３８７９３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成２年６月４日に出願されたものであって、その請求項１ないし７に係る発明は、平成１０年６月８日付け、および平成１２年５月２９日付けの手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下「本願第１発明」という。）は、次のとおりである。
　「複数の第１のデータ線と、第２のデータ線の間に設けられて、第１のデータ線に入力されたデータ信号を第２のデータ線に転送するためのデータ転送回路と、
　前記第２のデータ線に設けられて第２のデータ線を定常状態でリセット状態に保ち、前記第１のデータ線からの入力データの遷移に同期して一時的に第２のデータ線のリセット状態を解除するイコライズ回路と、
　前記第２のデータ線に設けられて前記転送回路を介して転送されたデータ信号をラッチする、前記第１のデータ線からの入力データの遷移に同期して制御されるデータラッチ回路とを備え、
　前記データ転送回路は、前記複数の第１のデータ線のなかから選択されたデータ線のデータを第２のデータ線に取り出すマルチプレクサ回路であることを特徴とするデータ転送制御回路。」
２．引用刊行物
　これに対して、当審の拒絶の理由に引用された特開昭６１−１２６６８１号公報（昭和６１年６月１４日出願公開。以下「引用例１」という。）には、図面とともに次の各記載がある。
（イ）「データアンプ回路と出力ドライブ回路とを含むデータ出力回路方式において、
　前記データアンプ回路の出力をバランスするバランス回路と、
　前記データアンプ回路から前記出力ドライブ回路へデータを転送するデータ転送回路と、
　該データ転送回路により転送されたデータを保持するデータ保持回路とを備え、
　データ転送前に第１の制御信号により前記バランス回路を不活性化し、第２の制御信号により前記データ転送回路を活性化し、
　データが前記データ保持回路へ転送された後、第２の制御信号により前記データアンプ回路を不活性化し、第１の制御信号により前記バランス回路を活性化し前記データアンプ回路をバランスさせることを特徴とするデータ出力回路方式。」（第１頁、特許請求の範囲第１項）
（ロ）「次に、本実施例の動作を第２図の動作波形図を参照して説明する。データ転送前にバランス回路５４のトランジスタＱ２１を制御信号ＥＱによって、非導通にすることにより、データアンプ回路５０は、リードバス線１，２に対応したデータを増幅する。次に制御信号ＬＨにより、データ転送回路５５のトランジスタＱ２２、Ｑ２３を導通させ、データアンプ回路５０で増幅されたデータをデータ保持回路５６へ転送する。データ保持回路５６のフリップフロップ回路Ｆ１がデータを保持した後で、制御信号ＬＨにより、トランジスタＱ２２、Ｑ２３を非導通にし、データ転送回路５５を不活性化する。次に制御信号ＥＱによりトランジスタＱ２１を導通することにより、バランス回路を活性化し、データアンプ回路５０の出力をバランスさせる。従って、本実施例によれば、データアンプ回路５４をバランス状態から動作させることにより、高速出力ができると共に、データ転送回路を介してデータ保持回路５６へデータを転送することにより、次の出力まで、現データの保持が可能となり、従来のようなデータの破壊は生じない。」（第３頁右上欄第８行〜同頁左下欄第９行）
（ハ）「本発明によれば、上記の手段を有しているので、高速化された出力時間と確実な出力データ保持の両者を備えたデータ出力回路方式が得られる。」（第３頁右下欄第１９行〜第４頁左上欄第２行）
　また、原査定の拒絶の理由で引用された特開昭６３−７５９１号公報（昭和６３年１月１３日出願公開。以下「引用例２」という。）には、図面とともに次の各記載がある。
（ニ）上述した従来の半導体メモリの出力制御をＣＡＳでのみ行なっていることは、通常のランダムアクセスでは有効な手段であるが、アドレスマルチプレクス型半導体メモリでは通常のランダムアクセスサイクル以外に第４図に示されるページモードやニブルモードと呼ばれるアクセス方法がある。これはＲＡＳによって選択された同一の行の他のアドレスを次々とＣＡＳの活性、非活性をくりかえすことによってアクセスできるようになっている。このようなモードは通常のランダムアクセスに比較して高速のデータレートを得ることができる。」（第２頁左上欄第５行〜１７行）
（ホ）「第２図は一実施例の動作を説明するための信号波形図である。／ＲＡＳ，／ＣＡＳは通例に従って“０”レベルが活性化信号である。（中略）その後／ＲＡＳが非活性化されると内部信号はすべて非活性状態へ変化するため／ＣＡＳの制御とは別に活性化信号ΦＣＡは“０”レベルへ、非活性化信号は“１”レベルとなる。しかし出力オフ信号ΦＯＦＦは“０”レベルを保つため出力は同一データを保ち続ける。さらに、ＣＡＳが非活性状態になることにより出力オフ信号ΦＯＦＦが“１”レベルになって、ＯＵＴ，／ＯＵＴが共に“０”レベルとなると、出力は高インピーダンス状態となる。」（第３頁左上欄）
　また、同じく、原査定の拒絶の理由で引用された特開昭６０−１１９６９８号公報（昭和６０年６月２７日出願公開。以下「引用例３」という。）には、図面とともに次の各記載がある。
（ヘ）「またメモリにはページモード及びニブルモードと呼ばれる動作方式がある。第４図はページモードと呼ばれる読出し法を説明する図で、このモードでは／ＲＡＳの立下りでローアドレス（ＲＯＷ　ＡＤＤ）を読込んだら、そのローアドレスを共通にする複数のコラムアドレス（ＣＯＬ　ＡＤＤ）を連続して読込み、ワード線を共通にする複数のメモリセルをアクセスすることができる。読込むタイミングは／ＲＡＳ、／ＣＡＳの立下りである。出力ＯＵＴはＣＡＳの立下り後しばらくして発生し、／ＣＡＳの立上り後しばらくして消失する。第５図はニブルモードの説明図で、この場合は１つのローアドレスを／ＲＡＳの立下りで読み、また１つのコラムアドレスを／ＣＡＳで読んだら、以後は／ＣＡＳをオン、オフさせるだけでコラムアドレスの連続した出力ＯＵＴを例えば４ビット連続して得ることができる。これはＣＡＳを計数するカウンタを動作させて最初のコラムアドレスの＋１，＋２……を生じることによる。」（第２頁右上欄第１３行〜同頁左下欄第１１行）
　なお、アッパーラインは印刷の都合上スラッシュ記号で置き換えて表示した。
３．対比
　そこで、本願第１発明（前者）と前記引用例１に記載された発明（後者）とを対比するに、
　まず、前者の目的と後者のそれは、データ線のイコライズ（バランス）動作に要する時間をできるだけ短縮し、遅延のない高速なデータ転送を実行することにあり、両者共にこの点においては同一である。
　次に、前者と後者はその回路構成において、明らかに、後者の「デジット線７，８」は、前者の「第１のデータ線」に相当し、後者の「データバス線３，４」は前者の「第２のデータ線」に相当し、後者の「バランス回路５４」は前者の「イコライズ回路」に相当し、後者の「データ保持回路５６」は前者の「データラッチ回路」相当する。
そして、本願発明の明細書内の次の記載「第１図は、一実施例の集積回路におけるデータ転送回路の構成である。図において、差動増幅回路１０がデータ転送回路である。」（本願明細書第１０頁第１３行〜第１５行）、及び同明細書内の次の記載「以上では、データの転送回路として差動増幅回路を用いた実施例を説明した」（本願明細書第２１頁第１８行〜第１９行）からみて、後者の「データアンプ回路５０」は前者の「データ転送回路」に相当することも明らかである。又、前記した記載（イ）〜（ハ）からみて、前者と後者はその動作においても差異がない。
　したがって、前者と後者は、
　「第１のデータ線と、第２のデータ線の間に設けられて、第１のデータ線に入力されたデータ信号を第２のデータ線に転送するためのデータ転送回路と、
　前記第２のデータ線に設けられて第２のデータ線を定常状態でリセット状態に保ち、第１の制御信号により一時的に第２のデータ線のリセット状態を解除するイコライズ回路と、
　前記第２のデータ線に設けられて前記転送回路を介して転送されたデータ信号をラッチする、第２の制御信号により制御されるデータラッチ回路とを備え、
　前記データ転送回路は、前記第１のデータ線のデータを第２のデータ線に取り出すことを特徴とするデータ転送制御回路。」
である点で一致し、次の点で相違する。
（相違点１）
　前者の第１のデータ線が複数でありデータ転送回路がマルチプレクサ回路であるのに対し、後者のデジット線７，８（第１のデータ線に相当）が図面で見る限りでは１対（２本）だけのものが示されておりデータ転送回路がデータアンプ回路５０である点。
（相違点２）
　前者のイコライズ及びデータラッチ動作が入力データの遷移に同期してなされるのに対し、後者のバランス（イコライズに相当）動作が制御信号ＥＱにより、そして、データラッチ動作が制御信号ＬＨによりなされるが、制御信号ＥＱ及びＬＨが入力データの遷移に同期するとの明記がない点。
４．当審の判断
　まず、上記相違点１について判断するに、半導体記憶装置は、一本のワード線に対し多数のビット線（デジット線）があり、該多数のビット線に対して１個のマルチプレクサ回路と１個の増幅器を有する構成を採っており、ランダムモードの他にページモードでも動作し得ることは周知の事項である。この点については前記記載（ニ）内における次の記載「アドレスマルチプレクサ型半導体メモリでは通常のランダムアクセスサイクル以外に第４図に示されるページモードやニブルモードと呼ばれるアクセス方法がある。」、及び前記記載（ヘ）をも参照のこと。そして、後者において、デジット線が１対（２本）だけ示されているのは複数ビットに係る一様に連続する同一の構成をただ１ビットに係る構成で代表して示しているからにすぎず、つまり単に図面上の簡単化の問題にすぎず、デジット線は複数あることは、明らかである。
　してみると、後者のデジット線７，８は複数あるとみて差し支えなく、そして前述したように半導体記憶装置では複数のビット線（デジット線）の内からひとつだけを選択するためにマルチプレクサ回路を必ず有していることは周知であるから、後者のデータアンプ回路５０を、単に周知慣用されているマルチプレクサ回路に置き換え、前者の如く構成することは、当業者が適宜なし得た設計事項である。
　次に、上記相違点２について判断するに、入力データの遷移に同期して次々とイコライズ（バランス）及びデータラッチ動作を繰り返さなければ前者及び後者の目的を達し得ないことは自明であるところ、入力データの遷移に同期して内部で生成されるタイミングでメモリアクセス及びデータ転送に係る動作を実行することは、当業者には周知である。この点については前記記載（ホ）内における次の記載「その後／ＲＡＳが非活性化されると内部信号はすべて非活性状態へ変化するため／ＣＡＳの制御とは別に活性化信号ΦＣＡは“０”レベルへ、非活性化信号は“１”レベルとなる。」を参照のこと。明らかに、前記記載（ホ）内における活性化信号ΦＣＡ、非活性化信号ΦＣＲ、及び出力オフ信号ΦＯＦＦは、入力データの遷移に同期して内部で生成されるタイミング信号である。以上のことに鑑みれば、引用例２に記載されたメモリアクセス及びデータ転送のタイミングに係る周知技術を後者に適用して、前者の如く入力データの遷移に同期する構成とすることは、当業者が適宜なし得た設計事項にすぎない。
 また、前者の奏する効果も、後者及び前記引用例２、３に示される周知技術から、当業者であれば容易に予測できる程度のものであって、格別のものとはいえない。
５．むすび
　したがって、本願の請求項１に係る発明は、前記引用例１乃至３に記載された発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、本願は、特許請求の範囲に記載された他の請求項に係る発明について審理するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。