【事件の表示】
　昭和６２年特許願第１７１５９８号「演算処理装置」拒絶査定に対する審判事件［平成１年１月１８日出願公開、特開平１−１４６４８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続きの経緯及び本件発明
　本件出願は、昭和６２年７月８日にされたものであって、その発明（以下、「本件発明」という。）は、平成１２年１月２５日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の１番目に記載されたとおりの次の事項を発明の構成に欠くことのできない事項とするものである。
「命令専用の空間、データ専用の空間及び命令空間又はデータ空間として使用される共有空間を有したハーバードアーキテクチャの演算処理装置であって、
　アドレスを受けるアドレスポートと、データを読み出すためのデータポートとを有し、前記共有空間が割り付けられたメモリ領域と、
　命令専用空間又は共有空間をアクセスするためのアドレスを指定するプログラムカウンタと、
　データ専用空間又は共有空間をアクセスするためのアドレスを指定するアドレスレジスタと、
　読出された命令を格納する命令レジスタと、
　読出されたデータを処理するデータ処理回路と、
　前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスカウンタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させる制御部と
　を備え、
　前記制御部は、前記アドレスレジスタのアドレスと前記プログラムカウンタのアドレスとが同時に前記共有空間へのアクセスを示している場合には、前記アドレスレジスタのアドレスを前記プログラムカウンタのアドレスより先行して前記メモリ領域のアドレスポートに供給するように制御すべくなしてあることを特徴とするハーバードアーキテクチャの演算処理装置」
（なお、前記において、第７パラグラフに、「前記アドレスカウンタのアドレスを」とあるのは、他の記載との表現整合のため、“前記アドレスレジスタのアドレスを”と読み替えるものとする。）
　
２　引用発明
（１）一方、当審において合議の結果平成１１年１１月４日付けで通知した拒絶理由に引用した特開昭５７−２０３１５４号公報（昭和５７年１２月１３日特許庁発行。以下、「引用刊行物」という。）には、１チップ型のマイクロコンピュータに関する発明が記載されており、これに関して、次の各事項が図面と共に記載されている。
　　ａ「１チップ型のマイクロコンピュータでは、プログラムメモリとデータメモリは、独立なアドレス空間を有することが多い。その理由としては、…（略）…ＲＯＭとＲＡＭを独立な空間に配置することによって、ＲＯＭ，ＲＡＭの同時アクセスが可能となり、命令処理速度の向上が望めるからである。」（１頁右下欄１６行ないし２頁左上欄６行）
　　ｂ「第１図に、従来の１チップマイクロコンピュータの要部の一例を示す。１はＲＡＭアドレス制御部であり、内部レジスタ（図示せず）等によってデータメモリであるＲＡＭ２をアクセスする。ａはＲＡＭ２の出力データで、ＡＬＵを主構成要素とするデータ処理部３へ出力し、このデータ処理部３では、演算を行ないその演算結果を再びＲＡＭ書込機構（図示せず）へ出力する。４はＲＯＭアドレス制御部で、プログラムカウンタ（図示せず）によって、プログラムメモリであるＲＯＭ５をアクセスし、その出力データを、命令制御部６へ送出し、プロセッサの実行制御を行なう。」（２頁右上欄９行ないし２０行）
　　ｃ「第２図は、本実施例を説明するための要部ブロック図である。同図において、１，２，３，４，５及び６は第１図の同符号に対応する。７は、プログラムメモリとして使用されるＲＯＭ、８はプログラムメモリ及びデータメモリとして使用されるＲＯＭである。９はＲＯＭ８をプログラムメモリとして使用するか、データメモリとして使用するかによりアドレス制御の選択を行なうアドレス選択部で、プロセッサ制御部（図示せず）がＲＯＭ８の制御モード切換え命令を実行することにより選択制御される。」（２頁右下欄１行ないし１１行）
　　ｄ「上記構成において、ＲＯＭ８をプログラムメモリとして使用する場合、ＲＯＭアドレス制御部４からのアドレス信号ｃがアドレス選択部９に入力される。そしてアドレス選択部９では、アドレス信号ｃに基づいて、アドレス選択決定信号ｄをＲＯＭ８に対し出力し、ＲＯＭ８のプログラムメモリの使用を可能とする。プログラムメモリとして利用されたＲＯＭ８はその情報をＲＯＭ出力データｅとして命令制御部６に送出する。」（２頁右下欄１２行ないし２０行）
　　ｅ「一方、ＲＯＭ８をデータメモリとして使用する場合、ＲＡＭアドレス制御部１からのアドレス信号ｆがアドレス選択部９に入力される。そしてアドレス選択部９では、アドレス信号ｆに基づいて、アドレス選択決定信号ｄをＲＯＭ８に出力し、ＲＯＭ８のデータメモリの使用を可能とする。データメモリとして利用されたＲＯＭ８は、その情報をＲＯＭ出力データｅとして、データ処理部３に送出する。」（３頁左上欄１行ないし９行）
（２）また、この分野の技術常識を加味すれば、前記記載事項について、更に、次の技術事項を指摘することができる。
　　ｆ　ＲＯＭ７には、プログラム専用のアドレス空間が割り付けられていること
　　ｇ　ＲＡＭ２には、データ専用のアドレス空間が割り付けられていること
　　ｈ　ＲＯＭ８には、プログラムのためのアドレス空間又はデータのためのアドレス空間として使用される共有のアドレス空間が割り付けられていること
　　ｉ　プログラムメモリとデータメモリとを独立のアドレス空間に配するものは、“ハーバードアーキテクチャ方式”と通称されること
　　ｊ　前記ＲＯＭ８は、メモリであるから、言うなれば、“アドレスを受けるアドレスポート”と“データを読み出すためのデータポート”とを有するものであること
　　ｋ　命令制御部６には、前記ＲＯＭ７又はＲＯＭ８から読み出されたプログラムを構成する“命令”と通称される情報を格納するための所謂’“命令レジスタ”が設けられるものであること
（３）そこで、前記ａないしｋの事項を、本件発明の構成に準じて整理すると、引用刊行物には、次の事項により構成される発明（以下、「引用発明」という。）が記載されているということができる。
　プログラム専用のアドレス空間、データ専用のアドレス空間及びプログラムのためのアドレス空間又はデータのためのアドレス空間として使用される共有のアドレス空間を有したハーバードアーキテクチャの１チップ型のマイクロコンピュータであって、
　アドレスを受けるアドレスポートと、データを読み出すためのデータポートとを有し、前記共有の空間が割り付けられたＲＯＭ８と、
　プログラム専用のアドレス空間又は共有のアドレス空間をアクセスするためのアドレスを指定する（ＲＯＭアドレス制御部４内に設けられた図示されない）プログラムカウンタと、
　データ専用のアドレス空間又は共有のアドレス空間をアクセスするためのアドレスを指定する（ＲＡＭアドレス制御部１内に設けられた図示されない）内部レジスタと、
　読出された命令を格納する（命令制御部６内に当然設けられる）命令レジスタと、
　読出されたデータを処理するデータ処理部３と、
　前記内部レジスタのアドレスが前記共有のアドレス空間をアクセスしている場合に前記内部レジスタのアドレスを、前記プログラムカウンタのアドレスが前記共有のアドレス空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記ＲＯＭ８に与え、前記内部レジスタのアドレスが前記共有のアドレス空間をアクセスしている場合に前記データ処理部３へ、前記プログラムカウンタのアドレスが前記共有のアドレス空間をアクセスしている場合に前記命令レジスタへそれぞれ前記ＲＯＭ８から出力される内容を入力させる（図示されないプロセッサ制御部を主要素とする）手段と
　を備えたハーバードアーキテクチャの１チップ型のマイクロコンピュータ
　
３　本件発明と引用発明との対比・判断
（１）ここで、前記１に認定の本件発明と前記２（３）に認定の引用発明とを対比すると、
　ア　本件発明の「命令専用の空間」、「データ専用の空間」及び「命令空間又はデータ空間として使用される共有空間」は、それぞれ、引用発明の「プログラム専用のアドレス空間」、「データ専用のアドレス空間」及び「プログラムのためのアドレス空間又はデータのためのアドレス空間」と同義であり、本件発明の「メモリ領域」は、引用発明の「ＲＯＭ８」を包摂し、本件発明の「データ処理回路」は、引用発明の「データ処理部３」と同義であり、本件発明の「プログラムカウンタ」、「アドレスレジスタ」及び「命令レジスタ」は、それぞれ、引用発明の「（ＲＯＭアドレス制御部４内に設けられた図示されない）プログラムカウンタ」、「（ＲＡＭアドレス制御部１内に設けられた図示されない）内部レジスタ」及び「読出された命令を格納する（命令制御部６内に当然設けられる）命令レジスタ」と同義であり、
　イ　また、前記アを加味すれば、本件発明の「制御部」と引用発明の「（図示されないプロセッサ制御部を主要素とする）手段」とは、“前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスレジスタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させる制御手段”である点で等価であり、
　ウ　更に、本件発明の「演算処理装置」は、全体として、引用発明の「１チップ型のマイクロコンピュータ」と同義であるから、両発明は、構成上、
　命令専用の空間、データ専用の空間及び命令空間又はデータ空間として使用される共有空間を有したハーバードアーキテクチャの演算処理装置であって、
　アドレスを受けるアドレスポートと、データを読み出すためのデータポートとを有し、前記共有空間が割り付けられたメモリ領域と、
　命令専用空間又は共有空間をアクセスするためのアドレスを指定するプログラムカウンタと、
　データ専用空間又は共有空間をアクセスするためのアドレスを指定するアドレスレジスタと、
　読出された命令を格納する命令レジスタと、
　読出されたデータを処理するデータ処理回路と、
　前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスカウンタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させる制御部とを備えたハーバードアーキテクチャの演算処理装置
である点で一致し、次の点で相違する。
　〈相違点〉
　制御手段が、本件発明では、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスカウンタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させることに加えて、更に、前記アドレスレジスタのアドレスと前記プログラムカウンタのアドレスとが同時に前記共有空間へのアクセスを示している場合には、前記アドレスレジスタのアドレスを前記プログラムカウンタのアドレスより先行して前記メモリ領域のアドレスポートに供給するように制御すべくなしてあるのに対して、引用発明では、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスカウンタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させるというに留まる点
（２）よって、前記相違点について検討すると、
　ア　前記２（１）ａに摘記したように、引用刊行物には、「１チップ型のマイクロコンピュータでは、プログラムメモリとデータメモリとは、独立なアドレス空間を有することが多い。その理由としては、…（略）…ＲＯＭとＲＡＭを独立な空間に配置することによって、ＲＯＭ，ＲＡＭの同時アクセスが可能となり、命令処理速度の向上が望める」との記載があるが、これは、ハーバードアーキテクチャ型の演算処理装置では、データと命令の同時アクセスが行われることを意味しているものである。
　イ　一方、前記２（３）に認定したとおり、引用発明は、ハーバードアーキテクチャ型の演算処理装置であるから、該引用発明について、データをアクセスするためのアドレス、即ち、アドレスレジスタのアドレスと、命令をアクセスするためのアドレス、即ち、プログラムカウンタのアドレスとが同時に共有空間へのアクセスを示す場合があることは、当業者ならば容易に想定できることである。
　ウ　そして、通常は、２個のアドレスが同時に１個のメモリのアドレスポートに供給されると正常な動作が期待できないから、このような場合には、２個のアドレスの内のいずれか一方のアドレスを他方のアドレスに先行して前記１個のメモリのアドレスポートに供給するように制御せざるを得ないが、アドレスレジスタのアドレスとプログラムカウンタのアドレスとが１個のメモリに対して同時に発生する状況（例えば、パイプライン処理方式）では、前記アドレスレジスタのアドレスは、以前に取り込まれた命令の実行に伴って発生するものであって、該アドレスで指示されるデータは、前記以前に取り込まれた命令の中で処理されるべきものであるから、特種な機構を設けることなく前記以前に取り込まれた命令を正常に（例えば、パイプライン処理の流れを乱すことなく）実行させるために、前記アドレスレジスタのアドレスを次の命令を取り込むための前記プログラムカウンタのアドレスより先行して１個のメモリのアドレスポートに供給するようにすることは、当業者おける自然な配慮と言うべきである。
　エ　してみれば、引用発明において、制御手段を、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記アドレスカウンタのアドレスを、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記プログラムカウンタのアドレスをそれぞれ前記メモリ領域のアドレスポートに与え、前記アドレスレジスタのアドレスが前記共有空間をアクセスしている場合に前記データ処理回路へ、前記プログラムカウンタのアドレスが前記共有空間をアクセスしている場合に前記命令レジスタへそれぞれ前記メモリ領域のデータポートから出力される内容を入力させるのみならず、更に、前記アドレスレジスタのアドレスと前記プログラムカウンタのアドレスとが同時に前記共有空間へのアクセスを示している場合には、前記アドレスレジスタのアドレスを前記プログラムカウンタのアドレスより先行して前記メモリ領域のアドレスポートに供給するように制御すべくなすことは、当業者が容易に想到実施し得たことと言うしかない。
　
４　請求人の主張についての検討
（１）前記相違点について、請求人は、当審において合議の結果通知した前記拒絶理由に対する平成１２年１月２５日付け意見書において、次の主張をする。
「特に引用文献中では、まず、データを読み出すためのアドレス制御部１、プログラムを読みだすためのアドレス制御部４がそれぞれ同時にＲＯＭ８をアクセスするアドレスを発生する可能性があることの認識がない。その場合に両方のアドレスを順々にＲＯＭ８に供給すること、しかもハーバードアーキテクチャではどういう順番でアドレスを供給することがよいかの検討が引用文献中では一切なされておらず、これから本願発明の特徴点を導き出せるはずもない。」（５頁６行ないし１２行）
（２）そこで、前記主張について検討すると、
　ア　前記２（１）ａに摘記したように、引用刊行物には、「１チップ型のマイクロコンピュータでは、プログラムメモリとデータメモリとは、独立なアドレス空間を有することが多い。その理由としては、…（略）…ＲＯＭとＲＡＭを独立な空間に配置することによって、ＲＯＭ，ＲＡＭの同時アクセスが可能となり、命令処理速度の向上が望める」と記載されており、これよりすると、少なくとも、引用刊行物に記載されたデータを読み出すためのＲＡＭアドレス制御部１とプログラムを読み出すためのＲＯＭアドレス制御部４は、どのメモリに対するかは別として、同時にメモリをアクセスするアドレスを発生する可能性があるものと認められ、
　イ　一方、引用刊行物には、前記ＲＡＭアドレス制御部１とＲＯＭアドレス制御部４が、それぞれ同時に“ＲＯＭ８”をアクセスすることについての直接の記載はないが、前記したように、前記ＲＡＭアドレス制御部１とＲＯＭアドレス制御部４は、本質的に、同時にメモリをアクセスするアドレスを発生する可能性のあるものであり、また、それら制御部から発生されたアドレスは、アドレス選択部９を介して“ＲＯＭ８”に与えられ、更には、前記ＲＡＭアドレス制御部１とＲＯＭアドレス制御部４が、“ＲＯＭ８”を同時アクセスしないとの格別の理由も存在しないのであるから、前記ＲＡＭアドレス制御部１とＲＯＭアドレス制御部４がそれぞれ同時に“ＲＯＭ８”をアクセスするアドレスを発生することがあることは、当業者ならば容易に認識し得ることと言うべきであり、
　ウ　また、前記の場合におけるアドレスの供給の順番については、前記３（２）ウに記したとおりであるから、請求人の前記主張は、結局のところ、いずれも採用できない。
　
５　結び
　以上１ないし４を総合判断すれば、本件発明は、当業者が本件出願前に引用発明に基づいて容易に発明をすることができたものと言わざるを得ないから、特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。