【事件の表示】
　特願２００４−２４０１８６「半導体基体中に形成されたスパイラル形状インダクタ及びそのインダクタを形成するための方法」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７２５８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１６年８月２０日（パリ条約による優先権主張２００３年８月２２日、米国）を出願日とする出願であって、平成２３年１０月１３日付けの拒絶理由通知に対して、平成２４年４月１７日に意見書及び手続補正書が提出され、同年７月３日付けの拒絶査定に対して、同年１１月９日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、平成２５年２月１２日付けの審尋に対して、同年８月１３日に回答書が提出され、その後、当審における同年９月３日付けの拒絶理由通知に対して平成２６年３月５日に意見書及び手続補正書が提出された。
　
第２　本願発明に対する判断
１　本願発明
　本願の請求項１〜９に係る発明は、平成２６年３月５日に提出された手続補正書による補正（以下「本件補正」という）により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、本件補正後の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　半導体デバイスであって、
　能動素子を内部に有する半導体基体、
　該半導体基体に積層される誘電体層、
　該誘電体層上に配置される連続導体、および
　該連続導体から、前記半導体基体内の能動素子のうちの１つまで伸びるタングステンプラグから成り、
　該半導体基体は、該連続導体の下方の基体領域に開口部を画定し、該開口部が前記能動素子から横方向にずれていることを特徴とする半導体デバイス。」
　
２　引用例１の記載、引用発明、と引用例２、３の記載
（１）引用例１の記載
　本願の優先権主張日前に日本国内において頒布され、当審における平成２５年９月３日付けの拒絶理由通知書において引用文献１として引用された刊行物である、特開平６−７７４０７号公報（以下「引用例１」という。）には、「半導体装置」（発明の名称）に関して、図１及び図２とともに次の記載がある。（ここにおいて、下線は当合議体が付加したものである。以下同様。）
　
ア．「【特許請求の範囲】
【請求項１】  半導体基板と、
上記半導体基板の一部を空洞状に除去した第１領域と
上記半導体基板の主面側に形成された絶縁膜と、
上記絶縁膜を介して上記第１領域と反対側に導電材料を用いて形成され、インダクタとして機能する配線層
（・・・途中省略・・・）
【０００１】
【産業上の利用分野】本発明は半導体装置、特にインダクタを有する半導体装置に関する。
【０００２】
【従来の技術】
シリコン集積回路等の半導体装置では、半導体基板上にインダクタを形成した場合、半導体基板の複素誘電率が無視できないため、供給されたエネルギ―が誘電損や渦電流損等として消費されてしまう
【０００３】
【発明が解決しようとする課題】したがって、従来のシリコン集積回路等の半導体装置では、インダクタを形成することが困難あった。
【０００４】本発明の目的は、インダクタを形成可能な半導体装置を得ることである。」
　
イ．「【０００７】
【実施例】図１は、本発明の第１実施例を示したものであり、図１（Ａ）はその平面形状を模式的に示した図であり、図１（Ｂ）はその断面形状を図１（Ａ）のIB−IBに沿って模式的に示した図である。
【０００８】シリコン基板１１には、通常のシリコン集積回路用のものが用いられる。
除去領域１２（第１領域）は、シリコン基板１１の一部を空洞状に除去したものであり、その大きさ（１辺の長さ）は通常１０μｍ〜１ｍｍ程度である。
絶縁層１３（層厚は数１０ｎｍ〜数１００ｎｍ程度）は、除去領域１２およびその周囲に形成されており、窒化シリコン等の絶縁材料を用いて形成されている。
　
ウ．「【００１０】図２は、本発明の第２実施例を示したものであり、図２（Ａ）はその平面形状を模式的に示した図であり、図２（Ｂ）はその断面形状を図２（Ａ）のIIB −IIB に沿って模式的に示した図である。
本実施例は、シリコンＣＭＯＳ集積回路にインダクタを形成したものである
図２（Ａ）および図２（Ｂ）の左半分がＣＭＯＳトランジスタ形成領域に相当し、右半分がインダクタ形成領域に相当する
【００１１】
シリコン基板２１には、通常のシリコン集積回路用のものが用いられ、その一部にはウエル２１ａが形成されている。除去領域２２（第１領域）については、図１に示した上記第１実施例と同様である。すなわち、除去領域２２は空洞でもよい
絶縁層２３についても、図１に示した上記第１実施例と同様であり、説明を省略する。ゲ―ト絶縁層２４およびＬＯＣＯＳ構造のフィ―ルド絶縁層２５は、通常のシリコンＣＭＯＳ集積回路用のものと同様である
【００１２】
配線層２６は、インダクタ形成領域においては渦状のインダクタおよびその引出し線となるものであり、ＣＭＯＳトランジスタ形成領域においてはゲ―ト電極およびゲ―ト配線となるものである。配線層２６は、モリブデンやアルミニウム等の金属やド―プトポリシリコン等の導電材料を用いて形成される。層間絶縁層２７は、酸化シリコン等の絶縁材料を用いて形成されており、インダクタ形成領域においては配線層２６と配線層２８とを接続するためのコンタクトホ―ル２７ａが形成され、ＣＭＯＳトランジスタ形成領域においてはソ―ス／ドレイン用のコンタクトホ―ル２７ｂが形成される
【００１３】
配線層２８は、金属（例えばアルミニウム）等の導電材料を用いて形成されており、インダクタ形成領域においてはインダクタの共通タップおよびその引出し線となるものであり、ＣＭＯＳトランジスタ形成領域においてはソ―ス／ドレイン用電極および素子間配線となるものである。層間絶縁層２９は、酸化シリコン等の絶縁材料を用いて形成されており、配線層２８と配線層３０とを接続するためのコンタクトホ―ル２９ａが形成されている
【００１４】
配線層３０は、金属（例えばアルミニウム）等の導電材料を用いて形成されており、インダクタ形成領域においては渦状のインダクタおよびその引出し線となるものであり
【００１５】本第２実施例では、配線層２６および配線層３０をそれぞれ渦状に形成するとともに配線層２８を共通タップとして用いることにより、トランスが形成されることになる。
なお、配線層２６または配線層３０のいずれか一方のみを用い、平面形状が図２（Ａ）のような二つの渦状パタ―ンを形成し、配線層２８を共通タップとして用いても、トランスを形成することは可能である
　
エ．「【００１８】
【発明の効果】本発明では、
半導体基板の一部を空洞状に除去した第１領域に対応してインダクタを形成したので、誘電損や渦電流損等を大幅に低減できる
　
オ．摘記した上記段落【００１０】〜【００１１】と【００１８】を参照すると、図２（Ａ）と（Ｂ）から、配線層２６，２８，３０からなる渦状のインダクタが形成されたインダクタ形成領域の下方において、基板２１の一部を空洞状に除去した除去領域２２が形成されていることが、見て取れる。また、インダクタ形成領域とＣＭＯＳトランジスタ形成領域とは、シリコン基板２１の別の領域（それぞれ図２（Ａ）の右半分の領域と左半分の領域）に形成されているものであるから、除去領域２２は、ＣＭＯＳトランジスタ形成領域とは別の領域に形成されていることが、見て取れる。　
　
カ．摘記した上記段落【００１５】によると、第２実施例においては、配線層２６と配線層２８によって、また、配線層３０と配線層２８によって、２つの渦状のインダクタが形成されているが、配線層２６と配線層３０のいずれか一方のみを用いて、図２（Ａ）と同様の渦状のインダクタを形成してもよいと記載されているので、例えば、配線層３０と配線層２８のみからインダクタを形成することが示唆されている。
　
キ．摘記した上記段落【００１２】〜【００１３】を参照すると、図２（Ａ）と（Ｂ）から、ＣＭＯＳトランジスタ形成領域において、当該ＣＭＯＳを構成する、ゲート電極２６とゲート絶縁層２４とソース／ドレイン用電極２８が形成されていることが見て取れる。図２（Ａ）と（Ｂ）には、シリコン基板２１内もしくは、当該基板２１内に形成されたウエル２１ａ内に、ＣＭＯＳトランジスタのソース領域又はドレイン領域を形成することは記載されていないが、ＣＭＯＳトランジスタがソース領域及びドレイン領域を有することは技術常識であるから、ＣＭＯＳトランジスタ形成領域のシリコン基板２１内もしくは当該基板２１内に形成されたウエル２１ａ内には、不図示のソース領域及びドレイン領域が形成されているものと認められる。
　
（２）引用発明
　上記（１）のア．〜キ．を第２実施例に注目して総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
【引用発明】
「　半導体装置であって、
　ＣＭＯＳ半導体領域においてＣＭＯＳトランジスタを有するシリコン基板２１、
　前記シリコン基板２１に積層される層間絶縁層２７及び層間絶縁層２９、
　インダクタ形成領域において前記層間絶縁層２７又は層間絶縁層２９上に配置され、インダクタ又はその引き出し配線となる配線層２８及び配線層３０から成り、
　前記シリコン基板２１には、前記インダクタ形成領域において、前記シリコン基板２１の一部を空洞状に除去した除去領域２２が形成されており、前記除去領域２２が前記ＣＭＯＳ半導体領域とは別の領域に形成されていることを特徴とする半導体装置。」
　
（３）引用例２の記載
　本願の優先権主張日前に日本国内において頒布され、当審における平成２５年９月３日付けの拒絶理由通知書において引用文献２として引用された刊行物である、特開２００２−１６４５１２号公報（以下「引用例２」という。）には、「半導体装置、半導体メモリおよびその製造方法」（発明の名称）に関して、図１及び図２とともに次の記載がある。
　
ア．「【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、
インダクタを有する半導体装置
　
イ．「【００３０】（半導体装置）本発明の第１実施形態による半導体装置を図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００３１】図１に示すように、比抵抗８００Ωｃｍ、酸素濃度５×１０17ｃｍ-3の（１００）のｐ形のシリコン基板１０の表面には、素子領域１４ａ、１４ｂを画定する素子分離膜１２が形成されている。
（・・・途中省略・・・）
【００３４】
素子分離膜１２により画定された紙面左側の素子領域１４ａには、ｎ形ウェル１６ａが形成されている。素子分離膜１２により画定された紙面中央の素子領域１４ｂには、ｐ形ウェル１６ｂが形成されている
【００３５】素子領域１４ａ、１４ｂの周囲のシリコン基板１０中には、チャネルストップ層１８が形成されている。本実施形態でチャネルストップ層１８が形成されているのは、以下の理由によるものである。
【００３６】即ち、本実施形態による半導体装置では、比抵抗の高いシリコン基板１０が用いられているため、空乏層が広がりやすく、また、基板表面で導電型の反転が生じやすい。このため、素子分離膜１２のみによっては、素子分離を確実に行うことが必ずしも容易でない。そこで、本実施形態では、少なくとも素子領域１４ａ、１４ｂの周囲のシリコン基板１０中に、シリコン基板１０よりｐ形不純物濃度の高いチャネルストップ層１８を形成し、比抵抗の高いシリコン基板１０を用いることによる弊害を回避している。
【００３７】
素子分離膜１２が形成されたシリコン基板１０上には、ゲート絶縁膜２０が形成されている。素子領域１４ａのゲート絶縁膜２０上には、ｐ形のドーパント不純物が高濃度に導入されたポリシリコン膜より成るゲート電極２２ａが形成されている。ゲート電極２２ａの両側のｎ形ウェル１６ａ内には、ｐ形のドーパント不純物が導入されたソース／ドレイン拡散層２４ａが形成されている。こうして、素子領域１４ａに、ゲート電極２２ａとソース／ドレイン拡散層２４ａとを有するｐ形のＭＯＳＦＥＴ２６ａが形成されている
【００３８】
素子領域１４ｂのゲート絶縁膜２０上には、ｎ側のドーパント不純物が高濃度に導入されたポリシリコン膜より成るゲート電極２２ｂが形成されている。ゲート電極２２ｂの両側のｐ形ウェル１６ｂ内には、ｎ形のドーパント不純物が導入されたソース／ドレイン拡散層２４ｂが形成されている。こうして、紙面中央の素子領域１４ｂに、ゲート電極２２ｂとソース／ドレイン拡散層２４ｂとを有するｎ形のＭＯＳＦＥＴ２６ｂが構成されている
【００３９】更に、
全面には、ＰＳＧ（Phospho-Silicate Glass）より成る平坦化膜２８が形成されている。この平坦化膜２８により、基板全体が平坦化されている
【００４０】
平坦化膜２８には、ソース／ドレイン拡散層２４ａ、２４ｂに達するコンタクトホール３０が形成されている
【００４１】
コンタクトホール３０が形成された平坦化膜２８上には、Ａｌより成る配線３２ａ及びインダクタ３２ｂが形成されている。インダクタ３２ｂは、配線３２ａを介して、ｐチャネルＭＯＳＦＥＴ２６ａのソース／ドレイン拡散層２４ａや、ｎチャネルＭＯＳＦＥＴ２６ｂのソース／ドレイン拡散層２４ｂ等に電気的に接続されている
　
ウ．摘記した上記イ．の記載を参照すると、図１（ａ）から、シリコン基板１０には、素子分離膜１２が形成された領域と、素子分離膜１２によって確定された素子領域１４ａ，１４ｂが含まれ、前記素子領域１４ａには、ゲート電極２２ａ、ゲート絶縁膜２０、及びｐ形不純物が導入されたソース／ドレイン拡散層２４ａからなるｐ形ＭＯＳＦＥＴ２６ａが形成され、前記素子領域１４ｂには、ゲート電極２２ｂ、ゲート絶縁膜２０、及びｎ形不純物が導入されたソース／ドレイン拡散層２４ｂからなるｎ形ＭＯＳＦＥＴ２６ｂが形成されていることが見て取れる。
　
エ．摘記した上記段落【００３９】〜【００４１】の記載を参照すると、図１（ａ）と（ｂ）から、シリコン基板１０の全面にＰＳＧからなる平坦化膜２８が形成されており、素子分離膜１２が形成された領域の平坦化膜２８上には、インダクタ３２ｂが形成されており、素子領域１４ａ，１４ｂの上記平坦化膜２８上には、配線３２ａが形成されていることが見て取れる。　
　
オ．摘記した上記段落【００４０】〜【００４１】の記載を参照すると、図１（ｂ）から、インダクタ３２ｂはその一端が配線３２ａと接続しており、該配線３２ａはコンタクトホール３０を介して、ｎチャネルＭＯＳＦＥＴ２６ｂのソース／ドレイン拡散層２４ｂに電気的に接続されていることが見て取れる。
　
（４）引用例３の記載
　本願の優先権主張日前に日本国内において頒布され、当審における平成２５年９月３日付けの拒絶理由通知書において引用文献３として引用された刊行物である、特開２００２−９２９９号公報（以下「引用例３」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１〜３、１２〜１４とともに次の記載がある。
　
ア．「【００１６】
【発明の実施の形態】実施の形態１．図１は、半導体装置のレイアウトの一例を模式的に示す上面図である。
図１に示す半導体装置は、互いに隣接する４つのＭＯＳトランジスタ（ＰＭＯＳａ、ＮＭＯＳｂ、ＰＭＯＳｃ、ＮＭＯＳｄ）と、スパイラルインダクタ２０と、パッド２２とを備えている
ＰＭＯＳａはソース・ドレイン領域１４ａ１，１４ａ２とゲート電極９ａとを有しており
【００１７】
ソース・ドレイン領域１４ａ１は、配線１７ａを介してスパイラルインダクタ２０に接続されており
　
イ．「【００２１】以下、図１に示したラインＸ１に沿った位置における断面に関して、本実施の形態１に係る半導体装置の製造方法について説明する。図２〜２１は、本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１、ＢＯＸ層２、及びシリコン層３がこの順に積層された積層構造を成すＳＯＩ基板を準備する。次に、シリコン層３の第１主面（ＢＯＸ層２とは接触しない側の面）上に、シリコン酸化膜４及びシリコン窒化膜５をこの順に全面に形成する。次に、シリコン窒化膜５をパターニングし、残ったシリコン窒化膜５をマスクに用いてエッチングを行うことにより、シリコン酸化膜４を貫通してシリコン層３内に底部を有する凹部６ａ〜６ｃを形成する（図２）。
【００２２】次に、シリコン酸化膜等の絶縁膜を、少なくとも凹部６ａ〜６ｃ内を埋める厚さで全面に堆積した後、ＣＭＰ処理を行う。このＣＭＰ処理は、シリコン窒化膜５の一部を残して停止する。次に、残ったシリコン窒化膜５及びシリコン酸化膜４を、ウェットエッチングによって除去する。これにより、シリコン層３の第１主面内に、部分分離型の素子分離絶縁膜７ａ〜７ｃを形成することができる（図３）。
（・・・途中省略・・・）
【００２７】図３に示した工程に引き続き、次に、素子分離絶縁膜７ｂ中に境界を規定して、ｎ- 型のＮウェル１２ａ及びｐ- 型のＰウェル１２ｂをイオン注入法によってシリコン層３内に形成する。Ｎウェル１２ａ及びＰウェル１２ｂの底は、素子分離絶縁膜７ａ〜７ｃの底面よりも深く位置する。次に、素子分離絶縁膜７ａ，７ｂによって規定されるＳＯＩ基板の第１の素子形成領域において、シリコン層３の第１主面上に、ゲート酸化膜８及びゲート電極９ａがこの順に積層された積層構造を成すゲート構造１０ａを選択的に形成する。また、これとともに、素子分離絶縁膜７ｂ，７ｃによって規定されるＳＯＩ基板の第２の素子形成領域において、シリコン層３の第１主面上に、ゲート酸化膜８及びゲート電極９ｂがこの順に積層された積層構造を成すゲート構造１０ｂを選択的に形成する。次に、ゲート構造１０ａ，１０ｂの側面に、絶縁膜から成るサイドウォール１１をそれぞれ形成する。
【００２８】次に、イオン注入法によって、第１の素子形成領域におけるシリコン層３内に、ｐ+ 型のソース・ドレイン領域１４ａ１，１４ａ２を形成する。ソース・ドレイン領域１４ａ１，１４ａ２によって挟まれる領域は、ｎ- 型のチャネル形成領域１３ａとして規定される。次に、イオン注入法によって、第２の素子形成領域におけるシリコン層３内に、ｎ+ 型のソース・ドレイン領域１４ｂ１，１４ｂ２を形成する。ソース・ドレイン領域１４ｂ１，１４ｂ２によって挟まれる領域は、ｐ-型のチャネル形成領域１３ｂとして規定される（図１２）。
【００２９】次に、
図１２に示した構造上の全面に層間絶縁膜１５を形成した後、層間絶縁膜１５内に、ソース・ドレイン領域１４ａ１，１４ａ２，１４ｂ１，１４ｂ２にそれぞれ繋がり、タングステン等の金属プラグによって内部が充填されたコンタクトホール１６ａ１，１６ａ２，１６ｂ１，１６ｂ２を、それぞれ選択的に形成する。次に、層間絶縁膜１５上に、アルミ等の金属から成る配線１７ａ〜１７ｃを、それぞれ選択的に形成する。配線１７ａはコンタクトホール１６ａ１に繋がり、配線１７ｂはコンタクトホール１６ａ２，１６ｂ１に繋がり、配線１７ｃはコンタクトホール１６ｂ２に繋がっている（図１３）
【００３０】次に、
図１３に示した構造上の全面に層間絶縁膜１８を形成した後、層間絶縁膜１８内に、配線１７ａに繋がり、金属プラグによって内部が充填されたコンタクトホール１９を選択的に形成する。次に、層間絶縁膜１８上に、コンタクトホール１９に繋がるスパイラルインダクタ２０と、スパイラルインダクタ２０に繋がる配線２１と、配線２１に繋がるパッド２２とを、それぞれ選択的に形成する（図１４）。図１４に示すように、スパイラルインダクタ２０及びパッド２２は、素子分離絶縁膜７ａの上方にのみ存在する
　
ウ．摘記した上記段落【００２９】〜【００３０】の記載を参照すると、図１、１４から、シリコン基板１上に形成されたＭＯＳトランジスタＰＭＯＳａとスパイラルインダクタ２０は、配線１７ａと、タングステン等の金属プラグによって内部が充填されたコンタクトホール１６ａ１，１９を介して相互に接続されていることが、見て取れる。
　
３　本願発明と引用発明との対比
（１）次に、本願発明と引用発明を対比する。
ア．引用発明の「半導体装置」は、本願発明の「半導体デバイス」に相当している。
　
イ．引用発明の「ＣＭＯＳトランジスタ」は、本願発明の「能動素子」に相当しており、また、上記２（１）キ．で検討したように、引用発明において、「ＣＭＯＳトランジスタ」が形成された「シリコン基板２１」内には、当該「ＣＭＯＳトランジスタ」のソース領域及びドレイン領域が形成されているものと認められるから、引用発明の「ＣＭＯＳ半導体領域においてＣＭＯＳトランジスタを有するシリコン基板２１」は、本願発明の「能動素子を内部に有する半導体基体」に相当している。
　
ウ．引用発明の「層間絶縁層２７及び層間絶縁層２９」は、「シリコン基板２１に積層される」ものであり、また、絶縁層が誘電体層であることは技術常識である。したがって、引用発明の「前記シリコン基板２１に積層される層間絶縁層２７及び層間絶縁層２９」は、本願発明の「該半導体基体に積層される誘電体層」に相当している。
　
エ．本願発明の「連続導体」とは、本願請求項１を引用する請求項３において「該連続導体がインダクタからなる」と記載されているように、具体的にはインダクタを含むものである。また、本願請求項１において「該連続導体から、前記半導体基体内の能動素子のうちの１つまで伸びるタングステンプラグから成り」と記載されているように、「連続導体」はタングステンプラグと接続するものでもある。
　そして、本願明細書の図１３に記載された実施形態を参照すると、導電線６６Ａはインダクタ９２を構成するものであり、また、導電線６６Ａと電気的に接続された導電線９８は、その端部においてタングステンプラグ１０２と接続しているから、本願発明の「連続導体」は、図３に記載された実施形態において、インダクタである導電線６６Ａと、当該導電線６６Ａと接続するとともにタングステンプラグ１０２と接続する導電線９８に対応するものであることがわかる。
　一方、引用発明において、「配線層２８及び配線層３０」は「インダクタ又はその引き出し配線」として機能するものであるから、引用発明の「配線層２８及び配線層３０」は、その機能からみて、本願明細書の図１３に記載された実施形態における導電線６６Ａと導電線９８に相当するものである。
　したがって、引用発明の「配線層２８及び配線層３０」は本願発明の「連続導体」に相当しており、また、引用発明の「配線層２８及び配線層３０」が「前記層間絶縁層２７又は層間絶縁層２９上に配置され」ることは、本願発明の「連続導体」が「該誘電体層上に配置される」ことに相当している。
　
オ．引用発明の「除去領域２２」は、インダクタ形成領域のシリコン基板の一部を空洞状に除去することによって、誘電損や渦電流損等を大幅に低減するものであり、本願発明の「開口部」もインダクタ下方の基体領域に開口部を形成することにより渦電流損失を抑制するものであるから、引用発明の「除去領域２２」は、本願発明の「開口部」に相当する。
　また、引用発明において「除去領域２２」が「前記インダクタ形成領域において、前記シリコン基板２１の一部を空洞状に除去」することにより形成されることは、本願発明において「開口部」が「該連続導体の下方の基体領域に」「画定」されることに相当する。
　
カ．引用発明において「該除去領域２２が前記ＣＭＯＳ半導体領域とは別の領域に形成されていること」は、本願発明において「該開口部が前記能動素子から横方向にずれていること」に相当する。
　
（２）以上を総合すると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体デバイスであって、
　能動素子を内部に有する半導体基体、
　該半導体基体に積層される誘電体層、
　該誘電体層上に配置される連続導体から成り、
　該半導体基体は、該連続導体の下方の基体領域に開口部を画定し、該開口部が前記能動素子から横方向にずれていることを特徴とする半導体デバイス。」
　
《相違点１》
　本願発明が「該連続導体から、前記半導体基体内の能動素子のうちの１つまで伸びるタングステンプラグから成」る、つまり、本願発明において、連続導体と半導体基体内の能動素子のうちの１つが、タングステンプラグによって接続されるのに対して、引用発明では「インダクタ又はその引き出し配線となる配線層２８及び配線層３０」と「シリコン基板２１」内の「ＣＭＯＳトランジスタ」が電気的に接続される点については特定されていない点。
　
４　相違点１についての判断
（１）相違点１について
　引用例１には、図２（Ａ）に記載されたシリコンＣＭＯＳ集積回路において、インダクタとＣＭＯＳを電気的に接続することは記載されていないが、一つの集積回路内に形成された、インダクタと、ＣＭＯＳトランジスタもしくはＭＯＳトランジスタを、配線やコンタクトホール等の導電部材を介して電気的に接続することは、引用例２について上記２（３）オ．において確認したように、また、引用例３について上記２（４）ウ．において確認したように、集積回路において実現しようとする回路構成に基づいて当業者が適宜なし得ることである。
　また、シリコン基板上に形成された配線と、当該シリコン基板に形成されたＭＯＳトランジスタを接続するにあたり、タングステンプラグを介して行うことは、引用例３について上記２（４）ウ．において確認したように、半導体装置の製造方法の分野において周知の技術である。
　したがって、引用発明において、インダクタの引き出し配線となる配線層２８又は配線層３０と、シリコン基板２１内にソース領域又はドレイン領域が形成されたＣＭＯＳトランジスタとをタングステンプラグを用いて接続すること、即ち、上記相違点１に係る本願発明の構成を採用することは、引用例２及び引用例３の記載に基づいて、当業者が容易になし得たことである。
　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）判断についてのまとめ
　上記（１）で検討したとおり、引用発明において、上記相違点１に係る構成とすることは、当業者が容易になし得たことである。
　
第３　結言
　以上のとおり、本願発明は、引用発明と、引用例２及び引用例３の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。