【手続補正書】
【提出日】平成27年8月17日(2015.8.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）で輸送可能なデータ信号であって、データライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）の各々に、シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と、特に、コモンモードベースの、差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）のと両方が存在するデータ信号と、
少なくとも１つのクロックライン（ＣＬＫ＋，ＣＬＫ−）で輸送可能なクロック信号であって、クロックライン（ＣＬＫ＋，ＣＬＫ−）の各々に、シングルエンド論理レベルベースのクロック信号と、特に、コモンモードベースの、差動クロック信号の両方が存在するクロック信号と、
をそれに印加することができる送信装置（Ｓ）であって、
前記送信装置（Ｓ）は、前記シングルエンド論理レベルベースのデータおよびクロック信号と、前記差動データ信号およびクロック信号をシリアル化して共通信号ストリーム（ＳＩ）とを形成し、および
前記送信装置（Ｓ）は、
少なくとも１つの基準クロックを少なくとも１つのクロックライン（ＴＬ）上に生成するための少なくとも１つのクロック発振器（ＰＳ）と、
前記クロック発振器（ＰＳ）の下流の少なくとも１つのシリアライザ（ＳＥ）であって、前記クロックライン（ＴＬ）上で検出可能な停止状態によって作動することができ、共通信号電流（ＳＩ）に、停止状態に割り当てられた少なくとも１つの停止シーケンスを挿入し、そのシーケンスによって、少なくとも１つの受信装置（Ｅ）のために、少なくとも１つの規定の時間間隔を経た後に、前記共通信号ストリーム（ＳＩ）の伝送をオフに切り替えることのできる停止状態を検出することができるシリアライザと、
前記クロック発振器（ＰＳ）の上流の、前記クロックライン（ＴＬ）で前記停止状態を検出するための、および時間遅延を伴って、前記停止状態に割り当てられた少なくとも１つのスイッチオフ信号を前記クロック発振器（ＰＳ）へ転送するための少なくとも１つの検出／制御手段（ＰＤ）であって、そのスイッチオフ信号を用いて、前記クロック発振器（ＰＳ）と前記シリアライザ（ＳＥ）をアイドル状態に切り替えることができる手段と、
を備える送信装置。
【請求項２】
前記送信装置（Ｓ）は、
特に、少なくとも１つのカメラ（ＫＡ）として、および／または
特に、少なくとも１つのアプリケーションプロセッサ（ＡＰ）として、構成された少なくとも１つのデータソースに割り当てられることを特徴とする請求項１に記載の送信装置。
【請求項３】
前記受信装置（Ｅ）は、
特に、少なくとも１つのアプリケーションプロセッサ（ＡＰ）としての、および／または
少なくとも１つのディスプレイユニット（ＤＵ）としての、
少なくとも１つのデータシンクに割り当てられることを特徴とする請求項１または２に記載の送信装置。
【請求項４】
前記クロック発振器（ＰＳ）は、少なくとも１つの位相ロックループとして、具体的には、少なくとも１つのクロックマルチプライヤユニットとして構成されることを特徴とする請求項１〜３の少なくとも一項に記載の送信装置。
【請求項５】
前記シリアライザ（ＳＥ）は、
前記共通信号電流（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
を備えることを特徴とする請求項１〜４の少なくとも一項に記載の送信装置。
【請求項６】
前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、具体的には、少なくとも１つの５ｂ／６ｂ符号器ブロックを用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項５に記載の送信装置。
【請求項７】
前記検出／制御手段（ＰＤ）は、少なくとも１つのパワーダウン制御装置として構成されることを特徴とする請求項１〜６の少なくとも一項に記載の送信装置。
【請求項８】
前記シリアライザ（ＳＥ）および前記検出／制御手段（ＰＤ）は、前記データ信号およびクロック信号を受け取るために割り当てられた、それらの上流に配置された、前記データソースの少なくとも１つの、例えば、４ビット幅以下のＣＳＩおよびＣＳＩ−２および／またはＣＳＩ−３および／またはＤＳＩおよび／またはＤＳＩ−２インタフェース（ＩＳ）を有することを特徴とする請求項１〜７の少なくとも一項に記載の送信装置。
【請求項９】
伝送インタフェースロジック（ＬＳ）は、前記データ信号を正しく解釈するための、および／またはＨＳ（高速）データ信号とＬＳ（低速）データ信号を識別するための少なくとも１つの状態機械を備えることを特徴とする請求項８に記載の送信装置。
【請求項１０】
請求項１〜９に記載の少なくとも１つの送信装置（Ｓ）と、
少なくとも１つの受信装置（Ｅ）と、
を備える回路装置（Ｓ，Ｅ）。
【請求項１１】
少なくとも１つの送信装置（Ｓ）は、それに、すなわち
少なくとも１つのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）で輸送可能なデータ信号であって、データライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）の各々に、シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と、特に、コモンモードベースの差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方が存在するデータ信号と、
少なくとも１つのクロックラインで輸送可能なクロック信号（ＣＬＫ＋，ＣＬＫ−）であって、クロックライン（ＣＬＫ＋，ＣＬＫ−）の各々に、シングルエンド論理レベルベースのクロック信号と、特に、コモンモードベースの差動クロック信号との両方が存在するクロック信号と、
に適用することができ、
少なくとも１つの基準クロックが、少なくとも１つのクロック発振器（ＰＳ）によって、少なくとも１つのクロックライン（ＴＬ）上に生成され、
前記クロックライン（ＴＬ）の停止状態は、前記クロック発振器の上流の少なくとも１つの検出制御手段（ＰＤ）によって検出され、
前記停止状態に割り当てられた少なくとも１つのスイッチオフ信号は、前記検出制御手段（ＰＤ）によって、時間遅延を伴って、前記クロック発振器（ＰＳ）へ転送され、そのスイッチオフ信号を用いて、前記クロック発振器（ＰＳ）と、前記クロック発振器（ＰＳ）の下流の少なくとも１つのシリアライザ（ＳＥ）が、前記アイドル状態に切り替えられ、および
前記シリアライザ（ＳＥ）は、前記クロックライン（ＴＬ）上で検出された前記停止状態によって作動され、および少なくとも１つの受信装置（Ｅ）に伝送する前記共通信号ストリームに、前記停止状態に割り当てられた少なくとも１つの停止シーケンスを挿入し、その停止シーケンスによって、前記受信装置（Ｅ）は、規定の時間間隔を経た後に、前記伝送がオフに切り替えられることを検出する方法。
【請求項１２】
前記規定の時間間隔は、前記スイッチオフ信号の前記時間遅延に割り当てられることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記規定の時間間隔は、前記スイッチオフ信号の前記時間遅延に、少なくとも概ね相当することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記停止シーケンスは、少なくとも１つの仮想テレグラムレーンで伝送されることを特徴とする請求項１１〜１３の少なくとも一項に記載の方法。