【事件の表示】
　特許第３２５５９０８号「メモリー制御ユニット」の請求項１、５ないし１１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３２５５９０８号の請求項１、５ないし１１に係る特許を維持する。
【理　由】
１．手続の経緯
　
　本件特許第３２５５９０８号に係る出願は、１９８９年６月２２日（パリ条約による優先権主張１９８８年６月３０日、米国）を国際出願日とする出願であって、平成１３年１１月３０日に特許権の設定の登録がされ、同１４年２月１２日に特許公報が発行され、その後、同１４年８月１２日に中沢尚より、本件の請求項１及び５ないし１１に係る特許について特許異議の申立てがされたものである。
　
２．本件請求項に係る発明
　
　本件特許の請求項１及び５ないし１１に係る発明は、その願書に添付した明細書の特許請求の範囲の請求項１及び５ないし１１に記載されたとおりの次のものである。
　
「【請求項１】システム・バスとシステム・メモリーとの間に接続されたメモリー制御ユニットであって、システム・バスが、システム・メモリー内のアドレスを指定するためのアドレス信号線と、システム・バス及びシステム・メモリーに結合されたバス接続間でデータ・ユニットを搬送するためのデータ信号線と、バス接続の１つにより開始された特定のシステム・バス・トランザクションがシステム・メモリー読出要求であるか又はシステム・メモリー書込要求であるかを指定する少なくとも１つの信号線とを含む、メモリー制御ユニットにおいて、システム・バスと結合され、該バスからシステム・メモリー読出要求及びシステム・メモリー書込要求を受け取る第１インターフェース手段と、システム・メモリーと結合され、システム・メモリー読出要求及びシステム・メモリー書込要求を実行する第２インターフェース手段と、第１インターフェース及び第２インターフェースと結合され、書込要求の実行前に、第１インターフェースで受信した書込要求をバッファ記憶する第１バッファと、第１インターフェース及び第２インターフェースと結合され、読出要求の実行前に、第１インターフェースで受信した読出要求をバッファ記憶する第２バッファと、受信した読出要求のアドレスと、第１バッファ内の各書込要求のアドレスとの比較を行い、該読出要求が、いずれかの書込要求のアドレス内にあるアドレス値を含むか否かを判定し、含む場合に、出力信号をアサートする比較手段と、比較手段からの出力信号がアサートされた場合に、受信した読出要求を除いて第２バッファ内の全ての読出要求を実行し、次に、第１バッファ内の全ての書込要求を実行する実行手段とを備えていることを特徴とするメモリー制御ユニット。
　
【請求項５】請求項１〜４いずれかに記載のメモリー制御ユニットにおいて、実行手段はさらに、比較手段からの出力信号がアサートされたときに、第１バッファ内の全ての書込要求を実行した後に、受信した読出要求を実行するよう構成されていることを特徴とするメモリー制御ユニット。
　
【請求項６】請求項１〜５いずれかに記載のメモリー制御ユニットにおいて、該制御ユニットはさらに、第１バッファの最大容量よりも少ない所定数の書込要求が第１バッファに記憶されたときにそれを判定する判定手段と、判定手段が該所定数の書込要求が記憶されたと判定したときに、システム・バスへ信号をアサートして、バス接続が更なるシステム・メモリの読出要求及び書込要求をシステム・バスへ発生することを阻止する手段とを備え、実行手段は、判定手段が信号をシステム・バスへアサートしたときに、第１バッファ内の少なくとも１つの書込要求を実行するよう構成されていることを特徴とするメモリー制御ユニット。
　
【請求項７】請求項６記載のメモリー制御ユニットにおいて、該制御ユニットはさらに、実行手段がいずれかの読出要求を実行するときに、１又は複数の情報ユニットをシステム・バスへ返送する返送手段と、システム・バスへ返送されつつある情報ユニット中の１又は複数のエラー・ビットを検出し、１ビットのエラーを有する情報ユニットの修正された情報ユニットを返送手段へ提供するエラー検出及び修正手段とを備え、返送手段が、１エラー・ビットを有する情報ユニットがシステム・バスへ返送された後に、修正された情報ユニットをシステム・バスへ返送することを特徴とするメモリー制御ユニット。
　
【請求項８】請求項７記載のメモリー制御ユニットにおいて、該制御ユニットはさらに、返送されつつある情報ユニットが１つのエラー・ビットを有することを示すためにシステム・バスへ第１信号をアサートし、かつ、返送されつつある情報ユニットが複数のエラー・ビットを有することを示すためにシステム・バスへ第２信号をアサートするための手段を備えることを特徴とするメモリー制御ユニット。
　
【請求項９】請求項１〜８いずれかに記載のメモリー制御ユニットにおいて、該制御ユニットはさらに、比較手段からの出力信号がアサートされたときにシステム・バスへ信号をアサートする手段を備え、該信号により、読出要求または書込要求をシステム・バスから更に受信することを阻止することを特徴とするメモリー制御ユニット。
　
【請求項１０】複数のバス接続を共に結合しているシステム・バスを有する情報処理システムにおけるメモリ読出要求及び書込要求を実行する方法であって、バス接続の１つは、１以上のメモリ・ユニットと接続されるメモリ制御ユニットであり、該メモリ制御ユニットは、システム・バス上のアドレス及びデータ信号に応答して、メモリ・ユニットへの情報ユニットの書き込み及びメモリ・ユニットからの情報ユニットの読み出しを行う、実行方法において、メモリ制御ユニットを１以上のメモリ・ユニットへ接続するインターフェースを提供するステップと、メモリ制御ユニットをシステムへ結合するインターフェースを提供するステップと、書込アドレスを含む書込要求を、システム・バスから受信してバッファ記憶するステップと、読出アドレスを含む読出要求を、システム・バスから受信してバッファ記憶するステップと、読出要求を受信したときに、該読出要求の読出アドレスをバッファ記憶されている各書込アドレスと比較し、受信した読出要求の読出アドレスが、バッファ記憶されている何れかの書込アドレス内のアドレス値を有するかを判定するステップと、受信した読出要求の読出アドレスが、バッファ記憶されている書込アドレス内のアドレス値を有さないと判定された場合に、バッファ記憶された全ての読出要求を順に実行し、次に、バッファ記憶された全ての書込要求を順に実行するステップと、受信した読出要求の読出アドレスが、バッファ記憶されている書込アドレス内のアドレス値を有すると判定された場合に、該受信した読出要求を除いて、バッファ記憶された全ての読出要求を順に実行し、次に、バッファ記憶されている全ての書込要求を実行するステップとからなることを特徴とする方法。
　
【請求項１１】請求項１０記載の方法において、該方法はさらに、受信した読出要求の読出アドレスが、バッファ記憶されている書込アドレス内のアドレス値を有すると判定された場合に、受信した読出要求を実行するステップを備えることを特徴とする方法。」
　
３．異議申立の理由の概要
　
　特許異議申立人中沢尚は、理由として、本件の請求項１及び５ないし１１に係る発明は、いずれも、本件出願前に当業者が甲第１号証ないし甲第４号証に記載された発明に基づいて容易に発明をすることができたものであって、特許法第２９条第２項の規定により特許を受けることができないものであるから、同請求項１及び５ないし１１に係る特許は、この理由により拒絶の査定をしなければならない特許出願に対してされたものに該当し、取り消されるべきである旨主張すると共に、前記甲第１号証ないし甲第４号証として、それぞれ、
特開昭５５−１４７７４４号公報、
特開昭６１−１４８５４３号公報、
特開昭５９−１５４５４８号公報、
特開昭６３−１４５５３６号公報
を提示している。
　
４．証拠の内容
　
（１）甲１号証
　
　甲１号証刊行物である特開昭５５−１４７７４４号公報（昭和５５年１１月１７日特許庁発行）には、メモリリクエストを複数個同時に送出させることを可能にするため、各リクエスト系列ごとにリクエストバッファを設け、リクエストアドレス相互間のアドレス比較回路により順序保障を実施することに関する発明が記載されており、これに関して以下の記載がある。
　
（ａ）「Ｆリクエスト２２は、Ｆリクエストバッファ２３に一度貯えられた後、メモリＦリクエスト２４としてメモリに送出される。一方ＳＴリクエスト２５は、ＳＴリクエストバッファ２６に一度貯えられた後、メモリへのＳＴリクエスト２７としてメモリに送出される。メモリ装置では、メモリバンクへのリクエストを、プライオリティ回路２８で選択して各メモリバンク３０へ送出する。」（第２頁右上欄第７行から第１５行）
　
（ｂ）「これらメモリリクエストの順序保障は、メモリの同一エリアに対してＦリクエストとＳＴリクエストが相前後する場合にのみ考慮すればよく、異なるメモリエリアへのリクエストは、互いに無関係に処理されても全くデータの誤りは発生しない。」（第２頁左下欄第７行から第１２行）
　
（ｃ）「Ｆ（またはＳＴ）リクエストのアドレスがリクエストバッファに取り込まれている先行ＳＴ（またはＦ）リクエストのアドレスと一致すれば、このリクエストの受付けを抑止する。そして、アドレス一致がなくなった時点でリクエストバッファに取り込む」（第２頁左下欄第１５行から第２０行）
　
（ｄ）「ＦリクエストＲは、Ｆリクエストバッファ３１に取り込まれる前に、ＳＴリクエストバッファ３２に格納されているＳＴアドレスＳＴ１、ＳＴ２と、アドレス比較回路３４によってアドレスの比較を行う。」（第２頁右下欄第３行から第７行）
　
（ｅ）「ＦリクエストＲＡは、Ｆリクエストバッファ３１が空いており、かつ、ＳＴリクエストバッファ３２に格納されているＳＴリクエストＳＴ１、ＳＴ２の何れともアドレスが一致しなかった場合にのみリクエストが受け付けられて、Ｆリクエストバッファ３１に格納される。アドレスが一致するが、又はＦリクエストバッファが満杯の場合リクエストは受け付けられない。これは、ＳＴリクエストＷについても同様で、Ｆリクエストバッファ内のアドレスＦ１またはＦ２とアドレス一致するか、あるいは、ＳＴリクエストバッファが満杯の場合にはリクエストは受付けられない。」（第２頁右下欄第１６行から第３頁左上欄第８行）
（決定注：甲１号証の「アドレスが一致するが、」という記載は「アドレスが一致するか、」の誤記と認められる）」
　
（２）甲２号証
　
　甲２号証刊行物である特開昭６１−１４８５４３号公報（昭和６１年７月７日特許庁発行）には、メモリアクセスリクエスト処理方式に関して次の記載がある。
　
（ｆ）「アドレスの一致が検出された場合には、アドレスレジスタ８のリードアドレスはそのまま保持され、ストアバッファ３の掃出し動作が行われる。ストアバッファ３の掃出し動作が終了すると、アドレスレジスタ８のリードアドレスはアドレスレジスタ７に戻され、リードリクエスト処理が行われる。」（第４頁左上欄第４行から第１０行）
　
（３）甲３号証
　
　甲３号証刊行物である特開昭５９−１５４５４８号公報（昭和５９年９月７日特許庁発行）には、データ読出し要求とデータ書込み要求が同時に発生する場合の記憶制御方式に関して次の記載がある。
　
（ｇ）「本発明は、読出し要求アドレスとデータ書込み要求アドレスとの比較回路を設け、記憶装置へのデータ読出し要求とデータ書込み要求が競合した場合、両者のアドレスを比較し、一致している時は、処理の順序を守るため、データ書込み要求の処理を先行させるが、一致していない時は、命令やオペランドのデータ読出し要求をストア・タイプの命令のデータ書込み要求よりも優先させることを特徴とする。」（第２頁左上欄第１９行か同頁右上欄第６行）
　
（４）甲４号証
　
　甲４号証刊行物である特開昭６３−１４５５３６号公報（昭和６３年６月１７日特許庁発行）には、メモリ読出アクセスの１つである命令フェッチの時に１ビットエラーが生じた場合のエラー処理方式に関する発明に関して次の記載がある。
　
（ｈ）「メモリの出力を一方ではＣＰＵに直接返し、もう一方では１ビットエラー検出回路に入れ、万一１ビットエラーが検出された場合はそれをＣＰＵに知らせ、訂正後の正しいデータを再びＣＰＵに送り、ＣＰＵは送られてきたデータを再度取込むという方式がとられる。」（第２頁右上欄第９行から第１５行）
　
５．対比・判断
　
（１）請求項１に係る発明について
　
　請求項１に係る発明と甲１号証記載の発明とを対比すると、
　請求項１に係る発明は「比較手段からの出力信号がアサートされた場合に、受信した読出要求を除いて第２バッファ内の全ての読出要求を実行し、次に、第１バッファ内の全ての書込要求を実行する実行手段」を具備する、
　すなわち、受信した読出要求を第２バッファに格納した上で、受信した読出要求以外の第２バッファ内の全ての読出要求を実行し、次に第１バッファ内の全ての書込要求を実行する、のに対して、
　甲１号証には「Ｆリクエスト（読出要求）のリクエストアドレスとＳＴリクエスト（書込要求）バッファ内のＳＴリクエスト（書込要求）アドレスをアドレス比較回路によって比較し、比較した結果が一致していればリクエストは受け付けられない」ことについての記載はあるものの、甲１号証記載の発明は、比較した結果が一致したときにＦリクエストバッファ及びＳＴリクエストバッファ内にあるリクエストをどの順番で実行するかについては不明であり、また受け付けられなかったＦリクエストをどのように処理するかについては不明である。
　そこで、上記４（２）（ｆ）ないし４（３）（ｇ）において摘記した内容を見ても、甲２号証及び甲３号証には「比較手段からの出力信号がアサートされた場合に、受信した読出要求を除いて読出バッファ内の全ての読出要求を実行し、次に、書込バッファ内の全ての書込要求を実行する」ことは記載されていない。
　また、上記４（４）（ｈ）において摘記した甲４号証は「メモリ読出アクセスの１つである命令フェッチの時に１ビットエラーが生じた場合のエラー処理方式」に関するものであり、甲２号証及び甲３号証同様「比較手段からの出力信号がアサートされた場合に、受信した読出要求を除いて読出バッファ内の全ての読出要求を実行し、次に、書込バッファ内の全ての書込要求を実行する」ことは記載されていない。
　したがって、本件請求項１に係る発明は上記甲各号証に記載の発明から当業者が容易に想到しえたものではない。
　
（２）請求項５ないし９に係る発明について
　
　請求項５ないし９に係る発明は、請求項１に係る発明をさらに限定したものであるから、上記請求項１に係る発明についての判断と同様の理由により、上記甲各号証に記載の発明から当業者が容易に想到しえたものではない。　
　
（３）請求項１０に係る発明について
　
　請求項１０に係る発明と甲１号証記載の発明とを対比すると、
　請求項１０に係る発明は「受信した読出要求の読出アドレスが、バッファ記憶されている書込アドレス内のアドレス値を有すると判定された場合に、該受信した読出要求を除いて、バッファ記憶された全ての読出要求を順に実行し、次に、バッファ記憶されている全ての書込要求を実行するステップ」を具備するのに対して、
　甲１号証には「Ｆリクエスト（読出要求）のリクエストアドレスとＳＴリクエスト（書込要求）バッファ内のＳＴリクエスト（書込要求）アドレスをアドレス比較回路によって比較し、比較した結果が一致していればリクエストは受け付けられない」ことについての記載はあるものの、甲１号証記載の発明は比較した結果が一致したときにＦリクエストバッファ及びＳＴリクエストバッファ内にあるリクエストをどの順番で実行するかについては不明であり、また受け付けられなかったＦリクエストをどのように処理するかについては不明である。
　そこで、上記４（２）（ｆ）ないし４（３）（ｇ）において摘記した内容を見ても、甲２号証及び甲３号証には「受信した読出要求の読出アドレスが、バッファ記憶されている書込アドレス内のアドレス値を有すると判定された場合に、該受信した読出要求を除いて、バッファ記憶された全ての読出要求を順に実行し、次に、バッファ記憶されている全ての書込要求を実行するステップ」については記載されていない。
　また、上記４（４）（ｈ）において摘記した甲４号証は「メモリ読出アクセスの１つである命令フェッチの時に１ビットエラーが生じた場合のエラー処理方式」に関するものであり、甲２号証及び甲３号証同様「比較手段からの出力信号がアサートされた場合に、受信した読出要求を除いて読出バッファ内の全ての読出要求を実行し、次に、書込バッファ内の全ての書込要求を実行する」ことは記載されていない。
　したがって、本件請求項１０に係る発明は上記甲各号証に記載の発明から当業者が容易に想到しえたものではない。
　
（４）請求項１１に係る発明について
　
　請求項１１に係る発明は、請求項１０に係る発明をさらに限定したものであるから、上記請求項１０に係る発明についての判断と同様の理由により、上記甲各号証に記載の発明から当業者が容易に想到しえたものではない。
　
５．むすび
　
　以上のとおりであるから、本件の請求項１及び５ないし１１に係る特許は、特許異議申立ての理由及び証拠によっては取り消すことができない。
　また、他に、本件の請求項１及び５ないし１１に係る特許を取り消すべき理由を発見しない。
　したがって、本件の請求項１及び５ないし１１に係る特許は、拒絶の査定をしなければならない特許出願に対してされたものとすることはできず、また、前記１に認定のとおり、本件の特許出願は、特許法等の一部を改正する法律（平成６年法律第１１６号）の施行前にした特許出願であるから、本件の請求項１及び５ないし１１に係る特許については、同法律附則第１４条の規定に基づく特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定を適用し、よって、結論のとおり決定する。
【異議決定日】
平成１５年２月１３日（２００３．２．１３）