(57)【要約】【課題】生産性を向上して製造コストを低減した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、第１積層体と、柱状部と、第２絶縁膜と、第２積層体と、を備える。前記第１積層体は、前記基板上の第１領域内に設けられる。前記第２絶縁膜は、前記基板上の第２領域内に設けられ、前記第１積層体の積層方向に第１の厚さを有する。前記第２積層体は、前記第２絶縁膜上に設けられる。前記第２積層体において、第１膜及び第３絶縁膜が交互に積層される。前記第２積層体の複数の第１膜の内、最上層の第１膜は、前記基板の上面から前記積層方向に第１の距離に位置する。前記第１の厚さは、前記第１の距離の３０パーセント以上の厚さである。【選択図】図１
2018160532.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の第１領域内に設けられ、第１絶縁膜及び電極膜が交互に積層された第１積層体と、
前記第１積層体内に設けられ、前記第１積層体の積層方向に延び、前記基板の上面に沿った第１方向の幅が広がる連結部分を有する柱状部と、
前記基板上の第２領域内に設けられ、前記積層方向に第１の厚さを有する第２絶縁膜と、
前記第２絶縁膜上に設けられ、第１膜及び第３絶縁膜が交互に積層された第２積層体と、
を備え、
前記第２積層体の複数の第１膜の内、最上層の第１膜は、前記基板の上面から前記積層方向に第１の距離に位置し、
前記第１の厚さは、前記第１の距離の３０パーセント以上の厚さである半導体記憶装置。
【請求項２】
前記第２積層体は、前記積層方向に、最下層から複数の第１膜の内の最上層の第１膜まで第２の厚さを有し、
前記第２の厚さは、前記第１の距離の３０パーセント以上の厚さである請求項１記載の半導体記憶装置。
【請求項３】
前記第２絶縁膜内に設けられ、前記積層方向に延びる柱状部材をさらに備えた請求項１または２に記載の半導体記憶装置。
【請求項４】
前記柱状部材は、前記第１膜及び前記第３絶縁膜と異なる材料を含む請求項３記載の半導体記憶装置。
【請求項５】
前記柱状部材は、シリコンを含む請求項３または４に記載の半導体記憶装置。
【請求項６】
前記柱状部材は、前記第１方向の幅が広がる幅広部分を有し、
前記連結部分の上面は、前記幅広部分の上面と略同一平面上に位置する請求項３〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記柱状部材の上面は、前記第２絶縁膜の上面より上に位置し、
前記第２積層体には段差が設けられている請求項３〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記第１絶縁膜及び前記第３絶縁膜は、シリコン酸化物を含み、
前記第１膜は、シリコン窒化物を含む請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記第１積層体は、前記柱状部の前記連結部分が位置する第３積層体と、前記第３積層体上に設けられた第４積層体と、を有し、
前記柱状部は、チャネルと、前記チャネルの側面に設けられた電荷蓄積膜と、を有する請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記第２領域は、前記第１領域の周囲に設けられ、
前記基板上の前記第１領域及び前記第２領域の間には、周辺回路が設けられた第３領域が位置する請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
基板上の第１領域及び第２領域に、第１絶縁膜及び第１膜を交互に積層して第１積層体を形成する工程と、
前記第２領域の前記第１積層体を除去して前記第２領域に空洞を形成する工程と、
前記第２領域の前記空洞内に第２絶縁膜を形成する工程と、
前記第１領域及び第２領域の前記第１積層体内に、前記第１積層体の積層方向に延びる複数の第１貫通孔を形成する工程と、
前記第１領域の前記第１積層体の最上層の第１絶縁膜の一部と、前記第２領域の前記第２絶縁膜の一部と、を除去して、前記複数の第１貫通孔の上部の幅を広げる工程と、
前記複数の第１貫通孔内に前記第２膜を形成する工程と、
前記第２領域の前記第２絶縁膜の一部を除去して前記第２膜の上部を露出させる工程と、
前記第１領域の前記第１積層体及び前記第２膜上と、前記第２領域の前記第２絶縁膜及び前記第２膜上と、に、第３絶縁膜及び第３膜を交互に積層して、前記第２領域において段差を有する第２積層体を形成する工程と、
前記第２領域の前記段差に基づいて、前記第１領域の前記第２積層体内に、前記積層方向に延び、前記複数の第１貫通孔上に位置する複数の第２貫通孔を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１２】
前記複数の第２貫通孔を介して、前記複数の第１貫通孔内の前記第２膜を除去して、前記第１積層体及び前記第２積層体内に、前記積層方向に延びる複数の第３貫通孔を形成する工程と、
前記複数の第３貫通孔内に半導体層を形成する工程と、
をさらに備えた請求項１１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁膜を介して電極膜を複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルが設けられた３次元構造の半導体記憶装置が提案されている。電極膜は、メモリセルにおけるコントロールゲートとして機能し、電極膜の積層数を増やすことでメモリセルの数を増やすことができる。
【０００３】
電極膜の積層数の増加に伴ってメモリホールのアスペクト比が上がるために、積層体とメモリホールの形成が段階的に行われている。上下の積層体を貫通するメモリホールを形成するために、アライメントマーク及び位置ずれ量測定マークが形成され、下の積層体と上の積層体との位置合わせが行われている。このようなアライメントマーク及び位置ずれ量測定マークを形成する工程において、コストの低減が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１８７３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、生産性を向上して製造コストを低減した半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、基板と、第１積層体と、柱状部と、第２絶縁膜と、第２積層体と、を備える。前記第１積層体は、前記基板上の第１領域内に設けられる。前記第１積層体において、第１絶縁膜及び電極膜が交互に積層される。前記柱状部は、前記第１積層体内に設けられ、前記第１積層体の積層方向に延びる。前記柱状部は、前記基板の上面に沿った第１方向の幅が広がる連結部分を有する。前記第２絶縁膜は、前記基板上の第２領域内に設けられ、前記積層方向に第１の厚さを有する。前記第２積層体は、前記第２絶縁膜上に設けられる。前記第２積層体において、第１膜及び第３絶縁膜が交互に積層される。前記第２積層体の複数の第１膜の内、最上層の第１膜は、前記基板の上面から前記積層方向に第１の距離に位置する。前記第１の厚さは、前記第１の距離の３０パーセント以上の厚さである。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置を示す平面図である。
【図２】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】図８の領域Ｂの拡大図である。
【図１０】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１７】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１８】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１９】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２０】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２１】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２２】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２３】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２４】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２５】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１実施形態）
図１は、半導体記憶装置１を示す平面図である。
なお、本実施形態においては、シリコン等を含む基板１０（図２等参照）が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。
【００１０】
図１に示すように、半導体記憶装置１には、セル領域Ｒｃと、周辺領域Ｒｐと、スクライブ領域Ｒｓと、が設けられている。
セル領域Ｒｃには、複数のメモリセルを含むメモリセルアレイが設けられている。Ｚ方向から見て、セル領域Ｒｃの形状は、例えば、矩形である。例えば、セル領域Ｒｃにおいて、そのＸ方向両端は階段状に加工されている。
【００１１】
周辺領域Ｒｐは、セル領域Ｒｃの周囲に位置する。Ｚ方向から見て、周辺領域Ｒｐの形状は、例えば、枠状である。周辺領域Ｒｐには、ロウデコーダやセンスアンプ等の周辺回路が設けられている。周辺領域Ｒｐ内の周辺回路は、セル領域Ｒｃ内の階段状の端部に設けられたコンタクトを介して、メモリセルアレイと電気的に接続される。
【００１２】
スクライブ領域Ｒｓにおいて、半導体記憶装置１は複数の半導体記憶装置１ａに個片化される。スクライブ領域Ｒｓには、半導体記憶装置１を複数の半導体記憶装置１ａに個片化するためのダイシングラインが形成される。複数の半導体記憶装置１ａは、基板１０を有するウェハ上に構造体が形成され、ウェハ及び構造体をダイシングすることで製造される。つまり、ダイシングラインに沿ってスクライブ領域Ｒｓをダイシングすることで、複数の半導体記憶装置１ａは、セル領域Ｒｃ及び周辺領域Ｒｐをそれぞれ有することになる。
図１に示す例では、ダイシングラインは、周辺領域Ｒｐの外縁に沿って形成される。また、スクライブ領域Ｒｓの領域Ａ内には、後述するアライメントマークＭａが形成される。
【００１３】
まず、図２〜図１０を用いて、セル領域Ｒｃのメモリセルアレイの製造方法の流れについて簡単に説明する。
図２〜図８及び図１０は、第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図９は、図８の領域Ｂの拡大図である。
先ず、図２に示すように、シリコンを含む基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜４０及び犠牲膜５０をＺ方向に沿って交互に積層して積層体１５ａを形成する。なお、積層体１５ａの最上層が絶縁膜４０になるように絶縁膜４０及び犠牲膜５０を交互に積層する。
【００１４】
絶縁膜４０は、例えば、シリコン酸化物により形成される。犠牲膜５０は、絶縁膜４０との間でエッチング選択比がとれる材料により形成され、例えば、シリコン窒化物により形成される。例えば、絶縁膜４０及び犠牲膜５０のそれぞれは、５０層から５５層の積層数で構成される。
【００１５】
次に、図３に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、積層体１５ａ内に複数の貫通孔５１ａを形成する。
【００１６】
次に、図４に示すように、貫通孔５１ａ内に、アモルファスシリコン等を堆積させて犠牲膜５２を形成する。犠牲膜５２は、アモルファスシリコンを結晶化したポリシリコンで形成されても良い。続いて、ＲＩＥ等のエッチング処理により、貫通孔５１ａ内であって、積層体１５ａの最上層の絶縁膜４０に位置する犠牲膜５２を除去する。続いて、貫通孔５１ａの上面からウェットエッチングを施すことにより、積層体１５ａの最上層の絶縁膜４０の一部を除去する。これにより、貫通孔５１ａの上部の幅が広がる。
続いて、貫通孔５１ａの上部の幅が広がった部分に埋め込むようにアモルファスシリコン等を堆積した後、エッチバックすることで、貫通孔５１ａの上部に犠牲膜５２を再度形する。貫通孔５１ａの上部の幅が広がっているので、犠牲膜５２は、上部の幅が広がっている連結部分５２ａを有する。連結部分５２ａは、積層体１５ａの最上層の絶縁膜４０内に位置する。例えば、連結部分５２ａの上面５２ｓは、最上層の絶縁膜４０の上面と同一平面上に位置する。
【００１７】
次に、図５に示すように、例えばＣＶＤ法により、犠牲膜５０及び絶縁膜４０をＺ方向に沿って交互に積層させて、積層体１５ｂを形成する。なお、積層体１５ｂの最上層が絶縁膜４０になるように犠牲膜５０及び絶縁膜４０を交互に積層する。これにより、積層体１５ａ及び積層体１５ｂを有する積層体１５が形成される。積層体１５ａは、積層体１５の下段部分に相当し、積層体１５ｂは、積層体１５の上段部分に相当する。
【００１８】
ここで、積層体１５の上から２番目の犠牲膜５０ａは、基板１０の上面１０ａからＺ方向に距離ｄ１に位置する。図５に示す例では、距離ｄ１は、積層体１５において、最下層の絶縁膜４０ａから上から２番目の犠牲膜５０ａまでの厚さＷ１に相当する。例えば、距離ｄ１は、６．０マイクロメートル以上であって７．０マイクロメートル以下である。
【００１９】
次に、図６に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、積層体１５ｂ内に複数の貫通孔５１ｂを形成する。貫通孔５１ｂの形成には、後述するアライメントマークＭａを用いた位置合わせが行われる。貫通孔５１ｂは、積層体１５ｂを貫通して犠牲膜５２の連結部分５２ａに達する。
【００２０】
次に、図７に示すように、貫通孔５１ｂを介して、貫通孔５１ａ内の犠牲膜５２を除去する。犠牲膜５２の除去によって、貫通孔５１ａ及び貫通孔５１ｂを含むメモリホールＭＨが形成される。
【００２１】
次に、図８に示すように、メモリホールＭＨ内に柱状部ＣＬを形成する。柱状部ＣＬは、上部の幅が広がっている連結部分ＣＬａを有する。連結部分ＣＬａは、積層体１５ａの最上層の絶縁膜４０内に位置する。
例えば、図９に示すように、例えばＣＶＤ法により、メモリホールＭＨの内面上にシリコン酸化物を堆積させてブロック絶縁膜２３を形成し、シリコン窒化物を堆積させて電荷蓄積膜２２を形成し、シリコン酸化物を堆積させてトンネル絶縁膜２１を順に形成する。続いて、ＲＩＥを施すことにより、メモリホールＭＨの底面上からトンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を除去し、基板１０を露出させる。その後、シリコンを堆積させてチャネル２０を形成し、シリコン酸化物を堆積させてコア部２５を形成する。これにより、メモリホールＭＨ内に柱状部ＣＬが形成される。柱状部ＣＬは、コア部２５、チャネル２０、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。また、チャネル２０は、基板１０に接する。
【００２２】
次に、図１０に示すように、積層体１５内に、Ｘ方向及びＺ方向に延びる複数のスリット（図示せず）を形成する。スリットを介したエッチング処理により、犠牲膜５０を除去する。犠牲膜５０の除去によって、空洞が形成され、スリットを介してタングステン等の金属を堆積させて空洞内を埋め込む。これにより、積層体１５内において、犠牲膜５０が電極膜７０に置換される。電極膜７０は、ワード線であって、メモリセルにおけるコントロールゲートとして機能する。
【００２３】
なお、積層体１５の上から２番目の犠牲膜５０ａは、複数の電極膜７０の内、最上層の電極膜７０ａに置換される。つまり、最上層の電極膜７０ａは、基板１０の上面１０ａからＺ方向に距離ｄ１に位置する。つまり、距離ｄ１は、積層体１５において、最下層の絶縁膜４０ａから上から２番目の電極膜７０ａまでの厚さＷ１に相当する。
このようにして、半導体記憶装置１が製造される。
【００２４】
以上が、半導体記憶装置１の製造方法の簡単な流れであるが、本実施形態では、図６の工程のように、犠牲膜５２の連結部分５２ａの直上に貫通孔５１ｂを形成するために、スクライブ領域Ｒｓ内にアライメントマークＭａを前もって形成する。アライメントマークＭａの形成について、図１１〜図１８を用いて説明する。
【００２５】
図１１〜図１８は、図１において、スクライブ領域Ｒｓの領域Ａの断面を示している。また、図１１〜図１８の破線は、スクライブ領域Ｒｓに形成されたダイシングラインによって、基板１０、及び、基板１０上の構造体が左右で分断されることを示している。
【００２６】
まず、図１１に示すように、絶縁膜４０及び犠牲膜５０を交互に積層して積層体１５ａを形成する。例えば、スクライブ領域Ｒｓ内の積層体１５ａの形成は、図２の工程で述べたような、セル領域Ｒｃ内の積層体１５ａの形成と同時に行われる。
【００２７】
次に、図１２に示すように、例えば、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、積層体１５ａを除去する。例えば、積層体１５ａの除去は、セル領域Ｒｃの端部を階段状に加工する工程と同時に行われ、端部を階段状に加工するときにスクライブ領域Ｒｓをマスクで被覆せずに積層体１５ａを除去する。これにより、基板１０上に空洞５３が形成される。
【００２８】
次に、図１３に示すように、例えばＣＶＤ法により、空洞５３内に絶縁膜３０を形成する。絶縁膜３０は、例えば、シリコン酸化物により形成される。絶縁膜３０は、例えば、ＴＥＯＳ(tetraethoxysilane)により形成される。絶縁膜３０は、下段部分に相当する。
【００２９】
次に、図１４に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、絶縁膜３０内に複数の貫通孔５４を形成する。例えば、スクライブ領域Ｒｓ内の貫通孔５４の形成は、図３の工程で述べたような、セル領域Ｒｃ内の貫通孔５１ａの形成と同時に行われる。
【００３０】
次に、図１５に示すように、貫通孔５４内に、アモルファスシリコン等を堆積させて犠牲膜５５を形成する。犠牲膜５５は、アモルファスシリコンを結晶化したポリシリコンで形成されても良い。犠牲膜５５の形状は、例えば、柱状である。続いて、ＲＩＥ等のエッチング処理により、貫通孔５４の上部に位置する犠牲膜５５を除去する。続いて、貫通孔５４の上面からウェットエッチングを施すことにより、絶縁膜３０の一部を除去する。これにより、貫通孔５４の上部の幅が広がる。
続いて、貫通孔５４の上部の幅が広がった部分に埋め込むようにアモルファスシリコン等を堆積した後、エッチバックすることで、貫通孔５４の上部に犠牲膜５５を再度形成する。貫通孔５４の上部の幅が広がっているので、犠牲膜５５は、上部の幅が広がっている幅広部分５５ａを有する。例えば、スクライブ領域Ｒｓ内の犠牲膜５５の形成は、図４の工程で述べたような、セル領域Ｒｃ内の犠牲膜５２の形成と同時に行われる。この場合、例えば、犠牲膜５５の幅広部分５５ａの上面５５ｓは、犠牲膜５２の連結部分５２ａの上面５２ｓと同一平面上に位置する。
【００３１】
次に、図１６に示すように、ウェットエッチングを施すことにより、絶縁膜３０をエッチバックする。これにより、絶縁膜３０の一部が除去され、幅広部分５５ａを含む犠牲膜５５の一部が絶縁膜３０から露出する。絶縁膜３０は、Ｚ方向に厚さＷ２を有する。また、犠牲膜５５において、絶縁膜３０から露出した部分は、Ｚ方向に厚さＷ３を有する。
【００３２】
次に、図１７に示すように、例えばＣＶＤ法により、露出した犠牲膜５５、及び、絶縁膜３０上に、犠牲膜５０及び絶縁膜４０をＺ方向に沿って交互に積層させて、積層体１５ｂを形成する。これにより、絶縁膜３０及び積層体１５ｂを有する積層体１５Ａが形成される。絶縁膜３０は、積層体１５Ａの下段部分に相当し、積層体１５ｂは、積層体１５Ａの上段部分に相当する。なお、図１７の斜線部分のように、犠牲膜５５において、絶縁膜３０から露出した部分間には、犠牲膜５０及び絶縁膜４０が埋め込まれても良く、空隙が形成されても良い。
【００３３】
例えば、スクライブ領域Ｒｓ内の積層体１５ｂの形成は、図５の工程で述べたような、セル領域Ｒｃ内の積層体１５ｂの形成と同時に行われる。なお、スクライブ領域Ｒｓ内にはスリットが形成されないので、セル領域Ｒｃ内の積層体１５ｂと異なり、スクライブ領域Ｒｓ内の積層体１５ｂの犠牲膜５０は電極膜７０に置換されずに残る。
【００３４】
積層体１５ｂは、最下層の犠牲膜５０ｂから上から２番目の犠牲膜５０ａまでに、Ｚ方向に厚さＷ４を有する。また、積層体１５ｂの上から２番目の犠牲膜５０ａは、基板１０の上面１０ａからＺ方向に距離ｄ１（厚さＷ１）に位置する。図１７に示す例では、距離ｄ１（厚さＷ１）は、絶縁膜３０の厚さＷ２と、積層体１５ｂの一部の厚さＷ４との和に相当する。
【００３５】
例えば、厚さＷ２は、距離ｄ１（厚さＷ１）の３０％以上の厚さである。例えば、厚さＷ２は、２．５マイクロメートル以上であって３．０マイクロメートル以下である。例えば、厚さＷ４は、距離ｄ１（厚さＷ１）の３０％以上の厚さである。例えば、厚さＷ４は、３．０マイクロメートル以上であって３．５マイクロメートル以下である。
【００３６】
露出した犠牲膜５５の形成によって、積層体１５ｂを形成すると、積層体１５ｂには段差Ｓ１が形成される。段差Ｓ１は、アライメントマークＭａである。図１７に示す例では、スクライブ領域ＲｓのＸ方向の両側に犠牲膜５５が形成されているので、２つの段差Ｓ１が形成される。このような２つの段差Ｓ１によって、積層体１５ｂには凹部が形成される。段差Ｓ１の幅Ｗ５は、露出した犠牲膜５５のＺ方向の厚さＷ３に概ね等しい。
【００３７】
次に、図１８に示すように、積層体１５ｂ上に、ハードマスク等のマスク６０を形成する。積層体１５ｂには段差Ｓ１が形成されているので、積層体１５ｂ上にマスク６０を形成すると、マスク６０に段差Ｓ２が形成される。つまり、段差Ｓ１が転写するように、マスク６０に段差Ｓ２が形成される。図１８に示す例では、２つの段差Ｓ２が形成され、このような２つの段差Ｓ２によって、マスク６０には凹部が形成される。
【００３８】
その後、マスク６０に形成された段差Ｓ２に基づいて、前述した図６の工程において、貫通孔５１ｂを形成するための位置合わせが行われる。例えば、段差Ｓ１（段差Ｓ２）に基づいて犠牲膜５５及び段差Ｓ１間の距離が決まり、この距離と、犠牲膜５２及び犠牲膜５５間の距離と、に基づいて位置合わせが行われる。そして、マスク６０を用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、犠牲膜５２の連結部分５２ａの直上に貫通孔５１ｂが形成される。
【００３９】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１では、スクライブ領域Ｒｓにおいて、絶縁膜３０上に、アライメントマークＭａとしての段差Ｓ１を有する積層体１５ｂが設けられている。このような段差Ｓ１がスクライブ領域Ｒｓに設けられているので、セル領域Ｒｃにおいて、積層体１５の下段部分（積層体１５ａ）及び上段部分（積層体１５ｂ）でメモリホールＭＨ形成時の位置ずれを抑制できる。また、積層体１５Ａの下段部分（絶縁膜３０）を加工することで形成された段差Ｓ１（段差Ｓ２）を読み取るので、マスク６０が光透過型の材料で形成されていない場合であっても、メモリホールＭＨ形成時の位置ずれを抑制できる。これにより、メモリホールＭＨの位置ずれによって電気的導通が取れないことによる歩留まりの低下を抑制する。したがって、半導体記憶装置１の生産性を向上できる。
【００４０】
また、このような段差Ｓ１を形成するときに、図１５に示すように、ウェットエッチングを施すことにより、絶縁膜３０の一部を除去して貫通孔５４の上部の幅を広げ、図１６に示すように、ウェットエッチングを施すことにより、絶縁膜３０の一部をさらに除去して貫通孔５４内の犠牲膜５５の一部を露出させている。
【００４１】
一方、例えば、スクライブ領域Ｒｓにおいて、下段部分及び上段部分のいずれもシリコン酸化膜及びシリコン窒化膜が交互に積層されて形成され、メモリホールＭＨを形成するためのアライメントマークとして、上段部分上に段差を形成する場合、ＲＩＥ等のエッチング処理を施すことにより下段部分を加工する。つまり、下段部分には、シリコン酸化膜及びシリコン窒化膜が積層されているので、段差を形成するために、下段部分の一部を除去して貫通孔の上部の幅を広げて犠牲膜を形成した後、ドライエッチングを施すことにより下段部分の一部をさらに除去して貫通孔内の犠牲膜の一部を露出させている。したがって、シリコン酸化膜及びシリコン窒化膜が積層された下段部分を加工する場合に、エッチングにドライエッチングを用いるために製造コストが高くなる虞がある。
【００４２】
本実施形態においては、スクライブ領域Ｒｓの下段部分は、シリコン酸化膜等の絶縁膜３０で構成されているので、下段部分の加工には、ウェットエッチングを用いることができる。これにより、シリコン酸化膜及びシリコン窒化膜をドライエッチングで加工する場合と比較して、工程内のコストを低減させて製造コストを低減させることができる。
【００４３】
（第２実施形態）
図１９〜図２４は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図１９〜図２４は、図１において、スクライブ領域Ｒｓの領域Ａの断面を示している。
本実施形態に係る半導体記憶装置２においては、絶縁膜３０のかわりに積層体１５ａが設けられている。これ以外の構成は、第１実施形態と同じであるのでその他の詳細な説明は省略する。
【００４４】
本実施形態では、図６の工程のように、犠牲膜５２の連結部分５２ａの直上に貫通孔５１ｂを形成するために、スクライブ領域Ｒｓ内にアライメントマークＭａを前もって形成する。アライメントマークＭａの形成について、図１９〜図２４を用いて説明する。図１９〜図２４の破線は、スクライブ領域Ｒｓに形成されたダイシングラインによって、基板１０、及び、基板１０上の構造体が左右で分断されることを示している。
【００４５】
まず、図１９に示すように、絶縁膜４０及び犠牲膜５０を交互に積層して積層体１５ａを形成する。
次に、図２０に示すように、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、積層体１５ａ内に複数の貫通孔５４を形成する。
【００４６】
次に、図２１に示すように、貫通孔５４内に犠牲膜５５を形成し、貫通孔５４の上部に位置する犠牲膜５５を除去する。続いて、積層体１５ａの最上層の絶縁膜４０の一部を除去する。続いて、貫通孔５４の上部の幅が広がった部分に犠牲膜５５を再度形成する。貫通孔５４の上部の幅が広がっているので、犠牲膜５５は、上部の幅が広がっている幅広部分５５ａを有する。
【００４７】
次に、図２２に示すように、ＲＩＥ等のエッチング処理により、上面から積層体１５ａの一部を除去する。これにより、犠牲膜５５が形成された積層体１５ａの部分が残るように、犠牲膜５０の一部が露出する。一部が除去されることで、積層体１５ａには幅Ｗ６を有する段差Ｓ３が形成される。
【００４８】
次に、図２３に示すように、段差Ｓ３を覆うように、露出した犠牲膜５０、及び、犠牲膜５５上に、犠牲膜５０及び絶縁膜４０をＺ方向に沿って交互に積層させて、積層体１５ｂを形成する。これにより、積層体１５ａ及び積層体１５ｂを有する積層体１５が形成される。積層体１５ａは、積層体１５の下段部分に相当し、積層体１５ｂは、積層体１５の上段部分に相当する。
【００４９】
積層体１５ａに段差Ｓ３が形成されているので、積層体１５ｂを形成すると、積層体１５ｂには段差Ｓ４が形成される。段差Ｓ４は、アライメントマークＭａである。図２３に示す例では、スクライブ領域ＲｓのＸ方向の両側に段差Ｓ３が形成されているので、２つの段差Ｓ４が形成される。段差Ｓ４の幅Ｗ７は、段差Ｓ３の幅Ｗ６に概ね等しい。
【００５０】
次に、図２４に示すように、積層体１５ｂ上に、ハードマスク等のマスク６０を形成する。積層体１５ｂには段差Ｓ４が形成されているので、積層体１５ｂ上にマスク６０を形成すると、マスク６０に段差Ｓ５が形成される。その後、マスク６０に形成された段差Ｓ５に基づいて、前述した図６の工程において、貫通孔５１ｂを形成するための位置合わせが行われる。
【００５１】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置２では、スクライブ領域Ｒｓにおいて、積層体１５ａ上に、アライメントマークＭａとしての段差Ｓ４を有する積層体１５ｂが設けられている。このような段差Ｓ４がスクライブ領域Ｒｓに設けられているので、セル領域Ｒｃにおいて、積層体１５の下段部分（積層体１５ａ）及び上段部分（積層体１５ｂ）でメモリホールＭＨ形成時の位置ずれを抑制できる。また、積層体１５の下段部分（積層体１５ａ）を加工することで形成された段差Ｓ４（段差Ｓ５）を読み取るので、マスク６０が光透過型の材料で形成されていない場合であっても、メモリホールＭＨ形成時の位置ずれを抑制できる。これにより、メモリホールＭＨの位置ずれによって電気的導通が取れないことによる歩留まりの低下を抑制する。したがって、半導体記憶装置２の生産性を向上できる。
【００５２】
（第３実施形態）
図２５は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図２５は、図１において、スクライブ領域Ｒｓの領域Ａの断面を示しており、図２５の断面図は、図１８の断面図に相当する。
本実施形態に係る半導体記憶装置３においては、積層体１５ｃが設けられている。積層体１５ｃ以外の構成は、第１実施形態と同じであるのでその他の詳細な説明は省略する。
【００５３】
図２５に示すように、スクライブ領域Ｒｓには、積層体１５ｃが設けられている。積層体１５ｃは、基板１０及び絶縁膜３０の間に位置する。積層体１５ｃは、犠牲膜５０ｃ、５０ｄ及び絶縁膜４０ｂを有する。基板１０上に、犠牲膜５０ｃ、絶縁膜４０ｂ及び犠牲膜５０ｄが順に位置する。積層体１５ｃの上面１５ｓ（犠牲膜５０ｄの上面）は、例えば、周辺領域Ｒｐ内の周辺回路の配線層の上面と同一平面上に位置する。この場合、周辺回路の配線層は、例えば、スイッチング素子のゲート配線層である。
【００５４】
犠牲膜５０ｃ、絶縁膜４０ｂ及び犠牲膜５０ｄを有する積層体１５ｃは、図１１及び図１２に示す工程における積層体１５ａのかわりに形成される。基板１０上に積層体１５ｃを形成した後、積層体１５ｃ上に絶縁膜３０を形成する。例えば、積層体１５ｃのＺ方向の厚さと、絶縁膜３０のＺ方向の厚さとの和が、図１７に示す工程における絶縁膜３０の厚さＷ２に概ね等しくなるように、積層体１５ｃ上に絶縁膜３０を形成する。なお、本実施形態において、図１４以降の工程は第１実施形態と同じである。
本実施形態における効果は、前述の第１実施形態と同様である。
【００５５】
以上説明した実施形態によれば、生産性を向上して製造コストを低減した半導体記憶装置を実現することができる。
【００５６】
前述したように、一例として、各実施形態に係る半導体記憶装置において、セル領域Ｒｃ内の積層体の下段部分及び上段部分にメモリホールを形成する時、メモリホールの位置ずれを抑制するために、スクライブ領域Ｒｓにアライメントマークとして段差を形成する場合について説明したが、これに限定されるわけではない。例えば、周辺領域Ｒｐの周辺回路（例えば、トランジスタ）のコンタクトホールを複数の段階で形成する場合に、各実施形態の段差をアライメントマークとして用いても良い。この場合、周辺領域Ｒｐのコンタクトホール形成時の位置ずれが抑制される。
【００５７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５８】
１〜３、１ａ：半導体記憶装置、１０：基板、１０ａ、１５ｓ、５２ｓ、５５ｓ：上面、１５、１５Ａ、１５ａ〜１５ｃ：積層体、２０：チャネル、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２５：コア部、３０、４０、４０ａ、４０ｂ：絶縁膜、５０、５０ａ〜５０ｄ、５２、５５：犠牲膜、５１ａ、５１ｂ、５４：貫通孔、５２ａ、ＣＬａ：連結部分、５３：空洞、５５ａ：幅広部分、６０：マスク、７０、７０ａ：電極膜、Ａ、Ｂ：領域、ＣＬ：柱状部、ＭＨ：メモリホール、Ｍａ：アライメントマーク、Ｒｃ：セル領域、Ｒｐ：周辺領域、Ｒｓ：スクライブ領域、Ｓ１〜Ｓ５：段差、Ｗ１〜Ｗ４：厚さ、Ｗ５〜Ｗ７：幅、ｄ１：距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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