【事件の表示】
　平成　４年特許願第１６８７７９号「半導体メモリ装置」拒絶査定に対する審判事件［平成　６年　１月２１日出願公開、特開平　６−　１２８６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年６月２６日の出願であって、その請求項１に係る発明は、平成１１年６月４日付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という）
「ビット線対と、
　前記ビット線対が一方側に接続されているセンスアンプと、
　前記センスアンプの他方側に一端が接続され、コラムデコード信号がゲートに接続されている第１のＭＯＳトランジスタ対と、
　前記第１のＭＯＳトランジスタの他端に一端が接続され、第１の制御信号がゲートに接続されている第２のＭＯＳトランジスタ対と、
　前記第１のＭＯＳトランジスタの他端に一端が接続され、第２の制御信号がゲートに接続されている第３のＭＯＳトランジスタ対と、
　前記第２のＭＯＳトランジスタ対の他端が接続されている第１のデータ線対と、
　前記第３のＭＯＳトランジスタ対の他端が接続されている第２のデータ線対と、
　前記第１のデータ線対が一方側に接続されている第１のプリアンプと、
　前記第２のデータ線対が一方側に接続されている第２のプリアンプと、
　前記第１のデータ線対に接続されている第１のプリチャージ回路と、
　前記第２のデータ線対に接続されている第２のプリチャージ回路とを備え、
　前記第１のデータ線対及び前記第２のデータ線対のうち一方のデータ線対には、前記ビット線対からのデータが前記センスアンプ、前記第１のＭＯＳトランジスタ対、及び、前記第２のＭＯＳトランジスタ対あるいは前記第３のＭＯＳトランジスタ対を介して読み出され、他方のデータ線対には対応する前記プリチャージ回路が接続されてプリチャージ及びイコライズが行われることを特徴とする半導体メモリ装置。」
　なお、「第２のデータ対うち」は誤記と認めて、上記のように認定した。
　
２．引用例
　これに対して、原査定の拒絶の理由に引用された、本願の出願日前の他の出願であって、その出願後に出願公開された特願平４−１７６７１号（特開平５−２１７３６５号公報参照）の願書に最初に添付した明細書及び図面（以下「先願明細書」という。）には、以下の事項が記載されている。
「【０００３】
図８のダイナミックＲＡＭ１００において、メモリアレイ１は、複数のビット線対ＢＬ、複数のビット線対ＢＬに交差する複数のワード線ＷＬ、およびビット線対ＢＬとワード線ＷＬとの交点に設けられた複数のダイナミック型メモリセルＭＣを含む。各ビット線対ＢＬは、トランスファゲートを構成するＮチャネルＭＯＳトランジスタ３１，３２を介してデータバスＤＢに接続されている。
・・・
【０００８】
・・・イコライズ回路１４は、活性化信号ＥＱに応答してデータバスＤＢ上の電位をイコライズする。増幅回路１５は、活性化信号ＳＥに応答してデータバスＤＢ上のデータを増幅する。」
「【００５３】
図１は、この発明の第１の実施例によるダイナミックＲＡＭの構成を示すブロック図である。図１のダイナミックＲＡＭ１００ａは、２組のデータバスＤＢａ，ＤＢｂ、２つのイコライズ回路１４ａ，１４ｂおよび２つの増幅回路１５ａ，１５ｂを含む。データバスＤＢａ，ＤＢｂの各々は２本のデータバス線からなる。
【００５４】
各ビット線対ＢＬに接続されるトランジスタ３１，３２は、ＮチャネルＭＯＳトランジスタ３３，３４を介してデータバスＤＢａに接続されかつＮチャネルＭＯＳトランジスタ３５，３６を介してデータバスＤＢｂに接続されている。
【００５５】
Ｄｉｎバッファ１３は、ＮチャネルＭＯＳトランジスタ３７，３８を介してデータバスＤＢａに接続され、ＮチャネルＭＯＳトランジスタ３９，４０を介してデータバスＤＢｂに接続されている。イコライズ回路１４ａおよび増幅回路１５ａはデータバスＤＢａに接続され、イコライズ回路１４ｂおよび増幅回路１５ｂはデータバスＤＢｂに接続されている。増幅回路１５ａ，１５ｂの出力端子は出力回路１７に接続されている。
【００５６】
このダイナミックＲＡＭ１００ａは、選択信号発生回路１８および信号発生回路１９をさらに含む。選択信号発生回路１８は、検出信号ＡＴＤに応答して選択信号Ｓａ，Ｓｂを発生する。選択信号Ｓａは、トランジスタ３３，３４，３７，３８のゲートおよびイコライズ回路１４ｂに与えられる。選択信号Ｓｂは、トランジスタ３５，３６，３９，４０のゲートおよびイコライズ回路１４ａに与えられる。
【００５７】
信号発生回路１９ａは、ＡＮＤゲート１９１，１９２を含む。信号発生回路１９ａは、選択信号Ｓａ，Ｓｂおよび活性化信号ＳＥに応答して、活性化信号ＳＥａ，ＳＥｂを発生する。活性化信号ＳＥａは増幅回路１５ａに与えられ、活性化信号ＳＥｂは増幅回路１５ｂに与えられる。
【００５８】
このダイナミックＲＡＭ１００ａの他の部分の構成は、図８に示されるダイナミックＲＡＭ１００の対応する部分の構成と同様である。」
「【００５９】
次に、図２の信号波形図を参照しながら図１のダイナミックＲＡＭ１００ａの通常の読出動作を説明する。
・・・
【００６１】
アドレス信号Ａ０〜ＡｎがＸアドレスＸＡからＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが“Ｌ”に立下がる。それにより、トランジスタ３３，３４，３７，３８がオンし、トランジスタ３５，３６，３９，４０がオフする。同時に、イコライズ回路１４ａが非活性状態となり、イコライズ回路１４ｂが活性状態となる。
【００６２】
また、検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８が活性化される。その結果、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、複数のビット線対ＢＬのいずれか１つが選択され、対応するトランジスタ３１，３２がオンする。それにより、選択されたビット線対ＢＬからデータバスＤＢａにデータが読出される。このとき、データバスＤＢｂは、イコライズ回路１４ｂにより同電位にイコライズされる。
【００６３】
検出信号ＡＴＤの立上がりから一定時間遅延の後、検出信号ＳＥａが“Ｈ”に立上がる。それにより、増幅回路１５ａが活性化され、データバスＤＢａ上のデータが増幅され、増幅されたデータが出力回路１７に高速に与えられる。このとき、活性化信号ＳＥｂは“Ｌ”のまま変化しない。そのため、増幅回路１５ｂは非活性状態のままである。検出信号ＡＴＤは立上がりから一定時間経過後“Ｌ”に立下がる。同様に、活性化信号ＤＥおよび活性化信号ＳＥａもそれぞれ一定時間経過後“Ｌ”に立下がる。
【００６４】
アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂが“Ｈ”に立上がる。それにより、トランジスタ３３，３４，３７，３８がオフし、トランジスタ３５，３６，３９，４０がオンする。同時に、イコライズ回路１４ａが活性状態になり、イコライズ回路１４ｂが非活性状態になる。
【００６５】
また、検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８が活性化され、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、複数のビット線対ＢＬのいずれか１つが選択され、対応するトランジスタ３１，３２がオンする。それにより、選択されたビット線対ＢＬからデータバスＤＢｂにデータが読出される。このとき、データバスＤＢａは、イコライズ回路１４ａにより同電位にイコライズされる。
【００６６】
検出信号ＡＴＤの立上がりから一定時間遅延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それにより、増幅回路１５ｂが活性化され、データバスＤＢｂ上のデータが増幅され、増幅されたデータが出力回路１７に高速に与えられる。。このとき、活性化信号ＳＥａは“Ｌ”のまま変化しない。したがって、増幅回路１５ａは非活性状態のままである。検出信号ＡＴＤは立上がりから一定時間経過後“Ｌ”に立下がる。同様に、活性化信号ＤＥおよび活性化信号ＳＥｂもそれぞれ一定時間経過後“Ｌ”に立下がる。
【００６７】
コラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、アウトプットイネーブル信号ＯＥが“Ｈ”に立上がる。それにより、出力回路１７が活性化され、増幅回路１５ｂにより増幅されたデータが出力データＤｏｕｔとして出力される。
【００６８】
このように、期間Ｔ１においては、選択されたビット線対ＢＬからデータバスＤＢａに読出されたデータが増幅され、かつデータバスＤＢｂの電位がイコライズされる。期間Ｔ２においては、選択されたビット線対ＢＬからデータバスＤＢｂに読出されたデータが増幅され、かつデータバスＤＢａの電位がイコライズされる。Ｙアドレスが変化するごとに期間Ｔ１の動作および期間Ｔ２の動作が交互に繰返される。」
　さらに、図１、図２には、図示されるように、ダイナミックＲＡＭの構成を示すブロック図と、読出動作を説明するための信号波形図が記載されている。
　
　したがって、先願明細書には、
「ビット線対ＢＬと、
　前記ビット線対ＢＬに一端が接続され、コラム選択信号Ｃ１〜Ｃｍがゲートに接続されているトランジスタ３１、３２と、
　前記トランジスタ３１、３２の他端に一端が接続され、選択信号Ｓａがゲートに接続されているトランジスタ３３、３４と、
　前記トランジスタ３１、３２の他端に一端が接続され、選択信号Ｓｂがゲートに接続されているトランジスタ３５、３６と、
　前記トランジスタ３３、３４の他端が接続されているデータバスＤＢａと、
　前記トランジスタ３５、３６の他端が接続されているデータバスＤＢｂと、
　前記データバスＤＢａが一方側に接続されている増幅回路ＳＥａと、
　前記データバスＤＢｂが一方側に接続されている増幅回路ＳＥｂと、
　前記データバスＤＢａに接続されているイコライズ回路１４ａと、
　前記データバスＤＢｂに接続されているイコライズ回路１４ｂとを備え、
　前記データバスＤＢａ及び前記データバスＤＢｂのうち一方のデータバスには、前記ビット線対ＢＬからのデータが、前記トランジスタ３１、３２、及び、前記トランジスタ３３、３４あるいは前記トランジスタ３５、３６を介して読み出され、他方のデータバスには対応する前記イコライズ回路が接続されてイコライズが行われることを特徴とする半導体記憶装置。」が記載されている。（以下、「先願発明」という）
　
３．対比
　本願発明と先願発明とを対比すると、
先願発明の「ビット線対ＢＬ」、「コラム選択信号Ｃ１〜Ｃｍ」、「選択信号Ｓａ」「選択信号Ｓｂ」、「トランジスタ３１、３２」、「トランジスタ３３、３４」、「トランジスタ３５、３６」、「データバスＤＢａ」、「データバスＤＢｂ」、「増幅回路ＳＥａ」、「増幅回路ＳＥｂ」、「半導体記憶装置」は、夫々本願発明の「ビット線対」、「コラムデコード信号」、「第１の制御信号」、「第２の制御信号」、「第１のＭＯＳトランジスタ対」、「第２のＭＯＳトランジスタ対」、「第３のＭＯＳトランジスタ対」、「第１のデータ線対」、「第２のデータ線対」、「第１のプリアンプ」、「第２のプリアンプ」、「半導体メモリ装置」に相当し、
先願発明の「イコライズ回路１４ａ」、「イコライズ回路１４ｂ」と、本願発明の「第１のプリチャージ回路」、「第２のプリチャージ回路」はイコライズするものであるため、夫々「第１のイコライズ回路」、「第２のイコライズ回路」に相当するから、
本願発明と先願発明は
「ビット線対と、
　前記ビット線対の側に一端が接続され、コラムデコード信号がゲートに接続されている第１のＭＯＳトランジスタ対と、
　前記第１のＭＯＳトランジスタの他端に一端が接続され、第１の制御信号がゲートに接続されている第２のＭＯＳトランジスタ対と、
　前記第１のＭＯＳトランジスタの他端に一端が接続され、第２の制御信号がゲートに接続されている第３のＭＯＳトランジスタ対と、
　前記第２のＭＯＳトランジスタ対の他端が接続されている第１のデータ線対と、
　前記第３のＭＯＳトランジスタ対の他端が接続されている第２のデータ線対と、
　前記第１のデータ線対が一方側に接続されている第１のプリアンプと、
　前記第２のデータ線対が一方側に接続されている第２のプリアンプと、
　前記第１のデータ線対に接続されている第１のイコライズ回路と、
　前記第２のデータ線対に接続されている第２のイコライズ回路とを備え、
　前記第１のデータ線対及び前記第２のデータ線対のうち一方のデータ線対には、前記ビット線対からのデータが、前記第１のＭＯＳトランジスタ対、及び、前記第２のＭＯＳトランジスタ対あるいは前記第３のＭＯＳトランジスタ対を介して読み出され、他方のデータ線対には対応する前記イコライズ回路が接続されてイコライズが行われることを特徴とする半導体メモリ装置。」で一致しており、
以下の点で、一応相違しているものと認められる。
　
相違点１
　本願発明は、ビット線対と第１のＭＯＳトランジスタ対の間にセンスアンプがあるのに対し、先願発明にはない点。
　
相違点２
　第１、第２のイコライズ回路が、本願発明はプリチャージも行うのに対し、先願発明では、そのように記載されていない点。
　
４．当審の判断
相違点１について
　先願発明のような、ダイナミックＲＡＭにおいて、ビット線対にセンスアンプを設けることは、当該技術分野では周知であるから、当該センスアンプをビット線対の出力側に設けることは、ダイナミックＲＡＭにおける設計的事項にすぎない。
　
相違点２について
　ＲＡＭにおいて、イコライズとプリチャージをまとめて行うことは、当該技術分野では周知であるから（必要であれば、特開平１−１２８２９２号公報、特開昭６２−１２１９８６号公報、特開昭６３−３１１６９０号公報参照）、第１、第２のイコライズ回路にプリチャージも行わせるようにすることは設計的事項である。
　
５．結び
　したがって、本願発明は先願明細書に記載された発明と同一であると認められ、しかも、本願発明の発明者が上記先願明細書に記載された発明の発明者と同一であるとも、また本願の出願の時に、その出願人が上記他の出願人と同一であるとも認められないので、本願発明は、特許法第２９条の２第１項の規定により特許を受けることができない。
　よって、結論のとおり審決する。