【手続補正書】
【提出日】平成27年10月28日(2015.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｋ桁のメッセージのＬ桁の部分を、Ｐ個のパリティディジットを有するＮ桁の符号化メッセージに並列符号化するためのエンコーダモジュールであって、
前記Ｋ桁のメッセージの前記Ｌ桁の部分を受信するように構成された入力と、
前記Ｎ桁の符号化メッセージを出力するように構成された出力と、
Ｌ桁入力シフトレジスタ回路とを含み、前記Ｌ桁入力シフトレジスタの入力が、前記エンコーダモジュールの前記入力に連結され、前記Ｌ桁入力シフトレジスタの出力が、前記エンコーダモジュールの前記出力に連結され、
順次連結されたＰ／Ｌ個のパリティシフトレジスタを含み、前記Ｐ／Ｌ個のパリティシフトレジスタのうち最後のパリティシフトレジスタの入力が、前記エンコーダモジュールの前記入力に連結され、前記最後のパリティシフトレジスタの出力が、前記エンコーダモジュールの前記出力に連結され、
Ｐ／Ｌ個のパリティ生成モジュールを備えるフィードバック回路を含み、前記Ｐ／Ｌ個のパリティ生成モジュールの各々が、スイッチによって前記最後のパリティシフトレジスタの前記出力に連結され、さらに前記Ｐ／Ｌ個のパリティシフトレジスタのうち対応する１つのパリティシフトレジスタの入力に連結され、
前記Ｐ／Ｌ個のパリティ生成モジュールの各々は、前記スイッチが閉合されているときに、前記Ｐ／Ｌ個のパリティシフトレジスタのうち１つに対応するパリティシフトレジスタに格納されるべきＬ個のパリティディジットを生成するように構成され、
Ｌ，Ｋ，ＮおよびＰは正の整数であり、Ｌは１よりも大きく、ＰはＬの倍数である、エンコーダモジュール。
【請求項２】
（Ｋ／Ｌ）個のクロックサイクルの各々において、
前記フィードバック回路の前記スイッチは、閉合され、
前記エンコーダモジュールは、入力で受信した前記Ｋ桁のメッセージの前記Ｌ桁の部分のうち１つを、前記Ｌ桁入力シフトレジスタと、前記最後のパリティシフトレジスタの前記入力とに転送し、
前記最後のパリティシフトレジスタは、格納されたパリティディジットを、前記フィードバック回路の前記Ｐ／Ｌ個のパリティ生成モジュールの各々に転送し、前記Ｐ／Ｌ個のパリティ生成モジュールの各々は、前記Ｐ／Ｌ個のパリティシフトレジスタのうち１つに対応するパリティシフトレジスタに格納されるべきＬ個のパリティディジットを生成し、
前記最後のパリティシフトレジスタ以外の前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、格納されたパリティディジットを前記Ｐ／Ｌ個のパリティシフトレジスタのうち次のパリティシフトレジスタに転送し、
前記Ｌ桁入力シフトレジスタは、格納されたデータを前記エンコーダモジュールの前記出力に転送し、当該データは、前記Ｋ桁のメッセージの前記Ｌ桁の部分のうち１つを含み、
（Ｋ／Ｌ）＋１クロックサイクルにおいて、
前記Ｌ桁入力シフトレジスタは、格納されたデータを前記エンコーダモジュールの前記出力に転送し、当該データは、前記Ｋ桁のメッセージの前記Ｌ桁の部分のうち１つを含み、
前記エンコーダモジュールは、入力で受信したゼロ入力を前記Ｌ桁入力シフトレジスタおよび前記最後のパリティシフトレジスタの前記入力に転送することによって、前記フィードバック回路の前記スイッチを開放し、
前記（Ｋ／Ｌ）＋２〜（Ｎ／Ｌ）＋１個のクロックサイクルの各々において、
前記最後のパリティシフトレジスタは、格納されたパリティディジットを前記エンコーダモジュールの前記出力に転送し、
前記最後のパリティシフトレジスタ以外の前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、格納されたパリティディジットを前記Ｐ／Ｌ個のパリティシフトレジスタのうち次のパリティシフトレジスタに転送する、請求項１に記載のエンコーダモジュール。
【請求項３】
前記最後のパリティシフトレジスタの前記出力と前記Ｌ桁入力シフトレジスタの出力とは、マルチプレクサを介して前記エンコーダモジュールの前記出力に連結されている、請求項２に記載のエンコーダモジュール。
【請求項４】
前記（Ｋ／Ｌ）個のクロックサイクルの各々において前記最後のパリティシフトレジスタの前記入力に転送された前記Ｌ桁の部分は、同一クロックサイクルにおいて前記最後のパリティシフトレジスタに格納された前記パリティディジットと合併される、請求項２に記載のエンコーダモジュール。
【請求項５】
前記（Ｋ／Ｌ）個のクロックサイクルの各々において前記Ｐ／Ｌ個のパリティ生成モジュールの各々によって生成された前記Ｌ個のパリティディジットは、同一クロックサイクルにおいて対応するパリティシフトレジスタに格納された前記パリティディジットと合併される、請求項２に記載のエンコーダモジュール。
【請求項６】
前記（Ｋ／Ｌ）＋１クロックサイクルにおいて前記Ｐ／Ｌ個のパリティシフトレジスタの各々に格納された前記パリティディジットは、最終パリティディジット値である、請求項２に記載のエンコーダモジュール。
【請求項７】
前記Ｐ個のパリティディジットは、前記（Ｋ／Ｌ）＋２〜（Ｎ／Ｌ）＋１個のクロックサイクルにおいて、前記エンコーダモジュールによって出力される、請求項１に記載のエンコーダモジュール。
【請求項８】
前記Ｐ個のパリティディジットは、Ｌ桁の並列出力として出力される、請求項７に記載のエンコーダモジュール。
【請求項９】
前記Ｐ／Ｌ個のパリティシフトレジスタは、前記Ｐ／Ｌ個のパリティシフトレジスタの各々に連結された制御信号によって制御される、請求項１に記載のエンコーダモジュール。
【請求項１０】
前記エンコーダモジュールによって受信された前記Ｋ桁のメッセージの前記Ｌ桁の部分は、（Ｋ／Ｌ）＋１クロックサイクルにおいて、前記エンコーダモジュールによって出力される、請求項１に記載のエンコーダモジュール。
【請求項１１】
Ｋ桁のメッセージのＬ桁の部分を、Ｐ個のパリティディジットを有するＮ桁の符号化メッセージに並列符号化するためのエンコーダモジュールであって、
前記Ｋ桁のメッセージの前記Ｌ桁の部分を受信するように構成された入力と、
前記Ｎ桁の符号化メッセージを出力するように構成された出力とを含み、前記エンコーダモジュールの前記入力が、前記出力に結合され、
Ｐ／Ｌ段遅延器を含み、前記Ｐ／Ｌ段遅延器の入力は、前記エンコーダモジュールの前記入力に連結され、前記Ｐ／Ｌ段遅延器の出力は、前記エンコーダモジュールの出力に連結され、
順次連結されたＰ／Ｌ個のパリティシフトレジスタを含み、前記Ｐ／Ｌ個のパリティシフトレジスタのうち最初のパリティシフトレジスタの入力が、前記エンコーダモジュールの前記入力に連結され、前記Ｐ／Ｌ個のパリティシフトレジスタのうち最後のパリティシフトレジスタの出力が、前記エンコーダモジュールの前記出力に連結され、前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、Ｌ個のパリティディジットを格納する容量を有し、
Ｐ／Ｌ個のパリティ生成モジュールを備えるフィードバック回路を含み、前記Ｐ／Ｌ個のパリティ生成モジュールの各々が、対応するスイッチによって、前記Ｐ／Ｌ個のパリティシフトレジスタのうち１つの対応するパリティシフトレジスタの出力に連結され、さらに、前記最初のパリティシフトレジスタの前記入力に連結され、前記Ｐ／Ｌ個のパリティ生成モジュールの各々は、対応するスイッチが閉合されているときに、前記最初のパリティシフトレジスタの前記入力への転送のためのＬ個のパリティディジットを生成するように構成され、
Ｌ，Ｋ，ＮおよびＰは正の整数であり、Ｌは１よりも大きく、ＰはＬの倍数である、エンコーダモジュール。
【請求項１２】
（Ｋ／Ｌ）個のクロックサイクルの各々において、
前記フィードバック回路の前記対応するスイッチの各々は、閉合され、
前記エンコーダモジュールは、入力で受信した前記Ｋ桁のメッセージの前記Ｌ桁の部分のうち１つを、前記最初のパリティシフトレジスタと、前記エンコーダモジュールの前記出力とに転送し、
前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、格納されたパリティディジットを前記Ｐ／Ｌ個のパリティ生成モジュールのうち対応する１つのパリティ生成モジュールに転送し、前記対応する１つのパリティ生成モジュールは、前記最初のパリティシフトレジスタに転送されるべき前記Ｌ個のパリティディジットを生成し、
前記最後のパリティシフトレジスタ以外の前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、さらに、格納されたパリティディジットを前記Ｐ／Ｌ個のパリティシフトレジスタのうち次のパリティシフトレジスタに転送し、
（Ｋ／Ｌ）＋１〜（Ｐ／Ｌ）個のクロックサイクルの各々において、
前記エンコーダモジュールは、入力で受信したゼロ入力を、前記最初のパリティシフトレジスタに転送し、
前記フィードバック回路の１以上の前記対応するスイッチは、次々と開放され、
前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、格納されたパリティディジットを、前記Ｐ／Ｌ個のパリティ生成モジュールのうち１つの対応するパリティ生成モジュールに転送し、
前記（（Ｋ／Ｌ）＋（Ｐ／Ｌ））〜（（Ｎ／Ｌ）＋（Ｐ／Ｌ））個のクロックサイクルの各々において、
前記最後のパリティシフトレジスタは、格納されたパリティディジットを前記エンコーダモジュールの前記出力に転送し、
前記最後のパリティシフトレジスタ以外の前記Ｐ／Ｌ個のパリティシフトレジスタの各々は、格納されたパリティディジットを前記Ｐ／Ｌ個のパリティシフトレジスタのうち次のパリティシフトレジスタに転送する、請求項１１に記載のエンコーダモジュール。
【請求項１３】
前記最後のパリティシフトレジスタの前記出力と前記エンコーダモジュールの前記入力とは、マルチプレクサを介して前記エンコーダモジュールの前記出力に連結されている、請求項１２に記載のエンコーダモジュール。
【請求項１４】
前記（Ｋ／Ｌ）個のクロックサイクルの各々において前記最初のパリティシフトレジスタの前記入力に転送された前記Ｌ桁の部分のうちの１つは、同一クロックサイクルにおいて前記最初のパリティシフトレジスタに格納された前記パリティディジットと合併される、請求項１２に記載のエンコーダモジュール。
【請求項１５】
前記（Ｋ／Ｌ）個のクロックサイクルの各々において前記Ｐ／Ｌ個のパリティ生成モジュールの各々によって生成された前記Ｌ個のパリティディジットは、前記最初のパリティシフトレジスタに格納された前記パリティディジットと合併される、請求項１２に記載のエンコーダモジュール。
【請求項１６】
前記エンコーダモジュールによって受信された前記Ｋ桁のメッセージの前記Ｌ桁の部分は、（Ｋ／Ｌ）個のクロックサイクルにおいて、前記エンコーダモジュールによって出力される、請求項１１に記載のエンコーダモジュール。
【請求項１７】
前記Ｐ個のパリティディジットは、前記（Ｋ／Ｌ）＋１〜（Ｐ／Ｌ）個のクロックサイクルにおいて、前記エンコーダモジュールによって出力される、請求項１１に記載のエンコーダモジュール。
【請求項１８】
前記Ｐ個のパリティディジットは、Ｌ桁の並列出力として出力される、請求項１７に記載のエンコーダモジュール。
【請求項１９】
前記Ｐ／Ｌ個のパリティシフトレジスタは、前記Ｐ／Ｌ個のパリティシフトレジスタの各々に連結された制御信号によって制御される、請求項１１に記載のエンコーダモジュール。
【請求項２０】
前記最初のパリティシフトレジスタの前記入力に関連付けられた加算器モジュールをさらに含む、請求項１１に記載のエンコーダモジュール。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
４つのパリティシフトレジスタ２０３／２０３′は、１つのパリティシフトレジスタ２０３／２０３′の出力が（次のパリティシフトレジスタが存在する場合に）次のパリティシフトレジスタ２０３／２０３′の入力に連結されるように、順次連結されている。各４桁パリティシフトレジスタ２０３／２０３′は、各パリティ生成モジュール２０７に対応しており、各パリティ生成モジュール２０７は、対応するパリティシフトレジスタ２０３／２０３′の入力に連結される。加算器モジュールＡが、複数のソース（たとえば、１つのパリティ生成モジュールおよび先行するパリティシフトレジスタ）に連結された各パリティシフトレジスタ２０３／２０３′の入力に関連されてもよい。加算器モジュールＡは、パリティシフトレジスタ２０３／２０３′の入力で受信したデータを格納するために、データの合併を容易にする。４つの４桁パリティシフトレジスタ２０３／２０３′のうち最後のパリティシフトレジスタ２０３′の出力は、エンコーダモジュールの入力Ｄｉｎに連結されかつフィードバック回路２０５の各パリティ生成モジュール２０７の出力に連結される。最後のパリティシフトレジスタ２０３′の出力は、さらに、マルチプレクサを介してエンコーダモジュール２００の出力Ｄｏｕｔに連結される。追加の加算器モジュールＡは、最後のパリティシフトレジスタ２０３′の出力に関連されてもよい。追加の加算器モジュールＡは、最後のパリティシフトレジスタ２０３′の出力で受信したデータをフィードバック回路２０５のパリティ生成モジュール２０７に送信するために、データの合併を容易にする。同様に、エンコーダモジュール２００の入力Ｄｉｎは、マルチプレクサを介してエンコーダモジュール２００の出力Ｄｏｕｔに連結される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図１の直列エンコーダモジュール１００は、それぞれ単一のディジットを格納するパリティシフトレジスタ１０３／１０３′を含む。これに対して、図２のエンコーダモジュール２００は、１回に４つのディジットを格納する４桁パリティシフトレジスタ２０３／２０３′を含む。同様に、図１のフィードバック回路１０５のパリティ生成モジュール１０７は、１回に単一のメッセージディジットを処理する。これに対して、図２のフィードバック回路のパリティ生成モジュールは、１回に４つのメッセージディジットを処理する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
最初のＫ／Ｌ個のクロックサイクルにおいて、フィードバック回路４０５の各スイッチＳ１，Ｓ２，Ｓ３，Ｓ４は、閉合されている。最初の（Ｋ／Ｌ）個のクロックサイクルの各クロックサイクルにおいて、Ｋ桁のメッセージの４桁の部分は、エンコーダモジュール４００の入力Ｄｉｎで受信され、最初のパリティシフトレジスタ４０３′の出力転送される。同時に、各パリティシフトレジスタ４０３／４０３′／４０３″は、格納されたデータを対応するパリティ生成モジュール４０７および（次のパリティシフトレジスタが存在する場合に）次のパリティシフトレジスタ４０３／４０３′／４０３″に転送する。各パリティ生成モジュール４０７は、最初のパリティシフトレジスタ４０３′にフィードバックされるパリティディジットを生成する。フィードバック回路４０５のパリティ生成モジュール４０７により生成された新たなパリティディジットが最初のパリティシフトレジスタ４０３′にフィードバックされるため、各パリティシフトレジスタ４０３／４０３′／４０３″に格納されたデータは、クロックサイクル毎に更新される。各パリティ生成モジュール４０７は、擬似コード（Ｌ＝４、Ｐ＝１６）に従って、Ｋ桁のメッセージの各ディジットに対しパリティディジットを生成するように構成されている。