【事件の表示】
　特願２０１０−５１７０９６「ソリッドステートメモリデバイスにおけるメモリセルのアナログ検出」拒絶査定不服審判事件〔平成２１年　１月２２日国際公開、ＷＯ２００９／０１２２０９、平成２２年１０月２８日国内公表、特表２０１０−５３３９３０、請求項の数（９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、２００８年７月１４日（パリ条約による優先権主張外国庁受理２００７年７月１９日、アメリカ合衆国）を国際出願日とする出願であって、平成２４年１０月１９日付けで拒絶査定がされ、これに対し、平成２５年２月２２日に拒絶査定不服審判の請求がされ、同時に手続補正がされたものである。
　そして、同年４月２４日付けで審査官により作成された前置報告書に基づいて、同年５月２０日付けで審尋を行ったところ、審判請求人は同年８月５日付けで回答書を提出した。
　
第２　平成２５年２月２２日付けの手続補正（以下「本件補正」という。）の適否
１　補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１０−１５を削除しようとするものである。
　
２　補正の適否
　補正前の特許請求の範囲の請求項１０−１５を削除する補正は、特許法第１７条の２第５項第１号に規定する請求項の削除を目的とするものに該当する。
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　したがって、本件補正は、特許法第１７条の２第３項ないし第５項の規定に適合する。
　
第３　本願発明
　本願の請求項１に係る発明は、平成２５年２月２２日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「【請求項１】
　選択されたメモリセルを操作するための方法であって、
　ターゲット閾値電圧を表す値を有するターゲットデータを、サンプル／ホールド回路の第一の記憶デバイスに記憶することと、
　前記選択されたメモリセルの閾値電圧を、該閾値電圧を表す値が前記ターゲット閾値電圧を表す値に少なくとも等しくなるまで、増加させることと、
　前記閾値電圧を表す値を前記サンプル／ホールド回路の第二の記憶デバイスに記憶することと、
　前記サンプル／ホールド回路が、前記記憶された前記ターゲット閾値電圧を表す値と、前記記憶された前記閾値電圧を表す値とを比較することと、
　前記比較の結果に応じて、前記閾値電圧の前記増加を抑止するか又は減速させることと、
を含む方法。」
（以下、本願の請求項１に係る発明を「本願発明」という。）
　
第４　原査定の理由の概要
１　平成２４年６月１５日付けの拒絶理由通知書で示された理由の概要は以下のとおりである。
　
Ａ．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
Ｂ．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　記（引用文献等については引用文献等一覧参照）
　
・請求項１
・理由Ａ、Ｂについて：引用文献等１
備考
　引用文献１には、基準セルの閾値電圧をターゲット閾値電圧とし、このターゲット閾値電圧をサンプル・ホールド回路に記憶させ、選択されたメモリセルの閾値電圧を前記ターゲット閾値電圧と等しくなるまで増加させることが記載されている（明細書第６０頁第３行乃至第６４頁第１７行、第２０ａ図乃至第２３図参照。）。
　したがって、本願請求項１に係る発明は、引用文献１に記載された発明と同一、又は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
・請求項２
・理由Ｂについて：引用文献等１
備考
　引用文献１記載の発明において、ターゲット閾値電圧と比較する前に、選択されたメモリセルの閾値電圧を記憶することは、当業者が必要に応じて適宜行う設計的事項である。
　
・請求項３、４、６〜９、１１
・理由Ａ、Ｂについて：引用文献等１
備考
　本願請求項３、４、６〜９、１１に記載された技術的限定事項は、引用文献１に記載されている。
　
・請求項５、１０
・理由Ｂについて：引用文献等１、２
備考
　引用文献１には、複数の書き込みパルスを発生することが記載されている（図９等参照。）。漸増した電圧を有するパルスは、引用文献２（段落【００３１】、図９Ａ、図９Ｂ参照。）に示すように、当業者にとって周知の技術である。
　
・請求項１２
・理由Ｂについて：引用文献等１
備考
　引用文献１に記載された発明（明細書第６０頁第３行乃至第６４頁第１７行、第２０ａ図乃至第２３図参照。）の「基準セル２３１０の閾値電圧」、「サンプル・ホールド回路２１７０」、「反転増幅器２１５０」は、それぞれ、本願請求項１２に係る発明の「ターゲット閾値電圧」、「サンプル／ホールド回路」、「電流検出回路」に相当する。
　引用文献１には、「制御ゲート電圧をランプ状に上昇させることは、一旦閾値電圧が検出されたときに停止され」と記載されているから、引用文献１記載の発明において、「差動増幅器２３５０」の出力信号であって、選択メモリセルの閾値電圧と基準セルの閾値電圧との差に比例する「差信号Ｖｏｕｔ」を、「制御ゲート電圧」の発生を停止する信号として用いることは、当業者にとって格別困難なことではない。
　したがって、本願請求項１２に係る発明は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
・請求項１３、１４、１８
・理由Ｂについて：引用文献等１
備考
　本願請求項１３、１４、１８に記載された技術的限定事項は、引用文献１に記載されている。
　
・請求項１５〜１９
・理由Ｂについて：引用文献等１、３
備考
　コンパレータと、該コンパレータの一方の入力に接続された第一のキャパシタと前記コンパレータの他方の入力に接続された第二のキャパシタを備えた構成は、引用文献３（明細書第２頁右上欄２０行乃至右下欄第１行、第３図参照。）に示すように当業者にとって周知の技術であり、このような周知技術を引用文献１記載の発明に適用することは、当業者にとって格別困難なことではない。その際に、一方のキャパシタ側に保持された信号を増幅手段で増幅してコンパレターに入力するように構成することは、当業者が必要に応じて適宜行う設計的事項である。
　
　　　　　　　　　　　引　用　文　献　等　一　覧
　
１.特表平１０−５１３２９５号公報
２.特開２００３−１０９３８６号公報
３.特開平０２−１４６１９４号公報
　
２　平成２４年１０月１９日付けの拒絶査定で示された理由の概要は以下のとおりである。
　
【理由Ａ、Ｂについて】：請求項１、２、４〜７、９：引用文献等１
【理由Ｂについて】：請求項３、８：引用文献等１、２
【理由Ｂについて】」請求項１０〜１５：引用文献等１、３
　出願人は意見書において、「引用文献１〜３には、本願発明の技術的特徴である「選択されたメモリセルを操作するための方法であって、ターゲット閾値電圧を表す値を有するターゲットデータを、サンプル／ホールド回路の第一の記憶デバイスに記憶することと、前記選択されたメモリセルの閾値電圧を、該閾値電圧を表す値が前記ターゲット閾値電圧を表す値に少なくとも等しくなるまで、増加させることと、前記閾値電圧を表す値を前記サンプル／ホールド回路の第二の記憶デバイスに記憶することと、前記サンプル／ホールド回路が、前記記憶された前記ターゲット閾値電圧を表す値と、前記記憶された前記閾値電圧を表す値とを比較することと、前記比較の結果に応じて、前記閾値電圧の前記増加を抑止するか又は減速させることと、を含む方法」が微塵も開示・示唆されていない」旨、主張している。
　上記出願人の主張について検討する。
　引用文献１に記載された発明の「基準セル２３１０の閾値電圧」、「メモリセル２３２０の閾値電圧」、「サンプル・ホールド回路２１７０Ａ」、「サンプル・ホールド回路２１７０Ｂ」は、それぞれ、本願請求項１に係る発明の「ターゲット閾値電圧」、「選択されたメモリセルの閾値電圧」、「サンプル／ホールド回路の第一の記憶デバイス」、「サンプル／ホールド回路の第二の記憶デバイス」に相当する。
　引用文献１には、「サンプル・ホールド回路２１７０は、低速ランプ回路２１１０からの制御ゲート電圧をサンプリングし」（第６１頁第５行乃至第６行、第２１図参照。）、「低速ランプ回路２１１０が、行ライン２３３０の電圧（セル２３１０と２３２０の制御ゲート電圧）をランプ状に上昇させるので、メモリセル２３１０と２３２０の閾値電圧は第２３図に例示された別個の読み出しパスを介して別々に読み出される。セル２３２０（２３１０）用の読み出しパスが、センス増幅器２１５０Ａ（２１５０Ｂ）と、ワンショット回路２１６０Ａ（２１６０Ｂ）と、サンプル・ホールド回路２１７０Ａ（２１７０Ｂ）とを含む。サンプル・ホールド回路２１７０Ａと２１７０Ｂは、各々、セル２３２０と２３１０の閾値電圧に等しい出力電圧を発生し、この出力電圧は作動増幅器２３５０へ送られる。差動増幅器２３５０は、メモリセル２３２０の閾値電圧と基準セル２３１０の閾値電圧との差に比例する差信号Ｖｏｕｔを出力する。従って、差信号Ｖｏｕｔは、メモリセル２３２０の閾値電圧Ｖｔ（記憶されたアナログ信号Ｖａｎａｌｏｇを表す）と基準セル２３１０の閾値電圧（可能な最小のアナログ信号を表す）との差を表している」（第６３頁第２９行乃至第６４頁第１４行、第２３図参照。）、「ランプ状に上昇させることは、一旦閾値電圧が検出されたときに停止され」（第６２頁第６行乃至第７行参照。）と記載されているから、引用文献１記載の発明は、「差動増幅器２３５０」が「サンプル・ホールド回路２１７０Ａ」の出力電圧と「サンプル・ホールド回路２１７０Ｂ」の出力電圧とを比較し、「セル２３２０と２３１０の閾値電圧」が一致したことを検出したら、「低速ランプ回路２１１０」の「行ライン２３３０の電圧（セル２３１０と２３２０の制御ゲート電圧）をランプ状に上昇させる」という動作を停止しているものと認められる。
　このように、引用文献１に記載の発明には、上記の出願人の主張する「本願発明の技術的特徴」に相当するものが備えられている。
　したがって、本願請求項１、２、４〜７、９に係る発明は、引用文献１に記載された発明と同一、又は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　本願請求項３、８に係る発明は、引用文献１、２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　本願請求項１０〜１５に係る発明は、引用文献１、３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　よって、依然として拒絶の理由を解消していない。
　
[引用文献]
１.特表平１０−５１３２９５号公報
２.特開２００３−１０９３８６号公報
３.特開平０２−１４６１９４号公報
　
第５　当審の判断
１　引用例とその記載事項、及び、引用発明
　原査定の拒絶の理由に引用された、本願の出願前に頒布された刊行物である下記の引用例１には、第２０ａ図乃至第２３図とともに、以下の事項が記載されている。（なお、下線は、当合議体において付したものである。以下同じ。）
　
ア　引用例１：.特表平１０−５１３２９５号公報
（１ａ）「第２０ａ図の読み出し回路は、ソース２０１１を高い電圧にバイアスする。代わりに、ドレイン２０１２とソース２０１１との役割が交換され、ドレイン２０１２が第２０ｂ図に例示されたようなタイミングを用いて読み出しの間に高い電圧にバイアスされてもよい。
　
本発明に基づく実施例の他の読み出し回路
フラッシュＥＰＲＯＭセルの制御ゲート電圧を緩やかにランプ状に上昇させ、制御ゲートの電圧がセルの閾値電圧に達したか否かを検知する
フラッシュＥＰＲＯＭアレイ２１３０の行ラインへ行デコーダ２１２０を介して制御ゲート電圧を供給する低速ランプ回路２１１０を含む
ランプ状に上昇される制御ゲート電圧
　第２１ｂ図は、
メモリアレイ２１３０から選択されたメモリセル２１８０を表しており、グランド電位に接続されたソース２１８１と、読み出し妨害を防ぐために約１．５Ｖ以下に充電されたドレイン２１８２とを有する
低速ランプ回路２１１０が制御ゲート２１８３にメモリセル２１８０の閾値電圧Ｖｔ以下の電圧を供給し、そのときドレイン２１８２は高い電圧（約１．５Ｖ）に留まり
制御ゲートの電圧が閾値電圧Ｖｔよりも高いとき、選択されたメモリセル２１８０はドレイン２１８２の電圧を低状態とするために十分な電流をもって導通する
通常の反転センス増幅器２１５０が行デコーダ２１４０を介して選択されたメモリセル２１８０に接続されており、この選択されたメモリセル２１８０を介して電流を検知する。センス増幅器２１５０は、制御ゲート電圧が閾値電圧（選択されたメモリセル２１８０の）に達したときに、サンプル・ホールド回路２１７０として動作するワンショット回路２１６０をトリップさせる
サンプル・ホールド回路２１７０は、低速ランプ回路２１１０からの制御ゲート電圧をサンプリングし、出力電圧Ｖｏｕｔを供給する
選択されたメモリセル２１８０のドレイン２１８２が高い状態から低い状態に移ったとき、低速ランプ回路２１１０からの制御ゲート電圧は、選択されたメモリセル２１８０の閾値電圧と等しくなる
読み出し動作中に用いられていた（例えば電流源２１３６、反転センス増幅器２１５０、及びワンショット回路２１６０）を含む読み出し回路が書き込み動作の間においてもベリファイサイクルのために用いられる場合、閾値電圧Ｖｔは、選択されたメモリセル２１８０に書き込まれているアナログ信号Ｖａｎａｌｏｇと等しい
　読み出し回路２１００の他の利点は、選択されたフラッシュＥＰＲＯＭセル２１８０のドレイン２１８２の代わりに低速ランプ回路２１１０が出力電圧Ｖｏｕｔを供給するということである。低速ランプ回路２１１０の出力インピーダンスは、メモリ内の通常のプルアップ装置及びビットラインのインピーダンスよりも低く、ドレイン（ビットライン）電圧に応じて変化する出力電圧を読み出すよりも、出力電圧Ｖｏｕｔの読み出しをより早くかつより正確なものとする。更に、複雑な回路を必要としない。
　低速ランプ回路２１１０は、メモリアレイ２１３０内の最も低い閾値電圧よりも低い任意の電圧から制御ゲート電圧をランプ状に上昇させることができる。代わりに、制御ゲート電圧が高い電圧（可能な最大の閾値電圧よりも高い値）からランプ状に減少され、選択されたメモリセルが導通を停止したときに、閾値電圧が検出されてもよい。上述された実施例では、ランプ状に上昇させることは、一旦閾値電圧が検出されたときに停止され、この閾値電圧は読み出し期間の終わりまで保たれる。
　読み出しパス２１００の精度は、ランプ速度若しくはランプステップサイズに応じて変化し、ワンショット回路２１６０がサンプル・ホールド回路２１７０を動作させるまでの時間には無関係である。ランプ速度が低いほど、読み出し電圧Ｖｏｕｔも精度若しくは分解能が上昇する。２Ｖから７Ｖの範囲の閾値電圧に対して、２０ｍ秒ごとに制御ゲート電圧を１ｍＶずつ増加させることによって、全体の読み出し時間が１００μ秒以内で読み出しの分解能が１ｍＶが達成される。従って、読み出しパス２１００は、アナログ信号の記憶の精度を限定するボトルネックとなることはない（読み出し及び書き込み）。
　第２２図は、定電流源２２１０とキャパシタ２２２０とを含む高精度連続ランプ回路を表している。キャパシタ２２２０は、ランプ上昇の開始時において初期電圧Ｖ０（通常はグランド電位）に予め充電されている。読み出し動作の間、電流源２２１０は、キャパシタ２２２０の両端の出力電圧Ｖｏｕｔが、電流源２２１０からキャパシタ２２２０へ流れる電流の増加速度と等しいランプ速度ΔＶ／ΔＴで線形的に上昇するように、一定の電流でキャパシタ２２２０を充電する。
　
フラッシュＥＰＲＯＭセルは、他の型式のフローティングゲートメモリセルと同様に、ある時間に亘って内在する充電損失を有する。この内在的な充電損失を補償するために、基準セルの１つ若しくは複数の列がメモリアレイに加えられる
各基準セル２３１０の制御ゲート２３１３は、行ライン２３３０を介して同じアレイの行のメモリセル２３２０の制御ゲート２３２３に接続されている（図面を明瞭にするために、１つのメモリセル２３２０は行に設けられているものとして例示されている）。基準セル２３１０のソース２３１１はグランド電位に接続されている
　基準列はメモリアレイの任意の場所に設けられてよい。基準セル２３１０がアレイの一方のエッジ部分に設けられている場合、「ダミー」セルの列が、光学的な／マイクロローディング的な効果を最小にするために、アレイの最も外側の基準列の次にに設けられなければならない。同様の「ダミー」列及び行が、メモリアレイのもう一方のエッジ部分に加えられなければならない。
　
通常の消去が行われた後に、可能な最小のアナログ信号に対応する信号が、基準セル２３１０の各々に書き込まれる。即ち、基準セル２３１０の制御ゲート２３１３に最小電圧Ｖｐｐが供給され、このときライン２３１５は書き込み動作中に所望のドレイン電圧によって駆動されている
基準セル２３１０への書き込みは、メモリセル２３２０への入力やアナログ信号の書き込みの前に、または後に行われる
　
選択されたメモリセル２３２０の読み出しの間、選択されたセル２３２０と同じ行にある基準セル２３１０もまた選択されている。第２３図の実施例は、例えば緩やかにランプ状に読み出す過程が用いられている。低速ランプ回路２１１０が、行ライン２３３０の電圧（セル２３１０と２３２０の制御ゲート電圧）をランプ状に上昇させるので、メモリセル２３１０と２３２０の閾値電圧は第２３図に例示された別個の読み出しパスを介して別々に読み出される
セル２３２０（２３１０）用の読み出しパスが、センス増幅器２１５０Ａ（２１５０Ｂ）と、ワンショット回路２１６０Ａ（２１６０Ｂ）と、サンプル・ホールド回路２１７０Ａ（２１７０Ｂ）とを含む
サンプル・ホールド回路２１７０Ａと２１７０Ｂは、各々、セル２３２０と２３１０の閾値電圧に等しい出力電圧を発生し、この出力電圧は作動増幅器２３５０へ送られる
　
差動増幅器２３５０は、メモリセル２３２０の閾値電圧と基準セル２３１０の閾値電圧との差に比例する差信号Ｖｏｕｔを出力する
従って、差信号Ｖｏｕｔは、メモリセル２３２０の閾値電圧Ｖｔ（記憶されたアナログ信号Ｖａｎａｌｏｇを表す）と基準セル２３１０の閾値電圧（可能な最小のアナログ信号を表す）との差を表している。電源電圧、温度、及び固有の充電損失などの変化、多くの共通モードの雑音、及びセル２３１０及び２３２０用の書き込み回路及び読み出し回路のオフセットが、互いに影響し合い、差信号Ｖｏｕｔにおいて打ち消される。その結果、信号Ｖｏｕｔの質が改善される
　
イ　引用発明１
　引用例１の上記摘記（１ａ）を総合勘案すれば、引用例１には以下の発明（以下「引用発明１」という。）が記載されていると認められる。
　
「フラッシュＥＰＲＯＭアレイから選択されたメモリセルは、制御ゲート電圧を供給する低速ランプ回路に接続された制御ゲートと、グランド電位に接続されたソースと、読み出し妨害を防ぐために約１．５Ｖ以下に充電されたドレインを有し、
　
　前記低速ランプ回路が前記制御ゲートに前記選択されたメモリセルの閾値電圧Ｖｔ以下の電圧を供給した場合には、前記ドレインは高い電圧（約１．５Ｖ）に留まり、前記制御ゲートの電圧が前記閾値電圧Ｖｔよりも高い場合には、前記選択されたメモリセルはドレインの電圧を低い状態とするために十分な電流をもって導通するものであり、
　
　前記選択されたメモリセルには、反転センス増幅器が接続されており、当該反転センス増幅器は、前記低速ランプ回路から供給される、ランプ状に上昇する前記制御ゲート電圧が、前記選択されたメモリセルの前記閾値電圧に達したときに、この選択されたメモリセルを介して電流を検知することで、サンプル・ホールド回路として動作するワンショット回路をトリップさせるものであり、
　
　前記サンプル・ホールド回路は、前記低速ランプ回路からの前記制御ゲート電圧をサンプリングして、出力電圧Ｖｏｕｔを供給するものであり、
　
　前記選択されたメモリセルのドレインが前記高い状態から前記低い状態に移ったときの、前記低速ランプ回路からの前記制御ゲート電圧が、前記選択されたメモリセルの前記閾値電圧と等しくなるものである、読み出し方法において、
　
　前記フラッシュＥＰＲＯＭアレイを構成する各メモリセルが抱える、他の型式のフローティングゲートメモリセルと同様に、ある時間に亘って内在する充電損失を有するという課題を解決するために、
　
　この内在的な充電損失を補償するための、基準セルの１つ若しくは複数の列を前記フラッシュＥＰＲＯＭアレイに追加して設けたことを特徴とする読み出し方法であって、
　
　前記各基準セル２３１０の制御ゲート２３１３は、行ライン２３３０を介して同じアレイの行のメモリセル２３２０の制御ゲート２３２３に接続され、かつ前記基準セル２３１０のソース２３１１はグランド電位に接続されるものであり、
　
　前記基準セル２３１０への書き込みは、通常の消去が行われた後であって、かつ、前記メモリセル２３２０への入力やアナログ信号の書き込みの前に、または後に行われるものであり、
　
　前記基準セル２３１０の各々に書き込まれる信号は、可能な最小のアナログ信号に対応する信号であって、前記基準セル２３１０の制御ゲート２３１３には最小電圧Ｖｐｐが供給されるものであり、
　
　前記メモリセル２３２０の読み出しの間、前記メモリセル２３２０と同じ行にある前記基準セル２３１０もまた選択されており、前記低速ランプ回路２１１０が、行ライン２３３０の電圧（基準セル２３１０、及び、メモリセル２３２０の制御ゲート電圧）をランプ状に上昇させて、基準セル２３１０と前記メモリセル２３２０の閾値電圧が別個の読み出しパスを介して別々に読み出されるものであり、
　
　前記メモリセル２３２０用の読み出しパスは、センス増幅器２１５０Ａと、ワンショット回路２１６０Ａと、サンプル・ホールド回路２１７０Ａとを含み、前記サンプル・ホールド回路２１７０Ａは、前記メモリセル２３２０の閾値電圧に等しい出力電圧を発生するものであり、
　
　前記基準セル２３１０用の読み出しパスは、センス増幅器２１５０Ｂと、ワンショット回路２１６０Ｂと、サンプル・ホールド回路２１７０Ｂとを含み、前記サンプル・ホールド回路２１７０Ｂは、前記基準セル２３１０の閾値電圧に等しい出力電圧を発生するものであり、　
　
　差動増幅器２３５０が、前記メモリセル２３２０の閾値電圧に等しい出力電圧を発生する前記サンプル・ホールド回路２１７０Ａからの出力電圧と、前記基準セル２３１０の閾値電圧に等しい出力電圧を発生する前記サンプル・ホールド回路２１７０Ｂからの出力電圧との差に比例する差信号Ｖｏｕｔを出力するものであり、
　
　前記差信号Ｖｏｕｔは、前記メモリセル２３２０の閾値電圧Ｖｔ（記憶されたアナログ信号Ｖａｎａｌｏｇを表す）と前記基準セル２３１０の閾値電圧（可能な最小のアナログ信号を表す）との差を表していることから、電源電圧、温度、及び固有の充電損失などの変化、多くの共通モードの雑音、及びセル２３１０及び２３２０用の書き込み回路及び読み出し回路のオフセットが、互いに影響し合い、差信号Ｖｏｕｔにおいて打ち消され、その結果、信号Ｖｏｕｔの質が改善される、
　
　読み出し方法。」
　
２　引用例１を主引用例とした場合の進歩性の有無についての検討
ア　本願発明と引用発明１との対比
（ア）本願発明の「比較する」と、引用発明１の「差に比例する差信号Ｖｏｕｔを出力する」は、いずれも、二つの入力の要素に対して、所定の処理を行う工程である点で共通する。
　
（イ）一方、本願発明は、「記憶された前記ターゲット閾値電圧を表す値」と、「記憶された前記閾値電圧を表す値」とを、前記所定の処理において入力するのに対して、引用発明１は、「基準セル２３１０の閾値電圧に等しい出力電圧を発生するサンプル・ホールド回路２１７０Ｂからの出力電圧」と、「選択されたメモリセル２３２０の閾値電圧に等しい出力電圧を発生するサンプル・ホールド回路２１７０Ａからの出力電圧」とを、前記所定の処理において入力するものである。
　そうすると、本願発明と引用発明１とは、少なくとも、前記所定の処理へ入力する要素の一方が、本願発明では「記憶された前記ターゲット閾値電圧を表す値」であるのに対して、引用発明１では「基準セル２３１０の閾値電圧に等しい出力電圧を発生するサンプル・ホールド回路２１７０Ｂからの出力電圧」である点で相違するといえる。
　
（ウ）また、本願発明と引用発明１とは、前記所定の処理によって達成される結果においても相違する。
　すなわち、本願発明では、前記所定の処理の結果に応じて、「閾値電圧の増加を抑止するか又は減速させること」とされているのに対して、引用発明１では、「電源電圧、温度、及び固有の充電損失などの変化、多くの共通モードの雑音、及びセル２３１０及び２３２０用の書き込み回路及び読み出し回路のオフセットが、互いに影響し合い、差信号Ｖｏｕｔにおいて打ち消され、信号Ｖｏｕｔの質が改善される」点で相違する。
　
イ　相違点についての検討
　引用発明１は、フラッシュＥＰＲＯＭアレイを構成する各メモリセルが抱える、他の型式のフローティングゲートメモリセルと同様に、ある時間に亘って内在する充電損失を有するという課題を解決するために、この内在的な充電損失を補償するために、基準セルの１つ若しくは複数の列を前記フラッシュＥＰＲＯＭアレイに追加して設けたことを特徴とする読み出し方法に係る発明であって、
　前記基準セルへの書き込みは、メモリセル２３２０への入力やアナログ信号の書き込みの前に、または後に行われるものであり、
　前記基準セルの各々に書き込まれる信号は、可能な最小のアナログ信号に対応する信号であって、前記基準セルの制御ゲートには最小電圧Ｖｐｐが供給されるものであり、
　信号Ｖｏｕｔとして、選択されたメモリセルの閾値電圧Ｖｔ（記憶されたアナログ信号Ｖａｎａｌｏｇを表す）と前記基準セル２３１０の閾値電圧（可能な最小のアナログ信号を表す）との差を用いることによって、電源電圧、温度、及び固有の充電損失などの変化、多くの共通モードの雑音、及びセル２３１０及び２３２０用の書き込み回路及び読み出し回路のオフセットが、互いに影響し合い、打ち消され、その結果、信号Ｖｏｕｔの質が改善されるというものである。
　
　したがって、引用発明１の「基準セル２３１０の閾値電圧に等しい出力電圧」は、「可能な最小のアナログ信号に対応する信号」であると理解することができる。
　
　一方、本願発明の「ターゲット閾値電圧を表す値を有するターゲットデータ」は、選択されたメモリセルの閾値電圧を、該閾値電圧を表す値が当該ターゲット閾値電圧を表す値に少なくとも等しくなるまで、増加させる工程において、前記選択されたメモリセルの閾値電圧の目標値として用いられている値といえる。
　
　そうすると、引用発明１の「可能な最小のアナログ信号に対応する信号」と、本願発明の「選択されたメモリセルの閾値電圧の目標値として用いられている値」は、技術的意義が相違する異なる値であるといえるから、本願発明の「ターゲット閾値電圧を表す値を有するターゲットデータ」は、引用発明１の「基準セル２３１０の閾値電圧に等しい出力電圧」に相当する値であるとは認められない。
　
　また、引用発明１において、「所定の処理へ入力する要素の一方」として、「基準セル２３１０の閾値電圧に等しい出力電圧を発生するサンプル・ホールド回路２１７０Ｂからの出力電圧」に替えて「記憶された前記ターゲット閾値電圧を表す値」を入力することを容易になし得たとする根拠を見いだすこともできない。　
　したがって、上記相違点について、本願発明の構成を採用することが当業者であれば容易になし得たことであるとはいえないから、他の相違点について検討するまでもなく、本願発明は、引用発明１に基いて、当業者が容易に発明をすることができたとは認められない。
　
　さらに、拒絶理由通知書で引用した他の引用文献２−３について検討しても、本願発明が容易に発明をすることができたとする理由を発見することはできない。
　
　なお、引用例１には、図１２ｂとともに、以下の記載がある。
（１ｂ）「第１２ｂ図は、ベリファイサイクルの間に読み出し回路１２５２と１２７０を用いる他の書き込みパスを表している。書き込み回路１２７０と１２５２は各々、選択されたメモリセルの制御電圧を駆動し、選択されたメモリセル内に記憶された値を表す電圧Ｖｏｕｔを発生する。読み出し回路１２７０と１２５２に対するさまざまな異なる実施例が、以下に説明される。回路１２７０及び１２５２は、読み出し動作と、書き込み動作のベリファイサイクルとの両方を実行することができる。
  書き込み動作の間、書き込み制御回路１２８０は高電圧シフタ１２１０と読み出し電圧源１２７０の何れが選択されたメモリセルの制御ゲートを駆動するかを制御する。書き込みパルスの間、高電圧シフタ１２１０は、電圧Ｖｐｐを制御ゲートに供給し、選択されたメモリセルの閾値電圧も上昇する。ベリファイサイクルの間、読み出し電圧源１２７０は、選択されたメモリセルの読み出しを行うための制御ゲートへの電圧を供給する。他の回路（第１２ｂ図には図示されていない）が、書き込みパルスの間に閾値電圧を上昇させるために、そしてベリファイサイクルの間にセルを読み出すために、ドレイン及びソース電圧を駆動する。
  
ベリファイサイクルの間、読み出し回路１２５２は、選択されたセルの閾値電圧を読み出し、選択されたセルに記憶された値を表す電圧Ｖｏｕｔを比較器１２５４の入力端子に供給する
アナログ信号Ｖａｎａｌｏｇと１対１対応の関係を有する信号Ｖ１は、比較器１２５４の第２の入力端子に供給される
比較器１２５４は、電圧Ｖｏｕｔが最初に信号Ｖ１以上となったときに、ワンショット回路１６０を変化させる
ワンショット回路１２６０は書き込みプロセスを終了させる信号を発生する
　そして、上記摘記（１ｂ）の「アナログ信号Ｖａｎａｌｏｇと１対１対応の関係を有する信号Ｖ１」及び「選択されたセルに記憶された値を表す電圧Ｖｏｕｔ」は、それぞれ、本願発明の「ターゲット閾値電圧を表す値」、「閾値電圧を表す値」に相当すると解されるから、上記摘記（１ｂ）から、
「選択されたメモリセルを操作するための方法であって、
　前記選択されたメモリセルの閾値電圧を、該閾値電圧を表す値がターゲット閾値電圧を表す値に少なくとも等しくなるまで、増加させることと、
　前記ターゲット閾値電圧を表す値と、前記閾値電圧を表す値とを比較することと、
　前記比較の結果に応じて、前記閾値電圧の前記増加を抑止するか又は減速させることと、
を含む方法。」
という技術思想を読み取ることができる。
　しかしながら、引用例１の上記摘記（１ｂ）から読み取れる前記方法は、本願発明を特定する事項の一つである、「第一の記憶デバイス」及び「第二の記憶デバイス」を有する「サンプル／ホールド回路」を備えておらず、また、上記摘記（１ｂ）に記載された方法において、本願発明を特定する事項の一つである、「第一の記憶デバイス」及び「第二の記憶デバイス」を有する「サンプル／ホールド回路」を用いることを、当業者が容易に想到し得たことであると認めるに足る動機の存在を、引用例１の記載及び引用例２−３の記載からは見いだすこともできない。
　したがって、引用例１の上記摘記（１ｂ）の記載を併せて検討したとしても、本願発明は、引用例１−３に記載された発明に基づいて、当業者が容易に発明をすることができたものとすることはできない。
　
　また、本願の請求項２−９に係る発明は、いずれも請求項１を引用し、これをさらに限定する発明であるところ、本願発明が、上記のように、引用発明に基づいて、当業者が容易に発明をすることができたとはいえないことから、本願の請求項２−９に係る発明も、本願発明と同様に、引用発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
第６　むすび
　以上のとおり、本願発明及び本願の請求項２−９に係る発明はいずれも、引用例１−３に記載された発明に基づいて、当業者が容易に発明をすることができたものとすることはできないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。 
　よって、結論のとおり審決する。