【誤訳訂正書】
【提出日】平成27年1月29日(2015.1.29)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
スイッチボックス（６）が備えられプログラム可能な入力／出力ブロックに接続された周辺接続ネットワーク（５）に外部接続され、少なくとも１つの論理関数（Ｆ）を実行する再構成可能な論理セルの相互接続配列であって、
前記論理セル［ｉ，ｊ］は、ｉ＝１〜ｄである行ｉについての第１次元及びｊ＝１〜ｗである列ｊについての第２次元、ただしｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２である、に沿って配列され、各論理セルは第１入力（Ｅ１）、第２入力（Ｅ２）、第１出力（Ｓ１）及び第２出力（Ｓ２）を含み、
前記論理セルそれぞれの前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は前記接続ネットワーク（５）に接続され、
ｄ＞２又はｗ＞２の場合は、前記論理セルそれぞれの前記第２入力（Ｅ２）及び前記第２出力（Ｓ２）が、第１行及び最終行又は第１列及び最終列をそれぞれ除いて、ｗ＝２の場合は前記配列における２列間でｄ＝２の場合は前記配列における２行間で一方向及び逆方向に沿って順に振動する交差相互接続トポロジにより、前記論理関数（Ｆ）の論理深度が１と２×ｄとの間又は１と２×ｗとの間となるように、列及び行が異なる他の前記論理セルに接続されていることを特徴とする、相互接続配列。
【請求項２】
前記相互接続配列は、行（ｉ）の数（ｄ）であってｄ≧２である数（ｄ）と、列の数（ｗ）であって２に等しい数（ｗ）とを含み、前記交差相互接続トポロジは、
・内部接続に関しては、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の前記第２入力（Ｅ２）は、論理セル［ｉ＋１，２］の前記第２出力（Ｓ２）に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の前記第２入力（Ｅ２）は、論理セル［ｉ−１，２］の前記第２出力（Ｓ２）に接続され、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の前記第２出力（Ｓ２）は、論理セル［ｉ−１，２］の前記第２入力（Ｅ２）に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の前記第２出力（Ｓ２）は、論理セル［ｉ＋１，２］の前記第２入力（Ｅ２）に接続され、
・第１行の接続に関しては、
＊論理セル［１，１］の前記第２入力（Ｅ２）は、論理セル［１，２］の前記第２出力（Ｓ２）に接続され、一方、論理セル［１，１］の前記第２出力（Ｓ２）は、論理セル［２，２］の前記第２入力（Ｅ２）に接続され、
＊論理セル［１，２］の前記第２入力（Ｅ２）は、論理セル［２，１］の前記第２出力（Ｓ２）に接続され、
・ｄ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の前記第２入力（Ｅ２）は、論理セル［ｄ，２］の前記第２出力（Ｓ２）に接続され、一方、論理セル［ｄ，１］の前記第２出力（Ｓ２）は、論理セル［ｄ−１，２］の前記第２入力（Ｅ２）に接続され、
＊論理セル［ｄ，２］の前記第２入力（Ｅ２）は、論理セル［ｄ−１，１］の前記第２出力（Ｓ２）に接続され、
・ｄ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の前記第２入力（Ｅ２）は、論理セル［ｄ−１，２］の前記第２出力（Ｓ２）に接続され、一方、論理セル［ｄ，１］の前記第２出力（Ｓ２）は、論理セル［ｄ，２］の前記第２入力（Ｅ２）に接続され、
＊論理セル［ｄ，２］の前記第２出力（Ｓ２）は、論理セル［ｄ−１，１］の前記第２入力（Ｅ２）に接続される、ものであることを特徴とする、請求項１に記載の相互接続配列。
【請求項３】
前記相互接続配列は、行（ｉ）の数（ｄ）であってｄ＝２である数（ｄ）と、列（ｊ）の数（ｗ）であってｗ≧２である数（ｗ）とを含み、前記交差相互接続トポロジは、
・内部接続に関しては、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の前記第２入力（Ｅ２）は、論理セル［２，ｊ−１］の前記第２出力（Ｓ２）に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の前記第２入力（Ｅ２）は、論理セル［２，ｊ＋１］の前記第２出力（Ｓ２）に接続され、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の前記第２出力（Ｓ２）は、論理セル［２，ｊ＋１］の前記第２入力（Ｅ２）に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の前記第２出力（Ｓ２）は、論理セル［２，ｊ−１］の前記第２入力（Ｅ２）に接続され、
・第１列の接続に関しては、
＊論理セル［１，１］の前記第２入力（Ｅ２）は、論理セル［２，２］の前記第２出力（Ｓ２）に接続され、一方、論理セル［１，１］の前記第２出力（Ｓ２）は、論理セル［２，１］の前記第２入力（Ｅ２）に接続され、
＊論理セル［２，１］の前記第２出力（Ｓ２）は、論理セル［１，２］の前記第２入力（Ｅ２）に接続され、
・ｗ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の前記第２入力（Ｅ２）は、論理セル［２，ｗ−１］の前記第２出力（Ｓ２）に接続され、一方、論理セル［１，ｗ］の前記第２出力（Ｓ２）は、論理セル［２，ｗ］の前記第２入力（Ｅ２）に接続され、
＊論理セル［２，ｗ］の前記第２出力（Ｓ２）は、論理セル［１，ｗ−１］の前記第２入力（Ｅ２）に接続され、
・ｗ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の前記第２入力（Ｅ２）は、論理セル［２，ｗ］の前記第２出力（Ｓ２）に接続され、一方、論理セル［１，ｗ］の前記第２出力（Ｓ２）は、論理セル［２，ｗ−１］の前記第２入力（Ｅ２）に接続され、
＊論理セル［２，ｗ］の前記第２入力（Ｅ２）は、論理セル［１，ｗ−１］の前記第２出力（Ｓ２）に接続される、ものであることを特徴とする、請求項１に記載の相互接続配列。
【請求項４】
各論理セルは、否定、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の関数のうちの少なくとも１つの論理関数を実行することを特徴とする、請求項１〜３のいずれか１項に記載の相互接続配列。
【請求項５】
前記配列における全ての前記論理セルは同一であることを特徴とする、請求項４に記載の相互接続配列。
【請求項６】
前記接続ネットワーク（５）は、
前記配列の第１列側及び最終列側のそれぞれで延びる、行（ｉ）と接続するための２つの側部（５１）と、
前記配列の第１行側及び最終行側のそれぞれで延びる、列（ｊ）と接続するための２つの側部（５２）と、
を含むことを特徴とする、請求項１〜５のいずれか１項に記載の相互接続配列。
【請求項７】
ｄ＞２の場合、第１行の前記論理セル及び最終行の前記論理セルを除いて、同一列に属する各論理セルにおける前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、当該列に近接する、行に接続するための前記側部（５１）に接続され、
ｗ＞２の場合、第１列の前記論理セル及び最終列の前記論理セルを除いて、同一行に属する各論理セルにおける前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、当該行に近接する、列に接続するための前記側部（５２）に接続されていることを特徴とする、請求項６に記載の相互接続配列。
【請求項８】
ｄ＞２の場合は第１行及び最終行の、ｗ＞２の場合は第１列及び最終列の各論理セルの前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、行に接続するための隣接する前記側部（５１）及び列に接続するための隣接する前記側部（５２）に接続されていることを特徴とする、請求項７に記載の相互接続配列。
【請求項９】
前記接続ネットワーク（５）には、前記スイッチボックス（６）が設けられている特徴とする、請求項１に記載の相互接続配列。
【請求項１０】
請求項１〜９のいずれか１項に記載の相互接続配列（１）を少なくとも１つ含むことを特徴とする、集積回路。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】交差相互接続トポロジを用いた、再構成可能な論理セルの相互接続配列
【技術分野】
【０００１】
本発明は、複数の入力を有し、その入力が備える論理信号を処理する所定の数の論理関数を実行することと出力信号を複数の出力部に出力することとに適した、再構成可能な論理セルの一般的な技術分野に関する。
【０００２】
より具体的には、本発明の対象は、論理セル間の相互接続ネットワークを含み、プログラム可能な入力／出力ブロックに接続されたスイッチボックスが備えられた、再構成可能な論理セルのネットワーク又は配列に関する。
【背景技術】
【０００３】
集積回路の分野では、製造コストは、本質的に、リソグラフィーに有用なマスクの設計のコストと、集積回路を製造するために用いられる自動装置、特にフォトリソグラフィー装置、のコストとから生じる。これらの製造コストは、提案されるアーキテクチャの複雑性と、集積回路の小型化の追求とによって、一様に増加している。
【０００４】
マスクのコストへの影響を緩和する目的で、良好なフォールトトレランスを提供し別のアプリケーションへの再利用を可能とするプログラム可能又は再構成可能な論理回路が開発されている。FPGA（Field Programmable Gate Array）回路、CPLD（Complex Programmable Logic Device）回路、PLA（Programmable Logic Array）回路等のような回路向けの、種々のタイプのアーキテクチャが存在する。
【０００５】
このような再構成可能な論理回路は、特に、柔軟性があり、ASICs（Application Specific Integrated Circuits）のような専用回路ほどには設計が複雑ではないため、目覚ましい発展を遂げている。
【０００６】
これらの再構成可能な論理回路は、自由に組み合わせられ、相互接続ネットワークを介して接続される多くの論理セルを含んでいる。これらの再構成可能な論理セルは、任意の論理関数の実行を可能とする。
【０００７】
これらの論理セルには、種々の技術が利用されており、例えば、ホール効果装置又はCNTFET（Carbon Nano Tube FET）装置が用いられ、あるいはHFET（Heterostructure FET）素子、NWFET（NanoWire FET）素子及びDG MOSFET（Dual Gate MOSFET）素子と組み合わされたRTD（Resonant Tunneling Diode）素子が用いられる。
【０００８】
例えば、欧州特許出願公開第１１４３３３６号明細書には、FPGA論理回路が記載されており、このFPGA論理回路用の接続ネットワークは、各々が８の入力部及び８の出力部を有し１６の伝達経路を必要とするセル群を含んでいる。
【０００９】
また、米国特許第５２９６７５９号明細書には、各々が８の入力部及び８の出力部を含むセル群のネットワーク接続の構成が記載されている。
【００１０】
米国特許第７２５３６５８号明細書には、伝送用マルチプレクサによって実現された構成可能な相互接続であって、マルチプレクサ及びバッファ等の追加の回路をスイッチング素子として利用することを必要とする相互接続、に基づいて接続されたセル群が記載されている。
【００１１】
従来は完成された構成（une complete configuration）とするために、各論理セルは、スイッチボックスに直接的に接続されていた（米国特許第５５４３６４０号明細書参照）。このアプローチは、能動素子／能動接続の表面積比率の増大を引き起こし、このことは、プログラミング時間の増加、速度の観点からの効率の低下、及び単位表面当たりの論理効率の低下を引き起こす。
【００１２】
これらの問題を解決策を見出すために、論文（P-E.GAILLARDON, I.O'CONNOR, J.LIU et al, "Interconnection scheme and associated mapping method of reconfigurable cell matrices based on nanoscale devices", IEEE/ACM International Symposium on Nanoscale Architectures, 2009, p.69-74）では、論理セルの配列の相互接続に関する種々のトポロジが示されている。
【００１３】
この新しいアプローチは、成功率の要求を満たすことと、実現される論理関数の多様性の要求を満たすことと、論理セルの表面積に対して相互接続ネットワークが配設される表面積を相対的に小さくすることによって表面積の利用効率を向上させるという要求を満たすことと、を可能にするアーキテクチャに基づいて、ネットワーク又は配列における論理セルをグループ化することを目的としている。
【００１４】
例えば、論文（J.Greg Nash, "Automatic Latency-Optimal design of FPGA- based Systolic Arrays", Proceedings of the 10th Annual IEEE Symposium on Field-Programmable Custom Computing Machines （FCCM’02）, 2002, p.299）には、２つの方向に沿って互いに接続された論理セル群の相互接続配列であって、周辺接続ネットワークに接続されたものが記載されている。論理セルの一方の入力についての外部接続は一の次元に沿って構築され、論理セルの他方の入力についての外部接続は他の次元に沿って構築されている。同様に、論理セルの一方の出力についての外部接続は一の次元に沿って構築され、論理セルの他方の出力についての外部接続は他の次元に沿って構築されている。結果として、配列における論理セルの入力は単一の方向に沿ってのみ可能ということになり、論理セルへのアクセスは制限されることとなる。さらに、このトポロジでは論理セル間の完全な内部接続は不可能であるため、論理深度、すなわちカスケードで行われる論理処理の数、が制限される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】欧州特許出願公開第１１４３３３６号明細書
【特許文献２】米国特許第５２９６７５９号明細書
【特許文献３】米国特許第７２５３６５８号明細書
【特許文献４】米国特許第５５４３６４０号明細書
【特許文献５】国際公開第２００９／０１３４２２号
【非特許文献】
【００１６】
【非特許文献１】P-E.GAILLARDON, I.O'CONNOR, J.LIU et al, "Interconnection scheme and associated mapping method of reconfigurable cell matrices based on nanoscale devices", IEEE/ACM International Symposium on Nanoscale Architectures, 2009, p.69-74
【非特許文献２】J.Greg Nash, "Automatic Latency-Optimal design of FPGA- based Systolic Arrays", Proceedings of the 10th Annual IEEE Symposium on Field-Programmable Custom Computing Machines （FCCM’02）, 2002, p.299
【発明の概要】
【発明が解決しようとする課題】
【００１７】
これらの問題を解決するために、本発明の目的は、論理セルの相互接続配列の新たなトポロジ、特に、配列の両方向に沿った外部接続についてのアクセスが可能であり、大きな値の論理深度が得られる種々の配置が保持されるように論理セル間で完成された内部接続（complete connexion interne）がなされる新たなトポロジを提案することにある。
【課題を解決するための手段】
【００１８】
上述の目的を達成するために、本発明の対象は、スイッチボックスが備えられプログラム可能な入力／出力ブロックに接続された周辺接続ネットワークに外部接続され、少なくとも１つの論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【００１９】
本発明によると、論理セル［ｉ，ｊ］は、ｉ＝１〜ｄである行ｉについての第１次元（une premiere dimension）及びｊ＝１〜ｗである列ｊについての第２次元（une deuxieme dimension）、ただしｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２である、に沿って分布し、各論理セルは第１入力、第２入力、第１出力及び第２出力を含み、各論理セルの第１入力及び第１出力は接続ネットワークに接続され、ｄ＞２又はｗ＞２の場合は、論理セルそれぞれの第２入力及び第２出力が、第１行及び最終行又は第１列及び最終列をそれぞれ除いて、ｗ＝２の場合は配列における２列間でｄ＝２の場合は配列における２行間で一方向及び逆方向に沿って順に振動する交差相互接続トポロジにより、論理関数の論理深度が１と２×ｄとの間又は１と２×ｗとの間となるように、列及び行が異なる他の論理セルに接続される。
【発明の効果】
【００２０】
従来技術と比べると、上記の論理セルの相互接続配列には、以下の利点がある。
・処理フローが「交差する」という性質によって入力及び出力への高いアクセス性が提供され（confere une accessibilite elevee aux entrees et aux sorties）、配列の全ての側部は少なくとも１つの入力と少なくとも１つの出力とを有し、
・実行される関数の論理深度が配列のサイズで確定されることがなく、
・実行される論理関数の実行方向が相互接続構造によって確定されることがなく、
・結果として、複雑性が同一又は異なる複数の論理関数を、同一方向又は異なる方向に沿って同時に実行できる（dans la meme direction ou dans des directions differentes）。
【００２１】
行ｉの数ｄであってｄ≧２である数ｄと、列の数であって２に等しい数とを含む第１実施形態の配列においては、交差相互接続トポロジは、
・内部接続に関しては、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の第２入力は、論理セル［ｉ＋１，２］の第２出力に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の第２入力は、論理セル［ｉ−１，２］の第２出力に接続され、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の第２出力は、論理セル［ｉ−１，２］の第２入力に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の第２出力は、論理セル［ｉ＋１，２］の第２入力に接続され、
・第１行の接続に関しては、
＊論理セル［１，１］の第２入力は、論理セル［１，２］の第２出力に接続され、一方、セル［１，１］の第２出力は、セル［２，２］の第２入力に接続され、
＊論理セル［１，２］の第２入力は、論理セル［２，１］の第２出力に接続され、
・ｄ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の第２入力は、論理セル［ｄ，２］の第２出力に接続され、一方、論理セル［ｄ，１］の第２出力は、論理セル［ｄ−１，２］の第２入力に接続され、
＊論理セル［ｄ，２］の第２入力は、論理セル［ｄ−１，１］の第２出力に接続され、
・ｄ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の第２入力は、論理セル［ｄ−１，２］の第２出力に接続され、一方、論理セル［ｄ，１］の第２出力は、論理セル［ｄ，２］の第２入力に接続され、
＊論理セル［ｄ，２］の第２出力は、論理セル［ｄ−１，１］の第２入力に接続される、ものである。
【００２２】
行の数ｄであって２に等しい数ｄと、列ｊの数ｗであってｗ≧２である数ｗとを含む第２実施形態の配列においては、交差相互接続トポロジは、
・内部接続に関しては、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の第２入力は、論理セル［２，ｊ−１］の第２出力に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の第２入力は、論理セル［２，ｊ＋１］の第２出力に接続され、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の第２出力は、論理セル［２，ｊ＋１］の第２入力に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の第２出力は、セル［２，ｊ−１］の第２入力に接続され、
・第１列の接続に関しては、
＊論理セル［１，１］の第２入力は、論理セル［２，２］の第２出力に接続され、一方、セル［１，１］の第２出力は、論理セル［２，１］の第２入力に接続され、
＊論理セル［２，１］の第２出力は、論理セル［１，２］の第２入力に接続され、
・ｗ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の第２入力は、論理セル［２，ｗ−１］の第２出力に接続され、一方、論理セル［１，ｗ］の第２出力は、論理セル［２，ｗ］の第２入力に接続され、
＊論理セル［２，ｗ］の第２出力部は、論理セル［１，ｗ−１］の第２入力に接続され、
・ｗ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の第２入力は、論理セル［２，ｗ］の第２出力に接続され、一方、論理セル［１，ｗ］の第２出力は、論理セル［２，ｗ−１］の第２入力に接続され、
＊論理セル［２，ｗ］の第２入力は、論理セル［１，ｗ−１］の第２出力に接続される、というものである。
【００２３】
本発明によれば、さらに以下のいずれか１つ及び／又はその他の特徴を有している。
【００２４】
・各論理セルは、否定、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の関数から選択される少なくとも１つの論理関数を実行する。
【００２５】
・配列における全ての論理セルは同一である。
【００２６】
・接続ネットワークは、配列の第１列側及び最終列側のそれぞれで延びる、行と接続するための２つの側部と、配列の第１行側及び最終行側のそれぞれで延びる、列と接続するための２つの側部と、を含む。
【００２７】
・ｄ＞２の場合、第１行の論理セル及び最終行の論理セルを除いて、同一列に属する各論理セルにおける第１入力（Ｅ１）及び第１出力（Ｓ１）は、当該列に近接する行に接続するための側部に接続され、
ｗ＞２の場合、第１列の論理セル及び最終列の論理セルを除いて、同一行に属する各論理セルにおける第１入力（Ｅ１）及び第１出力（Ｓ１）は、当該行に近接する列に接続するための側部（５２）に接続される。
【００２８】
・ｄ＞２の場合は第１行及び最終行の、ｗ＞２の場合は第１列及び最終列の各論理セルの第１入力及び第１出力は、当該行に接続するための隣接する側部及び当該列に接続するための隣接する側部に接続される。
・接続ネットワークにはスイッチボックスが備えられている。
【００２９】
また、本発明の別の対象は、本発明に係る少なくとも１つの相互接続配列を含む集積回路に関する。
【００３０】
他の種々の特徴は、添付の図面を参照とした以下の記載から明らかとなり、これらは本発明の非限定的な例示的実施形態を表す。
【図面の簡単な説明】
【００３１】
【図１】ｄ行２列の論理セルの相互接続配列の第１実施形態を示す図である。
【図２】２行ｗ列の論理セルの相互接続配列の第２実施形態を示す図である。
【図３】２行２列、すなわち、４つの論理セルの相互接続配列の一般的な構成図である。
【図４】図３の２行２列の論理セルの相互接続配列の他の構成図である。
【図５】４行２列、すなわち、８つの論理セルの相互接続配列の一般的な構成図である。
【図６】図５の４行２列の論理セルの相互接続配列の他の構成図である。
【発明を実施するための形態】
【００３２】
本発明の対象は、ｉ＝１〜ｄである行ｉについての第１次元及びｊ＝１〜ｗである列ｊについての第２次元、ただしｄ≧２かつｗ＝２（図１）又はｄ＝２かつｗ≧２（図２）である、に沿って分布する再構成可能な論理セル［ｉ，ｊ］の相互接続配列１に関する。配列における列ｊ及び行ｉの番号は、配列の左上から始まり、列については左から右へと数え、行については上から下へと数える。
【００３３】
図１は、行ｉの数であって２よりも大きい又は２に等しい数ｄと、列ｊの数ｗであって２に等しい数ｗ（ｗ＝２）と、を配列１が含む本発明の第１実施形態を示し、図２は、行ｉの数ｄであって２に等しい数ｄ（ｄ＝２）と、列ｊの数ｗであって２よりも大きい又は２に等しい数ｗと、を配列１が含む第２実施形態を示す。換言すると、本発明の配列１は、一方向において、２に等しい次元（dimension）を有し、他の直交方向において、２とｄとの間の次元又は２とｗとの間の次元を有する。
【００３４】
通常、それぞれの論理セル［ｉ，ｊ］は、１又は複数の初等論理関数を有する複合論理関数Ｆ、例えば、以下の記号で表される、否定、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の論理関数によって得られる。なお、以下に示す左側の記号は、右側の文字に置き換えて記載する。
【数１】
2013514025.tif 000001
【００３５】
¬  否定  例えば、¬Ａ＝ＩＮＶ  Ａ（Ａの否定）
∧  論理積  例えば、Ａ∧Ｂ＝Ａ  ＡＮＤ  Ｂ
∨  論理和  例えば、Ａ∨Ｂ＝Ａ  ＯＲ  Ｂ
↑  ＮＡＮＤ  例えば、Ａ↑Ｂ＝Ａ  ＮＡＮＤ  Ｂ（又は、¬（Ａ∧Ｂ））
↓  ＮＯＲ  例えば、Ａ↓Ｂ＝Ａ  ＮＯＲ  Ｂ（又は、¬（Ａ∨Ｂ））
（＋）  ＸＯＲ  例えば、Ａ（＋）Ｂ＝Ａ  ＸＯＲ  Ｂ
⇔  ＸＮＯＲ  例えば、Ａ⇔Ｂ＝Ａ  ＸＮＯＲ  Ｂ（又は、¬（Ａ（＋）Ｂ））
→ 含意  例えば、Ａ→Ｂ＝¬Ａ∨Ｂ
≠  非含意  例えば、Ａ≠Ｂ＝Ａ∧¬Ｂ
【００３６】
各論理セルは、CLB（Configurable Logic Block）と呼ばれるセルのようなあらゆるタイプの基本論理セル又は複合論理セル、対応テーブル（LUT又はLook-Up-Table）で構成される論理ブロック、又はプロセッサをカバーする。
【００３７】
通常、各論理セル［ｉ，ｊ］は、データブロック２と、構成ブロック３とを含んでいる。データブロック２は、複合論理関数Ｆと、配列１における論理セルの座標［ｉ，ｊ］と、を含んでいる。構成ブロック３では、制御信号に基づいて、利用可能である全ての構成可能な論理関数の中から複合論理関数Ｆが選択される。本発明のある特徴によれば、配列１の構成要素である全ての論理セルは、同一である。論理セルは、国際公開第２００９／０１３４２２号に記載されているような、ホール効果、CNTFET、RTD、HFET、NwFET又はMOSFET等の技術で実現される。
【００３８】
通常、配列１の全ての論理セルは、スイッチボックス６が備えられ図示しないプログラム可能な入力／出力ブロックに接続された周辺接続用ネットワーク又はバス５に外部接続される。周辺接続ネットワーク５、スイッチボックス６及びプログラム可能な入力／出力ブロックは、当業者によく知られており、特に本発明を構成する部分ではないので、詳細な説明を省略する。
【００３９】
図示した例では、配列１の全論理セルを取り囲む接続ネットワーク５は、配列の第１列側及び最終列側のそれぞれで延びる、行ｉに接続するための２つの側部５１と、配列の第１行側及び最終行側の両方で延びる、列ｊに接続するための２つの側部５２と、を含んでいる。行に接続するための側部５１と列に接続するための側部５２との間の各交点にはスイッチボックス６が備えられている。
【００４０】
各論理セル［ｉ，ｊ］は、第１入力Ｅ１、第２入力Ｅ２、第１出力Ｓ１及び第２出力Ｓ２を含んでおり、第１出力Ｓ１及び第２出力Ｓ２は同一である。各論理セル［ｉ，ｊ］は、２つの入力Ｅ１，Ｅ２のみを有し、２つの出力Ｓ１，Ｓ２のみを有している。
【００４１】
論理セルそれぞれの第１入力Ｅ１及び第１出力Ｓ１は、接続ネットワーク５に接続されている。
【００４２】
有利には、配列１がｄ×２のタイプ（ｄ≧２かつｗ＝２）である図１に記載の第１実施形態では、同一列ｊに属する各論理セルにおける第１入力Ｅ１及び第１出力Ｓ１のうち第１行ｉの論理セル及び最終行ｉの論理セルのもの以外は、行に接続するための側部５１の隣接している側部、すなわち当該列の近接に位置する側部、に接続されている。
【００４３】
第１行ｉ及び最終行ｉに属する各論理セルにおける第１入力Ｅ１及び第１出力Ｓ１は、それぞれ、行に接続するための隣接する側部５１と、列に接続するための隣接する側部５２に接続されている。図１から明らかであるように、第１行及び最終行ｉに属する２つの論理セルのうち、一方のセルの第１入力は、列に接続するための隣接する側部５２に接続され、他方のセルの第１入力は、行に接続するための隣接する側部５１に接続されている。また、一方のセルの第１出力は、列に接続するための隣接する側部５２に接続され、他方のセルの第１出力は、行に接続するための隣接する側部５１に接続されている。
【００４４】
有利には、配列１が２×ｗのもの（ｗ≧２かつｄ＝２）である図２に記載の第２実施形態では、同一行に属する各論理セルにおける第１入力Ｅ１及び第１出力Ｓ１のうち第１列の論理セル及び最終列の論理セルのもの以外は、列に接続するための側部５２の隣接する側部、すなわち当該行の近傍に位置する側部に接続されている。
【００４５】
第１列及び最終列に属する各論理セルにおける第１入力Ｅ１及び第１出力Ｓ１は、それぞれ、行に接続するための隣接する側部５１と、列に接続するための隣接する側部５２に接続されている。図２から明らかであるように、第１列及び最終列に属する２つの論理セルのうち、一方のセルの第１入力は、列に接続するための隣接する側部５２に接続され、他方のセルの第１入力は、行に接続するための隣接する側部５１に接続されている。また、一方のセルの第１出力は、列に接続するための隣接する側部５２に接続され、他方のセルの第１出力は、行に接続するための隣接する側部５１に接続されている。
【００４６】
配列１の側部はすべて、少なくとも１つの入力と少なくとも１つの出力とを有している。データの伝搬は、配列の４つの側部において行われ得る。
【００４７】
本発明の別の特徴によれば、各論理セルの第２入力Ｅ２及び第２出力Ｓ２は、第１実施形態（ｄ≧２かつｗ＝２）では第１行及び最終行を第２実施形態（ｄ＝２かつｗ≧２）では第１列及び最終列を除いて、第１実施形態では配列における２列間のトポロジであって第２実施形態では配列における２行間のトポロジである交差相互接続トポロジにより、列及び行が異なる別の論理セルに接続される。この相互接続トポロジは、一方向及び逆方向に沿って順に実現されているために交差し振動しており、これにより論理関数の論理深度は１と２×ｄとの間となり、又は１と２×ｗとの間となる。
【００４８】
従って、図１に示す第１実施形態では、第１行第１列の論理セル［１，１］の第２出力Ｓ２は、第１列−第２列方向において、第２行第２列の論理セル［２，２］の第２入力Ｅ２に接続され、第２行第１列の論理セル［２，１］の第２出力Ｓ２は、第１列−第２列方向において、第１行第２列の論理セル［１，２］の第２入力Ｅ２に接続されている。一方、第２行第２列の論理セル［２，２］の第２出力Ｓ２は、第２列−第１列方向において、第３行第１列の論理セル［３，１］の第２入力Ｅ２に接続され、第３行第２列の論理セル［３，２］の第２出力Ｓ２は、第２列−第１列方向において、第２行第１列の論理セル［２，１］の第２入力Ｅ２に接続されている。
【００４９】
隣接した２つの行の間では、同一列における論理セルの第２出力Ｓ２は、交差し、かつ接続方向を同一として、他の列における論理セルの第２入力Ｅ２に接続されている。しかし、２つの列の間でなされる交差は、論理セルの隣接する２行の間で連続する接続の度に、（逆方向に）方向転換又は振動する。
【００５０】
また、図２に示す第２実施形態では、第２行第２列の論理セル［２，２］の第２出力Ｓ２は、第２行−第１行方向において、第１行第１列の論理セル［１，１］の第２入力Ｅ２に接続され、第２行第１列の論理セル［２，１］の第２出力Ｓ２は、第２行−第１行方向において、第１行第２列の論理セル［１，２］の第２入力Ｅ２に接続されている。一方、第１行第２列の論理セル［１，２］の第２出力Ｓ２は、第１行−第２行方向において、第２行第３列の論理セル［２，３］の第２入力Ｅ２に接続され、第１行第３列の論理セル［１，３］の第２出力Ｓ２は、第１行−第２行方向において、第２行第２列の論理セル［２，２］の第２入力Ｅ２に接続されている。
【００５１】
隣接した２つの列の間では、同一行における論理セルの第２出力Ｓ２は、交差し、かつ接続方向を同一として、他の行における論理セルの第２入力Ｅ２に接続されている。しかし、２つの行の間でなされる交差は、論理セルの隣接する２列の間で連続する接続の度に、逆方向に方向転換又は振動する。
【００５２】
より具体的には、図１に示す第１実施形態、すなわち、行ｉの数ｄであってｄ≧２である数ｄと、列ｊの数ｗであって２に等しい数ｗ（ｗ＝２）とを含む配列においては、交差相互接続トポロジは以下のとおりである。
【００５３】
・内部接続に関しては、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の第２入力Ｅ２は、論理セル［ｉ＋１，２］の第２出力Ｓ２に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の第２入力Ｅ２は、論理セル［ｉ−１，２］の第２出力Ｓ２に接続され、
＊偶数行の各論理セル［ｉ，１］、ただし２＜ｉ＜ｄ、ｉ＝２ＫかつＫ∈Ｎである、の第２出力Ｓ２は、論理セル［ｉ−１，２］の第２入力Ｅ２に接続され、一方、奇数行の各論理セル［ｉ，１］、ただし３＜ｉ＜ｄ、ｉ＝２Ｋ＋１かつＫ∈Ｎである、の第２出力Ｓ２は、論理セル［ｉ＋１，２］の第２入力Ｅ２に接続される。
【００５４】
・第１行の接続に関しては、
＊論理セル［１，１］の第２入力Ｅ２は、論理セル［１，２］の第２出力Ｓ２に接続され、一方、セル［１，１］の第２出力Ｓ２は、セル［２，２］の第２入力Ｅ２に接続され、
＊論理セル［１，２］の第２入力Ｅ２は、論理セル［２，１］の第２出力Ｓ２に接続さる。
【００５５】
・ｄ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の第２入力Ｅ２は、論理セル［ｄ，２］の第２出力Ｓ２に接続され、一方、論理セル［ｄ，１］の第２出力Ｓ２は、論理セル［ｄ−１，２］の第２入力Ｅ２に接続され、
＊論理セル［ｄ，２］の第２入力Ｅ２は、論理セル［ｄ−１，１］の第２出力Ｓ２に接続される。
【００５６】
・ｄ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終行の接続に関しては、
＊論理セル［ｄ，１］の第２入力Ｅ２は、論理セル［ｄ−１，２］の第２出力Ｓ２に接続され、一方、論理セル［ｄ，１］の第２出力Ｓ２は、論理セル［ｄ，２］の第２入力Ｅ２に接続され、
＊論理セル［ｄ，２］の第２出力Ｓ２は、論理セル［ｄ−１，１］の第２入力Ｅ２に接続される。
第１実施形態によれば、論理深度、すなわちカスケードで全体として行われる論理処理の数を、アドレスされる論理セルの数に応じて、１と２×ｄとの間にすることができる。
【００５７】
また、図２に示す第２実施形態、すなわち、行ｉの数ｄであって２に等しい数ｄ（ｄ＝２）と、列ｊの数ｗであってｗ≧２である数ｗとを含む配列においては、交差相互接続トポロジは以下のとおりである。
【００５８】
・内部接続に関しては、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の第２入力Ｅ２は、論理セル［２，ｊ−１］の第２出力Ｓ２に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の第２入力Ｅ２は、論理セル［２，ｊ＋１］の第２出力Ｓ２に接続され、
＊偶数列の各論理セル［１，ｊ］、ただし２＜ｊ＜ｗ、ｊ＝２ＫかつＫ∈Ｎである、の第２出力Ｓ２は、論理セル［２，ｊ＋１］の第２入力Ｅ２に接続され、一方、奇数列の各論理セル［１，ｊ］、ただし３＜ｊ＜ｗ、ｊ＝２Ｋ＋１かつＫ∈Ｎである、の第２出力Ｓ２は、論理セル［２，ｊ−１］の第２入力Ｅ２に接続される。
【００５９】
・第１列の接続に関しては、
＊論理セル［１，１］の第２入力Ｅ２は、論理セル［２，２］の第２出力Ｓ２に接続され、一方、論理セル［１，１］の第２出力Ｓ２は、論理セル［２，１］の第２入力Ｅ２に接続され、
＊論理セル［２，１］の第２出力Ｓ２は、論理セル［１，２］の第２入力Ｅ２に接続される。
【００６０】
・ｗ＝２Ｋ、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の第２入力Ｅ２は、論理セル［２，ｗ−１］の第２出力Ｓ２に接続され、一方、論理セル［１，ｗ］の第２出力Ｓ２は、論理セル［２，ｗ］の第２入力Ｅ２に接続され、
＊論理セル［２，ｗ］の第２出力Ｓ２は、論理セル［１，ｗ−１］の第２入力Ｅ２に接続される。
【００６１】
・ｗ＝２Ｋ＋１、ただしＫ∈Ｎ、である場合の最終列の接続に関しては、
＊論理セル［１，ｗ］の第２入力Ｅ２は、論理セル［２，ｗ］の第２出力Ｓ２に接続され、一方、論理セル［１，ｗ］の第２出力Ｓ２は、論理セル［２，ｗ−１］の第２入力Ｅ２に接続され、
＊論理セル［２，ｗ］の第２入力Ｅ２は、論理セル［１，ｗ−１］の第２出力Ｓ２に接続される。
【００６２】
第２実施形態によれば、論理深度、すなわちカスケードで全体として行われる論理処理の数を、アドレスされる論理セルの数に応じて、１と２×ｗとの間にすることができる。
【００６３】
図１及び図２から明らかであるように、本発明に係る配列は、配列の全周囲に沿う論理セルの分布を考慮に入れつつ論理セルの入力／出力へのアクセス性についての優れた利便性（facilite）を提供し、方向の選択性を有することなく配列の両方向に沿ったアクセスを可能とし、これによってアクセスタイムが抑えられる。以下の例示的な実施形態に示されるように、この交差振動（又はツイスト）接続トポロジによれば、限られた（reduits）論理セル間の接続経路を用い、構成及び演算に関する様々な可能性が提供される。
【００６４】
図３に、本発明に係る相互接続配列１の第１の実装例を示す。この実装例は、２つの行（ｄ＝２）及び２つの列（ｗ＝２）、すなわち［１，１］、［１，２］、［２，１］及び［２，２］（配列の列ｊ及び行ｉの番号は、左上から始まり、列については左から右へと数え、行については上から下へと数える）と表示される４つの論理セル、を含む。
【００６５】
この実装例では、配列は、ｙ＝¬（（Ｘ≠Ｗ）∨Ｚ∨Ｙ）であるグローバル論理関数ｙを実現する。４つの論理セルは、それぞれ以下の関数：［１，１］ ＝ Ａ≠Ｂ、［１，２］ ＝ Ａ、［２，１］ ＝ Ａ↓Ｂ、［２，２］ ＝ Ａ∨Ｂ、を実現するように構成されている。この例では、データＷが論理セル［１，２］の第１入力に関連づけられ、データＸが論理セル［１，１］の第１入力に関連づけられ、データＹが論理セル［２，１］の第１入力に関連づけられ、データＺが論理セル［２，２］の第１入力に関連づけられている。
【００６６】
論理セル［１，２］、［１，１］、［２，２］及び［２，１］の第１出力は、それぞれｙ1、ｙ2、ｙ3及びｙ4と表記されている。配列における各論理セルの第１入力は、個々の関数におけるオペランドＡに対応し、（配列における他のセルの出力からの）第２入力は、同一関数におけるオペランドＢに対応する。グローバル関数は、セルが静的な組み合わせ論理の性質を帯びている場合（si les cellules sont de nature logique combinatoire statique）にはカスケード型であり、論理セルの処理が外部クロック信号に依存する場合にはパイプライン型である、４つの個々の論理関数Ａ≠Ｂ、Ａ、Ａ↓Ｂ、Ａ∨Ｂを実行するものである。この実行は、以下の規則に従って進行する。
１．ｙ1 ＝ Ｗ
２．ｙ2 ＝ Ｘ≠ｙ1 ＝ Ｘ≠Ｗ
３．ｙ3 ＝ Ｚ∨ｙ2 ＝ （Ｘ≠Ｗ）∨Ｚ
４．ｙ4 ＝ Ｙ↓ｙ3 ＝ ¬（Ｙ∨ｙ3） ＝ ¬（（Ｘ≠Ｗ）∨Ｚ∨Ｙ） ＝ ｙ
【００６７】
本発明の柔軟性は、２つの独立した関数ｙA ＝ Ｘ≠Ｗ及びｙB ＝ Ｚ↓Ｙを考慮すれば、図示することができる（簡単のために、図４では、論理セル［２，２］＝Ａを除いて、図３と同じ配列が用いられている）。成果ｙAが出力ｙ2に対応することは明らかである。
１．ｙ1 ＝ Ｗ
２．ｙ2 ＝ Ｘ≠ｙ1 ＝ Ｘ≠Ｗ ＝ ｙA
【００６８】
また、成果ｙBが出力ｙ4に対応することは明らかである。
１．ｙ3 ＝ Ｚ
２．ｙ4 ＝ Ｙ↓ｙ3 ＝ Ｚ↓Ｙ ＝ ｙB
【００６９】
本発明に係る配列によれば、複数の異なる関数又は同一の関数を同時に実行できる。
図５に、本発明に係る相互接続配列１の第２の実装例を示す。この実装例は、４つの行（ｄ＝４）及び２つの列（ｗ＝２）、すなわち［１，１］、［１，２］、［２，１］、［２，２］、［３，１］、［３，２］、［４，１］及び［４，２］（配列の列ｊ及び行ｉの番号は、先と同様に、左上から始まり、列については左から右へと数え、行については上から下へと数える）と表示される８つの論理セル、を含む。
【００７０】
この実装例では、配列は、y ＝ ¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ∧Ｚであるグローバル論理関数ｙを実現する。８つの論理セルは、それぞれ以下の論理関数：［１，１］ ＝ Ｂ≠Ａ、［１，２］ ＝ ¬Ａ、［２，１］ ＝ Ａ∧Ｂ、［２，２］ ＝ Ａ∧Ｂ、［３，１］ ＝ Ａ∨Ｂ、［３，２］ ＝ Ａ≠Ｂ、［４，１］ ＝ Ａ∨Ｂ、［４，２］ ＝ Ａ→Ｂ、を実行するように構成されている。この例では、データＳは論理セル［１，２］の第１入力部に関連づけられ、データＵは論理セル［２，２］の第１入力に関連づけられ、データＹは論理セル［３，２］の第１入力に関連づけられ、データＷは論理セル［４，２］の第１入力に関連づけられ、データムＴは論理セル［１，１］の第１入力に関連づけられ、データＺは論理セル［２，１］の第１入力部に関連づけられ、データＶは論理セル［３，１］の第１入力に関連づけられ、データＸは論理セル［４，１］の第１入力に関連づけられている。
【００７１】
論理セル［１，２］、［１，１］、［２，２］、［３，１］、［４，２］、［４，１］、［３，２］及び［２，１］の第１出力は、それぞれｙ1、ｙ2、ｙ3、ｙ4、ｙ5、ｙ6、ｙ7及びｙ8と表記される。配列における各論理セルの第１入力は、個々の関数におけるオペランドＡに対応し、（配列における他の論理セルの出力部に由来する）第２入力は、同一関数におけるオペランドＢに対応する。グローバル関数は、論理セル群が静的な組み合わせ論理の性質を帯びている場合にはカスケード型であり、セルの処理が外部クロック信号に依存する場合にはパイプライン型である、８つの個々の論理関数を実行するものである。この実行は、以下の規則に従って進行する。
１．ｙ1 ＝ ¬Ｓ
２．ｙ2 ＝ ｙ1≠Ｔ ＝ ¬Ｓ≠Ｔ ＝ ¬Ｓ∧¬Ｔ
３．ｙ3 ＝ Ｕ∧ｙ2 ＝ ¬Ｓ∧¬Ｔ∧Ｕ
４．ｙ4 ＝ Ｖ∨ｙ3 ＝ （¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ
５．ｙ5 ＝ Ｗ→ｙ4 ＝ （¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ
６．ｙ6 ＝ Ｘ∨ｙ5 ＝ （¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ
７．ｙ7 ＝ Ｚ≠ｙ6 ＝ ¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ
８．ｙ8 ＝ Ｚ∧ｙ7 ＝ ¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ∧Ｚ ＝ ｙ
【００７２】
本発明の柔軟性は、２つの独立した関数ｙA ＝ （¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ及びｙB ＝ ¬（¬Ｗ∨Ｘ）∧Ｙ∧Ｚを考慮すれば、図示することができる（簡単のために、図６では、論理セル［４，２］＝Ａを除いて、図５と同じ配列が用いられている）。成果ｙAが出力ｙ4に対応することは明らかである。
【００７３】
１．ｙ1 ＝ ¬Ｓ
２．ｙ2 ＝ ｙ1≠Ｔ ＝ ¬Ｓ≠Ｔ ＝ ¬Ｓ∧¬Ｔ
３．ｙ3 ＝ Ｕ∧ｙ2 ＝ ¬Ｓ∧¬Ｔ∧Ｕ
４．ｙ4 ＝ Ｖ∨ｙ3 ＝ （¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ
【００７４】
また、成果ｙBが出力ｙ8に対応することは明らかである。
１．ｙ5 ＝ ¬Ｗ
２．ｙ6 ＝ Ｘ∨ｙ5 ＝ ¬Ｗ∨Ｘ
３．ｙ7 ＝ Ｙ≠ｙ6 ＝ ¬（¬Ｗ∨Ｘ）∧Ｙ
４．ｙ8 ＝ Ｚ∧ｙ7 ＝ ¬（¬Ｗ∨Ｘ）∧Ｙ∧Ｚ ＝ ｙ.
【００７５】
もちろん、上記実施形態は、記載された実施形態に限定されるものではなく、上記実施形態に類似した実施形態においても本発明を適用できる。さらに、本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、上記実施形態を多様に変形してもよい。