【事件の表示】
　特許第３０６７４４８号「半導体装置」の請求項１ないし８に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０６７４４８号の請求項１ないし７に係る特許を維持する。
【理　由】
（１）手続の経緯
　　　特許第３０６７４４８号の請求項１〜７に係る発明についての出願は、平成５年３月１０日（優先権主張、特願平４−６２２５４号、平成４年３月１８日）に特許出願され、平成１２年５月１９日にその発明について特許の設定登録がされ、その後、その特許について、異議申立人　吉成　迪夫により特許異議の申立てがなされ、取り消し理由通知がなされ、その指定期間内である平成１４年１２月２４日に訂正請求（後日取下げ）がなされた後、再度の取消理由通知がなされ、その指定期間内である平成１５年４月１０日に訂正請求がなされたものである。
（２）訂正の適否についての判断
　ア．訂正の内容
　特許権者が求めている訂正の内容は以下のａ〜ｋのとおりである。
　　ａ．請求項８を削除する。
　　ｂ．明細書の段落番号【０００５】の「装置に負荷回路の」を、「装置のＩＧＢＴ１０をオンさせてから負荷回路の」に訂正する。
　　ｃ．明細書の段落番号【０００６】の「配線インダクタンスＬ等により、電流センス抵抗２１に、インダクタンス負荷電圧であるＬ×ｄｉ／ｄｔの誘導電圧が発生する。その結果、時刻ｔ１２においても、」を、「配線インダクタンスＬ１により、電流センス抵抗２１に、インダクタンス負荷電圧であるＬ１×ｄｉ／ｄｔの誘導電圧が発生する。その結果、時刻ｔ１２にいたるまで、」に訂正する。
　　ｄ．明細書の段落番号【０００８】の「主スイッチチング素子」を、「主スイッチング素子」に訂正する。
　　ｅ．明細書の段落番号【００１１】、【００１８】、【００３１】、【００３２】及び【００３８】を削除する。
　　ｆ．明細書の段落番号【００２２】の冒頭の「装置に」を、「ＩＧＢＴ１０をオンさせてから」と訂正する。
　　ｇ．明細書の段落番号【００２２】の「除々」を、「徐々」と訂正する。
　　ｈ．明細書の段落番号【００２２】の第１４行の「電流を流れる」を、「電流が流れる」に訂正する。
　　ｉ．図面の簡単な説明における、第９図、第１０図及び第１１図に関した説明を削除する。
　　ｊ．第９図、第１０及び第１１図を削除する。
　　ｋ．図１２に、配線インダクタンスＬ１の記載を行う訂正する。
　イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
・訂正事項ａについて
　請求項の削除であるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｂについて
　明細書の段落番号【０００６】の「時刻ｔ１３においてはＩＧＢＴ１０はオフになってしまう。」との記載、第１２図に示された回路構成、及び第１４図の動作特性からして、上記訂正は願書に添付した明細書に記載されているに等しい事項を明記したものにすぎないから、この訂正は明瞭でない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｃについて
　訂正事項ｋに伴って、明細書の記載の統一を図ったものにすぎないから、この訂正は明瞭ない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｄについて
　明らかな誤記の訂正にすぎないから、この訂正は誤記の訂正を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｅについて
　訂正事項ａによって、請求項８が削除され、それに伴って、明細書の記載の統一を図ったものにすぎないから、この訂正は明瞭でない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｆについて
　従来技術の記載及び技術的課題を参酌すれば、明らかであるから、訂正事項ｆは、明瞭でない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｇについて
　明らかな誤記の訂正にすぎないから、この訂正は誤記の訂正を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｈについて
　明らかな誤記の訂正にすぎないから、この訂正は誤記の訂正を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｉについて
　訂正事項ｊに伴って、明細書の記載の統一を図ったものにすぎないから、この訂正は明瞭ない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｊについて
　訂正事項ａによって、請求項８が削除され、それに伴って、明細書の記載の統一を図ったものにすぎないから、この訂正は明瞭ない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
・訂正事項ｋについて
　願書に添付した第１２図に関し、明細書の段落番号【０００６】には、「配線インダクタンスＬ等により、電流センス抵抗２１に、インダクタンス負荷電圧であるＬ×ｄｉ／ｄｔの誘導電圧が発生する。その結果、時刻ｔ１２においても、」と記載されており、「電流センス抵抗２１」に誘導電圧が発生することが読みとれ、一方、第１０図、段落番号【００３２】等において、同じ「Ｌ」の文字が使用されていたが、上記段落番号【０００６】の記載とは明らかに異なった部位のものであって、直接関係ないことは明らかであるから、このＬをＬ１と書き直すことは、明瞭でない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　以上のとおりであるから、上記訂正は特許法第１２０条の４第２項及び同条第３項において準用する第１２６条第２、３項の規定に適合するので、当該訂正を認める。
（３）特許異議の申立てについて
　　ア．本件発明
　本件訂正明細書の請求項１〜７に係る発明は、その訂正明細書の特許請求の範囲の請求項１〜７に記載された次の事項により特定されるとおりのものである。
「【請求項１】　ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子及びこれに並列に接続された電流検出用絶縁ゲート型スイッチング素子と、この電流検出用絶縁ゲート型スイッチング素子を流れる電流を検出する検出抵抗手段と、この検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有することを特徴とする半導体装置。
　【請求項２】　請求項１において、前記ゲート制御緩和手段は、前記ゲート電極の直前に挿入された電流制限手段であることを特徴とする半導体装置。
　【請求項３】　請求項１において、前記ゲート制御用素子は、絶縁ゲートを備えた絶縁ゲート型制御素子であり、前記ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流制限手段であることを特徴とする半導体装置。
　【請求項４】　請求項１において、前記ゲート制御用素子は、絶縁ゲートを備えた絶縁ゲート型制御素子であり、前記ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流吸収手段であることを特徴とする半導体装置。
　【請求項５】　請求項１乃至４のいずれか一項において、前記電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に挿入された電流制限手段を有することを特徴とする半導体装置。
　【請求項６】　請求項１乃至請求項４のいずれか一項において、前記電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に挿入された電流吸収手段を有することを特徴とする半導体装置。
　【請求項７】　請求項１乃至請求項６項いずれか一項において、前記主絶縁ゲート型スイッチング素子及び前記電流検出用絶縁ゲート型スイッチング素子は、ＩＧＢＴであることを特徴とする半導体装置。　」
　　イ．異議申立の概要
　異議申立人は、本件請求項１、３、４に係る発明は、甲第１号証（特開昭６２−１４３４５０号公報）、甲第２号証（特開昭６１−５２０１０号公報）、甲第３号証（特開昭６１−２６１９１９号公報）、甲第４号証（Ｔｈｏｍａｓ　Ｇｒｏｖｅｒ　”Ｕｓｅ　ａ　ｐｏｗｅｒ　ＦＥＴ　ｔｏ　ｌｉｍｉｔ　ｌｏａｄ　ｃｕｒｒｅｎｔ　”ＥＤＮ　ＡＰＲＩＬ　２８，１９８３　ｐｐ２２２−２２４）、甲第５号証（Ｒａｌｐｈ　Ｅ．Ｌｏｃｈｅｒ　“Ｓｈｏｒｔ　Ｃｉｒｃｕｉｔ　Ｐｒｏｏｆ　ＩＧＢＴｓ　Ｓｉｍｐｌｉｆｙ　Ｏｖｅｒｃｕｒｒｅｎｔ　Ｐｒｏｔｅｃｔｉｏｎ”１９９１　ＩＥＥＥ　ｐｐ１４９７−１５００）、甲第６号証（米国特許４，７４６，８１３号明細書）、甲第７号証（ＯＰアンプ回路の設計、１９９０年９月３０日発行、ＣＱ出版社、ｐｐ７６−７９）に記載の発明から容易に発明をすることができたものであるから、特許法第２９条第２項の規定に違反し、また、本件特許は、容易に実施しうる程度にその発明の目的を記載していないから、特許法第３６条第４項の規定に違反し、取り消されるべきであると主張している。
　ウ．引用刊行物
　当審が通知した取消理由に引用された各刊行物には、次の事項が記載されている。
・刊行物１：特開昭６２−１４３４５０号公報（甲第１号証）
　刊行物１の第２頁左上欄第８行〜同頁左下欄第５行、同頁右下欄第２〜９行、第１図、
第５図によれば、本件請求項１のうち、概ね以下の事項が記載されている。
「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子及びこれに並列に接続された電流検出用絶縁ゲート型スイッチング素子と、この電流検出用絶縁ゲート型スイッチング素子を流れる電流を検出する検出抵抗手段と、この検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置を有する半導体装置。」
　・刊行物２：特開昭６１−５２０１０号公報（甲第２号証）
　刊行物２の第２頁右上欄第４行〜同真右下欄第１７行、第１図によれば、
　本件請求項１のうち、概ね、「電流検出用・・・ゲート型スイッチング素子と、この電流検出用・・・ゲート型スイッチング素子を流れる電流を検出する検出抵抗手段と、この検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段」に相当する事項が、また、本件請求項３のうち、概ね、「ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流制限手段である」に相当する事項が、及び本件請求項４のうち、概ね「ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流吸収手段である」に相当する事項が記載されている。
　・刊行物３：特開昭６１−２６１９１９号公報（甲第３号証）
　刊行物３の第１頁右欄第１２行〜第２頁左上欄第１行、第３頁右下欄第１１行〜第５頁左上欄第１９行、第１図によれば、本件請求項１のうち、概ね、「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子・・・前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有する半導体装置」に相当する事項が記載されている。
　・刊行物４：Ｔｈｏｍａｓ　Ｇｒｏｖｅｒ　”Ｕｓｅ　ａ　ｐｏｗｅｒ　ＦＥＴ　ｔｏ　ｌｉｍｉｔ　ｌｏａｄ　ｃｕｒｒｅｎｔ　”ＥＤＮ　ＡＰＲＩＬ　２８，１９８３　ｐｐ２２２−２２４（甲第４号証）
　刊行物４の第２２２頁及び第２２４頁の本文、第２２４頁に示された回路図によれば、
本件請求項１のうち、概ね、「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子・・・検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有することを特徴とする半導体装置」に相当する事項が、また、本件請求項３のうち、概ね、「ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流制限手段である」に相当する構成が記載されている。
　・刊行物５：Ｒａｌｐｈ　Ｅ．Ｌｏｃｈｅｒ　“Ｓｈｏｒｔ　Ｃｉｒｃｕｉｔ　Ｐｒｏｏｆ　ＩＧＢＴｓ　Ｓｉｍｐｌｉｆｙ　Ｏｖｅｒｃｕｒｒｅｎｔ　Ｐｒｏｔｅｃｔｉｏｎ”１９９１　ＩＥＥＥ　ｐｐ１４９７−１５００（甲第５号証）
　刊行物５の第１４９７頁左欄の「Ａｂｓｔｒａｃｔ」、同頁左欄〜右欄の「Ｉ．ＩＮＴＲＯＤＵＣＴＩＯＮ」、第１５００頁左欄〜右欄の「ＩＶ．ＳＣＳＯＡ　ＡＮＤ　ＤＥＳＡＴＵＲＡＴＩＯＮ　ＴＥＣＨＮＩＱＵＥＳ」、Ｆｉｇ．７によれば、
本件請求項１のうち、概ね、「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子・・・検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有する半導体装置」に相当する事項が、また、本件請求項４のうち、概ね、「ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流吸収手段である」に相当する事項が記載されている。
　・刊行物６：米国特許４，７４６，８１３号明細書（甲第６号証）
　刊行物６の第４コラム第１行〜第５コラム第６３行、ＦＩＧ．１によれば、
本件請求項１のうち、概ね、「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子・・・検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有することを特徴とする半導体装置。」に相当する事項が、本件請求項３のうち、概ね、「ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流制限手段である」に相当する事項が、また、本件請求項４のうち、概ね、「前記ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流吸収手段である」に相当する事項が記載されている。
　　エ．判断
　ａ．特許法第２９条第２項の規定に違反に関して
　本件請求項１に係る発明は、「ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子及びこれに並列に接続された電流検出用絶縁ゲート型スイッチング素子と、この電流検出用絶縁ゲート型スイッチング素子を流れる電流を検出する検出抵抗手段と、この検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置」において、そこで用いられている「検出抵抗手段」がインダクタンスを有しているため、それに起因して電圧が発生し、さらに、それが原因となって振動が発生することを、見出し、分析したことによって、なされたものであって、それを防止するため、「前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段」を設けた点に発明の技術的意義を有するものである。してみると、インダクタンスに起因する電圧の発生し、さらに、それが原因で振動が発生する点について、その事実を示唆する証拠もなしに、ただ、本件請求項１に係る発明の個々の構成要素が甲第１〜６号に記載されているということのみをもってして、単なる組み合わせ乃至単なる置換にすぎないとすることはできない。
　そして、本件請求項３あるいは４に係る発明は、本件請求項１を引用してさらに限定を付加したものであるから、同様の理由で、容易に発明できたとすることはできない。
　ｂ．特許法第３６条第４項の規定に違反に関して
　本件発明の前提である従来の半導体装置では、保護用の電流制限回路（２０）の動作によって電流が急激に低下させられると、電流センス抵抗２１にインダクタンス負荷電圧Ｌ×ｄｉ／ｄｔが発生し、ＭＯＳＦＥＴ３０が正常に動作しなくなり、主スイッチング素子であるＩＧＢＴ（１０）の開閉が繰り返されて電流値の振動が発生し、問題がある、旨、本件の発明の詳細な説明の段落番号【０００２】〜【０００６】、第１２図、及び第１４図に説明されている。
　一方、同段落番号【０００７】によれば、本件発明はこの問題を解決すべくなされたものであると記載されており、本件発明の目的、課題は明らかである。
　そして、本件発明の回路動作・原理については、各実施例、特に実施例１及び第２図を用いて説明されており、本件発明により、どの程度、目的・課題が解決されたかは、明らかである。
　したがって、当業者が、容易に実施しうる程度にその発明の目的を記載していないとすることはできない。
　なお、特許時の本件請求項８に係る発明、段落番号【００１１】、【００１８】、【００３２】、【００３８】、及び第９図〜第１１図は、上記目的に対応した、即ち、課題を解決する構成になっておらず、記載が不統一になっていたが、訂正により削除された。
　オ．結び
　以上のとおりであるから、本件請求項１〜７の特許発明を取り消すことはできない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
【異議決定日】
平成１５年７月１１日（２００３．７．１１）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
　【請求項１】ゲート電極に印加されるゲート電圧により制御可能な主絶縁ゲート型スイッチング素子及びこれに並列に接続された電流検出用絶縁ゲート型スイッチング素子と、この電流検出用絶縁ゲート型スイッチング素子を流れる電流を検出する検出抵抗手段と、この検出抵抗手段における降下電圧により前記ゲート電圧を制御可能なゲート制御用素子とを有する半導体装置において、前記ゲート制御用素子の動作に基づく前記ゲート電圧の変化速度を緩和するゲート制御緩和手段を有することを特徴とする半導体装置。
　【請求項２】請求項１において、前記ゲート制御緩和手段は、前記ゲート電極の直前に挿入された電流制限手段であることを特徴とする半導体装置。
　【請求項３】請求項１において、前記ゲート制御用素子は、絶縁ゲートを備えた絶縁ゲート型制御素子であり、前記ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流制限手段であることを特徴とする半導体装置。
　【請求項４】請求項１において、前記ゲート制御用素子は、絶縁ゲートを備えた絶縁ゲート型制御素子であり、前記ゲート制御緩和手段は、そのゲート電極の直前に挿入された電流吸収手段であることを特徴とする半導体装置。
　【請求項５】請求項１乃至４のいずれか一項において、前記電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に挿入された電流制限手段を有することを特徴とする半導体装置。
　【請求項６】請求項１乃至請求項４のいずれか一項において、前記電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に挿入された電流吸収手段を有することを特徴とする半導体装置。
　【請求項７】請求項１乃至請求項６項いずれか一項において、前記主絶縁ゲート型スイッチング素子及び前記電流検出用絶縁ゲート型スイッチング素子は、ＩＧＢＴであることを特徴とする半導体装置。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、半導体装置の保護回路の構成に関するものであり、特に、ＩＧＢＴなどの絶縁ゲート型半導体スイッチング素子を用いた半導体装置において、スイッチング素子を過電流から保護する過電流保護回路に関するものである。
　【０００２】
　【従来の技術】
　図１２に、従来の過電流保護回路を有する半導体装置の回路構成を示してある。この半導体装置は、スイッチング素子として、絶縁ゲート型トランジスタ素子（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ，以下ＩＧＢＴ）１０と電流制限回路２０とからなり、ＩＧＢＴ１０は高耐電圧下で大電流の制御が可能なパワー半導体装置である。この半導体装置においては、ＩＧＢＴ１０のコレクタ１１に高電位となる外部端子Ｐ１が接続され、ＩＧＢＴ１０のエミッタ１２に低電位となる外部端子Ｐ２が接続されており、ＩＧＢＴ１０のゲート電極１３に印加されるゲート電位Ｖｇを制御することにより、外部端子Ｐ１とＰ２に接続される負荷回路の電流を制御することが可能な装置である。また、ＩＧＢＴ１０は、外部端子Ｐ２に接続されるエミッタ１２に加え、電流検出用のセンス用エミッタ１４を備えている。即ち、このＩＧＢＴ１０は、等価回路的には図１３に示すように、主絶縁ゲート型スイッチング素子（主ＩＧＢＴ）Ｔ１及びこれに並列に接続された電流検出用絶縁ゲート型スイッチング素子（副ＩＧＢＴ）Ｔ２とからなり、この電流検出用絶縁ゲート型スイッチング素子Ｔ２のエミッタがセンス用エミッタ１４である。なお、ゲート電極１３は主絶縁ゲート型スイッチング素子Ｔ１のゲート電極１３ａと電流検出用絶縁ゲート型スイッチング素子Ｔ２のゲート電極１３ｂとからなる。センス用エミッタ１４は、電流センス抵抗２１を介して外部端子Ｐ２に接続されている。従って、このセンス用エミッタ１４からは、主絶縁ゲート型スイッチング素子Ｔ１のコレクタ１１、エミッタ１２間を流れる電流に比例した電流が流れるようになっている。電流制限回路２０は、電流センス抵抗２１と、逆電流阻止用ダイオード３５と、図示しないゲート駆動回路によりゲート制御信号が供給されるゲート線１５に逆電流阻止用ダイオード３５を介して接続されたｎチャネルＭＯＳＦＥＴ３０とから構成されている。このｎチャネルＭＯＳＦＥＴ３０は、ソース３１が低電位となる外部端子Ｐ２に接続され、ドレイン３２が逆電流阻止用ダイオード３５を介してゲート線１５に接続されており、ゲート３３には電流センス抵抗２１における降下電圧Ｖｓが印加されるようになっている。
　【０００３】
　このような電流制限回路２０においては、ＩＧＢＴ１０に短絡等により過電流が流れ、センス用エミッタ１４から電流センス抵抗２１に所定の電流が流れると、電流センス抵抗２１における降下電圧がＭＯＳＦＥＴ３０の閾値電圧を越えることとなる。その結果、ＭＯＳＦＥＴ３０がオンとなり、ゲート線１５を介してＩＧＢＴ１０のゲート１３に印加される電流がＭＯＳＦＥＴ３０を通ってバイパスされることになる。従って、ゲート１３に印加されるゲート電位Ｖｇは減少し、ＩＧＢＴ１０を通過するコレクタ電流が制限される。
　【０００４】
　【発明が解決しようとする課題】
　このように、電流制限回路２０を備えた半導体装置は、過電流から主スイッチング素子を保護できるものであるが、従来の回路においては、主スイッチング素子において電流制限制御を行う際に、主スイッチング素子を速やかに保護するために電流を急激に低下させている。
　【０００５】
　図１４に、図１２に示した電流制限回路を用いた装置
のＩＧＢＴ１０をオンさせてから
　【０００６】
しかし、ＭＯＳＦＥＴ３０の動作の応答遅れにより若干過電流が流れた時刻ｔ１１からコレクタ電流が減少する。この時、特に大電流を制御する素子においては、急激に低下する電流の時間微分（ｄｉ／ｄｔ）と、回路上の配線インダクタンスＬ
１
１
いたるまで
　【０００７】
　そこで、本発明の課題は、上記の問題点に鑑みて、大電流のスイッチング動作において過電流のインダクタンス成分による影響から主スイッチング素子を有効的に保護できる半導体装置を実現することにある。
　【０００８】
　【課題を解決するための手段】
　上記の課題を解決するために、本発明においては、大電流が流れた際に制御動作に入る主スイ
ッチ
　【０００９】
　更に、電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に電流制限手段を挿入しても良いし、あるいは電流吸収手段を挿入しても良い。
　【００１０】
　【
００１１
　【００１２】
　【作用】
　上記のように、ゲート電圧の変化速度を緩和して、絶縁ゲート型スイッチング素子の電流制限動作における主電流の急激な変動を防止することにより、検出抵抗手段において電流の急激な変動により発生するインダクタンス負荷電圧を抑制することができる。従って、ゲート制御用素子が急激に導通状態となることはなく、このゲート制御用素子を通じて所定の電流制限値に対応したゲート電圧に制御することが可能となる。
　【００１３】
　絶縁ゲートを有する絶縁ゲート型スイッチング素子、あるいは絶縁ゲート型制御素子においては、その動作速度をゲート電圧の上昇率により制御することができる。従って、電流制限手段を用いることにより、絶縁ゲート型スイッチング素子のゲート電圧の上昇率を減少させ、絶縁ゲート型スイッチング素子自体の応答速度を緩和することが可能となる。
　【００１４】
　また、ゲート制御用素子が絶縁ゲート型制御素子である場合は、電流制限手段、あるいは電流吸収手段を用いることにより、絶縁ゲート型制御素子の応答速度を緩和することが可能となる。従って、ゲート制御用素子により制御される絶縁ゲート型スイッチング素子のゲート電圧の変動を抑制し、絶縁ゲート型スイッチング素子の応答速度を緩和することができる。
　【００１５】
　勿論、これらの電流制限手段と電流吸収手段を併設することも可能である。さらに、このような手段を設けることより、瞬間的な電流変動などにより半導体装置がオフになる誤動作を防止することも可能となる。
　【００１６】
　また、電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に電流制限手段又は電流吸収手段を挿入することにより、主絶縁ゲート型スイッチング素子と電流検出用絶縁ゲート型スイッチング素子の応答速度を平等化できるので、急峻な電流制限が起こらず、また電流検出用絶縁ゲート型スイッチング素子自体の破壊も防止できる。
　【００１７】
　【
００１８
　【００１９】
　【実施例】
　以下に、図面を参照して、本発明の実施例を説明する。
　【００２０】
〔実施例１〕
　図１に、本実施例に係る電流制限回路２０を備えた半導体装置の構成を示してある。本例の装置も先に説明した従来の半導体装置と同様に、電流センス用エミッタを備えるＩＧＢＴ１０を主スイッチング素子として用いたパワー半導体装置である。そして、本例の装置のＩＧＢＴ１０も、図１３に示す等価回路であり、エミッタ１２に加え電流検出のセンス用エミッタ１４を備えている。このセンス用エミッタ１４は、低電位となる外部端子Ｐ２と電流センス抵抗２１を介して接続されており、この電流センス抵抗２１における電圧降下から電流制限回路２０が駆動され、ＩＧＢＴ１０に流れる過電流を制限するようにしている点も、先に説明した従来の半導体装置と同様である。従って、共通部分においては、同じ符号を付して説明を省略する。
　【００２１】
　本例の半導体装置において、着目すべき点は、ＩＧＢＴ１０のゲート電極１３にゲート電圧の変動を緩和するための抵抗である緩和抵抗４１が挿入されていることである。この緩和抵抗４１は、ゲート電極１３の直前に挿入され、ゲート電極１３に印加されるゲート電圧の変動速度を抑制することができる。すなわち、ＩＧＢＴは、絶縁されたゲート電極１３に印加される電圧によって駆動される電圧駆動型素子であり、その応答速度は、ゲート電極１３におけるゲート電圧Ｖｇの変化率（ｄＶｇ／ｄｔ）により制御することができる。従って、緩和抵抗４１を挿入しゲート電極１３に伝達される電流値を制限することにより、ゲート電極１３のゲート容量を充放電する速度が緩和され、ＩＧＢＴ１０に印加されるゲート電極Ｖｇの変化率を低くすることができるので、ＩＧＢＴ１０の応答速度を緩和することが可能となるのである。
　【００２２】
　図２に、本例の
ＩＧＢＴ１０をオンさせてから
徐々
が
　【００２３】
〔実施例２〕
　図３に、実施例１と異なる実施例に係る電流制限回路２０を備えた半導体装置の構成を示してある。本例の装置も先に説明した半導体装置と同様に、電流検出のセンス用エミッタ１４を備えたＩＧＢＴ１０をスイッチング素子として用いたパワー半導体装置である。そして、このセンス用エミッタ１４から電流センス抵抗２１を介してＩＧＢＴ１０の通過電流を制限する電流制限回路２０が構成されている点も同様である。このため、実施例１と共通する部分においては同じ符号を付して説明を省略する。
　【００２４】
　本例の半導体装置において着目すべき点は、電流センス抵抗２１に発生した降下電圧ＶｓをＭＯＳＦＥＴ３０のゲート電極３３に印加する回路上に、抵抗４２が挿入されていることである。この抵抗４２は、ＭＯＳＦＥＴ３０の動作を緩和する抵抗であり、ＩＧＢＴと同様に電圧駆動型素子であるＭＯＳＦＥＴ３０のゲート電極３３のゲート容量が充放電される速度を低下させることにより、ＭＯＳＦＥＴ３０の応答速度を緩和することができる。このため、このＭＯＳＦＥＴ３０によりバイパス制御されるゲート電位Ｖｇの変化速度も緩和され、ＩＧＢＴ１０の応答速度も遅くなる。従って、実施例１と同様に、ＩＧＢＴ１０における電流制限動作が遅くなり、インダクタンス負荷電圧の発生が抑制される。このため、実施例１と同じくＭＯＳＦＥＴ３０が順バイアス状態になることはないので、ＩＧＢＴ１０において電流が急激に低下したり振動が発生することはない。
　【００２５】
〔実施例３〕
　図４に、実施例３に係る半導体装置の構成を示してある。本例の半導体装置も上記にて説明した半導体装置と同様に電流制限回路２０と、電流検出のセンス用エミッタ１４を備えたＩＧＢＴ１０とを有する半導体装置である。このため、主な構成、および動作は上記の実施例と同様であり、共通する部分においては同じ符号を付して説明を省略する。
　【００２６】
　本例の半導体装置において着目すべき点は、電流センス抵抗２１と並列に容量（コンデンサ）４３が接続されていることである。これはゲート容量に並列に付加されているので見かけ上のゲート容量を大きくしたことに相当する。この容量４３は、ＭＯＳＦＥＴ３０の動作を緩和するための容量であり、電流センス抵抗２１に発生した降下電圧によりＭＯＳＦＥＴ３０のゲート電極３３に至る回路を充電する時間を延長することでＭＯＳＦＥＴ３０の応答速度を遅くしている。すなわち、この容量４３により、実施例２と同様に、ＭＯＳＦＥＴ３０のゲート電極３３が充放電される速度を低下させるため、ＭＯＳＦＥＴ３０の応答速度を緩和することができるのである。従って、このＭＯＳＦＥＴ３０によりゲート電圧Ｖｇを制御されるＩＧＢＴ１０の応答速度も遅くなり、急激な電流の低下、電流値の振動の発生を防止して、安定した電流制限動作を確保することができる。
　【００２７】
〔実施例４〕
　図５は本発明の実施例４に係る半導体装置の構成を示す回路図である。本例における電流センス用エミッタ付きＩＧＢＴ１０においては、電流検出用絶縁ゲート型スイッチング素子Ｔ２のゲート電極１３ｂの直前に抵抗４０が挿入されている。電流検出用絶縁ゲート型スイッチング素子Ｔ２のゲート電極１３ｂは主絶縁ゲート型スイッチング素子Ｔ１のゲート電極に比して非常に小さいので、ゲート容量も非常に小さい。この結果、ゲート電圧を両ゲート電極１３ａ，１３ｂに印加すると、時定数の小さな電流検出用絶縁ゲート型スイッチング素子Ｔ２の方が主絶縁ゲート型スイッチング素子Ｔ１よりも速くオン／オフし、速い応答性を有している。この速い応答性は、過渡的に電流検出用絶縁ゲート型スイッチング素子Ｔ２に電流が集中し、素子破壊を招く場合がある。そこで、本例においては、電流検出用絶縁ゲート型スイッチング素子Ｔ２のオン／オフ速度を主絶縁ゲート型スイッチング素子Ｔ１のそれに合わせ込むため、電流検出用絶縁ゲート型スイッチング素子Ｔ２のゲート電極１３ｂの直前に抵抗４０が挿入されている。
　【００２８】
〔実施例５〕
　図６は本発明の実施例５に係る半導体装置の構成を示す回路図である。本例における電流センス用エミッタ付きＩＧＢＴ１０においては、電流検出用絶縁ゲート型スイッチング素子Ｔ２のゲート電極１３ｂとそのエミッタ１４との間にコンデンサ（容量）４８が挿入されている。このコンデンサ４８のゲート電極１３ｂ直前への挿入によって、見かけ上、そのゲート容量が増加している。このため、電流検出用絶縁ゲート型スイッチング素子Ｔ２のオン／オフ速度を主絶縁ゲート型スイッチング素子Ｔ１のそれに合わせ込むことができ、実施例４と同様に、過渡的に電流検出用絶縁ゲート型スイッチング素子Ｔ２に電流が集中せず、素子破壊を防止することができる。
　【００２９】
〔実施例６〕
　図７は本発明の実施例６に係る半導体装置の構成を示す回路図である。この半導体装置５０は、従来と略同様な構成を有しており、ゲート抵抗５１と、電流センス用エミッタ付きのＩＧＢＴ１０と、電流制限回路２０とから構成されている。本例において着目すべき点は、ＭＯＳＦＥＴ３０の閾値電圧ＶｔｈはＩＧＢＴ１０の主絶縁ゲート型スイッチング素子Ｔ１の飽和電圧Ｖｓｔ以下に設定されてなる点である。このような素子特性を持たせることにより以下に示すように負荷回路の短絡時のインダクタンス成分による影響からＩＧＢＴ１０を保護することが可能である。
　【００３０】
　図８（ａ）はモータを駆動するインバータ回路を示す。３相モータ５１の各相に対してはプッシュプル型の半導体装置５０，５０が接続されている。インバータ回路の負荷短絡の事故が発生した場合は、図８（ｂ）に示す等価回路で表される。即ち、複数の半導体装置５０が配線インダクタンスＬを介して電源に対し短絡状態となり、大電流が流れる。この配線インダクタンスＬに流れる電流が飽和（一定）となるまで、配線インダクタンスＬの両端に誘導電圧が発生するので、半導体装置５０にかかる電圧はその飽和電圧Ｖｓｔレベルよりも小さな値となっている。一般に、ＭＯＳＦＥＴ３０の閾値電圧Ｖｔｈは３〜６Ｖと高いので、半導体装置５０に過電流が流れてもその印加電圧が低いと、電流制限回路２０が作動しない。そこで、本例においては、ＭＯＳＦＥＴ３０の閾値電圧ＶｔｈをＩＧＢＴ１０の飽和電圧Ｖｓｔ以下に設定することにより、負荷短絡時の初期においてＩＧＢＴ１０にかかる電圧が低くても、ＭＯＳＦＥＴ３０を導通させるようにしている。これによって、短絡初期の不感期間を無くすことができ、ＩＧＢＴ１０を有効に保護することができる。
　【
００３１
　【
００３２
　【００３３】
　なお、上記の実施例においては、スイッチング素子としてＩＧＢＴを用いた装置に基づき説明しているが、スイッチング素子としては、パワーＭＯＳＦＥＴなど種々の絶縁ゲート型のスイッチング素子を用いることができる。また、これらのスイッチング素子を駆動するゲート電位をバイパス制御する制御素子として、ＭＯＳＦＥＴに変わり、ＩＧＢＴなどの絶縁ゲート型の素子を用いることも勿論可能である。さらに、実施例１のように、スイッチング素子の直前に緩和抵抗を挿入する場合は、制御素子として、バイポーラトランジスタ、サイリスタなどの素子を用いることも勿論可能である。
　【００３４】
　【発明の効果】
　以上に説明したように、本発明に係る半導体装置では、電流制限動作を行うことができるスイッチング素子において、そのゲート電圧の変化速度を緩和することにより、制限動作の応答速度を遅くし、検出抵抗手段にて発生するインダクタンス負荷に起因する電圧の発生を抑制している。従って、ゲート電圧を制御する制御素子が急激に導通状態とはならず、スイッチング素子における急激な電流の低下、または振動を防止することができる。このため、本発明に係る半導体装置においては、大電流を扱うものにおいても、安定した電流制限動作を確保することができ、過電流による素子破壊等を確実に防止することができる。
　【００３５】
　そして、スイッチング素子の応答速度を、この半導体装置において取り扱う主電流の変化時間より大きく設定することにより、主電流の振動が誤って増幅されたり、瞬時の過電流により主電流が遮断されるような誤動作を防止できる。従って、本発明に係る半導体装置を用いることにより、安定した保護機能と信頼性の高いスイッチング機能とを備えた半導体装置を実現することが可能となる。
　【００３６】
　また、電流検出用絶縁ゲート型スイッチング素子のゲート電極の直前に電流制限手段又は電流吸収手段を挿入することにより、主絶縁ゲート型スイッチング素子と電流検出用絶縁ゲート型スイッチング素子の応答速度を平等化できるので、急峻な電流制限が起こらず、また電流検出用絶縁ゲート型スイッチング素子自体の破壊も防止できる。
　【００３７】
　【
００３８
【図面の簡単な説明】
　【図１】
　本発明の実施例１に係る半導体装置の構成を示す回路図である。
　【図２】
　図１に示す半導体装置の動作を説明するグラフ図である。
　【図３】
　本発明の実施例２に係る半導体装置の構成を示す回路図である。
　【図４】
　本発明の実施例３に係る半導体装置の構成を示す回路図である。
　【図５】
　本発明の実施例４に係る半導体装置の構成を示す回路図である。
　【図６】
　本発明の実施例５に係る半導体装置の構成を示す回路図である。
　【図７】
　本発明の実施例６に係る半導体装置の構成を示す回路図である。
　【図８】
　（ａ）は図７に示す半導体装置を用いた３相モータのインバータ回路を示す回路図で、（ｂ）は同インバータ回路の短絡状態を示す等価回路図である。
　【図１２】
　従来の半導体装置の構成を示す回路図である。
　【図１３】
　図１２に示す電流センス用エミッタ付きＩＧＢＴの等価回路図である。
　【図１４】
　図１２に示す半導体装置の動作を説明するグラフ図である。
　【符号の説明】
　１０・・・ＩＧＢＴ
　１１・・・コレクタ
　１２・・・エミッタ
　１３，１３ａ，１３ｂ・・・ゲート電極
　１４・・・電流センス用エミッタ
　１５・・・ゲート駆動回路
　２０・・・電流制限回路
　２１・・・電流センス抵抗
　３０・・・ゲート電圧制御用のＭＯＳＦＥＴ
　３１・・・ソース
　３２・・・ドレイン
　３３・・・ＭＯＳＦＥＴのゲート
　３５・・・逆流阻止ダイオード
　４０・・・抵抗
　４１・・・緩和抵抗
　４２・・・ＭＯＳＦＥＴの応答速度を低下させる抵抗
　４３・・・ＭＯＳＦＥＴの応答速度を低下させる容量
　５０・・・半導体装置
　５１・・・ゲート抵抗
　Ｔ１・・・主ＩＧＢＴ
　Ｔ２・・・副ＩＧＢＴ
【図面】