【事件の表示】
　特願２００７−　５０７６５「半導体メモリ素子及びその駆動方法」拒絶査定不服審判事件〔平成２０年　１月２４日出願公開、特開２００８−　１６１６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１９年２月２８日（パリ条約による優先権主張２００６年６月３０日、大韓民国）の出願であって、平成２３年１１月１１日付けの拒絶理由通知に対して、平成２４年２月１４日に意見書及び手続補正書が提出されたが、同年８月２２日付けで拒絶査定がなされ、これに対して、同年１２月２６日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、平成２５年６月１４日付けの審尋に対して回答書が提出されなかったものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２４年１２月２６日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲と明細書を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１に、「前記制御手段」が「前記第２感知増幅器イネーブル信号に応答して、電源電圧ライン駆動制御信号及び接地電圧ライン駆動制御信号を出力する駆動制御手段」と「前記電源電圧ライン駆動制御信号及び前記接地電圧ライン駆動制御信号に応答して、前記ビットライン感知増幅手段の電源ライン及び接地ラインを駆動する電源ライン駆動手段」とを備えるとの事項を追加して、本件補正後の請求項１とする。
　
〈補正事項２〉
　本件補正前の請求項２を削除し、これに伴い、本件補正前の請求項３〜７を繰り上げて、本件補正後の請求項２〜６とするともに、本件補正前の請求項３〜６が引用する請求項の項番を補正して、本件補正後の請求項２〜５とする。
　
〈補正事項３〉
　本件補正前の請求項７の「ビットライン感知増幅器をディセーブルさせる」との事項を、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」と補正して、本件補正後の請求項６とする。
　
〈補正事項４〉
　補正事項１及び補正事項３の補正に伴い、明細書の段落【００２３】及び【００２５】を削除するとともに、明細書の段落【００２４】及び【００２６】を補正する。
　
２．新規事項の有無
（１）補正事項１について
　補正事項１は、本願の願書に最初に添付した明細書の段落【００１３】及び【００１４】の記載と、本願の願書に最初に添付した図面の図２の記載に基づいていると認められる。
　したがって、補正事項１は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　
（２）補正事項２について
　補正事項２が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。
　
（３）補正事項３について
　補正事項３は、本願の願書に最初に添付した明細書の段落【００１４】及び【００５７】の記載と、本願の願書に最初に添付した図面の図２及び図７の記載に基づいていると認められる。
　したがって、補正事項３は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　
（４）補正事項４について
　前記「（１）補正事項１について」及び「（３）補正事項３について」の検討から、補正事項４が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは、明らかである。
　
（５）新規事項の有無の検討のまとめ
　以上から、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するとはいえないものである。
　よって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に適合する。
　
３．補正目的の適否
　特許請求の範囲の補正に関する補正事項１〜３につき、その補正目的について検討する。
　
（１）補正事項１について
　補正事項１は、本件補正前の請求項１における「該ビットライン感知増幅手段を制御する制御手段」が、本件補正後の請求項１においては、「前記第２感知増幅器イネーブル信号に応答して、電源電圧ライン駆動制御信号及び接地電圧ライン駆動制御信号を出力する駆動制御手段」と「前記電源電圧ライン駆動制御信号及び前記接地電圧ライン駆動制御信号に応答して、前記ビットライン感知増幅手段の電源ライン及び接地ラインを駆動する電源ライン駆動手段」とを「備え」ることを限定するものである。
　したがって、補正事項１は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、「特許法第１７条の２第４項」という。）の第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　補正事項２は、本件補正前の請求項２の削除と、当該削除に伴う他の請求項の形式的な補正を目的とするものである。
　したがって、補正事項２は、特許法第１７条の２第４項の第１号に掲げる請求項の削除を目的とするものに該当する。
　
（３）補正事項３について
　補正事項３は、本件補正前の請求項７の「ビットライン感知増幅器をディセーブルさせる」との事項に「の電源電圧端と接地電圧端とを同時に」の記載を追加して、本件補正後の請求項６においては、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」ことを限定するものである。
　したがって、補正事項３は、特許法第１７条の２第４項の第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４）補正目的の適否のまとめ
　以上から、本件補正は、特許法第１７条の２第４項に規定する要件を満たす。
　
４．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第４項の第２号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項６に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項６に係る発明（以下「補正発明」という。）は、平成２４年１２月２６日に提出された手続補正書によって補正された特許請求の範囲の請求項６に記載される、次のとおりのものである。
　
「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、
　書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせるステップと、
　前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
　プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
　書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」
　
（２）引用例の記載と引用発明
（２−１）引用例１の記載
　原査定の根拠となった拒絶理由通知に「文献１」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平０３−１６５３９８号公報（以下「引用例１」という。）には、「ダイナミックＲＡＭの読み出し回路」（発明の名称）に関して、第１図〜第１３図とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。）。
　
　　ア　発明の属する技術分野
ａ．「産業上の利用分野
　本発明はダイナミックＲＡＭの読み出し回路に関するものである。」（第２頁下左欄第１８〜２０行）
　
　　イ　従来の技術
ｂ．「従来の技術
　従来のダイナミックＲＡＭの読み出し回路を第１０図を参照して説明する。第１０図において、
１および２はそれぞれＮＭＯＳ型およびＰＭＯＳ型のフリップフロップ型センスアンプ、３は列スイッチ、４はワード線、５はメモリセル、６は列アドレスデコード回路、７，８はそれぞれフリップフロップ型センスアンプ１，２の共通電圧供給線、９，１０は、共通電圧供給線７，８をそれぞれ接地線ＧＮＤ、電源線Ｖｃｃに接続するスイッチ、１１は入出力データ線である
　
列スイッチ３は、メモリセル５が接続されたビット線対５０と入出力データ線１１とを、列アドレスコード回路６からの列スイッチ制御線６０を通じた列アドレスに応じて選択的に接続する
　また、スイッチ９，１０は、センスアンプ１，２を活性化する、つまり電圧を供給するためのスイッチで、これらのスイッチ９，１０は制御線ＳＥＮ、ＳＥＰに接続され、それぞれセンスアンプ１および２と電圧供給源との接続を制御する。」（第２頁下右欄第１〜２０行）
　
ｃ．「従来は、上記のような構成において以下の順序で読み出しおよび書き込み動作が行われていた。初めに第１１図の読み出しサイクル時から説明する。まず時間ｔ０において、行アドレスにより選択されたワード線４が立ち上がる。次に時間ｔ１においてビット線対５０にメモリセル５に蓄積されていた電荷が読み出され電位変動を生ずる。次いで時間ｔ２においてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７がスイッチ９を介して接地線ＧＮＤと接続され、ビット線対５０の電荷が引き抜かれ始める。さらに時間ｔ３においてＰＭＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチｌ０を介して電源線Ｖｃｃと接続され、ビット線対５０に電荷を充電し始める。そして時間ｔ４において、増幅されたビット線対５０間の電位差を列アドレスにより選択された列スイッチ３を介して入出力データ線１１に送出する。これが出力データとなり出力バッファを通して外部に出力される。
　次に第１２図の
書き込みサイクル時
次いで時間ｔ
２
においてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７がスイッチ９を介して接地線ＧＮＤと接続され、ビット線対５０の電荷が引き抜かれ始める。さらに時間ｔ
３
においてＰＭＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチ１０を介して電源線Ｖｃｃと接続され、ビット線対５０に電荷を充電し始める。そして時間ｔ
４
において、増幅されたビット線対５０間の電位差に対して、列アドレスにより選択された列スイッチ３を介して入出力データ線１１から入力データを書き込むことによりその電位差を打ち消し、反転データを書き込む
　
　　ウ　発明が解決しようとする課題
ｄ．「上記従来のダイナミックＲＡＭの読み出し回路において１／２Ｖｃｃセンス方式を用いると、センスアンプ１および２の動作電圧は小さくなることになる。具体的には、１／２Ｖｃｃセンス方式を用いると、Ｖｃｃが３．３ｖであるからプリチャージ電圧は１．６５Ｖとなる。」（第３頁下左欄第７〜１３行）
　
ｅ．「さらにまた、書き込みサイクル時には、Ｐ型のフリップフロップ型センスアンプ２とは反対の極性をもつＮ型の列スイッチ３を介しての書き込みデータが既にその反対のデータを増幅してしまっているビット線を反転させる必要があるため、Ｎ型の列スイッチ３の電流駆動能力よりも小さなＰ型のフリップフロップ型センスアンプトランジスタしか設計できず、低い電位のビット線の増幅遅延を救済できないという問題点がある。
　……（中略）……
　そこで本発明は、上述の問題点を解決してビット線増幅遅延を少なくすることができるダイナミックＲＡＭの読み出し回路を提供することを目的とする。」（第４頁上左欄第１３行〜同頁上右欄第１５行）
　
　　エ　実施例
ｆ．「実施例３
　次に本発明の第３の実施例におけるダイナミックＲＡＭの読み出し回路の構成と動作を第４図および第５図を参照して説明する。
　本実施例の場合、
Ｐ型センスアンプ活性化信号８０が、書き込みサイクル内において、ある期間、不活性信号になるように電圧供給源から間隙的に遮断する制御回路１５を設けた以外は従来例と同様である
　本実施例３によれば、第５図に示すように、書き込みサイクル時は、列スイッチ３が選ばれて入力データがビット線対５０の電位を反対の論理レベルにする際に、Ｎ型のＭＯＳ　ＦＥＴから構成される列スイッチ３とは反対の極性をもつＰ型のフリップフロップ型のセンスアンプ２がある期間、不活性になるので、その間に容易に書き込みを行なうことができる。
　
　　オ　図面
ｇ．前記「実施例３」を示すダイナミックＲＡＭの読み出し回路の回路図である第４図には、
・列スイッチ６は、列アドレスデコード回路６からの制御線６０によって供給される制御信号によって制御されること、
・共通電圧供給線８と電源線Ｖｃｃとを接続／遮断するスイッチ１０は、制御信号「ＳＥＰ」と、多段に接続されたインバータを介して供給される制御信号「ＲＤ／ＷＴ」とによって制御されること、
が図示されている。
　
ｈ．前記「実施例３」の動作を示すタイミング波形図である第５図には、
・「書き込みサイクル」において、「Ｐ型センスアンプ活性化信号(８０)」は、まず活性化され、その後に一時的に不活性になった後に、再び活性化されること、
・前記「書き込みサイクル」が終了する際に前記「Ｐ型センスアンプ活性化信号(８０)」は不活性になること、
が図示されている。
　
ｉ．なお、前記第５図によれば、
・前記「書き込みサイクル」において、前記「Ｐ型センスアンプ活性化信号(８０)」が一時的に不活性になるタイミングは、「列スイッチ制御線(６０)」が立ち上がるタイミングより早いこと、
・前記「列スイッチ制御線(６０)」が立ち下がった後に、前記「Ｐ型センスアンプ活性化信号(８０)」が不活性になること、
が見受けられる。
　
ｊ．第１０図の従来例における書き込みサイクル時の動作を示すタイミング波形図である第１２図には、２つのセンスアンプ駆動信号は、一旦活性化されると、列スイッチ制御信号とともに不活性になるまで、活性化されていることが図示されている。
　
（２−２）引用発明
　　ア　ｆの「Ｐ型センスアンプ活性化信号８０が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」、ｃの「第１２図の書き込みサイクル時について説明する。まず時間ｔ０において行アドレスにより選択されたワード線４が立ち上がる。次に時間ｔ１においてビット線対５０にメモリセル５に蓄積された電荷が読み出され電位変動を生ずる。次いで時間ｔ２においてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７がスイッチ９を介して接地線ＧＮＤと接続され、ビット線対５０の電荷が引き抜かれ始める。さらに時間ｔ３においてＰＭＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチ１０を介して電源線Ｖｃｃと接続され、ビット線対５０に電荷を充電し始める。」という各記載、及び、ｈの「書き込みサイクル」において「Ｐ型センスアンプ活性化信号(８０)」は、まず活性化され、その後に一時的に不活性になったという第５図の図示内容から、引用例１には、「書き込みサイクル」において、「行アドレスにより選択されたワード線４が立ち上が」った後に、「ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７がスイッチ９を介して接地線ＧＮＤと接続」され「ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８がスイッチ１０を介して電源線Ｖｃｃと接続」されるステップが記載されている。
　
　　イ　ｂの「１および２はそれぞれＮＭＯＳ型およびＰＭＯＳ型のフリップフロップ型センスアンプ、３は列スイッチ、４はワード線、５はメモリセル、６は列アドレスデコード回路、７，８はそれぞれフリップフロップ型センスアンプ１，２の共通電圧供給線、９，１０は、共通電圧供給線７，８をそれぞれ接地線ＧＮＤ、電源線Ｖｃｃに接続するスイッチ、１１は入出力データ線である。」及び「列スイッチ３は、メモリセル５が接続されたビット線対５０と入出力データ線１１とを、列アドレスコード回路６からの列スイッチ制御線６０を通じた列アドレスに応じて選択的に接続する。」、ｃの「書き込みサイクル時について……時間ｔ４において、増幅されたビット線対５０間の電位差に対して、列アドレスにより選択された列スイッチ３を介して入出力データ線１１から入力データを書き込むことによりその電位差を打ち消し、反転データを書き込む。」、ｆの「Ｐ型センスアンプ活性化信号８０が、書き込みサイクル内において、ある期間、不活性信号になるように電圧供給源から間隙的に遮断する制御回路１５を設けた以外は従来例と同様である。」及び「本実施例３によれば、第５図に示すように、書き込みサイクル時は、列スイッチ３が選ばれて入力データがビット線対５０の電位を反対の論理レベルにする際に、Ｎ型のＭＯＳ　ＦＥＴから構成される列スイッチ３とは反対の極性をもつＰ型のフリップフロップ型のセンスアンプ２がある期間、不活性になるので、その間に容易に書き込みを行なうことができる。」という各記載から、引用例１には、「書き込みサイクル時」は、「列アドレスデコード回路６」「からの列スイッチ制御線６０を通じた列アドレス」の制御信号に応じて制御される「列スイッチ３が選ばれて入力データがビット線対５０の電位を反対の論理レベルにする際」に、「ＰＭＯＳ型のセンスアンプ２」が「ある期間、不活性になる」ように、前記「ＰＭＯＳ型のセンスアンプ２」の「共通電圧供給線」８を「電源線Ｖｃｃ」から「間隙的に遮断する」ステップが記載されている。
　
　　ウ　ｈのように、第５図には、「書き込みサイクル」においては、「Ｐ型センスアンプ活性化信号(８０)」は、まず活性になり、その後に一時的に不活性になった後に、再び活性になることが、図示されている。
　また、ｃの「次いで時間ｔ２においてＮＭＯＳ型のセンスアンプ１の共通電圧供給線７がスイッチ９を介して接地線ＧＮＤと接続され、ビット線対５０の電荷が引き抜かれ始める。……そして時間ｔ４において、増幅されたビット線対５０間の電位差に対して、列アドレスにより選択された列スイッチ３を介して入出力データ線１１から人力データを書き込むことによりその電位差を打ち消し、反転データを書き込む。」、ｆの「Ｐ型センスアンプ活性化信号８０が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」という各記載、及び、ｊの、２つのセンスアンプ駆動信号は、一旦活性化されると、列スイッチ制御信号とともに不活性になるまで活性化されているという図示内容から、「ＮＭＯＳ型のセンスアンプ１」は、「時間ｔ２において」活性になった後は、「Ｐ型のフリップフロップ型のセンスアンプ２がある期間、不活性」になっている期間も、前記「ある期間」の後も、活性であると認められる。
　したがって、引用例１には、「書き込みサイクル」において、前記「ある期間」の後は、前記「ＮＭＯＳ型のセンスアンプ１」とともに「ＰＭＯＳ型のセンスアンプ２」を「活性」にするステップが記載されている。
　
　　エ　ｆの「Ｐ型センスアンプ活性化信号８０が、書き込みサイクル内において、ある期間、不活性信号になる……以外は従来例と同様である。」という記載、ｈの、「書き込みサイクル」が終了するときに前記「Ｐ型センスアンプ活性化信号(８０)」は不活性になるという図示内容、及び、ｊの、２つのセンスアンプ駆動信号は列スイッチ制御信号とともに不活性になるという図示内容から、引用例１には、「書き込みサイクル」が終了するときに、「ＮＭＯＳ型のセンスアンプ１」及び「ＰＭＯＳ型のセンスアンプ２」を不活性にするステップが記載されていると認められる。
　
　　オ　そして、前記ｆから、引用例１には、ダイナミックＲＡＭの書き込みサイクルにおける駆動方法が記載されていると認められる。
　
　　カ　以上のア〜オから、引用例１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
　
「ダイナミックＲＡＭの書き込みサイクルにおいて、
　行アドレスにより選択されたワード線４が立ち上がった後に、ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続するステップと、
　列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される列スイッチ３が選ばれて、入力データがビット線対５０の電位を反対の論理レベルにする際に、前記ＰＭＯＳ型のセンスアンプ２がある期間、不活性になるように、前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断するステップと、
　前記ある期間の後は、前記ＮＭＯＳ型のセンスアンプ１とともに前記ＰＭＯＳ型のセンスアンプ２を活性にするステップと、
　前記書き込みサイクルが終了するときに、前記ＮＭＯＳ型のセンスアンプ１及び前記ＰＭＯＳ型のセンスアンプ２を不活性にするステップと、
を備えることを特徴とするダイナミックＲＡＭの書き込みサイクルにおける駆動方法。」
　
（２−３）引用例２の記載
　原査定の根拠となった拒絶理由通知に「文献２」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平１１−１２６４８１号公報（以下「引用例２」という。）には、「半導体記憶装置」（発明の名称）に関して、図１〜図８とともに、次の記載がある。
　
ａ．「【０００３】図１は、従来の半導体記憶装置の一部概略図である。この図には、メモリセル領域ＭＣＲとその周辺回路とが示されている。……（中略）……
【０００６】上記の構成の半導体記憶装置の動作は、
スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線ＷＬが選択され、所定時間後に活性化するタイミング信号ＴＷＬＺに応答して、センスアンプＳＡが活性化される
その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる
　
ｂ．「【００４７】図６は、図５の動作を示す信号波形図である。スタンドバイ状態で、データバス線対ＤＢＸ／Ｚは共にクランプ回路２０によりＨレベルに維持されている。
アクティブ状態にて、ロー・アドレス・ストローブ信号／ＲＡＳに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線ＷＬが立ち上がる。
【００４８】そこで、
ビット線ＷＬの立ち上がりから所定の時間後に生成されるタイミング信号ＴＷＬＺの立ち上がりにより、ラッチイネーブル生成回路１５は、活性化信号ＬＥＺ、ＬＥＸをそれぞれＨレベル、Ｌレベルに駆動する。その結果、センスアンプＳＡの活性化トランジスタＮ１０、Ｐ１０は共に導通し
　……（中略）……
【００５１】読み出し動作の場合は、センスアンプＳＡはデータバス線ＤＢＸ／Ｚを駆動する。より具体的には、図４中で示すデータバス線ＤＢＺをＨレベルからＬレベルに駆動する。そして、データバスアンプＤＢＡＭＰの読み出しアンプ３０が活性化され、データバス線ＤＢＸ／Ｚの電位差が検出され、メインデータバス線ＭＤＢＸ／Ｚが更に駆動される。この時、センスアンプＳＡの活性化信号ＬＥＸの活性化が解除されても、Ｈレベルクランプ状態のデータバス線をＬレベル側に駆動するセンスアンプＮＳＡの活性化状態は解除されないので、読み出し動作時のセンスアンプＳＡによるデータバス線の駆動動作に何らの支障も与えない。」
　
ｃ．動作タイミングチャート図を示す図６からは、コマンドが“Active”の場合に、制御信号“LEZ”及び“LEX”のパルスがハイに遷移すること、その後、コマンドが“Write”ないし“Read”の場合に、各種の制御信号により書き込み動作ないし読み出し動作が行われることが、見て取れる。
　
（２−４）引用例３の記載
　原査定の根拠となった拒絶理由通知に「文献４」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平１１−３３９４７４号公報（以下「引用例３」という。）には、「半導体記憶装置」（発明の名称）に関して、図１〜図９とともに、次の記載がある。
　
ａ．「【００３８】続いて、時刻ｔ１で制御信号（コラムアドレスストローブ信号）ＣＳがＬレベルからＨレベルへ移行すると、コラム選択スイッチ４の制御端子の電位がＬレベルからＨレベルへ移行することになり、コラム選択スイッチ４が活性化し、つまりトランスファゲートであるＮ型トランジスタ４Ｎ１，４Ｎ２がオンとなり、これによってビット線対ＢＩＴ，ＸＢＩＴが入出力線対ＤＬ，ＸＤＬに接続される。
【００３９】このとき、
入出力線対ＤＬ，ＸＤＬにメモリセル１の記憶データとは反転したデータが入力されるので、コラム選択スイッチ４のＮ型トランジスタ４Ｎ１，４Ｎ２を含むライトバッファ５のＮ型トランジスタ（図示せず）によるビット線ＢＩＴのＨレベルをＬレベルに書き換える能力が、センスアンプドライバ３のＮ型トランジスタを含むセンスアンプ２のＮ型トランジスタによるビット線ＸＢＩＴのＬレベルをラッチする能力より勝ることによって、時刻ｔ２でビット線対ＢＩＴ，ＸＢＩＴの電位が反転する
【００４０】ここで、センスアンプドライバ３のＮ型トランジスタの制御端子に加える制御信号ＳＮＮ１を、
ビット線対ＢＩＴ，ＸＢＩＴが増幅されるセンス動作開始後（図２の時刻ｔ０）、コラム選択スイッチ４の制御端子に加える制御信号ＣＳが活性化する以前（図２の時刻ｔ１）に非活性化する制御を行うことで、センスアンプ２のＮ型トランジスタの駆動能力を低下させる
【００４１】このように、
センスアンプ２のＮ型トランジスタ２Ｎ１，２Ｎ２の駆動能力を低下させた後、ライトバッファ５のＮ型トランジスタがビット線ＢＩＴのＨレベルを反転させるため、従来のビット線対ＢＩＴ，ＸＢＩＴの反転速度（図９の時刻ｔ１から時刻ｔ６）よりも速く、その結果、データ書き込み時間は短縮される
【００４２】以上のように、第１の実施の形態によれば、
データ書き込み動作時に、コラム選択スイッチ４がオンとなる以前にセンスアンプドライバ３のＮ型トランジスタ３Ｎ１をオフにするようにセンスアンプドライバ３を制御手段により制御したので、データ書き込み動作時におけるセンスアンプ２のラッチ能力を弱めることができ、データ書き込み動作時におけるビット線対ＢＩＴ，ＸＢＩＴの電位の反転速度を速くすることが、データ書き込み時間を短縮することができる
ンス動作時間が長くなったり、誤動作を起こすことなく、またコラム選択スイッチ４のＮ型トランジスタ４Ｎ１，４Ｎ２の能力を大きくする必要はない
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア　本願明細書の、段落【０００８】には「図２は、図１のビットライン感知増幅器アレイ及び感知増幅器制御部の回路構成を示す図である。」と、段落【００１０】には「感知増幅器２４は、プルアップ電源ライン、すなわち、ＲＴＯラインに接続された２個のプルアップＰＭＯＳトランジスタと、プルダウン電源ライン、すなわち、ＳＢラインに接続された２個のプルダウンＮＭＯＳトランジスタとが交差接続されたラッチ構造を有する。」と記載されている。したがって、補正発明の「ビットライン感知増幅器」は、実施形態においては、「プルアップ電源ライン」に「接続された２個のプルアップＰＭＯＳトランジスタ」と「プルダウン電源ライン」に「接続された２個のプルダウンＮＭＯＳトランジスタ」とが「交差接続されたラッチ構造」を有する「感知増幅器２４」である。
　これに対して、引用発明は「ＮＭＯＳ型のセンスアンプ１」と「ＰＭＯＳ型のセンスアンプ２」を有する。
　ここで、「（２−１）引用例１の記載」の「ｂ」で摘記したように、引用例１においては「１および２はそれぞれＮＭＯＳ型およびＰＭＯＳ型のフリップフロップ型センスアンプ」とも記載されるように、引用発明の「ＮＭＯＳ型のセンスアンプ１」と「ＰＭＯＳ型のセンスアンプ２」はフリップフロップ型の「センスアンプ」である。そして、引用発明の実施例の回路図である第４図からは、ＮＭＯＳ型のセンスアンプ１とＰＭＯＳ型のセンスアンプ２とは、これらを１つの回路として見ると、本願の図２に示された感知増幅器２４と同一構成の回路で形成されていることが理解できる。
　してみれば、引用発明の「ＮＭＯＳ型のセンスアンプ１」と「ＰＭＯＳ型のセンスアンプ２」とを併せたアンプは、補正発明の「ビットライン感知増幅器」に相当する。
　
　　イ　そうすると、引用発明において「ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続する」ことは、補正発明において「ビットライン感知増幅器をイネーブルさせる」ことに相当する。
　したがって、引用発明の「行アドレスにより選択されたワード線４が立ち上がった後に、ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続するステップ」と、補正発明の「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップ」とは、「ビットライン感知増幅器をイネーブルさせるステップ」である点で共通する。
　
　　ウ　引用発明の「書き込みサイクル」は、補正発明の「書き込み動作期間」に相当する。
　そして、引用発明において「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断する」ことと、補正発明において「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」こととは、「前記ビットライン感知増幅器の電源電圧端」を「ディセーブルさせる」点で共通する。
　したがって、引用発明の「書き込みサイクル」において「列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される列スイッチ３が選ばれて、入力データがビット線対５０の電位を反対の論理レベルにする際に、前記ＰＭＯＳ型のセンスアンプ２がある期間、不活性になるように、前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断するステップ」と、補正発明の「書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせるステップ」とは、「書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端」を「ディセーブルさせるステップ」である点で共通する。
　
　　エ　前記ア及びイから、引用発明の「前記ある期間の後は、前記ＮＭＯＳ型のセンスアンプ１とともに前記ＰＭＯＳ型のセンスアンプ２を活性にするステップ」は、補正発明の「前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップ」に相当する。
　
　　オ　引用発明において「前記ＮＭＯＳ型のセンスアンプ１及び前記ＰＭＯＳ型のセンスアンプ２を不活性にする」ことは、補正発明において「前記ビットライン感知増幅器をディセーブルさせる」ことに相当する。
　したがって、引用発明の「前記書き込みサイクルが終了するときに、前記ＮＭＯＳ型のセンスアンプ１及び前記ＰＭＯＳ型のセンスアンプ２を不活性にするステップ」と、補正発明の「プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップ」とは、「前記ビットライン感知増幅器をディセーブルさせるステップ」である点で共通する。
　
　　カ　引用発明の「列スイッチ３」を「制御」する「列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号」は、補正発明の「カラム選択信号」に相当する。
　そして、引用発明において「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断する」ことと、補正発明において「前記ビットライン感知増幅器」が「ディセーブルされる」こととは、「前記ビットライン感知増幅器」の少なくとも一部が「ディセーブルされる」点で共通する。
　してみれば、引用発明の「書き込みサイクル」において「列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される列スイッチ３が選ばれて、入力データがビット線対５０の電位を反対の論理レベルにする際に、前記ＰＭＯＳ型のセンスアンプ２がある期間、不活性になるように、前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断する」ことと、補正発明の「書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされること」とは、「書き込み動作期間において、前記ビットライン感知増幅器」の少なくとも一部が「カラム選択信号がアクティブになる」際に「ディセーブルされる」点で共通する。
　
　　キ　また、引用発明の「ダイナミックＲＡＭの書き込みサイクルにおける駆動方法」は、補正発明の「半導体メモリ素子の駆動方法」に相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明との一致点と相違点は、次のとおりとなる。
　
《一致点》
「ビットライン感知増幅器をイネーブルさせるステップと、
　書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器の電源電圧端をディセーブルさせるステップと、
　前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
　前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
　書き込み動作期間において、前記ビットライン感知増幅器の少なくとも一部が、カラム選択信号がアクティブになる際にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」
　
《相違点１》
　補正発明は「アクティブコマンド信号に応答して」ビットライン感知増幅器をイネーブルさせるのに対して、引用発明は「行アドレスにより選択されたワード線４が立ち上がった後に」ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続する点。
　
《相違点２》
　補正発明は「書き込みコマンド信号に応答」して一時的に「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」のに対して、引用発明は「列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される列スイッチ３が選ばれ」たことにより「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから」間隙的に「遮断する」点。
　
《相違点３》
　補正発明は「プリチャージコマンド信号に応答して」前記ビットライン感知増幅器をディセーブルさせるのに対して、引用発明は「前記書き込みサイクルが終了するとき」に前記ＮＭＯＳ型のセンスアンプ１及び前記ＰＭＯＳ型のセンスアンプ２を不活性にする点。
　
《相違点４》
　補正発明においては、書き込み動作期間に「前記ビットライン感知増幅器」が「書き込みコマンド信号に対応する」カラム選択信号がアクティブになる「以前に」ディセーブルされるのに対して、引用発明においては、書き込みサイクルに、列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される「列スイッチ３が選ばれて、入力データがビット線対５０の電位を反対の論理レベルにする際」に「前記ＰＭＯＳ型のセンスアンプ２」が「不活性になる」点。
　
（４）判断
（４−１）相違点１について
　　ア　引用例２には、「（２−３）引用例２の記載」において、「ａ」で摘記したように「従来の半導体記憶装置」の「動作」として「スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線ＷＬが選択され、所定時間後に活性化するタイミング信号ＴＷＬＺに応答して、センスアンプＳＡが活性化される。」と記載されているとともに、「ｂ」で摘記したように「アクティブ状態にて、ロー・アドレス・ストローブ信号／ＲＡＳに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線ＷＬが立ち上がる。その結果」として「ビット線ＷＬの立ち上がりから所定の時間後に生成されるタイミング信号ＴＷＬＺの立ち上がりにより、ラッチイネーブル生成回路１５は、活性化信号ＬＥＺ、ＬＥＸをそれぞれＨレベル、Ｌレベルに駆動する。その結果、センスアンプＳＡの活性化トランジスタＮ１０、Ｐ１０は共に導通し」と記載されている。
　そして、図６の動作タイミングチャート図には、前記「ｂ」で摘記したとおりに、“Active”のコマンドである場合に、制御信号“LEZ”及び“LEX”のパルスがハイレベルに遷移するという態様が示されている。
　
　　イ　すなわち、引用例２には、書き込み動作ないし読み出し動作の初めに、「コマンドがアクティブ」になると、ワード線を立ち上げるとともに、その結果として「センスアンプ」を活性化することが記載されている。
　そして、上記の事項は、以下に示す周知例１にも記載され、半導体メモリの駆動方法において常套手段である。
　
　　ウ　したがって、引用発明において、「コマンドがアクティブ」になったことに応答して、「行アドレスにより選択されたワード線４が立ち上」げるとともに、「ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続する」ことは、当業者であれば、当然になし得たものと認められる。
　
　　エ　周知例１：特開２００３−１９６９８３号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例１には、「半導体記憶装置」（発明の名称）に関して、図９、図１０とともに、次の記載がある。
ａ．「【０００６】図１０は、図９に示したＤＲＡＭの書込動作を示すタイムチャートである。スタンバイ状態では、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてメモリセルＭＣが非活性化され、ライト列選択線ＷＣＳＬが非選択レベルの「Ｌ」レベルにされてライト列選択ゲート５０が非導通にされている。また、イコライザ６０は活性化されてビット線対ＢＬ，／ＢＬがビット線プリチャージ電位ＶＣＣ／２にプリチャージされ、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２にされてセンスアンプ５５が非活性化されている。また、信号ＷＤＥは「Ｈ」レベルにされているものとする。
【０００７】
第１に、アクティブコマンドＡＣＴおよび行アドレス信号ＲＡが与えられ
行アドレス信号ＲＡに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。ワード線ＷＬが選択レベルの「Ｈ」レベルにされると
次いでセンスアンプ活性化信号ＳＰＬ，ＳＮＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ５５が活性化され、ビット線対ＢＬ，／ＢＬ間の電位差が電源電圧ＶＣＣに増幅される
　
（４−２）相違点２及び相違点４について
　　ア　相違点２及び相違点４は、いずれも、「書き込み動作期間」（引用発明の「書き込みサイクル」）における、「ビットライン感知増幅器」（引用発明の「ＮＭＯＳ型のセンスアンプ１」と「ＰＭＯＳ型のセンスアンプ２」とを併せたアンプ）に対する制御に関する相違点である。
　一方、これらの相違点には、いずれも、前記「ビットライン感知増幅器」の何をどのように制御するかに関する制御内容の相違点と、前記「ビットライン感知増幅器」を何を契機として、いつ制御するかに関する制御タイミングの相違点とが、それぞれ、混在している。
　
　　イ　そこで、相違点２及び相違点４を、前記「ビットライン感知増幅器」に対する前記制御内容の相違と、前記「ビットライン感知増幅器」に対する前記制御タイミングの相違とで区分して、以下の２つの相違点に整理して検討する。
　
《相違点２’》
　補正発明は、書き込み動作期間において、所定期間に一時的に、「前記ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」、すなわち、「前記ビットライン感知増幅器」が「ディセーブルされる」のに対して、引用発明においては、「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから」間隙的に「遮断する」ことで「前記ＰＭＯＳ型のセンスアンプ２」がある期間「不活性になる」点。
　
《相違点４’》
　補正発明は、書き込み動作期間において、「書き込みコマンド信号に応答して」、前記「書き込みコマンド信号に対応する」カラム選択信号がアクティブになる「以前に」ビットライン感知増幅器をディセーブルさせるのに対して、引用発明は、書き込みサイクルにおいて、「列アドレスデコード回路６からの列スイッチ制御線６０を通じた列アドレスの制御信号に応じて制御される列スイッチ３が選ばれて、入力データがビット線対５０の電位を反対の論理レベルにする際」にＰＭＯＳ型のセンスアンプ２を不活性にする点。
　
（４−２−１）相違点２’について
　　ア　引用例１の第４図を参照すると、ＰＭＯＳ型のセンスアンプ２は、互いのソースが共通接続された上下２つのＰＭＯＳトランジスタからなり、各ＰＭＯＳトランジスタは、それぞれ、ドレインがビット線対５０の一方のビット線に接続され、ゲートが前記ビット線対５０の他方のビット線に接続されるとともに、前記共通接続された各ソースがスイッチ１０を介して電源線Ｖｃｃと接続されていることが図示されている。
　一方、ＮＭＯＳ型のセンスアンプ１の上下２つのＮＭＯＳトランジスタは、ゲートとドレインが、前記ＰＭＯＳ型のセンスアンプ２の前記２つのＰＭＯＳトランジスタと同じ接続形態で接続されているものの、共通接続された各ソースが、スイッチ９を介して接地線ＧＮＤが接続されていることが図示されている。
　したがって、たとえば、ビット線対５０の上側のビット線の電位が閾値電圧より小さくなると、そのゲートが前記上側のビット線に接続されたＰＭＯＳ型のセンスアンプ２の下側のＰＭＯＳトランジスタがオンすることで、ビット線対５０の下側のビット線の電位がＶｃｃ方向に引き上げられ、これにより、そのゲートが前記下側のビット線に接続されたＮＭＯＳ型のセンスアンプ１の上側のＮＭＯＳトランジスタがオンして、前記上側のビット線の電位が更にＧＮＤ方向に引き下げられることで、ビット線の電位を増幅していると認められる。
　また、たとえば、ビット線対５０の上側のビット線の電位が閾値電圧より大きくなると、そのゲートが前記上側のビット線に接続されたＮＭＯＳ型のセンスアンプ１の下側のＮＭＯＳトランジスタがオンすることで、ビット線対５０の下側のビット線の電位がＧＮＤ方向に引き下げられ、これにより、そのゲートが前記下側のビット線に接続されたＰＭＯＳ型のセンスアンプ２の上側のＰＭＯＳトランジスタがオンして、前記上側のビット線の電位が更にＶｃｃ方向に引き上げられることで、ビット線の電位を増幅していると認められる。
　
　　イ　ここで、「（２−１）引用例１の記載」には、「エ　実施例」の「ｆ」で摘記したように「従来例のような孤立した“０”読み出しビット線増幅が大きく遅延する不具合を防止することができる。」と記載されている。
　したがって、引用発明は、「書き込みサイクル」の「入力データがビット線対５０の電位を反対の論理レベルにする際」に、「ある期間」は「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８を電源線Ｖｃｃから間隙的に遮断する」ことで、「ビット線対５０」の上側のビット線の電位が閾値電圧より小さく、そのゲートが前記上側のビット線に接続された前記「ＰＭＯＳ型のセンスアンプ２」の下側のＰＭＯＳトランジスタがオンしても、前記「ビット線対５０」の下側のビット線の電位を「電源線Ｖｃｃ」の電位方向に引き上げさせないことにより、前記「ＰＭＯＳ型のセンスアンプ２」が増幅し維持しようとしている「論理レベル」とは「反対の論理レベル」に、「ビット線対５０」の「電位」を反転させるように駆動する際に生じる「遅延」を防止していると認められる。
　
　　ウ　ところで、引用発明は、「書き込みサイクル」において、「行アドレスにより選択されたワード線４が立ち上がった後に、ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７をスイッチ９を介して接地線ＧＮＤと接続し、ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８をスイッチ１０を介して電源線Ｖｃｃと接続」している。
　この状態で、前記「ビット線対５０」の上側のビット線の電位が閾値電圧より大きければ、そのゲートが前記上側のビット線に接続された「ＮＭＯＳ型のセンスアンプ１」の下側のＮＭＯＳトランジスタがオンするから、前記「ビット線対５０」の下側のビット線の電位は、前記「ＮＭＯＳ型のセンスアンプ１」により「接地線ＧＮＤ」の電位方向に引き下げられている。
　すなわち、引用発明においては、「入力データがビット線対５０の電位を反対の論理レベルにする際」は、「前記ＰＭＯＳ型のセンスアンプ２がある期間、不活性に」なっても、この「期間」に「ＮＭＯＳ型のセンスアンプ１」は活性になっているから、前記「反対の論理レベルにする」ために「入力データ」により「ビット線対５０」に加わる駆動力に抗する駆動力が、前記「ＮＭＯＳ型のセンスアンプ１」により「ビット線対５０」に加わることとなる。
　したがって、引用発明において、「ＮＭＯＳ型のセンスアンプ１」が「ある期間」に活性になっていることは、「入力データがビット線対５０の電位を反対の論理レベルにする際」の妨げとなるから、「書き込みサイクル」における遅延の一因となることは、明らかである。
　
　　エ　ここで、「書き込みサイクル」における「書き込み」動作をより短縮することは、半導体メモリにおける普遍的な技術課題である。
　そして、半導体メモリの技術分野において、書き込みを高速化するために、書き込みサイクルにおいて、センスアンプの電源電圧端と接地電圧端とを同時にディセーブルすることは、以下に示す周知例２及び周知例３に記載されるように、本願の優先権主張の日前に既に周知技術であった。
　
　　オ　以上のア〜エから、「書き込みサイクル」における「書き込み」をより短縮させるために、引用発明の「書き込みサイクル」において、「前記ＰＭＯＳ型のセンスアンプ２の共通電圧供給線８」を「ある期間」「電源線Ｖｃｃから」間隙的に「遮断する」とともに、「ＮＭＯＳ型のセンスアンプ１の共通電圧供給線７」も前記「ある期間」「接地線ＧＮＤ」から間隙的に「遮断する」ことで、引用発明の「ＮＭＯＳ型のセンスアンプ１」と「ＰＭＯＳ型のセンスアンプ２」とを併せたアンプを前記「ある期間」「不活性」にすることは、当業者が容易に想到し得たものと認められる。
　
　　カ　周知例２：特開平０８−３３５３９２号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例２には、「半導体メモリ用センスアンプ回路」（発明の名称）に関して、図１〜図６とともに、次の記載がある
ａ．「【０００８】
【実施例】
第１の実施例
図１は、本発明の第１の実施例を示すセンスアンプ回路の回路図である。センスアンプ回路１０は、従来と同様に、メモリセルアレイ１中のメモリセルに対するアクセスを行うために、センスラッチドライバで生成された駆動電位を該センスラッチドライバの出力線Ｐ１及びＰ２を介して与え、メモリセルに接続された第１のビット線ＢＬと第２のビット線ＢＬ／の電位をそれぞれ所望の電位に駆動するものである。
本実施例のセンスアンプ回路の特徴は、第１及び第２のデータバスＤＢ，ＤＢ／上のデータをビット線ＢＬ，ＢＬ／に逆転送する際に、転送開始から所定の時間が経過するまで、駆動電位の供給を遮断して、無駄な消費電流の発生を防ぐようにしている。センスアンプ回路１０は、第１及び第２のスイッチング素子である２個のＰＭＯＳ１１，１２と、第３及び第４のスイッチング素子である２個のＮＭＯＳ１３，１４を備えている
【０００９】
各出力線Ｐ１，Ｐ２は、センスラッチドライバ１５で生成された第１及び第２の駆動電位Ｖ１，Ｖ２をそれらビット線ＢＬ，ＢＬ／に与える構成である。即ち、センスラッチドライバ１５は、第１及び第２の駆動電位Ｖ１，Ｖ２を生成し、それら電位Ｖ１，Ｖ２を出力線Ｐ１，Ｐ２に供給する機能を有している
　
ｂ．「【００１１】次に、図１のセンスアンプ回路の動作を説明する。メモリセルから読出されたデータをデータバスＤＢ，ＤＢ／に転送する場合、ワンショットパルス発生器２０からの制御信号ＳＣのレベルは“Ｌ”レベルとなっている。そのため…（中略）…各ビット線ＢＬ，ＢＬ／がＮＭＯＳ１６，１７を介してデータバスＤＢ，ＤＢ／にそれぞれ接続される。これにより、メモリセルの格納データがデータバスＤＢ，ＤＢ／に転送される。
【００１２】図５は図１のセンスアンプ回路の動作を示す波形図であり、
各データバスＤＢ，ＤＢ／上のデータをビット線ＢＬ，ＢＬ／に逆転送する場合を示している。ライト動作を指示するライト信号Ｗが“Ｈ”の状態でデコーダイネーブル信号ＤＥが“Ｈ”になると、それをワンショットパルス発生器２０が検出し、制御信号ＳＣのレベルを“Ｈ”にする。よって、各ＰＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂがオフ状態となる
ここで、選択信号ａが“Ｈ”となると、各ＮＭＯＳ１６，１７は共にオン状態となり、各ビット線ＢＬ，ＢＬ／がデータバスＤＢ，ＤＢ／にそれぞれ接続され、ビット線ＢＬのレベルが上昇を開始すると共に、ビット線ＢＬ／のレベルが降下を開始する
【００１３】以上のように、この第１の実施例では、
ワンショットパルス発生器２０と、ＰＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂ、及びインバータ３３で構成される遮断手段を設けている。そして、ライト動作時に、時間Δｔの間、出力線Ｐ１，Ｐ２とセンスラッチドライバ１５とを遮断する構成となっている。そのため、センスラッチドライバ１５から、データバスＤＢ，ＤＢ／に流れる無駄な電流がなくなり、
センスラッチドライバ１５の駆動能力を高めるだけで書込み動作の高速化を実現できる
　
　　キ　周知例３：特開平０７−０８５６６９号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である前記周知例３には、「半導体記憶装置」（発明の名称）に関して、図１〜図６とともに、次の記載がある
ａ．「【００３９】さて、このように構成された
ＤＲＡＭの書き込み動作
【００４０】この状態で、
ライトアンプ活性化信号φW がＨレベルとなると、センスアンプ駆動回路５から出力される駆動信号φA ，φB がフローティングレベルとなるため、センスアンプ１は不活性状態となる
【００４１】一方、Ｈレベルのライトアンプ活性化信号φW に基づいて、ライトアンプ３に入力された書き込みデータφDATAがデータバスＤＢ，バーＤＢに出力され、データバスＤＢ，バーＤＢに出力された書き込みデータがコラム選択信号φY で選択されたビット線ＢＬ，バーＢＬに出力される。そして、ビット線ＢＬ，バーＢＬに出力された書き込みデータがワード線ＷＬにより選択された記憶セルに書き込まれる。
【００４２】このとき、
センスアンプ１は不活性状態であるので、ビット線ＢＬ，バーＢＬに読み出されているセル情報と、ライトアンプ３から出力される書き込みデータとが相補関係にある場合にも、ライトアンプ３によりビット線ＢＬ，バーＢＬの電位が速やかに反転されて、当該書き込みデータが選択された記憶セルに書き込まれる
【００４３】従って、ライトアンプ３によりビット線ＢＬ，バーＢＬの電位を反転させるために要する書き込み時間ｔ２は例えば約２〜３ｎｓとなって、前記従来例の書き込み時間ｔ１に対し半分程度となる。
【００４４】以上のように
このＤＲＡＭでは、書き込み動作時にはセンスアンプ１を不活性状態とすることができるので、書き込み速度を向上させる
　
ｂ．「【００４６】前記
センスアンプ７の具体的構成を図６に従って説明すると、ＰチャネルＭＯＳトランジスタＴr8，Ｔr9と、ＮチャネルＭＯＳトランジスタＴr10 ，Ｔr11 とは、前記従来例と同様なフリップフロップ構成のセンスアンプ
　
（４−２−２）相違点４’について
　　ア　引用例２には、「（２−３）引用例２の記載」において、「ａ」で摘記したように「従来の半導体記憶装置」の「動作」として、「その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる。書き込みの場合は、コラムゲート選択信号ＣＬにより選択されないビット線対に対しては、センスアンプにより増幅された電位でメモリセルへの再書き込みが行われる。」と記載されている。
　したがって、引用例２には、「書き込みのコマンドに応じて」、コラムゲート選択信号ＣＬにより選択されたコラムゲートを制御することにより「外部からの書き込みデータ」を「ビット線対」に「書き込」むことが記載されている。
　そして、上記の事項は、以下に示すように前記周知例１にも記載され、半導体メモリの書き込み動作の制御方法としては、常套手段である。
　
　　イ　ここで、引用発明の「列スイッチ３」を「制御」する「列アドレスの制御信号」は、「列アドレスデコード回路６」からのものである。そして、上記のように、「書き込みのコマンドに応じて」、「列アドレスの制御信号」を生成することが常套手段である。
　したがって、引用発明において、「書き込みのコマンドに応じて」、「列アドレスの制御信号」を生成し、この「列アドレスの制御信号」に応じて「選ばれ」た「列スイッチ３」を「制御」すること、そして、前記「列アドレスの制御信号」を生成する「列アドレスデコード回路６」の動作を「書き込みのコマンド」に基づかせること、すなわち、「列スイッチ３」を「制御」する「列アドレスの制御信号」を「書き込みのコマンド」に対応させることは、当業者であれば、当然になし得たものと認められる。
　
　　ウ　さて、引用例３には、「（２−４）引用例３の記載」において摘記したように、書き込み動作時に、「ビット線対ＢＩＴ，ＸＢＩＴが増幅されるセンス動作開始後（図２の時刻ｔ０）、コラム選択スイッチ４の制御端子に加える制御信号ＣＳが活性化する以前（図２の時刻ｔ１）に非活性化する制御を行うことで、センスアンプ２のＮ型トランジスタの駆動能力を低下させる」と、「従来のビット線対ＢＩＴ，ＸＢＩＴの反転速度（図９の時刻ｔ１から時刻ｔ６）よりも速く、その結果、データ書き込み時間は短縮される」だけでなく、「データ書き込み時間を短縮するために、センスアンプ２中のＮ型トランジスタ２Ｎ１，２Ｎ２の能力を小さくする必要はないので、センス動作時間が長くなったり、誤動作を起こすことな」くなることが記載されている。
　
　　エ　この、書き込み動作期間において、書き込み時間を短縮するとともに、書き込みを誤動作なく十分な信頼性で実行することは、引用発明においても、当然に要求される技術課題であると認められる。
　
　　オ　以上から、引用発明の「書き込みサイクル」において、「書き込みのコマンドに応じて」、当該「書き込みのコマンド」に対応する「列アドレスの制御信号」を生成し、この「列アドレスの制御信号」に応じて「選ばれ」た「列スイッチ３」を「制御」する際に、前記「列アドレスの制御信号」を活性化させる以前に、「センスアンプ」を「不活性にする」ことで、「書き込み」時間を短縮させるだけでなく、前記「書き込み」の動作を誤動作なく十分な信頼性で実行させようとすることは、当業者が容易に想到し得たものと認められる。
　
　　カ　「（４−１）相違点１について」の「エ」で示した前記周知例１には、次の記載がある。
ａ．「【０００６】図１０は、図９に示したＤＲＡＭの書込動作を示すタイムチャートである。…（中略）…
【０００８】第２に、
ライトコマンドＷＲＴおよび列アドレス信号ＣＡが与えられ、その列アドレス信号ＣＡに応じた列のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルに立上げられてその列のライト列選択ゲート５０が導通し、その列のビット線対ＢＬ，／ＢＬとライトデータ線対ＷＤＬ，／ＷＤＬとが結合される
したがって、選択された列のビット線ＢＬ，／ＢＬのレベルはそれぞれライトデータ線ＷＤＬ，／ＷＤＬのレベルに書換えられる
　
（４−３）相違点３について
　　ア　前記周知例１には、書き込み動作において、外部からのデータでビット線対の電位が書き換えられた後に、前記書き込み動作の終わりの処理として、プリチャージコマンドに応答してセンスアンプを不活性にすることが記載されている。
　そして、上記の事項は、前記周知例１に「従来の技術」として記載されるように、半導体メモリの駆動方法において常套手段であると認められる。
　
　　イ　したがって、引用発明において、「前記書き込みサイクルが終了するとき」に、プリチャージコマンドに応答して「ＮＭＯＳ型のセンスアンプ１」及び「ＰＭＯＳ型のセンスアンプ２」を「不活性にする」ことは、当業者であれば、当然になし得たものと認められる。
　
　　ウ　「（４−１）相違点１について」の「エ」で示した前記周知例１には、次の記載がある。
ａ．「【０００２】
【従来の技術】図９は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の要部を示す回路ブロック図である。…（中略）…
【０００６】図１０は、図９に示したＤＲＡＭの書込動作を示すタイムチャートである。…（中略）…
【０００９】第３に、
プリチャージコマンドＰＲＥが与えられ、ワード線ＷＬが非選択レベルの「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２にされてセンスアンプ５５が非活性化され
このようにして、データ信号の書込が行なわれる
　
（５）独立特許要件の検討のまとめ
　以上のとおり、前記相違点１〜４’は、引用例に記載の発明、周知技術及び常套手段から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年１２月２６日に提出された手続補正書による手続補正）は却下されたので、本願の請求項１〜７に係る発明は、平成２４年２月１４日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されたとおりのものであり、そのうち、請求項７に係る発明（以下「本願発明」という。）は、次のとおりである。
　
「アクティブコマンド信号に応答して、ビットライン感知増幅器をイネーブルさせるステップと、
　書き込みコマンド信号に応答して、書き込み動作期間における所定期間に一時的に前記ビットライン感知増幅器をディセーブルさせるステップと、
　前記所定期間の後、再び前記ビットライン感知増幅器をイネーブルさせるステップと、
プリチャージコマンド信号に応答して、前記ビットライン感知増幅器をディセーブルさせるステップと
を含み、
　書き込み動作期間において、前記ビットライン感知増幅器が、書き込みコマンド信号に対応するカラム選択信号がアクティブになる以前にディセーブルされることを特徴とする半導体メモリ素子の駆動方法。」
　
２．引用例の記載と引用発明
　引用例１〜３の記載については、前記「第２．補正却下の決定」の「４．独立特許要件」の「（２）引用例の記載と引用発明」において、それぞれ、「（２−１）引用例１の記載」、「（２−３）引用例２の記載」及び「（２−４）引用例３の記載」で摘記したとおりであり、引用発明については、同「（２−２）引用発明」において認定したとおりである。
　
３．対比・判断
　前記「第２．補正却下の決定」の「３．補正目的の適否」における「（３）補正事項３について」で検討したように、本件補正後の請求項６に係る発明（すなわち、補正発明）は、本件補正前の請求項７に係る発明（すなわち、本願発明）に対し、「ビットライン感知増幅器の電源電圧端と接地電圧端とを同時にディセーブルさせる」ことを限定したものである。
　逆に言えば、本願発明は、補正発明から、上記の限定をなくしたものである。
　そして、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記「第２．補正却下の決定」の「４．独立特許要件」において検討したとおり、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同じ理由により、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。