(57)【要約】【課題】簡単な回路で、小さい書き込みエネルギーで書込みを行うことができる抵抗変化型記憶素子のデータ書き込み装置を提供する。【解決手段】抵抗変化型記憶素子のデータ書き込み装置は、相補型抵抗変化型記憶素子と、相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段と、相補型抵抗変化型記憶素子の書き込み状態を検出する検出手段と、検出手段の検出信号に基づいて、書き込み手段の書き込みを制御する制御手段を有する。【選択図】図１３
2018088300.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化型記憶素子のデータ書き込み装置であって、
相補型抵抗変化型記憶素子と、
前記相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段と、
前記相補型抵抗変化型記憶素子の書き込み状態を検出する検出手段と、
制御手段と、を備え、
前記制御手段は、前記検出手段の検出信号に基づいて、前記書き込み手段の書き込みを制御する
ことを特徴とする抵抗変化型記憶素子のデータ書き込み装置。
【請求項２】
前記書き込み手段は、前記相補型抵抗変化型記憶素子それぞれの記憶素子に対応した書込部を備え、前記書込部により前記記憶素子それぞれに同時に逆の抵抗変化を生じさせるように書き込み、
前記制御手段は、前記検出手段による前記記憶素子それぞれの書き込み状態に基づいて、それぞれの記憶素子の書き込み制御を行う
ことを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項３】
前記書き込み手段は、前記相補型抵抗変化型記憶素子それぞれに、順次、逆の抵抗変化を生じさせるように書き込む切り替え手段を備えることを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項４】
前記書き込み手段は、前記相補型抵抗変化型記憶素子の直列接続された記憶素子に電流を流し、前記電流の流れる方向を切り替える切り替え手段を備え、
前記検出手段は、書込み駆動源と前記直列接続された記憶素子間の電位変化を検出し、前記相補型抵抗変化型記憶素子の一方の記憶素子の記憶状態の変化と、他方の記憶素子の記憶状態の変化を検出することを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項５】
前記検出手段は、前記相補型抵抗変化型記憶素子の一方の記憶素子の抵抗変化を検出する第１の検出手段と、
前記相補型抵抗変化型記憶素子の他方の記憶素子の抵抗変化を検出する第２の検出手段と、を有することを特徴とする請求項４に記載の抵抗変化型記憶素子のデータ書き込み装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型記憶素子のデータ書き込み装置に関する。
【背景技術】
【０００２】
抵抗変化型記憶素子は、書き込み電流による抵抗状態を利用する記憶素子であるが、素子毎に抵抗状態が変化するタイミングにばらつきがあるため、抵抗変化型記憶素子への書き込み電流の供給には、記憶素子の抵抗変化状態を変化させるために十分な時間が求められる。そのため、抵抗変化型記憶素子の抵抗状態が変化した後においても記憶素子に書き込み電流を供給し続けるため、消費電力の点で課題を有している。
【０００３】
抵抗変化型記憶素子へのデータの書き込みの終了を検出する技術として、抵抗変化型記憶素子の端部電圧変化を書き込み電流の電流方向に応じて切り替えて検出し、検出した端部電圧変化に基づいてデータの書き込み終了を検出する装置が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ２０１５／１４７０１６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、抵抗変化型記憶素子として、磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction Device）素子）は、トンネル磁気抵抗比ＴＭＲが比較的小さいので、高感度のセンスアンプを要する。
抵抗変化型記憶素子の出力を高める構成として相補型セルが提案されている。例えば、１つのセルに２つの抵抗変化型記憶素子を設け、素子それぞれで異なる記憶状態として情報を記憶する相補型セルを設けた記憶装置では、情報を読み出す場合、各素子からパラレルに読み出すことにより、低感度のセンスアンプを用いた場合であっても、情報を高感度で検出することができる。
また、抵抗変化型記憶素子において書き込みを確実に行うには、長時間の書き込み電流パルスが必要である。データの書き込み時において書き込み電流を自動的に終了させることによってエネルギー消費を低減させることが想定される。
しかしながら、相補型セルの２つの抵抗変化型記憶素子に書込み電流を流して相補的に情報を書き込む構成において、データ書き込み後に書き込み動作を自動停止させる構成は知られていない。そのため、相補型の抵抗変化記憶素子では、書込みエネルギーが大きいという課題がある。
このような状況から、相補型の抵抗変化記憶素子において、データ書き込み後における書き込み動作の自動停止を簡易な構成で実現し、書込みエネルギーを低減することが求められている。
【課題を解決するための手段】
【０００６】
本発明の抵抗変化型記憶素子のデータ書き込み装置は、少なくとも以下の構成を具備するものである。
抵抗変化型記憶素子のデータ書き込み装置であって、
相補型抵抗変化型記憶素子と、
前記相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段と、
前記相補型抵抗変化型記憶素子の書き込み状態を検出する検出手段と、
制御手段と、を備え、
前記制御手段は、前記検出手段の検出信号に基づいて、前記書き込み手段の書き込みを制御することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、簡単な回路で、小さい書き込みエネルギーで書込みを行うことができる抵抗変化型記憶素子のデータ書き込み装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係るデータ書き込み装置の抵抗変化型記憶素子を説明するための概念図、（ａ）は構成例を示す図、（ｂ）は抵抗変化型記憶素子の抵抗−電圧特性の一例を示す図、（ｃ）は相補型回路の構成例を示す回路図。
【図２】本発明の第１実施形態に係る抵抗変化型記憶素子のデータ書き込み装置の構成例を示す図。
【図３】図２に示した抵抗変化型記憶素子のデータ書き込み装置のＹ＝０を書き込む動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｃ）は電流ＩWYを示す図、（ｄ）は電流ＩWYbを示す図。
【図４】図２に示した抵抗変化型記憶素子のデータ書き込み装置のＹ＝１を書き込む動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｃ）は電流ＩWYを示す図、（ｄ）は電流ＩWYbを示す図。
【図５】本発明の第２実施形態に係る抵抗変化型記憶素子のデータ書き込み装置の構成例を示す図。
【図６】図５に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の場合を示す図、（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｄ）は図５に示した左側の抵抗変化型記憶素子に流れる電流ＩWYを示す図、（ｅ）は図５に示した右側の抵抗変化型記憶素子に流れる電流ＩWYbを示す図。
【図７】図５に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ1）の場合を示す図、（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｄ）は図５に示した左側の抵抗変化型記憶素子に流れる電流ＩWYを示す図、（ｅ）は図５に示した右側の抵抗変化型記憶素子１０Ｂに流れる電流ＩWYbを示す図。
【図８】本発明の第３実施形態に係る抵抗変化型記憶素子のデータ書き込み装置を説明するための図、（ａ）は第３実施形態に係る抵抗変化型記憶素子のデータ書き込み装置の構成を示す図、（ｂ）は（ａ）に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を示すタイミングチャート。
【図９】図８に示した実施形態の一実施例に係る抵抗変化型記憶素子のデータ書き込み装置を説明するための図、（ａ）は構成例を示す図、（ｂ）は（ａ）に示した抵抗変化型記憶素子のデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示す図。
【図１０】図９に示した抵抗変化型記憶素子のデータ書き込み装置の書込み動作時の電圧ＶBLの一例を示す図。
【図１１】図９に示したデータ書き込み装置が相補型セル１０ＣにＹ＝０を書き込む動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の場合を示す図、（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｄ）はデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示す図、（ｅ）は抵抗変化型記憶素子の抵抗−電圧特性の一例を示す図、（ｆ）はデータ書き込み装置の相補型セルに流れる電流の一例を示す図。
【図１２】図９に示したデータ書き込み装置が相補型セルにＹ＝１を書き込む動作の一例を示す図、（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の場合を示す図、（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、（ｄ）はデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示す図、（ｅ）は抵抗変化型記憶素子の抵抗−電圧特性の一例を示す図、（ｆ）はデータ書き込み装置の相補型セルに流れる電流の一例を示す図。
【図１３】図８に示した実施形態の一実施例に係る抵抗変化型記憶素子のデータ書き込み装置を説明するための図、（ａ）はデータ書き込み装置の一例を示す図、（ｂ）は電流Ｉwのタイミングチャート。
【図１４】図１３に示した抵抗変化型記憶素子のデータ書き込み装置の書込み駆動源（カレントソース）の構成例を示す図。
【図１５】図１３に示した抵抗変化型記憶素子のデータ書き込み装置のマルチプレクサとセンスアンプの構成例を示す図。
【図１６】図１３に示した抵抗変化型記憶素子のデータ書き込み装置の第１検出部、第２検出部を説明するための図、（ａ）は第１検出部、第２検出部の構成例を示す図、（ｂ）は（ａ）の第１検出部、第２検出部の動作の一例を示すタイミングチャート。
【図１７】図１３に示した抵抗変化型記憶素子のデータ書き込み装置の動作例を説明するためのタイミングチャート。
【発明を実施するための形態】
【０００９】
本発明の実施形態に係る抵抗変化型記憶素子のデータ書き込み装置は、相補型抵抗変化型記憶素子と、相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段と、相補型抵抗変化型記憶素子の書き込み状態を検出する検出手段と、制御手段と、を備える。前記制御手段は、検出手段の検出信号に基づいて、書き込み手段の書き込みを制御する。
【００１０】
以下、図面を参照しながら本発明の一実施形態を説明する。本発明の実施形態は図示の内容を含むが、これのみに限定されるものではない。尚、以後の各図の説明で、既に説明した部位と共通する部分は同一符号を付して重複説明を一部省略する。
【００１１】
（抵抗変化型記憶素子の概略構成）
図１（ａ）に示したように、本発明の実施形態に用いられる抵抗変化型記憶素子１０は、例えば、ＭＴＪ素子（Magnetic tunneling Junction：磁気トンネル接合）素子等の抵抗変化型の記憶素子であり、書き込み電流が供給されると、その抵抗状態が変化する。
【００１２】
詳細には、図１（ａ）に示したように、抵抗変化型記憶素子１０は、磁化固定層１０ａと、トンネルバリア層１０ｂと、磁化自由層１０ｃとを有する。図１（ａ）では、抵抗変化型記憶素子１０の磁化自由層１０ｃを示すマーク（＊）を、磁化自由層１０ｃの近傍に表示している。
【００１３】
磁化固定層１０ａは、導電層（不図示）上に直接形成されている。トンネルバリア層１０ｂは、磁化固定層１０ａ上に形成されている。磁化自由層１０ｃはトンネルバリア層１０ｂ上に直接形成されている。磁化固定層１０ａ、磁化自由層１０ｃは、強磁性体膜（例えばCoFeB等）、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi等）等の材料から構成されている。磁化固定層１０ａは、層内を面に垂直方向に電流が流れても、磁化の方向が、層の面に垂直方向に沿って固定された状態となるように構成されている。磁化自由層１０ｃは、磁化が反転可能に構成されている。詳細には、本実施形態では、磁化自由層１０ｃは、その磁化の方向が、磁化固定層１０ａの磁化に平行、又は反平行となるように構成されている。トンネルバリア層１０ｂは、磁化固定層１０ａと磁化自由層１０ｃとの間に設けられた薄膜であり、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料により構成されている。図１（ａ）に示した例では、端子１０ｇは磁化固定層１０ａに設けられ、端子１０ｅは磁化自由層１０ｃに設けられている。
【００１４】
抵抗変化型記憶素子１０は、磁化自由層１０ｃの磁化の方向が、磁化固定層１０ａの磁化の方向に対して相対的に変化すると抵抗値が変化する。詳細には、図１（ａ）の左図に示したように、磁化自由層１０ｃの磁化と磁化固定層１０ａの磁化が平行状態の場合、抵抗変化型記憶素子１０の抵抗値ＲYは抵抗値Ｒ0である。
図１（ａ）の右図に示したように、磁化自由層１０ｃの磁化と磁化固定層１０ａの磁化が反平行状態の場合、抵抗変化型記憶素子１０の抵抗値ＲYは、上記抵抗値Ｒ0よりも高い抵抗値Ｒ1となる（Ｒ0＜Ｒ1）。
【００１５】
抵抗変化型記憶素子１０の抵抗状態をスイッチさせるためには、図１（ｂ）に示したように、磁化反転に必要な電流値（電流閾値）の電流ＩYを流す。詳細には、抵抗変化型記憶素子１０が高抵抗状態（ＲY＝Ｒ1）であるとき、磁化自由層１０ｃから磁化固定層１０ａに電流閾値（Ｉw0）以上の電流ＩYが流れると、磁化自由層１０ｃの磁化が反転し、磁化自由層１０ｃと磁化固定層１０ａの磁化が平行状態となり、低抵抗状態（ＲY＝Ｒ0）にスイッチする。
一方、抵抗変化型記憶素子１０が低抵抗状態（ＲY＝Ｒ0）であるとき、磁化固定層１０ａから磁化自由層１０ｃに電流閾値（Ｉw1）以上の電流ＩYが流れると、磁化自由層１０ｃの磁化が反転し、磁化自由層１０ｃと磁化固定層１０ａの磁化が反平行状態となり、高抵抗状態（ＲY＝Ｒ1）にスイッチする。
電流閾値（Ｉw0）の絶対値は、電流閾値（Ｉw1）の絶対値よりも小さい値に規定されている。
【００１６】
本発明の実施形態では、１つの相補型セルが、抵抗状態の異なる２つの抵抗変化型記憶素子を有し、その抵抗状態の組み合わせにより、１ビットの情報を記憶可能に構成されている。
詳細には、図１（ｃ）に示したように、相補型セル１０Ｃは、抵抗変化型記憶素子１０Ａと、抵抗変化型記憶素子１０Ｂ、ＮＭＯＳトランジスタ３０ａ、ＮＭＯＳトランジスタ３０ｂを有し、ＮＭＯＳトランジスタ３０ａのドレインが抵抗変化型記憶素子１０Ａの磁化自由層１０ｃ側に電気的に接続され、ＮＭＯＳトランジスタ３０ｂのドレインが抵抗変化型記憶素子１０Ａの磁化自由層１０ｃ側に電気的に接続されている。ＮＭＯＳトランジスタ３０ａのゲートと、ＮＭＯＳトランジスタ３０ｂのゲートが、ワードラインＷＬに電気的に接続されている。
上記構成の相補型セル１０Ｃの記憶状態がＹ＝１の場合、（ＲY，ＲYb）＝（Ｒ1，Ｒ0）であり、相補型セル１０Ｃの記憶状態がＹ＝０の場合、（ＲY，ＲYb）＝（Ｒ0，Ｒ1）である。但し、Ｙはセルの記憶状態を示し、Ｙｂはセルの記憶状態（反転状態）を示す。
【００１７】
（第１実施形態：Ｔｙｐｅ１）
次に、本発明の第１実施形態に係る抵抗変化型記憶素子のデータ書き込み装置を、図２、図３、図４等を参照しながら説明する。
本実施形態では、図２に示したように、抵抗変化型記憶素子のデータ書き込み装置は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）に抵抗変化を生じさせる書き込み手段と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の書き込み状態を検出する検出手段（検出部３０）と、検出手段（検出部３０）の検出信号に基づいて、書き込み手段の書き込みを制御する制御手段（制御部４０）と、を有する。
詳細には、本実施形態では、書き込み手段は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）それぞれの抵抗変化型記憶素子（１０Ａ、１０Ｂ）に対応した書込部（書込回路２１、２２）を備え、書込部（書込回路２１、２２）により抵抗変化型記憶素子１０Ａ、１０Ｂそれぞれに同時に逆の抵抗変化を生じさせるように書き込む。制御手段（制御部４０）は、検出手段（検出部３０）による抵抗変化型記憶素子（１０Ａ、１０Ｂ）それぞれの書き込み状態に基づいて、それぞれの抵抗変化型記憶素子（１０Ａ、１０Ｂ）の書き込み終了制御を行う。なお、抵抗変化型記憶素子１０Ａ及び、抵抗変化型記憶素子１０Ｂの書き込み動作はそれぞれ独立して行うことができるため、各動作は同時あるいは任意のタイミングで行っても良い。各動作を同時に行う場合には、書き込み時間を短縮させることができる。
【００１８】
図２に示したように、詳細には、相補型セル１０Ｃは抵抗変化型記憶素子１０Ａ、抵抗変化型記憶素子１０Ｂを有する。また、本実施形態では、抵抗変化型記憶素子１０Ａにデータを書き込む書込回路２１が設けられ、抵抗変化型記憶素子１０Ｂにデータを書き込む書込回路２２が設けられている。すなわち、相補型セルの抵抗変化型記憶素子（１０Ａ、１０Ｂ）それぞれに書込回路（２１、２２）が設けられている。
【００１９】
書込回路２１において、ビットラインＢＬ1がＮＭＯＳトランジスタ３０ａのソースに接続され、ビットラインＢＬｂが抵抗変化型記憶素子１０Ａの磁化固定層１０ａ、及び抵抗変化型記憶素子１０Ｂの磁化自由層１０ｃに電気的に接続されている。
書込回路２２において、ビットラインＢＬ2がＮＭＯＳトランジスタ３０ｂのソースに接続されている。書込回路２２のビットラインＢＬｂは、書込回路２１のビットラインＢＬｂと共通となっている。
【００２０】
ＮＭＯＳトランジスタ３０ａのゲート、及びＮＭＯＳトランジスタ３０ｂのゲートには、ワードラインＷＬが接続されている。ワードラインＷＬは、制御部４０に電気的に接続されている。
ＮＭＯＳトランジスタ３０ａのドレインは、抵抗変化型記憶素子１０Ａの磁化自由層１０ｃに電気的に接続されている。ＮＭＯＳトランジスタ３０ｂのドレインは、抵抗変化型記憶素子１０Ｂの磁化固定層１０ａに電気的に接続されている。
【００２１】
次に、図２に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を、図３、図４を参照しながら説明する。詳細には、図３（ａ）は（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態を示す概念図、図３（ｂ）は（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態を示す概念図、図３（ｃ）は図２に示した左側の抵抗変化型記憶素子１０Ａに流れる電流ＩWYを示す図、図３（ｄ）は図２に示した右側の抵抗変化型記憶素子１０Ｂに流れる電流ＩWYbを示す図である。
図３（ｃ）、図３（ｄ）の縦軸において、各抵抗変化型記憶素子の磁化自由層１０ｃから磁化固定層１０ａの方向へ流れる電流の向きを正とする。
【００２２】
初期状態では、図３（ａ）に示したように、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態である。つまり、相補型セル１０ＣはＹ＝１の状態である。
時間Ｔ０において、ワードラインＷＬがハイレベルに設定され、抵抗変化型記憶素子１０Ａに閾値以上の電流ＩWYが流れ、抵抗変化型記憶素子１０Ｂに閾値以上の電流ＩWYbが流れるように、各書込回路２１、２２が制御を行う。
【００２３】
各抵抗変化型記憶素子には、書込み特性にばらつきがある。
本実施形態では、時間Ｔ１において、抵抗変化型記憶素子１０Ａへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ａが、図３（ａ）に示したＲY＝Ｒ1の状態から、図３（ｂ）に示したＲY＝Ｒ0の状態となる。そして、時間Ｔ２において、抵抗変化型記憶素子１０Ｂへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ｂが、図３（ａ）に示したＲY＝Ｒ0の状態から、図３（ｂ）に示したＲY＝Ｒ1の状態となる。すなわち、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態となる。つまり、相補型セル１０ＣはＹ＝０の状態となる。書込み動作が終了した場合、ワードラインＷＬがＬレベルに設定される。
【００２４】
次に、相補型セル１０ＣがＹ＝０（初期状態）からＹ＝１となるように書き込む動作を説明する。詳細には、図４（ａ）は（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態を示す概念図、図４（ｂ）は（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態を示す概念図、図４（ｃ）は図２に示した左側の抵抗変化型記憶素子１０Ａに流れる電流ＩWYを示す図、図４（ｄ）は図２に示した右側の抵抗変化型記憶素子１０Ｂに流れる電流ＩWYbを示す図である。
図４（ｃ）、図４（ｄ）の縦軸において、各抵抗変化型記憶素子の磁化自由層１０ｃから磁化固定層１０ａの方向へ流れる電流の向きを正とする。
初期状態では、図４（ａ）に示したように、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態である。
【００２５】
時間Ｔ０において、ワードラインＷＬがハイレベルに設定され、抵抗変化型記憶素子１０Ａに閾値以上の電流ＩWYが流れ、抵抗変化型記憶素子１０Ｂに閾値以上の電流ＩWYbが流れるように、各書込回路２１、２２が制御を行う。
【００２６】
本実施形態では、時間Ｔ１１において、抵抗変化型記憶素子１０Ｂへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ｂが、図４（ａ）に示したＲY＝Ｒ1の状態から、図４（ｂ）に示したＲY＝Ｒ0の状態となる。そして、時間Ｔ１２において、抵抗変化型記憶素子１０Ａへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ａが、図４（ａ）に示したＲY＝Ｒ0の状態から、図４（ｂ）に示したＲY＝Ｒ1の状態となる。すなわち、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態となる。つまり、相補型セル１０ＣはＹ＝１の状態となる。
【００２７】
すなわち、本実施形態では、抵抗変化型記憶素子のデータ書き込み装置は、２つの書込回路２１、２２を有し、それぞれ相補型セル１０Ｃの各抵抗変化型記憶素子１０Ａ、１０Ｂにデータの書込みを行うので、高速に書込み動作を行うことができる。
【００２８】
以上、説明したように、本発明の実施形態に係る抵抗変化型記憶素子のデータ書き込み装置は、抵抗変化型記憶素子１０Ａ、１０Ｂを備える相補型抵抗変化型記憶素子（相補型セル１０Ｃ）と、その相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段（書込回路）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の書き込み状態を検出する検出手段（検出部３０）と、制御手段（制御部４０）と、を有する。制御手段（制御部４０）は、検出手段（検出部３０）の検出信号に基づいて、書き込み手段（書込回路）による書き込み終了を制御する。例えば、検出部３０により書込みの終了を検出した場合、制御部４０は、書き込み手段（書込回路）による書き込み電流の出力を停止して、書込みを終了する。
【００２９】
また、本実施形態に係る抵抗変化型記憶素子のデータ書き込み装置では、書き込み手段（書込回路）は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）それぞれの記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）に対応した書込部（書込回路２１、２２）を備え、書込部（書込回路２１、２２）により記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）それぞれに同時に逆の抵抗変化を生じさせるように書き込む。制御手段（制御部４０）は、検出手段（検出部３０）による記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）それぞれの書き込み状態に基づいて、それぞれの記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の書き込み制御を行う。
すなわち、書込回路２１、書込回路２２により、相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂそれぞれに同時に書き込むことによって、簡単な構成で、高速に書込み処理を行うことができる。
【００３０】
（第２実施形態：Ｔｙｐｅ２）
図５は、本発明の第２実施形態に係る抵抗変化型記憶素子のデータ書き込み装置の構成例を示す図である。
図５に示した、抵抗変化型記憶素子のデータ書き込み装置では、書き込み手段が、書込回路１２１と、書込み相補型抵抗変化型記憶素子（１０Ａ、１０Ｂ）それぞれに、順次、逆の抵抗変化を生じさせるように書き込む切り替え手段（切替部１２２）を有する。詳細には、書込み手段として、書込回路１２１、及び切替部１２２を有する。つまり、本実施形態では、書き込み装置は、１つの書込回路１２１を備え、その書込回路１２１からの書込み信号を切替部１２２により、抵抗変化型記憶素子１０Ａ、１０Ｂのいずれか一方に書き込んだ後、他方の抵抗変化型記憶素子に書き込む制御を行う。
【００３１】
図５に示したように、書込回路１２１において、ビットラインＢＬが切替部１２２に接続され、ビットラインＢＬｂが抵抗変化型記憶素子１０Ａ、及び抵抗変化型記憶素子１０Ｂの磁化固定層１０ａに電気的に接続されている。
切替部１２２からのビットラインＢＬ１がＮＭＯＳトランジスタ３０ａのソースに接続され、切替部１２２からのビットラインＢＬ２がＮＭＯＳトランジスタ３０ｂのソースに接続されている。
【００３２】
ＮＭＯＳトランジスタ３０ａのゲート、及びＮＭＯＳトランジスタ３０ｂのゲートには、ワードラインＷＬが接続されている。ワードラインＷＬは、制御部４０に電気的に接続されている。
ＮＭＯＳトランジスタ３０ａのドレインは、抵抗変化型記憶素子１０Ａの磁化自由層１０ｃに電気的に接続されている。ＮＭＯＳトランジスタ３０ｂのドレインは、抵抗変化型記憶素子１０Ｂの磁化自由層１０ｃに電気的に接続されている。
【００３３】
次に、図５に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を、図６、図７を参照しながら説明する。詳細には、図６（ａ）は（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態を示す概念図、図６（ｂ）は（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の状態を示す概念図、図６（ｃ）は（ＲY，ＲYb）＝（Ｒ0，Ｒ1）を示す概念図である。
図６（ｄ）は図５に示した左側の抵抗変化型記憶素子１０Ａに流れる電流ＩWYを示す図、図６（ｅ）は図５に示した右側の抵抗変化型記憶素子１０Ｂに流れる電流ＩWYbを示す図である。図６（ｄ）、図６（ｅ）の縦軸において、各抵抗変化型記憶素子の磁化自由層１０ｃから磁化固定層１０ａの方向へ流れる電流の向きを正とする。
【００３４】
初期状態では、図６（ａ）に示したように、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態である。つまり、相補型セル１０ＣはＹ＝１の状態である。
時間Ｔ０において、ワードラインＷＬがハイレベルに設定され、抵抗変化型記憶素子１０Ａに閾値以上の電流ＩWYが流れるように、書込回路１２１、切替部１２２が制御を行う。
【００３５】
時間Ｔ３１において、抵抗変化型記憶素子１０Ａが、図６（ａ）に示したＲY＝Ｒ1の状態から、図６（ｂ）に示したＲY＝Ｒ0の状態となり、抵抗変化型記憶素子１０Ａへの書込みが終了する（図６（ｂ）の［１］状態、図６（ｄ）の［１］状態）。
各抵抗変化型記憶素子には、書込み特性にばらつきがある。詳細には、各抵抗変化型記憶素子の書込み終了時間にはばらつきがあるので、想定される抵抗変化型記憶素子１０Ａの最長の書込み終了時間を経過した後、時間Ｔ３２で、抵抗変化型記憶素子１０Ｂへの書込みを開始する。
【００３６】
時間Ｔ３２において、抵抗変化型記憶素子１０Ｂに閾値以上の電流ＩWYbが流れるように、書込回路１２１、切替部１２２が制御を行う。
【００３７】
時間Ｔ３３において、抵抗変化型記憶素子１０Ｂへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ｂが、図６（ｂ）に示したＲYb＝Ｒ0の状態から、図６（ｃ）に示したＲYb＝Ｒ1の状態となる。すなわち、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態となる（図６（ｃ）の［２］状態、図６（ｅ）の［２］状態）。つまり、相補型セル１０ＣはＹ＝０の状態となる。書込み動作が終了した場合、ワードラインＷＬがＬレベルに設定される。
【００３８】
次に、相補型セル１０ＣがＹ＝０（初期状態）からＹ＝１となるように書き込む動作を説明する。詳細には、図７（ａ）は（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の状態を示す概念図、図７（ｂ）は（ＲY，ＲYb）＝（Ｒ1，Ｒ1）の状態を示す概念図、図７（ｃ）は（ＲY，ＲYb）＝（Ｒ1，Ｒ0）を示す概念図である。
図７（ｄ）は図５に示した左側の抵抗変化型記憶素子１０Ａに流れる電流ＩWYを示す図、図７（ｅ）は図５に示した右側の抵抗変化型記憶素子１０Ｂに流れる電流ＩWYbを示す図である。図７（ｄ）、図７（ｅ）の縦軸において、各抵抗変化型記憶素子の磁化自由層１０ｃから磁化固定層１０ａの方向へ流れる電流の向きを正とする。
【００３９】
時間Ｔ０において、ワードラインＷＬがハイレベルに設定され、抵抗変化型記憶素子１０Ａに閾値以上の電流ＩWYが流れるように、書込回路１２１、切替部１２２が制御を行う。
【００４０】
時間Ｔ４１において、抵抗変化型記憶素子１０Ａが、図７（ａ）に示したＲY＝Ｒ0の状態から、図７（ｂ）に示したＲY＝Ｒ1の状態となり、抵抗変化型記憶素子１０Ａへの書込みが終了する（図７（ｂ）の［３］状態、図７（ｄ）の［３］状態）。各抵抗変化型記憶素子の書込み終了時間にはばらつきがあるので、想定される抵抗変化型記憶素子１０Ａの最長の書込み終了時間を経過した後、時間Ｔ４２で、抵抗変化型記憶素子１０Ｂへの書込みを開始する。
【００４１】
時間Ｔ４２において、抵抗変化型記憶素子１０Ｂに閾値以上の電流ＩWYbが流れるように、書込回路１２１、切替部１２２が制御を行う。
【００４２】
時間Ｔ４３において、抵抗変化型記憶素子１０Ｂへの書込みが終了する。詳細には、抵抗変化型記憶素子１０Ｂが、図７（ｂ）に示したＲY＝Ｒ1の状態から、図７（ｃ）に示したＲY＝Ｒ0の状態となる。すなわち、抵抗変化型記憶素子１０Ａ、１０Ｂは、（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の状態となる（図７（ｃ）の［４］状態、図７（ｅ）の［４］状態）。つまり、相補型セル１０ＣはＹ＝１の状態となる。書込み動作が終了した場合、ワードラインＷＬがＬレベルに設定される。
【００４３】
以上、説明したように、本発明の第２実施形態に係る抵抗変化型記憶素子のデータ書き込み装置は、抵抗変化型記憶素子１０Ａ、１０Ｂを備える相補型抵抗変化型記憶素子（相補型セル１０Ｃ）と、その相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段（書込回路１２１）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の書き込み状態を検出する検出手段（検出部３０）と、検出手段（検出部３０）の検出信号に基づいて、書き込み手段（書込回路１２１）の書き込み終了を制御する制御手段（制御部４０）と、を有する。
書き込み手段（書込回路１２１）は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の抵抗変化型記憶素子１０Ａ、１０Ｂそれぞれに、順次、逆の抵抗変化を生じさせるように書き込む切り替え手段（切替部１２２）を備える。
すなわち、第２実施形態の抵抗変化型記憶素子のデータ書き込み装置では、切替部１２２により、書込み対象を、相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂの一方、又は他方に切り替えながら、書込みを行うことができるので、書込回路を一つの回路構成とすることができ、第１実施形態の２つの書込回路を備えたデータ書き込み装置と比較して、トランジスタなどの構成要素を少なくすることができ、全体の回路規模を小さくすることができる。
【００４４】
（第３実施形態：Ｔｙｐｅ３）
図８は本発明の第３実施形態に係る抵抗変化型記憶素子のデータ書き込み装置を説明するための図である。詳細には、図８（ａ）は抵抗変化型記憶素子のデータ書き込み装置の構成例を示す概念図である。図８（ｂ）は図８（ａ）に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を示すタイミングチャートである。
図８（ａ）に示した、データ書込み装置は、相補型セル１０Ｃ、書込回路２０、検出部３０、及び制御部４０を有する。
【００４５】
相補型セル１０Ｃは、２つの抵抗変化型記憶素子１０Ａ、抵抗変化型記憶素子１０Ｂを有する。抵抗変化型記憶素子１０Ａの記憶状態をＹで示し、抵抗変化型記憶素子１０Ｂの記憶状態をＹｂで示している。
【００４６】
書込回路２０には、書込みデータ信号Ａが入力される。また、書込回路２０には、書込み用信号ＷＣＫ（書込み用クロック）が入力される。
【００４７】
書込回路２０と相補型セル１０Ｃは、ビットラインＢＬ、ビットラインＢＬｂ、ワードラインＷＬにより電気的に接続されている。詳細には、ビットラインＢＬがＮＭＯＳトランジスタ３０ａのソースに電気的に接続され、ＮＭＯＳトランジスタ３０ａのドレインが抵抗変化型記憶素子１０Ａの磁化自由層１０ｃ側に電気的に接続されている。
ビットラインＢＬｂがＮＭＯＳトランジスタ３０ｂのソースに電気的に接続され、ＮＭＯＳトランジスタ３０ｂのドレインが抵抗変化型記憶素子１０Ｂの磁化自由層１０ｃ側に電気的に接続されている。
ワードライン（ＷＬ）が、ＮＭＯＳトランジスタ３０ａのソース、及びＮＭＯＳトランジスタ３０ｂのソースに電気的に接続されている。
【００４８】
また、本実施形態では、書込回路２０は、相補型抵抗変化型素子（相補型セル１０Ｃ）の直列接続された抵抗変化型記憶素子（１０Ａ、１０Ｂ）に電流を流し、その電流の流れる方向を切り替える切り替え手段（切替部５０）を有する。
【００４９】
検出部３０は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の書き込み状態（書込回路２０）を検出する。詳細には、検出部３０は、ビットラインＢＬの電圧、ビットラインＢＬｂの電圧を検出し、検出信号を制御部４０へ出力する。
【００５０】
制御部４０は、検出手段（検出部３０）の検出信号に基づいて、書き込み手段（書込回路２０）の書き込み終了を制御する。
【００５１】
図８（ａ）に示した例の抵抗変化型記憶素子のデータ書き込み装置の動作の一例を説明する。先ず、データＡが‘０’の場合の書込み動作を説明する。初期状態では、（Ｙ，Ｙｂ）＝（１，０）となっている。
時間Ｔ５１において、書込み用クロック信号ＷＣＫがＨレベル（ＷＣＫ＝１）に設定され、書込回路２０は書込みモードに設定される。ワードラインＷＬがＨレベルに設定される。ビットラインＢＬからビットラインＢＬｂの方向に電流が流れるように設定される。このとき、ビットラインＢＬ側の電圧変化をモニタする。
【００５２】
時間Ｔ５２において、先ず、Ｙ＝０が左側の抵抗変化型記憶素子１０Ａ（ＭＴＪ素子）に書き込まれ、（Ｙ，Ｙｂ）＝（０，０）となる。書き込みパスの抵抗値が減少し、抵抗変化型記憶素子１０Ａの磁化固定層側から抵抗変化型記憶素子１０Ｂの磁化固定層側への電流ＩWは増加する。そして、ビットラインＢＬの電圧が、ＶHからＶLに遷移する（ＶH＞ＶL）。
【００５３】
時間Ｔ５３において、右側の抵抗変化型記憶素子１０Ｂ（ＭＴＪ素子）に記憶状態Ｙ＝１が書き込まれて、（Ｙ，Ｙｂ）＝（０，１）となる。書き込みパスの抵抗値が増加し、ＩWは減少する。また、ビットラインＢＬの電圧がＶLからＶHに遷移する。そして、時間Ｔ５２、及び時間Ｔ５３における２回の書込み終了検出によって、ワードラインＷＬがＬレベル（ＷＬ＝０）となり、書き込み動作が停止する。
【００５４】
次に、データＡが‘１’の場合の書込み動作を説明する。初期状態では、（Ｙ，Ｙｂ）＝（０，１）となっている。尚、タイミングチャートは省略する。
【００５５】
時間Ｔ５１において、書込み用クロック信号ＷＣＫがＨレベル（ＷＣＫ＝１）に設定され、書込回路２０は書込みモードに設定される。ワードラインＷＬがＨレベルに設定される。ビットラインＢＬｂからビットラインＢＬの方向に電流が流れるように設定される。このとき、ビットラインＢＬｂ側の電圧変化をモニタする。
【００５６】
時間Ｔ５２において、Ｙ＝０が右側の抵抗変化型記憶素子１０Ｂ（ＭＴＪ素子）に書き込まれ、（Ｙ，Ｙｂ）＝（０，０）となる。書き込みパスの抵抗値が減少し、抵抗変化型記憶素子１０Ａの磁化固定層側から抵抗変化型記憶素子１０Ｂの磁化固定層側への電流ＩWは増加する。そして、ビットラインＢＬｂの電圧がＶHからＶLに遷移する（ＶH＞ＶL）。
【００５７】
時間Ｔ５３において、左側の抵抗変化型記憶素子１０Ａ（ＭＴＪ素子）に記憶状態Ｙ＝１が書き込まれ、（Ｙ，Ｙｂ）＝（１，０）となる。このとき、書き込みパスの抵抗値が増加し、ＩWは減少する。また、ビットラインＢＬｂの電圧がＶLからＶHに遷移する。そして、時間Ｔ５２、及び時間Ｔ５３における２回の書込み終了検出によって、ワードラインＷＬがＬレベル（ＷＬ＝０）となり、書き込み動作が停止する。
【００５８】
次に、図８に示した実施形態の一実施例に係る抵抗変化型記憶素子のデータ書き込み装置について、図９〜図１２を参照しながら説明する。
【００５９】
図９（ａ）に示したように、本実施例の抵抗変化型記憶素子のデータ書き込み装置は、出力端を境にして、Ａ部分（Ｐａｒｔ Ａ）とＢ部分（Ｐａｒｔ Ｂ）に分けられる。データ書き込み装置は、Ａ部分（Ｐａｒｔ Ａ）として、ＰＭＯＳトランジスタ９ａ（Ｍp）を有し、Ｂ部分（Ｐａｒｔ Ｂ）として、相補型セル１０Ｃ、及びＮＭＯＳトランジスタ９ｂ（ＭN）を有する。つまり、Ａ部分（Ｐａｒｔ Ａ）は、ＰＭＯＳトランジスタ９ａに相応する部分であり負荷抵抗となる。
なお、図９（ａ）では、データ書き込み装置において、Ａ部分（ＰａｒｔＡ）としてビットラインＢＬの電圧を検出する構成を示し、Ｂ部分（ＰａｒｔＢ）としてビットラインＢＬｂを接地する構成のみを示し、Ａ部分（ＰａｒｔＡ）としてビットラインＢＬｂの電圧を検出する構成、及びＢ部分（ＰａｒｔＢ）としてビットラインＢＬを接地する構成は省略して示している。
以下、図９（ａ）に示した、ビットラインＢＬの電圧ＶＢＬを検出する構成について説明する。
【００６０】
ＰＭＯＳトランジスタ９ａ（Ｍp）は、ソースが電源電圧ＶDDに接続され、ドレインがビットラインＢＬを介して相補型セル１０Ｃに電気的に接続されている。また、トランジスタ９ａと相補型セル１０Ｃの間の接続ノードは、電圧ＶBLを出力する出力端であり、検出部３０（図８を参照）に接続されている。ＰＭＯＳトランジスタ９ａ（Ｍp）の制御ゲートは、制御部の制御により必要に応じて基準電圧（０Ｖ）に接続される。
【００６１】
ＮＭＯＳトランジスタ９ｂ（ＭN）は、ソースがビットラインＢＬｂを介して相補型セル１０Ｃに接続され、ドレインが基準電圧ＧＮＤ（０Ｖ）に接地されている。ＮＭＯＳトランジスタ９ｂ（ＭN）の制御ゲートは、制御部の制御により、必要に応じて電源電圧ＶDDに接続される。
【００６２】
相補型セル１０Ｃは、２つの抵抗変化型記憶素子１０Ａ、抵抗変化型記憶素子１０Ｂを有する。抵抗変化型記憶素子１０Ａ、１０Ｂは、上述したように、磁化固定層１０ａと、磁化自由層１０ｃの間にトンネルバリア層１０ｂが設けられている。ビットラインＢＬがＮＭＯＳトランジスタ３０ａのソースに電気的に接続され、ＮＭＯＳトランジスタ３０ａのドレインが抵抗変化型記憶素子１０Ａの磁化自由層１０ｃ側に電気的に接続されている。ビットラインＢＬｂがＮＭＯＳトランジスタ３０ｂのソースに電気的に接続され、ＮＭＯＳトランジスタ３０ｂのドレインが抵抗変化型記憶素子１０Ｂの磁化自由層１０ｃ側に電気的に接続されている。ＮＭＯＳトランジスタ３０ａ、３０ｂの制御ソースは、ワードラインＷＬに接続されている。
【００６３】
図９（ｂ）は図９（ａ）に示した抵抗変化型記憶素子のデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示している。図９（ａ）に示した、Ａ部分（Ｐａｒｔ Ａ）とＢ部分（Ｐａｒｔ Ｂ）には共通する電流Ｉwが流れるため、ＶBLの出力端の電圧は、Ａ部分（Ｐａｒｔ Ａ）の負荷特性の曲線とＢ部分（Ｐａｒｔ Ｂ）の電圧−電流特性曲線とが交差する交点の電圧となる。詳細には、図９（ｂ）は、Ａ部分（Ｐａｒｔ Ａ）の負荷特性の曲線、及びＢ部分（Ｐａｒｔ Ｂ）の電圧−電流特性曲線を示している。
Ｂ部分（Ｐａｒｔ Ｂ）の電圧−電流特性曲線は、書き込みされた相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂの記憶状態がそれぞれ（Ｙ＝０、Ｙｂ＝０）の場合（低抵抗）と、（Ｙ＝１、Ｙｂ＝０）、又は（Ｙ＝０、Ｙｂ＝１）の場合（高抵抗）を示している。
【００６４】
相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂの記憶状態がそれぞれ（Ｙ＝０、Ｙｂ＝０）の場合（低抵抗）、ＶBLの出力端の電圧は、Ａ部分（Ｐａｒｔ Ａ）の負荷特性の曲線とＢ部分（Ｐａｒｔ Ｂ）の電圧−電流特性曲線とが交差する交点の電圧ＶLとなる。Ａ部分（Ｐａｒｔ Ａ）とＢ部分（Ｐａｒｔ Ｂ）に流れる電流Ｉwは電流値ＩW1aである。この電流値ＩW1aは、抵抗変化型記憶素子が低抵抗状態（ＲY＝Ｒ0）から高抵抗状態（ＲY＝Ｒ1）に遷移するのに必要な電流閾値（Ｉw1）以上の電流Ｉw1＋Ｉαに設定されている。Ｉαは僅かな電流値。
【００６５】
相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂの記憶状態がそれぞれ（Ｙ＝１、Ｙｂ＝０）、又は（Ｙ＝０、Ｙｂ＝１）の場合（高抵抗）、ＶBLの出力端の電圧は、Ａ部分（Ｐａｒｔ Ａ）の負荷特性の曲線とＢ部分（Ｐａｒｔ Ｂ）の電圧−電流特性曲線とが交差する交点の電圧ＶHとなる。Ａ部分（Ｐａｒｔ Ａ）とＢ部分（Ｐａｒｔ Ｂ）に流れる電流Ｉwは電流値ＩW0aである。この電流値ＩW0aは、抵抗変化型記憶素子が高抵抗状態（ＲY＝Ｒ1）から低抵抗状態（ＲY＝Ｒ0）に遷移するのに必要な電流閾値（Ｉw0）以上の電流Ｉw0＋Ｉβに設定されている。Ｉβは僅かな電流値。ＩβはＩαと同じ電流値であってもよいし、異なる電流値であってもよい。
【００６６】
検出部は、接続ノードの電圧ＶBLが、電圧ＶＨであるか、電圧ＶＬであるかにより、抵抗変化型記憶素子１０Ａ、１０Ｂの書き込み状態を判別することができる。
【００６７】
図１０は図９に示した抵抗変化型記憶素子のデータ書き込み装置の書込み動作時の電圧ＶBLの一例を示す図である。検出部３０（図８を参照）は、センスアンプを有し、接続ノードの電圧ＶBLを検出している。
時間Ｔ０において、電圧ＶBLが予め規定された閾値ＶTH以上の電圧値である場合、相補型セル１０Ｃの抵抗変化型記憶素子の記憶状態が（Ｙ＝１、Ｙｂ＝０）、又は（Ｙ＝０、Ｙｂ＝１）と検出する。
１ｓｔスイッチングのタイミングとしての時間Ｔ６１において、電圧ＶBLが閾値ＶTH以上の電圧値から、閾値ＶTH未満の電圧値に変化した場合、相補型セル１０Ｃの抵抗変化型記憶素子の記憶状態が（Ｙ＝０、Ｙｂ＝０）となったことを検出する。
【００６８】
２ｎｄスイッチングのタイミングとしての時間Ｔ６２において、電圧ＶBLが閾値ＶTH未満の電圧値から、閾値ＶTH以上の電圧値に変化した場合、相補型セル１０Ｃの抵抗変化型記憶素子の記憶状態が（Ｙ＝１、Ｙｂ＝０）、又は（Ｙ＝０、Ｙｂ＝１）となったことを検出する。
【００６９】
次に、図９に示した抵抗変化型記憶素子のデータ書き込み装置の動作の一例を、図１１、図１２などを参照しながら説明する。
図１１は図９に示したデータ書き込み装置が相補型セル１０ＣにＹ＝０を書き込む動作の一例を示す図である。詳細には、図１１（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図、図１１（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の場合を示す図、図１１（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図である。
図１１（ｄ）はデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示す図、図１１（ｅ）は抵抗変化型記憶素子の抵抗−電圧特性の一例を示す図、図１１（ｆ）はデータ書き込み装置の相補型セルに流れる電流の一例を示す図である。
【００７０】
図１１（ａ）に示したように、初期状態では、相補型セル１０Ｃの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）となっている（Ｙ＝１）。相補型セル１０Ｃの抵抗値はＲ1＋Ｒ0である。
【００７１】
時間Ｔ０において、書込回路は、ビットライン電圧ＶBLをＶHに設定して、相補型セル１０Ｃに電流Ｉw0aが流れる。
【００７２】
時間Ｔ６１において、図１１（ｂ）に示すように、抵抗変化型記憶素子１０Ａの磁化自由層の磁化の向きが反転し、低抵抗状態ＲY＝Ｒ0となり（図１１（ｅ）の［１］状態から［２］状態へ遷移）、相補型セル１０Ｃが（ＲY，ＲYb）＝（Ｒ0，Ｒ0）となり、相補型セル１０Ｃの抵抗値がＲ0＋Ｒ0となり、ビットライン電圧ＶBLがＶLとなり、電流Ｉw1aが流れる（図１１（ｆ）の［Ａ］状態、図１１（ｄ）の［Ａ］状態）。
【００７３】
時間Ｔ６２において、図１１（ｃ）に示すように、抵抗変化型記憶素子１０Ｂの磁化自由層の磁化の向きが反転し、高抵抗状態ＲYb＝Ｒ1となり（図１１（ｅ）の［３］状態）、相補型セル１０Ｃが（ＲY，ＲYb）＝（Ｒ0，Ｒ1）となり、相補型セル１０Ｃの抵抗値がＲ0＋Ｒ1となり、ビットライン電圧ＶBLがＶHとなり、電流Ｉw0aが流れる（図１１（ｆ）の［Ｂ］状態、図１１（ｄ）の［Ｂ］状態）。
【００７４】
時間Ｔ６３において、書込み動作が終了すると、ワードラインＷＬがＬレベルとなり、図１１（ｆ）に示すように、電流ＩWが０となる。
【００７５】
図１２は図９に示したデータ書き込み装置が相補型セル１０ＣにＹ＝１を書き込む動作の一例を示す図である。詳細には、図１２（ａ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）の場合を示す図、図１２（ｂ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ0）の場合を示す図、図１２（ｃ）は相補型セルの記憶状態が（ＲY，ＲYb）＝（Ｒ1，Ｒ0）の場合を示す図である。
図１２（ｄ）はデータ書き込み装置の負荷特性曲線、及び電圧−電流特性曲線を示す図、図１２（ｅ）は抵抗変化型記憶素子の抵抗−電圧特性の一例を示す図、図１２（ｆ）はデータ書き込み装置の相補型セルに流れる電流の一例を示す図である。
なお、図１２は、図９（ａ）に示していないビットラインＢＬｂの電圧を検出する構成の書き込み動作を示している。
【００７６】
図１２（ａ）に示したように、初期状態では、相補型セル１０Ｃの記憶状態が（ＲY，ＲYb）＝（Ｒ0，Ｒ1）となっている（Ｙ＝０）。相補型セル１０Ｃの抵抗値はＲ0＋Ｒ1である。相補型セル１０ＣにＹ＝１を書き込む場合、抵抗変化型記憶素子１０Ｂから抵抗変化型記憶素子１０Ａへ電流を流す。
【００７７】
時間Ｔ０において、書込回路は、ビットライン電圧ＶBLbをＶHに設定して、相補型セル１０Ｃに電流Ｉw0aが流れる。
【００７８】
時間Ｔ７１において、図１２（ｂ）に示すように、抵抗変化型記憶素子１０Ｂの磁化自由層の磁化の向きが反転し、低抵抗状態ＲYb＝Ｒ0となり（図１２（ｅ）の［４］状態から［７］状態へ遷移）、抵抗変化型記憶素子１０Ａは低抵抗状態ＲY＝Ｒ0であり（図１２（ｂ）の［５］状態、図１２（ｅ）の［５］状態）、相補型セル１０Ｃが（ＲY，ＲYb）＝（Ｒ0，Ｒ0）となり、相補型セル１０Ｃの抵抗値がＲ0＋Ｒ0となり、ビットライン電圧ＶBLbがＶLとなり、電流Ｉw1aが流れる（図１２（ｆ）の［Ｃ］状態、図１２（ｄ）の［Ｃ］状態）。
【００７９】
時間Ｔ７２において、図１２（ｃ）に示すように、抵抗変化型記憶素子１０Ａの磁化自由層の磁化の向きが反転し、高抵抗状態ＲY＝Ｒ1となり（図１２（ｅ）の［６］状態）、相補型セル１０Ｃが（ＲY，ＲYb）＝（Ｒ1，Ｒ0）となり、相補型セル１０Ｃの抵抗値がＲ1＋Ｒ0となり、ビットライン電圧ＶBLbがＶHとなり、電流Ｉw0aが流れる（図１２（ｆ）の［Ｄ］状態、図１２（ｄ）の［Ｄ］状態）。
【００８０】
時間Ｔ７３において、書込み動作が終了すると、ワードラインＷＬがＬレベルとなり、図１２（ｆ）に示すように、電流ＩWが０となる。
【００８１】
図１３は、図８に示した実施形態の一実施例に係る抵抗変化型記憶素子のデータ書き込み装置を説明するための図である。詳細には、図１３（ａ）はデータ書き込み装置の一例を示す図、図１３（ｂ）は電流Ｉwのタイミングチャートである。図１３（ｂ）において、縦軸に電流Ｉwの絶対値を示し、横軸に時間（Ｔｉｍｅ）を示す。図１３（ｂ）は、図１１（ｆ）、及び図１２（ｆ）と同じであるので、説明を省略する。
【００８２】
図１３に示した抵抗変化型記憶素子のデータ書き込み装置は、書き込み手段としての書込回路２０、相補型セル１０Ｃ、検出部３０、及び制御部４０を有する。
本実施形態では、書込回路２０は、書込み駆動源２５、切替部５０（切り替え手段）を有する。
書込み駆動源２５（カレントソース）は、相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂへ書き込むための電流源である。
切替部５０（切り替え手段）は、相補型抵抗変化型記憶素子の直列接続された記憶素子に電流を流し、電流の流れる方向を切り替える。
【００８３】
検出部３０は、書込み駆動源２５と直列接続された記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）間の電位変化を検出する。
また、検出部３０は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の一方の記憶素子（抵抗変化型記憶素子）の記憶状態の変化と、他方の記憶素子（抵抗変化型記憶素子）の記憶状態の変化を検出する。
制御部４０は、検出部３０による記憶素子それぞれの書き込み状態に基づいて、それぞれの記憶素子の書き込み制御を行う。
【００８４】
また、本実施形態では、検出手段としての検出部３０は、マルチプレクサ３１１（選択回路）、センスアンプ３１２、検出装置３２０を有する。
【００８５】
マルチプレクサ３１１は、相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂのいずれかの抵抗変化を示す電圧信号を切替えて出力する。
【００８６】
センスアンプ３１２は、マルチプレクサ３１１から出力した信号の電圧を増幅し、電圧信号Ｖｓとして検出装置３２０に出力する。
【００８７】
検出装置３２０は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の一方の記憶素子（抵抗変化型記憶素子）の抵抗変化を検出する第１の検出手段（第１検出部３２１）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の他方の記憶素子（抵抗変化型記憶素子）の抵抗変化を検出する第２の検出手段（第２検出部３２２）と、を有する。
第１検出部３２１は、抵抗変化型記憶素子１０Ａ、１０Ｂのいずれか一方への書込みの終了を１回目の電圧変化で検知し、第２検出部３２２は他方の抵抗変化型記憶素子への書込み終了を２回目の電圧変化で検知し、検知信号を出力する。
【００８８】
書込回路２０には、書込みデータ信号Ａ、書込みデータ信号Ａｂ（反転）が入力される。書込み用クロック信号ＷＣＫが、書込回路２０、及び検出装置３２０に入力するための信号線が書込回路２０、及び検出装置３２０に設けられている。
【００８９】
また、書込み駆動源２５（カレントソース）とマルチプレクサ３１１には、ビットラインＢＬ、ＢＬｂが電気的に接続され、ビットラインＢＬ、ＢＬｂがトランジスタ３０ａ、３０ｂのソースに接続されている。
また、本実施形態では、検出装置３２０から書込みエンド信号などの検出信号ＥＮが、書込回路２０へ出力されるように構成されている。
【００９０】
次に、図１４を参照しながら、図１３に示した抵抗変化型記憶素子のデータ書き込み装置の書込み駆動源２５（Current Source）の構成例を説明する。
【００９１】
書込み駆動源２５は、ＮＡＮＤ回路２５ａ、ＮＯＲ回路２５ｂ、ＮＯＲ回路２５ｃ、ＰＭＯＳトランジスタ２５ｄ、ＮＭＯＳトランジスタ２５ｅ、ＰＭＯＳトランジスタ２５ｆ、ＮＭＯＳトランジスタ２５ｇを有する。
【００９２】
ＮＡＮＤ回路２５ａには、クロック信号を有効化するイネーブル信号ＥＮと、書込み用クロック信号ＷＣＫが入力される。なお、イネーブル信号ＥＮは、検出装置からの書込み終了を示すエンド信号であり、前回の書込み動作が終了し、次回の書込み動作を許容することを示している。以下では、イネーブル信号ＥＮを検出信号ＥＮで表記する。
ＮＡＮＤ回路２５ａは、検出信号ＥＮと書込み用クロック信号ＷＣＫが共に“Ｌｏｗ”のとき、及び検出信号ＥＮと書込み用クロック信号ＷＣＫの何れか一方が“Ｌｏｗ”で他方が“Ｈｉｇｈ”のときに“Ｈｉｇｈ”を出力し、検出信号ＥＮと書込み用クロック信号ＷＣＫが共に“Ｈｉｇｈ”のときは“Ｌｏｗ”を出力する。
【００９３】
ＮＯＲ回路２５ｂには、ＮＡＮＤ回路２５ａからの出力と、書込みデータ信号Ａｂ（反転）とが入力される。ＮＯＲ回路２５ｃには、ＮＡＮＤ回路２５ａからの出力と、書込みデータ信号Ａとが入力される。
【００９４】
ＰＭＯＳトランジスタ２５ｄのソースが電源電圧ＶDDに接続され、ドレインがビットラインＢＬに接続され、ゲートはＮＯＲ回路２５ｃの出力端に接続されている。
ＮＭＯＳトランジスタ２５ｅのソースがビットラインＢＬに接続され、ドレインが接地され、ゲートがＮＯＲ回路２５ｃの出力端に接続されている。
【００９５】
ＰＭＯＳトランジスタ２５ｆのソースが電源電圧ＶDDに接続され、ドレインがビットラインＢＬｂに接続され、ゲートはＮＯＲ回路２５ｂの出力端に接続されている。
ＮＭＯＳトランジスタ２５ｇのソースがビットラインＢＬｂに接続され、ドレインが接地され、ゲートがＮＯＲ回路２５ｂの出力端に接続されている。
【００９６】
図１５は、図１３に示した抵抗変化型記憶素子のデータ書き込み装置のマルチプレクサ３１１とセンスアンプ３１２の構成例を示す図である。
【００９７】
マルチプレクサ３１１は、ＰＭＯＳトランジスタ３１１ａ、ＮＭＯＳトランジスタ３１１ｂ、ＰＭＯＳトランジスタ３１１ｃ、ＮＭＯＳトランジスタ３１１ｄを有する。
ＰＭＯＳトランジスタ３１１ａのゲートには書込みデータ信号Ａが入力され、ソースがビットラインＢＬに接続され、ドレインがセンスアンプ３１２に接続されている。
ＮＭＯＳトランジスタ３１１ｂのソースにはビットラインＢＬが接続され、ドレインがセンスアンプ３１２に接続され、ゲートには書込みデータ信号Ａｂ（反転）が入力される。
ＰＭＯＳトランジスタ３１１ｃのソースにはビットラインＢＬｂが接続され、ドレインがセンスアンプ３１２に接続され、ゲートには書込みデータ信号Ａｂが入力される。
ＮＭＯＳトランジスタ３１１ｄのソースにはビットラインＢＬｂが接続され、ゲートには書込みデータ信号Ａが入力され、ドレインがセンスアンプ３１２に接続されている。
【００９８】
すなわち、書込みデータ信号ＡがＬ状態のとき、ビットラインＢＬの電圧がセンスアンプに出力され、書込みデータ信号ＡがＨ状態のとき、ビットラインＢＬｂの電圧がセンスアンプに出力される。
【００９９】
センスアンプ３１２は、ＰＭＯＳトランジスタ３１２ａ、ＮＭＯＳトランジスタ３１２ｂ、ＰＭＯＳトランジスタ３１２ｃ、ＮＭＯＳトランジスタ３１２ｄを有する。
ＰＭＯＳトランジスタ３１２ａのソースは電源電圧ＶDDに接続され、ゲートはマルチプレクサの出力端に接続され、ドレインが次段のトランジスタ３１２ｃ、３１２ｄのゲートに接続されている。
ＮＭＯＳトランジスタ３１２ｂのドレインは接地され、ゲートはマルチプレクサの出力端に接続され、ドレインが次段のトランジスタ３１２ｃ、３１２ｄのゲートに接続されている。
ＰＭＯＳトランジスタ３１２ｃのソースは電源電圧ＶDDに接続され、ゲートは前段のＰＭＯＳトランジスタ３１２ａのドレイン、及びトランジスタ３１２ｂのソースに接続され、ドレインは信号Ｓを出力する出力端に接続されている。
ＮＭＯＳトランジスタ３１２ｄのドレインは接地され、ゲートは前段のＰＭＯＳトランジスタ３１２ａのドレイン、及びトランジスタ３１２ｂのソースに接続され、ソースは信号Ｓを出力する出力端に接続されている。
つまり、センスアンプ３１２は、入力信号を反転増幅して出力する。
【０１００】
図１６（ａ）は、図１３に示した抵抗変化型記憶素子のデータ書き込み装置の第１検出部３２１（Detector0）、第２検出部（Detector1）の構成例を示す図である。図１６（ｂ）は図１６（ａ）の第１検出部３２１、第２検出部３２２の動作の一例を示すタイミングチャートである。
【０１０１】
第１検出部３２１は、ＰＭＯＳトランジスタ３２１ａ、ＮＭＯＳトランジスタ３２１ｂ、ＰＭＯＳトランジスタ３２１ｃ（ＭＰ０）、ＮＭＯＳトランジスタ３２１ｄ（ＭＮ０）、及びＮＭＯＳトランジスタ３２１ｅ（ＭＮ１）を有する。
ＰＭＯＳトランジスタ３２１ａのゲートには、センスアンプからの信号Ｓが入力され、ソースが電源電圧ＶDDに接続され、ドレインがＮＭＯＳトランジスタ３２１ｄのゲート、ノードＮ０、及びＮＭＯＳトランジスタ３２１ｂのソースに接続されている。ＮＭＯＳトランジスタ３２１ｂのゲートには、センスアンプからの信号Ｓが入力され、ソースがＰＭＯＳトランジスタ３２１ａのドレインに接続され、ドレインが接地されている（ＧＮＤ（０Ｖ））。
ＰＭＯＳトランジスタ３２１ｃ（ＭＰ０）のゲートには、書込み用クロック信号ＷＣＫが入力され、ソースが電源電圧ＶDDに接続され、ドレインがノードＮ１、及び第２検出部３２２の入力端に接続されている。ＮＭＯＳトランジスタ３２１ｄ（ＭＮ０）のゲートはノードＮ０に接続され、ソースがノードＮ１に接続され、ドレインがＮＭＯＳトランジスタ３２１ｅのソースに接続されている。ＮＭＯＳトランジスタ３２１ｅ（ＭＮ１）のゲートには書込み用クロック信号ＷＣＫが入力され、ドレインが接地され、ソースがＮＭＯＳトランジスタ３２１ｄのドレインに接続されている。
【０１０２】
第２検出部３２２は、ＰＭＯＳトランジスタ３２２ａ、ＮＭＯＳＴトランジスタ３２２ｂ、ＰＭＯＳトランジスタ３２２ｃ（ＭＰ１）、ＮＭＯＳトランジスタ３２２ｄ（ＭＮ２）、及びＮＭＯＳトランジスタ３２２ｅ（ＭＮ３）を有する。
【０１０３】
ＰＭＯＳトランジスタ３２２ａのゲートは、第１検出部の出力端であるノードＮ１に接続され、ソースが電源電圧ＶDDに接続され、ドレインがノードＮ２に接続されている。ＮＭＯＳＴトランジスタ３２２ｂのゲートは、第１検出部の出力端であるノードＮ１に接続され、ソースがノードＮ２に接続され、ドレインが接地されている（ＧＮＤ（０Ｖ））。
ＰＭＯＳトランジスタ３２２ｃ（ＭＰ１）のゲートはノードＮ２に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインが出力端に接続されている。出力端からは、検出信号ＥＮが出力される。ＮＭＯＳトランジスタ３２２ｄ（ＭＮ２）のゲートには、センスアンプからの信号Ｓが入力され、ソースが出力端に接続され、ドレインがＮＭＯＳトランジスタ３２２ｅ（ＭＮ３）のソースに接続されている。ＮＭＯＳトランジスタ３２２ｅ（ＭＮ３）のゲートはノードＮ２に接続され、ソースがＮＭＯＳトランジスタ３２２ｄ（ＭＮ２）のドレインに接続され、ドレインが接地されている（ＧＮＤ（０Ｖ））。
【０１０４】
次に、第１検出部３２１と第２検出部３２２の動作の一例を説明する。
図１６（ｂ）に示したように、初期状態では、書込み用クロック信号ＷＣＫがＬレベル、信号ＳがＨレベル、ノードＮ０がＬレベル、ノードＮ１がＬレベル、ノードＮ２がＬレベル、検出信号ＥＮがＨレベルとなっている。検出信号ＥＮはＨレベルとなっているが、書き込み電流は流れない。
【０１０５】
時間Ｔ９１において、書込み用クロック信号ＷＣＫがＨレベルに設定され、書き込み開始、及びモニタを開始する。ＰＭＯＳトランジスタ３２１ｃ（ＭＰ０）とＮＭＯＳトランジスタ３２１ｄ（ＭＮ０）はオフ状態となり、ノードＮ１はＨレベル（１）に充電された状態となっている。また、ＮＭＯＳトランジスタ３２１ｅ（ＭＮ１）はオン状態となっている。
【０１０６】
時間Ｔ９２において、１回目の書き換えが生じると、センスアンプからＬレベル（０）の信号Ｓが入力され、ノードＮ０がＨレベル（１）となり、ＮＭＯＳトランジスタ３２１ｄ（ＭＮ０）がオン状態となり、ノードＮ１がＬレベル（０）になり放電される。ノードＮ２がハイレベルとなり、ＰＭＯＳトランジスタ３２２ｃ（ＭＰ１）とＮＭＯＳトランジスタ３２２ｄ（ＭＮ２）はオフ状態であり、ＮＭＯＳトランジスタ３２２ｅ（ＭＮ３）はオン状態となる。出力端はＨレベルの検出信号ＥＮを保持する。
【０１０７】
時間Ｔ９３において、２回目の書き換えが生じると、センスアンプからＨレベル（１）の信号Ｓが入力されると、ノードＮ０がＬレベルとなり、ノードＮ１がＬレベル、ノードＮ２がＨレベルであり、ＮＭＯＳトランジスタ３２２ｄ（ＭＮ２）がオン状態となり、出力端からＬレベル（０）の検出信号ＥＮが出力され、書込み動作の終了が検出される。
【０１０８】
つまり、相補型セル１０Ｃへの書き込みが終了した場合、出力端からＬレベルの検出信号ＥＮが出力される。つまり、抵抗変化型記憶素子１０Ａ、１０Ｂのスイッチングに伴う計２回の電圧変化で書込み終了を検出している。制御部は、書き込み終了を示す検出信号ＥＮに基づいて、相補型セル１０Ｃへの書き込み動作を終了する。
すなわち、第１検出部３２１は、抵抗変化型記憶素子１０Ａ、１０Ｂのいずれか一方への書込みの終了を１回目の電圧変化で検知し、第２検出部３２２は他方の抵抗変化型記憶素子への書込み終了を２回目の電圧変化で検知している。
【０１０９】
図１７は図１３に示した抵抗変化型記憶素子のデータ書き込み装置の動作例を説明するためのタイミングチャートである。
図１７では、ＶWCK［Ｖ］は書き込み用クロック信号の電圧値を示し、ＲYb［ｋΩ］は抵抗変化型記憶素子１０Ｂの抵抗値を示し、ＲY［ｋΩ］は抵抗変化型記憶素子１０Ａの抵抗値を示し、ＶBLb［Ｖ］はビットラインＢＬｂの電圧値を示し、ＶBL［Ｖ］はビットラインＢＬの電圧値を示し、ＩW［μＡ］は、直列接続された抵抗変化型記憶素子１０Ａ、１０Ｂに流れる電流値を示している。
【０１１０】
図１７では、時間２０ｎｓｅｃ〜４０ｎｓｅｃが、相補型セル１０ＣにＹ＝１を書き込む場合を示し、時間６０ｎｓｅｃ〜８０ｎｓｅｃが、相補型セル１０ＣにＹ＝０を書き込む場合を示している。
【０１１１】
相補型セル１０ＣにデータＹ＝１を書き込む場合、書込み用クロック信号ＷＣＫがＨレベルとなり、相補型セル１０Ｃに図１７に示す電流ＩWが流れ、抵抗変化型記憶素子１０Ｂが抵抗値Ｒ1からＲ0となった後、抵抗変化型記憶素子１０Ａが抵抗値Ｒ0からＲ1となり、書込み用クロック信号ＷＣＫがＬレベルとなり、データＹ＝１の書き込みが終了する。
【０１１２】
相補型セル１０ＣにデータＹ＝０を書き込む場合、書込み用クロック信号ＷＣＫがＨレベルとなり、相補型セル１０Ｃに図１７に示す電流ＩWが流れ、抵抗変化型記憶素子１０Ａが抵抗値Ｒ1からＲ0となった後、抵抗変化型記憶素子１０Ｂが抵抗値Ｒ0からＲ1となり、書込み用クロック信号ＷＣＫがＬレベルとなり、データＹ＝０の書き込みが終了する。
【０１１３】
本実施形態では、抵抗変化型記憶素子のデータ書き込み装置は、上述したように、１つの書込回路から相補型セル１０Ｃの直列接続された抵抗変化型記憶素子１０Ａ、１０Ｂへ、各抵抗変化型記憶素子の記憶状態に応じた電流が流れ、各抵抗変化型記憶素子１０Ａ、１０Ｂへ順にデータを書き込み、電流の変化を検出部により検出することで、書き込み動作を高精度に確実に終了することができる。
【０１１４】
また、図１７に示した本発明の実施形態に係る抵抗変化型記憶素子のデータ書き込み装置では、時間２０ｎｓｅｃ〜４０ｎｓｅｃで、相補型セルへＹ＝１の書込みを行っているが、実質的に、時間２０ｎｓｅｃ〜約３１ｎｓｅｃに書込み用の電流Ｉwが流れ、書込み終了を検出した後、約３１ｎｓｅｃ以降、電流Ｉwが０となるように制御部が制御を行っているので、書込み時の書込みエネルギーは、３３１ｆＪ（フェムト・ジュール）である。
一方、比較例として、書込み時、時間２０ｎｓｅｃ〜４０ｎｓｅｃに書込み用電流Ｉwを流すことで書込みを行う書込装置では、書込みエネルギーは、５５５ｆＪとなる。
すなわち、上記比較例と比較して、本発明の実施形態に係る抵抗変化型記憶素子のデータ書き込み装置では、３３３÷５５５＝０．５６であるので、書込みエネルギーを約４４％低減することができる。
【０１１５】
本願発明者は、本発明に係る抵抗変化型記憶素子のデータ書き込み装置を作製する際に、表１に示した抵抗変化型記憶素子（ＭＴＪ素子）を用いた。
【０１１６】
【表１】
2018088300.tif 000003
【０１１７】
ＤｉｍｅｔｅｒはＭＴＪ素子の直径［ｎｍ］を示し、ＲＡは素子の抵抗［Ω・ｃｍ2］を示し、ＴＭＲは、磁化固定層と磁化自由層の磁化が平行時の低抵抗、反平行時の高抵抗の抵抗比を示し、Ｊco、Ｊc1は、素子を低抵抗状態から高抵抗状態へ、又は高抵抗状態から低抵抗状態へ偏移させる時の書込み閾値電流［ＭＡ／ｃｍ2］を示している。
【０１１８】
表２は、上述した第１実施形態（Ｔｙｐｅ１）、第２実施形態（Ｔｙｐｅ２）、第３実施形態（Ｔｙｐｅ３）の抵抗変化型記憶素子のデータ書き込み装置について、具体的な回路を作製する場合、各実施形態の書込み装置に用いられるトランジスタ数（transistor counts）、相補型セルへの書込む際の書込み動作の回数（＃ of write cycles）、センスマージン（Sense margin）の比較を示している。
【０１１９】
【表２】
2018088300.tif 000004
【０１２０】
なお、表２において、（＊１）は２６個のトランジスタを備えた書込回路を２つ使用した装置を示しており、（＊２）は２６個のトランジスタを備えた書込回路と２個のＡＮＤ回路（６個のトランジスタ）と２個のＮＭＯＳパスゲートを使用した装置を示しており、（＊３）は、９０-nm CMOS technology （ＶDD＝１．２Ｖ）を使用した場合を示している。
【０１２１】
第３実施形態の抵抗変化型記憶素子のデータ書き込み装置では、第１実施形態、第２実施形態と比較して、少量のトランジスタで構成することができ、回路規模を小さくすることができる。
【０１２２】
第２実施形態の抵抗変化型記憶素子のデータ書き込み装置では、相補型セル１０Ｃの抵抗変化型記憶素子１０Ａ、１０Ｂのうち一方の素子への書き込みが終了した後、他方の抵抗変化型記憶素子への書き込みを行う、すなわち、２つの書込回路によりタイミングをずらして、２回書込み動作を行うことを要するので、書き込み終了まで比較的時間が掛かる。
一方、第３実施形態の抵抗変化型記憶素子のデータ書き込み装置では、１つの書込回路により、１回の書込み動作で相補型セル１０Ｃへ、簡単に書込みを行うことができる。
【０１２３】
すなわち、第３実施形態の抵抗変化型記憶素子のデータ書き込み装置では、面積的・時間的オーバヘッドを最小化しつつ、相補型セル（相補型ＭＴＪセル）用Self-Terminated機構を実現することができる。
【０１２４】
以上、説明したように、本発明の第３実施形態に係る抵抗変化型記憶素子のデータ書き込み装置は、抵抗変化型記憶素子１０Ａ、１０Ｂを備える相補型抵抗変化型記憶素子（相補型セル１０Ｃ）と、その相補型抵抗変化型記憶素子に抵抗変化を生じさせる書き込み手段（書込回路２０）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の書き込み状態を検出する検出手段（検出部３０）と、検出手段（検出部３０）の検出信号に基づいて、書き込み手段（書込回路２０）の書き込みを制御する制御手段（制御部４０）と、を有する。
書き込み手段（書込回路２０）は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の直列接続された記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）に電流を流し、電流の流れる方向を切り替える切り替え手段（切替部５０）を備える。
また、検出手段（検出部３０）は、書込回路２０の書込み駆動源２５と直列接続された記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）間の電位変化を検出することで、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の一方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の記憶状態の変化と、他方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の記憶状態の変化を検出する。
すなわち、簡単な構成で、検出部３０により、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の一方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の記憶状態の変化と、他方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の記憶状態の変化を、簡単に、高精度に検出することができる。
制御部４０は、検出部３０から書き込み終了を示す検出信号ＥＮが出力された場合、書込み動作を即座に終了するように制御を行うので、書込み時のエネルギーが小さい。
【０１２５】
また、上記検出手段（検出部３０）は、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の一方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の抵抗変化を検出する第１の検出手段（第１検出部３２１）と、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の他方の記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の抵抗変化を検出する第２の検出手段（第２検出部３２２）と、を有する。
すなわち、第１検出部３２１，第２検出部３２２により、相補型抵抗変化型記憶素子（相補型セル１０Ｃ）の各記憶素子（抵抗変化型記憶素子１０Ａ、１０Ｂ）の抵抗変化を、簡単に高精度に検出することができる。
【０１２６】
また、制御部４０は、検出部３０の第２検出部３２２から書き込み終了を示す検出信号ＥＮが出力された場合、書込み動作を即座に終了するように制御を行うので、書込み時のエネルギーが小さい。
【０１２７】
また、相補型とすることによって出力信号のレベルを高めることができるため、センスアンプ３１２が比較的低精度のものであってもよい。
【０１２８】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
また、上述の各図で示した実施形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの記載内容を組み合わせることが可能である。
また、各図の記載内容はそれぞれ独立した実施形態になり得るものであり、本発明の実施形態は各図を組み合わせた一つの実施形態に限定されるものではない。
【符号の説明】
【０１２９】
１０、１０Ａ、１０Ｂ…抵抗変化型記憶素子（ＭＴＪ素子等）
１０Ｃ…相補型セル（相補型抵抗変化型記憶素子）
１０ａ…磁化固定層
１０ｂ…トンネルバリア層
１０ｃ…磁化自由層
２０…書込回路（書き込み手段）
２５…書込み駆動源（カレントソース）
３０…検出部（検出手段）
４０…制御部（制御手段）
５０…切替部（切り替え手段）
３１１…マルチプレクサ
３１２…センスアンプ
３２０…検出装置
３２１…第１検出部（第１の検出手段）
３２２…第２検出部（第２の検出手段）
【図１】
2018088300.tif 000005
【図２】
2018088300.tif 000006
【図３】
2018088300.tif 000007
【図４】
2018088300.tif 000008
【図５】
2018088300.tif 000009
【図６】
2018088300.tif 000010
【図７】
2018088300.tif 000011
【図８】
2018088300.tif 000012
【図９】
2018088300.tif 000013
【図１０】
2018088300.tif 000014
【図１１】
2018088300.tif 000015
【図１２】
2018088300.tif 000016
【図１３】
2018088300.tif 000017
【図１４】
2018088300.tif 000018
【図１５】
2018088300.tif 000019
【図１６】
2018088300.tif 000020
【図１７】
2018088300.tif 000021