【事件の表示】
　特許第３３８０３４７号「Ｇｍ−Ｃフィルタ」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３８０３４７号の請求項１ないし３に係る特許を維持する。
【理　由】
【1】    手続きの経緯
　特許第3380347号の発明に係る出願は、平成7年1月27日に特許出願されたものであって、その発明の特許（請求項の数6）は平成14年12月13日に設定登録がなされ、平成15年2月24日に特許公報が発行され、平成15年8月22日に板垣久恵からその特許（請求項1乃至3）について特許異議の申立てがなされ、その後、その特許（請求項1乃至3）について期間を指定して平成16年5月14日付で取消しの理由が通知され、その指定期間内である平成16年7月14日に訂正請求がなされたものである。
　
【2】     訂正の適否についての判断
（1）訂正の内容
ａ．特許請求の範囲の請求項１
「容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、
　該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、
　前記調整信号を形成するための設定信号を出力する調整信号設定手段と、
　前記Ｇｍアンプの出力特性を設定するためのバイアス信号を発生する自己調整用バイアス信号発生回路と、を備え、
　前記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成することを特徴とするＧｍ−Ｃフィルタ。」を、
「容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、
　該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、
　前記調整信号を形成するための設定信号を出力する調整信号設定手段と、
　前記Ｇｍアンプの出力特性を設定するためのバイアス信号を、前記Ｇｍ−Ｃフィルタ回路の動作中に入力される基準クロック信号に基づいて発生する自己調整用バイアス信号発生回路と、を備え、
　前記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成することを特徴とするＧｍ−Ｃフィルタ。」と訂正する。
　ｂ．明細書【００１３】欄の
「【課題を解決するための手段】
上記目的を達成するため、請求項１に係るＧｍ−Ｃフィルタは、容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、前記調整信号を形成するための設定信号を出力する調整信号設定手段と、前記Ｇｍアンプの出力特性を設定するためのバイアス信号を発生する自己調整用バイアス信号発生回路と、を備え、前記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成することを特徴としている。」を、
「【課題を解決するための手段】上記目的を達成するために、請求項１に係るＧｍ−Ｃフィルタは、容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、前記調整信号を形成するための設定信号を出力する調整信号設定手段と、前記Ｇｍアンプの出力特性を設定するため　のバイアス信号を、前記Ｇｍ−Ｃフィルタ回路の動作中に人力される基準クロ　ック信号に基づいて発生する自己調整用バイアス信号発生回路と、を備え、別　記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき　、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例し　た調整信号を形成することを特徴としている。」と訂正する。
　
（2）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
Ａ．訂正事項ａ
　訂正事項ａは、請求項１に記載された自己調整用バイアス信号発生回路について、Ｇｍ−Ｃフィルタ回路の動作中入力される基準クロック信号に基づいてバイアス信号を発生する点を限定したものであり、特許請求の範囲の減縮を目的とする訂正に該当する。
　この訂正は、特許明細書段落0024及び段落0024において引用されている段落0004に記載されていたものであり、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
Ｂ．訂正事項ｂ
　訂正事項ｂは、訂正後の請求項１の記載と発明の詳細な説明との整合をとるための訂正であり、明りょうでない記載の釈明を目的とする訂正に該当する。
　この訂正は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
（3）以上のとおり、上記訂正は特許法第120条の4第2項及び同条第3項において準用する特許法第126条第2項及び第3項の規定に適合するので、当該訂正を認める。　
　
　
【3】    特許異議の申立てについての判断
（1）本件発明
　上記【2】のとおり訂正が認められるから、本件の請求項1乃至3に係る発明（以下、「本件発明1」、「本件発明2」、「本件発明3」という。）は上記訂正に係る訂正明細書の特許請求の範囲の請求項1乃至3に記載された以下のとおりのものである。
「【請求項1】容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、
　該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、
　前記調整信号を形成するための設定信号を出力する調整信号設定手段と、
　前記Ｇｍアンプの出力特性を設定するためのバイアス信号を、前記Ｇｍ−Ｃフィルタ回路の動作中に入力される基準クロック信号に基づいて発生する自己調整用バイアス信号発生回路と、を備え、
　前記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成することを特徴とするＧｍ−Ｃフィルタ。
【請求項2】前記調整信号設定手段が出力する設定信号は、少なくとも1ビット以上のデジタル設定信号であることを特徴とする請求項1記載のＧｍ−Ｃフィルタ。
【請求項3】前記自己調整用バイアス信号発生回路は、前記Ｇｍ−Ｃフィルタ回路に用いられているＧｍアンプと同じ構成のＧｍアンプと容量からなり且つ基準クロック信号が入力されるフィルタ回路と、該フィルタ回路の出力信号と前基準クロック信号との位相差を求める位相比較器と、積分器とから構成されるＰＬＬ回路で形成されることを特徴とする請求項1又は2記載のＧｍ−Ｃフィルタ。」
　
（2）引用刊行物に記載された発明
（2-1）当審が平成16年5月14日付で通知した取消しの理由で引用した刊行物1（特開平6-77817号公報、異議申立人の提出した甲第1号証）には、以下のことが記載されている。
（イ）この発明の周波数特性自動調整回路では、時分割で調整とフィルタリングを行い、調整期間では基準信号を入力信号同様フィルタ回路に通し、このフィルタ回路内から出力可能な移相信号を取り出し、基準信号と移相信号を位相比較して、まず基準信号でフィルタを調整し、フィルタ処理する期間では所望の周波数に、ある所定の比で調整値をシフトすることにした。（段落0009）
（ロ）上記した手段により、基準信号をフィルタに通すことから入力信号に対する動作と全く同じになり、動作状態の違いによる誤差が発生しない。また、基準信号に対して調整した後にフィルタ回路の周波数特性をシフトするので、所定の比にドリフトがなければ、ドリフトも発生しない。（段落0010）
（ハ） 以下、この発明の実施例につき、図面を参照して詳細に説明する。図１はこの発明の一実施例を示す、システム図である。図１において、入力信号をスイッチＳＷの一方の固定端子Ｓａを入力端子ＩＮに接続し、他方の固定端子Ｓｂを基準信号発生回路１０の基準信号出力に接続する。スイッチＳＷの出力端子Ｓｃを、外部から周波数特性の制御が可能なフィルタ回路１１に入力する。フィルタ回路１１は内部信号により、入力された信号に対して、位相が０度の信号と９０度の信号をそれぞれ出力する。各位相信号を位相比較回路１２に入力し、比較結果を外付けのコンデンサＣｏにより平滑する。平滑電圧に基づいて直流電流源ＩＢの電流を制御する。直流電流源ＩＢの電流は、ＤＡコンバーター（ＤＡＣ）回路１３の基準電流としてここに流す。
　ＤＡＣ回路１３の出力電流Ｉｏは、フィルタ回路１１の周波数特性を制御する制御端子に接続する。ＤＡＣ回路１３はデコード値制御回路１４からの信号を入力する。デコード値制御回路１４，スイッチＳＷおよび位相比較回路１２は外部からの制御端子Ｃｔに供給された調整タイミングパルスＰａにより動作状態を制御する。
　図１に構成されたシステムを、ＳＥＣＡＭ方式テレビジョン受像機に用いられるベルフィルタに適応した場合を例にとり、その動作を説明する。基準信号発生回路１０は、ＰＡＬ方式色副搬送波発振回路の発振信号ｆｓｃを用いるものとする。また、調整タイミングパルスＰａは垂直帰線期間のブランキング信号であると想定し、フィルタ回路１１は電流制御可能なベルフィルタとする。調整タイミングパルスＰａにより垂直帰線期間にフィルタ回路１１の自動調整を行い、それ以外の期間では所望の周波数特性で動作する状態について説明する。
　垂直帰線期間ではスイッチＳＷは固定端子Ｓｂ側に倒れ基準信号を出力しており、位相比較回路１３は動作状態、デコード値制御回路１２ではＤＡＣ回路１３に対し基準信号に対応するデータを出力している。基準信号発生回路１０から出力された基準信号は、スイッチＳＷを通りフィルタ回路１１に供給する。このとき、フィルタ回路１１の内部に、基準信号に対し０度の位相を持つ信号と９０度の位相を持つ信号が存在する。これら信号を取り出し、位相比較回路１２に入力する。フィルタの特性が設定した周波数特性通りになっていれば、０度と９０度の位相差を持つが、設定からずれている場合には、９０度位相の信号が現実には９０度からずれる。位相比較回路１２ではこのずれを検出し、コンデンサＣｏにより平滑し、直流電圧を発生する。
　この直流電圧によりＤＡＣ回路１３の基準電流である直流電流源ＩＢの電流を制御する。ＤＡＣ回路１３のデコード値が１０進数で「３０」という値であるとすると、出力電流Ｉｏは「３０」という正規化された値をもつことになる。直流電流源ＩＢの電流変化により「３０」という値は変化しないが、出力電流Ｉｏの絶対値は変化する。従って、周波数特性が設計した値からずれている場合には、位相誤差により、ＩＢすなわちＩｏが増減し、フィルタ周波数特性を制御する。最終的にこのシステムが収束する点は０度と９０度信号の位相差が正確に９０度になる点であり、この点は正確に基準信号の周波数と一致する。（段落0011、0012，0013，0014，0015，図1）
（ニ） 調整期間外でスイッチＳＷは入力信号側に倒れ、位相比較回路１２はカットオフし、デコード値制御回路１４は調整データとある比にある数になるようデータを出力する。位相比較回路１２はカットオフであり、コンデンサＣｏの容量に対し充放電を行わない。従って、コンデンサＣｏの電位は保持され、直流電流源ＩＢへの制御状態を保持し、その電流値も保持する。この期間でＤＡＣ回路１３のデコード値は１０進数で「２９」であるとすると、調整期間の値から「２９／３０」に電流が減少することになる。従って、フィルタの制御電流Ｉｏが変化することから、フィルタの周波数特性も「２９／３０」だけシフトする。シフトした後は入力信号に対して所望の特性が得られるようにデコードしてあるので、ベルフィルタとして良好に動作する。（段落0016）
（2-2）同じく、当審が平成16年5月14日付で通知した取消しの理由で引用した刊行物2（特開平6-61791号公報、異議申立人の提出した甲第2号証）には、以下のことが記載されている。
（ホ）Ｇｍアンプを用いた１次ローパスフィルタを図１３に示す。差動電圧入力、片側電流出力のＧｍアンプ８０、及び、容量（以下、該容量の大きさを単に”Ｃ”と示す場合がある。）８１からなる。該フィルタの、入力信号Ｖin８２に対する出力電圧Ｖout８３の伝達特性Ｔ４（ｓ）は、下記数４に示すとおりであり、遮断周波数ｆｃはＧｍ／（Ｃ・２π）となる。（段落0006、図13）
（ヘ）同じく、Ｇｍアンプを用いた、２次のバイカットローパスフィルタを図１４に示す。該フィルタは、差動電圧入力かつ片側電流出力のＧｍアンプ８４，８５と、容量８６，８７とからなる。該フィルタにおける、入力信号Ｖin８８に対するＶout８９の伝達特性Ｔ５（ｓ）は、下記数５に示すとおりである。（段落0008、図14）
（2-3）さらに、同じく、当審が平成16年5月14日付で通知した取消しの理由で引用した刊行物3（特開平7-7374号公報、異議申立人の提出した甲第3号証）には、以下のことが記載されている。
（ト）自動調整回路に入力された基準信号は低域通過フィルタ（ＬＰＦ）もしくは、帯域通過フィルタ（ＢＰＦ）を通過することで含まれている高調波成分もしくはクロストーク成分が抑圧される。高調波成分もしくはクロストーク成分が抑圧された基準信号は位相比較器と調整用フィルタにそれぞれ入力される。調整用フィルタに入力された信号は約９０度位相が回り位相比較器に入力される。両信号の位相差である位相比較器の出力信号は信号変換手段によりフィルタの制御信号に変換されて調整用フィルタにフィードバックされる。前記フィルタの制御信号により位相比較器での両入力信号の位相差が正確に９０度となるように調整用フィルタの遮断周波数が調整される。この結果フィルタの制御信号はＩＣ内の素子バラ付きを補償した信号となる。この制御信号を被調整フィルタに印加することでフィルタの自動調整が行われる。（段落0005）
（チ）以下、本発明の一実施例を図１及び図２を用いて説明する。基準信号源１の信号が基準信号の高調波成分もしくはクロストーク成分を抑圧する手段であるフィルタ２を介して２分割され一方は調整用フィルタ３を通って位相検波器４へ入力され（図２の２）、他方は直接、位相比較器４へ入力され（図２の１）、両信号の位相差が検出される（図２の３）。位相比較器４の出力は平滑されて信号変換回路５によってフィルタの遮断周波数制御信号に変換され、調整フィルタ３と被調整フィルタ６に負帰還される。この結果、図２の３のごとく基準信号の２倍の周波数でデューディが５０％となるように帰還がかかる。つまり基準信号周波数において調整用フィルタ３は９０度位相が回るように遮断周波数が調整される。前記遮断周波数制御信号を用いて調整フィルタ３と等しいか、相関する被調整フィルタ６を制御することで、ＩＣ内の素子バラつきを補償する自動調整が実現できる。しかし、このとき基準信号に高調波成分もしくはクロストーク成分が含まれていると、信号のデューティがズレてしまう（図２の４）。しかしこの信号も調整用フィルタ３を通ると調整用フィルタ３自身の周波数特性にしたがって高調波成分は抑圧され、デューティのズレは少なくなる（図２の５）。この結果位相比較器４へ入力される二つの信号はデューティの異なった信号となり位相の検波結果に誤差が生じる（図２の６）。検波誤差の原因である高調波歪を除去するために前記高調波成分もしくはクロストーク成分を抑圧するフィルタ２を挿入する。このフィルタは低域通過フィルタ（以下、ＬＰＦと略す。）でも帯域通過フィルタ（以下、ＢＰＦと略す。）でもよく、基準信号１の基本波成分は通過させ、高調波成分は抑圧するような周波数特性を有するものであれば良い。以上本実施例によればクリスタル等の高調波成分を含む基準信号源を用いても精度の良いフィルタの自動調整回路を実現できる。（段落0006、図1、2）
　
（3）対比・判断
（3-1）本件発明1について
　本件発明1と刊行物1に記載された発明とを比較すると、両者は、少なくとも次の点で相違する。
（ａ）本件発明1が、「入力信号が入力される被調整フィルタであるＧｍ−Ｃフィルタ回路と、Ｇｍ−Ｃフィルタを構成するＧｍアンプの出力特性を設定するためのバイアス信号を、Ｇｍ−Ｃフィルタ回路が動作中に逐次入力される基準クロック信号に基づいて発生する自己調整用バイアス信号発生回路を有している」のに対して、刊行物1に記載された発明は、基準信号と入力信号とを同じ被調整フィルタ回路に通し、これらを所定のタイミングで切り換えることにより、自らのフィルタの周波数特性そのものをチェックして調整する点で相違する。
　次に、この相違点（ａ）について検討する。
　「入力信号が入力される被調整フィルタであるＧｍ−Ｃフィルタ回路と、Ｇｍ−Ｃフィルタを構成するＧｍアンプの出力特性を設定するためのバイアス信号を、Ｇｍ−Ｃフィルタ回路が動作中に逐次入力される基準クロック信号に基づいて発生する自己調整用バイアス信号発生回路を有している」ことは刊行物1乃至3のいずれにも記載ないし示唆もされていなく、また、当業者に自明又は周知の事項でもない。
　したがって、本件発明1は少なくとも上記相違点（ａ）に係る構成において当業者が容易に発明することができたものとは認められない。
（3-2）本件発明2について
　本件発明2と刊行物1に記載された発明とを比較すると、本件発明2は本件発明1を引用しているから、少なくとも（3-1）と同じ相違点（ａ）で相違し、これについての検討内容も（3-1）と同じである。
　したがって、本件発明2は少なくとも上記相違点（ａ）に係る構成において当業者が容易に発明することができたものとは認められない。
（3-3）本件発明3について
　本件発明3と刊行物1に記載された発明とを比較すると、本件発明3は本件発明1を引用しているから、少なくとも（3-1）と同じ相違点（ａ）で相違し、これについての検討内容も（3-1）と同じである。
　したがって、本件発明3は少なくとも上記相違点（ａ）に係る構成において当業者が容易に発明することができたものとは認められない。
　
（4）むすび
　以上のとおりであるから、特許異議申立の理由及び証拠によっては、請求項1乃至3に係る発明についての特許を取消すことができない。
　また、他に請求項1乃至3にかかる発明についての特許を取消すべき理由を発見しない。
　よって、結論のとおり決定する。　
【異議決定日】
平成１６年９月８日（２００４．９．８）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
Ｇｍ−Ｃフィルタ
（５７）【特許請求の範囲】
　【請求項１】　容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、
　該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、
　前記調整信号を形成するための設定信号を出力する調整信号設定手段と、
　
前記Ｇｍアンプの出力特性を設定するためのバイアス信号を、前記Ｇｍ−Ｃフィルタ回路の動作中に入力される基準クロック信号に基づいて
　前記調整信号形成手段は、前記調整信号設定手段で設定される設定信号に基づき、前記自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成することを特徴とするＧｍ−Ｃフィルタ。
　【請求項２】　前記調整信号設定手段が出力する設定信号は、少なくとも１ビット以上のデジタル設定信号であることを特徴とする請求項１記載のＧｍ−Ｃフィルタ。
　【請求項３】前記自己調整用バイアス信号発生回路は、前記Ｇｍ−Ｃフィルタ回路に用いられているＧｍアンプと同じ構成のＧｍアンプと容量とからなり且つ基準クロック信号が入力されるフィルタ回路と、該フィルタ回路の出力信号と前記基準クロック信号との位相差を求める位相比較器と、積分器とから構成されるＰＬＬ回路で形成されることを特徴とする請求項１又は２記載のＧｍ−Ｃフィルタ。
　【請求項４】前記調整信号設定手段は、前記Ｇｍ−Ｃフィルタ回路の実際の出力特性に応じて前記設定信号を設定することを特徴とする請求項１乃至３の何れかに記載のＧｍ−Ｃフィルタ。
　【請求項５】前記Ｇｍ−Ｃフィルタ回路は、複数のＧｍアンプ又は複数の容量のうちの何れかを選択することにより前記フィルタ特性を変更可能な回路であって、前記Ｇｍアンプ又は前記容量を、これらが接続されている回路から物理的に切断する切断手段を備えることを特徴とする請求項１乃至４の何れかに記載のＧｍ−Ｃフィルタ。
　【請求項６】前記調整信号形成手段は、複数の電流源のうちの何れかを選択して前記調整信号を形成するようにした手段であって、前記電流源を、これらが接続されている回路から物理的に切断する切断手段を備えることを特徴とする請求項１乃至５の何れかに記載のＧｍ−Ｃフィルタ。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、Ｇｍ−Ｃフィルタの改良に関し、特に、周波数特性精度の高いＧｍ−Ｃフィルタに関する。
　【０００２】
　【従来の技術】
　従来、Ｇｍ−Ｃフィルタは、スイッチキャパシタフィルタ等のサンプリング系フィルタと異なり時間連続系フィルタであるために高速化が容易であるという特徴がある。しかし、スイッチキャパシタフィルタに比較して周波数特性精度が低いために、広く実用化されてはいない。
　【０００３】
　図１３は、従来のＧｍ−Ｃ型低域通過フィルタを使用したＧｍ−Ｃフィルタ回路Ｆの一例を示したものであり、例えば、自己調整用バイアス発生回路としてのＰＬＬ回路１０と、例えば、Ｇｍアンプ及び容量から構成されるＧｍ−Ｃフィルタ型低域通過フィルタで構成される調整対象のフィルタである調整フィルタ１３′とから構成され、ＰＬＬ回路１０において基準クロック信号ＣＫをもとに所定のバイアス電流ｉＰＬＬを形成して調整フィルタ１３′に供給し、調整フィルタ１３′がこのバイアス電流ｉＰＬＬに応じた出力特性をもって作動するようになされている。
　【０００４】
　このＰＬＬ回路１０は、例えば、Ｇｍアンプ、容量から構成されるＧｍ−Ｃ型低域通過フィルタで形成される基準フィルタ５１と、排他的論理和回路からなる位相比較器５２と、例えば低域通過フィルタで構成される積分器５３と、コンパレータ５４及び５５とから構成され、基準フィルタ５１とコンパレータ５４とを介して入力した、例えば、水晶発振器等からの基準クロック信号ＣＫと、コンパレータ５５を介して入力した基準クロック信号ＣＫとの排他的論理和を位相比較器５２において求め、これを出力信号ｆｈとして積分器５３に出力し、積分器５３で出力信号ｆｈを積分処理した値を基準フィルタ５１にバイアス電流ｉＰＬＬとして供給すると共に、調整フィルタ１３′にもバイアス信号電流ｉＰＬＬとして供給するようになされている。ここで、積分器５３はいわゆる完全積分器でもよく、また、低域通過フィルタと等価である不完全積分器でもよく、ＰＬＬ回路１０の回路構成に適した積分器が適用される。
　【０００５】
　図１４は、基準フィルタ５１の出力特性を表したものである。この基準フィルタ５１は、低域通過フィルタ特性を有すると同時に、位相遅れが低域では位相シフト０度、高域では位相シフト１８０度、カットオフ周波数のところで位相シフト９０度となる位相特性を有するように形成されている。すなわち、図１３において、基準フィルタ５１への入力信号、すなわち、基準クロック信号ＣＫの周波数がカットオフ周波数ｆｃに一致している場合には、基準フィルタ５１及びコンパレータ５４を通過して入力される基準クロック信号ＣＫと、コンパレータ５５を通過して入力される基準クロック信号ＣＫとの排他的論理和を位相比較器５２で求めたとき、位相比較器５２からの出力信号ｆｈは、周波数が基準クロック信号ＣＫの２倍で、且つ、高レベル論理と低レベル論理のそれぞれの期間が等しいデューティ比５０％の信号となる。このとき、位相比較器５２からの出力信号ｆｈを積分器５３で積分処理した直流出力レベルは、デューティ比５０％であるので変動せず、位相ロック状態が実現できるようになっている。
　【０００６】
　このとき、仮に、基準フィルタ５１のカットオフ周波数ｆｃがカットオフ周波数の設計値ｆｃ＊よりも小さいときには、図１５に示すように、その位相遅れは設計値よりも大きくなる。この結果、位相比較器５２の出力信号ｆｈは高レベル論理の期間が低レベル論理の期間よりも短くなり、積分器５３の出力レベルを低下させる方向に動作する。そして、この出力レベルが下がったときにバイアス電圧を発生させる回路では、全てのＧｍアンプのＧｍ値が上がるように形成されおり、このＧｍアンプのＧｍ値を増加させることに伴い基準フィルタ５１のカットオフ周波数が設計値ｆｃ＊に等しくなる方向にシフトし、設計値ｆｃ＊に等しくなったときに積分器５３の出力信号レベルが一定レベルとなり、逆に、積分器５３の出力レベルが増加する方向に動作したとき、ＧｍアンプのＧｍ値が下がるように形成され、これに伴い基準フィルタ５１のカットオフ周波数が設計値ｆｃ＊に等しくなる方向にシフトし、設計値ｆｃ＊に等しくなったときに積分器５３の出力信号レベルが一定レベルとなり、位相ロック状態となるようになされている。
　【０００７】
　【発明が解決しようとする課題】
　しかしながら、例えば、図１３に示す上記従来のＧｍ−Ｃフィルタにおいて、ＰＬＬ回路１０を構成するＧｍ−Ｃ型低域通過フィルタで構成される基準フィルタ５１とバイアス電流調整対象である調整フィルタ１３′とが同一に構成され、そのＧｍアンプの入力電圧に対する出力電流の比である相互コンダクタンスを表すＧｍ値及び容量値も共に同一に形成されていることを前提とする。そして、ＰＬＬ回路１０において、基準フィルタ５１の出力信号と、基準クロック信号ＣＫとをもとにバイアス電流ｉＰＬＬを形成してこれを調整フィルタ１３′にも供給するようにし、このとき、ＰＬＬ回路１０において基準フィルタ５１の出力信号が所定の出力特性となるようにバイアス電流ｉＰＬＬを調整することによって、調整フィルタ１３′の出力特性を基準フィルタ５１の出力特性と同一となるようにし、このようにして調整フィルタ１３′の出力特性を所定の出力特性に設定するようにした場合等には、例えば、調整フィルタ１３′及び基準フィルタ５１が同一の出力特性となるように予め設計されているものとすると、調整フィルタ１３′及び基準フィルタ５１には同一のバイアス電流ｉＰＬＬが供給されるようになされているので、その出力特性も同一となるはずである。しかしながら、調整フィルタ１３′及び基準フィルタ５１を構成する各Ｇｍアンプは、ＭＯＳＦＥＴの素子間のばらつき等の影響により設計値通りに実現することができないために、調整フィルタ１３′及び基準フィルタ５１の出力特性に誤差が生じてしまうという問題がある。
　【０００８】
　例えば、今、基準フィルタ５１を図１６に示すように、ＧｍアンプＡＭＰ１〜ＡＭＰ４及び容量Ｃ１，Ｃ２で構成し、ＧｍアンプＡＭＰ１〜ＡＭＰ３を直列に接続し、基準クロック信号ＣＫがＧｍアンプＡＭＰ１に入力されるようになされ、ＧｍアンプＡＭＰ１の出力がＧｍアンプＡＭＰ２及びＡＭＰ４に入力され、ＧｍアンプＡＭＰ２の出力がＧｍアンプＡＭＰ３に入力され、ＧｍアンプＡＭＰ３及びＧｍアンプＡＭＰ４の出力がＧｍアンプＡＭＰ２及びＡＭＰ４に入力され、さらに、ＧｍアンプＡＭＰ１とＡＭＰ２との間に容量Ｃ１が、また、ＧｍアンプＡＭＰ２とＡＭＰ３との間に容量Ｃ２が接続され、ＧｍアンプＡＭＰ２の出力を基準フィルタ５１の出力信号として出力するように構成したものとする。
　【０００９】
　このとき、この基準フィルタ５１のカットオフ周波数ｆｃは、その伝達関数からＧｍアンプＡＭＰ２及びＡＭＰ３のＧｍ値の相乗平均に比例して決定されることがわかる。このとき、調整フィルタ１３′をＧｍアンプＡＭＰ１′〜ＡＭＰ４′及び容量Ｃ１′及びＣ２′によって、図１６に示す基準フィルタ５１と同一構成に形成し、これらＧｍアンプの各Ｇｍ値及び容量値も、基準フィルタ５１の対応するＧｍ値及び容量値とそれぞれ同一設計値となるように設定したものとする。
　【００１０】
　このとき、基準フィルタ５１のカットオフ周波数ｆｃはＧｍアンプＡＭＰ２及びＡＭＰ３のＧｍ値の相乗平均に比例することから、仮に、基準フィルタ５１のＧｍアンプＡＭＰ２及びＡＭＰ３のＧｍ値の相乗平均が調整フィルタ１３′のＧｍアンプＡＭＰ２′及びＡＭＰ３′のＧｍ値の相乗平均に比べて１％大きいならば、基準フィルタ５１のカットオフ周波数ｆｃ５１は調整フィルタ１３′のカットオフ周波数ｆｃ１３に比べて１％大きくなることになる。
　【００１１】
　このように、調整フィルタ１３′及び基準フィルタ５１をそれぞれ対応する各ＧｍアンプのＧｍ値を全く同一に設計した場合でも、プロセスの問題等によって誤差が発生するために、調整フィルタ１３′及び基準フィルタ５１の性能を完全に一致させることができず、調整フィルタ１３′を所望とする性能に設定することができないという問題があり、しかも、この誤差はＬＳＩにおいて頻繁に用いられているスイッチキャパシタフィルタ等に比べて大きいために、高速化が容易であるという利点があるにも関わらず、実用に供することができない状態であった。
　【００１２】
　そこで、この発明は、上記従来の未解決の課題に着目してなされたものであり、高精度に周波数特性を設定可能なＧｍ−Ｃフィルタを提供することを目的としている。
　【００１３】
　【課題を解決するための手段】
　上記目的を達成するために、請求項１に係るＧｍ−Ｃフィルタは、容量と調整信号に応じて相互コンダクタンスを制御可能に形成されたＧｍアンプとで構成され、所定のフィルタ特性を有するＧｍ−Ｃフィルタ回路と、該Ｇｍ−Ｃフィルタ回路のフィルタ特性を調整するための調整信号を形成する調整信号形成手段と、前記調整信号を形成するための設定信号を出力する調整信号設定手段と、
前記Ｇｍアンプの出力特性を設定するためのバイアス信号を、前記Ｇｍ−Ｃフィルタ回路の動作中に入力される基準クロック信号に基づいて
　【００１４】
　また、請求項２に係るＧｍ−Ｃフィルタは、請求項１に記載の調整信号設定手段が出力する設定信号は、少なくとも１ビット以上のデジタル設定信号であることを特徴としている。
　【００１５】
　また、請求項３に係るＧｍ−Ｃフィルタは、請求項１又は２に記載の自己調整用バイアス信号発生回路は、前記Ｇｍ−Ｃフィルタ回路に用いられているＧｍアンプと同じ構成のＧｍアンプと容量とからなり且つ基準クロック信号が入力されるフィルタ回路と、該フィルタ回路の出力信号と前記基準クロック信号との位相差を求める位相比較器と、積分器とから構成されるＰＬＬ回路で形成されることを特徴としている。
　【００１６】
　また、請求項４に係るＧｍ−Ｃフィルタは、請求項１乃至３の何れかに記載の調整信号設定手段は、前記Ｇｍ−Ｃフィルタ回路の実際の出力特性に応じて前記設定信号を設定することを特徴としている。
　【００１７】
　また、請求項５に係るＧｍ−Ｃフィルタは、請求項１乃至４の何れかに記載のＧｍ−Ｃフィルタ回路は、複数のＧｍアンプ又は複数の容量のうちの何れかを選択することにより前記フィルタ特性を変更可能な回路であって、前記Ｇｍアンプ又は前記容量を、これらが接続されている回路から物理的に切断する切断手段を備えることを特徴としている。さらに、請求項６に係るＧｍ−Ｃフィルタは、請求項１乃至５の何れかに記載の調整信号形成手段は、複数の電流源のうちの何れかを選択して前記調整信号を形成するようにした手段であって、前記電流源を、これらが接続されている回路から物理的に切断する切断手段を備えることを特徴としている。
　【００１８】
　【００１９】
　【００２０】
　【００２１】
　【００２２】
　【００２３】
　【００２４】
　以下に、本発明の実施例を説明する。図１は、本発明の第１実施例におけるＧｍ−ＣフィルタＦの概略構成を示す構成図である。この第１実施例におけるＧｍ−ＣフィルタＦは、基準クロック信号ＣＫに基づきバイアス電流ｉＰＬＬを形成して出力する自己調整用バイアス信号発生回路としてのＰＬＬ回路１０と、オペレータの設定信号に基づき所定のデジタル設定信号Ｆｓを出力する調整信号設定手段としてのデジタル制御回路１１と、デジタル制御回路１１からのデジタル設定信号ＦｓとＰＬＬ回路１０からのバイアス電流ｉＰＬＬとをもとに所定のバイアス電流ｉＢＩＡＳを形成して調整フィルタ１３に出力する、Ｇｍ−Ｃ型低域通過フィルタで構成される調整信号形成手段としてのバイアス電流制御回路１２と、Ｇｍ−Ｃフィルタ回路としての調整フィルタ１３とから構成されている。
　【００２５】
　ここで、ＰＬＬ回路１０は、図１３に示す従来のＰＬＬ回路１０と同様であり、積分器５３の出力信号はバイアス電流ｉＰＬＬとしてバイアス電流制御回路１２に供給されると共に、基準フィルタ５１にも供給されている。そして、フィルタ回路としての基準フィルタ５１は、図１６に示す従来の基準フィルタ５１と同一であり、ＧｍアンプＡＭＰ１〜ＡＭＰ４と、容量Ｃ１及びＣ２とから構成されると共に、積分器５３からのバイアス電流ｉＰＬＬの出力ラインＶＰＬＬと接地ラインＶＳＳとの間に、後述のＦＥＴ１２と共に電流−電圧変換回路としてのカレントミラー回路を構成するＦＥＴ１１が接続されて形成されている。そして、このフィルタ特性は、図１４に示すように、低域では位相遅れは０度、高域では位相遅れは１８０度、入力信号の周波数がカットオフ周波数と等しいとき位相遅れは９０度となるように構成されている。
　【００２６】
　そして、ＧｍアンプＡＭＰ１〜ＡＭＰ４は、例えば、図２に示すように、これらは同一に形成され、正負信号をゲート端子に入力する入力ＭＯＳＦＥＴであるＦＥＴ３及びＦＥＴ４と、同相信号調整用の信号をゲート端子に入力するロード用ＭＯＳＦＥＴであるＦＥＴ１及びＦＥＴ２とから構成され、ＦＥＴ１及びＦＥＴ２のソース側が電源ラインＶＤＤに接続され、ＦＥＴ１及びＦＥＴ３のドレイン側が接続され、同様に、ＦＥＴ２及びＦＥＴ４のドレイン側が接続され、ＦＥＴ３及びＦＥＴ４のソース側が、カレントミラー回路を構成するＦＥＴ１２のドレイン側に接続され、ＦＥＴ１２のソース側は接地ラインＶＳＳに接続され、ＦＥＴ１〜ＦＥＴ４のドレイン側で出力信号を取り出すようになされている。
　【００２７】
　一方、デジタル制御回路１１は、例えばマイクロコンピュータ等で構成され、例えば、オペレータが調整フィルタ１３の出力特性に応じて所定の電流指令値をキー入力することにより、８ビットのデジタル設定信号Ｆｓを出力する。このとき、このデジタル設定信号Ｆｓの各ビットはデコーダ回路を介して後述の図３に示す各スイッチ２９〜３６にそれぞれ対応し、デジタル設定信号Ｆｓに応じて各スイッチ２９〜３６が作動するようになされている。
　【００２８】
　バイアス電流制御回路１２は、例えば、図３に示すように、カレントミラー回路を構成する、それぞれ発生電流の異なる電流を発生する定電流源である調整信号発生源としてのバイアス電流源２０〜２８と、バイアス電流源２１〜２８を選択するためのスイッチ２９〜３６とから構成され、バイアス電流源２０はＰＬＬ回路１０からのバイアス電流ｉＰＬＬに応じた所定のバイアス基準電流ｉｒｅｆを発生する。そして、電源ラインＶＤＤとバイアス電圧ラインＶ０との間に、バイアス電流源２１〜２４と各バイアス電流源に対応するスイッチ２９〜３２とが直列に接続された各直列回路が並列に接続されている。また、バイアス電圧ラインＶ０と接地ラインＶＳＳとの間には、スイッチ３３〜３６と各スイッチに対応するバイアス電流源２５〜２８とが直列に接続された各直列回路が並列に接続され、バイアス電流源２１〜２４の発生電流がバイアス基準電流ｉｒｅｆに加算され、バイアス電流源２５〜２８の発生電流がバイアス基準電流ｉｒｅｆから減算されるようになされ、バイアス電流源２０〜２８の発生電流をもとにバイアス電流ｉＢＩＡＳが形成されて調整フィルタ１３に供給されるようになされている。
　【００２９】
　このとき、バイアス電流源２１はバイアス基準電流ｉｒｅｆに比例する８ｉｒの微小電流を発生し、同様に、バイアス電流源２２はバイアス基準電流ｉｒｅｆに比例する４ｉｒの微小電流、バイアス電流源２３はバイアス基準電流ｉｒｅｆに比例する２ｉｒの微小電流、バイアス電流源２４はバイアス基準電流ｉｒｅｆに比例する１ｉｒの微小電流を発生するように形成されている。また、バイアス電流源２５はバイアス基準電流ｉｒｅｆに比例する８ｉｒの微小電流を発生し、バイアス電流源２６はバイアス基準電流ｉｒｅｆに比例する４ｉｒの微小電流を発生し、バイアス電流源２７はバイアス基準電流ｉｒｅｆに比例する２ｉｒの微小電流を発生し、バイアス電流源２８はバイアス基準電流ｉｒｅｆに比例する１ｉｒの微小電流を発生するように形成されている。
　【００３０】
　そして、これら各バイアス電流源２１〜２８に対応する各スイッチ２９〜３６は、デジタル制御回路１１からのデジタル設定信号Ｆｓに基づきオンオフ制御され、８ビットのデジタル信号で構成されるデジタル設定信号Ｆｓの、例えば、最小ビットがスイッチ３６、第２ビット目がスイッチ３５、……、最大ビットがスイッチ２９に対応し、というように各ビットが各スイッチにそれぞれ対応している。そして、デジタル設定信号Ｆｓのビット信号が“１”であるとき、対応するスイッチがオン状態となり所定の対応するバイアス電流源から所定の微小電流が発生される。また、ビット信号が“０”であるとき、対応するスイッチがオフ状態となり所定の対応するバイアス電流源からの電流出力が停止されるようになされている。
　【００３１】
　したがって、各バイアス電流源２１〜２４の発生電流はそれぞれ、８ｉｒ，４ｉｒ，２ｉｒ，１ｉｒに設定されてバイアス基準電流ｉｒｅｆに加算されるようになされ、各バイアス電流源２５〜２８の発生電流はそれぞれ、８ｉｒ，４ｉｒ，２ｉｒ，１ｉｒに設定されてバイアス基準電流ｉｒｅｆから減算されるようになされていることから、オン状態とするスイッチの組み合わせにより、−１５ｉｒ〜＋１５ｉｒの範囲でバイアス基準電流ｉｒｅｆを調整することができるようになされている。
　【００３２】
　そして、これら各バイアス電流源２１〜２８のそれぞれには、図４に示すように、各スイッチ２９〜３６のオンオフ状態を固定するための切断手段としての設定回路１０１が形成されている。各スイッチに対する設定回路１０１は同一構成であるので、ここでは、スイッチ２９にこの設定回路１０１を適用した場合の図４に基づき説明する。この設定回路１０１は、デジタル制御回路１１からのデジタル設定信号Ｆｓを入力しスイッチ２９を制御するためのバッファとしてのインバータ回路９０と、電流を流して焼き切ることのできるメタル層９３及び９４と、メタル層９３及び９４を焼き切るためのプロービング用のパッド９５〜９７と、過電流防止用の抵抗９１及び９２とから構成され、抵抗９１の一端は例えば接地ラインＶＳＳに接続され、他端はメタル層９３を介してデジタル制御回路１１の出力ラインに接続され、メタル層９３の両端にはプロービング用のパッド９５及び９６が接続されている。また、抵抗９２の一端は接地ラインＶＳＳに接続され、その他端はメタル層９４を介してデジタル制御回路１１の出力ラインに接続され、メタル層９４の一端にはプロービング用のパッド９７が接続されている。
　【００３３】
　そして、デジタル設定信号Ｆｓが入力されて、その結果、調整フィルタ１３の最適特性を得ることのできるスイッチ２９の状態が決まるので、この最適状態になるように、プロービング用のパッド９５〜９７に電流を流してメタル層９３及び９４を焼き切ることにより、スイッチ２９がオン又はオフ状態に固定されるようになされている。
　【００３４】
　そして、調整フィルタ１３は、ＰＬＬ回路１０の構成品である図１６に示す基準フィルタ５１に用いられているＧｍアンプと同一機能構成のＧｍアンプで構成され、図５に、調整フィルタ１３の一例を示す。この調整フィルタ１３は、例えば、Ｇｍ−Ｃ構成のリープフロッグ型帯域通過フィルタで形成されている。図中、２０１〜２１３は、図２に示す基準フィルタ５１のＧｍアンプと同じ回路構成のＧｍアンプであり、２１４〜２１９は容量である。これらＧｍアンプＡＭＰ２０１〜２１３の入力電圧に対する出力電流の比である相互コンダクタンスを表すＧｍ値はバイアス電流制御回路１２からのバイアス電流ｉＢＩＡＳにより調整できるようになっている。このとき、調整フィルタ１３に使用するＧｍアンプのＧｍ値は任意のフィルタ特性を実施するために任意のＧｍ値となっている。そして、これら各ＧｍアンプＡＭＰ２０１〜ＡＭＰ２１３とＦＥＴ１１′のドレイン側とが接続され、ＦＥＴ１１′のソース側は接地ラインＶＳＳに接続され、図２に示す各Ｇｍアンプの構成品であるＦＥＴ１２とＦＥＴ１１′とで電流−電圧変換回路としてのカレントミラー回路を構成している。そして、ＦＥＴ１１′のゲート端子にバイアス電流制御回路１２からのバイアス電流ｉＢＩＡＳが入力され、所定の電圧に変換されて、各ＧｍアンプのＧｍ値を制御するようになされている。
　【００３５】
　このように形成されたＧｍ−ＣフィルタＦにおいて、調整フィルタ１３の出力特性の調整を行う場合には、まず、ＰＬＬ回路１０が作動して、基準クロック信号ＣＫを基準フィルタ５１においてフィルタ処理した信号と基準クロック信号ＣＫとをもとにその位相比較器５２の出力信号ｆｈが基準クロック信号ＣＫの２倍の周波数をもつデューティ比５０％の信号となるように、積分器５３からのバイアス電流ｉＰＬＬによって基準フィルタ５１の出力特性を調整する。そして、基準フィルタ５１の出力特性が所定の出力特性に調整され、バイアス電流ｉＰＬＬが一定値となったものとする。
　【００３６】
　このとき、積分器５３の出力であるバイアス電流ｉＰＬＬはバイアス電流制御回路１２にも供給されており、バイアス電流制御回路１２の各スイッチ２９〜３６がオフ状態であるものとすると、バイアス電流源２０のみからバイアス電流ｉＰＬＬに応じた基準電流ｉｒｅｆが発生され、これがバイアス電流ｉＢＩＡＳとして、調整フィルタ１３に供給される。これによって、調整フィルタ１３はこのバイアス電流ｉＢＩＡＳに応じてそのＧｍ値が制御され、所定の出力特性を得ることが可能に設定されることになる。
　【００３７】
　そして、オペレータは例えば、試験用の入力信号を調整フィルタ１３に入力してその出力信号を検出し、このとき、調整フィルタ１３と基準フィルタ５１とのカットオフ周波数が同一に設計されている場合でも各Ｇｍアンプを構成するＭＯＳＦＥＴの素子のばらつき等のために、調整フィルタ１３の出力特性が基準フィルタ５１の出力特性と異なっている場合には、オペレータは、デジタル制御回路１１からその出力特性誤差に応じた電流指令値をキー入力する。
　【００３８】
　これによって、デジタル制御回路１１からは電流指令値で指定された電流を発生させるための８ビットのデジタル設定信号Ｆｓが出力され、例えば、バイアス電流ｉＢＩＡＳを増加させる場合には、スイッチ２９〜３２の何れか又は全部をオン状態とすることによりバイアス電流ｉＢＩＡＳを１ｉｒ〜１５ｉｒの間で増加させることが可能となり、バイアス電流ｉＢＩＡＳを減少させる場合には、スイッチ３３〜３６の何れか又は全部をオン状態とすることによりバイアス電流ｉＢＩＡＳを増減することができる。そして、例えば、スイッチ３２だけオン状態とすることにより、バイアス電流ｉＢＩＡＳを１ｉｒだけ増加させることができ、また、スイッチ２９と３１だけオン状態とすることによりバイアス電流ｉＢＩＡＳを８ｉｒ＋２ｉｒ＝１０ｉｒだけ増加させる、というように、オン状態とするスイッチの組み合わせにより１ｉｒ〜１５ｉｒの間でバイアス電流ｉＢＩＡＳを増加させることができ、同様に、スイッチ３３〜３６をオン状態とするスイッチの組み合わせにより１ｉｒ〜１５ｉｒの間でバイアス電流ｉＢＩＡＳを減少させることができる。
　【００３９】
　したがって、バイアス電流ｉＢＩＡＳが増減することによりそれに応じて調整フィルタ１３の各ＧｍアンプＡＭＰ２０１〜ＡＭＰ２１３のＧｍ値が増減し、これによりカットオフ周波数ｆｃを設計値ｆｃ＊に設定することができ、所定の出力特性を得ることができる。そして、調整フィルタ１３の出力信号が所定の出力特性となったとき、その状態で、各バイアス電流源２１〜２８の各設定回路１０１のプロービング用パッド９５〜９７に電流を流してメタル層９３及び９４を焼き切ることにより、各スイッチ２９〜３６のオンオフ状態が固定され、これによって、調整フィルタ１３の出力特性が所定のフィルタ特性に固定される。
　【００４０】
　したがって、例えば、Ｇｍ−Ｃ型低域通過フィルタを組み込んだＬＳＩを用いた装置等を製品化した場合等には、このＬＳＩを装置に組み込む前、或いは、装置を出荷する前又は後に調整を行う必要があり、装置によってはこのような調整はコスト上昇を招くなどの好ましくないことがあるので、ＬＳＩ出荷前の検査等に、上述のＧｍ−ＣフィルタＦにおいて、デジタル制御回路１１により所定の出力特性となるようなデジタル設定信号Ｆｓを選定し、所定の出力特性となったときに設定回路１０１によって各スイッチをデジタル設定信号Ｆｓに応じてオン又はオフ状態に固定することにより、高精度なフィルタ特性を有するＧｍ−Ｃ型低域通過フィルタを供給することができる。或いは、このＧｍ−ＣフィルタＦの調整をユーザ側で行うようにすることも可能である。また、実際のＬＳＩの出荷検査においては、デジタル制御回路１１がＬＳＩ検査のためのテスター装置に含まれており、テスター装置からプローブ用針をプロービング用パッド９６に当てることで設定信号を与えることが好ましい。
　【００４１】
　また、バイアス電流をデジタルで増減することが可能であるので、各バイアス電流源２１〜２８で発生する微小電流の単位ｉｒを極微小に設定することにより、ほとんど連続的にバイアス電流を可変とすることが可能となって的確な微調整を容易に行うことができ、調整フィルタ部１３の出力特性を、容易確実に所定のフィルタ特性に設定することができる。
　【００４２】
　また、バイアス電流源２０〜２８はカレントミラー回路に構成されているので、温度変化等の環境変化が生じた場合には、ＰＬＬ回路１０からのバイアス電流ｉＰＬＬが変化するが、このとき、バイアス電流源２１〜２８で発生する微小電流はバイアス電流源２０で発生する基準電流ｉｒｅｆに比例するので、この微小電流も環境変化に追従した電流値となり、より高精度にバイアス電流ｉＢＩＡＳの調整を行うことができ、より高精度な出力特性調整を行うことができる。
　【００４３】
　なお、上記第１実施例においては、バイアス電流ｉＢＩＡＳを調整することによりＧｍ値を調整する場合について説明したが、バイアス電流ｉＢＩＡＳに応じた電圧値に対して調整を行うようにすることも可能である。また、上記第１実施例においては、デジタル設定信号Ｆｓを８ビットの信号として形成した場合について説明したが、実際にデジタル制御回路１１をＬＳＩに設ける場合には、符号用に１ビットと、設定値用に４ビットとからなる合計５ビットのデジタル設定信号Ｆｓとすることも可能である。
　【００４４】
　また、上記第１実施例においては、各バイアス電流源２１〜２８で発生させる電流値を二進数の各ビット対応に設定した場合について説明したが、これに限らず任意に設定することができる。また、上記第１実施例においては、電流値の異なる複数の定電流源を設け、これら定電流源を選択するスイッチを設け、デジタル指令信号に応じてスイッチが作動するようにした場合について説明したが、例えば、図６に示すように、ＰＬＬ回路１０からのバイアス電流ｉＰＬＬを微調整するための微調整用バイアス電流を発生する微調整用電流発生回路１４と、上述のＰＬＬ回路１０と、前記微調整用電流発生回路１４からの微調整用バイアス電流とＰＬＬ回路１０からのバイアス電流ｉＰＬＬに応じた基準電流ｉｒｅｆとをもとにバイアス電流ｉＢＩＡＳを形成するバイアス電流制御回路１２ａと調整フィルタ１３とからＧｍ−Ｃフィルタ回路Ｆを構成することも可能である。
　【００４５】
　具体的には、例えば、図７に示すように、カレントミラー回路を構成するＭＯＳＦＥＴからなるＦＥＴ１５１及び１５２と、電流生成用のＦＥＴ１５０とからバイアス電流制御回路１２ａを構成する。これらＦＥＴ１５１及び１５２のソース側は電源ラインＶＤＤに接続され、ＦＥＴ１５１と接地ラインＶＳＳとの間に電流加算用の電流値を任意に設定可能な定電流源１５３が接続され、ＦＥＴ１５２と接地ラインＶＳＳとの間に電流減算用の電流値を任意に設定可能な定電流源１５４が接続され、これら定電流源１５３と１５４とで微調整用電流発生回路１４を構成している。
　【００４６】
　そして、これらＦＥＴ１５１及び１５２と並列に電流生成用のＦＥＴ１５０が接続され、このＦＥＴ１５０のゲート端子にはＰＬＬ回路１０からのバイアス電流ｉＰＬＬが入力されてこのバイアス電流ｉＰＬＬに応じた基準電流ｉｒｅｆに変換され、この基準電流ｉｒｅｆと定電流源１５３及び１５４で発生する電流値とからバイアス電流ｉＢＩＡＳが形成されて調整フィルタ１３に供給されるようになされている。調整フィルタ１３では、上記と同様に、このバイアス電流ｉＢＩＡＳに応じた出力特性を有して作動するようになされている。
　【００４７】
　したがって、例えば、図７のように形成したＧｍ−ＣフィルタＦにおいて調整フィルタ１３の調整を行う場合には、調整フィルタ１３に例えば試験用の信号を入力してその出力特性を検出し、所定の出力特性とならない場合には、定電流源１５３又は１５４の電流値を、例えばその抵抗値をデジタル指令信号に基づいて変更すること等により調整し、所望の出力特性となったとき電流値を固定する。これにより、調整フィルタ１３へのバイアス電流ｉＢＩＡＳを調整し、調整フィルタ１３のフィルタ特性を調整することも可能である。
　【００４８】
　次に、本発明の第２実施例について説明する。図８は、第２実施例におけるＧｍ−ＣフィルタＦの概略構成を表したものであり、基準クロック信号ＣＫに基づき所定のバイアス電流ｉＰＬＬを形成して出力する上記第１実施例と同一構成のＰＬＬ回路１０と、オペレータの設定信号に基づき所定の選択信号Ｆｃを出力する調整手段及び選択手段としてのデジタル制御回路１１ａと、デジタル制御回路１１ａからの選択信号Ｆｃに基づきその出力特性が設定され、ＰＬＬ回路１０からのバイアス電流ｉＰＬＬに応じて作動するＧｍ−Ｃ型低域通過フィルタで構成される調整フィルタ１３ａとから構成されている。
　【００４９】
　そして、調整フィルタ１３ａは、図９に示すように、図１６に示す基準フィルタ５１と同様の構成であるが、各ＧｍアンプＡ１００〜Ａ４００、容量Ｃ１００及びＣ２００はそれぞれ複数のＧｍアンプ及び複数の容量からそれぞれ選択可能に形成されている。すなわち、ＧｍアンプＡ１００は、例えば、図１０に示すようにＧｍ値の異なるＧｍアンプＡ１０１〜Ａ１０４と、この各ＧｍアンプＡ１０１〜Ａ１０４のそれぞれに対応するこれらＧｍアンプを選択するスイッチＳａ１０１〜Ｓａ１０４とから構成され、それぞれ対応するＧｍアンプとスイッチとが直列に接続され、これら直列回路が並列に接続されている。そして、ＧｍアンプＡ２００〜Ａ４００も同様に形成されている。
　【００５０】
　また、容量Ｃ１００は例えば図１１に示すように、容量値の異なる容量Ｃ１０１〜Ｃ１０４と、この容量Ｃ１０１〜Ｃ１０４のそれぞれに対応するこれら容量を選択するスイッチＳｃ１０１〜Ｓｃ１０４とから構成され、それぞれ対応する容量とスイッチとが直列に接続され、この直列回路が並列に接続されている。そして、容量Ｃ２００も同様に形成されている。
　【００５１】
　そして、これら各スイッチＳａ及びＳｃのそれぞれには、上記第１実施例と同様の図４に示す設定回路１０１が接続されている。デジタル制御回路１１ａは、上記第１実施例のデジタル制御回路１１と同様に、例えば、マイクロコンピュータ等で構成され、前記各スイッチＳａ及びＳｃを選択する選択信号Ｆｃを出力し、例えば、選択信号Ｆｃが“１”であるとき対応するスイッチがオン状態となり、選択信号Ｆｃが“０”であるとき対応するスイッチがオフ状態となるように形成されている。
　【００５２】
　そして、このように形成されたＧｍ−ＣフィルタＦにおいて調整フィルタ１３ａの出力特性の調整を行う場合には、上記第１実施例と同様に、まずＰＬＬ回路１０が作動して、基準クロック信号ＣＫを基準フィルタ５１においてフィルタ処理した信号と基準クロック信号ＣＫとをもとにその位相比較器５２の出力信号ｆｈが基準クロック信号ＣＫの２倍の周波数をもつデューティ比５０％の信号となるように、積分器５３からのバイアス電流ｉＰＬＬにより基準フィルタ５１の出力特性が調整される。そして、基準フィルタ５１の出力特性が所定の出力特性に調整され、バイアス電流ｉＰＬＬが一定値となったものとする。
　【００５３】
　オペレータはこの状態から、調整フィルタ１３ａの出力特性の調整を開始する。このとき、積分器５３の出力であるバイアス電流ｉＰＬＬは各ＧｍアンプＡ１００〜Ａ４００に供給されている。そして、オペレータは、デジタル制御回路１１ａからキー入力することにより、調整フィルタ１３ａの各ＧｍアンプＡ１００〜Ａ４００及び容量Ｃ１００，Ｃ２００の各スイッチＳａ及びＳｃに対し、所望のＧｍ値及び容量値であるＧｍアンプ及び容量を選択する選択信号Ｆｃを出力させると共に、例えば試験用の入力信号を調整フィルタ１３ａに入力し、その出力信号を検出する。これによって、選択信号Ｆｃが出力されることにより所定のスイッチがオン状態となり、所望のＧｍ値及び容量値からなるＧｍ−Ｃフィルタが形成される。
　【００５４】
　ここで、ＧｍアンプＡ１００〜Ａ４００のＧｍ値をそれぞれｇｍ１〜ｇｍ４、容量Ｃ１００及びＣ２００の容量値とｃ１及びｃ２とすると、このフィルタ部１４の伝達関数は次式（１）によって表すことができる。
　また、調整フィルタ１３ａのカットオフ周波数ｆｃは次式（２）として表すことができる。
　【００５５】
　　ｆｃ＝（ｇｍ２・ｇｍ３／ｃ１・ｃ２）０．５／２π　　　　　……（２）
　したがって、ｇｍ１〜ｇｍ４，ｃ１及びｃ２を任意に設定することにより、伝達関数及びカットオフ周波数を可変にすることができる。そして、式（２）からわかるように、ｇｍ１〜ｇｍ４を一律にａ倍すると、そのカットオフ周波数ｆｃもａ倍となるのは明らかである。
　【００５６】
　よって、デジタル制御回路１１ａにより調整フィルタ１３ａの各ＧｍアンプのＧｍ値及び容量値を任意に設定した調整フィルタ１３ａの出力信号が、例えば、各ＦＥＴの素子のばらつき等によって、所定の出力特性が得られなかったものとすると、例えば、調整フィルタ１３ａのカットオフ周波数ｆｃを決定するＧｍアンプＡ２００及びＡ３００，容量Ｃ１００及びＣ２００を他の値に変更する。すなわち、デジタル制御回路１１ａからキー入力することにより各スイッチＳａ及びＳｃを操作して他のＧｍ値、容量値を有するＧｍアンプ、容量を作動することにより、調整フィルタ１３ａの出力信号が所望の出力特性となるように調整を行い、所望の出力特性を有する調整フィルタ１３ａを形成する。
　【００５７】
　そして、このようにして所望の出力特性を有する調整フィルタ１３ａが形成されると、上記第１実施例と同様にしてその各スイッチＳａ及びＳｃに形成された設定回路１０１のプロービング用パッド９５〜９７に電流を流すことによって、各スイッチＳａ及びＳｃをオン又はオフ状態に固定することにより、調整フィルタ１３ａから、確実に所望の出力特性を有する出力信号を得ることができる。
　【００５８】
　したがって、例えば、デジタル制御回路１１ａによって上述のように調整を行い、調整フィルタ１３ａのみをＧｍ−Ｃフィルタとして出荷することも可能であり、また、例えば、デジタル制御回路１１ａ，ＰＬＬ回路１０及び調整フィルタ１３ａをＧｍ−Ｃフィルタとして出荷し、ユーザ側で任意に調整することも可能である。
　【００５９】
　また、例えば、選択可能に形成された各Ｇｍアンプ及び容量の値を、それらの組み合わせによって複数の所定の出力特性となるように設定しておき、ユーザ側でその所望の出力特性となるような組み合わせで各Ｇｍアンプ及び容量の値をデジタル制御回路１１ａによって設定することにより、任意に出力特性を設定することも可能である。
　【００６０】
　なお、上記第２実施例においては、ＧｍアンプＡ１００〜Ａ４００、及び容量Ｃ１００、Ｃ２００は、それぞれ特性の異なる４つのＧｍアンプ又は容量から形成される場合について説明したが、特性の異なる任意の複数のＧｍアンプ又は容量から形成することができる。また、上記第１及び第２実施例においては、周波数特性精度の優れた性能を有したＧｍ−Ｃフィルタを実現することができるので、従来のＧｍ−Ｃフィルタ回路のように、相対精度を向上させるためにＭＯＳＦＥＴのチャネル長及びチャネル幅の大きいものを使用することによって、チップサイズが大きくなることはない。
　【００６１】
　なお、上記第１及び第２実施例においては、図２に示すようなＭＯＳＦＥＴで形成されるＧｍアンプにより調整フィルタ１３を構成した場合について説明したが、例えば、図１２に示すようにコモンフィードバック型に構成することも可能である。また、上記第１及び第２実施例においては、自己調整用バイアス信号発生回路としてＰＬＬ回路を用いた場合について説明したが、これに限らず、他のバイアス源を適用することも可能であり、例えば、外部から固定バイアス信号を供給するようにすることも可能である。
　【００６２】
　また、上記第１及び第２実施例においては、調整対象である調整フィルタの出力特性を、調整フィルタへのバイアス電流ｉＢＩＡＳにより調整する場合、或いは、調整フィルタを形成するＧｍアンプ又は容量を選択することによって調整する場合の何れか一方により調整する場合について説明したが、例えば、調整フィルタを図１０及び図１１に示すように複数のＧｍアンプ及び容量で形成し、これらＧｍアンプ及び容量から所望の出力特性を得ることのできるＧｍアンプ及び容量を選択すると共に、各Ｇｍアンプへ供給するバイアス電流ｉＢＩＡＳを調整し、所定の出力特性となるように調整することも可能である。
　【００６３】
　また、上記第１及び第２実施例においては、設定回路１０１ではメタル層９３及び９４に電流を流して焼き切る場合について説明したが、これに限らず例えば、ポリシリコンの層を適用することも可能であり、また、例えば、レーザ光の照射等により切断するようにすることも可能である。さらに、上記第１及び第２実施例においては、図１３に示すように、基準フィルタ５１を利用したＰＬＬ回路を適用した場合について説明したが、例えば、図１７に示すように、基準フィルタ５１に替えて、通常ＰＬＬ回路に頻繁に用いられるような電流／電圧制御型発振器（ＶＣＯ）６１を適用することも可能である。このＶＣＯ６１は、外部からの制御電流又は制御電圧によって発振周波数を変更可能に形成されている。そして、図１７に示すようなＰＬＬ回路によれば、ＶＣＯ６１の発振周波数が基準クロック信号周波数に一致した場合、位相比較器５２の出力信号のデューティ比が５０％となり、積分器５３の出力レベルが一定になって位相ロック状態となる。そして、ＶＣＯ６１の発振周波数が基準クロック周波数より大きい時には位相比較器５２の出力信号のデューティ比が５０％でなくなり、結果として積分器５３の出力レベルが変化して最終的に周波数が一致するように動作して位相ロック状態が実現できる。
　【００６４】
　ここで、ＶＣＯ６１は、例えば図１８に示すように、ＧｍアンプＡＭＰ１１〜ＡＭＰ１３と容量Ｃ１１及びＣ１２とから構成され、ＧｍアンプのＧｍ値は積分器５３の出力信号であるバイアス電流ｉＰＬＬに応じて決定され、Ｇｍ値が大きい場合には発振周波数が大きくなり、逆に、Ｇｍ値が小さい場合には発振周波数が小さくなる。なお、ＧｍアンプＡＭＰ１１及びＡＭＰ１２は発振周波数を司るアンプであって、ＧｍアンプＡＭＰ１３は回路を発振させるための負性抵抗として働いている。
　【００６５】
　【発明の効果】
　以上説明したように、本発明に係るＧｍ−Ｃフィルタによれば、設定信号に基づいて、自己調整用バイアス信号発生回路から出力されるバイアス信号に比例した調整信号を形成するようにしたから、例えば、Ｇｍアンプを形成するＭＯＳＦＥＴの素子のばらつき等によってＧｍ−Ｃフィルタ回路から設計値どおりのフィルタ特性を得ることができない場合でも、Ｇｍ−Ｃフィルタ回路の出力特性が所定のフィルタ特性となるように調整信号を発生させＧｍアンプの出力特性を調整することにより、Ｇｍ−Ｃフィルタ回路のフィルタ特性を所定のフィルタ特性に設定することができる。特に、Ｇｍ−Ｃフィルタ回路の実際の出力特性に応じて設定信号を設定することによって、実際の出力特性に応じたフィルタ特性を得ることができる。
　【００６６】
　【００６７】
　【００６８】
　【００６９】
　【００７０】
【図面の簡単な説明】
　【図１】
　本発明の第１実施例におけるＧｍ−Ｃフィルタの概略構成図である。
　【図２】
　ＧｍアンプＡＭＰの一例を示す回路図である。
　【図３】
　バイアス電流制御回路の一例を示す回路図である。
　【図４】
　設定回路の一例を示す回路図である。
　【図５】
　調整フィルタの一例を示す回路図である。
　【図６】
　Ｇｍ−Ｃフィルタのその他の例を示す構成図である。
　【図７】
　図６の詳細回路図である。
　【図８】
　本発明の第２実施例におけるＧｍ−Ｃフィルタの概略構成図である。
　【図９】
　調整フィルタ１３ａの説明図である。
　【図１０】
　ＧｍアンプＡ１０１の一例を示す説明図である。
　【図１１】
　容量Ｃ１０１の一例を示す説明図である。
　【図１２】
　ＧｍアンプＡＭＰのその他の例を示す回路図である。
　【図１３】
　従来のＧｍ−Ｃフィルタの概略構成図である。
　【図１４】
　基準フィルタ５１の出力特性を表す説明図である。
　【図１５】
　基準フィルタ５１の動作説明に供する説明図である。
　【図１６】
　基準フィルタ５１の一例を示す説明図である。
　【図１７】
　ＰＬＬ回路のその他の例を示す回路図である。
　【図１８】
　電流／電圧制御型発振器６１の一例を示す回路図である。
　【符号の説明】
　１０　ＰＬＬ回路
　１１，１１ａ　デジタル制御回路
　１２　バイアス電流制御回路
　１３，１３ａ　調整フィルタ
　２０〜２８　バイアス電流源
　２９〜３６　スイッチ
　５１　基準フィルタ
　５２　位相比較器
　５３　積分器
　５４，５５　コンパレータ
　１０１　設定回路
　ＡＭＰ１〜４　Ｇｍアンプ
　Ｃ１，Ｃ２　容量