【事件の表示】
　平成　１年特許願第２４２２５６号「表示制御装置」拒絶査定に対する審判事件［平成　３年　５月　２日出願公開、特開平　３−１０５３８５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成元年９月２０日の出願であって、その特許請求の範囲の請求項１に係る発明（以下「本願発明１」という。）は、平成１０年１月１６日付手続補正書、平成１０年５月１３日付手続補正書、平成１１年４月２日付手続補正書及び平成１２年１１月１５日付手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された、
　「１画素が複数ビットで構成されたカーソルデータを記憶するメモリと、
　前記カーソルデータを表示すべき位置を２次元情報で記憶するレジスタと、
　前記メモリに記憶された前記カーソルデータを出力するタイミングを前記レジスタに記憶されている前記２次元情報に基づいて生成する制御部を有し、
　前記制御部は、前記メモリに記憶されたカーソルデータを、水平同期信号に基づいて前記メモリから読み込み、
　前記制御部で生成された前記タイミングに基づいて前記カーソルデータを出力する表示制御装置。」
にあるものと認める。（請求項１の「前制御部」との記載は、「前記制御部」であることが明らかであるから、上記のとおり認定した。）
　
２．引用刊行物の記載事項
　これに対して、平成１２年９月１１日付拒絶理由通知書で引用された特開昭６３−２７１３９４号公報（以下、引用刊行物１という。）には、
「第１図は、本実施例に係るカーソル制御装置の概略の構成を示すブロック図である。このカーソル制御装置は、画像情報を記憶するビットマップメモリ１、ディスプレイの周期信号や表示アドレスを発生する表示制御部（以下CRTCと略す）３、CRTC3からの表示アドレスとビットマップメモリ１のリードモディファイライト用アドレスとの選択を行なうセレクタ２、カーソルの表示位置をセットするレジスタ8A、カーソルの表示位置とCRTC3からの表示アドレスとの比較を行ない、等しい場合に信号を出力する比較器９、カーソルの種類を選択するレジスタ8B、カーソルのデータを格納し記憶する記憶手段であるカーソルレジスタ７、カーソルレジスタ７から出力されるデータのシフト処理を行い、カーソルの位置合せを行なうデータシフト部６、カーソルデータの中のANDデータを１ライン分記憶するANDデータバッファ5A、XORデータを１ライン分記録するXORデータバッファ5X、ビットマップメモリ１から出力される表示データとANDデータバッファ5AおよびXORデータバッファ5Xに格納されたカーソルデータとの間で論理演算を行いカーソルを含んだ表示データを出力する演算部４、この演算部４から出力される複数ビットのパラレルデータを１ビット単位のデータとして同期してディスプレイ21に送るシフトレジスタ11、シフトレジスタ11より出力された画像データを表示するディスプレイ21、このカーソル制御装置全体のタイミングをコントロールするタイミングコントローラ10より構成される。
　次に、本実施例の信号の流れに従って、各構成部の作用を説明する。
　ビットマップメモリ１はデュアルポートとなっており、表示データ出力用のポートとリード、ライト用のポートがある。ここで、ビットマップメモリ１内のデータの読み出しおよび書き換えは32ビットパラレルのリードライトポートより行われ、その時のアドレスはCPU等からセレクタ２を介してビットマップメモリ１に入力される。一方、表示データはCRTC3から出力される表示アドレスを水平同期期間にセレクタ２を介してビットマップメモリ１に入力し、１ライン分の表示データをビットマップメモリ１内のシフトレジスタにロードし、クロックに同期して16ビットパラレルのデータとして演算部４へ入力する。この16ビットの表示データは演算部４においてANDデータバッファ5AおよびXORデータバッファ5Xから出力されたカーソルデータと演算を行い、演算された結果はシフトレジスタ11においてパラレル／シリアル変換されディスプレイ21に表示される。
　次に、カーソルの表示方法について説明する。
　カーソルレジスタ７に記憶されているカーソルデータは、第２図（ａ）に示すようにANDデータ、XORデータそれぞれ32×32ビットで構成され、この組み合せによりカーソルを構成する。」（第２頁右下欄第８行〜第３頁左下欄第３行）
と記載されると共に、第１図にカーソル制御装置のブロック図が示されている。
　
３．対比
　そこで、本願発明１と、引用刊行物１のものとを対比する。
　上記引用刊行物１には「カーソルのデータを格納し記憶する記憶手段であるカーソルレジスタ７」、「カーソルレジスタ７に記憶されているカーソルデータは、第２図（ａ）に示すようにANDデータ、XORデータそれぞれ32×32ビットで構成され」と記載されているから、上記引用刊行物１の「カーソルレジスタ７」は本願発明１の「１画素が複数ビットで構成されたカーソルデータを記憶するメモリ」に、上記引用刊行物１には「カーソルの表示位置をセットするレジスタ8A」と記載されているから、上記引用刊行物１の「レジスタ8A」は本願発明１の「カーソルデータを表示すべき位置を記憶するレジスタ」に、また、上記引用刊行物１には「カーソルの表示位置とCRTC3からの表示アドレスとの比較を行ない、等しい場合に信号を出力する比較器９」「このカーソル制御装置全体のタイミングをコントロールするタイミングコントローラ10」と記載され、また、「タイミングコントローラ10」は、「比較器９」の出力を入力し、「カーソルレジスタ７」「データシフト部６」「ANDデータバッファ5A」「XORデータバッファ5X」「演算部４」へ出力する（第１図参照）ものであるから、上記引用刊行物１の「タイミングコントローラ10」は本願発明１の「前記メモリに記憶された前記カーソルデータを出力するタイミングを前記レジスタに記憶されている前記情報に基づいて生成する制御部」に相当する。
　また、上記引用刊行物１には、「カーソルデータの中のANDデータを１ライン分記憶するANDデータバッファ5A、XORデータを１ライン分記録するXORデータバッファ5X」と記載され、また、「ANDデータバッファ5A」「XORデータバッファ5X」は「データシフト部」を介して「カーソルレジスタ７」から入力される（第１図参照）ものではあるが、要するに「カーソルレジスタ７」から「ANDデータバッファ5A」「XORデータバッファ5X」に信号を読み込むものであるから、その点では本願発明１と同様であるので、上記引用刊行物１の「タイミングコントローラ10」の指示により動作する「ANDデータバッファ5A」「XORデータバッファ5X」が「カーソルレジスタ７」からの信号を読み込むことは、本願発明１の  「前記制御部は、前記メモリに記憶されたカーソルデータを、前記メモリから読み込み」に相当する。
　したがって両者は、「１画素が複数ビットで構成されたカーソルデータを記憶するメモリと、
　前記カーソルデータを表示すべき位置を記憶するレジスタと、
　前記メモリに記憶された前記カーソルデータを出力するタイミングを前記レジスタに記憶されている前記２次元情報に基づいて生成する制御部を有し、
　前記制御部は、前記メモリに記憶されたカーソルデータを、前記メモリから読み込み、
　前記制御部で生成された前記タイミングに基づいて前記カーソルデータを出力する表示制御装置。」で一致し、次の点で相違する。
　
（相違点１）
　本願発明のものは、「カーソルデータを表示するべき位置」を「２次元情報」で記憶しているのに対して、上記引用刊行物１には「２次元情報」と明記されていない点。
　
（相違点２）
本願発明のものは、「制御部」が前記メモリに記憶されたカーソルデータを、「水平同期信号に基づいて」前記メモリから読み込むのに対して、上記引用刊行物１には何に基づいて読み込むのか記載されていない点。
　
４．当審の判断
　そこで、上記相違点を検討する。
　
（相違点１について）
　カーソル位置は通常２次元で制御されるべきものであるから、この点は技術水準を勘案すれば、格別差異とは言えない。
　
（相違点２について）
　上記引用刊行物１には、第１図に「カーソルレジスタ７」の情報は「データシフト部６」を介して「ANDデータバッファ5A」「XORデータバッファ5X」に読み込まれていることが記載されると共に、「カーソルデータの中のANDデータを１ライン分記憶するANDデータバッファ5A、XORデータを１ライン分記録するXORデータバッファ5X」と記載されている。
　してみると、「カーソルレジスタ７」の情報は１ライン毎に読み込まれる、即ち、１ライン前の何らかのタイミングで読み込まれていることは明らかである。そして、１ラインの前に水平同期信号があることは明らかであるから、上記カーソルデータの読み込みを水平同期信号に基づいて行うことは、当業者が容易になし得たことである。
　
５．むすび
　したがって、本願発明１は上記引用刊行物１に記載された発明及び当該技術分野における技術常識に基づき当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。