【事件の表示】
　平成　４年特許願第　７１３２３号「同期信号選択回路」拒絶査定に対する審判事件［平成　５年１０月２２日出願公開、特開平　５−２７６４０７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年３月２７日の出願であって、その請求項１に係る発明は、補正された明細書及び図面の記載から見て、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、本願発明という。）
「複合同期信号から垂直同期信号を分離選択する同期信号選択回路において、
　複合同期信号のレベルに応じて基準クロックのアップカウント動作またはダウンカウント動作を行うアップダウンカウンタと、
　前記アップダウンカウンタの上限値および下限値を制限するリミッタ回路と、　
　前記アップダウンカウンタの出力と第１基準値とを比較する第１比較回路と、
　前記アップダウンカウンタの出力と第２基準値とを比較する第２比較回路と、
　第１比較回路および第２比較回路の出力から垂直同期信号を発生する垂直同期信号発生回路とを備えたことを特徴とする同期信号選択回路。」
２．引用例
　これに対して、原査定の拒絶の理由に引用された刊行物の１つである特開昭６２−６６７７３号公報（以下、「引用例」という）には、垂直同期検出回路に関する発明が記載されており、とくに複合同期信号（CS）から垂直同期信号（V）を得るための回路の実施例が第３図に示されていて、その構成及び動作の説明として、以下のとおりの記載がある。
（１）「積分回路２５はアップ／ダウンカウンタ２５６を有し、複合同期信号（ＣＳ）の論理レベルに応じてアップ／ダウンカウンタ２５６のアップ動作とダウン動作を切り換えることにより、複合同期信号（ＣＳ）を積分する構成となっている。」（第４頁右下欄第２０行〜第５頁左上欄第５行）
（２）「アンドゲート２５２はシフトレジスタ２５１から出力される複合同期信号（ＣＳ）が“１”レベルの期間にゲートを開成され、入力クロック（ＣＰ１）を５ビットのアップ／ダウンカウンタ２５６のアップ端子（ＵＰ）に与える。一方、アンドゲート２５４はシフトレジスタ２５１から出力される複合同期信号（ＣＳ）が“０”レベルの期間にゲートを開かれ、入力クロック（ＣＰ）をカウンタ２５６のダウン端子（down）に与える。」（第５頁左上欄第１５行〜同右上欄第４行）
（３）「アンドゲート２５７はカウンタ２５６のオーバフローを検出するもので、カウンタ２５６のカウント出力がオール“１”のとき（１０進で３１のとき）、アンドゲート２５２を閉成し、カウンタ２５６のアップ動作を停止する。一方、オアゲート２５８はカウンタ２５６のアンダーフローを検出するもので、カウンタ２５６の出力がオール“０”のとき（１０進で０のとき）、アンドゲート２５４を閉成し、カウンタ２５６のダウン動作を禁止する。」（第５頁右上欄第１５行〜同左下欄第４行）
（４）「このスライス回路２６はナンドゲート２６１とＲＳフリップフロップ回路２６２から成る。ナンド回路２６１はカウンタ２５６の３ビット目出力（Ｑ３）と５ビット目出力（Ｑ５）を受けており、カウンタ２５６の出力が１０進で“２０”になると、その出力が“１”となる」（第５頁左下欄第６行〜１２行）
（５）「ＲＳフリップフロップ回路２６２はカウンタ２５６のカウント出力が１０進で“１６”になるとリセットされる。」（第５頁左下欄第１８行〜第２０行）
（６）「したがって、積分回路２５の積分出力（Ｓ１）はスライス回路２６において、レベル“２０”、“１６”によってヒステリシス特性をもってスライスされることになり、第２図に示すような垂直同期信号（Ｖ）が得られる。」（第５頁右下欄第３行〜第７行）
　以上の記載に留意しつつ、引用例の第３図の回路に関する詳細な説明全体を総合すると、引用例には以下のとおりの発明が記載されているものと認めることができる。
「複合同期信号から垂直同期信号を得る垂直同期信号発生回路において、
　複合同期信号のレベルに応じて基準クロックのアップカウント動作またはダウンカウント動作を行うアップダウンカウンタと、
　前記アップダウンカウンタのオーバーフロー（オール“１”）を検出してアップカウント動作を停止する回路及びダウンフロー（オール“０”）を検出してダウンカウント動作を禁止する回路と、　
　前記アップダウンカウンタの出力が“２０”になることを検出する論理回路（「第１の検出回路」と仮称）と、
　前記アップダウンカウンタの出力が“１６”になることを検出する論理回路（「第２の検出回路」と仮称）と、
　第１及び第２の検出回路の出力から垂直同期信号を発生するフリップフロップ回路とを備えたことを特徴とする垂直同期信号発生回路。」
３．対比
　そこで、本願発明と引用例に記載の発明とを対比するに、両者はともに、複合同期信号のレベルに応じて基準クロックのアップカウント動作とダウンカウント動作を行うアップダウンカウンタを備え、そのカウンタの出力値は上限値を上回らないように、かつ下限値を下回らないように構成されており、そして、そのカウンタの出力値を第１の基準値及び第２の基準値と対比することにより垂直同期信号を発生する垂直同期信号発生回路である点において一致し、次の２点において一応の相違点があるということができる。
　すなわち、第１に、カウンタの出力値が上限値を上回ることがなく、かつ下限値を下回ることがないように制限するための構成に関し、引用例のものが「アップダウンカウンタのオーバーフロー（オール“１”）を検出してアップカウント動作を禁止し、ダウンフロー（オール“０”）を検出してダウンカウント動作を停止する回路」で構成されているのに対して、本願発明のものでは「アップダウンカウンタの上限値及び下限値を制御するリミッタ回路」が備えられている。
　第２に、カウンタの出力値を第１の基準値及び第２の基準値と対比するための構成に関し、引用例のものが「アップダウンカウンタの出力が“２０”になることを検出する論理回路」及び「アップダウンカウンタの出力が“１６”になることを検出する論理回路」であるのに対して、本願発明のものでは「アップダウンカウンタの出力と第１基準値とを比較する第１比較回路」及び「アップダウンカウンタの出力と第２基準値とを比較する第１比較回路」が用いられている。
４．当審の判断
　そこで、まず第１の相違点について検討するに、本願明細書の詳細な説明の中に、「アップダウンカウンタ１０の出力は一定の下限値を下回ったり、一定の上限値を上回ったりしないように、上限設定回路１１aおよび下限設定回路１１ｂを含んだリミッタ回路１１が設けられている」（項目００１４）との記載があることからして、本願発明にいう上限値または下限値がアップカウント動作またはダウンカウント動作を停止する際のそれぞれの限界値を意味することは明らかであるが、その上限値または下限値がそれぞれカウンタ出力の最大値（オール“１”）または最小値（オール“０”）には設定されない旨の特段の記載は見あたらない。審判請求人は、本願発明の上限値がカウンタの最大値であることはなく、かつ下限値がカウンタの最小値であることもないこと前提にして、本願発明と引用例のものを対比し、その効果の差異を主張しているが、かかる主張は明らかに失当である。要するに、本願発明においては、上限値・下限値がそれぞれカウンタの最大値・最小値に設定されることも何ら排除されていないと見るのが相当である。一方で、引用例の発明の「アップ動作を最大値で禁止する回路及びダウン動作を最小値で禁止回路」は、その機能からして、「アップダウンカウンタの上限値および下限値を制限するリミット回路」と言い換えることもできる。どちらにしても、本願発明の「アップダウンカウンタの上限値及び下限値を制限するリミッタ回路」は、当然に、引用例の「アップダウンカウンタのオーバーフロー（オール“１”）を検出してアップカウント動作を禁止し、ダウンフロー（オール“０”）を検出してダウンカウント動作を停止する回路」も包含する単なる上位概念としての表現であって、当該第１の相違点は形式的な相違点に過ぎず、実質的な相違点であると見ることはできない。
　次に第２の相違点については、一般にカウンタの値が所定の値になったかどうかを検知するのに、カウンタの各ビットの出力を入力とする所定の論理回路（デコーダ）を検出回路として用いることも、またカウンタの出力値と所定の値とをビット単位で一致回路によって比較することのいずれも、当該技術分野の周知慣用の技術的手段であって、そのいずれを採用するかはケースバイケースに応じて適宜選択することができる単なる設計的事項に過ぎない。したがって、第２の相違点も格別の創作性を見いだすことはできない。
５．むすび
　以上のように、本願発明は、引用例に記載された発明及び同分野の技術常識に基づいて、当業者が容易に発明をすることができた程度のものであるから、特許法２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。