【事件の表示】
　平成　３年特許願第１７０８１２号「マイクロコンピュータ」拒絶査定に対する審判事件［平成　５年　１月２９日出願公開、特開平　５−　２０２７８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年７月１１日の出願であって、その請求項１に係る発明（以下、本願発明という。）は、平成１２年５月８日付けの手続補正書によって補正された明細書及び図面の記載からみて、
「ＣＰＵと、内部メモリと、内部ＤＳＴＢ信号バスと、内部Ｒ／Ｗ信号バスと、内部データバスと、内部アドレスバスと、前記内部ＤＳＴＢ信号バス、前記内部Ｒ／Ｗ信号バス、前記内部データバス、前記内部アドレスバスを介して前記内部メモリに接続されたバス制御部とを備えた第１のマイクロコンピュータと、前記第１のマイクロコンピュータとは独立して設けられた第２のマイクロコンピュータと、前記第２のマイクロコンピュータからの外部アドレスを前記バス制御部に伝達する外部アドレスバスと、前記第２のマイクロコンピュータ及び前記バス制御部との間のデータ転送を行う外部データバスと、前記第２のマイクロコンピュータからの外部Ｒ／Ｗ信号を前記バス制御部に伝達する外部Ｒ／Ｗ信号バスと、前記第２のマイクロコンピュータからの外部ＤＳＴＢ信号を前記バス制御部に伝達する外部ＤＳＴＢ信号バスと、前記外部アドレスバス上のアドレスが前記内部メモリのアドレスを示している場合にはＨＬＤＲＱ信号を出力するアドレスデコーダとを備え、前記バス制御部は、前記ＨＬＤＲＱ信号に応答してアクセス要求を受け付けた場合にはＨＬＤＡＫ信号を出力し、前記第２のマイクロコンピュータは前記ＨＬＤＡＫ信号に応答して前記外部アドレスバス、前記外部データバス、前記外部Ｒ／Ｗ信号バス、前記外部ＤＳＴＢ信号バス及び前記バス制御部を介して前記内部メモリにアクセスすることを特徴とするマイクロコンピュータ。」にあると認める。
　なお、請求項１には、「前記ＤＳＴＢバス」と記載されているが、これは「前記内部ＤＳＴＢバス」の誤記と認められるので、本願発明を上記のとおり認定した。
２．引用例
　これに対して、原査定の拒絶の理由に引用された特開昭５８−３３７６６号公報（昭和５８年２月２８日出願公開。以下、引用例という。）には、マルチマイクロコンピュータに関して、次の事項が記載されている。
（１）この発明は・・・ＭＰＵ１とこれに付随して設けられたメモリ４とを構成単位としたユニット５を複数個５1〜５nシステムバス２に・・・接続してなるマルチＭＰＵにおいて、各ユニットにおけるメモリ４i(i＝1〜n)を自ユニット専用のメモリ４ａと自ユニットを含めていずれのユニットにも共用されるメモリ４ｂとに分割構成するとともに、・・・共用メモリ４ｂは各ユニットに備えられたバス交換回路７の作用によりＭＰＵバス経由で自ユニットのＭＰＵ１iにより、又はシステムバス経由で他ユニットのＭＰＵ１j(j≠i)によりアクセス可能としたものである。（２頁右上欄１６行乃至左下欄１２行）
（２）バス交換回路７は、・・・当該ユニットの固有番号を設定するユニット番号設定器９と、このユニット番号設定器９からのユニット番号とシステムバス２を介して他ユニットより与えられるバンク番号とを常時比較し、一致したときに出力する比較回路１０と、・・・比較回路１０の比較結果・・・に基いて開閉され、ＭＰＵバス６の共用メモリ４ｂもしくはシステムバス２への結合、又はシステムバス２の共用メモリ４ｂへの結合を制御するゲート回路１１，１２，１３とからなっている。（２頁左下欄２０行乃至右下欄１４行）
（３）他ユニットよりシステムバス２を経てＭＰＵ１k（ＭＰＵ１iの誤記と認める）のバンク信号が入力されたときは、比較回路１０が優先判定回路１４に要求信号Ｂを入力する。優先判定回路１４にすでにＭＰＵ１iより要求信号が入力されていないときは、第２ゲート回路１２にゲートイネーブル信号を与えるとともにシステムバスにレデイ信号を与え、さらに第２ゲート回路１２の第１ゲートを出力側に開放するので、当該他ユニットはＭＰＵ１iの共用メモリ４ｂiにアクセスすることができる。（４頁右上欄１行乃至１０行）
（４）共用メモリ４ｂiは、実際には、ＭＰＵバスと第２ゲート回路１２を介してシステムバスに接続されていること。（図面第４図の記載参照。なお、図面上の符号４ａiは４ｂiの誤記。）
（５）ＭＰＵバスはアドレスバス、コマンドバス及びデータバスで構成され、システムバスも、これらのバスを含むこと。（図面第４図の記載参照。）
　上記記載事項における、ユニット５jからユニット５iの共用メモリ４ｂiへのアクセスに注目すると、ユニット５jはユニット５iとは独立して設けられたものといえるから、引用例には「ＭＰＵ１iと、共用メモリ４ｂiと、ＭＰＵバスと、前記ＭＰＵバスを介して前記共用メモリ４ｂiに接続された第２ゲート回路１２と、ユニット番号が設定されるユニット番号設定器９と、比較回路１０と、優先判定回路１４とを備えたユニット５iと、前記ユニット５iとは独立して設けられたユニット５jと、前記ユニット５jからのバンク番号を前記比較回路１０に伝達するとともに前記ユニット５jからのアドレスを前記第２ゲート回路１２に伝達し、前記ユニット５j及び前記第２ゲート回路１２との間のデータ転送を行うシステムバスとを備え、前記比較回路１０は前記システムバス上のバンク番号が前記ユニット番号設定器９に設定されたユニット番号と一致した場合には要求信号Ｂを出力し、前記優先判定回路１４は、前記要求信号Ｂを受け付けた場合にはレデイ信号を出力し、前記ユニット５jは前記レデイ信号に応答して前記システムバス及び前記第２ゲート回路１２を介して前記共用メモリ４ｂiにアクセスすることを特徴とするマルチマイクロコンピュータ」（以下、引用例に記載された発明という。）が記載されていると認められる。
３．対比
　本願発明と引用例に記載された発明を対比すると、引用例に記載された発明の「ＭＰＵ１i」、「共用メモリ４ｂi」、「ユニット５i」、「ユニット５j」、「要求信号Ｂ」、「レデイ信号」及び「マルチマイクロコンピュータ」は、本願発明の「ＣＰＵ」、「内部メモリ」、「第１のマイクロコンピュータ」、「第２のマイクロコンピュータ」、［ＨＬＤＲＱ信号」、「ＨＬＤＡＫ信号」及び「マイクロコンピュータ」に対応し、同じく引用例に記載された発明の「ＭＰＵバス」は、それを介して「第２ゲート回路１２」（後記するように本願発明の「バス制御部」の一部に対応する。）が共用メモリ４ｂiに接続される「内部バス」である点で、本願発明の「内部ＤＳＴＢ信号バスと、内部Ｒ／Ｗ信号バスと、内部データバスと、内部アドレスバス」に一致し、引用例に記載された発明の「システムバス」は、「ユニット５j」からの情報を「第２ゲート回路１２」と「優先判定回路１４」（後記するように本願発明の「バス制御部」に対応する。）に転送する「外部バス」である点で、本願発明の「外部アドレスバスと、外部データバスと、外部Ｒ／Ｗ信号バスと、外部ＤＳＴＢ信号バス」に一致する。
　さらに、引用例に記載された発明の「第２ゲート回路１２」と「優先判定回路１４」からなる部分は、「第２ゲート回路１２」はＭＰＵバスを介して共用メモリ４ｂiに、またシステムバスを介してユニット５jにそれぞれ接続され、「優先判定回路１４」は要求信号Ｂを受け付けた場合にはレデイ信号を出力するものであって、さらにユニット５jはレデイ信号に応答してシステムバス及び第２ゲート回路１２を介して共用メモリ４ｂiにアクセスするものであるから、本願発明の「バス制御部」に相当し、また引用例に記載された発明の「比較回路１０」は、システムバス上のバンク信号により共用メモリ４ｂiに対するアクセス要求であるか判定し、そうであれば要求信号Ｂを出力するものであるから、外部バス上の情報により内部メモリへのアクセス要求があるかを判定するアクセス要求判定手段であるという点で、本願発明の「アドレスデコーダ」に相当する。
　したがって、両者は、
「ＣＰＵと、内部メモリと、内部バスと、前記内部バスを介して前記内部メモリに接続されたバス制御部とを備えた第１のマイクロコンピュータと、前記第１のマイクロコンピュータとは独立して設けられた第２のマイクロコンピュータと、前記第２のマイクロコンピュータからの情報を前記バス制御部に転送する外部バスと、前記外部バス上の情報が前記内部メモリへのアクセス要求を示している場合にはＨＬＤＲＱ信号を出力するアクセス要求判定手段とを備え、前記バス制御部は、前記ＨＬＤＲＱ信号に応答してアクセス要求を受け付けた場合にはＨＬＤＡＫ信号を出力し、前記第２のマイクロコンピュータは前記ＨＬＤＡＫ信号に応答して前記外部バス及び前記バス制御部を介して前記内部メモリにアクセスすることを特徴とするマイクロコンピュータ。」であることで一致し、次の点で相違する。
（相違点１）
　本願発明の内部バス及び外部バスは、それぞれアドレスバス、データバス、Ｒ／Ｗ信号バス及びＤＳＴＢ信号バスで構成されるものであるのに対して、引用例に記載された発明のものはそのような構成（特にＤＳＴＢ信号バス）を備えていない点。
（相違点２）
　本願発明のアクセス要求判定手段は、外部アドレスバス上のアドレスが内部メモリのアドレスを示している場合にはＨＬＤＲＱ信号を出力するアドレスデコーダであって、第１のマイクロコンピュータの外部に設けられているのに対して、引用例に記載された発明のアクセス要求判定手段はシステムバス上のバンク信号がユニット番号設定器９に設定されたユニット番号と一致した場合に要求信号Ｂを出力する比較回路であって、ユニット５iの内部に設けられている点。
４．当審の判断
　上記相違点について検討する。
（相違点１について）
　マイクロコンピュータの技術分野において、アドレスバス、データバス、Ｒ／Ｗ信号バス及びＤＳＴＢ信号バスで構成されるバスを用いることは周知と認められるので、上記相違点１を格別のものと認めることはできない。
（相違点２について）
　引用例に記載された発明は、一般的にn個のプロセッサを有するシステムを対象とし、共用メモリをバンク切り換えにより利用しているためにバンク信号によりアクセス要求の判定を行っていると考えられるものであるが、本願発明のように２個のマイクロコンピュータからなるシステムにおいて、一方のマイクロコンピュータから他方のマイクロコンピュータ内の共用メモリへのアクセスの判定をアドレスデコーダにより行うことは、一般に、アクセスするメモリが複数ある場合にどのメモリに対するアクセスかの判定をアドレスのデコードにより行うことは周知であることから、格別の創意を要することなく当業者がなし得たことであり、また、その際、アドレスデコーダを外付けすることも、例えば、特開昭６０−１１６０６３号公報の１頁右下欄に従来例としてマイクロコンピュータの内部からのアドレス信号を外部のデコーダにてデコードすることが記載されているように周知と認められるから、結局、上記相違点２を格別のものと認めることはできない。
　また、外付けにすれば、既存のマイクロコンピュータに付加できるという効果も、外付けという構成から一般的にもたらされるものであって、何ら格別のものとは認められない。
５．むすび
　以上のとおりであるので、本願発明は、引用例に記載された発明および周知技術思想に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。