(57)【要約】【課題】容量素子を備えた半導体装置において、容量素子の電極間の絶縁膜の薄膜化と、層間絶縁膜の厚膜化とを実現し、寄生ＭＯＳＦＥＴの発生に起因するリーク電流の増大を防ぐ。【解決手段】容量素子領域ＣＡＰＲの半導体基板ＳＢの主面に形成された下部電極ＬＥ、および、下部電極ＬＥの直上に窒化シリコン膜ＮＦを介して形成された上部電極ＵＥを有する容量素子ＣＡＰと、容量素子領域ＣＡＰＲと異なる領域の半導体基板ＳＢ上に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる層間絶縁膜ＩＬとを形成する。【選択図】図２
2018049907.tif 000002
【特許請求の範囲】
【請求項１】
第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板と、
前記第１領域の前記半導体基板の前記主面に形成された第１導電型の第１半導体領域と、
前記第２領域の前記半導体基板の前記主面に形成された前記第１導電型の第２半導体領域と、
前記第３領域の前記半導体基板の前記主面に形成された下部電極と、
前記下部電極上に第２酸化シリコン膜および窒化シリコン膜を介して形成され、前記窒化シリコン膜の上面に接する上部電極と、
前記第１領域および前記第２領域の間の前記第４領域の前記半導体基板の前記主面上に順に形成された第１酸化シリコン膜、前記窒化シリコン膜および第３酸化シリコン膜からなる層間絶縁膜と、
前記第４領域の前記層間絶縁膜上に形成された配線と、
を有し、
前記下部電極および前記上部電極は、容量素子を構成する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記配線から露出する前記層間絶縁膜の上面に凹部が形成されており、
前記凹部の直下の前記窒化シリコン膜の上面は、前記第３酸化シリコン膜に覆われている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記上部電極と前記窒化シリコン膜との間には、酸化シリコン膜が形成されていない、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の前記主面の面方位は、（１００）である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１酸化シリコン膜の膜厚は、前記第２酸化シリコン膜の膜厚より大きい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記層間絶縁膜を貫通して前記第１半導体領域に電気的に接続された第１接続部と、
前記層間絶縁膜を貫通して前記第１半導体領域に電気的に接続された第２接続部と、
をさらに有し、
前記第１半導体領域は、第１半導体素子を構成しており、前記第２半導体領域は、第２半導体素子を構成している、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第４領域の前記半導体基板の前記主面に形成された、前記第１導電型とは異なる第２導電型の第３半導体領域をさらに有する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記配線および前記上部電極は、互いに同層の膜からなる、半導体装置。
【請求項９】
（ａ）第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板の前記主面に第１導電型の第１半導体領域を形成し、前記第２領域の前記半導体基板の前記主面に前記第１導電型の第２半導体領域を形成し、前記第３領域の前記半導体基板の前記主面に下部電極を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の前記主面上に、前記第３領域の前記半導体基板の前記主面を露出する第１酸化シリコン膜を形成する工程、
（ｄ）前記（ｂ）工程の後、前記第３領域の前記半導体基板の前記主面を覆い、前記第１酸化シリコン膜よりも膜厚が小さい第２酸化シリコン膜を形成する工程、
（ｅ）前記第１酸化シリコン膜および前記第２酸化シリコン膜を覆う窒化シリコン膜および第３酸化シリコン膜を順に形成する工程、
（ｆ）前記第３酸化シリコン膜の一部を除去して前記第３領域の前記窒化シリコン膜の上面を露出させる工程、
（ｇ）前記第１領域、前記第２領域および前記第４領域に形成された前記第１酸化シリコン膜、前記窒化シリコン膜および前記第３酸化シリコン膜からなる層間絶縁膜上、並びに、前記第３領域の前記窒化シリコン膜上に導電膜を形成する工程、
（ｈ）前記導電膜を加工することで、前記下部電極の直上の前記導電膜からなる上部電極と、前記層間絶縁膜上の前記導電膜からなる複数の配線とを形成する工程、
を有し、
前記下部電極および前記上部電極は、容量素子を構成し、
前記複数の配線の一部は、前記第１領域および前記第２領域の相互間に位置する前記第４領域の前記層間絶縁膜上に形成されている、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記導電膜を分離する分離溝を形成することで、互いに離間する前記複数の配線および前記上部電極を形成し、
前記分離溝の直下では、前記窒化シリコン膜の上面が前記第３酸化シリコン膜に覆われている、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記層間絶縁膜の上面を覆い、前記窒化シリコン膜の前記上面に接する前記導電膜を形成する、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記半導体基板の前記主面の面方位は、（１００）である、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記第１酸化シリコン膜の膜厚は、前記第２酸化シリコン膜の膜厚より大きい、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
（ｆ１）前記（ｆ）工程の後、前記層間絶縁膜を貫通し、前記第１半導体領域の上面を前記層間絶縁膜から露出する第１接続孔と、前記層間絶縁膜を貫通し、前記第２半導体領域の上面を前記層間絶縁膜から露出する第２接続孔とを形成する工程をさらに有し、
前記（ｇ）工程では、前記導電膜により前記第１接続孔および前記第２接続孔内を埋め込み、
前記第１半導体領域は、第１半導体素子を構成し、前記第２半導体領域は、第２半導体素子を構成する、半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
（ｂ１）前記（ｃ）工程の前に、前記第４領域の前記半導体基板の前記主面に前記第１導電型とは異なる第２導電型の第３半導体領域を形成する工程をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、窒化膜を電極間の絶縁膜として備えた容量素子を有し、当該窒化膜が他の領域の層間絶縁膜の一部を構成する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面上に順に形成された第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜からなる積層膜を、コンタクト層の層間絶縁膜として使用し、かつ、他の領域において当該窒化シリコン膜を、容量素子の電極間の絶縁膜として使用することが知られている。
【０００３】
また、半導体基板の主面に形成され、互いに隣り合う半導体素子同士を電気的に分離する際、それらの半導体素子同士の間の半導体基板の主面に埋め込まれた絶縁膜を形成しない方法がある。すなわち、例えば、半導体素子同士の間の半導体基板の主面を、不純物を含まないノンドープの状態とする方法、または、それらの半導体素子を構成し、半導体基板の主面において互いに隣り合う第１導電型の半導体領域（電極）同士の間に、当該第１導電型とは異なる第２導電型の半導体領域若しくは第１導電型の半導体領域を形成する方法がある。
【０００４】
特許文献１（特開２００９−１５２４４５号公報）には、半導体基板の主面上に順に形成された第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜からなる積層膜を、コンタクト層の層間絶縁膜として使用し、かつ、容量素子の絶縁膜として使用することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５２４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
層間絶縁膜の一部である窒化シリコン膜を容量素子の電極間の絶縁膜として使用する場合、当該窒化シリコン膜の上面に接するように、容量素子の上部電極と層間絶縁膜上の配線とを形成することが考えられる。しかし、半導体基板を下部電極として有する容量素子の容量特性を安定させるためには、容量素子の電極間の絶縁膜を薄く形成する必要があるのに対し、層間絶縁膜をゲート絶縁膜として有する寄生ＭＯＳＦＥＴが形成されることを防ぐためには、層間絶縁膜を厚く形成する必要がある。
【０００７】
つまり、層間絶縁膜の一部と、容量素子の電極間の絶縁膜の一部とを共通の膜により形成し、容量素子の電極間の絶縁膜を薄く形成する場合、層間絶縁膜を厚く形成しなければ、寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の動作によって半導体装置の信頼性が低下する問題が生じる。
【０００８】
また、当該窒化シリコン膜上に形成した金属膜を加工することで、容量素子の上部電極と、他の配線とを作り分ける場合、当該加工工程において当該金属膜の下の窒化シリコン膜が除去される虞がある。この場合、当該窒化シリコン膜の下の酸化シリコン膜を介して半導体基板に汚染物質が流入する問題が生じる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、半導体基板上に順に形成された第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜からなる層間絶縁膜と、半導体基板の主面に形成された下部電極、当該下部電極上に第３酸化シリコン膜を介して形成された当該窒化シリコン膜および当該窒化シリコン膜の上面に接する上部電極を備えた容量素子とを有するものである。
【００１２】
他の一実施の形態である半導体装置の製造方法は、第１領域の半導体基板上の第１酸化シリコン膜上および第２領域の半導体基板上の第２酸化シリコン膜上に窒化シリコン膜および第３酸化シリコン膜を形成した後、第２領域の第２酸化シリコン膜を除去して窒化シリコン膜の上面を露出させるものである。その後、半導体基板上に形成した導電膜を加工することで、第１領域の第３酸化シリコン膜上の配線と、第２領域の窒化シリコン膜上の上部電極とを形成する。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態である半導体装置の平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態である半導体装置の平面図および断面図である。
【図４】本発明の実施の形態である半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】時間とリーク電流の関係を示すグラフである。
【図１５】本発明の実施の形態の変形例である半導体装置の断面図である。
【図１６】比較例である半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
＜半導体装置の構造＞
初めに、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態の半導体装置である半導体チップの構成を示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２は、図１のＡ−Ａ線における断面図である。図３は、本実施の形態の半導体装置を構成する素子の平面レイアウトと断面を併せて示す図である。図３では、図１に示すＰＮＰ型バイポーラトランジスタ、ＮＰＮ型バイポーラトランジスタ、および、抵抗素子のそれぞれを左から順に示している。
【００１８】
図１に示すように、本実施の形態の半導体チップＣＨＰは、半導体基板（半導体ウェハ）ＳＢ（図２参照）と、半導体基板に混載された容量素子ＣＡＰ、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥをそれぞれ複数備えている。容量素子ＣＡＰ、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥのそれぞれは半導体素子であり、これらの各種の半導体素子のそれぞれは、半導体基板上に複数並んで配置されている。半導体基板上において複数並んで配置された半導体素子同士は、互いに離間しており、互いに絶縁されている。
【００１９】
図２では、互いに隣り合う半導体素子である２つのＰＮＰ型バイポーラトランジスタＢＴ１のそれぞれのコレクタ電極を構成するｐ型の半導体領域ＰＣを示している。半導体領域ＰＣは、半導体基板ＳＢの上面に形成されている。図２では、これらの２つのＰＮＰ型バイポーラトランジスタＢＴ１のうち、一方のＰＮＰ型バイポーラトランジスタＢＴ１を構成するコレクタ電極であるｐ型の半導体領域ＰＣを接続領域ＣＲ１に示し、他方のＰＮＰ型バイポーラトランジスタＢＴ１を構成するコレクタ電極であるｐ型の半導体領域ＰＣを接続領域ＣＲ２に示している。接続領域ＣＲ１、ＣＲ２のそれぞれは、半導体領域ＰＣにコレクタ電位を供給するコンタクトプラグ（接続部）ＣＰを半導体領域ＰＣの上面に接続する領域である。
【００２０】
半導体基板ＳＢは、例えば不純物が殆ど導入されていないノンドープの単結晶シリコン基板である。また、半導体基板ＳＢは、単結晶シリコン基板と、単結晶シリコン層上に形成したエピタキシャル成長層を含む基板であってもよい。この場合、例えば単結晶シリコン基板はホウ素が導入されたｐ型基板であり、その上のエピタキシャル成長層は不純物を含まない層である。エピタキシャル成長層の有無に関わらず、半導体基板ＳＢの主面の面方位（結晶方位）は（１００）である。
【００２１】
図２では、左側から順に、接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲを示している。素子間領域ＳＲは、互いに隣り合う半導体領域ＰＣ同士の間、つまり、互いに隣り合う半導体素子（例えばＰＮＰ型バイポーラトランジスタＢＴ１）同士の間の領域であって、半導体素子同士を電気的に分離する領域である。また、容量素子領域ＣＡＰＲは、半導体基板ＳＢの主面に形成されたｎ型の半導体領域からなる下部電極ＬＥと、半導体基板ＳＢの主面の下部電極ＬＥ上に酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦを介して形成された金属膜からなる上部電極ＵＥとを備えた容量素子ＣＡＰが形成された領域である。下部電極ＬＥは、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））が導入された領域である。
【００２２】
すなわち、容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦからなる積層膜は、容量素子ＣＡＰの下部電極ＬＥおよび上部電極ＵＥの相互間を絶縁するために設けられた絶縁膜である。このように、下部電極ＬＥおよび上部電極ＵＥの相互間を絶縁する絶縁膜は、ＯＮ（Oxide Nitride）構造を有している。容量素子ＣＡＰを構成する上部電極ＵＥの下面の全面は、窒化シリコン膜ＮＦの上面に接している。つまり、上部電極ＵＥと窒化シリコン膜ＮＦとの間に酸化シリコン膜は介在していない。容量素子ＣＡＰにおける容量は、当該積層膜を介して対向する下部電極ＬＥおよび上部電極ＵＥの相互間に発生する。
【００２３】
なお、ここでは上部電極ＵＥの一部が、下部電極ＬＥの直上の酸化シリコン膜ＯＸ３が形成されていない領域から、酸化シリコン膜ＯＸ３を含む層間絶縁膜ＩＬの直上に亘って形成されているが、上部電極ＵＥは酸化シリコン膜ＯＸ３上に形成されていなくてもよい。酸化シリコン膜ＯＸ３を覆う部分の上部電極ＵＥは、容量素子ＣＡＰを構成する上部電極ＵＥに電気的に接続された配線とみなすことができる。
【００２４】
酸化シリコン膜ＯＸ２の膜厚は、例えば３〜１０ｎｍである。窒化シリコン膜ＮＦの膜厚は、例えば１００ｎｍである。上部電極ＵＥの膜厚は、例えば、１μｍである。
【００２５】
当該窒化シリコン膜ＮＦは、容量素子領域ＣＡＰＲ以外の領域、つまり、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲなどにおいて、層間絶縁膜ＩＬの一部を構成する。すなわち、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲにおいて、半導体基板ＳＢ上および半導体領域ＰＣ上には、半導体基板ＳＢの主面側から順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる積層膜により構成された層間絶縁膜ＩＬが形成されている。言い換えれば、容量素子領域ＣＡＰＲには、酸化シリコン膜ＯＸ１、ＯＸ３を含む層間絶縁膜ＩＬが形成されていない。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる積層膜により構成された層間絶縁膜ＩＬは、ＯＮＯ（Oxide Nitride Oxide）膜を構成している。
【００２６】
なお、接続領域ＣＲ１、ＣＲ２において、コンタクトプラグＣＰの近傍の層間絶縁膜ＩＬは、酸化シリコン膜ＯＸ１を含んでおらず、半導体基板ＳＢの主面上に順に形成された酸化シリコン膜ＯＸ２、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる。すなわち、層間絶縁膜ＩＬは、互いに隣り合う酸化シリコン膜ＯＸ１およびＯＸ２と、窒化シリコン膜ＮＦと、酸化シリコン膜ＯＸ３とを含んでいる。コンタクトプラグＣＰは酸化シリコン膜ＯＸ１に接しておらず、酸化シリコン膜ＯＸ２を貫通しているが、コンタクトプラグＣＰから離間している酸化シリコン膜ＯＸ１も貫通している。
【００２７】
また、本願でいう層間絶縁膜ＩＬの膜厚（厚さ）とは、特に説明しない限り、半導体基板ＳＢの主面に対して垂直な方向における、素子間領域ＳＲ、接続領域ＣＲ１およびＣＲ２での酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３を含む層間絶縁膜ＩＬの厚さを指す。なぜならば、寄生ＭＯＳＦＥＴが発生してリーク電流が流れるのは主に素子間領域ＳＲであり、素子間領域ＳＲにおける半導体基板ＳＢの主面と、寄生ＭＯＳＦＥＴのゲート電極として働く配線Ｍ１との間の距離の大きさが、寄生ＭＯＳＦＥＴの動作に起因するリーク電流の発生に関わるためである。
【００２８】
また、ここでは、例えば隣り合う配線Ｍ１同士の間の分離溝の底部において、酸化シリコン膜ＯＸ３の上面に凹部が形成されているが、本願でいう層間絶縁膜ＩＬの膜厚（厚さ）は、特に説明しない限り、当該凹部が形成されていない領域における酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３を含む層間絶縁膜ＩＬの最大の厚さを指す。なぜならば、当該分離溝および当該凹部が形成された領域は、寄生ＭＯＳＦＥＴのゲート電極として機能する配線Ｍ１が形成されていない領域であり、層間絶縁膜ＩＬの厚さが寄生ＭＯＳＦＥＴの動作に殆ど影響を与えない領域だからである。
【００２９】
酸化シリコン膜ＯＸ１の膜厚は、例えば５００〜１０００ｎｍであり、具体的には、例えば１０００ｎｍである。すなわち、酸化シリコン膜ＯＸ１と酸化シリコン膜ＯＸ２は、いずれも窒化シリコン膜ＮＦと半導体基板ＳＢとの間において互いに並ぶ膜であるが、酸化シリコン膜ＯＸ１の膜厚は酸化シリコン膜ＯＸ２の膜厚に比べて遥かに大きい。酸化シリコン膜ＯＸ３の膜厚は、例えば３００〜２０００ｎｍである。ここでは例として、酸化シリコン膜ＯＸ３の具体的膜厚を１０００ｎｍとする。つまり、酸化シリコン膜ＯＸ３の膜厚は、酸化シリコン膜ＯＸ２の膜厚および窒化シリコン膜ＮＦの膜厚のいずれよりも大きい。
【００３０】
層間絶縁膜ＩＬは、その上面から下面に亘ってコンタクトプラグＣＰが貫通する層であり、層間絶縁膜ＩＬおよび複数のコンタクトプラグＣＰは、コンタクト層を構成する。各コンタクトプラグＣＰは、層間絶縁膜ＩＬの上面から下面に亘って貫通するコンタクトホール（接続孔）ＣＨ内に埋め込まれている。
【００３１】
接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲの層間絶縁膜ＩＬ上には、金属膜からなる配線Ｍ１が形成されている。配線Ｍ１とコンタクトプラグＣＰとは、互いに接続されて一体となっている。つまり、配線Ｍ１とコンタクトプラグＣＰとは１つの金属膜からなる。配線Ｍ１およびコンタクトプラグＣＰは、例えば主にＡＬ（アルミニウム）膜からなる導電膜である。
【００３２】
また、上部電極ＵＥは、配線Ｍ１と同様の膜厚を有し、配線Ｍ１およびコンタクトプラグＣＰと同様に、例えば主にＡＬ（アルミニウム）膜からなる。これは、上部電極ＵＥと配線Ｍ１とが、半導体装置の製造工程で形成された１つの金属膜を分離して形成した膜、つまり同層の膜からなるためである。なお、一部の配線Ｍ１は、上部電極ＵＥと一体となって互いに接続されていてもよい。配線Ｍ１および上部電極ＵＥのそれぞれの膜厚は、例えば１μｍである。
【００３３】
酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦは、酸化シリコン膜ＯＸ１、ＯＸ３、配線Ｍ１および上部電極ＵＥに比べて極薄い膜厚を有している。このように膜厚が薄い酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦを容量素子ＣＡＰの電極間の絶縁膜として用いることで、容量素子ＣＡＰの容量を増大させ、かつ、容量素子ＣＡＰの容量特性の安定化を実現することができる。
【００３４】
互いに隣り合う配線Ｍ１同士の間、および、互いに隣り合う配線Ｍ１と上部電極ＵＥとの間のそれぞれには、配線Ｍ１および上部電極ＵＥのそれぞれを構成する金属膜を分離する分離溝が形成されている。当該分離溝の底面には、酸化シリコン膜ＯＸ３の上面が露出している。また、当該分離溝の側壁および底面に、窒化シリコン膜ＮＦは露出していない。つまり、分離溝の直下において、窒化シリコン膜ＮＦの上面は酸化シリコン膜ＯＸ３により覆われている。
【００３５】
また、当該分離溝の底部では、酸化シリコン膜ＯＸ３の上面に凹部が形成されており、当該凹部は酸化シリコン膜ＯＸ３の上面から酸化シリコン膜ＯＸ３の途中深さまで達している。すなわち、当該凹部の直下においても、窒化シリコン膜ＮＦの上面は酸化シリコン膜ＯＸ３により覆われている。当該凹部は配線Ｍ１および上部電極ＵＥと隣り合う領域における酸化シリコン膜ＯＸ３の上面、つまり、配線Ｍ１および上部電極ＵＥから露出する酸化シリコン膜ＯＸ３の上面に形成されている。
【００３６】
ここでは、素子間領域ＳＲにおいて、素子同士を分離するための絶縁膜からなる素子分離領域を形成していない。つまり、素子間領域ＳＲの半導体基板ＳＢの主面には、絶縁膜が埋め込まれた溝は存在せず、素子間領域ＳＲにおいて不純物が導入されていない半導体基板ＳＢにより素子（例えばＰＮＰ型バイポーラトランジスタＢＴ１）同士が分離されている。
【００３７】
なお、半導体基板ＳＢ内において、半導体領域ＰＣはｎ型の半導体領域（例えば、図３に示す半導体領域ＮＷ）により覆われていることが考えられるが、図２ではそのようなｎ型の半導体領域の図示を省略しており、また、素子間領域ＳＲの半導体基板ＳＢの主面にはｎ型の不純物は導入されていない。素子間領域ＳＲの半導体基板ＳＢの主面にｎ型またはｐ型の不純物が導入されていたとしても、その量は極少なく、導入されていないものと同視することができる。
【００３８】
図３には、半導体基板ＳＢの上面近傍に形成された半導体素子の例であるＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥの平面図および断面図を示している。図の下側に示す各断面図は、図の上側に示す平面図のＢ−Ｂ線における断面図である。図３では、図２に比べて断面図を簡略化して示している。特に、図３に示す層間絶縁膜ＩＬは図２に示す層間絶縁膜ＩＬと同様に、コンタクトプラグＣＰの近傍において酸化シリコン膜ＯＸ２を有するが、図３の断面図では酸化シリコン膜ＯＸ２の図示を省略している。また、図３の断面図では、配線Ｍ１と隣り合う領域において酸化シリコン膜ＯＸ３の上面に形成された凹部の図示を省略している。
【００３９】
図３に示すように、ＰＮＰ型バイポーラトランジスタＢＴ１は、半導体基板ＳＢの主面に形成されたベース電極であるｎ型の半導体領域ＮＢと、半導体基板ＳＢの主面に形成されたコレクタ電極であるｐ型の半導体領域ＰＣと、半導体基板ＳＢの主面に形成されたエミッタ電極であるｐ型の半導体領域ＰＥとを有している。また、半導体基板ＳＢの主面には、半導体領域ＮＢ、ＰＣおよびＰＥのいずれよりも形成深さが深く、半導体領域ＮＢよりも不純物濃度が低いｎ型の半導体領域ＮＷが、半導体領域ＮＢ、ＰＣおよびＰＥを覆うように形成されている。半導体領域ＮＷは半導体領域ＮＢに電気的に接続されており、半導体領域ＮＷの一部は、半導体基板ＳＢの主面において半導体領域ＰＣと半導体領域ＰＥとの間に位置している。
【００４０】
また、ＮＰＮ型バイポーラトランジスタＢＴ２は、半導体基板ＳＢの主面に形成されたコレクタ電極であるｎ型の半導体領域ＮＣと、半導体基板ＳＢの主面に形成されたベース電極であるｐ型の半導体領域ＰＢと、半導体基板ＳＢの主面に形成されたエミッタ電極であるｎ型の半導体領域ＮＥとを有している。半導体基板ＳＢ内において、半導体領域ＮＥは半導体領域ＰＢに覆われており、半導体基板ＳＢの主面において、半導体領域ＰＢの一部は半導体領域ＮＣと半導体領域ＮＥとの間に位置している。
【００４１】
なお、図示していないが、ＮＰＮ型バイポーラトランジスタＢＴ２が形成された半導体基板ＳＢの主面にも、半導体領域ＰＢ、ＮＥおよびＮＣを覆う不純物濃度の低いｎ型半導体領域が、半導体領域ＮＷと同様に形成されていてもよい。
【００４２】
抵抗素子ＲＥは、半導体基板ＳＢの主面に形成されたｐ型の半導体領域ＰＲにより構成されている。半導体領域ＰＲは半導体基板ＳＢの主面に沿う方向に延在しており、その両端の上面にはそれぞれコンタクトプラグＣＰが接続されている。上述したｎ型の半導体領域はいずれも、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））を導入した領域であり、上述したｐ型の半導体領域はいずれも、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を導入した領域である。
【００４３】
ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥのそれぞれが形成された半導体基板ＳＢの直上には、半導体基板ＳＢの主面上に順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる積層膜により構成されたＯＮＯ膜である層間絶縁膜ＩＬが形成されている。半導体基板ＳＢ上には、層間絶縁膜ＩＬを貫通する複数のコンタクトプラグＣＰが形成されており、各コンタクトプラグＣＰ上には配線Ｍ１が形成されている。
【００４４】
配線Ｍ１およびコンタクトプラグＣＰは一体となっており、例えば主にＡＬ（アルミニウム）膜からなる。半導体領域ＮＣ、ＰＢ、ＮＥ、ＮＢ、ＰＣおよびＰＥのそれぞれの上面には、コンタクトプラグＣＰが接続されている。半導体領域ＮＣ、ＰＢ、ＮＥ、ＮＢ、ＰＣ、ＰＥおよびＰＲのそれぞれの上面と、コンタクトプラグＣＰとの間には、例えばＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層が形成されていてもよい。
【００４５】
これらのコンタクトプラグＣＰの厚さ、および、これらのコンタクトプラグＣＰの周囲の層間絶縁膜ＩＬの厚さは、図２に示す容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦからなる積層膜の膜厚よりも大きい。
【００４６】
＜半導体装置の効果＞
以下に、本実施の形態の半導体装置の効果について、図１９に示す比較例を用いて説明する。図１９は比較例の半導体装置の断面図であり、図２に対応して接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲを示している。
【００４７】
半導体基板の主面またはエピタキシャル成長層の主面に半導体素子を複数形成し、素子間に絶縁膜からなる素子分離領域を形成しない場合、層間絶縁膜上の配線がゲート電極として働き、寄生ＭＯＳＦＥＴが発生する場合がある。すなわち、例えば半導体基板の主面に形成され、互いに異なる素子を構成する２つの半導体領域が寄生ＭＯＳＦＥＴのソース・ドレイン領域として働き、当該２つの半導体領域の相互間にリーク電流が流れる場合がある。
【００４８】
つまり、半導体基板の主面において隣り合う半導体素子同士を、半導体基板の主面に埋め込まれた絶縁膜を形成しないで電気的に分離しようとすると、層間絶縁膜上の配線などがゲート電極として機能し、層間絶縁膜がゲート絶縁膜として機能することで、それらの半導体素子のそれぞれを構成する半導体領域の相互間の半導体基板の主面に反転層が形成されてリーク電流が流れる虞がある。このようにして寄生ＭＯＳＦＥＴが形成されてリーク電流が流れることで、半導体装置の動作に異常が生じる。
【００４９】
また、素子間を分離するため、素子間の半導体基板の主面に分離用の半導体領域を形成することも考えられる。この場合においても、当該分離用の半導体領域と、素子を構成する半導体領域とがソース・ドレイン領域として働き、寄生ＭＯＳＦＥＴにリーク電流が流れる場合がある。
【００５０】
これらの場合、半導体素子が正常に動作しなくなる問題、または、半導体素子に所望の電流を流すための消費電力が増大する問題などが生じる。このような問題は、半導体基板の主面の面方位（結晶方位）が（１１１）である場合に比べ、当該面方位が（１００）である場合により顕著となる。なぜならば、面方位が（１１１）である場合に比べ、当該面方位が（１００）である場合の方が基板主面の界面準位が低く、これに起因して、半導体基板の主面をチャネル領域として有する寄生ＭＯＳＦＥＴのしきい値電圧が低下するからである。半導体ウェハの直径が例えば８インチであり比較的大きい場合、半導体基板の主面の面方位が（１００）であるウェハを製造することが主流であり、面方位（１１１）のウェハよりも面方位（１００）のウェハの方が安価に製造することが可能である。
【００５１】
このため、直径が大きく安価なウェハを用いる場合には半導体基板の面方位が（１００）であることが考えられ、この場合は特に寄生ＭＯＳＦＥＴの発生を防ぐことが重要となる。寄生ＭＯＳＦＥＴの発生を防ぐためには、半導体基板上の層間絶縁膜の膜厚を増大させることにより、ゲート電極として働く配線と、チャネル領域として働く半導体基板の主面との間の距離を増大させればよい。層間絶縁膜の増大は寄生ＭＯＳＦＥＴのゲート絶縁膜の増大を意味するため、これにより寄生ＭＯＳＦＥＴの発生、および寄生ＭＯＳＦＥＴの通電によるリーク電流の発生を防ぐことができる。
【００５２】
ここで、半導体基板上に、半導体基板の主面の一部を下部電極として有し、当該下部電極上に絶縁膜を介して形成された上部電極を備えた容量素子を形成する場合には、配線と同層の導電膜により上部電極を構成し、層間絶縁膜を構成する絶縁膜の一部を上下の電極間の絶縁膜として用いることが考えられる。しかし、上記のように寄生ＭＯＳＦＥＴの発生を防ぐために厚膜化した層間絶縁膜をそのまま容量素子の電極間の絶縁膜として使用すると、容量素子の容量が低下し、さらに、容量素子の容量特性が不安定になる。そこで、図１９に示す比較例の半導体装置のように、層間絶縁膜を構成する窒化シリコン膜を容量素子の電極間の絶縁膜として使用し、容量素子の形成領域では層間絶縁膜を構成する他の絶縁膜を除去することが考えられる。
【００５３】
図１９に示すように、半導体基板ＳＢは、図２に示す本実施の形態と同様に、接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲを有している。接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲにおける半導体基板ＳＢ内の構造、容量素子ＣＡＰ、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子（図示しない）の構造は、本実施の形態の半導体装置と同様である。つまり、容量素子ＣＡＰは、下部電極ＬＥと、上部電極ＵＥと、それらの電極間の酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦからなる積層絶縁膜とを有している。
【００５４】
また、接続領域ＣＲ１、素子間領域ＳＲおよび接続領域ＣＲ２の半導体基板ＳＢ上には、酸化シリコン膜ＯＸ１および窒化シリコン膜ＮＦからなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１の上面、すなわち、窒化シリコン膜ＮＦの上面には、配線Ｍ１が接している。つまり、比較例の半導体装置と本実施の形態の半導体装置との主な違いは、容量素子領域ＣＡＰＲ以外の領域における層間絶縁膜ＩＬ１が、窒化シリコン膜ＮＦ上の絶縁膜（図２に示す酸化シリコン膜ＯＸ３）を有していない点にある。
【００５５】
このように、容量素子ＣＡＰの電極間を薄い酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦからなる積層絶縁膜のみにより構成しているのは、電極間の絶縁膜の膜厚が増大および変動することを防ぐことで、容量素子ＣＡＰの容量を増大させ、かつ、容量素子ＣＡＰの容量特性がばらつくことを防ぐためである。
【００５６】
比較例において層間絶縁膜ＩＬ１が窒化シリコン膜ＮＦ上の酸化シリコン膜を含んでいない理由は、図１６〜図１９を用いて後述するように、容量素子ＣＡＰの電極間の絶縁膜を薄くするため、半導体装置の製造工程において窒化シリコン膜ＮＦ上に形成した酸化シリコン膜を全て除去していることにある。このため、図１９に示す比較例の上部電極ＵＥおよび配線Ｍ１はいずれも窒化シリコン膜ＮＦの上面に直接接している。
【００５７】
また、窒化シリコン膜ＮＦの上面に直接接する金属膜を加工することで、上部電極ＵＥおよび複数の配線Ｍ１のそれぞれを分離する際、当該金属膜を貫通する分離溝を形成すると、当該金属膜の下の窒化シリコン膜ＮＦも加工され、酸化シリコン膜ＯＸ１の上面の一部が当該分離溝の底部において露出する。窒化シリコン膜ＮＦは、半導体基板ＳＢおよび酸化シリコン膜ＯＸ１への可動イオンなどの不純物（汚染物質）の浸入を防ぐ保護膜としての役割を有する膜であるが、分離溝の底部において窒化シリコン膜ＮＦが除去されると、窒化シリコン膜ＮＦの保護膜としての機能が低下する問題が生じる。
【００５８】
この場合、分離溝の直下の酸化シリコン膜ＯＸ１を介して半導体基板ＳＢ内に不純物が浸入するため、例えば、半導体基板ＳＢに形成されたＦＥＴ（電界効果トランジスタ）のしきい値電圧が変動する問題、または、素子間のリーク電流が増大する問題などが生じる。すなわち、半導体装置の信頼性が低下する。
【００５９】
また、比較例では、容量素子領域ＣＡＰＲの窒化シリコン膜ＮＦと上部電極ＵＥとの間に絶縁膜が介在しないように、窒化シリコン膜ＮＦ上の絶縁膜を除去しており、これに合わせて、容量素子領域ＣＡＰＲ以外の領域における窒化シリコン膜ＮＦ上の絶縁膜も除去している。このため、層間絶縁膜ＩＬ１は、酸化シリコン膜ＯＸ１および窒化シリコン膜ＮＦのみにより形成される。この場合、層間絶縁膜ＩＬ１を厚膜化することが困難となる。寄生ＭＯＳＦＥＴの発生を防ぐことおよびリーク電流の発生を防ぐことが困難となる。よって、半導体装置の信頼性が低下する。ここでは、素子間領域ＳＲの層間絶縁膜ＩＬ１上の配線Ｍ１が寄生ＭＯＳＦＥＴのゲート電極として働き、接続領域ＣＲ１、ＣＲ２のそれぞれの半導体領域ＰＣがソース・ドレイン領域として働くことで、寄生ＭＯＳＦＥＴが動作する。
【００６０】
これに対し、本実施の形態の半導体装置では、容量素子領域ＣＡＰＲ以外の領域における層間絶縁膜ＩＬを、半導体基板ＳＢの主面上に順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３により構成することで、層間絶縁膜ＩＬを厚膜化することを可能としている。容量素子領域ＣＡＰＲでは、容量素子ＣＡＰの電極間の絶縁膜を酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦのみにより構成しており、当該絶縁膜は酸化シリコン膜ＯＸ３を含んでいないため、容量素子ＣＡＰの電極間の絶縁膜を薄膜化することができ、さらに、当該絶縁膜の膜厚にばらつきが生じることを防ぐことができる。よって、容量素子ＣＡＰの容量の低下を防ぐことができ、さらに、所望の容量特性を有する容量素子ＣＡＰを安定して形成することができる。
【００６１】
層間絶縁膜ＩＬの厚膜化の効果を、図１４を用いて説明する。図１４は、図２に示す窒化シリコン膜ＮＦと配線Ｍ１との間の絶縁膜（例えば酸化シリコン膜ＯＸ３）の厚さが０ｎｍ、３００ｎｍおよび１０００ｎｍである場合のそれぞれの時間経過とリーク電流の値との関係を示すグラフである。当該グラフの横軸は時間を表わし、縦軸はリーク電流の大きさを表わしている。ここでいう時間とは、各半導体素子に所定の電圧を印加し続けて半導体装置を試験的に稼働させるストレステストの継続時間を指す。図１４では、窒化シリコン膜ＮＦ上の絶縁膜の膜厚が０ｎｍの場合、つまり図１９に示す比較例の場合のグラフを一点鎖線で示し、当該膜厚が３００ｎｍの場合のグラフを破線で示し、当該膜厚が１０００ｎｍの場合のグラフを実線で示している。
【００６２】
図１４に示すグラフから、半導体装置の稼働時間が一定程度経過すると、窒化シリコン膜ＮＦ上の絶縁膜の膜厚が０ｎｍの場合の半導体装置において、リーク電流が増大し始めることが分かる。これに対して、当該膜厚が３００ｎｍおよび１０００ｎｍの場合は、当該膜厚が０ｎｍである場合に比べてリーク電流が増大し始めるまでに時間がかかる。本実施の形態では、図２に示す窒化シリコン膜ＮＦ上の酸化シリコン膜ＯＸ３を、例えば３００〜２０００ｎｍの膜厚で形成しているため、寄生ＭＯＳＦＥＴの発生を防ぐことができる。したがって、寄生ＭＯＳＦＥＴの動作によるリーク電流の発生を防ぐことができる。
【００６３】
つまり、図１９に示す比較例の層間絶縁膜ＩＬ１は酸化シリコン膜ＯＸ１および窒化シリコン膜ＮＦのみからなるのに対し、図２に示す層間絶縁膜ＩＬは酸化シリコン膜ＯＸ１および窒化シリコン膜ＮＦに加えて厚い酸化シリコン膜ＯＸ３を有する。よって、本実施の形態の層間絶縁膜ＩＬは比較例の層間絶縁膜ＩＬ１よりも膜厚が大きい。つまり、本実施の形態では、寄生ＭＯＳＦＥＴのゲート電極とチャネル領域との間に位置する層間絶縁膜ＩＬを厚膜化することができるため、寄生ＭＯＳＦＥＴの発生を防ぐことができ、寄生ＭＯＳＦＥＴの動作によるリーク電流が流れることを抑えることができる。よって、半導体装置の信頼性を向上させることができる。
【００６４】
また、図２に示すように、本実施の形態では酸化シリコン膜ＯＸ３により窒化シリコン膜ＮＦを覆っているため、上部電極ＵＥおよび複数の配線Ｍ１を分離する分離溝を形成しても、窒化シリコン膜ＮＦが除去されることを防ぐことができる。よって、窒化シリコン膜ＮＦの保護膜としての機能は損なわれないため、当該分離溝の底部から酸化シリコン膜ＯＸ１を介して半導体基板ＳＢに不純物（汚染物質）が浸入することを防ぐことができる。このため、当該不純物に起因する半導体装置の劣化を防ぐことができ、これにより、半導体装置の信頼性を向上させることができる。
【００６５】
寄生ＭＯＳＦＥＴの動作により生じるリーク電流は、半導体基板ＳＢの主面の面方位が（１１１）の場合よりも（１００）の場合に大きくなるため、本実施の形態の半導体装置の効果は、当該面方位が（１００）の場合に、より効果的に得られる。
【００６６】
リーク電流の発生を防ぐこと、つまり、素子間リークマージンを増大させることにより、例えば、素子に供給する電圧の増大、または、半導体領域ＰＣ同士の間隔、すなわち半導体素子同士の間隔を縮小することによる半導体装置の微細化を可能とする効果を得られる。
【００６７】
＜半導体装置の製造方法＞
以下に、図４〜図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。図４〜図１２は、本実施の形態の半導体装置の製造工程中の断面図である。図４〜図１２では、図２と同様に、左側から順に接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲを示している。
【００６８】
まず、図４に示すように、単結晶シリコンからなる半導体基板ＳＢを用意する。半導体基板ＳＢは、主面および主面の反対側の裏面を有し、当該主面の面方位は（１００）である。
【００６９】
続いて、接続領域ＣＲ１、ＣＲ２のそれぞれの半導体基板ＳＢの主面に、フォトリソグラフィ技術およびイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで、ｐ型の不純物領域である半導体領域ＰＣを複数形成する。また、容量素子領域ＣＡＰＲの半導体基板ＳＢの主面に、フォトリソグラフィ技術およびイオン注入法を用いてｎ型の不純物（例えばＰ（リン））を打ち込むことで、ｎ型の不純物領域である下部電極ＬＥを形成する。また、ここでは他の領域にも選択的にイオン注入を行うことで、図３に示す半導体領域ＮＣ、ＮＥ、ＮＢ、ＰＣ、ＰＥ、ＰＲおよびＮＷを形成する。これにより、ＰＮＰ型バイポーラトランジスタＢＴ１、並びに、図３に示すＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥを形成する。
【００７０】
次に、図５に示すように、半導体基板ＳＢの主面に対し酸化処理を行うことで、半導体基板ＳＢの主面上に酸化シリコン膜ＯＸ１を形成する。酸化シリコン膜ＯＸ１の膜厚は例えば５００〜１０００ｎｍであり、具体的には、例えば１０００ｎｍである。酸化シリコン膜ＯＸ１は、例えば熱酸化により形成することができる。
【００７１】
次に、図６に示すように、フォトリソグラフィ技術およびエッチング法を用いることで、容量素子領域ＣＡＰＲ、接続領域ＣＲ１およびＣＲ２のそれぞれの一部の酸化シリコン膜ＯＸ１を除去し、これにより半導体基板ＳＢの主面を露出させる。このエッチング工程では、例えば、ドライエッチングとウェットエッチングとを組み合わせて行う。接続領域ＣＲ１およびＣＲ２のそれぞれにおいて酸化シリコン膜ＯＸ１を除去する箇所は、後にコンタクトプラグを形成する箇所である。容量素子領域ＣＡＰＲにおいて酸化シリコン膜ＯＸ１を除去する箇所は、下部電極ＬＥの直上の部分であって、後に形成する上部電極と平面視において重なる箇所である。
【００７２】
次に、図７に示すように、熱酸化処理を行うことで、酸化シリコン膜ＯＸ１から露出する半導体基板ＳＢの主面を覆う酸化シリコン膜ＯＸ２を形成する。酸化シリコン膜ＯＸ２の膜厚は酸化シリコン膜ＯＸ１の膜厚より薄い。酸化シリコン膜ＯＸ２の膜厚は、例えば３〜１０ｎｍである。
【００７３】
次に、図８に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ、酸化シリコン膜ＯＸ１およびＯＸ２のそれぞれの上に、窒化シリコン膜ＮＦを形成する。窒化シリコン膜ＮＦの膜厚は、例えば１００ｎｍである。これにより、酸化シリコン膜ＯＸ１、ＯＸ２のそれぞれの表面は、全て窒化シリコン膜ＮＦにより覆われる。窒化シリコン膜ＮＦは、例えばＬＰ（Low Pressure）−ＳｉＮ膜からなる。
【００７４】
次に、図９に示すように、例えばＣＶＤ法を用いて、窒化シリコン膜ＮＦ上に厚い酸化シリコン膜ＯＸ３を形成する。酸化シリコン膜ＯＸ３の膜厚は、窒化シリコン膜ＮＦの膜厚よりも大きい。酸化シリコン膜ＯＸ３の膜厚は、例えば３００〜２０００ｎｍである。これにより、窒化シリコン膜ＮＦの上面は、全て酸化シリコン膜ＯＸ３により覆われる。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＸ３からなる積層膜は、層間絶縁膜ＩＬを構成する。酸化シリコン膜ＯＸ３は、例えばＬＰ−ＰＴＥＯＳ（Low Pressure-Plasma Tetra Ethyl Ortho Silicate）膜からなる。
【００７５】
なお、酸化シリコン膜ＯＸ３の膜厚の下限の例を３００ｎｍとしているのは、図１４を用に示すように、酸化シリコン膜ＯＸ３の膜厚を３００ｎｍ以上にすることで、効果的にリーク電流の発生を抑えることができるためである。また、酸化シリコン膜ＯＸ３の膜厚の上限の例を２０００ｎｍとしている理由の１つは、酸化シリコン膜ＯＸ３の膜厚を２０００ｎｍよりも大きくすると、酸化シリコン膜ＯＸ３の加工に過度に時間を要することにある。また酸化シリコン膜ＯＸ３の膜厚の上限の例を２０００ｎｍとしている理由の１つは、酸化シリコン膜ＯＸ３の膜厚を２０００ｎｍよりも大きくすると、酸化シリコン膜ＯＸ３を貫通するコンタクトホールがテーパーを有することに起因して、コンタクトプラグなどのレイアウトに制限が生じ、半導体装置の微細化が困難となることにある。
【００７６】
次に、図１０に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、接続領域ＣＲ１、ＣＲ２のそれぞれにおいて、層間絶縁膜ＩＬを貫通するコンタクトホールＣＨを形成する。接続領域ＣＲ１、ＣＲ２のそれぞれのコンタクトホールＣＨは、いずれも半導体領域ＰＣの直上に形成されており、コンタクトホールＣＨの底部では半導体領域ＰＣの上面が層間絶縁膜ＩＬから露出している。
【００７７】
次に、図１１に示すように、半導体基板ＳＢの主面上に、層間絶縁膜ＩＬを覆うフォトレジスト膜ＰＲ１からなるレジストパターンを形成する。フォトレジスト膜ＰＲ１は、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲにおいて、コンタクトホールＣＨおよび層間絶縁膜ＩＬを覆い、容量素子領域ＣＡＰＲの下部電極ＬＥの直上において、酸化シリコン膜ＯＸ３の上面を露出するパターンである。
【００７８】
続いて、フォトレジスト膜ＰＲ１をエッチングマスクとして用いてウェットエッチングを行うことで、容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ３を除去する。これにより、酸化シリコン膜ＯＸ３が開口され、下部電極ＬＥの直上の窒化シリコン膜ＮＦの上面が露出する。本実施の形態の半導体装置の製造方法の主な特徴は、このように、容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ３を選択的に除去する工程を行うことにある。
【００７９】
次に、図１２に示すように、フォトレジスト膜ＰＲ１を除去した後、半導体基板ＳＢの主面全面上に、例えばスパッタリング法などを用いて金属膜ＭＦを形成する。金属膜ＭＦは、例えば主にＡｌ（アルミニウム）膜からなる。金属膜ＭＦは、例えば、薄いバリア導電膜と、アルミニウム膜からなる主導電膜との積層膜からなり、バリア導電膜は、例えばＴｉ（チタン）膜、Ｔａ（タンタル）膜またはそれらの窒化膜などからなる。金属膜ＭＦは、各コンタクトホールＣＨ内を完全に埋込んでいる。また、金属膜ＭＦは、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲにおいて層間絶縁膜ＩＬの上面を覆っており、容量素子領域ＣＡＰＲにおいて窒化シリコン膜ＮＦの上面を覆っている。
【００８０】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、金属膜ＭＦを加工し、これにより、金属膜ＭＦからなるコンタクトプラグＣＰと、金属膜ＭＦからなる配線Ｍ１と、金属膜ＭＦからなる上部電極ＵＥとを形成する。ここでは、金属膜ＭＦの一部を除去することにより、金属膜ＭＦの上面から、層間絶縁膜ＩＬの上面、つまり酸化シリコン膜ＯＸ３の上面に達する分離溝を形成することで、コンタクトプラグＣＰ、配線Ｍ１および上部電極ＵＥを形成する。
【００８１】
配線Ｍ１は、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲにおいて層間絶縁膜ＩＬの上面上に形成された導電膜である。コンタクトプラグＣＰは、複数のコンタクトホールＣＨのそれぞれを埋め込む接続部である。上部電極ＵＥは、下部電極ＬＥの直上に形成されており、上部電極ＵＥと下部電極ＬＥとの間には、酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦからなる積層膜のみが介在している。上部電極ＵＥおよび下部電極ＬＥは、容量素子ＣＡＰを構成している。上部電極ＵＥは、何れかの配線Ｍ１と一体になっていてもよく、全ての配線Ｍ１と分離していてもよい。
【００８２】
隣り合う配線Ｍ１同士の間の分離溝、および、隣り合う配線Ｍ１と上部電極ＵＥとの間の分離溝のそれぞれの底部には、層間絶縁膜ＩＬを構成する酸化シリコン膜ＯＸ３の上面が露出している。酸化シリコン膜ＯＸ３は例えば１０００ｎｍ程度の厚い膜厚を有している。このため、分離溝により金属膜ＭＦを確実に分離するために、必要以上の時間をかけてエッチングを行っても、分離溝が窒化シリコン膜ＮＦに達することはない。つまり、オーバーエッチングを行うと、分離溝の底部において酸化シリコン膜ＯＸ３の上面に凹部が形成されるが、当該凹部は窒化シリコン膜ＮＦまで達することはなく、窒化シリコン膜ＮＦは露出しない。
【００８３】
以上の工程により、本実施の形態の半導体装置が略完成する。
【００８４】
＜半導体装置の製造方法の効果＞
以下に、図１６〜図１９に示す比較例の半導体装置と比較して、本実施の形態の半導体装置の製造方法の効果について説明する。図１６〜図１８は、比較例の半導体装置の製造工程中の断面図である。図１６〜図１９では、図２と同様に、左側から順に、接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および容量素子領域ＣＡＰＲを示している。
【００８５】
比較例の半導体装置の製造工程では、まず、図４〜図８を用いて説明した工程と同様の工程を行う。これにより、半導体基板ＳＢに各種の半導体素子を形成し、半導体基板ＳＢの主面上に、酸化シリコン膜ＯＸ１、ＯＸ２および窒化シリコン膜ＮＦを形成する。これにより、接続領域ＣＲ１、ＣＲ２および素子間領域ＳＲでは、酸化シリコン膜ＯＸ１および窒化シリコン膜ＮＦの積層膜からなる層間絶縁膜ＩＬ１（図１６参照）が形成される。
【００８６】
次に、図１６に示すように、窒化シリコン膜ＮＦの上面上に、例えばＣＶＤ法を用いて酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４の膜厚は、例えば３００ｎｍ未満であり、酸化シリコン膜ＯＸ３（図９参照）の膜厚より小さい。酸化シリコン膜ＯＸ４は、例えばＬＰ−ＴＥＯＳ膜からなる。酸化シリコン膜ＯＸ４は、後に全て除去する膜であり、層間絶縁膜ＩＬ１を構成する膜ではない。酸化シリコン膜ＯＸ４は、半導体装置の製造工程において窒化シリコン膜ＮＦを保護するための膜である。
【００８７】
次に、図１７に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、接続領域ＣＲ１、ＣＲ２の層間絶縁膜ＩＬ１および酸化シリコン膜ＯＸ４からなる積層膜を貫通する孔部を複数形成する。これにより、層間絶縁膜ＩＬ１を貫通するコンタクトホールＣＨを複数形成する。ここでは、コンタクトホールＣＨを形成するために行うエッチング工程の前後を通じて、容量素子領域ＣＡＰＲの窒化シリコン膜ＮＦの上面は酸化シリコン膜ＯＸ４により覆われている。
【００８８】
次に、図１８に示すように、ウェットエッチングを行うことで、半導体基板ＳＢ上の全ての酸化シリコン膜ＯＸ４を除去することで、窒化シリコン膜ＮＦの上面を露出させる。ここでは、後に形成する容量素子の電極間の絶縁膜を、酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦのみにより構成するため、容量素子領域ＣＡＰＲを含む全ての領域の酸化シリコン膜ＯＸ４を除去する。
【００８９】
次に、図１２および図１３を用いて説明した工程と同様の工程を行うことで、図１９に示す比較例の半導体装置が略完成する。すなわち、窒化シリコン膜ＮＦ上およびコンタクトホールＣＨ内を含む半導体基板ＳＢの主面上に金属膜を形成した後、当該金属膜を加工することで、配線Ｍ１および上部電極ＵＥを形成する。これにより、容量素子領域ＣＡＰＲにおいて、上部電極ＵＥおよび下部電極ＬＥを有する容量素子ＣＡＰを形成する。また、各コンタクトホールＣＨ内にコンタクトプラグＣＰを形成する。
【００９０】
ここでは、隣り合う配線Ｍ１同士の間および隣り合う配線Ｍ１と上部電極ＵＥとの間を分離するため、当該金属膜を貫通する分離溝を形成する。このとき、分離溝が確実に金属膜を貫通するために、分離溝を形成する際に行うドライエッチング工程では、金属膜の膜厚分を除去するために必要な時間より長い時間をかけてエッチングを行う。これによりオーバーエッチングが起こり、金属膜の下地である窒化シリコン膜ＮＦが一部除去される。したがって、分離溝の底部では窒化シリコン膜ＮＦが除去されて酸化シリコン膜ＯＸ１の上面が露出する。
【００９１】
この場合、金属膜の当該加工工程の後に行う洗浄工程などの工程において、窒化シリコン膜ＮＦの保護膜としての機能が損なわれる。このため、分離溝の底部に露出する酸化シリコン膜ＯＸ１を介して半導体基板ＳＢ内に可動イオンなどの不純物（汚染物質）が浸入するため、半導体装置が劣化する。すなわち、例えば、半導体基板ＳＢに形成されたＦＥＴ（電界効果トランジスタ）のしきい値電圧が変動する問題、または、素子間のリーク電流が増大する問題などが生じる。したがって、半導体装置の信頼性が低下する問題が生じる。
【００９２】
これに対し、本実施の形態の半導体装置の製造方法では、比較例に比べ、図１１を用いて説明した工程、つまり容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ３を選択的に除去する工程を追加して行っている。これにより、接続領域ＣＲ１および素子間領域ＳＲに酸化シリコン膜ＯＸ３を残し、かつ、容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ３を除去することで、層間絶縁膜ＩＬの厚膜化と容量素子の電極間の絶縁膜の薄膜化とを両立している。
【００９３】
したがって、容量素子領域ＣＡＰＲでは、容量素子ＣＡＰの電極間の絶縁膜を酸化シリコン膜ＯＸ２および窒化シリコン膜ＮＦのみにより構成しており、当該絶縁膜は酸化シリコン膜ＯＸ３を含んでいないため、容量素子ＣＡＰの容量の低下を防ぐことができ、さらに、所望の容量特性を有する容量素子ＣＡＰを安定して形成することができる。また、図１４を用いて説明したように、寄生ＭＯＳＦＥＴのゲート電極とチャネル領域との間に位置する層間絶縁膜ＩＬ（図１３参照）を厚膜化することができるため、寄生ＭＯＳＦＥＴの発生を防ぐことができ、寄生ＭＯＳＦＥＴの動作によるリーク電流が流れることを抑えることができる。よって、半導体装置の信頼性を向上させることができる。
【００９４】
また、図１３に示すように、本実施の形態では酸化シリコン膜ＯＸ３により窒化シリコン膜ＮＦを覆っているため、上部電極ＵＥおよび複数の配線Ｍ１を分離する分離溝を形成しても、窒化シリコン膜ＮＦが除去されることを防ぐことができる。よって、窒化シリコン膜ＮＦの保護膜としての機能は損なわれないため、当該分離溝の底部から酸化シリコン膜ＯＸ１を介して半導体基板ＳＢに不純物（汚染物質）が浸入することを防ぐことができる。このため、当該不純物に起因する半導体装置の劣化を防ぐことができ、これにより、半導体装置の信頼性を向上させることができる。
【００９５】
寄生ＭＯＳＦＥＴの動作により生じるリーク電流は、半導体基板ＳＢの主面の面方位が（１１１）の場合よりも（１００）の場合に大きくなるため、本実施の形態の半導体装置の効果は、当該面方位が（１００）の場合に、より効果的に得られる。
【００９６】
リーク電流の発生を防ぐこと、つまり、素子間リークマージンを増大させることにより、例えば、素子に供給する電圧の増大、または、半導体領域ＰＣ同士の間隔、すなわち半導体素子同士の間隔を縮小することによる半導体装置の微細化を可能とする効果を得られる。
【００９７】
＜変形例＞
以下に、図１５を用いて、本実施の形態の半導体装置およびその製造方法の変形例について説明する。図１５は、本実施の形態の変形例である半導体装置を示す断面図である。図１５には、図２と同じ位置における断面を示している。本変形例は、図２〜図１３を用いて説明した半導体装置と比べて、半導体基板ＳＢの主面に形成された半導体領域同士を絶縁するため、半導体基板ＳＢの主面に、上記半導体領域とは異なる導電型を有する半導体領域を形成する点で違いがあり、他の構成要素には違いがない。
【００９８】
本変形例の半導体装置は、図１５に示すように、図２に示す構造と同様の構成を有しているが、さらに、半導体基板ＳＢの主面に半導体領域ＮＲを有している。半導体領域ＮＲは、半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘って形成されたｎ型の半導体領域であり、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））が導入された領域である。半導体領域ＮＲは、図４を用いて説明した工程で、例えばイオン注入法におより形成することができる。当該イオン注入工程は、半導体基板ＳＢを用意した後であって、図５を用いて説明した酸化シリコン膜ＯＸ１の形成工程の前であれば、どの時点で行ってもよい。
【００９９】
半導体領域ＮＲは、例えば、図３に示す半導体領域ＮＣ、ＰＢ、ＮＥ、ＮＢ、ＰＣ、ＰＥおよびＰＲのいずれよりも形成深さが深い。半導体領域ＮＲは、図１５に示す半導体領域ＰＣの導電型（ｐ型）とは異なる導電型（ｎ型）を有する。したがって、互いに隣り合う半導体領域ＰＣ同士は、それらの相互間の半導体領域ＮＲにより絶縁される。
【０１００】
このような変形例においても、例えば、隣り合う半導体領域ＰＣ同士の間におけるリーク電流が流れることを防ぐためには、隣り合う半導体領域ＰＣ同士の間の半導体基板ＳＢの上の層間絶縁膜ＩＬを厚膜化することが重要となる。本実施の形態では、容量素子領域ＣＡＰＲの酸化シリコン膜ＯＸ３を除去して電極間の絶縁膜を薄膜化し、かつ、層間絶縁膜ＩＬを構成する膜として酸化シリコン膜ＯＸ３を残すことで、層間絶縁膜ＩＬの膜厚を増大させることができる。その結果、寄生ＭＯＳＦＥＴの発生を防ぐことができるため、図１〜図１３を用いて説明した本実施の形態の半導体装置およびその製造方法と同様の効果を得ることができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
ＢＴ１    ＰＮＰ型バイポーラトランジスタ
ＣＡＰ    容量素子
ＣＡＰＲ    容量素子領域
ＣＰ    コンタクトプラグ
ＣＲ１、ＣＲ２    接続領域
ＩＬ、ＩＬ１    層間絶縁膜
ＬＥ    下部電極
Ｍ１    配線
ＮＦ    窒化シリコン膜
ＯＸ１〜ＯＸ４    酸化シリコン膜
ＰＣ    半導体領域
ＳＢ    半導体基板
ＳＲ    素子間領域
ＵＥ    上部電極
【図１】
2018049907.tif 000003
【図２】
2018049907.tif 000004
【図３】
2018049907.tif 000005
【図４】
2018049907.tif 000006
【図５】
2018049907.tif 000007
【図６】
2018049907.tif 000008
【図７】
2018049907.tif 000009
【図８】
2018049907.tif 000010
【図９】
2018049907.tif 000011
【図１０】
2018049907.tif 000012
【図１１】
2018049907.tif 000013
【図１２】
2018049907.tif 000014
【図１３】
2018049907.tif 000015
【図１４】
2018049907.tif 000016
【図１５】
2018049907.tif 000017
【図１６】
2018049907.tif 000018
【図１７】
2018049907.tif 000019
【図１８】
2018049907.tif 000020
【図１９】
2018049907.tif 000021