【事件の表示】
　平成　６年特許願第２９４４１２号「半導体記憶装置」拒絶査定に対する審判事件［平成　８年　６月１１日出願公開、特開平　８−１５３３９９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成６年１１月２９日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、特許請求の範囲の請求項１に記載された次のとおりのものと認められる。
「行方向，列方向に配置された複数のメモリセルをそれぞれ備え行アドレス信号，列アドレス信号及びブロック選択信号に従って前記複数のメモリセルのうちの所定のメモリセルを選択してデータの書込み，読出しを行う複数のメモリセルアレイブロックと、これら複数のメモリセルアレイブロックそれぞれと対応して設けられ対応するメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行と行単位で置換するための複数の第１及び第２の冗長メモリセル行と、前記複数のメモリセルアレイブロックそれぞれと対応して設けられ対応するメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定しかつ前記ブロック選択信号がこのメモリセルアレイブロックを指定したときこのメモリセルアレイブロック中の不良のメモリセルが存在するメモリセル行に代って対応する第１の冗長メモリセル行を選択して置換する複数の第１の冗長メモリセル行選択回路と、前記複数のメモリセルアレイブロックを少なくとも２つずつのグループに分けてこれらグループそれぞれと対応して設けられ対応するグループ内のメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定したとき前記ブロック選択信号が指定するメモリセルアレイブロックの不良のメモリセルが存在するメモリセル行に代って対応する第２の冗長メモリセル行を選択して置換する第２の冗長メモリセル行選択回路とを有することを特徴とする半導体記憶装置」
２．引用例記載の発明
　原査定時に引用した特開昭６１−５０２９４号公報（以下、「第１の引用例」という。）には、図面第４図に関して、「第４図に冗長回路の使用方法を説明するためのブロック系統図を示す。第４図において、２０ａ,２０bおよび２０ｃはブロックＡのスペアワード線,ノーマルワード線群及び行デコーダ回路、２１ａ,２１ｂおよび２１ｃはブロックＢのスペアワード線,ノーマルワード線群および行デコーダ回路、２２はブロックＡのスペアワード線２０ａに接続されるスペア行デコーダ回路、２３はブロックＢのスペアワード線２１ａに接続されるスペア行デコーダ回路である。」（公報第２頁右上欄末行〜同頁左下欄第１０行目）と記載され、また、図面第７図に関して、「第７図はスペア行デコーダ回路が２つの場合を示したもので、２０ａ１，２０ａ２はブロックＡのスペアワード線，２１ａ１,２１ａ２はブロックＢのスペアワード線、２５，２６はスペア行デコーダ回路であり、それぞれのスペア行デコーダ回路２５，２６の出力はリンク素子を介してブロックＡ,Ｂに接続されている。この時必要に応じて２つのスペア行デコーダ２５，２６の出力をブロックＡ，Ｂに任意に接続できる。」（公報第３頁右上欄第１９行〜同頁左下欄第７行目）と記載されている。　従って、図面第７図およびその関連する記載から、上記第１の引用例には、
　「行方向，列方向に配置された複数のメモリセルをそれぞれ備え行アドレス信号，列アドレス信号及びブロック選択信号に従って前記複数のメモリセルのうちの所定のメモリセルを選択してデータの書込み，読出しを行う複数のメモリセルアレイブロック（２０ｂ、２１ｂ）と、これら複数のメモリセルアレイブロック（２０ｂ、２１ｂ）それぞれと対応して設けられ対応するメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行と行単位で置換するための複数の第１及び第２のスペアワード線（２０ａ２、２１ａ１、２０ａ１、２１ａ２）と、前記複数のメモリセルアレイブロック（２０ｂ、２１ｂ）それぞれと対応して設けられ対応するメモリセルアレイブロック（２０ｂ、２１ｂ）中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定しかつリンク素子が特定のメモリセルアレイブロックをリンクしたときこのメモリセルアレイブロック中の不良のメモリセルが存在するメモリセル行に代って対応する第１のスペアワード線（２０ａ２、２１ａ１）を選択して置換する１つの第１のスペア行デコーダ回路（２５）と、前記複数のメモリセルアレイブロック（２０ｂ、２１ｂ）をグループに分けてこれらグループそれぞれと対応して設けられ対応するグループ内のメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定したときメモリセルアレイブロックの不良のメモリセルが存在するメモリセル行に代って対応する第２のスペアワード線（２０ａ１，２１ａ２）を選択して置換する第２のスペア行デコーダ回路（２６）とを有することを特徴とする半導体記憶装置」に関する発明（以下、「第１引用例の第１発明」という。）が記載されている。
　また、図面第４図とその関連する記載から上記第１の引用例には、
「第１および第２のメモリセル群にそれぞれ冗長行メモリ（スペアワード線）を設け、これらの冗長メモリ（スペアワード線）それぞれに冗長メモリセル行選択回路を設けた半導体記憶装置」に関する発明（以下、「第１引用例の第２発明」という。）が記載されている。
　また、原査定の拒絶理由に引用した特開平５−７４１９１公報（以下、「第２引用例」という。）には、
「不良メモリセルが生じた場合、各ブロック毎に設けた冗長メモリセルをブロック選択信号とブロック内の行アドレス信号によって選択してなる半導体記憶装置」に関する発明が記載されている。
３.本願発明と引用例記載の発明との対比・判断
　本願発明（以下「前者」という。）と第１の引用例の第１発明（以下「後者」という。）と対比すると、後者の「複数の第１及び第２のスペアワード線」、「第１のスペアワード線」、「第１のスペア行デコーダ回路」、「第２のスペアワード線」、「第２のスペア行デコーダ回路」及び「第２のスペア行デコーダ回路」は、それぞれ前者の「複数の第１及び第２の冗長メモリセル行」、「第１の冗長メモリセル行」、「第１の冗長メモリセル行選択回路」、「第２の冗長メモリセル行」及び「第２の冗長メモリ行選択回路」にそれぞれ対応しているから、両者は、
「行方向，列方向に配置された複数のメモリセルをそれぞれ備え行アドレス信号，列アドレス信号及びブロック選択信号に従って前記複数のメモリセルのうちの所定のメモリセルを選択してデータの書込み，読出しを行う複数のメモリセルアレイブロックと、これら複数のメモリセルアレイブロックそれぞれと対応して設けられ対応するメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行と行単位で置換するための複数の第１及び第２の冗長メモリセル行と、前記複数のメモリセルアレイブロックそれぞれと対応して設けられ対応するメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定したときこのメモリセルアレイブロック中の不良のメモリセルが存在するメモリセル行に代って対応する第１の冗長メモリセル行を選択して置換する第１の冗長メモリセル行選択回路と、前記複数のメモリセルアレイブロックをグループに分けてこれらグループそれぞれと対応して設けられ対応するグループ内のメモリセルアレイブロック中に不良のメモリセルが存在するときこの不良のメモリセルが存在するメモリセル行のアドレスを記憶しておき前記行アドレス信号がこのアドレスを指定したときメモリセルアレイブロックの不良のメモリセルが存在するメモリセル行に代って対応する第２の冗長メモリセル行を選択して置換する第２の冗長メモリセル行選択回路とを有することを特徴とする半導体記憶装置」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
（１）前者は、複数のメモリセルアレイブロックを２つずつのグループに分けているのに対して、後者は、このようなグループに分けるような構成を採用していない点。
（２）前者は、ブロック内の冗長メモリセルの選択を、行アドレス信号及びブロック選択信号の両者に基づいて行なっているのに対して、後者は、行アドレス信号及びリンク素子の切断／非切断信号によって行っている点。
（３）前者は、第１の冗長メモリセル行を選択して置換するのに複数の第１の冗長メモリセル行選択回路を設けて、冗長メモリセル行に１対１に冗長メモリセル行選択回路を設けているのに対して、後者は、第１の冗長メモリセル行を選択して置換するのに第１の冗長メモリセル行選択回路を１つだけ設けてこの１つの冗長メモリセル行選択回路を各ブロック内に設けられた冗長メモリセル行で選択的に利用している点。
　そこでまず、相違点（１）について検討すると、メモリセルアレイブロックを２つずつのグループに分けることに格別の技術的な意味があるとは認められず、メモリを４つのブロックに分けて構成することは従来慣用されている技術事項であることを考慮すると、後者のメモリセルアレイブロックを４つのブロックとして構成し、前者の発明のようにメモリセルアレイブロックを２つずつのグループとすることは当業者が容易に想到し得る程度のものと認められる。
　次に相違点（２）について検討すると、冗長メモリを備えた半導体記憶装置において、不良メモリセルが生じた場合、各ブロック毎に設けた冗長メモリセルをブロック選択信号とブロック内の行アドレス信号によって選択することは上記第２の引用例に記載されるように従来周知の事項であるから、後者のリンク素子の切断／非切断信号に代えてブロック選択信号を採用して前者の発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、相違点（３）について検討すると、冗長メモリを備えた半導体記憶装置において、各ブロック毎に設けられた冗長メモリセル行に対して１対１に冗長メモリセル行選択回路を設けることは上記第１引用例の第２発明に記載されるように従来周知の技術事項であるから、後者の１つの第１の冗長メモリセル行選択回路に代えて、冗長メモリセル行選択回路を２つにして、冗長メモリセル行に対して冗長メモリセル行選択回路をそれぞれ設けて前者の発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものに過ぎず、格別顕著なものがあるとは認められない。
４.むすび
　以上のとおりであるから、本願発明は第１および第２の引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。
　
　よって、結論のとおり審決する。