【事件の表示】
　特願２０１０−２１１９６６「メモリシステム」拒絶査定不服審判事件〔平成２４年　４月　５日出願公開、特開２０１２−　６９１９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２２年９月２２日を出願日とする出願であって、平成２４年１２月２６日付けの拒絶理由通知に対して、平成２５年３月４日に手続補正書及び意見書が提出されたが、同年６月１１日付けで拒絶査定がされ、これに対し、同年９月１７日に審判請求がされたものである。
　
第２　本願発明に対する判断
１　本願の請求項１に係る発明は、平成２５年３月４日に提出された手続補正書により補正された請求項１に記載された、次のとおりのものである（以下「本願発明」という。）。
　
【請求項１】
「複数のメモリセルを含むメモリセルアレイと、
　前記メモリセルの制御ゲートに接続された複数のワード線と、
　前記メモリセルに接続され、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む複数のビット線と、
　前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプとを具備したメモリ部と、
　前記偶数番目のビット線および前記奇数番目のビット線に接続され互いに隣接した２つのメモリセルからなるメモリセル対のうち、先に書き込まれる前記メモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる前記メモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御する制御部とを備え、
　前記奇数番目のビット線に接続された前記メモリセルと前記偶数番目のビット線に接続された前記メモリセルには、互いに異なるページアドレスが割り当てられており、
　前記メモリセル対は同一のワード線につながれており、
　前記メモリセル対のうち前記奇数番目のビット線に接続されたメモリセルへのデータ書込みが前記偶数番目のビット線に接続されたメモリセルのそれよりも後に行われる場合、前記制御部は、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御し、
　前記メモリセル対のうち前記偶数番目のビット線に接続されたメモリセルへのデータ書込みが前記奇数番目のビット線に接続されたメモリセルのそれよりも後に行われた場合、前記制御部は、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御することを特徴とするメモリシステム。」
　
２　引用例１の記載と引用発明
（１）原査定の根拠となった平成２４年１２月２６日付けの拒絶の理由において引用文献１として引用された、本願の出願前に日本国内において頒布された刊行物である特開２００２−３２４４００号公報（以下「引用例１」という。）には、「半導体記憶装置のデータ書き込み方法及び半導体記憶装置」（発明の名称）に関して、図１〜６、３１、３８、３９とともに、次の記載がある（ここにおいて、下線は当合議体が付加したものである。以下同様。）。
　
（発明の属する技術分野）
ア　「【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置に係わり、
特に隣接メモリセル間隔が狭まっても容量結合によるデータの乱れを低減できる
不揮発性半導体記憶装置に関する
　
（従来の技術）
イ　「【０００２】
【従来の技術】電荷蓄積層にチャネルからトンネル絶縁膜を介してトンネル電流によって注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じたMOSFETのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体メモリが開発されている。ところが、
従来の不揮発性半導体メモリの構成、及び書き込み方法では、メモリセルの高集積化に伴い、メモリセルの電荷蓄積層間の容量結合が大きくなり、書き込み順序によって隣接するメモリセルのデータが乱れる問題があった
【０００３】図３８Ａ、及び図３８Ｂに従来のNAND型、又はAND型EEPROMのセルブロックの回路図を示す。
【０００４】
図３８Ａ、
において、M0〜M15、及びM0'〜M15'はメモリセルを示し、49、及び49'は、例えばNAND型ブロック
で形成される１つのメモリセルブロックを示す。１つのメモリセルブロック49、49'には、複数本のデータ選択線(WL0-WL15)が接続されている
メモリセルブロック49内のそれぞれのメモリセルは、データ転送線とデータ選択線の交点に形成され、それぞれ独立にデータの保持、及び呼び出しが可能となっている
これらメモリセルブロック49は、データ転送線方向、及びデータ選択線方向に複数個形成されメモリセルアレイ1を形成している
【０００５】また、図３９に、センスアンプ回路まで含んだ従来例のメモリセルアレイ1、及びセンスアンプ46のレイアウト例を示す。図３９では、図を見やすくするために、データ選択線WL0〜WL15、及びブロック選択線SSL、GSLは省略している。
【０００６】
図３９において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、図３８に示したメモリセルブロック49、及び49'がそれぞれ接続され、Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。添え字a,b,...kは、複数行のメモリセルレイアウトを示すために便宜的に付けたインデックス(index)であり、インデックスの総数は複数であれば構わない
１つのセンスアンプ46を複数のデータ転送線で共有し
センスアンプ46は、メモリセルのデータを読み出すためのものであり、かつメモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている
データ選択線に沿った方向を列(ロウ)と呼び、データ転送線に沿った方向を行(カラム)と呼ぶことにする
　
（課題）
ウ　「【００１８】
【発明が解決しようとする課題】以上述べたように、
従来構造の不揮発性半導体メモリでは、隣接するメモリセルにデータを書き込むことにより、容量結合によってデータが変化してしまう事情があった
【００１９】この発明は上記の事情を解決すべくなされたもので、その目的とするところは、
誤読み出し頻度を少なくでき
　
（第１実施形態の半導体記憶装置）
エ　「【００２７】（第１実施形態）
図１、及び図２に、本発明の第１実施形態に係る半導体記憶装置のブロック図、及びセルアレイ及びセンスアンプ回路のレイアウト図を示す。なお、以下の説明では、図３７から図４３と同じ部分には同じ参照符号を付し、重複説明は省略する。また、図２では、図をわかりやすくするために、紙面左右方向にメモリセルアレイ1、及び書き込み順位記憶メモリセルアレイ7のセルブロック49、49'で共有されたメモリセルの制御ゲートWL0〜WL15,SSL,GSLは省略する
【００２８】メモリセルアレイ1は、図２に示すように、不揮発性メモリセルを直列、又は並列接続したメモリセルブロック49、49'を配列して構成される。このセルアレイ1のデータ転送線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ回路46が設けられている。このセンスアンプ回路46はデータレジスタを兼ねており、例えばフリップフロップ回路を主体として構成される。さらに、センスアンプ回路46は、データ入出力バッファ45に接続されている。これらの接続は、アドレスバッファ47からアドレス信号を受けるカラムデコーダ48の出力によって制御され、データ入出力I/Oに与えられたデータをセルアレイ1に書き込み、及びデータをI/Oへ読み出し可能となっている。
セルアレイ1に対してメモリセルの選択を行うため、具体的には、データ制御ゲートWL0〜WL15、及びブロック選択ゲートSSL,GSLの制御をするために、ロウデコーダ3が設けられている
【００２９】また、図１に示すように、基板電位制御回路42は、セルアレイ1が形成されるｐ型ウェル23（図３２等参照）の電位を制御するために設けられており、特に消去時に１０Ｖ以上の消去電圧に昇圧されるように形成されることが望ましい。さらに、セルアレイ1の選択されたメモリセルにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Vpgmを発生するための回路41aが形成されている。このVpgm発生回路41aとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Vpassを発生するための回路41b、データ読み出し時に非選択のメモリセルに与えられる読み出し用電圧Vread発生回路41c、
選択セルのしきい値判定電圧を与える回路Vref発生回路１(41d)、及びVref発生回路２(41e)が設けられている
これらは、書き込み、消去、及び読み出しの各状態で、必要な電圧出力がデータ制御線ドライバ2に加えられるように、制御回路40によって制御されている。
Vref発生回路１(41d)、及びVref発生回路２(41e)としては、メモリセルの隣接する各しきい値、例えば10と00のしきい値分布の分離しきい値の中間に設定する。また、データ制御線ドライバ2は、ロウデコーダ3の出力に従って、上記電圧出力を、書き込み、又は読み出しが必要なメモリセルの制御ゲートWL0〜WL15,SSL,GSLに印加するようにするスイッチ回路である
【００３０】
本実施形態では、Vref発生回路を41dと41eの２つ設けており、それぞれ隣接するメモリセルが先に書き込まれた場合に、41eの出力が41dの出力よりもΔＶ分高くなるように設定される。このΔＶとしては、隣接セルに書き込みを行った場合の当該セルのしきい値上昇量と同程度とするのが望ましい
【００３１】さらに、本実施形態では、
データ制御線ドライバ2の出力をセルアレイ1と共有するように書き込み順位記憶セルアレイ7が形成されている。これによって、各データ転送線毎に、隣接するメモリセルでの書き込み順位を記憶することができる
【００３２】さらに、書き込み順位記憶セルアレイ7は、データ転送線方向に対しては各ブロック49に対して１つ形成され、それぞれがデータ転送線に並列に接続されている。このデータ転送線は、書き込み順位評価、及び記憶用のセンスアンプ46'、及びそのデータレジスタに接続され、書き込み順位記憶セルアレイ7の書き込み、消去、及び読み出しの電圧、及び信号の入出力を行っている。
【００３３】また、
書き込み順位評価、及び記憶用のセンスアンプ46'の数は、最低分割書込みを必要とするブロック数あれば良い
分割ブロックについては、図１ではメモリセルアレイ1を点線で４つに分割して示している。ここでは４つの分割ブロックを仮定したが、もちろん分割ブロック数は自然数であればよく、２
m
（m=0,1,2,...)個となることがアドレスデコード上望ましい
【００３４】さらに、センスアンプ46'の入出力は、セルの書き込み順位情報に従って読み出しや書き込みを制御する制御ロジック40に接続されている。さらに、セルの書き込み順位情報に従ってセルの物理アドレスと論理アドレスとのマッピングを行うアドレスをaddaとし、これが制御ロジック40の入力となっている。さらに、この制御ロジック40の出力は、分割ページの位置情報に従って消去ベリファイする位置を制御する消去ベリファイ制御回路4に接続されている。さらに、この消去ベリファイ制御回路4の出力は、分割ページセンスアンプ選択信号として、各分割ページに分割されたカラムデコーダ48に接続されている。また、図では単純化のため示していないが、
制御回路40より、センスアンプの動作を制御する制御信号やsel1、sel2制御信号が接続されている
　
（メモリセル構造）
オ　「【００３５】次に、
第１実施形態に用いられるメモリセル構造について説明する
【００３６】
図３１Ａ、及び図３１Ｂは、それぞれ、NANDセルブロック49の等価回路、及び平面図である
【００３７】図３１Ｂでは、図３１Ａに示すセルブロックを３つ並列した構造を示している。特に図３１Ｂでは、セル構造をわかりやすくするために、制御ゲート電極27よりも下の構造のみを示している。
【００３８】
図３１Ａでは、電荷蓄積電極26を有するMOSトランジスタからなる不揮発性メモリセルM0〜M15が直列に接続され、一端が選択トランジスタS1を介してBLと記してあるデータ転送線に接続されている
それぞれのメモリセルM0〜M15の制御電極は、WL0〜WL15と記したデータ選択線に接続されている
　
（メモリセルアレイとセンスアンプ）
カ　「【００４５】次に、
図２に、センスアンプ回路まで含んだメモリセルアレイ1及びセンスアンプ46、並びにメモリセルアレイ7及びセンスアンプ46'のレイアウト例を示す
【００４６】
図２において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、同図に示したメモリセルブロック49,、及び49'がそれぞれ接続され、Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。なお、添え字a,b,...kは、複数のレイアウトを示すために便宜的に付けたインデックス(index)であり、インデックスの総数は複数であれば構わない。
図２では、センスアンプに接続されるデータ転送線BLはそれぞれ２本ある場合を示した
【００４７】
特に、２本の場合には、任意のデータメモリセルに列方向に両側に隣接する２つのセルは、同時にデータの読み出しが可能なセルとなる。よって、列方向に隣接するセルのしきい値の影響を減少させるための隣接データ読み込みを一度で行うことができるので、データ読み出し時間を短縮し、隣接データバッファの数を減少させることができ、回路を簡略化できる
【００４８】さらに、データ転送線方向に隣接するメモリセルの容量結合の影響を防ぐには、１つのデータ転送線に１つのセンスアンプ46を接続する構成でも構わない。
【００４９】さらに、
センスアンプ46は、メモリセルのデータを読み出すためのものであり、かつメモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている
【００５０】さらに、
図２において、BL1xd、BL2xd(x=a,b,c...,j)は、セルの書き込み順位を記憶するメモリセルに接続されたデータ転送線を示している
【００５１】さらに、
センスアンプ46'は、書き込み順位記憶用メモリセルのデータを読み出すためのものであり、メモリセルへの書き込みデータを一時保持するデータレジスタを兼ねている
さらに、Q1xd、及びQ1xのゲート電極は、図２の紙面左右方向に共通に制御線sel1に接続され、Q2xd、及びQ2xのゲート電極は、図２の紙面左右方向に共通に制御線sel2に接続されている。これにより、データ選択線の制御をsel1、及びsel2を用いて小さな配線面積で行うことができる
　
（データ書込み動作）
キ　「【００５４】次に、本実施形態におけるデータ書込み動作を図３、及び図４を用いて説明する。なお、以下では、２値の状態に対しては、0は、26の電荷蓄積層にキャリア、例えば電子を注入し、しきい値を上昇させた状態を、1は、26の浮遊ゲート電極にキャリアを注入せずにしきい値が低下したままの状態を示すことにする。また、以下では４値の状態に対しては、消去状態を11、書き込み状態でしきい値が低い方から10、00、01となるようにする。このようにいわゆるグレイコードにすることにより、しきい値が隣接する分布で誤読み出しが生じても、２ビットの誤りが生じず、データ誤り確率を下げることができる。
【００５５】ここで、書き込みを行うメモリセルブロックは、既に、例えば電気蓄積層26の電子を引き抜く公知の方法によってデータ消去されているものとし、1状態、又は11状態になっているものとする。さらに、センスアンプ46、及び46'内のデータレジスタの初期値は、データ消去状態となっているとする。電圧の反転を適宜用いることにより、1、及び0の条件を反転させることは容易にできることは明らかであろう。
【００５６】なお、メモリセルとしては、図３８の符号を用いて説明することとする。ここで、説明をわかりやすくするために、例えばBL2aに接続されたメモリセルM1'に4値のデータを書き込む場合を考える。また、図３、及び図４の該当する先書込みフラグは２値で十分であり、M1'と同一ページの先書き込みフラグは00、又は01状態が隣接するセルM1よりもM1'が先にデータが書き込まれたことを示し、11状態がそれ以外の場合を示すこととする。一方、M1と同一ページの先書き込みフラグは00、又は01状態が隣接するセルM1'よりもM1が先にデータが書き込まれたことを示し、11状態がそれ以外の場合を示すこととする。
【００５７】まず、BL2aに隣接するデータ転送線BL1aのメモリセルM1のデータをセンスアンプ46内のデータレジスタに読み出す。
ここで、M1はM1'に隣接して形成され、同一分割ブロックに属するメモリセルであり、この動作で、BL1x(x=a,b,...k)のメモリセルのデータも同時に読み出される。この時、同時に、BL1xd(x=a,b,..j)に接続された書き込み順位記憶セルのデータをセンスアンプ46'内のデータレジスタに読み出す(SE6)
【００５８】次いで、
46'のデータを制御回路40で判定
先書込みフラグを01、又は00、即ち、書き込み状態として、制御回路40よりセンスアンプ46'内のデータレジスタに転送
【００５９】この後、M1'を含むセルに対してベリファイ読み出し(SE8)を行い、M1'と同じページに属する先書込みフラグについて、消去ビットのみに同時に追加書込みを行う(SE12'、SE13)。SE8は、既に書き込まれた先書込みフラグに再度書き込みを行って過剰に書き込みしきい値が上昇しないようにし、トンネル絶縁膜25の書き込みストレス印加を減少させるためのシーケンスである。
【００６０】SE7で、書き込み順位記憶セルが0状態である場合、隣接したM1には先に書き込まれている状態となっている。
この場合、SE6によって読み出した1ページ分のデータを、例えばデータ入出力バッファ45を通じて一時記憶装置に待避した後(SE10)
先書込みフラグを11、即ち、非書き込み状態として、制御回路40より46'内のデータレジスタに転送
この後、例えばデータ入出力バッファ45を通じて一時記憶装置からSE10で待避した１ページ分のM1を含むデータを転送し(SE14)
　
（データ読み出し動作）
ク　「【００６２】次に、本実施形態におけるデータ読み出し動作を図５、及び図６を用いて説明する。
【００６３】ここで、説明をわかりやすくするために、
例えばBL2aに接続されたメモリセルM1'からデータを読み出す場合を考える
BL2aに隣接するデータ転送線BL1aのメモリセルM1のデータをセンスアンプ46内のデータレジスタに読み出す
同時に、BL1adに接続された書き込み順位記憶セルのデータをセンスアンプ46'内のデータレジスタに読み出す(SE1)
【００６４】次いで、
46'および46のデータを制御回路40で判定することによって、M1がM1'よりも先に書き込まれたかを判定する(SE2)
M1'書き込み後M1には書き込まれていない状態なので、読み出し判定しきい値を第一の設定値(SE4)としてM1'の読み出しを行う(SE5)
M1'書き込み後M1に書き込まれた状態なので、読み出し判定しきい値を第二の設定値(SE3)としてM1'の読み出しを行う(SE5)
図６から明らかなように、第二のしきい値は第一のしきい値よりもΔＶだけ上昇する。このΔＶは、（隣接するセルが01の場合のしきい値）−（隣接するセルが11の場合のしきい値）程度となるようにする
【００６５】以上読み出し、及び書き込みは、隣接するセルが列方向、つまりM1'に対してM1セルだけでなく、隣接するセルが行方向、つまりM1'に対してM0'やM2'となる場合にももちろん用いることができ、上記書込みシーケンスのM1部分をM0'、又はM2'と読み替え、BL2xをWL1、BL1xをWL0、又はWL2と読み替えればよい。」
　
（本実施形態の利点）
ケ　「【００７５】(6)
分割ブロックに対してそれぞれ書き込み順位記憶セルが設けられている
　
コ　データ転送線について
　上記カで摘記した段落【００４６】の記載を参照すると、図２から、メモリセルアレイ１は、交互に配列された、複数の奇数番目のデータ転送線BL1x(x=a,b,c...k)と偶数番目のデータ転送線BL2x(x=a,b,c...k)を含み、隣接する奇数番目のデータ転送線BL1xと偶数番目のデータ転送線BL2xからなるk組のデータ転送線の対のそれぞれが、トランジスタQ1xとQ2xを介して一つのセンスアンプx(x=a,b,c...k)に接続されていることが見て取れる。
　また、上記オで摘記した段落【００３８】の記載を参照すると、図２に記載されたメモリセルブロック４９の等価回路図である図３１Ａから、データ転送線ＢＬは、メモリセルブロック４９の一端にある選択トランジスタＳ１を介して、当該メモリセルブロック４９内のメモリセルと接続されていることが見て取れる。
　
サ　分割ブロックについて
　上記エで摘記した段落【００３３】の記載を参照すると、メモリセルアレイ１は、２m（m=0,1,2,...)個の分割ブロックを含むものであり、図１の実施形態において、メモリセルアレイ１は、４個の分割ブロックを含んでいることが見て取れる。そして、引用例１には、第１実施形態の半導体記憶装置におけるデータ書込み動作及び読み出し動作が、分割ブロックとの関係においてどのように行われているかについて明記されていないが、例えば上記キで摘記した段落【００５７】の「ここで、M1はM1'に隣接して形成され、同一分割ブロックに属するメモリセルであり、この動作で、BL1x(x=a,b,...k)のメモリセルのデータも同時に読み出される。」との記載や、上記ケで摘記した段落【００７５】の「分割ブロックに対してそれぞれ書き込み順位記憶セルが設けられているので、分割ブロック毎に書き込み順位を任意に定めることができ、しきい値の補正を行うことができる。」との記載によれば、メモリセルアレイ１に対する書込み動作や読み出し動作は、各分割ブロック毎に行うものと認められる。なお、同一ブロック内で、１本のデータ選択線に沿って配置されるメモリセルの数は、奇数番目のデータ転送線BL1x(x=a,b,...k)とその対になる偶数番目のデータ転送線BL2x(x=a,b,c...k)が同一ブロックに属していることを鑑みると、２K個となる。
　
シ　読み出しのアクセス単位について
　上記クのデータ読み出し動作においては、データ転送線BL2aに接続されたメモリセルM1'からデータを読み出す方法が記載されているが、上記カで摘記した以下の記載を参照すると、メモリセルM1'からデータを読み出す際には、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続された他のメモリセルからも同時に読み出しを行っているものと認められる。
　上記カで摘記した段落【００４６】〜【００４７】には、「図２では、センスアンプに接続されるデータ転送線BLはそれぞれ２本ある場合を示したが、例えば１本や４本でもよく、・・・特に、２本の場合には、任意のデータメモリセルに列方向に両側に隣接する２つのセルは、同時にデータの読み出しが可能なセルとなる。」と記載されている。この記載は、一つのセンスアンプに接続されるデータ転送線が２本のとき、すなわち、一つのセンスアンプxに接続されるデータ転送線が、偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)の２本であるとき、例えば、偶数番目のデータ転送線BL2xに接続されるメモリセルに対し、列方向の両側にある、奇数番目のデータ転送線BL1xとBL1x+1に接続される二つのメモリセルは同時に読み出し可能であることが示されている。そして、奇数番目のデータ転送線BL1x+1とBL1x+2についても同時に読み出し可能であり、さらに、他の奇数番目のデータ転送線についても同様であり、一つの分割ブロック内に奇数番目のデータ転送線はK本あることを鑑みると、同時に読み出し可能なセルはK個である。そして、奇数番目のデータ転送線BL1xに接続されるメモリセルに対しても同様に考えられるから、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたK個のメモリセルに対しても、同時に読み出し可能となっている。
　また、偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)はトランジスタQ1xとQ2xを介して一つのセンスアンプx(x=a,b,c...k)に接続されており、センスアンプxには、偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)のいずれか一方のみが選択的に接続するから、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルと、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルを同時に読み出すことができないことは明らかである。
　したがって、引用発明は、読み出しを行うにあたり、下記セにおいて検討する「ページ」という用語を用いれば、ページ単位でアクセスすること、そして、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルからなるページと、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルからなるページを異なるページとして読み出しを行っているものと認められる。
　
ス　書込みのアクセス単位について
　上記キのデータ書込み動作の説明においては、データ転送線BL2aに接続されたメモリセルM1'の書込み方法が説明されているが、以下の記載を参照すると、メモリセルM1'にデータを書き込む際には、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続された他のメモリセルも同時に書き込みを行っているものと認められる。
　引用例１には、書込みの単位に関して、以下の記載がある。例えば、第１実施形態の書き込み動作例を示すフローチャートである図３には、「１分割ページしきい値書込ルーチン」、「該当分割ページの隣接セルの先書込みフラグ読み出し同時に、隣接セル当該分割ページのデータ読み出し（SE6）」、「書込データを目的分割ページレジスタに転送（SE11）」、「前記データを該当ブロックの目的ページに書き込み（SE12）」と記載されており、ページまたは分割ページ単位でデータの書込みを行うことが記載されている。また、段落【００６０】には、「本実施形態では、この後、例えばデータ入出力バッファ45を通じて一時記憶装置からSE10で待避した
１ページ分のM1を含むデータを転送
M1のデータを追加ベリファイ書込みする
　また、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されるメモリセルに対する書込については記載されていないけれども、図３のフローチャートには、１分割ページの書込み方法であって、メモリセルが接続されるデータ転送線の偶奇にはよらない方法として記載されているから、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されるメモリセルについても、同様に、K個同時に書込みを行っているものと認められる。
　また、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルと、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルに、同時に書込みができないことは、読み出しと同様である。
　したがって、引用発明は、書込みを行うにあたり、下記セにおいて検討する「ページ」という用語を用いれば、ページ単位でアクセスすること、そして、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルからなるページと、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルからなるページを異なるページとして書込みを行っているものと認められる。
　
セ　ページについて　
　引用例１には、「ページ」についての明確な定義は記載されていないが、引用例１には「ページ」について以下の記載がある。例えば、上記キで摘記した段落【００５７】には、「ここで、
M1はM1'に隣接して形成され、同一分割ブロックに属するメモリセルであり、この動作で、BL1x(x=a,b,...k)のメモリセルのデータも同時に読み出される
SE6
SE6によって読み出した1ページ分のデータ
１ページ分のM1を含むデータ
　なお、引用例１には、「分割ページ」についての定義も記載されていないが、上記サで検討したように、メモリセルアレイ１に対する書込み動作や読み出し動作は、各分割ブロック毎に行っているから、各分割ブロックにおいて、同時にアクセスする単位を「分割ページ」と記載しているものと認められる。
　
ソ　ページの選択について
　上記シ及びスで検討したように、引用例１には、偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルからなるページ（以下「偶数ページ」という。）と、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルからなるページ（以下「奇数ページ」という。）を異なるページとして読み出し及び書込みを行っている。そして、奇数ページと偶数ページを異なるページとして、読み出し及び書込みを行うにあたり、アドレスを使用してページの選択をすることが、以下に示すように、引用例１に記載されている。
　摘記した上記段落【００４６】には「図２において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、・・・Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。」と記載されており、図２においても、奇数番目のデータ転送線BL1x(x=a,...k)は、トランジスタQ1xを介して、センスアンプxに接続されるとともに、偶数番目のデータ転送線BL2x(x=a,...k)は、トランジスタQ2x(x=a,...k)を介して、同じセンスアンプxに接続されていることを確認することができる。
　また、摘記した上記段落【００５１】には「さらに、Q1xd、及びQ1xのゲート電極は、図２の紙面左右方向に共通に制御線sel1に接続され、Q2xd、及びQ2xのゲート電極は、図２の紙面左右方向に共通に制御線sel2に接続されている。」と記載されており、図２においても、トランジスタQ1xのゲート電極が制御線sel1に接続され、トランジスタQ2xのゲート電極が制御線sel2に接続されていることを確認することができる。
　また、摘記した上記段落【００３４】には「制御回路40より、センスアンプの動作を制御する制御信号やsel1、sel2制御信号が接続されている。」と記載されている。
　さらに、摘記した上記段落【００４６】には「図２において、BL1x、BL2x(x=a,b,c...k)は、データ転送線を示し、同図に示したメモリセルブロック49,、及び49'がそれぞれ接続され、
Q1x、及びQ2xを介して１つのセンスアンプxに接続されている。
図２では、データ転送線方向、及びデータ選択線方向に２つずつ配置された構造を示したが、
２
i
個（iは正の整数）であることがアドレスデコードをする上で望ましい
　以上の記載を総合すると、引用発明において、書込みまたは読み出しを行うにあたり、偶数ページと奇数ページいずれかの選択がなされる必要があるが、この選択は制御回路４０が、制御線sel1及びsel2を介して、sel1、sel2制御信号を送信することにより、トランジスタQ1x及びQ2xのオン・オフを切り替えて行っているものであり、上記sel1、sel2制御信号は、偶数ページと奇数ページを選択するためのアドレスをデコードして生成されている。
　
タ　列方向に隣接するメモリセルについて
　摘記した上記クに記載された、データ読み出し動作の説明においては、データ転送線BL2aに接続されたメモリセルM1'の読み出しを行うにあたり、データ転送線BL1aに接続されたメモリセルM1のデータを読み出すとともに、BL1adに接続された書き込み順位記憶セルのデータを読み出すことにより、メモリセルM1'に対して列方向に隣接するメモリセルM1の書き込み状態を判定している。ここで、列方向に隣接するメモリセルM1'とM1の具体的な位置関係は、図３８から、同一のデータ選択線ＷＬ１に接続されるとともに、隣接したデータ転送線ＢＬ２とＢＬ１に接続されているものであることが見て取ることができる。このように、メモリセルM1'とM1は、データ選択線の方向に隣接しているが、段落【０００６】の定義「データ選択線に沿った方向を列(ロウ)と呼び、データ転送線に沿った方向を行(カラム)と呼ぶことにする。」に従って、このようなメモリセル間の位置関係を、「列方向に隣接」と表している。
　
チ　読み出し動作について
　摘記した上記クに記載された、データ読み出し動作についての説明を総合すると、次の読み出し動作を行うことが記載されている。
　同一のセンスアンプ４６に接続されたデータ転送線BL2aとデータ転送線BL1aのそれぞれに接続されており、列方向に隣接している、メモリセルM1'（以下「M1'」と略記する。）とメモリセルM1（以下「M1」と略記する。）について、M1'のデータを読み出すにあたり、M1のデータと、M1の書き込み状態が記録された書き込み順位記憶セルのデータと、を同時に読み出して、制御回路４０で判定することにより、M1'書き込み後M1には書き込まれていない状態であると判定されれば、読み出し判定しきい値を第一の設定値(SE4)としてM1'の読み出しを行い、M1'書き込み後M1に書き込まれた状態であると判定されれば、読み出し判定しきい値を第二の設定値(SE3)としてM1'の読み出しを行う。このとき、前記第二のしきい値は、前記第一のしきい値よりも、（隣接するセルが01の場合のしきい値）−（隣接するセルが11の場合のしきい値）程度であるΔＶだけ上昇させた値とするものである。ここで、上記ΔＶとは、段落【００３０】の記載を参照すれば、「隣接セルに書き込みを行った場合の当該セルのしきい値上昇量」と表すことができる。
　このような読み出し動作を行うことによって、摘記した上記段落【００１８】〜【００１９】に記載されているように、「隣接するメモリセルにデータを書き込むことにより、容量結合によってデータが変化してしまう」場合であっても、読み出しのしきい値を適切に設定できるので、「誤読み出し頻度を少なく」することができる。
　ここで、摘記した上記クには、制御回路４０について、メモリセルM1の書き込み状態を判定する機能を有する点のみが記載されているが、各種データの転送や、しきい値判定電圧Vref等の各種電圧の発生は制御回路４０によって制御されている（段落【００２９】、【００５８】、【００６０】等参照。）ことから、上記読み出し動作の全体が制御回路４０によって制御されているものと認められる。
　
（２）引用発明
　上記（１）のア〜チを総合すれば、引用例１には、第１の実施形態として、次の発明（以下「引用発明」という。）が記載されている。
　
「複数の分割ブロックを含むメモリセルアレイ１であって、前記メモリセルアレイ１には複数個のメモリセルブロック４９、４９’が配列されており、前記メモリセルブロック４９，４９’は、複数のメモリセル（M0〜M15、M0'〜M15'）が直列に接続されたNAND型ブロックからなる、メモリセルアレイ１と、
　データ制御線ドライバ2の出力を前記メモリセルアレイ1と共有している、書き込み順位記憶メモリセルアレイ7であって、前記各分割ブロックに対してそれぞれ書き込み順位記憶セルが設けられている書き込み順位記憶メモリセルアレイ7と、
　前記メモリセルの制御電極に接続された複数のデータ選択線（WL0〜WL15）と、
　前記分割ブロック内において、前記メモリセルに接続され、互いに隣接する偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)とからなるk組のデータ転送線の対を含む複数のデータ転送線と、
　前記各データ転送線の対に対応して設けられ、前記データ選択線により選択された前記メモリセルのデータを読み出すセンスアンプ４６とを具備し、
　同一のセンスアンプ４６に接続された前記データ転送線BL2aとデータ転送線BL1aのそれぞれに接続されており、列方向に隣接している、メモリセルM1'（以下「M1'」と略記する。）とメモリセルM1（以下「M1」と略記する。）について、M1'のデータを読み出すにあたり、M1のデータと、M1の書き込み状態が記録された書き込み順位記憶セルのデータと、を同時に読み出して判定することにより、M1'書き込み後M1には書き込まれていない状態であると判定されれば、読み出し判定しきい値を第一の設定値としてM1'の読み出しを行い、M1'書き込み後M1に書き込まれた状態であると判定されれば、読み出し判定しきい値を第二の設定値としてM1'の読み出しを行い、前記第二のしきい値は、前記第一のしきい値よりも、隣接セルに書き込みを行った場合の当該セルのしきい値上昇量と同程度であるΔＶだけ上昇させた値とするように制御する、制御回路４０とを備え、
　偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルからなるページ（偶数ページ）と、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルからなるページ（奇数ページ）を、異なるページとして、データの読み出し及び書込みを行い、前記異なるページの選択はアドレスをデコードして生成されるsel1、sel2制御信号によって、トランジスタQ1x及びQ2xを制御することによって行い、
　上記列方向に隣接しているメモリセルM1'とメモリセルM1は同一のデータ選択線に接続されている、
　ことを特徴とする半導体記憶装置。」
　
３　対比
（１）次に、引用発明と本願発明とを対比する。
ア　引用発明の「複数のメモリセル（M0〜M15、M0'〜M15'）」を含む「メモリセルアレイ１」は、本願発明の「複数のメモリセルを含むメモリセルアレイ」に相当する。
　
イ　引用発明の「制御電極」と「複数のデータ選択線（WL0〜WL15）」は、それぞれ、本願発明の「制御ゲート」と「複数のワード線」に相当するから、引用発明の「前記メモリセルの制御電極に接続された複数のデータ選択線（WL0〜WL15）」は、本願発明の「前記メモリセルの制御ゲートに接続された複数のワード線」に相当する。
　
ウ　引用発明の「互いに隣接する偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)」は、本願発明の「互いに隣り合う偶数番目のビット線と奇数番目のビット線」に相当するから、引用発明の「前記メモリセルに接続され、互いに隣接する偶数番目のデータ転送線BL2x(x=a,b,c...k)と奇数番目のデータ転送線BL1x(x=a,b,c...k)とからなるk組のデータ転送線の対を含む複数のデータ転送線」は、本願発明の「前記メモリセルに接続され、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む複数のビット線」に相当する。
　
エ　引用発明の「前記各データ転送線の対に対応して設けられ、前記データ選択線により選択された前記メモリセルのデータを読み出すセンスアンプ４６」は、本願発明の「前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプ」に相当する。
　
オ　引用発明の「メモリセルアレイ１」、「複数のデータ選択線（WL0〜WL15）」、「複数のデータ転送線」及び「センスアンプ４６」を合わせた構成は、本願発明の「メモリ部」に相当する。
　
カ　引用発明の「前記データ転送線BL2aとデータ転送線BL1aのそれぞれに接続されており、列方向に隣接している、メモリセルM1'」「とメモリセルM1」は、本願発明の「前記偶数番目のビット線および前記奇数番目のビット線に接続され互いに隣接した２つのメモリセル」に相当し、引用発明において「メモリセルM1'」と「メモリセルM1」を合わせたものは、本願発明の「メモリセル対」に相当する。
　
キ　引用発明において、「制御回路４０」が、メモリセルM1'の読み出しを行うにあたり、隣接するメモリセルM1の書き込み状態について、「M1'書き込み後M1には書き込まれていない状態である」か、または「M1'書き込み後M1に書き込まれた状態である」と判定し、この判定に応じて、「読み出し判定しきい値」を「第一の設定値」または「第二の設定値」とすることは、本願発明において、「制御部」が「先に書き込まれる前記メモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる前記メモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御する」ことに相当する。
　
ク　本願明細書の段落【００３５】の記載「データ読出しおよびデータ書込み時に、奇数ページと偶数ページとを個別に制御するために、奇数ページと偶数ページとに互いに異なるページアドレスが割り当てられている。」を参照すれば、本願発明の「互いに異なるページアドレス」とは、当該ページアドレスを割り当てることによって、「データ読出しおよびデータ書込み時に、奇数ページと偶数ページとを個別に制御する」ことができるアドレスのことである。
　一方、引用発明においても、「sel1、sel2制御信号」を生成する「アドレス」は、奇数ページと偶数ページを異なるページとして、データの読み出し及び書込みを制御するために、奇数ページと偶数ページを選択するために使用されるアドレスである。
　したがって、引用発明の「sel1、sel2制御信号」を生成する「アドレス」は、本願発明の「互いに異なるページアドレス」に相当するから、引用発明において、「偶数番目のデータ転送線BL2x(x=a,b,c...k)に接続されたメモリセルからなるページ（偶数ページ）と、奇数番目のデータ転送線BL1x(x=a,b,c...k)に接続されたメモリセルからなるページ（奇数ページ）を、異なるページとして、データの読み出し及び書込みを行い、前記異なるページの選択はアドレスをデコードして生成されるsel1、sel2制御信号によって、トランジスタQ1x及びQ2xを制御することによって行」うことは、本願発明において、「前記奇数番目のビット線に接続された前記メモリセルと前記偶数番目のビット線に接続された前記メモリセルには、互いに異なるページアドレスが割り当てられて」いることに相当する。
　
ケ　引用発明の「上記列方向に隣接しているメモリセルM1'とメモリセルM1は同一のデータ選択線に接続されている」ことは、本願発明の「前記メモリセル対は同一のワード線につながれて」いることに相当する。
　
コ　本願発明の「前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了している」との発明特定事項に関する、引用発明との対比の前に、まず、当該発明特定事項の意味について、本願明細書の記載に基づいて確認する。本願明細書には以下の記載がある。
　
「【００３６】
　図７（Ａ）および図７（Ｂ）は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの閾値分布とリードレベルとの関係を示す図である。図７（Ａ）および図７（Ｂ）は、ともに、ワード線ＷＬｎの偶数ページにおけるメモリセル（以下、メモリセルＭＣｎ＿ｅｖｅｎという）のＵページの閾値電圧分布を示す。
図７（Ａ）は、メモリセルＭＣｎ＿ｅｖｅｎのＵページを書き込んだ直後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す。このとき、ワード線ＷＬｎの奇数ページにおけるメモリセル（以下、メモリセルＭＣｎ＿ｏｄｄという）のＵページはまだ書き込まれていない
図７（Ｂ）は、メモリセルＭＣｎ＿ｏｄｄのＵページが書き込まれた後のメモリセルＭＣｎ＿ｅｖｅｎの閾値分布を示す
【００３７】
  本実施形態では、図７（Ａ）に示すように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータがまだ書き込まれていない場合、読出し時のリードレベルはＡＲ＿１、ＢＲ＿１およびＣＲ＿１に設定されている。図７（Ｂ）に示すように、隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれている場合、読出し時のリードレベルはＡＲ＿２、ＢＲ＿２およびＣＲ＿２に設定されている。
隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが書き込まれると、メモリセルの閾値分布が高電圧側にシフトするので、リードレベルＡＲ＿２、ＢＲ＿２およびＣＲ＿２は、それぞれリードレベルＡＲ＿１、ＢＲ＿１およびＣＲ＿１よりも閾値分布のシフト量の分だけ高く設定されている
「【００４０】
　（・・・途中省略・・・）
ワード線ＷＬｎに接続された隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータがまだ書き込まれていない場合
ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿１、ＢＲ＿１およびＣＲ＿１を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出する
【００４１】
　一方、
隣接メモリセルＭＣｎ＿ｏｄｄのＵページにデータが既に書き込まれている場合
ＮＡＮＤチップ１０は、リードレベルとしてＡＲ＿２、ＢＲ＿２およびＣＲ＿２を選択し、センスアンプＳＡは、選択メモリセルＭＣｎ＿ｅｖｅｎのＵページのデータを検出する
【００４２】
　このように、
ＮＡＮＤチップ１０は、偶数ページに接続されたメモリセルＭＣｎ＿ｅｖｅｎのデータを読み出すときに、奇数ページに接続されたメモリセルＭＣｎ＿ｏｄｄのデータ書込み状態（書込みが終了しているか否か）に応じて、データ読出し対象の選択ワード線ＷＬｎに印加するリードレベルを変更する
　
　以上、摘記した本願明細書の記載によれば、偶数ページに接続されたメモリセル（ＭＣｎ＿ｅｖｅｎ）の書き込みの後に、隣接する、奇数ページに接続されるメモリセル（ＭＣｎ＿ｏｄｄ）の書き込みが終了していなければ、偶数ページのメモリセルの閾値分布が、図７の（Ａ）に示される分布となっており、書き込みが終了していれば、図７の（Ａ）に示される閾値分布よりも「閾値分布のシフト量」分高くなっている図７の（Ｂ）に示される分布となる。
　このように、偶数ページの書き込み後に、隣接する奇数ページを書き込むことによって、偶数ページのメモリセルの閾値分布が「閾値分布のシフト量」分高くなっていることが、本願発明の「前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了している」ことの意味と認められる。
　一方、引用発明においても、「M1'書き込み後M1には書き込まれていない状態であると判定」されるときに比べて、「M1'書き込み後M1に書き込まれた状態であると判定」されるときでは、M1'のしきい値はΔＶ上昇しており、いずれの状態であるかを制御回路４０が判定するものである。
　したがって、引用発明において、「制御回路４０」が、偶数番目のデータ転送線BL2aに接続されたメモリセルM1'の読み出しを行うにあたり、奇数番目のデータ転送線BL1aに接続された隣接するメモリセルM1の書き込み状態について、「M1'書き込み後M1には書き込まれていない状態である」か、または「M1'書き込み後M1に書き込まれた状態である」と判定し、この判定に応じて、「読み出し判定しきい値」を「第一の設定値」または「第二の設定値」とすることは、本願発明において、「前記メモリセル対のうち前記奇数番目のビット線に接続されたメモリセルへのデータ書込みが前記偶数番目のビット線に接続されたメモリセルのそれよりも後に行われる場合、前記制御部は、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御」することに相当する。
　
サ　引用発明の「半導体記憶装置」は、本願発明の「メモリシステム」に相当する。
　
（２）そうすると、本願発明と引用発明の一致点及び相違点は、次のとおりとなる。
　
《一致点》
「複数のメモリセルを含むメモリセルアレイと、
　前記メモリセルの制御ゲートに接続された複数のワード線と、
　前記メモリセルに接続され、互いに隣り合う偶数番目のビット線と奇数番目のビット線とからなるビット線対を含む複数のビット線と、
　前記各ビット線対に対応して設けられ、前記ワード線により選択された前記メモリセルに流れる電流に応じて該メモリセルのデータを検出するセンスアンプとを具備したメモリ部と、
　前記偶数番目のビット線および前記奇数番目のビット線に接続され互いに隣接した２つのメモリセルからなるメモリセル対のうち、先に書き込まれる前記メモリセルのデータを読み出すときに、前記メモリセル対のうち後に書き込まれる前記メモリセルのデータ書込み状態に応じて、前記ワード線のうちデータ読出し対象の選択ワード線に印加するリードレベル電圧を変更するように前記メモリ部を制御する制御部とを備え、
　前記奇数番目のビット線に接続された前記メモリセルと前記偶数番目のビット線に接続された前記メモリセルには、互いに異なるページアドレスが割り当てられており、
　前記メモリセル対は同一のワード線につながれており、
　前記メモリセル対のうち前記奇数番目のビット線に接続されたメモリセルへのデータ書込みが前記偶数番目のビット線に接続されたメモリセルのそれよりも後に行われる場合、前記制御部は、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御することを特徴とするメモリシステム。」
　
《相違点》
　本願発明と引用発明は、いずれも、「前記メモリセル対のうち前記奇数番目のビット線に接続されたメモリセルへのデータ書込みが前記偶数番目のビット線に接続されたメモリセルのそれよりも後に行われる場合、前記制御部は、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御し」ているものであるが、引用発明は、「前記メモリセル対のうち前記偶数番目のビット線に接続されたメモリセルへのデータ書込みが前記奇数番目のビット線に接続されたメモリセルのそれよりも後に行われた場合、前記制御部は、前記メモリセル対のうち前記奇数ビット線に接続されたメモリセルのデータ読出し時に、前記メモリセル対のうち前記偶数ビット線に接続されたメモリセルへのデータ書込みが終了しているか否かに応じて、異なるリードレベル電圧で読出しを行うように前記メモリ部を制御する」点について特定されていない点。
　
４　相違点についての当審の判断
　引用発明は、列方向に隣接している、偶数番目のデータ転送線BL2aに接続されたメモリセルM1'と、奇数番目のデータ転送線BL1aに接続されたメモリセルM1について、M1'の読み出しを行う場合の制御として、M1'の書き込み後にM1が書き込まれているか否を判定することにより、第一及び第二の判定しきい値の設定を行っているものであるが、図２から明らかなように、メモリセルアレイ１の回路構成は、偶数番目のデータ転送線BL2aと奇数番目のデータ転送線BL1aに関して対称に形成されているから、メモリセルM1の読み出しを行う場合の制御を、メモリセルM1'の読み出しの制御と同様に行うことによって、M1書き込み後にM1'が書き込まれているか否を判定するようにすること、即ち、相違点に係る本願発明の構成とすることは、当業者が容易になし得たことである。
　よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
第３　結言 
　以上のとおり、本願発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。