【事件の表示】
　特願２００６−３５５１８５「オンダイターミネーション制御装置」拒絶査定不服審判事件〔平成１９年　８月　２日出願公開、特開２００７−１９５１６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年１２月２８日（パリ条約による優先権主張２００６年１月１６日、大韓民国）の出願であって、平成２４年２月１７日付けで拒絶理由が通知され、同年５月２３日付けで手続補正されたが、同年６月７日付けで拒絶査定がなされ、これに対し、同年１０月１５日に拒絶査定不服の審判が請求されたものである。
　
第２　本願発明
　特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２４年５月２３日付けで手続補正された特許請求の範囲、明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
　前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
　前記オフセット補償部の出力を一定時間保存するラッチと、
　前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含み、
　前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較し、
　前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される
ことを特徴とするオンダイターミネーション制御装置。」
　
第３　引用発明及び周知技術
Ａ　原審の拒絶理由に引用された特開２００３−３４５７３５号公報（以下、「引用例」という。）には、図面とともに、以下の事項が記載されている。
　
イ．「【特許請求の範囲】
【請求項１】  可変インピーダンス値を入力するための第１入力と、
固定インピーダンス値を入力するための第２入力と、
選択信号に応じて前記固定インピーダンス値と前記可変インピーダンス値のうち一つを選択し、選択されたインピーダンス値に応じてパッドターミネーションのインピーダンスを提供するパッドターミネーション回路に前記選択されたインピーダンス値を出力する選択器と、を備えたことを特徴とするパッドターミネーションのインピーダンスを制御するための制御回路。」（２頁１欄）
　
ロ．「【請求項７】  前記可変インピーダンス値は自己調整回路により生成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項８】  前記自己調整回路は、
基準インピーダンスを有するボンディングパッドに結合される基準ノードと、前記基準ノードに連結された第１入力、基準電圧に連結された第２入力、及び比較出力を生成するように前記第１入力と第２入力とを比較する比較器を有する第１比較器と、
前記基準インピーダンスと実質的にマッチングさせるように比較出力に対応して選択的に活性化され、前記基準ノードと第１基準電圧との間に並列に接続された複数のインピーダンスロードと、を含むことを特徴とする請求項７に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項９】  前記固定インピーダンス値及び可変インピーダンス値は複数の２進ビットで構成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。」（２頁１〜２欄）
　
ハ．「【０００１】
【発明の属する技術の分野】本発明は、半導体メモリ装置内のインピーダンスマッチングを制御するための半導体メモリ装置内の集積回路に係るもので、特にオンダイ（オンチップ）ターミネーション(on-die termination, on-chip termination)を制御するための半導体メモリ装置及びその制御回路に関する。」（５頁８欄）
　
ニ．「【００２９】図１は、本発明の一実施形態に係る集積回路内におけるオンダイターミネーションのための回路のブロック図である。図１に示すように、集積回路チップは、自己調整部100、制御信号生成部200、N個のマルチプレクシング部（マルチプレクサ）300-1,...300-Nを含むマルチプレクサ群300、パッドターミネーション部（パッドターミネータ）400-1,....400-Nを含むパッドターミネータ群400、及び外部抵抗Rextに連結された外部パッドZQPADを含む。
【００３０】自己調整部100は、パッドZQPADに連結された入力端を有し、パッドZQPADで受信された信号に応じて複数の第１自己調整信号CONPi（iは１からｎまでの自然数）と複数の第２自己調整信号CONNi（iは１からｎまでの自然数）を生成する。制御信号生成部200は、複数の制御入力INを受信し、これに対応するモード選択信号MRSi（iは１からｍまでの自然数）を生成する。モード選択信号MRSiは、複数のターミネーションモードの中から１つのターミネーションモードを選択するためにマルチプレクサ群300において使用される。
【００３１】マルチプレクサ群300は、モード選択信号MRSi、複数の第１自己調整信号CONPi及び複数の第２自己調整信号CONNiを入力として受信する。そして、マルチプレクサ群300は、複数の第１パッドターミネーション制御信号ICONPi（iは１からｎまでの自然数）と複数の第２パッドターミネーション制御信号ICONNi（iは１からｎまでの自然数）を出力する。この例において、第１マルチプレクシング部300-1は、モード選択信号MRSi、第１自己調整信号CONP1及び第２自己調整信号CONN1を受信し、第１パッドターミネーション制御信号ICONP1及び第２パッドターミネーション制御信号ICONN1を出力として生成する。第２〜Nのマルチプレクシング部300-2,....,300-Nは、入力と出力信号に応じて上記と同様に受信し生成する。複数のパッドターミネーション回路400-1,...,400-Nは、生成されたパッドターミネーション制御信号ICONPiとICONNiに従いそれぞれ対応する入力又は出力パッドに対しパッドターミネーションを提供する。」（７頁１２欄〜８頁１３欄）
　
ホ．「【００３７】図３は図１又は図２の自己調整部100の一例である。自己調整部100は、自己調整制御動作を行なうように構成されており、第１自己調整制御部110、第２自己調整制御部120、基準電圧生成部130、第１比較器140、自己調整動作を制御するための複数の第１自己調整信号CONPiを生成する第１アップ/ダウンカウンター150、第２比較器142及び自己調整動作を制御するための複数の第２自己調整信号CONNiを生成する第２アップ/ダウンカウンタ152から構成される。
【００３８】まず、第２自己調整制御部120が動作し、続いて、第１自己調整制御部110が動作する。
【００３９】自己調整制御部の動作は例示的に説明する。調整パッドZQPADに連結された外部抵抗Rextの抵抗値が140Ωと仮定すると、70Ωのインピーダンスマッチングを得るために、第１比較器140は、パッドZQPADの電圧と基準電圧生成部130により生成された電圧Vhalとを比較し、カウンター信号UP1/DOWN1を出力する。カウンター信号UP1/DOWN1は、第１アップ/ダウンカウンター150に提供される。
【００４０】第１アップ/ダウンカウンター150は、第１自己調整制御部110と第２自己調整制御部120の両方におけるPMOSトランジスタPM11,....,PM1n及びPM1,....,PMnを活性化又は非活性化させるための複数の第１自己調整信号CONPiを出力する。
【００４１】第１自己調整信号CONP1がロジックローであれば、第１自己調整制御部110において第１PMOSトランジスタPM1が活性化され、これにより結合された抵抗RP1が電源電圧VDDに連結されて、自己調整のための適正ターミネーション値を有するターミネーティングに用いられる。第１自己調整信号CONP2がロジックハイであれば、第１自己調整制御部110において第２PMOSトランジスタPM2が非活性化され、これにより抵抗RP2が電源電圧VDDから分離されて自己調整用ターミネーション値を生成するに用いられない。第２自己調整制御部120のトランジスタPM11,...,PM1nは、第１自己調整信号CONPiに対応して上記と同様に活性化又は非活性化される。
【００４２】パッド(ZQPAD)の電圧が基準電圧生成部130により生成された電圧Vhalにマッチングすると、第１アップ/ダウンカウンター150はエンド信号ENDを第２比較器142に出力する。このとき、第２比較器142が活性化されて第１自己調整制御部110により生成された電圧値とパッドZQPADの電圧値を比較し、第２アップ/ダウンカウンター152に入力されるカウンター信号UP2/DOWN2を出力する。第２アップ/ダウンカウンター152は第２自己調整制御部110におけるNMOSトランジスタの活性化を制御する複数の可変制御信号CONNiを出力する。
【００４３】第２自己調整信号CONN1がロジックハイであれば、第１NMOSトランジスタNM1が活性化されて、これにより結合された抵抗RN1が接地電圧VSSに連結され、自己調整のための適正ターミネーション値をもったターミネーティングに用いられる。
【００４４】第２自己調整信号CONN2がロジックローであれば、NMOSトランジスタNM2が非活性化され、この場合には抵抗RN2が接地電圧VSSに連結されないため、ターミネーション値の影響を与えない。図１及び図２に示したように、それぞれの自己調整信号COMPi及びCONNiが対応する複数のマルチプレクシング部300,500に提供される。」（８頁１４欄〜９頁１５欄）
　
　なお、上記ホ．【００４１】における「第２自己調整制御部120」の記載は、原文では、「第２自己調整制御部110」と記載されているが、符号「110」は、符号「120」の明らかな誤記と認め、上記のように認定した。
　
　上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、上記ハ．の【０００１】における「オンダイ（オンチップ）ターミネーション(on-die termination, on-chip termination)を制御するための半導体メモリ装置及びその制御回路」との記載、上記ニ．の【００２９】の記載、及び図１によれば、オンダイターミネーション（on-die termination）を制御するための制御回路は、自己調整部（100）を備えている。
　また、上記ホ．の【００３７】における「自己調整部100は、自己調整制御動作を行なうように構成されており、・・・第２自己調整制御部120、・・・第１比較器140、自己調整動作を制御するための複数の第１自己調整信号CONPiを生成する第１アップ/ダウンカウンター150、・・・から構成される。」との記載、及び図３によれば、自己調整部（100）は、第２自己調整制御部（120）と、第１比較器（140）と、第１アップ／ダウンカウンター（150）とを含んでいる。
　また、上記ホ．の【００４０】における第１アップ/ダウンカウンター150は、第１自己調整制御部110と第２自己調整制御部120の両方におけるPMOSトランジスタPM11,....,PM1n及びPM1,....,PMnを活性化又は非活性化させるための複数の第１自己調整信号CONPiを出力する。」との記載、及び図３によれば、第１アップ/ダウンカウンター（150）は、PMOSトランジスタ（PM11,...,PM1n）を活性化又は非活性化させるための複数の第１自己調整信号（COMPi）を出力している。
　また、上記ホ．の【００４１】における「第１自己調整信号CONP1がロジックローであれば、第１自己調整制御部110において第１PMOSトランジスタPM1が活性化され」との記載、「第１自己調整信号CONP2がロジックハイであれば、第１自己調整制御部110において第２PMOSトランジスタPM2が非活性化され」との記載によれば、PMOSトランジスタ（PMn）は、第１自己調整信号（COMPi）がロジックロー及びロジックハイに応じて活性化／非活性化されている。そして、同ホ．の【００４１】における「これにより結合された抵抗RP1が電源電圧VDDに連結されて、自己調整のための適正ターミネーション値を有するターミネーティングに用いられる。」との記載、「これにより抵抗RP2が電源電圧VDDから分離されて自己調整用ターミネーション値を生成するに用いられない。」との記載によれば、抵抗（RP1）は、適正ターミネーション値に用いられ、抵抗（RP2）は、適正ターミネーション値を生成するに用いられない。すなわち、第１自己調整信号（COMPi）がロジックロー及びロジックハイに応じて該当するPMOSトランジスタが活性化／非活性化されて、抵抗の適正ターミネーション値を生成している。ここで、同ホ．の【００４１】における「第２自己調整制御部120のトランジスタPM11,...,PM1nは、第１自己調整信号CONPiに対応して上記と同様に活性化又は非活性化される。」との記載、及び図３によれば、第２自己調整制御部（120）は、第１自己調整信号（COMPi）がロジックロー及びロジックハイに応じて該当するPMOSトランジスタ（PM11,....,PM1n）が活性化／非活性化されて、抵抗の適正ターミネーション値を生成している。また、前述の第１アップ/ダウンカウンター（150）は、前述のロジックロー及びロジックハイを増加又は減少させていることが読み取れる。
　また、上記ホ．の【００３９】における「自己調整制御部の動作は例示的に説明する。調整パッドZQPADに連結された外部抵抗Rextの抵抗値が140Ωと仮定すると、70Ωのインピーダンスマッチングを得るために、第１比較器140は、パッドZQPADの電圧と基準電圧生成部130により生成された電圧Vhalとを比較し、カウンター信号UP1/DOWN1を出力する。カウンター信号UP1/DOWN1は、第１アップ/ダウンカウンター150に提供される。」との記載、及び図３によれば、第２自己調整制御部（120）は、外部抵抗（Rext）とインピーダンスマッチングするようにカウンター信号（UP1/DOWN1）を前述の第１アップ/ダウンカウンター（150）に提供している。また、第１比較器（140）は、パッド（ZQPAD）の電圧と基準電圧生成部（130）により生成された電圧（Vhal）とを比較している。すなわち、パッド（ZQPAD）の電圧は、第２自己調整制御部（120）の出力電圧であるから、第１比較器（140）は、第２自己調整制御部（120）の出力電圧と基準電圧生成部（130）により生成された電圧（Vhal）とを比較しているということができる。
　ここで、上記ロ．の【請求項８】における「前記自己調整回路は、基準インピーダンスを有するボンディングパッドに結合される基準ノードと・・・前記基準インピーダンスと実質的にマッチングさせるように比較出力に対応して選択的に活性化され・・・並列に接続された複数のインピーダンスロードと、を含む」との記載によれば、第２自己調整制御部（120）（自己調整回路）は、抵抗の適正ターミネーション値（並列に接続された複数のインピーダンスロード）を外部抵抗（Rext）（基準インピーダンス）と実質的にマッチングするように調整されることが読み取れる。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「ロジックロー及びロジックハイに応じて該当するPMOSトランジスタ（PM11,....,PM1n）が活性化／非活性化されて、抵抗の適正ターミネーション値を外部抵抗（Rext）と実質的にマッチングするように調整する第２自己調整制御部（120）と、
　前記第２自己調整制御部（120）の出力電圧と基準電圧生成部（130）により生成された電圧（Vhal）とを比較して出力する第１比較器（140）と、
　前記第１比較器（140）の出力をカウントして前記ロジックロー及びロジックハイを増加又は減少させる第１アップ／ダウンカウンター（150）とを含む
オンダイターミネーションを制御するための制御回路。」
　
Ｂ　原審の拒絶理由に引用された特開平６−２３２７０６号公報（以下、「周知例１」という。）には、図面とともに、以下の事項ヘ．及びト．が記載されている。また、原審の拒絶理由に引用された特開昭６０−１４２６１０号公報（以下、「周知例２」という。）には、図面とともに、以下の事項チ．が記載されている。
　
ヘ．「【０００１】
【産業上の利用分野】本発明は比較器に関し、特に入力オフセット電圧の補償回路に関する。」（２頁１欄）
　
ト．「【０００９】図１において、本実施例は、オペアンプ４の第１の入力１０と第１の入力端子１との間に接続された第３のスイッチＳ３と、前記オペアンプ４の出力と第２の入力２０との間に接続されたスイッチＳ１と、前記オペアンプ４の第２の入力２０と第２の入力端子２との間に接続されたコンデンサＣと、前記オペアンプ４の第１の入力１０と第２の入力端子２との間に接続されたスイッチＳ２とを備え、構成される。
【００１０】次に本実施例の動作を、スイッチ入力ＶＳ１，ＶＳ２およびＶＳ３と、入力端子１および２に入力される電圧Ｖ１およびＶ２と、オペアンプ４の第２の入力２０への入力電圧Ｖ３および出力電圧ＶＯＵＴの時間変化を示した図４を用いて説明する。
【００１１】図４において、スイッチＳ１およびＳ２をＯＮにし、スイッチＳ３をＯＦＦにした初期状態では、コンデンサＣには入力オフセット電圧が蓄えられ、オペアンプ４の第２の入力２０にはＶ３（＝Ｖ２＋ＶＯＳ）が入力される。そして、スイッチＳ１およびＳ２をＯＦＦし、スイッチＳ３をＯＮすると、Ｖ３は保持された状態になっており、入力端子１に入力される電圧Ｖ１を上昇させていくと、入力端子２に入力される電圧Ｖ２と前記Ｖ１が同じ電圧になったとき、出力が反転し、出力電圧ＶＯＵＴを出力する比較器が得られる。」（２頁２欄）
　
チ．「しかしながら実際製造されたオペアンプ３はオペアンプ３内の素子の特性の不均一により、２つの入力電圧の差を零としても出力端子４には数ｍＶ〜数十ｍＶの値の出力電圧、いわゆるオフセット電圧を生ずる。さらにこのオフセット電圧は各オペアンプごとに電圧値がバラツキ、一定値とはならない。このオフセット電圧はオペアンプ３で大小を比較する時、オペアンプ３の反転入力からオフセット電圧を指し引いた電圧と非反転入力電圧とを常に比較していることになり、オフセット電圧をＶＯＦＦ、非反転入力をＶＩＮ２、反転入力電圧をＶＩＮ１とすれば、ＶＩＮ２−ＶＯＦＦとＶＩＮ１を比較することになり、比較動作を誤動作させる原因となる。
（３）　従来技術と問題点
　したがって上記問題を解決するため、このオフセット電圧ＶＯＦＦを相殺するためＶＩＮ２にＶＯＦＦを加算する。即ち反転入力（−）にＶＩＮ２＋ＶＯＦＦの電圧を入力することでオフセットを補償する為にオペアンプ出力を非反転入力へ帰還させ、いわゆるボルテージフォロア接続を行ない、さらにオフセット電圧を一時充電するコンデンサを用いたコンパレータ回路が提案されている。この従来のコンパレータ回路を第２図に示す。
　第２図には、従来のコンパレータ回路を示し、入力端子１及び２へ入力した２入力信号の大小比較動作は第１図と同様であり、この際発生する前述のオフセット電圧の影響を除去するようにしたものである。
　すなわち、スイッチ６及び７を導通とし、スイッチ８を非導通としてオペアンプ３に電源を印加し、出力端子４に生じる素子の特性不平衡によるオフセット電圧をスイッチ６を介してコンデンサ５に一度蓄える。次にスイッチ６及び７を非導通とし、さらにスイッチ８を導通とする。したがってこの時、コンデンサ５に蓄えられていたオフセット電圧が入力端子２に入力される電圧に加算されることになる。いいかえれば等価的に、コンパレータ３の非反転入力端子（＋）へ入力する電圧値から前もってオフセット電圧を差し引いたことになり、出力端子４にはオフセット電圧の影響を除去した出力電圧を得ることができる。」（２頁左上欄２行〜同頁左下欄３行）
　
　上記周知例１及び２の記載によれば「比較器において、オフセット電圧値を検出してコンデンサに保存し、保存されたオフセット電圧値を相殺した電圧と入力電圧とを比較して出力するオフセット補償部」は周知（以下、「周知技術１」という。）である。また、「前記オフセット補償部は、スイッチの閉路時に前記コンデンサに保存された前記オフセット電圧値を相殺して入力電圧と比較す」ることは周知（以下、「周知技術２」という。）である。
　
第４　対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「ロジックロー及びロジックハイ」は、PMOSトランジスタ（PM11,....,PM1n）を個々に選択する信号であり、ロジックローを「0」及びロジックハイを「1」として、これらをまとめて２進数として捉えると、「コード信号」ということができる。
ｂ．引用発明の「活性化／非活性化」は、「ターンオン／ターンオフ」ということができる。
ｃ．引用発明の「抵抗の適正ターミネーション値」は、「オンダイターミネーション抵抗値」に相当する。
ｄ．引用発明の「外部抵抗（Rext）と実質的にマッチングするように調整する」は、「外部抵抗（Rext）」は、「外部抵抗値」といえるから、「外部抵抗値と同一に調整する」ということができる。
ｅ．引用発明の「第２自己調整制御部（120）」は、「抵抗の適正ターミネーション値」（オンダイターミネーション抵抗値）を制御するから、「オンダイターミネーション制御部」ということができる。
ｆ．引用発明の「前記第２自己調整制御部（120）の出力電圧と基準電圧生成部（130）により生成された電圧（Vhal）とを比較して出力する第１比較器（140）」と、本願発明の「前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部」とは、「第２自己調整制御部（120）の出力電圧」及び「基準電圧生成部（130）により生成された電圧（Vhal）」は、それぞれ「オンダイターミネーション制御部の出力電圧」及び「既に設定された基準電圧」といえるから、いずれも、「前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力する特定の回路部」という点で一致する。
ｇ．引用発明の「前記第１比較器（140）の出力をカウントして前記ロジックロー及びロジックハイを増加又は減少させる第１アップ／ダウンカウンター（150）」と、本願発明の「前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタ」とは、上記ａ．の対比を考慮すると、いずれも、「前記特定の回路の出力をカウントして前記コード信号を増加又は減少させる特定のカウンタ」という点で一致する。
ｈ．引用発明の「オンダイターミネーションを制御するための制御回路」は、「オンダイターミネーション制御装置」ということができる。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　「コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
　前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力する特定の回路部と、
　前記特定の回路の出力をカウントして前記コード信号を増加又は減少させる特定のカウンタとを含む
オンダイターミネーション制御装置。」
　
＜相違点１＞
　「前記オンダイターミネーション制御部の出力電圧と既に設定された基準電圧とを比較して出力する特定の回路部」に関し、
　本願発明は、「前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部」であるのに対し、引用発明は、「前記第２自己調整制御部（120）の出力電圧と基準電圧生成部（130）により生成された電圧（Vhal）とを比較して出力する第１比較器（140）」である点。
　
＜相違点２＞
　「特定の回路部」の後段の回路部に関し、
　本願発明は、「前記オフセット補償部の出力を一定時間保存するラッチ」を設けているのに対し、引用発明は、その様な構成を備えない点。
　
＜相違点３＞
　「特定のカウンタ」に関し、
　本願発明は、「前記ラッチ」の出力をカウントするのに対し、引用発明は、「前記第１比較器（140）」の出力をカウントする点。
　
＜相違点４＞
　「オフセット補償部」に関し、
　本願発明は、「前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較す」るのに対し、引用発明は、その様な構成を備えない点。
　
＜相違点５＞
　「特定の回路部」の後段の回路部及び「特定のカウンタ」に関し、
　本願発明は、「前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される」のに対し、引用発明は、その様な構成を備えない点。
　
第５　判断
　そこで、まず、上記相違点１について検討する。
　上記周知例１及び２の記載によれば「比較器において、オフセット電圧値を検出してコンデンサに保存し、保存されたオフセット電圧値を相殺した電圧と入力電圧とを比較して出力するオフセット補償部」は周知（周知技術１）である。そして、引用発明は、「第１比較器（140）」を含む以上、当該周知技術１が解決しようとするオフセット電圧を補償するという課題を有しているものである。
　そうすると、上記周知技術１に接した当業者であれば、引用発明の「第１比較器（140）」に周知技術１を付加し、本願発明のように「前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部」を設けることは容易になし得ることである。
　したがって、上記相違点１は格別のことではない。
　
　次に、上記相違点２及び３について検討する。
　比較器の後段の回路部において、出力を一定時間保存するラッチを設けることは、例えば、特開昭６２−２６９５１２号公報（３頁左上欄２０行〜同頁左下欄１２行、第１図）、特開昭６１−８４１１０号公報（１頁右下欄１３行〜２頁左上欄１１行、第１図）に開示されているように周知である（以下、「周知技術３」という。）。
　そうすると、上記周知技術３に接した当業者であれば、本願発明のように「前記オフセット補償部の出力を一定時間保存するラッチ」を設けること（相違点２）は容易になし得ることである。その際、「特定のカウンタ」に関し、本願発明のように「前記ラッチ」の出力をカウントすること（相違点３）になることは当然である。
　
　次に、上記相違点４及び５について検討する。
　上記周知例１及び２の記載によれば、「前記オフセット補償部は、スイッチの閉路時に前記コンデンサに保存された前記オフセット電圧値を相殺して入力電圧と比較す」ることは周知（周知技術２）である。そして、スイッチを閉路する際に「パルス信号」を用いることは常套手段である。
　そうすると、上記周知技術２に接した当業者であれば、本願発明のように「前記オフセット補償部は、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較す」ること（相違点４）は容易になし得ることである。その際、上記相違点２及び３についての検討を踏まえれば、「第２パルス信号の活性化時」（活性化区間）は、比較器がオフセット補償された正常な動作状態であるから、「ラッチ」及び「カウンタ」に、新たなパルス信号を加えて活性化して、本願発明のように「前記ラッチ及び前記カウンタは、前記第２パルス信号の活性化区間内において活性化状態に制御される第３パルス信号に応じて活性化制御される」こと（相違点５）は当業者が適宜なし得ることである。
　したがって、上記相違点４及び５は格別のことではない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
第６　むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。