【事件の表示】
　特願２００７−２９２２６６「エピタキシャル層を利用するトランジスター構造の製造方法」拒絶査定不服審判事件〔平成２０年　４月１７日出願公開、特開２００８−　９１９３７、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　 
 　本願は、平成１４年３月５日（パリ条約による優先権主張２００１年１２月１２日、米国）に出願した特願２００２−０５９１２３号（以下「原出願」という。）の一部を平成１９年１１月９日に新たな特許出願としたものであって、平成２３年９月２０日付けで拒絶理由が通知され、同年１２月２７日付けで意見書及び手続補正書が提出され、平成２４年４月１１日付けで最後の拒絶理由が通知され、同年７月１３日付けで意見書及び手続補正書が提出され、平成２５年１月２２日付けで拒絶査定がなされた。
　そして、同年５月２８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１０月１１日付けで審尋がなされ、平成２６年１月１４日付けで前記審尋に対する回答書が提出された。
 　
第２　平成２５年５月２８日に提出された手続補正書による補正の適否
１　補正の内容
　平成２５年５月２８日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２４年７月１３日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という。）の特許請求の範囲の１〜６を補正して、本件補正後の特許請求の範囲の請求項１〜６とするものであり、本件補正前の請求項１及び本件補正後の請求項１については、以下のとおりである。
　
（補正前）
「【請求項１】
　半導体基板上に犠牲酸化層を蒸着する段階と、
　前記基板の一定領域を露出する犠牲酸化層をパターニングする段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階と
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲酸化層を除去する段階と、
　前記犠牲酸化層を除去する段階後に、前記犠牲酸化層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、
　前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップさせる段階と、
　前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とをこの順に含むことを特徴とする半導体素子の製造方法。」
　
（補正後）
「【請求項１】
　半導体基板上に犠牲酸化層を蒸着する段階と、
　前記基板の一定領域を露出する犠牲酸化層をパターニングする段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲酸化層を除去する段階と、
　前記犠牲酸化層を除去する段階後に、前記犠牲酸化層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、
　前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップさせる段階と、
　前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とをこの順に含むことを特徴とする半導体素子の製造方法。」
　
２　補正事項の整理
　本件補正による補正事項のうち請求項１についての補正事項を整理すると、以下のとおりである。
　
〈補正事項ａ〉
　補正前の請求項１の「前記ゲート絶縁層上にゲート電極を形成するが、」を、補正後の請求項１の「前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成するが、」と補正する。
　
〈補正事項ｂ〉
　補正前の請求項１の「前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々に部分的にオーバーラップさせる段階と、」を、補正後の請求項１の「前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップさせる段階と、」と補正する。
　
３　新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項ａについて
　補正事項ａは、「前記ゲート絶縁層上にゲート電極を形成する」段階が、「前記ゲート絶縁層を形成する段階の後に」行われる点を限定するものであるが、補正前の請求項１には「ゲート絶縁層を形成する段階と、
　前記ゲート絶縁層上にゲート電極を形成するが、・・・段階とをこの順に含むことを特徴とする」との記載があり、補正前の請求項１に、「前記ゲート絶縁層上にゲート電極を形成する」段階が、「ゲート絶縁層を形成する段階の後に」行われる点が実質的に記載されていたものを、明示的に記載したものである。
　したがって、補正事項ａは、平成１８年法律第５５号改正付則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、「特許法第１７条の２第４項」という。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項ａは、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項ａは、特許法第１７条の２第３項に規定する要件を満たしている。
　
（２）補正事項ｂについて
　補正事項ｂは、「前記ゲート電極」は「前記ギャップに隣接した第１及び第２エピタキシャル層の各々に」「オーバーラップ」したものであるところ、「前記ゲート電極」が「オーバーラップ」している「第１及び第２エピタキシャル層」の箇所について、補正前の請求項１では「第１及び第２エピタキシャル層の各々に部分的にオーバーラップ」していると記載されていたところを、補正後の請求項１では「第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップ」していると記載することによって、ゲート電極がオーバーラップしている「第１及び第２エピタキシャル層」の箇所を限定したものである。
　したがって、補正事項ｂは、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「前記ゲート電極は、」「前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップ」していることに関して、本願明細書の段落【００３０】には「すなわち、非プレーナチャネル領域は、ゲート電極がシリコン基板３０上に蒸着されたエピタキシャル層３８とオーバーラップされた領域と、ゲート電極がシリコン基板３０とオーバーラップされた領域とを含む。換言すれば、図２Ｊ及び図３Ｂに示されたように、非プレーナチャネル領域は、ゲート電極によってオーバーラップされたエピタキシャル層３８の領域及びエピタキシャル層３８間に位置するシリコン基板３０の一表面領域内に設けられる。チャネル長はソース／ドレーン領域５２と基板３０との間の湾曲した領域６２及び湾曲した領域６４の長さ、及びエピタキシャル層３８間の部分６０の長さの和である。」と記載されており、また、本願図２Ｊにおいて、「屈曲した領域」に相当する「湾曲した領域６３，６４」をカバーするように、ゲートパターン５０が形成されている様子を見て取ることができる。したがって、補正事項ｂは、当初明細書等に記載された事項の範囲内においてなされたものであるから、補正事項ｂは、特許法第１７条の２第３項に規定する要件を満たしている。
　
（３）新規事項の追加の有無及び補正の目的の適否についての検討のまとめ
　以上のとおり、補正事項ａ、ｂは、特許法第１７条の２第３項および第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律５５号改正付則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１２６条第５項」という。）に規定する独立特許要件を満たすか）否かを、更に検討する。
　
４　独立特許要件を満たすか否かの検討
（１）本願補正発明
　本件補正による補正後の請求項１〜６に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、補正後の請求項１に記載されている事項により特定される、上記「１　補正の内容」に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
「【請求項１】
　半導体基板上に犠牲酸化層を蒸着する段階と、
　前記基板の一定領域を露出する犠牲酸化層をパターニングする段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲酸化層を除去する段階と、
　前記犠牲酸化層を除去する段階後に、前記犠牲酸化層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、
　前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップさせる段階と、
　前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階とをこの順に含むことを特徴とする半導体素子の製造方法。」
　
（２）引用例１の記載事項、及び、引用発明
（２−１）引用例１の記載事項
　本願の優先権主張日前に日本国内において頒布され、平成２４年４月１１日付けで通知された最後の拒絶理由において引用文献１として引用された刊行物である、特開２０００−０８２８１３号公報（以下「引用例１」という。）には、「ＭＩＳ型半導体装置およびその製造方法」（発明の名称）に関して、図１、２、７〜１２とともに、次の記載がある。（なお、下線は当合議体が付加したものである。以下同様。）
　
ア　「【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型半導体装置およびその製造方法に関し、特にソース領域及びドレイン領域に使用されるものに関する。
（・・・途中省略・・・）
【００３３】
【発明が解決しようとする課題】以上説明したように従来の半導体装置を用いた場合、短チャネル効果を抑制し、寄生容量及び寄生抵抗を低減し、かつ電流経路の低抵抗化を図ることはできなかった。
【００３４】本発明は上記課題を解決するためになされたもので、
その目的とするところは、寄生抵抗と寄生容量を低減し、かつ短チャネル効果を抑制する半導体装置及びその製造方法を提供することにある
（・・・途中省略・・・）
【００５５】本発明の望ましい形態を以下に示す。
【００５６】
（１）第２の半導体層の形成後、該第２の半導体層及びダミーゲートの表面を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜上に充填材を堆積し、この充填材表面を平坦化除去してダミーゲートを露出させる工程と、ダミーゲートとともに該ダミーゲートの側壁に形成された第１及び第２の絶縁膜を除去することにより、底面と側壁の間に第２の半導体層の側面と同じ傾きのテーパ部を持つ凹部を形成する工程と、前記形成された凹部の底面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の形成された凹部に導電性材料をダマシンプロセスを用いて埋め込み形成する工程とを含む
【００５７】（２）第２の半導体層の少なくとも一方の側壁の角度は、第１の半導体層の表面に対してほぼ５０度又は３０度の角度をもつ。
【００５８】（３）固相成長はエピタキシャル成長である。
【００５９】（４）第２の半導体層表面にソース領域及びドレイン領域を形成する工程と、ゲート電極を形成後、該ゲート電極の側壁及び表面に該ゲート電極を保護する絶縁膜を形成する工程と、絶縁膜を覆うように第１の半導体層上に層間絶縁膜を形成する工程と、該絶縁膜をマスクとして、反応性イオンエッチングにより層間絶縁膜を選択的に除去することにより、ソース領域又はドレイン領域の少なくとも一方の表面へ、配線と接続するコンタクトホールをゲート電極に自己整合的に形成する。
【００６０】（５）半導体層形成の後、該半導体層表面の所望の膜厚のみ不純物を拡散させる。
【００６１】
（６）ゲート絶縁膜及びゲート電極を形成した後、ゲート電極をマスクとしてイオン注入を行い不純物を拡散させ、ゲート電極の側面であって半導体層中にソース領域及びドレイン領域を形成する
【００６２】（作用）本発明のＭＩＳ型半導体装置では、ゲート電極のエッジがソース領域及びドレイン領域の傾きをもつ領域を含む凹部の側壁に位置し、
ゲート電極及びソース領域又はゲート電極及びドレイン領域の少なくとも一方が、ゲート絶縁膜を介して相対する領域を有する。この相対する領域におけるソース領域及びドレイン領域の表面に動作時に蓄積層が形成される
この蓄積層には、それが形成されない場合のキャリア密度の数十倍以上の濃度のキャリアが蓄積されるため、ソース領域及びドレイン領域がチャネル領域と接合を形成する部分に近い領域の抵抗を低くしている
【００６３】また、
蓄積層の他端（以下、第２の端部と称する）は
第２の端部は、チャネル面よりも浅く位置するため、この位置から深くまで不純物を分布させ、ゲートエッジよりも外側の領域の抵抗を低くしても、短チャネル効果を生じない
【００６４】さらに、
この蓄積層は上記傾きをもつ側壁に沿って形成されるため、チャネル面から配線へ至る電流経路を直線に近いものにして距離を短縮している。このようにしてチャネル面と配線との間を低抵抗率でかつ短い電流経路により結ぶため、寄生抵抗を低減できる
【００６５】また、ゲート電極の側面のソース領域及びドレイン領域が半導体層表面に対して傾きをもって形成されている。これにより、ゲート電極及びソース領域又はゲート電極及びドレイン領域の間隔が広がり、寄生容量の低減を図れる。
【００６６】また、平面型トランジスタとは異なり、上記ゲート電極及びソース領域又はゲート電極及びドレイン領域がゲート電極と相対する領域がチャネル領域とゲート絶縁膜との界面よりも浅い位置に形成されているため、チャネル領域近傍に拡散層を形成する必要がなく、短チャネル効果を抑制することができる。」
　
イ　「【００７３】（第１実施形態）図１〜図４は本発明の第１実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）を説明するための図であり、図１及び図４は本実施形態に係る半導体装置の構成を説明するための図、図２及び図３は該半導体装置の製造方法を示す工程断面図である。図１（ａ）は本半導体装置を上面から見た図で、この図１（ａ）における６Ａ−６Ａ’断面図を図１（ｂ）に、６Ｂ−６Ｂ’断面図を図１（ｃ）に、６Ｃ−６Ｃ’断面図を図１（ｄ）に示す。以下の実施形態では、ｎチャネルのＭＩＳトランジスタについて説明する。ｐチャネルのＭＩＳトランジスタの場合には各構成の導電型を逆にすればよい。
【００７４】図１（ｂ）において、６１は（１００）面を用いたｐ型のシリコン基板であり、不純物濃度は５×１０15ｃｍ-3程度である。
このシリコン基板６１上は図１（ａ）に示すように活性領域６２と、この活性領域６２を囲むように形成された素子分離領域６３に分けられ
【００７５】活性領域６２は図１（ａ）において破線で囲まれた部分であり、しきい電圧（Ｖth）を調整するために、不純物濃度５×１０17ｃｍ-3程度の図示しないチャネルイオン注入層が形成されている。この活性領域６２内のシリコン基板６１上には、ゲート絶縁膜６７を介してゲート電極６８が形成され、このゲート電極６８の両側には層間絶縁膜６９を介して配線７０ａ，７０ｂが設けられる。この配線７０ａ，７０ｂはソース領域及びドレイン領域と接続される。
ソース領域は、第１のソース拡散層７１ａ及び第２のソース拡散層７２ａからなり、ドレイン領域は、第１のドレイン拡散層７１ｂと第２のドレイン拡散層７２ｂからなる
【００７６】また、図１（ｂ）において、チャネル面６５は基板表面６６より深い位置にある。
シリコン基板６１にはこのチャネル面６５を底面とする凹部が形成され、この凹部側壁はチャネル面６５に対して直角より緩やかな角度の斜面をなし、この凹部全体はゲート絶縁膜６７で覆われる。ここで、チャネル面６５とは、チャネル領域とゲート絶縁膜６７との界面をいう。チャネル領域はチャネル面６５よりも下部の凹部底面に形成される
【００７７】さらに、こ
のチャネル領域に相対してゲート絶縁膜６７を介してシリコン基板６１の凹部にゲート電極６８が埋め込まれる
【００７８】
チャネル面６５と基板表面６６との段差を持つ平面間は、ゲート絶縁膜６７の斜面側壁に沿って形成され、シリコン基板６１表面に対して傾きをもつ第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂ（斜線で示す）と、これらにつながるｎ型の第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂにより接続される（以下、７１ａ，７１ｂ，７２ａ，７２ｂを合わせて単にソース及びドレインと呼ぶ）
【００７９】第１のソース拡散層７１ａ及びドレイン拡散層７１ｂはチャネル面６５に向かって形成され、第２のソース拡散層７２ａ及びドレイン拡散層７２ｂはチャネル面６５に並行に形成された厚い拡散層である。
【００８０】ここで、第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂの拡散深さ、不純物濃度は、それぞれ０．０５μｍ、５×１０20ｃｍ-3程度である。
【００８１】層間絶縁膜６９にはコンタクトホール７３ａ〜７３ｃが開孔されており、このコンタクトホール７３ａ〜７３ｃを介して配線７０ａ〜７０ｃがｎ型の第２のソース拡散層７２ａ及び第２のドレイン拡散層７２ｂ及びゲート電極６８にそれぞれコンタクトしている。層間絶縁膜６９は例えばＳｉＯ2 膜からなり、配線７０ａ〜７０ｃは例えばＡｌ膜で形成されている。この配線７０ａ〜７０ｃは、配線７０ａ，７０ｂとゲート電極６８との距離がゲート幅の１．５倍よりも短く位置するように形成される。また、シリコン基板６１表面に対して傾きを持った第１のソース拡散層７１ａ及び第１のドレイン拡散層７１ｂは、先端部にゲート電極６８と相対する領域を有し、この領域を含んで配線７０ａ，７０ｂ近傍までシリコン基板６１表面に対して傾きを持って形成されている（削除あり）。なお、図１（ａ）において、７４の×印で示したゲート電極形成領域は、傾きをもつ第１のソース拡散層７１ａ及びドレイン拡散層７１ｂとゲート電極６８が重なる領域、７５の斜線で示した領域は第１のソース拡散層７１ａ及びドレイン拡散層７１ｂの形成領域を示す。
（・・・途中省略・・・）
【０１００】なお、
本実施形態ではゲート電極６８のエッジが凹部９２の内側に位置する場合を示したが、凹部９２と凹部９２外側の領域との境界点にゲート電極６８のエッジが位置するものでもよい
以下の実施形態でも同様である
　
ウ　「【０１２１】（第４実施形態）図７〜図１２は、本発明の第４実施形態に係る半導体装置（凹型ＭＩＳトランジスタ）の製造工程を示す図である。本実施形態は、図１（ｂ）に示した第１実施形態の凹型トランジスタ構造の特徴を備えた構造を実現するための製造方法に関する。本実施形態が第１実施形態と異なる点は、
活性領域６２のうち、ゲート電極６８の底面に覆われていないシリコン基板６１上に、ゲート電極６８の側面に対して傾斜をもったテーパ状の表面を有して選択的にエピタキシャル成長させた単結晶シリコンからなるエピタキシャル領域を設け、このエピタキシャル領域の傾斜をもった表面を持つ部分を、傾きをもつソース及びドレインとして用いた
【０１２２】以下、図７〜図１２を用いて、本実施形態の凹型ＭＩＳトランジスタの製造方法を説明する。図７〜図１２において、（ａ）は半導体装置を上面から見た図で、（ａ）における１２Ａ−１２Ａ’〜１７Ａ−１７Ａ’断面図を（ｂ）に、１２Ｂ−１２Ｂ’〜１７Ｂ−１７Ｂ’断面図を（ｃ）に、１２Ｃ−１２Ｃ’〜１７Ｃ−１７Ｃ’断面図を（ｄ）にそれぞれ示す。
【０１２３】
図７（ｂ）に示すように、活性領域６２の全面にＳｉＯ
2
 膜１３１を例えば熱酸化法により形成し、次に、リソグラフィの技術を用いて、ゲート電極６８を形成する領域にＳｉＮ
4
 膜によるダミーゲート１３２を形成する。次に、活性領域６２のうちダミーゲート１３２に覆われていない領域の酸化膜を例えば希釈フッ酸により除去する。図７（ｂ）の１３１は、ダミーゲート１３２下に位置することで残存したＳｉＯ
2
 膜である
【０１２４】
次に、活性領域６２上に、ダミーゲート１３２をマスクとし、シリコン基板６１を核として選択的に結晶シリコン層をエピタキシャル成長させる
シリコン領域の端においては連続的に真上に積み上げて成長せず、傾きをもつ表面、いわゆるファセットが現れる
【０１２５】具体的にはまず、ＬＰＣＶＤ装置内において、露出した活性領域６２のシリコン基板６１表面を例えば９００℃の水素雰囲気中で１８０秒間アニールすることにより、基板表面の自然酸化膜を除去した後、連続して同一チャンバ内において、例えば６００℃、１００Ｔｏｒｒにおいて、水素ガス１０ｓｌｍ、ＳｉＨ4 ガス１ｓｌｍの流量により、全面にアモルファスシリコンを２８秒間堆積する。
【０１２６】さらに、連続して同一チャンバ内において、単結晶シリコンを６００℃、Ｈ2雰囲気内において８０秒間アニールすることにより固相成長させると、基板表面シリコン単結晶が核となってアモルファスシリコンが単結晶シリコン化する。この時、ＳｉＯ2 膜１３１およびダミーゲート１３２の表面に接する部分は単結晶化せず、ＳｉＯ2 膜１３１およびダミーゲート１３２を一端として、シリコン基板６１表面に対し５０度の角度を持った側壁を形成する。
【０１２７】このようにして、
ダミーゲート１３２の形成領域に対して自己整合的にシリコン基板６１に対して傾きをもったエピタキシャルシリコン領域が、シリコン基板６１表面上に選択形成される
図７（ｂ）に示す選択成長エピタキシャル領域１３３が形成される
【０１２８】
次に、図８（ｂ）に示すように、選択成長エピタキシャル領域１３３上およびダミーゲート１３２を覆って、例えば１０ｎｍのＳｉＯ
2
 膜１４１をＣＶＤ法により形成する
ダミーゲート１３２の側面下端とエピタキシャル領域１３３の端とが接する領域の上のＳｉＯ
2
 膜１４１は、ゲート絶縁膜１７１の厚さとの差に基づいて後に形成するゲート電極６８のソース及びドレイン側の端部を、傾きをもつソース及びドレイン上に形成するための膜であり、後に図１１（ｂ）で図示する傾きをもつゲート端部１７２の形状を決定する
【０１２９】
次に、ｎ型不純物のイオン注入１４２を行う
このイオン注入１４２の後、例えば９００℃３０秒ＲＴＡによる活性化を兼ねた熱拡散アニールによって、注入した不純物を後に形成する図１１（ｂ）に示す傾きをもつゲート端部１７２と相対する領域まで拡散させ、図９（ｂ）に示す第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成する
選択成長エピタキシャル領域１３３の傾きをもつ表面上にイオン注入１４２を行うことにより、同時にエピタキシャル領域１３３の傾きをもった表面にエピタキシャル層ファセットによる傾きをもつ第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成する
【０１３０】次に、
装置全面にポリシリコンを堆積した後、ＣＭＰ１５３を用いて、ダミーゲート１３２をストッパとして上層のポリシリコンを除去し、ダミーゲート１３２の上端を露出したポリシリコン膜１５４を形成する
【０１３１】
次に、図１０（ｂ）に示すように、ホット燐酸を用いてダミーゲート１３２を除去し、ゲート電極部分に対応する凹部１６１を形成する
【０１３２】ゲート電極６８形成に先立って、必要に応じてポリシリコン膜１５４およびフォトレジスト等をマスクとして、凹部に選択的にＶth制御のためのチャネルイオン注入１６２を行う。この段階でチャネルイオン注入１６２を行うことにより、イオン注入層１６３をチャネル領域に選択的に形成することができる。この方法により、非選択的なチャネルイオン注入を用いた場合と比較して、第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂが形成される領域の不純物濃度を低くすることができ、ソース及びドレインの接合リーク電流を低くすることができ、さらに、接合容量も小さくすることができる。
【０１３３】
次に、凹部１６１の底面及び側壁に形成されているＳｉＯ
2
 膜１３１及び１４１を除去する
この除去した後の凹部１６１は、底面と側壁の間に第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂの側面と同じ傾きのテーパ部をもつ。すなわち、凹部１６１の側壁に形成されていたＳｉＯ
2 
膜１４１の厚さ分だけ凹部１６１の側壁は広がる
【０１３４】
次に、図１１（ｂ）に示すように、凹部１６１内にゲート絶縁膜１７１を例えば熱酸化等により形成する
ＳｉＯ
2
 膜１４１よりも薄いゲート絶縁膜１７１を形成することにより、ゲート絶縁膜１７１及び第１のソース拡散層１５１ａの境界面並びにゲート絶縁膜１７１及び第１のドレイン拡散層１５１ｂの境界面を、領域１５１ａ及び１５１ｂの側面と同じ傾きをもつゲート端部１７２にすることができる
【０１３５】
次に、ゲート電極６８を形成するため、凹部１６１内を充填するように導電膜を全面に堆積し、その後凹部１６１外部の導電膜をＣＭＰ法により研磨除去する
ゲート電極６８の両端の傾きをもつゲート端部１７２に相対する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂが蓄積層として動作する部分となる
ゲート電極６８を形成する導電膜としては、メタル膜を用いることができる。これは、ソース及びドレインの活性化の高温アニール工程を終えているためにゲート電極６８が高温過程の影響を受けないためである。具体的には例えばＴｉＮとＡｌの積層構造が用いられる
【０１３６】次に、図１２（ｂ）に示すように、ＣＤＥ法によりポリシリコン膜１５４を除去して層間絶縁膜６９を全面に形成する。ＣＤＥ法によりポリシリコン膜１５４を除去するためには、ゲート電極６８に用いた導電性膜の種類に応じて、ゲート電極６８上に絶縁膜層のキャップを用いる等した上で、ＣＭＰ法等によりポリシリコン膜１５４上の絶縁膜を除去し表面露出した後に行う。層間絶縁膜６９を形成した後の工程は第１実施形態の場合と同じである。
【０１３７】以上の工程により作成された凹型トランジスタにおいて、第１実施形態での基板表面６６に対応する面は、エピタキシャル層表面１３４である。凹型トランジスタ構造のチャネル面６５はシリコン基板６１の表面であり、第１実施形態においてＲＩＥ法によりエッチングされたシリコン基板６１表面をチャネル面６５として用いたのと異なっている。
【０１３８】なお、以上の工程では窒化膜によるダミーゲート１３２を用いて固相成長により（１１１）面を用いてシリコン基板６１表面とほぼ５０度の傾きをもつソース及びドレインのための選択的エピタキシャル領域１３３を形成したが、これに代えて、例えばより緩やかな約３０度の傾きをもつ（３１１）面を用いることができる。この場合、ＳｉＯ2 膜５０ｎｍ，窒化膜５０ｎｍの積層膜によるダミーゲートを用い、気相成長により選択的エピタキシャル領域を形成する。
【０１３９】
本実施形態によれば、ダミーゲート１３２製造時にリソグラフィで決まるゲート位置と自己整合的に傾きをもつソース及びドレインの位置が決定されるために、第１実施形態の場合に凹部形成時と内部のゲート電極形成時に別個のリソグラフィ過程を必要としたことに比較して、チャネル長ばらつきの要因が少ない
　
エ　「【０１９９】
【発明の効果】以上説明したように本発明によれば、
ゲート電極とソース及びドレインが相対する領域を有する。従って、この相対する領域が蓄積層として動作するため、広がり抵抗が除かれ、低抵抗率かつ長さの短い電流経路によりチャネルとコンタクトが結ばれて寄生抵抗を低減できる
【０２００】また、
上記蓄積層として動作させる領域がチャネル領域よりも浅い位置に形成されており、チャネル領域と同一平面に蓄積層として動作させる領域を形成する必要がなく、短チャネル効果を抑制することができる
【０２０１】また、ゲート電極の側面のソース及びドレインが半導体層表面に対して傾きをもって形成されるため、ゲート電極及びソース並びにゲート電極及びドレインの間隔が広がり、寄生容量の低減を図れる。」
　
オ　摘記した上記段落【０１３４】〜【０１３５】の記載を参照すると、図１１（ｂ）から、選択成長エピタキシャル領域１３３の傾斜面に形成された第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂのうちゲート電極６８側の端部を覆うように、ゲート電極６８が形成されている様子を見て取ることができる。
 　 
（２−２）引用発明
　以上、引用例１には、特に第４実施形態に注目して、上記（１）のア〜オの記載事項を総合すると、以下に示すＭＩＳ型半導体装置の製造方法（以下「引用発明」という。）が開示されていると認められる。
　
「シリコン基板６１上に熱酸化により形成されたＳｉＯ２膜とＳｉＮ４膜とを形成する工程と、
　リソグラフィ技術を用いて前記ＳｉＮ４膜からダミーゲート１３２を形成する工程と、
　前記ダミーゲート１３２に覆われていない領域の前記ＳｉＯ２膜をエッチング除去することにより、前記ダミーゲート１３２の下のＳｉＯ２膜１３１を形成する工程と、
　前記ＳｉＯ２膜が除去されて露出した前記シリコン基板６１上に、前記ダミーゲート１３２及びＳｉＯ２膜１３１をマスクとし、選択的に結晶シリコン層をエピタキシャル成長させて、前記ダミーゲート１３２側の端部に、傾きをもつ表面であるファセット（以下「傾斜面」という。）を有する、２つの選択成長エピタキシャル領域１３３を形成する工程と、
　前記選択成長エピタキシャル領域１３３上および前記ダミーゲート１３２を覆って、ＳｉＯ2 膜１４１をＣＶＤ法により形成する工程と、
　ｎ型不純物のイオン注入１４２と熱拡散アニールを行って、前記選択成長エピタキシャル領域１３３に第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成するとともに、前記選択成長エピタキシャル領域１３３のうち前記傾斜面の表面に第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成する工程と、
　装置全面にポリシリコンを堆積した後、ＣＭＰ１５３を用いて、前記ダミーゲート１３２をストッパとして前記ポリシリコンを除去し、前記ダミーゲート１３２の上端を露出したポリシリコン膜１５４を形成する工程と、
　前記ダミーゲート１３２をエッチング除去して凹部１６１を形成する工程と、
　前記凹部１６１の底面及び側壁に形成されている前記ＳｉＯ2 膜１３１，１４１を除去する工程と、
　前記凹部１６１内を熱酸化することによりにゲート絶縁膜１７１を形成する工程と、
　前記凹部１６１内に導電膜を充填してゲート電極６８を形成する工程であって、前記ゲート電極６８は、前記２つの選択成長エピタキシャル領域１３３の間の領域と、前記傾斜面に形成された前記第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂのうちゲート電極側の端部を覆っている工程、
　とをこの順に含むことを特徴とするＭＩＳ型半導体装置の製造方法。」
　
（３）　対比 
　本願補正発明と引用発明とを対比する。
ア　引用発明の「シリコン基板６１」、「前記ＳｉＯ２膜が除去されて露出した前記シリコン基板６１」は、それぞれ、本願補正発明の「半導体基板」、「基板の露出された領域」に相当する。
　
イ　引用発明の「ＳｉＯ２膜とＳｉＮ４膜」は、「リソグラフィ技術」と「エッチング除去」を用いることにより、「２つの選択成長エピタキシャル領域１３３」を「前記ＳｉＯ２膜が除去されて露出した前記シリコン基板６１」に選択的にエピタキシャル成長させるためのマスクとなり、また、後の工程で除去されるものであって、いわゆる犠牲層として機能しているから、引用発明の「ＳｉＯ２膜とＳｉＮ４膜」と本願補正発明の「犠牲酸化層」とは、「犠牲層」である点で共通している。したがって、引用発明の「シリコン基板６１上に熱酸化により形成されたＳｉＯ２膜とＳｉＮ４膜とを形成する工程」と、本願補正発明の「半導体基板上に犠牲酸化層を蒸着する段階」とは、「半導体基板上に犠牲」「層を」形成「する段階」の点で共通する。
　
ウ　引用発明において、「ダミーゲート１３２」及び「ダミーゲート１３２の下のＳｉＯ２膜１３１」を形成することによって、「前記ＳｉＯ２膜が除去されて露出した前記シリコン基板６１」が形成されるので、引用発明の「ダミーゲート１３２」及び「ダミーゲート１３２の下のＳｉＯ２膜１３１」と、本願補正発明の「前記基板の一定領域を露出する犠牲酸化層」は、「前記基板の一定領域を露出する犠牲」「層」の点で共通し、また、引用発明の「リソグラフィ技術を用いて前記ＳｉＮ４膜からダミーゲート１３２を形成する工程」と「前記ダミーゲート１３２に覆われていない領域の前記ＳｉＯ２膜をエッチング除去することにより、前記ダミーゲート１３２の下のＳｉＯ２膜１３１を形成する工程」を合わせた工程と、本願補正発明の「前記基板の一定領域を露出する犠牲酸化層をパターニングする段階」は、「前記基板の一定領域を露出する犠牲」「層をパターニングする段階」の点で共通する。
　
エ　引用発明の「２つの選択成長エピタキシャル領域１３３」は、本願補正発明の「第１及び第２エピタキシャル層」に相当するので、上記アの検討事項を勘案すると、引用発明の「前記ＳｉＯ２膜が除去されて露出した前記シリコン基板６１上に、」「２つの選択成長エピタキシャル領域１３３を形成する工程」は、本願補正発明の「前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階」に相当する。
　
オ　引用発明の「前記ダミーゲート１３２をエッチング除去して凹部１６１を形成する工程」と「前記凹部１６１の底面」「に形成されている前記ＳｉＯ2 膜１３１」「を除去する工程」は、「２つの選択成長エピタキシャル領域１３３を形成する工程」の後に行われる工程であるから、上記イとウの検討事項を勘案すると、本願補正発明の「前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲酸化層を除去する段階」とは、「前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲」「層を除去する段階」の点で共通する。
　
カ　引用発明の「前記凹部１６１内を熱酸化することによりにゲート絶縁膜１７１形成する工程」において、ゲート絶縁膜１７１が熱酸化によって形成される「凹部１６１内」とは、ダミーゲート１３２を除去し、凹部１６１の底面及び側壁に形成されているＳｉＯ2 膜１３１と１４１を除去することによって、露出したシリコン基板６１の表面と、２つの選択成長エピタキシャル領域１３３の傾斜面の表面を含む領域であるから、引用発明の「前記凹部１６１内を熱酸化することによりにゲート絶縁膜１７１形成する工程」は、本願補正発明の「前記犠牲酸化層を除去する段階後に、前記犠牲酸化層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階」に相当する。
　
キ　引用発明の「前記凹部１６１内に導電膜を充填してゲート電極６８を形成する工程」は、「ゲート絶縁膜１７１形成する工程」の後に行われるものであるから、本願補正発明の「前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成する」ことに相当する。
　
ク　本願補正発明の「第１及び第２エピタキシャル層の各々の屈曲した領域」とは、本願図２Ｊの参照番号６２，６４で表される、湾曲した領域６２，６４のことであり、第１及び第２エピタキシャル層が成長する際に当該第１及び第２エピタキシャル層の端部に形成される領域であるから、引用発明において、２つの選択成長エピタキシャル領域１３３それぞれの端部に形成された「傾斜面」とは、成長層の端部に発生する傾斜領域（以下「端部傾斜領域」という。）である点で共通する。
　また、引用発明の「前記２つの選択成長エピタキシャル領域１３３の間の領域」は、本願補正発明の「前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ」に相当する。
　したがって、引用発明において「前記ゲート電極６８は、前記２つの選択成長エピタキシャル領域１３３の間の領域と、前記傾斜面」「のうちゲート電極側の端部を覆っている」ことと、本願補正発明において「前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップさせる」こととは、「前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の端部傾斜領域」の少なくとも一部「をカバーするようにオーバーラップさせる」点で共通する。
　
ケ　本願補正発明において「前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階」は「ゲート電極を形成する」段階の後で行われ、上記「ゲート電極」は「前記ギャップに隣接した第１及び第２エピタキシャル層の各々の屈曲した領域をカバーするようにオーバーラップ」しているものである。また、「第１及び第２不純物領域を形成する段階」においてイオン注入のマスクとして機能する「ゲート電極」によって覆われる領域にはイオンが注入されないことを勘案すると、「前記第１及び第２エピタキシャル層内に各々」形成される「第１及び第２不純物領域」は、「ゲート電極」が「カバーするようにオーバーラップ」している「屈曲した領域」には形成されないものである。
　一方、引用発明においては、「ｎ型不純物のイオン注入１４２と熱拡散アニールを行って」形成される領域には、「前記選択成長エピタキシャル領域１３３に」形成された「第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂ」と、「前記選択成長エピタキシャル領域１３３のうち前記傾斜面の表面に」形成された「第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂ」がある。
　そして、上記クで検討したように、本願補正発明の「第１及び第２エピタキシャル層の各々の屈曲した領域」と、引用発明の２つの選択成長エピタキシャル領域１３３それぞれの端部に形成された「傾斜面」は、いずれも「端部傾斜領域」であることを勘案すれば、引用発明において「前記選択成長エピタキシャル領域１３３に」形成された「第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂ」は、本願補正発明の「第１及び第２エピタキシャル層内に」形成された「第１及び第２不純物領域」に相当する。
　したがって、引用発明の「ｎ型不純物のイオン注入１４２と熱拡散アニールを行って、前記選択成長エピタキシャル領域１３３に第２のソース拡散層１５２ａ及び第２のドレイン拡散層１５２ｂを形成する」工程は、本願補正発明の「前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階」に相当するものであるとはいえるが、製造方法を構成する複数の段階における、上記工程及び上記段階の順序については相違している。
　
コ　引用発明の「ＭＩＳ型半導体装置」は、本願補正発明の「半導体素子」に相当する。
　
　そうすると、本願補正発明と引用発明の一致点と相違点は以下のとおりとなる。 　
 ≪一致点≫
　半導体基板上に犠牲層を形成する段階と、
　前記基板の一定領域を露出する犠牲層をパターニングする段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長する段階と、
　前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲層を除去する段階と、
　前記犠牲層を除去する段階後に、前記犠牲層が除去された領域を含む前記半導体基板の表面、及び前記第１及び第２エピタキシャル層の少なくとも一定領域上にゲート絶縁層を形成する段階と、
　前記ゲート絶縁層を形成する段階の後に、前記ゲート絶縁層上にゲート電極を形成するが、前記ゲート電極は、前記第１エピタキシャルと第２エピタキシャル層との間に設けられたギャップ内に延び、前記ギャップに隣接した第１及び第２エピタキシャル層の各々の端部傾斜領域の少なくとも一部をカバーするようにオーバーラップさせる段階と、
　をこの順に含むことを特徴とする半導体素子の製造方法。
　
 ≪相違点≫
 ≪相違点１≫
　本願補正発明と引用発明はいずれも「半導体基板上に犠牲層を形成する段階」を有している点で共通するものの、本願補正発明は「犠牲層」として「犠牲酸化膜」を「蒸着」により形成しているのに対して、引用発明は「犠牲層」として「熱酸化により形成されたＳｉＯ２膜とＳｉＮ４膜」を形成している点。
　
 ≪相違点２≫
　本願補正発明と引用発明はいずれも「前記基板の露出された領域上に第１及び第２エピタキシャル層を成長した後、犠牲層を除去する段階」を有している点で共通するものの、本願補正発明は、除去する「犠牲層」が、「犠牲酸化膜」であるのに対して、引用発明は、除去する「犠牲層」が、「リソグラフィ技術を用いて前記ＳｉＮ４膜から」形成された「ダミーゲート１３２」と「前記ダミーゲート１３２に覆われていない領域の前記ＳｉＯ２膜をエッチング除去することにより」形成された「前記ダミーゲート１３２の下のＳｉＯ２膜１３１」である点。
 　 
 ≪相違点３≫
　「ゲート電極」がカバーする「前記ギャップに隣接した第１及び第２エピタキシャル層」の領域は、本願補正発明と引用発明のいずれにおいても、「端部傾斜領域の少なくとも一部」ではあるが、「端部傾斜領域の少なくとも一部」が、本願補正発明においては、「端部傾斜領域」の全体である「第１及び第２エピタキシャル層各々の屈曲した領域」であるのに対して、引用発明においては、「端部傾斜領域」の一部である、「傾斜面」のうち「ゲート電極側の端部」である点。
　
 ≪相違点４≫
　「前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階」が、本願補正発明においては、「ゲート電極を形成する」段階の後に行われるのに対して、引用発明においては、「２つの選択成長エピタキシャル領域１３３を形成する工程」の後に行われる点。また、このため、本願補正発明においては、「端部傾斜領域」である「屈曲した領域」には「第１及び第２不純物領域」は形成されないが、引用発明においては、「端部傾斜領域」である「傾斜面」の表面には「第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂ」が形成されている点。
　
（４）　判断 
　上記相違点のうち、相違点３、４について検討する。
　最初に相違点３について検討する。
　引用例１の摘記した上記段落【０１００】には、第１実施形態に関連して、「本実施形態ではゲート電極６８のエッジが凹部９２の内側に位置する場合を示したが、凹部９２と凹部９２外側の領域との境界点にゲート電極６８のエッジが位置するものでもよい。・・・（省略）・・・以下の実施形態でも同様である。」と記載されており、ゲート電極６８のエッジは、凹部９２と凹部９２外側の領域との境界点に位置させてもよく、このことは、「以下の実施形態」、即ち、引用発明を認定した第４実施形態においても適用可能であることが示唆されている。
　ここで上記「凹部９２」とは、引用例１の摘記した上記段落【００７６】の記載から、図１（ｂ）及び図２（ｂ）において、チャネル面６５を底面とし、側壁が、チャネル面６５に対して直角より穏やかな角度の斜面である領域のことであり、引用発明において、「２つの選択成長エピタキシャル領域１３３の間の領域」と「２つの選択成長エピタキシャル領域１３３」の「傾斜面」からなる領域に相当するものと認められる。したがって、引用発明において、「凹部９２と凹部９２外側の領域との境界点」とは、「傾斜面」と「傾斜面」の外側との境界点、即ち、「傾斜面」の上端部に相当するものと認められる。
　したがって、段落【０１００】の上記記載に基づいて、引用発明において、ゲート電極６８を、そのエッジが、「傾斜面」の上端部に位置するように形成すること、即ち、相違点３に係る本願補正発明の構成である、「ゲート電極」が「第１及び第２エピタキシャル層各々の屈曲した領域をカバーする」ようにすることは、当業者が容易になし得たことである。
　
　なお、ゲート電極６８のエッジが、「傾斜面」の上端部に位置するように形成するための具体的な製造工程については、引用例１に明記されてないけれども、引用例１の摘記した上記段落【０１２８】には、「ダミーゲート１３２の側面下端とエピタキシャル領域１３３の端とが接する領域の上のＳｉＯ2 膜１４１は、ゲート絶縁膜１７１の厚さとの差に基づいて後に形成するゲート電極６８のソース及びドレイン側の端部を、傾きをもつソース及びドレイン上に形成するための膜」であると記載されており、当該記載によれば、ＳｉＯ2 膜１４１の膜厚を調整することにより、ゲート電極６８のソース及びドレイン側の端部の位置が調整可能であることが示されている。したがって、ダミーゲート１３２を覆うようにＣＶＤ法により形成される、ＳｉＯ2 膜１４１の膜厚を調整することによって、ゲート電極６８のエッジが、「傾斜面」の上端部に位置するように形成することは可能であるということができる。
　
　次に相違点４について検討する。
　引用例１の摘記した段落【００６１】には、本発明の望ましい形態として、「（６）ゲート絶縁膜及びゲート電極を形成した後、ゲート電極をマスクとしてイオン注入を行い不純物を拡散させ、ゲート電極の側面であって半導体層中にソース領域及びドレイン領域を形成する。」ことが記載されており、この記載に基づいて、引用発明において、ソース拡散層及びドレイン拡散層の形成工程をゲート電極の形成工程後に行うことが示唆されているものと解することが可能である。
　そこで、実際に、引用発明において、ソース拡散層及びドレイン拡散層の形成工程をゲート電極の形成工程後に行うことが可能であるかについて、以下検討する。
　上記相違点３についての上記検討に基づいて、引用発明において、ゲート電極６８のエッジが、「傾斜面」の上端部に位置するように形成した場合において、仮に、「前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階」が「ゲート電極を形成する」段階の後に行われたものとする。
　この場合、「ゲート電極」は、そのエッジが「傾斜面」の上端部に位置するような大きさとなっているとともに、ＴｉＮとＡｌの積層構造のようなメタル膜から形成されているので、イオン注入によって「前記選択成長エピタキシャル領域１３３のうち前記傾斜面の表面に第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成」しようとしても、「ゲート電極」がイオン注入のマスクとなり、「傾斜面の表面に第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂを形成」することができないこととなる。
　ところが、傾斜面の表面に形成された「第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂ」のうちゲート端部１７２に相対する部分は、引用例１の摘記した段落【０１３５】に「ゲート電極６８の両端の傾きをもつゲート端部１７２に相対する第１のソース拡散層１５１ａ及び第１のドレイン拡散層１５１ｂが蓄積層として動作する部分となる。」と記載されているように、「蓄積層」として動作するものである。ここで、「蓄積層」とは、引用例１の摘記した段落【００６２】〜【００６４】の記載によれば、「それ（蓄積層）が形成されない場合のキャリア密度の数十倍以上の濃度のキャリアが蓄積されるため、ソース領域及びドレイン領域がチャネル領域と接合を形成する部分に近い領域の抵抗を低く」するものであり、「蓄積層の他端（以下、第２の端部と称する）は・・・チャネル面よりも浅く位置するため、この位置から深くまで不純物を分布させ、ゲートエッジよりも外側の領域の抵抗を低くしても、短チャネル効果を生じない。」ものであり、「この蓄積層は上記傾きをもつ側壁に沿って形成されるため、チャネル面から配線へ至る電流経路を直線に近いものにして距離を短縮している。このようにしてチャネル面と配線との間を低抵抗率でかつ短い電流経路により結ぶため、寄生抵抗を低減できる。」ものである。つまり、引用発明は、「蓄積層」を形成することにより、寄生抵抗を低減し、短チャネル効果を抑制するという引用例１における課題を解決しているものであり、逆に、「蓄積層」が形成されないと、上記課題を解決することができなくなる。
　したがって、引用発明において、ゲート電極６８のエッジが、「傾斜面」の上端部に位置するように形成した場合において、仮に、「前記第１及び第２エピタキシャル層内に各々第１及び第２不純物領域を形成する段階」が「ゲート電極を形成する」段階の後に行われるようにすると、上記「傾斜面」に「蓄積層」が形成できなくなるため、引用発明の、寄生抵抗を低減し、短チャネル効果を抑制するという課題が解決できなくなる。
　つまり、引用発明において、相違点３と相違点４に係る本願補正発明の構成を同時に採用することには、阻害要因が存在するということができる。
　以上から、引用発明において、相違点３と相違点４に係る本願補正発明の構成を同時に採用することが、当業者にとって容易になし得たことであるということはできない。
　
　なお、引用例１の摘記した段落【００６１】の上記記載は、引用発明を認定した第４実施形態ではなく、第２実施形態における図５（ｃ）に対応する工程である、ゲート電極６８をマスクとしてイオン注入することにより、第１のソース拡散層１０６ａと第１のドレイン拡散層１０６ｂを形成する工程に関連して記載されたものであり、第４実施形態の変形例について記載したものではないものと解するのが相当である。
 
　したがって、他の相違点について検討するまでもなく、本願補正発明は、引用発明に基いて、当業者が容易に発明をすることができたものであるとはいえない。 
　また、本願請求項２〜６に係る発明は、請求項１を直接又は間接に引用し、これをさらに限定する発明であるところ、本願補正発明が、上記のように、引用発明に基づいて、当業者が容易に発明をすることができたとはいえないことから、本願請求項２〜６に係る発明も、本願補正発明と同様に、引用発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）独立特許要件を満たすか否かの検討のむすび
　以上から、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明は、特許出願の際独立して特許を受けることができるものであり、特許法第１２６条第５項に規定する独立特許要件を満たしている。
　
５　補正の適否の検討のむすび
　本件補正は、特許法第１７条の２第３項ないし第５項の規定に適合する。
　
第３　本願発明
　以上のとおり、本件補正は、特許法第１７条の２第３項ないし第５項の規定に適合するから、本願の請求項１ないし６に係る発明は、本件補正により補正された特許請求の範囲の請求項１ないし６に記載された事項により特定されるものである。
　そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 
　また、他に本願を拒絶すべき理由を発見しない。 
　よって、結論のとおり審決する。