【事件の表示】
　特願２００１−２８４４９７「集積回路装置及びその製造方法」拒絶査定不服審判事件〔平成１４年　６月　７日出願公開、特開２００２−１６４５４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成１３年９月１９日（パリ条約による優先権主張２０００年９月１９日、アメリカ合衆国）の特許出願であって、平成２４年１１月１２日付けの拒絶査定に対し、平成２５年３月１８日に審判請求がされたものであり、その請求項１〜５３に係る発明は、明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項１〜５３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される次のとおりのものである。
　
「【請求項１】
　第１導電型の半導体層と、
　この半導体層から外方に延在し、前記第１導電型とは反対の第２導電型の本体部分を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、
　各トレンチ内のそれぞれのＭＯＳゲート構造体と、
　少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域であって、この少なくとも１つの深い井戸領域は、少なくとも１つのトレンチがその下側に深い井戸領域を有さずに、少なくとも１つの活性ＭＯＳゲート構造体を規定するように位置している当該少なくとも１つの深い井戸領域と
を具え、
　各半導体柱状部は更に、前記活性ＭＯＳゲート構造体に隣接する前記第１導電型のソース領域と、前記不活性ＭＯＳゲート構造体に隣接する前記第２導電型の本体接点部分とを具えている
集積回路装置。」
　
２　引用例の記載と引用発明
（１）引用例１：特開平１０−７０２７１号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用文献１として引用された刊行物である特開平１０−７０２７１号公報（以下「引用例１」という。）には、「半導体デバイスの改良」（発明の名称）に関して、図１〜１４とともに以下の記載がある（下線は当合議体において付加した。以下同じ。）。
　
・「【０００１】
【発明の属する技術分野】この発明は半導体デバイスに関し、特定すると、トレンチデバイス、即ち、少なくとも１つの電極が半導体デバイスの、通常は平らな、上部表面より低いトレンチ（溝）又は凹部の壁又は底部に配置されるデバイス、に関する。トレンチの使用は、高電力レベル及び高電圧レベルで動作することが可能なＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）のようなデバイスにとって特に有益である。そのようなデバイスが使用できる電圧の上限値はデバイスのブレークダウン（降伏）電圧によって決まる。
【０００２】
【従来の技術】トレンチの側壁に配置された、いわゆるＶＭＯＳゲートを取り入れたトレンチをベースとするデバイスにおいては、
トレンチのコーナー（隅）のまわりに電位線が密集するために、ブレークダウン性能が劣化する
【０００３】
【発明が解決しようとする課題】代表的なＩＧＢＴトレンチデバイスの一例を図１に示す。右のトレンチはアクティブデバイスのエッジを形成する。ここで、反復するトレンチ構造が左側に続くものとする。ブレークダウンは、電位及び電界の両シミュレーション（図２及び図３）で分かるように、最後のトレンチの右コーナーにおいて生じる。これは、バルク内でトレンチそれ自体は互いに電界のプレートとして作用し、左の外側の１つだけがデバイスのエッジに配置されたトレンチであるという事実に起因する。代表例においては、バルクのブレークダウンの単に５８％だけを表す単に５５０Ｖのブレークダウン電圧のみが達成される。
【０００４】この発明は、トレンチデバイスのエッジのブレークダウンが改善され、それによってデバイスの性能を改善するトレンチデバイスを提供するものである。」
　
・「【０００５】
【課題を解決するための手段】…（略）…
【０００９】好ましい１つの半導体トレンチデバイスにおいては、上記アクティブ領域は、ｐ形シリコンの表面領域を有するシリコンのバルクｎ形領域を含み、
上記トレンチは上記第１の表面から上記ｐ形の物質を通って上記ｎ形の物質中に延在している
上記ｐ
+   
領域は上記ｐ形領域と連続していることが好ましい
…（略）…
【００１１】デバイスの表面領域は多数のトレンチを収容できるように大きくてもよい。表面の相互接続トラック又は同様のものを考慮に入れるため、
これらトレンチは、隣接するブロック間の空間が与えられたブロック内の隣接するトレンチ間の空間よりも大きくてよいブロックに配列することができる
ブロック間に１つの上記導電性領域を提供することがやはり望ましい
上記導電性領域は
上記導電性領域の上部にある主電流電極に電気的に接続されてもよい
　
・「【００１２】
【発明の実施の形態】
図４を参照する
半導体トレンチデバイス
デバイスのバルクはｎ
-  
領域５より構成
【００１３】
ｐ形物質の領域８がバルク領域５と第１の表面２との間に設けられ、このｐ形領域８に複数のトレンチ９が形成される
各アクティブトレンチはゲート電極を構成するドープされたポリシリコン（多結晶シリコン）の領域であり、このゲート電極はこれとデバイスのバルク物質との間に位置付けされた薄い外側酸化物層１０を有する
【００１４】小さな
エミッタ領域１１
他の一部分はカソード電極１と接触状態
領域８と１１間にそのように形成されたｐ−ｎ接合の一端はカソード電極１によって短絡される
【００１５】これまで記載したデバイスは一般にＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）として知られている。既知のデバイスは高電圧において大電流を迅速に切り換えるために使用されており、不所望な電圧ブレークダウンがバルク物質のブレークダウン値よりも低い電圧で生じ得るという欠点がある。これは、図２及び図３によって表されているように、デバイスの最も外側のトレンチの下部外側コーナーにおいて発生する局所の電圧ブレークダウンに起因していると考えられる。
【００１６】この欠点は、トレンチ９を有するデバイスのアクティブ領域を完全に取り囲むｐ+ 物質の領域よりなる電気的に浮動の領域１２及び１３の使用により、大いに軽減される。かくして、領域１２及び１３は、事実上、デバイスの周囲（周界）を構成し、この周囲の形状はアクティブ領域の設計レイアウトによって指示される。何故ならば、外側のトレンチ９と領域１２間の距離、及び領域１２と領域１３間の距離を厳密に制御することが望まれるからである。これら距離はバルク領域５内に存在する電位勾配のプロフィール（輪郭）を制御し、決定する。代表的には、外側のトレンチ９と浮動の領域１２間の距離は約１．５〜４μｍ（ミクロン）である。ｐ+ 領域は、十分に高濃度のホウ素のような物質を注入する（打ち込む）ことによって形成され、その結果、領域１２及び１３は、比較すると高い抵抗値を呈するｐ-  領域８に較べて、高い導電率を有する。
【００１７】
領域８
同様のｐ形物質よりなる領域１８
トレンチ１９、２０の底部に領域１２及び１３を備えている
これらトレンチ１９、２０は
アクティブトレンチ９の場合のように、導電性のポリシリコンで満たされている
【００１８】図４において、
浮動の領域１２及び１３は、初めに２つの開口したトレンチを形成し、これらトレンチの底部にｐ
+  
物質（代表的にはホウ素）が注入されて拡散され、又は直接拡散によって導入され、
薄い絶縁酸化物層１４がこれらトレンチの壁に形成され、その後トレンチが
ポリシリコン１５で満たされることによって、生成される
同様のプロセスがアクティブトレンチ９を形成するために使用される
する非常に高い導電率の領域を必要とされる深さで生成することができる。代表的には、トレンチの深さは約５ミクロン〜１５ミクロン
、領域８の深さは約３ミクロン〜４ミクロン
　
・「【００２５】図１０及び
図１１においては、ｐ
+ 
物質の導電性領域がデバイスの内部に使用
領域４３はカソードに電気的に接続されてもよく（図１１）
領域
４３はトレンチ４４のベースに位置付けされている
　
・「【図面の簡単な説明】
…（略）…
【図４】この発明によるトレンチデバイスの一実施形態を示す概略断面図である。
…（略）…
【図１１】図４のトレンチデバイスの第４の変形例を示す概略断面図である。
…（略）…」
　
・図１１から、ｐ形領域が、複数のトレンチ４０、４１、４４で区切られていることが見てとれる。
　
・図１１から、２つのトレンチ４０間及び２つのトレンチ４１間の各ｐ形領域には、ｎ+  物質のエミッタ領域がゲート電極Ｇに隣接して形成され、トレンチ４４の両側に隣接する各ｐ形領域には、ｎ+  物質のエミッタ領域は形成されていないことが見てとれる。
　
・図１１から、デバイスの表面にカソード電極Ｋが形成され、各エミッタ領域の一部及び各ｐ形領域、並びにトレンチ４４内のポリシリコンは、カソード電極と接触していることが見てとれる。
　
（２）引用発明
ア　さらに、上記摘記事項の段落【０００９】、【００１１】、【００１７】、【００１８】、【００２５】を勘案するとともに、図１１を参照すると、図４に示された一実施形態において、ｐ+ 物質の電気的に浮動の領域１２及び１３は、トレンチ１９、２０の底部に備えられ、且つｐ形領域１８と連続しているのと同様に、図１１に示された第４の変形例においても、ｐ+ 物質の導電性領域４３は、トレンチ４４の底部（ベース）に位置付けされ、且つトレンチ４４の両側に隣接する各ｐ形領域と連続していることが明らかである。
　さらに、図１１において、トレンチ４０及び４１の下側にはｐ+  物質の導電性領域は形成されていないことが明らかである。
　
イ　引用例１の上記摘記事項の段落【００１３】、【００１８】及び図４を勘案すると、図１１に示された第４の変形例において、トレンチ４０、４１、４４内は、これらトレンチ４０、４１、４４の壁に薄い絶縁酸化物層が形成され、その内側がポリシリコンで満たされていることが明らかである。
　
ウ　引用例１の上記摘記事項の段落【００１３】、【００１８】及び図４を勘案すると、図１１に示された第４の変形例において、トレンチ４０及び４１はアクティブトレンチであり、当該トレンチ４０及び４１内のポリシリコン及び薄い絶縁酸化物層がゲート電極Ｇを構成することが明らかである。
　
エ　引用例１の上記摘記事項の段落【００１４】、【００２５】及び図４を勘案すると、図１１に示された第４の変形例において、エミッタ領域が形成されたｐ形領域においては、当該エミッタ領域の一部分はカソード電極と接触状態にあり、ｐ形領域とエミッタ領域間に形成されたｐ−ｎ接合の一端はカソード電極によって短絡され、ｐ+ 物質の導電性領域４３はカソード電極に電気的に接続されていることが明らかである。
　
オ　したがって、図１１を参酌してまとめると、引用例１には、第４の変形例として、以下の発明（以下「引用発明」という。）が記載されている。
　
「ｎ-  領域と、
　当該ｎ-  領域上に設けられたｐ形領域と
を具え、
　前記ｐ形領域は、複数のトレンチ４０、４１、４４で区切られており、
　トレンチ４４の底部に位置付けされ、且つ当該トレンチ４４の両側に隣接する各前記ｐ形領域と連続しているｐ+  物質の導電性領域４３
を更に具え、
　トレンチ４０及び４１の下側にはｐ+  物質の導電性領域は形成されておらず、
　トレンチ４０、４１、４４内は、これらトレンチ４０、４１、４４の壁に薄い絶縁酸化物層が形成され、その内側がポリシリコンで満たされており、
　トレンチ４０及び４１はアクティブトレンチであり、当該トレンチ４０及び４１内の前記ポリシリコン及び前記薄い絶縁酸化物層はゲート電極Ｇを構成し、
　２つのトレンチ４０間及び２つのトレンチ４１間の各前記ｐ形領域には、ｎ+ 物質のエミッタ領域がゲート電極Ｇに隣接して形成され、トレンチ４４の両側に隣接する各前記ｐ形領域には、ｎ+  物質のエミッタ領域は形成されておらず、
　デバイスの表面にカソード電極Ｋが形成され、各前記エミッタ領域の一部及び各前記ｐ形領域、並びにトレンチ４４内の前記ポリシリコンは、カソード電極と接触しており、
　前記エミッタ領域が形成された前記ｐ形領域においては、当該エミッタ領域の一部分はカソード電極と接触状態にあり、前記ｐ形領域と前記エミッタ領域間に形成されたｐ−ｎ接合の一端はカソード電極によって短絡され、前記ｐ+ 物質の導電性領域４３はカソード電極に電気的に接続されている
　半導体トレンチデバイス。」
　
３　対比  
　本願発明と引用発明とを対比する。
　
ア　引用発明の「ｎ-  領域」、「ｐ形領域」、「ｎ+ 物質のエミッタ領域」、及び「半導体トレンチデバイス」は、それぞれ本願発明の「第１導電型の半導体層」、「第２導電型の本体部分」、「前記第１導電型のソース領域」、及び「集積回路装置」に相当する。
　
イ　引用発明は、「ｎ-  領域と、　当該ｎ-  領域上に設けられたｐ形領域とを具え、　前記ｐ形領域は、複数のトレンチ４０、４１、４４で区切られて」おり、「ｐ形領域」が「互いに離間した柱状」の領域であることが明らかであるから、「ｎ-  領域と、ｎ-  領域から外方に延在し、ｐ形領域を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部」を具えるものであるといえる。
　したがって、本願発明と引用発明とは、「第１導電型の半導体層と、この半導体層から外方に延在し、前記第１導電型とは反対の第２導電型の本体部分を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部」を具える点で一致する。
　
ウ　引用発明では、「トレンチ４０、４１、４４内は、これらトレンチ４０、４１、４４の壁に薄い絶縁酸化物層が形成され、その内側がポリシリコンで満たされて」いる。
　したがって、引用発明の「『これらトレンチ４０、４１、４４の壁』に形成された『薄い絶縁酸化物層』及び『ポリシリコン』」は、本願発明の「ＭＯＳ構造体」に相当し、本願発明と引用発明とは、「各トレンチ内のそれぞれのＭＯＳゲート構造体」を具える点で一致する。
　
エ　引用発明では、「トレンチ４０及び４１はアクティブトレンチであり、当該トレンチ４０及び４１内の前記ポリシリコン及び前記薄い絶縁酸化物層はゲート電極Ｇを構成し、　２つのトレンチ４０間及び２つのトレンチ４１間の各前記ｐ形領域には、ｎ+ 物質のエミッタ領域がゲート電極Ｇに隣接して形成され」ている。
　したがって、引用発明の「トレンチ４０及び４１」内に形成された「ゲート電極Ｇ」を構成する「『薄い絶縁酸化物層』及び『ポリシリコン』」は、本願発明の「活性ＭＯＳゲート構造体」に相当する。
　
　さらにまた、引用発明では、「トレンチ４４の両側の各前記ｐ形領域には、ｎ+ 物質のエミッタ領域は形成されて」いないから、引用発明の「トレンチ４４」内に形成された「『薄い絶縁酸化物層』及び『ポリシリコン』」は、本願発明の「不活性ＭＯＳゲート構造体」に相当する。
　
オ　上記「エ」における対比を勘案すると、引用発明の「トレンチ４４」は、「トレンチの内部に不活性ＭＯＳゲート構造体を規定しているトレンチ」であるといえる。
　
　また、引用発明は、「トレンチ４０及び４１の下側にはｐ+  物質の導電性領域は形成されて」いないから、上記「エ」における対比を勘案すると、引用発明の「トレンチ４０及び４１」は、「その下側にｐ+  物質の導電性領域を有さずに活性ＭＯＳ構造体を規定する」ものであるといえる。
　すると、引用発明の「『ｐ+ 物質の導電性領域４３』は、『トレンチ４０及び４１がその下側にｐ+ 物質の導電性領域を有さずに活性ＭＯＳ構造体を規定する』ように位置している」領域であるといえる。
　
　引用発明は、「トレンチ４４の底部に位置付けされ、且つ当該トレンチ４４の両側に隣接する各前記ｐ形領域と連続しているｐ+  物質の導電性領域４３を更に具え」るものであるから、上記「イ」における対比を勘案すると、「トレンチ４４の底部の下側で且つ一対の隣接する対応の半導体柱状部間でｎ-  領域内に延在するように位置するｐ+  物質の導電性領域４３」を更に具えるものであるといえる。
　他方、本願発明は、「少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域」を具えるから、引用発明の「ｐ+ 物質の導電性領域４３」は、本願発明の「『第２導電型』の『深い井戸領域』」に対応する。
　
　以上の当該「オ」における対比をまとめると、本願発明と引用発明とは、「少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域であって、この少なくとも１つの深い井戸領域は、少なくとも１つのトレンチがその下側に深い井戸領域を有さずに、少なくとも１つの活性ＭＯＳゲート構造体を規定するように位置している当該少なくとも１つの深い井戸領域」を具える点で一致する。
　
カ　引用発明は、「２つのトレンチ４０間及び２つのトレンチ４１間の各前記ｐ形領域には、ｎ+ 物質のエミッタ領域がゲート電極Ｇに隣接して形成され」たものであるから、上記「イ」、「エ」における対比を勘案すると、本願発明と引用発明とは、「『半導体柱状部は更に』、『前記活性ＭＯＳゲート構造体に隣接する前記第１導電型のソース領域』」を具えている点で一致する。
　
キ　以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「第１導電型の半導体層と、
　この半導体層から外方に延在し、前記第１導電型とは反対の第２導電型の本体部分を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、
　各トレンチ内のそれぞれのＭＯＳゲート構造体と、
　少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域であって、この少なくとも１つの深い井戸領域は、少なくとも１つのトレンチがその下側に深い井戸領域を有さずに、少なくとも１つの活性ＭＯＳゲート構造体を規定するように位置している当該少なくとも１つの深い井戸領域と
を具え、
　半導体柱状部は更に、前記活性ＭＯＳゲート構造体に隣接する前記第１導電型のソース領域を具えている
集積回路装置。」 
　
＜相違点＞
  本願発明は、「各半導体柱状部は更に、前記活性ＭＯＳゲート構造体に隣接する前記第１導電型のソース領域と、前記不活性ＭＯＳゲート構造体に隣接する前記第２導電型の本体接点部分」を具えているのに対し、引用発明では、「２つのトレンチ４０間及び２つのトレンチ４１間の各前記ｐ形領域には、ｎ+ 物質のエミッタ領域がゲート電極Ｇに隣接して形成され、トレンチ４４の両側に隣接する各前記ｐ形領域には、ｎ+ 物質のエミッタ領域は形成されて」いないものであり、引用発明では、「半導体柱状部」のうち、「『トレンチ４０及び４１』内のＭＯＳゲート構造体（活性ＭＯＳゲート構造体）」に隣接し、且つ「トレンチ４４内のＭＯＳゲート構造体（不活性ＭＯＳゲート構造体）」に隣接する半導体柱状部は、ソース領域を具えているものではない点（以下「相違点１」という。）、及び「各半導体柱状部」は、いずれも「前記第２導電型の本体接点部分」を具えているものではない点（以下「相違点２」という。）。
　
４　相違点についての当審の判断
（１）相違点１について
ア　ｎ型ドリフト層から上方に延在し、ｐ型本体部分を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのＭＯＳゲート構造体とを具え、当該各トレンチの内、少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定しており、他の少なくとも１つのトレンチの内部に少なくとも１つの活性ＭＯＳゲート構造体を規定しており、前記活性ＭＯＳゲート構造体に隣接するｎ型ソース領域またはｎ型エミッタ領域を更に具えているトレンチ型半導体デバイスにおいて、前記ソース領域または前記エミッタ領域を、これらの半導体柱状部のうち、活性ＭＯＳゲート構造体に隣接する全ての半導体柱状部に形成することは、以下の周知例１及び２に記載されているように、周知技術である。
　
（ア）周知例１：特開平９−２７５２１２号公報
・「【０００１】
【発明の属する技術分野】本発明はトレンチ型の絶縁ゲートを有する半導体装置に係り、特にパワーMOSFETやＩＧＢＴなどに関する。」
　
・「【０００７】したがって、ゲート電圧印加時に、チップ内エッチング領域の外周部、即ち、ゲート電極の外周部において、ゲート形状の変化によるしきい値電圧の不均一が生じ、素子の均一動作が妨げられる。なお、外周部のしきい値電圧が高い場合は、素子のオン電圧低減効果が低下し、低い場合は、電流集中による素子破壊が生じやすくなる。
【０００８】本発明の目的は、トレンチ型の絶縁ゲートを有する半導体装置において、前記従来技術の問題点を解決することにある。すなわち、ゲート電圧印加時にチップ内で均一動作を確実にすることにより、トレンチ外周部でのしきい値電圧の上昇によるオン電圧の上昇、あるいは、しきい値電圧の低下によるトレンチ外周部での電流集中による破壊の生じにくい素子を提供することである。
【０００９】
【課題を解決するための手段】前記目的は、ゲート電圧印加時に、チップ内のターミネーション領域に隣接するトレンチがＭＯＳ動作しない構造にする。即ち、このトレンチをダミーゲートとして使うことによって達成される。
【００１０】具体的には、ターミネーション領域に隣接するトレンチをエミッタ電極に電気的に接続する、あるいは、零電位になる構造にする。また、ターミネーション領域に隣接するトレンチに隣接するｎ+ エミッタ層を形成しない構造にする。
【００１１】あるいは、ターミネーション領域に隣接するトレンチのチャネル領域にｐウェル層よりも不純物濃度の高いｐ層が接触する構造にする。」
　
・「【００１３】図１は本発明の一実施例であるＩＧＢＴを示す図であり、（ａ）は断面模式図、（ｂ）は平面模式図である。
【００１４】ｐ+ 基板１上にｎ- ドリフト層２が形成される。そして、
ｎ- ドリフト層２の表面にｐベース層３が形成され、
ｐベース層３を貫通して、選択的にかつ連続的にトレンチが形成され、トレンチ表面にゲート絶縁膜９及びゲート電極１０が形成される
ゲート絶縁膜９及びゲート電極１０に隣接するｐベース層３の表面に選択的にｎ+ エミッタ層４が形成される
【００１５】最外周のゲート絶縁膜９Ａ及びゲート電極１０Ａ（以下、これらをまとめて
最外トレンチ
　
・「【００１８】図２は本発明の一実施例を示す図であり、（ａ）は断面模式図、（ｂ）は平面模式図である。
図１に示した実施例と異なる点は
最外トレンチに隣接するｎ+ エミッタ層４が形成されていない
【００１９】これにより、素子がオン状態では、トレンチの形状や表面状態等が最も不安定な最外トレンチはｎ+ エミッタ層４が形成されていないため、チャネルは形成されず、電流は流れない。従って、素子の均一動作が確実となり、トレンチ外周部におけるしきい値電圧の上昇による素子のオン電圧の上昇、あるいは、しきい値電圧の低下によるトレンチ外周部での電流集中による素子の破壊が生じにくくなる。」
　
・「【００２４】図４は本発明の一実施例を示す図であり、（ａ）は断面模式図、（ｂ）は平面模式図である。
図１に示した実施例と異なる点は
最外トレンチに隣接するｎ+ エミッタ層４が形成されていない
【００２５】これにより、素子がオン状態では、トレンチの形状や表面状態等が最も不安定となる最外トレンチはｐウェル層７で囲まれているため、ＭＯＳ動作せず、素子のスイッチングには関与しない。従って、素子の均一動作が確実となり、トレンチ外周部におけるしきい値電圧の上昇による素子のオン電圧の上昇、あるいは、しきい値電圧の低下によるトレンチ外周部での電流集中による素子の破壊が生じにくくなる。」
　
・「【００２９】トレンチの形状や表面状態等が最も不安定なトレンチ端部にはｎ+ エミッタ層４が形成されていないため、チャネルは形成されず、電流は流れない。さらに、トレンチ端部は深いｐウェル層で覆われているため、素子の均一動作がより確実となり、トレンチ外周部におけるしきい値電圧の上昇による素子のオン電圧の上昇、あるいは、しきい値電圧の低下によるトレンチ外周部での電流集中による素子の破壊が生じにくくなる。」
　
・図２から、左側の３つのゲート電極１０には、いずれも両側に隣接するｎ+ エミッタ層４が形成され、一番右側の「最外トレンチ」には、隣接するｎ+ エミッタ層４は形成されておらず、その側面にはｐベース層３のみが隣接していることが見てとれる。
　
・図４から、左側の３つのゲート電極１０は電気的に接続されており、いずれも両側に隣接するｎ+ エミッタ層４が形成され、一番右側の「最外トレンチ」には、隣接するｎ+ エミッタ層４は形成されていないことが見てとれる。
　
（イ）周知例２：特開平８−１６７７１１号公報
・「【０００１】
【産業上の利用分野】この発明は絶縁ゲート型半導体装置及びその製造方法に関するもので、特にトレンチＭＯＳゲートを有する電力用半導体装置の耐圧の低下を防止するデバイス構造とその製造方法に関するものである。」
　
・「【０００５】
【発明が解決しようとする課題】ゲートをオフした状態でＵＭＯＳに印加できるドレイン電圧ＶDS、すなわちこの電圧が素子の耐圧であるが、素子の耐圧は一般的にはＮ-層２の不純物濃度、及び厚みで定まるが、ＵＭＯＳの場合はさらに素子の表面領域の構造にも依存する。特に
トレンチ構造のＵＭＯＳの場合、Ｐベース層３を貫通してトレンチ５がＮ
-
層２へ突出しているので、素子の耐圧はＮ
-
層２へ突出したトレンチ５の先端部分で決定される
【０００６】　図５１はトレンチ構造のＵＭＯＳの電界のシミュレーションのグラフである。…（略）…
【０００７】図５１から分かるように、ＵＭＯＳにドレイン電圧ＶDSを印加すると、空乏層はＰベース層３からＮ-層２へ延びるがＮ-層２へ突出したトレンチ５の部分で等電位線がループを描き不連続となり、このトレンチ５の先端隅部で電界が強くなっている。そしてこの先端隅部の電界強度で素子の耐圧が決定される。トレンチ５の先端隅部で素子の耐圧が決定されるということは、ゲート電圧ＶGSを逆バイアスにしたとき、更に厳しい状況となる。」
　
・「【００７９】実施例５
図２２はこの発明のさらに他の一実施例であるＵＭＯＳの一部セルの部分平面図で、素子全体の平面図は図１と同様であり、この部分平面図は図１の例えば３４に相当する部分の平面図である。図２３は図２２に示した一部セルのＡ−Ａ断面での部分断面図である。図２２は図２３のソース電極４９および層間絶縁膜４８を取り除いた状態で描かれている。
【００８０】図２３において、Ｎ+基板４１の表面にＮ-層４２が配設され、このＮ-層４２の上にＰ-層５１が配設され、その上にＰベース層４３が配設されている。Ｐベース層４３の表面にＮ+ソース領域４４が間隔をおいて帯状に並列して配設され、このＮ+ソース領域４４の帯状形状の長手方向に沿ってＮ+ソース領域４４の表面からＮ-層４２に貫通する
第１の溝としてのトレンチ４５
第２の溝としてのトレンチ５５
溝４５の絶縁膜４６がゲート絶縁膜として働く
【００８１】溝４５のポリシリコン４７の表面は層間絶縁膜４８で覆われており、この層間絶縁膜４８、溝５５のポリシリコン４７の表面、Ｎ+ソース領域４４及びＰベース層４３が配置された素子表面上にソース電極４９が配設されていて、溝５５のポリシリコン４７とＰベース層４３とＮ+ソース領域４４とはソース電極４９により電気的に接続されている。またＮ+基板４１のもう一方の表面上にドレイン電極が配設されている。
溝５５に形成されたトレンチ構造を以下において仮にダミートレンチと名付ける
…（略）…
【００８７】この実施例ではＮ+ソース領域４４を有しないダミートレンチを通常のトレンチ４５の間に設けることにより、マスク合わせの余裕分を少なくしてダミートレンチと通常のトレンチ４５相互間の距離を短くして、耐圧を高めるものである。ダミートレンチを設けた素子においては、通常のトレンチとダミートレンチとのピッチが５μｍ以下になるとトレンチ４５の先端隅部の電界は印加電圧相当に強くなるが、隣接するトレンチ５５（ダミートレンチ）の先端隅部でもソース電圧相当の電界が形成されるので、通常のトレンチとダミートレンチの両者の電位分布が互いに干渉して、トレンチ４５とトレンチ５５それぞれの先端隅部の電位分布が相互に引き合いトレンチ４５の先端隅部の電界集中が緩和される。このために素子の耐圧が高くなる。」
　
・「【００９６】…（略）…。
実施例７
【００９７】図３６はこの発明のさらに他の実施例を示す部分断面図である。この実施例のＵＭＯＳは、実施例５のＵＭＯＳのトレンチ５５の底部に対向するＮ-層４２にＰ-領域５４が形成されている。
その他の構成は実施例５と同様
【００９８】このようにＰ-領域５４を配設するすることにより、トレンチ５５の先端の電位分布がＰ-領域５４に沿うようにのびるので、隣接するトレンチとの間で電界が干渉し易くなり、トレンチの先端隅部の電界が緩和されるため耐圧が高くなる。
【００９９】さらに、ソース電極４９からドレイン電極５０への電流経路はトレンチ４５の近傍のチャネル領域５２を経由する経路であるから、この経路上にはＰ-領域５４を設けていないからオン電圧は低く抑えられる。
…（略）…。」
　
・図２３から、左側から１番目のゲート電極及び３番目のゲート電極には、両側に絶縁膜４６を介して隣接するＮ+ソース領域４４が形成され、２番目のゲート電極及び４番目のゲート電極には、隣接するＮ+ソース領域４４は形成されておらず、絶縁膜４６を介してＰベース層４３に隣接していることが見てとれる。
　
・図３６から、左側から１番目のゲート電極及び３番目のゲート電極には、両側に絶縁膜４６を介して隣接するＮ+ソース領域４４が形成され、２番目のゲート電極及び４番目のゲート電極には、隣接するＮ+ソース領域４４は形成されておらず、絶縁膜４６を介してＰベース層４３に隣接していることが見てとれる。
　
イ　引用発明の「半導体トレンチデバイス」が、「ｎ型ドリフト層（ｎ-  領域）から上方に延在し、ｐ型本体部分（ｐ形領域）を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのＭＯＳゲート構造体とを具え、当該各トレンチの内、少なくとも１つのトレンチの内部に少なくとも１つの不活性ＭＯＳゲート構造体を規定しており、他の少なくとも１つのトレンチの内部に少なくとも１つの活性ＭＯＳゲート構造体を規定しており、更に、前記活性ＭＯＳゲート構造体に隣接するｎ型エミッタ領域を具えているトレンチ型半導体デバイス」であることは当業者には明らかであるから、引用発明において、前記周知技術に基づき、「ｎ+  物質のエミッタ領域」を「トレンチ４４の両側の各前記ｐ形領域」にも形成するものとすることで、本願発明のように、「各柱状部は更に、前記活性ＭＯＳゲート構造体に隣接する前記第１導電型のソース領域」を具えているものとすることは、当業者であれば適宜なし得たことである。
　
ウ　よって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
ア  ｎ型ドリフト層から上方に延在し、ｐ型本体部分を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのＭＯＳゲート構造体とを具え、少なくとも１つの前記ＭＯＳゲート構造体に隣接するｎ型ソース領域またはｎ型エミッタ領域と、デバイス表面に形成されたソース電極またはカソード電極を更に具えているトレンチ型半導体デバイスにおいて、ソース電極またはカソード電極とのオーミック接続を得るために、ソース電極またはカソード電極と接続されている全ての半導体柱状部の前記ｐ型本体部分にｐ＋型コンタクト領域を形成することは、以下の周知例３及び４に記載されているように、周知技術である。
　
（ア）周知例３：特開平９−２１３９５１号公報（原査定の拒絶の理由で引用された周知例）
・「【０００１】
【発明の属する技術分野】本発明は電力用半導体装置、特に縦型パワーＭＯＳＦＥＴ等の絶縁ゲート型半導体装置の構造に関する。」
　
・「【０００３】縦型パワーＭＯＳＦＥＴのうちでも図９および図１０に示すような
Ｕ溝内にゲート酸化膜２１とゲート電極となる多結晶シリコン電極２２を埋め込んだＵＭＯＳ（Ｕ−ｇｒｏｏｖｅｄ　ＭＯＳＦＥＴ）と呼ばれるパワーＭＯＳＦＥＴ
　
・「【００２９】
図４は本発明の第２の実施形態に係るＵＭＯＳの平面図
ｐベース領域３３の中央部上部には
ｐ
+
 コンタクト領域３６が形成され、ｐベース領域３３に対するソース金属電極５１のオーミックコンタクトをより良好なものとしている
　
（イ）周知例４：特開平１−１９８０７６号公報（原査定の拒絶の理由で引用された周知例）
・「第１図（ａ）〜（ｃ）はこの発明の第１の発明の半導体装置の一実施例の製造工程を示す側断面図である。
　これらの図において、１はｐ形不純物がドープされたｐ+ ドレイン層（第１の領域）となるシリコン基板、２は前記シリコン基板１上にエピタキシャル成長によって形成された第２の領域とじてのｎ- ベース層、３は前記ｎ- ベース層２にｐ形不純物を拡散して形成した第３の領域としてのｐ+ ベース層、４は前記ｐ+ ベース層３にさらに選択拡散を行って形成した第４の領域としてのｎ+ エミッタ層、５ａはゲート形成用の第１のトレンチ溝、５ｂは第２のトレンチ溝、６はゲート酸化膜で、第１のトレンチ溝５ａの内壁を酸化するか、または酸化シリコンを表面成長させることによって形成されている。７は前記第１および第２のトレンチ溝５ａ、５ｂを埋め込むポリシリコン、
８は第１の主電極としてのソース電極（エミッタ電極に相当）で、ラッチアップ耐量を増加させるためにｐ
+ 
ベース層３とｎ
+ 
エミッタ層４をショートしている
　
・「また、
第２図（ａ）、（ｂ）は、この発明の第２の発明の半導体装置の一実施例の製造工程を示す側断面図
　
これらの図において、第１図（ａ）〜（ｃ）と同一符号は同一のもの
１２は
ｐ
++
高濃度拡散領域
　この発明でも、第２図（ａ）に示すように、まずソース側表面を平坦化し、このソース側表面をｐ+ ベース層３の露出部分を除いてレジスト膜１１で覆う。次いで、矢印のようにｐ形不純物のデポジションを行い、ｐ+ ベース層３の表面領域に第２図（ｂ）に示すようなｐ++高濃度拡散領域１２を形成する。なお。この時のデポジションおよび拡散の条件によりレジスト膜１１のエッジの位置は微妙に変化する。そして、この後レジスト膜１１を除去し、ソース電極８とドレイン電極１０を形成すれば半導体装置が完成する。
　すなわち、
この第２の発明では低抵抗値のｐ
++
高濃度拡散領域１２を設けてｐ
+ 
ベース層３とソース電極８間のシリーズ抵抗成分を小さくしている
　
イ　引用発明の「半導体トレンチデバイス」が、「ｎ型ドリフト層（ｎ- 領域）から上方に延在し、ｐ型本体部分（ｐ形領域）を具える複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのＭＯＳゲート構造体とを具え、少なくとも１つの前記ＭＯＳゲート構造体に隣接するｎ型エミッタ領域と、デバイス表面に形成されたカソード電極を更に具えているトレンチ型半導体デバイス」であることは当業者には明らかであるとともに、引用発明は「『各前記ｐ形領域』は、『カソード電極と接触して』」いるものであるから、引用発明において、前記周知技術に基づき、ｐ＋型コンタクト領域を、「各前記ｐ形領域」に形成するものとすることで、本願発明のように、「『各半導体柱状部は更に』、『前記不活性ＭＯＳゲート構造体に隣接する前記第２導電型の本体接点部分』」を具えているものとすることは、当業者であれば適宜なし得たことである。
　
ウ　よって、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上のとおりであるから、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　よって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
５　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。