【事件の表示】
　特許第３３６３５２８号「光電変換装置及びその駆動方法」の請求項１ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３６３５２８号の請求項１ないし４に係る特許を維持する。
【理　由】
 １．手続の経緯
　特許第３３６３５２８号の請求項１ないし５に係る発明は、平成５年６月２３日に特許出願（優先権主張平成４年６月２５日）され、平成１４年１０月２５日にその特許の設定登録がなされ、その後、田中智典より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１６年１０月８日に訂正請求がなされたものである。
２．訂正の適否についての判断
（１）訂正の内容
（１−１）訂正事項ａ
　特許請求の範囲を、以下のように訂正する。
「【請求項１】　光エネルギーを受けることによりキャリアを生成する複数の画素を２次元状に配置した光電変換装置において、
　各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記キャリア蓄積領域と前記信号読み出し用の増幅用トランジスタの制御電極領域を、前記リセットスイッチと前記転送スイッチとを導通させて全画素一括リセットした後に、前記キャリア蓄積領域に前記キャリアを蓄積し、
信号読み出し用の増幅用トランジスタの制御電極領域
【請求項２】　前記全画素のキャリアが前記
信号読み出し用の増幅用トランジスタの制御電極領域
信号読み出し用の増幅用トランジスタ
【請求項３】
１
【請求項４】
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記
信号読み出し用の増幅用トランジスタ
　前記キャリアを前記キャリア蓄積領域に全画素同時に蓄積を開始する蓄積動作と、
　前記転送スイッチを導通させて、前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用の増幅用トランジスタ
　転送されたキャリアに基づく信号を前記
信号読み出し用の増幅用トランジスタ
　を行うことを特徴とする光電変換装置の駆動方法。」
（１−２）訂正事項ｂ
　明細書２１段落を
「【００２１】
　　【課題を解決するための手段】
　本発明は、光エネルギーを受けることによりキャリアを生成する複数の画素を２次元状に配置した光電変換装置において、
　各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　前記
キャリア蓄積領域と前記信号読み出し用の増幅用トランジスタの制御電極領域を、前記リセットスイッチと前記転送スイッチとを導通させて全画素一括リセットした後に、前記キャリア蓄積領域に前記キャリアを蓄積し、
信号読み出し用の増幅用トランジスタの制御電極領域
と訂正する。
（１−３）訂正事項ｃ
明細書２３段落を
「【００２３】
　また本発明は、光エネルギーを受けることによりキャリアを生成する複数の画素が２次元状に配置され、各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記
信号読み出し用の増幅用トランジスタ
　前記キャリアを前記キャリア蓄積領域に全画素同時に蓄積を開始する蓄積動作と、
　前記転送スイッチを導通させて、前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用の増幅用トランジスタ
　転送されたキャリアに基づく信号を前記
信号読み出し用の増幅用トランジスタ
　を行うことを特徴とする。」と訂正する。
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
  上記訂正事項ａは、訂正前の請求項３を削除し、それに伴い訂正前の請求項４、５を新たな請求項３、４とする訂正であり、請求の範囲の減縮および該訂正に伴う明瞭でない記載の釈明を目的とした明細書の訂正に該当する。
　本件明細書第６０段落の「増幅用バイポーラトランジスタ」の記載に基づき、訂正前の請求項１、２、５に記載の「信号読み出し用トランジスタ」を「信号読み出し用の増幅用トランジスタ」と訂正するものであり、請求の範囲の減縮を目的とした明細書の訂正に該当する。
　本件明細書第２３段落の「読み出し用トランジスタの前記制御電極領域に全画素一括転送する」の記載に基づき、訂正前の請求項１に記載の「トランジスタに転送する」を「トランジスタの制御電極領域に転送する」と訂正し、「トランジスタに全画素一括転送」を「トランジスタの制御電極領域に全画素一括転送」と訂正し、訂正前の請求項２に記載された「トランジスタに一括転送」を「トランジスタの制御電極領域に一括転送」と訂正するものであり、請求の範囲の減縮を目的とした明細書の訂正に該当する。
　本件明細書第２３段落の「リセットスイッチと前記転送スイッチとを」の記載に基づき、訂正前の請求項１、５に記載された「転送する転送スイッチと、」を「転送する転送スイッチと、リセットスイッチと」と訂正するものであり、請求の範囲の減縮を目的とした明細書の訂正に該当する。
　本件明細書第２３段落の「リセットスイッチと前記転送スイッチとを導通させて、前記キャリア蓄積領域及び前記信号読み出し用トランジスタの制御電極領域を初期電位に全画素一括リセットするリセット動作と、前記キャリアを前記キャリア蓄積領域に全画素同時に蓄積を開始する蓄積動作と、」の記載に基づき、訂正前の請求項１の「有し、」の後に「前記キャリア蓄積領域と前記信号読み出し用の増幅用トランジスタの制御電極領域を、前記リセットスイッチと前記転送スイッチとを導通させて全画素一括リセットした後に、前記キャリア蓄積領域に前記キャリアを蓄積し、」を付加するものであり、請求の範囲の減縮を目的とした明細書の訂正に該当する。
　訂正前の請求項５に記載された「リセットスイッチと前記転送スイッチとを導通させて、」を「前記リセットスイッチと前記転送スイッチとを導通させて、」と訂正し、リセットスイッチが前記されていることを明瞭にするものであり、明瞭でない記載の釈明を目的とした明細書の訂正に該当する。
　新たな請求項３に記載の引用請求項を、上記訂正との整合をはかるために明瞭でない記載の釈明を目的として請求項１とする。
　訂正事項ｂ、ｃは、上記訂正事項ａとの整合を図るものであるから、明瞭でない記載の釈明を目的とした明細書の訂正に該当し、いずれも、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。、
（３）むすび
　　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き、第２及び第３項の規定に適合するので、当該訂正を認める。
３．特許異議の申立てについての判断
（１）申立理由の概要
　　申立人田中智典は、刊行物１（甲第１号証）：特開平１−１５４６７９号公報、刊行物２（甲第２号証）：特開平１−１５４６７８号公報を示し、本件特許の請求項１ないし５に係る発明は、甲第１号証、甲第２号証に記載された発明に基づいて容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができないものであるから、特許を取り消すべきと主張している。
（２）取り消し理由の概要
　取り消し理由は、以下のとおりである。
１）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
               　　　　　　　　　　　　　　　記
刊行物１（甲第１号証）：特開平１−１５４６７９号公報
刊行物２（甲第２号証）：特開平１−１５４６７８号公報
刊行物３　　　　　　　：特開平４−４６８１号公報
　
　上記刊行物３には、バイポーラ型センサトランジスタを用いた光電変換装置の発明が記載されている。
　請求項１〜５に係る発明は、特許異議申立書第１０頁第１６行〜第１３頁第５行記載の理由により、上記刊行物１に記載された発明である。よって、請求項１〜５に係る発明は、特許法第２９条第１項第３号に規定する発明に該当するので、請求項１〜５に係る発明の特許は取り消されるべきものである。
　また、請求項１〜５に係る発明は、上記刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　よって、請求項１〜５に係る発明は、特許法第２９条第２項の規定に違反してされたものである。
（３）本件請求項１ないし４に係る発明
　上記２．で示したように上記訂正が認められるから、本件の請求項１ないし４に係る発明は、上記訂正請求に係る訂正明細書の特許請求の範囲に記載された事項により特定されたとおりのものである。
（４）刊行物等
　刊行物にはそれぞれ、以下のような発明が記載されている。
（４−１）刊行物１（甲第１号証）：特開平１−１５４６７９号公報
　刊行物１には、「画素１０はホトダイオード（光電変換素子）１３と垂直スイッチＭＯＳＴ３２、水平スイッチＭＯＳＴ３１の直列接続からなる。ホトダイオード１３の信号は水平信号線３６、読み出しＭＯＳＴ３７、垂直信号線４１、４２を介して外部のプリアンプ４５、４６に読み出される。」（第２頁左上欄第３行〜第８行）、
「蓄積ＭＯＳトランジスタは信号を一時的にメモリする事ができるため、全画素の信号を一括して各々対応した蓄積ＭＯＳトランジスタに蓄積できる。その後、通常のＸ−Ｙアドレス方式により信号を順次出す。そのため、ＭＯＳ形撮像素子でＣＣＤ形撮像素子と同じ、一活読み出し方式が可能となる。」（第２頁右上欄第１７行〜左下欄第３行）、
「第５図はホトダイオード１３にオーバフローゲート６１、オーバフロードレイン６２を設けてあり、過剰のブルーミング電荷を掃き出す事ができる。」（第３頁左上欄第１３行〜第１６行）が第１図、第５図と共に記載されている。
（４−２）刊行物２（甲第２号証）：特開平１−１５４６７８号公報
刊行物２には、信号読み出し用トランジスタとしての画素アンプからキャリアを行ごとに読み出す構成が開示されている。　
（４−３） 刊行物３：特開平４−４６８１号公報
　刊行物３には、バイポーラ型センサトランジスタを用いた光電変換装置において、キャリアを行ごとに読み出す光電変換装置の発明が記載されている。
（５）対比・判断
（５−１）本件請求項１に係る発明と上記刊行物１に記載の発明とを対比する。
　刊行物１に記載の固体撮像素子は、非増幅型の固体撮像素子であるので、本件請求項１に記載の増幅形の固体撮像素子の発明は記載されていない。よって、特許法第２９条第１項第３号に該当しない。
　次に、刊行物１に記載の発明は、信号電荷の読み出しが非破壊読み出しでないため、信号電荷の蓄積開始タイミングを一致させるために全画素一括リセットする技術課題自体がなく、全画素一括転送を前提としてリセットも全画素一括で行うことは容易に想到することはできない。また、オーバフローゲートを設けているが、転送スイッチと共にオンさせることの記載はないので、本件請求項１に記載の発明における、リセットスイッチと転送スイッチとを導通させて全画素一括リセットすることが容易になしえたものとも認められない。よって、特許法第２９条第２項の規定に違反しない。
（５−２）本件請求項１に係る発明と上記刊行物１ないし３に記載の発明とを対比すると、全画素一括リセットする必然性のない刊行物１に記載の発明と、行ごとに信号を転送する刊行物２、および３に記載の発明を組み合わせて本件発明をなすことが容易になしえたものとは認められない。また、本件請求項１に記載の発明における、リセットスイッチと転送スイッチとを導通させて全画素一括リセットすることが容易になしえたものとも認められない。よって、特許法第２９条第２項の規定に違反しない。
（５−３）本件請求項２、３に係る発明と上記刊行物１ないし３に記載の発明とを対比すると、請求項２、３に係る発明は、請求項１を引用してさらに限定しており、請求項１に係る発明と同じ理由により、刊行物１ないし３に記載の発明から容易になしえたものとは認められない。
（５−４）本件請求項４に係る発明と上記刊行物１ないし３に記載の発明とを対比すると、本件請求項４に係る発明は、光電変換装置の駆動方法の発明であるが、請求項１に係る発明と同じ「前記リセットスイッチと前記転送スイッチとを導通させて、前記キャリア蓄積領域及び前記信号読み出し用の増幅用トランジスタの制御電極領域を初期電位に全画素一括リセットするリセット動作と、」を行う構成を有しており、請求項１に係る発明と同様の理由により刊行物１ないし３に記載の発明から容易になしえたとは認められない。
（５−５）対比のむすび
　よって、本件請求項１に係る発明は、刊行物１に記載された発明ではないので、許法第２９条第１項第３号に該当せず、また、本件請求項１〜４に係る発明は、刊行物１乃至３に基づいて当業者が容易に成し得たものとは認められないので、特許法第２９条第２項の規定に違反しない。
（６）むすび
  　以上のとおりであるから、特許異議申立の理由及び証拠によっては、本件請求項１〜４に係る特許を取り消すことができない。
　また、他に本件請求項１〜４に係る特許を取り消すべき理由を発見しない。
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規則に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１６年１１月５日（２００４．１１．５）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
光電変換装置及びその駆動方法
（５７）【特許請求の範囲】
　【請求項１】　光エネルギーを受けることによりキャリアを生成する複数の画素を２次元状に配置した光電変換装置において、
　各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記キャリア蓄積領域と前記信号読み出し用の増幅用トランジスタの制御電極領域を、前記リセットスイッチと前記転送スイッチとを導通させて全画素一括リセットした後に、前記キャリア蓄積領域に前記キャリアを蓄積し、
信号読み出し用の増幅用トランジスタの制御電極領域
　【請求項２】　前記全画素のキャリアが前記
信号読み出し用の増幅用トランジスタの制御電極領域
信号読み出し用の増幅用トランジスタ
　
【請求項３】
１
　
【請求項４】
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記
信号読み出し用の増幅用トランジスタ
　前記キャリアを前記キャリア蓄積領域に全画素同時に蓄積を開始する蓄積動作と、
　前記転送スイッチを導通させて、前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用の増幅用トランジスタ
　転送されたキャリアに基づく信号を前記
信号読み出し用の増幅用トランジスタ
　を行うことを特徴とする光電変換装置の駆動方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は光電変換装置及びその駆動方法に係り、特に光電変換された信号をトランジスタ構成部で増幅して出力することが可能な増幅型の光電変換素子を用いた光電変換装置及びその駆動方法に関するものである。
　【０００２】
　【従来の技術】
　近年、光電変換素子の高精細化に伴って、光電変換信号出力が低下すること等から、光電変換された信号を増幅して出力することが可能な増幅型の光電変換素子が注目されている。このような増幅型の光電変換素子の中には、ユニポーラトランジスタ又はバイポーラトランジスタと同様な構成を有し、制御電極領域となるベース又はゲート領域に光照射により生成された電荷を蓄積し、主電極領域となるエミッタ又はソース領域から増幅された信号を出力する光電変換素子がある。
　【０００３】
　このうち、図２７は従来のバイポーラ型センサを用いた画素の平面図である。同図において、２１はエミッタ領域、２２はＡＬなどで形成される出力線、２３はエミッタ領域２１と出力線２２とを接続するためのコンタクトホール、２４は光電荷を蓄積するところのベース領域、２５は画素のセンサ動作を行わせるためのｐｏｌｙＳｉなどで形成される駆動線、２６はベース領域２４と駆動線２５との間に形成される容量ＣＯＸ、２７は隣接する画素のベース領域２４をソース、ドレイン領域として形成されるＰ型ＭＯＳトランジスタのゲート電極で、駆動線２５の一部分から成る。２８は画素と画素とを分離するための厚い酸化膜である。
　【０００４】
　図２８は図２７をＸ−Ｘ′で切った時の断面図、図２９は図２７をＹ−Ｙ′で切った時の断面図である。図２８及び図２９において、２９は薄い酸化膜、３０はＹ−Ｙ′方向の画素信号を分離するために設けられた高不純物濃度のｎ＋層、３１は空乏層が拡がる低不純物濃度のｎ−層、３２はコレクタ領域、３３は配線２２，２５を分離するための層間絶縁膜である。
　【０００５】
　なお、図２８に示されるように、リセット用のＰ型ＭＯＳトランジスタＭ（図中、破線領域）は各画素の水平分離領域に形成されている。Ｐ型ＭＯＳトランジスタＭのゲートがＯＮすると隣接する画素のベース領域２４が導通しリセットが行われる。反対にゲートがＯＦＦの時は、Ｐ型ＭＯＳトランジスタＭは画素分離領域としての役割を担う。
　【０００６】
　さらに、図３０は上記画素を２次元に並べて構成した二次元光電変換装置の等価回路図である。
　【０００７】
　図３０において、４１はバイポーラ型センサ（等価的にバイポーラトランジスタ）Ｔ、ベースに接続する容量ＣＯＸ、Ｐ型ＭＯＳトランジスタＭから成る画素、４２は画素４１のエミッタに接続する垂直出力線、４３は垂直出力線４２をリセットするためのＭＯＳトランジスタ、４４は画素４１からの出力信号を蓄積するための蓄積容量、４５は出力信号を蓄積容量４４へ転送するためのＭＯＳトランジスタ、４６は水平シフトレジスタの出力を受け、出力信号を水平出力線４７へ転送するためのＭＯＳトランジスタ、４８は水平出力線２７をリセットするためのＭＯＳトランジスタ、４９はプリアンプ、５０は水平駆動線、５１は垂直シフトレジスタの出力を受けセンサ駆動パルスを通すバッファ用ＭＯＳトランジスタ、５２は画素４１のクランプ動作を行うために、Ｐ型ＭＯＳトランジスタのソース電位を設定するエミッタフォロワ回路、５３はエミッタフォロワ回路５２のベース電位を設定するためのＰ型ＭＯＳトランジスタ、５４はＭＯＳトランジスタ４３のゲートにパルスを印加するための端子、５５は転送用のＭＯＳトランジスタ４５のゲートにパルスを印加するための端子、５６はセンサ駆動パルスを印加するための端子、５７はＰ型ＭＯＳトランジスタ５３のゲートにパルスを印加するための端子、５８はプリアンプ４９に接続される出力端子である。
　【０００８】
　図３０に示した二次元固体撮像装置は、全画素が一度にリセットされるタイプのものであり、スチルビデオ用などに利用することができる。
　【０００９】
　以下、その動作について説明する。
　【００１０】
　最初に、図３０の端子５７にＬｏｗレベルのパルスを加えてＰ型ＭＯＳトランジスタ５３をＯＮ状態とし、エミッタフォロワ回路５２の出力を正電位にする。このエミッタフォロワ回路５２の出力は画素４１のＰ型ＭＯＳトランジスタＭのソースに接続しており、ソース電位がゲート電位に比べて、Ｐ型ＭＯＳトランジスタＭを十分ＯＮ状態にするほど高くなれば、Ｐ型ＭＯＳトランジスタＭを通して、画素のバイポーラ型センサＴのベースにホールが注入される。
　【００１１】
　次に端子５７にＨｉｇｈレベルのパルスを加えて、Ｐ型ＭＯＳトランジスタ５３をＯＦＦ状態とし、エミッタフェロワ回路の５２の出力をＧＮＤとする。
　【００１２】
　次に、図３０の端子５４にＨｉｇｈレベルのパルスを加えてトランジスタ４３をＯＮ状態とし、垂直出力線４２をＧＮＤとする（ここまでを第１リセットと呼ぶ）。
　【００１３】
　次に、この状態のまま、垂直シフトレジスタを駆動し、また端子５６に画素のリセットパルスを印加することで、各行毎に順次画素のリセットを行い、すべての画素のバイポーラ型センサＴのベースを一定電位、かつ逆バイアス状態にする（ここまでを第２リセットと呼ぶ）。
　【００１４】
　次に、光キャリアの蓄積動作を行った後、図３０の端子５４にＬｏｗレベルのパルスを加えて、ＭＯＳトランジスタ４３をＯＦＦ状態にし、垂直シフトレジスタの出力によって選択された行毎に、読み出しパルスを端子５６から印加し、ＭＯＳトランジスタ４５を通して、蓄積容量４４に信号出力を蓄積する。蓄積容量４４に蓄積された信号出力は、水平シフトレジスタによって選択された転送用のＭＯＳトランジスタ４６を通して水平出力線４７に転送され、プリアンプ４９を通して出力端子５８から出力される。
　【００１５】
　【発明が解決しようとする課題】
　まず、上記従来の光電変換素子の第１の課題について説明する。
　【００１６】
　上記光電変換素子はその優れた光電変換特性を利用してカメラ、ＦＡＸ用のセンサー素子として実用化されている。しかしながらセンサー素子の微細化に伴って
（１）受光部面積の減少に伴う光発生キャリア数の減少。
（２）寄生容量成分の増加に伴う容量分割比の低下。
が生じ、結果として信号成分の減少を生じＳ／Ｎ比の低下を招いていた。
　【００１７】
　従って更なる微細化を進めていくためには信号成分を可能な限り大きく維持しなければならない。上記光電変換素子の感度と寄生容量などには次の式で与えられる関係がある。
　【００１８】
　【数１】
　　Ｓ：感度
　　Ｉｐ：光電流発生密度
　　Ａｅ：開口面積
　　ｔｓ：蓄積時間
　　ＣＯＸ：ＭＩＳゲート電極と制御電極の重なり容量
　　Ｃｂｃ：ベース・コレクタ間の接合容量
　　ｈＦＥ：Ｔｒの電流増幅率
　　ＣＴ：一時電荷蓄積容量
　　Ｃｖｌ：垂直ラインによる寄生容量
（１）式から明らかなように開口面積、光電流発生密度、蓄積時間、ｈＦＥが一定であれば感度をできるだけ大きくするためには前段ではＣｂｃ＋ＣＯＸをできるだけ小さく、後段ではＣｖｌ＋ＣＴの値を出来るだけ小さく、Ｃｂｃ＋ＣＯＸを前段とは反対にできるだけ大きくすることが望ましいことが分かる。画素サイズが比較的大きいときはレイアウトの自由度が高く、各容量値を容易に制御できるため、感度は十分高くすることができた。ところが微細化の進行に伴って画素サイズが小さくなってくるとレイアウト自由度はアライメント精度、接合容量成分の増加などのプロセス的な制約や開口率の低下によって小さくなる。デバイス動作上ＣＴの値は最終的に読み出す際の制約から、ＣＯＸは飽和電圧を決定する点からそれぞれ下限値が存在し、またＣＯＸには開口率を維持する点から上限値が存在している。またＣｂｃに対しては読み出し時のベース電位をできるだけ高くするために小さく、読み出し動作による容量分割による電位低下を最小限にするためにはより大きいという矛盾した要求がある。従って感度を最大にするためには、ＣＯＸ、ＣＴ、の値を動作上の要求から決定し、Ｃｂｃの最適値を設定し、Ｃｖｌを最小にすることが望ましいが従来の構造ではＣｖｌを決定する主要因である、Ｃｂｅはエミッタサイズによって決定されるためほとんど減少させることができず結果として画素サイズが小さくなると感度が低下していくという傾向があった。
　【００１９】
　次に上記従来の光電変換素子の第２の課題について説明する。また、図３０に示した二次元光電変換装置は、既に説明したように、第１のリセットは同時に行われるが、その後の画素のバイポーラ型センサＴのベースを一定電位、かつ逆バイアス状態にする第２のリセット動作は各行の画素毎に順次行われるため、蓄積動作の開始は各行の画素によって異なることになる。また蓄積動作は読み出し動作の開始直前に終了するが、読み出し動作は各行の画素毎に順次行われるため、蓄積動作の終了も各行の画素によって異なることになる。
　【００２０】
　従って、各行毎に蓄積時間の開始時、終了時にズレを生じ、高速な動画を撮像する場合、出力画素がゆがむことがあった。特に動画をスチル画像として読み取る場合、この傾向が著しかった。
　【００２１】
　【課題を解決するための手段】
　本発明は、光エネルギーを受けることによりキャリアを生成する複数の画素を２次元状に配置した光電変換装置において、
　各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記キャリア蓄積領域と前記信号読み出し用の増幅用トランジスタの制御電極領域を、前記リセットスイッチと前記転送スイッチとを導通させて全画素一括リセットした後に、前記キャリア蓄積領域に前記キャリアを蓄積し、
信号読み出し用の増幅用トランジスタの制御電極領域
　【００２２】
　【００２３】
　また本発明は、光エネルギーを受けることによりキャリアを生成する複数の画素が２次元状に配置され、各画素は、前記キャリアを蓄積するキャリア蓄積領域と、
信号読み出し用の増幅用トランジスタ
信号読み出し用の増幅用トランジスタの制御電極領域
リセットスイッチと
　
前記
信号読み出し用の増幅用トランジスタ
　前記キャリアを前記キャリア蓄積領域に全画素同時に蓄積を開始する蓄積動作と、
　前記転送スイッチを導通させて、前記キャリア蓄積領域に蓄積された前記キャリアを前記
信号読み出し用の増幅用トランジスタ
　転送されたキャリアに基づく信号を前記
信号読み出し用の増幅用トランジスタ
　を行うことを特徴とする。
　【００２４】
　なお上記本発明の光電変換装置において、特に上記第２の課題を解決する構成としては、光エネルギーを受けることにより生成されるキャリアを蓄積する光信号蓄積手段（キャリア蓄積領域）と、該光信号蓄積手段から転送されたキャリアを保持する光信号保持手段と、該光信号蓄積手段と該光信号保持手段との間の導通を制御する第１のスイッチ手段（第２のトランジスタ）と、前記光信号蓄積手段を所定の電圧源に接続する第２のスイッチ手段（第３のトランジスタ）とを有する光電変換セルを複数備えるとともに、
　前記第１のスイッチ手段を全光電変換セル一括して動作させる第１の制御手段と、
　前記第２のスイッチ手段を全光電変換セル一括して動作させる第２の制御手段と、を備えた光電変換装置であって、
　前記第１の制御手段は前記光信号蓄積手段から前記光信号保持手段へキャリアを転送する手段であり、前記第２の制御手段は前記光信号蓄積手段を所定の電位にリセットする手段である構成が望ましい。
　【００２５】
　【作用】
　本発明は、図２７〜図３０に示したような光電変換装置の更なる微細化に寄与しようとするものであり、従来画素ごとにトランジスタを設けて、制御電極領域に光発生キャリアを蓄積し、該制御電極領域に接する主電極領域の一つから信号を読み出していたものを、本発明では、光発生キャリアを蓄積するキャリア蓄積領域を、読み出し動作を行うトランジスタの制御電極領域とは別に設けて、該キャリア蓄積領域に蓄積したキャリアを該制御電極領域に転送するようにした。ここで、制御電極領域に対して線対称にキャリア蓄積領域を配置すれば、信号を出力する主電極の数は従来の１／２、つまり２画素に対して一個の主電極を共用することができ、Ｃｖｌの値は従来に比較して５０〜７０％程度にすることが可能となる。また従来一画素の中心部分に存在した信号を出力する主電極領域を画素の分離部にずらすことにより有効開口面積が２０〜３０％前後増大する。これらの効果の集積として感度の上昇が図れる。
　【００２６】
　本発明は、
▲１▼第１のリセット動作で、複数のキャリア蓄積領域及び前記制御電極領域を初期電位に設定し、
▲２▼次の蓄積動作で、光照射により生成されるキャリアをキャリア蓄積領域に蓄積し、
▲３▼次の転送動作で、複数の絶縁ゲート型トランジスタの一つを導通させて、キャリア蓄積領域の一つに蓄積されたキャリアを制御電極領域に転送し、
▲４▼次の読み出し動作で転送されたキャリアによって一義的に決定される前記制御電極領域の電位を読み出し、
▲５▼読み出した後に第２のリセット動作で、前記制御電極領域の電位を初期化し、
▲６▼他のキャリア蓄積領域について、▲３▼〜▲５▼の動作により、転送、読み出し、リセットの各動作を行う。
　【００２７】
　本発明において、少なくとも、キャリアを蓄積する光信号蓄積手段と、該光信号蓄積手段からのキャリアを保持する光信号保持手段と、該光信号蓄積手段と該光信号保持手段との間の導通を制御する第１のスイッチ手段と、前記光信号蓄積手段を所定の電圧源に接続する第２のスイッチ手段とで光電変換セルを構成し、第１の制御手段により前記光信号蓄積手段から前記光信号保持手段へキャリアを全光電変換セル一括して転送して蓄積動作を終了させるとともに、前記光信号蓄積手段を全光電変換セル一括して所定の電位にリセットした後蓄積動作を開始させることで、蓄積動作の開始と終了とを全画素一致させることができる。なお、前記光信号保持手段のリセットは光信号蓄積手段のリセットと同時に行われても、個別に行われても良い。
　【００２８】
　以下、本発明の実施態様例について説明する。図２４は本発明の一実施態様を示す模式図であり、（ａ）は光電変換装置の上面を、（ｂ）はＸＸ′線による断面を、（ｃ）は等価回路をそれぞれ示している。受光部はｐ領域１２とｎ−領域３とからなるホトダイオードＰＤで構成され、第１のトランジスタはｎ＋領域２とｎ−領域３とをコレクタ、ｐ領域９をベース、ｎ領域１０をエミッタとするバイポーラトランジスタＱで構成されている。
　【００２９】
　そして、ホトダイオードＰＤとバイポーラトランジスタＱとは、第２のトランジスタとしてのｐＭＯＳトランジスタＭＴを間に介して選択的に２つのｐ領域９，１２が導通する。ここで、ＣＰは蓄積容量、ＣＢＣはベース・コレクタ容量、ＶＣＣはコレクタ及びホトダイオードのカソードを逆バイアスする為の電位を与える基準電圧源である。
　【００３０】
　次に基本動作について説明すると、トランジスタＭＴがオフ状態で光がホトダイオードに入射するとホールがｐ領域１２に蓄積される。次にトランジスタＭＴをオンして、光電荷をベースとしてのｐ領域９に転送する。再びトランジスタＭＴがオフした後は、ベースに蓄積されたキャリアに基づいて増幅された信号をエミッタより取り出す。
　【００３１】
　本発明に用いられる第１のトランジスタとしてはバイポーラトランジスタやユニポーラトランジスタが用いられる。特に後者としては接合ゲートを有するＦＥＴやＳＩＴが好ましい。本発明に用いられる第２のトランジスタとしては、絶縁ゲート型トランジスタが好ましく用いられ、特にＭＯＳトランジスタが望ましい。
　【００３２】
　更に第１のトランジスタや、第２のトランジスタの一部分は遮光されることが好ましい。
　【００３３】
　そしてホトダイオードは１つの第１のトランジスタに対して複数設けられれば感度を上げ、開口率を向上させることができる。
　【００３４】
　図２５は図２４の光電変換装置を１画素として３つの画素をアレイ状に配した装置（ラインセンサ）である。この画素は図２４の構成に加えてリセット用のトランジスタが第３のトランジスタとして更に加えられている。
　【００３５】
　第３のトランジスタＭＲはｐ領域１２，２０をソース・ドレインとし、１１をゲート電極とするｐＭＯＳトランジスタであり、ｐ領域２０はリセット用の基準電位に保持されている。
　【００３６】
　この場合も、図２５の（ｂ）に示すように、ホトダイオード以外の領域を絶縁層１４を介して設けられた遮光層により遮光することが好ましい。
　【００３７】
　この図２５の例では図２４の例における蓄積動作の前にゲート電極１１に負電圧を与えてｐＭＯＳトランジスタＭＲをオンさせてホトダイオードをリセットすることが望ましい。
　【００３８】
　図２６は図２５の装置の動作を説明する為の図であり、（ａ）は回路を、（ｂ）はパルスタイミングをそれぞれ示している。まずリセット動作として、端子φＢＲＳ，φＴに負パルスが、φＴＴに正パルスが印加されて第１リセットが行われる。この時各ホトダイオードのアノードとバイポーラトランジスタのベースはリセット用の基準電位ＶＢＢに保持される。次に端子φＥＲＳに正パルスが印加されてバイポーラトランジスタのエミッタ及び容量ＣＴがリセット用の基準電位ＶＥＥにリセットされる。こうして、バイポーラトランジスタのベース・エミッタ間が順バイアスされてキャリアがリセットされる。この時、ｔｔのように固定パターンノイズを抑える為にφＴのパルスが立上がってから、φＥＲＳのパルスを立下げることが望ましい。
　【００３９】
　こうして、リセット動作が終ると次は蓄積動作にはいる。この時はトランジスタＭＲ，ＭＴ１・・・ＭＴ３，Ｍ１・・・Ｍ３，ＭＶ１・・・ＭＶ３，ＭＨ１・・・ＭＨ３は全てオフしている。
　【００４０】
　次に読み出し動作にはいると、φＴのパルスによってＭＯＳトランジスタＭＴ１・・・ＭＴ３がオンして、バイポーラトランジスタＱ１・・・Ｑ３のベースに同時にキャリアが転送される。次にφＴＴのパルスによりトランジスタＭ１・・・Ｍ３がオンするとエミッタは読み出し容量負荷ＣＴに接続され、該容量負荷ＣＴにベースに蓄積されたキャリアに基づく信号が読み出される。その後はシフトレジスタの動作により時系列化された３つの信号がアンプＡｍｐを通して出力される。
　【００４１】
　もちろん、画素を２次元に配すればエリアセンサになることは言うまでもない。
　【００４２】
　【実施例】
　以下、本発明の実施例について図面を用いて詳細に説明する。
（実施例１）
　図１は本発明による光電変換装置の一実施例の２画素（２つの光電変換セル）分の平面図、図２は図１のＡ−Ａ′断面図、図３は図１のＢ−Ｂ′断面図、図４は図１のＣ−Ｃ′断面図、図５は図１の容量部Ｃ１及びその近傍の断面図である。また図６は４画素分の等価回路である。なお図１においては理解の容易化のため配線、絶縁層等は省略してある。
　【００４３】
　本実施例の光電変換装置は、図６に示すように、二つのキャリア蓄積領域ＰＤ１，ＰＤ３に対応して二つの第２のトランジスタＭＴ１，ＭＴ３（絶縁ゲート型トランジスタ、図１，図２に図示）が設けられており、キャリア蓄積領域ＰＤ１，ＰＤ３にキャリアを蓄積し、このＭＯＳトランジスタＭＴ１，ＭＴ３を通して蓄積されたキャリアが順次１つのバイポーラトランジスタＱ１のベース領域（制御電極領域）Ｂ３に送られる。このベース領域Ｂ３の電位を容量部Ｃ１，Ｃ３を介して制御することにより、ベース領域Ｂ３に転送されたキャリアに基づく信号がエミッタ領域（第一の主電極領域）１０、配線１５を介して出力される。キャリア蓄積領域ＰＤ１，ＰＤ３の残留電荷はそれぞれ二つの第３のトランジスタＭＲ１，ＭＲ３（絶縁ゲート型トランジスタ）をＯＮすることで放電され、所定の電位ＶＢＧに設定される。ＭＯＳトランジスタＭＲ１，ＭＲ３がＯＦＦ状態のときはキャリア蓄積領域ＰＤ１，ＰＤ３は互いに電気的に絶縁された状態となる。
　【００４４】
　図１〜図５において、１はＮ型半導体基板、２はＮ型拡散層、３はＮ型エピタキシャル層、４は素子分離領域であるフィールド酸化膜、７はゲート酸化膜、８ａ，８ｂはＭＯＳトランジスタＭＴ１，ＭＴ３のゲート電極となるポリサイド膜、９はバイポーラトランジスタＱ１のベース領域となるとともに、ＭＯＳトランジスタＭＴ１，ＭＴ３のソース領域（又はドレイン領域）となるＰ型領域、１０はバイポーラトランジスタＱ１のエミッタ領域となるＮ型領域、１１はＭＯＳトランジスタＭＲ１，ＭＲ３のゲート電極となるとともに、図５に示すような容量Ｃ１，Ｃ３を構成する電極となる電極である。また１２はキャリア蓄積領域ＰＤ１，ＰＤ３を構成するＰ型領域、１３は層間絶縁膜（ＢＰＳＧ膜）、１４は層間絶縁膜（ＰＳＧ膜）、１５は第１ＡＬ層、１６は第２ＡＬ層、１７はパッシベーション膜である。
　【００４５】
　以下、上記構成の光電変換セルの製造方法を図７〜図１７を用いて説明する。なお、図８，図１１，図１４は図１のＡ−Ａ′断面に対応する図、図９，図１２，図１５は図１のＢ−Ｂ′断面に対応する図、図１０，図１３，図１６は図１のＣ−Ｃ′断面に対応する図である。ここで、図８、図９、図１１、図１２、図１４、図１５については、簡易化のため素子領域１９の大きさを縮小して示してある。
　【００４６】
　Ｎ型の半導体基板１は、比抵抗０．０１Ωｃｍ〜１０Ωｃｍのものを用いる。これにまずＮ型の拡散層２をＡｓを不純物としてイオン注入法と熱拡散法によって深さ０．１〜１μｍ、表面濃度１Ｅ１７〜１Ｅ２０個／ｃｍ３程度導入する。次にエピタキシャル法を用いて成長層濃度５Ｅ１３〜５Ｅ１５個／ｃｍ３、厚さ３〜１５μｍ程度のＮ型エピタキシャル層３を形成する（図７）。
　【００４７】
　次に、選択酸化法を用いて素子形成領域１９と素子分離領域であるフィールド酸化膜４を形成する。この時のパッド酸化膜５を１００〜５００Å、減圧ＣＶＤ法による窒化膜を１０００〜３０００Å、フィールド酸化膜４を４０００〜１００００Å程度の厚さとする（図８〜図１０）。
　【００４８】
　なお周辺駆動回路をＣＭＯＳトランジスタで形成するためにウェル拡散が必要な場合や高濃度のＮ型拡散層が必要な場合は選択酸化法を行う前にこれらの工程を完了させておくことは言うまでもない。
　【００４９】
　次にパッド酸化膜５を除去し素子形成領域をエッチングにより露出させた後、１０００〜３０００Å程度の酸化を行い、再びこの酸化膜を除去し、改めてゲート酸化膜７を１００〜５００Å程度ドライ酸化によって形成する。続いて減圧ＣＶＤ法によってポリシリコン膜を２０００〜４０００Å形成し１０００〜２０００Å程度のＷ膜を減圧ＣＶＤ法もしくはスパッタ法によって形成し、これらの積層膜を熱処理によってポリサイド化する。
　【００５０】
　続いてフォトエッチングによって所望の部分のみにポリサイド膜８ａ，８ｂが残るようにフォトエッチングで加工し、熱酸化によってポリサイド上に酸化膜を１００〜１０００Å程度成長させる。次に水平方向の画素間分離と制御電極の電位制御機能を合わせ持つ電極１１、及び周辺回路をＣＭＯＳトランジスタで形成する場合のゲート電極となるポリシリコン膜を減圧ＣＶＤ法によって２０００〜４０００Å程度形成する。またポリサイド化が必要な場合は続いてＷ膜をやはり減圧ＣＶＤ法もしくはスパッタ法によって１０００〜２０００Å形成し、熱処理によるポリサイド化を行ってから所望の部分を残してフォトエッチング法を用いて除去する。この段階でイオン注入法と熱拡散法を用いてキャリア蓄積領域となるｐ型領域１２、及びベース領域等となるＰ型領域９を同時にかつフィールド酸化膜とポリサイド膜によって自己整合的に形成する。今回用いた条件は、ホウ素イオン１Ｅ１２〜４Ｅ１２個／ｃｍ２を４０ｋｅＶでイオン注入し１１００℃の不活性気体雰囲気中で１〜３ｈｒｓ熱処理を行った。続いてフォトリソグラフィ工程とイオン注入法によってエミッタ領域１０と周辺回路にＮＭＯＳトランジスタが存在する場合はＮＭＯＳトランジスタのソース・ドレイン領域を同時に形成する。本実施例ではＡｓイオンを１Ｅ１５〜１Ｅ１６個／ｃｍ２程度を１００ｋｅＶにて注入している（図１１〜図１３）。
　【００５１】
　また周辺回路をＣＭＯＳトランジスタで作成する場合のＰＭＯＳトランジスタの形成、Ｐ型の拡散層へのオーミックコンタクト用高濃度層形成もこれに続いてイオン注入法によって行う。
　【００５２】
　次に配線間を絶縁するためのＣＶＤ膜１３を常圧ＣＶＤ法によって５０００〜９０００Å形成する。この工程ではそれに続く配線形成工程に対して有利なＢＰＳＧ膜が用いられるのが一般的であり、ここでもＢＰＳＧ膜を採用している。これに引き続いてリフロー工程を行って平坦化処理と前の工程で注入したイオンの活性化を行う。さらにフォトエッチングによってコンタクトホールの形成を行い、スパッタによる６０００〜１００００Å程度のＡＬ−Ｓｉ成膜及び配線パターン１５の形成をフォトエッチングで行う。アロイ工程を経た後、常圧ＣＶＤ法によるＰＳＧ膜１４を６０００〜１００００Å形成する（図１４〜図１６）。
　【００５３】
　ふたたびフォトエッチング法を用いてスールーホールを開孔して第２層目と第１層目のＡＬ−Ｓｉの接続が所望の部分で行えるようにし、スパッタを用いて第２層目のＡＬ−Ｓｉ１６を８０００〜１２０００Å程度成膜し、不要な部分の第２層目のＡＬ−Ｓｉをフォトエッチングによって除去した後アロイ工程を行い、最後にパッシベーション膜であるプラズマ窒化膜１７を６０００〜１２０００Å程度プラズマＣＶＤ法によって形成し、ボンディングパッドをフォトエッチングによって開孔して完成する（図２〜図４、図１７）。
　【００５４】
　以下、上述した光電変換装置の動作について図６の等価回路及び図１８のタイミングチャートを参照しつつ説明する。
　【００５５】
　まず、全画素の初期化を行うための第１のリセット動作を行う（Ｔ１）。φ１，φ２をハイレベルとし、容量Ｃ１，Ｃ３を介してベース領域Ｂ３をエミッタ領域に対して順方向にバイアスして、キャリアを放電させ、その後、φ１，φ２をロウレベルとし、φ３，φ４をロウレベルとすると光電変換セルのＭＯＳトランジスタがＯＮ状態となって全ての画素の電位が一定（ＶＢＧ）になる。
　【００５６】
　次に光発生キャリアを蓄積するための蓄積動作を行う（Ｔ２）この時ＭＯＳトランジスタＭＲ１，ＭＲ３，ＭＴ１，ＭＴ３（ＭＲ２，ＭＲ４，ＭＴ２，ＭＴ４）は全てオフされており、光によって発生したホールがキャリア蓄積領域ＰＤ１，ＰＤ３（ＰＤ２，ＰＤ４）に蓄積される。以下簡単のため、図の左側二画素分のみについて説明するが、右側二画素についてもまったく同等の動作を行っている。
　【００５７】
　次にΦ３をロウレベルとして、キャリア蓄積領域ＰＤ１で発生したキャリアをＭＯＳトランジスタＭＴ１を通じてベース領域Ｂ３へ転送する（Ｔ３）。次に転送されたキャリアを読み出し用のパルスΦ１によって読み出す（Ｔ４）。この時ＭＯＳトランジスタＭＲ１は当然オフのままでベース領域と電極との重なり容量Ｃ１のみでベース領域Ｂ３の電位がエミッタ領域に対して順バイアスされ、バイポーラトランジスタＱ１のトランジスタ動作が起こる。
　【００５８】
　続いてΦ１，Φ３をロウレベルとしてＭＯＳトランジスタＭＲ１，ＭＴ１をオンし、キャリア蓄積領域ＰＤ１で発生したキャリアをリセットするための動作を行う（Ｔ５）。これによりベース領域Ｂ３は再び初期電位に設定される。次にキャリア蓄積領域ＰＤ２で発生したキャリアをＴ６〜Ｔ８によって同様に転送、読み出し、リセットを行い一連の動作を完了し再びＴ１に戻る。
　【００５９】
　なお、以上説明した実施例では、ベース領域の電位を制御するための容量Ｃ１，Ｃ３を設けているが、本発明はかかる容量を設けない場合にも用いることができる。
　【００６０】
　以上のように、本実施例では１つの増幅用バイポーラトランジスタに対して、複数の光電変換部であるホトダイオードを順次選択的に接続することにより、開口率を向上させ、感度を高めることができる。
（実施例２）
　図１９は本発明による光電変換装置の第２実施例の構成を示す等価回路図である。
　【００６１】
　本実施例では、簡便化のため、垂直方向に２画素、水平方向に２画素の合計４画素の場合について説明する。
　【００６２】
　同図に示すように、各画素Ｓ（図中、破線領域）は、第２のスイッチ手段となるリセット用スイッチトランジスタＭＲ１１〜ＭＲ２２、第１のスイッチ手段となる転送用トランジスタＭＴ１１〜ＭＴ２２、信号読出し用トランジスタＱ１１〜Ｑ２２、及びホトダイオード等の光信号蓄積手段となる光電荷蓄積容量ＣＰ１１〜ＣＰ２２、信号保持容量ＣＢ１１〜ＣＢ２２、制御容量ＣＯＸ１１〜ＣＯＸ２２から構成されており、これらのうち、光電荷蓄積容量ＣＰ１１〜ＣＰ２２の部分は上部から光が照射され、それ以外の部分は光が進入しない様に遮光されている。なお、信号保持容量ＣＢ１１〜ＣＢ２２、制御容量ＣＯＸ１１〜ＣＯＸ２２は光信号保持手段を構成し、ここでは信号保持容量ＣＢ１１〜ＣＢ２２は信号読出し用トランジスタＱ１１〜Ｑ２２のベース容量である。
　【００６３】
　以下、上記実施例の光電変換装置の動作について、図２０のタイミングチャートを用いて説明する。
　【００６４】
　まず、φＴ１のパルスをＬｏｗレベルにし、ＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２をＯＮ状態にし、光電荷蓄積容量ＣＰ１１〜ＣＰ２２と信号保持容量ＣＢ１１〜ＣＢ２２とを同電位とする。なお、φＴ１のパルスをＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２に与える共通配線、φＴ１のパルス発生手段（不図示）が第１の制御手段を構成する。
　【００６５】
　次に、φＴ１のパルスをＬｏｗレベルにしたまま、φＢＲのパルスをＬｏｗレベルにすると（このとき、ＶＢＢをこのＬｏｗレベルよりＰＭＯＳトランジスタの閾値電圧以上高く設定しておく）、ＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２、及びＭＲ１１〜ＭＲ２２がＯＮ状態となり、各画素の光電荷蓄積容量ＣＰ１１〜ＣＰ２２、信号保持容量ＣＢ１１〜ＣＢ２２は初期電位にリセットされる（第１のリセット）。なお、φＢＲのパルスをＰＭＯＳトランジスタＭＲ１１〜ＭＲ２２に与える共通配線、φＢＲのパルス発生手段（不図示）が第２の制御手段を構成する。
　【００６６】
　次に、φＶＣのパルスをＨｉｇｈレベルにし、ＮＭＯＳトランジスタＭＶ１，ＭＶ２をＯＮ状態にし、各画素のエミッタ電位をＶＶＣにする。この状態のまま、下記のパルス数２によりＭＯＳトランジスタＭＰ１，ＭＰ２をＯＮ状態として、水平駆動線ＶＬ１，ＶＬ２をＨｉｇｈレベル（電位ＶＣＣ）にし、水平駆動線ＶＬ１，ＶＬ２を同時にＨｉｇｈレベルまで立上げることで、制御容量ＣＯＸ１１〜ＣＯＸ２２を介して信号読出し用トランジスタＱ１１〜Ｑ２２のベース領域の電位を上昇させて、ベース・エミッタ間を順方向にバイアスして残留電荷を放電させ、全画素同時にリセット動作を行なう。その後φＲＥＳによりＭＯＳトランジスタＭＮ１，ＭＮ２をＯＮ状態として、水平駆動線ＶＬ１，ＶＬ２を同時にＬｏｗレベル（ＧＮＤ）まで立下げ、各画素の光電荷蓄積容量ＣＰ１１〜ＣＰ２２、信号保持容量ＣＢ１１〜ＣＢ２２の電位を一定電位、且つ逆バイアスにする（第２のリセット）。なお、ＮＯＲ回路、パルスφＲＥＳ，パルス数２のパルス発生手段（不図示）、ＭＯＳトランジスタＭＮ１，ＭＮ２、ＭＯＳトランジスタＭＰ１，ＭＰ２が第３の制御手段を構成する。
　【００６７】
　上記第２のリセット終了後、φＴ１にＨｉｇｈのパルスを加え、ＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２をＯＦＦ状態とすると、光電荷蓄積容量ＣＰ１１〜ＣＰ２２で表わされるホトダイオード部で光キャリアの蓄積動作が全画素同時に開始される。
　【００６８】
　次に蓄積動作終了後、φＴ１のパルスを一定期間Ｌｏｗレベルにすることで、光電荷蓄積容量ＣＰ１１〜ＣＰ２２のキャリアが信号保持容量ＣＢ１１〜ＣＢ２２に転送される。
　【００６９】
　この時の転送効率は、
で表わされる（ｍ，ｎは１又は２）。
　【００７０】
　その後、パルスφＲを垂直シフトレジスタの出力が印加されるＮＭＯＳトランジスタで選択し、水平駆動線ＶＬ１，ＶＬ２に印加し、φＴ２のパルスにより制御されるＭＯＳトランジスタＭ１，Ｍ２を通して、容量ＣＴ１，ＣＴ２に信号を読み出す。
　【００７１】
　容量ＣＴ１，ＣＴ２に読み出された信号は、水平シフトレジスタによって選択される転送用のＭＯＳトランジスタＭＨ１，ＭＨ２を通して水平出力線１００に転送され出力アンプ１０１を通して出力端子１０２から出力される。なお水平出力線１００のリセットはφＨＲＳのパルスをＨｉｇｈレベルにすることで行われる。
　【００７２】
　以上説明したように、本実施例においては、全画素同時に蓄積動作が行われ、且つ同時に終了する。
　【００７３】
　なお、本実施例においては、画素数が増大した場合であっても、垂直シフトレジスタの出力が印加されるＮＭＯＳトランジスタだけのサイズを大きくしてＲＯＮ（オン抵抗値）を低減させることができるため、垂直方向の画素ピッチが狭くなったり、水平方向の画素数が多くなっても、上述したＮＯＲ回路等の第３の制御手段の占有面積を増大させることはない。
（実施例３）
　なお、上記第２実施例においては、第２のリセットが終了し、φＴ１のパルスを立ち上げてＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２をＯＦＦ状態とした直後に、全画素の蓄積動作を開始したが、ＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２を蓄積動作中ＯＮ状態とし、蓄積動作とともに転送動作を行い（即ち、光電荷蓄積容量ＣＰ１１〜ＣＰ２２で発生したキャリアは、即、信号保持容量ＣＢ１１〜ＣＢ２２に転送される。）、蓄積（転送）動作終了時に、ＰＭＯＳトランジスタＭＴ１１〜ＭＴ２２をＯＦＦ状態となる様にパルスφＴ１を印加しても何ら問題はない。この時の光電荷蓄積容量ＣＰ１１〜ＣＰ２２から信号保持容量ＣＢ１１〜ＣＢ２２への転送効率は１となる。
（実施例４）
　上記第２実施例では、ＮＯＲ回路、パルスφＲＥＳ，パルス数２のパルス発生手段（不図示）、ＭＯＳトランジスタＭＮ１，ＭＮ２、ＭＯＳトランジスタＭＰ１，ＭＰ２で第３の制御手段を構成し、垂直シフトレジスタの出力信号をＮＭＯＳトランジスタとＮＯＲ回路とに入力していたが、
　▲１▼垂直シフトレジスタの出力はφＲのＨｉｇｈレベルよりＮＭＯＳトランジスタのＶｔｈ（スレッシュホールドレベル）分高いレベルとしないと、水平駆動線ＶＬ１，ＶＬ２にφＲのパルスが印加されない。
　【００７４】
　▲２▼デバイスの微細化（ＭＯＳのＬ縮少）が進んだ場合、前記第３の制御手段等の素子数の低減が望まれる。
　【００７５】
　そこで、本実施例では、図２１に示すように、垂直シフトレジスタの出力信号とパルスφＲＥＳとをＯＲ回路に入力し、このＯＲ回路を水平駆動線ＶＬ１，ＶＬ２に接続した。かかる構成において、第２のリセット時にはφＲＥＳのパルスをＨｉｇｈレベルにし、水平駆動線ＶＬ１，ＶＬ２を同時にＨｉｇｈレベルまで立上げ、φＲＥＳのパルスをＬｏｗレベルにして、水平駆動線ＶＬ１，ＶＬ２をＬＯＷレベルにする。
　【００７６】
　また、読み出し時には、垂直シフトレジスタの出力により、選択された行毎に読み出しパルスＶ１，Ｖ２を水平駆動線ＶＬ１，ＶＬ２に印加する。本実施例の駆動パルスは図２２のようになる。
　【００７７】
　本実施例によれば、第３の制御手段はＯＲ回路、パルスφＲＥＳのパルス発生手段（不図示）のみで構成できるとともに、全てのパルスのＨｉｇｈレベルを同一にすることができる。
　（実施例５）
　上記第４実施例では、例えば、図２１の右上の画素の強い光が照射された場合、光電荷蓄積容量ＣＰ１２の電位が上昇し、ある程度以上になると、ＰＭＯＳトランジスタＭＲ１２又はＭＴ１２を通して、ホールが隣接の信号保持容量ＣＢ１１又はＣＢ１２に流入し、電位を上げてしまう場合がある。その結果、光が照射されていない左上の画素が光偽信号を出力してしまうという問題が考えられる。
　【００７８】
　そのため、本実施例は、図２３に示すように、ＰＭＯＳトランジスタＭＲ１１〜ＭＲ２２のソース端子を各画素から配線で引き出す構造にし、さらにベース・リセット・パルスφＢＲのＨｉｇｈレベルをＶＣＣ以下の適当な値に設定することにする。その結果、右上の画素に強い光が照射され、光電荷蓄積容量ＣＰ１２の電位が上昇しても、ＰＭＯＳトランジスタＭＲ１２を通過したキャリアは電源ＶＢＢに流入することになり、隣接画素間での偽信号を防止できる。なお、動作のタイミングは第４実施例と全く同様である。
　【００７９】
　図３１は本発明の光電変換装置を用いた通信システム、ファクシミリ、ビデオレコーダー等の信号処理システムの構成を示すブロック図である。
　【００８０】
　ＯＲは画像情報等を担持したオリジナル、６０１は結像レンズ、６０２は本発明の光電変換装置である。装置６０２は簡単な通信システムであれば、単体デバイスが採用され、ファクシミリ等であればラインセンサー、ビデオレコーダーであればエリアセンサーの構成を採用する。
　【００８１】
　６０３は中央演算装置を含む制御回路であり、入力ライン６１２、出力ライン６１０、電源供給ライン６１１を介して装置６０２に接続されている。６０４は記録制御回路であり、記録ヘッド６０５と接続され情報を記録媒体６０６に書き込む。記録ヘッド６０５はビデオレコーダーの場合は磁気ヘッドであり、ファクシミリの場合はサーマルヘッドやインクジェットヘッドである。
　【００８２】
　そして記録ヘッド６０５は通信システムの場合には、ケーブルを介して別の場所におかれた記録装置で代用される。
　【００８３】
　【発明の効果】
　以上説明したように、本発明によれば、従来の工程を変更することなく、信号を出力する主電極を従来の半分の個数にすることが可能となる。この結果として信号線の寄生容量Ｃｖｌの値は従来に比較して５０〜７０％程度にすることが可能となる。また従来一画素の中心部分に存在した主電極領域が画素の分離部に移動し、有効開口面積を２０〜３０％前後増大させることができる。
　【００８４】
　また、この構造を持った光電変換装置を動作させる本発明によれば、寄生容量Ｃｖｌの低減、有効開口面積の増大等の効果の集積として感度を従来に比較して約３０〜８０％上昇させることができる。
　【００８５】
　また本発明によれば、蓄積動作の開始と終了とを全画素一致させることができ、高速な動画を撮像する場合においても、出力画素のゆがみを防ぐことができる。
【図面の簡単な説明】
　【図１】　本発明による光電変換装置の一実施例の２画素（２つの光電変換セル）分の平面図である。
　【図２】　図１のＡ−Ａ′断面図である。
　【図３】　図１のＢ−Ｂ′断面図である。
　【図４】　図１のＣ−Ｃ′断面図である。
　【図５】　図１の容量部Ｃ１及びその近傍の断面図である。
　【図６】　上記実施例の４画素分の等価回路図である。
　【図７】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図８】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図９】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１０】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１１】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１２】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１３】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１４】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１５】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１６】　上記実施例の光電変換装置の製造方法を示す断面図である。
　【図１７】　上記実施例の光電変換装置の製造方法を示す平面図である。
　【図１８】　上記実施例の光電変換装置の動作を示すタイミングチャートである。
　【図１９】　本発明による光電変換装置の第２実施例の構成を示す等価回路図である。
　【図２０】　上記第２実施例の光電変換装置の動作を示すタイミングチャートである。
　【図２１】　本発明による光電変換装置の第４実施例の構成を示す等価回路図である。
　【図２２】　上記第４実施例の光電変換装置の動作を示すタイミングチャートである。
　【図２３】　本発明による光電変換装置の第５実施例の構成を示す等価回路図である。
　【図２４】　本発明の一実施態様による光電変換装置を説明する為の模式図である。
　【図２５】　本発明の別の実施態様による光電変換装置を説明する為の模式図である。
　【図２６】　図２５の装置の動作を説明する為の模式図である。
　【図２７】　従来のバイポーラ型センサを用いた画素の平面図である。
　【図２８】　図２７をＸ−Ｘ′で切った時の断面図である。
　【図２９】　図２７をＹ−Ｙ′で切った時の断面図である。
　【図３０】　図２７の画素を２次元に並べて構成した二次元光電変換装置の等価回路図である。
　【図３１】　本発明の光電変換装置を用いた信号処理システムのブロック図である。
　【符号の説明】
　ＭＲ１〜ＭＲ４　ＰＭＯＳトランジスタ
　ＭＴ１〜ＭＴ４　ＰＭＯＳトランジスタ
　ＰＤ１〜ＰＤ４　キャリア蓄積領域
　Ｂ３　ベース領域
　Ｑ１，Ｑ２　バイポーラトランジスタ
　１　Ｎ型半導体基板
　２　Ｎ型埋め込み層
　３　Ｎ型エピタキシャル層
　４　フィールド酸化膜
　５　パッド酸化膜
　７　ゲート酸化膜
　８ａ，８ｂ　第一ポリサイド電極
　９　Ｐ型領域（ベース領域）
　１０　Ｎ型領域（エミッタ領域）
　１１　第二ポリサイド電極
　１２　Ｐ型領域（キャリア蓄積領域）
　１３　層間絶縁膜（ＢＰＳＧ）
　１４　層間絶縁膜（ＰＳＧ）
　１５　第一ＡＬ層
　１６　第二ＡＬ層
　１７　パッシベーション膜
　ＭＲ１１〜ＭＲ２２　リセット用スイッチトランジスタ
　ＭＴ１１〜ＭＴ２２　転送用トランジスタ
　Ｑ１１〜Ｑ２２　信号読出し用トランジスタ
　ＣＰ１１〜ＣＰ２２　光電荷蓄積容量
　ＣＢ１１〜ＣＢ２２　信号保持容量
　ＣＯＸ１１〜ＣＯＸ２２　制御容量