【事件の表示】
　平成　５年特許願第１０２７８８号「半導体記憶装置」拒絶査定に対する審判事件［平成　６年１１月　４日出願公開、特開平　６−３０９８６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成５年４月２８日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年８月１７日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「電源電圧と該電源電圧より低い内部電圧を用いる半導体記憶装置において、
  前記電源電圧に基づき前記内部電圧を発生する内部電圧発生回路と、
  ２つのビット線から構成されるビット線対と、
  前記ビット線対のビット線と交差するワード線と、
  第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線のいずれかに接続され、該制御電極が前記ワード線に接続されたトランジスタと、
　一端が前記第２の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧が与えられた容量とを有するメモリセルと、
  第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線対の一方のビット線と接続され、該制御電極が他方のビット線と接続され、該第２の電極には前記電源電圧あるいは前記内部電圧が与えられるトランジスタを有し、該ビット線対を構成する２つのビット線間の電位差を増幅する増幅回路と、
  前記ビット線対のビット線に接続されたＰチャネル型ＭＯＳトランジスタで構成され、該Ｐチャネル型ＭＯＳトランジスタの制御電極に入力されるプリチャージ信号に応じて、該ビット線を前記内部電圧と前記接地電圧との間の電圧に設定するプリチャージ回路と、
  前記電源電圧が与えられ、前記電源電圧あるいは、前記内部電圧より高い電圧で指示される第１の論理レベルまたは接地電圧で指示される第２の論理レベルを有する前記プリチャージ信号を発生するプリチャージ信号発生回路と、
  を有することを特徴とする半導体記憶装置。」　
　
２．引用例記載の発明
　原査定の拒絶の理由に引用した特開昭６３−９４４９９号公報（以下、「引用例」という。）には、図面第１図及び第２図に関して、「すなわち、外部電源電圧Ｖｃｃ（例えば、５Ｖ）が印加されるパッド２４は、内部降圧電源回路２２と周辺回路２３とに接続されており、この内部降圧電源回路２２の出力電圧がＶＬ（例えば、３．７Ｖ）となる。この降圧された電圧ＶＬは、メモリセルアレイ２１と、ビット線プリチャージ用電源変換回路２２ａと、セルプレート用電源変換回路２２ｂとに供給され、このビット線プリチャージ用電源変換回路２２ａおよびセルプレート用電源変換回路２２ｂの出力電圧は、いずれもメモリセルアレイ２１に供給され、その電圧値はＶＬ／２である。」（公報第３頁左上欄第２０行〜右上欄第１０行目）と記載されており、また「第２図は、第１図に示した半導体記憶装置２０の一部特にメモリセルアレイ部を詳細に示すもので、３１は一列分に対応するメモリセルアレイである。この各メモリセルアレイ３１内に行列状に配列されたダイナミック型のメモリセル３２は、例えばそのしきい値電圧がＶＴである１個のスイッチング用のＮチャンネル型ＭＯＳトランジスタ３３と、１個の記憶用Ｎチャンネル型ＭＯＳキャパシタ３４との直列接続から成るもので、この記憶用キャパシタ３４の一端には、第１図に記載したセルプレート用電源変換回路２２ｂからの出力ＶＬ／２が供給されるようになっている。」（公報第３頁右上欄第１１行〜左下欄第２行目）と記載されており、また「上記スィッチング用トランジスタ３３の一端は、ビット線ＢＬ３５，ＢＬ（バー）３６のどちらか一方に接続され（この実施例では、ＢＬ３５に接続されている）、このトランジスタ３３のゲート電極はワード線ＷＬ３７に接続されている。ビット線ＢＬ３５には、ビット線プリチャージ用Ｎチャンネル型トランジスタ３８のドレイン電極が接続され、このトランジスタ３８のソース電極には、上記ビット線プリチャージ用電源変換回路２２ａからの出力電圧ＶＬ／２が供給される。同様に、ビット線ＢＬ（バー）３６にもビット線プリチャージ用Ｎチャンネル型トランジスタ３９のドレイン電極が接続され、このトランジスタ３９のソース電極には、上記ビット線プリチャージ用電源変換回路２２ａからの出力電圧ＶＬ／２が供給されている。さらに、トランジスタ３８および３９のゲート電極には、上記ビット線プリチャージ用制御信号Φが供給される。このビット線プリチャージ用制御信号Φは、周辺回路２３によって制御されるものでその電圧は電源電圧Ｖｃｃである。」（公報第３頁左下欄第５行〜右下欄第３行目）と記載され、また「これらの信号ＳＡＰおよびＳＡＮ（バー）は、共に周辺回路からの制御信号であり、ＳＡＮ（バー）がＶＬから０［Ｖ］に変化した時に、ＳＡＰが０［Ｖ］からＶＬに変化するようになっている。すなわち、上記Ｐチャンネル型フリップフロップ部４０は、電圧はＶＬで駆動されるようになっている。」（公報第３頁右下欄第１８行〜第４頁左上欄第４行目）と記載されている。したがって、これらの記載と図面第１図および第２図の記載、そして図面第２図のビット線プリチャージ用制御信号（φ）の電圧レベルは電源電圧（Ｖｃｃ）供給時以外のプリチャージの非動作時には接地電圧状態を取ることは明らかであるから、上記引用例には、
　電源電圧（Ｖｃｃ）と該電源電圧（Ｖｃｃ）より低い内部電圧（ＶＬ）を用いる半導体記憶装置（２０）において、
  前記電源電圧（Ｖｃｃ）に基づき前記内部電圧（ＶＬ）を発生する内部降圧電源回路（２２）と、
  ２つのビット線（ＢＬ３５，ＢＬ（バー）３６）から構成されるビット線対と、
  前記ビット線対のビット線と交差するワード線（ＷＬ３７）と、
  第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線（ＢＬ３５）に接続され、該制御電極が前記ワード線（ＷＬ３７）に接続されたスイッチング用Ｎチャンネル型ＭＯＳトランジスタ（３３）と、
　一端が前記第２の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧（ＶＬ／２）が与えられた記憶用Ｎチャンネル型ＭＯＳキャパシタ（３４）とを有するメモリセルと、
　第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線対の一方のビット線（ＢＬ３５）と接続され、該制御電極が他方のビット線（ＢＬ（バー）３５）と接続され、該第２の電極には信号ＳＡＰとして前記内部電圧（ＶＬ）が与えられるトランジスタ（４０ａ）を有し、該ビット線対を構成する２つのビット線（ＢＬ３５，ＢＬ（バー）３６）間の電位差を増幅するＰチャンネル型フリップフロップ部４０とＮチャンネル型フリップフロップ部４１と、
  前記ビット線対のビット線（ＢＬ３５）に接続されたＮチャネル型ＭＯＳトランジスタ（３８）で構成され、該Ｎチャネル型ＭＯＳトランジスタ（３８）の制御電極に入力されるビット線プリチャージ用制御信号（φ）に応じて、該ビット線（ＢＬ３５）を前記内部電圧と前記接地電圧との間の電圧であるＶＬ／２に設定するプリチャージ回路と、
  前記電源電圧（Ｖｃｃ）が与えられ、前記電源電圧（Ｖｃｃ）で指示される第１の論理レベルまたは接地電圧で指示される第２の論理レベルを有する前記ビット線プリチャージ用制御信号（φ）を発生する周辺回路（２３）を有する半導体記憶装置、に関する発明が記載されている。
　
３.本願発明と引用例記載の発明との対比・判断
　本願発明と上記引用例に記載されている発明とを対比すると、引用例に記載されている発明の「内部降圧電源回路」、「ワード線（ＷＬ３７）に接続されたスイッチング用Ｎチャンネル型ＭＯＳトランジスタ（３３）」、「記憶用Ｎチャンネル型ＭＯＳキャパシタ（３４）」および「ビット線プリチャージ用制御信号（φ）」は、本願発明の「内部電圧発生回路」、「ワード線に接続されたトランジスタ」、「容量」および「プリチャージ信号」にそれぞれ相当し、上記引用例に記載されている「Ｐチャンネル型フリップフロップ部４０とＮチャンネル型フリップフロップ部４１」はビット線間の電位差を増幅するものであるから本願発明の「増幅回路」に相当し、また、上記引用例に記載されている「周辺回路」はプリチャージ用制御信号を発生する機能を有しているものであるから本願発明の「プリチャージ信号発生回路」に相当するので、両者の発明は共に、
「電源電圧と該電源電圧より低い内部電圧を用いる半導体記憶装置において、
  前記電源電圧に基づき前記内部電圧を発生する内部電圧発生回路と、
  ２つのビット線から構成されるビット線対と、
  前記ビット線対のビット線と交差するワード線と、
  第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線のいずれかに接続され、該制御電極が前記ワード線に接続されたトランジスタと、
　一端が前記第２の電極に接続され、他端には前記内部電圧と接地電圧との間の電圧が与えられた容量とを有するメモリセルと、
  第１の電極、第２の電極、及び制御電極を有し、該第１の電極が前記ビット線対の一方のビット線と接続され、該制御電極が他方のビット線と接続され、該第２の電極には前記内部電圧が与えられるトランジスタを有し、該ビット線対を構成する２つのビット線間の電位差を増幅する増幅回路と、
  前記ビット線対のビット線に接続されたＮチャネル型ＭＯＳトランジスタで構成され、該Ｎチャネル型ＭＯＳトランジスタの制御電極に入力されるプリチャージ信号に応じて、該ビット線を前記内部電圧と前記接地電圧との間の電圧に設定するプリチャージ回路と、
  前記電源電圧が与えられ、前記電源電圧で指示される第１の論理レベルまたは接地電圧で指示される第２の論理レベルを有する前記プリチャージ信号を発生するプリチャージ信号発生回路と、
  を有することを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
　本願発明では、プリチャージ回路をＰ型ＭＯＳトランジスタで構成しているのに対して、上記引用例に記載されている発明ではプリチャージ回路をＮ型ＭＯＳトランジスタで構成している点。
　そこで、上記相違点について検討すると、プリチャージ回路をＰ型ＭＯＳトランジスタで構成し、該Ｐ型ＭＯＳトランジスタの制御電極に接地電圧を印加することで該Ｐ型ＭＯＳトランジスタをオン状態としてプリチャージ動作状態とし、該Ｐ型ＭＯＳトランジスタの制御電極に電源電圧を印加することで該Ｐ型ＭＯＳトランジスタをオフ状態としてプリチャージ動作を停止状態とすることは、例えば特開平２−３０８４９８号公報に示されるように従来周知の技術事項であるから、上記引用例のプリチャージ回路を構成するＮ型ＭＯＳトランジスタに代えてＰ型ＭＯＳトランジスタとして、該Ｐ型ＭＯＳトランジスタの制御電極に接地電圧を印加することで該Ｐ型ＭＯＳトランジスタをオン状態としてプリチャージ動作状態とし、該Ｐ型ＭＯＳトランジスタの制御電極に電源電圧を印加することで該Ｐ型ＭＯＳトランジスタをオフ状態としてプリチャージ動作を停止状態として本願発明のように構成することは当業者が容易に為し得る程度のものと認められる。
　
４.むすび
　以上のとおりであるから、本願発明は上記引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。　
　よって、結論のとおり審決する。