【事件の表示】
　平成１０年特許願第　７４９１６号「半導体記憶装置」拒絶査定に対する審判事件［平成１０年　８月２１日出願公開、特開平１０−２２２９８５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年１月１３日に出願した特願平１−７１４６号の一部を平成１０年３月９日に新たな特許出願としたものであって、その請求項１に係る発明は、平成１２年１０月６日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「【請求項１】複数対からなる書き込み用ワード線及び読み出し用ワード線と、
　上記複数対からなる書き込み用ワード線及び読み出し用ワード線と直交して配置される複数からなるデータ線と、
　上記複数対からなるワード線と複数からなるデータ線との交点に格子状に配置される複数からなるメモリセルを含むメモリアレイを具備し、
　上記メモリセルのそれぞれは、
　　　単一のデータ線に接続され、
　　　一対のインバータ回路の入力と出力とが交差接続されてなるラッチと、
　　　上記ラッチの一方の入出力ノードと対応する上記単一のデータ線との間に設けられそのゲートが対応する上記書き込み用ワード線に結合される第１のＭＯＳＦＥＴと、
　　　上記ラッチの他方の入出力ノードと対応する上記単一のデータ線との間に設けられそのゲートが対応する上記読み出し用ワード線に結合される第２のＭＯＳＦＥＴからなり、
　上記一対のインバータ回路のうち、上記第１のＭＯＳＦＥＴに出力端子が接続される一方のインバータ回路は、上記第２のＭＯＳＦＥＴに出力端子が接続される他方のインバータ回路に比べて、小さな駆動能力を持つように形成されるものであることを特徴とする半導体記憶装置。」
２．引用例の記載
　これに対して、当審における平成１３年５月１５日付けの拒絶理由通知に引用した特開昭６２−１７００９０号公報（以下「引用例１」という。）と特開昭６１−１４５７９２号公報（以下「引用例２」という。）には、下記の事項が記載されている。
（引用例１）
「この発明はスタティック型メモリセルに関し、多ポート機能を有する半導体記憶装置に用いられるメモリセルに関する。」（第１頁右下欄第２０行〜第２頁左上欄第２行）
「第４図は２ポート用の記憶装置の１ビット分のメモリセルを示す回路図である。このメモリセルにおける書込み動作は、それぞれのビット線ＢＬ１，ＢＬ１バーに与えられたハイレベルあるいはロウレベルの電圧情報及び、この電圧情報と論理が逆となるロウレベルあるいはハイレベルの反転電圧情報が、ワード線ＷＬ１の電位で導通制御されるトランスファゲート１，３を介して、互いの入出力端子が接続されたインバータ回路５，７からなる双安定回路９に記憶されることで行なわれる。さらに、それぞれのビット線ＢＬ２，ＢＬ２バーに与えられた電圧情報及び反転電圧情報が、ワード線ＷＬ２の電位で導通制御されるトランスファゲート１１，１３を介して、双安定回路９に記憶されることで行なわれる。」（第２頁左上欄第１６行〜右上欄第１０行）
「第５図に示すメモリセルは第４図に示したメモリセルにおけるビット線の本数を１本減らして、３本のビット線で３ポート（書き込み専用ポート１，読み出し専用ポート２）として機能するようにしたものである。
　このメモリセルは、双安定回路９に記憶された電圧情報が、ワード線ＷＬ２の電位で導通制御されるトランスファゲート１５を介してビット線ＢＬ２に送出されて、・・・読み出し動作が行われる。また、このメモリセルは、１本のビット線ＢＬ１だけを用いて書込み動作を行なうようにしている。
　このように１本のビット線ＢＬ１で電圧情報を確実に双安定回路９に記憶させるためには、双安定回路９を構成するインバータ回路１９の駆動能力をインバータ回路２１の駆動能力よりも大きくする必要がある。」（第２頁左下欄第８行〜右下欄第６行）
「第１図に示すメモリセルにおいて、・・・双安定回路９は、その入出力端子Ａが、ゲート端子がワード線ＷＬ１に接続されたＮチャンネルＭＯＳ型トランジスタ（以下「ＮＭＯＳ」と略記する）２７を介してビット線ＢＬ１に接続されており、入出力端子Ｂが、ゲート端子がワード線ＷＬ２に接続されたＮＭＯＳ２９を介してビット線ＢＬ２に接続されている。」（第３頁左下欄第１５行〜右下欄第４行）
　したがって、上記引用例１には、複数対からなるワード線ＷＬ１とワード線ＷＬ２と、該ワード線ＷＬ１，ＷＬ２と直交して配置される複数のビット線ＢＬ１，ＢＬ２と、該ワード線ＷＬ１，ＷＬ２とビット線ＢＬ１，ＢＬ２との交点に格子状に配置されるメモリセルを含むメモリセルアレイを具備し、メモリセルのそれぞれは、該ビット線ＢＬ１，ＢＬ２に接続され、一対のインバータ回路１９，２１の入力と出力が交差接続されてなる双安定回路９と、該双安定回路９の一方の入出力とビット線ＢＬ１との間に設けられそのゲートが対応する該ワード線ＷＬ１に結合されるトランスファゲート（ＭＯＳＦＥＴ）１と、該双安定回路９の他方の入出力と対応する該ビット線ＢＬ２との間に設けられそのゲートが対応する該ワード線ＷＬ２に結合されるトランスファゲート（ＭＯＳＦＥＴ）１５からなり、該インバータ２１は、該インバータ回路１９に比べて、小さな駆動能力を持つように形成される半導体記憶装置の発明が記載されている。
（引用例２）
「産業上の利用分野
本発明は記憶回路に関するものであり、複数の外部回路との接続を容易にするものである。」（第１頁左下欄第１８行〜第２０行）
「第５図に記憶回路の基本セルの構成例を示す。この図中、２５は信号線、２６は制御線、２７は制御ゲート、２８，２９は両方で二状態回路要素を構成し、２７〜２９で基本セル３０をなす。」（第２頁左上欄第２行〜第５行）
　したがって、上記引用例２には、第５図を参照すると、基本セル３０の記憶部を構成する一方の端子を制御ゲート２７を介して単一の信号線２５に接続する発明が記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例１に記載の発明（以下「後者」という。）を比較すると、両者は、いずれも半導体記憶装置であって、後者の「ワード線ＷＬ１」、「ワード線ＷＬ２」、「ビット線ＢＬ１，ＢＬ２」、「双安定回路９」、「トランスファゲート１」、「トランスファゲート１５」は、それぞれ前者の「書き込み用ワード線」、「読み出し用ワード線」、「データ線」、「ラッチ」、「第１のＭＯＳＦＥＴ」、「第２のＭＯＳＦＥＴ」に対応しており、
　両者は、「複数対からなる書き込み用ワード線及び読み出し用ワード線と、
　上記複数対からなる書き込み用ワード線及び読み出し用ワード線と直交して配置される複数からなるデータ線と、
　上記複数対からなるワード線と複数からなるデータ線との交点に格子状に配置される複数からなるメモリセルを含むメモリアレイを具備し、
　上記メモリセルのそれぞれは、
　　　データ線に接続され、
　　　一対のインバータ回路の入力と出力とが交差接続されてなるラッチと、
　　　上記ラッチの一方の入出力ノードと対応する上記データ線との間に設けられそのゲートが対応する上記書き込み用ワード線に結合される第１のＭＯＳＦＥＴと、
　　　上記ラッチの他方の入出力ノードと対応する上記データ線との間に設けられそのゲートが対応する上記読み出し用ワード線に結合される第２のＭＯＳＦＥＴからなり、
　上記一対のインバータ回路のうち、上記第１のＭＯＳＦＥＴに出力端子が接続される一方のインバータ回路は、上記第２のＭＯＳＦＥＴに出力端子が接続される他方のインバータ回路に比べて、小さな駆動能力を持つように形成されるものであることを特徴とする半導体記憶装置。」
である点で一致し、
　データ線が、前者では単一であるのに対し、後者では２本である点で相違している。
　次に、上記相違点について検討する。
　上記引用例２には、基本セル３０の記憶部を構成する一方の端子を制御ゲート２７を介して単一の信号線２５に接続する発明が記載されている。
　そして、後者において、双安定回路９に記憶された電圧情報は、第５図の回路図からも明らかなように書き込み側と反対側から読み出すように構成されている。
　そうすると、後者に、上記引用例２に記載される信号線を単一にするという技術思想を適用して、双安定回路９に記憶された電圧情報を読み出すためのトランスファゲート１５の出力をビット線ＢＬ１に接続するようにすることは当業者が容易に推考し得ることである。
　また、本願請求項１に係る発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１ないし２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。