【手続補正書】
【提出日】平成27年9月28日(2015.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、該第１の表面における第１のパネルコンタクト及び該第２の表面における第２のパネルコンタクトとを有する回路パネルと、
それぞれが、それぞれのパネルコンタクトに実装された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、
各超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面を有し、該第１の表面は上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する超小型電子素子であって、前記第１の表面に面する背面と、該背面の反対側の前面と、該前面上にあり、該前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記基板の前記第２の表面において露出し、それぞれの超小型電子パッケージを該それぞれの超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、前記それぞれの超小型電子パッケージの端子であって、該それぞれの超小型電子パッケージの該端子は、当該超小型電子パッケージの前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、各グリッド内の前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子と、
を備え、
各超小型電子パッケージの前記端子は、平行な第３のグリッド及び第４のグリッド内の場所に配置された第２の端子を更に含み、該第２の端子は、第２の情報を運ぶように構成され、該第２の情報は、当該超小型電子パッケージの前記第１の端子によって運ばれる情報以外の情報であり、該第２の情報は、データ信号を含み、各超小型電子パッケージの個々の第１の列及び第２の列は、当該超小型電子パッケージの前記第３のグリッド及び前記第４のグリッドを互いから分離し、
前記第１の端子は、信号割り当てを有し、各超小型電子パッケージの前記第１のグリッド内の第１の端子の信号割当ては、アドレス情報を運ぶように構成された各超小型電子パッケージの前記第１のグリッドの前記第１の端子の信号割り当てのような、当該超小型電子パッケージの前記第２のグリッド内の前記第１の端子の信号割り当てと、前記軸に関して対称であり、当該第１の端子のそれぞれは、当該第１の端子に関し、前記軸に関して対称な位置における当該超小型電子パッケージの前記第２のグリッドの前記第１の端子のうちの対応する端子と同じアドレス情報を運ぶように構成される、超小型電子アセンブリ。
【請求項２】
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項３】
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項４】
各超小型電子パッケージの前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項３に記載の超小型電子アセンブリ。
【請求項５】
前記第１の超小型電子パッケージの前記第２のグリッド内の前記第１の端子は、前記第２の超小型電子パッケージの前記第１のグリッド内の前記第１の端子に前記回路パネルを通して接続され、前記第１の超小型電子パッケージの前記第２のグリッドの前記第１の端子は、該第２のグリッドの該第１の端子が接続される、前記第２の超小型電子パッケージの前記第１のグリッド内の対応する第１の端子の１ボールピッチ以内に、前記回路パネルの前記第１の表面及び前記第２の表面に平行な直交するｘ方向及びｙ方向において位置合わせされる、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージの前記第２のグリッド及び前記第２の超小型電子パッケージの前記第１のグリッドは、直交する前記ｘ方向及び前記ｙ方向において、互いに位置合わせされ、前記第１の超小型電子パッケージの前記第２のグリッドの前記端子及び前記第２の超小型電子パッケージの前記第１のグリッドの前記端子は、互いに一致する、請求項５に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと、前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気的接続のうちの少なくとも１つの電気的接続のスタブの長さは、前記超小型電子パッケージのそれぞれの前記第１の端子の最小ピッチの７倍未満である、請求項５に記載の超小型電子アセンブリ。
【請求項８】
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項５に記載の超小型電子アセンブリ。
【請求項９】
各超小型電子パッケージの各グリッドは、２つの平行な列を有し、前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続部位間で前記アドレス情報の全てをグローバルルーティングする２つ以下のルーティング層を含む、請求項５に記載の超小型電子アセンブリ。
【請求項１０】
前記それぞれの超小型電子パッケージの前記第１のグリッド内の前記第１の端子は、個々の列内に配置され、前記それぞれの超小型電子パッケージの前記第２のグリッド内の前記第１の端子は、個々の列内に配置され、前記回路パネルは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の接続部位と、少なくとも第３の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の異なる接続部位との間で前記アドレス情報の全てをグローバルルーティングする１つのみのルーティング層を含む、請求項１に記載の超小型電子アセンブリ。
【請求項１１】
超小型電子パッケージ及び該超小型電子パッケージに電気的に接続された回路パネルを含む超小型電子アセンブリを備えるシステムであって、前記超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面を有し、該第１の表面は上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する超小型電子素子であって、前記第１の表面に面する背面と、該背面と反対側の前面と、該前面上にあり、該前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記基板の前記第２の表面において露出し、前記超小型電子パッケージを前記回路パネルに接続するように構成される、前記超小型電子パッケージの端子であって、該超小型電子パッケージの該端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置される第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、各グリッドの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、端子と、
を備え、
前記端子は、第３のグリッド及び第４のグリッド内の場所に配置された第２の端子を含み、該第２の端子は、前記第１の端子によって運ばれる情報以外の情報である第２の情報を運ぶように構成され、該第２の情報は、データ信号を含み、前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離し、
前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、アドレス情報を運ぶように構成された前記第１のグリッドの前記第１の端子の信号割り当てのような、前記第２のグリッド内の前記第１の端子の信号割当てと、前記軸に関して対称であり、当該第１の端子のそれぞれは、当該第１の端子に関し、前記軸に関して対称な位置における前記第２のグリッドの前記第１の端子のうちの対応する端子と同じアドレス情報を運ぶように構成される、システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
本発明の上記の実施形態の種々の特徴は、本発明の範囲又は趣旨から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、該第１及び該第２の表面において露出する第１のパネルコンタクト及び第２のパネルコンタクトとをそれぞれ有する回路パネルと、
それぞれが、前記それぞれのパネルコンタクトに実装された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、
各超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面及び前記第１の表面において露出する複数の基板コンタクトを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記第１の表面に面する背面と、該背面の反対側の前面と、該前面の上に延在する導電性構造を通して前記基板コンタクトとに電気的に接続された前記前面上のコンタクトを有する、超小型電子素子と、
該超小型電子パッケージを該パッケージの外部の少なくとも１つの構成要素に接続するように構成される、前記第２の表面において露出する複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、理論的軸の第１の側に配置される第１の端子の第１の組、及び、前記第１の側の反対側の、前記軸の第２の側に配置される第１の端子の第２の組を含む複数の第１の端子を含み、それぞれの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、超小型電子アセンブリ。
（請求項２）
各パッケージの前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子アセンブリ。
（請求項３）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項４）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項５）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項４に記載の超小型電子アセンブリ。
（請求項６）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックを含む、請求項１に記載の超小型電子アセンブリ。
（請求項７）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項８）
前記第１のパッケージの前記第２の組内の前記第１の端子は、前記第２のパッケージの前記第１の組内の前記第１の端子に前記回路パネルを通して接続され、前記第１のパッケージの前記第２の組の前記第１の端子は、それらが接続される、前記第２のパッケージ上の前記第１の組の前記対応する第１の端子の１ボールピッチ以内で、前記第１及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向において位置合わせされる、請求項１に記載の超小型電子アセンブリ。
（請求項９）
各パッケージ上の前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、各パッケージ上のそれぞれの第１のグリッド及び第２のグリッド内の位置に配置され、前記第１のパッケージの前記第１のグリッドの前記第１の端子は、直交する前記ｘ方向及び前記ｙ方向において、前記第２のパッケージの前記第２のグリッドの前記第１の端子に位置合わせされ一致する、請求項８に記載の超小型電子アセンブリ。
（請求項１０）
各パッケージ上の前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、各パッケージ上のそれぞれの第１のグリッド及び第２のグリッド内の位置に配置され、各グリッドの各位置は、前記端子のうちの１つによって占められる、請求項８に記載の超小型電子アセンブリ。
（請求項１１）
各パッケージ上の前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、各パッケージ上のそれぞれの第１のグリッド及び第２のグリッド内の位置に配置され、各グリッドの少なくとも１つの位置は、端子によって占められない、請求項８に記載の超小型電子アセンブリ。
（請求項１２）
各パッケージ上の前記第１の組及び第２の組のそれぞれの前記第１の端子は、各パッケージ上のそれぞれの第１のグリッド及び第２のグリッド内の位置に配置され、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記グリッドは、機能的かつ機械的に一致する、請求項８に記載の超小型電子アセンブリ。
（請求項１３）
前記第１の超小型電子パッケージの前記第１の端子のうちの１つと、前記第２の超小型電子パッケージの前記第１の端子のうちの対応する１つとの間の電気接続のうちの少なくとも１つのスタブの長さは、前記超小型電子パッケージのそれぞれの前記第１の端子の最小ピッチの７倍未満である、請求項８に記載の超小型電子アセンブリ。
（請求項１４）
前記第１の超小型電子パッケージの前記第１の端子と前記第２の超小型電子パッケージの前記第１の端子との間の前記回路パネルを通る前記電気的接続の少なくともいくつかは、前記回路パネルの厚み程度の電気長を有する、請求項８に記載の超小型電子アセンブリ。
（請求項１５）
前記回路パネルの前記第１の表面及び前記第２の表面において露出する、電気的に結合される第１のパネルコンタクト及び第２のパネルコンタクトの対を接続する導電性素子を結合した全長は、前記パネルコンタクトの最小ピッチの７倍未満である、請求項１３に記載の超小型電子アセンブリ。
（請求項１６）
前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される全ての前記アドレス情報を運ぶように構成される複数の導体を有するバスを含み、前記導体は、前記第１の表面及び前記第２の表面に平行な第１の方向に延在する、請求項１に記載の超小型電子アセンブリ。
（請求項１７）
前記第１の端子のそれぞれの組の前記第１の端子は、個々の列内の位置に配置され、前記回路パネルは、前記第１及び前記第２のパッケージの前記第１の端子が電気的に接続される前記回路パネル上の接続部位と、少なくとも第３の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の異なる接続部位との間でアドレス情報の全てをグローバルルーティングする１つのみのルーティング層を含む、請求項１に記載の超小型電子アセンブリ。
（請求項１８）
それぞれのパッケージ上の前記第１及び前記第２の組のそれぞれの組の前記第１の端子は、それぞれのパッケージ上のそれぞれの第１のグリッド及び第２のグリッド内の位置に配置され、それぞれの超小型電子パッケージの第１の端子の前記第１及び前記第２のグリッドのそれぞれは２つの平行な列を有し、前記回路パネルは、前記超小型電子パッケージの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続部位間でアドレス情報の全てをグローバルルーティングする２つ以下のルーティング層を含む、請求項８に記載の超小型電子アセンブリ。
（請求項１９）
前記第１及び前記第２のパッケージの前記第１の端子が電気的に接続される前記回路パネル上の接続部位と、少なくとも第３の超小型電子パッケージの前記第１の端子が電気的に接続される前記回路パネル上の異なる接続部位との間でアドレス情報の全てをグローバルルーティングする１つのみのルーティング層が存在する、請求項１８に記載の超小型電子アセンブリ。
（請求項２０）
それぞれの超小型電子パッケージは、前記それぞれの超小型電子パッケージ内の前記それぞれの端子の少なくともいくつかの端子及び前記超小型電子素子に電気的に接続されたバッファ要素を含み、それぞれのバッファ要素は、前記超小型電子素子に転送するように、前記それぞれの超小型電子パッケージの前記端子の１つ又は複数の端子で受信される少なくとも１つの信号を再生するか、又は、少なくとも部分的に復号化する、の少なくとも一方を行うように構成される、請求項１に記載の超小型電子アセンブリ。
（請求項２１）
各超小型電子パッケージの前記超小型電子素子は、第１の超小型電子素子であり、
前記超小型電子パッケージのそれぞれは、前記基板に面する背面、及び該背面と反対側の前面を有する第２の超小型電子素子を更に含み、前記前面上の複数の素子コンタクトが、前記前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続されており、前記第２の超小型電子素子は、任意の他の機能よりもメモリ記憶アレイ機能を提供する、能動素子を多く具体化し、
それぞれの超小型電子パッケージの前記第１及び第２の組のそれぞれの前記第１の端子は、前記それぞれの超小型電子パッケージの前記第１及び第２の超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項２に記載の超小型電子アセンブリ。
（請求項２２）
モジュールであって、請求項１に記載の超小型電子アセンブリを複数含み、各超小型電子アセンブリは、各超小型電子アセンブリに信号を運ぶとともに、各超小型電子アセンブリから信号を運ぶように、相互接続構造体に電気的に接続される、モジュール。
（請求項２３）
超小型電子パッケージ及び該超小型電子パッケージに電気的に接続された回路パネルを含む超小型電子アセンブリを備えるシステムであって、前記超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面において露出する複数の基板コンタクトとを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記第１の表面に面する背面と、該背面と反対側の前面と、前記前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続された前記前面上のコンタクトとを有する、超小型電子素子と、
前記超小型電子パッケージを前記回路パネルに接続するように構成される、前記第２の表面において露出する複数の端子とを含み、該端子は、前記基板コンタクトに電気的に接続され、複数の第１の端子であって、理論的軸の第１の側及び第２の側のそれぞれの側に配置された第１の端子の第１の組及び第２の組を含む、複数の第１の端子を含み、前記第１及び第２の組のそれぞれの前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、システム。
（請求項２４）
筐体を更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記筐体に組み付けられる、請求項２３に記載のシステム。
（請求項２５）
請求項２３に記載のシステムであって、前記超小型電子アセンブリは第１の超小型電子アセンブリであり、該システムは、第２の超小型電子アセンブリを更に備える、請求項２３に記載のシステム。
（請求項２６）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面及び該第１の表面及び該第２の表面において露出する第１のパネルコンタクト及び第２のパネルコンタクトをそれぞれ有する回路パネルと、
それぞれが、前記それぞれのパネルコンタクトに実装された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、
各超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面と、該第１の表面において露出する複数の基板コンタクトとを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記第１の表面に面する背面と、該背面と反対側の前面と、前記前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続された前記前面上のコンタクトとを有する、超小型電子素子と、
を備え、
前記第２の表面において露出する複数の端子が、前記超小型電子パッケージを該パッケージの外部の少なくとも１つの構成要素に接続するように構成され、該端子は、前記基板コンタクトに電気的に接続され、理論的軸の第１の側及び第２の側のそれぞれに配置される第１の端子の第１の組及び第２の組を含む、第１の端子を含み、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成され、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、超小型電子アセンブリ。
（請求項２７）
各超小型電子パッケージの前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも３／４を運ぶように構成される、請求項２６に記載の超小型電子アセンブリ。
（請求項２８）
超小型電子アセンブリであって、
互いに反対側の第１の表面及び第２の表面と、該第１及び該第２の表面において露出する第１のパネルコンタクト及び第２のパネルコンタクトとをそれぞれ有する回路パネルと、
それぞれが、前記それぞれのパネルコンタクトに実装された端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
を備え、
各超小型電子パッケージは、
互いに反対側の第１の表面及び第２の表面と、該第１の表面において露出する複数の基板コンタクトとを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、前記第１の表面に面する背面と、前記背面と反対側の前面と、前記前面の上に延在する導電性構造を通して前記基板コンタクトに電気的に接続された前記前面上のコンタクトとを有する、超小型電子素子と、
を備え、
前記第２の表面において露出する複数の端子が前記超小型電子パッケージを該パッケージの外部の少なくとも１つの構成要素に接続するように構成され、前記端子は、前記基板コンタクトに電気的に接続され、第１の個々の列の位置に配置された第１の端子の第１の組及び第２の個々の列の位置に配置された前記第１の端子の第２の組を含み、前記第１の列及び第２の列のそれぞれの前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、
前記第１の列内の前記第１の端子の信号割当ては、前記第２の列内の前記第１の端子の信号割当てに対して、前記第１の列及び前記第２の列に平行でかつ前記第１の列と前記第２の列との間に延在する理論的軸に関して対称である、超小型電子アセンブリ。