(57)【要約】      （修正有）【課題】書き込み動作の時間を短縮しつつも、素子間干渉により隣接メモリセルの閾値電圧が変化してしまう虞を抑制する。【解決手段】メモリセルの書き込み動作において、選択メモリセルに与えるべき閾値電圧が基準値以上である場合、選択メモリセルに対応するワード線ＷＬ４にはプログラム電圧Ｖｐｇｍを印加し、第１の端部ＢＬと選択メモリセルとの間に位置する第１の非選択メモリセルに対応する第１のワード線ＷＬ５〜ＷＬｎに印加する電圧ＶｐａｓｓＢＬを、第２の端部側と選択メモリセルとの間に位置する第２の非選択メモリセルに対応する第２のワード線ＷＬ１〜ＷＬ３に印加する電圧ＶｐａｓｓＳＬよりも大きくする。【選択図】図１０
2018049675.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列接続されてメモリユニットを形成するメモリセルアレイと、
前記複数のメモリセルの制御ゲートに接続されるワード線と、
前記メモリユニットの第１の端部に接続されるビット線と、
前記メモリユニットの第２の端部に接続されるソース線と、
前記メモリセルアレイを制御する制御部と
を備え、
前記制御部は、前記メモリセルの書き込み動作において、
選択メモリセルに与えるべき閾値電圧が基準値以上である場合、選択メモリセルに対応する前記ワード線にはプログラム電圧を印加し、前記第１の端部と前記選択メモリセルとの間に位置する第１の非選択メモリセルに対応する第１のワード線に印加する電圧を、前記第２の端部側と前記選択メモリセルとの間に位置する第２の非選択メモリセルに対応する第２のワード線に印加する電圧よりも大きくする
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御部は、前記メモリセルの書き込み動作において、
前記選択メモリセルに与えるべき閾値電圧が前記基準値未満である場合、前記選択メモリセルに対応する前記ワード線にはプログラム電圧を印加し、前記第１のワード線に印加する電圧を、前記第２のワード線に印加する電圧と等しくする、請求項１記載の半導体記憶装置。
【請求項３】
前記第２のワード線に印加する電圧は、負の値を有する、請求項１又は２記載の半導体記憶装置。
【請求項４】
前記制御部は、前記第２のワード線が複数ある場合、前記選択メモリセルに近い第２のワード線ほど高い電圧を印加する、請求項１又は２記載の半導体記憶装置。
【請求項５】
前記制御部は、前記選択メモリセルに与えるべき閾値電圧が基準値以上である場合において、前記第１のワード線に印加する電圧を、前記第２のワード線に印加する電圧よりも大きくする第１の電圧印加動作と前記第１のワード線に印加する電圧と前記第２のワード線に印加する電圧とを等しくする第２の電圧印加動作とを実行する、請求項１又は２記載の半導体記憶装置。
【請求項６】
前記制御部は、前記選択メモリセルを、前記第２の端部から順番に選択して書き込み動作を行う、請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記メモリユニットは、
メモリ柱状体と、
前記メモリ柱状体の側壁に配置された電荷蓄積層と、
前記メモリ柱状体の側面を囲う導電層と、
を備え、
前記導電層は、１のメモリユニット中の複数のメモリセルに亘り連続的に配置されている、請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
半導体記憶装置の制御方法であって、
前記半導体記憶装置は、
複数のメモリセルが直列接続されてメモリユニットを形成するメモリセルアレイと、前記複数のメモリセルの制御ゲートに接続されるワード線と、前記メモリユニットの第１の端部に接続されるビット線と、前記メモリユニットの第２の端部に接続されるソース線とを備え、
前記制御方法は、
前記メモリセルの書き込み動作において、
選択メモリセルに与えるべき閾値電圧が基準値以上である場合、選択メモリセルに対応する前記ワード線にはプログラム電圧を印加し、前記第１の端部と前記選択メモリセルとの間に位置する第１の非選択メモリセルに対応する第１のワード線に印加する電圧を、前記第２の端部側と前記選択メモリセルとの間に位置する第２の非選択メモリセルに対応する第２のワード線に印加する電圧よりも大きくする
ことを特徴とする半導体記憶装置の制御方法。
【請求項９】
前記メモリセルの書き込み動作において、
前記選択メモリセルに与えるべき閾値電圧が前記基準値未満である場合、前記選択メモリセルに対応する前記ワード線にはプログラム電圧を印加し、前記第１のワード線に印加する電圧を、前記第２のワード線に印加する電圧と等しくする、請求項８記載の半導体記憶装置の制御方法。
【請求項１０】
前記選択メモリセルに与えるべき閾値電圧が基準値以上である場合において、前記第１のワード線に印加する電圧を、前記第２のワード線に印加する電圧よりも大きくする第１の電圧印加動作と、前記第１のワード線に印加する電圧と前記第２のワード線に印加する電圧とを等しくする第２の電圧印加動作とを実行する、請求項８又は９記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載の実施形態は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進む中、データの書き込み動作時の素子間干渉が問題になっている。すなわち、ＮＡＮＤ型フラッシュメモリでは、データを書き込む際、非選択メモリセルのゲートに閾値電圧を変化させない程度の書き込みパス電圧を印加して非選択メモリセルをオン状態とする一方、書き込み対象の選択メモリセルのゲートに、書き込みパス電圧よりも大きいプログラム電圧を印加することにより、選択メモリセルの閾値電圧を変化させる。
【０００３】
しかし、微細化の進展により、隣接メモリセル間の素子間干渉によって隣接メモリセルの閾値電圧が変化してしまう虞が増大している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２６８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施形態は、書き込み動作の時間を短縮しつつも、素子間干渉により隣接メモリセルの閾値電圧が変化してしまう虞を抑制した半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
一の実施形態に係る半導体記憶装置は、複数のメモリセルが直列接続されてメモリユニットを形成するメモリセルアレイと、複数のメモリセルの制御ゲートに接続されるワード線と、メモリユニットの第１の端部に接続されるビット線と、メモリユニットの第２の端部に接続されるソース線と、メモリセルアレイを制御する制御部とを備える。制御部は、メモリセルの書き込み動作において、選択メモリセルに与えるべき閾値電圧が基準値以上である場合、選択メモリセルに対応する前記ワード線にはプログラム電圧を印加し、第１の端部と選択メモリセルとの間に位置する第１の非選択メモリセルに対応する第１のワード線に印加する電圧を、第２の端部側と選択メモリセルとの間に位置する第２の非選択メモリセルに対応する第２のワード線に印加する電圧よりも大きくする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１を構成するメモリブロックＭＢの構成を示す等価回路図である。
【図３】メモリフィンガーＭＦの一部の構成を示す概略的な斜視図である。
【図４】メモリセルＭＣの構成を示す概略的な斜視図である。
【図５】第１の実施の形態の不揮発性半導体記憶装置の一部の構成を示す断面図である。
【図６】第１の実施の形態の不揮発性半導体記憶装置における書き込み動作（２ビット／セルの場合）の一例を示している。
【図７】第１の実施の形態の不揮発性半導体記憶装置における書き込み動作（２ビット／セルの場合）の一例を示している。
【図８】公知の装置における書き込み動作において印加される電圧を説明する。
【図９】第１の実施の形態の不揮発性半導体記憶装置における書き込み動作（ステップアップ動作）を示している。
【図１０】第１の実施の形態の不揮発性半導体記憶装置における書き込み動作において印加される電圧を説明する。
【図１１】第１の実施の形態の効果を説明する。
【図１２】第１の実施の形態の効果を説明する。
【図１３】第１の実施の形態の効果を説明する。
【図１４】第１の実施の形態の効果を説明する。
【図１５】第１の実施の形態の効果を説明する。
【図１６】第２の実施の形態の不揮発性半導体記憶装置における書き込み動作において印加される電圧を説明する。
【図１７】第３の実施の形態の不揮発性半導体記憶装置における書き込み動作において印加される電圧を説明する。
【図１８】第４の実施の形態の不揮発性半導体記憶装置における書き込み動作において印加される電圧を説明する。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について説明する。
【０００９】
［第１の実施形態］
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
例えば、以下に記載の不揮発性半導体記憶装置は、メモリストリングが基板に交差する方向に一直線状に伸びる構造を有しているが、メモリストリングが途中で反対側に折り返されるＵ字形状を有する構造にも、同様の構造を適用できる。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは異なる。
【００１１】
また、以下に記載の不揮発性半導体記憶装置は、基板に交差する方向に柱状に設けられたチャネルとしての半導体層と、半導体層の側面に電荷蓄積層を介して設けられる金属製の制御ゲート電極とを有するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型のメモリセル（トランジスタ）を、基板に交差する方向に複数設けてなる構造の不揮発性半導体記憶装置に関するものである。しかし、これも本発明を限定する意図ではなく、他の形式の電荷蓄積層、例えば、半導体製の制御ゲート電極を有するＳＯＮＯＳ型（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）のメモリセルや、フローティングゲート型のメモリセルにも本発明は適用可能である。
【００１２】
［第１の実施の形態］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、外部のホスト９から入力されたユーザデータを、メモリセルアレイ１内の所定のアドレスに記憶する。また、この不揮発性半導体記憶装置は、メモリセル１内の所定のアドレスからユーザデータを読み出し、外部のホスト９に出力する。
【００１３】
この不揮発性半導体記憶装置は、ユーザデータを記憶するメモリセルアレイ１を備える。メモリセルアレイ１は、複数のメモリブロックＭＢを備える。これらメモリブロックＭＢは、図２を参照して後述する通り、複数のメモリセルＭＣ、並びに、これらメモリセルＭＣに接続されるビット線ＢＬ及びワード線ＷＬを備える。
この不揮発性半導体記憶装置は、メモリセルアレイ１の周囲に設けられたカラム制御回路２を備える。ユーザデータの書き込みを行う際、カラム制御回路２は、入力されたユーザデータに応じて、電圧生成回路１０で生成された電圧を所望のビット線ＢＬに転送する。また、カラム制御回路２は、図示しないセンスアンプを備えており、ユーザデータの読み出しを行う際には、所定のビット線ＢＬの電圧又は電位を検知する。
【００１４】
この不揮発性半導体記憶装置は、メモリセルアレイ１の周囲に設けられたロウ制御回路３を備える。ロウ制御回路３は、入力されたアドレスデータに応じて、電圧生成回路１０で生成された電圧を、所望のワード線ＷＬ等に転送する。
この不揮発性半導体記憶装置は、カラム制御回路２及びロウ制御回路３にアドレスデータを供給するアドレスレジスタ５を備える。アドレスレジスタ５は、データ入出力バッファ４から入力されたアドレスデータを保持する。
この不揮発性半導体記憶装置は、カラム制御回路２及びロウ制御回路３を介してメモリセルアレイ１に電圧を供給する電圧生成回路１０を備える。電圧生成回路１０は、ステートマシン７から入力された内部制御信号に応じて、所定の大きさの電圧を所定のタイミングで生成し、出力する。
【００１５】
この不揮発性半導体記憶装置は、電圧生成回路１０等に内部制御信号を入力するステートマシン７を備える。ステートマシン７は、コマンド・インターフェイス６を介してホスト９からのコマンドデータを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１６】
この不揮発性半導体記憶装置は、外部のホスト９にＩ／Ｏ線を介して接続されたデータ入出力バッファ４を備える。データ入出力バッファ４は、外部のホスト９から書き込みデータを受け取り、カラム制御回路２に転送する。また、データ入出力バッファ４は、外部のホスト９からコマンドデータを受け取り、コマンド・インターフェイス６に転送する。また、データ入出力バッファ４は、外部のホスト９からアドレスデータを受け取り、アドレスレジスタ５に転送する。更に、データ入出力バッファ４は、カラム制御回路２から読み出しデータを受け取り、外部のホスト９に転送する。
【００１７】
この不揮発性半導体記憶装置は、外部のホスト９から外部制御信号を受け付けるコマンド・インターフェイス６を備える。コマンド・インターフェイス６は、外部のホスト９から入力された外部制御信号に応じて、データ入出力バッファ４に入力されたデータが、ユーザデータ、コマンドデータ及びアドレスデータのいずれであるかを判断し、データ入出力バッファ４を制御する。また、コマンド・インターフェイス６は、データ入出力バッファ４から受け取ったコマンドデータを、ステートマシン７に転送する。尚、カラム制御回路２、ロウ制御回路３、ステートマシン７、電圧生成回路１０等は、メモリセルアレイ１を制御する制御回路を構成している。
次に、図２を参照して、本実施の形態に係るメモリセルアレイ１の一部の回路構成を説明する。図２は、メモリセルアレイ１を構成するメモリブロックＭＢの構成を示す等価回路図である。
【００１８】
メモリブロックＭＢは、複数のメモリセルＭＣを備える。メモリセルＭＣは、それぞれ、上述したユーザデータを構成する１ビット分又は複数ビット分のデータを記憶する。また、図２に示すメモリブロックＭＢにおいては、ロウ制御回路３によって所定のドレイン側選択ゲート線ＳＧＤ及び所定のワード線ＷＬが選択され、これによって所定数のメモリセルＭＣが選択される。これら選択されたメモリセルＭＣにはそれぞれビット線ＢＬが接続されており、これらビット線ＢＬの電流又は電圧は、メモリセルＭＣに記録されたデータに応じて異なる大きさとなる。カラム制御回路２は、このビット線ＢＬの電流又は電圧を検知することにより複数のメモリセルＭＣに記録されたデータを判定し、ユーザデータとして出力する。
【００１９】
メモリブロックＭＢは、それぞれ、複数のメモリフィンガーＭＦを備える。これら複数のメモリフィンガーＭＦには、複数のビット線ＢＬ及びソース線ＳＬが共通に接続されている。各メモリフィンガーＭＦは、ビット線ＢＬを介してカラム制御回路２に、ソース線ＳＬを介して図示しないソース線ドライバに接続されている。
メモリフィンガーＭＦは、一端がビット線ＢＬに接続され、他端がソースコンタクトＬＩを介してソース線ＳＬに接続されたメモリユニットＭＵを複数備える。一つのメモリフィンガーＭＦに含まれるメモリユニットＭＵは、全て異なるビット線ＢＬに接続されている。
【００２０】
メモリユニットＭＵは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、後述の通り、チャネルとして機能する半導体層、電荷蓄積層及び制御ゲート電極を備える。また、メモリセルＭＣは、制御ゲート電極に印加された電圧に応じて電荷蓄積層に電荷を蓄積し、チャネルを導通状態とするための制御ゲート電圧（閾値電圧）を変化させる。以下、直列に接続された複数のメモリセルＭＣを、「メモリストリングＭＳ」と呼ぶ。ロウ制御回路３は、所定のワード線ＷＬに電圧を転送することにより、メモリストリングＭＳ内の所定のメモリセルＭＣの制御ゲート電極に、この電圧を転送する。
【００２１】
異なるメモリストリングＭＳを構成する複数のメモリセルＭＣの制御ゲートには、それぞれワード線ＷＬが共通に接続されている。これら複数のメモリセルＭＣは、ワード線ＷＬを介してロウ制御回路３に接続されている。また、図２に示す例において、ワード線ＷＬは、メモリユニットＭＵに含まれるメモリセルＭＣ毎に独立して設けられ、一つのメモリブロックＭＢに含まれる全てのメモリユニットＭＵについて、共通に設けられている。
【００２２】
メモリユニットＭＵは、メモリストリングＭＳとビット線ＢＬの間に接続されたドレイン側選択ゲートトランジスタＳＴＤを備える。ドレイン側選択ゲートトランジスタＳＴＤの制御ゲートには、ドレイン側選択ゲート線ＳＧＤが接続されている。ドレイン側選択ゲート線ＳＧＤはロウ制御回路３に接続され、入力された信号に応じてメモリストリングＭＳとビット線ＢＬとを選択的に接続する。また、図２に示す例において、ドレイン側選択ゲート線ＳＧＤは、メモリフィンガーＭＦ毎に独立して設けられ、メモリフィンガーＭＦ内の全てのドレイン側選択ゲートトランジスタＳＴＤの制御ゲートに、共通に接続されている。ロウ制御回路３は、所定のドレイン側選択ゲート線ＳＧＤを選択することにより、所定のメモリフィンガーＭＦ内の全てのメモリストリングＭＳをビット線ＢＬに選択的に接続する。
【００２３】
また、メモリユニットＭＵは、メモリストリングＭＳとソースコンタクトＬＩの間に接続されたソース側選択ゲートトランジスタＳＴＳ及び最下層ソース側選択ゲートトランジスタＳＴＳｂを備える。最下層ソース側選択ゲートトランジスタＳＴＳｂは、メモリユニットＭＵの下端に接続され、ソース側選択ゲートトランジスタＳＴＳは、最下層ソース側選択ゲートトランジスタＳＴＳｂとメモリセルＭＣとの間に接続されている。
【００２４】
ソース側選択ゲートトランジスタＳＴＳの制御ゲートには、ソース側選択ゲート線ＳＧＳが接続されている。また、最下層ソース側選択ゲートトランジスタＳＴＳｂの制御ゲートには、最下層ソース側選択ゲート線ＳＧＳｂが接続されている。また、図２に示す例において、ソース側選択ゲート線ＳＧＳは、メモリブロックＭＢ内の全てのソース側選択ゲートトランジスタＳＴＳに、共通に接続されている。同様に、最下層ソース側選択ゲート線ＳＧＳｂは、メモリブロックＭＢ内の全ての最下層ソース側選択ゲートトランジスタＳＴＳｂに、共通に接続されている。ロウ制御回路３は、入力された信号に応じて、メモリブロックＭＢ内の全てのメモリストリングＭＳをソース線ＳＬに接続する。
【００２５】
次に、図３を参照して、メモリセルアレイ１の概略的な構成について説明する。図３は、メモリフィンガーＭＦの一部の構成を示す概略的な斜視図である。尚、図３においては、一部の構成を省略している。また、図３に示す構成はあくまでも一例にすぎず、具体的な構成は適宜変更可能である。
【００２６】
メモリフィンガーＭＦは、基板１０１と、基板１０１上にＺ方向に積層された複数の導電層１０２とを備える。また、メモリフィンガーＭＦは、Ｚ方向に延びる複数のメモリ柱状体１０５を有する。導電層１０２は、メモリ柱状体１０５の側面を囲うような板状体として形成されている。導電層１０２とメモリ柱状体１０５との交差部は、最下層ソース側選択ゲートトランジスタＳＴＳｂ、ソース側選択ゲートトランジスタＳＴＳ、メモリセルＭＣ又はドレイン側選択ゲートトランジスタＳＴＤとして機能する。導電層１０２は、例えばタングステン（Ｗ）やポリシリコン等の導電層からなり、それぞれ、ワード線ＷＬ及びメモリセルＭＣの制御ゲート電極、ソース側選択ゲート線ＳＧＳ及びソース側選択ゲートトランジスタＳＴＳの制御ゲート電極、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択ゲートトランジスタＳＴＤの制御ゲート電極、又は、最下層ソース側選択ゲート線ＳＧＳｂ及び最下層ソース側選択ゲートトランジスタＳＴＳｂの制御ゲート電極として機能する。
【００２７】
複数の導電層１０２は、Ｘ方向の端部において、階段状に形成されている。即ち、導電層１０２は、その上層に位置する導電層１０２の下面と対向しないコンタクト部１０２ａを備えている。また、導電層１０２は、このコンタクト部１０２ａにおいてビアコンタクト配線１０９（以下、単に「コンタクト１０９」という）と接続されている。また、コンタクト１０９の上端には配線１１０が設けられている。尚、コンタクト１０９及び配線１１０は、タングステン等の導電層からなる。
また、メモリフィンガーＭＦは、導電層１０８を備える。導電層１０８は、複数の導電層１０２のＹ方向の側面に対向し、Ｘ方向及びＺ方向に延びる板状の形状を有している。また、導電層１０８の下端は、基板１０１に接している。導電層１０８は、例えばタングステン（Ｗ）等の導電層からなり、ソースコンタクトＬＩとして機能する。
【００２８】
また、メモリフィンガーＭＦは、複数の導電層１０２及びメモリ柱状体１０５の上方に位置し、Ｘ方向に複数配設され、Ｙ方向に延びる複数の導電層１０６及び導電層１０７を備える。導電層１０６の下面には、それぞれメモリ柱状体１０５が接続されている。導電層１０６は、例えばタングステン（Ｗ）等の導電層からなり、ビット線ＢＬとして機能する。また、導電層１０７の下面には、導電層１０８が接続されている。導電層１０７は、例えばタングステン（Ｗ）等の導電層からなり、ソース線ＳＬとして機能する。
【００２９】
次に、図４を参照して、メモリセルＭＣの概略的な構成について説明する。図４は、メモリセルＭＣの構成を示す概略的な斜視図である。尚、図４においては、一部の構成を省略している。
【００３０】
メモリセルＭＣは、導電層１０２とメモリ柱状体１０５との交差部に設けられる。メモリ柱状体１０５は、コア絶縁層１２１、並びに、コア絶縁層１２１の側壁に積層された半導体層１２２、トンネル絶縁層１２３及び電荷蓄積層１２４を備える。更に、メモリ柱状体１０５と導電層１０２との間にはブロック絶縁層１２５が設けられている。
【００３１】
コア絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。半導体層１２２は、例えばポリシリコン等の半導体層からなり、メモリセルＭＣのチャネルとして機能する。トンネル絶縁層１２３は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。電荷蓄積層１２４は、例えば窒化シリコン（ＳｉＮ）等、電荷を蓄積可能な絶縁層からなる。ブロック絶縁層１２５は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。なお、図４では図示は省略しているが、ブロック絶縁層１２５と導電層１０２との間に、例えばアルミナ（Ａｌ２Ｏ３）からなる高誘電体膜を介在させてもよい。なお、コア絶縁層１２１の上端には、後述するコンタクト１３７との接触抵抗を低減するための導電部１２６が配置されている。以下では、高誘電体膜の無い例を説明するが、これは本実施形態の内容を限定するものではないことは言うまでもない。
【００３２】
次に、図５を参照して、本実施の形態に係る不揮発性半導体記憶装置について、より詳しく説明する。図５は、この不揮発性半導体記憶装置の一部の構成を示す断面図である。
【００３３】
本実施の形態に係る不揮発性半導体記憶装置は、基板１０１、並びに、基板１０１上に設けられた積層体ＳＢ、メモリ柱状体１０５、及び、導電層１０８を備える。積層体ＳＢは、基板１０１上に積層された複数の導電層１０２を含んでいる。これら複数の導電層１０２は、それぞれ、メモリセルＭＣの制御ゲートやワード線ＷＬ、選択トランジスタＳＴＤ、ＳＴＳ、ＳＴＳｂの選択ゲート線として機能する。メモリ柱状体１０５は、基板１０１に対して垂直なＺ方向に延びる半導体層１２２を含んでいる。この半導体層１２２は、メモリセルＭＣ等のチャネルとして機能する。導電層１０８は、ソース線コンタクトＬＩとして機能する。
【００３４】
次に、積層体ＳＢについて説明する。積層体ＳＢは、基板１０１上に交互に設けられた複数の導電層１０２及び層間絶縁層１０３を備える。また、積層体ＳＢは、導電層１０２の上面、下面及び側面を覆うブロック絶縁層１２５を備える。導電層１０２は、例えば、タングステン（Ｗ）等、導電性の材料から形成され、メモリセルＭＣの制御ゲートやワード線ＷＬ等として機能する。また、層間絶縁層１０３及びブロック絶縁層１２５は、例えば、酸化シリコン（ＳｉＯ２）等、絶縁性の材料から形成されている。
【００３５】
なお、最上層の層間絶縁層１０３の更に上層には、順に絶縁層１３４、絶縁層１３５、１３６が堆積されている。また、これらの絶縁層１３４、１３５、１３６を貫通してメモリ柱状体１０５に達するビット線コンタクト１３７が配置されている。このビット線コンタクト１３７は、その上端において図示しないビット線ＢＬ（導電層１０６）に接続されている。
【００３６】
また、導電層１０２Ｂと基板１０１との間には層間絶縁層１０３Ｂが位置しており、これにより導電層１０２Ｂは層間絶縁層１０３Ｂを介して基板１０１と隣接している。この層間絶縁層１０３ＢのＺ方向の膜厚は、これよりも上層に位置する層間絶縁層１０３のＺ方向の膜厚よりも小さくされている。このため、最下層ソース側選択ゲート線ＳＧＳｂ（導電層１０２Ｂ）に所定の電圧が印加されると、基板１０１の表面に沿って反転層（チャネル）が形成される。これにより、メモリユニットＭＵ、基板１０１及びソースコンタクトＬＩを介して十分なセル電流を流すことができる。
【００３７】
また、メモリ柱状体１０５は、半導体層１５４を備えている。半導体層１５４は、基板１０１と一体に形成され、Ｚ方向に延びる。半導体層１５４は、基板１０１の上において、下地の基板１０１の結晶面に揃ったエピタキシャル成長を行うことにより形成される半導体層である。基板１０１がシリコン基板の場合、半導体層１５４は例えば単結晶のシリコン等から形成され、最下層ソース側選択ゲートトランジスタＳＢＳｂのチャネルとして機能する。半導体層１５４の上端には、半導体層１２２の下端が接続されている。
【００３８】
トンネル絶縁層１２３、及び電荷蓄積層１２４は、図５に示すようにメモリ柱状体１０５の側面に沿って、複数のメモリセルＭＣの間でも切断されることなく連続的に形成されている。このような、複数のメモリセルＭＣ間で電荷蓄積層１２４が連続している構造は、製造が容易であるという利点はあるが、素子の微細化が進展するにつれ、隣接するメモリセルＭＣの間での素子間干渉が大きくなるという問題がある。しかし、この実施の形態では、書き込み動作時において制御回路が以下のような電圧印加を実行することにより、素子間干渉を抑制している。
【００３９】
まず、比較のため、公知の装置における書き込み動作の一例を図６を参照して説明する。ここでは、ワード線ＷＬ４が接続されるメモリセルＭＣ４が選択メモリセルとされる場合を説明する。またここでは、一例として、メモリセルＭＣに２ビットのデータを記憶する方式（２ビット／セル）を採用する場合を説明する。これはあくまで一例であり、３ビット又はそれ以上のデータを１つのメモリセルに書き込むことも可能である。
【００４０】
２ビットのデータは、下位ページ書き込み動作と、上位ページ書き込み動作の２段階で書き込み可能とされている。
図６に示すように、下位ページ書き込み動作は、２ビットのデータのうちの下位ビットのデータを書き込むための書き込み動作である。具体的には、消去状態を示す閾値電圧分布Ｅｒ（データ”１１”）にあるメモリセルに対し下位ページデータ”０”を書き込む場合には、この下位ペーデータ”０”を表す閾値電圧分布Ｂを与えるように書き込み動作を行う。下位ページデータが”１”である場合には、閾値電圧分布Ｅｒが維持され、書き込み禁止状態が与えられる。
【００４１】
図７に示すように、上位ページ書き込み動作は、２ビットのデータのうちの上位ビットのデータを書き込むための書き込み動作である。具体的には、閾値電圧分布Ｅｒ（データ”１１”）、又は閾値電圧分布Ｂを有するメモリセルに対し上位ページデータ”０”を書き込む場合には、閾値電圧分布Ａ又はＣを与えるように書き込み動作を行う。閾値電圧分布Ｅｒを有するメモリセルＭＣは閾値電圧分布Ａを与えられ、閾値電圧分布Ｂを有するメモリセルＭＣは閾値電圧分布Ｃを与えられるよう、電圧印加動作が行われる。上位ページデータが”１”である場合には、閾値電圧分布Ｅｒ又はＢが維持され、書き込み禁止状態が与えられる。
【００４２】
下位ページ書き込み動作、上位ページ書き込み動作はいずれも、公知の装置では、図８に示すような電圧を各配線に印加することにより行われる。選択メモリセルＭＣＳ（図示の例ではＭＣ４）に接続される選択ワード線ＷＬには、書き込みを行うためのプログラム電圧Ｖｐｇｍ（例えば２０Ｖ以上）が印加される。一方、非選択メモリセルが接続されるワード線ＷＬには、書き込みが行われずメモリセルＭＣを導通させる程度の書き込みパス電圧ＶｐａｓｓＢＬ（例えば８〜１０Ｖ程度）が印加される。ビット線ＢＬには、書き込むべきデータに応じて電源電圧ＶＤＤ又は０Ｖが印加され、選択トランジスタＳＴＤに接続される選択ゲート線ＳＧＤには電源電圧ＶＤＤが印加される。選択トランジスタＳＴＳに接続される選択ゲート線ＳＧＳには例えば０Ｖが印加される。ソース線ＳＬの電圧は例えば０Ｖとされる。最下層選択ゲート線ＳＧＳｂには電源電圧ＶＤＤが印加される。ビット線ＢＬに０Ｖが印加された場合には、ドレイン側選択ゲートトランジスタＳＴＤが導通状態とされ、これにより半導体層１２２には０Ｖが供給され、プログラム電圧Ｖｐｇｍとの電位差に基づき選択メモリセルＭＣＳの電荷蓄積層１２４に電子が注入可能な状態が与えられる（書き込み許可状態）。一方、ビット線ＢＬに電源電圧ＶＤＤが印加された場合には、ドレイン側選択ゲートトランジスタＳＴＤが非導通状態とされ、半導体層１２２はフローティング状態とされる（書き込み禁止状態）。
【００４３】
図８のような電圧により下位ページ書き込み動作又は上位ページ書き込み動作が行われた後は、図示は省略しているが、所望の閾値電圧分布Ａ，Ｂ，Ｃが得られたかどうかを確認するための読み出し動作として、ベリファイ読み出し動作が行われる。ベリファイ読み出し動作では、通常の読み出し動作と同様に、選択メモリセルＭＣに接続される選択ワード線ＷＬに対しては、与えたい閾値電圧分布の下限値に対応するベリファイ読み出し電圧Ｖａｖ、Ｖｂｖ、及びＶｃｖが印加される（図６、図７参照）。これらのベリファイ読み出し電圧Ｖａｖ、Ｖｂｖ、Ｖｃｖは、閾値電圧分布Ａ，Ｂ，Ｃの下限値に対応し、読み出し動作時に選択メモリセルの制御ゲートに与えられる読み出し電圧Ｖａ、Ｖｂ、及びＶｃよりも大きい電圧である。一方、非選択メモリセルに接続される非選択ワード線には、保持データにかかわらずメモリセルＭＣが導通可能な読み出しパス電圧Ｖｒｅａｄ（例えば閾値電圧分布Ｃの上限値よりも大きい値）が与えられる。ビット線ＢＬには、所定のプリチャージ電圧Ｖｂを与える。この状態において、選択メモリセルＭＣに電流が流れる場合、ベリファイ読み出し電圧に対応する閾値電圧分布への書き込み動作は完了していない（ＦＡＩＬ）と判断される。一方、選択メモリセルＭＣに電流が流れない場合、書き込み動作は完了した（ＰＡＳＳ）と判断される。このベリファイ読み出し動作でＦＡＩＬと判断された場合、次の書き込み動作では、プログラム電圧Ｖｐｇｍが所定のステップアップ幅ΔＶだけ大きい値に設定される。この動作を以下ではステップアップ動作という。例えば、図９に示すように、プログラム電圧Ｖｐｇｍを初期値Ｖｐｇｍ０に設定して書き込み動作を開始し、ベリファイ読み出し動作でＦＡＩＬと判定される場合には、ステップアップ動作を行う。一般に、選択メモリセルに与える閾値電圧が大きいほど、このステップアップ動作の回数を多くなる傾向にある。
【００４４】
このように、公知の装置の書き込み動作では、非選択メモリセルに接続される非選択ワード線ＷＬに印加される電圧は、ワード線の位置に拘わらず、すべて同一の電圧ＶｐａｓｓＢＬに設定される。しかし、この場合、後で詳しく説明するように、素子間干渉によって非選択メモリセルの閾値電圧に変化が生じる虞がある。
【００４５】
そこで、第１の実施の形態の書き込み動作は、図１０に示すように、選択メモリセルＭＣ４よりもビット線ＢＬ側にある非選択ワード線ＷＬには、同様に書き込みパス電圧ＶｐａｓｓＢＬを印加する一方、選択メモリセルＭＣ４よりもソース線ＳＬ側にある非選択ワード線ＷＬには、前述の書き込みパス電圧ＶｐａｓｓＢＬよりも小さい書き込みパス電圧ＶｐａｓｓＳＬ（＜ＶｐａｓｓＢＬ）を印加する。一例として、書き込みパス電圧ＶｐａｓｓＳＬは、例えば書き込みパス電圧ＶｐａｓｓＢＬよりも２〜３Ｖ小さい電圧とすることができる。素子間干渉を特に抑制したい場合には、書き込みパス電圧ＶｐａｓｓＳＬを負の値（ＶｐａｓｓＳＬ＜０）としてもよい。素子間干渉が抑制されることにより、非選択メモリセルにおける予期しない閾値電圧の変化を抑制することができる。
【００４６】
ただし、この図１０の電圧印加は、選択メモリセルＭＣＳに書き込み動作により与えるべき閾値電圧Ｖｔｈが所定値（例えば３Ｖ）以上である場合に限り行う。選択メモリセルＭＣＳに書き込み動作により与えるべき閾値電圧Ｖｔｈが所定値未満の場合には、図８と同様に、すべての非選択ワード線ＷＬに同一の書き込みパス電圧ＶｐａｓｓＢＬを印加する。例えば、図６及び図７のような２ビット／セルの書き込み動作を行う場合において、閾値電圧分布Ａ〜Ｃのうち閾値電圧分布Ａを与える書き込みを行うときは、図７の電圧印加を実行し、閾値電圧分布Ｂ又はＣを与える書き込みを行うときは、図１０の電圧印加を実行することができる。
図１０の電圧印加方法の場合、素子間干渉は抑制されるが、電子の移動度が低下し、書き込みの速度が低下する。一方、図８の電圧印加方法の場合、素子間干渉は大きいが、電子の移動度は大きい。選択メモリセルＭＣＳに与える閾値電圧Ｖｔｈが小さい場合（例えば閾値電圧分布Ａを与える場合）には、選択メモリセルＭＣＳの制御ゲート（選択ワード線ＷＬ４）に与える電圧も小さい値でよく、プログラム電圧Ｖｐｇｍのパルス印加回数も少なくて済む場合が多い。このため、図８の電圧印加方法が好適である。このように、選択メモリセルＭＣＳに与える閾値電圧Ｖｔｈの値により、図８の動作と図１０の動作を切り替えることにより、書き込み速度の向上と、素子間干渉の抑制とを両立させることができる。
【００４７】
以上説明したように、第１の実施の形態は、選択メモリセルＭＣＳに与える閾値電圧の大小により、書き込み動作時に非選択ワード線に与える書き込みパス電圧の大小を切り替えるものであり、これにより、書き込み動作の速度の低下を抑えつつ、隣接メモリセルに対する素子間干渉を抑制している。
【００４８】
第１の実施の形態の効果を図１１〜図１３を参照して説明する。
図１１及び図１２は、公知の装置における書き込み動作を行った場合における、電荷蓄積層１２４における電荷蓄積状態を示す概念図である。また、図１３は、第１の実施の形態における、電荷蓄積層１２４における電荷蓄積状態を示す概念図である。図１１〜図１３において、網掛け表示の部分が、電荷蓄積層１２４における蓄積電荷が存在する領域を示している。
【００４９】
ここでは、選択メモリセルＭＣＳがメモリセルＭＣ４である場合を考える。この場合において、非選択ワード線ＷＬに印加される電圧が、ビット線ＢＬ側も、ソース線側ＳＬ側も同一の電圧ＶｐａｓｓＢＬである場合、電荷蓄積層１２４に蓄積される電荷の存在する領域が、選択メモリセルＭＣ４と隣接非選択メモリセルＭＣ３との間、及び選択メモリセルＭＣ４と隣接非選択メモリセルＭＣ５との間で重複する可能性がある。図１１のように下位ページを書き込む場合には、選択メモリセルＭＣ４での電荷蓄積層１２４への蓄積電荷が少なく、この場合は、蓄積電荷が存在する領域が重複する可能性は少ない。しかしながら、図１２のように上位ページを書き込む場合には、選択メモリセルＭＣ４での電荷蓄積層１２４への蓄積電荷が多く、この場合には、蓄積電荷が存在する領域が隣接セル間で重複する可能性が高い。蓄積電荷が存在する領域が重複し、その領域が大きい場合、その重複領域を介して電荷が移動し、これにより非選択メモリセルにおいて閾値電圧の予期しない変化が生じる可能性がある。例えば、メモリセルＭＣ４を選択セルとした書き込み動作において、目標とする閾値電圧Ｖｔｈが大きく、そのため選択メモリセルＭＣ４への注入電荷が大量である場合、選択メモリセルＭＣ４の電荷蓄積層１２４において蓄積電荷が存在する領域が隣接非選択メモリセルＭＣ３及びＭＣ５の方向に向けて広がる。これにより、隣接非選択メモリセルＭＣ３及びＭＣ５の閾値電圧を決定していた蓄積電荷の分布が変動し、隣接非選択メモリセルＭＣ３及びＭＣ５の閾値電圧が変化してしまう。これは、選択メモリセルＭＣ４の書き込み動作が、隣接非選択メモリセルＭＣ３、ＭＣ５の閾値電圧を変動させてしまうことを意味する。特に、選択メモリセルＭＣ４の閾値電圧Ｖｔｈを高い値、例えば３Ｖ以上にまで上昇させる場合には、その傾向が顕著である。以上のような非選択メモリセルにおける閾値電圧の予期しない変化が、「素子間干渉」である。
【００５０】
そこで、この第１の実施の形態では、選択メモリセルＭＣＳよりもビット線ＢＬ側に位置する非選択ワード線ＷＬには、高い電圧値を有する書き込みパス電圧ＶｐａｓｓＢＬを印加し、選択メモリセルＭＣＳよりもソース線ＳＬ側に位置する非選択ワード線ＷＬにのみ、低い電圧値を有する書き込みパス電圧ＶｐａｓｓＳＬ(＜ＶｐａｓｓＢＬ)を印加する。こうすることで、図１３に示すように、選択メモリセルＭＣＳ（ＭＣ４）のソース線ＳＬ側の端部の電荷蓄積層１２４における蓄積電荷濃度が、選択メモリセルＭＣＳ（ＭＣ４）のビット線ＢＬ側の端部の電荷蓄積層１２４における蓄積電荷濃度に比べ小さくなる。これにより、図１４に示すように、選択メモリセルＭＣ４においては、電荷蓄積層１２４における蓄積電荷が存在する領域はビット線ＢＬ側に偏り、選択メモリセルＭＣ４とソース線ＳＬ側の隣接非選択メモリセルＭＣ３との間では、蓄積電荷が存在する領域が重複することを防止することができる。このため、選択メモリセルＭＣ４への電荷注入のうち、ソース線ＳＬ側からの端部からの電荷注入が減少させることができる。
これだけでも、選択メモリセルＭＣ４への書き込み動作が、ソース線ＳＬ側に隣接した隣接非選択メモリセルＭＣ３が既に保持してある蓄積電荷量を変動させるという影響は減らすことができる。すなわち、選択メモリセルＭＣ４の書き込み動作が、ソース線ＳＬ側の隣接非選択メモリセルＭＣ３の閾値電圧を変動させる影響を減らすことができる。
一方で、ビット線ＢＬ側の隣接非選択メモリセルＭＣ５に印加される書き込みパス電圧は同様にＶｐａｓｓＢＬであるため、選択メモリセルＭＣ４への書き込み動作が、ビット線ＢＬ側方向に隣接する非選択メモリセルＭＣ５の閾値電圧を変動させる可能性は残る。しかしながら、書き込み動作は、ソース線ＳＬ側のメモリセルＭＣ１から順にビット線ＢＬに近づく方向に行われる（ＭＣ１→ＭＣ２→ＭＣ３・・・）。このような順序に従った書き込み動作を、上述の通りにベリファイ読み出し動作を行いがら行えば、メモリセルＭＣ４への書き込み動作時に書き込み動作前から比べずれたメモリセルＭＣ５の閾値電圧（蓄積電荷）は、メモリセルＭＣ５への書き込み動作を行う際に修正される。すなわち、ソース線ＳＬ側からビット線ＢＬ側方向へと順番に書き込み対象のメモリセルを選択して書き込み動作を行えば、選択メモリセルＭＣＳのビット線ＢＬ側の隣接非選択セルの閾値変動を結果的に減らすことができる。選択メモリセルＭＣ４の閾値電圧Ｖｔｈを高い値、例えば３Ｖ以上にまで上昇させる場合には、このような第１の実施の形態の書き込み動作を行えば、書き込み動作の所要時間を短縮しつつ、素子間干渉を有効に抑制することが可能になる。
【００５１】
図１５は、選択メモリセルＭＣＳに与えるべき閾値電圧Ｖｔｈ＠ＭＣＳと、その際の隣接非選択メモリセルにおける閾値電圧の変動量ΔＶｔｈとの関係を、非選択ワード線に与える書き込みパス電圧の値ごとに示すグラフである。このグラフ中、黒丸のドットの曲線は、すべての非選択ワード線に高い書き込みパス電圧ＶｐａｓｓＢＬを与える、公知の方法の場合を示している。また、白丸、矩形、及び菱形のグラフは、選択メモリセルＭＣＳよりもソース線ＳＬ側に位置する非選択ワード線ＷＬにおいて、ビット線ＢＬ側におけるよりも低い書き込みパス電圧ＶｐａｓｓＳＬを与え、その電圧値をＶ１、Ｖ２、Ｖ３（Ｖ１＞Ｖ２＞Ｖ３）に設定した場合を示している。
【００５２】
図１５から明らかなように、選択メモリセルＭＣＳに与えるべき閾値電圧Ｖｔｈ＠ＭＣＳが小さい場合には、非選択ワード線ＷＬに与える書き込みパス電圧の値に拘わらず、閾値電圧の変動量ΔＶｔｈは小さい値に抑制される。しかし、選択メモリセルＭＣＳに与えるべき閾値電圧Ｖｔｈ＠ＭＣＳが大きくなるにつれて、非選択ワード線ＷＬに与える書き込みパス電圧の影響が大きくなることが分かる。すべての非選択ワード線に高い書き込みパス電圧ＶｐａｓｓＢＬを与える場合には、隣接非選択メモリセルにおける閾値電圧の変動量ΔＶｔｈが大きくなる。これに対し、選択メモリセルＭＣＳよりもソース線ＳＬ側に位置する非選択ワード線ＷＬに書き込みパス電圧ＶｐａｓｓＳＬを印加した場合には、変動量は小さくなり、電圧ＶｐａｓｓＳＬの電圧値がＶ１、Ｖ２、Ｖ３・・・と小さくなるに従い、変動量ΔＶｔｈは更に小さくなる。
【００５３】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１６を参照して説明する。この第２の実施の形態の半導体記憶装置の構造は第１の実施の形態と同様であるので、重複する説明は省略する。この第２の実施の形態では、書き込み動作時の電圧の印加が第１の実施の形態と異なっている。
【００５４】
この第２の実施の形態では、図１６に示すように、選択メモリセルＭＣＳ、例えばＭＣ４に対し書き込み動作を行う場合において、ソース線ＳＬ側において選択メモリセルＭＣ４と隣接するワード線ＷＬ３にのみ低い書き込みパス電圧ＶｐａｓｓＳＬを与え、ワード線ＷＬ３よりもソース線ＳＬ側に位置する非選択ワード線ＷＬには、高い書き込みパス電圧ＶｐａｓｓＢＬを与える。この点が第１の実施の形態と異なっている。なお、この図１６の電圧印加を行うのは、選択メモリセルＭＣＳに与える閾値電圧Ｖｔｈが所定値（例えば３Ｖ）以上である場合の場合であり、所定値未満である場合には、図８の動作を行う。この点は、第１の実施の形態と同一である。このように、選択メモリセルＭＣ４とソース線ＳＬ側で隣接する非選択ワード線ＷＬ３にのみ書き込みパス電圧ＶｐａｓｓＳＬを与える方式であっても、選択メモリセルＭＣ４と隣接非選択メモリセルＭＣ３との間での素子間干渉は十分に抑制される。したがって、この第２の実施の形態によれば、第１の実施の形態と略同一の効果を得ることができる。
【００５５】
［第３の実施の形態］
次に、第３の実施の形態に係る半導体記憶装置を、図１７を参照して説明する。この第３の実施の形態の半導体記憶装置の構造は第１の実施の形態と同様であるので、重複する説明は省略する。この第３の実施の形態では、書き込み動作時の電圧の印加が第１の実施の形態と異なっている。
【００５６】
この第３の実施の形態は、選択メモリセルＭＣＳ、例えばＭＣ４に対し書き込み動作を行う場合において、選択メモリセルＭＣ４よりもソース線側に位置するワード線ＷＬ１〜３に書き込みパス電圧ＶｐａｓｓＢＬよりも低い書き込みパス電圧を与える。この点は第１の実施の形態と同一である。
ただし、この第３の実施の形態では、ソース線ＳＬと選択メモリセルＭＣＳとの間に複数の非選択ワード線ＷＬがある場合、選択メモリセルＭＣＳより遠い非選択ワード線ＷＬほど低い電圧を与えられている。すなわち、図１７の場合、非選択ワード線ＷＬ３、ＷＬ２、ＷＬ１に与えられる電圧は、それぞれＶｐａｓｓＳＬ３、ＶｐａｓｓＳＬ２、ＶｐａｓｓＳＬ１であり、ＶｐａｓｓＳＬ３＞ＶｐａｓｓＳＬ２＞ＶｐａｓｓＳＬ１の関係を与えられている。この点が第１の実施の形態と異なっている。
【００５７】
なお、この図１７の電圧印加を行うのは、選択メモリセルＭＣＳに与える閾値電圧Ｖｔｈが所定値（例えば３Ｖ）以上である場合の場合であり、所定値未満である場合には、図８の動作を行う。この点は、第１の実施の形態と同一である。
この第３の実施の形態によっても、第１の実施の形態と略同一の効果を得ることができる。
【００５８】
［第４の実施の形態］
次に、第４の実施の形態に係る半導体記憶装置を、図１８を参照して説明する。この第４の実施の形態の半導体記憶装置の構造は第１の実施の形態と同様であるので、重複する説明は省略する。この第４の実施の形態では、書き込み動作時の電圧の印加が第１の実施の形態と異なっている。
【００５９】
この第４の実施の形態では、図１８に示すように、第１の電圧印加動作と、第２の電圧印加動作とを繰り返すものであり、この点前述の実施の形態と異なっている。第１の電圧印加動作は、すべての非選択ワード線ＷＬに同一の書き込みパス電圧ＶｐａｓｓＢＬを印加する、公知の装置での方法と同一の電圧印加動作である。一方、第２の電圧印加動作は、選択メモリセルＭＣＳよりもビット線ＢＬ側に位置する非選択ワード線ＷＬには書き込みパス電圧ＶｐａｓｓＢＬを与え、選択メモリセルＭＣＳよりもソース線ＳＬ側に位置する非選択ワード線ＷＬには、書き込みパス電圧ＶｐａｓｓＢＬよりも小さい電圧ＶｐａｓｓＳＬを与える電圧印加動作である。この２つの電圧印加動作を、例えば１回ずつ交互に行う。第１の電圧印加動作は、公知の方法と同一であるので、素子間干渉は大きいが、第２の電圧印加動作は素子間干渉が抑制されている。第１の電圧印加動作と第２の電圧印加動作とを１つの書き込み動作の中で例えば交互に行うことで、素子間干渉が抑制され得る。なお、この第４の実施の形態の動作は、前述の実施の形態と同様に、選択メモリセルＭＣＳに与えるべき閾値電圧Ｖｔｈが所定値以上である場合に限って実行され、所定値未満である場合には、前述の実施の形態と同様に、公知の方法（図８）が使用され得る。
【００６０】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンドＩ／Ｆ、  ７・・・ステートマシン、  ９・・・ホスト、  １０・・・電圧生成回路、  ＭＢ・・・メモリブロック、  ＭＣ・・・メモリセル、  ＳＴＤ，ＳＴＳ、ＳＴＳｂ・・・選択ゲートトランジスタ、  ＭＳ・・・メモリストリング、ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＳＧＤ、ＳＧＳ、ＳＧＳｂ・・・選択ゲート線、  ＭＦ・・・メモリフィンガー、  ＬＩ・・・ソース線コンタクト、  １０１・・・基板、  １０２・・・導電層、  １０５・・・メモリ柱状体、  １２１・・・コア絶縁層、  １２２・・・半導体層、  １２３・・・トンネル絶縁層、  １２４・・・電荷蓄積層、  １２５・・・ブロック絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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