(57)【要約】【課題】、簡易な方法でポリシリコン膜中の不純物イオンの外方拡散を防止する半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、ポリシリコン膜に不純物イオンを注入する工程（ａ）と、前記ポリシリコン膜の所望の領域上にシリサイド膜を形成するための第１の酸化シリコン膜２０を形成する工程（ｂ）と、前記第１の酸化シリコン膜が形成された状態で前記ポリシリコン膜にＲＴＡを行うことで、前記ポリシリコン膜の不純物イオンを活性化させる工程（ｃ）と、前記第１の酸化シリコン膜に形成されたパターンに従って前記ポリシリコン膜の前記所望の領域にシリサイド膜を形成する工程（ｄ）と、を具備する。【選択図】図３
2018160505.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコン膜に不純物イオンを注入する工程（ａ）と、
前記ポリシリコン膜の所望の領域上にシリサイド膜を形成するための第１の酸化シリコ
ン膜を形成する工程（ｂ）と、
前記第１の酸化シリコン膜が形成された状態で前記ポリシリコン膜にＲＴＡを行うこと
で、前記ポリシリコン膜の不純物イオンを活性化させる工程（ｃ）と、
前記第１の酸化シリコン膜に形成されたパターンに従って前記ポリシリコン膜の前記所
望の領域にシリサイド膜を形成する工程（ｄ）と、
を具備する半導体装置の製造方法。
【請求項２】
前記工程（ａ）の前、または前記工程（ａ）と前記工程（ｂ）の間に、前記ポリシリコ
ン膜を加工することで、抵抗体を形成する工程（ｅ）を有する請求項１に記載の半導体装
置の製造方法。
【請求項３】
前記工程（ｂ）と前記工程（ｃ）の間に、前記ポリシリコン膜の前記所望の領域上に位
置する前記第１の酸化シリコン膜を除去することで、前記第１の酸化シリコン膜にパター
ンを形成し、前記第１の酸化シリコン膜をマスクとして前記ポリシリコン膜に酸素プラズ
マ処理を行うことで、前記ポリシリコン膜の前記所望の領域に第２の酸化シリコン膜を形
成する工程を有し、
前記工程（ｃ）と前記工程（ｄ）の間に、前記第２の酸化シリコン膜を除去する工程を
有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）と前記工程（ｄ）の間に、前記ポリシリコン膜の前記所望の領域上に位
置する前記第１の酸化シリコン膜を除去することで、前記第１の酸化シリコン膜にパター
ンを形成する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、前記ポリシリコン膜を加工することで、前記抵抗体及びトランジス
ターのゲート電極を形成する工程である請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には以下のような半導体装置の製造方法が記載されている。
基板にポリシリコン膜を成膜し、このポリシリコン膜に所定のパターンを形成する前に
前記ポリシリコン膜に不純物イオンを注入する。次いで、このポリシリコン膜上に酸化シ
リコン膜からなる拡散防止膜を成膜する。次いで、このポリシリコン膜に注入した不純物
イオンを活性化させるための熱処理を行う。次いで、拡散防止膜を除去する。次いで、ポ
リシリコン膜に所定のパターンを形成することによりゲート電極と抵抗素子とを形成する
。
【０００３】
上記の半導体装置の製造方法では、ポリシリコン膜を熱処理する前に、そのポリシリコ
ン膜上に拡散防止膜を成膜するため、その熱処理により不純物イオンがポリシリコン膜の
外部へ放出される外方拡散を防ぐことができる。しかし、専用の拡散防止膜を利用するた
め、拡散防止膜の成膜と除去の工程を追加することになる。その結果、工程が複雑になる
と共にコストアップの要因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２４４１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様は、簡易な方法でポリシリコン膜中の不純物イオンの外方拡散を
防止する半導体装置の製造方法に関連している。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る半導体装置の製造方法は、ポリシリコン膜に不純物イオンを
注入する工程（ａ）と、前記ポリシリコン膜の所望の領域上にシリサイド膜を形成するた
めの第１の酸化シリコン膜を形成する工程（ｂ）と、前記第１の酸化シリコン膜が形成さ
れた状態で前記ポリシリコン膜にＲＴＡを行うことで、前記ポリシリコン膜の不純物イオ
ンを活性化させる工程（ｃ）と、前記第１の酸化シリコン膜に形成されたパターンに従っ
て前記ポリシリコン膜の前記所望の領域にシリサイド膜を形成する工程（ｄ）と、を具備
する。
【０００７】
本発明の第１の態様によれば、第１の酸化シリコン膜が形成された状態でポリシリコン
膜にＲＴＡを行うことで、前記ポリシリコン膜の不純物イオンを活性化させる。この際、
ポリシリコン膜上に第１の酸化シリコン膜が形成されているため、ポリシリコン膜の不純
物イオンが外方に拡散することを抑制することができる。
【０００８】
また、本発明の第１の態様において、前記工程（ａ）の前、または前記工程（ａ）と前
記工程（ｂ）の間に、前記ポリシリコン膜を加工することで、抵抗体を形成する工程（ｅ
）を有するとよい。このような場合でもポリシリコン膜の不純物イオンが外方に拡散する
ことを抑制することができる。
【０００９】
また、本発明の第１の態様において、前記工程（ｂ）と前記工程（ｃ）の間に、前記ポ
リシリコン膜の前記所望の領域上に位置する前記第１の酸化シリコン膜を除去することで
、前記第１の酸化シリコン膜にパターンを形成し、前記第１の酸化シリコン膜をマスクと
して前記ポリシリコン膜に酸素プラズマ処理を行うことで、前記ポリシリコン膜の前記所
望の領域に第２の酸化シリコン膜を形成する工程を有し、前記工程（ｃ）と前記工程（ｄ
）の間に、前記第２の酸化シリコン膜を除去する工程を有するとよい。これにより、ポリ
シリコン膜にＲＴＡにより不純物イオンを活性化させる際、ポリシリコン膜上に第１及び
第２の酸化シリコン膜が形成されているため、ポリシリコン膜の不純物イオンの外方拡散
を抑制することができる。
【００１０】
また、本発明の第１の態様において、前記工程（ｃ）と前記工程（ｄ）の間に、前記ポ
リシリコン膜の前記所望の領域上に位置する前記第１の酸化シリコン膜を除去することで
、前記第１の酸化シリコン膜にパターンを形成する工程を有するとよい。このような場合
でもポリシリコン膜の不純物イオンが外方に拡散することを抑制することができる。
【００１１】
また、本発明の第１の態様において、前記工程（ｅ）は、前記ポリシリコン膜を加工す
ることで、前記抵抗体及びトランジスターのゲート電極を形成する工程であるとよい。こ
のような場合でもポリシリコン膜の不純物イオンが外方に拡散することを抑制することが
できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の
構成要素には同一の参照符号を付して、重複する説明を省略する。
【００１４】
＜第１の実施形態＞
図１乃至図５は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するため
の断面図である。
【００１５】
図１に示すように、シリサイドが形成されていないポリシリコン抵抗が配置されるノン
シリサイドポリシリコン抵抗領域１２、シリサイドが形成されたポリシリコン抵抗が配置
されるシリサイドポリシリコン抵抗領域１３及びトランジスターが配置されるトランジス
ター領域（図示せず）を有するシリコン基板１１にＳｉＯ２からなる素子分離膜１４ａ，
１４ｂを形成する。素子分離膜１４ａ，１４ｂはＬＯＣＯＳ酸化膜からなる素子分離膜で
もよいし、トレンチ素子分離膜でもよい。素子分離膜１４ａはノンシリサイドポリシリコ
ン抵抗領域１２に形成され、素子分離膜１４ｂはシリサイドポリシリコン抵抗領域１３に
形成される。
【００１６】
次に、トランジスター領域のシリコン基板１１の表面にＳｉＯ２からなるゲート絶縁膜
（図示せず）を形成する。次いで、このゲート絶縁膜及び素子分離膜１４ａ，１４ｂを含
むシリコン基板１１の全面上にポリシリコン膜をＣＶＤ(Chemical vapor deposition)法
により成膜する。
【００１７】
この後、フォトリソグラフィ技術及びエッチング技術によりポリシリコン膜を加工する
。詳細には、ポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露
光、現像することで、ポリシリコン膜上にレジストパターン（図示せず）を形成する。こ
のレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、素子
分離膜１４ａ上に第１の抵抗体１５が形成され、素子分離膜１４ｂ上に第２の抵抗体１６
が形成され、ゲート絶縁膜上にトランジスターのゲート電極（図示せず）が形成される。
次いで、第１及び第２の抵抗体１５，１６、ゲート電極それぞれの上に残存するレジスト
パターンを酸素プラズマによるアッシング処理によって除去する。この処理によってレジ
ストパターンが除去される際に、第１及び第２の抵抗体１５，１６、ゲート電極それぞれ
の表面に薄いＳｉＯ２膜１８が形成される。なお、本実施形態では、第１及び第２の抵抗
体１５，１６、ゲート電極それぞれの表面に薄いＳｉＯ２膜１８が形成されるが、第１及
び第２の抵抗体１５，１６、ゲート電極それぞれの表面にＳｉＯ２膜１８が形成されず、
ポリシリコン膜が露出した状態であってもよい。また、第１及び第２の抵抗体１５，１６
を抵抗体と呼んでもよい。
【００１８】
次に、ゲート電極をマスクとしてシリコン基板１１に不純物イオンを注入することでＬ
ＤＤ(Lightly Doped Drain)領域を形成する。このイオン注入の際は、第１及び第２の抵
抗体１５，１６をレジストマスクによって覆っておくとよい。次いで、ゲート電極、第１
及び第２の抵抗体１５，１６それぞれの側壁にＳｉＯ２からなるサイドウォール１７を形
成する。
【００１９】
この後、図２に示すように、第１及び第２の抵抗体１５，１６にＮ型またはＰ型の不純
物イオン１９を注入するとともに、ゲート電極及びサイドウォールをマスクとしてトラン
ジスターのソース領域及びドレイン領域にＮ型またはＰ型の不純物イオン１９を注入する
。不純物イオン１９には例えばボロン、リン、ヒ素などを用いることができる。なお、本
実施形態では、第１及び第２の抵抗体１５，１６への不純物イオン１９の注入工程とソー
ス領域及びドレイン領域への不純物イオン１９の注入工程を兼用しているが、兼用せずに
別々の工程で不純物イオンを注入することも可能である。
【００２０】
次に、図３に示すように、第１及び第２の抵抗体１５，１６、ゲート電極を含む全面上
にＣＶＤ法により厚さ８０ｎｍの第１の酸化シリコン膜２０を成膜する。この際の成膜温
度は例えば６７０℃である。第１の酸化シリコン膜２０は、ノンシリサイド領域を形成す
るための膜、即ち、後の工程で第１の抵抗体１５にシリサイドが形成されないようにする
ための膜である。
【００２１】
なお、本実施形態では、図２に示すイオン注入の工程の前に、第１及び第２の抵抗体１
５，１６、ゲート電極を形成するためのポリシリコン膜の加工工程を行っているが、これ
に限定されるものではなく、図２に示す工程と図３に示す第１の酸化シリコン膜２０を成
膜する工程の間に、第１及び第２の抵抗体１５，１６、ゲート電極を形成するためのポリ
シリコン膜の加工工程を行ってもよい。
【００２２】
この後、第１及び第２の抵抗体１５，１６のポリシリコン膜にＲＴＡ(Rapid Thermal A
nnealing)による熱処理を行う。具体的には、第１及び第２の抵抗体１５，１６が例えば
１０２０℃に加熱され、その内部の不純物イオンを活性化させる。この際、第１及び第２
の抵抗体１５，１６とトランジスター領域が例えば厚さ８０ｎｍの第１の酸化シリコン膜
２０によって覆われている。そのため、第１及び第２の抵抗体１５，１６の不純物イオン
とトランジスターの不純物イオンが外方に拡散することを抑制することができる。
【００２３】
次に、図４に示すように、フォトリソグラフィ技術及びウェットエッチング技術により
第１の酸化シリコン膜２０を加工する。即ち、第２の抵抗体１６のポリシリコン膜のシリ
サイド領域上に位置する第１の酸化シリコン膜２０を除去する。これにより、第１の酸化
シリコン膜２０にパターンを形成する。
詳細には、第１の酸化シリコン膜２０上にフォトレジスト膜を塗布し、このフォトレジ
スト膜を露光、現像することで、第１の酸化シリコン膜２０上にレジストパターン（図示
せず）を形成する。このレジストパターンをマスクとして第１の酸化シリコン膜２０をウ
ェットエッチングすることで、第１の抵抗体１５上に第１の酸化シリコン膜２０ａが残さ
れ、第２の抵抗体１６上には第１の酸化シリコン膜２０が除去される。次いで、第１の酸
化シリコン膜２０ａ上に残存するレジストパターンを除去する。
【００２４】
この後、図５に示すように、第１の酸化シリコン膜２０ａをマスクとして（第１の酸化
シリコン膜２０に形成されたパターンに従って）、第２の抵抗体１６の上面（ポリシリコ
ン膜のシリサイド領域）にシリサイド膜２１を形成する。詳細には、第１の酸化シリコン
膜２０ａ及び第２の抵抗体１６を含む全面上にＣｏまたはＴｉなどの金属膜を成膜し、そ
の金属膜及び第２の抵抗体１６を加熱することで、第２の抵抗体１６の上面にシリサイド
膜２１を形成する。この際、第１の抵抗体１５の上面は第１の酸化シリコン膜２０ａが形
成されているため、第１の抵抗体１５の上面にはシリサイド膜が形成されない。
【００２５】
このようにして、シリサイドポリシリコン抵抗領域１３にはシリサイド膜２１を有する
第２の抵抗体１６が形成され、ノンシリサイドポリシリコン抵抗領域１２にはシリサイド
膜を有しない第１の抵抗体１５が形成される。
【００２６】
次に、第１及び第２の抵抗体１５，１６、トランジスターのゲート電極を含む全面上に
ＣＶＤ法によりＳｉＯ２からなる層間絶縁膜（図示せず）を成膜する。次いで、この層間
絶縁膜をフォトリソグラフィ技術及びエッチング技術により加工することで、第１及び第
２の抵抗体１５，１６、トランジスターのゲート電極、ソース領域及びドレイン領域それ
ぞれの上に位置する層間絶縁膜にコンタクトホール（図示せず）を形成する。なお、第１
の抵抗体１５であってもコンタクトホールが形成される部分にはシリサイド膜が形成され
ていることが好ましい。次いで、コンタクトホール内及び層間絶縁膜上に配線（図示せず
）を形成する。このようにして、シリサイド膜を有しない第１の抵抗体１５を含む第１の
抵抗素子、シリサイド膜２１を有する第２の抵抗体１６を含む第２の抵抗素子及びゲート
電極とソース領域とドレイン領域を含むトランジスター（図示せず）を形成する。
【００２７】
上記第１の実施形態によれば、ＲＴＡによる１０２０℃の温度の熱処理を行うことで、
第１及び第２の抵抗体１５，１６の内部の不純物イオンを活性化させる。この際、第１及
び第２の抵抗体１５，１６が数十ｎｍレベルの厚さの第１の酸化シリコン膜２０によって
覆われているため、第１及び第２の抵抗体１５，１６の不純物イオンが外方に拡散するこ
とを抑制することができる。そして、この第１の酸化シリコン膜２０はポリシリコン膜に
ノンシリサイド領域を形成するための膜であるから専用の拡散防止膜を形成する工程の追
加を伴わずに不純物イオンの外方拡散を抑制することができる。従って、第１及び第２の
抵抗体１５，１６の抵抗値のばらつきを減少させることができる。その結果、アナログ回
路等の高精度な抵抗値が求められる製品に第１及び第２の抵抗体１５，１６を使用した場
合、抵抗値のばらつきによる特性変動や歩留りの低下を抑制することができる。
【００２８】
また、０．１８μｍプロセスのシリサイド膜が形成されていない第１の抵抗体１５を作
製し、その第１の抵抗体１５のばらつきを測定した結果、第１の抵抗体１５にＮ型不純物
イオンを注入した場合は抵抗ばらつきが４％から３％に減少し、第１の抵抗体１５にＰ型
不純物イオンを注入した場合は抵抗ばらつきが６％から４％に減少することが確認された
。
【００２９】
また、図３に示す第１の酸化シリコン膜２０を成膜する際の成膜温度は６７０℃と低い
ため、第１及び第２の抵抗体１５，１６からの外方拡散はほとんど発生しないと考えられ
る。
【００３０】
また、本実施形態では、ＲＴＡによる１０２０℃の温度の熱処理を行う際、トランジス
ター領域は第１の酸化シリコン膜２０で覆われている。このため、トランジスターのゲー
ト電極の内部の不純物イオンが外方に拡散することを抑制することができる。その結果、
トランジスターの特性のばらつき（例えば閾値電圧の上昇やばらつき）を抑制することが
できる。
【００３１】
＜第２の実施形態＞
図６乃至図８は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するため
の断面図である。
【００３２】
図１及び図２に示す工程までは第１の実施形態と同様に行う。
次に、図６に示すように、第１及び第２の抵抗体１５，１６、ゲート電極を含む全面上
にＣＶＤ法により例えば厚さ８０ｎｍの第１の酸化シリコン膜を成膜する。この際の成膜
温度は例えば６７０℃である。次いで、フォトリソグラフィ技術及びウェットエッチング
技術により第１の酸化シリコン膜を加工する。これにより、第１の抵抗体１５上に第１の
酸化シリコン膜２０ａが残され、第２の抵抗体１６上には第１の酸化シリコン膜が残され
ない。
【００３３】
次に、図７に示すように、第１の酸化シリコン膜２０ａをマスクとして第２の抵抗体１
６のポリシリコン膜に酸素プラズマ処理を行い、第２の抵抗体１６のシリサイド領域に第
２の酸化シリコン膜２３を形成する。第２の酸化シリコン膜２３の膜厚は例えば５〜１０
ｎｍである。
【００３４】
次いで、第１及び第２の抵抗体１５，１６のポリシリコン膜にＲＴＡによる熱処理を行
うことで、第１及び第２の抵抗体１５，１６が例えば１０２０℃に加熱され、その内部の
不純物イオンを活性化させる。この際、第１の抵抗体１５が厚さ８０ｎｍの第１の酸化シ
リコン膜２０ａによって覆われている。そのため、第１の抵抗体１５の不純物イオンが外
方に拡散することを抑制することができる。また、第２の抵抗体１６及びトランジスター
のゲート電極が膜厚５〜１０ｎｍの第２の酸化シリコン膜２３によって覆われている。そ
のため、第２の抵抗体１６及びトランジスターのゲート電極の不純物イオンが外方に拡散
することを抑制することができる。ここで、第２の酸化シリコン膜２３の膜厚は第１の酸
化シリコン膜２０ａより薄いが、後の工程でシリサイド膜が形成される第２の抵抗体１６
は第１の抵抗体１５より抵抗値が低いため、抵抗値のばらつきの影響は少ない。
【００３５】
この後、図８に示すように、第１の酸化シリコン膜２０ａをマスクとして（第１の酸化
シリコン膜に形成されたパターンに従って）、第２の抵抗体１６の上面（ポリシリコン膜
のシリサイド領域）にシリサイド膜２１を形成する。この際、第１の抵抗体１５の上面は
第１の酸化シリコン膜２０ａが形成されているため、第１の抵抗体１５の上面にはシリサ
イド膜が形成されない。
【００３６】
このようにして、シリサイドポリシリコン抵抗領域１３にはシリサイド膜２１を有する
第２の抵抗体１６が形成され、ノンシリサイドポリシリコン抵抗領域１２にはシリサイド
膜を有しない第１の抵抗体１５が形成される。
【００３７】
この後、第１の実施形態と同様の方法で、層間絶縁膜（図示せず）、コンタクトホール
（図示せず）、配線（図示せず）を形成する。
【００３８】
上記第２の実施形態によれば、ＲＴＡによる１０２０℃の温度の熱処理を行うことで、
第１及び第２の抵抗体１５，１６の内部の不純物イオンを活性化させる。この際、第１の
抵抗体１５が数十ｎｍレベルの厚さの第１の酸化シリコン膜２０ａによって覆われている
ため、第１の抵抗体１５の不純物イオンが外方に拡散することを抑制することができる。
また、第２の抵抗体１６及びゲート電極が第２の酸化シリコン膜２３によって覆われてい
るため、第２の抵抗体１６及びトランジスターのゲート電極の不純物イオンが外方に拡散
することを抑制することができる。従って、第１及び第２の抵抗体１５，１６の抵抗値の
ばらつきを減少させることができる。
【００３９】
また、第１及び第２の抵抗体１５，１６の内部の不純物イオンを活性化させるためのＲ
ＴＡによる熱処理を行う際、第１の実施形態では数十ｎｍレベルの厚さの第１の酸化シリ
コン膜２０ａがシリコン基板１１の全面を覆っているのに対し、第２の実施形態では数十
ｎｍレベルの厚さの第１の酸化シリコン膜２０ａがシリコン基板１１の全面を覆っていな
い。そのため、上記の熱処理の際の膜応力を第１の実施形態の場合より緩和することがで
きる。従って、膜応力による不具合の発生を抑制することができる。
【００４０】
また、上記の第１及び第２の実施形態を適宜組合せて実施することも可能である。
【００４１】
なお、本願において、特定のＡ（以下「Ａ」という）の上（又は下）に特定のＢ（以下
「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（又は下）に直接Ｂを
形成する（Ｂが形成される）場合に限定されない。Ａの上（又は下）に本発明の作用効果
を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含まれる
。
【００４２】
また、上（又は下）との表現による構成は、必ずしも一方向に限定されるものではなく
、例えばＡの上（又は下）にＢを形成する（Ｂが形成される）というとき、半導体装置が
天地逆転して使用される際には、Ａの下（又は上）にＢを形成する（Ｂが形成される）と
いう場合も含まれる。
【符号の説明】
【００４３】
１１…シリコン基板、１２…ノンシリサイドポリシリコン抵抗領域、１３…シリサイド
ポリシリコン抵抗領域、１４ａ，１４ｂ…素子分離膜、１５…第１の抵抗体、１６…第２
の抵抗体、１７…サイドウォール、１８…ＳｉＯ２膜、１９…不純物イオン、２０，２０
ａ…第１の酸化シリコン膜、２１…シリサイド膜、２３…第２の酸化シリコン膜。
【図１】
2018160505.tif 000003
【図２】
2018160505.tif 000004
【図３】
2018160505.tif 000005
【図４】
2018160505.tif 000006
【図５】
2018160505.tif 000007
【図６】
2018160505.tif 000008
【図７】
2018160505.tif 000009
【図８】
2018160505.tif 000010