【事件の表示】
　平成　５年特許願第２１５６１６号「マイクロコンピュータ」拒絶査定に対する審判事件［平成　７年　３月１０日出願公開、特開平　７−　６４７８４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
  本願は、平成５年８月３１日の出願であって、その特許請求の範囲の請求項１に係る発明は、手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるものである。
「単一半導体基板上に少なくとも、命令を解読し実行する命令実行部と、プログラムが格納されるプログラムメモリとしてのＲＯＭと、ＲＡＭと、前記ＲＯＭと前記ＲＡＭのアドレスを順次指し示し、内容を出力させるプログラムカウンタと、外部からデータを取得するインタフェース手段とを集積したマイクロコンピュータにおいて、
　前記インタフェース手段を介しマイクロコンピュータ外部から取得する特定アドレス情報を記憶する記憶手段と、
　前記記憶手段の内容と前記プログラムカウンタの内容とを比較し、一致した場合には選択信号を出力する比較手段と、
　前記命令実行部が実行可能で、プログラムの実行番地を変更する分岐命令を出力する分岐命令出力手段と、
　前記選択信号が真のときは前記分岐命令を選択し、前記選択信号が偽のときは前記ＲＯＭの内容を選択し、前記命令実行部に供給する選択手段を有し、
　前記命令実行部は、前記ＲＯＭに格納されたプログラムに従って、マイクロコンピュータ外部から前記インタフェース手段を介し前記特定アドレス情報を取得し、前記特定アドレス情報を前記記憶手段に格納し、前記選択信号が真のときは前記分岐命令を実行し、前記特定アドレス情報とは異なるアドレスから始まる、前記ＲＡＭに格納されたプログラムを実行することを特徴とするマイクロコンピュータ。」
２．引用例記載の発明
　これに対して、原査定の拒絶理由に引用された特開昭６３−１５６２３１号公報（以下、引用例という）には、以下の事項が記載されている。
（１）「本発明は、このような事情に鑑み、創案されたもので、ＲＯＭに格納されたプログラムに修正の必要が生じた場合でも、ＲＯＭを交換することなしに、フロッピーディスク等の媒体で修正データが提供され、実効的に修正プログラムがプロセッサで実行されて、カスタマーエンジニアの作業が不要で、迅速な対応が可能なリードオンリーメモリ内命令の変更方法を提供することを目的としている。」（第２頁左下欄第１２行乃至第２０行より抽出）
（２）「プロセッサ１、リードオンリーメモリ２及びランダムアクセスメモリ３を備えて成る情報処理装置において、第１図に本発明の基本的な原理を示すように、リードオンリーメモリ２の変更すべきプログラムのアドレスを設定する変更アドレス設定レジスタ６と、ランダムアクセスメモリ３内の修正プログラムのアドレス及びジャンプ命令コードを設定する修正プログラムアドレスレジスタ７と、リードオンリープログラム２を切り離して前記修正プログラムのアドレス及びジャンプ命令コードをプロセッサ（１）に出力する手段１０を設け、命令フェッチサイクルでプロセッサ１から発せられるアドレスと前記変更アドレス設定レジスタ６の変更アドレスとを比較し、その比較結果が一致した場合にリードオンリーメモリ２を切り離して前記ジャンプ命令を発するとともに前記修正プログラムアドレスレジスタ７のアドレスをプロセッサ１内で次命令アドレスを保持するプログラムカウンタ９に取込み、リードオンリーメモリ内の前記変更アドレスからランダムアクセスメモリ３内の前記修正プログラムのアドレスへ命令実行の制御を移行することを特徴とするリードオンリーメモリ内命令の変更方法である。」（第２頁右下欄第４行乃至第３頁左上欄第６行から抽出）
（３）「第３図は本発明の１実施例であるデータ処理装置の１例を示すブロック図である。第３図において、１はプロセッサ、２はＲＯＭ、３はＲＡＭであって、データバス４及びアドレスバス５に接続されている。１１は本発明によるリードオンリーメモリ内命令の変更手段で、変更アドレス設定レジスタ６，修正プログラムアドレスレジスタ７，第１のアドレスデコーダ８，第２のアドレスデコーダ１２，命令フェッチサイクルアドレス生成回路１３，一致検出回路１４を備えている。」（第３頁右上欄第１６行乃至左下欄第６行より抽出）
（４）「変更アドレス設定レジスタ６は、ＲＯＭプログラム内で修正が必要な部分の先頭アドレスを設定する読み書き自在のレジスタで、このレジスタ６に割付けられたアドレスを、プロセッサ１からアドレスバス５を介して、第１のアドレスデコーダ８が検出すると、プロセッサ１からデータバス上に出力された変更アドレスが当該変更アドレス設定レジスタに設定される。即ち、アドレスの変更がプログラム上で可能になる。」（第３頁左下欄第７行乃至左下欄第１５行より抽出）
（５）「修正プログラムアドレスレジスタ７は、変更アドレス設定レジスタ６と同様に、そのレジスタ７に割付られたアドレスを第２のアドレスデコーダ１２が検出すると、ジャンプ命令コードと修正プログラムのアドレスが設定される。即ち、ジャンプ命令と修正プログラム設定をプログラム上で可能にするものである。」（第３頁右下欄第１５行乃至第４頁左上欄第１行より抽出）
（６）「イニシャルプログラムで、変更アドレスレジスタ６と修正プログラムアドレスレジスタ７に常時設定されるようにしておけば、ＲＯＭを入替えたのと同様な効果が得られる。」（第４頁左下欄第１７行乃至右上欄第１行より抽出）
（７）「命令フェッチサイクルアドレス生成回路１３はプロセッサ１から供給される命令フェッチサイクルを示す信号とアドレスバス５上のデータとから、命令フェッチサイクルのアドレスのみを一致検出回路１４へ送る。」（第３頁左下欄第２０行乃至右下欄第４行より抽出）
（８）「一致検出回路１４は、前記変更アドレス設定レジスタ６と命令フェッチサイクルアドレス生成回路１３のアドレスを比較し、一致すると、信号を発して、修正プログラムアドレスレジスタ７の出力ゲート１５を開放し、ＲＯＭ２のデータ出力ゲート１３を閉鎖する。このゲート１５，１６は第１図に示すようにＲＯＭ２の出力と修正プログラムアドレスレジスタ７の出力とを選択切替してプロセッサ１へ入力するマルチプレクサであっても良く、本発明の手段１０を構成するものである。」（第３頁右下欄第４行乃至右下欄第１４行より抽出）
（９）「再びＲＯＭ２に戻る場合には修正プログラムの最後尾をジャンプ命令にして、そのアドレスをＲＯＭ２のものに設定すればよい。」（第４頁左上欄第１５行乃至第１７行より抽出）
（１０）「なお、修正部分が複数ある場合には、アドレス設定を複数個用意設定して、そのいずれかに実行アドレスが一致したとき、制御をＲＡＭ部分に移すこともできる。」（第３頁左上欄第７行乃至第１０行から抽出）
　上記（１）乃至（１０）の事項の内、上記（１）及び（２）の事項を参照すると、引用例には、プロセッサ１、リードオンリーメモリ２及びランダムアクセスメモリ３を備えて成る情報処理装置において、フロッピーディスク等の媒体で修正データが提供され、修正データをランダムアクセスメモリ３内に格納し、命令フェッチサイクルでプロセッサ１から発せられるアドレスにより、リードオンリーメモリ２及びランダムアクセスメモリ３をアクセスし、リードオンリーメモリ２の変更すべきプログラムのアドレスを変更アドレス設定レジスタ６に設定し、ランダムアクセスメモリ３内の修正プログラムのアドレス及びジャンプ命令コードを修正プログラムアドレスレジスタ７に設定し、命令フェッチサイクルでプロセッサ１から発せられるアドレスと変更アドレス設定レジスタ６の変更アドレスとを比較し、その比較結果が一致した場合に、リードオンリーメモリ２を切り離してジャンプ命令を発するとともに修正プログラムアドレスレジスタ７のアドレスをプロセッサ１内で次命令アドレスを保持するプログラムカウンタ９に取込み、リードオンリーメモリ内の変更アドレスからランダムアクセスメモリ３内の修正プログラムのアドレスへ命令実行の制御を移行する情報処理装置が記載されていると認められ、
　また、上記（３）の事項を参照すると、この情報処理装置は、変更アドレス設定レジスタ６、修正プログラムアドレスレジスタ７、第１のアドレスデコーダ８、第２のアドレスデコーダ１２、命令フェッチサイクルアドレス生成回路１３、一致検出回路１４から成るリードオンリーメモリ内命令の変更手段１１を備えていると認められ、
　上記（４）及び（５）の事項を参照すると、変更アドレス設定レジスタ６への、ＲＯＭプログラム内で修正が必要な部分の先頭アドレスの設定、及び、修正プログラムアドレスレジスタ７への、ジャンプ命令コードと修正プログラムのアドレスの設定などの、修正プログラム設定をプログラム上で行うことが可能であると認められ、
　そして、上記（６）の事項を参照すると、これらの設定を、イニシャルプログラムで、変更アドレスレジスタ６と修正プログラムアドレスレジスタ７に、常時設定することができると認められ、
　上記（７）の事項を参照すると、一致検出回路１４に送られるアドレス情報は、プロセッサ１から供給される命令サイクルを示す信号に対応したものであると認められ、
　また、上記（８）の事項を参照すると、更に、具体的に、一致検出回路１４は、変更アドレス設定レジスタ６と命令フェッチサイクルアドレス生成回路１３のアドレスを比較し、一致すると、信号を発して、修正プログラムアドレスレジスタ７の出力ゲート１５を開放し、ＲＯＭ２のデータ出力ゲート１３を閉鎖すること、このゲート１５、１６は第１図に示すようにＲＯＭ２の出力と修正プログラムアドレスレジスタ７の出力とを選択切替してプロセッサ１へ入力するマルチプレクサであっても良いことも示されていると認められる。
　以上の（１）乃至（８）の各事項を勘案すると、上記引用例には、
　プロセッサ１と、プログラムが格納されるプログラムメモリとしてのＲＯＭ２と、ＲＡＭ３と、プロセッサ１が発生するアドレスによりＲＯＭ２とＲＡＭ３をアクセスし、フロッピーディスクにより修正データが提供される情報処理装置において、
　外部のフロッピーディスクにより提供される、ＲＯＭ２の変更すべきプログラムの先頭アドレスを記憶する変更アドレス設定レジスタ６と、
　変更アドレス設定レジスタ６に記憶された変更すべきプログラムの先頭アドレスとプロセッサ１から発せられた命令フェッチサイクルアドレス生成回路１３のアドレスとを比較して信号を発する一致検出回路１４と、
　ジャンプ命令コードとＲＡＭ３内の修正プログラムが格納されたアドレスを記憶し出力する修正プログラムアドレスレジスタ７と、
　一致検出回路１４の出力により、修正プログラムアドレスレジスタ７の出力ゲート１５を開放し、ＲＯＭ２のデータ出力ゲート１３を閉鎖して、ＲＯＭ２の出力と修正プログラムアドレスレジスタ７の出力とを選択切替してプロセッサ１へ入力する変更手段１１を有し、
　プロセッサはＲＯＭ２に格納されたプログラムに従って、フロッピーディスクから、ＲＯＭ２の変更すべきプログラムの先頭アドレスを取得し、この先頭アドレスを変更アドレス設定レジスタ６に格納し、修正プログラムアドレスレジスタ７への、ジャンプ命令コードと修正プログラムのアドレスの設定などの、修正プログラムの設定をプログラム上で行い、一致検出回路１４の出力により、修正プログラムアドレスレジスタ７の出力ゲート１５を開放して、ジャンプ命令コードとＲＡＭ３内の修正プログラムが格納されたアドレスがプロセッサ１に入力され、ＲＯＭ２の変更すべきプログラムの先頭アドレスとは異なるアドレスから始まる、ＲＡＭ３に格納された修正プログラムを実行する情報処理装置の発明（以下、引用例記載の発明という）が記載されていると認められる。
３．対比
　そこで、請求項１に係る発明と引用例記載の発明とを比較すると、
（１）引用例記載の発明の「プロセッサ１」、「プログラムが格納されるＲＯＭ２と、ＲＡＭ３」は、請求項１に係る発明の、「命令を解読し実行する命令実行部」、「プログラムが格納されるプログラムメモリとしてのＲＯＭと、ＲＡＭ」に相当していると認められる。　　
　また、引用例記載の発明では、「プロセッサ１が発生するアドレスによりＲＯＭ２とＲＡＭ３をアクセス」し、このための「プログラム・アクセス・カウンタ８」を備えていると認められ、請求項１に係る発明の、「ＲＯＭとＲＡＭのアドレスを順次指し示し、内容を出力させるプログラムカウンタ」と実質的に同一の構成を備えていると認められる。　
　更に、引用例記載の発明では、「フロッピーディスクにより修正データが提供される」のであるから、当然に、「外部からデータを取得するインタフェース手段」を備えていると認められる。
（２）引用例記載の発明の「ＲＯＭ２の変更すべきプログラムの先頭アドレス」は、実施例においてはＲＯＭプログラムの要修正部分の先頭アドレスＰを意味しており、外部のフロッピーディスクから取得されて、「変更アドレス設定レジスタ６」に記憶されるものであり、一方、請求項１に係る発明の「特定アドレス情報」は、実施例においては、ＲＯＭの修正部分の先頭アドレス１０００Ｈに対応するものであって、インタフェース手段を介しマイクロコンピュータ外部から取得され、記憶手段である「レジスタ９」に記憶されるものであるから、引用例記載の発明の「外部のフロッピーディスクから取得される、ＲＯＭ２の変更すべきプログラムの先頭アドレスを記憶する変更アドレス設定レジスタ６」は、請求項１に係る発明の「インタフェース手段を介しマイクロコンピュータ外部から取得する特定アドレス情報を記憶する記憶手段」に相当すると認められる。
（３）引用例記載の発明の「ジャンプ命令コードとＲＡＭ３内の修正プログラムが格納されたアドレスを記憶し出力する修正プログラムアドレスレジスタ７」は、請求項１に係る発明の、実施例における、ＲＡＭ内の修正プログラムが格納された領域への分岐を行うための実行番地への分岐命令（ＢＲ！Ｆ７ＦＤＨ）を発生する分岐命令出力手段である分岐命令発生回路８に対応していると認められるから、引用例記載の発明の「ジャンプ命令コードとＲＡＭ３内の修正プログラムが格納されたアドレスを記憶し出力する修正プログラムアドレスレジスタ７」は、請求項１に係る発明の「命令実行部が実行可能で、プログラムの実行番地を変更する分岐命令を出力する分岐命令出力手段」に相当すると認められる。
（４）引用例記載の発明の「一致検出回路１４」は、「変更アドレス設定レジスタ６に記憶された変更すべきプログラムの先頭アドレス」と「プロセッサ１から発せられた命令フェッチサイクルアドレス生成回路１３のアドレス」とを比較して一致すれば信号を発するものであり、この、「変更アドレス設定レジスタ６に記憶された変更すべきプログラムの先頭アドレス」は、「記憶手段の内容」に対応し、「プロセッサ１から発せられた命令フェッチサイクルアドレス生成回路１３のアドレス」は、アドレスを特定する「プログラムカウンタの内容」に対応するものであると認められるから、引用例記載の発明の、「変更アドレス設定レジスタ６に記憶された変更すべきプログラムの先頭アドレスとプロセッサ１から発せられた命令フェッチサイクルアドレス生成回路１３のアドレスとを比較して信号を発する一致検出回路１４」は、請求項１に係る発明の「記憶手段の内容と前記プログラムカウンタの内容とを比較し、一致した場合には選択信号を出力する比較手段」に相当すると認められる。
（５）引用例記載の発明の「一致検出回路１４の出力により、修正プログラムアドレスレジスタ７の出力ゲート１５を開放し、ＲＯＭ２のデータ出力ゲート１３を閉鎖して、ＲＯＭ２の出力と修正プログラムアドレスレジスタ７の出力とを選択切替してプロセッサ１へ入力する変更手段１１」は、請求項１に係る発明の、「選択信号が真のときは前記分岐命令を選択し、前記選択信号が偽のときは前記ＲＯＭの内容を選択し、前記命令実行部に供給する選択手段」に相当していると認められる。
（６）引用例記載の発明では、フロッピーディスクから、ＲＯＭ２の変更すべきプログラムの先頭アドレスを取得し、この先頭アドレスを変更アドレス設定レジスタ６に格納したり、ジャンプ命令コードと修正プログラムのアドレスの修正プログラムアドレスレジスタ７に設定するなどの、ＲＯＭプログラムの修正プログラムの設定をプログラム上で行っており、また、この設定をイニシャルプログラムで行うことも可能であり、請求項１に係る発明の「ＲＯＭに格納されたプログラムに従って、マイクロコンピュータ外部から前記インタフェース手段を介し前記特定アドレス情報を取得し、前記特定アドレス情報を前記記憶手段に格納する」構成と同一の構成を備えていると認められる。
（７）引用例記載の発明の「一致検出回路１４の出力により、修正プログラムアドレスレジスタ７の出力ゲート１５を開放して、ジャンプ命令コードとＲＡＭ内の修正プログラムが格納されたアドレスがプロセッサ１に入力され、リードオンリーメモリ２の変更すべきプログラムの先頭アドレスとは異なるアドレスから始まる、ＲＡＭに格納された修正プログラムを実行する」構成は、請求項１に係る発明の「前記選択信号が真のときは前記分岐命令を実行し、前記特定アドレス情報とは異なるアドレスから始まる、前記ＲＡＭに格納されたプログラムを実行する」構成に相当していると認められる。
（８）また、請求項１に係る発明のマイクロコンピュータは、引用例記載の発明の、情報処理装置の一つであると認められる。
　したがって、両者は、以下の点で一致し、且つ、相違していると認められる。
＜一致点＞
　命令を解読し実行する命令実行部と、プログラムが格納されるプログラムメモリとしてのＲＯＭと、ＲＡＭと、前記ＲＯＭと前記ＲＡＭのアドレスを順次指し示し、内容を出力させるプログラムカウンタと、外部からデータを取得するインタフェース手段とを集積した情報処理装置において、
　前記インタフェース手段を介しマイクロコンピュータ外部から取得する特定アドレス情報を記憶する記憶手段と、
　前記記憶手段の内容と前記プログラムカウンタの内容とを比較し、一致した場合には選択信号を出力する比較手段と、
　前記命令実行部が実行可能で、プログラムの実行番地を変更する分岐命令を出力する分岐命令出力手段と、
　前記選択信号が真のときは前記分岐命令を選択し、前記選択信号が偽のときは前記ＲＯＭの内容を選択し、前記命令実行部に供給する選択手段を有し、
　前記命令実行部は、前記ＲＯＭに格納されたプログラムに従って、マイクロコンピュータ外部から前記インタフェース手段を介し前記特定アドレス情報を取得し、前記特定アドレス情報を前記記憶手段に格納し、前記選択信号が真のときは前記分岐命令を実行し、前記特定アドレス情報とは異なるアドレスから始まる、前記ＲＡＭに格納されたプログラムを実行することを特徴とする情報処理装置である点。
＜相違点＞
　情報処理装置が、請求項１に係る発明では、単一半導体基板上に少なくとも、命令実行部と、ＲＯＭと、ＲＡＭと、プログラムカウンタと、インタフェース手段とを集積したマイクロコンピュータであるのに対し、引用例記載の発明では、これらの手段が単一半導体基板上に集積される構成を備えていることが明らかではない点。
４．当審の判断
　この出願の時点では、単一半導体基板上に少なくとも、命令実行部と、ＲＯＭと、ＲＡＭと、プログラムカウンタと、インタフェース手段とを集積したマイクロコンピュータ、いわゆるワンチップマイクロコンピュータは周知技術（例、特開平３−１８６９２７号公報：第３頁左下欄第１行から第７行及び第１図、特開昭５９−２００６９号公報：第１頁左下欄第１６行から右上欄第１行及び第１図を参照）であると認められる。
　そして、書き換えが困難であるＲＯＭに記憶されたプログラムの内容を変更するための技術である引用例記載の発明を、同様に書き換えが困難であるという問題点を有する周知のワンチップマイクロコンピュータについても、そのＲＯＭに記憶されたプログラム内容の変更のために、単に適用することによって、請求項１に係る発明の構成とすることに格別の困難性があるとは認められない。あるいは、また、ＲＯＭに記憶されたプログラムの内容を変更できる引用例記載の発明について、その構成要素である、命令実行部と、ＲＯＭと、ＲＡＭと、プログラムカウンタと、インタフェース手段とを単一半導体基板上に集積した、周知のマイクロコンピュータの構造に変更することは当業者が容易になし得たことであると認められる。
５．むすび
　以上のとおりであるから、請求項１に係る発明は、引用例記載の発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。