【事件の表示】
　特許第３３５９１７８号「半導体集積回路の配置配線方式」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３５９１７８号の請求項１に係る特許を維持する。
【理　由】
１．手続の経緯 
 　特許第３３５９１７８号の請求項１ないし４に係る発明は、平成７年２月２２日に特許出願され、平成１４年１０月１１日にその特許権の設定登録がなされ、その後、その特許権について、異議申立人古川京子より特許異議の申立てがなされ、取消しの理由が通知され、その指定期間内である平成１６年９月２１日に訂正請求（後日取下げ）がなされ、再度の取り消し理由が通知されその指定期間内である平成１７年７月２９日に訂正請求がなされたものである。 
 ２．訂正の適否についての判断 
 （１）訂正の内容 
 （１−１）訂正事項ａ 
 　特許請求の範囲の請求項１記載の 
 「【特許請求の範囲】
【請求項１】基板上で所定の機能を実現するよう、各回路を配置及び配線するためのマスクレイアウトデータをシリコンコンパイラ装置によって生成し、当該マスクレイアウトデータを用いて製造された半導体集積回路において、
初期の所定機能を実現するための必要領域と、
当該必要領域が形成された基板と同一の基板上に形成され、当該必要領域とあわせて前記所定機能を修正した機能を実現するためのゲートアレイ及び機能セルのいずれか一方又は双方から成る未使用領域とを備えたことを特徴とする半導体集積回路の配置配線方式。」を、
「【請求項１】　
周囲にボンディングパッドを備える
　初期の所定機能を実現するための必要領域と、
　当該必要領域が形成された基板と同一の基板上の
角部に
前記所定機能を実現するためには使用されない
双方から成る
え、
　
前記未使用領域の前記ゲートアレイ部分は、一方向に配列された複数の基本ゲートを備え、且つ、前記基本ゲートの配列方向と垂直な方向に、前記基本ゲート相互及び前記基本ゲートと前記必要領域間、前記基本ゲートと前記ボンディングパッド間を接続するための配線チャネルを備え、
　
前記未使用領域の前記機能セル部分は、一方向に配列された所定単位の機能を実現する複数の機能セルを備え、且つ、前記機能セルの配列方向と垂直な方向に、前記機能セル相互及び前記機能セルと前記必要領域間、前記機能セルと前記ボンディングパッド間を接続するための配線チャネルを備える
（１−２）訂正事項ｂ 
　請求項２ないし４を削除する。 
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否 
（２−１）　訂正事項ａについて、
（２−１−１）「基板上で」の前に「
周囲にボンディングパッドを備える
（２−１−２）「同一の基板上の形成され」を「同一の基板上の
角部に
（２−１−３）「修正した機能を実現するための」の後に「
前記所定機能を実現するためには使用されない
（２−１−４）「いずれか一方又は双方から成る」の記載を「
双方から成る
（２−１−５）「未使用領域とを備えたことを特徴とする半導体集積回路の配置配線方式」の記載を「未使用領域とを備
え、前記未使用領域の前記ゲートアレイ部分は、一方向に配列された複数の基本ゲートを備え、且つ、前記基本ゲートの配列方向と垂直な方向に、前記基本ゲート相互及び前記基本ゲートと前記ボンディングパッド間を接続するための配線チャネルを備え、　前記未使用領域の前記機能セル部分は、一方向に配列された所定単位の機能を実現する複数の機能セルを備え、且つ、前記機能セルの配列方向と垂直な方向に、前記機能セル相互及び前記機能セルと前記必要領域間、前記機能セルと前記ボンディングパッド間を接続するための配線チャネルを備える
（２−２）訂正事項ｂについて
（２−２−１）上記訂正事項ｂは、訂正前の請求項２ないし４を削除する訂正であり、特許請求の範囲の減縮を目的とした明細書の訂正に該当する。
（３）むすび 
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き、第２及び第３項の規定に適合するので、当該訂正を認める。 
　
３．特許異議の申立てについての判断 
（１）申立理由の概要 
　異議申立人古川京子は、
刊行物１（甲第１号証）：菅野卓雄監修　飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」１９８９年４月２５日　初版発行　培風館　ｐ．２６１−２９６　
刊行物２（甲第２号証）：特開平６−１１２３１５号公報 
刊行物３（甲第３号証）：特開昭６２−９７３４７号公報
刊行物４（甲第４号証）：特開平５−１９０８１２号公報
刊行物５（甲第５号証）：特開平３−２５９５５０号公報
刊行物６（甲第６号証）：特開平３−２８３６６４号公報
を示し、本件特許の請求項１ないし４に係る発明は、甲第１号証、ないし、甲第６号証に記載された発明に基づいて容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができないものである旨、及び、本件発明が特許法第３６条第５項の要件を満たしていないから、特許を取り消すべき旨主張している。 
（２）取り消し理由の概要 
　第２回目の取り消し理由は、以下のとおりである。 
「１．本件の下記の請求項に係る発明は、その出願前国内において頒布された下記の刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を取り消されるべきものである。  
 ２．本件の下記の請求項に係る発明は、その出願前に国内において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術分野における通常の知識を有するものが、容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定に違反してされたものである。  
 ３．本件発明は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項、第５項及び第６項に規定する要件を満たしていない特許出願に対して特許がなされたものであり、その特許は取り消されるべきである。  
 　  
 　　　　　　　　　　　　　　　　　記  
 　  
 刊行物１．特開平４−５５９８０号公報 （新たな文献） 
 刊行物２．菅野卓雄監修　飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」１９８９年４月２５日　初版発行　培風館　ｐ．２６１−２９６（申立人の提出した甲第１号証）  
刊行物３．特開平６−１１２３１５号公報（申立人の提出した甲第２号証）
刊行物４．特開昭６２−９７３４７号公報（申立人の提出した甲第３号証）
刊行物５．特開平５−１９０８１２号公報（申立人の提出した甲第４号証）
刊行物６．特開平３−２５９５５０号公報（申立人の提出した甲第５号証）
刊行物７．特開平３−２８３６６４号公報（申立人の提出した甲第６号証） 　  
・理由３  
　審査基準により、「方式」は、「物」のカテゴリーを意味する用語として扱うので、本件発明は「半導体集積回路の配置配線方式」装置あるいは「配置配線（方式）の半導体集積回路装置」と等価であると認められる。 
　本件発明を、完成した装置としてみたとき、請求項１に記載の「予め特定されている」の構成が、他の予め特定されていない配置位置と、物としての物理的構成上どのように異なっているのか不明である。 
　また、完成した装置としてみたときの、「必要領域」と「未使用領域」、および、「修正した機能を実現するための未使用領域」の、物としての構成上の相違が不明である。必要領域の中に存在する未使用セルは、未使用領域となりうるのではないか。未使用領域と修正した機能を実現するための未使用領域との物理的構造の相違を明確にされたい。 
 　 
・理由１、２  
・請求項１〜４  
・刊行物１〜７  
・備考  
（１）刊行物１には、「セル及び配線スペースとして割り当てられていないメッシュについて統合化し、・・・未使用領域として確保する。・・・配線領域を予め確保してから・・・配線のためのマスクを生成する。論理変更あるいは設計仕様の変更があると・・・変更された回路の論理をＰＬＡにプログラムする。そして、セルの変更箇所とＰＬＡとを配線する。」（作用の欄） 
「ＬＳＩに論理変更があっても簡単にその変更に対応することができる。
・・マスクの変更は配線部分のマスクの変更のみである・・・」（効果の欄） 
 が記載されている。 
　チャンネル型ゲートアレイ、又は、チャンネルレスゲートアレイを用いることは、単なる周知のゲートアレイを選択したにすぎない。 
　よって、請求項１ないし４に記載の特許は、刊行物１に記載の発明と実質的に同一である。もしくは刊行物１に記載の発明に、適宜刊行物２ないし７に記載の発明を組み合わせて、当業者が容易に為し得たものである。なお、シリコンコンパイラなど、ＣＡＤを用いることは周知である。また、一般に、どのような製造方法で製造しても、製造方法は装置としての構成とは認められない。 
（２）完成した装置としてみたとき、「未使用領域の配置位置が予め特定されている」点は、出来上がったものの構造として記載されておらず、あるいはその構成が不明であるから、未使用のセルが残った（本件の未使用領域に相当）ゲートアレイ装置と比べて、構造上の相違は認められない。なお、未使用のセルは、機能の修正に用いうることは明らかである。よって、本件発明は、刊行物２、４または５に記載の発明と実質的に同一である。あるいは、刊行物２、４または５に記載の発明に基づいて容易になし得るものである。 
 　 
　この訂正請求は、特許請求の範囲の減縮、及び、明瞭でない記載の釈明を目的として特許請求の範囲の請求項１の記載「基板上で所定の機能を実現するよう、各回路を配置及び配線するためのマスクレイアウトデータをシリコンコンパイラ装置によって生成し、当該マスクレイアウトデータを用いて製造された半導体集積回路において、  
　初期の所定機能を実現するための必要領域と、  
　当該必要領域が形成された基板と同一の基板上に形成され、当該必要領域とあわせて前記所定機能を修正した機能を実現するためのゲートアレイ及び機能セルのいずれか一方又は双方から成る未使用領域とを備えたことを特徴とする半導体集積回路の配置配線方式。」  
を、「半導体基板上で所定の機能を実現するよう、各回路を配置及び配線するためのマスクレイアウトデータをシリコンコンパイラ装置によって生成し、当該マスクレイアウトデータを用いて前記半導体基板上に前記各回路を配置及び配線する、半導体集積回路の配置配線方式において、前記半導体基板上には、初期の所定機能を実現するための必要領域と、  
　当該必要領域が形成された基板と同一の基板上に形成され、当該必要領域とあわせて前記所定機能を修正した機能を実現するための前記所定機能を実現するためには使用されないゲートアレイ及び機能セルのいずれか一方又は双方から成る未使用領域との配置位置が予め特定されていることを特徴とする半導体集積回路の配置配線方式。」と訂正することを求めるものである。  
　しかしながら、「半導体基板」、「配置位置」、「予め特定」は、願書に添付した明細書又は図面に記載されておらず、かつ、これから、当業者が自明に導き出せる事項でもない。  
　従って、上記訂正は、特許法第１２０条の４第３項で準用する第１２６条第１項ただし書きの規定に適合しない。  
 　 
　この取り消し理由通知は、訂正拒絶理由通知を兼ねている。 
 　 
　なお、訂正する際には、訂正の根拠を、訂正請求書にて明確にされたい。再度の訂正を行う場合には、他の訂正請求を取り下げた上で行う必要がある。 」
（３）本件請求項１に係る発明 
　上記２．で示したように上記訂正が認められるから、本件の請求項１に係る発明は、上記訂正請求に係る訂正明細書の特許請求の範囲に記載された事項により特定されたとおりのものである。 
（４）刊行物等 
　刊行物にはそれぞれ、以下のような発明が記載されている。 
（４−１）刊行物１：特開平４−５５９８０号公報 
「セル及び配線スペースとして割り当てられていないメッシュについて統合化し、・・・未使用領域として確保する。・・・配線領域を予め確保してから・・・配線のためのマスクを生成する。・・・論理変更あるいは設計仕様の変更があると・・・変更された回路の論理をＰＬＡにプログラムする。そして、セルの変更個所とＰＬＡとを配線する。」（第２頁右上欄第１４行〜左下欄第８行） 
「ＬＳＩに論理変更があっても簡単にその変更に対応することができる。・・・マスクの変更は配線部分のマスクの変更のみである・・・」（第３頁右下欄第１５行〜第４頁左上欄第第１行）が第３図、第５図と共に記載されている。 
（４−２）刊行物２：菅野卓雄監修　飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」１９８９年４月２５日　初版発行　培風館　ｐ．２６１−２９６
　刊行物２には、シリコンコンパイラ、ゲートアレイ、スタンダードセル、配線チャネルの一般説明が開示されている。
（４−３） 刊行物３：特開平６−１１２３１５号公報 
　刊行物３には、「【００５９】この図８においては、前記セルＡ１の前記レイアウトデータＡ１にて定まるベーシックセルの各トランジスタ間の配線パターンが、わかり易いように作り込まれているベーシックセルのレイアウトと共に示されている。この図８において、前記領域Ａa 及びＢa では、ＮＡＮＤゲートが作り込まれ、出力Ｙに接続されている。又、前記領域Ａb 、Ａc 、Ｂb 及びＢc については、未使用領域となっている。
【００６０】図９は、前記第２実施例にて設計されるセルＡ２の配線パターンが図８と同様に示されている。
【００６１】この図９において、前記領域Ａa 及びＢa では、ＮＡＮＤゲートが作り込まれている。又、領域Ａb 及びＢb ではインバータが作り込まれ、更に領域Ａc 及びＢc でもインバータが作り込まれている。該セルＡ２では、前記ＮＡＮＤゲートの出力は、直列接続されたインバータに入力され、該直列接続されたインバータの出力は、出力Ｙに接続されている。前記領域Ａa 及びＢa でのＮＡＮＤゲートの出力駆動能力よりも、前記領域Ａc 及びＢc に作り込まれるインバータの出力駆動能力が大きくなっている。従って、前記セルＡ１の出力駆動能力に比べ、この図９に示されるセルＡ２の出力駆動能力の方が大きくなっている。」（第５９段落〜第６１段落）が第８図〜第１０図と共に記載されている。
　  
（４−４） 刊行物４：特開昭６２−９７３４７号公報 
　刊行物４には、「第１図は本発明の実施例におけるゲートアレイ付ワンチップマイクロコンピュータの半導体チップのレイアウト図である。図中１１はインターフェースセルではある。
　第３図は第１図の実施例におけるインターフェースセルのパターン図である。この実施例ではＣＭＯＳ構造アルミ二層配線を用いている。図中１２がインターフェースセルである。」（第２頁左下欄第５行〜第１２行）が第１図、第３図と共に記載されている。
（４−５） 刊行物５：特開平５−１９０８１２号公報号公報 
　刊行物５には、「【０００１】
【産業上の利用分野】本発明は、ＡＳＩＣ設計方式の半導体集積回路のパターンレイアウト設計に関するもので、特に電子計算機を用いた自動設計に使用される。」（第１段落）が第１図、第５図と共に記載されている。
（４−６） 刊行物６：特開平３−２５９５５０号公報 
 　刊行物６には、「手順１の回路情報作成において、回路特性や機能の変更あるいは複数条件の設定を考慮する際、手順２において、それらの回路変更を仮想的なスイッチ素子を用いて表現する方法を考慮し、回路情報にスイッチ素子を加えていく。
　例えば、第２図（ａ）および（ｂ）は内部の信号を外部に出力する部分を示した回路であり、１１ａおよび１１ｂは反転回路、１２ａおよび１２ｂはスイッチ素子、１３は出力パッド、ならびにＩは入力信号であり、前段の反転回路１１ａの出力にはスイッチ素子１２ａおよび１２ｂの一端が接続され、スイッチ素子１２ｂの他端は次段の反転回路１１ｂの入力に接続され、スイッチ素子１２ａの他端は出力パッド１３に接続される。」（第３頁左下欄第３行〜第１６行）が第２図と共に記載されている。
（４−７） 刊行物７：特開平３−２８３６６４号公報 
　刊行物７には、「第２図（ａ）に示すように、本発明で使用されるマクロセルには、論理機能ブロックの出力側に必ずバッファが備え付けられているので、他のマクロセルとの相互配線が長い場合でも、十分な速度性能を満たすことができる。
　ここで、他のマクロセルとの相互配線が短いためにバッファによる駆動力を必要としない場合には、第２図（ｂ）に示すように配線接続の変更を行い、バッファ２１、２２を短絡させる。」（第３頁右上欄第８行〜第１６行）が第２図（ａ）、第２図（ｂ）と共に記載されている。
（５）対比・判断 
（５−１）本件請求項１に係る発明と上記刊行物１ないし７に記載の発明とを対比する。
　刊行物１ないし７には、本件請求項１に記載の「前記所定機能を修正した機能を実現するための
前記所定機能を実現するためには使用されない
双方から成る
え
（５−２）特許法第３６条第４項、第５項及び第６項に規定する要件について。
　本件請求項１において、未使用領域の構成を「当該必要領域が形成された基板と同一の基板上の
角部に
前記所定機能を実現するためには使用されない
双方から成る
え、
　
前記未使用領域の前記ゲートアレイ部分は、一方向に配列された複数の基本ゲートを備え、且つ、前記基本ゲートの配列方向と垂直な方向に、前記基本ゲート相互及び前記基本ゲートと前記必要領域間、前記基本ゲートと前記ボンディングパッド間を接続するための配線チャネルを備え、
　
前記未使用領域の前記機能セル部分は、一方向に配列された所定単位の機能を実現する複数の機能セルを備え、且つ、前記機能セルの配列方向と垂直な方向に、前記機能セル相互及び前記機能セルと前記必要領域間、前記機能セルと前記ボンディングパッド間を接続するための配線チャネルを備える
点を限定したので、発明の構成が明確になり、特許法第３６条第４項、第５項及び第６項に規定する要件を満たしている。
（５−３）対比のむすび 
　よって、本件請求項１に係る発明は、刊行物１ないし７に記載された発明ではないので、許法第２９条第１項第３号に該当せず、また、本件請求項１に係る発明は、刊行物１ないし７に基づいて当業者が容易に成し得たものとも認められないので、特許法第２９条第２項の規定に違反しない。また、特許法第３６条第４項、第５項及び第６項に規定する要件を満たしている。 
（６）むすび 
　以上のとおりであるから、特許異議申立の理由及び証拠によっては、本件請求項１に係る特許を取り消すことができない。 
　また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。 
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。 
 　よって、特許法の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規則に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。 
【異議決定日】
平成１７年８月２２日（２００５．８．２２）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
半導体集積回路の配置配線方式
（５７）【特許請求の範囲】
　【請求項１】
周囲にボンディングパッドを備える
　初期の所定機能を実現するための必要領域と、
　当該必要領域が形成された基板と同一の基板上
の角部
前記所定機能を実現するためには使用されない
の双方から成る
、
　
前記未使用領域の前記ゲートアレイ部分は、一方向に配列された複数の基本ゲートを備え、且つ、前記基本ゲートの配列方向と垂直な方向に、前記基本ゲート相互及び前記基本ゲートと前記必要領域間、前記基本ゲートと前記ボンディングパッド間を接続するための配線チャネルを備え、
　
前記未使用領域の前記機能セル部分は、一方向に配列された所定単位の機能を実現する複数の機能セルを備え、且つ、前記機能セルの配列方向と垂直な方向に、前記機能セル相互及び前記機能セルと前記必要領域間、前記機能セルと前記ボンディングパッド間を接続するための配線チャネルを備える
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、シリコンコンパイラ装置により製作されるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ　ＩＣ）等の半導体集積回路の配置配線方式に関するものである。
　【０００２】
　【従来の技術】シリコンコンパイラ装置とは、ＬＳＩの機能を高級言語（各論理設計ＣＡＤごとに異なる）で記述し、それをコンパイルし、機械語に相当する言語に落し、ＬＳＩ製造用のマスクレイアウトデータ（以下、マスクデータという）を得ることができる装置をいう。即ち、シリコンコンパイラ装置は、高級言語で記述された論理回路を回路図として入力する。これにより、回路図をデータベースとして、シリコンコンパイラネットリストを生成し、各種ライブラリパラメータ（回路のレイアウト等）をセットする。そして、コンパイル、マスクデータの作成という順序で、論理回路から配置・配線までを行い、マスクデータを生成する。このように、ＬＳＩの仕様が与えられれば、マスクデータのパターン設計までが人手を介さずに自動的に行われる。
　【０００３】
　【発明が解決しようとする課題】しかしながら、上述した従来の技術には、次のような課題があった。即ち、半導体集積回路の機能や論理の変更等が生じたときは、マスクレイアウトデータを作り直さなければならない。その場合、ウェハ工程（前工程）において、素子間分離工程、素子形成工程、配線工程等のすべてのマスクデータを作り直さなければならなかった。従って、変更後の半導体集積回路の設計・製造期間が長くなるとともに、開発費用が増大してしまった。
　【０００４】
　【課題を解決するための手段】本発明の半導体集積回路の配置配線方式は、上述した課題を解決するため、基板上で所定の機能を実現するよう、各回路を配置及び配線するためのマスクレイアウトデータをシリコンコンパイラ装置によって生成し、当該マスクレイアウトデータを用いて製造された半導体集積回路において、以下の点を特徴とするものである。
　（１）
　▲１▼初期の所定機能を実現するための必要領域を備える。
　▲２▼当該必要領域が形成された基板と同一の基板上に形成され、当該必要領域とあわせて前記所定機能を修正した機能を実現するためのゲートアレイ及び機能セルのいずれか一方又は双方から成る未使用領域を備える。
　【０００５】（２）（１）において、未使用領域は、一方向に基本ゲートを配列し、それと垂直な方向に当該基本ゲート相互及び当該基本ゲートと必要領域とを接続するための配線チャネルを配置したチャネル型ゲートアレイから成る。
　（３）（１）において、未使用領域は、一方向に所定単位の機能を実現する機能セルを配列し、それと垂直な方向に当該機能セル相互及び当該機能セルと必要領域とを接続するための配線チャネルを配置したものである。
　（４）（１）において、未使用領域は、基本ゲートを敷き詰めたチャネルレスゲートアレイから成る。
　【０００６】
　【作用】
　（１）半導体集積回路の初期の所定の機能は、必要領域によって実現される。必要領域は、機能セルから成り、シリコンコンパイラ装置によりビルディングブロック方式で生成される。シリコンコンパイラ装置は、ウェハ工程において配線工程までのすべてのマスクデータを作成する。この場合、必要領域の他にゲートアレイ又は機能セルから成る未使用領域が形成される。この未使用領域は、初期の機能仕様では、必要領域の機能セルとは接続されない。その後、改良等のため、機能の変更が生じたときは必要領域の機能セルの構造及び未使用領域の構造はそのままにして配線を変えるだけで機能を変更することができる。この結果、配線工程の手前までの工程は機能変更前と全く同じとなり、同じマスクデータを使用することができる。即ち、配線工程のマスクデータのみを新たに作成すればよい。また、配線工程の前までのウェハがすでに製造されている場合に、そのウェハを機能変更後のウェハの製造に用いることができる。
　【０００７】（２）（１）において、未使用領域の構造をチャネル型ゲートアレイとした結果、配線の自由度が大きく、僅かな機能変更に対しては種々の内容の変更に柔軟に対応することができる。
　（３）（１）において、未使用領域の構造を汎用的な機能セルとした結果、将来の機能変更がある程度予測できる場合に僅かな面積の未使用領域によりそのような機能変更に対応することができる。
　（４）（１）において、未使用領域の構造をチャネルレスゲートアレイとした結果、予備のゲートを狭い面積の未使用領域に収納しておくことができる。
　【０００８】
　【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
（第１実施例）図１は、本発明の半導体集積回路の配置配線方式の第１実施例のブロック図である。図示の回路は、必要領域１の他に、未使用領域２を備えている。必要領域１は、機能セル１１〜１４の組み合わせから成り、ビルディングブロック方式で作成される。このようなビルディングブロック方式は、ＬＳＩの開発にあたって、設計を容易にするものの一種である。これは、既に設計済みのブロックを機能セル１１〜１４として配置して、各機能セル間及び機能セルとボンディングパッド１０間を配線により接続するものである。
　【０００９】未使用領域２は、必要領域１の空き領域に設けられる。この未使用領域２は、チャネル型ゲートアレイから成る。即ち、図１に示すように、基本ゲート２１、２２を一方向に配列し、これと垂直な方向に基本ゲート相互又は基本ゲート・機能セル間、基本ゲート・ボンディングパッド間を接続し得る配線チャネル２０を備える。基本ゲートの最小規模は、少なくともアンド、オア等の１つの論理を実現できる規模とする。
　【００１０】次に、上述した回路の機能変更について説明する。図１のような構成のＬＳＩが製作された後、機能・論理の変更等が必要になったとする。この場合、必要領域１のセル構造及び未使用領域２のゲートアレイ構造は変更せず、例えば、図２に示すように、相互の配線のみを変更する。従って、製造工程においては、配線工程のみが異なり、配線工程の直前までの工程は変更前と同様となる。このため、マスク又はレティクルも配線工程の直前までは変更前のものを流用することができる。配線工程用のマスク又はレティクルについては、マスクデータを作成して製作する。マスクデータの作成は、シリコンコンパイラ装置を用いて行うか、又は既存のデータの一部に手を加えることにより、手動で配置・配線して行う。この場合のマスクデータの作成の手順は、以下のようになる。
　【００１１】ウェハ工程のうち、素子間分離工程及び素子形成工程は論理回路の変更後も全く同じとなる。従って、素子間分離工程及び素子形成工程のマスクデータは流用することができる。配線工程のマスクデータは新たに作成し、以下の条件を満たすようなものとする。
　（１）必要領域１の機能セル１１〜１４は削除すべきものがないときは全て配線まで含めて使用する。
　（２）必要領域１の機能セルに削除すべきものがあるときは、配線を切断することにより、削除する。
　（３）追加すべき論理回路があるときは、未使用領域２の基本ゲートで構成されるゲートアレイに多層配線を施すことによって追加部分の論理回路を機能セルイメージで作成する。そして、その追加部分の論理回路と必要領域１の機能セルとを配線で接続する。
　【００１２】このようにして、論理回路の一部に変更が生じた場合、配線工程のマスクデータのみを作成すれば済むので、以下のような利点がある。即ち、ウェハ工程における素子間分離工程及び素子形成工程までが終了し、配線工程が未終了のウェハが用意されていれば、そのウェハに変更後の配線工程を施すことにより、変更後のチップを搭載したウェハを製造することができる。従って、配線工程だけで新たなチップを搭載したウェハの製造をできるため、ウェハ工程の全体を行う場合に比べて製造期間を５分の１程度に短縮することができる。また、配線工程が未終了のウェハを無駄にせずに有効に利用することができる。更に、マスクデータの作成、マスク又はレティクルの製作も配線工程についてのみ行えばよいので、ウェハ工程全体について行う場合に比べて開発費用を４分の１程度に抑えることができる。更にまた、チャネル型ゲートアレイを用いることにより、配線チャネルが存在する分、配線の自由度が大きく、例えば数百〜数千論理ゲートレベルの論理変更も可能である。
　【００１３】（第２実施例）図３は、本発明の半導体集積回路の配置配線方式の第２実施例のブロック図である。図示の回路は、必要領域１の他に、未使用領域２ａを備えている。必要領域１は、上述した第１実施例と同様である。未使用領域２ａは、特定の論理を実現できる機能セル２１ａ、２２ａを単位として配置される。初期の状態では、未使用領域２ａ内での機能セル２１ａ、２２ａ相互は配線せず、機能セル２１ａ、２２ａ内のみで配線する。尚、機能セル２１ａ、２２ａ内での配線は図示を省略している。未使用領域２ａ内での機能セル２１ａ、２２ａの並べ方は、一方向に各種の機能セルを配置し、それと垂直な方向に配線チャネル２０ａを配置するビルディングブロック方式である。即ち、未使用領域２ａの機能セル構成は、必要領域１と同様である。
　【００１４】上述した回路の変更の手順については、上述した第１実施例の場合と機能セル内が既に配線されていることのみが異なり、これ以外は同様である。図４に示すように、第２実施例では、チップ内の論理回路に追加部分があるとき、未使用領域２ａ内の機能セル又は各機能セルの組み合わせによりそのような追加部分を作成する。この場合、機能セル内に既に配線が施されているため、第１実施例と比べて新たに追加する配線は少なくて済む。従って、第２実施例では、第１実施例の効果に加えて配線のためのマスクデータ量が少なくて済み、マスク費用をより安価にすることができるという効果が得られる。また、比較的頻繁に必要とされる機能セルが予めわかっていれば、それを不要領域の所定位置に作り込んでおき、必要になったとき結線して使用することにより短時間で回路の変更が可能となるという効果もある。
　【００１５】（第３実施例）図５は、本発明の半導体集積回路の配置配線方式の第３実施例のブロック図である。図示の回路は、必要領域１の他に、未使用領域２ｂを備えている。必要領域１は、上述した第１実施例及び第２実施例と同様である。未使用領域２ｂは、チャネルレスゲートアレイから成る。即ち、第１実施例と同様にゲートアレイから成るが、配線チャネルがない敷き詰め型のゲートアレイである。回路の変更手順は、上述した第１実施例と基本的に同様であるが、配線チャネルがないため、ゲートアレイ使用効率は小さい。尚、多層配線を利用することもできる。
　【００１６】第３実施例では、論理回路の機能・論理の変更がほんの僅かであることが想定できる場合、例えば、信号伝搬経路に遅延回路を設けるためにインバータを２段挿入するといった程度の論理変更の場合、図６に示すように、配線チャネルを使わずに回路変更に対応することができる。従って、第１実施例に比べて同一の変更機能を高集積化されたチャネルレスゲートアレイにより実現することができ、未使用領域２ｂを縮小することができる。尚、本発明は上述した実施例に限定されるものではなく、種々の変形が可能であることはもちろんである。例えば、上述した実施例では、未使用領域２、２ａ、２ｂをゲートアレイ又は機能セルのいずれかにより構成しているが、双方を合せ持つようにしてもよい。
　【００１７】
　【発明の効果】以上説明したように、本発明の半導体集積回路の配置配線方式によれば、回路の機能の僅かな変更に対応するための未使用領域を作っておくようにしたので、次のような効果がある。即ち、半導体集積回路の機能や論理の変更等が生じたときに、マスクレイアウトデータをすべて作り直す必要はなく、配線工程のマスクレイアウトデータのみを作り直すことにより対応することができる。従って、製造期間を短縮することができるとともに、開発費用の大部分を節約することができる。
【図面の簡単な説明】
　【図１】本発明の半導体集積回路の配置配線方式の第１実施例のブロック図である。
　【図２】本発明の半導体集積回路の配置配線方式の第１実施例における配線変更後のブロック図である。
　【図３】本発明の半導体集積回路の配置配線方式の第２実施例のブロック図である。
　【図４】本発明の半導体集積回路の配置配線方式の第２実施例における配線変更後のブロック図である。
　【図５】本発明の半導体集積回路の配置配線方式の第３実施例のブロック図である。
　【図６】本発明の半導体集積回路の配置配線方式の第３実施例における配線変更後のブロック図である。
　【符号の説明】
　１　必要領域
　２、２ａ、２ｂ　未使用領域