【事件の表示】
　特願２００７−５１８０３４「改良した歪みシリコンＣＭＯＳデバイスおよび方法」拒絶査定不服審判事件〔平成１８年　１月１９日国際公開，ＷＯ２００６／００６９７２，平成２０年　２月１４日国内公表，特表２００８−５０４６７７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年４月７日（パリ条約による優先権主張外国庁受理２００４年６月２４日，米国）を国際出願日とする出願であって，平成２３年９月７日付けで拒絶理由が通知され，同年１０月１９日に手続補正がされ，平成２４年５月１８日付けで拒絶査定がされ，これに対して，同年９月１９日に審判請求がされるとともに，手続補正がされ，その後，同年１１月１９日付けで審尋がされ，平成２５年２月２１日に回答書が提出されたものである。
　
第２　補正の却下の決定
　
［補正却下の決定の結論］
　平成２４年９月１９日になされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，補正前の特許請求の範囲の請求項２６〜２８及び補正後の特許請求の範囲の請求項４は以下のとおりである。
　
〈補正前〉
「【請求項２６】
　半導体構造を設ける方法であって，
　第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップと，
　前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと，
　前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップであって，前記一軸性歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向である，前記一軸性歪みを生成するステップとを含む，前記方法。
　　【請求項２７】
　前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり，前記第１のデバイス領域における前記一軸性歪みが前記第２のデバイス領域と同一または異なる，請求項２６に記載の方法。
　　【請求項２８】
　前記第１のデバイス領域および前記第２のデバイス領域において一軸性歪みを生成するステップが，更に，
　前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第２の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面，前記少なくとも１つの半導体デバイスの上の歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第３の組み合わせ，または，前記少なくとも１つの半導体デバイスの下にある緩和基板，緩和表面上の前記少なくとも１つの半導体デバイスの上の前記歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した前記歪み誘発ウェルを含む第４の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを含む，請求項２７に記載の方法。」
　
〈補正後〉
「【請求項４】
　半導体構造を設ける方法であって，
　第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップと，
　前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと，
　前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり，前記第１のデバイス領域における前記一軸性圧縮歪みが前記第２のデバイス領域と同一または異なる，前記一軸性圧縮歪みを生成するステップと
　を含み，
　前記一軸性圧縮歪みを生成するステップが，
　前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを更に含む，
　前記方法。」
　
２　補正事項の整理
　本件補正後の請求項４についての補正を整理すると次のとおりとなる。
　
〈補正事項１〉
　補正前の請求項２８を，補正前の請求項２８が引用する補正前の請求項２７，及び補正前の請求項２７が引用する補正前の請求項２６の各請求項に記載された事項と併せて，独立請求項の形式として補正後の請求項４とすること。
〈補正事項２〉
　補正前の請求項２６に記載された，「前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップ」について，補正前の請求項２７に記載された，「前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり」のうち，「圧縮性」を選択して，補正後の請求項４の「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり，前記第１のデバイス領域における前記一軸性圧縮歪みが前記第２のデバイス領域と同一または異なる，前記一軸性圧縮歪みを生成するステップ」とすること。
〈補正事項３〉
　補正前の請求項２８に記載された，「前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が」含む「組合せ」について，補正前の請求項２８に記載された「前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第２の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面，前記少なくとも１つの半導体デバイスの上の歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第３の組み合わせ，または，前記少なくとも１つの半導体デバイスの下にある緩和基板，緩和表面上の前記少なくとも１つの半導体デバイスの上の前記歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した前記歪み誘発ウェルを含む第４の組み合わせ」のうち，「前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ」を選択して，補正後の請求項４の「前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを更に含む」とすること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
　
　前記〈補正事項１〉は，補正前の請求項２６及び２７を削除して，補正前の請求項２８を独立請求項の形式とするものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除に該当する。また，当該補正事項が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
　前記〈補正事項２〉は，補正前の請求項２６に記載された，「前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップ」について，補正前の請求項２７に記載された，「前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり」のうち，「圧縮性」を選択してより限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。また，当該補正事項が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
　前記〈補正事項３〉は，補正前の請求項２８に記載された，「前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が」含む「組合せ」について，補正前の請求項２８に記載された，４種の組合せのうちの１つを選択してより限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。また，当該補正事項が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定を満たすか）どうかを，補正後の請求項４に係る発明について検討する。
　
４　独立特許要件についての検討
（１）本願補正発明
　本件補正後の請求項４に係る発明は，本件補正後の特許請求の範囲の請求項４に記載された事項により特定される，以下のとおりものである。（再掲。以下「本願補正発明」という。）
「【請求項４】
　半導体構造を設ける方法であって，
　第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップと，
　前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと，
　前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり，前記第１のデバイス領域における前記一軸性圧縮歪みが前記第２のデバイス領域と同一または異なる，前記一軸性圧縮歪みを生成するステップと
　を含み，
　前記一軸性圧縮歪みを生成するステップが，
　前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを更に含む，
　前記方法。」
　
（２）先願明細書等に記載された発明
・特願２００６−５０９１９１（特表２００６−５２１０２６号公報）
　特願２００６−５０９１９１は，原査定の拒絶の理由に引用された，本願の出願の日前の特許出願であって，本願の出願後に出願公開がされ，また，その出願人が，本願の出願の時において，本願の出願人と同一でないものであるところ，その願書に最初に添付した明細書及び図面（以下「先願明細書等」という。）には，図１Ａ，図１０Ａ〜１０Ｃ，及び図１１とともに，次の記載がある。（下線は当審において付加。以下同様。）
　
ア　背景技術
「【０００２】
　
集積回路の形成は，デバイス間の寄生電流リークを防ぐための分離領域を画定することを含む。分離技術は，シャロートレンチアイソレーション（ＳＴＩ）方式を含む。この方式は，シリコン超大規模集積回路（ＳｉＶＬＳＩ）デバイスの平坦化および高密度化を実現させてきたものであって
　・・・（中略）・・・
【０００５】
　シリコンゲルマニウム（ＳｉＧｅ）バーチャル基板上のＳＴＩ構造の形成は，特に困難となりうる。ＳｉＧｅバーチャル基板は，バルクＳｉ上に製造されたデバイスと比較してより高い性能を示すＶＬＳＩデバイスの新世代のためのプラットフォームである。
ＳｉＧｅバーチャル基板の重要な要素は，平衡格子定数，つまりＳｉより大きな格子定数にまで緩和されたＳｉＧｅの層である。この緩和ＳｉＧｅ層は，例えばウェハ接合または直接エピタキシー法によってＳｉ基板上に直接的に
形成することができる
このようなプラットフォーム上に高性能のデバイスを製造するためには，Ｓｉ，ＧｅまたはＳｉＧｅからなる薄い歪み層を緩和ＳｉＧｅバーチャル基板上に成長させる。これにより得られる二軸性の引張りまたは圧縮歪みによって，層内のキャリア移動度が変化し，これにより，高速および／または低電力のデバイスを製造することができる
　
イ　課題を解決するための手段
「【０００８】
発明の概要
　トレンチ構造および別の歪み導入要素を設け，これにより，トランジスタのチャネル領域内に歪みを導入させる。この歪みによって，トランジスタ，特に活性エリアの寸法の小さなトランジスタの性能が向上する。
【０００９】
　・・・（中略）・・・
【００１３】
　一態様では，本発明は，基板と，この基板の第１の領域上に設けられた第１のトランジスタとを含む構造を特徴としている。この第１のトランジスタは，基板の第１の部分内に設けられた第１のソース領域および第１のドレイン領域と，この第１のソース領域と第１のドレイン領域との間に設けられていて，第１の種類の歪みを有する第１のチャネル領域と，第１のチャネル上にかつ第１のソース領域と第１のドレイン領域との間に設けられていて，ドープ半導体，金属および金属化合物の群から選択される材料を含む第１のゲートとを含む。第１のトレンチ構造は，第１のソース領域および第１のドレイン領域の一方の少なくともいずれか一方の側に隣接している。第１のトレンチ構造によって，第１のチャネル領域内に第１の種類の歪みの一部のみが導入される。
【００１４】
　この態様は，以下の１つ以上の特徴をさらに有しうる。
歪み層を，基板上に設けることができる。歪み層は，シリコンおよびゲルマニウムの少なくとも一方を含む。第１のチャネル領域の少なくとも一部を，歪み層内に設けることができる
第１の歪みの種類は圧縮歪みとすることもできる
【００１５】
　
第１のキャップ層を，第１のトランジスタの表面上に設けることができ，第１のチャネル領域内の歪みが，第１のキャップ層によって導入されうる
　・・・（中略）・・・
【００１７】
　構造は，基板の第２の領域上に設けられた第２のトランジスタを含む。第２のトランジスタは，基板の第２の部分上に設けられた第２のソース領域および第２のドレイン領域と，これら第２のソース領域と第２のドレイン領域との間に設けられていて第２の種類の歪みを有する第２のチャネル領域と，この第２のチャネル領域の上にかつ第２のソース領域と第２のドレイン領域との間に設けられていて，ドープ半導体，金属および金属化合物の群から選択される材料を含む第２のゲートとを含み，第２のソース領域および第２のドレイン領域の一方の少なくとも一方の側に隣接する第２のトレンチ構造をさらに含み，この第２のトレンチ構造が，第２の種類の歪みの一部のみを第２のチャネル領域内に導入している。歪みの第１の種類および第２の種類は異なっていてよい。
【００１８】
　
第１のトレンチ構造により導入される歪みの部分は，ほぼゼロとすることもできる。この態様の構造は，第１の歪み導入要素と，第１のエピタキシャル歪み層とを含む。第１のチャネル領域は，第１のエピタキシャル歪み層の一部内に設けられており，第１の歪み導入要素が，第１のチャネル領域内に歪みの一部のみを導入する
【００１９】
　
第１の歪み導入要素は，第１のトランジスタの表面上に設けられた第１のキャップ層を含む
【００２０】
　
別の態様では，本発明は，半導体構造を形成する方法であって，基板を準備し，基板の第１の領域上に第１のトランジスタを形成することを含む方法に関する
この方法は，第１のソース領域および第１のドレイン領域を基板の第１の部分に画定し，第１のソース領域と第１のドレイン領域との間に第１のチャネル領域を画定し，この第１のチャネル領域が第１の種類の歪みを有しており，第１のチャネル領域上にかつ第１のソース領域と第１のドレイン領域との間に第１のゲートを形成することによって，第１のトランジスタを形成することを含み
　
ウ　発明を実施するための最良の形態１
「【００２６】
　同じ参照符号によって示す特徴は，対応するそれらの図面で共通している。
【００２７】
　図１Ａに，本発明との関連での使用に適した構造を示す。
図１Ａにおいて，基板１２は，半導体，例えばＳｉ，ＧｅまたはＳｉＧｅからなっている。符号１３でまとめて示された複数の層が，基板１２上に形成されている。複数の層１３は，基板１２上に設けられた緩和された傾斜緩衝層１４を含む
【００２８】
　
緩和層１６は，前記の傾斜ＳｉＧｅ層１４上に設けられている。緩和層１６は，例えばＳｉ
ｌ−ｘ
Ｇｅ
ｘ
［０．１≦ｘ≦０．９］を含み，例えば０．２〜２μｍの厚みＴ２を有している
　・・・（中略）・・・
【００３０】
　
歪み半導体層１８が，緩和層１６上に設けられる
　・・・（中略）・・・
【００３３】
　形成後，歪み層１８は，例えば０〜１０５ｃｍ／ｃｍ２の初期ミスフィット転位密度を有している。一実施態様では，歪み層１８の初期ミスフィット転位密度は，約０ｃｍ／ｃｍ２である。ミスフィット転位は，一般に，一領域内の２つの結晶間の平面内に生じている直線状の欠陥であるので，単位面積当たりの線の長さの合計として測定することができる。したがって，ミスフィット転位密度は，転位数／ｃｍまたはｃｍ／ｃｍ２の単位で表現することができる。
一実施態様では，歪み層１８は，引張り歪みを有する，例えばＳｉＧｅ上に形成されたＳｉである。別の態様では，歪み層１８は，圧縮歪みを有する，例えばＳｉＧｅ上に形成されたＧｅである
　
エ　発明を実施するための最良の形態２
「【００６２】
　
図１０Ａ〜１０Ｃを参照すると，構造１００は，第１のトランジスタ１０６の第１のソース領域１０２および第１のドレイン領域１０４に近位の，第１および第２の平行なアイソレーショントレンチ構造５５ａ，５５ｂを含んでいる
第１のチャネル領域１０８は，第１の歪みの種類を有している
第１の歪みの種類は圧縮歪みである
【００６３】
　
第１のトランジスタ１０６は，基板１２上に設けられた層１３上に形成することができる。図１Ａを参照して上述したように，層１３は，例えば傾斜層１４，緩和層１６および歪み層１８を含む
【００６４】
　・・・（中略）・・・
【００６９】
　上述のように，
いくつかの実施態様では，チャネル領域１０８の歪みは，歪み層１８と下の層との間の格子不整合から生じている
実施態様では，歪みは複数の方向に沿って導入される，例えば歪みは二軸性歪みであるかまたは静水圧的歪みである。
【００７０】
　上述のように，いくつかの態様では，チャネル領域１０８内の歪みの一部がトレンチ構造５５ａ〜５５ｄによって導入されている。一実施態様では，チャネル領域１０８内に導入された歪みの一部はほぼゼロであり，チャネル領域１０８内の歪みは，別の構造，例えば，デバイス製造中に導入される歪み導入要素１２８によって導入される。
【００７１】
　
トレンチ構造５５ａ〜５５ｄによって導入される歪みを，これがほぼゼロとなるように調整するために様々な手段を使用することができる
【００７２】
　
図１０Ｃを続けて参照すると，一実施態様では，第１のチャネル領域１０８内の歪みは，第１のキャップ層１３０，例えばコンタクトのメタライゼーション中にエッチング停止部として使用される層によって導入されている。キャップ層１３０は，デバイス構造１００の全体にわたって，例えば第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられており，誘電材料，例えば窒化シリコンからなっており，この材料は，チャネル領域１０８内の引張り歪みまたは圧縮歪みを導入するために処理される
　
オ　発明を実施するための最良の形態３
「【００７８】
　
図１１を参照すると，構造２００は，第１のトランジスタ１０６および第２のトランジスタ１０６’を含む。第１のトランジスタ１０６は，基板１２の第１の領域，例えば歪み層１８の第１の領域２０２上に設けることができる
第１のソース領域１０２および第１のドレイン領域１０４は，構造の第１の部分，例えば歪み層１８の第１の部分２０４内に設けることができる。第２のトランジスタ１０６’は，基板１２の第２の領域，例えば歪み層１８の第２の部分２０４’内に設けられた第２のソース領域１０２’および第２のドレイン領域１０４’を含む
第２のチャネル領域１０８’は圧縮歪みを有している
【００７９】
　第２のトレンチ構造５５ａ’は，第２のソース領域１０２’または第２のドレイン領域１０４’の少なくとも一方の側に隣接して形成される。トレンチ構造５５ａ’，５５ｂ’を含むトレンチ構造の第２の対を，第２のソース領域１０２’および第２のドレイン領域１０４’に隣接して形成することができる。一態様では，第２のチャネル領域１０８’は，圧縮歪みを有しており，トレンチ構造５５ａ’，５５ｂ’も，圧縮歪みを有し，かつ第２のチャネル領域１０８’内に圧縮歪みの一部を導入するような方式および材料で形成することができる。別の態様では，第２のチャネル領域１０８’は，引張り歪みを有しており，トレンチ構造５５ａ’，５５ｂ’も，引張り歪みを有し，かつ第２のチャネル領域１０８’内に引張り歪みの一部を導入するような方式および材料で形成することができる。
【００８０】
　
第１のチャネル領域１０８および第２のチャネル領域１０８’は，同じ歪みの種類を有していてもよいし，異なる歪みの種類を有していてもよい。
【００８１】
　第１のチャネル領域１０８および第２のチャネル領域１０８’が異なる種類の歪みを有している場合には，プロセスを単純化するという点から見ると，トレンチ構造５５ａ，５５ｂ，５５ａ’，５５ｂ’がチャネル領域１０８および１０８’上に歪みをほぼ全く生じさせないことが望ましい。この場合には，歪み層１８内の歪みは，前述の別の歪み導入技術，例えばキャップ層１２０，歪み導入ゲート１１０またはエッチングされかつ再充填されたソース領域１０２およびドレイン領域１０４によって，増大させることができる。一実施態様では，第１のトランジスタ１０６は，引張り歪みを有する歪み層１８内の第１のチャネル領域１０８，引張り歪みを引き起こすキャップ層１３０，および第１のチャネル領域１０８にほとんどまたは全く歪みを生じさせないトレンチ構造５５ａ，５５ｂを含む。第２のトランジスタ１０６’は，圧縮歪みを有する歪み層１８内の第２のチャネル領域１０８’，周囲材料（少なくとも歪み層１８および緩和層１６）よりも大きな格子定数を有する材料を含み，これにより第２のチャネル領域１０８’内に圧縮歪みを生じさせるソース領域１０２’およびドレイン領域１０４’，および第２のチャネル領域１０８’にほとんどまたは全く歪みを生じさせないトレンチ構造５５ａ’，５５ｂ’を含む。これらの方法は，ＳＳＯＩ基板で使用することもできる。
【００８２】
　
逆の種類の歪みを導入する（例えば，圧縮歪みを有するチャネル内に引張り歪みを導入する）よりも，チャネル領域１０８内に協働させて歪みを導入するこれらの複合技術を用いることによって，特に，活性デバイスエリアの寸法が小さいサイズに設定されている場合に，優れたデバイス性能が得られる
　
　
　ここで，図１１に示されたものについて，段落【００８０】には，「第１のチャネル領域１０８および第２のチャネル領域１０８’は，同じ歪みの種類を有していてもよいし，異なる歪みの種類を有していてもよい」と記載されていることから，第１のチャネル領域１０８および第２のチャネル領域１０８’を，ともに圧縮歪みを有するものとして形成できることは明らかである。
　また，図１０Ａ〜１０Ｃに示されたものについて，段落【００６２】〜【００６３】，【００１４】及び【００３３】の記載から，第１のトランジスタの第１のチャネル領域１０８を，圧縮歪みを有する歪み半導体層１８内に形成できることは明らかである。
　また，図１１を参照すると，第１のトランジスタ１０６及び第２のトランジスタ１０６’が基板１２上の層１３上に形成されることは明らかである。
　さらに，段落【００１８】〜【００１９】の「この態様の構造は，第１の歪み導入要素と，第１のエピタキシャル歪み層とを含む。第１のチャネル領域は，第１のエピタキシャル歪み層の一部内に設けられており，第１の歪み導入要素が，第１のチャネル領域内に歪みの一部のみを導入する」及び「第１の歪み導入要素は，第１のトランジスタの表面上に設けられた第１のキャップ層を含む」との記載，並びに段落【００８２】の「逆の種類の歪みを導入する（例えば，圧縮歪みを有するチャネル内に引張り歪みを導入する）よりも，チャネル領域１０８内に協働させて歪みを導入するこれらの複合技術を用いることによって，特に，活性デバイスエリアの寸法が小さいサイズに設定されている場合に，優れたデバイス性能が得られる」との記載とともに，段落【００７１】〜【００７２】の記載を参照すると，第１のトランジスタの第１のチャネル領域１０８を，圧縮歪みを有する歪み半導体層１８に形成するとともに，デバイス構造１００の全体にわたって，例えば第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって圧縮歪みを導入させうることも明らかである。
　また，上述のとおり，第１のチャネル領域１０８および第２のチャネル領域１０８’を，ともに圧縮歪みを有するものとして形成できることは明らかであるところ，段落【００２０】には「半導体構造を形成する方法であって，基板を準備し，基板の第１の領域上に第１のトランジスタを形成することを含む方法に関する。この方法は，第１のソース領域および第１のドレイン領域を基板の第１の部分に画定し，第１のソース領域と第１のドレイン領域との間に第１のチャネル領域を画定し，この第１のチャネル領域が第１の種類の歪みを有しており，第１のチャネル領域上にかつ第１のソース領域と第１のドレイン領域との間に第１のゲートを形成することによって，第１のトランジスタを形成する」と記載されている。それゆえ，図１１に示された第１のトランジスタ及び第２のトランジスタについて，基板を準備し，基板の第１及び第２の各領域上に第１及び第２の各トランジスタを形成することを含む方法であって，各ソース領域および各ドレイン領域を基板の各部分に画定し，各ソース領域と各ドレイン領域との間に各チャネル領域を画定し，これら各チャネル領域が圧縮歪みを有しており，各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって，第１のトランジスタ及び第２のトランジスタを形成できることは明らかである。
　
　
　以上を総合すると，先願明細書には以下の発明が記載されているものと認められる（以下「先願発明」という。）。
「半導体構造を形成する方法であって，
　基板１２を準備し，
　基板１２上に，傾斜緩衝層１４，緩和層１６及び歪み半導体層１８から成る層１３が形成され，
　層１３上の第１の領域上及び第２の領域上にそれぞれ第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成することを含み，各ソース領域および各ドレイン領域を基板の各部分に画定し，各ソース領域と各ドレイン領域との間に各チャネル領域を画定し，これら各チャネル領域が圧縮歪みを有しており，各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって，第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成し，
　前記第１のトランジスタ１０６のチャネル領域が有している圧縮歪みは，歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪みと，デバイス構造の全体にわたって，第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって導入される圧縮歪みからなるものである，
　半導体構造を形成する方法。」
　
（３）本願補正発明と先願発明との対比 
・先願発明における「半導体構造を形成する方法」は，本願補正発明の「半導体構造を設ける方法」に相当する。
・先願発明においては「基板１２を準備し，基板１２上に，傾斜緩衝層１４，緩和層１６及び歪み半導体層１８から成る層１３が形成され，層１３上の第１の領域上及び第２の領域上にそれぞれ第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成することを含」むところ，「歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪み」が存在するから，当該「基板１２」と「傾斜緩衝層１４，緩和層１６及び歪み半導体層１８から成る層１３」を併せたものは，本願補正発明における「歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板」に相当する。それゆえ，先願発明の「基板１２を準備し，基板１２上に，傾斜緩衝層１４，緩和層１６及び歪み半導体層１８から成る層１３が形成」されたものであって，「第１の領域上及び第２の領域」を備えるものを形成することは，本願補正発明における「第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップ」に相当する。
・先願発明の「第１の領域上及び第２の領域上にそれぞれ第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成することを含み，各ソース領域および各ドレイン領域を基板の各部分に画定し，各ソース領域と各ドレイン領域との間に各チャネル領域を画定し，これら各チャネル領域が圧縮歪みを有しており，各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって，第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成」することは，本願補正発明の「前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップ」に相当する。
・先願発明の「第１の領域上及び第２の領域上にそれぞれ第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成することを含み，各ソース領域および各ドレイン領域を基板の各部分に画定し，各ソース領域と各ドレイン領域との間に各チャネル領域を画定し，これら各チャネル領域が圧縮歪みを有しており，各チャネル領域上にかつ各ソース領域と各ドレイン領域との間に各ゲートを形成することによって，第１のトランジスタ１０６及び第２のトランジスタ１０６’を形成」することにおいては，「第１のトランジスタ１０６及び第２のトランジスタ１０６’」の「各チャネル領域が圧縮歪みを有して」いるように形成することを含む。また，本願補正発明においては，「前記第１のデバイス領域における前記一軸性圧縮歪みが前記第２のデバイス領域と
同一または異なる
　それゆえ，先願発明において「各チャネル領域が圧縮歪みを有して」いるように形成することと，本願補正発明の「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であり，前記第１のデバイス領域における前記一軸性圧縮歪みが前記第２のデバイス領域と同一または異なる，前記一軸性圧縮歪みを生成するステップ」とは，「前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップであって，前記第１のデバイス領域における前記圧縮歪みが前記第２のデバイス領域と同一または異なる，前記圧縮歪みを生成するステップ」である点で共通する。
　
・上述のとおり，先願発明は，「各チャネル領域が圧縮歪みを有して」いるように形成するものであり，「前記第１のトランジスタ１０６のチャネル領域が有している圧縮歪みは，歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪みと，デバイス構造の全体にわたって，第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって導入される圧縮歪みからなるものである」ところ，当該「歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪みと，デバイス構造の全体にわたって，第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって導入される圧縮歪み」を形成することと，本願補正発明の「１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含」むこととは，「１つの半導体デバイスの下にある歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせを含」む点で一致する。
　それゆえ，先願発明の，「第１のトランジスタ１０６及び第２のトランジスタ１０６’」の「各チャネル領域が圧縮歪みを有して」おり，「前記第１のトランジスタのチャネル領域が有している圧縮歪みは，歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪みと，デバイス構造の全体にわたって，第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって導入される圧縮歪みからなるものである」ように形成することと，本願補正発明の「前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを更に含む」こととは，「前記第１のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせを含む，前記組み合わせを設けるステップを更に含む」点で一致する。
　
　したがって，先願発明と本願補正発明とは，
「半導体構造を設ける方法であって，
　第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップと，
　前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと，
　前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップであって，前記第１のデバイス領域における前記圧縮歪みが前記第２のデバイス領域と同一または異なる，前記圧縮歪みを生成するステップと
　を含み，
　前記圧縮歪みを生成するステップが，
　前記第１のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせを含む，前記組み合わせを設けるステップを更に含む，
　前記方法。」
である点で一致する。
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願補正発明は，「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，」「前記一軸性圧縮歪みを生成するステップが，」「歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含」む。これに対して，先願発明は，「前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップであって，」「前記一軸性圧縮歪みを生成するステップが，」「歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせを含む」ことに対応する構成は備えるものの，「前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップ」が「一軸性圧縮歪みを生成するステップ」であること，「半導体デバイスの下にある歪み半導体表面」が「半導体デバイスの下にある二軸性歪み半導体表面」であること，及び「半導体デバイスの上の歪み誘発ライナ」が「半導体デバイスの上の一軸性歪み誘発ライナ」であることが，いずれも明らかでない点。
　
《相違点２》
　本願補正発明は，「前記一軸性圧縮歪みを生成するステップが，前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の一軸性歪み誘発ライナの第１の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを更に含む」。これに対して，先願発明は，「前記圧縮歪みを生成するステップが，前記第１のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせを含む，前記組み合わせを設けるステップを更に含む」ことに対応する構成を備えるものの，上記《相違点１》で摘示した事項のほかに，「第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップ」については何も特定されておらず，「前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる」ことも明らかではない点。
　
《相違点３》
　本願補正発明においては，「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップであって，前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」るのに対して，先願発明においては，「前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップ」に対応する構成は備えるものの，「前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」ることまでは特定されていない点。
　
（４）当審の判断
　まず，相違点１及び相違点２を併せて検討する。
　
《相違点１及び２について》
　先願発明は「歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪み」を備えるが，このように半導体層間の格子不整合による圧縮歪みが二軸性の歪みとなることは，前記第２　４（２）アに摘記したとおり，先願明細書等に背景技術として記載されているほか，以下の周知例１にも示されているように，従来より周知の事項である。ここで，周知例１には引っ張り歪みについて記載されているが，圧縮歪みについても，格子定数の大小関係が逆転するのみで，二軸性の歪みとなることに変わりないことは明らかである。
　
周知例１：　特開２００２−７６３３４号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−１２８４０号公報には次の記載がある。
・「【０００８】
【発明が解決しようとする課題】Ｓｉ層に歪を与える方法としては，Ｓｉ基板上に十分な厚みのＳｉ(1-x)Ｇｅ(x)のＳｉＧｅ混晶膜を成長させ，更にその上にＳｉ薄膜を成長させる方法がある。
【０００９】十分な厚みのＳｉ(1-x)Ｇｅ(x)混晶膜を成長する際に，膜内に転移が発生すると同時にＳｉ(1-x)Ｇｅ(x)混晶膜の成長面内格子定数が増大し，バルクＳｉ(1-x)Ｇｅ(x)と同程度になる。即ち，Ｓｉ基板とＳｉ(1-x)Ｇｅ(x)膜との格子不整合が緩和される。
こうして成長された格子緩和Ｓｉ
(1-x)
Ｇｅ
(x)
膜の上にＳｉ膜を成長するとそのＳｉ膜は面内で２軸の引張歪を受けることになる
　
　それゆえ，先願発明に係る「歪み半導体層１８と下の層との間の格子不整合から生じている圧縮歪み」は二軸性の圧縮歪みであり，先願明細書等には，「半導体デバイスの下にある二軸性歪み半導体表面」に対応する構成が記載されているに等しいものといえる。
　
　また，先願発明は，「デバイス構造の全体にわたって，第１のトランジスタ１０６の表面１３２にわたってコンフォーマルに設けられている第１のキャップ層によって導入される圧縮歪み」を備えるが，トランジスタの表面にキャップ層を設けることによって一軸性の圧縮又は引っ張りひずみが生ずることは，以下の周知例２に示されているように，従来より周知の事項である。
　
　周知例２：　K. Misty, et al., 'Delaying Forever: Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology' 2004 Symposium on VLSI Technology Digest of Technical Papers, pp.50-51, 2004年6月15日, 米国
　本願の優先権主張の日前に外国において頒布された刊行物である上記文献には次の記載がある。（日本語訳は当審において作成。以下同様。）
・「Two simple structures can implement uniaxial strain,
 avoiding the complex wafer fabrication, cost, and
 defects of biaxial strain. Tensile or compressive
 capping layers can be deposited on top of fully
 formed transistors, enhancing NMOS and PMOS
 transistors respectively [11].」（５０ページ左欄４６〜５０行）
（日本語訳：
　二つの単純な構造は，複雑なウエハ製造，コスト，及び二軸歪の欠点を回避して，一軸歪みを実装することができる。引張または圧縮キャッピング層が完全に形成されたトランジスタ，それぞれ増強されるNMOSおよびPMOSトランジスタの上に堆積させることができる。）
　
　また，上記第２　４．（２）アに摘記したとおり，先願明細書等には集積回路を形成することを企図することが記載されているところ，例えばメモリ及びゲートアレイのように，集積回路において同一のトランジスタを複数個形成することは従来より周知の技術である。それゆえ，上記第２　４．（２）オに摘記した段落【００８０】のとおり，先願明細書には「第１のチャネル領域１０８および第２のチャネル領域１０８’は，同じ歪みの種類を有していてもよい」と記載されているものの，前記のとおり同一のトランジスタを形成するために，「歪みの種類」のみならず，歪みを生じさせる構造を含めた，トランジスタの構造全体を同一のものとすることは自明といえるものである。
　そうすると，先願明細書には，先願発明に係る「第２のトランジスタ１０６’」についても，「第１のトランジスタ１０６」と同じく，第２のトランジスタ１０６’のチャネル領域が有している圧縮歪みが，歪み層１８と下の層との間の格子不整合から生じている圧縮歪みと，デバイス構造の全体にわたって，第２のトランジスタ１０６’の表面にわたってコンフォーマルに設けられているキャップ層によって導入される圧縮歪みからなるものとすることが記載されているに等しいといえる。
　
　したがって，先願明細書には，先願発明について，「半導体デバイスの下にある歪み半導体表面」が「半導体デバイスの下にある二軸性歪み半導体表面」であること，及び「半導体デバイスの上の歪み誘発ライナ」が「半導体デバイスの上の一軸性歪み誘発ライナ」であること，さらに，「第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップ」を備えるとともに，「前記第１のデバイス領域における前記歪み誘発構造の前記第１の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一」のものであるようにして，「前記第１のデバイス領域および第２のデバイス領域において圧縮歪みを生成するステップ」が「一軸性圧縮歪みを生成するステップ」となることも記載されているに等しい。
　
　よって，相違点１及び相違点２は，ともに実質的な相違点ではない。
　
《相違点３について》
　上記《相違点１及び２について》において検討したとおり，先願明細書等には，「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップ」も記載されているに等しいところ，トランジスタのチャネル長さ方向（すなわちキャリアが流れる方向）に平行に一軸性圧縮歪を印加して，当該トランジスタの特性を向上させることは，前記周知例２のほか，以下の周知例３にも示されているように，従来より周知の技術である。
　
　前記周知例２には，Fig.1とともに，さらに次の記載がある。
・「Simple calculations using peizoresistance coefficients [3] for industry standard 110  channel orientation P-MOSFETs on a (100) surface show that uniaxial stress (longitudinal compressive) offers much larger hole mobility enhancement at a given stress level than biaxial tensile strain (Fig. 1).」（５０ページ左欄３３〜３７行）
（日本語訳：
　業界標準の，（100）面上の110チャネル方位P-MOSFETについてのピエゾ抵抗係数 [3] を使用した単純な計算では，所定の歪み量において，
一軸応力（長手方向圧縮）は，二軸引っ張り歪みよりも，はるかに大きな正孔移動度の向上を提供することを示す
　ここで，「長手方向圧縮」がチャネル長方向の圧縮を指すことは明らかである。
　
周知例３：　特開２００３−１７９１５７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００３−１７９１５７号公報には，図３〜５とともに次の記載がある。
・「【０００８】図３は測定を行った領域の測定位置を示す説明図である。それぞれの試料について各番号の位置の格子歪みを測定した。各測定位置のＳｉ表面からの距離は約１０ｎｍであった。
図４にＬ′＝８μｍ，Ｌ′＝０．５μｍの試料の格子歪み(チャネル方向成分)分布を示す。ここで，チャネル方向とはキャリアの走行する方向であってゲート長方向と一致している
以上の実験から，Ｌ′を減少させることでチャネル部の圧縮歪みが増大し，これが正孔移動度向上の原因となって，オン電流が増加することが分かる
　
　そして，上記第２　４．（２）オに摘記した段落【００８２】のとおり，先願明細書等には「チャネル領域１０８内に協働させて歪みを導入するこれらの複合技術を用いることによって，特に，活性デバイスエリアの寸法が小さいサイズに設定されている場合に，優れたデバイス性能が得られる」ようにすることが記載されているから，前述のとおり「前記第１のデバイス領域および第２のデバイス領域において一軸性圧縮歪みを生成するステップ」において，「前記一軸性圧縮歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向であ」るようにすることは当業者に自明なことである。
　
　よって，相違点３は実質的な相違点ではない。
　
（５）小括
　以上のとおりであるから，本願補正発明は先願発明と同一のものであるといえる。また，本願補正発明の発明者は，先願発明の発明者と同一でないと認められるから，本願補正発明は，特許法第２９条の２の規定により特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
５　むすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年９月１９日になされた手続補正は上記のとおり却下されたので，本願の請求項２８に係る発明は，平成２３年１０月１９日になされた手続補正により補正された明細書及び図面の記載から見て，その特許請求の範囲の請求項２８に記載された事項により特定されるとおりのものであり，請求項２８が引用する請求項２７，及び請求項２７が引用する請求項２６の各請求項に記載された事項を併せて独立形式で記載すると以下のとおりである。（以下「本願発明」という。）
「半導体構造を設ける方法であって，
　第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって，前記デバイス領域が歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する，前記基板を設けるステップと，
　前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと，
　前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップであって，前記一軸性歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネル部分の長さに平行な方向である，前記一軸性歪みを生成するステップとを含み，
　前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり，前記第１のデバイス領域における前記一軸性歪みが前記第２のデバイス領域と同一または異なり，
　前記第１のデバイス領域および前記第２のデバイス領域において一軸性歪みを生成するステップが，更に，
　前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって，この構造が，前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第２の組み合わせ，前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面，前記少なくとも１つの半導体デバイスの上の歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した歪み誘発ウェルを含む第３の組み合わせ，または，前記少なくとも１つの半導体デバイスの下にある緩和基板，緩和表面上の前記少なくとも１つの半導体デバイスの上の前記歪み誘発ライナ，および，前記少なくとも１つの半導体デバイスのデバイス・チャネル部分に近接した，もしくは少なくとも１つのゲート領域に近接した前記歪み誘発ウェルを含む第４の組み合わせを含み，前記第１のデバイス領域における前記歪み誘発構造の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる，前記組み合わせを設けるステップを含む，
前記方法。」
　
２　先願発明
　先願発明は，前記第２　４「（２）先願明細書等に記載された発明」に記載したとおりのものである。
　
３　対比・判断
　前記第２「１　本件補正の内容」〜第２「３　補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，本件補正前の請求項２８（本願発明）について前記〈補正事項２〉及び〈補正事項３〉に係る限定を付したものである。言い換えると，本願発明は，本願補正発明から前記限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２　４「（３）本願補正発明と先願発明との対比」〜第２　４「（５）小括」において検討したとおり，先願発明と同一であるから，本願発明も同様の理由により，先願発明と同一である。
　また，本願発明の発明者は，先願発明の発明者と同一でないと認められる。
　よって，本願発明は特許法第２９条の２の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。