(57)【要約】【課題】  メモリデバイスの動作特性を向上する。【解決手段】  実施形態のメモリデバイスは、配線ＢＬ，ＳＬ間に接続されたメモリセルＭＣと、第１の配線ＢＬに読み出しパルスＲＰを供給する読み出しドライバ５００と、読み出しパルスＲＰによってメモリセルＭＣから出力された配線ＳＬ上の第１の信号から第１の周波数領域の第２の信号を出力するフィルタ回路２１と、第２の信号のピーク値を保持するホールド回路２２と、ピーク値に基づいてメモリセルＭＣのデータを読み出すセンスアンプ回路２３と、を含む。【選択図】      図５
2018160294.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と第２の配線との間に接続されたメモリセルと、
前記メモリセルに対する読み出し動作時に、前記第１の配線に読み出しパルスを供給する読み出しドライバと、
前記読み出しパルスによって前記メモリセルから出力された前記第２の配線上の第１の信号から第１の周波数領域の第２の信号を出力するフィルタ回路と、
前記第２の信号のピーク値を保持するホールド回路と、
前記ピーク値に基づいて前記メモリセルのデータを読み出すセンスアンプ回路と、
を具備するメモリデバイス。
【請求項２】
前記フィルタ回路は、ハイパスフィルタ回路であり、
前記第２の信号は、前記第１の信号における前記フィルタ回路のカットオフ周波数より高い前記第１の周波数領域を有する信号である、
請求項１に記載のメモリデバイス。
【請求項３】
前記フィルタ回路は、アクティブハイパスフィルタ回路であり、
前記第２の信号は、前記第１の信号における前記フィルタ回路のカットオフ周波数より高い前記第１の周波数領域を有し、前記第１の信号の信号レベルが増幅された信号である
請求項１に記載のメモリデバイス。
【請求項４】
前記ホールド回路は、
前記フィルタ回路の出力端子に接続された第１の入力端子と、第１のノードに接続された第２の入力端子と、出力端子とを含む演算増幅回路と、
前記第１のノードに接続された第１の端子と、第１の電圧端子に接続された第２の端子とを含む容量素子と、
前記第１のノードに接続された第３の端子と、第２の電圧端子に接続された第４の端子とを含むスイッチ素子と、
前記演算増幅回路の前記出力端子に接続されたゲートと、前記第１のノードに接続された第５の端子と、第３の電圧端子に接続された第６の端子とを含むトランジスタと、
を含む請求項１乃至３のいずれか１項に記載のメモリデバイス。
【請求項５】
前記メモリセルは、メモリ素子としての可変抵抗素子を含む、
請求項１乃至４のいずれか１項に記載のメモリデバイス。
【請求項６】
前記メモリセルは、メモリ素子としての磁気抵抗効果素子を含む、
請求項１乃至４のいずれか１項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
【背景技術】
【０００２】
近年、揮発性メモリ（例えば、ＤＲＡＭ及びＳＲＡＭ）の代替のメモリデバイスとして、抵抗変化型メモリをメインメモリ及びキャッシュメモリに用いることが、提案されている。
【０００３】
抵抗変化型メモリの読み出し動作に関して、高速な動作を実行しつつ、読み出しエラーを低減することが、求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５６９８６５１号明細書
【特許文献２】特開２００７−１４１３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリデバイスの動作特性を向上する。
【課題を解決するための手段】
【０００６】
本実施形態のメモリデバイスは、第１の配線と第２の配線との間に接続されたメモリセルと、前記メモリセルに対する読み出し動作時に、前記第１の配線に読み出しパルスを供給する読み出しドライバと、前記読み出しパルスによって前記メモリセルから出力された前記第２の配線上の第１の信号から第１の周波数領域の第２の信号を出力するフィルタ回路と、前記第２の信号のピーク値を保持するホールド回路と、前記ピーク値に基づいて前記メモリセルのデータを読み出すセンスアンプ回路と、を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態のメモリデバイスを含むメモリシステムの構成例を示す図。
【図２】実施形態のメモリデバイスの構成例を示すブロック図。
【図３】実施形態のメモリデバイスの構成例を示す等価回路図。
【図４】実施形態のメモリデバイスのメモリ素子の一例を示す図。
【図５】実施形態のメモリデバイスの基本構成の一例の示す図。
【図６】実施形態のメモリデバイスの基本構成を説明するための図。
【図７】第１の実施形態のメモリデバイスの構成例を示す図。
【図８】第１の実施形態のメモリデバイスの動作例を示す図。
【図９】第２の実施形態のメモリデバイスの構成例を示す図。
【図１０】第２の実施形態のメモリデバイスの動作例を示す図。
【図１１】実施形態のメモリデバイスの変形例を示す図。
【発明を実施するための形態】
【０００８】
［実施形態］  
図１乃至図１１を参照して、実施形態のメモリデバイスについて説明する。
【０００９】
以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
【００１０】
［Ａ］  基本形態  
図１乃至図６を参照して、実施形態のメモリデバイスの基本形態について、説明する。
【００１１】
（１）構成  
図１乃至図５を用いて、実施形態のメモリデバイスの基本形態について、説明する。
【００１２】
＜全体構成＞  
図１は、本実施形態のメモリデバイスの構成例を説明するための模式図である。
【００１３】
図１に示されるように、本実施形態のメモリデバイス１は、メモリシステム内に設けられている。
【００１４】
メモリシステムは、メモリデバイス１とプロセッサ９とを含む。
【００１５】
プロセッサ９は、計算処理を実行する。  
例えば、プロセッサ９は、メモリコントローラ９０、ＣＰＵ（計算回路）９１及び内部メモリ９９等を含む。
【００１６】
メモリコントローラ９０は、メモリデバイス１に対して、各種の命令（要求）を実行させる。例えば、メモリコントローラ９０は、プロセッサ９の要求に応じて、メモリデバイス１に対して、データの書き込みを命令する。メモリコントローラ９０は、プロセッサ９の要求に応じて、メモリデバイス１内のデータの読み出しを、メモリデバイス１に命令する。
【００１７】
ＣＰＵ９１は、各種の計算処理を実行する。例えば、ＣＰＵ９１は、ある計算処理の結果又はプログラムの一部を、メモリデバイス１に書き込むべきデータとして、メモリコントローラ９０に転送する。ＣＰＵ９１は、メモリデバイス１から読み出されたデータを用いた計算処理を実行する。
【００１８】
内部メモリ９９は、メモリデバイス１の管理テーブル及びアクセス履歴などの各種の情報を、保持する。内部メモリ９９は、メモリコントローラ９０とメモリデバイス１との間で転送されるデータを、一時的に保持できる。内部メモリ９９は、計算処理に用いられるデータ及びプログラム、計算処理の結果などを、一時的に保持できる。
【００１９】
メモリデバイス１は、データを保持するメモリ領域を含む。メモリ領域は、メモリセルアレイ１００を含む。複数のメモリセルＭＣが、メモリセルアレイ１００内に設けられている。
【００２０】
メモリデバイス１は、プロセッサ９（メモリコントローラ）９０からの命令に基づいて、データの書き込み及びデータの読み出しなどの各種の動作を、実行する。
【００２１】
＜メモリデバイスの内部構成＞  
図２を用いて、本実施形態のメモリデバイスの内部構成について、説明する。
【００２２】
メモリデバイス１は、プロセッサ９からのコマンドＣＭＤ、アドレスＡＤＲ、入力データＤＩＮ及び各種の制御信号ＣＮＴを、受ける。メモリデバイス１は、出力データＤＯＵＴを、メモリコントローラ９０又はプロセッサ９に送る。
【００２３】
メモリデバイス１は、メモリセルアレイ１００、ロウデコーダ１２０、ワード線ドライバ（ロウ線制御回路）１２１、カラムデコーダ１２２、ビット線ドライバ（カラム線制御回路）１２３、スイッチ回路１２４、書き込み回路（書き込み制御回路）１２５、読み出し回路（読み出し制御回路）１２６、及び、シーケンサ１２７を、少なくとも含む。
【００２４】
メモリセルアレイ１００は、複数のメモリセルＭＣを含む。
【００２５】
ロウデコーダ１２０は、アドレスＡＤＲに含まれるロウアドレスを、デコードする。  
ワード線ドライバ１２１は、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１００のロウ（例えば、ワード線）を選択する。ワード線ドライバ１２１は、ワード線に所定の電圧を供給できる。
【００２６】
カラムデコーダ１２２は、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。  
ビット線ドライバ１２３は、カラムアドレスのデコード結果に基づいて、メモリセルアレイ１００のカラム（例えば、ビット線）を選択する。ビット線ドライバ１２３は、スイッチ回路１２４を介して、メモリセルアレイ１００に接続されている。ビット線ドライバ１２３は、ビット線に所定の電圧を供給できる。
【００２７】
スイッチ回路１２４は、書き込み回路１２５及び読み出し回路１２６のいずれか一方を、メモリセルアレイ１００及びビット線ドライバ１２３に接続する。これによって、ＭＲＡＭ１は、コマンドに対応した動作を実行する。
【００２８】
書き込み回路１２５は、書き込み動作時に、アドレスＡＤＲに基づいた選択セルに、データの書き込みのための各種の電圧及び電流を、供給する。例えば、データＤＩＮは、メモリセルアレイ１００に書き込まれるべきデータとして、書き込み回路１２４に供給される。これによって、書き込み回路１２５は、データＤＩＮをメモリセルＭＣ内に書き込む。書き込み回路１２５は、例えば、書き込みドライバ／シンカなどを含む。
【００２９】
読み出し回路１２６は、読み出し動作時に、アドレスＡＤＲに基づいて選択されたメモリセル（選択セル）に、データの読み出しのための各種の電圧又は電流を供給する。これによって、メモリセルＭＣ内に格納されているデータが、読み出される。
【００３０】
読み出し回路１２６は、メモリセルアレイ１００から読み出されたデータを、出力データＤＯＵＴとして、抵抗変化型メモリ１の外部に出力する。
【００３１】
読み出し回路１２６は、例えば、読み出しドライバ及びセンスアンプ回路などを含む。読み出し回路１２６の詳細については、後述する。
【００３２】
シーケンサ１２７は、コマンドＣＭＤ及び各種の制御信号ＣＮＴを受ける。シーケンサ１２７は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、メモリデバイス１内の各回路１２０〜１２６の動作を制御する。シーケンサ１２７は、メモリデバイス１内の動作状況に応じて、制御信号ＣＮＴを、メモリコントローラ９０に送信できる。  
例えば、シーケンサ１２７は、書き込み動作及び読み出し動作に関する各種の情報を、設定情報として保持している。
【００３３】
尚、各種の信号は、メモリデバイス１のチップ（パッケージ）とは別途に設けられたインターフェイス回路を経由して、メモリデバイス１内の所定の回路に供給されてもよいし、メモリデバイス１内の入出力回路（図示せず）から各回路１２０〜１２７に、供給されてもよい。
【００３４】
例えば、本実施形態のメモリデバイス１は、抵抗変化型メモリである。抵抗変化型メモリ１は、メモリセルＭＣ内のメモリ素子に、可変抵抗素子（抵抗変化型メモリ素子）が用いられている。
【００３５】
＜メモリセルアレイの内部構成＞  
図３は、本実施形態における抵抗変化型メモリのメモリセルアレイの内部構成の一例を示す等価回路図である。
【００３６】
図３に示されるように、複数（ｎ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１００内に、設けられている。複数（ｍ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）及び、複数（ｍ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１００内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。以下において、説明の明確化のため、ビット線ｂＢＬは、ソース線とよばれる場合もある。
【００３７】
複数のメモリセルＭＣは、メモリセルアレイ１００内に、マトリクス状に配置されている。
【００３８】
ｘ方向（ロウ方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ワード線ドライバ１２１に接続されている。ワード線ドライバ１２１は、ロウアドレスに基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。
【００３９】
ｙ方向（カラム方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。ビット線ＢＬ，ｂＢＬは、スイッチ回路１２４を介して、ビット線ドライバ１２３に接続されている。
【００４０】
スイッチ回路１２４は、カラムアドレスに対応するビット線ＢＬ，ｂＢＬを、ビット線ドライバ１２３に接続する。ビット線ドライバ１２３は、ビット線ＢＬ，ｂＢＬの電位を制御する。これによって、カラムアドレスに示されるビット線ＢＬ，ｂＢＬ（カラム）が、選択され、活性化される。
【００４１】
また、スイッチ回路１２４は、メモリセルＭＣに要求された動作に応じて、選択されたビット線ＢＬ，ｂＢＬを、書き込み回路１２５又は読み出し回路１２６に接続する。
【００４２】
例えば、メモリセルＭＣは、１つの可変抵抗素子４００と、１つのセルトランジスタ４１０と、を含む。可変抵抗素子４００は、メモリ素子として機能する。セルトランジスタ４１０は、メモリセルＭＣの選択素子として機能する。
【００４３】
可変抵抗素子４００の一端は、ビット線ＢＬに接続されている。可変抵抗素子４００の他端は、セルトランジスタ４１０の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ４１０の他端（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。セルトランジスタ４１０のゲートに、ワード線ＷＬが接続されている。
【００４４】
メモリセルＭＣは、２以上の可変抵抗素子４００を含んでもよいし、２以上のセルトランジスタ４１０を含んでもよい。
【００４５】
メモリセルアレイ１００は、階層ビット線方式の構造を有してもよい。この場合において、複数のグローバルビット線が、メモリセルアレイ１００内に設けられている。各ビット線ＢＬが、対応するスイッチ素子を介して一方のグローバルビット線に接続される。各ソース線ｂＢＬが、対応するスイッチ素子を介して他方のグローバルビット線に接続される。グローバルビット線が、スイッチ回路１２４を介して、書き込み回路１２５及び読み出し回路１２６に接続される。
【００４６】
可変抵抗素子４００の抵抗状態は、ある大きさの電圧又は電流が可変抵抗素子４００に供給されることによって、変化する。これによって、可変抵抗素子４００は、複数の抵抗状態（抵抗値）を取り得る。可変抵抗素子４００の取り得る複数の抵抗状態に対して、１ビット以上のデータが関連付けられる。このように、可変抵抗素子４００が、メモリ素子として利用される。
【００４７】
可変抵抗素子４００の抵抗状態が電圧の供給によって変化するか又は電流の供給によって変化するかは、可変抵抗素子４００の種類又は特性に応じる。
【００４８】
本実施形態において、抵抗変化型メモリ１は、例えば、ＭＲＡＭ（Magnetoresistive random access memory）である。ＭＲＡＭ１において、磁気抵抗効果素子が、可変抵抗素子（メモリ素子）４００に用いられている。
【００４９】
＜メモリ素子の基本動作＞  
図４を用いて、メモリ素子としての磁気抵抗効果素子の動作原理について、説明する。
【００５０】
図４に示されるように、磁気抵抗効果素子４００は、２つの磁性層４０１，４０２と、非磁性層４０３とを少なくとも含む。
【００５１】
２つの磁性層４０１，４０２のそれぞれは、磁化を有する。磁性層４０１の磁化の向きは、可変である。磁性層４０２の磁化の向きは、不変（固定状態）である。  
本実施形態において、磁化の向きが可変な磁性層４０１は、記憶層４０１とよばれ、磁化の向きが不変な磁性層４０２は、参照層４０２とよばれる。
【００５２】
尚、本実施形態において、参照層の磁化の向きが不変であるとは、記憶層の磁化の向きを変えるための電流又は電圧が供給された場合において、参照層の磁化の向きが、供給された電流又は電圧によって変化しないことを、意味する。
【００５３】
非磁性層４０３は、２つの磁性層４０１，４０２間に設けられている。非磁性層４０３は、トンネルバリア層４０３として機能する。例えば、トンネルバリア層４０３は、酸化マグネシウムを含む絶縁層である。
【００５４】
例えば、２つの磁性層４０１，４０２及びトンネルバリア層４０３によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子４００は、ＭＴＪ素子４００とよばれる。
【００５５】
例えば、磁性層４０１，４０２は、垂直磁気異方性を有している。磁性層４０１，４０２の磁化方向（磁化容易軸方向）は、磁性層の層面に対して、実質的に垂直である。磁性層４０１，４０２の磁化方向は、複数の層４０１，４０２，４０３の積層方向に対して、実質的に平行である。磁性層４０１，４０２の垂直磁気異方性は、磁性層の界面磁気異方性などを利用して生じる。磁性層の垂直磁気異方性を利用したＭＴＪ素子は、垂直磁化型ＭＴＪ素子とよばれる。
【００５６】
ＭＴＪ素子（磁気抵抗効果素子）４００の抵抗状態は、記憶層４０１の磁化の向きと参照層４０２の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
【００５７】
記憶層４０１の磁化の向きが、参照層４０２の磁化の向きと同じである場合、ＭＴＪ素子４００は、第１の抵抗状態（第１の磁化配列状態）を有する。
【００５８】
記憶層４０１の磁化の向きが、参照層４０２の磁化の向きと反対である場合、ＭＴＪ素子４００は、第２の抵抗状態（第２の磁化配列状態）を有する。第２の抵抗状態を有するＭＴＪ素子４００の抵抗値Ｒａｐは、第１の抵抗状態を有するＭＴＪ素子４００の抵抗値Ｒｐより高い。  
このように、ＭＴＪ素子４００は、２つの磁性層４０１，４０２の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
【００５９】
例えば、ＭＴＪ素子４００は、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、ＭＴＪ素子４００の抵抗状態が、第１の抵抗状態に設定されることによって、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。ＭＴＪ素子４００の抵抗状態が第２の抵抗状態に設定されることによって、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
【００６０】
本実施形態において、ＭＴＪ素子４００における記憶層４０１の磁化の向きと参照層４０２の磁化の向きとが同じである磁化配列状態は、平行状態（又はＰ状態）とよばれる。ＭＴＪ素子４００における記憶層４０１の磁化の向きと参照層４０２の磁化の向きとが反対である磁化配列状態は、反平行状態（又はＡＰ状態）ともよばれる。
【００６１】
例えば、ＭＴＪ素子４００に対するデータの書き込みは、スピン注入磁化反転方式が用いられる。スピン注入磁化反転方式は、書き込み電流ＩＷ１，ＩＷ２がＭＴＪ素子４００内に流れた際に生じるスピントルクによって、記憶層４０１の磁化の向きを制御する書き込み方式である。
【００６２】
ＭＴＪ素子４００の磁化配列状態が、ＡＰ状態からＰ状態へ変化される場合、記憶層４０１から参照層４０２に流れる書き込み電流ＩＷ１が、ＭＴＪ素子４００に供給される。
【００６３】
この場合において、参照層４０２の磁化の向きと同じ向きのスピンを有する電子のスピントルクが、記憶層４０１の磁化に、印加される。
【００６４】
記憶層４０１の磁化の向きが参照層４０２の磁化の向きに対して反対である場合、記憶層４０１の磁化の向きは、印加されたスピントルクによって、参照層４０２の磁化の向きと同じ向きに設定される。
【００６５】
この結果として、ＭＴＪ素子４００は、Ｐ状態に設定される。このように、メモリセルＭＣに、“０”データが書き込まれる。
【００６６】
尚、Ｐ状態のＭＴＪ素子４００に、書き込み電流ＩＷ１が供給された場合、記憶層４０１の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子４００は、Ｐ状態を維持する。
【００６７】
ＭＴＪ素子４００の磁化配列状態が、Ｐ状態からＡＰ状態へ変化される場合、参照層４０２から記憶層４０１に流れる書き込み電流ＩＷ２が、ＭＴＪ素子４００に供給される。
【００６８】
この場合において、参照層４０２の磁化の向きに対して反対の向きのスピンを有する電子のスピントルクが、記憶層４０１の磁化に、印加される。
【００６９】
記憶層４０１の磁化の向きが参照層４０２の磁化の向きと同じである場合、記憶層４０１の磁化の向きは、印加されたスピントルクによって、参照層４０２の磁化の向きに対して反対の向きに設定される。
【００７０】
この結果として、ＭＴＪ素子４００は、ＡＰ状態に設定される。このように、メモリセルＭＣに、“１”データが書き込まれる。
【００７１】
尚、ＡＰ状態のＭＴＪ素子４００に、書き込み電流ＩＷ２が供給された場合、記憶層４０１の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子４００は、ＡＰ状態を維持する。
【００７２】
ＭＴＪ素子４００からのデータの読み出し（ＭＴＪ素子４００の抵抗状態の判別）時において、読み出し電流ＩＲＤが、ＭＴＪ素子４００内を流れる。読み出し電流ＩＲＤの電流値は、記憶層４０１の磁化反転しきい値より小さい。
【００７３】
データの読み出しは、読み出し電流ＩＲＤの電流値、読み出し電流ＩＲＤに起因するあるノードの電位の変動、又は、読み出し電流ＩＲＤによる電荷の蓄積量などのセンス結果に基づいて、実行される。
【００７４】
例えば、高抵抗状態（ＡＰ状態）のＭＴＪ素子４００から出力される読み出し電流ＩＲＤの電流値は、低抵抗状態（Ｐ状態）のＭＴＪ素子４００から出力される読み出し電流ＩＲＤの電流値より小さい。
【００７５】
このような、ＭＴＪ素子４００の抵抗状態の違いに伴った電流ＩＲＤの変動に基づいて、ＭＴＪ素子４００が保持しているデータが、判別される。
【００７６】
＜読み出し回路の構成例＞  
図５は、本実施形態のＭＲＡＭにおける読み出し回路の基本構成を説明するための図である。
【００７７】
図５において、読み出し回路１２６に加えて、データの読み出し時に用いられる他の回路も適宜図示されている。図５において、図示の簡略化のために、メモリセルアレイ１００内の複数のメモリセルＭＣのうち、動作の対象のメモリセル（以下では、選択セルとよばれる）が、抽出して図示されている。
【００７８】
図５に示されるように、データの読み出し時において、読み出しドライバ５００が、スイッチ素子ＳＷ０を介してビット線ＢＬに接続されている。読み出しドライバ５００に、電圧ＶＲＥＡＤが、駆動電圧（電源電圧）として、供給されている
読み出しドライバ５００は、データの読み出し時において、制御信号ＲＤに応じて、読み出しパルスＲＰを、ビット線ＢＬに供給する。読み出しパルスＲＰは、読み出し動作に適用されるデータの読み出し方式に応じて、電流パルスである場合もあるし、電圧パルスである場合もある。読み出しパルスＲＰは、例えば、方形波（四角形状の電圧パルス又は電流パルス）である。
【００７９】
尚、読み出しドライバ５００は、ビット線ドライバ１２３内の構成要素である場合もあるし、読み出し回路１２６の構成要素である場合もある。
【００８０】
スイッチ素子ＳＷ０は、ビット線ＢＬと読み出しドライバ５００との電気的な接続を制御する。スイッチ素子ＳＷ０のオン及びオフは、制御信号ＳＳによって、制御される。スイッチ素子ＳＷ０は、読み出し動作時おける選択アドレスに基づいて、オン状態に設定される。
【００８１】
例えば、スイッチ素子ＳＷ１が、ビット線ＢＬに接続されている。スイッチ素子ＳＷ２が、ソース線ＳＬに接続されている。スイッチ素子ＳＷ１，ＳＷ２は、ビット線ＢＬ及びソース線ＳＬとグランド電圧ＶＳＳが印加された端子（配線）との接続を制御する。以下において、グランド電圧ＶＳＳが印加された端子のことを、グランド端子ＶＳＳとよぶ。
【００８２】
スイッチ素子ＳＷ１のオン及びオフは、制御信号ＳＸによって制御される。スイッチ素子ＳＷ２のオン及びオフは、制御信号（例えば、プリディスチャージイネーブル信号ともよばれる）ＰＤＥによって制御される。
【００８３】
スイッチ素子ＳＷ１，ＳＷ２は、ビット線ＢＬ及びソース線ＳＬの充電及び放電の制御に応じて、オン状態又はオフ状態に設定される。
【００８４】
尚、スイッチ素子ＳＷ０，ＳＷ１，ＳＷ２は、読み出し回路１２６の構成要素である場合もあるし、スイッチ回路１２４の構成要素である場合もある。
【００８５】
例えば、ソース線ＳＬに、容量６０Ａ，６０Ｂ及び抵抗６５が接続されている。  
各容量６０Ａ，６０Ｂの一端は、ソース線ＳＬに接続されている。各容量６０Ａ，６０Ｂの他端は、グランド端子ＶＳＳに接続されている。容量６０Ａは、容量値ＣＳＬを有する。容量６０Ｂは、容量値ＣＳＬを有する。  
抵抗６５の一端は、容量６０Ａの一端に接続されている。抵抗６５の他端は、容量６０Ｂの他端に接続されている。抵抗６５は、抵抗値ＲＳＬを有する。例えば、容量６０Ａ，６０Ｂは、ソース線ＳＬに含まれる容量成分（寄生容量）である。抵抗６５は、ソース線ＳＬに含まれる抵抗成分（寄生抵抗）である。尚、図５において、ソース線ＳＬの寄生成分のみが図示されているが、ビット線ＢＬも、抵抗成分及び容量成分を含む。
【００８６】
例えば、選択セルからの出力（電圧又は電流）に起因する電荷は、容量６０Ａ，６０Ｂに蓄積される。ソース線ＳＬの充電波形が、選択セルの出力信号として、読み出し回路１２６に供給される。
【００８７】
スイッチ素子ＳＷ３は、読み出し回路１２６とソース線ＳＬとの間に接続されている。スイッチ素子ＳＷ３の一端は、ソース線ＳＬのノードＮＤ１に接続されている。スイッチ素子ＳＷ３の他端は、読み出し回路１２６の入力端子（ノードＮＳＥＮ）に接続されている。スイッチ素子ＳＷ３のオン及びオフは、制御信号（例えば、リードイネーブル信号ともよばれる）ＲＥによって、制御される。スイッチ素子ＳＷ３のオン／オフによって、読み出し回路１２６とソース線ＳＬとの電気的な接続が制御される。
【００８８】
スイッチ素子ＳＷ３は、読み出し回路１２６の構成要素でもよいし、スイッチ回路１２４の構成要素でもよい。
【００８９】
読み出し回路１２６は、スイッチ素子ＳＷ３を介して、ソース線ＳＬに接続されている。
【００９０】
本実施形態のＭＲＡＭにおいて、読み出し回路１２６は、フィルタ回路２１、ホールド回路（サンプリング回路）２２及びセンスアンプ回路２３を、含む。
【００９１】
フィルタ回路２１の入力端子は、ノードＮＳＥＮ及びスイッチ素子ＳＷ３を介して、ソース線ＳＬのノードＮＤ１に接続されている。フィルタ回路２１の出力端子は、ノードＮＨＰＦを介して、ピークホールド回路２２の入力端子に接続されている。  
ホールド回路２２の出力端子は、ノードＮＨＤを介して、センスアンプ回路２３の入力端子に接続されている。  
センスアンプ回路２３の出力端子は、データＤＯＵＴを出力するための端子に接続されている。以下において、データＤＯＵＴの出力端子を、データ出力端子ＤＯＵＴとも表記する。  
制御信号（例えば、センスイネーブル信号とよばれる）ＳＥが、センスアンプ回路２３の制御端子に供給される。制御信号ＳＥによって、センスアンプ回路２３の動作が、制御される。
【００９２】
フィルタ回路２１は、ソース線ＳＬに出力された選択セルＭＣの出力信号（又は、選択セルＭＣの出力信号に起因する信号）のうちある周波数成分の信号を、抽出する。
【００９３】
例えば、フィルタ回路２１は、ハイパスフィルタである。この場合において、フィルタ回路２１は、供給された信号の高周波成分を通過させる。フィルタ回路２１を通過した信号は、後段の回路（ここでは、ホールド回路２２）に供給される。
【００９４】
以下では、ハイパスフィルタのフィルタ回路２１のことを、ハイパスフィルタ回路２１ともよぶ。以下において、メモリセルＭＣの出力信号、及び、メモリセルＭＣの出力信号が反映されたある配線（ノード）上の信号のことを、セル信号ともよぶ。
【００９５】
ホールド回路２２は、フィルタ回路２１の出力信号をサンプルし、サンプルした値を保持する。ホールド回路２２は、信号をサンプルするためのある期間（サンプリング期間）内におけるフィルタ回路２１の出力信号の最大値（又は最小値）を検知し、検知した値（サンプルした値）を保持する。ホールド回路２２は、検知された最大値（又は最小値）を、センスアンプ回路２３へ出力する。  
本実施形態において、ホールド回路２２のことを、ピークホールド回路２２ともよぶ。
【００９６】
センスアンプ回路２３は、ホールド回路２２の出力信号に基づいて、選択セルＭＣ内のデータを判別する。センスアンプ回路２３の出力信号が、選択セルＭＣ内のデータとして、出力される。
【００９７】
尚、センスアンプ回路２３の内部構成は、ＭＲＡＭ１に適用される読み出し方式（例えば、直流方式、参照セル方式、及び自己参照方式などから選択される少なくとも1つ）に応じて、適宜変更される。
【００９８】
例えば、直流方式の読み出し動作において、センスアンプ回路２３は、ホールド回路２２の出力電圧とある参照電圧（直流電圧）とを比較する。この場合において、センスアンプ回路２３の一方の入力端子に、ホールド回路２２の出力が供給され、センスアンプ回路２３の他方の入力端子に、直流電圧が供給される。
【００９９】
例えば、参照セル方式の読み出し動作において、センスアンプ回路２３は、ホールド回路２２の出力電圧と参照セルの出力電圧とを比較する。この場合において、センスアンプ回路２３の一方の入力端子に、ホールド回路２２の出力が供給され、センスアンプ回路２３の他方の入力端子に、参照セルの出力電圧が供給される。
【０１００】
例えば、自己参照方式の読み出し動作において、センスアンプ回路２３は、選択セルに対するある基準データの書き込み前のホールド回路２２の出力電圧と、選択セルに対するある基準データの書き込み後のホールド回路２２の出力電圧とを比較する。例えば、自己参照方式の読み出し動作が適用されたＭＲＡＭのセンスアンプ回路２３において、センスアンプ回路２３の一方の入力端子に、基準データの書き込み前のホールド回路２２の出力電圧を保持する容量素子が、接続され、センスアンプ回路２３の他方の入力端子に、基準データの書き込み後のホールド回路２２の出力電圧を保持する容量素子が、接続されている。
【０１０１】
（２）  作用及び効果  
図６を用いて、本実施形態の抵抗変化型メモリの作用及び効果について、説明する。
【０１０２】
抵抗変化型メモリの読み出し動作時において、読み出しドライバは、読み出しパルスを、ビット線（又はソース線）に供給する。読み出しパルスは、方形波に近似した電圧パルス（又は電流パルス）である。
【０１０３】
読み出しパルスの周波数領域に着目する場合、読み出しパルスは、多くの周波数成分を含む。
【０１０４】
読み出しパルスは、選択セルを経由して読み出しドライバからセンスアンプ回路に到達する経路において、メモリ素子の抵抗値、及び、ビット線／ソース線の寄生成分（寄生抵抗及び寄生容量）に起因するインピーダンスの影響を受ける。
【０１０５】
読み出しドライバとセンスアンプ回路との間のインピーダンスの影響によって、読み出しパルスの高周波領域側の成分は、減衰しやすい。読み出しパルスの減衰によって、読み出しパルスの電圧波形は、方形波の角がなまった（角にある角度が形成された又は角が丸くなった）形状になる。
【０１０６】
読み出しパルスの伝搬中に減衰する周波数成分及びその減衰率は、読み出しパルスの信号経路上のインピーダンスに含まれるメモリ素子の抵抗値によって、大きく変化する傾向がある。
【０１０７】
このため、抵抗変化型メモリの読み出し動作時において、抽出されたセル信号の高周波成分に基づいて、低抵抗状態のメモリ素子における読み出しパルスの高周波成分の大きさと高抵抗状態のメモリ素子における読み出しパルスの高周波成分の大きさとの違いを、判別することが可能であれば、抵抗変化型メモリは、高精度な読み出し動作を実行できる。
【０１０８】
上述のように、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）において、読み出し回路１２６は、ハイパスフィルタ回路２１及びピークホールド回路２２を含む。ハイパスフィルタ回路２１及びピークホールド回路２２は、読み出しドライバ５００とセンスアンプ回路２３との間に、接続されている。
【０１０９】
本実施形態において、ハイパスフィルタ回路２１は、選択セルからの信号の高周波成分を取り出す。
【０１１０】
ピークホールド回路２２は、ハイパスフィルタ回路２１からの出力信号（セル信号の高周波成分）のピーク値を検知し、そのピーク値を保持する。ピークホールド回路２２は、保持されたピーク値を、出力信号として、センスアンプ回路２３に出力する。この結果として、セル信号に含まれる高周波成分は、直流信号に変換される。
【０１１１】
センスアンプ回路２３は、ピークホールド回路２２からの信号を用いて、選択セル内のデータを、判別する。
【０１１２】
図６は、本実施形態の抵抗変化型メモリの読み出し動作時における、読み出し回路内の信号経路上におけるメモリセルからの信号の状態を示している。
【０１１３】
図６の（ａ）、（ｂ）及び（ｃ）において、読み出し回路１２６内の各ノードにおける電圧値の時間変化が示されている。図６の（ａ）、（ｂ）及び（ｃ）において、グラフの横軸は、時間に対応し、グラフの縦軸は、電圧値に対応する。
【０１１４】
図６の（ａ）は、選択セルからの信号が入力されるノードＮＳＥＮの電位ＶＳＥＮの時間変化を、示している。図６の（ｂ）は、ハイパスフィルタ回路２１とピークホールド回路２２との間のノードＮＨＰＦの電位（ハイパスフィルタ回路２１の出力信号）ＶＨＰＦの時間変化を、示している。図６の（ｃ）は、ピークホールド回路２２とセンスアンプ回路２３との間のノードＮＨＤの電位（ピークホールド回路２２の出力信号）ＶＨＤの時間変化を、示している。
【０１１５】
図６の（ａ）、（ｂ）及び（ｃ）において、線（波形）Ｘ１，Ｘ２，Ｘ３は、ＭＴＪ素子４００の磁化配列状態がＰ状態である場合における各ノードの電位の時間変化を示す。線（波形）Ｚ１，Ｚ２，Ｚ３は、ＭＴＪ素子４００の磁化配列状態がＡＰ状態である場合における各ノードの電位の時間変化を示す。
【０１１６】
本実施形態のＭＲＡＭの読み出し動作時において、読み出しドライバ５００から供給された読み出しパルスＲＰによって、選択セルＭＣは、ＭＴＪ素子の抵抗状態に応じた出力信号（電流又は電位）を、ソース線ＳＬに出力する。ＭＴＪ素子の抵抗状態に応じて、選択セルは、Ｐ状態のＭＴＪ素子の抵抗値Ｒｐに応じた波形の信号を出力し、又は、ＡＰ状態のＭＴＪ素子の抵抗値Ｒａｐに応じた波形の信号を出力する。
【０１１７】
図６の（ａ）に示されるように、セル信号（選択セルＭＣからの出力信号又はソース線ＳＬの充電電位）が、ノードＮＳＥＮに供給される。
【０１１８】
図６の（ａ）の線Ｘ１，Ｚ１に示されるように、選択セルＭＣ内のＭＴＪ素子４００の磁化配列状態（抵抗状態）に応じて、ノードＮＳＥＮの電位は、変化する。
【０１１９】
Ｐ状態のＭＴＪ素子４００によるセル信号が供給された場合（線Ｘ１）におけるノードＮＳＥＮの電位は、ＡＰ状態のＭＴＪ素子４００によるセル信号が供給された場合（線Ｚ１）におけるノードＮＳＥＮの電位より高い。
【０１２０】
Ｐ状態のＭＴＪ素子４００のセル信号によるノードＮＳＥＮの電位の時間変化は、ＡＰ状態のＭＴＪ素子４００のセル信号によるノードＮＳＥＮの電位の時間変化より、急峻である。
【０１２１】
尚、電荷蓄積型の読み出し方式で、選択セルＭＣの出力信号が、読み出し回路１２６へ供給される場合、ソース線ＳＬ（又はビット線ＢＬ）の容量６０Ａ，６０Ｂに蓄積された電荷が、ノードＮＳＥＮに供給される。これによって、ソース線ＳＬの容量６０Ａ，６０Ｂに蓄積された電荷量に対応する電位が、ノードＮＳＥＮの電位に反映される。
【０１２２】
本実施形態の抵抗変化型メモリの読み出し回路において、ハイパスフィルタ回路２１は、読み出しパルスの印加時におけるセル信号（例えば、ビット線ＢＬ及びソース線ＳＬの充電波形）の高周波成分を、取り出す。
【０１２３】
ノードＮＳＥＮの電位ＶＳＥＮが、ハイパスフィルタ回路２１を通過する時、セル信号に含まれる高い周波数成分のみが通過する。これによって、ハイパスフィルタ回路２１は、ある周波数より高い周波数領域の信号（電圧）を出力する。
【０１２４】
図６の（ｂ）に示されるように、電荷積算型の読み出し方法において、ノードＮＨＰＦの電位（ハイパスフィルタ回路の出力波形）ＶＨＰＦは、線（波形）Ｘ２，Ｚ２のある部分（例えば、中央部）が高くなる山型（凸型）のような波形となる。
【０１２５】
例えば、ノードＮＨＰＦにおける電位ＶＨＰＦは、時刻ｔａにおいて、セル信号に含まれる高周波成分の電位のピーク値ＰＫｘ，ＰＫｚを、有する。
【０１２６】
Ｐ状態のＭＴＪ素子４００に対応したノードＮＨＰＦの電位（ピーク値）ＰＫｘは、ＡＰ状態のＭＴＪ素子４００に対応したノードＮＨＰＦの電位（ピーク値）ＰＫｚより高い。
【０１２７】
ノードＮＨＰＦの電位ＶＨＰＦのピーク値ＰＫｘ、ＰＫｚは、ノードＮＳＥＮにおける高周波成分の電位の大きさで決まる。セル信号の高周波成分の電位は、ＭＴＪ素子４００の抵抗値、ビット線／ソース線の寄生抵抗、ビット線／ソース線の寄生容量の大きさが、反映される。
【０１２８】
ビット線／ソース線における寄生抵抗及び寄生容量の大きさは、ＭＴＪ素子の磁化配列状態がＰ状態であっても、及び、ＭＴＪ素子の磁化配列状態がＡＰ状態であっても、実質的に一定である。  
それゆえ、ピーク値ＰＫｘ，ＰＫｚの大きさは、ＭＴＪ素子４００の抵抗値（磁化配列状態）に応じて、異なる。
【０１２９】
ピークホールド回路２２は、ノードＮＨＰＦにおける選択セルからの信号に含まれる高周波成分のピーク値（例えば、最大電位）ＰＫｘ、ＰＫｚを検出（サンプル）し、そのピーク値ＰＫｘ、ＰＫｚを保持する。
【０１３０】
図６の（ｃ）に示されるように、ピークホールド回路２２は、保持されたピーク値ＰＫｘ、ＰＸｚが維持された状態の信号を、出力信号ＶＨＤとして、センスアンプ回路２３に出力する。
【０１３１】
これによって、本実施形態のＭＲＡＭにおいて、読み出し回路１２６は、選択セルＭＣからの信号に含まれる高周波成分のピーク値を、直流信号に変換できる。
【０１３２】
図６の（ａ）と（ｃ）とが比較された場合、波形Ｘ３と波形Ｚ３との間の電位差が、波形Ｘ１と波形Ｚ１との間の電位差より大きい。
【０１３３】
このように、セル信号の高周波成分の直流変換によって、本実施形態のＭＲＡＭは、読み出しマージンを大きくできる。
【０１３４】
セル信号における直流変換後の高周波成分の値が、センスアンプ回路２３に、入力される。  
センスアンプ回路２３は、時刻ｔｘにおけるノードＮＨＤの電位ＶＨＤを、センスする。
【０１３５】
センスアンプ回路２３は、センスされた電位ＶＨＤを用いて、選択セル内のデータを判別する。センスアンプ回路２３は、判別結果に基づく信号を、出力する。
【０１３６】
センスアンプ回路２３からの出力信号ＤＯＵＴが、選択セルＭＣから読み出されたデータＤＯＵＴとして、メモリコントローラ９０（及びプロセッサ９）に転送される。
【０１３７】
抵抗変化型メモリがＤＲＡＭ又はＳＲＡＭの代替に用いられる場合、抵抗変化型メモリは、高速な読み出し動作が要求される。
【０１３８】
一般的な抵抗変化型メモリにおいて、メモリ素子の抵抗値のばらつきに起因して、読み出しエラーの増大及び読み出し動作の速度の低下が、生じる可能性がある。
【０１３９】
例えば、ＭＲＡＭは、ＭＴＪ素子の特性上、ＭＴＪ素子の高抵抗状態とＭＴＪ素子の低抵抗状態との抵抗比（ＭＲ比）が小さい。また、ＭＲＡＭは、素子の微細化に伴う製造ばらつきに起因して、高速動作を維持しつつ十分な動作マージンを確保することが困難な場合がある。
【０１４０】
また、抵抗変化型メモリの読み出し動作に適用される読み出し方式に応じて、信号のセンスタイミングの制御が困難であったり、センスタイミングのずれに起因して読み出しマージンが低下したりする可能性がある。
【０１４１】
本実施形態のメモリデバイスとしての抵抗変化型メモリは、選択セルからの信号から高周波成分を抽出し、抽出した高周波成分のピーク値を用いて、選択セルからの信号を直流信号に変換する。
【０１４２】
セル信号の高周波成分が直流値に変換されることによって、本実施形態の抵抗変化型メモリは、Ｐ状態のＭＴＪ素子を含むメモリセルの出力信号とＡＰ状態のＭＴＪ素子を含むメモリセルの出力信号との差を大きくできる。本実施形態の抵抗変化型メモリは、センスアンプ回路に供給される信号を、一定の値（変動の小さい値）にできる。
【０１４３】
これによって、本実施形態の抵抗変化型メモリは、読み出し回路における選択セルからの信号のセンスタイミングとセンスマージンとの間の依存性が、解消される。
【０１４４】
したがって、本実施形態の抵抗変化型メモリは、読み出し動作のエラー率を低減できる。
【０１４５】
本実施形態の抵抗変化型メモリにおいて、ピーク値ＰＫｘ、ＰＫｚのホールド後の電位が飽和するまでの期間は、ハイパスフィルタ回路２１を通過する前におけるビット線ＢＬ及びソース線ＳＬの電位の変動が飽和するまでの期間よりも短い。
【０１４６】
そのため、本実施形態の抵抗変化型メモリは、高いセンスマージンを維持しつつ、信号のセンスタイミングを、より早い段階（時刻）に設定できる。
【０１４７】
この結果として、本実施形態の抵抗変化型メモリは、セル信号がフィルタ回路２１及びホールド回路２２を経由してセンスアンプ回路２３に供給されたとしても、読み出し動作の速度を改善できる。
【０１４８】
以上のように、本実施形態の抵抗変化型メモリは、読み出しマージンの拡大とエラーレートの低減を図ることができる。また、本実施形態の抵抗変化型メモリは、読み出しの高速化を図ることができる。
【０１４９】
以上のように、本実施形態のメモリデバイスは、動作特性を向上できる。
【０１５０】
（Ｂ）  第１の実施形態  
図７及び図８を参照して、第１の実施形態のメモリデバイスについて、説明する。
【０１５１】
（１）  構成例  
図７を用いて、本実施形態のメモリデバイスの構成例について、説明する。
【０１５２】
図７は、本実施形態のメモリデバイス（例えば、ＭＲＡＭのような抵抗変化型メモリ）における読み出し回路の内部構成を説明するための模式図である。
【０１５３】
図７に示されるように、ハイパスフィルタ回路２１は、ノードＮＳＥＮとノードＮＨＰＦとの間に設けられている。ハイパスフィルタ回路２１の入力端子は、ノードＮＳＥＮに接続されている。ハイパスフィルタ回路２１の出力端子は、ノードＮＨＰＦに接続されている。
【０１５４】
ハイパスフィルタ回路２１は、容量素子２１０及び抵抗素子２１２を含む。
【０１５５】
容量素子２１０の一方の端子（一端）は、スイッチ素子ＳＷ３に接続されている。容量素子２１０の他方の端子（他端）は、抵抗素子２１２の一方の端子に接続されている。容量素子２１０は、ノードＮＳＥＮとノードＮＨＰＦとの間の信号経路に、直列に挿入されている。
【０１５６】
抵抗素子２１２の一方の端子は、ノードＮＨＰＦに接続されている。抵抗素子２１２の他方の端子は、電圧ＶＲＥＦが印加された端子（配線）に接続されている。抵抗素子２１２の一方の端子の電位は、固定電位（電圧ＶＲＥＦ）に設定されている。以下では、電圧ＶＲＥＦが印加された端子を、電圧端子ＶＲＥＦと表記する。
【０１５７】
容量素子２１０の一方の端子が、ハイパスフィルタ回路２１の入力端子となる。容量素子２１０と抵抗素子２１２との接続ノードが、ハイパスフィルタ回路２１の出力端子となる。
【０１５８】
容量素子２１０は、容量値ＣＨＰＦを有する。抵抗素子２１２は、抵抗値ＲＨＰを有する。
【０１５９】
ハイパスフィルタ回路２１を通過する信号（選択セルの出力信号、又は、ソース線の充電電位）の周波数帯域は、容量素子２１０の容量値ＣＨＰＦ及び抵抗素子２１２の抵抗値ＲＨＰＦに基づいたカットオフ周波数ｆｃによって、設定される。ハイパスフィルタ回路２１におけるカットオフ周波数ｆｃは、以下の式（Ｅｑ１）で表される。
【０１６０】
ｆｃ＝１／（２π×ＲＨＰＦ×ＣＨＰＦ）            ・・・（Ｅｑ１）
【０１６１】
例えば、抵抗値ＲＨＰＦが、１０ｋΩに設定され、容量値ＣＨＰＦが１００ｆＦに設定される。この場合において、式（Ｅｑ１）に基づくと、カットオフ周波数ｆｃは、約１６０ＭＨｚに設定される。
【０１６２】
セル信号（例えば、電圧パルス）におけるカットオフ周波数ｆｃより高い周波成分は、ハイパスフィルタ回路２１を通過し、セル信号におけるカットオフ周波数ｆｃ以下の周波数成分は、ハイパスフィルタ回路２１によって、遮断される。
【０１６３】
このように、ハイパスフィルタ回路２１は、セル信号の高周波成分を抽出できる。ハイパスフィルタ回路２１は、カットオフ周波数ｆｃより高い周波数領域の信号を出力する。
【０１６４】
ピークホールド回路２２は、ノードＮＨＰＦとノードＮＨＤとの間に設けられている。ピークホールド回路２２の入力端子は、ノードＮＨＰＦに接続されている。ピークホールド回路２２の出力端子は、ノードＮＨＤに接続されている。
【０１６５】
ピークホールド回路２２は、演算増幅回路（コンパレータ）２２１、スイッチ素子２２２、容量素子２２３及びトランジスタ２２４を含む。
【０１６６】
演算増幅回路２２１の一方の入力端子（反転入力端子）は、ノードＮＨＰＦ（ハイパスフィルタ回路２１の出力端子）に接続されている。演算増幅回路２２１の他方の入力端子（非反転入力端子）は、ノードＮＨＤに接続されている。演算増幅回路２２１の出力端子は、ノードＮＧＴに接続されている。
【０１６７】
演算増幅回路２２１は、非反転入力端子に供給される信号（電圧）と反転入力端子に供給される信号とを比較（例えば、差動増幅）する。本実施形態において、演算増幅回路２２１の反転入力端子に、フィルタ回路２１の出力端子ＮＨＰＦの電圧ＶＨＰＦが供給される。演算増幅回路２２１の非反転入力端子に、ノードＮＨＤの電圧ＶＨＤが供給される。例えば、演算増幅回路２２１の出力信号は、電圧ＶＨＤと電圧ＶＨＰＦとの差（ＶＨＤ−ＶＨＰＦ）に基づく値を、有する。例えば、差分値（ＶＨＤ−ＶＨＰＦ）に、演算増幅回路２２１に設定された増幅率（Ａｚ）が、乗算されてもよい。
【０１６８】
スイッチ素子２２２の一方の端子は、ノード（回路２２１の他方の入力端子）ＮＨＤに接続されている。スイッチ素子２２２の他方の端子は、電圧端子ＶＲＥＦに接続されている。
【０１６９】
スイッチ素子２２２の制御端子に、制御信号ＲＳＴが供給される。制御信号ＲＳＴによって、スイッチ素子２２２のオン及びオフが、制御される。
【０１７０】
スイッチ素子２２２は、ノードＮＨＤの電位状態を、リセットできる。オン状態のスイッチ素子２２２によって、ノードＮＨＤは、電圧端子ＶＲＥＦに接続される。これによって、ノードＮＨＤは、リセット状態に設定される。リセット状態のノードＮＨＤの電位は、基準電位ＶＲＥＦ程度に設定される。基準電位ＶＲＥＦは、ある特定の固定電位（例えば、０．４Ｖ〜０．８Ｖ）でも良いし、グランド電圧ＶＳＳを用いても良い。
【０１７１】
例えば、読み出し動作の開始時（又は読み出し動作の終了時）において、スイッチ素子２２２は、ノードＮＨＤの電位をリセット状態に設定する。
【０１７２】
容量素子２２３の一端は、ノード（回路２２１の他方の入力端子）ＮＨＤに接続されている。容量素子２２３の他端は、グランド端子ＶＳＳに接続されている。  
容量素子２２３は、容量値ＣＨＤを有する。容量素子２２３が保持する電位に応じて、ノードＮＨＤの電位が、設定される。
【０１７３】
トランジスタ２２４のゲートは、ノード（回路２２１の出力端子）ＮＧＴに接続されている。トランジスタ２２４の電流経路の一端（ソース／ドレインの一方）は、電圧ＶＤＤが印加された端子（配線）に接続されている。トランジスタ２２４の電流経路の他端（ソース／ドレインの他方）は、ノードＮＨＤに接続されている。以下において、電圧ＶＤＤが印加された端子は、電圧端子ＶＤＤと表記する。
【０１７４】
トランジスタ２２４は、演算増幅回路２２１の出力信号（ノードＮＧＴの電位）に応じて、動作する。
【０１７５】
本実施形態において、トランジスタ２２４は、Ｐ型電界効果トランジスタである。トランジスタ２２４は、電流源として機能する。  
ノードＮＧＴの電位が“Ｌ”レベルである場合において、トランジスタ２２４はオンする。トランジスタ２２４がオンした場合において、ノードＮＨＤは、オン状態のトランジスタ２２４を介して、電圧端子ＶＤＤに接続される。ノードＮＧＴの電位が“Ｈ”レベルである場合において、トランジスタ２２４はオフする。トランジスタ２２４がオフした場合において、ノードＮＨＤは、オフ状態のトランジスタ２２４によって、電圧端子ＶＤＤから電気的に分離される。
【０１７６】
トランジスタ２２４は、ノードＮＧＴの電位に応じた駆動力で、電流をノードＮＨＤに出力する。
【０１７７】
電圧端子ＶＤＤとグランド端子ＶＳＳとの間において、容量素子２２３に、電流源（トランジスタ）２２４が直列に接続されている。
【０１７８】
ピークホールド回路２２は、ハイパスフィルタ回路２１から供給された電圧（高周波電圧）のピーク値に基づいて、セル信号の高周波成分の電圧を、直流電圧に変換する。
【０１７９】
ある期間（以下では、サンプリング期間ともよばれる）内におけるある時刻におけるノードＮＨＤの電圧ＶＨＤが、容量素子２２３によってホールドされていると仮定される。
【０１８０】
電流源（トランジスタ）２２４は、演算増幅回路２２１の出力電位ＶＧＴの大きさに応じた電流を、容量素子２２３に供給する。
【０１８１】
演算増幅回路２２１は、ノードＮＨＤの電圧ＶＨＤとハイパスフィルタ回路２１を通過した電圧ＶＨＰＦを比較する。
【０１８２】
サンプリング期間内において、電圧ＶＨＰＦがホールド中の電圧ＶＨＤより高い場合において、演算増幅回路２２１の出力電圧ＶＧＴは、低下する。例えば、演算増幅回路２２１は、負の電圧値を有する電圧ＶＧＴを、Ｐ型トランジスタ２２４のゲートに出力する。それゆえ、Ｐ型トランジスタ２２４の出力電流は、増加する。
【０１８３】
ＶＨＰＦ＞ＶＨＤの関係である場合（ノードＮＨＤの電位が、セル信号の高周波成分のピーク値に達していない場合）、容量素子２２３に流入する電流が増加するように、電流源としてのトランジスタ２２４の動作が、作用する。それゆえ、容量素子２２３は、充電される。この結果として、電圧ＶＨＤの値は、上昇する。
【０１８４】
サンプリング期間内において、電圧ＶＨＰＦがホールド中の電圧ＶＨＤ以下である場合において、演算増幅回路２２１の出力電圧ＶＧＴは、上昇する。例えば、演算増幅回路２２１は、正の電圧値（又は０Ｖ）を有する電圧ＶＧＴを、Ｐ型トランジスタ２２４のゲートに出力する。それゆえ、Ｐ型トランジスタ２２４の出力電流は、減少する。
【０１８５】
このため、ＶＨＰＦ≦ＶＨＤの関係（ノードＮＨＤの電位が、セル信号の高周波成分のピーク値に達している場合）であれば、容量素子２２３に流入する電流が減少するように、電流源（トランジスタ）２２４の動作が作用する。それゆえ、容量素子２２３の充電は抑制される。この結果として、電圧ＶＨＤの値は、変化しない。
【０１８６】
この演算増幅回路２２１及び電流源２２４の動作によって、ノードＮＨＰＦの電位の最大値（ピーク値）が、電圧ＶＨＤとして、得られる。
【０１８７】
ピークホールド回路２２は、取得したピーク値に設定（固定）された電圧を、センスアンプ回路２３に、出力する。これによって、セル信号が、セル信号に含まれる高周波成分のピーク値に基づいて、直流信号に変化される。
【０１８８】
このように、ピークホールド回路２２は、セル信号の高周波成分（カットオフ周波数より高い周波数領域を有する信号）のピーク値に基づいた直流電圧を、センスアンプ回路２３に供給できる。
【０１８９】
センスアンプ回路２３は、ノードＮＨＤとデータ出力端子ＤＯＵＴとの間に設けられている。センスアンプ回路２３の一方の入力端子は、ノードＮＨＤに接続されている。
【０１９０】
センスアンプ回路２３は、ノードＮＨＤの電圧ＶＨＤを用いて、選択セルＭＣ内のデータを判別する。センスアンプ回路２３は、データの判別のために、電圧ＶＨＤと参照値とを比較する。
【０１９１】
例えば、ＭＲＡＭの読み出し動作に直流方式が適用された場合、センスアンプ回路２３は、直流方式の読み出し動作において、電圧ＶＨＤと、参照電圧とを、比較する。
【０１９２】
例えば、ＭＲＡＭの読み出し動作に参照セル方式が適用された場合、センスアンプ回路２３は、参照セル方式の読み出し動作において、電圧ＶＨＤと、参照セルからの電位とを、比較する。
【０１９３】
例えば、ＭＲＡＭの読み出し動作に自己参照読み出し方式が適用された場合、センスアンプ回路２３は、自己参照方式の読み出し動作において、選択セルに対する基準データ（例えば、“０”データ）の書き込み前の１回の読み出しによるノードＮＨＤの電位と、選択セルに対する基準データの書き込み後の２回目の読み出しによるノードＮＨＤの電位とを比較する。
【０１９４】
センスアンプ回路２３は、ピークホールド回路２２によってホールドされたピーク電位ＶＨＤを、受ける。
【０１９５】
ピーク値のホールド後におけるピークホールド回路２２の出力信号ＶＨＤは、直流信号（直流電圧）とみなされる。直流信号が、センスアンプ回路２３に入力されるため、センスアンプ回路２３は、任意のタイミングで、直流信号に変換されたセル信号を、センス及びラッチできる。
【０１９６】
（２）  動作例  
図８を用いて、本実施形態のＭＲＡＭの動作例について、説明する。
【０１９７】
図８は、本実施形態のＭＲＡＭの読み出し動作の動作例を説明するためのタイミングチャートである。ここでは、本実施形態のＭＲＡＭの読み出し動作を説明するために、図８に加えて、図１乃至図７も適宜用いる。
【０１９８】
プロセッサ９があるデータを要求した場合において、メモリコントローラ９０は、読み出しコマンド及び各種の制御信号を、ＭＲＡＭ１に送信する。
【０１９９】
ＭＲＡＭ１は、コマンド及び制御信号に基づいて、選択アドレスＡＤＲに対するデータの読み出しを開始する。
【０２００】
時刻ｔ１ａにおいて、ワード線ドライバ１２１は、選択ワード線ＷＬの電位を、“Ｌ”レベルから“Ｈ”レベルに変える。
【０２０１】
“Ｈ”レベルの電圧（セルトランジスタ４１０のオン電圧）によって、選択セルＭＣのセルトランジスタ４１０が、オンする。これによって、選択セルは、活性化される。
【０２０２】
尚、読み出し動作の開始時において、ノードＮＳＥＮの初期電位は、電圧値Ｖ１ａに設定される。ノードＮＨＰＦの初期電位は、電圧値Ｖ２ａに設定される。ノードＮＨＤの初期電位は、電圧値Ｖ３ａ（例えば、基準電圧ＶＲＥＦ又はグランド電圧ＶＳＳ）に設定されている。
【０２０３】
時刻ｔ２ａにおいて、読み出し回路１２６は、制御信号ＲＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、スイッチ素子ＳＷ３は、オン状態に設定される。センスアンプ回路２３は、オン状態のスイッチ素子ＳＷ３を介して、ソース線ＳＬに電気的に接続される。
【０２０４】
時刻ｔ３ａにおいて、読み出し回路１２６は、制御信号ＲＳＴの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＲＳＴによって、スイッチ素子２２２はオンする。
【０２０５】
これによって、ノードＮＨＤが、オン状態のスイッチ素子２２２を介して、グランド端子ＶＳＳに接続される。ノードＮＨＤは放電される。ノードＮＨＤの電位は、リセット状態（電圧ＶＲＥＦ又は電圧ＶＳＳ）に設定される。
【０２０６】
ノードＮＨＤのリセットに並行して、読み出し回路１２６は、制御信号ＰＤＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＰＤＥによって、スイッチ素子ＳＷ２は、オン状態に設定される。
【０２０７】
これによって、ソース線ＳＬは、オン状態のスイッチ素子２２２を介して、グランド端子ＶＳＳに接続される。ソース線ＳＬは、放電される。ソース線ＳＬの電位は、リセット状態に設定される。
【０２０８】
時刻ｔ４ａにおいて、読み出し回路１２６は、制御信号ＲＳＴの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。読み出し回路１２６は、制御信号ＰＤＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、ノードＮＨＤ及びソース線ＳＬは、グランド端子ＶＳＳから電気的に分離される。
【０２０９】
時刻ｔ５ａにおいて、読み出し回路１２６は、制御信号ＲＤの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、読み出しドライバ５００が、活性化される。“Ｈ”レベルの信号によって、スイッチ素子ＳＷ０が、オン状態に設定される。
【０２１０】
読み出しドライバ５００は、読み出しパルスＲＰを、オン状態のスイッチＳＷ０を介して、ビット線ＢＬに出力する。
【０２１１】
読み出しドライバ５００からビット線ＢＬに供給された読み出しパルス（電圧又は電流）ＲＰによって、選択セルＭＣ内に、セル電流が流れる。例えば、セル電流に起因した電荷が、ソース線ＳＬの容量６０Ａ，６０Ｂに蓄積される。
【０２１２】
上述のように、ＭＴＪ素子４００が低抵抗状態（Ｐ状態）である場合（図８の波形Ｘ１）とＭＴＪ素子４００が高抵抗状態（ＡＰ状態）である場合（図８の波形Ｚ１）とで、読み出し電圧の印加時におけるノードＳＥＮの充電波形（選択セルの出力信号）ＶＳＥＮが、異なる。
【０２１３】
電圧ＶＳＥＮは、ハイパスフィルタ回路２１に供給される。  
ハイパスフィルタ回路２１は、供給された電圧ＶＳＥＮのうちカットオフ周波数ｆｃより高い周波数を有する高周波成分を通過させる。  
これによって、図８の波形Ｘ２，Ｚ３のように、セル信号のうち高周波成分（カットオフ周波数より高い周波数領域）の電位が、ノードＮＨＰＦの電圧（電位）ＶＨＰＦに反映される。
【０２１４】
ノードＮＨＰＦの電位ＶＨＰＦが、ピークホールド回路２２に供給される。  
ピークホールド回路２２は、上述の演算増幅回路２２１及び電流源２２４の動作によって、電位ＶＨＰＦのピーク値（高周波成分の最大値）を検知し、検知したピーク値をホールドする。
【０２１５】
ピークホールド回路２２は、ホールドしたピーク値を、ノードＮＨＤに出力する。これによって、図８の波形Ｘ３，Ｚ３のように、ノードＮＨＤの電位ＶＨＤは、ピーク値に設定される。このように、セル信号が、高周波成分の電位のピーク値に基づいて、直流電圧に変換され、ノードＮＨＤに出力される。
【０２１６】
尚、上述のように、各ノードＮＨＰＦ，ＮＨＤにおける電位は、ＭＴＪ素子がＰ状態である場合とＭＴＪ素子がＡＰ状態である場合で異なる。それゆえ、ピークホールド回路２２から出力される信号においても、Ｐ状態のＭＴＪ素子からの出力信号に対応するピーク値は、ＡＰ状態のＭＴＪ素子からの出力信号に対応するピーク値と異なる。
【０２１７】
時刻ｔ６ａにおいて、読み出し回路１２６は、制御信号ＳＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、センスアンプ回路２３が、活性化される。
【０２１８】
センスアンプ回路２３は、信号ＳＥが“Ｈ”レベルに設定されたタイミングで、ピークホールド回路２２からの出力信号（ノードＮＨＤの電位）ＶＨＤを、センスし、ラッチする。
【０２１９】
センスアンプ回路２３は、センスした値と参照値（例えば、直流電圧、参照セルの出力電位、又は、選択セルに対する１回目の読み出しの電位）とを比較する。  
この比較結果に基づく値（電位）が、センスアンプ回路２３の出力信号として、設定される。
【０２２０】
時刻ｔ７ａにおいて、ＭＲＡＭ１のデータ出力端子ＤＯＵＴの信号が、有効状態に設定される。センスアンプ回路２３の出力信号が、選択セルから読み出されたデータＤＯＵＴとして、ＭＲＡＭ１の外部に出力される。
【０２２１】
時刻ｔ８ａにおいて、読み出し回路１２６は、制御信号ＲＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。スイッチ素子ＳＷ３は、“Ｌ”レベルの信号ＲＥによって、オフ状態に設定される。読み出し回路１２６は、オフ状態のスイッチ素子ＳＷ３によって、ソース線ＳＬから電気的に分離される。
【０２２２】
時刻ｔ９ａにおいて、読み出し回路１２６は、制御信号ＳＥ，ＲＤの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。
【０２２３】
“Ｌ”レベルの信号ＳＥによって、センスアンプ回路２３は、非活性化される。  
“Ｌ”レベル信号ＲＤによって、読み出しドライバ５００は、非活性化される。読み出しドライバ５００からビット線ＢＬに対する読み出しパルスＲＰの供給は、停止する。
【０２２４】
例えば、制御信号ＳＳの信号レベルは、“Ｌ”レベルに設定される。スイッチ素子ＳＷ０は、オフ状態に設定される。これによって、読み出しドライバ５００は、ビット線ＢＬから電気的に分離される。
【０２２５】
時刻ｔ１０ａにおいて、ワード線ドライバ１２１は、選択ワード線ＷＬの電位を、“Ｈ”レベルから“Ｌ”レベルに変える。セルトランジスタ４１０は、オフ状態に設定される。これによって、選択セルが非活性化される。
【０２２６】
データＤＯＵＴは、ＭＲＡＭ１からメモリコントローラ９０へ転送される。ＭＲＡＭ１からのデータは、ＣＰＵ９１による計算処理に用いられる。
【０２２７】
以上のように、本実施形態のＭＲＡＭの読み出し動作が完了する。
【０２２８】
尚、各信号ＲＥ，ＲＳＴ，ＰＤＥ，ＳＥ，ＲＤの信号レベルの制御は、シーケンサ１２７によって、実行されてもよい。
【０２２９】
（３）まとめ  
本実施形態のメモリデバイスとしての抵抗変化型メモリにおいて、読み出し回路のハイパスフィルタ回路は、容量素子及び抵抗素子によって設定されたカットオフ周波数を、有する。
【０２３０】
ハイパスフィルタ回路は、選択セルからの出力信号（又はその出力信号が反映された電気量）のうちカットオフ周波数より高い周波数成分を通過させる。
【０２３１】
本実施形態の抵抗変化型メモリにおいて、ピークホールド回路は、選択セルからの出力信号の高周波成分のピーク値を検知し、検知したピーク値によって、選択セルからの出力信号に対応する直流信号を生成する。
【０２３２】
本実施形態の抵抗変化型メモリにおいて、センスアンプ回路は、直流信号を用いて、選択セルのデータを判別する。センスアンプ回路は、その判別結果に基づくデータを出力する。
【０２３３】
このように、本実施形態のメモリデバイスは、比較的簡素な回路によって、読み出し精度及び読み出し速度を、向上できる。
【０２３４】
以上のように、本実施形態のメモリデバイスは、動作特性を向上できる。
【０２３５】
［Ｃ］  第２の実施形態  
図９及び図１０を参照して、第２の実施形態のメモリデバイスについて、説明する。
【０２３６】
（１）  構成例  
図９を用いて、本実施形態のメモリデバイスとしての抵抗変化型メモリ（例えば、ＭＲＡＭ）の構成例について、説明する。
【０２３７】
図９は、本実施形態のＭＲＡＭにおける読み出し回路の内部構成を説明するための模式図である。
【０２３８】
本実施形態において、読み出し回路内のハイパスフィルタ回路に、アクティブフィルタが用いられる。これによって、本実施形態のＭＲＡＭは、読み出しマージンを拡張できる。
【０２３９】
図９に示されるように、本実施形態のＭＲＡＭの読み出し回路において、アクティブハイパスフィルタ回路２１Ａは、容量素子２１３、抵抗素子２１４Ａ，２１４Ｂ、及び演算増幅回路２１５を含む。
【０２４０】
容量素子２１３の一方の端子は、スイッチ素子ＳＷ３に接続されている。容量素子２１３の他方の端子は、抵抗素子２１４Ａの一端に接続されている。  
抵抗素子２１４Ａの他方の端子は、演算増幅回路２１５の一方の入力端子（反転入力端子）に接続されている。
【０２４１】
抵抗素子２１４Ｂの一方の入力端子は、演算増幅回路２１５の一方の入力端子に接続されている。抵抗素子２１４Ｂの他方の端子は、演算増幅回路２１５の出力端子に接続されている。
【０２４２】
演算増幅回路２１５の一方の入力端子は、抵抗素子２１４Ａの他方の端子及び抵抗素子２１４Ｂの一方の端子に、接続されている。演算増幅回路２１５の他方の入力端子（非反転入力端子）は、電圧端子ＶＲＥＦに接続されている。  
演算増幅回路２１５の出力端子は、抵抗素子２１４Ｂの他端及びノードＮＨＰＦに接続されている。
【０２４３】
容量素子２１０の一方の端子が、アクティブハイパスフィルタ回路２１Ａの入力端子となる。
【０２４４】
抵抗素子２１４Ｂは、演算増幅回路２１５の一方の入力端子と演算増幅回路２１５の出力端子との間において、演算増幅回路２１５に並列に接続されている。
【０２４５】
容量素子２１０は、容量値ＣＨＰＦを有する。抵抗素子２１４Ａは、抵抗値ＲＨＰＦａを有する。抵抗素子２１４Ｂは、抵抗値ＲＨＰＦｂを有する。
【０２４６】
アクティブハイパスフィルタ回路２１Ａにおけるカットオフ周波数ｆｃは、以下の式（Ｅｑ２）によって示される。
【０２４７】
ｆｃ＝１／（２π×ＲＨＰＦａ×ＣＨＰＦ）            ・・・（Ｅｑ２）
【０２４８】
このように、アクティブハイパスフィルタ回路２１Ａは、セル信号の高周波成分を抽出できる。アクティブハイパスフィルタ回路２１Ａは、カットオフ周波数ｆｃより高い周波数領域の信号を出力する。
【０２４９】
アクティブハイパスフィルタ回路２１Ａを通過する信号成分（ここでは、ノードＳＥＮ上の信号）は、回路２１Ａ内の２つの抵抗素子２１４Ａ，２１５Ｂの抵抗比に基づく倍率Ａｍｐに、増幅される。倍率Ａｍｐは、式（Ｅｑ３）に示される。
【０２５０】
Ａｍｐ＝−Ｒ２／Ｒ１      ・・・（Ｅｑ３）
【０２５１】
このように、アクティブフィルタが、セル信号が通過するハイパスフィルタ回路２１Ａに用いられる。
【０２５２】
これによって、本実施形態のＭＲＡＭにおいて、読み出し回路１２６は、ハイパスフィルタ回路２１Ａ内を通過する高周波成分の信号を、増幅できる。
【０２５３】
それゆえ、本実施形態において、読み出し回路１２６は、ＭＴＪ素子４００が高抵抗状態である場合におけるフィルタ回路２１Ａの通過後の信号のピーク値とＭＴＪ素子４００が低抵抗状態である場合におけるフィルタ回路２１Ａの通過後のピーク値との差を、大きくできる。
【０２５４】
演算増幅回路２１５が、フィルタ回路２１Ａに用いられているため、フィルタ回路２１Ａの出力信号の極性は、フィルタ回路２１Ａに入力される信号の極性に対して反転する。
【０２５５】
この極性の反転に対応するように、ピークホールド回路２２Ａの内部構成が、設定される。
【０２５６】
ピークホールド回路２２Ａは、演算増幅回路（コンパレータ）２２１Ａ、スイッチ素子２２２Ａ、容量素子２２３Ａ及びトランジスタ２２４Ａを含む。
【０２５７】
演算増幅回路２２１Ａの一方の入力端子（反転入力端子）は、ノードＮＨＰＦ（ハイパスフィルタ回路２１Ａの出力端子）に接続されている。演算増幅回路２２１Ａの他方の入力端子（非反転入力端子）は、ノードＮＨＤに接続されている。演算増幅回路２２１Ａの出力端子は、ノードＮＧＴに接続されている。
【０２５８】
演算増幅回路２２１Ａは、ノードＮＨＰＦの電位ＶＨＰＦとノードＮＨＤの電位ＶＨＤとを比較する。演算増幅回路２２１Ａは、入力された電圧ＶＨＤ，ＶＨＰＦの比較結果（例えば、差分値ＶＨＤ−ＶＨＰＦ）に基づく値を、ノードＮＧＴに出力する。
【０２５９】
スイッチ素子２２２Ａの一方の端子は、ノード（回路２２１Ａの他方の入力端子）ＮＨＤに接続されている。スイッチ素子２２２Ａの他方の端子は、電圧端子ＶＲＥＦに接続されている。スイッチ素子２２２Ａの制御端子に、制御信号ＲＳＴが供給される。制御信号ＲＳＴによって、スイッチ素子２２２Ａのオン及びオフが、制御される。
【０２６０】
スイッチ素子２２２Ａは、制御信号ＲＳＴに基づいて、ノードＮＨＤの電位状態をリセットできる。本実施形態において、リセット状態のノードＮＨＤの電位は、電圧ＶＲＥＦ程度に設定される。
【０２６１】
容量素子２２３Ａの一方の端子は、ノード（回路２２１Ａの他方の入力端子）ＮＨＤに接続されている。容量素子２２３Ａの他方の端子は、電圧端子ＶＤＤに接続されている。
容量素子２２３Ａは、容量値ＣＨＤを有する。容量素子２２３Ａの保持する電位に応じて、ノードＮＨＤの電位が、設定される。
【０２６２】
トランジスタ２２４Ａのゲートは、ノード（回路２２１Ａの出力端子）ＮＧＴに接続されている。トランジスタ２２４Ａの電流経路の一方の端子は、ノードＮＨＤに接続されている。トランジスタ２２４Ａの電流経路の他方の端子は、グランド端子ＶＳＳに接続されている。
【０２６３】
トランジスタ２２４Ａは、演算増幅回路２２１Ａの出力信号（ノードＮＧＴの電位）に応じて、駆動する。
【０２６４】
トランジスタ２２４Ａは、電流源として、機能する。  
本実施形態において、トランジスタ２２４Ａは、Ｎ型電界効果トランジスタである。電流源としてのトランジスタ２２４Ａは、ノードＮＨＤからグランド端子ＶＳＳへ電流を引き込む。
【０２６５】
上述のように、アクティブハイパスフィルタ回路２１Ａからの出力信号ＶＨＰＦの極性は、セル信号の極性に対して反転している。  
そのため、本実施形態において、ピークホールド回路２２Ａは、ノードＮＨＰＦの電位ＶＨＰＦの最小値をホールドするように、構成されている。
【０２６６】
本実施形態のＭＲＡＭの読み出し回路１２６において、ピークホールド回路２２Ａは、回路２２Ａの構成要素に対する電圧端子ＶＤＤ，ＶＲＥＦ，ＶＳＳの接続が、第１の実施形態におけるピークホールド回路２２の構成要素に対する電圧端子の接続に対して、反転している。ピークホールド回路２２Ａにおいて、Ｎ型電界効果トランジスタ２２４Ａが、回路２２Ａ内の電流源に用いられている。
【０２６７】
但し、以下のように、本実施形態におけるピークホールド回路２２Ａの動作（機能、作用）は、第１の実施形態におけるピークホールド回路２２Ａの動作と実質的に同じである。
【０２６８】
サンプリング期間内において、ピークホールド回路２２Ａに対する入力信号（ハイパスフィルタ回路の出力信号）ＶＨＰＦが、ホールド状態の電圧ＶＨＤより低い場合において、演算増幅回路２２１Ａの出力電圧ＶＧＴは上昇する。この場合において、例えば、演算増幅回路２２１Ａは、正の電圧値の電圧ＶＧＴを、Ｎ型トランジスタ２２４Ａのゲートに出力する。
【０２６９】
このため、ＶＨＰＦ＜ＶＨＤの関係である場合（ホールド電圧ＶＨＤが最小値に達していない場合）において、電流源としてのトランジスタ２２４Ａは、容量素子２２３ＡからノードＮＨＤ及びグランド端子ＶＳＳへ流出する電流が増加するように、動作する。それゆえ、容量素子２２３Ａは放電される。この結果として、ノードＮＨＤの電圧ＶＨＤは、低下する。
【０２７０】
サンプリング期間内において、ピークホールド回路２２Ａに対する入力信号ＶＨＰＦが、ホールド状態の電圧ＶＨＤ以上である場合において、演算増幅回路２２１Ａの出力電位ＶＧＴは、低下する。この場合において、例えば、演算増幅回路２２１Ａは、負の電圧値（又は０Ｖ）の電圧ＶＧＴを、Ｎ型トランジスタ２２４Ａのゲートに出力する。
【０２７１】
それゆえ、ＶＨＰＦ≧ＶＨＤの関係である場合（ホールド電圧ＶＨＤが最小値に達している場合）において、トランジスタ２２４Ａは、容量素子２２３ＡからノードＮＨＤに流出する電流が減少するように、動作する。それゆえ、容量素子２２３Ａの放電は、抑制される。この結果として、ノードＮＨＤの電位ＶＨＤは、実質的に変化しない。
【０２７２】
このような、ピークホールド回路２２Ａの動作によって、電圧ＶＨＰＦの最小電位を、電圧ＶＨＤとして、取得できる。
【０２７３】
ピークホールド回路２２Ａの動作によってホールドされた電圧ＶＨＤが、直流信号として、センスアンプ回路２３に供給される。
【０２７４】
尚、上述の信号の極性の反転によって、本実施形態において、ＡＰ状態のＭＴＪ素子を含む選択セルからのセル信号に基づく電圧ＶＨＤの電圧値が、Ｐ状態のＭＴＪ素子を含む選択セルからのセル信号に基づく電圧ＶＨＤの電圧値より高い。
【０２７５】
（２）  動作例  
図１０を用いて、本実施形態のＭＲＡＭの動作例について、説明する。
【０２７６】
図１０は、本実施形態のＭＲＡＭの動作例を説明するためのタイミングチャートである。
【０２７７】
図１０に示されるように、時刻ｔ１ｂから時刻ｔ４ｂまでの期間において、各信号ＷＬ，ＲＥ，ＲＳＴ，ＰＤＥの信号レベルが、図８の時刻ｔ１ａから時刻ｔ４ａまでの期間における各信号の制御と実質的に同様に、制御される。
【０２７８】
本実施形態において、例えば、読み出し動作時において、ノードＮＳＥＮの初期電位は、電圧値Ｖ１ｂ（例えば、グランド電圧ＶＳＳ）に設定されている。ノードＮＨＰＦの初期電位は、電圧値Ｖ２ｂに設定されている。ノードＮＨＤの初期電位は、電圧値Ｖ１ｂ（例えば、電圧値ＶＲＥＦ）に設定されている。
【０２７９】
ノードの電位ＶＳＥＮ，ＶＨＰＦ，ＶＨＤにおいて、線（波形）Ｘ１Ａ，Ｘ２Ａ，Ｘ３Ａは、ＭＴＪ素子４００の磁化配列状態がＰ状態である場合に対応する。ノードの電位ＶＳＥＮ，ＶＨＰＦ，ＶＨＤにおいて、線（波形）Ｚ１Ａ，Ｚ２Ａ，Ｚ３Ａは、ＭＴＪ素子４００の磁化配列状態がＡＰ状態である場合に対応する。
【０２８０】
時刻ｔ５ｂにおいて、読み出し回路１２６は、制御信号ＲＤの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＳＳが、スイッチ素子ＳＷ０に供給される。
【０２８１】
これによって、読み出しドライバ５００が、読み出しパルスＲＰを、オン状態のスイッチ素子ＳＷ０を介してビット線ＢＬに供給する。
【０２８２】
読み出し回路１２６において、選択セルからの出力信号に応じて、図１０の波形Ｘ１Ａ，Ｘ２Ａ，Ｘ３Ａ，Ｚ１Ａ，Ｚ２Ａ，Ｚ３Ａのように、各ノードＮＳＥＮ，ＮＨＰＦ，ＮＨＤの電位ＶＮＳＥＮ，ＶＮＨＰＦ，ＶＮＨＤが、変動する。
【０２８３】
本実施形態において、ノードＮＳＥＮは、選択セルからの出力によって、充電される。ノードＮＳＥＮの電位は、選択セル内のＭＴＪ素子の抵抗状態に応じた傾向で、初期状態の電位Ｖ１ｂから上昇する。アクティブハイパスフィルタ回路２１Ａを通過した信号電圧に関して、各ノードＮＨＰＦ，ＮＨＤの電位ＶＨＰＦ，ＶＨＤは、選択セル内のＭＴＪ素子の抵抗状態に応じた傾向で、初期状態の電位Ｖ２ｂ，Ｖ３ｂから低下する。
【０２８４】
アクティブハイパスフィルタ回路２１Ａは、ノードＮＳＥＮにおける電圧（セル信号）ＶＳＥＮの高周波成分を、増幅して、ピークホールド回路２２Ａに出力する。
【０２８５】
ピークホールド回路２２Ａは、上述の電圧ＶＨＰＦと電圧ＶＨＤとの大小関係に応じた演算増幅回路２２１Ａ及び電流源２２４Ａの動作によって、キャパシタ２２３Ａの放電が制御される。これによって、ピークホールド回路２２Ａは、ノードＮＨＰＦの電圧ＶＨＰＦの最小値をサンプルする。
【０２８６】
ピークホールド回路２２Ａは、サンプルしたピーク値（最小値）を有する信号を、ノードＮＨＤに出力する。  
これによって、セル信号の高周波成分に基づく直流信号が、センスアンプ回路２３に供給される。
【０２８７】
時刻ｔ６ｂにおいて、読み出し回路１２６は、制御信号ＳＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０２８８】
これによって、センスアンプ回路２３は、ノードＮＨＤの電位をセンスし、ラッチする。センスアンプ回路２３は、供給された信号（ピークホールド回路の出力信号）と参照値とを比較する。この結果として、選択セル内のデータが、判別される。
【０２８９】
図１０に示されるように、時刻ｔ６ｂにおいて、ＡＰ状態のＭＴＪ素子を含む選択セルからのセル信号に基づく電圧（波形Ｚ３Ａ）ＶＨＤの電圧値が、Ｐ状態のＭＴＪ素子を含む選択セルからのセル信号に基づく電圧（波形Ｘ３Ａ）ＶＨＤの電圧値より高い。
【０２９０】
この後、時刻ｔ７ｂから時刻ｔ１０ｂまでの期間において、各信号ＷＬ，ＲＥ，ＲＳＴ，ＰＤＥの信号レベルが、図８の時刻ｔ７ａから時刻ｔ１０ａまでの期間における各信号の制御と実質的に同様に、制御される。
【０２９１】
時刻ｔ７ｂにおいて、データＤＯＵＴが有効状態に設定され、データＤＯＵＴが、メモリコントローラ９０（プロセッサ９）に出力される。
【０２９２】
時刻ｔ８ｂにおいて、読み出し回路１２６は、“Ｌ”レベルの制御信号ＲＥによって、ソース線ＳＬから電気的に分離される。  
時刻ｔ９ｂから時刻ｔ１０ｂにおいて、“Ｌ”レベルの制御信号ＳＥ，ＲＤによって、センスアンプ回路２３及び読み出しドライバ５００は、非活性化される。  
時刻ｔ１０ｂにおいて、選択ワード線ＷＬの電位が“Ｌ”レベルに設定され、選択セルは、非活性化される。
【０２９３】
以上のように、本実施形態のＭＲＡＭの読み出し動作が完了する。
【０２９４】
（３）  まとめ  
本実施形態のメモリデバイスにおいて、読み出し回路のフィルタ回路に、アクティブハイパスフィルタ回路が用いられている。
【０２９５】
これによって、本実施形態のメモリデバイスは、低抵抗状態のメモリ素子を含むメモリセルからの信号（電圧値）と高抵抗状態のメモリ素子を含むメモリセルからの信号との差を、大きくできる。
【０２９６】
この結果として、本実施形態のメモリデバイスは、読み出しマージンを大きくできる。
【０２９７】
したがって、本実施形態のメモリデバイスは、上述の他の実施形態の効果をさらに向上できる。
【０２９８】
［Ｄ］  変形例  
図１１を用いて、実施形態のメモリデバイスの変形例について、説明する。  
図１１は、実施形態のメモリデバイス（抵抗変化型メモリ）の変形例を説明するためブロック図である。
【０２９９】
図１１に示されるように、本変形例の抵抗変化型メモリとしてのＭＲＡＭにおいて、読み出し回路１２６において、ハイパスフィルタ回路２１、ピークホールド回路２２及びセンスアンプ回路２３は、ビット線ＢＬ側に設けられてもよい。
【０３００】
ハイパスフィルタ回路２１は、ビット線ＢＬのノードＮＤ１ｚに接続されている。
【０３０１】
ピークホールド回路２２は、ハイパスフィルタ回路２１の出力端子（ノード）ＮＨＰＦに接続されている。
【０３０２】
センスアンプ回路２３は、ピークホールド回路２２の出力端子（ノード）ＮＨＤに接続されている。
【０３０３】
スイッチ素子ＳＷ１ｚが、ビット線ＢＬに接続されている。制御信号ＰＤＥが、スイッチ素子ＳＷ１ｚの制御端子に接続されている。スイッチ素子ＳＷ１ｚのオン又はオフは、制御信号ＰＤＥによって制御される。
【０３０４】
スイッチ素子ＳＷ２ｚが、ソース線ＳＬに接続されている。制御信号ＳＸＸが、スイッチ素子ＳＷ２ｚの制御端子に接続されている。スイッチ素子ＳＷ２ｚのオン又はオフは、制御信号ＳＸＸによって制御される。
【０３０５】
例えば、読み出しドライバ５００は、スイッチ素子ＳＷ０ｚを介して、ソース線ＳＬに接続されている。制御信号ＳＳＸが、スイッチ素子ＳＷ０ｚの制御端子に接続されている。スイッチ素子ＳＷ０ｚのオン又はオフは、制御信号ＳＳＸによって制御される。
【０３０６】
ビット線ＢＬは、容量（例えば、寄生容量）６０Ａｚ，６０Ｂｚ及び抵抗（例えば、寄生抵抗）６５ｚを含む。容量６０Ａｚ，６０Ｂｚ、容量値ＣＢＬを有する。抵抗６５ｚは、抵抗値ＲＢＬを有する。
【０３０７】
読み出し回路１２６が、ビット線ＢＬに接続されている場合において、読み出し回路１２６は、ビット線ＢＬの電位変動（ビット線の充電又は放電の大きさ）に基づいて、選択セル内のデータを判別し、読み出す。
【０３０８】
ビット線ＢＬの電位は、選択セル内のＭＴＪ素子の抵抗値に応じた変動量で、変化する。例えば、選択セルがＰ状態のＭＴＪ素子を含む場合におけるビット線の電位の変動量は、選択セルがＡＰ状態のＭＴＪ素子を含む場合におけるビット線の電位の変動量より大きい。
【０３０９】
ハイパスフィルタ回路２１は、カットオフ周波数ｆｃに基づいて、ビット線ＢＬの電位の高周波成分を通過させる。
【０３１０】
ピークホールド回路２２は、ハイパスフィルタ回路２１からの高周波成分の電位のピーク値（サンプリング期間内における最大値又は最小値）を検知し、保持する。
【０３１１】
ピークホールド回路２２は、ホールドしたピーク値に基づく直流電圧を、出力する。
【０３１２】
センスアンプ回路２３は、ピークホールド回路２２からの出力信号を用いて、選択セル内のデータを判別する。  
センスアンプ回路２３による判別結果が、選択セル内のデータとして、ＭＲＡＭ１からメモリコントローラ９０（又は、プロセッサ９）へ、出力される。
【０３１３】
本変形例のＭＲＡＭ１は、上述の各実施形態のＭＲＡＭにおけるフィルタ回路及びピークホールド回路の内部構成及び動作を、適宜適用できる。
【０３１４】
本変形例のように、ＭＲＡＭが、読み出し回路１２６内の各回路２１，２２，２３がビット線ＢＬに接続された回路構成を有していても、本変形例のＭＲＡＭは、上述の各実施形態と同様の効果を得ることが、できる。
【０３１５】
［Ｅ］  その他  
本実施形態のメモリデバイスとしてのＭＲＡＭにおいて、ＭＴＪ素子４００に、平行磁化型のＭＴＪ素子が用いられてもよい。平行磁化型のＭＴＪ素子において、磁性層４０１，４０２の磁化方向は、磁性層の層面に対して、実質的に平行である。平行磁化型のＭＴＪ素子において、磁性層４０１，４０２の磁気異方性は、磁性層の形状磁気異方性などを利用して、磁性層４０１，４０２の磁化方向が、磁性層の層面に対して、実質的に平行にされる。
【０３１６】
本実施形態のメモリデバイスとしてのＭＲＡＭは、プロセッサ９内に搭載されてもよい。本実施形態のＭＲＡＭは、メモリコントローラ９０内のメモリ、又は、ＣＰＵ９１内のメモリに、用いられてもよい。
【０３１７】
実施形態において、メモリデバイスに、ＭＲＡＭが用いられた例が示されている。但し、本実施形態のメモリデバイスは、ＭＲＡＭ以外の磁気メモリ（磁気抵抗効果素子（例えば、ＭＴＪ素子）を用いたメモリデバイス）でもよい。
【０３１８】
また、本実施形態におけるメモリデバイスは、ＭＲＡＭ（磁気メモリ）以外のメモリデバイスでもよい。例えば、ＲｅＲＡＭ、ＰＣＲＡＭ、イオンメモリ、ＤＲＡＭ、ＳＲＡＭ及びフラッシュメモリの中から選択される１つのメモリデバイスが、本実施形態のメモリデバイスに適用されてもよい。
【０３１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３２０】
１：抵抗変化型メモリ、１００：メモリセルアレイ、４００：メモリ素子（可変抵抗素子）、１２６：読み出し回路、２１，２１Ａ：ハイパスフィルタ回路、２２，２２Ａ：ピークホールド回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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