【事件の表示】
　平成４年特許願第２１６１４０号「半導体メモリ用センスアンプ」拒絶査定に対する審判事件［平成６年３月４日出願公開、特開平６−６０６７７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、平成４年８月１３日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年９月１１日に補正された明細書及び図面の記載からみて、次のとおりのものと認める。
　「半導体メモリセルアレーの選択されたメモリセルからの出力が結合される第１の負荷トランジスタを備えたメモリセル出力検出手段と、
　前記メモリセルアレーを構成するメモリセルと等価のダミーセルが接続されるとともに、前記第１の負荷トランジスタとの間でカレントミラー回路が構成される第２の負荷トランジスタを備え、前記メモリセル出力検出手段から得られるメモリセル出力とは逆相の出力が得られるダミーセル出力検出手段と、
　前記メモリセル出力検出手段の出力および前記ダミーセル出力検出手段の出力がそれぞれ入力され、両出力の差電圧を増幅出力するセンスアンプ出力判定手段とを具備し、
　前記第１の負荷トランジスタを構成するゲートと前記第２の負荷トランジスタを構成するゲートとが共に接続され、その接続点が前記選択されたメモリセルからの出力に電気接続されることを特徴とする半導体メモリ用センスアンプ。」
２．引用例に記載された発明
　これに対して、原査定の拒絶の理由に引用された特開昭６０−１４５５９３号公報（以下、「以下、「引用例」という。）には、半導体メモリ用センス回路に関して、下記の（ａ）〜（ｃ）の記載がなされている。
（ａ）「第１図に従来技術に係るＥＰＲＯＭのセンス回路の回路図を示す。２０は１ビットのメモリセルで、実際にはいくつかのセルが並列接続されているが、ここでは説明の便宜上１ビット分のみを示す。３０は参照用のダミーセルである。メモリセルトランジスタ１は浮遊ゲート型のｎチャンネルＭＯＳトランジスタであって、ビット線ＢＩ、およびワード線ＷＩを有する。」（第２頁第左上欄第１〜８行）
（ｂ）「トランジスタ３はゲートが定電位ＶＢＢにクランプされたトランスファトランジスタで、ビット線に高電位が印加されてメモリセル２０が誤って書込まれるのを防止する役割を果たす。トランジスタ１１はこれに対応するダミートランジスタである。」（第２頁右上欄第１〜６行）
（ｃ）「本発明の実施例の回路図を第４図に示す。ここで第１図と同一要素については同一符号を付し、説明を省略する。トランジスタ４’および１０’は…それぞれメモリセル２０およびダミーセル３０についての負荷トランジスタである。これらの負荷トランジスタはカレントミラーを構成するよう接続されている。即ち、両トランジスタともにソースが電源に接続され、それぞれのゲートが互いに接続され、トランジスタ１０’のゲートとドレインとが接続されている。それぞれのドレイン出力は、差動増幅器４０に入力される、なおトランジスタ１０’の相互コンダクタンスｇｍはトランジスタ４’の相互コンダクタンスより大きい。」（第３頁右上欄第７〜２０行）
　半導体メモリにおいて、ビット線およびワード線によりメモリセルアレーのメモリセルを選択し、その状態を読み出すことが慣用手段であることから、上記（ａ）に記載されたビット線ＢＩおよびワード線ＷＩを有するメモリセルトランジスタ１を含むメモリセル２０がメモリセルアレーを構成し、ビット線ＢＩおよびワード線ＷＩによりメモリセルアレーのメモリセル２０が選択され、その状態が読み出されることは明らかである。
　また、上記（ｂ）の記載から、第４図に記載されたセンス回路のトランスファトランジスタ３とこれに対応するダミー（トランスファ）トランジスタ１１とが、ビット線に高電位が印加されてメモリセル２０が誤って書込まれるのを防止する必要がなければ、省略されることも明らかである。
　したがって、引用例には、
　メモリセルアレーの選択されたメモリセル２０からの出力がドレインに接続される負荷トランジスタ４’と、ダミーセル３０がドレインに接続されるとともに、負荷トランジスタ４’との間でカレントミラー回路が構成される負荷トランジスタ１０’と、負荷トランジスタ４’のドレイン出力および負荷トランジスタ１０’のドレイン出力がそれぞれ入力される差動増幅器４０とを備え、両負荷トランジスタ４’、１０’ともにソースが電源に接続され、それぞれのゲートが互いに接続され、負荷トランジスタ１０’のゲートとドレインが接続されるＥＰＲＯＭ用センス回路
が記載されていると認められる。
３．本願発明と引用例に記載された発明との対比
　本願発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、後者の「メモリアレーの選択されたメモリセル２０からの出力がドレインに接続される負荷トランジスタ４’」、「ダミーセル３０がドレインに接続される負荷トランジスタ１０’」、「差動増幅器４０」は、それらの機能からみて、前者の「メモリセル出力検出手段」、「ダミーセル出力検出手段」、「センスアンプ出力判定手段」にそれぞれ相当し、後者の「ＥＰＲＯＭ」は、前者の「半導体メモリ」に包摂される。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「半導体メモリセルアレーの選択されたメモリセルからの出力が結合される第１の負荷トランジスタを備えたメモリセル出力検出手段と、
　前記メモリセルアレーを構成するメモリセルと等価のダミーセルが接続されるとともに、前記第１の負荷トランジスタとの間でカレントミラー回路が構成される第２の負荷トランジスタを備え、出力が得られるダミーセル出力検出手段と、
　前記メモリセル出力検出手段の出力および前記ダミーセル出力検出手段の出力がそれぞれ入力され、両出力の差電圧を増幅出力するセンスアンプ出力判定手段とを具備し、
　前記第１の負荷トランジスタを構成するゲートと前記第２の負荷トランジスタを構成するゲートとが共に接続される半導体メモリ用センスアンプ」である点。
［相違点］
　前者は、カレントミラー回路を構成する第１の負荷トランジスタのゲートと第２の負荷トランジスタのゲートとの接続点が、第１の負荷トランジスタに結合される選択メモリセルからの出力に接続されており、ダミーセル出力検出手段から得られる出力が、メモリセル検出手段から得られるメモリセル出力とは逆相であるのに対して、後者は、両負荷トランジスタのゲートの接続点が、第２の負荷トランジスタに結合されるダミーセルに接続されており、ダミーセル出力検出手段から得られる出力は、前者のような逆相ではない点。
４．当審の判断
　上記相違点の技術内容を表現を変えていうならば、前者における、「カレントミラー回路を構成する第１の負荷トランジスタのゲートと第２の負荷トランジスタのゲートとの接続点が、第１の負荷トランジスタに結合される選択メモリセルからの出力に接続されており」は、カレントミラー回路を構成する第１及び第２の負荷トランジスタの内で、ゲートが電流通路の電極（ソース又はドレイン）に接続され電流を規定する第１の負荷トランジスタの上記電流通路の電極（ソース又はドレイン）に選択メモリセルからの出力が結合され、他方の第２の負荷トランジスタの電流通路の電極（ソース又はドレイン）にダミーセルが結合されることである。
　そして、複数の負荷トランジスタで構成されるカレントミラー回路を用いて検出対象からの出力に対応した検出出力を得る場合において、ゲートが電流通路の電極（ドレイン）に接続され電流を規定する負荷トランジスタの該電流通路の電極（ドレイン）に検出対象からの出力を結合し、他方の負荷トランジスタの電流通路の電極（ドレイン）に基準側を結合して、他方の負荷トランジスタの電流通路の電極（ドレイン）に、電流を規定する負荷トランジスタの電流通路の電極（ドレイン）の電位変化とは逆の電位変化を得ることが周知であるから（例えば特開平１−１４０４９９号公報特に従来の半導体メモリのセンス増幅回路の一例を示す第６図とその説明を参照されたい。）、該周知の技術事項を後者に適用して、カレントミラー回路を構成する第１及び第２の負荷トランジスタの内で、ゲートが電流通路の電極（ドレイン）に接続され電流を規定する負荷トランジスタの該電流通路の電極（ドレイン）に選択メモリセルからの出力を結合し、他方の負荷トランジスタの電流通路の電極（ドレイン）にダミーセルを結合して、ダミーセル出力検出手段（ダミーセル３０がドレインに接続される負荷トランジスタ）から得られる出力が、メモリセル検出手段（選択メモリセル２０からの出力がドレインに接続される負荷トランジスタ）から得られるメモリセル出力とは逆相となるようにすることは、当業者が容易に推考し得たことである。
　５．まとめ
　以上のとおりであるので、本願発明は、引用例に記載された発明及び周知の技術事項に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。