【事件の表示】
　平成　８年特許願第２２２２４１号「連想メモリ」拒絶査定に対する審判事件［平成１０年　３月　６日出願公開、特開平１０−　６４２８３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成８年８月２３日の出願であって、その請求項１に係る発明は、平成１３年３月１５日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「【請求項１】
　フリップフロップ型の記憶素子の第１、第２の端子の各々が、それぞれ第１、第２のトランスファゲートの一端に接続され、前記第１，第２のトランスファゲートの各々の他端は相補のデータビット線に接続され、前記第１，第２のトランスファゲートの各々のゲートはワード線に接続された記憶回路と、
前記記憶素子の記憶データと検索データとを比較し、ビットデータ一致検出情報を出力するビットデータ一致検出回路と、前記ビットデータ一致検出情報をゲート入力とするトランジスタと、からなる比較回路と、
を有する連想メモリセルをワード方向に複数配列され、前記複数配列された連想メモリセルの一致／不一致を検出する一致検出信号線を有する連想メモリにおいて、
プリチャージ信号が活性化された時に、前記比較回路において前記記憶データと前記検索データとの一致／不一致を確定するとともに、プリチャージ回路により一致検出信号線のプリチャージを行い、前記プリチャージ信号が非活性化された時に、一致検出動作を行うことを特徴とする連想メモリ。」
２．引用例の記載
　これに対して、当審における拒絶理由通知に引用した特開平７−２７２４８９号公報（以下「引用例」という。）には、下記の事項が記載されている。
「【０００５】図６は、図５に示す連想メモリ中の１つのメモリワードを表わした詳細回路図である。このメモリワード１１は、同一構成の３２個のメモリセル１１＿１，１１＿２，…，１１＿３２から構成されている。各メモリセル１１＿１，１１＿２，…，１１＿３２には、互いの出力が互いの入力に接続された、第１インバータ２０＿１，２０＿２，…，２０＿３２と第２インバータ２１＿１，２１＿２，…，２１＿３２が備えられており、これらのインバータ２０＿１，２１＿１；２０＿２，２１＿２；…；２０＿３２，２１＿３２により各メモリセル１１＿１，１１＿２，…，１１＿３２に論理‘１’もしくは論理‘０’の１ビットの情報が記憶される。
【０００６】また各メモリセル１１＿１，１１＿２，…，１１＿３２において、第１のインバータ２０＿１，２０＿２，…，２０＿３２の出力はトランジスタ２２＿１，２２＿２，…，２２＿３２を介してビット線２３＿１，２３＿２，…，２３＿３２と接続されており、このトランジスタ２２＿１，２２＿２，…，２２＿３２のゲートはワード線２４に接続されている。また第２のインバータ２１＿１，２１＿２，…，２１＿３２の出力はトランジスタ２５＿１，２５＿２，…，２５＿３２を介してビットバー線２６＿１，２６＿２，…，２６＿３２と接続されており、このトランジスタ２５＿１，２５＿２，…，２５＿３２のゲートもワード線２４に接続されている。さらに各メモリセル１１＿１，１１＿２，…，１１＿３２において、ビット線２３＿１，２３＿２，…，２３＿３２とビットバー線２６＿１，２６＿２，…，２６＿３２との間をつなぐように互いにシリーズに接続された２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２が配置されており、これら２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２のうちの一方のトランジスタ２７＿１，２７＿２，…，２７＿３２のゲートは第１のインバータ２０＿１，２０＿２，…，２０＿３２の出力、他方のトランジスタ２８＿１，２８＿２，…，２８＿３２のゲートは第２のインバータ２１＿１，２１＿２，…，２１＿３２の出力と接続されている。
【０００７】また一致線１４０には、各メモリセル１１＿１，１１＿２，…，１１＿３２に対応して１つずつトランジスタ２９０＿１，２９０＿２，…，２９０＿３２が備えられており、それらのトランジスタ２９０＿１，２９０＿２，…，２９０＿３２は互いにシリーズに接続され、それらのトランジスタ２９０＿１，２９０＿２，…，２９０＿３２の各ゲートは、各２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２の中点と接続されている。
【０００８】またこの一致線１４０にはもう１つのトランジスタ２９０＿０がシリーズに接続されており、この一致線１４０の図６の左端はこのトランジスタ２９０＿０を介して接地されている。このトランジスタ２９０＿０のゲートは制御線３００に接続されている。さらにこの一致線の図６の右側にはインバータ３１０が備えられており、一致線１４０はこのインバータ３１０の出力側にも延びて各一致フラグレジスタ１５＿１，１５＿２，…，１５＿ｎ（図５参照）と接続されている。このインバータ３１０の入力と電源ＶDDとの間には２つのＰ型トランジスタ３２０，３３０が備えられており、それらのうちの一方のＰ型トランジスタ３２０のゲートは制御線３００と接続され、他方のＰ型トランジスタ３３０のゲートはインバータ３１０の出力と接続されている。
【０００９】このような構造のメモリワード及びその周辺回路を備えた連想メモリにおいて、一致検索は以下のようにして行なわれる。先ず制御線３００が論理‘０’となりＰ型トランジスタ３２０が導通状態となって一致線１４０がプリチャージされる。この際、トランジスタ２９０＿０は非導通状態となって一致線１４０が確実に接地ラインから切り離され、これにより確実にプリチャージが行なわれる。このようにして一致線１４０が先ずプリチャージされた後検索が行なわれる。
【００１０】ここで、メモリセル１１＿１には、論理‘１’の情報が記憶されているものとする。即ちこの場合第１のインバータ２０＿１の出力側が論理‘１’、第２のインバータ２１＿１の出力側が論理‘０’の状態にある。このメモリセル１１＿１に対して論理‘１’の検索が行なわれるものとする。即ち、ビット線２３＿１が論理‘１’、ビットバー線２６＿１が論理‘０’とされる。ワード線２４は論理‘０’のままの状態に保持されている。また制御線３００が論理‘１’となり、トランジスタ２９０＿０が導通状態となる。この場合トランジスタ２７＿１のゲートには論理‘１’の電圧が印加され、ビット線２３＿１の論理‘１’の信号がトランジスタ２９０＿１のゲートに印加され、これによりトランジスタ２９０＿１が導通状態となる。即ちメモリセル１１＿１に記憶されたビット情報とビット線２３＿１、ビットバー線２６＿１を経由して入力された検索データ中のビット情報が一致する場合に、対応するトランジスタ２９０＿１が導通状態となる。
【００１１】また、メモリセル１１＿２には論理‘０’の情報が記憶されているものとする。この場合第１のインバータ２０＿２の出力側が論理‘０’、第２のインバータ２１＿２の出力側が論理‘１’の状態にある。このメモリセル１１＿２に対してやはり論理‘１’の検索が行なわれるものとする。即ち、ビット線２３＿２が論理‘１’、ビットバー線２６＿２が論理‘０’とされ、制御線３００が論理‘１’とされる。この場合、トランジスタ２８＿２を経由して論理‘０’の状態にあるビットバー線２６＿２の信号がトランジスタ２９０＿２のゲートに印加され、したがってこのトランジスタ２９０＿２は非導通状態にととどまることになる。即ち不一致の場合、一致線１４にプリチャージされていた電荷はディスチャージされない。
【００１３】
　このように、図６に示すメモリワードでは、メモリワードに記憶されたビットパターンとビット線２３＿１，２３＿２，…，２３＿３２、ビットバー線２６＿１，２６＿２，…，２６＿３２を経由して入力された検索データのビットパターンとが一致する場合、一致線１４０にプリチャージされた電荷がトランジスタ２９０＿３２，…，２９０＿２，２９０＿１，２９０＿０を経由して流れ出し、これにより一致線１４０がディスチャージされ、この一致線１４０のうち図６におけるインバータ３１０の左側の部分は論理‘０’の状態となる。この論理‘０’がインバータ３１０で反転され、論理‘１’の一致信号がこのインバータ３１０から出力され、各一致フラグレジスタ１５＿１，１５＿２，…，１５＿３２（図５参照）に入力される。
【００１４】またメモリワードに記憶されたビットパターンとビット線２３＿１，２３＿２，…，２３＿３２、ビットバー線２６＿１，２６＿２，…，２６＿３２を経由して入力された検索データのビットパターンとが不一致の場合には、一致線１４０はプリチャージによる論理‘１’の状態にとどまり、この論理‘１’がインバータ３１０で反転され、論理‘０’の不一致信号が出力される。
【００１５】このように、図６に示すメモリワードは、検索に先立って一致線１４０がＰ型トランジスタ３２０を経由してプリチャージされ、検索により一致した場合にだけトランジスタ２９０＿０，２９０＿１，２９０＿２，…，２９０＿３２を経由してディスチャージされるように構成したため、各検索毎にディスチャージされるのは、ほとんどの場合多数の一致線のうちの極く一部であって、大部分の一致線はプリチャージされた状態にとどまり、したがって次の検索に先立ってプリチャージする必要のある一致線の本数は少なくて済み、検索に伴う消費電力が低く押えられる。
」
　このように引用例には、互いの出力が互いの入力に接続された、第１インバータ２０＿１，２０＿２，…，２０＿３２と第２インバータ２１＿１，２１＿２，…，２１＿３２とからなるメモリセル１１＿１，１１＿２，…，１１＿３２と、第１インバータの出力は、トランジスタ２２＿１，２２＿２，…，２２＿３２を介してビット線２３＿１，２３＿２，…，２３＿３２と接続されており、このトランジスタ２２＿１，２２＿２，…，２２＿３２のゲートはワード線２４に接続され、第２のインバータの出力は、トランジスタ２５＿１，２５＿２，…，２５＿３２を介してビットバー線２６＿１，２６＿２，…，２６＿３２と接続され、このトランジスタ２５＿１，２５＿２，…，２５＿３２のゲートもワード線２４に接続された記憶回路と、メモリセルの記憶データと検索データとを比較する２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２と、この２つのトランジスタの中点にゲートが接続されたトランジスタ２９０＿１，２９０＿２，…，２９０＿３２と、からなる比較回路と、トランジスタ２９０＿１，２９０＿２，…，２９０＿３２は互いにシリーズに接続されて一致線１４０を構成し、一致線１４０の一端は、ゲートが制御線３００に接続されたトランジスタ２９０＿０を介して接地され、一致線１４０の他端は、ゲートが制御線３００と接続されたＰ型トランジスタ３２０を介して電源ＶDDに接続された連想メモリにおいて、制御線３００を論理”０”として一致線１４０をプリチャージし、その後検索を行う連想メモリが記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例に記載の発明（以下「後者」という。）を比較すると、両者は、いずれも連想メモリであって、後者の「メモリセル」、「トランジスタ２２＿１，２２＿２，…，２２＿３２とトランジスタ２５＿１，２５＿２，…，２５＿３２」、「２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２」、「トランジスタ２９０＿１，２９０＿２，…，２９０＿３２」、「一致線１４０」、「制御線３００の論理”０”」は、それぞれ前者の「記憶素子」、「第１，第２のトランスファゲート」、「ビットデータ一致検出回路」、「ビットデータ一致検出情報をゲート入力とするトランジスタ」、「一致検出信号線」、「プリチャージ信号」に対応しており、
　両者は、「フリップフロップ型の記憶素子の第１、第２の端子の各々が、それぞれ第１、第２のトランスファゲートの一端に接続され、前記第１，第２のトランスファゲートの各々の他端は相補のデータビット線に接続され、前記第１，第２のトランスファゲートの各々のゲートはワード線に接続された記憶回路と、
前記記憶素子の記憶データと検索データとを比較し、ビットデータ一致検出情報を出力するビットデータ一致検出回路と、前記ビットデータ一致検出情報をゲート入力とするトランジスタと、からなる比較回路と、
を有する連想メモリセルをワード方向に複数配列され、前記複数配列された連想メモリセルの一致／不一致を検出する一致検出信号線を有する連想メモリ。」
である点で一致し、
　前者は、「プリチャージ信号が活性化された時に、前記比較回路において前記記憶データと前記検索データとの一致／不一致を確定するとともに、プリチャージ回路により一致検出信号線のプリチャージを行い、前記プリチャージ信号が非活性化された時に、一致検出動作を行う」のに対して、
　後者は、一致線１４０をプリチャージし、その後検索を行う点で相違している。
　次に、上記相違点について検討する。
　連想メモリにおいて、高速検索をしたいという課題は、後者にも記載されるように周知の課題であり、また後者において、連想メモリの回路構成及びその動作説明をみてもプリチャージ動作及び記憶データと検索データとの一致/ 不一致の確定動作を同時に行うことを阻害する要因は見あたらない。
　そうすると、後者において、連想メモリを高速検索するために、制御線３００が論理”０”にされたプリチャージ時に、検索データを入力して、２つのトランジスタ２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３２を動作させて記憶データと検索データとの一致/不一致を確定させるとともに一致線１４０をプリチャージするようにし、制御線３００が論理”１”にされたプリチャージ終了時に、一致検出動作を行うようにすることは、当業者が容易に推考し得ることである。
　また、本願発明の「一致検出の誤動作率を０％にし、信頼性を向上できる」という効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。