【事件の表示】
　特願２００９−５４９１７４「ワンタイムまたはマルチタイムプログラマブルデバイス」拒絶査定不服審判事件〔平成２０年　８月１４日国際公開、ＷＯ２００８／０９７７７９、平成２２年　５月２７日国内公表、特表２０１０−５１８６２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００８年１月３０日（パリ条約による優先権主張外国庁受理２００７年２月６日、アメリカ合衆国）を国際出願日とする出願であって、平成２４年７月１９日付けの拒絶理由通知に対して、同年１０月２３日に意見書及び手続補正書が提出され、平成２５年２月２６日付けの最後の拒絶理由通知に対して、同年５月１６日に意見書及び手続補正書が提出されたが、同年６月２６日付けで、同年５月１６日に提出された手続補正書によりなされた手続補正が却下されるとともに拒絶査定がなされ、これに対して、同年１１月１日に拒絶査定を不服とする審判請求がなされるとともに同日に手続補正書が提出され、同年１２月９日付けの審尋に対して、平成２６年３月７日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２５年１１月１日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、平成２４年１０月２３日に提出された手続補正書により補正された特許請求の範囲の記載を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「半導体」との記載を、本件補正後の請求項１にあっては、「半導体メモリセル」と補正する。
　
〈補正事項２〉
　本件補正前の請求項１の「ゲート酸化物」との記載を、本件補正後の請求項１にあっては、「薄いゲート酸化物」と補正する。
　
〈補正事項３〉
　本件補正前の請求項１の「該酸化物層」は「前記半導体をプログラム又はリセットする電圧を５ボルト以下とする」との記載を、本件補正後の請求項１にあっては、「該酸化物層」は「前記半導体メモリセルをプログラム又はリセットする電圧を５ボルト以下とし、前記薄いゲート酸化物の厚みが７５オングストローム未満である」と補正する。
　
〈補正事項４〉
　本件補正前の請求項２を削除するとともに、本件補正前の請求項３〜１７を、本件補正後の請求項２〜１６に繰り上げる。
　
〈補正事項５〉
　本件補正前の請求項５及び６における「前記メモリセル」との記載を、本件補正後の請求項４及び５にあっては、それぞれ、「前記半導体メモリセル」と補正する。
　
〈補正事項６〉
　本件補正後の請求項１３の冒頭に「半導体メモリデバイスであって、」との記載を追加するとともに、本件補正前の請求項１４の「前記半導体」及び「メモリデバイス。」との記載を、本件補正後の請求項１３にあっては、「前記半導体メモリデバイス」及び「半導体メモリデバイス。」と補正する。
　
〈補正事項７〉
　本件補正前の請求項１４の「ゲート酸化物」との記載を、本件補正後の請求項１３にあっては、「薄いゲート酸化物」と補正する。
　
〈補正事項８〉
　本件補正前の請求項１４の「前記半導体をプログラム又はリセットする電圧を５ボルト以下とする、酸化物層」との記載を、本件補正後の請求項１３にあっては、「前記半導体メモリデバイスをプログラム又はリセットする電圧を５ボルト以下とし、前記薄いゲート酸化物の厚みが７５オングストローム未満である、酸化物層」と補正する。
　
〈補正事項９〉
　本件補正前の請求項１５ないし１７における「メモリデバイス。」との記載を、本件補正後の請求項１４ないし１６にあっては、それぞれ、「半導体メモリデバイス。」と補正する。
　
２．新規事項の有無
（１）補正事項１、補正事項５、補正事項６及び補正事項９について
　補正事項１、補正事項５、補正事項６及び補正事項９は、本願の願書に最初に添付した明細書の段落【００１１】における、「半導体が、メモリデバイスのメモリセルであってもよい。」との記載に基づいていると認められるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下「当初明細書等」という。）に記載した事項の範囲内においてなされたものである。
　したがって、補正事項１、補正事項５、補正事項６及び補正事項９は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　
（２）補正事項２及び補正事項７について
　補正事項２及び補正事項７は、当初明細書等の段落【００２８】における「酸化物層（例えば、ＳｉＯ２）が、層の各々の間および層と基板との間に載置される。例えば、トンネル酸化物領域を画成する酸化物層が、フローティングゲート１０８と基板（図示せず）との間に存在する。トンネル酸化物層は、１００オングストローム未満の薄い酸化物層であってもよく、６５および７５オングストローム（例えば、７０オングストローム）程度に薄いものであってもよい。」との記載に基づいていると認められるから、当初明細書等に記載した事項の範囲内においてなされたものである。
　したがって、補正事項２及び補正事項７は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　
（３）補正事項３及び補正事項８について
　補正事項３及び補正事項８は、当初明細書等の請求項２の「前記薄いゲート酸化物の厚みが、７５オングストローム未満である」との記載、同段落【００１１】における「薄いゲート酸化物の厚みは、７５オングストロームより薄くてもよい。薄いゲート酸化物の厚みは、６５〜７５オングストロームであってもよく、例えば、７０オングストロームであってもよい。」との記載に基づいていると認められるから、当初明細書等に記載した事項の範囲内においてなされたものである。
　したがって、補正事項３及び補正事項８は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　
（４）補正事項４について
　補正事項４が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかである。
　
（５）新規事項の有無のまとめ
　よって、本件補正は、特許法第１７条の２第３項の規定を満たす。
　
３．補正目的の適否
（１）補正事項１について
　補正事項１は、本件補正前の請求項１における「半導体」に対して、本件補正後の請求項１においては「メモリセル」という事項を付加することで、本件補正前の請求項１における「半導体」を技術的に限定するものである。
　したがって、補正事項１は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２、補正事項３、補正事項７及び補正事項８について
　補正事項２、補正事項３、補正事項７及び補正事項８は、本件補正前の請求項１及び同請求項１４における「ゲート酸化物」に対して、本件補正後の請求項１及び同請求項１３においては「薄い」及び「厚みが７５オングストローム未満である」という事項を付加することで、本件補正前の請求項１及び同請求項１４における「ゲート酸化物」を技術的に限定するものである。
　したがって、補正事項２、補正事項３、補正事項７及び補正事項８は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（３）補正事項４について
　補正事項４は、請求項の削除を目的とする補正、及び、当該請求項の削除を目的とする補正に伴い、特許請求の範囲の記載を形式的に補正するものであるから、請求項の削除を目的としていると認められる。
　したがって、補正事項４は、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものに該当する。
　
（４）補正事項５について
　補正事項５は、本件補正前の請求項５及び６における「メモリセル」に対して、本件補正後の請求項５及び６においては「半導体」という事項を付加することで、本件補正前の請求項５及び６における「メモリセル」を技術的に限定するものである。
　したがって、補正事項５は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（５）補正事項６及び補正事項９について
　補正事項６及び補正事項９は、本件補正前の請求項１４〜１７における「メモリデバイス」ないし「半導体」に対して、本件補正後の請求項１３〜１６においては「半導体」ないし「メモリセル」という事項を付加することで、本件補正前の請求項１４〜１７における「メモリデバイス」ないし「半導体」を技術的に限定するものである。
　したがって、補正事項６及び補正事項９は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（６）補正目的の適否のまとめ
　以上から、本件補正は、特許法第１７条の２第５項に規定する要件を満たす。
　
４．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、前記特許請求の範囲の減縮を目的とする補正がなされた請求項１３について検討する。
　
（１）補正発明
　本件補正後の請求項１３に係る発明（以下「補正発明」という。）は、次のとおりである。
　
「半導体メモリデバイスであって、
　矩形形状を含む活性領域と、
　基板上における酸化物層であって、薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を５ボルト以下とし、前記薄いゲート酸化物の厚みが７５オングストローム未満である、酸化物層と、
　前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層と、
　コントロールゲートを備える第２のポリシリコン層と、
　前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層と、
　前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層と、
を備える半導体メモリデバイス。」
　
（２）各引用例の記載事項と引用発明
（２−１）引用例１の記載事項
　原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平１１−２９７９６８号公報（以下「引用例１」という。）には、「セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法」（発明の名称）に関して、図１〜図１９とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装置（non-volatile　memory　device）の製造方法に係り、より詳しくは、フローティングゲートとコントロールゲートとの積層ゲート構造を有するＮＯＲ型のフラッシュメモリ装置の製造方法に関する。」
　
ｂ．「【０００４】基本的なＮＯＲ型のフラッシュメモリセルの構造及びその動作方式はIEDM ’85,pp.616-619,“A SINGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION INA 512K CMOS EEPROM ”に開示されており、以下に、この内容を図１乃至図３を参照して説明する。
【０００５】図１は前記ＮＯＲ型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。図２は前記メモリセルアレーの等化回路図であり、図３は単位セルの垂直断面図である。ここで、参照番号１０は半導体基板を、１１はアクティブ領域を、１４はトンネル酸化膜をそれぞれ示す。また、参照番号１６はフローティングゲートを、１８は層間誘電膜を、２０はコントロールゲートを、２４ａ，２４ｂはソース及びドレイン領域を、２８はビットラインコンタクトをそれぞれ示す。
【０００６】図１乃至図３を参照すれば、所定の間隔で形成される多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレーにおいて、前記ワードラインと、金属層からなるビットライン（Ｂ／Ｌ）が直交する領域に、フローティングゲート１６とコントロールゲート２０との積層ゲート構造からなる単位セルが形成される。二つのセルは一つのビットラインコンタクト２８によりビットライン（Ｂ／Ｌ）と連結され、前記ワードラインと平行な不純物拡散層からなるアクティブソース領域１１は前記ビットライン（Ｂ／Ｌ）と平行なソースライン（ＣＳＬ）に数十ビットごとに連結される。
　……（中略）……
【０００９】単位セルのソース領域２４ａはワードライン（Ｗ／Ｌ）と平行な不純物拡散層からなるアクティブソース領域１１を通して同一列において隣接するセルのソース領域２４ａと連結される。また、
ソースラインの抵抗を低減するため、ワードライン（Ｗ／Ｌ）と平行なアクティブソース領域１１に複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。
【００１０】前記ＮＯＲ型のフラッシュメモリセルの動作においては、チャンネル熱電子（ＣＨＥ）注入方式を用いてプログラミングし、Ｆ−Ｎトンネリング（Fowler-Nordheim tunneling ）方式を用いてソースやバルク基板を通して消去する。
【００１１】すなわち、プログラム動作においては、フローティングゲートに電子を貯蔵してセルのスレショルド電圧（Ｖｔｈ）を初期のＶｔｈ値の約２Ｖから７Ｖ程度に増加させる。すなわち、選択ビットラインに６〜７Ｖを、選択ワードラインに１０〜１２Ｖを印加し、ソース及びバルク基板には０Ｖを印加すると、チャンネル熱電子の一部がゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されることにより、前記セルがプログラミングされる。
【００１２】消去動作においては、フローティングゲートの電子を放電させてセルのスレショルド電圧を初期のＶｔｈ値である２Ｖ程度に低める。すなわち、選択ビットラインをフローティングさせ、ソースに１２〜１５Ｖを、選択ワードラインには０Ｖを印加すると、フローティングゲートとソース接合との電圧差により１００Å程度のトンネル酸化膜によるＦ−Ｎトンネリング方式でフローティングゲート１６内の電子がソース接合に放電されることにより、データの消去が行われる。通常、全てのセルのソース接合はアクティブソース領域により電気的に一つに連結されるので、前記消去動作としては多数のワードラインとビットラインを含む数百〜数千ビットを一つのブロックで一括的に消去する方式を採用する。また、前記消去動作時のソース電圧がプログラム動作時のドレイン電圧より高いので、ソース接合がドレイン接合より高いブレークダウン電圧を有するように、前記ソース接合を図３に示した二重拡散接合(double diffused junction ：以下、ＤＤという）構造で形成する。
【００１３】読み出し動作においては、選択ビットラインに１Ｖ程度の電圧を印加し、ワードラインには４〜５Ｖを印加して消去及びプログラムセルによる電流経路の発生有無を感知する。
【００１４】ここで、前記ソースラインはプログラム及び読み出し動作時、セルにより発生する多量の電流を接地ノードに放出させる役目を果たす。チャンネル熱電子注入方式を用いるフラッシュメモリセルでは、多量の電流を迅速に放出させるために１６〜３２ビットごとに一つのソースラインが形成される。
　……（中略）……
【００１８】上述した従来のＮＯＲ型のフラッシュメモリ装置では、図１のレイアウトからわかるように、アクティブソース領域１１が隣接するセルと連結されるように“⊥”状で形成される。したがって、図４に示したようにワードラインとして提供されるコントロールゲート２０をパタニングするとき、アクティブソース領域１１とのミスアライン（ｂ参照）が発生すると、図５Ｂに示したように特定のセルでソース接合２４ａとフローティングゲート１６とのオーバーラップ面積が増加する。これにより、ソース接合２４ａとフローティングゲート１６とのオーバーラップキャパシタンス（Ｃｓ）は大きくなる。これを防止するためには、図１に示したようにアクティブソース領域１１とワードラインとして提供されるコントロールゲート２０との離隔距離（ａ）を大きくすべきであるが、これはセルの面積を増加させるので、高集積化メモリセルのレイアウトには不向きである。」
　
ｃ．「【００１９】そこで、このような問題点を改善するための方法が米国特許公報第５，４７０，７７３号に開示されている。図６は当該方法によるＮＯＲ型のフラッシュメモリ装置のメモリセルアレーのレイアウト図である。図６において、参照番号５１はアクティブ領域、５６はフローティングゲート、６０はコントロールゲート、７２はビットラインコンタクトをそれぞれ示す。
【００２０】図６を参照すれば、アクティブ領域５１がビットライン（Ｂ／Ｌ）と平行に一直線で配置されるので、ワードライン方向に隣接するセルのソース領域が連結されない。したがって、フォトリソグラフィーを通して図６の“Ｂ”領域を露出させた後、前記Ｂ領域に形成されているフィールド酸化膜をエッチングし、露出された基板に不純物を注入して熱処理工程により前記不純物を拡散させて隣接するセルのソース領域と連結される不純物拡散領域を形成することにより、共通ソース領域を完成する。このように形成される共通ソース領域はマスクパターンの工程変化により変化せず、ワードラインにセルフアラインされて形成されるので、このような工程を通常セルフアラインソース工程（以下、“ＳＡＳ工程”）という。
【００２１】図７Ａ乃至図８Ｂは上述したＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための断面図である。ここで、各図Ａは図６に示したＣ−Ｃ’線による断面図であり、各図Ｂは図６に示したｄ−ｄ’線による断面図である。
【００２２】図７Ａ及び図７Ｂを参照すれば、ＬＯＣＯＳ（シリコン部分酸化）工程のようなアイソレーション工程により半導体基板５０の上部にフィールド酸化膜５２を形成して前記基板５０をアクティブ領域とフィールド領域に区分する。次に、前記基板５０のアクティブ領域の上部にトンネル酸化膜５４を形成し、その上にフローティングゲート５６用の第１ポリシリコン層５６ａを蒸着する。その後、フォトリソグラフィー及びエッチング工程を通じて、フィールド酸化膜５２の上部の第１ポリシリコン層５６ａをエッチングすることにより、ビットライン方向に各セルのフローティングゲートを分離させる。
前記結果物の上部に層間誘電膜５８として提供されるＯＮＯ（oxide/nitride/oxide ）膜を形成し、その上にコントロールゲート６０として提供される第２ポリシリコン層６０ａ、及び酸化膜６２を順次に積層させる。
ワードラインとして提供されるコントロールゲート６０
　……（中略）……
【００２４】図８Ａ及び図８Ｂを参照すれば、前記フォトレジストパターン６３を取り除いた後、セルを駆動させるための周辺回路部で高電圧トランジスタ領域を露出させるマスク（図示せず）を用いてｎ−不純物をイオン注入する。この際、セルのソース領域も露出させて前記セルのソース領域にもｎ−不純物をイオン注入させる。その後、セルを駆動させるための周辺回路部にＮＭＯＳトランジスタを形成するためにｎ＋不純物をイオン注入して周辺回路ＮＭＯＳトランジスタのｎ＋ソース／ドレイン領域（図示せず）を形成する。この際、セル領域も露出させて前記セル領域にもｎ＋不純物をイオン注入させる。その結果、セルのソース領域はｎ−接合とｎ＋接合からなるＤＤ構造で形成される一方、セルのドレイン領域はｎ＋接合のみで形成される。ここで、前記ＳＡＳ工程時に露出されたセルのソース領域にｎ−不純物をイオン注入することにより、後に続く工程でセルのソース領域をＤＤ構造とするためのマスクを省略することは可能である。しかしながら、この場合には、周辺回路部がセル領域に誘導される１２Ｖ程度の高電圧を発生させ、これを選択的にスイッチングして必要な時間に必要なセルのソース領域に供給できるようにするために、周辺回路部のトランジスタを１２Ｖ程度の高電圧に耐える接合構造とすべきである。したがって、ＳＡＳ工程の進行後、周辺回路部の高電圧トランジスタ領域とセルのソース領域をともに露出してｎ−不純物をイオン注入することが通常の方法として用いられている。また、前記ＳＡＳ工程にｎ-不純物イオン注入のための工程の追加をしなくてもすむようにするために、セルのソース領域をドレイン領域のようにｎ＋接合のみで形成した後、消去動作時にソース領域に印加される電圧を５Ｖ程度に低め、ゲートに負電圧を印加することで、高電圧の経路を採用しないですむ方法を用いることもできる。」
　
ｄ．「【００２７】
【発明が解決しようとする課題】本発明の目的は、上述した従来の方法による問題点を解決するためにＳＡＳ工程を用いる不揮発性メモリ装置の製造方法において、マスクを追加することなく、ビットラインコンタクト領域の工程マージンを確保することのできる不揮発性メモリ装置の製造方法を提供することにある。
【００２８】
【課題が解決するための手段】前記目的を達成するための本発明は、第１導電層とワードラインとして提供される第２導電層との積層ゲート構造を有する複数のセルが形成されるメモリセルアレーを備える不揮発性メモリ装置の製造方法において、（ａ）半導体基板の上部にフィールド酸化膜を形成して前記基板にアクティブ領域を設定する段階と、（ｂ）前記基板の上部にトンネル酸化膜、第１導電層、層間誘電膜及び第２導電層を順次に形成する段階と、（ｃ）前記アクティブ領域の上部に前記第１導電層と第２導電層との積層ゲートを形成する段階と、（ｄ）
前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する
　
ｅ．「【００３６】
【発明の実施の形態】以下、添付図面に基づいて本発明の望ましい実施例を詳細に説明する。
【００３７】図９は
本発明によるＮＯＲ型のフラッシュメモリ装置においてメモリセルアレー
【００３８】図９を参照すれば、所定の間隔で形成される多数のビットライン（Ｂ／Ｌ）、ワードライン（Ｗ／Ｌ）及びソースライン（ＣＳＬ）を含むメモリセルアレーにおいて、
前記ワードライン（Ｗ／Ｌ）と金属層からなるビットライン（Ｂ／Ｌ）が直交する領域にフローティングゲート１１０とコントロールゲート１１４との積層ゲート構造で単位セルが形成される
【００３９】また、本発明の
メモリセルアレーにおいては、アクティブ領域１０５がビットライン（Ｂ／Ｌ）と平行に一直線で配置される
ワードライン方向に隣接するセルのソース領域を連結させるためにＳＡＳ工程により共通ソース領域（図９の“Ｃ”により定義される）が形成される。前記共通ソース領域には複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。前記ビットライン（Ｂ／Ｌ）と平行に形成されたソースライン（ＣＳＬ）は前記ソースラインコンタクトを通して共通ソース領域に電気的に連結される
【００４０】図１０乃至図１７は、本発明によるＮＯＲ型のフラッシュメモリ装置の製造方法を説明するための、図９に示したｆ−ｆ’線における断面図である。
【００４１】図１０はウェル及びフィールド酸化膜１０６を形成する段階を示す。ｐ型の
半導体基板１００の
【００４２】上述したようにウェルを形成した後、通常のアイソレーション工程、例えばＬＯＣＯＳ工程やバッファ−ポリシリコンＬＯＣＯＳ（ＰＢＬ）工程を施して前記基板１００の上部に４０００Å程度の厚さをもつフィールド酸化膜１０６を形成して
基板１００をアクティブ領域とフィールド領域に区分する
【００４３】次に、
前記アクティブ領域の上部に薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させることにより、トンネル酸化膜１０８を形成する
【００４４】図１１はフローティングゲート１１０として用いられる第１導電層１１０ａ、及び層間誘電膜１１２を形成する段階を示す。上述したように、
トンネル酸化膜１０８を形成した後、その結果物の上部にフローティングゲート１１０に用いられる第１導電層１１０ａとして、例えばポリシリコン層を化学気相蒸着（ＣＶＤ）方法により１０００Å程度の厚さで蒸着し、リン（Ｐ）を多量含有するＰＯＣｌ３を沈積して前記第１導電層１１０ａをｎ
＋
型としてドーピングさせる
隣接するセルのフローティングゲートを分離させる
セルのアクティブ領域
を覆い
【００４５】
その結果物の上部にフローティングゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えばＯＮＯ膜を形成する
　
ｆ．「【００４７】図１３はゲート酸化膜１１３、コントロールゲート１１４に用いられる第２導電層１１４ａ及び第１絶縁層１１６を形成する段階を示す。上述したように周辺回路部の層間誘電膜１１２、第１導電層１１０ａ、及びトンネル酸化膜１０８を取り除いた後、熱酸化工程により露出された周辺回路部のアクティブ領域に酸化膜を成長させる。その結果、周辺回路トランジスタの形成されるアクティブ領域にゲート酸化膜１１３が形成される。ここで、前記ゲート酸化膜１１３の厚さは周辺回路トランジスタの駆動能力を基準にして決定される。すなわち、動作電圧が５Ｖ以下の場合は１００〜１６０Å程度の厚さでゲート酸化膜１１３を形成し、動作電圧が１０Ｖ以上の場合は２００〜４００Å程度の厚さでゲート酸化膜１１３を形成する。」
　
ｇ．「【００４８】
こうして製造された結果物の上部に、コントロールゲート１１４に用いられる第２導電層１１４ａとして、例えばｎ
＋
型としてドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉ
Ｘ
）、チタンシリサイド（ＴｉＳｉ
Ｘ
）、タンタルシリサイド（ＴａＳｉ
Ｘ
）のような金属シリサイド層を順次に積層してポリサイド層を形成する
【００４９】図１４は周辺回路部のゲートパターンを形成する段階を示す。…（中略）…図１５はメモリセルアレーの積層ゲートを形成する段階を示す。上述したように、周辺回路部の単層ゲート１１４ｂを形成した後、フォトリソグラフィーにより周辺回路部をマスキングするようにフォトレジストパターン１２０を形成する。次いで、メモリセルアレー内の露出された第１絶縁層１１６をエッチング用マスクとして用いて第２導電層１１４ａ、層間誘電膜１１２、及び、第１導電層１１０ａを連続的に取り除くことにより、フローティングゲート１１０とコントロールゲート１１４との積層ゲートを形成する。この際、
前記コントロールゲート１１４は隣接するセルのコントロールゲート１１４と連結されてワードラインを形成する
【００５０】前記フォトレジストパターン１２０をイオン注入マスクとして用いて、露出されたセル領域に第１のｎ＋不純物１２２、例えば砒素を６×１０１５イオン／ｃｍ２のドーズ量、７０ｋｅＶのエネルギーでイオン注入する。この際、パタニングされたワードラインとして提供されているコントロールゲート１１４とフィールド酸化膜１０６がマスクとして作用するので、前記
第１のｎ
＋
不純物１２２はセルのソース／ドレイン領域のみに注入される
　……（中略）……
【００５２】ここで、セルのソース領域を１２Ｖ程度の高電圧に耐えるＤＤ構造で形成するために、前記第２のｎ＋不純物１２４をイオン注入する段階前又はその後に周辺回路部の高電圧トランジスタ領域及びセルのソース領域をともに露出させてｎ−不純物、例えばリンを２×１０１３イオン／ｃｍ２のドーズ量、５０ｋｅＶのエネルギーでイオン注入する段階をさらに備える。また、前記ｎ−不純物を注入するためのマスク及びイオン注入工程の追加を防止するために、セルのソース領域をドレイン領域とともにｎ＋接合のみで形成した後、消去動作時にソース領域に印加される電圧を５Ｖ程度に低め、ゲートには負電圧を印加することで、高電圧の経路を採用しないこともできる。
【００５３】さらに、周辺回路部のＰＭＯＳトランジスタ領域（図示せず）をフォトリソグラフィー技術で露出させた後、Ｐ型の不純物、例えばＢＦ２を５×１０１５イオン／ｃｍ２のドーズ量、６０ｋｅＶのエネルギーでイオン注入する。かつ、周辺回路部のＮＭＯＳトランジスタをＬＤＤ（lightly doped drain）構造で形成するためにＬＤＤ用のｎ−不純物をマスクなしに全面にイオン注入する場合、ＳＡＳ工程前にＬＤＤ用のｎ−不純物をイオン注入して前記ＳＡＳ工程により露出されるアクティブ領域のアイソレーション能力を低下させないようにすべきである。
【００５４】図１７はビットラインコンタクト１３０及びビットライン１３２を形成する段階を示す。上述したように、第２のｎ＋不純物１２４をイオン注入した後、その結果物の上部に高温酸化膜（ＨＴＯ）を約１０００Åの厚さで蒸着して第２絶縁層１２６を形成した後、その上にＢＰＳＧ膜を約５０００Åの厚さで蒸着し、９００℃でリフロー工程を行い前記ＢＰＳＧ膜の表面を平坦化することにより、平坦化層１２８を形成する。前記リフロー工程によって、以前の段階で
イオン注入された第１及び第２のｎ
＋
不純物が拡散及び活性化してセルのソース／ドレイン領域１２２ａ
ワードライン方向に隣接するセルのソース領域を連結させるｎ
＋
共通ソース領域
【００５５】フォトリソグラフィー及びエッチング工程を通じて、
セルのドレイン領域１２２ａの上部に
ビットラインコンタクト１３０を形成する
【００５６】次いで、前記
コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し
ビットラインコンタクト１３０を通してセルのドレイン領域１２２ａに電気的に連結されるビットライン１３２を形成する
ソースラインコンタクトを通してセルの共通ソース領域に電気的に連結されるソースライン（図示せず）がともに形成される
　
ｈ．「本発明によるＮＯＲ型の不揮発性メモリ装置において、メモリセルアレーの一部を示したレイアウト図」（「図面の簡単な説明」）である図９には、フローティングゲート１１０は、アクティブ領域１０５の長手方向に対して直交するように長方形状に形成されていることが図示されている。
　同図には、前記アクティブ領域１０５は、縦長の長方形形状を有していることが図示されている。
　さらに、同図には、露出領域（Ｃ）は、アクティブ領域１０５と直交している、したがって、フローティングゲート１１０と平行であることが図示されている。
　
（２−２）引用発明
　　ア．第２．４．（２）（２−１）ｅ．の「【００３７】図９は本発明によるＮＯＲ型のフラッシュメモリ装置においてメモリセルアレーの一部を示したレイアウト図である。」との記載から、引用例１には、「ＮＯＲ型のフラッシュメモリ装置」における「メモリセルアレー」が記載されている。
　
　　イ．同ｅ．の「【００３９】また、本発明のメモリセルアレーにおいては、アクティブ領域１０５がビットライン（Ｂ／Ｌ）と平行に一直線で配置される」との記載から、引用例１には、「ビットライン（Ｂ／Ｌ）と平行に一直線で配置される」「アクティブ領域１０５」が記載されている。
　
　　ウ．同ｅ．の「【００４２】……前記基板１００の上部に４０００Å程度の厚さをもつフィールド酸化膜１０６を形成して基板１００をアクティブ領域とフィールド領域に区分する。」及び「【００４３】次に、前記アクティブ領域の上部に薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させることにより、トンネル酸化膜１０８を形成する。」との記載から、引用例１には、半導体「基板１００」の「前記アクティブ領域１０５の上部に」、「薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させ」て「形成」される「トンネル酸化膜１０８」が記載されている。
　
　　エ．同ｅ．の「【００３８】……ワードライン（Ｗ／Ｌ）と金属層からなるビットライン（Ｂ／Ｌ）が直交する領域にフローティングゲート１１０とコントロールゲート１１４との積層ゲート構造で単位セルが形成される。」、「【００４４】……トンネル酸化膜１０８を形成した後、その結果物の上部にフローティングゲート１１０に用いられる第１導電層１１０ａとして、例えばポリシリコン層を化学気相蒸着（ＣＶＤ）方法により１０００Å程度の厚さで蒸着し、リン（Ｐ）を多量含有するＰＯＣｌ３を沈積して前記第１導電層１１０ａをｎ＋型としてドーピングさせる。その後、フォトリソグラフィー及びエッチング工程を通して…ビットラインに応じて隣接するセルのフローティングゲートを分離させる。」との記載、及び、同ｈ．の図示態様から、引用例１には、「前記トンネル酸化膜１０８」の上部の「ワードライン（Ｗ／Ｌ）と前記ビットライン（Ｂ／Ｌ）が直交する領域」に、前記アクティブ領域１０５と直交するように長方形状に「セル」毎に「分離」して形成され、「フローティングゲート１１０に用いられる」「ｎ＋型としてドーピング」された「ポリシリコン層」からなる「第１導電層１１０ａ」が記載されている。
　
　　オ．同ｅ．の「【００４５】その結果物の上部にフローティングゲートとコントロールゲートを絶縁させるための層間誘電膜１１２として、例えばＯＮＯ膜を形成する。」、及び、同ｇ．の「【００４８】こうして製造された結果物の上部に、コントロールゲート１１４に用いられる第２導電層１１４ａとして、例えばｎ＋型としてドーピングされたポリシリコン層とタングステンシリサイド（ＷＳｉＸ）、チタンシリサイド（ＴｉＳｉＸ）、タンタルシリサイド（ＴａＳｉＸ）のような金属シリサイド層を順次に積層してポリサイド層を形成する。」との記載から、引用例１には、「前記第１導電層１１０ａ」の「上部」に、「ＯＮＯ膜」を介して、「ｎ＋型としてドーピングされたポリシリコン層」と「金属シリサイド層」と「を順次に積層して」形成した「ポリサイド層」からなる、「コントロールゲート１１４に用いられる第２導電層１１４ａ」が記載されている。
　
　　カ．同ｄ．の「【００２８】……（ｄ）前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する」、同ｇ．の「【００５４】……イオン注入された第１及び第２のｎ＋不純物が拡散及び活性化してセルのソース／ドレイン領域１２２ａ」及び「【００５６】次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト１３０を通してセルのドレイン領域１２２ａに電気的に連結されるビットライン１３２を形成する。」との記載から、引用例１には、「アクティブ領域」１０５に「イオン注入」された「ｎ＋不純物が拡散及び活性化」されて形成された「セル」の「ドレイン領域１２２ａ」に、「ビットラインコンタクト１３０を通して」「電気的に連結される」、「シリサイド層やポリサイド層又はアルミニウムメタル層」である「金属層」からなる「ビットライン」が記載されている。
　
　　キ．同ｇ．に「【００４９】……この際、前記コントロールゲート１１４は隣接するセルのコントロールゲート１１４と連結されてワードラインを形成する。」との記載から、引用例１には、「コントロールゲート１１４」と「隣接するセルのコントロールゲート１１４」とが「連結されて」形成される「ワードライン」が記載されている。
　
　　ク．同ｄ．の「【００２８】……（ｄ）前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成する」、同ｅ．の「【００３９】……ワードライン方向に隣接するセルのソース領域を連結させるためにＳＡＳ工程により共通ソース領域（図９の“Ｃ”により定義される）が形成される。前記共通ソース領域には複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。前記ビットライン（Ｂ／Ｌ）と平行に形成されたソースライン（ＣＳＬ）は前記ソースラインコンタクトを通して共通ソース領域に電気的に連結される。」、及び、同ｇ．の「【００５４】……以前の段階でイオン注入された第１及び第２のｎ＋不純物が拡散及び活性化して……ワードライン方向に隣接するセルのソース領域を連結させるｎ＋共通ソース領域（図示せず）が形成される。」との記載から、引用例１には、「アクティブ領域」１０５に「イオン注入」された「ｎ＋不純物が拡散及び活性化」されて形成され、「ワードライン方向に隣接するセルのソース領域を連結させる」「共通ソース領域」に、「ソースラインコンタクトを通して」「電気的に連結され」る、「前記ビットライン（Ｂ／Ｌ）と平行に形成され」る「ソースライン（ＣＳＬ）」が記載されている。
　
　　ケ．以上、ア〜クを総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「ＮＯＲ型のフラッシュメモリ装置におけるメモリセルアレーであって、
　ビットライン（Ｂ／Ｌ）と平行に一直線で配置されるアクティブ領域１０５と、
　半導体基板１００の前記アクティブ領域１０５の上部に、薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させて形成されるトンネル酸化膜１０８と、
　前記トンネル酸化膜１０８の上部のワードライン（Ｗ／Ｌ）と前記ビットライン（Ｂ／Ｌ）が直交する領域に、前記アクティブ領域１０５と直交するように長方形状にセル毎に分離して形成され、フローティングゲート１１０として用いられるｎ＋型としてドーピングされたポリシリコン層からなる第１導電層１１０ａと、
　前記第１導電層１１０ａの上部に、ＯＮＯ膜を介して、ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート１１４に用いられる第２導電層１１４ａと、
　前記アクティブ領域１０５にイオン注入されたｎ＋不純物が拡散及び活性化されて形成されたセルのドレイン領域１２２ａに、ビットラインコンタクト１３０を通して電気的に連結される、シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン（Ｂ／Ｌ）と、
　前記コントロールゲート１１４と隣接するセルのコントロールゲート１１４とが連結されて形成される前記ワードライン（Ｗ／Ｌ）と、
　前記アクティブ領域１０５にイオン注入されたｎ＋不純物が拡散及び活性化されて形成され、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域に、ソースラインコンタクトを通して電気的に連結される、前記ビットライン（Ｂ／Ｌ）と平行に形成されるソースライン（ＣＳＬ）と、
を備えるＮＯＲ型のフラッシュメモリ装置におけるメモリセルアレー。」
　
（２−３）引用例２の記載事項
　原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００２−１６１５５号公報（以下「引用例２」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図１〜図１８とともに、次の記載がある。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に係り、特に、フローティングゲート電極を有する半導体装置及びその製造方法に関する。」
　
ｂ．「【０００６】
【発明が解決しようとする課題】しかしながら、ＦＮトンネル現象を用いて
キャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、従来のフラッシュメモリでは高電圧の印加が必要であり、消費電力が大きくなってしまっていた
【０００７】
低電圧での書き込みを可能とするためには、チャネル領域とフローティングゲート電極との間のトンネル絶縁膜の厚さを薄くすることが有効であると考えられる。しかし、トンネル絶縁膜の厚さを単に薄くしたのでは、フローティングゲート電極に注入された電子がチャネル領域に容易に移動してしまい、フローティングゲート電極に情報を長時間保持することが困難となる
【０００８】本発明の目的は、トンネル絶縁膜の厚さを薄くした場合であっても、情報を長時間保持することができる半導体装置及びその製造方法を提供することにある。」
　
ｃ．「【００１２】図１に示すように、ｐ−形のシリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。
【００１３】シリコン基板１０の表面近傍領域には、ｐ形不純物が導入されている。これにより、シリコン基板１０の表面近傍領域における不純物濃度は、シリコン基板１０の深部における不純物濃度より高くなっている。シリコン基板１０の表面近傍領域においてｐ形不純物の濃度を高くしているのは、
コントロールゲート電極２２に情報を長時間保持できるようにするためである。なお、詳細なメカニズムについては、本出願人による特願平１０−３２２０３４号明細書を参照されたい
【００１４】シリコン基板１０上には、シリコン酸化膜より成る膜厚約３ｎｍのトンネル絶縁膜１４が形成されている。
トンネル絶縁膜１４の膜厚を３ｎｍ程度と薄くしているのは、低い電圧での情報の書き込みや消去を可能とする
【００１５】トンネル絶縁膜１４上には、ｎ形不純物が低濃度に導入された膜厚約２０ｎｍのポリシリコン膜１６が形成されている。ポリシリコン膜１６の不純物濃度は、例えば約１×１０１８ｃｍ−３となっている。
　……（中略）……
【００１９】ポリシリコン膜１６、拡散防止膜１８、及びポリシリコン膜２０より成る積層体により、フローティングゲート電極２２が構成されている。
　……（中略）……
【００２２】トンネル絶縁膜１４、フローティングゲート電極２２、誘電体膜２４、及び上部コントロールゲート電極２６により、積層メサ２８が構成されている。」
　
ｄ．「【００３４】なお、上記では、
トンネル絶縁膜１４の厚さを３ｎｍ程度としたが、トンネル絶縁膜１４の厚さは３ｎｍに限定されるものではない。本実施形態では、キャリアの再結合を抑制し得る空乏層をトンネル絶縁膜１４の近傍のフローティングゲート２２内に形成するため、従来の構造では不可能であった８ｎｍ以下のトンネル絶縁膜を用いてメモリセルトランジスタを構成することができる
　
（２−４）引用例３の記載事項
　原査定の根拠となった最後の拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００６−３５１８２９号公報（以下「引用例３」という。）には、「２ビット記憶型半導体記憶装置およびその製造方法」（発明の名称）に関して、図１〜図４とともに、次の記載がある。
　
ａ．「【０００１】
　この発明は、２ビット情報を記憶する不揮発性メモリ素子を備えた半導体記憶装置と、その製造方法とに関する。」
　
ｂ．「【００１９】
　図１は、この実施形態に係る２ビット記憶型半導体記憶装置のメモリ素子構造を概略的に示す断面図である。
【００２０】
　図１に示したように、この実施形態に係るメモリ素子は、半導体基板１００に形成された、第１、第２不純物領域１１０，１２０と、第１、第２電荷保持部１３０，１４０と、ゲート絶縁膜１５０と、ゲート部１６０と、電荷保持機能を有する第１、第２サイドウォール１７０，１８０と、ＳｉＯ膜１９０とを備えている。
　……（中略）……
【００２２】
　電荷保持部１３０は、下部絶縁膜１３１と、電荷保持膜１３２と、上部絶縁膜１３３とを備えている。下部絶縁膜１３１は、不純物領域１１０とチャネル形成領域１０１との境界領域上に、例えばＳｉＯで形成される。
電荷保持膜１３２は、下部絶縁膜１３１上に、かかる下部絶縁膜１３１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）により形成される。
【００２３】
　電荷保持部１４０は、下部絶縁膜１４１と、電荷保持膜１４２と、上部絶縁膜１４３とを備えている。下部絶縁膜１４１は、不純物領域１２０とチャネル形成領域１０１との境界領域上に、例えばＳｉＯで形成される。
電荷保持膜１４２は、下部絶縁膜１４１上に、かかる下部絶縁膜１４１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）を用いて形成される。
　……（中略）……
【００２５】
  ゲート部１６０は、電荷保持部１３０，１４０からゲート絶縁膜１５０に跨る領域上に形成される。このゲート部１６０は、順次積層された多結晶Ｓｉ膜１６１およびＷＳｉ膜１６２を有し、さらに、ＷＳｉ膜１６２上に形成されたＳｉＯ膜１６３を有する。ゲート部１６０のうち、
導電性の多結晶Ｓｉ膜１６１およびＷＳｉ膜１６２が、ゲート電極として作用する
　
ｃ．「【００２９】
　図１に示したメモリ素子では、電荷保持膜１３２，１７２に対する電子の蓄積／非蓄積によって、１ビットの情報が記憶される。さらに、電荷保持膜１４２，１８２に対する電子の蓄積／非蓄積によって、１ビットの情報が記憶される。以下、この実施形態に係るメモリ素子の動作について説明する。
【００３０】
　
電荷保持膜１３２，１７２に電子を蓄積するためには、半導体基板１００および第２不純物領域１２０の電位を０ボルトに設定した状態で、第１不純物領域１１０とゲート電極１６１，１６２との間に電位差を発生させればよい。例えば、第１不純物領域１１０に＋５ボルトを印加し且つゲート電極１６１，１６２に＋２ボルトを印加することにより、電荷保持膜１３２，１７２に電子を注入することができる。
【００３１】
　また、電荷保持膜１３２，１７２に蓄積された電子を放出するためには、半導体基板１００および第２不純物領域１２０の電位を０ボルトに設定した状態で、第１不純物領域１１０とゲート電極１６１，１６２との間に逆方向の電位差を発生させればよい。」
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　　ア．引用発明において、「アクティブ領域１０５」は「ビットライン（Ｂ／Ｌ）と平行に一直線で配置され」ている。したがって、前記「アクティブ領域１０５」の対向する２辺は、互いに「平行」な「直線」となっている。
　そして、「メモリセルアレーの一部」を示す図９には、第２．４．（２）（２−１）ｈ．で指摘したように、アクティブ領域１０５は、縦長の長方形形状を有していることが図示されている。
　ここで、「メモリセルアレー」は、一般に、各「セル」が規則正しく「配置」されたものであることを考慮すると、前記「アクティブ領域１０５」は、「メモリセルアレー」全体として見ると、もう一組の対向する２辺も互いに「平行」な「直線」である、縦長の長方形形状を有していると認められる。
　したがって、引用発明の「ビットライン（Ｂ／Ｌ）と平行に一直線で配置されるアクティブ領域１０５」は、補正発明の「矩形形状を含む活性領域」に相当する。
　
　　イ．引用発明の「半導体基板１００の前記アクティブ領域１０５の上部に、薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させて形成されるトンネル酸化膜１０８」と、補正発明の「基板上における酸化物層であって、薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を５ボルト以下とし、前記薄いゲート酸化物の厚みが７５オングストローム未満である、酸化物層」とは、「基板上における酸化物層であって、薄いゲート酸化物として使用され」る「酸化物層」である点で共通する。
　
　　ウ．フローティングゲート１１０はアクティブ領域１０５の長手方向に対して直交するように長方形状に形成されているという、第２．４．（２）（２−１）ｈ．で指摘した引用例１における図９の図示態様から、引用発明の「前記トンネル酸化膜１０８の上部のワードライン（Ｗ／Ｌ）と前記ビットライン（Ｂ／Ｌ）が直交する領域に、前記アクティブ領域１０５と直交するように長方形状にセル毎に分離して形成され、フローティングゲート１１０として用いられるｎ＋型としてドーピングされたポリシリコン層からなる第１導電層１１０ａ」は、補正発明の「前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層」に相当する。
　
　　エ．引用発明の「第２導電層１１４ａ」を構成する「ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」における「ｎ＋型としてドーピングされたポリシリコン層」は、「第１導電層１１０ａ」を構成する「フローティングゲート１１０として用いられるｎ＋型としてドーピングされたポリシリコン層」とは異なる「ポリシリコン層」である。
　したがって、引用発明の「前記第１導電層１１０ａの上部に、ＯＮＯ膜を介して、ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート１１４に用いられる第２導電層１１４ａ」における「ｎ＋型としてドーピングされたポリシリコン層」は、「コントロールゲート１１４に用いられる」から、補正発明の「コントロールゲートを備える第２のポリシリコン層」に相当する。
　
　　オ．引用発明において、「ビットライン（Ｂ／Ｌ）」と「アクティブ領域１０５」は互いに「平行」である。また、「フローティングゲート１１０として用いられるポリシリコン層からなる第１導電層１１０ａ」は「前記アクティブ領域１０５と直交するように長方形状」に「形成され」ている。
　したがって、前記「ビットライン（Ｂ／Ｌ）」と「フローティングゲート１１０として用いられるｎ＋型としてドーピングされたポリシリコン層からなる第１導電層１１０ａ」とは、互いに「直交」する。
　そうすると、引用発明の「前記アクティブ領域１０５にイオン注入されたｎ＋不純物が拡散及び活性化されて形成されたセルのドレイン領域１２２ａに、ビットラインコンタクト１３０を通して電気的に連結される、シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン（Ｂ／Ｌ）と、補正発明の「前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層」とは、「前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える」「金属層」である点で共通する。
　
　　カ．引用発明の「前記コントロールゲート１１４と隣接するセルのコントロールゲート１１４とが連結されて形成される前記ワードライン（Ｗ／Ｌ）」と、補正発明の「前記コントロールゲートに電気的に接続されるワード線」を「備える第２の金属層」とは、「ワード線」である点で共通する。
　
　　キ．引用発明において、「前記アクティブ領域１０５にイオン注入されたｎ＋不純物が拡散及び活性化されて形成され」た「セルのソース領域」から見た電流経路としての「ソースライン」には、「ソースラインコンタクトを通して電気的に連結される、前記ビットライン（Ｂ／Ｌ）と平行に形成されるソースライン（ＣＳＬ）」だけでなく、前記「セルのソース領域」から前記「ソースライン（ＣＳＬ）」に至るまでの電流経路である、前記「セルのソース領域」を「ワードライン方向」に「連結」させる「共通ソース領域」も含まれると認められる。
　ここで、「共通ソース領域」は、「ｎ＋不純物」を「拡散」させた層であり、「金属層」ではない。また、前記「ソースライン（ＣＳＬ）」が「金属層」であるかどうかは、必ずしも明確でなはい。
　したがって、引用発明の「前記アクティブ領域１０５にイオン注入されたｎ＋不純物が拡散及び活性化されて形成され、ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域に、ソースラインコンタクトを通して電気的に連結される、前記ビットライン（Ｂ／Ｌ）と平行に形成されるソースライン（ＣＳＬ）」と、補正発明の「前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線」を「備える第２の金属層」とは、「前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線」である点で共通する。
　
　　ク．そして、引用発明の「ＮＯＲ型のフラッシュメモリ装置におけるメモリセルアレー」は、補正発明の「半導体メモリデバイス」に相当する。
　
（３−２）一致点及び相違点
　以上から、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「半導体メモリデバイスであって、
　矩形形状を含む活性領域と、
　基板上における酸化物層であって、薄いゲート酸化物として使用される、酸化物層と、
　前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層と、
　コントロールゲートを備える第２のポリシリコン層と、
　前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える金属層と、
　ワード線と、
　前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線と、
を備える半導体メモリデバイス。」
　
《相違点１》
　補正発明の「酸化物層」は「薄いゲート酸化物として使用されて前記半導体メモリデバイスをプログラム又はリセットする電圧を５ボルト以下と」するのに対して、引用発明の「トンネル酸化膜１０８」は、そのような特定がされていない点。
　
《相違点２》
　補正発明の「酸化物層」は「前記薄いゲート酸化物の厚みが７５オングストローム未満である」のに対して、引用発明の「トンネル酸化膜１０８」は「薄い酸化膜又は酸化窒化膜を１００Åの厚さで成長させて形成される」点。
　
《相違点３》
　補正発明は「前記コントロールゲートに電気的に接続されるワード線」を備えるのに対して、引用発明の「前記ワードライン（Ｗ／Ｌ）」は「前記コントロールゲート１１４と隣接するセルのコントロールゲート１１４とが連結されて形成される」点。
　
《相違点４》
　補正発明は、「ビット線を備える第１の金属層」とは異なる、「ワード線」と「ソース線」とを「備える第２の金属層」を「備える」のに対して、引用発明は、そのような特定がされていない点。
　
（４）相違点についての判断
（４−１）相違点１及び相違点２について
　　ア．本願明細書には、段落【０００４】に「プログラマブルメモリデバイスのメモリセルをプログラムするために、プログラミング電圧と呼ばれる特定の電圧が、メモリセルのトランジスタのフローティングおよびコントロールゲートに印加されてもよい。」と、段落【００２５】には、「発明を実施するための形態」として「メモリセル１００は、ビット線１０２およびワード線１０４にプログラミング電圧を印加し、ソース線１０６にソース電圧を印加することによって、チャネルホットエレクトロンプログラミングを用いてプログラムされてもよい」と記載されている。
　そうすると、補正発明の「半導体メモリデバイスをプログラム」する「電圧」とは、「ワード線」を介して「半導体メモリデバイス」の「コントロールゲート」に印加される「電圧」を、ないしは、「ビット線」を介して「半導体メモリデバイス」の「第１のｎ拡散領域」に印加される「電圧」を意味するものと認められる。
　これに対して、引用例１には、第２．４．（２）（２−１）ｂ．で摘記したように、「従来の技術」として段落【００１１】に「プログラム動作においては、フローティングゲートに電子を貯蔵してセルのスレショルド電圧（Ｖｔｈ）を初期のＶｔｈ値の約２Ｖから７Ｖ程度に増加させる。すなわち、選択ビットラインに６〜７Ｖを、選択ワードラインに１０〜１２Ｖを印加し、ソース及びバルク基板には０Ｖを印加すると、チャンネル熱電子の一部がゲート電界によりトンネル酸化膜を通してフローティングゲートに注入されることにより、前記セルがプログラミングされる。」との記載はあるものの、「発明の実施の形態」においては、第２．４．（２）（２−１）ｇ．で摘記したように、段落【００５０】に「前記工程によりメモリセルアレー内のワードラインとして提供されるコントロールゲート１１４が形成されない領域のフィールド酸化膜１０６はいずれも取り除かれるが、セルのドレイン領域にはフィールドトランジスタが形成されない。これにより、プログラム動作時に印加される５Ｖ程度の電圧のみについて隣接するセルとのアイソレーション条件を満たせばよい。」と記載されているだけで、前記「プログラム動作時に印加される５Ｖ程度の電圧」が選択「ワードレイン（Ｗ／Ｌ）」に印加される電圧であるのか、選択「ビットライン（Ｂ／Ｌ）」に印加される電圧であるのか、不明である。
　
　　イ．ここで、引用例２には、第２．４．（２）（２−３）ｂ．で摘記したように、「従来の技術」は、「ＦＮトンネル現象を用いてキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、従来のフラッシュメモリでは高電圧の印加が必要であり、消費電力が大きくなってしまっていた。」、及び、「低電圧での書き込みを可能とするためには、チャネル領域とフローティングゲート電極との間のトンネル絶縁膜の厚さを薄くすることが有効であると考えられる。しかし、トンネル絶縁膜の厚さを単に薄くしたのでは、フローティングゲート電極に注入された電子がチャネル領域に容易に移動してしまい、フローティングゲート電極に情報を長時間保持することが困難となる。」という問題があったことが記載されている。
　さらに、引用例２には、第２．４．（２）（２−３）ｃ〜ｄ．で摘記したように、「、キャリアの再結合を抑制し得る空乏層をトンネル絶縁膜１４の近傍のフローティングゲート２２内に形成する」ことで上記問題を解決して、「トンネル絶縁膜１４の膜厚を３ｎｍ程度」の薄さにして「低い電圧での情報の書き込みや消去を可能」としたことが記載されている。
　
　　ウ．そして、引用例３には、第２．４．（２）（２−４）ａ〜ｃ．で摘記したように、「下部絶縁膜１３１」ないし「下部絶縁膜１４１」上の「例えばＳｉＮ」からなる「電荷保持膜１３２」ないし「電荷保持膜１４２」と、「導電性の多結晶Ｓｉ膜１６１およびＷＳｉ膜１６２」からなる「ゲート電極」とを有する「不揮発性メモリ素子」において、「電荷保持膜１３２，１７２に電子を蓄積するためには、半導体基板１００および第２不純物領域１２０の電位を０ボルトに設定した状態で、第１不純物領域１１０とゲート電極１６１，１６２との間に電位差を発生させればよい。例えば、第１不純物領域１１０に＋５ボルトを印加し且つゲート電極１６１，１６２に＋２ボルトを印加することにより、電荷保持膜１３２，１７２にことができる。」ことが記載されている。
　すなわち、フローティングゲートである「電荷保持膜１３２」ないし「電荷保持膜１４２」に「電子を注入する」ことで情報を記憶させるために、「基板」電位及びソース「領域１２０」の電位を「０ボルト」に設定した状態で、ドレイン「領域１１０」に「＋５ボルト」を印加し且つ「ゲート電極」に「＋２ボルト」を印加すること、が記載されている。
　
　　エ．さて、上記のように、引用例２には、「トンネル絶縁膜１４の膜厚を３ｎｍ程度」の薄さにして「低い電圧での情報の書き込みや消去を可能」としたことが記載されているが、当該「情報の書き込みや消去」のための「低い電圧」の具体的な値の記載は存在しない。
　一方、引用例３には、ドレイン「領域１１０」に「＋５ボルト」を印加し且つ「ゲート電極」に「＋２ボルト」を印加するという、低いプログラム電圧によって、フローティングゲートである「電荷保持膜１３２」ないし「電荷保持膜１４２」に「電子を注入」して情報を記憶させることは記載されているものの、「下部絶縁膜１３１」ないし「下部絶縁膜１４１」の膜厚は不明である。
　しかしながら、第２．４．（２）（２−３）ｃ．で摘記したように「コントロールゲート電極２２に情報を長時間保持できるようにするため」の「詳細なメカニズム」を「参照」するための文献として引用例２の段落【００１３】に提示された「特願平１０−３２２０３４号明細書」である以下に示す周知例１、及び、以下に示す周知例２〜３に記載されるように、不揮発性メモリのトンネル絶縁膜の膜厚を７０Å以下の薄さにすることで、当該不揮発性メモリのワード線を介してコントロールゲートに印加される電圧、ないしは、ビット線を介してドレイン領域に印加される電圧が、５ボルト以下の低い電圧であっても、当該不揮発性メモリのプログラムまたは消去を可能とすることは、周知技術にすぎない。
　
　　オ．ここで、プログラム動作ないし消去動作の電圧を抑えて省電力化を図ることは、引用発明も当然に有する技術課題であると認められる。
　したがって、引用発明の「トンネル酸化膜１０８」を、「１００Åの厚さ」にすることに代えて、７０Å以下の薄さにすることで、「ワードライン（Ｗ／Ｌ）」を介して「コントロールゲート１１４」に印加される電圧、ないしは、「ビットライン（Ｂ／Ｌ）」を介して「ドレイン領域１２２ａ」に印加される電圧が、５ボルト以下の低い電圧であっても、プログラム動作ないし消去動作を可能とさせることは、周知技術を参酌すれば、引用例１、２及び３に接した当業者であれば、容易に想到し得たものと認められる。
　
　　カ．以上から、相違点１及び相違点２は、周知技術を参酌すれば、引用例１、２及び３に記載された発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　キ．周知例１：特開２０００−１５０６８０号公報（特願平１０−３２２０３４号の出願当初の明細書）
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例１には、「半導体記憶装置」（発明の名称）に関して、図１〜図７とともに、次の記載がある。
ａ．「【０００４】
【発明が解決しようとする課題】ＦＬトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。」
　
ｂ．「【０００８】
【発明の実施の形態】図１は、本発明の第１の実施例による半導体メモリ装置の１メモリセル部分の断面図を示す。
【０００９】ｐ−型シリコン基板１の表面層のチャネル領域４の両側に、ｎ型のソース領域２及びドレイン領域３が形成されている。ｐ−型シリコン基板の不純物濃度は、例えば５×１０１５ｃｍ−３である。チャネル長、すなわちソース領域２とドレイン領域３との間隔は、例えば１５０ｎｍである。
チャネル領域４の表面上に、ＳｉＯ
２
からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成されている。トンネル絶縁膜５の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである
　
ｃ．「【００１３】次に、図２を参照して、図１に示す第１の実施例による半導体メモリ装置の動作原理を説明する。
【００１４】図２（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４のバンド端が下方に曲がり、チャネル領域４の表面層が空乏化している。フローティングゲート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制帯の中に位置している。
【００１５】図２（Ｂ）は、書込時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。例えば、
コントロールゲート電極８に＋５Ｖの電圧を印加する。フローティングゲート電極６とチャネル領域４との間に約１．５Ｖ程度の電位差が発生する。この電位差により、チャネル領域４の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極６に注入される。
　
ｄ．「【００５４】特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線２１及びドレイン線２２に電圧０Ｖを印加し、対応するゲート線２０に電圧（＋Ｖwrite）を印加する。選択されないソース線２１及びドレイン線２２には、電圧（＋Ｖwrite）を印加し、選択されないゲート線２０には、電圧０Ｖを印加する。これらの電圧の印加は、ゲート線制御回路３０及びソース／ドレイン線制御回路３１により行われる。
【００５５】
選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Ｖ
write
が印加され、情報が書き込まれる
【００５６】情報を消去する場合には、ゲート線２０に電圧（−Ｖwrite）を印加する。
電圧（−Ｖ
write
）が印加されたゲート線２０に接続されているメモリセルにおいて、一括して情報の消去が行われる
　
　　サ．周知例２：特開平１１−２１４５４８号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例２には、「スタックトゲートメモリセルの構造とその製造方法」（発明の名称）に関して、図１〜図９とともに、次の記載がある。
ａ．「【００２５】図７において、
メモリセルCELL１１に対してロジック値“１”のプログラムを行う（すなわち電子をメモリセルCELL１１のフローティングゲート内に注入する）時、ビット線電圧発生器Ｖ
bit1
（すなわち、ドレイン制御電圧発生器Ｖ
ｄ
。以下、同じ）がマイナスの電力供給電圧源（−Ｖ
cc
）のレベルに設定される。ワード線電圧発生器Ｖ
word1
は、プラスの電力供給電圧源（＋Ｖ
cc
）のレベルに設定される
【００２６】
ビット線電圧発生器Ｖ
bit1
およびソース制御電圧発生器Ｖ
ｓ
を電力供給電圧源（−Ｖ
cc
）のレベルに設定変更すると、Ｎ
＋
ドレイン拡散領域２５５およびＮ
＋
ソース拡散領域２６５ならびにＰウェル拡散領域２１５の電圧レベルがマイナスの電力供給電圧源（−Ｖ
cc
）のレベルとなる
この電界の拡大がファウラー・ノルドハイムトンネル効果を引き起こし、電子ｅ
−
をトンネル酸化膜２２５を介してフローティングゲート２３０に移動させる
これらの電子ｅ
−
がフローティングゲート２３０内に閉じ込められる。このようにして、図５に示したメモリセルＭ
１
のしきい値電圧Ｖ
Ｔ
が変更される
　
ｂ．「【００３１】図８において、
フローティングゲートからのメモリセル消去または任意の電子の除去を説明すると、先ずスタックトゲートメモリセルを消去する時には、ワード線電源発生器Ｖ
word1
がマイナスの電力供給電圧源（−Ｖ
cc
）レベルに置かれる。ビット線電圧発生器Ｖ
bit1
およびソース制御電圧発生器Ｖ
s11
が電力供給電圧源（Ｖ
cc
）のレベルに置かれる
フローティングゲート２３０中に捕獲されていた任意の電子ｅ
−
を消去することができる
　
ｃ．「【００４３】上述の
薄いトンネル酸化膜２２５（約６０〜７０Å）は、５ＶのＶcc操作電圧において、その厚さが長時間（１ヶ月以上）のデータ保持を回避するのに十分なものとなる
　
ｄ．「【００４６】トンネル酸化膜の厚さが比較的厚い（約１００Å）時には、スタックトゲートメモリセルのプログラム時間が１０msecより大きくなる。しかし、
トンネル酸化膜の厚さが薄い（約６０〜７０Å）時には、スタックトゲートメモリセルのプログラム時間が１０nsecより小さくなる
　
　　シ．周知例３：特開２００２−１２４５８６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例３には、「半導体記憶装置および半導体記憶装置の読み出し回路、読み出し方法」（発明の名称）に関して、図１〜図８とともに、次の記載がある。
ａ．「【００１１】このような構成の揮発性メモリは、高速かつ低電圧でフローティングゲート305への信号の受け渡しが可能となる上、短チャネル効果の抑制や素子の微細化の観点から有利なものとなる。すなわち、記憶ノード(フローティングゲート)を制御ゲートの直下に配置した半導体メモリは、ＤＲＡＭよりもセル面積を小さくでき、また、
トンネル絶縁膜を３ｎｍ以下とすることにより、高速・低電圧で揮発性動作を実現することができる。ところが、上記のようにトンネル絶縁膜の膜厚を薄くすることにより揮発性メモリを構成した場合、電荷保持能力が著しく低下することとなる
【００１２】
本発明は上記事情に鑑みなされたものであって、トンネル絶縁膜の膜厚を３ｎｍ以下とすることにより高速・低電圧の揮発性動作等を実現しつつ、実用上充分な電荷保持能力を実現することを課題とする
　
ｂ．「【００２５】ここで、ソース領域102のゲート電極側端部およびゲート電極のソース領域102側端部の間の距離をｘ1、ドレイン領域103のゲート電極側端部およびゲート電極のドレイン領域103側端部の間の距離をｘ2としたときに、ｘ1およびｘ2は、いずれも、好ましくは１〜２０ｎｍ、より好ましくは２〜２０ｎｍとする。このようにすれば、ゲートリークによる保持電荷の流出を効果的に防止することができる。
【００２６】本実施形態に係る半導体記憶装置は、上記したように、
トンネル絶縁膜の膜厚を0.5〜３nmとするとともに、ソース領域およびドレイン領域がゲート電極直下の領域を含まないように形成されている。トンネル絶縁膜の膜厚を0.5〜3nmとしているため、フローティングゲートとの信号電荷の書き込み、読み出し及び消去を直接トンネリング現象を利用して行うことが可能となる
　
ｃ．「【００３８】ソース電圧＝ドレイン電圧＝半導体基板電圧＝
制御ゲート電圧(V
G
)
【００３９】
フローティングゲートへの信号電荷の書き込み
V
G
が大きくなり、Ｂ点の閾値電圧を越えるとB点が反転し、A点にも反転層が形成され、直接トンネリング過程により電子がフローティングゲート105内に注入される
【００４０】したがって、
フローティングゲートへの電子注入は主にA点で代表されるトンネル絶縁膜の薄い領域で起こる
　
ｄ．「【００４５】図3(a)は信号書き込み終了後の状態である。次に図3(b)に示すように、
制御ゲート107に負電圧を印加する。これによりフローティングゲート105の静電エネルギーが上昇するため、信号電荷はトンネル絶縁膜104を直接トンネリングし、半導体基板101に吸収され、消去動作が実現される
　
ｅ．「【００５０】実際、
フローティングゲートの膜厚が2nmのトンネル絶縁膜を有する半導体記憶装置作製を行った。その結果、電源電圧3Vで信号電荷の書き込み、読みだし、消去が問題なく行われ、信号保持時間は10秒を得た
　
（４−２）相違点３及び相違点４について
　　ア．引用発明は「ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層からなる、コントロールゲート１１４に用い」ているが、「ｎ＋型としてドーピングされたポリシリコン層」の上に「金属シリサイド層を「積層して」いるのは、前記「コントロールゲート１１４」が「連結されて形成される前記ワードライン（Ｗ／Ｌ）」を低抵抗化するためであることは、明らかである。
　しかしながら、このように、「前記ワードライン（Ｗ／Ｌ）」が低抵抗化されているといっても、「アルミニウムメタル層である金属層からなる前記ビットライン（Ｂ／Ｌ）」よりは抵抗が大きいことも、明らかである。
　
　　イ．一方、引用例１には、第２．４．（２）（２−１）ｂ．で摘記したように、段落【０００９】に「ソースラインの抵抗を低減するため、ワードライン（Ｗ／Ｌ）と平行なアクティブソース領域１１に複数のビットライン（Ｂ／Ｌ）ごとに一つのソースラインコンタクトが形成される。」と記載され、「ソースライン」も低抵抗化すべきものであることが記載されている。
　ここで、第２．４．（３）（３−１）キ．で指摘したように、引用発明において、「セルのソース領域」から見た電流経路としての「ソースライン」には、前記「セルのソース領域」から「ソースライン（ＣＳＬ）」に至るまでの電流経路である、「ワードライン方向」の「共通ソース領域」も含まれると認められる。よって、この「共通ソース領域」も低抵抗化の対象である。
　
　　ウ．さて、引用例１には、第２．４．（２）（２−１）ｇ．で摘記したように、「【００５６】次いで、前記コンタクトが形成された結果物の上部に金属層、例えばシリサイド層やポリサイド層又はアルミニウムメタル層を蒸着し、これをフォトリソグラフィー及びエッチング工程によりパタニングすることにより、ビットラインコンタクト１３０を通してセルのドレイン領域１２２ａに電気的に連結されるビットライン１３２を形成する。この際、ソースラインコンタクトを通してセルの共通ソース領域に電気的に連結されるソースライン（図示せず）がともに形成される。　その後、多層配線を要する場合には、金属コンタクト及び金属層の形成工程を追加した後、その結果物の上部に保護層（図示せず）を形成してＮＯＲ型のフラッシュメモリ装置を完成する。」と記載されている。
　したがって、引用発明の「シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン（Ｂ／Ｌ）」と「前記ビットライン（Ｂ／Ｌ）と平行に形成されるソースライン（ＣＳＬ）」を形成した後に、さらに、「金属コンタクト及び金属層」を形成して各「ライン」の上部に「多層配線」構造を形成することが、引用例１に記載されている。
　
　　エ．ここで、半導体記憶装置の技術分野において、拡散層からなる電流経路を低抵抗化するため、前記拡散層にコンタクトにより電気的に接続される金属層からなる、前記電流経路と電気的には一体と看做すことができる裏打ち配線を設けることは、また、金属シリサイド層により低抵抗化されたポリシリコン層からなる電流経路をさらに低抵抗化するため、コンタクトにより電気的に接続される金属層からなる、前記電流経路と電気的には一体と看做すことができる裏打ち配線を設けることは、きわめて周知な慣用手段にすぎない。
　要すれば、前記拡散層については、特開平１０−２４２４１８号公報の段落【０００７】、特開平１０−２５６５０５号公報の段落【０００７】、特開２００１−８５６３２号公報の段落【００２４】〜【００２６】を参照のこと。
　また、前記金属シリサイド層により低抵抗化されたポリシリコン層については、特開平５−２４３３９９号公報の段落【０００９】と段落【００１４】に「従来の技術」として、段落【００４５】と段落【００５６】に「第２の実施例」として記載されるとともに、以下のサ．ｆ．で示すように周知例４にも記載されている。
　
　　オ．そうすると、前記ア．イ．で指摘したように、「連結されて形成される前記ワードライン（Ｗ／Ｌ）」や「ソースライン」を低抵抗化しようとすることは引用例１に記載されているから、前記エ．で指摘したように、拡散層または金属シリサイド層により低抵抗化されたポリシリコン層からなる電流経路を低抵抗化するため、前記電流経路にコンタクトにより電気的に接続される金属層からなる裏打ち配線を設けることが半導体記憶装置の技術分野においてきわめて周知な慣用手段であることを勘案すれば、前記ウ．で指摘した、引用発明の「シリサイド層やポリサイド層又はアルミニウムメタル層である金属層からなる前記ビットライン（Ｂ／Ｌ）」と「前記ビットライン（Ｂ／Ｌ）と平行に形成されるソースライン（ＣＳＬ）」を形成した後に、さらに、「金属コンタクト及び金属層」を形成して各「ライン」の上部に「多層配線」構造を形成するという引用例１の記載に接した当業者であれば、引用発明の「ｎ＋不純物が拡散及び活性化されて形成され」る拡散層である「ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域」、及び、「ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」からなる「セルのコントロールゲート１１４」が「連結されて形成される前記ワードライン（Ｗ／Ｌ）」に、それぞれ、「金属コンタクト」を介して電気的に接続される「金属層」を上部に形成することは、当然に想起したものと認められる。
　
　　キ．このとき、引用発明の「ＮＯＲ型のフラッシュメモリ装置におけるメモリセルアレー」は上部に「金属層」からなる配線構造を有することとなる。
　そして、この「金属層」に「金属」配線をどのように配置するかは、配線上の制約や配線層の節約等を考慮して、当業者が適宜に設定することができたものと認められる。
　
　　ク．ところで、金属ビット線と、拡散領域で構成されるソースライン及び制御ゲートから構成されるワードラインのそれぞれの裏打ち配線である、金属ソース線及び金属ワード線とからなる多層配線構造を有する不揮発性メモリにおいて、互いに平行に形成される前記金属ワード線と前記金属ソース線とを、前記金属ビット線を設けた層とは異なる第二層に設けることは、以下のサ．ｅ．（周知例４）及びシ．ｈ．（周知例５）に示すように周知技術である。
　
　　ケ．以上から、引用発明において、「ｎ＋不純物が拡散及び活性化されて形成され」る拡散層である「ワードライン方向に隣接するセルのソース領域を連結させる共通ソース領域」に「金属コンタクト」を介して電気的に接続される「金属層」を形成すること、及び、これとともに、「ｎ＋型としてドーピングされたポリシリコン層と金属シリサイド層とを順次に積層して形成したポリサイド層」からなる「セルのコントロールゲート１１４」が「連結されて形成される前記ワードライン（Ｗ／Ｌ）」に「金属コンタクト」を介して電気的に接続される「金属層」を互いに平行に形成することで、前記各「金属層」を、「金属層からなる前記ビットライン（Ｂ／Ｌ）」を設けた層とは異なる第二層に設けることは、当業者が容易に想到し得たものと認められる。
　
　　コ．よって、相違点３及び相違点４は、慣用手段及び周知技術を参酌すれば、引用例１に記載された発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　サ．周知例４：特開２００３−１５２１２１号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例４には、「ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法」（発明の名称）に関して、図１〜図１２Ｃとともに、次の記載がある。
ａ．「【０００４】メモリセルアレーの製造においては、メモリセルの全アレーを横切って延びるセルエレメントを形成することも知られている。例えば、アレーが分離領域及び活性領域のインターレースされた列を有し、そして各活性領域に複数のメモリセルがある状態では、制御ゲート、ソース領域、ドレイン領域等のメモリセルエレメントを、メモリセルの全行又は列を横切って連続的に延びるように形成することができる。
ターゲット行／列の全メモリセルに対してこのようなエレメントに等しい電圧を確保するために、ストラップ領域を使用して、連続的に形成されたメモリセルエレメントの長さに沿って多数の電気的接続を設け、その影響を受ける行／列の全メモリセルに均一な電圧が印加されるようにしている
【０００５】図１は、既知のストラップ領域デザインを示す。ストラップ領域１は、メモリセルアレー２に並んで形成される。メモリセルアレー２は、活性領域３の列が、分離領域４の列とインターレースされたものを含む。
メモリセル対５の行は、ワードライン６及びソースライン７がメモリセルの行に沿って延びる状態で形成され、メモリセルの各対は、２つのワードライン６を有し、単一のソースライン７を共用している
ソース及びドレインという語は、交換可能である
ワードラインは、フローティングゲートメモリセルの制御ゲートに接続される
ワードライン及びソースラインは、ポリシリコン又はポリシリサイド又はサリサイド材料で形成される
従って、これらのラインをストラップするのに純粋な金属ラインが使用される
　
ｂ．「【００３７】薄い非等方性酸化物エッチングを行って、活性及び周辺領域１７／１３０において基板１０上の酸化物層１２及び１５２の露出部分を除去する。又、この酸化物エッチングは、ポリブロック１４４／５６／１４６／７２上に付着された酸化物層１４２／５８と、ポリブロック１５８上に付着された酸化物層１６２の部分も除去する。次いで、
金属付着ステップを実行して、活性、周辺及びストラップ領域の構造体に金属（例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン）が付着される
ポリブロック１４４（活性領域１７における）
の露出した上部に金属化ポリシリコン（ポリサイド）の導電層８２も形成する
【００３８】ＢＰＳＧ８４のような不活性化を使用して、構造体をカバーする。マスキングステップを実行して、
第２領域７８（活性領域１７における）及びポリブロック７２（ストラップ領域２４における）上にエッチング領域を画成する。ＢＰＳＧ８４は、エッチング領域において選択的にエッチングされ、理想的には第２領域７８及びポリブロック７２上にセンタリングされたコンタクト開口を形成する。これらコンタクト開口は、次いで、金属付着及び平坦化エッチングバックにより導体金属コンタクト８６及び１０２が充填される
活性領域１７の各々において、ビットライン８８が金属マスキングによりＢＰＳＧ８４上に追加されて、活性領域においてコンタクト８６を一緒に接続する
【００３９】
金属ソースラインストラップ１１２、及び一対の金属ワードラインストラップ１１４及び１１６が、好ましくは、ビットライン８８を形成するのに使用される同様の金属マスキングプロセスにより、メモリセルの各行の上に形成されてそれに平行に延びる
金属通路１１８は、ストラップジャンパー９０をワードラインストラップ１１６に接続する
金属ストラップ１１２／１１４／１１６、ジャンパー９０及び金属通路１１８は、酸化物のような適当な絶縁材料１２０によって取り巻かれる
　
ｃ．「【００４５】
メモリセルの各行に対する制御ゲート１４４は、メモリセルのその行にある全制御ゲート１４４を一緒に接続する単一ワードライン６９として連続的に形成される
ワードラインストラップ１１４／１１６の各々は、ワードライン６９の１つに平行に延び、それらの間にはストラップ領域２４において金属コンタクト１０２、金属ジャンパー９０及び金属通路１１８により間欠的な電気的接触が形成される
金属ワードラインストラップ１１４／１１６は、各ワードライン６９の全長に沿って均一な電圧が印加されるように確保する
【００４６】メモリセル対の各行に対するポリブロック５６（ソース領域５０の上に配置された）は、
メモリセル対のその行において全てのポリブロック５６（及びそれに接続されたソース領域５０）を一緒に接続する単一ソースライン５７として連続的に形成される
各ソースライン５７は、図７に示すように、ビットラインコンタクト８６と同様に、ＳＬストラップセル２９の中心付近に形成された電気的コンタクト１０４に終端される。金属ソースラインストラップ１１２は、金属通路１１８及び金属ストラップジャンパー９０を経てストラップセル２９におけるコンタクト１０４を一緒に接続する
金属ソースラインストラップ１１２は、各々ソースライン５７に平行に延び、ストラップセル２９におけるコンタクト１０４によりその下のソースライン５７に接触する
ワードラインストラップ１１４／１１６、ソースラインストラップ１１２及びビットライン８８は、全て、互いに干渉せず、しかも、適当な電圧ソースとストラップ領域との間を最小のスペース要求で接続するようにＢＰＳＧ内及びその上で三次元的に構成された（横方向間隔及びメモリセルアレー上の高さ）メタルコンジットである
　
ｄ．「形成」過程における「スプリットゲート型のフローティングメモリセルの不揮発性メモリアレー」の「断面図」（図面の簡単な説明）である図３Ｖには、平坦な「ＢＰＳＧ８４」上に「ビットライン８８」が形成され、「金属ストラップ１１２／１１４／１１６」は、前記「ビットライン８８」上において、「絶縁材料１２０」によって取り巻かれて、同じ高さ位置に形成されていることが図示されている。
　
ｅ．以上のａ〜ｄから、周知例４には、以下の技術が記載されている。
「ＢＰＳＧ８４上に金属マスキングプロセスにより形成されたビットライン８８と、前記ビットライン８８上において絶縁材料１２０によって取り巻かれて、金属マスキングプロセスにより同じ高さ位置で互いに平行に延びるように形成された金属ソースラインストラップ１１２及び一対の金属ワードラインストラップ１１４及び１１６とを備え、
　前記ビットライン８８は、導体金属コンタクト８６により活性領域１７における第２領域７８に接続され、
　前記金属ワードラインストラップ１１４及び１１６の各々は、メモリセルのその行にある全制御ゲート１４４を一緒に接続するワードライン６９の１つに平行に延び、金属コンタクト１０２、金属ジャンパー９０により前記１つのワードライン６９と電気的接触が形成されて、各ワードライン６９の全長に沿って均一な電圧の印加を確保し、
　前記金属ソースラインストラップ１１２は、メモリセル対のソース領域５０を一緒に接続するソースライン５７に平行に延び、コンタクト１０４によりその下の前記ソースライン５７に接触する、
フローティングゲートメモリセルの半導体アレー。」
　
　ここで、段落【０００４】の「ターゲット行／列の全メモリセルに対してこのようなエレメントに等しい電圧を確保するために、ストラップ領域を使用して、連続的に形成されたメモリセルエレメントの長さに沿って多数の電気的接続を設け、その影響を受ける行／列の全メモリセルに均一な電圧が印加されるようにしている。」という記載から、前記「金属ワードラインストラップ１１４及び１１６」は「全制御ゲート１４４を一緒に接続するワードライン６９」の裏打ち配線であり、前記「金属ソースラインストラップ１１２」は拡散層である「メモリセル対のソース領域５０」を「一緒に接続するソースライン５７」の裏打ち配線であると認められる。
　
ｆ．ところで、周知例４における、段落【０００５】の「ワードライン及びソースラインは、ポリシリコン又はポリシリサイド又はサリサイド材料で形成される。従って、これらのラインをストラップするのに純粋な金属ラインが使用される。」、段落【００３７】の「金属付着ステップを実行して、活性、周辺及びストラップ領域の構造体に金属（例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン）が付着される。」及び「ポリブロック１４４（活性領域１７における）……の露出した上部に金属化ポリシリコン（ポリサイド）の導電層８２も形成する。」、段落【００３９】の「金属ストラップ１１２／１１４／１１６」、段落【００４５】の「メモリセルの各行に対する制御ゲート１４４は、メモリセルのその行にある全制御ゲート１４４を一緒に接続する単一ワードライン６９として連続的に形成される。」という記載から、周知例４には、「ポリシリコン」からなる「ワードライン６９」の「上部」に「金属化ポリシリコン（ポリサイド）の導電層８２」を形成し、さらに、「これらのラインをストラップする」ために「活性、周辺及びストラップ領域の構造体に金属（例えば、タングステン、コバルト、チタン、ニッケル、白金又はモリブデン）」を「付着」させることも記載されている。
　
　　シ．周知例５：特開２００６−１９７３５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例５には、「ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法」（発明の名称）に関して、図１〜図１６とともに、次の記載がある。
ａ．「【００３１】
　具体的に、本発明の第１実施形態による不揮発性の半導体メモリ素子は、メモリセルアレイ領域９８及びストラップ領域２４から構成される。前記
メモリセルアレイ領域９８には、カラム方向に分離領域１６及び活性領域１７が形成されており
メモリセルアレイ領域９８では、ロー方向にワードライン６９及びソースライン５７が形成されており
　……（中略）……
【００３４】
　すなわち、本発明は、前記ストラップ領域２４で、前記ワードライン６９及びソースライン５７がメモリセルアレイ領域９８と同一に延びる。前記ストラップ領域２４上に形成された
電気的なコンタクト１０２、１０４を通じて、前記メモリセルアレイ領域９８の前記ワードライン６９及びソースライン５７に均一電圧が提供される
前記コンタクト１０２、１０４に均一電圧を提供する金属ライン（図示せず）は、ワードライン６９及びソースライン５７方向に沿って形成される
【００３５】
　結果的に、前記ストラップ領域２４は、前記メモリセルアレイ領域９８のワードライン６９と連結されるワードラインコンタクト１０２を含むワードラインストラップセル２８、及び前記メモリセルアレイ領域９８のソースライン５７と連結されるソースラインコンタクト１０４を含むソースラインストラップセル２９から構成される。」
　
ｂ．「【００４９】
  図８Ｆ及び図９Ｆに示すように、メモリセルアレイ領域の第１トレンチ２６内の第１酸化膜スペーサ４４の側壁に、第２酸化膜スペーサ５２を形成する。前記第２酸化膜スペーサ５２の形成時、前記半導体基板１０に形成された酸化膜は除去されて、第１トレンチ２６内の半導体基板１０が露出される。前記第２酸化膜スペーサ５２の形成時、前記ストラップ領域にも第２酸化膜スペーサ５２が形成される。前記
ソース領域５０は、前記第２酸化膜スペーサ５２の形成後に、不純物を注入して形成する
【００５０】
  図８Ｇ及び図９Ｇに示すように、
メモリセルアレイ領域及びストラップ領域上に、ソースライン用の第２導電層５４を形成する
【００５１】
  図８Ｈ及び図９Ｈに示すように、
前記第２導電層５４を、第１窒化膜パターン２２ａが露出されるまでＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実施して、メモリセルアレイ領域の第１トレンチ２６内に、第２導電層パターン（ソースライン）５６を形成する
　……（中略）……
【００５９】
　図８Ｍ及び図９Ｍに示すように、前記メモリセルアレイ領域及びストラップ領域の第３導電層６６の表面に第４酸化膜１４２を、第２導電層パターン５６の表面に第５酸化膜５９を熱酸化膜を利用して同時に形成する。次いで、前記第３導電層６６の一部表面上に形成された第２窒化膜１３４を除去する。次いで、第４酸化膜１４２、第５酸化膜５９、第１酸化膜スペーサ４４をマスクとして、前記第３導電層６６をエッチングして、
第３導電層パターン（ワードライン）１４４
　
ｃ．「【００６１】
　前記メモリセルアレイ領域に形成された一つのメモリセルは、ソース領域５０、ドレイン領域７８、その間に形成されたチャンネル領域９２を備える。さらに、前記メモリセルは、第１導電層パターン（フローティングゲート）１４ａ及び
第３導電層パターン（コントロールゲート）
【００６２】
　次に、前記メモリセルアレイ領域のドレイン領域７８、第２導電層パターン５６、第３導電層パターン１４４の表面に金属シリサイド８２を形成する。これと共に、ストラップ領域の第２導電層パターン５６、
第３導電層パターン１４４
第１パッシベーション層８４にビットラインコンタクト８６を形成し
ワードラインコンタクト１０２
【００６３】
　次に、
前記メモリセルアレイ領域には、前記ビットラインコンタクト８６と連結されるビットライン８８を形成する
前記ワードラインコンタクト１０２と連結されるストラップジャンパー９０を形成する
金属ビア１１８を通じて、前記ストラップジャンパー９０とワードラインストラップ（金属ライン）１１４とを連結する
　
ｄ．「【００７０】
「第３実施形態」
  図１２は、本発明の第３実施形態によるストラップ領域を有する不揮発性の半導体メモリ素子の平面図であり、図１３は、図１２のＸＩＩＩ−ＸＩＩＩによる断面図である。図１２において、図６と同一な参照番号は同一な部材を表し、図１３において、図９Ｎと同一な参照番号は同一な部材を表す。
【００７１】
  具体的に、本発明の第３実施形態による不揮発性の半導体メモリ素子は、ソースラインコンタクト１０４をストラップ領域２４の中央に形成した点を除いては、第１実施形態と同一である。ソースラインコンタクト１０４をストラップ領域２４の中央に形成すれば、ストラップ領域の面積を減少できる。図１３の断面図に示すように、
ソースラインコンタクト１０４は、金属ジャンパー９０、金属ビア１１８を利用してソースラインストラップ１１２と連結される
　
ｅ．「不揮発性の半導体メモリ素子の製造方法を説明するための断面図」（図面の簡単な説明）である図８Ｎには、平坦な「第１パッシベーション層８４」上に「ビットライン８８」が形成され、「ソースラインストラップ１１２」及び「ワードラインストラップ（金属ライン）１１４」は、前記「ビットライン８８」上において、「第２パッシベーション層１２０」によって取り巻かれて、同じ高さ位置に形成されていることが図示されている。
　また、同図には、「ビットラインコンタクト８６」は「ドレイン領域７８」に連結され、「第２導電層パターン（ソースライン）５６」は「ソース領域５０」に連結されることが図示されている。
　
ｆ．「不揮発性の半導体メモリ素子の製造方法を説明するための断面図」（図面の簡単な説明）である図９Ｎには、「第３導電層パターン１４４」は、「ワードラインコンタクト１０２」、「ストラップジャンパー９０」及び「金属ビア１１８」を介して、「ワードラインストラップ（金属ライン）１１４」に連結されていることが図示されている。
　
ｇ．それぞれ「断面図」（図面の簡単な説明）である図１３及び図１５には、「第２導電層パターン（ソースライン）５６」は、「ソースラインコンタクト１０４」、「ストラップジャンパー９０」及び「金属ビア１１８」を介して、「ソースラインストラップ１１２」に連結されていることが図示されている。
　
ｈ．以上のａ〜ｇから、周知例５には、以下の技術が記載されている。
「メモリセルアレイ領域の第１パッシベーション層８４上に形成されたビットライン８８と、前記ビットライン８８上において第２パッシベーション層１２０によって取り巻かれて、同じ高さ位置に形成されたソースラインストラップ１１２及びワードラインストラップ（金属ライン）１１４とを備え、
　前記ビットライン８８は、前記第１パッシベーション層８４に形成したビットラインコンタクト８６により、ドレイン領域７８に連結され、
　前記ワードラインストラップ（金属ライン）１１４は、ワードラインコンタクト１０２を介して、ワードラインである第３導電層パターン（コントロールゲート）１４４に連結され、
　前記ソースラインストラップ１１２は、ソースラインコンタクト１０４を介して、第２導電層パターン（ソースライン）５６と連結され、
　メモリセルアレイ領域９８では、ロー方向に前記ワードラインである第３導電層パターン（コントロールゲート）１４４及び前記第２導電層パターン（ソースライン）５６が形成されており、
　前記ワードラインコンタクト１０２を通じて前記メモリセルアレイ領域９８の前記ワードラインである第３導電層パターン（コントロールゲート）１４４に均一電圧を提供する金属ラインである前記ワードラインストラップ（金属ライン）１１４は、前記ワードライン方向に沿って形成され、
　前記ソースラインコンタクト１０４を通じて前記メモリセルアレイ領域９８の前記第２導電層パターン（ソースライン）５６に均一電圧を提供する金属ラインである前記ソースラインストラップ１１２は、前記ソースライン方向に沿って形成される、
不揮発性の半導体メモリ素子。」
　
　ここで、前記「ワードラインストラップ（金属ライン）１１４」は「ワードラインである第３導電層パターン（コントロールゲート）１４４」の裏打ち配線であり、前記「金属ラインである前記ソースラインストラップ１１２」は「第２導電層パターン（ソースライン）５６」の裏打ち配線であると認められる。
　また、前記「ワードラインストラップ（金属ライン）１１４」と前記「金属ラインである前記ソースラインストラップ１１２」は、ともに「ロー方向」に「形成され」た「前記ワードラインである第３導電層パターン（コントロールゲート）１４４」と「前記第２導電層パターン（ソースライン）５６」の「沿って形成される」から、互いに平行に形成されているものと認められる。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、引用発明において、上記相違点１〜４に係る構成とすることは、慣用手段及び周知技術を勘案すれば、引用例１、２及び３に記載された発明から、当業者が容易に想到できたものである。
　したがって、補正発明は、引用例１、２及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２５年１１月１日に提出された手続補正書による手続補正）は却下されたので、本願の請求項１〜１７に係る発明は、平成２４年１０月２３日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その請求項１〜１７に記載されたとおりのものであり、そのうち、請求項１４に係る発明（以下「本願発明」という。）は、次のとおりである。
　
「矩形形状を含む活性領域と、
　基板上における酸化物層であって、ゲート酸化物として使用されて前記半導体をプログラム又はリセットする電圧を５ボルト以下とする、酸化物層と、
　前記活性領域の長手部分に対してほぼ垂直であり、ほぼ矩形状領域であるフローティングゲートを備える第１のポリシリコン層と、
　コントロールゲートを備える第２のポリシリコン層と、
　前記活性領域の第１のｎ拡散領域に電気的に接続される、前記フローティングゲートに対してほぼ垂直であるビット線を備える第１の金属層と、
　前記コントロールゲートに電気的に接続されるワード線と、前記活性領域の第２のｎ拡散領域に電気的に接続されるソース線とを備える第２の金属層と、
を備えるメモリデバイス。」
　
２．各引用例の記載事項と引用発明
　引用例１〜引用例３の記載事項については、第２．４．（２）の（２−１）、（２−３）及び（２−４）において摘記したとおりである。
　そして、引用発明については、第２．４．（２）（２−２）において認定したとおりである。
　
３．対比・判断
　第２．３．（５）で検討したように、本件補正後の請求項１３に係る発明（すなわち、補正発明）は、本件補正前の請求項１４に係る発明（すなわち、本願発明）における「メモリデバイス」が「半導体メモリデバイス」であることを限定し、本願発明における「ゲート酸化物」が「薄いゲート酸化物」であることを限定するとともに、さらに、補正発明においては、前記「薄いゲート酸化物」の「厚みが７５オングストローム未満である」ことを限定したものである。
　逆に言えば、本願発明は、補正発明から、上記の各限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．４．において検討したとおり、引用例１、２及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１、２及び３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１、２及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。