【事件の表示】
　平成　４年特許願第　３０６７７号「半導体記憶装置」拒絶査定に対する審判事件［平成　５年　３月１２日出願公開、特開平　５−　６２４６１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年２月１８日（優先権主張平成３年４月９日）に出願されたものであって、その発明の要旨は、平成１２年１２月２０日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりのものにあると認められ、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりである。
「【請求項１】　第１の方向に沿って整列して配置され、各々が前記第１の方向と垂直な第２の方向に沿って延在する行および前記第１の方向に沿って延在する列のマトリックス状に配列される複数のメモリセルと、前記列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、前記行それぞれに対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線とを含む複数のサブアレイを有するメモリアレイと、
　前記複数のサブアレイに対応して設けられ、各々が対応のサブアレイのメモリセルのデータの検知および増幅を行なう複数のセンスアンプ群とを備え、各前記センスアンプ群は、前記第２の方向に沿って配置され、かつ各々が対応のサブアレイ内の列上のメモリセルのデータの検知および増幅を行なう複数のセンスアンプを有し、かつ前記複数のセンスアンプ群それぞれにおいて、前記複数のセンスアンプは、前記複数のセンスアンプに共通に設けられかつ前記第２の方向に沿って延在するセンスアンプ駆動線により相互接続され、さらに
　前記複数のセンスアンプ群に対応して設けられ、かつ対応のセンスアンプ群に隣接して各サブアレイの側部に前記第２の方向に延在して配置される複数の第１の配線部と、前記メモリアレイを縦断するように前記第１の方向に沿って延在して配置され、前記第１の配線部との交差部で前記第１の配線部と接続される第２の配線部を含む、前記センスアンプ群のセンスアンプの活性化のために必要な電圧を常時伝達する電源線と、
　前記複数のセンスアンプ群に対応して設けられ、前記電源線上の電圧を受けて対応のセンスアンプ群を駆動する複数の駆動手段とを備え、前記複数の駆動手段の各々は、対応のセンスアンプ群に対応して配置された前記センスアンプ駆動線と対応の第１の配線部との間に互いに並列に接続される複数の駆動トランジスタを含み、かつ各前記駆動手段の複数の駆動トランジスタは、対応のセンスアンプ駆動線に沿って分散して配置される、半導体記憶装置。」
２．当審の拒絶理由
　当審において、平成１２年１０月１８日付けで通知した拒絶の理由の概要は、本願発明は、本願の優先権主張の日前に国内において頒布された「特開平２−１７７３６０号公報」（以下「引用例１」という。）、及び「特開平２−３１４６号公報」（以下「引用例２」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。　
３．引用例
（１）引用例１
　特開平２−１７７３６０号公報には、次の事項が記載されている。　　
（イ）「複数グループに分けられたメモリセルと、該メモリセルの複数グループのそれぞれに接続可能な複数のセンスアンプと、該複数のセンスアンプに電流を供給する共通ドライブ信号線と、を含む半導体メモリにおいて、上記共通ドライブ信号線に複数の駆動トランジスタを並列に接続し、該駆動トランジスタを電源配線に接続したことを特徴とする半導体メモリ。」（第１頁下左欄第５〜１２行目、特許請求の範囲）
（ロ）「［発明が解決しようとする問題点］
　上述した従来のダイナミックＲＡＭは、大容量化にともない、１本のワード線に接続されるセルの数が増加し、ドライバーからセンスアンプアレイの遠端までの抵抗が無視できなくなる。この状態でセンスアンプを駆動すると、ドライバー配線に大電流が流れるため、センスアンプの駆動端子の電位がセンスアンプアレイの両端で大きく異なるため、ドライバー近端のセンスアンプでは、センス速度の増加によって、センス感度が劣化し、ドライバ遠端のセンスアンプでは、センス速度が低下して、全体のアクセスを遅らせてしまう。このため、すべてのセンスアンプに対する最適な設計が困難であった。」（引用例１の第２頁上左欄第６〜１９行目）、
（ハ）「［発明の従来技術に対する相違点］
　上述した従来のダイナミックＲＡＭに対して、本発明は、電源及びＧＮＤから複数のドライバーを介してセンスアンプを駆動し、その駆動配線をセルアレイの上に配置している。」（引用例１の第２頁上右欄第１２〜１６行目）、
（ニ）「第１図（ａ）は本発明の第１実施例の回路図である。また第１図（ｂ）は本発明で用いたセンスアンプの回路図である。各センスアンプＳ１〜ＳｎのＰチャネルトランジスタ側の端子は互いに接続され、メモリセル上を通る配線Ｌ１〜Ｌｋを介してメモリセルアレイの反対側にある複数のＰチャネルドライバーＰ１〜Ｐｋに接続されている。各センスアンプＳ１〜ＳｎのＮチャネルトランジスタ側の端子も同様に配線Ｎ１〜Ｎｋを介してメモリセルアレイの反対側にある複数のＮチャネルドライバーＮ１〜Ｎｋに接続されている。
　ビット線にセル内の信号が現れた後センス信号φＳＥが高レベル、φ／ＳＥが低レベルになり、各ドライバーが動作状態にはいる。この時センスドライバーが動作状態にはいる。このときセンスアンプＳ１〜Ｓｎへの電流は配線Ｌ１〜Ｌｋ及びＭ１〜Ｍｋを通して供給されるため、各配線間隔を十分小さくすれば、センスアンプＳ１〜Ｓｎの両端子の電位はＳ１〜Ｓｎのセンスアンプで殆ど等電位となり、センス速度の差はほとんどなくなる。
　第２図は本発明の第２実施例の回路図である。
　Ｓ１〜Ｓｎは第１図（ｂ）に示したセンスアンプである。ビット線が多分割されているダイナミックＲＡＭで２つのメモリセルアレイにはさまれたセンスアンプアレイにおいて、互いに接続されたＰチャネルトランジスタ側の端子と互いに接続されたＮチャネルトランジスタ側の端子にはそれぞれ複数のＰチャネルドライバーＰ１〜ＰｋとＮチャネルドライバーＮ１〜Ｎｋが接続されている。複数の電源回路及びＧＮＤ配線は複数のセルアレイ上をビット線に沿った方向に通過しており、これらの配線がそれぞれＰチャネルドライバーＰ１〜Ｐｋ、ＮチャンネルドライバーＮ１〜Ｎｋと接続されている。」（引用例１の第２頁下左欄第１７行目〜第３頁上左欄第１１行目）と記載され、
（ホ）第１図（ａ）には第１の実施例の回路図が、第２図には第２実施例の回路図が記載されている。
この記載によると、引用例１には、
「複数グループに分けられたメモリセルと、該メモリセルの複数のグループのそれぞれに接続可能な複数のセンスアンプと、該複数のセンスアンプのＰチャネルトランジスタ側の端子を互いに接続した共通ドライブ信号線と、該複数のセンスアンプのＮチャネルトランジスタ側の端子を互いに接続した共通ドライブ信号線と、を含む半導体メモリにおいて、上記共通ドライブ信号線に複数の駆動トランジスタを並列に接続し、該駆動トランジスタを電源配線、ＧＮＤ配線に接続したことを特徴とする半導体メモリ。」が記載されている。
（２）引用例２
また、同じく特開平２−３１４６号公報には、
「第１図は一実施例のＤＲＡＭの要部構成を示す。図において１はＤＲＡＭセル（またはダミーセル）である。・・・（中略）・・・。３はこの様なＤＲＡＭセルが半導体基板上にマトリックス配置されたメモリセルアレイである。メモリセルアレイに対して各メモリセルアレイと情報電荷の授受を行う複数対のビット線ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１・・・）およびメモリセル１を選択駆動するための複数本のワード線ＷＬ（ＷＬ０，ＷＬ１・・・）が配設されている。各ビット線ＢＬ、／ＢＬにはメモリセル１から読み出された情報を増幅するためのビット線センスアンプ２が設けられている。このビット線センスアンプ２は、・・・（中略）・・・、従来とは異なって、ｐチャネル側の駆動用電源線φＳＡＰと二個のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２のソースとの間に、ｐチャネルＭＯＳトランジスタＱ２５からなるトランスファーゲーイトをも受ける。同様にｎチャネル側の駆動用電源線φＳＡＮと二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４のソースとの間にｎチャネルＭＯＳトランジスタＱ２６からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は、これらのトランスファーゲートＱ２５，Ｑ２６のゲートに入力されたビット線センスアンプ選択クロックφＳＳＰ、φＳＳＮにより行われる。」（引用例２の第３頁上左欄第１行目〜同頁上右欄第１２行目）（尚、アッパラインは、／○○で表す）、
「第２図は、半導体基板上に第１図で示したＤＲＡＭ要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ３（３１、３２、・・・）とセンスアンプ４（４１、４２、・・・）が図のように配置されている。・・・（中略）・・・。各センスアンプ部にはセンスアンプ部によって異なったビット線センスアンプ選択クロックφＳＳＰ（φＳＳＰ１、φＳＳＰ２・・・）、φＳＳＮ（φＳＳＮ１、φＳＳＮ２・・・）が配置されている。各センスアンプ部に配設されたセンスアンプ駆動用電源線φＳＡＰ、φＳＡＮは活性化されるセンスアンプ部と非活性のセンスアンプ部で最小隅一箇所以上お互いに接続されている。この実施例では、セルアレイの外部で共通接続配線６１〜６６および７１〜７６により、セルアレイ内部で共通接続配線６７〜６９および７７〜７９により、共通接続されている。」（引用例２の第３頁上右欄第１９行目〜同頁下右欄第２行目）、
「第２図において、５（５１，５２・・・）はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。」（引用例２の第３頁下右欄第１６〜１８行目）と記載され、第１図には一実施例のＤＲＡＭの要部構成が、第２図には半導体基板上に第１図に示したＤＲＡＭの要部を複数個配置したＤＲＡＭ構成が示されている。
　これらの記載から、引用例２には次のことが記載されている。
「複数のセンスアンプ２に対応して設けられ、かつメモリセルアレイ３の側部にワード線と平行な方向へ延在して配置された、センスアンプ駆動用電源線φＳＡＰ、φＳＡＮと、
　センスアンプ駆動用電源線φＳＡＰ、φＳＡＮとセンスアンプ２との間に接続されたトランスファーゲートＱ２５，Ｑ２６と、
  選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化を行うための、これらのトランスファーゲートＱ２５，Ｑ２６のゲートに入力されるビット線センスアンプ選択クロックφＳＳＰ、φＳＳＮと、
　各センスアンプ部に配設されたセンスアンプ駆動用電源線φＳＡＰ、φＳＡＮを、セルアレイの外部で共通接続する共通接続配線６１〜６６および７１〜７６と、セルアレイ内部で共通接続する共通接続配線６７〜６９および７７〜７９と、
　共通接続配線に接続される、センスアンプ駆動用電源クロックの発生およびイコライズ回路５（５１，５２・・・）と、
　が設けられた半導体記憶装置。」
４．対比
　そこで、本願発明と、引用例１の発明とを対比すると、ここで、第１の方向は、列方向またはビット線と平行な方向であり、第２の方向は、行方向またはワード線と平行な方向であり、また、引用例１の「共通ドライバ信号線」、「半導体メモリ」は、本願発明の「センスアンプ駆動線」、「半導体記憶装置」に相当するから、両者は
「複数のメモリセルを有するメモリアレイと、
　第２の方向に沿って配置され、かつアレイ内の列上のメモリセルのデータの検知および増幅を行なう複数のセンスアンプを有し、かつ前記複数のセンスアンプは、前記複数のセンスアンプに共通に設けられかつ前記第２の方向に沿って延在するセンスアンプ駆動線により相互接続され、さらに
　前記センスアンプの活性化のために必要な電圧を伝達する電源線と、
　前記電源線上の電圧を受けてセンスアンプを駆動する駆動手段とを備え、前記駆動手段は、前記センスアンプ駆動線と電源との間に互いに並列に接続される複数の駆動トランジスタを含み、かつ各前記駆動手段の複数の駆動トランジスタは、センスアンプ駆動線に沿って分散して配置される、半導体記憶装置。」
で一致し、次の点で相違する。
（相違点）
（１）相違点１
　メモリアレイが、本願発明では、第１の方向に沿って整列して配置され、各々が前記第１の方向と垂直な第２の方向に沿って延在する行および前記第１の方向に沿って延在する列のマトリックス状に配列される複数のメモリセルと、前記列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、前記行それぞれに対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線とを含む複数のサブアレイを有するメモリアレイであるのに対して、引用例１の発明では、複数のメモリセルアレイを有していると記載されるだけで詳細には記載されていない点。
（２）相違点２
　センスアンプ群について、本願発明は、複数のサブアレイに対応して設けられ、各々が対応のサブアレイのメモリセルのデータの検知および増幅を行なう複数のセンスアンプ群とを備え、各前記センスアンプ群は、第２の方向に沿って配置され、かつ各々が対応のサブアレイ内の列上のメモリセルのデータの検知および増幅を行なう複数のセンスアンプを有し、かつ前記複数のセンスアンプ群のそれぞれにおいて、前記複数のセンスアンプは、前記複数のセンスアンプに共通に設けられかつ前記第２の方向に沿って延在するセンスアンプ駆動線により相互接続されているのに対して、引用例１の発明は、そのようなセンスアンプ群については明記されておらず、引用例１の第２図には、２つのメモリセルアレイにはさまれた複数のセンスアンプＳ１〜Ｓｎからなるセンスアンプアレイが示されているだけである点。
（３）相違点３
　電源線が、本願発明では、複数のセンスアンプ群に対応して設けられ、かつ対応のセンスアンプ群に隣接して各サブアレイの側部に前記第２の方向に延在して配置される複数の第１の配線部と、前記メモリアレイを縦断するように前記第１の方向に沿って延在して配置され、前記第１の配線部との交差部で前記第１の配線部と接続される第２の配線部を含む、前記センスアンプ群のセンスアンプの活性化のために必要な電圧を常時伝達す電源線であるのに対して、引用例１の発明では、行方向に延在した配線部と、列方向に延在した配線部とを持ち交差部で接続され電源配線と、同様に配線されたＧＮＤ配線とが記載されており、本願発明のように配線はされていない点。
（４）相違点４
　駆動手段が、本願発明では、複数の駆動手段が、複数のセンスアンプ群に対応して設けられ、対応のセンスアンプ群に対応して配置された前記センスアンプ駆動線と対応の第１の配線部との間に互いに並列に接続される複数の駆動トランジスタを含み、かつ各前記駆動手段の複数の駆動トランジスタは、対応のセンスアンプ駆動線に沿って分散して配置されるているのに対して、引用例１では、複数の駆動トランジスタは有するものの、センスアンプ群としては１つであるので、複数のセンスアンプ群に対応する複数の駆動手段は設けられていない点と、複数の駆動トランジスタは、電源またはＧＮＤに対しては並列に接続され、共通ドライブ信号線に沿って分散して配置されているが、駆動トランジスタには、共通ドライブ信号線と列方向に延在した電源配線と、ＧＮＤ配線とが接続されている点。
５．当審の判断　
　上記相違点について検討すると、
（１）相違点１について
　メモリにおいて、メモリアレイが複数のサブアレイを有し、複数のサブアレイに対してそれぞれセンスアンプ群を設けることは周知例を示すまでもなく周知慣用のことであるから、引用例１の発明を、本願発明のような、第１の方向に沿って整列して配置され、各々が前記第１の方向と垂直な第２の方向に沿って延在する行および前記第１の方向に沿って延在する列のマトリックス状に配列される複数のメモリセルと、前記列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、前記行それぞれに対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線とを含む複数のサブアレイを有するメモリアレイに用いることは当業者が容易に考えられることである。
（２）相違点２について
　上記で述べたように、メモリにおいて、メモリアレイが複数のサブアレイを有し、複数のサブアレイに対してそれぞれセンスアンプ群を設けることは周知慣用のことであるから、引用例１の複数のセンスアンプを、複数のサブアレイを有するメモリアレイにおいて、サブアレイに対応して、設けられたセンスアンプ群とすることは当業者が容易に考えられることである。
（３）相違点３について
　引用例２に示されるように、メモリセルアレイに沿って設けられた複数のセンスアンプを活性化するために必要な電圧の伝送を、交差部で接続される、複数のセンスアンプに対応して設け、かつメモリセルアレイの側部にワード線と平行な方向へ延在して配置したセンスアンプ駆動用電源線と、メモリセルアレイを縦断するように、ビット線と平行な方向に沿って延在して配置した共通接続配線と、により行うことは公知であるから、引用例１の、複数のセンスアンプのＰチャネルトランジスタ側の端子を互いに接続した共通ドライブ信号線と、該複数のセンスアンプのＮチャネルトランジスタ側の端子を互いに接続した共通ドライブ信号線とに駆動トランジスタを介して接続され、複数のセンスアンプを活性化するのに必要な電圧を伝送するための電源配線と、ＧＮＤ配線との配置を、引用例２に示されるセンスアンプ駆動用電源線と共通接続配線との配置とすること、すなわち、本願発明のようにすることは当業者にとつて設計事項である。
（４）相違点４について
　上述のように、サブアレイに対してそれぞれセンスアンプ群を設けることは周知慣用のことであるから、複数のサブアレイに対してそれぞれセンスアンプ群を設ければ、駆動手段も複数になることは当然のことである。また、駆動トランジスタの接続についても、上記（３）でも述べたように、引用例１の電源配線、ＧＮＤ配線をメモリセルアレイの側部にワード線の延在方向に延在して配置することは当業者にとつて設計事項であるから、そのように配置した場合に、引用例１の駆動トランジスタの配置は本願発明の駆動トランジスタの配置となることは当業者が容易に推考することができることである。
　
６．むすび
　従って、本願請求項１に係る発明は、当審で通知した上記拒絶の理由に引用した引用例１、２に記載された発明に基づいて当業者が容易に発明することができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。