(57)【要約】 【課題】半導体チップの面積増大を抑制できる半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、複数の第１膜と複数の第２膜とを含む積層体の上に、第１レジストと、第１レジストの側面のうちの一部に対向する第２レジストと、を形成する。また、第１レジストと第２レジストとの間におけるスリットに第３膜を形成する。また、第１レジストと、第２レジストと、第３膜とをマスクとして積層体をその上面からエッチングする。また、第１レジストの側面のうちの一部を除く露出部分と、第２レジストとをエッチングする。また、第１レジストおよび第３膜をマスクとして積層体を上面から再びエッチングする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の第１膜と複数の第２膜とを含む積層体の上に、第１レジストと、前記第１レジストの側面のうちの一部に対向する第２レジストと、を形成し、
前記第１レジストと前記第２レジストとの間におけるスリットに第３膜を形成し、
前記第１レジストと、前記第２レジストと、前記第３膜とをマスクとして前記積層体をその上面からエッチングし、
前記第１レジストの前記側面のうちの前記一部を除く露出部分と、前記第２レジストとをエッチングし、
前記第１レジストおよび前記第３膜をマスクとして前記積層体を前記上面から再びエッチングする、半導体装置の製造方法。
【請求項２】
前記第１レジストの前記露出部分をエッチングするスリミングと、前記積層体のエッチングと、を交互に繰り返す、請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン酸化物または金属酸化物を用いて前記第３膜を形成する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化物または前記金属酸化物を前記スリットに塗布することによって、前記第３膜を形成する、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記積層体の前記上面に、シリコン窒化物またはポリシリコンを用いて第４膜を形成し、前記第４膜の上に、前記第１レジストと、前記第２レジストと、前記第３膜とを形成する、請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１レジストを、平面視で４つの側面を有する矩形状に形成し、
前記第２レジストを、前記４つの側面のうちの３つの側面に対向するＵ字形状に形成する、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
シリコン酸化物を用いて前記第１膜を形成し、シリコン窒化物を用いて前記第２膜を形成する、請求項１から６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の一例として、積層型メモリが知られている。積層型メモリでは、積層された電極層のそれぞれに対応するコンタクトホールを形成するために、電極層が階段状に形成されている。
【０００３】
階段状の電極層は、例えば、レジストのスリミング技術とエッチング技術との組み合わせによって形成できる。しかし、単にこれらの技術を組み合わせただけでは、不要な階段領域が形成され、この不要な階段領域がメモリチップの面積を増大させるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４２２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体チップの面積増大を抑制できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態に係る半導体装置の製造方法は、複数の第１膜と複数の第２膜とを含む積層体の上に、第１レジストと、第１レジストの側面のうちの一部に対向する第２レジストと、を形成する。また、第１レジストと第２レジストとの間におけるスリットに第３膜を形成する。また、第１レジストと、第２レジストと、第３膜とをマスクとして積層体をその上面からエッチングする。また、第１レジストの側面のうちの一部を除く露出部分と、第２レジストとをエッチングする。また、第１レジストおよび第３膜をマスクとして積層体を上面から再びエッチングする。
【図面の簡単な説明】
【０００７】
【図１】（Ａ）は、レジスト形成工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ１−Ｘ１に沿った断面図である。
【図２】（Ａ）は、第３膜の塗布工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ２−Ｘ２に沿った断面図である。
【図３】（Ａ）は、第３膜のエッチング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ３−Ｘ３に沿った断面図である。
【図４】（Ａ）は、積層体のエッチング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ４−Ｘ４に沿った断面図である。
【図５】（Ａ）は、レジストのスリミング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ５−Ｘ５に沿った断面図である。
【図６】（Ａ）は、積層体の２回目のエッチング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ６−Ｘ６に沿った断面図である。
【図７】（Ａ）は、レジストの２回目のスリミング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ７−Ｘ７に沿った断面図である。
【図８】（Ａ）は、積層体の３回目のエッチング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ８−Ｘ８に沿った断面図である。
【図９】コンタクトホールの形成工程を示す断面図である。
【図１０】（Ａ）は、変形例の製造工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ１０−Ｘ１０に沿った断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、積層構造を有する不揮発性メモリチップの製造方法を説明する。しかし、本実施形態は、本発明を限定するものではない。
【０００９】
図１（Ａ）は、レジスト形成工程を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す切断線Ｘ１−Ｘ１に沿った断面図である。このレジスト形成工程では、第１レジスト３１および第２レジスト３２が、積層体２０の上面に形成される。ここで、積層体２０について説明する。
【００１０】
積層体２０は、基板１０の上に形成されている。基板１０には、種々の配線および素子（いずれも不図示）が形成されている。また、積層体２０は、複数の第１膜２１と、複数の第２膜２２とを有する。第１膜２１は、例えばシリコン酸化物（ＳｉＯ２）を用いて形成される。第２膜２２は、例えばシリコン窒化物（ＳｉＮ）を用いて形成される。第１膜２１および第２膜２２は、例えばＣＶＤ（Chemical Vapor Deposition）技術を用いて交互に積層されている。
【００１１】
以上説明した積層体２０に続いて、第１レジスト３１および第２レジスト３２について説明する。第１レジスト３１および第２レジスト３２は、リソグラフィー技術を用いて、積層体２０の上面に形成される。第１レジスト３１は、平面視で４つの側面３１ａ〜３１ｄを有する矩形状に形成されている。また、第２レジスト３２は、第１レジスト３１の３つの側面３１ａ〜３１ｃに対向するＵ字形状に形成されている。
【００１２】
第２レジスト３２は、第１レジスト３１の４つの側面３１ａ〜３１ｄのうち、最低で１つの側面、最大で３つの側面に対向していればよい。
【００１３】
上述したレジスト形成工程に続いて、第３膜の形成工程が実施される。以下、図２を参照して、第３膜４０の塗布工程について説明する。
【００１４】
図２（Ａ）は、第３膜４０の塗布工程を示す平面図であり、図２（Ｂ）は、図２（Ａ）に示す切断線Ｘ２−Ｘ２に沿った断面図である。この塗布工程では、シリコン酸化物が、例えばスピンコート技術を用いて塗布される。
【００１５】
具体的には、シリコン酸化物は、第１レジスト３１と、第２レジスト３２と、スリット３３と、積層体２０の上面と、を全体的に覆うように塗布される。スリット３３は、第１レジスト３１と第２レジスト３２との間における間隙である
【００１６】
第３膜４０は、ＣＶＤ技術を用いて形成することもできる。この場合、最上層の第１膜２１に対して第３膜４０を選択的にエッチングするために、第３膜４０の成膜温度は、第１膜２１の成膜温度よりも低いことが望ましい。
【００１７】
また、第３膜４０には、シリコン酸化物の他に、酸素プラズマに耐性があり、かつウェットエッチングによって除去できる金属酸化物を用いてもよい。例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）などを、この第３膜４０に用いることができる。
【００１８】
上述した塗布工程の次に、第３膜４０のエッチング工程が実施される。以下、図３を参照して、第３膜４０のエッチング工程について説明する。
【００１９】
図３（Ａ）は、第３膜４０のエッチング工程を示す平面図であり、図３（Ｂ）は、図３（Ａ）に示す切断線Ｘ３−Ｘ３に沿った断面図である。このエッチング工程では、スリット３３以外の箇所に塗布された第３膜４０が、ウェットエッチングにて除去される。
【００２０】
本実施形態では、第１膜２１はＣＶＤ技術によって形成され、第３膜４０は、塗布によって形成されている。すなわち、第１膜２１の成膜方法は第３膜４０の成膜方法と異なっている。そのため、第３膜４０は、第１膜２１に対して選択的にエッチングすることができる。また、第１膜２１および第３膜４０をＣＶＤ技術によって成膜する場合には、成膜温度を変えることによって、第１膜２１に対して第３膜４０を選択的にエッチングすることができる。
【００２１】
上述した第３膜４０のエッチング工程によって、積層体２０には、第１領域２０ａと、第２領域２０ｂとが形成される。第１領域２０ａは、第１レジスト３１と、第２レジスト３２と、第３膜４０とで覆われた領域である。第２領域２０ｂは、第１領域２０ａの周囲に設けられた露出領域である。
【００２２】
次に、積層体２０のエッチング工程が実施される。以下、図４を参照して、積層体２０のエッチング工程について説明する。
【００２３】
図４（Ａ）は、積層体２０のエッチング工程を示す平面図であり、図４（Ｂ）は、図４（Ａ）に示す切断線Ｘ４−Ｘ４に沿った断面図である。このエッチング工程では、積層体２０の第２領域２０ｂが、第１レジスト３１と、第２レジスト３２と、第３膜４０とをマスクとして、積層体２０の上面からエッチングされる。
【００２４】
具体的には、積層体２０の最上層に位置する第１膜２１の第２領域２０ｂと、この第１膜２１に接する第２膜２２の第２領域２０ｂとが、ドライエッチングにて積層方向にエッチングされる。このとき、シリコン酸化膜である第３膜４０の一部も、積層方向（厚さ方向）にエッチングされる。
【００２５】
上述した積層体２０のエッチング工程に続いて、レジストのスリミング工程が実施される。以下、図５を参照して、レジストのスリミング工程について説明する。
【００２６】
図５（Ａ）は、レジストのスリミング工程を示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す切断線Ｘ５−Ｘ５に沿った断面図である。このスリミング工程では、第１レジスト３１と第２レジスト３２とが、エッチングされる。
【００２７】
具体的には、第１レジスト３１の側面のうち、第３膜４０に覆われていない側面３１ｄと、第２レジスト３２とが酸素プラズマ処理にてエッチングされる。その結果、第２レジスト３２は除去され、第３膜４０が露出する。これにより、第１領域２０ａの平面積が、縮小する。
【００２８】
上述したスリミング工程の後、積層体２０のエッチング工程が再び実施される。以下、図６を参照して、積層体２０の２回目のエッチング工程について説明する。
【００２９】
図６（Ａ）は、積層体２０の２回目のエッチング工程を示す平面図であり、図６（Ｂ）は、図６（Ａ）に示す切断線Ｘ６−Ｘ６に沿った断面図である。この２回目のエッチング工程では、積層体２０が、第１レジスト３１と第３膜４０とをマスクとして、その上面から再びエッチングされる。
【００３０】
具体的には、１回目のエッチング工程（図４参照）によって露出した第１膜２１と、この第１膜２１に接する第２膜２２とが、ドライエッチングにて積層方向にエッチングされる。同時に、１回目のエッチング工程によってエッチングされた第１膜２１と、この第１膜２１に接する第２膜２２とについても、第１領域２０ａの平面積が縮小した領域に対応した部分が、ドライエッチングにて積層方向にエッチングされる。その後、レジストのスリミング工程が、再び実施される。
【００３１】
図７（Ａ）は、レジストの２回目のスリミング工程を示す平面図であり、（Ｂ）は、（Ａ）に示す切断線Ｘ７−Ｘ７に沿った断面図である。この２回目のスリミング工程では、第１領域２０ａの平面積がさらに縮小するように、第１レジスト３１がスリミングされる。
【００３２】
ただし、第３膜４０は、シリコン酸化膜で形成されているので、２回目以降のスリミング工程（酸素プラズマ処理）で削られない。そのため、第１レジスト３１は、第３膜４０に覆われていない側面３１ｄ側からスリミングされる。
【００３３】
その後、図８に示すように、積層体２０の３回目のエッチング工程が実施される。図８（Ａ）は、積層体２０の３回目のエッチング工程を示す平面図であり、図８（Ｂ）は、図８（Ａ）に示す切断線Ｘ８−Ｘ８に沿った断面図である。
【００３４】
３回目のエッチング工程では、２回目のエッチング工程（図６参照）によって露出した第１膜２１と、この第１膜２１に接する第２膜２２とが、第１レジスト３１と第３膜４０とをマスクとして、ドライエッチングにて積層方向に選択的にエッチングされる。同時に、２回目のエッチング工程によってエッチングされた第１膜２１と、この第１膜２１に接する第２膜２２とについても、第１領域２０ａの平面積がさらに縮小した領域に対応した部分が、ドライエッチングにて積層方向にエッチングされる。
【００３５】
上記のように、積層体２０のエッチング工程と、第１レジスト３１のスリミング工程とを繰り返すことによって、階段領域２０ｃが積層体２０に形成される(図８（Ａ)および図８（Ｂ）参照）。この階段領域２０ｃは、第３膜４０に覆われている第１レジスト３１の側面３１ａ〜側面３１ｃ側にはほとんど形成されず、第３膜４０に覆われていない側面３１側に形成される。なお、残った第１レジスト３１と第３膜４０は、アッシング処理およびウェットエッチング処理によって除去される。
【００３６】
また、階段領域２０ｃを含む積層体２０の露出部分には、シリコン酸化膜が被覆される。その後、積層体２０を貫通するメモリホールが形成される。さらに、メモリホールとは別に積層体２０を貫通するスリットが形成され、このスリットを用いて、第２膜２２が電極層に置換される。その後、図９に示すように、コンタクトホール５０が積層された電極層２３のそれぞれに対応して形成される。
【００３７】
図９は、コンタクトホール５０の形成工程を示す断面図である。図９に示すように、各コンタクトホール５０は、積層体２０の階段領域２０ｃに形成されている。また、各コンタクトホール５０は、積層体２０を覆うシリコン酸化膜５１の表面から第１膜２１を貫通し、対応する電極層２３まで延びている。
【００３８】
仮に、上述した第２レジスト３２と第３膜４０とが設けられていない状態で、積層体２０のエッチング工程と、第１レジスト３１のスリミング工程とが繰り返されると、階段領域２０ｃは、第１レジスト３１の四方に形成される。
【００３９】
しかし、コンタクトホール５０は、一方向の階段領域２０ｃに形成されればよいので、残りの三方向の階段領域２０ｃは不要になる。この不要な階段領域は、チップ面積の増大を招くおそれがある。
【００４０】
そこで、本実施形態では、第１レジスト３１において、階段領域２０ｃが不要な側面を第２レジスト３２で囲み、その側面を第３膜４０で覆っている。この第３膜４０が、積層体２０のエッチング時にエッチングストッパー膜として機能することによって、階段領域２０ｃの形成箇所が制限される。これにより、チップ面積の増大を抑制することができる。
【００４１】
(変形例)
図１０（Ａ）は、変形例の製造工程を示す平面図であり、図１０（Ｂ）は、図１０（Ａ）に示す切断線Ｘ１０−Ｘ１０に沿った断面図である。
【００４２】
本変形例では、積層体２０の上面に第４膜６０が形成され、この第４膜６０の上に、第１レジスト３１と、第２レジスト３２と、第３膜４０とが形成される。第４膜６０は、例えば、シリコン窒化物またはポリシリコンを用いて形成される。
【００４３】
本変形例によれば、第４膜６０が、第３膜４０のエッチング時にエッチングストッパー膜として機能する。そのため、積層体２０の最上層に形成された第１膜２０と、第３膜４０とを、同じ製法（同じエッチングレート）のシリコン酸化膜で成膜しても、第３膜４０のエッチング時に、第４膜６０によって、この第１膜２０が保護される。よって、エッチング時間の調整等の手間をかけることなく容易に第３膜４０を第１膜２０に対して選択的にエッチングすることができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
２０  積層体、２１  第１膜、２２  第２膜、３１  第１レジスト、３２  第２レジスト、３３  スリット、４０  第３膜、６０  第４膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018050000.tif 000009
【図８】
2018050000.tif 000010
【図９】
2018050000.tif 000011
【図１０】
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