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　特願２０１０−　　　３４７「スカロップ状側壁を有するシリコン貫通ビア」拒絶査定不服審判事件〔平成２２年　７月１５日出願公開，特開２０１０−１５７７４１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成２２年１月５日（パリ条約による優先権主張：２００９年１月５日，アメリカ合衆国）の出願であって，平成２４年８月１４日付けの拒絶の理由の通知に対して，同年１２月２１日に意見書と手続補正書が提出され，平成２５年１月１０日付けで拒絶査定がなされ，その後，同年５月１５日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　本願の請求項１−１４に係る発明は，平成２４年１２月２１日に提出された手続補正書によって補正された特許請求の範囲の請求項１−１４に記載されている事項により特定されるとおりのものと認められるところ，その請求項１に係る発明（以下「本願発明１」という。）は，次のとおりである。
「【請求項１】
基板，
　前記基板を覆う，１つ以上の誘電体層，及び
　前記基板を穿通して延伸し，スカロップ状の表面の側壁を有し，前記側壁に沿ったスカロップは０.０１μｍから５μｍの深さを有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。」
　
３　引用例とその記載事項，及び，引用発明
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に頒布された刊行物である下記の引用例１には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
・引用例１：特開２００６−１２８８９号公報
（１ａ）「【請求項９】
　
半導体基板を貫通する貫通電極を有する半導体チップであって
　
前記貫通電極は，前記半導体基板の一方の面から異方性エッチングにて形成された第１のトレンチと，前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとが連通することによって形成された貫通孔内に設けられている半導体チップ
　
（１ｂ）「【
発明の効果
　上述したように，半導体チップおよび半導体装置を製造するための本発明の製造方法によれば，
半導体基板の一方の面から形成したトレンチとその反対側の面から形成したトレンチとを連通させて貫通孔を形成するものであるため，貫通孔を形成するための時間が短縮化し，結果的に半導体チップおよび半導体装置を生産性よく製造することが可能となる
また，そのような方法によって製造された本発明の半導体チップは，エッチングによるデバイスの損傷が抑えられ，機械的強度も十分に確保された高信頼性なものとなり，そのような半導体チップを用いる本発明の半導体装置も結果的に高信頼性なものとなる
　
（１ｃ）「（第１の実施形態）
　図１は，本発明の第１の実施形態による製造方法で製造される半導体装置の一例を示す断面図である。図２は，本発明の第１の実施形態による半導体チップの製造方法を説明するための図である。
　図１に示す半導体装置５０は，図８に示した半導体装置１５０とほぼ同一の構成となっている。すなわち，半導体装置５０は，異方性導電膜６を用いて接合されて積層された３つの半導体チップ２０ａ〜２０ｃ（以下，半導体チップ２０という）を有している。また，各半導体チップ２０は導電性部材１０および異方性導電膜６を介して互いに電気的に接続されている。
　１つの半導体チップ２０を例に挙げてその構成について以下に説明する。
　
半導体チップ２０は，その上面側がデバイス面となっており，図示しないが，シリコン基板１の上面には半導体素子やそれに電気的に接続された配線層が形成されている。また，半導体チップ２０は導電性材料からなる導電性部材１０を有しており，この導電性部材１０は，シリコン基板１を貫通した状態に形成された貫通電極２と，シリコン基板１の上面側および裏面側にそれぞれ形成された突起電極４ａ，４ｂとで構成されている
　なお，図示する構成では貫通電極２が１つしか形成されてないが，複数の貫通電極２が形成されていてもよい。
　
貫通電極２の外周面の形状，言い換えれば，シリコン基板１に設けた貫通孔８（図２参照）の内壁面の形状が，図示するように凹凸形状となっているのは後述するようにボッシュプロセスを利用して貫通孔８を設けたためである
　図８に示した半導体装置１５０と同じように，
シリコン基板１の上面と突起電極４ａとの間には，シリコン基板１と突起電極４ａとを絶縁するための第１の絶縁膜３が形成されており，また，シリコン基板１の裏面と突起電極４ｂとの間には，同じくシリコン基板１と突起電極４ｂとを絶縁するための第２の絶縁膜５が形成されている。また，図示しないが，貫通電極２の周りにも，貫通電極２とシリコン基板１とを絶縁するための第３の絶縁膜が形成されている
　次に，図２を参照して本実施形態による半導体チップの製造方法について説明する。
　まず，図２（ａ）に示すように，シリコン基板１を用意して，基板上面に半導体素子（不図示）や配線層（不図示）を形成した後，シリコン基板１の上面全体を覆うように第１の絶縁膜３を形成する。
　次いで，図２（ｂ）に示すように，第１の絶縁膜３のパターニングを行い，第１の絶縁膜３にマスク用のマスク開口部３ａを形成する。これにより，シリコン基板１の上面の一部が露出される。
　次いで，図２（ｃ）に示すように，第１の絶縁膜３をマスク部材として，シリコン基板１を上面側からエッチングし，その深さ寸法がシリコン基板１の厚さの半分程度である
第１のトレンチ７ａをボッシュプロセスを利用して形成する
　次いで，図２（ｄ）に示すように，シリコン基板１の裏面全体にマスク部材となる第２の絶縁膜５を形成する。この第２の絶縁膜５は，例えば，第１の絶縁膜３を形成する方法と同じ方法を用いて，第１の絶縁膜３と同一の材質で，かつ，同一の膜厚に形成してもよい。
　次いで，図２（ｅ）に示すように，第２の絶縁膜５にマスク用のマスク開口部５ａを形成する。このマスク開口部５ａは，その大きさが，上面側のマスク開口部３ａとほぼ同じ大きさとなっており，また，その位置は，シリコン基板１の厚さ方向に投影したときにそれぞれのマスク開口部３ａ，５ａが一致するような位置となっている。
　次いで，図２（ｆ）に示すように，第２の絶縁膜５をマスク部材として，
例えばボッシュプロセスを利用してシリコン基板１を裏面側からエッチングする。このエッチングにより，第１のトレンチ７ａの底面と連通する第２のトレンチ７ｂが形成され，最終的に第１および第２のトレンチ７ａ，７ｂからなる貫通孔８が形成される
　次いで，図２（ｇ）に示すように，金属などの導電性材料からなる導電性部材１０ｚを，メッキ，スパッタ，またはＣＶＤ法などを用いて形成する。導電性部材１０ｚは，貫通孔８内に充填されると共に，第１の絶縁膜３および第２の絶縁膜５のそれぞれの全面を覆うように形成される。このように，貫通孔８内に導電性材料が充填されることにより，その導電性材料が貫通電極２となる。
　次いで，図２（ｈ）に示すように，第１の絶縁膜３上および第２の絶縁膜５上に形成された導電性部材１０ｚのそれぞれをパターニングすることで，各絶縁膜３，５から突起した形態の突起電極４ａ，４ｂが形成され，最終的に，貫通電極２と突起電極４ａ，４ｂとで構成される導電性部材１０が形成される。
　上記一連の工程により，半導体チップ２０が製造される。
　このようにして製造された半導体チップ２０を，異方性導電膜６を介してチップ同士が電気的に接続されるように積層することによって図１の半導体装置５０が製造される。
　なお，第１の絶縁膜３および第２の絶縁膜５は，絶縁部材として用いられる他にも，上述のようにエッチング時のマスク部材としても用いられるものであるため，エッチングに対してある程度耐性のある材質であることが必要であり，特にその膜厚は，トレンチ７ａ，７ｂを形成し終わるまでの間に絶縁膜３，５がエッチングによって除去されてしまうことのない程度の厚さとされていることが必要である。
　また，トレンチ７ａ，７ｂは，その内径がほぼ同一となっているものに限られるものではなく，第１のトレンチ７ａの内径と第２のトレンチ７ｂの内径とが異なっていてもよい。この場合，絶縁膜３，５にそれぞれ形成するマスク開口部３ａ，５ａの大きさを変更してトレンチ７ａ，７ｂの内径形状を変更すればよい。
　（実施例１）
　本発明の第１の実施形態による製造方法のより具体的な例について，図２（ａ）〜（ｈ）に示した工程に対応させながら以下に説明する。
　（ａ）シリコン基板１として，直径１５０ｍｍ，厚さ６２５μｍのシリコンウェハを用意した。そして，第１の絶縁膜３として，プラズマＣＶＤ法を用いて厚さ４μｍのプラズマ酸化膜を形成した。このときの条件は，基板温度３８０℃，圧力１．８Ｔｏｒｒ，ＳｉＨ4＝２５０ｃｃ／ｍｉｎ，Ｎ2Ｏ＝１２００ｃｃ／ｍｉｎ，Ｎ2＝４０００ｃｃ／ｍｉｎ，１３．５６ＭＨｚの高周波出力１８００Ｗとし，成膜速度は４１００Å／ｍｉｎであった。
　（ｂ）マスク開口部３ａは，プラズマ酸化膜（第１の絶縁膜３）を部分的にエッチングすることで形成した。このときのエッチング条件は，基板温度２５℃，圧力０．５Ｔｏｒｒ，ＣＦ4＝２０ｃｃ／ｍｉｎ，ＣＨＦ3＝２５ｃｃ／ｍｉｎ，Ａｒ＝３００ｃｃ／ｍｉｎ，１３．５６ＭＨｚの高周波出力８００Ｗとし，エッチング速度は５０００Å／ｍｉｎであった。
　（ｃ）第１のトレンチ７ａは，デポジションとエッチングとを交互に繰り返すボッシュプロセスを用いて形成した。このときの条件は，基板温度２３℃，圧力３．１Ｐａ，Ｃ4Ｆ8＝２００ｃｃ／ｍｉｎ，１３．５６ＭＨｚの高周波出力２８００Ｗのデポジションと，基板温度２３℃，圧力８．３Ｐａ，ＳＦ6＝７５０ｃｃ／ｍｉｎ，１３．５６ＭＨｚの高周波出力２８００Ｗのエッチングとを，２ｓｅｃ／７ｓｅｃのサイクルで６８ｍｉｎにわたって行った。その結果，深さ寸法が３１５μｍで，内壁がシリコン基板１の基板面に対して垂直な第１のトレンチ７ａを得た。また，このとき，シリコンとプラズマ酸化膜（第１の絶縁膜３）との選択比は１５０：１であり，プラズマ酸化膜は厚さ０．９μmが残った。
　（ｄ）（ｅ）（ｆ）上記（ａ）〜（ｃ）と同様の工程および同様の条件により，第２の絶縁膜５，マスク開口部５ａ，および第２のトレンチ７ｂを形成し，貫通孔８を形成した。第２のトレンチ７ｂは，第１のトレンチ７ａと同様，その内壁がシリコン基板１の基板面に対して垂直となっており，したがって，最終的に形成された貫通孔８の内壁も基板面に対して垂直なものとなった。その後，第３の絶縁膜（不図示）として，プラズマＣＶＤ法を用いて厚さ１μｍのプラズマ酸化膜を貫通孔８の内壁面に形成した。このときの成膜条件は，基板温度４００℃，圧力８．２Ｔｏｒｒ，ＴＥＯＳ／Ｈｅ＝１６００ｃｃ／ｍｉｎ，Ｏ2＝５５０ｃｃ／ｍｉｎ，１３．５６ＭＨｚの高周波出力７００Ｗとし，成膜速度は６５００Å／ｍｉｎであった。
　（ｇ）導電性部材１０ｚとして，電解メッキ法でＣｕを成膜した。このときの成膜条件は，溶液温度２５℃，電流密度１８ｍＡ／ｃｍ2，電極間距離２０mmとした。
　（ｈ）導電性部材１０ｚとして形成したＣｕのパターニングを行って，導電性部材１０を形成した。
　以上一連の工程により，実施例１として半導体チップ２０を製造した。
　ボッシュプロセスでは，デポジションとエッチングとを一定周期で交互に繰り返してシリコンの異方性エッチングを行うものであるため，この周期に応じてトレンチ７ａ，７ｂの内壁には微小な凹凸が形成される。また，ボッシュプロセスでは深く掘り進むにつれてエッチング速度が低下し，また，これに応じてトレンチ７ａ，７ｂの内壁の凹凸形状も変化していく。この変化とは，凹凸の周期は変化しないが，凹凸の高さが低くなっていくものである。このためトレンチ底面の近傍では，開口部近傍に比べて内壁の凹凸が目立たなくなり，ほぼ鏡面に近い形状となる。
　
なお，本実施例では具体例として種々の数値（例えばエッチング条件やトレンチの深さ寸法などの数値）を挙げているが，いずれもここに挙げた数値のみに限定されず，目的に応じて自由に選択することが可能である
　以上説明したように本実施形態の製造方法によれば，シリコン基板１の一方の面から第１のトレンチ７ａを形成し，その反対側の面から第２のトレンチ７ｂを形成することで貫通孔８が形成されるものであるため，図９を参照して説明した従来の製造方法と比較して貫通孔８の形成時間が短縮化する。この理由は，トレンチ７ａ，７ｂの深さ寸法はいずれもほぼ基板厚さの半分程度であり，ボッシュプロセスを利用してエッチングを行ったとしてもＦラジカルの密度低下に起因して生じるエッチング速度の低下の影響を受けにくいためである。
　また，貫通孔８を形成するためのエッチングは基板両面側からそれぞれ行われるものであるので，片面側からのみエッチングするものと比較してそれぞれのマスク部材（第１の絶縁膜３，第２の絶縁膜５）の膜厚を薄くすることができる。
　また，本実施形態の製造方法によれば，シリコン基板１が比較的厚いものであっても貫通孔８を形成することが可能であり，また，図９の従来方法のように裏面側の研削を行うものでもないため，シリコン基板１の厚さを十分に確保することができ，半導体チップ２０の機械的強度の低下を招くこともない。」（【００３７】−【００６９】）
　
（１ｄ）図１は，引用例１に記載された発明の第１の実施形態による製造方法で製造される半導体装置の一例を示す断面図であって，引用例１の上記摘記（１ｃ）の記載を参酌すれば，同図から，
　シリコン基板１，前記シリコン基板１を覆う第１の絶縁膜・第２の絶縁膜，及び，前記シリコン基板１を穿通して延伸し，スカロップ状の表面の側壁を有する貫通孔を含む半導体チップ２０ａの構造を，読み取ることができる。
　
　引用発明
　引用例１の上記摘記（１ａ）−（１ｄ）の記載を総合勘案すれば，引用例１には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
「シリコン基板を貫通する貫通電極を有する半導体チップであって，
　前記半導体チップは，その上面側がデバイス面となっており，前記シリコン基板の上面には半導体素子やそれに電気的に接続された配線層が形成されており，また，前記半導体チップは導電性材料からなる導電性部材を有しており，この導電性部材は，シリコン基板を貫通した状態に形成された貫通電極と，シリコン基板の上面側および裏面側にそれぞれ形成された突起電極４ａ，４ｂとで構成されており，
　前記シリコン基板の上面と前記突起電極４ａとの間には，シリコン基板と突起電極４ａとを絶縁するための第１の絶縁膜が形成されており，また，前記シリコン基板の裏面と前記突起電極４ｂとの間には，同じくシリコン基板と突起電極４ｂとを絶縁するための第２の絶縁膜が形成されており，前記貫通電極の周りにも，貫通電極とシリコン基板とを絶縁するための第３の絶縁膜が形成されており，
　前記貫通電極の外周面の形状，言い換えれば，シリコン基板を穿通して延伸した貫通孔の内壁面の形状は，スカロップ状となっており，
　前記貫通孔は，ボッシュプロセスを利用してシリコン基板を表面側及び裏面側からエッチングして形成された第１および第２のトレンチによって形成されたものである，
　半導体チップ。」
　
４　対比
（１）引用発明の「シリコン基板」，「『第１の絶縁膜』，『第２の絶縁膜』，『第３の絶縁膜』」，「シリコン基板を穿通して延伸した貫通孔」及び「半導体チップ」は，それぞれ，本願発明１の「基板」，「１つ以上の誘電体層」，「『基板を穿通して延伸』した『シリコン貫通ビア（ＴＳＶ）』」及び「半導体デバイス」に相当する。
　
（２）そうすると，本願発明１と引用発明の一致点と相違点は，次のとおりといえる。
　
＜一致点＞
「基板，
　前記基板を覆う，１つ以上の誘電体層，及び
　前記基板を穿通して延伸し，スカロップ状の表面の側壁を有するシリコン貫通ビア（ＴＳＶ）を含む半導体デバイス。」
　
＜相違点＞　 
・相違点１：本願発明１では，スカロップの深さが，「０.０１μｍから５μｍ」であるのに対して，引用発明では，このような特定がされていない点。
　
５　相違点についての判断
（１）相違点１について
ア　引用例１の【特許請求の範囲】の記載である上記摘記（１ａ）の「半導体基板を貫通する貫通電極を有する半導体チップであって，前記貫通電極は，前記半導体基板の一方の面から異方性エッチングにて形成された第１のトレンチと，前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとが連通することによって形成された貫通孔内に設けられている半導体チップ。」との記載から，引用発明は，半導体基板の一方の面から異方性エッチングにて形成された第１のトレンチと，前記一方の面の反対側の面から異方性エッチングにて形成された第２のトレンチとを連通させて形成した貫通孔内に貫通電極を設けたことを特徴とする発明と解されるから，前記「異方性エッチング」のエッチング条件は設計事項であると理解できる。
　
イ　このことは，引用例１の上記摘記（１ｂ）の【発明の効果】の欄において，トレンチ７ａ，７ｂの内壁の凹凸形状について特定することなく，「半導体基板の一方の面から形成したトレンチとその反対側の面から形成したトレンチとを連通させて貫通孔を形成するものであるため，貫通孔を形成するための時間が短縮化し，結果的に半導体チップおよび半導体装置を生産性よく製造することが可能となる。また，そのような方法によって製造された本発明の半導体チップは，エッチングによるデバイスの損傷が抑えられ，機械的強度も十分に確保された高信頼性なものとなり，そのような半導体チップを用いる本発明の半導体装置も結果的に高信頼性なものとなる。」として効果を説明していること，及び，上記摘記（１ｃ）の「なお，本実施例では具体例として種々の数値（例えばエッチング条件やトレンチの深さ寸法などの数値）を挙げているが，いずれもここに挙げた数値のみに限定されず，目的に応じて自由に選択することが可能である。」との記載からも明らかであるといえる。
　
ウ　一方，下記の周知例１−４からも明らかなように，ボッシュプロセスを利用してシリコン基板をエッチングして形成したトレンチに形成される，「０.０１μｍから５μｍ」の範囲に含まれるスカロップの深さは，通常得られる程度のものと認められる。
　
エ　してみれば，引用発明において，ボッシュプロセスを利用してシリコン基板をエッチングしてトレンチを形成するにあたり，前記通常のボッシュプロセスによって得られる範囲に含まれる程度の深さを有するスカロップが形成される条件で前記エッチングを行うこと，すなわち，上記相違点１について本願発明の構成となすことは当業者が適宜なし得たことである。また，このような構成を採用したことによる効果も当業者が予測する範囲内のものである。
　
・周知例１：国際公開０３／０３０２３９号
（周１ａ）第３図及び第４図を参照されたい。本願発明１のスカロップの深さに対応する「うねり」の大きさとして，１６０ｎｍ（０．１６μｍ）及び２５０ｎｍ（０．２５μｍ）のものが示されている。
　
・周知例２：特開２００４−２９６４７４号公報
（周２ａ）図３，図６及び図１２を参照されたい。本願発明１のスカロップの深さに対応する「壁面の凹凸」の大きさとして，１００〜４００ｎｍ（０．１〜０．４μｍ）のものが示されている。
　
・周知例３：特表２００６−５０７６６４号
（周３ａ）「【実施例２】
　ここで図２（ａ−ｄ）を参照する。本発明の好ましい実施形態に従い，２５ｓｃｃｍのＣ４Ｆ８，８０ｓｃｃｍのＳＦ６，２０ＷのＲＩＥ及び１２００ＷのＩＣＰのエッチング手法を用いて，シリコン基板をエッチングした。この実施例では，ＭＦＣのガス流の設定，プロセス圧力，温度及びＲＦ電力が，プロセス全体を通して一定に保持された。使用率は５０％で一定に維持された。実際のガススイッチング時間は，図２（ａ）で１０秒エッチング／１０秒デポジション，図２（ｂ）で５秒エッチング／５秒デポジション，図２（ｃ）で２．５秒エッチング／２．５秒デポジション及び図２（ｄ）で１．５秒エッチング／１．５秒デポジションであった。比較的長いデポジション／エッチングサイクルが用いられた時には，図２（ａ）及び図２（ｂ）に示されるように，高いアスペクト比のトレンチ３４の側壁３２のスカロッピング３０が明らかであり，一方本発明の迅速ガススイッチングが用いられた時には，図２（ｃ）及び（ｄ）に示されるように，スカロッピング３０が大きく減少している。図３に示された高解像度拡大ＳＥＭ画像は，図２（ｄ）に示された１．５秒エッチング／１．５秒デポジションプロセスについて，最大スカロップ４０のピークピーク長さが１５０ｎｍ以下であり，
ピークバリー深さが約３０ｎｍである
　
（周３ｂ）図４（ｂ）を参照されたい。本願発明１のスカロップの深さに対応する「スカロップの大きさ」として，０．０３〜０．３μｍのものが示されている。
　
・周知例４：特開２００７−３１１５８４号公報
（周４ａ）「このボッシュプロセスにより図１に示すように半導体基板１を厚さ方向に貫通するビアホール３（開口部）が形成され，同時にビアホール３内壁面がスキャロップ形状４となる。ビアホール３の深さは例えば１００μｍ〜１５０μｍ程度であり，
スキャロップ形状４の溝の段差は例えば６０００Å程度である
　
６　むすび 
　以上のとおり，本願発明１は，引用例１に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって，本願の他の請求項に係る発明については検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。