(57)【要約】【課題】アモルファスシリコンを用いた画素ＴＦＴと、駆動ＴＦＴとが一の基板上に形成された構成を有するＴＦＴ基板を、低コストかつ安定的な品質で提供する。【解決手段】第１の半導体層７は、ゲート絶縁膜５を介して第１のゲート電極２に面しており、アモルファスシリコンからなる。第１および第２のコンタクト層９ａ、９ｂは、第１の半導体層７上に配置された部分を有しており、酸化物半導体からなる。第２の半導体層１０は、ゲート絶縁膜５を介して第２のゲート電極３に面しており、酸化物半導体からなる。第１の電極１１は第１のコンタクト層９ａに接続されている。第２の電極１２は第２のコンタクト層９ｂに接続されている。画素電極１７は第２の電極１２に接続されている。第３の電極１３は、第２の半導体層１０上に配置された部分を有している。第４の電極１４は、第２の半導体層１０上に配置された部分を有している。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１のゲート電極および第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１のゲート電極に面し、アモルファスシリコンからなる第１の半導体層と、
前記第１の半導体層上に配置された部分を有し、酸化物半導体からなる第１のコンタクト層と、
前記第１のコンタクト層から離れて前記第１の半導体層上に配置された部分を有し、酸化物半導体からなる第２のコンタクト層と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第２のゲート電極に面し、酸化物半導体からなる第２の半導体層と、
前記第１のコンタクト層に接続された第１の電極と、
前記第２のコンタクト層に接続された第２の電極と、
前記第２の電極に接続された画素電極と、
前記第２の半導体層上に配置された部分を有する第３の電極と、
前記第３の電極から離れて前記第２の半導体層上に配置された部分を有する第４の電極と、
を備える、薄膜トランジスタ基板。
【請求項２】
前記第１のコンタクト層、前記第２のコンタクト層、および前記第２の半導体層は、共通して少なくとも１つの種類の金属元素を含む、請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記薄膜トランジスタ基板は、前記第１の半導体層を有する第１のトランジスタと、前記第１のトランジスタを駆動するための駆動回路とを含み、前記駆動回路は、前記第２の半導体層を有する第２のトランジスタを含む、請求項１または２に記載の薄膜トランジスタ基板。
【請求項４】
前記第２の半導体層は、前記ゲート絶縁膜上に直接配置されている、請求項１から３のいずれか１項に記載の薄膜トランジスタ基板。
【請求項５】
前記第１の電極および前記第２の電極のそれぞれは、前記第１のコンタクト層および前記第２のコンタクト層を介して前記第１の半導体層にオーミックに接続されている、請求項１から４のいずれか１項に記載の薄膜トランジスタ基板。
【請求項６】
前記第１のコンタクト層および前記第２のコンタクト層は、１×１０１２ｃｍ−３以上１×１０１９ｃｍ−３以下の電子キャリア密度を有するｎ型半導体からなる、請求項５に記載の薄膜トランジスタ基板。
【請求項７】
前記第１の電極は、その縁が、前記第１のコンタクト層の縁から離れて前記第１のコンタクト層の上に配置され、前記第２の電極は、その縁が、前記第２のコンタクト層の縁から離れて前記第２のコンタクト層の上に配置され、前記第３の電極および前記第４の電極は、その縁が、前記第２の半導体層の縁から離れて前記第２の半導体層の上に配置されている、請求項１から６のいずれか１項に記載の薄膜トランジスタ基板。
【請求項８】
前記ゲート絶縁膜は、互いに積層された窒化膜および酸化膜を含み、前記第１の半導体層は前記窒化膜上に直接配置されており、前記第２の半導体層は前記酸化膜上に直接配置されている、請求項１から７のいずれか１項に記載の薄膜トランジスタ基板。
【請求項９】
前記基板上に設けられ、前記第１のゲート電極および前記第２のゲート電極から離れた共通電極と、
前記画素電極上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた対向電極と、
をさらに備える、請求項１から８のいずれか１項に記載の薄膜トランジスタ基板。
【請求項１０】
薄膜トランジスタ基板の製造方法であって、
基板上に第１の導電膜を形成する工程と、
第１のゲート電極および第２のゲート電極が形成されるように前記第１の導電膜にパターンを付与する工程と、
前記第１のゲート電極および前記第２のゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアモルファスシリコン膜を形成する工程と、
前記ゲート絶縁膜を介して前記第１のゲート電極に面する第１の半導体層が形成されるように前記アモルファスシリコン膜にパターンを付与する工程と、
前記第１の半導体層が設けられた前記ゲート絶縁膜上に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜にパターンを付与する工程と、
前記第１の半導体層および前記酸化物半導体膜が設けられたゲート絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜にパターンを付与する工程と、
を備え、前記酸化物半導体膜にパターンを付与する工程と前記第２の導電膜にパターンを付与する工程とによって、前記酸化物半導体膜から、前記第１の半導体層上に配置された部分を有する第１のコンタクト層と、前記第１のコンタクト層から離れて前記第１の半導体層上に配置された部分を有する第２のコンタクト層と、前記ゲート絶縁膜上に設けられ前記ゲート絶縁膜を介して前記第２のゲート電極に面する第２の半導体層と、が形成され、かつ、前記第２の導電膜から、前記第１のコンタクト層に接続された第１の電極と、前記第２のコンタクト層に接続された第２の電極と、前記第２の半導体層上に配置された部分を有する第３の電極と、前記第３の電極から離れて前記第２の半導体層上に配置された部分を有する第４の電極と、が形成され、前記薄膜トランジスタ基板の製造方法はさらに、
前記第２の電極に接続された画素電極を形成する工程
を備える、薄膜トランジスタ基板の製造方法。
【請求項１１】
前記酸化物半導体膜にパターンを付与する工程と、前記第２の導電膜にパターンを付与する工程と、は、
前記第２の導電膜上に、第１の開口部と、第１の領域と、前記第１の領域よりも厚い第２の領域と、を含むフォトレジスト層を形成する工程と、
前記フォトレジスト層の前記第１の開口部において前記第２の導電膜をエッチングすることによって、前記第１の電極および前記第２の電極を形成する工程と、
前記第１の電極および前記第２の電極を形成する工程の後に、前記フォトレジスト層の前記第１の開口部において前記酸化物半導体膜をエッチングすることによって、前記第１のコンタクト層および前記第２のコンタクト層を形成する工程と、
前記第１のコンタクト層および前記第２のコンタクト層を形成する工程の後に、前記フォトレジスト層を部分的に除去することによって、前記第２の領域を少なくとも部分的に残しつつ前記第１の領域を第２の開口部へ変化させる工程と、
前記フォトレジスト層の前記第２の開口部において前記第２の導電膜をエッチングすることによって、前記第３の電極および前記第４の電極を形成する工程と、
を含む、
請求項１０に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記ゲート絶縁膜を形成する工程は、第１の窒化膜を形成する工程と、前記第１の窒化膜上に酸化膜を形成する工程と、前記酸化膜上に第２の窒化膜を形成する工程とを含み、
前記酸化物半導体膜を形成する工程の前に、前記第２の窒化膜のうち、前記第１の半導体層と前記酸化膜との間に位置する部分を残し他の部分を除去する工程をさらに備える、
請求項１０または１１に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記第１の導電膜にパターンを付与する工程は、前記基板上において前記第１のゲート電極および前記第２のゲート電極から離れた共通電極が形成されるように行われ、
前記画素電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記共通電極に接続された対向電極を形成する工程と、
をさらに備える、
請求項１０から１２のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
アモルファスシリコンからなるチャネル層を有する第１のトランジスタが設けられた表示領域と、前記表示領域の外側に配置され、酸化物半導体からなるチャネル層を有する第２のトランジスタが設けられた額縁領域とを含む薄膜トランジスタ基板と、
前記薄膜トランジスタ基板と間隔を空けて対向し、透光性を有する対向基板と、
前記薄膜トランジスタ基板と前記対向基板との間の前記間隔に配置された液晶層と、
前記額縁領域に対向するように前記対向基板上に部分的に設けられた遮光層と、
を備える、液晶表示装置。
【請求項１５】
基板と、
前記基板上に設けられた第１のゲート電極と、
前記第１のゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１のゲート電極に面し、アモルファスシリコンからなる第１の半導体層と、
前記第１の半導体層上に配置された部分を有し、酸化物半導体からなる第１のコンタクト層と、
前記第１のコンタクト層から離れて前記第１の半導体層上に配置された部分を有し、酸化物半導体からなる第２のコンタクト層と、
前記第１のコンタクト層に接続された第１の電極と、
前記第２のコンタクト層に接続された第２の電極と、
を備える、薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタに関するものであり、特に、液晶表示装置用の薄膜トランジスタ基板、液晶表示装置用の薄膜トランジスタ基板の製造方法、液晶表示装置、および液晶表示装置用の薄膜トランジスタに関するものである。
【背景技術】
【０００２】
従来の一般的な薄型表示パネルの一つである液晶表示装置(Liquid Crystal Display：ＬＣＤ)は、低消費電力および小型軽量といったメリットを生かして、パーソナルコンピュータおよび携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。
【０００３】
特に、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を画素のスイッチング素子として用いたアクティブマトリクス基板（以下、「ＴＦＴ基板」と称す）は、ＬＣＤ等の電気光学装置に利用されるものとしてよく知られている。ＴＦＴ基板を用いたＬＣＤ（ＴＦＴ−ＬＣＤ）に対しては、表示性能の向上（広視野角化、高精細化、および高品位化など）の要求とともに、製造工程を簡略化して製造を効率的に行うことによる低コスト化の要求もある。
【０００４】
一般的なＴＦＴ−ＬＣＤは、基本構造としての液晶パネルに偏光子等が取り付けられて構成されている。液晶パネルは、ＴＦＴ基板（素子基板）と、対向基板（カラーフィルタ（ＣＦ）基板）と、それらに狭持された液晶層とを有している。ＴＦＴ基板には、画素電極およびそれに接続したＴＦＴ（画素ＴＦＴ）を備える複数の画素がマトリックス状に配設されている。ＣＦ基板は、ＴＦＴ基板の画素電極に対向して配置される対向電極、およびカラーフィルタ（ＣＦ）等を備えている。ＬＣＤが全透過型の場合、通常、液晶パネルの背面側にバックライトが設けられる。このように、液晶を駆動する電界を発生するための画素電極と対向電極とが液晶層を挟むように配置される液晶パネルには、ＴＮ（Twisted Nematic）方式およびＶＡ（Vertical Alignment）方式等に代表される縦電界駆動方式がある。他の方式として、画素電極と対向電極との両方をＴＦＴ基板に配設する横電界方式も用いられており、代表的には、ＩＰＳ（In Plane Switching）方式（「ＩＰＳ」は登録商標）およびＦＦＳ（Fringe Field Switching：ＦＦＳ）方式が用いられている。
【０００５】
従来、このようなＬＣＤ用の画素ＴＦＴには、半導体のチャネル層として一般的にアモルファスシリコン（ａ−Ｓｉ）膜が用いられてきた。その主な理由として、大面積基板上でも特性の均一性がよい半導体膜が形成できることと、必要なプロセス温度が約３００℃以下の比較的低温であることから、耐熱性に劣る安価なガラス基板を用いることができることとがある。このため、画素ＴＦＴのチャネル層としてａ−Ｓｉ膜を用いることは、ＴＶ用途のように、表示エリアが広くかつ低コスト化が要求されるＬＣＤに特に適している。
【０００６】
チャネル層としてａ−Ｓｉ膜を用いた画素ＴＦＴには、通常、逆スタガ構造と呼ばれるＴＦＴ構造が用いられる。逆スタガ構造が用いられると、例えば特許文献１に製造方法が開示されているように、ＴＮ方式またはＶＡ方式のＴＦＴ基板の製造方法に必要な写真製版工程の回数を５回にまで抑制することができ、ＴＦＴ基板を効率よく低コストで製造することができる。逆スタガ構造は、バックチャネルエッチング（ＢＣＥ）工程を必要とするＢＣＥ型と呼ばれるＴＦＴ構造がベースとなっており、ａ−Ｓｉを用いたＢＣＥ型ＴＦＴは、画素ＴＦＴとして好適に用いることができる。
【０００７】
しかしながら、ａ−Ｓｉの移動度は０．５ｃｍ２／Ｖｓｅｃ前後と小さいために、画素ＴＦＴを駆動するための駆動回路のＴＦＴ（駆動ＴＦＴ）のチャネル層をもａ−Ｓｉを用いて形成することは、ＴＦＴに求められる性能に鑑みると、かなり難しい。したがって、ＬＣＤの駆動回路は、一般に、ＴＦＴおよび容量素子などが集積された駆動用のＩＣチップとして、液晶パネルとは別途形成される。そして当該ＩＣチップが液晶パネル上に実装される。このため、外付けのＩＣを取り付けるためのスペースが液晶パネルの周辺領域に必要となる。外付けのＩＣチップを必要とすることは、ＬＣＤ製品の小型化および低価格化の限界の大きな要因となる。
【０００８】
一方、Ｓｉがアモルファス化ではなく微結晶化（Micro Crystalline）または多結晶化（Poly Crystalline）されると、１０ｃｍ２／Ｖｓｅｃを超える高移動度を得ることができる。そこで、例えば特許文献２では、チャネル層として多結晶Ｓｉを用いることによって、画素ＴＦＴおよび駆動ＴＦＴの両方を同一基板上に形成する技術が開示されている。この場合、外付けのＩＣが不要になるとともに、駆動ＴＦＴを画素ＴＦＴと同様に写真製版工程を用いて形成することができる。よって、ＬＣＤを小型化できるとともに、製造コストを低減することが可能になる。
【０００９】
さらに近年になって、チャネル層として酸化物半導体を用いたＴＦＴ（酸化物半導体ＴＦＴ）が開発された（例えば、特許文献３、特許文献４、非特許文献１参照）。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のもの、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系のものなどがある。
【００１０】
酸化物半導体の組成を適正化することによって、均一性のよいアモルファス状態の膜が安定的に得られ、また従来のａ−Ｓｉのものよりも一桁以上高い移動度（５ｃｍ２／Ｖｓｅｃ以上）が得られる。これにより、小型で高性能なＴＦＴを実現できるという利点がある。このため、チャネル層として酸化物半導体膜を用いることによっても、画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することができる（例えば特許文献５および６参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−２６８３５３号公報
【特許文献２】特開平５−６３１９６号公報
【特許文献３】特開２００４−１０３９５７号公報
【特許文献４】特開２００５−７７８２２号公報
【特許文献５】特開２０１１−２９５７９号公報
【特許文献６】特開２０１１−４４６９９号公報
【非特許文献】
【００１２】
【非特許文献１】Ｋｅｎｊｉ  Ｎｏｍｕｒａ等著、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、Ｎａｔｕｒｅ  ２００４年、第４３２巻、第４８８頁〜第４９２頁
【非特許文献２】Ｃｈｉｏ−Ｓｈｕｎ  Ｃｈｕａｎｇ等著、「Ｐｈｏｔｏｓｅｎｓｉｔｉｖｉｔｙ  ｏｆ  Ａｍｏｒｐｈｏｕｓ  ＩＧＺＯ  ＴＦＴｓ  ｆｏｒ  Ａｃｔｉｖｅ−Ｍａｔｒｉｘ  Ｆｌａｔ−Ｐａｎｅｌ  Ｄｉｓｐｌａｙｓ」、Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ２００９年、第４８巻、第０３Ｂ０１８−１頁〜第０３Ｂ０１８−５頁
【非特許文献３】Ｄｈａｒａｍ  Ｐａｌ  Ｇｏｓａｉｎ等著、「Ｉｎｓｔａｂｉｌｉｔｙ  ｏｆ  Ａｍｏｒｐｈｏｕｓ  Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｕｎｄｅｒ  Ｌｉｇｈｔ  Ｉｌｌｕｍｉｎａｔｉｏｎ」、ＳＩＤ  ＤＩＧＥＳＴ  ２００８年、第１２１５頁〜第１２１８頁
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、同一基板上に画素ＴＦＴおよび駆動ＴＦＴの両方を形成することができれば、ＬＣＤの小型化および低コスト化につながる。画素ＴＦＴのチャネル層としては、上述したようにａ−Ｓｉ膜が従来から広く用いられているが、その移動度が小さいため、ａ−Ｓｉ膜を画素ＴＦＴおよび駆動ＴＦＴの両方のチャネル層として適用することは困難である。
【００１４】
また、特許文献１に開示されているように、チャネル層としてａ−Ｓｉ膜を用いる逆スタガ構造のＢＣＥ型ＴＦＴを製造する場合、チャネル層としてのａ−Ｓｉ膜と、ソース電極およびドレイン電極としての金属膜との界面では、良好なコンタクト特性が得られない。このために、ａ−Ｓｉ膜と金属膜との間にｎ型低抵抗Ｓｉ半導体層（オーミックコンタックト層）を設ける必要がある。ｎ型低抵抗Ｓｉ半導体層は、例えば、ａ−Ｓｉにリン（Ｐ）のような１３族原子を添加することによって電子キャリアを増大させることによって形成される。よって、ソース電極およびドレイン電極を形成した後に、ａ−Ｓｉ膜上の不要なｎ型低抵抗Ｓｉ半導体層を除去することによってチャネル（バックチャネル）を形成する工程（ＢＣＥ工程）が必要である。この場合、チャネル層とオーミックコンタクト層とが、同じａ−Ｓｉ系材料からなる。このため、チャネル層としてのａ−Ｓｉ膜のみを残してオーミックコンタクト層のみを正確に選択的にエッチング除去することは難しい。よって、大面積の基板の場合は、エッチング（除去）プロセスの均一性不良に起因して、ＴＦＴ特性の均一性不良が生じやすく、その結果、表示むら等の不良が発生することがある。よってＴＦＴ基板の品質を安定化することが難しい。
【００１５】
特許文献２に開示されているような、移動度の高い微結晶Ｓｉまたは多結晶Ｓｉをチャネル層に用いて画素ＴＦＴおよび駆動ＴＦＴの両方を同一基板上に形成する技術においては、Ｓｉを結晶化させるために１０００℃近い高温プロセスが必要である。このため、高温アニール炉等の特別な装置が必要になる。また、石英のような高価な高耐熱性基板を必要とするため、部材コストの増大を招くとともに、石英基板の大型化が困難であるために大型サイズのＬＣＤを製造することができないという問題がある。高温アニール炉を用いての処理以外に、Ｓｉを比較的低温で多結晶化させる方法として、エキシマレーザー等をＳｉに照射するレーザーアニール法がある。レーザー照射による多結晶化Ｓｉ技術は、低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）技術として広く知られており、一般的にはプロセス温度を５００℃以下にすることができる。しかしながらこの方法では、広い面積にわたるＳｉチャネル層を均一に結晶化させるためには、レーザーを広範囲にスキャンする際に極めて精密な制御が必要となる。このため高価なレーザー照射装置の導入が必要であり、製造コストの増大を招く。また、このように結晶化Ｓｉを用いた場合でも、ａ−Ｓｉの場合と同様、ＢＣＥ工程におけるエッチング均一性が問題となり得る。
【００１６】
特許文献５および６の技術によれば、上述したように、チャネル層に酸化物半導体を用いることで、画素ＴＦＴおよび駆動ＴＦＴの両方を同一基板上に安定的に形成することができる。また、酸化物半導体としてのアモルファス酸化物は、比較的低温のプロセスで製造することができる。このため、従来のａ−Ｓｉ用の設備と同じ設備を用いることができ、よって製造コストの増大を抑えることができる。しかしながら、酸化物半導体をチャネル層に用いたＴＦＴの特性が光の影響によって劣化すること（光劣化）が指摘されている（例えば、非特許文献２および３参照）。液晶パネルの表示領域の外側の領域である額縁領域に設けられる駆動回路のＴＦＴ、すなわち駆動ＴＦＴ、の光劣化は、例えば、額縁領域を遮光することによって容易に防止することができる。一方、表示領域に画素制御用に配置されるＴＦＴ、すなわち画素ＴＦＴ、においては、背面側からのバックライト光または表面側からの外光に由来する漏れ光（迷光）がチャネル層に入光することに起因して光劣化が発生しやすい。その結果、表示不良が発生し得る。
【００１７】
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、チャネル層の材料としてａ−Ｓｉを用いたＴＦＴと酸化物半導体膜を用いたＴＦＴとの両方が一の基板上に形成された構成を有するＴＦＴ基板を、低コストかつ安定的な品質で提供することである。また他の目的は、光劣化に対する高い耐性を有したＬＣＤを提供することである。またさらに他の目的は、チャネル層としてａ−Ｓｉ膜を用いつつ、ＴＦＴを安定的な品質で提供することである。
【課題を解決するための手段】
【００１８】
本発明の薄膜トランジスタ基板は、基板と、第１のゲート電極と、第２のゲート電極と、ゲート絶縁膜と、第１の半導体層と、第１のコンタクト層と、第２のコンタクト層と、第２の半導体層と、第１の電極と、第２の電極と、画素電極と、第３の電極と、第４の電極とを有している。第１のゲート電極および第２のゲート電極は、基板上に設けられている。ゲート絶縁膜は、第１のゲート電極および第２のゲート電極上に設けられている。第１の半導体層は、ゲート絶縁膜上に設けられており、ゲート絶縁膜を介して第１のゲート電極に面しており、アモルファスシリコンからなる。第１のコンタクト層は、第１の半導体層上に配置された部分を有しており、酸化物半導体からなる。第２のコンタクト層は、第１のコンタクト層から離れて第１の半導体層上に配置された部分を有しており、酸化物半導体からなる。第２の半導体層は、ゲート絶縁膜上に設けられており、ゲート絶縁膜を介して第２のゲート電極に面しており、酸化物半導体からなる。第１の電極は第１のコンタクト層に接続されている。第２の電極は第２のコンタクト層に接続されている。画素電極は第２の電極に接続されている。第３の電極は、第２の半導体層上に配置された部分を有している。第４の電極は、第３の電極から離れて第２の半導体層上に配置された部分を有している。
【００１９】
本発明の薄膜トランジスタ基板の製造方法は、次の工程を有している。基板上に第１の導電膜が形成される。第１のゲート電極および第２のゲート電極が形成されるように第１の導電膜にパターンが付与される。第１のゲート電極および第２のゲート電極上にゲート絶縁膜が形成される。ゲート絶縁膜上にアモルファスシリコン膜が形成される。ゲート絶縁膜を介して第１のゲート電極に面する第１の半導体層が形成されるようにアモルファスシリコン膜にパターンが付与される。第１の半導体層が設けられたゲート絶縁膜上に酸化物半導体膜が形成される。酸化物半導体膜にパターンが付与される。第１の半導体層および酸化物半導体膜が設けられたゲート絶縁膜上に第２の導電膜が形成される。第２の導電膜にパターンが付与される。酸化物半導体膜にパターンを付与する工程と第２の導電膜にパターンを付与する工程とによって、酸化物半導体膜から、第１の半導体層上に配置された部分を有する第１のコンタクト層と、第１のコンタクト層から離れて第１の半導体層上に配置された部分を有する第２のコンタクト層と、ゲート絶縁膜上に設けられゲート絶縁膜を介して第２のゲート電極に面する第２の半導体層と、が形成され、かつ、第２の導電膜から、第１のコンタクト層に接続された第１の電極と、第２のコンタクト層に接続された第２の電極と、第２の半導体層上に配置された部分を有する第３の電極と、第３の電極から離れて第２の半導体層上に配置された部分を有する第４の電極と、が形成される。第２の電極に接続された画素電極が形成される。
【００２０】
本発明の液晶表示装置は、薄膜トランジスタ基板と、対向基板と、液晶層と、遮光層とを有している。薄膜トランジスタ基板は、アモルファスシリコンからなるチャネル層を有する第１のトランジスタが設けられた表示領域と、表示領域の外側に配置され、酸化物半導体からなるチャネル層を有する第２のトランジスタが設けられた額縁領域とを含む。対向基板は、薄膜トランジスタ基板と間隔を空けて対向しており、透光性を有している。液晶層は、薄膜トランジスタ基板と対向基板との間の間隔に配置されている。遮光層は、額縁領域に対向するように対向基板上に部分的に設けられている。
【００２１】
本発明の薄膜トランジスタは、基板と、第１のゲート電極と、ゲート絶縁膜と、第１の半導体層と、第１のコンタクト層と、第２のコンタクト層と、第１の電極と、第２の電極とを有している。第１のゲート電極は、基板上に設けられている。ゲート絶縁膜は、第１のゲート電極上に設けられている。第１の半導体層は、ゲート絶縁膜上に設けられており、ゲート絶縁膜を介して第１のゲート電極に面しており、アモルファスシリコンからなる。第１のコンタクト層は、第１の半導体層上に配置された部分を有しており、酸化物半導体からなる。第２のコンタクト層は、第１のコンタクト層から離れて第１の半導体層上に配置された部分を有しており、酸化物半導体からなる。第１の電極は第１のコンタクト層に接続されている。第２の電極は第２のコンタクト層に接続されている。
【発明の効果】
【００２２】
本発明の薄膜トランジスタあるいは薄膜トランジスタ基板によれば、チャネル層としてアモルファスシリコンを用いつつ、薄膜トランジスタを安定的な品質で得ることができる。
【００２３】
本発明の薄膜トランジスタ基板の製造方法によれば、薄膜トランジスタ基板を低コストかつ安定的な品質で製造することができる。
【００２４】
本発明の液晶表示装置によれば、液晶表示装置の光劣化に対する耐性を向上することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１における液晶表示装置の構成を、図２の線Ｉ−Ｉに対応する視野で概略的に示す断面図である。
【図２】図１の液晶表示装置が有する薄膜トランジスタ基板の構成を模式的に示す平面図である。
【図３】図２の薄膜トランジスタ基板に設けられた走査信号駆動回路が有する駆動電圧発生回路の例を示す回路図である。
【図４】図２の薄膜トランジスタ基板の表示領域に設けられた単位構造の構成を概略的に示す部分平面図である。
【図５】図２の薄膜トランジスタ基板の額縁領域に設けられたトランジスタの構成を概略的に示す部分断面図である。
【図６】図４の線Ａ１−Ａ２および図５の線Ｂ１−Ｂ２に沿う部分断面図である。
【図７】本発明の実施の形態１における薄膜トランジスタ基板の製造方法の一工程を、図６に対応する視野で概略的に示す部分断面図である。
【図８】本発明の実施の形態１における薄膜トランジスタ基板の製造方法の一工程を、図６に対応する視野で概略的に示す部分断面図である。
【図９】本発明の実施の形態１における薄膜トランジスタ基板の製造方法の一工程を、図６に対応する視野で概略的に示す部分断面図である。
【図１０】本発明の実施の形態１における薄膜トランジスタ基板の製造方法の一工程を、図６に対応する視野で概略的に示す部分断面図である。
【図１１】本発明の実施の形態１における薄膜トランジスタ基板の製造方法の一工程を、図６に対応する視野で概略的に示す部分断面図である。
【図１２】本発明の実施の形態１の変形例における薄膜トランジスタ基板の表示領域に設けられた単位構造の構成を、図４に対応する視野で概略的に示す部分平面図である。
【図１３】本発明の実施の形態１の変形例における薄膜トランジスタ基板の額縁領域に設けられたトランジスタの構成を、図５に対応する視野で概略的に示す部分平面図である。
【図１４】図１２の線Ａ１−Ａ２および図１３の線Ｂ１−Ｂ２に沿う部分断面図である。
【図１５】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図１６】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図１７】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図１８】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図１９】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図２０】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図２１】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図２２】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図２３】本発明の実施の形態１の変形例における薄膜トランジスタ基板の製造方法の一工程を、図１４に対応する視野で概略的に示す部分断面図である。
【図２４】本発明の実施の形態２における薄膜トランジスタ基板の構成を、図６と同様の視野で概略的に示す部分断面図である。
【図２５】本発明の実施の形態２における薄膜トランジスタ基板の製造方法の一工程を、図２４に対応する視野で概略的に示す部分断面図である。
【図２６】本発明の実施の形態２における薄膜トランジスタ基板の製造方法の一工程を、図２４に対応する視野で概略的に示す部分断面図である。
【図２７】本発明の実施の形態３における薄膜トランジスタ基板の表示領域に設けられた単位構造の構成を、図４に対応する視野で概略的に示す部分平面図である。
【図２８】本発明の実施の形態３における薄膜トランジスタ基板の額縁領域に設けられたトランジスタの構成を、図５に対応する視野で概略的に示す部分平面図である。
【図２９】図２７の線Ａ１−Ａ２および図２８の線Ｂ１−Ｂ２に沿う部分断面図である。
【図３０】本発明の実施の形態３における薄膜トランジスタ基板の製造方法の一工程を、図２９に対応する視野で概略的に示す部分断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を参照して詳しく説明する。本発明の実施の形態におけるＴＦＴは、スイッチング素子として用いられ、ＬＣＤ等のためのＴＦＴ基板において、画素用および駆動回路用に適用することができる。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２７】
＜実施の形態１＞
（ＬＣＤの構成）
図１は、本発明の実施の形態１におけるＬＣＤ５００（液晶表示装置）、特にその主要部である液晶パネル、を、図２の線Ｉ−Ｉに対応する視野で概略的に示す断面図である。図２は、図１のＬＣＤ５００が有するＴＦＴ基板１００（薄膜トランジスタ基板）の構成を模式的に示す平面図である。ＬＣＤ５００は、ＴＦＴ基板１００と、対向基板２００と、液晶層３００と、遮光層２０１と、シール材３０１とを有している。
【００２８】
ＴＦＴ基板１００は、表示領域５０と、表示領域５０の外側に配置された額縁領域６０とを有している。詳しくは後述するが、表示領域５０には、ＬＣＤ５００の各画素による表示を制御するための画素ＴＦＴが設けられている。また、額縁領域６０には、画素ＴＦＴを駆動するために、走査信号駆動回路７０を含む駆動回路が設けられている。駆動回路は駆動ＴＦＴを有している。画素ＴＦＴは、ａ−Ｓｉからなるチャネル層を有している。駆動ＴＦＴは、酸化物半導体からなるチャネル層を有している。
【００２９】
対向基板２００は、ＴＦＴ基板１００と間隔を空けて対向しており、透光性を有している。所定の間隔を維持するために、ＴＦＴ基板１００と対向基板２００との間にはスペーサ（図示せす）が設けられている。液晶層３００は、ＴＦＴ基板１００と対向基板２００との間の上記間隔に配置されており、シール材３０１によって封止されている。対向基板２００にはカラーフィルタが設けられていてよい。
【００３０】
ＴＦＴ基板１００の対向基板２００に面する表面と、対向基板２００のＴＦＴ基板１００に面する表面とには、配向膜（図示せず）が設けられている。配向膜は、液晶を配列させるためのものであり、例えばポリイミド等で構成されている。
【００３１】
遮光層２０１は、額縁領域６０に対向するように、対向基板２００上に部分的に設けられている。よって遮光層２０１は、上述した駆動ＴＦＴに、厚み方向（図１における縦方向）において対向する部分を有している。平面視における遮光層２０１の形状は、ＴＦＴ基板１００の額縁領域６０と同様のものであってよい。遮光層２０１は、表示領域５０の周辺からの光がＬＣＤ５００の表示画像に影響しないようにするための遮光のための機能を有している。さらに本実施の形態においては、遮光層２０１は、額縁領域６０に設けられた駆動ＴＦＴのチャネル層へ、ＬＣＤ５００の表面側からの外光に由来する漏れ光などの光が入射することを防止する機能を有している。
【００３２】
なお対向基板２００は、ＴＦＴ基板１００の表示領域に対向するように、ブラックマトリクス（図示せず）を有している。ブラックマトリクスは遮光層２０１と一括して形成され得る。ＬＣＤ５００にはさらに、上述した構造を有する液晶パネルの外側に、偏光板、位相差板、およびバックライトユニット等が設けられていてよい。
【００３３】
（ＴＦＴ基板の構成）
まずＴＦＴ基板１００の構成の概要について、以下に説明する。なお本実施の形態においては、ＴＦＴ基板１００は、光透過型のＴＮ方式またはＶＡ方式に代表される縦電界駆動方式のＬＣＤ用に用いられるものとして説明する。
【００３４】
ＴＦＴ基板１００（図２）は、前述したように、表示領域５０と、その外側に配置された額縁領域６０とを有している。
【００３５】
表示領域５０は、マトリクス状に配置された複数の画素を有している。各画素は、画素領域ＰＸと、画素トランジスタ領域ＰＴとを有している。画素トランジスタ領域ＰＴには画素ＴＦＴ３０（第１のトランジスタ）が設けられている。画素ＴＦＴ３０のチャネル層は、後述するように、光劣化に対して高い耐性を有する半導体であるａ−Ｓｉからなる。これにより表示の品質および信頼性が高められる。表示領域５０には、複数のゲート配線１０２と複数のソース配線１１２とが互いに交差するように配置されており、典型的には互いに直交するように配置されている。上述したマトリクス状の配置は、ゲート配線１０２とソース配線１１２との交差部の配置に対応している。
【００３６】
額縁領域６０には、画素ＴＦＴ３０を駆動するための駆動回路が設けられている。当該駆動回路は、外付けのＩＣの実装によってではなく、成膜およびパターニング等の半導体プロセス技術によってＴＦＴ基板１００の基板１上に設けられている。これにより額縁領域６０の面積を小さくすることができる。駆動回路に用いられるＴＦＴに要求される性能に鑑みて、そのチャネル層は、高い移動度を有する必要があり、本実施の形態においては酸化物半導体からなる。駆動回路は、上述した走査信号駆動回路７０に加えて、表示信号駆動回路８０を含む。走査信号駆動回路７０は、ゲート配線１０２に駆動電圧を与える。表示信号駆動回路８０は、ソース配線１１２に駆動電圧を与える。走査信号駆動回路７０により選択的に電流が流される１本のゲート配線と、表示信号駆動回路８０により選択的に電流が流される１本のソース配線との交点に存在する画素に設けられた画素ＴＦＴ３０が、オン状態とされ、かつソース電流の供給を受ける。その結果、この画素ＴＦＴ３０に接続された画素電極１７に電荷が蓄積される。
【００３７】
図３は、走査信号駆動回路７０が有する複数の駆動電圧発生回路ＳＣの各々の例を示す回路図である。駆動電圧発生回路ＳＣは、駆動ＴＦＴ４０〜４２（第２のトランジスタ）を有している。表示信号駆動回路８０も同様の構成を有している。ここで、駆動ＴＦＴの電流はドレイン電極からソース電極に流れるものとする。駆動ＴＦＴ４０において、ドレインにはクロック信号ＣＬＫが与えられる。駆動ＴＦＴ４１において、ソースには接地電位ＶＳＳが与えられ、ドレインには駆動ＴＦＴ４０のソースが接続されている。駆動ＴＦＴ４２において、ドレインには電源電位ＶＤＤが与えられ、ソースには駆動ＴＦＴ４０のゲートが接続されている。駆動ＴＦＴ４２のソースは、駆動ＴＦＴ４０と駆動ＴＦＴ４１との間の接続ノードＮ１にキャパシタＣ１を介して接続されている。接続ノードＮ１は、駆動電圧発生回路ＳＣの出力ノードとして機能し、対応するゲート配線１０２またはソース配線１１２に駆動電圧を与える。具体的には、駆動ＴＦＴ４２のゲートに与えられる信号によって、駆動ＴＦＴ４２がオンすることで、駆動ＴＦＴ４０がオン状態となる。これにより、クロック信号ＣＬＫが接続ノードＮ１から出力される。また、駆動ＴＦＴ４１のゲートに与えられる信号によって、駆動ＴＦＴ４１がオンすることで、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。
【００３８】
本実施の形態では、前述したように、画素ＴＦＴ３０のチャネル層には、光劣化に対して高い耐性を有する半導体であるａ−Ｓｉが用いられている。これにより、表示特性の安定したＬＣＤ５００が得られる。また駆動ＴＦＴ４０〜４２のチャネル層には、高い移動度を有する半導体である酸化物半導体が用いられている。これにより、安定して動作可能な走査信号駆動回路７０および表示信号駆動回路８０が得られる。さらに、走査信号駆動回路７０および表示信号駆動回路８０の面積を小さくすることができる。よって、走査信号駆動回路７０および表示信号駆動回路８０の製造コストを抑制することができ、かつ、額縁領域６０の面積を小さくすることで狭額縁のＬＣＤ５００を作製することができる。
【００３９】
次にＴＦＴ基板１００の構成の詳細について、以下に説明する。図４は、ＴＦＴ基板１００（図２）の表示領域５０に設けられた単位構造の構成を概略的に示す部分平面図である。各単位構造には画素ＴＦＴ３０が設けられている。図５は、ＴＦＴ基板１００の額縁領域６０に含まれる駆動トランジスタ領域ＤＴに設けられた駆動ＴＦＴ４０の構成を概略的に示す部分断面図である。駆動ＴＦＴ４１、４２（図３）の構成は、駆動ＴＦＴ４０とほぼ同様であるため、その説明は省略する。図６は、線Ａ１−Ａ２（図４）および線Ｂ１−Ｂ２（図５）に沿う部分断面図である。なお、図４および図５の平面図においては、図を見やすくするために、絶縁体からなる構成が図示されておらず、かつハッチングが用いられている。
【００４０】
ＴＦＴ基板１００は、基板１と、基板１上の積層構造とを有している。この積層構造は、基板１上において順に、第１の導電膜Ｍ１と、ゲート絶縁膜５と、アモルファスシリコン膜Ｓ１と、酸化物半導体膜Ｓ２と、第２の導電膜Ｍ２と、画素電極１７と、保護絶縁膜１５とを有している。
【００４１】
基板１は絶縁基板である。基板１は、本実施の形態においては、透光性を有し、好ましくは透明基板である。例えば、基板１はガラス基板である。
【００４２】
第１の導電膜Ｍ１は、第１のゲート電極２と、第２のゲート電極３と、共通電極４とを、パターンとして含む。よって、第１のゲート電極２と、第２のゲート電極３と、共通電極４とは、導電体からなり、典型的には共通の導電体からなる。当該導電体は、金属からなることが好ましく、ここで「金属」は合金であってもよい。典型的には、第１のゲート電極２と、第２のゲート電極３と、共通電極４とは、同一の材料からなる。第１の導電膜Ｍ１は遮光性を有している。第１の導電膜Ｍ１は基板１上に直接設けられている。よって、第１のゲート電極２と、第２のゲート電極３と、共通電極４との各々は、基板１上に直接設けられている。第１のゲート電極２は、画素ＴＦＴ３０が形成される領域に形成されており、画素ＴＦＴ３０のゲート電極として機能する。第２のゲート電極３は、駆動ＴＦＴ４０が形成される領域に形成されており、駆動ＴＦＴ４０のゲート電極として機能する。共通電極４は基板１上に第１のゲート電極２および第２のゲート電極３から離れて設けられている。
【００４３】
ゲート絶縁膜５は、第１のゲート電極２および第２のゲート電極３上に設けられている。具体的には、ゲート絶縁膜５は、第１のゲート電極２および第２のゲート電極３等を被覆するように、基板１の全体上に形成されている。ゲート絶縁膜５は、第１のゲート電極２および第２のゲート電極３の各々にとってのゲート絶縁膜として機能する部分を有する絶縁膜であり、図示されているように、当該部分以外の他の部分をさらに有していてよい。
【００４４】
アモルファスシリコン膜Ｓ１は、第１の半導体層７をパターンとして含む。よって第１の半導体層７はアモルファスシリコンからなる。
【００４５】
酸化物半導体膜Ｓ２は、ソースコンタクト層９ａ（第１のコンタクト層）と、ドレインコンタクト層９ｂ（第２のコンタクト層）と、第２の半導体層１０とをパターンとして含む。よって、ソースコンタクト層９ａと、ドレインコンタクト層９ｂと、第２の半導体層１０とは、酸化物半導体からなる。ソースコンタクト層９ａ、ドレインコンタクト層９ｂ、および第２の半導体層１０は、好ましくは、共通して少なくとも１つの種類の金属元素を含み、より好ましくは、同じ種類の金属酸化物からなり、さらにより好ましくは、実質的に同じ材料からなる。ここで「同じ種類の金属酸化物」とは、含有される金属元素の種類が共通である酸化物のことである。
【００４６】
アモルファスシリコン膜Ｓ１のパターンとしての第１の半導体層７は、ゲート絶縁膜５上に設けられており、ゲート絶縁膜５を介して第１のゲート電極２に面している。これにより第１の半導体層７は、画素ＴＦＴ３０に含まれ、そのチャネル層として機能する。酸化物半導体膜Ｓ２のパターンとしての第２の半導体層１０は、ゲート絶縁膜５上に設けられており、ゲート絶縁膜５を介して第２のゲート電極３に面している。これにより第２の半導体層１０は、駆動ＴＦＴ４０に含まれ、そのチャネル層として機能する。第２の半導体層１０は、ゲート絶縁膜５上に直接配置されていてよい。平面視において（上方から見て）、ゲート絶縁膜５上で、第１のゲート電極２と重なる領域の一部にアモルファスシリコン膜Ｓ１の第１の半導体層７が形成され、第２のゲート電極３と重なる領域の一部に酸化物半導体膜Ｓ２の第２の半導体層１０が形成されている。
【００４７】
ソースコンタクト層９ａおよびドレインコンタクト層９ｂの各々は、第１の半導体層７上に配置された部分を有している。ソースコンタクト層９ａとドレインコンタクト層９ｂとは、第１の半導体層７上において互いに離れている。平面視において、第１の半導体層７のうちソースコンタクト層９ａとドレインコンタクト層９ｂとの間の部分がチャネル領域（バックチャネル領域）ＣＬ１としての機能を有している。
【００４８】
第２の導電膜Ｍ２は、第１のソース電極１１（第１の電極）と、第１のドレイン電極１２（第２の電極）と、第２のソース電極１３（第３の電極）と、第２のドレイン電極１４（第４の電極）とをパターンとして含む。よって、第１のソース電極１１と、第１のドレイン電極１２と、第２のソース電極１３と、第２のドレイン電極１４とは、導電体からなり、好ましくは金属からなる。なお「金属」は合金であってもよい。典型的には、第１のソース電極１１と、第１のドレイン電極１２と、第２のソース電極１３と、第２のドレイン電極１４とは、同一の材料からなる。第２の導電膜Ｍ２は遮光性を有している。
【００４９】
平面視において、第１のソース電極１１は、ソースコンタクト層９ａの一部領域と重なるように形成されており、第１のドレイン電極１２は、ドレインコンタクト層９ｂの一部領域と重なるように形成されている。また第２のソース電極１３および第２のドレイン電極１４は、第２の半導体層１０の一部領域と重なるように形成されており、これらは第２の半導体層１０上において互いに離れて配置されている。第２の半導体層１０のうち第２のソース電極１３と第２のドレイン電極１４との間の部分がチャネル領域（バックチャネル領域）ＣＬ２としての機能を有している。
【００５０】
第１のソース電極１１はソースコンタクト層９ａに接続されている。これにより、第１のソース電極１１は、ソースコンタクト層９ａを介して第１の半導体層７に電気的に接続されている。同様に、第１のドレイン電極１２はドレインコンタクト層９ｂに接続されている。これにより、第１のドレイン電極１２は、ドレインコンタクト層９ｂを介して第１の半導体層７に電気的に接続されている。第１のソース電極１１および第１のドレイン電極１２のそれぞれは、ソースコンタクト層９ａおよびドレインコンタクト層９ｂを介して第１の半導体層７にオーミックに接続されている。すなわち、ソースコンタクト層９ａおよびドレインコンタクト層９ｂはオーミックコンタクト層としての機能を有している。当該機能を十分に得る上で、ソースコンタクト層９ａおよびドレインコンタクト層９ｂは、１×１０１２ｃｍ−３以上１×１０１９ｃｍ−３以下の電子キャリア密度を有するｎ型半導体からなることが好ましい。
【００５１】
第２のソース電極１３は、第２の半導体層１０上に配置された部分を有している。第２のドレイン電極１４は、第２のソース電極１３から離れて第２の半導体層１０上に配置された部分を有している。第２のソース電極１３および第２のドレイン電極１４の各々は、図６に示されているように、第２の半導体層１０に直接接続されている。第２の半導体層１０は、第１の半導体層７とは異なり酸化物半導体からなり、よってオーミックコンタクト層なしに、第２のソース電極１３および第２のドレイン電極１４との良好な電気的接続が得られる。
【００５２】
保護絶縁膜１５は、第２の導電膜Ｍ２までの積層構造が設けられた基板１上に設けられている。保護絶縁膜１５には、第１のドレイン電極１２に達するコンタクトホール１６が設けられている。コンタクトホール１６は、平面視において第１のドレイン電極１２の表面の一部が露出するように保護絶縁膜１５に設けられた開口である。
【００５３】
画素電極１７は透明導電膜からなる。画素電極１７は、保護絶縁膜１５上に設けられており、コンタクトホール１６で第１のドレイン電極１２に接続されている。画素電極１７は、平面視（図４）において、画素領域ＰＸに配置されている。平面視（図４）において、画素電極１７は共通電極４と重なった部分を有しており、断面視（図６）において画素電極１７はゲート絶縁膜５および保護絶縁膜１５によって共通電極４から隔てられている。これにより画素電極１７には保持容量が設けられている。
【００５４】
（画素ＴＦＴの構成）
上記の説明と重複するが、特に画素ＴＦＴ３０（薄膜トランジスタ）に着目して、その構造を、以下に説明する。画素ＴＦＴ３０は、基板１と、第１のゲート電極２と、ゲート絶縁膜５と、第１の半導体層７と、ソースコンタクト層９ａと、ドレインコンタクト層９ｂと、第１のソース電極１１と、第１のドレイン電極１２とを有している。第１のゲート電極２は、基板１上に設けられている。ゲート絶縁膜５は、第１のゲート電極２上に設けられている。第１の半導体層７は、ゲート絶縁膜５上に設けられており、ゲート絶縁膜５を介して第１のゲート電極２に面しており、ａ−Ｓｉからなる。ソースコンタクト層９ａは、第１の半導体層７上に配置された部分を有しており、酸化物半導体からなる。ドレインコンタクト層９ｂは、ソースコンタクト層９ａから離れて第１の半導体層７上に配置された部分を有しており、酸化物半導体からなる。第１のソース電極１１はソースコンタクト層９ａに接続されている。第１のドレイン電極１２はドレインコンタクト層９ｂに接続されている。
【００５５】
（ＴＦＴ基板の製造方法）
図７〜図１１は、ＴＦＴ基板１００の製造方法を、図６に対応する視野で、工程順に概略的に示す部分断面図である。
【００５６】
図７を参照して、まず、ガラス基板等の透明性絶縁基板である基板１が準備される。次に、基板１が洗浄液または純水を用いて洗浄される。次に、基板１の一方の主面（図中、上面）の全体上に、第１の導電膜Ｍ１が形成される。第１の導電膜Ｍ１の材料は、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属であってよく、これらの金属元素を主成分として他の元素を１種類以上添加した合金であってもよい。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また第１の導電膜Ｍ１は、これらの金属の層または合金の層を２層以上含む積層構造を有してもよい。これらの金属または合金を用いることによって、５０μΩｃｍ以下の比抵抗値を有する導電膜を得ることができる。例えば、厚み０．６ｍｍの基板１上に、アルゴン（Ａｒ）ガスを用いたスパッタリング法によって、第１の導電膜Ｍ１として、厚み２００ｎｍのＣｕ膜が形成される。
【００５７】
次に、第１のゲート電極２、第２のゲート電極３および共通電極４が形成されるように、第１の導電膜Ｍ１にパターンが付与される。具体的には、第１の導電膜Ｍ１上にフォトレジスト材が塗布され、１回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとして第１の導電膜Ｍ１がエッチングによりパターニングされる。このエッチングは、例えば、過硫酸アンモニウム（Ammonium peroxodisulfate）系溶液を用いたウエットエッチングによって行われる。過硫酸アンモニウム系溶液は、例えば、０．３重量％濃度の過硫酸アンモニウム水溶液を用いて準備される。その後、フォトレジストパターンを除去することで、図７に示される構造が得られる。
【００５８】
図８を参照して、第１のゲート電極２、第２のゲート電極３、および共通電極４上に、ゲート絶縁膜５が形成される。例えば、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて厚み４００ｎｍの窒化シリコン（ＳｉＮ）膜が成膜される。
【００５９】
次に、ゲート絶縁膜５上にアモルファスシリコン膜Ｓ１が形成される。例えば、厚み１００ｎｍのアモルファスシリコン膜Ｓ１がＣＶＤ法によって成膜される。
【００６０】
次に、ゲート絶縁膜５を介して第１のゲート電極２に面する第１の半導体層７が形成されるように、アモルファスシリコン膜Ｓ１にパターンが付与される。言い換えれば、２回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとしてアモルファスシリコン膜Ｓ１がエッチングによりパターニングされる。このエッチングは、例えば、フッ素原子を含むガスである六フッ化硫黄（ＳＦ６）ガスと、塩化水素（ＨＣｌ）ガスとを含むエッチングガスを用いたドライエッチングによって行われる。その後、フォトレジストパターンを除去することで、図８に示される構造が得られる。
【００６１】
図９を参照して、第１の半導体層７が設けられたゲート絶縁膜５上に酸化物半導体膜Ｓ２が形成される。酸化物半導体膜Ｓ２の材料としては、ＩｎとＧａとＺｎとを含む酸化物（例えば、ＩｎＧａＺｎＯ）を用い得る。例えば、原子組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（すなわち、組成Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ））を有するＩｎＧａＺｎＯターゲットを用いたスパッタリング法により、厚み５０ｎｍのＩｎＧａＺｎＯ膜が形成される。なおＩｎＧａＺｎＯ膜は、電子キャリアを有するｎ型半導体である。
【００６２】
次に、酸化物半導体膜Ｓ２にパターンを付与する工程によって、酸化物半導体膜Ｓ２から、第１の半導体層７上に配置された部分を有するソースコンタクト層９ａと、ソースコンタクト層９ａから離れて第１の半導体層７上に配置された部分を有するドレインコンタクト層９ｂと、ゲート絶縁膜５上に設けられゲート絶縁膜５を介して第２のゲート電極３に面する第２の半導体層１０とが形成される。第１の半導体層７のうち、平面視においてソースコンタクト層９ａとドレインコンタクト層９ｂとの間で露出された部分がチャネル領域ＣＬ１となる。具体的には、３回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとして、酸化物半導体膜Ｓ２がエッチングによりパターニングされる。例えば、酸化物半導体膜Ｓ２としてのＩｎＧａＺｎＯ膜のエッチングが、５重量％濃度のシュウ酸（ジカルボン酸：Oxalic acid）水溶液を用いたウエットエッチングによって行われる。シュウ酸水溶液の酸性の程度は比較的低いので、通常のシュウ酸系溶液のエッチャントは、酸化物半導体膜Ｓ２をエッチングするがアモルファスシリコン膜Ｓ１はエッチングしない。これにより、十分なエッチング選択比が確保される。よって、基板１が大型であることによってエッチングむらが生じやすい場合であっても、チャネル領域ＣＬ１を高い均一性で形成することができる。その後、フォトレジストパターンを除去することで、図９に示された構造が得られる。
【００６３】
図１０を参照して、第１の半導体層７および酸化物半導体膜Ｓ２が設けられたゲート絶縁膜５上に、第２の導電膜Ｍ２が形成される。例えば、Ａｒガスを用いたスパッタリング法で厚み２００ｎｍのＣｕ膜が成膜される。
【００６４】
次に、第２の導電膜Ｍ２にパターンを付与する工程によって、第２の導電膜Ｍ２から、ソースコンタクト層９ａに接続された第１のソース電極１１と、ドレインコンタクト層９ｂに接続された第１のドレイン電極１２と、第２の半導体層１０上に配置された部分を有する第２のソース電極１３と、第２のソース電極１３から離れて第２の半導体層１０上に配置された部分を有する第２のドレイン電極１４とが形成される。第２の半導体層１０のうち、平面視において第２のソース電極１３と第２のドレイン電極１４との間で露出された部分がチャネル領域ＣＬ２となる。具体的には、４回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとして、第２の導電膜Ｍ２がエッチングによりパターニングされる。このエッチングは、例えば、第１の導電膜Ｍ１のエッチングと同様に、過硫酸アンモニウム系溶液によるウエットエッチングによって行われる。その後、フォトレジストパターンを除去することで、図１０に示される構造が得られる。
【００６５】
図１１を参照して、パターニングされた第２の導電膜Ｍ２までの積層構造が設けられた基板１上において、絶縁膜の成膜と、そのパターニングとが行われる。これにより、コンタクトホール１６を有する保護絶縁膜１５が形成される。例えば、厚み１００ｎｍのＳｉＯ膜と厚み２００ｎｍのＳｉＮ膜とがこの順にＣＶＤ法で成膜され、続いてこの積層膜に対するパターニングが行われる。
【００６６】
具体的には、５回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとして、ＳｉＯ膜およびＳｉＮ膜の積層膜がエッチングによりパターニングされる。このエッチングは、例えば、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）が添加されたエッチングガスを用いたドライエッチングによって行われる。その後、フォトレジストパターンを除去することで、図１１に示される構造が得られる。
【００６７】
再び図６を参照して、コンタクトホール１６を有する保護絶縁膜１５が設けられた基板１上において、導電膜の成膜と、そのパターニングとが行われる。これにより、第１のドレイン電極１２に接続された画素電極１７が形成される。
【００６８】
具体的には、光透過性の酸化物系導電膜であるＩＴＯ膜が成膜される。ＩＴＯ膜は、酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）との混合酸化物膜であり、混合比は、例えばＩｎ２Ｏ３：ＳｎＯ２＝９０：１０（重量％）である。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、非晶質状態で成膜が行われてもよい。例えば、プロセスガスとして、Ａｒガスと、水素原子を含むガス（例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）など）との混合ガスを用いたスパッタリング法によって、厚み１００ｎｍの非晶質ＩＴＯ膜が成膜される。その後、６回目の写真製版工程でフォトレジストパターンが形成され、当該フォトレジストパターンをマスクとして、非晶質ＩＴＯ膜がエッチングによりパターニングされる。このエッチングは、例えば、シュウ酸を含む溶液を用いたウエットエッチングによって行われる。その後、フォトレジストパターンを除去することで、図６に示される構造が得られる。すなわち、透光性の画素電極１７が画素領域ＰＸに形成される。画素電極１７は、コンタクトホール１６を通して第１のドレイン電極１２に直接接続される。
【００６９】
以上のように、基板１上での計６回の写真製版工程で、チャネル層としてアモルファスシリコン膜Ｓ１を有する画素ＴＦＴ３０と、チャネル層として酸化物半導体膜Ｓ２を有する駆動ＴＦＴ４０とを含むＴＦＴ基板１００を作製することができる。
【００７０】
なお、上記製造方法においては、保護絶縁膜１５としてＳｉＯ膜およびＳｉＮ膜の積層膜が形成されるが、保護絶縁膜１５の材料はこれに限定されない。例えば、ＳｉＮ膜、ＳｉＯ膜もしくはＳｉＯＮ膜の単層膜が形成されてもよく、ＳｉＮ膜とＳｉＯ膜とを含む２層以上の積層膜が形成されてもよい。
【００７１】
（ＬＣＤの製造方法）
図１を参照して、ＴＦＴ基板１００の表面に、配向膜およびスペーサ（図示せず）が形成される。次に、別途作製した、カラーフィルタおよび配向膜等を備えた対向基板２００が、ＴＦＴ基板１００と対向して貼り合わされる。この際、スペーサ（図示せず）によってＴＦＴ基板と対向基板との間に間隙が形成される。その間隙に液晶が、シール材３０１を用いて封止される。これによって液晶表示パネルが作製される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等（図示せず）が配設される。これによってＬＣＤ５００が完成する。
【００７２】
（効果のまとめ）
本実施の形態のＴＦＴ基板１００（図６）によれば、第１に、画素ＴＦＴ３０において、ａ−Ｓｉからなるチャネル層としての第１の半導体層７と、酸化物半導体からなるソースコンタクト層９ａおよびドレインコンタクト層９ｂと、ソースコンタクト層９ａおよびドレインコンタクト層９ｂのそれぞれに接続された第１のソース電極１１および第１のドレイン電極１２とが設けられている。チャネル層としての第１の半導体層７の材料であるａ−Ｓｉのエッチングレートに対する、ソースコンタクト層９ａおよびドレインコンタクト層９ｂの材料である酸化物半導体のエッチングレートの比は、容易に高くすることができる。これにより、チャネル層上でのコンタクト層のパターニング、すなわちＢＣＥ工程（図９）、を、高い均一性で容易に行うことができる。これにより、画素ＴＦＴ３０の特性の均一性が向上し、かつＴＦＴ基板１００の品質が安定化される。よって、これを用いたＬＣＤ５００（図１）の表示の均一性が向上し、かつその品質が安定化される。
【００７３】
第２に、ＴＦＴ基板１００には、画素ＴＦＴ３０に加えてさらに、チャネル層として第２の半導体層１０を有する他のトランジスタが設けられている。第２の半導体層１０は、ソースコンタクト層９ａおよびドレインコンタクト層９ｂと同様に、酸化物半導体からなる。これにより、第２の半導体層１０と、ソースコンタクト層９ａおよびドレインコンタクト層９ｂとを形成するための工程が簡素化される。よって、ＴＦＴ基板１００を低コストで製造することができる。さらに、このトランジスタは、チャネル層の材料として、アモルファスシリコンの移動度に比して高い移動度を有する酸化物半導体を用いているので、高い性能を有している。よってこのトランジスタは、画素ＴＦＴ３０を駆動するためのＴＦＴ、すなわち駆動ＴＦＴ４０、として用いることができる。よって、ＴＦＴ基板１００の基板１上に画素ＴＦＴ３０と駆動ＴＦＴ４０との両方を形成することができる。
【００７４】
以上から、画素ＴＦＴ３０と駆動ＴＦＴ４０との両方が一の基板１上に形成された構成を有するＴＦＴ基板１００を、低コストかつ安定的な品質で得ることができる。
【００７５】
画素ＴＦＴ３０は表示領域５０に配置されているので、画素ＴＦＴ３０への光の入射を完全に避けることは困難である。本実施の形態によれば、画素ＴＦＴ３０のチャネル層としての第１の半導体層７は、光劣化に対して高い耐性を有する半導体であるａ−Ｓｉからなる。よって、光劣化に起因しての画素ＴＦＴ３０の劣化を防止することができる。
【００７６】
ソースコンタクト層９ａ、ドレインコンタクト層９ｂ、および第２の半導体層１０は、共通して少なくとも１つの種類の金属元素を含む。これにより、これらの層を、当該金属元素の酸化物からなる一の酸化物半導体膜Ｓ２に対するパターニングによって形成することができる。よって、ＴＦＴ基板１００の製造コストを、より低減することができる。なお、一の酸化物半導体膜Ｓ２から形成された複数のパターンの各々の組成は、酸化物半導体膜Ｓ２の成膜後のプロセスの影響によって意図的または非意図的に若干の変化を受け得るが、少なくとも、上述したように、共通して少なくとも１つの種類の金属元素が含まれる。またこの変動は、酸素または水素などの非金属元素に関するものであることが多く、この場合、各パターンは同じ種類の金属酸化物からなる。またこのような変動が十分に小さければ、各パターンは実質的に同じ材料からなるといえる。
【００７７】
第２の半導体層１０はゲート絶縁膜５上に直接配置されている。これにより、チャネル層としての第２の半導体層１０が、ゲート電極構造に隣接して配置される。よって、チャネル層として第２の半導体層１０を用いるトランジスタの性能を高めることができる。
【００７８】
第１のソース電極１１および第１のドレイン電極１２のそれぞれは、ソースコンタクト層９ａおよびドレインコンタクト層９ｂを介して第１の半導体層７にオーミックに接続されている。これにより、第１の半導体層７に第１のソース電極１１および第１のドレイン電極１２を電気的に良好に接続することができる。具体的には、ソースコンタクト層９ａおよびドレインコンタクト層９ｂは、１×１０１２ｃｍ−３以上１×１０１９ｃｍ−３以下の電子キャリア密度を有するｎ型半導体からなる。これにより、ソースコンタクト層９ａおよびドレインコンタクト層９ｂのそれぞれを介して第１のソース電極１１および第１のドレイン電極１２を第１の半導体層７にオーミックに接続することができる。
【００７９】
本実施の形態のＴＦＴ基板１００（図６）の製造方法によれば、第１に、画素ＴＦＴ３０として、ａ−Ｓｉからなるチャネル層としての第１の半導体層７と、酸化物半導体からなるソースコンタクト層９ａおよびドレインコンタクト層９ｂと、ソースコンタクト層９ａおよびドレインコンタクト層９ｂのそれぞれに接続された第１のソース電極１１および第１のドレイン電極１２とを有する構造が形成される。画素ＴＦＴ３０のチャネル層の材料であるａ−Ｓｉのエッチングレートに対する、ソースコンタクト層９ａおよびドレインコンタクト層９ｂの材料である酸化物半導体のエッチングレートの比は、容易に高くすることができる。これにより、チャネル層上でのソースコンタクト層９ａおよびドレインコンタクト層９ｂのパターニング、すなわちＢＣＥ工程（図９）、を、高い均一性で容易に行うことができる。よって、画素ＴＦＴ３０の特性の均一性が向上する。よってＴＦＴ基板１００の品質が安定化される。
【００８０】
第２に、ＴＦＴ基板１００には、画素ＴＦＴ３０に加えてさらに、チャネル層として第２の半導体層１０を有する他のトランジスタが形成される。第２の半導体層１０とソースコンタクト層９ａとドレインコンタクト層９ｂとは、酸化物半導体膜Ｓ２にパターンを付与することによって一括して形成される。これにより、第２の半導体層１０とソースコンタクト層９ａとドレインコンタクト層９ｂとを形成するための工程が簡素化される。よって、ＴＦＴ基板１００を低コストで製造することができる。さらに、上記の他のトランジスタは、チャネル層の材料として、ａ−Ｓｉの移動度に比して高い移動度を有する酸化物半導体を用いているので、高い性能を有している。よってこのトランジスタは、画素ＴＦＴ３０を駆動するためのトランジスタ、すなわち駆動ＴＦＴ４０、として用いることができる。よって、ＴＦＴ基板１００の基板１上に、画素ＴＦＴ３０と駆動ＴＦＴ４０との両方を形成することができる。
【００８１】
以上から、画素ＴＦＴ３０と駆動ＴＦＴ４０との両方が一の基板１上に形成された構成を有するＴＦＴ基板１００を、低コストかつ安定的な品質で製造することができる。
【００８２】
本実施の形態のＬＣＤ５００（図１）は、酸化物半導体からなるチャネル層を有する駆動ＴＦＴ４０（図５）を額縁領域６０（図２）に有するＴＦＴ基板１００を有している。これにより、駆動ＴＦＴを有する外付けの部品をＴＦＴ基板１００上に実装する必要がない。よって、表示領域５０の大きさは維持しつつ、ＴＦＴ基板１００を小型化することができる。さらに、画素ＴＦＴ３０のチャネル層はａ−Ｓｉからなるので、光劣化に対する高い耐性を有している。また、駆動ＴＦＴ４０の光劣化が、対向基板２００上に設けられた遮光層２０１によって防止される。以上から、光劣化に対する高い耐性を有するＬＣＤ５００の大きさを小型化することができる。
【００８３】
＜実施の形態１の変形例＞
上記本実施の形態１のＴＦＴ基板１００は計６回の写真製版工程で作製することができるが、本変形例は、より少ない計５回の写真製版工程で作製することができるＴＦＴ基板１００Ｖ（薄膜トランジスタ基板）（図１４）およびその製造方法を提供するものである。
【００８４】
（構成）
図１２は、ＴＦＴ基板１００Ｖの表示領域５０Ｖに設けられた単位構造の構成を概略的に示す部分平面図である。各単位構造には画素ＴＦＴ３０Ｖが設けられている。図１３は、ＴＦＴ基板１００Ｖの額縁領域６０Ｖ（図１４）に含まれる駆動トランジスタ領域ＤＴに設けられた駆動ＴＦＴ４０Ｖの構成を概略的に示す部分断面図である。本変形例においては、駆動ＴＦＴ４０Ｖの構成が、駆動ＴＦＴ４０〜４２（図３）の構成として用いられる。図１４は、線Ａ１−Ａ２（図１２）および線Ｂ１−Ｂ２（図１３）に沿う部分断面図である。なお、図１２および図１３の平面図においては、図を見やすくするために、絶縁体からなる構成が図示されておらず、かつハッチングが用いられている。
【００８５】
本実施の形態においても実施の形態１と同様に、ソースコンタクト層９ａとドレインコンタクト層９ｂと第２の半導体層１０とを複数のパターンとして有する酸化物半導体膜Ｓ２上に、第１のソース電極１１と第１のドレイン電極１２と第２のソース電極１３と第２のドレイン電極１４とを複数のパターンとして有する第２の導電膜Ｍ２が配置されている。ただし本実施の形態においては、第２の導電膜Ｍ２の縁は、酸化物半導体膜Ｓ２の縁から離れて酸化物半導体膜Ｓ２上に配置されている。具体的には、第１のソース電極１１は、その縁が、ソースコンタクト層９ａの縁から離れてソースコンタクト層９ａの上に配置されている。また第１のドレイン電極１２は、その縁が、ドレインコンタクト層９ｂの縁から離れてドレインコンタクト層９ｂの上に配置されている。また第２のソース電極１３および第２のドレイン電極１４は、その縁が、第２の半導体層１０の縁から離れて第２の半導体層１０の上に配置されている。
【００８６】
このため本実施の形態においては、酸化物半導体膜Ｓ２の第２の半導体層１０は、実施の形態１（図５）に示されているような孤立した島状のパターン（島化パターン）ではなく、平面視（図１３）において第２のソース電極１３および第２のドレイン電極１４の延在方向に沿って第２のゲート電極３上を横断するパターンである。したがって、図１４の断面構成に示されるように、第２のゲート電極３による段差部分の上には、第２のソース電極１３および第２のドレイン電極１４が、ゲート絶縁膜５だけでなく酸化物半導体膜Ｓ２をも介して配置されている。このような断面構成によって、第２のソース電極１３および第２のドレイン電極１４の、上記段差部分におけるカバレッジ不良に起因しての意図しない断線（段差切れ不良）の発生を、防止または抑制することができる。
【００８７】
また、図１２の平面視において２点鎖線で示されているように、第１のソース電極１１およびソース配線１１２の下方に、これらの形状と概略同じ形状で、かつ縁が若干外側にはみ出した態様で、ソースコンタクト層９ａが設けられている。これにより、ゲート配線１０２との交差部におけるソース配線１１２の段差切れ不良の発生を防止または抑制することができる。
【００８８】
（製造方法）
図１５〜図２３は、ＴＦＴ基板１００Ｖ（図１４）の製造方法を、図１４に対応する視野で、工程順に概略的に示す部分断面図である。
【００８９】
図１５を参照して、実施の形態１の図７の工程と同様の工程が行われる。すなわち、基板１の一方の主面（図中、上面）の全体上に第１の導電膜Ｍ１が形成される。そして、第１のゲート電極２、第２のゲート電極３および共通電極４が形成されるように、１回目の写真製版工程を用いて第１の導電膜Ｍ１にパターンが付与される。
【００９０】
図１６を参照して、実施の形態１の図８の工程と同様の工程が行われる。すなわち、第１のゲート電極２、第２のゲート電極３、および共通電極４上に、ゲート絶縁膜５が形成される。そしてゲート絶縁膜５上にアモルファスシリコン膜Ｓ１が形成される。次に、ゲート絶縁膜５を介して第１のゲート電極２に面する第１の半導体層７が形成されるように、２回目の写真製版工程を用いてアモルファスシリコン膜Ｓ１にパターンが付与される。
【００９１】
図１７を参照して、実施の形態１と同様に、第１の半導体層７が設けられたゲート絶縁膜５上に酸化物半導体膜Ｓ２が形成される。その後、本実施の形態においては、酸化物半導体膜Ｓ２をパターニングすることなく、酸化物半導体膜Ｓ２上に第２の導電膜Ｍ２が形成される。第２の導電膜Ｍ２の成膜方法は、実施の形態１と同様であってよい。
【００９２】
次に、酸化物半導体膜Ｓ２にパターンを付与する工程と、第２の導電膜Ｍ２にパターンを付与する工程とが行われる。この工程について、以下に説明する。
【００９３】
図１８を参照して、第２の導電膜Ｍ２上にフォトレジスト層８００が塗布法によって形成される。フォトレジスト層８００は、例えば、ノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材からなる。
【００９４】
次に、３回目の写真製版工程を用いてフォトレジスト層８００がパターニングされる。その結果、フォトレジスト層８００は、第１の開口部ＯＰ１と、第１の領域８０１と、第１の領域８０１よりも厚い第２の領域８０２ａ、８０２ｂとを含む。第１の開口部ＯＰ１および第２の領域８０２ａは、チャネル領域ＣＬ１を形成するためのエッチングマスクとして用いられることになる。具体的には、平面視において、第１の開口部ＯＰ１に対応する領域にチャネル領域ＣＬ１が形成されることになる。第１の領域８０１および第２の領域８０２ｂは、チャネル領域ＣＬ２を形成するためのエッチングマスクとして用いられることになる。具体的には、平面視において、第１の領域８０１に対応する領域にチャネル領域ＣＬ２が形成されることになる。
【００９５】
図示されている例においては、第１の領域８０１と、第２の領域８０２ａと、第２の領域８０２ｂとのそれぞれは、厚みｈｃと、厚みｈａと、厚みｈｂとを有している。厚みｈａおよび厚みｈｂは厚みｈｃよりも大きい。厚みｈａおよび厚みｈｂは互いに同じであってもよい。例えば、厚みｈｃ＝１．０μｍ、厚みｈａ＝２．５μｍ、厚みｈｂ＝２．５μｍの条件が用いられる。なお、第１の領域８０１、第２の領域８０２ａおよび第２の領域８０２ｂの各々において、若干の厚みの差異があってもよい。このような差異は、フォトレジスト層８００が形成される表面の表面形状に起因して生じ得るものであり、例えば、第１の導電膜Ｍ１およびアモルファスシリコン膜Ｓ１の厚み程度の大きさである。
【００９６】
上記のように、第１の開口部ＯＰ１と、第１の領域８０１と、第２の領域８０２ａ、８０２ｂとを有するフォトレジスト層８００は、まず基板１上にポジ型フォトレジストを所望の最大膜厚（上記の例では２．５μｍ）となるように塗布形成した後に、フォトリソグラフィー工程のフォトレジスト露光時に露光量を多段階に制御することで形成することができる。例えば、フォトレジスト露光時に、フォトレジスト層８００のうち第１の開口部ＯＰ１となる領域には露光光が直接照射され、第１の領域８０１となる領域には露光光が減光されて照射され、第２の領域８０２ａ、８０２ｂとなる領域については露光光が遮光される。その後、レジストの現像処理が実行されると、フォトレジストは、露光光が直接照射された領域では完全に除去され、遮光された領域では最大膜厚で残存し、減光された照射では膜厚が低減される。なお、このように露光量を多段階に制御する方法としては、グレイトーンまたはハーフトーンのフォトマスクを用いた公知のフォトリソグラフィープロセスを用いることができる。
【００９７】
図１９を参照して、フォトレジスト層８００の第１の開口部ＯＰ１において第２の導電膜Ｍ２がエッチングされる。これによって、第１のソース電極１１および第１のドレイン電極１２が形成される。続いて、第１の開口部ＯＰ１において酸化物半導体膜Ｓ２をエッチングすることによって、ソースコンタクト層９ａおよびドレインコンタクト層９ｂが形成される。これにより第１の半導体層７にチャネル領域ＣＬ１が設けられる。なお第２の導電膜Ｍ２および酸化物半導体膜Ｓ２の各々のエッチング方法は、実施の形態１と同様のものであってよい。
【００９８】
さらに図２０を参照して、次に、フォトレジスト層８００を部分的に除去することによって、第２の領域８０２ａおよび第２の領域８０２ｂを少なくとも部分的に残しつつ、第１の領域８０１が第２の開口部ＯＰ２へ変化させられる。具体的には、基板１上の全体における酸素（Ｏ２）プラズマの照射（図２０の矢印参照）により、フォトレジスト層８００が全体的にアッシング（Ashing）される。このアッシングにより、フォトレジスト層８００の厚みが全体的に低減される。これにより、相対的に小さな厚みを有する第１の領域８０１が完全に除去されるとともに、相対的に大きな厚みを有する第２の領域８０２ａ、８０２ｂは、その厚みが低減されつつ残存する。また、このように厚みが低減されるだけでなく、平面視においてフォトレジスト層８００のパターン形状が縮小する。すなわち、平面視において、フォトレジスト層８００の縁が内側へ後退する。これにより、酸化物半導体膜Ｓ２上で第２の導電膜Ｍ２の端部が露出される。
【００９９】
図２１を参照して、フォトレジスト層８００の第２の開口部ＯＰ２において第２の導電膜Ｍ２がエッチングされる。これによって第２のソース電極１３および第２のドレイン電極１４が形成される。すなわち、第２の半導体層１０にチャネル領域ＣＬ２が設けられる。なお第２の導電膜Ｍ２のエッチング方法は、実施の形態１と同様のものであってよい。
【０１００】
第２の領域８０２ａおよび８０２ｂのパターン形状は、上述したように、アッシング前の形状に比して縮小されている。よって平面視において、アッシング後のフォトレジスト層８００をエッチングマスクとして用いてパターニングされた第２の導電膜Ｍ２の縁は、アッシング前のフォトレジスト層８００をエッチングマスクとして用いてパターニングされた酸化物半導体膜Ｓ２の縁よりも内側に後退させられる。
【０１０１】
さらに図２２を参照して、フォトレジスト層８００が除去される。図示されているように本変形例では、酸化物半導体膜Ｓ２の端部、および第２の導電膜Ｍ２の端部が、図２１に示されているように順階段形状をなしている。
【０１０２】
図２３を参照して、４回目の写真製版工程を用いて、実施の形態１の図１１の工程と同様の工程が行われる。すなわち、コンタクトホール１６を有する保護絶縁膜１５が形成される。本実施の形態においては、保護絶縁膜１５となる膜が成膜される時点で、上述のように、酸化物半導体膜Ｓ２の端部、および第２の導電膜Ｍ２の端部が、順階段形状をなしている。よって段差部においても良好なカバレッジで成膜を行うことができる。
【０１０３】
再び図１４を参照して、５回目の写真製版工程を用いて、実施の形態１と同様に第１のドレイン電極１２に接続された画素電極１７が形成される。以上によりＴＦＴ基板１００Ｖが得られる。実施の形態１においては計６回の写真製版工程が行われるが、本変形例においては、写真製版工程の回数を計５回に抑えることができる。
【０１０４】
＜実施の形態２＞
実施の形態１においては、ゲート絶縁膜５が、ＣＶＤ法によるＳｉＮの単層膜である場合について詳しく説明した。ＣＶＤ法によるＳｉＮ膜は、チャネル層としてアモルファスシリコン膜を有する従来のＢＣＥ型ＴＦＴのゲート絶縁膜としても一般的に用いられているものであり、良好なＴＦＴ特性が得られることが知られている。一方で、酸化物半導体膜をチャネル層に用いたＴＦＴの場合、そのゲート絶縁膜にＳｉＮ膜を用いると、十分に良好なＴＦＴ特性が得られない場合がある。この理由は、以下のように推測される。
【０１０５】
一般にＣＶＤ法によるＳｉＮ膜の成膜には、材料ガスとして、シラン（ＳｉＨ４）およびアンモニア（ＮＨ３）等が用いられる。そのため、ＳｉＮ膜中には多量の水素（Ｈ）原子が含まれる。よってＳｉＮ膜上に酸化物半導体膜が成膜される際に、ＳｉＮ膜から酸化物半導体膜中へＨ原子が拡散する。その結果、酸化物半導体膜が意図せず還元される。よって所望の半導体特性が得られなくなる。
【０１０６】
そこで、チャネル層として酸化物半導体膜Ｓ２が用いられる場合は、ゲート絶縁膜５のうち少なくとも酸化物半導体膜Ｓ２と直接接する部分を、ＳｉＮ膜ではなく、膜中Ｈ濃度の低い他の絶縁膜とすることが好ましい。このような絶縁膜としては、例えば、スパッタ法で形成される酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜、酸化イットリウム（Ｙ２Ｏ３）膜または酸化シリコン（ＳｉＯ２）膜等を用いることができる。またＣＶＤ法が用いられる場合であっても、材料ガスにシラン（ＳｉＨ４）および一酸化二窒素（Ｎ２Ｏ）を用いて、膜中Ｈ濃度の低い酸化シリコン（ＳｉＯ、ＳｉＯ２）膜を形成することができる。例えば、文献：W. A. Lanford 等著、"The hydrogen content of plasma-deposited silicon nitride"、Journal of Applied Physics、１９７８年、第４９巻、第２４７３頁〜第２４７７頁によれば、プラズマＣＶＤ法で成膜された場合に、ＳｉＮ膜の膜中Ｈ濃度は２０〜２５ａｔ％であり、ＳｉＯ膜の膜中Ｈ濃度は５〜６ａｔ％である、という報告例がある。
【０１０７】
酸化シリコン膜（ＳｉＯ膜）は、上述のように低い膜中Ｈ濃度を有することに加えて、酸素（Ｏ）原子を含むという特徴を有している。このため、その上に酸化物半導体膜が形成された場合に、酸化物半導体膜から酸化シリコン膜中へは、Ｏ原子が拡散しにくい。よって、酸化物半導体膜が意図せず還元されることが抑制される。一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）およびカリウム（Ｋ）のような、ＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いことが知られている。
【０１０８】
以上に鑑みて、本実施の形態２においては、ゲート絶縁膜５は、単層膜ではなく、互いに積層されたＳｉＮ膜（より一般的には窒化膜）およびＳｉＯ膜（より一般的には酸化膜）によって構成されている。ａ−Ｓｉからなる第１の半導体層７はＳｉＮ膜上に直接配置され、酸化物半導体からなる第２の半導体層１０はＳｉＯ膜上に直接配置される。
【０１０９】
（構成）
図２４は、本発明の実施の形態２におけるＴＦＴ基板１００Ｂ（薄膜トランジスタ基板）の構成を、図６（実施の形態１）と同様の視野で概略的に示す部分断面図である。前述した実施の形態１（図６）においては表示領域５０に画素ＴＦＴ３０が設けられており額縁領域６０に駆動ＴＦＴ４０が設けられているが、本実施の形態においては、代わりに、表示領域５０Ｂに画素ＴＦＴ３０Ｂ（画素トランジスタ）が設けられており額縁領域６０Ｂに駆動ＴＦＴ４０Ｂ（駆動トランジスタ）が設けられている。
【０１１０】
本実施の形態においては、ゲート絶縁膜５として、基板１上に順に積層されたＳｉＮ膜５ａ（第１の窒化膜）とＳｉＯ膜５ｂ（酸化膜）とＳｉＮ膜５ｃ（第２の窒化膜）とを有する積層膜が用いられる。第１の半導体層７はＳｉＮ膜５ｃに接しており、第２の半導体層１０はＳｉＯ膜５ｂに接している。また、第１の半導体層７および第２の半導体層１０の各々と基板１との間には、ＳｉＮ膜５ａが配置されている。例えば、ＳｉＮ膜５ａの厚みは４００ｎｍ、ＳｉＯ膜５ｂの厚みは５０ｎｍ、ＳｉＮ膜５ｃの厚みは５０ｎｍである。
【０１１１】
アモルファスシリコン膜Ｓ１からなる第１の半導体層７が形成される領域においては、ゲート絶縁膜５は、ＳｉＮ膜５ａ、ＳｉＯ膜５ｂ、およびＳｉＮ膜５ｃの３層を含む。よって、アモルファスシリコン膜Ｓ１からなる第１の半導体層７は、ＳｉＮ膜５ｃ上に接するように配設されている。また、第１の半導体層７が配設された領域外においては、ゲート絶縁膜５は、ＳｉＮ膜５ａおよびＳｉＯ膜５ｂの２層を含み、ＳｉＮ膜５ｃは含んでいない。よって、酸化物半導体膜Ｓ２からなる第２の半導体層１０は、ＳｉＯ膜５ｂ上に接するように配設されている。
【０１１２】
上記以外の構成は、実施の形態１のＴＦＴ基板１００（図６）とほぼ同様であるため、その説明を省略する。
【０１１３】
（製造方法）
図２５および図２６の各々は、ＴＦＴ基板１００Ｂ（図２４）の製造方法の一工程を、図２４に対応する視野で示す部分断面図である。
【０１１４】
図２５を参照して、実施の形態１の図７の工程と同様に基板１上に第１の導電膜Ｍ１が形成された後、基板１上に、ＳｉＮ膜５ａが形成される。次に、ＳｉＮ膜５ａ上にＳｉＯ膜５ｂが形成される。次に、ＳｉＯ膜５ｂ上にＳｉＮ膜５ｃが形成される。これにより、積層構造を有するゲート絶縁膜５が形成される。成膜方法としては、例えばＣＶＤ法が用いられる。ＳｉＮ膜の材料ガスとしては、シラン（ＳｉＨ４）およびアンモニア（ＮＨ３）を用い得る。ＳｉＯ膜の材料ガスとしては、シラン（ＳｉＨ4）および一酸化二窒素（Ｎ２Ｏ）を用い得る。
【０１１５】
次に、ゲート絶縁膜５上にアモルファスシリコン膜Ｓ１が成膜される。成膜方法は、実施の形態１の図８の工程と同様のものであってよい。
【０１１６】
図２６を参照して、アモルファスシリコン膜Ｓ１のうち第１の半導体層７（図２４）が形成されることになる部分の上に、写真製版工程を用いてフォトレジスト層８１０が形成される。次に、フォトレジスト層８１０をマスクとして用いてアモルファスシリコン膜Ｓ１がエッチングされることによって、第１の半導体層７が形成される。エッチング方法は、実施の形態１のものと同様であってよい。
【０１１７】
さらに、フォトレジスト層８１０をマスクとして用いてＳｉＮ膜５ｃがエッチングされる。これにより、ＳｉＮ膜５ｃのうち第１の半導体層７とＳｉＯ膜５ｂとの間に位置する部分が残されかつ他の部分が除去されるように、ＳｉＮ膜５ｃがパターニングされる。このエッチングは、例えば、フッ素原子を含む六フッ化硫黄（ＳＦ６）ガスと、酸素（Ｏ２）ガスとを含むエッチングガスを用いたドライエッチングによって行われる。その後、フォトレジスト層８１０が除去される。
【０１１８】
その後、実施の形態１の図９以降の工程とほぼ同様に、酸化物半導体膜Ｓ２を形成する工程等が行われる。これにより、ＴＦＴ基板１００Ｂ（図２４）が作製される。
【０１１９】
なお、上記製造方法においては、酸化膜としてＣＶＤ法でＳｉＯ膜５ｂが成膜されるが、代わりに、他の種類の酸化膜が成膜されてもよい。例えば、スパッタ法で、ＳｉＯ膜、酸化アルミニウム（ＡｌＯ）膜、酸化ハフニウム（ＨｆＯ）膜および酸化イットリウム（ＹＯ）膜のような、絶縁性を有する金属酸化物の膜が成膜されてもよい。また、ＳｉＮ膜５ａおよびＳｉＮ膜５ｃの少なくともいずれかが、他の種類の窒化膜に置き換えられてもよく、あるいは、窒化膜以外の、高いバリア性を有する絶縁膜に置き換えられてもよい。
【０１２０】
また、図２６に示された工程の後、実施の形態１の変形例の図１７以降の工程とほぼ同様の工程が行われてもよい。これにより、本実施の形態においても実施の形態１の変形例の場合と同様の効果が得られる。
【０１２１】
（効果のまとめ）
本実施の形態のＴＦＴ基板１００Ｂによれば、第１の半導体層７はＳｉＮ膜５ｃ上に直接配置されている。ＳｉＮ膜は高いバリア性を有しているので、第１の半導体層７を用いた画素ＴＦＴ３０の特性が高められる。また、酸化物半導体からなる第２の半導体層１０はＳｉＯ膜５ｂ上に直接配置されている。これにより、第２の半導体層１０が非酸化物層、特に膜中Ｈ濃度の高い層、の上に直接配置されている場合に比して、第２の半導体層１０をなす酸化物半導体が意図せず還元されてしまうことが抑制される。よって、第２の半導体層１０を用いた駆動ＴＦＴ４０の特性が高められる。以上から、ＴＦＴ基板１００Ｂの信頼性を高めることができ、またそれを用いたＬＣＤ５００（図１）の表示品質を高めることができる。
【０１２２】
また、ＳｉＯ膜５ｂと基板１との間にはＳｉＮ膜５ａが配置されている。これにより、基板１と第１の半導体層７との間だけでなく、基板１と第２の半導体層１０との間にも、高いバリア性を有するＳｉＮ膜が配置される。よって、第２の半導体層１０を用いた駆動ＴＦＴ４０の特性をより高めることができる。
【０１２３】
また本実施の形態の製造方法によれば、ＳｉＮ膜５ｃのパターニングは、第１の半導体層７のパターニングのためのエッチングマスクを用いて行われる。よって、パターニングされたＳｉＮ膜５ｃを、追加の写真製版工程を要することなく設けることができる。
【０１２４】
その他、実施の形態１とほぼ同様の効果も得られる。
【０１２５】
＜実施の形態３＞
上記、実施の形態１、２およびこれらの変形例においては、光透過型のＴＮ方式またはＶＡ方式に代表される縦電界駆動方式が用いられる場合について説明した。これらの構成を変形することによって、ほぼ同様の効果が、ＦＦＳ方式に代表される横電界駆動方式においても得られる。本実施の形態においては、ＦＦＳ方式が用いられる場合について説明する。
【０１２６】
（構成）
図２７は、本発明の実施の形態３におけるＴＦＴ基板１００Ｃ（図２９）の表示領域５０Ｃに設けられた単位構造の構成を、図４（実施の形態１）に対応する視野で概略的に示す部分平面図である。各単位構造には画素ＴＦＴ３０Ｃが設けられている。図２８は、ＴＦＴ基板１００Ｃの額縁領域６０Ｃに含まれる駆動トランジスタ領域ＤＴに設けられた駆動ＴＦＴ４０Ｃの構成を、図５に対応する視野で概略的に示す部分平面図である。本実施の形態においては、駆動ＴＦＴ４０Ｃの構成が、駆動ＴＦＴ４０〜４２（図３）の構成として用いられる。図２９は、図２７の線Ａ１−Ａ２および図２８の線Ｂ１−Ｂ２に沿う部分断面図である。なお、図２７および図２８の平面図においては、図を見やすくするために、絶縁体からなる構成が図示されておらず、かつハッチングが用いられている。
【０１２７】
ＴＦＴ基板１００Ｃ（図２９）は、実施の形態１におけるＴＦＴ基板１００（図６）における基板１から画素電極１７までの積層構造と同様の積層構造を有している。よってこの部分については、詳細な説明を省略する。ＴＦＴ基板１００Ｃは、この積層構造上にさらに、層間絶縁膜１８および対向電極２０を有している。
【０１２８】
層間絶縁膜１８は画素電極１７上に設けられている。層間絶縁膜１８にはコンタクトホール１９が設けられている。コンタクトホール１９は、平面視において、共通電極４と重なるとともに画素電極１７とは重ならない領域に配置されている。コンタクトホール１９は、層間絶縁膜１８に加えて保護絶縁膜１５およびゲート絶縁膜５も貫通しており、共通電極４に達している。
【０１２９】
対向電極２０は透明導電膜からなる。対向電極２０は、図２９に示されているように層間絶縁膜１８上に設けられている。対向電極２０は、図２７における２点鎖線に示されているように画素領域ＰＸと重なる部分を有しており、図２９に示されているように厚み方向において画素電極１７と対向する部分を有している。図２７に示された例においては、対向電極２０は、横方向および縦方向に隣接する画素領域ＰＸ間を跨ぐように連続した形状で設けられている。対向電極２０は、コンタクトホール１９を通って共通電極４に接続されている。これにより、対向電極２０には共通電極４から一定の共通電位信号が印加される。
【０１３０】
対向電極２０にはスリット開口部ＳＬが設けられている。この構造により、画素電極１７と対向電極２０との間に信号電圧が印加されると、対向電極２０の上方に基板面に対して概略水平方向の電界が発生する。これによりＴＦＴ基板１００Ｃは、横電界駆動方式であるＦＦＳ方式のＬＣＤに適用可能となっている。ＦＦＳ方式のＬＣＤを得るには、ＴＦＴ基板１００Ｃを用いつつ、実施の形態１のＬＣＤ５００（図１）とほぼ同様の構成が用いられればよい。なお、スリット開口部ＳＬが設けられる代わりに、櫛歯状の開口部が設けられてもよい。
【０１３１】
（製造方法）
画素電極１７を形成する工程までは、実施の形態１とほぼ同様であるため、その説明を省略する。図３０は、ＴＦＴ基板１００Ｃの製造方法の一工程を、図２９に対応する視野で概略的に示す部分断面図である。
【０１３２】
６回目の写真製版工程を用いてパターニングされた画素電極１７が設けられた基板１の全面上に、層間絶縁膜１８が成膜される。例えば、ＣＶＤ法によって厚み１００ｎｍのＳｉＮ膜が成膜される。
【０１３３】
その後、７回目の写真製版工程を用いてフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いたエッチングによって、コンタクトホール１９が形成される。例えば、ＳｉＮ膜からなる層間絶縁膜１８と、ＳｉＯ膜およびＳｉＮ膜からなる保護絶縁膜１５と、ＳｉＮ膜からなるゲート絶縁膜５とのエッチングが、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）が添加されたエッチングガスを用いたドライエッチングによって行われる。その後、フォトレジストパターンを除去することで、図３０に示されているように、共通電極４の一部を露出するコンタクトホール１９が形成される。
【０１３４】
再び図２９を参照して、コンタクトホール１９が設けられた層間絶縁膜１８上に、対向電極２０の材料となる導電膜が成膜される。この成膜方法は、画素電極１７のための成膜と同様の方法によって行われ得る。
【０１３５】
その後、８回目の写真製版工程を用いてフォトレジストパターンが形成される。当該フォトレジストパターンをマスクとして用いて上記導電膜がエッチングされることによって、対向電極２０が形成される。例えば、非晶質ＩＴＯ膜が、シュウ酸を含む溶液を用いたウエットエッチングによってパターニングされる。その後、フォトレジストパターンを除去することで、ＴＦＴ基板１００Ｃが得られる。
【０１３６】
なお、ＴＦＴ基板１００Ｃを用いてＬＣＤを製造する方法は、実施の形態１で説明した、ＴＦＴ基板１００を用いてＬＣＤ５００（図１）を製造する方法とほぼ同様である。
【０１３７】
（効果のまとめ）
本実施の形態によれば、実施の形態１とほぼ同様の効果が、横電界駆動方式において得られる。さらに、横電界駆動のＦＦＳ方式が用いられることで、広視野角化が実現され、よって表示性能をさらに向上させることができる。
【０１３８】
なお、本実施の形態３では、ＴＦＴ基板１００（実施の形態１）がベースとされて得られるＴＦＴ基板１００Ｃの構成および製造方法について説明したが、実施の形態１、２およびそれらの変形例がベースとされ得る。
【０１３９】
また上記実施の形態１〜３においては、アモルファスシリコン膜Ｓ１からなる第１の半導体層７をチャネル層として有する画素ＴＦＴと、酸化物半導体膜Ｓ２からなる第２の半導体層１０をチャネル層として有する駆動ＴＦＴとの各々の構造について具体的に説明したが、他の構造が採用されてもよい。表示領域に配置され画素電極に接続された画素ＴＦＴが、チャネル層としてａ−Ｓｉからなる半導体層を有し、かつ、額縁領域に配置され駆動回路を構成する駆動ＴＦＴが、チャネル層として酸化物半導体膜からなる半導体層を有していれば、高表示品質で信頼性が高くかつ狭額縁のＬＣＤを低コストで得ることができる。
【０１４０】
また、画素領域に遮光層を追加することは、画素開口率(表示領域のうち有効表示領域の占める割合)の低下につながり、表示画像の輝度または消費電力などに悪影響を与えることから制約を受けるのに対して、額縁領域は、そのような制約を受けず、元々遮光されることが前提とされている領域であることが多い。従って、上述したＴＦＴ基板およびそれを用いたＬＣＤは、チャネル層に酸化物半導体を用いることによってＴＦＴ性能は高くなるものの光劣化に対する耐性が低くなることと、チャネル層にａ−Ｓｉを用いることによってＴＦＴ性能は低くなるものの光劣化に対する耐性は高なることと、画素ＴＦＴと異なり駆動ＴＦＴについてはＬＣＤ性能への悪影響なく遮光され得ることとに鑑みて最適化されたものである。
【０１４１】
本発明は、その発明の範囲内において、構成および材料などに関して、実施の形態およびその変形例の各々を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。例えば、本発明の薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法および薄膜トランジスタについては、液晶表示装置への適用に限られず、画素電極およびそれに接続した薄膜トランジスタを備えたその他の表示装置、電気光学装置にも適用することができる。
【符号の説明】
【０１４２】
ＣＬ１，ＣＬ２  チャネル領域、ＤＴ  駆動トランジスタ領域、Ｍ１  第１の導電膜、Ｍ２  第２の導電膜、ＯＰ１  第１の開口部、ＯＰ２  第２の開口部、ＰＴ  画素トランジスタ領域、ＰＸ  画素領域、Ｓ１  アモルファスシリコン膜、Ｓ２  酸化物半導体膜、ＳＣ  駆動電圧発生回路、ＳＬ  スリット開口部、１  基板、２  第１のゲート電極、３  第２のゲート電極、４  共通電極、５  ゲート絶縁膜、５ａ  ＳｉＮ膜（第１の窒化膜），５ｂ  ＳｉＯ膜（酸化膜）、５ｃ  ＳｉＮ膜（第２の窒化膜）、７  第１の半導体層、９ａ  ソースコンタクト層（第１のコンタクト層）、９ｂ  ドレインコンタクト層（第２のコンタクト層）、１０  第２の半導体層、１１  第１のソース電極（第１の電極）、１２  第１のドレイン電極（第２の電極）、１３  第２のソース電極（第３の電極）、１４  第２のドレイン電極（第４の電極）、１５  保護絶縁膜、１６，１９  コンタクトホール、１７  画素電極、１８  層間絶縁膜、２０  対向電極、３０，３０Ｂ，３０Ｃ，３０Ｖ  画素ＴＦＴ（薄膜トランジスタ、第１のトランジスタ）、４０〜４２，４０Ｂ，４０Ｃ，４０Ｖ  駆動ＴＦＴ（第２のトランジスタ）、５０，５０Ｂ，５０Ｃ，５０Ｖ  表示領域、６０，６０Ｂ，６０Ｃ，６０Ｖ  額縁領域、７０  走査信号駆動回路、８０  表示信号駆動回路、１００，１００Ｂ，１００Ｃ，１００Ｖ  ＴＦＴ基板（薄膜トランジスタ基板）、１０２  ゲート配線、１１２  ソース配線、２００  対向基板、２０１  遮光層、３００  液晶層、３０１  シール材、５００  ＬＣＤ（液晶表示装置）、８００，８１０  フォトレジスト層、８０１  第１の領域、８０２ａ，８０２ｂ  第２の領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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