【事件の表示】
　平成　１年特許願第　５３８０４号「半導体集積回路」拒絶査定に対する審判事件［平成　２年　１月　８日出願公開、特開平　２−　　３１７７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年３月８日（優先権主張昭和６３年３月１１日）に出願されたものであって、その請求項１に係る発明は、平成１１年２月２日付け手続補正書により補正された明細書の特許請求の範囲の請求項１に記載された次のとおりのものにあると認められる。
「１．所定の周期を持つクロック信号に応じて複数の記憶データを出力する読み出し動作を持つメモリ回路を有する半導体集積回路であって、
　上記メモリ回路は、
　複数のメモリセルを含むメモリマトリックスと、
　アドレス信号を上記クロック信号によって取り込むアドレスラッチ回路と、
　上記アドレスラッチ回路に取り込まれた上記アドレス信号を受けて上記メモリマトリックスの上記複数のメモリセルのすくなくともひとつを選択するためのアドレス手段と、
　上記選択されたメモリセルから読み出された信号を増幅するための増幅手段と、
　上記増幅手段の出力を受けるための第１の記憶回路と、
　上記増幅手段の出力を受けるための第２の記憶回路と、
　上記クロック信号に対して所定の遅延時間が加算された内部クロック信号のうち奇数番目のパルスからなる第１制御信号と、上記内部クロック信号のうち偶数番目のパルスからなる第２制御信号とを発生する信号発生回路とを具備してなり、
　上記第１の記憶回路は上記第１制御信号に応答して上記増幅手段からの出力を取り込み、
　上記第２の記憶回路は上記第２制御信号に応答して上記増幅手段からの出力を取り込み、
　上記所定の遅延時間は、上記アドレス手段に上記アドレス信号が取り込まれてから上記増幅手段が対応するメモリセルからの記憶データを出力する遅延時間によって決定されることを特徴とする半導体集積回路。」
２．引用例
　これに対して、原審における拒絶の理由に引用された、特開昭６２−２８７４９５号公報（以下、引用例１という。）には、 
「制御信号によってその動作が交互に制御され、メモリアレイにアドレス信号を供給する２つのアドレスラッチ回路を設ける。また、メモリアレイより出力されるデータをラッチする２つのラッチ回路を設け、ラッチされたデータが上記制御信号によって交互に出力するようにし、バスサイクルに少なくとも２度メモリアレイにアドレスを供給してデータをインターリーブ方式により入出力するようにするものである。」（引用例１の第２頁上右欄第７〜１５行目）、
「１つのバスサイクル期間に少なくとも２度アドレスをメモリアレイに与えそれぞれのアドレスによって指示されたデータの読み出しを行えることにより、メモリシステムのデータの読み出しの高速化を図るという上記目的を達成することができる。」（引用例１の第２頁上右欄第１７行目〜同頁下左欄第２行目）、
「符号１で示されているのは、例えば、バイポーラスタティックＲＡＭのようなメモリアレイである。
　符号２で示される行選択デコーダは、外部から供給される行アドレス信号を受けてメモリアレイ１の特定のワード線を選択するための選択信号を形成し、出力するためのものである。
　符号３で示される列選択制御回路は、列デコーダ、列選択回路、センスアンプからなる。列デコーダは、外部より供給される列アドレス信号に応じて一対のビット線を選択するための選択信号を形成し、出力するためのものである。
　列選択回路は、列デコーダより出力される選択信号に応じて一対のビット線を選択するためのものである。
　センスアンプは、ビット線の記憶情報に基づく微少な電位変化を検出し、増幅することにより、メモリアレイ内の情報の読み出しを行うためのものである。
　符号４で示されるアドレスラッチ回路は、ネックストアドレス信号／ＮＡがハイレベルにされるとアドレス信号を取り込み、適当なタイミング間隔で行選択デコーダ２に行アドレス信号を供給するようにされる。一方、アドレスラッチ回路５は、ネックストアドレス信号／ＮＡがロウレベルにされた状態において、上記アドレスラッチ回路４と同様の動作をするようにされる。
　符号７、８で示されるデータラッチ回路には、メモリアレイ１より読み出されるデータがネックストアドレス信号／ＮＡの信号レベルに応じて交互にラッチされ、そのラッチされたデータはインターリブ方式によって交互に出力される。
　特に制限されないが、例えば、ラッチ回路７へのデータの取り込みは、ハイレベルのネックストアドレス信号／ＮＡに基づいて行われ、ラッチ回路８へのデータの取り込みは、ロウレベルのネックストアドレス信号ＮＡに基づいて行われる。」（引用例１の第２頁下左欄第６行目〜第３頁上左欄第３行目）、
「アドレスストローブ信号／ＡＳがロウレベルにされることにより、選択状態された状態において、ネックストアドレス信号／ＮＡがロウレベルにされていると、このときメモリアレイ１に供給される１６ビットのアドレス信号（Ａ０〜Ａ１５）１がアドレスラッチ回路４に取り込まれる。そして、取り込まれたアドレス（Ａ０〜Ａ１５）１のうちのアドレス（Ａ０〜Ａ７）１は、行選択デコーダ２に供給され、アドレス（Ａ８〜Ａ１５）１は、列選択制御回路３に供給される。その結果、一本のワード線及び一対のビット線が選択され、これによって、メモリアレイ１内の特定のメモリセルに書き込まれているデータが読み出され、ハイレベルにされたネックストアドレス信号／ＮＡによってデータ取り込み状態にされたデータラッチ回路７に取り込まれた後、適当のタイミングで出力される。
　ところで、この実施例の場合、第２図に示すようにアドレス（Ａ０〜Ａ１５）１に対応したデータ（Ｄｏｕｔ）１がデータラッチ回路７より出力される以前にアドレス（Ａ０〜Ａ１５）１の直後に供給されるアドレス（Ａ０〜Ａ１５）２がハイレベルのネックストアドレス信号／ＮＡによってデータ取り込み状態にされたアドレスラッチ回路５に取り込まれたアドレスに対応したデータがメモリアレイ１より読み出され、ロウレベルのネックストアドレス信号／ＮＡによってデータ取り込み状態にされたデータラッチ回路８に取り込まれ、適当なタイミングで出力される。
　上記した実施例では、ネックストアドレス信号のレベルの切り替わりを利用して、１つのバスサイクルに２度アドレスを供給し、それぞれのアドレスに対応したデータの読み出しを与えるようにすることにより、メモリアレイ内のデータの読み出しが行われてからアドレスストローブ信号がハイレベルになるまでの時間を次のデータの読み出しのために使えることにより、メモリシステムのデータの読み出しの高速化を図れるという効果が得られる。」（引用例１の第３頁上左欄第６行目〜同頁下左欄第２行目）と記載され、第１図には、ブロック図が、第２図にはタイミング図が示されている。（尚、表現上の都合でアッパーラインを／○○で記載した。）
　これらの記載からみて引用例１には次のことが記載されているものと認められる。
「バイポーラスタティックＲＡＭのようなメモリアレイ１と、
　外部から供給される行アドレス信号を受けてメモリアレイ１の特定のワード線を選択するための選択信号を形成し、出力する行選択デコーダ２と、
　外部より供給される列アドレス信号に応じて一対のビット線を選択するための選択信号を形成し、出力する列デコーダと、列デコーダより出力される選択信号に応じて一対のビット線を選択する列選択回路と、ビット線の記憶情報に基づく微少な電位変化を検出し、増幅することにより、メモリアレイ内の情報の読み出しを行うセンスアンプと、からなる列選択制御回路３と、
　ネックストアドレス信号／ＮＡがハイレベルにされるとアドレス信号を取り込み、適当なタイミング間隔で行選択デコーダ２に行アドレス信号を供給するアドレスラッチ回路４と、
　ネックストアドレス信号／ＮＡがロウレベルにされた状態において、上記アドレスラッチ回路４と同様の動作をするアドレスラッチ回路５と、
　メモリアレイ１より読み出されるデータがネックストアドレス信号／ＮＡの信号レベルに応じて交互にラッチされ、そのラッチされたデータはインターリブ方式によって交互に出力されるデータラッチ回路７、８とを備え、
　ラッチ回路７へのデータの取り込みは、ハイレベルのネックストアドレス信号／ＮＡに基づいて行われ、ラッチ回路８へのデータの取り込みは、ロウレベルのネックストアドレス信号ＮＡに基づいて行われ、
  アドレスストローブ信号／ＡＳがロウレベルにされることにより、選択状態された状態において、ネックストアドレス信号／ＮＡがロウレベルにされていると、メモリアレイ１に供給される１６ビットのアドレス信号（Ａ０〜Ａ１５）１がアドレスラッチ回路４に取り込まれ、
　アドレス（Ａ０〜Ａ７）１は、行選択デコーダ２に供給され、アドレス（Ａ８〜Ａ１５）１は、列選択制御回路３に供給され、
　メモリアレイ１内の特定のメモリセルに書き込まれているデータが読み出され、ネックストアドレス信号／ＮＡによってデータ取り込み状態にされたデータラッチ回路７に取り込まれた後、適当のタイミングで出力され、
　アドレス（Ａ０〜Ａ１５）１に対応したデータ（Ｄｏｕｔ）１がデータラッチ回路７より出力される以前にアドレス（Ａ０〜Ａ１５）１の直後に供給されるアドレス（Ａ０〜Ａ１５）２が、ネックストアドレス信号／ＮＡによってデータ取り込み状態にされたアドレスラッチ回路５に取り込まれ、アドレスに対応したデータがメモリアレイ１より読み出され、ネックストアドレス信号／ＮＡによってデータ取り込み状態にされたデータラッチ回路８に取り込まれ、適当なタイミングで出力され
ることを特徴とする半導体記憶装置。」
３．対比
　そこで、本願請求項１に係る発明（以下、「本願発明」という。）と、引用例１に記載された発明とを対比すると、引用例の「メモリアレイ」、「行選択デコーダ、列デコーダ、列選択回路」、「センスアンプ」、「データラッチ回路７」、「データラッチ回路８」は、それぞれ本願発明の「メモリマトリックス」、「アドレス手段」、「増幅手段」、「第１の記憶回路」、「第２の記憶回路」に相当するものと認められるから、
両者は
「所定の信号に応じて複数の記憶データを出力する読み出し動作を持つメモリ回路を有する半導体集積回路であって、
　上記メモリ回路は、
　複数のメモリセルを含むメモリマトリックスと、
　アドレス信号を上記信号によって取り込むアドレスラッチ回路と、
　上記アドレスラッチ回路に取り込まれた上記アドレス信号を受けて上記メモリマトリックスの上記複数のメモリセルのすくなくともひとつを選択するためのアドレス手段と、
　上記選択されたメモリセルから読み出された信号を増幅するための増幅手段と、
　上記増幅手段の出力を受けるための第１の記憶回路と、
　上記増幅手段の出力を受けるための第２の記憶回路と、
を具備してなり、
　上記第１の記憶回路と上記第２の記憶回路は、上記増幅手段からの出力を交互に取り込む
ことを特徴とする半導体集積回路。」
である点において一致し、次の点で相違している。
（相違点）
（相違点１）所定の信号が、本願発明では、所定の周期を持つクロック信号であるのに対して、引用例１では、アドレスストローブ信号と、ネックストアドレス信号である点。
（相違点２）第１の記憶回路と第２の記憶回路が、増幅手段からの出力を交互に取り込むのを、本願発明では、クロック信号に対して所定の遅延時間が加算された内部クロック信号のうち奇数番目のパルスからなる第１制御信号と、上記内部クロック信号のうち偶数番目のパルスからなる第２制御信号とを発生する信号発生回路とを具備して、第１の記憶回路は第１制御信号に応答して増幅手段からの出力を取り込み、第２の記憶回路は第２制御信号に応答して増幅手段からの出力を取り込むのに対して、引用例１では、ネックストアドレス信号により、アドレスラッチ回路を切り換える共に、データラッチ回路のデータ取り込み状態を切り換えて、メモリセルに書き込まれているデータを取り込む点。
（相違点３）本願発明では、上記相違点２で指摘した、所定の遅延時間が、アドレス手段にアドレス信号が取り込まれてから増幅手段が対応するメモリセルからの記憶データを出力する遅延時間によって決定されるのに対して、引用例１ではそのような遅延時間については記載されていない点。
４．当審の判断
　上記相違点を検討すると、
（１）相違点１について
　引用例１においは、アドレスストローブ信号と、ネックストアドレス信号により、アドレスラッチ回路４、５、及びデータラッチ回路７、８が交互に制御されているが、メモリの動作をクロック信号で制御することは周知のことであるから、引用例１の動作を所定の周期を持つクロック信号により行うことは当業者が容易に考えられることである。
（２）相違点２について
　引用例１において、最初に発生するアドレス（Ａ０〜Ａ１５）１に応じた、メモリセル１内の特定のメモリセルに書き込まれているデータが読み出され、データラッチ回路７に取り込まれ、次に発生するアドレス（Ａ０〜Ａ１５）２に応じた、メモリセル１内の特定のメモリセルに書き込まれているデータが読み出され、データラッチ回路８に取り込まれているが、これは、アドレスが入力される毎に、交互にデータラッチ回路が切り替わる、すなわち、発生するアドレスの奇数番目か偶数番目かによってデータラッチ回路が切り替わることであるから、このような動作を信号発生回路を設けて、クロック信号の奇数番目のパルスと、偶数番目のパルスとの制御信号により、記憶回路を交互に切り換えるようにすることは当業者が容易に推考することができることである。
（３）相違点３について
　一般的に、メモリにおいて、アドレス手段にアドレス信号が取り込まれてから増幅手段が対応するメモリセルからの記憶データを出力するまでに遅延時間が存在しており、出力データを取り込むのもこの遅延時間を考慮して行っているが、引用例１においても、遅延時間を設けてセンスアンプの出力がメモリセルの情報を正確に出力した時点でデータラッチを行わせるようにすることは、当業者が容易に推考することである。
　そして、本願発明は、前記引用例１に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
５．むすび
　従って、本願請求項１に係る発明は、前記引用例１に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。