【事件の表示】
　平成　１年特許願第　６５３６０号「半導体記憶装置」拒絶査定に対する審判事件［平成　２年１０月　１日出願公開、特開平　２−２４６０９０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年３月１７日に出願されたものであって、その発明の要旨は、平成８年９月２日付け手続補正書により補正された明細書の特許請求の範囲の請求項１及び２に記載されたとおりのものにあると認められ、その請求項１に係る発明は次のとおりである。
「（１）各ビット線に設けられるセンスアンプ、およびこれらのセンスアンプの列と平行に延び、センスアンプにより増幅されたビット線電位を外部へ取出すデータバスを備える半導体記憶装置において、
　該データバスと直交し、該データバス上及び、メモリセル上またはメモリセルとセンスアンプ上を通過する配線層を設け、該配線層をコラム選択線とするだけでなく、第２のデータバス線にしてなることを特徴とする半導体記憶装置。」
２．引用例
　これに対して、原審における拒絶の理由に引用された、特開昭６０−５４４７１号公報（以下、「引用例１」という。）には、　　
「特許請求の範囲
１．Ｘ，Ｙのマトリックスからなるメモリアレー内の特定ビットを選択するためのＸ、Ｙデコーダが互いに平行に配置された半導体メモリ。
２．Ｙデコーダを制御する配線が、メモリセルを構成する材質と異なる材料で形成され、当該メモリアレー上に配線された第１項の半導体メモリ。
３．当該制御配線と同じ材質で形成された電源線や信号線が当該メモリアレー上に配線された第２項の半導体メモリ。」（引用例１の第１頁下左欄第３〜１３行目）、
「第２図は本発明の実施例である。Ｙデコーダ・ドライバ（ＹＤＥＣ．ＤＲＶ）からの出力線ＹＣ０〜ＹＣ３は、従来のメモリアレーＡＲを構成する材料とは異なる配線であるため、下部のメモリアレイの集積密度に何ら影響を与えることなく、メモリセルの上部を図中の点線のように配線しスイッチＳＷ０〜ＳＷ３を制御できる。例えば、従来のメモリアレーＡＲが、拡散層、ポリＳｉ、アルミニウムで形成されているとすれば、アルミニウムを２層にし、ＹＣ０〜ＹＣ３を２層目のアルミニウムで配線すればよい。電源線や各種内部タイミングも、たとえば、途中から（図中ＣＴ点）スルーホールによってアルミニウム１層配線からアルミニウム２層配線に換えればメモリアレーＡＲ内を通過されることができる。ＹＣ０〜ＹＣ３がアルミニウム２層配線で、上記電源線などはアルミニウム３層配線も可能なことは、自明であろう。このようにすることによって、ＹＤＥＣ．ＤＲＶと給電線などの分だけチップの一方の寸法は短くできる。ここで他の一方の寸法はＹＤＥＣ．ＤＲＶの分だけ大きくなるが、これは実用上さほど問題にはならない。」（引用例１の第２頁上右欄第８行目〜同頁下左欄第８行目）、
「第３図は第２図の変形例である。すなわち１本のＹＣ、例えばＹＣ０でスイッチＳＷ０，ＳＷ１を同時に制御し出力線ｉ／ｏ、ｉ／ｏ’に対する受信信号をデータ選択回路ＤＳＬＴで制御したものである。本方式の特徴は、ＹＣ線のピッチが大きくできるので製造しやすいことである。メモリアレー内のビット数がさらに大きくなった場合、１本のＹＣ線で４個、８個と一度に制御することも可能である。」（引用例１の第２頁下左欄第１８行目〜同頁下右欄第６行目）と記載され、第２図、第３図にはそれぞれ本発明の一実施例が示されている。特に、第３図では、出力線ｉ／ｏ、ｉ／ｏ’が、データ選択回路ＤＳＬＴを介して、Ｉ／Ｏと接続されている。
　これらの記載からみて引用例１には次のことが記載されているものと認められる。
「第Ｙデコーダ・ドライバ（ＹＤＥＣ．ＤＲＶ）から、スイッチＳＷ０〜ＳＷ３を制御するための出力線ＹＣ０〜ＹＣ３が、メモリセルの上部に配線され、配線をアルミニウムの２層とし、該出力線ＹＣ０〜ＹＣ３を２層目のアルミニウム配線とする、また、電源線や各種内部タイミングも、スルーホールによってアルミニウム１層配線からアルミニウム２層配線に換えてメモリアレーＡＲ内を通過されることができる、半導体メモリ。」
３．対比
　そこで、本願請求項１に係る発明（以下、「本願発明」という。）と、引用例１に記載された発明とを対比すると、引用例１の「半導体メモリ」、「スイッチＳＷ０〜ＳＷ３を制御するための出力線ＹＣ０〜ＹＣ３」は、それぞれ本願発明の「半導体記憶装置」、「コラム選択線」に相当するものと認められるから、両者は
「半導体記憶装置において、
　メモリセル上を通過する配線層を設け、該配線層をコラム選択線としたことを特徴とする半導体記憶装置。」である点において一致し、次の点で相違している。
（相違点）
（１）相違点１
　半導体記憶装置が、本願発明は、各ビット線に設けられるセンスアンプ、およびこれらのセンスアンプの列と平行に延び、センスアンプにより増幅されたビット線電位を外部へ取出すデータバスを備えているのに対して、引用例１の発明には、明記されていない点。
（２）相違点２
　配線層が、本願発明は、データバスと直交し、該データバス上及び、メモリセル上またはメモリセルとセンスアンプ上を通過するように設けられているのに対して、引用例１は、メモリアレー上に設けられている点。
（３）相違点３
　本願発明は、配線層をコラム選択線とするだけでなく、第２のデータバス線にしているのに対して、引用例１は、配線層を第２のデータバス線にするとは記載されていない点。
４．当審の判断
　上記相違点を検討すると、
（１）相違点１について
　半導体記憶装置が、各ビット線に設けられるセンスアンプ、およびこれらのセンスアンプの列と平行に延び、センスアンプにより増幅されたビット線電位を外部へ取出すデータバスを備えていることは、引用例を示すまでもなく周知のことであるから、引用例１のものを、このような半導体記憶装置に用いることは当業者が容易に推考することができることである。
（２）相違点２について
　引用例１のものも、メモリアレー上に配線層を設けており、メモリ上にはデータバス、メモリセル、センスアンプが存在することは周知のことにすぎず、配線層をどの上に、どのように配線するか当業者にとって単なる設計上の事項にすぎないから、引用例１のものにおいても、配線層を、データバスと直交し、該データバス上及び、メモリセル上またはメモリセルとセンスアンプ上を通過するように設けることは当業者が容易に推考することができることである。
（３）相違点３について
　引用例１においても、配線層を、Ｙデコーダ・ドライバからの出力線以外にも、電源線や各種内部タイミング線とすることが記載されており、また、引用例１の第３図では、入出力線ｉ／ｏ、ｉ／ｏ’とは別に、入出力線Ｉ／Ｏが設けられており、さらに、多層の配線層を設けた場合に、上の配線層をデータ入出力線とすることは周知のことであるから（例えば、特開昭６４−１４９５４号公報の第４頁上左欄第１１〜１６行目「ビット線対ＢＬ１、／ＢＬ１、ＢＬ３、／ＢＬ３、・・・の上方にＡｌ配線層Ａで形成される配線を、コラム選択線ＣＳ０、ＣＳ１、・・・として用いる場合を示したが、これは他の配線、例えば、データ入出力線、母線ビット線等であってもよい。」等の記載を参照。）、引用例１の配線を、出力線とするだけでなく、データバス線とすることは当業者が容易に考えられることと認められる。
　そして、本願発明は、前記引用例１に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
５．むすび
　従って、本願請求項１に係る発明は、前記引用例１に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。