【手続補正書】
【提出日】平成27年8月3日(2015.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の終端に連結されるソース領域と、第２の終端に連結されるドレイン領域とを有する、細長いチャネル領域と、
前記細長いチャネル領域の本体領域の長さに沿って配置された、いくつかのメモリセルゲートであって、前記複数のゲートのそれぞれが、各々の電荷蓄積構造によって前記細長いチャネル領域から分離されている、メモリセルゲートと、を備え、
前記細長いチャネル領域は、前記細長いチャネル領域の前記第１の終端に位置する第１の再結合領域と、前記細長いチャネル領域の前記第２の終端に位置する第２の再結合領域と、をさらに備え、前記本体領域は、前記第１の再結合領域と第２の再結合領域との間にあり、および、前記第１の再結合領域および前記第２の再結合領域のうちの少なくとも１つは、前記本体領域よりも低い少数キャリア寿命を有する、装置。
【請求項２】
前記再結合領域のうちの前記少なくとも１つは、前記本体領域と異なるドーピング濃度を有する、請求項１に記載の装置。
【請求項３】
前記再結合領域のうちの前記少なくとも１つは、前記本体領域と異なる格子歪み状態を有する、請求項１に記載の装置。
【請求項４】
前記再結合領域のうちの前記少なくとも１つは、前記細長いチャネル領域と異なる半導体材料を含む、請求項１に記載の装置。
【請求項５】
前記細長いチャネル領域はｐ型にドープされ、前記ソース領域およびドレイン領域はｎ型にドープされ、前記チャネル領域の前記再結合領域のうちの前記少なくとも１つは、前記チャネル領域の前記本体領域よりも高濃度にドープされる、請求項１に記載の装置。
【請求項６】
前記電荷蓄積構造は、誘電体層を含む、請求項１に記載の装置。
【請求項７】
前記装置は、ＮＡＮＤメモリストリングのアレイを備える、請求項１に記載の装置。
【請求項８】
前記装置は、前記ＮＡＮＤメモリストリングのアレイを備えるメモリデバイスに連結されたプロセッサをさらに備える、請求項７に記載の装置。
【請求項９】
前記プロセッサに連結された表示デバイスをさらに備える、請求項８に記載の装置。
【請求項１０】
第１の終端に連結されたソース領域と、第２の終端に連結されたドレイン領域とを有する、ｐ型にドープされた細長いチャネル領域と、
前記細長いチャネル領域の中間部分の長さに沿って配置された、いくつかのメモリセルゲートであって、前記複数のゲートのそれぞれが、各々の電荷蓄積構造によって前記細長いチャネル領域から分離されている、メモリセルゲートと、を備え、
ｐドーパント濃度は、前記ｐ型にドープされた細長いチャネル領域の前記第１の終端および前記第２の終端において、前記細長いチャネル領域の前記中間部分におけるよりも高い、装置。
【請求項１１】
前記細長いチャネル領域は、基板表面に関して垂直に配向される、請求項１０に記載の装置。
【請求項１２】
前記細長いチャネル領域の少なくとも一部分が、基板表面に関して水平に配向される、請求項１０に記載の装置。
【請求項１３】
前記細長いチャネル領域は、「Ｕ」形を形成する、請求項１０に記載の装置。
【請求項１４】
前記第１の終端に隣接する第１の選択ゲートと、前記第２の終端に隣接する第２の選択ゲートと、をさらに備える、請求項１０に記載の装置。
【請求項１５】
メモリストリングを形成する方法であって、
ソース領域およびドレイン領域を形成することと、
前記ソース領域とドレイン領域との間に連結される細長いチャネル領域を形成することと、
いくつかのメモリセルゲートであって、そのそれぞれが、各々の電荷蓄積構造によって前記細長いチャネル領域から分離されている、メモリセルゲートを形成することと、を含み、
前記細長いチャネル領域を形成することは、前記細長いチャネル領域の終端部分を形成することを含み、前記終端部分のうちの少なくとも１つは、前記細長いチャネル領域の中間部分よりも低い少数キャリア寿命を有する、方法。
【請求項１６】
ソースとドレイン領域を形成することは、ｎ型にドープされたソース領域およびドレイン領域を形成することを含み、および細長いチャネル領域を形成することは、ｐ型にドープされた細長いチャネル領域を形成することを含む、請求項１５に記載の方法。
【請求項１７】
終端部分を形成することは、ドープされたポリシリコンを、前記中間部分を形成するために用いられるよりも高いドーパント濃度で蒸着して前記終端部分を形成することを含む、請求項１５に記載の方法。
【請求項１８】
終端部分を形成することは、前記細長いチャネル領域の前記中間部分を形成するために用いられるよりも高いドーパント濃度でドーパントを注入して前記終端部分を形成することを含む、請求項１５に記載の方法。
【請求項１９】
前記細長いチャネル領域の前記終端部分のうちの第１の１つに隣接する第１の選択ゲートと、前記細長いチャネル領域の前記終端部分のうちの第２の１つに隣接する第２の選択ゲートと、を形成することをさらに含む、請求項１５に記載の方法。
【請求項２０】
前記選択ゲートを形成することは、前記選択ゲートのそれぞれを、前記各々の隣接する終端部分を少なくとも部分的に取り囲むように形成することを含む、請求項１９に記載の方法。
【請求項２１】
終端部分を形成することは、前記終端部分を、少なくとも前記選択ゲートの中の各々の位置から、および／または前記選択ゲートの中の各々の位置へと伸張するように形成することを含む、請求項１９に記載の方法。
【請求項２２】
メモリストリングを形成する方法であって、
ｎ型のソース領域およびｎ型のドレイン領域を形成することと、
ｐ型の細長い本体領域を形成することと、
メモリセルゲートのそれぞれが、各々の電荷蓄積構造によって前記細長い本体領域から分離されている、いくつかの前記メモリセルゲートを形成することと、
前記ｎ型のソース領域と前記ｐ型の細長い本体領域との間に、前記ｐ型の細長い本体領域よりも高濃度にドープされた第１のｐ型の領域を形成することと、
前記ｎ型ドレイン領域と前記ｐ型の細長い本体領域との間に、前記ｐ型の細長い本体領域よりも高濃度にドープされた第２のｐ型の領域を形成することと、を含む、方法。
【請求項２３】
第１及び第２の、より高濃度にドープされたｐ型の領域を形成することは、ドープされたポリシリコンを蒸着することを含む、請求項２２に記載の方法。
【請求項２４】
前記ドープされたポリシリコンを蒸着することは、約５×１０１８原子／ｃｍ３またはそれより高濃度にドープされたポリシリコンを蒸着することを含む、請求項２３に記載の方法。
【請求項２５】
ｐ型の細長い本体領域を形成することは、約１×１０１８原子／ｃｍ３の濃度にドープされた細長い本体領域を形成することを含む、請求項２２に記載の方法。
【請求項２６】
前記第１のより高濃度にドープされたｐ型の領域および前記第２のより高濃度にドープされたｐ型の領域を形成することは、前記いくつかのメモリセルゲートの縁部から伸張する、前記第１のより高濃度にドープされたｐ型の領域および前記第２のより高濃度にドープされたｐ型の領域を形成することを含む、請求項２２に記載の方法。
【請求項２７】
前記第１のより高濃度にドープされたｐ型の領域に隣接する第１の選択ゲートと、前記第２のより高濃度にドープされたｐ型の領域に隣接する第２の選択ゲートと、を形成することをさらに含み、
前記第１のより高濃度にドープされたｐ型の領域を形成することは、前記第１の選択ゲートの縁部に伸張する、第１のより高濃度にドープされたｐ型の領域を形成することを含み、前記第２のより高濃度にドープされたｐ型の領域を形成することは、前記第２の選択ゲートの縁部から伸張する、第２のより高濃度にドープされたｐ型の領域を形成することを含む、請求項２２に記載の方法。
【請求項２８】
前記第１のより高濃度にドープされたｐ型の領域を形成することは、前記いくつかのメモリセルゲートの縁部に伸張する、第１のより高濃度にドープされたｐ型の領域を形成することを含み、前記第２のより高濃度にドープされたｐ型の領域を形成することは、前記いくつかのメモリセルの別の縁部から伸張する、第２のより高濃度にドープされたｐ型の領域を形成することを含む、請求項２２に記載の方法。
【請求項２９】
前記第１のより高濃度にドープされたｐ型の領域に隣接する第１の選択ゲートと、前記第２のより高濃度にドープされたｐ型の領域に隣接する第２の選択ゲートと、を形成することをさらに含み、
前記第１のより高濃度にドープされたｐ型の領域を形成することは、前記第１の選択ゲートの縁部から伸張する、第１のより高濃度にドープされたｐ型の領域を形成することを含み、前記第２のより高濃度にドープされたｐ型の領域を形成することは、前記第２の選択ゲートの縁部から伸張する、第２のより高濃度にドープされたｐ型の領域を形成することを含む、請求項２２に記載の方法。