【事件の表示】
　特願２００６−１３８６７２「フラッシュメモリ素子およびその製造方法」拒絶査定不服審判事件〔平成１９年　２月２２日出願公開、特開２００７−　４９１１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年５月１８日の出願（パリ条約に基づく優先権主張　２００５年８月８日、大韓民国）であって、平成２４年１月１７日付けの拒絶理由通知に対して、同年４月１７日に意見書及び手続補正書が提出されたが、同年５月７日付けで拒絶査定がなされた。
　そして、同年９月１３日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年１２月１７日付けで審尋がなされたが、前記審尋に対する回答書は提出されなかった。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年９月１３日に提出された手続補正書による補正を却下する。
　
［理由］
１　補正の内容
　平成２４年９月１３日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２４年４月１７日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という。）の特許請求の範囲の１〜７を補正して、本件補正後の特許請求の範囲の請求項１〜７とするものを含むものであり、本件補正前の請求項１及び本件補正後の請求項１については、以下のとおりである。
　
（補正前）
「【請求項１】
　メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。」
　
（補正後）
「【請求項１】
　メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記メモリセル領域に形成されたセルアレイと、
　前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたＸ−デコーダと、
　前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
　前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
　前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含むことを特徴とするフラッシュメモリ素子。」
　
２　補正事項の整理
　本件補正による補正事項のうち請求項１についての補正事項を整理すると、次のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、」を、本件補正後の請求項１の「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記メモリセル領域に形成されたセルアレイと、
　前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたＸ−デコーダと、
　前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、」とすること。
　
〈補正事項２〉
　本件補正前の請求項１の「前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、」を、本件補正後の請求項１の「前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、」とすること。
　
〈補正事項３〉
　本件補正前の請求項１の「前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成される」を、本件補正後の請求項１の「前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含む」とすること。
　
３　新規事項の追加の有無及び補正の目的の適否についての検討
（１）上記補正事項１は、本件補正前の請求項１の「メモリセル領域」に「セルアレイ」が「形成され」ており、本件補正前の請求項１の「ペリ領域」に「前記セルアレイの一側または両側に位置されたＸ−デコーダ」が「形成され」ているとともに、本件補正前の請求項１の「ゲートライン」が「前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通る」ことを限定するものであるから、平成１８年法律第５５号改正付則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、上記補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
　また、上記補正事項１により補正された部分について、本願の願書に最初に添付した明細書と図面（以下それぞれ「当初明細書」と「当初図面」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００３０】、【００３３】と、図３Ａ、図４Ａに記載されている。
　よって、上記補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、上記補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（２）上記補正事項２は、「素子分離膜が形成され」る領域について、本件補正前の請求項１では「前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分」と記載していたところを、本件補正後の請求項１では「前記ゲートラインが通る前記セルアレイのエッジ面」と記載することによって、上記補正事項１によって新たに請求項１に記載されることとなった「セルアレイ」及び「エッジ面」を用いて、「素子分離膜が形成され」る領域を明りようにしようとするものでるから、特許法第１７条の２第４項第４号に掲げる明りようでない記載の釈明を目的とするものに該当する。
　したがって、上記補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
　また、上記補正事項２により補正された部分について、当初明細書の段落【００３０】〜【００３１】、【００３３】〜【００３４】と、当初図面の図３Ｂ、図４Ｂに記載されている。
　よって、上記補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、上記補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）上記補正事項３は、「ウェルピックアップ領域を含むダミーアクティブが形成される（または、含む）」領域について、本件補正前の請求項１では「前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分」と記載していたところを、本件補正後の請求項１では「前記ゲートラインが通らない前記セルアレイのエッジ面」と記載することによって、上記補正事項１によって新たに請求項１に記載されることとなった「セルアレイ」及び「エッジ面」と、「ウェルピックアップ領域を含むダミーアクティブが形成され」る領域を明りようにしようとするものでるから、特許法第１７条の２第４項第４号に掲げる明りようでない記載の釈明を目的とするものに該当する。
　したがって、上記補正事項３は特許法第１７条の２第４項に規定する要件を満たす。
　
　また、上記補正事項３により補正された部分について、当初明細書の段落【００３０】〜【００３１】、【００３３】〜【００３４】と、当初図面の図３Ｂ、図４Ｂに記載されている。
　よって、上記補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、上記補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（４）新規事項の追加の有無及び補正の目的の適否についての検討のまとめ
　以上検討したとおり、上記補正事項１〜３は、特許法第１７条の２第３項及び４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律５５号改正付則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１２６条第５項」という。）に規定する独立特許要件を満たすか）否かを、更に検討する。
　
４　独立特許要件を満たすか否かの検討
（１）本願補正発明
　本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、補正後の請求項１に記載されている事項により特定される、上記「１　補正の内容」に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
【本願補正発明】
「【請求項１】
　メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記メモリセル領域に形成されたセルアレイと、
　前記ぺリ領域に形成され、前記セルアレイの一側または両側に位置されたＸ−デコーダと、
　前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
　前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
　前記ゲートラインが通らない前記セルアレイのエッジ面に形成され、ウェルピックアップ領域を含むダミーアクティブを含むことを特徴とするフラッシュメモリ素子。」
　
（２）引用例の表示
引用例１：特開２００４−０１５０５６号公報
引用例２：特開平１０−３３５３３３号公報
引用例３：特開平１０−１７３０３５号公報
　
（３）引用例の記載と引用発明
（３−１）引用例１の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例１として引用された刊行物である、特開２００４−０１５０５６号公報（以下「引用例１」という。）には、「ライン型パターンを有する半導体素子及びそのレイアウト方法」（発明の名称）に関して、図４、図５とともに、次の記載がある（なお、下線は当合議体が付加したものである。以下同様。）。
　
＜発明の属する技術分野＞
ア．「【０００１】
【発明の属する技術分野】
本発明は半導体素子及びそのレイアウト方法に関するものであり、さらに具体的には、所定の間隔で平行に配置された多数のライン型パターンを有する半導体素子及びパターンレイアウト方法に関するものである。」
　
＜発明の実施の形態＞
イ．「【００１４】
図４はＮＡＮＤ型不揮発性メモリ素子のセルアレイの一部分を示すブロック図である。
【００１５】
図４を参照すると、典型的なＮＡＮＤ型不揮発性メモリ素子のセルブロックは多数のセルストリングが一方向に配置される。各々のセルストリングは一方向に配列された接地選択トランジスタ、複数のセルトランジスタ及びストリング選択トランジスタで形成される。前記セルストリングを横切って
多数のワードラインＷＬ
平行に配置される。
メモリセルアレイはセルブロックを選択する列デコーダ（Ｒｏｗ　Ｄｅｃｏｄｅｒ）を具備しており、各々のセルブロックの接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ及びワードラインＷＬは各々選択デコーダ（Ｓ１　Ｄｅｃｏｄｅｒ）に接続される。
　
ウ．「【００１６】
図５は本発明の望ましい実施形態を説明するためのＮＡＮＤ型不揮発性メモリ素子のセルアレイの一部分を概略的に示した平面図である。
【００１７】
図５を参照すると、
複数のセルブロック４０が定義された半導体基板に素子分離膜が配置されて複数の平行な第１活性領域５２を限定する。
インの配置と対称をなす。したがって、各セルブロック４０の接地選択ラインＧＳＬは隣接するセルブロックの接地選択ラインＧＳＬに対向し、各セルブロック４０のストリング選択ラインＳＳＬは隣接する他のセルブロックのストリング選択ラインＳＳＬと対向する。前記ワードラインＷＬ、前記接地選択ラインＧＳＬ及び前記ストリング選択ラインＳＳＬの上部を横切って多数の平行なビットラインＢＬが配置される。前記ビットラインＢＬは前記第１活性領域５２に対応し、隣接する一対のストリング選択ラインＳＳＬの間の第１活性領域５２にビットラインコンタクトパターン６０により接続される。
隣接する一対の接地選択ラインＧＳＬの間には前記第１活性領域５２に垂直な第２活性領域５４が配置される。
【００１８】
通常、半導体素子には隣接するパターンの間の間隔が異なる部分がある。図示したように、ＮＡＮＤ型不揮発性メモリセルアレイではストリング選択ラインＳＳＬの間の間隔がセルブロック４０におけるワードラインＷＬとストリング選択ラインＳＳＬとの間の間隔よりも広い。接地選択ラインＧＳＬの間の間隔も同一に、接地選択ラインＧＳＬとワードラインＷＬとの間の間隔よりも広い。このように、選択ラインを配置することはビットラインコンタクトパターン６０及びソースコンタクトパターン５８を形成するためのデザインルールのためである。
前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬ及び前記ワードラインＷＬの一端にゲートコンタクトパターン５６が各々接続される。
　
エ．摘記した上記イ．の記載を参照すると、セルアレイのブロック図である図４から、セルアレイが複数のセルブロックを備えており、各セルブロック内には、複数のセルストリングが配置された領域（以下「セル領域」という。）と、前記セル領域の紙面上左側（以下「左側」という。また、紙面上上側、紙面上右側をそれぞれ「上側」、「右側」という。）に隣接して設けられた、ワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬという配線のみが形成された領域（以下「配線領域」という。）が設けられていることが見て取れる。また、前記複数のセルブロックの外側の領域（以下「周辺領域」という。）において、前記複数のセルブロックの左側にはセルブロックを選択するための列デコーダが配置され、前記複数のセルブロックの上側の左端には前記ワードラインＷＬが接続されている選択デコーダ（Ｓ１デコーダ）が配置されており、前記列デコーダ及び前記選択デコーダは前記配線領域に隣接して配置されていることが見て取れる。
　
オ．摘記した上記ウ．の記載を参照すると、セルアレイの一部分を概略的に表した図５から、セルアレイが複数のセルブロック４０を備えており、各セルブロック内には、複数の平行な第１活性領域５２を限定するように、素子分離膜が形成されており、また、隣接する一対の接地選択ラインＧＳＬの間に第２活性領域が配置されていることが見て取れる。
　
カ．上記エ．とオ．の検討に基づいて、図４と図５の対応する箇所を見比べると、各セルブロック内において、図４で定義したところの、ワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬのみが形成された配線領域は、図５に記載された複数の平行な第１活性領域５２の左側にある領域であるから、素子分離膜が形成された領域であることがわかる。また、図５にはワードラインＷＬとして紙面横方向の配線のみが示されているが、図４のブロック図を参照すると、上記横方向の配線には紙面上下方向の配線が接続されていることがわかるから、図５においても、紙面横方向に配置されたワードラインＷＬにゲートコンタクトパターン５６を介して接続される、紙面上下方向の配線が、前記配線領域に形成されていることは明らかである。
　また、各セルブロック内において、図５に記載された複数の平行な第１活性領域５２の右側にあって、配線も活性領域も形成されていない領域（以下「空白領域」という。）は、素子分離膜が形成された領域であるとともに、図４に記載された「セル領域」の右側に隣接する領域であることがわかる。
　
キ．摘記した上記イ．の段落【００１５】に「各々のセルストリングは一方向に配列された接地選択トランジスタ、複数のセルトランジスタ及びストリング選択トランジスタで形成される。」と記載されていることから、複数のセルストリングが配置された「セル領域」に複数のセルトランジスタが含まれることは明らかである。
　
（３−２）引用発明
　上記ア．〜キ．を総合すれば、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
【引用発明】
「各々がセル領域を含む複数のセルブロックと周辺領域を有する半導体基板にワードラインＷＬが形成されたＮＡＮＤ型不揮発性メモリ素子において、
　前記セル領域に形成された複数のセルトランジスタと、
　前記周辺領域に形成され、前記複数のセルブロックの左側に位置された、前記セルブロックを選択するための列デコーダと、前記複数のセルブロックの上側の左端に位置された、前記ワードラインＷＬが接続されている選択デコーダと、
　前記列デコーダ及び選択デコーダと隣接した配線領域を通るワードラインＷＬと、
　前記ワードラインＷＬが通る前記配線領域に形成された素子分離膜と、
　前記ワードラインＷＬが通らない空白領域に形成された素子分離膜を含むことを特徴とするＮＡＮＤ型不揮発性メモリ素子。」
　
（３−３）引用例２の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例２として引用された刊行物である、特開平１０−３３５３３３号公報（以下「引用例２」という。）には、「半導体集積回路装置およびその製造方法ならびに設計方法」（発明の名称）に関して、図２３、図２４、図２９、図３１とともに、次の記載がある
　
ア．「【０００６】
【発明が解決しようとする課題】しかし、ＣＭＰ法を適用したデバイス表面の完全平坦化技術を検討する過程において、公知の技術ではないが、本発明者は以下のような問題点があることを認識した。
（・・・途中省略・・・）
【０００９】そのため、配線パターンは、場所により疎密が発生し、上記の検討図面（図２９（ｄ））においては、Ａ部において配線１０２が密に形成され、その他の領域では、配線１０２は疎に形成されることとなる。
【００１０】このように、配線１０２に疎密のある状態でＣＭＰ研磨を行うと、第３絶縁膜１０５の表面を完全に平坦化することができず、配線１０２が密に形成されたＡ部領域で0.２〜0.７μｍの標高差が生じ、表面に大きなうねりが残ってしまう。
【００１１】このようなうねりの存在する表面では、その後のフォトリソグラフィ工程あるいはエッチング工程でプロセスマージンが低下し、微細な加工および高集積化の対応が困難となり、半導体集積回路装置の信頼性の向上および歩留まりの改善を図ることができない。」
　
イ．「【０１３８】（実施の形態４）図２３は、本発明の他の実施の形態である半導体集積回路装置の一例を示した断面図である。
【０１３９】本発明の半導体集積回路装置は、
半導体基板１の活性領域４を規定する素子分離領域Ｄ、３にダミー領域６０が形成された
広い素子分離領域Ｄにおいて、ダミー領域（ダミー部材）６０を形成する。
このようにダミー領域６０が形成されているため、ＣＭＰ法を用いて素子分離領域Ｄ、３を形成する時に、素子分離領域Ｄ、３にディッシングが発生せず、半導体基板１の表面を平坦化することが可能となる。
【０１４０】なお、
半導体基板１の主面にゲート配線６が形成される領域には、ダミー領域６０を配置しない方がよい。すなわち、ゲート配線６の下部は、ダミー領域６０が配置されない禁止領域７０が設けられる。その状況を図２４および図３１に示す。ダミー領域６０は、半導体基板１の活性領域４と同様の作用を持つため、その直上にゲート配線６が形成されれば、ゲート配線６をゲート絶縁膜５を介して活性領域４と向き合うこととなり、ゲート配線６の寄生容量が大きくなるが、このように、ゲート配線６が形成される領域には、ダミー領域６０を配置しない場合には、ゲート配線６の寄生容量が増加することがない。
【０１４１】本実施の形態においては、ダミー領域６０は、幅ａおよび長さｂが、たとえばともに１５〜２０μｍ程度の正方形で構成されるが、これに限定されず長方形他の形状であってもよい。」
　
　摘記した上記イ．の記載によれば、半導体基板１の活性領域４を規定する素子分離領域であって、広い素子分離領域Ｄにおいて、ダミー領域６０を配置することにより、ＣＭＰ法を行う際に発生するディッシングが防止できること、しかし、素子分離領域であってもその上方にゲート配線が形成された領域においては、ゲート配線の寄生容量を増加させないように、ダミー領域６０を配置しないことが記載されている。
　
（３−４）引用例３の記載
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用例３として引用された刊行物である、特開平１０−１７３０３５号公報（以下「引用例３」という。）には、「半導体集積回路装置およびその設計方法」（発明の名称）に関して、図１、図２、図１３とともに、次の記載がある
ア．「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、浅溝素子分離構造を有する半導体集積回路装置に適用して有効な技術に関するものである。」
　
イ．「【０００７】ＣＭＰ技術を用いた浅溝素子分離領域の形成は、半導体基板に浅溝を形成した後、半導体基板の全面に絶縁膜を堆積し、浅溝以外の領域つまり半導体基板の凸領域上の前記絶縁膜をＣＭＰ法により研磨して平坦化し、浅溝に絶縁体を埋め込むことをその概要とするものである。
【０００８】このような
ＣＭＰ法の本質的な問題として、エッチレートの下地パターン密度依存性がある。つまり、前記凸領域パターンの密度が高密度な場合にはエッチレートは低く、低密度な場合にはエッチレートが高くなるという研磨特性を有する。
【０００９】したがって同一基板内にパターン密度の異なる領域が混在する場合には、そのようなパターン密度の粗密に起因したエッチレートの相違により、ＣＭＰ研磨後の表面平坦性にばらつきを生じることとなる。特に、
広い素子分離領域に孤立した比較的小さなパターンが存在する場合、その領域における孤立した小パターンのエッチレートは非常に高くなり、研磨によって凹み（ｄｉｓｈｉｎｇ）を生じるという問題を生じる。」
　
ウ．「【００１３】
このような現象は、活性領域パターンが周期的に繰り返されるメモリセルアレイ領域やゲートアレイ領域ではあまり見られず、各種の機能回路が混在する周辺回路領域で発生しやすい。特に、周辺回路内の配線領域には何ら素子が設けられないため、配線領域の半導体基板は素子分離領域として設計されることが一般的であり、このような素子分離領域つまり配線領域に隣接した素子領域では前記の凹みが発生しやすい。」
　
エ．「【００４５】（実施の形態１）図１は、本発明の一実施の形態である半導体集積回路装置の周辺回路領域における素子分離領域と半導体領域とのレイアウトの一例を示した平面図であり、図２は、本実施の形態の半導体集積回路装置の図１におけるＩＩ−ＩＩ線断面図である。
【００４６】本実施の形態１の半導体集積回路装置の周辺回路領域は、素子形成領域Ａと配線領域Ｂとを有し、素子形成領域Ａには周辺回路を構成する素子であるＭＯＳＦＥＴが形成されている。
【００４７】半導体基板１の主面には、浅溝素子分離領域２が形成され、浅溝素子分離領域２に囲まれた半導体領域３を囲むようにｐウェル４およびｎウェル５が形成されている。
【００４８】半導体領域３のうち、
素子形成領域Ａに形成された半導体領域３ａは、ＭＯＳＦＥＴの活性領域として作用し、配線領域Ｂに形成された半導体領域３ｂは、後に説明する浅溝素子分離構造を形成する際にＣＭＰ研磨の平坦性を向上するためのダミー領域として作用する。」
　
オ．「【００８３】（実施の形態２）図１３は、本発明の他の実施の形態である半導体集積回路装置の一例を示した要部断面図である。
【００８４】本実施の形態２の半導体集積回路装置は、
配線領域Ｂにおける半導体領域３ｂに不純物半導体領域１７が形成されている以外は、実施の形態１に記載した半導体集積回路装置と同様である。
【００８５】
半導体領域３ｂに形成された不純物半導体領域１７は、
ｐウェル４またはｎウェル５への給電領域として利用することができる。
　
　摘記した上記イ．〜エ．の記載によれば、セルアレイ領域の周辺回路領域のような、広い素子分離領域に孤立した比較的小さなパターンが存在する領域においてＣＭＰ法を行うと、凹み（ｄｉｓｈｉｎｇ）が発生するが、広い素子分離領域からなる配線領域Ｂに半導体領域３ｂをダミー領域として形成することにより、ＣＭＰ研磨の平坦性を向上させることができる。
　また、摘記した上記オ．の記載によれば、配線領域Ｂに形成された半導体領域３ｂに、高濃度な不純物をドープされた不純物領域１７を形成することにより、ウェルへの給電領域として利用することができる。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「セル領域」は、本願補正発明の「メモリセル領域」に相当し、以下同様に、「半導体基板」は「半導体基板」に、「ワードラインＷＬ」は「ゲートライン」に、「ＮＡＮＤ型不揮発性メモリ素子」は「半導体素子」及び「フラッシュメモリ素子」に、「複数のセルトランジスタ」は「セルアレイ」にそれぞれ相当している。
　
イ．本願の図１では、メモリセル領域Ａに境界部分Ｂを介してペリ領域Ｃが配置されており、明細書の段落【００３０】には「上記X-デコーダが形成された部分はペリ領域に該当する。」と記載されており、デコーダ回路はメモリセルの周辺回路であることは当業者には周知の事項であり、ペリ領域の「ペリ（per）」とは英語表記するとperipheral（日本語訳：周辺の）を意味するものと推定できるので、引用発明の「周辺領域」は本願補正発明の「ペリ領域」に相当している。
　
ウ．引用発明の「列デコーダ」及び「選択デコーダ」は、いずれも本願補正発明の「ペリ領域」に相当する「周辺領域」に形成されており、「列デコーダ」及び「選択デコーダ」の選択によって、複数のセルブロックのうちのいずれか一つのセルブロック内の、一本のワードラインＷＬを選択する機能を有するものである。
　一方、本願補正発明の「Ｘ−デコーダ」は、「ペリ領域」に形成されているとともに、複数の「ゲートライン」に接続されて該複数の「ゲートライン」のうちの一本を選択する機能を有しているものと認められる。
　したがって、引用発明の「列デコーダ」及び「選択デコーダ」と、本願補正発明の「Ｘ−デコーダ」は、いずれも、「ぺリ領域に形成され」るものであり、「ゲートラインを選択するためのデコーダ」である点で共通している。
　
エ．引用発明の「配線領域」は、上記（３−１）のエ．に記載したように、セル領域の左側に隣接した領域である。一方、本願補正発明の「セルアレイのエッジ面」は、本願明細書において「境界部分Ｂ」として説明された領域であって、「セルアレイ」に隣接する領域のことと認められる。
　したがって、引用発明の「前記列デコーダ及び選択デコーダと隣接した配線領域」は、本願補正発明の「前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面」に相当しているから、引用発明の「前記列デコーダ及び選択デコーダと隣接した配線領域を通るワードラインＷＬ」と、本願補正発明の「前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通るゲートライン」は、「デコーダと隣り合う前記セルアレイのエッジ面を通るゲートライン」の点で共通している。
　
オ．引用発明において「前記ワードラインＷＬが通る前記配線領域に」「素子分離膜」が形成されていることは、本願補正発明において「前記ゲートラインが通る前記セルアレイのエッジ面に」「素子分離膜」が形成されていることに相当している。
　
カ．引用発明の「空白領域」は、上記（３−１）のカ．に記載したように、「セル領域」の右側に隣接する領域である。一方、本願補正発明の「セルアレイのエッジ面」が「セルアレイ」に隣接する領域であることは、上記エ．で述べたとおりであるから、引用発明の「前記ワードラインＷＬが通らない空白領域」は、本願補正発明の「前記ゲートラインが通らない前記セルアレイのエッジ面」に相当している。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記メモリセル領域に形成されたセルアレイと、
　前記ぺリ領域に形成され、ゲートラインを選択するためのデコーダと、
　前記デコーダと隣り合う前記セルアレイのエッジ面を通るゲートラインと、
　前記ゲートラインが通る前記セルアレイのエッジ面に形成された素子分離膜と、
　を含むことを特徴とするフラッシュメモリ素子。」
　
《相違点》
《相違点１》
　本願補正発明は、「ゲートラインを選択するためのデコーダ」が、「前記セルアレイの一側または両側に位置されたＸ−デコーダ」であるのに対して、引用発明は、「前記複数のセルブロックの左側に位置された、前記セルブロックを選択するための列デコーダと、前記複数のセルブロックの上側の左端に位置された、前記ワードラインＷＬが接続している選択デコーダ」である点。
　
《相違点２》
　本願補正発明は、「前記ゲートラインが通らない前記セルアレイのエッジ面」に「ウェルピックアップ領域を含むダミーアクティブ」が形成されるのに対して、引用発明は、本願補正発明の「前記ゲートラインが通らない前記セルアレイのエッジ面」に相当する「前記ワードラインＷＬが通らない空白領域」に形成されるものが「素子分離膜」である点。
　
（５）相違点についての判断
（５−１）相違点１について
　引用発明においては、一本のワードラインＷＬを選択するために、複数のブロックのうちの１つのブロックを選択する「列デコーダ」と、さらに当該１つのブロック内の複数のワードラインＷＬのうちの一本を選択する「選択デコーダ」の２種類のデコーダを利用することにより、２段階の選択を行っている。
　しかしながら、複数のブロック内の一本のワードラインを選択するにあたり、一種類のデコーダを利用して１段階の選択をすること、また、そのようなデコーダをセルアレイの一側に位置させることは、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記周知例１に記載されているように、周知の技術である。
　
・周知例１：特開２００２−１５１６０１号公報
　上記周知例１には、次の記載がある。
　
ア．「【００２９】
【発明の実施の形態】（第１の実施の形態）以下、図面を参照して本発明を実施の形態により説明する。
【００３０】図１は、本発明の半導体記憶装置を不揮発性メモリに実施した第１の実施の形態による全体の構成を示すブロック図である。
【００３１】１は、複数個の不揮発性メモリセルが直列または並列接続して構成されたＮＡＮＤ型またはＡＮＤ型メモリセルユニットを有するメモリセルアレイである。複数のＮＡＮＤ型またはＡＮＤ型メモリセルユニットはいくつかのメモリセルブロックに分割されている。メモリセルアレイ１内には、後述するようにデータ選択線（ワード線）、メモリブロック選択線（セレクトゲート線）及びデータ転送線（ビット線）が設けられている。
【００３２】（・・・途中省略・・・）
【００３３】
メモリセルアレイ１に対して、メモリセルの選択を行うため、より具体的にはメモリブロック選択線及びデータ選択線を制御するために、ロウデコーダ６が設けられている。このロウデコーダ６の出力はデータ選択線ドライバ群７を介してメモリセルアレイ１のデータ選択線に供給される。
　
イ．「【００６６】図６は、従来例の図２３に対応した本実施の形態によるワード線ＷＬ、ビット線ＢＬ及び図５中に示した金属配線３２からなりワード線ＷＬを裏打ちするための裏打ち用配線ＬＬのレイアウトを示しており、図７はその一部を抜き出して詳細に示している。なお、図６では図を明確にするために、ワード線ＷＬの本数は図７に対して半数にしている。
【００６７】図６おいて、１２ａ、１２ｂはそれぞれ複数のＮＡＮＤ型メモリセルユニット１１が設けられたメモリセルブロックであり、
この例では図１中のメモリセルアレイ１がビット線方向で２個のメモリセルブロック１２ａ、１２ｂに分割されている。しかし、メモリセルアレイは２以上のメモリセルブロックに分割することができ、２ｉ個(ｉは正の整数)に分割することがアドレスデコードをする上で望ましい。
【００６８】１３ａ及び１３ｂは図１中のデータ選択線ドライバ群７内のワード線ドライバ回路（ＤＲＶ１、ＤＲＶ２）、
１４ａ及び１４ｂは図１中のロウデコーダ６内のロウアドレス選択回路（ＲＤ１，ＲＤ２）であり、ロウアドレス選択回路（ＲＤ１，ＲＤ２）１４ａ、１４ｂの出力はワード線ドライバ回路（ＤＲＶ１、ＤＲＶ２）１３ａ、１３ｂに供給されている。
【００６９】ここで、図６に示したように、ビット線方向で隣接する２個のメモリセルブロック１２ａ、１２ｂにおいて、ワード線ドライバ回路の配置を容易にし、１つのメモリセルブロックのワード線相互間の駆動タイミング、すなわち、スキューを揃えるために、２個のワード線ドライバ回路（ＤＲＶ１、ＤＲＶ２）１３ａ、１３ｂはメモリセルブロックの両端に振り分けて配置されている。　
【００７０】上記各メモリセルブロック１２ａ、１２ｂには複教本のワード線ＷＬが接続されている。さらに、２個のメモリセルブロック１２ａ、１２ｂには２ｎ本のビット線ＢＬ１〜ＢＬｎ、ＢＬ(n+1) 〜ＢＬ2nが共通に接続されている。また、図中上側に位置するメモリセルブロック１２ａのワード線ＷＬは一方のワード線ドライバ回路（ＤＲＶ１）１３ａに接続され、図中下側に位置するメモリセルブロック１２ｂのワード線ＷＬは他方のワード線ドライバ回路（ＤＲＶ２）１３ｂに接続されている。」
　
ウ．摘記した上記イ．の記載を参照すると、図６から、２個または２ｉ個(ｉは正の整数)のメモリセルブロック１２ａ、１２ｂからなるメモリセルアレイの左側の領域に、ロウアドレス選択回路（ＲＤ１，ＲＤ２）を配置していることが見て取れる。そして、上記ロウアドレス選択回路はロウデコーダ６内の回路であるから、ワード線ＷＬを選択するためのロウデコーダ６がメモリセルアレイの一側に配置されていることがわかる。
　
　したがって、複数のセルブロックを有する引用発明において、ワードラインを選択するためのデコーダとして一種類のデコーダを使用するとともに、上記複数のセルブロックの一側に位置させるようにすることによって、上記相違点１に係る構成とすることは、周知の技術に基づいて、当業者が容易になし得たことである。
　以上のとおり、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　引用例２及び引用例３には、いずれにも、広い素子分離領域が形成された領域において、ＣＭＰ研磨を行う際のディッシングの発生を防止するために、上記素子分離領域に、本願補正発明の「ダミーアクティブ」に相当する、「ダミー領域」を形成することが記載されている。また、引用例２には、たとえ広い素子分離領域が形成される領域であっても、ゲート配線がその上部を通過する領域においてはゲート配線の寄生容量を増加させないために、ダミー領域を形成しないこと、そして、引用例３には、ダミー領域に高濃度の不純物をドープした領域を形成すること、即ち、ダミー領域内に、本願補正発明の「ウェルピックアップ領域」に相当する「ウェルへの給電領域」を設けることによって、ダミー領域を有効利用することがそれぞれ記載されている。
　したがって、引用例２及び引用例３に接した当業者であれば、「前記ワードラインＷＬが通る前記配線領域に形成された素子分離膜」と「前記ワードラインＷＬが通らない空白領域に形成された素子分離膜」を含む引用発明が、ＣＭＰ工程においてディッシングが発生するという課題を有していることは明らかであり、１）ディッシングの発生を防止するために、素子分離膜が形成された領域にダミー領域、即ち、本願補正発明の「ダミーアクティブ」を形成すること、ただし、２）上方にワードラインＷＬが通過する素子分離膜が形成された領域においては、当該ワードラインの配線容量を増加させないように、ダミー領域を形成しないようにすること、そして、３）ダミー領域が形成された箇所には、当該ダミー領域に高濃度の不純物をドープしたウェルへの給電領域、即ち、本願補正発明の「ウェルピックアップ領域」を形成するようにすることによって、上記相違点２に係る構成とすることは、当業者が容易になし得たことである。
　以上のとおり、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例２及び引用例３の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正による補正後の特許請求の範囲の請求項１に係る発明が、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
  　
５　補正の却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３　本願発明について
１　本願発明
　以上のとおり、本件補正（平成２４年９月１３日に提出された手続補正による補正）は却下されたので、本願の請求項１〜７に係る発明は、平成２４年４月１７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、上記第２の１において補正前の請求項１として記載されたものであり、再掲すると、次のとおりである。
　
【本願発明】
「【請求項１】
　メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
　前記ゲートラインが通る前記メモリセル領域とペリ領域との境界部分に素子分離膜が形成され、前記ゲートラインが通らない前記メモリセル領域とペリ領域との境界部分にウェルピックアップ領域を含むダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。」
  　
２　引用例の記載、引用発明、及び周知技術
　引用例１の記載、引用発明、引用例２の記載、引用例３の記載については、前記第２の４の（３）の（３−１）、（３−２）、（３−３）と（３−４）において、また、周知技術については、同（５）の（５−１）において、摘記及び認定したとおりである。
　
３　対比・判断
　前記第２の２と前記第２の３の（１）で検討したように、本願補正発明は、本件補正前の発明（本願発明）を、「メモリセル領域」に「セルアレイ」が「形成され」る点、「ペリ領域」に「前記セルアレイの一側または両側に位置されたＸ−デコーダ」が「形成され」る点、及び「ゲートライン」が「前記Ｘ−デコーダと隣り合う前記セルアレイのエッジ面を通る」点で限定するとともに、明りようでない記載の釈明をしたものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省くとともに、明りようでない記載に戻したものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２の４において検討したとおり、周知技術を勘案することにより、引用発明と引用例２及び引用例３の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。
　
第４　結言
　以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例２及び引用例３の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。