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　特願２０１０−５２２８８８「冗長性を有するセンス増幅器」拒絶査定不服審判事件〔平成２１年　３月　５日国際公開、ＷＯ２００９／０２９０９７、平成２２年１２月　９日国内公表、特表２０１０−５３８４０６、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１．手続の経緯
　本願は、平成１９年８月２９日を国際出願日とする出願であって、平成２２年６月２８日に手続補正書が提出され、平成２４年６月２２日付けの拒絶理由通知に対して、同年９月２７日に意見書が提出されると共に手続補正書が提出されたが、平成２５年３月２９日付けで拒絶査定がなされた。
　これに対して、同年８月２日に拒絶査定を不服とする審判の請求がなさるとともに手続補正書が提出され、同年１１月２５日付けの審尋に対して、平成２６年２月２６日に回答書が提出されたものである。
　
　
第２．平成２５年８月２日付けでなされた手続補正について
１．補正の内容
　平成２５年８月２日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）は、平成２４年９月２７日に提出された手続補正書によりなされた手続補正で補正された特許請求の範囲の記載を補正するものであって、その内容は以下のとおりである。
　
（１）補正事項１
　補正前の請求項１における「前記第１の検出要素に対して冗長な第２の検出要素と、」との記載を、「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、」と補正する。
　
（２）補正事項２
　補正前の請求項１における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、」を「含み、」と補正する。
　
（３）補正事項３
　補正前の請求項９における「前記第１の検出要素に対して冗長な第２の検出要素と、」との記載を、「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、」と補正する。　
　
（４）補正事項４
　補正前の請求項９における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、」を「含み、」と補正する。
　
（５）補正事項５
　補正前の請求項１０における「前記センス増幅器内に、前記第１の検出要素に対して冗長である第２の検出要素を設けるステップと、」との記載を、「前記センス増幅器内に、前記第１の検出要素に実質的に整合しかつそれに対して冗長である第２の検出要素を設けるステップと、」と補正する。
　
（６）補正事項６
　補正前の請求項１０における「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるステップと」を「含み、」との記載を、「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるステップと、」を「含み、」と補正する。
　
２．新規事項の追加の有無及び補正の目的
（１）補正事項１について
　ア．補正事項１は、補正前の請求項１における、「前記第１の検出要素に対して冗長な第２の検出要素」という記載を、「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素」と補正して、前記「第１の検出要素」と前記「第２の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。
　よって、補正事項１の補正は、特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
　イ．そして、補正事項１の補正は、本願の願書に最初に添付した明細書における、【請求項３】の「前記第２の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段を含み、前記第２の差動入力段が、前記第１の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【００２９】の「第１の差動入力段２０６におけるデバイスＮ０およびＮ１のように、デバイスＮ４およびＮ５は、オフセットを最小にするように互いに整合する。この点で、第１の差動入力段２０６および第２の差動入力段２１２は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。
　したがって、補正事項１の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。
　よって、補正事項１の補正は、特許法第１７条の２第３項の規定に適合する。
　
（２）補正事項２について
　ア．補正事項２は、補正前の請求項１における「スイッチ回路と」を「含み、」という記載を、「スイッチ回路と、」を「含み、」と補正するものであるから、特許法第１７条の２第５項第４号に規定する明りょうでない記載の釈明を目的とするものに該当する。
　
　イ．そして、補正事項２の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項２の補正は、特許法第１７条の２第３項の規定に適合する。
　
（３）補正事項３について
　ア．補正事項３は、補正前の請求項９における「前記第１の検出要素に対して冗長な第２の検出要素と、」という記載を、「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、」と補正して、前記「第１の検出要素」と前記「第２の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。
　よって、補正事項３の補正は、特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
　イ．そして、補正事項３の補正は、本願の願書に最初に添付した明細書における、【請求項３】の「前記第２の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段を含み、前記第２の差動入力段が、前記第１の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【００２９】の「第１の差動入力段２０６におけるデバイスＮ０およびＮ１のように、デバイスＮ４およびＮ５は、オフセットを最小にするように互いに整合する。この点で、第１の差動入力段２０６および第２の差動入力段２１２は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。　
　したがって、補正事項３の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。
　よって、補正事項３の補正は、特許法第１７条の２第３項の規定に適合する。
　
（４）補正事項４について
　ア．補正事項４は、補正前の請求項９における「スイッチ回路と」を「含み、」という記載を、「スイッチ回路と、」を「含み、」と補正するものであるから、特許法第１７条の２第５項第４号に規定する明りょうでない記載の釈明を目的とするものに該当する。
　
　イ．そして、補正事項４の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項４の補正は、特許法第１７条の２第３項の規定に適合する。
　
（５）補正事項５について
　ア．補正事項５は、補正前の請求項１０における「前記センス増幅器内に、前記第１の検出要素に対して冗長である第２の検出要素を設けるステップと、」という記載を、「前記センス増幅器内に、前記第１の検出要素に実質的に整合しかつそれに対して冗長である第２の検出要素を設けるステップと、」と補正して、前記「第１の検出要素」と前記「第２の検出要素」の関係を「実質的に整合し」ている場合に限定するものである。
　よって、補正事項５の補正は、特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
　イ．そして、補正事項５の補正は、本願の願書に最初に添付した明細書における、【請求項３】の「前記第２の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段を含み、前記第２の差動入力段が、前記第１の差動入力段に実質的に整合しかつそれに対して冗長であり、」との記載及び段落【００２９】の「第１の差動入力段２０６におけるデバイスＮ０およびＮ１のように、デバイスＮ４およびＮ５は、オフセットを最小にするように互いに整合する。この点で、第１の差動入力段２０６および第２の差動入力段２１２は、互いに実質的に同じであることが好ましい。」との記載に基づいていると認められる。
　したがって、補正事項５の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできない。
　よって、補正事項５の補正は、特許法第１７条の２第３項の規定に適合する。
　
（６）補正事項６について
　ア．補正事項６は、補正前の請求項１０における「ステップと」を「含み、」という記載を、「ステップと、」を「含み、」と補正するものであるから、特許法第１７条の２第５項第４号に規定する明りょうでない記載の釈明を目的とするものに該当する。
　
　イ．そして、補正事項６の補正が、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものとすることはできないことは明らかであるから、補正事項６の補正は、特許法第１７条の２第３項の規定に適合する。
　
（７）新規事項の追加の有無及び補正の目的の検討のまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第５項の規定に適合する。
　
３．独立特許要件
　以上のとおり、本件補正は、特許法１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とする補正を包含している。
　そこで、この特許請求の範囲の減縮を目的とする補正がなされた請求項に係る発明が、特許出願の際独立して特許を受けることができるものであるかどうかを検討する。
　
（１）補正発明
　特許請求の範囲の減縮を目的とする補正がなされた、請求項１に係る発明、前記請求項１を引用する請求項２に係る発明、請求項９に係る発明、及び、請求項１０に係る発明（以下、これらの発明を、それぞれ、「補正発明１」、「補正発明２」、「補正発明９」及び「補正発明１０」という。）は、本件補正後の特許請求の範囲の請求項１、２、９及び１０に記載した事項により特定される、それぞれ、以下のとおりのものである。
　
　ア．補正発明１
「　【請求項１】
　センス増幅器であって、
　第１の検出要素と、
　前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、
　前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、
を含み、
　前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
　前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、センス増幅器。」
　
　イ．補正発明２
「　【請求項２】
　前記第１の検出要素が、前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第１の差動入力段を含み、
　前記第２の検出要素が、前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段を含み、前記第２の差動入力段が、前記第１の差動入力段に実質的に整合しかつそれに対して冗長であり、
　前記スイッチ回路が、前記第１および第２の差動入力段に接続された制御回路を含み、前記制御回路が、前記第１および第２の差動入力段の一方を、前記制御回路に供給された少なくとも１つの制御信号の関数として選択的にイネーブルするよう機能し、前記少なくとも１つの制御信号が、前記センス増幅器の前記オフセットが前記所定の量よりも大きいかどうかの関数である、
請求項１に記載のセンス増幅器。」
　
　ウ．補正発明９
「　【請求項９】
　複数のメモリ・セルを含むメモリ・アレイと、
　前記メモリ・アレイ内の前記メモリ・セルのうちの少なくとも１つの論理状態を選択的に読み出すための、前記メモリ・アレイに接続された少なくとも１つのセンス増幅器と、
を含み、前記該少なくとも１つのセンス増幅器が、
　　第１の検出要素と、
　　前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素と、
　　前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、
を含み、
　前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
　前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、電子システム。」
　
　エ．補正発明１０
「　【請求項１０】
　センス増幅器内のオフセットを低減する方法であって、
　前記センス増幅器内に第１の検出要素を設けるステップと、
　前記センス増幅器内に、前記第１の検出要素に実質的に整合しかつそれに対して冗長である第２の検出要素を設けるステップと、
　前記センス増幅器のオフセットを決定するステップと、
　前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるステップと、
を含み、
　前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
　前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、方法。」
　
（２）引用された刊行物
　原査定の根拠となった拒絶理由通知において引用された刊行物は以下のとおりである。
１．特開平０６−０９７３８９号公報（以下「引用例１」という。）
２．特開平０４−３５６７９２号公報（以下「引用例２」という。）
　
（２−１）引用例１の記載事項及び引用発明
　ア．引用例１には、「半導体集積回路」（発明の名称）について、図１〜図４とともに、以下の記載がある（下線は、参考のため、当審において付した。以下、同様。）。　
　
ａ．「【０００１】
【産業上の利用分野】本発明は、
センスアンプを有する半導体集積回路
　
ｂ．「【０００２】
【従来の技術】この種従来のセンスアンプは、図３に示されるように、制御信号入力端子ＣＮＴに、入力端子が接続されたインバータＩＶ１と、
第１の入力端子が制御信号入力端子ＣＮＴに、第２の入力端子がデータ入力端子Ｄ
ＩＮ
に接続された２入力ＮＯＲゲートＮＲ
ゲートがインバータＩＶ１の出力端子に、ソースが電源Ｖ
ＤＤ
に、ドレインが節点Ｎ１に接続された第１のｐチャネルトランジスタＱｐ１
ゲートとドレインが節点Ｎ１に、ソースが電源Ｖ
ＤＤ
に接続された第２のｐチャネルトランジスタＱｐ２
ゲートが節点Ｎ１に、ソースが電源Ｖ
ＤＤ
に、ドレインが出力端子Ｄ
ＯＵＴ　
に接続された第３のｐチャネルトランジスタＱｐ３と
ゲートが２入力ＮＯＲゲートＮＲの出力端子に、ソースがデータ入力端子Ｄ
ＩＮ
に、ドレインが節点Ｎ１に接続された第１のｎチャネルトランジスタＱｎ１と
ゲートが基準電圧入力端子ＲＥＦに、ドレインが出力端子Ｄ
ＯＵＴ　
に接続され、ソースが接地された第２のｎチャネルトランジスタＱｎ２と
　
ｃ．「【０００３】次に、この従来例の動作についてそのタイミングタチャートである図４を参照して説明する。メモリに格納されたデータを読み出す場合、まず制御信号入力端子ＣＮＴをハイレベルとする（時刻ｔ１ ）。これにより、２入力ＮＯＲゲートの出力端子の接続された節点Ｎ２と、インバータＩＶ１の出力端子の接続された節点Ｎ３はローレベルとなり、トランジスタＱｎ１はオフし、トランジスタＱｐ１はオンする。
【０００４】次に、
制御信号入力端子ＣＮＴにローレベルの信号を入力する
メモリセルにつながるデータ入力端子Ｄ
ＩＮ
に加えられる信号がローレベルであるものとすると
基準電圧入力端子ＲＥＦの電位をｎチャネルトランジスタＱｎ２がオンできる程度に高くしておく
出力端子Ｄ
ＯＵＴ
 の電位は両トランジスタの相互コンダクタンスにより決定される
データ入力端子Ｄ
ＩＮ
にローレベルの信号が入力されているとき、節点Ｎ１の電位がトランジスタＱｐ３を強くオンさせる
出力端子Ｄ
ＯＵＴ
 の電位はハイレベルとなる
【０００５】時刻ｔ３ において、制御信号入力端子ＣＮＴに印加される信号が再びハイレベルとなり、センスアンプの状態は時刻ｔ1 の場合と同様になる。
【０００６】続いて、
時刻ｔ
４　
において制御信号入力端子ＣＮＴに加わる信号がローレベルとなると
データ入力端子Ｄ
ＩＮ
での信号がハイレベルであるものとすると
トランジスタＱｐ３を弱くオンさせる。一方、ゲートに基準電圧が与えられているトランジスタＱｎ２は比較的低抵抗でオンしている。従って、トランジスタＱｐ３とトランジスタＱｎ２の相互コンダクタンスの比で決定される出力端子Ｄ
ＯＵＴ　
の電位はローレベルとなる
【０００７】以上のように、センスアンプの出力端子ＤＯＵＴ　の電位は、ｐチャネルトランジスタＱｐ３と、ｎチャネルトランジスタＱｎ２の相互コンダクタンスの比により決定されるので、これらのトランジスタのゲート長、ゲート幅は、ハイレベルおよびローレベルの出力値が所定値となるサイズに設定される。そして、メーカ側では、保証動作電源電圧下に渡ってセンスアンプの正常動作を保証しなければならない。」
　
ｄ．「【０００８】
【発明が解決しようとする課題】上述した従来の半導体集積回路では、拡散工程でのイオン注入や熱処理のばらつきによりトランジスタの相互コンダクタンスが設定値からずれるため、センスアンプが正常動作する電源電圧範囲が変化する。その結果、保証電源電圧の範囲内でのセンスアンプの正常動作を担保できなくなるという問題が起こる。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路は、読み出すべきメモリセルの記憶データに応じた電圧が印加される第１のトランジスタ（Ｑｐ３　）と、前記第１のトランジスタと直列に接続され、ゲートに基準電圧が印加される第２のトランジスタとを備えたセンスアンプを１乃至複数個有するものであって、そして前記第１または第２のトランジスタは互いに異なるサイズの複数のトランジスタ（Ｑｎ２１、Ｑｎ２２、Ｑｎ２３）の中から選択されたものである。」
　
ｅ．「【００１０】
【実施例】次に、本発明の実施例について図面を参照して説明する。図１の（ａ）は、本発明の第１の実施例を示す回路図であり、図１の（ｂ）はそのチップ上での部分レイアウト図である。図１の（ａ）において、図４の従来例の部分と同等の部分には同一の符号が付されているので、重複した説明は省略する。
【００１１】本実施例では、
ｎチャネルトランジスタＱｎ２に代え、３つのｎチャネルトランジスタＱｎ
２１
、Ｑｎ
２２
、Ｑｎ
２３
が、出力端子Ｄ
ＯＵＴ　
とグランド間に並列接続されている。これらのトランジスタのゲートにはテスト回路１０から基準電圧が与えられる
【００１２】図１の（ｂ）は、トランジスタＱｎ２１〜Ｑｎ２３の部分のレイアウト図である。同図において、１１はドレイン配線１１ａ〜１１ｃを有する出力配線、１２は接地配線、１３ａ〜１３ｃはゲート電極、１４ａ〜１４ｃは、ソース・ドレインを構成する拡散層である。
【００１３】本実施例では、
３つのトランジスタＱｎ
２１
、Ｑｎ
２２
、Ｑｎ
２３
の中からいずれか一つを選択して用いる
ゲート幅はトランジスタＱｎ
２１
で最も短く、トランジスタＱｎ
２３
で最も長い。そのため、これらのトランジスタのオン抵抗は、トランジスタＱｎ
２１
で最大、トランジスタＱｎ
２３
で最小となる。
【００１４】ウェハースでの製品検査時、ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中の１つのトランジスタに基準電圧を供給するよう、テスト回路１０で切換え、それぞれのトランジスタに基準電圧を供給した場合について動作可能電源電圧の範囲を測定する。測定結果が、例えばトランジスタＱｎ２１を用いた時の許容される電源電圧の範囲が３〜７Ｖ、トランジスタＱｎ２２を用いた時の許容される電源電圧の範囲が４．５〜８．５Ｖ、トランジスタＱｎ２３を用いた時の許容電源電圧範囲が５〜９Ｖである場合、製品の動作保証電源電圧範囲が４〜６Ｖであるならば、
センスアンプの動作を保証するためにはｎチャネルトランジスタＱｎ
２１
を選択することが最適である
【００１５】トランジスタＱｎ２１の選択が最適であると判断された場合、図１の（ｂ）におけるドレイン配線１１ｂ、１１ｃをレーザトリマにより切断する。トランジスタＱｎ２２またはＱｎ２３が最適であると判断された場合も同様にドレイン配線１１ａ、１１ｃまたは１１ａ、１１ｂを切断する。このことにより、製造工程時のばらつきのためにトランジスタの特性が設計値からずれた場合であっても、動作保証電源電圧範囲内で常にセンスアンプを正常に動作させることが可能になる。」
　
ｆ．「【００１６】図２は、本発明の第２の実施例を示す回路図である。本実施例では、
ｎチャネルトランジスタＱｎ
２１
、Ｑｎ
２２
、Ｑｎ
２３
のそれぞれのゲートが接続された節点Ｎ
４１
、Ｎ
４２
、Ｎ
４３
が、トランスファゲートＴ
１１
、Ｔ
１２
、Ｔ
１３
を介してテスト回路１０の基準電圧出力端子と接続され、
【００１７】
ウェハースでの製品検査において、ｎチャネルトランジスタＱｎ
２１
の選択が最適であると判断された場合、
これによりトランスファゲートＴ
１１
はオン、トランスファゲートＴ
１２
、Ｔ
１３
はオフする。
　
ｇ．「【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図とそのチップ上での部分レイアウト図。
【図２】本発明の第２の実施例の回路図。
【図３】従来例のセンスアンプ回路図。
【図４】従来例のセンスアンプのタイミングチャート。」
　
　イ．以上のａ〜ｅの摘記事項に示されるとおり、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「半導体集積回路に設けられたセンスアンプであって、
　前記センスアンプは、
　　第１の入力端子が制御信号入力端子ＣＮＴに、第２の入力端子がデータ入力端子ＤＩＮに接続された２入力ＮＯＲゲートＮＲと、
　　ゲートがインバータＩＶ１を介して前記制御信号入力端子ＣＮＴに、ソースが電源ＶＤＤに、ドレインが節点Ｎ１に接続された第１のｐチャネルトランジスタＱｐ１と、ゲートが前記２入力ＮＯＲゲートＮＲの出力端子に、ソースが前記データ入力端子ＤＩＮに、ドレインが前記節点Ｎ１を介して前記第１のｐチャネルトランジスタＱｐ１のドレインに接続された第１のｎチャネルトランジスタＱｎ１とからなる第１の直列回路と、
　　ゲートが前記節点Ｎ１に、ソースが前記電源ＶＤＤに、ドレインが出力端子ＤＯＵＴ　に接続された第３のｐチャネルトランジスタＱｐ３と、ゲートが基準電圧入力端子ＲＥＦに、ドレインが前記出力端子ＤＯＵＴ　に、ソースが接地に接続された第２のｎチャネルトランジスタＱｎ２とからなる第２の直列回路と、
　　ゲートとドレインが前記節点Ｎ１に、ソースが前記電源ＶＤＤに接続された第２のｐチャネルトランジスタＱｐ２と、を備えて、
　　前記制御信号入力端子ＣＮＴにローレベルの信号を入力したとき、
　　　メモリセルにつながるデータ入力端子ＤＩＮに加えられる信号がローレベルである場合は、前記基準電圧入力端子ＲＥＦの電位によりオンできる程度の状態にある前記ｎチャネルトランジスタＱｎ２と、前記データ入力端子ＤＩＮに入力される前記ローレベルの信号により強くオンする前記第３のｐチャネルトランジスタＱｐ３との相互コンダクタンスにより決定される前記出力端子ＤＯＵＴ の電位はハイレベルとなり、
　　　前記データ入力端子ＤＩＮでの信号がハイレベルである場合は、前記第３のｐチャネルトランジスタＱｐ３は弱くオンする一方、前記基準電圧入力端子ＲＥＦの電位により比較的低抵抗でオンしている前記ｎチャネルトランジスタＱｎ２との相互コンダクタンスの比で決定される前記出力端子ＤＯＵＴ　の電位はローレベルとなる、
前記センスアンプにおいて、
　前記第２のｎチャネルトランジスタＱｎ２は、前記出力端子ＤＯＵＴ　と前記グランド間に並列接続された３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の、いずれか１つであり、
　前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３は、そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異なり、
　前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の各ゲートは、それぞれ、トランスファゲートＴ１１、Ｔ１２、Ｔ１３を介してテスト回路１０の基準電圧出力端子と接続され、前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である一つを選択し、前記トランスファゲートＴ１１、Ｔ１２、Ｔ１３は、前記選択された前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中の一つに対応するものをオンさせ、他はオフさせる、
ことを特徴とするセンスアンプ。」
　
（２−２）引用例２の記載事項
　ア．引用例２には、「データバス増幅回路（発明の名称）」について、図１〜図９とともに、以下の記載がある。
　
ａ．「【０００１】
【産業上の利用分野】
本発明は、データバス増幅回路に関するものであり、特に詳しくは、データの高速化に対応出来且つ低消費電力型の特徴を持ったデータバス増幅回路に関するもので有る
　
ｂ．「００１９】
【実施例】以下に、本発明に係るデータバス増幅回路の具体例を図面を参照しながら詳細に説明する。図１は本発明に係るデータバス増幅回路の一具体例を示す回路構成図である。即ち、本発明に係る具体例に於いては、半導体記憶装置のデータバス線ＤＢ、ＤＢバー、センスアンプ２、センスバッファゲート３、該センスアンプ２からの情報を該データバス線ＤＢ、ＤＢバーに供給する為、
該センスアンプ２と該データバス線ＤＢ、ＤＢバーとの間に配置されたコラムゲート２１、該データバス線ＤＢ、ＤＢバーとデータバス線の情報を増幅する為のセンスバッファ回路３
【００２０】
本発明に係るデータバス増幅回路１をより詳細に説明すると、図６に示す従来のデータバス増幅回路と同様に、
データバス線ＤＢ、ＤＢバーにそれぞれ接続されているセンスバッファ線ＳＢ、ＳＢバーの間に設けられているセンスバッファ回路３とが設けられており、該センスバッファ回路３は４個のトランジスタＱ６、Ｑ７、Ｑ８及びＱ９から構成され且つ該回路３には制御信号ＳＢＥが入力される様に構成されている
　
ｃ．図１には、センスバッファ回路３は、それぞれインバータとして接続された、トランジスタＱ６及びＱ７と、トランジスタＱ８及びＱ９とから構成されており、前記トランジスタＱ６及びＱ７の共通接続されたドレインと前記トランジスタＱ８及びＱ９の共通接続されたゲートがセンスバッファ線ＳＢに接続され、前記トランジスタＱ６及びＱ７の共通接続されたゲートがセンスバッファ線ＳＢバーに接続され、トランジスタＱ７及びＱ９のソースにインバータを介して制御信号ＳＢＥが入力されることが記載されている。
　
　イ．以上のａ〜ｃの摘記事項から、引用例２には、
　制御信号ＳＢＥによって動作が制御されて、センスバッファ線ＳＢ、ＳＢバーに接続されるデータバス線ＤＢ、ＤＢバーの情報を増幅する為のセンスバッファ回路３であって、該センスバッファ回路３を、負荷段として機能しているトランジスタＱ６及びＱ８と、信号入力段として機能しているトランジスタＱ７及びＱ９とで構成すること、
が記載されていることは明らかである。　
　
（３）補正発明１についての対比・判断
（３−１）対比
　補正発明１と引用発明とを対比する。　
　
　ア．引用発明の「センスアンプ」は、補正発明１の「センス増幅器」に相当する。
　
　イ．引用発明の「ゲートが前記節点Ｎ１に、ソースが前記電源ＶＤＤに、ドレインが出力端子ＤＯＵＴ　に接続された第３のｐチャネルトランジスタＱｐ３と、ゲートが基準電圧入力端子ＲＥＦに、ドレインが前記出力端子ＤＯＵＴ　に、ソースが接地に接続された第２のｎチャネルトランジスタＱｎ２とからなる第２の直列回路」は、「メモリセルにつながるデータ入力端子ＤＩＮに加えられる信号がローレベルである場合」は「前記出力端子ＤＯＵＴ の電位」を「ハイレベル」とすることで前記「データ入力端子ＤＩＮに加えられる信号」を検出し、「前記データ入力端子ＤＩＮでの信号がハイレベルである場合」は「前記出力端子ＤＯＵＴ　の電位」を「ローレベル」とすることで前記「データ入力端子ＤＩＮに加えられる信号」を検出することができる「回路」であると解される。
　したがって、引用発明の「ゲートが前記節点Ｎ１に、ソースが前記電源ＶＤＤに、ドレインが出力端子ＤＯＵＴ　に接続された第３のｐチャネルトランジスタＱｐ３と、ゲートが基準電圧入力端子ＲＥＦに、ドレインが前記出力端子ＤＯＵＴ　に、ソースが接地に接続された第２のｎチャネルトランジスタＱｎ２とからなる第２の直列回路」において、前記「第２のｎチャネルトランジスタＱｎ２」として「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である」として「選択」した「一つ」を用いたものは、補正発明１の「第１の検出要素」に相当する。
　
　ウ．また、前記「ウェハースでの製品検査」の結果「前記センスアンプの動作を保証するために最適である」として「選択」されなかった「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中のいずれか一つ」は、「半導体集積回路」内に存在するものの、冗長な「トランジスタ」となる。
　したがって、引用発明において、「第２のｎチャネルトランジスタＱｎ２」として前記「ウェハースでの製品検査」の結果「前記センスアンプの動作を保証するために最適であるとして選択され」なかった「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中」のものを用いた前記「第２の直列回路」と、補正発明１の「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素」とは、「前記第１の検出要素」に「対して冗長な第２の検出要素」である点で共通する。
　
　エ．引用発明の「トランスファゲートＴ１１、Ｔ１２、Ｔ１３」は、「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である」として「選択」されたものの「ゲート」だけを「テスト回路１０の基準電圧出力端子と接続」するためのスイッチ回路である。
　そして、前記「トランスファゲートＴ１１、Ｔ１２、Ｔ１３」によって、「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中」から「選択」された「一つ」の「ゲート」だけを「テスト回路１０の基準電圧出力端子と接続」するということは、「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」の中から「一つ」を選択するということであると、認められる。
　したがって、引用発明の「トランスファゲートＴ１１、Ｔ１２、Ｔ１３」と、補正発明１の「前記センス増幅器のオフセットが所定の量よりも大きいときに、前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路」とは、「前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路」である点で共通する。
　
　オ．そして、引用発明の「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」は、その「許容電源電圧範囲」が異なるものであることが、引用例１の段落【００１４】に記載されている。
　してみると、引用発明の「第２のｎチャネルトランジスタＱｎ２」のうち、「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」も、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」も、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」も、「メモリセルにつながるデータ入力端子ＤＩＮに加えられる信号がローレベルである場合は、前記基準電圧入力端子ＲＥＦの電位によりオンできる程度の状態にある前記ｎチャネルトランジスタＱｎ２と、前記データ入力端子ＤＩＮに入力される前記ローレベルの信号により強くオンする前記第３のｐチャネルトランジスタＱｐ３との相互コンダクタンスにより決定される前記出力端子ＤＯＵＴ の電位はハイレベルとなり」、「前記データ入力端子ＤＩＮでの信号がハイレベルである場合は、前記第３のｐチャネルトランジスタＱｐ３は弱くオンする一方、前記基準電圧入力端子ＲＥＦの電位により比較的低抵抗でオンしている前記ｎチャネルトランジスタＱｎ２との相互コンダクタンスの比で決定される前記出力端子ＤＯＵＴ　の電位はローレベルとなる」という機能を実行するものの、ただ、その「許容電源電圧範囲」が異なるという差異があるものと解される。
　したがって、引用発明の「第２のｎチャネルトランジスタＱｎ２」のうち、「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」も、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」も、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」も、同じ前記機能を実行していることは、補正発明１の「前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され」ていることに相当する。
　
　カ．前記エ．の検討から、引用発明において「前記センスアンプの動作を保証するために最適である一つを選択し、前記トランスファゲートＴ１１、Ｔ１２、Ｔ１３は、前記選択された前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中の一つに対応するものをオンさせ、他はオフさせる」ことは、補正発明１において「前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える」ことに相当する。
　
　キ．以上のア．〜カ．を総合すれば、補正発明１と引用発明とは、以下の点で一致するとともに、相違する。
　
一致点
「センス増幅器であって、
　第１の検出要素と、
　前記第１の検出要素に対して冗長な第２の検出要素と、
　前記第１の検出要素と前記第２の検出要素を切り替えるように構成されたスイッチ回路と、
を含み、
　前記第１の検出要素及び前記第２の検出要素の双方は、前記センス増幅器において実質的に同じ機能を実行するように構成され、
　前記スイッチ回路は、前記第１の検出要素と前記第２の検出要素の間を切り替える際に、一方の前記検出要素を他方の前記検出要素に置き換える、センス増幅器。」
　
相違点１
　補正発明１の「第２の検出要素」は「前記第１の検出要素に実質的に整合し」ているの対して、引用発明の「前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３」は「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る点。
　
相違点２
　補正発明１の「スイッチ回路」は「前記センス増幅器のオフセットが所定の量よりも大きいときに」前記第１の検出要素と前記第２の検出要素を切り替えるのに対して、引用発明の「トランスファゲートＴ１１、Ｔ１２、Ｔ１３」は、「前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中からウェハースでの製品検査により前記センスアンプの動作を保証するために最適である一つを選択し」て「前記選択された前記ｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３の中の一つに対応するものをオンさせ、他はオフさせる」点。
　
（３−２）判断
　相違点１について検討する。
　ア．本願明細書の発明の詳細な説明には、段落【００２３】に「センス増幅器内の主なオフセット源は、センス増幅器の入力段を形成しているデバイス間の不整合に起因しうる。入力段１０６における不整合を低減するための１つの方法が、整合デバイスＮ０およびＮ１のサイズを実質的に大きくして、局所的なＩＣプロセス異常に起因する各デバイスの寸法の不整合があっても影響が小さくなるようにすることである。しかし、この手法は、センス増幅器のサイズを著しく増大させ、したがって望ましくない。」と、段落【００２９】に「第１の差動入力段２０６におけるデバイスＮ０およびＮ１のように、デバイスＮ４およびＮ５は、オフセットを最小にするように互いに整合する。この点で、第１の差動入力段２０６および第２の差動入力段２１２は、互いに実質的に同じであることが好ましい。」と記載されている。
　そうすると、補正発明１の「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素」という発明特定事項における、「前記第１の検出要素に実質的に整合」するの技術的な意味は、たとえば「第１の検出要素」及び「第２の検出要素」のそれぞれにおける構成要素の「デバイス」を「互いに整合」させることで、前記「第１の検出要素」と前記「第２の検出要素」とが「互いに実質的に同じである」ことと解される。
　
　イ．そして、本願明細書の発明の詳細な説明には、前記ア．で摘記した記載に加えて、段落【００２２】に「ＩＣ寸法の縮小により、センス増幅器内の局所的な不整合が増大し、それによってセンス増幅器内の直流（ＤＣ）オフセットが増大する。」と、段落【００２３】に「センス増幅器内の主なオフセット源は、センス増幅器の入力段を形成しているデバイス間の不整合に起因しうる。入力段１０６における不整合を低減するための１つの方法が、整合デバイスＮ０およびＮ１のサイズを実質的に大きくして、局所的なＩＣプロセス異常に起因する各デバイスの寸法の不整合があっても影響が小さくなるようにすることである。しかし、この手法は、センス増幅器のサイズを著しく増大させ、したがって望ましくない。」と、段落【００３１】に「第２の差動入力段２１２は、それが、理想的には第１の差動入力段２０６内の不整合に起因するセンス増幅器２０２内のオフセットが所定の量よりも大きいときだけ使用されるという点で、冗長段である。」と、段落【００３６】に「第１および第２の差動入力段の両方に起因するオフセットは個々に試験されて、どちらの入力段が、センス増幅器が受ける様々な条件に応じてセンス増幅器内で常に最低オフセットを示すのかを決定することができる。」と、それぞれ、記載されている。
　ここで、段落【００３６】の。「センス増幅器内で常に最低オフセットを示すのかを決定する」という記載は、「第１および第２の差動入力段の両方に起因するオフセット」がそれぞれ異なっていることを前提とした記載であると認められる。
　したがって、本願明細書には、「センス増幅器」の「オフセット」を低減させるためには、「センス増幅器の入力段を形成しているデバイス」の「サイズ」を大きくすると当該「センス増幅器のサイズ」が著しく増大して望ましくないことから、「前記第１の検出要素に実質的に整合」するものの、「ＩＣ寸法の縮小により」不可避に生じる「オフセット」が「前記第１の検出要素」とは異なる「冗長な第２の検出要素」を用意することで、「最低オフセット」を示す「検出要素」に「切り替える」という技術思想が記載されている。
　
　ウ．これに対して、引用発明の「前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３」は、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」るものである。
　そして、これら、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る「前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３」の「いずれか一つ」を用いると、引用発明の「第２の直列回路」は、「出力端子ＤＯＵＴ　」の電位が異なるものとなることは、引用例１の段落【００１３】に「ゲート幅はトランジスタＱｎ２１で最も短く、トランジスタＱｎ２３で最も長い。そのため、これらのトランジスタのオン抵抗は、トランジスタＱｎ２１で最大、トランジスタＱｎ２３で最小となる。従って、センスアンプの出力端子ＤＯＵＴ　の電位は、トランジスタＱｎ２１を選択したときに最も高くなり、またトランジスタＱｎ２３を選択したときに最低となる。」と記載されるとおりである。
　したがって、引用発明の「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」とを、「互いに実質的に同じである」ものとすることは、引用例１には記載されていない。
　
　エ．ところで、引用例１には、段落【０００８】には、「従来の半導体集積回路では、拡散工程でのイオン注入や熱処理のばらつきによりトランジスタの相互コンダクタンスが設定値からずれるため、センスアンプが正常動作する電源電圧範囲が変化する。その結果、保証電源電圧の範囲内でのセンスアンプの正常動作を担保できなくなるという問題が起こる。」と段落【０００９】には、「本発明の半導体集積回路は、読み出すべきメモリセルの記憶データに応じた電圧が印加される第１のトランジスタ（Ｑｐ３　）と、前記第１のトランジスタと直列に接続され、ゲートに基準電圧が印加される第２のトランジスタとを備えたセンスアンプを１乃至複数個有するものであって、そして前記第１または第２のトランジスタは互いに異なるサイズの複数のトランジスタ（Ｑｎ２１、Ｑｎ２２、Ｑｎ２３）の中から選択されたものである。」と記載されている。
　したがって、引用発明において、「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」る「前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３」を用意したのは、半導体集積回路においては製造工程におけるばらつきによりトランジスタの特性がずれることが通常であるという認識のもとで、敢えて特性が異なるトランジスタを用意して、その中から「一つ」を選択にて、電源電圧範囲が異なる複数の「第２の直列回路」の中から「最適」なものを選択することにより、「センスアンプの正常動作を担保」しようとする技術思想に基づいていると認められる。
　よって、引用発明の「前記ｎチャネルトランジスタＱｎ２１」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２２」を用いた前記「第２の直列回路」と、「前記ｎチャネルトランジスタＱｎ２３」を用いた前記「第２の直列回路」とを、「互いに実質的に同じである」ものにすることは、引用発明の前記技術思想に反するものであるから、引用例１の記載からでは、到底想到し得ないものであると認められる。
　
　オ．また、引用例２にも、補正発明１のように「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素」を設けることは、記載も示唆もされていない。
　
　カ．そして、前記ア．及びイ．で摘記した本願明細書の段落【００２３】及び【００３６】の記載を参酌すれば、補正発明１は、「前記第１の検出要素に実質的に整合しかつそれに対して冗長な第２の検出要素」を具備することにより、「センス増幅器のサイズを著しく増大させ」ることなく、「センス増幅器内で常に最低オフセット」を示す「検出要素」に「切り替える」ことができるという、本願明細書記載の効果を奏するものである。
　
　キ．以上のとおりであるから、相違点２について判断するまでもなく、補正発明１は、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたとすることはできない。
　
（３−２）補正発明２について
　補正発明２は、本件補正後の請求項１を引用する請求項２に係る発明である。
　したがって、補正発明１が引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明２もまた、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
（３−３）補正発明９について
　補正発明９は、第２．３．（３）（３−１）のキ．で指摘した相違点１に係る、「第２の検出要素」が「前記第１の検出要素に実質的に整合し」ているという発明特定事項を有する発明である。
　したがって、補正発明１が引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明９もまた、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
（３−４）補正発明１０について
　補正発明１０も、前記相違点１に係る、「第２の検出要素」が「前記第１の検出要素に実質的に整合し」ているという発明特定事項を有する発明である。
　したがって、補正発明１が引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、補正発明１０もまた、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
（４）独立特許要件のまとめ
　以上のとおり、補正発明１、補正発明２、補正発明９及び補正発明１０のいずれの発明も、引用例１ないし引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできないから、特許法第２９条第２項の規定により特許を受けることができないとすることはできない。
　よって、補正発明１、補正発明２、補正発明９及び補正発明１０は、特許出願の際独立して特許を受けることができないとすることはできない。
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
　
４．小括
　以上から、本件補正は、特許法第１７条の２に規定する要件を満たす適法なものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正は特許法１７条の２に規定する要件を満たす適法なものである。
　したがって、本願の請求項１〜１０に係る発明は、本件補正により補正された補正後の請求項１〜１０に記載されるものである。
　よって、補正後の請求項１に係る発明、補正後の請求項２に係る発明、補正後の請求項９に係る発明、及び、補正後の請求項１０に係る発明（以下、これらの発明を、それぞれ、「本願発明１」、「本願発明２」、「本願発明９」及び「本願発明１０」という。）は、第２．３．（１）のア．〜エ．で示したとおりであり、補正後の請求項３〜８に係る発明（以下「本願発明３」〜「本願発明８」という。）は、以下のとおりである。
　
「　【請求項３】
　センス増幅器であって、
　前記センス増幅器の差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された差分信号を受け取るように構成されている第１の差動入力段と、
　前記センス増幅器の前記差動入出力ノードに選択的に接続可能でありかつ前記差動入出力ノードに提示された前記差分信号を受け取るように構成されている第２の差動入力段であって、前記第１の差動入力段に実質的に整合しかつそれに対して冗長である第２の差動入力段と、
　前記センス増幅器の電源と前記第１および第２の差動入力段の少なくとも一方との間に動作可能に接続された負荷段であって、前記第１および第２の差動入力段の少なくとも一方に所定の動作点でバイアスをかけるよう機能する負荷段と、
　前記第１および第２の差動入力段に接続された制御回路であって、前記第１および第２の差動入力段の一方を、前記制御回路に供給された少なくとも１つの制御信号の関数として選択的にイネーブルするよう機能する制御回路と
を含む、センス増幅器。
　　【請求項４】
　前記制御回路は、前記センス増幅器に関する所定の条件が検出されたときに、前記第１および第２の差動入力段の一方を前記差動入出力ノードに接続するよう機能する、請求項３に記載のセンス増幅器。
　　【請求項５】
　前記差動入出力ノードに接続された入力部を有しかつ出力部に前記差動入出力ノードでのそれぞれの信号を表す差分信号を生成するバッファ回路をさらに含む、請求項３に記載のセンス増幅器。
　　【請求項６】
　前記制御回路が、前記第１および第２の差動入力段と前記差動入出力ノードとの間に接続されたスイッチ回路を含み、前記制御回路が、前記第１および第２の差動入力段の一方を、前記少なくとも１つの制御信号の関数として前記差動入出力ノードに選択的に接続するよう機能する、請求項３に記載のセンス増幅器。
　　【請求項７】
　前記制御回路が、前記少なくとも１つの制御信号の関数として第１および第２のモードの少なくとも一方で動作可能であり、前記第１のモードでは、前記制御回路が、前記第１の差動入力段を前記差動入出力ノードに接続しかつ前記第２の差動入力段を前記差動入出力ノードから切り離すように構成され、前記第２のモードでは、前記制御回路が、前記第２の差動入力段を前記差動入出力ノードに接続しかつ前記第１の差動入力段を前記差動入出力ノードから切り離すように構成される、請求項６に記載のセンス増幅器。
　　【請求項８】
　前記制御回路が、
　前記第１の差動入力段を第１の制御信号の関数として選択的にイネーブルするよう機能する第１のスイッチと、
　前記第２の差動入力段を第２の制御信号の関数として選択的にイネーブルするよう機能する第２のスイッチと
を含む、請求項３に記載のセンス増幅器。」
　
２．引用例及び引用発明
　引用例１及び引用例２の記載事項は、第２．３．（２−１）ア．、及び、第２．３．（２−２）で摘記したとおりであり、引用発明は第２．３．（２−１）イ．で認定したとおりである。
　
３．対比・判断
（１）本願発明１、本願発明２、本願発明９及び本願発明１０について
　第３．１．で記載したとおり、補正発明１、補正発明２、補正発明９及び補正発明１０が、それぞれ、本願発明１、本願発明２、本願発明９及び本願発明１０である。
　したがって、第２．３．で記載した理由により、本願発明１、本願発明２、本願発明９及び本願発明１０のいずれの発明も、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
（２）本願発明３について
　本願発明３は、「前記第１の差動入力段に実質的に整合しかつそれに対して冗長である第２の差動入力段」という発明特定事項を有している。そして、前記「第１の差動入力段」及び「第２の差動入力段」は、補正発明１の「第１の検出要素」及び「第２の検出要素」と同様に、本願明細書に記載された「第１の差動入力段２０６」及び「第２の差動入力段２１２」を指していると認められる。
　すなわち、本願発明３と引用発明とは、本願発明３の「第２の差動入力段」は「前記第１の差動入力段に実質的に整合し」ているのに対して、引用発明の「前記３つのｎチャネルトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３」は「そのゲート幅が互いに異なるため、これらのトランジスタのオン抵抗も互いに異な」るという、第２．３．（３）（３−１）のキ．で指摘した相違点１と同一の相違点を有している。
　したがって、第２．３．で記載した理由から、補正発明１が引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、本願発明３もまた、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
（３）本願発明４〜８について
　　本願発明４〜８は、補正後の請求項３を、直接または間接に引用する請求項に係る発明である。
　したがって、本願発明３が引用発明１及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることができない以上、本願発明４〜８もまた、引用発明及び引用例２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
第４．まとめ
　以上のとおりであるから、原査定の拒絶の理由により本願の請求項１〜１０に係る発明を拒絶すべきものとすることは妥当でない。
　また、他に本願を拒絶すべき理由を発見しない。
　
　よって、結論のとおり審決する。