【事件の表示】
　平成　３年特許願第３５４８９０号「コンピュータ」拒絶査定に対する審判事件［平成　６年　４月２８日出願公開、特開平　６−１１９２３５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
  本願は、平成３年１２月２１日（パリ条約による優先権主張１９９０年１２月２１日、米国）の出願であって、その請求項１に係る発明は、平成１１年２月１５日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。（以下、「請求項１に係る発明」という。）
「最大のメモリ・アドレス・サイズが第１のワード・サイズであるメモリを利用して、１つのプログラムの実行に複数の命令を実行するコンピュータ・システムであって、前記第１のワード・サイズ以上の第２のワード・サイズをそれぞれ有する複数のマルチビット・レジスタを備えており、前記複数の命令には、メモリ・アクセス用のアクセス・アドレスの形成のために加算すべき前記複数のマルチビット・レジスタのうちの少なくとも２つから成る第１のセットを指定する第１の命令が含まれ、前記アクセス・アドレスが加算すべき前記第１のセットのレジスタのビットの第１のサブセットの内容の和である、コンピュータ・システムにおいて、前記アクセス・アドレスの生成をする装置として：加算すべき前記レジスタの各々に結合されて加算すべき前記レジスタのセットの内容を加算し、前記レジスタのセットの前記内容の和を出力する加算手段を備え；出力された前記和のビットのうち、アクセス・アドレスに使用する１組の有効ビットを指定する有効ビット指定手段を備え、前記有効ビットは、前記第１の命令の実行時には前記第１のワード・サイズに等しいビット数であり；前記加算手段及び前記有効ビット指定手段に結合され、前記有効ビット指定手段に応答して、前記出力された和から前記１組の有効ビットの内容を抽出して前記アクセス・アドレスを生成する有効ビット抽出手段を備え；前記有効ビット抽出手段に結合され、前記メモリをアクセスするメモリ・アドレス指定回路を備え；前記メモリを前記アクセス・アドレスに応答してアクセスするために、前記有効ビット抽出手段から前記メモリ・アドレス指定回路へ前記アクセス・アドレスを直接出力する手段を備え；コンピュータ・システムにより利用される第１のワード・サイズより小さいワード・サイズを有する第１の命令を、前記複数のマルチビット・レジスタにおける有効ビットではないビット位置に存在しているデータによる影響を受けずに実行し、前記マルチビット・レジスタの有効ビット部分を除くビットはアドレス計算用データとは異なるデータを格納するために使用することができる、ことを特徴とするコンピュータ・システム。」
２．引用例
　これに対して、原査定の拒絶理由に引用された特開昭６３−２８２５２７号公報（以下、「引用例１」という。）には、次の事項が記載されていると認められる。
（１）「メモリオペランドを有し外部から与えられる機械語命令を、メモリオペランドのメモリアドレス算出に必要な情報を選択する選択情報及びメモリアドレスのアドレス長を任意に指定する指定情報を含み、内部で解釈、実行可能な形式の内部命令に変換するデコード手段と、メモリオペランドのメモリアドレス算出に必要な情報を格納する格納手段と、この格納手段に格納された情報の中から前記選択情報にしたがってメモリアドレスの算出に必要な情報を選択する選択手段と、
この選択手段によって選択された情報からメモリアドレスを算出する算出手段と、この算出手段によって算出されたメモリアドレスのうち前記指定情報にしたがって所定のビットを零にマスクすることにより、前記指定情報で指定されたアドレス長のメモリアドレスを得るアドレスマスク手段と、を有することを特徴とする情報処理装置のアドレッシング回路。」（第１頁左下欄第５行から右下欄第５行：特許請求の範囲）
（２）情報処理装置のアドレッシング回路は、アドレス修飾用レジスタを含む汎用レジスタ群７と、アドレス修飾用レジスタＡ，Ｂの中からベースレジスタを選択するベースレジスタ選択回路９及びインデックスレジスタを選択するインデックスレジスタ選択回路１１と、メモリアドレスを算出するアドレス加算器１３と、アドレスマスク回路１５とを有しており、汎用レジスタ群７の中の各々のアドレス修飾用レジスタＡ，Ｂは、アドレス修飾用の３２ビットの情報を格納していること。（第３頁右上欄第６行から第１６行）
（３）ベースレジスタ選択回路９は、アドレス修飾用レジスタＡ，Ｂの中からベースレジスタとなるレジスタを内部命令のベースフィールドの情報にしたがって選択し、また、インデックスレジスタ選択回路１１は、アドレス修飾用レジスタＡ，Ｂの中からインデックスレジスタとなるレジスタを内部命令のレジスタフィールドの情報にしたがって選択し、選択された３２ビットのベース情報と３２ビットのインデックス情報がアドレス加算器１３に与えられること。（第２頁右上欄第１６行から左下欄第１８行）
（４）アドレス加算器１３は、３２ビットのベース情報と、３２ビットのインデックス情報を加算し、３２ビット長の加算結果をアドレスマスク回路１５に与えること。（第２頁左下欄第１９行から右下欄第４行）
（５）アドレスマスク回路１５は、アドレス加算器１５から与えられる３２ビットの加算結果のうち、メモリアドレスが内部命令のアドレス長指定フィールドの情報によって３２ビットと指定された場合には、３２ビット長の加算結果をそのままメモリアドレスとし、メモリアドレスがアドレス長指定フィールドの情報によって１６ビットと指定された場合には、３２ビット長の加算結果のうち、上位１６ビットを”０”にマスクすること、及び、この実施例では、メモリアドレスのビット長を３２ビット及び１６ビットとしたが、これに限定されるものではなく、任意長のメモリアドレスを算出できること。（第３頁右下欄第５行から第１６行、及び第５頁右上欄第４行から第７行）
（６）アドレスマスク回路１５は、メモリアドレスが１６ビット長に指定された場合には、３２ビット長の加算結果のうち、下位１６ビットの加算結果をメモリアドレスとすること、及び、このメモリアドレスで、メモリ１７がアクセスされること。（第３頁右下欄第１７行から第４頁左上欄第２行）
（７）メモリアドレスが１６ビット長の場合、外部から１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する機械語命令が与えられると、この機械語命令は機械語命令デコーダ３により内部命令にデコードされるが、内部命令のベースフィールド及びインデックスフィールドには、メモリアドレスが３２ビット長の場合と同様な情報が与えられ、メモリアドレスが３２ビット長の場合と同様に、ベースレジスタとしてアドレス修飾用レジスタＡが選択されて、インデックスレジスタとしてアドレス修飾用レジスタＢが選択されて、３２ビットの情報が、各々アドレス加算器１３に与えられること。（第４頁左下欄第１１行から右下欄第１２行）
（８）メモリアドレスが３２ビットと１６ビットのいずれの場合にも、３２ビットのベース情報および３２ビットのインデックス情報がアドレス加算器１３によって加算されて３２ビット長の加算結果がアドレスマスク回路１５に与えられること。（第４頁右下欄第１３行から第１６行）
（９）メモリアドレスが１６ビット長の場合、この３２ビット長の加算結果は、内部命令のアドレス長指定フィールドでメモリアドレスを１６ビット長に指定しているために、アドレスマスク回路１５によって上位１６ビットが”０”にマスクされる。したがって、メモリアドレスは上位１６ビットを”０”とし、下位１６ビットを有効なアドレス情報とする３２ビット長のメモリアドレスとなるが、実質的には下位１６ビットの有効なアドレス情報でメモリ１７がアクセスされるため、メモリアドレスは１６ビット長と同等なものとなること。（第４頁右下欄第１６行から第５頁左上欄第６行）
（１０）このように、アドレス修飾用レジスタＡ，Ｂが３２ビット長で、各々のレジスタに格納されているメモリアドレスの算出に必要なベース情報及びインデックス情報が３２ビット長であっても、１６ビット長の正確なメモリアドレスを算出することができるようになること。（第５頁左上欄第７行から第１２行）
　上記の（１）〜（１０）の記載からみると、引用例１には、
　メモリアドレスが１６ビット長の場合、即ち、メモリ・アドレス・サイズが１６ビットであるメモリを利用して、１つのプログラムの実行に複数の命令を実行する情報処理装置が記載されていると認められ、
　この場合に、３２ビット長を有する複数のアドレス修飾用レジスタＡ，Ｂを含む汎用レジスタ群が備えられており、１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する機械語命令を基にして生成される内部命令のベースフィールドの情報及びインデックスフィールドの情報により、汎用レジスタ群７のうちの２つのアドレス修飾用レジスタＡ，Ｂが選択されて対応するベース情報及びインデックス情報が読み出され、その読み出された情報がメモリアドレスを算出するためのアドレス加算器１３に与えられて加算され、メモリアドレスが、ベース情報及びインデックス情報の一部の内容の和として算出される情報処理装置が記載されているものと認められる。
　また、アドレスマスク回路１５に対し、前記内部命令のアドレス長指定フィールドの情報に基づいて、アドレス加算器１３の３２ビットの出力のうち、１６ビット、３２ビット、あるいは、他の任意の長さのアドレス長を指定する手段、並びに、アドレス加算器１３及び前記アドレス長を指定する手段に結合されて、３２ビット長の加算結果のうち、アドレス長を指定する手段により１６ビット長が指定された場合には、前記アドレス加算器１３の出力の下位１６ビットの加算結果をメモリアドレスとする手段が設けられていると認められ、
　更に、前記メモリアドレスにより、メモリ１７をアクセスする手段が設けられていると認められ、
　そして、上記の構成により、アドレス修飾用レジスタＡ，Ｂが３２ビット長であっても、１６ビット長の正確なメモリアドレスを算出することができるという特徴を有すると認められる。
　以上の点を考慮すると、引用例１には、
　メモリアドレスが１６ビット長であるメモリ１７を利用して、１つのプロセッサの実行に複数の命令を実行する情報処理装置であって、３２ビット長をそれぞれ有する複数のアドレス修飾用レジスタを含む汎用レジスタを備えており、
　前記複数の命令には、メモリアドレスの形成のために加算すべき前記汎用レジスタのうちの少なくとも２つから成るアドレス修飾用レジスタＡ，Ｂを選択する、１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する（機械語命令を基にして生成される内部）命令が含まれ、前記メモリアドレスが加算すべきアドレス修飾用レジスタＡ，Ｂのビットの一部の内容の和である、情報処理装置において、
　前記メモリアドレスを算出する装置として、
　加算すべき前記アドレス修飾用レジスタＡ，Ｂの各々に結合されて加算すべき前記アドレス修飾用レジスタＡ，Ｂのセットの前記内容の和を出力するアドレス加算器１３を備え、
　出力された前記和のビットのうち、メモリアドレスに使用する有効なビットとして、１６ビット長、３２ビット長、あるいは、任意のビット長のアドレス長を指定する手段を備え、
　前記有効なビットは、前記１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する（機械語命令を基にして生成される内部）命令の実行時には１６ビット長であり、
　アドレス加算器１３及びアドレス長を指定する手段に結合され、該アドレス長を指定する手段が１６ビット長を指定した場合には、前記アドレス加算器１３の出力の下位１６ビットの加算結果をメモリアドレスとする手段を備え、
　前記メモリアドレスとする手段に結合され、前記メモリ１７をアクセスする手段を備え、
　アドレス修飾用レジスタＡ，Ｂが３２ビット長で、各々のレジスタに格納されているメモリアドレスの算出に必要なベース情報及びインデックス情報が３２ビット長であっても、１６ビット長の正確なメモリアドレスを算出することができる、情報処理装置の発明（以下、「引用例１記載の発明」という。）が記載されていると認められる。
３．対比
　そこで、請求項１に係る発明と引用例１記載の発明とを比較する。
　引用例１記載の発明の「メモリアドレスが１６ビット長であるメモリ１７」、「１つのプログラムの実行に複数の命令を実行する情報処理装置」、「３２ビット長をそれぞれ有する複数のアドレス修飾用レジスタを含む汎用レジスタ」、「メモリアドレスの形成のために加算すべき前記汎用レジスタのうちの少なくとも２つから成るアドレス修飾用レジスタＡ，Ｂを選択する、１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する（機械語命令を基にして生成される内部）命令」、「メモリアドレスが加算すべきアドレス修飾用レジスタＡ，Ｂのビットの一部の内容の和であること」は、それぞれ、請求項１に係る発明の、「最大のメモリ・アドレス・サイズが第１のワード・サイズであるメモリ」、「１つのプログラムの実行に複数の命令を実行するコンピュータ・システム」、「メモリ・アクセス用のアクセス・アドレスの形成のために加算すべき前記複数のマルチビット・レジスタのうちの少なくとも２つから成る第１のセットを指定する第１の命令」、「アクセス・アドレスが加算すべき前記第１のセットのレジスタのビットの第１のサブセットの内容の和であること」に相当していると認められ、
　また、引用例１記載の発明の「メモリアドレスを算出する装置」は、請求項１に係る発明の「アクセス・アドレスの生成をする装置」に対応し、引用例１記載の発明の「加算すべき前記アドレス修飾用レジスタＡ，Ｂの各々に結合されて加算すべき前記アドレス修飾用レジスタＡ，Ｂのセットの前記内容の和を出力するアドレス加算器１３」、「「出力された前記和のビットのうち、メモリアドレスに使用する有効なビットとして、１６ビット長、３２ビット長、あるいは、任意のビット長のアドレス長を指定する手段」、「有効なビットは、前記１６ビット長のメモリアドレスにより指定されるメモリオペランドを有する（機械語命令を基にして生成される内部）命令の実行時には１６ビット長であること」、「アドレス加算器１３及びアドレス長を指定する手段に結合され、該アドレス長を指定する手段が１６ビット長を指定した場合には、前記アドレス加算器１３の出力の下位１６ビットの加算結果をメモリアドレスとする手段」は、それぞれ、請求項１に係る発明の「加算すべき前記レジスタの各々に結合されて加算すべき前記レジスタのセットの内容を加算し、前記レジスタのセットの前記内容の和を出力する加算手段」、「出力された前記和のビットのうち、アクセス・アドレスに使用する１組の有効ビットを指定する有効ビット指定手段」、「有効ビットは、前記第１の命令の実行時には前記第１のワード・サイズに等しいビット数であること」、「加算手段及び有効ビット指定手段に結合され、前記有効ビット指定手段に応答して、前記出力された和から前記１組の有効ビットの内容を抽出して前記アクセス・アドレスを生成する有効ビット抽出手段」に相当していると認められる。
　更に、請求項１に係る発明の「前記メモリを前記アクセス・アドレスに応答してアクセスするために、前記有効ビット抽出手段から前記メモリ・アドレス指定回路へ前記アクセス・アドレスを直接出力する手段」及び「有効ビット抽出手段に結合され、前記メモリをアクセスするメモリ・アドレス指定回路」は、有効ビット抽出手段により生成されたアクセス・アドレスを直接、メモリアドレス指定回路へ出力して、メモリアクセスを行うものであると認められ、引用例１記載の発明の「メモリアドレスとする手段に結合され、前記メモリ１７をアクセスする手段」に相当すると認められる。
　また、引用例１記載の発明の「アドレス修飾用レジスタＡ，Ｂが３２ビット長で、各々のレジスタに格納されているメモリアドレスの算出に必要なベース情報及びインデックス情報が３２ビット長であっても、１６ビット長の正確なメモリアドレスを算出することができる」点は、請求項１に係る発明の「コンピュータ・システムにより利用される第１のワード・サイズより小さいワード・サイズを有する第１の命令を、前記複数のマルチビット・レジスタにおける有効ビットではないビット位置に存在しているデータによる影響を受けずに実行する」点に相当していると認められる。
　以上の比較により、引用例１記載の発明と請求項１に係る発明とは、以下の点で、一致し、かつ、相違していると認められる。
＜一致点＞
　最大のメモリ・アドレス・サイズが第１のワード・サイズであるメモリを利用して、１つのプログラムの実行に複数の命令を実行するコンピュータ・システムであって、前記第１のワード・サイズ以上の第２のワード・サイズをそれぞれ有する複数のマルチビット・レジスタを備えており、前記複数の命令には、メモリ・アクセス用のアクセス・アドレスの形成のために加算すべき前記複数のマルチビット・レジスタのうちの少なくとも２つから成る第１のセットを指定する第１の命令が含まれ、前記アクセス・アドレスが加算すべき前記第１のセットのレジスタのビットの第１のサブセットの内容の和である、コンピュータ・システムにおいて、前記アクセス・アドレスの生成をする装置として：加算すべき前記レジスタの各々に結合されて加算すべき前記レジスタのセットの内容を加算し、前記レジスタのセットの前記内容の和を出力する加算手段を備え；出力された前記和のビットのうち、アクセス・アドレスに使用する１組の有効ビットを指定する有効ビット指定手段を備え、前記有効ビットは、前記第１の命令の実行時には前記第１のワード・サイズに等しいビット数であり；前記加算手段及び前記有効ビット指定手段に結合され、前記有効ビット指定手段に応答して、前記出力された和から前記１組の有効ビットの内容を抽出して前記アクセス・アドレスを生成する有効ビット抽出手段を備え；前記有効ビット抽出手段に結合され、前記メモリをアクセスするメモリ・アドレス指定回路を備え；前記メモリを前記アクセス・アドレスに応答してアクセスするために、前記有効ビット抽出手段から前記メモリ・アドレス指定回路へ前記アクセス・アドレスを直接出力する手段を備え；コンピュータ・システムにより利用される第１のワード・サイズより小さいワード・サイズを有する第１の命令を、前記複数のマルチビット・レジスタにおける有効ビットではないビット位置に存在しているデータによる影響を受けずに実行することができるコンピュータ・システムである点。
＜相違点＞
　マルチビット・レジスタの有効ビット部分を除くビットについて、請求項１に係る発明では、アドレス計算用データとは異なるデータを格納するために使用することができるのに対し、引用例１記載の発明については、この点について明記されていない点。
４．当審の判断
　そこで、上記相違点について検討すると、請求項１の記載は、単に、異なるデータを格納するために使用することができるということに止まり、使用するための具体的な構成は明らかではなく、一方、引用例１記載の発明においても、マルチビット・レジスタの有効ビット部分を除くビットは、アドレスマスク回路１５によりマスクされて、アドレス計算用データと異なるデータを格納することが可能であると認められ、マルチビット・レジスタの有効ビット部分を除くビットに、異なるデータを格納するために使用することが可能である点では、両者には実質的な相違はないものと認められ、請求項１に係る発明は、引用例１記載の発明に基いて当業者が容易に発明をすることができたものと認められる。
　なお、拒絶査定時に引用された周知例（例：特開昭５４−１４１５３８号公報の第２頁左上欄第１１行から第１３行、左下欄第１８行から右上欄第１行、第３頁左上欄第１行から第５行を参照）には、８ビット系にも１６ビット系にも使用可能なマイクロプロセッサシステムにおいて、１６ビットのアドレス情報のうち、その一部をアドレス情報に利用し、残りを書き込みデータに使用すること、及び、このアドレス情報と書き込みデータを、実際にインデックスレジスタ３５に移して記憶する例が記載されていると認められ、この記載を参照すると、この出願の出願時点（優先権主張日：１９９０年１２月２１日）には、第１のワードサイズでのメモリを使用するコンピュータにおいて、メモリアドレスを第２のワードサイズのアドレス情報とし、この第２のワードサイズのアドレス情報のうち、その一部をアドレス計算用データとし、残りを異なるデータに使用して、第２のワードサイズのレジスタに記憶することは周知技術であると認められ、引用例１記載の発明においても、マルチビット・レジスタの有効ビット部分を除くビットに、アドレス計算用データとは異なるデータを格納することは、当業者が容易に想到しうることに過ぎないと認められる。
  ５．むすび
　以上のとおりであるから、請求項１に係る発明は、引用例１記載の発明に基いて、当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。　　　
　よって、結論のとおり審決する。