【事件の表示】
　平成　９年特許願第１６９７２４号「論理シミュレーション方法」拒絶査定に対する審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１４７０６、請求項の数（１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．出願の経緯・本願発明
　この本願は、平成９年６月２６日の出願であって、その請求項１に係る発明は、平成１１年１１月８日付、平成１２年９月２５日付手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲請求項１に記載されたとおりの次のものである。(以下「本願発明」という。)
　
「【請求項１】
　タイミングチェック対象端子の変化を観測するステップと、前記タイミングチェック対象端子に変化があった場合にタイミング基準端子の変化を観測するステップと、前記タイミングチェック対象端子に変化があった場合に前記タイミングチェック基準端子の前記観測した結果に対する前記タイミングチェック対象端子の前記観測した結果がタイミングスペックを満足するか否かを判定するステップと、を有し、前記タイミングスペックを満足しなかった場合、タイミングエラーの出力を行う論理シミュレーション方法において、
前記タイミングチェック対象端子変化前時刻の第１の論理演算を行うステップと、前記第１の論理演算結果の値を第１の論理値記憶テーブルに格納するステップと、前記タイミングチェック基準端子変化時刻の第２の論理演算を行うステップと、前記第２の論理演算結果の値を第２の論理値記憶テーブルに格納するステップと、前記第１の論理値記憶テーブルに格納した値と前記第２の論理値記憶テーブルに格納した値とを比較するステップと、を有し、前記比較の結果が一致しない場合にタイミングエラーの出力を行うことを特徴とする論理シミュレーション方法。」
　
２．原査定の理由
　これに対し、原査定の拒絶の理由の概要は、本願発明はこの出願の出願前に頒布された刊行物である、特開昭６１−１１００７１号公報(以下「刊行物１」という。)、特開平７−１６７９２５号公報(以下「刊行物２」という。)、特開平８−２２１４６５号公報(以下「刊行物３」という。)に記載された発明に基いて当業者が容易に発明をすることができた発明であるから、特許法第２９条第２項の規定により特許を受けることができない、というにある。
　
３．刊行物
　上記刊行物１〜３には、下記の記載がある。
　
３−１．刊行物１
「論理回路の動作を検証するシミュレーションの方式において、論理回路を構成する要素の入力は信号レベル及びこのレベルの開始、終了時刻を含み、各要素につき、前記時刻における出力を演算し、出力の信号レベルに変化が有る場合にのみ次段の要素に対し、演算した出力の信号レベル及びこのレベルの開始、終了時刻を与えることを特徴とする論理回路のシミュレーション方式。」(公報第１頁左下欄第５〜１３行)
「[従来技術]
　論理ゲート等の論理回路要素多数を用いてなる回路の設計は非常に複雑なレベルのものが多いので、実回路でその動作を検証するのは煩瑣であり、また無駄が多い。このため実回路を構成する前にその動作を電子計算機にて予めシミュレートして検証することが行われる。論理回路シミュレータはこのようなシミュレーションを行って信号の入出力の正否を確認するためのツールである。
　さて従来のシミュレータでは、各論理回路構成要素の出力の決定は、一定周期でその入力を調べて出力を演算することによって行われ、演算結果をそのまま、或いは出力内容に変化があった場合にのみ次順の要素に与えることとしていた。
[発明が解決しようとする問題点]
　しかしこのような方法では演算処理の負担が大きく、また待ち時間が多くシミュレーションの高速化には限界があった。
[問題点を解決するための手段]
　本発明はこのような事情に鑑みてなされたものであり、各論理回路構成要素の入力情報を信号のレベル(２値レベルのみならず高インピーダンス、不確定等も含む)とこのレベルの開始、終了時刻とし、各入力の前記時刻毎に演算して出力レベルの変化の可能性を調べ、これが変化する場合にのみ、その出力レベル及びこのレベルの持続時間(又は開始、終了時刻)を次順の要素に与えることとして演算回数の削減を図り、高速化を図れるシミュレーション方式及びその実施に使用するシミュレータを提供することを目的とする。」(公報第２頁左上欄第８行〜右上欄第１７行)
　
　したがって、上記刊行物１には、「論理回路の動作を検証するシミュレーションの方式において、論理回路を構成する要素の入力は２値レベルのみならず高インピーダンス、不確定等も含む信号レベル及びこのレベルの開始、終了時刻を含み、各要素につき、前記時刻における出力を演算し、出力の信号レベルに変化が有る場合にのみ次段の要素に対し、演算した出力の信号レベル及びこのレベルの開始、終了時刻を与えることを特徴とし、次段の論理回路要素のシミュレーションの演算回数の削減を図り、シミュレーション全体としての高速化を図る論理回路の動作を検証するシミュレーション方式」(以下「刊行物１記載の発明」という。)が記載されている。
　
３−２．刊行物２
「【００１０】
【実施例】次に本発明について図面を参照して説明する。図１は本発明の一実施例のフロー図である。図２は本発明に用いる入力端子シンボルに、各遅延情報を付加した例である。図３は発明による検証装置を実現するための構成を示し、論理シミュレータの入力となるテストパターンへ図２で用いた入力遅延情報を付加する流れに沿って示している。
【００１１】まず、本発明のタイミング検証手法を用いて半導体集積回路を設計する際、設計する回路の前段にある他の半導体製品から出力される出力信号が本半導体集積回路の入力信号となる場合、この出力信号が本半導体集積回路で使用するフリップフロップのデータ入力信号とクロック入力信号となる場合を例にとって説明する。
【００１２】半導体集積回路設計において、フリップフロップの入力信号は、データ信号とクロック信号とが同じタイミングで入力されるとセットアップもしくはホールドタイムマージン不足のエラーで正常に動作しない。これに対し、本発明ではマージン不足等のエラーを解消するため、図２のとおり、入力遅延時間０ｎｓの端子ＩＮ１に対してデータ信号が入力される端子ＤＡＴＡに１０ｎｓ、クロック信号が入力される端子ＣＬＫに２０ｎｓの遅延をもたせるため、回路設計時に各入力端子に遅延情報を付加できるようになっている。
【００１３】次に、図１のとおり、回路図作成（Ｓ１）に際し、回路の動作確認のためテストパターンを作成し（Ｓ３）、論理シミュレーションを実行する。ここで、論理シミュレーション実行時に図３の入力端子遅延情報記憶部３２に記憶された各入力端子の入力遅延情報が、テストパターンが各入力端子に入力される際に有効となり、この入力遅延情報にある時間だけ遅れてテストパターン入力部３１からのテストパターンが各入力端子に入力されて行く（Ｓ２）。
【００１４】次に、論理シミュレータ部３４における論理シミュレーション（Ｓ４）にて動作を確認（Ｓ５）後、半導体集積回路製造用のネットリストとそれを検査するためのテストパターンを作成する。そして、本発明で用いる入力遅延時間を付加した入力端子は、ネットリストにはその端子名のみが反映され、付加された入力遅延情報は、図３のとおり入力遅延情報付加部３５にてテストパターンに各入力端子の遅延情報を付加する（Ｓ６）。
【００１５】以上説明してきたように、本発明の入力端子に遅延時間を付加して半導体集積回路を設計するタイミング検討手法を用いることにより、回路図設計時に各入力端子に最適の入力遅延時間を付加でき、最終的に半導体集積回路製造に用いるネットリストを変更する必要が無く、最適の入力遅延時間をテストパターンに付加することができる。また、図３の遅延情報変更部３３を用いて、回路中の各入力端子に等間隔に遅延時間をずらして付加し、論理シミュレーションを実行することにより、設計する半導体集積回路に入力される各信号間の遅延時間が不明の場合、半導体集積回路中で起きる入力信号のスキューによるタイミングエラーを前もって検証することが可能となり、半導体集積回路の正常動作に対する信頼性を高めることができる。
【００１６】
【発明の効果】以上説明したように、本発明は、半導体集積回路の設計時に入力端子に入力遅延時間情報を付加し、論理シミュレーションにて動作の確認を可能とし、確認後の入力遅延時間情報をテストパターンへ付加することを可能としたので、最終的に、半導体集積回路の製造に用いるネットリスト、テストパターンを作成する際、何らネットリストを変更することなく作成できる効果がある。また、論理シミュレーションにて動作を確認する際は、テストパターンを変更することなく各入力信号間の遅延時間を設定できるので、半導体集積回路中で、入力信号のずれによって起こるタイミングエラーを前もって検証できる効果がある。」(公報第３欄第９行〜第４欄第３３行)
　
　したがって、上記刊行物２には、シミュレーションの対象となる論理回路の入力間のタイミングスペックが満足されているか否かを判断する論理シミュレーション方式が記載されている。
　
３−３．刊行物３
「【０００５】
【発明が解決しようとする課題】以上のように、従来の装置ではいずれも論理シミュレーションライブラリが正しく作成されているかを確認するために、論理シミュレーションライブラリを構成する各基本論理ゲートセルに対するタイミングチェックモデルごとにそのモデルが有するタイミングチェック値及び機能の妥当性の検証を人手で行う必要があり、タイミングチェック値及び機能を評価する精度及び信頼性の低下、並びに作業時間が増大してしまうなどの問題点があった。
【０００６】この発明は上記のような問題点を解消するためになされたもので、基本論理ゲートセルの各入力ピンのイベントを考慮してタイミングチェック用テストパターンを自動作成するタイミングチェック用テストパターン作成装置を得ることを目的とする。
【０００７】また、この発明は、タイミングチェック用テストパターン作成装置が作成したタイミングチェック用テストパターンを使用して論理シミュレーションしたタイミングチェックの結果を判定し、タイミングチェックが正常に行われているか否かを確認するタイミングチェック結果解析装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明に係るタイミングチェック用テストパターン作成装置は、抽出手段によって抽出した基本論理ゲートセルの各入力ピンの状態、タイミングチェック値に基づいてタイミングチェック用テストパターンを作成するタイミングチェック用テストパターン作成手段と、前記タイミングチェック用テストパターンを用いた場合に発生するタイミングエラーの内容を記述したタイミングチェックエラー情報ファイルを作成するタイミングチェックエラー情報ファイル作成手段とを備えたものである。
【０００９】請求項２の発明に係るタイミングチェック結果解析装置は、タイミングチェック用テストパターンを用い論理シミュレータでチェックを行い、得られた結果であるタイミングチェック結果ファイルとタイミングチェックエラー情報ファイルとを比較し、予期されるタイミングエラーが発生しているか否かを解析する解析手段とを備えたものである。」(公報第２欄第３１行〜第３欄第１９行)
　
　したがって、上記刊行物３には、シミュレーションの対象となる論理回路の入力間のタイミングスペックが満足されているか否かを判断する論理シミュレーション方式が記載されている。
　
４．当審の判断
　本願発明と上記刊行物１記載の発明を比較すると、両者は「論理回路の動作を検証するシミュレーション」に関するものである点、および、シミュレーションの対象となる論理回路内の論理要素の「出力の信号レベルに変化が有る場合」に着目している点で一致し、下記の点で相違する。
　
(あ)　本願発明がシミュレーションの対象となる論理回路の入力間のタイミングスペックが満足されているか否かを判断するものであるのに対し、上記刊行物１記載の発明は、論理回路要素の入力信号から出力信号を演算してシミュレーションすることによって、論理回路要素の組み合わせからなる論理回路の論理が正しいか否かを判断するものである点。
(い)　本願発明が、入力間のタイミングスペックが満足されていない場合であって出力の信号レベルに変化がある場合にのみ、出力の信号レベルに変化があった論理回路の入力間のタイミングエラーの出力を行うものであって、従来必要であったシミュレーションモデルのタイミング条件の記述を行わなくとも、疑似エラーの除去が行えるものであるのに対し、上記刊行物１記載の発明は、出力の信号レベルに変化がある場合にのみ次段の要素に対し、演算した出力の信号レベル及びこのレベルの開始、終了時刻を与えることを特徴とし、次段の論理回路要素のシミュレーションの演算回数の削減を図り、シミュレーション全体としての高速化を図るものである点。
　
　ここで、上記刊行物２，３にも記載されるように、シミュレーションの対象となる論理回路の入力間のタイミングスペックが満足されているか否かを判断する論理シミュレーション方式は周知であり、上記刊行物１記載の発明をそれに適用することに格別の技術的困難性は認められないから、上記相違点(あ)は、当業者が容易になし得たことである。
　しかし、上記相違点(い)にも示されるように、本願発明と上記刊行物１記載の発明は「出力の信号レベルの変化」があるときに行う処理が異なり、また、その処理がシミュレーションのどの部分についての処理であるかについても異なるものであって、しかも、そのことによって上記相違点(い)に示したように、異なる効果が得られるものである。ゆえに、上記相違点(い)は、上記刊行物１記載の発明と上記刊行物２，３記載の発明を組み合わせたとしても、当業者が容易に想到し得るものではない。
　
　したがって、本願発明は、上記引用例１，２、３記載の発明に基づいて当業者が容易に発明できたものではない。
　
５．むすび
　したがって、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。