【手続補正書】
【提出日】平成27年10月30日(2015.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子と、制御入力端子と、第１の制御出力端子と、第２の制御出力端子と、複数のタップとを有する遅延ラインであって、前記遅延ラインが、その入力端子において第１の幅を有する第１のパルスを受信するように構成され、前記遅延ラインが、前記第１の制御出力端子を介して第１の遅延されたパルスを出力するように構成され、前記遅延ラインが、前記第２の制御出力端子を介して第２の遅延されたパルスを出力するように構成され、各タップが、前記第１のパルスに応答して第２の幅を有する第２のパルスを出力するように構成され、前記第１の幅が前記第２の幅より大きい、前記遅延ラインと、
前記第１及び第２の遅延されたパルスを受け取るように前記第１の制御出力端子と前記第２の制御出力端子とに結合される位相／周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプと前記遅延ラインの前記制御入力端子とに結合されるフィルタと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記遅延ラインが、
シーケンスに互いに直列に結合され、且つ、各々が前記制御入力端子に結合される複数の遅延セルであって、前記シーケンスの最初の遅延セルが前記ＰＦＤに結合され、前記シーケンスの最後の遅延セルが前記ＰＦＤに結合される、前記複数の遅延セルと、
複数のロジックゲートであって、各ロジックゲートが前記遅延セルの少なくとも１つを介して結合され、各ロジックゲートの出力端子が前記タップの少なくとも１つを形成する、前記複数のロジックゲートと、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
各遅延セルが、入力端子と出力端子とを有するインバータと、前記インバータの前記出力端子に結合される可変キャパシタとを更に含み、
前記可変キャパシタが前記フィルタの出力により制御される、装置。
【請求項４】
請求項３に記載の装置であって、
前記可変キャパシタがバラクターを含む、装置。
【請求項５】
請求項４に記載の装置であって、
各ロジックゲートがＡＮＤゲートを含む、装置。
【請求項６】
請求項５に記載の装置であって、
複数の第２のパルスが前記第１のパルスにわたる、装置。
【請求項７】
遅延ラインにより第１の幅を有する第１のパルスを受け取ることであって、前記遅延ラインが複数の遅延セルを含む、前記第１のパルスを受け取ることと、
前記第１のパルスに応答して前記遅延ラインにより複数の第２のパルスを生成することであって、各第２のパルスが第２の幅を有し、前記第１の幅が前記第２の幅より大きい、前記複数の第２のパルスを生成することと、
前記遅延ラインにより第１及び第２の遅延パルスを生成することと、
前記第２の遅延パルスの立ち上がりエッジが前記第１の遅延パルスの立ち下がりエッジと整合されていない場合に、前記遅延ラインにおいて各遅延セルに対する遅延を調節することと、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、
前記遅延セルがシーケンスに互いに直列に結合され、
前記遅延ラインにより前記第１及び前記第２の遅延パルスを生成するステップが、前記シーケンスの最初の遅延セルから前記第１の遅延パルスを出力することと、前記シーケンスの最後の遅延セルから前記第２の遅延パルスを出力することとを更に含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記調節するステップが、
前記第２の遅延パルスの前記立ち上がりエッジが前記第１の遅延パルスの前記立ち下がりエッジと整合されていないかどうかを比較することと、
前記第２の遅延パルスの前記立ち上がりエッジと前記第１の遅延パルスの前記立ち下がりエッジの不整合を補償するために第１及び第２のチャージポンプ制御信号を生成することと、
前記第１及び第２のチャージポンプ制御信号に応答して制御電圧を生成することと、
前記制御電圧を各遅延セルに印加することと、
を更に含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記複数の第２のパルスを生成するステップが、前記複数の第２のパルスを生成するために前記遅延セルのセットから出力を論理的に組み合わせることを更に含む、方法。
【請求項１１】
請求項９に記載の方法であって、
前記論理的に組み合わせるステップが、前記シーケンスの第２の遅延セルから前記シーケンスの最後の遅延セルまでの各々に対する入力と出力とを複数のロジックゲートの１つと組み合わせることを更に含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
各ロジックゲートがＡＮＤゲートである、方法。
【請求項１３】
テラヘルツ放射を送信及び受信するように構成されるレーダー回路要素と、
ベースバンド信号をデジタル化するようにベースバンド回路に結合される前記レーダー回路要素と、
を含む装置であって、
前記ベースバンド回路要素が、
同相（Ｉ）チャネルと、
直交（Ｑ）チャネルと、
クロック生成器と遅延ロックループ（ＤＬＬ）とを有するクロック回路と、
を含み、
前記ＤＬＬが、
入力端子と、制御入力端子と、第１の制御出力端子と、第２の制御出力端子と、複数のタップとを有する遅延ラインであって、前記遅延ラインが、前記レーダー回路要素からその入力端子において第１の幅を有する第１のパルスを受信するように構成され、前記遅延ラインが、前記第１の制御出力端子を介して第１の遅延されたパルスを出力するように構成され、前記遅延ラインが、前記第２の制御出力端子を介して第２の遅延されたパルスを出力するように構成され、各タップが、前記第１のパルスに応答して第２の幅を有する第２のパルスを出力するように前記Ｉ及びＱチャネルに結合され、前記第１の幅が前記第２の幅より大きい、前記遅延ラインと、
前記第１及び第２の遅延されたパルスを受け取るように前記第１の制御出力端子と前記第２の制御出力端子とに結合されるＰＦＤと、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプと前記遅延ラインの前記制御入力端子とに結合されるフィルタと、
を含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記遅延ラインが、
シーケンスに互いに直列に結合され、且つ、各々が前記制御入力端子に結合される複数の遅延セルであって、前記シーケンスの最初の遅延セルが前記ＰＦＤに結合され、前記シーケンスの最後の遅延セルが前記ＰＦＤに結合される、前記複数の遅延セルと、
複数のロジックゲートであって、各ロジックゲートが前記遅延セルの少なくとも１つを介して結合され、各ロジックゲートの出力端子が前記タップの少なくとも１つを形成する、前記複数のロジックゲートと、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
各遅延セルが、入力端子と出力端子とを有するインバータと、前記インバータの前記出力端子に結合される可変キャパシタとを更に含み、
前記可変キャパシタが前記フィルタの出力により制御される、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記可変キャパシタがバラクターを含む、装置。
【請求項１７】
請求項１６に記載の装置であって、
各ロジックゲートがＡＮＤゲートを含む、装置。
【請求項１８】
請求項１７に記載の装置であって、
複数の第２のパルスが前記第１のパルスにわたる、装置。
【請求項１９】
請求項１８に記載の装置であって、
前記レーダー回路要素が、複数のトランシーバを有するフェーズドアレイと、各トランシーバに結合されるコントローラと、各トランシーバに結合される分配ネットワークと、前記分配ネットワークに結合される局部発振器と、前記局部発振器に及び前記遅延ラインの前記入力端子に結合されるパルス生成器とを更に含む、装置。
【請求項２０】
請求項１９に記載の装置であって、
前記ベースバンド回路が、各トランシーバと前記Ｉチャネルと前記Ｑチャネルとに結合される加算回路要素を更に含む、装置。