【事件の表示】
　平成　９年特許願第１４０３６５号「シフトレジスタ装置、その駆動方法」拒絶査定に対する審判事件〔平成１０年１２月１８日出願公開、特開平１０−３３４６８５、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
1. 手続きの経緯、本願発明
　本願は、平成９年５月２９日の出願であって、その請求項１ないし６に係る発明は、平成１３年４月１３日付けの手続補正書により補正された特許請求の範囲の請求項１ないし６に記載された事項により特定されるとおりの、
「【請求項１】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記データ保持回路での前記フリップフロップ回路の動作タイミングを前記ラッチ回路の動作タイミングより遅延させる動作遅延手段を具備していることを特徴とするシフトレジスタ装置。
【請求項２】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記データ保持回路の前記フリップフロップ回路を動作させるクロック信号を前記ラッチ回路を動作させるクロック信号より遅延させる信号遅延手段を具備していることを特徴とするシフトレジスタ装置。
【請求項３】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号の入力配線が前記フリップフロップ回路と前記ラッチ回路とに接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記入力配線と前記フリップフロップ回路との間には前記クロック信号を遅延させる遅延回路が設けられていることを特徴とするシフトレジスタ装置。
【請求項４】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号の入力配線が前記フリップフロップ回路と前記ラッチ回路とに接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記入力配線と接続される配線が分岐点にて前記フリップフロップ回路及び前記ラッチ回路に至る配線に分岐し、前記分岐点から前記フリップフロップ回路に至る配線長が前記ラッチ回路に至る配線長より長い形状に形成されていることを特徴とするシフトレジスタ装置。
【請求項５】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記データ保持回路の前記フリップフロップ回路の動作タイミングを前記ラッチ回路の動作タイミングより遅延させるようにしたことを特徴とするシフトレジスタ装置の駆動方法。
【請求項６】　フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置において、
　前記データ保持回路の前記フリップフロップ回路を動作させるクロック信号を前記ラッチ回路を動作させるクロック信号より遅延させるようにしたことを特徴とするシフトレジスタ装置の駆動方法。」
にあるものと認める。
２．引用例
  これに対して、原査定の拒絶の理由となった、
特開平６ー６８６９１号公報（以下「引用例１」という。）、特開平５−３１４７８５号公報（以下「引用例２」という。）、特開平７−２９３８９号公報（以下「引用例３」という。）には、以下の事項が記載されている。
【引用例１】
「【０００１】
【産業上の利用分野】
　この発明はシフトレジスタ回路に関し、特に１相クロックで動作するシフトレジスタ回路において、シフトクロックのスキューによって発生するシフト動作の誤動作を防ぐことに関する。」
「【００２２】
【実施例】図１はこの発明にかかる１相シフトレジスタ回路を構成するのに用いられる、フリップフロップ回路１の構成を示すブロック図である。フリップフロップ回路１は後述する１相シフトレジスタ回路を構成するフリップフロップ回路ＦＦ(j)（ｊ＝１〜ｎ）のいずれにも用いられる。
【００２３】フリップフロップ回路１は、フリップフロップ回路２とローイネーブル信号で動作するトライステイトバッファ回路５との直列接続から構成されている。フリップフロップ回路２はローイネーブル信号で動作するラッチ回路３及びハイイネーブル信号で動作するラッチ回路４の直列接続で構成されている。
【００２４】フリップフロップ回路１は入力部のノードＡと、出力部のノードＤを有し、それぞれラッチ回路３の入力部のノード及びトライステイトバッファ回路５の出力部のノードと一致する。ラッチ回路３の出力部のノード及びラッチ回路４の入力部のノードはノードＢで一致する。ラッチ回路４の出力部のノード及びトライステイトバッファ回路５の入力部のノードとはノードＣで一致する。いずれのラッチ回路３，４及びトライステイトバッファ回路５にもシフトクロックが与えられ、フリップフロップ回路１がシフトレジスタ回路１００においてフリップフロップ回路ＦＦ(j) として用いられる場合には、シフトクロックＳＣＫ(j) が与えられる。
【００２５】また、寄生的に配線の容量６が出力部のノードＤにおいてフリップフロップ回路１に接続される。
【００２６】図２にフリップフロップ回路１に与えられるシフトクロックＳＣＫ(j) と、ノードＡ，Ｂ，Ｃ，Ｄにおけるデータとの関係を表すタイミングチャートを示す。
【００２７】ラッチ回路３はシフトクロックＳＣＫ(j) の立ち下がりによってノードＡに与えられているデータｃを入力し、ノードＢにデータｃを出力する（時刻ｔs0）。ラッチ回路４はシフトクロックＳＣＫ(j) の立ち上がりによってノードＢに与えられているデータｃを入力し、ノードＣにデータｃを出力する（時刻ｔs1）。従って、全体としてフリップフロップ回路２はシフトクロックＳＣＫ(j) の立上りのタイミング（時刻ｔs1）により動作するとみることができる。
【００２８】時刻ｔs1から時刻ｔs2の間においてはシフトクロックＳＣＫ(j) の立ち下がりが生じていないので、トライステイトバッファ回路５はデータの伝達を行わない。一方、ラッチ回路４には遅延があるため、ラッチ回路４のデータの出力が時刻ｔs1から時刻ｔs2の間であればラッチ回路４の出力データはノードＤに出力されない。このときノードＤは、配線の容量６により前のデータが保持されている。
【００２９】このようにしてノードＣにデータｃが与えられているところへシフトクロックＳＣＫ(j) の次の立ち下がりが時刻ｔs2において生じることにより、トライステイトバッファ回路５が動作して、データｃをノードＤへと伝達する。つまり、ノードＣのデータはノードＤに出力され、ノードＤに与えられるデータは更新されることになる。
【００３０】以上のことより、このフリップフロップ回路１はクロックの立ち上がりでデータ入力し、クロックの立ち下がりでのデータを出力する動作をするとみることができる。
【００３１】図３は上記の構成を有するフリップフロップ回路１の直列接続から構成される１相のｎ段シフトレジスタ回路２００のブロック図である。シフトレジスタ回路２００はフリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）の直列接続から構成されている。フリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）はいずれもフリップフロップ回路１から構成されている。」
　上記段落【００３０】の記載によれば、フリップフロップ回路２とトライステイトバッファ回路５とは逆論理で動作しているといえる。
　したがって、引用例１には、フリップフロップ回路２とトライステイトバッファ回路５からなるフリップフロップ回路１の出力に寄生的に配線の容量６が接続され、該フリップフロップ回路１が複数直列接続されるシフトレジスタ回路において、フリップフロップ回路２とトライステイトバッファ回路５とは逆論理で動作しているシフトレジスタ回路が記載されている。
【引用例２】
「【００１１】図１は、本発明の第１の実施例を示すブロック図である。本実施例は、前述の従来例の場合と同様に、４ビット・シフトレジスタとして構成される例であり、図１に示されるように、機能ブロック１、２，３および４が縦続接続されて構成され、これらの各機能ブロックは、それぞれフリップフロップ２、４、６および８により形成されている。データ信号１０１およびクロック信号１０２の入力に対応して、データ信号１０３が出力される。以下、図１の参照して、当該４ビット・シフトレジスタの実施例の動作について説明する。
【００１２】図１より明らかなように、データ信号１０１が機能ブロック１を形成するフリップフロップ２に入力される接続状態は、前述の従来例の場合と同様であるが、クロック信号１０２の４ビット・シフトレジスタに対する接続の仕方が従来例の場合とは異なっており、先ず最初に、最終段の機能ブロック７を形成するフリップフロップ８のＣ端子にクロック信号１０２が入力される。以降においては、各フリップフロップのＣ端子間を接続する配線を通じて、クロック信号１０２が、機能ブロック５を形成するフリップフロップ６、機能ブラック３を形成するフリップフロップ４および機能ブロック１を形成するフリップフロップ２の各Ｃ端子に対して順次供給される。これにより、クロック信号１０２の各フリップフロップのＣ端子に対する入力タイミングは、各機能ブロック間の配線長に差異が生じても、前記(1) 式における前段とのクロック配線遅延差ＴＤが必らずマイナスの状態に維持されるために、(1) 式の条件が常時保証されて、この結果、シフトレジスタの動作に誤動作が生じるということがなくなる。」
【引用例３】
「【０００６】
【実施例】以下に図面を参照して本発明の実施例を説明する。
【０００７】図４に、本発明に係わるシフトレジスタ回路の構成の一例を示してある。４０５はシフトレジスタ回路のデータ入力、４０９はクロック入力である。４０１，４０２，４０３，４０４のフリップ・フロップは、図５のように５０１のクロック入力端子及び５０２のクロック出力端子がある。
【０００８】図４において４０５のデータは４０１のフリップ・フロップに入力され、上位ビットの４０２のフリップ・フロップより出力される４０６のクロック入力によってラッチされる。４０１のフリップ・フロップによってラッチされたデータは次段の４０２のフリップ・フロップに入力されるデータとなる。そのデータは上位ビットの４０３のフリップ・フロップより出力される４０７のクロック入力によってラッチされる。４０２のフリップ・フロップによってラッチされたデータは次段の４０３のフリップ・フロップに入力されるデータとなる。そのデータは最上位ビットの４０４のフリップ・フロップより出力される４０８のクロック入力によってラッチされる。４０３のフリップ・フロップによってラッチされたデータは最終段の４０４のフリップ・フロップに入力されるデータとなる。そのデータは４０９のクロック入力によってラッチされる。このようにクロック信号は最上位ビットのフリップ・フロップにまず入力され、そのフリップ・フロップから出力されるクロック信号が下位ビットのフリップ・フロップのクロック入力となるので最上位ビットから動作し、順次下位ビットが動作することになる。」
３．対比  
　そこで、本願請求項１に係る発明（以下「前者」という。）と引用例１記載の発明（以下「後者」という。）とを対比する。
　後者の「トライステイトバッファ回路５と配線の容量６」は、その動作からみて、前者の「ラッチ回路」に対応し、後者の「フリップフロップ回路２」、「フリップフロップ回路１と配線の容量６」は、前者の「フリップフロップ回路」、「データ保持回路」にそれぞれ対応している。
　したがって、両者は、「フリップフロップ回路とラッチ回路とが直列に接続されたデータ保持回路を具備し、複数のデータ保持回路が直列に接続されており、クロック信号に対応した前記フリップフロップ回路と前記ラッチ回路との動作が逆論理であるシフトレジスタ装置」で一致し、
  前者では、「前記データ保持回路での前記フリップフロップ回路の動作タイミングを前記ラッチ回路の動作タイミングより遅延させる動作遅延手段を具備している」のに対し、後者ではそのような動作遅延手段を備えていない点で相違している。
4. 当審の判断
　前者には、「【０００８】
【発明が解決しようとする課題】上述したシフトレジスタ装置１では、フリップフロップ回路５が順次シフトするビットデータをラッチ回路６で一時保持することで、前段のフリップフロップ回路５の出力動作より後段のフリップフロップ回路５の入力動作が遅滞した場合のレーシングを防止するようにしている。
【０００９】しかし、上述したシフトレジスタ装置１では、データ保持回路４のフリップフロップ回路５とラッチ回路６と間のクロック信号のスキューなどは考慮されておらず、レーシングを確実に防止することはできない。つまり、図６に示すように、データ保持装置４の内部でフリップフロップ回路５に入力されるクロック信号よりラッチ回路６に入力されるクロック信号が遅滞すると、フリップフロップ回路５が出力するビットデータはラッチ回路６で保持されることなく後段のデータ保持装置４に出力される。
【００１０】このとき、さらに前段のフリップフロップ回路５の出力動作より後段のフリップフロップ回路５の入力動作が遅滞していると、前段のラッチ回路６で保持されることなく後段のフリップフロップ回路５に出力されたビットデータは、このフリップフロップ回路５でも保持されることなく次段のデータ保持装置４に出力されることになる。
【００１１】本発明は上述のような課題に鑑みてなされたものであり、レーシングが発生しないシフトレジスタ装置、その駆動方法を提供することを目的とする。」ことが記載されている。
　この記載によれば、前者は、データ保持回路４の内部でフリップフロップ回路５に入力されるクロック信号よりラッチ回路６に入力されるクロック信号が遅滞すると、フリップフロップ回路５が出力するビットデータはラッチ回路６で保持されることなく後段のデータ保持回路４に出力されるというクロック信号のスキューによるレーシングが発生しないシフトレジスタ装置を提供することを目的とし、それを解決するために、「前記データ保持回路での前記フリップフロップ回路の動作タイミングを前記ラッチ回路の動作タイミングより遅延させる動作遅延手段」を設けたものである。
　他方、引用例２及び３には、フリップフロップ回路が直列接続されたシフトレジスタ回路において、クロック信号のスキューによる各フリップフロップ回路間のレーシングを防止するために、後段のフリップフロップ回路から順にクロック信号を入力させることが記載されている。これらは、シフトレジスタ装置を構成する各フリップフロップ回路間のレーシングを防止しようとするものであって、前者においては、このレーシングは、フリップフロップ回路の後段にラッチ回路を設けることで解決している。そこで、前者では、新たに生じた課題である、データ保持回路を構成するフリップフロップ回路とラッチ回路との間のレーシングを防止しようとするものある。しかしながら、引用例２，３及び後者には、このような課題についての記載及び示唆は認められないので、引用例２、３に記載される「後段のフリップフロップ回路から順にクロック信号を入力させる」という技術思想を、後者のフリップフロップ回路２とトライステイトバッファ回路５に適用する必然性は認められないという他はない。
　したがって、本願請求項１に係る発明は、引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできない。　
  また、本願請求項２ないし４に係る発明は、本願請求項１に係る発明の動作遅延手段を具体的に限定したものであり、本願請求項５及び６に係る発明は、それぞれ本願請求項１及び２に係る発明を方法の発明にしたものであるから、本願請求項１に係る発明と同じ理由によって、本願請求項２ないし６に係る発明は、引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものとすることはできない。
５. むすび
　他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。