【事件の表示】
　特願２０１０−５３５００３「ベクトル化されたターボ復号器のためのデータ・インターリーブ回路および方法」拒絶査定不服審判事件〔平成２１年　６月　４日国際公開、ＷＯ２００９／０７０４４０、平成２３年　２月１０日国内公表、特表２０１１−５０４７０４、請求項の数（１３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯と本願発明
　本願は、２００８年１１月１１日（パリ条約による優先権主張　外国庁受理２００７年１１月２６日　米国）を国際出願日とする出願であって、平成２４年１２月２１日に拒絶査定がなされ、これに対し、平成２５年５月８日に拒絶査定に対する審判請求がなされたものであって、特許請求の範囲の請求項１乃至１３に係る発明（以下、「本願発明１」乃至「本願発明１３」という。）は、平成２４年１１月１５日付け手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１乃至１３に記載された以下のとおりのものと認める。
　
　「【請求項１】
　Ｍ個の並列プロセッサを備える信号処理システムにおいて、インデックスｘの次数ｎの置換多項式Ｐｎ（ｘ）に従って、Ｍ個のＷ値ウィンドウを含むデータ・ブロックをインターリーブするための方法であって、
　データ・ブロックをメモリ内にＷ×Ｍアレイで格納すること、
　範囲０≦ｘ＜Ｗにおける各インデックスｘに対して、
　　第１のウィンドウのインデックスｘに対して、ウィンドウ内値ｗ（ｘ）および第１のウィンドウ間値ｍ（ｘ）を生成することであって、Ｐｎ（ｘ）＝ｍ（ｘ）Ｗ＋ｗ（ｘ）である、前記生成すること、
　　前記第１のウィンドウ間値ｍ（ｘ）に応じて長さＭのウィンドウ間置換ベクトル
ｍ
　　ウィンドウ内インデックスｗ（ｘ）に対応するデータ値を前記メモリから取り出すこと、
　　取り出しされたデータ値をウィンドウ間置換ベクトル
ｍ
　　並べ直したデータ値を前記Ｍ個の並列プロセッサのそれぞれに送ること
　を含む方法。
　【請求項２】
　Ｍ−１個の値を、Ｍ−１個の次数ｎ−１の多項式Ｒ１（ｘ）、Ｒ２（ｘ）、…、ＲＭ−１（ｘ）に従って、複数のレジスタと加算器とを用いて再帰的に生成すること、
　前記ウィンドウ間置換ベクトル
ｍ
　をさらに含む請求項１に記載の方法。
　【請求項３】
　前記ウィンドウ間置換ベクトル
ｍ
　【請求項４】
　前記信号処理システムはターボ復号器を備え、ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　前記信号処理システムが第１の動作モードにあるときに、自然順序の処理を行なうために前記ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　前記信号処理システムが第２の動作モードにあるときに、インターリーブ後順序の処理を行なうために前記ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　を含む、請求項１に記載の方法。
　【請求項５】
　前記信号処理システムはターボ復号器を備え、ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　前記信号処理システムが第１の動作モードにあるときに、デ・インターリーブを行なうために前記ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　前記信号処理システムが第２の動作モードにあるときに、インターリーブ後順序の処理を行なうために前記ウィンドウ内インデックスｗ（ｘ）とウィンドウ間置換ベクトル
ｍ
　を含む、請求項１に記載の方法。
　【請求項６】
　Ｍ個の並列プロセッサを備える信号処理システムにおいて、インデックスｘの次数ｎの置換多項式Ｐｎ（ｘ）に従って、Ｍ個のＷ値ウィンドウを含むデータ・ブロックをインターリーブするように動作可能なデータ・インターリーブ回路であって、
　前記データ・ブロックをメモリ内にＷ×Ｍアレイで格納するように動作可能なメモリと、
　第１のウィンドウのインデックスｘに対して、ウィンドウ内インデックスｗ（ｘ）および第１のウィンドウ間インデックスｍ（ｘ）を生成するように動作可能な第１の回路であって、Ｐｎ（ｘ）＝ｍ（ｘ）Ｗ＋ｗ（ｘ）である、前記第１の回路と、
　第１のウィンドウ間値ｍ（ｘ）に応じて長さＭのウィンドウ間置換ベクトル
ｍ
　前記ウィンドウ内インデックスｗ（ｘ）を受信して、対応するデータ値を前記メモリから取り出すように動作可能なメモリ・アクセス・コントローラと、
　ウィンドウ内インデックスｗ（ｘ）を有するデータ値を前記メモリから受信し、前記ウィンドウ間置換ベクトル
ｍ
　を備えるデータ・インターリーブ回路。
　【請求項７】
　前記第２の回路は、
　Ｍ−１個の次数ｎ−１の多項式Ｒ１（ｘ）、Ｒ２（ｘ）、…、ＲＭ−１（ｘ）に従って、Ｍ−１個の値を生成するように動作可能なＭ−１個の並列回路と、
　前記ウィンドウ間置換ベクトル
ｍ
　を含む、請求項６に記載のデータ・インターリーブ回路。
　【請求項８】
　前記第２の回路は、
　Ｍ対のウィンドウ内およびウィンドウ間インデックス（Ｗ０（ｘ），ｍ０（ｘ））、（ｗ１（ｘ），ｍ１（ｘ））、…、（ｗＭ−１（ｘ），ｍＭ−１（ｘ））を生成するように動作可能なＭ個の回路を含み、Ｐｎ（ｘ＋ｉＷ）＝ｍｉ（ｘ）Ｗ＋ｗｉ（ｘ）、０≦ｉ＜Ｍ−１、Ｗ０（ｘ）＝ｗ１（ｘ）＝…＝ＷＭ−１（ｘ）であり、ｘは範囲０≦ｘ＜Ｗにおけるインデックスであり、
ｍ
　【請求項９】
　範囲０≦ｘ＜Ｗにおける各インデックスｘに対して行なわれる動作は、
　ｘを１だけ増やすことを０から開始してＷ−１まで行なうことに対応するＷ個の連続するクロック周期と、
　ｘを１だけ減らすことをＷ−１から開始して０まで行なうことに対応するＷ個の連続するクロック周期と、
　Ｗ／２個の連続するクロック周期であって、ｉ番目のクロック周期においてインデックス２ｉおよび２ｉ＋１に対して動作を行ない、ｉを１だけ増やすことを０から開始してＷ／２−１まで行ない、Ｗは偶数である、前記Ｗ／２個の連続するクロック周期と、
　Ｗ／２個の連続するクロック周期であって、ｉ番目のクロック周期においてインデックス２ｉおよび２ｉ＋１に対して動作を行ない、ｉを１だけ減らすことをＷ／２−１から開始して０まで行ない、Ｗは偶数である、前記Ｗ／２個の連続するクロック周期と
　のうち１つまたは複数において行なわれる、請求項６に記載のデータ・インターリーブ回路。
　【請求項１０】
　第１のウィンドウのインデックスｘに対して、ウィンドウ内値ｗ（ｘ）およびウィンドウ間値ｍ（ｘ）を生成するように動作可能な回路であって、Ｐｎ（ｘ）＝ｍ（ｘ）Ｗ＋ｗ（ｘ）である、前記回路が、複数のレジスタと対ベースの加算器とを含み、各対ベースの加算器はさらに、
　２つの数ｗｘおよびｗｙのモジュロＷ加算を算出するように構成された第１の加算器と、
　ｗｘ＋ｗｙ≧Ｗのときに１に等しく他の場合は０である桁上げ信号を算出する少なくとも１つの論理回路と、
　３つの数ｍｘ、ｍｙ、および桁上げ信号のモジュロＭ加算を算出するように構成された第２の加算器と
　を含む、請求項６に記載のデータ・インターリーブ回路。
　【請求項１１】
　前記信号処理システムはターボ復号器を含み、該ターボ復号器はさらに、
　前記データ・ブロックをインターリーブ後順序で格納するように動作可能な第１のメモリと、
　前記データ・ブロックを自然順序で格納するように動作可能な第２のメモリと、
　前記第１および第２のメモリと置換回路との間に結合され、前記第１および第２のメモリ間で選択するように動作可能なメモリ・セレクタと
　を含む、請求項６に記載のデータ・インターリーブ回路。
　【請求項１２】
　第１の動作モードである場合は次数ｎの置換多項式Ｐｎ（ｘ）に従い、第２の動作モードである場合は前記置換多項式Ｐｎ（ｘ）の逆に従って、前記データ・ブロックをインターリーブするように動作可能な請求項６に記載のデータ・インターリーブ回路。
　【請求項１３】
　前記信号処理システムはターボ復号器を備え、該ターボ復号器はさらに、
　それぞれデータを自然順序で格納するように動作可能な２つのメモリと、
　前記２つのメモリと前記置換回路との間に結合され、前記２つのメモリ間で選択するように動作可能なメモリ・セレクタと、
　前記ウィンドウ間置換
ｍ
　前記ウィンドウ間置換の逆に従って処理データを並べ直すように動作可能な第２の置換回路と
　を含む、請求項６に記載のデータ・インターリーブ回路。」
　
２．引用発明
　原審の拒絶の理由に引用されたEricsson, Quadratic Permutation Polynomial Interleavers for LTE Turbo Coding, 3GPP TSG-RAN WG1 #47 R1-063137, ２００６年１１月６−１０日（以下、「引用例」という。）には、以下の事項が記載されている。
　
　イ．「1.　Introduction
In 3GPP TSG RAN WG1 #46, it was decided to upgrade the internal interleaving structure of Rel6 turbo coding to support high data rate communications envisioned for LTE.  This paper proposes interleavers based on quadratic permutation polynomials (QPP)[1].  The advantages and features of these interleavers include
　・The QPP interleavers are maximally contention-free [2] and thus permit maximum flexibility in receiver design.
　・Specification complexity is low for QPP interleavers.  At up to two parameters per block length, a smaller granularity in block length can be adopted to reduce padding losses (in the form of spectral efficiency and/or processing throughput).
　・Low-complexity and efficient implementation of QPP interleavers has been demonstrated [3].
　・Turbo coding performance with QPP interleavers is very good.  
　・For most good QPP interleavers, the de-interleaver is also a QPP interleaver [4].」
　
（当審仮訳）
　「１．イントロダクション
　３ＧＰＰ　ＴＳＧ　ＲＡＮ　ＷＧ１　＃４６において、ＬＴＥにより想定される高データレート通信をサポートするためにリリース６ターボ符号化の内部インターリービング構造をアップグレードすることが決定された。本稿では、二次置換多項式（ＱＰＰ）［１］に基づいたインターリーバを提案する。これらのインターリーバの利点及び特徴は、
　・ＱＰＰインターリーバは最大限に無競合［２］であり、受信機の設計に最大限の柔軟性を与える。
　・ＱＰＰインターリーバは仕様の複雑さが小さい。ブロック長ごとに最大２つのパラメータによるブロック長内のより小さい細分化は、（スペクトル効率および/または処理スループットの形式で）パディング損失を低減するために採用することができる。
　・ＱＰＰインターリーバの低複雑度及び効率的な実装はすでに実証されている［３］。
　・ＱＰＰインターリーバを用いたターボ符号化性能は非常に良い。
　・最も良いＱＰＰインターリーバは、デインターリーバもＱＰＰインターリーバである［４］。
を含んでいる。」
　
　ロ．「2．Quadratic Permutation Polynomial (QPP) Interleavers
2.1.　Interleaver Definition
Given an information block length K, the x-th interleaved output is read from an address given by
　　　Π(x)=f1x+f2x２ mod K　　　　(1)
where 0 ≦x, f1, f2  K.  General design guidelines of the two parameters are given in [1].  If K is a multiple of 8, then the greatest common divisor of f1 and K should be 1 and any prime factor of K should also divide f2.  For instance, let K=320=26×5, then f1 should not be a multiple of 2 or 5 and f2 must be a multiple of 2×5=10.  A good QPP interleaver for this block size is given by Π(x)=19x+40x2 mod 320.
　（中略）
At only two parameters per block length, the QPP interleavers compare rather favorably to other interleaver structures.  For an identical amount of parameter storage, more block lengths (through a smaller block length granularity) can be defined for QPP interleavers, which would translate into lower padding overheads in terms of processing throughput and/or spectral efficiency.」
　
（当審仮訳）
　「２．二次置換多項式（ＱＰＰ）インターリーバ
２．１インターリーバの定義
　情報ブロック長Ｋが与えられると、ｘ番目のインターリーブ出力は次式で与えられたアドレスから読み出される。
　　Π(x)=f1x+f2x２ mod K　　　　(1)
　ここで、０≦ｘ，ｆ１，ｆ２＜Ｋである。２つのパラメータの一般的な設計指針は［１］において与えられている。もしＫが８の倍数ならば、ｆ１とＫの最大公約数は１でなければならず、そして、Ｋの複数の素因数はｆ２を割れるものでなくてはならない。例えば、Ｋ＝３２０＝２６×５であるなら、ｆ１は２または５の倍数であってはならず、ｆ２は２×５＝１０の倍数でなければならない。このブロックサイズにおける良いＱＰＰインターリーバは、Π（ｘ）＝１９ｘ＋４０ｘ２　ｍｏｄ　３２０で与えられる。
　　（中略）
  ブロック長ごとに二つのパラメータのみのＱＰＰインターリーバは他のインターリーバ構造よりむしろ有利であると比較される。同一の量のパラメータ記憶のために、（より小さいブロック長の細分化を通じて）より多くのブロック長がＱＰＰインターリーバのために定義できる。そして、それは処理スループットおよび／またはスペクトル効率の観点からより低いパディング・オーバーヘッドにつながる。」
　
　ハ．「2.2.　Low-Complexity Implementation
It is shown in [3] that the QPP addresses can be computed recursively without multiplication or modulo operations.  A simplified illustration is given in the following.
　　Π(x+1)=f1(x+1)+f2(x+1)2　mod　K
　　　　　 =(f1x+f2x2)+(f1+f2+2f2x)　mod　K　　　　(2)
　　 　　　=Π(x)+g(x)
where g(x)= f1+ f2 +2f2 x mod K can also be computed recursively
　　g(x+1)=g(x)+2f2　mod　K　　　　(3)
Since both Π(x) and g(x) are smaller than K, the modulo operations in both equations can be replaced by comparisons.」
（当審仮訳）
　「２．２　低複雑度の実装
　ＱＰＰアドレスが乗算またはモジュロ演算することなく、再帰的に計算できることが［３］に示されている。簡略化された具体例は以下に与えられる。
　　Π(x+1)=f1(x+1)+f2(x+1)2　mod　K
　　　　　 =(f1x+f2x2)+(f1+f2+2f2x)　mod　K　　　　(2)
　　 　　　=Π(x)+g(x)
ここで、g(x)= f1+ f2 +2f2 x mod K もまた再帰的に計算できる。
　　g(x+1)=g(x)+2f2　mod　K　　　　(3)
Π（ｘ）とｇ（ｘ）はＫより小さいので、両式のモジュロ演算は比較演算に置換できる。」
　ニ．「2.3.　Maximally Contention-Free
For any M that divides K, contention-free parallel decoding with M decoders is supported by the QPP interleaver [2].  Let K=MW be an integer factorization of K.  For any 0 ≦ t ≠ v  M, the interleaving and de-interleaving addresses satisfy
That is, soft values in M different memory banks (each of size W) can be accessed by M different processors simultaneously without contention.  In fact, it can be further shown that an identical address is used to access the soft values within all memory banks:
　　Π(x+tW) mod W = f1(x+tW)+f2(x+tW)2　　　　　　　mod　W
　　　　　　　　　　= (f1x+f2x2)+(f1t+2f2tx+f2t2W)W　mod　W　　　(5)
　　　　　　　　　　= Π(x)　　　　　　　　　　　　　mod　W
Example: Let K=320=26×5 and Π(x)=19x+40x2 mod 320.   First, it is possible to decode contention-free with 2 decoders (i.e., M=2 and W=160):
It is also possible to decode contention-free with 4 decoders (i.e., M=4 and W=80):
Contention-free decoding with 5 processors (i.e., M=5 and W=64) is supported, too:
In fact, it is possible to decode contention-free with 2, 4, 5, 8, 10, 16, 20, 40, … decoders.  
The maximal contention-free property permits maximum flexibility in receiver design and pooling of decoding processors in base stations. 」
　
　（当審仮訳）
　「２．３．　最大限無競合
　Ｋを割れるＭであれば、Ｍ個のデコーダによる無競合での並行復号化は、ＱＰＰインターリーバ［２］によってサポートされている。Ｋ＝ＭＷはＫの整数因数分解であるとする。０≦ｔ≠ｖ＜Ｍであれば、インターリーブとデインターリーブのアドレスは満足なものとなる。
　　（（４）式省略）
　このように、Ｍ個の異なるメモリバンク（それぞれのサイズＷ）内の軟値は、競合することなく、同時にＭ個の異なるプロセッサによってアクセスすることができる。実際、同一のアドレスが全てのメモリバンク内の軟値にアクセスするために使用されることをさらに示すことができる。
　　（（５）式省略）
例：　Ｋ＝３２０＝２６×５及びΠ（ｘ）＝１９ｘ＋４０ｘ２　ｍｏｄ　３２０　とする。まず、２個のデコーダを用いて無競合で復号することが可能である。（すなわち、Ｍ＝２とＷ＝１６０）：
　　（表　省略）
４個のデコーダを用いて無競合で復号することも可能である。（すなわち、Ｍ＝４とＷ＝８０）：
　　（表　省略）
５個のデコーダを用いた無競合復号化（すなわち、Ｍ＝５とＷ＝６４）もサポートされる。：
　　（表　省略）
実際、２，４，５，８，１０，１６，２０，４０，・・・個のデコーダを用いた無競合復号が可能である。
最大無競合特性は、基地局における復号化プロセッサの受信機設計や蓄積に最大限の柔軟性を与える。」
　
　上記イ．〜ニ．の記載及び図面並びにこの分野における技術常識を考慮すると、
　引用例には、二次置換多項式（ＱＰＰ）インターリーバを用いたターボ符号の復号化処理について記載されている。
　上記ロ．には、上記二次置換多項式としてΠ（ｘ）＝ｆ1ｘ+ｆ2ｘ２が記載されており、この式はインデックスがｘで、次数が２である。また、上記ロ．には、Ｋが情報ブロック長であることが記載されている
　上記ニ．には、Ｋ＝ＭＷとしたとき、Ｍ個のデコーダ（プロセッサ）がそれぞれサイズＷのＭ個のメモリバンクに競合することなくアクセスして並列復号化できることについて記載されている。ここで、式（４）により、メモリバンクのサイズＷの倍数だけ離間するインターリーブ出力のそれぞれが別々のメモリバンクから読み出されること、式（５）により、メモリバンクのサイズＷの倍数だけ離間するインターリーブ出力のそれぞれが各メモリバンクの同一アドレスから読み出されることが示されている。
　そして、上記ニ．には、無競合の例が記載されており、例えば２番目の表には、Ｍ＝４、Ｗ＝８０のとき４個のデコーダで無競合で復号できることが示されている。表中の、「Tick」はメモリバンク１つ分のｘ番目のインターリーブ出力のアドレス（０〜７９）を、「Logical adresses for 4 processors」は、各プロセッサがアクセスする４つのメモリバンクに亘る論理アドレス（０〜３１９）を、「Equivalent Intra-brock Permutation」は各プロセッサがアクセスするメモリバンク内の同一アドレスであるブロック内置換値（０〜７９）を、「Equivalent Inter-brock Permutation」は各プロセッサがアクセスするメモリバンクが何番目のメモリバンクであるかを示すブロック間置換値（０〜３）を示していることは自明である。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
（引用発明）
　「Ｍ個の並列プロセッサを備える復号化処理システムにおいて、インデックスｘの次数２の二次置換多項式Π（ｘ）に従って、Ｍ×Ｗの長さの情報ブロックをインターリーブするための方法であって、
　情報ブロックをサイズＷのメモリバンクＭ個に格納すること、
　メモリバンク１つ分のｘ番目のインターリーブ出力のアドレスのそれぞれに対して、
　　Ｍ個の各メモリバンクの同一アドレス（ブロック内置換値）から無競合にそれぞれの軟値を読み出すこと、
　　読み出したそれぞれの軟値を前記Ｍ個の並列プロセッサのそれぞれに送ること
を含む方法。」
　
３．対比、判断
（１）本願発明１について
　本願発明１と引用発明とを対比すると、
　引用発明の「復号化処理」が、信号を処理して復号化するものであることは明らかであるから、本願発明１の「信号処理」に相当する。
　引用発明の「インデックスｘの次数２の二次置換多項式Π（ｘ）」は本願発明１の一般化された「インデックスｘの次数ｎの置換多項式Ｐｎ（ｘ）」に含まれるものである。
　引用発明の「Ｍ×Ｗの長さの情報ブロック」に関し、「情報ブロック」は、明らかに本願発明１の「データ・ブロック」に相当し、そして情報ブロックはサイズＷのメモリバンクＭ個に格納されて論理アドレス（Ｍ×Ｗ個のアドレス，上記ニ．の２番目の表における０〜３１９）を割り当てられているから、「メモリバンク」は、論理アドレスで構成される記憶手段に対してサブブロックであるといえ、本願発明１の「ウィンドウ」に相当する。したがって、引用発明の「Ｍ×Ｗの長さの情報ブロック」は本願発明１の「Ｍ個のＷ値ウィンドウを含むデータ・ブロック」に相当する。
　引用発明の「情報ブロックをサイズＷのメモリバンクＭ個に格納すること」は、サイズＷのメモリバンクＭ個に亘った論理アドレスで構成される記憶手段、すなわちメモリ、に格納することであるから、本願発明１の「データ・ブロックをメモリ内にＷ×Ｍアレイで格納すること」に相当する。
　引用発明の「メモリバンク１つ分のｘ番目のインターリーブ出力のアドレス」に関し、「ｘ番目のインターリーブ出力のアドレス」は二次置換多項式のインデックスｘに相当し、また、「メモリバンク１つ分」のアドレスは、メモリバンクのサイズがＷであるから０〜Ｗ−１（上記ニ．の２番目の表における０〜７９）の範囲のアドレスとなる。したがって、引用発明の「メモリバンク１つ分のｘ番目のインターリーブ出力のアドレス」は、本願発明１の「範囲０≦ｘ＜Ｗにおける各インデックスｘ」に相当する。
　引用発明の「Ｍ個の各メモリバンクの同一アドレス（ブロック内置換値）から無競合にそれぞれの軟値を読み出すこと」に関し、「各メモリバンクの同一アドレス（ブロック内置換値）」は、本願発明１の「ウィンドウ内インデックスｗ（ｘ）」に相当し、また、「軟値」は明らかに本願発明１の「データ値」に相当するから、本願発明１の「ウィンドウ内インデックスｗ（ｘ）に対応するデータ値を前記メモリから取り出すこと」に相当する。
　
　したがって、本願発明１と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　「Ｍ個の並列プロセッサを備える信号処理システムにおいて、インデックスｘの次数ｎの置換多項式Ｐｎ（ｘ）に従って、Ｍ個のＷ値ウィンドウを含むデータ・ブロックをインターリーブするための方法であって、
　データ・ブロックをメモリ内にＷ×Ｍアレイで格納すること、
　範囲０≦ｘ＜Ｗにおける各インデックスｘに対して、
　　ウィンドウ内インデックスｗ（ｘ）に対応するデータ値を前記メモリから取り出すこと、
　　データ値を前記Ｍ個の並列プロセッサのそれぞれに送ること
　を含む方法。」
　
（相違点）
（ｉ）　本願発明１が「第１のウィンドウのインデックスｘに対して、ウィンドウ内値ｗ（ｘ）および第１のウィンドウ間値ｍ（ｘ）を生成することであって、Ｐｎ（ｘ）＝ｍ（ｘ）Ｗ＋ｗ（ｘ）である、前記生成すること、」を含んでいるのに対し、引用発明ではそのような構成を含んでいない点。
（ｉｉ）本願発明１が、「前記第１のウィンドウ間値ｍ（ｘ）に応じて長さＭのウィンドウ間置換ベクトル
ｍ
ｍ
　
　そこで、上記相違点（ｉ）及び（ｉｉ）について検討する。
　引用例の上記ニ．の例えば２番目の表には、メモリバンク１つ分のｘ番目のインターリーブ出力のアドレス（０〜７９）と、各プロセッサがアクセスする４つのメモリバンクに亘る論理アドレス（０〜３１９）と、各プロセッサがアクセスするメモリバンク内の同一アドレスであるブロック内置換値（０〜７９）と、各プロセッサがアクセスするメモリバンクが何番目のメモリバンクであるかを示すブロック間置換値（０〜３）の関係が記載されている。
　ここで、当業者であれば、表中におけるメモリバンク１つ分のｘ番目のインターリーブ出力のアドレス（０〜７９）と各プロセッサがアクセスするメモリバンク内の同一アドレスであるブロック内置換値（０〜７９）との関係に着目し、さらに、メモリバンクのサイズＷの倍数だけ離間するインターリーブ出力のそれぞれが各メモリバンクの同一アドレスから読み出されることを示す式（５）の記載から、「第１のウィンドウのインデックスｘに対して、ウィンドウ内値ｗ（ｘ）」を生成することについては容易に想到するものと認められる。
　
　一方、同表の、各プロセッサがアクセスするメモリバンクが何番目のメモリバンクであるかを示す各ブロック間置換値（０〜３）は、式（４）の右辺あるいは左辺のように計算されて、メモリバンク１つ分のｘ番目のインターリーブ出力のアドレス（０〜７９）と各プロセッサがアクセスする論理アドレス（０〜３１９）に対応づけて記載されたものと認められる。
　ここで、当業者は、表の上記関係から、各ブロック間置換値を、各プロセッサがアクセスする論理アドレス（０〜３１９）をすべて求めた上で、あるいは求めながら、生成することについては容易に想到すると認められる。しかしながら、本願発明１のように「第１のウィンドウのインデックスｘに対して」、まず「第１のウィンドウ間値ｍ（ｘ）を生成」して、その後「前記第１のウィンドウ間値ｍ（ｘ）に応じて長さＭのウィンドウ間置換ベクトル
ｍ
　
　そして、本願発明１では、本願の当該構成により得られた「長さＭのウィンドウ間置換ベクトル
ｍ
　このように、上記相違点（ｉ）（ｉｉ）は当業者が容易に為し得たものではない。
　
　以上のことから、本願発明１は、引用発明に基いて当業者が容易に発明をすることができたものではない。
  
（２）本願発明２乃至本願発明１３について
　本願発明２乃至本願発明５は、本願発明１の従属請求項に係る発明であり、本願発明１と同様に引用発明に基いて当業者が容易に発明をすることができたとすることはできない。
　また、本願発明６は、本願発明１を異なるカテゴリーとして表現した発明であり、本願発明１と同様に引用発明に基いて当業者が容易に発明をすることができたとすることはできない。
　また、本願発明７乃至本願発明１３は、本願発明６の従属請求項に係る発明であり、本願発明６と同様に引用発明に基いて当業者が容易に発明をすることができたとすることはできない。
　
５．むすび
　以上のとおり、本願の特許請求の範囲の請求項１乃至請求項１３に係る発明は、引用発明に基いて当業者が容易に発明をすることができたものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　
　よって、結論のとおり審決する。