(57)【要約】【課題】送信側と受信側とが非同期であっても、受信側のデータ誤りを起こりにくくする。【解決手段】実施形態に係る半導体装置は、第１及び第２カプラ部と符号化回路と復調回路を備える。符号化回路は第１カプラ部を介して入力されたクロックに基づいてデジタルデータを差動マンチェスタ符号化して符号化データを出力する。復調回路は、第２カプラ部を介して入力された符号化データの周波数の２倍に設定されたサンプリング周波数に基づいて符号化データをサンプリングして第１サンプルデータを出力する第１サンプリング回路と、第１サンプリング回路よりも時間的に前のタイミングの符号化データをサンプリングして第２サンプルデータを出力する第２サンプリング回路と、第１及び第２サンプルデータが一致するか否か判定する判定回路と、第１サンプルデータの中から第１及び第２位相データのいずれか一方を選択する選択回路を含む。【選択図】図１
2018160880.tif 000002
【特許請求の範囲】
【請求項１】
第１カプラ部と、
前記第１カプラ部を介して入力されたクロックに基づいて、デジタルデータを差動マンチェスタ符号化して符号化データを出力する符号化回路と、
第２カプラ部と、
前記第２カプラ部を介して入力された前記符号化データを復調する復調回路と、を備え、
前記復調回路は、
前記符号化データの周波数の２倍に設定されたサンプリング周波数に基づいて前記符号化データをサンプリングして第１サンプルデータを出力する第１サンプリング回路と、
前記サンプリング周波数に基づいて、前記第１サンプリング回路よりも時間的に前のタイミングの前記符号化データをサンプリングして第２サンプルデータを出力する第２サンプリング回路と、
前記第１サンプルデータと前記第２サンプルデータとが、一致するか否か判定する判定回路と、
前記判定回路の判定データに基づいて、前記第１サンプルデータの中から、偶数番目にサンプリングされた第１位相データと、奇数番目にサンプリングされた第２位相データのいずれか一方を選択する選択回路と、を含む、半導体装置。
【請求項２】
前記復調回路は、前記第２サンプリング回路の前段に設けられ、前記サンプリング周波数の逆数であるサンプリング周期よりも短い遅延時間に設定された遅延回路を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１サンプリング回路は、前記サンプリング周波数に設定された第１サンプリングクロックに基づいて前記符号化データをサンプリングし、
前記第２サンプリング回路は、前記第１サンプリングクロックを反転した第２サンプリングクロックに基づいて前記符号化データをサンプリングする、請求項１に記載の半導体装置。
【請求項４】
前記選択回路は、
サンプリングされた順番に従って複数の前記第１サンプルデータを記憶する第１記憶回路と、
前記第１サンプルデータに対応する前記判定データを一時的に記憶する第２記憶回路と、
前記選択回路が前記第１位相データと前記第２位相データのどちらを選択するかを示すフラグを一時的に記憶する第３記憶回路と、を含み、
前記判定データが前記第１サンプルデータと前記第２サンプルデータとの不一致を示す場合に、前記フラグが切り替わる、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記選択回路は、前記第１記憶回路に接続された比較回路を含み、
前記フラグが切り替わったときに、前記比較回路は、前記第２サンプルデータと不一致な前記第１サンプルデータであるエラーデータの前に前記第１記憶回路に記憶された複数の前記第１サンプルデータの中でサンプリングされた順番が異なるサンプルデータ同士を比較し、比較結果に基づいて前記第１位相データと前記第２位相データのどちらかを選択する、請求項４に記載の半導体装置。
【請求項６】
前記第１記憶回路は、前記エラーデータの前にサンプリングされた少なくとも５つの異なる前記第１サンプルデータである第１乃至第５記憶データを記憶し、
前記比較回路は、前記第１記憶データと第２記憶データとが不一致である場合、または、前記第１乃至第３記憶データが一致して前記第３記憶データと第４記憶データとが不一致である場合に、前記エラーデータの直前にサンプリングされて前記第１記憶回路に記憶された前記第１記憶データを選択する、請求項５に記載の半導体装置。
【請求項７】
前記第１記憶回路は、前記エラーデータの前にサンプリングされた少なくとも５つの異なる前記第１サンプルデータである第１乃至第５記憶データを記憶し、
前記比較回路は、前記第１記憶データと第２記憶データとが一致して前記第２記憶データと第３記憶データとが不一致である場合、または、前記第１乃至第４記憶データが一致して前記第４記憶データと前記第５記憶データとが不一致である場合に、前記エラーデータの直後にサンプリングされて前記第１記憶回路に記憶される第１サンプルデータを選択する、請求項５に記載の半導体装置。
【請求項８】
前記判定回路は、前記第１サンプリング回路と前記第２サンプリング回路とにそれぞれ接続されたＸＯＲ回路を含む、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記判定データが、前記第１サンプルデータと前記第２サンプルデータとの一致を示す場合に、前記選択回路は、前記フラグに設定された位相データを選択する、請求項４に記載の半導体装置。
【請求項１０】
外部から入力された外部クロックの周波数を前記サンプリング周波数に変換し、かつ、前記サンプリング周波数を分周して前記クロックを生成する周波数変換回路をさらに備える、請求項１から９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
データ伝送の一例としてフォトカプラによる光伝送などが知られている。このような光伝送では、データが、送信側(１次側)からフォトカプラを介して受信側(２次側)に伝送されるとともに、クロックが、受信側から別のフォトカプラを介して送信側に伝送される場合がある。
この場合、フォトカプラ等を用いたデータ伝送時に伝送遅延が発生すると、送信側と受信側とが非同期になって、受信側でデータ誤りが起こり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８‐１６７０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、送信側と受信側とが非同期であっても、受信側のデータ誤りを起こりにくくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１カプラ部と符号化回路と第２カプラ部と復調回路を備える。符号化回路は、第１カプラ部を介して入力されたクロックに基づいてデジタルデータを差動マンチェスタ符号化して符号化データを出力する。復調回路は、第２カプラ部を介して入力された符号化データの周波数の２倍に設定されたサンプリング周波数に基づいて符号化データをサンプリングして第１サンプルデータを出力する第１サンプリング回路と、サンプリング周波数に基づいて、第１サンプリング回路よりも時間的に前のタイミングの符号化データをサンプリングして第２サンプルデータを出力する第２サンプリング回路と、第１サンプルデータと第２サンプルデータとが、一致するか否か判定する判定回路と、判定回路の判定データに基づいて第１サンプルデータの中から、偶数番目にサンプリングされた第１位相データと、奇数番目にサンプリングされた第２位相データのいずれか一方を選択する選択回路と、を含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の概略的なブロック図である。
【図２】第１実施形態に係る半導体装置のタイミングチャートである。
【図３】第１実施形態に係る復調回路を概略的に示すブロック図である。
【図４】第１実施形態に係るエラー検出回路を概略的に示すブロック図である。
【図５】第１実施形態に係る半導体装置のフローチャートである。
【図６】第１サンプルデータＱの選択の切り替え動作手順を示すフローチャートである。
【図７】第１サンプルデータＱの選択の切り替え動作内容を示す模式図である。
【図８】第２実施形態に係るエラー検出回路の概略的なブロック図である。
【図９】第２実施形態に係る半導体装置のタイミングチャートである。
【図１０】第３実施形態に係る半導体装置の概略的なブロック図である。
【図１１】図１０に示すカプラ部の回路例を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
(第１実施形態)
図１は、第１実施形態に係る半導体装置１の概略的なブロック図である。また、図２は、図１に示す半導体装置１のタイミングチャートである。
【０００９】
図１に示すように、本実施形態に係る半導体装置１は、周波数変換回路２と、第１フォトカプラ３と、ＡＤＣ（Analog to Digital Converter）４と、符号化回路５と、第２フォトカプラ６と、復調回路７と、を備える。
【００１０】
周波数変換回路２は、外部から入力されたクロックＣｋ０の周波数を変換してクロックＣｋ１およびクロックＣｋ２を生成する。クロックＣｋ１の周波数は、クロックＣｋ０の周波数の２倍であり、クロックＣｋ２の周波数は、クロックＣｋ０の周波数の４倍である。周波数変換回路２は、例えば、先にクロックＣｋ０からクロックＣｋ２を生成し、その後、クロックＣｋ２を分周してクロックＣｋ１を生成する。
【００１１】
第１フォトカプラ３は、第１発光素子３１および第１受光素子３２を有する。第１フォトカプラ３では、クロックＣｋ１は、第１発光素子３１から第１受光素子３２へ光伝送される。第１受光素子３２は、クロックＣｋ１をＡＤＣ４および符号化回路５へそれぞれ出力する。
【００１２】
ＡＤＣ４は、第１フォトカプラ３を介して入力されたクロックＣｋ１に基づいて、アナログデータをデジタルデータＤ０に変換する。なお、デジタルデータＤ０が半導体装置１に直接入力される場合には、ＡＤＣ４は不要である。
【００１３】
符号化回路５は、第１フォトカプラ３を介して入力されたクロックＣｋ１に基づいて、デジタルデータＤ０を差動マンチェスタ符号化した符号化データＤ１を生成する。符号化データＤ１の周波数は、クロックＣｋ１の周波数と同じである。
【００１４】
差動マンチェスタ符号化された符号化データＤ１では、図２に示すように、デジタルデータＤ０のデータ値「０」は、１つ前のデータ値と同じ符号となる。一方、データ値「１」は、１つ前のデータ値と反対の符号となる。
【００１５】
図１に戻って、第２フォトカプラ６は、第２発光素子６１および第２受光素子６２を有する。第２発光素子６１は、符号化データＤ１を第２受光素子６２へ光送信する。第２受光素子６２は、光受信した符号化データＤ１である受光データＤ２を復調回路７へ出力する。受光データＤ２の位相は、図２に示すように、符号化データＤ１の位相に対して時間ｔだけ遅延している。
【００１６】
上述した第１発光素子３１および第２発光素子６１は、例えば発光ダイオードを用いて構成される。また、第１受光素子３２および第２受光素子６２は、例えばフォトダイオードを用いて構成される。第１フォトカプラ３および第２フォトカプラ６は、本実施形態のように互いに独立した光デバイスであってもよいし、一体化した光デバイスであってもよい。さらに、フォトカプラに替えて、コイル対による磁気結合、コンデンサによる容量結合、磁気抵抗素子を用いた磁気結合等ガルバニック結合素子でもよい。
【００１７】
また、半導体装置１は、ＡＤＣ４、符号化回路５、第１受光素子３２、および第２発光素子６１をデータ送信側(一次側)の半導体チップとして構成し、周波数変換回路２、第１発光素子３１、第２受光素子６２、および復調回路７をデータ受信側(二次側)の半導体チップとして構成してもよい。
【００１８】
図３は、復調回路７の概略的なブロック図である。復調回路７は、エラー検出回路７１と、選択回路７２と、復号回路７３と、を有する。まず、図４を参照してエラー検出回路７１について説明する。
【００１９】
図４は、エラー検出回路７１の概略的なブロック図である。エラー検出回路７１は、第１サンプリング回路７１１と、遅延回路７１２と、第２サンプリング回路７１３と、判定回路７１４と、を有する。
【００２０】
第１サンプリング回路７１１は、クロックＣｋ２に基づいて受光データＤ２をオーバーサンプリングするフリップフロップを有する。クロックＣｋ２の周波数は、受光データＤ２(符号化データＤ１)の周波数の２倍に設定されている。すなわち、第１サンプリング回路７１１のサンプリング周波数は、受光データＤ２の周波数の２倍である。
【００２１】
遅延回路７１２は、第２サンプリング回路７１３の前段に設けられ、直列接続された偶数個のインバータ７１２ａを有する。遅延回路７１２で設定された遅延時間τによって、第２サンプリング回路７１３は、第１サンプリング回路７１１よりも時間的に前のタイミングの受光データＤ２をオーバーサンプリングする。
【００２２】
第２サンプリング回路７１３は、クロックＣｋ２に基づいて遅延データＤ３をオーバーサンプリングするフリップフロップを有する。図２に示すように、第２サンプリング回路７１３は、第１サンプリング回路７１１に対して遅延時間τだけ遅延した遅延データＤ３をオーバーサンプリングする。遅延データＤ３をオーバーサンプリングするため、遅延回路７１２の遅延時間τは、上記サンプリング周波数（クロックＣｋ２の周波数）の逆数であるサンプリング周期Ｔｓよりも短い時間に設定されている。
【００２３】
図４に戻って、判定回路７１４は、第１サンプリング回路７１１から出力された第１サンプルデータＱのレベルと第２サンプリング回路７１３から出力された第２サンプルデータＲのレベルとが一致するか否か判定するＸＯＲ回路を含む。判定回路７１４の判定データＡは、選択回路７２へ入力される。
【００２４】
以上説明したエラー検出回路７１に続いて、図３に示す選択回路７２を説明する。選択回路７２は、第１記憶回路７２１と、第２記憶回路７２２と、第３記憶回路７２３と、比較回路７２４と、を有する。第１記憶回路７２１は、複数のフリップフロップ７２１ａを有する。これらのフリップフロップ７２１ａには、サンプリングされた順番に従って複数の第１サンプルデータＱが一時的に記憶される。
【００２５】
第２記憶回路７２２は、上記判定回路７１４の判定データＡを一時的に記憶するフリップフロップを有する。第３記憶回路７２３は、第１位相データと第２位相データとを識別するためのフラグを一時的に記憶するフリップフロップを有する。
【００２６】
本実施形態では、第１サンプリング回路７１１の第１サンプルデータＱは、図２に示すように、互いに位相が異なる第１位相データＱ０、Ｑ２、Ｑ４と第２位相データＱ１、Ｑ３、Ｑ５とに分類される。換言すると、各第１位相データは、偶数番の第１サンプルデータＱに相当し、各第２位相データは奇数番の第１サンプルデータＱに相当する。
【００２７】
同様に、第２サンプリング回路７１３の第２サンプルデータＲも、第１位相データＲ０、Ｒ２、およびＲ４と、第２位相データＲ１、Ｒ３、およびＲ５とに分類される。
【００２８】
第３記憶回路７２３に記憶されるフラグは、第１サンプルデータＱの中で、選択回路７２から出力される選択データが、第１位相データと第２位相データのどちらに設定されているかを示す。また、上述した判定回路７１４の判定データＡが、第１サンプルデータＱと第２サンプルデータＲとの不一致を示した場合、このフラグは切り替わる。
【００２９】
例えば、第１位相データが選択データに設定されているときに上記不一致を示す判定データＡが第２記憶回路７２２に記憶されると、フラグの切り替えによって、選択データが第１位相データから第２位相データに切り替わる。
【００３０】
比較回路７２４は、上記フラグが切り替わった時に、第１記憶回路７２１に記憶された第１サンプルデータＱ同士を比較し、比較結果に基づいて復号回路７３へＱ１を出力するかどうかを決定する。
【００３１】
復号回路７３は、選択回路７２で選択された選択データを復号することによって、デジタルデータＤ４を生成する。デジタルデータＤ４は、符号化回路５で差動マンチェスタ符号化される前のデジタルデータＤ０に相当する。なお、デジタルデータＤ４の出力タイミングを調整するために、不図示のＦＩＦＯ(First In First Out)回路が、復号回路７３の後段に設けられていてもよい。
【００３２】
以下、本実施形態に係る半導体装置１の動作について説明する。図５は、半導体装置１のフローチャートである。ここでは、データ処理に関する動作手順を説明する。
【００３３】
まず、ＡＤＣ４が、アナログデータをデジタル変換し、デジタルデータＤ０を符号化回路５へ出力する（ステップＳ１）。本実施形態では、デジタルデータＤ０は、周波数が２５ＭＨｚに設定されたシリアルデータである。
【００３４】
次に、符号化回路５が、デジタルデータＤ０を差動マンチェスタ符号化し、符号化データＤ１を第２フォトカプラ６へ出力する(ステップＳ２)。符号化データＤ１の周波数は、デジタルデータＤ０の周波数の２倍、すなわち５０ＭＨｚである。
【００３５】
次に、第２フォトカプラ６が符号化データＤ１を光伝送する(ステップＳ３)。その結果、この符号化データＤ１は、受光データＤ２に変換される。受光データＤ２の周波数は、符号化データＤ１の周波数と同じ、すなわち５０ＭＨｚである。
【００３６】
次に、第１サンプリング回路７１１および第２サンプリング回路７１３が、異なるタイミングで受光データＤ２をオーバーサンプリングする（ステップＳ４）。次に、判定回路７１４が、第１サンプルデータＱのエラー判定を行う(ステップＳ５)。ここで、ステップＳ５の動作について図２を参照して詳しく説明する。
【００３７】
ステップＳ５において、判定回路７１４が、例えば、図２に示す第２位相データＱ１と第２位相データＲ１とを比較する場合を考える。この場合、図２によれば両データは一致していないので、判定回路７１４は、第２位相データＱ１がエラーであることを示す判定データＡを選択回路７２へ出力する。
【００３８】
第２位相データＱ１と第２位相データＲ１との比較の次に、判定回路７１４は、第１位相データＱ０と第１位相データＲ０とを比較する。図２によれば両データはハイレベルで一致している。これは、第１位相データＱ０の直前（厳密には遅延時間τの前）に受光データＤ２のレベル遷移がないことを意味する。この場合、判定回路７１４は、第１位相データＱ０はエラーでないことを示す判定データＡを選択回路７２へ出力する。
【００３９】
本実施形態では、受光データＤ２は、差動マンチェスタ符号化されているので、そのレベルは短周期で遷移する。また、第１サンプリング回路７１１および第２サンプリング回路７１３のサンプリング周波数が、受光データＤ２の周波数の２倍に設定されている。そのため、第１サンプルデータＱでは、第１位相データと第２位相データの少なくとも一方は、信頼性の高い正しいデータとなる。
【００４０】
ステップＳ５において、判定回路７１４が判定データＡを出力するたびに、選択回路７２は、第１サンプルデータＱの中で、第１位相データと第２位相データのいずれか一方を選択して復号回路７３に出力するか、またはデータを出力しないか、いずれかの動作を行う。(ステップＳ６)。
【００４１】
選択回路７２の第１記憶回路７２１に設けられた各フリップフロップ７２１ａには、第１サンプルデータＱの第１位相データと第２位相データとが交互に記憶される。このとき、第３記憶回路７２３において、第１位相データを選択サンプルとするフラグが初期設定されていると、第１位相データのみが第１記憶回路７２１から復号回路７３へ出力される。復号回路７３は、この第１位相データを復号する（ステップＳ７）。
【００４２】
なお、ステップＳ５で判定回路７１４が第１位相データだけでなく第２位相データもエラーでないと判定した場合にはどちらの位相データで復号してもよい。本実施形態では、フラグに設定された位相データが優先的に選択される。
【００４３】
また、ステップＳ６では、選択回路７２で選択される選択データ、換言すると正しい位相データが、受光データＤ２の受信中に、第１サンプルデータＱの第１位相データと第２位データとの間で切り替わる事態が想定される。そこで、このような事態が起こった場合のデータ選択の切り替え動作について、図６および図７を参照して説明する。
【００４４】
図６は、第１サンプルデータＱの選択の切り替え動作手順を示すフローチャートである。図７は、第１サンプルデータＱの選択の切り替え動作内容を示す模式図である。
【００４５】
例えば、判定回路７１４が、第１位相データＱ０をエラーデータとして判定した場合、選択回路７２の比較回路７２４は、第１位相データＱ０の直前に第１記憶回路７２１に記憶された第２位相データＱ１(第１記憶データ)と、第２位相データＱ１の１つ前に第１記憶回路７２１に記憶された第１位相データＱ２(第２記憶データ)とを比較する(ステップＳ６１)。
【００４６】
本実施形態では、サンプリング対象の受光データＤ２が差動マンチェスタ符号化されているので、これらが一致しない場合、第２位相データＱ１と第１位相データＱ２との境界がデータの区切りを示す。この場合、第１位相データＱ０の直前にサンプリングされた第２位相データＱ１が第１位相データＱ０に代わる正しいデータとなるので、比較回路７２４は、第２位相データＱ１を選択する(ステップＳ６２)。
【００４７】
ステップＳ６１において、第２位相データＱ１と第１位相データＱ２とが一致する場合、比較回路７２４は、第１位相データＱ２と、第１位相データＱ２の１つ前に第１記憶回路７２１に記憶された第２位相データＱ３(第３記憶データ)とを比較する(ステップＳ６３)。これらが一致しない場合、第１位相データＱ２と第２位相データＱ３との境界がデータの区切りを示す。この場合、比較回路７２４は、第１位相データＱ０の直後にサンプリングされる第２位相データＱ１１を、第１位相データＱ０に代わるデータとして選択する（ステップＳ６４）。
【００４８】
ステップＳ６４〜ステップＳ６８では、上述したステップＳ６１〜ステップＳ６４と同様に、比較回路７２４は、第１位相データおよび第２位相データを順次に遡って比較し、その比較結果に応じて、第２位相データＱ１または第２位相データＱ１１を選択する。例えば、第２位相データＱ１が選択された場合、第２位相データＱ１が、第１位相データＱ０の代わりに復号回路７３に送られる。また、第２位相データＱ１１が選択された場合、そのサイクルではいずれの位相データも復号回路７３に送られない。そして、次のサイクルでサンプリングされる第２位相データＱ１１が、第１位相データＱ０の代わりに復号回路７３に送られる。
【００４９】
なお、図７（ａ）は、ステップＳ６５およびステップＳ６６の動作を模式的に示す。一方、図７（ｂ）は、ステップＳ６７およびステップＳ６８の動作を模式的に示す。また、本実施形態では、受光データＤ２は、差動マンチェスタ符号化され、さらに、その周波数の２倍のサンプリング周波数でオーバーサンプリングされている。そのため、受光データＤ２の受信中にエラーデータが生じても、そのエラーデータから少なくとも５つ前までの第１サンプルデータＱを相互に比較すれば、エラーデータの直前または直後の位相データを正しいデータとして特定できる。
【００５０】
以上説明した本実施形態によれば、データ送信側において、データは、短時間でレベル遷移する差動マンチェスタ符号化されて光送信される。一方、データ受信側において、光受信されたデータは、第１サンプリング回路７１１および第２サンプリング回路７１３でそれぞれ異なるタイミングで２倍のサンプリング周波数でオーバーサンプリングされる。その後、各サンプリング回路のサンプルデータは、判定回路７１４で判定される。
【００５１】
判定回路７１４の判定データＡは、第１サンプリング回路７１１のサンプルデータの直前における受光データＤ２のレベル遷移の有無、換言すると当該サンプルデータの信頼性に相当する。そのため、信頼性の高いサンプルデータを復号することによって、受信側でデータ誤りを起こりにくくすることが可能となる。
【００５２】
(第２実施形態)
第２実施形態に係る半導体装置について、第１実施形態と異なる点を中心に説明する。本実施形態では、復調回路７が、エラー検出回路８１を有する点で、第１実施形態と異なる。
【００５３】
図８は、第２実施形態に係るエラー検出回路の概略的なブロック図である。また、図９は、第２実施形態に係る半導体装置のタイミングチャートである。
【００５４】
図８に示すエラー検出回路８１は、第１サンプリング回路８１１と、第２サンプリング回路８１２と、判定回路８１３と、を有する。第１サンプリング回路８１１は、第１実施形態で説明した第１サンプリング回路７１１と同様であるので、ここでは説明を省略する。
【００５５】
第２サンプリング回路８１２は、第１サンプリング回路８１１と同じサンプリング周波数で、受光データＤ２をオーバーサンプリングする。このとき、第２サンプリング回路８１２は、図９に示すように、クロックＣｋ２を反転したクロックＣｋ３のタイミングに基づいて、受光データＤ２をオーバーサンプリングする。この場合、第２サンプリング回路８１２の第２サンプルデータＲは、第１実施形態と同様に、第１サンプリング回路８１１の第１サンプルデータＱよりも時間的に前のタイミングの波形がサンプリングされることとなる。
【００５６】
判定回路８１３は、第１実施形態で説明した判定回路７１４と同様に、第１サンプルデータＱと第２サンプルデータＲとが一致するか否か判定し、判定データＡを選択回路７２へ出力する。なお、エラー検出回路８１には、第１サンプルデータＱおよび判定データＡを選択回路７２へ同じタイミングで入力させるために、第１サンプリング回路８１１の後段および判定回路８１３の後段に不図示のフリップフロップがそれぞれ設けられていてもよい。
【００５７】
以上説明した本実施形態によれば、クロックＣｋ３を用いることによって、第２サンプリング回路８１２は、第１サンプリング回路８１１よりも時間的に前のタイミングの受光データＤ２をオーバーサンプリングできる。その後は、第１実施形態と同様に、信頼性の高いデータが選択されて復号される。よって、受信側でデータ誤りを起こりにくくすることが可能となる。
【００５８】
また、本実施形態では、第１実施形態で説明した遅延回路７１２が不要になる。この場合、遅延回路７１２の特性変動に起因する遅延時間のばらつきがなくなる。したがって、第２サンプリング回路８１２のサンプリング動作が安定するので、データ受信の信頼性をさらに向上させることが可能となる。
【００５９】
（第３実施形態）
上述した第１実施形態および第２実施形態では、発光素子３１、６１からの光信号を、絶縁状態を維持したまま受光素子３２、６２で受信するカプラ部を信号伝送手段の一例として説明した。しかしながら、カプラ部は、光信号を送受信する光結合装置などの絶縁装置だけでなく、例えば磁気結合や容量結合のガルバニック結合素子により、非接触で信号を伝送する絶縁装置でも可能である。
【００６０】
磁気結合で信号伝送を行う場合は、例えば送信チップ側のコイルと受信チップ側のコイルとが磁気結合するように配置すればよい。あるいは、送信チップ側にコイルを設けるとともに、受信チップ側には抵抗ブリッジ回路や磁気抵抗素子を設けてもよい。
【００６１】
また、容量結合により信号伝送を行う場合は、例えば、送信チップと受信チップの間にコンデンサを設け、このコンデンサの一方の電極を送信チップに接続し、他方の電極を受信チップに接続してもよい。
【００６２】
磁気結合や容量結合により信号伝送を行う絶縁装置であっても、データ送信側において、データは、短時間でレベル遷移する差動マンチェスタ符号化された信号、あるいは変調されたＯＯＫ（On-Off Keying）信号等によって送信される。一方、データ受信側において、受信されたデータは、第１サンプリング回路７１１および第２サンプリング回路７１３でそれぞれ異なるタイミングで２倍のサンプリング周波数でオーバーサンプリングされる。その後、各サンプリング回路のサンプルデータは、判定回路７１４で判定される。
【００６３】
判定回路７１４の判定データＡは、第１サンプリング回路７１１のサンプルデータの直前における受信データＤ２のレベル遷移の有無、換言すると当該サンプルデータの信頼性に相当する。そのため、信頼性の高いサンプルデータを復号することによって、受信側でデータ誤りを起こりにくくすることが可能となる。
【００６４】
また、クロックＣｋ３を用いることによって、第２サンプリング回路８１２は、第１サンプリング回路８１１よりも時間的に前のタイミングの受光データＤ２をオーバーサンプリングできる。その後は、第１実施形態と同様に、信頼性の高いデータが選択されて復号される。よって、受信側でデータ誤りを起こりにくくすることが可能となることは言うまでもない。
【００６５】
図１０は、第３実施形態に係る半導体装置の概略的なブロック図である。図１０では、上述した第１実施形態に係る半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００６６】
図１０に示すように、本実施形態に係る半導体装置３は、第１フォトカプラ３および第２フォトカプラ６に替えて第１カプラ部１３０および第２カプラ部１６０を備える点で、第１実施形態に係る半導体装置１と異なる。ここで、図１１（ａ）〜図１１（ｃ）を参照して第１カプラ部１３０および第２カプラ部１６０の回路例について説明する。
【００６７】
図１１（ａ）に示す第１カプラ部１３０には、送信コイル１３１ａが第１フォトカプラ３の発光素子３１の替わりに設けられ、かつ受信コイル１３２ａが受光素子３２の替わりに設けられている。また、図１１（ａ）に示す第２カプラ部１６０には、送信コイル１６１ａが第２フォトカプラ６の発光素子６１の替わりに設けられ、かつ受信コイル１６２ａが受光素子６２の替わりに設けられている。
【００６８】
図１１（ｂ）に示す第１カプラ部１３０には、送信コイル１３１ｂが、発光素子３１の替わりに設けられ、かつ磁気抵抗素子１３２ｂが受光素子３２の替わりに設けられている。また、図１１（ｂ）に示す第２カプラ部１６０には、送信コイル１６１ｂが発光素子６１の替わりに設けられ、かつ磁気抵抗素子１６２ｂが受光素子６２の替わりに設けられている。
【００６９】
図１１（ｃ）に示す第１カプラ部１３０には、容量結合素子１３０ｃが発光素子３１および受光素子３２の替わりに設けられ、かつ第２カプラ部１６０には、容量結合素子１６０ｃが発光素子６１および受光素子６２の替わりに設けられている。
【００７０】
図１１（ａ）〜図１１（ｃ）に示す第１カプラ部１３０および第２カプラ部１６０では、各コイル、各磁気抵抗素子、および各容量結合素子といった受動素子は、フレーム（不図示）上で絶縁され、符号化回路５、復調回路７、周波数変換回路２、およびＡＤＣ４のいずれかに電気的に接続されている。また、これらの受動素子は、個別に配置されてもよいし、上記各回路に混載された半導体チップとして配置されてもよい。本実施形態に係る半導体装置３では、第１カプラ部１３０および第２カプラ部１６０を介して、データ送信側（１次側）の半導体チップとデータ受信側（２次側）の半導体チップとの間がガルバニックに絶縁されている構成となっている。
【００７１】
さらに、第１カプラ部１３０および第２カプラ部１６０では、フレーム上に、送信回路を含む送信チップと受信回路を含む受信チップとが絶縁されて配置されている。受信チップ上または送信チップ上に、絶縁された上記コイルや上記容量結合素子等の受動素子の積層体が集積されている。また、第１カプラ部１３０および第２カプラ部１６０は、独立した素子として送受信チップと結合される場合も含まれる。さらに、これらの送受信チップはフレームとワイヤで結線され、樹脂で封止される。
【００７２】
上記送受信チップは、例えば、シリコーンゲルやシリコーンゴムからなるエンキャップ樹脂で覆われる。さらに、エンキャップ樹脂に加えてモールド樹脂によっても封止され、半導体装置として構成される。このエンキャップ樹脂の厚さは、実質的に同じ量、厚さであることが送受信回路にそれぞれに設けられる基準電圧発生回路部などの回路の動作の同一性確保の観点からは望ましい。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１  半導体装置、３  第１フォトカプラ、５  符号化回路、６  第２フォトカプラ、７  復調回路、７２  選択回路、７３復号回路、７１１  第１サンプリング回路、７１２  遅延回路、７１３  第２サンプリング回路、７１４  判定回路、７２１  第１記憶回路、７２２  第２記憶回路、７２３  第３記憶回路、７２４  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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