【手続補正書】
【提出日】平成27年10月5日(2015.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)のための仮想エイリアシングキャッシュヒット/ミス検出器であって、
トランスレーションルックアサイドバッファ(TLB)であって、
第1の仮想アドレスを受信することと、
第2の仮想アドレスが前記第1の仮想アドレスと異なることを示すタグに応答して、前記第1の仮想アドレスに基づいた仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)へのインデックス付き読込みから生じるキャッシュエントリの前記タグから構成される、前記第2の仮想アドレスを受信することと、
前記第1の仮想アドレスから変換された第1の物理アドレスを生成することと、
前記第2の仮想アドレスから変換された第2の物理アドレスを生成することと、
前記第1の仮想アドレスに対応する前記第1の物理アドレスが前記TLB中に含まれているかどうかを示す、第1の物理アドレスヒット/ミスインジケータを生成することと、
前記第2の仮想アドレスに対応する前記第2の物理アドレスが前記TLB中に含まれているかどうかを示す、第2の物理アドレスヒット/ミスインジケータを生成することと
を行うように構成されたトランスレーションルックアサイドバッファ(TLB)と、
比較器であって、
前記第1の物理アドレスと前記第2の物理アドレスとを受信することと、
前記第1の物理アドレスと前記第2の物理アドレスとの比較に基づいて、エイリアスキャッシュヒット/ミスインジケータの生成を実施することと、
前記第1の物理アドレスが前記第2の物理アドレスと等しいかどうかを示す、暫定エイリアスキャッシュヒット/ミスインジケータを生成することと
を行うように構成された比較器と、
VIVTキャッシュエントリ無効化器であって、
前記VIVTキャッシュによって生成された非エイリアスVIVTキャッシュヒット/ミスインジケータを受信することと、
前記第1の物理アドレスヒット/ミスインジケータを受信することと、
前記第2の物理アドレスヒット/ミスインジケータを受信することと、
前記非エイリアスVIVTキャッシュヒット/ミスインジケータと、前記第1の物理アドレスヒット/ミスインジケータと、前記第2の物理アドレスヒット/ミスインジケータとに基づいて、前記キャッシュエントリを無効化するかどうかを示す無効化インジケータを生成することと
を行うように構成されたVIVTキャッシュエントリ無効化器と
を備える、仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２】
前記比較器が、前記第1の物理アドレスが前記第2の物理アドレスに等しい場合、前記エイリアスキャッシュヒット/ミスインジケータとして、エイリアスキャッシュヒットを生成するように構成される、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項３】
前記比較器が、前記第1の物理アドレスが前記第2の物理アドレスに等しくない場合、前記エイリアスキャッシュヒット/ミスインジケータとして、エイリアスキャッシュミスを生成するように構成される、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項４】
前記キャッシュエントリの有効性を示すキャッシュエントリ有効性インジケータを受信することと、
前記暫定エイリアスキャッシュヒット/ミスインジケータを受信することと、
前記キャッシュエントリ有効性インジケータと前記暫定エイリアスキャッシュヒット/ミスインジケータとに基づいて、前記エイリアスキャッシュヒット/ミスインジケータを生成することと
を行うように構成されたエイリアスキャッシュヒット/ミス検証器をさらに備える、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項５】
前記第1の物理アドレスヒット/ミスインジケータを受信することと、
前記第2の物理アドレスヒット/ミスインジケータを受信することと、
前記暫定エイリアスキャッシュヒット/ミスインジケータを受信することと、
前記第1の物理アドレスヒット/ミスインジケータと、前記第2の物理アドレスヒット/ミスインジケータと、前記暫定エイリアスキャッシュヒット/ミスインジケータとに基づいて、前記エイリアスキャッシュヒット/ミスインジケータを生成することと
を行うように構成されたエイリアスキャッシュヒット/ミス検証器をさらに備える、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項６】
前記エイリアスキャッシュヒット/ミス検証器が、前記キャッシュエントリの有効性を示すキャッシュエントリ有効性インジケータを受信するようにさらに構成される、請求項5に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項７】
前記エイリアスキャッシュヒット/ミス検証器が、ANDベースの論理手段から構成される、請求項5に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項８】
前記VIVTキャッシュエントリ無効化器が、前記キャッシュエントリの有効性を示すキャッシュエントリ有効性インジケータを受信するようにさらに構成される、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項９】
前記VIVTキャッシュエントリ無効化器が、
前記非エイリアスVIVTキャッシュヒット/ミスインジケータがミスであり、
前記VIVTキャッシュエントリ有効性インジケータが、有効なキャッシュエントリを示し、かつ
前記第1の物理アドレスヒット/ミスインジケータがミスである場合、
前記キャッシュエントリを無効化するように構成される、請求項8に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１０】
前記VIVTキャッシュエントリ無効化器が、
前記非エイリアスVIVTキャッシュヒット/ミスインジケータがミスであり、
前記VIVTキャッシュエントリ有効性インジケータが、有効なVIVTキャッシュエントリを示し、かつ
前記第2の物理アドレスヒット/ミスインジケータがミスである場合、
前記キャッシュエントリを無効化するように構成される、請求項8に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１１】
前記VIVTキャッシュエントリ無効化器が、ANDベースの論理手段から構成される、請求項8に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１２】
前記無効化インジケータが前記VIVTキャッシュに与えられる、請求項8に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１３】
前記TLBが、
マイクロTLBであって、
前記第1の仮想アドレスから変換された第1の暫定物理アドレスを生成することと、
前記第2の仮想アドレスから変換された第2の暫定物理アドレスを生成することと
を行うように構成されたマイクロTLBを備え、
前記マイクロTLBが、
前記第1の仮想アドレスのためのエントリが前記TLB中に含まれているかどうかを示す、第1の物理アドレスヒット/ミスインジケータを生成することと、
前記第2の仮想アドレスのためのエントリが前記TLB中に含まれているかどうかを示す、第2の物理アドレスヒット/ミスインジケータを生成することと
を行うようにさらに構成される、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１４】
第1のマルチプレクサであって、
前記第1の暫定物理アドレスを受信することと、
統合TLBによって生成された第3の暫定物理アドレスを受信することであって、前記第3の暫定物理アドレスは、前記第1の仮想アドレスから変換される、受信することと、
前記第1の暫定物理アドレスおよび前記第3の暫定物理アドレスのうちの少なくとも1つに基づいて、前記第1の物理アドレスを生成することと
を行うように構成された第1のマルチプレクサと、
第2のマルチプレクサであって、
前記第2の暫定物理アドレスを受信することと、
前記統合TLBによって生成された第4の暫定物理アドレスを受信することであって、前記第4の暫定物理アドレスは、前記第2の仮想アドレスから変換される、受信することと、
前記第2の暫定物理アドレスおよび前記第4の暫定物理アドレスのうちの少なくとも1つに基づいて、前記第2の物理アドレスを生成することと
を行うように構成された第2のマルチプレクサと
をさらに備える、請求項13に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１５】
前記第1のマルチプレクサが、前記第1の物理アドレスヒット/ミスインジケータに基づいた第1の選択入力を受信するようにさらに構成され、
前記第2のマルチプレクサが、前記第2の物理アドレスヒット/ミスインジケータに基づいた第2の選択入力を受信するようにさらに構成される、請求項14に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１６】
前記第1のマルチプレクサが、前記第1の仮想アドレスの仮想-物理アドレス変換が前記マイクロTLB中に含まれている場合、前記第1の物理アドレスとして、前記第1の暫定物理アドレスを生成するように構成され、
前記第2のマルチプレクサが、前記第2の仮想アドレスの仮想-物理アドレス変換が前記マイクロTLB中に含まれている場合、前記第2の物理アドレスとして、前記第2の暫定物理アドレスを生成するように構成される、請求項15に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１７】
前記比較器から暫定エイリアスキャッシュヒット/ミスインジケータを受信することと、
前記暫定エイリアスキャッシュヒット/ミスインジケータに基づいて、前記エイリアスキャッシュヒット/ミスインジケータを生成することと
を行うように構成されたエイリアスキャッシュヒット/ミス検証器をさらに備える、請求項14に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１８】
前記エイリアスキャッシュヒット/ミス検証器が、前記キャッシュエントリの有効性を示すキャッシュエントリ有効性インジケータを受信するようにさらに構成される、請求項17に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項１９】
前記エイリアスキャッシュヒット/ミス検証器が、前記VIVTキャッシュによって生成された前記非エイリアスVIVTキャッシュヒット/ミスインジケータを受信するようにさらに構成される、請求項17に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２０】
前記エイリアスキャッシュヒット/ミス検証器が、ANDベースの論理手段から構成される、請求項17に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２１】
第1のマルチプレクサであって、
前記第1の暫定物理アドレスを受信することと、
統合TLBによって生成された第3の暫定物理アドレスを受信することであって、前記第3の暫定物理アドレスは、前記第1の仮想アドレスから変換される、受信することと、
前記第1の暫定物理アドレスおよび前記第3の暫定物理アドレスのうちの少なくとも1つに基づいて、前記第1の物理アドレスを生成することであって、前記比較器が、前記第2の物理アドレスとして、前記第2の暫定物理アドレスを受信する、生成することと
を行うように構成された第1のマルチプレクサ
をさらに備える、請求項13に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２２】
中央処理装置(CPU)のメモリ管理ユニット(MMU)中に配設された、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２３】
半導体ダイに統合された、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２４】
前記仮想エイリアシングキャッシュヒット/ミス検出器が、前記仮想エイリアシングキャッシュヒット/ミス検出器がその中に統合されるセットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイス中に配設される、請求項1に記載の仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２５】
仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)のための仮想エイリアシングキャッシュヒット/ミス検出器であって、
トランスレーションルックアサイドバッファ(TLB)手段であって、
第1の仮想アドレスを受信することと、
第2の仮想アドレスが前記第1の仮想アドレスと異なることを示すタグに応答して、前記第1の仮想アドレスに基づいた前記仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)へのインデックス付き読込みから生じるキャッシュエントリの前記タグから構成される、第2の仮想アドレスを受信することと、
前記第1の仮想アドレスから変換された第1の物理アドレスを生成することと、
前記第2の仮想アドレスから変換された第2の物理アドレスを生成することと、
前記第1の仮想アドレスに対応する前記第1の物理アドレスが前記TLB手段中に含まれているかどうかを示す、第1の物理アドレスヒット/ミスインジケータを生成することと、
前記第2の仮想アドレスに対応する前記第2の物理アドレスが前記TLB中手段に含まれているかどうかを示す、第2の物理アドレスヒット/ミスインジケータを生成することと
を行うように構成されたTLB手段と、
比較器手段であって、
前記第1の物理アドレスと前記第2の物理アドレスとを受信することと、
前記第1の物理アドレスと前記第2の物理アドレスとの比較に基づいて、エイリアスキャッシュヒット/ミスインジケータの生成を実施することと、
前記第1の物理アドレスが前記第2の物理アドレスと等しいかどうかを示す、暫定エイリアスキャッシュヒット/ミスインジケータを生成することと
を行うように構成された比較器手段と、
VIVTキャッシュエントリ無効化器手段であって、
前記VIVTキャッシュによって生成された非エイリアスVIVTキャッシュヒット/ミスインジケータを受信することと、
前記第1の物理アドレスヒット/ミスインジケータを受信することと、
前記第2の物理アドレスヒット/ミスインジケータを受信することと、
前記非エイリアスVIVTキャッシュヒット/ミスインジケータと、前記第1の物理アドレスヒット/ミスインジケータと、前記第2の物理アドレスヒット/ミスインジケータとに基づいて、前記キャッシュエントリを無効化するかどうかを示す無効化インジケータを生成することと
を行うように構成されたVIVTキャッシュエントリ無効化器と
を備える、仮想エイリアシングキャッシュヒット/ミス検出器。
【請求項２６】
仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)のための仮想エイリアシングキャッシュヒット/ミス検出器を提供する方法であって、
トランスレーションルックアサイドバッファ(TLB)において、第1の仮想アドレスを受信するステップと、
第2の仮想アドレスが前記第1の仮想アドレスと異なることを示すタグに応答して、前記TLBにおいて、前記第1の仮想アドレスに基づいた前記仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)へのインデックス付き読込みから生じるキャッシュエントリの前記タグから構成される、前記第2の仮想アドレスを受信するステップと、
前記TLBによって、前記第1の仮想アドレスから変換された第1の物理アドレスを生成するステップと、
前記TLBによって、前記第2の仮想アドレスから変換された第2の物理アドレスを生成するステップと、
前記TLBによって、前記第1の仮想アドレスに対応する前記第1の物理アドレスが前記TLB中に含まれているかどうかを示す、第1の物理アドレスヒット/ミスインジケータを生成するステップと、
前記TLBによって、前記第2の仮想アドレスに対応する前記第2の物理アドレスが前記TLB中に含まれているかどうかを示す、第2の物理アドレスヒット/ミスインジケータを生成するステップと、
比較器において、前記第1の物理アドレスと前記第2の物理アドレスとを受信するステップと、
前記比較器によって、前記第1の物理アドレスと前記第2の物理アドレスとの比較に基づいて、エイリアスキャッシュヒット/ミスインジケータの生成を実施するステップと、
前記比較器によって、前記第1の物理アドレスが前記第2の物理アドレスと等しいかどうかを示す、暫定エイリアスキャッシュヒット/ミスインジケータの生成を実施するステップと、
VIVTキャッシュエントリ無効化器によって、前記VIVTキャッシュによって生成された非エイリアスVIVTキャッシュヒット/ミスインジケータを受信するステップと、
前記VIVTキャッシュエントリ無効化器によって、前記第1の物理アドレスヒット/ミスインジケータを受信するステップと、
前記VIVTキャッシュエントリ無効化器によって、前記第2の物理アドレスヒット/ミスインジケータを受信するステップと、
前記VIVTキャッシュエントリ無効化器によって、前記非エイリアスVIVTキャッシュヒット/ミスインジケータと、前記第1の物理アドレスヒット/ミスインジケータと、前記第2の物理アドレスヒット/ミスインジケータとに基づいて、前記キャッシュエントリを無効化するかどうかを示す無効化インジケータを生成するステップと
を含む方法。
【請求項２７】
仮想インデックス付き仮想タグ付きキャッシュ(VIVTキャッシュ)と、
仮想エイリアシングキャッシュヒット/ミス検出器であって、
トランスレーションルックアサイドバッファ(TLB)であって、
第1の仮想アドレスを受信することと、
第2の仮想アドレスが前記第1の仮想アドレスと異なることを示すタグに応答して、前記第1の仮想アドレスに基づいた前記VIVTキャッシュへのインデックス付き読込みから生じるキャッシュエントリの前記タグから構成される、第2の仮想アドレスを受信することと、
前記第1の仮想アドレスに対応する第1の物理アドレスが前記TLB中に含まれているかどうかを示す、第1の物理アドレスヒット/ミスインジケータを生成することと、
前記第2の仮想アドレスに対応する第2の物理アドレスが前記TLB中に含まれているかどうかを示す、第2の物理アドレスヒット/ミスインジケータを生成することと、
前記第1の仮想アドレスから変換された第1の物理アドレスを生成することと、
前記第2の仮想アドレスから変換された第2の物理アドレスを生成することと
を行うように構成されたトランスレーションルックアサイドバッファ(TLB)と、
比較器であって、
前記第1の物理アドレスと前記第2の物理アドレスとを受信することと、
前記第1の物理アドレスと前記第2の物理アドレスとの比較に基づいて、エイリアスキャッシュヒット/ミスインジケータの生成を実施することと、
前記第1の物理アドレスが前記第2の物理アドレスと等しいかどうかを示す、暫定エイリアスキャッシュヒット/ミスインジケータの生成を実施することと
を行うように構成された比較器と、
VIVTキャッシュエントリ無効化器であって、
前記VIVTキャッシュによって生成された非エイリアスVIVTキャッシュヒット/ミスインジケータを受信することと、
前記第1の物理アドレスヒット/ミスインジケータを受信することと、
前記第2の物理アドレスヒット/ミスインジケータを受信することと、
前記非エイリアスVIVTキャッシュヒット/ミスインジケータと、前記第1の物理アドレスヒット/ミスインジケータと、前記第2の物理アドレスヒット/ミスインジケータとに基づいて、前記キャッシュエントリを無効化するかどうかを示す無効化インジケータを生成することと
を行うように構成されたVIVTキャッシュエントリ無効化器と
を備える、仮想エイリアシングキャッシュヒット/ミス検出器と
を備える、メモリ管理ユニット(MMU)。
【請求項２８】
統合TLBをさらに備え、前記TLBが、マイクロTLBを備える、請求項27に記載のMMU。
【請求項２９】
中央処理装置(CPU)またはプロセッサベースシステム中に配設された、請求項27に記載のMMU。