【事件の表示】
　特願２０１０−２２０５７６「アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法」拒絶査定不服審判事件〔平成２３年　２月　３日出願公開、特開２０１１−　２３７４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年１１月２９日に出願した特願平８−３３５０５０号（パリ条約による優先権主張１９９５年１２月２２日、アメリカ合衆国）の一部を平成２２年９月３０日に新たな特許出願としたものであって、平成２４年１０月２９日付けの拒絶理由通知に対して、平成２５年５月１日に手続補正書及び意見書が提出されたが、同年６月２１日付けで拒絶査定がなされ、それに対して、同年１１月１日に拒絶査定不服の審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２５年５月１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　アモルファスシリコン薄膜トランジスタを形成する方法であって、
　第１のエッジおよび第２のエッジを有するゲート領域を形成するステップと、
　前記ゲート領域上に未ドープアモルファスシリコン層を形成するステップであって、当該未ドープアモルファスシリコン層が前記ゲート領域の前記第１のエッジおよび前記第２のエッジを超えて延出する、ステップと、
　前記未ドープアモルファスシリコン層上に前記ゲート領域の第１のエッジおよび第２のエッジとにそれぞれ整合する第１のエッジおよび第２のエッジを有する絶縁領域を形成するステップであって、その結果、前記未ドープアモルファスシリコン層が前記絶縁領域の前記第１のエッジおよび前記第２のエッジの外側に露光部分を有するようになる、ステップと、
　前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第１のエッジおよび前記第２のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第１の接合部と第２の接合部を生成するステップであって、当該第１の接合部および当該第２の接合部がそれぞれ前記ゲート領域の前記第１のエッジおよび前記第２のエッジと整合される、ステップと、
　自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第１の接合部および第２の接合部からそれぞれ延出する第１のチャネルリードおよび第２のチャネルリードを形成するステップであって、当該第１のチャネルリードおよび第２のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第１の整合されたエッジおよび第２の整合されたエッジを有する、ステップと、
　前記第１のチャネルリード上に第１の電極と前記第２のチャネルリード上に第２の電極とを形成するステップであって、当該第１の電極と当該第２の電極とが前記ゲート領域の外側にある、ステップと、
を含む、前記方法。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平２−６２０５１号公報（以下「引用刊行物」という。）には、第１、２図とともに、以下の事項が記載されている。（なお、下線は、当審において付与したものである。以下、同じ。）
　
「〔産業上の利用分野〕
　本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタの製造方法に関する。」（２ページ右上欄５〜８行）
「〔課題を解決するための手段〕
　第１図（ａ）〜（ｄ）により本発明を説明する。
〔第１図（ａ）参照〕
　透明絶縁性基板１上に金属よりなるゲート電極Ｇを形成した後、その上を被覆するゲート絶縁膜２、動作半導体層３．保護膜４．更に必要ならば密着層５を積層し、その上にポジ型のレジストを塗布し、透明絶縁性基板１背面よりゲート電極Ｇをマスクとする背面露光を行う。これにより上記レジスト膜のうち、第１図（ａ）に右下がりのハッチを付して示す未露光部が現像液に非溶解性、その他の部分が可溶性となる。
　従って現像処理を行なって、ゲート電極Ｇに位置整合したレジスト膜８を形成し、これをマスクとして保護膜４の露出部を除去する。密着層５が存在する場合には密着層５と保護膜４をエッチングする。
〔第１図（ｂ）参照〕
　次いで上記レジスト膜８を除去し、コンタクト層６と透明導電膜（例えばＩＴＯ膜）７を形成する。　
〔第１図（ｃ）参照〕
　ネガ型レジストを全面に塗布し、これに対して再びゲート電極Ｇをマスクとして背面露光をオーバー露光気味に行う。この露光により第１図（ｃ）に点線のハッチを付して示す部分が非溶解性，その他の部分が可溶性となる。
　従ってこのレジスト膜に現像処理を施して得られたレジスト膜１０は、ゲート電極Ｇ上層部に開口１１が形成される。そこでこのレジスト膜１０をマスクとして、透明導電膜７とコンタクト層６の露出部を除去する。　
〔第１図（ｄ）参照〕
　この後上記レジスト膜１０を除去すれば、図示のように保護膜４の周縁に端部が重なり合うソース電極Ｓとドレイン電極Ｄが得られる。　
　これ以降は通常の製造方法に従って進めてよい。
〔作　用〕
　
上記開口１１は、ネガ型のレジスト膜透明絶縁性基板１の背面よりオーバー露光して形成したものであるから、ゲート電極Ｇの端部上への光の廻り込みにより、非露光部はゲート電極Ｇより小さくなる。そのため、開口１１はゲート電極Ｇと位置整合しているが、その大きさはマスクであるゲート電極Ｇより小さく形成される。従ってこれをマスクとして下層の透明導電膜７とコンタクト層６をエッチングすれば、その除去跡もゲート電極Ｇより小さい。
　
保護膜４の大きさはゲート電極Ｇより僅かに小さい程度なので、透明導電膜７及びコンタクト層６の端部は保護膜４の周縁部に重なり合い、従来のように両者間に隙間が生じることはない。
「〔実　施　例〕
　以下本発明の一実施例を第２図（ａ）〜（ｈ）により説明する。
　図中１は透明絶縁性基板としてのガラス基板、ＧはＴｉのような非透光性金属よりなるゲート電極、２はゲート絶縁膜としての厚さ約３０００ÅのＳｉＮ（窒化シリコン）膜、
３は約１０００Åの厚さのａ−Ｓｉ膜からなる動作半導体層
〔第２図（ａ）参照〕
　
ガラス基板１上にゲート電極Ｇを形成し、その上層にＳｉＮ膜２，ａ−Ｓｉ膜３，ＳｉＯ
２
膜４，ａ−Ｓｉ膜５をＰ−ＣＶＤ法により連続的に成膜する。
〔第２図（ｂ）参照〕
　
その上にポジ型のレジストを全面に塗布し、ゲート電極Ｇをマスクとしてガラス基板１裏面より露光した後、現像処理を施してゲート電極Ｇに位置整合したレジスト膜８を形成する。
〔第２図（ｃ）参照〕
　
次いで上記レジスト膜８をマスクとして、ａ−Ｓｉ膜５，ＳｉＯ
２
膜４をエッチングして、これらの露出部を除去した後、レジスト膜８を剥離する。これにより、ゲート電極Ｇの上層に位置ずれのない保護膜４が形成される。
　
次いでａ−Ｓｉ膜３表面を緩衝弗酸溶液で処理した後、保護膜としてのＳｉＯ
２
膜４および密着層としてのａ−Ｓｉ膜５の積層膜上から、ａ−Ｓｉ膜３上全面にｎ
＋
ａ−Ｓｉ膜６，ＩＴＯ膜７を連続成膜する。
〔第２図（ｅ）参照〕
　
次いで上記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、再びゲート電極Ｇをマスクとして、ガラス基板ｌ裏面より上記ネガ型のレジスト膜１０にオーバーぎみに露光し、本来ならばゲート電極Ｇによって遮光される領域の端部まで感光させる。この後現像処理を施して、図示の如くゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成する
〔第２図（ｆ）参照〕
　
次いで上記レジスト膜１０をマスクとして、ＳｉＯ
２
膜４上のＩＴＯ膜７とｎ
＋
ａ−Ｓｉ膜６をエッチングして、ゲート電極Ｇ上部を開孔した後、レジスト膜１０を剥離する。以上で保護膜４の周縁部に端部が重なり合うソース電極Ｓ及びドレイン電極Ｄが得られる
　これ以降は通常の製造工程に従って進めてよい。
〔第２図（ｇ）参照］
　
即ち、ポジ型のレジスト膜９を全面に塗布し、ソース・ドレイン電極を形成するための露光および現像処理を施す。
〔第２図（ｈ）参照〕
　
上記レジスト膜９をマスクとして、上記ＩＴＯ膜７，ｎ
＋
ａ−Ｓｉ６，ａ−Ｓｉ膜５（当審注：「ａ−Ｓｉ膜３」の誤記と認められる。）をエッチングして、図示のように、端部が保護膜の周縁部に重なりを有するソース電極Ｓ、ドレイン電極Ｄを形成する。
　
（３−２）引用刊行物の「本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタの製造方法に関する。」（２ページ右上欄５〜７行）、「３は、約１０００Åの厚さのａ−Ｓｉ膜からなる動作半導体層」（４ページ右上欄７〜８行）という記載から、引用刊行物には、「アモルファスシリコン薄膜トランジスタの製造方法」が記載されているものと認められる。
　
（３−３）引用刊行物の第２図（ａ）からは、「ガラス基板１」上に形成された「ゲート電極Ｇ」が「第１のエッジおよび第２のエッジ」を有していること、そして、前記「ゲート電極Ｇ」の上層に「連続的に成膜」された「ＳｉＮ膜２，ａ−Ｓｉ膜３，ＳｉＯ２膜４，ａ−Ｓｉ膜５」が、前記「ゲート電極Ｇ」の前記「第１のエッジおよび第２のエッジ」を超えて延出していることが見て取れる。そうすると、引用刊行物には、「ガラス基板１上に第１のエッジおよび第２のエッジを有するゲート電極Ｇを形成し、その上層にＳｉＮ膜２，ａ−Ｓｉ膜３，ＳｉＯ２膜４，ａ−Ｓｉ膜５を、前記第１のエッジおよび第２のエッジを超えて延出するように、Ｐ−ＣＶＤ法により連続的に成膜する」ことが記載されているものと認められる。
　
（３−４）引用刊行物の第２図（ｃ）からは、「ゲート電極Ｇの上層に」形成された「位置ずれのない保護膜４」が「第１のエッジおよび第２のエッジ」を有していることが見て取れる。そうすると、引用刊行物には、「その上にポジ型のレジストを全面に塗布し、ゲート電極Ｇをマスクとしてガラス基板１裏面より露光した後、現像処理を施してゲート電極Ｇに位置整合したレジスト膜８を形成し、次いで前記レジスト膜８をマスクとして、ａ−Ｓｉ膜５，ＳｉＯ２膜４をエッチングして、これらの露出部を除去した後、レジスト膜８を剥離することにより、ゲート電極Ｇの上層に、第１のエッジおよび第２のエッジを有し、位置ずれのない保護膜４を形成する」ことが記載されているものと認められる。
　
（３−５）以上から、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ガラス基板１上に第１のエッジおよび第２のエッジを有するゲート電極Ｇを形成し、その上層にＳｉＮ膜２，ａ−Ｓｉ膜３，ＳｉＯ２膜４，ａ−Ｓｉ膜５を、前記第１のエッジおよび第２のエッジを超えて延出するように、Ｐ−ＣＶＤ法により連続的に成膜し、
　その上にポジ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして前記ガラス基板１裏面より露光した後、現像処理を施して前記ゲート電極Ｇに位置整合したレジスト膜８を形成し、次いで前記レジスト膜８をマスクとして、前記ａ−Ｓｉ膜５，前記ＳｉＯ２膜４をエッチングして、これらの露出部を除去した後、前記レジスト膜８を剥離することにより、前記ゲート電極Ｇの上層に、第１のエッジおよび第２のエッジを有し、位置ずれのない保護膜としてのＳｉＯ２膜４および密着層としてのａ−Ｓｉ膜５を形成し、
　次いで前記ａ−Ｓｉ膜３表面を緩衝弗酸溶液で処理した後、前記保護膜としてのＳｉＯ２膜４および前記密着層としてのａ−Ｓｉ膜５の積層膜上から前記ａ−Ｓｉ膜３上全面にｎ＋ａ−Ｓｉ膜６，ＩＴＯ膜７を連続成膜し、
　次いで前記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして、前記ガラス基板ｌ裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Ｇによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成し、
　次いで前記レジスト膜１０をマスクとして、前記保護膜としてのＳｉＯ２膜４上の前記ＩＴＯ膜７と前記ｎ＋ａ−Ｓｉ膜６をエッチングして、前記ゲート電極Ｇ上部を開孔した後、前記レジスト膜１０を剥離し、
　次いでポジ型のレジストを全面に塗布し、前記ソース電極Ｓおよび前記ドレイン電極Ｄを形成するための露光および現像処理を施したレジスト膜９をマスクとして、前記ＩＴＯ膜７，前記ｎ＋ａ−Ｓｉ６，前記ａ−Ｓｉ膜３をエッチングして、前記保護膜４としてのＳｉＯ２膜４の周縁部に端部が重なり合うソース電極Ｓおよびドレイン電極Ｄを形成する、
　アモルファスシリコン薄膜トランジスタの製造方法。」
　
４．対比
（４−１）刊行物発明の「ゲート電極Ｇ」は、本願発明の「ゲート領域」に相当するから、刊行物発明の「ガラス基板１上に第１のエッジおよび第２のエッジを有するゲート電極Ｇを形成」することは、本願発明の「第１のエッジおよび第２のエッジを有するゲート領域を形成するステップ」に相当する。
　
（４−２）刊行物発明の「ａ−Ｓｉ膜３」と、本願発明の「未ドープアモルファスシリコン層」は、「アモルファスシリコン層」という点で共通するから、刊行物発明の「その上層に」「ａ−Ｓｉ膜３」「を、前記第１のエッジおよび第２のエッジを超えて延出するように、Ｐ−ＣＶＤ法により連続的に成膜」することと、本願発明の「前記ゲート領域上に未ドープアモルファスシリコン層を形成するステップであって、当該未ドープアモルファスシリコン層が前記ゲート領域の前記第１のエッジおよび前記第２のエッジを超えて延出する、ステップ」は、「前記ゲート領域上に」「アモルファスシリコン層を形成するステップであって、当該」「アモルファスシリコン層が前記ゲート領域の前記第１のエッジおよび前記第２のエッジを超えて延出する、ステップ」という点で共通する。
　
（４−３）刊行物発明の「保護膜としてのＳｉＯ２膜４」は、本願発明の「絶縁領域」に相当する。そして、刊行物発明の「ａ−Ｓｉ膜３」が、「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして前記ガラス基板１裏面より露光」する際、あるいは、「次いで前記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして、前記ガラス基板ｌ裏面より前記ネガ型のレジストにオーバーぎみに露光」する際に、「露光部分」となる領域を有することは明らかであるから、刊行物発明の「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして前記ガラス基板１裏面より露光した後、現像処理を施して前記ゲート電極Ｇに位置整合したレジスト膜８を形成し、次いで前記レジスト膜８をマスクとして、」「前記ＳｉＯ２膜４をエッチングして、これらの露出部を除去した後、前記レジスト膜８を剥離することにより、前記ゲート電極Ｇの上層に、第１のエッジおよび第２のエッジを有し、位置ずれのない保護膜としてのＳｉＯ２膜４」「を形成」することと、本願発明の「前記未ドープアモルファスシリコン層上に前記ゲート領域の第１のエッジおよび第２のエッジとにそれぞれ整合する第１のエッジおよび第２のエッジを有する絶縁領域を形成するステップであって、その結果、前記未ドープアモルファスシリコン層が前記絶縁領域の前記第１のエッジおよび前記第２のエッジの外側に露光部分を有するようになる、ステップ」とは、「前記」「アモルファスシリコン層上に」「第１のエッジおよび第２のエッジを有する絶縁領域を形成するステップであって、その結果、前記」「アモルファスシリコン層が」「露光部分を有するようになる、ステップ」という点で共通する。
　
（４−４）刊行物発明において、「前記保護膜としてのＳｉＯ２膜４および前記密着層としてのａ−Ｓｉ膜５の積層膜上から前記ａ−Ｓｉ膜３上全面に」「成膜」された「ｎ＋ａ−Ｓｉ膜６」が、「前記保護膜としてのＳｉＯ２膜４」の「第１のエッジおよび第２のエッジ」において、「ａ−Ｓｉ膜３」との間に「第１の接合部」および「第２の接合部」を有するのは明らかであるから、刊行物発明の「前記保護膜としてのＳｉＯ２膜４および前記密着層としてのａ−Ｓｉ膜５の積層膜上から前記ａ−Ｓｉ膜３上全面にｎ＋ａ−Ｓｉ膜６」「を」「成膜」することと、本願発明の「前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第１のエッジおよび前記第２のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第１の接合部と第２の接合部を生成するステップであって、当該第１の接合部および当該第２の接合部がそれぞれ前記ゲート領域の前記第１のエッジおよび前記第２のエッジと整合される、ステップ」とは、「前記絶縁領域および前記」「アモルファスシリコン層の」「上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第１のエッジおよび前記第２のエッジにおいて当該ドープされた半導体層と前記」「アモルファスシリコン層」「との間にそれぞれ第１の接合部と第２の接合部を生成するステップ」という点で共通する。
　
（４−５）刊行物発明において、「次いで前記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして、前記ガラス基板ｌ裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Ｇによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成し、次いで前記レジスト膜１０をマスクとして、前記保護膜としてのＳｉＯ２膜４上の前記ＩＴＯ膜７と前記ｎ＋ａ−Ｓｉ膜６をエッチングして、前記ゲート電極Ｇ上部を開孔した後、前記レジスト膜１０を剥離し、次いでポジ型のレジストを全面に塗布し、前記ソース電極Ｓおよび前記ドレイン電極Ｄを形成するための露光および現像処理を施したレジスト膜９をマスクとして、前記ＩＴＯ膜７，前記ｎ＋ａ−Ｓｉ６，前記ａ−Ｓｉ膜５をエッチングして、前記保護膜４としてのＳｉＯ２膜４の周縁部に端部が重なり合うソース電極Ｓおよびドレイン電極Ｄを形成する」ことは、本願発明の「自己整合リソグラフィー」に相当する。そして、刊行物発明の「前記保護膜４としてのＳｉＯ２膜４の周縁部に端部が重なり合うソース電極Ｓおよびドレイン電極Ｄ」のうち、「前記ｎ＋ａ−Ｓｉ６」で構成される部分は、各々本願発明の「第１の接合部および第２の接合部からそれぞれ延出する第１のチャネルリードおよび第２のチャネルリード」に相当するから、刊行物発明の「次いで前記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして、前記ガラス基板ｌ裏面より前記ネガ型のレジストにオーバーぎみに露光し、本来ならば前記ゲート電極Ｇによって遮光される領域の端部まで感光させ、この後現像処理を施して、前記ゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成し、次いで前記レジスト膜１０をマスクとして、前記保護膜としてのＳｉＯ２膜４上の」「前記ｎ＋ａ−Ｓｉ膜６をエッチングして、前記ゲート電極Ｇ上部を開孔した後、前記レジスト膜１０を剥離し、次いでポジ型のレジストを全面に塗布し、前記ソース電極Ｓおよび前記ドレイン電極Ｄを形成するための露光および現像処理を施したレジスト膜９をマスクとして、」「前記ｎ＋ａ−Ｓｉ６」「をエッチングして、前記保護膜４としてのＳｉＯ２膜４の周縁部に端部が重なり合うソース電極Ｓおよびドレイン電極Ｄを形成する」ことと、本願発明の「自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第１の接合部および第２の接合部からそれぞれ延出する第１のチャネルリードおよび第２のチャネルリードを形成するステップであって、当該第１のチャネルリードおよび第２のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第１の整合されたエッジおよび第２の整合されたエッジを有する、ステップ」とは、「自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第１の接合部および第２の接合部からそれぞれ延出する第１のチャネルリードおよび第２のチャネルリードを形成するステップ」という点で共通する。
　
（４−６）そうすると、本願発明と刊行物発明とは、
「アモルファスシリコン薄膜トランジスタを形成する方法であって、
　第１のエッジおよび第２のエッジを有するゲート領域を形成するステップと、
　前記ゲート領域上にアモルファスシリコン層を形成するステップであって、当該アモルファスシリコン層が前記ゲート領域の前記第１のエッジおよび前記第２のエッジを超えて延出する、ステップと、
　前記アモルファスシリコン層上に第１のエッジおよび第２のエッジを有する絶縁領域を形成するステップであって、その結果、前記アモルファスシリコン層が露光部分を有するようになる、ステップと、
　前記絶縁領域および前記アモルファスシリコン層の上にドープされた半導体層を形成して、それによって前記絶縁領域の前記第１のエッジおよび前記第２のエッジにおいて当該ドープされた半導体層と前記アモルファスシリコン層との間にそれぞれ第１の接合部と第２の接合部を生成するステップと、
　自己整合リソグラフィーを使用して前記ドープされた半導体層をパターニングして、第１の接合部および第２の接合部からそれぞれ延出する第１のチャネルリードおよび第２のチャネルリードを形成するステップと、
を含む、前記方法。」
である点で一致し、次の６点で相違する。
　
（相違点１）本願発明では、「前記ゲート領域上に未ドープアモルファスシリコン層を形成する」のに対し、刊行物発明では、「ゲート電極Ｇ」「の上層に」「成膜」される「ａ−Ｓｉ膜３」が未ドープであるかどうか特定されていない点。
　
（相違点２）本願発明では、「前記ゲート領域の第１のエッジおよび第２のエッジとにそれぞれ整合する第１のエッジおよび第２のエッジを有する絶縁領域を形成する」のに対して、刊行物発明では、「第１のエッジおよび第２のエッジを有」する「保護膜としてのＳｉＯ２膜４」が「ゲート電極Ｇ」の「第１のエッジおよび第２のエッジ」に整合しているかどうか明らかでない点。
　
（相違点３）本願発明では、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第１のエッジおよび前記第２のエッジの外側に露光部分を有する」のに対して、刊行物発明では、「ａ−Ｓｉ膜３」について、そのような特定が成されていない点。
　
（相違点４）本願発明では、「前記絶縁領域および前記未ドープアモルファスシリコン層の前記露光部分上にドープされた半導体層を形成し」、「前記絶縁領域の前記第１のエッジおよび前記第２のエッジにおいて当該ドープされた半導体層と前記未ドープアモルファスシリコン層の前記露光部分との間にそれぞれ第１の接合部と第２の接合部を生成」し、「当該第１の接合部および当該第２の接合部がそれぞれ前記ゲート領域の前記第１のエッジおよび前記第２のエッジと整合される」のに対して、刊行物発明では、「ａ−Ｓｉ膜３上全面に」「成膜」される「ｎ＋ａ−Ｓｉ膜６」について、そのような特定がなされていない点。
　
（相違点５）本願発明では、「当該第１のチャネルリードおよび第２のチャネルリードが、最大オーバーラップ距離以下の距離だけ前記絶縁領域とそれぞれ重なる第１の整合されたエッジおよび第２の整合されたエッジを有する」のに対して、刊行物発明では、そのような特定がなされていない点。
　
（相違点６）本願発明では、「前記第１のチャネルリード上に第１の電極と前記第２のチャネルリード上に第２の電極とを形成するステップであって、当該第１の電極と当該第２の電極とが前記ゲート領域の外側にある、ステップ」を有するのに対して、刊行物発明では、そのような特定がなされていない点。
　
５．判断
　以下、上記相違点について、検討する。
　
（５−１）相違点１について
　一般に、アモルファスシリコン薄膜トランジスタにおいて、動作層となるアモルファスシリコン層を未ドープの真性シリコン層で形成することは、引用文献を挙げるまでもなく周知の技術である。そして、刊行物発明において、動作層となる「ａ−Ｓｉ膜３」を、「ｎ＋ａ−Ｓｉ６」のように「ｎ＋」をつけることなく表記していることからも、「ａ−Ｓｉ膜３」は、本願発明と同様未ドープであるものと認められ、仮にそうでないとしても、本願発明のように未ドープのものとすることは、当業者が必要に応じて、適宜なし得たことと認められる。
　したがって、相違点１は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　引用刊行物には、
「〔第２図（ａ）参照〕
　ガラス基板１上にゲート電極Ｇを形成し、その上層にＳｉＮ膜２，ａ−Ｓｉ膜３，ＳｉＯ２膜４，ａ−Ｓｉ膜５をＰ−ＣＶＤ法により連続的に成膜する。　
〔第２図（ｂ）参照〕
　その上にポジ型のレジストを全面に塗布し、
ゲート電極Ｇをマスクとしてガラス基板１裏面より露光した後、現像処理を施してゲート電極Ｇに位置整合したレジスト膜８を形成する。
〔第２図（ｃ）参照〕
　次いで
上記レジスト膜８をマスクとして、ａ−Ｓｉ膜５，ＳｉＯ
２
膜４をエッチングして、
　一方、本願明細書には、「【００１２】
　
該技法は、ゲート領域をパターン形成された導電層中に生成し、次いで２つの自己整合リソグラフィック裏側露光を用いて次の層をパターン形成することにより、実施され得る。第１裏側露光をポジレジストを用いて実行し、絶縁層をパターン形成し、絶縁領域を生成することができ、エッジがゲート領域のエッジとほぼ整合される。
「【００２７】
　図１の断面１０、１２、１４の各々において、基板２０の表面で形成されている回路は、ゲート領域２２、第１絶縁層２４、未ドープａ−Ｓｉ層２６及び絶縁領域２８を具備する。層２４及び２６はゲート領域２２のエッジ３０上に延出するが、
絶縁領域２８のエッジ３２は、自己整合絶縁領域の場合と同様にゲート領域２２のエッジ３０と略整合されている。
　そうすると、刊行物発明における「保護膜としてのＳｉＯ２膜４」の「第１のエッジと第２のエッジ」と「ゲート電極Ｇ」の「第１のエッジと第２のエッジ」の整合性と、本願発明における「ゲート領域」の「第１のエッジと第２のエッジ」と「絶縁領域」の「第１のエッジと第２のエッジ」の整合性とは、実施例レベルにおいて差異はなく、刊行物発明においても、本願発明と同様、「前記ゲート領域の第１のエッジおよび第２のエッジとにそれぞれ整合する第１のエッジおよび第２のエッジを有する絶縁領域を形成」しているものと認められる。
　したがって、相違点２は実質的なものでない。
　
（５−３）相違点３について
　上記（５−２）において検討したように、刊行物発明において、「保護膜としてのＳｉＯ２膜４」は「ゲート電極Ｇ」より僅かに小さく形成されているのであるから、刊行物発明において、「その上にポジ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして前記ガラス基板１裏面より露光」する際、あるいは、「次いで前記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、前記ゲート電極Ｇをマスクとして、前記ガラス基板ｌ裏面より前記ネガ型のレジストにオーバーぎみに露光」する際に、露光光の多少の回り込みはあるとしても、該露光光が、「ａ−Ｓｉ膜３」において、「保護膜としてのＳｉＯ２膜４」の「第１のエッジおよび第２のエッジ」の外側に照射されることは明らかである。そうすると、刊行物発明においても、本願発明と同様、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第１のエッジおよび前記第２のエッジの外側に露光部分を有する」ものと認められる。
　したがって、相違点３は実質的なものでない。
　
（５−４）相違点４について
　上記（４−４）で述べたように、刊行物発明において、「前記保護膜としてのＳｉＯ２膜４および前記密着層としてのａ−Ｓｉ膜５の積層膜上から前記ａ−Ｓｉ膜３上全面に」「成膜」された「ｎ＋ａ−Ｓｉ膜６」が、「前記保護膜としてのＳｉＯ２膜４」の「第１のエッジおよび第２のエッジ」において、「ａ−Ｓｉ膜３」との間に「第１の接合部」および「第２の接合部」を有するのは明らかである。そして、上記（５−３）において検討したとおり、刊行物発明においても、本願発明と同様、「前記未ドープアモルファスシリコン層が前記絶縁領域の前記第１のエッジおよび前記第２のエッジの外側に露光部分を有する」ものと認められ、上記（５−２）において検討したとおり、刊行物発明においても、本願発明と同様、「前記ゲート領域の第１のエッジおよび第２のエッジとにそれぞれ整合する第１のエッジおよび第２のエッジを有する絶縁領域を形成」しているものと認められるから、刊行物発明では、「前記保護膜としてのＳｉＯ２膜４」の「第１のエッジおよび第２のエッジ」において、「ｎ＋ａ−Ｓｉ膜６」と「未ドープアモルファスシリコン層」の「露光部分」との間にそれぞれ「第１の接合部と第２の接合部」が生成され、当該「第１の接合部と第２の接合部」が「ゲート電極Ｇ」の「第１のエッジおよび第２のエッジ」と整合しているものと認められる。
　そして、本願明細書の「【００１０】
　該技法を従来技法の改良として実施することができる。従来の技法は、第１及び第２エッジを有するゲート領域、ゲート領域のそのエッジ上及びそれを越えて延出する未ドープａ−Ｓｉ層、及びゲート領域のエッジとほぼ整合されるエッジ以外のａ−Ｓｉ層上の絶縁層を含むａ−ＳｉＴＦＴを形成する。改善は、微晶質シリコン（μｘｔａｌ−Ｓｉ）又は多結晶質シリコン（ｐｏｌｙ−ｓｉ）のようなドープ半導体材料のＰＥＣＶＤ層を、絶縁領域上及び絶縁領域エッジの外側のａ−Ｓｉ層の部分上に付着することを含み、
これは絶縁領域のエッジでゲート領域のエッジとほぼ整合される接合部を生成する。
「【００３２】
　ボックス８２の動作は、絶縁領域上およびａ−Ｓｉ層の露光部分上に図１の層４０のような半導体材料のドープＰＥＣＶＤ層を付着する。ボックス８２の動作は、ドープ半導体層とａ−Ｓｉ層との間の接合部４２のような接合部を絶縁領域のエッジに生成する。
絶縁領域のエッジはゲート領域のエッジとほぼ整合されているので、接合部もまたゲート領域のエッジとほぼ整合される。
　したがって、相違点４は実質的なものでない。
　
（５−５）相違点５について
　一般に、薄膜トランジスタにおいて、ゲート電極とソース／ドレイン電極とのオーバーラップ距離が大きくなると静電容量が大きくなって、トランジスタ特性上好ましくなく、当該オーバーラップ距離はできるだけ小さいことが望ましいことは当業者にとって周知の事項である。
　ここで、本願明細書の段落【００３０】の「・・・図１に示されるように、導電性リード６２の自己整合エッジがエッジ３２に沿った任意の点で絶縁領域２８にオーバーラップする距離Δは、
Ｄ
ＭＡＸ
、即ち生成される構造に適切な最大値
Ｄ
ＭＡＸ
を十分に小さく維持して、絶縁領域２８を横切って短絡しないようにでき、また導電性リード６２とゲート領域２２の間の静電容量を、構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる。
構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる
十分に小さく維持
構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる
十分に小さく維持
　したがって、相違点５は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−６）相違点６について
　一般に、逆スタガ型薄膜トランジスタにおいて、ゲート電極の上にゲート絶縁膜を介して形成された動作層となるａ−Ｓｉの両端上に、ドープＳｉからなるソース／ドレインコンタクト層を形成し、その後、当該ソース／ドレインコンタクト層上の前記ゲート電極から重ならない位置、すなわちゲート電極の外側にソース／ドレイン電極を形成することは、以下の周知例１、２に記載されているように、従来から周知の技術である。
　
（ア）周知例１
　本願の優先権主張の日前に日本国内において頒布された特開平６−３１４７８９号公報には、図２とともに、以下の事項が記載されている。
「【００２２】以下、本実施例の薄膜トランジスタ２０の製造工程を詳述する。
【００２３】まず、絶縁性基板２９上にゲート電極２１を形成する。本実施例では絶縁性基板２９としてガラスを採用した。この絶縁性基板２９上に、Ａｌ、Ｔｉ、Ｔａなどの低抵抗な材料からなる導電膜をスパッタリング法を用いて堆積させ、これをパターニングして幅Ｗ１のゲート電極２１が形成される。本実施例において、ゲート電極２１の材料としてＴａが採用された。次に、ゲート電極２１上に、ゲート絶縁膜２８が積層される。本実施例において、プラズマＣＶＤ法を用いてＳｉＮｘ膜を膜厚ｔ１（例として、約３００ｎｍ）に積層し、ゲート絶縁膜２８とした。
【００２４】続いて、ゲート絶縁膜２８上に、半導体層２７及びエッチングストッパー層２６を、プラズマＣＶＤ法を用いて連続して作成する。
半導体層２７を作成するための真性半導体アモルファスシリコン（以下、ａ−Ｓｉ（ｉ）と称する）層を成膜した
【００２５】続いて、
リンを添加したｎ＋型微結晶シリコン層（以下、μｃ−Ｓｉ（ｎ＋）と称する）層を、プラズマＣＶＤ法によって層厚ｔ４（例として、５０ｎｍ）に積層した。
【００２６】この後、
μｃ−Ｓｉ（ｎ＋）層及びａ−Ｓｉ（ｉ）層のパターニングを行い、半導体層２７、及び相互に間隔Ｌ１を隔て、幅Ｌ２のオーミックコンタクト層２４、２５が形成される。
【００２７】次に、
この絶縁性基板２９の全面に於いて、ソース電極２２及びドレイン電極２３を作成するための導電体として、Ｔｉ、Ａｌ、Ｃｒ、Ｍｏ等の金属層をスパッタリング法によって形成した。この金属層にパターニングを行って、ソース電極２２、ドレイン電極２３を形成した。
【００２８】具体的には、ソース電極２２及びドレイン電極２３の相互に対向する端部２２ａ、２３ａと、ゲート電極２１の端部２１ａ、２１ｂとの間に、ゲート電極２１の前記幅方向に沿う長さＬ３、Ｌ４の間隔を隔てるように、ソース電極２２及びドレイン電極２３が、ゲート絶縁膜２８及びオーミックコンタクト層２４、２５を部分的に被覆して形成される。即ち、前記端部２２ａ、２３ａと、ゲート電極２１の端部２１ａ、２１ｂとの間に、非重畳部４０、４１が形成される。」
　
（イ）周知例２
　本願の優先権主張の日前に日本国内において頒布された特開平３−１８５８４０号公報には、第１、２図とともに、以下の事項が記載されている。
「〔実施例〕
　以下、図面を参照して本発明の詳細な説明する。
　第１図は本発明の一実施例を示すコプラナ型薄膜トランジスタの断面図であり、
ガラス等からなる基板１１上にはアモルファスシリコン（ａ−Ｓｉ）からなる半導体層１２が基板１１を覆うように形成されている。この半導体層１２の上にはｎ型微結晶シリコン（ｎ
＋
−μｃ−Ｓｉ）からなるコンタクト層１３がトランジスタのチャンネル部を除く半導体層２の全面に形成されており、上記コンタクト層１３の上にはクロム（Ｃｒ）等の金属からなるソース電極１４およびドレイン電極１５が後述するゲート電極１７と重ならない位置に形成されている。
　このように構成される薄膜トランジスタでは、ソース電極１４およびドレイン電極１５がゲート電極１７と重ならない位置に形成されているので、ゲート絶縁膜１６がソース電極１６あるいはドレイン電極１５の膜厚（約５００〜１０００Å）の段差を十分に覆えればゲート電極１７とソース電極１４およびドレイン電極１５との絶縁耐圧を確保することができる。したがって、ゲート絶縁膜１６を必要以上に厚くする必要がなく、ゲート絶縁膜１６の薄膜化を図ることができる。これによりゲート電極１７からチャンネル部にかける電界を高くすることができ、薄膜トランジスタをスイッチング素子として使用した場合にスイッチング動作が速くなる。また、ゲート電極１７とソース電極１４およびドレイン電極１５とが重ならないので、トランジスタ特性を向上させることができる。
　また、上記実施例ではコンタクト層１３がｎ型シリコンに比べ導電率が３桁程度大きいｎ型微結晶シリコンから形成されているので、ソース及びドレイン間に流れる電流を増大させることもできる。
　また、第１図に示したコプラナ型薄膜トランジスタを製造する場合には、まず第２図（ａ）に示すように
基板１１上に半導体層１２、コンタクト層１３、ソース及びドレイン電極用金属膜１８を基板１１の全面に順次形成する。次に第２図（ｂ）に示すようにソース及びドレイン電極用金属膜１８をエッチングしてゲート電極１７と重ならない位置にソース電極１４およびドレイン電極１５を形成した後、第２図（Ｃ）に示すようにコンタクト層１３をエッチングしてトランジスタのチャンネル部を形成する。
　なお、
上記実施例ではコプラナ型薄膜トランジスタについて説明したが、本発明はこれに限定されるものではなく、逆コプラナ、スタガー、逆スタガー構造の薄膜トランジスタについても適用可能である。
　
　そうすると、刊行物発明において、このような周知の技術思想を適用し、「前記ａ−Ｓｉ膜３上全面にｎ＋ａ−Ｓｉ膜６，ＩＴＯ膜７を連続成膜し、」「前記ゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成し、次いで前記レジスト膜１０をマスクとして、前記保護膜としてのＳｉＯ２膜４上の前記ＩＴＯ膜７と前記ｎ＋ａ−Ｓｉ膜６をエッチングして、前記ゲート電極Ｇ上部を開孔した後、前記レジスト膜１０を剥離し、次いで　・・・レジスト膜９をマスクとして、前記ＩＴＯ膜７，前記ｎ＋ａ−Ｓｉ６，前記ａ−Ｓｉ膜３をエッチングして、・・・ソース電極Ｓおよびドレイン電極Ｄを形成する」ことに換えて、まず、「前記ａ−Ｓｉ膜３上全面にｎ＋ａ−Ｓｉ膜６」「を」「成膜し、」「前記ゲート電極Ｇより小さい開口１１を有するレジスト膜１０を形成し、次いで前記レジスト膜１０をマスクとして、前記保護膜としてのＳｉＯ２膜４上の前記ＩＴＯ膜７と前記ｎ＋ａ−Ｓｉ膜６をエッチングして、前記ゲート電極Ｇ上部を開孔した後、前記レジスト膜１０を剥離し、次いで　・・・レジスト膜９をマスクとして、」「前記ｎ＋ａ−Ｓｉ６，前記ａ−Ｓｉ膜３をエッチングし」、その後、全面に「ＩＴＯ膜７」を成膜した後、当該「ＩＴＯ膜７」を「ゲート電極Ｇ」と重ならないようにエッチングすることにより、本願発明のように、「前記第１のチャネルリード上に第１の電極と前記第２のチャネルリード上に第２の電極とを形成するステップであって、当該第１の電極と当該第２の電極とが前記ゲート領域の外側にある、ステップ」を有する構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　したがって、相違点６は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−７）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、周知の技術思想を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。