【事件の表示】
　平成　１年特許願第２１５７８０号「記憶システム」拒絶査定に対する審判事件［平成　３年　４月　５日出願公開、特開平　３−　８０４９４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１年８月２２日に出願されたものであって、その発明の要旨は、平成１１年３月２０日付け手続補正書により補正された明細書の特許請求の範囲に記載されたとおりのものにあると認められ、その請求項１に係る発明は次のとおりである。
「複数の記憶装置が同一の出力ラインに接続されている記憶システムであって、
　前記複数の記憶装置のそれぞれが、
　複数のメモリ・セルが配列されてなるメモリ素子と、
　前記メモリ素子にｎビット（ｎは自然数）のデータを入力するｎ個のデータ入力端子と、
　前記メモリ素子からのｎビットのデータを出力するｎ個のデータ出力端子と、
　チップ選択信号がアクティブで且つライト・イネーブル信号がアクティブでないとき前記メモリ素子に記憶されたｎビットのデータを前記ｎ個のデータ出力端子に送出し、チップ選択信号がアクティブで且つライト・イネーブル信号がアクティブのとき前記ｎ個のデータ出力端子の全てを高レベルか低レベルのどちらか一方のレベルに固定し、チップ選択信号がアクティブでないとき前記ｎ個のデータ出力端子の全てをハイインピーダンスにする出力制御回路と
を具備する
ことを特徴とする記憶システム。」
２．引用例
　これに対して、原審における拒絶の理由に引用された、特開昭６３−１２７４８７号公報（以下、「引用例１」という。）には、　　
「この発明は、高速で安定した書き込み動作が行われるメモリ回路を提供することである。」（引用例１の第１頁下右欄第１１〜１２行目）、
「第１図は、この発明の一実施例を示すバイポーラメモリ回路のブロック図である。
　１はメモリアレイであり、後で第３図から明らかとなるような複数の電流切替（エミッタ結合）型メモリセルと複数のワード線Ｗ１１ないしＷ３２１と、複数のディジット線Ｄ１ないしＤ６４とを含んでいる。」（引用例１の第２頁上左欄第９〜１５行目）、
「第１図において、Ｂ２ないしＢ４はそれぞれ外部から入力されるチップ選択信号ＣＳ（アッパーライン付き）、書き込み制御信号ＷＥ（アッパーライン付き）、データ入力信号Ｄｉｎを受ける入力バッファ回路である。
　上記バッファ回路Ｂ２は、バッファ回路Ｂ１とゲート回路Ｇ１及びＧ２とに供給するための、入力のチップ選択信号ＣＳ（アッパーライン付き）と同相の信号を出力する。なお、この実施例において、後述からも明らかとなるようにチップ、すなわちメモリ回路は上記のチップ選択信号ＣＳ（アッパーライン付き）の低レベルによって選択状態とされ、高レベルによって非選択状態とされる。
　バッファ回路Ｂ３は、後述するパルス発生回路６に供給するための入力の書き込み制御信号ＷＥ（アッパーライン付き）と同相の信号と、上記バッファ回路Ｂ１に供給するための逆相の信号とを出力する。上記書き込み制御信号ＷＥ（アッパーライン付き）は、メモリセルに情報を書き込むときに低レベルにされ、メモリセルから情報を読み出すときに高レベルにされる。
　バッファ回路Ｂ４は、ゲートＧ１に供給するための入力データ信号Ｄｉｎに対し逆相の信号と、ゲート回路Ｇ２に供給するための同相の信号とを出力する。」（引用例１の第３頁下右欄第２０行目〜第４頁上右欄第１行目）、
「第５図は、上記構成のバイポーラメモリ回路のタイムチャートを示している。
　チップは、チップ選択信号ＣＥ（アッパーライン付き）が時刻ｔ０において低レベルにされることに応じて選択状態とされる。
　次に、時刻ｔ１においてアドレス信号Ａｉが選択すべきメモリセルに対応した状態に設定される。上記時刻ｔ１から回路における遅延時間の後の時刻ｔ２において選択されたメモリセルの情報に対応した信号Ｄｏｕｔが出力する。」（引用例１の第４頁下左欄第１９行目〜同頁下右欄第８行目）、
「第１図の構成によると、書き込み動作でないとき、出力バッファ回路Ｂ１からは、アドレス信号Ａｉによって選択されたメモリセルの記憶情報に対応した信号が出力している。上記の出力バッファ回路Ｂ１の出力は、書き込み制御信号ＷＥ（アッパーライン付き）の低レベルによって書き込み動作とされたとき、強制的に低レベルにされる。
　従って、例えば第５図Ｄのように、書き込み制御信号ＷＥ（アッパーライン付き）が時刻ｔ１０において低レベルにされると、このの時刻ｔ１０とほぼ同じ時刻ｔ１１において出力バッファ回路Ｂ１はその出力が高レベルから低レベルに変化させられることになり、その動作電流が大きく変化することになる。」（引用例１の第６頁上右欄第４〜１６行目）と記載され、第１図には一実施例のブロック図が、第３図にはメモリアレイの具体的な回路図が、第４図には出力バッファ回路の具体的な回路図が、第５図はバイポーラメモリ回路の動作波形図が示されている。（尚、文章作成上の制約から「アッパーライン」を引くことができないので「○○（アッパーライン付き）」と記載した。）
　これらの記載からみて引用例１には次のことが記載されているものと認められる。
「複数のメモリセルを含んでいるメモリアレイと、
　データ入力信号Ｄｉｎを受ける入力バッファ回路と、
　メモリセルの情報に対応した信号Ｄｏｕｔを出力する出力バッファ回路と、
  チップ選択信号の低レベルによって選択状態とされ、高レベルによって非選択状態とされ、
  書き込み制御信号の高レベルで、メモリセルから情報を読み出し、
　書き込み制御信号の低レベルで、メモリセルに情報を書き込むように制御されると共に、出力バッファ回路の出力を低レベルに制御する
メモリ回路。」
３．対比
　そこで、本願請求項１に係る発明（以下、「本願発明」という。）と、引用例１に記載された発明とを対比すると、引用例１の「メモリアレイ」、「入力バッファ回路」、「出力バッファ回路」、「低レベル」、「高レベル」、「書き込み制御信号」は、それぞれ本願発明の「メモリ素子」、「データ入力端子」、「データ出力端子」、「アクティブ」、「アクティブでないとき」、「ライト・イネーブル信号」に相当するものと認められるから、
両者は
「複数のメモリ・セルが配列されてなるメモリ素子と、
　前記メモリ素子にデータを入力するデータ入力端子と、
　前記メモリ素子からのデータを出力するデータ出力端子と、
　チップ選択信号がアクティブで且つライト・イネーブル信号がアクティブでないとき前記メモリ素子に記憶されたデータを前記データ出力端子に送出し、チップ選択信号がアクティブで且つライト・イネーブル信号がアクティブのとき前記データ出力端子を低レベルに固定するように制御することを特徴とするメモリ。」
である点において一致し、次の点で相違している。
（相違点）
（１）相違点１
　本願発明は、複数の記憶装置が同一の出力ラインに接続されている記憶システムであるのに対して、引用例１は、そのようなことは明記されていない点。
（２）相違点２
　本願発明は、メモリ素子にｎビットのデータのデータを入力し、また、メモリ素子からのｎビットのデータを出力するのに対して、引用例１は、メモリ回路に入力出力されるビット数は記載されていない点。
（３）相違点３
　本願発明は、チップ選択信号がアクティブでないときｎ個のデータ出力端子の全てをハイインピーダンスにするのに対して、引用例１は、チップ選択信号がアクティブでないときデータ出力端子をハイインピーダンスにはしていない点。
４．当審の判断
　上記相違点を検討すると、
（１）相違点１について、
　一般的に、複数の記憶装置を同一の出力ラインに接続して、記憶システムとすることは周知のことであるか、また、引用例１には、チップ選択信号によりチップが選択されることが記載されているから、チップ選択信号で選択されないメモリアレイが存在すると考えるのが自然であるから、これら複数のメモリアレイを同一の出力ラインに接続することは当業者が容易に推考することができることと認められる。
（２）相違点２について、
　メモリ素子の入出力をｎビットとすることは周知のことであるから、引用例１の入出力をｎビットとすることは当業者が容易に考えられることと認められる。
（３）相違点３について、
　一般的に、チップ選択信号で選択されたチップを高インピーダンス状態から、アクティブ状態にし、選択されないチップを高インピーダンス状態とすることは、例えば、
特開昭６３−２９１２９０号公報（以下、「周知例１」という）（周知例１の第１頁下左欄第５〜８行目の記載「入力されたチップイネーブル入力信号により出力バッファを高インピーダンスからアクティブにしてデータを出力するＩＣメモリにおけるチップイネーブル回路において」を参照。）、
特開昭６２−２７７６９２号公報（以下、「周知例２」という。）（周知例２の第１頁下右欄第１０〜１４行目の「記憶回路をチップ選択信号で終端回路が高インピーダンス状態（ハイゼット状態）に選択されるように構成することにより、所定のアドレス信号に対応した正規のデータのみが出力端子に送出されることを可能とする。」記載と、第２頁上左欄第１１〜１７行目の「このＣＳ型の半導体記憶装置はスタンバイ状態の複数のチップの中からＣＰＵ（中央処理装置）の命令に従って選択される所定のチップだけにＣＳ信号（チップ選択信号）を与えて該所定のチップのみをアクティブ状態とし、これにより、半導体記憶装置の消費電力を減少させることができるというものである。」等の記載を参照。）、
特開昭５４−３２２３５号公報（以下、「周知例３」という。）（周知例３の第２頁上左欄第１５行目〜同頁上右欄第２行目の「例えばこのスリーステート記憶素子からなるメモリユニットを並列に多段接続して使用する場合、１つのメモリユニットがチップセレクト（ＣＳ）されたときに残る他のメモリユニットの出力を全て高インピーダンスにしておけば、チップセレクトされたメモリユニットの出力は、他のメモリユニットの出力に影響されることなく、正確な論理１または０を表示可能となる。」の記載を参照。）
等により周知であるから、引用例１のものにおいても、チップ選択信号がアクティブでないときデータ出力端子をハイインピーダンスにすることは当業者が容易に想到し得ることである。
　そして、本願発明は、前記引用例１に記載された発明から予測できる作用効果以上の顕著な作用効果を奏するものとは認められない。
５．むすび
　従って、本願請求項１に係る発明は、前記引用例１に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。