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　特願２００９−５０５８３２「動的メモリ・セル構造体」拒絶査定不服審判事件〔平成１９年１１月　１日国際公開，ＷＯ２００７／１２２０８３，平成２１年　９月２４日国内公表，特表２００９−５３４８２１，請求項の数（１１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２００７年４月３日（パリ条約による優先権主張外国庁受理２００６年４月２１日，米国）を国際出願日とする出願であって，平成２４年１０月３０日付けで拒絶理由が通知され，平成２５年１月２１日に手続補正がされ，同年２月１５日付けで拒絶査定がされ，これに対し，同年５月１３日に審判請求がされるとともに，同日に手続補正がされたものである。
　その後，平成２５年８月１３日付けで審尋がされ，これに対して同年１１月１８日に回答書が提出された。
　
第２　平成２５年５月１３日にされた手続補正（以下「本件補正」という。）について
１　本件補正
　本件補正は，特許請求の範囲及び明細書を補正するものであって，本件補正の前後で特許請求の範囲は以下のとおりである。
　
〈補正前〉
「【請求項１】
　動的ランダム・アクセス・メモリ・セルであって，
　容量ストレージ・デバイスと，
　書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記第１のゲート・スタックは負の電圧を印加するように構成される，前記書き込みアクセス・トランジスタと
　読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する，前記読み出しトランジスタと
　を備えている，前記動的ランダム・アクセス・メモリ・セル。
　　【請求項２】
　前記容量ストレージ・デバイスは高Ｋ誘電体を含む，請求項１に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項３】
　前記第１の高Ｋゲート誘電体は，単位面積当たりのゲート容量と関連した等価電気的厚さ（Ｔｏｘ）を有し，
　前記等価電気的厚さ（Ｔｏｘ）は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ（Ｔｏｘ）を上回らず，
　前記単位面積当たりのゲート容量は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず，
　前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は，前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである，
　請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項４】
　前記第１の高Ｋゲート誘電体は，単位面積当たりのゲート漏れと関連した物理的誘電体厚さを有し，
　前記物理的誘電体厚さは，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず，
　単位面積当たりの前記ゲート漏れは，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず，
　前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は，前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである，
　請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項５】
　前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供する，請求項１〜４のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項６】
　前記金属ゲート電極は，前記書き込みアクセス・トランジスタの閾値以下の漏れを減少させ，かつ，前記動的ランダム・アクセス・メモリ・セルの保持時間を増大させるように選択される，請求項５に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項７】
　前記金属ゲート電極は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体ゲート・スタックと比較して，前記ゲート・スタックの等価電気的厚さ（Ｔｏｘ）を減少させるポリシリコン空乏効果を排除するように選択される，請求項５に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項８】
　前記書き込みアクセス・トランジスタは閾値電圧を有し，前記閾値電圧は，閾値以下のオフ電流，保持時間及び書き込み速度の少なくとも１つに基づいて選択される，請求項６に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項９】
　前記金属ゲート電極は，４．０〜５．２ｅＶまでの間の仕事関数を提供する，請求項６に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項１０】
　前記容量ストレージ・デバイスはゲート型ダイオードである，請求項１〜９のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項１１】
　メモリ・アレイであって，
　各々が少なくとも１つのビット線を含む複数のビット線構造体と，
　各々が少なくとも１つのワード線を含む複数のワード線構造体であって，前記ワード線構造体は複数の場所で前記ビット線構造体と交差する，複数のワード構造体と，
　各々が前記複数のビット線構造体の少なくとも１つ及び前記複数のワード線構造体の少なくとも１つに作動可能に結合された，請求項１〜１０のいずれか一項に記載の１つ又は複数の動的ランダム・アクセス・メモリ・セルと
　を備えている，前記メモリ・アレイ。
　　【請求項１２】
　メモリと，
　入出力装置と，
　前記メモリ及び前記入出力装置に結合され，かつ，少なくとも一部が前記メモリに格納される情報を処理するように作動可能な少なくとも１つのプロセッサとを含み，
　前記メモリの少なくとも一部は，
　　複数のビット線構造体と，
　　複数のワード線構造体と，
　　各々が前記複数のビット線構造体の１つに作動可能に結合された，請求項１〜１０までのいずれかに記載されたような１つ又は複数の動的ランダム・アクセス・メモリ・セルと，
　を備えている，コンピュータ装置。
　　【請求項１３】
　動的ランダム・アクセス・メモリ・セルを製造する方法であって，
　容量ストレージ・デバイスを形成するステップと，
　前記容量ストレージ・デバイスに作動可能に結合された書き込みアクセス・トランジスタのソース及びドレインを形成するステップと，
　前記書き込みアクセス・トランジスタのための第１のゲート・スタックを形成するステップであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む前記第１のゲート・スタックを有し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記第１のゲート・スタックは負の電圧を印加するように構成される，前記第１のゲート・スタックを形成するステップと，
　読み出しトランジスタを形成するステップであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する，前記読み出しトランジスタを形成するステップと
　を含む，前記方法。」
　
〈補正後〉
「【請求項１】
　動的ランダム・アクセス・メモリ・セルであって，
　容量ストレージ・デバイスと，
　書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し，前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記第１のゲート・スタックは負の電圧を印加するように構成される，前記書き込みアクセス・トランジスタと
　読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する，前記読み出しトランジスタと
　を備えている，前記動的ランダム・アクセス・メモリ・セル。
　　【請求項２】
　前記容量ストレージ・デバイスは高Ｋ誘電体を含む，請求項１に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項３】
　前記第１の高Ｋゲート誘電体は，単位面積当たりのゲート容量と関連した等価電気的厚さ（Ｔｏｘ）を有し，
　前記等価電気的厚さ（Ｔｏｘ）は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの等価電気的厚さ（Ｔｏｘ）を上回らず，
　前記単位面積当たりのゲート容量は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート容量を下回らず，
　前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は，前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである，
　請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項４】
　前記第１の高Ｋゲート誘電体は，単位面積当たりのゲート漏れと関連した物理的誘電体厚さを有し，
　前記物理的誘電体厚さは，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの物理的誘電体厚さを下回らず，
　単位面積当たりの前記ゲート漏れは，ポリシリコン・ゲート電極及び二酸化シリコン誘電体を含むゲート・スタックの単位面積当たりのゲート漏れを上回らず，
　前記第１の高Ｋ誘電体を含む前記ゲート・スタックのチャネル長は，前記ポリシリコン・ゲート電極及び前記二酸化シリコン誘電体を含む前記ゲート・スタックのチャネル長と同じである，
　請求項１又は２に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項５】
　前記金属ゲート電極は，前記書き込みアクセス・トランジスタの閾値以下の漏れを減少させ，かつ，前記動的ランダム・アクセス・メモリ・セルの保持時間を増大させるように選択される，請求項１に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項６】
　前記金属ゲート電極は，ポリシリコン・ゲート電極及び二酸化シリコン誘電体ゲート・スタックと比較して，前記ゲート・スタックの等価電気的厚さ（Ｔｏｘ）を減少させるポリシリコン空乏効果を排除するように選択される，請求項１に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項７】
　前記書き込みアクセス・トランジスタは閾値電圧を有し，前記閾値電圧は，閾値以下のオフ電流，保持時間及び書き込み速度の少なくとも１つに基づいて選択される，請求項５に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項８】
　前記金属ゲート電極は，４．０〜５．２ｅＶまでの間の仕事関数を提供する，請求項５に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項９】
　前記容量ストレージ・デバイスはゲート型ダイオードである，請求項１〜８のいずれか一項に記載の動的ランダム・アクセス・メモリ・セル。
　　【請求項１０】
　メモリ・アレイであって，
　各々が少なくとも１つのビット線を含む複数のビット線構造体と，
　各々が少なくとも１つのワード線を含む複数のワード線構造体であって，前記ワード線構造体は複数の場所で前記ビット線構造体と交差する，複数のワード構造体と，
　各々が前記複数のビット線構造体の少なくとも１つ及び前記複数のワード線構造体の少なくとも１つに作動可能に結合された，請求項１〜９のいずれか一項に記載の１つ又は複数の動的ランダム・アクセス・メモリ・セルと
　を備えている，前記メモリ・アレイ。
　　【請求項１１】
　メモリと，
　入出力装置と，
　前記メモリ及び前記入出力装置に結合され，かつ，少なくとも一部が前記メモリに格納される情報を処理するように作動可能な少なくとも１つのプロセッサとを含み，
　前記メモリの少なくとも一部は，
　　複数のビット線構造体と，
　　複数のワード線構造体と，
　　各々が前記複数のビット線構造体の１つに作動可能に結合された，請求項１〜９までのいずれかに記載されたような１つ又は複数の動的ランダム・アクセス・メモリ・セルと，
　を備えている，コンピュータ装置。」
　
２　補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，」を，補正後の請求項１の「書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し，前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，」と補正すること。
　
〈補正事項２〉
　補正前の請求項１の「読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する，前記読み出しトランジスタと」を，補正後の請求項１の「読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する，前記読み出しトランジスタと」と補正すること。
　
〈補正事項３〉
　補正前の請求項５及び１３を削除するとともに，補正前の請求項６〜１２について，請求項番号を繰り上げて，補正後の請求項５〜１１とすること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
　
〈補正事項１について〉
　補正事項１は，補正前の請求項１〜４を削除するとともに，補正前の請求項１〜４を引用する補正前の請求項５について，当該引用する補正前の請求項１〜４ごとに個別の請求項に書き替えて，補正後の請求項１〜４とするものであるから，特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものである。また，当該補正が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
〈補正事項２について〉
　補正事項２は，補正前の請求項１を引用する補正前の請求項５について，補正前の請求項１に記載された「読み出しトランジスタ」について，補正後の請求項１の「読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」とするものであるところ，当該記載における「前記閾値電圧」とは，補正後の請求項１における「前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し」における「閾値電圧」，すなわち「書き込みアクセス・トランジスタ」の「閾値電圧」を指すことは明らかである。ここで，補正前の請求項１を引用する補正前の請求項５には，「前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供する」と記載されていることから，「書き込みアクセス・トランジスタ」が「閾値電圧」を有することは明らかであり，また，補正前の請求項１における「読み出しトランジスタ」が閾値電圧を有することも明らかである。そうすると，補正前の請求項１を引用する補正前の請求項５に記載された発明において，「書き込みアクセス・トランジスタ」の「閾値電圧」と，「読み出しトランジスタ」の閾値電圧との大小関係は内在していたものといえるものであるから，補正事項２によって，補正後の請求項１の「読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」とすることは，発明特定事項である「読み出しトランジスタ」の閾値電圧について，前記大小関係により特定して，技術的に限定するものであるから，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものといえる。また，「読み出しトランジスタは」「書き込みアクセス・トランジスタ」の「閾値電圧よりも低い閾値電圧を有する」ことは，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【００２６】に示されているから，補正事項２は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３について〉
　補正事項３は，補正前の請求項５及び１３を削除し，これに伴い，補正前の請求項５に続く補正前の請求項６〜１２について，請求項番号を繰り上げるものであるから，特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものである。また，当該補正が，特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすか）どうかを検討する。
　
４　独立特許要件についての検討
（１）本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定されるとおりものである。（再掲。以下「本願補正発明」という。）
　
「【請求項１】
　動的ランダム・アクセス・メモリ・セルであって，
　容量ストレージ・デバイスと，
　書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有し，前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し，前記金属ゲート電極は，１／４ギャップの仕事関数を示し，前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記第１のゲート・スタックは負の電圧を印加するように構成される，前記書き込みアクセス・トランジスタと
　読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する，前記読み出しトランジスタと
　を備えている，前記動的ランダム・アクセス・メモリ・セル。」
　
（２）刊行物に記載された発明
　引用例：　特開２００６−１２８７８号公報
　原査定の拒絶の理由に引用され，本願の出願日前に日本国内において頒布された特開２００６−１２８７８号公報（以下，「引用例」という。）には，図１〜１０とともに以下の記載がある。
・「【０００１】
　本発明は，半導体記憶装置に係り，特にロジックトランジスタとのプロセス整合性，低コストを両立できる半導体メモリを有する半導体装置に関する。
【０００２】
　・・・（中略）・・・
【０００３】
　SRAMよりも高集積なメモリとして，DRAMが知られている。しかしながら，DRAMはキャパシタに電荷を蓄積する動作原理を採り，微細なセル面積でキャパシタ容量を一定量以上確保するため，Ta2O5（5酸化タンタル）のような高誘電率材料や立体構造の導入が不可欠であり，ロジックトランジスタとのプロセス整合性が悪い。
特別なキャパシタ構造を用いることなく動作可能なDRAMとして，ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し，蓄積された電荷により他に設けた読出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。説明のためゲインセル構成のメモリセルの等価回路を二つ，図１Ａ，図１Ｂに挙げる。図１Ａは2トランジスタ構成，図１Ｂは3トランジスタ構成である。以下では図１に示す対応関係で読出しトランジスタ，書込みトランジスタ，選択トランジスタという言葉を用いることとする
【０００４】
　・・・（中略）・・・
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　上記のように，従来からオンチップメモリとして用いられてきたSRAMに代わるメモリとして，ゲインセルを用いたDRAMが有力である。
　・・・（中略）・・・
この構成は，前記のように一般に，特別なキャパシタ構造が不要であるためロジックトランジスタとのプロセス整合性に優れるのであるが，発明者らはこの構成をロジック混載メモリに応用するために独自に詳細に検討し，以下のような課題を見出した。読み出しに用いるトランジスタのゲート絶縁膜を3nm程度以下に薄くするとゲート絶縁膜のトンネル電流によって蓄積電荷が失われるため，ゲート絶縁膜は3nm以上にする必要がある。」
・「【００１２】
　以下，本発明の実施の形態を図面に基づいて詳細に説明する。なお，実施の形態を説明するための全図において，同一の部材には原則として同一の符号を付し，その繰り返しの説明は省略する。また，以下ではメモリあるいはメモリセルという言葉を本発明のメモリの意味に用いる。この他にSRAMやフラッシュメモリ，EEPROM等が同一チップ上にあることが多いが以下では本発明のゲインセルメモリの意味でのみメモリという言葉を用いるものとする。さらに，特に違いを異なる実施例間で機能が対応するものについては，形状，不純物濃度や結晶性等で違いがあっても同じ番号をつけることとする。
【実施例１】
【００１３】
　まず，以下に本発明のメモリセルの構造を説明する。
（構造説明）
　図３は，本実施の形態による半導体チップのロジックトランジスタ断面，メモリセル断面，高耐圧トランジスタ断面を並べて示したものである。
メモリセルは図１Ｂにあたる３トランジスタのゲインセル構成である
【００１４】
　
ｐ型の単結晶シリコンからなる半導体基板（以下，単に基板という）(1)にはp型ウエル(3)，n型ウエル(図示せず)が形成されている
各々のトランジスタのゲート電極(10)(13)(22)(16)は表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりなる
読出しトランジスタと選択トランジスタのゲート電極下(31)(32)は不純物濃度が異なり，読出しトランジスタと選択トランジスタで異なる閾値を有している
尚，サイドウオール下の拡散層の呼称として，エクステンションではなくLDDと呼ぶ場合があり，特に高耐圧MOSの場合はLDDと呼ぶことが多いが，本明細書では区別なくエクステンションと記述することとする。」
・「【００１６】
　・・・（中略）・・・
次に書込みトランジスタについて説明する。書込みトランジスタのソース(13)，ドレイン(19)領域は各々電荷蓄積ノード，書込みビット線の役割を果たしており，ソース(13)領域の多結晶シリコンはそのまま読出しトランジスタのゲート電極になっている。ここで書込みトランジスタはパストランジスタの役割を果たしており，バイアス関係によってはソース，ドレインの役割が反対となるが，ここでは簡単のため，固定した名称で呼ぶこととする。ソース(13)，ドレイン(19)領域は，厚さ150nmのｎ型多結晶シリコンよりなり，厚さ2.5nmのノンドープの極薄多結晶シリコン膜で接続されている。また，この極薄多結晶シリコン膜は厚さ15nmのSiO2膜(20)を介して，n型の多結晶シリコン膜からなるゲート電極(18)によって電位の制御が可能である。このゲート電極(18)は書込みワード線に接続されている。ソース(13)，ドレイン(19)，ゲート電極(20)は表面をコバルトシリサイドによってシリサイド化されており，また，サイドウオール構造を有している。このFET構造の書込みトランジスタはリーク電流が非常に少ないことが特徴である。発明者らは独自の検討により，膜厚が5nm以下で顕著なリーク低減効果があることを見出した。これは，通常のトランジスタのPN接合の面積と比較して膜の断面積が極めて小さいことに加え，膜厚方向の量子力学的な閉じ込め効果によって実効的にバンドギャップが広がっていること効果によるものであると考えている。
（動作説明）
　本実施の形態によるメモリの動作について説明する。
まず，
書込み動作を説明する。書込みビット線電位を書込みたい情報に従ってHigh（例えば1V），あるいはLow（例えば0V）に設定した後，書込みワード線電圧を保持電位(例えば-0.5V)より書込み電位（例えば2V）に上げる。これによって書込みトランジスタがオンとなり，書込みビット線に設定した電位が記憶ノード(13)に書き込まれる。この後書込みワード線電圧を再び保持電位に戻すことで書込みは終了である
・「【００１９】
　本実施例ではn型の書込みトランジスタとn型の読出し，選択トランジスタの組み合わせを用いたがこれは異なる極性の組み合わせやp型どうしの組み合せでもよい。これらの場合でも上記のように読出しトランジスタと選択トランジスタの拡散層にロジックトランジスタと同じエクステンション，拡散層を用いるのは同様である。書込みトランジスタは絶縁膜上に形成されるためにウエルを形成する必要がなく，従って特に面積の増大なしで異なる極性を用いることが可能である。書込みトランジスタと読出し，選択トランジスタで異なる極性用いる選択は，書込みトランジスタのゲート電極と読出しトランジスタのゲート電極の容量カップリングが無視できない場合に有効である。例えば，n型の書込み，読出しトランジスタであった場合，書込み動作終了時に書込みトランジスタのゲート電極電位が高い電位より保持電位に下がる。このときに容量カップリングによって電荷蓄積ノードの電位も下がるため，読出しトランジスタが高抵抗化する恐れがある。本実施例においては読出しトランジスタの閾値を選択トランジスタよりも低く設定することによって容量カップリングがあっても十分な読み出し電流が確保できるようにした。選択トランジスタに関しては上記の容量カップリングは関係なく，むしろ非選択メモリセルのオフリーク電流抑制の観点から閾値はあまり下げない方がよい。従って読出しトランジスタの閾値は選択トランジスタの閾値よりも低いほうがよいことになる。一方，書込みトランジスタと読出しトランジスタの極性が逆であれば，このような容量カップリングは読み出し電流を増やす方向に働くという特徴がある。従って，例えば書込みトランジスタにn型，読出し，選択トランジスタにp型のトランジスタを用いた場合，n型のみで構成した場合と異なり，読出しトランジスタの閾値を選択トランジスタに対してよりオンしやすい（p型の場合，符号付の電圧でより高い）値とする必要はなく，同じ閾値あるいは読出しトランジスタの方がよりオンしにくい（p型の場合，符号付の電圧でより低い）値とするのがよい。この結果保持している情報による読出しトランジスタの抵抗比が大きくなり，読み出しマージンを大きく取ることが可能となる。この場合，電荷蓄積ノードは書込みトランジスタ付近ではn型，読出しトランジスタ付近ではp型となり，pn接合が出来ているが，表面のシリサイドによって互いに電気的に接続されている。また，読出しトランジスタと選択トランジスタは同じ極性を用いるのがよい。p型の書込みトランジスタはオン電流が小さいもののオフ電流も小さいために保持特性がよい。また，p型の読出しトランジスタを用いるとn型の読出しトランジスタと比較して同じゲート絶縁膜厚でもゲート絶縁膜リークが小さいという特徴がある。さらに，本実施例ではp型基板を仮定したが，SOI(Silicon on Insulator)基板を用いてもよい。SOI基板を用いるとロジックトランジスタの特性が向上し，より高速，低電力のLSIが実現できる。
また，本実施例ではゲート電極に表面をシリサイド化した多結晶シリコン，ゲート絶縁膜にSiO
2
膜を用いたが，金属のゲート電極やハフニウムオキサイド，アルミナなどの高誘電体膜をゲート絶縁膜に用いた場合でもここで述べた拡散層構造とゲート絶縁膜の組み合せは有効である。その場合ゲート絶縁膜厚の大小関係は，物理膜厚でなく電気的にSiO
2
膜厚に換算した膜厚に読み替えて解釈すればよい。例えば，高誘電体膜とSiO
2
膜のゲート絶縁膜が混在していた場合，高誘電体膜誘電率を使って同等の静電容量を与えるSiO
2
の膜厚に換算し，それがSiO
2
膜よりも薄い場合，高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施例で述べた関係はそのまま有効である
上記に述べたことは他の実施例でも同様にあてはまる
【実施例２】
【００２０】
　図８，９は本発明の第二の実施形態を示す。図８は，本実施の形態による半導体チップのロジックトランジスタ断面，メモリセル断面，高耐圧トランジスタ断面を並べて示したものである。図９はメモリセルの上面図であり，Ｃ−Ｃ断面が図９のメモリ部分に対応する。
本実施例の等価回路は実施例１と同様であり，動作も同様であるため，違いについてのみ説明する。まず，書込みトランジスタに立体構造を用いている点に違いがある。立体構造を用いることで書込みトランジスタは読出しトランジスタの直上に形成され，メモリセルの面積が非常に小さいという特徴がある
読出しトランジスタのゲート電極である電荷蓄積ノード(13)に到達する孔の側面に形成された厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とする
・「【００２２】
　図１０は本発明の第三の実施形態を示す。
本実施例はトランジスタのシリサイド化材料，及び書込みトランジスタの構成材料においてのみ実施例２と異なる
本発明では書込みトランジスタの書込みトランジスタの上部取り出し領域(30)をW（タングステン）で形成した。また，書込みトランジスタのゲート電極をTiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造とした
発明者らの検討によれば，実施例１，２のようにn型の多結晶シリコンでゲート電極を形成した場合，0V保持を行うには閾値が低い。このため保持の書込みワード線電圧には負電圧を用いると保持特性がよい。しかしながら，待機時にも負電圧を発生し続ける必要があるため，電源部分での電力消費がある。また，P型の多結晶シリコンでゲート電極を形成した場合はやや閾値が高くなり，保持の書込みワード線電圧には正電圧を用いると保持特性がよいことがわかった。中間の仕事関数を持つTiNを用いてゲート電極を形成するとほぼ0Vの保持電圧でよい保持特性が得られることがわかった。従って，待機時の消費電力をより小さくすることが可能である。この関係はノンドープの極薄シリコン膜をチャネルに持つトランジスタ一般に成り立つものであり，このトランジスタのソース，ドレイン，ゲートの形状によらず成り立つものである。
　
　ここにおいて，上記段落【００１３】〜【００１４】の記載とともに図３を参照すると，読出しトランジスタ及び選択トランジスタは，いずれもｐ型の単結晶シリコンからなる半導体基板（以下，単に基板という）(1)上のp型ウエル(3)に形成されており，さらに，段落【００２０】における「本実施例の等価回路は実施例１と同様であり，動作も同様であるため，違いについてのみ説明する」，及び【００２２】における「本実施例はトランジスタのシリサイド化材料，及び書込みトランジスタの構成材料においてのみ実施例２と異なる」との各記載から，段落【００２０】〜【００２１】に記載された「第二の実施形態」及び段落【００２２】に記載された「第三の実施形態」においても，読出しトランジスタ及び選択トランジスタは，同じ構成を有するものと解される。
　また，段落【００１９】末尾の記載から，前記「第二の実施形態」及び前記「第三の実施形態」においても，高誘電体膜をゲート絶縁膜に用いうることは明らかである。
　
　以上を総合し，段落【００２２】に記載された「第三の実施形態」において，段落【００１９】に記載された前記高誘電体膜をゲート絶縁膜に用いたものを想定すると，引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ＤＲＡＭのメモリセルであって，
　読出しトランジスタ，書込みトランジスタ及び選択トランジスタの３トランジスタのゲインセル構成でなり，
　書き込みトランジスタを介して記憶ノードに電荷を注入し，蓄積された電荷により読出しトランジスタのしきい電圧が変化することを利用して記憶を行うものであり，
　書込み動作は，書込みビット線電位を書込みたい情報に従ってHigh（例えば1V），あるいはLow（例えば0V）に設定した後，書込みワード線電圧を保持電位より書込み電位（例えば2V）に上げ，これによって書込みトランジスタがオンとなり，書込みビット線に設定した電位が記憶ノード(13)に書き込まれ，この後書込みワード線電圧を再び保持電位に戻すことからなり，
　読出しトランジスタ及び選択トランジスタは，ｐ型の単結晶シリコンからなる半導体基板(1)上のp型ウエル(3)に形成され，読出しトランジスタ及び選択トランジスタのゲート電極(10)(13)(22)(16)は，表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりなり，さらに，読出しトランジスタと選択トランジスタのゲート電極下(31)(32)は不純物濃度が異なり，読出しトランジスタと選択トランジスタで異なる閾値を有しているものであり，
　書込みトランジスタは立体構造を用いて，読出しトランジスタの直上に形成されたものであって，当該立体構造の書込みトランジスタは書込みビット線用の多結晶シリコン，その下のSiO2膜を貫通し，読出しトランジスタのゲート電極である電荷蓄積ノード(13)に到達する孔の側面に形成された厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とし，さらにその内側に形成された高誘電体膜をゲート絶縁膜とし，その内側の孔を埋め込むように形成されたTiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として，中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性が得られて，待機時の消費電力をより小さくすることを可能とした，
ＤＲＡＭのメモリセル。」
　
（３）　対比
　引用発明と本願補正発明とを対比する。
　
・引用発明の「ＤＲＡＭのメモリセル」は，本願補正発明の「動的ランダム・アクセス・メモリ・セル」に相当する。
・引用発明の「記憶ノード」は，本願補正発明の「容量ストレージ・デバイス」に相当する。
・引用発明の「書込みトランジスタ」は，本願補正発明の「書き込みアクセス・トランジスタ」に相当する。
・引用発明の「読出しトランジスタ」は，本願補正発明の「読み出しトランジスタ」に相当する。
・引用発明において「書き込みトランジスタを介して記憶ノードに電荷を注入」することは，本願補正発明の「書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され」ていることに相当する。
・引用発明の「書込みトランジスタ」が「高誘電体膜をゲート絶縁膜とし，その内側の孔を埋め込むように形成されたTiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として」いる構成において，「高誘電体膜」は本願補正発明の「高Ｋ誘電体」に相当し，またＴｉＮは，金属であるＴｉを含むから，引用発明の前記構成と，本願補正発明の「第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された金属ゲート電極を含む第１のゲート・スタックを有」することとは，「第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された，金属を含むゲート電極を含む第１のゲート・スタックを有」する点で一致する。
・引用発明においては，「中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性」を得るものであり，これにより，引用例の段落【００２２】に記載されているように「実施例１，２のようにn型の多結晶シリコンでゲート電極を形成した場合，0V保持を行うには閾値が低い」ところ，閾値を上昇させて「ほぼ0Vの保持電圧でよい保持特性が得られる」ものとしたのであるから，引用発明の前記構成と，本願補正発明の「前記金属ゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供」するものとは，「前記金属を含むゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供」する点で一致する。
・引用発明の「ゲート絶縁膜」である「高誘電体膜」がＳｉＯ２すなわち二酸化シリコンよりも誘電率が大きいことは明らかであるから，本願補正発明の「前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し」ていることに相当する。
・引用発明においては「蓄積された電荷により読出し用のトランジスタのしきい電圧が変化することを利用」するから，当該「読出し用のトランジスタ」は，本願補正発明の「読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され」たものに相当する。
・引用発明の「読出しトランジスタは，高誘電体膜をゲート絶縁膜とし」ていることは，本願補正発明の「読み出しトランジスタであって」「第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有」することに相当する。
　
　よって，引用発明と本願補正発明とは以下の点において一致する。
「　動的ランダム・アクセス・メモリ・セルであって，
　容量ストレージ・デバイスと，
　書き込みアクセス・トランジスタであって，当該書き込みアクセス・トランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第１の高Ｋ誘電体及び前記第１の高Ｋ誘電体に結合された，金属を含むゲート電極を含む第１のゲート・スタックを有し，前記金属を含むゲート電極は，同じレベルのシリコン基板ドーピング濃度のポリシリコン・ゲート電極と比べて，前記書き込みアクセス・トランジスタに対してより高い閾値電圧を提供し，前記第１の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有し，前記第１のゲート・スタックは負の電圧を印加するように構成される，前記書き込みアクセス・トランジスタと
　読み出しトランジスタであって，当該読み出しトランジスタは前記容量ストレージ・デバイスに作動可能に結合され，かつ，第２の高Ｋ誘電体を含む第２のゲート・スタックを有し，前記第２の高Ｋ誘電体は二酸化シリコンの誘電率より大きい誘電率を有する，前記読み出しトランジスタと
　を備えている，前記動的ランダム・アクセス・メモリ・セル。」
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願補正発明においては，「書き込みアクセス・トランジスタ」は「金属ゲート電極を含」み，当該「金属ゲート電極は，１／４ギャップの仕事関数を示」すものであるのに対して，引用発明は「金属を含むゲート電極」を備えるものの「金属ゲート電極」ではなく，また「金属を含むゲート電極」が「１／４ギャップの仕事関数を示」すものでもない点。
　
《相違点２》
　本願補正発明においては，「書き込みアクセス・トランジスタ」に係る「前記第１のゲート・スタックは負の電圧を印加するように構成される」構成を備えるのに対して，引用発明においては，「0Vの前記保持電圧でよい保持特性が得られ」るものであり，引用例の段落【００２２】の記載から，待機時に０Ｖで保持できることを意図したものであるといえ，また，書き込み時には「書込み電位（例えば2V）」として正電位を印加するのであるから，本願補正発明の「第１のゲート・スタック」に相当する「高誘電体膜をゲート絶縁膜とし，その内側の孔を埋め込むように形成されたTiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)とし」たものに「負の電圧を印加するように構成される」とはいえない点。
　
《相違点３》
　本願補正発明においては，「前記読み出しトランジスタは前記閾値電圧よりも低い閾値電圧を有する」が，引用発明においてはそのような特定はなされていない点。
　
（４）　判断
　上記各相違点について検討する。相違点１及び２は合わせて検討する。
《相違点１及び２について》
　引用発明においては，「書込みトランジスタ」について「TiN（チタンナイトライド）(29)とW（タングステン）(28)の積層構造であってTiNをチャネルシリコンと対向する側としたものをゲート電極(18)として，中間の仕事関数を持つTiNを用いてゲート電極を形成することにより0Vの前記保持電圧でよい保持特性が得られて，待機時の消費電力をより小さくすることを可能」としているところ，当該構成は，引用例の段落【００２２】に記載されているとおり，引用例に【実施例１】及び【実施例２】として記載されたものにおいては，多結晶シリコンゲートを用いていることから，待機時において０Ｖ以外の電圧をゲートに印加し続ける必要があり，そのための電源部分における電力消費を小さくすることを解決するための構成である。それゆえ，引用発明において，上記ゲート電極とは異なる構成のゲート電極として，待機時において，０Ｖ以外の電圧をゲートに印加し続けるための電源が必要となるものとすることへの動機があるとはいえない。
　すなわち，引用例には，ゲート電極にｎ型ポリシリコンを用いた実施例と，ゲート電極にＴｉＮを用いた実施例が，ともに記載されており，また，Ａｌが，ｎ型ポリシリコンよりも仕事関数が大きくＴｉＮよりも仕事関数が小さい金属材料として周知であるとしても，引用例の記載上は，ゲート電極にｎ型ポリシリコンを用いた実施例における前記課題を解決するために，ゲート電極にＴｉＮを用いたのであるから，ゲート電極にＴｉＮよりも仕事関数が小さい周知の金属材料であるＡｌをゲート電極に用いて，前記課題が解決し切れていない構成へと変更することへの動機は見いだせない。
　また，引用発明において保持電圧を０Ｖとし，書き込み時には「書込み電位（例えば2V）」として正電位を印加するものであるところ，上記の理由と同様の理由により，相違点２に係る「負の電圧を印加するように構成される」ものへと変更する動機も見いだせない。
　よって，引用発明において相違点１及び２に係る構成を備えることは，引用例に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。
　
《相違点３について》
　引用発明における「書込みトランジスタ」は，前述したとおり，引用例の段落【００２２】に記載されているように「実施例１，２のようにn型の多結晶シリコンでゲート電極を形成した場合，0V保持を行うには閾値が低い」ところ，閾値を上昇させて「ほぼ0Vの保持電圧でよい保持特性が得られる」ものとしたものである。また，読出しトランジスタについては，「ゲート電極(10)(13)(22)(16)は，表面をコバルトシリサイド(12)によって低抵抗化された多結晶シリコンよりな」るものであるが，その閾値の具体的値は記載されてない。
　また，上記読出しトランジスタは「ｐ型の単結晶シリコンからなる半導体基板(1)上のp型ウエル(3)に形成され」，また，ゲート電極の閾値に影響する部分は「多結晶シリコンより」なるものといえる。一方，引用発明における「書込みトランジスタ」は，「立体構造を用いて，」「厚さ3nmのノンドープの極薄アモルファスシリコンをチャネル膜(21)とし」たものである。そして，「厚さ3nmのノンドープの極薄アモルファスシリコン」のバンド構造は，「単結晶シリコン」のバンド構造とは異なるものとなることは明らかであるから，仮に「読出しトランジスタ」及び「書込みトランジスタ」に同じ材料からなるゲート電極を用いたとしても，両者の閾値電圧は異なるものとなるといえる。言い換えると，ゲート電極の仕事関数の大小から，直ちに閾値電圧の大小が決まるとはいえない。そうすると，上記の如く，「読出しトランジスタ」においては，ゲート電極の閾値に影響する部分が「多結晶シリコンより」なるものであり，また，「書込みトランジスタ」においては，「TiNを用いてゲート電極を形成することにより」「n型の多結晶シリコンでゲート電極を形成した場合」よりも閾値を上昇させたものであるが，両者の閾値電圧の大小関係を直ちに導き出すことはできないというべきである。
　そして，引用例の記載を見ても，引用発明において，「前記読み出しトランジスタは」「書込みトランジスタ」の「閾値電圧よりも低い閾値電圧を有する」構成とすることへの動機も示唆も見いだせない。
　よって，引用発明において相違点３に係る構成を備えることは，引用例に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。
　
　以上のとおりであるから，本願補正発明は，周知技術を勘案し，引用発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）　他の請求項に係る発明について
　本願の請求項２〜１１は，請求項１を直接又は間接に引用するものであるから，本願の請求項２〜１１に係る発明は請求項１に係る発明（すなわち本願補正発明）の発明特定事項を含むところ，請求項１に係る発明は当業者が容易に発明をすることができたものとはいえないから，本願の請求項２〜１１に係る発明についても，当業者が容易に発明をすることができたものとはいえない。
　
５　むすび
　上記３において検討したとおり，本件補正は，特許法第１７条の２第３項に規定された要件を満たすものであって，特許法第１７条の２第５項第１号及び第２号に掲げる事項を目的とするものである。また，上記４において検討したとおり，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものである。さらに，本件補正に特許法第１７条の２第４項に違反するところはない。よって，本件補正は適法になされたものである。
　
第４　本願発明
　本件補正は上記のとおり，特許法第１７条の２第３項ないし第６項の規定に適合するから，本願の特許請求の範囲の請求項１〜１１に係る発明は，本件補正により補正された特許請求の範囲の請求項１〜１１に記載された事項により特定されるとおりのものである。
　そして，本願については原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。