(57)【要約】 【課題】温度の影響を受けにくい電圧制御を行うことができる半導体装置を提供する。【解決手段】実施形態によれば半導体装置は、第１基準電圧がゲートに入力される第１スイッチング素子と、第１電圧がゲートに入力される第２スイッチング素子と、第１スイッチング素子がダーリントン接続された第３スイッチング素子と、第２スイッチング素子がダーリントン接続された第４スイッチング素子と、第３および第４スイッチング素子に流れる電流を調整する第１カレントミラー回路と、第１基準電圧と第１電圧との差に基づいてオン状態とオフ状態に切り替わる第５スイッチング素子と、定電流回路と、定電流を供給する第２カレントミラー回路と、第１スイッチング素子のソースと第３スイッチング素子のゲートとの間、または第２スイッチング素子のソースと第４スイッチング素子のゲートとの間のいずれかに設けられた電圧設定用抵抗素子と、を備える。【選択図】図１
2018160305.tif 000002
【特許請求の範囲】
【請求項１】
第１基準電圧がゲートに入力される第１スイッチング素子と、
前記第１基準電圧と比較される第１電圧がゲートに入力される第２スイッチング素子と、
前記第１スイッチング素子がダーリントン接続された第３スイッチング素子と、
前記第２スイッチング素子がダーリントン接続された第４スイッチング素子と、
前記第３スイッチング素子および前記第４スイッチング素子に流れる電流を調整する第１カレントミラー回路と、
前記第１基準電圧と前記第１電圧との差に基づいてオン状態とオフ状態とに切り替わる第５スイッチング素子と、
定電流を生成する定電流回路と、
前記第１スイッチング素子および前記第２スイッチング素子に前記定電流を供給する第２カレントミラー回路と、
前記第１スイッチング素子のソースと前記第３スイッチング素子のゲートとの間、または前記第２スイッチング素子のソースと前記第４スイッチング素子のゲートとの間のいずれかに設けられた電圧設定用抵抗素子と、を備える半導体装置。
【請求項２】
前記第５スイッチング素子の前記オン状態および前記オフ状態に基づいて、前記第１電圧を変化させる昇圧回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記昇圧回路が、負荷に電流を供給するか否か切り替えるＮチャネル型のＭＯＳトランジスタのゲートに接続されている、請求項２に記載の半導体装置。
【請求項４】
前記昇圧回路の出力端子に接続されたツェナーダイオードと、
前記ツェナーダイオードに直列に接続された第１抵抗素子および第２抵抗素子と、
電源端子に直列に接続され、前記第１抵抗素子および前記第２抵抗素子の抵抗比と同じ抵抗比を有する第３抵抗素子および第４抵抗素子と、をさらに備え、
前記第１電圧が、前記昇圧回路の出力電圧から前記ツェナーダイオードの降伏電圧を差し引いた電圧を、前記第１抵抗素子と前記第２抵抗素子とで分圧した電圧であり、
前記第１基準電圧が、電源電圧を、前記第３抵抗素子と前記第４抵抗素子とで分圧した電圧である、請求項２または３に記載の半導体装置。
【請求項５】
前記昇圧回路の出力端子に直列に接続された第１抵抗素子および第２抵抗素子と、
電源端子に直列に接続され、前記第１抵抗素子および前記第２抵抗素子の抵抗比と同じ抵抗比を有する第３抵抗素子および第４抵抗素子と、をさらに備え、
前記第１電圧が、前記昇圧回路の出力電圧を、前記第１抵抗素子と前記第２抵抗素子とで分圧した電圧であり、
前記第１基準電圧が、電源電圧を、前記第３抵抗素子と前記第４抵抗素子とで分圧した値である、請求項２または３に記載の半導体装置。
【請求項６】
前記定電流回路が、
前記第２カレントミラー回路に接続された第６スイッチング素子と、
前記第６スイッチング素子に直列に接続され、前記電圧設定用抵抗素子と同じ材料の電流設定用抵抗素子と、
前記電流設定用抵抗素子の両端電圧と、前記定電流を設定するための第２基準電圧との差に基づいて前記第６スイッチング素子を制御するコンパレータと、を有する、請求項１から５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
Ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタは、例えば、負荷に電流を供給するか否か切り替えるスイッチング素子として用いられる。このような用途では、昇圧回路が、上記ＭＯＳトランジスタのゲートに接続されている場合がある。このとき、昇圧回路の出力電圧がゲート耐圧を超えると、ＭＯＳトランジスタが損傷する可能性がある。そのため、昇圧回路の出力電圧は、ゲート耐圧を超えないように一定に制御されることが望ましい。
【０００３】
しかし、昇圧回路の出力電圧を制御するために、例えばダイオードのような電気的特性が温度に依存しやすい素子を用いると、出力電圧のばらつき範囲が規格外になることが懸念される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２６０３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、温度の影響を受けにくい電圧制御を行うことができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、第１基準電圧がゲートに入力される第１スイッチング素子と、第１電圧がゲートに入力される第２スイッチング素子と、第１スイッチング素子がダーリントン接続された第３スイッチング素子と、第２スイッチング素子がダーリントン接続された第４スイッチング素子と、第３および第４スイッチング素子に流れる電流を調整する第１カレントミラー回路と、第１基準電圧と第１電圧との差に基づいてオン状態とオフ状態に切り替わる第５スイッチング素子と、定電流回路と、第１乃至第５のスイッチング素子に定電流を供給する第２カレントミラー回路と、第１スイッチング素子のソースと第３スイッチング素子のゲートとの間、または第２スイッチング素子のソースと第４スイッチング素子のゲートとの間のいずれかに設けられた電圧設定用抵抗素子と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の回路図である。
【図２】第１実施形態に係るコンパレータの回路図である。
【図３】定電流回路の回路図である。
【図４】第２実施形態に係るコンパレータの回路図である。
【図５】第３実施形態に係るコンパレータの回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の回路図である。図１に示す半導体装置１は、昇圧回路１０およびコンパレータ２０を有する。昇圧回路１０およびコンパレータ２０は、Ｎチャネル型のＭＯＳトランジスタ１００のゲートに接続されている。
【００１０】
Ｎチャネル型ＭＯＳトランジスタ１００のドレインは、電源端子３００に接続されている。ソースは、負荷２００および出力端子３０２に接続されている。ＭＯＳトランジスタ１００がオンすると、電流が負荷２００に供給される。一方、ＭＯＳトランジスタ１００がオフすると、負荷２００への電流供給が停止する。
【００１１】
昇圧回路１０は、いわゆるディクソン型のチャージポンプ回路であり、ダイオードＤ１〜ダイオードＤ５と、コンデンサＣ１〜コンデンサＣ５と、インバータＩＮＶ１〜インバータＩＮＶ４と、ＡＮＤ回路１１と、を有する。ダイオードＤ１〜ダイオードＤ５は、電源端子３００とＭＯＳトランジスタ１００のゲートとの間で直列に接続されている。
【００１２】
コンデンサＣ１〜コンデンサＣ５の一端は、ダイオードＤ１〜ダイオードＤ５の間にそれぞれ接続されている。コンデンサＣ１、コンデンサＣ３、およびコンデンサＣ５の他端は、インバータＩＮＶ２の出力端子に共通に接続されている。コンデンサＣ２およびコンデンサＣ４の他端は、インバータＩＮＶ４の出力端子に共通に接続されている。
【００１３】
インバータＩＮＶ１の入力端子は、ＡＮＤ回路１１の出力端子に接続されている。インバータＩＮＶ１の出力端子は、インバータＩＮＶ２およびインバータＩＮＶ３の入力端子にそれぞれ接続されている。ＩＮＶ３の出力端子は、インバータＩＮＶ４の入力端子に接続されている。
【００１４】
上記のように構成された昇圧回路１０では、ＡＮＤ回路１１の出力状態は、コンパレータ２０の出力状態に対応している。ＡＮＤ回路１１の出力状態に応じて、コンデンサＣ１〜コンデンサＣ５に充電された電圧が、電源電圧ＶＤＤに加えられてＭＯＳトランジスタ１００のゲートに入力される。
【００１５】
図２は、コンパレータ２０の回路図である。コンパレータ２０は、スイッチング素子Ｑ１〜スイッチング素子Ｑ５と、カレントミラー回路２１と、カレントミラー回路２２と、定電流回路２３と、抵抗素子Ｒ０〜抵抗素子Ｒ４と、ツェナーダイオードＤｚと、を有する。
【００１６】
スイッチング素子Ｑ１〜スイッチング素子Ｑ５は、第１スイッチング素子〜第５スイッチング素子に相当する。カレントミラー回路２１とカレントミラー回路２２は、第１カレントミラー回路と第２カレントミラー回路に相当する。抵抗素子Ｒ０は、電圧設定用抵抗素子に相当する。抵抗素子Ｒ１〜抵抗素子Ｒ４は、第１抵抗素子〜第４抵抗素子に相当する。
【００１７】
また、カレントミラー回路２１は、スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２を有する。カレントミラー回路２２は、スイッチング素子Ｑ１３〜スイッチング素子Ｑ１７を有する。
【００１８】
スイッチング素子Ｑ１のゲートは、抵抗素子Ｒ３と抵抗素子Ｒ４との間に接続されている。なお、抵抗素子Ｒ３および抵抗素子Ｒ４は、電源端子３００と接地端子との間で直列に接続されている。スイッチング素子Ｑ１のドレインは接地され、ソースは抵抗素子Ｒ０を介してスイッチング素子Ｑ３のゲートに接続されている。すなわち、スイッチング素子Ｑ１はスイッチング素子Ｑ３にダーリントン接続されている。
【００１９】
抵抗素子Ｒ３および抵抗素子Ｒ４は、電源端子３００に直列に接続されている。これにより、電源電圧ＶＤＤは、抵抗素子Ｒ３と抵抗素子Ｒ４とで分圧される。分圧された電圧が、第１基準電圧Ｖｒｅｆ１としてスイッチング素子Ｑ１のゲートに入力される。
【００２０】
スイッチング素子Ｑ２のゲートは、抵抗素子Ｒ１と抵抗素子Ｒ２との間に接続されている。また、スイッチング素子Ｑ２のドレインは接地され、ソースはスイッチング素子Ｑ４のゲートに接続されている。すなわち、スイッチング素子Ｑ２はスイッチング素子Ｑ４にダーリントン接続されている。
【００２１】
抵抗素子Ｒ１および抵抗素子Ｒ２は、ツェナーダイオードＤｚとともに出力端子３０１に直列に接続されている。出力端子３０１は、昇圧回路１０の出力電圧をモニタするための端子である。本実施形態では、昇圧回路１０の出力電圧からツェナーダイオードＤｚの降伏電圧を差し引いた電圧が、抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧される。分圧された電圧は、第１基準電圧Ｖｒｅｆ１と比較される第１電圧として、スイッチング素子Ｑ２のゲートに入力される。
【００２２】
スイッチング素子Ｑ３およびスイッチング素子Ｑ４のソースは、スイッチング素子Ｑ１５のドレインに接続されている。スイッチング素子Ｑ３のドレインは、スイッチング素子Ｑ１１のドレインに接続されている。スイッチング素子Ｑ４のドレインは、スイッチング素子Ｑ１２のドレインに接続されている。なお、本実施形態では、上述したスイッチング素子Ｑ１〜スイッチング素子Ｑ４は、Ｐチャネル型のＭＯＳトランジスタであるが、これらは、他の種類のスイッチング素子、例えばＰＮＰ型のバイポーラトランジスタであってもよい。
【００２３】
スイッチング素子Ｑ５のゲートは、スイッチング素子Ｑ３のドレインとスイッチング素子Ｑ１１のドレインとの間に接続されている。スイッチング素子Ｑ５のドレインは、スイッチング素子Ｑ１７のドレインおよびＡＮＤ回路１１の入力端子にそれぞれ接続される。スイッチング素子Ｑ５のソースは、接地されている。スイッチング素子Ｑ５がオン状態とオフ状態とに切り替わることによって、ＡＮＤ回路１１の出力状態は変化する。すなわち、スイッチング素子Ｑ５の出力は、昇圧回路１０の制御信号に相当する。
【００２４】
スイッチング素子Ｑ１１のゲートは、スイッチング素子Ｑ１２のゲートおよびドレインに接続されている。スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２のソースは、それぞれ接地されている。スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２は、カレントミラー回路２１を構成している。カレントミラー回路２１によって、スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２のそれぞれのドレイン・ソース間に同じ電流が流れるように調整される。
【００２５】
スイッチング素子Ｑ１３のゲートおよびドレインは、定電流回路２３と、スイッチング素子Ｑ１４〜スイッチング素子Ｑ１７のゲートにそれぞれ接続されている。スイッチング素子Ｑ１３〜スイッチング素子Ｑ１７のソースは、電源端子３００にそれぞれ接続されている。スイッチング素子Ｑ１３〜スイッチング素子Ｑ１７は、カレントミラー回路２２を構成している。カレントミラー回路２２によって、定電流ＩＢが、スイッチング素子Ｑ１〜スイッチング素子Ｑ５にそれぞれ供給される。
【００２６】
図３は、定電流回路２３の回路図である。定電流回路２３は、スイッチング素子Ｑ６と、抵抗素子Ｒ５と、コンパレータ２３１と、を有する。スイッチング素子Ｑ６は、第６スイッチング素子に相当する。また、抵抗素子Ｒ５は、電流設定用抵抗素子に相当する。
【００２７】
スイッチング素子Ｑ６のゲートは、コンパレータ２３１の出力端子に接続されている。ドレインは、スイッチング素子Ｑ１３のドレインに接続されている。ソースは抵抗素子Ｒ５を介して接地されている。抵抗素子Ｒ５は、抵抗素子Ｒ０(図２参照)と同じ材料を用いて形成されている。
【００２８】
コンパレータ２３１の入力端子には、抵抗素子Ｒ５の両端電圧と、第２基準電圧Ｖｒｅｆ２とが入力される。コンパレータ２３１は、これらの電圧差に基づいて、スイッチング素子Ｑ６のゲート電圧を制御する。これにより、スイッチング素子Ｑ６のソース電圧は、常に第２基準電圧Ｖｒｅｆ２となるように制御され、定電流ＩＢが生成される。
【００２９】
上述した半導体装置１では、昇圧回路１０の出力電圧ＶＣＰ（出力端子３０１の電圧）は、ＭＯＳトランジスタ１００のゲート耐圧を超えないように設定されている。ここで、昇圧回路１０の出力電圧ＶＣＰの設定方法について説明する。
【００３０】
まず、スイッチング素子Ｑ１のゲート電圧ＶＧ１を算出する。ゲート電圧ＶＧ１の値は、電源電圧ＶＤＤを抵抗素子Ｒ３、Ｒ４の抵抗値ｒ３、ｒ４で分圧した第１基準電圧Ｖｒｅｆ１の値に相当する。そのため、ゲート電圧ＶＧ１は、下記の数式（１）で示すことができる。
【数１】
2018160305.tif 000003
【００３１】
次に、スイッチング素子Ｑ２のゲート電圧ＶＧ２を算出する。ゲート電圧ＶＧ２の値は、昇圧回路１０の出力電圧ＶＣＰからツェナーダイオードＤｚの降伏電圧Ｖｄを差し引き、差し引いた電圧を抵抗素子Ｒ１、Ｒ２の抵抗値ｒ１、ｒ２で分割した値に相当する。そのため、ゲート電圧ＶＧ２は、下記の数式（２）で示すことができる。
【数２】
2018160305.tif 000004
【００３２】
次に、スイッチング素子Ｑ１のソース電圧ＶＳ１を算出する。ソース電圧ＶＳ１は、ゲート電圧ＶＧ１に、スイッチング素子Ｑ１がオンするためのしきい値電圧Ｖｔｈ１を加えた値に相当する。そのため、ソース電圧ＶＳ１は、下記の数式（３）で示すことができる。
【数３】
2018160305.tif 000005
【００３３】
次に、スイッチング素子Ｑ２のソース電圧ＶＳ２を算出する。ソース電圧ＶＳ２は、ゲート電圧ＶＧ２に、スイッチング素子Ｑ２がオンするためのしきい値電圧Ｖｔｈ２を加えた値に相当する。そのため、ソース電圧ＶＳ２は、下記の数式（４）で示すことができる。
【数４】
2018160305.tif 000006
【００３４】
次に、スイッチング素子Ｑ３のゲート電圧ＶＧ３を算出する。ゲート電圧ＶＧ３は、上記ソース電圧ＶＳ１に、抵抗素子Ｒ０の両端電圧（ＩＢ×ｒ０）を加えた値に相当する。そのため、ゲート電圧ＶＧ３は、下記の数式（５）で示すことができる。
【数５】
2018160305.tif 000007
【００３５】
ここで、数式（５）に数式（１）、（３）、（５）を代入するとゲート電圧ＶＧ３は、下記の数式（６）で示すことができる。
【数６】
2018160305.tif 000008
【００３６】
次に、スイッチング素子Ｑ４のゲート電圧ＶＧ４を算出する。ゲート電圧ＶＧ４は、スイッチング素子Ｑ２のソース電圧ＶＳ２と等しい。そのため、数式（４）に数式（２）を代入すると、ゲート電圧ＶＧ４は、下記の数式（７）で示すことができる。
【数７】
2018160305.tif 000009
【００３７】
半導体装置１は、スイッチング素子Ｑ３、Ｑ４のゲートが同じ電圧になるように動作するので、ＶＧ３＝ＶＧ４となる。また、本実施形態では、スイッチング素子Ｑ１のサイズがスイッチング素子Ｑ２のサイズと同じであるので、Ｖｔｈ１＝Ｖｔｈ２となる。さらに、抵抗素子Ｒ１、Ｒ２の抵抗比が、抵抗素子Ｒ３、Ｒ４の抵抗比と同じである。そのため、昇圧回路１０の出力電圧ＶＣＰは、下記の数式（８）で示すことができる。
【数８】
2018160305.tif 000010
【００３８】
半導体装置１では、昇圧回路１０の出力電圧ＶＣＰがしきい値電圧になっていると、スイッチング素子Ｑ２のゲートに入力される第１電圧がスイッチング素子Ｑ２のゲートに入力される第１基準電圧Ｖｒｅｆ１と同じになる。このとき、スイッチング素子Ｑ３のゲート電圧ＶＧ３と、スイッチング素子Ｑ４のゲート電圧ＶＧ４とが等しくなるので、動作が安定する。
【００３９】
これに対し、昇圧回路１０の出力電圧ＶＣＰが、上記しきい値電圧より高くなったり低くなったりしたときには、コンパレータ２０は、ゲート電圧ＶＧ３とゲート電圧ＶＧ４が等しくなるように動作する。以下、この動作内容について説明する。
【００４０】
出力電圧ＶＣＰが、しきい値電圧より高くなったとき、スイッチング素子Ｑ２のゲート電圧ＶＧ２が上昇する。その結果、数式（４）よりスイッチング素子Ｑ２のソース電圧ＶＳ２が上昇し、さらに第４スイッチング素子Ｑ４のゲート電圧ＶＧ４が上昇する。
【００４１】
ゲート電圧ＶＧ４の上昇に伴って、スイッチング素子Ｑ４のゲート−ソース間の電圧が小さくなり、スイッチング素子Ｑ４はオフする方向へ動作する。そのため、スイッチング素子Ｑ４のドレイン電圧が低下し、スイッチング素子Ｑ１１およびスイッチング素子Ｑ１２のゲート電圧が低下する。これにより、スイッチング素子Ｑ１１がオフするので、スイッチング素子Ｑ１１のドレイン電圧が上昇する。
【００４２】
上記ドレイン電圧の上昇に伴って、スイッチング素子Ｑ５のゲート電圧が上昇するので、スイッチング素子Ｑ５はオン状態となって、スイッチング素子Ｑ５のドレイン電圧がローレベルとなる。これにより、昇圧回路１０の昇圧動作が停止して、出力電圧ＶＣＰが低下する。
【００４３】
その後、出力電圧ＶＣＰがしきい値電圧より低くなったときには、上記の動作と反対の動作が実行されることによって、スイッチング素子Ｑ５がオフ状態となる。この場合、スイッチング素子Ｑ５のドレイン電圧がハイレベルとなる。これにより、昇圧回路１０の動作が再開され、出力電圧ＶＣＰは上昇し始める。このように、昇圧回路１０の昇圧動作と停止を繰り返することによって、出力電圧ＶＣＰは一定に保たれている。
【００４４】
以上説明した本実施形態に係る半導体装置１によれば、例えば、昇圧回路１０の出力電圧ＶＣＰのしきい値電圧が、ツェナーダイオードＤｚの降伏電圧Ｖｄのみでは不足している場合、抵抗素子Ｒ０をスイッチング素子Ｑ１とスイッチング素子Ｑ３の間に挿入する。この場合、数式（８）により、上記しきい値電圧を高く設定することができる。
【００４５】
なお、抵抗素子Ｒ０の代わりに、ダイオードをツェナーダイオードＤｚに直列に接続しても、上記しきい値電圧を高く設定することができる。しかし、ダイオードの電気的特性は、抵抗素子Ｒ０に比べて温度依存性が高い。したがって、本実施形態のように、電気的特性の温度依存性が低い抵抗素子Ｒ０を用いることによって、昇圧回路１０の出力電圧ＶＣＰは、温度の影響を受けにくくなる。
【００４６】
また、本実施形態では、抵抗素子Ｒ０は、定電流回路２３の抵抗素子Ｒ５(図３参照)と同じ材料を用いて形成されている。抵抗素子の抵抗値は、一般的に、ばらつくものであるが、材料が同じ抵抗素子同士は、同じ方向にばらつく可能性が高い。そのため、抵抗素子Ｒ０と抵抗素子Ｒ５とが同じ材料で形成されていると、抵抗値がばらついても、抵抗素子Ｒ０の両端電圧（ＩＢ×ｒ０）を一定にすることができる。
【００４７】
例えば、抵抗素子Ｒ０の抵抗値ｒ０が設定値よりも小さい方向にばらついた場合、両端電圧（ＩＢ×ｒ０）は小さくなることが予想される。しかし、抵抗素子Ｒ５の抵抗値も小さくなるので、定電流ＩＢは大きくなる。その結果、抵抗素子Ｒ０の両端電圧を一定に保つことができる。したがって、昇圧回路１０の出力電圧ＶＣＰは、抵抗素子Ｒ０の製造ばらつきの影響も受けにくくなる。
【００４８】
(第２実施形態)
図４は、第２実施形態に係るコンパレータの回路図である。図４では、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００４９】
第１実施形態では、抵抗素子Ｒ０が、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ３のゲートとの間に設けられていた。一方、本実施形態では、図４に示すように、抵抗素子Ｒ０は、スイッチング素子Ｑ２のソースとスイッチング素子Ｑ３のゲートとの間に設けられている。この場合の昇圧回路１０の出力電圧ＶＣＰについて、以下に説明する。
【００５０】
本実施形態では、スイッチング素子Ｑ４のゲート電圧ＶＧ４は、スイッチング素子Ｑ２のソース電圧ＶＳ２に、抵抗素子Ｒ０の両端電圧（ＩＢ×ｒ０）を加えた値に相当する。そのため、ゲート電圧ＶＧ４は、下記の数式（９）で示すことができる。
【数９】
2018160305.tif 000011
【００５１】
数式（２）、（４）を数式（９）に代入すると、ゲート電圧ＶＧ４は、下記の数式（１０）に変換される。
【数１０】
2018160305.tif 000012
【００５２】
また、本実施形態では、スイッチング素子Ｑ１のソース電圧ＶＳ１とスイッチング素子Ｑ３のゲート電圧ＶＧ３が等しい。そのため、ゲート電圧ＶＧ３は、数式（１）、（３）を用いて下記の数式（１１）で示すことができる。
【数１１】
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【００５３】
本実施形態においても、スイッチング素子Ｑ３、Ｑ４のゲートが同じ電圧になるように動作するので、ＶＧ３＝ＶＧ４となる。また、第１実施形態と同様に、Ｖｔｈ１とＶｔｈ２が等しく、抵抗素子Ｒ１、Ｒ２の抵抗比が、抵抗素子Ｒ３、Ｒ４の抵抗比と同じである。そのため、昇圧回路１０の出力電圧ＶＣＰは、下記の数式（１２）で示すことができる。
【数１２】
2018160305.tif 000014
【００５４】
以上説明した本実施形態によれば、例えば、昇圧回路１０の出力電圧ＶＣＰのしきい値電圧が、ツェナーダイオードＤｚの降伏電圧Ｖｄでは高すぎる場合、抵抗素子Ｒ０をスイッチング素子Ｑ２とスイッチング素子Ｑ４の間に挿入する。この場合、数式（１２）により、上記しきい値電圧を低く設定することができる。このとき、電気的特性の温度依存性が低い抵抗素子Ｒ０を用いることによって、昇圧回路１０の出力電圧ＶＣＰは、温度の影響を受けにくくなる。
【００５５】
(第３実施形態)
図５は、第３実施形態に係るコンパレータの回路図である。図５では、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００５６】
本実施形態に係るコンパレータには、図５に示すように、ツェナーダイオードＤｚが設けられていない。そのため、スイッチング素子Ｑ２のゲートに入力される第１電圧は、昇圧回路１０の出力電圧ＶＣＰを抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧になる。したがって、昇圧回路１０の出力電圧ＶＣＰは、上記の数式（８）から降伏電圧Ｖｄを除いた下記の数式（１３）で示すことができる。
【数１３】
2018160305.tif 000015
【００５７】
以上説明した本実施形態によれば、ツェナーダイオードＤｚを用いなくても、昇圧回路１０の出力電圧ＶＣＰのしきい値電圧を設定することができる。これにより、温度変化に起因するツェナーダイオードＤｚの電気特性の影響が排除される。したがって、昇圧回路１０の出力電圧ＶＣＰは、温度の影響をさらに受けにくくなる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１０  昇圧回路、２１  第１カレントミラー回路、２２  第２カレントミラー回路、２３  定電流回路、２３１  コンパレータ、Ｄｚ  ツェナーダイオード、Ｑ１〜Ｑ６  第１〜第６スイッチング素子、Ｒ０  電圧設定用抵抗素子、Ｒ１〜Ｒ４  第１〜第４抵抗素子、Ｒ５  電流設定用抵抗素子
【図１】
2018160305.tif 000016
【図２】
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【図３】
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【図４】
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【図５】
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