【事件の表示】
　平成　７年特許願第１８７８４３号「メモリアクセス方式」拒絶査定に対する審判事件［平成　９年　１月１７日出願公開、特開平　９−　１６４６８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成７年６月３０日の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「論理・制御回路と、メモリと、該論理・制御回路及びメモリを接続するアドレスバスと、該アドレスバスを構成するアドレス線上に設けられたアドレス変化検知回路とを備え、
　前記アドレス変化検知回路は、アドレス線を介して前記論理・制御回路から前記メモリへ送られるメモリアクセス信号のうち、前記メモリにおけるワード線の切り替えを伴うメモリアクセスを要求するメモリアクセス信号を検知して検知信号を出力し、
　前記論理・制御回路は、前記アドレス変化検知回路から検知信号を入力して、前記メモリにおけるワード線の切り替えを伴う当該メモリアクセスが終了するまで全ての動作を一時停止することを特徴とするメモリアクセス方式。」
　
２．引用例
　これに対して、原査定の拒絶の理由に引用された、本願出願前である平成１年８月７日に頒布された「特開平１−１９５５５２号公報」（以下、「引用例」という。）には、以下の事項が記載されている。
（１）「第１図は本発明の一実施例を示すメモリアクセス制御方式のシステムブロック図であり、本実施例ではメモリとしてダイナミックＲＡＭを用いた場合を示している。第２図および第３図はダイナミックＲＡＭへのアクセスを示すタイムチャートである。第１図において、１は中央処理装置（ＣＰＵ）で、この中央処理装置（以後、ＣＰＵという）１とダイナミックＲＡＭ２とのデータの授受はデータバス３により行われる。ＣＰＵ１がダイナミックＲＡＭ２のアドレスを指定するときには上位アドレスバス４および下位アドレスバス５が用いられる。この上位アドレスバス４と下位アドレスバス５の信号はマルチプレクサ（セレクタ）７により、一つの通信路を介してダイナミックＲＡＭ２に送られる。また、上位アドレスバス４の情報は状態検出部（すなわち、ダイナミックＲＡＭ２への１回前のアクセス時のアドレスを記憶する記憶手段）８に記憶され、この状態検出部８の記憶された内容と上位アドレスバス４の内容とが比較器（比較手段）９により比較され、その結果がＲＡＳ・ＣＡＳ制御部（制御信号制御手段）１０に送られる。このＲＡＳ・ＣＡＳ制御部１０（ＲＡＳは列アドレスストローブ、ＣＡＳは行アドレスストローブを意味する）はダイナミックＲＡＭ２の行アドレス（ＲＡ）と列アドレス（ＣＡ）とを指定する信号を発生させるきっかけを与える信号（ストローブ信号）を制御する。制御バス６はＣＰＵ１の動作状態を前記ＲＡＳ・ＣＡＳ制御部１０や状態検出部８に知らせるために用いられる。また、状態検出部８と比較器９の結果からウェイト発生部（ウェイト制御手段）１１の動作を決定し、このウェイト発生部１１によりＣＰＵ１のウェイト（動作待ち）を制御する。」（第２頁右上欄第１６行目乃至右下欄第８行目）
（２）「このときのＲＡＳ・ＣＡＳ制御部１０の制御は次のように行なわれる。前記比較器９に送られた上位アドレスと前記状態検出部８に記憶された前回のアクセス時の上位アドレスとが比較器９で比較され、それが一致していなければ、通常通り、第２図のタイムチャートに示すようにＲＡＳ・ＣＡＳ制御部１０からＲＡ信号とＣＡ信号とをそれぞれ制御するＲＡＳとＣＡＳとが出される。逆に、それぞれの上位アドレスが一致していれば、つまり記憶領域の行（row）が前回のアクセスと同じであれば、ＲＡＳはロウレベルを保持し、ＣＡＳのみが出されてＣＡ信号（下位アドレス信号）により列（column）のみが指定される。すなわち、第３図のタイムチャートから明らかなように、ＲＡＳが出されて後、時間Ｔ１（ns）後にＣＡＳが出されるが、このＲＡＳが出ないので、アクセス時間がＲＡＳを出す場合に比べてＴ１（ns）だけ短縮される。さらに、その指定されたアドレスの記憶域の内容がデータバス３上に出され、ＣＰＵ１に伝送される。また、状態検出部８と比較器９の状態がウェイト発生部１１に知らされ、このウェイト発生部１１からＣＰＵ１のウェイトを制御する信号が出される。」（第３頁左上欄第１０行目乃至右上欄第１２行目）
　
　この記載事項によると、引用例には、
「ＣＰＵと、ダイナミックＲＡＭと、該ＣＰＵ及びダイナミックＲＡＭを接続するアドレスバスと、該アドレスバスを構成するアドレス線からアドレスを入力する状態検出部及び比較器と、ウェイト発生部を備え、
　前記状態検出部及び比較器は、アドレス線を介して前記ＣＰＵから前記ダイナミックＲＡＭへ送られるアドレス信号のうち、前記比較器に送られた上位アドレスと前記状態検出部に記憶された前回のアクセス時の上位アドレスとを比較し、その比較結果によりウェイト発生部の動作を決定してウェイト信号を出力し、
　前記ＣＰＵは、ウェイト発生部からウェイト信号を入力して、ウェイト状態となることを特徴とするメモリアクセス制御方式。」
の発明（以下、「引用発明」という。）が記載されていると認められる。
　
３．対比
　本願発明と引用発明とを対比すると、引用発明の「ＣＰＵ」「ダイナミックＲＡＭ」「アドレス信号」「ウェイト信号」は、それぞれ、本願発明の「論理・制御回路」「メモリ」「メモリアクセス信号」「検知信号」に相当し、引用発明における「アドレス線を介してＣＰＵからダイナミックＲＡＭへ送られるアドレス信号のうち、比較器に送られた上位アドレスと状態検出部に記憶された前回のアクセス時の上位アドレスとを比較する」と、本願発明における「アドレス線を介して論理・制御回路からメモリへ送られるメモリアクセス信号のうち、前記メモリにおけるワード線の切り替えを伴うメモリアクセスを要求するメモリアクセス信号を検知する」とは実質的に同じであるから、本願発明と引用発明とは、どちらも、
（ア）論理・制御回路と、メモリと、該論理・制御回路及びメモリを接続するアドレスバスと、行アドレスの変化を検知して検知信号を出力する手段を備え、
（イ）前記行アドレスの変化を検知して検知信号を出力する手段は、アドレス線を介して前記論理・制御回路から前記メモリへ送られるメモリアクセス信号のうち、前記メモリにおけるワード線の切り替えを伴うメモリアクセスを要求するメモリアクセス信号を検知して検知信号を出力し、
（ウ）前記論理・制御回路は、前記行アドレスの変化を検知して検知信号を出力する手段から検知信号を入力する
点で一致し、次の点（Ａ）、（Ｂ）で相違する。
　相違点：
（Ａ）本願発明は、行アドレスの変化を検知して検知信号を出力する手段が、アドレスバスを構成するアドレス線上に設けられたアドレス変化検知回路で構成されているのに対して、引用発明は、行アドレスの変化を検知して検知信号を出力する手段が、アドレスバスを構成するアドレス線からアドレスを入力する状態検出部及び比較器とウェイト発生部とで構成されている点
（Ｂ）本願発明の論理・制御回路は、検知信号を入力して、メモリにおけるワード線の切替えを伴う当該メモリアクセスが終了するまで全ての動作を一時停止するのに対して、引用発明のＣＰＵは、ウェイト信号を入力してウェイト状態となるが、メモリにおけるワード線の切替えを伴う当該メモリアクセスが終了するまで全ての動作を一時停止することについて明確な記載がない点
　
４．当審の判断
　相違点（Ａ）について：
　メモリアクセス方式において、行アドレスの変化を検知して検知信号を出力する手段を、アドレスバスを構成するアドレス線上に設けられたアドレス変化検知回路で構成することも（特開平４−１０６７８２号公報参照）、行アドレスの変化を検知して検知信号を出力する手段を、アドレスバスを構成するアドレス線からアドレスを入力する状態検出部及び比較器とウェイト発生部とで構成することも、いずれも周知であって、どちらを採用するかは当業者が適宜選択すべき事項にすぎないから、引用発明の行アドレスの変化を検知して検知信号を出力する手段を、アドレスバスを構成するアドレス線上に設けられたアドレス変化検知回路に変更することは、当業者ならば容易に想到し得るものである。
　相違点（Ｂ）について：
　ＤＲＡＭのメモリアクセス方式において、ワード線の切り替えが行われる時に、メモリにおけるワード線の切り替えを伴う当該メモリアクセスが終了するまでＣＰＵをウェイト状態とするのは技術常識である。（特開平１−２３４９４７号公報参照）
　そして、ＣＰＵをウェイト状態とする場合に、ＣＰＵに与えるクロックを停止させ、ＣＰＵの全ての動作を一時停止して消費電力を削減するのは周知技術であって（特開平３−２７３３２２号公報、特開昭６２−６７６５５号公報、特開平４−６０８５９号公報参照）、該周知技術を必要に応じて採用する点に格別な困難はないから、メモリにおけるワード線の切替えを伴う当該メモリアクセスが終了するまで、引用発明のＣＰＵの全ての動作を一時停止することは、当業者ならば容易に想到し得るものである。
　
５．むすび
　したがって、本願発明は、引用発明に基づいて本願出願前に当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。