(57)【要約】【課題】切断面の内部方向に歪がない炭化珪素半導体装置を選別し、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできる炭化珪素半導体装置の選別方法を提供する。【解決手段】第１電極と、第２電極とを備える炭化珪素半導体装置を選別する。炭化珪素半導体装置の温度を２０℃以上２３０℃以下に設定し、第２電極に電圧を印加して、所定時間経過後、電圧の印加を停止する。第２電極の漏れ電流を測定し、測定した第２電極の漏れ電流から第２電極の漏れ電流の変化率を算出する。算出した漏れ電流の変化率が１％より低い炭化珪素半導体装置を選別する。【選択図】図１
2018205252.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板のおもて面側に第１電極と、前記炭化珪素基板の裏面側に第２電極とを備える炭化珪素半導体装置の選別方法であって、
前記炭化珪素半導体装置の温度を２０℃以上２３０℃以下に設定する第１工程と、
前記第２電極に電圧を印加する第２工程と、
所定時間経過後、前記電圧の印加を停止する第３工程と、
前記第２電極の漏れ電流を測定する第４工程と、
前記測定した第２電極の漏れ電流から前記第２電極の漏れ電流の変化率を算出する第５工程と、
前記算出した漏れ電流の変化率が１％より低い前記炭化珪素半導体装置を選別する第６工程と、
を含むことを特徴とする炭化珪素半導体装置の選別方法。
【請求項２】
炭化珪素基板のおもて面側に第１電極と、前記炭化珪素基板の裏面側に第２電極と、ゲート電極とを備える炭化珪素半導体装置の選別方法であって、
前記炭化珪素半導体装置の温度を２０℃以上２３０℃以下に設定する第１工程と、
前記第２電極に電圧を印加する第２工程と、
前記ゲート電極に閾値以上の電圧を印加する第３工程と、
所定時間経過後、前記閾値以上の電圧の印加を停止する第４工程と、
前記第２電極の漏れ電流および前記ゲート電極の漏れ電流を測定する第５工程と、
前記測定した第２電極の漏れ電流および前記測定したゲート電極の漏れ電流から、前記第２電極の漏れ電流の変化率および前記ゲート電極の漏れ電流の変化率を算出する第６工程と、
前記算出した第２電極の漏れ電流の変化率および前記算出したゲート電極の漏れ電流の変化率の両方が１％より低い前記炭化珪素半導体装置を選別する第７工程と、
を含むことを特徴とする炭化珪素半導体装置の選別方法。
【請求項３】
前記第２工程では、前記第２電極に電流密度が２０Ａ／ｃｍ2以上で４００Ｖ以上の電圧を印加することを特徴とする請求項２に記載の炭化珪素半導体装置の選別方法。
【請求項４】
前記第３工程と前記第４工程は、複数回行われることを特徴とする請求項２または３に記載の炭化珪素半導体装置の選別方法。
【請求項５】
前記ゲート電極に周波数が１ｋＨｚ以上１００ｋＨｚ以下のパルス信号を印加することで、前記第３工程の電圧の印加と、前記第４工程の電圧の印加の停止とを制御することを特徴とする請求項２〜４のいずれか一つに記載の炭化珪素半導体装置の選別方法。
【請求項６】
前記炭化珪素半導体装置は、
炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第２半導体層に接触するゲート絶縁膜と、
をさらに備え、
前記ゲート電極は、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられ、
前記第１電極は、前記第１半導体領域と前記第２半導体層の表面に設けられ、
前記第２電極は、前記炭化珪素基板の裏面に設けられることを特徴とする請求項２〜５のいずれか一つに記載の炭化珪素半導体装置の選別方法。
【請求項７】
前記炭化珪素半導体装置は、
前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、
前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする請求項６に記載の炭化珪素半導体装置の選別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置の選別方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
【０００５】
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。
【０００６】
従来の炭化珪素半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図５は、従来の炭化珪素半導体装置の構造を示す断面図である。図５に示すように、ｎ+型炭化珪素基板１のおもて面にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の表面にｐ+型ベース領域３、ｐ型ベース層４が選択的に設けられる。また、ｐ型ベース層４の表面にｎ+型ソース領域５、ｐ+型コンタクト領域６、ｎ型ウェル領域７が選択的に設けられる。
【０００７】
ｐ型ベース層４およびｎ+型ソース領域５との表面に、ゲート絶縁膜８を介してゲート電極９が設けられている。また、ｎ型炭化珪素エピタキシャル層２、ｐ+型コンタクト領域６およびｎ+型ソース領域５の表面に、ソース電極１０が設けられている。また、ｎ+型炭化珪素基板１の裏面には、ドレイン電極１１が設けられている。
【０００８】
ここで、図６は、炭化珪素半導体ウェハ上の炭化珪素半導体素子を示す上面図である。炭化珪素半導体装置は、炭化珪素半導体ウェハ１１０上に複数形成された炭化珪素半導体素子１００を切り出し（ダイシング）、チップ化することにより製造される。炭化珪素半導体ウェハ１１０からの切り出しは、ダイヤモンド製の円形回転刃のダイシングブレード、レーザーまたは超音波により例えば図６の点線の部分を切削することにより行われる。
【０００９】
半導体基板にクラックが発生することを制御する技術がある。例えば、半導体層が、素子領域と素子領域の外周を取り囲む外周領域とを含み、外周領域に、素子領域の外周を取り囲む段差部が形成され、段差部よりも外側で、素子領域毎に半導体層を分割する技術が公知である（例えば、特許文献１参照）。また、ＳｉＣ基板の結晶軸に対して垂直な方向にスクライブする際に刃先の稜線に対する左右の刃先角度を異ならせ、結晶軸から見て高い位置にある刃先角度を大きく、他方を小さくしたスクライビングホイールを用いてスクライブする技術が公知である（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１６−１８９５２号公報
【特許文献２】特開２０１７−２２４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、ワイドバンドギャップ半導体基板（例えば、炭化珪素基板）は、シリコン基板よりも硬度が高いため、ダイシング中に切断面に歪が発生することが多い。歪は、基板に生じたクラック（傷）や欠けである。例えば、ダイシング中にダイシングブレードが切断する面が傾くことにより、歪が発生する。また、硬度が高いためダイシングブレードの寿命が短く、回転刃が劣化することにより、歪が発生する。
【００１２】
図７は、個別化された炭化珪素半導体素子を示す上面図である。炭化珪素半導体素子は、主電流が流れる活性領域２１１の外周部に、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域２１０が設けられ、エッジ終端領域２１０の外側には無効領域２０１が設けられている。無効領域２０１において炭化珪素半導体ウェハ１１０が切り出され、個体化切断面２００が現れている。また、活性領域２１１内にゲートパッド領域２１２が設けられている。無効領域２０１には、歪の例として表面側の歪２２０が記載されている。
【００１３】
図８は、炭化珪素半導体素子の歪の一例を示す側面図である。歪には、表面側の歪２２０、裏面側の歪２２１、切断面側の歪２２２がある。この中で表面側の歪２２０、裏面側の歪２２１は、自動外観検査装置または目視等で識別が可能であり、表面側の歪２２０、裏面側の歪２２１がある炭化珪素半導体素子を出荷前に不適格品として選別することができる。
【００１４】
しかしながら、切断面の内部方向にある切断面側の歪２２２は、自動外観検査装置または目視等で識別することが難しい。また、この切断面側の歪２２２は、無効領域２０１に存在することが多いため、使用開始時は炭化珪素半導体装置の特性に大きな影響を与えることが少なく、一般的な電気試験、特性試験においても検出することは難しい。しかし、切断面側の歪２２２が存在する炭化珪素半導体装置を長期に使用し、歪２２２にインプラントピンの熱応力等の応力がかかると歪２２２を軸として成長して、エッジ終端領域２１０および活性領域２１１に達するようになる。図９は、炭化珪素半導体素子の歪の拡大化の一例を示す上面図である。図９のように、歪２２２は、熱応力により拡大化した切断面の歪２４０のようになる。歪２４０の部分は電気抵抗が大きいため、長期間使用すると炭化珪素半導体装置の電気特性全般が悪化してしまう。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、切断面の内部方向に歪がない炭化珪素半導体装置を選別し、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできる炭化珪素半導体装置の選別方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の選別方法は、次の特徴を有する。炭化珪素基板のおもて面側に第１電極と、前記炭化珪素基板の裏面側に第２電極とを備える炭化珪素半導体装置の選別方法であって、まず、前記炭化珪素半導体装置の温度を２０℃以上２３０℃以下に設定する第１工程を行う。次に、前記第２電極に電圧を印加する第２工程を行う。次に、所定時間経過後、前記電圧の印加を停止する第３工程を行う。次に、前記第２電極の漏れ電流を測定する第４工程を行う。次に、前記測定した第２電極の漏れ電流から前記第２電極の漏れ電流の変化率を算出する第５工程を行う。次に、前記算出した漏れ電流の変化率が１％より低い前記炭化珪素半導体装置を選別する第６工程を行う。
【００１７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の選別方法は、次の特徴を有する。炭化珪素基板のおもて面側に第１電極と、前記炭化珪素基板の裏面側に第２電極と、ゲート電極とを備える炭化珪素半導体装置の選別方法であって、まず、前記炭化珪素半導体装置の温度を２０℃以上２３０℃以下に設定する第１工程を行う。次に、前記第２電極に電圧を印加する第２工程を行う。次に、前記ゲート電極に閾値以上の電圧を印加する第３工程を行う。次に、所定時間経過後、前記閾値以上の電圧の印加を停止する第４工程を行う。次に、前記第２電極の漏れ電流および前記ゲート電極の漏れ電流を測定する第５工程を行う。次に、前記測定した第２電極の漏れ電流および前記測定したゲート電極の漏れ電流から、前記第２電極の漏れ電流の変化率および前記ゲート電極の漏れ電流の変化率を算出する第６工程を行う。次に、前記算出した第２電極の漏れ電流の変化率および前記算出したゲート電極の漏れ電流の変化率の両方が１％より低い前記炭化珪素半導体装置を選別する第７工程を行う。
【００１８】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記第２工程では、前記第２電極に電流密度が２０Ａ／ｃｍ2以上で４００Ｖ以上の電圧を印加することを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記第３工程と前記第４工程は、複数回行われることを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記ゲート電極に周波数が１ｋＨｚ以上１００ｋＨｚ以下のパルス信号を印加することで、前記第３工程の電圧の印加と、前記第４工程の電圧の印加の停止とを制御することを特徴とする
【００２１】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記ゲート電極に周波数が１ｋＨｚ以上１００ｋＨｚ以下のパルス信号を印加することで、前記第３工程の電圧の印加と、前記第４工程の電圧の印加の停止とを制御することを特徴とする。
【００２２】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記炭化珪素半導体装置は、炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、前記第２半導体層の内部に選択的に設けられた、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、をさらに備え、前記ゲート電極は、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられ、前記第１電極は、前記第１半導体領域と前記第２半導体層の表面に設けられ、前記第２電極は、前記炭化珪素基板の裏面に設けられることを特徴とする。
【００２３】
また、この発明にかかる炭化珪素半導体装置の選別方法は、上述した発明において、前記炭化珪素半導体装置は、前記第２半導体層を貫通して、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。
【００２４】
上述した発明によれば、炭化珪素半導体装置の温度を常温から２３０℃に設定して、順方向電流を流し、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率が１％より低い炭化珪素半導体装置を選別している。これにより、切断面側の歪がない炭化珪素半導体装置を選別することができ、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできる。
【００２５】
また、選別にかかる時間は、ゲート漏れ電流、ドレイン漏れ電流が１％を超えるまで、または所定回数のパルスを印加するまでの短い時間である。このため、実施の形態では短い時間で炭化珪素半導体装置をスクリーニングできる。
【発明の効果】
【００２６】
本発明にかかる炭化珪素半導体装置の選別方法によれば、切断面の内部方向に歪がない炭化珪素半導体装置を選別し、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】実施の形態にかかる炭化珪素半導体装置の選別方法を示すフローチャートである。
【図２】実施の形態にかかる炭化珪素半導体装置の選別方法の例を示すグラフである（その１）。
【図３】実施の形態にかかる炭化珪素半導体装置の選別方法の例を示すグラフである（その２）。
【図４】実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。
【図５】従来の炭化珪素半導体装置の構造を示す断面図である。
【図６】炭化珪素半導体ウェハ上の炭化珪素半導体素子を示す上面図である。
【図７】個別化された炭化珪素半導体素子を示す上面図である。
【図８】炭化珪素半導体素子の歪の一例を示す側面図である。
【図９】炭化珪素半導体素子の歪の拡大化の一例を示す上面図である。
【発明を実施するための形態】
【００２８】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の選別方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２９】
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の選別方法を示すフローチャートである。以下では、炭化珪素半導体装置として、縦型ＭＯＳＦＥＴ(以下、単にＭＯＳＦＥＴと称する）を例に説明する。炭化珪素半導体装置の選別方法において、まず、ＭＯＳＦＥＴの温度を設定する（ステップＳ１）。
【００３０】
実施の形態では、ＭＯＳＦＥＴの温度を常温（例えば、２０℃）から２３０℃までに設定する。歪が拡大化されやすいため、温度は高い方が望ましいが、室温程度でも、実施の形態の選別は可能である。
【００３１】
また、ＭＯＳＦＥＴの温度の設定は、ＭＯＳＦＥＴに通電することにより行うことができる。例えば、一定の電流密度の順方向電流をＭＯＳＦＥＴが上記の温度範囲になるまで通電することにより行う。ここで、順方向電流とは、ドレイン電極からソース電極に流れる電流のことである。
【００３２】
次に、ＭＯＳＦＥＴのドレイン電極に電圧を印加する（ステップＳ２）。具体的は、ドレイン電極に正の電圧を印加し、ソース電極の電位を０にする。ゲート電極に電圧が印加されずゲートがオフの状態であるため、ドレイン電極からソース電極に電流はまだ流れていない。
【００３３】
なお、電圧は、できるだけ高い電圧が好ましい。低い電圧だと歪が成長しないためである。例えば、電圧は、電流密度が２０Ａ／ｃｍ2以上で４００Ｖ以上の電圧であることが好ましい。この電圧とすることで、歪が切断面から１０μｍ以上の深さにある基板も選別可能になる。
【００３４】
次に、初期状態のゲート漏れ電流、ドレイン漏れ電流を測定する（ステップＳ３）。基板の歪の成長をゲート漏れ電流、ドレイン漏れ電流の変化で判断するため、初期状態のゲート漏れ電流、ドレイン漏れ電流を測定しておく。ここで測定したゲート漏れ電流、ドレイン漏れ電流を、それぞれＩｇ０、Ｉｄ０とする。
【００３５】
次に、ゲートをオンにする（ステップＳ４）。次に、所定時間経過後、ゲートをオフにする（ステップＳ５）。これらの動作は、例えば、ゲート電極へ連続したパルス信号を印加することにより行うことができる。この場合、所定時間は、パルス信号がオンである時間である。また、パルス信号の周波数を１ｋＨｚ以上１００ｋＨｚ以下にして、デューティ比を１０％以上にすることが好ましい。このゲートのオンオフで順方向に電流を流すことにより、基板に切断面側の歪が存在する場合、歪を拡大化させることができる。
【００３６】
次に、ゲート漏れ電流、ドレイン漏れ電流を測定する（ステップＳ６）。ゲートがオフの状態で測定する。ここで測定したゲート漏れ電流、ドレイン漏れ電流をそれぞれＩｇ１、Ｉｄ１とする。次に、ゲート漏れ電流、ドレイン漏れ電流の変化率を算出する（ステップＳ７）。ゲート漏れ電流、ドレイン漏れ電流の変化率とは、初期状態でのゲート漏れ電流、ドレイン漏れ電流からの変化率である。例えば、ゲート漏れ電流の変化率は、ステップＳ５の所定時間をＴとすると、（Ｉｇ１−Ｉｇ０）／ｎＴで算出できる。また、例えば、ドレイン漏れ電流順方向電圧の変化率は、ステップＳ５の所定時間をＴとすると、（Ｉｄ１−Ｉｄ０）／ｎＴで算出できる。ここで、ｎはステップＳ６を実行した回数である。
【００３７】
次に、算出した変化率≧０．０１（１％以上）であるか否かを判定する（ステップＳ８）。ここで、算出した変化率≧０．０１とは、ゲート漏れ電流の変化率またはドレイン漏れ電流の変化率のいずれかが１％以上であることである。このため、算出した変化率≧０．０１でないことは、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率の両方が１％未満である。
【００３８】
次に、算出した変化率≧０．０１でないと判定した場合（ステップＳ８：Ｎｏ）、所定回数以上ゲートオンしたか否かを判定する（ステップＳ９）。ゲートオンの回数は、ゲート電極に印加した信号のパルス数でカウントすることができる。切断面側の歪は、ゲート電極に印加した信号のパルス毎に拡大するため、所定回数以上のパルスを与えることで、切断面側の歪が拡大化したかを検出する。所定回数は、例えば２回以上である。このため、所定回数以上ゲートオンしていない場合（ステップＳ９：Ｎｏ）、ステップＳ４に戻り、再度ゲート漏れ電流およびドレイン漏れ電流の測定、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率の判定を行う。
【００３９】
次に、所定回数以上ゲートオンした場合（ステップＳ９：Ｙｅｓ）、所定回数以上のパルスを与えても、ゲート漏れ電流およびドレイン漏れ電流の変化率が１％未満であるため、切断面側の歪が存在しない素子であると判定して、当該ＭＯＳＦＥＴを適格品として選別する（ステップＳ１０）。一方、算出した変化率≧０．０１であると判定した場合（ステップＳ８：Ｙｅｓ）、切断面側の歪が存在する素子であると判定して、当該ＭＯＳＦＥＴを不適格品として選別する（ステップＳ１１）。このように、実施の形態では、算出した変化率が１％を超えるまで、または所定回数以上のパルスを印加するまでの短い時間でＭＯＳＦＥＴを選別することができる。
【００４０】
ここで、算出した変化率が１％以上のＭＯＳＦＥＴを、長期間運用すると、切断面側の歪が成長して、エッジ終端領域および活性領域に達するようになり、ＭＯＳＦＥＴの電気特性全般が悪化してしまう。一方、算出した変化率が１％未満のＭＯＳＦＥＴを、長期間運用しても、切断面側の歪が無いため、ＭＯＳＦＥＴの特性が劣化することなく、長期間の使用に耐えることができる。
【００４１】
また、本フローチャートでは、パルスを１回印加する毎に、ゲート漏れ電流およびドレイン漏れ電流の測定、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率の判定を行っていたが、パルスを複数回印加する毎に行ってもかまわない。
【００４２】
また、本フローチャートでは、ゲート漏れ電流およびドレイン漏れ電流を測定してゲート漏れ電流およびドレイン漏れ電流の変化率で半導体装置の選別を行ったが、ゲート漏れ電流のみ、またはドレイン漏れ電流のみでもかまわない。この場合、ドレイン漏れ電流を測定して、ドレイン漏れ電流の変化率で選別する方が好ましい。これは、ゲート電極よりドレイン電極の方がエッジ終端領域に近いところまで設けられているため、ドレイン電極の方が切断面側の歪の成長による影響を受けやすいためである。
【００４３】
また、本フローチャートでは、ＭＯＳＦＥＴを例に説明してきたがＩＧＢＴやＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ショットキーバリアダイオード）にも適用可能である。ＳＢＤの場合は、例えばアノード電極に正電圧のパルス信号を印加することで、アノード電極の漏れ電流の変化率またはカソード電極の漏れ電流の変化率でＳＢＤを選別することが可能である。
【００４４】
これにより、本フローチャートによる一連の処理は終了する。本フローチャートを実行することにより、切断面側の歪がない炭化珪素半導体装置を選別でき、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできる。
【００４５】
次に、実施の形態にかかる炭化珪素半導体装置について説明する。実施の形態にかかる炭化珪素半導体装置の構造は、従来の炭化珪素半導体装置の構造（図５参照）と同等であるため、図示を省略する。
【００４６】
実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（炭化珪素基板）１の主面（おもて面）上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
【００４７】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１単体、またはｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。
【００４８】
実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ドレイン電極（第２電極）１１が設けられている。また、外部装置と接続するためのドレイン電極パッド（不図示）が設けられている。
【００４９】
炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）ゲート構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型ベース領域３が選択的に設けられている。ｐ+型ベース領域３は、例えばアルミニウム（Ａｌ）がドーピングされている。
【００５０】
ｐ+型ベース領域３、および当該隣り合うｐ+型ベース領域３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐ型ベース層とする）４が選択的に堆積されている。ｐ型ベース層（第２導電型の第２半導体層）４の不純物濃度は、ｐ+型ベース領域３の不純物濃度よりも低い。ｐ型ベース層４は、例えばアルミニウムがドーピングされている。
【００５１】
ｐ+型ベース領域３上のｐ型ベース層４の表面には、ｎ+型ソース領域（第１導電型の第１半導体領域）５およびｐ+型コンタクト領域６が設けられている。また、ｎ+型ソース領域５およびｐ+型コンタクト領域６は互いに接する。ｎ+型ソース領域５は、ｐ+型コンタクト領域６の外周に配置されている。
【００５２】
また、ｐ型ベース層４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型ベース層４を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型ウェル領域７が設けられている。ｎ型ウェル領域７は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐ型ベース層４の、ｎ+型ソース領域５とｎ型ウェル領域７とに挟まれた部分の表面には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、ゲート絶縁膜８を介して、ｎ型ウェル領域７の表面に設けられていてもよい。
【００５３】
層間絶縁膜（不図示）は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極９を覆うように設けられている。ソース電極（第１電極）１０は、層間絶縁膜に開口されたコンタクトホールを介して、ｎ+型ソース領域５およびｐ+型コンタクト領域６に接する。ソース電極１０は、層間絶縁膜によって、ゲート電極９と電気的に絶縁されている。ソース電極１０上には、電極パッド（不図示）が設けられている。
【００５４】
図２および図３は、実施の形態にかかる炭化珪素半導体装置の選別方法の例を示すグラフである。図２は、ＭＯＳＦＥＴに印加した連続パルス数とゲート漏れ電流の変化率との関係を示すグラフである。図３は、ＭＯＳＦＥＴに印加した連続パルス数とドレイン漏れ電流の変化率との関係を示すグラフである。図２、図３において、横軸は連続パルス数を示し、縦軸はそれぞれゲート漏れ電流の変化率、ドレイン漏れ電流の変化率を示し、単位は％である。ここで、図２、図３の例１は、不適格品の例であり、例２は、適格品の例である。また、図２、図３の例では連続パルスを２回印加する毎に、ゲート漏れ電流およびドレイン漏れ電流の測定、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率の判定を行い、パルスの印加の所定回数は１０回としている。
【００５５】
最初に例１の場合を説明する。まず、ＭＯＳＦＥＴの温度を常温から２３０℃にして、ＭＯＳＦＥＴのドレイン電極に正電圧を印加する。次に、ゲート電極に連続パルスを印加していない状態で、ゲート漏れ電流およびドレイン漏れ電流の初期値を測定する。次に、ゲート電極に連続パルスを２回印加して、ＭＯＳＦＥＴがオフのとき、ゲート漏れ電流およびドレイン漏れ電流を測定し、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率を算出する。
【００５６】
連続パルスを２回印加した場合、図２、図３に示すように、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率（以下、単に変化率と称する）が１％未満であるため、ゲート電極への連続パルスの印加を続ける。連続パルスを４回印加した場合も、変化率が１％未満であるため、ゲート電極への連続パルスの印加を続ける。連続パルスを６回印加した場合、変化率１％以上となるため、当該ＭＯＳＦＥＴを不適格品と選別する。
【００５７】
次に例２の場合を説明する。まず、ＭＯＳＦＥＴの温度を常温から２３０℃にして、ＭＯＳＦＥＴのドレイン電極に正電圧を印加する。次に、ゲート電極に連続パルスを印加していない状態で、ゲート漏れ電流およびドレイン漏れ電流の初期値を測定する。次に、ゲート電極に連続パルスを２回印加して、ＭＯＳＦＥＴがオフのとき、ゲート漏れ電流およびドレイン漏れ電流を測定し、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率を算出する。
【００５８】
連続パルスを２回印加した場合、図２、図３に示すように、変化率が１％未満であるため、ゲート電極への連続パルスの印加を続ける。連続パルスを４回から８回印加した場合も、変化率が１％未満であるため、ゲート電極への連続パルスの印加を続ける。連続パルスを１０回印加した場合でも、変化率１％未満であるため、当該ＭＯＳＦＥＴを適格品と選別する。
【００５９】
図４は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図４は、トレンチ構造を設けた縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【００６０】
図４において、炭化珪素半導体基体の第１主面側（ｐ型ベース層４側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層４のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層４を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜８が形成されており、トレンチ１８内のゲート絶縁膜８の内側にゲート電極９が形成されている。ゲート絶縁膜８によりゲート電極９が、ｎ型炭化珪素エピタキシャル層２およびｐ型ベース層４と絶縁されている。ゲート電極９の一部は、トレンチ１８の上方（ソース電極パッドが設けられている側）からソース電極パッド側に突出していてもよい。
【００６１】
ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、ｐ+型ベース領域３が選択的に設けられている。ｐ+型ベース領域３は、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。ｐ+型ベース領域３の下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。
【００６２】
また、ｎ型炭化珪素エピタキシャル層２の内部には、第２ｐ+型領域３ａが選択的に設けられている。第２ｐ+型領域３ａは、トレンチ１８の底に接するように設けられている。第２ｐ+型領域３ａは、ｐ型ベース層４とｎ型炭化珪素エピタキシャル層２との界面よりもドレイン側に深い位置から、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２との界面に達しない深さで設けられている。
【００６３】
図４に示すＭＯＳＦＥＴの他の構造は、図５に示すＭＯＳＦＥＴの構造と同様であるため、説明を省略する。トレンチ構造を設けた縦型ＭＯＳＦＥＴも、切断面側の歪が拡大すると、電気特性全般が悪化してしまうため、本発明の選別方法は有効である。
【００６４】
以上、説明したように、実施の形態にかかる炭化珪素半導体装置の選別方法によれば、炭化珪素半導体装置の温度を常温から２３０℃に設定して、順方向電流を流し、ゲート漏れ電流の変化率およびドレイン漏れ電流の変化率が１％より低い炭化珪素半導体装置を選別している。これにより、切断面側の歪がない炭化珪素半導体装置を選別することができ、長時間使用しても、信頼性が低下することない炭化珪素半導体装置をスクリーニングできる。
【００６５】
また、選別にかかる時間は、ゲート漏れ電流、ドレイン漏れ電流が１％を超えるまで、または所定回数のパルスを印加するまでの短い時間である。このため、実施の形態では短い時間で炭化珪素半導体装置をスクリーニングできる。
【００６６】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体にも適用可能である。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる炭化珪素半導体装置の選別方法は、炭化珪素半導体装置にダイオードを逆並列で接続したインバータ回路で用いられる炭化珪素半導体装置に有用である。
【符号の説明】
【００６８】
１  ｎ+型炭化珪素基板
２  ｎ型炭化珪素エピタキシャル層
３  ｐ+型ベース領域
３ａ  第２ｐ+型領域
４  ｐ型ベース層
５  ｎ+型ソース領域
６  ｐ+型コンタクト領域
７  ｎ型ウェル領域
８  ゲート絶縁膜
９  ゲート電極
１０  ソース電極
１１  ドレイン電極
１８  トレンチ
１００  炭化珪素半導体素子
１１０  炭化珪素半導体ウェハ
２００  個体化切断面
２０１  無効領域
２１０  エッジ終端領域
２１１  活性領域
２１２  ゲートパッド領域
２２０  表面側の歪
２２１  裏面側の歪
２２２  切断面側の歪
２４０  熱応力により拡大化した切断面の歪
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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