【事件の表示】
　平成　４年特許願第２８４９８４号「メモリコントローラユニット」拒絶査定に対する審判事件［平成　６年　６月２８日出願公開、特開平　６−１８０９８６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１、手続の経緯・本願発明の要旨
　本願は、平成４年１０月１日に出願されたものであって、その発明の要旨は、平成４年１１月２０日付け、平成８年５月１日付け及び平成１１年１月８日付け手続補正書により補正された明細書および図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「命令制御ユニット、命令フェッチユニット、命令実行ユニット、Ｉ／Ｏ制御ユニット、およびメモリ制御ユニットを備えた中央処理装置において、前記メモリ制御ユニットはメモリ設定レジスタを備え、前記メモリ設定レジスタは、プログラムによりアレイサイズ、カラムサイズ、ローサイズ、およびリフレッシュ許可等のメモリ構成を設定され、前記メモリ設定レジスタに設定されたメモリ構成によりメモリ管理を行う手段を備えたことを特徴とする中央処理装置。」（以下、「本願発明」という）
２、引用例
　これに対して、原審の拒絶の理由に引用された特開昭６２−７８６４０号公報（以下、「引用例１」という）及び特開平１−１７３４９２号公報（以下、「引用例２」という）には次の事項が記載されている。
引用例１には、
「複数のメモリユニットから構成される主記憶装置を制御する主記憶制御装置であって、この主記憶制御装置はアドレス信号を受けて各々のメモリユニットへのアドレス振り分けを行うアドレス振り分け装置と、可変タイミング信号発生回路を含むタイミング制御装置と、マイクロプログラム制御装置とから構成され、前記マイクロプログラム制御装置は初期設定時に複数の各メモリユニットからそのメモリユニットの記憶容量データとタイミング特性データを読み込みメモリユニットの実装状態を記憶すると共に、アドレス信号を受けて所定のメモリユニットをアクセスする場合、所定のメモリユニットのタイミング特性データに基づいて前記可変タイミング信号発生回路の時間定数を動的に制御するようにプログラムされていることを特徴とする主記憶制御装置。」（特許請求の範囲の欄）と記載され、
　また、「電子計算機システムの立上げ時における初期設定時には、マイクロプログラム制御装置（１６）が各メモリユニットからステータスバスＳＴ（２４）を介してステータス信号（ＳＴーー）〜（ＳＴーー）を順次に読み込み、現在実装されているメモリユニットの実装状態、すなわち記憶容量とタイミング特性情報を情報送出線（１８）を介してマッパー（２０）に送出し、マッパー（２０）のアドレス振り分け定数とタイミング特性定数を各メモリユニットに対応して設定する。すなわち、マッパー（２０）がメモリアドレスＭＡを受信したとき、これをデコードしてメモリユニット選択信号ＳＬ1〜ＳＬnの中のどの信号を有意にするかを決定する情報と、その特定されたメモリユニットに対応するタイミング特性情報、すなわち、アクセス時間をタイミング特性情報の通知線（２２）を介してタイミング制御装置（１４Ａ）に知らせる情報がマッパーに書き込まれる。」（第４頁左上欄下から２行〜右上欄１６行）と記載されている。
引用例２には、
「可変周期のリフレッシュ信号を発生するリフレッシュ信号発生回路と、このリフレッシュ信号を受けてＤＲＡＭのリフレッシュを行うメモリ制御回路と、前記ＤＲＡＭをアクセスしつつ前記リフレッシュ信号発生回路を制御してリフレッシュ周期を漸次増加させ、このＤＲＡＭのアクセスに伴うメモリエラーが生じ始めるリフレッシュ周期を所定のマージン分短縮した値をこのＤＲＡＭのリフレッシュ周期として設定する制御手段とを備えたことを特徴とするＤＲＡＭのリフレッシュ方式。」（特許請求の範囲の欄）と記載され、
　また、「ＣＰＵ１１は、レジスタ３１に所定のビットパターンを設定し、リセット信号ＲＳＴでオアゲート３６を介してカウンタ３２をリセットしたのちこれに所定の初期値を設定することにより、リフレッシュ周期を設定する。カウンタ３２の内容はクロック信号ＣＫの周期でカウントアップされてゆき、その出力がレジスタ３１に保持中の所定のビットパターンと一致すると一致検出回路３４を構成するイクスクルーシーブノアゲート群の全ての出力がハイとなり、アンドゲート３５から出力端子３７にリフレッシュ信号が出力される。このリフレッシュ信号は、フリップ・フロップ３３とオアゲート３６を介してカウンタ３２をリセットし、次のカウントアップが開始される。」（第３頁左上欄１３行〜右上欄６行）と記載されてる。
３、対比
　本願発明と引用例１に記載された発明とを対比すると、
　引用例１に記載のマッパー（２０）は、マイクロプログラム制御装置（１６）によって出力される情報によって、メモリユニットの実装情報の定数が書き込み設定されると共にその設定定数に基づきメモリアドレスＭＡを所要のメモリユニットに振り分け、そのメモリユニットに対応するタイミング特性情報を通知線（２２）上に出力するものであるから、このマッパー（２０）は、本願発明の「メモリ設定レジスタ」に、また、引用例１に記載の複数のメモリユニットから構成される主記憶装置を制御する主記憶制御装置を有するＣＰＵは、本願発明のメモリ制御ユニットを備えた中央処理装置にそれぞれ相当する。
　してみれば、両者は、「メモリ制御ユニットを備えた中央処理装置において、前記メモリ制御ユニットはメモリ設定レジスタを備え、前記メモリ設定レジスタは、プログラムによりメモリ構成を設定され、前記メモリ設定レジスタに設定されたメモリ構成によりメモリ管理を行う手段を備えたことを特徴とする中央処理装置」である点で一致し、次の点で相違する。
相違点
（１）本願発明の中央処理装置は、命令制御ユニット、命令フェッチユニット、命令実行ユニット、Ｉ／Ｏ制御ユニットを備えているのに対し、引用例１に記載のものは、これらのユニットについての記載がない点。
（２）本願発明のメモリ設定レジスタは、アレイサイズ、カラムサイズ、ローサイズ、およびリフレッシュ許可等のメモリ構成を設定されるものであるのに対し、引用例１に記載のものは、メモリ容量およびアクセスタイミングを記憶しているものである点。
４、判断
上記相違点について検討するに、
相違点（１）について、
命令制御ユニット、命令フェッチユニット、命令実行ユニット、Ｉ／Ｏ制御ユニットを備えた中央処理装置は周知であるから、これらの各ユニットを中央処理装置に設けることは当業者が容易に想到し得る。
相違点（２）について、
　アレイサイズ、カラムサイズ、ロ−サイズ、によりメモリを管理することは、当業者において周知の事項にすぎないものであり（例えば、特開平３−８６９９４号公報、特開昭６４−２８７５４号公報等参照）、また、引用例２にはＤＲＡＭのリフレッシュについて記載されているから、これらの事項を引用例１に記載のマッパーに設定し、本願発明のごとく構成することは当業者が容易に想到し得るところである。
　なお、ＢＩＯＳによって、メモリ構成を設定することは周知（例えば、DOSVmagazine「特集２BIOSセットアップ入門」第１巻第８号通巻８号、平成４年８月１日発行、Ｐ．５２〜７２、　特開平３−６２２４２号公報、特開平２−２３４４０号公報等参照）である。
　そして、本願発明のいろいろなＤＲＡＭに柔軟に対応できる等の作用効果も当業者の予測できる範疇のものである。
５、むすび
　したがって、本願発明は、引用例１、２に記載された発明及び周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。