【事件の表示】
　平成　５年特許願第１７８９２１号「マイクロプロセッサ」拒絶査定に対する審判事件［平成　７年　２月　７日出願公開、特開平　７−　３６７３６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯及び本願発明
　本願は平成５年７月２０日の出願であって、その請求項１に係る発明（以下「本願発明」という）は、平成８年３月２９日付で補正された明細書及び図面からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「キャッシュメモリを用いることなく、命令実行の際に１度に複数個の命令フェッチを行うマイクロプロセッサにおいて、
　命令コードのアドレスを出力するアドレス指定手段と、
　ｎ×ｍビットの幅を持ち、ｎ個のｍビット長命令を同時に取り込むことができる命令コード入力手段と、
　前記命令コード入力手段により同時に取り込まれたｎ個の命令のうちの一つを特定する分岐先命令通知手段を有し、
　実行しているプログラムの分岐先命令を取り込む場合に、分岐先の命令アドレスがワード境界領域かハーフワード境界領域かを示す内容を前記アドレス指定手段と前記分岐先命令通知手段により外部に通知することを特徴とするマイクロプロセッサ。」
　
２．引用例
　これに対して、原審において引用した、特開昭６２−１９７８３１号公報（以下「引用例１」という）には次の事項が記載されている。
（１）「第１図には、本発明をマイクロコンピュータ（マイクロプロセッサ及びシングルチップマイコンを含む）に適用した場合の実施例が示されている。」（第２頁右下欄第１０−１３行）
（２）「この実施例では、特に制限されないが、外部のメモリや内部のレジスタ等から必要に応じてバイト単位あるいはワード単位、ロングワード単位でデータを読み出したり書き込んだりする機能を有するメモリアクセス制御回路７が設けられている。
　また、上記命令レジスタ３は、特に制限されないがＦＩＦＯメモリからなり、外部のメモリに格納されたマクロ命令は、上記メモリアクセス制御回路７がアドレスバス８をアクセスすることによってバイト単位で読み出され、データバス９を介してＦＩＦＯ（３）に供給される。」（第３頁右上欄第１２行−同頁左下欄第２行）
（３）「メモリアクセス制御回路７には、実行ユニット６内のプログラムカウンタＰＣの内容が直接的に供給され、この内容に応じてＦＩＦＯ（３）内の命令がマイクロアドレス発生回路４に供給される。」（第３頁左下欄第６−９行）
（４）「この実施例では、実行ユニット６内にプリフェッチ用のアドレスを保持するプリフェッチ・ポインタＰＦＰが設けられている。このプリフェッチ・ポインタＰＦＰの内容がメモリアクセス制御回路７に直接的に供給され、適当なタイミングで外部アドレスバス８上にプリフェッチ・アドレスが出力されることにより、命令のプリフェッチが行われる。」（第３頁左下欄第１０−１７行）
（５）「さらに、この実施例では、上記プログラム・カウンタＰＣ内のアドレスとプリフェッチ・ポインタＰＦＰ内のアドレスの差（オフセット）を算出する減算回路１１が設けられ、ここで得られたオフセットＯＦＳＴを外部へ出力できるようにされている。」（第３頁右下欄第１０−１５行）
（６）「オフセットの出力端子は例えば８バイトのプリフェッチを行う場合３ビットで済む」（第４頁左下欄第１−２行）
　
　上記及び図面の記載を総合すると、引用例１には以下を構成とする発明が記載されているものと認められる。
　命令実行の際に１度に複数個の命令フェッチを行うマイクロプロセッサにおいて、
　命令のプリフェッチを行うために、プリフェッチ・ポインタの内容をメモリアクセス制御回路に直接的に供給する、実行ユニットと
　プリフェッチ・ポインタの内容に基づきデータを読み出すメモリアクセス制御回路と、
　８バイトのプリフェッチにより、８個の８ビット長命令を取り込むことができる命令バッファと、
　前記メモリアクセス制御回路により取り込まれた命令は、命令バッファに格納され、その命令のうちの一つを特定するプログラム・カウンタを有し、
　実行しているプログラムの命令を取り込む場合に、プログラム・カウンタ内のアドレスとプリフェッチ・ポインタ内のアドレスの差（オフセット）を外部に通知することを特徴とするマイクロプロセッサ。
　
３．対比
　本願発明と引用例１に記載された発明とを対比すると、本願発明の「アドレス指定手段」、「命令コード入力手段」「分岐先命令通知手段」は、それぞれ引用例１に記載された発明の「プリフェッチポインタ」、「命令バッファ及びメモリアクセス手段」、「プログラム・カウンタ」に相当し、引用例１に記載された発明の８バイトのプリフェッチにより８個の８ビット長命令を取り込むことは、本願発明におけるｎ×ｍビットの幅でｎ個のｍビット長命令を取り込むことの具体例の一つであるので、両者の一致点及び相違点は次のとおりである。
　
（１）一致点
ａ．命令実行の際に１度に複数個の命令フェッチを行うマイクロプロセッサである点
ｂ．命令コードのアドレスを出力するアドレス指定手段を有する点
ｃ．ｎ×ｍビットの幅を持ち、ｎ個のｍビット長命令を取り込むことができる命令コード入力手段を有する点
ｄ．前記命令コード入力手段により取り込まれたｎ個の命令のうちの一つを特定する分岐先命令通知手段を有する点
　
（２）相違点
ａ．本願発明はキャッシュメモリを用いないものであるが、引用例１にはキャッシュメモリを用いないものであるとの記載がない点
ｂ．本願発明の分岐命令通知手段は命令コード入力手段により同時に読み込まれたｎ個の命令のうち一つを特定するのに対し、引用例１に記載された発明ではプログラムカウンタによって特定される命令は同時に取り込まれたものとは記載されていない点
ｃ．本願発明は分岐先命令のアドレスがワード境界領域かハーフワード境界領域かを示す内容を外部に通知するのに対し、引用例１に記載された発明ではプログラムカウンタＰＣ内のアドレスとプリフェッチポインタ内のアドレスの差を外部に通知する点
　
４．当審の判断
（１）相違点ａについて
　引用例１にはキャッシュメモリに関する記載はないが、実施例記載のものを実現するためにキャッシュメモリが必須であるとは認められないので、キャッシュメモリを用いないものに適用することは当業者が設計にあたって適宜変更しうる単なる設計変更事項にすぎないものと認められる。
　
（２）相違点ｂについて
　引用例１に記載された発明では、メモリアクセス制御回路が読み込みを行った命令を命令レジスタに格納しているものであるため、これらの命令はメモリアクセス制御回路により同時に取り込まれたものであることが必ずしも明らかではない。
　しかしながら、プリフェッチポインタの内容は、最後にメモリアクセス制御回路が読み出しを行った命令の先頭アドレスを示すものであり、さらに、プリフェッチポインタの内容とプログラムカウンタの内容との差によって実行中の命令のアドレスを特定するものであるから、命令レジスタはメモリアクセス制御回路が読み出しを行う単位よりも大きいことも考えられ得るが、少なくともメモリアクセス制御回路により同時に取り込むことのできる命令が格納されているものと認められる。
　したがって、命令コード入力手段で同時に取り込まれた命令のうちの一つを特定し実行するようにすることは当業者が容易に推考し得る範囲にすぎないものと認められる。
　
（３）相違点ｃについて
　本願発明は、１ワードが３２ビットで、命令が１６ビットであるので、ワード境界領域か、ハーフワード境界領域であるかの１ビット信号を出力するものである（明細書段落番号００５６参照）。
　これに対して、引用例１に記載されたものは、プログラムカウンタＰＣ内のアドレスとプリフェッチポインタ内のアドレスの差を外部に通知するものであり、その具体例として、命令長１バイトで、８バイトのプリフェッチを行う場合オフセットの出力は３ビット（８通り）となるものが示されている。したがって、引用例に記載されたものでも命令長の２倍のデータをプリフェッチする場合には、オフセットの出力は２通りとなり、本願発明の「分岐先がワード境界領域か、または、ハーフワード境界領域であるか」に相当する信号出力するものになることは明らかであり、分岐先がワード境界領域か、または、ハーフワード境界領域であるかを示す内容を外部に通知することも当業者が容易に推考し得るものと認められる。
　
５．むすび
　したがって、本願発明は引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定に基づき特許を受けることができない。
　よって結論の通り審決する。