【事件の表示】
　特許第３２６３６２１号「ＰＬＬ回路」の請求項１、２、５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２６３６２１号の請求項１ないし２に係る特許を取り消す。
　同請求項５に係る特許を維持する。
【理　由】
１．手続の経緯
　特許出願　　　　　　　　　平成９年１月２３日
　特許権設定登録　　　　　　平成１３年１２月２１日
　特許異議申立て（申立人　セイコーエプソン株式会社、請求項１、２、５に対して）
　　　　　　　　　　　　　　平成１４年９月４日
　取消理由通知　　　　　　　平成１４年１１月５日
　訂正請求　　　　　　　　　平成１５年１月１４日
　
２．訂正の適否
（１）訂正の要旨
　特許請求の範囲の請求項１、５を特許請求の範囲の減縮を目的として次のとおりに訂正する。
【請求項１】　
バースト
制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
バ−スト
前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路と、
前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。
　
【請求項５】　前記基準クロックはコンポジットビデオ信号におけるバーストクロックである
請求項３又は請求項４
　
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
　上記請求項１の訂正は、請求項１に記載された「一定周期の基準クロック」を、願書に添付した明細書に記載した「バ−ストクロック」に限定し、また、「色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路」という願書に添付した明細書に記載した構成を付加して、請求項１に技術的限定を加えるものである。
　また、請求項５の訂正は、「請求項１〜４のいずれか一項」を引用していたものを「請求項３又は請求項４」の引用に限定するものである。
　したがって、この訂正は、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）むすび
　よって、上記訂正は、特許法第１２０条の４第２項および同条第３項で準用する同法第１２６条第２、３項の規定に適合するので、この訂正を認める。
　
３．特許異議の申立ての概要
　申立人セイコーエプソン株式会社は、下記の甲第１、２、３号証により、請求項１、２、５に係る発明の特許は、特許法第２９条第１項第３号又は同法第２９条第２項の規定に違反してなされたものであるから取り消すべき旨主張している。
　甲第１号証：IEEE JOURNAL OF SOLID-STATE CIRCUITS APRIL 1995
　甲第２号証：特開平７−７９１５８号公報
　甲第３号証：特開昭５６−２０３３８号公報
　
４．本件発明
　本件特許第３２６３６２１号の請求項１、２、５に係る発明は、訂正明細書の特許請求の範囲の請求項１、２、５に記載された次のとおりのものである。
「【請求項１】　
バースト
制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
バ−スト
前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路と、
前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。
　
【請求項２】　前記チャージポンプ回路は、定電流を供給する定電流源を更に含み、
前記第３及び第４のトランジスタは、前記定電流源に対してカレントミラー接続されることを特徴とする請求項１に記載のＰＬＬ回路。
　
【請求項５】　前記基準クロックはコンポジットビデオ信号におけるバーストクロックである
請求項３又は請求項４
　
５．刊行物記載の発明
　当審が通知した取消の理由に引用された刊行物１（IEEE JOURNAL OF SOLID-STATE CIRCUITS APRIL 1995、異議申し立ての甲第１号証）には、図１、図３と共に、次の技術事項が記載されている。
（ａ１）「ＰＬＬの主要機能ブロックを図１に示す。ＰＬＬは外部システムクロック（ＢＵＳＣＬＫ）からデューティサイクル５０％で低ジッタの内部ＣＰＵクロックを生成する［２］［３］。」（第３８３頁の「１．ＩＮＴＲＯＤＵＣＴＩＯＮ」の第３行目〜第６行目（翻訳文第１頁１章：序の第２行目〜第４行目））
（ａ２）「ディジタル位相及び周波数検出器（ＰＦＤ）は、ＢＵＳＣＬＫとフィードバック・クロックとの間の周波数差ばかりでなく位相差も監視する。ＰＦＤはフィードバック・クロックがＢＵＳＣＬＫより進んだり遅れたりするとポンプダウン信号又はポンプアップ信号を生成する。これらのパルス幅変調信号がチャージポンプのスイッチ型電流源を制御する。」（第３８３頁の「ＩＩＩ．ＰＨＡＳＥ／ＦＲＥＱＵＥＮＣＹ　ＤＥＴＥＣＴＯＲ　ＣＩＲＣＵＩＴ」の第１行目〜第６行目（翻訳文第３頁の「Ａ．位相検出器の動作概要」の第１行目〜第５行目））
（ａ３）「チャージポンプ回路は、シンク電流又はソース電流のどちらかをオンチップＲＣフィルタにパルス状に送る一対のスイッチ型電流源から成る。スイッチの制御信号、ＵＰＢ及びＤＯＷＮがＰＦＤによって生成される。この信号のパルス幅と、選択された電流レベルとによって、チャージポンプがフィルタ容量に供給する電荷の量が決まる。フィルタ容量でのｄｃ電圧によって周波数が制御され、フィルタ抵抗でのトランジット電圧によってＶＣＯの位相が制御される。
　チャージポンプ（図３）の主たる機能は、フィードバック・クロックの周波数が基準クロックよりも低くなった場合、つまりフィードバック・クロックが基準クロックと比べ位相遅れになったら、フィルタ容量に所定量の電荷を注入することである。同様に、この回路は、フィードバック・クロックの周波数が速くなりすぎた場合、つまり基準よりも位相が進んだら、容量から放電する。」（第３８４頁の「ＩＶ．ＣＨＡＲＧＥ ＰＵＭＰ　ＣＩＲＣＵＩＴ」の欄の「Ａ．Ｆｕｎｃｔｉｏｎａｌ　Ｄｅｓｃｒｉｐｔｉｏｎ」の第１行目〜第１５行目（翻訳文第５頁のＡ．機能の説明の欄の第１行目〜第１１行目））
（ａ４）「電流基準回路は、一対の比率化されたＰ＋対ｎウェルのダイオード（図３のＤ１及びＤ２）と、一対の比率化されたＮＭＯＳトランジスタ（Ｎ６、Ｎ７）と、ＰＭＯＳ負荷（Ｐ８、Ｐ１０）と、起動回路（Ｐ６、Ｐ７、Ｎ５）とから成る。」（第３８５頁の「Ｂ．Ｃｕｒｒｅｎｔ　Ｒｅｆｅｒｅｎｃｅ」の第１行目〜第４行目（翻訳文第５−６頁のＢ．電流基準第１行目〜第３行目））
　
　以上の記載から、刊行物１には、次の発明が記載されている。
「外部システムクロック（ＢＵＳＣＬＫ）に対して一定の位相差を維持するフィードバッククロックを生成するＰＬＬ回路であって、
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　外部システムクロック（ＢＵＳＣＬＫ）に対する前記フィードバッククロックの位相差を取り出し、その位相差に基づくクロックを出力するディジタル位相及び周波数検出器（ＰＦＤ）と、
　前記ディジタル位相及び周波数検出器（ＰＦＤ）から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
　前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記ディジタル位相及び周波数検出器（ＰＦＤ）から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るフィルタとを備え、
　前記チャージポンプ回路は、電源電位に接続され、前記ディジタル位相及び周波数検出器（ＰＦＤ）の出力クロックに応じて動作する第１のトランジスタ（Ｐ１３）と、接地電位に接続され、前記ディジタル位相及び周波数検出器（ＰＦＤ）の出力クロックに応じて動作する第２のトランジスタ（Ｎ１２）と、前記第１及び第２のトランジスタ（Ｐ１３、Ｎ１２）の間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタ（Ｐ１４，Ｎ１１）と、を含み、前記第３及び第４のトランジスタ（Ｐ１４，Ｎ１１）の接続点から出力を得、
　前記チャージポンプ回路は、定電流を供給する電流基準回路（Ｄ１，Ｄ２，Ｎ６，Ｎ７，Ｐ８，Ｐ１０）を更に含み、
　前記第３及び第４のトランジスタ（Ｐ１４，Ｎ１１）は、前記電流基準回路（Ｄ１，Ｄ２，Ｎ６，Ｎ７，Ｐ８，Ｐ１０）に対してカレントミラー接続されるＰＬＬ回路。」
　
　本願の出願日前に頒布された刊行物２（特開平７−７９１５８号公報、異議申し立ての甲第２号証）には、図１、図２と共に次の技術事項が記載されている。
（ｂ１）「基準電流発生器１８は基準電流、ＩＲＥＦ、を発生し、この電流はトランジスタの２０を流れる。この基準電流はトランジスタ２０のゲートおよびソース間の差分であるゲート−ソース間電圧を生じさせる。トランジスタ２０のこのゲート−ソース間電圧は基準電流、ＩＲＥＦ、およびトランジスタの物理的特性によって決定される。上に述べた回路構成のため、トランジスタ２２のゲートとソースとの間にも同じゲート−ソース間電圧が生成される。この反映された差分的な電圧は同じ電流、ＩＲＥＦ、がトランジスタ２２およびトランジスタ２６を通って流れるようにする。したがって差分的な同じゲート−ソース間電圧がトランジスタ２６にも表われる。同じ差分的ゲート−ソース間電圧は前記電流経路１６の各々における各トランジスタに反映される。示された実施例では、トランジスタ３４，４０および４４の各々の差分的なゲートーソース間電圧はトランジスタ２６の差分的なゲート−ソース間電圧に等しい。したがって、前記基準電流、ＩＲＥＦ、は論理信号「制御−Ａ」、「制御−Ｂ」、その他によってイネーブルされる並列電流経路の各々を通って流れる。トランジスタ４４は常にイネーブルされているが、それはそのドレインが直接ノード２８に接続されているからである。
　ノード２８を通る電流は前記並列電流経路１６を通る個々の電流の和である。この電流和は前記並列電流経路１６のあるものをイネーブルすることによってプログラムすることができる。このプログラム可能な電流はトランジスタ４６において差分的なゲート−ソース間電圧を生じさせ、該電圧は直接トランジスタ６０に反映されかつ間接的にトランジスタ５０および５４を通ってトランジスタ６６に反映される。」（段落【００２２】【００２３】）
（ｂ２）「図２は、図１に示されたプログラム可能なチャージポンプ１０を導入した位相同期ループ７２のブロック図を示す。ＰＬＬ７２は位相／周波数検出器７４、チャージポンプ１０、電圧制御発振器（以後、単に“ＶＣＯ”と称する）７６、およびＮ分周回路７８を有する。
　位相／周波数検出器７４、ＶＣ０７６およびＮ分周回路７８の動作は個々には当業者に知られている。一般に、ＰＬＬ７２は入力信号「基準クロック信号」に対し所定の位相および周波数関係を有する出力クロック信号「出力クロック信号」を発生する。特に、Ｎ分周回路７８によって出力されるクロック信号は前記基準クロック信号「基準クロック」と位相および周波数が動的に比較される。位相／周波数検出器７４は２つのクロック信号を比較しかつ＊（アップ）すなわち＊ＵＰの出力信号およびダウン（ＤＯＷＮ）出力信号を提供する。もし出力クロック信号が基準信号よりも低い周波数を有していれば、位相／周波数検出器７４は前記＊（アップ）信号を肯定する。逆に、もし前記出力クロック信号が基準クロック信号よりも高い周波数を有していれば、位相／周波数検出器７４は前記（ダウン）信号を肯定する。２つのクロック信号が実質的に同じ位相および周波数を有している場合には．位相／周波数検出器７４はいずれの信号をも肯定しない。」（段落【００２７】【００２８】）
　以上の記載から、刊行物２には、次の発明が記載されている。
「基準クロック信号に対して一定の位相差を維持する出力クロック信号を生成するＰＬＬ回路であって、
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器７６と、
　基準クロック信号に対する前記出力クロック信号の位相差を取り出し、その位相差に基づくクロックを出力する位相／周波数検出器７４と、
　前記位相／周波数検出器７４から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路１０と、
　前記チャージポンプ回路１０の出力に接続され、接地電位または電源電位を前記位相／周波数検出器７４から出力されるクロックに応答して繰り返す前記チャージポンプ回路１０の出力を平滑化して前記電圧制御発振器７６の制御電圧を得るＲ／Ｃ回路７０とを備え、
　前記チャージポンプ回路１０は、電源電位に接続され、前記位相／周波数検出器７４の出力クロックに応じて動作する第１のトランジスタ６２と、接地電位に接続され、前記位相／周波数検出器７４の出力クロックに応じて動作する第２のトランジスタ６８と、前記第１及び第２のトランジスタ６２、６８の間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタ６０、６６と、を含み、前記第３及び第４のトランジスタ６０、６６の接続点から出力を得、
　前記チャージポンプ回路１０は、定電流を供給する基準電流発生器１８を更に含み、
　前記第３及び第４のトランジスタ６０、６６は、前記基準電流発生器１８に対してカレントミラー接続されるＰＬＬ回路。」
　
６．請求項１に係る発明の特許について
（１）対比
　請求項１に係る発明と、刊行物１または刊行物２に記載された発明とをそれぞれ対比する。
　刊行物１に記載された発明おける「フィードバッククロック」、「ディジタル位相及び周波数検出器（ＰＦＤ）」、「フィルタ」は、それぞれ、請求項１に係る発明の「発振クロック」、「比較回路」、「ローパスフィルタ」に相当する。
　また、刊行物１に記載された発明おける「外部システムクロック（ＢＵＳＣＬＫ）」と、請求項１に係る発明における「バーストクロック」とはいずれも、ＰＬＬ回路における「基準クロック」である点で共通する。
　刊行物２に記載された発明おける「出力クロック信号」、「位相／周波数検出器７４」、「Ｒ／Ｃ回路７０」は、それぞれ、請求項１に係る発明の「発振クロック」、「比較回路」、「ローパスフィルタ」に相当する。
　したがって、請求項１に係る発明と刊行物１に記載された発明とは、次の一致点及び相違点を有する。また、請求項１に係る発明と刊行物２に記載された発明も、同じ一致点及び相違点を有する。
・一致点
　基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、
制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
基準クロックに対する前記発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、
前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
を備え、
前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得るＰＬＬ回路。
　
・相違点
　請求項１に係る発明においては、色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路を備え、基準クロックをバースト信号としているのに対し、刊行物１又は刊行物２に記載された発明では、そのような構成を備えていない点。
　
（２）判断
　そこで、相違点について考察する。
　ＰＬＬ回路において、色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路を備え、基準クロックをバースト信号とすることは、例えば特開平８−５１５５３号公報や本願明細書の従来の技術にも記載されているように本願出願前当業者に周知の技術であるから、刊行物１に記載の発明において、色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路を備え、基準クロックをバースト信号とすることは当業者が容易に想到できたものである。
　また、該構成を採用することによる作用効果も格別のものではない。
　
（３）むすび
　したがって、請求項１に係る発明は、上記刊行物１又は刊行物２に記載された発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、請求項１に係る発明の特許は特許法第２９条第２項の規定に違反してされたものである。
　
７．請求項２に係る発明の特許について
　請求項２に係る発明は、請求項１に係る発明のすべての構成要件にさらに、
「前記チャージポンプ回路は、定電流を供給する定電流源を更に含み、
前記第３及び第４のトランジスタは、前記定電流源に対してカレントミラー接続される」ことを付加するものであり、その付加された構成要件について刊行物１又は刊行物２に記載された発明と対比する。
　刊行物１に記載された発明おける「電流基準回路（Ｄ１，Ｄ２，Ｎ６，Ｎ７，Ｐ８，Ｐ１０）」は、請求項２に係る発明の「定電流源」に相当する。
　また、図３から、刊行物１に記載された発明における「第３及び第４のトランジスタ（Ｐ１４，Ｎ１１）」は、電流基準回路（請求項２の「定電流源」に相当）に対してカレントミラー接続されるものである。
　刊行物２に記載された発明おける「基準電流発生器１８」は、請求項２に係る発明の「定電流源」に相当する。
　また、図１から、刊行物２に記載された発明における「第３及び第４のトランジスタ６０、６６」は、基準電流発生器１８（請求項２の「定電流源」に相当）に対してカレントミラー接続されるものである。
　したがって、上記付加された構成要件は刊行物１、刊行物２に記載されている。
　よって、請求項２に係る発明は、上記６．請求項１に係る発明の特許についての判断と同様に、上記刊行物１又は刊行物２に記載された発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、請求項１に係る発明の特許は特許法第２９条第２項の規定に違反してされたものである。
　
８．請求項５に係る発明の特許について
　請求項５に係る発明は、異議申し立てのなされていない請求項３又は請求項４を引用し、請求項３の「ロック検出回路の検出結果に応答し、前記発振クロックが前記基準クロックに対して一定の位相差を維持しているときに前記第１のチャージポンプ回路を選択的に動作させ、前記発振クロックが前記基準クロックに対して一定の位相差を維持していないときに前記第２のチャージポンプ回路を選択的に動作させる選択回路」、又は、請求項４の「ロック検出回路が所定の期間を超えて前記発振クロックのロックを検出できなかったときに、前記ローパスフィルタの入力又は出力に接地電位または電源電位を供給するスイッチ」を構成要件として含むものであるが、これらの構成要件はいずれの引用刊行物、甲各号証にも記載されておらず、また、自明の事項でもないから、請求項５に係る発明は、該引用刊行物１又は刊行物２に記載された発明や甲各号証に記載された発明から当業者が容易に発明をすることができたものではない。
　
９．むすび
　以上のとおり、請求項１、２に係る発明の特許は、特許法第２９条第２項の規定に違反してなされたものであるから、同法第１１３条第２号に該当し、取り消されるべきものである。
　また、請求項５に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年２月２５日（２００３．２．２５）
【訂正の要旨】
　▲１▼訂正事項ａ
　特許第３２６３６２１号発明の特許請求の範囲の記載の請求項１
「【請求項１】　一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　一定周期の基準クロックに対する前記発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
　前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタとを備え、
　前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。」を、
特許請求の範囲の減縮を目的として、
　「【請求項１】　
バースト
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　
バースト
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
　前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
　
色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路と、
を備え、
　前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。」と訂正する。
　▲２▼訂正事項ｂ
　特許第３２６３６２１号発明の特許請求の範囲の記載の請求項５
「【請求項５】　前記基準クロックはコンポジットビデオ信号におけるバーストクロックである請求項１〜４のいずれか一項に記載のＰＬＬ回路。」を、
明りょうでない記載の釈明を目的として、
「【請求項５】　前記基準クロックはコンポジットビデオ信号におけるバーストクロックである
請求項３又は請求項４
（５４）【発明の名称】
ＰＬＬ回路
（５７）【特許請求の範囲】
　　【請求項１】　
バースト
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　
バースト
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
　前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
　
色差信号を含むコンポジットビデオ信号を前記発振クロックに応答してサンプリングし、前記色差信号に対応するデジタル信号を出力するＡ／Ｄ変換回路と、
を備え、
　前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。
　【請求項２】　前記チャージポンプ回路は、定電流を供給する定電流源を更に含み、
　前記第３及び第４のトランジスタは、前記定電流源に対してカレントミラー接続されることを特徴とする請求項１に記載のＰＬＬ回路。
　【請求項３】　一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　一定周期の基準クロックに対する前記発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給する第１のチャージポンプ回路と、
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給すると共に、前記第１のチャージポンプ回路よりも出力負荷の駆動能力が高い第２のチャージポンプ回路と、
　前記第１及び第２のチャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記第１及び第２のチャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
　前記発振クロックが前記基準クロックに対して一定の位相差を維持しているか否かを検出するロック検出回路と、
　前記ロック検出回路の検出結果に応答し、前記発振クロックが前記基準クロックに対して一定の位相差を維持しているときに前記第１のチャージポンプ回路を選択的に動作させ、前記発振クロックが前記基準クロックに対して一定の位相差を維持していないときに前記第２のチャージポンプ回路を選択的に動作させる選択回路とを備え、
　前記第１のチャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。
　【請求項４】　一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、
　制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、
　一定周期の基準クロックに対する前記発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、
　前記比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、
　前記チャージポンプ回路の出力に接続され、接地電位または電源電位を前記比較回路から出力されるクロックに応答して繰り返す前記チャージポンプ回路の出力を平滑化して前記電圧制御発振器の制御電圧を得るローパスフィルタと、
　前記発振クロックが前記基準クロックに対して一定の位相差を維持しているか否かを検出するロック検出回路と、
　前記ロック検出回路が所定の期間を超えて前記発振クロックのロックを検出できなかったときに、前記ローパスフィルタの入力又は出力に接地電位または電源電位を供給するスイッチとを備え、
　前記チャージポンプ回路は、電源電位に接続され、前記比較回路の出力クロックに応じて動作する第１のトランジスタと、接地電位に接続され、前記比較回路の出力クロックに応じて動作する第２のトランジスタと、前記第１及び第２のトランジスタの間に直列に接続されて流れる電流を制御する第３及び第４のトランジスタと、を含み、前記第３及び第４のトランジスタの接続点から出力を得ることを特徴とするＰＬＬ回路。
　【請求項５】　前記基準クロックはコンポジットビデオ信号におけるバーストクロックである
請求項３又は請求４
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は基準クロックに同期した所定周波数の発振クロックを出力するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路に関するものである。
　【０００２】
　【従来の技術】
　テレビジョンにおいては、コンポジットビデオ信号に含まれるバーストクロックに基づいて、色信号の同期再生に使用するための発振クロックを生成するＰＬＬ回路が用いられる。
　【０００３】
　このＰＬＬ回路としては、デジタル回路方式とアナログ回路方式とがある。ＰＬＬ回路をＣＭＯＳ構成のデジタル回路にて作成する場合には、発振クロックの発振時期のデータを格納したメモリ、デジタルフィルタ、乗算器などが必要となり、回路構成が大規模化してしまう。ＣＭＯＳ構成のアナログ回路にて構成する場合にはコンデンサ等の外付け部品を必要とするが、回路を小型化できる。
　【０００４】
　図９は従来のテレビジョン受像機におけるＣＭＯＳ構成のアナログ方式のＰＬＬ回路１００を示す。ＰＬＬ回路１００は、排他的論理和（ＥＸＯＲ）回路１０１、トライステートバッファ１０２、ＣＭＯＳ構成のチャージポンプ回路１０３、ローパスフィルタ（ＬＰＦ）１０６、電圧制御発振器（ＶＣＯ）１０７及び１／４分周器１０８を備える。
　【０００５】
　ＥＸＯＲ回路１０１は図１０に示すように、基準クロックとしてのデューティ比５０％のバーストクロックＲｃと１／４分周器１０７から出力されるデューティ比５０％の出力クロックＰｃとを入力する。ＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｅｅ）方式のカラーテレビジョンの場合、バーストクロックＲｃの周波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバーストクロックＲｃの位相と出力クロックＰｃの位相との比較結果に基づくクロックＳ１を出力する。従って、バーストクロックＲｃの周期に出力クロックＰｃの周期が一致し、かつ、バーストクロックＲｃの位相に対して出力クロックＰｃの位相が９０°進んでいる場合にのみ、クロックＳ１はバーストクロックＲｃの２倍の周波数でデューティ比が５０％となる。
　【０００６】
　トライステートバッファ１０２はコンポジットビデオ信号におけるバーストクロックの期間に応じて立ち上がる制御信号ＲＥを入力する。トライステートバッファ１０２は制御信号ＲＥが“Ｈ”のときにＥＸＯＲ回路１０１の出力クロックＳ１をチャージポンプ回路１０３に出力し、制御信号ＲＥが“Ｌ”のときには出力をハイインピーダンス状態にする。
　【０００７】
　チャージポンプ回路１０３は電源及び接地間に直列に接続されたｐＭＯＳトランジスタ１０４及びｎＭＯＳトランジスタ１０５からなる。このチャージポンプ回路１０３はトライステートバッファ１０２により制御信号ＲＥが“Ｈ”のときにのみ、ｐＭＯＳトランジスタ１０４及びｎＭＯＳトランジスタ１０５がオンオフする。ｐＭＯＳトランジスタ１０４がオンしている場合には電流Ｉｐが電源側からＬＰＦ１０６へ流れ、ｎＭＯＳトランジスタ１０５がオンしている場合には電流ＩｎがＬＰＦ１０６から接地側へ流れる。
　【０００８】
　ＬＰＦ１０６は電流Ｉｐ，Ｉｎによって充放電され、クロックＳ１が平滑化された制御電圧ＶｔをＶＣＯ１０７に出力する。ＶＣＯ１０７は制御電圧Ｖｔの電圧値に応じた周波数の発振クロックＦｖを出力する。テレビジョンの場合、発振クロックＦｖの周波数はバーストクロックＲｃの周波数の４倍の１４．３１８１８ＭＨｚとなる。
　【０００９】
　１／４分周器１０８は発振クロックＦｖの周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロックＦｖをサンプリングクロックとしてコンポジットビデオ信号ＣＶをサンプリングし、各サンプリング値に対してアナログ−デジタル変換を行い、デジタル信号Ｓ２を出力する。コンポジットビデオ信号ＣＶには、所定の位相で変調された色差信号が含まれており、Ａ／Ｄ変換器１０９のサンプリング動作によって、この色差信号が取り出されることになる。
　【００１０】
　【発明が解決しようとする課題】
　上記ＰＬＬ回路１００において、ＶＣＯ１０７は温度変化や電源電位の変動等によって制御電圧Ｖｔに対する発振クロックＦｖの周波数が変動する。ＶＣＯ１０７から一定周波数の発振クロックＦｖを出力するためには、制御電圧Ｖｔを各条件に応じて変化させなければならない。ここで、チャージポンプ回路１０３はＥＸＯＲ回路１０１の出力クロックＳ１の電圧値によってＬＰＦ１０６を充放電するため、制御電圧Ｖｔを変化させるにはＥＸＯＲ回路１０１の出力クロックＳ１のデューティ比を変化させなければならない。
　【００１１】
　例えば、図１１（ｂ）に示すように、制御電圧Ｖｔが電源電位の１／２のとき、クロックＳ１はデューティ比５０％の理想的な状態になる。これに対して、図１１（ａ）に示すように、制御電圧Ｖｔを電源電位の１／２よりも大きくするにはクロックＳ１のデューティ比を５０％よりも大きくする必要があり、逆に図１１（ｃ）に示すように、制御電圧Ｖｔを電源電位の１／２よりも小さくするにはクロックＳ１のデューティ比を５０％未満にする必要がある。このようなとき、バーストクロックＲｃの位相とクロックＰｃの位相との差は９０°からずれたものとなり、発振クロックＦｖの位相が所望の位相からずれてしまう。
　【００１２】
　このように位相がずれた発振クロックＦｖに基づいてＡ／Ｄ変換器１０９がサンプリングを行うと、色信号を正確に再生することができず、色合いの変化を招く。
　【００１３】
　本発明は上記問題点を解決するためになされたものであって、その目的は、基準クロックと発振クロックとの同期を確実に保つことができるＰＬＬ回路を提供することにある。
　【００１４】
　【課題を解決するための手段】
　上記の目的を達成するため、請求項１の発明は、一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、一定周期の基準クロックに対する発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、チャージポンプ回路の出力に接続され、接地電位または電源電位を比較回路から出力されるクロックに応答して繰り返すチャージポンプ回路の出力を平滑化して電圧制御発振器の制御電圧を得るローパスフィルタとを備える。
　【００１５】
　請求項２の発明は、チャージポンプ回路を、比較回路の出力クロックに基づいて交互にオンオフされる第１及び第２のトランジスタと、定電流を供給するための定電流源と、第１のトランジスタに接続され、かつ、定電流源の定電流に基づいて第１のトランジスタのオン時における駆動電流を流す第１のカレントミラー回路と、第２のトランジスタに接続され、かつ、定電流源の定電流に基づいて第２のトランジスタのオン時における駆動電流を流す第２のカレントミラー回路と、定電流源の定電流に基づいて第１のトランジスタ又は第２のトランジスタのオン時における駆動電流を流すための第１及び第２のカレントミラー回路と、第１及び第２のカレントミラー回路はそれぞれ第１のトランジスタ及び第２のトランジスタに直列に接続されていることとを備えるものとした。
　【００１６】
　請求項３の発明は、一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、一定周期の基準クロックに対する発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給する第１のチャージポンプ回路と、比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給すると共に、第１のチャージポンプ回路よりも出力負荷の駆動能力が高い第２のチャージポンプ回路と、第１及び第２のチャージポンプ回路の出力に接続され、接地電位または電源電位を比較回路から出力されるクロックに応答して繰り返す第１及び第２のチャージポンプ回路の出力を平滑化して電圧制御発振器の制御電圧を得るローパスフィルタと、発振クロックが基準クロックに対して一定の位相差を維持しているか否かを検出するロック検出回路と、ロック検出回路の検出結果に応答し、発振クロックが基準クロックに対して一定の位相差を維持しているときに第１のチャージポンプ回路を選択的に動作させ、発振クロックが基準クロックに対して一定の位相差を維持していないときに第２のチャージポンプ回路を選択的に動作させる選択回路とを備える。
　【００１７】
　請求項４の発明は、一定周期の基準クロックに対して一定の位相差を維持する発振クロックを生成するＰＬＬ回路であって、制御電圧に応じた周波数の発振クロックを出力する電圧制御発振器と、一定周期の基準クロックに対する発振クロックの位相差を取り出し、その位相差に基づくクロックを出力する比較回路と、比較回路から出力されるクロックに応答して接地電位あるいは電源電位の一方を選択し、接地電位の選択で出力から接地側へ一定の電流を引き込み、電源電位の選択で電源側から出力へ一定の電流を供給するチャージポンプ回路と、チャージポンプ回路の出力に接続され、接地電位または電源電位を比較回路から出力されるクロックに応答して繰り返すチャージポンプ回路の出力を平滑化して電圧制御発振器の制御電圧を得るローパスフィルタと、発振クロックが基準クロックに対して一定の位相差を維持しているか否かを検出するロック検出回路と、ロック検出回路が所定の期間を超えて発振クロックのロックを検出できなかったときに、ローパスフィルタの入力又は出力に接地電位または電源電位を供給するスイッチとを備える。
　【００１８】
　請求項５の発明は、基準クロックをコンポジットビデオ信号におけるバーストクロックとした。
　【００１９】
　【発明の実施の形態】
　以下、本発明を具体化した各実施形態を図面に従って説明する。尚、各実施形態において、図９に示した従来のＰＬＬ回路と同じ構成部材については符号を等しくしてその説明を一部省略する。
　【００２０】
（第１実施形態）
　図１は、ＣＭＯＳ構成としたアナログ方式のＰＬＬ回路１０を示す。ＰＬＬ回路１０は、ＥＸＯＲ回路１０１、トライステートバッファ１２、定電流方式のチャージポンプ回路２０、ローパスフィルタ（ＬＰＦ）３０、ＶＣＯ１０７及び１／４分周器１０８を備える。
　【００２１】
　ＥＸＯＲ回路１０１は、基準クロックとしてのデューティ比５０％のバーストクロックＲｃと１／４分周器１０７から出力されるデューティ比５０％の出力クロックＰｃとを入力する。ＮＴＳＣ方式のカラーテレビジョンに対応する場合、バーストクロックＲｃの周波数は３．５８ＭＨｚである。ＥＸＯＲ回路１０１はバーストクロックＲｃの位相と出力クロックＰｃの位相とを比較する位相比較回路として働き、その比較結果に基づくクロックＳ１を出力する。従って、バーストクロックＲｃの位相に対して出力クロックＰｃの位相が９０°進んでいる場合にのみ、クロックＳ１はバーストクロックＲｃの２倍の周波数を持ちデューティ比が５０％になる。
　【００２２】
　トライステートバッファ１２は、ＯＲ回路１３、インバータ１４及びＡＮＤ回路１５からなる。ＯＲ回路１３はコンポジットビデオ信号におけるバーストクロックＲｃの重畳期間を示す制御信号ＲＥを受け、制御信号ＲＥがＬレベルのときＥＸＯＲ回路１０１の出力クロックＳ１をチャージポンプ回路２０に出力する。また、ＯＲ回路１３は制御信号ＲＥがＨレベルのときには出力クロックＳ１を遮断してＨレベルの信号を出力する。
　【００２３】
　ＡＮＤ回路１５はインバータ１４を介して制御信号ＲＥを受け、インバータ１４の出力信号がＨレベル、すなわち、制御信号ＲＥがＬレベルのとき出力クロックＳ１をチャージポンプ回路２０に出力する。また、ＡＮＤ回路１５はインバータ１４の出力信号がＬレベル、すなわち、制御信号ＲＥがＨレベルのときには出力クロックＳ１を遮断し、出力をＬレベルに固定する。
　【００２４】
　チャージポンプ回路２０は、抵抗２１、ｎＭＯＳトランジスタ２２，２４，２７，２８及びｐＭＯＳトランジスタ２３，２５，２６を備える。ｎＭＯＳトランジスタ２２は抵抗２１を介して電源に接続されたドレインと、接地されたソースと、ドレインに接続されたゲートとを備える。本形態において、抵抗２１とｎＭＯＳトランジスタ２２とによって定電流源が構成され、抵抗２１の抵抗値とｎＭＯＳトランジスタ２２のオン抵抗値による抵抗分圧によってｎＭＯＳトランジスタ２２のゲート電圧が設定され、そのゲート電圧によってｎＭＯＳトランジスタ２２は一定電流を流す。
　【００２５】
　ｎＭＯＳトランジスタ２４は接地されたソースと、ｐＭＯＳトランジスタ２３に接続されたドレインと、ｎＭＯＳトランジスタ２２のゲート（ドレイン）に接続されたゲートとを備える。ｎＭＯＳトランジスタ２４はｎＭＯＳトランジスタ２２と共に抵抗２１及びｐＭＯＳトランジスタ２３に対してカレントミラー回路を構成している。従って、ｎＭＯＳトランジスタ２４にはｎＭＯＳトランジスタ２２に流れる一定電流と等しい大きさの電流が流れる。
　【００２６】
　ｐＭＯＳトランジスタ２３は電源に接続されたソースと、ｎＭＯＳトランジスタ２４に接続されたドレインと、そのドレインに接続されたゲートとを備える。ｐＭＯＳトランジスタ２３にはｎＭＯＳトランジスタ２４に流れる電流と等しい電流が流れ、この電流に基づいてｐＭＯＳトランジスタ２３のゲート電圧が設定される。
　【００２７】
　ｐＭＯＳトランジスタ２５，２６及びｎＭＯＳトランジスタ２７，２８は電源及び接地間に直列に接続されている。ｐＭＯＳトランジスタ２５は電源に接続されたソースと、ｐＭＯＳトランジスタ２６に接続されたドレインと、前記ＯＲ回路１３の出力端子に接続されたゲートとを備える。ｎＭＯＳトランジスタ２８は接地されたソースと、ｎＭＯＳトランジスタ２７に接続されたドレインと、前記ＡＮＤ回路１５の出力端子に接続されたゲートとを備える。従って、制御信号ＲＥがＨレベルのとき、すなわち、バーストクロックの期間でないときにはクロックＳ１のレベルに関係なくｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８はオフする。また、制御信号ＲＥがＬレベルのとき、すなわち、バーストクロックの期間であるときにはクロックＳ１のレベルに基づいてｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８がオン／オフする。
　【００２８】
　ｐＭＯＳトランジスタ２６は、ｐＭＯＳトランジスタ２５に接続されたソースと、ＬＰＦ３０に接続されたドレインと、前記ｐＭＯＳトランジスタ２３のゲートに接続されたゲートとを備える。ｐＭＯＳトランジスタ２６はｐＭＯＳトランジスタ２５がオンしているときにのみ、前記ｎＭＯＳトランジスタ２２に流れる一定電流と等しい大きさの電流Ｉｐ１をＬＰＦ３０に供給する。ｎＭＯＳトランジスタ２７はｎＭＯＳトランジスタ２８に接続されたソースと、ＬＰＦ３０に接続されたドレインと、前記ｎＭＯＳトランジスタ２２のゲートに接続されたゲートとを備える。ｎＭＯＳトランジスタ２７はｎＭＯＳトランジスタ２８がオンしているときにのみ、前記ｎＭＯＳトランジスタ２２に流れる一定電流と等しい大きさの電流Ｉｎ１をＬＰＦ３０から取り出す。ｐＭＯＳトランジスタ２６及びｎＭＯＳトランジスタ２７としてはチャネル長変調が発生しないようにチャネル長の大きいものが使用されており、図２に示すように電流Ｉｐ１，Ｉｎ１は接地電位ＶＳＳから電源電位ＶＤＤまでの範囲に渡ってほぼ等しく保たれる。
　【００２９】
　ＬＰＦ３０は抵抗３１及びコンデンサ３２，３３からなる。ＬＰＦ３０のコンデンサ３２，３３は電流Ｉｐ，Ｉｎによって充放電され、制御電圧ＶｔをＶＣＯ１０７に出力する。コンデンサ３２，３３には容量の大きいものが使用されており、コンデンサ５２，５３からのリーク電流に基づく制御電圧Ｖｔの変動を小さくするようにしている。
　【００３０】
　ＶＣＯ１０７は制御電圧Ｖｔの値に応じた周波数の発振クロックＦｖを出力する。ＮＴＳＣ方式のカラーテレビジョンの場合、発振クロックＦｖの周波数はバーストクロックＲｃの周波数の４倍の１４．３１８１８ＭＨｚとなる。
　【００３１】
　１／４分周器１０８は発振クロックＦｖの周波数を４分の１に分周したクロックＰｃをＥＸＯＲ回路１０１に出力する。Ａ／Ｄ変換器１０９は発振クロックＦｖをサンプリングクロックとしてコンポジットビデオ信号ＣＶをサンプリングしてアナログ−デジタル変換を行い、デジタル信号Ｓ２を出力する。
　【００３２】
　さて、上記のように構成されたＰＬＬ回路１０において、ＶＣＯ１０７は温度変化等によって発振クロックＦｖの周波数が変動する。ＶＣＯ１０７から一定周波数の発振クロックＦｖを出力するためには、制御電圧Ｖｔの電圧を温度変化等の影響を打ち消すように変化させなければならない。
　【００３３】
　チャージポンプ回路２０は定電流方式であって、等しい大きさの電流Ｉｐ１，Ｉｎ１によってＬＰＦ３０の充放電を制御する。定電流方式のチャージポンプ回路２０によってＬＰＦ３０が充放電されるとき、ＬＰＦ３０から出力される制御電圧Ｖｔは、チャージポンプ回路２０を動作させるクロックＳ１のデューティ比が５０％のときに一定値を維持する。そして、クロックＳ１のデューティ比が５０％を超えると制御電圧Ｖｔが上昇し、デューティ比が５０％未満になると制御電圧Ｖｔが低下するようになる。従って、制御電圧Ｖｔを別の値に変化させたとしても、ＥＸＯＲ回路１０１の出力クロックＳ１のデューティ比を変化させなくて済み、デューティ比を５０％に保持することができる。すなわち、図３（ｂ）に示すように、制御電圧Ｖｔが電源電位の１／２のとき、クロックＳ１はデューティ比５０％の理想的な状態になる。そして、図３（ａ），（ｃ）に示すように、制御電圧Ｖｔが電源電位の１／２よりも大きいときあるいは小さいときにもクロックＳ１のデューティ比は５０％となる。従って、クロックＰｃの位相はバーストクロックＲｃの位相よりも９０°進んだものとなり、発振クロックＦｖの位相を所望の位相に保持することができる。
　【００３４】
（第２実施形態）
　次に、本発明を具体化した第２実施形態を図４に従って説明する。尚、本実施形態において、図１に示したＰＬＬ回路と同じ構成部材については符号を等しくしてその説明を一部省略する。
　【００３５】
　図４はＣＭＯＳ構成としたアナログ方式のＰＬＬ回路４０を示し、このＰＬＬ回路４０は、チャージポンプ回路４１の構成のみが前記チャージポンプ回路２０の構成と異なっている。
　【００３６】
　すなわち、チャージポンプ回路４１は定電流方式であって、ｐＭＯＳトランジスタ２５，２６，４２，４４、ｎＭＯＳトランジスタ２７，２８，４５及び抵抗４３を備える。ｐＭＯＳトランジスタ４２は電源に接続されたソースと、抵抗４３を介して接地されたドレインと、ドレインに接続されたゲートとを備える。ｐＭＯＳトランジスタ４２のオン抵抗値と抵抗４３の抵抗値とによる抵抗分圧によってｐＭＯＳトランジスタ４２のゲート電圧が設定され、そのゲート電圧によってｐＭＯＳトランジスタ４２は一定電流を流す。
　【００３７】
　ｐＭＯＳトランジスタ４４は電源に接続されたソースと、ｎＭＯＳトランジスタ４５に接続されたドレインと、ｐＭＯＳトランジスタ４２のゲートに接続されたゲートとを備える。ｐＭＯＳトランジスタ４４はｐＭＯＳトランジスタ４２と共にカレントミラー回路を構成している。従って、ｐＭＯＳトランジスタ４４にはｐＭＯＳトランジスタ４２に流れる一定電流と等しい大きさの電流が流れる。
　【００３８】
　ｎＭＯＳトランジスタ４５は接地されたソースと、ｐＭＯＳトランジスタ４４に接続されたドレインと、そのドレインに接続されたゲートとを備える。ｎＭＯＳトランジスタ４５にはｐＭＯＳトランジスタ４４に流れる電流と等しい電流が流れ、この電流に基づいてｎＭＯＳトランジスタ４５のゲート電圧が設定される。
　【００３９】
　ｐＭＯＳトランジスタ２５，２６及びｎＭＯＳトランジスタ２７，２８は、電源及び接地間に直列に接続されている。このｐＭＯＳトランジスタ２５，２６及びｎＭＯＳトランジスタ２７，２８自体は、図１と同一である。そして、ｐＭＯＳトランジスタ４４のゲートがｐＭＯＳトランジスタ２６のゲートに接続され、ｎＭＯＳトランジスタ４５のゲートがｎＭＯＳトランジスタ２７のゲートに接続されてチャージポンプ回路４１が構成されている。
　【００４０】
　以上の構成により、本形態のＰＬＬ回路４０においても、第１の形態と同様の作用及び効果がある。
（第３実施形態）
　次に、本発明を具体化した第３実施形態を図５，図６に従って説明する。尚、本実施形態において、図１に示したＰＬＬ回路と同じ構成部材については符号を等しくしてその説明を一部省略する。
　【００４１】
　図５はＣＭＯＳ構成としたアナログ方式のＰＬＬ回路５０を示す。ＰＬＬ回路５０は、ＥＸＯＲ回路１０１、トライステートバッファ１２、第１及び第２のチャージポンプ回路５１，５２、ＬＰＦ３０、ロック検出器６２、第１及び第２のセレクタ６４，６５、ＶＣＯ１０７及び１／４分周器１０８を備える。
　【００４２】
　ロック検出器６２はバーストクロックＲｃと１／４分周器１０７から出力されるクロックＰｃとに基づいて、クロックＰｃの位相がバーストクロックＲｃの位相に対してほぼ９０°位相差にロックしているか否か、すなわち、発振クロックＦｖがバーストクロックＲｃに同期しているか否かを検出する。
　【００４３】
　選択回路６３はロック検出器６２の検出結果に基づいて第１及び第２のチャージポンプ回路５１，５２のいずれか一方を選択するものである。選択回路６３は前記ＯＲ回路１３の出力端子に接続された第１のセレクタ６４と、前記ＡＮＤ回路１５の出力端子に接続された第２のセレクタ６５とを備える。ロック検出器６２によってクロックＰｃがロック状態にないと判定されると、第１及び第２のセレクタ６４，６５は第２のチャージポンプ回路５２を選択してＯＲ回路１３の出力クロック及びＡＮＤ回路１５の出力クロックを供給する。また、ロック検出器６２によってクロックＰｃがロック状態であると判定されると、第１及び第２のセレクタ６４，６５は第１のチャージポンプ回路５１を選択してＯＲ回路１３の出力クロック及びＡＮＤ回路１５の出力クロックを供給する。
　【００４４】
　第１のチャージポンプ回路５１は定電流方式であって、前記チャージポンプ回路２０と同一の構成である。チャージポンプ回路５１のｐＭＯＳトランジスタ２５のゲートは第１のセレクタ６４の一方の端子に接続されており、ｎＭＯＳトランジスタ２８のゲートは第２のセレクタ６５の一方の端子に接続されている。
　【００４５】
　第２のチャージポンプ回路５２は第１のチャージポンプ回路５１よりも電流駆動能力の高い定電流方式のチャージポンプ回路であって、抵抗５３、ｎＭＯＳトランジスタ５４，５６，５９，６０及びｐＭＯＳトランジスタ５５，５７，５８を備える。この抵抗５３、ｎＭＯＳトランジスタ５４，５６，５９，６０及びｐＭＯＳトランジスタ５５，５７，５８による回路構成そのものは抵抗２１、ｎＭＯＳトランジスタ２２，２４，２７，２８及びｐＭＯＳトランジスタ２３，２５，２６からなる第１のチャージポンプ回路５１と同一である。
　【００４６】
　ｐＭＯＳトランジスタ５８としては電流を流す能力を向上するためにチャネル長の短い多少チャネル長変調を許容したものが使用されており、図６に示すように電流Ｉｐ２は制御電圧Ｖｔの増加に伴って減少するようになっている。また、ｎＭＯＳトランジスタ５９としては電流を流す能力を向上するためにチャネル長の短い多少チャネル長変調を許容したものが使用されており、図６に示すように電流Ｉｎ２は制御電圧Ｖｔの増加に伴って増加するようになっている。
　【００４７】
　次に、上記のように構成されたＰＬＬ回路５０の作用について説明する。今、あるチャネルのコンポジットビデオ信号ＣＶにおけるバーストクロックＲｃに対して発振クロックＦｖが所望の位相差を維持して同期しているとすると、ロック検出器６２によってクロックＰｃがロック状態であると判定される。そのため、第１及び第２のセレクタ６４，６５によって第１のチャージポンプ回路５１が選択され、ＯＲ回路１３の出力クロックがｐＭＯＳトランジスタ２５に供給され、ＡＮＤ回路１５の出力クロックがｎＭＯＳトランジスタ２８に供給される。
　【００４８】
　そして、制御信号ＲＥがＬレベルのとき、すなわち、バーストクロックの期間であるときにはＥＸＯＲ回路１０１のデューティ比５０％の出力クロックＳ１に基づいてｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８が交互にオンオフされる。ｐＭＯＳトランジスタ２５がオンしているとき、ＬＰＦ３０はｐＭＯＳトランジスタ２６を流れる電流Ｉｐ１によって充電される。ｎＭＯＳトランジスタ２８がオンしているとき、ＬＰＦ３０はｎＭＯＳトランジスタ２７を流れる電流Ｉｎ１（＝Ｉｐ１）によって放電される。その結果、ＬＰＦ３０の制御電圧Ｖｔは所定の値で安定する。
　【００４９】
　次に、受信チャネルの切り換え等によってＰＬＬ回路５０へのバーストクロックＲｃの入力が一時的に停止されると、Ｈレベルの制御信号ＲＥによってｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８は共にオフし、ＬＰＦ３０の充放電が行われなくなる。このとき、ＬＰＦ３０からのリークによって制御電圧Ｖｔが低下し、発振クロックＦｖの周波数が低下する。それに伴って１／４分周器１０８から出力されるクロックＰｃの周波数も低下する。
　【００５０】
　一定の時間を経過し、再びバーストクロックＲｃが入力されると、ロック検出器６２によってクロックＰｃがアンロック状態であると判定される。そのため、第１及び第２のセレクタ６４，６５によって第２のチャージポンプ回路５２が選択され、ＯＲ回路１３の出力クロックがｐＭＯＳトランジスタ５７に供給され、ＡＮＤ回路１５の出力クロックがｎＭＯＳトランジスタ６０に供給される。
　【００５１】
　そして、制御信号ＲＥがＬレベルのときにはＥＸＯＲ回路１０１の出力クロックＳ１に基づいてｐＭＯＳトランジスタ５７及びｎＭＯＳトランジスタ６０が交互にオンオフされる。ｐＭＯＳトランジスタ５７がオンしているとき、ＬＰＦ３０はｐＭＯＳトランジスタ５８を流れる電流Ｉｐ２によって充電される。ｎＭＯＳトランジスタ６０がオンしているとき、ＬＰＦ３０はｎＭＯＳトランジスタ５９を流れる電流Ｉｎ２（＝Ｉｐ２）によって放電される。その結果、ＬＰＦ３０の制御電圧Ｖｔは所定の値に対して高速で近づくようになる。
　【００５２】
　制御電圧Ｖｔが所望の値に近づくのに伴って発振クロックＦｖの周波数が目標とする周波数に近づく。同時に、１／４分周器１０８から出力されるクロックＰｃの周波数も目標とする周波数に近づく。
　【００５３】
　クロックＰｃの周波数が目標の周波数に近づき、ロック検出器６２によってクロックＰｃがロック状態になったと判定されると、第１及び第２のセレクタ６４，６５によって第２のチャージポンプ回路５２に代わって第１のチャージポンプ回路５１が選択され、ＯＲ回路１３の出力クロックがｐＭＯＳトランジスタ２５に供給され、ＡＮＤ回路１５の出力クロックがｎＭＯＳトランジスタ２８に供給される。その結果、制御電圧Ｖｔはリンギングを抑制しつつ所定の値に安定する。
　【００５４】
　このように、本形態のＰＬＬ回路５０は、第１のチャージポンプ回路５１と、電流駆動能力の高い第２のチャージポンプ回路５２とを設けるとともに、クロックＰｃの位相がバーストクロックＲｃの位相に対してほぼ９０°位相差にロックしているか否かを検出するロック検出器６２を設けた。そして、クロックＰｃがアンロック状態のときには、第２のチャージポンプ回路５２を選択して電流Ｉｐ２，Ｉｎ２によってＬＰＦ３０の充放電を行い、クロックＰｃがロック状態のときには、第１のチャージポンプ回路５１を選択して電流Ｉｐ１，Ｉｎ１によってＬＰＦ３０の充放電を行うようにした。そのため、受信チャネルの切り換え時等において、ＬＰＦ３０の制御電圧Ｖｔの電圧値を高速で所定の電圧値に引き込むことができ、バーストクロックＲｃに同期した発振クロックＦｖを高速で得ることができる。
　【００５５】
（第４実施形態）
　次に、本発明を具体化した第４実施形態を図７，図８に従って説明する。尚、本実施形態において、図１に示したＰＬＬ回路と同じ構成部材については符号を等しくしてその説明を一部省略する。
　【００５６】
　図７はＣＭＯＳ構成としたアナログ方式のＰＬＬ回路７０を示し、このＰＬＬ回路７０は、前記ＰＬＬ回路１０の構成に加えて、スイッチ７１とロック検出器７２とを設けている。
　【００５７】
　ロック検出器７２はバーストクロックＲｃと１／４分周器１０７から出力されるクロックＰｃとに基づいて、クロックＰｃの位相がバーストクロックＲｃの位相に対して９０°位相差に所定時間以上ロックしていないか否か、すなわち、発振クロックＦｖがバーストクロックＲｃに所定時間以上同期していないか否かを検出する。ロック検出器７２は、クロックＰｃが所定時間以上ロックしていないと判定すると、ワンショットのアンロック検出信号Ｓ３を出力する。
　【００５８】
　スイッチ７１はＬＰＦ３０と接地との間に設けられている。ロック検出器７２からアンロック検出信号Ｓ３が出力されると、スイッチ７１はアンロック検出信号Ｓ３が出力されている期間だけ導通してＬＰＦ３０の出力を接地し、制御電圧Ｖｔの値を強制的に接地電位ＶＳＳに落としてＰＬＬ回路７０をリセットする。スイッチ７１はアンロック検出信号Ｓ３が入力されなくなると、ＬＰＦ３０の出力を接地から切り離す。
　【００５９】
　さて、本形態のＰＬＬ回路７０では定電流方式のチャージポンプ回路２０を用いているが、接地電位ＶＳＳから電源電位ＶＤＤまでの間においてｐＭＯＳトランジスタ２６の電流特性とｎＭＯＳトランジスタ２７の電流特性とを厳密には対称とすることができず、図８に示すように、ｐＭＯＳトランジスタ２６の電流Ｉｐ１がｎＭＯＳトランジスタ２７の電流Ｉｎ１よりも若干大きくなる。
　【００６０】
　このようなＰＬＬ回路７０では受信チャネルの切り換えのようなステップ応答における入力周波数変化に対してクロックＰｃがロックしない場合がある。すなわち、ＬＰＦ３０の制御電圧Ｖｔの電圧は通常Ｉｐ１＝Ｉｎ１となる電圧値Ｖｐにトラップされてしまい、制御電圧Ｖｔの電圧値Ｖ１がロック点であったとしても、ＬＰＦ３０の容量が大きくキャプチャーレンジが狭いために、制御電圧ＶｔがＶｐからＶ１に変位できない。
　【００６１】
　本形態ではステップ応答において、クロックＰｃのアンロック状態が所定時間以上継続すると、ロック検出器７２から出力されるアンロック検出信号Ｓ３に基づいてその期間だけ導通して制御電圧Ｖｔの値を強制的に接地電位ＶＳＳにする。制御電圧Ｖｔの接地電位ＶＳＳへの低下に伴って発振クロックＦｖの周波数が低下し、１／４分周器１０８から出力されるクロックＰｃの周波数が低下する。
　【００６２】
　そして、制御信号ＲＥがＬレベルのときには、バーストクロックＲｃとクロックＰｃとに基づくＥＸＯＲ回路１０１の出力クロックＳ１に基づいてｐＭＯＳトランジスタ２５及びｎＭＯＳトランジスタ２８が交互にオンオフされ、ＬＰＦ３０は電流Ｉｐ１によって充電され、電流Ｉｐ２によって放電される。その結果、制御電圧Ｖｔは接地電位ＶＳＳから上昇し、電圧Ｖ１にてクロックＰｃがロックする。
　【００６３】
　このように、本形態では受信チャネルの切り換えのようなステップ応答において、クロックＰｃのアンロック状態が所定時間以上継続すると、制御電圧Ｖｔの値を強制的に接地電位ＶＳＳにした後、バーストクロックＲｃとクロックＰｃとに基づくＥＸＯＲ回路１０１の出力クロックＳ１に基づいてＬＰＦ３０を充放電させて制御電圧Ｖｔの値を接地電位ＶＳＳから上昇させ、電圧Ｖ１にてクロックＰｃをロックさせて発振クロックＦｖをバーストクロックＲｃに確実に同期させることができる。
　【００６４】
　尚、上記各実施形態に限定されるものではなく、以下のように変更して具体化してもよい。その場合でも同様の作用および効果を得ることができる。第４実施形態のＰＬＬ回路７０では第１実施形態のＰＬＬ回路１０に対してスイッチ７１及びロック検出器７２を設けたが、第２実施形態のＰＬＬ回路４０に対してスイッチ７１及びロック検出器７２を設けてもよい。この場合、ＰＬＬ回路４０のチャージポンプ回路４１では、接地電位ＶＳＳから電源電位ＶＤＤまでの間においてｎＭＯＳトランジスタ２７の電流Ｉｎ１がｐＭＯＳトランジスタ２６の電流Ｉｐ１よりも若干大きくなる。そのため、スイッチ７１は電源ＶＤＤとＬＰＦ３０との間に設け、クロックＰｃのアンロック状態が所定時間以上継続すると、ワンショットのアンロック検出信号Ｓ３が出力されている期間だけスイッチ７１を導通させて制御電圧Ｖｔを強制的に電源電位ＶＤＤにした後、制御電圧Ｖｔを電源電位ＶＤＤから下降させ、所定の電圧にてクロックＰｃをロックさせて発振クロックＦｖをバーストクロックＲｃに同期させればよい。
　【００６５】
　また、上記各実施形態では、コンポジットビデオ信号ＣＶに含まれるバーストクロックＲｃを基準クロックとし、バーストクロックＲｃに同期した発振クロックＦｖを出力するカラーテレビジョン受像機におけるＰＬＬ回路に具体化したが、これに限定されるものではなく、基準クロックとしてバーストクロック以外の任意のクロックに同期した発振クロックを出力するＰＬＬ回路に具体化してもよい。
　【００６６】
　【発明の効果】
　以上詳述したように、請求項１〜５の本発明によれば、基準クロックと発振クロックとの同期を確実に保つことができる。
　【００６７】
　請求項３の発明によれば、基準クロックに同期した発振クロックを高速で得ることができる。請求項４の発明によれば、ステップ応答において、発振クロックを基準クロックに確実に同期させることができる。
【図面の簡単な説明】
　【図１】第１実施形態のＰＬＬ回路を示す回路図
　【図２】チャージポンプ回路の電流特性を示す線図
　【図３】作用を示す各波形図
　【図４】第２実施形態のＰＬＬ回路を示す回路図
　【図５】第３実施形態のＰＬＬ回路を示す回路図
　【図６】チャージポンプ回路の電流特性を示す線図
　【図７】第４実施形態のＰＬＬ回路を示す回路図
　【図８】チャージポンプ回路の電流特性を示す線図
　【図９】従来例のＰＬＬ回路を示す回路図
　【図１０】作用を示す各波形図
　【図１１】従来例の問題点を示す波形図
　【符号の説明】
　２０　チャージポンプ回路
　２３，２６　第２のカレントミラー回路を構成するｐＭＯＳトランジスタ
　２４，２７　第１のカレントミラー回路を構成するｎＭＯＳトランジスタ
　２５　第２のトランジスタとしてのｐＭＯＳトランジスタ
　２８　第１のトランジスタとしてのｎＭＯＳトランジスタ
　３０　ローパスフィルタ（ＬＰＦ）
　５１　第１のチャージポンプ回路
　５２　第２のチャージポンプ回路
　６２，７２　ロック検出回路
　６３　選択回路
　７１　スイッチ
　１０１　比較回路としてのＥＸＯＲ回路
　１０７　電圧制御発振器（ＶＣＯ）
　Ｆｖ　発振クロック
　Ｒｃ　基準クロックとしてのバーストクロック
　Ｖｔ　制御電圧