【手続補正書】
【提出日】平成27年9月28日(2015.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超小型電子パッケージであって、
面と該面上の複数の素子コンタクトとを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の基板コンタクトの組を有する、基板と、
前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続させるように構成される、前記基板の前記第２の表面上の複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、前記端子は、平行な第３のグリッド及び第４のグリッド内の場所に配置されかつ第２の情報を運ぶように構成された第２の端子を含み、該第２の情報は、前記第１の端子によって運ばれる情報以外の情報であり、該第２の情報は、データ信号を含み、前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離する、複数の端子と、
を備え、
前記第１の端子は、信号割当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、アドレス情報を運ぶように構成された該第１のグリッドの該第１の端子の信号割り当てのような、前記第２のグリッド内の前記第１の端子の信号割当てと、前記軸に関して対称であり、当該第１の端子のそれぞれは、当該第１の端子に関し、前記軸に関して対称な位置における前記第２のグリッドの前記第１の端子のうちの対応する端子と同じアドレス情報を運ぶように構成される、超小型電子パッケージ。
【請求項２】
前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
【請求項３】
前記第１のグリッド及び前記第２のグリッド内の端子の列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在し、前記軸は、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから、前記第１のグリッド及び前記第２のグリッド内の前記端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離である、請求項１に記載の超小型電子パッケージ。
【請求項４】
前記第１のグリッド及び前記第２のグリッドのそれぞれは、前記第１の端子の平行な第１の列及び第２の列を含む、請求項１に記載の超小型電子パッケージ。
【請求項５】
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項１に記載の超小型電子パッケージ。
【請求項６】
前記第２の端子の或る部分は第５のグリッド内に配置され、前記第２の端子の別の部分は第６のグリッド内に配置され、前記第５のグリッド及び前記第６のグリッド内の端子の列は、互いに平行であり、前記第１の端子及び前記第２の端子内の端子列が延在する第１の方向を横切る第２の方向に延在し、
前記第５のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２のグリッドとの間の軸について対称であり、前記第６のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２のグリッドとの間の前記軸に関して対称であり、前記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にある、請求項１に記載の超小型電子パッケージ。
【請求項７】
前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
前記超小型電子パッケージは、面と該面上の複数の素子コンタクトとを有する第２の超小型電子素子を更に備え、該第２の超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化し、
前記基板は、前記第２の超小型電子素子の素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の基板コンタクトの第２の組を有し、前記端子は、基板コンタクトの前記第２の組に電気的に接続され、
前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
【請求項８】
前記第１のグリッドの前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２のグリッドの前記第１の端子は、前記第２の超小型電子素子に電気的に接続される、請求項７に記載の超小型電子パッケージ。
【請求項９】
前記第１のグリッド及び前記第２のグリッドの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続される、請求項８に記載の超小型電子パッケージ。
【請求項１０】
前記第１のグリッドの前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２の超小型電子素子には電気的に接続されず、前記第２のグリッドの前記第１の端子は、前記第２の超小型電子素子に電気的に接続され、前記第１の超小型電子素子には電気的に接続されない、請求項７に記載の超小型電子パッケージ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
本発明は、超小型電子パッケージ及び超小型電子パッケージを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子パッケージであって、
面及び該面において露出する複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶アレイ機能を有する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面において露出する基板コンタクトの組を有する、基板と、
該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続させるように構成される、前記第２の表面において露出する複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、複数の第１の端子を含み、前記第１の端子は、理論的軸の第１の側に配置された前記第１の端子の第１の組と、前記第１の側と反対側の前記軸の第２の側に配置された前記第１の端子の第２の組とを含み、前記第１の組及び前記第２の組のそれぞれは、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項２）
前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子パッケージ。
（請求項３）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項４）
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項５）
請求項３に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
（請求項６）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子パッケージ。
（請求項７）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項８）
前記素子コンタクトは、前記超小型電子素子の前面において露出する再分配コンタクトを含み、各再分配コンタクトは、トレース又はビアの少なくとも一方を通して前記超小型電子素子のコンタクトパッドに電気的に接続される、請求項１に記載の超小型電子パッケージ。
（請求項９）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッド内の端子の列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在し、前記軸は、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから、前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離である、請求項１に記載の超小型電子パッケージ。
（請求項１０）
少なくともいくつかの第１の端子を含む特定の列の大部分の端子の中心を通って延在する列軸は、前記特定の列の端子の１つ又は複数の端子の中心を通って延在しない、請求項１に記載の超小型電子パッケージ。
（請求項１１）
前記列軸は、前記列の中央に置かれない前記１つ又は複数の端子の少なくとも１つの端子を通って延在しない、請求項１０に記載の超小型電子パッケージ。
（請求項１２）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞれは、前記第１の端子の平行な第１の列及び第２の列を含む、請求項１に記載の超小型電子パッケージ。
（請求項１３）
前記第１のグリッド又は前記第２のグリッドの少なくとも一方のグリッドは、前記少なくとも一方のグリッドの平行な前記第１の列と前記第２の列との間に少なくとも１つの端子を含む、請求項１２に記載の超小型電子パッケージ。
（請求項１４）
前記端子は第２の端子を含み、前記第２の端子の少なくともいくつかは、アドレス情報以外の情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項１５）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１６）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の少なくともいくつかは、前記第１のグリッド及び前記第２のグリッド内に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１７）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の１つの部分は第３のグリッド内に配置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに平行であり、また、前記第１のグリッド及び前記第２のグリッド内の端子の列に平行であり、
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項１４に記載の超小型電子パッケージ。
（請求項１８）
前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離する、請求項１７に記載の超小型電子パッケージ。
（請求項１９）
前記第２の端子の或る部分は第５のグリッド内に配置され、前記第２の端子の別の部分は第６のグリッド内に配置され、前記第５のグリッド及び前記第６のグリッド内の端子の列は、互いに平行であり、前記第１の端子及び第２の端子の端子列が延在する第１の方向を横切る第２の方向に延在し、
前記第５のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２のグリッドとの間の軸について対称であり、前記第６のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２のグリッドとの間の軸について対称であり、前記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にある、請求項１７に記載の超小型電子パッケージ。
（請求項２０）
請求項１に記載の超小型電子パッケージであって、該パッケージの外部にある前記少なくとも１つの構成要素は回路パネルである、請求項１に記載の超小型電子パッケージ。
（請求項２１）
前記基板の前記第１の表面に向く表面を有するバッファチップを更に備え、前記バッファチップは、前記第１の組及び前記第２の組の少なくとも一方の組の前記第１の端子に電気的に接続され、前記バッファチップは、前記第１の端子で受信された前記アドレス情報の少なくとも一部を再生し、前記再生されたアドレス情報を前記超小型電子素子に出力するように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２２）
請求項１に記載の超小型電子パッケージであって、前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
該超小型電子パッケージは、面及び該面において露出する複数の素子コンタクトを有する第２の超小型電子素子を更に備え、前記第２の超小型電子素子はメモリ記憶アレイ機能を有し、
前記基板は、前記第２の超小型電子素子の素子コンタクトに向きかつ該第２の超小型電子素子の該素子コンタクトに接合される、前記第１の表面において露出する基板コンタクトの第２の組を有し、前記端子は、基板コンタクトの前記第２の組に電気的に接続され、
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも一方の超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２３）
前記第１の超小型電子素子及び第２の超小型電子素子の前記面は、前記基板の前記第１の表面に平行な単一平面内に配置される、請求項２２に記載の超小型電子パッケージ。
（請求項２４）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続される、請求項２２に記載の超小型電子パッケージ。
（請求項２５）
前記第１の組及び前記第２の組の前記第１の端子は、前記第１の超小型電子素子及び第２の超小型電子素子のそれぞれに電気的に接続される、請求項２４に記載の超小型電子パッケージ。
（請求項２６）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２の超小型電子素子に電気的に接続されず、前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続され、前記第１の超小型電子素子に電気的に接続されない、請求項２２に記載の超小型電子パッケージ。
（請求項２７）
前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２８）
前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２９）
超小型電子パッケージであって、
面及び該面上の複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の１組の基板コンタクトを有する、基板と、
該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続させるために構成される前記第２の表面上の複数の端子であって、前記端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
を備え、
前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項３０）
請求項２９に記載の超小型電子パッケージであって、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の少なくとも３／４を運ぶように構成される、請求項２９に記載の超小型電子パッケージ。