(57)【要約】【課題】選択トランジスタの安定した特性が得られる半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、下地層と、積層体と、半導体ボディと、電荷蓄積部と、を備えている。前記積層体は、前記下地層上に設けられている。前記積層体は、空隙を介して積層された複数の電極層と、前記複数の電極層の積層方向に積層された複数の選択ゲート層と、前記積層方向で隣り合う選択ゲート層の間に設けられた絶縁層と、を有する。前記半導体ボディは、前記積層体内を前記積層方向に延びている。前記電荷蓄積部は、前記半導体ボディと前記電極層との間に設けられている。【選択図】図２
2018160612.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層上に設けられた積層体であって、空隙を介して積層された複数の電極層と、前記複数の電極層の積層方向に積層された複数の選択ゲート層と、前記積層方向で隣り合う選択ゲート層の間に設けられた絶縁層と、を有する積層体と、
前記積層体内を前記積層方向に延びる半導体ボディと、
前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
を備えた半導体装置。
【請求項２】
前記複数の選択ゲート層は、
前記複数の電極層のうちの最上層の電極層よりも上に設けられ、前記絶縁層を介して前記積層方向で隣り合う複数のドレイン側選択ゲートを有する請求項１記載の半導体装置。
【請求項３】
前記積層体を複数のブロックに分離し、前記空隙とつながったスリットにおける、前記複数のドレイン側選択ゲートおよび前記絶縁層が積層された部分の側壁に設けられた側壁膜をさらに備えた請求項２記載の半導体装置。
【請求項４】
下地層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
前記積層体を複数のブロックに分離するスリットを形成する工程と、
前記スリット内にカバー膜を形成する工程であって、前記カバー膜の上端を少なくとも上から２層目の第１層の上面以下の高さに位置させる工程と、
前記カバー膜よりも上の前記スリットの側面に側壁膜を形成する工程と、
前記側壁膜を残しつつ前記カバー膜を除去または前記上端を後退させた後、前記スリット側の端部が前記側壁膜および前記カバー膜で覆われていない第２層を前記スリットを通じたエッチングにより除去し、前記第２層が除去された部分に空隙を形成する工程と、
前記空隙を残しつつ、前記スリットの上端を塞ぐ封止膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項５】
下地層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
前記積層体を複数のブロックに分離するスリットを形成する工程と、
前記スリットのボトム上に、少なくとも、最下層の第１層と前記下地層との間の最下層の第２層の側方を覆う高さまでカバー膜を形成する工程と、
前記カバー膜を形成した後、前記スリットを通じたエッチングにより、前記複数の第２層のうち前記カバー膜の上端よりも上方に位置する第２層を除去し、前記第２層が除去された部分に空隙を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元メモリデバイスにおいて、積層方向で隣り合う電極層の間を空隙にした構造が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２５１７号公報
【特許文献２】特開２００９−２２４４６５号公報
【特許文献３】特開２０１０−１４７１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、選択トランジスタの安定した特性が得られる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、下地層と、積層体と、半導体ボディと、電荷蓄積部と、を備えている。前記積層体は、前記下地層上に設けられている。前記積層体は、空隙を介して積層された複数の電極層と、前記複数の電極層の積層方向に積層された複数の選択ゲート層と、前記積層方向で隣り合う選択ゲート層の間に設けられた絶縁層と、を有する。前記半導体ボディは、前記積層体内を前記積層方向に延びている。前記電荷蓄積部は、前記半導体ボディと前記電極層との間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式断面図。
【図３】（ａ）は図２におけるＡ部の拡大図であり、（ｂ）は図２におけるＢ部の拡大図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の模式断面図。
【図１５】実施形態の半導体装置の模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体装置の製造方法を示す模式断面図。
【図１９】実施形態の半導体装置の製造方法を示す模式断面図。
【図２０】実施形態の半導体装置の製造方法を示す模式断面図。
【図２１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２２】実施形態の半導体装置の製造方法を示す模式断面図。
【図２３】実施形態の半導体装置の製造方法を示す模式断面図。
【図２４】実施形態の半導体装置の製造方法を示す模式断面図。
【図２５】実施形態の半導体装置の製造方法を示す模式断面図。
【図２６】実施形態の半導体装置の製造方法を示す模式断面図。
【図２７】実施形態の半導体装置の製造方法を示す模式断面図。
【図２８】実施形態の半導体装置の製造方法を示す模式断面図。
【図２９】実施形態の半導体装置の製造方法を示す模式断面図。
【図３０】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【図３１】（ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図。
【図３２】実施形態の半導体装置の模式断面図。
【図３３】実施形態の半導体装置の模式断面図。
【図３４】実施形態の半導体装置の模式断面図。
【図３５】図４〜図１３に表される各要素材料の組み合わせ例を表す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態のメモリセルアレイの模式斜視図である。
図２は、実施形態のメモリセルアレイの模式断面図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。図２のＹ方向およびＺ方向は、それぞれ、図１のＹ方向およびＺ方向に対応する。
【００１１】
メモリセルアレイは、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
【００１２】
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
【００１３】
分離部６０は、積層体１００をＹ方向に複数のブロック（またはフィンガー部）に分離している。
【００１４】
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
【００１５】
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
【００１６】
ソース層ＳＬは、基板１０上に絶縁層１１を介して設けられている。基板１０は、例えばシリコン基板である。また、絶縁層１１中に配線や回路が設けられていてもよい。ソース層ＳＬは、例えば、不純物がドープされた半導体層（半導体領域）と、この半導体層と絶縁層１１との間に設けられた金属を含む層とを有する。
【００１７】
図２に示すように、半導体ボディ２０の下端部は、下地層としてのソース層ＳＬの半導体層に接している。または、積層体１００と基板１０との間にソース層ＳＬを設けずに、半導体ボディ２０の下端部が、下地層としての基板１０に接していてもよい。
【００１８】
ソース層ＳＬ上に、積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の導電層７０を有する。最上層の導電層７０上に絶縁層４２が設けられている。
【００１９】
それぞれの導電層７０は、同じ材料の、略同じ厚さをもつ層である。導電層７０は、例えば、不純物がドープされた多結晶シリコンまたは金属を主成分に含む層である。
【００２０】
複数の導電層７０のうち、少なくとも最上層の導電層７０はドレイン側選択トランジスタＳＴＤ（図１）のドレイン側選択ゲート（上側選択ゲート層）ＳＧＤであり、少なくとも最下層の導電層７０はソース側選択トランジスタＳＴＳ（図１）のソース側選択ゲート（下側選択ゲート層）ＳＧＳである。
【００２１】
例えば、最上層の導電層７０を含む上層側の３層の導電層７０がドレイン側選択ゲートＳＧＤである。ソース側選択ゲートＳＧＳも複数設けられている。
【００２２】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとの間の複数の導電層７０は、メモリセルＭＣ（図１）の制御ゲートとして機能する電極層（ワードライン）ＷＬである。
【００２３】
複数の電極層ＷＬのうちの最上層の電極層ＷＬと、複数のドレイン側選択ゲートＳＧＤのうちの最下層のドレイン側選択ゲートＳＧＤとの間の少なくとも１層の導電層７０は、ダミー電極層ＤＷＬにすることができる。ダミー電極層ＤＷＬは、メモリセルＭＣの制御ゲートとしては使われない。
【００２４】
複数の電極層ＷＬのうちの最下層の電極層ＷＬと、複数のソース側選択ゲートＳＧＳのうちの最上層のソース側選択ゲートＳＧＤとの間の少なくとも１層の導電層７０も、ダミー電極層ＤＷＬにすることができる。
【００２５】
電極層ＷＬおよびダミー電極層ＤＷＬは、複数のドレイン側選択ゲートＳＧＤの間、および複数のソース側選択ゲートＳＧＳの間には設けられていない。
【００２６】
積層方向（Ｚ方向）で隣り合う電極層ＷＬどうしの間には空隙（エアギャップ）４５が設けられている。空隙４５を介して複数の電極層ＷＬがＺ方向に積層されている。空隙４５は、最上層の電極層ＷＬと、ダミー電極層ＤＷＬとの間にも設けられている。
【００２７】
積層方向で隣り合うドレイン側選択ゲートＳＧＤどうしの間には絶縁層７２が設けられている。ドレイン側選択ゲートＳＧＤどうしの間にボイドやシームを形成することなく、絶縁層７２が設けられている。
【００２８】
絶縁層７２は、例えばボロンまたはリンを含むシリコン酸化層、またはシリコン酸化膜である。または、絶縁層７２は、シリコン窒化層である。
【００２９】
絶縁層７２は、最下層のドレイン側選択ゲートＳＧＤとダミー電極層ＤＷＬとの間に設けられる場合もある。また、絶縁層７２は、複数のダミー電極層ＤＷＬどうしの間に設けられる場合もある。絶縁層７２は、電極層ＷＬどうしの間には設けられない。
【００３０】
図２に示す例では、積層方向で隣り合うソース側選択ゲートＳＧＳどうしの間にも空隙４５が設けられている。最下層の電極層ＷＬ（またはダミー電極層ＤＷＬ）と、最上層のソース側選択ゲートＳＧＳとの間にも空隙４５が設けられている。ソース層ＳＬと、最下層のソース側選択ゲートＳＧＳとの間にも空隙４５が設けられている。
【００３１】
図３（ａ）は図２におけるＡ部の拡大図であり、図３（ｂ）は図２におけるＢ部の拡大図である。図３（ａ）はドレイン側選択トランジスタＳＴＤの断面を表し、図３（ｂ）はメモリセルＭＣの断面を表す。なお、ソース側選択トランジスタＳＴＳは、図３（ｂ）と同様の断面構造である。
【００３２】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
【００３３】
半導体ボディ２０は、積層体１００内をＺ方向に連続して延びるパイプ状に形成されている。コア膜５０は、そのパイプ状の半導体ボディ２０の内側に設けられている。
【００３４】
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続している。図２に示すように、半導体ボディ２０の下端部はソース層ＳＬに接している。
【００３５】
メモリ膜３０は、積層体１００と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。
【００３６】
図３（ａ）および（ｂ）に示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と導電層７０（電極層ＷＬ、ダミー電極層ＤＷＬ、選択ゲートＳＧＤ、ＳＧＳ）との間に設けられている。
【００３７】
図３（ｂ）に示すように、半導体ボディ２０、メモリ膜３０、および電極層ＷＬは、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層ＷＬが囲んだ縦型トランジスタ構造を有する。
【００３８】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層ＷＬはコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３９】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４０】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００４１】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００４２】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層ＷＬへ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層ＷＬから柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００４３】
ブロック絶縁膜３３は、例えばシリコン酸化膜を含む。または、ブロック絶縁膜３３は、シリコン酸化膜と金属酸化膜（例えばアルミニウム酸化膜）との積層膜であってもよい。この場合、シリコン酸化膜は電荷蓄積膜３２と金属酸化膜との間に設けられ、金属酸化膜はシリコン酸化膜と電極層ＷＬとの間に設けることができる。
【００４４】
図３（ａ）に示すように、半導体ボディ２０、メモリ膜３０、およびドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤは、半導体ボディ２０の周囲を、メモリ膜３０を介して、ドレイン側選択ゲートＳＧＤが囲んだ縦型トランジスタ構造を有する。ドレイン側選択ゲートＳＧＤと半導体ボディ２０との間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。
【００４５】
ソース側選択トランジスタＳＴＳも、ドレイン側選択トランジスタＳＴＤと同様に構成される。すなわち、ソース側選択トランジスタＳＴＳは、半導体ボディ２０の周囲を、メモリ膜３０を介して、ソース側選択ゲートＳＧＳが囲んだ縦型トランジスタ構造を有する。ソース側選択ゲートＳＧＳと半導体ボディ２０との間のメモリ膜３０は、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。
【００４６】
図１に示すように、積層体１００の上層部にドレイン側選択トランジスタＳＴＤが設けられ、積層体１００の下層部にソース側選択トランジスタＳＴＳが設けられている。
【００４７】
半導体ボディ２０を通じて直列接続された複数のドレイン側選択トランジスタＳＴＤが設けられている。また、半導体ボディ２０を通じて直列接続された複数のソース側選択トランジスタＳＴＳが設けられている。複数のドレイン側選択トランジスタＳＴＤの複数のドレイン側選択ゲートＳＧＤには同じゲート電位が与えられ、複数のソース側選択トランジスタＳＴＳの複数のソース側選択ゲートＳＧＳには同じゲート電位が与えられる。
【００４８】
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。ドレイン側選択トランジスタＳＴＤとメモリセルＭＣとの間に、前述したダミー電極層ＤＷＬを制御ゲートにもつダミーセルが設けられている。ソース側選択トランジスタＳＴＳとメモリセルＭＣとの間にもダミーセルが設けられる場合がある。ダミーセルは、データ記憶の機能を担わない。
【００４９】
複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００５０】
次に、図２を参照して、分離部６０について説明する。
【００５１】
分離部６０は、積層体１００をＹ方向に複数のブロックに分離するスリットＳＴを有する。後述するように、積層体１００上にキャップ層（絶縁層）４３を形成した後、例えばＲＩＥ（reactive ion etching）法でスリットＳＴが形成される。スリットＳＴは、キャップ層４３および積層体１００を貫通し、ソース層ＳＬに達する。スリットＳＴの幅は、積層方向で隣り合う導電層７０間の距離よりも広い。
【００５２】
図２に示す例では、スリットＳＴ内に膜材料は埋め込まれず、スリットＳＴ内にＺ方向に延びる空間が確保されている。そのスリットＳＴ内の空間に、導電層７０間の空隙４５がつながっている。すなわち、空隙４５におけるスリットＳＴ側の端部が膜で塞がれていない。空隙４５を介して積層方向で隣り合う導電層７０のスリットＳＴ側の端部どうしをつなぐような膜が形成されていない。
【００５３】
複数のドレイン側選択ゲートＳＧＤおよび絶縁層７２が積層された部分のスリットＳＴの側壁には側壁膜６２が設けられている。スリットＳＴにおけるＹ方向に対向する一対の側壁のそれぞれに側壁膜６２が設けられ、それら一対の側壁膜６２の間に空間が形成されている。
【００５４】
図２に示す例では、複数のドレイン側選択ゲートＳＧＤのスリットＳＴ側の端部、および絶縁層７２のスリットＳＴ側の端部が側壁膜６２で覆われている。
【００５５】
側壁膜６２の下端は、ドレイン側選択ゲートＳＧＤと電極層ＷＬとの間のダミー電極層ＤＷＬが形成された領域付近に位置する。
【００５６】
側壁膜６２の上端は、積層体１００の上面よりも上方、且つキャップ層４３の上面よりも下方の高さに位置する。
【００５７】
絶縁層７２は側壁膜６２に対してエッチング選択性をもつ。図３５を参照して後述するが、例えば、絶縁層７２は熱ＣＶＤ（chemical vapor deposition）法で形成されたシリコン窒化層（熱ＳｉＮ層）であり、側壁膜６２はLTO(low temperature oxide)法で形成されたシリコン酸化膜（LTO膜）である。または、絶縁層７２はＢＳＧ（boron silicate glass）層またはＰＳＧ（phosphorus silicate glass）層であり、側壁膜６２はLTO膜またはプラズマＣＶＤ法で形成されたシリコン窒化膜（プラズマＳｉＮ膜）である。または、絶縁層７２はＳｉＯ２膜であり、側壁膜６２はプラズマＳｉＮ膜、ＳｉＣ膜、またはＳｉＣＯ膜である。
【００５８】
キャップ層４３上に封止膜４４が設けられている。封止膜４４の一部はスリットＳＴ内にも入り込み、スリットＳＴの上端を塞いでいる。封止膜４４を形成するとき、側壁膜６２が封止膜４４のスリットＳＴ内への進入の障害となり、封止膜４４は側壁膜６２の上端付近で堰き止められるように形成される。したがって、封止膜４４は、側壁膜６２の上端付近でスリットＳＴの上端を塞いでいる。
【００５９】
メモリセルＭＣの密度を高くするには電極層ＷＬの積層数の増大が求められる。一方、積層体１００の加工を容易にする観点からは積層体１００全体の厚さの増大は抑えることが望ましい。そのため、電極層ＷＬの積層数の増大にともない、積層方向で隣り合う電極層ＷＬの間隔の狭小化も求められる。そのような電極層ＷＬ間の狭小化は、電極層ＷＬ間の絶縁破壊や、電極層ＷＬ間の容量結合に起因したメモリセルＭＣ間の干渉（しきい値電圧の変動など）を引き起こしやすくする。
【００６０】
実施形態によれば、図２、図３（ｂ）に示すように、積層方向で隣り合うメモリセルＭＣの電極層ＷＬの間に、空隙４５が形成されている。このため、隣接電極層ＷＬ間の耐圧を向上できる。さらに、隣接電極層ＷＬ間の容量を低減でき、隣接メモリセルＭＣ間の干渉を抑制できる。
【００６１】
複数のドレイン側選択ゲートＳＧＤの間には空隙ではなく絶縁層７２が設けられている。後述するように、積層体１００を形成するときに最下層から順に成膜された複数の絶縁層７２のうち、空隙４５にすべきレイヤーの絶縁層７２はスリットＳＴを通じたエッチングにより除去され、側壁膜６２で保護された部分の絶縁層７２は残される。積層体１００において部分的に絶縁層７２を残すことで、積層体１００の強度を高くすることができる。複数のドレイン側選択ゲートＳＧＤには同じゲート電位が印加されるので、積層方向で隣り合うドレイン側選択ゲートＳＧＤ間には高電界がかからず、セル間干渉のような問題も生じない。
【００６２】
空隙４５を介して積層された複数の導電層７０は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の導電層７０は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、導電層７０間の空隙４５が保たれる。
【００６３】
絶縁層７２は、導電層７０間の空隙に絶縁膜が入り込んで形成されたものではなく、積層体１００の形成時に下から順に積み上げて成膜された層である。そのため、前者の場合に比べて、ボイドやシームのない所定膜厚の絶縁層７２をドレイン側選択ゲートＳＧＤの間に介在させることができる。これは、ドレイン側選択トランジスタＳＴＤのしきい値電圧のばらつきを抑制する。
【００６４】
封止膜４４は絶縁膜であり、例えばプラズマＣＶＤ法で形成されたシリコン酸化膜である。その封止膜４４は、側壁膜６２よりも下方のスリットＳＴ内に入り込んで、空隙４５のスリットＳＴ側の端部を閉塞してもよい。その場合、積層方向で隣り合う電極層ＷＬ間の間隔が狭くなると、空隙４５の端部に形成された絶縁膜表面に沿った電極層ＷＬ間の沿面距離も短くなり、電極層ＷＬのスリットＳＴ側の端部で耐圧を低下させる可能性がある。
【００６５】
図２に示す例のように、空隙４５のスリットＳＴ側の端部に膜が形成されない、すなわち、積層方向で隣り合う電極層ＷＬどうしがスリットＳＴ側の端部で膜を通じてつながっていない構造の場合には、隣接する電極層ＷＬ間の高い耐圧確保が可能となる。
【００６６】
次に、図４〜図１３を参照して、図２に示すメモリセルアレイの製造方法について説明する。図４〜図１３の断面は、図２の断面に対応する。
【００６７】
図４に示すように、基板１０上に絶縁層１１が形成され、絶縁層１１上にソース層ＳＬが形成される。
【００６８】
ソース層ＳＬ上に積層体１００が形成される。ソース層ＳＬ上に、絶縁層（第２層）７２と、導電層（第１層）７０とが交互に積層される。絶縁層７２と導電層７０とを交互に積層する工程が繰り返され、ソース層ＳＬ上に複数の絶縁層７２と複数の導電層７０が形成される。最上層の導電層７０上に絶縁層４２が形成される。
【００６９】
図５に示すように、積層体１００に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスク層を用いたＲＩＥ法で形成される。メモリホールＭＨは、積層体１００を貫通して、ソース層ＳＬに達する。
【００７０】
メモリホールＭＨ内には、図６に示すように、柱状部ＣＬが形成される。メモリホールＭＨ内に、メモリ膜３０、半導体ボディ２０、およびコア膜５０が順に形成される。半導体ボディ２０の下端部はソース層ＳＬに接する。
【００７１】
柱状部ＣＬを形成した後、積層体１００上にキャップ層４３が形成される。キャップ層４３は柱状部ＣＬの上端を覆う。
【００７２】
そして、図７に示すように、キャップ層４３および積層体１００にスリットＳＴが形成される。スリットＳＴは、図示しないマスク層を用いたＲＩＥ法で形成される。スリットＳＴは、キャップ層４３および積層体１００を貫通して、ソース層ＳＬに達する。
【００７３】
スリットＳＴ内には、図８に示すように、カバー膜（または犠牲膜）６１が埋め込まれる。カバー膜６１は、キャップ層４３上にも形成される。
【００７４】
そのカバー膜６１をＲＩＥ法によりエッチバックして、図９に示すように、スリットＳＴ内のカバー膜６１の上端を後退させる。キャップ層４３上のカバー膜６１は除去される。
【００７５】
複数のドレイン側選択ゲートＳＧＤの間の絶縁層７２におけるスリットＳＴ側の端部がスリットＳＴに露出するように、カバー膜６１の上端を後退させる。図９には、複数（例えば３層）のドレイン側選択ゲートＳＧＤが積層された部分よりも下方のダミー電極層ＤＷＬが積層されている領域まで、カバー膜６１の上端が後退した例を示す。カバー膜６１の上端は、メモリセルＭＣの電極層ＷＬが積層された領域までは後退させない。電極層ＷＬ間の絶縁層７２のスリットＳＴ側の端部は、カバー膜６１で覆われ、スリットＳＴに露出しないようにする。
【００７６】
その後、図１０に示すように、カバー膜６１上のスリットＳＴ内に、側壁膜６２を形成する。側壁膜６２は、キャップ層４３の上面、スリットＳＴの側壁、およびカバー膜６１の上面に沿ってコンフォーマルに形成される。側壁膜６２の内側に空間が残される。
【００７７】
側壁膜６２をＲＩＥ法によりエッチバックして、カバー膜６１の上面上に形成された側壁膜６２を除去する。図１１に示すように、カバー膜６１の上面が、その上のスリットＳＴ内空間に露出する。側壁膜６２の上端は、例えばキャップ層４３の側方の高さまで後退する。
【００７８】
その後、カバー膜６１をエッチングして除去する。図１２に示すように、側壁膜６２は残される。側壁膜６２は、複数のドレイン側選択ゲートＳＧＤのスリットＳＴ側の端部、ドレイン側選択ゲートＳＧＤの間の絶縁層７２のスリットＳＴ側の端部を覆っている。また、図１２に示す例では、側壁膜６２は、最下層のドレイン側選択ゲートＳＧＤとダミー電極層ＤＷＬとの間の絶縁層７２のスリットＳＴ側の端部、およびそのダミー電極層ＤＷＬのスリットＳＴ側の端部も覆っている。
【００７９】
そして、スリットＳＴを通じたエッチングにより、スリットＳＴ側の端部が側壁膜６２で覆われていない絶縁層７２を除去する。スリットＳＴに露出している端部から絶縁層７２のエッチングが進行していく。
【００８０】
この絶縁層７２のエッチングにより、図１３に示すように、複数の電極層ＷＬの間に空隙４５が形成される。空隙４５は、複数のソース側選択ゲートＳＧＳの間、最下層のソース側選択ゲートＳＧＳとソース層ＳＬとの間、最下層の電極層ＷＬ（またはダミー電極層ＤＷＬ）と最上層のソース側選択ゲートＳＧＳとの間、最上層の電極層ＷＬとダミー電極層ＤＷＬとの間にも形成される。
【００８１】
側壁膜６２によってスリットＳＴと遮断されている上層側の絶縁層７２はエッチングされずに残る。複数のドレイン側選択ゲートＳＧＤの間の絶縁層７２、および最下層のドレイン側選択ゲートＳＧＤとダミー電極層ＤＷＬとの間の絶縁層７２は、エッチングされずに残る。
【００８２】
この後、図２に示すように、キャップ層４３上に封止膜４４を形成する。封止膜４４の一部はスリットＳＴの上端付近の側壁にも形成され、側壁膜６２の上端で堰き止められるようにして、スリットＳＴの上端を塞ぐ。
【００８３】
封止膜４４がスリットＳＴの上端を塞ぐ位置が、封止膜４４の上面側に近づいてしまうと、後工程の例えばＣＭＰ（chemical mechanical polishing）工程のときに、封止膜４４におけるスリットＳＴの上方の部分にクラックが入りやすくなる。そのクラックは、薬液、スラリーなどがスリットＳＴ内に入り込む経路となってしまう。
【００８４】
上記クラックを発生させないために、封止膜４４がスリットＳＴの上端を塞ぐ位置は、キャップ層４３の上面以下の高さにすることが望ましい。
【００８５】
ここで、比較例として、側壁膜６２を設けずに、ドレイン側選択ゲートＳＧＤの間の絶縁層７２が除去され、ドレイン側選択ゲートＳＧＤの間にも空隙４５が形成された場合を考える。
【００８６】
この比較例においては、封止膜４４の一部が、スリットＳＴの上端からスリットＳＴの側壁に沿って成長（堆積）していき、上層側の空隙４５、すなわちドレイン側選択ゲートＳＧＤの間にも堆積しやすくなる。そのときの空隙４５に形成される膜（封止膜４４の一部）は、内部に空間を残して空隙４５の壁面に沿って成長（堆積）し、膜厚を制御することは非常に難しい。このようなドレイン側選択ゲートＳＧＤ間の絶縁膜の膜厚ばらつきは、ドレイン側選択トランジスタＳＴＤの特性（しきい値電圧など）のばらつきにつながり得る。
【００８７】
これに対して、実施形態によれば、前述したように、積層体１００の形成時に形成された所定膜厚の絶縁層７２がドレイン側選択ゲートＳＧＤの間に残っているので、ドレイン側選択トランジスタＳＴＤの安定した特性が得られる。
【００８８】
側壁膜６２でドレイン側選択ゲートＳＧＤ間の絶縁層７２の端部を覆うために、図９に示すカバー膜６１の上端の位置を、ドレイン側選択ゲートＳＧＤ間の絶縁層７２よりも下方に位置させる。ただし、カバー膜６１の上端が、メモリセルＭＣの電極層ＷＬ間の絶縁層７２をスリットＳＴに露出させるような高さまで後退してしまうと、電極層ＷＬ間の絶縁層７２の端部も側壁膜６２で覆われ、電極層ＷＬの間に絶縁層７２が残ってしまう。
【００８９】
実施形態によれば、ドレイン側選択ゲートＳＧＤと電極層ＷＬとの間に設けたダミー電極層ＤＷＬの領域で、カバー膜６１のエッチバック量（カバー膜６１の上端位置）のばらつきを吸収できる。
【００９０】
ダミー電極層ＤＷＬはメモリセルＭＣの制御ゲートとしては使われないので、図２に示す例のように、ドレイン側選択ゲートＳＧＤとダミー電極層ＤＷＬとの間に絶縁層７２が残っても、メモリセルＭＣの耐圧低下やセル間干渉の問題は生じない。
【００９１】
また、複数のダミー電極層ＤＷＬを設けると、図９に示す工程におけるカバー膜６１のエッチバック量のばらつきの許容範囲を広げることができる。
【００９２】
または、最上層の電極層ＷＬの上に、導電層７０を設けずに厚い絶縁層７２を介して、ドレイン側選択ゲートＳＧＤを積層し、厚い絶縁層７２の位置でカバー膜６１のエッチバック量のばらつきを吸収するようにしてもよい。
【００９３】
図１４は、図２の構成に加えて、さらにソース側選択ゲートＳＧＳの間にも絶縁層７２を残した構造例を示す。
【００９４】
側壁膜６２を形成した後、カバー膜６１のすべてを除去せずに、スリットＳＴの下部にカバー膜６１が残るようにする。図１４に示す例では、例えば２層のソース側選択ゲートＳＧＳの間の絶縁層７２の端部を覆うように、カバー膜６１の上端を下から２層目のソース側選択ゲートＳＧＳの側方付近の高さに位置させている。また、最下層のソース側選択ゲートＳＧＳとソース層ＳＬとの間の絶縁層７２もカバー膜６１で保護され、エッチングされずに残る。
【００９５】
この場合も、カバー膜６１のエッチバック量（上端位置）のばらつきを吸収するため、メモリセルＭＣの電極層ＷＬとソース側選択ゲートＳＧＳとの間にダミー電極層ＤＷＬまたは厚い絶縁層７２を設けることができる。
【００９６】
複数のソース側選択ゲートＳＧＳの間にも絶縁層７２を残すことで、積層体１００の強度をさらに高くすることができる。複数のソース側選択ゲートＳＧＳには同じゲート電位が印加されるので、積層方向で隣接するソース側選択ゲートＳＧＳ間には高電界がかからず、セル間干渉のような問題も生じない。
【００９７】
図４〜図１３に示すプロセスにおいて、キャップ層４３、カバー膜６１、側壁膜６２、絶縁層７２、および封止膜４４の材料を適切に組み合わせることで、それら要素間に適切なエッチング選択比をもたせて、上記プロセスの実現が可能になる。
【００９８】
図３５は、キャップ層４３、カバー膜６１、側壁膜６２、絶縁層７２、および封止膜４４の材料の組み合わせ例を表す図（表）である。図３５において行方向が上記各要素の組み合わせ例を表す。
【００９９】
ポリシラザンのカバー膜６１は、Ｈ３ＰＯ４を使ったウェット法で除去または後退させることができる。SOC (spin on carbon)のカバー膜６１は、アッシング法により除去または後退させることができる。アモルファスシリコンのカバー膜６１は、TMY（トリメチル−2ヒドロキシエチルアンモニウムハイドロオキサイド）を使ったウェット法で除去または後退させることができる。カーボン系膜のカバー膜６１は、アッシング法により除去または後退させることができる。ＢＳＧまたはＰＳＧのカバー膜６１は、ＶＰＣ（vapor phase cleaning）法、またはＣＤＥ（chemical dry etching）法で除去または後退させることができる。
【０１００】
熱ＣＶＤ法で形成されたＳｉＮの絶縁層７２は、Ｈ３ＰＯ４を使ったウェット法、またはＣＤＥ法で除去することができる。ＢＳＧまたはＰＳＧの絶縁層７２は、ＶＰＣ法またはＣＤＥ法で除去することができる。ＳｉＯ２の絶縁層７２は、ＤＨＦ（希フッ酸）またはＢＨＦ（Buffered HF）を使ったウェット法、またはＣＤＥ法で除去することができる。
【０１０１】
絶縁層７２およびカバー膜６１が共にＢＳＧまたはＰＳＧの場合、絶縁層７２を除去するとき（空隙４５を形成するとき）に、カバー膜６１を除去することができる。
【０１０２】
図１５は、実施形態のメモリセルアレイの他の例を示す模式断面図である。
【０１０３】
図１５に示す例では、下地層としての基板１０上に積層体２００が設けられている。積層体２００は、複数の導電層７０を有する。複数の導電層７０は、複数のソース側選択ゲートＳＧＳと複数の電極層ＷＬとを有する。図１５に示す例では、最下層の電極層ＷＬの下に３層のソース側選択ゲートＳＧＳが設けられている。
【０１０４】
基板１０は、表面上に略円柱状の凸部１０ａを有する。基板１０はシリコン基板であり、凸部１０ａはシリコンのエピタキシャル成長部である。
【０１０５】
凸部１０ａの上に、前述したメモリ膜３０、半導体ボディ２０、およびコア膜５０を有する柱状部ＣＬが設けられている。柱状部ＣＬは積層体２００内をその積層方向に延び、半導体ボディ２０の下端部が、凸部１０ａに接している。
【０１０６】
凸部１０ａの周囲に最下層のソース側選択ゲートＳＧＳが設けられている。最下層のソース側選択ゲートＳＧＳと基板１０の表面との間に、絶縁層４８が設けられている。最下層のソース側選択ゲートＳＧＳと凸部１０ａの側面との間に、絶縁膜５１が設けられている。
【０１０７】
最下層のソース側選択ゲートＳＧＳの上に絶縁層４９が設けられている。絶縁層４９上に、絶縁層６７が設けられている。
【０１０８】
絶縁層６７上に、下から２層目のソース側選択ゲートＳＧＳが設けられている。その下から２層目のソース側選択ゲートＳＧＳの上に、空隙４５を介して、下から３層目のソース側選択ゲートＳＧＳが設けられている。下から２層目のソース側選択ゲートＳＧＳは、基板１０の凸部１０ａの上面よりも上方に位置する。
【０１０９】
下から３層目のソース側選択ゲートＳＧＳの上に、空隙４５を介して、最下層の電極層ＷＬが設けられている。その最下層の電極層ＷＬ上に、空隙４５を介して複数の電極層ＷＬが積層されている。
【０１１０】
最上層の電極層ＷＬ上に、空隙４５を介して、キャップ膜６３が設けられている。キャップ膜６３上に絶縁層４６が設けられ、絶縁層４６上に上側選択ゲート層として１層のドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲート層ＳＧＤ上に、絶縁層４７が設けられている。
【０１１１】
積層体２００において、絶縁層６７よりも上の複数の導電層７０の厚さは略同じである。ドレイン側選択ゲートＳＧＤの厚さは、絶縁層６７よりも上の導電層７０の１層の厚さよりも厚い。ドレイン側選択ゲートＳＧＤは、例えば不純物がドープされた多結晶シリコン層である。
【０１１２】
絶縁層４７、ドレイン側選択ゲートＳＧＤ、絶縁層４６、およびキャップ膜６３内を、それらの積層方向に半導体ボディ１２０が延びている。半導体ボディ１２０の下端は、柱状部ＣＬの半導体ボディ２０の上端に接している。半導体ボディ１２０の上端は、図示しないコンタクトを介して、図１に示すビット線ＢＬに接続している。半導体ボディ１２０はパイプ状に形成され、その内側にコア膜１５０が設けられている。
【０１１３】
半導体ボディ１２０とドレイン側選択ゲートＳＧＤとの間にゲート絶縁膜１３０が設けられている。半導体ボディ１２０、ゲート絶縁膜１３０、およびドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤは、半導体ボディ１２０の周囲を、ゲート絶縁膜１３０を介して、ドレイン側選択ゲートＳＧＤが囲んだ縦型トランジスタ構造を有する。
【０１１４】
積層体２００は、分離部６０によってＹ方向に複数のブロックに分離されている。分離部６０のボトムの基板１０の表面上にカバー膜６６が設けられている。そのカバー膜６６上に絶縁膜６５および絶縁膜６４が設けられている。絶縁膜６５および絶縁膜６４は、分離部６０において、積層体２００の側面に沿って設けられている。また、絶縁膜６５および絶縁膜６４は、絶縁層６７を構成する。
【０１１５】
絶縁膜６４は、空隙４５の端部を閉塞している。カバー膜６６の上端は、最下層のソース側選択トランジスタＳＧＳの上面よりも上方に位置する。図１５に示す例では、カバー膜６６の上端は、絶縁層４９の側方付近に位置する。
【０１１６】
絶縁層６７よりも上の導電層７０の端部と、絶縁膜６４との間にキャップ膜６３が設けられている。積層方向で隣り合うキャップ膜６３の間にも空隙４５が形成されている。最下層の導電層７０（ソース側選択ゲートＳＧＳ）の端部と、カバー膜６６との間にもキャップ膜６３が設けられている。
【０１１７】
ドレイン側選択ゲートＳＧＤは、少なくとも分離部６０の上方の位置で、絶縁膜である分離部１６０によって、Ｙ方向に分離されている。
【０１１８】
図１５に示す構造においても、積層方向（Ｚ方向）で隣り合うメモリセルＭＣの電極層ＷＬの間に、空隙４５が形成されている。このため、隣接電極層ＷＬ間の耐圧を向上できる。さらに、隣接電極層ＷＬ間の容量を低減でき、隣接メモリセルＭＣ間の干渉を抑制できる。
【０１１９】
絶縁層６７上の空隙４５を介して積層された複数の導電層７０は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の導電層７０は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、導電層７０間の空隙４５が保たれる。
【０１２０】
次に、図１６〜図３１（ｂ）を参照して、図１５に示すメモリセルアレイの製造方法について説明する。図１６〜図３１（ｂ）の断面は、図１５の断面に対応する。
【０１２１】
図１６に示すように、基板１０上に積層体２００が形成される。基板１０上に、第２層と第１層とが交互に積層される。基板１０の表面上に絶縁層（第２層）４８が形成され、絶縁層４８上に犠牲層（第１層）７１が形成され、犠牲層７１上に絶縁層（第２層）４９が形成される。
【０１２２】
さらに、絶縁層４９上に、犠牲層（第１層）７１と絶縁層（第２層）７２とを交互に形成する工程が繰り返され、絶縁層４９上に複数の犠牲層７１と複数の絶縁層７２が積層される。
【０１２３】
絶縁層４８、絶縁層４９、および絶縁層７２は、例えばシリコン酸化層である。犠牲層７１は、例えばシリコン窒化層である。
【０１２４】
図１７に示すように、積層体２００にメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスク層を用いたＲＩＥ法で形成される。メモリホールＭＨは、積層体２００を貫通して、基板１０に達する。
【０１２５】
メモリホールＭＨのボトムに露出した基板１０上にシリコンをエピタキシャル成長させ、図１８に示すように、メモリホールＭＨのボトムに基板１０の一部として凸部１０ａを形成する。凸部１０ａの上面は、最下層の犠牲層７１と、下から２層目の犠牲層７１との間の高さ（絶縁層４９に隣接する高さ）に位置する。
【０１２６】
その後、凸部１０ａ上のメモリホールＭＨ内に、図１９に示すように、柱状部ＣＬを形成する。メモリホールＭＨ内に、メモリ膜３０、半導体ボディ２０、およびコア膜５０が順に形成される。半導体ボディ２０の下端部は基板１０の凸部１０ａに接する。
【０１２７】
柱状部ＣＬを形成した後、図２０に示すように、積層体２００にスリットＳＴが形成される。スリットＳＴは、図示しないマスク層を用いたＲＩＥ法で形成される。スリットＳＴは、積層体２００を貫通して、基板１０の表面に達する。
【０１２８】
そして、スリットＳＴを通じたエッチングにより、犠牲層７１を除去する。例えば、Ｈ３ＰＯ４を使ったウェット法で、シリコン窒化層である犠牲層７１を除去する。
【０１２９】
犠牲層７１が除去され、図２１に示すように、複数の絶縁層７２の間に空隙７５が形成される。空隙７５は、絶縁層４８と絶縁層４９との間、および絶縁層４９とその上の絶縁層７２との間にも形成される。
【０１３０】
絶縁層４８と絶縁層４９との間の空隙７５には、基板１０の凸部１０ａの側面が露出する。そして、スリットＳＴを通じて空隙７５内を酸化性雰囲気にして、凸部１０ａの側面を酸化する。図２２に示すように、凸部１０ａの側面に絶縁膜５１としてシリコン酸化膜が形成される。
【０１３１】
この凸部１０ａの側面の酸化処理の後、空隙７５内には、図２２に示すように、導電層７０が形成される。導電層７０として、例えば、ＣＶＤ法でタングステン層が形成される。ソースガスがスリットＳＴを通じて空隙７５に供給される。
【０１３２】
導電層７０の材料膜がスリットＳＴの側壁にも形成される。そのスリットＳＴの側壁に形成された導電層７０の材料膜は、スリットＳＴに供給されるガスまたは液体を用いたエッチングにより除去される。
【０１３３】
図２３に示すように、各層の導電層７０が互いに分離される。さらに、導電層７０のスリットＳＴ側の端面が、絶縁層７２のスリットＳＴ側の端面よりも後退し、積層方向で隣り合う絶縁層７２の間に空隙７５が形成される。絶縁層７２と絶縁層４９との間、および絶縁層４９と絶縁層４８との間にも空隙７５が形成される。
【０１３４】
その空隙７５に、図２４に示すキャップ膜６３が形成される。キャップ膜６３は、例えばシリコン窒化膜である。キャップ膜６３は、積層体２００の上面、スリットＳＴの側壁およびボトムに沿ってコンフォーマルに形成される。
【０１３５】
キャップ膜６３は、絶縁層７２のスリットＳＴ側の端部を覆う。また、キャップ膜６３は、絶縁層４９のスリットＳＴ側の端部（側面）、および絶縁層４８のスリットＳＴ側の端部を覆う。
【０１３６】
次に、キャップ膜６３に対してエッチングを進め、図２５に示すように、絶縁層７２の端部をスリットＳＴに露出させる。導電層７０の端部を覆うキャップ膜６３は残るようにする。絶縁層４９の側面に、図２５に示すように薄くキャップ膜６３が残ってもよいし、絶縁層４９の側面がスリットＳＴに露出してもよい。
【０１３７】
スリットＳＴのボトム上のキャップ膜６３は除去される。そのスリットＳＴのボトムに露出した基板１０の表面上には、図２６に示すように、カバー膜６６が形成される。カバー膜６６として、例えばボトムアップ成長法により、スリットＳＴのボトムから上方にシリコン酸化膜が成長される。
【０１３８】
カバー膜６６は、少なくとも、基板１０の表面と最下層のソース側選択ゲートＳＧＳとの間の絶縁層４８の側方を覆う高さまで成長される。図２６に示す例では、カバー膜６６の上端は、最下層の絶縁層７２と、最下層の導電層７０（ソース側選択ゲートＳＧＳ）との間の高さに位置する。カバー膜６６の上端は、絶縁層４９の側方に位置する。カバー膜６６は、スリットＳＴに露出する絶縁層７２の端部を覆わない。
【０１３９】
カバー膜６６を形成した後、絶縁層７２を除去する。スリットＳＴにエッチングガスまたはエッチング液を供給し、スリットＳＴに露出する端部から絶縁層７２のエッチングが進行していく。
【０１４０】
図２７に示すように、最下層の導電層（ソース側選択ゲートＳＧＳ）７０を除く複数の導電層７０の間に空隙４５が形成される。最上層の導電層７０と、積層体２００の上面上のキャップ膜６３との間にも空隙４５が形成される。
【０１４１】
絶縁層７２とキャップ膜６３との間のエッチング選択比や、エッチング条件によっては、図２６において絶縁層４９の側面に薄く残っているキャップ膜６３にピンホールが形成され、そこを起点に、絶縁層７２と同じ酸化シリコン系材料の絶縁層４９のエッチングも進行してしまう。
【０１４２】
絶縁層４９のスリットＳＴ側の側方には、絶縁層４９の途中の高さまでカバー膜６６が設けられている。さらに、絶縁層４９は絶縁層７２に比べて十分に厚い。そのため、絶縁層７２のエッチング中に絶縁層４９がエッチングされても、図２７に示すように、最下層のソース側選択ゲートＳＧＳの上に絶縁層４９の一部を残すことができる。その残った絶縁層４９と、その上の導電層７０との間に空隙５５が形成される。
【０１４３】
絶縁層７２と同じ酸化シリコン系材料のカバー膜６６の上面も、絶縁層７２のエッチング中に徐々に後退する。ただし、エッチング開始時点において、図２６に示すように、絶縁層４９の少なくとも下層側の側方がカバー膜６６で覆われているため、最下層の導電層７０（ソース側選択ゲートＳＧＳ）の上面に隣接する領域における絶縁層４９の横方向からのエッチングを抑えることができる。
【０１４４】
絶縁層７２が完全に除去されるより前に、カバー膜６６が消失しないようにし、図２７に示す例では、絶縁層７２を除去した後、カバー膜６６の上端は最下層の導電層７０上に残った絶縁層４９の側方付近に位置する。
【０１４５】
最下層の導電層７０と基板１０の表面との間の絶縁層４８のスリットＳＴ側の端部もカバー膜６６で覆われているため、絶縁層４８も横方向からエッチングされない。
【０１４６】
さらに、最下層の導電層７０の上面および下面に絶縁層４９、４８が残ることで、基板１０の凸部１０ａの側面と、最下層の導電層７０との間の領域へのエッチングガスまたはエッチング液の進入も抑制され、凸部１０ａの側面と、最下層の導電層７０との間に絶縁膜５１を残すことができる。最下層の導電層７０は、絶縁層４８、４９および絶縁膜５１を介した基板１０との物理的結合によって、安定して支えられている。
【０１４７】
絶縁層４８および絶縁膜５１が中途半端にエッチングされて部分的に残ると、その残った部分の端面を通じてソース側選択ゲートＳＧＳと凸部１０ａとの間、またはソース側選択ゲートＳＧＳと基板１０の表面との間にリークが生じる懸念がある。また、絶縁層４８および絶縁膜５１の部分的なエッチングは、ソース側選択トランジスタのしきい値電圧のばらつきをまねく。
【０１４８】
しかしながら、実施形態によれば、ソース側選択ゲートＳＧＳと基板１０との間に、絶縁層４８および絶縁膜５１が空隙なく介在した状態を維持することができるので、ソース側選択ゲートＳＧＳと基板１０との間の高い耐圧を確保できる。さらに、ソース側選択トランジスタの安定したしきい値電圧が得られる。
【０１４９】
最下層の導電層７０、すなわち最下層のソース側選択ゲートＳＧＳに印加されるゲート電位によって、そのソース側選択ゲートＳＧＳの側面が対向する凸部１０ａの側面、およびソース側選択ゲートＳＧＳの下面が対向する基板１０の表面にチャネル（反転層）が誘起される、またはチャネルがカットオフされる。
【０１５０】
そのときのチャネル制御性にとって、最下層のソース側選択ゲートＳＧＳと凸部１０ａの側面との間、および最下層のソース側選択ゲートＳＧＳと基板１０の表面との間は、空隙ではなく、空隙よりも誘電率が高い絶縁膜が配置されていることが望ましい。
【０１５１】
実施形態によれば、絶縁層７２を除去した後、図２７に示すように、最下層のソース側選択ゲートＳＧＳの上面、下面、および凸部１０ａ側の側面に、確実に絶縁膜を残すことができる。
【０１５２】
導電層７０のスリットＳＴ側の端部に形成されたキャップ膜６３は、絶縁層７２のエッチング中における導電層７０の端部へのエッチングダメージを防ぐ。
【０１５３】
空隙４５、５５を形成した後、図２８に示すように、スリットＳＴの側壁に絶縁膜６４を形成する。絶縁膜６４は、空隙４５のスリットＳＴ側の端部を閉塞する。また、絶縁膜６４はスリットＳＴに露出していたキャップ膜６３を覆う。
【０１５４】
空隙４５よりも高さ方向サイズが大きい空隙５５に対しては、絶縁膜６４は空隙５５の内壁に沿ってコンフォーマルに形成される。空隙５５に露出していた基板１０の凸部１０ａの側面は絶縁膜６４で覆われる。
【０１５５】
絶縁膜６４は、絶縁層４９の上、およびスリットＳＴのボトムに残ったカバー膜６６上にも形成される。
【０１５６】
絶縁膜６４を形成した後、スリットＳＴ内に、図２９に示す絶縁膜６５が形成される。絶縁膜６５を形成した後、スリットＳＴ内に、基板１０の表面に達する図示しない配線部が形成され、分離部６０が形成される。または、分離部６０は、絶縁材料のみから形成されてもよい。
【０１５７】
図２７に示す工程において、最下層のソース側選択ゲートＳＧＳの上面上の絶縁層４９が除去されてしまっても、図２８および図２９に示す工程で、最下層のソース側選択ゲートＳＧＳの上面上に絶縁層６７を形成することができる。
【０１５８】
積層体２００の上および分離部６０の上には、図２９に示すように、絶縁層４６が形成される。その絶縁層４６上には、ドレイン側選択ゲートＳＧＤとして例えば不純物がドープされた多結晶シリコン層が形成される。ドレイン側選択ゲートＳＧＤ上には、絶縁層４７が形成される。図２９に示す例では、積層体２００と絶縁層４６との間にキャップ膜６３が残っている。
【０１５９】
図３０（ａ）に示すように、絶縁層４７、ドレイン側選択ゲートＳＧＤ、および絶縁層４６には、それらを貫通してキャップ膜６３に達するホール８０が形成される。ホール８０は柱状部ＣＬの真上に形成される。
【０１６０】
ホール８０の側壁およびボトムには、図３０（ｂ）に示すように、ゲート絶縁膜１３０が形成される。ホール８０のボトムのゲート絶縁膜１３０は例えばＲＩＥ法で除去され、さらに、図３１（ａ）に示すように、ホール８０のボトムの下方のキャップ膜６３も除去される。
【０１６１】
ホール８０のボトムに、柱状部ＣＬの半導体ボディ２０の上端が露出する。その後、ホール８０の側壁に形成されたゲート絶縁膜１３０の側面に、図３１（ｂ）に示すように半導体ボディ１２０が形成される。半導体ボディ１２０の下端は、半導体ボディ２０の上端に接続する。半導体ボディ１２０の内側には、コア膜１５０が形成される。
【０１６２】
図３２は、図１５に示す半導体装置の他の構造例を示す模式断面図である。
【０１６３】
基板１０上に回路層１２が設けられ、回路層１２上に絶縁層１１が設けられ、絶縁層１１上にソース層ＳＬが設けられている。回路層１２は、例えばＣＭＯＳ回路を含む。
【０１６４】
図３２に示す例では、図１５における基板１０の代わりに、下地層としてソース層ＳＬが設けられている。ソース層ＳＬは、例えば不純物がドープされた多結晶シリコン層である。ソース層ＳＬは、図１５に示す基板１０の凸部１０ａに対応する要素として、凸部ＳＬａを有する。
【０１６５】
凸部ＳＬａ上に柱状部ＣＬが設けられ、半導体ボディ２０の下端部は凸部ＳＬａに接している。柱状部ＣＬが形成されるメモリホールはソース層ＳＬに達して形成され、そのメモリホールのボトムにシリコンをエピタキシャル成長させ、凸部ＳＬａが形成される。
【０１６６】
図３３は、図１５に示す半導体装置のさらに他の構造例を示す模式断面図である。
【０１６７】
図３３に示す例においても、図３２と同様、基板１０上に回路層１２が設けられ、回路層１２上に絶縁層１１が設けられ、絶縁層１１上にソース層ＳＬが設けられている。半導体ボディ２０の下端部は、ソース層ＳＬに接している。
【０１６８】
ソース層ＳＬ上に絶縁層（最下層の第２層）５２が設けられ、その絶縁層５２上に１層の厚い導電層（最下層の第１層）７３がソース側選択ゲートＳＧＳとして設けられている。その導電層７３上に、空隙４５を介して積層された複数の電極層ＷＬが設けられている。最下層の電極層ＷＬと導電層７３（ソース側選択ゲートＳＧＳ）との間には空隙４５が形成されている。
【０１６９】
導電層７３（ソース側選択ゲートＳＧＳ）は、例えば不純物がドープされた多結晶シリコン層であり、電極層ＷＬの１層の厚さよりも厚い。
【０１７０】
導電層７３（ソース側選択ゲートＳＧＳ）の分離部６０側の側方には、カバー膜６６が設けられている。カバー膜６６と導電層７３（ソース側選択ゲートＳＧＳ）の側面との間には、キャップ膜６３が設けられている。カバー膜６６は、絶縁層５２の側方にも設けられている。前述した図２５と同様の工程のとき、絶縁層５２とカバー膜６６との間にキャップ膜６３が残る場合もある。
【０１７１】
カバー膜６６は、図２６に示すプロセスと同様にボトムアップ成長法により形成される。すなわち、カバー膜６６は、スリットＳＴのボトムのソース層ＳＬ上に形成される。その後、スリットＳＴを通じたエッチングにより、絶縁層７２を除去して空隙４５が形成される。
【０１７２】
このエッチングのとき、絶縁層５２のスリットＳＴ側の端部は、カバー膜６６によって覆われて保護され、絶縁層５２はエッチングされない。したがって、絶縁層５２が中途半端にエッチングされることはなく、導電層７３（ソース側選択ゲートＳＧＳ）とソース層ＳＬとの間の全領域にわたって絶縁層５２を残すことができる。これは、導電層７３（ソース側選択ゲートＳＧＳ）とソース層ＳＬとの間の耐圧を高める。また、ソース側選択トランジスタの安定したしきい値電圧が得られる。
【０１７３】
図３４は、図１５に示す半導体装置のさらに他の構造例を示す模式断面図である。
【０１７４】
図３４に示す例においても、図３２および図３３と同様、基板１０上に回路層１２が設けられ、回路層１２上に絶縁層１１が設けられ、絶縁層１１上にソース層ＳＬが設けられている。半導体ボディ２０の下端部は、ソース層ＳＬに接している。
【０１７５】
ソース層ＳＬ上には絶縁層（最下層の第２層）５２を介して導電層（最下層の第１層）ＧＧが設けられている。導電層ＧＧ上には、複数（例えば２層）のソース側選択ゲートＳＧＳが設けられている。最上層のソース側選択ゲートＳＧＳ上に、空隙４５を介して積層された複数の電極層ＷＬが設けられている。最上層のソース側選択ゲートＳＧＳと、最下層の電極層ＷＬとの間には空隙４５が形成されている。
【０１７６】
複数のソース側選択ゲートＳＧＳの間には絶縁層７２が設けられている。導電層ＧＧと、最下層のソース側選択ゲートＳＧＳとの間にも絶縁層７２が設けられている。
【０１７７】
導電層ＧＧは、例えば不純物がドープされた多結晶シリコン層であり、電極層ＷＬの１層の厚さ、およびソース側選択ゲートＳＧＳの１層の厚さよりも厚い。
【０１７８】
導電層ＧＧは、消去動作時におけるＧＩＤＬ（gate induced drain leakage）ジェネレーターとして機能する。導電層ＧＧに消去電位を印加して、半導体ボディ２０における導電層ＧＧに対向する部分に高電界を与えることで生成される正孔がメモリセルＭＣのチャネルに供給され、チャネル電位を上昇させる。そして、電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、半導体ボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２に正孔が注入されデータの消去動作が行われる。
【０１７９】
複数のソース側選択ゲートＳＧＳ、導電層ＧＧ、および絶縁層５２が積層された部分の分離部６０側の側方には、カバー膜６６が設けられている。また、ソース側選択ゲートＳＧＳとカバー膜６６との間、および導電層ＧＧとカバー膜６６との間には、キャップ膜６３が設けられている。絶縁層５２とカバー膜６６との間にキャップ膜６３が残る場合もある。
【０１８０】
カバー膜６６は、図２６に示すプロセスと同様にボトムアップ成長法により形成される。すなわち、カバー膜６６は、スリットＳＴのボトムのソース層ＳＬ上に形成される。その後、スリットＳＴを通じたエッチングにより、絶縁層７２を除去して空隙４５が形成される。
【０１８１】
このエッチングのとき、複数のソース側選択ゲートＳＧＳの間の絶縁層７２、および絶縁層５２のスリットＳＴ側の端部は、カバー膜６６によって覆われて保護され、複数のソース側選択ゲートＳＧＳの間の絶縁層７２、および絶縁層５２はエッチングされずに残る。
【０１８２】
下地層（ソース層ＳＬ）上の積層体において部分的に絶縁層７２、５２を残すことで、積層体の強度を高くすることができる。複数のソース側選択ゲートＳＧＳには同じゲート電位が印加されるので、隣接するソース側選択ゲートＳＧＳ間には高電界がかからず、セル間干渉のような問題も生じない。導電層ＧＧとソース側選択ゲートＳＧＳは、同じ電位で制御される。
【０１８３】
また、ソース側選択ゲートＳＧＳの間の絶縁層７２が中途半端にエッチングされることによる、ソース側選択トランジスタのしきい値電圧のばらつきを防ぐことができる。
【０１８４】
図４に示す積層体１００における第１層は導電層７０としたが、犠牲層でもかまわない。その犠牲層を含む積層体１００に対して図７に示す工程まで進め、その後スリットＳＴを通じて犠牲層を導電層７０に置換する。その後、図８以降の工程が続けられる。
【０１８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８６】
１０…基板、２０…半導体ボディ、３０…メモリ膜、４４…封止膜、４５…空隙、６１…カバー膜、６２…側壁膜、６３…キャップ膜、６４…絶縁膜、６６…カバー膜、７０…導電層、７２…絶縁層、ＳＧＤ…ドレイン側選択ゲート、ＳＧＳ…ソース側選択ゲート、ＷＬ…電極層、ＤＷＬ…ダミー電極層、ＳＬ…ソース層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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