【事件の表示】
　特願２００５−２４２０１０「セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路」拒絶査定不服審判事件〔平成１８年　３月　９日出願公開、特開２００６−　６６９１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１７年８月２４日（パリ条約による優先権主張２００４年８月２４日、アメリカ合衆国）の出願であって、平成２３年７月１２日付けで拒絶理由通知が通知され、平成２４年１月１９日に意見書及び手続補正書が提出されたが、同年２月２８日付けで拒絶査定がなされ、これに対して、同年７月５日に拒絶査定を不服とする審判請求がなされたものである。
　そして、平成２５年４月９日付けで当審より通知した拒絶理由通知に対して、同年７月１２日に意見書及び手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項１１に係る発明は、平成２５年７月１２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項１１に記載されるとおりであって、そのうちの、請求項３に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
「信号スキュー調整が可能なデジタル回路機構を備えた集積回路を設計する方法において、
　セル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューを決定する工程と、
　前記セル・ライブラリからの少なくとも１つのスキュー調整セルであって、前記集積回路における信号のデューティ・サイクルを所望の量に調整するように構成されたスキュー調整セルを前記集積回路の前記デジタル回路機構に組み込む工程と、を含み、
　前記少なくとも１つのスキュー調整セルが、前記少なくとも１つのデジタル論理セルの少なくとも１つの対応するトランジスタよりも小さいゲート幅／長さ比を有する少なくとも１つのトランジスタを備える方法。」
　
２．当審よりの拒絶理由通知の概要
　平成２５年４月９日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。
　
「１．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
　
　　　　　　　　　　　引　用　文　献　等　一　覧
　　　　　　　　１．特開平１１−２３２３１１号公報
　　　　　　　　２．国際公開第００／２５４２５号
　　　　　　　　３．特開平０７−０６６３７３号公報
　　　　　　　　４．特開平０９−０２３１４９号公報
　　　　　　　　５．特開平１０−２８５０１１号公報
　　　　　　　　６．特開２０００−２３５４２９号公報
　　　　　　　　７．特開平１１−３１２９６５号公報
　
・請求項　　：３
・引用文献等：１〜７
・備考
……（以下、省略）」
　
３．引用例と引用発明
３−１．引用例１
　　ア　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知において引用された刊行物である、特開平１１−２３２３１１号公報（以下「引用例１」という。）には、「クロックツリー及びその合成方法」（発明の名称）に関して、図１〜図１０とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明はクロックツリー及びその合成方法に関し、特に
大規模半導体集積回路（ＬＳＩ）に内蔵される論理回路用のクロックスキューの調整機能を有するクロックツリー及びその合成方法
　
ｂ．「【０００２】
【従来の技術】
クロックツリーシンセシス（クロックツリー合成）は、計算機支援設計（ＣＡＤ）によるＬＳＩのレイアウト設計において、ＬＳＩチップ内のクロック分配回路であるクロックツリーのクロックスキュー値を小さくするために用いられている
【０００３】従来のＬＳＩ内部の論理回路用のクロックツリーの設計では、クロックスキュー値を小さくするため、接続対象の負荷であるフリップフロップの個数と入力容量を調査し、クロックツリーに接続される各負荷容量が均等になるように負荷フリップフロップ群の各々のフリップフロップの個数を配分し、これら配分された各負荷フリップフロップ群を同一駆動能力のバッフアで分岐させていた。これらの作業を人手で設計していた。
【０００４】しかし、近年、回路素子であるトランジスタの高速化に伴い、これらの回路素子を用いる回路ブロック内の遅延に比べ配線による遅延の割合が大きくなり、上記のように、フリップフロップの個数と入力容量が均等になるようにクロックツリーを設計しても、配置配線後は配線遅延によりクロックスキュー値が大きくなり、タイミングが満足できないことが多くなってきた。また、回路規模も増加していることから、回路設計のやり直しや配置配線データの修正によりクロックスキュー値を調整することは困難であった。
【０００５】そこで、クロックツリー合成は、予めクロックスキュー値を最小にするように論理回路の配置配線設計を行うことにより、配置配線後にクロックスキュー値が大きくなり回路設計のやり直しや配置配線データの修正を無くするために考えられた。
　……（中略）……
【０００８】次に、図８、図８のクロックツリー合成の処理をフローチャートで示す図９及びレイアウト結果をレイアウト図で示す図１０を参照して従来のクロックツリーの合成方法について説明すると、まず、クロックツリー１００の合成処理を実施する。クロックツリー１００を除く全ての回路ブロックを配置し、クロックツリー１００の各バッフアの負荷となるフリップフロップ群５の各々のフリップフロップの個数、入力容量、配置位置からクロックスキュー値が小さくなるようにクロックツリー１００を合成する（ステップＦ１）。
【０００９】次に、配置配線を行う。このとき、クロックスキュー値を小さくするため、フリップフロップの個数、フリップフロップの入力容量、配置位置から予測される容量を計算し、その容量が均等になるようにフリップフロップを予め決められた複数のグループに分け、それぞれグループの中心に同一駆動能力のバッフアを１個配置する。次に、そのグループを決められた個数毎にひとまとまりのグループとし、ひとまとまりのグループ毎に同一駆動能力のバッフアを１個配置する。この処理を、グループが１個になるまで続ける。この後配線を行う（ステップＦ２〜Ｆ４）。このようにして、クロックスキューが小さくなるようにクロックツリー１００を自動で合成する。次に、クロックスキュー値を計算し（ステップＦ５）、クロックスキュー値が予測値の範囲内にあるかを判定する（ステップＦ６）。この判定結果、クロックスキュー値が予測値の範囲内であればクロックツリー１００が完成したので処理を終了する。
【００１０】ステップＦ６の判定結果、クロックスキュー値が予測値の範囲を超えていれば、ステップＦ７に進み、配線手修正で修正可能かの判定をする。この判定結果、修正可能であれば、配線修正を実行し（ステップＦ７）、ステップＦ５に戻り、再度ステップＦ５，Ｆ６を実施する。
【００１１】ステップＦ７の判定結果、修正不可能であれば、ステップＦ９に進み、回路変更を実施し、その後改めて、ステップＦ１から本処理を実施する。」
　
ｃ．「【００１３】
【発明が解決しようとする課題】上述した従来のクロックツリー及びその合成方法は、クロックツリーの合成後にクロックスキュー値が予測値の範囲を超えても、クロックスキュー値を予想値の範囲内に修正するための手段や処理手順を有していないため、しばしばクロックスキュー値が予測値を超えてしまうという欠点があった。
【００１４】また、クロックスキューが予測値の範囲を超えてしまった時は、クロックツリーや周辺回路の配線及び配置の修正、または全ての配置配線をやり直しす必要があり、最悪の場合は、予測値を見直し、回路の設計からやり直す必要が生じるため設計期間が長くなってしまうという欠点があった。
【００１５】本発明の目的は、クロックスキュー値が予測値の範囲を上回ったり下回ったりする可能性のある経路のクロックスキュー値を、一度の配置配線により予測値内に収めることができるクロックツリー及びその合成方法を提供することにある。」
　
ｄ．「【００１８】
【発明の実施の形態】次に、本発明の実施の形態のクロックツリー合成対象のクロックツリー１０を図８と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図１を参照すると、この図に示す本実施の形態の
クロックツリー１０は、
クロックＣＫが入力するクロック入力端子ＴＣ１に接続した第１段のバッフア１
バッフア１の出力の供給を受けそれぞれ複数の同一駆動能力のバッフアを含む縦続接続された第２段〜第ｎ−２段（ｎは整数）のバッフア群から成るバッフア群２
バッフア群２の第ｎ−２段のバッフア群の出力の供給を受け同一駆動能力の複数のバッフア３１，３２，・・・を含む第ｎ−１段のバッフア群３
バッフア群３の出力の供給を受け同一駆動能力（基準駆動能力）の複数のバッフア４１，４２，・・・に加えてこれらバッフア４１，４２，・・・の各々毎に駆動能力がバッフア４１，４２より高い高駆動能力の調整用バッフア６１，６２，・・・と駆動能力がバッフア４１，４２より低い低駆動能力の調整用バッフア７１，７２，・・・とを近傍に有する第ｎ段すなわち最終段のバッフア群６
バッフア群６の各々の出力するクロックＣＫＤの供給を受ける複数のフリップフロップ５１，５２，５３，・・・を含むフリップフロップ群５を駆動する
【００１９】すなわち
バッフア４１の近傍には、高駆動能力のバッフア６１と低駆動能力の調整用バッフア７１とを配置し、バッフア４２の近傍には、高駆動能力の調整用バッフア６２と低駆動能力の調整用バッフア７２とを配置する
【００２０】調整用バッフア６１は、例えば基準駆動能力のバッフア４１の出力用トランジスタと同一サイズのトランジスタをｍ個（ｍは整数）を並列駆動するか、あるいはバッフア４１の出力用トランジスタのサイズのｍ倍のサイズのトランジスタを用いて実現できる。」
　
ｅ．「【００２２】公知のように、出力用のバッフアの負荷容量を含む負荷が一定の場合は、バッフアの駆動能力の大きさに対応して信号遅延が変化する。すなわち、バッフア駆動能力が低い場合は信号遅延が大きくなり、駆動能力が高い場合は信号遅延が小さくなる。
【００２３】したがって、本実施の形態では以下に説明するように、
まず、クロックツリーを基準駆動能力のバッフア４１（代表例）を用いて合成した
クロックスキューが予測値より大きい場合は、バッフア４１を高駆動能力のバッフア６１に変更し、予測値より小さい場合は、バッフア４１を低駆動能力のバッフア７１に変更することにより、クロックスキューを所定の予測範囲内に収める
　
ｆ．「【００２５】次に、図１、図２及びレイアウト結果をレイアウト図で示す図３を参照して本実施の形態のクロックツリーの合成方法について説明すると、まず、従来と同様に、クロックツリー１０の合成処理を実施する。
クロックツリー１０を除く全てのブロックを配置し、クロックツリー１０の各バッフアの負荷となるフリップフロップ群５の各々のフリップフロップの個数、入力容量、配置位置からクロックスキュー値が小さくなるようにクロックツリー１０を合成する（ステップＦ１）
【００２６】次に、ステップＦ１で合成されたクロックツリー１０について最終段のバッフア群６の全てのバッフア４１，４２，・・・の各々に対して、それぞれ高駆動能力の調整用調整用バッフア６１，６２，・・・及び低駆動能力の調整用バッフア７１，７２，・・・を設定する（ステップＡ１）。
【００２７】次に、従来と同様に、クロックツリー１０を配置する（ステップＦ２）。
【００２８】次に、ステップＡ１で設定した高駆動能力の調整用調整用バッフア６１，６２，・・・及び低駆動能力の調整用バッフア７１，７２，・・・を、最終段バッフア群６内の全ての対応するバッフア４１，４２，・・・に対してそれぞれの近傍に配置する（ステップＡ２）。図３を参照すると、バッフア４１に対して、調整用バッフア６１，７１が近傍に配置されていることを示す。
【００２９】次に、
クロックツリー１０とフリップフロップ群１２のクロック入力用の配線をそれぞれ配線し（ステップＦ３）、クロックスキュー値を計算する（ステップＦ５）
【００３０】計算結果から、
フリップフロップ群５のクロックスキュー値が予測値の範囲外にあるフリップフロップを抽出し、そのフリップフロップのクロック入力に接続されている配線と前段に接続されているクロックツリー１０の最終段バッフア群６のバッフアの１個及びその近傍に配置されステップＡ２で設定した対応する高駆動能力及び低駆動能力の２個１組の調整用バッフアを抽出する
【００３１】次に、ステップＡ４の抽出個所の接続を変更可能な全ての組み合わせについて設定し、それぞれ変更した場合のクロックスキュー値を全て計算する（ステップＡ５）。
【００３２】その結果からクロックスキュー値が予測値の範囲内になる接続（予測値の範囲内になる接続の変更が２通り以上ある時は、クロックスキューが一番小さくなる接続）を選択し、接続変更のための配線修正を実施する（ステップＡ６）。
【００３３】次に、未使用の調整用バッフアの入力を削除する（ステップＡ７）。
【００３４】最後にクロックツリー以外の接続を配線する（ステップＦ４）。」
　
　　イ　以上のａ〜ｆから、引用例１には、次の発明（以下「引用発明１」という。）が記載されている。
「大規模半導体集積回路に内蔵される論理回路用のクロックスキュー調整機能を有し、クロックＣＫが入力されるクロック入力端子ＴＣ１に接続した第１段のバッファ１と、前記バッファ１の出力の供給を受ける複数の同一駆動能力のバッファを含むバッファ群２と、前記バッファ群２の出力の供給を受ける複数の同一駆動能力のバッファを含むバッファ群３と、前記バッファ群３の出力の供給を受ける複数の同一駆動能力のバッファに加えて、当該バッファの各々毎に、その近傍に、より高い高駆動能力の調整用バッファとより低い低駆動能力の調整用バッファとが配置される最終段のバッファ群６とを備え、前記最終段のバッファ群６の各々がクロックＣＫＤを出力するクロックツリーを、計算機支援設計により合成するクロックツリーの合成方法において、
　前記クロックツリーの負荷となるフリップフロップ群の各々のフリップフロップの個数、入力容量、配置位置から、前記フリップフロップ群５のクロックスキュー値が小さくなるように、前記同一駆動能力を有するバッファを用いて前記クロックツリーを合成するステップと、
　前記クロックツリーと前記フリップフロップ群のクロック入力用の配線をそれぞれ配線し、クロックスキュー値を計算するステップと、
　前記クロックスキュー値が予測値の範囲内にあるか否かを判定するステップと、
　前記予測値の範囲外にあるとき、前記予測値の範囲外にある前記フリップフロップを抽出し、そのフリップフロップのクロック入力に接続されている前記最終段のバッファ群６の１個のバッファの近傍に配置される前記より高い高駆動能力の調整用バッファと前記より低い低駆動能力の調整用バッファを抽出するステップと、
　前記予測値より大きい場合は、前記最終段のバッファ群６の前記１個のバッファを前記抽出したより高い高駆動能力の調整用バッファに変更し、前記予測値より小さい場合は、前記最終段のバッファ群６の前記１個のバッファを前記抽出したより低い駆動能力の調整用バッファに変更することにより、クロックスキューを所定の予測範囲内に収めるステップとを、
備えることを特徴とするクロックツリーの合成方法。」
　
３−２．引用例２
　　ア　本願の優先権主張の日前に外国において頒布され、当審の拒絶理由通知で引用された刊行物である、国際公開第２０００／２５４２５号（以下「引用例２」という。）には、“METHOD AND APPARATUS FOR LOGIC SYNCHRONIZATION”（発明の名称、訳：論理回路の同期をとるための方法および装置）に関して、以下の事項が記載されている。
　
a．“Background Art
Clocking in Digital Logic
　　The Purpose of Clocks
　　Clocks are periodic signals used for timing and synchronization purposes in synchronous digital logic. Clocks define periods of time in which logic operations are performed by circuits. Logic operations involve the propagation of state through a series of logic gates.
　　In synchronous circuits logic state propagation is launched or initiated by a source clock edge. After propagating through paths of logic gates, the resulting logic state is sampled by a destination clock edge. The destination clock edge is generated from a clock event that follows the clock event that generated the source clock edge.
　…………
Clock Skew
　　Clock skew is a component of timing error that can both interfere with the regulating function of the clocks and reduce the maximum operating speed of the circuit. The definition of clock skew is that it is the difference in arrival times among clock edges that are derived from the same clock event but are associated with physically distinct clock nodes.
　　For example, a master clock is commonly distributed by some means to a large number of destinations. The distribution means may be as simple as a network of wires or may include many levels of active buffers. FIG.l illustrates a clock system with a single clock source (typically a phase locked loop, a PLL, or a digital delay loop, a DLL) followed by some number of generators. The generators reshape the single clock source into multiple clocks. The reshaping that occurs in a generator can be either a straightforward delay of the source clock, it can be an inversion of the source clock, or it can be a change of the shape of the clock waveform (e.g., change in duty cycle, change in slew rate, etc.) Or it can also be any combination of the previous transformations. In any case, the propagation time of a clock edge through this distribution path requires some non-zero time. The propagation time to each destination can be tuned by design to be smaller or larger according to the needs of the design. In practice it is expensive (in terms of design effort) to analyze or model the clock distribution circuit so as to predict actual clock skew with total accuracy.”（明細書の第１頁第５行〜第２頁第１８行、訳：
背景技術
デジタル論理回路におけるクロッキング
　クロックの目的
　クロックは、同期デジタル論理回路におけるタイミングおよび同期の目的に用いられる周期的信号である。クロックは、回路によって論理演算が行われる時間を定める。論理演算には、一連の論理ゲートを通って状態が伝搬することが含まれる。
　同期回路において、論理状態の伝搬は伝搬元クロック・エッジ（Source Clock Edge）によって開始される。
論理ゲートのパスを通って伝搬した後に、その結果生ずる論理状態は、伝搬先クロック・エッジ（Destination Clock Edge）によってサンプリングされる
　……（中略）……
クロック・スキュー（Clock Skew）
　クロック・スキューは、クロックの調整機能と干渉し、かつ回路の最大動作速度を低下させ得る、タイミング誤差の成分である。
クロック・スキューの定義は、同じクロック・イベントから派生するが、物理的に別個のクロック・ノードと関連付けられたクロック・エッジの間における、到着時間の差、である
　たとえば、
マスタ・クロックは一般的に、何らかの手段によって多くの伝搬先に分配される
発生器は単一のクロック源を多数のクロックに変形する。発生器内で生ずる変形は、伝搬元クロックの直接的な遅延、伝搬元クロックの反転、あるいはクロック波形の形状の変更（たとえば、デューティ・サイクルの変更、スルー・レートの変更など）があり得る。
　
　　イ　以上から、引用例２には、
「クロック・スキュー（Clock Skew）とは、クロックが物理的に別個のノードに伝搬されるときのクロック・エッジの到着時間の差であり、たとえば、マスタ・クロックを多くの伝搬先に分配する分配手段内における、伝搬元クロックの直接的な遅延のほか、デューティ・サイクルの変更等によるクロック波形の形状の歪によっても生じる。」
という事項が記載されている。
　以上の事項は、引用例２の「背景技術」の項に記載されているように、クロックを利用する回路技術において、技術常識であると認められる。
　
３−３．引用例３
　　ア　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知において引用された刊行物である、特開２０００−２３５４２９号公報（以下「引用例３」という。）には、「同期回路とその遅延回路」（発明の名称）に関して、図１〜図３７とともに、以下の事項が記載されている。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は、
例えばシンクロナスＤＲＡＭ等に適用され、外部クロック信号に同期した信号を発生する
　
ｂ．「【００２６】（第１の実施例）第１の実施例は、外部クロック信号と同期をとった内部クロック信号の同期精度を向上させるため、同期精度と直接関係のある単位遅延素子の遅延量を小さくする。
【００２７】図１は、第１の実施例に適用されるＳＡＤ方式の同期回路１１を示している。
外部クロック信号ＥＣＫは遅延時間Ｄ１を有する入力バッファ回路１２を介してディレイモニタ１３に供給される。このディレイモニタ１３は前記入力バッファ回路１２と後述する出力バッファ回路が有する遅延時間Ｄ２の合計の遅延時間Ｄ１＋Ｄ２を有している。このディレイモニタ１３の出力信号Ｄｉｎは前進パルス用の遅延線としての第１の遅延線１４に供給される
第１の遅延線１４は直列接続された複数の単位遅延素子（ＤＬ）１４ｉ−３〜１４ｉ〜１４ｉ＋３により構成されている
　
ｃ．「【００８７】また、図１６、図１７に示すように、第２の遅延線を構成する
単位遅延素子１６ｉにおいて、クロックド・インバータ回路１６ａ−１は信号ｂｑｉ＋１、ｑｉ＋１により制御されている。
　……（中略）……
【００９１】さらに、隣接する一対の状態保持回路１５ｉ、１５ｉ＋１の出力信号ｑｉがハイレベルで、出力信号ｑｉ＋１がローレベルで、かつ、第１の信号発生回路３０の出力信号ｂｐ０がローレベルのとき、すなわち、中間状態のとき、クロックド・インバータ回路１６ａ−１、１６ｄ−１がいずれも非導通とされ、クロックド・インバータ回路１６ｇが導通される。このため、クロックド・インバータ回路１６ｇ、インバータ回路１６ｂ−１を介してクロック信号ＣＬＫが後段に伝搬される。さらに、
このクロックド・インバータ回路１６ｇを通過するクロック信号ＣＬＫの遅延量をクロックド・インバータ回路１６ａ−１を通過するのに要する遅延量や、クロックド・インバータ回路１６ｄ−１を通過するのに要する遅延量の１．５倍となるように設定する。この設定手段としては、クロックド・インバータ回路１６ｇを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの例えばチャネル幅、チャネル長
のうちの少なくとも１つを変化させ、ＮＭＯＳトランジスタの電流駆動能力を低下させる
【００９２】
例えばチャネル幅を変える場合、ＮＭＯＳトランジスタのチャネル幅を通常のサイズより狭くする。チャネル長を変える場合、ＮＭＯＳトランジスタのチャネル長をＰＭＯＳトランジスタのチャネル長より長くする。
　
ｄ．「【０１３２】（第６の実施例）次に、遅延線を構成する単位遅延素子に供給される信号と、単位遅延素子から出力される信号のパルス幅を一定にする手段について説明する。
　……（中略）……
【０１３５】例えば、
単位遅延素子が論理閾値を合わせたノア回路を含んで構成されており、ノア回路への２つの入力信号のパルス幅は同じであるが、一方のパルスが他方のパルスに比べてタイミングが遅れているとき、ノア回路の論理の特徴からパルス幅を変化させてしまう
【０１３６】図２８は、クロックド・インバータ回路とノア回路で構成された単位遅延素子の一例を示している。直列接続された単位遅延素子１４ｉ、１４ｉ＋１はそれぞれクロックド・インバータ回路２０１ａ、２０２ａ、ノア回路２０１ｂ、２０２ｂにより構成されている。クロックド・インバータ回路２０１ａはＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ２、ＮＭ１により構成され、クロックド・インバータ回路２０２ａはＰＭＯＳトランジスタＭＰ４、ＭＰ３、ＮＭＯＳトランジスタＭＮ４、ＮＭ３により構成されている。
各ノア回路２０１ｂ、２０２ｂの入力端には、そのノア回路が設けられている単位遅延素子のクロックド・インバータ回路からの出力信号と前段の単位遅延素子のクロックド・インバータ回路から出力される信号が供給される
【０１３７】図２９は、図２８の各部の信号を示している。先ず、
クロックド・インバータ回路２０１ａの入力端にパルス幅Ｔのパルス信号Ｆｉ−１が供給された場合
　……（中略）……
【０１４１】この信号ｂＦｉ＋１と前記信号ｂＦｉが供給されるノア回路２０２ｂの出力信号Ｆｉ＋１の立ち上がりは、信号ｂＦｉ＋１の立ち下がりで規定され、それより遅延量“Ｄ”遅れる。また、信号Ｆｉ＋１の立ち下がりは、信号ｂＦｉ＋１と同じタイミングで立ち上がる信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この
信号Ｆｉ＋１のパルス幅はＴ−（ｄ＋Ｄ）となる
【０１４２】上記のように、
２つの単位遅延素子を通ることにより、ノア回路２０２ｂから出力される信号のパルス幅はＴからＴ−（ｄ＋Ｄ）となる。つまり、２つの単位遅延素子を通ると、単位遅延素子の遅延量だけパルス幅が短くなる。複数の単位遅延素子からなる遅延線において、このようにパルス幅が狭くなると、最悪の場合、パルスを消失してしまうという問題があった
　……（中略）……
【０１４６】図３０（ａ）はノア回路２２１を用いた前進パルス信号が供給される単位遅延素子を示し、図３０（ｂ）は奇数番目の信号ｂＲｏ、Ｓｏと偶数番目の信号ｂＲｅ、Ｓｅにより制御される状態保持回路を示し、奇数番目の状態保持回路は信号ｂＲｏ、Ｓｏにより制御され、偶数番目の状態保持回路は信号ｂＲｅ、Ｓｅにより制御される。信号ｂＲｏ、Ｓｏは前記信号ｂｐｍの２倍の周期の信号であり、信号ｂＲｏはデューティ比は信号ｂｐｍと殆ど変わらないが、信号Ｓｏはデューティ比がほぼ半分になる。図３１は上記ノア回路２２２を用いた後進パルス信号が供給される単位遅延素子を示している。従来の同期回路は最悪の場合、ジッター量δに対して３δに増幅されるが、図３０、図３１に示すように、２サイクルで信号を平均している同期回路はジッターの増幅を２δに抑制することができる。しかし、
図３０、図３１に示す単位遅延素子はクロックド・インバータ回路とノア回路から構成されているため、前述したように信号が単位遅延素子を通る度にパルス幅が減少していくという欠点がある
デューティ比が小さいクロック信号は単位遅延素子を通過する途中でクロック信号が消滅する
　
ｅ．「【０１４７】
そこで、第６の実施例では、単位遅延素子をパルス幅を広げる回路と、パルス幅を狭める回路とにより構成し
【０１４８】すなわち、
図３２に示す第６の実施例において、直列接続された単位遅延素子１４ｉ、１４ｉ＋１は、それぞれ入力信号のパルス幅を広げるクロックド・インバータ回路２３１ａ、２３２ａと、パルス幅を狭めるノア回路２３１ｂ、２３２ｂとから構成されている
【０１４９】図３３は、図３２に示す単位遅延素子１４ｉ、１４ｉ＋１の各部の信号を示している。
クロックド・インバータ回路２３１ａの入力端にパルス幅がＴの信号Ｆｉ−１が供給された場合
　……（中略）……
【０１５３】単位遅延素子１４ｉ＋１において、クロックド・インバータ回路２３２ａの入力端には信号Ｆｉが供給されるため、このクロックド・インバータ回路２３２ａの出力信号ｂＦｉ＋１の立ち下がりは遅延量“ｄ１”遅れ、立ち上がりは遅延量“ｄ２”遅れる。…（中略）…また、信号Ｆｉ＋１の立ち下がりは、同じタイミングで立ち上がる信号ｂＦｉ＋１と信号ｂＦｉの立ち上がりから遅延量“Ｄ”遅れる。この
信号Ｆｉ＋１のパルス幅はＴ＋ｄ２−２ｄ１−Ｄとなる
【０１５４】上記のように、
２個の単位遅延素子１４ｉ、１４ｉ＋１を通ると
ここで、ｄ２＝２ｄ１＋Ｄとなるようにクロックド・インバータ回路２３１ａ、２３１ｂの遅延量を設定することにより、信号が２個の単位遅延素子１４ｉ、１４ｉ＋１を通過してもその信号のパルス幅はＴとなり、パルス幅は変化しない。遅延量をｄ２＝２ｄ１＋Ｄとするためには、以下のような方法がある
【０１５５】
クロックド・インバータ回路２３１ａ、２３１ｂのＮＭＯＳトランジスタＮＭ５１、ＮＭ５２、ＮＭ５３、ＮＭ５４のチャネル幅を大きくし、ＰＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＰＭ５３、ＰＭ５４のチャネル幅を小さくする。このようにすることで、クロックド・インバータ回路２３１ａ、２３１ｂを通過した信号のパルス幅が広がる。
ＮＭＯＳトランジスタのチャネル幅を大きくすることによりＮＭＯＳトランジスタの電流駆動能力を大きくできるため、パルスの立ち下がり時間が速くなる
ＰＭＯＳトランジスタのチャネル幅を小さくすることによりＰＭＯＳトランジスタの電流駆動能力を小さくできるため、パルスの立ち上がり時間が遅くなる。したがって、信号のパルス幅が広がる
【０１５６】ここで、上記単位遅延素子を構成するクロックド・インバータ回路のチャネル幅の決定方法について説明する。
【０１５７】図３４（ａ）に示すように、
単位遅延素子１４ｉはクロックド・インバータ回路２３１ａとノア回路２３１ｂとにより構成されている
ノア回路２３１ｂを構成するトランジスタのチャネル幅を決定した後、ゲート容量などを考慮し、ノア回路２３１ｂが駆動する容量とクロックド・インバータ回路２３１ａが駆動する容量とをほぼ同じにすれば、クロックド・インバータ回路２３１ａを構成するＰＭＯＳトランジスタのチャネル幅（Ｗｐ）とＮＭＯＳトランジスタのチャネル幅（Ｗｎ）の和は一意的に決まる
これらチャネル幅Ｗｐ、Ｗｎの和を固定（Ｗｐ＋Ｗｎ＝一定）として、チャネル幅ＷｐもしくはＷｎを変化させ、図３４（ｂ）に示すように、パルス信号の立ち上がりの遅延量“ＲＤ”とパルス信号の立ち下がりの遅延量“ＦＤ”をシミュレートし、立ち上がりの遅延量“ＲＤ”と立ち下がりの遅延量“ＦＤ”が等しくなるチャネル幅Ｗｐ、Ｗｎを決定する
　……（中略）……
【０１６１】
信号のパルス幅を広げる方法は、
ランジスタのチャネル長
を変えることでも可能である
　……（中略）……
【０１６６】上記第６の実施例によれば、パルス幅を広げる回路と、パルス幅を狭める回路とにより単位遅延素子を構成しているため、
単位遅延素子の入力信号と出力信号のパルス幅を一致させる
単位遅延素子から出力される信号のパルス幅が狭まることを防止できる
　
ｆ．「【０１６７】（第７の実施例）図３６は、本発明の第７の実施例を示すものであり、単位遅延素子をクロックド・インバータ回路とナンド回路により構成する場合について示している。
単位遅延素子１４ｉ、１４ｉ＋１、１４ｉ＋２において、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａはそれぞれ単位遅延素子を通過する信号のパルス幅を狭める回路であり、ナンド回路２４１ｂ、２４２ｂはそれぞれ単位遅延素子を通過する信号のパルス幅を広げる回路である
【０１６８】図３７は、図３６の各部の信号を示している。
先ず、クロックド・インバータ回路２４１ａの入力端にパルス幅がＴの信号Ｆｉ−１が入力される場合
　……（中略）……
【０１７２】次の単位遅延素子１４ｉ＋２において、クロックド・インバータ回路２４３ａの入力端には信号Ｆｉ＋１が供給される。このため、このクロックド・インバータ回路２４３ａの出力信号ｂＦｉ＋２の立ち下がりは、信号Ｆｉ＋１より遅延量“ｄ１”遅れ、立ち上がりは信号Ｆｉ＋１より遅延量“ｄ２”遅れる。
この信号Ｆｉ＋１のパルス幅はＴ−ｄ１＋２ｄ２＋Ｄとなる
【０１７３】上記のように、
信号が２つの単位遅延素子１４ｉ、１４ｉ＋１、及びクロックド・インバータ回路２４３ａを通過すると、信号のパルス幅ＴがＴ−ｄ１＋２ｄ２＋Ｄとなることが分かる。ここで、遅延量ｄ１＝２ｄ２＋Ｄとなるような遅延を設定することにより、２つの単位遅延素子１４ｉ、１４ｉ＋１、及びインバータ回路２４３ａを通過してもパルス幅はＴとなり、パルス幅は一定となる。ｄ１＝２ｄ２＋Ｄとなる遅延量を設定するには、以下のような手段がある
【０１７４】
クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａのＮＭＯＳトランジスタＮＭ６１、ＮＭ６２、ＮＭ６３、ＮＭ６４、ＮＭ６５、ＮＭ６６のチャネル幅を小さくし、ＰＭＯＳトランジスタＰＭ６１、ＰＭ６２、ＰＭ６３、ＰＭ６４、ＰＭ６５、ＰＭ６６のチャネル幅を広くする。このように設定することにより、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａを通過した信号のパルス幅を狭めることができる。つまり、ＮＭＯＳトランジスタのチャネル幅を小さくすることにより、これらトランジスタの電流駆動能力が低下し、パルスの立ち下がり時間が遅くなる。また、ＰＭＯＳトランジスタのチャネル幅を広くすることにより、これらトランジスタの電流駆動能力が向上し、パルスの立ち上がり時間が速くなる。したがって、実効的なパルス幅を狭めることができる
【０１７５】このパルス幅を狭める手段はチャネル幅を変えるだけでなく、チャネル長、閾値電圧、基板電圧の少なくとも１つを変えることによっても、同様の効果を得ることができる。
　……（中略）……
【０１７９】上記第７の実施例によれば、単位遅延素子をクロックド・インバータ回路とナンド回路とにより構成し、
ナンド回路により信号のパルス幅が広がる分、クロックド・インバータ回路により信号のパルス幅を狭めている。したがって、単位遅延素子を通過した信号のパルス幅が広がることを防止できる
　
ｇ．「【０１８０】また、上記第６、第７の実施例に示す方法は、新たな回路を単位遅延素子に組み込む必要がないため、回路の占有面積が増大することがないという利点を有している。
【０１８１】尚、
上記第６、第７の実施例では
単位遅延素子の前後でパルス幅を一定に保持することができる
【０１８２】さらに、第６、第７の実施例に示す単位遅延素子を用いて前進パルス信号を伝搬する第１の遅延線、後進パルス信号を遅延する第２の遅延線を構成することにより、同期回路を構成できる。」
　
ｈ．図３２には、単位遅延素子１４ｉはクロックド・インバータ回路２３１ａを備え、前記クロックド・インバータ回路２３１ａは、直列接続された、ＮＭＯＳトランジスタＮＭ５１、ＮＭＯＳトランジスタＮＭ５２、ＰＭＯＳトランジスタＰＭ５１、ＰＭＯＳトランジスタＰＭ５２からなることが、示されている。
　図３６には、単位遅延素子１４ｉはクロックド・インバータ回路２４１ａを備え、前記クロックド・インバータ回路２４１ａは、直列接続された、ＮＭＯＳトランジスタＮＭ６１、ＮＭＯＳトランジスタＮＭ６２、ＰＭＯＳトランジスタＰＭ６１、ＰＭＯＳトランジスタＰＭ６２からなることが、示されている。
　
　　イ　ｄ及びｅの、「【０１３２】（第６の実施例）次に、遅延線を構成する単位遅延素子に供給される信号と、単位遅延素子から出力される信号のパルス幅を一定にする手段について説明する。」、「【０１６６】上記第６の実施例によれば、パルス幅を広げる回路と、パルス幅を狭める回路とにより単位遅延素子を構成しているため、単位遅延素子の入力信号と出力信号のパルス幅を一致させるこてができ、単位遅延素子にノア回路を含む場合においても、単位遅延素子から出力される信号のパルス幅が狭まることを防止できる。」との記載から明らかなとおり、引用例３の段落【０１３２】〜【０１６６】には、「第６の実施例」として、単位遅延素子から構成される遅延線についての技術が記載されている。
　同様に、ｆには、「第７の実施例」として、単位遅延素子から構成される遅延線についての技術が記載されている。
　そして、引用例３は発明の名称が「同期回路とその遅延回路」である発明を記載した刊行物であるから、引用例３には、外部クロック信号ＥＣＬからこれに同期した内部クロック信号ＩＣＫを生成する「同期回路」の発明が記載されているが、前記単位遅延素子から構成される遅延線を実施例とする「遅延回路」の発明も記載されていると認められる。
　
　また、ｅの「信号のパルス幅を広げる方法は、上記のようにトランジスタのチャネル幅を変えるだけでなく、トランジスタのチャネル長、閾値電圧、トランジスタが形成される基板電圧を変えることでも可能である。（段落【０１６１】）」及びｆの「このパルス幅を狭める手段はチャネル幅を変えるだけでなく、チャネル長、閾値電圧、基板電圧の少なくとも１つを変えることによっても、同様の効果を得ることができる。（段落【０１７５】）」との記載から、引用例３のｄ〜ｇで摘記した実施例においては、「チャネル長、閾値電圧、基板電圧」は固定し、「チャネル幅」のみを変えていることは、明らかである。
　
　ｄの「前述したように信号が単位遅延素子を通る度にパルス幅が減少していくという欠点がある。（段落【０１４６】）」及びｅの「図３２に示す第６の実施例において、直列接続された単位遅延素子１４ｉ、１４ｉ＋１は、それぞれ入力信号のパルス幅を広げるクロックド・インバータ回路２３１ａ、２３２ａと、パルス幅を狭めるノア回路２３１ｂ、２３２ｂとから構成されている。（段落【０１４８】）」との記載から、引用例３には、「図３２」に示す「単位遅延素子１４ｉ、１４ｉ＋１」の出力であるノア回路から出力されるクロック信号ＦｉないしＦｉ＋１は、そのパルス幅が狭められるので、前記単位遅延素子１４ｉを構成するクロックド・インバータ回路として、「入力信号のパルス幅を広げるクロックド・インバータ回路２３１ａ」を用いることが記載されている。
　また、ｆの「単位遅延素子１４ｉ、１４ｉ＋１、１４ｉ＋２において、クロックド・インバータ回路２４１ａ、２４２ａ、２４３ａはそれぞれ単位遅延素子を通過する信号のパルス幅を狭める回路であり、ナンド回路２４１ｂ、２４２ｂはそれぞれ単位遅延素子を通過する信号のパルス幅を広げる回路である。（段落【０１６７】）」及び「ナンド回路により信号のパルス幅が広がる分、クロックド・インバータ回路により信号のパルス幅を狭めている。（段落【０１７９】）」との記載から、引用例３には、「前記ナンド回路によりクロック信号のパルス幅が広がる分」、前記単位遅延素子１４ｉを構成するクロックド・インバータ回路として、「通過する信号のパルス幅を狭める」回路である「クロックド・インバータ回路２４１ａ」を用いることが記載されている。
　
　したがって、以上のａ〜ｈから、引用例３には、次の発明（以下「引用発明２」という。）が記載されているといえる。
「複数段に直列接続された単位遅延素子を備え、第１段の前記単位遅延素子にはクロック信号が供給される遅延線であって、
　各前記単位遅延素子は、クロックド・インバータ回路と、自段の前記単位遅延素子のクロックド・インバータ回路からの出力信号と前段の前記単位遅延素子のクロックド・インバータ回路から出力される信号とが供給されるノア回路あるいはナンド回路とから構成され、
　前記ノア回路から出力されるクロック信号はパルス幅が狭められるので、前記クロックド・インバータ回路として、入力されるクロック信号のパルス幅を広げるクロックド・インバータ回路２３１ａを用い、前記クロック信号のパルス幅を広げるクロックド・インバータ回路２３１ａは２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとからなり、各トランジスタのチャネル長は固定して、各ＮＭＯＳトランジスタのチャネル幅を大きくすることにより各ＮＭＯＳトランジスタの電流駆動能力を大きくしてパルスの立ち下がり時間を速くし、各ＰＭＯＳトランジスタのチャネル幅を小さくすることにより各ＰＭＯＳトランジスタの電流駆動能力を小さくしてパルスの立ち上がり時間を遅くし、
　前記ナンド回路によりクロック信号のパルス幅が広がる分、前記クロックド・インバータ回路として、入力されるクロック信号のパルス幅を狭めるクロックド・インバータ回路２４１ａを用い、前記クロック信号のパルス幅を狭めるクロックド・インバータ回路２４１ａは２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとからなり、各トランジスタのチャネル長は固定して、各ＮＭＯＳトランジスタのチャネル幅を小さくすることにより各ＮＭＯＳトランジスタの電流駆動能力を低下させてパルスの立ち下がり時間を遅くし、各ＰＭＯＳトランジスタのチャネル幅を広くすることにより各ＰＭＯＳトランジスタの電流駆動能力を向上させてパルスの立ち上がり時間を早くする、
ことを特徴とするクロック信号を遅延させる遅延線。」
　
４．対比
４−１．本願発明と引用発明１との対比
　本願発明と、引用発明１とを対比する。
　　ア　引用発明１において、「クロックＣＫ」は前記「クロックツリー」に入力される、当該「クロックツリー」が処理すべき信号である。そして、「クロックＣＫＤ」は、前記「クロックツリー」が出力する、当該「クロックツリー」が処理した信号である。してみれば、引用発明１の「クロック」は、本願発明の「信号」に相当する。また、引用発明１の「クロックツリー」は、デジタル回路である「第１段のバッファ１」、「バッファ群２」及び「最終段のバッファ群６」からなるから、デジタル回路の機構であると認められる。
　ところで、「３−２」のイで指摘したように、「クロック・スキュー（Clock Skew）とは、クロックが物理的に別個のノードに伝搬されるときのクロック・エッジの到着時間の差」であり、これは「伝搬元クロックの直接的な遅延のほか、デューティ・サイクルの変更」によっても「生じる」ことは、クロックを利用する回路技術においては技術常識である。
　一方、本願明細書には、段落【０００５】に「本明細書ではデューティ・サイクル歪みともいう信号スキューは、所与の波形周期で信号が高レベルである時間の量が、信号が低レベルである時間の量よりかなり大きいかまたは小さいときに発生する。」と、段落【００１５】には「最初に図１を参照すると、図は信号スキューまたはデューティ・サイクル歪みの概念を示す。５０／５０（５０％）のデューティ・サイクル（零スキュー）を持つ理想的波形１０２は、集積回路のデジタル回路機構１０４への入力Ａである。波形１０２は、所与の周期で信号が高レベルの時間の量と信号が低レベルの時間の量が実質的に等しいので、零スキューを持つ。」と記載されている。すなわち、本願発明の「信号スキュー」とは、「信号」が高レベルである時間と低レベルである時間との差である「デューティ・サイクル歪み」により生じる、前記「信号」のパルスエッジの時間差を意味すると解される。
　すなわち、本願発明の「信号スキュー」は、一般にいう「信号」のパルスエッジの時間差である信号スキューのうち、特に、「デューティ・サイクル歪み」により生じるものを指すと認められる。これに対して、引用発明１の「クロックスキュー」は、少なくとも、「クロック」のパルスエッジの時間差である。
　したがって、引用発明１の「大規模半導体集積回路に内蔵される論理回路用のクロックスキュー調整機能」を有し、「第１段のバッファ１」、「バッファ群２」及び「最終段のバッファ群６」からなる「クロックツリー」と、本願発明の「信号スキュー調整が可能なデジタル回路機構」とは、「信号」のパルスエッジの「時間」差の「調整が可能なデジタル回路機構」である点で共通する。
　また、引用発明１の前記「大規模半導体集積回路」は、本願発明の「集積回路」に相当する。
　引用発明１は、「計算機支援設計」により「クロックツリー」を「合成する」が、前記「クロックツリー」は「大規模半導体集積回路」の要素の１つであるから、前記「クロックツリー」の「合成」作業は、「大規模半導体集積回路」の「計算機支援設計」作業の一部であると解される。
　以上から、引用発明１の「大規模半導体集積回路に内蔵される論理回路用のクロックスキュー調整機能」を有する「クロックツリー」を「ＣＡＤにより合成するクロックツリーの合成方法」と、本願発明の「信号スキュー調整が可能なデジタル回路機構を備えた集積回路を設計する方法」とは、「信号」のパルスエッジの「時間」差の「調整が可能なデジタル回路機構」を備えた「集積回路を設計する方法」である点で共通する。
　
　　イ　引用発明１の「第１段のバッファ１」、各「複数の同一駆動能力のバッファ」、「より高い高駆動能力の調整用バッファ」及び「より低い低駆動能力の調整用バッファ」は、いずれもデジタル回路であると認められるから、本願発明の「少なくとも１つのデジタル論理セル」に相当する。
　引用発明１は、「クロックツリーを合成するステップ」において、「前記フリップフロップ群５のクロックスキュー値」を「小さく」するために「前記クロックツリーの負荷となるフリップフロップ群の各々のフリップフロップの個数、入力容量、配置位置」を制御して「クロックスキュー値」を「小さく」している。ここで、前記「負荷となるフリップフロップ群の各々のフリップフロップの個数、入力容量」は、「クロックツリー」の負荷である「フリップフロップ群」の負荷容量に関するデータである。また、前記「負荷となるフリップフロップ群の各々」の「配置位置」は、主には、「負荷」に至るまでの「クロック」の伝送経路長に関するデータであると認められる。したがって、前記「クロックツリーを合成するステップ」において「前記クロックツリーの負荷となるフリップフロップ群の各々のフリップフロップの個数、入力容量、配置位置」により制御できるのは、技術常識を参酌すれば、「クロック」が「負荷となるフリップフロップ群の各々」に到達するまでの遅延時間のバラツキにより生じる、当該「クロック」のパルスエッジの時間差である「クロックスキュー値」と認められる。
　してみれば、引用発明１の「前記クロックツリーと前記フリップフロップ群のクロック入力用の配線をそれぞれ配線し、クロックスキュー値を計算するステップ」において計算しているのは、前記「負荷となるフリップフロップ群の各々」に到達するまでの遅延時間のバラツキによる「クロック」のパルスエッジの時間差としての「クロックスキュー値」であると認められる。
　これに対して、本願発明の「セル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューを決定する工程」は、後に、「スキュー調整セルを前記集積回路の前記デジタル回路機構に組み込む工程」が実行されるから、前記「決定する工程」とは、前記「集積回路のデジタル回路機構」における「デューティ・サイクル歪み」に基づく「信号」のパルスエッジの「時間」差を暫定的に「決定する工程」であると認められる。
　したがって、引用発明１の「前記クロックツリーと前記フリップフロップ群のクロック入力用の配線をそれぞれ配線し、クロックスキュー値を計算するステップ」と、本願発明の「セル・ライブラリからの少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のスキューを決定する工程」とは、「少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号」のパルスエッジの「時間」差を「決定する工程」である点で共通する。
　
　　ウ　本願明細書の段落【００２３】の「本実施例におけるスキュー補正の代替的解決策は、図２の既存のインバータ２１０および２１２を、図６に示すインバータ６０２および６０４に置換することである。」との記載から、本願発明の「スキュー調整セルを前記集積回路の前記デジタル回路機構に組み込む」とは、「１つのデジタル論理セル」を「スキュー調整セル」で置換するという態様を含むものである。
　ところで、引用発明１の「最終段のバッファ群６」における「より高い高駆動能力の調整用バッファ」及び「より低い低駆動能力の調整用バッファ」は、いずれも、「クロックスキューを所定の予測範囲内に収める」ための「バッファ」である。したがって、引用発明１の「最終段のバッファ群６」における「より高い高駆動能力の調整用バッファ」及び「より低い低駆動能力の調整用バッファ」と、本願発明の「少なくとも１つのスキュー調整セル」とは、「少なくとも１つ」の「信号」のパルスエッジの「時間」差を「調整」する「セル」である点で共通する。
　したがって、引用発明１の「前記予測値の範囲外にあるとき、前記予測値の範囲外にある前記フリップフロップを抽出し、そのフリップフロップのクロック入力に接続されている前記最終段のバッファ群６の１個のバッファの近傍に配置される前記より高い高駆動能力の調整用バッファと前記より低い低駆動能力の調整用バッファを抽出するステップ」と「前記予測値より大きい場合は、前記最終段のバッファ群６の前記１個のバッファを前記抽出したより高い高駆動能力の調整用バッファに変更し、前記予測値より小さい場合は、前記最終段のバッファ群６の前記１個のバッファを前記抽出したより低い駆動能力の調整用バッファに変更することにより、クロックスキューを所定の予測範囲内に収めるステップ」とを併せた「ステップ」と、本願発明の「前記セル・ライブラリからの少なくとも１つのスキュー調整セルであって、前記集積回路における信号のデューティ・サイクルを所望の量に調整するように構成されたスキュー調整セルを前記集積回路の前記デジタル回路機構に組み込む工程」とは、「少なくとも１つ」の「信号」のパルスエッジの「時間」差を「調整」する「セル」であって、「前記集積回路における信号」のパルスエッジの「時間」差を「所望の量に調整するように構成」された前記「調整」する「セル」を「前記集積回路の前記デジタル回路機構に組み込む工程」である点で共通する。
　
４−２．一致点及び相違点
　前項のア〜ウから、本願発明と引用発明１とは、以下の点で一致するとともに、以下の点で相違する。
　
（一致点）
「信号のパルスエッジの時間差の調整が可能なデジタル回路機構を備えた集積回路を設計する方法において、
　少なくとも１つのデジタル論理セルを有する集積回路のデジタル回路機構における信号のパルスエッジの時間差を決定する工程と、
　少なくとも１つの信号のパルスエッジの時間差を調整するセルであって、前記集積回路における信号のパルスエッジの時間差を所望の量に調整するように構成された前記調整するセルを前記集積回路の前記デジタル回路機構に組み込む工程と、を含む、
　方法。」
　
（相違点１）
　本願発明の「信号スキュー」とは、デューティ・サイクル歪みにより生じる「信号」のパルスエッジの時間差を意味するのに対して、引用発明１の「クロックスキュー」は少なくとも「クロック」のパルスエッジの時間差である点。
　
（相違点２）
　本願発明は、「少なくとも１つのデジタル論理セル」を有する「集積回路のデジタル回路機構」における前記「信号のスキュー」を「決定する」のに対して、引用発明１は、フリップフロップ群の各々のフリップフロップの個数、入力容量、配置位置から、「前記フリップフロップ群５のクロックスキュー値が小さくなる」ように「前記同一駆動能力を有するバッファ」を用いて「合成」した「クロックツリー」の「クロックスキュー値を計算する」点。
　
（相違点３）
　本願発明は、「前記集積回路における信号のデューティ・サイクルを所望の量に調整するように構成」された「少なくとも１つのスキュー調整セル」を集積回路の前記デジタル回路機構に組み込むのに対して、引用発明１は、「前記クロックスキュー値」が「前記予測値の範囲外にあるとき、前記予測値の範囲外にある前記フリップフロップ」の「クロック入力に接続されている前記最終段のバッファ群６の１個のバッファ」を、これに対応して「配置」される「前記より高い高駆動能力の調整用バッファ」ないしは「前記より低い低駆動能力の調整用バッファ」に「変更」することにより「クロックスキューを所定の予測範囲内に収める」点。
　
（相違点４）
　本願発明は、「前記少なくとも１つのスキュー調整セルが、前記少なくとも１つのデジタル論理セルの少なくとも１つの対応するトランジスタよりも小さいゲート幅／長さ比を有する少なくとも１つのトランジスタを備える」のに対して、引用発明１は、「最終段のバッファ群６の１個のバッファの近傍」に「より高い高駆動能力の調整用バッファ」及び「より低い低駆動能力の調整用バッファ」を「配置」する点。
　
（相違点５）
　本願発明の「デジタル論理セル」と「スキュー調整セル」は「セル・ライブラリ」からのものであるのに対して、引用発明１の「最終段のバッファ群６」における「同一駆動能力の複数のバッファ」、「より高い高駆動能力の調整用バッファ」及び「より低い低駆動能力の調整用バッファ」をどこから得るのか不明である点。
　
５．当審の判断
５−１．相違点１〜相違点４について
　　ア．前記「４−１」のイで指摘したように、引用発明１の「前記クロックツリーと前記フリップフロップ群のクロック入力用の配線をそれぞれ配線し、クロックスキュー値を計算するステップ」において計算しているのは、前記「負荷となるフリップフロップ群の各々」に到達するまでの遅延時間のバラツキによる「クロック」のパルスエッジの時間差としての「クロックスキュー値」であると認められる。
　また、引用例１の段落【００２２】に「出力用のバッファの負荷容量を含む負荷が一定の場合は、バッファの駆動能力の大きさに対応して信号遅延が変化する。すなわち、バッファ駆動能力が低い場合は信号遅延が大きくなり、駆動能力が高い場合は信号遅延が小さくなる。」と記載されている。したがって、引用発明１の「クロックスキューを所定の予測範囲内に収め」るために用いる「高い高駆動能力の調整用バッファ」と「より低い駆動能力の調整用バッファ」は、「クロックツリー」内の「クロック」の伝送路上に設けた前記「クロック」の遅延量を変更するための素子であると認められる。
　すなわち、「クロックスキューを所定の予測範囲内に収め」るために、引用発明１は、「負荷となるフリップフロップ群の各々」に到達するまでの遅延時間のバラツキによる「クロック」のパルスエッジの時間差としての「クロックスキュー値」を決定し、「クロックツリー」内の伝送路上の「調整用バッファ」により「クロック」の遅延量を調節するものである。
　
　　イ　しかしながら、「３−２」のイで指摘したように、「クロック・スキュー（Clock Skew）とは、クロックが物理的に別個のノードに伝搬されるときのクロック・エッジの到着時間の差であり、たとえば、マスタ・クロックを多くの伝搬先に分配する分配手段内における、伝搬元クロックの直接的な遅延のほか、デューティ・サイクルの変更等によるクロック波形の形状の歪によっても生じる」ことは、技術常識である。
　してみれば、「クロック・スキュー」を極力小さくするためには、「クロックを多くの伝搬先に分配する分配手段内」における「伝搬元クロックの直接的な遅延」を考慮するだけでは不十分であって、前記「伝搬元クロックの直接的な遅延」とは異なる事象である前記「分配手段内」における「デューティ・サイクルの変更」も考慮して、「クロック・エッジの到着時間の差」を小さくするべきであることは、当業者には自明な事項であると認められる。
　
　　ウ　そして、「３−３」のイで指摘したように、引用例３には、
「複数段に直列接続された単位遅延素子を備え、第１段の前記単位遅延素子にはクロック信号が供給される遅延線であって、
　各前記単位遅延素子は、クロックド・インバータ回路と、自段の前記単位遅延素子のクロックド・インバータ回路からの出力信号と前段の前記単位遅延素子のクロックド・インバータ回路から出力される信号とが供給されるノア回路あるいはナンド回路とから構成され、
　前記ノア回路から出力されるクロック信号はパルス幅が狭められるので、前記クロックド・インバータ回路として、入力されるクロック信号のパルス幅を広げるクロックド・インバータ回路２３１ａを用い、前記クロック信号のパルス幅を広げるクロックド・インバータ回路２３１ａは２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとからなり、各トランジスタのチャネル長は固定して、各ＮＭＯＳトランジスタのチャネル幅を大きくすることにより各ＮＭＯＳトランジスタの電流駆動能力を大きくしてパルスの立ち下がり時間を速くし、各ＰＭＯＳトランジスタのチャネル幅を小さくすることにより各ＰＭＯＳトランジスタの電流駆動能力を小さくしてパルスの立ち上がり時間を遅くし、
　前記ナンド回路によりクロック信号のパルス幅が広がる分、前記クロックド・インバータ回路として、入力されるクロック信号のパルス幅を狭めるクロックド・インバータ回路２４１ａを用い、前記クロック信号のパルス幅を狭めるクロックド・インバータ回路２４１ａは２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとからなり、各トランジスタのチャネル長は固定して、各ＮＭＯＳトランジスタのチャネル幅を小さくすることにより各ＮＭＯＳトランジスタの電流駆動能力を低下させてパルスの立ち下がり時間を遅くし、各ＰＭＯＳトランジスタのチャネル幅を広くすることにより各ＰＭＯＳトランジスタの電流駆動能力を向上させてパルスの立ち上がり時間を早くする、
ことを特徴とするクロック信号を遅延させる遅延線。」
という引用発明２が記載されている。
　
　ここで、引用例３の「【０１３７】図２９は、図２８の各部の信号を示している。…（中略）…【０１４２】上記のように、２つの単位遅延素子を通ることにより、ノア回路２０２ｂから出力される信号のパルス幅はＴからＴ−（ｄ＋Ｄ）となる。つまり、２つの単位遅延素子を通ると、単位遅延素子の遅延量だけパルス幅が短くなる。複数の単位遅延素子からなる遅延線において、このようにパルス幅が狭くなると、最悪の場合、パルスを消失してしまうという問題があった。」との記載、前記「図２９」を参照すれば、単位遅延素子１４ｉ＋１から出力される信号Ｆｉ＋１において「短く」なっているのは立ち上がりパルスの「パルス幅」であるとの開示内容を参酌すれば、前記「２つの単位遅延素子を通ると、単位遅延素子の遅延量だけパルス幅が短くなる」とは、前記「単位遅延素子」を通るクロック「パルス」のデューティ・サイクルが変化する、ということである。すなわち、引用発明２において、「前記ノア回路から出力されるクロック信号はパルス幅が狭められる」あるいは「前記ナンド回路によりクロック信号のパルス幅が広がる」とは、「前記ノア回路」あるいは「前記ナンド回路」は、通過する「クロック信号」のデューティ・サイクルを変化させるという意味である。
　そして、引用例３の段落【０１８１】に「単位遅延素子の前後でパルス幅を一定に保持することができる。」と記載されることから、引用発明２の「クロックド・インバータ回路２３１ａ」あるいは「クロックド・インバータ回路２４１ａ」は、「前記ノア回路」あるいは「前記ナンド回路」により「クロック信号」のデューティ・サイクルが変形される分だけ、「入力されるクロック信号のパルス幅」を「広げる」あるいは「狭める」ものと認められる。
　したがって、引用発明２の「単位遅延素子」は、「供給」される「クロック信号」を「遅延」させるだけでなく、デューティ・サイクルの変形分を補償するという効果を奏する回路である。
　
　また、引用発明２においては、「クロックド・インバータ回路２３１ａ」は「各ＮＭＯＳトランジスタのチャネル幅を大きくする」または「各ＰＭＯＳトランジスタのチャネル幅を小さくする」ことにより「前記クロック信号のパルス幅を広げ」ており、「クロックド・インバータ回路２４１ａ」は「各ＮＭＯＳトランジスタのチャネル幅を小さくする」または「各ＰＭＯＳトランジスタのチャネル幅を広くする」ことにより「前記クロック信号のパルス幅を狭め」ている。
　ここで、前記「クロックド・インバータ回路２３１ａ」または前記「クロックド・インバータ回路２４１ａ」における各「トランジスタ」の「チャネル幅」は、前記各「トランジスタ」が半導体素子として作り込まれた後は変更できない。
　よって、上記の如くデューティ・サイクルの変形分を補償するためには、「前記ノア回路から出力されるクロック信号はパルス幅が狭められる」分、あるいは、「前記ナンド回路によりクロック信号のパルス幅が広がる分」を求め、その分を相殺・補償できるように、前記「各ＮＭＯＳトランジスタ」または「各ＰＭＯＳトランジスタ」の「チャネル幅」を設定していることは、自明である。
　
　　エ　引用発明２は、「各トランジスタのチャネル長は固定」して「各ＮＭＯＳトランジスタのチャネル幅」を「大きくする」あるいは「小さくする」、または、「各ＰＭＯＳトランジスタのチャネル幅」を「小さくする」あるいは「小さく」しているが、これは、「各ＮＭＯＳトランジスタ」の「チャネル幅」／長さ比を変更する、あるいは、「各ＰＭＯＳトランジスタ」の「チャネル幅」／長さ比を変更するということである。
　ここで、ＭＯＳトランジスタにおいて、チャネルの実質的なサイズはゲートのサイズで決まることは技術常識である。そして、一般的なＭＯＳトランジスタのチャネルの幅／長さ比は、そのゲートの幅／長さ比と等価であることは、以下の周知例１及び周知例２に記載されるように周知の事項である。
　
　　オ　さて、引用発明１は、「前記クロックツリーの負荷となるフリップフロップ群の各々のフリップフロップの個数、入力容量、配置位置から、前記フリップフロップ群５のクロックスキュー値が小さくなるように、前記同一駆動能力を有するバッファを用いて前記クロックツリーを合成」した後に、「前記クロックスキュー値が予測値の範囲内」にないときは、「前記予測値の範囲外」にある「前記最終段のバッファ群６の１個のバッファ」を、「その近傍」に「配置され」ていた「前記より高い高駆動能力の調整用バッファ」または「前記より低い低駆動能力の調整用バッファ」に「変更することにより、クロックスキューを所定の予測範囲内に収め」ようとするものである。
　そして、「バッファ」回路をＣＭＯＳトランジスタからなるインバータを用いて形成することはきわめて一般的である。
　しかしながら、「前記より高い高駆動能力の調整用バッファ」または「前記より低い低駆動能力の調整用バッファ」は、前記アで指摘したように、単に、「クロック」の遅延量を変更するための素子である。
　したがって、クロック・エッジの到着時間の差であるクロック・スキューは、クロックの直接的な遅延のほか、クロックの伝送経路内における「デューティ・サイクル」の変更によるクロック波形の形状の歪によっても生じることが技術常識であることを考慮すれば、引用発明１において、「前記予測値の範囲外にあるとき」に「前記最終段のバッファ群６の前記１個のバッファ」を、単に、「クロック」の遅延量を変更するだけの前記各「調整用バッファ」に「変更する」のでは、「クロックツリー」内のデバイスによりもたらされるデューティ・サイクルの歪みの影響は補償できず、「クロック」のパルスエッジの時間差である「クロックスキュー」を「所定の予測範囲内に収め」ることができない事態が発生することは、当業者であれば当然に想定し得たものと認められる。
　
　　カ　そして、「クロックスキュー」を極力小さくした「クロックツリー」を「合成する」ことは、引用発明１が当然に有する課題であると認められる。
　したがって、引用発明１において、「クロックスキュー」を極力小さくするために、前記イで指摘したように、前記「クロックツリー」の「負荷となるフリップフロップ群の各々」に到達するまでの遅延時間のバラツキによる「クロックスキュー値」を考慮することに加えて、前記「クロックツリー」の経路内における「デューティ・サイクル歪み」により生じる「クロックスキュー値」も考慮して、「クロックスキューを所定の予測範囲内に収め」ようとすることは、当業者であれば当然に想起したものと認められる。
　
　　キ　してみれば、引用発明１において、「前記クロックスキュー値」を極力「予測値」に近づけさせるために、
・「前記クロックツリーと前記フリップフロップ群のクロック入力用の配線をそれぞれ配線し、クロックスキュー値を計算するステップ」において、引用発明２において自明になされているように、「配線」された「クロックツリー」内のデバイスによる「デューティ・サイクル歪み」により生じるクロックスキュー値についても「計算」とすることで、相違点２に係る構成とし、
・前記「計算」した「クロックスキュー値」が「予測値の範囲外」にあるときに、「バッファ群６」の「１個のバッファ」を、「その近傍」に「配置され」て単に「クロック」の遅延量を変更するための素子であった「前記より高い高駆動能力の調整用バッファ」または「前記より低い低駆動能力の調整用バッファ」に「変更する」ことに代えて、引用発明２の「単位遅延素子」のように、「クロック」を所定量「遅延」させるともに、「クロックツリー」内の回路要素により「クロック」のデューティ・サイクルが歪む分だけ前記「クロック」の「パルス幅」を「広げる」ないし「狭める」ことができる「クロックド・インバータ回路」を備えた「調整用バッファ」に「変更する」ことで、相違点３に係る構成とし、
・そして、前記「調整用バッファ」が備える「クロックド・インバータ回路」として、引用発明２のように、そのＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのゲート幅／長さ比を、少なくとも小さくすることにより、各トランジスタの電流駆動能力を小さくして「クロック」パルスの立ち上がり時間あるいは立ち下がり時間を遅くさせることにより、前記「クロック」のパルス幅を変化させることができる「クロックド・インバータ回路」を用いることで、相違点４に係る構成とすること、
・以上のように構成することにより、引用発明１の「クロックスキュー値」を、「クロックツリー」の経路内における「デューティ・サイクル歪み」により生じる「クロック」のパルスエッジの時間差をも考慮した「値」にすることで、相違点１に係る構成とする、
ことは、当業者が容易に想到し得たものと認められる。
　
　　ク　周知例１：特開平０８−１２３５６６号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０８−１２３５６６号公報には、以下の事項が記載されている。
ａ．「【００６６】ＭＯＳトランジスタＴＲｂは、そのゲート幅が、単位ＭＯＳトランジスタの４倍とされ、そのチャネル長は単位ＭＯＳトランジスタのそれと等しくされる。すなわち、
ＭＯＳトランジスタＴＲａのゲート幅（チャネル幅）とチャネル長（ゲート長）の比は、Ｗ／２Ｌで与えられ、ＭＯＳトランジスタＴＲｂのチャネル幅（ゲート幅）とチャネル長（ゲート長）の比は４Ｗ／Ｌで与えられる
　
　　ケ　周知例２：特開平０９−０７３３２９号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平０９−０７３３２９号公報には、以下の事項が記載されている。
ａ．「【００２０】この出力ノード３の大きな寄生容量を高速で充放電し、安定に中間電圧ＶＣＣ／２レベルの内部電圧を生成するために、出力回路ＯＵＴに含まれる
ＭＯＳトランジスタＱ３およびＱ４の電流供給能力は十分大きく設定される（ゲート幅（チャネル幅）またはゲート幅（チャネル幅）とゲート長（チャネル長）の比Ｗ／Ｌが十分大きくされる）
　
５−２．相違点５について
　　ア　引用発明１は、「クロックツリーを、計算機支援設計により合成する」ものである。
　そして、「半導体集積回路」を「計算機支援設計」すなわちＣＡＤを用いて設計する技術においては、「半導体集積回路」の回路網を設計・合成するために用いる回路部品データは、ライブラリに蓄積したものから所望のものを選択することが、一般である。
　したがって、引用発明１の「最終段のバッファ群６」における「基準駆動能力を有するバッファ」、「高駆動能力の調整用バッファ」及び「低駆動能力の調整用バッファ」を、回路データを記憶するライブラリから選択することで、相違点１に係る構成とすることは、当業者であれば、当然になし得たものと認められる。
　
５−３．小括
　以上のとおりであるから、相違点１乃至相違点５は、技術常識と周知の事項を参酌すれば、引用発明１と引用発明２とから当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明１及び引用発明２から、当業者が予期し得たものである。
　したがって、本願発明は、技術常識と周知の事項を参酌すれば、引用発明１及び引用発明２に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、技術常識と周知の事項を参酌すれば、引用例１及び引用例３に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。