【事件の表示】
　特願２００６−２２９４７９「高電圧ハイサイドトランジスタドライバ」拒絶査定不服審判事件〔平成１９年　４月１２日出願公開、特開２００７−　９７１５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【第１】経緯  
 　  
［１］手続の概要
　本願は、平成１８年８月２５日（パリ条約による優先権主張，平成１７年９月２７日米国，平成１８年１月２７日米国，平成１８年３月３日米国）に出願したもの（特願２００６−２２９４７９号）であって、手続の概要は以下のとおりである。
　
　手続補正　　　　　　　　　：平成２１年　８月２１日
　拒絶理由通知　　　　　　　：平成２４年　３月　５日（起案日）
　意見書　　　　　　　　　　：平成２４年　３月２８日　
　手続補正　　　　　　　　　：平成２４年　３月２８日
　拒絶査定　　　　　　　　　：平成２４年　７月　３日（起案日）
　拒絶査定不服審判請求　　　：平成２４年　９月２１日
　　 
［２］査定  
　原審での査定の理由は、以下のとおりである。  
　
〈査定の理由〉 　  
　本願の各請求項に係る発明は、下記の刊行物１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。  
　　　　　記（刊行物）  
　刊行物１：米国特許第５２７２３９８号明細書
　刊行物２：米国特許第５９００６８３号明細書
　
【第２】本願発明
　
　本願の請求項１〜１４に係る発明は、本願特許請求の範囲，明細書及び図面（平成２１年８月２１日及び平成２４年３月２８日付けの手続補正書により補正されたもの）の記載からみて、それぞれ、その特許請求の範囲の請求項１〜１４に記載した事項により特定されるとおりのものであるところ、そのうち、請求項１に係る発明（以下「本願発明」という。）は、下記のとおりのものである（なお、下線部は、平成２４年３月２８日付けの手続補正書で手続補正された部分を示す。）。
　　　　　　記（本願発明（請求項１））
　ハイサイドトランジスタドライバであって、
　ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
　前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
　該ハイサイドトランジスタドライバの高電圧側に設けられた第１の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第１の受信器モジュールと、
　
該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、
　該ハイサイドトランジスタドライバの前記低電圧側に設けられた第２の受信器モジュールであり、前記状態信号を受信する、該第２の受信器モジュールと、
を備えるハイサイドトランジスタドライバ。
　
【第３】当審の判断  
 　 
［１］引用刊行物の記載の摘示 
　刊行物２：米国特許第５９００６８３号明細書
　原査定の拒絶の理由に引用された刊行物である上記刊行物２には、以下の記載が認められる。先頭に付した記号(P)，(C-L)は、摘示箇所を示し、例えば、(P2)は２頁を示し、(C2-L6)は２カラムの６行から始まる部分・パラグラフであることを示す。また、〔〕内は当審で作成した抄訳である。抄訳中の下線は、注目箇所を示すために当審で施したものであり、（）内に原文を示したり、また、原文では複数であるものについて（複数）と示したものもある。
　
　(C1-L1)名称
  Isolated gate driver for power switching device and method for carrying out same
　〔パワースイッチング素子のための絶縁ゲ−トドライバ及びその方法〕
　
　(P1)
　ABSTRACT
　〔要約〕
  An isolated gate driver device for a power switching device having a plurality of transistors includes a primary circuit having a voltage source of a first voltage potential. The primary circuit constantly switches the voltage source to generate first and second load signals based on control signals received from a microcontroller.　The first load signal is modulated at a first frequency for enabling the transistors, and the second load signal is modulated at a second frequency, different from the first frequency, for disabling the transistors. A plurality of high frequency transformers corresponding to each of the transistors is coupled to the primary circuit. The transformers have a primary side for receiving one of the first and second load signals and a secondary side for transforming the one of the first and second load signals into corresponding signals at a second voltage potential. A secondary circuit coupled between each of the transformers and each of the corresponding transistors provides a bias power supply to each of the transistors at the second voltage potential. The secondary circuit also enables and disables each of the transistors based on the first and second load signals.
　〔複数のトランジスタを備えたパワースイッチング素子のための絶縁ゲートドライバは、第１の電圧電位の電圧源を有する１次回路を備えている。その１次回路は、コンスタントに、マイクロコントローラから受信した制御信号に基づいて第１及び第２負荷信号を生成するためにその電圧源を開閉（switch）する。
第１負荷信号はトランジスタを動作状態にする（enable）ため第１の周波数で変調され、第２負荷信号はトランジスタを不動作状態にする（disable）ため第１の周波数と異なる第２の周波数で変調されている。各トランジスタに対応する複数の高周波用の変圧器は、その１次回路に結合されている
その複数の変圧器は、第１および第２負荷信号のうちの１つを受信するための１次側と、第１および第２負荷信号のうちのその１つを対応する第２電圧電位の信号に変換するための２次側とを有する
変圧器の各々と対応する各トランジスタの間に結合された２次回路は各トランジスタに第２の電圧電位にバイアス電源を提供する。２次回路はまた、第１および第２負荷信号に基づいて、各トランジスタを動作状態、不動作状態にする
　
　(C1-L5)
　TECHNICAL FIELD
　〔技術分野〕
　This invention relates to isolated gate drivers for power switching devices and methods for carrying out same.
　〔本発明は、パワースイッチング素子のための絶縁ゲ−トドライバ及びその方法に関するものである。〕
　
　(C1-L10)
　BACKGROUND ART
　〔技術背景〕
　Many low voltage electronic circuits have a need to drive high voltage switching transistors through an isolating barrier. This need stems from the fact that a large voltage differential, typically in the order of 100 volts, exists between the low voltage control logic and the high voltage power switch. Therefore, for safety and other reasons, the control logic and high voltage switch must be electrically isolated.
　〔多くの低電圧の電子回路は、絶縁体を通して高電圧スイッチングトランジスタを駆動する必要がある。この必要性は、典型的には１００ボルトといったオーダーの大きな電圧差が低電圧制御ロジックと高電圧パワースイッチの間に存在するという事実から生じる。したがって、安全性及び他の理由のために、制御ロジックと高電圧スイッチは電気的に絶縁されなければならない。〕
　
　(C1-L44)
　DISCLOSURE OF THE INVENTION
　〔発明の開示〕
　It is thus a general object of the present invention to provide a reliable, inexpensive isolated gate driver for high power transistor switching devices.
　〔従って、ハイパワートランジスタのスイッチング素子のための信頼性の高い、安価な絶縁ゲートドライバを提供することが本発明の全般的な目的である。〕
　
　(C1-L48)
　In carrying out the above object and other objects, features, and advantages of the present invention, an isolated gate driver device is provided. The isolated gate driver includes a primary circuit having a voltage source of a first voltage potential wherein the primary circuit constantly switches the voltage source to generate first and second load signals based on the control signals. 
　The first load signal modulates at a first frequency for enabling the transistors and the second load signal modulates at a second frequency, different from the first frequency, for disabling the transistors. 
　The device also includes a plurality of high frequency transformers corresponding to the power switching device having one or more transistors. Each of the transformers are in communication with the primary circuit and have a primary side and a secondary side wherein the primary side receives one of the first and second load signals and the secondary side transforms the one of the first and second load signals into corresponding signals at a second voltage potential.
　Still further, the device includes a secondary circuit coupled between each of the transformers and each of the corresponding transistors for providing a bias power supply to each of the transistors at the second voltage potential and for enabling and disabling each of the transistors based on the first and second load signals.
　〔上記の目的および他の目的の実現において、本発明である絶縁ゲートドライバが提供される。絶縁ゲートドライバは、第１の電圧電位の電圧源を有する１次回路であって、制
御信号に基づいてコンスタントに第１および第２負荷信号を生成するために該電圧源を開閉（switch）する１次回路
　
第１負荷信号は、トランジスタを動作状態にする（enable）ために第１の周波数で変調し、第２負荷信号は、トランジスタを不動作状態にする（disable）ために第１の周波数と異なる第２の周波数で変調する
　
装置は、また、１つ又はそれ以上のトランジスタを有するパワースイッチングデバイスに対応する高周波変圧器を含む。その変圧器の各々は、１次回路と通信（in communication with）しており
２次側は、第１および第２負荷信号のうちのその１つを、対応する第２の電圧電位の第１および第２負荷信号の１つに変換する
　
装置は、さらに、変圧器の各々と対応する各トランジスタの間に結合された２次回路
各トランジスタに第２の電圧電位にバイアス電源を提供し、各トランジスタ１４を第１及び第２負荷信号に基づいて動作状態，不動作状態にする（enable，disable）ための２次回路を含む
　
　(C2-L29)
　BRIEF DESCRIPTION OF THE DRAWINGS〔図面の簡単な説明〕
　FIG. 1 is a schematic diagram of the isolated gate driver device of the present invention;
　FIG. 2 is a schematic diagram of the primary circuit of the isolated gate driver device of the present invention;
　FIG. 3 is a schematic diagram of a dead time generation circuit employed in the device of the present invention;
　FIG. 4 is a schematic diagram of forward and reverse communications portion of the primary circuit shown in FIG. 1;
　FIG. 5 is a schematic diagram of the secondary circuit of the isolated gate driver device of the present invention;
　FIG. 6 is a schematic diagram of the low voltage section of the secondary circuit shown in FIG. 5; and
　FIG. 7 is a schematic diagram of the high voltage section of the secondary circuit shown in FIG. 5.
　〔図１は、本発明のの概略図である。
　図２は、本発明の絶縁ゲートドライバ装置の１次回路の概略図である。
　図３は、本発明の装置に用いデッドタイム生成回路の概略図である。
　図４は、図１に示す１次回路の順方向および逆方向の通信部の概略図である。
　図５は、本発明の絶縁ゲートドライバ装置の２次回路の概略図である。
　図６は、図５に示される２次回路の低電圧セクションの概略図である。
　図７は、図５に示される２次回路の高電圧セクションの概略図である。〕
　
　(C2-L48)
　BEST MODES FOR CARRYING OUT THE INVENTION〔発明を実施するための最良の形態〕
　Turning now to FIG. 1, there is shown a schematic diagram of the isolated gate driver device of the present invention, denoted generally by reference numeral 10. The device 10 interfaces with an analog Pulse Width Modulated (PWM) controller or digital computer, such as a microcontroller 12, that generates control signals, CMD, and a power switching device including high power transistors 14, such as MOSFETs and IGBTs.
　〔ここで図１に戻れば、そこに
本発明の絶縁ゲートドライバ装置の概略図が示され、それは参照番号１０で概要が示される
　
装置１０は
制御信号，ＣＭＤを生成する、アナログパルス幅変調（ＰＷＭ）コントローラまたはマイクロコントローラ１２
ハイパワートランジスタ１４を含むパワースイッチング素子、とをインターフェースする
　
　(C2-L59)
　The device 10 includes a primary circuit 16 in communication with the microcontroller 12, a plurality of high frequency pulse transformers 18 in communication with the primary circuit, and a plurality of secondary circuits 20 each in communication with a pulse transformer 18 and a high power transistor 14. Each of the secondary circuits 20 may also be in communication with external sensors (not shown).
　〔
装置１０は、マイクロコントローラ１２と通信（in communication with）する１次回路１６と、１次回路と通信（
する複数の高周波パルス変圧器１８と、その各々が１つのパルス変圧器１８と１つのハイパワートランジスタ１４と通信（in communication with）する複数の２次回路２０を含む。２次回路２０の各々は、外部のセンサー（複数）（図示せず）と通信
することもあ
　
　(C2-L66)
　Primary circuit 16 provides a bias power supply to the transistors 14 as well as signal commands for each of the transistors 14 via the transformers 18. The primary circuit 16 constantly switches a voltage source of a first voltage potential to generate first and second load signals based on the control signals transmitted by microcontroller 12. The first load signal modulates at a first frequency for enabling the transistors, and the second load signal modulates at a second frequency for disabling the transistors. The first and second load signals modulate at different frequencies. The primary circuit 16 also receives fault feedback signals, decodes the same and provides status to the microcontroller 12.
　〔
１次回路１６は、トランジスタ１４に、（複数の）変圧器１８を介して（複数の）トランジスタ１４のそれぞれのために、信号コマンドと同様にバイアス電源も提供する。１次回路１６は、マイクロコントローラ１２によって送信された制御信号に基づいて、第１および第２負荷信号を生成するため、第１電圧電位の電圧源をコンスタントに開閉（switch）する。第１負荷信号はトランジスタを動作状態にする（enable）するために第１の周波数で変調し、第２負荷信号はトランジスタを不動作状態にする（disable）するための第２の周波数で変調する。第１及び第２負荷信号は、異なる周波数で変調する。１次回路１６は、また、同じ障害フィードバック信号を受信しデコードし、マイクロコントローラー１２に“状態（status）”を提供する
　
　(C3-L12)
　The transformers 18 step up the power supply 
from the primary circuit 16 according to the turns ratio of the primary side 22 to the secondary side 24. Thus, transformers 18 generate the first and second load signals at a second voltage potential.
　〔
変圧器１８は、１次側２２、２次側２４の巻数比に応じて、１次回路からの電源供給電圧を昇圧する
　
　(C3-L17)
　The secondary circuits 20 transfer the first and second load signals at the second voltage potential to each of the transistors 14 for providing the gate driver power to each of the transistors 14 and for enabling and disabling the transistors 14 accordingly. Furthermore, secondary circuits 20 include fault detection circuitry for detecting various faults associated with the transistors 14 and the secondary circuits 20 and transferring them to the primary circuit 16 via the transformers 18.
　〔２
次回路２０は、各ゲートドライバ電力を各トランジスタ１４に供給して、しかるべくトランジスタ１４を動作状態，不動作状態にする
第２の電圧電位の第１及び第２負荷信号を各々のトランジスタ１４に転送する
トランジスタ１４と２次回路２０に関連する様々な障害を検出し、それを変圧器１８を介して１次回路１６に転送するための、障害検出回路を含む
　
　(C3-L26)
　FIG. 2 is a schematic diagram illustrating the primary circuit 16 in greater detail. Primary circuit 16 includes a PWM Interface 26 which receives a DC voltage source, such as 5 VDC, for providing a bias power supply to each of the transistors 14 and their circuits. PWM Interface 26 also receives PWM control/command signals generated in parallel by microcontroller 12. This is done in the interest of preserving the critical timing of PWM'd signals.
　〔図２は、より詳細に１次回路１６を示す概略図である。１次回路１６は、トランジスタ１４（複数）とそれらの回路（複数）の各々にバイアス電源を供給するため、５ＶＤＣ等のＤＣ電圧源を受け取るＰＷＭインタフェース２６を含む。ＰＷＭインタフェース２６は、また、マイクロコントローラ１２によって、並列に生成されたＰＷＭ制御／コマンド信号（複数）を受信する。これはＰＷＭ変調された信号の重要なタイミングを保つために行われる。〕
　
　(C3-L34)
　The device 16 is split, or partitioned internally, by phase leg, i.e., by pairs of the transistors 14 consisting of an upper transistor for providing a positive phase signal and a lower transistor for providing a corresponding negative phase signal.　For example, a 3-Phase power inverter having six transistors 14 is grouped into three pairs of transistors 14. The Gating commands for each pair of power transistors 14 must interact to insure safe, reliable operation. 
Dead Time Generation circuits 28 perform this front end protection feature by preventing the simultaneous conduction of two transistors 14 paired together.
　〔
装置１６は、相の脚、すなわち、正相信号を供給する上側トランジスタと、対応する逆相信号を供給する下側トランジスタとからなるトランジスタ１４（複数）のペアーによって、内部的に分割されされている。例えば、６個のトランジスタ１４を有する３相パワーインバータは、トランジスタ１４の３つのペアーにグループ分けされる
　
　(C3-L44)
 This is the result of the fact that the threshold of the power device is usually not symmetrically located between the applied ON-state and OFF-state Gate drive voltages, and the transistor turn-on and turn-off delays are not usually symmetrical. Thus, without an explicit delay between commanding one of the transistors 14 OFF and the other transistor 14 ON, 
both transistors 14 may conduct for a short time resulting in a failure.
　〔これは、パワーデバイスの閾値は、通常、加えられるＯＮ状態とＯＦＦ状態のゲートドライブ電圧の間に対称的に位置しておらず、そして、トランジスタのターンオン遅延とターンオフ遅延が通常対称的ではないという事実の結果である。このように、トランジスタ（複数）１４の一方をＯＦＦ，他方をＯＮする命令の間の明示的な遅延なくしては、両トランジスタ（複数）１４は、短時間導通して失敗に至ることになる。〕
　
　(C3-L53)
　Dead Time Generation circuits 28 provide the following functions:
　1. Ignore an input command that tries to turn both transistors 14 ON at the same time;
　2. Always lock out, for a short period (defined as the deadtime), the turn ON of one transistor 14 whenever the other transistor 14 turns OFF; and
　3. Never lock out the turn ON of a transistor 14 when it is not necessary.
　〔デッドタイム生成回路２８は、以下の機能を提供します。
　１．同時に両方のトランジスタ１４をオンにしようとする入力コマンドを無視する；
　２．他方のトランジスタ１４がＯＦＦになるときはいつでも、常に、短い期間（“デッドタイム”と定義される）一方のトランジスタ１４のターンＯＮをロックアウトし、そして
　３．それが必要でないときには、トランジスタ１４のターンＯＮはロックアウトしない。〕
　
　(C3-L62)
　A schematic diagram of an exemplary Dead Time Generation circuit 28 is shown in FIG. 3 for one phase leg. For the complete device 10, however, a total of three-copies of this circuit 28 would be required. The upper and lower switch commands for one phase leg, AU and AL, are first brought into the circuit 28 through 2-stage digital filters 30. This synchronizes the external commands with a system clock CLK and rejects any short term noise due to ground bounce or pickup on the command inputs.
　〔例示的な、１相脚分のデッドタイム生成回路２８の概略図を図３に示す。しかしながら、完全な装置１０については、この回路２８の３つのコピーの合計が必要となる。
　
上側と下側の１相脚分のスイッチコマンド（複数）であるＡＵ，ＡＬ
　これは、外部コマンドをシステムクロックＣＬＫに同期して、コマンド入力（複数）上のグランドバウンスやピックアップに起因するいかなる短期間ノイズも除去する。〕
　
　(C4-L4)
　A cross conduction lockout logic 32 treats an AUIn=ALIn=HI condition, a normally invalid command, exactly the same as an AUIn=ALIn=LO condition. 
　〔クロス導通ロックアウトロジック３２は、ＡＵＩｎ＝ＡＬＩｎ＝ＨＩの状態を、通常無効なコマンドと扱うもので、ＡＵＩｎ＝ＡＬＩｎ＝ＬＯの状態もまったく同様である。〕
　
　(C4-L28)
　Returning now to FIG. 2, the drive signals, DrvAU and DrvAL, generated by Dead Time Generation circuit 28 are then frequency shift keyed (FSK'd) by PWM Interface 26 to transfer a command signal to a transformer driver/receiver 42 
associated with each of the transformers 18. The FSK function may be accomplished utilizing a divider 46 as shown in FIG. 4 for each transistor 14. 
The output frequency is set equal to the input frequency, CLK, if the input, CMD, to the divider 46 is HI (or ON), while the output frequency is set equal to half the input frequency if the input to the divider 46 is LO (or OFF). That is, ON commands are modulated at a first frequency, e.g., 10 MHz, while OFF commands are modulated at a second frequency, e.g., 5 MHz.
　〔ここで図２に戻る。デッドタイム生成回路２８によって生成された駆動信号、ＤｒｖＡＵとＤｒｖＡＬは、その後、
ＰＷＭインタフェース２６により周波数シフト変調されて、コマンド信号をその各々が変圧器１８に関連する１つの変圧器ドライバ／レシーバ４２へと転送する
分周器４６への入力ＣＭＤがＨＩ（又はＬＯ）であれば、出力周波数は入力周波数ＣＬＫに等しく設定され、分周器４６への入力がＬＯ（又はＯＦＦ）であれば、出力周波数は入力周波数の半分に等しく設定される。それは、ＯＮコマンドが第１周波数、例えば、１０ＭＨｚで変調され、ＯＦＦコマンドが第２の周波数、例えば、５ＭＨｚで変調される
　
　(C4-L43)
　The constant operation of the transformer 18, either at 5 MHz or 10 MHz, allows for a small and inexpensive transformer that only needs to carry the average load current (typically 20-50 mA), rather than a peak load current (typically 2-5 A). The constant operation of the transformer 18 also allows for the power supply to always be active. A further benefit of the constant operation is that the fault protection and feedback communication circuits (described in greater detail below) can operate at all times, including when the power switching transistors 14 are OFF.
　〔変圧器１８の、５ＭＨｚかもしくは１０ＭＨｚでの定常的な動作は、ピーク負荷電流（典型的には、２−５Ａ）ではなく、むしろ平均負荷電流（典型的には、２０−５０ｍＡ）を運ぶことのできる小型で安価な変圧器を許容する。変圧器１８の定常的動作は、また、電源を常にアクティブにすることを許容する。変圧器１８の定常的動作の更なる利点は、障害保護とフィードバック通信回路（以下に詳細に説明する）が、パワースイッチングトランジスタ１４がＯＦＦである場合を含めて、いつも動作可能であることである。〕
　
　(C4-L53)
　The receivers 42 associated with each transformer 18 monitor the feedback paths from the secondary circuits 20 for status and fault information packets, 
as will be described in greater detail below, and transmit the data to a fault decoder 44. Fault decoder 44 decodes the fault information sent by secondary circuits 20 and combines them to present summary information to the microcontroller 12.
　〔
各変圧器１８に関連付けられたレシーバ（複数）４２は
状態（status）と障害情報パケットを得るため、２次回路（複数）２０からのフィードバックパスを監視し、そのデータを障害デコーダ４４に送信する
　
　(C4-L60)
　The reverse communication function of the primary circuit 16 is illustrated via an exemplary circuit shown in FIG. 4. Reverse communication from the secondary circuits 20 consists of a serial pulse stream. The first positive edge at this input triggers a sequential enabler 48 which sequentially enables three 3-bit shift registers 50. The three copies of the 3-bit encoded fault status word are stored in these registers. The three sets of data are compared in MISCOM comparator 52 and any miscompare is latched and presented as a miscommunication fault, MISCOM. If there are no miscompares, the data is passed to decoder 44 which then decodes the three sets of fault signals.
　〔１次回路１６の逆方向通信機能は、図４に示される例示的な回路を介して図示されている。２次回路２０からの逆方向の通信はシリアルパルスストリームで構成される。この入力において最初の正のエッジは、３つの３ビットシフトレジスタ５０を順次エネーブルするシーケンシャルイネーブラ４８をトリガする。・・・・〕
　
　(C5-L5)
　Turning now to FIG. 5, there is shown a schematic diagram of an exemplary secondary circuit 20 associated with one of the transistors 14, a total of which six are required for a 3-phase power inverter. It should be understood, however, that the present invention is not limited to separate secondary circuits 20 for each transistor 14, but may be combined into one large circuit. The power supply for the secondary circuits 20, including the supply currents for both the IC's associated with the secondary circuits 20 and the drive currents for the transistors 14, is sourced from the primary circuit 16 through isolation transformers 18.
　〔ここで図５に戻ると、
３相パワーインバータには合計で６つが必要であるトランジスタ１４（複数）の１つ、に関連付けられた、例示的な１つの２次回路２０の概略図が示されている
２次回路２０に関連付けられるＩＣのための供給電流とトランジスタ１４のための駆動電流の両方のための供給電流を含む２次回路２０用の電源供給は、絶縁変圧器１８を通して１次回路１６から供給される
　
　(C5-L16)
　Secondary circuit 20 includes a diode rectifying circuit for converting the AC signal on the primary side 22 of transformer 18 to a DC signal of a second voltage potential based on the first and second load signals and the turns ratio between the primary side 22 and the secondary side 24, respectively.
　〔
２次回路２０は、変圧器１８の１次側２２のＡＣ信号を、第１及び第２の負荷信号と１次側２２と２次側２４間の巻線比とのそれぞれに基づいて第２の電圧電位のＤＣ信号に変換するための１つのダイオード整流回路を含んでいる
　
　(C5-L23)
　The AC signal from transformer secondary winding 24 is received by receiver 56 (a frequency detector), and, based on the frequency of the signal, receiver 56 determines whether it is ON or OFF. The output of receiver 56 is passed to an AND gate 58 along with an output from under voltage detector 60. Under voltage detector 60 monitors the power supply from a 5 V regulator 62 to make sure the regulator 62 is working. Under voltage detector 60 also monitors the power from the DC bias potential to transistor drive buffer 64 to make sure that transistor 14 can be properly controlled. If there is no fault with the power supply from regulator 62 and there is a signal, AND gate 58 will pass a signal to amplifier 64 for driving the transistor 14.
　〔
変圧器の２次巻線２４からのＡＣ信号は、受信器５６（周波数検出器）によって受信され、そして、その信号の周波数に基づいて、受信器５６は、それがＯＮかＯＦＦであるかを決定する。
トランジスタドライブバファ６４
増幅器６４
　
　(C5-L36)
　Secondary circuit 20 further includes circuitry for detecting various faults. 
For example, a desaturation detector 66 detects a short circuit in the transistor 14 by sensing the voltage at the transistor 14 via a resistive divider Rdivider. Over current detector 68 detects various over current conditions via over current resistor Roc. An over current condition may be due to one of the following: motor winding shorts, motor phase to neutral shorts, current sensor failure/degradation, and unstable current regulator. Furthermore, over temperature detector 70 detects an over temperature condition via temperature sensor Rot.
　〔２
次回路２０は、さらに、様々な障害を検出するための回路を含む
　
　(C5-L47)
　Each of the faults are passed to a fault encoder 72 for encoding and then to transmitter 74 for modulating into a pulse stream, as will be described in greater detail below.
　〔
以下でより詳細に説明するように、障害の各々は、エンコードする障害エンコーダ７２に渡され、その後、パルス・ストリームに変調する送信器７４に渡される
　
　(C5-L50)
　In a preferred embodiment, the secondary circuit 20 is split between two integrated circuits (ICs), one optimized for 30 V operating voltages that are capable of directly driving the output power transistors 14, i.e., high voltage section; and the other optimized for small feature size, fast logic functions, i.e., low voltage section. The low voltage section contains all of the forward and reverse communication logic, the fault processing and encoding, and the general housekeeping chores. The high voltage section handles the under voltage lockout and power-up protection features, the short circuit detection, and the Gate drive output buffer function.
　〔好ましい実施形態では、２次回路２０は、２つの集積回路（ＩＣｓ）に分けられる−その１つは、直接出力パワートランジスタ１４を駆動することが可能な３０Ｖ動作電圧に最適化されたもの、すなわち、
高電圧セクション
低電圧セクション
低電圧セクションは、順方向および逆方向のすべての通信ロジック、障害処理とエンコーディング
高電圧セクションは、低電圧ロックアウト、パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う
　
　(C5-L62)
　In a second preferred embodiment, the secondary circuits 20 may be placed on a single integrated circuit, chosen as a compromise between the need for a 20-30 V circuit, such as the buffer amplifier 64, and logic circuit density/feature size with the intention of reducing overall cost by minimizing package pin count and cost.
　〔第２の好ましい実施形態では、２次回路２０は、パッケージピン数とコストを最小にすることによって全体のコストを低減することを意図して、例えば
バファアンプ６４
　
　(C6-L1)
　A schematic diagram of the low voltage section of the secondary circuit 20 is shown in FIG. 6. A level shifter 76 shifts the high voltage square wave on the output terminals of the transformer 18 to a 5 VDC level clock for all internal circuits. 
Frequency detector (or receiver) 56 monitors the input voltage from level shifter 76. When the input frequency drops below a predetermined value, the output goes LO, indicating that the CLOCK is at the low frequency value and that CMD=OFF. This signal is latched into the first FF of a 2-stage digital filter 78, which commands the Gate driver to turn the power transistor 14 OFF. If the output of frequency detector 56 has not transitioned LO by the next rising edge of CLOCK, it must be at the high frequency value, which means that CMD=ON. This signal is then passed through filter 78 which commands the Gate driver to turn the power transistor 14 ON.
　〔２次回路２０の低電圧セクションの概略図が図６に示される。レベルシフタ７６は、トランス１８の出力端子上の高電圧の方形波を、すべての内部回路用に５ＶＤＣレベルクロックにシフトする。周波数検出器（又は受信器）５６は、レベルシフタ７６からの入力電圧をモニタする。入力周波数が所定値より下に落ちると、その出力はＬＯとなって、ＣＬＯＣＫが低周波数値でありＣＭＤ＝ＯＦＦであることを示す。この信号は、それから、第１のＦＦである２ステージデジタルフィルタ７８−ゲート・ドライバにパワートランジスタ１４をオフにするよう指令する２ステージデジタルフィルタ７８−にラッチされる。周波数検出器５６の出力がＣＬＯＣＫの次の立ち上がりエッジによって未だＬＯに遷移していないときは、それは、ＣＭＤ＝ＯＮを意味する高周波値である。そして、この信号は、ゲートドライバにパワートランジスタ１４をＯＮさせるよう指令するフィルタ７８を通過する。〕
　
　(C6-L17)
　Overcurrent detection is provided at two levels. The first alerts the microcontroller 12 that currents exceeding rated values have been detected. This fault enunciates OC1, which simply transmits an OC1 error to the primary circuit 16 without taking any other action. This fault is intended to alert the microcontroller 12 that operation outside normal limits has occurred.
　The second fault is designed for catastrophic error protection. It trips at a higher current, typically at twice the rated current, and enunciates OC2. This fault is transmitted to the primary circuit 16 while local circuitry latches the occurrence and shuts down the power transistor 14.
　〔過電流検出は、２つのレベルで与えられる。その第１は、定格値を超えた電流が検出されたことをマイクロコントローラ１２に警告する。この障害（fault）は、ＯＣ１を宣言するもので、それは、単に他のいかなるアクションをとることなく、
１次回路１６へＯＣ１エラーを送信する
　その第２は、致命的なエラー保護用に設計されている。それは、より高い電流でトリップし、典型的には２倍の定格電流で、ＯＣ２を宣言する。
この障害は１次回路１６に伝達される
　
　(C6-L35)
　OT detector 83 compares the resistance of temperature sensitive resistor Rot a reference value and passes an output to a 2-stage digital filter 87 describing a safe or unsafe condition.
　〔ＯＴ検出器８３は、基準値と感温抵抗体Ｒotの抵抗値と参照値を比較し、安全又は危険状態を意味する出力を２ステージデジタルフィルタ８７に渡す。〕
　
　(C6-L45)
　To reduce both the number of data bits sent over the communication path and the latency delay, the fault information from synchronous filter 94 is encoded via fault encoder 72. All five faults, undervoltage (UV), short circuit (SC), overover current (OC2), overcurrent (OC1) and over temperature (OT), are combined into a single 3-bit data word.
　Because all faults are not equal, the encoder may utilize a priority network so that high priority faults take precedence over lower priority faults, and only the highest priority fault is transmitted. The priority network may be defined as:
　　・・・・・
　〔通信経路を介して送られるデータビット数と待ち時間遅延の両方を低減するために、同期フィルタ９４からの
障害情報は障害エンコーダ７２を介してエンコードされる
全部で５つの障害、低電圧障害（ＵＶ）、短絡（ＳＣ）、過電流（ＯＣ２）、過電流（ＯＣ１）と過温度は、３ビットの１データワードに結合され
　全ての障害が等しくないので、エンコーダは、優先度の高い障害が優先順位の低い障害よりも優先されるように、優先ネットワークを利用することができ、優先順位が最も高い障害だけが送信される。優先ネットワークは次にように定義することができる。
　　・・・・・〕
　
　(C6-L66)
　Transmission of fault information from the secondary circuits 20 back to the primary circuit 16 via transformer 18 may be accomplished by one of several methods. In one embodiment, the transformer driver/receiver circuit 42 periodically stops transmitting pulses to transformer 18. 
Frequency detector 56 detects this inactivity and provides a separate communications trigger output. 
This output then triggers transmitter 96 to begin a transmission event, which sends the triplet of encoded fault information as previously defined.
　〔変圧器１８を介して２次回路２０から１次回路１６に戻る障害情報の送信は、いくつかの方法の１つによって達成することができる。
一実施形態では、変圧器ドライバ／レシーバ回路４２は、周期的に、変圧器１８へのパルスの送信を停止する。周波数検出器５６は、この非アクティブを検出し、分離された通信トリガ出力を提供する。この出力は、そして、送信器９６をトリガして、前に定義したエンコードされた障害情報のトリプレット（３組）を送信する送信イベントを開始する
　
　(C7-L9)
　During this period, driver/receiver 42 is watching for fault status feedback (since it initiated this event, it knows when to look) and receives the information as previously described. A free-running oscillator or phase locked loop (PLL) would be present in the secondary circuit 20 to maintain a clock (either synchronous or asynchronous, depending on the data encoding scheme employed) during this operation. Primary circuit 16 (driver/receiver 42) then resumes transmitting the normal carrier frequency once all bits have been received, or after a predetermined delay in the count of a miscommunication.
　〔この期間中、ドライバ／レシーバ４２は、障害の状態フィードバック（それがこのイベントを開始したので、いつ監視するかは分かる）を監視していて、前述のようにその情報を受信する。
この動作中、クロック（採用エンコード方式に応じて、同期又は非同期のいずれか）を維持するために、２次回路２０にフリーランニング発振器また位相ロックループ（ＰＬＬ）が存在しているであろう。１次回路１６（ドライバ／レシーバ４２）は、その後、ひとたびすべてのビットを受信したら、又は通信エラーカウントにおいて所定の遅延の後、正常なキャリア周波数送信を再開する
　
　(C7-L20)
　In an alternative embodiment, a synchronous circuit is added to secondary circuit 20 as part of the transmitter 96 so that short, synchronous short circuits are superimposed on the transformer secondary winding 24. Driver/receiver 42 then detects the synchronous short circuits by monitoring driver current draw and detecting the unique signature of their events. In this case, an independent oscillator or phase locked loop is not required on the secondary circuit 20 as the synchronous clock is always present in the signal on transformer secondary winding 24. In addition, because there is no interruption of the transmitted signal and all circuits are synchronous at all times, there is no interruption in feedback communications due to a state change in the command signal CMD.
　〔代替的な実施形態においては、１の同期回路が送信器９６の一部として２次回路２０に加えられ、短い、同期する“短絡”が、変圧器の２次巻線２４に重畳される。そして、ドライバ／レシーバ４２は、ドライバ電流を監視し、それらのイベントのユニークなサインを検出することにより、同期する“短絡”を検出する。このケースでは、独立の発振器または位相ロックループは２次回路２０には必要ない、なぜなら、同期クロックは変圧器の２巻線上の信号内に存在しているからである。加えて、送信信号の中断がなく、全ての回路がいつも同期していて、コマンド信号ＣＭＤの状態変化に起因するフィードバック通信において中断がない。〕
　
　(C7-L34)
　Other methods, both synchronous and asynchronous, are possible and may be used by those skilled in the art.
　〔同期と非同期の両方を用いる他の方法も可能であり、当業者に使用されてもよい。〕
　
　(C7-L37)
　During the transmission period, the inputs to the synchronous filter 94 are disabled, ignoring changes in fault status until a complete transmission of the present error is completed. Once this transmission is complete, the transmitter 96 is retriggered.
　〔送信期間中、同期フィルタ９４への入力は、無効になっていて、障害状態における現在のエラーの完全な送信が完了するまで、障害の状態の変化を無視している。ひとたび、この送信が完了すると、送信器９６は再トリガされる。〕
　
　(C7-L42)
　Because the primary circuit 16 must know when a transmission is about to occur, it must have some way of being triggered by the start of the transmission. This is accomplished by preceding the 3-bit encoded error signal by a single HI bit. In this way, a positive transition always starts a transmission event, and the receiver 42 (FIG. 2) can simply stand open, waiting for a transition to start it up.
　〔１次回路１６は、１つの送信がまさに発生しようとしているときを知っている必要があるから、送信の開始によってトリガされる何らかの方法を有しているいなければならない。これは、３ビットのエンコードされたエラー信号に先行する単一のＨＩビットにより達成される。この方法では、正への遷移は常に送信イベントを開始し、レシーバ４２（図２）は、それをスタートするための遷移を待ちながら、受け入れ可能の状態であればよい。〕
　
　(C7-L62)
　Turning now to FIG. 7, there is shown a schematic diagram of the high voltage section of the secondary circuit 20. The low voltage circuits discussed in FIG. 6 require a 5 VDC power supply for proper operation. Coincidentally, the power transistors 14 require a -5 VDC Gate drive in the OFF state for proper noise immunity and reliable operation in modular packages. The rail to rail voltage required from the transformer 18 is then 15-(-5)=20 V (nom). Thus, low to high voltage level shifters 100 as well as high to low voltage level shifters 102 are utilized to shift the voltage levels accordingly.
　〔ここで図７に戻ると、２次回路２０の高電圧セクションの概略図が示されている。
図６で考察される低電圧回路は、適切な動作のために５ＶＤＣ電源を必要とする
　
　(C８-L16)
　The device 10 of the present invention provides (i) input to output and high side to low side isolation; (ii) bidirectional communications to send switch commands from the microcontroller 12 and to relay status and fault information to the microcontroller 12; (iii) a circuit at the gate of each power transistor 14 to drive and protect the transistor 14; and (iv) a floating power supply to provide the bias to the driver circuits. Thus, the device 10 provides a reduction in cost, an improvement in the reliability, and a reduction in size due to its extensive protection and diagnostic capabilities.
　〔本発明の装置１０は、
　(i)入力と出力、ハイサイドとローサイドの分離；（iｉ）マイクロコントローラ１２からスイッチコマンドを送信し、状態および障害情報をマイクロコントローラ１２にリレー（中継）する双方向通信；（iii）トランジスタ１４を駆動し、保護するための、各パワートランジスタ１４のゲート回路と、（ｉｖ）その駆動回路にバイアスを提供するためのフローティング電源。
　を提供する。このように、装置１０は、その広範な保護および診断能力により、コスト削減、信頼性の向上、及び小型化を提供する。〕
　　 
［２］刊行物２に記載された発明（以下、「引用発明」という。）　
　
　ア　概要
　《絶縁ゲートドライバ装置１０》
　刊行物２には、名称を「パワースイッチング素子のための絶縁ゲ−トドライバ」とするものが図１〜７と共に記載されており、図１，前掲(C2-L48)にはその全体が「絶縁ゲートドライバ装置１０」と示されている。
　前掲ABSTRACT(p1)，(C1-L48)，(C2-L48)，(C2-L59)，(C5-L5)，図１，図５等によれば、「絶縁ゲートドライバ装置１０」は、１次回路１６，複数の変圧器１８，複数の２次回路２０を備え、マイクロコントローラ１２と複数のトランジスタ１４をインターフェースするものであり｛(C2-L48)｝、
　その概要は、前掲(C1-L48)によれば、
　
１次回路１６
ンスタントに第１および第２負荷信号を生成するために該電圧源を開閉（switch）する１次回路
１負荷信号は、トランジスタを動作状態にする（enable）ために第１の周波数で変調し、第２負荷信号は、トランジスタを不動作状態にする（disable）ために第１の周波数と異なる第２の周波数で変調する
　
複数の変圧器
複数のトランジスタ「に対応する高周波変圧器」であって、その「各々は、１次回路と通信（in communication with）しており、１次側は第１および第２負荷信号のうちの１つを受信し、１次側は、第１および第２負荷信号のうちのその１つを、対応する第２の電圧電位の第１および第２負荷信号の１つに変換する
　
２次回路
変圧器の各々と対応する各トランジスタの間に結合された２次回路
各トランジスタに第２の電圧電位にバイアス電源を提供し、各トランジスタ１４を第１及び第２負荷信号に基づいて動作状態，不動作状態にする（enable，disable）ための２次回路
　　　　　　　　　　　　　　　　　　　　　　　（→引用発明のｐ）
　《インバータ、トランジスタ１４，２次回路２０》
　前掲(C3-L34)「装置１６は、相の脚、すなわち、
正相信号を供給する上側トランジスタと、対応する逆相信号を供給する下側トランジスタとからなるトランジスタ１４（複数）のペアーによって、内部的に分割されている
６個のトランジスタ１４を有する３相パワーインバータは、トランジスタ１４の３つのペアーにグループ分けされる
　前掲(C5-L5)「ここで図５に戻ると、
３相パワーインバータには合計で６つが必要であるトランジスタ１４（複数）の１つ、に関連付けられた、例示的な１つの２次回路２０の概略図が示されている
　図１に示されるトランジスタ１４は、
１相の脚をなす上側トランジスタと下側トランジスタからなる１ペアを３組合計６つのトランジスタを有する３相インバータにおける該合計６つのトランジスタ
３相パワーインバータに用いる絶縁ゲートドライバ装置１０
　
　そして、図１のトランジスタ１４として、６つのトランジスタのうち、３相インバータにおける上記
任意の１相の脚の上側トランジスタ１４
上側トランジスタ１４
上側トランジスタ１４
　
　イ　《１次回路１６》
　
１次回路１６は、「デッドタイム生成回路２８」を有する「ＰＷＭインタフェース２６」
を有して
　前掲(C2-L66)「
１次回路１６は、トランジスタ１４に、（複数の）変圧器１８を介して（複数の）トランジスタ１４のそれぞれのために、信号コマンドと同様にバイアス電源も提供する。１次回路１６は、マイクロコントローラ１２によって送信された制御信号に基づいて、第１および第２負荷信号を生成するため、第１電圧電位の電圧源をコンスタントに開閉（switch）する
第１負荷信号はトランジスタを動作状態にする（enable）するために第１の周波数で変調し、第２負荷信号はトランジスタを不動作状態にする（disable）するための第２の周波数で変調する。第１及び第２負荷信号は、異なる周波数で変調する。」
　前掲(C4-L28)「
デッドタイム生成回路２８によって生成された駆動信号、ＤｒｖＡＵとＤｒｖＡＬは、その後、ＰＷＭインタフェース２６により周波数シフト変調されて、コマンド信号をその各々が変圧器１８に関連する１つの変圧器ドライバ／レシーバ４２へと転送する。そのＦＳＫ（周波数シフト変調）機能は、各トランジスタ１４に対して、図４に示すように、１つの分周器４６を利用して達成することができる。分周器４６への入力ＣＭＤがＨＩ（又はＬＯ）であれば、出力周波数は入力周波数ＣＬＫに等しく設定され、分周器４６への入力がＬＯ（又はＯＦＦ）であれば、出力周波数は入力周波数の半分に等しく設定される。それは、ＯＮコマンドが第１周波数、例えば、１０ＭＨｚで変調され、ＯＦＦコマンドが第２の周波数、例えば、５ＭＨｚで変調される。
　前掲(C3-L12)「
変圧器１８は、１次側２２、２次側２４の巻数比に応じて、１次回路からの電源供給電圧を昇圧する
変圧器１８は、第１及び第２負荷信号を第２の電圧電位に生成する
　図２，図３，図４によれば、
　
デッドタイム生成回路２８によって生成された駆動信号、ＤｒｖＡＵ
ＰＷＭインタフェース２６により周波数シフト変調されて
変圧器ドライバ／レシーバ４２
　１次回路１６は、マイクロコントローラ１２によって送信された制御信号に基づいて、
変圧器１８を介して
第１電圧電位の電圧源をコンスタントに開閉（switch）
周波数シフト変調され
　第１負荷信号は、ト
ランジスタを動作状態にする（enable）
するために第１の周波数
１０ＭＨｚ
で変調さ
第２負荷信号は
トランジスタを不動作状態にする（disable）する
ため
第２の周波数
ＭＨｚ
で変調
　
　以上によれば、１次回路１６は、マイクロコントローラ１２によって送信された制御信号に基づいて、トランジスタ１４に信号コマンドと同様にバイアス電源も提供するよう、第１電圧電位の電圧源をコンスタントに開閉（switch）して、
第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号
　第１負荷信号は、１相分の上側トランジスタ１４
を動作状態にする（enable）
するため
第１の周波数
１０ＭＨｚ
で変調さ
　第２負荷信号は、同トランジスタ１４を
不動作状態にする（disable）する
ための
２の周波数
ＭＨｚ
で変調
　
　エ　《変圧器１８》　
　前掲(C3-L12)「
変圧器１８は、１次側２２、２次側２４の巻数比に応じて、１次回路からの電源供給電圧を昇圧する
第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号
昇圧して
　
　オ　《２次回路２０，障害情報のフィードバック》
　
　オ-１　《ダイオード整流回路》
　図５の５４は、２次回路２０の「ダイオード整流回路」であり、「変圧器１８の１次側２２の
ＡＣ信号
第２の電圧電位のＤＣ信号
　
　オ-２　《トランジスタ１４の駆動、２次回路２０の電源供給》
　例示的な１つの２次回路２０を示す図５の回路図によれば、トランジスタ１４はドライブバファ６４により駆動されるところ、
　前掲(C1-L48)の「
装置は、さらに、変圧器の各々と対応する各トランジスタの間に結合された２次回路−各トランジスタに第２の電圧電位にバイアス電源を提供し、各トランジスタ１４を第１及び第２負荷信号に基づいて動作状態，不動作状態にする（enable，disable）ための２次回路−を含む
　前掲(C3-L17)の「２
次回路２０は、各ゲートドライバ電力を各トランジスタ１４に供給して、しかるべくトランジスタ１４を動作状態，不動作状態にする
ため、 第２の電圧電位の第１及び第２負荷信号を各々のトランジスタ１４に転送する
　前掲(C5-L23)の「
変圧器の２次巻線２４からのＡＣ信号は、受信器５６（周波数検出器）によって受信され、そして、その信号の周波数に基づいて、受信器５６は、それがＯＮかＯＦＦであるかを決定する。
ＡＮＤゲート５８
Ｖレギュレータ６２からの電源（電力供給）
ＤＣバイアス電位
ドライブバファ６４
増幅器６４
　前掲(C5-L5)の「
２次回路２０に関連付けられるＩＣのための供給電流とトランジスタ１４のための駆動電流の両方のための供給電流を含む２次回路２０用の電源供給は、絶縁変圧器１８を通して１次回路１６から供給される
　そして、図５から、ドライブバファ（増幅器）６４は、
変圧器１８の２次巻線２４からのＡＣ信号
第２の電圧電位のＤＣ信号
　５Ｖレギュレータ６２は、ダイオード整流器５４の出力側の
第２の電圧電位のＤＣ信号
第２の電圧電位のＤＣ信号
　からすれば、
　２次回路２０中の、
変圧器１８の２次巻線２４からのＡＣ信号
の電圧電位の第１及び第２負荷信号を受信し、その信号の周波数に基づいて、受信器５６は、それがＯＮかＯＦＦであるかを決定する受信器５６（周波数検出器）
低電圧検出器６０
ＡＮＤゲート５８
　ダイオード整流器５４の出力側の
第２の電圧電位のＤＣ信号を入力
第２の電圧電位のＤＣ信号
受信器５６（周波数検出器）
　
　また、上記のとおり、
　２次回路２０に関連付けられるＩＣのための供給電流とトランジスタ１４のための駆動電流の両方のための供給電流を含む２次回路２０用の電源供給は、絶縁変圧器１８を通して１次回路１６から供給される。
　　　　　　　　　　　　　　　　　　　　　　　　（→引用発明のｕ）
　
　オ-３　《障害検出、障害情報のフィードバック》
　同じく２次回路２０を示す図５の回路図、特にそこに示される「
不飽和化検出器６６
過電流検出器６８
過温度検出器７０
　前掲(C3-L17)の「また、２次回路２０は、
トランジスタ１４と２次回路２０に関連する様々な障害を検出し、それを変圧器１８を介して１次回路１６に転送するための、障害検出回路を含む
　前掲(C5-L36)の「２
次回路２０は、さらに、様々な障害を検出するための回路を含む
短絡を検出
過電流状態を検出する
過電流状態
過温度状態
　前掲(C4-L53)「各変圧器１８に関連付けられた
レシーバ（複数）４２は、以下でより詳細に説明するように、状態（status）と障害情報パケットを得るため、２次回路（複数）２０からのフィードバックパスを監視し、そのデータを障害デコーダ４４に送信する。障害デコーダ４４は、２次回路２０によって送信されたその障害情報をデコードし
　前掲(C6-L45)「通信経路を介して送られるデータビット数と待ち時間遅延の両方を低減するために、同期フィルタ９４からの
障害情報
３ビットの１データワード
　前掲(C5-L47)の「
以下でより詳細に説明するように、障害の各々は、エンコードする障害エンコーダ７２に渡され、その後、パルス・ストリームに変調する送信器７４に渡される
　によれば、
　２次回路２０は、「短絡」，「過電流状態」，「過温度状態」等の
障害情報
障害検出回路
　２次回路２０は、また、検出した障害情報を３ビットの１データワードにエンコードする「
障害エンコーダ７２
変圧器１８を介して１次回路１６に転送
送信器７４
　変圧器１８に関連付けられた一次回路１６の「レシーバ４２」は、当該エンコードされた障害情報を受信し、そのデータを１次回路１６の障害デコーダ４４に送信すること、　　　　　　　　　　　　　（→引用発明のｖ）
　以上は明らかである。
　
　オ-４　《障害情報のフィードバック送受信方法》
　変圧器１８を介して２次回路２０から１次回路１６に戻る障害情報を送信する手法として、
　(i)変圧器ドライバ／レシーバ回路４２が、周期的に変圧器１８へのパルスの送信を停止し、停止期間中に２次回路２０からエンコードされた障害情報を一次回路１６に送信し、すべてのビットを受信するか所定の遅延の後、正常なキャリア周波数送信を再開する手法であって、この送信動作期間中、クロックを維持するために、２次回路２０にフリーランニング発振器また位相ロックループ（ＰＬＬ）が必要とされる手法｛一実施形態，(C6-L66)(C7-L9)｝、又は、
　(ii)そのようにパルス送信を停止することなく、同期情報等を変圧器の２次巻線２４に重畳して行う手法｛代替的な実施形態，(C7-L20)｝、又は、
　(iii)同期と非同期の両方を用いる他の手法｛(C7-L34)等｝
　が採られる。　　　　　　　　　　　　　　　（→引用発明のｗ）
　
　オ-５　《２次回路２０のＩＣ具体構成》　
　図５に例示される２次回路２０の具体構成について、前掲(C5-L50)(C5-L62)，詳しくは、図６・前掲(C6-L1)(C6-L17)(C6-L45)，図７・(C7-L62)等に説明されており、
　２次回路２０は、
　(i)「
順方向および逆方向のすべての通信ロジック、障害処理とエンコーディング
適切な動作のために５ＶＤＣ電源を必要とする
低電圧セクション
 　「
パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う高電圧セクション
　(ii)
バファアンプ６４
　
　カ　以上を総合すると、本願発明と対比する引用発明として、下記の発明を認定することができる。
　
　ｐ：１次回路１６，６つの変圧器，６つの２次回路を備え、マイクロコントローラ１２と、１相の脚をなす上側トランジスタと下側トランジスタからなる１ペアを３組合計６つのトランジスタを有する３相インバータにおける該合計６つのトランジスタ１４をインターフェースする、３相パワーインバータに用いる絶縁ゲートドライバ装置１０であって、
　１次回路１６は、第１の電圧電位の電圧源を有する１次回路であって、制御信号に基づいてコンスタントに第１および第２負荷信号を生成するために該電圧源を切り替える１次回路であり、第１負荷信号は、トランジスタを動作状態にする（enable）ために第１の周波数で変調し、第２負荷信号は、トランジスタを不動作状態にする（disable）ために第１の周波数と異なる第２の周波数で変調するものである１次回路であり、
　６つの変圧器は、各トランジスタ１４に対応する高周波変圧器１８であって、その各々は、１次回路と通信（in communication with）しており、１次側は第１および第２負荷信号のうちの１つを受信し、１次側は、第１および第２負荷信号のうちのその１つを、対応する第２の電圧電位の第１および第２負荷信号の１つに変換する、そのような１次側と２次側を有している変圧器であり、
　６つの２次回路は、変圧器の各々と対応する各トランジスタの間に結合された２次回路であって、各トランジスタに第２の電圧電位にバイアス電源を提供し、各トランジスタ１４を第１及び第２負荷信号に基づいて動作状態，不動作状態にする（enable，disable）ための２次回路であり、
　１相の脚の上側トランジスタ１４、及び、これに対応しこれに結合された２次回路２０、及び当該２次回路２０に対応しこれに結合された変圧器１８、および、この上側トランジスタ１４の駆動に関連する１次回路１６の詳細は次のｑ〜ｘのようである、絶縁ゲートドライバ装置１０。
　
　ｑ：１次回路１６は、マイクロコントローラ１２によって送信された制御信号に基づいて、トランジスタ１４に信号コマンドと同様にバイアス電源も提供するよう、第１電圧電位の電圧源をコンスタントに開閉（switch）して、第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号を変圧器１８の１次側２２に入力するものであって、
　第１負荷信号は、１相分の上側トランジスタ１４を動作状態にする（enable）、すなわち、ＯＮ状態にするための第１の周波数（例えば１０ＭＨｚ）で変調された第１電圧電位信号であり、
　第２負荷信号は、同トランジスタ１４を不動作状態にする（disable）する、すなわち、ＯＦＦ状態にするための第２の周波数（例えば５ＭＨｚ）で変調された第１電圧電位信号であり、
　ｒ：変圧器１８は、１次回路１６からの、上記第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号を昇圧して第２の電圧電位の第１及び第２負荷信号とするものであり、
　ｓ：２次回路２０のダイオード整流回路５４は、変圧器１８の１次側２２のＡＣ信号を、第１及び第２の負荷信号と１次側２２と２次側２４間の巻線比とのそれぞれに基づいて第２の電圧電位のＤＣ出力信号に変換するものであり、
　ｔ：２次回路２０中の、変圧器１８の２次巻線２４からのＡＣ信号である第２の電圧電位の第１及び第２負荷信号を受信し、その信号の周波数に基づいて、受信器５６は、それがＯＮかＯＦＦであるかを決定する受信器５６（周波数検出器）、低電圧検出器６０、及びＡＮＤゲート５８を用いて、
　ダイオード整流器５４の出力側の第２の電圧電位のＤＣ信号を入力としこれから安定した５ＶＤＣの電源（電力供給）出力が得られるよう制御する５Ｖレギュレータ６２からの電源供給に障害がなく、トランジスタ１４が適切に制御されているとき、ダイオード整流器５４の出力側の第２の電圧電位のＤＣ信号を電源供給として受ける（２次回路２０の）ドライブバファ６４に信号を渡し、ドライブバファ６４は、受信器５６（周波数検出器）の上記決定にしたがいトランジスタ２４をＯＮ駆動状態（動作状態）またはＯＦＦ駆動状態（不動作状態）とするものであり、
　ｕ：２次回路２０に関連付けられるＩＣのための供給電流とトランジスタ１４のための駆動電流の両方のための供給電流を含む２次回路２０用の電源供給は、絶縁変圧器１８を通して１次回路１６から供給されるものであり、
　ｖ：２次回路２０は、短絡，過電流状態，過温度状態等の障害情報を検出し生成する障害検出回路、検出した障害情報を３ビットの１データワードにエンコードする障害エンコーダ７２、エンコードされた障害情報を変圧器１８を介して１次回路１６に転送する送信器７４を備え、
　変圧器１８に関連付けられた一次回路１６のレシーバ４２は、当該エンコードされた障害情報を受信し、そのデータを一次回路１６の障害デコーダ４４に送信するものであり、
　ｗ：変圧器１８を介して２次回路２０から１次回路１６に戻る障害情報を送信する手法は、
　ｗ１：変圧器ドライバ／レシーバ回路４２が、周期的に変圧器１８へのパルスの送信を停止し、停止期間中に２次回路２０からエンコードされた障害情報を一次回路１６に送信し、すべてのビットを受信するか所定の遅延の後、正常なキャリア周波数送信を再開する手法であって、この送信動作期間中、クロックを維持するために、２次回路２０にフリーランニング発振器また位相ロックループ（ＰＬＬ）が必要とされる手法、又は、
　ｗ２：そのようにパルス送信を停止することなく、同期情報等を変圧器の２次巻線２４に重畳して行う手法、又は、
　ｗ３：同期と非同期の両方を用いる他の方法
  　が採られ、
　ｘ：２次回路２０は、
　ｘ１：順方向および逆方向のすべての通信ロジック、障害処理とエンコーディングを含む、適切な動作のために５ＶＤＣ電源を必要とする低電圧セクション（図６）と、パワーアップ保護機能、短絡検出、及びゲートドライブ出力バファ機能を扱う高電圧セクション（図７）の２つの集積回路（ＩＣｓ）に分けたもの、又は、
　ｘ２：バファアンプ６４のような２０−３０Ｖ回路の必要性と、ロジック（回路）の高密度／特徴・サイズとの間の妥協点として選択された単一の集積回路としたものである。
　
［３］本願発明と引用発明との対比（対応関係）  
　
　（１）本願発明（構成要件の分説）
　本願発明は、以下のように要件Ａ〜Ｄに分説することができる。
　
　　　　　　　記（本願発明、分説）
Ａ：ハイサイドトランジスタドライバであって、
Ｂ：ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
Ｃ：前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
Ｄ：該ハイサイドトランジスタドライバの高電圧側に設けられた第１の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第１の受信器モジュールと、
Ｅ：該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、　
Ｆ：該ハイサイドトランジスタドライバの前記低電圧側に設けられた第２の受信器モジュールであり、前記状態信号を受信する、該第２の受信器モジュールと、
を備える
Ａ：ハイサイドトランジスタドライバ。
　
　（２）本願発明と引用発明との対比（対応関係） 
　本願発明の各構成要件について、引用発明と対応する。
　
　ア　要件Ａについて
　Ａ「ハイサイドトランジスタドライバであって，」，「ハイサイドトランジスタドライバ。」
　
　引用発明は、ｐの「１次回路１６，６つの変圧器，６つの２次回路を備え、マイクロコントローラ１２と、１相の脚をなす上側トランジスタと下側トランジスタからなる１ペアを３組合計６つのトランジスタを有する
３相インバータ
１相の脚の上側トランジスタ１４
　上記下線を施した「
３相インバータ
１相の脚の上側トランジスタ１４
　当該「
１相の脚の上側トランジスタ１４
　したがって、引用発明も「ハイサイドトランジスタドライバ」ということができ、要件Ａにおいて本願発明と相違しない。
　
　イ　要件Ｂについて
　Ｂ「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、」（を備え）
　
　引用発明のｑの、「１次回路１６」が「変圧器１８の１次側２２に入力する」とする「マイクロコントローラ１２によって送信された制御信号に基づいて、トランジスタ１４に信号コマンドと同様にバイアス電源も提供するよう、第１電圧電位の電圧源をコンスタントに開閉（switch）して、第１及び第２負荷信号からなる
周波数シフト変調され
を動作状態にする（enable）
するため
第１の周波数
１０ＭＨｚ
で変調さ
　第２負荷信号は、同トランジスタ１４を
不動作状態にする（disable）する
ための
２の周波数
ＭＨｚ
で変調
　「ハイサイドトランジスタ」といい得る「トランジスタ１４」の、「所望の状態」といい得る「
動作状態
不動作状態
周波数シフト変調され
　したがって、「１次回路１６」は、「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成」しているといえ、また、同信号を、変圧器１８を介して２次回路２０へ「送信」しているともいえるから、そのような「送信モジュール」を含んでいるということができる。
　すなわち、引用発明の「一次回路１６」は、「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュール」を含んでいるということができる。
　したがって、引用発明は要件Ｂにおいて本願発明と相違しない。
　
　ウ　要件Ｃについて
　Ｃ「前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、」（を備え）
　
　本願発明でいう「変換器モジュール」とは、明細書の記載「変換器モジュール１０２は、変圧器１０６及び整流器１０８を含む。」（段落【0029】）及び図４Ａ・図６に照らせば、変圧器と整流器を合わせたものを含んでいうものであるところ、
　引用発明のｒの「１次回路１６からの、上記第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号を
昇圧して
　ｓの「変圧器１８の１次側２２のＡＣ信号を、第１及び第２の負荷信号と１次側２２と２次側２４間の巻線比とのそれぞれに基づいて第２の電圧電位のＤＣ出力信号に変換する」「２次回路２０のダイオード整流回路５４」を合わせたものは、
　前記電力入力信号（周波数シフト変調された第１電圧電位の負荷信号）を受信し、「該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号」といいえる「第２の電圧電位のＤＣ出力信号」に変換する「モジュール」ということができる。
　すなわち、引用発明の「変圧器１８」と「ダイオード整流回路５４」を合わせたものは、要件Ｃで特定する「変換器モジュール」といえ、引用発明は要件Ｃにおいて本願発明と相違しない。
　
　エ　要件Ｄについて
　Ｄ「該ハイサイドトランジスタドライバの高電圧側に設けられた第１の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第１の受信器モジュールと、」（を備え）
　
　エ-１　「前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、」、「状態信号」について
　
　上記「状態信号」とは、
　その具体について、本願明細書中には「状態信号は、短絡状態、過熱状態、及び変換器モジュールに繋がる変圧器の極性のうちの少なくとも一つを示す」（段落【0009】【0015】【0021】），「パターン認識受信器モジュール１１４は、ハイサイドトランジスタ回路１００のハイサイドの種々の状態を検出する回路（図示せず）を含む。例えば、パターン認識受信器モジュール１１４は、短絡状態及び過熱状態を含む」（段落【0036】）と記載されているだけであって、「前記出力信号及び前記電力入力信号に基づいて生成する状態信号」は全く記載されていないことに照らせば、
　「前記出力信号及び前記電力入力信号に基づいて状態信号を生成」するとする「状態信号」ではなく（「前記出力信号及び前記電力入力信号に基づいて生成する状態信号」はなく）、（ハイサイドの種々の状態を検出する回路により検出した）「短絡状態」や「過熱状態」の「状態信号」を含んでいうものである（このことは、【請求項６】に「前記状態信号が、短絡状態、過熱状態、及び前記変換器モジュールに繋がる変圧器の極性のうちの少なくとも一つを示す、請求項１に記載のハイサイドトランジスタドライバ。」と記載してしていることからも明らかである。）と理解されるところ、
　それは、引用発明のｖで「２次回路２０」が備える「障害検出回路」が検出し生成するとする「短絡」，「過温度状態」、及びそれらの「障害情報」と相違しない。
　
　エ-２　「前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、」る「該第１の受信器モジュール」について
　
　引用発明のｔに着目するに、引用発明のｔの「２次回路２０中の」、「受信器５６（周波数検出器）」，「ＡＮＤゲート５８」，「ドライブバファ６４」を合わせた『回路部分』（「低電圧検出器６０」も含めてもかまわない）は、少なくとも
　(i)「
変圧器１８の２次巻線２４からのＡＣ信号
　(ii)「前記出力信号」といい得る「ダイオード整流器５４の出力側の
第２の電圧電位のＤＣ信号
　また、
これらに基づいて
　上記(i)のＡＣ信号は、変圧器１８により昇圧される前の「１次回路１６からの、上記第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号」を昇圧したものにすぎないから、
　昇圧前の「１次回路１６からの、上記第１及び第２負荷信号からなる周波数シフト変調された第１電圧電位の負荷信号」を「受信し」これに「基づいて」「トランジスタ２４」「をＯＮ駆動状態（動作状態）またはＯＦＦ駆動状態（不動作状態）」とするものということができる。
　したがって、引用発明ｔの上記『回路部分』は、
　要件Ｄでいう上記「前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、」る「第１の受信器モジュール」ということができるものである。
　
　エ-３　そして、上記エ-１で検討した引用発明の「２次回路２０」が備える「障害検出回路」を上記『回路部分』に加えたものを、新たに『回路部分』とすれば、その『回路部分』は、
　要件Ｄでいう「状態信号を生成する」「第１の受信器モジュール」といい得るものとなり、かつ、要件Ｄの「該ハイサイドトランジスタドライバの高電圧側に設けられた」を満たすものである。
　
　エ-４　まとめ
　以上によれば、引用発明は要件Ｄにおいても本願発明と相違しない。
　
　オ　要件Ｅについて
　Ｅ「該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールであり、該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して前記状態信号を伝送する、該伝送モジュールと、」（を備え）　
　引用発明のｖの、「２次回路２０」の「送信器７４」は、
　「エンコードされた障害情報を変圧器１８を介して１次回路１６に転送する」ものであり、上記エ-１での検討結果からその「障害情報」は「前記状態信号」といい得るものであるから、
　要件Ｅでいう「該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュール」ということができ、この点、本願発明と相違しない。
　もっとも、「伝送モジュール」の「伝送」が、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とはしておらず、この点、相違が認められる。
　
　カ　要件Ｆについて
　Ｆ「該ハイサイドトランジスタドライバの前記低電圧側に設けられた第２の受信器モジュールであり、前記状態信号を受信する、該第２の受信器モジュールと、を備える」
　
　引用発明のｖの「変圧器１８に関連付けられた一次回路１６のレシーバ４２は、当該エンコードされた障害情報を受信し、そのデータを一次回路１６の障害デコーダ４４に送信する」とする「レシーバ４２」、又は、これに「障害デコーダ４４」を合わせたものは、
　これまでの検討結果を踏まえれば、「該ハイサイドトランジスタドライバの前記低電圧側に設けられた第２の受信器モジュールであり、前記状態信号を受信する、該第２の受信器モジュール」といい得るものであり、
　したがって、引用発明は要件Ｆにおいて本願発明と相違しない。
　
［４］一致点、相違点 
　以上の対比結果によれば、本願発明と引用発明との一致点、相違点は次のとおりであることが認められる。 
　
　［一致点］ 
Ａ　ハイサイドトランジスタドライバであって、
Ｂ　ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号を生成する送信器モジュールと、
Ｃ　前記電力入力信号を受信し、該電力入力信号を変換して前記電力入力信号より高い電圧を有する出力信号を生成する変換器モジュールと、
Ｄ　該ハイサイドトランジスタドライバの高電圧側に設けられた第１の受信器モジュールであり、前記出力信号及び前記電力入力信号を受信し、前記出力信号及び前記電力入力信号に基づいて前記ハイサイドトランジスタをオン状態とオフ状態との間で遷移させ、状態信号を生成する、該第１の受信器モジュールと、
Ｅ’該ハイサイドトランジスタドライバの前記高電圧側に設けられており、前記状態信号を前記変換器モジュールを介して該ハイサイドトランジスタドライバの低電圧側に伝送する伝送モジュールと、　
Ｆ：該ハイサイドトランジスタドライバの前記低電圧側に設けられた第２の受信器モジュールであり、前記状態信号を受信する、該第２の受信器モジュールと、
を備える
Ａ：ハイサイドトランジスタドライバ。
　
　［相違点］
　上記Ｅ’の「伝送モジュール」の「伝送」が、
　本願発明では、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とするのに対して、
　引用発明では、そのようにして行う、とはしていない点。
　
［５］相違点等の判断
　
　《相違点克服の容易性》
　上記相違点は、引用発明の「送信器７４」（伝送モジュール）の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすること（以下、「相違点の克服」という）で克服されて、引用発明は本願発明に至るところ、
　係る「相違点の克服」の容易想到性について検討する。
　
　ア　「送信器７４」の電源について検討するに、
　「送信器７４」は２次回路２０に含まれ、ｕ「２次回路２０に関連付けられるＩＣのための供給電流とトランジスタ１４のための駆動電流の両方のための供給電流を含む２次回路２０用の電源供給は、絶縁変圧器１８を通して１次回路１６から供給される」のであるから、
　「送信器７４」は、変圧器１８の２次側からその電源供給を受けることは明らかであるところ、
　技術常識からすれば、「送信器７４」の電源エネルギーは、ｓの「２次回路２０のダイオード整流回路５４の出力である第２の電圧電位の
ＤＣ出力信号
源
周波数シフト変調され
ＡＣ信号
　ところが、ｗ「変圧器１８を介して２次回路２０から１次回路１６に戻る障害情報を送信する手法」として、ｗ１「変圧器ドライバ／レシーバ回路４２が、
周期的に変圧器１８へのパルスの送信を停止し、停止期間中に２次回路２０からエンコードされた障害情報を一次回路１６に送信し
　その送信期間中、変圧器１８の２次側の
ＡＣ信号
ＤＣ出力信号
　したがって、かかる停止中断期間中も「ダイオード整流回路５４の出力である第２の電圧電位の
ＤＣ出力信号
ＤＣ出力信号
　そしてそのように設けた「キャパシタ」は、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタ」といえ、そのように「キャパシタ」を設ければ、「送信器７４」は、上記「停止中断期間」中、中断前に「キャパシタ」に蓄積されたエネルギを使用して障害情報を「伝送」することができるようになることも自明である。（なお、３ビットの障害情報を数回程度伝送する期間であればそのエネルギーは足りると想定される。）
　以上によれば、引用発明の「送信器７４」（伝送モジュール）の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、当業者が容易に想到し得ることである。
　
　イ　また、ｗ「変圧器１８を介して２次回路２０から１次回路１６に戻る障害情報を送信する手法」として、ｗ１の手法を採らない場合でも（例えば、ｗ２「そのようにパルス送信を停止することなく、同期情報等を変圧器の２次巻線２４に重畳して行う手法」を採る場合等）、以下で見るように、上記「相違点の克服」は、当業者の容易想到である。
　〈理由〉
　２次回路２０は、
　ｘ１「順方向および
逆方向のすべての通信ロジック
５ＶＤＣ電源を必要とする低電圧セクション
　ｘ２「バファアンプ６４のような２０−３０Ｖ回路の必要性と、ロジック（回路）の高密度／特徴・サイズとの間の妥協点として選択された単一の集積回路としたもの」
　であるところ、
　「送信器７４」は、２次回路２０に含まれるものであるから、
　２次回路２０を構成する単一ＩＣ、または、
５ＶＤＣ電源を必要とする低電圧セクション
　そのいずれの場合においても、ＩＣは、ｓの「２次回路２０のダイオード整流回路５４の出力である第２の電圧電位の
ＤＣ出力信号
源
　そして、一般に、ＩＣは通常リップルの少ない安定したＤＣ電圧源を要するものであるのに対し、上記
源
ＤＣ出力信号
　その
源
ＤＣ出力信号
からＩＣの電源入力端に至る経路中のどこか
　設ける位置としては、例えば、ダイオード整流回路５４の出力端や、５Ｖレギュレータ６２内やその入力又は出力端（例えば「低電圧セクション」ＩＣの場合）等に設けることが当業者に普通に想定される。
　そして、そのような経路中に設けた「キャパシタ」は、「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタ」といえ、ＩＣは、同「キャパシタ」に蓄積されたエネルギを使用して動作することになり、結果、ＩＣに含まれる「送信器７４」も、同「キャパシタ」に蓄積されたエネルギを使用して「伝送」動作することになり、上記「相違点」は克服される。
　
　すなわち、引用発明の「送信器７４」（伝送モジュール）の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、当業者が容易に想到し得ることである。
　
　ウ　また、上記ア、イでみた自明性に加えて、以下にみるように、査定に引用された前記刊行物１（米国特許第５２７２３９８号明細書）に記載された技術からみれば、なおのこと、上記「相違点の克服」は、当業者が容易に想到し得ることである。
　
　〈刊行物１記載技術〉
　刊行物１には、
　Fig２の波線（Fig１では三角形）で示される第１ドライバ４（first　driver4）は、Fig１に示される２つのＭＯＳＦＥＴ２，３からなるインバータ（inverter）の１脚(leg)における、上側、すなわち、高電位側のＭＯＳＦＥＴ２を駆動するドライバ（したがって、本願発明でいう「ハイサイドトランジスタドライバ」といい得る）を、
　コマンドパワー信号Ｐ（Fig３のＰＷＭがＨ期間中の方形波クロック信号ＣＬと、ＰＷＭがＬ期間中の方形波クロック信号ＣＬの分周信号ＣＬnからなるコマンドパワー信号Ｐ）をパルス変圧器（pulse　transformer）５０の１次側に入力し、
　その２次側では、パルス変圧器５０から、変換されたコマンドパワー信号が整流器５２に提供され、整流され変換されたコマンドパワー信号Ｕ１が第１のヒステリシス比較器（first hysteresis comparator）５４に入力される｛From the pulse transformer 50, a transformed, command power signal is provided to a rectifier 52. The rectified, transformed command power signal U1 is then provided to a first hysteresis comparator 54.（４カラム１〜５行）｝ようにし、
　『
第１のヒステリシス比較器５４から増幅器（amplifier）６０までの回路部分
該第１のヒステリシス比較器５４
積分器（integrator）５６
第２のヒステリシス比較器（second hysteresis comparator）５８
増幅器（amplifier）６０
　同『回路部分』への電源供給は、
　ＰＷＭのＨ期間中のクロック信号ＣＬに対応する２次側パルスの他に、ＰＷＭのＬ期間中の分周クロック信号ＣＬｎに対応する２次側パルスを、
回復信号（refresh　signal
２次側回路への電源を供給するキャパシタ６２
　主として、ＰＷＭのＬ期間中にクロック信号ＣＬがないことに起因する上記『
回路部分
　が記載されている。
　
　ここで、キャパシタ６２は、上記のとおり、２次側回路への電源を供給するものであって、ＰＷＭのＨ期間中、クロック信号ＣＬによってエネルギーを蓄積すると共に放電して整流後の脈動を減じ平滑して上記「回路部分」の電源としてその動作に使用すると共に、ＰＷＭのＬ期間中は、その電圧を維持するとともに分周クロック信号ＣＬｎで充電（エネルギーを蓄積）して電圧を回復し、次回の上記『
回路部分
　上記刊行物１記載技術は、２次側の上記『
回路部分
　インバータのハイサイドトランジスタのドライバ装置における、１次側と２次側を分離する変圧器の１次側からコマンドパワー信号（「ハイサイドトランジスタの所望の状態を示す埋め込み信号を含む電力入力信号」と言いえることは明らかである）を入力し、これに基づいて、２次側において、同トランジスタの
駆動信号を作成する
ＤＣ電源を生成する
　そして、同じく２次側である引用発明の「送信器７４」も、より安定した平滑された
ＤＣ電源
　２次側回路の
ＤＣ電源を生成する
ＤＣ電源の生成
　そうすると、上記ア、イで前述したように、引用発明の「送信器７４」用のＤＣ電源として普通に想定される「ダイオード整流回路５４の出力である第２の電圧電位の
ＤＣ出力信号
　すなわち、引用発明の「送信器７４」（伝送モジュール）の「伝送」が「該ハイサイドトランジスタドライバの前記高電圧側に設けられたキャパシタに蓄積されたエネルギを使用して」行う、とすることは、刊行物２及び上記刊行物１記載技術に基づいて当業者が容易に想到し得ることである。
　　
　《本願発明の容易想到性》
　以上のとおり、引用発明を出発点として、上記「相違点の克服」をすることで、本願発明の構成に達するところ、同克服は、刊行物２，又は刊行物２及び刊行物１に基づいて当業者が容易になし得ることであるから、本願発明は刊行物２、又は刊行物２及び刊行物１に基づいて当業者が容易に想到し得たものである。
　
【第４】むすび 
　以上のとおり、本願の請求項１に係る発明は、上記刊行物２に記載された発明，又は刊行物２及び刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　それ故、本願の他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。