【事件の表示】
　特許第３２４３９４５号「表示素子」の請求項１、３ないし５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２４３９４５号の請求項１、３ないし５に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許３２４３９４５号の出願は、平成６年８月２４日に出願したものであって、平成１３年１０月２６日に設定登録され、その後、特許異議申立人中川徹より、請求項１，３ないし５に係る特許について特許異議の申し立てがなされた。そして平成１４年９月２４日付けで取消理由通知がなされたところ、平成１４年１２月３日付けで特許異議意見書及び訂正請求書が提出された。
　
２．訂正の適否についての判断
２−１．訂正事項
（１）訂正事項ａ
　特許請求の範囲請求項１ないし５を、
「【請求項１】画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えた表示素子であって、
　前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動すると共に、
　
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
【請求項２】入力端子から分岐した長さが互いに相違する一対の配線の一方に、クロック信号の位相を調整する抵抗成分又は容量成分を付加した事を特徴とする請求項１記載の表示素子。
【請求項３】前記一対の走査回路は、該画素アレイ部の左右両側に配置され該画素アレイ部を垂直方向に順次駆動する一対の垂直走査回路である事を特徴とする請求項１記載の表示素子。
【請求項４】前記一対の走査回路は、該画素アレイ部の上下両側に配置され該画素アレイ部を水平方向に順次駆動する一対の水平走査回路である事を特徴とする請求項１記載の表示素子。
【請求項５】前記画素アレイ部は、マトリクス配置した画素電極と、これに対向配置した対向電極と、両者の間に介在する液晶と、個々の画素電極に接続され且つ該走査部により駆動されるスイッチング素子とを備えている事を特徴とする請求項１記載の表示素子。」と訂正する。
　
（２）訂正事項ｂ
　特許明細書の段落【０００６】を、
「【０００６】
【課題を解決するための手段】
　上述した従来の技術の課題に鑑み、本発明は共通の入力端子から一対の走査回路に分配されるクロック信号の波形なまりや位相ずれを抑制し、表示素子の動作を安定化する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち、本発明にかかる表示素子は基本的な構成として、画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えている。前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動する。特徴事項として、
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
　
２−２．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
（１）上記訂正事項ａは、上記下線部分を加入して限定するものであって、上記事項は、特許明細書（特許公報）段落【０００８】〜【００１２】に記載されている事項（「【０００８】【実施例】…この走査部は画素アレイ部２の左右両側に分割配置した一対の互いに等価な垂直走査回路３ａ，３ｂを含んでおり…入力端子４に外部から印加された共通のクロック信号に応じて動作し画素アレイ部２の左右両側から同時にこれを駆動する。…【０００９】本発明の特徴事項として、各垂直走査回路３ａ，３ｂの直前の位置で配線５にバッファ８ａ，８ｂを各々介在させ、両垂直走査回路３ａ，３ｂに入力するクロック信号を夫々波形整形している。…【００１０】…バッファ８ａの直前では、配線５を通った結果立ち上がり及び立ち下がりのなまりが若干大きくなっている。これをバッファ８ａで整形する事により略矩形のクロック信号が得られ、第一垂直走査回路３ａの動作が安定化する。…入力端子４から分岐した配線５の長さが相違する場合、第一垂直走査回路３ａと第二垂直走査回路３ｂとの間で波形なまりの程度が異なる。…波形なまりの状態が異なったままでクロック信号の波形整形を行なうと…若干の位相ずれが生じる。…【００１２】図４は本発明にかかる表示素子の第二実施例…図示の例では分岐点から左側のバッファ８ａに至る配線長が、右側のバッファ８ｂに至る配線長に比べ短い。…分岐点から両側で配線の時定数が等しくなる為…位相ずれが生じない。」）である。よって、上記訂正は、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、願書に添付した明細書の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものではない。
（２）上記訂正事項ｂは、上記訂正事項ａに伴って、明細書を訂正するものであるから、上記訂正は、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、願書に添付した明細書の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものではない。
　
２−３．独立特許要件についての判断
　本件発明２は、本件発明１を「入力端子から分岐した長さが互いに相違する一対の配線の一方に、クロック信号の位相を調整する抵抗成分又は容量成分を付加した事を特徴とする」と限定するものであって、本件発明１が下記「６．対比・判断　【本件発明１について】」に記載するように容易といえない以上、これを限定した本件発明２は、刊行物１，２に記載された発明及び周知技術に基づき当業者が容易に発明をすることができたものであるということはできないから、独立特許要件を満たすものである。
　
２−４．むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項で準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書ないし第３項の規定に適合するので、当該訂正を認める。
　
３．本件発明
　請求項１，３ないし５に係る発明は、訂正された特許明細書及び図面の記載からみて、その特許請求の範囲の請求項１，３ないし５により特定される次のとおりのものである。
「【請求項１】画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えた表示素子であって、
　前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動すると共に、
　
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
【請求項３】前記一対の走査回路は、該画素アレイ部の左右両側に配置され該画素アレイ部を垂直方向に順次駆動する一対の垂直走査回路である事を特徴とする請求項１記載の表示素子。
【請求項４】前記一対の走査回路は、該画素アレイ部の上下両側に配置され該画素アレイ部を水平方向に順次駆動する一対の水平走査回路である事を特徴とする請求項１記載の表示素子。
【請求項５】前記画素アレイ部は、マトリクス配置した画素電極と、これに対向配置した対向電極と、両者の間に介在する液晶と、個々の画素電極に接続され且つ該走査部により駆動されるスイッチング素子とを備えている事を特徴とする請求項１記載の表示素子。」（以下、それぞれ「本件発明１」、「本件発明３」ないし「本件発明５」という。）
　
４．取消理由通知
　平成１４年９月２４日付け取消理由通知の概要は以下のとおりである。
「本件出願の請求項１，３ないし５に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記
刊行物１：特開平３-２８９６９８号公報（申立人の提出した甲第１号証）
刊行物２：特開平１-１６１９１２号公報（申立人の提出した甲第２号証）
刊行物３：特開昭６３-７９４１４号公報（申立人の提出した参考資料１）
刊行物４：特開昭６０-１１３３９８号公報（申立人の提出した参考資料２）
刊行物５：特開昭６３-２１９９号公報（申立人の提出した参考資料３）」
　
５．刊行物
　刊行物１（特開平３-２８９６９８号公報）には、次の事項が記載されている。
「本発明は上記事情に鑑みてなされたものであり、ドライバに不良が生じた場合にも救済が可能なアクティブマトリックス型パネルを提供することを目的とする。」（２頁右上欄３行〜６行）、
「本発明は、絶縁基板上に複数の信号線及び走査線、及びこの信号線を駆動する信号線用ドライバと走査線を駆動する走査線用ドライバを備え・・・アクティブマトリックス型パネルであって、信号線用ドライバを複数個備え、それぞれの正電源線と負電源線のうち少なくとも一方は、各信号線用ドライバ毎に独立していることを特徴とする。」（２頁右上欄９行〜１８行）、
「以下、本発明の一実施例について図面を参照して説明する。
　第１図に、第１の実施例によるアクティブマトリクス型パネルの回路構成を示す。従来の場合と比較し、二つのＸドライバ４及び５は、正電源ＶＤＤＩ及びＶＤＤ２をそれぞれ別の電源線Ｌ１１及びＬ１２から供給される点が異なっている。負電源Ｖｓｓは、電源線Ｌ２１から共に供給される。・・・
　このような構成を備えた回路を動作させる場合は、以下のようにする。例えは、Ｘドライバ４が正常で、Ｘドライバ５の内部に断線等の不良が発生しているときは、Ｘドライバ４の電源線Ｌ１１の電源ＶＤＤ１端子を正電源に接続し、Ｘドライバ５の電源線Ｌ１２の電源ＶＤＤ２端子を開放状態にする。これは、電源ＶＤＤ２端子をレーザ光線等を照射させて焼き切るなどにより、容易に開放させることができる。
　ここで、Ｘドライバ４及び５は、第２図に示されるような横成を備えている。・・・映像信号Ｖ１，２又は３を順次各信号観８へ書き込んで行く。」（２頁左下欄１０行〜同頁右下欄２０行）、
「次に、本発明の第２の実施例の回路構成を第３図に示す。この実施例では、Ｘドライバをモれぞれ１１及び１２、１３及び１４というように、画素マトリクス１の片側に二つずつ、合計で四つ設け、さらにＹドライバとして、二つのドライバ１５及び１６を両側に設けている。これは、各信号線８又は走査線７に断線が生じても駆動し得るようにするためである。」（３頁左上欄１７行〜同頁右上欄４行）
　
　刊行物２（特開昭１-１６１９１２号公報）には、次の事項が記載されている。
「本発明は半導体集積回路に係り、特に同期動作のために使用されるクロックのスキュを防止する回路に関する。
（従来の技術）コンピュータ等の大規摸論理システムのようにデジタル同期を必要とするシステムに使用されるクロック信号は、システムのタイミング上の動作基準となるものてあり、システム全体にこの基準情号を如何に精度良く分配させるかは、システム全体の性能を左右する重要な技術である。近年、半導体集積囲路技術の発展によって、大規模デジタルシステムのＬＳＩ（大規模集積回路）化が可能になるが、これに伴って高速処理を必要とするＬＳＩ内でのクロックスキュおよび異なるＬＳＩ間でのクロックスキュが問題となっている。
　第７図は、ＬＳＩチップ７０内の各論理回路ブロック７１，７２のクロックバッファ７３，７４にクロック用入バッファ７５からクロックを共通に供給する場合を示しているが、・・・特性差及び負荷条件等によりクロックスキュが発生してしまう。」（２頁左上欄８行〜同頁右上欄１０行）、
「また、・・・異なるＬＳＩチップ間のクロックスキュを低減する上では何ら有効でなく、システム全体としてクロック周期に問題が生じる。即ち、・・・動作速度には・・・要因から差異が生じ、結果としてシステム全体としてクロックスキュが生じることになる。上記要因とは、（１）各チップ内のクロックバッファに対する負荷の差、（２）各チップ製造時のプロセス条件の差、（３）各チップの温度条件および電源電圧条件の差である。
（発明が解決しようとする問題点）
　本発明は、上記したようにＬＳＩ内でのクロックスキュを減少させようとして専用のクロックラインを設けても必らずしも十分な効果が得られず、チップ面積がかなり増大してしまうという問題点、あるいは複数のＬＳＩを使用するシステムの場合にＬＳＩ間でのクロックスキュが発生してしまうという問題点・・・システム全体のクロックスキュを低減させることが可能な半導体集積回路を提供することを目的とする。」（２頁左下欄１２行〜同頁右下欄１８行）
　
　刊行物３〜５には、ドライバ回路等の前にバッファを配置するとの一般的な事項が記載されている。
　
６．対比・判断
【本件発明１について】
　本件発明１と刊行物１とを対比すると、刊行物１は本件発明１の前提技術といえるものである。そして、刊行物１の図面では、一見「一対の互いに等価な走査回路」に入る共通の入力端子から分岐した配線の長さが相違しているように見えるが、配線図は模式的なものであって、基板上の実際の長さを表すものでないことは周知のことである。そして、分岐した配線の長さが相違するとの記載もない。
　したがって、両者は、「画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えた表示素子であって、前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動する表示素子」である点で一致し、次の点で相違する。
　
相違点：本件発明１のものは、「
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
　
　上記相違点について検討すると、刊行物２には、半導体集積回路において負荷条件等により生ずるクロックスキュを防止することは記載されているが、その技術分野が異なる（半導体集積回路と表示素子）ことから、その大きさも相違し、解決する課題が必ずしも共通するとはいえない。また刊行物１には、共通の入力端子から分岐した配線の長さが相違するとの事項及びクロック信号の波形なまりの程度が異なるとの課題など適用するための動機付けに関する事項が記載されていない。
　また、刊行物３〜５は、ドライバ回路等の前にバッファを配置するとの一般的な事項を記載するのみである。
　したがって本件発明１は、刊行物１，２に記載された発明及び周知技術に基づき当業者が容易に発明をすることができたものであるということはできない。
　
【本件発明３ないし５について】
　本件発明３ないし５は、本件発明１を上記のように限定するものであって、本件発明１が容易といえない以上、これを限定した本件発明３ないし５も、刊行物１，２に記載された発明及び周知技術に基づき当業者が容易に発明をすることができたものであるということはできない。
　
７．特許異議の申立について
　特許異議申立人岡林茂のした特許異議申立の理由は、上記取消理由と同様であり、本件発明が訂正請求のとおりであることも上記のとおりであるから、上記刊行物（甲各号証）に対する対比・判断についても、上記【本件発明１について】、【本件発明３ないし５について】に示すとおりである。
　
８．むすび
　したがって、特許異議申立ての理由及び証拠によっては、請求項１，３ないし５に係る特許を取り消すことはできない。
　また、他に請求項１，３ないし５に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年２月１３日（２００３．２．１３）
【訂正の要旨】
　訂正事項ａ
　特許第３２４３９４５号発明の「特許請求の範囲」を、特許請求の範囲の減縮を目的として、以下の様に訂正する。
　「【請求項１】　画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えた表示素子であって、
　前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動すると共に、
　
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
　各走査回路の直前の位置で該配線にバッファを介在させ、両走査回路に入力されるクロック信号
の各波形なまり
　【請求項２】　入力端子から分岐した長さが互いに相違する一対の配線の一方に、クロック信号の位相を調整する抵抗成分又は容量成分を付加した事を特徴とする請求項１記載の表示素子。
　【請求項３】　前記一対の走査回路は、該画素アレイ部の左右両側に配置され該画素アレイ部を垂直方向に順次駆動する一対の垂直走査回路である事を特徴とする請求項１記載の表示素子。
　【請求項４】　前記一対の走査回路は、該画素アレイ部の上下両側に配置され該画素アレイ部を水平方向に順次駆動する一対の水平走査回路である事を特徴とする請求項１記載の表示素子。
　【請求項５】　前記画素アレイ部は、マトリクス配置した画素電極と、これに対向配置した対向電極と、両者の間に介在する液晶と、個々の画素電極に接続され且つ該走査部により駆動されるスイッチング素子とを備えている事を特徴とする請求項１記載の表示素子。」
　訂正事項ｂ
　特許第３２４３９４５号発明の明細書の段落０００６を、明りょうでない記載の釈明を目的として以下の様に訂正する。
　「【０００６】
　【課題を解決するための手段】
　上述した従来の技術の課題に鑑み、本発明は共通の入力端子から一対の走査回路に分配されるクロック信号の波形なまりや位相ずれを抑制し、表示素子の動作を安定化する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち、本発明にかかる表示素子は基本的な構成として、画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えている。前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動する。特徴事項として、
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
（５４）【発明の名称】
表示素子
（５７）【特許請求の範囲】
　【請求項１】　画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えた表示素子であって、
　前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動すると共に、
　
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
　各走査回路の直前の位置で該配線にバッファを介在させ、両走査回路に入力されるクロック信号
の各波形なまり
　【請求項２】　入力端子から分岐した長さが互いに相違する一対の配線の一方に、クロック信号の位相を調整する抵抗成分又は容量成分を付加した事を特徴とする請求項１記載の表示素子。
　【請求項３】　前記一対の走査回路は、該画素アレイ部の左右両側に配置され該画素アレイ部を垂直方向に順次駆動する一対の垂直走査回路である事を特徴とする請求項１記載の表示素子。
　【請求項４】　前記一対の走査回路は、該画素アレイ部の上下両側に配置され該画素アレイ部を水平方向に順次駆動する一対の水平走査回路である事を特徴とする請求項１記載の表示素子。
　【請求項５】　前記画素アレイ部は、マトリクス配置した画素電極と、これに対向配置した対向電極と、両者の間に介在する液晶と、個々の画素電極に接続され且つ該走査部により駆動されるスイッチング素子とを備えている事を特徴とする請求項１記載の表示素子。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明はアクティブマトリクス型の表示素子に関する。詳しくは、画素アレイ部に加えて水平走査回路及び垂直走査回路を内蔵したアクティブマトリクス型の表示素子に関する。さらに詳しくは、垂直走査回路及び水平走査回路に入力されるクロック信号の波形整形技術に関する。
　【０００２】
　【従来の技術】
　一般に、従来のアクティブマトリクス型表示素子は、画素を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えている。この走査部は垂直走査回路と水平走査回路とからなる。垂直走査回路は画素アレイ部を垂直方向に順次駆動する。これに対し、水平走査回路は画素アレイ部を水平方向に順次駆動する。
　【０００３】
　従来の表示素子は水平走査回路と垂直走査回路を１個ずつ内蔵している構造が一般的である。近年、内蔵される走査部に回路構成上の冗長性を持たせ信頼性を確保する為、例えば垂直走査回路を画素アレイ部の左右両側に分割配置した構成が提案されている。左右に分割配置した一対の垂直走査回路は回路的に互いに等価であり外部入力されるクロック信号に応じて動作し左右両側から同時に画素アレイ部を駆動する。仮に、一方の垂直走査回路に故障が発生しても、他方の垂直走査回路が正常に動作する限り、表示素子自体としては何等問題がない。
　【０００４】
　【発明が解決しようとする課題】
　垂直走査回路を一対設けた場合、これらにクロック信号を入力する為の入力端子も余分に設けなければならない。しかしながら、入力端子数が増加すると種々の不具合が生じる。第一に、表示素子に占める入力端子の面積が増大する為、静電ダメージをより多く受ける様になる。第二に、入力端子数の増加に伴ないこれに応じて検査工程数が増え製造プロセス上不利になる。第三に、入力端子と走査回路とを結線する内部配線が多くなり、組み立て実装工程で不良が起りやすくなる。
　【０００５】
　そこで、一対の垂直走査回路に対し共通の入力端子を設け、ここから内部配線で分岐して各垂直走査回路に共通のクロック信号を供給する事が考えられる。これにより、入力端子数を半減でき、単独の垂直走査回路を内蔵する表示素子と同等の入力端子個数にできる。しかしながら、表示素子が大面積化した場合、この内部配線は相当な長さに渡る為、入力されたクロック信号の波形なまり等が生じ、動作特性上問題となる。又、入力端子から分岐した二本の内部配線を同一長に設定する事は回路レイアウト上困難な場合があり、両方の垂直走査回路に入力されるクロック信号に位相ずれが生じる場合が多い。アクティブマトリクス型表示素子の高精細化が進むにつれ、走査回路の動作速度も早くなる。この時、一対の走査回路を動作させるクロック信号が正確に一致していないと動作不良に至る可能性が高くなる。
　【０００６】
　【課題を解決するための手段】
　上述した従来の技術の課題に鑑み、本発明は共通の入力端子から一対の走査回路に分配されるクロック信号の波形なまりや位相ずれを抑制し、表示素子の動作を安定化する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち、本発明にかかる表示素子は基本的な構成として、画像を表示する画素アレイ部と、その周辺に配置され外部から供給されるクロック信号に応じて動作し該画素アレイ部を駆動する走査部と、該クロック信号を外部から受け入れる入力端子とを備えている。前記走査部は該画素アレイ部の両側に分割配置した一対の互いに等価な走査回路を含んでおり、共通の入力端子から分岐した配線に各々接続され、共通のクロック信号に応じて動作し両側から同時に画素アレイ部を駆動する。特徴事項として、
該共通の入力端子から分岐した配線の長さが相違しており該一対の走査回路に送られるクロック信号の波形なまりの程度が異なる一方、
の各波形なまり
　【０００７】
　【作用】
　本発明によれば、走査回路内蔵型の表示素子において、水平走査回路あるいは垂直走査回路が画素アレイ部の両側に分れて一対設けられている場合、夫々の走査回路の入力部直前の位置にバッファを挿入し、クロック信号の波形を整形している。バッファ以降の配線長が極端に短くなる為、波形整形されたクロック信号は殆どなまる事なくそのまま各走査回路に入力される。従って、立ち上がり及び立ち下がりが極めてシャープなクロック信号を各走査回路に供給でき動作の安定化が図られる。又、共通の入力端子から各走査回路までに設けられた分岐配線の長さが相違する場合、一方の分岐配線に抵抗成分や容量成分を付加し時定数を等しくなる様にしている。換言すると、配線長の違いによる抵抗及び容量の影響を相殺できる為、両走査回路に入力されるクロック信号に位相ずれが生じない。従って、一対の走査回路は互いに同期して画素アレイ部を同時に駆動するので動作の安定化が図られる。
　【０００８】
　【実施例】
　以下図面を参照して本発明の好適な実施例を詳細に説明する。図１は本発明にかかる表示素子の第一実施例を示す模式的なブロック図である。図示する様に表示素子１は画像を表示する画素アレイ部２と、その周辺に配置された走査部とを有している。この走査部は外部から供給されるクロック信号に応じて動作し画素アレイ部２を駆動する。この走査部は画素アレイ部２の左右両側に分割配置した一対の互いに等価な垂直走査回路３ａ，３ｂを含んでおり、共通の入力端子４から分岐した配線５に各々接続され、入力端子４に外部から印加された共通のクロック信号に応じて動作し画素アレイ部２の左右両側から同時にこれを駆動する。走査部は一対の垂直走査回路３ａ，３ｂに加え、単独の水平走査回路６を含んでおり、画素アレイ部２の上側に配置され、これを水平方向に順次駆動する。この水平走査回路６にも別の入力端子７から所定のクロック信号が供給される。
　【０００９】
　本発明の特徴事項として、各垂直走査回路３ａ，３ｂの直前の位置で配線５にバッファ８ａ，８ｂを各々介在させ、両垂直走査回路３ａ，３ｂに入力するクロック信号を夫々波形整形している。なお水平走査回路６の入力部直前にも別のバッファ９が介在している。これらのバッファ８ａ，８ｂはノンインバータ構造あるいはインバータ構造を有している。第一垂直走査回路３ａの直前にバッファ８ａを挿入する事により、これ以降の配線長が極端に短くなる。従って、バッファ８ａにより波形整形されたクロック信号は略そのままの形で第一垂直走査回路３ａに入力される。同様に、第二垂直走査回路３ｂの直前にバッファ８ｂが挿入されている為、これ以降の配線長が極端に短くなり、波形整形されたクロック信号がそのまま第二垂直走査回路３ｂに入力される。
　【００１０】
　図２は、クロック信号の波形を表わしている。最初の波形（ｉｎ）は外部から入力端子４に供給された時点でのクロック信号を表わしており、立ち上がり及び立ち下がりが若干なまっている。次の波形（ｏｕｔａ）はバッファ８ａを介して第一垂直走査回路３ａに入力されたクロック信号を表わしている。点線で示す様に、バッファ８ａの直前では、配線５を通った結果立ち上がり及び立ち下がりのなまりが若干大きくなっている。これをバッファ８ａで整形する事により略矩形のクロック信号が得られ、第一垂直走査回路３ａの動作が安定化する。最後の波形（ｏｕｔｂ）はバッファ８ｂを介して第二垂直走査回路３ｂに入力されたクロック信号を表わしている。点線で示す様にバッファ８ｂの直前では立ち上がり及び立ち下がりになまりがあるが、これを波形整形する事により略矩形のクロック信号を第二垂直走査回路３ｂに入力できる。但し、入力端子４から分岐した配線５の長さが相違する場合、第一垂直走査回路３ａと第二垂直走査回路３ｂとの間で波形なまりの程度が異なる。図示の例では、分岐点から第一垂直走査回路３ａに至る配線長が第二垂直走査回路３ｂに至る配線長に比べ短いので、波形なまりは第一垂直走査回路３ａに分配されるクロック信号の方が、第二垂直走査回路３ｂに分配されるクロック信号に比べ小さい。この様に、波形なまりの状態が異なったままでクロック信号の波形整形を行なうと、ｏｕｔａとｏｕｔｂとの間で若干の位相ずれが生じる。
　【００１１】
　図３は、表示素子の参考例を表わしており、理解を容易にする為図１に示した第一実施例と対応する部分には対応する参照番号を付してある。第一実施例と異なる点は、バッファ８が一個のみ設けられている事であり、入力端子４と配線５の分岐点との間に挿入されている。入力端子４に外部から供給されたクロック信号は単一のバッファ８により波形整形された後、分岐点を介して第一垂直走査回路３ａと第二垂直走査回路３ｂに分配される。バッファ８から各垂直走査回路３ａ，３ｂに至る配線５の長さが可成り大きい為、この間に一旦波形整形したクロック信号が再びなまってしまう事になる。
　【００１２】
　図４は本発明にかかる表示素子の第二実施例を示す模式的なブロック図である。基本的な構成は図１に示した第一実施例と同様であり、対応する部分には対応する参照番号を付して理解を容易にしている。この第二実施例は一対の垂直走査回路３ａ，３ｂに分配されるクロック信号の相対的な位相ずれを抑制する事を目的とする。この為、入力端子４から分岐した長さが互いに相違する配線５の一方に、クロック信号の位相を調整する抵抗成分Ｒｓ、容量成分Ｃｓを付加している。入力端子４のレイアウトの制約等から、左右のバッファ８ａ，８ｂまでの配線長が大きく異なる場合がある。この時には、配線５の分岐点から各バッファ８ａ，８ｂまでの時定数が等しくなる様に、Ｒｓ，Ｃｓを付加する。一般に、配線長が長くなる程配線抵抗が大きくなり配線容量も増大する。図示の例では分岐点から左側のバッファ８ａに至る配線長が、右側のバッファ８ｂに至る配線長に比べ短い。この長さの違いを相殺する為、所定の抵抗成分Ｒｓと容量成分Ｃｓを短い方の配線に挿入する。この様にすれば、分岐点から両側で配線の時定数が等しくなる為、クロック信号の遅延量も同じになり、第一垂直走査回路３ａと第二垂直走査回路３ｂとの問で位相ずれが生じない。
　【００１３】
　図５は、図４に示した回路を通るクロック信号の波形を表わしている。最初の波形（ｉｎ）は共通の入力端子４に外部から入力された時点のクロック信号を表わし、立ち上がり及び立ち下がりに若干のなまりが生じている。一番下の波形（ｏｕｔｂ）は右側のバッファ８ｂで波形整形されたクロック信号を表わしている。点線で示す様に、配線５の分岐点からバッファ８ｂに至るまでの間に配線長が比較的長い為クロック信号の波形が相当程度なまる。これはバッファ８ｂにより整形されるので、略矩形のクロック信号を第二垂直走査回路３ｂに供給できる。真中の波形（ｏｕｔａ）は第一垂直走査回路３ａに分配されるクロック信号の波形を表わしている。配線５の分岐点からバッファ８ａに至る配線長は比較的短いがＲｓ及びＣｓが挿入されている為、点線で示す様にクロック信号は右側に分配されるクロック信号と略同程度になまっている。これをバッファ８ａで所定の閾値レベルに基づき波形整形する事により、略矩形のクロック信号が得られる。バッファ８ａとバッファ８ｂ側で略等しい波形なまりが生じているので、これを整形する事により略位相ずれのないクロック信号が得られる。
　【００１４】
　図６は、図１に示した第一実施例の具体的な構成を示すブロック図である。対応する部分には対応する参照番号を付して理解を容易にしている。図示する様に、表示素子１には画素アレイ部２とこれを駆動する周辺走査部とこれに外部からクロック信号を供給する複数の入力端子４，７とが集積形成されている。画素アレイ部２は行列配置した画素を有している。個々の画素は画素電極ＰＸＬとスイッチング用の薄膜トランジスタＴｒとからなる。又、行状に配列したゲートラインＸと列状に配列した信号ラインＹとを備えている。各薄膜トランジスタＴｒのゲート電極は対応するゲートラインＸに接続され、ソース電極は対応する信号ラインＹに接続され、ドレイン電極は対応する画素電極ＰＸＬに接続されている。周辺走査部は複数の入力端子４から供給された二相のクロック信号ＶＣＫ，ＶＣＫＸと垂直スタート信号ＶＳＴに応じて順次画素の各行を選択駆動する垂直走査手段と、複数の入力端子７から供給された二相のクロック信号ＨＣＫ，ＨＣＫＸや水平スタート信号ＨＳＴに応じて選択された画素を列順次で書き込み駆動する水平走査手段とを有している。垂直走査手段は画素アレイ部２の左右両側に配置された一対の垂直走査回路３ａ，３ｂからなり、画素の各行を両側から同時に選択駆動する。具体的には、第一垂直走査回路３ａがゲートラインＸの左端側に接続される一方、第二垂直走査回路３ｂがゲートラインＸの右端側に接続されている。両垂直走査回路３ａ，３ｂは互いに同一タイミングでゲートパルスを順次出力し、薄膜トランジスタＴｒを行毎に開閉して上述した画素の選択駆動を行なう。この際、クロック信号ＶＣＫ，ＶＣＫＸやスタート信号ＶＳＴは各垂直走査回路３ａの直前に配置されたバッファ８ａ，８ｂを介して供給されるので、波形なまりが生じない。一方、水平走査手段は単一の水平走査回路６から構成されており、信号ラインＹの一端に接続されている。水平走査回路６は入力端子７を介して外部から供給された影像信号を各信号ラインＹにサンプリング分配し、選択された画素を列順次で書き込み駆動する。水平走査回路６の入力部と複数の入力端子７との間にもバッファ９が介在している。
　【００１５】
　図７は、本発明にかかる表示素子の第三実施例を示す模式的なブロック図である。先に説明した第一実施例及び第二実施例と異なり、垂直走査回路３を１個設ける一方、一対の第一水平走査回路６ａ、第二水平走査回路６ｂを画素アレイ部の上下両側に設け、同時駆動を行なっている。図示する様に、行状に形成した複数のゲートラインＸと列状に形成した複数の信号ラインＹと両者の各交差部に設けられた複数の液晶画素ＬＣとを有している。この液晶画素ＬＣは画素電極と対向電極との間に液晶を保持したものである。複数の液晶画素ＬＣはマトリクス状に整列して画素アレイ部を構成する。個々の液晶画素ＬＣに対応してこれをスイッチング駆動する為薄膜トランジスタＴｒが集積形成されている。又、垂直走査回路３を備えており、垂直スタート信号ＶＳＴや垂直クロック信号ＶＣＫに応じてゲートパルスφＶを出力し各ゲートラインＸを順次垂直走査して一水平期間毎に一行分の液晶画素ＬＣを選択する。さらに、第一水平走査回路６ａを有しており、水平クロック信号ＨＣＫや水平スタート信号ＨＳＴに応じて一水平期間内で各信号ラインＹを順次走査し、ビデオライン１０から供給された映像信号をサンプリングして選択された一行分の液晶画素ＬＣに点順次で書き込む。具体的には、各信号ラインＹは水平スイッチＨＳＷを介してビデオライン１０に接続されており外部から映像信号の供給を受ける。水平走査回路６ａは順次サンプリングパルスφＨを出力し各水平スイッチＨＳＷを順次開閉駆動して各信号ラインＹに影像信号をサンプリングする。又、第二水平走査回路６ｂを備えており、第一水平走査回路６ａと同期して水平走査を行なう。この為、第一水平走査回路６ａと第二水平走査回路６ｂは共通の入力端子７から配線５を介して分配される共通の水平クロック信号ＨＣＫや水平スタート信号ＨＳＴの供給を受ける。この際、第一水平走査回路６ａの入力部直前にバッファ９ａが挿入され、第二水平走査回路６ｂの入力部直前に同じくバッファ９ｂが挿入されている。勿論、必要に応じ一方の分岐配線に時定数調整用の抵抗成分や容量成分を挿入しても良い。
　【００１６】
　【発明の効果】
　以上説明した様に、本発明によれば、冗長性を持たせる為に設けられた一対の走査回路の直前に、夫々波形整形用のバッファを配置する事により、立ち上がり及び立ち下がりのシャープなクロック信号を分配する事が可能になり、各走査回路の誤動作を防ぐ事ができるという効果がある。又、一対の走査回路に接続される分岐配線の長さの相違による時定数差を調整する為、ダミーの抵抗成分や容量成分を付加する事により、各走査回路に分配されるクロック信号の位相ずれを防止する事が可能になるという効果がある。
【図面の簡単な説明】
　【図１】
　本発明にかかる表示素子の第一実施例を示すブロック図である。
　【図２】
　第一実施例の動作説明に供する波形図である。
　【図３】
　表示素子の参考例を示すブロック図である。
　【図４】
　本発明にかかる表示素子の第二実施例を示すブロック図である。
　【図５】
　第二実施例の動作説明に供する波形図である。
　【図６】
　図１に示した第一実施例の具体的な構成例を示す回路図である。
　【図７】
　本発明にかかる表示素子の第三実施例を示すブロック図である。
　【符号の説明】
　１　　表示素子
　２　　画素アレイ部
　３ａ　第一垂直走査回路
　３ｂ　第二垂直走査回路
　４　　入力端子
　５　　配線
　６　　水平走査回路
　７　　入力端子
　８ａ　バッファ
　８ｂ　バッファ
　９　　バッファ