(57)【要約】【課題】不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリを提供する。【解決手段】実施形態の不揮発性メモリは、不揮発性のメモリセルと、書き込み動作時に書き込み信号により書き込み電圧をメモリセルに印加する書き込みドライバと、電源投入時の電圧供給あるいは外部リセット信号の受信の少なくともいずれか１つにより、リセット信号を出力するリセット信号発生回路１４と、リセット信号によりリセット電圧をメモリセルに印加する初期化ドライバとを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
不揮発性のメモリセルと、
書き込み動作時に書き込み信号により第１電圧を前記メモリセルに印加する第１ドライバと、
電源投入時の電圧供給あるいは第１リセット信号の受信の少なくともいずれか１つにより、第２リセット信号を出力する信号発生回路と、
前記第２リセット信号により第２電圧を前記メモリセルに印加する第２ドライバと、
を具備する不揮発性メモリ。
【請求項２】
読み出し動作時に前記メモリセルに流れる電流に基づいてデータを読み出すセンスアンプをさらに具備し、
前記第２電圧は、前記センスアンプを駆動する電圧である請求項１に記載の不揮発性メモリ。
【請求項３】
前記第２電圧は、読み出し動作時に前記メモリセルに印加される電圧である請求項１に記載の不揮発性メモリ。
【請求項４】
データを入出力する入出力回路をさらに具備し、
前記第２電圧は、前記入出力回路に供給される電圧である請求項１に記載の不揮発性メモリ。
【請求項５】
前記メモリセルは、前記書き込み動作時に前記メモリセルへの電流供給を制御するトランジスタを有し、
前記トランジスタのゲートに接続されたワード線をさらに備え、
前記第２電圧は、前記書き込み動作時に前記ワード線に供給される電圧である請求項１に記載の不揮発性メモリ。
【請求項６】
前記第２ドライバは、読み出し動作時に読み出し信号により前記第２電圧を前記メモリセルに印加する請求項１に記載の不揮発性メモリ。
【請求項７】
前記第２電圧は、前記第１電圧より電圧が低く、印加期間が長い請求項１乃至６のいずれかに記載の不揮発性メモリ。
【請求項８】
前記メモリセルの第１端に接続された第１配線と、
前記メモリセルの第２端に接続された第２配線と、
前記第２リセット信号により第３電圧を前記第２配線に供給する第３ドライバとをさらに具備し、
前記第２ドライバが前記メモリセルに前記第２電圧を印加する際、前記第２ドライバは前記第２電圧を前記第１配線に供給し、前記第３ドライバは前記第３電圧を前記第２配線に供給する請求項１乃至７のいずれかに記載の不揮発性メモリ。
【請求項９】
前記第２ドライバは、ソースあるいはドレインのいずれかが前記第１配線に接続され、ゲートに前記第２リセット信号が供給される第１トランジスタを有し、
前記第３ドライバは、ソースあるいはドレインのいずれかが前記第２配線に接続され、ゲートに前記第２リセット信号が供給される第２トランジスタを有する請求項８に記載の不揮発性メモリ。
【請求項１０】
読み出し動作時に読み出し信号により第４電圧を前記メモリセルに印加する第４ドライバをさらに具備する請求項１乃至９のいずれかに記載の不揮発性メモリ。
【請求項１１】
前記メモリセルを複数有し、
前記第２電圧を前記複数のメモリセルに印加することにより、前記複数のメモリセルに記憶されたデータをリセットする請求項１乃至１０のいずれかに記載の不揮発性メモリ。
【請求項１２】
前記不揮発性メモリはＭＲＡＭ（Magnetoresistive Random Access Memory）を含む請求項１乃至１１のいずれかに記載の不揮発性メモリ。
【請求項１３】
プロセッサのキャッシュメモリあるいはメインメモリのいずれかとして用いられる請求項１乃至１２のいずれかに記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性メモリに関するものである。
【背景技術】
【０００２】
プロセッサやInternet of Thing(ＩｏＴ)向けデバイスの性能向上や消費電力削減などのため、キャッシュメモリやワーキングメモリ(メインメモリ)にSpin Transfer Torque Magnetoresistive Random Access Memory(ＳＴＴ−ＭＲＡＭ)などの不揮発性メモリを利用する技術が注目されている。
【０００３】
不揮発性メモリは、従来のＳＲＡＭやＤＲＡＭなどの揮発性メモリに比べ、リーク電力やリフレッシュ電力といったダイナミック電力が削減でき、またメモリ実装面積を縮小できるといった特徴がある。一方、不揮発性メモリは電源を切ってもデータが消えないため、明示的に消去動作を行わない限りデータは残り続ける。電源オフ時のデータが次の電源オン時まで残っていても、通常使用の範囲では問題は発生しない。しかし、悪意のある第３者などが電源遮断中のメモリモジュールなどを抜き取ってデータの読み出しを行えてしまう状態にある。ハードディスクやＮＡＮＤフラッシュメモリなどのファイルメモリ(ストレージ)であれば、重要なデータは暗号化して保存することが可能であるため、例え盗難に遭ってもデータが復号化される可能性は低いが、キャッシュメモリやワーキングメモリのデータは暗号化されておらず、セキュリティ対策が急務となっている。
【０００４】
一般に、セキュリティ対策はソフトウェアやシステムレベルで行われることも多く、個々のハードウェアレベルでのセキュリティ対策がなされていなくてもデータの保護、暗号化、消去などは行える。しかし、不正なプログラムや悪意のある第３者の操作により、これらのツールやOperating System(ＯＳ)の動作、メモリコントローラのファームウェアなどが意図しないものに書き換えられてしまう可能性がある。よりセキュリティ耐性を高めるには、個々のハードウェアレベル、すなわち不揮発性メモリにおけるセキュリティ対策が不可欠である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１６８７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリを提供する。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性メモリは、不揮発性のメモリセルと、書き込み動作時に書き込み信号により第１電圧を前記メモリセルに印加する第１ドライバと、電源投入時の電圧供給あるいは第１リセット信号の受信の少なくともいずれか１つにより、第２リセット信号を出力する信号発生回路と、前記第２リセット信号により第２電圧を前記メモリセルに印加する第２ドライバとを具備する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態の不揮発性メモリを含むシステムの構成を示すブロック図である。
【図２】図２は、第１実施形態の不揮発性メモリの構成を示すブロック図である。
【図３】図３は、第１実施形態におけるリセット信号発生回路の構成を示す図である。
【図４】図４は、第１実施形態におけるリセット信号発生回路の回路図である。
【図５】図５は、前記不揮発性メモリのビット線及びソース線ドライバ、及びメモリセルアレイを示す図である。
【図６】図６（ａ）及び図６（ｂ）は、前記不揮発性メモリにおけるメモリセルの構成を示す模式図である。
【図７】図７は、第１実施形態におけるビット線ドライバの回路図である。
【図８】図８は、第１実施形態におけるソース線ドライバの回路図である。
【図９】図９は、第１実施形態の変形例におけるビット線ドライバの回路図である。
【図１０】図１０は、第１実施形態の変形例におけるソース線ドライバの回路図である。
【図１１】図１１は、第１実施形態におけるリセット信号発生回路の電源投入時の動作を示すタイミングチャートである。
【図１２】図１２は、第１実施形態におけるリセット信号発生回路の外部リセット信号受信時の動作を示すタイミングチャートである。
【図１３】図１３は、第１実施形態におけるリセット信号発生回路の各信号状態を示す図である。
【図１４】図１４は、第１実施形態の不揮発性メモリの動作時の各信号状態を示す図である。
【図１５】図１５は、第１実施形態の変形例の不揮発性メモリの動作時の各信号状態を示す図である。
【図１６】図１６は、書き込み動作時のメモリセルへの印加電圧と印加時間との関係を示す図である。
【図１７】図１７は、第２実施形態の不揮発性メモリの構成を示すブロック図である。
【図１８】図１８は、第２実施形態におけるリセット信号発生回路の回路図である。
【図１９】図１９は、第２実施形態におけるソース線ドライバの回路図である。
【図２０】図２０は、第２実施形態の変形例におけるビット線ドライバの回路図である。
【図２１】図２１は、第２実施形態の不揮発性メモリの動作時の各信号状態を示す図である。
【図２２】図２２は、第２実施形態の変形例の不揮発性メモリの動作時の各信号状態を示す図である。
【図２３】図２３は、第３実施形態の不揮発性メモリの構成を示すブロック図である。
【図２４】図２４は、第３実施形態におけるリセット信号発生回路の回路図である。
【図２５】図２５は、第３実施形態におけるソース線ドライバの回路図である。
【図２６】図２６は、第３実施形態の変形例におけるビット線ドライバの回路図である。
【図２７】図２７は、第３実施形態の不揮発性メモリの動作時の各信号状態を示す図である。
【図２８】図２８は、第３実施形態の変形例の不揮発性メモリの動作時の各信号状態を示す図である。
【図２９】図２９は、第４実施形態の不揮発性メモリの構成を示すブロック図である。
【図３０】図３０は、第４実施形態におけるリセット信号発生回路の回路図である。
【図３１】図３１は、第４実施形態におけるソース線ドライバの回路図である。
【図３２】図３２は、第４実施形態の変形例におけるビット線ドライバの回路図である。
【図３３】図３３は、第４実施形態の不揮発性メモリの動作時の各信号状態を示す図である。
【図３４】図３４は、第４実施形態の変形例の不揮発性メモリの動作時の各信号状態を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
【００１０】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性メモリとして、ＭＲＡＭ（Magnetoresistive Random Access Memory）を例に挙げて説明する。
【００１１】
［１］第１実施形態
まず、第１実施形態の不揮発性メモリを含むハードウェアシステムについて説明する。図１は、不揮発性メモリを含むシステムの構成を示すブロック図である。
【００１２】
本実施形態の不揮発性メモリを含むシステムは、プロセッサ１、メインメモリ２、メモリコントローラ３、ストレージメモリ４、ＲＯＭ５、セキュリティモジュール６、及び通信インタフェース７を備える。プロセッサ１は、コア８、キャッシュコントローラ３ａ、及びキャッシュメモリ２ａを有する。システム中のメインメモリ２及びキャッシュメモリ２ａに本実施形態の不揮発性メモリが用いられる。
【００１３】
プロセッサ１は、メモリコントローラ３、ストレージメモリ４、ＲＯＭ５、セキュリティモジュール６、及び通信インタフェース７とバス９を介してそれぞれ接続されている。プロセッサ１、メモリコントローラ３、ストレージメモリ４、ＲＯＭ５、セキュリティモジュール６、及び通信インタフェース７は、それぞれ相互間で信号あるいはデータの送受信を行う。
【００１４】
プロセッサ１は各種の命令や演算処理を実行する。コア８は、独立して演算処理回路として働く回路部分である。キャッシュメモリ２ａは、コア８にて実行される命令及び演算処理に必要なデータ、あるいは演算処理中、処理後に発生するデータを記憶する。キャッシュコントローラ３ａは、キャッシュメモリ２ａを制御する。
【００１５】
メモリコントローラ３はメインメモリ２を制御する。メインメモリ２は、プロセッサ１が実行するプログラムやデータを一時的に記憶する。ストレージメモリ４は、システム内で利用するプログラムやデータを長期的に記憶する。ＲＯＭ（read only memory）５は、システム内で実行するファームウェアやプログラムを記憶する。セキュリティモジュール６は、システム内の機密保護を実行する。通信インタフェース７は、外部デバイスとの間で信号あるいはデータの送受信を行う。
【００１６】
［１−１］不揮発性メモリの構成
以下に、第１実施形態の不揮発性メモリについて説明する。
【００１７】
図２は、第１実施形態の不揮発性メモリの構成を示すブロック図である。図示するように、不揮発性メモリ１００は、メモリセルアレイ１０、ビット線及びソース線ドライバ１１、ワード線ドライバ１２、センスアンプ１３、リセット信号発生回路１４、及び入出力回路（Ｉ／Ｏ）１５を備える。また、不揮発性メモリ１００の外部にコントローラ２００、及び電源回路３００が配置される。なお、コントローラ２００は、図１に示したメモリコントローラ３あるいはキャッシュコントローラ３ａに対応する。
【００１８】
メモリセルアレイ１０は、行（row）及び列（column）状に配列された複数のメモリセルＭＣを備えている。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
【００１９】
ビット線及びソース線ドライバ１１は、ビット線ＢＬ及びソース線ＳＬに接続される。ビット線及びソース線ドライバ１１は、ビット線ＢＬ及びソース線ＳＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣにデータを書き込む。ビット線及びソース線ドライバ１１の詳細は後述する。
【００２０】
ワード線ドライバ１２はワード線ＷＬに接続される。ワード線ドライバ１２は、ワード線ＷＬを介して動作対象のメモリセルＭＣの選択トランジスタのゲートに電圧を供給し、選択トランジスタをオン状態にする。
【００２１】
センスアンプ１３は、ビット線ＢＬ及びソース線ＳＬを介して動作対象のメモリセルＭＣに流れる電流に基づいて、メモリセルＭＣに記憶されたデータを読み出す。
【００２２】
リセット信号発生回路１４は、電源投入時に電源の供給に応じて、あるいはコントローラからのリセット信号（以下、外部リセット信号と記す）の受信に応じて、リセット信号（以下、内部リセット信号と記す）を発生する。
【００２３】
入出力回路１５は、不揮発性メモリ１００の外部のコントローラ２００から各種信号を受信する。具体的には、入出力回路１５は、コントローラ２００から各種制御信号ＣＴＲＬ、コマンドＣＭＤ、アドレスＡＤＤＲ、外部リセット信号ＲＳＴ_ＥＸＴｂを受け取り、これらをリセット信号発生回路１４、ビット線及びソース線ドライバ１１、ワード線ドライバ、及びセンスアンプ１３へ送信する。入出力回路１５は、またコントローラ２００との間でデータＤＡＴＡを送受信する。
【００２４】
また、不揮発性メモリ１００には、電源回路３００から入出力用電圧ＶＤＤＱ、電圧ＶＤＤＣ、ワード線駆動用電圧ＶＷＬ、書き込み電圧ＶＷＲＩＴＥ、読み出し電圧ＶＲＥＡＤが供給される。
【００２５】
電圧ＶＤＤＱは、入出力回路１５に供給される。電圧ＶＤＤＱは、不揮発性メモリ１００とコントローラ２００との間で、信号あるいはデータの入出力に使用される電源電圧である。電圧ＶＤＤＣは、リセット信号発生回路１４、ビット線及びソース線ドライバ１１、ワード線ドライバ１２、及びセンスアンプ１３にそれぞれ供給される。電圧ＶＤＤＣは、不揮発性メモリ１００内部で使用される電源電圧であり、主にセンスアンプ１３を駆動する電圧である。
【００２６】
電圧ＶＷＬは、ワード線ドライバ１２に供給される電圧であり、書き込み時及び読み出し時にワード線ＷＬに供給される。電圧ＶＷＬは、メモリセルＭＣ内の選択トランジスタをオン状態にさせる電圧である。電圧ＶＷＲＩＴＥは、書き込み時にビット線ＢＬあるいはソース線ＳＬに供給される電圧である。すなわち、電圧ＶＷＲＩＴＥは、書き込み時にメモリセルＭＣに印加される書き込み電圧である。電圧ＶＲＥＡＤは、読み出し時にメモリセルＭＣに印加される読み出し電圧である。
【００２７】
なおここでは、電源回路３００を不揮発性メモリ１００の外部に配置したが、もちろん電源回路３００を不揮発性メモリ１００の内部に配置してもよい。
【００２８】
［１−１−１］リセット信号発生回路
図３は、不揮発性メモリ１００が備えるリセット信号発生回路１４の構成を示す図である。図示するように、リセット信号発生回路１４は、電圧検出回路１４ａ、及び論理積回路（以下、ＡＮＤ回路）１４ｂを有する。リセット信号発生回路１４には、コントローラ２００から外部リセット信号ＲＳＴ_ＥＸＴｂが供給される。リセット信号発生回路１４には、また電圧ＶＤＤＣが供給される。
【００２９】
図４は、リセット信号発生回路１４の構成を示す回路図である。リセット信号発生回路１４は、前述したように、電圧検出回路１４ａ及びＡＮＤ回路１４ｂを有する。電圧検出回路１４ａは、抵抗Ｒ、キャパシタＣ及びバッファＢＦを備える。抵抗Ｒの一端に電圧ＶＤＤＣが供給される。抵抗Ｒの他端は、バッファＢＦの入力端、及びキャパシタＣの第１電極に接続される。バッファＢＦの出力端はＡＮＤ回路１４ｂの第１入力端に接続される。ＡＮＤ回路１４ｂの第２入力端には、外部リセット信号ＲＳＴ_ＥＸＴｂが供給される。さらに、キャパシタＣの第２電極には、基準電圧ＶＳＳ、例えば接地電圧が供給される。
【００３０】
［１−１−２］メモリセルアレイ及びビット線／ソース線ドライバ
図５は、不揮発性メモリ１００のビット線及びソース線ドライバ、及びメモリセルアレイを示す図である。
【００３１】
メモリセルアレイ１０には、複数のメモリセルＭＣが行列状に配列されている。メモリセルアレイ１０には、複数のワード線ＷＬ（ＷＬ[０]〜ＷＬ[ｎ]）、複数のビット線ＢＬ（ＢＬ[０]〜ＢＬ[ｍ]）、および複数のソース線ＳＬ（ＳＬ[０]〜ＳＬ[ｍ]）が設けられている。ｎおよびｍは０以上の自然数である。以降、ワード線ＷＬと記した場合、ＷＬ[０]〜ＷＬ[ｎ]の各々を指すものとする。同様に、ソース線ＳＬと記した場合、ＳＬ[０]〜ＳＬ[ｍ]の各々を指し、ビット線ＢＬと記した場合、ＢＬ[０]〜ＢＬ[ｍ]の各々を指す。
【００３２】
複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬ及びソース線ＳＬはカラム方向に延伸している。隣接するビット線ＢＬとソース線ＳＬは対を成している。これにより、複数のワード線ＷＬと、複数のビット線ＢＬ及びソース線ＳＬの対とは互いに交差するように配線されている。メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬ及びソース線ＳＬの対との交点に対応して設けられている。１つのワード線ＷＬには、１行のメモリセルＭＣが接続され、１つのビット線ＢＬ及びソース線ＳＬの対には、１列のメモリセルＭＣが接続される。メモリセルＭＣの詳細については後述する。
【００３３】
ビット線ＢＬの一端にはビット線ドライバが接続される。ソース線ＳＬの一端にはソース線ドライバが接続される。対をなすビット線ドライバ及びソース線ドライバの他端にはセンスアンプが接続される。
【００３４】
ビット線及びソース線ドライバ１１には、リセット信号ＲＳＴｂ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、データＤＡＴＡ［ｍ：０］が入力される。ビット線及びソース線ドライバ１１には、また電圧ＶＤＤＣ、電圧ＶＷＲＩＴＥ、電圧ＶＲＥＡＤが供給される。なお、信号ＲＳＴｂは、信号ＲＳＴの反転信号である。その他の信号も同様に、末尾にｂが付与された信号は、末尾にｂのない信号の反転信号であることを示す。
【００３５】
センスアンプ１３にはリードイネーブル信号ＲＥが入力され、電圧ＶＤＤＣが供給される。センスアンプ１３からはメモリセルＭＣから読み出したデータＤＡＴＡ［０］〜ＤＡＴＡ［ｍ］が出力される。
【００３６】
ワード線ＷＬの一端には、ワード線ドライバ１２が接続される。ワード線ドライバにはリセット信号ＲＳＴｂが入力される。ＡＮＤ回路１５ａの入力端にはアドレスＡＤＤＲが入力され、ＡＮＤ回路１５ａの出力はワード線ドライバ１２に入力される。ワード線ドライバ１２には、電圧ＶＤＤＣ及び電圧ＶＷＬが供給される。ワード線ドライバ１２は、リセット信号ＲＳＴｂがアサートされることにより、電圧ＶＷＬをワード線ＷＬに供給する。
【００３７】
［１−１−２−１］メモリセル
次に、メモリセルアレイ１０内のメモリセルＭＣと、メモリセルＭＣのリセット動作（または初期化動作）について説明する。図６（ａ）及び図６（ｂ）は、メモリセルＭＣの構成を示す模式図である。
【００３８】
図６（ａ）及び図６（ｂ）に示すように、メモリセルＭＣは、例えば、選択トランジスタＳＴ及び磁気抵抗効果素子（または可変抵抗素子）２２を含む。選択トランジスタＳＴは、例えば、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）から構成され、磁気抵抗効果素子ＭＥへのデータ書き込み及び読み出し時において、電流の供給及び停止を制御するスイッチとして働く。
【００３９】
磁気抵抗効果素子ＭＥは、低抵抗状態あるいは高抵抗状態のいずれかの抵抗状態を保持することによって情報を記憶する。磁気抵抗効果素子ＭＥは積層された複数の膜を含む。複数の膜の膜面に垂直な方向に電流を流すことにより、磁気抵抗効果素子ＭＥの抵抗値は、低抵抗状態あるいは高抵抗状態に切り換わる。磁気抵抗効果素子ＭＥはその抵抗状態の遷移によってデータを書き込み可能である。磁気抵抗効果素子ＭＥは、データを不揮発に保持し、そのデータを読み出し可能である抵抗性記憶素子として機能する。
【００４０】
選択トランジスタＳＴは、ゲートがワード線ＷＬに接続され、ソース又はドレインの一方がソース線ＳＬに接続され、他方が磁気抵抗効果素子ＭＥの一端に接続されている。磁気抵抗効果素子ＭＥの他端は、ビット線ＢＬに接続される。
【００４１】
次に、図６（ａ）及び図６（ｂ）を用いて、メモリセルＭＣの磁気抵抗効果素子ＭＥの構成例について説明する。磁気抵抗効果素子ＭＥは、例えば、記憶層ＦＬ、中間層ＭＬ、及び参照層ＲＬを含む。磁気抵抗効果素子ＭＥは、さらなる層を含んでいてもよい。記憶層ＦＬと参照層ＲＬ間には中間層ＭＬが配置される。記憶層ＦＬ、中間層ＭＬ、及び参照層ＲＬは、それぞれ膜面上に順次積層される。記憶層ＦＬ、中間層ＭＬ、及び参照層ＲＬの積層順序は、中間層ＭＬが記憶層ＦＬと参照層ＲＬとの間になるように積層され、記憶層ＦＬと参照層ＲＬのどちらが先に積層されてもよい。磁気抵抗効果素子ＭＥは、例えば、記憶層ＦＬ及び参照層ＲＬの磁化方向（magnetization orientation）がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子である。
【００４２】
記憶層ＦＬは、例えば、１または複数の導電性の磁性材料を含むか、導電性の磁性材料からなる。具体的には、記憶層ＦＬは、鉄（Ｆｅ）、ボロン（Ｂ）、コバルト（Ｃｏ）等の１以上の元素を含み、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。記憶層ＦＬは、人工格子を含んでいてもよい。また、記憶層ＦＬは、例えば、Ｃｏ、Ｆｅ、およびＢの合金を含むか、Ｃｏ、Ｆｅ、およびＢの合金からなる。ＣｏＦｅＢは、Ｂの濃度に基づいて相違する特性を示す。例えば、記憶層ＦＬのためのＣｏＦｅＢでのＢの組成は、例えば、３０ａｔ％以下である。
【００４３】
記憶層ＦＬは、ある軸に沿う方向に磁化されており、例えば記憶層ＦＬの磁化は、記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬを貫く軸、例えば記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬの境界面に対して垂直な方向に沿って安定している。すなわち、例えば記憶層ＦＬは、記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬを貫く軸、例えば記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬの境界面に対して垂直な方向に沿う磁気異方性を有し、いわゆる垂直磁気異方性を有する。記憶層ＦＬの磁化は、磁化容易軸に沿う２方向のいずれかを向いて安定することができる。記憶層ＦＬの磁化の方向は、記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬを貫いて流れる電流（書き込み電流）により、反転させることが可能である。
【００４４】
中間層ＭＬは、例えば、非磁性の絶縁材料を含むか、非磁性絶縁材料からなり、トンネルバリアとして機能する。中間層ＭＬは、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。
【００４５】
参照層ＲＬは、例えば、導電性の磁性材料を含むか、導電性の磁性材料からなる。参照層ＲＬは、例えば、Ｃｏ、Ｐｔ、Ｐｄ、およびＮｉの少なくとも１つの元素を含む。参照層ＲＬは、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。また、参照層ＲＬは、Ｃｏ、Ｐｔ、Ｐｄ、およびＮｉの相違するものを含んだ複数の層の積層構造、またはこれらの材料の規則化合金を含んでいてもよい。さらに、参照層ＲＬは、ＣｏＦｅＢ合金と積層されていてもよい。参照層ＲＬは、記憶層ＦＬと同じ材料から形成されてもよい。参照層ＲＬは、記憶層ＦＬと同様に、例えば、垂直磁気異方性を有する。参照層ＲＬは、方向を固定または不変の磁化を有し、例えば、記憶層ＦＬの保磁力より大きい保磁力を有する。参照層ＲＬの磁化の方向が「固定されている」または「不変である」とは、記憶層ＦＬの磁化を反転させる大きさを有する書き込み電流によって、参照層ＲＬの磁化方向が反転しないことを指す。
【００４６】
記憶層ＦＬ、中間層ＭＬ、および参照層ＲＬを含む素子ＭＥは、磁気抵抗効果を示す。記憶層ＦＬの磁化の向きと参照層ＲＬの磁化の向きに応じて、磁気抵抗効果素子ＭＥは、異なる２つ以上の抵抗値を示す。例えば、記憶層ＦＬの磁化の向きと参照層ＲＬの磁化の向きが平行および反平行であると、磁気抵抗効果素子ＭＥは、それぞれ最小および最大の抵抗値を示す。このとき、磁気抵抗効果素子ＭＥが高い方の抵抗を示すか低い方の抵抗を示すか、すなわち記憶層ＦＬの磁化の方向が、例えば記憶装置のメモリセルによるデータの記憶に用いられることが可能である。
【００４７】
なお、本実施形態では、このような磁気抵抗効果素子ＭＥに書き込み電流を流し、この書き込み電流によって記憶層ＦＬの磁化方向を制御するスピン注入書き込み方式を採用する。例えば、磁気抵抗効果素子ＭＥは、記憶層ＦＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。
【００４８】
磁気抵抗効果素子ＭＥに、図６（ａ）に示すように、記憶層ＦＬから参照層ＲＬに向かう書き込み電流を流すと、記憶層ＦＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＥの抵抗値は低くなり、磁気抵抗効果素子ＭＥは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００４９】
磁気抵抗効果素子ＭＥに、図６（ｂ）に示すように、参照層ＲＬから記憶層ＦＬに向かう書き込み電流を流すと、記憶層ＦＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＥの抵抗値は高くなり、磁気抵抗効果素子ＭＥは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００５０】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００５１】
［１−１−２−２］ビット線及びソース線ドライバの一例（“０”に初期化する場合）
図７は、“０”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、ｎＭＯＳトランジスタ２１、２２、２３、及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）２４、２５を有する。
【００５２】
ｎＭＯＳトランジスタ２１は、メモリセルＭＣに初期化電圧を印加するドライバ（以下、初期化ドライバとも記す）である。ｎＭＯＳトランジスタ２１のドレインはビット線ＢＬに接続される。ｎＭＯＳトランジスタ２１のソースには、基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ２１のゲートには、リセット信号ＲＳＴが供給される。
【００５３】
ｐＭＯＳトランジスタ２４、２５は、メモリセルＭＣに書き込み電圧ＶＷＲＩＴＥを印加するドライバ（以下、書き込みドライバとも記す）である。ｐＭＯＳトランジスタ２４のドレインはビット線ＢＬに接続される。ｐＭＯＳトランジスタ２４のソースは、ｐＭＯＳトランジスタ２５のドレインに接続される。ｐＭＯＳトランジスタ２５のソースには電圧ＶＷＲＩＴＥが供給される。ｐＭＯＳトランジスタ２４のゲートには、リセット信号ＲＳＴが供給される。さらに、ｐＭＯＳトランジスタ２５のゲートには、信号ＢＬ_ＤＷｂが供給される。
【００５４】
ｎＭＯＳトランジスタ２２、２３は、ビット線ＢＬに基準電圧ＶＳＳを印加するドライバである。ｎＭＯＳトランジスタ２２のドレインはビット線ＢＬに接続される。ｎＭＯＳトランジスタ２２のソースはｎＭＯＳトランジスタ２３のドレインに接続される。ｎＭＯＳトランジスタ２３のソースには基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ２２のゲートには、リセット信号ＲＳＴｂが供給される。さらに、ｎＭＯＳトランジスタ２３のゲートには、信号ＢＬ_ＤＬが供給される。
【００５５】
なお、ｐＭＯＳトランジスタ同士、及びｎＭＯＳトランジスタ同士は、特に区別しない限り、同一のサイズを有し、かつ同一の電圧−電流特性を有する。以降の実施形態のおいても同様である。
【００５６】
図８は、“０”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、ｐＭＯＳトランジスタ３１、３４、３５、３６、３７、及びｎＭＯＳトランジスタ３２、３３を有する。
【００５７】
ｐＭＯＳトランジスタ３１は、メモリセルＭＣに初期化電圧（ここでは電圧ＶＤＤＣ）を印加するドライバ（以下、初期化ドライバとも記す）である。ｐＭＯＳトランジスタ３１のドレインはビット線ＢＬに接続される。ｐＭＯＳトランジスタ３１のソースには、電圧ＶＤＤＣが供給される。ｐＭＯＳトランジスタ３１のゲートには、リセット信号ＲＳＴｂが供給される。
【００５８】
ｐＭＯＳトランジスタ３４、３５は、メモリセルＭＣに書き込み電圧ＶＷＲＩＴＥを印加するドライバ（以下、書き込みドライバとも記す）である。ｐＭＯＳトランジスタ３４のドレインはビット線ＢＬに接続される。ｐＭＯＳトランジスタ３４のソースは、ｐＭＯＳトランジスタ３５のドレインに接続される。ｐＭＯＳトランジスタ３５のソースには電圧ＶＷＲＩＴＥが供給される。ｐＭＯＳトランジスタ３４のゲートには、リセット信号ＲＳＴが供給される。さらに、ｐＭＯＳトランジスタ３５のゲートには、信号ＳＬ_ＤＷｂが供給される。
【００５９】
ｎＭＯＳトランジスタ３２、３３は、ソース線ＳＬに基準電圧ＶＳＳを印加するドライバである。ｎＭＯＳトランジスタ３２のドレインはソース線ＳＬに接続される。ｎＭＯＳトランジスタ３２のソースはｎＭＯＳトランジスタ３３のドレインに接続される。ｎＭＯＳトランジスタ３３のソースには基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ３２のゲートには、リセット信号ＲＳＴｂが供給される。さらに、ｎＭＯＳトランジスタ３３のゲートには、信号ＳＬ_ＤＬが供給される。
【００６０】
ｐＭＯＳトランジスタ３６、３７は、メモリセルＭＣに読み出し電圧ＶＲＥＡＤを印加するドライバ（以下、読み出しドライバとも記す）である。ｐＭＯＳトランジスタ３６のドレインはソース線ＳＬに接続される。ｐＭＯＳトランジスタ３６のソースは、ｐＭＯＳトランジスタ３７のドレインに接続される。ｐＭＯＳトランジスタ３７のソースには電圧ＶＲＥＡＤが供給される。ｐＭＯＳトランジスタ３６のゲートには、リセット信号ＲＳＴが供給される。さらに、ｐＭＯＳトランジスタ３７のゲートには、信号ＳＬ_ＤＲｂが供給される。
【００６１】
［１−１−２−３］ビット線及びソース線ドライバの他例（“１”に初期化する場合）
図９は、“１”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、ｎＭＯＳトランジスタ２２、２３、及びｐＭＯＳトランジスタ、２１ａ、２４、２５を有する。
【００６２】
ｐＭＯＳトランジスタ２１ａは、メモリセルＭＣに初期化電圧（ここではＶＤＤＣ）を印加する初期化ドライバである。ｐＭＯＳトランジスタ２１ａのドレインはビット線ＢＬに接続される。ｐＭＯＳトランジスタ２１ａのソースには、電圧ＶＤＤＣが供給される。ｐＭＯＳトランジスタ２１ａのゲートには、リセット信号ＲＳＴｂが供給される。
【００６３】
ｐＭＯＳトランジスタ２４、２５は、メモリセルＭＣに書き込み電圧ＶＷＲＩＴＥを印加する書き込みドライバである。ｎＭＯＳトランジスタ２２、２３は、ビット線ＢＬに基準電圧ＶＳＳを印加するドライバである。ｐＭＯＳトランジスタ２４、２５及びｎＭＯＳトランジスタ２２、２３の構成は図７に示した構成と同様である。
【００６４】
図１０は、“１”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、ｐＭＯＳトランジスタ３４、３５、３６、３７、及びｎＭＯＳトランジスタ３１ａ、３２、３３を有する。
【００６５】
ｎＭＯＳトランジスタ３１ａは、メモリセルＭＣに初期化電圧を印加する初期化ドライバである。ｎＭＯＳトランジスタ３１ａのドレインはソース線ＳＬに接続される。ｎＭＯＳトランジスタ３１ａのソースには、基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ３１ａのゲートには、リセット信号ＲＳＴが供給される。
【００６６】
ｐＭＯＳトランジスタ３４、３５は、メモリセルＭＣに書き込み電圧ＶＷＲＩＴＥを印加する書き込みドライバである。ｎＭＯＳトランジスタ３２、３３は、ソース線ＳＬに基準電圧ＶＳＳを印加するドライバである。ｐＭＯＳトランジスタ３４、３５及びｎＭＯＳトランジスタ３２、３３の構成は図８に示した構成と同様である。
【００６７】
ｐＭＯＳトランジスタ３６、３７は、メモリセルＭＣに読み出し電圧ＶＲＥＡＤを印加する読み出しドライバであり、これらの構成は図８に示した構成と同様である。
【００６８】
［１−２］不揮発性メモリの動作
次に、第１実施形態の不揮発性メモリの動作を説明する。
【００６９】
［１−２−１］リセット信号発生回路の動作
図４を用いて、リセット信号発生回路１４の動作を説明する。
【００７０】
まず、電源投入時のリセット信号発生回路１４の動作を述べる。図１１は、電源投入時のリセット信号発生回路１４の動作を示すタイミングチャートである。
【００７１】
電源が投入されると、抵抗Ｒの一端に電圧ＶＤＤＣが供給される。これにより、図１１に示すように、抵抗ＲとキャパシタＣ間のノードＮ１の電圧は徐々に上昇する。このとき、抵抗Ｒ及びキャパシタＣで決まる時定数の分、ノードＮ１の電圧は立ち上がりが遅延する。ノードＮ１の電圧がバッファＢＦのしきい値より低いときは、バッファＢＦから出力される内部リセット信号ＲＳＴ_ＩＮＴｂが不定値からローレベル（以下、“Ｌ”とも記す）に設定される。その後、ノードＮ１の電圧がバッファＢＦのしきい値を超えると、内部リセット信号ＲＳＴ_ＩＮＴｂが“Ｌ”からハイレベル（以下、“Ｈ”とも記す）に設定される。
【００７２】
外部リセット信号ＲＳＴ_ＥＸＴｂは電源投入前及び投入後とも“Ｈ”に維持されている。ＡＮＤ回路１４ｂの第１入力端には、外部リセット信号ＲＳＴ_ＥＸＴｂとして“Ｈ”が入力され、その第２入力端には内部リセット信号ＲＳＴ_ＩＮＴｂが入力される。これにより、ＡＮＤ回路１４ｂの出力は内部リセット信号ＲＳＴ_ＩＮＴｂに追従したものとなる。すなわち、ＡＮＤ回路１４ｂから出力されるリセット信号ＲＳＴｂは、不定値から“Ｌ”になり、その後“Ｈ”に遷移する。このリセット信号ＲＳＴｂが“Ｌ”の期間が、信号ＲＳＴｂがアサートされる期間である。なお、信号ＲＳＴ_ＩＮＴｂ及び信号ＲＳＴｂの斜線で示した期間は不定であることを示す。
【００７３】
次に、外部からリセット信号ＲＳＴ_ＥＸＴｂを受信した場合のリセット信号発生回路１４の動作を述べる。図１２は、外部リセット信号ＲＳＴ_ＥＸＴｂを受信したときのリセット信号発生回路１４の動作を示すタイミングチャートである。
【００７４】
図１２に示すように、この場合、ノードＮ１は電圧ＶＤＤＣとなっている。このため、内部リセット信号ＲＳＴ_ＩＮＴｂは“Ｈ”に設定されている。ここで、外部から入力されるリセット信号ＲＳＴ_ＥＸＴｂがアサートされると、すなわち外部リセット信号ＲＳＴ_ＥＸＴｂが“Ｈ”から“Ｌ”に遷移すると、ＡＮＤ回路１４ｂの出力は外部リセット信号ＲＳＴ_ＥＸＴｂに追従したものとなる。すなわち、ＡＮＤ回路１４ｂから出力されるリセット信号ＲＳＴｂは、“Ｈ”から“Ｌ”に遷移し、その後“Ｈ”に戻る。このリセット信号ＲＳＴｂが“Ｌ”の期間が、信号ＲＳＴｂがアサートされる期間である。
【００７５】
また、図１３はリセット信号発生回路１４の各信号状態を示す図である。外部リセット信号ＲＳＴ_ＥＸＴｂが“Ｌ”のとき、リセット信号ＲＳＴｂはアサートされる、すなわち“Ｌ”となる。また、外部リセット信号ＲＳＴ_ＥＸＴｂが“Ｈ”で、かつ内部リセット信号ＲＳＴ_ＩＮＴｂが“Ｌ”のとき、リセット信号ＲＳＴｂはアサートされる。すなわち、外部リセット信号ＲＳＴ_ＥＸＴｂとして“Ｌ”が入力されたとき、または電源が投入されたとき、リセット信号ＲＳＴｂにより初期化ドライバが駆動される。
【００７６】
［１−２−２］データ“０”に初期化する場合
次に、図７及び図８を用いて、メモリセルアレイ１０のデータを“０”に初期化する場合の動作を説明する。図１４は、図７及び図８に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【００７７】
図１４に示すように、メモリセルＭＣをデータ“０”に初期化する場合、すなわちＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが不定である。
【００７８】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２１がオン状態となり、ｎＭＯＳトランジスタ２２及びｐＭＯＳトランジスタ２４がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ２２、２３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ２１は、ビット線ＢＬに基準電圧ＶＳＳを供給する。
【００７９】
一方、図８に示したソース線ＳＬのドライバでは、ｐＭＯＳトランジスタ３１がオン状態となり、ｐＭＯＳトランジスタ３４、３６及びｎＭＯＳトランジスタ３２がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、読み出しドライバ、及びトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ３１は、ソース線ＳＬに電圧ＶＤＤＣを供給する。
【００８０】
また、ワード線ドライバ１２は、リセット信号ＲＳＴｂが“Ｌ”となることにより、電圧ＶＷＬをワード線ＷＬに供給する。
【００８１】
これらにより、電圧ＶＤＤＣがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣを初期化するための電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“０”に初期化される。
【００８２】
また、書き込みも読み出しも実行しない場合（ＮＯＰ）、リセット信号ＲＳＴｂ、信号ＢＬ_ＤＬ、及び信号ＳＬ_ＤＬが“Ｈ”となり、その他の信号ＢＬ_ＤＷ、ＳＬ_ＤＷ、ＳＬ_ＤＲが“Ｌ”となる。
【００８３】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２２、２３及びｐＭＯＳトランジスタ２４がオン状態となり、ｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２５がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ２２、２３を含むドライバは、ビット線ＢＬに電圧ＶＳＳを供給する。
【００８４】
一方、図８に示したソース線ＳＬのドライバでは、ｎＭＯＳトランジスタ３２、３３及びｐＭＯＳトランジスタ３４、３６がオン状態となり、ｐＭＯＳトランジスタ３１、３５、３７がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、読み出しドライバ、及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ３２、３３を含むドライバは、ソース線ＳＬに電圧ＶＳＳを供給する。
【００８５】
また、リセット信号ＲＳＴｂが“Ｈ”となり、かつアドレスＡＤＤＲによるＡＮＤ回路１５ａからの出力により、いずれのワード線ドライバ１２も駆動されない。
【００８６】
これらにより、ソース線ＳＬ及びビット線ＢＬに共に電圧ＶＳＳが印加されるため、ソース線ＳＬとビット線ＢＬ間に電圧は印加されない。よって、メモリセルＭＣに電流は流れない。
【００８７】
また、読み出し動作の場合、リセット信号ＲＳＴｂ、信号ＢＬ_ＤＬ、及び信号ＳＬ_ＤＲが“Ｈ”となり、その他の信号ＢＬ_ＤＷ、ＳＬ_ＤＷ、ＳＬ_ＤＬが“Ｌ”となる。
【００８８】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２２、２３及びｐＭＯＳトランジスタ２４がオン状態となり、ｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２５がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ２２、２３を含むドライバは、ビット線ＢＬに電圧ＶＳＳを供給する。
【００８９】
一方、図８に示したソース線ＳＬのドライバでは、ｐＭＯＳトランジスタ３４、３６、３７及びｎＭＯＳトランジスタ３２がオン状態となり、ｐＭＯＳトランジスタ３１、３３、３５がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、初期化ドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。読み出しドライバは、ソース線ＳＬに電圧ＶＲＥＡＤを供給する。
【００９０】
また、リセット信号ＲＳＴｂが“Ｈ”となり、かつアドレスＡＤＤＲによるＡＮＤ回路１５ａからの出力により、選択されたワード線にワード線ドライバ１２から電圧ＶＷＬが供給される。
【００９１】
これらにより、電圧ＶＲＥＡＤがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣからデータを読み出すための読み出し電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。センスアンプ１３は読み出し電流に基づいて、メモリセルアレイ１０内の読み出し対象のメモリセルＭＣのデータを読み出す。
【００９２】
また、メモリセルＭＣをデータ“０”に書き込む場合、すなわちＰ状態に書き込む場合は、リセット信号ＲＳＴｂ、信号ＢＬ_ＤＬ、及び信号ＳＬ_ＤＷが“Ｈ”となり、その他の信号ＢＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが“Ｌ”となる。
【００９３】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２２、２３及びｐＭＯＳトランジスタ２４がオン状態となり、ｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２５がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ２２、２３を含むドライバは、ビット線ＢＬに電圧ＶＳＳを供給する。
【００９４】
一方、図８に示したソース線ＳＬのドライバでは、ｐＭＯＳトランジスタ３４、３５、３６及びｎＭＯＳトランジスタ３２がオン状態となり、ｐＭＯＳトランジスタ３１、３７及びｎＭＯＳトランジスタ３３がオフ状態となる。これにより、ソース線ＳＬに接続された読み出しドライバ、初期化ドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。書き込みドライバは、ソース線ＳＬに電圧ＶＷＲＩＴＥを供給する。
【００９５】
また、リセット信号ＲＳＴｂが“Ｈ”となり、かつアドレスＡＤＤＲによるＡＮＤ回路１５ａからの出力により、選択されたワード線にワード線ドライバ１２から電圧ＶＷＬが供給される。
【００９６】
これらにより、電圧ＶＷＲＩＴＥがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣにデータ“０”を書き込むための書き込み電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。この結果、メモリセルアレイ１０内の書き込み対象のメモリセルＭＣにデータ“０”が書き込まれる。
【００９７】
また、メモリセルＭＣをデータ“１”に書き込む場合、すなわちＡＰ状態に書き込む場合は、リセット信号ＲＳＴｂ、信号ＢＬ_ＤＷ、及び信号ＳＬ_ＤＬが“Ｈ”となり、その他の信号ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲが“Ｌ”となる。
【００９８】
これにより、図７に示したビット線ＢＬのドライバでは、ｐＭＯＳトランジスタ２４、２５及びｎＭＯＳトランジスタ２２がオン状態となり、ｎＭＯＳトランジスタ２１、２３がオフ状態となる。これにより、ビット線ＢＬに接続された初期化ドライバ、及びｎＭＯＳトランジスタ２２、２３を含むドライバは電圧の供給を遮断する。書き込みドライバは、ビット線ＢＬに電圧ＶＷＲＩＴＥを供給する。
【００９９】
一方、図８に示したソース線ＳＬのドライバでは、ｎＭＯＳトランジスタ３２、３３及びｐＭＯＳトランジスタ３４、３６がオン状態となり、ｐＭＯＳトランジスタ３１、３５、３７がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、読み出しドライバ及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ３２、３３を含むドライバは、ソース線ＳＬに電圧ＶＳＳを供給する。
【０１００】
また、リセット信号ＲＳＴｂが“Ｈ”となり、かつアドレスＡＤＤＲによるＡＮＤ回路１５ａからの出力により、選択されたワード線にワード線ドライバ１２から電圧ＶＷＬが供給される。
【０１０１】
これらにより、電圧ＶＷＲＩＴＥがビット線ＢＬとソース線ＳＬ間に印加され、メモリセルＭＣにデータ“１”を書き込むための書き込み電流がビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる。この結果、メモリセルアレイ１０内の書き込み対象のメモリセルＭＣにデータ“１”が書き込まれる。
【０１０２】
［１−２−３］データ“１”に初期化する場合
図９及び図１０を用いて、メモリセルアレイ１０のデータを“１”に初期化する場合の動作を説明する。図１５は、図９及び図１０に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１０３】
図１５に示すように、メモリセルＭＣをデータ“１”に初期化する場合、すなわちＡＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが不定である。
【０１０４】
これにより、図９に示したビット線ＢＬのドライバでは、ｐＭＯＳトランジスタ２１ａがオン状態となり、ｎＭＯＳトランジスタ２２及びｐＭＯＳトランジスタ２４がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ２２、２３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｐＭＯＳトランジスタ２１ａは、ビット線ＢＬに電圧ＶＤＤＣを供給する。
【０１０５】
一方、図１０に示したソース線ＳＬのドライバでは、ｎＭＯＳトランジスタ３１ａがオン状態となり、ｐＭＯＳトランジスタ３４、３６及びｎＭＯＳトランジスタ３２がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、読み出しドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ３１ａは、ソース線ＳＬに電圧ＶＳＳを供給する。
【０１０６】
また、ワード線ドライバ１２は、リセット信号ＲＳＴｂが“Ｌ”となることにより、電圧ＶＷＬをワード線ＷＬに供給する。
【０１０７】
これらにより、電圧ＶＤＤＣがビット線ＢＬとソース線ＳＬ間に印加され、メモリセルＭＣを初期化するための電流がビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“１”に初期化される。
【０１０８】
また、書き込みも読み出しも実行しない場合（ＮＯＰ）、読み出し動作の場合、及びデータ“０”および“１”に書き込む場合のドライバの動作は、前述したデータ“０”に初期化する場合の動作と同様である。
【０１０９】
［１−３］第１実施形態の効果
第１実施形態では、電源が投入された場合に電圧ＶＤＤＣの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号ＲＳＴｂを発生し、このリセット信号を、電圧ＶＤＤＣを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。リセット信号ＲＳＴｂは電圧ＶＤＤＣの立ち上がりに対して遅延して生成されるデジタル信号である。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ１００の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧ＶＤＤＣがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
【０１１０】
以下に、第１実施形態の効果について詳述する。通常、メモリセルアレイ内のデータを初期化するには、外部のコントローラからのリセット信号等をトリガとして、ドライバから書き込み電圧を印加し、メモリセルアレイ内の全てのメモリセルのデータを“０”あるいは“１”に書き換える。しかし、不正なプログラムなどにより、意図しない制御入力や電圧設定などがなされた場合には、初期化動作が行われない場合が考えられる。
【０１１１】
そこで、第１実施形態では、電源投入時における電圧ＶＤＤＣの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号ＲＳＴｂを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
【０１１２】
さらに、電圧ＶＤＤＣを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧ＶＤＤＣをメモリセルに印加する。電圧ＶＤＤＣは、読み出しアクセスに用いられる電源ドメイン、具体的にはセンスアンプを駆動する電源である。この電圧ＶＤＤＣは、通常、メモリセルの書き込みのためにビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧ＶＤＤＣは、メモリセルに保存されているデータを読み出すためにセンスアンプの駆動に利用され、読み出し動作を行う際には必ず供給される電源である。このため、電圧ＶＤＤＣは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
【０１１３】
また、本実施形態におけるメモリセルの書き込み特性について説明する。図１６は、書き込み時にメモリセルＭＣに印加した電圧ＶＢＳと印加時間ｔＡＣとの関係を示す図である。図１６からわかるように、書き込み電圧が高い場合は、短い印加時間で、すなわち短い書き込みパルスで書き込みがパスする。一方、書き込み電圧が低い場合でも、書き込みパルスを長くすれば書き込みがパスする。この特性を利用すれば、書き込み電圧ＶＷＲＩＴＥよりも低い電圧を用いてもメモリセルアレイを初期化（リセット）できる。このため、初期化動作時に書き込み電圧と異なる電源を用いることによる初期化不良などの問題は発生しない。
【０１１４】
また、メモリセルに書き込みを行う際には、通常、高速な書き込み動作が必要であるため、書き込み電圧ＶＷＲＩＴＥには電圧ＶＤＤＣよりも高い電圧が用いられる。本実施形態の初期化動作では高速性は要求されないため、電圧ＶＤＤＣを印加する時間を長く設定することができる。すなわち、電圧ＶＤＤＣを用いた初期化パルスを長く設定することができる。
【０１１５】
以上により、第１実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に電圧ＶＤＤＣが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み（またはリセット）が可能な電圧ＶＤＤＣを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。
【０１１６】
［２］第２実施形態
第２実施形態では、ビット線及びソース線ドライバの電源に、読み出し電圧ＶＲＥＡＤを用いた例を説明する。電圧ＶＲＥＡＤは、電圧ＶＤＤＣあるいは電圧ＶＷＲＩＴＥに比べて電圧が低いが、図１６に示したように、電源ＶＲＥＡＤを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化（リセット）することができる。以下に、前記第１実施形態と主に異なる点について述べる。
【０１１７】
［２−１］不揮発性メモリの構成
図１７は、第２実施形態の不揮発性メモリ１０１の構成を示すブロック図である。図示するように、電圧ＶＲＥＡＤは、ビット線及びソース線ドライバ１１に供給されると共に、リセット信号発生回路１４に供給される。その他の構成は、前記第１実施形態と同様である。
【０１１８】
［２−１−１］リセット信号発生回路
図１８は、リセット信号発生回路１４の構成を示す回路図である。リセット信号発生回路１４は、電圧検出回路１４ａ及びＡＮＤ回路１４ｂを有する。抵抗Ｒの一端には電圧ＶＲＥＡＤが供給される。その他の構成は、第１実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Ｒの一端に電圧ＶＲＥＡＤが供給されるとしたが、電源投入によって抵抗Ｒの一端に電圧ＶＤＤＣが供給される構成としてもよい。
【０１１９】
［２−１−２］ビット線及びソース線ドライバの一例（“０”に初期化する場合）
“０”に初期化する場合のビット線ドライバの構成は、図７に示した第１実施形態の構成と同様である。
【０１２０】
図１９は、“０”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、ｐＭＯＳトランジスタ３４、３５、３８、ｎＭＯＳトランジスタ３２、３３、及びＡＮＤ回路３９を有する。
【０１２１】
ｐＭＯＳトランジスタ３８及びＡＮＤ回路３９は、メモリセルＭＣに読み出し電圧あるいは初期化電圧（ここでは電圧ＶＲＥＡＤ）を印加するドライバ（以下、初期化ドライバとも記す）である。ｐＭＯＳトランジスタ３８のドレインはソース線ＳＬに接続される。ｐＭＯＳトランジスタ３８のソースには、電圧ＶＲＥＡＤが供給される。ＡＮＤ回路３９の第１入力端にはリセット信号ＲＳＴが入力され、その第２入力端には信号ＳＬ_ＤＲｂが入力される。ＡＮＤ回路３９の出力端は、ｐＭＯＳトランジスタ３８のゲートに接続される。
【０１２２】
ｐＭＯＳトランジスタ３４、３５及びｎＭＯＳトランジスタ３２、３３を含むドライバの構成は図８に示した第１実施形態の構成と同様である。
【０１２３】
［２−１−３］ビット線及びソース線ドライバの他例（“１”に初期化する場合）
図２０は、“１”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、ｎＭＯＳトランジスタ２２、２３、及びｐＭＯＳトランジスタ２１ａ、２４、２５を有する。ｐＭＯＳトランジスタ２１ａのソースには、電圧ＶＲＥＡＤが供給される。その他の構成は、図９に示した第１実施形態の構成と同様である。
【０１２４】
“１”に初期化する場合のソース線ドライバの構成は、図１０に示した第１実施形態の構成と同様である。
【０１２５】
［２−２］不揮発性メモリの動作
次に、第２実施形態の不揮発性メモリの動作を説明する。
【０１２６】
図１８に示すリセット信号発生回路では、抵抗Ｒの一端に電圧ＶＲＥＡＤが供給される。その他の動作は、図４に示した第１実施形態と同様である。
【０１２７】
［２−２−１］データ“０”に初期化する場合
図７及び図１９を用いて、メモリセルアレイ１０のデータを“０”に初期化する場合の動作を説明する。図２１は、図７及び図１９に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１２８】
図２１に示すように、メモリセルＭＣをデータ“０”に初期化する場合、すなわちＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、及びＳＬ_ＤＬが不定である。
【０１２９】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２１がオン状態となり、ｎＭＯＳトランジスタ２２及びｐＭＯＳトランジスタ２４がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ２２、２３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ２１は、ビット線ＢＬに電圧ＶＳＳを供給する。
【０１３０】
一方、図１９に示したソース線ＳＬのドライバでは、リセット信号ＲＳＴｂが“Ｌ”であるため、ＳＬ_ＤＲｂの入力にかかわらず、ＡＮＤ回路３９の出力は“Ｌ”となる。これにより、ｐＭＯＳトランジスタ３８がオン状態となり、ｐＭＯＳトランジスタ３４及びｎＭＯＳトランジスタ３２がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ３８は、ソース線ＳＬに電圧ＶＲＥＡＤを供給する。
【０１３１】
これらにより、電圧ＶＲＥＡＤがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣを初期化するための電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“０”に初期化される。
【０１３２】
また、読み出し動作の場合、リセット信号ＲＳＴｂ、信号ＢＬ_ＤＬ、及び信号ＳＬ_ＤＲが“Ｈ”となり、その他の信号ＢＬ_ＤＷ、ＳＬ_ＤＷ、ＳＬ_ＤＬが“Ｌ”となる。
【０１３３】
これにより、図７に示したビット線ＢＬのドライバでは、ｎＭＯＳトランジスタ２２、２３及びｐＭＯＳトランジスタ２４がオン状態となり、ｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２５がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ２２、２３を含むドライバは、ビット線ＢＬに電圧ＶＳＳを供給する。
【０１３４】
一方、図１９に示したソース線ＳＬのドライバでは、ＳＬ_ＤＲｂが“Ｌ”であり、かつリセット信号ＲＳＴが“Ｌ”であるため、ＡＮＤ回路３９の出力は“Ｌ”となる。これにより、ｐＭＯＳトランジスタ３８がオン状態となり、ｐＭＯＳトランジスタ３４及びｎＭＯＳトランジスタ３２がオン状態となり、ｐＭＯＳトランジスタ３５及びｎＭＯＳトランジスタ３３がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。ｎＭＯＳトランジスタ３８を含むドライバは、ソース線ＳＬに電圧ＶＲＥＡＤを供給する。
【０１３５】
これらにより、電圧ＶＲＥＡＤがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣからデータを読み出すための読み出し電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。センスアンプ１３は読み出し電流に基づいて、メモリセルアレイ１０内の読み出し対象のメモリセルＭＣのデータを読み出す。
【０１３６】
その他の動作は、図１４に示した第１実施形態と同様である。
【０１３７】
［２−２−２］データ“１”に初期化する場合
図２０及び図１０を用いて、メモリセルアレイ１０のデータを“１”に初期化する場合の動作を説明する。図２２は、図２０及び図１０に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１３８】
図２２に示すように、メモリセルＭＣをデータ“１”に初期化する場合、すなわちＡＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが不定である。
【０１３９】
これにより、図２０に示したビット線ＢＬのドライバでは、ｐＭＯＳトランジスタ２１ａがオン状態となり、ｎＭＯＳトランジスタ２２及びｐＭＯＳトランジスタ２４がオフ状態となる。これにより、ビット線ＢＬに接続された書き込みドライバ、及びｎＭＯＳトランジスタ２２、２３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｐＭＯＳトランジスタ２１ａは、ビット線ＢＬに電圧ＶＲＥＡＤを供給する。
【０１４０】
一方、図１０に示したソース線ＳＬのドライバでは、ｎＭＯＳトランジスタ３１ａがオン状態となり、ｐＭＯＳトランジスタ３４、３６及びｎＭＯＳトランジスタ３２がオフ状態となる。これにより、ソース線ＳＬに接続された書き込みドライバ、読み出しドライバ、及びｎＭＯＳトランジスタ３２、３３を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのｎＭＯＳトランジスタ３１ａは、ソース線ＳＬに電圧ＶＳＳを供給する。
【０１４１】
これらにより、電圧ＶＲＥＡＤがビット線ＢＬとソース線ＳＬ間に印加され、メモリセルＭＣを初期化するための電流がビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“１”に初期化される。その他の動作は、図１５に示した第１実施形態と同様である。
【０１４２】
［２−３］第２実施形態の効果
第２実施形態では、電源が投入された場合に読み出し電圧ＶＲＥＡＤの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号ＲＳＴｂを発生し、このリセット信号を、電圧ＶＲＥＡＤを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ１０１の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧ＶＲＥＡＤがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
【０１４３】
以下に、第２実施形態の効果について詳述する。第２実施形態では、電源投入時における読み出し電圧ＶＲＥＡＤの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号ＲＳＴｂを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
【０１４４】
さらに、読み出し電圧ＶＲＥＡＤを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧ＶＲＥＡＤをメモリセルに印加する。読み出し電圧ＶＲＥＡＤは、通常、メモリセルの書き込み（またはリセット）のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧ＶＲＥＡＤは、メモリセルに保存されているデータを読み出すためにビット線ＢＬまたはソース線ＳＬに供給され、読み出し動作を行う際には必ず供給される電源である。このため、読み出し電圧ＶＲＥＡＤは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
【０１４５】
以上により第２実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、読み出し電圧ＶＲＥＡＤが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み（またはリセット）が可能な電圧ＶＲＥＡＤを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第１実施形態と同様である。
【０１４６】
［３］第３実施形態
第３実施形態では、ビット線及びソース線ドライバの電源に、入出力用電圧ＶＤＤＱを用いた例を説明する。電圧ＶＤＤＱは、電圧ＶＷＲＩＴＥに比べて電圧が低い場合もあるが、図１６に示したように、電圧ＶＤＤＱを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第１実施形態と主に異なる点について述べる。
【０１４７】
［３−１］不揮発性メモリの構成
図２３は、第３実施形態の不揮発性メモリ１０２の構成を示すブロック図である。図示するように、電圧ＶＤＤＱは、ビット線及びソース線ドライバ１１に供給されると共に、リセット信号発生回路１４に供給される。その他の構成は、前記第１実施形態と同様である。
【０１４８】
［３−１−１］リセット信号発生回路
図２４は、リセット信号発生回路１４の構成を示す回路図である。リセット信号発生回路１４は、電圧検出回路１４ａ及びＡＮＤ回路１４ｂを有する。抵抗Ｒの一端には電圧ＶＤＤＱが供給される。その他の構成は、第１実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Ｒの一端に電圧ＶＤＤＱが供給されるとしたが、電源投入によって抵抗Ｒの一端に電圧ＶＤＤＣが供給される構成としてもよい。
【０１４９】
［３−１−２］ビット線及びソース線ドライバの一例（“０”に初期化する場合）
“０”に初期化する場合のビット線ドライバの構成は、図７に示した第１実施形態の構成と同様である。
【０１５０】
図２５は、“０”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、ｐＭＯＳトランジスタ３１、３４、３５、３６、３７、及びｎＭＯＳトランジスタ３２、３３を有する。ｐＭＯＳトランジスタ３１のソースには電圧ＶＤＤＱが供給される。その他の構成は、図８に示した第１実施形態の構成と同様である。
【０１５１】
［３−１−３］ビット線及びソース線ドライバの他例（“１”に初期化する場合）
図２６は、“１”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、ｎＭＯＳトランジスタ２２、２３、及びｐＭＯＳトランジスタ２１ａ、２４、２５を有する。ｐＭＯＳトランジスタ２１ａのソースには、電圧ＶＤＤＱが供給される。その他の構成は、図９に示した第１実施形態の構成と同様である。
【０１５２】
“１”に初期化する場合のソース線ドライバの構成は、図１０に示した第１実施形態の構成と同様である。
【０１５３】
［３−２］不揮発性メモリの動作
次に、第３実施形態の不揮発性メモリの動作を説明する。
【０１５４】
図２４に示すリセット信号発生回路では、抵抗Ｒの一端に電圧ＶＤＤＱが供給される。その他の動作は、図４に示した第１実施形態と同様である。
【０１５５】
［３−２−１］データ“０”に初期化する場合
図７及び図２５を用いて、メモリセルアレイ１０のデータを“０”に初期化する場合の動作を説明する。図２７は、図７及び図２５に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１５６】
図２７に示すように、メモリセルＭＣをデータ“０”に初期化する場合、すなわちＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、及びＳＬ_ＤＬが不定である。
【０１５７】
これにより、図７に示したビット線ＢＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ２１が、ビット線ＢＬに電圧ＶＳＳを供給する。一方、図２５に示したソース線ＳＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ３１が、ソース線ＳＬに電圧ＶＤＤＱを供給する。その他の動作は、図７及び図８に示した第１実施形態と同様である。
【０１５８】
これらにより、電圧ＶＤＤＱがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣを初期化するための電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“０”に初期化される。その他の動作は、図１４に示した第１実施形態と同様である。
【０１５９】
［３−２−２］データ“１”に初期化する場合
図２６及び図１０を用いて、メモリセルアレイ１０のデータを“１”に初期化する場合の動作を説明する。図２８は、図２６及び図１０に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１６０】
図２８に示すように、メモリセルＭＣをデータ“１”に初期化する場合、すなわちＡＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが不定である。
【０１６１】
これにより、図２６に示したビット線ＢＬのドライバでは、初期化ドライバとしてのｐＭＯＳトランジスタ２１ａが、ビット線ＢＬに電圧ＶＤＤＱを供給する。一方、図１０に示したソース線ＳＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ３１ａが、ソース線ＳＬに電圧ＶＳＳを供給する。その他の動作は、図９及び図１０に示した第１実施形態と同様である。
【０１６２】
これらにより、電圧ＶＤＤＱがビット線ＢＬとソース線ＳＬ間に印加され、メモリセルＭＣを初期化するための電流がビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“１”に初期化される。その他の動作は、図１５に示した第１実施形態と同様である。
【０１６３】
［３−３］第３実施形態の効果
第３実施形態では、電源が投入された場合に入出力用電圧ＶＤＤＱの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号ＲＳＴｂを発生し、このリセット信号を、電圧ＶＤＤＱを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ１０２の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧ＶＤＤＱがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
【０１６４】
以下に、第３実施形態の効果について詳述する。第３実施形態では、電源投入時における電圧ＶＤＤＱの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号ＲＳＴｂを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
【０１６５】
さらに、入出力用電圧ＶＤＤＱを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧ＶＤＤＱをメモリセルに印加する。電圧ＶＤＤＱは、通常、メモリセルの書き込み（またはリセット）のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧ＶＤＤＱは、メモリセルに保存されているデータを不揮発性メモリ１０２外へ出力するために入出力回路に供給され、読み出し動作を行う際には必ず供給される電源である。このため、電圧ＶＤＤＱは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
【０１６６】
以上により第３実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、入出力用電圧ＶＤＤＱが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み（またはリセット）が可能な電圧ＶＤＤＱを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第１実施形態と同様である。
【０１６７】
［４］第４実施形態
第４実施形態では、ビット線及びソース線ドライバの電源に、ワード線駆動用電圧ＶＷＬを用いた例を説明する。電圧ＶＷＬは、電圧ＶＷＲＩＴＥに比べて電圧が低い場合もあるが、図１６に示したように、電圧ＶＷＬを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第１実施形態と主に異なる点について述べる。
【０１６８】
［４−１］不揮発性メモリの構成
図２９は、第４実施形態の不揮発性メモリ１０３の構成を示すブロック図である。図示するように、電圧ＶＷＬは、ビット線及びソース線ドライバ１１に供給されると共に、リセット信号発生回路１４に供給される。その他の構成は、前記第１実施形態と同様である。
【０１６９】
［４−１−１］リセット信号発生回路
図３０は、リセット信号発生回路１４の構成を示す回路図である。リセット信号発生回路１４は、電圧検出回路１４ａ及びＡＮＤ回路１４ｂを有する。抵抗Ｒの一端には電圧ＶＷＬが供給される。その他の構成は、第１実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Ｒの一端に電圧ＶＷＬが供給されるとしたが、電源投入によって抵抗Ｒの一端に電圧ＶＤＤＣが供給される構成としてもよい。
【０１７０】
［４−１−２］ビット線及びソース線ドライバの一例（“０”に初期化する場合）
“０”に初期化する場合のビット線ドライバの構成は、図７に示した第１実施形態の構成と同様である。
【０１７１】
図３１は、“０”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、ｐＭＯＳトランジスタ３１、３４、３５、３６、３７、ｎＭＯＳトランジスタ３２、３３を有する。ｐＭＯＳトランジスタ３１のソースには電圧ＶＷＬが供給される。その他の構成は、図８に示した第１実施形態の構成と同様である。
【０１７２】
［４−１−３］ビット線及びソース線ドライバの他例（“１”に初期化する場合）
図３２は、“１”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、ｎＭＯＳトランジスタ２２、２３、及びｐＭＯＳトランジスタ２１ａ、２４、２５を有する。ｐＭＯＳトランジスタ２１ａのソースには、電圧ＶＷＬが供給される。その他の構成は、図９に示した第１実施形態の構成と同様である。
【０１７３】
“１”に初期化する場合のソース線ドライバの構成は、図１０に示した第１実施形態の構成と同様である。
【０１７４】
［４−２］不揮発性メモリの動作
次に、第４実施形態の不揮発性メモリの動作を説明する。
【０１７５】
図３０に示すリセット信号発生回路では、抵抗Ｒの一端に電圧ＶＷＬが供給される。その他の動作は、図４に示した第１実施形態と同様である。
【０１７６】
［４−２−１］データ“０”に初期化する場合
図７及び図３１を用いて、メモリセルアレイ１０のデータを“０”に初期化する場合の動作を説明する。図３３は、図７及び図３１に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１７７】
図３３に示すように、メモリセルＭＣをデータ“０”に初期化する場合、すなわちＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、及びＳＬ_ＤＬが不定である。
【０１７８】
これにより、図７に示したビット線ＢＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ２１が、ビット線ＢＬに電圧ＶＳＳを供給する。一方、図３１に示したソース線ＳＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ３１が、ソース線ＳＬに電圧ＶＷＬを供給する。その他の動作は、図７及び図８に示した第１実施形態と同様である。
【０１７９】
これらにより、電圧ＶＷＬがソース線ＳＬとビット線ＢＬ間に印加され、メモリセルＭＣを初期化するための電流がソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“０”に初期化される。その他の動作は、図１４に示した第１実施形態と同様である。
【０１８０】
［４−２−２］データ“１”に初期化する場合
図３２及び図１０を用いて、メモリセルアレイ１０のデータを“１”に初期化する場合の動作を説明する。図３４は、図３２及び図１０に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
【０１８１】
図３４に示すように、メモリセルＭＣをデータ“１”に初期化する場合、すなわちＡＰ状態にリセットする場合は、リセット信号ＲＳＴｂが“Ｌ”となり、その他の信号ＢＬ_ＤＷ、ＢＬ_ＤＬ、ＳＬ_ＤＷ、ＳＬ_ＤＲ、ＳＬ_ＤＬが不定である。
【０１８２】
これにより、図３２に示したビット線ＢＬのドライバでは、初期化ドライバとしてのｐＭＯＳトランジスタ２１ａが、ビット線ＢＬに電圧ＶＷＬを供給する。一方、図１０に示したソース線ＳＬのドライバでは、初期化ドライバとしてのｎＭＯＳトランジスタ３１ａが、ソース線ＳＬに電圧ＶＳＳを供給する。その他の動作は、図９及び図１０に示した第１実施形態と同様である。
【０１８３】
これらにより、電圧ＶＷＬがビット線ＢＬとソース線ＳＬ間に印加され、メモリセルＭＣを初期化するための電流がビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに流れる。この結果、メモリセルアレイ１０内のメモリセルＭＣのデータが“１”に初期化される。その他の動作は、図１５に示した第１実施形態と同様である。
【０１８４】
［４−３］第４実施形態の効果
第４実施形態では、電源が投入された場合にワード線駆動用電圧ＶＷＬの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号ＲＳＴｂを発生し、このリセット信号を、電圧ＶＷＬを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ１０３の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧ＶＷＬがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
【０１８５】
以下に、第４実施形態の効果について詳述する。第４実施形態では、電源投入時におけるワード線駆動用電圧ＶＷＬの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号ＲＳＴｂを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
【０１８６】
さらに、ワード線駆動用電圧ＶＷＬを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧ＶＷＬをメモリセルに印加する。電圧ＶＷＬは、通常、メモリセルの書き込み（またはリセット）のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、ワード線駆動用電圧ＶＷＬは、メモリセルのアドレスによる選択、すなわちワード線の選択に使用され、読み出し動作を行う際には必ず供給される電源である。このため、電圧ＶＷＬは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
【０１８７】
以上により第４実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、ワード線駆動用電圧ＶＷＬが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み（またはリセット）が可能な電圧ＶＷＬを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第１実施形態と同様である。
【０１８８】
［５］その他変形例等
なお、前述した各実施形態では、不揮発性メモリとして、磁気抵抗効果素子を用いたＭＲＡＭを例に挙げて説明したが、これに限定されるものではなく、様々な種類の不揮発性メモリに適用可能である。ＭＲＡＭと同種の抵抗変化メモリ、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などにも適用可能である。また、例えば、ＣＰＵやプロセッサのキャッシュメモリあるいは作業用メモリとして用いられた不揮発性メモリに有効な技術である。
【０１８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９０】
１…プロセッサ、２…メインメモリ、３…メモリコントローラ、４…ストレージメモリ、５…ＲＯＭ、６…セキュリティモジュール、７…通信インタフェース、８…コア、３ａ…キャッシュコントローラ、２ａ…キャッシュメモリ、
１０…メモリセルアレイ、１１…ビット線及びソース線ドライバ、１２…ワード線ドライバ、１３…センスアンプ、１４…リセット信号発生回路、１５…入出力回路（Ｉ／Ｏ）、１４ａ…電圧検出回路、１４ｂ，１５ａ…論理積回路（ＡＮＤ回路）、２１…選択トランジスタ、１００，１０１，１０２，１０３…不揮発性メモリ、２００…コントローラ、３００…電源回路、ＭＥ…磁気抵抗効果素子、ＦＬ…記憶層、ＭＬ…中間層、ＲＬ…参照層。
【図１】
2018160293.tif 000003
【図２】
2018160293.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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