【手続補正書】
【提出日】平成27年8月17日(2015.8.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、
特に、コモンモードベースの、差動データ信号およびクロック信号（ＬＰ）との両方を、
少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で、
前記シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、前記差動データ信号およびクロック信号（ＬＰ）をシリアル化する少なくとも１つの共通信号ストリーム（ＳＩ）の形態で、および／または
前記差動データ信号およびクロック信号（ＬＰ）と、特に、追加的な、バイナリ信号（ＰＤ）との両方を備える、例えば、全二重に基づいて実施される、少なくとも１つの、特に双方向の信号ストリームの形態で、
伝送するための回路装置（Ａ）。
【請求項２】
前記共通信号ストリーム（ＳＩ）は、少なくとも１つの光媒体（ＯＭ）を介して、具体的には、少なくとも１つの光導波路を介して、例えば、少なくとも１つのガラス繊維または少なくとも１つのプラスチック繊維を介して送信され得ることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記差動データ信号およびクロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）との両方を備える前記信号ストリームを、少なくとも１つの電気的またはガルバニックな、具体的には、１ビット幅のリンク（ＧＡ）を介して、具体的には、少なくとも１つのプリント回路基板上に配置された少なくとも１つの電気的ラインを介して送信することができることを特徴とする請求項１または２に記載の回路装置。
【請求項４】
前記電気的またはガルバニックなリンク（ＧＡ）は、
前記送信装置（Ｓ）において、少なくとも１つの送信／受信モジュール（ＴＸＲＸＳ）に割り当てられ、および、
前記受信装置（Ｅ）において、少なくとも１つの送信／受信モジュール（ＴＸＲＸＥ）に割り当てられ、それを用いて、前記差動データ信号およびクロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）との両方を備える前記信号ストリームを送信／受信することができることを特徴とする請求項３に記載の回路装置。
【請求項５】
特に、送信モジュールとしてのその機能における、前記送信／受信モジュール（ＴＸＲＸＳ，ＴＸＲＸＥ）は、
前記差動データ信号およびクロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）とをシリアル化するための少なくとも１つのマルチプレクサ（ＭＵＰ）と、
前記マルチプレクサ（ＭＵＰ）の下流の、シリアル化された信号ストリームを、バイナリＮＲＺ（ｎｏｎ  ｒｅｔｒｕｎ−ｔｏ−ｚｅｒｏ）フォーマットからパルス幅変調フォーマットへ変えるための少なくとも１つのバイナリＰＷＭ（ｐｕｌｓ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）コンバータ（ＢＰＷＭＷ）と、
前記バイナリＰＷＭコンバータ（ＢＰＷＭＷ）の下流の少なくとも１つのラインドライバ（ＬＤ）と、
前記ラインドライバ（ＬＤ）の下流の少なくとも１つの終端抵抗（Ｒ０）と、
を備えることを特徴とする請求項４に記載の回路装置。
【請求項６】
特に、その受信モジュールとしての機能における、前記送信／受信モジュール（ＴＸＲＸＳ，ＴＸＲＸＥ）は、
前記終端抵抗（Ｒ０）の下流の、前記終端抵抗（Ｒ０）によって分けられた、および特に、１：２の比で重み付けされた少なくとも２つの信号（ＳＡ，ＳＢ）を減算するための少なくとも１つの差動増幅器（ＤＶ）と、
前記差動増幅器（ＤＶ）の下流の、パルス幅変調フォーマットから前記バイナリＮＲＺフォーマットへ変えるための少なくとも１つのＰＷＭバイナリコンバータ（ＰＷＭＢＷ）と、
前記ＰＷＭバイナリコンバータ（ＰＷＭＢＷ）の下流の、前記差動データ信号およびクロック信号（ＬＰ）と前記バイナリ信号（ＰＤ）に非シリアル化するための少なくとも１つのデマルチプレクサ（ＤＭＰ）と、
を備えることを特徴とする請求項５に記載の回路装置。
【請求項７】
前記送信装置（Ｓ）は、
前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）、特に、位相ロックループ、例えば、クロックマルチプライヤユニットと、
前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
を備えることを特徴とする請求項１〜６の少なくとも一項に記載の回路装置。
【請求項８】
前記シリアライザ（ＳＥ）は、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
を備えることを特徴とする請求項７に記載の回路装置。
【請求項９】
前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、具体的には、少なくとも１つの５ｂ／６ｂ符号器ブロックを用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項８に記載の回路装置。
【請求項１０】
前記受信装置（Ｅ）は、
前記送信装置（Ｓ）によって送信された前記共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および前記再並列化されたデータ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信号のための少なくとも１つの出力部（ＡＥ）と、
を備えることを特徴とする請求項１〜請求項９の少なくとも一項に記載の回路装置。
【請求項１１】
前記デシリアライザ（ＤＳ）は、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
前記デマルチプレクサ（ＤＭ）の下流の、前記再並列化されたデータ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
を備えることを特徴とする請求項１０に記載の回路装置。
【請求項１２】
前記デフレーマ（ＤＦ）は、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、少なくとも１つの復号器（ＤＫ）を用いて、具体的には、少なくとも１つの６ｂ／５ｂ復号器ブロックを用いて、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と分けて、前記再並列化されたデータ信号を、それぞれのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）に割り当てることを特徴とする請求項１１に記載の回路装置。
【請求項１３】
シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、
特に、コモンモードベースの、差動データ信号およびクロック信号（ＬＰ）との両方を、
少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で、
前記シングルエンド論理レベルベースのデータ信号およびクロック信号（ＨＳ）と、前記差動データ信号およびクロック信号（ＬＰ）とをシリアル化する少なくとも１つの共通信号ストリーム（ＳＩ）の形態で、および
前記差動データ信号およびクロック信号（ＬＰ）と、特に、追加的な、バイナリ信号（ＰＤ）との両方を備える少なくとも１つの全二重に基づく、特に双方向の信号ストリームの形態で、
伝送するための方法。
【請求項１４】
前記差動データ信号およびクロック信号（ＬＰ）と、前記バイナリ信号（ＰＤ）とが、異なる周波数でスキャンされること、具体的には、前記差動データ信号およびクロック信号（ＬＰ）は、前記バイナリ信号（ＰＤ）よりも８倍多い頻度でスキャンされることを特徴とする請求項１３に記載の方法。