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　平成　７年特許願第　２６６４３号「半導体メモリ装置の感知増幅器」拒絶査定に対する審判事件［平成　８年　３月　８日出願公開、特開平　８−　６３９７８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成７年２月１５日（パリ条約による優先権主張１９９４年２月１６日、大韓民国）の出願であって、その請求項１に係る発明（以下、「本願発明」という）は、平成１２年１０月２７日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
「半導体メモリ装置の感知増幅器において、真偽及び補数のビットライン上の真偽及び補数のデータ信号を感知及び増幅するクロスカップルに接続されたラッチ手段と、前記ラッチ手段と供給電圧源の間に接続され前記ラッチ手段に供給する供給電圧の電流量を調節するため、前記ラッチ手段の第１ノードに接続される少なくとも一つのＰ−ＭＯＳトランジスタを備えるプルアップ駆動手段と、前記ラッチ手段と基底電圧源との間に接続され前記ラッチ手段に供給する基底電圧の電流量を調節するため、前記ラッチ手段の第２ノードに接続される少なくとも一つのＮ−ＭＯＳトランジスタを備えるプルダウン駆動手段と、　前記供給電圧及び前記基底電圧の電位差を検出し、検出された結果により前記プルアップ駆動手段及びプルダウン駆動手段を制御する電圧検出手段とを備えたものにおいて、前記プルアップ駆動手段が、前記供給電圧源及び前記ラッチ手段の間に並列接続され、前記電圧検出手段により少なくとも一つ以上がＮＡＮＤゲートとインバータを介して駆動される、少なくとも一つ以上のＰ−ＭＯＳトランジスタを備え、前記プルダウン駆動手段が、前記基底電圧源及び前記ラッチ手段の間に並列接続され、前記電圧検出手段により少なくとも一つ以上がＮＯＲゲート及びインバータを介して駆動される、少なくとも一つ以上のＮ−ＭＯＳトランジスタを備えることを特徴とする半導体メモリ装置の感知増幅器。」
　
２．引用例
　これに対して、当審における、平成１２年７月３１日付けで通知した拒絶の理由に引用した特開平４−３６００９３号公報（平成４年１２月１４日出願公開。以下、「引用例１」という）には、「本発明はリフレッシュ動作により記憶情報の再書込を行なうダイナミック型半導体記憶装置に関する」（公報第２頁左欄第１５行乃至１７行）、「ＤＲＡＭの動作において最も電流を消費するのはセンスアンプの動作に伴うビット線の充放電電流であり、ピークＡが最も大きい」（同第２頁右欄第５０行乃至第３頁左欄第２行）、「ボード上の電源ラインに対するノイズの影響を考慮してセンスアンプの動作に伴うピーク電流（ピークＡ）はなるべく小さくすることが望ましい」（同第３頁左欄第９行乃至１１行）、「ボード上の電源ラインに対するノイズの影響はノーマルサイクル時よりもリフレッシュサイクル時の方が大きいということを意味する。したがって、リフレッシュサイクル時のみセンスアンプ動作じ伴うピーク電流を減らすことができれば、ボード上の電源ラインに対するノイズの影響を抑えることができる」（同第３頁左欄第２７行乃至３２行）、「ノーマル動作時には信号ＣＢＲが「Ｌ」でゲートＧ１、Ｇ２が開いているため、トランジスタＴ７、Ｔ８のゲートにはセンスアンプ活性化信号バーＳＡが印加され、トランジスタＴ９、Ｔ１０のゲートにはセンスアンプ活性化信号ＳＡが印加される。これにより、トランジスタＴ７〜Ｔ１０は全てオンとなり、センスアンプに対して充分な駆動電流を流れ大きな駆動力が得られる。一方、ＣｂＲリフレッシュ時には信号ＣＢＲが「Ｈ」になってゲートＧ１、Ｇ２が閉じるため、トランジスタＴ８、Ｔ１０のゲートにセンスアンプ活性化信号が印加されなくなりオフとなる。したがって、トランジスタＴ７、Ｔ９を介してのみ駆動電流が流れ、センスアンプに対する駆動力は小さくなってセンス動作時のピーク電流を減らすことができる」（同第３頁右欄第１６行乃至２９行）、「本発明によれば、リフレッシュ動作時にセンスアンプの駆動力を弱めるように構成したので、読み出し、書き込み動作の速度を遅くすることなくボード上の電源線に対するノイズの影響を小さくでき、システムの誤動作を防止することができる」（同第３頁右欄第３１行乃至３５行）が記載されている。また図面第１図には、ビットライン（ＢＬ、ＢＬバー）のデータ信号を感知及び増幅するセンスアンプがクロスカップルに接続されたラッチ手段で構成され、センスアンプ３と電源との間にはセンスアンプへの駆動電流量を調節するＰ−ＭＯＳトランジスタＴ７、Ｔ８が並列接続され、センスアンプ３とアースの間にはセンスアンプからの駆動電流量を調節するＮ−ＭＯＳトランジスタＴ９、Ｔ１０が並列接続され、上記トランジスタＴ８にはＯＲゲートＧ１を介して信号ＣＢＲが入力され、上記トランジスタＴ１０にはインバータとＡＮＤゲートＧ２を介して信号ＣＢＲが入力されることが記載されている。
　よって、引用例１には、動作速度を遅くすることなく、センスアンプの動作に伴う電流が大きい場合に発生するノイズが電源ラインへ影響することを抑えるために、ビットライン（ＢＬ、ＢＬバー）のデータ信号を感知及び増幅するクロスカップルに接続されたラッチ手段と、前記ラッチ手段の駆動電流量を調節する第１及び第２の駆動電流調節手段とを備えた半導体メモリ装置において、前記第１の駆動電流調節手段は、ラッチ手段の第１のノードと電源との間に並列接続され、信号ＣＢＲによりＯＲゲートを介して駆動されるＰ−ＭＯＳトランジスタを備え、第２の駆動電流調節手段は、ラッチ手段の第２のノードとアースとの間に並列接続され、信号ＣＢＲによりインバータＩＮＴとＡＮＤゲートを介して駆動されるＮ−ＭＯＳトランジスタを備え、リフレッシュ動作時にラッチ手段の駆動電流を減少させることが記載されていると認められる。
　また、同じく拒絶の理由に引用した特開平３−１５４２９５号公報（平成３年７月２日出願公開。以下、「引用例２」という）には、「高Ｖｃｃ時、集積回路装置のメタル電源配線などに含まれるインダクタンス成分Ｌによる誘起ノイズ電圧Ｌｄｉ／ｄｔが発生する。…（中略）…外部供給電源電圧が高くなっても、低出力電源電流を維持し、耐ノイズ性を向上させたセンスアンプ回路を得ることを目的とする」（公報第２頁右下欄第５行乃至１８行）、「ＴｒＱ５、Ｑ６を２ヶ並列に接続し、センスアンプ活性化の際、φ３によってＴｒＱ５は必ずオンするようにしてあるが、ＴｒＱ６については先述のＶｃｃ変動検出回路の出力φ８によって決定するような回路構成となっている。すなわち、φ３が“Ｈ”となった場合でも、φ８がＬの場合、すなわち、Ｖｃｃがある値以下の時のみ、Ｑ５、Ｑ６の両方をオンさせ、センスアンプ回路を動作させるが、Ｖｃｃが増大してφ３が“Ｈ”でφ８が“Ｈ”となった時にはφ１２は“Ｌ”となってＴｒＱ６をオフさせ、従来の１／２のチャネル幅のＴｒのみＯＮさせることになるので、出力電流のピーク値などを従来のものに比べ軽減できることになる」（同第３頁右上欄第１８行乃至左下欄第１１行）ことが記載されている。
　よって、引用例２には、高電源電圧時にセンスアンプの動作により発生するノイズを軽減し耐ノイズ性を向上させるために、Ｖｃｃ変動検出回路により電源電圧がある値より大きいか小さいかを検出し、大きい場合にはセンスアンプの駆動電流を減少させる半導体メモリ装置が記載されていると認められる。
　
３．対比
　そこで本願発明と引用例１記載発明とを対比すると、引用例１の「ビットライン（ＢＬ、ＢＬバー）のデータ信号」、「電源」、「第１の駆動電流調節手段」、「アース」、「第２の駆動電流調節手段」は、それぞれ本願発明の「真偽及び補数のビットライン上の真偽及び補数のデータ信号」、「供給電圧源」、「プルアップ駆動手段」、「基底電圧源」、「プルダウン駆動手段」にそれぞれ相当している。また本願発明では、ラッチ手段以外にプルアップ駆動手段及びプルダウン駆動手段も含めて感知増幅器としているが、引用例１記載発明でもラッチ手段に第１の駆動電流調節手段及び第２の駆動電流調節手段が接続されているので、引用例１記載発明のセンスアンプはラッチ手段以外にプルアップ駆動手段及びプルダウン駆動手段も含めたものとして認定できるので、引用例１記載発明の「センスアンプ」は、本願発明の「感知増幅器」に相当している。
　よって、両者は、
「半導体メモリ装置の感知増幅器において、真偽及び補数のビットライン上の真偽及び補数のデータ信号を感知及び増幅するクロスカップルに接続されたラッチ手段と、前記ラッチ手段と供給電圧源の間に接続され前記ラッチ手段に供給する供給電圧の電流量を調節するため、前記ラッチ手段の第１ノードに接続される少なくとも一つのＰ−ＭＯＳトランジスタを備えるプルアップ駆動手段と、前記ラッチ手段と基底電圧源との間に接続され前記ラッチ手段に供給する基底電圧の電流量を調節するため、前記ラッチ手段の第２ノードに接続される少なくとも一つのＮ−ＭＯＳトランジスタを備えるプルダウン駆動手段と、　前記プルアップ駆動手段が、前記供給電圧源及び前記ラッチ手段の間に並列接続され、少なくとも一つ以上のＰ−ＭＯＳトランジスタを備え、前記プルダウン駆動手段が、前記基底電圧源及び前記ラッチ手段の間に並列接続され、少なくとも一つ以上のＮ−ＭＯＳトランジスタを備えることを特徴とする半導体メモリ装置の感知増幅器。」
である点で一致し、本願発明では、供給電圧及び基底電圧の電位差を検出する電圧検出手段が備えられ、プルアップ駆動手段のＰ−ＭＯＳトランジスタ及びプルダウン駆動手段のＮ−ＭＯＳトランジスタは電圧検出手段により駆動されるのに対し、引用例１記載発明では、供給電圧及び基底電圧の電位差を検出する電圧検出手段はなく、プルアップ駆動手段のＰ−ＭＯＳトランジスタ及びプルダウン駆動手段のＮ−ＭＯＳトランジスタは信号ＣＢＲにより駆動される点で相違する（以下、「第１の相違点」という）。また、本願発明では、プルアップ駆動手段はＰ−ＭＯＳトランジスタにＮＡＮＤゲートとインバータを接続し、プルダウン駆動手段はＮ−ＭＯＳトランジスタにＮＯＲゲート及びインバータを接続しているのに対し、引用例１記載発明では、プルアップ駆動手段はＰ−ＭＯＳトランジスタにＯＲゲートを接続し、プルダウン駆動手段はＮ−ＭＯＳトランジスタにＡＮＤゲート及びインバータを接続している点でも相違する（以下、「第２の相違点」という）。
　
４．当審の判断
　第１の相違点について検討する。
　引用例１記載発明では、ノイズが発生する場合としてリフレッシュ時の感知増幅器の動作が開示されているが、本願発明と同様に、ノイズが発生する場合として電源電圧が高電圧時の感知増幅器の動作が原因であることは引用例２記載発明に開示されている。そして引用例１記載発明及び引用例２記載発明は、本願発明と同様に、ノイズ発生を低減するため、感知増幅器の電流量を減少させるよう制御している。よって、引用例１記載発明においても、引用例２に記載されているように電源電圧が高くなった場合にはノイズが発生するので、引用例２に記載されている技術思想を適用して、電源電圧が高くなったか否かを検出する手段を設け、その検出手段の検出結果により感知増幅器の電流量を制御することは、当業者が容易に推考できたものである。
　次に、第２の相違点について検討する。
　本願発明と引用例１記載発明のプルアップ駆動手段及びプルダウン駆動手段の動作を検討すると、本願発明も引用例１記載発明も、感知増幅器の電流量を小さくするための制御信号が入力されると、プルアップ駆動手段は一部のＰ−ＭＯＳトランジスタをＯＦＦとするような制御信号をＰ−ＭＯＳトランジスタに入力するように論理回路が構成され、またプルダウン駆動手段は一部のＮ−ＭＯＳトランジスタをＯＦＦとするような制御信号をＮ−ＭＯＳトランジスタに入力するように論理回路が構成されており、この論理回路を本願発明のようにＮＡＮＤゲートとインバータやＮＯＲゲート及びインバータで構成するか、引用例１記載発明のようにＯＲゲートやＡＮＤゲート及びインバータで構成するかは、電子回路の設計的事項にすぎない。
　また、本願発明の効果は、引用例１及び２記載発明の効果から容易に予測できる程度のものである。
　
５．むすび
　本願発明は引用例１及び２に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。