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　平成１０年特許願第１０７３５１号「半導体集積回路の設計方法」拒絶査定に対する審判事件［平成１１年１１月　５日出願公開、特開平１１−３０６２１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成１０年４月１７日の出願であり、平成１２年５月１７日付けの手続補正書により補正された明細書及び図面の記載からみて、その発明は、特許請求の範囲の請求項１乃至４に記載された事項により特定される「半導体集積回路の設計方法」であるところ、その請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。
「所望の機能を有する半導体集積回路を設計する方法であって、
ソフトウエアマクロとして表現されている機能ブロックのライブラリに基づいて設計対象の集積回路を複数の機能ブロックに分割し、該各機能ブロックをチップ上に仮に配置するステップと、
　前記仮に配置された機能ブロック間の各配線の長さを選定するステップと、
　前記各配線の長さ、該各配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量に基づいて、前記各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求めるステップと、
　各機能ブロックのソフトウエアマクロの詳細設計が完了した後の設計検証段階で、前記入力部に伝達される信号の歪み波形に基づいて、各機能ブロック内部の信号遅延を含む論理検証を行うステップと
　を備えることを特徴とする半導体集積回路の設計方法。」
　
　
２．引用例
　これに対し、原査定の拒絶の理由に引用された特開平０９−４４５４８号公報（平成９年２月１４日出願公開。以下「引用例１」という。）には、シミュレーション装置に関し、図面と共に以下のことが記載されている。
（１）「データ入力部１は被シミュレーション回路の回路図情報Ｄ１を読み込む。この回路図情報Ｄ１には被シミュレーション回路を構成する各素子に付随する駆動能力、容量及びシミュレーション種別（論理シミュレーション，回路シミュレーションの種別）を規定した素子付随情報を含んでいる。」（４頁６欄１２〜１７行）
（２）「領域分割部２は、データ入力部１に読み込まれた回路図情報Ｄ１を受け、回路図情報Ｄ１内の素子付随情報に基づき、被シミュレーション回路を、論理シミュレーション対象のデジタル回路領域と回路シミュレーション対象のアナログ回路領域とに分割して、上記素子付随情報を含む分割回路情報Ｄ２を出力する。」（４頁６欄１８〜２３行）
（３）「立上り／立下り時間計算部３は、分割回路情報Ｄ２を受け、アナログ回路領域の入力ノードに接続されるデジタル回路領域の出力ノードを対象出力ノードとして、分割回路情報Ｄ２内の素子付随情報に基づき、対象出力ノードに接続されるデジタル回路領域内の素子である第１の対象素子の駆動能力と、対象出力ノードにかかるアナログ回路領域内の負荷とを求め、駆動能力と負荷とに基づき対象出力ノードの立上り／立下り時間（状態遷移時間）を計算して立上り／立下り時間情報Ｄ３を出力する。
　信号変換定義部４は、立上り／立下り時間情報Ｄ３に基づき、デジタル回路領域で授受される信号とアナログ回路領域で授受される信号との変換規則を定義して信号変換情報Ｄ４′を出力する。」（４頁６欄２４〜３７行）
（４）「ステップＳ１１で、データ入力部１は回路図情報Ｄ１を読み込む。
　ステップＳ１２で、領域分割部２はデータ入力部１に読み込まれた回路図情報Ｄ１を受け、回路図情報Ｄ１内の素子付随情報に基づき、被シミュレーション回路を、論理シミュレーション対象のデジタル回路領域と回路シミュレーション対象のアナログ回路領域とに分割して、上記素子付随情報を含む分割回路情報Ｄ２を出力する。
　ステップＳ１３で、立上り／立下り時間計算部３は、分割回路情報Ｄ２を受け、分割回路情報Ｄ２に基づき対象出力ノードの立上り／立下り時間を計算して立上り／立下り時間情報Ｄ３を出力する。」（５頁７欄８〜２０行）
（５）「ステップＳ６１で、分割回路情報Ｄ２に基づき、アナログ回路領域の入力ノードに接続されるデジタル回路領域の出力ノードを対象出力ノードとして選択する。　　（中略）
　そして、ステップＳ６２で、分割回路情報Ｄ２内の素子付随情報から、対象出力ノードに接続されるデジタル回路領域内の素子である第１の対象素子の駆動能力を読み込む。　　（中略）
　その後、ステップＳ６３で、分割回路情報Ｄ２内の素子付随情報に基づき、対象出力ノードにかかるアナログ回路領域内の負荷とを求める。　　（中略）
　そして、ステップＳ６４で、ステップＳ６２で得た駆動能力とステップＳ６４で得た負荷とに基づき対象出力ノードの立上り／立下り時間を計算して立上り／立下り時間情報Ｄ３を出力する。
　その後、ステップＳ６５で、他に未処理の対象出力ノードが存在するか否かを判断し、存在する場合はステップＳ６１に戻り、存在しない場合は処理を終了する。以降、未処理の対象出力ノードが存在しなくなるまで、ステップＳ６１〜Ｓ６４が繰り返される。」（５頁７欄２２行〜同頁８欄９行）
（６）「ネットリスト生成部７は、ステップＳ１５で、分割回路情報Ｄ２に基づき、デジタル回路領域内の素子及びその接続関係を規定した第１のネットリストＤ７１を出力し、ステップＳ１６で、分割回路情報Ｄ２に基づき、アナログ回路領域内の素子及びその接続関係を規定した第２のネットリストＤ７２を出力する。」（５頁８欄１５〜２０行）
（７）「シミュレーション実行部８は、ステップＳ１７で、第１のネットリストＤ７１に基づき、被シミュレーション回路のデジタル回路領域に対して論理シミュレーションを実行し、ステップＳ１８で、第２のネットリストＤ７２に基づき、被シミュレーション回路のアナログ回路領域に対して回路シミュレーションを実行してシミュレーション情報を出力する。この際、信号変換情報Ｄ４′に定義された変換規則に基づき、デジタル回路領域とアナログ回路領域との間の信号授受を行う。」（５頁８欄２１〜３０行）
（８）「このように、（中略）、アナログ回路領域の入力ノードに接続されるデジタル回路領域の出力ノードを対象出力ノードとして、分割回路情報Ｄ２内の素子付随情報に基づき、対象出力ノードに出力が接続されるデジタル回路領域内の素子の駆動能力と、対象出力ノードにかかるアナログ回路領域内の負荷とを求め、駆動能力と負荷とに基づき対象出力ノードの状態遷移時間（立上り／立下り時間）を計算しているため、対象出力ノードにおけるデジタル／アナログ変換時の状態遷移時間を人手によらず自動的に計算することができる。
　また、状態遷移時間は、対象出力ノードごとに、デジタル回路領域側の駆動能力とアナログ回路領域側の負荷とに基づき計算されるため、正確な値を得ることができる。
　その結果、論理シミュレーション対象であるデジタル回路領域の出力信号の回路シミュレーション対象であるアナログ回路領域の入力信号への変換を効率的に行いながらシミュレーションを実行することができる。」（５頁８欄３７行〜６頁９欄７行）
　
　
３．対比
（１）論理シミュレーション（上記２．（８）参照）は、半導体集積回路の設計における一段階であるから、引用例１に記載された発明は、「所望の機能を有する半導体集積回路を設計する方法」に係る発明である点で、本願発明と差異がない。
（２）引用例１に記載された発明は、データ入力部１が読み込む被シミュレーション回路の回路図情報Ｄ１には、被シミュレーション回路を構成する各素子に付随する駆動能力、容量及びシミュレーション種別（論理シミュレーション，回路シミュレーションの種別）を規定した素子付随情報が含まれており、領域分割部２は、当該素子付随情報に基づき、被シミュレーション回路を、論理シミュレーション対象のデジタル回路領域と回路シミュレーション対象のアナログ回路領域とに分割して、上記素子付随情報を含む分割回路情報Ｄ２を出力するものであるから、（上記２．（１）、（２）、（４）参照）「ソフトウエアマクロとして表現されている機能ブロックに基づいて設計対象の集積回路を複数の機能ブロックに分割」する点で、本願発明と差異がない。
（３）引用例１に記載された発明は、その立上り／立下り時間計算部３は、分割回路情報Ｄ２を受け、アナログ回路領域の入力ノードに接続されるデジタル回路領域の出力ノードを対象出力ノードとして、分割回路情報Ｄ２内の素子付随情報に基づき、対象出力ノードに接続されるデジタル回路領域内の素子である第１の対象素子の駆動能力と、対象出力ノードにかかるアナログ回路領域内の負荷とを求め、駆動能力と負荷とに基づき対象出力ノードの立上り／立下り時間（状態遷移時間）を計算して立上り／立下り時間情報Ｄ３を出力するものであり、信号変換定義部４において、立上り／立下り時間情報Ｄ３に基づき、デジタル回路領域で授受される信号とアナログ回路領域で授受される信号との変換規則を定義して信号変換情報Ｄ４′を出力するものであるから（上記２．（３）、（４）、参照）、「配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量に基づいて、前記各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求める」点で、本願発明と差異がない。
（４）引用例１に記載された発明は、ネットリスト生成部７において、分割回路情報Ｄ２に基づき、デジタル回路領域内の素子及びその接続関係を規定した第１のネットリストＤ７１と、アナログ回路領域内の素子及びその接続関係を規定した第２のネットリストＤ７２とを生成し、シミュレーション実行部８は、信号変換情報Ｄ４′に基づいてデジタル回路領域とアナログ回路領域との間の信号授受を行いながら、第１、２のネットリストＤ７１、Ｄ７２に基づき、それぞれ被シミュレーション回路のデジタル回路領域に対する論理シミュレーション、アナログ回路領域に対する回路シミュレーションを実行してシミュレーション情報を出力ものである（上記２．（５）、（６）、（７）参照）。
　ここで、信号変換情報Ｄ４′は、駆動能力と負荷とに基づき出力ノードの状態遷移時間（立上り／立下り時間。すなわち、入力部に伝達される信号の波形歪みに相当。）に基づいたものであり、第１、２のネットリストＤ７１、Ｄ７２は、それぞれデジタル回路領域内、アナログ回路領域内のソフトウェアマクロに相当するから、引用例１に記載された発明は、「各機能ブロックのソフトウエアマクロの詳細設計が完了した後の設計検証段階で、前記入力部に伝達される信号の歪み波形に基づいて、各機能ブロック内部の信号遅延を含む論理検証を行う」点で、本願発明と差異がない。
　
　以上のことから、本願発明と引用例１に記載された発明とは、
「所望の機能を有する半導体集積回路を設計する方法であって、
ソフトウエアマクロとして表現されている機能ブロックに基づいて設計対象の集積回路を複数の機能ブロックに分割するステップと、
　前記各配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量に基づいて、前記各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求めるステップと、
　各機能ブロックのソフトウエアマクロの詳細設計が完了した後の設計検証段階で、前記入力部に伝達される信号の歪み波形に基づいて、各機能ブロック内部の信号遅延を含む論理検証を行うステップと
　を備えることを特徴とする半導体集積回路の設計方法。」
で一致し、以下の点で相違している。
（相違点１）
　本願発明が、機能ブロックのライブラリを備えているのに対し、引用例に記載された発明は、当該ライブラリについて記載されていない点。
（相違点２）
　本願発明が、「各機能ブロックをチップ上に仮に配置するステップと、前記仮に配置された機能ブロック間の各配線の長さを選定するステップ」とを備え、各配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量の他にさらに「前記各配線の長さ」に基づいて「各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求める」のに対し、引用例１に記載された発明は、これらステップを備えておらず、前記波形を求めるのに「各配線の長さ」を考慮することも記載されていない点。
　
　
４．当審の判断
　まず、相違点１について検討する。
　引用例１に記載された発明は、データ入力部１が被シミュレーション回路の回路図情報Ｄ１を読み込むと記載されているのみであるが、一般に、必要な情報をライブラリに記憶しておくことはよく行われていることであるから、このような回路図情報Ｄ１をライブラリに記憶しておき、ライブラリから読み込むようにすることは、当業者が適宜なし得ることである。
　次に、相違点２について検討する。
　遅延解析において、回路配置に基づく仮想配線長を考慮することは、例えば原査定の拒絶の理由で引用された特開平２−２８７８８５号公報、特開平９−８１６２１号公報、特開平１−２３５２４９号公報、特開昭６４−１９４６９号公報、特開平７−１２１５８６号公報に示されているように周知であり、引用例１に記載された発明においても各配線の長さを考慮に入れ、「各機能ブロックをチップ上に仮に配置するステップと、前記仮に配置された機能ブロック間の各配線の長さを選定」し、「前記各配線の長さ、該各配線に信号を伝達する機能ブロックの出力部の駆動能力、及び、前記各配線から信号が入力される機能ブロックの入力部の入力容量に基づいて、前記各配線を経由して前記機能ブロックの入力部に伝達される信号の歪み波形を求める」ようにすることは、当業者が必要に応じて容易になし得ることである。
　
　なお、審判請求人は、審判請求の理由において、「引用例１はデジタル回路間での信号の受け渡しについて遷移時間の調整を行う思想はなく、論理信号０、１のままで受け渡しをしております。従いまして、論理シミュレーションではブロック間での入力信号の波形歪みを考慮する思想がありません。すなわち、チップレベル、単体レベルに関わらず論理シミュレーションにおいて入力信号の波形歪みを考慮しなければならない、と言う問題の認識自体が全然記載されておりません。　問題の認識がない以上、その問題を解決するための手段や工夫が生じるはずがなく、しいてはその問題を解決しようとする動機付けからしてそもそも生じる筈がありません。よって、本願発明は、引用例１乃至６の組み合わせから容易に想到できたものではないことも明らかであります。」と主張しているが、特許請求の範囲を見ても本願発明はデジタル回路間での信号の受け渡しに限定された発明ではなく、上記のとおり引用例１に記載された発明は、駆動能力と負荷とに基づき出力ノードの状態遷移時間（立上り／立下り時間。すなわち、入力部に伝達される信号の波形歪みに相当。）を計算してシミュレーションを行うものであるから、ブロック間での入力信号の波形歪みを考慮するものといえるから、当該主張は、本願発明にも引用例１の記載にも基づかないものである。
　よって、上記主張によっても、本願発明を特許すべきものとすることはできない。
　
　
５．むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知の事項に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の特許請求の範囲の他の請求項２〜４に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。