【事件の表示】
　特願２００５−１１４８３４「導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成１８年　４月２０日出願公開、特開２００６−１０８６２０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１７年４月１２日（パリ条約に基づく優先権主張　２００４年１０月１日、大韓民国）を出願日とする特許出願であって、平成２３年７月５日付けの拒絶理由通知に対して同年１０月１２日に意見書及び手続補正書が提出され、さらに、同年１１月９日付けの最後の拒絶理由通知に対して平成２４年２月１３日に意見書及び手続補正書が提出されたが、同年５月２２日付けで、同年２月１３日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
　それに対して、同年９月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成２５年１月２１日付けで審尋がなされ、それに対する回答書は提出されなかった。
　
第２　補正の却下の決定
【結論】
　平成２４年９月２７日に提出された手続補正書による補正を却下する。
　
【理由】
１　補正の内容
　平成２４年９月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、補正前の特許請求の範囲（平成２３年１０月１２日に提出された手続補正書により補正された特許請求の範囲）の請求項１〜２１を、補正後の特許請求の範囲の請求項１〜２０と補正するとともに、明細書の補正を行うものであり、補正前後の請求項１は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたゲート構造と、
　前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサと、
　一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサと、
　一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと、
　前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、
　前記ゲート構造の両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域と、を備えることを特徴とする不揮発性メモリ装置。」
　
（補正後）
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたゲート構造と、
　前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサと、
　一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサと、
　一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと、
　前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、
　前記ゲート構造の両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域と、
　前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜と、
　前記スペーサ窒化膜上に形成された層間絶縁膜と、
　前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトと、を備えることを特徴とする不揮発性メモリ装置。」
　
２　補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
　
（１）補正事項１
　補正前の請求項１の「を備えることを特徴とする不揮発性メモリ装置。」を、「前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜と、　前記スペーサ窒化膜上に形成された層間絶縁膜と、　前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトと、を備えることを特徴とする不揮発性メモリ装置。」と補正して、補正後の請求項１とすること。
　
（２）補正事項２
　補正前の請求項９を削除するとともに、当該削除に伴って補正前の請求項の番号及び引用する請求項の番号を補正すること。
　
（３）補正事項３
　補正前の請求項１０の「を含むことを特徴とする不揮発性メモリ装置の製造方法。」を、「前記導電性側壁スペーサを含む前記半導体基板全面にスペーサ窒化膜を形成する工程と、　前記スペーサ窒化膜上に層間絶縁膜を形成する工程と、　前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトを形成する工程と、を含むことを特徴とする不揮発性メモリ装置の製造方法。」と補正して、補正後の請求項９とすること。
　
（４）補正事項４
　補正前の明細書の００１９及び００２０段落を補正して、各々補正後の明細書の００１９及び００２０段落とすること。
　
３　新規事項追加の有無及び補正の目的についての検討
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の００５１段落、及び００５２段落等に記載されているものと認められるから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項１は、補正前の請求項１に記載されていた発明特定事項である「不揮発性メモリ装置」を限定するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　また、補正事項２は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たす。
　
（３）補正事項３について
　補正事項３により補正された部分は、本願の願書に最初に添付した明細書の００５１段落、及び００５２段落等に記載されているものと認められるから、補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項３は、補正前の請求項１０に記載されていた発明特定事項である「不揮発性メモリ装置の製造方法」を限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項３は、特許法第１７条の２第４項に規定する要件を満たす。
　
（４）補正事項４について
　補正事項４は、補正事項１及び３により補正された特許請求の範囲と整合を取るために明細書を補正するものであるから、補正事項１及び３と同様に特許法第１７条の２第３項に規定する要件を満たす。
　
（５）新規事項追加の有無及び補正の目的についての検討のまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　そして、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるのか否か（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するものであるのか否か）について、以下において更に検討する。
　
４　独立特許要件について
（１）補正後の発明
　本願の本件補正による補正後の請求項１に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定されるとおりのものであり、その請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記１の「（補正後）」の箇所に記載したとおりのものであり、再掲すると次のとおりである。
　
　「【請求項１】
　半導体基板と、
　前記半導体基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたゲート構造と、
　前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサと、
　一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサと、
　一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと、
　前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、
　前記ゲート構造の両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域と、
　前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜と、
　前記スペーサ窒化膜上に形成された層間絶縁膜と、
　前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトと、を備えることを特徴とする不揮発性メモリ装置。」
　
（２）引用刊行物に記載された発明
　ア　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第０３／０４４８６８号（以下「引用例１」という。）には、図５〜７とともに次の記載がある（ここにおいて、下線は当合議体が付加したものである。）。
　
　（ア）「実施の形態４
　
この実施の形態の半導体記憶装置を構成するメモリセルは、２ビットの記憶が可能な不揮発性メモリセルとして、図５（ｃ）に示したように、半導体基板１上に、ゲート絶縁膜２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極３が形成されており、ゲート絶縁膜２及びゲート電極３の側壁に、サイドウォールスペーサ（側壁絶縁膜）形状のメモリ機能体となる電荷保持膜４が形成されて構成されている。ゲート電極下の半導体基板表面はチャネル領域６となっている。また、チャネル領域６の両側にはチャネル領域の導電型、つまり、この実施の形態では、半導体基板表面の導電型と逆導電型の不純物拡散領域からなるソース／ドレイン領域が形成されている。ソース／ドレイン領域は、高濃度不純物拡散領域７と低濃度不純物拡散領域８から構成され、チャネル領域６近傍に低濃度不純物拡散領域８が配置されている
　
メモリ機能体は、ソース／ドレイン領域の上に形成されており、少なくともメモリ機能体下に位置するソース／ドレイン領域の一部は、低濃度不純物拡散領域８であることが好ましく、この低濃度不純物拡散領域８は、メモリ機能体中に蓄えられた電荷の多寡により、空乏化又は導電型が逆転するように設定されていることが好ましい
　このメモリセルでは、メモリトランジスタのメモリ機能体は、ゲート絶縁膜とは独立して形成されている。つまり、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。したがって、メモリ機能体である電荷保持膜４は、メモリ機能に適した材料で形成することができる。
　また、高濃度不純物拡散領域７がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体となる電荷保持膜４下の低濃度不純物拡散領域８の反転しやすさを、メモリ機能体となる電荷保持膜４に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。
　このメモリセルは、メモリ機能体への電子注入（Ｎチャネル型素子の場合は書込みと定義）において低濃度不純物拡散領域８が空乏化又は反転する。このため、見かけ上、ゲート電極に対してソース／ドレイン領域がオフセットされたＭＯＳＦＥＴと等価の構造となり、ソース／ドレイン領域間の電流量が極端に減少する。これに対し、メモリ機能体へのホール注入（Ｎチャネル型素子の場合は消去と定義）では、もともと低濃度不純物拡散領域８が形成されているため、イニシャル状態（電子もホールもメモリ機能体に蓄積されていない状態、もしくは、熱平衡状態）と比較して、ソース／ドレイン領域間の電流は大きく変化しない。
　したがって、このメモリセルでは、不揮発性メモリ（例えば、ＥＥＰＲＯＭやＦＬＡＳＨ）において大きな問題となる過消去が生じず、過消去対策周辺回路を設ける必要がないという大きな利点がある。
　このメモリセルは、通常のロジックトランジスタと同様の工程を経て、形成することができる。
　まず、図５（ａ）に示すように、半導体基板１上に、膜厚１〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２及び膜厚５０〜４００ｎｍ程度のポリシリコン、ポリシリコンと高融点金属シリサイドの積層膜又はポリシリコンと金属との積層膜からなるゲート電極材料膜を形成し、所望の形状にパターニングすることによりゲート電極３を形成する。
　なお、ゲート絶縁膜及びゲート電極の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
　続いて、ゲート絶縁膜２とは完全に分離して、図５（ｂ）に示すように、得られた半導体基板１上全面に、膜厚２０〜１００ｎｍ程度のシリコン窒化膜からなる膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適な電荷保持膜４を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。なお、シリコン窒化膜の代わりに、膜厚２〜２０ｎｍ程度のシリコン酸化膜と膜厚２〜１００ｎｍ程度のシリコン窒化膜を順次堆積し、異方性エッチングによりエッチバックして記憶に最適な電荷保持膜４を、ゲート電極の側壁にサイドウォールスペーサ状に形成することがより好ましい。
　その後、
図５（ｃ）に示すように、ゲート電極３及び電荷保持膜４をマスクとしてイオン注入することにより、ソース／ドレイン領域（高濃度不純物拡散領域７及び低濃度不純物拡散領域８）を形成する
　このように、ゲート絶縁膜２とメモリ機能体となる電荷保持膜４とを分離して配置させることにより、通常のトランジスタと同じ製造工程で、同じ程度の短チャネル効果を有するメモリセルトランジスタを形成できる。したがって、上記の手順で同一チップ上に形成したトランジスタの一部で論理回路部を構成し、その他のトランジスタでメモリ部（例えば、不揮発性メモリ）を構成することができる。この場合、論理回路部はメモリ機能体に電荷が注入されない電圧範囲で動作させれば、トランジスタの特性の変化を防ぐことができ、メモリ部では、メモリ機能体に電荷が注入されるに十分な電圧を印加することにより、書換えを行なうことができる。つまり、論理回路と不揮発性メモリとを極めて簡単な工程で混載させることが可能となる。
　従来技術で示した可変抵抗型２素子／セル型不揮発性メモリ（ＭＲＡＭ）以外に、代表的な不揮発性メモリとしてＥＥＰＲＯＭがある。
　ＥＥＰＲＯＭは、図６（ａ）に示したように、コントロールゲート線（ＣＧＬ）に接続された選択トランジスタ（ＳＴｒ）と、ワード線（ＷＬ）に接続され、電荷保持膜（ＭＦ）を有するメモリトランジスタ（ＭＴｒ）との２つのトランジスタにより、メモリセルが構成されていたのに対して、上記構造のメモリセルは、図６（ｂ）に示したように、２つのメモリ機能体によるの２つの可変抵抗効果によって、１つのゲート電極（つまり、１本のワード線、ＷＬ）で、選択トランジスタとメモリトランジスタとの機能を備えたメモリセルを構成できる。すなわち、ソース・ドレイン領域間かつチャネル領域両端において、ゲート電極両側のメモリ機能体下に配置された可変抵抗が、チャネル領域と接続されているとみなすことができる。メモリ機能体は、該メモリ機能体に保持された電荷の多寡に対応して、ゲート電極への電圧印加によって、メモリ機能体下に位置する拡散領域の抵抗を変化させ、一方の拡散領域から他方の拡散領域に電流量を変化させるように構成されている。また、１つのメモリセルが、半導体基板に接続された１つの端子と、２つの拡散領域に接続された２つの端子と、ゲート電極に接続された１つの端子との４つの端子のみによって構成されている。さらに、この
半導体記憶装置は、半導体基板に与えられる電圧と、ゲート電極に与えられる電圧と、２つの拡散領域のそれぞれに与えられる電圧との４種の電圧印加のみにより、読み出し、書込み又は消去動作のいずれか行われる
　これにより、１つのメモリセルを選択するために、ゲート電極と接続されている又はゲート電極そのものの機能を有するワード線を１本選択するのみでよい。また、２つのトランジスタを形成する必要がなく、さらなる高集積化が可能となる。換言すれば、ゲート電極つまりコントロールゲート線やワード線の本数が増えてセル面積が小さくならない図６（ａ）に対し、本発明では、１つのセルに対してワード線１本で動作させることができる。例えば、ワード線を最小加工寸法（最小の配線幅と最小の配線間隔）で形成し、メモリセル領域内に敷き詰めるとすると、１つのメモリセルを構成する上で、１本のワード線ですむ場合は、ワード線がｎ本必要な場合と比べて１／ｎのセル占有面積に縮小できる効果がある。（図６（ａ）を例にすると、メモリセルを構成するにあたり、ワード線２本必要としており、１つのメモリセルあたり１ビット（２値）の情報を記憶している。これに対し、図６（ｂ）では、ワード線１本で１つのメモリセルを構成しており、
１つのメモリセルあたり、２ビット（１つのゲート電極（ワード線）の両側に電荷保持膜があるため）、４値の情報を記憶している
　
　（イ）「実施の形態５
　
実施の形態４におけるシリコン窒化膜によるメモリ機能体（電荷保持膜４）に代えて、図７（ａ）〜（ｅ）に示すように、多種多様なメモリ機能体を採用することができる
　・・（略）・・
　また、
メモリ機能体は、図７（ｄ）に示すように、膜厚１ｎｍ〜２０ｎｍ程度のシリコン酸化膜からなる絶縁膜４８を介して膜厚１０〜１００ｎｍ程度のポリシリコンからなるフローティングゲート導電膜４９によって形成されていてもよい。なお、導電膜を用いる場合には、メモリ膜表面は図示していないが、絶縁膜で覆われることが好ましい
　
　（ウ）上記（イ）の「メモリ機能体は、ソース／ドレイン領域の上に形成されており、少なくともメモリ機能体下に位置するソース／ドレイン領域の一部は、低濃度不純物拡散領域８であることが好まし・・（略）・・い。」及び「図５（ｃ）に示すように、ゲート電極３及び電荷保持膜４をマスクとしてイオン注入することにより、ソース／ドレイン領域（高濃度不純物拡散領域７及び低濃度不純物拡散領域８）を形成する。」との記載を参照しつつ、図５（ｃ）を参照すると、引用例１には、「低濃度不純物拡散領域８」は、「ゲート電極３」の両側壁、及び「電荷保持膜４」の下の「半導体基板１」内に一対形成されること、及び、「高濃度不純物拡散領域７」は、「低濃度不純物拡散領域８」に接続するとともに、「電荷保持膜４」の外側エッジ部及び外側エッジ部より外側の領域の下の「半導体基板１」内に一対形成されることが開示されていると認められる。
　
　イ　以上を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「半導体基板１上に、ゲート絶縁膜２を介して形成されたゲート電極３と、
　前記ゲート絶縁膜２及び前記ゲート電極３の両側壁に形成された、サイドウォールスペーサ形状のメモリ機能体となる電荷保持膜４と、
　前記ゲート電極３の両側壁、及び前記電荷保持膜４の下の前記半導体基板１内に形成された一対の低濃度不純物拡散領域８と、
　前記電荷保持膜４の外側エッジ部及び外側エッジ部より外側の領域の下の前記半導体基板１内に形成された、前記低濃度不純物拡散領域８と接続するソース／ドレイン領域を構成する高濃度不純物拡散領域７と、
　を備える不揮発性メモリセルで構成される半導体記憶装置であって、
　前記メモリ機能体となる電荷保持膜４は、シリコン酸化膜からなる絶縁膜４８を介して形成されたポリシリコンからなるフローティングゲート導電膜４９で構成されるものであり、
　前記不揮発性メモリセル表面は絶縁膜で覆われていることを特徴とする半導体記憶装置。」
　
　ウ　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭６４−３５９６２号公報（以下「引用例２」という。）には、第５図及び第６図とともに次の記載がある。
　
　（ア）「（実施例２）
　実施例１では、同一の絶縁膜を用いて、トランジスタのゲート絶縁膜、ホットエレクトロン注入用絶縁膜、消去時に電圧を印加する絶縁膜の機能を兼ねる例について説明したが、
トランジスタのゲート絶縁膜と、書き込み、消去を行う絶縁膜を別々にすることも可能である。実施例２では、この様な不揮発性メモリトランジスタについて示す
　第５図は、以上の考え方のもとに試作した不揮発性メモリートランジスタの断面構造図を示している。
　
ソース３から電子はドレイン近傍で加速されて衝突電離によって、高エネルギーのホットエレクトロンとホットホールを発生する。その際、ゲート電圧Ｖｏを正に保つためホットホールは基板中に拡散し、ホットエレクトロンは酸化シリコン／酸化タンタル５の２層膜を通して浮遊ゲートであるタングステン６に注入される。この注入電荷によってトランジスタのしきい値電圧が変化し、情報記憶を行う。上記酸化シリコン４と酸化タンタル５の積層膜は第３図に示した様に、酸化シリコン４側から電子を注入した場合には、電子は容易に流れるが、逆に酸化タンタル５側からは電子は流出しにくい。したがって、実施例１と同様に、浮遊ゲートとチャネルの間に整流性の多層絶縁膜を用いることによって書き込みが容易でかつ情報保持時間の長い不揮発性メモリーを実現できる
水蒸気を含む湿性酸素中で加熱して、ゲート電極の表面に約３０００Åの酸化シリコン膜１３を形成する
高誘電率絶縁膜である酸化タンタル（Ｔａ
２
Ｏ
５
）５をアルゴン（Ａｒ）、酸素（Ｏ
２
）混合ガス中で反応性スパッター法によって形成する。そのさい、必然的に酸化タンタル５とシリコン基板１の間に薄い酸化シリコン膜４が約２０〜３０Å形成される。浮遊ゲートに用いられるタングステン膜６は、反応性イオンエツチング法によって全面エッチされ、第６図（ｃ）に示すようにゲート電極１２の側壁に残すことができる。（Ｃ）においてＷ膜が選択的に残されて浮遊ゲート６が形成される
　
上記の整流性を示す多層膜として、高誘電率膜とＳｉＯ
２
の積層膜を一例として選び、さらに、上記高誘電率膜として、酸化タンタルを一例として選んだ
同等の効果を有する高誘電率絶縁膜の例としては
窒化シリコン（Ｓｉ
３
Ｎ
４
）などがある
　また、上記の多層絶縁膜を用いない場合にも、浮遊ゲート６の電極材料として、仕事函数の大きい、タングステン（Ｗ）、モリブデン（Ｍｏ）あるいはそれらのシリサイド、白金（Ｐｔ）を金（Ａｕ）などを用いても、同様の整流性を有するＭＯＳ形構造を形成することができる。」（４ページ左上欄４行〜右下欄１６行）
　
（３）補正発明と引用発明との対比
　ア　引用発明の「半導体基板１」、「ゲート絶縁膜２」、「ゲート電極３」、「不揮発性メモリセルで構成される半導体記憶装置」は、各々補正発明の「半導体基板」、「ゲート絶縁膜」、「ゲート構造」、「不揮発性メモリ装置」に相当する。
　したがって、引用発明の「半導体基板１上に、ゲート絶縁膜２を介して形成されたゲート電極３と」「を備える不揮発性メモリセルで構成される半導体記憶装置」は、補正発明の「半導体基板と、　前記半導体基板上に形成されたゲート絶縁膜と、　前記ゲート絶縁膜上に形成されたゲート構造と」「を備えることを特徴とする不揮発性メモリ装置」に相当する。
　
　イ　引用発明の「前記ゲート絶縁膜２及び前記ゲート電極３の両側壁に形成された、サイドウォールスペーサ形状のメモリ機能体となる電荷保持膜４」を構成する「ポリシリコンからなるフローティングゲート導電膜４９」は、補正発明の「電荷をトラップ及びディトラップする一対の導電性側壁スペーサ」に相当する。
　また、引用発明の「前記ゲート絶縁膜２及び前記ゲート電極３の両側壁に形成された、サイドウォールスペーサ形状のメモリ機能体となる電荷保持膜４」を構成する「シリコン酸化膜からなる絶縁膜４８」は、補正発明の「前記ゲート構造の両側壁に形成された一対の」「側壁スペーサ」に相当する。
　したがって、引用発明の「前記ゲート絶縁膜２及び前記ゲート電極３の両側壁に形成された、サイドウォールスペーサ形状のメモリ機能体となる電荷保持膜４と」「を備える不揮発性メモリセルで構成される半導体記憶装置であって、」「前記メモリ機能体となる電荷保持膜４は、シリコン酸化膜からなる絶縁膜４８を介して形成されたポリシリコンからなるフローティングゲート導電膜４９で構成されるものであ」「ることを特徴とする半導体記憶装置」と、補正発明の「前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサと、　一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサと、　一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと」「を備えることを特徴とする不揮発性メモリ装置」とは、「前記ゲート構造の両側壁に形成された一対の側壁スペーサと、一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサとを備えることを特徴とする不揮発性メモリ装置」である点で一致する。
　
　ウ　引用発明の「低濃度不純物拡散領域８」は、補正発明の「一対のＬＤＤ領域」に相当する。
　したがって、引用発明の「前記ゲート電極３の両側壁、及び前記電荷保持膜４の下の前記半導体基板１内に形成された一対の低濃度不純物拡散領域８」と、補正発明の「前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域」とは、「前記ゲート構造の両側壁、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域」である点で一致する。
　
　エ　引用発明の「ソース／ドレイン領域を構成する高濃度不純物拡散領域７」は、補正発明の「ソース/ドレイン領域」に相当する。
　したがって、引用発明の「前記電荷保持膜４の外側エッジ部及び外側エッジ部より外側の領域の下の前記半導体基板１内に形成された、前記低濃度不純物拡散領域８と接続するソース／ドレイン領域を構成する高濃度不純物拡散領域７」は、補正発明の「前記ゲート構造の両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域」に相当する。
　
　オ　引用発明の「前記不揮発性メモリセル表面」を覆う「絶縁膜」は、補正発明の「層間絶縁膜」に相当する。
　したがって、引用発明の「前記不揮発性メモリセル表面は絶縁膜で覆われていることを特徴とする半導体記憶装置」と、補正発明の「前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜と、　前記スペーサ窒化膜上に形成された層間絶縁膜と、　前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトと、を備えることを特徴とする不揮発性メモリ装置」とは、「層間絶縁膜を備えることを特徴とする不揮発性メモリ装置」である点で一致する。
　
　カ　したがって、補正発明と引用発明とは、
　
　「半導体基板と、
　前記半導体基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたゲート構造と、
　前記ゲート構造の両側壁に形成された一対の側壁スペーサと、
　一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと、
　前記ゲート構造の両側壁、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、
　前記ゲート構造の両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域と、
　層間絶縁膜を備えることを特徴とする不揮発性メモリ装置。」
　
　である点で一致し、次の２点で相違する。
　
（相違点１）
　補正発明は、「前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサ」と、「一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサ」とを備えるのに対し、引用発明は、「前記ゲート構造の両側壁に形成されたシリコン酸化膜からなる一対の側壁スペーサ」を備える点。
　その結果、「一対のＬＤＤ領域」が、補正発明は、「前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下」に形成されるのに対し、引用発明は、「前記ゲート構造の両側壁、シリコン酸化膜からなる一対の側壁スペーサ、及び一対の前記導電性側壁スペーサの下」に形成される点。
　
（相違点２）
　補正発明は、「前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜」と、「前記スペーサ窒化膜上に形成された層間絶縁膜」と、「前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクト」とを備えるのに対し、引用発明は、補正発明の「層間絶縁膜」に相当する「絶縁膜」を備えるものの、「スペーサ窒化膜」、及び「ビットラインコンタクト」について、特定がない点。
　
（４）相違点についての当審の判断
　ア　相違点１について
　上記（２）ウに摘記したように、引用例２には、「ゲート電極１２の側壁」に設けられた「浮遊ゲート」への「注入電荷」によって「情報記憶を行う」「不揮発性メモリー」において、「書き込みが容易でかつ情報保持時間の長い不揮発性メモリーを実現」するために、「書き込み、消去を行う絶縁膜」を、「酸化シリコン」と「酸化タンタル」や「窒化シリコン」のような「高誘電率膜」との「積層膜」とする技術が記載され、「ゲート電極１２」と「浮遊ゲート」との間には、「ゲート電極」の表面（側面）側から、「水蒸気を含む湿性酸素中で加熱」して形成した「酸化シリコン膜１３」と「高誘電率膜」との積層膜を設けることが記載されている。
　ここで、引用発明と引用例２に記載された技術は、ゲート電極の側壁に設けられた浮遊ゲートへの注入電荷によって情報記憶を行う不揮発性メモリという共通の技術分野に属するものであるし、また、不揮発性メモリの技術分野において、書き込みが容易でかつ情報保持時間の長い不揮発性メモリを得ることは、当業者が常に念頭に置いている技術課題と言えるものである。
　よって、引用発明において、引用例２に記載された技術を適用し、ゲート構造の両側壁に設ける一対の側壁スペーサを、水蒸気を含む湿性酸素中で加熱して形成した酸化シリコン膜と高誘電率膜との積層膜とすること、すなわち、補正発明のように、「前記ゲート構造の両側壁に形成された一対の再酸化側壁スペーサ」と、「一対の前記再酸化側壁スペーサを含む前記ゲート構造の両側壁上に形成された一対の側壁スペーサ」とすることは、当業者が容易になし得たことである。
　また、上記のとおり、引用発明において、引用例２に記載された技術を適用した結果、引用発明の「一対のＬＤＤ領域」は、補正発明のように、「前記ゲート構造の両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下」に形成されたものとなることは、必然である。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
　イ　相違点２について
　上記（２）ア（ア）に摘記したように、引用例１に記載された引用発明は、「１つのゲート電極（ワード線）の両側に電荷保持膜があるため」、「１つのメモリセルあたり、２ビット」の「情報を記憶」できるものであって、「半導体基板に与えられる電圧と、ゲート電極に与えられる電圧と、２つの拡散領域のそれぞれに与えられる電圧との４種の電圧印加のみにより、読み出し、書込み又は消去動作のいずれか行われる」ものである。よって、引用発明における二つの「電荷保持膜４」にそれぞれ情報を記憶させるために、二つの拡散領域、すなわち、ソース／ドレイン領域それぞれをビットラインに接続できるように構成することは、当業者であれば直ちに察知し得たことである。そして、ソース／ドレイン領域と、ビットラインとを接続する手法として、ビットラインコンタクトを設ける手法があることは、技術常識である。
　また、一般に、トランジスタを含む基板上にシリコン窒化膜、層間絶縁膜を順に設け、コンタクトホールを形成する際に、当該シリコン窒化膜をエッチングストッパとして用いて下地のエッチングを防ぐ技術は、例えば、下記周知例１及び２に記載されているように、周知技術である。
　したがって、引用発明において、「ソース／ドレイン領域」それぞれにビットラインコンタクトを設けるにあたり、下地のエッチングを防ぐために、不揮発性メモリセルを含む「半導体基板１１」全面にシリコン窒化膜を設けた後に層間絶縁膜を設け、当該シリコン窒化膜をエッチングストッパとして用いてコンタクトホールを形成して、当該コンタクトホール内にビットラインコンタクトを設ける構成とすること、すなわち、補正発明のように、「前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜」と、「前記スペーサ窒化膜上に形成された層間絶縁膜」と、「前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクト」とを備えるものとすることは、周知技術を勘案することにより当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
　（ア）周知例１：特開２０００−９１４５０号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例１には、次の記載がある。
　
　「【００１５】更にこの発明によると、
メモリトランジスタの領域を第２のシリコン窒化膜で覆ってシリコン酸化物を主体とする層間絶縁膜が形成されるから、層間絶縁膜にコンタクト孔等を形成するエッチング工程で下地のシリコン窒化膜がエッチングストッパとなる。従って層間絶縁膜をオーバーエッチングして加工マージンを確保したい場合、或いはコンタクト孔形成のマスク合わせズレがあった場合にも、下地のシリコン基板や素子分離絶縁膜の無用なエッチングを防止することが可能となる
　
　したがって、上記周知例１には、メモリセルトランジスタを含むシリコン基板上にシリコン窒化膜、層間絶縁膜を順に設け、コンタクト孔を形成するエッチング工程で、シリコン窒化膜をエッチングストッパとして用いることで、下地のシリコン基板や素子分離絶縁膜の無用なエッチングを防止することが記載されているものと認められる。
　
　（イ）周知例２：特開２００３−２０３９７３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である上記周知例２には、図１４〜１５とともに次の記載がある。
　
　「【０００５】一方、市場からの更なるデバイス縮小化の要求に対して、上述のＬＯＣＯＳ方式では対応できなくなり、素子分離方法として、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）方式が採用されるようになった。しかしながら、このＳＴＩ方式では、素子間を分離するために基板１００に形成される溝の傾斜が急峻なため、ＳＡＣ注入法を用いて上述の問題を解決しようとしても、コンタクトホール１１１の低部に現れたウェル領域１９０内に均質なＰ型拡散層を形成することが困難であった。そこで、このような問題に対応するために、従来では、
図１４に示すように、ＭＯＳトランジスタ１２０の形成後に、当該ＭＯＳトランジスタ１２０のゲート構造１１０の表面を覆って、基板１００上にストッパ膜１１５を形成し、当該ストッパ膜１１５上に層間絶縁膜１０２を形成している。このストッパ膜１１５は例えばシリコン窒化膜であって、層間絶縁膜１０２にコンタクトホールを形成する際のエッチングストッパとしての役目を荷っている
【０００６】
図１４に示すように、ＭＯＳトランジスタ１２０のソース／ドレイン領域１０３と、上層に形成されるメタル配線層（図示せず）との接続のために、まず、ストッパ膜１１５をエッチングストッパに用いて層間絶縁膜１０２を選択的にエッチングし、コンタクトホール１１４を形成する。そして、図１５に示すように、露出したストッパ膜１１５を選択的にエッチングし、コンタクトホール１１６を形成し、層間絶縁膜１０２の上面から基板１００まで達するコンタクトホール１１１が完成する
コンタクトホール１１１の形成によって基板１００が削られる量を低減することができる
　
　したがって、上記周知例２には、ＭＯＳトランジスタ１２０を含む基板１００上にシリコン窒化膜からなるストッパ膜１１５、層間絶縁膜１０２を順に設け、コンタクトホール１１１を形成する際に、ストッパ膜１１５をエッチングストッパに用いて層間絶縁膜１０２を選択的にエッチングすることで、基板１００が削られる量を低減することが記載されているものと認められる。
　
　ウ　相違点についての判断のまとめ
　補正発明と引用発明との相違点１及び２についての判断は以上のとおりであるから、補正発明は、周知技術を勘案することにより引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　なお、本願の明細書の段落００２２〜００２３に記載され、審判請求書において請求人が主張している、低い駆動電圧でも不揮発性メモリ装置を高速に動作されることができ、フラッシュメモリとほぼ同様な保持時間を得ることができるという、補正発明の効果は、本願の明細書の段落００２２に記載されているように、「１対の導電性側壁スペーサ」を用いることによってもたらされる効果と認められる。一方、上記（３）イで対比したとおり、引用発明も、補正発明の「１対の導電性側壁スペーサ」に相当する、「前記ゲート絶縁膜２及び前記ゲート電極３の両側壁に形成された、サイドウォールスペーサ形状のメモリ機能体となる電荷保持膜４」を構成する「ポリシリコンからなるフローティングゲート導電膜４９」を備えるものであるから、上記効果は、引用発明においても生じている効果に過ぎない。
　
（５）独立特許要件についてのまとめ
　以上検討したとおり、補正発明は、周知技術を勘案することにより引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に違反する。
　
５　補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
　平成２４年９月２７日に提出された手続補正書による補正は上記のとおり却下され、また、同年２月１３日に提出された手続補正書による補正は原審において却下されているので、本願の請求項１〜２１に係る発明は、平成２３年１０月１２日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜２１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２　１の「（補正前）」の箇所に記載したとおりのものである。
　一方、原査定の根拠となった平成２３年１１月９日付けの最後の拒絶理由通知において引用され、本願の優先権主張の日前に外国において頒布された刊行物である国際公開第０３／０４４８６８号（引用例１）、及び上記最後の拒絶理由通知において引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６４−３５９６２号公報（引用例２）には、上記第２　４（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２　４において検討したとおり、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。