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　平成　３年特許願第２７９９４５号「薄膜トランジスタの製造方法」拒絶査定に対する審判事件［平成　５年　５月１８日出願公開、特開平　５−１２１４３９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．本願の経緯および本願発明の要旨
　本願は、平成３年１０月２５日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１１年４月２２日付けの手続補正書で補正された明細書及び図面からみて、その特許請求の範囲の請求項１に記載された次のとおりである。
「表面が絶縁性の基板上に半導体層を形成する工程と、該半導体層を覆った状態で該基板上に絶縁膜を形成する工程と、該絶縁膜の上に複数のゲート電極を形成する工程と、該複数のゲート電極をマスクとして該半導体層に不純物イオンを低い濃度で導入し、該複数のゲート電極をマスクとした半導体層の非マスキング部分に複数の低不純物濃度領域を形成する工程と、該ゲート電極が形成された該絶縁膜の上に、両端に位置する該低不純物濃度領域のうちの各端部側の領域を残し、それ以外の低不純物濃度領域および複数のゲート電極の上方を覆ってレジストをパターン形成する工程と、該レジストをマスクとして該半導体層中に不純物イオンを高い濃度で導入し、該レジストをマスクとした半導体層の非マスキング部分に高不純物濃度領域を形成する工程と、を含む薄膜トランジスタの製造方法。」
　
２．引用刊行物記載の発明
　これに対して、原審の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開平１−２１８０７０号公報（以下、「引用例１」という）には、
「半導体層に、ソース領域、ドレイン領域が形成され、前記ソース領域とドレイン領域の間の前記半導体層の上方に第１および第２の二つのゲートが形成され、前記第１および第２のゲートの間の前記半導体層の領域の不純物濃度が、前記ドレイン領域の不純物濃度よりも小さいことを特徴とするＭＯＳトランジスタ。」（特許請求の範囲）、
「第４図は、従来のスイッチングトランジスタの一例を表したものである。２１は石英基板、２２は多結晶トランジスタのソース、２３は多結晶トランジスタの第１のドレイン、２４は多結晶トランジスタの第２のドレイン、２５はシリコン酸化膜、２６は第１のゲート、２７は第２のゲートである。第４図に示すように従来は、２つのゲート２６，２７をもつ、デュアルゲート構造がよく用いられていた。この構造は、第１のドレイン２３は、フローティングとなっており、ソース２２は接地、第１，第２のゲート２６，２７には同電圧がかかり、第２のドレイン２４には電圧が印加されることを特徴としていた。」（第１頁右下欄第９行〜第２頁左上欄第１行）、
「次に、第２図に従い、本発明のＭＯＳトランジスタの製造方法について説明する。まず、石英基板１１に多結晶シリコン膜、あるいは固相シリコン膜１１’を０．２〜０．３μｍ形成した後、島状にパターニングする（第２図（ａ））。次に、ゲート酸化膜１５を１２００〜１３００Å程度ドライＯ２中酸化により形成し、ゲート電極となる多結晶シリコン膜１６，１７を第２図（ｂ）のように厚さ４０００Å程度形成する。次にＰ＋またはＡｓ＋などの第１のｎ型不純物１２’を全面に、・・・注入した後、・・・フォトレジスト１４’を全面に塗布して、第２図（ｃ）のようにパターニングし、全面にＰ＋またはＡｓ＋などの第２のｎ型不純物１３’を・・・注入・・・すると第１図の構造が実現される。」（第２頁左下欄第２〜２０行）、
「発明の効果　本発明は上記した構成により、きわめて簡単な方法で、リーク電流を抑制することができ、実用的にきわめて有効な方法である。」（第２頁右下欄第１３〜１６行）が、第１図、第２図、第４図と共に記載されている。そして、第２図（ｂ）には、シリコン膜１１’の上面にシリコン酸化膜１５と第１及び第２のゲート１６，１７から成る積層体が２組形成され、シリコン酸化膜１５が第１及び第２のゲート１６，１７の下にのみ存在する様子が示されている。また、第２図（ｃ）には、上面にゲート酸化膜とゲート電極の積層体を２組有するシリコン膜の上に、該ゲート酸化膜とゲート電極の積層体の間と、各ゲート電極の一部の上方を覆ってフォトレジストを形成した後、第２のｎ型不純物を注入する様子が示されている。
　したがって、上記各記載から、引用例１には、
「石英基板１１に多結晶シリコン膜１１’を形成する工程と、ゲート酸化膜１５をドライＯ２中酸化により形成する工程と、ゲート電極となる多結晶シリコン膜１６，１７を形成する工程と、Ｐ＋またはＡｓ＋などの第１のｎ型不純物１２’を全面に注入する工程と、フォトレジスト１４’を上面にゲート酸化膜１５とゲート電極１６，１７の積層体を２組有する前記多結晶シリコン膜１１’の上の全面に塗布した後、ゲート電極１６及びゲート電極１７の間と、ゲート電極１６，１７の一部を覆うように前記フォトレジストをパターニングする工程と、全面にＰ＋またはＡｓ＋などの第２のｎ型不純物１３’を注入する工程とにより、ゲート電極１６及びゲート電極１７の間の前記半導体層の領域（第１のドレイン領域）の不純物濃度を、ソース領域及び第２のドレイン領域の不純物濃度よりも小さくしたことを特徴とする薄膜トランジスタを製造する方法。」が記載されているものと認められる。
　
　同じく原審の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開昭６２−２３７７６２号公報（以下、「引用例２」という）には、
「[従来の技術］ＭＯＳトランジスタからなる半導体集積回路の高集積化に伴いＭＯＳトランジスタのドレイン近傍での電界集中により生ずるホットキャリアによるゲート酸化膜中へのキャリア注入や、ドレイン部での耐圧低下が生じる。この対策として、ゲート近傍においては低濃度拡散層（ＬＤＤ）から成り、他の部分においては、通常の高濃度拡散層から成るドレインを設けて電界集中を緩和することは周知である。このＭＯＳトランジスタにＬＤＤを作る従来技術の製造工程の実施例を第２図に示す。・・・該エッチング後のゲート材料膜１５をマスクとしてイオン打込みにより低濃度不純物層１６を形成する。・・・このサイドウォール１９とエッチング後のゲート材料膜１５をマスクとしてイオン打込みにより高濃度不純物層１８，１８’を形成する。・・・ＬＤＤ構造のＭＯＳトランジスタを形成する。」（第１頁右下欄第１行〜第２頁左上欄１３行）、
「［実施例］以下、本発明の実施例を第１図に基づいて説明する。・・・リンを・・・イオン注入する。これにより、低濃度不純物層２８が形成される。・・・マスク形成後、・・・イオン注入し高濃度不純物層２９を形成する。・・・ＬＤＤＭＯＳトランジスタを形成する。」（第２頁右上欄第１７行〜右下欄第７行）が、第１図、第２図と共に記載されている。そして、第２図には、イオン注入により低濃度不純物層２８を形成した後、エッチング後のゲート材料膜２６が形成されたゲート酸化膜２２の上に、両端に位置する低濃度不純物層２８のうちの各端部側の領域を残し、それ以外の低濃度不純物層２８およびエッチング後のゲート材料膜２６の上方を覆ってマスクを形成し、その後にイオン注入して、高濃度不純物層２９を形成する、ＬＤＤ構造のＭＯＳトランジスタの製造工程が記載されている。
　
　同じく原審の拒絶の理由に引用された、本願出願日前に頒布された刊行物である特開昭５８−１０５５７４号公報（以下、「引用例３」という）には、
「多結晶半導体薄膜を用い、ソース電極とドレイン電極とゲート電極を備えた薄膜トランジスタにおいて、前記ソース電極下のソース領域、または前記ドレイン電極下のドレイン領域に接して、前記ソース領域及び前記ドレイン領域と同じ導電型の低濃度領域からなるオフセットゲート領域を設けて成ることを特徴とする薄膜トランジスタ。」（特許請求の範囲）、
「以上の説明からわかるように、薄膜トランジスタは、液晶に印加する電圧のデータをスイッチングするために用いられ、このとき薄膜トランジスタに要求される特性は大きく次の２種類に分類される。（１）薄膜トランジスタをＯＮ状態にした時コンデンサを充電させるために充分な電流を流すことができること。（２）薄膜トランジスタをＯＦＦ状態にした時、極力、電流が流れないこと。」（第２頁左上欄第１６行〜右上欄第５行）、
「したがって、ＯＦＦ電流を小さくおさえることが急務となっている。このことは、薄膜トランジスタをアクティブマトリックスパネル以外の用途に応用する場合にも全く同様のことが言える。例えば薄膜トランジスタを用いて、通常のロジック回路を構成する場合には、静止電流が増加し、またメモリ回路を構成する場合には、誤動作の原因となる。」（第２頁右下欄第４〜１１行）、
「第４図は本発明の実施例を示すものであり、ソース及びドレイン領域にオフセットゲート領域を設けた薄膜トランジスタを示している。１７は絶縁性透明基板、１８は多結晶半導体薄膜、１９は多結晶半導体薄膜１８中に形成したソース領域、２０は同じくドレイン領域、２１はゲート膜、２２はゲート電極、２３は層間絶縁膜、２４はソース電極、２５はドレイン電極、２６は多結晶半導体薄膜１８中に形成され、ソース領域１９及びドレイン領域２０と同じ導電型の低濃度領域からなるオフセットゲート領域である。このようにオフセットゲート領域を設けると、ゲート電圧を負にバイアスして多結晶半導体薄膜の表面にＰ型層が形成されても、Ｎ型領域であるオフセットゲート領域の不純物濃度が低いため、ＰＮ接合のエネルギー障壁の幅は広くなる。このため、ＰＮ接合部に加えられる電界強度が弱められ、ＯＦＦ電流はほとんど増加しない。」（第３頁左下欄第１９行〜右下欄第１６行）、
「以上述べたように、本発明は多結晶半導体薄膜を用いた薄膜トランジスタにおいて、ＯＮ電流をほとんど低下させることなく、ＯＦＦ電流を大幅に減少せしめるという優れた効果を有するものである。」（第４頁左下欄第１７行〜右下欄第１行）が、第４図と共に記載されている。そして、第４図には、ソース電極下のソース領域、及びドレイン電極下のドレイン領域に接して、前記ソース領域及び前記ドレイン領域と同じ導電型の低濃度領域からなるオフセットゲート領域を設けた薄膜トランジスタが記載されている。
　
３．対比
　本願発明と引用例１に記載された発明とを対比すると、本願発明の「表面が絶縁性の基板」、「半導体層」、「絶縁膜」、「複数のゲート電極」、「不純物イオンを低い濃度で導入し」、「レジスト」、「不純物イオンを高い濃度で導入し」は、それぞれ引用例１に記載された発明の「石英基板１１」、「多結晶シリコン膜１１’」、「ゲート酸化膜１５」、「ゲート電極となる多結晶シリコン膜１６，１７」、「第１のｎ型不純物１２’を注入する工程」、「フォトレジスト１４」、「第２のｎ型不純物１３’を注入する工程」に相当する。
　従って、本願発明と引用例１に記載された発明は、
「表面が絶縁性の基板上に半導体層を形成する工程と、該半導体層上に絶縁膜を形成する工程と、該絶縁膜の上に複数のゲート電極を形成する工程と、該複数のゲート電極をマスクとして該半導体層に不純物イオンを低い濃度で導入し、該複数のゲート電極をマスクとした半導体層の非マスキング部分に複数の低不純物濃度領域を形成する工程と、レジストをパターン形成する工程と、該レジストをマスクとして該半導体層中に不純物イオンを高い濃度で導入し、該レジストをマスクとした半導体層の非マスキング部分に高不純物濃度領域を形成する工程と、を含む薄膜トランジスタの製造方法。」である点で一致し、以下の各点に於いて相違する。
（相違点１）
　本願発明は、「該絶縁膜の上に複数のゲート電極を形成する工程」を有する。そして、ここでいう「該絶縁膜」とは、前工程の「該半導体層を覆った状態で該基板上に絶縁膜を形成する工程」によって形成された絶縁膜を指す。従って、本願発明は、半導体層を覆った状態の絶縁膜の上に複数のゲート電極を形成する工程を有する点に特徴を有する。
　一方、引用例１の第２図（ｂ）、（ｃ）では、絶縁膜は第１及び第２のゲートの下にのみ存在しており、それ以外の場所では絶縁膜は半導体層を覆っていない。
　従って、本願発明は、ゲート形成時に半導体層全体が絶縁膜で覆われているのに対して、引用例１に記載された発明は、ゲート形成時に半導体層はゲートの下でのみ絶縁膜で覆われている点において相違する。
（相違点２）
　本願発明では「該ゲート電極が形成された該絶縁膜の上に、両端に位置する該低不純物濃度領域のうちの各端部側の領域を残し、それ以外の低不純物濃度領域および複数のゲート電極の上方を覆ってレジストをパターン形成する」のに対して、引用例１に記載された発明では「ゲート電極１６及びゲート電極１７の間と、ゲート電極１６，１７の一部を覆うように前記フォトレジストをパターニングする」点において相違する。
　
４．当審の判断
　上記各相違点について検討する。
（相違点１について）
　引用例１には「まず、石英基板１１に多結晶シリコン膜、あるいは固相シリコン膜１１’を０．２〜０．３μｍ形成した後、島状にパターニングする（第２図（ａ））。次に、ゲート酸化膜１５を１２００〜１３００Å程度ドライＯ２中酸化により形成し、ゲート電極となる多結晶シリコン膜１６，１７を第２図（ｂ）のように厚さ４０００Å程度形成する。」とある。そして、島状にパターニングされた多結晶シリコン膜をドライＯ２中酸化すると、絶縁膜は半導体層を覆った状態で基板上に形成されることは明らかである。してみれば、引用例１に記載された発明は、本願発明と同様に「半導体層を覆った状態で該基板上に絶縁膜を形成する工程」を有しており、該工程により半導体層全体を絶縁膜で覆った後に、ゲートの下とならない部分の絶縁膜を除去したものであるということができる。
　しかしながら、薄膜トランジスタの製造方法において、ゲートに覆われていない部分の絶縁膜をを除去することなく、絶縁膜上にゲート電極を形成するようにした製造方法は周知である。
　従って、引用例１に記載された発明において、ゲート形成時に半導体層全体が絶縁膜で覆われているようにすることは当業者が適宜なし得たことであると認められる。また、そのような製造方法を採用したことによる効果も当業者が予測する範囲内のものにすぎない。
　
（相違点２について）
　引用例３には、薄膜トランジスタをＯＮ状態にした時に充分な電流を流すことができ、且つ、薄膜トランジスタをＯＦＦ状態にした時、極力、電流が流れないことが、薄膜トランジスタの特性として要求されていること。及び、多結晶半導体薄膜を用いた薄膜トランジスタにおいて、ソース電極下のソース領域、及びドレイン電極下のドレイン領域に接して、前記ソース領域及び前記ドレイン領域と同じ導電型の低濃度領域からなるオフセットゲート領域を設けると、オフセットゲート領域の不純物濃度が低いため、ｐｎ接合部に加えられる電界強度が弱められるので、ＯＮ電流をほとんど低下させることなく、ＯＦＦ電流を大幅に減少せしめることができることが記載されている。
　そして、引用例１に記載された多結晶シリコン膜を用いた薄膜トランジスタにおいても、該薄膜トランジスタをＯＦＦ状態にした時、極力、電流が流れないことが望ましいことは明らかである。
　従って、引用例１に記載された発明に、引用例３に記載された発明を適用して、不純物濃度が高いソース領域及び第２のドレイン領域に接して、前記ソース領域及び前記第２のドレイン領域と同じ導電型の低濃度領域からなるオフセットゲート領域を設けるようにすることで、ＯＮ電流をほとんど低下させることなく、ＯＦＦ電流を大幅に減少せしめるようにすることは、当業者が容易に想到し得たことであると認められる。
　そして、イオン注入により低濃度不純物層を形成した後、ゲート電極が形成された絶縁膜の上に、両端に位置する低濃度不純物層のうちの各端部側の領域を残し、それ以外の低濃度不純物層およびゲート電極の上方を覆ってマスクを形成し、その後にイオン注入して、高濃度不純物層を形成することにより、オフセットゲート領域を設ける方法は、引用例２にも記載されているように、半導体装置の製造という技術分野において慣用のものにすぎない。
　してみれば、引用例１に記載された発明において、ソース領域及び第２のドレイン領域にオフセット領域を設けるために、高濃度不純物領域をイオン注入により形成する際にマスクとなるフォトレジストを、ゲート電極１６及びゲート電極１７の間と、ゲート電極１６，１７の一部のみではなく、両端に位置する低濃度不純物層のうちの各ゲート電極側及びゲート電極の残りの部分の上方をも覆うようにパターン形成することは、当業者が適宜なし得たことであると認められる。
　
　従って、上記各相違点は当業者が容易に想到し得たことと認められる。
　そして、本願発明は、前記各引用例に記載されたものから予測し得ない効果を奏するということもできない。
５．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１乃至引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。