(57)【要約】【課題】半導体基板の上面に形成された複数の半導体領域の相互間に絶縁膜からなる素子分離領域を形成しない場合において、寄生ＭＯＳＦＥＴの発生に起因するリーク電流の増大を防ぐ。【解決手段】半導体基板ＳＢの主面に形成され、互いに異なる半導体素子を構成する２つの半導体領域ＰＣの相互間の素子間の半導体基板ＳＢの主面と、半導体基板ＳＢの主面上の層間絶縁膜ＩＬの上面との間にメタルシールド膜ＭＳを形成し、メタルシールド膜ＭＳに電位を供給する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板と、
前記第１領域の前記半導体基板の前記主面に形成された第１導電型の第１半導体領域と、
前記第２領域の前記半導体基板の前記主面に形成された前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１配線、第２配線および第３配線と、
前記第１領域および前記第２領域の相互間の前記第４領域並びに前記第３領域において、前記半導体基板の前記主面および前記層間絶縁膜の上面の間に形成された導電膜と、
前記層間絶縁膜を貫通し、前記第１半導体領域および前記第１配線を電気的に接続する第１接続部と、
前記層間絶縁膜を貫通し、前記第２半導体領域および前記第２配線を電気的に接続する第２接続部と、
前記層間絶縁膜の前記上面から前記導電膜の上面に亘って形成され、前記導電膜および前記第３配線を電気的に接続する第３接続部と、
を有し、
前記導電膜は、前記第１接続部および前記第２接続部から絶縁されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の前記主面に沿う方向において、前記導電膜は、前記第１半導体領域の端部よりも前記第１接続部に近い位置で終端している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の前記主面に沿う方向において、前記導電膜は、前記第１配線の端部よりも前記第１接続部に近い位置で終端している、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記層間絶縁膜は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記導電膜の上面を覆う第２絶縁膜とを含み、前記導電膜と前記第１接続部との間には、前記第２絶縁膜が介在している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体基板の前記主面の面方位は、（１００）である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記導電膜には、一定の電圧が印加される、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第４領域の前記半導体基板の前記主面は、前記第１半導体領域の上面から前記第２半導体領域の上面に亘って前記導電膜により覆われている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記導電膜の膜厚は、前記第１配線の膜厚よりも小さい、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第３接続部は、前記導電膜を貫通しており、
前記第３接続部は、前記第３領域の前記層間絶縁膜に形成された接続孔内において、前記導電膜に接している、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３接続部は、前記半導体基板の前記主面に接続されている、半導体装置。
【請求項１１】
（ａ）第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板の前記主面に第１導電型の第１半導体領域を形成し、前記第２領域の前記半導体基板の前記主面に前記第１導電型の第２半導体領域を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板の前記主面上に第１絶縁膜および導電膜を順に形成する工程、
（ｄ）前記導電膜を加工することで、前記第１領域で前記第１絶縁膜を露出する第１開口部と、前記第２領域で前記第１絶縁膜を露出する第２開口部とを形成する工程、
（ｅ）前記第１絶縁膜上に、前記導電膜を覆う第２絶縁膜を形成することで、前記第１絶縁膜および前記第２絶縁膜を含む層間絶縁膜を形成する工程、
（ｆ）前記第１開口部内で前記層間絶縁膜を貫通する第１接続孔と、前記第２開口部内で前記層間絶縁膜を貫通する第２接続孔と、前記第３領域の前記第２絶縁膜を貫通し、前記導電膜を露出する第３接続孔とを形成する工程、
（ｇ）前記第１接続孔内に埋め込まれ前記第１半導体領域に接続された第１接続部と、前記第２接続孔内に埋め込まれ前記第２半導体領域に接続された第２接続部と、前記第３接続孔内に埋め込まれ前記導電膜に接続された第３接続部と、前記層間絶縁膜上に配置され前記第１接続部に接続された第１配線と、前記層間絶縁膜上に配置され前記第２接続部に接続された第２配線と、前記層間絶縁膜上に配置され前記第３接続部に接続された第３配線とを形成する工程、
を有し、
前記導電膜は、前記第１接続部および前記第２接続部から絶縁されている、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う方向において、前記導電膜は、前記第１半導体領域の端部よりも前記第１接続部に近い位置で終端している、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う方向において、前記導電膜は、前記第１配線の端部よりも前記第１接続部に近い位置で終端している、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１開口部と、前記第２開口部と、前記第１開口部および前記第２開口部のいずれよりも平面視の直径が小さい第３開口部とを形成し、
前記（ｆ）工程では、前記第１接続孔と、前記第２接続孔と、平面視において前記第３開口部の全体と重なる前記第３接続孔とを形成する、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記半導体基板の前記主面の面方位は、（１００）である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、基板上面に形成された２以上の半導体領域と、基板上の配線とを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面に形成され、互いに隣り合う半導体素子同士を電気的に分離する際、それらの半導体素子同士の間の半導体基板の主面に埋め込まれた絶縁膜を形成しないで分離を行う方法がある。すなわち、例えば、半導体素子同士の間の半導体基板の主面を、不純物を含まないノンドープの状態とする方法、または、それらの半導体素子を構成し、半導体基板の主面において互いに隣り合う第１導電型の半導体領域（電極）同士の間に、当該第１導電型とは異なる第２導電型の半導体領域若しくは第１導電型の半導体領域を形成する方法がある。
【０００３】
特許文献１（特開２００７−８１０４１号公報）には、基板上にコンタクト層を介して形成された配線層の上にシールド層を形成することで、寄生ＭＯＳトランジスタの動作を防止することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８１０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板の主面に形成された２つの半導体領域が寄生ＭＯＳＦＥＴのソース・ドレイン領域として働き、半導体基板上に層間絶縁膜を介して形成された配線が寄生ＭＯＳＦＥＴのゲート電極として働くことで、当該２つのソース・ドレイン領域の相互間に反転層が生じ、リーク電流が流れる問題がある。
【０００６】
これに対し、当該配線と同じ高さにメタルシールド膜を形成することで反転層の発生を防ごうとすると、配線レイアウトに制約が生じ、半導体装置の微細化が困難となる。また、上記特許文献１のように、配線層上にメタルシールド膜を形成しても、配線レイアウトに制約が生じ、かつ、製造コストが増大する問題が生じる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、素子間の半導体基板の主面と層間絶縁膜の上面との間にメタルシールド膜を形成するものである。
【００１０】
他の一実施の形態である半導体装置の製造方法は、素子間の半導体基板の主面と層間絶縁膜の上面との間にメタルシールド膜を形成するものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装の平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装の平面図である。
【図４】本発明の実施の形態１である半導体装置の平面図および断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の平面図である。
【図８】図７のＡ−Ａ線における断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の平面図である。
【図１１】図１０のＡ−Ａ線における断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】本発明の実施の形態２である半導体装置の断面図である。
【図１５】本発明の実施の形態２の変形例である半導体装置の断面図である。
【図１６】比較例である半導体装置を示す断面図である。
【図１７】比較例である半導体装置を示す断面図である。
【図１８】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
（実施の形態１）
＜半導体装置の構造＞
初めに、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態の半導体装置である半導体チップの構成を示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２は、図１のＡ−Ａ線における断面図である。図３は、本実施の形態の半導体装置を示す平面図である。図４は、本実施の形態の半導体装置を構成する素子の平面レイアウトと断面を併せて示す図である。図４では、図１に示すＰＮＰ型バイポーラトランジスタ、ＮＰＮ型バイポーラトランジスタ、および、抵抗素子のそれぞれを左から順に示している。
【００１６】
図１に示すように、本実施の形態の半導体チップＣＨＰは、半導体基板（半導体ウェハ）ＳＢ（図２参照）と、半導体基板に混載された容量素子ＣＡＰ、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥをそれぞれ複数備えている。容量素子ＣＡＰ、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥのそれぞれは半導体素子であり、これらの各種の半導体素子のそれぞれは、半導体基板上に複数並んで配置されている。半導体基板上において複数並んで配置された半導体素子同士は、互いに離間しており、互いに絶縁されている。
【００１７】
図２では、左側から順に、接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および給電領域ＳＥを示している。接続領域ＣＲ１、ＣＲ２のそれぞれは、半導体基板ＳＢの主面に形成された半導体領域（拡散領域）ＰＣにコレクタ電位を供給するコンタクトプラグ（接続部）ＣＰ１を、半導体領域ＰＣの上面に接続する領域である。素子間領域ＳＲは、互いに隣り合う半導体領域ＰＣ同士の間、つまり、互いに隣り合う半導体素子（例えばＰＮＰ型バイポーラトランジスタＢＴ１）同士の間の領域であって、半導体素子同士を電気的に分離する領域である。また、給電領域ＳＥは、半導体基板ＳＢ上に形成されたメタルシールド膜（金属膜、導電膜）ＭＳに電圧を供給するため、メタルシールド膜ＭＳに対してコンタクトプラグＣＰ２を接続する領域である。
【００１８】
図２に示すように、本実施の形態の半導体装置は、半導体基板ＳＢを有している。半導体基板ＳＢは、例えば不純物が殆ど導入されていないノンドープ（アンドープ）の単結晶シリコン基板である。また、半導体基板ＳＢは、単結晶シリコン基板と、単結晶シリコン層上に形成したエピタキシャル成長層を含む基板であってもよい。この場合、例えば単結晶シリコン基板はホウ素が導入されたｐ型基板であり、その上のエピタキシャル成長層は不純物を含まない層である。エピタキシャル成長層の有無に関わらず、半導体基板ＳＢの主面の面方位（結晶方位）は（１００）である。
【００１９】
ノンドープのシリコン基板とは、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態のシリコン基板を意味する。つまり、半導体基板ＳＢは、ｎ型でもなく、ｐ型でもない。すなわち、半導体基板ＳＢは、ｎ型の半導体でもなく、ｐ型の半導体でもない。また、基板上にエピタキシャル成長層を形成する場合、当該エピタキシャル成長層は、例えば意図的にドーピングを施さずに成長した層である。
【００２０】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。また、イントリンシック状態とは、電子濃度と正孔濃度がほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を指す。
【００２１】
なお、半導体基板ＳＢはノンドープのシリコン基板に限らず、下記の各半導体領域よりも不純物濃度が低いｐ型またはｎ型のシリコン基板であってもよい。また、半導体基板ＳＢがｐ型またはｎ型の導電型を示す場合、後述する半導体領域ＳＲ１の導電型は、半導体基板ＳＢの導電型と同じとする。
【００２２】
接続領域ＣＲ１の半導体基板ＳＢの主面には、半導体素子であるＰＮＰ型バイポーラトランジスタＢＴ１のコレクタ電極を構成するｐ型の半導体領域ＰＣが形成されている。同様に、接続領域ＣＲ２の半導体基板ＳＢの主面には、半導体素子であるＰＮＰ型バイポーラトランジスタＢＴ１のコレクタ電極を構成するｐ型の半導体領域ＰＣが形成されている。つまり、接続領域ＣＲ１、ＣＲ２のそれぞれは、半導体素子の形成領域である。接続領域ＣＲ１の半導体領域ＰＣを備えたＰＮＰ型バイポーラトランジスタＢＴ１と、接続領域ＣＲ２の半導体領域ＰＣを備えたＰＮＰ型バイポーラトランジスタＢＴ１とは、別々の半導体素子であり、素子間領域ＳＲにより互いに分離されている。つまり、接続領域ＣＲ１、ＣＲ２のそれぞれは半導体素子が形成された領域でもある。
【００２３】
素子間領域ＳＲは、接続領域ＣＲ１、ＣＲ２の間の領域であり、素子間領域ＳＲの半導体基板ＳＢの主面はノンドープの半導体層となっている。つまり、隣り合う半導体領域ＰＣ同士は、それらの間の素子間領域ＳＲにおけるノンドープの半導体基板ＳＢにより電気的に分離されている。給電領域ＳＥの半導体基板ＳＢの主面には、ｐ型の半導体領域（拡散領域）ＳＲ１が形成されている。
【００２４】
ここでは、素子間領域ＳＲにおいて、素子同士を分離するための絶縁膜からなる素子分離領域を形成していない。つまり、半導体基板の主面近傍に、ＳＴＩ（Shallow Trench Isolation）構造またはＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域は形成されていない。
【００２５】
言い換えれば、素子間領域ＳＲを挟んで形成された２つの半導体領域ＰＣのそれぞれの上面と、当該素子間領域ＳＲの半導体基板ＳＢの主面とは、略同一の面内に位置しており、当該２つの半導体領域ＰＣのうち、一方の半導体領域ＰＣの上面から、他方の半導体領域ＰＣの上面に亘って、半導体基板ＳＢの主面は平坦である。当該２つの半導体領域ＰＣ同士の間には酸化シリコン膜が形成されておらず、仮に酸化シリコン膜が形成されていたとしても、その酸化シリコン膜の底面の位置は各半導体領域ＰＣの下面の位置よりも高い。なお、素子間領域ＳＲの半導体基板ＳＢの主面には、半導体素子同士を分離するために、例えばｐ型の半導体領域が深い形成深さで形成されていてもよい。
【００２６】
半導体基板ＳＢの主面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、半導体基板ＳＢの主面上に順に形成された層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２からなる。ここで、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の間の一部の領域には、メタルシールド膜ＭＳが介在している。本実施の形態の主な特徴は、このように、層間絶縁膜ＩＬ内にメタルシールド膜ＭＳを形成することで、寄生ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に起因するリーク電流の発生を防ぐことにある。層間絶縁膜ＩＬ１の膜厚は、例えば１μｍであり、層間絶縁膜ＩＬ２の膜厚は、層間絶縁膜ＩＬ１の膜厚より小さい。ここでいう層間絶縁膜ＩＬ２の膜厚とは、層間絶縁膜ＩＬ１の上面から層間絶縁膜ＩＬ２の上面までの距離を指す。
【００２７】
層間絶縁膜ＩＬ１、ＩＬ２は、いずれも例えば酸化シリコン膜からなる。メタルシールド膜ＭＳの材料は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｗ（タングステン）またはＡｌ（アルミニウム）である。また、メタルシールド膜ＭＳは、それらの材料のうち、互いに異なる材料からなる導電膜同士を複数積層した膜により構成されていてもよい。例えば、メタルシールド膜ＭＳは、層間絶縁膜ＩＬ１上に順に形成されたチタン膜およびタングステン膜からなる積層膜により構成されていてもよい。メタルシールド膜ＭＳの膜厚は、例えば十数ｎｍ以上、１００ｎｍ以下である。具体的には、メタルシールド膜ＭＳは例えば２０ｎｍまたは３０ｎｍである。
【００２８】
層間絶縁膜ＩＬは、その上面から下面に亘ってコンタクトプラグＣＰ１、ＣＰ２が貫通する層であり、層間絶縁膜ＩＬ、メタルシールド膜ＭＳ、複数のコンタクトプラグＣＰ１およびコンタクトプラグＣＰ２は、コンタクト層を構成する。接続領域ＣＲ１のコンタクトプラグＣＰ１は、層間絶縁膜ＩＬの上面から下面に亘って貫通するコンタクトホール（接続孔）ＣＨ１内に埋め込まれている。接続領域ＣＲ２のコンタクトプラグＣＰ１は、層間絶縁膜ＩＬの上面から下面に亘って貫通するコンタクトホール（接続孔）ＣＨ１内に埋め込まれている。コンタクトプラグＣＰ２は、給電領域ＳＥの層間絶縁膜ＩＬの上面から下面に亘って貫通するコンタクトホール（接続孔）ＣＨ２内に埋め込まれている。
【００２９】
接続領域ＣＲ１のコンタクトプラグＣＰ１は、半導体領域ＰＣの上面に接続されている。同様に、接続領域ＣＲ２のコンタクトプラグＣＰ１は、半導体領域ＰＣの上面に接続されている。また、給電領域ＳＥのコンタクトプラグＣＰ２は、半導体領域ＰＣの上面に接続されている。コンタクトプラグＣＰ１、ＣＰ２のそれぞれの幅は数μｍ以上であり、例えば２０μｍである。
【００３０】
コンタクトプラグＣＰ１、ＣＰ２、コンタクトホールＣＨ１およびＣＨ２は、いずれも層間絶縁膜ＩＬ１、メタルシールド膜ＭＳおよび層間絶縁膜ＩＬ２を貫通している。コンタクトプラグＣＰ１は、メタルシールド膜ＭＳの開口部ＯＰ１内を貫通し、コンタクトプラグＣＰ２は、メタルシールド膜ＭＳの開口部ＯＰ２内を貫通している。コンタクトプラグＣＰ１はメタルシールド膜ＭＳに接していないが、コンタクトプラグＣＰ２はメタルシールド膜ＭＳに接している。つまり、コンタクトホールＣＨ１の側壁にメタルシールド膜ＭＳの表面は存在せず、コンタクトホールＣＨ２の側壁にはメタルシールド膜ＭＳの表面が存在する。コンタクトプラグＣＰ１とメタルシールド膜ＭＳとの間には、層間絶縁膜ＩＬ２が介在している。
【００３１】
層間絶縁膜ＩＬ上には、金属膜からなる配線Ｍ１、Ｍ２が形成されている。配線Ｍ１とコンタクトプラグＣＰ１とは、互いに接続されて一体となっている。つまり、配線Ｍ１とその直下のコンタクトプラグＣＰ１とは、１つの金属膜からなる。また、配線Ｍ２とコンタクトプラグＣＰ２とは、互いに接続されて一体となっている。つまり、配線Ｍ２とその直下のコンタクトプラグＣＰ２とは、１つの金属膜からなる。配線Ｍ１の全体または一部は、接続領域ＣＲ１、ＣＲ２のそれぞれに形成されており、配線Ｍ２の全体または一部は、給電領域ＳＥに形成されている。配線Ｍ１およびコンタクトプラグＣＰ１は、例えば主にＡＬ（アルミニウム）膜からなる導電膜により構成されている。
【００３２】
配線Ｍ１、Ｍ２、コンタクトプラグＣＰ１およびＣＰ２のそれぞれは、例えば、薄いバリア導電膜と、アルミニウム膜からなる主導電膜とを順に積層した積層膜からなる。バリア導電膜は、例えばＴｉ（チタン）膜、Ｔａ（タンタル）膜またはそれらの窒化膜などからなる。配線Ｍ１、Ｍ２のそれぞれの膜厚は、例えば１μｍである。
【００３３】
接続領域ＣＲ１の配線Ｍ１と接続領域ＣＲ２の配線Ｍ１とは、互いに異なる半導体素子に電圧を供給する導電膜であるため、互いに離間している。接続領域ＣＲ１の配線Ｍ１と接続領域ＣＲ２の配線Ｍ１との間の距離は、例えば１μｍより大きい。また、配線Ｍ１およびＭ２の相互間の距離も、例えば１μｍより大きい。隣り合う配線Ｍ１同士の間には、半導体基板ＳＢに電気的に接続された他の配線が形成されていることが考えられるが、配線Ｍ２のように半導体基板ＳＢに電気的に接続されていない配線は、隣り合う配線Ｍ１同士の間に配置されていない。
【００３４】
図３には、層間絶縁膜ＩＬ２、メタルシールド膜ＭＳ、コンタクトホールＣＨ１およびＣＨ２の平面レイアウトを示している。図３では、半導体基板、コンタクトプラグおよび配線の図示を省略し、層間絶縁膜ＩＬ２およびメタルシールド膜ＭＳのみを示している。ここでは、層間絶縁膜ＩＬ２に覆われたメタルシールド膜ＭＳの輪郭を破線で示している。図２は、図３のコンタクトホールＣＨ１、ＣＨ２を含む断面を示したものである。
【００３５】
図３に示すように、コンタクトホールＣＨ１、ＣＨ２、開口部ＯＰ１およびＯＰ２は、いずれも円形の平面レイアウトを有している。平面視において、開口部ＯＰ１はコンタクトホールＣＨ１の外側に位置し、開口部ＯＰ２はコンタクトホールＣＨ２の内側に位置する。このため、メタルシールド膜ＭＳの上面の一部、開口部ＯＰ２の側壁であるメタルシールド膜ＭＳの側壁、および、メタルシールド膜ＭＳの下面の一部は、コンタクトホールＣＨ２内に露出している。つまり、開口部ＯＰ２の直径は、開口部ＯＰ１、コンタクトホールＣＨ１およびＣＨ２のいずれの直径よりも小さい。
【００３６】
図２に示すように、コンタクトホールＣＨ２内で露出するメタルシールド膜ＭＳにコンタクトプラグＣＰ２が接することで、配線Ｍ２およびコンタクトプラグＣＰ２を介してメタルシールド膜ＭＳに電圧を供給することができる。メタルシールド膜ＭＳには、例えば０Ｖが印加される。また、ここではコンタクトプラグＣＰ２および半導体領域ＳＲ１を介して半導体基板ＳＢとメタルシールド膜ＭＳとが同電位となっている。
【００３７】
ここでは、メタルシールド膜ＭＳの電位を固定することができれば、反転層の発生および寄生ＭＯＳＦＥＴの動作（通電）を防ぐことができるのであり、メタルシールド膜ＭＳに印加する電圧の値は０Ｖである必要はなく、適宜変更が可能である。また、実施の形態２で説明するように、メタルシールド膜ＭＳと半導体基板ＳＢとは、同電位でなくてもよい。
【００３８】
本実施の形態の半導体装置は、半導体装置の使用状況に応じて半導体基板ＳＢの主面の電荷が変動することにより生じる反転層の発生を、メタルシールド膜ＭＳを形成することで防ぐものである。このため、メタルシールド膜ＭＳに印加する電圧は、ｎ型反転層およびｐ型反転層のいずれにも偏りがない０Ｖに固定されることが望ましい。ただし、半導体基板ＳＢの主面にｎ型反転層またはｐ型反転層のいずれかを作り分けることが可能な場合は、それぞれの反転層の発生防止に有利な電圧をメタルシールド膜ＭＳに印加することで、リーク電流発生の防止効果を高めることができる。
【００３９】
また、複数のメタルシールド膜ＭＳを形成し、それぞれのメタルシールド膜ＭＳに別々の電圧を印加してもよい。つまり、ｎ型反転層が形成されやすい領域と、ｐ型反転層が形成されやすい領域とで、それらの各領域のメタルシールド膜ＭＳに異なる電圧を印加することも可能である。
【００４０】
なお、層間絶縁膜ＩＬ１と同じ高さにおけるコンタクトホールＣＨ２の開口幅は、層間絶縁膜ＩＬ２と同じ高さにおけるコンタクトホールＣＨ２の開口幅よりも小さいことが考えられる。
【００４１】
また、コンタクトホールＣＨ１、ＣＨ２、開口部ＯＰ１およびＯＰ２のそれぞれの平面レイアウトは円形に限らず、楕円、正方形または長方形などであってもよい。以下の説明で用いる図４では、長方形または正方形の平面形状を有するコンタクトプラグを示している。図３に示す円形のコンタクトホールＣＨ１、ＣＨ２のそれぞれの直径は数μｍ以上である。コンタクトホールＣＨ１、ＣＨ２のそれぞれの直径は具体的には例えば２０μｍであり、開口部ＯＰ２の直径は例えば５μｍ〜１０μｍである。コンタクトホールＣＨ１の端部から開口部ＯＰ１までの最短距離（図２の距離ａ）は、例えば２００ｎｍ以上である。
【００４２】
図２に示すように、半導体基板ＳＢの主面に沿う方向（以下、単に横方向と呼ぶ場合がある）におけるメタルシールド膜ＭＳの端部とコンタクトプラグＣＰ１の端部との間の距離ａは、当該方向におけるコンタクトプラグＣＰ１の端部と半導体領域ＰＣの端部との間の距離ｂより小さい。つまり、横方向において、メタルシールド膜ＭＳは、半導体領域ＰＣの端部よりもコンタクトプラグＣＰ１に近い位置で終端している。すなわち、メタルシールド膜ＭＳの側壁、つまり開口部ＯＰ１の側壁は、当該開口部ＯＰ１に囲まれたコンタクトプラグＣＰ１に接続された半導体領域ＰＣの直上に位置しており、かつ、当該側壁は当該半導体領域ＰＣの端部の直上には位置していない。このため、ｂ＞ａ＞０の不等式が成り立つ。距離ｂの大きさは、例えば１μｍである。
【００４３】
言い換えれば、横方向において、所定の半導体領域ＰＣの直上の開口部ＯＰ１の側壁は、当該半導体領域ＰＣの端部に対し、当該半導体領域ＰＣの中心部側に位置しており、当該半導体領域ＰＣと隣り合う他の半導体領域ＰＣ側に位置してはいない。
【００４４】
また、横方向の距離ａは、当該方向におけるコンタクトプラグＣＰ１の端部と配線Ｍ１の端部との間の距離ｃより小さい。つまり、横方向において、メタルシールド膜ＭＳは、配線Ｍ１の端部よりもコンタクトプラグＣＰ１に近い位置で終端している。すなわち、メタルシールド膜ＭＳの側壁、つまり開口部ＯＰ１の側壁は、当該開口部ＯＰ１に囲まれたコンタクトプラグＣＰ１に接続された配線Ｍ１の直下に位置しており、かつ、当該側壁は当該配線Ｍ１の端部の直下には位置していない。このため、ｃ＞ａ＞０の不等式が成り立つ。また、距離ａは、配線Ｍ１同士の間の距離、および、配線Ｍ１と配線Ｍ２との間の距離のいずれよりも小さい。なお、ここでは、距離ａ〜ｃは、平面視で重なる位置で計測される同一方向の距離であるものとするが、距離ａ〜ｃは、平面視で互いに異なる位置における距離であってもよく、平面視で互いに異なる方向の距離であってもよい。
【００４５】
距離ａの大きさは、距離ｂの１／２以下であることが望ましい。つまり、距離ａの大きさは、例えば５００ｎｍ以下であることが望ましい。なぜならば、後述するように、メタルシールド膜ＭＳは素子間領域ＳＲの半導体基板ＳＢの主面に寄生ＭＯＳＦＥＴの反転層が形成されることを防ぐために設けられる導電膜であり、素子間領域ＳＲをより大きく覆うことで、効果的に寄生ＭＯＳＦＥＴによるリーク電流の発生を防ぐことができるためである。
【００４６】
距離ａの大きさは、例えば２００ｎｍ以上である。距離ａの大きさは極力小さい方が望ましいが、距離ａの下限は、主にフォトレジストパターンの形成に用いられる露光装置などの半導体装置の製造装置の精度により決まる。つまり、露光装置による露光位置を合わせる精度が高ければ、距離ａを縮小することができ、これにより、効果的にリーク電流の発生を防ぐことができる。
【００４７】
ただし、メタルシールド膜ＭＳの膜厚が大きい場合は、距離ａを縮小することが困難となり、逆に距離ａを拡大する必要がある。なぜならば、メタルシールド膜ＭＳの膜厚が例えば１μｍ以上の膜厚になると、メタルシールド膜ＭＳの加工精度が低くなり、また、メタルシールド膜ＭＳの開口部ＯＰ１の側壁がテーパーを有する形状となり、これらの理由でメタルシールド膜ＭＳの終端部をコンタクトプラグＣＰ１に近付けることが困難となるためである。
【００４８】
これに対し、メタルシールド膜ＭＳの膜厚が１００ｎｍ以下であれば、上記加工精度およびテーパーの存在に影響を殆ど受けずに、メタルシールド膜ＭＳの終端部をコンタクトプラグＣＰ１に近付けることができる。つまり、メタルシールド膜ＭＳの膜厚が１００ｎｍ以下であれば、距離ａの大きさはメタルシールド膜ＭＳの膜厚の大きさに関わらずほぼ一定になる。したがって、ここでは、リーク電流の発生を抑える観点から、メタルシールド膜ＭＳの膜厚を１μｍ未満、つまり、配線Ｍ１、Ｍ２よりも小さくする。また、望ましくは、メタルシールド膜ＭＳの膜厚を１００ｎｍ以下とする。
【００４９】
また、距離ａを距離ｃより小さく設定している主な理由は、以下のように２つある。１つ目の理由は、メタルシールド膜ＭＳの一部が配線Ｍ１に重なる程メタルシールド膜ＭＳをコンタクトプラグＣＰ１に接近させることで、上記のようにリーク電流の発生を防ぐ効果が得られることである。２つ目の理由は、メタルシールド膜ＭＳを配線Ｍ１、Ｍ２と同じ高さ、つまり層間絶縁膜ＩＬ２上に形成する場合に比べて、配線レイアウトの自由度が向上することにある。これにより、半導体装置の微細化が可能となる。
【００５０】
また、平面視においてコンタクトプラグＣＰ１（図２参照）を一定の間隔で囲むように開口部ＯＰ１を形成することで、メタルシールド膜ＭＳにより半導体基板ＳＢの主面を覆う面積を拡げることができる。したがって、より効率的に反転層の発生を防ぐことができる。
【００５１】
図４には、半導体基板ＳＢの上面近傍に形成された半導体素子の例であるＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥの平面図および断面図を示している。図の下側に示す各断面図は、図の上側に示す平面図のＢ−Ｂ線における断面図である。ただし、図４では、図を分かり易くするため、各部分の寸法を実際の半導体装置とは異なる寸法で示している箇所がある。したがって、図４に示した各部分のそれぞれの寸法の関係が、図２を用いて上述した説明と相反する場合がある。なお、図１に示す容量素子ＣＡＰは、半導体基板ＳＢの主面に形成された半導体領域からなる下部電極と、半導体基板上に絶縁膜を介して形成された金属膜からなる上部電極とを含む素子であるが、図示による説明は省略する。
【００５２】
図４に示すように、ＰＮＰ型バイポーラトランジスタＢＴ１は、半導体基板ＳＢの主面に形成されたベース電極であるｎ型の半導体領域ＮＢと、半導体基板ＳＢの主面に形成されたコレクタ電極であるｐ型の半導体領域ＰＣと、半導体基板ＳＢの主面に形成されたエミッタ電極であるｐ型の半導体領域ＰＥとを有している。また、半導体基板ＳＢの主面には、半導体領域ＮＢ、ＰＣおよびＰＥのいずれよりも形成深さが深く、半導体領域ＮＢよりも不純物濃度が低いｎ型の半導体領域ＮＷが、半導体領域ＮＢ、ＰＣおよびＰＥを覆うように形成されている。半導体領域ＮＷは半導体領域ＮＢに電気的に接続されており、半導体領域ＮＷの一部は、半導体基板ＳＢの主面において半導体領域ＰＣと半導体領域ＰＥとの間に位置している。
【００５３】
また、ＮＰＮ型バイポーラトランジスタＢＴ２は、半導体基板ＳＢの主面に形成されたコレクタ電極であるｎ型の半導体領域ＮＣと、半導体基板ＳＢの主面に形成されたベース電極であるｐ型の半導体領域ＰＢと、半導体基板ＳＢの主面に形成されたエミッタ電極であるｎ型の半導体領域ＮＥとを有している。半導体基板ＳＢ内において、半導体領域ＮＥは半導体領域ＰＢに覆われており、半導体基板ＳＢの主面において、半導体領域ＰＢの一部は半導体領域ＮＣと半導体領域ＮＥとの間に位置している。
【００５４】
なお、図示していないが、ＮＰＮ型バイポーラトランジスタＢＴ２が形成された半導体基板ＳＢの主面にも、半導体領域ＰＢ、ＮＥおよびＮＣを覆う不純物濃度の低いｎ型半導体領域が、半導体領域ＮＷと同様に形成されていてもよい。
【００５５】
抵抗素子ＲＥは、半導体基板ＳＢの主面に形成されたｐ型の半導体領域ＰＲにより構成されている。半導体領域ＰＲは半導体基板ＳＢの主面に沿う方向に延在しており、その両端の上面にはそれぞれコンタクトプラグＣＰ１が接続されている。上述したｎ型の半導体領域はいずれも、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））を導入した領域であり、上述したｐ型の半導体領域はいずれも、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を導入した領域である。
【００５６】
ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥのそれぞれが形成された半導体基板ＳＢの直上には、半導体基板ＳＢの主面上に順に形成された層間絶縁膜ＩＬ１、ＩＬ２により構成された層間絶縁膜ＩＬが形成されている。半導体基板ＳＢ上には、層間絶縁膜ＩＬを貫通する複数のコンタクトプラグＣＰ１が形成されており、各コンタクトプラグＣＰ１上には、配線Ｍ１が形成されている。
【００５７】
配線Ｍ１およびコンタクトプラグＣＰ１は一体となっており、例えば主にＡＬ（アルミニウム）膜からなる。半導体領域ＮＣ、ＮＥ、ＮＢ、ＰＣ、ＰＢおよびＰＥのそれぞれの上面には、コンタクトプラグＣＰ１が接続されている。半導体領域ＮＣ、ＮＥ、ＮＢ、ＰＢ、ＰＣ、ＰＲおよびＰＥのそれぞれの上面と、コンタクトプラグＣＰ１との間には、例えばＣｏＳｉ（コバルトシリサイド）などからなるシリサイド層が形成されていてもよい。同様に、図２に示す半導体領域ＳＲ１とコンタクトプラグＣＰ２との間にシリサイド層が形成されていてもよい。この場合、各半導体領域とコンタクトプラグとは直接接しておらず、シリサイド層を介して接続されている。これにより、各半導体領域とコンタクトプラグとは電気的に接続される。
【００５８】
ここで、ＰＮＰ型バイポーラトランジスタＢＴ１、ＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥのそれぞれの上の層間絶縁膜ＩＬ内には、メタルシールド膜ＭＳがコンタクトプラグＣＰ１の近傍を除いて形成されている。つまり、メタルシールド膜ＭＳは、コンタクトプラグＣＰ１の近傍を除き、平面視において、半導体チップＣＨＰ（図１参照）の全体に広がって形成されている。このように広い領域にメタルシールド膜ＭＳを形成することで、半導体チップＣＨＰの全体において漏れなくリーク電流の発生を防ぐことができる。
【００５９】
＜半導体装置の効果＞
以下に、本実施の形態の半導体装置の効果について、図１６〜図１８に示す比較例を用いて説明する。図１６〜図１８のそれぞれは比較例の半導体装置の断面図である。図１６〜図１８では、接続領域ＣＲ１、素子間領域ＳＲおよび接続領域ＣＲ２を示している。
【００６０】
図１６〜図１８に示す接続領域ＣＲ１、素子間領域ＳＲおよび接続領域ＣＲ２の構造は、半導体基板ＳＢ上の層間絶縁膜ＩＬ３が図２に示すような２層の層間絶縁膜ＩＬ１、ＩＬ２を積層した構造を有していない点、および、層間絶縁膜ＩＬ３内にメタルシールド膜ＭＳを有していない点で、本実施の形態の半導体装置と異なる。
【００６１】
図１６に示すように、半導体基板ＳＢの主面またはエピタキシャル成長層の主面に半導体素子（ＰＮＰ型バイポーラトランジスタＢＴ１）を複数形成し、素子間に絶縁膜からなる素子分離領域を形成しない場合、層間絶縁膜ＩＬ３上の配線Ｍ１がゲート電極として働き、寄生ＭＯＳＦＥＴが発生する場合がある。すなわち、例えば半導体基板ＳＢの主面に形成され、互いに異なる素子を構成する２つの半導体領域ＰＣが寄生ＭＯＳＦＥＴのソース・ドレイン領域として働く。
【００６２】
つまり、半導体基板ＳＢの主面において隣り合う半導体素子同士を、半導体基板ＳＢの主面に埋め込まれた絶縁膜を形成しないで電気的に分離しようとすると、層間絶縁膜ＩＬ３上の配線Ｍ１がゲート電極として機能し、層間絶縁膜ＩＬ３がゲート絶縁膜として機能することで、それらの半導体素子のそれぞれを構成する半導体領域ＰＣの相互間の半導体基板の主面に反転層が形成される。これにより、リーク電流が流れる。なお、反転層は、半導体装置の使用状況に応じて半導体基板ＳＢの主面の電荷が変動することにより生じる。このようにして寄生ＭＯＳＦＥＴが動作してリーク電流が流れることで、半導体装置の動作に異常が生じる。
【００６３】
また、素子間を分離するため、素子間の半導体基板の主面に分離用の半導体領域（図示しない）を形成することも考えられる。この場合においても、当該分離用の半導体領域と、素子を構成する半導体領域ＰＣとがソース・ドレイン領域として働き、寄生ＭＯＳＦＥＴにリーク電流が流れる場合がある。
【００６４】
なお、素子間領域ＳＲに配線Ｍ１が形成されていない場合、つまり、２つの半導体領域ＰＣの相互間の領域の直上に配線Ｍ１が形成されていない場合であっても、素子間領域ＳＲに隣り合う領域の配線Ｍ１に電圧が印加されることで、寄生ＭＯＳＦＥＴに電流が流れ得る。
【００６５】
これらの場合、半導体素子が正常に動作しなくなる問題、または、半導体素子に所望の電流を流すための消費電力が増大する問題などが生じる。このような問題は、半導体基板ＳＢの主面の面方位（結晶方位）が（１１１）である場合に比べ、当該面方位が（１００）である場合により顕著となる。なぜならば、面方位が（１１１）である場合に比べ、当該面方位が（１００）である場合の方が基板主面の界面準位が低く、これに起因して、半導体基板ＳＢの主面をチャネル領域として有する寄生ＭＯＳＦＥＴのしきい値電圧が低下するからである。
【００６６】
半導体ウェハの直径が例えば８インチであり比較的大きい場合、半導体基板ＳＢの主面の面方位が（１００）であるウェハを製造することが主流であり、面方位が（１１１）のウェハよりも面方位が（１００）のウェハの方が安価に製造することが可能である。このため、直径が大きく安価なウェハを用いる場合には半導体基板ＳＢの面方位が（１００）であることが考えられ、この場合は特に寄生ＭＯＳＦＥＴの発生を防ぐことが重要となる。
【００６７】
寄生ＭＯＳＦＥＴの発生を防ぐ方法として、メタルシールド膜を形成し、当該メタルシールド膜に電圧を印加することで電界を制御する方法がある。すなわち、半導体基板上のメタルシールド膜に印加する所定の電圧を固定することで、半導体装置の使用状況に応じて半導体基板ＳＢの主面の電荷が変動することを防ぐ。これにより、寄生ＭＯＳＦＥＴのしきい値電圧が低下することを防ぐことができるため、寄生ＭＯＳＦＥＴのチャネル領域となる素子間領域の半導体基板の主面に反転層が生じることを防ぐことができる。このように反転層の発生を防ぐことで、寄生ＭＯＳＦＥＴのソース領域とドレイン領域との間、つまり、素子間領域の半導体基板の主面に、リーク電流が流れることを防ぐことができる。
【００６８】
ここで、図１７に示す比較例の半導体装置のように、層間絶縁膜ＩＬ３上において、配線Ｍ１と並ぶようにメタルシールド膜ＭＳ１を形成することが考えられる。図１７に示すメタルシールド膜ＭＳ１は、配線Ｍ１と同様にコンタクト層を構成する層間絶縁膜ＩＬ３の上面に接して形成されている。この場合、メタルシールド膜ＭＳ１は、例えば、配線Ｍ１と同層の膜であることが考えられる。つまり、比較例の半導体装置の製造工程において、コンタクトホールＣＨ１の形成後に半導体基板ＳＢ上に１つの導電膜を形成し、当該導電膜を加工することで配線Ｍ１、コンタクトプラグＣＰ１およびメタルシールド膜ＭＳ１を形成することが考えられる。メタルシールド膜ＭＳ１は各半導体素子とは異なる電圧が印加される導電膜であるため、配線Ｍ１とは分離している。
【００６９】
この場合、層間絶縁膜ＩＬ３上において様々な方向に延在する配線Ｍ１を避けるように配置する必要があるため、寄生ＭＯＳＦＥＴに起因するリーク電流が流れ得る箇所を覆うようにメタルシールド膜ＭＳ１を配置することが困難となる。つまり、平面視におけるメタルシールド膜ＭＳ１の面積を拡げることができず、当該比較例ではリーク電流の発生を効果的に防ぐことができない。また、メタルシールド膜ＭＳ１を配置するために、隣り合う配線Ｍ１同士の間隔を増大させる必要があるため、配線Ｍ１のレイアウトに制約が生じる。これに伴い、配線Ｍ１の直下にコンタクトプラグＣＰ１を介して形成される半導体素子の間隔を拡げる必要が生じることから、半導体装置の微細化が妨げられる問題が生じる。
【００７０】
また、図１８に示す比較例の半導体装置のように、層間絶縁膜ＩＬ３上および配線Ｍ１上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４上にメタルシールド膜ＭＳ２を形成することが考えられる。層間絶縁膜ＩＬ４は例えば酸化シリコン膜からなる。この場合、配線Ｍ１のレイアウトは制約されず、隣り合う配線Ｍ１を最短距離で接近させることができるため、図１７を用いて上述したような配線Ｍ１および半導体素子のレイアウトに制約が生じることを防ぐことができる。また、配線Ｍ１が存在しない領域にメタルシールド膜ＭＳ２を形成するため、半導体チップの全体に満遍なくメタルシールド膜ＭＳ２を拡げて形成することができるようにも思える。
【００７１】
しかし、配線Ｍ１および層間絶縁膜ＩＬ４を含む第１配線層上の領域は、配線Ｍ１にビアを介して電気的に接続された配線を含む第２配線層を形成する領域であり、メタルシールド膜ＭＳが第２配線層の配線と横方向において並んで形成されるとすれば、当該配線のレイアウトに制約が生じる。したがって、半導体装置の微細化が困難となり、さらに、メタルシールド膜ＭＳ２を半導体チップの全体に拡げて形成することができないため、効果的にリーク電流の発生を防ぐことができない。
【００７２】
また、メタルシールド膜ＭＳ２は、寄生ＭＯＳＦＥＴのゲート電極として機能する配線Ｍ１より上に位置するため、メタルシールド膜ＭＳ２に所定の電圧を印加しても、効果的に電界を制御し、反転層の形成を防ぐことが難しい。
【００７３】
そこで、本実施の形態の半導体装置では、図２に示すように、半導体基板ＳＢに接続されたコンタクトプラグＣＰ１を含むコンタクト層を構成する層間絶縁膜ＩＬ内に、メタルシールド膜ＭＳを形成している。つまり、寄生ＭＯＳＦＥＴのゲート電極として機能する配線Ｍ１と、寄生ＭＯＳＦＥＴの反転層が形成され得る素子間領域ＳＲの半導体基板ＳＢの主面との間にメタルシールド膜ＭＳを形成している。このため、メタルシールド膜を配線Ｍ１と同じ高さに形成する場合（図１７参照）、および、メタルシールド膜を配線Ｍ１より上に形成する場合（図１８参照）に比べて、メタルシールド膜ＭＳの電圧を所定の値に固定することにより、電界を制御し、素子間領域ＳＲの半導体基板ＳＢの主面に反転層が形成されることを容易に防ぐことができる。
【００７４】
ここでは、図２に示すように、距離ａが距離ｂおよび距離ｃよりも小さくなるようにメタルシールド膜ＭＳをコンタクトプラグＣＰ１に接近させて形成することで、メタルシールド膜ＭＳにより半導体基板ＳＢの主面を覆う領域を拡大することができる。よって、より効果的に反転層の発生を防ぐことができ、リーク電流の発生を抑えることができる。ここでは、平面視において、素子間領域ＳＲの半導体基板ＳＢの主面の全体、つまり、隣り合う２つの半導体領域ＰＣ同士の相互間の半導体基板ＳＢの主面の全体を、メタルシールド膜ＭＳが覆っている。これにより、反転層の発生を効果的に防ぐことができる。
【００７５】
また、本実施の形態では、図１７に示す比較例とは異なり、配線Ｍ１、Ｍ２が存在しない高さの位置にメタルシールド膜ＭＳを形成しているため、コンタクトプラグＣＰ１、ＣＰ２が形成されている領域の近傍を除き、半導体チップの全体に満遍なくメタルシールド膜ＭＳを拡げて形成することができる。
【００７６】
コンタクトプラグＣＰ１は、平面視において長方形のレイアウトを有している場合があるが、コンタクト層上の配線のように横方向に長く延在することはない。また、配線Ｍ１は素子間領域ＳＲ上を跨ぐように配置される場合が多いが、所定のコンタクトプラグＣＰ１は、互いに電気的に分離された複数の半導体素子のそれぞれの上を跨ぐように配置されることは少ない。
【００７７】
このため、コンタクトプラグＣＰ１の存在に起因して、コンタクトプラグＣＰ１と同じ高さに形成されたメタルシールド膜ＭＳにより素子間領域ＳＲの半導体基板ＳＢの主面の被覆性が低下することは、図１７の比較例のようにメタルシールド膜ＭＳ１を配線Ｍ１と並べて形成する場合に比べて少ない。よって、半導体基板ＳＢの主面と配線Ｍ１との間にメタルシールド膜ＭＳを形成することで、半導体チップの全体の広い領域にメタルシールド膜ＭＳを形成することができるため、半導体チップの全体において漏れなくリーク電流の発生を防ぐことができる。
【００７８】
また、本実施の形態では、層間絶縁膜ＩＬ上の配線Ｍ１、または、配線Ｍ１上の他の配線と同じ高さにメタルシールド膜ＭＳを形成せず、コンタクト層内にメタルシールド膜ＭＳを形成しているため、コンタクト層上の配線Ｍ１などのレイアウトに制約が生じることを防ぐことができる。よって、図１７および図１８に示す比較例に比べ、各配線および半導体素子を密に形成することができるため、半導体装置の微細化が容易となる。よって、半導体装置の性能が向上する。
【００７９】
寄生ＭＯＳＦＥＴの動作により生じるリーク電流は、半導体基板ＳＢの主面の面方位が（１１１）の場合よりも（１００）の場合に大きくなるため、本実施の形態の半導体装置の効果は、当該面方位が（１００）の場合に、より効果的に得られる。
【００８０】
リーク電流の発生を防ぐこと、つまり、素子間リークマージンを増大させることにより、例えば、素子に供給する電圧の増大が可能となり、半導体装置の耐圧を高めることができる。また、素子間リークマージンを増大させることにより、半導体領域ＰＣ同士の間隔、すなわち半導体素子同士の間隔を縮小することによる半導体装置の微細化が可能となる。よって、半導体装置の性能が向上する。
【００８１】
また、ここでは、配線を構成する膜とは異なる導電膜を用いてメタルシールド膜ＭＳを形成しており、メタルシールド膜ＭＳを配線Ｍ１、Ｍ２よりも薄く形成することができる。このため、メタルシールド膜ＭＳ上に形成する層間絶縁膜ＩＬ２などの上面に段差（凹凸）が生じることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００８２】
＜半導体装置の製造方法＞
以下に、図５〜図１３を用いて、本実施の形態の半導体装置の製造方法について説明する。図５、図６、図８、図９、図１１〜図１３は、本実施の形態の半導体装置の製造工程中の断面図である。図７および図１０は、本実施の形態の半導体装置の製造工程中の平面図である。図８は、図７のＡ−Ａ線における断面図である。図１１は、図１０のＡ−Ａ線における断面図である。図５、図６、図８、図９、図１１〜図１３では、図２と同様に、左側から順に接続領域ＣＲ１、素子間領域ＳＲ、接続領域ＣＲ２および給電領域ＳＥを示している。
【００８３】
まず、図５に示すように、単結晶シリコンからなる半導体基板ＳＢを用意する。半導体基板ＳＢは、主面および主面の反対側の裏面を有し、当該主面の面方位は（１００）である。半導体基板ＳＢは、ノンドープの単結晶シリコンからなる。
【００８４】
続いて、接続領域ＣＲ１、ＣＲ２のそれぞれの半導体基板ＳＢの主面に、フォトリソグラフィ技術およびイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで、ｐ型の半導体領域である半導体領域ＰＣを複数形成する。また、給電領域ＳＥの半導体基板ＳＢの主面に、フォトリソグラフィ技術およびイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで、ｐ型の半導体領域ＳＲ１を形成する。また、ここでは他の領域にも選択的にイオン注入を行うことで、図４に示す半導体領域ＮＣ、ＮＥ、ＮＢ、ＰＢ、ＰＥ、ＰＲおよびＮＷを形成する。これにより、ＰＮＰ型バイポーラトランジスタＢＴ１、並びに、図４に示すＮＰＮ型バイポーラトランジスタＢＴ２および抵抗素子ＲＥを形成する。
【００８５】
次に、図６に示すように、半導体基板ＳＢの主面の主面上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。続いて、層間絶縁膜ＩＬ１上にメタルシールド膜（金属膜、導電膜）ＭＳを形成する。層間絶縁膜ＩＬ１は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができ、その膜厚は例えば１μｍである。メタルシールド膜ＭＳは、例えばスパッタリング法により形成することができる。層間絶縁膜ＩＬ１は、例えばＬＰ−ＰＴＥＯＳ（Low Pressure-Plasma Tetra Ethyl Ortho Silicate）膜からなる。
【００８６】
メタルシールド膜ＭＳは、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｗ（タングステン）またはＡｌ（アルミニウム）からなる。また、メタルシールド膜ＭＳは、それらの材料のうち、互いに異なる材料からなる導電膜同士を複数積層した膜により構成されていてもよい。例えば、メタルシールド膜ＭＳは、層間絶縁膜ＩＬ１上に順に形成されたチタン膜およびタングステン膜からなる積層膜により構成されていてもよい。メタルシールド膜ＭＳの膜厚は、例えば十数ｎｍ以上、１００ｎｍ以下である。具体的には、メタルシールド膜ＭＳは例えば２０ｎｍまたは３０ｎｍである。
【００８７】
次に、図７および図８に示すように、フォトリソグラフィ技術およびエッチング法を用いることで、メタルシールド膜ＭＳの一部を除去し、層間絶縁膜ＩＬ１の上面を露出させる。このエッチング工程は、ウェットエッチング法により行う。このエッチング工程により、平面視において円形の形状を有する開口部ＯＰ１を、接続領域ＣＲ１、ＣＲ２のそれぞれに形成する。また、このエッチング工程により、平面視において円形の形状を有する開口部ＯＰ２を、給電領域ＳＥに形成する。開口部ＯＰ１の直径は例えば数μｍ以上である。開口部ＯＰ２の直径は例えば５μｍ〜１０μｍである。
【００８８】
ここでは、図８に示すように、開口部ＯＰ１の側壁、つまり、接続領域ＣＲ１、ＣＲ２のメタルシールド膜ＭＳの終端部の側壁は、半導体領域ＰＣの直上に位置している。つまり、開口部ＯＰ１の全体は、半導体領域ＰＣの直上に位置している。言い換えれば、横方向において、所定の半導体領域ＰＣの直上の開口部ＯＰ１の側壁は、当該半導体領域ＰＣの端部に対し、当該半導体領域ＰＣの中心部側に位置しており、当該半導体領域ＰＣと隣り合う他の半導体領域ＰＣ側に位置してはいない。
【００８９】
次に、図９に示すように、層間絶縁膜ＩＬ１上およびメタルシールド膜ＭＳ上に、メタルシールド膜ＭＳの上面および側壁を覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ１の上面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜ＩＬ１は、例えばＬＰ−ＰＴＥＯＳ膜からなり、その膜厚は層間絶縁膜ＩＬ１の膜厚よりも小さい。層間絶縁膜ＩＬ１、ＩＬ２からなる積層膜は、層間絶縁膜ＩＬを構成する。
【００９０】
これにより、開口部ＯＰ１、ＯＰ２のそれぞれの内部は、層間絶縁膜ＩＬ２により完全に埋め込まれる。
【００９１】
次に、図１０および図１１に示すように、フォトリソグラフィ技術およびエッチング法を用いて、接続領域ＣＲ１、ＣＲ２のそれぞれにおいて、層間絶縁膜ＩＬを貫通するコンタクトホールＣＨ１を形成し、給電領域ＳＥにおいて、層間絶縁膜ＩＬを貫通するコンタクトホールＣＨ２を形成する。
【００９２】
接続領域ＣＲ１、ＣＲ２のそれぞれのコンタクトホールＣＨ１は、いずれも半導体領域ＰＣの直上に形成されており、各コンタクトホールＣＨ１の底部では半導体領域ＰＣの上面が層間絶縁膜ＩＬから露出している。また、給電領域ＳＥのコンタクトホールＣＨ２は半導体領域ＳＲ１の直上に形成されており、コンタクトホールＣＨ２の底部では半導体領域ＳＲ１の上面が層間絶縁膜ＩＬから露出している。層間絶縁膜ＩＬ２の上面と同じ高さにおけるコンタクトホールＣＨ１、ＣＨ２のそれぞれの直径、つまり、コンタクトホールＣＨ１、ＣＨ２のそれぞれの最上部の直径は、互いに同じ大きさである。
【００９３】
ここで、平面視において、コンタクトホールＣＨ１は開口部ＯＰ１の内側に形成し、コンタクトホールＣＨ１は開口部ＯＰ１の側壁から完全に離間して形成する。コンタクトホールＣＨ１の直径は数μｍ以上だが、当該直径は開口部ＯＰ１の直径よりも小さい。コンタクトホールＣＨ１の直径は、開口部ＯＰ１の直径よりも、例えば４００ｎｍ以上小さい。このため、コンタクトホールＣＨ１の側壁にメタルシールド膜ＭＳは露出していない。つまり、コンタクトホールＣＨ１とメタルシールド膜ＭＳとは互いに離間しており、コンタクトホールＣＨ１とメタルシールド膜ＭＳとの間には層間絶縁膜ＩＬ２が介在している。なお、コンタクトホールＣＨ１が平面視において延在する形状を有する場合には、これに合わせて開口部ＯＰ１も延在させる。
【００９４】
また、コンタクトホールＣＨ２は、平面視において開口部ＯＰ２の全体と重なるように形成する。コンタクトホールＣＨ２の直径は開口部ＯＰ２の直径より大きいため、開口部ＯＰ２の全体は、平面視においてコンタクトホールＣＨ２の内側に位置している。したがって、開口部ＯＰ２に隣接するメタルシールド膜ＭＳの端部の上面、側壁および下面は、コンタクトホールＣＨ２内において露出している。つまり、メタルシールド膜ＭＳの端部は、コンタクトホールＣＨ２内において層間絶縁膜ＩＬの側壁から庇状に突出している。
【００９５】
次に、図１２に示すように、半導体基板ＳＢの主面全面上に、例えばスパッタリング法などを用いて金属膜（導電膜）ＭＦを形成する。金属膜ＭＦは、例えば主にＡｌ（アルミニウム）膜からなる。金属膜ＭＦは、例えば、薄いバリア導電膜と、アルミニウム膜からなる主導電膜とを順に積層した積層膜からなり、バリア導電膜は、例えばＴｉ（チタン）膜、Ｔａ（タンタル）膜またはそれらの窒化膜などからなり、主導体膜は例えばアルミニウム膜からなる。金属膜ＭＦは、コンタクトホールＣＨ１、ＣＨ２および開口部ＯＰ２のそれぞれの内部を完全に埋込んでいる。また、金属膜ＭＦは、層間絶縁膜ＩＬの上面を覆っている。
【００９６】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、金属膜ＭＦを加工し、これにより、コンタクトホールＣＨ１内の金属膜ＭＦからなるコンタクトプラグ（接続部）ＣＰ１と、コンタクトホールＣＨ２内の金属膜ＭＦからなるコンタクトプラグ（接続部）ＣＰ２と、層間絶縁膜ＩＬ上の金属膜ＭＦからなる配線Ｍ１、Ｍ２とを形成する。ここでは、金属膜ＭＦの一部を除去することにより、層間絶縁膜ＩＬの上面を露出させることで、相互に分離する複数の配線Ｍ１と配線Ｍ２とを形成する。コンタクトプラグＣＰ１と配線Ｍ１とは互いに接続されており、コンタクトプラグＣＰ２と配線Ｍ２とは互いに接続されている。
【００９７】
コンタクトプラグＣＰ１は、半導体領域ＰＣに接続されている。また、コンタクトプラグＣＰ２は、半導体領域ＳＲ１に接続されている。また、接続領域ＣＲ１、ＣＲ２において、メタルシールド膜ＭＳは層間絶縁膜ＩＬ２に覆われており、コンタクトホールＣＨ１の側壁に露出していないため、コンタクトプラグＣＰ１とメタルシールド膜ＭＳとは互いに離間しており、層間絶縁膜ＩＬ２を介して互いに絶縁されている。これに対し、コンタクトプラグＣＰ２は、コンタクトホールＣＨ２内に露出するメタルシールド膜ＭＳの上面、側壁および底面に接しているため、コンタクトプラグＣＰ２はメタルシールド膜ＭＳに電気的に接続されている。
【００９８】
ここで、横方向において、配線Ｍ１は、当該配線Ｍ１の直下のコンタクトプラグＣＰ１の側壁に対向する開口部ＯＰ１の側壁よりも、当該コンタクトプラグＣＰ１から離れた位置で終端している。つまり、平面視において、開口部ＯＰ１の全体は配線Ｍ１の直下に位置している。よって、開口部ＯＰ１に隣接して開口部ＯＰ１を囲むメタルシールド膜ＭＳの端部の全体は、配線Ｍ１、および、当該配線Ｍ１の直下の半導体領域ＰＣのそれぞれと平面視において重なっている。
【００９９】
また、平面視において、開口部ＯＰ２の全体は配線Ｍ２の直下に位置している。よって、開口部ＯＰ２に隣接して開口部ＯＰ２を囲むメタルシールド膜ＭＳの端部の全体は、配線Ｍ２、および、当該配線Ｍ２の直下の半導体領域ＳＲ１のそれぞれと平面視において重なっている。コンタクトプラグＣＰ１、ＣＰ２、メタルシールド膜ＭＳおよび層間絶縁膜ＩＬは、コンタクト層を構成する。
【０１００】
以上の工程により、本実施の形態の半導体装置が略完成する。
【０１０１】
＜半導体装置の製造方法の効果＞
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１０２】
本実施の形態の半導体装置の製造方法では、図１〜図４を用いて説明した半導体装置を製造することができるため、図１６〜図１８に示す比較例の半導体装置を用いて上述した本実施の形態の半導体装置と同様の効果を得ることができる。
【０１０３】
すなわち、半導体基板ＳＢに接続されたコンタクトプラグＣＰ１を含むコンタクト層を構成する層間絶縁膜ＩＬ内に、メタルシールド膜ＭＳを形成している。このため、メタルシールド膜を配線Ｍ１と同じ高さに形成する場合（図１７参照）、および、メタルシールド膜を配線Ｍ１より上に形成する場合（図１８参照）に比べて、メタルシールド膜ＭＳの電圧を所定の値に固定することにより、電界を制御し、素子間領域ＳＲの半導体基板ＳＢの主面に反転層が形成されることを容易に防ぐことができる。
【０１０４】
また、本実施の形態では、図１７に示す比較例とは異なり、配線Ｍ１、Ｍ２が存在しない高さの位置にメタルシールド膜ＭＳを形成している。よって、配線Ｍ１などのレイアウトを制約することなく、コンタクトプラグＣＰ１、ＣＰ２が形成されている領域の近傍を除き、半導体チップの全体に満遍なくメタルシールド膜ＭＳを拡げて形成することができる。よって、図１７および図１８に示す比較例に比べ、各配線および半導体素子を密に形成することができるため、半導体装置の微細化を妨げることなく、リーク電流の発生を防ぐことができる。よって、半導体装置の性能が向上する。
【０１０５】
寄生ＭＯＳＦＥＴの動作により生じるリーク電流は、半導体基板ＳＢの主面の面方位が（１１１）の場合よりも（１００）の場合に大きくなるため、本実施の形態の半導体装置の効果は、当該面方位が（１００）の場合に、より効果的に得られる。
【０１０６】
リーク電流の発生を防ぐこと、つまり、素子間リークマージンを増大させることにより、例えば、素子に供給する電圧の増大が可能となり、半導体装置の耐圧を高めることができる。また、素子間リークマージンを増大させることにより、半導体領域ＰＣ同士の間隔、すなわち半導体素子同士の間隔を縮小することによる半導体装置の微細化が可能となる。よって、半導体装置の性能が向上する。
【０１０７】
また、ここでは、配線を構成する膜とは異なる導電膜を用いてメタルシールド膜ＭＳを形成しており、メタルシールド膜ＭＳを配線Ｍ１、Ｍ２よりも薄く形成することができる。このため、例えば図１８を用いて説明した比較例よりもメタルシールド膜ＭＳの加工が容易であるため、半導体装置の製造コストを抑えることができる。メタルシールド膜ＭＳ上に形成する層間絶縁膜ＩＬ２などの上面に段差（凹凸）が生じることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１０８】
また、図１７および図１８に示す比較例では、配線と同じ高さの位置にメタルシールド膜を形成しているため、メタルシールド膜を備えていない半導体装置に対し設計変更を行って、当該メタルシールド膜を有する半導体装置を新たに設計する場合、配線の大幅なレイアウト変更が必要となり、半導体装置の製造コストが増大する問題が生じる。これに対し、本実施の形態では、コンタクト層を構成する層間絶縁膜ＩＬ内において、隣り合うコンタクトプラグＣＰ１、ＣＰ２の相互間にメタルシールド膜ＭＳを形成している。このため、配線Ｍ１などのレイアウトを変更する必要がなく、メタルシールド膜ＭＳを備えた半導体装置を新たに設計する際に、従来の配線レイアウトを殆どそのまま用いることができるため、半導体装置の製造コストの増大を防ぐことができる。
【０１０９】
（実施の形態２）
前記実施の形態１では、図１〜図１３を用いて、配線Ｍ２が半導体基板ＳＢ主面まで達している場合の半導体装置について説明したが、配線Ｍ２の底部は、層間絶縁膜ＩＬ１の途中深さ、または、メタルシールド膜ＭＳの上面で終端していてもよい。
【０１１０】
以下に、図１４を用いて、本実施の形態２の半導体装置およびその製造方法について説明する。図１４は、本実施の形態の半導体装置を示す断面図である。図１４には、図２と同じ位置における断面を示している。
【０１１１】
図１４に示すように、本実施の形態の半導体装置は、メタルシールド膜ＭＳに開口部ＯＰ２が形成されておらず、コンタクトプラグＣＰ２がメタルシールド膜ＭＳおよび層間絶縁膜ＩＬ１を貫通していない点で、前記実施の形態１と異なる。また、給電領域ＳＥの半導体基板ＳＢの上面に半導体領域ＳＲ１は形成されていない。
【０１１２】
コンタクトプラグＣＰ２は層間絶縁膜ＩＬ２を貫通しており、コンタクトプラグＣＰ２の底面の全体は、メタルシールド膜ＭＳの上面に接続されている。このように、コンタクトプラグＣＰ２がメタルシールド膜ＭＳを貫通していなくても、配線Ｍ２およびコンタクトプラグＣＰ２を介して、メタルシールド膜ＭＳに電圧を供給することができる。メタルシールド膜ＭＳの電位を固定することでリーク電流の発生を防ぐことができ、前記実施の形態と同様の効果を得ることができる。
【０１１３】
このような半導体装置を製造する場合には、図７および図８を用いて説明した製造工程において、開口部ＯＰ２を設けなければよい。これにより、図１１を用いて説明した工程では、コンタクトホールＣＨ２を形成するためのエッチングがメタルシールド膜ＭＳの上面で止まるため、給電領域ＳＥにおいてメタルシールド膜ＭＳおよび層間絶縁膜ＩＬ１を貫通する接続孔は形成されない。
【０１１４】
＜変形例＞
次に、本実施の形態２の変形例について、図１５を用いて説明する。図１５は、本実施の形態の変形例である半導体装置の断面図である。図１５には、図２と同じ位置における断面を示している。
【０１１５】
本変形例の半導体装置は、図１５に示すように、メタルシールド膜ＭＳが開口部ＯＰ２を有しているが、前記実施の形態１とは異なり、コンタクトホールＣＨ２およびコンタクトプラグＣＰ２は、層間絶縁膜ＩＬ１を貫通していない。すなわち、コンタクトホールＣＨ２およびコンタクトプラグＣＰ２は、層間絶縁膜ＩＬ２の上面から、層間絶縁膜ＩＬ１の途中深さまで達しているが、半導体基板ＳＢの主面には達していない。なお、図１５には半導体領域ＳＲ１を示しているが、半導体領域ＳＲ１は形成されていなくてもよい。
【０１１６】
つまり、本変形例と前記実施の形態１との違いは、コンタクトホールＣＨ２およびコンタクトプラグＣＰ２の底面が層間絶縁膜ＩＬ１の途中深さに位置している点のみである。このように、コンタクトプラグＣＰ２が半導体基板ＳＢに接続されていなくても、コンタクトプラグＣＰ２を介してメタルシールド膜ＭＳの電位を固定することができるため、本変形例では、前記実施の形態１と同様の効果を得ることができる。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１８】
ＢＴ１    ＰＮＰ型バイポーラトランジスタ
ＣＰ１、ＣＰ２    コンタクトプラグ
ＣＲ１、ＣＲ２    接続領域
ＩＬ、ＩＬ１〜ＩＬ４    層間絶縁膜
Ｍ１    配線
ＭＳ    メタルシールド膜
ＰＣ、ＳＲ１    半導体領域
ＳＢ    半導体基板
ＳＥ    給電領域
ＳＲ    素子間領域
【図１】
2018049922.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2018049922.tif 000017
【図１６】
2018049922.tif 000018
【図１７】
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【図１８】
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