(57)【要約】      （修正有）【課題】フレキシブルアーキテクチャを有する物理的トランシーバを提供する。【解決手段】装置は、複数のビットを有する多項式レジスタ５１０、第１のバス、第２のバス及び第１のバスと第２のバスと多項式レジスタ５１０とに結合されるトランシーバ４０６及びレシーバ４０８を含む。多項式レジスタ５１０は、ユーザー定義された多項式をストアするトランシーバ４０６及びレシーバ４０８は、ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス（ＰＲＢＳ）生成器５０４と、ユーザー定義された多項式を用いて第２の信号から、デスクランブルされた信号を生成するように構成されるＰＲＢＳチェッカー５０８とを含む。【選択図】図６
2018160907.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
複数のビットを有する多項式（ｐｏｌｙｎｏｍｉａｌ）レジスタであって、ユーザー定義された多項式をストアするように構成される、前記多項式レジスタ、
第１のバス、
第２のバス、
前記第１のバス、前記第２のバス、及び前記多項式レジスタに結合されるトランシーバ、
を含み、
前記トランシーバが、
前記ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス（ＰＲＢＳ）生成器と、
前記ユーザー定義された多項式を用いて第２の信号から、デスクランブルされた信号を生成するように構成されるＰＲＢＳチェッカーと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記第１のバスが更に第１の入力バス及び第２の入力バスを含み、前記第２のバスが更に第１の出力バス及び第２の出力バスを含み、前記ＰＲＢＳ生成器が前記第１の出力バスに結合され、前記ＰＲＢＳチェッカーが前記第２の入力バスに結合される、装置。
【請求項３】
請求項２に記載の装置であって、
前記第１の入力バスが、プログラム可能な幅を有する、装置。
【請求項４】
請求項２に記載の装置であって、
前記ＰＲＢＳチェッカーが更に、
前記ユーザー定義された多項式に対応する第１のマトリックスを含むように構成される第１のマトリックス回路、
前記ユーザー定義された多項式に対応する第１のマトリックスを含むように構成される第２のマトリックス回路、
前記第２のマトリックス回路に結合され、前記エンコーダ及び前記第２の入力バスのそれぞれに結合される、第１の乗算器、
前記第２の入力バスに結合されるデータレジスタ、
前記第１のマトリックス回路及び前記データレジスタに結合される第２の乗算器、
前記第１及び第２の乗算器に結合されるＸＯＲ回路、及び
前記ＸＯＲ回路に結合される誤差カウンタ、
を含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記データレジスタが更に第１のデータレジスタを含み、前記ＰＲＢＳ生成器が更に、
前記ユーザー定義された多項式に対応する第３のマトリックスを含むように構成される第３のマトリックス回路、
前記第３のマトリックス回路に結合される第３の乗算器、
前記第３の乗算器に結合され、シードを受信するように構成される、第１のマルチプレクサ、
前記第１のマルチプレクサ及び前記第２のデータレジスタに結合される第２のデータレジスタ、
を含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記トランシーバが更に、前記ＰＢＲＳ生成器及び前記ＰＲＢＳチェッカーに結合される検出器を含む、装置。
【請求項７】
請求項５に記載の装置であって、
前記多項式レジスタが３２ビットを有する、装置。
【請求項８】
装置であって、
媒体アクセス制御（ＭＡＣ）回路、
前記ＭＡＣ回路に結合されるインタフェース、及び
物理的トランシーバ（ＰＨＹ）、
を含み、
前記物理的トランシーバ（ＰＨＹ）が、
複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される、前記多項式レジスタと、
前記インタフェースに結合される第１のバスと、
第２のバスと、
前記第１のバス、前記第２のバス、及び前記多項式レジスタに結合されるトランシーバと、
を有し、
前記トランシーバが、
前記ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス（ＰＲＢＳ）生成器と、
前記ユーザー定義された多項式を用いて第２の信号から、デスクランブルされた信号を生成するように構成されるＰＲＢＳチェッカーと、
を含む、装置。
【請求項９】
請求項８に記載の装置であって、
前記第１のバスが、プログラム可能な幅を有する、装置。
【請求項１０】
請求項９に記載の装置であって、
前記ＰＲＢＳチェッカーが更に、
前記ユーザー定義された多項式に対応する第１のマトリックスを含むように構成される第１のマトリックス回路、
前記ユーザー定義された多項式に対応する第２のマトリックスを含むように構成される第２のマトリックス回路、
前記第２のマトリックス回路に結合され、前記エンコーダ及び前記第２の入力バスのそれぞれに結合される、第１の乗算器、
前記第２の入力バスに結合されるデータレジスタ、
前記第１のマトリックス回路及び前記データレジスタに結合される第２の乗算器、
前記第１及び第２の乗算器に結合されるＸＯＲ回路、及び
前記ＸＯＲ回路に結合される誤差カウンタ、
を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記データレジスタが更に第１のデータレジスタを含み、前記ＰＲＢＳ生成器が更に、
前記ユーザー定義された多項式に対応する第３のマトリックスを含むように構成される第３のマトリックス回路、
前記第３のマトリックス回路に結合される第３の乗算器、
前記第３の乗算器に結合され、シードを受信するように構成される、第１のマルチプレクサ、
前記第１のマルチプレクサ及び前記第２のデータレジスタに結合される第２のデータレジスタ、
を含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記ＰＨＹが更に、前記ＰＢＲＳ生成器及び前記ＰＲＢＳチェッカーに結合される検出器を含む、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記装置が更に、前記ＰＨＹに結合される通信媒体を含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記検出器が、前記通信媒体を特徴付けるために前記ＰＲＢＳ生成器及び前記ＰＲＢＳチェッカーを用いるように構成される、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記装置が更に、前記ＭＡＣ回路に結合されるホストを含む、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記多項式レジスタが３２ビットを有する、装置。
【請求項１７】
方法であって、
複数のビットを有する多項式レジスタから、ユーザー定義された多項式をリトリーブする工程、
前記ユーザー定義された多項式に少なくとも部分的に基づいて第１、第２、及び第３のマトリックスを生成する工程、
前記第１のマトリックスを用いて第１のＰＲＢＳデータセットを生成する工程、
前記第１のＰＲＢＳデータセットを通信媒体を介して伝送する工程、
第２のＰＲＢＳデータセットを前記通信媒体を介して受け取る工程、及び
前記第２及び第３のマトリックスを用いて前記第２のＰＲＢＳデータセットで多数のビット誤差を判定する工程、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記方法が更に、
前記第１のＰＲＢＳデータセットを調節すること、及び
前記伝送する工程、前記受け取る工程、及び前記判定する工程を繰り返すこと、
を含む、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記方法が更に、ビット誤差の数に少なくとも部分的に基づいて前記通信チャネルを特徴付けることを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してトランシーバに関し、更に特定して言えば、フレキシブルアーキテクチャを有する物理的トランシーバ（ＰＨＹ）に関連する。
【背景技術】
【０００２】
図１は、従来のシステム１００の一例を示す。このシステム１００では、ホスト１０２−１〜１０２−Ｎ（これらは例えば、コンピュータ、ルーター、又はスイッチであり得る）が、ネットワークインタフェース１０４−１〜１０４−Ｎを通して通信媒体１１２（これは例えば、光ファイバ、バックプレーン、又はツイストペアであり得る）を介して、互いと通信することが可能である。この例では、ネットワークインタフェース１０４−１〜１０４−Ｎは、エレクトリックバックプレーン、より具体的には１０ＧＢａｓｅ−ＫＲ、を介するイーサネットを用いる。１０ＧＢａｓｅ−ＫＲの説明は、電気電子技術者学会（ＩＥＥＥ）規格８０２．３−２００８において見つけることができる（これは、２００８年１２月２６日付けであり、あらゆる目的のため本明細書において参照により組み込まれる）。これらのネットワークインタフェース１０４−１〜１０４−Ｎは、媒体非依存インタフェース（ＭＩＩ）１０８−１〜１０８−Ｎ（これらは典型的に、半二重又は全二重オペレーションを有し得る）を介してＰＨＹ１１０−１〜１１０−Ｎと通信する媒体アクセス制御（ＭＡＣ）回路１０６−１〜１０６−Ｎを用い、これらの各々がＩＥＥＥ規格８０２．３−２００８において説明されている。
【０００３】
しかし、ここで重要なのはＰＨＹ１１０−１〜１１０−Ｎであり、これらは図２におけるＰＨＹ１１０−１〜１１０−Ｎ（後述では、ＰＨＹ１１０）で更に詳細に見ることができる。ＰＨＹ１１０は幾つかのサブレイヤを用いる。このＰＨＹ１１０は、独立した集積回路（ＩＣ）であり得、或いは、ＭＡＣ回路（即ち、ＭＡＣ回路１０６−１）及びＭＩＩ１０８と統合され得る。図示するように、ＰＨＹ１１０は概して、物理的媒体依存（ＰＭＤ）サブレイヤロジック２１２、物理的媒体取り付け（ＰＭＡ）サブレイヤロジック２１０、フォワード誤り補正（ＦＥＣ）サブレイヤロジック２０４、及び物理的コーディング（ＰＣＳ）サブレイヤロジック２０２で構成される。これらのサブレイヤ論理回路２０２、２０４、２１０、及び２１２は、ＭＩＩ１０８と通信媒体１１２との間の通信を提供するために、互いに相互作用する。送信では、ＦＥＣサブレイヤロジック２０４は、ＩＥＥＥ規格８０２．３−２００８、条項７４に記載されるようなエンコーダ２０６を用い、受信では、ＦＥＣサブレイヤロジック２０４は、ＩＥＥＥ規格８０２．３−２００８、条項７４に記載されるようなデコーダ３０８を用いる。
【０００４】
図３に見られるように、ＰＣＳサブレイヤロジック２０２は、ＰＣＳトランスミッタ３０２及びＰＣＳレシーバ３０４を有するトランシーバであり得る。トランスミッタ３０２は、この例では、ＭＩＩ１０８からデータを受信すること、そのデータをエンコーダ３０６で符号化すること、符号化されたデータをスクランブラ３０８でスクランブルすること、及びギアボックス３１０で（ＦＥＣサブレイヤロジック２０４により用いられるように）変換することが可能である。レシーバ３０４は、この例では、ＦＥＣサブレイヤロジック２０４からのデータをギアボックス３１２を用いて変換すること、そのデータをデスクランブラ３１４でデスクランブルすること、及びそのデータをデコーダ３１６で（ＭＩＩ１０８での利用のため）復号することが可能である。ＰＣＳサブレイヤロジック２０２の詳細は、例えば、ＩＥＥＥ規格８０２．３−２００８、条項４８及び７４で見ることができる。
【０００５】
ここで重要なのはスクランブラ３０８及びデスクランブラ３１４である。この例では、スクランブラ３０８及びデスクランブラ３１４は、データスクランブル／デスクランブル、及び誤差チェックを実行することができる。ＰＨＹ１１０−１〜１１０−Ｎでデータをスクランブル／デスクランブルする１つの目的は、電磁干渉（ＥＭＩ）のインパクトを低減するため及びシグナルインテグリティを改善するために、データを実質的にランダム化することである。これは典型的に、特定の多項式（ｐｏｌｙｎｏｍｉａｌ）を備えて生成される擬似ランダムビットシーケンス（ＰＲＢＳ）の利用により達成される。例えば、８ｂ／１０ｂ符号化では、ＰＲＢＳ−７（又は１＋ｘ６＋ｘ７）を、また、同期光学的ネットワーキング又はＳＯＮＥＴ（ＩＴＵ  Ｏ．１５０において特定されるようなもの）では、ＰＲＢＳ−２３（又はＸ２３＋Ｘ１８＋１）を用いることができる。同様に、誤差チェックのためにこのＰＲＢＳシグナリングを用いることができる。
【０００６】
しかし、上記のように、１つの多項式は概して、全ての規格（例えば、８０２．３−２００８及びＳＯＮＥＴ）に適用可能ではなく、各規格は通常それ自体の多項式を特定する。従来、これは、各ＰＨＹ（例えば、１１０−１）が、特定の規格のために設計され得（例えば、８０２．３−２００８ではＰＲＢＳ−７）、他の規格と共に用いられる柔軟性を欠き得ることを意味する。この理由は、ＰＨＹ（例えば、１１０−１）のためのシリアル及びパラレル実装は、面積、価格、及び電力消費の点で概して適用可能とするには浪費が過ぎるということである。
【０００７】
従って、フレキシブルトランシーバアーキテクチャが求められている。
【０００８】
従来のシステムの幾つかの例は、下記文献に記載されている。
【特許文献１】米国特許番号第４，７４４，１０４号
【特許文献２】米国特許番号第５，２６７，３１６号
【特許文献３】米国特許番号第６，８２０，２３０号
【特許文献４】米国特許番号第６，９０７，０６２号
【特許文献５】米国特許番号第７，１２４，１５８号
【特許文献６】米国特許番号第７，４１４，１１２号
【特許文献７】米国特許番号第７，４８６，７２５号
【特許文献８】米国特許番号第７，５０５，５８９号
【特許文献９】米国特許公開番号  ２００３／００１４４５１
【特許文献１０】米国特許公開番号  ２００７／００８９９７
【特許文献１１】米国特許公開番号  ２００７／００９８１６０
【発明の概要】
【０００９】
一実施例に従って或る装置が提供される。この装置は、複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される多項式レジスタ、第１のバス、第２のバス、及び、第１のバスと第２のバスと多項式レジスタとに結合されるトランシーバを含む。トランシーバは、ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス（ＰＲＢＳ）生成器と、ユーザー定義された多項式を用いて第２の信号から、デスクランブルされた信号を生成するように構成されるＰＲＢＳチェッカーとを含む。
【００１０】
一実施例に従って、第１のバスは更に、第１の入力バス及び第２の入力バスを含む。第２のバスは更に第１の出力バス及び第２の出力バスを含む。ＰＲＢＳ生成器は第１の出力バスに結合され、ＰＲＢＳチェッカーは第２の入力バスに結合される。
【００１１】
一実施例に従って、第１の入力バスはプログラム可能な幅を有する。
【００１２】
一実施例に従って、ＰＲＢＳチェッカーは更に、ユーザー定義された多項式に対応する第１のマトリックスを含むように構成される第１のマトリックス回路、ユーザー定義された多項式に対応する第２のマトリックスを含むように構成される第２のマトリックス回路、第２のマトリックス回路に結合され、エンコーダ及び第２の入力バスのそれぞれに結合される、第１の乗算器、第２の入力バスに結合されるデータレジスタ、第１のマトリックス回路及びデータレジスタに結合される第２の乗算器、第１及び第２の乗算器に結合されるＸＯＲ回路、及びＸＯＲ回路に結合される誤差カウンタを含む。
【００１３】
一実施例に従って、データレジスタは更に第１のデータレジスタを含む。ＰＲＢＳ生成器は更に、ユーザー定義された多項式に対応する第３のマトリックスを含むように構成される第３のマトリックス回路、第３のマトリックス回路に結合される第３の乗算器、第３の乗算器に結合され、シードを受信するように構成される、第１のマルチプレクサ、第１のマルチプレクサ及び第２のデータレジスタに結合される第２のデータレジスタを含む。
【００１４】
一実施例に従って、トランシーバは更に、ＰＢＲＳ生成器及びＰＲＢＳチェッカーに結合される検出器を含む。
【００１５】
一実施例に従って、多項式レジスタは３２ビットを有する。
【００１６】
一実施例に従って或る装置が提供される。この装置は、媒体アクセス制御（ＭＡＣ）回路、ＭＡＣ回路に結合されるインタフェース、及び物理的トランシーバ（ＰＨＹ）を含む。物理的トランシーバ（ＰＨＹ）は、複数のビットを有する多項式レジスタであって、ユーザー定義された多項式をストアするように構成される多項式レジスタ、インタフェースに結合される第１のバス、第２のバス、及び、第１のバスと第２のバスと多項式レジスタとに結合されるトランシーバを有する。トランシーバは、ユーザー定義された多項式から、スクランブルされた信号を生成するように構成される擬似ランダムビットシーケンス（ＰＲＢＳ）生成器と、ユーザー定義された多項式を用いて第２の信号から、デスクランブルされた信号を生成するように構成されるＰＲＢＳチェッカーとを含む。
【００１７】
一実施例に従って、ＰＨＹは更に、ＰＢＲＳ生成器及びＰＲＢＳチェッカーに結合される検出器を含む。
【００１８】
一実施例に従って、装置は更に、ＰＨＹに結合される通信媒体を含む。
【００１９】
一実施例に従って、検出器は、通信媒体を特徴付けるためにＰＲＢＳ生成器及びＰＲＢＳチェッカーを用いるように構成される。
【００２０】
一実施例に従って、装置は更に、ＭＡＣ回路に結合されるホストを含む。
【００２１】
一実施例に従って或る方法が提供される。この方法は、複数のビットを有する多項式レジスタから、ユーザー定義された多項式をリトリーブすること、ユーザー定義された多項式に少なくとも部分的に基づいて第１、第２、及び第３のマトリックスを生成すること、第１のマトリックスを用いて第１のＰＲＢＳデータセットを生成すること、第１のＰＲＢＳデータセットを通信媒体を介して伝送すること、第２のＰＲＢＳデータセットを通信媒体を介して受け取ること、及び、第２及び第３のマトリックスを用いて第２のＰＲＢＳデータセットで多数のビット誤差を判定することを含む。
【００２２】
一実施例に従って、この方法は更に、第１のＰＲＢＳデータセットを調節することと、伝送すること、受け取ること、及び判定することを繰り返すこととを含む。
【００２３】
一実施例に従って、この方法は更に、ビット誤差の数に少なくとも部分的に基づいて通信チャネルを特徴付けることを含む。
【図面の簡単な説明】
【００２４】
【図１】従来のシステムの一例の図である。
【００２５】
【図２】図１のＰＨＹの一例の図である。
【００２６】
【図３】図２のＰＣＳサブレイヤロジックの図である。
【００２７】
【図４】本発明の実施例に従ったＰＣＳサブレイヤロジックの一例の図である。
【００２８】
【図５】本発明の実施例に従ったＰＣＳサブレイヤロジックの一例の図である。
【００２９】
【図６】図４及び図５のプログラマブル送信及び受信回路の一例の図である。
【００３０】
【図７】図６のＰＲＢＳ生成器の一例の図である。
【００３１】
【図８】図６のＰＲＢＳチェッカーの一例の図である。
【発明を実施するための形態】
【００３２】
図４及び図５は、例示のトランシーバ４００−Ａ及び４００−Ｂを図示する。図４に示す例で示されるように、トランシーバ４００−Ａを、図３のＰＣＳサブレイヤロジック２０２の一部として用いることができ、また、図５の例において示されるように、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）デバイスと通信するためにトランシーバ４００−Ｂを用いることができる。エンコーダ３０６及びデコーダ３１６を省く実装を含み、トランシーバ４００−Ａ及び４００−Ｂと共に他の実装を用いることができる。各ケースにおいて、トランシーバ４００−Ａ及び４００−Ｂは、ユーザー特定又はユーザー定義された多項式に基づいてスクランブル／デスクランブル及び誤差チェックを行うことが可能な、プログラマブル送信及び受信回路４０６−Ａ／４０６−Ｂ及び４０８−Ａ／４０８−Ｂを用いる。
【００３３】
図６に移ると、プログラマブル送信及び受信回路４０６−Ａ／４０６−Ｂ及び４０８−Ａ／４０８−Ｂ（これらは、これ以降では４０６及び４０８と称する）を更に詳細に見ることができる。集合的に、回路４０６及び４０８はトランシーバであると考えることができる。この例に示すように、回路４０６は概して、ＰＲＢＳ生成器５０４及びスクランブラ５０２を含み、回路４０８は概して、デスクランブラ５０６及びＰＲＢＳチェッカー５０８を含む。図示するように、更に、ＰＲＢＳ生成器５０４及び５０８と通信する検出器５１２もあり得る。この検出器５１２は、ＰＲＢＳ生成器５０４に、ＰＲＢＳデータセットを媒体（例えば、１１２）を介して送信させ得、及びＰＲＢＳチェッカー５０８からビット誤差を受信させ得る。この情報に基づいて、検出器５１２は、反復されるＰＲＢＳデータセットを（各調節反復後）伝送すること及びビット誤差を受け取ることによって最適な設定をサーチし得、又は、検出器５１２は通信チャネル（例えば、１１４）を特徴づけ得、そのため、検出器５１２が通信媒体タイプ（例えば、ツイストペア、オプティカルなど）を検出し得る。また、スクランブラ５０２及びデスクランブラ５０６と通信するバスは、プログラム可能な幅（例えば、３２ビットの最大幅であるが１ビットまで調節可能である）を有し得る。
【００３４】
また、図６の例において分かるように、図示される多項式レジスタ５１０がある。この多項式レジスタ５１０は典型的に、ユーザーにアクセス可能な所定の幅又は数のビット（例えば３２ビット）を有する。ユーザーは、ユーザー定義された多項式をストアするように、このレジスタ５１０に書き込むことができる。一例として、ユーザーが、スクランブラ５０２に対してＰＲＢＳ−７（これは、１＋ｘ６＋ｘ７の多項式を有する）を用いることを選択する場合、ユーザーは、下記を３２−ビットレジスタ（例えば、レジスタ６０１）に書くことができる。
2018160907.tif 000003
そのため、３２ビットの幅を有する例示のレジスタ（例えば、５１０）では、ユーザーは、約２×１０９多項式の任意のものを特定することができる。このユーザー定義された多項式（これは、レジスタ６０１からリトリーブされ得る）は従って、スクランブラ５０２、ＰＲＢＳ生成器５０４、デスクランブラ５０６、及びＰＲＢＳチェッカー５０８により用いられ得る。代替として、複数の多項式レジスタ（例えば５１０）があり得、スクランブラ５０２、ＰＲＢＳ生成器５０４、デスクランブラ５０６、及びＰＲＢＳチェッカー５０８の各々は、個別の多項式レジスタ（例えば、５１０）を有し得る。
【００３５】
図７及び図８に移ると、ＰＲＢＳ生成器５０４及びＰＲＢＳチェッカー５０８の一例を更に詳細に見ることができる。例示のＰＲＢＳ生成器５０４及びＰＲＢＳチェッカー５０８の各々は、レジスタ５１０からリトリーブされ得るユーザー定義された多項式を用いる。ＰＲＢＳシステム（例えば、ＰＲＢＳ生成器５０４及びＰＲＢＳチェッカー５０８）を有する目的の一つは、高速シリアルリンクのビット誤差テストを可能にすることであり、特定の多項式（例えば、ＰＲＢＳ−７）を定義する又は呼び出す多くの通信規格又はプロトコルがある。この例で示されるＰＲＢＳ生成器５０４及びＰＲＢＳチェッカー５０８は概して、通信プロトコル又は規格に不可知であり、ほぼ全ての既知の規格のために用いることができる。
【００３６】
この例のＰＲＢＳシステム（例えば、ＰＲＢＳ生成器５０４及びＰＲＢＳチェッカー５０８）は、多項式状態及びデータマトリックス（これらはそれぞれ、Ｐ−マトリックス及びＤ−マトリックスと呼ばれ得る）の生成に部分的に基づく。オペレーションにおいて、信号ＰＯＬＹ（これは概してレジスタ５１０にストアされるユーザー定義された多項式に対応する）は、そのように称され得るマトリックスを生成するために用いることができる。Ｐ−及びＤ−マトリックス
2018160907.tif 000004
及び
2018160907.tif 000005
は典型的に、ユーザー定義された多項式の関数であるか、又はユーザー定義された多項式に少なくとも部分的に基づく正方バイナリ行列である。Ｐ−及びＤ−マトリックス
2018160907.tif 000006
及び
2018160907.tif 000007
を形成するためのベースは、（それぞれ）単位行列
2018160907.tif 000008
及び
2018160907.tif 000009
であり、これらは典型的に、Ｐ−及びＤ−マトリックス
2018160907.tif 000010
及び
2018160907.tif 000011
の第１のローの各コラムに対して固有にアサインされたベクトル（即ち、Ｐ０，ｊ及びＤ０，ｊ）を有する。単位行列
2018160907.tif 000012
の一例を下記で見ることができる。
2018160907.tif 000013
2018160907.tif 000014
単位行列
2018160907.tif 000015
は、概して、所望の入力バス幅に基づいてシフトされる又は調節されるマトリックス
2018160907.tif 000016
で構成される。例えば、単位行列
2018160907.tif 000017
（これは、上記マトリックス
2018160907.tif 000018
から引き出される）は、下記のように、２０ビットバス幅のためであり得る。
2018160907.tif 000019
2018160907.tif 000020
調節ベクトル
2018160907.tif 000021
も判定される。典型的に、信号ＰＯＬＹ１が送信されるとき、最低ビットが切り捨てられ、「０」が信号ＰＯＬＹ１に付加されて調節ベクトル
2018160907.tif 000022
を形成する。例えば、上記で用いられるＰＲＢＳ‐７多項式では、調節ベクトル
2018160907.tif 000023
は下記となる。
2018160907.tif 000024
その後、Ｐ−及びＤ−マトリックス
2018160907.tif 000025
及び
2018160907.tif 000026
が判定され得る。
【００３７】
まずＰ−マトリックス
2018160907.tif 000027
を見ると、それは、ワーキングマトリックス
2018160907.tif 000028
と呼ばれ得る、マトリックスのセット（例えば、３２−３２×３２マトリックス）の利用を介してロー毎に判定され得、ここで、ｒはＰ−マトリックス
2018160907.tif 000029
ローを示す。これらのワーキングマトリックス
2018160907.tif 000030
は、この例では、単位行列
2018160907.tif 000031
に少なくとも部分的に基づいており、下記式を用いて判定され得る。
2018160907.tif 000032
ここで、
2018160907.tif 000033
である。Ｐ−マトリックス
2018160907.tif 000034
はその後、下記数式を適用することにより、ワーキングマトリックス
2018160907.tif 000035
から抽出され得る。
2018160907.tif 000036
ここで、ＢＷはバス幅である。例えば、上記で用いられるＰＲＢＳ−７多項式及び２０−ビットバス幅ＢＷでは、Ｐ−マトリックス
2018160907.tif 000037
は下記となる。
2018160907.tif 000038
2018160907.tif 000039
【００３８】
同様に、Ｄ−マトリックス
2018160907.tif 000040
では、それは、マトリックスのセット（例えば、３２−３２×３２マトリックス）又はワーキング マトリックス
2018160907.tif 000041
の利用を介してロー毎に判定され得る。これらのワーキングマトリックス
2018160907.tif 000042
は、この例では、少なくとも部分的に単位行列
2018160907.tif 000043
に基づいており、下記式を用いて判定され得る。
2018160907.tif 000044
ここで、
2018160907.tif 000045
である。Ｄ−マトリックス
2018160907.tif 000046
はその後、下記式を適用することにより、ワーキングマトリックス
2018160907.tif 000047
から抽出され得る。
2018160907.tif 000048
【００３９】
まずＰＲＢＳ生成器５０４をみると、それはＤ−マトリックスに依存していない。図７に示すように、マトリックス回路６０２は、上述のように信号ＰＯＬＹＩＮからＰ−マトリックス
2018160907.tif 000049
を生成する。初期的に、ＰＲＢＳシステムがアクティブにされるとき、マルチプレクサ６１４は、シード値又はベクトルＳＥＥＤがレジスタ６０４に書き込まれ得るように設定され得る。このシード値は、例えば、クロックから生成される擬似ランダム数であり得る。シードされると、マルチプレクサ６１４は、乗算器６０６からレジスタ６０４へのフィードバック経路を形成するように設定される。各反復のため、乗算器６０６は、
2018160907.tif 000050
を、レジスタ６０４にストアされる値又はベクトルで乗算する。乗算器６０６からの出力は、出力ベクトルＤＡＴＡＯＵＴを形成することができる。代替として、反転回路６１０を用いることにより乗算器６０６の出力の逆を出力ベクトルＤＡＴＡＯＵＴとして用いることができる。この場合、ＡＮＤゲート６１２（これは、システムイネーブル信号ＥＮ及び逆イネーブル信号ＩＮＶを受け取る）は、マルチプレクサ６０８を、それが反転回路６１０の出力の逆を出力ベクトルＤＡＴＡＯＵＴとして出力するように、制御する。
【００４０】
一方、ＰＲＢＳチェッカー５０８は、Ｐ−及びＤ−マトリックス
2018160907.tif 000051
及び
2018160907.tif 000052
両方を用い、デスクランブラ５０６に類似する機能を有する。オペレーションにおいて、Ｐ−及びＤ−マトリックス
2018160907.tif 000053
及び
2018160907.tif 000054
は、それぞれ、マトリックス回路７０２及び７０４により生成される。チェッカー５０８に対する入力データＤＡＴＡＩＮでこの入力データＤＡＴＡＩＮはまた、レジスタ７１０に書き込まれ得る。乗算器６０６は、入力データＤＡＴＡＩＮ（これは例えば、２０ビットワイドデータベクトルであり得る）を、Ｄ−マトリックス
2018160907.tif 000055
で乗算し得る。Ｐ−マトリックス
2018160907.tif 000056
は、乗算器７１２を用いて、レジスタ７１０にストアされる情報（例えばベクトル）で乗算され得る。乗算器７０６及び７１２の出力はその後、回路７０８でＸＯＲされ得、誤差カウント値ＥＣＮＴ及び誤差フラグＥＲＲＯＲＦＬＧを生成する誤差カウンタ７１８に出力され得る。代替として、マルチプレクサが反転回路７１４の出力を通すように選択されるとき入力データＤＡＴＡＩＮの逆が出力され得、これは典型的に、生成器５０４が、反転されたデータベクトル（例えば、ＤＡＴＡＯＵＴ）を出力するように選択されるとき用いられる。
【００４１】
このようなフレキシブルＰＲＢＳシステムを有する１つの利点は、通信チャネルが特徴づけられ得又は最適化され得ることである。例えば、生成器５０４及びチェッカー５０８を制御することが可能な検出器５１２が含まれ得る。この検出器５１２は、通信チャネルを介する反復的な又は繰り返されるＰＲＢＳ送信を可能にし得、及び、誤差に基づいて、通信チャネルを介する送信を実質的に最適化するように調節が成され得る。代替として、この検出器５１２は、同様の反復された伝送を用いて通信チャネルのタイプ（例えば、オプティカル、ツイストペアなど）を判定するために用いることができる。
【００４２】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１】
2018160907.tif 000057
【図２】
2018160907.tif 000058
【図３】
2018160907.tif 000059
【図４】
2018160907.tif 000060
【図５】
2018160907.tif 000061
【図６】
2018160907.tif 000062
【図７】
2018160907.tif 000063
【図８】
2018160907.tif 000064
【手続補正書】
【提出日】平成30年5月23日(2018.5.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ネットワークトランシーバの物理的コーディングサブレイヤ（ＰＣＳ）に使用するトランスミッタであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス（ＰＲＢＳ）生成器であって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてＰ−マトリックスを生成するように構成されるマトリックス回路と、
シードベクトルを受信するように構成されるデータレジスタと、
前記マトリックス回路と前記データレジスタとに結合され、前記Ｐ−マトリックスと前記データレジスタに格納されたデータとに基づいてＰＲＢＳ信号を生成するように構成される乗算器と、
を含む、前記ＰＲＢＳ生成器と、
を含む、トランスミッタ。
【請求項２】
請求項１に記載のトランスミッタであって、
前記ＰＲＢＳ生成器が、
前記シードベクトルを受信するように構成される第１の入力と、
前記ＰＲＢＳ信号を受信するために前記乗算器に結合される第２の入力と、
前記データレジスタに結合される出力であって、前記乗算器が前記ＰＲＢＳ信号を生成する前に前記シードベクトルを前記データレジスタに配送するように構成され、前記乗算器が前記ＰＲＢＳ信号を生成した後に前記ＰＲＢＳ信号を前記データレジスタに配送するように構成される、前記出力と、
を有するマルチプレクサを更に含む、トランスミッタ。
【請求項３】
請求項１に記載のトランスミッタであって、
前記ＰＲＢＳ生成器が、
前記ＰＲＢＳ信号を受信するために前記乗算器に結合され、前記ＰＲＢＳ信号に基づいて反転されたＰＲＢＳ信号を生成するように構成される反転回路と、
前記乗算器と前記反転回路とに結合され、前記ＰＲＢＳ信号と前記反転されたＰＲＢＳ信号との１つをＰＲＢＳ出力信号として配送するように構成される出力マルチプレクサと、
を更に含む、トランスミッタ。
【請求項４】
請求項１に記載のトランスミッタであって、
前記乗算器が、前記ＰＲＢＳ信号を生成するために前記Ｐ−マトリックスを前記データレジスタに格納された前記データと帰納的に乗算するように構成される、トランスミッタ。
【請求項５】
請求項１に記載のトランスミッタであって、
前記マトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記調整ベクトルと恒等マトリックスとに基づいて作業Ｐ−マトリックスを生成し、
前記ユーザー定義された多項式のバス幅に基づいて前記作業Ｐ−マトリックスをマスクして前記Ｐ−マトリックスを生成する、
ように構成される、トランスミッタ。
【請求項６】
請求項１に記載のトランスミッタであって、
前記Ｐ−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する３２×３２のマトリックスである、トランスミッタ。
【請求項７】
ネツトワークトランシーバの物理的コーディングサブレイヤ（ＰＣＳ）に使用するレシーバであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス（ＰＲＢＳ）チェッカであって、
前記ネットワークトランシーバにより受信される受信データを配送するように構成されるデータバスと、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてＤ−マトリックスを生成するように構成される第１のマトリックス回路と、
前記第１のマトリックス回路と前記データバスとに結合され、前記Ｄ−マトリックスを前記受信データと乗算することによりＤ−ベクトルを生成するように構成される第１の乗算器と、
前記Ｄ−ベクトルを受信するために前記第１の乗算器に結合され、前記Ｄ−ベクトルに基づいてエラー信号を生成するように構成されるエラー検出器回路と、
を含む、前記ＰＲＢＳチェッカと、
を含む、レシーバ。
【請求項８】
請求項７に記載のレシーバであって、
前記ＰＲＢＳチェッカが、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてＰ−マトリックスを生成するように構成される第２のマトリックス回路と、
前記第２のマトリックス回路と前記データバスとに結合され、前記Ｐ−マトリックスを前記受信データと乗算することによりＰ−ベクトルを生成するように構成される第２の乗算器と、
を更に含む、レシーバ。
【請求項９】
請求項８に記載のレシーバであって、
前記エラー検出器回路が、前記第１の乗算器と前記第２の乗算器とに結合される排他的論理和（ＸＯＲ）ゲートを含み、前記ＸＯＲ回路が、前記Ｄ−ベクトルと前記Ｐ−ベクトルでの排他的論理和演算に基づいて前記エラー信号を生成するように構成される、レシーバ。
【請求項１０】
請求項８に記載のレシーバであって、
前記ＰＲＢＳチェッカが、
前記ネットワークトランシーバからデータを受信するために入力バスに結合され、前記受信したデータを反転するように構成される反転回路と、
前記入力バスと前記反転回路とに結合され、前記受信したデータ又は前記反転した受信データの１つを前記データバスに配送するように構成されるマルチプレクサと、
を更に含む、レシーバ。
【請求項１１】
請求項７に記載のレシーバであって、
前記第１のマトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記ユーザー定義された多項式のバス幅に依存するＤ−恒等マトリックスと前記調整ベクトルとに基づいて作業Ｄ−マトリックスを生成し、
前記ユーザー定義された多項式の前記バス幅に基づいて前記作業Ｄ−マトリックスをマスクしてＤ−マトリックスを生成する、
ように構成される、レシーバ。
【請求項１２】
請求項８に記載のレシーバであって、
前記第２のマトリックス回路が、
前記ユーザー定義された多項式を受信し、
前記ユーザー定義された多項式に基づいて調整ベクトルを生成し、
前記ユーザー定義された多項式のバス幅に依存しないＰ−恒等マトリックスと前記調整ベクトルとに基づいて作業Ｐ−マトリックスを生成し、
前記ユーザー定義された多項式の前記バス幅に基づいて前記作業Ｐ−マトリックスをマスクすることにより前記Ｐ−マトリックスを生成する、
ように構成される、レシーバ。
【請求項１３】
請求項７に記載のレシーバであって
前記Ｄ−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する３２×３２マトリックスである、レシーバ。
【請求項１４】
請求項８に記載のレシーバであって、
前記Ｐ−マトリックスが、前記ユーザー定義された多項式のバス幅を超える行数に沿ったゼロ値係数を有する３２×３２マトリックスである、レシーバ。
【請求項１５】
請求項７に記載のレシーバであって、
前記ＰＲＢＳチェッカが、前記エラー新号を受信するために前記エラー検出器回路に結合され、前記エラー信号に基づいてエラーカウント値を更新するように構成されるエラーカウンタを更に含む、レシーバ。
【請求項１６】
請求項８に記載のレシーバであって、
前記ＰＲＢＳチェッカが、前記受信データを登録するために前記データバスに結合され、前記受信データを提供するために前記第２の乗算器に結合されるデータレジスタを更に含む、レシーバ。
【請求項１７】
ネットワークトランシーバであって、
ユーザー定義された多項式を格納するように構成される多項式レジスタと、
疑似ランダムビットシーケンス（ＰＲＢＳ）生成器であって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてＰ−マトリックスを生成するように構成される第１のマトリックス回路と、
前記第１のマトリックス回路に結合され、前記Ｐ−マトリックスとシードベクトルとに基づいてＰＲＢＳ信号を生成するように構成される第１の乗算器と、
を含む、前記ＰＲＢＳ生成器と、
ＰＲＢＳチェッカであって、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいてＤ−マトリックスを生成するように構成される第２のマトリックス回路と、
前記第２のマトリックス回路に結合され、前記Ｄ−マトリックスを前記ネットワークトランシーバにより受信した入力データと乗算することによりＤ−ベクトルを生成するように構成される第２の乗算器と、
前記Ｄ−ベクトルを受信するために前記第２の乗算器に結合され、前記Ｄ−ベクトルに基づいてエラー信号を生成するように構成されるエラー検出器回路と、
を含む、前記ＰＲＢＳチェッカと、
を含む、ネットワークトランシーバ。
【請求項１８】
請求項１７に記載のネットワークトランシーバであって、
前記ＰＲＢＳ生成器と前記ＰＲＢＳチェッカとに結合され、前記ＰＲＢＳ信号と前記エラー信号とに基づいて前記ネットワークトランシーバによりアクセスされる通信チャネルの状態を判定するように構成される検出器回路を更に含む、ネットワークトランシーバ。
【請求項１９】
請求項１７に記載のネットワークトランシーバであって、
前記ＰＲＢＳ生成器と前記ＰＲＢＳチェッカとに結合され、前記ＰＲＢＳ信号と前記エラー信号とに基づいて通信チャネルにわたる伝送を調整するように構成される検出器回路を更に含む、ネットワークトランシーバ。
【請求項２０】
請求項１７に記載のネットワークトランシーバであって、
前記ＰＲＢＳチェッカが、
前記ユーザー定義された多項式を受信するために前記多項式レジスタに結合され、前記ユーザー定義された多項式に基づいて第２のＰ−マトリックスを生成するように構成される第３のマトリックス回路と、
前記第３のマトリックス回路に結合され、前記Ｐ−マトリックスを前記入力データに乗算することにより第２のＰ−ベクトルを生成するように構成される第３の乗算器と、
を更に含み、
前記エラー検出器回路が、前記第２の乗算器と前記第３の乗算器とに結合される排他的論理和（ＸＯＲ）ゲートであって、前記Ｄ−ベクトルとＰ−ベクトルでの排他的論理和演算に基づいて前記エラー信号を生成するように構成される、前記ＸＯＲゲートを含む、ネットワークトランシーバ。