【事件の表示】
　平成　２年特許願第４０２５３７号「半導体集積回路」拒絶査定に対する審判事件［平成　４年　８月　６日出願公開、特開平　４−２１６６６８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．本願発明
　本願は、平成２年１２月１５日の特許出願であって、その請求項１〜２に係る発明は、平成９年８月７日付け、平成９年９月２日付け及び平成１１年１２月１４日付け手続補正書で補正された明細書並びに図面の記載からみて、その特許請求の範囲請求項１〜２に記載されたとおりの「半導体集積回路」にあるところ、その請求項１に係る発明（以下「本願発明」という）は、以下のとおりである。なお、「上方セル」は、誤記なので「上記セル」とした。
「【請求項１】　基板上に、夫々複数の素子を有する複数のセルを配列してなるセル列を所定間隔をあけて配置し、上記セル列とセル列との間の配線領域および上記セル列上に上記複数のセルを配線する多層の配線層を設けて、所定の機能を持つ回路を構成した半導体集積回路において、
　上記多層の配線層のうちの最上層の配線層は、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに電源電圧を印加する電源配線路と、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに接地電位を印加する接地配線路とを有して、上記電源配線路と接地配線路は上記セル列の略全面を覆い、
　上記多層の配線層のうち下層の配線層は、
　上記セル列中の各セルの両端部の上方領域に、それぞれ固定的に形成される２本の貫通配線路と、
　上記セル上に形成され、上記セル内の各素子を配線する素子用配線路とを有することを特徴とする半導体集積回路。」
　
２．各引用例に記載された発明
　当審の拒絶の理由に引用された特開昭５０−１３４３８５号公報（以下「引用例１」という）には、以下の点が第２，３，４図と共に記載されている。
「各種機能回路ブロックを縦（又は横）方向の寸法が等しい矩形内に集積化した各種ユニットセルを複数個、横（又は縦）方向に１列に隙間なく並べたセルグループを複数個形成し、各セルグループ間で各ユニットセルの信号入出力端子を縦横２層の配線構造により相互接続してなる単一半導体基板上のＬＳＩに於て、各ユニットセルは、それらを横（又は縦）方向に隙間なく配置しても縦（又は横）方向の接続用配線がユニットセル間を通過できる構造を有し、必要に応じて、ユニットセル間に縦（又は横）方向の相互接続線を配置することを特徴とするＬＳＩ方式。」（特許請求の範囲）
「本発明はＬＳＩ（大規模集積回路）方式に関し」（第１頁左下欄第１７行）
「本発明は、ビルデイングロック方式に於て、その相互配線を２層配線構造により行ない、且配線距離の最短化を図るものであり、その特徴は、セルグループ内の各ユニットセルの配列は隙間のない配列となし、且各ユニットセルは、隣接せるユニットセルとの間に隙間がなくても、隣接せるユニットセル間を配線が通過できる構造を有し、必要に応じて、ユニットセル間に相互接続線を配置することにある。
　即ち本発明によれば、第２図の実施例に示す如く、各セルグループ（２ａ），（２ｂ），（２ｃ）内に於て、各ユニットセル（１）は隙間なく配列され、そして、異なるセルグループに属するユニットセル間の相互接続は最短経路にあるユニットセル間を通過して行なわれる。
　上記実施例に使用されるユニットセルの詳細を１個のノアゲートを含むユニットセルに於て以下に代表的に説明する。
　ユニットセル（１）の含むノアゲートの論理記号と等価回路は夫々第３図Ａ、Ｂに示されている。即ちノアゲート（４）は第１、第２、第３の絶縁ゲート型トランジスタ（５ａ）、（５ｂ）、（５ｃ）からなり、第１、第２の入力端子（６ａ）、（６ｂ）と出力端子（７）とを有している。斯るユニットセル（１）はセルグループ（２ａ）、（２ｂ）、（２ｃ）の形成時、その横方向に一列に隙間なく並べられ、第１、第２の入力端子（６ａ）、（６ｂ）及び出力端子（７）は、配線設計の容易性を考慮して縦方向に一定間隔で配置されている。
　斯るユニットセル（１）を２個隙間なく隣接して配置し、その間に縦方向の配線を通した構造は第４図に示されている。（８）はＬＳＩ基板となる単一のシリコン基板、（９）はシリコン基板（８）表面にて、該基板内に埋め込まれた第１シリコン酸化膜、（１０）は第１トランジスタ（５ａ）のソース拡散領域、（１１）は第１トランジスタ（５ａ）及び第２トランジスタ（５ｂ）のドレイン拡散領域、（１２）は第２トランジスタ（５ｂ）のソース拡散領域、（１３）及び（１４）はシリコン基板（８）表面にて、夫々第１及び第２トランジスタ（５ａ）、（５ｂ）のチャネル領域上を覆う第２シリコン酸化膜、（１５）、（１６）は夫々第２シリコン酸化膜（１２）、（１４）上を延び、ユニットセル（１）周辺にて第１、第２の入力端子（６ａ）、（６ｂ）となるゲート電極である。」（第３頁左上欄６行〜左下欄８行）
「（２０）はユニットセル間にて、第１シリコン酸化膜（９）上を縦方向に走る相互接続線、（２１）は該接続線と第１シリコン酸化膜（９）との間に介在する第４シリコン酸化膜である。相互接続線（２０）は図示せる如く、隣接せるユニットセルの両方の領域に入り込んでいる。又、相互接続線（２０）はモリブデンからなり、これと第４シリコン酸化膜（２１）は、第１、第２トランジスタ（５ａ）、（５ｂ）に関するゲート電極（１５）、（１６）及び第２シリコン酸化膜（１２）、（１４）の形成時に形成される。
　（２２）はモリブデンからなり、同じくゲート電極（１５）、（１６）の形成時に形成され、第２シリコン酸化膜（１２）、（１４）と同一層レベルにある出力端子である。
　（２３）は第４図Ａに示す如く斜線部で示すコンタクト部を除いて基板（８）全面を覆う第５シリコン酸化膜、（２４）及び（２５）は夫々第５シリコン酸化膜（２３）上を横方向に延びる共通接続ラインとしての正電源ライン及びアースラインで、これらはアルミニウムからなる。」（第３頁右下欄５行〜第４頁左上欄第３行）
　「以上の説明より明らかな如く、本発明によれば、ユニットセルとユニットセルを隙間なく並べても、その間を自由に相互接続線を配すことができるから、異なるセルグループに属するユニットセル間の相互配線を最短距離にてなすことができる。」（第４頁左下欄１行〜５行）
　また、第２図の記載からは、セル列を所定間隔をあけて配置し、セル列とセル列との間に配線領域を設けていることが明らかである。
　以上の記載から、引用例１には、「シリコン基板上に、夫々複数のトランジスタを有する複数のセルを配列してなるセル列を所定間隔をあけて配置し、上記セル列とセル列との間の配線領域および上記セル列上に上記複数のセルを配線する多層の配線層を設けて、所定の機能を持つ回路を構成した大規模集積回路において、
　上記多層の配線層のうちの最上層の配線層は、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに電源電圧を印加する正電源ラインと、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに接地電位を印加するアースラインとを有して、上記正電源ラインとアースラインは上記セル列の上面を覆い、
　上記多層の配線層のうち下層の配線層は、
　上記セル列中のセル間領域に、必要に応じて形成される相互接続線と、
　上記セル上に形成され、上記セル内の各トランジスタを配線する配線とを有することを特徴とする大規模集積回路。」が記載されている。
　
　同じく特開平１−１４４６４９号公報（以下「引用例２」という）には、以下の点が第１図及び第２図と共に記載されている。
「セル方式に基づき、セル列における各セルの並び方向である横方向とこれに対して直交する縦方向とで多層配線層の異なる層に配線路を形成するように設計された集積回路の配線構造において、配線領域における信号線の横方向の配線路が各セルからこの配線領域に信号線を引き出す縦方向の配線路より多層配線層における上層側に形成されると共に、電源電圧及び接地電圧を供給する配線路がセル領域における多層配線層にそれぞれ横方向に形成されたことを特徴とする集積回路の配線構造。」（特許請求の範囲）
「【実施例】
　本発明の一実施例を第１図及び第２図に基づいて説明すれば、以下の通りである。
　第２図は、ゲートアレイ方式によるインバータ論理セルのレイアウト例を示したものである。この図における２点鎖線で囲まれた矩形の領域がセル１となる。このセル１の横方向の両隣には、同様に構成されたセルが多数並んで配列されている。また、このセル１の縦方向の両隣は、配線領域となっている。」（第３頁右下欄９行〜１８行）
「これらの電源端子配線路１７及び接地端子配線路１９は、多層配線層における上層側である第２層に形成されている。また、これらの電源端子配線路１７及び接地端子配線路１９は、それぞれ各能動素子流域２・３の上層を覆うように幅広に形成され、かつ、セル１の領域を超えて横方向に長く形成されている。そして、この電源端子配線路１７は、電源電圧を供給する端子となり、接地端子配線路１９は、接地電圧を供給する端子となる。」（第４頁右上欄１６行〜左下欄４行）
「上記構成により、各セル１の相補型ＭＯＳインバータにおける信号線は、線路長の短い縦方向が第１層の入力端子配線路８・１０及び出力端子配線路１２によって形成される。また、線路長の長い横方向は、第２層の入出力端子配線路２１…によって形成される。従って、線路長の長い横方向が多層配線層の上層側に形成されるので、信号線全体の配線容量を低減することができる。
　また、電源端子配線路１７及び接地端子配線路１９をセル領域における多層配線路に形成するので、このセル領域に形成する能動素子領域２・３の面積や配線領域の面積に影響を与えることなく、幅広に形成することができる。しかも、最も電位の安定したこれらの配線路１７・１９によって、下層の能動素子領域２・３を覆うので、この能動素子領域２・３を外部の雑音からシールドすることができる。
　さらに、電源端子配線路１７及び接地端子配線路１９を多層配線層の第２層に横方向に形成するのでセル領域における縦方向の信号線である第１層の出力端子配線路１２等をもシールドすることができ、しかも、この出力端子配線路１２等と能動素子領域２・３との接続も容易にすることができる。」（第４頁右下欄１０行〜第５頁左上欄１３行）
　また、第１，２図の記載からは、「電源端子配線路１７及び接地端子配線路１９が、セル列の略全面を覆っている」ことが明らかである。
　
３．本願発明と引用例記載の発明との対比・判断
　本願発明と引用例１記載の発明とを対比すると、引用例１における「トランジスタ」、「正電源ライン」、「アースライン」、「相互接続線」及び「セル間領域」が、それぞれ本願発明の「素子」、「電源配線路」、「接地配線路」、「貫通配線路」及び「セルの端部の領域」に相当するので、両者は、
「基板上に、夫々複数の素子を有する複数のセルを配列してなるセル列を所定間隔をあけて配置し、上記セル列とセル列との間の配線領域および上記セル列上に上記複数のセルを配線する多層の配線層を設けて、所定の機能を持つ回路を構成した半導体集積回路において、
　上記多層の配線層のうちの最上層の配線層は、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに電源電圧を印加する電源配線路と、
　上記セル列の方向に延びて、上記セル列に含まれる複数のセルに接地電位を印加する接地配線路とを有して、上記電源配線路と接地配線路は上記セル列の上面を覆い、
　上記多層の配線層のうち下層の配線層は、
　上記セル列中のセルの端部の領域に、形成される貫通配線路と、
　上記セル上に形成され、上記セル内の各素子を配線する素子用配線路とを有することを特徴とする半導体集積回路。」
である点で一致し、以下の点で相違する。
（１）本願発明では、電源配線路と接地配線路は、セル列の略全面を覆っているのに対して、引用例１記載の発明ではセル列の一部のみ覆っている点。
（２）本願発明では、２本の貫通配線路がセル列中の各セルの両端部の上方領域に、それぞれ固定的に形成されているのに対して、引用例１記載の発明では、貫通配線路がセル間を通過できる構造を有し、必要に応じて配置する点。。
　そこで、上記相違点について検討する。
　相違点（１）：引用例２には、電源端子配線路（本願発明の「電源配線路」に相当）及び接地端子配線路（本願発明の「接地配線路」に相当）が、セル列の略全面を覆っている構造が示されており、この構造を採用して点に格別の困難性はない。
　相違点（２）：本願発明では「各セルの両端部の上方領域に、それぞれ形成される２本の貫通配線路を設けている」旨記載があるが、例えば図１の実施例を見れば明らかなように、貫通配線路を各セル間に跨って設けたに過ぎず、引用例１記載の発明の如くセル間に跨って設けた場合と比べ、この点で相違はない。そして、引用例１記載の発明の如く貫通配線路をセル間に必要に応じて形成するか、本願発明の如く各セル間に固定的に設けるかは、単なる設計上の問題に過ぎない。また、貫通配線路をセル両端部の領域のどの層に設けるかは、単なる設計上の問題に過ぎないので、上方領域に設けた点に格別のことが認められない。
　なお、本願発明の効果についても格別のものではない。
　
４．結び
　ゆえに、本願発明は、本願出願前に国内で頒布された刊行物である前記引用例１〜２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。そうである以上、他の発明について検討するまでもなく、本願は拒絶されるべきである。
　よって、結論のとおり審決する。