【事件の表示】
　平成　１年特許願第２３６４４７号「スタティックＲＡＭ」拒絶査定に対する審判事件［平成　３年　４月２３日出願公開、特開平　３−　９７１９４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１年９月１１日の出願であって、その請求項1に係る発明（以下、「本願発明」という）は、平成７年１１月２７日付け手続補正書により補正された明細書の記載からみて、特許請求の範囲の請求項１に記載されたとおりのものと認める。
「ビット線対の電位を補償するためにソースが電源、ドレインがビット線に接続され、そのゲート入力としてビット線プリチャージ信号が供給される第１および第２のＮチャネルＭＯＳＦＥＴと、前記ビット線プリチャージ信号をゲート入力とし、ソースおよびドレインは、それぞれビット線対に接続され、ワード線上昇前にビット線をイコライズする第３のＮチャネルＭＯＳＦＥＴと、共通データバス線対の電位を補償するためにソースが電源、ドレインが共通データバス線に接続され、そのゲート入力として共通データバス線プリチャージ信号が供給される第４、第５のＮチャネルＭＯＳＦＥＴと、共通データバス線プリチャージ信号をゲート入力とし、ソースおよびドレインは、それぞれ共通データバス線対に接続され、ワード線上昇前に共通データバス線をイコライズする第６のＮチャネルＭＯＳＦＥＴとを有するスタティックＲＡＭにおいて、第３、第６のＮチャネルＭＯＳＦＥＴおよび行選択用ＮチャネルＭＯＳＦＥＴの閾値電圧が第１、第２、第４、第５のＮチャネルＭＯＳＦＥＴの閾値電圧よりも低く設定されていることを特徴とするスタティックＲＡＭ。」
　
２．引用例           
　これに対して、原査定の拒絶の理由で引用された特開昭６１−３２２９６号公報（以下、「引用例１」という）には、「ＭＯＳスタティックＲＡＭのような１対のビット線を有するメモリの高速読出しを行う半導体メモリ装置に関するもの」（公報第１頁右下欄第２行乃至５行）、「ビットラインプリチャージ回路１はＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１、ＱＰ２、ＱＥ１とにより構成され、これらのＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１、ＱＰ２、ＱＥ１の各ゲートには、アドレスの変化によって生じるプリチャージ信号φＰが印加されるようになっており、このプリチャージ信号φＰがＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１、ＱＰ２のゲートに印加することにより、ビットラインＢＬ、ＢＬ（バー）がそれぞれプリチャージするようになっている。ＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１、ＱＰ２の各ドレインには、電源電圧Ｖｃｃが印加されており、各ソースはそれぞれビットラインＢＬ、ＢＬ（バー）に接続されている。また、ＮチャンネルＭＯＳ　ＦＥＴ　ＱＥ１のドレイン・ソースはそれぞれビットラインＢＬ・ＢＬ（バー）に接続されている。」（公報第２頁右上欄第６行乃至同頁左下欄１行）、「データラインプリチャージ回路４は、ＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ３、ＱＰ４、ＱＥ２とにより構成されており、これらのゲートには、プリチャージ信号φＰが入力されるようになっている。ＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ３、ＱＰ４のドレインには電源電圧Ｖｃｃが印加され、その各ソースはＮチャンネルＭＯＳ　ＦＥＴ　ＱＥ２のソース・ドレインおよびデータラインＤＬ、ＤＬ（バー）にそれぞれ接続されている」（公報第３頁左上欄第２行乃至９行）、「データラインＤＬ　ＤＬ（バー）はそれぞれトランスファゲート回路５内のＮチャンネル伝送ゲートＭＯＳ　ＦＥＴ　ＱＹ１、ＱＹ２の各ソースに接続されている。このＮチャンネル伝送ゲートＭＯＳ　ＦＥＴ　ＱＹ１、ＱＹ２のドレイン２はそれぞれ上記ビットラインＢＬ、ＢＬ（バー）に接続されており、また、両ゲートには、Ｙアドレスデコード信号ＹＤによって制御される」（公報第３頁左上欄第１７行乃至同頁右上欄第３行）が記載されている。
　よって引用例１には、「ＭＯＳスタティックＲＡＭがビットラインプリチャージ回路とデータラインプリチャージ回路を含み、ビットラインプリチャージ回路は、ドレインに電源電圧Ｖｃｃを印加し、各ソースにそれぞれビットラインＢＬ、ＢＬ（バー）を接続し、各ゲートにプリチャージ信号φＰを印加するＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１及びＱＰ２と、ドレイン・ソースはそれぞれビットラインＢＬ、ＢＬ（バー）に接続し、ゲートにプリチャージ信号φＰを印加するＮチャンネルＭＯＳ　ＦＥＴ　ＱＥ１とから構成され、データラインプリチャージ回路は、各ドレインに電源電圧Ｖｃｃを印加し、各ソースにそれぞれデータラインＤＬ、ＤＬ（バー）を接続し、各ゲートにプリチャージ信号φＰを印加するＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ３及びＱＰ４と、ドレイン・ソースはそれぞれデータラインＤＬ、ＤＬ（バー）に接続し、ゲートにプリチャージ信号φＰを印加するＮチャンネルＭＯＳＦＥＴ　ＱＥ２から構成され、ビットラインＢＬ、ＢＬ（バー）はＮチャンネル伝送ゲートＭＯＳ　ＦＥＴ　ＱＹ１、ＱＹ２によりデータラインＤＬ、ＤＬ（バー）への接続を制御される」ことが記載されていると認められる。
　同じく原査定の拒絶の理由で引用された特開昭５８−１９６６９３号公報（以下、「引用例２」という）には、「この発明は半導体集積回路メモリ装置のバスラインにおけるバイアスのイコライズの速度を向上することができる半導体集積回路」（公報第１頁左下欄第２０行乃至同頁右下欄２行）、「この発明の目的はイコライズの速度を向上することができる半導体集積回路を提供するものである。このような目的を達成するため、この発明はイコライザ用トランジスタの閾値電圧を負荷トランジスタなどの閾値電圧より絶対値で小さくする」（公報第２頁右上欄第３行乃至８行）、また第３図にはＮチャネルＭＯＳトランジスタからなる２つの負荷トランジスタ２ａ及び２ｂが電源線５と一対のバスライン１ａ及び１ｂとの間に接続され、かつ前記１対のバスライン間にはＮチャネルＭＯＳトランジスタからなるイコライザ用トランジスタ１０が接続されている点が記載されている。
　よって引用例２には、「半導体集積回路メモリ装置において、イコライズの速度を向上するために、一対のバスライン間に接続されたイコライザ用のＮチャネルＭＯＳトランジスタの閾値電圧を、電源とバスライン間に接続されたＮチャネルＭＯＳトランジスタの閾値電圧より絶対値で小さくする」ことが記載されていると認められる。
　同じく原査定の拒絶の理由で引用された実開昭６０−１８１０５３号公報（以下、「引用例３」という）には、「本考案の目的は、前述の従来形における問題点に鑑み、ＭＩＳ形半導体記憶装置において、ビット線とデータ線との間に設けられたトランスファゲートをしきい値の低いエンハンスメント形トランジスタを用いて構成するという構想に基づき、ビット線からデータ線への情報の転送速度を速くし、記憶装置のアクセスタイムを短縮する」（公報第３頁第１２行乃至１８行）、「各該ビット線と該データバス線との間にそれぞれ接続されたトランスファゲート用トランジスタを具備し、該トランスファゲート用トランジスタをオンとすることによって該メモリセルからの情報信号を該ビット線を介して該データバス線に読み出すＭＩＳ形半導体記憶装置において、該トランスファゲート用トランジスタを該記憶装置内の他の回路部分に使用されるエンハンスメント形トランジスタより低いしきい値を有するＭＩＳ形トランジスタで構成した」（公報第４頁第５行乃至１４行）が記載されている。また第１図には、電源とビット線対間に接続された負荷トランジスタ、メモリセルを構成するトランジスタ、及びトランスファゲート用トランジスタがそれぞれＮチャネルＭＯＳＦＥＴで構成されている点が記載されている。
　よって引用例３には、「ＭＩＳ形半導体記憶装置において、ビット線からデータ線への情報の転送速度を速くするために、ビット線とデータバス線との間に接続されたトランスファゲート用ＮチャネルＭＯＳＦＥＴのしきい値を他の回路部分に使用されるＮチャネルＭＯＳＦＥＴより低いしきい値とする」ことが記載されていると認められる。
　　
３．対比
　そこで本願発明と引用例１記載の発明とを対比すると、引用例１記載の発明の「ビットラインＢＬ、ＢＬ（バー）」、「プリチャージ信号φＰ」、「ＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ１及びＱＰ２」、「ＮチャンネルＭＯＳ　ＦＥＴ　ＱＥ１」、「データラインＤＬ、ＤＬ（バー）」、「ＮチャンネルＭＯＳ　ＦＥＴ　ＱＰ３及びＱＰ４」、「プリチャージ信号φＰ」、「ＮチャンネルＭＯＳ　ＦＥＴ　ＱＥ２」、「Ｎチャンネル伝送ゲートＭＯＳ　ＦＥＴ　ＱＹ１、ＱＹ２」、「ＭＯＳスタティックＲＡＭ」は、それぞれ本願発明の「ビット線対」、「ビット線プリチャージ信号」、「第１および第２のＮチャネルＭＯＳＦＥＴ」、「第３のＮチャネルＭＯＳＦＥＴ」、「共通データバス線対」、「第４、第５のＮチャネルＭＯＳＦＥＴ」、「共通データバス線プリチャージ信号」、「第６のＮチャネルＭＯＳＦＥＴ」、「行選択用ＮチャネルＭＯＳＦＥＴ」、「スタティックＲＡＭ」に相当している。また引用例１記載の発明のスタティックＲＡＭにおいても、ビットラインプリチャージ回路はビットライン対の電位を補償するためのものであり、データラインプリチャージ回路はデータライン対の電位を補償するためのものであり、さらに第２図にはワードラインＷＬの上昇前にプリチャージ信号φＰが上昇してイコライズを行っていることが記載されているので、引用例１記載の発明もワード線上昇前にビット線と共通データバス線をイコライズするものである。よって両者は、
「ビット線対の電位を補償するために、そのゲート入力としてビット線プリチャージ信号が供給される第１および第２のＮチャネルＭＯＳＦＥＴと、前記ビット線プリチャージ信号をゲート入力とし、ソースおよびドレインは、それぞれビット線対に接続され、ワード線上昇前にビット線をイコライズする第３のＮチャネルＭＯＳＦＥＴと、共通データバス線対の電位を補償するために、そのゲート入力として共通データバス線プリチャージ信号が供給される第４、第５のＮチャネルＭＯＳＦＥＴと、共通データバス線プリチャージ信号をゲート入力とし、ソースおよびドレインは、それぞれ共通データバス線対に接続され、ワード線上昇前に共通データバス線をイコライズする第６のＮチャネルＭＯＳＦＥＴとを有するスタティックＲＡＭ」
である点で一致し、
（１）本願発明の第１、第２、第４、第５のＮチャネルＭＯＳＦＥＴは、ソースを電源に接続し、ドレインをビット線対または共通データバス線に接続しているのに対し、引用例１記載の発明のそれは、ソースをビット線対または共通データバス線に接続し、ドレインを電源に接続している。
（２）本願発明は、第３、第６のＮチャネルＭＯＳＦＥＴおよび行選択用ＮチャネルＭＯＳＦＥＴの閾値電圧が第１、第２、第４、第５のＮチャネルＭＯＳＦＥＴの閾値電圧よりも低く設定すると限定しているのに対し、引用例１記載の発明にはそのような限定がない。
という点で両者は相違する。
　　
４．当審の判断
　上記相違点（１）について検討すると、一般にＭＯＳＦＥＴの構造はゲートを中心にソースとドレインが対象構造となっているので、ゲートへ入力される信号によりドレインとソース間の開閉を制御するＭＯＳＦＥＴでは、電源側にソースを接続するかドレインを接続するかは設計的事項にすぎないから、ソースに電源を接続し、ドレインにビット線対または共通データバス線を接続することは、当業者が容易に想到できたものと認める。
　上記相違点（２）について検討する。
　本願発明の「第３、第６のＮチャネルＭＯＳＦＥＴの閾値電圧が第１、第２、第４、第５のＮチャネルＭＯＳＦＥＴの閾値電圧よりも低く設定されている」という構成は、本願明細書第８頁９行目乃至１０行目に記載されている「ビット線および共通データバス線は確実にイコライズされる」という作用を奏し、これにより、明細書第６頁１８行目乃至２０行目に記載されている「製造上のばらつきにより閾値電圧が変動しても読出し時間が遅れないスタティックＲＡＭを提供する」という目的を達成している。即ち、イコライズ用ＮチャネルＭＯＳＦＥＴの閾値を電源とビット線対との間または電源と共通データバス線対との間に接続されたＮチャネルＭＯＳＦＥＴの閾値より低く設定することにより、製造上のばらつきがあったとしても読出し時間の向上を図れるものである。
　これに対して、引用例２記載の発明は、イコライザ用のＮチャネルＭＯＳトランジスタの閾値電圧を電源とバスライン間に接続されたＮチャネルＭＯＳトランジスタの閾値電圧より低く設定する構成により、イコライズの速度を向上して読出し速度の向上を図っているものである。そして半導体集積回路の分野では、製造上のばらつきにより、トランジスタの閾値電圧に差が生じるため、その影響を低減することは周知の技術的課題であること、また引用例２記載のトランジスタにおいても、イコライザ用のＮチャネルＭＯＳトランジスタの閾値電圧を低く設定していること、これらのことから当業者にとって引用例２記載のトランジスタに対して、ビット線間の電圧のばらつきが低減できることは自明なことである。したがって、引用例１記載の半導体メモリ装置に引用例２記載の発明の構成を採用することに、格別の困難性は認められない。
　また本願発明の「行選択用ＮチャネルＭＯＳＦＥＴの閾値電圧を第１、第２、第４、第５のＮチャネルＭＯＳＦＥＴの閾値電圧よりも低く設定する」という構成は、明細書第８頁１３行目乃至１４行目に記載されている「行選択トランジスタも確実にオンする」という作用を奏し、これにより、明細書第６頁１８行目乃至２０行目に記載されている「製造上のばらつきにより閾値電圧が変動しても読出し時間が遅れないスタティックＲＡＭを提供する」という目的を達成している。即ち、列選択用ＮチャネルＭＯＳＦＥＴの閾値を電源とビット線対との間または共通データバス線対との間に接続されたＮチャネルＭＯＳＦＥＴの閾値より低く設定することにより、製造上のばらつきがあったとしても読出し時間の向上を図っている。
　これに対して、引用例３記載の発明も、行選択を行うトランスファゲート用ＮチャネルＭＯＳＦＥＴのしきい値を他の回路部分に使用されるＮチャネルＭＯＳＦＥＴより低いしきい値に設定するという構成により、ビット線からデータ線への情報の転送速度を速くして読み出し速度の向上を図っている。そして上述したように半導体集積回路の分野では、製造上のばらつきにより、トランジスタの閾値電圧に差が生じるため、その影響を低減することは周知の技術的課題であること、また、引用例３記載の発明の構成においても、トランスファゲート用ＮチャネルＭＯＳＦＥＴの閾値電圧を低く設定していること、これらのことから当業者にとって引用例３記載のトランジスタに対して、トランスファゲート用ＮチャネルＭＯＳＦＥＴの閾値にばらつきがあったとしても転送速度の遅延を低減できることは自明なことである。したがって、引用例１記載の半導体メモリ装置に引用例３記載の発明の構成を採用することに、格別の困難性は認められないから、上記相違点（２）は、当業者が容易に推考できたものである。
　そして、本願発明の効果は、引用例１、２、３に記載の効果から容易に予想できる程度のものである。
　　
５．むすび
　したがって、本願発明は引用例１乃至３に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。