【事件の表示】
　特願２００６−３３７６２３「半同期メモリ・コピー動作において用いられるアドレス範囲の妥当性」拒絶査定不服審判事件〔平成１９年　７月　５日出願公開、特開２００７−１７２６１０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１８年１２月１４日（パリ条約による優先権主張２００５年１２月２２日、米国）の出願であって、平成２４年５月１８日付けで拒絶理由通知がなされ、同年８月１０日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年９月７日付けで拒絶査定がなされ、これに対し、平成２５年１月８日に拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、当審において、平成２５年５月１６日付けで前置報告書を利用した審尋がなされ、同年年７月１６日付けで、それに対する回答書が提出されたものである。
　
２．平成２５年１月８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２５年１月８日付けの手続補正を却下する。
　
［理由］
（１）補正の目的の適否について
　平成２５年１月８日付けの手続補正（以下、「本件手続補正」という。）の目的が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に適合するか否かを検討する。
　
　本件手続補正により、特許請求の範囲の記載は、平成２４年８月１０日付けの手続補正書に記載された、
「　　【請求項１】
　スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
　前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
　ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
　前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
　前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。
　　【請求項２】
　前記発行された命令が、変換索引バッファのエントリ無効化命令である、請求項１に記載の方法。
　　【請求項３】
　前記メモリ・コピー動作が実施されているアドレス範囲に対する書込み動作を防止することを更に含む、請求項１に記載の方法。
　　【請求項４】
　前記メモリ・コピー動作が実施されているアドレス範囲内のソース領域からの読取り動作を可能にすることを更に含む、請求項１に記載の方法。
　　【請求項５】
　前記メモリ・コピー動作が実施されているアドレス範囲内のターゲット領域からの読取り動作を防止することを更に含む、請求項１に記載の方法。
　　【請求項６】
　前記メモリ・コピー動作は、ターゲット・メモリ位置の仮想アドレスと、ソース・メモリ位置の仮想アドレスと、転送されるバイトの数とを含むメモリ・コピー命令に基づき実行される、請求項１に記載の方法。
　　【請求項７】
　メモリ・ページの内容を保護するためのシステムであって、
　少なくとも１つのソース・レジスタ及びそれに結合された少なくとも１つのターゲット・レジスタを有するプロセッサと、
　前記プロセッサに通信可能に結合されるメモリと、
　前記プロセッサによって解釈される、メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作に関する第１の命令コードであって、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲が少なくとも１つのソース・レジスタに格納され、前記メモリ・コピー動作に関連付けられたターゲット・アドレス範囲が少なくとも１つのターゲット・レジスタに格納される、第１の命令コードと、
　前記プロセッサによって解釈される、メモリ・ページ・テーブル・エントリを削除することに関する第２の命令コードと、
　前記第２の命令コードに関連付けられたアドレスの組を、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲及びターゲット・アドレス範囲と比較するためのアドレス比較器とを備え、
　前記プロセッサが、前記メモリ・コピー動作に関連したソース・アドレス範囲及びターゲット・アドレス範囲のうちの少なくとも１つに対応する前記第２の命令コードに関連付けられたアドレスの組に応答して、前記メモリ・コピー動作が完了するまで前記第２の命令コードの実行を停止する、システム。
　　【請求項８】
　メモリ・ページの内容を保護するためのプログラムであって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する手順と、
　前記メモリ・コピー動作が実施されるアドレス範囲を判断する手順と、
　ページ・テーブル・エントリの削除に関する発行された命令を検出する手順と、
　前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する手順と、
　前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記発行された命令を停止する手順と、をコンピュータに実行させるためのプログラム。」（以下、これらの請求項を「補正前」の請求項という。）
から、
「　　【請求項１】
　スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
　前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
　ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
　前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
　前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。
　　【請求項２】
　前記発行された命令が、変換索引バッファのエントリ無効化命令である、請求項１に記載の方法。
　　【請求項３】
　前記メモリ・コピー動作が実施されているアドレス範囲に対する書込み動作を防止すること
、前記メモリ・コピー動作が実施されているアドレス範囲内のソース領域からの読取り動作を可能にすること、および前記メモリ・コピー動作が実施されているアドレス範囲内のターゲット領域からの読取り動作を防止することの少なくとも１つのステップ
　　【請求項４】
　前記メモリ・コピー動作は、ターゲット・メモリ位置の仮想アドレスと、ソース・メモリ位置の仮想アドレスと、転送されるバイトの数とを含むメモリ・コピー命令に基づき実行される、請求項１に記載の方法。
　　【請求項５】
　メモリ・ページの内容を保護するためのシステムであって、
　少なくとも１つのソース・レジスタ及びそれに結合された少なくとも１つのターゲット・レジスタを有するプロセッサと、
　前記プロセッサに通信可能に結合されるメモリと、
　前記プロセッサによって解釈される、メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作に関する第１の命令コードであって、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲が少なくとも１つのソース・レジスタに格納され、前記メモリ・コピー動作に関連付けられたターゲット・アドレス範囲が少なくとも１つのターゲット・レジスタに格納される、第１の命令コードと、
　前記プロセッサによって解釈される、メモリ・ページ・テーブル・エントリを削除することに関する第２の命令コードと、
　前記第２の命令コードに関連付けられたアドレスの組を、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲及びターゲット・アドレス範囲と比較するためのアドレス比較器とを備え、
　前記プロセッサが、前記メモリ・コピー動作に関連したソース・アドレス範囲及びターゲット・アドレス範囲のうちの少なくとも１つに対応する前記第２の命令コードに関連付けられたアドレスの組
があること
　　【請求項６】
　メモリ・ページの内容を保護するためのプログラムであって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する手順と、
　前記メモリ・コピー動作が実施されるアドレス範囲を判断する手順と、
　ページ・テーブル・エントリの削除に関する発行された命令を検出する手順と、
　前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する手順と、
　前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記発行された命令を停止する手順と、をコンピュータに実行させるためのプログラム。」（以下、これらの請求項を「補正後」の請求項という。）
に補正された。
　
　補正後の請求項３は、補正前の請求項３、請求項４、請求項５の内容のいずれかを選択する形式で記載されるようになったが、このような補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に掲げるいずれの号にも該当しないことは明らかである。そのため、審判請求時補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成２５年１月８日付けの手続補正は、上記のとおり却下されたので、本願の請求項１ないし８に係る発明は、平成２４年８月１０日付け手続補正書の特許請求の範囲の請求項１ないし８に記載された事項により特定されるものであるところ、その請求項１に係る発明は、平成２４年８月１０日付け手続補正書によって補正された特許請求の範囲の記載からみて、その請求項１に記載された事項により特定される、次のとおりのものと認める。（以下、「本願発明」という。）
　
「　スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
　前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
　ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
　前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
　前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。」
　
　
（２）引用文献等
（引用文献１）特開平３−１３７７４７号公報（以下、「引用文献１」という。）には、図面とともに次の事項が記載されている。（下線は、当審において付与したものである。以下、同様。）
Ａ１．「
本発明の目的には、他のプロセッサがページ・コピー動作に介入するのを防ぐために、ページ・コピー命令がＭＰ（ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）システムのプロセッサによって実行されている間に、ページ・コピー命令の仮想ページ・オペランドに対する物理媒体の使用と割り当てにロックをかけることも含まれる。
・・・（中略）・・・
　本発明の目的には、ＥＳ内で有効なＰＴＥによって指示されたＥＳブロックをアクセスする
ＭＶＰＧ（ｍｏｖｅ　ｐａｇｅ）命令を実行するとき、プロセッサによって保持される該ＰＴＥのそれぞれにロック・フィールド（Ｌ）を提供する
　
Ａ２．「
本発明は、非特権プログラムが仮想アドレシングを用いて、・・・（中略）・・・、または同じ仮想アドレス空間内でデータの単位ページをコピー（移動）できるようにする非特権ＣＰＵ命令を提供するものである。その場合、仮想ページの移動（コピー）は、ＭＳ内か、ＥＳ内か、または、ＥＳとＭＳとの間でいずれかの方向での、ソース・ページからデスティネーション・ページへの物理的なデータ・コピーを伴う。
　
Ａ３．「
ＩＥＳＢＥ（ｉｎｖａｌｉｄａｔｅ　ｅｘｐａｎｄｅｄ　ｓｔｏｒａｇｅ　ｂｌｏｃｋ　ｅｎｔｒｙ）命令
　
ＩＥＳＢＥ命令は、ここで説明している本発明の一部である。これは特権命令として、監視制御プログラムが、指定されたＰＴＥの状態を、ＥＳ内有効からＥＳ内無効へ変え、
　
ＩＥＳＢＥ命令のオペランドはＰＴＥのアドレスである。命令の実行後、マシンは、指定されたＰＴＥのＶビットを０にセットして、他の全ＣＰＵに応答を求める。このとき、ＣＰＵはすべて、指定されたＰＴＥの内容またはそのＰＴＥによって表されるＥＳブロックをアクセスしたり変更したりしているＭＶＰＧ命令は実行していない。ＩＥＳＢＥの実行は、それがＭＰ構成の各ＣＰＵから応答を受けたときにだけ終了する。
　ＩＥＳＢＥによって用いられるブロードキャスト（同報）／ウェイト・プロトコルでは、実行時間が長くなりやすく、ＩＥＳＢＥ命令が頻繁に用いられてシステム・パフォーマンスが大きく低下することがある。そこで本発明では、ＥＳ内有効ＰＴＥを無効にする効率化手段を提供しており、これにロック・プロトコルが用いられる。　
　ロック・プロトコルでは、ＭＶＰＧが、ＥＳ内有効ＰＴＥによって指定されたＥＳブロックをアクセスする前に、１ビット・ロック（Ｌ）を取得する必要がある。ロック取得の流れ図は第９図に示した。次のステップが必要になる。ＥＳＭＶＰＧを１にセットすることで、このＣＰＵがＬビット・ロックを保持している（または取得しようとしている）ことを示す。　
　
ＥＳＭＶＰＧトリガは、実施例では、このＣＰＵがＩＥＳＢＥ要求に応答できるかどうかを判定するのに用いられる。トリガが１であれば、ＣＰＵは、ＥＳ内有効ＰＴＥをアクセスしており、応答が抑止されるとみなされる。
　第９図から分かるように、このステップは実際には、アトミックにフェッチされたＰＴＥの内容が、Ｖ、Ｌ＝１、０と状態判定されていたバッファ内ＰＴＥと等しいことを検証することによって実行される。そのように比較検証されるとＬビットが１にセットされる。他の場合、ＭＶＰＧ命令が最初から実行し直される。　
　
ＭＶＰＧ命令が終了すると、ＬビットとＥＳＭＶＰＧトリガが０にセットされる。
　
したがって他のＣＰＵがＭＶＰＧを介してＰＴＥをアクセスしていることを確認しながら、ＥＳ内有効ＰＴＥを無効にするには、制御プログラムは、単にコンベア・スワップ命令を実行すればよい。
　
　
（ア）上記Ａ１．より、引用文献１には、マルチプロセッサ構成のＣＰＵにおいて、ＰＴＥを保護するための方法、が記載されているといえる。
　
（イ）上記Ａ１．には、「ＭＶＰＧ（ｍｏｖｅ　ｐａｇｅ）命令を実行するとき、・・・を提供する」と記載されている。また、上記Ａ２．には「仮想アドレス空間内でデータの単位ページをコピー（移動）できるようにする非特権ＣＰＵ命令を提供する」及び「仮想ページの（コピー）は、・・・、ソース・ページからデスティネーション・ページへの物理的なデータ・コピーを伴う」と記載されている。これらのことから、引用文献１には実質的に、仮想アドレス空間の第１の部分から第２の部分へデータをコピー命令を実行するときを判断するステップ、が含まれているといえる。
　
（ウ）上記Ａ３．の記載及び上記（イ）より、引用文献１には、指定されたＰＴＥの状態を変えるＩＥＳＢＥの実行する際、そのＰＴＥによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断することが記載されているといえる。
　
（エ）上記Ａ３．の記載及び上記（ウ）より、引用文献１には、指定されたＰＴＥの状態を変えるＩＥＳＢＥ命令の実行は、それがＭＰ構成の各ＣＰＵから、コピー命令が実行されていない旨の応答を受けたときにだけ終了することが記載されているといえる。
　
　上記（ア）〜（エ）より、引用文献１には以下の発明（以下、「引用文献１記載の発明」）が記載されているといえる。
　
「マルチプロセッサ構成のＣＰＵにおいて、ＰＴＥを保護するための方法であって、
　仮想アドレス空間の第１の部分から第２の部分へデータをコピー命令を実行するときを判断するステップと、
　指定されたＰＴＥの状態を変えるＩＥＳＢＥの実行する際、そのＰＴＥによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断するステップと、
　指定されたＰＴＥの状態を変えるＩＥＳＢＥ命令の実行は、それがＭＰ構成の各ＣＰＵから、コピー命令が実行されていない旨の応答を受けたときにだけ終了するステップと、を含む方法。」
　
　
（引用文献２）
　特開昭５２−１１７３０号公報（以下、「引用文献２」という。）には、図面とともに次の事項が記載されている。（下線は、当審において付与したものである。以下、同様。）
　
Ｂ１．「　本発明の目的は、移動命令の処理方式を改善し、特に仮想記憶方式をとり、かつ主記憶装置を複数の演算装置で共有するシステム全体の処理速度の向上を実現することにある。
　上記の目的を達成するため、
本発明では、或る主演算装置で移動命令を検出すると、該主演算装置は第１オペランドの開始実アドレスと開始および終了論理アドレス、第２オペランドの開始実アドレスと開始および終了論理アドレス、バイトカウント等を主記憶制御装置の各々のレジスタにセットして主記憶装置上の情報移動の処理を主記憶制御装置に移し、その主演算装置は次の命令を実行し得るようにする。
　
（参考文献１）特開２００１−１８４２５９号公報（以下、「参考文献１」という。）には、図面とともに次の事項が記載されている。
　
Ｃ１．「【０００１】
【発明の属する技術分野】
本発明は、主記憶のあるアドレスからデータをリードし、リードしたデータを主記憶の別のアドレスへライトすることでデータを転送するデータ転送命令を持つ演算処理装置及び該装置におけるデータ転送方法に関する。
【０００２】
【従来の技術】近年、演算処理装置の技術開発が先行し、演算処理装置の処理速度が飛躍的に向上している。これに対し演算処理装置の主記憶として用いられるメモリ素子の処理速度はさほど向上していないのが現状であり、このメモリの速度が演算処理装置の処理速度を制限している。キャッシュを搭載するなどの工夫により性能向上を行っているがキャッシュミスヒットしたケースではメモリの読み出しを行わなければならないためメモリ性能が演算処理装置の処理速度に制限を与える原因となっている。メモリリードのみをアウトオブオーダーで行う技術は存在するが、メモリリード・ライトの連続したデータ転送については存在しないため、従来技術によるデータ転送においてはメモリリード命令でメモリリードしたデータを直後のメモリライト命令で使用しなければならない為、メモリリード命令の完了をメモリライト命令が待たなければならず、後続命令も実行が停止してしまっておりデータ転送時はアウトオブオーダーの有効性がなかった。　
【０００３】
【発明が解決しようとする課題】すなわち、
従来の技術においては、データのリードおよびライトを連続して実行するデータ転送命令においては、アウトオブオーダーによる処理の高速化を行うことができなかった。
　
Ｃ２．「【００１０】図１を参照すると、命令デコード部１は、命令のデコードを行い、デコードした命令がメモリ転送命令の場合、転送元アドレス、転送先アドレス、転送バイト数を抽出し、抽出したデータを、転送元アドレス信号２０１、転送先アドレス信号３０１、および転送バイト数信号４０１として、転送元アドレスレジスタ２、転送先アドレスレジスタ３、および転送バイトレジスタ４にそれぞれ格納する。そして、データ転送起動通知信号１０１よってデータ転送部５に起動をかけ、後続命令のデコードを行う。　
【００１１】命令デコード部１は、データ転送部５より出力されるデータ転送実行中フラグ５０１が“１”の間にデコードした命令がメモリ転送命令の場合はデータ転送実行中フラグ５０１が“０”になるまでメモリ転送命令を待ち合わせる。また、
デコードした命令がメモリリード命令あるいはメモリライト命令などメモリアクセス命令の場合はメモリアクセスアドレスを抽出し、転送元アドレスレジスタ２、転送先アドレスレジスタ３、転送バイトレジスタ４の値を入力として命令デコード部１内の重複チェック部１４にてアドレスが重複していないかチェックする。
アドレスが重複していれば命令実行指示信号１０２を“０”に遷移させ命令実行を停止し、重複チェック部１４にてアドレスチェックを繰り返す。
【００１２】すなわち、命令デコード部１は、例えば、データ転送実行中にメモリロード命令をデコードした場合、重複チェック部１４においてメモリロード対象エリアが転送先対象エリアと重複するかどうかをチェックし、重複する場合は重複がなくなるまで命令実行を停止する。また、データ転送実行中にメモリストア命令をデコードした場合、重複チェック部１４においてメモリストア対象エリアが転送元対象エリアおよび転送先対象エリアと重複するかチェックし、重複する場合は重複がなくなるまで命令実行を停止する。」
　
（参考文献２）安藤　秀樹，命令レベル並列処理　−プロセッサアーキテクチャとコンパイラ−，コロナ社，第１版，２００５年１０月２６日，ｐ．１０〜１５（以下、「参考文献２」という。）には、図面とともに次の事項が記載されている。
　
Ｄ１．「　スーパスカラプロセッサの基本的な構成を図２．１に示す。
プロセッサは大きく以下の三つの部分に分かれている。
・
フロントエンド
・
実行コア
・バックエンド（back-end）　
　これらの部分は独立に動作できるようバッファを介して緩く結合している。」（第１１ページ第８行〜同ページ第１４行）
　
Ｄ２．「　
フロントエンドから送られてきた命令は，いったん，命令ウィンドウに蓄えられ，
命令ウィンドウから機能ユニットに命令を送出することを，命令の発行（issue）と呼ぶ
　
　
（３）対比
　本願発明と引用文献１記載の発明とを対比すると、次のことがいえる。
　
（ア）引用文献１記載の発明における「マルチプロセッサ構成のＣＰＵにおいて、ＰＴＥを保護する」ことと、本願発明における「スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護する」こととは、「並列処理を行う構成の処理装置において、メモリ・ページの内容を保護する」という点で共通するものである。
　
（イ）引用文献１記載の発明における「仮想アドレス空間の第１の部分から第２の部分へデータをコピー命令を実行するときを判断する」ことは、本願発明における「メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する」ことに相当する。
　
（ウ）引用文献１記載の発明における「指定されたＰＴＥの状態を変えるＩＥＳＢＥの実行する際、そのＰＴＥによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断する」ことと、本願発明における「ページ・テーブル・エントリの削除に関する発行された命令を検出するステップ」及び「前記発行された命令が、前記アドレス範囲内の少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する」こととは、「ページ・テーブル・エントリの状態を変える命令を実行する際、前記命令が、コピー命令がアクセスしたり変更したりしている少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されているか否かを判断する」という点で共通するものである。
　
（エ）引用文献１記載の発明における「指定されたＰＴＥの状態を変えるＩＥＳＢＥ命令の実行は、それがＭＰ構成の各ＣＰＵから、コピー命令が実行されていない旨の応答を受けたときにだけ終了する」ことと、本願発明における「発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止する」こととは、「実行する命令がページ・テーブル・エントリの状態を変えるように予定されていることに応答して、コピー命令が完了するまで前記命令の実行を停止する」という点で共通するものである。
　
　上記（ア）〜（エ）より、本願発明と引用文献１記載の発明とは、
　
「並列処理を行う構成の処理装置において、メモリ・ページの内容を保護するための方法であって、
　メモリの第１の部分から第２の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
　ページ・テーブル・エントリの状態を変える命令を実行する際、前記命令が、コピー命令がアクセスしたり変更したりしている少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されているか否かを判断するステップと、
　実行する命令がページ・テーブル・エントリの状態を変えるように予定されていることに応答して、コピー命令が完了するまで前記命令の実行を停止するステップと、を含む方法。」
　
という点で一致し、以下の点で相違する。
　
（相違点１）本願発明が「スーパースカラ・プロセッサ」を対象とするものであるのに対して、引用文献１記載の発明はそのような構成となっていない点。
　
（相違点２）本願発明が「メモリ・コピー動作が実施されるアドレス範囲を判断するステップ」を有しているのに対して、引用文献１記載の発明では、これについて特に限定されていない点。
　
（相違点３）本願発明が、発行された命令を検出するのに対して、引用文献１記載の発明ではそのような構成になっていない点。
　
（相違点４）ページ・テーブル・エントリの状態を変える命令に関して、本願発明では、ページ・テーブル・エントリの削除に関するものであるのに対して、引用文献１記載の発明では、そのようなものではない点。
　
（相違点５）本願発明が、スーパースカラ・プロセッサによる前記発行された命令の実行を停止するのに対して、引用文献１記載の発明ではそのような構成になっていない点。
　
　
（４）判断
　上記相違点について検討する。
　
相違点１，３，５について：
　メモリ転送命令の実行を、主演算装置と独立に実行する情報処理装置において、先行するメモリ転送命令の範囲が後続命令の処理対象と重複する場合に、後続の命令を停止する処理装置は、引用文献２に記載されており、前記引用文献２に記載されているような処理装置に、引用文献１記載の発明を適用して、コピー命令が完了するまで、コピー命令がアクセスしたり変更したりしている少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されている命令の実行を停止するよう構成することは、当業者が容易に想到し得ることである。
　また、本願の優先日時点において、情報処理装置の形態として、命令の発行が行われてから実行が行われる、スーパスカラプロセッサは一般的なものである（参考文献１、参考文献２）。そして、スーパースカラプロセッサにおいては、命令の実行は複数のプロセッサの部分にわたって実行されることから、上記コピー命令がアクセスしたり変更したりしている少なくとも１つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されている命令の実行を停止する構成をこのようなスーパースカラプロセッサに適用する場合、命令が実質的に実行される直前の、発行される段階で検出するよう構成することは、当業者が当然考慮すべき事項である。
　よって、相違点１，３，５は特段のものではない。
　
相違点２について：
　例えば参考文献１の段落【００１１】に記載されているように、データ転送実行中にメモリに影響をあたえる命令を実行しようとする場合、転送元対象エリアおよび転送先対象エリアと重複するかチェックすることは周知の技術であり、上記相違点１，３，５について、で検討したような、先行するメモリ転送命令の範囲が後続命令の処理対象と重複するかの判断に、前記転送元対象エリアおよび転送先対象エリアと重複するかチェックするような構成をとることは、当業者が適宜になし得ることである。
　よって、相違点２は格別のものとはいえない。
　
相違点４について：
　ページ・テーブル・エントリの状態を変える命令として、指定したページ・テーブル・エントリーを無効化し、ＴＬＢからそれに関連したエントリーを消去する命令は、引用文献３に記載されているように周知であり、引用文献１記載の発明におけるページ・テーブル・エントリの状態を変える命令を前記引用文献３記載の周知の命令とすることは、当業者が適宜になし得ることである。
　よって、相違点４は格別のものとはいえない。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用文献１記載の発明及び引用文献２記載の技術、参考文献１，２記載の周知技術から当業者が容易に予測できるものであって、格別のものとはいえない。
　
　
（５）むすび
　以上のとおり、本願発明は、引用文献１記載の発明及び引用文献２記載の技術、参考文献１，２記載の周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。