【事件の表示】
　平成３年特許願第１５５０２９号「絶対値演算回路」拒絶査定に対する審判事件（平成５年１月１４日出願公開、特開平５−６２６３）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．手続の経緯・本願発明
　本願は、平成３年６月２７日の特許出願であって、その請求項１に係る発明は、補正された明細書及び図面（平成１０年４月１０日付手続補正書、により補正されたもの）の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という。）
「２数を入力しビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号を作成する手段と、前記ビット毎の桁上げ生成信号及びビット毎の桁上げ伝播信号から最下位ビットを含む任意ビット長のブロック桁上げ生成信号およびブロック桁上げ伝播信号を求める手段とを有し、桁上げ入力が０の場合の各ビットの桁上げ信号を前記ブロック桁上げ信号から求め、前記桁上げ入力が１の場合の各ビットの桁上げ信号を前記ブロック桁上げ生成信号及びブロック桁上げ伝播信号から求めることにより、前記桁上げ入力が０の場合および１の場合の２通りの和を求める加算器を用いて、２数Ａ，Ｂの差の絶対値を求める絶対値演算回路であって、前記Ａの各ビット信号を反転させた値および前記Ｂの値を加算する加算器と、下位からの桁上げ信号が１の時の和から前記Ｂ−Ａの値を求める一方、下位からの桁上げ信号が０の時の和の各ビットを反転させた信号からＡ−Ｂの値を求める選択器とを有することを特徴とする絶対値演算回路。」
２．引用例
　一方、原査定の拒絶の理由において引用された特開昭６２−２５３２５号公報（以下、「引用例１」という。）には、絶対値数加減算回路が記載され、「絶対値数Ａ，Ｂの減算Ａ−Ｂを、２数の
げ先見ユニットの最上位桁から桁上げが発生して
るとともに、和生成ユニットの出力を反転して
する。」（第１頁右欄第１９行〜第２頁左上欄第
＋１の形で演算し（すなわち−Ｂを２の補数化して加算する）、最上位桁から桁上げが発生しなかったとき、減算結果が補数になるものと判定して、
Ｂ−Ａを生成するものである。
　第１図は、本発明に基づく加減算回路の原理的構成を示す図である。
　図において、１１は桁上げ生成／伝播関数生成ユニット、１２−１は第１の桁上げ先見ユニット、１２−２は第２の桁上げ先見ユニット、１３は和生成ユニット、１４は反転回路、１５および１６は選択手段のセレクタ、Ａ，Ｂは絶対値表現の演算数、Ｇは桁上げ生成関数、Ｐは桁上げ伝播関数、Ｃは桁上げ、Ｓは和、Ｃｉｎは最下位桁への桁上がり入力、Ｃｏｕｔは最上位桁からの桁上げ出力を表している。
　桁上げ生成／伝播関数生成ユニット１１は、入力された演算数Ａ，Ｂから加算時にＧ＝Ａ・Ｂ，
　第１および第２の桁上げ先見ユニット１２−１、１２−２は、桁上げ生成／伝播関数生成ユニット１１で生成された関数Ｇ，Ｐおよび最下位桁への桁上がりＣｉｎに基づいて、同時並行して各桁ごとの桁上げＣを生成する。ここで第１の桁上げ生成ユニット１２−１の最下位桁には、加算実行時に“０”、減算実行時に“１”の桁上がりＣｉｎが与えられる。これに対して、第２の桁上げ生成ユニット（１２−２）の最下位桁には常に“０”の桁上がりＣｉｎが与えられる。
　ｉ桁目の桁上げ生成関数Ｇｉ、桁上げ伝播関数をＰｉとすると、ｉ桁目からの桁上げＣｉは次式で与えられる。
　Ｃｉ＝Ｇｉ十Ｐｉ・Ｃｉ−１
　和生成ユニット１３は、桁上げ伝播関数Ｐおよび桁上げＣに基づいて和Ｓを生成する。
　反転回路１４は、和Ｓを反転し、Ｓを生成する。
　セレクタ１５および１６は、第１の桁上げ先見ユニット１２−１の最上位桁からの桁上げＣｏｕｔにより制御され、Ｃｏｕｔ＝１のときａ側、Ｃｏｕｔ＝１のときｂ側が選択される。
　これにより、減算実行時の第１の桁上げ先見ユニット１２−１から出力されるＣｏｕｔが“１”のときには、第１の桁上げ先見ユニット１２−１からの桁上げを、和生成ユニットにＣ入力として与えるとともに、和生成ユニット１３の和出力Ｓを反転せずに演算結果とし、他方、Ｃｏｕｔが“０”のときには、第２の桁上げ生成ユニット１２−２からの桁上げを、和生成ユニット１３にＣ入力として与え、同時に和生成ユニット１３の和出力Ｓの代
る。」（第２頁右下欄第１０行〜第３頁左下欄第４行）こと、「和Ｓは、ＢＣＬＡ２２−５から出力される桁上げＣｏｕｔが“１”のとき、
であり、Ｃｏｕｔが“０”のときには、
となる。
きＡ−Ｂ，Ａ≦ＢのときＢ−Ａの絶対値表現の結果を出力する。」（第４頁右上欄第１４行〜同頁左下欄第５行）こと、が記載されており、これらの記載を総合すると上記引例１には結局以下の発明が記載されていると認められる（以下、「引用例１の発明」という。）。
「２数を入力しビット毎の桁上げ生成関数およびビット毎の桁上げ伝播関数を作成する桁上げ生成／伝播関数生成ユニット１１を有し、桁上げ入力が０の場合の各ビットの桁上げと、桁上げ入力か１の場合の各ビットの桁上げを求めることにより、前記桁上げ入力が０の場合および１の場合の２通りの和を求めるユニットを用いて、２数Ａ，Ｂの差の絶対値を求める絶対値数減算回路であって、
　前記Ｂの各ビットを反転させた値および前記Ａの値を加算するユニットと、下位からの桁上げ信号が１の時の和から前記Ａ−Ｂの値を求める一方、下位からの桁上げ信号が１の時の和の各ビットを反転させた信号からＢ−Ａの値を求めるセレクタとを有することを特徴とする絶対値数減算回路。」
　つぎに、同じく原査定の拒絶の理由において引用された特開平１−２８１５２９号公報（以下、「引用例２」という。）には、「２つのｎビット２進数データ（Ａ，Ｂ）を入力として、各桁の桁上げ制御信号（Ｐｉ）および桁上げ発生信号（Ｇｉ）を生成する手段（１００）と、前記２つのｎビット２進数データ（Ａ，Ｂ）を所定のビット数ごとに群分けし、群分けされた各データに対応する前記各桁上げ制御信号（Ｐｉ）、桁上げ発生信号（Ｇｉ）および真の桁上げ信号（ＣＭ’−１）に基づいて並行処理により前記２っのｎビット２進数データ（Ａ，Ｂ）の算術和を演算して真の和信号（Ｆｉ）を生成する群加算手段（１０１）と、前記桁上げ制御信号（Ｐｉ）および桁上げ発生信号（Ｇｉ）に基づいて前記各群に対応する群桁上げ制御信号（ＢＰｉ）および群桁上げ発生信号（ＢＧｉ）を生成する手段（１０３）と、を備えた２進演算器において、
　前記群桁上げ制御信号（ＢＰＭ〜ＢＰＭ’−１）および群桁上げ発生信号（ＢＧＭ〜ＢＧＭ’−１）に基づいて累積群桁上げ制御信号（ＣＰＭ’−１＊）および累積群桁上げ発生信号（ＣＧＭ’−１＊）を生成する手段（１０６）と、
　前記累積群桁上げ制御信号（ＣＰＭ’−１＊）、累積群桁上げ発生信号（ＣＧＭ’−１＊）および当該群へのし桁上げ信号（ＣＭ−ｍ’）により真の桁上げ信号（ＣＭ’−１）を生成する手段（１０７）と、を備えたことを特徴とする２進演算器」（特許請求の範囲）が記載されており、特に、「ＢＬＡＣＧ回路１０５は上記のように生成された群桁上げ制御信号ＢＰｉ、群桁上げ発生信号ＢＧｉをｍ桁ごとに分けて処理するものとする。最下位桁が第Ｍ行であるＢＬＡＣＧ回路１０５において、累積群桁上げ制御信号ＣＰｉ＊、累積群桁上げ発生信号ＣＧｉ＊を次の（６）、（７）式により定義する。
但し、ｉ＝Ｍ，Ｍ＋ｍ’，Ｍ＋２ｍ’…，
Ｍ＋（ｍ−１）・ｍ’，
（ｋは０以上の整数）
であり、［π］はπを越えない最大整数を与えるＸの関数を表す。
　このようにして求められた累積群桁上げ制御信号ＣＰｉ＊、累積群桁上げ発生信号ＣＧｉ＊と当該ＢＬＡＣＧ回路への真の桁上げ信号（下位群からの桁上げ信号）ＣＮ−ｍ’は第１桁の真の桁上げ信号Ｃｉとの間で、次の（８）式の関係を有する。
Ｃｉ＝ＣＧｉ＊十ＣＰｉ＊・ＣＭ−ｍ’…（８）
　このように、仮の桁上げ信号Ｃｉ（０），Ｃｉ（１）を予め生成し、桁上げ信号ＣＭ−ｍ’により、そのいずれかを選択出力するのではなく、（６）、（７）式で与えられる累積群桁上げ制御信号ＣＰｉ＊、累積群桁上げ発生信号ＣＧｉ＊および当該群のＢＬＡＣＧ回路への桁上げ信号ＣＭ−ｍ’のみによって直接的に第ｉ桁の真の桁上げ信号ｉを生成するようにしたものである。」（第９頁左上欄第１３行〜同頁左下欄第１２行）ことが記載されている。
３．対比
　そこで、本願発明と引用例１の発明とを対比すると、引用例１の発明の「桁上げ生成関数」、「桁上げ伝播関数」、「桁上げ生成／伝播関数生成ユニット」、「和を求めるユニット」、「絶対値数減算回路」、「セレクタ」は、それぞれ、本願発明の「桁上げ生成信号」、「桁上げ伝播信号」、「２数を入力しビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号を作成する手段」、「加算器」、「絶対値演算回路」、「選択器」に相当し、２数Ａ，Ｂの差の絶対値を求める際にＡ−Ｂの値から求めることと、Ｂ−Ａの値から求めることは同等であるから、両者は「２数を入力しビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号を作成する手段を有し、桁上げ入力が０の場合の各ビットの桁上げ信号と前記桁上げ入力が１の場合の各ビットの桁上げ信号を求めることにより、前記桁上げ入力が０の場合及び１の場合の２通りの和を求める加算器を用いて、２数Ａ，Ｂの差の絶対値を求める絶対値演算回路であって、前記Ａの各ビット信号を反転させた値および前記Ｂの値を加算する加算器と、下位からの桁上げ信号が１の時の和から前記Ｂ−Ａの値を求める一方、下位からの桁上げ信号が０の時の和の各ビットを反転させた信号からＡ−Ｂの値を求める選択器とを有することを特徴とする絶対値演算回路。」である点で一致し、以下の点で相違する。
相違点：本願発明の加算器が、ビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号から最下位ビットを含む任意ビット長のブロック桁上げ生成信号およびブロック桁上げ伝播信号を求める手段を有し、桁上げ入力が０の場合の各ビットの桁上げ信号を前記ブロック桁上げ生成信号から求め、前記桁上げ入力が１の場合の各ビットの桁上げ信号を前記ブロック桁上げ生成信号および前記ブロック桁上げ伝播信号から求めるのに対し、引用例１の発明の加算器は、桁上げ入力が０の場合の各ビットの桁上げ信号と前記桁上げ入力が１の場合の各ビットの桁上げ信号をビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号と第１および第２の桁上げ先見ユニットとから求めており、本願発明のビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号から最下位ビットを含む任意ビット長のブロック桁上げ生成信号およびブロック桁上げ伝播信号を求める手段を備えていない点。
４．当審の判断
　上記相違点について検討する。
　上記引用例２の２進演算器では桁上げ入力が０の場合の各ビットの桁上げ信号を累積群桁上げ発生信号ＣＧｉ＊とから、また、桁上げ入力が１の場合の各ビットの桁上げ信号を累積群桁上げ制御信号ＣＰｉ＊と累積群桁上げ発生信号ＣＧｉ＊から求めることが記載されているが、この群単位を１桁とした例（即ち群分けしない場合）を考えれば、累積群桁上げ発生信号ＣＧｉ＊、累積群桁上げ制御信号ＣＰｉ＊はそれぞれ本願発明のブロック桁上げ生成信号、ブロック桁上げ伝播信号に相当するから、式（８）を参照すれば、上記引用例２には、ビット毎の桁上げ生成信号およびビット毎の桁上げ伝播信号から最下位ビットを含む任意ビット長のブロック桁上げ生成信号およびブロック桁上げ伝播信号を求める手段を有し、桁上げ入力が０の場合の各ビットの桁上げ信号を前記ブロック桁上げ生成信号から求め、前記桁上げ入力が１の場合の各ビットの桁上げ信号を前記ブロック桁上げ生成信号および前記ブロック桁上げ伝播信号から求める加算器が記載されていると認められる。そして、上記引用例１の加算器と上記引例２の加算器とはともに先見桁上げ回路を用いた加算器であり、上記引用例１の絶対値演算回路における加算器に代え上記引用例２に記載された加算器を用いて本願発明の構成とする程度のことは当業者であれば容易になし得ることである。
５．むすび
　したがって、本願発明は、上記引用例１および引用例２に記載された事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。