【事件の表示】
　特許第３３５４４５７号「アクティブマトリクスパネル及び表示装置」の請求項１から６までに係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３５４４５７号の請求項１に係る特許を維持する。
【理　由】
第１　手続の経緯
　本件は、平成９年９月３０日に特許出願（特願平９−２６６７１２号）され、平成１４年９月２７日に特許権の設定登録がされ、同年１２月９日にその特許掲載公報が発行された特許第３３５４４５７号（以下「本件特許」という。）につき、その請求項１から６まで（訂正前）に係る特許に対して平成１５年６月９日に古川京子により特許異議の申立てがされたものであり、当審において平成１６年９月２２日付けで取消理由を通知（同年１０月１日発送）したところ、同年１１月３０日に訂正請求書及び特許異議意見書が提出されたものである。
　
第２　訂正について
　１　訂正の内容
　本件特許明細書を、訂正請求書に添付した訂正明細書のとおりに、以下のように訂正する。
　（１）訂正事項１
　特許請求の範囲を次のように訂正する。
「【請求項１】マトリクス状に配列された画素電極及び薄膜トランジスタと、該薄膜トランジスタに行列接続されたデータ線及び走査線と、該データ線にビデオ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路を、外部から入力される複数系列のカラービデオ信号をパネル内に導入しＲ、Ｇ及びＢを１系列とした複数系列のカラービデオ信号ラインと、該複数系列のカラービデオ信号ラインの各ラインを前記データ線の各々に接続するための複数のスイッチング素子と、該複数のスイッチング素子を開閉制御する駆動パルスを順次発生する駆動パルス発生回路とより構成し、前記カラービデオ信号のＲＧＢ１系列毎に前記スイッチング素子に互いに重なってかつ異なるタイミングで順次オンする前記駆動パルスを印加するアクティブマトリクスパネルと、カラービデオ信号をサンプルホールドするＲＧＢ１系列のサンプルホールド回路と、該ＲＧＢ１系列のサンプルホールド回路の出力を複数系列の出力に分岐して出力する外部出力ラインとを有し、前記外部出力ラインからの信号を前記複数系列のカラービデオ信号ラインに入力することを特徴とした表示装置。」
　（２）訂正事項２
　本件特許の発明の名称を「表示装置」と訂正する。
　（３）訂正事項３
　本件特許明細書の段落【０００４】５行の記載を「のアンプからの３本の出力をパネル内の３本のカラービデオ信号ライン１Ｒ、」と訂正する。
　２　訂正の適否
　（１）訂正事項１は、特許請求の範囲の請求項１から４まで及び請求項６を削除し、請求項５を請求項１とするとともに、この訂正後の請求項１中の「パネル内に導入する複数系列」を「パネル内に導入しＲ、Ｇ及びＢを１系列とした複数系列」と訂正し、「カラービデオ信号の各系列」を「カラービデオ信号のＲＧＢ１系列」と訂正し、「１系列のサンプルホールド回路」（２箇所）を「ＲＧＢ１系列のサンプルホールド回路」と訂正するものであるから、特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものである。
　そして、本件特許明細書の段落【００１９】には「ＲＧＢ１系列」との記載がされているから、訂正事項１は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　（２）訂正事項２は、特許請求の範囲の記載と発明の名称との整合をとるためのものであり、明りょうでない記載の釈明を目的とするものである。
　そして、訂正事項２は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　（３）訂正事項３は、段落【０００４】中の「アンプからのの」という記載を「アンプからの」と訂正するものであり、誤記の訂正を目的とするものである。
　そして、訂正事項３は、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　（４）したがって、上記訂正は、平成１５年法律第４７号による改正前の特許法１２０条の４第３項において準用する特許法１２６条２項及び３項の規定に適合するので、これを認める。
　
第３　特許異議の申立ての理由
　１　本件特許の請求項１（訂正前）に係る発明は、甲第１号証（国際公開ＷＯ９７／０８６７７号の再公表特許公報、平成９年３月６日国際公開）、甲第２号証（特開平５−２９７３４５号公報）、甲第３号証（特開平５−３２３２７８号公報）、甲第４号証（特開平７−１９１６３１号公報）のいずれかに記載された発明であるか、又は当業者が甲第１号証から甲第４号証までのいずれかに記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条１項又は２項の規定により特許を受けることができない。
　２　本件特許の請求項２（訂正前）に係る発明は、甲第１号証、甲第２号証、甲第３号証のいずれかに記載された発明であるか、又は当業者が甲第１号証から甲第３号証までのいずれかに記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条１項又は２項の規定により特許を受けることができない。
　３　本件特許の請求項３（訂正前）に係る発明は、甲第４号証に記載された発明であるか、又は当業者が甲第４号証に記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条１項又は２項の規定により特許を受けることができない。
　４　本件特許の請求項４（訂正前）に係る発明は、甲第１号証に記載された発明であるか、又は当業者が甲第１号証に記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条１項又は２項の規定により特許を受けることができない。
　５　本件特許の請求項５（訂正前）に係る発明は、当業者が甲第４号証に記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　６　本件特許の請求項６（訂正前）に係る発明は、甲第１号証に記載された発明であるか、又は当業者が甲第１号証に記載された発明に基いて容易に発明をすることができたものであるから、特許法２９条１項又は２項の規定により特許を受けることができない。
　７　本件特許の請求項１から６まで（訂正前）には「系列」なる用語が用いられているが、本件特許明細書と平成１４年６月２１日付けの意見書とで「系列」の定義が異なっており、「系列」の意味が一義的でなく、本件特許の請求項に係る発明が不明りょうであり、本件特許は、特許法３６条に規定する要件を満たしていない特許出願に対してされたものである。
　
第４　本件特許の請求項に係る発明
　上記のように訂正が認められるから、本件特許の請求項に係る発明（以下「本件発明」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載された以下のとおりのものである。
「【請求項１】マトリクス状に配列された画素電極及び薄膜トランジスタと、該薄膜トランジスタに行列接続されたデータ線及び走査線と、該データ線にビデオ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路を、外部から入力される複数系列のカラービデオ信号をパネル内に導入しＲ、Ｇ及びＢを１系列とした複数系列のカラービデオ信号ラインと、該複数系列のカラービデオ信号ラインの各ラインを前記データ線の各々に接続するための複数のスイッチング素子と、該複数のスイッチング素子を開閉制御する駆動パルスを順次発生する駆動パルス発生回路とより構成し、前記カラービデオ信号のＲＧＢ１系列毎に前記スイッチング素子に互いに重なってかつ異なるタイミングで順次オンする前記駆動パルスを印加するアクティブマトリクスパネルと、カラービデオ信号をサンプルホールドするＲＧＢ１系列のサンプルホールド回路と、該ＲＧＢ１系列のサンプルホールド回路の出力を複数系列の出力に分岐して出力する外部出力ラインとを有し、前記外部出力ラインからの信号を前記複数系列のカラービデオ信号ラインに入力することを特徴とした表示装置。」
　
第５　甲第４号証に記載された発明
　甲第４号証には、図面とともに、「【００１８】図中、１は画素密度が１０２４×７６８の赤色用のアクティブマトリクス型液晶表示パネルであり、２１〜２４、２３８３〜２３８８、２７６７〜２７７２、２１０２３、２１０２４はデータ電圧を供給するための１０２４本のデータ線の一部を示しており、アクティブマトリクス型液晶表示パネル１は、より詳しくは、図２８にその一部分を示すように構成されている。【００１９】図２８中、３１、３２、３７６８はゲート電圧を供給するためのゲート線、４１−１〜４１−４、４２−１〜４２−４、４７６８−１〜４７６８−４は画素、５１−１〜５１−４、５２−１〜５２−４、５７６８−１〜５７６８−４は画素４１−１〜４１−４、４２−１〜４２−４、４７６８−１〜４７６８−４の液晶容量である。【００２０】また、６１−１〜６１−４、６２−１〜６２−４、６７６８−１〜６７６８−４は画素４１−１〜４１−４、４２−１〜４２−４、４７６８−１〜４７６８−４ごとに設けられている画素電極、７は全画素に共通に設けられている共通電極である。【００２１】また、８１−１〜８１−４、８２−１〜８２−４、８７６８−１〜８７６８−４はスイッチング素子として動作して画素電極６１−１〜６１−４、６２−１〜６２−４、６７６８−１〜６７６８−４にデータ電圧を供給する薄膜トランジスタ（Thin Film Transistor. 以下、ＴＦＴという）である。」、「【０１１５】ここに、図５は赤色用のアクティブマトリクス型液晶表示パネル及びその周辺回路部分を示しており、緑色用及び青色用のアクティブマトリクス型液晶表示パネル及びその周辺回路部分も同様に構成されている。」、「【０１２８】このデータドライバＩＣ５６１は、より詳しくは、図７にその一部分を示すように構成されている。【０１２９】図７中、サンプリングパルス発生回路５７において、６１はスタートパルスＳＩをシフトレジスタ用クロックパルスＣＬＫに同期させてシフトする直列入力・並直列出力型のシフトレジスタである。【０１３０】また、６２１、６２２、６２３、６２４、６２１９２はシフトレジスタ６１から出力されるスタートパルスＳＩをシフトしてなるパルスＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１９２をレベルシフトしてサンプリングパルスＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ１９２を生成するレベルシフタである。【０１３１】また、６３は分割赤色アナログ映像信号ＲＡ１を伝送する分割赤色アナログ映像信号線、６４は分割赤色アナログ映像信号ＲＡ３を伝送する分割赤色アナログ映像信号線である。【０１３２】また、サンプルホールド回路群５８において、６５１、６５２、６５３、６５４、６５１９２はサンプルホールド回路であり、６６１、６６２、６６３、６６４、６６１９２はサンプリングパルスＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ１９２により導通、非導通が制御されるサンプリング用のスイッチ素子、６７１、６７２、６７３、６７４、６７１９２はホールド用のコンデンサである。」、「【０１６６】そして、これらサンプリングパルスＳＰ１、ＳＰ２・・・ＳＰ１９２が順にスイッチ素子６６１、６６２・・・６６１９２に供給され、分割赤色アナログ映像信号ＲＡ１、ＲＡ３が１／２周期ずらして繰り返してサンプルホールドされ、水平ライン上、１番目、３番目・・・３８３番目の画素の赤色アナログ映像信号電圧がコンデンサ６７１、６７２・・・６７１９２にサンプルホールドされる。」、「【０１８３】この結果、データドライバＩＣ５６１においては、コンデンサ７１１、７１２・・・７１１９２にホールドされた水平ライン上、１番目、３番目・・・３８３番目の画素の赤色アナログ映像信号電圧がデータ電圧として、オペアンプ７２１、７２２・・・７２１９２を介してデータ線２１、２３・・・２３８３に出力される。」等の記載がされている。
　
第６　当審の判断
　１　特許異議の申立の理由１から４まで及び理由６について
　上記のように、訂正前の請求項１から４まで及び請求項６は訂正により存在しないものとなった。
　２　特許異議の申立の理由５について
　本件発明と甲第４号証に記載された発明とを対比すると、甲第４号証に記載された発明は本件発明の「カラービデオ信号をサンプルホールドするＲＧＢ１系列のサンプルホールド回路と、該ＲＧＢ１系列のサンプルホールド回路の出力を複数系列の出力に分岐して出力する外部出力ラインとを有し、前記外部出力ラインからの信号を前記複数系列のカラービデオ信号ラインに入力する」点を備えていない。そして、本件発明は、この点により本件特許明細書記載の格別の作用効果を奏するものである。
　特許異議申立人は、当業者であれば甲第４号証の図８の回路に基づいて赤色ビデオ信号ＲＡをサンプルホールドして複数の出力ＲＡ１からＲＡ４に分岐して出力する程度のことは容易に想到できたものであると主張するが、何ら証拠を示しておらず、本件特許の「カラービデオ信号をサンプルホールドするＲＧＢ１系列のサンプルホールド回路」だけでなく「該ＲＧＢ１系列のサンプルホールド回路の出力を複数系列の出力に分岐して出力する外部出力ライン」をも有し、「前記外部出力ラインからの信号を前記複数系列のカラービデオ信号ラインに入力する」という上記の点が容易に想到し得たものであるというべき根拠は見出せない。
　したがって、本件発明についての特許が特許法２９条２項の規定に違反してされたものであるということはできないから、特許異議の申立の理由５は、根拠がない。
　３　特許異議の申立の理由７について
　上記のように、訂正により本件特許の請求項１には「Ｒ、Ｇ及びＢを１系列」とすることが記載され、これにより「系列」の意味は明確となった。
　したがって、本件特許が特許法３６条に規定する要件を満たしていない特許出願に対してされたものであるとすることはできず、特許異議の申立の理由７は、根拠がない。
　
第７　むすび
　以上のとおりであるから、特許異議の申立ての理由及び証拠によっては本件発明についての特許を取り消すことはできない。
　また、他に本件発明についての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年１２月９日（２００４．１２．９）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
表示装置
（５７）【特許請求の範囲】
　【請求項１】　マトリクス状に配列された画素電極及び薄膜トランジスタと、該薄膜トランジスタに行列接続されたデータ線及び走査線と、該データ線にビデオ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路を、外部から入力される複数系列のカラービデオ信号をパネル内に導入
しＲ、Ｇ及びＢを１系列とした
ＲＧＢ１
ＲＧＢ１
ＲＧＢ１
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、データ線駆動回路を内蔵するアクティブマトリクスパネル、及びそのパネルを使用した表示装置に関する。
　【０００２】
　【従来の技術】
　多結晶シリコンを薄膜トランジスタ（以下、ＴＦＴという）のチャンネルに用いたアクティブマトリクスパネルにおいては、画素電極及びこれに対応して設けられた画素用ＴＦＴがマトリクス状に配列され、この画素用ＴＦＴに複数のデータ線及び走査線が行列配置されている。そして、データ線及び走査線に各々データ信号及び走査信号を供給する駆動回路は、画素ＴＦＴが形成されている同一のアクティブマトリクスパネルに内蔵されている。
　【０００３】
　このような内蔵型のデータ線駆動回路の従来例を、図７及び図８に示す。
　図７に示すデータ線駆動回路１は、ＲＧＢのカラービデオ信号１系列を入力する構成であり、ＲＧＢのカラービデオ信号１系列をパネル内に導入するための３本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂと、データ線Ｄ１，Ｄ４，Ｄ７，・・・をカラービデオ信号ライン１Ｒに接続するためのスイッチング素子１１，２１，３１，・・・と、データ線Ｄ２，Ｄ５，Ｄ８，・・・をカラービデオ信号ライン１Ｇに接続するためのスイッチング素子１２，２２，３２，・・・と、データ線Ｄ３，Ｄ６，Ｄ９，・・・をカラービデオ信号ライン１Ｂに接続するためのスイッチング素子１３，２３，３３，・・・と、クロック信号ＣＬＫに応じて順次駆動パルスＰＡ１，ＰＡ２，ＰＡ３，・・・を発生するシフトレジスタ４にて構成された駆動パルス発生回路とより成る。そして、シフトレジスタ４の初段の駆動パルスＰＡ１がスイッチング素子１１，１２，１３に印加され、次段の駆動パルスＰＡ２がスイッチング素子２１，２２，２３に印加され、以下同様に、ＲＧＢに対応する３個のスイッチング素子に同一の駆動パルスが印加されている。
　【０００４】
　パネル外部には、図９に示すようにＲＧＢの各カラービデオ信号を順次サンプリングして所定期間ホールド信号を同時に出力するＲＧＢ１系列のサンプルホールド回路１００と、ＲＧＢのサンプルホールドされた各信号を増幅し、１水平期間及び１垂直期間毎に反転して出力する反転アンプ２００が設けられており、このアンプから
の
　【０００５】
　従って、駆動パルスＰＡ１がＨレベルになることにより、１系列のＲＧＢ３ドットに対応するスイッチング素子１１，１２，１３が同時にオンして、３本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂに入力されたビデオ信号が同時にデータ線Ｄ１，Ｄ２，Ｄ３に供給される。以下同様に、駆動パルスＰＡ２，ＰＡ３，・・・が順次Ｈレベルになると、ＲＧＢ３ドットづつ同時にビデオ信号がデータ線に供給される。
　【０００６】
　ここで、ビデオ信号ライン１Ｒ，１Ｇ，１Ｂには、様々な寄生容量やライン抵抗が存在するのでビデオ信号に遅延が生ずる。図７の３ドット対応方式の回路では、各ビデオ信号ラインに３ドットおきに新たなビデオ信号が外部のサンプルホールド回路から入力されるので、たとえば３ドット前のビデオ信号が黒レベルで３ドット後のビデオ信号が白レベルである場合、ビデオ信号の遅延量が大きいと、３ドット後の白レベルに黒レベルの一部が混入して中間レベルのゴーストが発生することがある。
　【０００７】
　このようなゴーストは、通常の映像信号を表示する場合はあまり問題にならないが、グラフィック表示をする場合には極めて目立ってしまう。そこで、このゴーストを防止するために、図８に示す回路が使用されることがある。
　図８に示すデータ線駆動回路２は、ＲＧＢのカラービデオ信号２系列を入力する構成であり、ＲＧＢのカラービデオ信号２系列をパネル内に導入するための６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，・・・をカラービデオ信号ライン１Ｒに接続するためのスイッチング素子１１，３１，・・・と、データ線Ｄ２，Ｄ８，・・・をカラービデオ信号ライン１Ｇに接続するためのスイッチング素子１２，３２，・・・と、データ線Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１Ｂに接続するためのスイッチング素子１３，３３，・・・と、データ線Ｄ４，Ｄ１０，・・・をカラービデオ信号ライン２Ｒに接続するためのスイッチング素子２１，４１，・・・と、データ線Ｄ５，Ｄ１１，・・・をカラービデオ信号ライン２Ｇに接続するためのスイッチング素子２２，４２，・・・と、データ線Ｄ６，Ｄ１２，・・・をカラービデオ信号ライン２Ｂに接続するためのスイッチング素子２３，４３，・・・と、クロック信号ＣＬＫに応じて順次駆動パルスＰＢ１，ＰＢ２，ＰＢ３，・・・を発生するシフトレジスタ５にて構成された駆動パルス発生回路とより成る。そして、シフトレジスタ５の初段の駆動パルスＰＢ１がスイッチング素子１１，１２，１３，２１，２２，２３に印加され、次段の駆動パルスＰＢ２がスイッチング素子３１，３２，３３，４１，４２，４３に印加され、以下同様に、２系列のＲＧＢに対応する６個のスイッチング素子に同一の駆動パルスが印加されている。
　【０００８】
　グラフィック表示の場合、入力されるビデオ信号は８ビット／１ドットのデジタル信号であり、パネル外部には、図１０に示すようにＲＧＢのカラービデオ信号を１系列毎に順次サンプリングして６ドット分のホールド信号を所定期間同時に出力するＲＧＢ２系列のサンプルホールド回路３００と、このサンプルホールド回路３００からの６ドット分のデジタル信号をＤＡ変換するＤＡ変換器４００と、変換された６ドット分のアナログ信号を増幅し、１水平期間及び１垂直期間毎に反転して出力する反転アンプ５００が設けられており、このアンプからの６本の出力をパネル内の６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力するようにしている。
　【０００９】
　従って、駆動パルスＰＢ１がＨレベルになることにより、２系列のＲＧＢ６ドットに対応するスイッチング素子１１，１２，１３，２１，２２，２３が同時にオンして、６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力されたビデオ信号が同時にデータ線Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルスＰＢ２，ＰＢ３，・・・が順次Ｈレベルになると、ＲＧＢ６ドットづつ同時にビデオ信号がデータ線に供給される。
　【００１０】
　この構成では、各ビデオ信号ラインに６ドットおきに新たなビデオ信号が外部のサンプルホールド回路から入力されるので、たとえ６ドット前のビデオ信号が黒レベルで６ドット後のビデオ信号が白レベルであって、ビデオ信号の遅延量がある程度大きくても、６ドット後の白レベルに黒レベルの一部が混入することはなくなり、ゴーストの発生は防止される。よって、このような６ドット対応方式の構成は、グラフィックを表示する際には最適となる。
　【００１１】
　【発明が解決しようとする課題】
　上述したように、図７の３ドット方式の従来回路はゴーストが発生するためグラフィック表示には不向きであるが、通常のアナログ映像信号表示では問題にならず、しかも外部のサンプルホールド回路が１系列で済むのでコスト的に有利である。一方、図８の６ドット方式の回路はゴーストの発生を防止できるためグラフィック表示には適しているが、外部のサンプルホールド回路が複数系列必要となるため通常のアナログ映像信号表示を行うにはコスト的に好ましくない。従って、通常のアナログ映像信号表示には図７の回路を使用し、グラフィック表示は図８の回路を使用することが最適となる。
　【００１２】
　しかしながら、図７と図８の回路は、単に外部のサンプルホールド回路の構成が異なるだけでなく、パネルに内蔵されているデータ線駆動回路の構成が異なるため、通常のアナログ映像信号表示用とグラフィック表示用に別々にパネルを用意しなくてはならない。つまり、パネルの設計が２通り必要となり、設計コストが増大すると共に、２通りパネルを製造することによる製造コストの増加も引き起こす。
　【００１３】
　そこで、本発明は、アクティブマトリクスパネルを３ドット対応方式と６ドット対応方式の双方に適用可能とすることにより、通常のアナログ映像信号用にもグラフィック表示用にも兼用できるアクティブマトリクスパネルを提供することを目的とする。
　【００１４】
　【課題を解決するための手段】
　本発明は、マトリクス状に配列された画素電極及び薄膜トランジスタと、該薄膜トランジスタに行列接続されたデータ線及び走査線と、該データ線にビデオ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路を、外部から入力される複数系列のカラービデオ信号をパネル内に導入する複数系列のカラービデオ信号ラインと、該複数系列のカラービデオ信号ラインの各ラインを前記データ線の各々に接続するための複数のスイッチング素子と、該複数のスイッチング素子を開閉制御する駆動パルスを順次発生する駆動パルス発生回路とより構成すると共に、前記カラービデオ信号の各系列毎に前記スイッチング素子に異なる前記駆動パルスを印加することを特徴とする。
　【００１５】
　【発明の実施の形態】
　図１は、本発明の第１の実施形態としてのアクティブマトリクスパネルを示す回路図である。図１において、１０は画素部であり、複数本の走査線Ｓ１，Ｓ２，・・・と複数本のデータ線Ｄ１，Ｄ２，・・・が直交するように配置され、その交点近傍にＴＦＴ１０１，１０２，・・・が形成されている。各ＴＦＴのゲート電極は走査線に接続され、ドレイン電極がデータ線に接続されている。一方、ＴＦＴ１０１，１０２，・・・の各ソース電極は、マトリクス状に配置された画素電極１１１，１１２，・・・に接続され、対向電極ＣＯＭとの間に液晶が封入されている。
　【００１６】
　このパネルには、画素部と共に走査線駆動回路及びデータ線駆動回路３が内蔵されており、走査線Ｓ１，Ｓ２，・・・には、図示しない走査線駆動回路から走査線信号が供給されている。
　また、データ線駆動回路３は、ＲＧＢのカラービデオ信号２系列をパネル内に導入するための６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂと、データ線Ｄ１，Ｄ７，・・・をカラービデオ信号ライン１Ｒに接続するためのスイッチング素子１１，３１，・・・と、データ線Ｄ２，Ｄ８，・・・をカラービデオ信号ライン１Ｇに接続するためのスイッチング素子１２，３２，・・・と、データ線Ｄ３，Ｄ９，・・・をカラービデオ信号ライン１Ｂに接続するためのスイッチング素子１３，３３，・・・と、データ線Ｄ４，Ｄ１０，・・・をカラービデオ信号ライン２Ｒに接続するためのスイッチング素子２１，４１，・・・と、データ線Ｄ５，Ｄ１１，・・・をカラービデオ信号ライン２Ｇに接続するためのスイッチング素子２２，４２，・・・と、データ線Ｄ６，Ｄ１２，・・・をカラービデオ信号ライン２Ｂに接続するためのスイッチング素子２３，４３，・・・と、クロック信号ＣＬＫに応じて順次駆動パルスＰＣ１，ＰＣ２，ＰＣ３，・・・を発生する１系列のシフトレジスタ６０にて構成された駆動パルス発生回路６とより成る。そして、シフトレジスタ６０の初段の駆動パルスＰＣ１がスイッチング素子１１，１２，１３に印加され、次段の駆動パルスＰＣ２がスイッチング素子２１，２２，２３に印加され、以下同様に、スイッチング素子３個毎にシフトレジスタの異なる段からの駆動パルスが印加されている。
　【００１７】
　つまり、第１系列のビデオ信号ライン１Ｒ，１Ｇ，１Ｂに接続された各３個毎のスイッチング素子には、シフトレジスタ６０の奇数段からの駆動パルスＰＣ１，ＰＣ３，・・・が印加され、第２列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接続された各３個毎のスイッチング素子には、シフトレジスタ６０の偶数段からの駆動パルスＰＣ２，ＰＣ４，・・・が印加されている。
　【００１８】
　ここで、シフトレジスタ６０は、クロック信号ＣＬＫの立ち上がりに応じて動作するラッチ回路と、立ち下がりで動作するラッチ回路が交互に接続されて構成されており、初段の入力端子にはクロック信号ＣＬＫの約１周期分Ｈレベルとなるスタート信号ＳＴＨが入力されている。クロック信号ＣＬＫは、各画素の液晶に対する書き込みタイミングを決定するもので、ドットクロックに同期しドットクロック周期の６倍の周期に設定されている。
　【００１９】
　そこで、まず、このパネルを３ドット対応方式に適用する場合について説明する。
　この場合、パネル外部には図５に示すように、ＲＧＢの各カラービデオ信号を順次サンプリングして所定期間ホールド信号を同時に出力するＲＧＢ１系列のサンプルホールド回路１００と、ＲＧＢのサンプルホールドされた各信号を増幅し、１水平期間及び１垂直期間毎に反転して出力する反転アンプ２００とを設けると共に、このアンプからの１系列３本の出力を２系列６本の出力に分岐させてパネルに導出する外部カラービデオ信号ライン２１０を設けている。そして、外部カラービデオ信号ライン２１０からの６本の出力を、パネル内の６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力するようにしている。
　【００２０】
　サンプルホールド回路１００では、サンプルホールド回路１０１，１０２，１０３で、入力されるアナログのカラー信号Ｒ，Ｇ，Ｂを、各々、図２ａ，ｂ，ｃに示すサンプルクロックＣＫＲ，ＣＫＧ，ＣＫＢに従ってクロック信号ＣＬＫの１／３期間づつ順次ずれたタイミングでサンプルホールドし、更に、サンプルホールド回路１０４，１０５においてサンプルホールド回路１０１，１０２の出力を図２ｃに示す同一のタイミングで更にサンプルホールドする。
　【００２１】
　よって、パネル内の第１系列のカラービデオ信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｊに示すように、１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号ＶＲ１，ＶＧ１，ＶＢ１が同時に入力され、これらはクロック信号ＣＬＫの半周期期間保持され、以降半周期毎に新たなビデオ信号が入力される。また、外部ビデオ信号ライン２１０は単に同一のビデオ信号を分岐しているにすぎないので、パネル内の第２系列のカラービデオ信号ライン２Ｒ，２Ｂ，２Ｇにも、図２ｋに示すように、ＶＲ１，ＶＧ１，ＶＢ１と全く同一のビデオ信号ＶＲ２，ＶＧ２，ＶＢ２が入力される。
　【００２２】
　一方、シフトレジスタ６０では、図２ｅに示すようなスタート信号ＳＴＨが入力されると、クロック信号ＣＬＫの立ち上がりで初段からの駆動パルスＰＣ１は図２ｆに示すようにＨレベルになり、クロック信号の１周期の間Ｈレベルを維持する。また、クロック信号ＣＬＫの立ち下がりで次段からの駆動パルスＰＣ２は図２ｇに示すようにＨレベルになり、クロック信号の１周期の間Ｈレベルを維持する。以下同様に、図２ｈ，ｉに示すように、クロック信号ＣＬＫの半周期毎に１周期期間Ｈレベルとなる駆動パルスＰＣ３，ＰＣ４，・・・が順次出力される。そして、上述したように、これらの駆動パルスのうち、奇数段からの駆動パルスＰＣ１，ＰＣ３，・・・は、第１系列のビデオ信号ライン１Ｒ，１Ｇ，１Ｂに接続された各３個毎のスイッチング素子に印加され、偶数段からの駆動パルスＰＣ２，ＰＣ４，・・・は、第２列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接続された各３個毎のスイッチング素子に印加されている。
　【００２３】
　従って、駆動パルスＰＣ１がＨレベルであるＴ１期間では、３個のスイッチング素子１１，１２，１３がオンして第１系列のビデオ信号ライン１Ｒ，１Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次のＴ２期間では、３個のスイッチング素子２１，２２，２３がオンして第２系列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルスＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１系列と第２系列のビデオ信号が３ドットづつ交互に対応するデータ線に供給される。ここで、パネル内には２系列のビデオ信号ラインが設けられているものの、第１系列と第２系列のビデオ信号ラインには同一の画素のビデオ信号が入力されているため、各々のビデオ信号ラインには３ドット毎に新たなビデオ信号が入力される。つまり、３ドット対応方式での駆動が実現される。
　【００２４】
　次に、６ドット対応方式に適用する場合について説明する。
　ここでは、グラフィック表示に採用するため、入力されるビデオ信号は８ビット／１ドットのデジタル信号であって１画素に対応する３ドットのＲＧＢビデオ信号は同時に供給されるものとする。
　この場合、パネル外部には図６に示すように、ＲＧＢのカラービデオ信号を１系列毎に順次サンプリングして３ドット分のホールド信号を異なるタイミングで出力するＲＧＢ２系列のサンプルホールド回路６００と、このサンプルホールド回路６００からの６ドット分のデジタル信号をＤＡ変換するＤＡ変換器４００と、変換された６ドット分のアナログ信号を増幅し、１水平期間及び１垂直期間毎に反転して出力する反転アンプ５００が設けられており、このアンプからの６本の出力をパネル内の６本のカラービデオ信号ライン１Ｒ，１Ｇ，１Ｂ，２Ｒ，２Ｇ，２Ｂに入力するようにしている。
　【００２５】
　このサンプルホールド回路６００は、入力デジタルビデオ信号をサンプルクロックＣＫ１に応じてサンプルホールドする３ドット分のＤフリップフロップ６０１，６０２，６０３と、入力デジタルビデオ信号をサンプルクロックＣＫ２に応じてサンプルホールドする３ドット分のＤフリップフロップ６０４，６０５，６０６とより成り、図２ｌ，ｎに示すように、サンプルクロックＣＫ１はクロック信号ＣＬＫと同一の信号であり、サンプルクロックＣＫ２はクロック信号ＣＬＫの反転信号である。よって、パネル内の第１系列のカラービデオ信号ライン１Ｒ，１Ｂ，１Ｇには、図２ｍに示すように、サンプルクロックＣＫ１の立ち上がりに応じて１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号ＶＲ１，ＶＧ１，ＶＢ１が同時に入力され、これらはクロック信号ＣＬＫの１周期期間保持され、以降１周期毎に新たなビデオ信号が入力される。また、パネル内の第２系列のカラービデオ信号ライン２Ｒ，２Ｂ，２Ｇには、図２ｏに示すように、サンプルクロックＣＫ２の立ち上がりに応じて１画素を構成するＲ，Ｇ，Ｂ３ドットのビデオ信号ＶＲ２，ＶＧ２，ＶＢ２が同時に入力され、これらはクロック信号ＣＬＫの１周期期間保持され、以降１周期毎に新たなビデオ信号が入力される。
　【００２６】
　従って、駆動パルスＰＣ１がＨレベルであるＴ１期間では、３個のスイッチング素子１１，１２，１３がオンして第１系列のビデオ信号ライン１Ｒ，１Ｇ，１Ｂからの３ドットのビデオ信号Ｏ１がデータ線Ｄ１，Ｄ２，Ｄ３に供給され、ＰＣ２がＨレベルである次のＴ２期間では、３個のスイッチング素子２１，２２，２３がオンして第２系列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂからの３ドットのビデオ信号Ｏ２がデータ線Ｄ４，Ｄ５，Ｄ６に供給される。以下同様に、駆動パルスＰＣ３，ＰＣ４，・・・が順次Ｈレベルになると、第１系列と第２系列のビデオ信号が３ドットづつ交互に対応するデータ線に供給される。
　【００２７】
　ここで、サンプリング回路６００では、１画素（ＲＧＢ３ドット）おきに異なるタイミングでサンプリングを行っているため、図５の回路の場合と異なり、パネル内の第１系列と第２系列のビデオ信号ラインには異なる画素のビデオ信号が入力されている。このため、各々のビデオ信号ラインには６ドット毎にしか新たなビデオ信号が入力されない。つまり、６ドット対応方式での駆動が実現でき、この方式によれば最適なグラフィック表示が可能となる。
　【００２８】
　ところで、図１の回路構成では、駆動パルス発生回路６を１系列のシフトレジスタ６０で構成したため、シフトレジスタ６０を高速のクロック信号ＣＬＫで動作させる必要がある。このような高速のクロックで動作させることが困難な場合には、駆動パルス発生回路６を複数系列のシフトレジスタで構成することもできる。
　【００２９】
　図３は、駆動パルス発生回路６を２系列のシフトレジスタ６１及び６２で構成した例を示し、各々のシフトレジスタの構成はシフトレジスタ６０と全く同一であり、印加するクロック信号ＣＫ１，ＣＫ２の周波数とスタート信号ＳＴＨの周波数は１／２である。更に、シフトレジスタ６１について、ある段の出力とその１つ後段の出力との論理積をとるＡＮＤゲート６３，６５，・・・を設け、これらの出力を第１系列のビデオ信号ライン１Ｒ，１Ｇ，１Ｂに接続されたスイッチング素子用の駆動パルスＰＣ１，ＰＣ３，・・・としている。また、同様に、シフトレジスタ６２についても、ある段の出力とその１つ後段の出力との論理積をとるＡＮＤゲート６４，６６，・・・を設け、これらの出力を第２系列のビデオ信号ライン２Ｒ，２Ｇ，２Ｂに接続されたスイッチング素子用の駆動パルスＰＣ２，ＰＣ４，・・・としている。
　【００３０】
　このように構成されているので、図４ｄに示すようにスタート信号ＳＴＨが入力されると、第１系列のシフトレジスタ６１の各段からは図４ｅ〜ｇに示すようにパルス幅がクロック信号ＣＫ１の１周期分、即ちクロック信号ＣＬＫの２周期分の出力ＰＤ１，ＰＤ２，ＰＤ３，・・・がクロック信号ＣＬＫの立ち上がりに同期して順次出力される。また、第２系列のシフトレジスタ６２の各段からは図４ｈ〜ｊに示すようにパルス幅がクロック信号ＣＫ２の１周期分、即ちクロック信号ＣＬＫの２周期分の出力ＰＥ１，ＰＥ２，ＰＥ３，・・・がクロック信号ＣＬＫの立ち下がりに同期して順次出力される。
　【００３１】
　よって、ＡＮＤゲート６２，６３，６４，・・・からは、図４ｋ，ｌ，ｍ，ｎに示すように、図２ｆ，ｇ，ｈ，ｉと全く同一の駆動パルスＰＣ１，ＰＣ２，ＰＣ３，・・・が出力される。つまり、図３に示した２系列のシフトレジスタ６１，６２より成る駆動パルス発生回路は、動作周波数が１／２で済み、且つ図１に示した１系列のシフトレジスタ６０と全く同一の働きをする。
　【００３２】
　尚、以上においては、２系列のビデオ信号ラインを有する回路構成について説明したが、３系列以上のビデオ信号ラインを設けてもよい。
　【００３３】
　【発明の効果】
　本発明によれば、同一のアクティブマトリクスパネルを通常のアナログ映像表示用にも、グラフィック表示用にも兼用することが可能となり、設計の無駄を省くことができる。また、駆動パルスを発生するシフトレジスタを複数系列設けることにより動作周波数を下げることができる。
【図面の簡単な説明】
　【図１】
本発明の実施形態を示す回路図である。
　【図２】
実施形態の回路動作を説明するためのタイミングチャートである。
　【図３】
本発明の他の実施形態の要部を示す回路図である。
　【図４】
他の実施形態の回路動作を説明するためのタイミングチャートである。
　【図５】
本発明の実施形態における外部回路を示す回路図である。
　【図６】
本発明の実施形態における他の外部回路を示す回路図である。
　【図７】
アナログ映像表示用の従来例を示す回路図である。
　【図８】
グラフィック表示用の従来例を示す回路図である。
　【図９】
図７の回路に接続する外部回路を示す回路図である。
　【図１０】
図８の回路に接続する外部回路を示す回路図である。
　【符号の説明】
　１、２、３　データ線駆動回路
　１Ｒ、１Ｇ、１Ｂ、２Ｒ、２Ｇ、２Ｂ　ビデオ信号ライン
　１１、１２、１３、２１、２２、２３　スイッチング素子
　３１、３２、３３、　スイッチング素子
　４、５、６０、６１、６２　シフトレジスタ
　６　駆動パルス発生回路
　６３、６４、６５、６６、６７　ＡＮＤゲート
　１００、３００、６００　サンプリングホールド回路