【事件の表示】
　特願２００２−５０８７９９「アクセス待ち時間が均一な高速ＤＲＡＭアーキテクチャ」拒絶査定不服審判事件〔平成１４年　１月１７日国際公開、ＷＯ０２／０５２８１、平成１６年　１月２２日国内公表、特表２００４−５０２２６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００１年６月２９日（パリ条約による優先権主張外国庁受理２０００年７月７日　カナダ、パリ条約による優先権主張外国庁受理２０００年７月７日　米国）を国際出願日とする出願であって、平成２３年１月６日付けの拒絶理由通知に対して、同年６月２４日に意見書及び手続補正書が提出され、平成２４年２月２８日付けの最後の拒絶理由通知に対して、同年６月４日に意見書及び手続補正書が提出されたが、同年８月２８日付けで、同年６月４日に提出された手続補正書によりなされた補正が却下されるとともに拒絶査定がなされ、これに対し、同年１２月１３日に審判請求がなされるとともに手続補正書が提出されたものである。
　そして、平成２５年４月１６日付けの審尋に対して、同年８月６日に回答書が提出されたものである。
　
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２４年１２月１３日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するとともに、図１、図２、図７、図８、図１２ａ、図１２ｂ、図１３ａ及び図１３ｂを補正するものであり、補正の内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「前記制御信号の第１の遅延の後」との記載の前に、本件補正後の請求項１にあっては、「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項２〉
　本件補正前の請求項１の「ビット線等価回路」との記載を、本件補正後の請求項１にあっては「ビット線等化回路」と補正する。
　
〈補正事項３〉
　本件補正前の請求項１の「前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等価回路が非活性化されるとともに、前記ワード線イネーブルデバイスが活性化され」、「前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプが活性化され」、「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスが非活性化され、前記センスアンプが非活性化され、前記ビット線等価回路が活性化される」との記載を、本件補正後の請求項１にあっては、「前記タイミング回路」は「前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプを活性化し」、「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」と補正する。
　
〈補正事項４〉
　本件補正前の請求項２の「前記制御信号の第１のエッジにおいて、前記ワード線イネーブルデバイスが非活性化されるとともに、前記ビット線等価回路が活性化される」との記載を、本件補正後の請求項２にあっては「前記タイミング回路」は「前記制御信号の第１のエッジにおいて、前記ワード線イネーブルデバイスを非活性化するとともに、前記ビット線等化回路を活性化する」と補正する。
　
〈補正事項５〉
　本件補正前の請求項３の「前記制御信号の第１のエッジから」との記載の前に、本件補正後の請求項３にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項６〉
　本件補正前の請求項３の「前記制御信号の第１のエッジから……前記列アクセスデバイス対が活性化される」との記載を、本件補正後の請求項３にあっては「前記タイミング回路」は「前記制御信号の第１のエッジから……前記列アクセスデバイス対を活性化する」と補正する。
　
〈補正事項７〉
　本件補正前の請求項４の「前記制御信号の第１のエッジから」との記載の前に、本件補正後の請求項４にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項８〉
　本件補正前の請求項４の「前記制御信号の第１のエッジから……前記列アクセスデバイス対が活性化されるとともに、前記データバス等価回路が活性化される」との記載を、本件補正後の請求項４にあっては「前記タイミング回路」は「前記制御信号の第１のエッジから……前記列アクセスデバイス対を活性化するとともに、前記データバス等化回路を活性化する」と補正する。
　
〈補正事項９〉
　本件補正前の請求項５の「前記制御信号の第２のエッジにおいて、前記データバス等価回路が非活性化される」との記載を、本件補正後の請求項５にあっては「前記タイミング回路」は「前記制御信号の第２のエッジにおいて、前記データバス等化回路を非活性化する」と補正する。
　
〈補正事項１０〉
　本件補正前の請求項６の「前記制御信号の第２のエッジにおいて、前記フリップフロップがクロックされる」との記載を、本件補正後の請求項６にあっては「前記タイミング回路」は「前記制御信号の第２のエッジにおいて、前記フリップフロップをクロックする」と補正する。
　
〈補正事項１１〉
　本件補正前の請求項１３の「読出信号」との記載を、本件補正後の請求項１３にあっては「読出指令」と補正する。
　
〈補正事項１２〉
　本件補正前の請求項１３の「アドレスを受信するステップと、」と「前記制御信号の第１のエッジから」の記載の間に、本件補正後の請求項１３にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項１３〉
　本件補正前の請求項１３の「前記ワード線イネーブルデバイスを非活性化するステップ」との記載を、本件補正後の請求項１３にあっては「前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップ」と補正する。
　
〈補正事項１４〉
　本件補正前の請求項１４の「ビット線等価回路」との記載を、本件補正後の請求項１３にあっては「ビット線等化回路」と補正する。
　
〈補正事項１５〉
　本件補正前の請求項１５の「データバス対に結合され、前記制御信号の第１のエッジから第３の遅延の後に、」との記載を、本件補正後の請求項１５にあっては「データバス対に結合され、前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、前記制御信号の第１のエッジから第３の遅延の後に、」と補正する。
　
〈補正事項１６〉
　本件補正前の請求項１５の「ビット線等価回路」との記載を、本件補正後の請求項１５にあっては「ビット線等化回路」と補正する。
　
〈補正事項１７〉
　本件補正前の請求項１６の「データバス等価回路」との記載を、本件補正後の請求項１５にあっては「データバス等化回路」と補正する。
　
〈補正事項１８〉
　本件補正前の請求項１７の「データバス等価回路」との記載を、本件補正後の請求項１７にあっては「データバス等化回路」と補正する。
　
〈補正事項１９〉
　本件補正前の請求項１８の「前記制御信号の第１のエッジから前記第３の遅延に加えて第４の遅延の後に、」との記載の前に、本件補正後の請求項１８にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項２０〉
　本件補正前の請求項２２の「アドレスを受信するステップと、」と「前記制御信号の第１のエッジから」の記載の間に、本件補正後の請求項２２にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項２１〉
　本件補正前の請求項２２の「前記ワード線を非選択にするために、前記ワード線イネーブルデバイスを非活性化するステップとを備える」との記載を、本件補正後の請求項２２にあっては「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップとを備える」と補正する。
　
〈補正事項２２〉
　本件補正前の請求項２４を削除し、この削除に伴い、前記請求項２４に引き続く本件補正前の請求項２５〜３０を本件補正後の請求項２４〜２９に繰り上げるとともに、本件補正前の請求項２８〜３０が請求項２７を引用していたものを、対応する本件補正後の請求項２７〜２９は請求項２６を引用するように、補正する。
　
〈補正事項２３〉
　本件補正前の請求項２７の「アドレスを受信するステップと、」と「前記制御信号の第１のエッジから」の記載の間に、本件補正後の請求項２６にあっては「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、」との記載を加入する。
　
〈補正事項２４〉
　本件補正前の請求項２７の「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するステップとを備える」との記載を、本件補正後の請求項２６にあっては「前記ワード線を非選択にするために前記ワード線イネーブルデバイスを非活性化するとともに、前記センスアンプを非活性化するステップとを備える」と補正する。
　
〈補正事項２５〉
　本件補正前の請求項２８の「ビット線等価回路」との記載を、本件補正後の請求項２７にあっては「ビット線等化回路」と補正する。
　
〈補正事項２６〉
　図１、図２、図７、図８、図１２ａ、図１２ｂ、図１３ａ及び図１３ｂにおける、クロック信号ＣＬＫの波形タイミングを補正する。
　
２．新規事項の追加の有無と補正目的
（１）補正事項１、５、７、１２、１５、１９、２０及び２３について
　補正事項１、５、７、１２、１５、１９、２０及び２３の補正は、本件補正前の「活性化」ないし「非活性化」の制御が、本件補正後にあっては、「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間」に行われることを限定したものである。
　したがって、補正事項１、５、７、１２、１５、１９、２０及び２３の補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）の第２号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、この補正事項１、５、７、１２、１５、１９、２０及び２３の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【００４０】〜【００４２】、及び、同図１０ａの記載に基づくと認められる。
　したがって、補正事項１、５、７、１２、１５、１９、２０及び２３の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に適合する。
　
（２）補正事項２、１４、１６及び２５について
　補正事項２、１４、１６及び２５の補正は、平成２４年２月２８日付けの最後の拒絶理由通知において、「特許請求の範囲に多数記載された「等価回路」は、「等化回路」の誤記と思われる。」と指摘されたことに基づいてなされたものと認められる。
　したがって、補正事項２、１４、１６及び２５の補正は、特許法第１７条の２第４項第３号に規定する「誤記の訂正」を目的とするものに該当する。
　そして、この補正事項２、１４、１６及び２５の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【００３４】における「ワード線タイミングパルスＷＴＰｉは、インバータ９１５を介してビット線等化回路９１３へさらに結合されており、ＷＴＰｉがローである場合、ビット線対は等化され、ビット線プリチャージ電圧ＶＢＬＰにプリチャージされる」という記載に基づくと認められる。
　したがって、補正事項２、１４、１６及び２５の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第１７条の２第３項の規定に適合する。
　
（３）補正事項３、４、６、８、９及び１０について
　補正事項３、４、６、８、９及び１０の補正は、本件補正前の「活性化」／「非活性化」の制御、ないし、「前記フリップフロップをクロックする」制御は、本件補正後にあっては、「タイミング回路」が実行することを限定するものである。
　したがって、補正事項３、４、６、８、９及び１０の補正は、特許法第１７条の２第４項第２号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、この補正事項３、４、６、８、９及び１０の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【００１１】における「ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。」という記載に基づくと認められる。
　したがって、補正事項３、４、６、８、９及び１０の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第１７条の２第３項の規定に適合する。
　
（４）補正事項８、１７及び１８について
　補正事項８における補正前の「データバス等価回路」を補正後の「データバス等化回路」とする補正、及び、補正事項１７及び１８の補正は、本願の願書に最初に添付した明細書の段落【００３７】における「直列に結合されたデータ線プリチャージおよび等化トランジスタ９２４をゲート制御し、サブアレイが選択されていない場合に１対のデータ線９２６をデータ線プリチャージ電圧ＶＤＬＰへプリチャージする。」との記載に基づき、この、前記「１対のデータ線９２６」を「プリチャージする」ための「直列に結合されたデータ線プリチャージおよび等化トランジスタ９２４」という記載に整合させて、補正前の「データ等価回路」の記載を「データ等化回路」と補正するものである。
　したがって、補正事項８、１７及び１８の補正は、特許法第１７条の２第４項第３号に規定する「誤記の訂正」を目的とするものに該当する。
　そして、補正事項８、１７及び１８の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであることは明らかであるから、特許法第１７条の２第３項の規定に適合する。
　
（５）補正事項１１について
　補正事項１１の補正は、平成２４年２月２８日付けの最後の拒絶理由通知において、「特許請求の範囲の請求項１３記載された「読出信号」は、「読出指令」の誤記と思われる。」と指摘されたことに基づいてなされたものと認められる。
　したがって、補正事項１１の補正は、特許法第１７条の２第４項第３号に規定する「誤記の訂正」を目的とするものに該当する。
　そして、この補正事項１１の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【００２７】及び段落【００４２】の記載に基づくと認められる。
　したがって、補正事項１１の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第１７条の２第３項の規定に適合する。
　
（６）補正事項１３、２１及び２４について
　補正事項１３、２１及び２４の補正は、本件補正前の「前記ワード線イネーブルデバイスを非活性化する」際に、本件補正後にあっては、「ともに、前記センスアンプを非活性化する」ことを限定したものである。
　したがって、補正事項１３、２１及び２４の補正は、特許法第１７条の２第４項第２号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、この補正事項１３、２１及び２４の補正は、本願の願書に最初に添付した明細書の、たとえば、段落【００３９】〜【００４１】、及び、同図１０ａの記載に基づくと認められる。
　したがって、補正事項１３、２１及び２４の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第１７条の２第３項の規定に適合する。
　
（７）補正事項２２について
　補正事項２２の補正は、特許法第１７条の２第４項第１号に規定する「請求項の削除」を目的とするものに該当する。
　そして、補正事項２２の補正の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかであるから、特許法第１７条の２第３項の規定に適合する。
　
（８）補正事項２６について
　補正事項２６の補正は、図１、図２、図７、図８、図１２ａ、図１２ｂ、図１３ａ及び図１３ｂにおけるクロックＣＬＫの波形を、本願の国際出願日における願書に最初に添付された図面の記載に整合させたものであると認められる。
　したがって、補正事項２６の補正は、本願の願書に最初に添付した明細書又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないことは明らかであるから、特許法第１７条の２第３項の規定に適合する。
　
（９）新規事項の追加の有無と補正目的の検討のまとめ
　以上から、特許請求の範囲及び図面についてする本件補正は、特許法第１７条の２第３項及び第４項の規定に適合する
　
３．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２４年１２月１３日に提出された手続補正書で補正された請求項１に記載される次のとおりである。
　
「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
　ビット線対およびワード線に結合されたメモリセルと、
　前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
　前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプと、
　前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等化回路と、
　制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路とを備え、
　前記タイミング回路は、前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、
　　前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し、
　　前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプを活性化し、
　　前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する、ＤＲＡＭ。」
　
（２）引用例の記載と引用発明
（２−１）引用例１の記載
　原査定の根拠となった最後の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開平０２−１５８９９７号公報（以下「引用例１」という。）には、「記憶装置」（発明の名称）に関して、第１図〜第８図とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の引用例及び周知例についても同様である。）。
　
　　ア．産業上の利用分野
ａ．「本発明はＭＯＳ集積回路において利用される記憶装置に関するものである。」（第１頁下左欄第１６〜１７行）
　
　　イ．従来の技術
ｂ．「従来、記憶装置は、読出し動作を行なう前にプリチャージ動作を行なっており、そのために固定された外部入力クロックによって２つの動作期間を制御していた。
　以下に、従来の記憶装置について説明する。
　第５図は、従来のアドレス入力５ビット、データ出力５ビットの記憶装置のブロック図である。第５図において１はＸ−アドレスデコード回路網、２〜５はアドレスバッファ回路、６はプリチャージ信号バッファ回路、７〜１１はメモリセルアレイ回路網、１２〜１６は８入力Ｙ−アドレスデコード回路網で、ＣＬＫは外部入力クロック、Ａ０〜Ａ４はアドレス入力信号、Ｄ０〜Ｄ４はデータ出力信号、ＡＤ０〜ＡＤ３はアドレスデコード信号、Ｗ０〜Ｗ３はワード入力信号である。また第６図は前記Ｘ−アドレスデコード回路網の回路図で、１７〜２１はインバータ回路、２２〜２５は３入力ＮＡＮＤ回路である。なお、ＣＬＫ，Ａ３，Ａ４，ＡＤ０〜ＡＤ３はそれぞれ第５図に対応している。次にメモリセルアレイ回路網を第７図に示す。ここで３０〜６７は記憶用ｎチャネルＭＯＳトランジスタ、７０〜７７はプリチャージ用ｐチャネルＭＯＳトランジスタであり、Ｂ００〜Ｂ０７はビット出力信号である。またＮＰＣ，ＷＯ〜Ｗ３は第５図に対応しており、Ｂ００〜Ｂ０７は第５図のメモリセルアレイ回路網の出力８ビットに相当している。」
（第１頁下左欄第１９行〜第２頁上左欄第５行）
　
ｃ．「つぎに、このように構成された記憶装置について、その動作を説明する。
　まず、
アドレス入力５ビットの内上位２ビットＡ
３
，Ａ
４
と、外部入力クロックＣＬＫの状態によって、アドレスデコード回路網１は次の表１のようなデコード信号ＡＤ０〜ＡＤ３を出力する
ここで
クロックＣＬＫが“Ｌ”の時Ａ
３
，Ａ
４
の状態によってＡＤ０〜ＡＤ３の内１つが“Ｌ”となり
　次に
アドレスデコード信号ＡＤ０〜ＡＤ３はアドレスバッファ回路２〜５を通り、反転され、ワード入力信号Ｗ０〜Ｗ３となり、メモリセルアレイ回路網７〜１１に入力される
　メモリセルアレイ回路網では、まず、
クロックＣＬＫをプリチャージ信号バッファ回路６で反転したプリチャージ制御信号ＮＰＣが“Ｌ”の期間で、プリチャージ用トランジスタ７０〜７７が導通し、ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にプリチャージする
反転プリチャージ制御信号ＮＰＣが“Ｈ”（すなわち、クロックＣＬＫが“Ｌ”）になると、プリチャージ用トランジスタ７０〜７７が遮断し、前述の通り、ＡＤ０〜ＡＤ３の内１つが“Ｌ”となるため対応するワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となる。
マトリクス状に配置された記憶用トランジスタ３０〜６７の内、“Ｈ”となったワード入力信号の入力されているゲートが導通するため、ビット出力信号Ｄ００〜Ｄ０７の内、導通した記憶用トランジスタのドレインが接続されているものについては“Ｌ”に引き落とされ、同トランジスタのドレインが接続されていないものは“Ｈ”が保持される
　５個のメモリセルアレイ回路網７〜１１から出力される８ビットのビット出力信号は、５個の８入力Ｙ−アドレスデコード回路網１２〜１６へそれぞれ入力され、アドレス入力信号の下位３ビットＡ０〜Ａ２によって８ビットの内からそれぞれ１ビットが選択され、計５ビットのデータ出力信号Ｄ０〜Ｄ４となる。」（第２頁上左欄第６行〜同頁下右欄第８行）
　
　　ウ．解決しようとする課題
ｄ．「しかしながら上記従来の構成では、プリチャージが外部入力クロックによって制御されており、プリチャージ期間、すなわち、ＣＬＫ＝“Ｈ”の期間が固定であったため、メモリセルアレイ回路網においてすでにビット出力信号Ｂ００〜Ｂ０７のプリチャージが完了していてもプリチャージ期間が終了するまでは読出し動作が行なえず、プリチャージ完了（第８図のｔ１）から読出し開始（同ｔ２）までの時間が有効利用できないため高速化できないという問題点があった。
　本発明は上記従来の問題点を解決するもので、ビット出力信号Ｂ００〜Ｂ０７のプリチャージの完了後、直ちに読出し動作を行なうことのできる記憶装置を提供することを目的とする。」（第２頁下右欄第１０行〜第３頁上左欄第３行）
　
　　エ．実施例
ｅ．「第１図は、本発明の一実施例におけるアドレス入力５ビット、データ出力５ビットの記憶装置のブロック図である。第１図において、８０は疑似メモリセルアレイ回路、８１はプリチャージ制御回路である。なお、
１はＸ−アドレスデコード回路網であり、第５図に示した従来例では外部入力クロックＣＬＫを入力している所に、本実施例ではプリチャージ制御信号ＰＣを入力している。また、２〜５はアドレスバッファ回路
　
ｆ．「次に、このように構成された記憶装置について、その動作を説明する。
　まず
プリチャージ制御回路８１において
クロックＣＬＫが“Ｌ”から“Ｈ”に変わると（第４図ｔ
０
）、出力＊Ｑはプリチャージ検知信号Ｓが“Ｈ”にならない限り変化せず、２入力ＮＡＮＤ８９の出力ＰＣは“Ｈ”となり、プリチャージ動作が始まる
　次に疑似メモリセルアレイ回路８０では、メモリセルアレイ回路網７〜１１のプリチャージ動作（読出し動作）を疑似的に行なっており、読出し期間（第４図ｔ０以前）では、ワード入力信号Ｗ０〜Ｗ３のどれか１つが“Ｈ”となっているので、疑似記憶用トランジスタ８２〜８５によってプリチャージ検知信号Ｓは必ず“Ｌ”に引き落とされている。
プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わりプリチャージ動作が始まる
疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している
　
プリチャージ検知信号Ｓが“Ｈ”に達するとプリチャージ完了で（第４図ｔ
１
）、プリチャージ制御回路８１においてＲＳＦＦ８８がセットされ、＊Ｑ＝“Ｌ”となる。よって外部入力クロックＣＬＫが“Ｈ”であってもプリチャージ制御信号ＰＣは“Ｌ”となり、直ちに読出し動作を開始する。
各回路の動作はプリチャージ制御信号ＰＣに依存している
　
プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックＣＬＫで制御されていたものが本実施例ではプリチャージ制御信号ＰＣによって制御されている
　なお、上記実施例では、アドレス入力５ビット、データ出力５ビットとしたが、入出力共に他のビット数であっても、内部回路の段数を必要な数にすれば良く、アドレス入力５ビットを上位２ビット、下位３ビットに振り分けたが、他の振り分は方でもかまわない。
　また、
上記実施例では、読出し専用メモリの回路例について示した
　
　　エ．発明の効果
ｇ．「本発明によれば、疑似メモリセルアレイ回路と、プリチャージ制御回路を用いることにより、メモリセルアレイ回路網のプリチャージ期間を必要最小限にし、読出し期間をより長く取ることができるため、外部入力クロックを高速化することが可能な、優れた記憶装置を実現できる。」（第４頁上右欄第７〜１２行）
　
　　オ．図面
ｈ．「本発明の第１図の実施例におけるタイミングチャート」（第４頁上右欄第１６〜１８行）である第４図には、
　時刻ｔ０における信号ＣＬＫの最初の立ち上がりエッジに同期して、信号Ｓが増加を開始するとともに信号ＰＣが立ち上がること、
　時刻ｔ１において、信号Ｓが減少を開始するとともに、信号ＰＣが立ち下がり、そして、信号Ｗ０が立ち上がること、
　信号ＣＬＫの次の立ち上がりエッジに同期して、信号Ｓが再び増加を開始するとともに信号ＰＣが立ち上がり、さらに、信号Ｗ０が立ち下がること、
が記載されている。
　
　また、同図には、
　信号ＣＬＫの最初の立ち上がりエッジである前記時刻ｔ０から前記時刻ｔ１までの期間が、「プリチャージ」期間であること、
　前記時刻ｔ１から信号ＣＬＫの次の立ち上がりエッジまでの期間が「読出し」期間であること、
　前記時刻ｔ０は「プリチャージ開始」の時刻であり、前記時刻ｔ１は「プリチャージ完了」の時刻であるとともに「読出し開始」の時刻であること、
が記載されている。
　
　さらに、同図において、信号Ｓ、信号＊Ｑ、信号ＰＣ及び信号Ｗ０は、信号ＣＬＫの１周期を１サイクルとして繰り返すと認められる。
　
　
ｉ．「メモリセルアレイ回路網図」（第４頁上右欄第１９〜２０行）である第７図には、ｎチャネルＭＯＳトランジスタ３０〜６７がマトリクス状に配置され、信号Ｗ０ないし信号Ｗ３が入力されるラインに各行のｎチャネルＭＯＳトランジスタのゲートが接続されているものの、信号Ｄ００ないしＤ０７を出力するラインには、各列のｎチャネルＭＯＳトランジスタのドレインが接続され、ないしは、接続されていないことが図示されている。
　また、ｐチャネルＭＯＳトランジスタ７０〜７７のゲートには、信号ＮＰＣが入力されることが図示されている。
　
（２−２）引用発明
　　ア．ｃの「マトリクス状に配置された記憶用トランジスタ３０〜６７の内、“Ｈ”となったワード入力信号の入力されているゲートが導通するため、ビット出力信号Ｄ００〜Ｄ０７の内、導通した記憶用トランジスタのドレインが接続されているものについては“Ｌ”に引き落とされ、同トランジスタのドレインが接続されていないものは“Ｈ”が保持される。」という記載、ｆの「上記実施例では、読出し専用メモリの回路例について示した」という記載、及びｉの図示態様から、引用例１には、複数の「記憶用トランジスタ」が「マトリクス状に配置され」て、「記憶用トランジスタ」の「ゲート」は列毎に「ワード入力信号」が「入力」されるラインに接続され、「記憶用トランジスタ」の「ドレイン」の「ビット出力信号」Ｄ００ないしＤ０７を出力するラインへの「接続」の有無に応じて情報を「記憶」する「読出し専用メモリ」が記載されていると認められる。
　
　　イ．ｃの「アドレス入力５ビットの内上位２ビットＡ３，Ａ４と、外部入力クロックＣＬＫの状態によって、アドレスデコード回路網１は次の表１のようなデコード信号ＡＤ０〜ＡＤ３を出力する」、「クロックＣＬＫが“Ｌ”の時Ａ３，Ａ４の状態によってＡＤ０〜ＡＤ３の内１つが“Ｌ”となり」、「アドレスデコード信号ＡＤ０〜ＡＤ３はアドレスバッファ回路２〜５を通り、反転され、ワード入力信号Ｗ０〜Ｗ３となり、メモリセルアレイ回路網７〜１１に入力される。」という記載、ｅの「１はＸ−アドレスデコード回路網であり、第５図に示した従来例では外部入力クロックＣＬＫを入力している所に、本実施例ではプリチャージ制御信号ＰＣを入力している。また、２〜５はアドレスバッファ回路」という記載から、引用例１には、「プリチャージ制御信号ＰＣ」と「アドレス入力」の「状態」とによって、「１つが“Ｌ”とな」る「アドレスデコード信号ＡＤ０〜ＡＤ３」を出力する「Ｘ−アドレスデコード回路網」と、前記「アドレスデコード信号ＡＤ０〜ＡＤ３」を「反転」させて「ワード入力信号Ｗ０〜Ｗ３」として出力する「アドレスバッファ回路２〜５」が記載されている。
　
　　ウ．ｃの「クロックＣＬＫをプリチャージ信号バッファ回路６で反転したプリチャージ制御信号ＮＰＣが“Ｌ”の期間で、プリチャージ用トランジスタ７０〜７７が導通し、ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にプリチャージする」という記載、ｉのｐチャネルＭＯＳトランジスタ７０〜７７のゲートには信号ＮＰＣが入力されているとの図示態様、ｆの「プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わりプリチャージ動作が始まる」という記載から、引用例１には、「プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わ」ると、「ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にプリチャージする」という「プリチャージ動作」を始める「プリチャージ用トランジスタ７０〜７７」が記載されている。
　
　　エ．ｆの「疑似メモリセルアレイ回路８０では、メモリセルアレイ回路網７〜１１のプリチャージ動作（読出し動作）を疑似的に行なっており……プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わりプリチャージ動作が始まると（第４図ｔ０）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが“Ｌ”となるのでプリチャージ用トランジスタ８６が導通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐々に“Ｌ”から“Ｈ”へとプリチャージされてゆく（第４図ｔ０〜ｔ１）……この疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している。」という記載から、引用例１には、「プリチャージ動作が始まる」ことを示す「プリチャージ制御信号ＰＣ」が入力されると、「メモリセルアレイ回路網７〜１１のプリチャージ動作（読出し動作）を疑似的に行な」い、「プリチャージを完了」させたことを示す「プリチャージ検知信号Ｓ」を出力する「疑似メモリセルアレイ回路８０」が記載されている。
　
　　オ．ｆの「プリチャージ制御回路８１において、……クロックＣＬＫが“Ｌ”から“Ｈ”に変わると（第４図ｔ０）、出力＊Ｑはプリチャージ検知信号Ｓが“Ｈ”にならない限り変化せず、２入力ＮＡＮＤ８９の出力ＰＣは“Ｈ”となり」と「各回路の動作はプリチャージ制御信号ＰＣに依存している」及び「プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックＣＬＫで制御されていたものが本実施例ではプリチャージ制御信号ＰＣによって制御されている」という記載と、前記イ、ウの検討から、引用例１には、「クロックＣＬＫ」と「プリチャージ検知信号Ｓ」が入力されて、少なくとも「Ｘ−アドレスデコード回路網」と「プリチャージ用トランジスタ７０〜７７」の「動作」を「制御」する「プリチャージ制御信号ＰＣ」を出力する「プリチャージ制御回路８１」が記載されている。
　
　　カ．ｆの「プリチャージ制御回路８１において……クロックＣＬＫが“Ｌ”から“Ｈ”に変わると（第４図ｔ０）、出力＊Ｑはプリチャージ検知信号Ｓが“Ｈ”にならない限り変化せず、２入力ＮＡＮＤ８９の出力ＰＣは“Ｈ”となり、プリチャージ動作が始まる」という記載から、「プリチャージ制御回路８１」は「クロックＣＬＫが“Ｌ”から“Ｈ”に変わる」当該「クロックＣＬＫ」の立ち上がりエッジにおいて、「プリチャージ制御信号ＰＣ」を「“Ｈ”」にすることが記載されている。
　また、ｆの「プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わりプリチャージ動作が始まると（第４図ｔ０）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが“Ｌ”となるのでプリチャージ用トランジスタ８６が導通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐々に“Ｌ”から“Ｈ”へとプリチャージされてゆく」という記載から、「疑似メモリセルアレイ回路８０」が出力する「プリチャージ検知信号Ｓ」は、前記「プリチャージ制御信号ＰＣ」が「“Ｈ”」になると、増加を開始することが記載されている。
　したがって、前記「プリチャージ制御信号ＰＣ」と前記「プリチャージ検知信号Ｓ」は、前記「クロックＣＬＫ」の１周期毎に繰り返す信号であると認められる。
　そうすると、ｈの、信号ＣＬＫの最初の立ち上がりエッジである時刻ｔ０から時刻ｔ１までの期間が「プリチャージ」期間であり、前記時刻ｔ１から信号ＣＬＫの次の立ち上がりエッジまでの期間が「読出し」期間であるという第４図の記載から、引用例１の「読出し専用メモリ」の「プリチャージ」動作と「読出し」動作は、「クロックＣＬＫ」のある立ち上がりエッジから次の立ち上がりエッジの間で行われると認められる。
　
　　キ．前記カの検討から、引用例１には、「クロックＣＬＫ」のある立ち上がりエッジである時刻「ｔ０」において、「プリチャージ制御信号ＰＣ」が「“Ｈ”」にされるとともに、「プリチャージ検知信号Ｓ」は増加を開始することが記載されている。
　
　　ク．ｆの「疑似メモリセルアレイ回路８０では、メモリセルアレイ回路網７〜１１のプリチャージ動作（読出し動作）を疑似的に行なっており……プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わりプリチャージ動作が始まると（第４図ｔ０）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが“Ｌ”となるのでプリチャージ用トランジスタ８６が導通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐々に“Ｌ”から“Ｈ”へとプリチャージされてゆく（第４図ｔ０〜ｔ１）。……この疑似メモリセルアレイ回路がプリチャージを完了した時点で、メモリセルアレイ回路網もすべてプリチャージを完了している」という記載から、「プリチャージ制御信号ＰＣ」が「“Ｈ”に変わ」ると始まる「プリチャージ動作」が「完了」する時刻「ｔ１」において「プリチャージ検知信号Ｓ」が“Ｈ”になることが記載されていると認められる。
　そして、ｆの「プリチャージ検知信号Ｓが“Ｈ”に達するとプリチャージ完了で（第４図ｔ１）、プリチャージ制御回路８１においてＲＳＦＦ８８がセットされ、＊Ｑ＝“Ｌ”となる。よって外部入力クロックＣＬＫが“Ｈ”であってもプリチャージ制御信号ＰＣは“Ｌ”となり、直ちに読出し動作を開始する。」という記載から、「プリチャージ検知信号Ｓが“Ｈ”に達する」と「プリチャージ制御信号ＰＣは“Ｌ”とな」ることが記載されている。
　また、ｃの「反転プリチャージ制御信号ＮＰＣが“Ｈ”（すなわち、クロックＣＬＫが“Ｌ”）になると、プリチャージ用トランジスタ７０〜７７が遮断し、前述の通り、ＡＤ０〜ＡＤ３の内１つが“Ｌ”となるため対応するワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となる。」という記載、ｆの「プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックＣＬＫで制御されていたものが本実施例ではプリチャージ制御信号ＰＣによって制御されている」という記載から、「プリチャージ制御信号ＰＣは“Ｌ”とな」ると、「対応するワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となる」ことが記載されている。
　以上から、引用例１には、「プリチャージ制御信号ＰＣ」が「“Ｈ”に変わ」ると始まる「プリチャージ動作」が「完了」して「プリチャージ検知信号Ｓが“Ｈ”に達する」と、「プリチャージ制御信号ＰＣは“Ｌ”とな」るとともに、これに伴い、「対応するワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となる」ことが記載されている。
　
　　ケ．前記キで検討した、「クロックＣＬＫ」のある立ち上がりエッジにおいて、「プリチャージ制御信号ＰＣ」が「“Ｈ”」にされるとともに、「プリチャージ検知信号Ｓ」は増加を開始するとの記載事項と、ｈの、信号ＣＬＫの次の立ち上がりエッジに同期して、信号Ｓが再び増加を開始するとともに信号ＰＣが立ち上がり、さらに、信号Ｗ０が立ち下がるという第４図の記載から、引用例１には、「クロックＣＬＫ」の次の立ち上がりエッジにおいて、「対応するワード入力信号Ｗ０〜Ｗ３の１つ」が“Ｌ”となるとともに、「プリチャージ制御信号ＰＣ」は「“Ｈ”」にされることが記載されている。
　
　　コ．以上のア〜ケから、引用例１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「複数の記憶用トランジスタがマトリクス状に配置されて、前記記憶用トランジスタのゲートは列毎にワード入力信号が入力されるラインに接続され、前記記憶用トランジスタのドレインのビット出力信号Ｄ００ないしＤ０７を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリであって、
　前記読出し専用メモリは、
　プリチャージ制御信号ＰＣとアドレス入力の状態とによって、アドレスデコード信号ＡＤ０〜ＡＤ３を出力するＸ−アドレスデコード回路網と、
　前記アドレスデコード信号ＡＤ０〜ＡＤ３を反転させてワード入力信号Ｗ０〜Ｗ３として出力するアドレスバッファ回路２〜５と、
　前記プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わると、前記ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にするプリチャージ動作を始めるプリチャージ用トランジスタ７０〜７７と、
　前記プリチャージ動作が始まることを示す前記プリチャージ制御信号ＰＣが入力されると、メモリセルアレイ回路網７〜１１のプリチャージ動作を疑似的に行ない、プリチャージを完了させたことを示すプリチャージ検知信号Ｓを出力する疑似メモリセルアレイ回路８０と、
　クロックＣＬＫと前記プリチャージ検知信号Ｓが入力されて、少なくとも前記Ｘ−アドレスデコード回路網と前記プリチャージ用トランジスタ７０〜７７の動作を制御する前記プリチャージ制御信号ＰＣを出力するプリチャージ制御回路８１とを備え、
　前記読出し専用メモリの前記プリチャージ動作と読出し動作は、前記クロックＣＬＫの、ある立ち上がりエッジから次の立ち上がりエッジの間で行われ、
　前記クロックＣＬＫの前記ある立ち上がりエッジである時刻ｔ０において、前記プリチャージ制御信号ＰＣが“Ｈ”にされるとともに、前記プリチャージ検知信号Ｓは増加を開始し、
　前記プリチャージ制御信号ＰＣが“Ｈ”に変わると始まるプリチャージ動作が完了する時刻ｔ１において前記プリチャージ検知信号Ｓが“Ｈ”に達すると、前記プリチャージ制御信号ＰＣは“Ｌ”となるとともに、これに伴い、対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となり、
　前記クロックＣＬＫの次の立ち上がりエッジにおいて、対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｌ”となるとともに、前記プリチャージ制御信号ＰＣは“Ｈ”にされることを特徴とする読出し専用メモリ。」
　
（２−３）引用例２の記載
　原査定の根拠となった最後の拒絶の理由に引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開昭６１−１４４７９５号公報（以下「引用例２」という。）には、「半導体記憶装置」（発明の名称）に関して、第１図〜第５図とともに、次の記載がある。
　
ａ．「〔産業上の利用分野〕
　この発明は、動作タイミングを調整したｌトランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭ等の半導体記憶装置（以下半導体メモリという）に関するものである。」（第１頁下左欄第１７行〜同頁下右欄第１行）
　
ｂ．「〔従来の技術〕
　この発明の半導体メモリは、ＮチャネルのダイナミックＭＯＳ・ＲＡＭに最もよく適用できるので、以下の従来例はこれについて説明する。
　第４図は従来の１トランジスタ・１容量からなるダイナミックＭＯＳ・ＲＡＭにおけるセンスアンプ周辺の回路図である。図において、１はＸアドレスバッファで、＊ＲＡＳ（Row Address Strobe）信号が“Ｈ”から“Ｌ”になる時に活性化してＸアドレス信号２を発生する。３はＸデコーダで、前記Ｘアドレス信号２によってワード線（図示していない）を選択する役目を有する。４はＹアドレスバッファ、５は遅延回路、５ａはＡＮＤゲートで、＊ＣＡＳ（Column Address Strobe）が“Ｈ”から“Ｌ”になる条件と、Ｘアドレス信号２によってトリガされる遅延回路５の出力φ１が“Ｌ”から“Ｈ”になる条件が共に満たされた時、論理回路であるＡＮＤゲート５ａの出力φ２ａが“Ｌ”から“Ｈ”になり、この出力φ２ａをトリガにして活性化され、Ｙアドレス信号を発生する。６は前記Ｘアドレス信号２によってトリガされる遅延回路で、出力φ３を発生する。
７はこの出力φ
３
によってトリガされるセンスアンプ駆動回路で、スローセンス信号φ
Ｓ１
とファーストセンス信号φ
Ｓ２
を発生する。
１１および１２はビット線で、メモリセルに蓄積されている情報はまず、これらのビット線１１，１２に伝達され、その後、ビット線１１，１２を経由してセンスアンプ１０に伝達される
　
ｃ．「第５図は第４図の回路図の動作説明をするためのタイムチャートである。
　従来のｌトランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭのセンサアンプ１０の周辺の回路は前記のように構成され、
第５図の時間ｔ
０
において＊ＲＡＳ信号が“Ｈ”から“Ｌ”になり、これをトリガにしてＸアドレスバッファ１が活性化され、Ｘアドレス信号２を発生する。Ｘアドレス信号２の立上りをトリガにして、２つの独立した時間系列（Ｙアドレス時間系列とセンス時間系列）を有する各信号が発生する。
　
もう一つの時間系列は遅延回路６を経るもので、Ｘアドレス信号２をトリガにして時間ｓ
１
に遅延回路６の出力φ
３
が“Ｌ”から“Ｈ”になる。この時、ワード線が立上り、Ｘメモリセルの情報に応じた電位差が、ビット線１１とビット線１２の間に生じる。第５図では、ビット線１１に接続するメモリセルの情報が“０”である場合を示し、ビット線１２よりも、より大きな電圧降下が生じている。
時間ｓ
２
において、スローセンス信号φ
Ｓ１
が“Ｌ”から“Ｈ”になり、ＭＯＳトランジスタ８をオンさせ
これに伴い、時間ｓ
２
においてビット線１１とビット線１２の間に生じていたわずかの電位差が増幅され始める
時間ｓ
３
において、ファーストセンス信号φ
Ｓ２
が“Ｌ”から“Ｈ”になり、ＭＯＳトランジスタ９をオンさせ
最後には時間ｓ
４
において、ビット線１１は０Ｖになる。一方、ビット線１２は多少電圧降下があるものの“Ｈ”レベルを維持している
　
ｄ．「〔実施例〕
　
第１図はこの発明の一実施例を示す半導体メモリの１トランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭにおけるセンスアンプ周辺の回路図であり
　第２図は第１図の実施例の動作説明のためのタイムチャートである。
　
上記のように構成された半導体メモリにおけるセンスアンプ１０の周辺の回路においては、第２図の時間ｔ
０
からｔ
１
までのＹアドレス時間系列の動作および時間ｓ
０
からｓ
４
までのセンス時間系列の動作は前記第４図の従来例の動作と同じである
　
ｅ．「この発明は以上説明したとおり、センスアンプを活性化する信号の立上り経過後に、デコーダ回路を駆動するトリガを発生させる論理回路を設けているので、センスアンプがノイズの影響を受け易いセンス期間が終った後に、Ｙアドレス信号が活性化することになり、容量結合性のノイズの影響を防ぐことができるという効果がある。」（第４頁下右欄第１４〜２０行）
　
（２−４）引用例２に記載の技術
　　ア．ｄの「第１図はこの発明の一実施例を示す半導体メモリの１トランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭにおけるセンスアンプ周辺の回路図であり」という記載から、引用例２には、「１トランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭ」について記載されている。
　
　　イ．ｂの「１１および１２はビット線で、メモリセルに蓄積されている情報はまず、これらのビット線１１，１２に伝達され、その後、ビット線１１，１２を経由してセンスアンプ１０に伝達される。」という記載、ｃの「ワード線が立上り、Ｘメモリセルの情報に応じた電位差が、ビット線１１とビット線１２の間に生じる。第５図では、ビット線１１に接続するメモリセルの情報が“０”である場合を示し、ビット線１２よりも、より大きな電圧降下が生じている。」という記載から、引用例２の「ダイナミックＭＯＳ・ＲＡＭ」は、「メモリセルに蓄積されている情報」が「伝達され」る「ビット線」対を有することが記載されている。
　
　　ウ．ｂの「７はこの出力φ３によってトリガされるセンスアンプ駆動回路で、スローセンス信号φＳ１とファーストセンス信号φＳ２を発生する。」及び「ビット線１１，１２を経由してセンスアンプ１０に伝達される。」という記載、ｃの「第５図の時間ｔ０において＊ＲＡＳ信号が“Ｈ”から“Ｌ”になり、これをトリガにしてＸアドレスバッファ１が活性化され、Ｘアドレス信号２を発生する。Ｘアドレス信号２の立上りをトリガにして、２つの独立した時間系列（Ｙアドレス時間系列とセンス時間系列）を有する各信号が発生する。」、「もう一つの時間系列は遅延回路６を経るもので、Ｘアドレス信号２をトリガにして時間ｓ１に遅延回路６の出力φ３が“Ｌ”から“Ｈ”になる。この時、ワード線が立上り、Ｘメモリセルの情報に応じた電位差が、ビット線１１とビット線１２の間に生じる。」、「時間ｓ２において、スローセンス信号φＳ１が“Ｌ”から“Ｈ”になり、ＭＯＳトランジスタ８をオンさせる。するとセンスアンプソース線＊φＳの電位が徐々に降下を始めて、センスアンプ１０が動作を始める。これに伴い、時間ｓ２においてビット線１１とビット線１２の間に生じていたわずかの電位差が増幅され始める。次に、時間ｓ３において、ファーストセンス信号φＳ２が“Ｌ”から“Ｈ”になり、ＭＯＳトランジスタ９をオンさせる。すると、ＭＯＳトランジスタ９のチャネル幅は大きいので、センスアンプソース線＊φＳは急速に降下し始めてセンスアンプ１０は強く活性化される。これに伴い、ビット線１１，１２間の電位差はますます拡大され、最後には時間ｓ４において、ビット線１１は０Ｖになる。」及び「時間ｓ１からｓ４の系列をセンス時間系列と呼ぶ」という記載から、引用例２には、「＊ＲＡＳ信号」を「トリガ」にして「Ｘアドレス信号２」を発生し、前記「Ｘアドレス信号２」の出力を「遅延回路６」で遅延させた「出力φ３」が「“Ｈ”」になることにより「ワード線が立上り」、その後、「時間ｓ２において、スローセンス」動作を開始させ、「時間ｓ３において、ファーストセンス」動作を開始させることで、「ビット線１１，１２」に接続された「センスアンプ１０」により「時間ｓ２においてビット線１１とビット線１２の間に生じていたわずかの電位差」を「拡大」させて、「最後には時間ｓ４において、ビット線１１は０Ｖに」することが記載されている。
　
　　エ．前記イで検討した動作は、引用例２の「従来の技術」におけるものである。
　しかし、ｄの「上記のように構成された半導体メモリにおけるセンスアンプ１０の周辺の回路においては、第２図の時間ｔ０からｔ１までのＹアドレス時間系列の動作および時間ｓ０からｓ４までのセンス時間系列の動作は前記第４図の従来例の動作と同じである。」という記載から、引用例２には、「実施例」の「ダイナミックＭＯＳ・ＲＡＭ」においても、前記ウで指摘した動作と同じ動作を行っていることが記載されている。
　
　　オ．ｃには、「第５図では、ビット線１１に接続するメモリセルの情報が“０”である場合を示し、ビット線１２よりも、より大きな電圧降下が生じている。……これに伴い、ビット線１１，１２間の電位差はますます拡大され、最後には時間ｓ４において、ビット線１１は０Ｖになる。一方、ビット線１２は多少電圧降下があるものの“Ｈ”レベルを維持している。」と記載されている。
　してみると、引用例２の第２図及び第５図における、時間ｓ１以前のどちらのビット線も「電圧降下」を生じていない状態では、ビット線１２は“Ｈ”レベルであり、ビット線１１についても、少なくとも高電位レベルにあったと認められる。
　すなわち、読出し動作が開始される時刻ｔ０では、ビット線１１とビット線１２とからなるビット線対のレベルはともに高電位レベルであったが、センスアンプ１０の動作が終了した時間ｓ４では、ビット線１１のレベルだけが「メモリセルの情報」に応じて“Ｌ”に低下したことが、引用例２には記載されている。
　ここで、引用例２の「ダイナミックＭＯＳ・ＲＡＭ」の動作が「＊ＲＡＳ」を元に制御されることは、前記ウで指摘したとおりである。そして、「ＲＡＳ」とは、メモリにアクセスする際に、アクセス先メモリセルの行アドレスを指定するために用いられる信号であるから、前記「ダイナミックＭＯＳ・ＲＡＭ」の動作は、その「メモリセル」の行数に応じて、反復して繰り返し行われると認められる。
　したがって、センスアンプ１０の動作が終了して一方のビット線の電圧レベルが“Ｌ”に低下し、このビット線対の状態を読み取った後は、ビット線対のレベルは、次の動作に備えて高電位レベルに復帰させられることは明らかである。よって、引用例２においても、「メモリセルの情報」を読み出した後に、イで指摘した「ビット線」対のレベルを高電位レベルに復帰させるプリチャージ動作がなされていると認められる。
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア．引用発明の「読出し専用メモリ」と、補正発明の「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）」とは、「メモリ」である点で共通する。
　
　　イ．引用発明の「ビット出力信号Ｄ００ないしＤ０７を出力するライン」は、「前記記憶用トランジスタ」の「情報」を「出力するライン」であるから、いわゆるビット線である。したがって、引用発明の「ビット出力信号Ｄ００ないしＤ０７を出力するライン」と、補正発明の「ビット線対」とは、「ビット線」である点で共通する。
　また、引用発明の「ワード入力信号が入力されるライン」は、補正発明の「ワード線」に相当する。
　そして、引用発明の「記憶用トランジスタ」は、補正発明の「メモリセル」に相当する。
　してみれば、引用発明の「列毎にワード入力信号が入力されるラインに接続され」る「ゲート」と、「ビット出力信号Ｄ００ないしＤ０７を出力するラインへの接続の有無」に応じて「記憶」した「情報」を「出力」する「ドレイン」とを有する「記憶用トランジスタ」と、補正発明の「ビット線対およびワード線に結合されたメモリセル」とは、「ビット線」および「ワード線に結合されたメモリセル」である点で共通する。
　
　　ウ．引用発明の「プリチャージ制御信号ＰＣとアドレス入力の状態とによって、アドレスデコード信号ＡＤ０〜ＡＤ３を出力するＸ−アドレスデコード回路網」と「前記アドレスデコード信号ＡＤ０〜ＡＤ３を反転させてワード入力信号Ｗ０〜Ｗ３として出力するアドレスバッファ回路２〜５」とを併せた回路は、「プリチャージ制御信号ＰＣとアドレス入力の状態」とによって「ワード入力信号Ｗ０〜Ｗ３」を前記「ワード入力信号が入力されるライン」に「入力」する回路であるから、補正発明の「前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイス」に相当する。
　
　　エ．引用発明の「前記プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わると、前記ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にするプリチャージ動作を始めるプリチャージ用トランジスタ７０〜７７」と、補正発明の「前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等化回路」とは、「前記ビット線」に「結合され、前記ビット線」を「プリチャージするためのビット線等化回路」である点で共通する。
　
　　オ．引用発明の「クロックＣＬＫ」は、補正発明の「制御信号」に相当する。
　引用発明の「プリチャージ制御信号ＰＣ」は、「プリチャージ制御信号ＰＣとアドレス入力の状態とによって、アドレスデコード信号ＡＤ０〜ＡＤ３を出力するＸ−アドレスデコード回路網」と「前記プリチャージ制御信号ＰＣが“Ｌ”から“Ｈ”に変わると、前記ビット出力信号Ｂ００〜Ｂ０７を“Ｈ”にするプリチャージ動作を始めるプリチャージ用トランジスタ７０〜７７」とに供給されて、前記「Ｘ−アドレスデコード回路網」と前記「プリチャージ用トランジスタ７０〜７７」の動作タイミングを制御する信号である。
　したがって、引用発明の「クロックＣＬＫと前記プリチャージ検知信号Ｓが入力されて、少なくとも前記Ｘ−アドレスデコード回路網と前記プリチャージ用トランジスタ７０〜７７の動作を制御する前記プリチャージ制御信号ＰＣを出力するプリチャージ制御回路８１」と、補正発明の「制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路」とは、「制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイス」を「制御するためのタイミング回路」である点で共通する。
　
　　カ．引用発明の「前記クロックＣＬＫ」の「ある立ち上がりエッジ」は、補正発明の「前記制御信号の第１のエッジ」に相当する。
　そして、引用発明において、「前記プリチャージ制御信号ＰＣが“Ｈ”に変わると始まるプリチャージ動作が完了する時刻ｔ１」は、「前記プリチャージ制御信号ＰＣが“Ｈ”にされ」た時刻である「前記クロックＣＬＫの前記ある立ち上がりエッジである時刻ｔ０」からみて、「ｔ１」−「ｔ０」の時間だけ遅延された時刻である。
　したがって、引用発明の「前記プリチャージ制御信号ＰＣが“Ｈ”に変わると始まるプリチャージ動作が完了する時刻ｔ１において前記プリチャージ検知信号Ｓが“Ｈ”に達すると、前記プリチャージ制御信号ＰＣは“Ｌ”となる」ことで、「前記プリチャージ制御信号ＰＣ」が「“Ｈ”に変わる」と「プリチャージ動作を始めるプリチャージ用トランジスタ７０〜７７」の動作を停止させ、「これに伴い」、「Ｘ−アドレスデコード回路網」と「アドレスバッファ回路２〜５」が動作することで「対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”とな」ることは、補正発明の「前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化」することに相当する。
　
　　キ．引用発明の「前記クロックＣＬＫの次の立ち上がりエッジ」は、補正発明の「前記制御信号の第２のエッジ」に相当する。
　したがって、引用発明において、「前記クロックＣＬＫの次の立ち上がりエッジにおいて、対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｌ”となる」ことで「Ｘ−アドレスデコード回路網」と「アドレスバッファ回路２〜５」が動作を停止する「とともに」、「前記プリチャージ制御信号ＰＣは“Ｈ”にされること」で「プリチャージ用トランジスタ７０〜７７」が「プリチャージ動作を始める」ことと、補正発明において「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」こととは、「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し」、「前記ビット線等化回路を活性化する」点で共通する。
　
　　ク．前記ア〜キから、引用発明において、「プリチャージ制御回路８１」の制御のもとで行われる「前記読出し専用メモリの前記プリチャージ動作と読出し動作は、前記クロックＣＬＫの、ある立ち上がりエッジから次の立ち上がりエッジの間で行われ」て、前記「ある立ち上がりエッジから次の立ち上がりエッジの間」に「前記プリチャージ制御信号ＰＣが“Ｈ”に変わると始まるプリチャージ動作が完了する時刻ｔ１において前記プリチャージ検知信号Ｓが“Ｈ”に達すると、前記プリチャージ制御信号ＰＣは“Ｌ”となるとともに、これに伴い、対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”となり」、「前記クロックＣＬＫの次の立ち上がりエッジにおいて、対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｌ”となるとともに、前記プリチャージ制御信号ＰＣは“Ｈ”にされる」ことと、補正発明において、「前記タイミング回路は、前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に」、「前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプを活性化し」、「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記センスアンプを非活性化し、前記ビット線等化回路を活性化する」こととは、「前記タイミング回路は、前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に」、「前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し」、「前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化」して「前記ビット線等化回路を活性化する」点で共通する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「メモリであって、
　ビット線およびワード線に結合されたメモリセルと、
　前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
　前記ビット線に結合され、前記ビット線をプリチャージするためのビット線等化回路と、
　制御信号を受信するとともに、前記ビット線等化回路、前記ワード線イネーブルデバイスを制御するためのタイミング回路とを備え、
　前記タイミング回路は、前記制御信号の第１のエッジから前記制御信号の第２のエッジの間に、
　　前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等化回路を非活性化するとともに、前記ワード線イネーブルデバイスを活性化し、
　　前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスを非活性化し、前記ビット線等化回路を活性化する、メモリ。」
　
《相違点１》
　補正発明は「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）」に関するものであるのに対して、引用発明は「読出し専用メモリ」に関する点。
　
《相違点２》
　補正発明は「ビット線対」を有するのに対して、引用発明の「ビット出力信号Ｄ００ないしＤ０７を出力するライン」は、各「ライン」が対をなすものではない点。
　
《相違点３》
　補正発明は「前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプ」を有するのに対して、引用発明はそのような特定事項を備えていない点。
　
《相違点４》
　補正発明の「ビット線等化回路」は「ビット線対」に結合され前記「ビット線対」をプリチャージするのに対して、引用発明の「プリチャージ用トランジスタ７０〜７７」は「前記ビット出力信号Ｂ００〜Ｂ０７」の「プリチャージ動作を始める」点。
　
《相違点５》
　補正発明の「タイミング回路」は「センスアンプ」の「活性化」及び「非活性化」も「制御」するのに対して、引用発明の「プリチャージ制御回路８１」は、そのような特定事項を備えていない点。
　
《相違点６》
　補正発明は「前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプを活性化」するのに対して、引用発明はそのような特定事項を備えていない点。
　
《相違点７》
　補正発明は「前記制御信号の第２のエッジ」において「前記センスアンプを非活性化」するのに対して、引用発明はそのような特定事項を備えていない点。
　
（４）相違点についての判断
（４−１）相違点１、２及び４について
　　ア．引用例１には、その第４頁上右欄第１〜５行に「上記実施例では、読出し専用メモリの回路例について示したが、プリチャージ動作を必要とする回路であれば書き込み読み出しメモリ（ＲＡＭ）などにおいても同様の回路構成を実現できることは言うまでもない。」と記載されている。
　すなわち、「読出し専用メモリ」に関する引用例１記載の技術思想は、「プリチャージ動作を必要」とする「書き込み読み出しメモリ（ＲＡＭ）」にも適用できることが記載されている。
　
　　イ．そして、引用例２には、第２．３．（２）（２−４）のイで指摘したように、引用例２記載の「ダイナミックＭＯＳ・ＲＡＭ」は「メモリセルに蓄積されている情報」が「伝達され」る「ビット線」対を有すること、同オで指摘したように、前記「ダイナミックＭＯＳ・ＲＡＭ」の動作においては、「メモリセルの情報」を読み出した後に前記「ビット線」対のレベルを高電位レベルに復帰させるプリチャージ動作が必要であることが記載されている。
　また、平成２４年８月２８日付けでなされた補正の却下の決定において「周知技術」として例示された周知例１には、以下に示すように、「ダイナミックＲＡＭ」が「ｎ＋１組の相補ビット線」を有し、「ＤＲＡＭのリード動作」においては、各「相補ビット線」に接続された「イコライズＭＯＳＦＥＴ」及び「プリチャージＭＯＳＦＥＴ」をプリチャージ回路として「プリチャージ」動作が行われることが記載されている。
　
　　ウ．このように、メモリセルからの情報が読み出されるビット線対を有するＤＲＡＭは、半導体メモリとしては、きわめて一般的である。
　そして、このＤＲＡＭの読出し動作においては、前記ビット線対に接続されたプリチャージ回路による、前記ビット線対のプリチャージ動作が行われることは、たとえば、引用例２及び周知例１に記載されるように、常套手段にすぎない。
　
　　エ．したがって、引用発明において、「読出し専用メモリ」に関する引用発明を、「プリチャージ動作を必要」とする「書き込み読み出しメモリ（ＲＡＭ）」としてきわめて周知な、メモリセルからの情報が読み出されるビット線対の「プリチャージ動作を必要」とするＤ「ＲＡＭ」に適用すること、すなわち、引用発明の「記憶用トランジスタのドレインのビット出力信号Ｄ００ないしＤ０７を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリ」を、「ビット出力信号Ｄ００ないしＤ０７を出力するライン」のそれぞれが対をなすビット線対に「記憶用トランジスタ」に「記憶」された「情報」が「出力」されるＤ「ＲＡＭ」に変更すること、「プリチャージ動作を始めるプリチャージ用トランジスタ７０〜７７」を、周知例１のような「ビット出力信号Ｄ００ないしＤ０７を出力するライン」の前記各ビット線対に接続されて、当該ビット線対の「プリチャージ動作」を行う回路に変更することは、当業者であれば適宜なし得たものと認められる。
　
　　オ．よって、相違点１、２及び４は、いずれも、常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　カ．周知例１：特開平０４−１４７４９２号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物であり、平成２４年８月２８日付けでなされた補正の却下の決定において「周知技術」として例示された周知例１には、「半導体メモリ」（発明の名称）に関して、第１図〜第４図とともに次の記載がある。
ａ．「本発明はダイナミック型メモリセルが結合されたビット線を動作開始前にプリチャージする形式の半導体メモリに関し、例えば擬似スタティック型ＲＡＭ（ＰＳＲＡＭ；Pseude Static Random Access Memory）や
ダイナミックＲＡＭなどに適用して有効な技術
　
ｂ．「
本実施例のＤＲＡＭにおいて、メモリアレイＭ−ＡＲＹは、特に制限されないが、２交点（折返しビット線）方式とされ、同図の水平方向に配置されるｎ＋１組の相補ビット線Ｄ０・Ｄ０＊（記号＊は反転若しくはローイネーブルであることを意味する）〜Ｄｎ・Ｄｎ＊
　
ｃ．「前記メモリアレイＭ−ＡＲＹを構成する
相補ビット線Ｄ０・Ｄ０＊〜Ｄｎ・Ｄｎ＊には夫々Ｎチャンネル型のイコライズＭＯＳＦＥＴＱＩと電源電圧ｖｃｃの半分のレベルを供給するＮチャンネル型のプリチャージＭＯＳＦＥＴＱ２，Ｑ３が夫々結合され
補ビット線Ｄ０・Ｄ０＊〜Ｄｎ・Ｄｎ＊を電源電圧ｖｃｃの約半分のレベルにプリチャージする
　
ｄ．「第２図には
ＤＲＡＭのリード動作タイミングの一例
　
チップイネーブル信号ＣＥ＊がローレベルにアサートされてチップ選択状態にされると、そのレベル変化に従って、タイミング信号φａｄｂがハイレベルにされてアドレスバッファＡＤＢが活性化されると共に、タイミング信号φｒｄｅｃがハイレベルにされてローアドレスデコーダＲＤＥＣが活性化され
前記タイミング信号φｒｄｅｃの変化に同期するタイミングを以てリセット信号φｒ３がハイレベルに変化されることにより、プリチャージ回路ＰＣＧによるビット線プリチャージ動作が停止される
　
（４−２）相違点３、５、６及び７について
　　ア．引用発明は「前記記憶用トランジスタのドレインのビット出力信号Ｄ００ないしＤ０７を出力するラインへの接続の有無に応じて情報を記憶する読出し専用メモリ」であるが、通常の半導体メモリが有するセンスアンプを備えることは、記載されていない。
　しかしながら、以下に示す周知例２には、「第３図ａのように読み出すデータが“０”のとき例えばビット線１４には記憶用トランジスタ１２を接続し（Ｔｒ；有）、ビット線１６にはトランジスタを接続しない（Ｔｒ：無）。」「ＲＯＭ（リードオンリーメモリ）」において、「ビット線１４，１５は一対として構成されほぼ平行に配置され一対のビット線」が「入力」となる「センス回路１６」を設けることで（第２頁下左欄第１０行〜同頁下右欄第１８行）、「ビット線の電位が、微少な変化をした時点がセンス回路を動作させ、それだけ速い読み出し動作を行なわせることができる。」という効果を奏すること（第３頁上右欄第８〜１１行）、が記載されている。
　したがって、引用発明のように、記憶用トランジスタのビット線対への接続の有無に応じて情報を記憶するＲＯＭにおいても、前記ビット線対に接続されて、当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けることで、読み出し動作を高速化させることは、周知例２に記載され本願の優先権主張の日前に既に周知技術であった。
　この読み出し動作を高速化することは、ＲＯＭやＲＡＭの別にかかわらず、半導体メモリが本来的に有する技術課題である。
　してみれば、引用発明において、ビット線対に接続されて、当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けることは、当業者であれば当然に採用したものと認められる。
　このとき、前記センスアンプの増幅作用により、同じ前記ビット線対に接続され、前記微小な電位変動を発生させた分だけ電荷が失われた記憶用トランジスタに向けて、電荷が戻されるものと認められる。
　
　　イ．さて、前記周知例２には、「ビット線対１４，１５は、プリチャージパルス９で高電圧にプリチャージされ、同電位となっている。ワード線１１−ａが駆動され、ビット線１４はソースを接地した記憶用トランジスタ１２によって電位が下げられる。一方ビット線１５はプリチャージされた状態に留まっている。したがって、ビット線対１４，１５間に電位差を生じ、高感度のセンス回路１７を用いて、読み出した第２図の出力１７を得る。」（第２頁下右欄第３〜１１行）、「すなわち、次のアドレスが変化する前にプリチャージを行なう。ワード線の駆動により、ビット線３４，３５に電位差を生じ、センス回路３６への制御信号３８によってセンス回路の出力３７が得られる。制御信号３９により、出力３７がラッチされ、ランチ回路の出力４１が得られる。」（第３頁上左欄第２０行〜同頁上右欄第６行）と記載されている。
　すなわち、周知例２には、読出し動作においては、次のアドレスが変化する前にビット線対をプリチャージしておき、その後ワード線が駆動され、これによりビット線対に電位差を生じると、その時に前記ビット線対に接続されたセンス回路を動作させることが記載されている。
　
　また、引用例２の「１トランジスタ・ｌ容量からなるダイナミックＭＯＳ・ＲＡＭ」においても、第２．３．（２）（２−４）のウで指摘したように、「＊ＲＡＳ信号」を「トリガ」にして「Ｘアドレス信号２」を発生し、前記「Ｘアドレス信号２」の出力を「遅延回路６」で遅延させた「出力φ３」が「“Ｈ”」になることにより「ワード線が立上り」、その後、「時間ｓ２において、スローセンス」動作を開始させ、「時間ｓ３において、ファーストセンス」動作を開始させることで、「ビット線１１，１２」に接続された「センスアンプ１０」により「時間ｓ２においてビット線１１とビット線１２の間に生じていたわずかの電位差」を「拡大」させて、「最後には時間ｓ４において、ビット線１１は０Ｖに」することが記載されている。
　
　さらに、平成２４年８月２８日付けでなされた補正の却下の決定において「周知技術」として例示された前記周知例１には、以下に示すように、「相補ビット線Ｄ０・Ｄ０＊〜Ｄｎ・Ｄｎ＊は、その一方において、センスアンプＳＡに結合される」こと（第４頁下左欄第８〜１０行）、「ＤＲＡＭのチップ選択状態において選択されたワード線に結合されるメモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点で、ハイレベルとされる。タイミング信号φｓａがハイレベルとされることで、上記駆動ＭＯＳＦＥＴＱ８及びＱ９はともにオン状態となり、センスアンプＳＡを一斉に活性化して動作状態とする。」こと（第４頁下右欄第７〜１４行）、「続いてセット信号φｓ１がハイレベルに変化されてセット／リセット論理ＳＲＬＩがセット状態になってハイレベルのタイミング信号φｗｄｒｖによりワードドライバＷＤＲＶが活性化され、これによりアドレス信号ＡＤＲＳによって指定された所定のワード線が選択レベルに駆動される。」こと（第７頁上左欄第４〜１０行）、そして、「ワード線が選択レベルに駆動されると、そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊に与えられる。そして、セット信号φｓ２がハイレベルに変化されてセット／リセット論理ＳＲＬ２がセット状態になってハィレベルのタイミング信号φｓａによりセンスアンプＳＡが一斉に活性化されると、これにより相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊の微小な信号レベル差がセンスアンプＳＡにより増幅される。」こと（第７頁上左欄第１５行〜同頁上右欄第５行）、が記載されている。
　すなわち、周知例１には、「所定のワード線が選択レベルに駆動」し、「そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊に与えられ」た後、「メモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点」で「タイミング信号φｓａがハイレベルとされる」ことで「センスアンプＳＡが一斉に活性化されると、これにより相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊の微小な信号レベル差がセンスアンプＳＡにより増幅される。」ことが記載されている。
　
　以上から、半導体メモリにおいて、所定のワード線を駆動し、その後、メモリセルに記憶された情報に応じた微小信号がビット線対に出力された時点で、前記ビット線対に接続されたセンスアンプを動作させることは、ＲＯＭやＲＡＭの別なく、きわめて一般的な常套手段にすぎない。
　むしろ、ビット線対に前記微小信号が出力される前にセンスアンプを動作させると、センスアンプはビット線対に重畳しているノイズを増幅してしまう虞があり、この場合、正しい読出しができないことになる。
　そうすると、アで述べたように、引用発明の前記「読出し専用メモリ」に、ビット線対に接続されて当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けるとき、「前記クロックＣＬＫの前記ある立ち上がりエッジである時刻ｔ０において、前記プリチャージ制御信号ＰＣが“Ｈ”にされる」と「始まるプリチャージ動作が完了する時刻ｔ１において前記プリチャージ検知信号Ｓが“Ｈ”に達すると、前記プリチャージ制御信号ＰＣは“Ｌ”となる」ことに伴って「Ｘ−アドレスデコード回路網」と「アドレスバッファ回路２〜５」が活性化されて「対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”と」なった時点から、「記憶用トランジスタ」から「情報」が読み出される時間を経過した後に、前記センスアンプを活性化させることは、当業者であれば、当然になし得たものと認められる。
　
　　ウ．さらに、前記周知例１には、以下に示すように、「第３図には従来のＤＲＡＭにおけるリード動作タイミングの一例が示されている。……一旦活性化されたワードドライバやセンスアンプは、ハイレベルにネゲートされたチップイネーブル信号の変化がやはり同じように順次内部遅延されてワードドライバタイミング信号並びにセンスアンプタイミング信号がローレベルに反転されるまで活性化状態を維持しており、これが非活性化されて初めてビット線などのプリチャージが開始される。
　第２図と第３図を比較すると、従来の第３図の場合には、チップイネーブル信号のハイレベル期間であるチップ非選択期間において相補ビット線のプリチャージ動作が開始されるまでには、チップイネーブル信号のハイレベルへの変化がワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させるまでの内部遅延時間を待たなければならず、実質的に無駄な時間をチップ非選択期間で費やさなければならず、これにより、サイクルタイムが長くなってしまう。」（第７頁下右欄第５行〜第８頁上左欄第１２行）と記載されている。
　したがって、上記記載と周知例１の以下のキのｃで指摘する第３図の記載とから、周知例１の「従来」の「ＤＲＡＭ」では、「チップイネーブル信号のハイレベルへの変化」を「内部遅延時間」を経て認識されるのを待って、「ワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させる」とともに「相補ビット線のプリチャージ動作が開始される」ことが記載されている。
　
　また、前記周知例１には、「本実施例に従えば、……タイミング信号φｗｄｒｖをローレベルに反転させて、ワードドライバＷＤＲＶを非活性化してメモリセルの選択動作を終了させる。……その後におけるセンスアンプＳＡの非活性化並びにプリチャージ動作の開始もチップイネーブル信号ＣＥ＊のローレベルへの変化が内部遅延されて指示される。……これによってタイミング信号φｓａがローレベルに反転されてセンスアンプＳＡが非活性化され、且つ、タイミング信号φｐｃｇがハイレベルに反転されてプリチャージ回路ＰＣＧによるプリチャージ動作が開始される。プリチャージ動作が完了されることにより再びＤＲＡＭは次のメモリサイクルを開始できる状態に戻される。」（第７頁上右欄第１６行〜同頁下右欄第４行）、「これに対して第２図の場合には、メモリアクセス動作によって一旦活性化されたワードドライバＷＤＲＶやセンスアンプＳＡは、チップイネーブル信号ＣＥ＊のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに非活性化され、その分だけ早いタイミングを以て相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊のプリチャージ動作が開始され、これにより、必要なプリチャージ時間を確保しながらサイクルタイムの短縮を図ることができる。」（第８頁上左欄第１３行〜同頁上右欄第２行）と記載されている。
　したがって、周知例１の「実施例」の「ＤＲＡＭ」では、「タイミング信号φｗｄｒｖをローレベルに反転させて、ワードドライバＷＤＲＶを非活性化してメモリセルの選択動作を終了」すると、「チップイネーブル信号ＣＥ＊のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに」、「センスアンプＳＡが非活性化され、且つ、タイミング信号φｐｃｇがハイレベルに反転されてプリチャージ回路ＰＣＧによるプリチャージ動作が開始される」ことが記載されている。
　
　以上から、周知例１には、ＤＲＡＭにおいて、「メモリセルの選択動作」により読出しが「終了」すると、「センスアンプ」を非活性化すると同時に「プリチャージ回路」を活性化するという技術思想が、「従来」の技術としても記載されていることから、前記技術思想の技術も、本願の優先権主張の日前に既に周知技術であったと認められる。
　なお、センスアンプはメモリセルからビット線に出力される微小読出し信号を増幅する回路であり、プリチャージ回路はビット線電位を所定電位にプリチャージする回路であることを考慮すれば、両者を同時に活性化させないことは、当業者であれば当然である。
　そうすると、アで述べたように、引用発明の前記「読出し専用メモリ」に、ビット線対に接続されて当該ビット線対の微小な電位変動を検出・増幅するセンスアンプを設けるとき、「前記クロックＣＬＫの次の立ち上がりエッジにおいて」、「Ｘ−アドレスデコード回路網」と「アドレスバッファ回路２〜５」を非活性化させて「対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｌ”となる」とともに「前記プリチャージ制御信号ＰＣは“Ｈ”にされ」て「プリチャージ動作」を行う回路を活性化させる同時に、前記センスアンプを非活性化させることは、当業者であれば当然になし得たものと認められる。
　
　　エ．このとき、前記センスアンプは、「プリチャージ制御信号ＰＣ」と「クロックＣＬＫ」に基づいて制御されることになる。
　さらに、引用例１には、「各回路の動作はプリチャージ制御信号ＰＣに依存している……プリチャージ制御回路、疑似メモリセルアレイ回路以外の回路の動作についてはプリチャージ期間、読出し期間が、従来例においてクロックＣＬＫで制御されていたものが本実施例ではプリチャージ制御信号ＰＣによって制御されている点に注意する必要がある。」（第４頁上左欄第５〜１４行）と記載されている。
　してみれば、引用発明において、前記センスアンプの「活性化」及び「非活性化」の「制御」も、「プリチャージ制御回路８１」に実行させることは、当業者であれば、当然に想起したものと認められる。
　
　　オ．以上をまとめれば、引用発明において、ビット線対に接続されて、当該ビット線対の微小な電位変動を検出し増幅することで「記憶用トランジスタ」に向けて電荷を戻すセンスアンプを設け、「プリチャージ制御回路８１」に前記センスアンプの「活性化」及び「非活性化」の「制御」も実行させることにより、
　「前記クロックＣＬＫの前記ある立ち上がりエッジである時刻ｔ０」から「プリチャージ動作が完了する時刻ｔ１」までの遅延時間を経過して「対応する前記ワード入力信号Ｗ０〜Ｗ３の１つが“Ｈ”と」なった時点から、さらに、「記憶用トランジスタ」から「情報」が読み出される時間を経過した後に、前記センスアンプを活性化させること、
　「前記クロックＣＬＫの次の立ち上がりエッジにおいて」前記センスアンプを非活性化させること、
は当業者が容易に想到し得たものと認められる。
　
　　カ．よって、相違点３、５、６及び７は、いずれも、周知技術及び常套手段を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　キ．周知例２：特開昭６２−２９３５９７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である周知例２には、「半導体記憶装置」（発明の名称）に関して、第１図〜第５図とともに次の記載がある。
ａ．「産業上の利用分野
　発明は半導体記憶装置、特に
ＲＯＭ（リードオンリーメモリ）等の情報読み出しに関し、高密度に構成された記憶部の微少な信号を高密度に、且つ高速度に読み出す
　
ｂ．「実施例
　第１図に、本発明の１実施例を示す。２はアドレス入力である。アドレス回路３からの出力５，６がＡＴＤ回路（アドレス・トランジション・デテクタ回路）４に入力されアドレス入力の変化に応じた出力８，９を、ワード駆動回路７及びビット線１４，１５をプリチャージするためのプリチャージ回路１０にりシ出す。１２，１３はＭＯＳトランジスタであり、ドレインがビット線にゲートがワード線に、ソースが接地されている。
ビット線１４，１５は一対として構成されほぼ平行に配置され一対のビット線としてセンス回路１６への入力となる
　第２図に、第１図の回路の各部動作を説明するためのタイミング図を示し、以下それに設って説明する。第２図の番号は第１図の各部に対応する波形を示す。アドレス入力２が変化するたびに、プリチャージパルス９を発生させる。ワード線は、アドレス入力が変化している時だけ出力しないように、８のようなパルスの期間に、ワードが駆動されるようにし、あるワード線１１−ａが第２図の波形で駆動される。
ビット線対１４，１５は、プリチャージパルス９で高電圧にプリチャージされ、同電位となっている。ワード線１１−ａが駆動され、ビット線１４はソースを接地した記憶用トランジスタ１２によって電位が下げられる。一方ビット線１５はプリチャージされた状態に留まっている。したがって、ビット線対１４，１５間に電位差を生じ、高感度のセンス回路１７を用いて、読み出した第２図の出力１７を得る
　
第３図ａのように読み出すデータが“０”のとき例えばビット線１４には記憶用トランジスタ１２を接続し（Ｔｒ；有）、ビット線１６にはトランジスタを接続しない（Ｔｒ：無）。データが“１”のときはビット線１５のみに記憶用トランジスタ１３を接続し
　
ｃ．「次に、第４図に第２の実施例を示す。第１図の例と大きく異なるのは、センス回路３６への制御信号３８とラッチ回路４０及びラッチ回路への制御信号３９が設けられている点である。第４図の動作を第６図のタイミング図を用いて説明する。アドレス入力２２が変化すると、それによって、ワード線を駆動するパルス２８を作り、ワード線３１−ａは図のように駆動される。ビット線のプリチャージは、パルス２９で制御され、ワード線駆動パルス２８が終ればそれに続いて、プリチャージを行なう。
すなわち、次のアドレスが変化する前にプリチャージを行なう。ワード線の駆動により、ビット線３４，３５に電位差を生じ、センス回路３６への制御信号３８によってセンス回路の出力３７が得られる。制御信号３９により、出力３７がラッチされ、ランチ回路の出力４１が得られる
　
ｄ．「発明の効果
　以上述べたように、本発明によれば、
ビット線の電位が、微少な変化をした時点がセンス回路を動作させ、それだけ速い読み出し動作を行なわせることができる
　
　　ク．第２．３．（４）（４−１）のカで挙げた、本願の優先権主張の日前に日本国内において頒布された刊行物であり、平成２４年８月２８日付けでなされた補正の却下の決定において「周知技術」として例示された前記周知例１には、次の記載がある。
ａ．「前記メモリアレイＭ−ＡＲＹを構成する
相補ビット線Ｄ０・Ｄ０＊〜Ｄｎ・Ｄｎ＊は、その一方において、センスアンプＳＡに結合される
　センスアンプＳＡは、ＰチャンネルＭＯＳＦＥＴＱ１０，Ｑ１１及びＮチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３からなるＣＭＯＳラッチ回路を基本構成とする。これらのラッチ回路の入出力ノードは、対応する相補ビット線Ｄ０・Ｄ０＊〜Ｄｎ・Ｄｎ＊の非反転信号線及び反転信号線にそれぞれ結合される。また、上記センスアンプＳＡには、特に制限されないが、Ｐチャンネル型の駆動ＭＯＳＦＥＴＱ９を介して回路の電源電圧Ｖｃｃが供給され、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ８を介して回路の接地電位Ｖｓｓが供給される。駆動ＭＯＳＦＥＴＱ８のゲートには、タイミング信号φｓａが供給される。また、駆動ＭＯＳＦＥＴＱ９のゲートには、上記タイミング信号φｓａのインバータ回路ＩＮＶ１による反転信号が供給される。タイミング信号φｓａは、通常ローレベルとされ、
ＤＲＡＭのチップ選択状態において選択されたワード線に結合されるメモリセルから出力される微小読出し信号が対応する相補ビット線に確立される時点で、ハイレベルとされる。タイミング信号φｓａがハイレベルとされることで、上記駆動ＭＯＳＦＥＴＱ８及びＱ９はともにオン状態となり、センスアンプＳＡを一斉に活性化して動作状態とする
　
ｂ．「第２図には
ＤＲＡＭのリード動作タイミングの一例
　チップイネーブル信号ＣＥ＊がローレベルにアサートされてチップ選択状態にされると、そのレベル変化に従って、タイミング信号φａｄｂがハイレベルにされてアドレスバッファＡＤＢが活性化されると共に、タイミング信号φｒｄｅｃがハイレベルにされてローアドレスデコーダＲＤＥＣが活性化され、
続いてセット信号φｓ１がハイレベルに変化されてセット／リセット論理ＳＲＬＩがセット状態になってハイレベルのタイミング信号φｗｄｒｖによりワードドライバＷＤＲＶが活性化され、これによりアドレス信号ＡＤＲＳによって指定された所定のワード線が選択レベルに駆動される
前記タイミング信号φｒｄｅｃの変化に同期するタイミングを以てリセット信号φｒ３がハイレベルに変化されることにより、プリチャージ回路ＰＣＧによるビット線プリチャージ動作が停止される
　
ワード線が選択レベルに駆動されると、そのワード線に選択端子が結合されたメモリセルの蓄積電荷量に応ずる微小信号が相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊に与えられる
ハィレベルのタイミング信号φｓａによりセンスアンプＳＡが一斉に活性化されると、これにより相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊の微小な信号レベル差がセンスアンプＳＡにより増幅される
　この増幅動作が確定されるタイミングを以てタイミング信号φｙがハイレベルに変化され、これによって活性化されるカラムアドレスデコーダＣＤＥＣがアドレス信号ＡＤＲＳをデコードしてその結果に応ずる１対のカラムスイッチＭＯＳＦＥＴＱ３６，Ｑ３７をオン動作させて１個のメモリセルのデータを相補共通データ線ＣＤ、ＣＤ＊に与える。この読出しデータはメインアンプＭＡで増幅されて、読出しデータＤＯＵＴとして外部に出力される。
　本実施例に従えば、メインアンプＭＡによる増幅動作が開始されると、遅延回路ＤＥＬ５から出力されるリセット信号φｒ１がハイレベルに変化され、セット／リセット論理ＳＲＬＩがリセット状態になって
タイミング信号φｗｄｒｖをローレベルに反転させて、ワードドライバＷＤＲＶを非活性化してメモリセルの選択動作を終了させる
その後におけるセンスアンプＳＡの非活性化並びにプリチャージ動作の開始もチップイネーブル信号ＣＥ＊のローレベルへの変化が内部遅延されて指示される
これによってタイミング信号φｓａがローレベルに反転されてセンスアンプＳＡが非活性化され、且つ、タイミング信号φｐｃｇがハイレベルに反転されてプリチャージ回路ＰＣＧによるプリチャージ動作が開始される
　第３図には従来のＤＲＡＭにおけるリード動作タイミングの一例が示されている。同図に示されるタイミングは、チップイネーブル信号の変化を所要時間順次内部遅延させて各回路ブロックに供給するという手段だけで内部回路の活性化／非活性化制御を行う制御形態に関するものであり、チップイネーブル信号のローレベルへの変化が順次内部遅延されて形成されるワードドライバタイミング信号並びにセンスアンプタイミング信号のハイレベルへの変化に従って
一旦活性化されたワードドライバやセンスアンプは、ハイレベルにネゲートされたチップイネーブル信号の変化がやはり同じように順次内部遅延されてワードドライバタイミング信号並びにセンスアンプタイミング信号がローレベルに反転されるまで活性化状態を維持しており、これが非活性化されて初めてビット線などのプリチャージが開始される
　第２図と第３図を比較すると、
従来の第３図の場合には、チップイネーブル信号のハイレベル期間であるチップ非選択期間において相補ビット線のプリチャージ動作が開始されるまでには、チップイネーブル信号のハイレベルへの変化がワードドライバタイミング信号及びセンスアンプタイミング信号を非活性化レベルにレベル反転させるまでの内部遅延時間を待たなければならず、実質的に無駄な時間をチップ非選択期間で費やさなければならず、これにより、サイクルタイムが長くなってしまう
　これに対して第２図の場合には、
メモリアクセス動作によって一旦活性化されたワードドライバＷＤＲＶやセンスアンプＳＡは、チップイネーブル信号ＣＥ＊のディスエーブルレベルへの変化が内部遅延を経て伝達されるのを待たずに非活性化され、その分だけ早いタイミングを以て相補ビット線Ｄ０，Ｄ０＊〜Ｄｎ，Ｄｎ＊のプリチャージ動作が開始され
　
ｃ．第３図には、「ワード線」の信号が立ち下がると、直ちに、「プリチャージ」の信号が立ち上がるとともに「センスアンプタイミング信号」の信号が立ち下がることが記載されている。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、上記相違点１〜７に係る構成とすることは、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に想到することができたものである。
　したがって、補正発明は、引用例１に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年１２月１３日に提出された手続補正書による手続補正）は却下された。そして、平成２４年６月４日に提出された手続補正書による手続補正は却下されている。
　したがって、本願の請求項１〜３０に係る発明は、平成２３年６月２４日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項１〜３０に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
　ビット線対およびワード線に結合されたメモリセルと、
　前記ワード線に結合され、前記ワード線をアサートするためのワード線イネーブルデバイスと、
　前記ビット線対に結合され、前記ビット線対の電圧レベルを検出するとともに、前記メモリセルに電荷を戻すためのセンスアンプと、
　前記ビット線対に結合され、前記ビット線対をプリチャージするためのビット線等価回路と、
　制御信号を受信するとともに、前記ビット線等価回路、前記ワード線イネーブルデバイス、および前記センスアンプを制御するためのタイミング回路とを備え、
　前記制御信号の第１のエッジから第１の遅延の後、前記ビット線等価回路が非活性化されるとともに、前記ワード線イネーブルデバイスが活性化され、
　前記制御信号の第１のエッジから前記第１の遅延に加えて第２の遅延の後、前記センスアンプが活性化され、
　前記制御信号の第２のエッジにおいて、前記ワード線イネーブルデバイスが非活性化され、前記センスアンプが非活性化され、前記ビット線等価回路が活性化される、ＤＲＡＭ。」
　
２．引用例の記載と引用発明
　引用例１及び引用例２の記載については、前記第２．３．（２）において、それぞれ、（２−１）及び（２−３）で摘記したとおりである。
　そして、引用発明と引用例２に記載の技術については、前記第２．３．（２）において、それぞれ、（２−２）及び（２−４）において認定したとおりである。
　
３．対比・判断
　　ア．本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、前記第２．２．（１）で検討したように「活性化」ないし「非活性化」の制御が「前記制御信号の第１のエッジから前記制御信号の第２のエッジの間」に行われることを限定し、前記第２．２．（３）で検討したように前記「活性化」ないし「非活性化」の制御を「タイミング回路」が実行することを限定するとともに、前記第２．２．（２）で検討したように本件補正前の「等価回路」の記載を「等化回路」に「誤記の訂正」をしたものである。
　逆に言えば、本願発明は、補正発明から上記の各限定をなくすとともに、「等化回路」の記載を「等価回路」に戻すものである。
　
　　イ．ここで、本願発明の「等価回路」の記載は「誤記」であり、本願明細書のたとえば段落【００３４】に記載された「ビット線等化回路９１３」を指すことは明らかである。
　したがって、本願発明の「等価回路」と補正発明の「等化回路」とは実質的には同じものを意味している。
　
　　ウ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２．３において検討したとおり、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術及び常套手段を勘案すれば、引用発明から当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１に記載された発明、周知技術及び常套手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。