【事件の表示】
　特願２００６−２１６３３１「電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置」拒絶査定不服審判事件〔平成１９年　３月２２日出願公開、特開２００７−　７４７０９、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１  手続の経緯
　本願は、平成１８年８月９日（優先権主張平成１７年８月１１日）の出願であって、原審において平成２４年２月１日付けで拒絶理由が通知され、同年３月２３日付けで拒絶理由が通知され、同年４月２日付けで手続補正がされ、同年１１月７日付けで拒絶査定がされ、これに対し、平成２５年１月２５日に拒絶査定不服審判が請求され、当審より平成２６年２月４日付けで拒絶理由が通知され、同年２月１２日付けで手続補正がされたものである。
　
第２　本願発明
　本願の請求項１に係る発明は、平成２６年２月１２日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　「【請求項１】
　制御部と、
　前記制御部と電気的に接続された電流源部と、
　前記電流源部と電気的に接続された発振回路と、を有し、
　前記制御部は、
　ソースが第１の配線と電気的に接続され、ゲートとドレインとが電気的に接続された第１のトランジスタと、
　ソースが第２の配線と電気的に接続され、ドレインが前記第１のトランジスタのドレインと電気的に接続され、ゲートに入力電圧が供給された第２のトランジスタと、
　ソースが前記第２の配線と電気的に接続され、ドレインが前記第１のトランジスタのドレインと電気的に接続され、ゲートに第１の電圧が供給された第３のトランジスタと、を有し、
　前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、
　前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなることを特徴とする電圧制御発振回路。」
（以下、本願の請求項１に係る発明を「本願発明」という。）
　
第３　原査定の理由の概要
　本願発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　   記
刊行物１：特開２００５−１１７４４２号公報
刊行物２：特開平８−１３０４４９号公報
刊行物３：特開平６−６１８０１号公報
刊行物４：特開２００５−１３００９２号公報
刊行物５：特開２００２−２２３１４９号公報
刊行物６：特開２００３−６９３９０号公報
刊行物７：特開平３−２２２１９５号公報
刊行物８：実願昭５４−１５８９７０号（実開昭５６−７７１４３号）のマイクロフィルム
刊行物９：特開２００２−２９０２１２号公報
　
第４　当審の判断
１．刊行物の記載事項
Ａ　原査定の拒絶の理由に主たる引用例として引用された特開２００５−１１７４４２号公報（刊行物１）には、図面とともに以下の事項が記載されている。
　
イ．「【技術分野】
【０００１】
　本発明は、遅延回路を有する半導体集積回路、特にその遅延回路の電源電圧及び温度の変動とプロセスばらつきによる遅延特性の依存性を小さくする技術に関し、例えば、前記遅延回路で生成されたタイミング信号用いて読み出し動作を行なうフラッシュメモリなどの半導体メモリデバイスなどに適用して有効な技術に関する。」（３頁） 
　
ロ．「【００２２】
　図１には本発明に係る半導体集積回路にオンチップされた遅延回路の一例が示される。同図に示される遅延回路１は遅延段２と遅延制御部３から成る。遅延段２は複数個のＣＭＯＳインバータ型回路（相補ＭＯＳインバータ型回路）４が直列接続されて構成される。ＣＭＯＳインバータ型回路４は、ｐチャンネルとｎチャンネルの電流規制ＭＯＳトランジスタＭ２，Ｍ３にｐチャンネルとｎチャンネルのスイッチングＭＯＳトランジスタＭ１，Ｍ４が直列接続されて構成される。初段ＣＭＯＳインバータ型回路４のスイッチングＭＯＳトランジスタＭ１，Ｍ４のゲートに入力信号ＩＮが供給され、順次前段インバータ型回路４の電流規制ＭＯＳトランジスタＭ２，Ｍ３のコモンドレインが次段インバータ型回路４のスイッチングＭＯＳトランジスタＭ１，Ｍ４のゲートに接続される。遅延段２を構成する各電流規制ＭＯＳトランジスタＭ２，Ｍ３には相互コンダクタンスを決定するための制御電圧Ｖｐ、Ｖｎが印加される。
【００２３】
　遅延制御部３は、定電流源を構成するｎチャンネル型の定電流源ＭＯＳトランジスタＭ５を有し、そのドレインが定電流ノードＮｃｏｎｓｔとされる。定電流源ＭＯＳトランジスタＭ５は電圧Ｖｏｕｔｇにてゲートバイアスされて定電流Ｉｃｏｎｓｔを流す。定電流ノードＮｃｏｎｓｔにはドレイン・ゲートが短絡されたｐチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタとしての負荷ＭＯＳトランジスタ）Ｍ６が接続される。前記ＭＯＳトランジスタＭ６のドレイン電圧が前記制御電圧Ｖｐとして電流規制ＭＯＳトランジスタＭ２のゲートに結合され、ＭＯＳトランジスタＭ６に流れる電流Ｉｐを電流規制ＭＯＳトランジスタＭ２に鏡映する。また、制御電圧Ｖｎを生成するために、前記定電流ノードＮｃｏｎｓｔにゲートが接続されたｐチャンネル型のＭＯＳトランジスタＭ７と、これに直列に接続され且つゲート・ドレインが短絡されたｎチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタ）Ｍ８が設けられる。前記ＭＯＳトランジスタＭ８のドレイン電圧が制御電圧Ｖｎとして電流規制ＭＯＳトランジスタＭ３のゲートに結合され、ＭＯＳトランジスタＭ７、Ｍ８に流れる電流Ｉｐが電流規制ＭＯＳトランジスタＭ３に鏡映される。定電流ノードＮｃｏｎｓｔには補償回路５の一例として、電源端子Ｖｄｄとの間にオン状態のｐチャンネル型の補償用ＭＯＳトランジスタＭ９が設けられる。補償用ＭＯＳトランジスタＭ９はゲートが回路の接地電圧ＶＳＳに接続され、常時オン状態にされる。遅延制御部３を構成するｐチャンネル型及びｎチャンネル型のＭＯＳトランジスタＭ５〜Ｍ９が有する素子定数は遅延段２のＭＯＳトランジスタＭ１〜Ｍ４に代表されるロジック部を構成するｐチャンネル型及びｎチャンネル型のＭＯＳトランジスタの素子定数と同じとされる。
【００２４】
　前記補償用ＭＯＳトランジスタＭ９に流れる電流Ｉｄは電源電圧（Ｖｄｄ）、温度（Ｔｉ）及びＭＯＳトランジスタの閾値電圧（Ｖｔｈ）に依存する。閾値電圧は主にプロセスばらつきによって変動する。ＭＯＳトランジスタＭ６に流れる電流ＩｐはＩｐ＝Ｉｃｏｎｓｔ−Ｉｄの式により表される。電流Ｉｐはカレントミラー回路によりＭＯＳトランジスタＭ７及びＭ２に鏡映される。ＭＯＳトランジスタＭ８に流れる電流Ｉｐもカレントミラー回路によりＭＯＳトランジスタＭ３に鏡映される。電源電圧変動及び温度変動等があると、ＭＯＳトランジスタＭ９の特性が変化し、これに応じて電流Ｉｄが変化する。このとき、遅延段２を構成するＭＯＳトランジスタの特性も同じように変化しようとするが、電流Ｉｄの変化に呼応して電流Ｉｐがそれを相殺する方向に変化する。要するに、温度変動などによって遅延段２を構成するＭＯＳトランジスタのオン抵抗などが変化しようとするとき、そのオン抵抗の変化による影響を打ち消すようにＭＯＳトランジスタＭ２，Ｍ３のオン抵抗を動的に変化させる。例えば図２には図１の回路における各パラメータに対する補償用ＭＯＳトランジスタに流れる補償素子電流ＩｄとＣＭＯＳインバータ型回路の動作電流Ｉｐとの関係が例示される。電源電圧Ｖｄｄが高くなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。温度Ｔｉが高くなるにしたがって補償素子電流Ｉｄは減り、動作電流Ｉｐが増える。閾値電圧Ｖｔｈが低くなるにしたがって補償素子電流Ｉｄが減り、動作電流Ｉｐが増える。ドレイン・ソース間飽和電流Ｉｄｓが大きくなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。
【００２５】
　これにより、遅延段２はその時の温度及び電源電圧の変動などの影響が打ち消されるようにその遅延特性が変化され、遅延時間の変動が抑制される。一般的に一定量の遅延が必要な回路は、遅延回路とその他のロジック部（モード等を選択するデコード部など）から成り、そのトータルで一定量の遅延が必要なことが多い。従って、遅延回路１をその他のロジック部と同じＭＯＳトランジスタで構成することにより、トータル遅延が一定になるように補償ＭＯＳトランジスタの特性を調整することも可能である。」（７〜８頁）
　
ハ．「【００３０】
　図５には本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例が示される。同図に示される構成は図１の遅延制御回路３に対してそれを構成するＭＯＳトランジスタの導電型をｎチャンネル型からｐチャンネル型へ、ｐチャンネル型からｎチャンネル型へ変更した点が相違される。定電流源はｐチャンネル型ＭＯＳトランジスタＭ５ｉによって構成され、補償回路はｎチャンネル型ＭＯＳトランジスタＭ９ｉによって構成される。この回路構成は電源電圧、温度、プロセスばらつきによる素子特性の変動がｐチャンネル型ＭＯＳトランジスタに比べてｎチャンネル型ＭＯＳトランジスタに顕著な場合に好適である。補償素子にｎチャンネル型ＭＯＳトランジスタＭ９ｉのみを使用するので、図１の構成よりも回路面積が小さくなる。」（８〜９頁）
　
ニ．「【００４５】
　図１８には遅延回路をリングオシレータ６として構成した例が示される。図１との相違点は、遅延段２において複数個のＣＭＯＳインバータ型回路４を帰還接続して発振段を構成した点である。アンドゲート７は発振動作の起動／停止制御用に設けられている。ｅｎａｂｌｅは発振イネーブル信号であり、ハイレベルで発振動作可能にする。遅延制御部３は電源電圧変動、温度変動及びプロセスばらつきによる発振特性の変動、即ち周波数の変動を抑える働きをする。電源電圧変動、温度変動及びプロセスばらつき（閾値電圧変動）に対する依存性を補償した電流Ｉｐを使用してＣＭＯＳインバータ型回路４の動作電流を制御するから、この発振回路６で生成されるクロック信号Ｒｉｎｇｏｕｔに同期動作される図示を省略する回路において、図１９に例示されるように、スピード・ベスト状態（周波数大）とスピード・ワースト状態（周波数小）での動作スピードの差を減少させることができる。このように、本発明をリングオシレータ６として構成すれば、内部で発生するクロック信号の周波数を高い精度で一定にすることができるから、そのようなクロック信号に同期動作される回路を高性能化するのに資することができる。」（１２頁）
　
　上記刊行物１の記載及び図面並びにこの分野における技術常識を考慮すると、上記ニ．の【００４５】における「図１８には遅延回路をリングオシレータ６として構成した例が示される。図１との相違点は、遅延段２において複数個のＣＭＯＳインバータ型回路４を帰還接続して発振段を構成した点である。」との記載、上記ロ．の【００２２】における「図１には本発明に係る半導体集積回路にオンチップされた遅延回路の一例が示される。同図に示される遅延回路１は遅延段２と遅延制御部３から成る。遅延段２は複数個のＣＭＯＳインバータ型回路（相補ＭＯＳインバータ型回路）４が直列接続されて構成される。ＣＭＯＳインバータ型回路４は、ｐチャンネルとｎチャンネルの電流規制ＭＯＳトランジスタＭ２，Ｍ３にｐチャンネルとｎチャンネルのスイッチングＭＯＳトランジスタＭ１，Ｍ４が直列接続されて構成される。」との記載、図１８及び図１によれば、半導体集積回路は、複数個のＣＭＯＳインバータ型回路（４）を帰還接続した発振段と、ｐチャンネルとｎチャンネルの電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）と、遅延制御部（３）を有している。ここで、同ロ．の【００４５】における「遅延段２を構成する各電流規制ＭＯＳトランジスタＭ２，Ｍ３には相互コンダクタンスを決定するための制御電圧Ｖｐ、Ｖｎが印加される。」との記載、図１８及び図１によれば、前述の電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）は、遅延制御部（３）と電気的に接続されている。また、同ロ．の【００４５】における「ＣＭＯＳインバータ型回路４は、ｐチャンネルとｎチャンネルの電流規制ＭＯＳトランジスタＭ２，Ｍ３にｐチャンネルとｎチャンネルのスイッチングＭＯＳトランジスタＭ１，Ｍ４が直列接続されて構成される。」との記載、図１８及び図１によれば、ＣＭＯＳインバータ型回路（４）、すなわち、前述の発振段は、電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）と電気的に接続されている。
　また、上記ロ．の【００２３】における「遅延制御部３は、定電流源を構成するｎチャンネル型の定電流源ＭＯＳトランジスタＭ５を有し、そのドレインが定電流ノードＮｃｏｎｓｔとされる。定電流源ＭＯＳトランジスタＭ５は電圧Ｖｏｕｔｇにてゲートバイアスされて定電流Ｉｃｏｎｓｔを流す。定電流ノードＮｃｏｎｓｔにはドレイン・ゲートが短絡されたｐチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタとしての負荷ＭＯＳトランジスタ）Ｍ６が接続される。前記ＭＯＳトランジスタＭ６のドレイン電圧が前記制御電圧Ｖｐとして電流規制ＭＯＳトランジスタＭ２のゲートに結合され、ＭＯＳトランジスタＭ６に流れる電流Ｉｐを電流規制ＭＯＳトランジスタＭ２に鏡映する。・・・定電流ノードＮｃｏｎｓｔには補償回路５の一例として、電源端子Ｖｄｄとの間にオン状態のｐチャンネル型の補償用ＭＯＳトランジスタＭ９が設けられる。補償用ＭＯＳトランジスタＭ９はゲートが回路の接地電圧ＶＳＳに接続され、常時オン状態にされる。」との記載、及び図１によれば、前述の遅延制御部（３）は、負荷ＭＯＳトランジスタ（Ｍ６）と、定電流源ＭＯＳトランジスタ（Ｍ５）と、ｐチャンネル型の補償用ＭＯＳトランジスタ（Ｍ９）を有している。ここで、上記ロ．の【００２３】における「定電流ノードＮｃｏｎｓｔにはドレイン・ゲートが短絡されたｐチャンネル型のＭＯＳトランジスタ（カレントミラー用のカレントソースＭＯＳトランジスタとしての負荷ＭＯＳトランジスタ）Ｍ６が接続される。」との記載、図１８及び図１によれば、前述の負荷ＭＯＳトランジスタ（Ｍ６）は、ソースが電源端子（Ｖｄｄ）と電気的に接続され、ゲートとドレインとが電気的に接続されている。また、同ロ．の【００２３】における「定電流源を構成するｎチャンネル型の定電流源ＭＯＳトランジスタＭ５を有し、そのドレインが定電流ノードＮｃｏｎｓｔとされる。定電流源ＭＯＳトランジスタＭ５は電圧Ｖｏｕｔｇにてゲートバイアスされて定電流Ｉｃｏｎｓｔを流す。」との記載、図１８及び図１によれば、前述の定電流源ＭＯＳトランジスタ（Ｍ５）は、ソースが接地電圧（ＶＳＳ）と電気的に接続され、ドレインが前述の負荷ＭＯＳトランジスタ（Ｍ６）のドレインと電気的に接続され、ゲートに電圧（Ｖｏｕｔｇ）が供給されている。また、同ロ．の【００２３】における「電源端子Ｖｄｄとの間にオン状態のｐチャンネル型の補償用ＭＯＳトランジスタＭ９が設けられる。補償用ＭＯＳトランジスタＭ９はゲートが回路の接地電圧ＶＳＳに接続され、常時オン状態にされる。」との記載、図１８及び図１によれば、前述のｐチャンネル型の補償用ＭＯＳトランジスタ（Ｍ９）は、電源電圧（Ｖｄｄ）と電気的に接続された第１の電極と、前述の負荷ＭＯＳトランジスタ（Ｍ６）のドレインと電気的に接続された第２の電極とを有し、ゲートに接地電圧（ＶＳＳ）が供給されている。
　また、上記ロ．の【００２４】における「電源電圧変動及び温度変動等があると、ＭＯＳトランジスタＭ９の特性が変化し、これに応じて電流Ｉｄが変化する。このとき、遅延段２を構成するＭＯＳトランジスタの特性も同じように変化しようとするが、電流Ｉｄの変化に呼応して電流Ｉｐがそれを相殺する方向に変化する。要するに、温度変動などによって遅延段２を構成するＭＯＳトランジスタのオン抵抗などが変化しようとするとき、そのオン抵抗の変化による影響を打ち消すようにＭＯＳトランジスタＭ２，Ｍ３のオン抵抗を動的に変化させる。例えば図２には図１の回路における各パラメータに対する補償用ＭＯＳトランジスタに流れる補償素子電流ＩｄとＣＭＯＳインバータ型回路の動作電流Ｉｐとの関係が例示される。電源電圧Ｖｄｄが高くなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。温度Ｔｉが高くなるにしたがって補償素子電流Ｉｄは減り、動作電流Ｉｐが増える。閾値電圧Ｖｔｈが低くなるにしたがって補償素子電流Ｉｄが減り、動作電流Ｉｐが増える。ドレイン・ソース間飽和電流Ｉｄｓが大きくなるにしたがって補償素子電流Ｉｄが増え、動作電流Ｉｐが減る。」との記載、図１８、図１及び図２（ａ）によれば、前述のｐチャンネル型の補償用ＭＯＳトランジスタ（Ｍ９）は、電源電圧（Ｖｄｄ）の電圧が大きくなって、補償素子電流（Ｉｄ）が増えても、また、電源電圧（Ｖｄｄ）の電圧が小さくなって、補償素子電流（Ｉｄ）が減っても、ｐチャネル型の補償用ＭＯＳトランジスタ（Ｍ９）のゲート電圧は、接地電圧（ＶＳＳ）で一定である。
　
　したがって、上記刊行物１には、以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「遅延制御部（３）と、
　前記遅延制御部（３）と電気的に接続された電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）と、
　前記電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）と電気的に接続された発振段と、を有し、
　前記遅延制御部（３）は、
　ソースが電源端子（Ｖｄｄ）と電気的に接続され、ゲートとドレインとが電気的に接続された負荷ＭＯＳトランジスタ（Ｍ６）と、
　ソースが接地電圧（ＶＳＳ）と電気的に接続され、ドレインが前記負荷ＭＯＳトランジスタ（Ｍ６）のドレインと電気的に接続され、ゲートに電圧（Ｖｏｕｔｇ）が供給された定電流源ＭＯＳトランジスタ（Ｍ５）と、
　第１の電極が前記電源電圧（Ｖｄｄ）と電気的に接続され、第２の電極が前記負荷ＭＯＳトランジスタ（Ｍ６）のドレインと電気的に接続され、ゲートに接地電圧（ＶＳＳ）が供給された補償用ＭＯＳトランジスタ（Ｍ９）と、を有し、
　前記電源電圧（Ｖｄｄ）の電圧が大きくなっても、前記電源電圧（Ｖｄｄ）の電圧が小さくなっても、前記ゲート電圧が接地電圧（ＶＳＳ）で一定となる半導体集積回路。」
　
Ｂ　原査定の拒絶の理由に引用された特開平８−１３０４４９号公報（刊行物２）には、図面とともに以下の事項が記載されている。 
　
ホ．「【０００１】
【産業上の利用分野】この発明は電圧制御型遅延回路およびそれを用いた内部クロック発生回路に関し、特に、制御電圧に応じた時間だけ入力信号を遅延させて出力する電圧制御型遅延回路、および外部クロック信号に同期して内部クロック信号を生成する内部クロック発生回路に関する。」（２頁１〜２欄） 
　
ヘ．「【００７６】
【実施例】
［実施例１］図１は、この発明の第１実施例によるＤＬＬ回路の電圧制御ディレイ回路１００の構成を示す一部省略した回路図である。図１を参照して、この電圧制御ディレイ回路１００が図１２で示した電圧制御ディレイ回路３５と異なる点は、電流制御回路１０１が新たに設けられている点である。
【００７７】電流制御回路１０１は、分圧抵抗１０２，１０３およびＮチャネルＭＯＳトランジスタ１０４を含む。分圧抵抗１０２，１０３は電源電位ライン６１と接地電位ライン６２の間に直列接続される。ＮチャネルＭＯＳトランジスタ１０４は、ＮチャネルＭＯＳトランジスタ７３と並列に接続される。ＮチャネルＭＯＳトランジスタ１０２のゲートは、分圧抵抗１０２と１０３の接続ノードＮ１０２に接続される。
【００７８】飽和領域で動作するＭＯＳトランジスタのドレイン電流ＩD は、一般に次式で表わされる。
【００７９】ＩD ∝（ＶSG−Ｖｔｈ）2ただし、ＶSGはゲート・ソース間電圧、ＶｔｈはＭＯＳトランジスタのしきい値電圧である。
【００８０】したがって、ＭＯＳトランジスタ７３に流れる電流Ｉａは（ＶＣＯｉｎ−Ｖｔｈ）2 に比例し、ＭＯＳトランジスタ１０４に流れる電流Ｉｂは（Ｖａ−Ｖｔｈ）2 に比例する。ここでＶａはノードＮ１０２の電位である。ＭＯＳトランジスタ７１に流れる電流ＩｃはＩａとＩｂの和（Ｉｃ＝Ｉａ＋Ｉｂ）である。この電流Ｉｃがミラーされて遅延時間可変素子８０．１〜８０．Ｋに流れる。
【００８１】次に、センスアンプの動作などによってＳＤＲＡＭの電源電位Ｖｃｃが下がったときの動作を説明する。電源電位Ｖｃｃが下がってもチャージポンプ３３およびループフィルタ３４はすぐには応答できないので、制御電圧ＶＣＯｉｎが変化せずＭＯＳトランジスタ７３に流れる電流Ｉａは変化しない。そのため、もし今回新たに付加したＭＯＳトランジスタ１０４がないと、その電流Ｉａがそのまま遅延時間可変素子８０．１〜８０．Ｋにミラーされ、電源電位Ｖｃｃが変動しても遅延時間可変素子８０．１〜８０．Ｋに流れる電流は変動しない。一方、電源電位Ｖｃｃが下がるため、遅延時間可変素子８０．１〜８０．Ｋが伝達するクロック信号の振幅が小さくなる。そのため遅延時間可変素子８０．１〜８０．Ｋの遅延時間は短くなる。しかしながら、この実施例の電圧制御ディレイ回路１００では、電源電位Ｖｃｃの降下に応じてＭＯＳトランジスタ１０４のゲート電圧Ｖａが下がり、ＭＯＳトランジスタ１０４に流れる電流Ｉｂが減少する。また、ＭＯＳトランジスタ７１に流れる電流ＩｃはＩａとＩｂの和（Ｉｃ＝Ｉａ＋Ｉｂ）であるので、電源電位Ｖｃｃが降下するとＭＯＳトランジスタ７１に流れる電流Ｉｃが減少する。さらに、電流Ｉｃは遅延時間可変素子８０．１〜８０．Ｋにミラーされるので、遅延時間可変素子８０．１〜８０．Ｋに流れる電流Ｉｃが減少することになる。そのため電源電位Ｖｃｃが下がったとき、クロック信号の振幅が小さくなって遅延時間可変素子８０．１〜８０．Ｋの遅延時間が短くなる要因と、遅延時間可変素子８０．１〜８０．Ｋに流れる電流が少なくなって遅延時間可変素子８０．１〜８０．Ｋの遅延時間が長くなる要因が相殺される。したがって、電源電位Ｖｃｃが変動しても電圧制御ディレイ回路１００の遅延時間の変動は小さく抑えられ、ＳＤＲＡＭは安定に動作する。」（８頁１４欄〜９頁１５欄）
　
　上記刊行物２の記載及び図面並びにこの分野における技術常識を考慮すると、上記ヘ．の【００８１】における「この実施例の電圧制御ディレイ回路１００では、電源電位Ｖｃｃの降下に応じてＭＯＳトランジスタ１０４のゲート電圧Ｖａが下がり、ＭＯＳトランジスタ１０４に流れる電流Ｉｂが減少する。また、ＭＯＳトランジスタ７１に流れる電流ＩｃはＩａとＩｂの和（Ｉｃ＝Ｉａ＋Ｉｂ）であるので、電源電位Ｖｃｃが降下するとＭＯＳトランジスタ７１に流れる電流Ｉｃが減少する。」との記載によれば、電圧制御ディレイ回路（１００）は、ＭＯＳトランジスタ（１０４）において、電源電位（Ｖｃｃ）の降下に応じてゲート電圧（Ｖａ）が下がり、電流（Ｉｂ）が減少している。
　
　したがって、上記刊行物２には、以下の発明（以下、「技術事項１」という。）が記載されているものと認められる。
　
　「ＭＯＳトランジスタ（１０４）において、電源電位（Ｖｃｃ）の降下に応じてゲート電圧（Ｖａ）が下がり電流（Ｉｂ）が減少する電圧制御ディレイ回路（１００）。」
　
Ｃ　原査定の拒絶の理由に引用された特開平６−６１８０１号公報（刊行物３）には、図面とともに以下の事項が記載されている。 
　
ト．「【要約】
【目的】　発振周波数が電源電圧に依存しない発振器を得ること。
【構成】　第１の遅延回路Ｃ１において、トランジスタＱ９，Ｑ１０で構成されたインバータの出力信号の振幅はトランジスタＱ７，Ｑ８で制御する。前記インバータの出力電流はトランジスタＱ５，Ｑ６によって制御する。電源１の電圧変動に伴うインバータの出力電流の変化による信号遅延時間の変化をトランジスタＱ９，Ｑ１０のゲート電圧を電源電圧に応じて変えることによって打ち消す。
【効果】　遅延回路Ｃ１〜Ｃ７の信号遅延時間を電源電圧の変動に関わらず一定に保ち、リングオシレータの発振周波数の電圧依存性を小さくする。」（１頁左下欄）
　
　上記刊行物３の記載及び図面並びにこの分野における技術常識を考慮すると、上記ト．の【構成】における「第１の遅延回路Ｃ１において、トランジスタＱ９，Ｑ１０で構成されたインバータの出力信号の振幅はトランジスタＱ７，Ｑ８で制御する。前記インバータの出力電流はトランジスタＱ５，Ｑ６によって制御する。電源１の電圧変動に伴うインバータの出力電流の変化による信号遅延時間の変化をトランジスタＱ９，Ｑ１０のゲート電圧を電源電圧に応じて変えることによって打ち消す。」との記載、及び図１によれば、発振器は、電源（１）の電圧変動に伴うインバータの出力電流の変化による信号遅延時間の変化をトランジスタ（Ｑ９，Ｑ１０）のゲート電圧を電源電圧に応じて変えることによって打ち消している。
　
　したがって、上記刊行物３には、以下の発明（以下、「技術事項２」という。）が記載されているものと認められる。
　
　「電源（１）の電圧変動に伴うインバータの出力電流の変化による信号遅延時間の変化をトランジスタ（Ｑ９，Ｑ１０）のゲート電圧を電源電圧に応じて変えることによって打ち消す発振器。」
　
Ｄ　原査定の拒絶の理由に引用された特開２００５−１３００９２号公報（刊行物４）には、図面とともに以下の事項が記載されている。 
　
チ．「【要約】
【課題】　発振周波数及び発振振幅が電源電圧変動の影響を受け難い電圧制御発振器を提供する。
【解決手段】　奇数個の論理反転回路（ＩＮＶ１〜ＩＮＶ５）を直列接続し、最終段の論理反転回路の出力を初段の論理反転回路に帰還入力させることで発振機能を持たせたリングオシレータ（１０２）を構成する前記各論理反転回路の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（Ｐ２１〜Ｐ２５）のソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加する。」（１頁左下欄）
　
　上記刊行物４の記載及び図面並びにこの分野における技術常識を考慮すると、上記チ．の【解決手段】における「リングオシレータ（１０２）を構成する前記各論理反転回路の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（Ｐ２１〜Ｐ２５）のソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加する。」との記載、及び図１によれば、電圧制御発振器は、リングオシレータ（１０２）の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（Ｐ２１〜Ｐ２５）のソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加している。
　
　したがって、上記刊行物４には、以下の発明（以下、「技術事項３」という。）が記載されているものと認められる。
　
　「リングオシレータ（１０２）の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（Ｐ２１〜Ｐ２５）のソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加する電圧制御発振器。」
　
Ｅ　原査定の拒絶の理由に引用された特開２００２−２２３１４９号公報（刊行物５）には、図面とともに以下の事項が記載されている。 
　
リ．「【要約】
【課題】　基準クロックの入力が途絶えた場合でも発振が可能で、特性の設定自由度の多いＰＬＬ回路を備えた半導体集積回路を提供することにある。
【解決手段】　制御電圧Ｖｃに応じた周波数で発振動作する電圧制御発振器２を有するＰＬＬ回路を備えた半導体集積回路において、電圧制御発振器２は、上記制御電圧Ｖｃをこの電圧値に応じた制御電流Ｉｃに変換する電圧電流変換回路１０と、該電圧電流変換回路１０により生成された制御電流Ｉｃに対応する動作電流が流されて該電流値に応じた周波数で発振する発振回路２０とを備え、電圧電流変換回路１０には、制御電圧Ｖｃをゲートに受ける入力ＭＯＳトランジスタＱ１と並列形態に設けられ、制御電圧Ｖｃに基づく制御電流Ｉｃに補助電流Ｉｓを付加する補助電流付加用ＭＯＳトランジスタＱ３を備えている。」（１頁左下欄）
　
　上記刊行物５の記載及び図面並びにこの分野における技術常識を考慮すると、上記リ．の【解決手段】における「電圧制御発振器２は、上記制御電圧Ｖｃをこの電圧値に応じた制御電流Ｉｃに変換する電圧電流変換回路１０と、該電圧電流変換回路１０により生成された制御電流Ｉｃに対応する動作電流が流されて該電流値に応じた周波数で発振する発振回路２０とを備え、電圧電流変換回路１０には、制御電圧Ｖｃをゲートに受ける入力ＭＯＳトランジスタＱ１と並列形態に設けられ、制御電圧Ｖｃに基づく制御電流Ｉｃに補助電流Ｉｓを付加する補助電流付加用ＭＯＳトランジスタＱ３を備えている。」との記載、及び図１によれば、半導体集積回路は、電圧電流変換回路（１０）に、制御電圧（Ｖｃ）をゲートに受ける入力ＭＯＳトランジスタ（Ｑ１）と並列形態に設けられ、制御電圧（Ｖｃ）に基づく制御電流（Ｉｃ）に補助電流（Ｉｓ）を付加する補助電流付加用ＭＯＳトランジスタ（Ｑ３）を備えている。
　
　したがって、上記刊行物５には、以下の発明（以下、「技術事項４」という。）が記載されているものと認められる。
　
　「電圧電流変換回路（１０）に、制御電圧（Ｖｃ）をゲートに受ける入力ＭＯＳトランジスタ（Ｑ１）と並列形態に設けられ、制御電圧（Ｖｃ）に基づく制御電流（Ｉｃ）に補助電流（Ｉｓ）を付加する補助電流付加用ＭＯＳトランジスタ（Ｑ３）を備える半導体集積回路。」
　
Ｆ　原査定の拒絶の理由に引用された特開２００６−６９３９０号公報（刊行物６）には、図面とともに以下の事項が記載されている。 
　
ヌ．「【要約】
【課題】　入力電圧ＶＣＯＩＮの可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路を得る。
【解決手段】　電圧値の高い第２電源電圧Ｖｄｄ２で動作する電圧電流変換回路２１によって入力電圧ＶＣＯＩＮが電流に変換され、該変換された電流を、該第２電源電圧Ｖｄｄ２で動作する第１カレントミラー回路２２及び第２カレントミラー回路２３を介して、第２電源電圧Ｖｄｄ２よりも電圧が低い第１電源電圧Ｖｄｄ１で動作する第３カレントミラー回路２４とＰＭＯＳトランジスタＰ１〜Ｐｍの各ゲートにそれぞれ出力し、更に第３カレントミラー回路２４からＮＭＯＳトランジスタ２５及びＮＭＯＳトランジスタＮ１〜Ｎｍの各ゲートにそれぞれ出力するようにした。」（１頁左下欄）
　
　上記刊行物６の記載及び図面並びにこの分野における技術常識を考慮すると、上記ヌ．の【解決手段】における「電圧値の高い第２電源電圧Ｖｄｄ２で動作する電圧電流変換回路２１によって入力電圧ＶＣＯＩＮが電流に変換され、該変換された電流を、該第２電源電圧Ｖｄｄ２で動作する第１カレントミラー回路２２及び第２カレントミラー回路２３を介して、第２電源電圧Ｖｄｄ２よりも電圧が低い第１電源電圧Ｖｄｄ１で動作する第３カレントミラー回路２４とＰＭＯＳトランジスタＰ１〜Ｐｍの各ゲートにそれぞれ出力し、更に第３カレントミラー回路２４からＮＭＯＳトランジスタ２５及びＮＭＯＳトランジスタＮ１〜Ｎｍの各ゲートにそれぞれ出力するようにした。」との記載、及び図２によれば、ＰＬＬ回路は、変換された電流を、第２電源電圧（Ｖｄｄ２）で動作する第１カレントミラー回路（２２）及び第２カレントミラー回路（２３）を介して、第２電源電圧（Ｖｄｄ２）よりも電圧が低い第１電源電圧（Ｖｄｄ１）で動作する第３カレントミラー回路（２４）とＰＭＯＳトランジスタ（Ｐ１〜Ｐｍ）の各ゲートにそれぞれ出力し、更に第３カレントミラー回路（２４）からＮＭＯＳトランジスタ（２５）及びＮＭＯＳトランジスタ（Ｎ１〜Ｎｍ）の各ゲートにそれぞれ出力するようにしている。
　
　したがって、上記刊行物６には、以下の発明（以下、「技術事項５」という。）が記載されているものと認められる。
　
　「変換された電流を、第２電源電圧（Ｖｄｄ２）で動作する第１カレントミラー回路（２２）及び第２カレントミラー回路（２３）を介して、第２電源電圧（Ｖｄｄ２）よりも電圧が低い第１電源電圧（Ｖｄｄ１）で動作する第３カレントミラー回路（２４）とＰＭＯＳトランジスタ（Ｐ１〜Ｐｍ）の各ゲートにそれぞれ出力し、更に第３カレントミラー回路（２４）からＮＭＯＳトランジスタ（２５）及びＮＭＯＳトランジスタ（Ｎ１〜Ｎｍ）の各ゲートにそれぞれ出力するＰＬＬ回路。」
　
Ｇ　原査定の拒絶の理由に引用された特開平３−２２２１９５号公報（刊行物７）には、図面とともに以下の事項が記載されている。 
　
ル．「〔産業上の利用分野〕
　本発明はセンス増幅回路に関し、特に差動増幅型のセンス増幅回路に関する。」（２頁左上欄３〜５行）
　
ヲ．「第１図は本発明の第１の実施例を示す回路図である。
　差動増幅部１は、第４図に示された従来のセンス増幅回路と同一の構成となっている。
　定電流源回路２は、第１の電源供給端子（電源電圧Ｖｃｃ）と第２の電源供給端子である接地端子との間に直列接続されたダイオード接続のＰチャネルＭＯＳ型の第３とトランジスタＱ３，ダイオードＤＩ，Ｄ２及び抵抗Ｒ３を備え第１の電源供給端子に供給される電源電圧Ｖｃｃに対し所定の電圧だけ低い基準電圧ＶＲを発生する基準電圧発生回路２１と、ソースを第１の電源供給端子と接続しゲートに基準電圧ＶＲを印加するＰチャネルＭＯＳ型の第４のトランジスタＱ４と、ゲート及びドレインをこの第４のトランジスタＱ４のドレインと接続しソースを接地端子と接続するＮチャネルＭＯＳ型の第５のトランジスタＱ５と、ソースを接地端子と接続しドレインを第１及び第２のトランジスタ１Ｑ，２Ｑのソースと接続しゲートを第５のトランジスタＱ５のゲート及びドレインと接続するＮチャネルＭＯＳ型の第６のトランジスタＱ６とを含み、差動増幅部へ一定の電流Ｉ２を供給する構成となっている。」（３頁左上欄１６行〜同頁右上欄１８行）
　
　上記刊行物７の記載及び図面並びにこの分野における技術常識を考慮すると、上記ヲ．における「電源電圧Ｖｃｃに対し所定の電圧だけ低い基準電圧ＶＲを発生する基準電圧発生回路２１と、ソースを第１の電源供給端子と接続しゲートに基準電圧ＶＲを印加するＰチャネルＭＯＳ型の第４のトランジスタＱ４と、ゲート及びドレインをこの第４のトランジスタＱ４のドレインと接続しソースを接地端子と接続するＮチャネルＭＯＳ型の第５のトランジスタＱ５と、ソースを接地端子と接続しドレインを第１及び第２のトランジスタ１Ｑ，２Ｑのソースと接続しゲートを第５のトランジスタＱ５のゲート及びドレインと接続するＮチャネルＭＯＳ型の第６のトランジスタＱ６とを含み、差動増幅部へ一定の電流Ｉ２を供給する」との記載、及び図１によれば、センス増幅回路は、電源電圧（Ｖｃｃ）に対し所定の電圧だけ低い基準電圧（ＶＲ）を発生する基準電圧発生回路（２１）と、ソースを第１の電源供給端子と接続しゲートに基準電圧（ＶＲ）を印加するＰチャネルＭＯＳ型の第４のトランジスタ（Ｑ４）と、ゲート及びドレインをこの第４のトランジスタ（Ｑ４）のドレインと接続しソースを接地端子と接続するＮチャネルＭＯＳ型の第５のトランジスタ（Ｑ５）と、ソースを接地端子と接続しドレインを第１及び第２のトランジスタ（１Ｑ，２Ｑ）のソースと接続しゲートを第５のトランジスタ（Ｑ５）のゲート及びドレインと接続するＮチャネルＭＯＳ型の第６のトランジスタ（Ｑ６）とを含み、差動増幅部へ一定の電流（Ｉ２）を供給している。
　
　したがって、上記刊行物７には、以下の発明（以下、「技術事項６」という。）が記載されているものと認められる。
　
　「電源電圧（Ｖｃｃ）に対し所定の電圧だけ低い基準電圧（ＶＲ）を発生する基準電圧発生回路（２１）と、ソースを第１の電源供給端子と接続しゲートに基準電圧（ＶＲ）を印加するＰチャネルＭＯＳ型の第４のトランジスタ（Ｑ４）と、ゲート及びドレインをこの第４のトランジスタ（Ｑ４）のドレインと接続しソースを接地端子と接続するＮチャネルＭＯＳ型の第５のトランジスタ（Ｑ５）と、ソースを接地端子と接続しドレインを第１及び第２のトランジスタ（１Ｑ，２Ｑ）のソースと接続しゲートを第５のトランジスタ（Ｑ５）のゲート及びドレインと接続するＮチャネルＭＯＳ型の第６のトランジスタ（Ｑ６）とを含み、差動増幅部へ一定の電流（Ｉ２）を供給するセンス増幅回路。」
　
Ｈ　原査定の拒絶の理由に引用された実願昭５４−１５８９７０号（実開昭５６−７７１４３号）のマイクロフィルム（刊行物８）には、図面とともに以下の事項が記載されている。 
　
オ．「本考案は、ＣＭＯＳ発振回路に関するものであって、第１，第２の差動増巾回路（１）（２）の出力端をＲＳフリップフロップ（３）の夫々の入力端に接続し、前記ＲＳフリップフロップ（３）の出力端を抵抗（ＲＴ）とコンデンサ（ＣＴ）との時定数回路（４）に接続し、コンデンサ（ＣＴ）と抵抗（ＲＴ）との接続点から前記第１，第２の差動増巾回路（１）（２）の比較入力端に夫々接続するとともに基準入力端には基準電圧を夫々入力したＣＭＯＳ発振回路において、固定抵抗（Ｒ）と可変抵抗（ＶＲ）とを直列に接続し、一端を接地するともに他端を電源に接続した調整回路（５）を構成し、２個のＭＯＳ形トランジスタ（６）（７）を直列に接続し、一端を接地するとともに他端を電源に接続しかつ前記２個ＭＯＳ形トランジスタ（６）（７）の接続点Ｂを出力とした基準電圧分圧回路（８）を構成し、前記基準電圧分圧回路（８）からの電圧と、調整回路（５）からの電圧とを入力することによって、２組の出力電圧が互いに相補関係となる第３の差動増巾回路（９）の入力端ＣＤに夫々接続し、第３の差動増巾回路（９）の２組の出力電圧を第１，第２の差動増巾回路（１）（２）の入力端に夫々接続したことを特徴とするＣＭＯＳ発振回路に係るものである。」（２頁６行〜３頁７行）
　
　上記刊行物８の記載及び図面並びにこの分野における技術常識を考慮すると、上記オ．における「固定抵抗（Ｒ）と可変抵抗（ＶＲ）とを直列に接続し、一端を接地するともに他端を電源に接続した調整回路（５）を構成し、２個のＭＯＳ形トランジスタ（６）（７）を直列に接続し、一端を接地するとともに他端を電源に接続しかつ前記２個ＭＯＳ形トランジスタ（６）（７）の接続点Ｂを出力とした基準電圧分圧回路（８）を構成し、前記基準電圧分圧回路（８）からの電圧と、調整回路（５）からの電圧とを入力することによって、２組の出力電圧が互いに相補関係となる第３の差動増巾回路（９）の入力端ＣＤに夫々接続し、第３の差動増巾回路（９）の２組の出力電圧を第１，第２の差動増巾回路（１）（２）の入力端に夫々接続したことを特徴とするＣＭＯＳ発振回路」との記載、及び第５図によれば、ＣＭＯＳ発振回路は、固定抵抗（Ｒ）と可変抵抗（ＶＲ）とを直列に接続し、一端を接地するともに他端を電源に接続した調整回路（５）を構成し、２個のＭＯＳ形トランジスタ（６）（７）を直列に接続し、一端を接地するとともに他端を電源に接続しかつ前記２個ＭＯＳ形トランジスタ（６）（７）の接続点Ｂを出力とした基準電圧分圧回路（８）を構成し、前記基準電圧分圧回路（８）からの電圧と、調整回路（５）からの電圧とを入力することによって、２組の出力電圧が互いに相補関係となる第３の差動増巾回路（９）の入力端ＣＤに夫々接続し、第３の差動増巾回路（９）の２組の出力電圧を第１，第２の差動増巾回路（１）（２）の入力端に夫々接続している。
　
　したがって、上記刊行物８には、以下の発明（以下、「技術事項７」という。）が記載されているものと認められる。
　
　「固定抵抗（Ｒ）と可変抵抗（ＶＲ）とを直列に接続し、一端を接地するともに他端を電源に接続した調整回路（５）を構成し、２個のＭＯＳ形トランジスタ（６）（７）を直列に接続し、一端を接地するとともに他端を電源に接続しかつ前記２個ＭＯＳ形トランジスタ（６）（７）の接続点Ｂを出力とした基準電圧分圧回路（８）を構成し、前記基準電圧分圧回路（８）からの電圧と、調整回路（５）からの電圧とを入力することによって、２組の出力電圧が互いに相補関係となる第３の差動増巾回路（９）の入力端ＣＤに夫々接続し、第３の差動増巾回路（９）の２組の出力電圧を第１，第２の差動増巾回路（１）（２）の入力端に夫々接続したＣＭＯＳ発振回路。」
　
Ｉ　原査定の拒絶の理由に引用された特開２００２−２９０２１２号公報（刊行物９）には、図面とともに以下の事項が記載されている。 
　
ワ．「【要約】
【課題】　発振周波数のばらつきを抑えることができる電圧制御発振器を提供する。
【解決手段】　本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖｃｎ１）と制御電圧（Ｖｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖｃｎ１）に応じた電流と、制御電圧（Ｖｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。」（１頁左下欄）
　
　上記刊行物９の記載及び図面並びにこの分野における技術常識を考慮すると、上記ワ．の【解決手段】における「Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖｃｎ１）と制御電圧（Ｖｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖｃｎ１）に応じた電流と、制御電圧（Ｖｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。」との記載、及び図１によれば、電圧制御発振器は、Ｎ個の反転差動増幅器（９）の各々が、所定の電圧値の定電圧（Ｖｃｎ１）と制御電圧（Ｖｃｎｔ）とに応じて動作し、Ｎ個の反転差動増幅器（９）の各々の動作電流が、定電圧（Ｖｃｎ１）に応じた電流と、制御電圧（Ｖｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。
　
　したがって、上記刊行物９には、以下の発明（以下、「技術事項８」という。）が記載されているものと認められる。
　
　「Ｎ個の反転差動増幅器（９）の各々が、所定の電圧値の定電圧（Ｖｃｎ１）と制御電圧（Ｖｃｎｔ）とに応じて動作し、Ｎ個の反転差動増幅器（９）の各々の動作電流が、定電圧（Ｖｃｎ１）に応じた電流と、制御電圧（Ｖｃｎｔ）に応じた電流とを加算した電流の値で直接定まる電圧制御発振器。」
　
２．対比
　本願発明と引用発明とを対比する。 
ａ．引用発明の「遅延制御部（３）」、「電流規制ＭＯＳトランジスタ（Ｍ２，Ｍ３）」、「発振段」、「負荷ＭＯＳトランジスタ（Ｍ６）」、「電圧（Ｖｏｕｔｇ）」、「定電流源ＭＯＳトランジスタ（Ｍ５）」及び「補償用ＭＯＳトランジスタ（Ｍ９）」は、本願発明の「制御部」、「電流源部」、「発振回路」、「第１のトランジスタ」、「入力電圧」、「第２のトランジスタ」及び「第３のトランジスタ」にそれぞれ相当する。
ｂ．引用発明の「電源端子（Ｖｄｄ）」及び「接地電圧（ＶＳＳ）」は、引用発明が、「半導体集積回路」である以上、それぞれ電源電圧（Ｖｄｄ）を印加する配線及び接地電圧（ＶＳＳ）を印加する配線から成ることは技術常識であるから、これらを「第１の配線」及び「第２の配線」ということができる。
ｃ．引用発明の「第１の電極」及び「第２の電極」と、本願発明の「ソース」及び「ドレイン」とは、いずれも、「第１の特定の電極」及び「第２の特定の電極」という点で一致する。
ｄ．引用発明の「前記電源電圧（Ｖｄｄ）」と、本願発明の「前記第２の配線」とは、引用発明の「電源電圧（Ｖｄｄ）」は、「第１の配線」といえるから、いずれも、「特定の配線」という点で一致する。
ｅ．引用発明の「前記電源電圧（Ｖｄｄ）の電圧が大きくなっても、前記電源電圧（Ｖｄｄ）の電圧が小さくなっても、前記ゲート電圧が接地電圧（ＶＳＳ）で一定となる」と、本願発明の「前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなる」とは、本願発明の「第１の電圧」は、「第３のトランジスタ」のゲート電圧であるから、いずれも、「前記第１の配線の電圧に応じて、前記ゲート電圧が特定の電圧になる」という点で一致する。
ｆ．引用発明の「半導体集積回路」は、遅延制御部（３）（制御部）により電圧制御される発振段（発振回路）を有するから、「電圧制御発振回路」ということができる。
　
 　したがって、本願発明と引用発明は、以下の点で一致ないし相違している。 
　
（一致点） 
　「制御部と、
　前記制御部と電気的に接続された電流源部と、
　前記電流源部と電気的に接続された発振回路と、を有し、
　前記制御部は、
　ソースが第１の配線と電気的に接続され、ゲートとドレインとが電気的に接続された第１のトランジスタと、
　ソースが第２の配線と電気的に接続され、ドレインが前記第１のトランジスタのドレインと電気的に接続され、ゲートに入力電圧が供給された第２のトランジスタと、
　第１の特定の電極が前記特定の配線と電気的に接続され、第２の特定の電極が前記第１のトランジスタのドレインと電気的に接続され、ゲートに第１の電圧が供給された第３のトランジスタと、を有し、
　前記第１の配線の電圧に応じて、前記ゲート電圧が特定の電圧になる電圧制御発振回路。」
　
（相違点１）
　「第１の特定の電極」及び「第２の特定の電極」に関し、
　本願発明は、「ソース」及び「ドレイン」であるのに対し、引用発明は、当該「ソース」及び「ドレイン」との特定がない点。
　
（相違点２）
　「特定の配線」に関し、
　本願発明は、「第２の配線」であるのに対し、引用発明は、「電源電圧（Ｖｄｄ）」である点。
　
（相違点３）
　「前記第１の配線の電圧に応じて、前記ゲート電圧が特定の電圧になる」関し、
　本願発明は、「前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなる」のに対し、引用発明は、「前記電源電圧（Ｖｄｄ）の電圧が大きくなっても、前記電源電圧（Ｖｄｄ）の電圧が小さくなっても、前記ゲート電圧が接地電圧（ＶＳＳ）で一定となる」点。
　
３．判断
（１）請求項１について
　上記相違点１ないし３について検討する。
　引用発明の「補償用ＭＯＳトランジスタ（Ｍ９）」（第３のトランジスタ）は、そもそも、第１の電極を電源電圧（Ｖｄｄ）（第１の配線）と電気的に接続しており、接地電圧（ＶＳＳ）（第２の配線）と電気的に接続しておらず、トランジスタの動作についても、電源電圧（Ｖｄｄ）の電圧が大きくなっても、電源電圧（Ｖｄｄ）の電圧が小さくなっても、ゲート電圧が接地電圧（ＶＳＳ）で一定となるものであり、また、上記刊行物１の上記ロ．の【００２４】における「ＭＯＳトランジスタＭ６に流れる電流ＩｐはＩｐ＝Ｉｃｏｎｓｔ−Ｉｄの式により表される。・・・電源電圧変動及び温度変動等があると、ＭＯＳトランジスタＭ９の特性が変化し、これに応じて電流Ｉｄが変化する。このとき、遅延段２を構成するＭＯＳトランジスタの特性も同じように変化しようとするが、電流Ｉｄの変化に呼応して電流Ｉｐがそれを相殺する方向に変化する。」との記載によれば、電源電圧変動があると、補償用ＭＯＳトランジスタ（Ｍ９）の電流（Ｉｄ）が変化し、負荷ＭＯＳトランジスタ（Ｍ６）の電流（Ｉｐ）がそれを相殺するように動作するものである。
　そうすると、上記相違点１ないし３における本願発明の発明特定事項である、第１の電極及び第２の電極について、「ソース」及び「ドレイン」とする点、第１の電極を「第２の配線」と電気的に接続する点、トランジスタの動作について、「前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなる」点を、引用発明から導き出すことはできない。
　また、上記刊行物１の上記ハ．の【００３０】における「図５には本発明に係る半導体集積回路にオンチップされた遅延回路の更に別の例が示される。同図に示される構成は図１の遅延制御回路３に対してそれを構成するＭＯＳトランジスタの導電型をｎチャンネル型からｐチャンネル型へ、ｐチャンネル型からｎチャンネル型へ変更した点が相違される。・・・補償回路はｎチャンネル型ＭＯＳトランジスタＭ９ｉによって構成される。」との記載、及び図５によれば、第２の電極を接地電圧（ＶＳＳ）（第２の配線）に電気的に接続したｎチャンネル型ＭＯＳトランジスタ（Ｍ９ｉ）が記載されている。しかしながら、当該ｎチャンネル型ＭＯＳトランジスタ（Ｍ９ｉ）の動作は、そのゲート電圧に電源電圧（Ｖｄｄ）（第１の配線）が印加されている以上、本願発明のように「前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなる」ことはあり得ないから、引用発明にｎチャンネル型ＭＯＳトランジスタ（Ｍ９ｉ）を採用する動機づけを見いだすことができない。
　
　そして、本願発明は、上記各発明特定事項を備えることにより、電源電圧が変動しても、出力信号の周波数（Ｆｏ）の変動が小さい電圧制御発振回路（ＶＣＯ）を提供することができるという作用効果を奏するものである。
　
　また、上記技術事項１ないし８には、本願発明の第３のトランジスタの動作について、電源電圧が変動しても出力信号の周波数の変動を小さくするために「前記第１の配線の電圧が大きくなると、前記第１の電圧が小さくなり、前記第１の配線の電圧が小さくなると、前記第１の電圧が大きくなる」点について開示も示唆もされていないから、引用発明に上記技術事項１ないし８を採用する動機づけを見いだすことができない。
　
　したがって、本願発明は、引用発明、技術事項１ないし８に基いて、当業者が容易に発明をすることができたとはいえない。
　
（２）請求項２について
　請求項２は、独立請求項であり、本願発明に「第１の電流源部」、「第２の電流源部」、「第４のトランジスタ」及び「第５のトランジスタ」の発明特定事項を追加して限定したものであるから、上記（１）と同じ理由により、引用発明、技術事項１ないし８に基づいて当業者が容易に発明をすることができたとはいえない。
　
（３）請求項３及び４について
　請求項３及び４は、請求項１ないし３に従属する請求項であり、本願発明又は請求項２の発明特定事項をすべて含みさらに発明特定事項を追加して限定したものであるから、上記（１）と同じ理由により、引用発明、技術事項１ないし８に基づいて当業者が容易に発明をすることができたとはいえない。
　
（４）請求項５について
　請求項５は、独立請求項であり、本願発明に「第１の電流源部」、「第２の電流源部」、「第３のトランジスタ」ないし「第７のトランジスタ」の発明特定事項を追加して限定したものであるから、上記（１）と同じ理由により、引用発明、技術事項１ないし８に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）請求項６ないし１０について
　請求項６ないし１０は、請求項１ないし９に従属する請求項であり、本願発明、請求項２又は請求項５の発明特定事項をすべて含みさらに発明特定事項を追加して限定したものであるから、上記（１）と同じ理由により、引用発明、技術事項１ないし８に基づいて当業者が容易に発明をすることができたとはいえない。
　
第５　むすび
　以上のとおり、本願の請求項１ないし１０に係る発明は、刊行物１ないし９に記載された発明に基いて、当業者が容易に発明をすることができたものとすることができないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。