【事件の表示】
　特願２００４−２７８８２０「埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス」拒絶査定不服審判事件〔平成１７年　４月２１日出願公開，特開２００５−１０９４８３，請求項の数（１０）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成１６年９月２７日（パリ条約による優先権主張２００３年９月３０日，アメリカ合衆国）の出願であって平成２３年５月１１日付けで拒絶の理由を通知し，同年１１月１６日に意見書と手続補正書が提出され，平成２４年３月２７日付けで最後の拒絶の理由が通知され，同年８月２日に意見書と手続補正書が提出され，平成２５年２月６日付けで拒絶査定がされ，その後，同年６月１２日に拒絶査定不服審判の請求がされるとともに手続補正書が提出され，同年１０月１１日付けで審尋を行い，平成２６年２月１２日に回答書が提出されたものである。
　
第２　補正の適否
１　補正の内容
　平成２５年６月１２日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−１０を補正して，補正後の請求項１−１０とするものであり，補正前後の請求項１−１０は，各々次のとおりである。
　
＜補正前＞
「【請求項１】
　第１の導電型の半導体層と，
　前記半導体層内に形成された第２の導電型のソース領域と，
　前記半導体層内に形成され，前記ソース領域から離間された前記第２の導電型のドレイン領域と，
　前記半導体層の上部表面に近接して，少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域と，
　前記第1の軽ドープ・ドレイン（ＬＤＤ）領域内に，前記半導体層の前記上部表面の近傍に形成された前記第1の導電型の第2の軽ドープ・ドレイン（ＬＤＤ）領域とを含み，
　前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第1の整合構造体に自己整合され，かつ前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項２】
　前記第1の整合構造体は，前記半導体層の前記上部表面の近傍に，少なくとも部分的に前記ゲート領域と前記ドレイン領域との間に形成され，前記ソース領域に電気的に接続され，前記ゲートから離間され，前記ゲートに対して重ならないシールド構造体を含むことを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項３】
　前記シールド構造体が，前記ゲートと同時に形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項４】
　前記ゲートの下の第１の絶縁層および前記シールド構造体の下の第２の絶縁層が，他の絶縁層と異なる厚さで形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項５】
　前記半導体層の前記上部表面の近傍に，少なくとも部分的に前記第２のＬＤＤ領域と前記ドレイン領域の間に形成された第2の整合構造体をさらに含み，
　前記ドレイン領域が，前記第2の整合構造体の第１の縁部に自己整合され，前記第２のＬＤＤ領域が，前記第2の整合構造体の第２の縁部に自己整合され，その結果前記第２のＬＤＤ領域が前記ドレイン領域に自己整合することを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項６】
　少なくとも１つの金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路であって，前記少なくとも１つのＭＯＳデバイスが，
　第１の導電型の半導体層と，
　前記半導体層内に形成された第２の導電型のソース領域と，
　前記半導体層内に形成され，前記ソース領域から離間された前記第２の導電型のドレイン領域と，
　前記半導体層の上部表面の近傍に，少なくとも部分的に前記ソース領域とドレイン領域の間に形成されたゲートと，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域と，
　前記第1の軽ドープ・ドレイン（ＬＤＤ）領域内に，前記半導体層の前記上部表面の近傍に形成された第2の軽ドープ・ドレイン（ＬＤＤ）領域とを含み，
　前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第1の整合構造体に自己整合され，かつ前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路。
　【請求項７】
　金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法であって，
　第２の導電型の半導体層内に，第１の導電型のソース及びドレイン領域を相互に離間するように形成する工程と，
　前記半導体層の上部表面近傍でかつ少なくとも部分的に前記ソース及びドレイン領域の間にゲートを形成する工程と，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間でかつ，前記ドレイン領域の少なくとも一部の下に，前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第1の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程と，
　前記第1の軽ドープ・ドレイン（ＬＤＤ）領域内でかつ，前記半導体層の前記上部表面の近傍に前記第２の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程とを含み，
　前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第1の整合構造体に自己整合され，かつ前記第2の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項８】
　前記第２のＬＤＤ領域を形成する前記工程が，
　前記半導体層の上部表面の少なくとも一部の上に絶縁層を形成する工程と，
　前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，前記ゲートに自己整合された前記第1の整合構造体を形成する工程と，
　前記第２のＬＤＤ領域が前記前記第1の整合構造体に自己整合するように，前記第1のＬＤＤ領域内に前記第２のＬＤＤ領域を形成する工程とを含み，
　前記第1の整合構造体はシールド構造体を含むことを特徴とする請求項７に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項９】
　前記第２のＬＤＤ領域を形成した後に，前記シールド構造体を除去する工程をさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項１０】
　前記シールド構造体を除去する工程と，
　前記シールド構造体の下の前記絶縁層の少なくとも一部分を除去する工程と
　前記除去されたシールド構造体が形成された前記絶縁層の少なくとも一部分の上に，新しいシールド構造体を形成する工程とをさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。」
　
＜補正後＞
「【請求項１】
　第１の導電型の半導体層と，
　前記半導体層内に形成された第２の導電型のソース領域と，
　前記半導体層内に形成され，前記ソース領域から離間された前記第２の導電型のドレイン領域と，
　前記半導体層の上部表面に近接して，少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域と，
　前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内に，前記半導体層の前記上部表面の近傍に形成された前記第１の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域とを含み，
　前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第1の整合構造体に自己整合され，かつ前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項２】
　前記第１の整合構造体は，前記半導体層の前記上部表面の近傍に，少なくとも部分的に前記ゲート領域と前記ドレイン領域との間に形成され，前記ソース領域に電気的に接続され，前記ゲートから離間され，前記ゲートに対して重ならないシールド構造体を含むことを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項３】
　前記シールド構造体が，前記ゲートと同時に形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項４】
　前記ゲートの下の第１の絶縁層および前記シールド構造体の下の第２の絶縁層が，他の絶縁層と異なる厚さで形成されることを特徴とする請求項２に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項５】
　前記半導体層の前記上部表面の近傍に，少なくとも部分的に前記第２のＬＤＤ領域と前記ドレイン領域の間に形成された第２の整合構造体をさらに含み，
　前記ドレイン領域が，前記第２の整合構造体の第１の縁部に自己整合され，前記第２のＬＤＤ領域が，前記第２の整合構造体の第２の縁部に自己整合され，その結果前記第２のＬＤＤ領域が前記ドレイン領域に自己整合することを特徴とする請求項１に記載の金属酸化膜半導体（ＭＯＳ）デバイス。
　【請求項６】
　少なくとも１つの金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路であって，前記少なくとも１つのＭＯＳデバイスが，
　第１の導電型の半導体層と，
　前記半導体層内に形成された第２の導電型のソース領域と，
　前記半導体層内に形成され，前記ソース領域から離間された前記第２の導電型のドレイン領域と，
　前記半導体層の上部表面の近傍に，少なくとも部分的に前記ソース領域とドレイン領域の間に形成されたゲートと，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第１の軽ドープ・ドレイン（ＬＤＤ）領域と，
　前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内に，前記半導体層の前記上部表面の近傍に形成された第２の軽ドープ・ドレイン（ＬＤＤ）領域とを含み，
　前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され，かつ前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを含む集積回路。
　【請求項７】
　金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法であって，
　第２の導電型の半導体層内に，第１の導電型のソース及びドレイン領域を相互に離間するように形成する工程と，
　前記半導体層の上部表面近傍でかつ少なくとも部分的に前記ソース及びドレイン領域の間にゲートを形成する工程と，
　前記半導体層内の前記ゲート領域と前記ドレイン領域の間でかつ，前記ドレイン領域の少なくとも一部の下に，前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第１の導電型の第１の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程と，
　前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内でかつ，前記半導体層の前記上部表面の近傍に前記第２の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域を形成する工程とを含み，
　前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され，かつ前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，前記ゲートと重複しないように前記ゲートから離間していることを特徴とする金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項８】
　前記第２のＬＤＤ領域を形成する前記工程が，
　前記半導体層の上部表面の少なくとも一部の上に絶縁層を形成する工程と，
　前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，同一の処理工程において前記ゲートと同時に形成された前記第１の整合構造体を形成する工程と，
　前記第２のＬＤＤ領域が前記前記第１の整合構造体に自己整合するように，前記第１のＬＤＤ領域内に前記第２のＬＤＤ領域を形成する工程とを含み，
　前記第１の整合構造体はシールド構造体を含むことを特徴とする請求項７に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項９】
　前記第２のＬＤＤ領域を形成した後に，前記シールド構造体を除去する工程をさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。
　【請求項１０】
　前記シールド構造体を除去する工程と，
　前記シールド構造体の下の前記絶縁層の少なくとも一部分を除去する工程と，
　前記除去されたシールド構造体が形成された前記絶縁層の少なくとも一部分の上に，新しいシールド構造体を形成する工程とをさらに含むことを特徴とする請求項８に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項８の「前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，前記ゲートに自己整合された前記第1の整合構造体を形成する工程」を補正して，補正後の請求項８の「前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，同一の処理工程において前記ゲートと同時に形成された前記第１の整合構造体を形成する工程」にすること。
　
３　補正の適否についての判断
　上記補正事項１は，拒絶査定で示された，補正前の請求項８の「前記ゲートに自己整合された前記第1の整合構造体を形成する」との記載の意味が不明であるとする拒絶の理由に示す事項について，これを補正して明瞭としたものであると認められるから，上記補正事項１は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第４号に規定する，明りょうでない記載の釈明を目的とするものに該当する。
　また，上記補正事項１は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に違反するところはない。
　したがって，本件補正は，特許法第１７条の２第３項及び第４項の規定に適合するから，適法なものである。
　
第３　本願発明
　本願の請求項１−１０に係る発明は，平成２５年６月１２日に提出された手続補正書により補正された特許請求の範囲の請求項１−１０に記載された事項により特定される前記のとおりのものである。（以下，本願の請求項１−１０に係る発明を，それぞれ「本願発明１」−「本願発明１０」という。）
　
第４　原査定の理由の概要
１　平成２４年３月２７日付けの最後の拒絶理由通知書で示された理由の概要は以下のとおりである。
　
「（理由１）
　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
（１）
　請求項２には，「前記半導体層の前記上部表面の近傍に，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に形成され，前記ソース領域に電気的に接続され，前記ゲートから離間され，前記ゲートに対して重ならないシールド構造体をさらに含む」と記載されているが，該記載における「シールド構造体」と，請求項１に記載されている「第１の整合構造体」との関係が不明であり，請求項１に係る発明を把握することができない。
　また，請求項８に記載されている「シールド構造体」と請求項８が引用する請求項７に記載されている「第１の整合構造体」との関係も同様である。
　
（２）
　請求項８には，「前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，前記ゲートに自己整合されたシールド構造体を形成する工程」と記載されている。ここで，ゲートに自己整合しているとは，ゲート電極をマスクとして形成することを意味していると認められるため，シールド構造体はゲート電極をマスクとして形成しているものと認められる。
　一方，請求項８が引用する請求項７には，「前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され」と記載されている。ここで，請求項８に記載されている「シールド構造体」と請求項８が引用する請求項７に記載されている「第１の整合構造体」が同一のものである場合には，ゲートとシールド構造体は同一工程で形成されおり，なおかつゲートをマスクとしてシールド構造体を形成することとなり，工程上矛盾が生じる。
　したがって，請求項８に係る発明を把握することができない。
　
　よって，請求項２，８及びこれらの請求項を引用する請求項３〜５，９，１０に係る発明は明確でない。
　
（理由２）
　この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
【請求項１〜１０について】
・理由　　　　：２
・引用文献等　：１，２
［備考］
　引用文献１図１及びその説明箇所には，第２の導電型の第１のＬＤＤ領域の表面に形成され，ゲートと重複しない複数の第１導電型の第２のＬＤＤ領域を有するＭＯＳＦＥＴが開示されている。
　一方，引用文献２段落【００５９】〜【００６８】には，第２の導電型の第１のＬＤＤ領域の表面に第１導電型の第２のＬＤＤ領域を形成する方法として，ゲートと同時に形成された整合構造体を用いて第２のＬＤＤ領域を自己整合により形成する技術が開示されている。
　すると，引用文献１に開示されている発明において，引用文献２に開示されている上記技術を採用することは，第２の導電型の第１のＬＤＤ領域の表面に第１導電型の第２のＬＤＤ領域を形成する具体的な方法として公知の技術を採用することにすぎず，当業者ならば容易に想到することができたものである。
　その際に，整合構造体を除去するか否かは，最終的なＭＯＳＦＥＴの形態によって，当業者が適宜なし得たことにすぎない。
　
【請求項１〜１０について】
・理由　　　　：２
・引用文献等　：１，２
［備考］
　引用文献２段落【００５９】〜【００６８】には，第２の導電型の第１のＬＤＤ領域の表面に第１導電型の第２のＬＤＤ領域を形成する方法として，ゲートと同時に形成された整合構造体を用いて第２のＬＤＤ領域を自己整合により形成する発明が開示されている。
　そして，引用文献２に開示されている上記発明を用いて形成するＭＯＳＦＥＴは，発明を実施する際に当業者が適宜選択すべきものであると認められる。
　一方，引用文献１図１及びその説明箇所には，第２の導電型の第１のＬＤＤ領域の表面に形成され，ゲートと重複しない複数の第１導電型の第２のＬＤＤ領域を有するＭＯＳＦＥＴが開示されており，引用文献２に開示されている発明を用いて形成するＭＯＳＦＥＴとして採用することは，当業者ならば容易に想到することができたものである。
　
　　　　　　　　　　　引　用　文　献　等　一　覧
１.特表平１０−５０６５０３号公報
２.特開平１１−２０４７９２号公報」
　
２　平成２５年２月６日付けの拒絶査定で示された理由の概要は以下のとおりである。
　
「この出願については，平成２４年　３月２７日付け拒絶理由通知書に記載した理由１，２によって，拒絶をすべきものです。
　なお，意見書及び手続補正書の内容を検討しましたが，拒絶理由を覆すに足りる根拠が見いだせません。
備考
○理由２
【請求項１〜１０に係る発明について】
　平成２４年８月２日付け手続補正書における手続補正は，上記拒絶理由通知書に記載した特許法第３６条第６項第２号の拒絶理由を解消するために請求項２及び８を補正するものであるため，請求項１〜１０に係る発明に係る発明は実質的に平成２３年１１月１６日付け手続補正書における請求項１〜１０に係る発明と同一であると認められる。
　そして，平成２３年１１月１６日付け手続補正書における請求項１〜１０に係る発明が，上記拒絶理由通知書において引用した特表平１０−５０６５０３号公報（以下「引用文献１」という。）及び特開平１１−２０４７９２号公報（以下「引用文献２」という。）に基づいて当業者ならば容易に想到することができたものであることは上記拒絶理由通知書に記載したとおりであるから，請求項１〜１０に係る発明は，引用文献１及び２に開示されている発明に基づいて，当業者ならば容易に発明をすることができたものである。
　
　なお，出願人は，平成２４年８月２日付け意見書において，「しかしながら，引例２では，P型拡散層108はゲート電極102-1から離間しておりません。」，「なお，引例１にも，斯かる本発明の上記発明特定事項は開示されてもいなければ，示唆されてもいません。」及び「従いまして，本発明は引例1及び2とは構成が異なり，容易に推考することは出来ないものと思料致します。」と主張している。
　しかし，上記拒絶理由通知書においては，本願発明が引用文献１に開示されている発明又は引用文献２に開示されている発明と構成が異なると認定したうえで，引用文献１に開示されている発明においては，本願の第２の軽ドープ・ドレイン領域に相当するゲート電極から離間した領域１５を形成するためのマスク等については開示がないため，当該領域を形成するための方法として第１の軽ドープ・ドレイン領域内に逆導電型の領域を形成している引用文献２に開示されている方法を採用することが容易であると判断したものである。
　したがって，出願人の上記主張を検討しても，上記拒絶理由通知書に記載した理由２が解消しているとは認めることはできない。
　よって，上記拒絶理由通知書に記載した理由２は，依然として解消していない
。
　
○理由１
　請求項８には，「前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，前記ゲートに自己整合された前記第１の整合構造体を形成する工程」と記載されている。ここで，本願の請求項１〜７には第２の軽ドープ・ドレイン領域を第１の整合構造体に自己整合させて形成することが記載されていることから，自己整合しているとは，既に形成されている構造をマスクとして形成することを意味していると認められるため，請求項８の上記記載は，整合構造体がゲート電極をマスクとして形成されていることを意味しているものと認められる。
　一方，請求項８が引用する請求項７には，「前記第２の軽ドープ・ドレイン（ＬＤＤ）領域は，同一の処理工程において前記ゲートと同時に形成された第１の整合構造体に自己整合され」と記載されている。
　すると，ゲート電極と整合構造体は同一工程で形成されおり，なおかつゲート電極をマスクとして整合構造体を形成することとなり，工程上矛盾が生じる。
　したがって，請求項８に係る発明を把握することができない。
（なお，「自己整合され」ることが，第２の軽ドープ・ドレイン領域を形成する場合と整合構造体を形成する場合とにおいて異なることを意味するのであれば，その違いが明確となるように，整合構造体を形成する際の文言として日本語の「自己整合」との文言を用いないように補正されたい。）
　
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
　請求項８に係る発明については，さらに下記の理由により特許を受けることができないと認められるから，仮に審判請求される場合は，下記理由も考慮されたい。
・理由　：特許法第３６条第６項第２号
　請求項８には，「前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，前記ゲートに自己整合された前記第１の整合構造体を形成する工程」と記載されているが，ゲートに自己整合された第１の整合構造体とは，第１の整合構造体とゲートがどのような関係にあることを意味しているのかが不明であり，請求項８に係る発明を把握することができない。」
　
第５　当審の判断
１　理由２（特許法第２９条第２項）について
（１）引用例とその記載事項，及び，引用発明
　原査定の拒絶の理由に引用された，本願の優先権主張の日前に日本国内において頒布された刊行物である下記の引用例１−２には，図面とともに，以下の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
ア　引用例１：.特表平１０−５０６５０３号公報
（１ａ）「図１は本発明による
ラテラル高圧ＤＭＯＳトランジスタ
比較的わずかにドーピングされた基板３
この基板上に成長され同じく比較的わずかにドーピングされたエピタキシャル層４
基板３は，約９０Ω−ｃｍの固有抵抗に相当する約１．５・１０
14
原子／ｃｍ
3
のドーピング濃度を有するｐ型の＜１００＞シリコンである
エピタキシャル層４は，約７・１０
14
原子／ｃｍ
3
のドーピング濃度，すなわち約６Ω−ｃｍの固有抵抗を有するｎ型のシリコンである
多量にドーピングされたｎ型の表面領域６を有するドレイン
この表面領域はドレイン電極７に接続
このドレインは，この表面領域に比べてわずかにドーピングされトランジスタのドリフト領域を形成するエピタキシャル層の部分７に隣接する
ソース領域はｐ型領域９中に設けられ多量にドーピングされたｎ型の表面領域８を以って構成
このｐ型領域９も表面に隣接しておりトランジスタの基体（ボディ）領域を構成
ソース領域８及び基体領域９はソース電極１０により導電的に相互接続
トランジスタのチャネル領域はソース領域８とドリフト領域７との間に位置する領域９の部分１１を以って構成
ゲート電極１２はチャネル領域の上方に位置
ゲート酸化物１３によりこのチャネル領域から絶縁
ブレークダウン電圧を高めるために，基板３と同一の導電型であるもこの基板３よりもドーピング濃度が高いｐ型埋込領域１４がエピタキシャル層と基板との間の境界に設けられている
この埋込領域はベース領域９の下方からドリフト領域７まで延在
所望に応じ，ブレークダウン電圧を更に高めるために，電気的に浮動のｐ型表面領域１５の形態の１つ又は複数個の電圧上昇領域をドリフト領域内に形成することができる
表面５から基板中に下方に延在するｐ型島絶縁領域１６により半導体本体２中の他の素子から電気絶縁されている
電気的なブレークダウンを阻止するために，深いｐ型領域１６にブレークダウン電圧上昇用延長部１７を設けることができ，この延長部は領域１５と同時に設ける
　
（１ｂ）図１は，引用例１に記載された発明によるＬＤＭＯＳＴの第１実施例を示す断面図であって，上記摘記（１ａ）の記載を参酌すれば，同図から，
　ｐ型の基板３と，
　前記基板３上に成長された，比較的わずかにドーピングされた，ｎ型のエピタキシャル層４と，
　前記エピタキシャル層４内に形成された前記ｎ型の表面領域８を以って構成されるソース領域と，
　前記エピタキシャル層４内に形成され，前記ソース領域から離間された前記ｎ型の表面領域６を有するドレインと，
　前記エピタキシャル層４の上部表面に近接して，少なくとも部分的に前記ソース領域と前記ドレインの間に形成されたゲート電極１２と，
　前記エピタキシャル層４内に，前記エピタキシャル層４の前記上部表面の近傍に形成された前記ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域とを含み，
　かつ前記１つ又は複数個の電圧上昇領域は，前記ゲート電極１２と重複しないように前記ゲート電極から離間しているＬＤＭＯＳＴ。
　の構造を見て取ることができる。
　
イ　引用発明１
　引用例１の上記摘記（１ａ）と（１ｂ）を総合勘案すれば，引用例１には以下の発明（以下「引用発明１」という。）が記載されていると認められる。
　
「ｐ型の基板３と，
　前記基板３上に成長された，比較的わずかにドーピングされた，ｎ型のエピタキシャル層４と，
　前記エピタキシャル層４内に形成された前記ｎ型の表面領域８を以って構成されるソース領域と，
　前記エピタキシャル層４内に形成され，前記ソース領域から離間された前記ｎ型の表面領域６を有するドレインと，
　前記エピタキシャル層４の上部表面に近接して，少なくとも部分的に前記ソース領域と前記ドレインの間に形成されたゲート電極１２と，
　前記エピタキシャル層４内に，前記エピタキシャル層４の前記上部表面の近傍に形成された前記ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域とを含み，
　かつ前記１つ又は複数個の電圧上昇領域は，前記ゲート電極１２と重複しないように前記ゲート電極から離間しているＬＤＭＯＳＴ。」
　
ウ　引用例２：特開平１１−２０４７９２号公報
（２ａ）「【請求項１】
延長ドレイン拡散層の中に，延長ドレイン拡散層内逆導電型拡散層が形成された構造の半導体装置において，主ゲート電極とは別に副ゲート電極をも備えたことを特徴とする半導体装置
【請求項２】前記延長ドレイン拡散層はその先端が前記主ゲート電極と自己整合により形成されている請求項１に記載の半導体装置。
【請求項３】前記
延長ドレイン拡散層内逆導電型拡散層は
前記副ゲート電極との間に自己整合により形成されている
　
（２ｂ）「【発明の実施の形態】以下，本発明の実施の形態について図面を参照して詳細に説明する。
【００５９】図１は，本発明の第１実施形態による半導体装置の製造方法における製造プロセスを示す断面図である。図示の半導体装置は，定格電圧が６０ＶのＮＭＯＳトランジスタである。
【００６０】図１（ａ）に示されるようにＰ型のシリコン（Ｓｉ）基板１００が用意される。Ｐ型シリコン基板１００は，ボロンがドープされていて，２０Ωｃｍの抵抗率と（１００）の面方位を持つ。Ｐ型シリコン基板１００は主面１００ａを持つ。シリコン基板１００の主面１００ａ上にゲート酸化膜となる酸化膜１０１が０．２μｍの膜厚を持つように形成された後，ゲート電極となるポリシリコン膜１０２が０．４μｍの膜厚を持つように堆積される。ポリシリコン膜１０２が低抵抗率を持つように高濃度にリンイオンが熱拡散によりドープされる。
【００６１】引き続いて，図１（ｂ）に示されるように，フォトリソグラフィー法を用いて，図１（ｂ）にＡ０で示される主ゲート領域と，図１（ｂ）にＢ０で示される副ゲート領域と以外の領域のポリシリコン膜１０２及び酸化膜１０１がエッチングにより除去される。これにより，主ゲート領域Ａ０上には第１ポリシリコン膜１０２−１と第１酸化膜１０１−１が残り，副ゲート領域Ｂ０上には第２ポリシリコン膜１０２−２と第２酸化膜１０１−２が残る。第１ポリシリコン膜１０２−１は主ゲート電極として使用され，第２ポリシリコン膜１０２−２は副ゲート電極として使用される。こうして主ゲート構造と副ゲート構造が完成する。それに関連して，第１酸化膜１０１−１は主ゲート酸化膜と呼ばれ，第２酸化膜１０１−２は副ゲート酸化膜と呼ばれる。
【００６２】図１（ｃ）に示されるように，シリコン基板１００は，主ゲート領域Ａ０の中心を境として，副ゲート領域Ｂ０とは反対方向の側（ソース側）のＡ１部と，副ゲート領域Ｂ０を含む側（ドレイン側）のＢ１部とに分けられることができる。
【００６３】Ａ１部はフォトリソグラフィー法を用いてレジスト膜（図示せず）で覆われ，Ｂ１部にリンがイオン注入される。その後，押し込み拡散が行われ，シリコン基板１００のＢ１部内にＮ型延長ドレイン拡散層１０３が形成される。すなわち，Ｎ型延長ドレイン拡散層１０３は，少なくともその先端が主ゲート電極１０２−１と自己整合的に形成される。その後，Ｂ１部がフォトリソグラフィー法を用いてレジスト膜（図示せず）で覆われ，Ａ１部にボロンがイオン注入される。続いて，押し込み拡散が行われ，シリコン基板１００のＡ１部内にＰ型ＤＳＡ拡散層１０４が形成される。
【００６４】図１（ｄ）に示されるように，上記Ａ１部（Ｐ型ＤＳＡ拡散層１０４）は，主ゲート領域Ａ０から離れた側のＡ２部と主ゲート領域Ａ０の側のＢ２部とに分けられることができる。また，上記Ｂ１部（Ｎ型延長ドレイン拡散層１０３）は，副ゲート領域Ｂ０の中心を境として，主ゲート領域Ａ０の側のＡ３部と主ゲート領域Ａ０から離れた側のＢ３部とに分けられることができる。
【００６５】前述の延長ドレイン拡散層１０３やＰ型ＤＳＡ拡散層１０４が形成されたのと同じ手法，すなわち，フォトリソグラフィー法により形成されたレジスト膜と第１及び第２のポリシリコン膜１０２−１及び１０２−２の両方をイオン注入のマスクとして利用する方法により表面の高濃度層が形成される。
【００６６】すなわち，Ａ２部及びＡ３部をマスクとして用いて，Ｂ２部及びＢ３部に砒素がイオン注入され，それぞれ，高濃度Ｎ型拡散層（Ｎ＋層）１０５及びＮ＋層１０６が形成される。また，Ｂ２部及びＢ３部をマスクとして用いて，Ａ２部及びＡ３部にボロンがイオン注入され，それぞれ，高濃度Ｐ型拡散層（Ｐ＋層）１０７及びＰ＋層１０８が形成される。高濃度Ｐ型拡散層層１０８は延長ドレイン拡散層内逆導電型拡散層と呼ばれ，高濃度Ｎ型拡散層１０６はドレイン高濃度拡散層又は高濃度ドレイン拡散層と呼ばれる。すなわち，延長ドレイン拡散層内逆導電型拡散層１０８は主ゲート電極１０２−１と副ゲート電極１０２−２との間にそれらと自己整合的に形成される。また，Ｎ＋層１０６は，副ゲート電極１０２−２と自己整合的に形成される。
【００６７】次に，図１（ｅ）に示されるように，酸化膜系の絶縁膜１０９が全面に堆積され，フォトリソグラフィー法を用いて，絶縁膜１０９の選択エッチングが行われる。これにより，残った絶縁膜１０９は，第１ポリシリコン膜（主ゲート電極）１０２−１の表面全体，延長ドレイン拡散層内逆導電型拡散層１０８，この拡散層１０８に続く第２ポリシリコン膜（副ゲート電極）１０２−２の表面の一部，およびドレイン高濃度拡散層１０６上の第２ポリシリコン膜（副ゲート電極）１０２−２と第２酸化膜（副ゲート酸化膜）１０１−２の側壁を覆う。
【００６８】その後，アルミニウムが全面に堆積させられ，フォトリソグラフィー法を用いてアルミニウムの選択エッチングが行われる。この結果，表面のアルミニウム配線１１０及び１１１が形成される。アルミニウム配線１１０は高濃度Ｎ型拡散層層１０５と高濃度Ｐ型拡散層層１０７とに接触し，アルミニウム配線１１１はドレイン高濃度拡散層１０６に接触する。すなわち，アルミニウム配線１１０はソース電極として使用され，アルミニウム配線１１１はドレイン電極として使用される。アルミニウム配線１１１は副ゲート電極１０２−２にも接触している。
【００６９】次に，寸法関係に関して，要となる部分の寸法と，選定根拠について以下に述べる。
【００７０】主ゲート電極１０２−１のゲート長は５μｍ程度である。この寸法はＭＯＳトランジスタがオフ状態のとき，延長ドレイン拡散層１０３から伸びてくる空乏層がソース拡散層１０４に至りパンチスルーを起こさない範囲内での可能な最小値である。
【００７１】また，主ゲート電極１０２−１と副ゲート電極１０２−２の間隔も５μｍ程度である。ＭＯＳトランジスタがオフ状態の時，延長ドレイン内逆導電型拡散層１０８と，Ｐ型シリコン基板１００の双方から空乏層が成長してピンチオフ状態となり，延長ドレイン拡散層１０３全域が空乏化する。この寸法はるが，この空乏化した部分のいかなる部分も臨界電界を超え降伏しない条件での可能なかぎりの最小値としている。
【００７２】副ゲート電極１０２−２の寸法は３μｍ程度である。これは延長ドレイン拡散層内逆導電型拡散層１０８とドレイン高濃度拡散層１０６との間で降伏を起こさない範囲内での可能な最小値である。
【００７３】この部分の拡散層構造としては，
高濃度Ｐ型拡散層（延長ドレイン拡散層内逆導電型拡散層）１０８
【００７４】従来のＭＯＳトタンジスタと同様に，ドレイン電極１１１，ソース電極１１０，主ゲート電極１０２−１はそれぞれ表面の配線によって，素子外部へ引き出される。また，副ゲート電極１０２−２は，素子の一部でアルミニウム配線（ドレイン電極）１１１と接触しているので，ドレイン電極と同じ電位に固定されている。
【００７５】延長ドレイン拡散層内逆導電型拡散層１０８は，利用分野によっては，それ自体給電するための引き出し配線を構成せず，電位的には浮いた拡散層として使用することができる。また，表面配線により，素子の外部に電極を引き出し，たとえば，ソースと同電位に固定して使用することもできる。
【００７６】本実施形態では，
主ゲート電極１０２−１と同時に副ゲート電極１０２−２が形成されている
延長ドレイン拡散層内逆導電型拡散層１０８は主ゲート電極１０２−１と副ゲート電極１０２−２により自已整合的に形成される
　
（２）判断
ア　本願発明１と引用発明１との対比
（ア）第１の導電型を「ｐ型」とした場合には，第２の導電型は「ｎ型」となるから，引用発明１の「ｐ型の基板３」，「ｎ型の表面領域８を以って構成されるソース領域」，「ｎ型の表面領域６を有するドレイン」は，それぞれ本願発明１の「第１の導電型の半導体層」，「第２の導電型のソース領域」，「第２の導電型のドレイン領域」に相当する。
　
（イ）引用発明１の「基板３上に成長された，比較的わずかにドーピングされた，ｎ型のエピタキシャル層４」と，本願発明１の「前記半導体層内の前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域」とは，「前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域」である点で一致する。
　
（ウ）引用発明１の「ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」と，本願発明１の「第１の導電型の第２の軽ドープ・ドレイン（ＬＤＤ）領域」とは，「第１の導電型の第２のドープ領域」である点で一致する。
　
（エ）引用発明１の「ＬＤＭＯＳＴ」は，本願発明１の「金属酸化膜半導体（ＭＯＳ）デバイス」に相当する。
　
　してみれば，本願発明１と引用発明１との一致点と相違点は，次のとおりといえる。
　
＜一致点＞
「第１の導電型の半導体層と，
　第２の導電型のソース領域と，
　前記ソース領域から離間された前記第２の導電型のドレイン領域と，
　前記半導体層の上部表面に近接して，少なくとも部分的に前記ソース領域と前記ドレイン領域の間に形成されたゲートと，
　前記ゲート領域と前記ドレイン領域の間に形成され，前記ドレイン領域の少なくとも一部の下に形成され，かつ前記ドレイン領域から前記ゲート領域の少なくとも一部の下に伸びる，前記第２の導電型の第1の軽ドープ・ドレイン（ＬＤＤ）領域と，
　前記第１の軽ドープ・ドレイン（ＬＤＤ）領域内に，前記半導体層の前記上部表面の近傍に形成された前記第１の導電型の第２のドープ領域とを含み，
　前記第２のドープ領域は，前記ゲートと重複しないように前記ゲートから離間している金属酸化膜半導体（ＭＯＳ）デバイス。」
　
＜相違点＞
・相違点１：本願発明１の第２の軽ドープ・ドレイン（ＬＤＤ）領域は，「同一の処理工程において前記ゲートと同時に形成された第1の整合構造体に自己整合され」るのに対して，引用発明１では，このような特定がされていない点。
　
・相違点２：第１の導電型の第２のドープ領域が，本願発明１では，「軽ドープ」であるのに対して，引用発明１では，そのような特定がされていない点。
　
・相違点３：第１の軽ドープ・ドレイン（ＬＤＤ）領域が，本願発明１では，第１の導電型の半導体層「内」に「形成」されているのに対して，引用発明１では，「比較的わずかにドーピングされた，ｎ型のエピタキシャル層４」は，基板３「上」に「成長」されたものである点。
　
・相違点４：本願発明１の「ソース領域」及び「ドレイン領域」が，半導体層内に形成されるのに対して，引用発明１の「ソース領域」及び「ドレイン」が，基板３上に成長された，比較的わずかにドーピングされた，ｎ型のエピタキシャル層４内に形成される点。
　
イ　相違点についての検討
・相違点１について
（ア）引用例２の上記摘記（２ａ）の「【請求項１】延長ドレイン拡散層の中に，延長ドレイン拡散層内逆導電型拡散層が形成された構造の半導体装置において，主ゲート電極とは別に副ゲート電極をも備えたことを特徴とする半導体装置。」，「【請求項３】前記延長ドレイン拡散層内逆導電型拡散層は前記主ゲート電極と前記副ゲート電極との間に自己整合により形成されている請求項１に記載の半導体装置。」及び上記摘記（２ｂ）の「【００７６】本実施形態では，主ゲート電極１０２−１と同時に副ゲート電極１０２−２が形成されている。」との記載から，引用例２に，「主ゲート電極とは別に副ゲート電極をも備えたことを特徴とする半導体装置において，前記主ゲート電極と前記副ゲート電極とを同時に形成すること」及び「前記主ゲート電極と前記副ゲート電極との間に自己整合により延長ドレイン拡散層内逆導電型拡散層を形成すること」という技術的思想が開示されていると理解できる。
　
（イ）そして，引用例２に記載された半導体装置の「延長ドレイン拡散層内逆導電型拡散層」と，引用発明１の「ｐ型の前記表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」とは，延長ドレイン拡散層内に形成された逆導電型拡散層である点で一致し，また，引用例２に記載された半導体装置の「副ゲート電極」は，本願発明１の「整合構造体」の一種であると認められる。
　
（ウ）しかしながら，引用発明１は，「副ゲート電極」を備えておらず，また，引用例１の記載を精査しても，引用発明１に「副ゲート電極」を形成することは記載も示唆もされていない。また，引用発明１に「副ゲート電極」を形成することが，本願の優先権の主張の日前において技術常識であったとも認められない。
　
（エ）すなわち，引用発明１に「副ゲート電極」を形成する動機を見いだすことはできないから，引用発明１において，「ｐ型の前記表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」を，ゲート電極と同時に形成した「副ゲート電極」に自己整合させることも，当業者が容易になし得たことであると認めることはできない。
　
（オ）したがって，引用発明１において，上記相違点１について本願発明１の構成を採用することは当業者にとって容易であったとはいえない。
　
・相違点２について
（ア）引用例１では，「基板３」及び「エピタキシャル層４」について，「比較的わずかにドーピングされた」と説明されていることから，引用例１において，「軽ドープ」の領域は，「比較的わずかにドーピングされた」と，明示されているものと理解することが自然といえる。
　一方，引用発明１の「１つ又は複数個の電圧上昇領域」は，「電気的に浮動のｐ型表面領域１５の形態」と特定されているだけであって，「比較的わずかにドーピングされた」とは特定されてはいない。
　そうすると，引用発明１の「１つ又は複数個の電圧上昇領域」のドープの程度は，「軽ドープ」ではないといえる。
　
（イ）また，引用例１の上記摘記（１ａ）の「電気的なブレークダウンを阻止するために，深いｐ型領域１６にブレークダウン電圧上昇用延長部１７を設けることができ，この延長部は領域１５と同時に設ける。」との記載に照らして，引用発明１の「ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」のドープの程度は，電気的なブレークダウンを阻止するために深いｐ型領域１６に設けられたブレークダウン電圧上昇用延長部１７と同程度のドープ量であると解することが自然といえるところ，前記電気的なブレークダウンを阻止するために深いｐ型領域１６に設けられたブレークダウン電圧上昇用延長部１７のドープの程度が「軽ドープ」であるとは認められないから，この点からも，引用発明１の「ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」のドープの程度が「軽ドープ」であるとは認められない。
　
（ウ）そして，引用発明１の「ｐ型の表面領域１５を以って構成される１つ又は複数個の電圧上昇領域」のドープの程度を「軽ドープ」とする動機も見いだすことはできない。
　
（エ）すなわち，引用発明１において，上記相違点２について本願発明１の構成を採用することは当業者にとって容易であったとはいえない。
　
（３）小括
　したがって，上記相違点３−４については検討するまでもなく，本願発明１は，当業者が引用発明１と引用例２に記載された発明に基づいて容易に発明をすることができたとはいえない。
　本願の請求項２−５に係る発明は，本願発明１をさらに限定したものであり，また，請求項６−１０に係る発明は，上記相違点１及び上記相違点２に係る本願発明１の発明特定事項に相当する事項をいずれも発明特定事項として備えた発明といえるから，本願発明２−５及び本願発明６−１０は，本願発明１と同様に，当業者が引用発明１と引用例２に記載された発明に基づいて容易に発明をすることができたとはいえない。
　
２　理由１（特許法第３６条第６項第２号）について
　平成２５年６月１２日に提出された手続補正書による補正によって，本願の請求項８は，
「【請求項８】
　前記第２のＬＤＤ領域を形成する前記工程が，
　前記半導体層の上部表面の少なくとも一部の上に絶縁層を形成する工程と，
　前記絶縁層の少なくとも一部分の上の，少なくとも部分的に前記ゲート領域と前記ドレイン領域の間に，同一の処理工程において前記ゲートと同時に形成された前記第１の整合構造体を形成する工程と，
　前記第２のＬＤＤ領域が前記前記第１の整合構造体に自己整合するように，前記第１のＬＤＤ領域内に前記第２のＬＤＤ領域を形成する工程とを含み，
　前記第１の整合構造体はシールド構造体を含むことを特徴とする請求項７に記載の金属酸化膜半導体（ＭＯＳ）デバイスを形成する方法。」
と補正された。このことにより，請求項８に係る発明は明確となった。
　よって，原査定の拒絶理由の理由１は解消した。
　
第６　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。