【事件の表示】
　特願２０１０−２４０８９８「表示装置用駆動回路」拒絶査定不服審判事件〔平成２３年３月２４日出願公開、特開２０１１−５９７０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この審判事件に関する出願（以下、「本件出願」という。）は、平成１４年４月２６日にされた特許出願（特願２００２−１２６３９９）の一部を平成１９年４月２７日に新たな特許出願（特願２００７−１１９４３１）とし、その一部を平成２０年９月１８日に新たな特許出願（特願２００８−２３８９０８）とし、さらにその一部を平成２２年１０月２７日に新たな特許出願としたものである。これらの特許出願の分割は、いずれも適法と認められるので、本件特許出願は、もとの特許出願（特願２００２−１２６３９９）の時にしたものとみなす。
　本件出願は、平成２３年４月５日付けで拒絶の理由が通知され、同年７月７日付け手続補正書により特許請求の範囲についての補正がされ、平成２４年６月２９日付けで拒絶査定がされ、同年７月２４日に査定の謄本が送達された。
　これに対して、同年１０月１２日に拒絶査定不服審判が請求され、同時に特許請求の範囲についての補正（以下、「本件補正」という。）がされた。
　
第２　本件出願に係る発明
　本件補正は、本件補正前（平成２３年７月７日付け手続補正書による補正の後をいう。以下同じ。）の請求項１、２及び６を削除し、本件補正前の請求項３及び５の記載を変更した上で、それぞれ本件補正後の請求項１及び３とし、本件補正前の請求項４を本件補正後の請求項２とするものである。
　そして、本件補正のうち、本件補正前の請求項５を本件補正後の請求項３とする補正は、明瞭でない記載の釈明を目的とするものであって、平成２３年４月５日付けで通知された拒絶の理由に示す事項についてするものである。
　そうすると、本件出願の請求項３に係る発明（以下、「本件発明」という。）は、本件補正後の請求項３に記載された事項によって特定されるものであり、具体的には以下のとおりである。
　
「【請求項３】
　外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路であって、
　基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路と、
　前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタと、を備え、
　前記表示装置用駆動回路は、第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有し、
　前記階調データは、ＲＧＢの各色に６ビットを含み、
　前記生成回路は、前記第１の表示モード及び第２の表示モードによらず、最高レベルの階調電圧である前記Ｖ０及び最低レベルの階調電圧であるＶ６３を常に出力し、
　前記生成回路は、前記第１の表示モード及び第２の表示モード時に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路を備え、
　前記生成回路は、前記第１及び第２のモードである場合に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除き、所定の階調電圧は出力せずに各レベルの階調電圧を前記出力選択回路から出力し、
　前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え、
　前記生成回路は、最高レベルの階調電圧及び最低レベルの階調電圧に対応する前記オペアンプへの電源を常に供給し、
　前記生成回路は、前記第１の表示モードである場合には、減色により表示に不要となる所定の階調電圧の階調数は、前記第２の表示モード時の減色により表示に不要となる所定の階調電圧の階調数よりも少なく、
　前記生成回路は、減色しない場合に、前記最高レベルの階調電圧及び最低レベルの階調電圧を除く、各レベルの階調電圧に対応する前記オペアンプへの電源を供給し、
　前記生成回路は、減色する場合には、減色により表示に不要となるレベルの階調電圧に対する前記オペアンプヘ供給する電源を停止することによって、前記減色モードを示すデータに従って表示に必要となるレベルの階調電圧を出力し、表示に不要となるレベルの階調電圧の出力を停止することを特微とする表示装置用駆動回路。」
　
　ここで、本件補正後の請求項３に記載された事項のうち、「前記第１及び第２のモードである場合」は、明らかに「前記第１及び第２の
表示
　また、「前記減色モードを示すデータ」は、これより前に「減色モード」が記載されていないので何を指しているのか文言上は明らかでないが、「表示モードが第１の表示モードか第２の表示モードかを示すデータ」の意味であることが文脈から明らかなので、そのように解釈する。
　
第３　原査定の拒絶の理由
　本件発明（原査定の時点では、本件補正前の請求項５に係る発明）に対する原査定の拒絶の理由３及び４は、概略以下のとおりである。
　
「（理由３）
　本件発明は、本件出願前に外国において頒布された下記の刊行物（以下、「刊行物１」という。）に記載された発明に基づいて、本件出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　（理由４）
　本件発明は、本件出願の日前の特許出願であって、本件出願後に出願公開がされた下記の特許出願（以下、「先願２」という。）の願書に最初に添付された明細書、特許請求の範囲又は図面（以下、「当初明細書等」という。）に記載された発明と同一であり、しかも、本件発明の発明者が先願２に係る上記の発明をした者と同一ではなく、また本件出願の時において、その出願人が先願２の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができない。
　
　刊行物１：ヨーロッパ特許出願公開第１１８４８３４号明細書
　　　　　　　発行日：２００２年（平成１４年）３月６日
　先願２：特願２００２−１０５７４４（特開２００３−２２８３４８）
　　　　　　出願日：平成１４年４月８日
　　　　　　公開日：平成１５年８月１５日
　　　　　　出願人：コーニンクレッカ　フィリップス　エレクトロニクス
　　　　　　　　　　エヌ　ヴィ
　　　　　　発明者：萩野　修司」
　
第４　理由３（特許法第２９条第２項）について
１．刊行物１に記載された事項
（１）刊行物１の記載
　刊行物１には、以下の記載がある。なお、原文の引用の後に、当審で作成した日本語訳を記載する。日本語訳を作成する際、刊行物１に対応する公開特許公報である特開２００２−１２３２３３号公報の記載を参考にした。
　
ア．段落０００１
「[0001] The present invention relates to signal line drive circuits
in image display devices for sampling image signals and supplying 
tone-specific signal line drive signals to signal lines, image 
display devices incorporating the signal line drive circuits, and 
portable apparatuses incorporating the image display devices.」
「［０００１］本発明は、画像信号をサンプリングし、信号線に階調毎の信号線駆動信号を出力する画像表示装置の信号線駆動回路、この信号線駆動回路を用いた画像表示装置およびこの画像表示装置を使用した携帯機器に関するものである。」
　
イ．段落００１３
「[0013] The present invention addresses these problems and has 
objectives to further reduce power consumption in the signal line 
drive circuit and at the same time to provide a signal line drive 
circuit, for use in a matrix-type display, which can reduce its 
power consumption to suitable levels in line with operating 
conditions, an image display device incorporating the signal line 
drive circuit, and a portable apparatus incorporating the image 
display device.」
「［００１３］本発明は、上記問題点を解決するためになされたものであり、信号線駆動回路のさらなる省電力化を図るとともに、使用状況に応じて省電力化の程度を任意に選択できるマトリクス型表示装置の信号線駆動回路およびそれを用いた画像表示装置並びにその画像表示装置を搭載した携帯機器の提供を目的としている。」
　
ウ．段落００２０から００２４まで
「[0020] Referring to Figures 1, 2, the following will describe an 
embodiment in accordance with the present invention. Figure 1 is a 
circuit diagram of a signal line drive circuit 11, showing an 
embodiment in accordance with the present invention. Figure 2 is a 
block diagram of an active matrix liquid crystal display 1 (an image
display device of an embodiment in accordance with the present 
invention) incorporating the signal line drive circuit 11.
　[0021] As shown in Figure 2, the active matrix liquid crystal 
display 1 is connected to an external power supply circuit 2 and an 
image signal supply circuit 3. The external power supply circuit 2 
supplies electric power to the liquid crystal display 1, supplying 
voltage to an external reference power supply circuit (reference 
voltage supply means), the signal line drive circuit 11, and other 
circuits. The image signal supply circuit 3 feeds image signals to 
the liquid crystal display 1. The image signals (R0-R5, etc.) are 
adjusted in terms of timings by the latch circuit 13 before 
transmitted to the signal line drive circuit 11. The signal line 
drive circuit 11 receives control signals CS1-CS3 from a setup 
circuit (control means) 14 as will be detailed later.
　[0022] In the liquid crystal display 1, the signal line drive 
circuit 11 is connected to a plurality of signal lines 18, and the 
scan line drive circuit 15 is connected to a plurality of scan lines
19. There are also provided pixel electrodes 16 in a matrix form. 
Each pixel electrode 16 is connected to its own signal line 18 and 
scan line 19 via a TFT (thin film transistor) 17 and other active 
elements. The signal lines 18 and the scan lines 19 are disposed on 
a first transparent substrate 20. Opposite to the first transparent 
substrate 20 is disposed a second transparent substrate (not shown) 
with opposite electrodes (not shown). Liquid crystal (not shown) is 
sandwiched and sealed between the first transparent substrate 20 and
the second transparent substrate.
　[0023] The following will describe an arrangement of the signal 
line drive circuit 11 in Figure 1. 31 represents input terminals 
where the liquid crystal display 1 receives image signals. In Figure
1, the image signals are divided into red (R), green (G), and blue 
(B), 6 bits for each color, and denoted by R0, etc. 32 represents a 
sampling and latch circuit that samples and latches the image 
signals to produce output signals controlling a decoder circuit 33 
in the succeeding stage. The decoder circuit 33 converts the image 
signals to signals controlling reference voltage chooser circuits 34
in the succeeding stage using a decoder table on the basis of the 
tones represented by the image signals sampled by the sampling and 
latch circuit 32. The reference voltage chooser circuit 34 chooses 
one of incoming reference voltages according to the output of the 
decoder circuit 33.
　[0024] 35 is a voltage divider circuit in which ladder resistors 
36, etc. and divides a first reference voltage VB1 fed from an 
external reference power supply circuit 12. The reference voltages 
produced by the voltage divider circuit 35 dividing the first 
reference voltage VB1 will be referred to as the second reference 
voltages VB2. The second reference voltages VB2 are fed via buffer 
circuits 37 each having a high input impedance and a low output 
impedance to each reference voltage chooser circuits 34 where one of
the reference voltages is chosen and coupled to an output terminal 
38. The output terminal 38 are connected to the respective signal 
lines 18 in Figure 2 to transmit the output signals driving the 
signal lines 18. In Figure 1, the signal line drive circuit 11 is 
defined to have n outputs, where n is an integer larger than, or 
equal to, 1.」
「［００２０］本発明の実施の一形態を図１および図２に基づいて以下に説明する。図１は、本発明の実施の一形態を示す信号線駆動回路１１の回路図である。また、図２は、上記信号線駆動回路１１を備えた、本発明の実施の一形態を示す画像表示装置としてのアクティブマトリクス型液晶表示装置１のブロック図である。
　［００２１］図２に示すように、アクティブマトリクス型液晶表示装置１には、外部電源回路２および画像信号供給回路３が接続される。外部電源回路２は、液晶表示装置１を駆動するための電源を供給する回路であり、外部基準電源回路（基準電圧供給手段）、信号線駆動回路１１およびその他の回路に電圧を供給する。画像信号供給回路３は、液晶表示装置１に表示する画像信号を供給する回路である。上記画像信号（Ｒ０〜Ｒ５等）は、タイミング調整を行なうラッチ回路１３を介して信号線駆動回路１１に供給される。また、信号線駆動回路１１には、後述のように、設定回路（制御手段）１４から制御信号ＳＣ１〜ＳＣ３が入力される。
　［００２２］液晶表示装置１では、信号線駆動回路１１に複数の信号線１８が接続され、走査線駆動回路１５に複数の走査線１９が接続されている。また、画素電極１６がマトリクス状に配置され、各画素電極１６にはＴＦＴ１７（Thin Film Transistor）等のアクティブ素子を介して信号線１８と走査線１９とが接続されている。これら複数の信号線１８と複数の走査線１９とは第１透明基板２０上に備えられている。この第１透明基板２０と対向する位置に配置された第２透明基板（図示せず）には対向電極（図示せず）が備えられ、第１透明基板２０と第２透明基板との間には液晶（図示せず）が封入されている。
　［００２３］次に、図１に示した信号線駆動回路１１の構成について説明する。３１は液晶表示装置１に表示される画像信号の入力端子である。図１では、画像信号が赤（Ｒ）、緑（Ｇ）、青（Ｂ）で各６ビット（Ｒ０等）の場合を示している。３２はサンプリング・ラッチ回路であり、前記画像信号をサンプリングしてラッチし、次段のデコード回路３３を制御する信号を出力する。３３はデコード回路であり、前紀サンプリング・ラッチ回路３２でサンプリングされた画像信号の階調に基づいて、画像信号を次段の基準電圧選択回路３４を制御する信号に、デコードテーブルを用いて変換する。３４は基準電圧選択回路であり、入力される基準電圧をデコード回路３３の出力に基づいて選択する。
　［００２４］３５は分圧回路であり、外部基準電源回路１２から入力される第１基準電圧ＶＢ１をラダー抵抗３６等で分圧する。この分圧回路３５で第１基準電圧ＶＢ１を分圧して得られた電圧が第２基準電圧ＶＢ２となる。この第２基準電圧ＶＢ２は入力インピーダンスが大きく出力インピーダンスが小さいバッファ回路３７を介して前記基準電圧選択回路３４に入力され、基準電圧選択回路３４にて選択される基準電圧となる。基準電圧選択回路３４の出力は、出力端子３８に出力される。出力端子３８は、図２に示した信号線１８に接続され、その出力信号により信号線１８を駆動する。なお、図１においては、信号線駆動回路１１の出力本数をｎ本としている。ここで、ｎは１以上の整数である。」
　
エ．段落００２５から００２９まで
「[0025] This arrangement is so far substantially identical to that 
of the signal line drive circuit 111 described in Background of the 
Invention in reference to Figure 4. However, the signal line drive 
circuit 11 of the present embodiment includes the following 
additional arrangement to further reduce power consumption.
　[0026] The power supply lines for the buffer circuits 37 are each 
equipped with a first switch 41 (41a, 41b ...). Each first switch 41
closes/opens the power supply line for the associated buffer circuit
37. The closure/opening of the first switches 41 is controlled by 
the first control signal CS1 supplied from the setup circuit 14. The
buffer circuits 37 are disposed between the voltage divider circuit 
35 and the reference voltage chooser circuits 34 to convert the 
second reference voltages VB2 generated by the ladder resistors 36 
in the voltage divider circuit 35 in terms of impedance before 
supplying the second reference voltages VB2 to the reference voltage
chooser circuit 34.
　[0027] There are provided second switches 42 (42a, 42b ...) 
between the ladder resistors 36 and the power supply lines for the 
voltage divider circuits 35 (the lines to supply the first reference
voltage VB1 to the voltage divider circuits 35). Each second switch 
42 closes/opens the power supply line for the associated ladder 
resistors 36. The closure/opening of the second switches 42 is 
controlled by the second control signal CS2 supplied from the setup 
circuit 14.
　[0028] If the first reference voltage VB1 is directly fed to the 
reference voltage chooser circuit 34 as a reference voltage without 
being changed in amplitude, the buffer circuit 37 is omitted, that 
is, at least one of the reference voltages fed to the reference 
voltage chooser circuit (tone chooser circuit) 34 is the first 
reference voltage VB1 (the first reference voltage VB1 is used as 
such). Hereinafter, this reference voltage will be referred to as a 
direct reference voltage.
　[0029] The image signals, fed to the signal line drive circuit 11 
for sampling in the sampling and latch circuit 32, are decoded in 
the decoder circuit 33 in the succeeding stage to produce signals 
controlling the reference voltage chooser circuits 34. The decoder 
circuit 33 can change the decoder table before actually using the 
decoder table for decoding. This function will be hereinafter 
referred to as variable decoding. The changing of the decoder table 
is controlled by the third control signal CS3 supplied from the 
setup circuit 14.」
「［００２５］以上に挙げた構成は、前記従来の技術で説明した図４に示す信号線駆動回路１１１の構成とほぼ同一である。しかし、本実施の形態の信号線駆動回路１１は、さらに省電力化を図るため、以下の構成を備える。
　［００２６］各バッファ回路３７へ電源電圧を入力する電源線には、それぞれ第１スイッチ４１（４１ａ、４１ｂ…）が設けられている。これら第１スイッチ４１は、対応するバッファ回路３７の電源線を個別に遮断／導通する。各第１スイッチ４１の遮断／導通は、設定回路１４から出力される第１制御信号ＣＳ１により制御される。複数のバッファ回路３７は、分圧回路３５と基準電圧選択回路３４との間に設けられ、分圧回路３５のラダー抵抗３６にて作られた第２基準電圧ＶＢ２をインピーダンス変換して基準電圧選択回路３４に供給する。
　［００２７］ラダー抵抗３６と分圧回路３５の電源線（分圧回路３５に第１基準電圧ＶＢ１を供給する線）との間には、第２スイッチ４２（４２ａ、４２ｂ…）が設けられている。これら第２スイッチ４２は、対応するラダー抵抗３６の電源線を個別に遮断／導通する。各第２スイッチ４２の遮断／導通は、設定回路１４から出力される第２制御信号ＣＳ２により制御される。
　［００２８］第１基準電圧ＶＢ１のレベルをそのまま基準電圧選択回路３４に入力される基準電圧とする場合には、前記バッファ回路３７を介することなく、第１基準電圧ＶＢ１を基準電圧選択回路３４に直接入力する。即ち、基準電圧選択回路（階調選択回路）３４に入力される基準電圧の少なくとも一つは、第１基準電圧ＶＢ１とされている（第１基準電圧ＶＢ１がそのまま使用されている）。以下、この基準電圧を直結基準電圧と称する。
　［００２９］信号線駆動回路１１に入力され、サンプリング・ラッチ回路３２でサンプリングされた画像信号は、次段のデコード回路３３にて基準電圧選択回路３４を制御する信号にデコードされる。デコード回路３３では、この際に使用するデコードテーブルを変更できるようになっている。以下、このような機能を可変デコードと称する。上記デコードテーブルの変更は、設定回路１４から出力される第３制御信号ＣＳ３により制御される。」
　
オ．段落００３０
「[0030] As in the foregoing, the setup circuit 14 supplies the 
first control signal CS1, the second control signal CS2, and the 
third control signal CS3. The setup circuit 14 switches the signal 
line drive circuit 11 between various drive modes in response to a 
setup signal MO. For example, the setup circuit 14 chooses one of 
the drive modes in response to an incoming CMOS-level setup signal 
and supplies the first control signal CS1, the second control signal
CS2, and the third control signal CS3 to the signal line drive 
circuit 11 to switch the signal line drive circuit 11 to that drive 
mode. Each of these control signals is not necessarily transmitted 
through a single output line and may be transmitted through a number
of output lines that is determined in view of the number of elements
the control signal is supposed to control. Therefore, the control 
signals CS1, CS2, and CS3 may each be transmitted through two or 
more output lines.」
「［００３０］上記のように、前記第１制御信号ＣＳ１、第２制御信号ＣＳ２および第３制御信号ＣＳ３は、設定回路１４より出力される。設定回路１４は、設定信号ＭＯにより任意に信号線駆動回路１１の駆動モードを設定、切替できる回路であり、例えば、ＣＭＯＳレベルの設定信号を入力し、その設定信号に基づいて駆動モードを選択する。そして、設定回路１４は、信号線駆動回路１１がその駆動モードに切り替わるように、前記第１制御信号ＣＳ１、第２制御信号ＣＳ２および第３制御信号ＣＳ３を信号線駆動回路１１に出力する。これら各制御信号の出力線の数は１本に限られることなく、その制御信号が制御する箇所の数により適宜決められる。したがって、各制御信号ＣＳ１、ＣＳ２、ＣＳ３の出力線は各々複数線で構成する場合もある。」
　
カ．段落００３２
「[0032] The signal line drive circuit 11 here only needs to have at
least one of the four elements, i.e., the first switches 41, the 
second switch 42, the direct reference voltage, and the variable 
decoding, and may thus integrate in itself, for example, two, three,
or all of the four elements. One can choose as necessary which of 
the four elements be integrated into the signal line drive circuit 
11, depending on the size (chip area) of the signal line drive 
circuit 11, the desired reduction in power consumption, the number 
of tones represented by the image signals, the drive modes of the 
image display device, and other factors. Now, the elements will be 
described one by one in terms of their functions.」
「［００３２］本信号線駆動回路１１においては、前記４個の要素、すなわち第１スイッチ４１、第２スイッチ４２、直結基準電圧、及び可変デコードの少なくとも１個の要素を含んでいれば良く、例えばこれらのうちの任意の２ないし４個の要素を含んでいてもよい。前記４要素の中でどの要素を信号線駆動回路１１の構成要素とするかは、信号線駆動回路１１の回路規模（チップ面積）、所望の電力低減量、画像信号の階調数、または画像表示装置の駆動モードの種類等により適宜選択すればよい。次に上記各要素の動作を順次説明する。」
　
キ．段落００３３から００３６まで
「[0033] The first switches 41 close/open the power supply lines for
the buffer circuits 37 in the signal line drive circuit 11 to supply
power only to those buffer circuits 37 that need to be activated. 
The external power supply circuit 2 applies a power supply voltage 
to the power supply lines via the power supply line PW in Figure 2. 
In this arrangement, the power supply can be selectively cut off, 
and no voltage is supplied to those buffer circuits 37 that are not 
used because of reduced display bits. The signal line drive circuit 
11 is therefore operable on a minimum amount of power, successfully 
saving on the power.
　[0034] Figure 1 shows, as an example, the first reference voltage 
VB1 of four different values (VB1max, VB1min, two intermediate 
values between VB1max and VB1min) is supplied to the signal line 
drive circuit 11 to produce a display of up to 64 tones. In this 
arrangement, if the image signal carries two bits or less 
(representing four tones or less) for example, since the first 
reference voltage of four different values is already supplied to 
the signal line drive circuit 11 from the external reference power 
supply circuit 12, opening all the first switches 41 (hence 
providing no power supply to the buffer circuits 37 at all) reduces 
the power consumption by the buffer circuits 37 without affecting 
the display.
　[0035] Further, in the same arrangement, if the image signal 
carries 3 bits (representing 8 tones) for example, since the first 
reference voltage of four different values is already supplied from 
the external reference power supply circuit 12, the voltage divider 
circuit 35 needs to create four second reference voltages VB2 
(corresponding to the remaining four tones) to fulfil the 
discrepancy; the first switches 41 are closed/opened so as to 
provide power supply to only four of the buffer circuits 37, cutting
off the power supply to the remaining 56 buffer circuits 37. The 
buffer circuits 37 as a whole now consume only about 1/15 (= 4/60) 
the power they consume if they are all activated. The effects of 
power saving are particularly evident with portable apparatuses 
which do not always have to produce a 64 tone (6 bit) display: a 
four tone display is sufficient to convey information by text.
　[0036] On the other hand, closing all the first switches 41 
produces a 64 tone (6 bit) display which is suitable for a graphics 
display. A 64 tone display consumes more power to produce than a 4 
tone display, but is not used for an extended period of time, since 
the display is required only when the user needs to obtain a lot of 
information in a short period of time. Further, a 64 tone display 
requires not only the display section, but every component of the 
portable apparatus to work at full capacity; the power consumption 
of the display section accounts for a relatively small proportion of
the power consumption of the whole portable apparatus. For these 
reasons, it is of great use that the signal line drive circuit 11, 
and hence the liquid crystal display 1, is capable of switching to 
power saving mode according to operating conditions.」
「［００３３］第１スイッチ４１は、信号線駆動回路１１内で前記バッファ回路３７への電源線を遮断／導通し、出力電圧が必要なバッファ回路３７にのみに電源を供給する。前記電源線へは、図２に示す電源線ＰＷを通じて外部電源回路２から電源電圧が供給される。このような構成により、表示するビット数が減少したために使用しなくなったバッファ回路３７への電源供給を個々に遮断することができる。この結果、信号線駆動回路１１は、必要最小限の電力で駆動が可能となり省電力化が実現できる。
　［００３４］図１は、例として、第１基準電圧ＶＢ１が４種類（ＶＢ１ｍａｘ、ＶＢ１ｍｉｎ、ＶＢ１ｍａｘとＶＢ１ｍｉｎとの間の２つの中間値）入力され、最大６４階調表示ができる場合の信号線駆動回路１１を示している。この構成において、例えば画像信号が２ビット以下である（４階調以下を表す）場合、４種類の第１基準電圧が外部基準電源回路１２から信号線駆動回路１１に入力されているので、前記第１スイッチ４１を遮断しても（したがって、バッファ回路３７に電源電圧を全く供給しなくても）、表示に影響を及ぼすことなく、バッファ回路３７による消費電力を削減できる。
　［００３５］さらに、同じ構成において、例えば画像信号が３ビットである（８階調を表す）場合には、外部基準電源回路１２から第１基準電圧が４種類入力されているので、分圧回路３５は４種類の第２基準電圧ＶＢ２（残りの４階調分）を生成して、不足を補えばよい。したがって、バッファ回路３７についても４個のバッファ回路３７のみに電源電圧を供給すべく第１スイッチ４１を導通すればよく、残りの５６個のバッファ回路３７ヘの電源電圧は遮断することができる。バッファ回路３７全体では、全てのバッファ回路３７を動作させる場合と比較して、消費電力が約１／１５（＝４／６０）となる。特に、携帯機器では常に６４階調（６ビット）表示をする必要がなく、文字等のキャラクター表示の場合には前記４階調表示でも充分情報伝達が可能である。
　［００３６］一方、第１スイッチ４１を全て導通すれば、グラフィック表示に適した６４階調（６ビット）表示ができる。６４階調表示にすると、４階調表示の場合より消費電力は大きくなるものの、このような表示は短時間に多くの情報を取得したい場合のものであり、６４階調表示が長く続くことはない。また、６４階調表示では、表示部以外の部分もフルに稼働している状態であり、携帯機器全体に占める表示部の消費電力量が特に多くなることもない。したがって、信号線駆動回路１１、即ち液晶表示装置１では、使用する状況に応じて省電力への切り替えが可能であることは非常に有用である。」
　
ク．段落００４６及び００４７
「[0046] The following will describe a direct reference voltage 
arrangement whereby the first reference voltage VB1 is supplied as 
such to the reference voltage chooser circuits 34 without changing 
the level.
　[0047] The first reference voltage VB1, supplied to the signal 
line drive circuit 11, is used as such as the reference voltages for
the reference voltage chooser circuits 34 without changing the 
voltage value. The first reference voltage VB1 supplied from the 
external reference power supply circuit 4 with a low impedance 
changes little in the event of a variation in load and thus does not
affect the image display device, even if the first reference voltage
VB1 is directly fed to the reference voltage chooser circuits 34 
without being channelled through the buffer circuits 37. The signal 
line drive circuit 11 with a direct reference voltage arrangement is
smaller and less power-consuming than the signal line drive circuit 
11 without such an arrangement, because the signal line drive 
circuit 11 with the arrangement has less buffer circuits 37 by the 
number of the values of the first reference voltage VB1 directly fed
from the external reference power supply circuit 4 to the reference 
voltage chooser circuits 34.」
「［００４６］次に、第１基準電圧ＶＢ１のレベルをそのまま基準電圧選択回路３４に入力する、直結基準電圧構成について説明する。
　［００４７］信号線駆動回路１１に入力される第１基準電圧ＶＢ１は、その電圧値そのものが基準電圧選択回路３４に入力される基準電圧となる。第１基準電圧ＶＢ１は、外部基準電源回路４から供給されるため、該電圧をインピーダンスの低い電圧源とすることによって、前記バッファ回路３７を介さず直接基準電圧選択回路３４に入力した場合にも、負荷の変化に対する電圧変動が少なく、画像表示に影響を与えることはない。したがって、直結基準電圧構成を有する信号線駆動回路１１では、外部基準電源回路４から基準電圧選択回路３４へ直接入力される第１基準電圧ＶＢ１の数だけバッファ回路３７を削減でき、省電力化と省スペースに寄与する。」
　
ケ．段落００５０から００５７まで
「[0050] Table 1 shows a decoder-table-based conversion when, as an 
example, the image signal carries 6 bits representing 64 tones 
(hereinafter, will be referred to 6 bit mode) . The table shows, as 
an example, how the decoder circuit 33 controls the reference 
voltage chooser circuits 34 in the succeeding stage and changes the 
signal voltage outputs (hereinafter, will be referred to as signal 
line drive signals) from the signal line drive circuit 11 in 
response to the 64-tone data carried by 6-bit incoming image signals
R0-R5.
　[0051] …（略）…
　[0052] …（略）…
　[0053] Table 2 shows a decoder-table-based conversion carried out 
by the decoder circuit 33 when the image signal carries 4 bits to 
effect, for example, a 16 tone graphics display (hereinafter, will 
be referred to 4 bit mode). Table 2, when compared to Table 1, shows
the switching between conversion schema by means of decoder tables 
so that the conversion matches the number of tones represented by 
the image signals. In 4 bit mode, the same number of bus lines 
(i.e., six bus lines) for input image signals are required as in 6 
bit mode, and the last 2 bits of the image signals, that is, the 
signals transmitted by the bus lines for the last 2 bits of the 
image signals, are fixed to either 0s or 1s. The table shows the 2 
bits being fixed to 0s, as an example. Tones are represented by the 
first 4 bits.
　[0054] …（略）…
　[0055] …（略）…
　[0056] …（略）…
　[0057] Table 3 shows another decoder-table-based conversion when 
the image signal is 1 bit to effect, for example, a 2 tone text 
display (hereinafter, will be referred to 1 bit mode). Table 3, when
compared to Tables 1 and 2, again shows the switching between 
conversion schema by means of decoder tables so that the conversion 
matches the number of tones represented by the image signals. In 1 
bit mode, the same number of bus lines (i.e., six bus lines) for 
input image signals are required as in 6 bit mode, and the last 5 
bits of the image signals, that is, the signals transmitted by the 
bus lines for the last 5 bits of the image signals, are fixed to 
either 0s or 1s. The table shows the 5 bits being fixed to 0s, as an
example. Tones are represented by the first bit.」
「［００５０］例えば、画像信号が６４階調（６ビット）の信号であった場合（以下、６ビットモードと称する）、デコードテーブルでの変換関係は、表１のようになる。表１では、一例として、画像信号Ｒ０〜Ｒ５の６ビットの信号が入力され、この画像信号の階調数が順次変化するに従ってデコード回路３３の次段の基準電圧選択回路３４を制御し、信号線駆動回路１１が出力する信号電圧（以下、信号線駆動信号と称する）を変化させる様子を示す。
　［００５１］…（略）…
　［００５２］…（略）…
　［００５３］次に、画像信号がグラフィック表示の場合のように、階調数が１６階調（４ビット）となった場合（以下、４ビットモードと称する）のデコード回路３３におけるデコードテーブルの変換関係を表２に示す。これは、デコードテーブルの変換形式を画像信号の階調数に応じて切り替えた場合のものである。この場合、入力される画像信号のバスライン数は、前記６ビットモードの場合と同様６本であるが、画像信号の下位２ビット、即ち画像信号の下位２ビットに対応するバスラインの信号は０または１に固定されている。ここでは０に固定されている場合を示す。したがって、階調表現は上位４ビットを使用して行なわれる。
　［００５４］…（略）…
　［００５５］…（略）…
　［００５６］…（略）…
　［００５７］さらに、画像信号の階調数が、文字表示の場合のように、２階調（１ビット）となった場合（以下、１ビットモードと称する）のデコードテーブルの変換関係を表３に示す。これは、同様に、デコードテーブルの変換形式を画像信号の階調数に応じて切り替えた場合のものである。この場合、入力される画像信号のバスライン数は、前記６ビットモードの場合と同様６本であるが、画像信号の下位５ビット、即ち画像信号の下位５ビットに対応するバスラインの信号は０または１に固定されている。ここでは０に固定されている場合を示す。したがって、階調表現は上位１ビットを使用して行なわれる。」
　
（２）刊行物１に記載された発明（引用発明１）
ア．刊行物１には、信号線駆動回路１１を含む液晶表示装置１が記載されている（上記（１）ウ．及び図２）。
　
イ．信号線駆動回路１１は、液晶表示装置１に接続された画像信号供給回路３から供給される画像信号をサンプリングし、サンプリングした画像信号の階調に基づいて選択した基準電圧を、ＴＦＴ１７を介して画素電極１６に接続された信号線１８に駆動信号として出力する（上記（１）ア．及びウ．並びに図１及び２）。
　
ウ．信号線駆動回路１１は、基準電圧選択回路３４と分圧回路３５とを含む（上記（１）ウ．及び図１）。
　
エ．分圧回路３５は、液晶表示装置１に接続された外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１をラダー抵抗３６で分圧して第２基準電圧ＶＢ２を生成し、第１基準電圧ＶＢ１及び第２基準電圧ＶＢ２を出力する。第１基準電圧ＶＢ１は、分圧回路３５から基準電圧選択回路３４に直接入力され、第２基準電圧ＶＢ２は、バッファ回路３７でインピーダンス変換されてから基準電圧選択回路３４に入力される（上記（１）ウ．、エ．及びキ．並びに図１）。
　
オ．基準電圧選択回路３４は、サンプリングされた画像信号の階調に基づく制御信号に基づいて、入力される第１基準電圧ＶＢ１及び第２基準電圧ＶＢ２を選択する（上記（１）ウ．及び図１）。
　
カ．信号線駆動回路１１は、最大で６４階調の表示ができるだけでなく、４階調の表示及び８階調の表示もできる（上記（１）キ．）。そして、階調数の減少は、画像信号の下位ビットを０又は１に固定することで行われるから（上記（１）ケ．）、画像信号は、階調数に関係なく、赤、緑、青で各６ビットである（上記（１）ウ．）。
　
キ．バッファ回路３７の電源線には第１スイッチ４１が設けられ、第１スイッチ４１の遮断及び導通は、設定回路１４から出力される第１制御信号ＣＳ１によって個別に制御される（上記（１）エ．）。
　
ク．第１スイッチ４１は、画像信号のビット数が減少したときに、使用しないバッファ回路３７への電源供給を個々に遮断する。これにより、必要なバッファ回路３７だけに電源が供給される。具体的には、第１スイッチ４１は、６４階調の表示を行うときは全て導通し、４階調の表示を行うときは全て遮断する。また、８階調の表示を行うときは、４個のバッファ回路３７については導通し、残りの５６個のバッファ回路３７については遮断する（上記（１）キ．）。
　
ケ．第２基準電圧ＶＢ２は、バッファ回路３７を介して基準電圧選択回路３４に出力されるから（上記（１）ウ．）、分圧回路３５から出力される第２基準電圧ＶＢ２の種類の数は、バッファ回路３７の数と同じ６０（＝４＋５６）である。したがって、分圧回路３５から出力される基準電圧は、第１基準電圧ＶＢ１（４種類）と第２基準電圧ＶＢ２（６０種類）との合計で６４種類あることになる。
　
コ．以上のことを踏まえて、上記（１）ア．からケ．までの記載と、図１及び２に示された事項とを総合すると、刊行物１には、以下の発明（以下、「引用発明１」という。）が記載されている。
　
「画像信号供給回路３から供給される画像信号をサンプリングし、サンプリングした画像信号の階調に基づいて選択した基準電圧を、ＴＦＴ１７を介して画素電極１６に接続された信号線１８に駆動信号として出力する、液晶表示装置１の信号線駆動回路１１であって、
　外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１をラダー抵抗３６で分圧して６０種類の第２基準電圧ＶＢ２を生成し、４種類の第１基準電圧ＶＢ１と６０種類の第２基準電圧ＶＢ２との合計６４種類の基準電圧を出力する分圧回路３５と、
　分圧回路３５から入力される６０種類の第２基準電圧ＶＢ２をインピーダンス変換して出力する６０個のバッファ回路３７と、
　サンプリングされた画像信号の階調に基づく制御信号に基づいて、分圧回路３５から直接入力される４種類の第１基準電圧ＶＢ１と、分圧回路３５からバッファ回路３７を介して入力される６０種類の第２基準電圧ＶＢ２とを選択する基準電圧選択回路３４と、
　バッファ回路３７の電源線に設けられ、設定回路１４から出力される第１制御信号ＣＳ１で個別に制御される第１スイッチ４１と、を備え、
　最大で６４階調の表示に加えて８階調の表示及び４階調の表示が可能であり、
　画像信号は、赤、緑、青で各６ビットであり、
　第１スイッチ４１は、６４階調の表示を行うときは全て導通し、８階調の表示を行うときは４個のバッファ回路３７についてのみ導通し、４階調の表示を行うときは全て遮断する
　液晶表示装置１の信号線駆動回路１１。」
　
２．対比
　本件発明と引用発明１とを対比すると、以下のとおりである。
　
（１）引用発明１の「画像信号供給回路３から供給される画像信号」は、それをサンプリングしたものについて「階調」を考えることができるのであるから、本件発明の「外部からの階調データ」に相当する。
　引用発明１の「基準電圧」は、「画像信号供給回路３から供給される画像信号をサンプリングし、サンプリングした画像信号の階調に基づいて選択した」ものであるから、本件発明の「外部からの階調データに応じた階調電圧」に相当する。
　引用発明１の「ＴＦＴ１７」及び「画素電極１６」は、明らかに「液晶表示装置１」の画素部にあるから、引用発明１の「基準電圧を、ＴＦＴ１７を介して画素電極１６に接続された信号線１８に駆動信号として出力する」は、本件発明の「階調電圧を画素部へ出力する」に相当する。
　引用発明１の「液晶表示装置１」及び「信号線駆動回路１１」は、それぞれ本件発明の「表示装置」及び「駆動回路」に相当する。
　したがって、引用発明１の「画像信号供給回路３から供給される画像信号をサンプリングし、サンプリングした画像信号の階調に基づいて選択した基準電圧を、ＴＦＴ１７を介して画素電極１６に接続された信号線１８に駆動信号として出力する、液晶表示装置１の信号線駆動回路１１」は、本件発明の「外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路」に相当する。
　
（２）引用発明１の「外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１」は、本件発明の「基準電圧」に相当する。
　引用発明１の「外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１を…分圧して６０種類の第２基準電圧ＶＢ２を生成」する「ラダー抵抗３６」は、本件発明の「前記基準電圧を分割する抵抗」に相当する。
　引用発明１の「分圧回路３５から入力される６０種類の第２基準電圧ＶＢ２をインピーダンス変換して出力する６０個のバッファ回路３７」は、本件発明の「分割後の電圧をバッファリングするオペアンプ」に相当する。
　引用発明１の「外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１をラダー抵抗３６で分圧して６０種類の第２基準電圧ＶＢ２を生成し、４種類の第１基準電圧ＶＢ１と６０種類の第２基準電圧ＶＢ２との合計６４種類の基準電圧を出力する分圧回路３５」と、「分圧回路３５から入力される６０種類の第２基準電圧ＶＢ２をインピーダンス変換して出力する６０個のバッファ回路３７」とは、全体としてみると、「外部基準電源回路１２から入力される４種類の第１基準電圧ＶＢ１」から「４種類の第１基準電圧ＶＢ１と６０種類の第２基準電圧ＶＢ２との合計６４種類の基準電圧」を生成している。
　引用発明１の「４種類の第１基準電圧ＶＢ１と６０種類の第２基準電圧ＶＢ２との合計６４種類の基準電圧」は、本件発明の「Ｖ０〜Ｖ６３の６４レベルの階調電圧」に相当する。
　したがって、引用発明１の「分圧回路３５」及び「６０個のバッファ回路３７」は、本件発明の「基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路」に相当し、また、「前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え」に相当する。
　
（３）引用発明１の「サンプリングされた画像信号の階調に基づく制御信号に基づいて、分圧回路３５から直接入力される４種類の第１基準電圧ＶＢ１と、分圧回路３５からバッファ回路３７を介して入力される６０種類の第２基準電圧ＶＢ２とを選択する基準電圧選択回路３４」は、本件発明の「前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタ」に相当する。
　
（４）引用発明１の「最大で６４階調の表示」は、本件発明の「減色しない場合」に相当し、引用発明１の「８階調の表示」及び「４階調の表示」は、いずれも本件発明の「減色する場合」に相当する。また、引用発明１の「８階調の表示」及び「４階調の表示」は、それぞれ本件発明の「第１の表示モード」及び「前記第１の表示モードより色数の少ない第２の表示モード」に相当する。
　そうすると、引用発明１が「最大で６４階調の表示に加えて８階調の表示及び４階調の表示が可能であ」ることは、本件発明に「減色しない場合」と「減色する場合」とがあることに相当し、また、本件発明の「表示装置用駆動回路」が「第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有」することに相当する。
　
（５）引用発明１の「画像信号」が「赤、緑、青で各６ビットであ」ることは、本件発明の「階調データ」が「ＲＧＢの各色に６ビットを含」むことに相当する。
　
（６）引用発明１の「合計６４種類の基準電圧」のうち、「６０種類の第２基準電圧ＶＢ２」は、「４種類の第１基準電圧ＶＢ１を…分圧して…生成」したものであるから、「４種類の第１基準電圧ＶＢ１」の中で最も高い電圧と最も低い電圧との間にある。すなわち、「４種類の第１基準電圧ＶＢ１」の中で最も高い電圧及び最も低い電圧が、それぞれ「合計６４種類の基準電圧」の中で最も高い電圧及び最も低い電圧になる。
　したがって、引用発明１の「４種類の第１基準電圧ＶＢ１」の中で最も高い電圧及び最も低い電圧は、それぞれ本件発明の「最高レベルの階調電圧である前記Ｖ０」及び「最低レベルの階調電圧であるＶ６３」に相当する。
　また、引用発明１の「４種類の第１基準電圧ＶＢ１」から最も高い電圧及び最も低い電圧を除いた残りの２種類と「６０種類の第２基準電圧ＶＢ２」とは、本件発明の「Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧」に相当する。
　
（７）引用発明１の「４種類の第１基準電圧ＶＢ１」は、「バッファ回路３７」を介することなく、直接「基準電圧選択回路３４」に入力されるから、「合計６４種類の基準電圧」の中で最も高い電圧及び最も引く電圧は、常に「基準電圧選択回路３４」に入力されることになる。
　引用発明１の「分圧回路３５」及び「６０個のバッファ回路３７」は、全体として、本件発明の「生成回路」に相当するから（上記（２））、「分圧回路３５から直接入力される４種類の第１基準電圧ＶＢ１」が「合計６４種類の基準電圧」の中で最も高い電圧及び最も低い電圧を含むことは、本件発明の「生成回路」が「前記第１の表示モード及び第２の表示モードによらず、最高レベルの階調電圧である前記Ｖ０及び最低レベルの階調電圧であるＶ６３を常に出力」することに相当する。
　
（８）引用発明１の「６０個のバッファ回路３７」は、その「電源線」に「設定回路１４から出力される第１制御信号ＣＳ１で個別に制御される第１スイッチ４１」が設けられる。そして、「第１スイッチ４１」が「８階調の表示を行うときは４個のバッファ回路３７についてのみ導通し、４階調の表示を行うときは全て遮断する」と、「６０種類の第２基準電圧ＶＢ２」のうち、「６４階調の表示」では全種類が出力され、「８階調の表示」では４種類だけが出力され、「４階調の表示」では１種類も出力されないことが明らかである。
　そうすると、引用発明１が「バッファ回路３７の電源線に設けられ、設定回路１４から出力される第１制御信号ＣＳ１で個別に制御される第１スイッチ４１」を備え、「第１スイッチ４１」が「６４階調の表示を行うときは全て導通し、８階調の表示を行うときは４個のバッファ回路３７についてのみ導通し、４階調の表示を行うときは全て遮断する」ことは、本件発明の「生成回路」が「前記第１の表示モード及び第２の表示モード時に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路」を備え、「前記第１及び第２のモードである場合に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除き、所定の階調電圧は出力せずに各レベルの階調電圧を前記出力選択回路から出力し」、「前記第１の表示モードである場合には、減色により表示に不要となる所定の階調電圧の階調数は、前記第２の表示モード時の減色により表示に不要となる所定の階調電圧の階調数よりも少なく」、「減色しない場合に、前記最高レベルの階調電圧及び最低レベルの階調電圧を除く、各レベルの階調電圧に対応する前記オペアンプへの電源を供給し」、そして、「減色する場合には、減色により表示に不要となるレベルの階調電圧に対する前記オペアンプヘ供給する電源を停止することによって、前記減色モードを示すデータに従って表示に必要となるレベルの階調電圧を出力し、表示に不要となるレベルの階調電圧の出力を停止する」ことに相当する。
　
（９）以上のことをまとめると、本件発明と引用発明１との一致点及び相違点は、以下のとおりである。
　
（一致点）
「外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路であって、
　基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路と、
　前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタと、を備え、
　前記表示装置用駆動回路は、第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有し、
　前記階調データは、ＲＧＢの各色に６ビットを含み、
　前記生成回路は、前記第１の表示モード及び第２の表示モードによらず、最高レベルの階調電圧である前記Ｖ０及び最低レベルの階調電圧であるＶ６３を常に出力し、
　前記生成回路は、前記第１の表示モード及び第２の表示モード時に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路を備え、
　前記生成回路は、前記第１及び第２のモードである場合に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除き、所定の階調電圧は出力せずに各レベルの階調電圧を前記出力選択回路から出力し、
　前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え、
　前記生成回路は、前記第１の表示モードである場合には、減色により表示に不要となる所定の階調電圧の階調数は、前記第２の表示モード時の減色により表示に不要となる所定の階調電圧の階調数よりも少なく、
　前記生成回路は、減色しない場合に、前記最高レベルの階調電圧及び最低レベルの階調電圧を除く、各レベルの階調電圧に対応する前記オペアンプへの電源を供給し、
　前記生成回路は、減色する場合には、減色により表示に不要となるレベルの階調電圧に対する前記オペアンプヘ供給する電源を停止することによって、前記減色モードを示すデータに従って表示に必要となるレベルの階調電圧を出力し、表示に不要となるレベルの階調電圧の出力を停止することを特微とする表示装置用駆動回路。」
　
（相違点１）
　本件発明は、「生成回路」が「最高レベルの階調電圧及び最低レベルの階調電圧に対応する前記オペアンプへの電源を常に供給」するのに対し、引用発明１は、「４種類の第１基準電圧ＶＢ１」の中で最も高い電圧及び最も低い電圧（それぞれ本件発明の「最高レベルの階調電圧」及び「最低レベルの階調電圧」に相当する。）が「バッファ回路３７」（本件発明の「オペアンプ」に相当する。）を介することなく出力され、したがって、「電源を常に供給」するべき「バッファ回路３７」が存在しない点。
　
３．相違点１についての判断
　刊行物１には、第１スイッチ４１と、４種類の第１基準電圧ＶＢ１を、バッファ回路３７を介することなくそのまま基準電圧選択回路３４に入力される基準電圧とすること（直結基準電圧）（上記１．（１）エ．）とを含む４個の要素が記載され、信号線駆動回路１１には、その４個の要素のうちの少なくとも１個を採用すればよく、どれを採用するかは、信号線駆動回路１１の回路規模、所望の電力低減量、画像信号の階調数、画像表示装置の駆動モードの種類等に応じて適宜選択すればよい旨の記載がある（上記１．（１）カ．）。
　ここで、引用発明１は、刊行物１に記載された４個の要素のうち、２個の要素、すなわち第１スイッチ４１と直結基準電圧とを採用した信号線駆動回路１１である。
　そうすると、引用発明１において、２個の要素のうちの一方である第１スイッチ４１だけを採用することは、刊行物１に記載されているとおり、信号線駆動回路１１の回路規模、所望の電力低減量、画像信号の階調数、画像表示装置の駆動モードの種類等に応じて当業者が適宜選択し得る事項にすぎない。このとき、直結基準電圧は採用されないことになるから、４種類の第１基準電圧ＶＢ１が、バッファ回路３７を介して基準電圧選択回路３４に入力されるようになることは明らかである。
　さらに、４種類の第１基準電圧ＶＢ１は、もともと、６４階調、８階調及び４階調の表示のいずれを行う場合でも使用される基準電圧である（上記１．（１）キ．）。したがって、６４階調、８階調及び４階調の表示のいずれを行うかに関係なく、４種類の第１基準電圧ＶＢ１が常に出力されるように、バッファ回路３７に電源を常に供給しておくことは、当業者が適宜行い得る設計事項にすぎない。
　その結果、相違点１に係る構成が得られることは明らかである。
　
４．理由３についてのまとめ
　以上のとおりであるから、本件発明は、引用発明１に基づき、当業者が容易に発明をすることができたものである。
　
第５　理由４（特許法第２９条の２）について
１．先願２の当初明細書等に記載された事項
（１）先願２の当初明細書等の記載
　先願２の当初明細書等には、以下の記載がある。
　
ア．段落０００１
「【０００１】
【発明の属する技術分野】本発明は、表示装置に関し、特に多階調表示又は多色表示可能な表示装置に用いられる列電極駆動回路に関する。」
　
イ．段落０００７
「【０００７】本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、消費電力を削減することのできる列電極駆動回路及びこれを用いた表示装置を提供することにある。」
　
ウ．段落００２１から００２８まで
「【００２１】
【発明の実施の形態】以下、本発明の実施例を、添付図面を参照して詳細に説明する。
　【００２２】図１は、本発明の一実施例による液晶表示装置におけるマトリクス駆動回路の概略的構成を示している。
　【００２３】図１において、このマトリクス駆動回路１０は、所定の表示領域内に画素駆動用の能動素子として例えば電界効果型の薄膜トランジスタ（ＴＦＴ）２１が各画素に対応して配置されたアクティブマトリクス型液晶表示（ＬＣＤ）装置の表示パネル２０を駆動するように構成されている。
　【００２４】表示パネル２０において、ＴＦＴ２１はＹ行Ｘ列のマトリクス状に配列され、ＴＦＴ２１のゲート電極は、行毎に当該表示領域を水平方向に平行に走るゲートバスラインに接続され、ＴＦＴ２１のソース電極は、列毎に当該表示領域を垂直方向に平行に走るソースバスラインに接続される。ＴＦＴ２１のドレイン電極は、個々に画素電極２３に接続され、基本的にはこの画素電極２３によって個々の画素領域が画定される。
　【００２５】表示パネル２０はさらに、当該画素電極に対向し間隙をもって配される共通電極２５を備えている。かかる間隙には、図示せぬ液晶媒体が封入されており、共通電極２５は、ここでは当該表示領域の全域にわたり延在している。ＴＦＴ２１は、ゲートバスラインを通じて供給されるゲート制御信号により行毎に選択的にオンとなる一方、オンとされたＴＦＴに対してソースバスラインを通じて供給される画素電圧又は画素（情報）信号たるソース信号のレベルにより当該画素情報に応じた駆動状態にさせられる。…（略）…
　【００２６】駆動回路１０は、主に、信号制御部３０と、基準電圧生成部４０と、列駆動手段としてのソースドライバ５０と、行駆動手段としてのゲートドライバ６０とを備えている。
　【００２７】信号制御部３０は、図示せぬ信号供給手段からの赤（Ｒ），緑（Ｇ）及び青（Ｂ）用の各画像データ信号“ｄａｔａ”、ドットクロック信号ＣＬＫ並びに水平及び垂直同期信号を含む同期信号ＳＹＮＣを受信する。信号制御部３０は、受信した画像データ信号をクロック信号ＣＬＫ及び同期信号ＳＹＮＣのタイミングに基づいて表示パネル２０に適正な画像データ信号“ｄａｔａ′”を生成しこれをソースドライバ５０に転送する。また、信号制御部３０は、クロック信号ＣＬＫ及び同期信号ＳＹＮＣに基づいて、ソースドライバ５０を同期動作させる制御信号Ｓｔと、ゲートドライバ６０を制御するための制御信号Ｇｃとを生成する。
　【００２８】電圧生成部４０は、図示せぬ電源系からの供給電圧Ｖに基づいて、ソースドライバ５０及びゲートドライバ６０に必要な電源電圧を生成し供給する。電圧生成部４０はまた、供給電圧Ｖに基づいて、表示パネル２０における共通電極２５に適正な電圧信号Ｖｃｏｍを生成し供給する。」
　
エ．段落００３２から００３７まで
「【００３２】次に、ソースドライバ５０の構成を説明する。
　【００３３】図２は、ソースドライバ５０の概略的な構成を機能ブロック図にて示しており、電圧生成部４０からの供給電圧ＶＳ，ＶＰは、階調電圧生成回路２に供給される。階調電圧生成回路２は、当該表示パネルが必要とする最大数（本例では６４）の階調電圧（以下、＃０〜＃６３と表記する）を生成するものであり、詳細は後述する。階調電圧生成回路２にはまた、表示に際し呈示すべき階調レベル数（すなわち現表示動作に必要とされている階調レベル数）に応じた動作モード信号としての制御信号４ｓも供給されている。階調電圧生成回路２にはさらに、現表示動作とは無関係に強制的に呈示すべきものとされる階調レベル数に応じた強制モード信号としての制御信号４ｆが供給されている。
　【００３４】階調電圧生成回路２から出力された階調電圧＃０，＃１，…，＃６３は、データ解読及び電圧選択回路（以下、解読選択回路と略称する）３０，３１，…，３ｘの各入力端に供給される。ここで、ｘは、表示パネル２０の列電極の数である。解読選択回路３０，３１，…，３ｘにはまた、データ変換回路１からのいわゆるシリアル−パラレル変換された画像データ信号がそれぞれの選択制御信号として供給される。解読選択回路は、この選択制御信号に応じて階調電圧のうちのいずれか１つを選択し、その選択した電圧を対応する列電極に供給する。
　【００３５】データ変換回路（Ｓ／Ｐ）１は、入力画像データ信号“ｄａｔａ′”をシリアルで受信し取り込む一方で、これを水平走査周期毎にパラレルで出力する機能を有する。より詳しくは、図３に示されるように、当該入力画像データ信号は、本例ではブロック各々が所定表示単位、ここでは１つの画素の情報として６ビットからなる画素データブロックＤ０，Ｄ１，Ｄ２，…，Ｄｘ（ｘは、１ラインにおける当該所定表示単位の数又は表示パネル２０の列電極の数に対応する）の群が時系列上連続的に順次到来する形態を有し、データ変換回路１は、この画素データブロック群を、タイミング信号Ｓｔに基づいて、水平走査周期（Ｈ）毎に保持するとともに１水平走査周期分の画素データブロックの各々を同時に更新出力する。したがって、６ビットの画素データブロックＤ０，Ｄ１，Ｄ２，…，Ｄｘは、図３に「Ｓ／Ｐ１の出力」として示されるように、同時にすなわち並列に解読選択回路３０，３１，３２，…，３ｘに対してそれぞれ出力されることになる。
　【００３６】解読選択回路の各々は、かかる６ビット画素データブロックの並列出力に応じて、対応する階調電圧を選択する。１つの画素データブロックがここでは、６４種類の情報のいずれかを表すので、解読選択回路は、その情報を解読し当該解読結果に対応した階調電圧＃０，＃１，…，＃６３のいずれかを選択することが可能である。かかる解読及び選択の態様は、後述される。
　【００３７】かくして画像データ信号“ｄａｔａ′”に応じた階調電圧が、水平走査周期毎に更新されながら列電極に線順次にて供給されることになる。」
　
オ．段落００３８から００４１まで
「【００３８】図４は、階調電圧生成回路２の内部構成を概略的に示している。
　【００３９】図４において、（前段）電圧生成部４０（図１参照）からの階調基礎電圧Ｖｓは、給電点と接地点との間に形成される抵抗素子Ｒ０〜Ｒ６３の直列回路に基づく分圧回路により分圧される。図に示されるように、これら分圧抵抗素子の共通接続点及び接地点からはタップ出力がなされ、この出力各々から分圧電圧Ｖ０〜Ｖ６３が得られる。これら分圧電圧は、個々にバッファ増幅器Ａ０ないしＡ６３の入力になる。これら増幅器は、列電極とのインピーダンス整合をとりつつ入力の分圧電圧に所定の増幅作用（本例では入出力比で１．０）を施すものであり、階調電圧＃０，＃１，…，＃６３として列電極への出力を提供する。
　【００４０】階調電圧生成回路２における本実施例の特徴は、これら増幅器のうちの所定の幾つかは、特定増幅器を担い電圧生成部４０からのアンプ電源電圧ＶＰが供給される形態が固定とされている一方で、残りの増幅器は、所定の省略対象階調レベルに対応する遮断可能増幅器たる不特定増幅器を担い電源電圧ＶＰが選択的に供給される点にある。図４から分かるように、特定増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３は、電源ラインの接続が固定であり、その他の不特定増幅器Ａ１〜Ａ３，…，Ａ５６〜Ａ５８，Ａ６０〜Ａ６２は、個々にスイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２を介して電源ラインと接続される。そして、これらのスイッチ回路は、共通の制御信号Ｃ０によりオンオフ制御される構成を有している。この制御信号Ｃ０は、上記動作モード信号４ｓと上記強制モード信号４ｆの反転ゲート２００による反転出力との論理和をとるＯＲゲート２０１の出力から得られる。
　【００４１】本例においては電源供給が固定された特定増幅器の数は１６個であり、電圧Ｖ０からＶ６３までの電圧範囲において略均等の間隔で順位付けされた分圧電圧（特定階調電圧）Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，Ｖ６３を入力とする増幅器が選定されている。他方、選択的電源供給がなされるのは、残り４８個の不特定増幅器であり、当該電圧範囲において特定階調電圧間の省略対象の階調レベルに対応する中間値を呈する分圧電圧（不特定階調電圧又は中間階調電圧）Ｖ１〜Ｖ３，…，Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２を入力とする増幅器となっている。」
　
カ．段落００４２から００４４まで
「【００４２】［６４階調表示］この階調電圧生成回路２において、強制モード信号４ｆが強制モードを示さず低レベルであるときに表示動作において指定されている階調数が表示パネル２０の最大階調数である６４である場合には、これに対応する状態（ここでは高レベル）を呈する制御信号４ｓによって制御信号Ｃ０がアクティブとなり選択的電源供給型増幅器に付設されたスイッチ回路がオンとされる。これにより、階調電圧生成回路の全ての増幅器が稼働し、全階調電圧すなわち、階調電圧＃０，＃４，…，＃５５，＃５９，＃６３だけでなく、電圧Ｖ１〜Ｖ３，…，Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２に基づいた階調電圧＃１〜＃３，…，＃５６〜＃５８，＃６０〜＃６２も有効に出力されることになる。
　【００４３】［１６階調表示］他方、強制モード信号４ｆが強制モードを示さず低レベルであるときに表示動作において指定される階調数が１６である場合には、これに対応する状態（ここでは低レベル）を呈する制御信号４ｓによって制御信号Ｃ０が非アクティブとなり選択的電源供給型増幅器に付設されたスイッチ回路がオフとされる。これにより、当該増幅器は電気的に断とされ（当該階調電圧ラインは開放状態に等しい状態にされ）、永続的電源供給型増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３のみが稼働する。したがって、特定の１６個の階調電圧＃０，＃４，…，＃５５，＃５９，＃６３だけが有効な出力を呈することとなる。
　【００４４】強制モード信号４ｆが強制モードを示し高レベルであるときは、表示動作において指定されている階調数に拘わらず制御信号Ｃ０が非アクティブとなりスイッチ回路がオフとされるので、当該特定の１６階調電圧のみが同様に有効出力される。」
　
キ．段落００４６から００５１まで
「【００４６】通常の６４階調表示の場合、画素データ信号“ｄａｔａ′”は１画素当たり６ビット全て有効の形態で到来する。このとき１つの画素データブロックＤｎの形式は、図５のように表すことができる。すなわちＬＳＢからＭＳＢまで、それぞれ任意の２進数値を有するＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の６ビットが順次配される形態を採る。また、図５にさらに詳しい一例が示されているように、これらのビットの採りうる値と階調電圧との関係が規定される。本例では、当該ビット列が示す２進数の値をそのまま階調電圧の順位番号としている。
　【００４７】…（略）…
　【００４８】これとは異なり通常の１６階調表示の場合は、画素データ信号“ｄａｔａ′”は、図６の上段に示されるような１画素当たり４ビット有効の形態で到来する。このとき１つの画素データブロックＤｎの形式は、図６の中段に示されるようなものとすることができる。本例では、上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には当該ビット列の最上位側２ビットＱ３，Ｑ２が順に繰り返される形態を採る（上位ビット再配置形式）。図６の下段は、この形態のさらなる詳細を示しており、これらのビットの採りうる値と階調電圧との関係が規定される。
　【００４９】他方、強制的１６階調表示の場合は、画素データ信号“ｄａｔａ′”は、図７の上段に示されるような１画素当たり６ビット全て有効の形態で到来することもある。このとき１つの画素データブロックＤｎの形式は、図７の中段に示されるようなものとすることができる。本例では、上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ５，Ｑ４，Ｑ３，Ｑ２の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には元の２ビットＱ１，Ｑ０に代えて当該元のビット列の最上位側の２ビットＱ５，Ｑ４が順に繰り返される形態を採る（上位ビット再配置形式）。図７の下段は、この形態のさらなる詳細を示しており、これらのビットの採りうる値と階調電圧との関係が規定される。
　【００５０】強制的１６階調表示の場合において、画素データ信号“ｄａｔａ′”が図６の上段に示されるような１画素当たり４ビット有効の形態で到来するときは、上述した通常の１６階調表示の場合と同様に上位Ｑ３，Ｑ２の２ビットが下位ビットにコピーされる。
　【００５１】結果的に、６ビットデータ入力の場合も４ビットデータ入力の場合も、同じ１６階調電圧を指定することができる。」
　
ク．段落００５３及び００５４
「【００５３】以上説明したようなソースドライバ５０によれば、少ない階調数の表示モードのときには、不要な階調電圧を出力する増幅器を電気的に断とすることができるので、消費電力が削減されることになる。このような効果は、表示すべき中間調の数が変わりうる表示機器に顕著となる。例えば、携帯電話を代表とする所謂モバイル又はウェラブル機器においては、ユーザが当該機器を操作する機会はそれほど多くなく、むしろ待機動作する時間が圧倒的に長いものである。また、このような機器では、高い表示品質を要求する動作モードから単にツートーン表示で済む動作モードまでバリエーションに富む機能性を有することが多い。したがって、このような待機動作や少数中間調表示モードにおいて、無駄な電力を省くことは実際の動作に適合し合理的でありまた実際の動作等に何ら犠牲を強いることがなく、極めて好ましいのである。
　【００５４】なお、図６及び図７に示されるビット列と階調電圧との関係から分かるように、この１６階調表示時においても、６４階調時と同様に最小階調電圧の＃０と最大階調電圧の＃６３とが用いられる。そして、この最小階調電圧と最大階調電圧との間において略均等に順位づけされるような階調電圧が選ばれる。本実施例では、このような階調電圧の選択（順位付け）を上述した上位２ビット再配置形式にて実現している。このような形式を採ることにより、階調電圧の最大値と最小値との双方を使うことができ当該階調電圧範囲の全域を無駄なく存分に活用することができるとともに、その電圧範囲において略等しい間隔で順位づけられた階調電圧を簡単に選択することができる。」
　
ケ．段落００８６から００９２まで
「【００８６】また、２種類の表示モードに限定されずに、例えば６４階調，３２階調，１６階調，…のそれぞれの表示モードについて同様に適正な階調電圧の出力回路の電気的分離を行うようにしてもよい。この場合、かかる電気的分離は階層的になされることになる。
　【００８７】…（略）…
　【００８８】多段階表示に対応する階調電圧生成回路の具体例を、図２２及び図２３に示す。
　【００８９】この構成は、６，４，３及び１ビットの画素データによる他段階の階調数切換と強制的な省電力表示モードとに対応するようにしたものである。この構成はまた、先の図４の構成を拡張させたものであり、上位ビット再配置形式を採用している。
　【００９０】この階調電圧生成回路２ｍにおいては、６，４，３及び１ビットの画素データによる表示形態にそれぞれ対応してアクティブとなる制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１と強制表示モードにおいてアクティブとなる制御信号Ｃｘとを用いている。これら制御信号は図２４に示される表の如く規定される。これによれば、通常表示モードのとき（制御信号Ｃｘが非アクティブのとき）には、呈示すべき階調レベル数に対応して制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１のいずれかがアクティブ（高レベル）となり、強制表示モードのときは、制御信号Ｃｘがアクティブ（高レベル）となり、他の制御信号の状態に拘わらず、呈示させる階調レベルの数を２とすべきことを示している。
　【００９１】このような制御信号に応じて、指定される表示モードに必要な増幅器のみを稼働させるようにしたのが図２２及び図２３であり、図６，図１９及び図２１とともに確認されたい。なお、強制モードのときにも選択回路３０〜３ｘに適切な制御信号を得るべく画素データの処理をするものである。この点は、これまでの記載から明らかである。
　【００９２】かくして呈示すべき階調レベル数が３段階以上に分かれていても、各段階に応じた（木目細かな）適切な省電力化を実現することができる。」
　
（２）先願２の当初明細書等に記載された発明（先願発明２）
ア．先願２の当初明細書等には、液晶表示装置の表示パネル２０を駆動する駆動回路１０が記載されている。そして、表示パネル２０は、個々の画素領域を画定する画素電極２３を備え、駆動回路１０は、信号制御部３０と、基準電圧生成部４０と、ソースドライバ５０と、ゲートドライバ６０とを備える（上記（１）ウ．及び図１）。
　
イ．ソースドライバ５０は、階調電圧＃０〜＃６３を生成する階調電圧生成回路２と、画像データ信号に応じて階調電圧＃０〜＃６３のうちのいずれか一つを選択して出力する解読選択回路３０、３１、…、３ｘとを備える（上記（１）エ．及び図２）。階調電圧＃０は、最小の階調電圧であり、階調電圧＃６３は、最大の階調電圧である（上記（１）ク．）。
　
ウ．階調電圧生成回路２では、基準電圧生成部４０から供給される階調基礎電圧Ｖｓが、直列に接続された抵抗素子Ｒ０〜Ｒ６３からなる分圧回路により分圧されて分圧電圧Ｖ０〜Ｖ６３となり、それぞれインピーダンス整合のためのバッファ増幅器Ａ０〜Ａ６３に入力される（上記（１）オ．及び図４）。
　
エ．バッファ増幅器Ａ０〜Ａ６３のうちの１６個は、電源ラインとの接続が固定されて、基準電圧生成部４０からのアンプ電源電圧ＶＰが常に供給される特定増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３であり、残りの４８個は、それぞれスイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２を介して電源ラインと接続され、アンプ電源電圧ＶＰが選択的に供給される不特定増幅器Ａ１〜Ａ３，…，Ａ５６〜Ａ５８，Ａ６０〜Ａ６２である（上記（１）オ．及び図４）。
　
オ．スイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２は、動作モード信号４ｓと強制モード信号４ｆの反転ゲート２００による反転出力との論理和をとるＯＲゲート２０１の出力として得られる制御信号Ｃ０によりオンオフ制御される（上記（１）オ．）。
　
カ．制御信号Ｃ０は、６４階調表示か１６階調表示かを指定するための信号である。そして、表示パネル２０が表示可能な最大階調数である６４階調表示が指定されると、スイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２が全てオンとされ、１６個の特定増幅器と４８個の不特定増幅器とからなる６４個のバッファ増幅器Ａ０〜Ａ６３が全て稼働し、全ての階調電圧＃０〜＃６３が階調電圧生成回路２から出力されるようになる。一方、１６階調表示が指定されると、スイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２が全てオフとされ、１６個の特定増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３のみが稼働し、特定の１６個の階調電圧＃０、＃４、…、＃５５、＃５９、＃６３だけが階調電圧生成回路２から出力されるようになる（上記（１）カ．）。
　ここで、６４階調表示の場合も１６階調表示の場合も、階調電圧範囲の全域を活用することができるように、最小の階調電圧＃０と最大の階調電圧＃６３とが用いられる（上記（１）ク．並びに図６及び７）。
　
キ．表示モードは、６４階調表示と１６階調表示の２種類に限定されず、６、４、３及び１ビットの各画素データに対応した階調表示を行うこともできる（上記（１）ケ．）。ここで、６、４、３及び１ビットの各画素データに対応した階調表示は、それぞれ６４階調表示、１６階調表示、８階調表示及び２階調表示である（図２４）。
　この場合、６４個のバッファ増幅器Ａ０〜Ａ６３のうちの２個が特定増幅器Ａ０，Ａ６３であり、残りの６２個が不特定増幅器Ａ１〜Ａ６２である（図２２及び２３）。
　そして、２個の特定増幅器Ａ０，Ａ６３は、表示の階調数に関係なく常に可動するのに対し、６２個の不特定増幅器Ａ１〜Ａ６２は、スイッチ回路ＳＷ１〜ＳＷ６２のオンオフに応じて、必要なもののみが稼働する（上記（１）ケ．）。したがって、階調電圧＃０及び＃６３は、表示の階調数に関係なく常に出力される一方、階調電圧＃１〜＃６２は、６４階調表示の場合に全て出力されるものの、それ以外の場合は表示の階調数に応じて必要なもののみが出力される。
　スイッチ回路ＳＷ１〜ＳＷ６２をオンオフ制御する制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１は、制御信号Ｃ０と同様、論理回路から出力されて表示の階調数を指定する（上記（１）ケ．及び図２３）。
　
ク．画像データ信号は、赤、緑及び青用にそれぞれ信号供給手段から供給され（上記（１）ウ．）、６４階調表示の場合、いずれも６ビットデータである（上記（１）エ．及び図５）。一方、１６階調表示の場合、６ビットデータのこともあれば４ビットデータのこともあるが、いずれの場合も、６ビットデータに変換されてから階調電圧の指定に用いられる（上記（１）キ．並びに図６及び７）。３及び１ビットの各画素データに対応した階調表示、すなわち８階調表示及び２階調表示の場合も、同様である（図１９及び２１）。
　
ケ．以上のことを踏まえて、上記（１）ア．からケ．までの記載と、図１、２、４から７まで、１９及び２１から２４までに示された事項とを総合すると、先願２の当初明細書等には、以下の発明（以下、「先願発明２」という。）が記載されている。
　
「信号供給手段から供給される画像データ信号に応じた階調電圧を、個々の画素領域を画定する画素電極２３を備えた表示パネル２０に出力する、液晶表示装置の駆動回路１０を構成するソースドライバ５０であって、
　階調基礎電圧Ｖｓから階調電圧＃０〜＃６３を生成する階調電圧生成回路２０と、
　画像データ信号に応じて階調電圧＃０から＃６３のうちのいずれか一つを選択して出力する解読選択回路３０、３１、…、３ｘと、を備え、
　ソースドライバ５０は、６４階調表示、１６階調表示、８階調表示及び２階調表示を行うことができ、
　画像データ信号は、赤、緑及び青用にそれぞれ供給される６ビットデータであり、
　ソースドライバ５０は、表示の階調数によらず、最小の階調電圧＃０と最大の階調電圧＃６３とを出力し、
　ソースドライバ５０は、１６階調表示、８階調表示及び２階調表示を行う場合に、論理回路から出力されて表示の階調数を指定する制御信号Ｃ６、Ｃ４、Ｃ３及びＣ１に応じて、階調電圧＃１〜＃６２のうちの必要なもののみを出力し、
　ソースドライバ５０は、直列に接続された抵抗素子Ｒ０〜Ｒ６３からなり、階調基礎電圧Ｖｓを分圧して分圧電圧Ｖ０〜Ｖ６３とする分圧回路と、分圧電圧Ｖ０〜Ｖ６３をそれぞれインピーダンス整合するバッファ増幅器Ａ０〜Ａ６３とを備え、
　バッファ増幅器Ａ０、Ａ６３は、アンプ電源電圧ＶＰが常に供給されて稼働する特定増幅器であり、
　バッファ増幅器Ａ１〜Ａ６２は、６４階調表示を行う場合はその全てにアンプ電源電圧ＶＰが供給されて稼働し、それ以外の場合は表示の階調数に応じて必要なものにのみアンプ電源電圧ＶＰが供給されて稼働する不特定増幅器である
　ソースドライバ５０。」
　
２．対比
　本件発明と先願発明２とを対比すると、以下のとおりである。
　
（１）先願発明２の「信号供給手段から供給される画像データ信号」、「階調電圧」、「個々の画素領域を画定する画素電極２３を備えた表示パネル２０」、「液晶表示装置」及び「駆動回路１０を構成するソースドライバ５０」は、それぞれ本件発明の「外部からの階調データ」、「階調電圧」、「画素部」、「表示装置」及び「駆動回路」に相当する。
　したがって、先願発明２の「信号供給手段から供給される画像データ信号に応じた階調電圧を、個々の画素領域を画定する画素電極２３を備えた表示パネル２０に出力する、液晶表示装置の駆動回路１０を構成するソースドライバ５０」は、本件発明の「外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路」に相当する。
　
（２）先願発明２の「階調基礎電圧Ｖｓ」、「階調電圧＃０〜＃６３」及び「階調電圧生成回路２０」は、それぞれ本件発明の「基準電圧」、「Ｖ０〜Ｖ６３の６４レベルの階調電圧」及び「生成回路」に相当する。
　したがって、先願発明２の「階調基礎電圧Ｖｓから階調電圧＃０〜＃６３を生成する階調電圧生成回路２０」は、本件発明の「基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路」に相当する。
　
（３）先願発明２の「解読選択回路３０、３１、…、３ｘ」は、本件発明の「セレクタ」に相当する。
　したがって、先願発明２の「画像データ信号に応じて階調電圧＃０から＃６３のうちのいずれか一つを選択して出力する解読選択回路３０、３１、…、３ｘ」は、本件発明の「前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタ」に相当する。
　
（４）先願発明２の「６４階調表示」は、本件発明の「減色しない場合」に相当し、先願発明２の「１６階調表示、８階調表示及び２階調表示」は、いずれも本件発明の「減色する場合」に相当する。そして、先願発明２の「１６階調表示」は、本件発明の「第１の表示モード」に相当し、先願発明２の「８階調表示」は、本件発明の「前記第１の表示モードよりも色数の少ない第２の表示モード」に相当する。
　したがって、先願発明２の「ソースドライバ５０」が「６４階調表示、１６階調表示、８階調表示及び２階調表示を行うことができ」ることは、本件発明の「表示装置用駆動回路」が「第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有」することに相当する。
　
（５）先願発明２の「画像データ信号」が「赤、緑及び青用にそれぞれ供給される６ビットデータであ」ることは、本件発明の「階調データ」が「ＲＧＢの各色に６ビットを含」むことに相当する。
　
（６）先願発明２の「最小の階調電圧＃０」及び「最大の階調電圧＃６３」は、それぞれ本件発明の「最低レベルの階調電圧であるＶ６３」及び「最高レベルの階調電圧である前記Ｖ０」に相当する。また、先願発明２の「表示の階調数によらず」は、「１６階調表示」であるか「８階調表示」であるかを問わないことを含んでいる。
　したがって、先願発明２の「ソースドライバ５０」が「表示の階調数によらず、最小の階調電圧＃０と最大の階調電圧＃６３とを出力」することは、本件発明の「生成回路」が「前記第１の表示モード及び第２の表示モードによらず、最高レベルの階調電圧である前記Ｖ０及び最低レベルの階調電圧であるＶ６３を常に出力」することに相当する。
　
（７）先願発明２の「階調電圧＃１〜＃６２」は、本件発明の「前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧」に相当する。また、先願発明２の「表示の階調数を指定する制御信号Ｃ６、Ｃ４、Ｃ３及びＣ１」を出力する「論理回路」は、本件発明の「前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路」に相当する。
　したがって、先願発明２の「ソースドライバ５０」が「１６階調表示、８階調表示及び２階調表示を行う場合に、論理回路から出力されて表示の階調数を指定する制御信号Ｃ６、Ｃ４、Ｃ３及びＣ１に応じて、階調電圧＃１〜＃６２のうちの必要なもののみを出力」することは、本件発明の「生成回路」が「前記第１の表示モード及び第２の表示モード時に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路を備え」、「前記第１及び第２のモードである場合に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除き、所定の階調電圧は出力せずに各レベルの階調電圧を前記出力選択回路から出力」することに相当する。
　
（８）先願発明２の「直列に接続された抵抗素子Ｒ０〜Ｒ６３からなり、階調基礎電圧Ｖｓを分圧して分圧電圧Ｖ０〜Ｖ６３とする分圧回路」及び「分圧電圧Ｖ０〜Ｖ６３をそれぞれインピーダンス整合するバッファ増幅器Ａ０〜Ａ６３」は、それぞれ本件発明の「前記基準電圧を分割する抵抗」及び「分割後の電圧をバッファリングするオペアンプ」に相当する。
　したがって、先願発明２の「ソースドライバ５０」が「直列に接続された抵抗素子Ｒ０〜Ｒ６３からなり、階調基礎電圧Ｖｓを分圧して分圧電圧Ｖ０〜Ｖ６３とする分圧回路と、分圧電圧Ｖ０〜Ｖ６３をそれぞれインピーダンス整合するバッファ増幅器Ａ０〜Ａ６３とを備え」ることは、本件発明の「生成回路」が「前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え」ることに相当する。
　
（９）先願発明２の「バッファ増幅器Ａ０、Ａ６３」及び「アンプ電源電圧ＶＰ」は、それぞれ本件発明の「最高レベルの階調電圧及び最低レベルの階調電圧に対応する前記オペアンプ」及び「電源」に相当する。
　したがって、先願発明２の「バッファ増幅器Ａ０、Ａ６３」が「アンプ電源電圧ＶＰが常に供給されて稼働する特定増幅器であ」ることは、本件発明の「生成回路」が「最高レベルの階調電圧及び最低レベルの階調電圧に対応する前記オペアンプへの電源を常に供給」することに相当する。
　
（１０）先願発明２の「バッファ増幅器Ａ１〜Ａ６２」が「６４階調表示を行う場合はその全てにアンプ電源電圧ＶＰが供給されて稼働」する「不特定増幅器である」ことは、本件発明の「生成回路」が「減色しない場合に、前記最高レベルの階調電圧及び最低レベルの階調電圧を除く、各レベルの階調電圧に対応する前記オペアンプへの電源を供給」することに相当する。
　
（１１）先願発明２の「バッファ増幅器Ａ１〜Ａ６２」が「それ以外の場合は表示の階調数に応じて必要なものにのみアンプ電源電圧ＶＰが供給されて稼働する不特定増幅器である」ことは、本件発明の「生成回路」が「減色する場合には、減色により表示に不要となるレベルの階調電圧に対する前記オペアンプヘ供給する電源を停止することによって、前記減色モードを示すデータに従って表示に必要となるレベルの階調電圧を出力し、表示に不要となるレベルの階調電圧の出力を停止する」ことに相当する。
　ここで、先願発明２の「ソースドライバ５０」が「１６階調表示」を行う場合、「８階調表示」を行う場合と比べて、必要となる不特定増幅器の数が多くなる（不要となる不特定増幅器の数が少なくなる）ことは明らかである。そして、これは、本件発明の「生成回路」において、「前記第１の表示モードである場合には、減色により表示に不要となる所定の階調電圧の階調数は、前記第２の表示モード時の減色により表示に不要となる所定の階調電圧の階調数よりも少なく」なることに相当する。
　
（１２）以上のことをまとめると、本件発明と先願発明２とは、
　
「外部からの階調データに応じた階調電圧を画素部へ出力する表示装置用駆動回路であって、
　基準電圧からＶ０〜Ｖ６３の６４レベルの階調電圧を生成するための生成回路と、
　前記階調データに応じたレベルの階調電圧を前記６４レベルの階調電圧の中から選択するセレクタと、を備え、
　前記表示装置用駆動回路は、第１の表示モードと、前記第１の表示モードよりも色数の少ない第２の表示モードを有し、
　前記階調データは、ＲＧＢの各色に６ビットを含み、
　前記生成回路は、前記第１の表示モード及び第２の表示モードによらず、最高レベルの階調電圧である前記Ｖ０及び最低レベルの階調電圧であるＶ６３を常に出力し、
　前記生成回路は、前記第１の表示モード及び第２の表示モード時に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除く、各レベルの階調電圧の出力数を制御する出力選択回路を備え、
　前記生成回路は、前記第１及び第２のモードである場合に、前記Ｖ０の階調電圧及びＶ６３の階調電圧を除き、所定の階調電圧は出力せずに各レベルの階調電圧を前記出力選択回路から出力し、
　前記生成回路は、前記基準電圧を分割する抵抗と、分割後の電圧をバッファリングするオペアンプとを備え、
　前記生成回路は、最高レベルの階調電圧及び最低レベルの階調電圧に対応する前記オペアンプへの電源を常に供給し、
　前記生成回路は、前記第１の表示モードである場合には、減色により表示に不要となる所定の階調電圧の階調数は、前記第２の表示モード時の減色により表示に不要となる所定の階調電圧の階調数よりも少なく、
　前記生成回路は、減色しない場合に、前記最高レベルの階調電圧及び最低レベルの階調電圧を除く、各レベルの階調電圧に対応する前記オペアンプへの電源を供給し、
　前記生成回路は、減色する場合には、減色により表示に不要となるレベルの階調電圧に対する前記オペアンプヘ供給する電源を停止することによって、前記減色モードを示すデータに従って表示に必要となるレベルの階調電圧を出力し、表示に不要となるレベルの階調電圧の出力を停止することを特微とする表示装置用駆動回路。」
　
である点で一致し、両者の間に実質的な差異はない。
　
３．理由４についてのまとめ
　以上のとおりであるから、本件発明は、先願発明２と同一である。
　
第６　むすび
　以上に検討したとおり、本件発明は、刊行物１に記載された発明（引用発明１）に基づき、本件出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　また、本件発明は、先願２の当初明細書等に記載された発明（先願発明２）と同一であり、しかも、本件発明の発明者が先願２に係る上記の発明をした者と同一ではなく、また本件出願の時において、その出願人が先願２の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本件出願は拒絶をすべきものである。
　よって、結論のとおり審決する。