(57)【要約】【課題】少ない回路素子数で特性劣化による影響を小さくする。【解決手段】単位シフトレジスタ回路１２２ｆは、第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、出力用トランジスタＴ１の第１ゲート電極に第３ソース端子が接続され、第３ドレイン端子はセットトランジスタの第２ドレイン端子に接続されたトランジスタＴ４であって、第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで出力用トランジスタＴ１の第１ゲート電極とセットトランジスタＴ２の第２ドレイン端子とを導通させるトランジスタＴ４を備える。【選択図】図１８
2018088301.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、
第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、
第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、
を備える単位シフトレジスタ回路。
【請求項２】
前記セット用トランジスタが前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート電極を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がる請求項１に記載の単位シフトレジスタ回路。
【請求項３】
前記出力用トランジスタが、前記第１ソース端子と前記第１ゲート電極間の寄生容量に充電された電圧によって第１ゲート電圧を昇圧するブートストラップ動作により前記出力信号を昇圧する請求項１又は２に記載の単位シフトレジスタ回路。
【請求項４】
前記第１入力信号が他の段の前記単位シフトレジスト回路の出力信号であり、
前記第２入力信号が他の段の前記単位シフトレジスト回路の出力用トランジスタの前記第１ゲート電極の信号である請求項１から３のいずれか１項に記載の単位シフトレジスタ回路。
【請求項５】
前記出力用トランジスタの前記第１ゲート電極を前記第２のクロック信号に応じてリセットするリセット回路を備える請求項１に記載の単位シフトレジスタ回路。
【請求項６】
前記単位シフトレジスタ回路の出力信号を前記第２のクロック信号に応じてプルダウンするプルダウン回路を備える請求項１に記載の単位シフトレジスタ回路。
【請求項７】
前記出力用トランジスタの前記第１ゲート電極と前記第１ソース端子との間に接続された容量素子を備える請求項１から６のいずれか１項に記載の単位シフトレジスタ回路。
【請求項８】
前記セット用トランジスタが、カスコード接続した複数のトランジスタから構成されている請求項１から７のいずれか１項に記載の単位シフトレジスタ回路。
【請求項９】
少なくとも前記出力用トランジスタ及び前記セット用トランジスタが、半導体層に酸化物半導体を含む請求項１から８のいずれか１項に記載の単位シフトレジスタ回路。
【請求項１０】
前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）である請求項９に記載の単位シフトレジスタ回路。
【請求項１１】
前記酸化物半導体が、結晶性を有する請求項１０に記載の単位シフトレジスタ回路。
【請求項１２】
第４ゲート電極、第４ソース端子及び第４ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第４ドレイン端子が接続され、前記第４ソース端子は前記出力トランジスタの第１ソース端子に接続されたトランジスタであって、前記第１のクロック信号を第４ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記出力用トランジスタの前記第１ソース端子を短絡させるトランジスタを備える請求項１に記載の単位シフトレジスタ回路。
【請求項１３】
請求項１から１２のいずれか１項に記載の単位シフトレジスタ回路を多段接続したシフトレジスタ回路であって、
Ｎ−１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号力とし、
Ｎ−２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とするシフトレジスタ回路。
【請求項１４】
各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力される請求項１３に記載のシフトレジスタ回路。
【請求項１５】
シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、
前記単位シフトレジスタ回路が、
第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、
第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、
第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、
を備え、
出力信号の選択終了後の前記第２のクロック信号に基づいて、前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させて、前記出力用トランジスタの前記第１ゲート電極の電位を前記第１入力信号の電位に固定したことを特徴とする
単位シフトレジスタ回路の制御方法。
【請求項１６】
シフトレジスタ回路は、前記単位シフトレジスタ回路を多段接続したものであって、
Ｎ−１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号とし、
Ｎ−２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とすることで、
出力信号の選択終了後の前記第２のクロック信号に基づいて、前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させて、前記出力用トランジスタの前記第１ゲート電極の電位を前記第１入力信号の電位に固定したことを特徴とする
請求項１５に記載の単位シフトレジスタ回路の制御方法。
【請求項１７】
複数の画素と、
前記複数の画素が接続された複数の走査線と、
シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、
第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、
第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、
第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、
をそれぞれが備える複数の単位シフトレジスタ回路と
を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置に関する。
本願は、２０１３年６月２８日に、日本に出願された特願２０１３−１３６４８５号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
携帯電話などのモバイル機器において、画素ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）を形成すると同時にガラス基板上に駆動回路を形成する、いわゆるモノリシック回路技術を用いた表示装置が普及してきた。近年はｐｏｌｙ−Ｓｉ  ＴＦＴによる回路だけでなく、ａ−Ｓｉ（アモルファスシリコン）や酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）等の酸化物半導体を用いたＴＦＴによる回路が使われ始めている。
【０００３】
上記のようなモノリシック回路技術を用いて形成した駆動回路は、ＴＦＴの閾値電圧が時間の経過や温度に依存して変化する場合があることが知られている。特に走査線駆動回路で用いられるシフトレジスタ回路では次のようなことが問題となる場合がある。
【０００４】
すなわち、シフトレジスタ回路は、走査線を駆動する出力用ＴＦＴのゲートをブートストラップにより高電圧に昇圧して動作するが、そのゲート電極をプリチャージし、かつ、ブースト時にリークしないようにするため、ダイオード接続のＴＦＴが用いられている。
ダイオード接続のＴＦＴを用いた場合、プリチャージ電圧はＴＦＴの閾値電圧分降下した値となる。ａ−Ｓｉや酸化インジウムガリウム亜鉛等の酸化物半導体を用いたＴＦＴは、ゲート電極に印加される電圧ストレスにより、閾値電圧が変動する特性をもつため、時間経過に従って特性劣化が進み、プリチャージ電圧はその分低下する。プリチャージ電圧が低下していくと、ブートストラップにより昇圧される電圧も低下し、出力用ＴＦＴの駆動力が低下し、出力波形がなまったり、さらに劣化がすすむと、出力電圧が低下して、シフトレジスタ動作が不安定となる。この問題は例えば特性劣化を考慮して大きなサイズのＴＦＴを使用すれば解決することができる。ただし、この場合、回路面積が大きくなってしまうという課題が残る。
【０００５】
このような課題の解決を図ったシフトレジスタ回路の一例が特許文献１に記載されている。特許文献１の図２に記載されているシフトレジスタ回路の夫々の段（以下、本発明の実施形態を含めて「単位シフトレジスタ回路」と呼ぶ）は、その前の段の出力へ接続された第１の入力Ｒｎ−１と、その段の出力へ第１のクロック電力線電圧Ｐｎを結合する駆動トランジスタＴｄｒｉｖｅと、駆動トランジスタの寄生容量の影響を補償するための補償コンデンサＣ１と、駆動トランジスタのゲートとその段の出力との間に接続された第１のブートストラップコンデンサＣ２と、第１の入力Ｒｎ−１によって制御され、第１のブートストラップコンデンサＣ２を充電するための入力トランジスタＴｉｎ１（セット用ＴＦＴ）とを有する。さらに、単位シフトレジスタ回路の夫々の段は、入力トランジスタＴｉｎ１のゲートと第１の入力Ｒｎ−１との間に接続された第２のブートストラップコンデンサＣ３を有する、その段の二段前の段の出力Ｒｎ−２へ結合された入力部１０を有する。
特許文献１に記載されている単位シフトレジスタ回路では、２つのブートストラップコンデンサの使用により、回路は閾値電圧のレベル又は変動に敏感ではなくなるので、アモルファスシリコン技術による実施が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５０８６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載されている単位シフトレジスタ回路では、第１のブートストラップコンデンサＣ２を充電するためのセット用ＴＦＴのゲートを昇圧するための昇圧回路として、ダイオード接続された入力用ＴＦＴおよび第２のブートストラップコンデンサＣ３が必要となり、回路素子数が増加するという課題がある。
【０００８】
本発明は、上記の事情を考慮してなされたものであり、少ない回路素子数で特性劣化による影響を小さくすることができる単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため本発明の一態様による単位シフトレジスタ回路は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記出力用トランジスタの前記第１ゲート電極を充電する際に前記第１入力信号の電圧より高い電圧となる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、を備える単位シフトレジスタ回路である。
【００１０】
なお、本発明の一態様による単位シフトレジスタ回路において、前記セット用トランジスタが前記出力用トランジスタの前記第１ゲート電極を充電する際に、前記第１入力信号および前記第２入力信号が立ち上がり、前記第１ゲート電極を充電後、前記第１入力信号の電圧の立ち下がりより先に前記第２入力信号の電圧が立ち下がるようにしてもよい。
【００１１】
なお、本発明の一態様による単位シフトレジスタ回路において、前記出力用トランジスタが、前記第１ソース端子と前記第１ゲート電極間の寄生容量に充電された電圧によって第１ゲート電圧を昇圧するブートストラップ動作により前記出力信号を昇圧するようにしてもよい。
【００１２】
なお、本発明の一態様による単位シフトレジスタ回路において、前記第１入力信号が他の段の前記単位シフトレジスト回路の出力信号であり、前記第２入力信号が他の段の前記単位シフトレジスト回路の出力用トランジスタの前記第１ゲート電極の信号であってもよい。
【００１３】
なお、本発明の一態様による単位シフトレジスタ回路において、前記出力用トランジスタの前記第１ゲート電極を前記第２のクロック信号に応じてリセットするリセット回路を備えてもよい。
【００１４】
なお、本発明の一態様による単位シフトレジスタ回路において、前記単位シフトレジスタ回路の出力信号を前記第２のクロック信号に応じてプルダウンするプルダウン回路を備えてもよい。
【００１５】
なお、本発明の一態様による単位シフトレジスタ回路において、前記出力用トランジスタの前記第１ゲート電極と前記第１ソース端子との間に接続された容量素子を備えてもよい。
【００１６】
なお、本発明の一態様による単位シフトレジスタ回路において、前記セット用トランジスタが、カスコード接続した複数のトランジスタから構成されていてもよい。
【００１７】
なお、本発明の一態様による単位シフトレジスタ回路において、少なくとも前記出力用トランジスタ及び前記セット用トランジスタが、半導体層に酸化物半導体を含んでもよい。
【００１８】
なお、本発明の一態様による単位シフトレジスタ回路において、前記酸化物半導体が、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体；インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体）であってもよい。
【００１９】
なお、本発明の一態様による単位シフトレジスタ回路において、前記酸化物半導体が、結晶性を有してもよい。
【００２０】
なお、本発明の一態様による単位シフトレジスタ回路において、第４ゲート電極、第４ソース端子及び第４ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第４ドレイン端子が接続され、前記第４ソース端子は前記出力トランジスタの第１ソース端子に接続されたトランジスタであって、前記第１のクロック信号を第４ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記出力用トランジスタの前記第１ソース端子を短絡させるトランジスタを備えてもよい。
【００２１】
本発明の一態様によるシフトレジスタ回路は、上記単位シフトレジスタ回路を多段接続したシフトレジスタ回路であって、Ｎ−１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号力とし、Ｎ−２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とする。
【００２２】
なお、本発明の一態様によるシフトレジスタ回路において、各段の前記単位シフトレジスタ回路に対し、前記クロック信号として、４相クロック信号が４分の１周期ずつ周期をずらして順に入力されてもよい。
【００２３】
本発明の一態様による単位シフトレジスタ回路の制御方法は、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路の制御方法であって、前記単位シフトレジスタ回路が、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、を備え、出力信号の選択終了後の前記第２のクロック信号に基づいて、前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させて、前記出力用トランジスタの前記第１ゲート電極の電位を前記第１入力信号の電位に固定したことを特徴とする。
【００２４】
なお、本発明の一態様による単位シフトレジスタ回路において、シフトレジスタ回路は、前記単位シフトレジスタ回路を多段接続したものであって、Ｎ−１段目の前記単位シフトレジスタ回路の出力信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第１入力信号とし、Ｎ−２段目の前記単位シフトレジスタ回路の出力用トランジスタの前記第１ゲート電極の信号を、Ｎ段目の前記単位シフトレジスタ回路の前記第２入力信号とすることで、出力信号の選択終了後の前記第２のクロック信号に基づいて、前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させて、前記出力用トランジスタの前記第１ゲート電極の電位を前記第１入力信号の電位に固定してもよい。
【００２５】
本発明の一態様による表示装置は、複数の画素と、前記複数の画素が接続された複数の走査線と、シフトレジスタ回路の各段を構成する単位シフトレジスタ回路であって、第１ゲート電極、第１ソース端子及び第１ドレイン端子を有し、第１のクロック信号を前記第１ドレイン端子に入力し、前記第１ソース端子から出力信号を出力する出力用トランジスタと、第２ゲート電極、第２ソース端子及び第２ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第２ソース端子が接続されたトランジスタであって、第１入力信号を前記第２ドレイン端子に入力し、前記第１入力信号と異なる第２入力信号を前記第２ゲート電極に入力するセット用トランジスタと、第３ゲート電極、第３ソース端子及び第３ドレイン端子を有し、前記出力用トランジスタの前記第１ゲート電極に前記第３ソース端子が接続され、第３ドレイン端子は前記セットトランジスタの第２ドレイン端子に接続されたトランジスタであって、前記第１のクロック信号と逆位相の第２のクロック信号を第３ゲート電極に入力することで前記出力用トランジスタの前記第１ゲート電極と前記セットトランジスタの第２ドレイン端子とを導通させるトランジスタと、をそれぞれが備える複数の単位シフトレジスタ回路とを備える。
【発明の効果】
【００２６】
本発明の一態様によれば、セット用トランジスタの第２ソース端子と第２ゲート電極に異なる第１入力信号と第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧）を入力することで、出力用トランジスタの第１ゲート電極を充電（すなわちプリチャージ）することができる。この場合、ダイオード接続のＴＦＴや第２のブートストラップコンデンサは容易に省略することができる。また、第２入力信号には、例えば他の単位シフトレジスタ回路の出力用トランジスタの第１ゲート電極の信号を用いることができるので、容易に用意することができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態の液晶表示装置の構成例を示す概念図である。
【図２】本発明によるシフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。
【図３】本発明による単位シフトレジスタ回路の構成例（第１実施形態）を示すブロック図である。
【図４】図３に示した単位シフトレジスタ回路１２２（第１実施形態）の動作タイミングチャートである。
【図５Ａ】本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第１の説明図である。
【図５Ｂ】本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第２の説明図である。
【図５Ｃ】本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第３の説明図である。
【図５Ｄ】本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための第４の説明図である。
【図６】本発明の単位シフトレジスタ回路１２２（第１実施形態）の効果を説明するための他の説明図である。
【図７】図３に示した単位シフトレジスタ回路１２２（第１実施形態）の動作例を説明するための説明図である。
【図８】図４に示した単位シフトレジスタ回路１２２の動作タイミングチャートに電圧値を追記したチャートである。
【図９】本発明によるシフトレジスタ回路の構成例（第２実施形態）を示すブロック図である。
【図１０】図９に示した単位シフトレジスタ回路１２２ａの構成例（第２実施形態）を示すブロック図である。
【図１１】図１０に示した単位シフトレジスタ回路１２２ａ（第２実施形態）の動作タイミングチャートである。
【図１２】本発明の単位シフトレジスタ回路１２２ｂの構成例（第３実施形態）を示すブロック図である。
【図１３】図１２に示した単位シフトレジスタ回路１２２ｂ（第３実施形態）の動作タイミングチャートである。
【図１４】本発明の単位シフトレジスタ回路１２２ｃの構成例（第４実施形態）を示すブロック図である。
【図１５】本発明の単位シフトレジスタ回路１２２ｄの構成例（第５実施形態）を示すブロック図である。
【図１６】本発明の単位シフトレジスタ回路１２２ｅの構成例（第６実施形態）を示すブロック図である。
【図１７】本発明によるシフトレジスタ回路の構成例（第７実施形態）を示すブロック図である。
【図１８】図１７に示した単位シフトレジスタ回路１２２ｆの構成例（第７実施形態）を示すブロック図である。
【図１９】図１８に示した単位シフトレジスタ回路１２２ｆ（第７実施形態）の動作タイミングチャートである。
【図２０】本発明の単位シフトレジスタ回路１２２ｇの構成例（第８実施形態）を示すブロック図である。
【図２１】本発明によるシフトレジスタ回路の構成例（第９実施形態）を示すブロック図である。
【図２２】図２１に示したプリブースト回路１２３の構成例（第９実施形態）を示すブロック図である。
【図２３】図２１に示したシフトレジスタ回路１２１ｈ（第９実施形態）の動作タイミングチャートである。
【図２４】酸化物半導体を半導体層に含むＴＦＴの特性の一例を示した特性図（第１０実施形態の説明図）である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施の形態について説明する。
【００２９】
〔第１実施形態〕
まず、図１を用いて本発明の実施形態に係る液晶表示装置の構成例を説明する。図１に示すアクティブマトリクス型の液晶表示装置１００には、複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと、複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎと、それら複数本の信号線ＳＬ１、ＳＬ２、…、ＳＬｍと複数本の走査線ＧＬ１、ＧＬ２、…、ＧＬｎ（総称する場合ＧＬとする）との交差点にそれぞれ対応して設けられた複数個の画素部ＰＩＸとが含まれている。これらの画素部ＰＩＸはマトリクス状に配置されて表示領域１１０を構成する。各画素部ＰＩＸは、対応する交差点を通過する走査線にゲート端子が接続されるとともに、交差点を通過する信号線にソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１４や、映像信号を保持するための共通基板Ｔｃｏｍに一端が接続された画素容量１１５などを含む。また、液晶表示装置１００には信号線ＳＬ１、ＳＬ２、…、ＳＬｍを駆動する信号線駆動回路１３０と走査線ＧＬ１、ＧＬ２、…、ＧＬｎを駆動する走査線駆動回路１２０とが設けられている。この走査線駆動回路１２０は、シフトレジスタ回路１２１を備え、そしてシフトレジスタ回路１２１は、各走査線ＧＬ１、ＧＬ２、…、ＧＬｎの駆動信号を生成する。
【００３０】
次に、図２及び図３を参照して、図１に示したシフトレジスタ回路１２１の構成例について説明する。図２は、図１に示したシフトレジスタ回路１２１に含まれる５個の単位シフトレジスタ回路１２２とその入出力信号線を示している。
【００３１】
図２に示した構成例で、シフトレジスタ回路１２１は、縦続接続（すなわち多段接続）された複数のステージ（段）で構成される。各段を構成する単位シフトレジスタ回路１２２は、クロック端子ＣＫ、セット端子Ｓ、セット用トランジスタのゲート電極に接続された端子ＶＳ、出力端子ＯＵＴ、ノードＶＣに接続された端子ＶＣ、及びリセット端子Ｒを有している。なお、以下の記述では、各端子に入出力される信号名を端子名と同一としたり、各端子に接続されたノード名を端子名と共通のものとしたりする。図２において、出力端子ＯＵＴまたはリセット端子Ｒに接続された信号線ＧＬｎ−３、ＧＬｎ−２、ＧＬｎ−１、ＧＬｎ、ＧＬｎ＋１、ＧＬｎ＋２、ＧＬｎ＋３及びＧＬｎ＋４は、図１に示した複数の走査線ＧＬのうちの連続して並んだ７本の走査線に対応している。また、「ｎ−３」、「ｎ」等の添え字は、それを出力する単位シフトレジスタ回路１２２の「段数」を示している。図２に示した例では、中央の単位シフトレジスタ回路１２２をｎ段として、上２つの単位シフトレジスタ回路１２２を上から順にｎ−２段及びｎ−１段とし、下２つの単位シフトレジスタ回路１２２を上から順にｎ＋１段及びｎ＋２段としている。また、ｎ段に対して、ｎ−２段及びｎ−１段をそれぞれ前々段（あるいは２段前）及び前段と呼び、そしてｎ＋１段及びｎ＋２段をそれぞれ１つ後の段、２つ後の段と呼ぶ。また、ｎ＋１段、ｎ＋２段等はまとめてｎ段の後段であると称する。また、ＶＣｎ−４、ＶＣｎ−３、ＶＣｎ−２、ＶＣｎ−１、ＶＣｎ、ＶＣｎ＋１、ＶＣｎ＋２、ＶＣｎ＋３、及びＶＣｎ＋４は、それぞれｎ−４、ｎ−３、ｎ−２、ｎ−１、ｎ、ｎ＋１、ｎ＋２、ｎ＋３、及びｎ＋４段の単位シフトレジスタ回路１２２の端子ＶＣの出力信号である。
【００３２】
Ｎ段目の単位シフトレジスタ回路１２２では、Ｎ段目の端子Ｓの入力信号であるＳ信号として前段の出力ＧＬｎ−１が入力され、Ｎ段目の端子ＶＳの入力信号であるＶＳ信号として前々段の出力ＶＣｎ−２が入力され、そして、Ｎ段目の端子Ｒの入力信号であるＲ信号として２つ後の段の出力ＧＬｎ＋２が入力される。端子ＣＫに入力されるクロック信号ＣＫは４相クロックで、単位シフトレジスタ回路１２２の４段毎にＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ１、ＣＫ２、…の順に接続される。
【００３３】
図３に示したように、単位シフトレジスタ回路１２２は、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴＦＴ  Ｔ１（以下、「トランジスタＴ１」または単に「Ｔ１」と呼ぶ（他のＴＦＴについても同様））及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるトランジスタＴ２及びＴ４で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。トランジスタＴ１ないしＴ４は、Ｎチャネル型ＴＦＴ（薄膜トランジスタ）である。
【００３４】
Ｔ１は、出力端子ＯＵＴにパルス信号を出力するための出力トランジスタである。Ｔ１は、ドレインがクロック端子ＣＫに接続され、ゲートがノードＶＣに接続され、ソースが出力端子ＯＵＴに接続されている。Ｔ１は、図３では示していないソース端子とゲート電極間の寄生容量に充電される電圧によってゲート電圧を昇圧するブートストラップ動作により出力信号ＯＵＴを昇圧する動作を行う。
【００３５】
Ｔ２は、ゲートがＶＳ端子に接続され、ドレインがセット端子Ｓに接続され、ソースがノードＶＣに接続されている。プリチャージ動作時には、セット端子Ｓの入力信号よりも高い電圧（例えばＴ２の劣化時にも閾値電圧を確保できる十分高い電圧）がＶＳ端子に入力され、セット端子Ｓの入力電圧をそのままノードＶＣに供給できる。
【００３６】
Ｔ３はゲートがＲ端子、ドレインが出力端子ＯＵＴ、ソースがＶＳＳ端子（すなわち電源電圧ＶＳＳ）に接続されている。Ｔ４はゲートにＲ端子、ドレインがノードＶＣ、ソースがＶＳＳ端子に接続されている。電源電圧ＶＳＳは、単位シフトレジスタ回路１２２の動作において基準となる電圧である。
【００３７】
なお、図３に示した構成と、特許請求の範囲に記載の本発明の構成との関係は次の通りである。トランジスタＴ１が「出力用トランジスタ」の構成例の１つである。トランジスタＴ２が「セット用トランジスタ」の構成例の１つである。セット端子Ｓに入力される信号Ｓが「第１入力信号」に対応し、そして、端子ＶＳに入力される信号ＶＳが「第２入力信号」に対応している。
【００３８】
次に、図４を参照して、図３に示した単位シフトレジスタ回路１２２の動作例について説明する。図４はｎ段目の単位シフトレジスタ回路１２２の動作例を示すタイミングチャートである。４相クロックＣＫ１〜４は、４分の１周期ずつずれて順次各段の単位シフトレジスタ回路１２２に入力され、単位シフトレジスタ回路１２２を駆動する。図４において、クロック信号ＣＫ１〜ＣＫ４の番号「ｎ−６」〜「ｎ＋３」は当該パルスがクロック信号として作用する単位シフトレジスタ回路１２２の段数を示している。すなわち、当該クロック信号ＣＫによって出力信号ＯＵＴを出力するように選択される単位シフトレジスタ回路１２２の段数を示している。
【００３９】
Ｎ（＝ｎ）段目の単位シフトレジスタ回路１２２の駆動は、次のように行われる。
【００４０】
図４に（１）及び関連する点線の矢印で示したタイミングでは、前々段の単位シフトレジスタ回路１２２が動作して、ブーストされたノードＶＣｎ−２（の電圧）がＶＳ端子に入力される。
【００４１】
次に、図４に（２）で示したタイミングでは、前段の単位シフトレジスタ回路１２２が動作して、ＧＬｎ−１の出力ノードがＳ端子に入力される。
【００４２】
ここで、図４に（３）で示したタイミングでは、ＶＳはブーストされた電圧であり、Ｓからの入力信号をそのままノードＶＣに充電する。
【００４３】
次に、図４に（４）で示したタイミングでは、Ｔ１のゲート電極が充電された状態で、ＣＫ１のパルスが入ると、ブートストラップ動作により、ノードＶＣはブーストされて高電位となる。
【００４４】
ここで、図４に（５）で示したタイミングでは、ノードＶＣが十分高い電圧に昇圧されるので、ＣＫパルスがＯＵＴ端子、つまりＧＬｎに出力される。
【００４５】
同時に、図４に（６）で示したタイミングでは、出力ＯＵＴは２段前のＲ端子に入力され、２段前の単位シフトレジスタ回路１２２のノードＶＣをプルダウンする。
【００４６】
さらに、図４に（７）で示したタイミングでは、Ｎ＋２段目の出力ＧＬｎ＋２がＲ端子に入力され、ノードＶＣおよびノードＯＵＴはＶＳＳに引き下げられる。
【００４７】
上記動作では、セット用トランジスタＴ２が出力用トランジスタＴ１のゲート電極を充電する際に、入力信号Ｓおよび入力信号ＶＳが立ち上がり、トランジスタＴ１のゲート電極を充電後、入力信号Ｓの電圧の立ち下がりより先に入力信号ＶＳの電圧が立ち下がる。
そのため、ダイオード接続を挿入しなくても他の段への逆流が発生することなく、充電されたゲート電極の電圧低下を防止することができる。
【００４８】
次に、図５Ａ〜図５Ｄ、及び図６を参照して、第１実施形態の効果について説明する。図５Ａ〜図５Ｄ、及び図６は、本実施形態と、ダイオード接続方式（例えば特許文献１で従来技術として説明されたものと同等の方式）とによる構成及び作用を比較して説明するための説明図である。図５Ａは本実施形態による単位シフトレジスタ回路１２２の構成を、寄生容量であるブースト用コンデンサＣｂを明示して示した構成図である。図５Ａでは図３に示した構成と同一のものには同一の符号を用いている。図５Ｂは図５Ａに示した構成の動作例を示したタイミングチャートである。なお、図５Ｂは、図４のタイミングチャートと同じものであるが、ダイオード接続方式との比較のために再度掲載してある。図５Ｃはダイオード接続方式による単位シフトレジスタ回路２２２の構成例を示した構成図である。この場合、Ｔ２は端子Ｓにドレインとゲートが接続されている。そして、図５Ｄは図５Ｃに示した構成の動作例を示したタイミングチャートである。
【００４９】
図５Ｃ及び図５Ｄに示したように、ダイオード接続方式では、ＶＣにプリチャージされる電圧がＴ２の閾値電圧分降下し、さらに、その降下した電圧により、Ｔ１がＯＮしてブートストラップがかかるかどうか決まるため、Ｔ１およびＴ２の閾値シフトの影響をうける。この場合、クロック振幅Ｖｃｋ、Ｔ１およびＴ２の閾値電圧をＶｔ１およびＶｔ２とすると、動作条件は、Ｖｃｋ−Ｖｔ２≧Ｖｔ１となる。
【００５０】
それに対し、図５Ａ及び図５Ｂに示したように、本実施形態では、Ｔ２による閾値電圧分の電圧降下がないため、Ｔ１の閾値にのみ影響される。動作条件は、Ｖｃｋ≧Ｖｔ１である。
【００５１】
図６はＴＦＴの閾値電圧と動作可能なクロックＣＫの振幅電圧との関係を示した特性図である。
図６において、横軸はＴＦＴの閾値電圧を示し、縦軸は動作可能なクロックの振幅電圧（ＣＫ振幅電圧の下限値）を示す。ＴＦＴの閾値電圧とＣＫ振幅電圧の下限値との関係は、線分で近似することができる。
ダイオード接続方式では、上述のように動作条件がＴ１及びＴ２の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き２以上となる。一方、本実施形態では、上述のように動作条件がＴ１の閾値電圧を用いて表されるため、ＴＦＴの閾値電圧に対して動作可能なＣＫ振幅電圧の下限値は、傾き１まで削減される。
【００５２】
従って、図６に示す特性図から、ＴＦＴの閾値電圧がシフトした場合、本実施形態のＣＫ振幅電圧の下限値は、ダイオード接続方式におけるＣＫ振幅電圧の下限値に比べて、大きく変化しないことが判る。つまり、本実施形態ではダイオード接続方式に比べて大幅に閾値電圧シフトに対する動作マージンが向上する。
ただし、上記の比較は、理論限界値を比較したものであり、本実施形態とダイオード接続方式でのＴＦＴは十分な駆動力があるものとする。すなわち、能力不足で動かなくなるということは考慮していない。
【００５３】
次に、図７及び図８を参照して、第１実施形態の単位シフトレジスタ回路１２２の動作電圧の一例について説明する。図７は、図３に示したブロック図に電圧値を追記して示した図である。図８は、図４に示した単位シフトレジスタ回路１２２の動作タイミングチャートに電圧値を追記したチャートである。
【００５４】
例として、ＣＫのＨ電圧（ＨＩＧＨ（Ｈ）レベル電圧）を＋１０Ｖ、ＣＫのＬ電位（ＬＯＷ（Ｌ）レベル電圧）を−１０Ｖ、ＶＳＳは−１０Ｖ、初期のＴＦＴの閾値は３Ｖの場合を示した。この場合、ブートストラップ動作において、ノードＶＣの電圧は、ブートストラップにより、ＣＫの振幅分突き上げられる（ここでは突き上げ効率を１００％とする）。つまり、ＶＣは１０Ｖから３０Ｖにブーストされる。よって、そのＶＣが入力される後段の単位シフトレジスタ回路１２２では、セット動作時（端子Ｓへの信号Ｓ入力時）に、ゲートに３０Ｖ、端子Ｓに１０Ｖが入力されるので、Ｔ２は線形領域で動作し、ノードＶＣはＴ２の閾値の影響なく１０Ｖにプリチャージされる。
【００５５】
プリチャージ電圧に閾値の影響が出るのは、Ｔ２が飽和領域となる場合である。したがって、例えば、Ｖｇｓ＝４０Ｖ、Ｖｄｓ＝２０Ｖのときには、現在のＶｔｈが３Ｖであるので、１７Ｖ程度のマージンがある。ここで、ＶｇｓはＴ２のゲート−ソース間電圧であり、Ｖｄｓはドレイン−ソース間電圧である。
【００５６】
〔第２実施形態〕
次に、図９から図１１を参照して、本発明の第２実施形態について説明する。図９に示したように、第２実施形態のシフトレジスタ回路１２１ａは、図２に示した第１実施形態のシフトレジスタ回路１２１と比較して、クロック信号ＣＫに係る構成が異なっている。
本実施形態では、シフトレジスタ回路１２１ａには、２種類のクロック信号ＣＫＡとＣＫＢとが入力される。なお、シフトレジスタ回路１２１ａは、図１に示した液晶表示装置１００内で図１に示したシフトレジスタ回路１２１に対応する構成であり、走査線ＧＬ周辺の回路はシフトレジスタ回路１２１の場合と同一である。なお、信号及び端子名については各実施形態で同一符号や名称を用いている。
【００５７】
図９に示すように、第２実施形態のシフトレジスタ回路１２１ａは、複数の単位シフトレジスタ回路１２２ａが縦続接続された複数のステージで構成される。Ｎ段目のＳ信号に、前段の出力ＧＬｎ−１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ−２が入力され、そして、Ｎ段目のＲ信号に、２つ後の段の出力ＧＬｎ＋２が入力される。
【００５８】
クロック信号ＣＫは４相クロックで、単位シフトレジスタ回路１２２ａの４段毎にＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、ＣＫＡ＝ＣＫ３及びＣＫＢ＝ＣＫ１、ＣＫＡ＝ＣＫ４及びＣＫＢ＝ＣＫ２の順に接続される。ここでクロック信号ＣＫＡとクロック信号ＣＫＢは互いに逆位相のクロック信号である。
【００５９】
また、図１０に示したように、単位シフトレジスタ回路１２２ａは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるＴ２及びＴ４で構成されている。また、Ｔ２のゲート端子には信号ＶＳ、ドレイン端子には信号Ｓがそれぞれ接続されている。そして、Ｔ３のゲート端子にはＣＫＡと逆位相のＣＫＢを接続する。第２実施形態では、Ｔ３がＣＫＡと逆位相のＣＫＢによって出力端子ＯＵＴ（走査線ＧＬ）をプルダウンするＴＦＴとして作用する。本実施形態では、ＣＫＡと逆位相のＣＫＢをＧＬのプルダウンＴＦＴ（＝Ｔ３）のゲートに接続しているので、非選択中（すなわちＴ１が出力信号ＯＵＴを出力していない期間）、ＣＫＢ信号によりＯＵＴ端子をプルダウンするため、ＧＬの浮き上がりなどのノイズが低減される。
【００６０】
次に、図１１を参照して、図１０に示した単位シフトレジスタ回路１２２ａの動作例について説明する。図１１はｎ段目の単位シフトレジスタ回路１２２ａの動作例を示すタイミングチャートである。ｎ段目の単位シフトレジスタ回路１２２ａはＣＫＡがＣＫ１、ＣＫＢがＣＫ３となり、出力端子ＯＵＴは走査線ＧＬｎに接続される。
【００６１】
図１１に示したように、第２実施形態では、ＣＫ３がＨレベルとなると、Ｔ３がオンし、出力端子ＯＵＴはＬレベルとなる（ｎ−６、ｎ−２、ｎ＋２の各タイミング）。一方、ＣＫ１がＨレベルとなって出力端子ＯＵＴがＨレベルとなる期間（すなわち選択中）の動作は、第１実施形態（図４）と同じである。
【００６２】
第１実施形態のように、走査線ＧＬをプルダウンするＴＦＴであるＴ３を信号Ｒでリセットする場合、１Ｖ期間中（１垂直走査期間中）に１回しかプルダウンされない。したがって、トランジスタＴ１の閾値が低い場合、クロック信号ＣＫ（ＣＫＡ）から出力端子ＯＵＴ（ＧＬ）へのリーク電流により、走査線ＧＬは浮き上がる可能性がある。これに対し、第２実施形態では、クロック信号ＣＫＢをＴ３のゲートに接続することにより、走査線ＧＬのノイズを抑えられる。
【００６３】
〔第３実施形態〕
次に、図１２及び図１３を参照して、本発明の第３実施形態について説明する。図１２に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、図１０に示した第２実施形態の単位シフトレジスタ回路１２２ａと比較して、出力端子ＯＵＴ及びノードＶＣをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｂを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
【００６４】
図１２に示したように、第３実施形態の単位シフトレジスタ回路１２２ｂは、プルダウン回路が、Ｔ３、Ｔ５、Ｔ６及びＴ７により構成される。Ｔ６はドレインとゲートがＶＤＤ電源に接続され、ソースがＴ７のドレインとＴ５及びＴ３のゲート（すなわちノードＶＲ）に接続される。Ｔ７はソースがＶＳＳ電源に接続され、ゲートがノードＶＣに接続される。Ｔ５はドレインがノードＶＣに接続され、ソースがＶＳＳ電源に接続される。そして、Ｔ３はドレインが出力端子ＯＵＴに接続され、ソースがＶＳＳ電源に接続される。
【００６５】
図１３に示したように、Ｔ６およびＴ７はＶＲ信号を生成する回路であり、Ｔ１（出力ＯＵＴ）の非選択時は、Ｔ６を介してＶＤＤ電源の電位からＴ６の閾値電圧分低下した電圧にノードＶＲがプリチャージされ、ノードＶＲが接続されるＴ３及びＴ５によって、ノードＶＣおよび出力ノードＯＵＴが常にＶＳＳレベルにプルダウンされる。選択時はプリチャージ動作でノードＶＣが充電されると、Ｔ７がＯＮしてノードＶＲをＶＳＳレベル近くに引き下げる（図１３の（１）のタイミング）。このときのＶＲ電位は、Ｔ６とＴ７のレシオできまり、Ｔ６に対して、Ｔ７の能力を大きくすることで実現できる。
【００６６】
第３実施形態では、ノードＶＲの直流電圧ＤＣのレベルに応じてプルダウンするので、非選択時に、ノードＶＣおよびノードＧＬがフローティングとなる期間をなくすことで、ノイズ耐性を向上させることができる。つまり、ＣＫＡのパルスにより、カップリングでノードＶＣが浮き上がるのを完全に止めることができるので、ＣＫＡのノイズがＧＬに出力されるクロックノイズを抑制できる。
【００６７】
また、本実施形態ではセット動作時のプリチャージ電圧レベルの閾値電圧による電圧降下を避けられるため、Ｔ７のゲート電圧は、劣化後の電圧降下を考慮して大きいサイズにする必要がないため、ＴＦＴサイズを小さくすることができる。その分、回路面積を削減できる。
【００６８】
〔第４実施形態〕
次に、図１４を参照して、本発明の第４実施形態について説明する。図１４に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、図１２に示した第３実施形態の単位シフトレジスタ回路１２２ｂと比較して、出力端子ＯＵＴ及びノードＶＣをプルダウンするための回路（プルダウン回路）の構成が異なっている。単位シフトレジスタ回路１２２ｃを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
【００６９】
図１４に示したように、第４実施形態の単位シフトレジスタ回路１２２ｃは、第３実施形態のプルダウン回路に加えて、ＣＬＲ信号（クリア信号）を追加し、ＣＬＲ信号がゲートに入力されるＴ８、Ｔ９、およびＴ１０を、それぞれ、ノードＶＣ、ノードＶＲおよびノードＯＵＴに接続する。ここでＴ８はドレインがノードＶＣ、Ｔ９はドレインがノードＶＲ、Ｔ１０はドレインがノードＯＵＴに接続され、ソースがともにＶＳＳ電源に接続されている。この構成によれば、ＣＬＲ信号＝Ｈとすることで、ノードＶＣ、ノードＶＲおよび出力ノードＯＵＴ（ＧＬ）をプルダウンできる。このＣＬＲ信号は、単位シフトレジスタ回路１２２ｃの外部から入力する信号である。
【００７０】
第４実施形態の単位シフトレジスタ回路１２２ｃを複数用いてシフトレジスタ回路を構成した場合、シフトレジスタ回路の全段を一括で初期化することができる。例えば、走査期間の最初にクリアすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。また、走査期間の最後にクリアすることで、回路を初期化し、電荷抜きが行われる。よって、動作休止時の電荷残りによるＴＦＴの劣化を防ぐことができる。
【００７１】
〔第５実施形態〕
次に、図１５を参照して、本発明の第５実施形態について説明する。図１５に示したように、第５実施形態の単位シフトレジスタ回路１２２ｄは、図１４に示した第４実施形態の単位シフトレジスタ回路１２２ｃと比較して、ノードＶＣとノードＯＵＴ（ＧＬ）との間、すなわちＴ１のゲート電極とソース端子間に、容量素子Ｃｂ１を設けた点が異なっている。単位シフトレジスタ回路１２２ｄを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第１実施形態と同様である。クロック信号ＣＫＡは第１実施形態のクロック信号ＣＫと同じである。
【００７２】
容量Ｃｂ１は、ブートストラップ動作時の突き上げ容量として働く。したがって、突き上げ効率が上昇し、駆動力を向上できる。また、非選択動作時は、ノードＶＣの電位を安定させるように働き（すなわち発振を防止し）、ＣＫＡのパルスでカップリングによりノードＶＣが浮き上がるのを防ぐことが可能である。
【００７３】
〔第６実施形態〕
次に、図１６を参照して、本発明の第６実施形態について説明する。図１６に示したように、第６実施形態の単位シフトレジスタ回路１２２ｅは、図１０に示した第２実施形態の単位シフトレジスタ回路１２２ａと比較して、セット用トランジスタＴ２の構成が異なっている。単位シフトレジスタ回路１２２ｅを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第２実施形態と同様である。
【００７４】
第６実施形態の単位シフトレジスタ回路１２２ｅでは、第２実施形態におけるセット用トランジスタＴ２をカスコード接続した複数のトランジスタからなるデュアル構成としている点が特徴である。すなわち、第６実施形態の単位シフトレジスタ回路１２２ｅでは、セット用トランジスタが、カスコード接続した、すなわち、この場合、互いのゲートを接続するとともに一方のトランジスタのドレインと他方のトランジスタのソースとを接続した、複数のトランジスタＴ２ａ及びＴ２ｂから構成されている。Ｔ２ａ及びＴ２ｂのゲートに信号ＶＳを入力し、Ｔ２ａのドレインに信号Ｓを入力し、Ｔ２ｂのソースをノードＶＣに接続する。
【００７５】
セット用ＴＦＴをデュアルにすることで、動作時、ブートストラップによりノードＶＣがブーストされた際に、セット用ＴＦＴのＶＤＳ間にかかる電位差を約半分にでき、耐圧向上が可能となる。デュアル構成にすることで駆動力がおちるものの、プリチャージ動作時のＶＳ電位は非常に大きいので、十分な駆動力が得られる。
【００７６】
〔第７実施形態〕
次に、図１７から図１９を参照して、本発明の第７実施形態について説明する。図１７に示したように、第７実施形態のシフトレジスタ回路１２１ｆは、図９に示した第２実施形態のシフトレジスタ回路１２１ａと比較して、リセット端子Ｒが省略されている点が異なっている。シフトレジスタ回路１２１ｆの液晶表示装置内の接続関係は第２実施形態と同様である。
【００７７】
図１７に示したように、第７実施形態のシフトレジスタ回路１２１ｆは、複数の単位シフトレジスタ回路１２２ｆが縦続接続された複数のステージで構成される。Ｎ段目のＳ信号に、前段の出力ＧＬｎ−１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ−２が入力される。ＣＫは４相クロックで、シフトレジスタの４段毎にＣＫＡ＝ＣＫ１及びＣＫＢ＝ＣＫ３、ＣＫＡ＝ＣＫ２及びＣＫＢ＝ＣＫ４、ＣＫＡ＝ＣＫ３及びＣＫＢ＝ＣＫ１、ＣＫＡ＝ＣＫ４及びＣＫＢ＝ＣＫ２の順に接続される。
【００７８】
単位シフトレジスタ回路１２２ｆは、各走査線を駆動するＧＬ（ＯＵＴ）に接続されるＴ１及びＴ３と、Ｔ１のゲート電極であるノードＶＣに接続されるＴ２及びＴ４と、ノードＶＣとＯＵＴの間に接続されるＴ５で構成されている。Ｔ２のゲート端子は信号ＶＳ、ドレイン端子は信号Ｓがそれぞれ接続されている。Ｔ３のゲート端子はＣＫＡと逆位相のＣＫＢを接続する。Ｔ４のゲート端子はＣＫＢ、ドレイン端子は信号Ｓがそれぞれ接続されている。Ｔ５のゲート端子はＣＫＡが接続されている。第２実施形態の回路構成では、リセット用ＴＦＴのＴ４によりノードＶＣのプルダウンを行っていたが、第７実施形態では、Ｔ４およびＴ５により、ノードＶＣをリセットする。
【００７９】
次に、図１９を参照して、図１８に示した単位シフトレジスタ回路１２２ｆの動作例について説明する。図１９はｎ段目の単位シフトレジスタ回路１２２ｆの動作例を示すタイミングチャートである。ｎ段目の単位シフトレジスタ回路１２２ｆはＣＫＡがＣＫ１、ＣＫＢがＣＫ３となり、出力端子ＯＵＴは走査線ＧＬｎに接続される。
【００８０】
Ｔ４は、ドレインおよびソースを、それぞれ、Ｓ端子およびノードＶＣに接続し、ＣＫＢ信号によって、ノードＶＣをＳ端子とショートさせる。
【００８１】
Ｔ５は、ドレインおよびソースを、それぞれ、ノードＶＣおよび出力ＯＵＴノードに接続し、ＣＫＡ信号によって、ノードＶＣをＯＵＴ端子とショートさせる。
【００８２】
また、Ｔ３は、ＣＫＢ信号によってＯＵＴ端子をプルダウンする。
【００８３】
第７実施形態によれば、セルフリセットが可能である。すなわち、出力ＯＵＴの選択終了直後にＣＫＢがＨとなり、Ｔ４がＯＮすることで、ノードＶＣをＳ端子に接続し、Ｓ端子に接続される前段の単位シフトレジスタ回路１２２ｆのＴ３によりプルダウンされる（図１９の（１）のタイミング）。
【００８４】
また、非選択時にＣＫＡがＨとなると、Ｔ５がＯＮすることで、ノードＶＣをＯＵＴノードとショートさせる。ＯＵＴノードはノードＶＣに比較してＧＬの大きな負荷がついているので、ＣＫＡとノードＶＣのカップリング容量が小さくなるので、ノードＶＣのノイズを抑えることができる。
【００８５】
また、ＣＫＡがＬでＣＫＢがＨとなると、Ｔ４がＯＮすることで、ノードＶＣをＳ端子に接続する。この場合、ノードＶＣが、前段の単位シフトレジスタ回路１２２ｆのＧＬに接続されるので電位が固定される。
【００８６】
第７実施形態では、第３実施形態のプルダウン回路にくらべて、少ない素子数でプルダウンが可能となる。
【００８７】
〔第８実施形態〕
次に、図２０を参照して、本発明の第８実施形態について説明する。図２０に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、図１８に示した第７実施形態の単位シフトレジスタ回路１２２ｆと比較して、プルダウン回路の構成が異なっている。
単位シフトレジスタ回路１２２ｆを複数用いた場合のシフトレジスタ回路の構成や液晶表示装置の構成は第７実施形態と同様である。
【００８８】
図２０に示したように、第８実施形態の単位シフトレジスタ回路１２２ｇは、図１８に示した第７実施形態のシフトレジスタ１２２ｆの構成に加えてＣＬＲ信号を追加し、ＣＬＲ信号がゲートに入力されるＴ６およびＴ７を、それぞれ、ノードＶＣ、およびノードＯＵＴに接続する。この構成では、ＣＬＲ信号＝Ｈとすることで、ノードＶＣおよび出力ノードＯＵＴ（ＧＬ）をプルダウンできる。
【００８９】
第８実施形態の単位シフトレジスタ回路１２２ｇを複数用いてシフトレジスタ回路を構成した場合、シフトレジスタ回路の全段を一括で初期化することができる。例えば、走査期間の最初にクリアすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。また、走査期間の最後にクリアすることで、回路を初期化し、電荷抜きが行われる。よって、動作休止時の電荷残りによるＴＦＴの劣化を防ぐことができる。
【００９０】
〔第９実施形態〕
次に、図２１から図２３を参照して、本発明の第９実施形態について説明する。図２１に示した第９実施形態のシフトレジスタ回路１２１ｈは、図１に示した液晶表示装置１００内では図１に示したシフトレジスタ回路１２１に対応する構成であり、走査線ＧＬ周辺の回路はシフトレジスタ回路１２１の場合と同一である。
【００９１】
図２１に示したシフトレジスタ回路１２１ｈは、２個のプリブースト回路１２３と、図１４に示した単位シフトレジスタ回路１２２ｃ複数個とが縦続接続された複数のステージで構成される。複数の単位シフトレジスタ回路１２２ｃでは、Ｎ段目のＳ信号に、前段の出力ＧＬｎ−１が入力され、Ｎ段目のＶＳ信号に、前々段の出力ＶＣｎ−２が入力され、そして、Ｎ段目のＲ信号に、２つ後の段の出力ＧＬｎ＋２が入力される。ＣＫ信号は４相クロックで、単位シフトレジスタ回路１２２ｃの４段毎にＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の順に接続される。各プリブースト回路１２３には、Ｓ１端子、Ｓ２端子、ＤＶＣ端子、ＣＫ端子及びＣＬＲ端子が設けられている。２個のプリブースト回路１２３では、Ｓ１入力に信号ＳＰ１が入力され、Ｓ２入力に信号ＳＰ２が入力される。１段目のプリブースト回路１２３のノードＤＶＣ（信号ＤＶＣ１）が１段目の単位シフトレジスタ回路１２２ｃのＶＳ入力に接続される。２段目のプリブースト回路１２３のノードＤＶＣ（信号ＤＶＣ２）が２段目の単位シフトレジスタ回路１２２ｃのＶＳ入力に接続される。すなわち、最初の２段の単位シフトレジスタ回路１２２ｃのＶＳ端子に、２段のプリブースト回路１２３でブーストされたＤＶＣ信号が順次入力される。また、１段目の単位シフトレジスタ回路１２２ｃのＳ入力には信号ＳＰ２が接続される。信号ＳＰ１及びＳＰ２は、図２３に示すように、シフトレジスタ回路１２１ｈの動作開始時に生成されるパルス信号である。
【００９２】
単位シフトレジスタ回路１２２ｃは、図１４に示した第４実施形態と同じ回路で構成されている。
【００９３】
プリブースト回路１２３は、単位シフトレジスタ回路１２２ｃの１段目および２段目に入力されるＶＳ信号を生成するためのプリブースト回路である。図２２に示したように、プリブースト回路１２３は、Ｓ１端子がＴ２１のドレインとゲートにダイオード接続されており、Ｓ１入力される電圧に対して、Ｔ２１の閾値電圧分降下した値をソースからノードＤＶＣにセットするよう動作する。Ｔ２２は初期化用のＴＦＴで、ＣＬＲ信号をゲートに接続し、ドレインをノードＤＶＣに接続し、ソースをＶＳＳ電源に接続し、ＣＬＲ信号がＨでノードＤＶＣをＶＳＳレベルにリセットする。Ｔ２３はゲートにＣＫが入力されており、ドレインがノードＤＶＣに接続され、ソースがＶＳＳ電源に接続され、ＣＫ信号がＨでノードＤＶＣをＶＳＳレベルにリセットする。コンデンサＣｐはノードＤＶＣを昇圧するための容量素子である。コンデンサＣｐの一端はノードＤＶＣに接続され、他端は端子ＳＰ２に接続されている。
【００９４】
次に、図２３を参照して、図２１に示したシフトレジスタ回路１２１ｈにおいて、初段用のブースト信号の生成を信号ＳＰ１および信号ＳＰ２によって行う場合の動作例について説明する。
【００９５】
図２３のタイミング（１）では、信号ＳＰ１が立ち上がると、２つのプリブースト回路１２３のＤＶＣ１およびＤＶＣ２がプリチャージされる。
【００９６】
図２３のタイミング（２）では、信号ＳＰ２が立ち上がると、プリブースト回路１２３の昇圧用容量Ｃｐに接続されているため、ＳＰ２の振幅分、ＤＶＣ１およびＤＶＣ２がブーストされる。
【００９７】
図２３のタイミング（３）では、走査線ＧＬ１を駆動するための１段目の単位シフトレジスタ回路１２２ｃには、Ｓ端子にＳＰ２が、ＶＳ端子にＤＶＣ１が接続されており、ＤＶＣ１はタイミング（２）のブースト動作により高い電圧にブーストされているので、ノードＶＣ１はＳ端子に接続されたＳＰ２の電位にプリチャージされる。
【００９８】
図２３のタイミング（４）では、走査線ＧＬ２を駆動するための２段目の単位シフトレジスタ回路１２２ｃには、Ｓ端子にＧＬ１が、ＶＳ端子にＤＶＣ２が接続されており、ＤＶＣ２はタイミング（２）のブースト動作により高い電圧にブーストされているので、ノードＶＣ２はＳ端子に接続されたＧＬ１の電位にプリチャージされる。
【００９９】
その後は順次走査線ＧＬが立ちあがる。
【０１００】
第９実施形態によれば、プリブースト回路１２３により、初段のセット信号から閾値の影響なくプリチャージ可能なため、十分な動作マージンがえられる。
【０１０１】
〔第１０実施形態〕
第１０実施形態は、上述した単位シフトレジスタ回路１２１ａ〜１２１ｇやプリブースト回路１２３内のＴＦＴの半導体層の材料に特徴を有する。すなわち、上記各実施形態で用いるＴＦＴは、半導体層に酸化物半導体を含むものとすることができる。
【０１０２】
その場合、酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いる。
【０１０３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる（図２４参照）。図２４はゲート電圧とドレイン・ソース電流との対応関係を示した特性図である。
【０１０４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【０１０５】
酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【０１０６】
以上のように、本発明の各実施形態によれば、セット用トランジスタＴ２のソース端子（第２ソース端子）とゲート端子（第２ゲート電極）とに異なるＳ入力（第１入力信号）とＶＳ入力（第２入力信号（ただし、第１入力信号の電圧＜第２入力信号の電圧））を入力することで、出力用トランジスタＴ１のゲート端子（第１ゲート電極）を充電（すなわちプリチャージ）することができる。この場合、ダイオード接続のＴＦＴや第２のブートストラップコンデンサは容易に省略することができる。また、ＶＳ入力（第２入力信号）には、例えば他の単位シフトレジスタ回路の出力用トランジスタＴ１のゲート（第１ゲート電極）の信号を用いることができるので、容易に用意することができる。よって、本発明の単位シフトレジスタ回路によれば、少ない回路素子数で特性劣化による影響を容易に小さくすることができる。
【０１０７】
なお、本発明の実施の形態は、上記のものに限定されない。例えば、上記各実施形態の構成を組み合わせたり、上記各実施形態内における構成の一部を省略したりする変更を適宜行うことができる。
【産業上の利用可能性】
【０１０８】
本発明は、少ない回路素子数で特性劣化による影響を小さくすることができる単位シフトレジスタ回路などに適用することができる。
【符号の説明】
【０１０９】
１００  液晶表示装置  １１０  表示領域  １２０  走査線駆動回路  １２１、１２１ａ、１２１ｆ、１２１ｈ  シフトレジスタ回路  １３０  信号線駆動回路  ＰＩＸ  画素  ＧＬ１〜ＧＬｎ  走査線  １２２、１２２ａ〜１２２ｇ  単位シフトレジスタ回路  Ｔ１〜Ｔ１０  ＴＦＴ  Ｃｂ１  容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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