【事件の表示】
　特願２００９−５３８５６１「複数デバイスシステムをテストするための回路および方法」拒絶査定不服審判事件〔平成２０年　６月　５日国際公開、ＷＯ２００８／０６４４７９、平成２２年　４月　８日国内公表、特表２０１０−５１１２２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００７年１１月２９日を国際出願日（パリ条約による優先権主張２００６年１１月３０日、米国）とする出願であって、平成２１年７月２７日付けで国際出願翻訳文が提出され、平成２４年５月２２日付けで拒絶理由が通知され、平成２４年８月２７日付けで意見書が提出されたが、平成２４年９月２４日付けで拒絶査定がなされ、これに対し、平成２４年１２月１７日に拒絶査定不服の審判が請求されたものである。
　
２．本願発明
　本願の特許請求の範囲の請求項１〜３０に係る発明は、平成２１年７月２７日付け国際出願翻訳文の特許請求の範囲の請求項１〜３０に記載された事項により特定されるとおりのものであるところ、請求項１２に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１２】
　テストモードにおいて単一ビットグローバル結果データを生成するように動作可能な第1のメモリデバイスであって、前記単一ビットグローバル結果データは、第1のメモリデバイスセル不良に対応する、第1のメモリデバイスと、
　テストモードにおいて前記単一ビットグローバル結果データを受け取るように動作可能な第2のメモリデバイスであって、少なくとも前記1つの第1のメモリデバイスセル不良および第2のメモリデバイスセル不良に対応する、更新された単一ビットグローバル結果データを生成する、第2のメモリデバイスと
　を備える、メモリシステム。」
　
３．引用例
　原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である、特開２００６−１１４１４７号公報（公開日：２００６年４月２７日）（以下、「引用例」という。）には、図面とともに、次の技術事項が記載されている。
（ア）「【技術分野】
【０００１】
　本発明は、ＳＲＡＭ等のメモリと論理回路とを混載した半導体集積回路に関するものである。
【背景技術】
【０００２】
　半導体回路の加工寸法の微細化に伴って、これまで複数の半導体チップ上に分かれていた機能ブロックを１つの半導体チップに統合した、いわゆるＳｏＣ（system on a chip）と称されるタイプの半導体集積回路が登場している。
【０００３】
　特に近年では、サイズやコストへの要求が厳しい携帯型の電子機器の分野において、ＳＲＡＭやＤＲＡＭ等の高速なメモリを論理回路とともに混載した半導体集積回路が広く使用されるようになってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　しかしながら一方で、加工寸法の微細化と集積率の向上によって、半導体メモリの全ビットを欠陥なしに製造することは極めて困難になってきている。そのため、半導体集積回路に搭載されるメモリの欠陥の有無を効率良く検査することが課題となっている。」（第４頁第４０行〜第５頁第８行）
　
（イ）「【００１７】
　本発明はかかる事情に鑑みてなされたものであり、その目的は、内部に設けられた複数のメモリ部の検査に関わる処理を、回路面積の増大を抑えつつ実行することができる半導体集積回路を提供することにある。」（第６頁第４９行〜第７頁第２行）
　
（ウ）「【発明を実施するための最良の形態】
【００３４】
　以下、本発明の実施形態について、図面を参照しながら説明する。
【００３５】
　図１は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
　図１に示す半導体集積回路は、メモリ検査に関連する回路ブロックとして、ｎ個（ｎは１より大きい任意の整数を示す。以下同じ。）のメモリテストブロック１＿１，…１＿ｎを有している。
　メモリテストブロック１＿１〜１＿ｎは、それぞれ、メモリ部ＭＥＭ１と、論理回路ＬＧ１およびＬＧ２と、スキャンフリップフロップＳＦ１，…，ＳＦ１１と、セレクタＳＥＬ１，…，ＳＥＬ９と、テスト出力データ生成回路１０とを有する。
　また、図１に示す半導体集積回路は、メモリテストブロック１＿１〜１＿ｎの検査を行う検査回路ＢＴ１を有する。」（第１１頁第１１〜２３行）
　
（エ）「【００３７】
　メモリ部ＭＥＭ１は、本実施形態に係る半導体集積回路において論理回路とともに搭載される複数のメモリ部の１つであり、例えばＳＲＡＭやＤＲＡＭなどのメモリを含む。」（第１１頁第４４〜４６行）
　
（オ）「【００４７】
　更に、スキャンフリップフロップＳＦ５〜ＳＦ８は、メモリ部ＭＥＭ１のテストを行う動作モード（第１の動作モード）において、メモリ部ＭＥＭ１に供給するテスト入力データ（ＤＩＮ＿Ｔ，ＡＤＲ＿Ｔ，ＣＳ＿Ｔ，ＲＷ＿Ｔ）を保持するレジスタを形成している。
　各メモリテストブロックに含まれるこのレジスタ（ＳＦ５〜ＳＦ８）は、メモリテストブロック１＿１，…，１＿ｎの順に縦続接続されており、１つのデータシフト回路（第１のデータシフト回路）を形成している。
　第１のデータシフト回路は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、検査回路ＢＴ１より供給されるテスト入力データを、初段のレジスタ（すなわちメモリテストブロック１＿１のレジスタ）から後段のレジスタへ順にシフトさせる働きを有する。」（第１３頁第１〜１２行）
　
（カ）「【００５１】
　また、スキャンフリップフロップＳＦ９は、メモリ部ＭＥＭ１のテストを行う動作モード（第１の動作モード）において、テスト出力データ生成回路１０より出力されるテスト出力データを保持するためのレジスタを形成している。テスト出力データは、後ほど詳しく説明するように、テスト入力データ（ＤＩＮ＿Ｔ，ＡＤＲ＿Ｔ，ＣＳ＿Ｔ，ＲＷ＿Ｔ）に応答してメモリ部ＭＥＭ１より出力される読み出しデータＤＯＵＴに応じたデータである。
　各メモリテストブロックに含まれるこのレジスタ（ＳＦ９）は、メモリテストブロック１＿１，…，１＿ｎの順に縦続接続されており、１つのデータシフト回路（第２のデータシフト回路）を形成している。
　第２のデータシフト回路は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、上述したテスト出力データを初段のレジスタ（すなわちメモリテストブロック１＿１のレジスタ）から後段のレジスタへ順にシフトさせる働きを有する。
【００５２】
　スキャンフリップフロップＳＦ１０は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、期待値データを保持するためのレジスタを形成している。期待値データは、後述するテスト出力データ生成回路１０において、メモリ部ＭＥＭ１の読み出しデータＤＯＵＴがテスト入力データに応じた期待値を有しているか否かの判定を行うために用いられるデータであり、検査回路ＢＴ１において生成される。
　各メモリテストブロックに含まれるこのレジスタ（ＳＦ１０）は、メモリテストブロック１＿１，…，１＿ｎの順に縦続接続されており、１つのデータシフト回路（第３のデータシフト回路）を形成している。
　第３のデータシフト回路は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、上述した期待値データを初段のレジスタ（すなわちメモリテストブロック１＿１のレジスタ）から後段のレジスタへ順にシフトさせる働きを有する。」（第１３頁第２７行〜第１４頁第１行）
　
（キ）「【００５６】
　テスト出力データ生成回路１０は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、第１のデータシフト回路のレジスタ（ＳＦ５〜ＳＦ８）に保持されるテスト入力データ（ＤＩＮ＿Ｔ，ＡＤＲ＿Ｔ，ＣＳ＿Ｔ，ＲＷ＿Ｔ）に応答してメモリ部ＭＥＭ１から出力される読み出しデータＤＯＵＴに応じて、テスト出力データを生成する。そして、生成したテスト出力データを第２のデータシフト回路のレジスタ（ＳＦ９）に入力し、これにラッチさせる。
【００５７】
　例えばテスト出力データ生成回路１０は、図示しない制御回路より与えられる制御信号に従って、３種類のテスト出力データ（第１〜第３のテスト出力データ）を生成する。
【００５８】
　第１のテスト出力データは、テスト対象となるｎ個のメモリ部の中に、期待値データと一致しない読み出しデータＤＯＵＴを出力するメモリ部が含まれているか否か検出するためのデータである。
　第１のテスト出力データを生成する場合、各メモリテストブロックのテスト出力データ生成回路１０は、例えば次のように動作する。
　メモリテストブロック１＿１に属するテスト出力データ生成回路１０（すなわち、第２のデータシフト回路の初段レジスタに対応するテスト出力データ生成回路１０）は、メモリテストブロック１＿１に属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴと、メモリテストブロック１＿１に属する第３のデータシフト回路のレジスタ（ＳＦ１０）に入力される期待値データとを比較する。そして、この両者が一致する場合は値‘０’、両者が一致しない場合は値‘１’のテスト出力データを生成して、メモリテストブロック１＿１に属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせる。
　メモリテストブロック１＿ｉ（ｉは２からｎまでの整数を示す。以下同じ。）に属するテスト出力データ生成回路１０（すなわち、第２のデータシフト回路の後段レジスタに対応するテスト出力データ生成回路１０）は、メモリテストブロック１＿ｉに属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴと、メモリテストブロック１＿ｉに属する第３のデータシフト回路のレジスタ（ＳＦ１０）に対し前段からシフトされる期待値データとを比較する。そして、この両者が一致し、かつ、第２のデータシフト回路の前段のレジスタ（ＳＦ９）よりシフトされるテスト出力データが値‘０’の場合に、値‘０’のテスト出力データを生成して、メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせる。上記比較の結果において両者が一致しない場合や、第２のデータシフト回路の前段のレジスタ（ＳＦ９）よりシフトされるテスト出力データが値‘１’の場合は、値‘１’のテスト出力データを生成して、メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせる。
　これにより、第２のデータシフト回路の終段のレジスタ（メモリテストブロック１＿ｎに属するスキャンフリップフロップＳＦ９）にシフトされるテスト出力データの値は、ｎ個のメモリ部の中に期待値データと一致しない読み出しデータＤＯＵＴを出力するメモリ部が１つでも含まれている場合に値‘１’、ｎ個のメモリ部の読み出しデータＤＯＵＴが全て期待値データと一致する場合に値‘０’となる。」（第１５頁第９〜５０行）
　
（ク）「【００６７】
　なお、メモリテストブロック１＿１に属するテスト出力データ生成回路１０は、前段からのテスト出力データが存在しないため、図２に示す構成におけるＯＲ回路１４を省略しても良い。すなわち、ＡＮＤ回路１３の出力をテスト出力データＴＤ１としてそのまま出力して良い。
　あるいは、図２に示すテスト出力データ生成回路１０と同一構成とし、前段からのテスト出力データとして全ビットが値‘０’のデータを入力しても良い。
　以上が、テスト出力データ生成回路の説明である。
【００６８】
　検査回路ＢＴ１は、メモリ部のテストを行う第１の動作モードにおいて、第１のデータシフト回路の初段のレジスタ（メモリテストブロック１＿１のスキャンフリップフロップＳＦ５〜ＳＦ８）に供給するテスト入力データ（ＤＩＮ＿Ｔ，ＡＤＲ＿Ｔ，ＣＳ＿Ｔ，ＲＷ＿Ｔ）を生成する。
　また、検査回路ＢＴ１は、この第１の動作モードにおいて、第２のデータシフト回路の終段（メモリテストブロック１＿ｎのスキャンフリップフロップＳＦ９）から出力されるテスト出力データを取得し、この取得したテスト出力データに基づいて各メモリ部の良否を判定する。」（第１７頁第２４〜４０行）
　
（ケ）「【００７３】
＜第１の動作モード（メモリ部のテストを行う動作モード）＞」（第１８頁第２６〜２７行）
　
（コ）「【００７６】
　各メモリテストブロックのテスト出力データ生成回路１０は、図示しない制御回路より入力される制御信号Ｓ３およびＳ４に従って、３種類のテスト出力データ（第１〜第３のテスト出力データ）の何れかを生成する。
【００７７】
　第１のテスト出力データを生成する場合、各テスト出力データ生成回路１０のセレクタ１２は、比較回路１１の判定信号を選択して出力するように、制御信号Ｓ３によって制御される。また、各テスト出力データ生成回路１０の制御信号Ｓ４は、全て値‘１’に設定される。
　これにより、第２のデータシフト回路のレジスタ（ＳＦ９）の最上位ビット（第７ビット）には、比較回路１１より出力される判定信号と、前段のレジスタから出力されるテスト出力データの最上位ビットとの論理和が入力され、この論理和がテスト出力データの最上位ビットとして次段に出力される。従って、第２のデータシフト回路の終段のレジスタ（メモリテストブロック１＿ｎのスキャンフリップフロップＳＦ９）より出力されるテスト出力データの最上位ビットは、各テスト出力データ生成回路１０において比較回路１１より出力される判定信号の全論理和と等しくなる。
　また、図３に示すタイミングチャートから分かるように、前段のレジスタから出力されるテスト出力データと、比較回路１１において比較判定されるメモリ部ＭＥＭ１の読み出しデータＤＯＵＴとは、何れも同一のテスト入力データに応じて生成されるデータである。
　従って、第２のデータシフト回路の終段から検査回路ＢＴ１に出力される第１のテスト出力データの最上位ビットは、同一テスト入力データに応じて各テスト出力データ生成回路１０の比較回路１１より出力される判定信号の全論理和と等しくなる。
　その結果、同一のテスト入力データに対するｎ個のメモリ部ＭＥＭ１の読み出しデータＤＯＵＴが全て期待値データに一致する場合、第２のデータシフト回路の終段から出力されるテスト出力データの最上位ビットは値‘０’になる。また、ｎ個のメモリ部ＭＥＭ１の中に期待値データと一致しない読み出しデータＤＯＵＴを出力するメモリ部が１つでも含まれる場合、第２のデータシフト回路の終段から出力されるテスト出力データの最上位ビットは値‘１’になる。」（第１９頁第５〜３３行）
　
（サ）「【００８０】
　以上説明したように、本実施形態に係る半導体集積回路によれば、複数のメモリ部ＭＥＭ１のテストを行う際、検査回路ＢＴ１において発生するテスト入力データが、スキャンフリップフロップを用いて形成される第１のデータシフト回路の各レジスタ（ＳＦ５〜ＳＦ８）を順にシフトされて各メモリ部に転送される。そして、このテスト入力データに応じたテスト出力データが、スキャンフリップフロップを用いて形成される第２のデータシフト回路の各レジスタ（ＳＦ９）を順にシフトされて検査回路ＢＴ１に取り込まれる。そのため、図９に示すようにテスト対象のメモリ部ごとに検査回路を設ける方式と比べて、回路規模の増大を抑制することができる。」（第２０頁第１６〜２４行）
　
（シ）「【００８５】
　また、図１の例では、テスト出力データの転送用のレジスタにスキャンフリップフロップを用いているが、図５に示すように、これを通常のフリップフロップに置き換えても良い。」（第２１頁第４〜７行）
　
（ス）「【００８７】
　図６に示すテスト出力データ生成回路１０Ａは、第１のテスト出力データのみを生成する場合の構成例を示す。
　このテスト出力データ生成回路１０Ａは、図２に示すテスト出力データ生成回路１０におけるセレクタ１２、ＡＮＤ回路１３、およびＯＲ回路１４を削除し、代わりにＯＲ回路１５を設けたものである。
　ＯＲ回路１５は、メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）から出力される１ビットのテスト出力データＴＤｉ−１と、比較回路１１から出力される判定信号との論理和を演算し、これをメモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）に入力する。
　この場合、第２のデータシフト回路の各レジスタ（ＳＦ９）は１ビットで良い。」（第２１頁第２１〜３１行）（当審注：「メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）から出力される１ビットのテスト出力データＴＤｉ−１」とある記載は、図６よりみて、「メモリテストブロック１＿ｉ−１に属する第２のデータシフト回路のレジスタ（ＳＦ９）から出力される１ビットのテスト出力データＴＤｉ−１」の誤記と認められる。）
　
（セ）「【００９０】
　上述の実施形態では、半導体集積回路の内部に検査回路を設ける例を示したが、これに限らず、半導体集積回路の外部の検査回路を用いてメモリ部のテストを行っても良い。
【００９１】
　上述の実施形態では、テスト入力データの生成処理と、テスト出力データに基づく良否判定処理とを検査回路ＢＴ１において両方実行することが可能であるが、これに限らず、例えば一方の処理のみ行う回路（テスト入力データ生成回路、判定回路）を設けても良い。」（第２１頁第４６行〜第２２頁第３行）
　
　また、図６には、ＥＶｉ−１（メモリテストブロック１＿ｉに属する第３のデータシフト回路のレジスタ（ＳＦ１０）に対し前段からシフトされる期待値データ）と、ＤＯＵＴ［７：０］（メモリテストブロック１＿ｉに属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴ）とを比較し、両者が一致する場合に値‘０’、一致しない場合に値‘１’の判定信号を出力する比較回路１１と、
　ＴＤｉ−１（メモリテストブロック１＿ｉ−１に属する第２のデータシフト回路のレジスタ（ＳＦ９）から出力される１ビットのテスト出力データ）と、比較回路１１から出力される判定信号との論理和を演算し、これをメモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）に入力するＯＲ回路１５とを備える、テスト出力データ生成回路１０Ａが示されている。
　
   上記引用例記載事項及び図面を総合勘案すると、引用例には、図６に示すテスト出力データ生成回路１０Ａを用い、テスト出力データの転送用のレジスタに通常のフリップフロップを用いた場合、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「内部に設けられた複数のメモリ部の検査に関わる処理を実行することができる半導体集積回路であって、
　半導体集積回路は、メモリ検査に関連する回路ブロックとして、ｎ個（ｎは１より大きい任意の整数を示す。以下同じ。）のメモリテストブロック１＿１，…１＿ｎを有しており、メモリテストブロック１＿１〜１＿ｎは、それぞれ、メモリ部ＭＥＭ１と、論理回路と、フリップフロップと、セレクタとテスト出力データ生成回路１０とを有し、
　また、半導体集積回路の内部又は外部に、メモリテストブロック１＿１〜１＿ｎの検査を行う検査回路ＢＴ１が設けられ、
　フリップフロップＳＦ９は、メモリ部ＭＥＭ１のテストを行う動作モード（第１の動作モード）において、テスト出力データ生成回路１０より出力されるテスト出力データを保持するためのレジスタを形成し、各メモリテストブロックに含まれるこのレジスタ（ＳＦ９）は、メモリテストブロック１＿１，…，１＿ｎの順に縦続接続された、第２のデータシフト回路を形成し、
　該第２のデータシフト回路は、メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、上述したテスト出力データを初段のレジスタ（すなわちメモリテストブロック１＿１のレジスタ）から後段のレジスタへ順にシフトさせる働きを有し、
　メモリ部ＭＥＭ１のテストを行う第１の動作モードにおいて、第１のテスト出力データを生成する場合、メモリテストブロック１＿１に属するテスト出力データ生成回路１０（すなわち、第２のデータシフト回路の初段レジスタに対応するテスト出力データ生成回路１０）は、メモリテストブロック１＿１に属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴと、期待値データとを比較し、そして、この両者が一致する場合は値‘０’、両者が一致しない場合は値‘１’のテスト出力データを生成して、メモリテストブロック１＿１に属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせ、メモリテストブロック１＿ｉ（ｉは２からｎまでの整数を示す。以下同じ。）に属するテスト出力データ生成回路１０（すなわち、第２のデータシフト回路の後段レジスタに対応するテスト出力データ生成回路１０）は、メモリテストブロック１＿ｉに属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴと、期待値データとを比較し、そして、この両者が一致し、かつ、第２のデータシフト回路の前段のレジスタ（ＳＦ９）よりシフトされるテスト出力データが値‘０’の場合に、値‘０’のテスト出力データを生成して、メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせ、上記比較の結果において両者が一致しない場合や、第２のデータシフト回路の前段のレジスタ（ＳＦ９）よりシフトされるテスト出力データが値‘１’の場合は、値‘１’のテスト出力データを生成して、メモリテストブロック１＿ｉに属する第２のデータシフト回路のレジスタ（ＳＦ９）にラッチさせ、
　これにより、第２のデータシフト回路の終段のレジスタ（メモリテストブロック１＿ｎに属するフリップフロップＳＦ９）にシフトされるテスト出力データの値は、ｎ個のメモリ部の中に期待値データと一致しない読み出しデータＤＯＵＴを出力するメモリ部が１つでも含まれている場合に値‘１’、ｎ個のメモリ部の読み出しデータＤＯＵＴが全て期待値データと一致する場合に値‘０’となり、
　第２のデータシフト回路の各レジスタ（ＳＦ９）は１ビットであり、
　検査回路ＢＴ１は、この第１の動作モードにおいて、第２のデータシフト回路の終段（メモリテストブロック１＿ｎのフリップフロップＳＦ９）から出力されるテスト出力データを取得し、この取得したテスト出力データに基づいて各メモリ部の良否を判定する、
　半導体集積回路。」
　
４．対比
　本願発明と引用発明とを比較する。
　引用発明における「メモリ部ＭＥＭ１のテストを行う第１の動作モード」が、本願発明の「テストモード」に相当する。
　次に、引用発明において「メモリテストブロック１＿１」と、本願補正発明の「第1のメモリデバイス」とは、「第１のメモリ・ユニット」の点で共通する。
　次に、引用発明の「メモリテストブロック１＿１」の「テスト出力データ生成回路１０」が「１ビット」の「テスト出力データ」を生成することが、以下の相違点は除いて、本願発明の「単一ビットグローバル結果データを生成する」ことに相当する。
　次に、引用発明では、「テスト出力データに基づいて各メモリ部の良否を判定する」ため、「メモリテストブロック１＿１に属するメモリ部ＭＥＭ１からテスト入力データに応答して出力される読み出しデータＤＯＵＴと、期待値データとを比較し、そして、この両者が一致する場合は値‘０’、両者が一致しない場合は値‘１’のテスト出力データを生成」しているが、「読み出しデータＤＯＵＴと、期待値データ」とが「一致しない場合」とは、摘記事項（ア）第【０００４】段落にあるように、「メモリテストブロック１＿１」が有する「メモリ部」の「ビット」、つまりセルに欠陥がある場合である。
　よって、引用発明において、メモリの「ビット」に欠陥がある場合に、「メモリテストブロック１＿１に属するテスト出力データ生成回路１０」の生成する「１ビット」の「テスト出力データ」が‘１’の値をとることと、本願発明の「前記単一ビットグローバル結果データは、第1のメモリデバイスセル不良に対応する」こととは、「前記単一ビットグローバル結果データは、第1のメモリ・ユニットのセル不良に対応する」点で共通する。
　次に、引用発明の「メモリテストブロック１＿ｉ（ｉは２からｎまでの整数を示す。以下同じ。）」のうち、ｉが２である場合の「メモリテストブロック１＿ｉ」（以下、「メモリテストブロック１＿２」と言い換える。）と、本願発明の「第2のメモリデバイス」とは、「第2のメモリ・ユニット」の点で共通する。
　次に、引用発明の「メモリ部ＭＥＭ１のテストを行う第１の動作モード」おいて、「メモリテストブロック１＿２」が、「第２のデータシフト回路の前段のレジスタ（ＳＦ９）」から、「１ビット」の「テスト出力データ」を「シフト」されることが、次の相違点は除いて、本願発明の「テストモードにおいて前記単一ビットグローバル結果データを受け取る」ことに相当する。
　次に、引用発明の「メモリテストブロック１＿２に属する第２のデータシフト回路」が、「メモリテストブロック１＿２」のメモリの「ビット」（つまり、セル）に欠陥がある場合や、「第２のデータシフト回路の前段のレジスタ（ＳＦ９）よりシフトされる」「１ビット」の「テスト出力データが値‘１’の場合」に、「値‘１’のテスト出力データを生成」することと、本願発明の「少なくとも前記1つの第1のメモリデバイスセル不良および第2のメモリデバイスセル不良に対応する、更新された単一ビットグローバル結果データを生成する」こととは、「少なくとも前記1つの第1のメモリ・ユニットのセル不良および第2のメモリ・ユニットのセル不良に対応する、更新された単一ビットグローバル結果データを生成する」点で共通する。
　次に、引用発明における「内部に設けられた複数のメモリ部の検査に関わる処理を実行することができる半導体集積回路」と本願補正発明の「メモリシステム」とは、以下の相違点を除き、「複数のメモリ・ユニットを含むメモリ装置」の点で共通する。
　
　すると、本願発明と引用発明とは次の点で一致する。
（一致点）
「テストモードにおいて単一ビットグローバル結果データを生成するように動作可能な第1のメモリ・ユニットであって、前記単一ビットグローバル結果データは、第1のメモリ・ユニットのセル不良に対応する、第1のメモリ・ユニットと、
　テストモードにおいて前記単一ビットグローバル結果データを受け取るように動作可能な第2のメモリ・ユニットであって、少なくとも前記1つの第1のメモリ・ユニットのセル不良および第2のメモリ・ユニットのセル不良に対応する、更新された単一ビットグローバル結果データを生成する、第2のメモリ・ユニットと
　を備える、複数のメモリ・ユニットを含むメモリ装置。」
　
　また、両者は次の点で相違する。
＜相違点＞
　本願発明は「メモリシステム」であって、「第1のメモリデバイス」と「第2のメモリデバイス」とを備えているのに対し、引用発明の「内部に設けられた複数のメモリ部の検査に関わる処理を実行することができる半導体集積回路」は、「メモリ検査に関連する回路ブロックとして、ｎ個（ｎは１より大きい任意の整数を示す。以下同じ。）のメモリテストブロック１＿１，…１＿ｎを有」するものの、「メモリテストブロック」の各々を「デバイス」とすることが示されていないため、「メモリシステム」であるか明らかでない点。
　
５．判断
　そこで、上記相違点について検討すると、摘記事項（ア）の第【０００２】段落に「半導体回路の加工寸法の微細化に伴って、これまで複数の半導体チップ上に分かれていた機能ブロックを１つの半導体チップに統合した、いわゆるＳｏＣ（system on a chip）と称されるタイプの半導体集積回路が登場している。」と記載されているとおり、system（システム）を構成する複数の機能ブロックを、複数の半導体チップ（複数のデバイス）上に分かれたものとすることも、１つの半導体チップに統合することも、当業者が設計時に適宜選択し得ることである。
　そして、「メモリの欠陥の有無を効率良く検査すること」（摘記事項（ア）第【０００４】段落参照。）との課題は、複数のメモリブロックが、複数の半導体チップ（複数のデバイス）上に分かれて搭載されているか、１つの半導体チップに統合されてるかに依らない、一般的な課題であるから、引用発明において、「ｎ個（ｎは１より大きい任意の整数を示す。以下同じ。）のメモリテストブロック１＿１，…１＿ｎ」を、複数の半導体チップ（複数のデバイス）上に分かれて搭載することで、複数の「メモリデバイス」を備える「メモリシステム」とし、上記相違点に係る本願発明の構成とすることは、当業者が容易になし得たことである。
　
　また、本願発明の作用効果も、引用発明に基づいて当業者が予測し得たものである。
　
　よって、本願の請求項１２に係る発明は、引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
６．むすび
　以上のとおり、本願の請求項１２に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。