【事件の表示】
　特願２０１１−　９６６３３「２ステージＤ／Ａコンバータ及びこれを用いた液晶表示装置のソースドライバ」拒絶査定不服審判事件〔平成２３年１１月１７日出願公開、特開２０１１−２３４３５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は，平成２３年４月２２日（パリ条約による優先権主張２０１０年４月２３日，米国，２０１０年８月２０日，米国）の出願であって，平成２４年１０月１７日付けで拒絶査定がなされ，これに対し，平成２５年２月２２日に拒絶査定に対する審判が請求されたものである。
　
　本願の請求項１に係る発明（以下，「本願発明」という。）は，本願出願時に提出された特許請求の範囲の請求項１に記載された以下のとおりのものと認められる。
　
（本願発明）
「【請求項１】
　入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって，少なくとも，
　ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって，
　第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と，
　電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と，
　複数の第１容量の充電周期において，前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により，前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と，
　前記複数の第１容量の充電周期に続き，前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において，前記第１容量充電節点　を前記電荷収集節点に接続する第２スイッチ回路と，
　を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータと，
　少なくとも前記入力されたＭビットのデジタルコードの一部によって，前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と，
　を備える２ステージＤ／Ａコンバータ。」
　
　
２．引用発明
（１）原査定の拒絶理由に引用された特開昭５７−５２２２８号公報（以下，「引用例１」という。）には「Ｄ／Ａ変換器」として，図面とともに以下の事項が記載されている。
　
 イ．「１．Ｎビットのディジタルデータの上位Ｍビットをデコードする手段，第１の基準電位と第２の基準電位との間を２Ｍ個の抵抗により分圧する手段，及び該分圧手段から前記デコード手段の出力に応じた近接２電位を選択的に取り出す手段を備えた第１のＤ／Ａ変換回路と，
　下位（Ｎ−Ｍ）ビットの夫々に対応させて重みづけされた容量を有する（Ｎ−Ｍ）個のコンデンサ，該コンデンサ夫々の一端と前記近接２電位の出力端子の夫々との間に介在させた第１のスイッチ手段，前記コンデンサ夫々の前記一端と，その出力端子との間に介在させ，サンプリング信号にて導通されるようにした第２のスイッチ手段及びサンプリング信号が現れていない期間に，各コンデンサに連なる前記第１のスイッチ手段のうちの一方を下位（Ｎ−Ｍ）ビットのデータに応じて選択的に導通させる制御回路を備えた第２のＤ／Ａ変換回路とを具備することを特徴とするＤ／Ａ変換器。」（１頁左下欄４行ないし右下欄３行）
　
ロ．「第１図は本発明に係るＤ／Ａ変換器の基本的構成を示すブロック図である。このＤ／Ａ変換器はＮビットの２進のディジタルデータのうち上位のＭビットをアナログデータに変換する第１のＤ／Ａ変換回路１と下位の（Ｎ−Ｍ）ビットをアナログデータに変換する第２のＤ／Ａ変換回路２とにて構成されている。」（２頁左上欄８ないし１４行）
　
ハ．「まず第１のＤ／Ａ変換回路１から説明するとこのＤ／Ａ変換回路１はデコーダ１１，分圧回路１２及びスイッチング回路１３からなる。分圧回路１２は２Ｍ個の均等な抵抗を直列接続してなり，両端を，基準電位とすべき固定電位ＶＲＥＦ，基準電位ＶＥの夫々に接続してあり，各抵抗の両端から引出された分圧出力端子はスイッチング回路１３に繋ぎ込まれている。Ｍビットのデータが入力されるデコーダ１１はその入力内容に応じた信号をスイッチング回路１３へ発し，デコーダ１１へ入力されたＭビットのデータに対応する２つの電位Ｖ１，Ｖ２をスイッチング回路１３から得るようにしてある。この電位Ｖ１，Ｖ２は，Ｎビットのデータａ０，ａ１・・ａＮ−１のうちの上位Ｍビットのデータを下位側からａＮ−Ｍ，ａＮ−Ｍ＋１・・ａＮ−１とし，第１のＤ／Ａ変換回路１１の最小の出力電圧ステップをｅＭとすると，
Ｖ１＝（ａＮ−Ｍ・２０＋ａＮ−Ｍ＋１・２１＋・・＋ａＮ−１・２Ｍ−１）・ｅＭ　・・(1)
Ｖ２＝Ｖ１＋ｅＭ　　　　　　　　　　　・・(2)
で表わされる電位であり，具体的には分圧回路１２を構成する２Ｍ個の抵抗のうち，Ｍビットの入力データに対応して選択される抵抗の両端の電位，即ち相隣する分圧出力端子の電位，換言すれば近接する２つの電位である。なおｅＭは下記(3)式で表わされる。
ｅＭ＝（ＶＲＥＦ−ＶＥ）／２Ｍ　・・(3)
　このようなスイッチング回路１３の出力電位Ｖ１，Ｖ２は第２のＤ／Ａ変換回路２へ基準電位として与えられるようにしてある。」（２頁左上欄１５行ないし左下欄２行）
　
ニ．「次に第２のＤ／Ａ変換回路２は下位（Ｎ−Ｍ）ビットを入力データとし，上述の電位Ｖ１，Ｖ２を基準電位とするコンデンサ分割型のものであり，Ｎ−Ｍ個のコンデンサＫ０，Ｋ１・・ＫＮ−Ｍ−１，第１のスイッチ群７，該スイッチ群７の制御回路３，このＤ／Ａ変換回路２の出力端子と前記コンデンサＫ０，Ｋ１・・ＫＮ−Ｍ−１との間に介在させた第２のスイッチ群８等からなる。前掲(2)式よりＶ２−Ｖ１＝ｅＭであるから第２のＤ／Ａ変換回路２の最小の出力電圧ステップｅＮは
ｅＮ＝ｅＭ／２Ｎ−Ｍとなるが，
(3)式を代入すると
ｅＮ＝（ＶＲＥＦ−ＶＥ）／２Ｎ　・・(4)
となる。下位（Ｎ−Ｍ）ビットのデータをａ０，ａ１・・ａＮ−Ｍ−１とすると第２のＤ／Ａ変換回路２の出力電圧ＶＯＵＴは
ＶＯＵＴ＝（ａ０・２０＋ａ１・２１＋・・＋ａＮ−Ｍ−１・２Ｎ−Ｍ−１）ｅＮ＋Ｖ１・・(5)
となるがこれに(1)式及び(4)式を代入すると
ＶＯＵＴ＝（ａ０・２０＋ａ１・２１＋・・＋ａＮ−Ｍ−１・２Ｎ−Ｍ−１＋ａＮ−Ｍ・２Ｎ−Ｍ・・ａＮ−１・２Ｎ−１）×（ＶＲＥＦ−ＶＥ）／２Ｎ　・・(6)
となる。第２のＤ／Ａ変換回路２は，本発明のＤ／Ａ変換器の出力でもある上記ＶＯＵＴを得るように構成したものである。」（２頁左下欄３行ないし右下欄６行）
　
　上記摘記事項イ．ないしニ．の記載及び図面並びにこの分野における技術常識を考慮すると，
ａ．上記摘記事項イ．ロ．及び図１，３の記載によれば，引用例１に記載されたＤ／Ａ変換器は，Ｎビットのディジタルデータを入力しアナログデータを出力するものであって，上位のＭビットをアナログデータに変換する第１のＤ／Ａ変換回路１と，下位の（Ｎ−Ｍ）ビットをアナログデータに変換する第２のＤ／Ａ変換回路２によって構成されている。
ｂ．上記摘記事項ハ．及び図１，３の記載によれば，引用例１に記載された第１のＤ／Ａ変換回路１では，入力された上位Ｍビットのデータに対応する２つの電位Ｖ１，Ｖ２を，スイッチング回路１３が分圧回路１２から選択し，第２のＤ／Ａ変換回路２へ基準電位として与えている。そして，上記イ．ロ．ニ．の記載によれば，第２のＤ／Ａ変換回路２では第１のＤ／Ａ変換回路１から与えられる２つの電位であるＶ１，Ｖ２の間の電位ｅＭを下位の（Ｎ−Ｍ）ビットでさらに細かくアナログデータに変換するものといえる。
　
　したがって，上記ａ．ｂ．の検討を踏まえ，摘記した引用例１の記載を総合すると，引用例１には以下のような発明（以下，「引用発明１」という。）が開示されているものと認められる。
　
（引用発明１）
「入力されたＮビットのディジタルデータによってアナログデータを出力するものであって，上位のＭビットをアナログデータに変換する第１のＤ／Ａ変換回路１と，下位の（Ｎ−Ｍ）ビットをアナログデータに変換する第２のＤ／Ａ変換回路２によって構成されるＤ／Ａ変換器であって
　入力されたＮビットのディジタルデータの一部であるＭビットのディジタルデータによって２つの電位Ｖ１，Ｖ２を，分圧回路１２から選択するスイッチング回路１３と，
　当該２つの電位Ｖ１，Ｖ２を受け，この２つの電位間の電圧をさらに下位の（Ｎ−Ｍ）ビットでアナログデータに変換する第２のＤ／Ａ変換回路２と，
　を備えるＤ／Ａ変換器。」
　
　
（２）原査定の拒絶理由に引用された特開２００８−１６８９３号公報（以下，「引用例２」という。）には「Ｄ／Ａ変換回路」として，図面とともに以下の事項が記載されている。
　
ホ．「【０００８】
  ところが、近年、液晶表示装置の高画質化に伴って、Ｄ／Ａ変換回路として１０ｂｉｔ以上の階調が要求されつつあり、従来の抵抗ラダー型のＤ／Ａ変換回路では限界が見え始めてきた。
【０００９】
  すなわち、抵抗ラダー型のＤ／Ａ変換回路では、ビット数の増加と共に抵抗Ｒ１０１、スイッチＳＷ１０１の数が倍々に増えていくことから、それに伴いその実装面積（チップサイズ）も倍々に増加する。通常、実装面積の制約から抵抗ラダー型のＤ／Ａ変換回路では８ビット辺りが現実的な限界であり、半導体に作り込める抵抗の相対精度の限界も見えてくる。
【００１０】
  そこで、最近、階調数が増えてもその実装面積が増えることのないシリアル方式のサイクリックＤ／Ａ変換回路が注目されてきている（例えば、特許文献１参照）。」（３ないし４頁）
　
ヘ．「【００１８】
　次に，以上の原理を利用したサイクリックＤ／Ａ変換回路の具体的構成の一例を図１２を参照して説明する。図１２はサイクリックＤ／Ａ変換回路の具体的な構成を示す図である。
【００１９】
　図１２に示すように，Ｄ／Ａ変換回路１２０は，パラレルデジタルデータをシリアルデジタルデータへ変換するパラレル−シリアル変換回路１２１と，パラレル−シリアル変換回路１２１から出力されるシリアルデジタルデータによって第１電圧ＶＲＴ又は第２電圧（ここでは，０Ｖとする。）のいずれかを各ビットのデジタルデータ毎に選択するスイッチＳＷ１２０，ＳＷ１２１と，スイッチＳＷ１２０又はＳＷ１２１の短絡により第１電圧又は第２電圧が印加される第１コンデンサＣ１２０と，第１コンデンサＣ１２０と後述する第２コンデンサＣ１２１とを並列接続するためのスイッチＳＷ１２２と，第２コンデンサＣ１２１と，スイッチＳＷ１２３，ＳＷ１２４と，ボルテージフォロアＡＭＰ１２０とを備えている。なお，第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一の静電容量Ｃａ（Ｆ）である。
【００２０】
　以上のように構成されるＤ／Ａ変換回路１２０において，例えば，Ｄ／Ａ変換回路１２０に入力されるデジタル信号“Ｄm-１，Ｄm-2，・・・，Ｄ1，Ｄ0“が“１１１１”である場合，各スイッチＳＷ１２０〜ＳＷ１２４及び第２コンデンサＣ１２１の状態は図１３に示すようになる。
【００２１】
　まず，ｔ０のタイミングで，ＳＷ１２３，ＳＷ１２４が短絡状態となり，第１コンデンサＣ１２０及び第２コンデンサＣ１２１に蓄積された電荷をディスチャージし，各コンデンサの電圧を０Ｖにする。
【００２２】
　次に，ｔ１のタイミングで，パラレル−シリアル変換回路１２１から出力される最下位ビットＤ0のデータ“１”に応じた電圧を第１コンデンサＣ１２０に印加するために，スイッチＳＷ１２０を所定期間だけ短絡する。すなわち，第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとし，第１コンデンサＣ１２０に電荷量Ｃａ×ＶＲＴの電荷を蓄積する。
【００２３】
　その後，ｔ２のタイミングで，スイッチＳＷ１２２を所定時間だけ短絡状態にして，第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し，第１コンデンサＣ１２０に蓄積された電荷の一部を第２コンデンサＣ１２１に放電させ，第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。
【００２４】
　ここで，第１コンデンサと第２コンデンサとは同一静電容量Ｃａであることから，スイッチＳＷ１２２を短絡したときには，第１コンデンサＣ１２０からＣａ×ＶＲＴ／２の電荷が第２コンデンサＣ１２１に移動し，第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは，ＶＲＴ／２となる。
【００２５】
　次に，ｔ３のタイミングでパラレル−シリアル変換回路１２１から出力される第２番目の下位ビットＤ1のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために，スイッチＳＷ１２０を所定時間だけ短絡する。すなわち，第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。
【００２６】
　その後，ｔ４のタイミングで，スイッチＳＷ１２２を所定時間だけ短絡状態にして，第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し，第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。
【００２７】
　ここで，第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから，スイッチＳＷ１２２を短絡したときには，第１コンデンサＣ１２０からＣａ×ＶＲＴ／４の電荷が第２コンデンサＣ１２１に移動し，第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは，ＶＲＴ×３／４となる。
【００２８】
　次に，ｔ５のタイミングでパラレル−シリアル変換回路１２１から出力される第３番目の下位ビットＤ2のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために，スイッチＳＷ１２０を所定時間だけ短絡する。すなわち，第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。
【００２９】
　その後，ｔ６のタイミングで，スイッチＳＷ１２２を所定時間だけ短絡状態にして，第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し，第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。
【００３０】
　ここで，第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから，スイッチＳＷ１２２を短絡したときには，第１コンデンサＣ１２０からＣａ×ＶＲＴ／８の電荷が第２コンデンサＣ１２１に移動し，第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは，ＶＲＴ×７／８となる。
【００３１】
　次に，ｔ７のタイミングでパラレル−シリアル変換回路１２１から出力される最上位ビットＤ3のデータ“１”に応じた電圧信号を第１コンデンサＣ１２０に印加するために，スイッチＳＷ１２０を所定時間だけ短絡する。すなわち，第１コンデンサＣ１２０の電圧を第１電圧ＶＲＴとする。
【００３２】
　その後，ｔ８のタイミングで，スイッチＳＷ１２２を所定時間だけ短絡状態にして，第１コンデンサＣ１２０と第２コンデンサＣ１２１とを並列接続し，第１コンデンサＣ１２０と第２コンデンサＣ１２１の電圧レベルを同一にする。
【００３３】
　ここで，第１コンデンサＣ１２０と第２コンデンサＣ１２１とは同一静電容量Ｃａであることから，スイッチＳＷ１２２を短絡したときには，第１コンデンサＣ１２０からＣａ×ＶＲＴ／１６の電荷が第２コンデンサＣ１２１に移動し，第１及び第２コンデンサＣ１２０，Ｃ１２１の電圧レベルは，ＶＲＴ×１５／１６となる。
【００３４】
　また，デジタル信号“Ｄ3Ｄ2Ｄ1Ｄ0“として“１０１０”が入力されると，図１４に示すように，出力電圧Ｖｏｕｔは，パラレル−シリアル変換回路１２１により出力される最下位ビットＤ0によって電圧レベルは０Ｖを維持し，次の第２ビットＤ1によって電圧レベルがＶＲＴ×１／２となり，次の第３ビットＤ2によって電圧レベルがＶＲＴ×１／４となり，最上位ビットＤ3によって電圧レベルがＶＲＴ×５／８となる。
【００３５】
　また，デジタル信号“Ｄ3Ｄ2Ｄ1Ｄ0“として“０１０１”が入力されると，図１５に示すように，出力電圧Ｖｏｕｔは，パラレル−シリアル変換回路１２１により出力される最下位ビットＤ0によって電圧レベルはＶＲＴ×１／２となり，次の第２ビットＤ1によって電圧レベルがＶＲＴ×１／４となり，次の第３ビットＤ2によって電圧レベルがＶＲＴ×５／８となり，最上位ビットＤ3によって電圧レベルがＶＲＴ×５／１６となる。
【００３６】
　また，デジタル信号“Ｄ3Ｄ2Ｄ1Ｄ0“として“００００”が入力されると，図１６に示すように，出力電圧Ｖｏｕｔは，パラレル−シリアル変換回路１２１により出力される最下位ビットＤ0，第２ビットＤ1，第３ビットＤ2，最上位ビットＤ3によって電圧レベルが増加せず，０Ｖが維持される。
【００３７】
　このように，シリアル型のサイクリックＤ／Ａ変換回路は，シリアル型であることから，入力されるデジタルデータのビット数が増えても回路規模が基本的には増加しないという点で利点がある。」（４ないし６頁）
　
　上記摘記事項ホ．ヘ．の記載及び図面（特に図１２ないし図１６）並びにこの分野における技術常識を考慮すると，
ｃ．上記摘記事項ヘ．によれば，Ｄ／Ａ変換回路１２０は第１電圧ＶＲＴと第２電圧を選択的に入力しているから，これら第１電圧ＶＲＴと第２電圧をそれぞれ受ける節点を有しているといえる。
ｄ．また，第１コンデンサＣ１２０は，ｔ１，ｔ３，ｔ５，ｔ７において，入力されたディジタル信号から得られた１ビットずつの信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）によって，スイッチＳＷ１２０，ＳＷ１２１は，スイッチＳＷ１２０とＳＷ１２１が共通に接続される節点を，第２電圧を受ける節点または第１電圧ＶＲＴを受ける節点に接続する。ここで上記１ビットずつの信号は，順にスイッチＳＷ１２０，またはＳＷ１２１を制御しているから，１ビット制御コード序列によって得られる１ビット制御コードということができる。
　したがって，引用例２記載のものは，複数の第１コンデンサＣ１２０の充電周期において，入力されたｍビットディジタル信号から得られる１ビット制御コード序列によって得られる１ビット制御コードにより，スイッチＳＷ１２０とＳＷ１２１が共通に接続される節点を，第２電圧を受ける節点または第１電圧ＶＲＴを受ける節点に接続するスイッチＳＷ１２０，ＳＷ１２１を有するということができる。
ｅ．さらに，引用例２記載のものは複数の第１コンデンサＣ１２０の充電周期，すなわちｔ１，ｔ３，ｔ５，ｔ７に続く複数の周期ｔ２，ｔ４，ｔ６，ｔ８においてスイッチＳＷ１２２を短絡することにより，第１コンデンサＣ１２０と第２コンデンサＣ１２１が接続され，第２コンデンサＣ１２１を利用して充電された電荷の再分配が行われているということができる。
　
　したがって，上記ｃ．ないしｅ．の検討を踏まえ，摘記した引用例２の記載を総合すると，引用例２には以下のような発明（以下，「引用発明２」という。）が開示されているものと認められる。
　
（引用発明２）
「第１電圧ＶＲＴを受ける節点及び第２電圧を受ける節点を有するＤ／Ａ変換回路であって，
　スイッチＳＷ１２０とＳＷ１２１が共通に接続される節点と，前記第２電圧を受ける節点の間に接続される第１コンデンサＣ１２０と，
　スイッチＳＷ１２２の出力側と第２電圧を受ける節点の間に接続される第２コンデンサＣ１２１と，
　複数の第１コンデンサＣ１２０の充電周期において，入力されたｍビットディジタル信号から得られる１ビット制御コード序列によって得られる１ビット制御コードにより，スイッチＳＷ１２０とＳＷ１２１が共通に接続される節点を，第２電圧を受ける節点または第１電圧ＶＲＴを受ける節点に接続するスイッチＳＷ１２０，ＳＷ１２１と，
　前記複数の第１コンデンサＣ１２０の充電周期に続き，第２コンデンサＣ１２１を利用して充電された電荷の再分配が行われる複数の周期において，スイッチＳＷ１２０，ＳＷ１２１，及び第１コンデンサＣ１２０が共通に接続される節点を，スイッチＳＷ１２２の出力側と第２コンデンサＣ１２１が共通に接続される節点に接続するスイッチＳＷ１２２と，
　を含むＤ／Ａ変換回路。」
　
　
３．対比
　本願発明と引用発明１とを対比すると，
　引用発明１の「入力されたＮビットのディジタルデータ」及び「アナログデータ」は，本願発明の「入力されたＭビットのデジタルコード」及び「アナログ電圧」にそれぞれ相当する。
　引用発明１の「Ｄ／Ａ変換器」は，上位のＭビットをアナログデータに変換する第１のＤ／Ａ変換回路１と，下位の（Ｎ−Ｍ）ビットをアナログデータに変換する第２のＤ／Ａ変換回路２とよって構成され，これら２つの組み合わせによってＤ／Ａ変換器として動作するものであるから，本願発明の「２ステージＤ／Ａコンバータ」に対応する。
　引用発明１の「電位Ｖ１」「電位Ｖ２」及び「スイッチング回路１３」は，それぞれ本願発明の「ロー参考電圧」「ハイ参考電圧」及び「電圧選択手段」に相当する。
　また，引用発明１の「第２のＤ／Ａ変換回路２」は後述するように構成は異なるものの，本願発明の「ロー参考電圧」「ハイ参考電圧」に相当する電位Ｖ１，Ｖ２  を受け，入力されるＮビットのデジタルコードから導かれる下位のビットをアナログデータに変換しているから，本願発明の「１ビットシリアル電荷再分配Ｄ／Ａコンバータ」とＤ／Ａ変換回路であるという点で共通する。
　以上を踏まえれば，本願発明と引用発明１は以下の点で一致ないし相違するものと認められる。
　
（一致点）
「入力されたＭビットのデジタルコードによってアナログ電圧を出力する２ステージＤ／Ａコンバータであって，少なくとも，
　ロー参考電圧及びハイ参考電圧を受け，入力されるＭビットのデジタルコードから導かれる下位のビットをアナログデータに変換するＤ／Ａ変換回路と，
　少なくとも前記入力されたＭビットのデジタルコードの一部によって，前記ハイ参考電圧と前記ロー参考電圧を選択電圧に設定する電圧選択手段と，
　を備える２ステージＤ／Ａコンバータ。」
　
（相違点）
「Ｄ／Ａ変換回路」に関し，本願発明では
「ハイ参考電圧を受けるハイ参考電圧入力節点（ノード）及びロー参考電圧を受けるロー参考電圧入力節点を有する１ビットシリアル電荷再分配Ｄ／Ａコンバータであって，
　第１容量充電節点と前記ロー参考電圧入力節点の間に接続される第１容量と，
　電荷収集節点と前記ロー参考電圧入力節点の間に接続される端末容量と，
　複数の第１容量の充電周期において，前記入力されたＭビットのデジタルコードから導出される１ビット制御コード序列によって得られる１ビット制御コードのコード例により，前記第１容量充電節点を前記ロー参考電圧入力節点または前記ハイ参考電圧入力節点に接続する第１スイッチ回路と，
　前記複数の第１容量の充電周期に続き，前記端末容量を利用して電荷の再分配を行う複数の電荷の再分配周期において，前記第１容量充電節点を前記電荷収集節点に接続する第２スイッチ回路と，
　を含む１ビットシリアル電荷再分配Ｄ／Ａコンバータ」であるのに対して，引用発明１はそのようなものではない点。
　
　
４．当審の判断
　上記（相違点）について検討する。
　引用発明１における第２のＤ／Ａ変換回路は入力されたＮビットのディジタルデータの下位ビットをアナログデータに変換するものではあるが，与えられたディジタル信号をアナログ信号に変換するという点で，一般的なＤ／Ａコンバータと変わりはないから，これを引用発明２のＤ／Ａ変換回路に置き換えることは，当業者にとって格別の事項ではない。しかも引用発明２は，上記摘記事項ホ．及びヘ．（特に【００３７】）によれば，液晶表示装置の階調数が増加してもＤ／Ａ変換回路の実装面積を増やさないという課題に対応したものであって，このような公知の課題に対応するために引用発明２を引用発明１の第２のＤ／Ａ変換回路として採用することは，当業者が容易に想到できた事項にすぎない。
　そしてこのように，引用発明２を引用発明１に適用するにあたって，引用発明２の
　(a)「第１電圧ＶＲＴ」
　(b)「第２電圧」
　(c)「第１電圧ＶＲＴを受ける節点」
　(d)「第２電圧を受ける節点」
　(e)「スイッチＳＷ１２０，ＳＷ１２１，及び第１コンデンサＣ１２０が共通に接続される節点」
　(f)「第１コンデンサＣ１２０」
　(g)「スイッチＳＷ１２２の出力側と第２コンデンサＣ１２１が共通に接続される節点」
　(h)「第２コンデンサＣ１２１」
　(i)「スイッチＳＷ１２０，ＳＷ１２１」
　(j)「スイッチＳＷ１２２」
を，本願発明のように，それぞれ
　(a)「ハイ参考電圧」
　(b)「ロー参考電圧」
　(c)「ハイ参考電圧入力節点」
　(d)「ロー参考電圧入力節点」
　(e)「第１容量充電節点」
　(f)「第１容量」
　(g)「電荷収集節点」
　(h)「端末容量」
　(i)「第１スイッチ回路」
　(j)「第２スイッチ回路」
と称することは任意である。
　さらに，引用発明２のＤ／Ａ変換回路１２０は，入力信号を１ビットのシリアル信号に変換し，電荷をコンデンサ間で再配分することによってＤ／Ａ変換を行っているといえることからすれば，「１ビットシリアル電荷再分配Ｄ／Ａコンバータ」と称することも任意である。
　また，引用発明１に引用発明２を適用して２ステージＤ／Ａとして動作させるにあたり，出力電圧はロー参考電圧を基準とした端末容量の電圧にロー参考電圧を加えたものとすることは当業者にとって当然の事項である。
　なお，本願発明における「第１のスイッチ回路」は，「・・１ビット制御コード序列によって得られる１ビット制御コードのコード例により，・・接続する第１スイッチ回路」であって，「１ビット制御コードのコード例」によって制御されているが，これは実質的に「１ビット制御コード」によって制御されているということと変わりはないから，この点で引用発明２と相違するものではない。
　したがって，本願発明は，引用発明１に引用発明２を適用することにより，当業者が容易に想到できたものにすぎない。
　
　そして，本願発明の作用効果も，引用発明１及び引用発明２から当業者が予測し得る範囲のものである。
　
　
５．むすび
　以上のとおり，本願の特許請求の範囲の請求項１に係る発明は，上記引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。