【事件の表示】
　特願２００８−５４９５７７「電界緩和機能を有するＩＩＩ族窒化物電力半導体」拒絶査定不服審判事件〔平成１９年　７月１９日国際公開、ＷＯ２００７／０８１８０７、平成２１年　６月１１日国内公表、特表２００９−５２２８１２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００７年１月８日（パリ条約による優先権主張外国庁受理２００６年１月９日、アメリカ合衆国）を国際出願日とする出願であって、平成２４年３月９日付けの拒絶理由通知に対して、同年８月１３日に手続補正書及び意見書が提出されたが、同年９月１８日付けで拒絶査定がなされ、それに対して、平成２５年１月２５日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２４年８月１３日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　バンドギャップを有する第１III族窒化物層と、前記第１III族窒化物層の上に別のバンドギャップを有する第２III族窒化物層とを含むIII族窒化物をベースとするヘテロ接合と、
　前記第２III族窒化物層に電気的に接続されている第１電源電極と、
　前記第２III族窒化物層に電気的に接続されている第２電源電極と、
　前記第１電源電極と前記第２電源電極との間において、前記第１電源電極の周りに配置されているゲート構造と、
　前記ゲート構造に隣接して、前記第２III族窒化物層の上に配置されている電界緩和機能、
　とを備える電力半導体素子。」
　
３．引用刊行物に記載された事項及び発明
（３−１）原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成１４年４月５日に日本国内において頒布された特開２００２−１００６４０号公報（以下「引用刊行物」という。）には、図１ないし４とともに、以下の事項が記載されている（なお、下線は、当審において付与したものである。以下、同じ。）。
　
「【０００１】
【発明の属する技術分野】本発明は電界効果型化合物半導体装置に関するものであり、特に、
ＨＥＭＴ（高電子移動度トランジスタ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）等の電界効果型化合物半導体装置における高耐圧化を図るためのゲート電極周辺の電界を制御する構成に特徴のある電界効果型化合物半導体装置に関するものである。
「【０００８】
【発明が解決しようとする課題】しかし、
近年の高性能化の要請に伴って短ゲート化が図られているが、短ゲート化に伴って３端子耐圧ＢＶ
ds
が低下するという問題が新たに発生する。この３端子耐圧ＢＶ
ds
の低下は、ゲート電極のドレイン端における電界集中が顕著になることによるものである。
【０００９】したがって、
本発明は、ゲート電極周辺の電界を制御し、それによって、耐圧低下を抑制することを目的とする。
【００１０】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、本発明の電界効果型化合物半導体装置の概略的断面図であり、
図において、符号１，３，１０は、夫々、チャネル層、ソース・ドレイン領域、及び、基板である。
【００１１】図１（ａ）参照
上述の課題を解決するために、本発明においては、半導体層とゲート電極９との界面に、ソース・ドレイン電極方向に突き出た金属酸化膜７／金属膜８の積層膜、金属薄膜、或いは、抵抗性金属酸化膜７のいずれかからなる電界緩和膜６を挿入したことを特徴とする。
【００１２】
この様に、半導体層（図においてはキャリア供給層２）とゲート電極９との界面に電界緩和膜６を設けることによって、短ゲート化に伴う３端子耐圧ＢＶ
ds
の低下を抑制することができる。
「【００１６】また、電界緩和膜６を金属薄膜で構成する場合には、金属薄膜が実効的にゲート電極として作用しない程度の抵抗性が得られる膜厚にする必要があり、また、
電界緩和膜６を抵抗性金属酸化膜７で構成する場合には、抵抗性金属酸化膜が実効的にゲート電極として作用しない程度の抵抗性を有するようにする必要がある。
【００１７】
特に、電界緩和膜６は、ソース電極４側に比べてドレイン電極５側に突き出ていること、即ち、Ｌ
gd
＞Ｌ
gs
にすることが望ましく、
「【００１９】
【発明の実施の形態】
ここで、図２及び図３を参照して本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照　まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍで、ｎ型不純物濃度が、例えば、２×１０
18
ｃｍ
-3
のｎ型ＩｎＡｌＡｓ電子供給層１４、及び、厚さが、例えば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１０
19
ｃｍ
-3
のｎ
+ 
型ＩｎＧａＡｓキャップ層１５を順次成長させる。
【００２０】
次いで、レジストパターン１６をマスクとして、Ｈ
3 
ＰＯ
4 
＋Ｈ
2 
Ｏ
2 
＋Ｈ
2 
Ｏからなるリン酸系のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００２１】
図２（ｂ）参照
次いで、レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン１８を形成し、次いで、全面に、例えば、１０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、及び、２００ｎｍのＡｕ膜を蒸着法によって順次堆積させＴｉ／Ｐｔ／Ａｕ膜１９とし、次いで、レジストパターン１８とともに不要なＴｉ／Ｐｔ／Ａｕ膜１９をリフトオフすることによってノンアロイオーミック接触によりオーミック電極２０が形成されることになる。
【００２２】
図２（ｃ）参照
次いで、レジストパターン２１をマスクとして、クエン酸＋Ｈ
2 
Ｏ
2 
＋Ｈ
2 
Ｏからなるクエン酸系エッチャントを用いて、ｎ型ＩｎＡｌＡｓ電子供給層１４が露出するまでソース・ドレイン電極２０間のｎ
+ 
型ＩｎＧａＡｓキャップ層１５を選択的に除去して間隔が、例えば、０．５５μｍのゲートリセス領域２２とする。
【００２３】図３（ｄ）参照
次いでレジストパターン２１を除去したのち、新たなレジストパターン（図示を省略）を設け、全面に厚さが、１．５〜４．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積させ、次いで、レジストパターンとともに不要なＴｉ膜を除去したのち、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜を酸化して絶縁性のＴｉＯx 膜２３に変換する。なお、この酸化によって、ＴｉＯx 膜２３は２倍程度に増大し、３．０〜７．０ｎｍ程度となる。
【００２４】図３（ｅ）参照
次いで、レジストパターンを除去したのち、新たにＴｉＯx 膜２３に対応する開口を有するレジストパターン（図示を省略）を設け、全面に厚さが、２．０〜５．０ｎｍ、例えば、４ｎｍのＴｉ膜を堆積させ、次いで、レジストパターンとともに不要なＴｉ膜を除去することによってＴｉ膜２４を形成し、ＴｉＯx 膜２３／Ｔｉ膜２４構造の電界緩和膜とする。
【００２５】図３（ｆ）参照
次いで、レジストパターンを除去したのち、Ｔ字型のゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設け、次いで、全面に、例えば、１０ｎｍのＰｔ膜２５及び２００ｎｍのＡｕ膜２６を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＰｔ／Ａｕ膜を除去してゲート電極２７を形成する。
【００２６】
なお、この場合のゲート電極幅は、例えば、０．１５μｍであり、電界緩和膜のドレイン側への突出し幅Ｌ
gd
は、例えば、０．１μｍとし、ソース側への突出し幅Ｌ
gs
より大幅に長くする。
【００２７】以降は、図示を省略するものの、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜を全面に堆積させてパッシベーション膜としたのち、ソース・ドレイン電極２０及びゲート電極２７に対応する開口部を有するレジストパターンを形成し、このレジストパターンをマスクとしてＳＦ6 を用いたドライエッチングを施すことによって、ＳｉＮ膜を除去したのち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオンを用いたイオンミリングを施してＡｕ配線を形成することによってＨＥＭＴが完成する。
【００２８】以上、説明したように、
本発明の第１の実施の形態においては、ドレイン側へ突き出す電界緩和膜を設けているので、電界の集中し易いゲート電極２７の周辺部のドレイン寄りの領域の電界を緩和することができ、それによって、３端子耐圧ＢＶ
ds
を高くすることができる。
「【００３２】
次に、図４を参照して、本発明の第２の実施の形態の製造工程を説明するが、電界緩和膜の構成以外は、上記の第１の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様の工程を経て、ゲートリセス領域２２を形成したのち、レジストパターン（図示を省略）を設け、全面に厚さが、１．０〜７．０ｎｍ、例えば、２ｎｍのＴｉ膜を堆積させ、次いで、レジストパターンとともに不要なＴｉ膜を除去したのち、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜を酸化して抵抗性ＴｉＯ
x 
膜２８に変換する。
この場合、抵抗性ＴｉＯ
x 
膜２８の酸化の程度、即ち酸素組成比ｘを制御することによって、抵抗性ＴｉＯ
x 
膜２８の比抵抗を制御することができ、抵抗性ＴｉＯ
x 
膜２８が実効的にゲート電極として作用しないように膜厚との相関で酸化の程度を決定すれば良い。
【００３４】
図４（ｂ）参照
以降は、再び、上記の第１の実施の形態と全く同様の工程を経ることによって、Ｔ字状のゲート電極２７を有するＨＥＭＴが得られる。
【００３５】
この第２の実施の形態においては、電界緩和膜を抵抗性ＴｉＯ
x 
膜２８のみで構成しているので、製造工程が簡素化することができる。
「【００４２】また、
上記の各実施の形態の説明においては、ｎチャネル型ＩｎＰ系ＨＥＭＴとして説明しているが、ｎチャネル型ＩｎＰ系ＨＥＭＴに限られるものではなく、ｐチャネル型ＩｎＰ系ＨＥＭＴにも適用されるものであり、さらには、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥＴ等の他の電界効果型化合物半導体装置にも適用されるものである。
　
（３−２）引用刊行物の
「【００１０】
【課題を解決するための手段】　・・・　図１（ａ）は、本発明の電界効果型化合物半導体装置の概略的断面図であり、　・・・　図において、符号１，３，１０は、夫々、チャネル層、ソース・ドレイン領域、及び、基板である。」
「【００１９】
【発明の実施の形態】ここで、図２及び図３を参照して本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
・・・　半絶縁性ＩｎＰ基板１１上に、　・・・　ｉ型ＩｎＡｌＡｓバッファ層１２、　・・・　ｉ型ＩｎＧａＡｓチャネル層１３、　・・・　ｎ型ＩｎＡｌＡｓ電子供給層１４、及び、　・・・ｎ+ 型ＩｎＧａＡｓキャップ層１５を順次成長させる。　・・・　
【００２０】　・・・レジストパターン１６をマスクとして、　・・・　ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００２１】図２（ｂ）参照
　・・・　レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン１８を形成し、次いで、全面に、　・・・　Ｔｉ膜、　・・・Ｐｔ膜、及び、　・・・Ａｕ膜を蒸着法によって順次堆積させＴｉ／Ｐｔ／Ａｕ膜１９とし、次いで、レジストパターン１８とともに不要なＴｉ／Ｐｔ／Ａｕ膜１９をリフトオフすることによってノンアロイオーミック接触によりオーミック電極２０が形成されることになる。　
【００２２】図２（ｃ）参照
次いで、レジストパターン２１をマスクとして、　・・・　ｎ型ＩｎＡｌＡｓ電子供給層１４が露出するまでソース・ドレイン電極２０間のｎ+ 型ＩｎＧａＡｓキャップ層１５を選択的に除去して　・・・　ゲートリセス領域２２とする。」
「【００３２】次に、図４を参照して、本発明の第２の実施の形態の製造工程を説明するが、電界緩和膜の構成以外は、上記の第１の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様の工程を経て、ゲートリセス領域２２を形成したのち、レジストパターン（図示を省略）を設け、　・・・　Ｔｉ膜を堆積させ、次いで、レジストパターンとともに不要なＴｉ膜を除去したのち、　・・・　Ｔｉ膜を酸化して抵抗性ＴｉＯx 膜２８に変換する。」
という記載から、引用刊行物の第２の実施の形態である図４（ａ）には、
「半絶縁性ＩｎＰ基板１１の上に形成されたｉ型ＩｎＡｌＡｓバッファ層１２と、
　前記ｉ型ＩｎＡｌＡｓバッファ層１２の上に形成されたｉ型ＩｎＧａＡｓチャネル層１３と、
　前記ｉ型ＩｎＧａＡｓチャネル層１３の上に形成されたｎ型ＩｎＡｌＡｓ電子供給層１４と、
　前記ｎ型ＩｎＡｌＡｓ電子供給層１４の上に、ゲートリセス領域２２を挟んで形成されたソース・ドレイン領域となるｎ+ 型ＩｎＧａＡｓキャップ層１５と、
　前記ソース・ドレイン領域となるｎ+ 型ＩｎＧａＡｓキャップ層１５の上に形成されたソース・ドレイン電極２０と、
　前記ｎ型ＩｎＡｌＡｓ電子供給層１４の上のゲートリセス領域２２に形成された抵抗性ＴｉＯx 膜２８」
が記載されているものと認められる。
　
（３−３）引用刊行物の
「【００２５】図３（ｆ）参照
　・・・　Ｔ字型のゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設け、次いで、全面に、　・・・　Ｐｔ膜２５及び　・・・　Ａｕ膜２６を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＰｔ／Ａｕ膜を除去してゲート電極２７を形成する。　
【００２６】なお、この場合のゲート電極幅は、　・・・　電界緩和膜のドレイン側への突出し幅Ｌgdは、　・・・　ソース側への突出し幅Ｌgsより大幅に長くする。　
【００２７】以降は、図示を省略するものの、　・・・　Ａｕ配線を形成することによってＨＥＭＴが完成する。」
「【００３４】図４（ｂ）参照
以降は、再び、上記の第１の実施の形態と全く同様の工程を経ることによって、Ｔ字状のゲート電極２７を有するＨＥＭＴが得られる。」
という記載から、引用刊行物の第２の実施の形態である図４（ｂ）には、図４（ａ）の構成に加えて、
「抵抗性ＴｉＯx 膜２８の上に形成され、前記抵抗性ＴｉＯx 膜２８のドレイン側への突出し幅Ｌgdが、ソース側への突出し幅Ｌgsより大幅に長くなるように形成されたＰｔ膜２５及びＡｕ膜２６からなるゲート電極２７」
が記載されているものと認められる。
　
（３−４）以上より、引用刊行物の第２の実施の形態には、
「半絶縁性基板ＩｎＰ基板１１の上に形成されたｉ型ＩｎＡｌＡｓバッファ層１２と、
　前記ｉ型ＩｎＡｌＡｓバッファ層１２の上に形成されたｉ型ＩｎＧａＡｓチャネル層１３と、
　前記ｉ型ＩｎＧａＡｓチャネル層１３の上に形成されたｎ型ＩｎＡｌＡｓ電子供給層１４と、
　前記ｎ型ＩｎＡｌＡｓ電子供給層１４の上に、ゲートリセス領域２２を挟んで形成されたソース・ドレイン領域となるｎ+ 型ＩｎＧａＡｓキャップ層１５と、
　前記ソース・ドレイン領域となるｎ+ 型ＩｎＧａＡｓキャップ層１５の上に形成されたソース・ドレイン電極２０と、
　前記ｎ型ＩｎＡｌＡｓ電子供給層１４の上のゲートリセス領域２２に形成された抵抗性ＴｉＯx 膜２８と、
　前記抵抗性ＴｉＯx 膜２８の上に形成され、前記抵抗性ＴｉＯx 膜２８のドレイン側への突出し幅Ｌgdが、ソース側への突出し幅Ｌgsより大幅に長くなるように形成されたＰｔ膜２５及びＡｕ膜２６からなるゲート電極２７
　からなるＨＥＭＴ。」
が記載されているものと認められる。
　
４．対比
（４−１）刊行物発明の「ｉ型ＩｎＧａＡｓチャネル層１３」及び「ｎ型ＩｎＡｌＡｓ電子供給層１４」と、本願発明の「バンドギャップを有する第１III族窒化物層」及び「別のバンドギャップを有する第２III族窒化物層」とは、「バンドギャップを有する第１III族化合物層」及び「別のバンドギャップを有する第２III族化合物層」という点で共通する。そして、刊行物発明において、「ｉ型ＩｎＧａＡｓチャネル層１３」及び「ｎ型ＩｎＡｌＡｓ電子供給層１４」は、ヘテロ接合を形成していることは明らかである。
　
（４−２）刊行物発明の「ソース・ドレイン電極２０」は、各々本願発明の「第１電源電極」及び「第２電源電極」に相当する。そして、刊行物発明において、「ソース・ドレイン電極２０」は、「ｎ型ＩｎＡｌＡｓ電子供給層１４」に電気的に接続されていることは、明らかである。
　
（４−３）刊行物発明において、「ゲート電極２７」が、「ソース・ドレイン電極２０」の間に形成されていることは明らかであるから、刊行物発明の「ゲート電極２７」と、本願発明の「前記第１電源電極と前記第２電源電極との間において、前記第１電源電極の周りに配置されているゲート構造」とは、「前記第１電源電極と前記第２電源電極との間に」「配置されているゲート構造」という点で共通する。
　
（４−４）刊行物発明の「前記ｎ型ＩｎＡｌＡｓ電子供給層１４の上のゲートリセス領域２２に形成された抵抗性ＴｉＯx 膜２８」は、本願発明の「前記第２III族窒化物層の上に配置されている電界緩和機能」に相当する。そして、刊行発明の「抵抗性ＴｉＯx 膜２８」が、「ゲート電極２７」に隣接していることは明らかである。
　
（４−５）刊行物発明の「ＨＥＭＴ」と、本願発明の「電力半導体素子」は、「半導体素子」という点で共通する。
　
（４−６）そうすると、本願発明と刊行物発明とは、
「バンドギャップを有する第１III族化合物層と、前記第１III族化合物層の上に別のバンドギャップを有する第２III族化合物層とを含むIII族化合物をベースとするヘテロ接合と、
　前記第２III族化合物層に電気的に接続されている第１電源電極と、
　前記第２III族化合物層に電気的に接続されている第２電源電極と、
　前記第１電源電極と前記第２電源電極との間に配置されているゲート構造と、
　前記ゲート構造に隣接して、前記第２III族化合物層の上に配置されている電界緩和機能、
　とを備える半導体素子。」
である点で一致し、次の３点で相違する。
　
（相違点１）本願発明において、「ヘテロ接合」を形成するのは、「第１III族窒化物層」と「第２III族窒化物層」であるのに対して、刊行物発明において、「ヘテロ接合」を形成するのは、「ｉ型ＩｎＧａＡｓチャネル層１３」と「ｎ型ＩｎＡｌＡｓ電子供給層１４」である点。
　
（相違点２）本願発明では、「ゲート構造」が、「第１電源電極の周りに配置されている」のに対して、刊行物発明では、「ゲート電極２７」について、そのような特定がなされていない点。
　
（相違点３）本願発明は、「電力半導体素子」であるのに対して、刊行物発明では、そのような特定がなされていない点。
　
５．判断
　以下、上記相違点について、検討する。
（５−１）相違点１について
　引用刊行物には、「【００４２】また、上記の各実施の形態の説明においては、ｎチャネル型ＩｎＰ系ＨＥＭＴとして説明しているが、ｎチャネル型ＩｎＰ系ＨＥＭＴに限られるものではなく、ｐチャネル型ＩｎＰ系ＨＥＭＴにも適用されるものであり、さらには、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥＴ等の他の電界効果型化合物半導体装置にも適用されるものである。」と記載されており、また、電界効果型化合物半導体装置の材料として、「III族窒化物」を用いることは、以下の周知例１及び２に記載されているように、従来から周知である。
　
ア）周知例１
　本願の優先権主張の日前である平成１３年８月２４日に日本国内において頒布された特開２００１−２３０４０７号公報には、図１とともに、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、詳細には、一般的にＩｎ
X
Ａｌ
Y
Ｇａ
1-X-Y
Ｎ（０≦Ｘ≦１、０≦Ｙ≦１）で表される窒化ガリウム系半導体のヘテロ構造を用いた電界効果型トランジスタに関するものである。
「【００２９】
【発明の実施の形態】（実施の形態１）本発明の第１の実施形態に係る半導体装置を図面に基づいて説明する。図１Ａは本発明の第１の実施形態に係る電界効果型トランジスタ（ＦＥＴ）１００の断面図であり、図１Ｂはその上面図である。
電界効果型トランジスタ１００は、サファイアまたはＳｉＣから形成される基板１０１の上に、膜厚が約２〜３μｍのＧａＮバッファ層１０２、ＧａＮまたはＩｎＧａＮから形成されるチャネル層１０３、ＡｌＮの組成比が約０．１５から０．５であり、Ｓｉなどのｎ型不純物を約２×１０
18
ｃｍ
-3
の濃度で添加したｎ型ＡｌＧａＮ電子供給層１０４および膜厚が約１０〜２０ｎｍのＧａＮキャップ層１０５が順次積層された構造である。
　
イ）周知例２
　本願の優先権主張の日前である平成１６年６月１０日に日本国内において頒布された特表２００４−５１７４６１号公報には、図２とともに、以下の事項が記載されている。
「【０００２】
（発明の背景）
（発明の分野）
本発明は、高周波のソリッドステートトランジスタ（ｓｏｌｉｄ　ｓｔａｔｅ　ｔｒａｎｓｉｓｔｏｒ）に関し、より詳しくは、ＩＩＩ族窒化物ベースの電界効果トランジスタおよび高電子移動度トランジスタに関する。
「【００２４】
本発明はまた、ＧａＮ／ＡｌＧａＮに基づくＨＥＭＴに適用することができる。
高比抵抗をもつ非伝導性のＧａＮ層３４の上にＡｌ
x
Ｇａ
1-x
Ｎ半導体バリア層４２を持っている。
【００２５】
しかしながら、
この実施形態においては、層４２は、ＧａＮ層３４より幅広のバンドギャップを有しており、エネルギーバンドギャップにおけるこの不連続性によって、自由電荷のより幅広のバンドギャップ材料からより低いバンドギャップ材料への移動がもたらされる。２つの界面に電荷が蓄積し、二次元電子ガス（２ＤＥＧ）を生み出し、その結果、ソースコンタクト１３とドレインコンタクト１４の間に電流が流れることが可能となる。
　
　そうすると、刊行物発明の「チャネル層１３」及び「電子供給層１４」を各々構成する「ｉ型ＩｎＧａＡｓ」及び「ｎ型ＩｎＡｌＡｓ」に換えて、周知の材料である「III族窒化物」を採用することにより、本願発明のように、「バンドギャップを有する第１III族窒化物層と、前記第１III族窒化物層の上に別のバンドギャップを有する第２III族窒化物層とを含むIII族窒化物をベースとするヘテロ接合と、
　前記第２III族窒化物層に電気的に接続されている第１電源電極と、
　前記第２III族窒化物層に電気的に接続されている第２電源電極と、」
「前記ゲート構造に隣接して、前記第２III族窒化物層の上に配置されている電界緩和機能」を有する構成とすることは、当業者が容易になし得たことである。
　したがって、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　一般に、電界効果トランジスタにおいて、ゲート電極を、ドレイン電極又はソース電極の周りに配置することは、以下の周知例３及び４に記載されているように、従来から周知の技術である。
　
ウ）周知例３
　本願の優先権主張の日前である平成２年５月１８日に日本国内において頒布された特開平２−１３０９３４号公報には、第１図とともに、以下の事項が記載されている。
「〔実施例〕
　第１図は本発明の一実施例であるＧａＡｓ−ＭＥＳＦＥＴの形状を示す図であり、第１図（ａ）は上面図、第１図（ｂ）は第１図（ａ）のＢ−Ｂ線断面図である。
　
第１図のように、半絶縁基板４にｎ形厚電層５を珪素のイオン注入で形成し、このｎ形厚電層５上に、タングステンよりなる円形環状のゲート２を形成し、このゲート２の内側にドレイン３を、外側にソースｌを形成する。
「
以上の実施例では、ゲート２の内側にドレイン３を、外側にソース１を形成しているが、ゲート２の内側にソースを、外側にドレインを形成してもよい。
　
エ）周知例４
　本願の優先権主張の日前である平成１７年２月３日に日本国内において頒布された特開２００５−３３０７３号公報には、図１、２、５及び６とともに、以下の事項が記載されている。
「【０００３】
　
図６（ａ）は、環状型ゲート電極を持つ一般的なソース接地のトランジスタ５００を上から見た図である。
【０００４】
　
図示するように、トランジスタ５００は、環状型ゲート電極５０２を所定の間隙を持って挟むソース電極５０１及びドレイン電極５０３を備える。
「【００２９】
（１）実施の形態１
　
以下、添付の図面を参照しつつ、実施の形態１に係る環状型ゲート電極を備えるソース接地のトランジスタ１００の構成について説明する。
【００３０】
　トランジスタ１００は、III−Ｎ化合物半導体で構成されるＨＦＥＴ（ヘテロ結合電界効果トランジスタ）、より具体的には、ＡｌＧａＮ／ＧａＮのＨＦＥＴであり、サファイア基板上に形成された半導体層１２０（図２を参照）の上に均一でかつ短いゲート長の環状型ゲート電極１０２と、当該ゲート電極１０２から一定の間隙を持って設けたドレイン電極１０１及びソース電極１０３とを備えるものである。上記ゲート長とは、ソース・ドレイン電極の間において、半導体層１２０にショットキー接続されているゲート電極１０２のソース電極１０３からドレイン電極１０１に向かう方向の長さのことをいう。」
「【００４１】
　
また、トランジスタ１００では、環状型ゲート電極１０２より見て内側の電極をソース電極１０３としている。これは、ゲート電極１０２の曲率半径が同一の条件下において、内側の電極をドレイン電極とする場合に比べるとゲート・ドレイン間にかかる電界強度を低く抑えることができ、この結果、ドレイン・ゲート耐圧を高めることができるからである。
　
　そうすると、刊行物発明の「ゲート電極２７」に対して、このような周知の技術を適用して、「ゲート電極２７」を「ソース・ドレイン電極２０」のうちのどちらか一方の周りに配置することにより、本願発明のように、「前記第１電源電極と前記第２電源電極との間において、前記第１電源電極の周りに配置されているゲート構造」とすることは、当業者が容易になし得たことである。
　したがって、上記相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
　一般に、電力半導体素子には、高耐圧性を要求されるものであるところ、引用刊行物の
「【０００９】したがって、
本発明は、ゲート電極周辺の電界を制御し、それによって、耐圧低下を抑制することを目的とする。」「
本発明の第１の実施の形態においては、ドレイン側へ突き出す電界緩和膜を設けているので、電界の集中し易いゲート電極２７の周辺部のドレイン寄りの領域の電界を緩和することができ、それによって、３端子耐圧ＢＶ
ds
を高くすることができる。
　したがって、上記相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−４）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。