【手続補正書】
【提出日】平成27年1月29日(2015.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベース層と、
前記ベース層と電気的に接続するエミッタ層であって、前記エミッタ層と共に光起電力セルまたは他の光電子デバイスのｐ−ｎ接合を形成するエミッタ層と、
前記ベース層に配置される低バンドギャップ吸収領域と
を備え、
前記低バンドギャップ吸収領域が、前記ベース層の準中性領域に組み込まれている半導体デバイス。
【請求項２】
前記低バンドギャップ吸収領域が２次元、１次元または０次元である、請求項１に記載の半導体デバイス。
【請求項３】
前記低バンドギャップ吸収領域が１つ以上の低バンドギャップ吸収領域を含んでいる、請求項１に記載の半導体デバイス。
【請求項４】
格子不整合形態を有している、請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項５】
変成形態を有している、請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項６】
前記光起電力セルが多接合デバイスのサブセルである、請求項１から５のいずれか１項に記載の半導体デバイス。
【請求項７】
１つ以上の裏面電界層を更に備えている、請求項１から６のいずれか１項に記載の半導体デバイス。
【請求項８】
前記ベースがｐ型変成ＧａＩｎＡｓベースである、請求項１から７のいずれか１項に記載の半導体デバイス。
【請求項９】
前記エミッタがｎ型ＧａＩｎＡｓエミッタである、請求項１から８のいずれか１項に記載の半導体デバイス。
【請求項１０】
１つ以上の前記低バンドギャップ吸収領域が前記ベースまたは前記エミッタよりも低いバンドギャップを有している、請求項１から９のいずれか１項に記載の半導体デバイス。
【請求項１１】
前記光起電力セルが３接合デバイスの中央サブセルである、請求項１に記載の半導体デバイス。
【請求項１２】
前記光起電力セルが多接合デバイスの上端サブセル、下端サブセル、または上端サブセルと下端サブセルとの間に位置づけられるサブセルである、請求項１に記載の半導体デバイス。
【請求項１３】
基板を更に含み、１つ以上の更なるセルが、前記基板の前記ベース層とは反対側で成長される、請求項１から１２のいずれか１項に記載の半導体デバイス。
【請求項１４】
前記セルが逆成長される、請求項１から１３のいずれか１項に記載の半導体デバイス。
【請求項１５】
請求項１から１４のいずれか１項に記載の格子不整合半導体デバイスまたは変成半導体デバイスを形成する方法であって、
半導体デバイスのベースの準中性領域に１つ以上の低バンドギャップ吸収領域を形成することを含む方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正の内容】
【０１７８】
本開示の特定の実施形態を例示目的で詳しく説明してきたが、本開示の思想および範囲から逸脱することなく、様々な変更および改良をなすことができる。したがって、本開示は、添付の特許請求の範囲によるのを除き、限定されるべきではない。
また、本願は以下に記載する態様を含む。
（態様１）
ベース層と、
前記ベース層と電気的に接続するエミッタ層であって、前記エミッタ層と共に光起電力セルまたは他の光電子デバイスのｐ−ｎ接合を形成するエミッタ層と、
前記ベース層および前記エミッタ層のうちの一方または両方に配置される低バンドギャップ吸収領域と
を備える半導体デバイス。
（態様２）
前記低バンドギャップ吸収領域が、前記光起電力セルまたは前記光電子デバイスの前記ｐ−ｎ接合の片側の空間電荷領域に組み込まれている、態様１に記載の半導体デバイス。
（態様３）
前記低バンドギャップ吸収領域が、前記光起電力セルまたは前記光電子デバイスの前記ｐ−ｎ接合の片側の準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様４）
前記低バンドギャップ吸収領域が、前記光起電力セルまたは前記光電子デバイスの前記ｐ−ｎ接合の片側の空間電荷領域および準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様５）
前記低バンドギャップ吸収領域が、前記光起電力セルまたは前記光電子デバイスの前記ｐ−ｎ接合の両側の空間電荷領域に組み込まれている、態様１に記載の半導体デバイス。
（態様６）
前記低バンドギャップ吸収領域が、前記光起電力セルまたは前記光電子デバイスの前記ｐ−ｎ接合の両側の空間電荷領域および準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様７）
前記低バンドギャップ吸収領域が前記ベース層の空間電荷領域に組み込まれている、態様１に記載の半導体デバイス。
（態様８）
前記低バンドギャップ吸収領域が前記エミッタ層の空間電荷領域に組み込まれている、態様１に記載の半導体デバイス。
（態様９）
前記低バンドギャップ吸収領域が前記ベースの準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様１０）
前記低バンドギャップ吸収領域が前記エミッタ層の準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様１１）
前記低バンドギャップ吸収領域が前記ベース層の空間電荷領域および準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様１２）
前記低バンドギャップ吸収領域が前記エミッタ層の空間電荷領域および準中性領域に組み込まれている、態様１に記載の半導体デバイス。
（態様１３）
前記低バンドギャップ吸収領域が２次元である、態様１に記載の半導体デバイス。
（態様１４）
前記低バンドギャップ吸収領域が１次元である、態様１に記載の半導体デバイス。
（態様１５）
前記低バンドギャップ吸収領域が０次元である、態様１に記載の半導体デバイス。
（態様１６）
前記低バンドギャップ吸収領域が１つ以上の低バンドギャップ吸収領域を含んでいる、態様１に記載の半導体デバイス。
（態様１７）
前記光起電力セルが１つ以上の小格子定数歪み補償領域を更に含んでいる、態様１６に記載の半導体デバイス。
（態様１８）
格子不整合形態を有している、態様１ないし態様１７のいずれか１項に記載の半導体デバイス。
（態様１９）
変成形態を有している、態様１ないし態様１７のいずれか１項に記載の半導体デバイス。
（態様２０）
前記光起電力セルが多接合デバイスのサブセルである、態様１ないし態様１９のいずれか１項に記載の半導体デバイス。
（態様２１）
１つ以上の裏面電界層を更に備えている、態様１ないし態様２０のいずれか１項に記載の半導体デバイス。
（態様２２）
前記ベースがｐ型変成ＧａＩｎＡｓベースである、態様１ないし態様２１のいずれか１項に記載の半導体デバイス。
（態様２３）
前記エミッタがｎ型ＧａＩｎＡｓエミッタである、態様１ないし態様２２のいずれか１項に記載の半導体デバイス。
（態様２４）
１つ以上の前記低バンドギャップ吸収領域が前記ベースまたは前記エミッタよりも低いバンドギャップを有している、態様１ないし態様２３のいずれか１項に記載の半導体デバイス。
（態様２５）
１つ以上の前記低バンドギャップ吸収領域および１つ以上の前記小格子定数歪み補償領域が前記ベースまたは前記エミッタよりも低いバンドギャップを有している、態様１ないし態様２３のいずれか１項に記載の半導体デバイス。
（態様２６）
前記ベースが秩序化されている、態様１ないし態様２５のいずれか１項に記載の半導体デバイス。
（態様２７）
前記ベースが無秩序化されている、態様１ないし態様２５のいずれか１項に記載の半導体デバイス。
（態様２８）
前記ベースには秩序化および無秩序化の両方がなされている、態様１ないし態様２５のいずれか１項に記載の半導体デバイス。
（態様２９）
前記光起電力セルが３接合デバイスの中央サブセルである、態様１に記載の半導体デバイス。
（態様３０）
前記光起電力セルが多接合デバイスの上端サブセルである、態様１に記載の半導体デバイス。
（態様３１）
前記光起電力セルが多接合デバイスの下端サブセルである、態様１に記載の半導体デバイス。
（態様３２）
前記光起電力セルは、上端サブセルと下端サブセルとの間に位置づけられる多接合デバイスのサブセルである、態様１に記載の半導体デバイス。
（態様３３）
基板を更に含み、１つ以上の更なるセルが、前記基板の前記ベース層とは反対側で成長される、態様１ないし態様３２のいずれか１項に記載の半導体デバイス。
（態様３４）
前記セルが逆成長される、態様１ないし態様３３のいずれか１項に記載の半導体デバイス。
（態様３５）
態様１ないし態様３４のいずれか１項に記載の格子不整合半導体デバイスまたは変成半導体デバイスを形成する方法であって、
半導体デバイスのベース、エミッタ、またはベースおよびエミッタに１つ以上の低バンドギャップ吸収領域を形成することを含む方法。
（態様３６）
前記１つ以上の低バンドギャップ吸収領域に隣接する１つ以上の小格子定数歪み補償領域を形成することを更に含む態様３５に記載の方法。