【事件の表示】
　特願２００９−５４８４２６「マルチレベルのキャッシュ階層におけるキャストアウトを低減するための装置および方法」拒絶査定不服審判事件〔平成２０年　８月　７日国際公開、ＷＯ２００８／０９５０２５、平成２２年　５月２７日国内公表、特表２０１０−５１８４８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００８年１月３０日を国際出願日とする出願（パリ条約による優先権主張２００７年１月３１日、米国）であって、平成２４年７月１０日付けで拒絶査定がなされ（発送日：同月１７日）、これに対して同年１１月１９日に審判の請求がなされたものである。
　
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２４年５月１０日付け手続補正書の特許請求の範囲に記載された次のとおりのものである。
　
「置換されたキャッシュラインの割り当てを低減するためのトラッキング方法であって、
　次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセスに応じて下位レベルキャッシュにおいて置換されるべき選択されたラインにアクセスすることと、
　前記選択ラインが次の上位レベルキャッシュに存在しないことを示す前記選択されたラインと関連する情報を識別することと、
　前記識別された情報と前記下位レベルキャッシュにおけるキャッシュラインに関連する割り当て指示に応答して前記次の上位レベルキャッシュにおいて前記選択されたラインを、次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセスに対して割り当てることであって、前記割り当て指示は、前記キャッシュラインが次の上位レベルキャッシュに存在することを示す、割り当てることと、
　を備えたトラッキング方法。」
　
　なお、請求項１における「前記選択ラインが次の上位レベルキャッシュに存在しない
こと示す
ことを示す
トラキング
トラッキング
　
３．引用例について
　原査定の拒絶の理由に引用された、本願優先日前に公開された、米国特許第５５６４０３５号明細書（以下、「引用例」という。）には、図面とともに以下の記載がある（下線は当審において付与。訳は当審訳。）。 
 　　 
（１）　５欄２２−３０行
「In the case of a primary cache miss, a line must be displaced from the primary cache so that the requested data may be cached into the primary cache from main memory. The present invention assumes that the least recently used (LRU) line will be displaced, although it should be understood that the present invention is applicable to any cache replacement policy. Therefore, the LRU line is chosen as the primary cache victim line and stored in a victim buffer (not shown) (step 506).」
（１次キャッシュがミスの場合、要求されたデータがメインメモリから１次キャッシュにキャッシュされるためには、１次キャッシュから一つのラインが取り除かれねばならない。本発明は、ＬＲＵ（Least Recently Used、最も長く使われていない)ラインが取り除かれると仮定している。しかし、本発明がどのようなキャッシュ置き換えポリシーにも適用可能であることが理解されるべきである。したがって、ＬＲＵラインが、１次キャッシュの犠牲ライン(victim line)に選ばれて、（図示されない）犠牲バッファに格納される（ステップ５０６）。）
　
（２）　６欄３２行〜４１行
「Based on FIGS. 6A and 6B it can be seen that the swapping operation is unnecessary and superfluous if the primary cache victim line address is cached in the extension cache, and the primary cache line is not dirty. Put another way, swapping is necessary only if the primary cache victim address is not found in the extension cache or, if it is, the primary cache victim data is dirty with respect to the data found at the same address in the extension cache. The present invention takes advantage of this observation in order to prevent unnecessary swapping.」
（図６Ａおよび図６Ｂに基づいて、１次キャッシュの犠牲ライン(victim line)のアドレスが、拡張キャッシュ中にキャッシュされており、かつ、１次キャッシュラインがダーティではない場合、スワップ操作は不必要かつ余分であることが理解されよう。換言すれば、スワップが必要なのは、１次キャッシュの犠牲ラインのアドレスが、拡張キャッシュに見出されないか、あるいは、もし見出されたならば、同じアドレスの拡張キャッシュで見出されるデータに対して、１次キャッシュの犠牲データがダーティな場合のみである。本発明では、この観察結果を、不必要なスワップの防止に利用している。）
　
（３）　６欄４２行〜７欄１９行
「FIG. 7 illustrates the operation of the present invention, wherein the first bit 412 and the dirty bit 408 shown in the cache of FIG. 4 are used to minimize swapping.
　　Under the control of cache access logic, it is first determined whether the requested address results in a hit or a miss in the primary cache (step 702). If so, the data is returned to the processor coupled to the primary cache, as before (step 704). If there is a miss, then the cache access logic reads the primary cache victim line (step 706). The cache access logic then determines whether the dirty (D) and/or first (F) bits are set (step 708). If the dirty bit is set this indicates that the primary cache holds the latest version of the data found at the address in the victim line and that such data is inconsistent with the data found in other memory devices, e.g., the extension cache and memory. If the first bit is set, this indicates that the address tag of the victim line matches in the primary cache only and not in the extension cache. If either the dirty or first bits is set, then the latest version of the data found in the victim line is not to be found in any other memory device. If D=1 or F=1, the victim line is temporarily stored in a victim buffer (not shown) so that it may be later saved in the next level cache (step 710).
　　Because the requested address was not found in the primary cache, it is presented to the extension cache to determine whether it is to be found there (step 712). If there is a hit, then the extension cache line containing the requested address data is transferred to the processor and the primary cache. Because the line came from the extension cache and was placed into the primary cache, the first bit is set to zero in the transferred line in the primary cache. To keep a record of whether the transferred cache line contains the latest version of the data, the dirty bit of the line is copied along with the line into the primary cache (step 714).
　　If however, a miss in the extension cache results, then the block of address locations from main memory is written into the primary cache and the data transferred to the processor. Because the data was sent directly to the primary cache without first being stored in the extension cache, the first bit is set to one. Further, for a read operation, because the primary cache and main memory contain the same data at the requested address, the dirty bit is set to zero to indicate consistency. Conversely, for a write operation, such as a write allocate, the dirty bit is set to one to indicate that the processor has changed the data (step 716).」
（図７は、本発明の動作を例示しており、ここで、図４のキャッシュで示された、
ファースト・ビット412とダーティ・ビット408とが、スワップの最小化に用いられる
　
キャッシュ・アクセス・ロジックの管理下で、最初に、要求されたアドレスが、１次キャッシュでヒット又はミスいずれに帰着したかが決定され
（ステップ７０２）
ミスであれば、キャッシュ・アクセス・ロジックは、１次キャッシュの犠牲ラインを読み出
（ステップ７０６）
それから、キャッシュアクセス・ロジックは、ダーティ・ビット（Ｄ）および（または）ファースト・ビット（Ｆ）がセットされているかを判定
（ステップ７０８）
ファースト・ビットがセットされている場合、このことは、犠牲ラインのアドレス・タグが、１次キャッシュ内のみで一致して、拡張キャッシュ内では一致しないことを示
ダーティ・ビット又はファースト・ビットのいずれかがセットされている場合、犠牲ラインで見出される最新バージョンのデータは、他のいずれのメモリ素子でも見出され
もしもＤ＝１又はＦ＝１であれば、次のレベルのキャッシュ内に後で保存されるように、犠牲ラインは、
犠牲バッファに一時的に保存され
（ステップ７１０）
　
要求されたアドレスが、１次キャッシュ内で見出されなかったので、それは、拡張キャッシュで見つかるかどうかを判断するために、拡張キャッシュに対して提示され
（ステップ７１２）
ヒットした場合、要求されたアドレス・データを含む拡張キャッシュのラインが、プロセッサと１次キャッシュに転送され
そのラインが、拡張キャッシュから到来して、１次キャッシュに入れられたので、１次キャッシュ内の転送されたラインのファースト・ビットは、０にセットされ
転送されたキャッシュラインが、最新のバージョンのデータを含んでいるかどうかを記録するために、ラインのダーティ・ビットは、ラインと共に、１次キャッシュの中にコピーされ
（ステップ７１４）
　
これとは逆に、もしも拡張キャッシュのミスに帰結した場合、メインメモリから、アドレス位置のブロックが、１次キャッシュと、プロセッサに転送されるデータとに書き込まれ
（ステップ７１６
　
（４）　７欄２０行〜８欄９行
「From this point in the process, the logic of the present invention determines where to write the primary cache victim line. First, the logic determines whether any line was victimized from the primary cache in the first place (step 718). If the victim buffer is empty then the process stops (step 720). Otherwise, the logic determines whether the address of the data found in the primary cache victim is already present in the extension cache. To do so, the primary cache presents the address tag of the victim line to the extension cache. (step 722). If there is a hit, then this means that the first bit was not set. Referring back to step 708, the victim buffer is filled only if the dirty bit or first bit is set. Accordingly, the dirty bit must have been set (because the first bit is not set), meaning that the primary cache victim contains the latest version of the data found in the victim line. Accordingly, the primary cache victim is written from the victim buffer into the extension cache line allocated to the victim address (step 724). After this point the process terminates (step 726).
　　If, however, the primary cache victim is not found in the extension cache, i.e. the first bit of the victim line is set to one, then the logic determines again whether the requested address is found in the extension cache (step 728). To make this determination, a flag could have been set in step 712 to determine whether there is an extension cache hit or miss, and the flag tested in step 728. If the requested address is found in the extension cache then it is known that in step 714 the line caching that address was transferred to the primary cache and thus is no longer needed in the extension cache. Accordingly, that vacated extension cache line can receive the primary cache victim line, thereby resulting in a swap between the primary and extension caches. In conjunction with this operation, the first bit of the requested line in the primary cache is set to indicate that the requested line is no longer found in the extension cache because it has been overwritten with the primary cache victim line (step 730). At this point the process may terminate (step 732).
　　Conversely, if the requested address is not found in the extension cache, then no lines in the extension cache are currently likely to be available to receive the primary cache victim. Thus, in this embodiment, the LRU line of the extension cache may be selected as a victim (step 734). The dirty bit of this line is examined to determine whether the line contains the latest version of the data to be found at the addresses cached in that line, meaning that that data must be saved elsewhere (step 736). If the extension cache victim line is dirty, then the data from the line is used to update the data found at the same main memory addresses (or same addresses in the next level cache in another embodiment) (step 738) before the line in the extension cache is overwritten with the primary victim line (step 740).
　　If, however, the data in the extension cache victim line is consistent with that found in main memory, then that data is overwritten in the extension cache by the primary cache victim line without first storing the extension cache victim line into memory (step 740), and the process terminates (step 742).」
（
プロセスのこの時点からは、本発明のロジックは、１次キャッシュの犠牲ラインをどこに書くべきかを決定
ロジックは、１次キャッシュの犠牲で見つかったデータのアドレスが、拡張キャッシュ中に既に存在するか否かを判定
そのために、１次キャッシュは、犠牲ラインのアドレス・タグを、拡張キャッシュに提示
（ステップ７２２）
ヒットした場合、これはファースト・ビットがセットされていなかったことを意味
１次キャッシュの犠牲は、犠牲バッファから、犠牲アドレスに割り当てられた拡張キャッシュのラインに書き込まれ
（ステップ７２４）
　もしも、これに対して、
１次キャッシュの犠牲が、拡張キャッシュで見つからなければ、
要求されたアドレスが、拡張キャッシュで見つかるかどうかを、ロジックは再び判定
（ステップ７２８）
要求されたアドレスが、拡張キャッシュで見つかったならば
１次キャッシュと拡張キャッシュ間のスワップ
の操作と共に、
、１次キャッシュ中の要求されたラインのファースト・ビットがセットされ
（ステップ７３０）
　反対に、
もしも要求されたアドレスが、拡張キャッシュで見つからなければ、
拡張キャッシュのＬＲＵ
ラインが、犠牲として選択され
（ステップ７３４）
このラインのダーティ・ビットを検査
（ステップ７３６）
もしも拡張キャッシュの犠牲ラインがダーティの場合、そのラインからのデータは、メインメモリ中の同じアドレス
で見出されるデータを更新するために、そのラインのデータが利用されてから（ステップ７３８）、拡張キャッシュのラインは、１次キャッシュの犠牲ラインで上書きされ
（ステップ７４０）
　もしも、しかし、
拡張キャッシュの犠牲ラインのデータが、メインメモリ中で見出されるものと一致している場合、最初に拡張キャッシュの犠牲ラインをメモリ中に保存することなく、１次キャッシュの犠牲ラインによって、拡張キャッシュにおいてデータが上書きされ（ステップ７４０）
そしてプロセスは停止する（ステップ７４２）
　
（５）　８欄１０行〜８欄２７行
「By treating the next level cache as an extension of the primary cache, the present invention essentially treats the primary and extension caches together as one large cache, with the advantage of maintaining the most recently used portion of the cached data in the primary cache and thus closest to the processor. Consequently, the multi-cache configuration of the present invention has the effectiveness of a large cache. Every primary cache line with the first bit set avoids displacing another line in the extension cache, thus keeping more unique lines available in both caches for the processor to reference. Further, the present invention provides the advantage that swapping operations are minimized by using a bit to indicate whether a cache line in the primary cache is not found in the extension cache, i.e., the line is exclusive to the primary or the extension cache. One should note, however, that because of the lack of redundancy between the primary and extension caches, both the primary and extension caches must snoop the system bus for outside accesses to data stored in those caches.」
（次のレベルのキャッシュを、１次キャッシュの拡張として取り扱うことによって、本発明は、本質的に、１次キャッシュと拡張キャッシュとを一緒に、一つの大きなキャッシュとして取り扱い、最も最近に使用されたキャッシュされたデータを、１次キャッシュに、従って、プロセッサの一番近くに保存するという、利点を備えている。その結果、本発明のマルチ・キャッシュの構成は、大型のキャッシュが備える効率性を有する。
ファースト・ビットがセットされているすべての１次キャッシュのラインが、拡張キャッシュ中の別のラインを置き換えることを避けることによって、プロセッサが参照するために、より多くのユニークなラインが、両方のキャッシュ内に利用できるよう保たれる
 　 
　よって、引用例には、以下の発明（以下、「引用発明」という。）が開示されていると認められる。 
　
「ファースト・ビット412とダーティ・ビット408とが、スワップの最小化に用いられる、方法であって、
　キャッシュ・アクセス・ロジックの管理下で、最初に、要求されたアドレスが、１次キャッシュでヒット又はミスいずれに帰着したかが決定され（ステップ７０２）、
　ミスであれば、キャッシュ・アクセス・ロジックは、１次キャッシュの犠牲ラインを読み出し（ステップ７０６）、
　それから、キャッシュアクセス・ロジックは、ダーティ・ビット（Ｄ）および（または）ファースト・ビット（Ｆ）がセットされているかを判定し（ステップ７０８）、
　ファースト・ビットがセットされている場合、このことは、犠牲ラインのアドレス・タグが、１次キャッシュ内のみで一致して、拡張キャッシュ内では一致しないことを示し、ダーティ・ビット又はファースト・ビットのいずれかがセットされている場合、犠牲ラインで見出される最新バージョンのデータは、他のいずれのメモリ素子でも見出されず、もしもＤ＝１又はＦ＝１であれば、次のレベルのキャッシュ内に後で保存されるように、犠牲ラインは、犠牲バッファに一時的に保存され（ステップ７１０）、
　要求されたアドレスが、１次キャッシュ内で見出されなかったので、それは、拡張キャッシュで見つかるかどうかを判断するために、拡張キャッシュに対して提示され（ステップ７１２）、
　ヒットした場合、要求されたアドレス・データを含む拡張キャッシュのラインが、プロセッサと１次キャッシュに転送され、そのラインが、拡張キャッシュから到来して、１次キャッシュに入れられたので、１次キャッシュ内の転送されたラインのファースト・ビットは、０にセットされ、転送されたキャッシュラインが、最新のバージョンのデータを含んでいるかどうかを記録するために、ラインのダーティ・ビットは、ラインと共に、１次キャッシュの中にコピーされ（ステップ７１４）、
　これとは逆に、もしも拡張キャッシュのミスに帰結した場合、メインメモリから、アドレス位置のブロックが、１次キャッシュと、プロセッサに転送されるデータとに書き込まれ（ステップ７１６）、
　プロセスのこの時点からは、本発明のロジックは、１次キャッシュの犠牲ラインをどこに書くべきかを決定し、
　ロジックは、１次キャッシュの犠牲で見つかったデータのアドレスが、拡張キャッシュ中に既に存在するか否かを判定し、そのために、１次キャッシュは、犠牲ラインのアドレス・タグを、拡張キャッシュに提示し（ステップ７２２）、
　ヒットした場合、これはファースト・ビットがセットされていなかったことを意味し、１次キャッシュの犠牲は、犠牲バッファから、犠牲アドレスに割り当てられた拡張キャッシュのラインに書き込まれ（ステップ７２４）、
　１次キャッシュの犠牲が、拡張キャッシュで見つからなければ、要求されたアドレスが、拡張キャッシュで見つかるかどうかを、ロジックは再び判定し（ステップ７２８）、
　要求されたアドレスが、拡張キャッシュで見つかったならば、１次キャッシュと拡張キャッシュ間のスワップの操作と共に、１次キャッシュ中の要求されたラインのファースト・ビットがセットされ（ステップ７３０）、
　もしも要求されたアドレスが、拡張キャッシュで見つからなければ、拡張キャッシュのＬＲＵラインが、犠牲として選択され（ステップ７３４）、
　このラインのダーティ・ビットを検査し（ステップ７３６）、
　もしも拡張キャッシュの犠牲ラインがダーティの場合、そのラインからのデータは、メインメモリ中の同じアドレスで見出されるデータを更新するために、そのラインのデータが利用されてから（ステップ７３８）、
　拡張キャッシュのラインは、１次キャッシュの犠牲ラインで上書きされ（ステップ７４０）、
　拡張キャッシュの犠牲ラインのデータが、メインメモリ中で見出されるものと一致している場合、最初に拡張キャッシュの犠牲ラインをメモリ中に保存することなく、１次キャッシュの犠牲ラインによって、拡張キャッシュにおいてデータが上書きされ（ステップ７４０）、
　そしてプロセスは停止する（ステップ７４２）、
　ファースト・ビットがセットされているすべての１次キャッシュのラインが、拡張キャッシュ中の別のラインを置き換えることを避けることによって、プロセッサが参照するために、より多くのユニークなラインが、両方のキャッシュ内に利用できるよう保たれる、方法。」
　
　
４．対比
　本願発明と引用発明とを対比する。
　
（１）　引用発明の「ファースト・ビット412とダーティ・ビット408とが、
スワップの最小化に用いられる
拡張キャッシュ中の別のラインを置き換えることを避ける
　
（２ａ）　引用発明の「１次キャッシュ」と「拡張キャッシュ」は、それぞれ、本願発明の「下位レベルキャッシュ」と「次の上位レベルキャッシュ」に相当する。
　引用発明の「ステップ７１２」で、「
要求されたアドレスが
（２ｂ）　引用例における「犠牲ライン(victim line)」とは、上記３（１）の摘記のとおり、「要求されたデータがメインメモリから１次キャッシュにキャッシュされるためには、１次キャッシュから一つのラインが取り除かれねばならない」ラインであって、例えば、「ＬＲＵ（Least Recently Used、最も長く使われていない)ライン」が選択されるものである。
　よって、引用発明の「１次キャッシュの犠牲ライン」は、本願発明の「下位レベルキャッシュにおいて置換されるべき選択されたライン」に相当する。
　よって、引用発明の「ステップ７０６」で、（１次キャッシュが）「ミスであれば、キャッシュ・アクセス・ロジックは、
１次キャッシュの犠牲ラインを読み出し
　
（３）　引用発明における犠牲ラインの「ファースト・ビット」は、「ファースト・ビットがセットされている場合、このことは、犠牲ラインのアドレス・タグが、１次キャッシュ内のみで一致して、拡張キャッシュ内では一致しないことを示し、ダーティ・ビット又は
ファースト・ビットのいずれかがセットされている場合
データは、他のいずれのメモリ素子でも見出され
　よって、引用発明の「ステップ７０８」で、「それから、キャッシュアクセス・ロジックは、ダーティ・ビット（Ｄ）および（または）ファースト・ビット（Ｆ）がセットされているかを判定し」ていることは、本願発明の「前記選択ラインが次の上位レベルキャッシュに存在しないことを示す前記選択されたラインと関連する情報を識別すること」に相当する。
　
（４ａ）　上記（３）記載のとおり、引用発明の「ステップ７０８」で判定された、犠牲ラインの「ファースト・ビット」は、本願発明の「前記識別された情報」に相当する。
　また、上記「ステップ７０８」の判定を経て、これに後続する「ステップ７１４」で、（要求されたアドレスが拡張キャッシュで）「ヒットした場合、要求されたアドレス・データを含む拡張キャッシュのラインが、プロセッサと１次キャッシュに転送され」、「１次キャッシュに入れられ」、「１次キャッシュ内の転送されたラインのファースト・ビットは、０にセットされ」ることは、本願発明の「前記下位レベルキャッシュにおけるキャッシュラインに関連する割り当て指示」に相当する。
　したがって、引用発明において、上記「ステップ７０８」と上記「ステップ７１４」に後続する各ステップは、「前記識別された情報と前記下位レベルキャッシュにおけるキャッシュラインに関連する割り当て指示
に応答して
　
（４ｂ）　上記（２ａ）記載のとおり、引用発明の「ステップ７１２」で、要求されたアドレスが拡張キャッシュで「ヒット」と判定されることは、本願発明の「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス」に相当する。
　そして、引用発明の方法のステップ７１６に後続する、（ステップ７１８から）「ステップ７４２」までの一連のステップは、「プロセスのこの時点からは、本発明のロジックは、
１次キャッシュの犠牲ラインをどこに書くべきかを決定し
１次キャッシュの犠牲は
割り当てられた拡張キャッシュのラインに書き込まれ
　
（４ｃ）　上記（４ａ）記載のとおり、引用発明の方法の「ステップ７０８」のファースト・ビットの判定を経て、後続する「ステップ７１４」で、「要求されたアドレス・データを含む拡張キャッシュのラインが、プロセッサと１次キャッシュに転送され」、「１次キャッシュに入れられ」、「１次キャッシュ内の転送されたラインのファースト・ビットは、０にセットされ」ることは、本願発明の「前記下位レベルキャッシュにおけるキャッシュラインに関連する割り当て指示」に相当する。
　引用発明の「ステップ７１４」で、「要求されたアドレス・データを含む拡張キャッシュのラインが、プロセッサと１次キャッシュに転送され、そのラインが、拡張キャッシュから到来して、１次キャッシュに入れられたので、１次キャッシュ内の転送されたラインの
ファースト・ビットは、０にセットされ
　
　したがって、本願発明と引用発明との一致点・相違点は次のとおりである。
　
＜一致点＞
「置換されたキャッシュラインの割り当てを低減するためのトラッキング方法であって、
　下位レベルキャッシュにおいて置換されるべき選択されたラインにアクセスすることと、
　前記選択ラインが次の上位レベルキャッシュに存在しないことを示す前記選択されたラインと関連する情報を識別することと、
　前記識別された情報と前記下位レベルキャッシュにおけるキャッシュラインに関連する割り当て指示に応答して前記次の上位レベルキャッシュにおいて前記選択されたラインを、次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセスに対して割り当てることであって、前記割り当て指示は、前記キャッシュラインが次の上位レベルキャッシュに存在することを示す、割り当てることと、
　を備えたトラッキング方法。」
　
＜相違点＞ 
　本願発明は、「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセスに応じて」下位レベルキャッシュにおいて置換されるべき選択されたラインにアクセスするのに対して、引用発明は、本願発明の「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス」に相当する、「ステップ７１２」で、要求されたアドレスが拡張キャッシュで「ヒット」と判定されるステップ、及び、本願発明の「下位レベルキャッシュにおいて置換されるべき選択されたラインにアクセスすること」に相当する、「ステップ７０６」で、「キャッシュ・アクセス・ロジックは、１次キャッシュの犠牲ラインを読み出し」するステップを、それぞれ備えているものの、両ステップが、「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス「
に応じて
　
　
５．当審の判断
＜相違点＞について
　一般的に、情報処理の実行時に、処理効率などを考慮して、個々の処理ステップの順序を適宜入れ替えることは、普通に行われる。
　引用発明において、ステップ７１２の「拡張キャッシュ」に対する要求されたアドレスのヒットを判定する処理と、ステップ７０６の「１次キャッシュ」に対する「犠牲ライン」の「読み出し」処理とは、異なるキャッシュメモリに対する、異なる処理であるから、両者が適宜入れ替え可能であることは明らかである。
　よって、引用発明において、ステップ７１２と、ステップ７０６の順序を適宜入れ替えることによって、「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス「
に応じて
　
　さらに、上記の犠牲ラインからの「読み出し」アクセスではなく、「書き込み」アクセスに着目すると、引用発明は、ステップ７１２の「拡張キャッシュ」に対する要求されたアドレスの「ヒット判定」の直後のステップ７１４で、「拡張キャッシュ」のラインを、「１次キャッシュ」に「書き込み」アクセスするものである。
　ここで、引用発明は、ステップ７１４の、「書き込み」アクセス先が、１次キャッシュのどの「ライン」かは明記がない。
　しかし、先行するステップ（ステップ７０６）で、１次キャッシュの「犠牲ライン」からデータを読み出して「犠牲バッファ」へと退避させている以上、また「犠牲ライン」それ自体の意義からも、ステップ７１４では「１次キャッシュ」の「犠牲ライン」に対して書き込むと理解するのが自然である。
　よって、引用発明は、ステップ７１２，７１４における、犠牲ラインへの「書き込み」アクセスに着目すれば、実質的に、「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス「
に応じて
　
　結局、引用発明において、「次の上位レベルキャッシュにおけるフェッチアドレスヒットを有するメモリアクセス「
に応じて
　
　さらに、本願発明の効果も、引用発明及び周知技術に基づいて、当業者が予測し得る範囲内のものである。
　
　
６．むすび
　したがって、本願発明は、引用発明、及び、周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。