【事件の表示】
　特願２００９−５５２０３４「フラッシュメモリ向け部分ブロック消去アーキテクチャ」拒絶査定不服審判事件〔平成２０年　９月１２日国際公開、ＷＯ２００８／１０６７７８、平成２２年　６月１０日国内公表、特表２０１０−５２０５７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本件審判請求に係る出願（以下「本願」という。）は、２００８年３月４日（パリ条約に基づく優先権主張外国庁受理　２００７年３月７日　米国、２００７年４月３０日　米国、２００７年７月１８日　米国）を国際出願日とする出願であって、平成２２年５月２４日に手続補正書が提出され、平成２４年７月３０日付けで拒絶理由が通知され、同年１０月２５日に意見書が提出されると共に手続補正書が提出され、同年１１月２８日付けで拒絶査定がなされた。
　これに対して、平成２５年４月４日付けで審判請求がなされるとともに手続補正書が提出され、同年７月２９日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされ、同年８月１３日付けで特許法第１３４条第４項の規定に基づく審尋がなされ、同年１１月１９日に回答書の提出があったものである。
　
　
第２．本願発明について
１．本願発明
　平成２５年４月４日に提出された手続補正書による補正（以下「本件補正」という。）は、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的として、補正前の請求項１１〜２４をそれぞれ削除するものであり、したがって、本件補正は、特許法第１７条の２第５項の規定に適合する。そして、本件補正が、特許法第１７条の２第３項の規定に適合することは明らかである。
　よって、本願の請求項１〜１０に係る発明は、本件補正により補正された明細書、特許請求の範囲、及び、図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明は、その請求項１に記載されている事項により特定される次のとおりのものであると認める。
　
「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し、前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し、さらに、前記少なくとも１つのブロックが、開始アドレスによって動的に構成可能な第１ワード線の順次セットを有するメモリアレイと、
　第１ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を第1電圧まで駆動する行回路であって、行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動し、前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含み、前記第１ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む行回路と
　を備えるフラッシュメモリ装置。」
　
　なお、平成２５年４月４日に提出された手続補正書の請求項１には、「第1ワード線」という記載と「第１ワード線」という記載があるとともに、「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」と記載されている。
（審決注：前記「第1ワード線」と前記「第１ワード線」とは、“１”が半角であるか全角であるかの違いがある。）
　前記「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」という記載から、「第1ワード線」は、少なくとも「最初」と「最後」の２本存在することは明らかである。しかしながら、前記請求項１には、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」という記載があり、当該記載によれば、前記「第1ワード線」は、「1つのブロック」が有する「ワード線」のうちの「第1」のものである。
　そして、前記「第1ワード線」が少なくとも２本存在することと、前記「第1ワード線」は「1つのブロック」が有する「ワード線」のうちの「第1」のものであることとは、矛盾している。
　また、前記請求項１において、「前記フラッシュメモリセルの消去を抑制するため」の「前記第2ワード線」には「最初の非選択ワード線から最後の非選択ワード線まで」が含まれるから、前記「非選択ワード線」とは、「同時に消去する」ことが「非選択」である「フラッシュメモリセル」に接続された「ワード線」であると解される。そうすると、「前記第2ワード線」とは異なる「前記第1ワード線」が含む「選択されたワード線」とは、「フラッシュメモリセルを同時に消去する」ために「選択されたワード線」であると認められる。
　そして、「前記第1ワード線」が「フラッシュメモリセルを同時に消去する」ために「選択されたワード線」を「含む」ことと、前記「第1ワード線」は複数の「ワード線」のうち、単に「第1」のものであることとは、矛盾している。
　以上の矛盾は、前記「第1ワード線」が、前記請求項１において「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」である、「第１ワード線」の誤記であると解すれば、すべて解消する。
　したがって、前記「前記第1ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」という記載における「前記第1ワード線」は、「前記第１ワード線」の誤記であることは、明らかである。
　よって、本願の請求項１に係る発明（以下「本願発明」という。）を、上記のように認定した。
　
２．引用例の記載と引用発明
（１）引用例
　本願の出願日前であって、上記優先日よりも前に日本国内において頒布された刊行物であり、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００５−０２５８９１号公報（平成１７年１月２７日出願公開、以下「引用例」という。）には、「不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置」（発明の名称）に関して、第１の形態を説明する図１〜５及び従来の技術を説明する図１１〜１２とともに、次の記載がある（下線は当審で付加。以下同じ。）。
　
ａ．「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にサブブロック消去方法に関する。」
　
ｂ．「【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリは、ファイルストレージメモリとして、音楽データおよび画像データの記録媒体に使用されている。音楽データおよび画像データは、ファイル容量が大きいため、ＮＡＮＤ型フラッシュメモリも大容量化が進み、ＮＡＮＤ型フラッシュメモリの書込み単位（ページ）および消去単位（ブロック）の容量もまた大きくなってきている。一般にＮＡＮＤ型フラッシュメモリのブロックはページの集合体であるから、ブロック容量はページ容量の整数倍になる。上述のようにブロック容量が大きくなると、小容量のデータを消去あるいは書き換える場合の効率が悪くなる。
【０００３】
そこで、ブロック容量の一部分のみを消去する動作方式（サブブロック消去）が提唱されている（特許文献１）。このサブブロック消去は、ブロック容量の一部分をページ容量単位で消去する方式で、小容量のデータを効率よく消去あるいは書き換える方式である。」
　
ｃ．「【０００４】
以下、ＮＡＮＤ型フラッシュメモリのブロック消去動作、サブブロック消去動作、及び書込み動作について説明する。
図１１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を抽出して示している。メモリセルアレイは、複数のセルアレイブロックＢＬＫ，ＢＬＫ’を有し、各ブロックＢＬＫ，ＢＬＫ’は、ビット線ＢＬ０，ＢＬ１，…，ＢＬｊに対応した複数のＮＡＮＤセルユニットＮＵを備えている。ＮＡＮＤ型フラッシュメモリにおける１つのＮＡＮＤセルユニットＮＵは、２つの選択ゲートトランジスタＳ１、Ｓ２と、これら選択ゲートトランジスタＳ１、Ｓ２間に直列接続されたメモリセルＭＣ０〜ＭＣｉとから構成される。選択ゲートトランジスタＳ１のソースは、ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインは、ビット線ＢＬ０〜ＢＬｊに接続される。選択ゲートトランジスタＳ１，Ｓ２の選択ゲート及びメモリセルＭＣ０〜ＭＣｉの制御ゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ０〜ＷＬｉによって行方向に共通接続される。
　……（中略）……
【０００６】
図１２は、ＮＡＮＤ型フラッシュメモリの一個のメモリセルＭＣの断面図およびその閾値分布を示している。
メモリセルＭＣのデータを消去する場合には、図１２（ａ）に示すように、制御ゲート（ワード線）５１０を接地し、セルのウェル５１３を消去電圧（例えば２０Ｖ）に昇圧する。これにより、ソース・ドレイン５１２のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート５１１とセルのウェル５１３の間に高電界が印加され、浮遊ゲート５１１の電子が引き抜かれる
　
ｄ．「【００１１】
サブブロック消去を用いれば、ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去する場合、以下のような手順で行うことが出来る
すなわち、一回の消去動作のみで動作は完了する。
メモリセルＭＣ０〜ＭＣ３のデータを書き換える場合は、▲１▼を行ったあと、メモリセルＭＣ０〜ＭＣ３に対して、それぞれデータを書き込めばよい。
【００１２】
以上のように、サブブロック消去を用いれば、小容量のデータ消去および書き換えを容易に遂行できる。」
　
ｅ．「【００１４】
【発明が解決しようとする課題】
このように、ブロック消去動作は、ＮＡＮＤセルユニットの全てのメモリセルのデータを一括で消去するのに対して、サブブロック消去は、ＮＡＮＤセルユニットの一部分のメモリセルのデータのみを消去し、それ以外のメモリセルのデータを保持しておくことができる。しかし、サブブロック消去の場合、ＮＡＮＤセルユニットの任意のセルに対して何度でも消去およびデータ書込みが可能になる。つまり、消去回数及びデータ書込み回数の制限が無くなる。このため、選択されたブロック内の特定のページに対してのみ、消去／書込みが繰り返しなされた場合、その選択されたブロック内の特定のページ以外のページの制御ゲートに対して、繰り返し中間電圧（１０Ｖ）が加わることになる。これにより、書換えの対象ではないページのメモリセルの閾値が、次第に正電位方向に移動してオーバープログラムセルが発生する可能性がある。」
　
ｆ．「【００１６】
書込み対象でないメモリセルの制御ゲートに中間電圧を印加する時間の総和が長くなると、メモリセルの閾値Ｖｔｈが高くなってくるので、メモリセルが、消去されたセル（“１”データセル）ならば、きわめて低い確率であるが、“０”データセルに変化してしまう場合がある。このような場合は、チップ外部のエラー訂正回路で復号すればよい。しかし、メモリセルが、データの書き込まれたセル（“０”データセル）ならば、きわめて低い確率ではあるが、セルの閾値Ｖｔｈが、図１２（ｃ）に示す読出し電圧Ｖｒｅａｄよりも高くなる場合（オーバープログラム）が考えられる。メモリセルの閾値Ｖｔｈが読出し電圧Ｖｒｅａｄよりも高くなると、そのメモリセルが属するＮＡＮＤセルユニットの全てのメモリセルの読み出しができなくなる。
【００１７】
したがって、サブブロック消去ベリファイリードで、消去が完了していないという結果が得られた場合、その結果としては、消去セルが消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットで、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するか、の２つの原因が考えられる。しかし、従来の消去ベリファイリード、サブブロックベリファイリード方式では、ベリファイリードにより、消去が完了していないという結果が得られたとしても、上記２つのどちらに起因しているものなのかが判断できない。その結果、サブブロック消去時間（消去ループ回数）が長くなり、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を余分に印加することになり、消去するセルが過剰に消去され、セルの閾値分布が広くなる、という可能性がある。
【００１８】
本発明は、このような点に鑑みなされたもので、過剰なサブブロック消去を防止して、セルの閾値分布の拡散を防止することができる不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置を提供することを目的とする。」
　
ｇ．「【００２０】
また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続されたメモリセルアレイと
このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置
前記制御手段が、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う手段と、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行う手段と、前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行う手段と、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了する手段と、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了する手段と、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了する手段とを備えている
　
ｈ．「【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である
ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う
　……（中略）……
【００２３】
ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する
れらコントローラ６，７及び高電圧発生回路８は、制御手段を構成している
【００２４】
実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、ｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）が配置された例を示している。各セルアレイブロックＢＬＫｉは、互いに交差する複数のワード線ＷＬとビット線ＢＬとを有する。ビット線ＢＬは、全セルアレイブロックＢＬＫｉにまたがって敷設される。各ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置される。複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットＮＵが構成されている
【００２５】
各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ，ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる
サブブロック消去の場合には、１又は複数のページがデータ消去の単位となる
　
ｉ．「【００２６】
次に、このように構成されたＮＡＮＤ型フラッシュメモリの書込み、消去、読み出し、及び各種ベリファイリード動作について説明する。
【００２７】
（１）メモリセルへのデータ書込み時　
図３（ａ）に、メモリセルへのデータ書込み時のＮＡＮＤセルユニットＮＵへの電圧印加条件を示す。なお、ここでは、メモリセルＭＣ１にデータを書き込む例を示している。データ書き込み時には、データを書き込むメモリセルＭＣ１の制御ゲートに高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それ以外のメモリセルＭＣ０，ＭＣ２，ＭＣ３，…，ＭＣｉの制御ゲートには中間電位ＶｐｐＭ（＝１０Ｖ程度）を印加する。また、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳには接地電位を与え、ビット線ＢＬ側の選択ゲート線ＳＧＤには電源電位Ｖｄｄを印加する。そして、ビット線ＢＬには、“１”データを維持する場合には中間電位またはＶｄｄを印加し、“０”データを書き込む場合には０Ｖを与える。ソース線ＣＥＬＳＲＣには、中間電位或いはＶｄｄを印加する。
【００２８】
ビット線ＢＬの電位は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣｉ，…，ＭＣ２を通して選択メモリセルＭＣ１のドレインまで伝達される。ビット線ＢＬに０Ｖが与えられた時（書き込みデータがあるとき、すなわち“０”データのとき）、その電位は選択メモリセルＭＣ１のドレインまで伝達されて、選択メモリセルＭＣ１のゲート・ドレイン間に高電界がかかり、ドレイン（基板）から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルＭＣ１のしきい値Ｖｔｈは正方向にシフトする。一方、ビット線ＢＬに中間電位が与えられたとき（書き込むべきデータがないとき、すなわち“１”データのとき）は、電子注入が起こらず、従ってしきい値Ｖｔｈは変化せず負に止まる。」
　
ｊ．「【００３２】
（５）サブブロック消去時　
図４（ａ）に、ＮＡＮＤセルのサブブロック消去時の電圧印加条件を示す。ここでは、メモリセルＭＣ０およびＭＣ１を消去する場合を例として示している。
サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって消去電位近くまで電位が上昇する
　
ｋ．「【００３６】
［第１の実施の形態］
図５は、本発明の第１の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
まず、サブブロック消去開始（ｓｔａｒｔ）後、サブブロック消去の行われた回数Ｎが０に設定され（Ｓ１）、サブブロック消去が実行される（Ｓ２）。その後、Ｎ＝１に更新され（Ｓ３）、図４（ｂ）に示すサブブロック消去ベリファイリードが実行される（Ｓ４）。サブブロック消去ベリファイリードの結果、サブブロック消去が完了（Ｐａｓｓ）していれば、サブブロック消去を終了する（Ｓ５）。サブブロック消去が未完了（Ｆａｉｌ）であれば、サブブロック消去を繰り返すのがこれまでの方法であった。しかし、この場合には、前述したように、消去すべきセルが未だ消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットの中でオーバープログラムセルが存在するか、の２つの可能性が考えられる。
【００３７】
そこで、この第１の実施形態では、サブブロック消去ベリファイリード（Ｓ４）の結果、サブブロック消去が未完了（Ｆａｉｌ）であれば、更に、図４（ｃ）に示したオーバープログラムベリファイリードを行い、サブブロック消去ベリファイ結果がＦａｉｌになった原因が、消去セルが消去されていないためなのか、それとも、消去セルが属するＮＡＮＤセルで、消去しないセルの中に、ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するためなのかを判定する（Ｓ６）。そして、オーバープログラムベリファイリードの結果、Ｐａｓｓであれば、サブブロック消去が未完了であることを意味するので、Ｎがサブブロック消去の繰り返し回数許容値Ｎｍａｘに達していない場合（Ｓ７）、サブブロック消去動作に戻り、上述の動作を繰り返す（Ｓ２）。ＮがＮｍａｘに達した場合は、サブブロック消去が行えなかった（Ｆａｉｌ）という結果を出力し、動作を完了する（Ｓ８）。
【００３８】
また、オーバープログラムベリファイリード（Ｓ６）がＦａｉｌであれば、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在することを意味するので、これ以上サブブロック消去を行っても、消去が完了しない。したがって、サブブロック消去を行えなかった（Ｆａｉｌ）結果を出力し、動作を完了する（Ｓ８）。
【００３９】
本実施形態の場合、サブブロック消去ベリファイのシーケンスで、オーバープログラムベリファイリードを行うことで、サブロック消去が未完了と判定された原因を解明でき、以降、サブブロック消去が続行できるか否かが判別できる。したがって、過剰に書き込まれた閾値Ｖｔｈの高いメモリセルが存在するか否かを検知することができ、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を印加する回数を減らすことができる。この結果、消去するセルが過剰に消去されるのを防ぐことができ、セルの閾値分布を狭くすることができる。」
　
ｍ．「同フラッシュメモリにおけるメモリセルの構成を示す回路図」（「図面の簡単な説明」）】である図２には、
・ユニットＮＵは、両端にトランジスタＳ１及びＳ２が接続されたメモリセルＭＣ０〜ＭＣ１５から構成されること、
・ユニットＮＵ内においては、前記メモリセルＭＣ０〜ＭＣ１５は、ビット線ＢＬ０と前記トランジスタＳ２との接続点に最も近い位置に前記メモリセルＭＣ１５が、前記接続点に最も遠い位置に前記メモリセルＭＣ０が配置されていること、
・前記ユニットＮＵが行方向に複数配列されて、１つのセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）を構成すること、
・ｍ個の前記セルアレイブロックＢＬＫｉが列方向に配置されていること、
が図示されている。
　
ｎ．「同フラッシュメモリのサブブロック消去、サブブロック消去ベリファイリードおよびオーバープログラムベリファイリード時の電圧印加パターンを示す図」（「図面の簡単な説明」）】である図４のうち、「Sub Block Erase」について図示する図４（ａ）には、ＭＣ０〜ＭＣｉの（ｉ＋１）個のメモリセルのうち、ＭＣ０〜ＭＣ１が「消去するセル」であり、残りのＭＣ０２〜ＭＣｉは「消去しないセル」であることが記載されている。
　
（２）引用発明
　　ア．引用例の００２０段落の「また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続されたメモリセルアレイと、」という記載、００２４段落の「実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、ｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）が配置された例を示している。各セルアレイブロックＢＬＫｉは、互いに交差する複数のワード線ＷＬとビット線ＢＬとを有する。ビット線ＢＬは、全セルアレイブロックＢＬＫｉにまたがって敷設される。各ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置される。複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットＮＵが構成されている。」という記載、及び、図２に記載の、ｍ個のセルアレイブロック「ＢＬＫ」内のＮＡＮＤセルユニット「ＮＵ」においては、ビット線「ＢＬ」の接続点から遠い順に、浮遊ゲート型メモリセル「ＭＣ０」、「ＭＣ1」……「ＭＣ１５」が配置されているという配置態様から、引用例には、「メモリセルアレイ１」は、「半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得る」「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」が「行方向および列方向に複数配列」されて「ｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」を構成し、「行方向に並ぶ複数」の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」の「制御ゲート」が「ワード線ＷＬ０〜ＷＬ１５」によって「共通接続」され、「列方向に並ぶ複数」の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」により構成される「ＮＡＮＤセルユニットＮＵ」が「ビット線ＢＬ」に接続され、前記「ＮＡＮＤセルユニットＮＵ」内においては前記「ビット線ＢＬ」の接続点から遠い順に前記「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」が配置されていることが記載されている。
　
　　イ．引用例の００２１段落の「図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。」という記載、００２５段落の「各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ，ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。」という記載、及び、図２の記載から、引用例の「メモリセルアレイ１」内の「ＮＡＮＤセルユニットＮＵ」の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」のそれぞれは「フラッシュメモリ」の「セル」であり、前記「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」は、一本の「ワード線ＷＬ」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルＭＣ」の集合として複数の「ページ」を有することが記載されている。
　したがって、引用例には、「メモリセルアレイ１」内の「ＮＡＮＤセルユニットＮＵ」の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」のそれぞれは、「フラッシュメモリ」「セル」であり、「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」は、一本の「ワード線ＷＬ」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルＭＣ」の集合として、「データ読み出し及び書き込みの単位である」「ページ」を複数個有することが記載されている。
　
　　ウ．また、引用例の００２３段落に記載の「読み出し、書き込み及び消去動作」は、００２５段落の「一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。…（中略）…サブブロック消去の場合には、１又は複数のページがデータ消去の単位となる。」という記載を、処理対象セルは外部からのアドレスによって特定されるというメモリ技術における技術常識を参酌して解すれば、「一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合」である「ページ」をアドレスによって指定することで行われると認められる。
　そして、００１１段落には「サブブロック消去を用いれば、ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去する場合、以下のような手順で行うことが出来る。」と、００３２段落には「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし」と記載され、図４（ａ）に図示されるように、引用例には、「サブブロック消去」の場合、前記「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」のうち、ＭＣ０〜ＭＣｊ（ｊ＝１または３）を「消去を行うメモリセル」とし、ＭＣｊ＋１〜ＭＣ１５を「消去を行わないメモリセル」とすることが記載されている。
　してみれば、００３２段落の「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。」という記載と、前記イの、一本の「ワード線ＷＬ」に「制御ゲート」が共通接続される行方向の複数の「浮遊ゲート型メモリセルＭＣ」の集合として、「データ読み出し及び書き込みの単位である」「ページ」を複数個有すること、すなわち、前記「ページ」は「ワード線ＷＬ」により特定されることから、引用例は、前記「メモリセルアレイ１」において、少なくも１つの「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」は、「サブブロック消去」を行う１または複数の「ページ」範囲を指定するアドレスによって選択される「ワード線ＷＬ」の群を有することは明らかである。
　
　　エ．引用例の００２０段落の「このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置」という記載、００２１段落の「ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。」という記載、００２３段落の「ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ６，７及び高電圧発生回路８は、制御手段を構成している。」という記載、及び、００３２段落の「サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。」という記載から、引用例には、「メモリセルアレイ１」に対して、「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」への「書込み、読出し、並びに」前記「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」の「一部のメモリセルを消去するサブブロック消去を行うための電圧を付与」する「ロジックコントローラ６」、「シーケンスコントローラ７」及び「高電圧発生回路８」からなる「制御手段」と、「セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う」「ロウデコーダ（ワード線ドライバを含む）２」が記載されている。
　そして、前記「制御手段」は、００２０段落の「消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う」制御手段として備えられている。
　
　　オ．引用例の００２５段落の「一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。…（中略）…サブブロック消去の場合には、１又は複数のページがデータ消去の単位となる。」という記載から、引用例における「サブブロック消去」は、「１又は複数のページ」を「単位」として行われる。そして、前記「１又は複数のページ」は、「ワード線ＷＬ０〜ＷＬ１５」の中から所望のものを選択することで特定されることは、明らかである。
　また、引用例には、００３２段落に記載のとおり「ここでは、メモリセルＭＣ０およびＭＣ１を消去する場合を例として示している。サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし」て行うことが記載されている。すなわち、「サブブロック消去」を行う範囲を、「例として」、ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とすることが記載されている。
　また、同段落の「消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって消去電位近くまで電位が上昇する。」という記載から、引用例には、前記のように、「サブブロック消去」を行う範囲を前記「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１」とした「場合」には、「ワード線ＷＬ０〜ＷＬ１」に接続された「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１」を同時に消去する「消去電位（２０Ｖ程度）」まで「ウェル」にバイアスを印加するとともに、前記「ワード線ＷＬ０〜ＷＬ１」を「接地電位」に駆動する前記「制御手段」及び前記「ロウデコーダ（ワード線ドライバを含む）２」によって、「ワード線ＷＬ２〜ＷＬ１５」に結合された「サブブロック消去」を「行わない」「浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５」は、「制御ゲート」は「浮遊状態」にされ、これにより、前記「ワード線ＷＬ２〜ＷＬ１５」は「消去電位（２０Ｖ程度）」まで駆動されることが記載されている。
　ここで、０００６段落の「メモリセルＭＣのデータを消去する場合には、図１２（ａ）に示すように、制御ゲート（ワード線）５１０を接地し、セルのウェル５１３を消去電圧（例えば２０Ｖ）に昇圧する。これにより、ソース・ドレイン５１２のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート５１１とセルのウェル５１３の間に高電界が印加され、浮遊ゲート５１１の電子が引き抜かれる。」という記載から、「サブブロック消去」を行わない「浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５」の「制御ゲート」を「浮遊状態」にするのは、「サブブロック消去」を行う「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１」の「制御ゲート」と同じ状態になって、その電荷蓄積層から電子が引き抜かれて「消去」がなされてしまうことを抑制するためであることは明らかである。
　また、前記「ワード線ＷＬ２〜ＷＬ１５」は「サブブロック消去」を「行わない」ことを選択した「ワード線」のすべてであり、「ワード線ＷＬ０〜ＷＬ１」は「サブブロック消去」を「行う」ことを選択した「ワード線」のすべてであることも明らかである。
　
　　カ．以上のア〜オを総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得る浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５が、行方向および列方向に複数配列されてｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）を構成し、行方向に並ぶ複数の前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５の前記制御ゲートがワード線ＷＬ０〜ＷＬ１５によって共通接続され、列方向に並ぶ複数の前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５により構成されるＮＡＮＤセルユニットＮＵがビット線ＢＬに接続され、前記ＮＡＮＤセルユニットＮＵ内においては、前記ビット線ＢＬの接続点から遠い順に前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５の順で配置され、前記ＮＡＮＤセルユニットＮＵの前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５のそれぞれはフラッシュメモリセルであり、前記セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）は、一本のワード線ＷＬに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルＭＣの集合として、データ読み出し及び書き込みの単位であるページを複数個有し、さらに、前記セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）の少なくも１つは、サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択されるワード線ＷＬの群を有するメモリセルアレイ１であって、
　前記メモリセルアレイ１に対して、前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５への書き込み、データ読み出し、並びに、前記セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）の一部のメモリセルを消去するサブブロック消去を行うための電圧を付与するロジックコントローラ６、シーケンスコントローラ７及び高電圧発生回路８からなる制御手段と、
　前記メモリセルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行うロウデコーダ（ワード線ドライバを含む）２とを備え、
　前記サブブロック消去を行う範囲を前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合には、前記ワード線ＷＬ０〜ＷＬ１に接続された前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１を同時に消去する消去電位（２０Ｖ程度）までウェルにバイアスを印加するとともに、前記ワード線ＷＬ０〜ＷＬ１を接地電位に駆動する前記制御手段及び前記ロウデコーダ（ワード線ドライバを含む）２によって、ワード線ＷＬ２〜ＷＬ１５に結合されたサブブロック消去を行わない浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５は、前記浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５の消去を抑制するために制御ゲートが浮遊状態にされ、これにより、前記ワード線ＷＬ２〜ＷＬ１５は前記消去電位（２０Ｖ程度）まで駆動され、前記ワード線ＷＬ２〜ＷＬ１５は前記サブブロック消去を行わないことを選択したワード線のすべてであり、前記ワード線ＷＬ０〜ＷＬ１はサブブロック消去を行うことを選択したワード線のすべてであることを特徴とするＮＡＮＤ型フラッシュメモリである不揮発性半導体記憶装置。」
　
３．対比
（１）本願発明と引用発明との対比
　本願発明と引用発明とを対比する。
　
　　ア．引用発明の「複数の前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」で「構成」される「ＮＡＮＤセルユニットＮＵ」は、本願発明の「NANDフラッシュメモリセルストリング」に相当する。
　そして、引用発明の「列方向に並ぶ」前記「ＮＡＮＤセルユニットＮＵ」を有する「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）」は、本願発明の「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロック」に相当し、したがって、引用発明の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５が、行方向および列方向に複数配列されてｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）を構成し」ている「メモリセルアレイ１」は、本願発明の「少なくとも1つのブロックを有するメモリアレイ」に相当する。
　したがって、引用発明の「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５が、行方向および列方向に複数配列されてｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）を構成し」、「列方向に並ぶ複数の前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５により構成されるＮＡＮＤセルユニット」を有する「メモリセルアレイ１」は、本願発明の「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイ」に相当する。
　
　　イ．引用発明において、「前記ＮＡＮＤセルユニットＮＵの前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５はフラッシュメモリセルであ」ることは、本願発明において、「前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し」ていることに相当する。
　
　　ウ．本願明細書には、００５６段落に「最終ワード線WL31」及び「第1ワード線WL0」という記載がある。そして、本願発明の「ワード線」とは、本願の請求項１の記載によれば、「少なくとも１つのブロック」における「前記NANDフラッシュメモリセルストリングのそれぞれ」が「有し」ている複数の「フラッシュメモリセル」に、それぞれ「接続」ないし「結合」された複数の信号線である。してみれば、「前記NANDフラッシュメモリセルストリングのそれぞれ」が「有し」ている複数の「フラッシュメモリセル」に「接続」ないし「結合」された複数の信号線のうち、「第1」のものが「第1ワード線」であり、「最終」のものが「最終ワード線」であると解される。
　ここで、本願明細書には、００２４段落に「各物理ブロックのメモリセルが、図2に示されるようにNANDメモリセルストリングとして構成され、各ページがWL0からWLiの方向に順次プログラムされると仮定する。ただし、WLiは、プログラムすべき最後のワード線である。」と記載され、図２には、ワード線「ＷＬ０」は、複数のフラッシュメモリセル２２のうち、ビット線「ＢＬ０」との接続点から最も遠い位置に配置されたフラッシュメモリセル２２に接続されていることが記載されている。
　これに対して、引用発明においては、「前記ＮＡＮＤセルユニットＮＵ内においては、前記ビット線ＢＬの接続点から遠い順に前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５の順で配置され」ているから、「前記ビット線ＢＬの接続点から」最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルＭＣ０」の「制御ゲート」に接続される引用発明の「ワード線ＷＬ０」は、本願発明の「第1ワード線」に相当する。
　また、引用発明において、「前記ビット線ＢＬの接続点から」最も近い位置に「配置され」た「前記浮遊ゲート型メモリセル」「ＭＣ１５」の「制御ゲート」に接続される「ワード線ＷＬ１５」は、本願発明の「最終ワード線」に相当する。
　そして、引用発明の「メモリセルアレイ１」において、「ワード線ＷＬ０〜ＷＬ１５」の中の「一本のワード線ＷＬに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルＭＣの集合として、データ読み出し及び書き込みの単位」である「ページ」は、本願発明の「プログラム可能なページ」に相当する。
　そうすると、引用発明の「メモリセルアレイ１」において、「行方向に並ぶ複数の前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５の前記制御ゲートがワード線ＷＬ０〜ＷＬ１５によって共通接続され」、「前記ＮＡＮＤセルユニットＮＵ内においては、前記ビット線ＢＬの接続点から遠い順に前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５の順で配置され」るとともに「前記セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）は、一本のワード線ＷＬに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルＭＣの集合として、データ読み出し及び書き込みの単位であるページ複数個を有し」ていることと、本願発明において、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」ていることとは、「前記少なくとも1つのブロックが、第1ワード線から最終ワード線」について「プログラム可能なページを有し」ている点で共通する。
　
　　エ．本願発明の「第１ワード線」は、「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」であるから、本願発明の「第１ワード線の順次セット」とは、「フラッシュメモリセルを同時に消去する」ための「ワード線」の「順次セット」である。
　これに対して、引用発明において、「サブブロック消去を行う１または複数のページ範囲を指定するアドレス」を「指定する」ことで「サブブロック消去を行う１または複数のページ範囲」を変更できること、すなわち、前記「サブブロック消去を行う１または複数のページ範囲」は「アドレス」によって「指定」することで動的に構成可能であることは明らかである。
　そして、前記「サブブロック消去」を「行う範囲を前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」の「ワード線ＷＬ０」と、該「ワード線ＷＬ０」に引き続く「ワード線」「ＷＬ１」のセットは、本願発明における「フラッシュメモリセルを同時に消去する」ための「第１ワード線の順次セット」に相当する。
　したがって、引用発明において、「セルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）の少なくも１つは、サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択されるワード線ＷＬの群を有する」ことと、本願発明において、「前記少なくとも１つのブロックが、開始アドレスによって動的に構成可能な第１ワード線の順次セットを有する」こととは、「前記少なくとも１つのブロックが」、「アドレスによって動的に構成可能な第１ワード線の順次セットを有する」点で共通する。
　
　　オ．引用発明において、「前記ワード線ＷＬ０〜ＷＬ１に接続された前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１を同時に消去する」という「前記サブブロック消去を行う範囲」を前記「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」の「前記ワード線ＷＬ０〜ＷＬ１」は、本願発明の「同時に消去する」「フラッシュメモリセル」に「接続された」「第１ワード線」に相当する。
　また、引用発明の「ウェル」は、本願発明の「基板」に相当し、引用発明の前記「ウェル」に「印加」する「バイアス」である「消去電位（２０Ｖ程度）」の電圧は、本願発明の前記「基板」にかける「バイアス」である「消去電圧」に相当する。
　一方、本願発明においては「前記開始アドレスによってアドレスされた最初に選択されたワード線」は「前記最後の非選択ワード線に隣接する」が、本願の図７ａの開示に従うと、前記「最初に選択されたワード線」が「前記最後の非選択ワード線に隣接する」ためには、複数の「ワード線」のうちの「第1」の「ワード線」である「第1ワード線」は「非選択ワード線」でなければならない。
　そうすると、引用発明において、「前記サブブロック消去を行う範囲を前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」に前記「ワード線ＷＬ０」を「駆動」する電圧である「接地電位」の電圧と、前記「第1ワード線」の「駆動」電圧である「第1電圧」とは、「電圧」である点で共通する。
　したがって、引用発明の「前記ワード線ＷＬ０〜ＷＬ１に接続された前記浮遊ゲート型メモリセルＭＣ０〜ＭＣ１を同時に消去する消去電位（２０Ｖ程度）までウェルにバイアスを印加するとともに、前記ワード線ＷＬ０〜ＷＬ１を接地電位に駆動する前記制御手段及び前記ロウデコーダ（ワード線ドライバを含む）２」と、本願発明の「第１ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を第1電圧まで駆動する行回路」とは、「第１ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線」を「電圧まで駆動する行回路」である点で共通する。
　
　　カ．本願発明の「第2ワード線」は、当該「第2ワード線」に「結合された前記フラッシュメモリセルの消去」が「抑制」される「ワード線」である。したがって、引用発明の「サブブロック消去を行わない浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５」に「結合された」「ワード線ＷＬ２〜ＷＬ１５」は、本願発明の「第2ワード線」に相当する。
　そして、引用発明の「サブブロック消去を行わない浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５」が「結合され」る前記「ワード線ＷＬ２〜ＷＬ１５」が「駆動され」る「前記消去電位（２０Ｖ程度）」の電圧は、本願発明の「結合された前記フラッシュメモリセルの消去」が「抑制」される「前記第2ワード線」の「駆動」電圧である「第2電圧」に相当する。
　よって、引用発明において「前記制御手段及び前記ロウデコーダ（ワード線ドライバを含む）２によって、ワード線ＷＬ２〜ＷＬ１５に結合されたサブブロック消去を行わない浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５は、前記浮遊ゲート型メモリセルＭＣ２〜ＭＣ１５の消去を抑制するために制御ゲートが浮遊状態にされ、これにより、前記ワード線ＷＬ２〜ＷＬ１５は前記消去電位（２０Ｖ程度）まで駆動され」ることは、本願発明において前記「行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動」することに相当する。
　
　　キ．引用発明において、「前記ワード線ＷＬ２〜ＷＬ１５は前記サブブロック消去を行わないことを選択したワード線のすべてであ」る。すなわち、「前記ワード線ＷＬ２〜ＷＬ１５は前記サブブロック消去」を行うことを「選択」しなかった「ワード線」である。
　これに対して、本願発明の「非選択ワード線」とは、「結合された前記フラッシュメモリセルの消去を抑制するため」の「第2ワード線」に含まれるから、「前記フラッシュメモリセルの消去」を行うことを「選択」しなかった「ワード線」であると解される。
　そうすると、引用発明の「前記サブブロック消去」を行うことを「選択」しなかった「ワード線」のうち、「前記ワード線ＷＬ２」は本願発明の「最初の非選択ワード線」に相当し、「前記ワード線」「ＷＬ１５」は本願発明の「最後の非選択ワード線」に相当する。
　したがって、引用発明において、「前記ワード線ＷＬ２〜ＷＬ１５は非選択ワード線のすべてであ」ること、すなわち、「前記ワード線ＷＬ２」から「前記ワード線」「ＷＬ１５」の「すべて」の「ワード線ＷＬ」が「非選択ワード線」であることは、本願発明において、「前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含」むことに相当する。
　
　　ク．引用発明において、「前記ワード線ＷＬ０〜ＷＬ１はサブブロック消去を行うことを選択したワード線のすべてである」。そして、「前記ワード線ＷＬ０」は「前記ワード線ＷＬ０〜ＷＬ１」の中の最初の「ワード線ＷＬ」である。
　これに対して、本願発明の「第１ワード線」は、前記エで指摘したとおり、「接続されたフラッシュメモリセルを同時に消去する」ための「ワード線」である。
　したがって、引用発明の「サブブロック消去を行うことを選択したワード線」における「前記ワード線ＷＬ０」と、本願発明の「前記第１ワード線」に含まれる「最初に選択されたワード線」とは、「前記第１ワード線」に含まれる「最初」の「ワード線」である点で共通する。
　また、引用発明の「前記ワード線」「ＷＬ１」は「前記ワード線ＷＬ０〜ＷＬ１」における最後の「ワード線ＷＬ」であるから、「前記ワード線ＷＬ１」と、本願発明の「前記第１ワード線」に含まれる「最後に選択されたワード線」とは、「前記第１ワード線」に含まれる「最後」の「ワード線」である点で共通する。
　以上から、引用発明において、「サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択されるワード線ＷＬの群」である「前記ワード線ＷＬ０〜ＷＬ１」が「サブブロック消去を行うことを選択したワード線のすべてである」ことと、本願発明において、「前記第１ワード線が、前記最後の非選択ワード線に隣接する前記開始アドレスによってアドレスされた最初に選択されたワード線から、最後に選択されたワード線までを含む」こととは、「前記第１ワード線」が「アドレスによってアドレスされた最初」の「ワード線から、最後」の「ワード線までを含む」点で共通する。
　
　　ケ．引用発明の「ＮＡＮＤ型フラッシュメモリである不揮発性半導体記憶装置」は、本願発明の「フラッシュメモリ装置」に相当する。
　
（２）一致点と相違点　
　以上を総合すると、本願発明と引用発明とは、以下の点で一致するとともに、以下の各点で相違する。
　
（一致点）
「列として配置されたNANDフラッシュメモリセルストリングの少なくとも1つのブロックを有するメモリアレイであって、前記NANDフラッシュメモリセルストリングのそれぞれは、フラッシュメモリセルを有し、前記少なくとも1つのブロックが、第1ワード線から最終ワード線についてプログラム可能なページを有し、さらに、前記少なくとも１つのブロックが、アドレスによって動的に構成可能な第１ワード線の順次セットを有するメモリアレイと、
　第１ワード線に接続されたフラッシュメモリセルを同時に消去する消去電圧まで基板にバイアスがかけられたときに、前記第1ワード線を電圧まで駆動する行回路であって、行回路が、第2ワード線に結合された前記フラッシュメモリセルの消去を抑制するために前記第2ワード線を第2電圧まで駆動し、前記第2ワード線が、最初の非選択ワード線から最後の非選択ワード線までを含み、前記第１ワード線が、アドレスによってアドレスされた最初のワード線から、最後のワード線までを含む行回路と
　を備えるフラッシュメモリ装置。」
　
（相違点１）
　本願発明は「第1ワード線から最終ワード線への所定の方向にプログラム可能なページを有し」ているのに対して、引用発明の「ワード線ＷＬ０〜ＷＬ１５」のなかの「一本のワード線ＷＬに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルＭＣの集合として、データ読み出し及び書き込みの単位である複数のページ」は、「書き込み」動作の方向性を有するかどうか不明である点。
　
（相違点２）
　本願発明は「第１ワード線の順次セット」は「開始アドレス」によって「動的に構成可能」であるのに対して、引用発明は「サブブロック消去」を行う「ワード線ＷＬの群」は「１または複数のページ範囲を指定するアドレスによって選択され」、「前記サブブロック消去を行う範囲を前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした」点。
　
（相違点３）
　本願発明は「非選択ワード線」である「前記第1ワード線を第1電圧まで駆動する」のに対して、引用発明は「前記サブブロック消去を行う範囲を前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」は「ワード線ＷＬ０」を「接地電位」の電圧に「駆動」する点。
　
（相違点４）
　本願発明においては、「最初に選択されたワード線」は「前記最後の非選択ワード線に隣接する」のに対して、引用発明においては、「サブブロック消去を行うことを選択」した「ワード線ＷＬ０」は「前記ワード線」「ＷＬ１５」に隣接していない点。
　
（相違点５）
　本願発明の「最初に選択されたワード線」は「前記開始アドレスによってアドレスされ」るのに対して、引用発明の「ワード線ＷＬの群」は「サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択される」点。
　
（相違点６）
　本願発明は「最初に選択された」ワード線から「最後に選択された」ワード線までを含むのに対して、引用発明の「ワード線ＷＬの群」は「アドレスによって選択される」際の前記「選択」に順番があるかどうか不明である点。
　
４．相違点１〜６について当審の判断
（１）相違点１について
　　ア．ＮＡＮＤ型フラッシュメモリ等のＮＡＮＤ型の不揮発性メモリにおいては、書き込み処理は、ビット線から遠いメモリセルから、ビット線から近いメモリセルに向かう方向で行われることは、以下に示す周知例１〜３に記載されるように、きわめて周知な常套手段にすぎない。
　
　　イ．したがって、引用発明において、「一本のワード線ＷＬに前記制御ゲートが共通接続される行方向の複数の浮遊ゲート型メモリセルＭＣの集合」である複数の「ページ」に対する「書き込み」の処理を、「前記ビット線ＢＬの接続点」から最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルＭＣ０」に接続された「ワード線ＷＬ０」から、「前記ビット線ＢＬの接続点」から最も近い位置に「配置され」た「前記浮遊ゲート型メモリセル」「ＭＣ１５」に接続された「ワード線」「ＷＬ１５」に向かう方向で実行することは、当業者であれば当然になし得たものと認められる。
　
　　ウ．周知例１：特開平０２−１７７０９７号公報
　本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平０２−１７７０９７号公報（平成２年７月１０日出願公開）には、「不揮発性半導体メモリ装置」（発明の名称）に関して、次の記載がある。
ａ．「（従来の技術）
　　Ｅ２ＰＲＯＭの分野で、浮遊ゲートと制御ゲートを持つＭＯＳトランジスタ構造のメモリセルが広く知られている。このＥ２ＰＲＯＭのメモリアレイは、互いに交差する行線と列線の各交点位置にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にしてここに列線が接続されるようにしてセル占有面積をできる限り小さいものとしている。しかしこれでも、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
　これを解決する有望なものとして本出願人は、先にＮＡＮＤセル構成のＥ２ＰＲＯＭを提案している（特願昭６２−２３３９４４号）。この
ＮＡＮＤセルは、浮遊ゲートと制御ゲートを有するメモリセルを、ソース、ドレインを共用する形で複数個直接接続して構成される。ＮＡＮＤセルはマトリクス配列されて、その一端側のドレインはビット線に接続され、各メモリセルの制御ゲートはワード線に接続される
データ書込みは、ＮＡＮＤセルのうちビット線から遠い方のメモリセルから順に行なう
　
　　エ．周知例２：特開平０７−２２６０９３号公報
　本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平０７−２２６０９３号公報（平成７年８月２２日出願公開）には、「半導体集積回路装置」（発明の名称）に関して、次の記載がある。
ａ．「【０００２】
【従来の技術】
ＥＥＰＲＯＭの中で高集積化が可能なものとして、メモリセルを複数個直列接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている
複数個のメモリセル95が隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する
各メモリセルの制御ゲートは行方向に連続的に配設されてワード線ＷＬとなる
【０００３】このようなＮＡＮＤセル型のＥＥＰＲＯＭの動作は次の通りである。
データの書き込みは、ビット線から遠い方のメモリセルから順次行われる
　
　　オ．周知例３：特開平０９−１５３２９２号公報
　本願の出願日前であって、その優先日よりも前に日本国内において頒布された刊行物である特開平０９−１５３２９２号公報（平成９年６月１０日出願公開）には、「不揮発性半導体記憶装置」（発明の名称）に関して、次の記載がある。
ａ．「【００３２】前述のように、
ＮＡＮＤ型のフラッシュメモリでは書込（プログラム）動作時に、メモリセルトランジスタのしきい値電圧を０Ｖから読出時の電源電圧（ここでは５Ｖ）の間に制御する必要がある。このため、プログラムの順序は、縦積みのメモリセルトランジスタの内ビット線より遠い方から近い方に向けて行なわれるのが普通である
その理由は、プログラム完了後にはメモリセルのしきい値電圧が出力“０”および“Ｌ”にそれぞれ相当するものの両方が混在してしまい、ビット線に近い方からプログラムを行なった場合ビット線から印加するプログラム電圧（０Ｖもしくは７Ｖ）の伝わり方が異なってしまうからである
　
（２）相違点２〜６について
　　ア．本願発明においては、「第１ワード線に接続されたフラッシュメモリセル」は「同時に消去」される。
　したがって、本願発明の「消去」動作において、「最初に選択されたワード線」に接続された前記「フラッシュメモリセル」と、「最後に選択されたワード線」に接続された前記「フラッシュメモリセル」とで、時間的または制御上の違いがあるわけではない。
　ここで、本願発明において、前記「第１ワード線」は、「同時に消去する」対象の「フラッシュメモリセル」に「接続された」ワード線である。
　そうすると、本願発明の「最初に選択されたワード線」と「最後に選択されたワード線」とは、「同時に消去」する「フラッシュメモリセル」に「接続」された「第１ワード線」を決定するための「ワード線」の「選択」において、「最初に選択された」か「最後に選択された」かというだけのものであると認められる。
　そして、本願発明の前記「最初に選択されたワード線」は、「前記開始アドレスによってアドレスされた最初に選択されたワード線」であるから、言い換えれば、「前記開始アドレス」は、前記「最初に選択されたワード線」を「選択」するための「アドレス」である。
　
　　イ．さて、引用発明は「前記サブブロック消去を行う範囲」を「前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」として設定している。しかし、これは、引用例の００３２段落に「メモリセルＭＣ０およびＭＣ１を消去する場合を例として示す。」と記載されるように、あくまで一つの「例」であり「場合」である。
　また、引用発明においては、「サブブロック消去」を行う「ワード線ＷＬの群」は「１または複数のページ範囲を指定するアドレスによって選択される」ものである。
　したがって、引用発明において、前記「サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択されるワード線ＷＬの群」は、「指定するアドレス」によって任意に選択できることは、自明である。
　
　　ウ．一方、引用例には、００１１段落には「ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去（サブブロック消去）する。」と記載されており、そうすると、引用発明において「前記サブブロック消去を行う範囲」が「ワード線ＷＬ０〜ＷＬ１に接続された浮遊ゲート型メモリセルＭＣ０〜ＭＣ１とした場合」であることと併せて考えれば、第２．２（２）のウで指摘したように、引用例には、「サブブロック消去」の場合、「浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５」のうち、ＭＣ０〜ＭＣｊ（ｊ＝１または３）を「消去を行うメモリセル」とすることが記載されている。
　すなわち、引用例には、「ワード線ＷＬ０」に接続されて「前記ビット線ＢＬの接続点から」最も「遠い」位置に「配置され」た「前記浮遊ゲート型メモリセルＭＣ０」と、これに連続する任意の個数の「ワード線」に接続されている、連続する任意の個数の「ページ」に属する「浮遊ゲート型メモリセル」を、「サブブロック消去」の対象にするという技術思想が開示されていると認められる。
　
　　エ．ここで、ＮＡＮＤ型フラッシュメモリにおいて、「前記サブブロック消去を行う範囲」を、「前記ビット線ＢＬの接続点から」最も近い位置に配置された「浮遊ゲート型メモリセル」と、これに連続して配置された「浮遊ゲート型メモリセル」とからなる、複数の「浮遊ゲート型メモリセル」とすることは、前記周知例３に記載されるように、本願の優先日において既に周知技術であった。
　
　　オ．してみれば、引用発明において、「前記サブブロック消去を行う範囲」を、「前記ワード線ＷＬ０〜ＷＬ１５の中のワード線ＷＬ０〜ＷＬ１に接続」された「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された「前記浮遊ゲート型メモリセルＭＣ０」と「浮遊ゲート型メモリセル」「ＭＣ１」とすることに代えて、「前記ワード線ＷＬ０〜ＷＬ１５の中」の「ワード線ＷＬ１５」に「接続」されて「前記ビット線ＢＬの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルＭＣ１５」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる、連続する複数の「浮遊ゲート型メモリセル」にすることは、当業者であれば適宜なし得たことと認められる。
　
　　カ．このとき、「サブブロック消去を行う１または複数のページ範囲を指定するアドレスによって選択されるワード線ＷＬの群」は、前記「ワード線ＷＬ１５」から、「サブブロック消去を行う」ことが選択された「浮遊ゲート型メモリセル」のうち「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」までの、複数の「ワード線」となる。
　そして、引用発明において、複数の「ワード線」を区別する記号である「ＷＬ」ｉ（ｉ＝０〜１５）を、「前記ビット線ＢＬの接続点から遠い」位置に配置された「浮遊ゲート型メモリセル」に接続された「ワード線」ほど小さく設定していることを考えれば、「サブブロック消去」を行う「ワード線ＷＬの群」を「１または複数のページ範囲を指定するアドレスによって選択」するに際して、前記「ワード線ＷＬ」を前記「ＷＬ」ｉの昇順で「選択」することは普通になされると認められるから、前記「ＷＬ」ｉの値が最も小さい、「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を最初に「選択」し、「前記ビット線ＢＬの接続点から」最も近い位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線ＷＬ１５」を最後に「選択」することは、当業者が適宜なし得たことと認められる。
　
　　キ．引用発明において、前記オのように、「前記サブブロック消去を行う範囲」を、「ワード線ＷＬ１５」に「接続」された「前記ビット線ＢＬの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルＭＣ１５」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる連続する複数の「浮遊ゲート型メモリセル」にするとき、「前記サブブロック消去を行う範囲」は、「ワード線ＷＬ１５」に「接続」された「前記ビット線ＢＬの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルＭＣ１５」と、「前記サブブロック消去」が行われるもののうち「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」とにより決まる。
　しかし、前記「ワード線ＷＬ１５」に「接続」された「前記ビット線ＢＬの接続点から」最も近い位置に「配置」された「前記浮遊ゲート型メモリセルＭＣ１５」は、「前記サブブロック消去」は行われるものの、その「配置」位置は固定されている。
　したがって、上記のように、「前記サブブロック消去を行う範囲」を、「ワード線ＷＬ１５」に「接続」された「前記ビット線ＢＬの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルＭＣ１５」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる連続する複数の「浮遊ゲート型メモリセル」にするとき、「前記サブブロック消去を行う範囲」は、「前記サブブロック消去」を行う「ワード線ＷＬの群」のうち、「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって、動的に決まることは明らかである。
　
　また、このとき、
　前記最初に「選択」した「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」は、「サブブロック消去」を行わない「範囲」の「ワード線」のうち、前記「ＷＬ」ｉの値が最も大きく「ワード線ＷＬ０」から数えて最後となる「ワード線」に隣接することとなる。
　そして、前記最初に「選択」された「ワード線」は、「サブブロック消去」を行うもののうち「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって「アドレス」されることになる。
　さらに、「ワード線ＷＬ０」については、「サブブロック消去」が行われないから、「サブブロック消去」を行わない「ワード線」を駆動する電圧である、「前記消去電位（２０Ｖ程度）」の電圧で「駆動され」ることとなるものである。
　
　　ク．以上をまとめると、引用発明において、
「前記サブブロック消去を行う範囲」を、「前記ワード線ＷＬ０〜ＷＬ１５の中」の「ワード線ＷＬ１５」に「接続」された「前記ビット線ＢＬの接続点から」最も近い位置に配置された「前記浮遊ゲート型メモリセルＭＣ１５」と、これに連続して配置された任意の個数の「浮遊ゲート型メモリセル」とからなる、連続する複数の「浮遊ゲート型メモリセル」にし、このとき、「サブブロック消去」を行う「ワード線ＷＬの群」を「１または複数のページ範囲を指定するアドレスによって選択」するに際して、「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を最初に「選択」し、「前記ビット線ＢＬの接続点から」最も近い位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線ＷＬ１５」を最後に「選択」することは、当業者であれば、適宜なし得たことであると認められる。
　そして、このとき、必然的に、
・「前記サブブロック消去」を行う「ワード線ＷＬの群」として前記最初に「選択」した、「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって、「サブブロック消去」を行う「ワード線の群」を動的に特定できることは明らかであり、
・前記最初に「選択」した「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」は、「サブブロック消去」を行わない「範囲」の「ワード線」のうち、前記「ＷＬ」ｉの値が最も大きく「ワード線ＷＬ０」から数えて最後の「ワード線」に隣接することとなり、
・前記最初に「選択」された「ワード線」は、「サブブロック消去」を行うもののうち「前記ビット線ＢＬの接続点から」最も「遠い」位置に配置された前記「浮遊ゲート型メモリセル」に接続された「ワード線」を「選択」する「アドレス」によって「アドレス」されることになり、
・「ワード線ＷＬ０」は「サブブロック消去」が行われないから、「サブブロック消去」を行わない「ワード線」を駆動する電圧である、「前記消去電位（２０Ｖ程度）」の電圧で「駆動され」ることとなる、
ものである。
　
　　ケ．周知例３：特開平０９−１５３２９２号公報
　前記周知例３には、次の記載がある。
ａ．「【００３２】前述のように、
ＮＡＮＤ型のフラッシュメモリでは
ビット線に近い方からプログラムを行なった場合ビット線から印加するプログラム電圧（０Ｖもしくは７Ｖ）の伝わり方が異なってしまうからである。したがって、例えばコマンド入力時等に外部からセクタのアドレスを入力した場合、そのセクタからビット線に近いセクタは全て消去を行なうというプログラム消去モードは実用的である。この場合、例えば、図１のブロック１のコントロールゲート線ＣＧ12に相当するアドレスを入力して、コントロールゲート線ＣＧ12とＣＧ11を消去する
　
（３）以上検討したとおり、相違点１〜６は、常套手段及び周知技術を勘案すれば、当業者であれば引用発明から容易に想到し得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明、常套手段及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　
第３．むすび
　以上のとおり、本願発明は、引用例に記載された発明、常套手段及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。