(57)【要約】【課題】良好なメモリ特性を有するＦｉｎＦＥＴにより構成された不揮発性メモリセルを備えた半導体装置を提供する。【解決手段】半導体装置は、半導体基板ＳＵＢ１と、半導体基板ＳＵＢ１に形成された、対向ゲート型の選択ゲート電極、メモリゲート電極および一対の端子を備えるスプリットゲート構造のメモリセルＭＣ（００）〜ＭＣ（３２）と、メモリセルのうち選択されるメモリセルの選択ゲート電極に選択電圧を供給し、非選択とされるメモリセルの選択ゲート電極に非選択電圧を供給するワード線ドライバ回路ＷＤＲＶとを備える。ワード線ドライバ回路ＷＤＲＶは、非選択とされるメモリセルにおいて選択ゲート電極に対応する選択トランジスタがオフ状態となるように、半導体基板ＳＵＢ１の電位に対して負または正の電圧を非選択電圧として供給する。【選択図】図１
2018049674.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体領域と、
前記第１半導体領域に形成された、対向ゲート型の選択ゲート電極、メモリゲート電極および一対の端子を備えるスプリットゲート構造の複数のメモリセルと、
前記複数のメモリセルのうち選択されるメモリセルの選択ゲート電極に選択電圧を供給し、前記複数のメモリセルのうち非選択とされるメモリセルの選択ゲート電極に非選択電圧を供給する第１ドライバ回路と、
を備え、
前記第１ドライバ回路は、前記非選択とされるメモリセルにおいて選択ゲート電極に対応する選択トランジスタがオフ状態となるように、前記第１半導体領域の電位に対して負または正の電圧を、前記非選択電圧として供給する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のメモリセルは、前記第１半導体領域において、マトリクス状に配置され、
マトリクスの行に配置された複数のメモリセルの一対の端子のうちの一方の端子は、同じ行に配置されたビット線に接続され、列に配置された複数のメモリセルの選択ゲート電極は、同じ列に配置されたワード線に接続され、列に配置された複数のメモリセルのメモリゲート電極は、同じ列に配置されたメモリゲート線に接続され、列に配置された複数のメモリセルの前記一対の端子のうちの他方の端子は、ソース線に接続され、
前記第１ドライバ回路は、ワード線を介して、前記非選択とされるメモリセルの選択ゲート電極に、前記非選択電圧を供給する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体装置は、前記第１半導体領域と電気的に分離した第２半導体領域を備え、
前記第１ドライバ回路は、前記第２半導体領域に配置されている、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
半導体装置は、メモリセルにおいて選択ゲート電極に対応する選択トランジスタのしきい値電圧を判定するしきい値電圧判定回路を備え、
前記第１ドライバ回路は、前記しきい値電圧判定回路によって判定されたしきい値電圧に基づいた電圧を、前記非選択電圧として、前記非選択とされるメモリセルの選択ゲート電極に供給する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記しきい値電圧判定回路は、
対向ゲート型の選択ゲート電極、メモリゲート電極および一対の端子を備えるスプリットゲート構造の判定用メモリセルと、
前記判定用メモリセルを流れる電流と、選択ゲート電極の電圧とに基づいて、前記選択トランジスタのしきい値電圧を判定する判定回路と、
を備えている、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
マトリクス状に配置された複数のメモリセルのうちの複数のメモリセルが、前記判定用メモリセルとして用いられる、半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記メモリセルにおいて、前記選択ゲート電極に対応する選択トランジスタは、Ｎチャンネル型のトランジスタであり、前記非選択電圧は、前記第１半導体領域の電位に対して負の電圧である、半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
前記メモリセルにおいて、前記選択ゲート電極に対応する選択トランジスタは、Ｐチャンネル型のトランジスタであり、前記非選択電圧は、前記第１半導体領域の電位に対して正の電圧である、半導体装置。
【請求項９】
請求項２に記載の半導体装置において、
前記複数のメモリセルのそれぞれにおけるメモリゲート電極は、対向ゲート型のメモリゲート電極を含む、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数のメモリセルは、ＦｉｎＦＥＴを用いたスプリットゲート構造の電気的に書き換え可能な不揮発性メモリセルを含む、半導体装置。
【請求項１１】
対向ゲート型の選択ゲート電極、メモリゲート電極、ソース領域およびドレイン領域として機能する一対の半導体領域を備えたスプリットゲート構造を有し、マトリクス状に配置された複数のメモリセルと、
マトリクスのそれぞれの行に配置され、同じ行に配置されている複数のメモリセルの前記一対の半導体領域のうちの一方の半導体領域が接続された複数のビット線と、
マトリクスのそれぞれの列に配置され、同じ列に配置されている複数のメモリセルの選択ゲート電極が接続された複数のワード線と、
マトリクスの同じ列に配置されている複数のメモリセルの前記一対の半導体領域のうちの他方の半導体領域が接続されたソース線と、
前記複数のワード線に接続され、選択されるワード線に選択電圧を供給し、非選択とされるワード線に非選択電圧を供給するワード線ドライバ回路と、
を備え、
前記ワード線ドライバ回路は、非選択とされるワード線に接続された複数のメモリセルにおいて、前記選択ゲート電極に対応する選択トランジスタがオフ状態となるように、非選択とされるワード線に接続されたメモリセルの前記一対の半導体領域のうちのいずれかの半導体領域の電圧に対して、負または正の電圧を非選択電圧として、供給する、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記複数のメモリセルは、第１半導体領域に形成され、前記ワード線ドライバ回路は、前記第１半導体領域とは電気的に分離された第２半導体領域に形成されている、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記半導体装置は、前記選択トランジスタのしきい値電圧を判定するしきい値電圧判定回路を備え、前記ワード線ドライバ回路は、前記しきい値電圧判定回路によって判定されたしきい値電圧に基づいた電圧を、前記非選択電圧として、ワード線に供給する、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記しきい値電圧判定回路は、マトリクス状に配置された複数のメモリセルのうちの複数のメモリセルを、判定用メモリセルとし、判定用メモリセルの選択ゲート電極の電圧と判定用メモリセルを流れる電流に基づいて、前記選択ゲート電極に対応する選択トランジスタのしきい値電圧を判定する、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記メモリゲート電極は、対向ゲート型のメモリゲート電極を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＦｉｎＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いたスプリットゲート構造の電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むとともに、電界効果型トランジスタ（ＦＥＴ）のような素子の構造も進化し、安定したスイッチング動作を得るために、ＦｉｎＦＥＴと呼ばれるフィン型チャンネルを用いた３次元構造の絶縁ゲート型ＦＥＴが、半導体装置を構成する標準的な素子構造となってきている。ＦｉｎＦＥＴは、チャンネルが形成される半導体領域（フィン領域）を挟むように対向配置され、同期して電圧または信号が供給される少なくとも一対のゲート電極を有する対向ゲート型のゲート電極構造を有している。このようなＦｉｎＦＥＴは、例えば非特許文献１に記載されている。
【０００３】
また、電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置として、例えばフラッシュメモリを搭載したマイコンが知られている。電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４６６４７０７号公報
【非特許文献】
【０００５】
【非特許文献１】Ｄ．Ｈｉｓａｍｏｔｏ，  ｅｔ  ａｌ．，“ＦｉｎＦＥＴ−Ａ  Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｄｏｕｂｌｅ−ｇａｔｅ  ＭＯＳＦＥＴ  Ｓｃａｌａｂｌｅ  ｔｏ  ２０ｎｍ”ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．４７，  ｎｏ．１２，  ｐｐ．２３２０−２３２５，２０００．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電気的に書き換え可能な不揮発性メモリセルとしては、シリコン絶縁膜で挟まれたシリコン窒化膜を電荷蓄積層（電荷保持層）として用いたスプリットゲート構造の不揮発性メモリセルが、知られている。スプリットゲート構造の不揮発性メモリセルは、選択ゲート電極、メモリゲート電極および一対の半導体領域（端子）を備えている。スプリットゲート構造の不揮発性メモリにおいては、上記した一対の半導体領域が、ドレイン領域およびソース領域として機能し、ドレイン領域とソース領域との間に配置されるゲート電極が選択ゲート電極とメモリゲート電極にスプリットされている。そのため、スプリットゲート構造の不揮発性メモリセルは、選択ゲート電極に対応した選択ＦＥＴ（以下、選択トランジスタとも称する）とメモリゲート電極に対応したメモリＦＥＴ（以下、メモリトランジスタとも称する）とが直列接続された構成を有していると見なすことができる。
【０００７】
この場合、メモリトランジスタは、チャンネルが形成される半導体領域とメモリゲート電極との間に、上記したシリコン絶縁膜、シリコン窒化膜およびシリコン絶縁膜が積層される。すなわち、メモリトランジスタは、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型トランジスタとなる。ＭＯＮＯＳ膜、すなわちシリコン窒化膜の電荷保持特性が安定しているため、信頼性の高いメモリ特性が得られる。また、スプリットゲート構造にすることで、書込み動作／消去動作において、高速化を図ることが可能なホットキャリア注入を用いることができる。さらに、選択ゲート電極とメモリゲート電極が分かれているため、読み出し動作の高速化を図ることが可能である。
【０００８】
一方、ＦｉｎＦＥＴは、チャンネルを完全空乏化して動作させることで、優れたスイッチング特性を得られ、安定したスイッチング動作を行うことが可能であるため、２０ｎｍ以降の半導体装置では、標準的なＦＥＴになるものと考えられている。そのため、本発明者は、スプリットゲート構造の不揮発性メモリにおいても、ＦｉｎＦＥＴを使うことを考えた。この場合、ＦｉｎＦＥＴでは、チャンネルを完全空乏化して動作させるため、チャンネルが形成される半導体領域に不純物を導入しても、ＦｉｎＦＥＴのしきい値電圧を制御することは困難であると言う特徴がある。
【０００９】
不揮発性メモリセルに書き込まれているデータを読み出すとき、不揮発性メモリセルのしきい値電圧に応じた電圧（または電流）を検出することになる。そのため、不揮発性メモリセルのデータリテンション特性は、設定されたしきい値電圧によって変わることになる。ＦｉｎＦＥＴを用いてスプリットゲート構造の不揮発性メモリセルを構成した場合、不純物の導入によって、しきい値電圧を制御することが困難であるため、データリテンション特性に影響が生じ、メモリ特性が悪くなることが危惧される。
【００１０】
特許文献１および非特許文献１には、ＦｉｎＦＥＴによってスプリットゲート構造の不揮発性メモリセルを構成することは記載されていない。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態による半導体装置は、第１半導体領域と、第１半導体領域に形成された複数の不揮発性メモリセルと、第１ドライバ回路とを備えている。ここで、複数の不揮発性メモリセルのそれぞれは、対向ゲート型の選択ゲート電極、メモリゲート電極および一対の端子を備えている。また、第１ドライバ回路は、複数の不揮発性メモリセルのうち選択される不揮発性メモリセルの選択ゲート電極に選択電圧を供給し、非選択とされる不揮発性メモリセルの選択ゲート電極に非選択電圧を供給する。この第１ドライバ回路は、非選択とされる不揮発性メモリセルにおいて選択ゲート電極に対応する選択トランジスタがオフ状態となるように、第１半導体領域の電位に対して負または正の電圧を、非選択電圧として供給する。
【発明の効果】
【００１３】
一実施の形態によれば、良好なメモリ特性を有するＦｉｎＦＥＴにより構成された不揮発性メモリセルを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係わるメモリアレイの一部分を模式的に示す平面図である。
【図３】実施の形態１に係わるしきい値電圧判定回路の構成を示す回路図である。
【図４】（Ａ）〜（Ｄ）は、実施の形態１に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図５】実施の形態１に係わる読み出し動作を示す波形図である。
【図６】実施の形態１に係わる消去動作を示す波形図である。
【図７】実施の形態１に係わる書込み動作を示す波形図である。
【図８】（Ａ）〜（Ｄ）は、実施の形態１の変形例１に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図９】実施の形態１の変形例２に係わる不揮発性メモリモジュールの構成を示すブロック図である。
【図１０】（Ａ）〜（Ｄ）は、実施の形態１の変形例２に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図１１】（Ａ）〜（Ｄ）は、実施の形態１の変形例３に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図１２】実施の形態２に係わる不揮発性メモリモジュールの構成を示すブロック図である。
【図１３】（Ａ）〜（Ｄ）は、実施の形態２に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図１４】（Ａ）〜（Ｄ）は、実施の形態３に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。
【図１５】実施の形態３に係わる書込み動作を示す波形図である。
【図１６】実施の形態４に係わる書込み動作を示す波形図である。
【図１７】（Ａ）および（Ｂ）は、不揮発性メモリセルの構成を示す図である。
【図１８】不揮発性メモリモジューの構成を示すブロック図である。
【図１９】（Ａ）および（Ｂ）は、メモリセルのバイアス電圧を示す図である。
【図２０】（Ａ）〜（Ｄ）は、メモリセルのバイアス電圧を示す図である。
【図２１】（Ａ）および（Ｂ）は、実施の形態１に係わるＦｉｎＦＥＴの構造を示す平面図および断面図である。
【図２２】（Ａ）〜（Ｃ）は、ＦｉｎＦＥＴの状態を説明するための図である。
【図２３】プレーナ型ＦＥＴおよびＦｉｎＦＥＴの特性を示す特性図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１６】
（実施の形態１）
半導体装置を構成する絶縁ゲート型ＦＥＴとしては、上記したＦｉｎＦＥＴ以外に、例えば、所謂プレーナ型の絶縁ゲート型ＦＥＴ（以下、プレーナ型ＦＥＴとも称する）がある。このプレーナ型ＦＥＴは、半導体基板に形成されたソース領域とドレイン領域と、チャンネルが形成される半導体基板の領域上に、ゲート絶縁膜を介して、配置されたゲート電極を備えている。プレーナ型ＦＥＴによって構成された半導体装置においては、半導体基板に基板バイアス電圧を印加することにより、プレーナ型ＦＥＴのしきい値電圧を調整する技術（基板バイアス印加技術）が知られている。本発明者は、この基板バイアス印加技術にヒントを得て、ＦｉｎＦＥＴの特性を活かしながら、良好なメモリ特性を有する不揮発性メモリセルを備えた半導体装置を提供することを考えた。
【００１７】
＜プレーナ型ＦＥＴとＦｉｎＦＥＴ＞
実施の形態１の理解を容易にするために、先ず、プレーナ型ＦＥＴとＦｉｎＦＥＴについて説明する。ここでは、Ｎチャンネル型のプレーナ型ＦＥＴおよびＦｉｎＦＥＴを例にして説明するが、Ｐチャンネル型のプレーナ型ＦＥＴおよびＦｉｎＦＥＴにおいても同様である。なお、以降の説明では、Ｎチャンネル型のＦｉｎＦＥＴは、Ｎ型ＦｉｎＦＥＴとも称し、Ｐチャンネル型のＦｉｎＦＥＴは、Ｐ型ＦｉｎＦＥＴとも称する。
【００１８】
＜＜しきい値電圧＞＞
プレーナ型ＦＥＴのしきい値電圧Ｖｔｈは、界面準位等の効果を無視することができる場合には、次式（１）で表される。
【００１９】
Ｖｔｈ＝ＶＦＢ＋２φＦ＋１／ＣＯＸ・［２εＳ・ｑ・ＮＢ・（２φＦ−ＶＢＢ）］０．５  ・式（１）
ここで、ＶＦＢはフラットバンド電圧、φＦは半導体基板（チャンネル）のフェルミレベル、εＳはシリコンの誘電率、ｑは電気素量、ＮＢは半導体基板（チャンネル）の不純物濃度、ＣＯＸはゲート絶縁膜の単位容量を示している。また、ＶＢＢは半導体基板の基板バイアス電圧を示している。上記した式（１）において、設計で変更することが可能なパラメータは、半導体基板（チャンネル）の不純物濃度ＮＢと基板バイアス電圧ＶＢＢである。すなわち、プレーナ型ＦＥＴにおいては、この２個のパラメータのうちの１個または２個を変更することにより、所望のしきい値電圧となるように調整することが可能である。
【００２０】
これに対して、ＦｉｎＦＥＴにおいては、チャンネルとなるフィン領域を薄膜状に形成することで、動作のときには、このフィン領域を挟むように配置されたゲート電極による電界効果で、チャンネルが完全に空乏化した状態となる。
【００２１】
図２１は、実施の形態１に係わるＦｉｎＦＥＴの構造を模式的に示す平面図および断面図である。図２１（Ａ）は、ＦｉｎＦＥＴの構造を模式的に示す平面図であり、図２１（Ｂ）は、図２１（Ａ）において、Ａ−Ａ’断面を示す模式的な断面図である。半導体基板ＳＵＢの所定の領域が、図２１（Ｂ）に示すように、３次元的に突出される。この突出した半導体領域ＣＨＲの一部分が、平面視で見たとき、図２１（Ａ）に示すように、ゲート電極ＧＧによって覆われる。ゲート電極ＧＧによって覆われていない半導体領域の部分が、ＦｉｎＦＥＴのソース領域およびドレイン領域となり、ゲート電極ＧＧによって覆われている半導体領域の部分が、チャンネルとなる。図２１（Ａ）では、ソース領域が、符合ＣＨＲ（Ｓ）で示され、ドレイン領域が、符合ＣＨＲ（Ｄ）で示されている。図２１では省略されているが、ソース領域ＣＨＲ（Ｓ）は、ソース電極に接続され、ドレイン領域ＣＨＲ（Ｄ）は、ドレイン電極に接続される。
【００２２】
ゲート電極ＧＧによって覆われている部分を、図２１（Ｂ）を用いて説明する。半導体基板ＳＵＢの主面上と突出した半導体領域ＣＨＲの主面上に、絶縁膜ＳＩＯおよびゲート絶縁膜が形成されている。図２１（Ｂ）において、突出した半導体領域ＣＨＲの右側に形成された薄いゲート絶縁膜が、符合ＧＩＲで示され、半導体領域ＣＨＲの左側に形成された薄いゲート絶縁膜が、符合ＧＩＬで示され、半導体領域ＣＨＲの上側に形成された薄いゲート絶縁膜が、符合ＧＩＵで示されている。薄いゲート絶縁膜ＧＩＲ、ＧＩＬ、ＧＩＵおよび厚い絶縁膜ＳＩＯ上には、ゲート電極ＧＧが形成されている。
【００２３】
ゲート電極ＧＧは、ゲート絶縁膜ＧＩＲ上に形成されたゲート電極部ＧＲと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極部ＧＬおよびゲート絶縁膜ＧＩＵ上に形成されたゲート電極部ＧＵを有している。突出した半導体領域ＣＨＲにおいて、ゲート絶縁膜ＧＩＲ、ＧＩＬを介して、ゲート電極部ＧＲ、ＧＬによって挟まれた半導体領域が、符合ＤＰＲで示されている。なお、ここでは、Ｎ型ＦｉｎＦＥＴを例にしているため、半導体基板ＳＵＢおよび半導体領域ＣＨＲは、Ｐ型半導体である。
【００２４】
次に、ソース電極（ソース領域ＣＨＲ（Ｓ））に対して、ゲート電極ＧＧに供給されている電位を上昇させた場合、すなわちゲート・ソース間電圧Ｖｇｓが大きくなるように変化させたときの状態を、図２２を用いて模式的に説明する。
【００２５】
図２２は、ＦｉｎＦＥＴの状態を説明するための模式的な図である。ここでは、図２２（Ａ）、図２２（Ｂ）および図２２（Ｃ）の順に、ゲート・ソース間電圧Ｖｇｓが大きくなったときの半導体領域ＤＰＲの状態が示されている。すなわち、図２２（Ａ）には、第１のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示され、図２２（Ｂ）には、第１のゲート・ソース間電圧Ｖｇｓよりも大きな第２のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示されている。さらに、図２２（Ｃ）には、第２のゲート・ソース間電圧Ｖｇｓよりも大きな第３のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示されている。
【００２６】
ゲート電極部ＧＬ、ＧＲに電位が供給されることにより、ゲート電極部ＧＬとＧＲに挟まれた半導体領域ＤＰＲにおいて、空乏層が発生する。この場合、ゲート電極部ＧＬとＧＲは、ゲート電極部ＧＵによって電気的に接続されているため、ゲート電極部ＧＬにおける電位の変化とゲート電極部ＧＲにおける電位の変化とは、同期している。すなわち、ＦｉｎＦＥＴは、チャンネルが形成される半導体領域ＤＰＲを挟むように対向して配置された少なくとも一対のゲート電極部（ゲート電極）ＧＬ、ＧＲを備えた対向ゲート型のゲート電極を有し、この一対のゲート電極部ＧＬ、ＧＲには、同期して電圧または信号が供給されることになる。ゲート酸化膜ＧＩＬ、ＧＩＲを介して、半導体領域ＤＰＲを挟むように配置されたゲート電極部ＧＬおよびＧＲに、例えば電圧を供給することにより、ゲート電極ＧＬおよびＧＲのそれぞれの近傍から、空乏層が発生することになる。
【００２７】
第１のゲート・ソース間電圧Ｖｇｓでは、図２２（Ａ）に示すように、ゲート電極部ＧＬ、ＧＲの近傍から、空乏層ＤＰＲ１が発生する。この状態では、半導体領域ＤＰＲにおいて、空乏化していない領域が、空乏層ＤＰＲ１間に存在している。この空乏化していない領域が、空乏層容量（基板容量）Ｃｄの電極として機能し、ゲート電極部ＧＬ、ＧＲと半導体基板ＳＵＢとの間で、空乏層容量Ｃｄが形成されることになる。
【００２８】
ゲート・ソース間電圧Ｖｇｓを大きくし、第２のゲート・ソース間電圧が供給されると、図２２（Ｂ）に示すように、空乏化した領域が広がり、空乏層は、図２２（Ａ）に示したＤＰＲ１からＤＲＰ２へ広がり、空乏化していない領域が狭くなる。図２２（Ａ）に比べて、空乏層が広がるため、空乏層容量Ｃｄの値は小さくなる。
【００２９】
さらに、ゲート・ソース間電圧Ｖｇｓを大きくし、第３のゲート・ソース間電圧が供給されると、図２２（Ｃ）に示すように、空乏化した領域が広がり、空乏層は、図２２（Ｂ）に示したＤＰＲ２からＤＲＰ３へ広がる。この状態では、ゲート電極部ＧＬ、ＧＲのそれぞれに供給されている電圧により発生している空乏層ＤＰＲ３が、互いに接触するため、半導体領域ＤＰＲには、空乏化していない領域が存在しなくなり、完全空乏化された状態となる。空乏化していない領域が存在していないため、空乏層容量Ｃｄの電極として機能する領域が存在しないことになり、ゲート電極部ＧＬ、ＧＲと半導体基板ＳＵＢとの間の空乏層容量Ｃｄは存在しないことになる。
【００３０】
ＦｉｎＦＥＴは、図２２（Ｃ）に示すように、完全空乏化した状態で動作する。この完全空乏化した状態では、空乏層容量Ｃｄが存在しないため、ＦｉｎＦＥＴは、良好なスイッチング特性を有すると言う特徴を有している。なお、図２２では省略されているが、半導体領域ＤＰＲの上側には、図２１に示すようにゲート電極部ＧＵが形成されている。このゲート電極部ＧＵと半導体領域ＤＰＲとの間に介在しているゲート絶縁膜は、薄いゲート絶縁膜ＧＩＵであるため、ゲート・ソース間電圧Ｖｇｓが供給されると、ゲート電極部ＧＵの下側の半導体領域ＤＰＲの部分においても空乏層が形成されることになる。
【００３１】
図２３は、プレーナ型ＦＥＴおよびＦｉｎＦＥＴの特性を示す特性図である。図２３において、横軸は、ゲート・ソース間電圧Ｖｇｓを示し、縦軸はドレイン電流Ｉｄを示している。縦軸の目盛りは、対数(例えば常用対数)である。すなわち、図２３において、ドレイン電流Ｉｄは対数で示されている。図２３において、実線Ｖｂｓ（０）およびＶｂｓ（−２）は、プレーナ型ＦＥＴにおいて、ゲート・ソース間電圧Ｖｇｓを変化させたときのドレイン電流Ｉｄの変化を示すドレイン電流特性曲線であり、破線Ｆｉｎ−ｌｄは、ＦｉｎＦＥＴにおいて、ゲート・ソース間電圧Ｖｇｓを変化させたときのドレイン電流Ｉｄの変化を示すドレイン電流特性曲線である。
【００３２】
図２３において、ドレイン電流特性曲線Ｖｂｓ（０）は、半導体基板に０Ｖの基板バイアス電圧を印加したときのドレイン電流の変化を示し、ドレイン電流特性曲線Ｖｂｓ（−２）は、半導体基板に−２Ｖの基板バイアス電圧を印加したときのドレイン電流の変化を示している。図２３に示すように、半導体基板に印加する基板バイアス電圧によって、流れるドレイン電流が変わる。すなわち、プレーナ型ＦＥＴでは、半導体基板に印加する基板バイアス電圧によって、しきい値電圧を調整することが可能である。
【００３３】
ＦｉｎＦＥＴにおいては、図２３のドレイン電流特性曲線Ｆｉｎ−ｌｄに示すように、ドレイン電流Ｉｄの立ち上がりが急峻となり、良好なスイッチング特性が得られる。すなわち、ドレイン電流Ｉｄの傾きＳを、論理限界である室温で６０ｍｖ／桁にすることが可能である。ここで、６０ｍＶ／桁は、対数表現で、ドレイン電流Ｉｄを１桁変化させるのに必要とされる、ゲート・ソース間電圧Ｖｇｓの変化量が６０ｍＶであることを示している。
【００３４】
しかしながら、ＦｉｎＦＥＴでは、空乏層容量Ｃｄが存在しないため、半導体基板に印加する基板バイアス電圧を変化させても、チャンネルにおける電圧は実質的に変化しないため、ＦｉｎＦＥＴのしきい値電圧は、基板バイアス電圧によって調整（制御）することは困難である。また、ゲート電極ＧＬとＧＲに挟まれている半導体領域ＤＰＲが薄膜であるため、この半導体領域ＤＰＲに形成されたチャンネル内の不純物数が制約されることになる。そのため、チャンネル内の不純物によっても、しきい値電圧を調整（制御）することは困難である。言い換えるならば、ＦｉｎＦＥＴのしきい値電圧を所望の値に設定するのが難しいと言う課題がある。
【００３５】
＜＜不揮発性メモリ＞＞
次に、スプリットゲート構造の不揮発性メモリセルにＦｉｎＦＥＴを用いた場合に生じる課題を説明する。スプリットゲート構造の不揮発性メモリセルは、上記したように、選択ゲート電極に対応した選択トランジスタと、メモリゲート電極に対応したメモリトランジスタとが直列接続された構成を有している。このような不揮発性メモリセルにおいては、メモリトランジスタが有する電荷トラップ層（シリコン窒化膜）に、情報に対応した電荷を蓄積することにより、情報の書込みが行われ、保持される。このメモリトランジスタに保持されている情報に対する擾乱(ディスターブ)を避けるために、不揮発性メモリセルが非選択状態にされているときには、選択トランジスタが安定してオフ状態となることが必要である。
【００３６】
例えば、非選択状態の不揮発性メモリセルにおいて、選択トランジスタが安定してオフ状態になっていないと、選択トランジスタのリーク電流が、直列接続されたメモリトランジスタに流れ、メモリトランジスタに保持されている情報が破壊されることが危惧される。選択トランジスタを安定してオフ状態にすることは、選択トランジスタの特性から見たとき、そのしきい値電圧を高くすることと等価になる。すなわち、選択トランジスタのしきい値電圧を高くすることにより、選択トランジスタを流れるリーク電流をより小さくすることが可能となる。
【００３７】
また、スプリットゲート構造の不揮発性メモリセルにおいては、小型化を図るために、選択トランジスタとメモリトランジスタとを自己整合プロセスを用いて形成する。そのため、選択トランジスタのしきい値電圧とメモリトランジスタのしきい値電圧とは、完全に独立したものにはならない。例えば、選択トランジスタを先に形成する場合、この選択トランジスタのしきい値電圧を定める不純物が、注入されることになる。このとき、不純物は、メモリトランジスタにも注入されることになる。選択トランジスタを形成した後、選択トランジスタの選択ゲート電極をマスクとして、反対の導電型の不純物を注入することにより、メモリトランジスタに注入されている不純物を調整して、対策を行うことは可能である。しかしながら、完全に独立した因子になっていないため、しきい値電圧の設定のためのプロセス上の自由度が低くなり、選択トランジスタおよびメモリトランジスタのそれぞれのしきい値電圧を任意に設定することが難しい。
【００３８】
ＦｉｎＦＥＴは、完全空乏化して動作させ、またゲート電極によって挟まれた半導体領域内の不純物数も制限されるため、上記したようにしきい値電圧を制御することが難しい。そのため、スプリットゲート構造の不揮発性メモリセルにＦｉｎＦＥＴを用いることを考えた場合、選択トランジスタのしきい値電圧を制御することが難しいと言うことになる。ＦｉｎＦＥＴによって構成された選択トランジスタのしきい値電圧が、例えば低いと、不揮発性メモリセルが非選択状態のときに、選択トランジスタを流れるリーク電流が大きくなり、保持されている情報の破壊に繋がる。
【００３９】
＜プレーナ型ＦＥＴを用いた半導体装置の構成＞
実施の形態１の理解を容易にするために、先ず、プレーナ型ＦＥＴによって構成されたスプリットゲート構造の不揮発性メモリセルを有する半導体装置を説明する。以下、不揮発性メモリセルは、単にメモリセルとも称する。
【００４０】
＜＜プレーナ型ＦＥＴを用いたメモリセル＞＞
図１７は、メモリセルＭＣの構造を模式的に示す図である。図１７（Ａ）は、メモリセルＭＣの模式的な断面図である。また、図１７（Ｂ）はメモリセルＭＣの回路記号を示す回路図である。図１７（Ａ）に示す断面は、プレーナ型ＦＥＴによってメモリセルを構成した場合を示している。後で詳しく説明するが、ＦｉｎＦＥＴによってメモリセルを構成した場合も、アクティブ領域（フィン）を含むメモリセルの断面は、プレーナ型ＦＥＴによって構成されたメモリセルと同じである。すなわち、ＦｉｎＦＥＴによって構成されたメモリセルの断面も、アクティブ領域を見ると、図１７（Ａ）に示す断面構造を備えている。そのため、ＦｉｎＦＥＴによって構成されたメモリセルも、図１７（Ｂ）に示す回路記号を用いて説明する。
【００４１】
図１７（Ａ）において、ＳＵＢは、半導体基板を示している。プレーナ型ＦＥＴがＮチャンネル型のＦＥＴの場合、半導体基板ＳＵＢは、Ｐ型半導体となる。Ｐ型の半導体基板ＳＵＢに所定の間隔を隔てて、Ｎ型半導体の一対の半導体領域ＭＲ（Ｄ）およびＭＲ（Ｓ）が形成されている。半導体基板ＳＵＢにおいて、この一対の半導体領域ＭＲ（Ｄ）およびＭＲ（Ｓ）によって挟まれた半導体領域が、チャンネルが形成される半導体領域となる。チャンネルが形成される半導体領域の主面において、半導体領域ＭＲ（Ｄ）に近接した領域には、ゲート絶縁膜ＳＧＯが形成され、ゲート絶縁膜ＳＧＯの主面に導電性の選択ゲート電極ＳＧが形成される。
【００４２】
また、チャンネルが形成される半導体領域の主面において、半導体領域ＭＲ（Ｓ）に近接した領域には、電荷蓄積層（電荷トラップ膜）ＥＴＰが形成され、電荷蓄積層ＥＴＰの主面に導電性のメモリゲート電極ＭＧが形成される。図１７（Ａ）では、メモリゲート電極ＭＧとチャンネルが形成される半導体領域との間に介在している電荷蓄積層ＥＴＰのみが示されているが、この電荷蓄積層ＥＴＰは、メモリゲート電極ＭＧとチャンネルが形成される半導体領域との間において、さらに図示しない絶縁膜で挟まれている。
【００４３】
選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間には、特に制限されないが、電荷蓄積層ＥＴＰが挟まれている。これに限定されず、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間には、電荷蓄積層ＥＴＰではなく、絶縁膜が介在するようにしてもよい。
【００４４】
メモリセルＭＣは、上記した一対の半導体領域ＭＲ（Ｄ）、ＭＲ（Ｓ）と、チャンネルが形成される半導体領域の上側に配置された選択ゲート電極ＳＧと、電荷蓄積層ＥＴＰを介してチャンネルが形成される半導体領域の上側に配置されたメモリゲート電極ＭＧとを備えている。選択ゲート電極ＳＧに供給される電圧に従って、選択ゲート電極ＳＧの下側の半導体領域において、例えばチャンネルが形成され、電流が流れることが可能となる。また、電荷蓄積層ＥＴＰに蓄積されている電荷（例えば、正孔）によって、メモリゲート電極ＭＧの下側の半導体領域において、チャンネルが形成され、電流が流れることが可能となる。そのため、メモリセルＭＣは、選択ゲート電極ＳＧに対応した選択トランジスタＳＴｒとメモリゲート電極ＭＧに対応したメモリトランジスタＭＴｒとを備え、これらのトランジスタが直列接続されているものと見なすことができる。
【００４５】
この場合、一対の半導体領域ＭＲ（Ｄ）およびＭＲ（Ｓ）は、メモリセルＭＣのドレイン領域またはソース領域と見なすことができる。半導体領域ＭＲ（Ｄ）およびＭＲ（Ｓ）のいずれが、ドレイン領域またはソース領域として機能するかは、半導体領域ＭＲ（Ｄ）およびＭＲ（Ｓ）に供給される電圧によって定まる。説明を容易にするために、本明細書においては、後で説明するビット線に接続される半導体領域ＭＲ（Ｄ）を、ドレイン領域とし、ソース線に接続される半導体領域ＭＲ（Ｓ）を、ソース領域として説明する。
【００４６】
半導体基板ＳＵＢには、メモリセルＭＣをプレーナ型ＦＥＴによって構成した場合、所定の基板バイアス電圧が供給され、メモリセルＭＣを構成する選択トランジスタＳＴｒのしきい値電圧等が調整される。
【００４７】
図１７（Ｂ）において、ＷＬはワード線を示し、ＢＬはビット線を示し、ＳＬはソース線を示している。また、メモリゲート電極ＭＧに接続された配線は、メモリゲート線を示している。図１７においては、説明の都合上、メモリゲート線もメモリゲート電極と同じ符合ＭＧを用いて説明する。ワード線ＷＬは、メモリセルＭＣの選択ゲート電極ＳＧに接続され、メモリゲート線ＭＧは、メモリセルＭＣのメモリゲート電極ＭＧに接続される。また、ビット線ＢＬは、メモリセルＭＣの半導体領域ＭＲ（Ｄ）に接続され、ソース線ＳＬは、メモリセルＭＣの半導体領域ＭＲ（Ｓ）に接続される。本明細書においては、半導体領域ＭＲ（Ｄ）をドレイン領域とし、半導体領域ＭＲ（Ｓ）をソース領域と称しているため、ビット線ＢＬは、メモリセルＭＣのドレイン領域ＭＲ（Ｄ）に接続され、ソース線ＳＬは、メモリセルＭＣのソース領域ＭＲ（Ｓ）に接続されていることになる。また、図１７（Ａ）において、ＶＷＬはワード線ＷＬの電圧を示し、ＶＭＧはメモリゲート線ＭＧの電圧を示し、ＶＳＬはソース線ＳＬの電圧を示し、ＶＢＬはビット線ＢＬの電圧を示し、ＶＢは半導体基板ＳＵＢに供給される基板バイアス電圧を示している。
【００４８】
＜＜不揮発性メモリモジュール＞＞
半導体装置は、不揮発性メモリモジュールＮＭＭを備えている。図１８は、不揮発性メモリモジュールＮＭＭの構成を示すブロック図である。不揮発性メモリモジュールＮＭＭは、図１７で説明したメモリセルＭＣが、マトリクス状に配置されたメモリアレイＭＡＲＹを備えている。図１８には、メモリアレイＭＡＲＹのうち、３行、４列に配置されたメモリセルＭＣ（００）〜ＭＣ（３２）が代表として示されている。
【００４９】
メモリアレイＭＡＲＹの行において、互いに隣接した２個のメモリセル間では、ドレイン領域ＭＲ（Ｄ）およびソース領域ＭＲ（Ｓ）が共通となるように配置されている。例えば、メモリセルＭＣ（００）とＭＣ（１０）では、ドレイン領域ＭＲ（Ｄ）が共通となるように配置され、メモリセルＭＣ（１０）とＭＣ（２０）では、ソースが共通となる様に配置されている。
【００５０】
メモリアレイＭＡＲＹのそれぞれの行（０行目〜２行目）には、ビット線Ｂ０〜Ｂ２が配置され、ビット線は、同じ行に配置されているメモリセルＭＣの共通のドレイン領域ＭＲ（Ｄ）に接続されている。また、メモリアレイＭＡＲＹのそれぞれの列（０列目〜３列目）には、ワード線Ｗ０〜Ｗ３とメモリゲート線Ｍ０〜Ｍ３が配置されている。さらに、メモリアレイＭＡＲＹにおいて、１列おきに、ソース線Ｓ０〜Ｓ２が配置されている。ワード線Ｗ０〜Ｗ３のそれぞれは、同じ列に配置されたメモリセルＭＣの選択ゲート電極ＳＧに接続され、メモリゲート線Ｍ０〜Ｍ３のそれぞれも、同じ列に配置されたメモリセルＭＣのメモリゲート電極ＭＧに接続されている。さらに、１列おきに配置されたソース線Ｓ０〜Ｓ２のそれぞれは、共通のソース領域ＭＲ（Ｓ）に接続されている。
【００５１】
また、不揮発性メモリモジュールＮＭＭは、ワード線Ｗ０〜Ｗ３に接続されたワード線ドライバ回路（第１ドライバ回路）ＷＤＲＶ、ソース線Ｓ０〜Ｓ２に接続されたソース線ドライバ回路ＳＤＲＶおよびメモリゲート線Ｍ０〜Ｍ３に接続されたメモリゲート線ドライバ回路ＭＤＲＶを備えている。さらに、不揮発性メモリモジュールＮＭＭは、ビット線Ｂ０〜Ｂ２に接続されたビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶ、入出力回路Ｉ／Ｏおよび電源回路ＰＷＣを備えている。
【００５２】
電源回路ＰＷＣは、接地電圧Ｖｓと適切な電源電圧Ｖｗｗ、Ｖｂ１、Ｖｂ２、Ｖｂｔ、Ｖｓｓ、Ｖｍｍを形成する。電源回路ＰＷＣにより形成された電源電圧Ｖｗｗは、ワード線ドライバ回路ＷＤＲＶに供給され、電源電圧Ｖｂｔは、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶに供給され、電源電圧Ｖｓｓは、ソース線ドライバ回路ＳＤＲＶに供給され、電源電圧Ｖｍｍは、メモリゲート線ドライバ回路ＭＤＲＶに供給される。電源電圧Ｖｂ１は、基板ドライバ回路ＳＢＤＲＶ１に供給され、電源電圧Ｖｂ２は、基板ドライバ回路ＳＢＤＲＶ２に供給されている。また、電源回路ＰＷＣにより形成された接地電圧Ｖｓは、上記したそれぞれのドライバ回路に供給されている。
【００５３】
後で説明するが、図１８に示した不揮発性メモリモジュールＮＭＭにおいては、メモリゲート線ドライバ回路ＭＤＲＶが、接地電圧Ｖｓに対して負の電圧を出力するときがある。そのため、メモリゲート線ドライバ回路ＭＤＲＶが形成されている半導体基板（破線内）ＳＵＢ２は、メモリアレイＭＡＲＹ等が形成されている半導体基板（破線内）ＳＵＢ１とは、電気的に分離されている。例えば、１個の半導体基板に、第１の半導体領域（ウェル）と第２の半導体領域（ウェル）が形成され、この第１の半導体領域と第２の半導体領域との間に絶縁領域が形成され、第１の半導体領域と第２の半導体領域との間が電気的に分離される。このようにして形成された第１の半導体領域が、半導体基板ＳＵＢ１とされ、第２の半導体領域が、半導体基板ＳＵＢ２とされる。
【００５４】
この第１の半導体領域（半導体基板ＳＵＢ１）に、上記したメモリアレイＭＡＲＹ、ワード線ドライバ回路ＷＤＲＶ、ソース線ドライバ回路ＳＤＲＶ、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶおよび基板ドライバ回路ＳＢＤＲＶ１が形成される。この第１の半導体基板（ＳＵＢ１）には、基板ドライバ回路ＳＢＤＲＶ１から出力されている電圧が供給される。また、第２の半導体領域（ＳＵＢ２）には、上記したメモリゲート線ドライバ回路ＭＤＲＶと基板ドライバ回路ＳＢＤＲＶ２が形成され、基板ドライバ回路ＳＢＤＲＶ２から出力されている電圧が供給される。
【００５５】
ワード線Ｗ０〜Ｗ３のうち、図示しないカラムアドレス信号によって指定されたワード線が、選択ワード線とされ、カラムアドレス信号によって指定されていないワード線が非選択ワード線とされる。ワード線ドライバ回路ＷＤＲＶは、供給されている電源電圧Ｖｗｗおよび接地電圧Ｖｓに基づいて、ワード線選択電圧とワード線非選択電圧を形成し、選択ワード線にワード線選択電圧を供給し、非選択ワード線に、ワード線非選択電圧を供給する。
【００５６】
また、ソース線Ｓ０〜Ｓ２のうち、カラムアドレス信号によって指定されたソース線が選択ソース線とされ、カラムアドレス信号によって指定されていないソース線が非選択ソース線とされる。ソース線ドライバ回路ＳＤＲＶは、電源電圧Ｖｓｓおよび接地電圧Ｖｓに基づいて、ソース線選択電圧およびソース線非選択電圧を形成して、選択ソース線にソース線選択電圧を供給し、非選択ソース線にソース線非選択電圧を供給する。
【００５７】
同様に、メモリゲート線Ｍ０〜Ｍ３のうち、カラムアドレス信号によって指定されたメモリゲート線が選択メモリゲート線とされ、カラムアドレス信号によって指定されていないメモリゲート線が非選択メモリゲート線とされる。メモリゲート線ドライバ回路ＭＤＲＶは、電源電圧Ｖｍｍおよび接地電圧Ｖｓに基づいて、メモリゲート線選択電圧とメモリゲート線非選択電圧を形成する。形成されたメモリゲート線選択電圧が、選択メモリゲート線に供給され、メモリゲート線非選択電圧が、非選択メモリゲート線に供給される。
【００５８】
ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、図示しないロウアドレス信号をデコードし、ビット線Ｂ０〜Ｂ２から、ロウアドレス信号によって指定されているビット線を選択する。選択されたビット線、すなわち選択ビット線に、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、電源電圧Ｖｂｔおよび接地電圧Ｖｓに基づいたビット線選択電圧を供給する。なお、書込み動作のときには、入出力回路Ｉ／Ｏからの書込み情報に従って、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶから、選択ビット線に供給されるビット線選択電圧は変わる。
【００５９】
＜＜プレーナ型ＦＥＴにより構成されたメモリセルの動作＞＞
図１９は、消去動作、書込み動作および読み出し動作において、図１７および図１８に示したメモリセルに供給されるバイアス電圧を示した図である。
【００６０】
ここでは、図１８に示したメモリアレイＭＡＲＹにおいて、カラムアドレス信号により１列目にメモリセル列ＭＣＣ（１）が指定され、メモリセル列ＭＣＣ（１）が選択されている場合を説明する。言い換えるならば、０列目のメモリセル列ＭＣＣ（０）、２列目のメモリセル列ＭＣＣ（２）および３列目のメモリセル列ＭＣＣ（３）は非選択の状態となっている。また、このとき、ロウアドレス信号によって、メモリアレイＭＡＲＹの１行目が指定され、ビット線Ｂ１が選択されている。言い換えるならば、ビット線Ｂ０およびＢ２は、非選択ビット線となっている。これにより、メモリセルＭＣ（００）〜ＭＣ（３２）のうち、ワード線Ｗ１とビット線Ｂ１とに接続されたメモリセルＭＣ（１１）が選択されている。
【００６１】
図１９（Ａ）において、ＶＢＬは、選択されたメモリセルＭＣ（１１）に接続されたビット線の電圧を示している。言い換えるならば、このビット線の電圧ＶＢＬの値は、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが、選択ビット線Ｂ１に供給しているビット線選択電圧の値を示していると見なすことができる。ＶＷＬは、選択されたメモリセルＭＣ（１１）に接続されているワード線の電圧を示している。このワード線の電圧ＶＷＬの値は、ワード線ドライバ回路ＷＤＲＶが、選択ワード線Ｗ１に供給しているワード線選択電圧の値を示していると見なすことができる。また、図１９（Ａ）において、ＶＭＧは、選択されたメモリセルＭＣ（１１）に接続されたメモリゲート線Ｍ１の電圧を示している。このメモリゲート線の電圧ＶＭＧの値は、メモリゲート線ドライバ回路ＭＤＲＶが、選択メモリゲート線Ｍ１に供給しているメモリゲート線選択電圧の値を示していることになる。ＶＳＬは、選択されたメモリセルＭＣ（１１）に接続されたソース線の電圧を示している。この電圧ＶＳＬの値は、ソース線ドライバ回路ＳＤＲＶが、選択ソース線Ｓ１に供給しているソース線選択電圧の値を示していることになる。
【００６２】
さらに、図１９（Ａ）において、ＶＢは、基板ドライバ回路ＳＢＤＲＶ１が半導体領域（ＳＵＢ１）に供給する基板バイアス電圧を示している。
【００６３】
ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、選択ビット線Ｂ１の電圧ＶＢＬを、消去動作のとき、接地電圧Ｖｓにし、書込み動作のときには、書込む情報に従って接地電圧Ｖｓまたは所定の電圧Ｖｃにし、読み出し動作のときには、所定の電圧Ｖｃにする。また、ワード線ドライバ回路ＷＤＲＶは、選択ワード線Ｗ１の電圧ＶＷＬを、消去動作のとき、所定の電圧Ｖｃｇｅにし、書込み動作のときには、所定の電圧Ｖｃｇｐにし、読み出し動作のときには、電圧Ｖｃにする。
【００６４】
メモリゲート線ドライバ回路ＭＤＲＶは、選択メモリゲート線Ｍ１の電圧ＶＭＧを、消去動作のとき、所定の電圧Ｖｍｇｅにし、書込み動作のときには、所定の電圧Ｖｍｇｐにし、読み出し動作のときには、接地電圧Ｖｓにする。また、ソース線ドライバ回路ＳＤＲＶは、選択ソース線の電圧ＶＳＬを、消去動作のとき、所定の電圧Ｖｓｅにし、書込み動作のときには、所定の電圧Ｖｓｐにし、読み出し動作のときには、接地電圧Ｖｓにする。
【００６５】
基板ドライバ回路ＳＢＤＲＶ１は、消去動作、書込み動作および読み出し動作のそれぞれにおいて、半導体領域（ＳＵＢ１）に供給される基板バイアス電圧ＶＢを接地電圧Ｖｓにする。
【００６６】
図１９（Ｂ）は、所定の電圧Ｖｃを１．５Ｖと想定した場合に、上記した接地電圧Ｖｓ、電圧Ｖｃｇｅ、電圧Ｖｃｇｐ、電圧Ｖｍｇｅ、電圧Ｖｍｇｐ、電圧Ｖｓｅおよび電圧Ｖｓｐのそれぞれの値の一例を示している。一例を述べると、接地電圧Ｖｓを０Ｖとし、所定の電圧Ｖｃを１．５Ｖとした場合、電圧Ｖｍｇｅは、接地電圧Ｖｓに対して負の電圧である−５Ｖとなり、電圧Ｖｍｇｐは、接地電圧Ｖｓに対して正の電圧である１０Ｖとなる。
【００６７】
図１７および図１８に示したメモリセルＭＣ（ＭＣ（１１））において、書込み動作は、ソースサイド注入と言われる方式で行われる。すなわち、チャンネルで発生したホットキャリア電子を、電荷蓄積層ＥＴＰに注入するために、選択トランジスタＳＴｒとメモリトランジスタＭＴｒのチャンネルをオン状態にし、高い電圧Ｖｍｇｐが、選択メモリゲート線Ｍ１に供給されている。これに対して、消去動作は、選択ソース線Ｓ１と選択メモリゲート線Ｍ１間の電界でバンド間トンネル現象により正孔を発生させる。発生した正孔は、負の電圧である電圧Ｖｍｇｅが選択メモリゲート線Ｍ１に供給した状態で、選択ソース線電圧Ｖｓｅと半導体基板電圧Ｖｓ間の電位差による電界により加速されることで、電荷蓄積層ＥＴＰに注入され、消去が行われる。
【００６８】
このように、メモリゲート線ドライバ回路ＭＤＲＶは、消去動作の際には、接地電圧Ｖｓに対して負の電圧（Ｖｍｇｅ）を出力し、書込み動作の際には、接地電圧Ｖｓに対して正の電圧（Ｖｍｇｐ）を出力することが必要とされる。そのため、上記したように、メモリゲート線ドライバ回路ＭＤＲＶは、メモリアレイＭＡＲＹ等が形成された半導体領域（ＳＵＢ１）とは電気的に分離された半導体領域（ＳＵＢ２）に形成されている。
【００６９】
図２０は、図１８に示したメモリセルＭＣ（００）〜ＭＣ（３２）のうち、メモリセルＭＣ（１１）が選択されたときに、非選択メモリセルに供給されるバイアス電圧の状態を示す図である。図２０（Ａ）は、選択メモリセルＭＣ（１１）に供給されるバイアス電圧を示している。図２０（Ａ）は、図１９（Ａ）と同じであるため、説明は省略する。
【００７０】
図２０（Ｂ）は、非選択メモリセルＭＣ（１０）に供給されるバイアス電圧を示している。すなわち、図２０（Ｂ）において、ＶＢＬ、ＶＷＬ、ＶＭＧおよびＶＳＬは、非選択メモリセルＭＣ（１０）に接続されたビット線、ワード線、メモリゲート線およびソース線の電圧を示している。この非選択メモリセルＭＣ（１０）は、選択メモリセルＭＣ（１１）と同じワード線Ｗ１に接続され、非選択ビット線Ｂ０に接続されたメモリセルである。非選択メモリセルＭＣ（１０）には、選択メモリセルＭＣ（１１）に対して書込み動作が行われているとき、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶから所定の電圧Ｖｃが、非選択ビット線Ｂ０を介して供給されている。
【００７１】
図２０（Ｃ）は、非選択メモリセルＭＣ（０１）に供給されるバイアス電圧を示している。すなわち、図２０（Ｃ）において、ＶＢＬ、ＶＷＬ、ＶＭＧおよびＶＳＬは、非選択メモリセルＭＣ（０１）に接続されたビット線、ワード線、メモリゲート線およびソース線の電圧を示している。この非選択メモリセルＭＣ（０１）は、選択メモリセルＭＣ（１１）と同じビット線Ｂ１に接続され、非選択ワード線Ｗ０および非選択ソース線Ｓ０に接続されたメモリセルである。ワード線ドライバ回路ＷＤＲＶは、選択メモリセルＭＣ（１１）に対して消去動作、書込み動作および読み出し動作を行うとき、選択ワード線Ｗ１に対して、電圧Ｖｃｇｅ、ＶｃｇｐおよびＶｃを供給するのに対して、非選択Ｗ０に対しては、接地電圧Ｖｓを供給する。また、ソース線ドライバ回路ＳＤＲＶは、選択メモリセルＭＣ（１１）に対して書込み動作を行っているとき、非選択ソース線Ｓ０に対して接地電圧Ｖｓを供給する。
【００７２】
図２０（Ｄ）は、非選択メモリセルＭＣ（２１）に供給されるバイアス電圧を示している。すなわち、図２０（Ｄ）において、ＶＢＬ、ＶＷＬ、ＶＭＧおよびＶＳＬは、非選択メモリセルＭＣ（２１）に接続されたビット線、ワード線、メモリゲート線およびソース線の電圧を示している。この非選択メモリセルＭＣ（２１）は、選択メモリセルＭＣ（１１）と同じ選択ソース線Ｓ１および選択ビット線Ｂ１に接続され、非選択ワード線Ｗ２に接続されたメモリセルである。ワード線ドライバ回路ＷＤＲＶは、非選択ワード線に対して接地電圧Ｖｓを供給するため、図２０（Ｄ）に示すように、非選択メモリセルＭＣ（２１）には、消去動作、書込み動作および読み出し動作のときに、接地電圧Ｖｓがワード線の電圧ＶＷＬとして供給されることになる。
【００７３】
このようにして、選択メモリセルＭＣ（１１）に対して、消去動作、書込み動作および読み出し動作が行われるとき、非選択メモリセルに対して、消去動作、書込み動作および読み出し動作が行われないようにされている。
【００７４】
メモリセルＭＣを構成するプレーナ型ＦＥＴとして、Ｎチャンネル型のＦＥＴを例にして説明したが、Ｐチャンネル型のＦＥＴを用いた場合も、図１９（Ｂ）に示した電圧の正負の符合を反転することにより、同様に動作を行うことが可能である。
【００７５】
＜ＦｉｎＦＥＴを用いたメモリセルを有する半導体装置の構成＞
図１は、実施の形態１に係わるＦｉｎＦＥＴを用いたメモリセルを有する半導体装置の構成を示すブロック図である。実施の形態１に係わる半導体装置は、不揮発性メモリモジュールＮＭＭを含む複数の回路モジュールを備えているが、図１には、主に不揮発性メモリモジュールＮＭＭの構成のみが示されている。
【００７６】
実施の形態１に係わる不揮発性メモリモジュールＮＭＭは、図１８で説明した不揮発性メモリモジュールと同様に、メモリアレイＭＡＲＹ、ワード線ドライバ回路ＷＤＲＶ、ソース線ドライバ回路ＳＤＲＶ、メモリゲート線ドライバ回路ＭＤＲＶ、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶおよび入出力回路Ｉ／Ｏを備えている。さらに、実施の形態１に係わる不揮発性メモリモジュールＮＭＭは、電源回路ＰＷＣ１、しきい値電圧判定回路ＶＤＢ、基板ドライバ回路ＳＢＤＲＶ１〜ＳＢＤＲＶ３を備えている。
【００７７】
実施の形態１においては、メモリアレイＭＡＲＹ、ソース線ドライバ回路ＳＤＲＶおよびビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが、１個の半導体領域（第１半導体領域）ＳＵＢ１に形成されている。また、メモリゲート線ドライバ回路ＭＤＲＶは、半導体領域ＳＵＢ１と電気的に分離された半導体領域ＳＵＢ２に形成され、ワード線ドライバ回路ＷＤＲＶは、半導体領域ＳＵＢ１およびＳＵＢ２と電気的に分離された半導体領域（第２半導体領域）ＳＵＢ３に形成されている。例えば、１個の半導体基板に、半導体領域ＳＵＢ１〜ＳＵＢ３に対応する３個のウェルが形成され、この３個のウェル（半導体領域ＳＵＢ１〜ＳＵＢ３）間が、電気的に分離されるように、ウェル（半導体領域ＳＵＢ１〜ＳＵＢ３）間に絶縁領域が介在している。
【００７８】
半導体基板ＳＵＢ１には、さらに基板バイアス回路ＳＢＤＲＶ１が形成され、基板バイアス回路ＳＢＤＲＶ１によって形成された基板バイアス電圧が、半導体基板ＳＵＢ１に供給される。同様に、半導体基板ＳＵＢ２には、基板バイアス回路ＳＢＤＲＶ２が形成され、基板バイアス回路ＳＢＤＲＶ２によって形成された基板バイアス電圧が、半導体基板ＳＵＢ２に供給され、半導体基板ＳＵＢ３には、基板バイアス回路ＳＢＤＲＶ３が形成され、基板バイアス回路ＳＢＤＲＶ３によって形成された基板バイアス電圧が、半導体基板ＳＵＢ３に供給される。
【００７９】
なお、入出力回路Ｉ／Ｏは、半導体領域ＳＵＢ１に形成されているが、これに限定されない。例えば、入出力回路Ｉ／Ｏは、半導体領域ＳＵＢ１〜ＳＵＢ３と電気的に分離した半導体領域に形成するようにしてもよい。
【００８０】
メモリアレイＭＡＲＹは、複数のメモリセルＭＣがマトリクス状に配置されている。図１８と同様に、図１には、３行、４列に配置されたメモリセルＭＣ（００）〜ＭＣ（３２）が例として示されている。また、メモリアレイＭＡＲＹは、図１８で説明したのと同様に、各列にワード線Ｗ０〜Ｗ３およびメモリゲート線Ｍ０〜Ｍ３が配置され、同じ列に配置された複数のメモリセル（例えば、ＭＣ（００）〜ＭＣ（０２））は、その列に配置されたワード線（Ｗ０）とメモリゲート線（Ｍ０）に接続されている。すなわち、図１９に示したように、ワード線（Ｗ０）は、メモリセルＭＣの選択ゲート電極ＳＧに接続され、メモリゲート線（Ｍ０）は、メモリセルＭＣのメモリゲート電極ＭＧに接続されている。
【００８１】
また、メモリアレイＭＡＲＹは、図１８で説明したのと同様に、１列おきに配置されたソース線Ｓ０〜Ｓ２と、各行に配置されたビット線Ｂ０〜Ｂ２を備えている。行方向に隣接した２個のメモリセル間でソース領域とドレイン領域が共通にされ、共通にされたソース領域が、ソース線Ｓ０〜Ｓ２に接続され、共通にされたドレイン領域が、ビット線Ｂ０〜Ｂ２に接続されている。メモリアレイＭＡＲＹにおけるメモリセルＭＣの配置については、後で図２を用いて説明するので、ここではこれ以上の説明はしない。
【００８２】
ワード線ドライバ回路ＷＤＲＶは、電源回路ＰＷＣ１によって形成された電源電圧Ｖｗｗ１と接地電圧Ｖｓが供給される。ワード線Ｗ０〜Ｗ３から、図示しないカラムアドレス信号によってワード線が指定され、指定されたワード線が選択ワード線となり、カラムアドレス信号によって指定されていないワード線が非選択ワード線となる。ワード線ドライバ回路ＷＤＲＶは、供給された電源電圧Ｖｗｗ１および接地電圧Ｖｓに基づいて、ワード線選択電圧およびワード線非選択電圧を形成し、ワード線選択電圧を選択ワード線に供給し、ワード線非選択電圧を非選択ワード線に供給する。
【００８３】
ソース線Ｓ０〜Ｓ２から、図示しないカラムアドレス信号によってソース線が指定され、指定されたソース線が選択ソース線となり、指定されていないソース線が非選択ソース線となる。ソース線ドライバ回路ＳＤＲＶには、電源回路ＰＷＣ１によって形成された電源電圧Ｖｓｓと接地電圧Ｖｓが供給され、これらの電圧に基づいて、ソース線選択電圧およびソース線非選択電圧を形成する。形成されたソース線選択電圧が、選択ソース線に供給され、ソース線非選択電圧が、非選択ソース線に供給される。
【００８４】
メモリゲート線Ｍ０〜Ｍ３から、図示しないカラムアドレス信号によってメモリゲート線が指定され、指定されたメモリゲート線が選択メモリゲート線となり、指定されていないメモリゲート線が非選択メモリゲート線となる。メモリゲート線ドライバ回路ＭＤＲＶには、電源回路ＰＷＣ１によって形成された電源電圧Ｖｍｍおよび接地電圧Ｖｓが供給され、メモリゲート線ドライバ回路ＭＤＲＶは、これらの電圧を基にして、メモリゲート線選択電圧およびメモリゲート線非選択電圧を形成する。形成されたメモリゲート線選択電圧が、選択メモリゲート線に供給され、メモリゲート線非選択電圧が、非選択メモリゲート線に供給される。
【００８５】
ビット線デコードドライバ回路ＢＤＥＣ／ＤＲＶは、図１８で説明したビット線デコーダドライバ回路と同様に、図示しないロウアドレス信号をデコードし、ビット線Ｂ０〜Ｂ２から、ロウアドレス信号によって指定されたビット線を選択する。ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶには、電源回路ＰＷＣ１によって形成された電源電圧Ｖｂｔおよび接地電圧Ｖｓが供給され、これらの電圧を基にして、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、ビット線選択電圧およびビット線非選択電圧を形成し、選択されたビット線（選択ビット線）にビット線選択電圧を供給し、ロウアドレス信号によって指定されていない非選択ビット線に対して、ビット線非選択電圧を供給する。
【００８６】
読み出し動作のときには、選択ビット線における電圧の変化が、情報として、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶから入出力回路へ供給される。また、書込み動作のときには、入出力回路Ｉ／Ｏからの情報に基づいて、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶにおいて形成されるビット線選択電圧の値が変化する。
【００８７】
この実施の形態１において、基板バイアス回路ＳＢＤＲＶ１には、電源回路ＰＷＣ１によって形成された電源電圧Ｖｂ１と接地電圧Ｖｓが供給される。基板バイアス回路ＳＢＤＲＶ１は、これらの電圧に基づいて、基板バイアス電圧ＶＢを形成し、対応する半導体領域ＳＵＢ１に供給する。また、基板バイアス回路ＳＢＤＲＶ２には、電源回路ＰＷＣ１によって形成された電源電圧Ｖｂ２と接地電圧Ｖｓが供給される。基板バイアス回路ＳＢＤＲＶ２は、これらの電圧に基づいて、基板バイアス電圧を形成し、対応する半導体領域ＳＵＢ２に供給する。同様に、基板バイアス回路ＳＢＤＲＶ３には、電源回路ＰＷＣ１によって形成された電源電圧Ｖｂ３と接地電圧Ｖｓが供給される。基板バイアス回路ＳＢＤＲＶ３は、これらの電圧に基づいて、基板バイアス電圧を形成し、対応する半導体領域ＳＵＢ３に供給する。
【００８８】
半導体領域ＳＵＢ１〜ＳＵＢ３は、互いに電気的に分離されているため、それぞれの半導体領域の電圧は、対応する基板バイアス回路から供給されている基板バイアス電圧に従って定められることになる。また、互いに電気的に分離されているため、例えば半導体領域ＳＵＢ１に形成されているメモリアレイＭＡＲＹにおける接地電圧Ｖｓに対して、負または／および正の電圧を、半導体領域ＳＵＢ２、ＳＵＢ３に形成されているワード線ドライバ回路ＷＤＲＶ、メモリゲート線ドライバ回路ＭＤＲＶで形成し、ワード線、メモリゲート線を介して、メモリアレイＭＡＲＹへ供給することが可能である。
【００８９】
しきい値電圧判定回路ＶＤＢは、メモリセルＭＣに含まれている選択トランジスタＳＴｒのしきい値電圧を判定し、判定結果を電源回路ＰＷＣ１へ供給する。電源回路ＰＷＣ１は、しきい値電圧判定回路ＶＤＢからの判定結果に基づいて、電源電圧Ｖｗｗ１、Ｖｂｔ、Ｖｓｓ、Ｖｍｍ、Ｖｂ１、Ｖｂ２およびＶｂ３を形成し、出力する。また、電源回路ＰＷＣ１は、接地電圧Ｖｓを出力する。
【００９０】
しきい値電圧判定回路ＶＤＢは、後で一例を説明するので、ここでは詳しい説明を省略する。また、電源回路ＰＷＣ１によって形成された電圧に基づいて、それぞれのドライバ回路が出力する電圧についても、後で説明するので、ここでの説明は省略する。
【００９１】
＜＜メモリアレイにおけるメモリセルの配置＞＞
図２は、実施の形態１に係わるメモリアレイＭＡＲＹの一部分を模式的に示す平面図である。図２には、図１に示したメモリセルＭＣ（１０）、ＭＣ（１１）、ＭＣ（２０）およびＭＣ（２１）の部分が示されている。
【００９２】
図１に示したワード線Ｗ０〜Ｗ３、メモリゲート線Ｍ０〜Ｍ３およびソース線Ｓ０〜Ｓ３は、平面視で見たとき、互いに平行して延在している。また、ビット線Ｂ０〜Ｂ２も互いに平行し、ワード線Ｗ０〜Ｗ３、メモリゲート線Ｍ０〜Ｍ３およびソース線Ｓ０〜Ｓ２と直交するように延在している。
【００９３】
平面視で見たとき、半導体領域ＳＵＢ１の主面上には、複数の半導体領域ＣＨＲが、立体的（３次元的）に配置されている。特に制限されないが、図２においては、複数の半導体領域ＣＨＲのそれぞれは、互いに平行し、横方向に延在している。複数の半導体領域ＣＨＲと直交するように、ワード線Ｗ１、Ｗ２となる複数の導電層が配置されている。また、複数の半導体領域ＣＨＲと直交し、ワード線Ｗ１、Ｗ２と近接するように、メモリゲート線Ｍ１、Ｍ２となる導電層が配置されている。ワード線Ｗ１、Ｗ２となる導電層とメモリゲート線Ｍ１、Ｍ２となる導電層との間には、シリコン窒化膜ＳＮＯが配置され、ワード線とメモリゲート線との間が電気的に分離されている。
【００９４】
図２において、ワード線Ｗ１、Ｗ２となる導電層と半導体領域ＣＨＲとが交差する領域には、ゲート絶縁膜ＳＧＯが配置されている。また、メモリゲート線Ｍ１、Ｍ２となる導電層と半導体領域ＣＨＲとが交差する領域には、電荷蓄積層ＥＴＰが配置されている。なお、電荷蓄積層ＥＴＰは、図１７で説明したように絶縁層によって挟まれているが、図２でも、この絶縁層は省略されている。
【００９５】
ゲート絶縁層ＳＧＯを介して、半導体領域ＣＨＲの側面と接したワード線Ｗ１、Ｗ２の領域が、選択トランジスタＳＴｒの選択ゲート電極ＳＧとして機能し、電荷蓄積層ＥＴＰを介して、半導体領域ＣＨＲの側面に接したメモリゲート線Ｍ１、Ｍ２の領域が、メモリトランジスタＭＴｒのメモリゲート電極ＭＧとして機能する。すなわち、ワード線Ｗ１、Ｗ２となる導電層が、選択トランジスタＳＴｒのゲート電極と一体となっており、メモリゲート電極Ｍ１、Ｍ２となる導電層が、メモリトランジスタＭＴｒのゲート電極と一体となっている。ワード線Ｗ１、Ｗ２となる導電層は、半導体領域ＣＨＲを挟むように配置されているため、ワード線Ｗ１、Ｗ２が接する半導体領域の側面は２面ある。図２では、上側の側面に接した選択ゲート電極が、ＳＧ（ＧＬ）として示され、下側の側面に接した選択ゲート電極が、ＳＧ（ＧＲ）として示されている。メモリゲート電極についても、同様に、上側の面に接したメモリゲート電極が、ＭＧ（ＧＬ）として示され、下側の面に接したメモリゲート電極が、ＭＧ（ＧＲ）として示されている。
【００９６】
選択ゲート電極ＳＧ（ＧＬ）と選択ゲート電極ＳＧ（ＧＲ）間は、半導体領域ＣＨＲの上側に配置された導電層によって接続されているため、同期して電圧（信号）が供給されることになる。同様に、メモリゲート電極ＭＧ（ＧＬ）とＭＧ（ＧＲ）も同期して電圧（信号）が供給されることになる。すなわち、選択トランジスタＳＴｒは、半導体領域ＣＨＲを挟むように、対向して配置され、同期した電圧（信号）が供給される一対の選択ゲート電極を有し、メモリトランジスタＭＴｒも、電荷蓄積層ＥＴＰと半導体領域ＣＨＲを挟むように、対向して配置され、同期した電圧（信号）が供給される一対のメモリゲート電極を有することになる。選択トランジスタＳＴｒにおいて、一対の選択ゲート電極は、互いに同じように機能するため、本明細書では、この一対の選択ゲート電極を対向ゲート型の選択ゲート電極とも称する。同様に、一対のメモリゲート電極も、互いに同様に機能するため、本明細書では、この一対のメモリゲート電極を対向ゲート型のメモリゲート電極とも称する。
【００９７】
それぞれの半導体領域ＣＨＲにおいて、ワード線Ｗ１、Ｗ２となる導電層、シリコン窒化膜ＳＮＯおよびメモリゲート電極Ｍ１、Ｍ２となる導電層と重なっていない領域が、メモリセルＭＣのドレイン領域ＭＲ（Ｄ）およびソース領域ＭＲ（Ｓ）となる。すなわち、メモリセルＭＣは、対向ゲート型の選択ゲート電極と、対向ゲート型のメモリゲート電極と、ドレイン領域ＭＲ（Ｄ）と、ソース領域ＭＲ（Ｓ）とを備えたスプリットゲート構造のメモリセルである。上記したように、ドレイン領域とソース領域は、供給される電位によって定まるため、ドレイン領域とソース領域は、一対の半導体領域あるいは一対の端子と見なすことができる。
【００９８】
図２においては、メモリゲート線Ｍ１、Ｍ２となる導電層は、平面視において、互いに対向するように配置されている。また、ワード線Ｗ２（Ｗ１）となる導電層は、図示しない隣のワード線Ｗ３（Ｗ０）となる導電層と、平面視において対向するように配置されている。これにより、メモリセルＭＣ（１０）とメモリセルＭＣ（２０）との間で、ソース領域ＭＲ（Ｓ）が共通となる。また、メモリセルＭＣ（１０）とメモリセルＭＣ（００）との間で、ドレイン領域ＭＲ（Ｄ）が共通となり、メモリセルＭＣ（２０）と図示しないメモリセルＭＣ（３０）との間でもドレイン領域ＭＲ（Ｄ）が共通となっている。他のメモリセルについても同様に、半導体領域ＣＨＲの延在方向で、隣接したメモリセル間で、ソース領域とドレイン領域が共通化されている。
【００９９】
図２において、ＣＴ１は、半導体領域ＣＨＲと図示しないソース線との間で電気的な接続を行うコンタクトを示している。また、ＣＴ２は、半導体領域ＣＨＲと図示しないビット線との間で電気的な接続を行うコンタクトを示している。図２に示したＡ−Ａ’断面が、図１７（Ａ）に示した断面図に相当する。
【０１００】
図２では、メモリセルＭＣを構成する選択トランジスタＳＴｒおよびメモリトランジスタＭＴｒのそれぞれをＦｉｎＦＥＴによって構成した場合を説明したが、これに限定されるものではない。すなわち、選択トランジスタＳＴｒをＦｉｎＦＥＴによって構成し、メモリトランジスタＭＴｒは、例えばプレーナ型ＦＥＴによって構成してもよい。
【０１０１】
＜＜しきい値電圧判定回路＞＞
図３は、実施の形態１に係わるしきい値電圧判定回路ＶＤＢの構成を示す回路図である。しきい値電圧判定回路ＶＤＢは、複数の判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）と、電流検出回路ＩＤＴと、制御回路ＣＮＴと、演算増幅回路ＯＰとを備えている。判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれは、上記したメモリセルＭＣと同じ構造を有している。すなわち、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれは、メモリセルＭＣと同様に、対向ゲート型の選択ゲート電極、対向ゲート型のメモリゲート電極、ドレイン領域およびソース領域を備えている。メモリセルＭＣと同様に、判定用メモリセルも、対向ゲート型の選択ゲート電極に対応する選択トランジスタＳＴｒと対向ゲート型のメモリゲート電極に対応するメモリトランジスタＭＴｒが、直列接続された構成を有している。この場合、選択トランジスタＳＴｒおよびメモリトランジスタＭＴｒのそれぞれは、ＦｉｎＦＥＴによって構成されている。
【０１０２】
判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれのソース領域ＭＲ（Ｓ）は、判定用ソース線ＳＤＬに接続され、それぞれのメモリゲート電極ＭＧ（図１７参照）は、判定用メモリゲート線ＭＤＬに接続され、それぞれの選択ゲート電極ＳＧ（図１７参照）は、判定用ワード線ＷＤＬに接続されている。また、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれのドレイン領域ＭＲ（Ｄ）は、電流検出回路ＩＤＴに接続されている。
【０１０３】
電流判定回路ＩＤＴは、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）を流れる判定電流の和を求め、所定の値よりも小さいか否かを判定する。判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれを流れる判定電流の和を求めているため、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）は、判定用ソース線ＳＤＬと電流判定回路ＩＤＴとの間に並列接続されていると見なすことができる。
【０１０４】
判定用ソース線ＳＤＬには、接地電圧Ｖｓが供給され、判定用メモリゲート線ＭＤＬには、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）のそれぞれにおけるメモリトランジスタＭＴｒが、完全にオン状態となるような電圧Ｖｄｍが供給されている。
【０１０５】
制御回路ＣＮＴは、接地電圧Ｖｓに対して所定の電位を有するゲート電圧Ｖｃｇを形成して、判定用ワード線ＷＤＬに供給する。制御回路ＣＮＴは、電流判定回路ＩＤＴからの判定結果に基づいて、形成するゲート電圧Ｖｃｇの値を制御する。すなわち、電流判定回路ＩＤＴが、判定用メモリセルを流れる判定電流の和が所定の値よりも、小さくなったことを、判定結果として制御回路ＣＮＴに通知するまで、制御回路ＣＮＴは、ゲート電圧Ｖｃｇの電位を徐々に下げる。判定結果が、判定用メモリセルを流れる電流の和が所定の値よりも、小さくなったことを示した場合、制御回路ＣＮＴは、そのときに形成しているゲート電圧Ｖｃｇの値を維持する。
【０１０６】
また、制御回路ＣＮＴは、形成しているゲート電圧Ｖｃｇを、入出力が接続された演算増幅回路ＯＰにより構成されたボルテージフォロアへ供給する。ボルテージフォロアは、供給されている電圧Ｖｃｇを仮想基準電位Ｖｖｇｎｄとして、電源回路ＰＷＣ１へ供給する。
【０１０７】
このしきい値電圧判定回路ＶＤＢは、メモリセルＭＣと同じ構造を有する判定用メモリセルを流れる判定電流をモニタリングすることによって、メモリセルＭＣを構成する選択トランジスタＳＴｒのしきい値電圧を判定する。この場合、しきい値電圧判定回路ＶＤＢは、判定用メモリセルと判定回路とを備えていると見なすことができる。このように見なした場合、上記した制御回路ＣＮＴと電流判定回路ＩＤＴによって、判定回路が構成されていることになる。この判定回路は、判定用メモリセルＭＣＤ（０）〜ＭＣＤ（ｎ）を流れる電流と、判定用メモリセルにおける選択トランジスタの選択ゲート電極の電圧とに基づいて、選択トランジスタのしきい値電圧を判定することになる。
【０１０８】
しきい値電圧を判定するために、複数の判定用メモリセルを並列接続することが望ましいが、１個の判定用メモリセルＭＣＤ（０）を用いても、選択トランジスタＳＴｒのしきい値電圧を判定することは可能である。ここでは、先ず、１個の判定用メモリセルＭＣＤ（０）を用いる場合を例にして、原理を説明する。
【０１０９】
判定用メモリセルＭＣＤ（０）のメモリゲート電極ＭＧに、十分に高い電圧を供給し、メモリトランジスタＭＴｒが完全にオン状態となるようにすることで、判定用メモリセルＭＣＤ（０）を構成する選択トランジスタＳＴｒのしきい値電圧を得ることが可能となる。選択トランジスタＳＴｒのしきい値電圧は、選択ゲート電極ＳＧに対応するチャンネル表面ポテンシャルφＳが、式（２）の状態となったときのゲート電圧Ｖｃｇとして定義することができる。
【０１１０】
φＳ＝２φＦ  ・式（２）
また、実用的には、選択用トランジスタＳＴｒがオン状態になったときに、判定用メモリセルＭＣＤ（０）を流れるオン電流Ｉｏｎに対して、例えば、式（３）で示すような電流Ｉｄが、判定用メモリセルを流れる状態のときのゲート電圧Ｖｃｇを、選択トランジスタＳＴｒのしきい値電圧と定義してもよい。
【０１１１】
Ｉｄ＝Ｉｏｎ／１０００００  ・式（３）
これは、１個のワード線に１ｋビット（１０２４個）のメモリセルＭＣが接続された状態で、全てのメモリセルにおける選択トランジスタがオフ状態のときに流れる電流が、オン電流Ｉｏｎの１％以下となることに対応するため、実用上、十分に低いリーク電流と見なすことができ、選択トランジスタＳＴｒのしきい値電圧として用いることができる。例えば、オン電流Ｉｏｎ＝１０μＡ／ビット（メモリセル）の場合、選択トランジスタＳＴｒのしきい値電圧を判定する際の判定電流は、０．１ｎＡ／ビットに対応することになる。
【０１１２】
制御回路ＣＮＴにより形成されるゲート電圧Ｖｃｇを徐々に低下させているときに、電流判定回路ＩＤＴにおいて、判定用メモリセルＭＣＤ（０）に流れる電流が、０．１ｎＡ以下になったか否かが判定される。０．１ｎＡ以下になったと判定されたとき、電流判定回路ＩＤＴからの判定結果によって、制御回路ＣＮＴは、そのときのゲート電圧Ｖｃｇを維持する。これにより、選択トランジスタＳＴｒのしきい値電圧に相当する電圧を有する仮想基準電位Ｖｖｇｎｄが、電源回路ＰＷＣ１に供給されることになる。
【０１１３】
図３に示したしきい値電圧判定回路ＶＤＢにおいては、複数個の判定用メモリセルを流れる電流の和が、判定電流以下になっているか否かに基づいて、選択トランジスタＳＴｒのしきい値電圧が判定される。そのため、より精度よく、しきい値電圧を判定することが可能である。
【０１１４】
また、図３では、しきい値電圧判定回路ＶＤＢに判定用メモリセルを設ける構成を説明したが、これに限定されるものではない。例えば、メモリアレイＭＡＲＹに含まれるメモリセルを、判定用メモリセルとして用いるようにしてもよい。この場合、例えば１個のワード線に接続された複数のメモリセルを、判定用メモリセルとして用いることができる。
【０１１５】
この実施の形態１において、電源回路ＰＷＣ１は、しきい値電圧判定回路ＶＤＢによって求められた仮想基準電位Ｖｖｇｎｄを用いて、ワード線ドライバ回路ＷＤＲＶへ供給する電源電圧Ｖｗｗ１を定めている。
【０１１６】
＜ＦｉｎＦＥＴを用いた不揮発性メモリモジュールの動作＞
次に、図１に示した実施の形態１に係わる不揮発性メモリモジュールＮＭＭの動作を説明する。図４は、実施の形態１に係わる不揮発性メモリモジュールにおけるバイアス電圧を示した図である。図４には、図２０と同様に、メモリセルＭＣ（１１）が選択メモリセルで、残りのメモリセルが非選択メモリセルのときのバイアス電圧が示されている。すなわち、ワード線Ｗ１が選択ワード線、ワード線Ｗ０、Ｗ２およびＷ３が非選択ワード線となり、ビット線Ｂ１が選択ビット線、ビット線Ｂ０およびＢ２が非選択ビット線となっている。このとき、メモリゲート線Ｍ１が選択メモリゲート線、メモリゲート線Ｍ０、Ｍ２およびＭ３が非選択メモリゲート線となり、ソース線Ｓ１が選択ソース線、ソース線Ｓ０およびＳ２が非選択ソース線となっている。
【０１１７】
図４（Ａ）は、選択メモリセルＭＣ（１１）に接続されたビット線Ｂ１の電圧ＶＢＬ、ワード線Ｗ１の電圧ＶＷＬ、メモリゲート線Ｍ１の電圧ＶＭＧおよびソース線Ｓ１の電圧ＶＳＬを示している。図４（Ｂ）は、非選択メモリセルＭＣ（１０）に接続されたビット線Ｂ０の電圧ＶＢＬ、ワード線Ｗ１の電圧ＶＷＬ、メモリゲート線Ｍ１の電圧ＶＭＧおよびソース線Ｓ１の電圧ＶＳＬを示している。図４（Ｃ）は、非選択メモリセルＭＣ（０１）に接続されたビット線Ｂ１の電圧ＶＢＬ、ワード線Ｗ０の電圧ＶＷＬ、メモリゲート線Ｍ０の電圧ＶＭＧおよびソース線Ｓ０の電圧ＶＳＬを示している。また、図４（Ｄ）は、非選択メモリセルＭＣ（２１）に接続されたビット線Ｂ１の電圧ＶＢＬ、ワード線Ｗ２の電圧ＶＷＬ、メモリゲート線Ｍ２の電圧ＶＭＧおよびソース線Ｓ１の電圧ＶＳＬを示している。さらに、図４（Ａ）〜図４（Ｄ）において、ＶＢは、半導体領域ＳＵＢ１に供給される基板バイアス電圧を示している。
【０１１８】
また図４（Ａ）〜図４（Ｄ）において、消去は、選択メモリセルＭＣ（１１）において、消去動作が行われているときのバイアス電圧を示し、書込みは、選択メモリセルＭＣ（１１）において、書込み動作が行われているときのバイアス電圧を示し、読み出しは、選択メモリセルＭＣ（１１）において、読み出し動作が行われているときのバイアス電圧を示している。例えば、選択メモリセルＭＣ（１１）の消去動作のときには、選択メモリセルＭＣ（１１）に、図４（Ａ）において、消去で示されているバイアス電圧が供給される。このとき、非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）には、図４（Ｂ）、図４（Ｃ）および図４（Ｄ）において、消去で示されているバイアス電圧が供給される。
【０１１９】
同様に、選択メモリセルＭＣ（１１）に対して書込み動作が行われるときには、選択メモリセルＭＣ（１１）に、図４（Ａ）において、書込みで示されているバイアス電圧が供給される。このとき、非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）には、図４（Ｂ）〜図４（Ｄ）において、書込みで示されているバイアス電圧が供給される。さらに、選択メモリセルＭＣ（１１）に対して読み出し動作が行われるときには、この選択メモリセルＭＣ（１１）に、図４（Ａ）において、読み出しで示されているバイアス電圧が供給され、非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）には、図４（Ｂ）〜図４（Ｄ）において、読み出しで示されているバイアス電圧が供給される。
【０１２０】
ここで、非選択メモリセルＭＣ（１０）は、選択メモリセルＭＣ（１１）との間で、ワード線、ソース線およびメモリゲート線を共通にしていることになる。また、非選択メモリセルＭＣ（０１）は、選択メモリセルＭＣ（１１）との間で、ビット線を共通していることになり、非選択メモリセルＭＣ（２１）は、選択メモリセルＭＣ（１１）との間で、ソース線を共通していることになる。
【０１２１】
この実施の形態１において、電源回路ＰＷＣ１は、ワード線ドライバ回路ＷＤＲＶに供給する電源電圧Ｖｗｗ１を、しきい値電圧判定回路ＶＤＢから供給されている仮想基準電位Ｖｖｇｎｄを基準とした電圧として形成し、出力する。一方、電源回路ＰＷＣ１は、特に制限されないが、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶに供給する電源電圧Ｖｂｔ、ソース線ドライブ回路ＳＤＲＶに供給する電源電圧Ｖｓｓ、メモリゲート線ドライバ回路ＭＤＲＶへ供給する電源電圧Ｖｍｍ、基板ドライバ回路ＳＢＤＲＶ１へ供給する電源電圧Ｖｂ１および基板ドライバ回路ＳＢＤＲＶ２へ供給する電源電圧Ｖｂ２としては、図１８〜図２０で説明した電圧と同じ電圧を供給する。また、電源回路ＰＷＣ１は、特に制限されないが、基板ドライバ回路ＳＢＤＲＶ３へ電源電圧Ｖｂ２と同じ電圧値を有する電圧を、電源電圧Ｖｂ３として供給する。さらに、電源回路ＰＷＣ１から出力される接地電圧Ｖｓは、図１８〜図２０で説明した接地電圧と同じであり、例えば図１９（Ｂ）に示したように、０Ｖである。
【０１２２】
図１において、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶ、ソース線ドライバ回路ＳＤＲＶ、メモリゲート線ドライバ回路ＭＤＲＶおよび基板ドライブ回路ＳＢＤＲＶ１に供給される電圧が、図１８に示した各ドライバ回路に供給される電圧と同じであるため、図４に示したビット線の電圧ＶＢＬ、メモリゲート線の電圧ＶＭＧ、ソース線の電圧ＶＳＬおよび基板ＳＵＢ１の電圧ＶＢは、図１９および図２０に示した電圧と同じになる。これに対して、ワード線の電圧ＶＷＬは、接地電位Ｖｓではなく、仮想基準電位Ｖｖｇｎｄを基準とした電位を有する。具体的には、ワード線の電圧ＶＷＬは、０Ｖを基準とした電位ではなく、仮想基準電位Ｖｖｇｎｄを基準とした電位を有することになる。
【０１２３】
すなわち、ワード線ドライブ回路ＷＤＲＶは、図１９および図２０のワード線の電圧ＶＷＬに対して仮想基準電位Ｖｖｇｎｄを加算した電圧を、ワード線に供給する。具体的には、図１に示したワード線ドライブ回路ＷＤＲＶは、図１９および図２０で示した電圧Ｖｃｇｅ、Ｖｃｇｐ、Ｖｃおよび接地電圧Ｖｓに仮想基準電位Ｖｖｇｎｄを加算した電圧を、ワード線に供給する。
【０１２４】
例えば、消去動作のとき、ワード線ドライブ回路ＷＤＲＶは、選択ワード線に対して、電圧Ｖｃｇｅと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｃｇｅ）をワード線選択電圧として供給し、非選択ワード線に対しては、接地電圧Ｖｓと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｓ）をワード線非選択電圧として供給する。この場合、接地電圧Ｖｓは、０Ｖであるため、非選択ワード線に供給されるワード線非選択電圧は、仮想基準電位Ｖｖｇｎｄとなる。
【０１２５】
また、書込み動作のとき、ワード線ドライブ回路ＷＤＲＶは、選択ワード線に対して、電圧Ｖｃｇｐと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｃｇｐ）をワード線選択電圧として供給し、非選択ワード線に対しては、接地電圧Ｖｓと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｓ）をワード線非選択電圧として供給する。この場合も、接地電圧Ｖｓは０Ｖであるため、ワード線非選択電圧は、仮想基準電位Ｖｖｇｎｄとなる。
【０１２６】
さらに、読み出し動作のときには、ワード線ドライブ回路ＷＤＲＶは、選択ワード線に対して、電圧Ｖｃと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｃ）をワード線選択電圧として供給し、非選択ワード線に対しては、接地電圧Ｖｓと仮想基準電位Ｖｖｇｎｄとの和の電圧（Ｖｖｇｎｄ＋Ｖｓ）をワード線非選択電圧として供給する。この場合も、接地電圧Ｖｓは、０Ｖであるため、非選択ワード線に供給されるワード線非選択電圧は、仮想基準電位Ｖｖｇｎｄとなる。
【０１２７】
これにより、メモリセルＭＣ（１１）が選択メモリセルとなっているときに、選択メモリセルＭＣ（１１）および非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）のワード線の電圧は、図４に示すような電圧となる。
【０１２８】
仮想基準電位Ｖｖｇｎｄは、選択トランジスタＳＴｒを構成するＦｉｎＦＥＴを形成するプロセス等に依存した値となるが、図２に示した選択ゲート電極ＳＧ（ＧＬ）、ＳＧ（ＧＲ）間に挟まれている半導体領域ＣＨＲが薄く、この半導体領域の不純物数（不純物濃度）が少ないため、選択トランジスタＳＴｒのしきい値電圧である仮想基準電位Ｖｖｇｎｄは、例えば−０．５Ｖのような負の電圧値となる。以下の説明を容易にするために、仮想基準電位Ｖｖｇｎｄは、負の電圧値として説明する。
【０１２９】
＜＜読み出し動作＞＞
図５は、実施の形態１に係わる読み出し動作の波形を示す波形図である。図５には、メモリセルＭＣ（１１）を選択メモリセルとして、メモリセルＭＣ（１１）から情報を読み出すときの波形が示されている。この読み出し動作のときに、選択メモリセルＭＣ（１１）および非選択メモリセルに供給されるバイアス電圧は、図４（Ａ）〜（Ｄ）において、読み出しで示した値となる。次に、図１、図４および図５を用いて、読み出し動作を説明する。
【０１３０】
図５において、横軸は時間を示す。縦軸は、ワード線Ｗ１、ワード線Ｗ０、Ｗ２およびＷ３、メモリゲート線Ｍ０〜Ｍ３、ビット線Ｂ１およびソース線Ｓ０〜Ｓ２のそれぞれの電圧を示している。ワード線Ｗ０およびワード線Ｗ０、Ｗ２、Ｗ３の波形において、接地電圧Ｖｓより上側は正の電圧を示し、下側は負の電圧を示している。
【０１３１】
時刻ｔ０において、ワード線Ｗ０〜Ｗ３の電圧ＶＷＬが、接地電圧Ｖｓから仮想基準電位Ｖｖｇｎｄ（負の電圧）に変化することにより、読み出し動作が開始する。ソース線Ｓ〜Ｓ２の電圧ＶＳＬが接地電圧Ｖｓになり、メモリゲート線Ｍ０〜Ｍ３の電圧ＶＭＧが接地電圧Ｖｓになるため、メモリセルＭＣ（００）〜ＭＣ（３２）のそれぞれにおいて、メモリトランジスタＭＴｒは、電荷蓄積層に蓄積されている電荷に従って、オン状態またはオフ状態となる。次に、時刻ｔ１において、選択ビット線Ｂ１の電圧ＶＢＬが接地電圧Ｖｓから電圧Ｖｃに変化する。その後、時刻ｔ２において、選択ワード線Ｗ１の電圧ＶＷＬは、仮想基準電位Ｖｖｇｎｄからワード線選択電圧である電圧Ｖｖｇｎｄ＋Ｖｃへ上昇する。このとき、非選択ワード線Ｗ０、Ｗ２およびＷ３の電圧ＶＷＬは、ワード線非選択電圧である仮想基準電位Ｖｖｇｎｄを維持している。
【０１３２】
選択ワード線Ｗ１の電圧ＶＷＬが、ワード線選択電圧（Ｖｖｇｎｄ＋Ｖｃ）に上昇するため、この選択ワード線Ｗ１に接続されたメモリセルＭＣ（１０）、ＭＣ（１１）およびＭＣ（１２）においては、選択トランジスタＳＴｒがオン状態となる。これにより、選択メモリセルＭＣ（１１）に含まれているメモリトランジスタＭＴｒが、電荷として保持している情報に従ってオン状態となっていれば、選択ビット線Ｂ１の電圧ＶＢＬが低下し、電荷として保持している情報に従って、メモリトランジスタＭＴｒがオフ状態であれば、選択ビット線Ｂ１の電圧ＶＢＬは、実質的に低下せず、維持される。これにより、選択ビット線Ｂ１の電圧を判定することによって、選択メモリセルＭＣ（１１）に保持されている情報が読み出される。
【０１３３】
このとき、例えば選択メモリセルＭＣ（１１）との間で、ビット線Ｂ１とソース線Ｓ１を共通にしている非選択メモリセルＭＣ（２１）においても、ソース領域とドレイン領域には、選択メモリセルと同様なバイアス電圧が供給されることになる。しかしながら、非選択メモリセルＭＣ（２１）に含まれる選択トランジスタＳＴｒの選択ゲート電極ＳＧには、非選択ワード線Ｗ２を介して、接地電圧Ｖｓより低い、負のワード非選択電圧である仮想基準電位Ｖｖｇｎｄが供給されることになる。すなわち、図２０（Ｄ）の読み出しで示した接地電圧Ｖｓよりも、低い電圧である仮想基準電位Ｖｖｇｎｄが非選択メモリセルＭＣ（２１）の非選択ワード線に供給されることになる。これにより、実施の形態１に係わる不揮発性メモリモジュールＮＭＭにおいては、非選択メモリセルＭＣ（２１）から選択ビット線Ｂ１に大きなリーク電流が流れるのを防ぐことが可能となり、読み出し動作のときに誤った情報が読み出されるのを防ぐことが可能となる。
【０１３４】
時刻ｔ２の後で、特に制限されないが、選択ワード線Ｗ１の電圧ＶＷＬは、仮想基準電位Ｖｖｇｎｄへ変化し、ビット線Ｂ１の電圧ＶＢＬは、電圧Ｖｓへ変化し、時刻ｔ３で読み出し動作が終了する。
【０１３５】
＜＜消去動作＞＞
図６は、実施の形態１に係わる消去動作の波形を示す波形図である。図６には、メモリセルＭＣ（１１）に対する消去動作の波形が示されている。この図６においても、横軸は時間を示し、縦軸は、それぞれの波形の電圧を示している。また、図５と同様に、図６においても、接地電圧Ｖｓよりも上側は、正の電圧を示し、下側は負の電圧を示している。消去動作のときに、選択メモリセルＭＣ（１１）および非選択メモリセルに供給されるバイアス電圧は、図４において消去で示した値となる。次に、図１、図４および図６を用いて、説明する。
【０１３６】
図４では、選択ワード線に供給されるワード線選択電圧が、電圧Ｖｖｇｎｄ＋Ｖｃｇｅとして示されているが、ワード線ドライバ回路ＷＤＲＶは、電圧Ｖｃｇｅを０Ｖとし、ワード線選択電圧を、仮想基準電位Ｖｖｇｎｄにして、選択ワード線Ｗ１に供給する。また、非選択ワード線Ｗ０、Ｗ２およびＷ３に供給されるワード線非選択電圧として、仮想基準電位Ｖｖｇｎｄを供給する。
【０１３７】
図６において、時刻ｔ０で、メモリゲート線Ｍ０〜Ｍ３の電圧ＶＭＧを、接地電圧Ｖｓから負の電圧Ｖｍｇｅへ変化させることにより、消去動作が開始する。次に、時刻ｔ１において、ワード線Ｗ１およびワード線Ｗ０、Ｗ２、Ｗ３の電圧ＶＷＬを、接地電圧Ｖｓから負の仮想基準電位Ｖｖｇｎｄへ変化させる。その後、時刻ｔ３で、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬを接地電圧Ｖｓから消去用の正の電圧である電圧Ｖｓｅへ変化させる。
【０１３８】
選択ワード線Ｗ１の電圧ＶＷＬが、時刻ｔ１において、負の電圧である仮想基準電位Ｖｖｇｎｄへ変化することにより、メモリセルＭＣ（１１）においてＦｉｎＦＥＴによって構成された選択トランジスタＳＴｒが、負のしきい値電圧を有していても、選択トランジスタＳＴｒを確実にオフ状態にすることが可能となる。これにより、メモリセルＭＣ（１１）を流れるリーク電流を低減することが可能となり、メモリセルＭＣ（１１）が接続されたビット線Ｂ１およびソース線Ｓ１の電圧ＶＢＬおよびＶＳＬが低下するのを抑制することが可能となる。すなわち、ビット線およびソース線に供給されている消去用電圧が低下するのを抑制して、維持することが可能となる。また、図４に示すように、基板バイアス電圧ＶＢは、接地電圧Ｖｓとなっているため、選択ワード線Ｗ１の電圧ＶＷＬは、半導体領域ＳＵＢ１の電圧に対して負の電圧（仮想基準電位Ｖｖｇｎｄ）となる。これにより、メモリセルＭＣ（１１）のソース領域端部のバンド間トンネル現象により発生した正孔がより加速され、電荷蓄積層への注入がより効果的に行うことが可能となる。
【０１３９】
図１９（Ｂ）に示した消去のときのバイアス電圧では、選択ワード線の電圧ＶＷＬが、０Ｖであるため、ＦｉｎＦＥＴによって選択トランジスタＳＴｒを構成した場合、メモリセルを大きなリーク電流が流れ、消去電圧を維持することが困難になり、例えば消去に要する消去時間が長くなることなどが考えられる。
【０１４０】
なお、ビット線Ｂ１の電圧ＶＢＬを、時刻ｔ３において、接地電圧Ｖｓから、接地電圧Ｖｓと電圧Ｖｃとの間の電圧Ｖｂｌｐへ変化させるようにしてもよい。これにより、メモリセルＭＣ（１１）における選択トランジスタＳＴｒを安定してオフ状態にすることが可能となり、選択トランジスタＳＴｒを流れるリーク電流の低減を図ることが可能となり、消去動作のときの消費電力の低減を図ることが可能となる。この場合、ビット線Ｂ１の電圧ＶＢＬは、例えばソース線Ｓ０〜Ｓ２の電圧ＶＳＬを接地電圧Ｖｓへ変化させた後で、接地電圧Ｖｓへ戻すようにすればよい。
【０１４１】
時刻ｔ３以降で、特に制限されないが、ソース線Ｓ０〜Ｓ２、ビット線Ｂ１、メモリゲート線Ｍ０〜Ｍ３およびワード線の電圧が、順次変化し、時刻ｔ４で、消去動作が終了する。
【０１４２】
なお、ここでは、選択メモリセルＭＣ（１１）に対する消去動作を例にして説明したが、図４に示した消去のときのバイアス電圧を用いれば、非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）を含む複数のメモリセルを同時に一括で消去することも可能である。
【０１４３】
＜＜書込み動作＞＞
図７は、実施の形態１に係わる書込み動作の波形を示す波形図である。図７には、メモリセルＭＣ（１１）に対する書込み動作の波形が示されている。図７でも、横軸は時間を示し、縦軸は、それぞれの波形の電圧を示している。また、図５と同様に、図７においても、接地電圧Ｖｓよりも上側は、正の電圧を示し、下側は負の電圧を示している。書込み動作のときに、選択メモリセルＭＣ（１１）および非選択メモリセルに供給されるバイアス電圧は、図４において書込みで示した値となる。次に、図１、図４および図７を用いて、説明する。
【０１４４】
図４では、選択ワード線に供給されるワード線選択電圧が、電圧Ｖｖｇｎｄ＋Ｖｃｇｐとして示されているが、ワード線ドライバ回路ＷＤＲＶは、電圧Ｖｃｇｐを電圧Ｖｃとし、ワード線選択電圧を、仮想基準電位Ｖｖｇｎｄ＋電圧Ｖｃにして、選択ワード線Ｗ１に供給する。また、非選択ワード線Ｗ０、Ｗ２およびＷ３に供給されるワード線非選択電圧として、仮想基準電位Ｖｖｇｎｄを供給する。
【０１４５】
図７において、時刻ｔ０で、ワード線Ｗ１およびワード線Ｗ０、Ｗ２、Ｗ３の電圧ＶＷＬが、接地電圧Ｖｓから仮想基準電位Ｖｖｇｎｄへ変化することにより、書込み動作が開始する。次に、時刻ｔ１において、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬが、接地電圧Ｖｓから電圧Ｖｓｐへ変化し、時刻ｔ２において、選択ワード線Ｗ１の電圧ＶＷＬは、仮想基準電位Ｖｖｇｎｄからワード線選択電圧である電圧Ｖｖｇｎｄ＋Ｖｃへ変化し、メモリゲート線Ｍ０〜Ｍ３の電圧ＶＭＧは、接地電圧Ｖｓから電圧Ｖｍｇｐへ変化する。なお、図７では、書込む情報に従って、選択ビット線Ｂ１の電圧ＶＢＬは、接地電圧Ｖｓになっている場合が示されている。勿論、書込む情報が異なれば、選択ビット線Ｂ１の電圧ＶＢＬは、変化し、例えば電圧Ｖｃとなる。
【０１４６】
選択メモリセルＭＣ（１１）においては、時刻ｔ２において、選択ワード線Ｗ１の電圧ＶＷＬが、ワード線選択電圧（Ｖｖｇｎｄ＋Ｖｃ）となることにより、選択トランジスタＳＴｒが、十分なオン状態となる。また、時刻ｔ２において、メモリゲート線Ｍ１の電圧ＶＭＧが正の電圧Ｖｍｇｐとなることにより、メモリトランジスタＭＴｒの電荷蓄積層に電荷として、電子が注入されることになり、情報が電荷として書込まれることになる。
【０１４７】
このとき、選択メモリセルＭＣ（１１）との間で、ビット線Ｂ１または／およびソース線Ｓ１を共通としている非選択メモリセルにおいては、非選択ワード線を介して、ワード線非選択電圧として負の仮想基準電位Ｖｖｇｎｄが、選択トランジスタＳＴｒの選択ゲート電極に供給されることになる。これにより、選択トランジスタＳＴｒをＦｉｎＦＥＴで構成していても、非選択メモリセルにおいて、選択トランジスタがオフ状態となるようにすることが可能となり、非選択メモリセルにおいて、選択トランジスタを大きなリーク電流か流れるのを防ぐことが可能となる。その結果、非選択メモリセルにおいて、電荷蓄積層にリーク電流による電荷の注入が発生するのを低減することが可能となり、ディスターブを回避することができる。
【０１４８】
特に、選択メモリセルＭＣ（１１）との間で、ソース線Ｓ１を共通にした非選択メモリセルＭＣ（２１）では、選択トランジスタＳＴｒに大きなリーク電流が流れることが危惧されるが、非選択ワード線Ｗ２の電圧ＶＷＬが、負のワード線非選択電圧となるため、選択トランジスタＳＴｒがオフ状態となり、ディスターブを回避することができる。例えば、図２０に示したバイアス電圧を用いると、選択メモリセルＭＣ（１１）に書込み動作を行っているとき、非選択メモリセルＭＣ（２１）には、接地電圧Ｖｓがワード線Ｗ２に供給され、ビット線Ｂ１にも接地電圧Ｖｓが供給されることになる。選択トランジスタＳＴｒをＦｉｎＦＥＴで構成した場合、そのしきい値電圧が負の電圧となるため、非選択メモリセルＭＣ（２１）における選択トランジスタＳＴｒはオン状態となり、大きなリーク電流が選択トランジスタＳＴｒを流れることになる。
【０１４９】
時刻ｔ２以降で、メモリゲート線Ｍ０〜Ｍ３、選択ワード線Ｗ１、ソース線Ｓ０〜Ｓ２、非選択ワード線Ｗ０、Ｗ２、Ｗ３の順に電圧が変化し、時刻ｔ３において、書込み動作が終了する。
【０１５０】
＜＜ベリファイ動作＞＞
実施の形態１に係わる不揮発性メモリモジュールＮＭＭにおいては、上記した書込み動作および消去動作を行った後、ベリファイ動作が行われる。このベリファイ動作は、書込み動作または消去動作において、選択メモリセルの書込みレベルまたは消去レベルが十分なレベルに到達しているか否かの判定を行う読み出し動作である。もし、ベリファイ動作において、書込みレベルまたは消去レベルが不十分であると判定した場合には、不十分な選択メモリセルに対して、書込みレベルまたは消去レベルが十分なレベルに到達するまで、書込み動作または消去動作が繰り返される。
【０１５１】
例えば、選択メモリセルに対して書込み動作を行った後のベリファイ動作では、選択メモリセルに対して読み出し動作を行い、そのときの選択ビット線の電圧の判定が行われる。選択ビット線の電圧が、例えば所定の値に到達していなければ、書込みレベルは不十分と判定され、再び選択メモリセルに対しての書込み動作が行われる。書込みレベルが十分と判定されるまで、上記したベリファイ動作と書込み動作とが繰り返されることになる。このベリファイ動作においても、例えば選択メモリセルとの間でビット線または／およびソース線を共通にした非選択メモリセルには、バイアス電圧が供給されることになる。すなわち、ベリファイ動作は、非選択メモリセルに対して、ディスターブのかかる動作となる。書込み動作を例にして説明したが、消去動作においても、ベリファイ動作は、非選択メモリセルに対して、ディスターブのかかる動作となる。
【０１５２】
例えば、プレーナ型ＦＥＴでメモリセルを構成した場合、半導体基板に供給される基板バイアス電圧を変えることにより、選択トランジスタＳＴｒが安定してオフ状態になるように、選択トランジスタＳＴｒのしきい値電圧を調整することが可能である。しかしながら、書込み動作または消去動作とベリファイ動作とが交互に繰り返されるため、その都度、半導体基板に供給される基板バイアス電圧を切り換えることが要求される。半導体基板の電圧を切り換えるためには、基板バイアス電圧を形成するのに大きな電力が要求されることになり、消費電力の増大に繋がる。
【０１５３】
実施の形態１においては、メモリアレイＭＡＲＹが形成された半導体領域ＳＵＢ１の基板バイアス電圧ＶＢを変えるのではなく、非選択ワード線に供給するワード線非選択電圧として、仮想基準電位Ｖｖｇｎｄを用いることにより、非選択メモリセルにおける選択トランジスタがオフ状態となるようにし、リーク電流の低減を図り、ディスターブの低減を図っている。そのため、消費電力の増大を避けることが可能である。
【０１５４】
特に制限されないが、実施の形態１で説明した接地電圧Ｖｓおよび電圧（バイアス電圧）Ｖｃ、Ｖｃｇｅ、Ｖｃｇｐ、Ｖｍｇｅ、Ｖｍｇｐ、Ｖｓｅ、Ｖｓｐの値の一例は、図１９（Ｂ）にした値である。例えば、接地電圧Ｖｓは、０Ｖ、電圧Ｖｃは、接地電圧Ｖｓに対して正の電圧（１．５Ｖ）、電圧Ｖｍｇｅは、接地電圧Ｖｓに対して負の電圧（−５Ｖ）、電圧Ｖｍｇｐは、接地電圧Ｖｓに対して正の電圧（１０Ｖ）、電圧ＶｓｅおよびＶｓｐは、接地電圧Ｖｓに対して正の電圧（５Ｖ）である。
【０１５５】
上記した接地電圧Ｖｃおよび電圧（バイアス電圧）Ｖｃｇｅ、Ｖｃｇｐ、Ｖｍｇｅ、Ｖｍｇｐ、Ｖｓｅ、Ｖｓｐは、電源回路ＰＷＣ１からドライバ回路ＷＤＲＶ、ＳＤＲＶ、ＭＤＲＶＳＢＤＲＶ１〜ＳＢＤＲＶ３およびＢＤＥＣ／ＤＲＶに供給される接地電圧Ｖｓおよび電源電圧Ｖｗｗ１、Ｖｂ１〜Ｖｂ３、Ｖｂｔ、Ｖｓｓ、Ｖｍｍに基づいて、それぞれのドライバ回路が、形成してもよいし、電源回路ＰＷＣ１が形成してもよい。
【０１５６】
電源回路ＰＷＣ１が、これらのバイアス電圧を形成する場合には、形成したバイアス電圧を、電源電圧として、それぞれのドライバ回路に供給すればよい。この場合、それぞれのドライバ回路は、電源電圧として供給されたバイアス電圧を、対応する線に供給するようにすればよい。例えば、ワード線ドライバ回路ＷＤＲＶには、消去動作のとき、ワード線選択電圧（Ｖｖｇｎｄ＋Ｖｃｇｅ）とワード線非選択電圧（Ｖｖｇｎｄ）が、電源回路ＰＷＣ１から電源電圧Ｖｗｗ１として供給される。また、書込み動作のときには、ワード線選択電圧（Ｖｖｇｎｄ＋Ｖｃｇｐ）とワード線非選択電圧（Ｖｖｇｎｄ）が、電源回路ＰＷＣ１から、電源電圧Ｖｗｗ１として供給される。さらに、読み出し動作のときには、ワード線選択電圧（Ｖｖｇｎｄ＋Ｖｃｇｐ）とワード線非選択電圧（Ｖｖｇｎｄ）が、電源回路ＰＷＣ１から、電源電圧Ｖｗｗ１として供給される。ワード線ドライバ回路ＷＤＲＶは、それぞれの動作のときに、電源電圧Ｖｗｗ１として供給されているワード線選択電圧を選択ワード線に供給し、ワード線非選択電圧を非選択ワード線に供給すればよい。他のドライバ回路においても同様である。
【０１５７】
また、実施の形態１では、Ｎ型ＦｉｎＦＥＴを例にして説明したが、選択トランジスタＳＴｒおよびメモリトランジスタＭＴｒのそれぞれを、Ｐ型ＦｉｎＦＥＴによって構成してもよい。いずれの場合でも非選択メモリセルに含まれる選択トランジスタＳＴｒの選択ゲート電極に供給されるワード線非選択電圧が、選択トランジスタＳＴｒをオフ状態とするような電圧であればよい。言い換えるならば、非選択メモリセルのソース領域ＭＲ（Ｓ）またはドレイン領域ＭＲ（Ｄ）の電圧を基準として、選択トランジスタＳＴｒをオフ状態とするようなワード線非選択電圧が、非選択ワード線に供給されるようにすればよい。あるいは、非選択メモリセルにおける選択トランジスタＳＴｒがオフ状態となるように、メモリアレイＭＡＲＹが形成されている半導体基板（半導体領域）ＳＵＢ１の電圧を基準として、非選択ワード線に供給されるワード線非選択電圧が、負の電圧または正の電圧となるようにすればよい。
【０１５８】
＜変形例１＞
図４に示したバイアス電圧は、ワード線を共通にした複数のメモリセルから、メモリセルを特定し、特定したメモリセルに対して書込み動作および読み出し動作を行う場合を示している。すなわち、ワード線Ｗ１に接続されたメモリセルＭＣ（１０）、ＭＣ（１１）およびＭＣ（１２）から、メモリセルＭＣ（１１）を特定し、このメモリセルＭＣ（１１）を選択メモリセルとして、書込み動作または読み出し動作を行う場合を示している。この場合、同じワード線Ｗ１に接続されている複数のメモリセルから構成されるメモリ列ＭＣＣ（１）において、別のメモリセルに対して書込み動作または読み出し動作を行う場合には、逐次、メモリセル列ＭＣＣ（１）に含まれているメモリセルを選択メモリセルとして特定し、書込み動作または読み出し動作を行うことが必要とされる。
【０１５９】
変形例１においては、同じワード線に接続されている複数のメモリセルによって構成されたメモリセル列において、任意の個数のメモリセルに対して書込み動作または読み出し動作を同時に行うことが可能とされる。
【０１６０】
変形例１においては、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが、カラムアドレス信号をデコードすることにより、複数または全てのビット線を指定する、指定された複数または全てのビット線が選択ビット線とされ、書込み動作のときには、入出力回路Ｉ／Ｏからの情報に従った電圧（接地電圧Ｖｓまたは電圧Ｖｃ）を、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが選択ビット線に供給する。一方、読み出し動作のときには、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが、選択ビット線における電圧を、入出力回路Ｉ／Ｏへ供給する。これにより、複数のメモリセルに対して、同時に書込み動作または読み出し動作を行うことが可能となる。
【０１６１】
図８は、変形例１に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。図８では、ワード線Ｗ１を対応したメモリセル列ＭＣＣ（１）に含まれているメモリセルＭＣ（１０）とＭＣ（１１）が選択メモリセルとして指定された場合のバイアス電圧が示されている。図８（Ａ）は、選択メモリセルＭＣ（１１）のバイアス電圧を示しており、図４（Ａ）と同じである。また、図８（Ｃ）および図８（Ｄ）は、非選択メモリセルＭＣ（０１）およびＭＣ（２１）のバイアス電圧を示しており、図４（Ｃ）および図４（Ｄ）と同じである。
【０１６２】
図８（Ｂ）は、選択メモリセルＭＣ（１０）のバイアス電圧を示している、図８（Ｂ）は、図４（Ｂ）と類似している。この変形例１においては、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶが、ビット線Ｂ１およびＢ０を同時に選択する。そのため、図８（Ｂ）では、書込み動作のときに、ビット線Ｂ０とＢ１が、同時に選択ビットとなり、書込むべき情報に従って接地電圧Ｖｓまたは電圧Ｖｃが、選択ビット線Ｂ０とＢ１に供給される。その結果、図８（Ｂ）においても、図８（Ａ）と同様に、ビット線Ｂ０のバイアス電圧は、書込み動作のとき、情報に従った電圧（接地電圧Ｖｓまたは電圧Ｖｃ）となる。
【０１６３】
また、読み出し動作のときには、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、ビット線Ｂ０およびＢ１を、同時に選択ビット線として、入出力回路Ｉ／Ｏに接続する。これにより、変形例１においては、同じメモリセル列に含まれている複数または全てのメモリセルに対して、同時に書込み動作または同時に読み出し動作が行われることになる。
【０１６４】
＜変形例２＞
図９は、実施の形態１の変形例２に係わる不揮発性メモリモジュールの構成を示すブロック図である。図９は、図１に類似しているため、相違点を主に説明する。図１においては、複数のソース線Ｓ０〜Ｓ２から、カラムアドレス信号によって指定されたソース線が選択され、選択されたソース線に対して、ソース線ドライバ回路ＳＤＲＶがソース線選択電圧を供給していた。そのため、ソース線ドライバ回路ＳＤＲＶは、それぞれのソース線に対応したドライバ回路を備えていることになる。
【０１６５】
これに対して、変形例２においては、複数または全てのソース線が束ねられ、束ねられた複数または全てのソース線に対して、例えば１個のドライバ回路が接続されている。図９を参照にして述べると、３個のソース線Ｓ０〜Ｓ２が１個のソース線Ｓ０に束ねられ、ソース線ドライバ回路ＳＤＲＶは、このソース線Ｓ０に接続されたドライバ回路を備えている。
【０１６６】
この場合、書込み動作、消去動作および読み出し動作は、ワード線を単位として行われる。すなわち、同じワード線に接続され、１個のメモリセル列を構成する複数のメモリセルに対して、書込み動作、消去動作および読み出し動作が行われる。図１０は、変形例２に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。図１０（Ａ）〜（Ｄ）には、図４（Ａ）〜（Ｄ）と同様に、ワード線Ｗ１が選択ワード線とされ、メモリセルＭＣ（１１）が選択メモリセルとされているときのバイアス電圧が示されている。
【０１６７】
ソース線Ｓ０〜Ｓ２が束ねられているため、非選択メモリセルＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）のそれぞれのソース領域が接続されたソース線の電圧は、選択メモリセルＭＣ（１１）が接続されたソース線の電圧と同期して変化することになる。すなわち、これらのメモリセルのソース領域には、消去動作、書込み動作および読み出し動作において、互いに同じバイアス電圧が供給されることになる。
【０１６８】
図４と比較すると、図１０では、非選択メモリセルＭＣ（０１）において、書込み動作のときに、ソース領域に電圧Ｖｓｐが供給されることになるが、このとき非選択メモリセルＭＣ（０１）の選択ゲート電極の電圧（ワード線の電圧ＶＷＬ）は、仮想基準電位Ｖｖｇｎｄとなるため、選択トランジスタＳＴｒがオフ状態となる。そのため、非選択メモリセルＭＣ（０１）に対して書込み動作が行われるのを防ぐことが可能となる、
この変形例２においては、複数または全てのソース線が束ねられるため、ソース線ドライバ回路ＳＤＲＶを構成するドライバ回路を低減することが可能となるため、ソース線ドライバ回路ＳＤＲＶの面積の小型化を図ることが可能となる。
【０１６９】
＜変形例３＞
図１１は、実施の形態１の変形例３に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。この変形例３においては、上記した変形例１と変形例２とが組み合わされている。すなわち、図９に示したように、メモリアレイＭＡＲＹにおいて、複数のソース線Ｓ０〜Ｓ２は束ねられている。言い換えるならば、マトリクス状に配置された複数のメモリセルのそれぞれのソース領域は、ソース線Ｓ０に共通に接続され、ソース線ドライバ回路ＳＤＲＶに接続されている。一方、この変形例３において、ビット線デコーダドライバ回路ＢＤＥＣ／ＤＲＶは、変形例１と同様に、ロウアドレス信号に従って、複数または全てのビット線を選択する。
【０１７０】
これにより、この変形例３に係わる不揮発性メモリモジュールＮＭＭにおいては、複数のワード線から１個のワード線が選択されると、その選択ワード線（例えば、Ｗ１）に接続されたメモリセル列（ＭＣＣ（１））に配置されている複数または全てのメモリセルに対して、実質的に同時に、書込み動作または読み出し動作が実施されることになる。
【０１７１】
図１１（Ａ）〜（Ｄ）に示したバイアス電圧は、図１０（Ａ）〜（Ｄ）に示したバイアス電圧と類似しており、相違点は、選択メモリセルＭＣ（１１）と同じワード線Ｗ１に接続されたメモリセルＭＣ（１０）が、選択メモリセルとなっている点と、書込み動作のとき、ビット線Ｂ０の電圧ＶＢＬが、書込む情報に従って接地電圧Ｖｓまたは電圧Ｖｃになっている点である。
【０１７２】
この変形例３においては、複数の選択メモリセルに対して、同時に読み出し動作または書込み動作を行うことが可能である。
【０１７３】
実施の形態１においては、メモリセルを構成する選択トランジスタＳＴｒとしてＦｉｎＦＥＴが用いられているため、メモリセルの動作速度（スイッチング速度）の向上を図ることが可能である。また、選択トランジスタＳＴｒのしきい値電圧が、例え負の値になっても、ディスターブの低減を図ることが可能であり、リーク電流の低減も図ることが可能であるため、低消費電力で、良好なメモリ特性を得ることが可能である。
【０１７４】
（実施の形態２）
図１２は、実施の形態２に係わる不揮発性メモリモジュールＮＭＭの構成を示すブロック図である。図１２は、実施の形態１に係わる図１と類似しているので、ここでは相違点を主に説明する。実施の形態１では、ワード線選択電圧として、仮想基準電位Ｖｖｇｎｄを基準として所定の電圧Ｖｃｇｅ、Ｖｃｇ、Ｖｃを形成して、選択ワード線に供給するようにしていた。すなわち、図４（Ａ）に示すように、選択メモリセルＭＣ（１１）に接続された選択ワード線の電圧が、仮想基準電位Ｖｖｇｎｄと所定の電圧との和となるような電圧を電源回路ＰＷＣ１が形成していた。例えば、書込み動作のときのワード線選択電圧は、Ｖｖｇｎｄ＋Ｖｃｇｐとなっていた。
【０１７５】
これに対して、実施の形態２においては、接地電圧Ｖｓに対して、所定の電圧Ｖｃｇｅ、ＶｃｇｐおよびＶｃが、ワード線選択電圧とされ、仮想基準電位Ｖｖｇｎｄが、ワード線非選択電圧として用いられる。
【０１７６】
図１２において、ＶＴＧは、電源回路ＰＷＣ１に備えられた電圧トリミング回路を示している。電圧トリミング回路ＶＴＧには、しきい値電圧判定回路ＶＤＢから仮想基準電位Ｖｖｇｎｄが供給される。特に制限されないが、電圧トリミング回路ＶＴＧは、供給された仮想基準電位Ｖｖｇｎｄを、ワード線ドライバ回路ＷＤＲＶに、仮想接地電圧として供給する。また、電圧トリミング回路ＶＴＧは、接地電圧Ｖｓを基準とした所定の電圧Ｖｃｇｅ、ＶｃｇｐおよびＶｃを、電源電圧Ｖｗｗ２として、ワード線ドライバ回路ＷＤＲＶへ供給する。
【０１７７】
ワード線ドライバ回路ＷＤＲＶは、選択ワード線に対して、電源電圧Ｖｗｗ２をワード線選択電圧として供給し、非選択ワード線に対して、仮想接地電圧である仮想基準電位Ｖｖｇｎｄを供給する。
【０１７８】
図１３（Ａ）〜（Ｄ）は、実施の形態２に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。図４（Ａ）〜（Ｄ）と同様に、図１３には、メモリセルＭＣ（１１）、ＭＣ（１０）、ＭＣ（０１）およびＭＣ（２１）に接続されているビット線の電圧ＶＢＬ、ワード線の電圧ＶＷＬ、メモリゲート線の電圧ＶＭＧ、ソース線の電圧ＶＳＬおよび基板バイアス電圧ＶＢが示されている。ここでも、メモリセルＭＣ（１１）が、選択メモリセルとされたときのバイアス電圧が示されている。図１３に示したバイアス電圧は、図４に示したバイアス電圧と類似しており、相違点は、図１３（Ａ）および（Ｂ）に示したワード線の電圧ＶＷＬの値である。
【０１７９】
すなわち、この実施の形態２においては、図１３（Ａ）および（Ｂ）に示すように、選択ワード線Ｗ１に供給されるワード線選択電圧は、接地電圧Ｖｓを基準とした電圧Ｖｃｇｅ、ＶｃｐｇまたはＶｃとなる。これにより、電圧トリミング回路ＶＴＧを含む電源回路ＰＷＣ１は、仮想基準電位Ｖｖｇｎｄを基準としたワード線選択電圧を形成しなくて済み、電源回路ＰＷＣ１の簡素化を図ることが可能となる。なお、ワード線選択電圧は、消去動作のとき、接地電圧Ｖｓを基準とした電圧Ｖｃｇｅとなり、書込み動作のとき、接地電圧Ｖｓを基準とした電圧Ｖｃｇｐとなり、読み出し動作のとき、接地電圧Ｖｓを基準とした電圧Ｖｃとなる。
【０１８０】
ＦｉｎＦＥＴは、完全空乏化した状態で動作する。そのため、プレーナ型ＦＥＴと異なり、ゲート電極に負の電圧を供給しても、完全空乏化した状態では、図２２で説明したように、対半導体基板との間で寄生容量（基板容量）が発生しない。これは、ゲート電極が、半導体基板に対向しているのではなく、薄いフィンを挟んでゲート電極が互いに対向している構造を有しているためである。ゲート電極の電圧を変化させて、ＦｉｎＦＥＴがオン状態からオフ状態になり、チャンネルの反転層がなくなると、フィンを挟んだゲート電極間の電圧は、同相で変化することになり、基板容量が消滅することになる。そのため、ゲート電極に供給される電圧を、さらに負電位側に大きく変化させても、基板容量は生じてこないと言う特徴がある。
【０１８１】
一方、ＦｉｎＦＥＴでは、半導体基板に供給される基板バイアス電圧を変化させても、しきい値電圧は変わらないと言う特性がある。そのため、メモリセルを構成する選択トランジスタＳＴｒとして、ＦｉｎＦＥＴを用いる場合には、基板バイアス電圧を供給する代わりに、選択ゲート電極に供給されるワード線の電圧を、負電位側に変化させることで、選択トランジスタＳＴｒが、安定したオフ状態にさせ、リーク電流の低減を図るのに有効である。
【０１８２】
この実施の形態２では、上記したＦｉｎＦＥＴの特徴を有効に活かすために、低電位側に、ＦｉｎＦＥＴによるしきい値電圧変動効果を適用させている。すなわち、ＦｉｎＦＥＴによって構成された選択トランジスタＳＴｒの選択ゲート電極に、選択トランジスタＳＴｒをオフ状態にするような低電位のワード線電圧（ワード線非選択電圧）が供給されるとき、負の電圧である仮想基準電位Ｖｖｇｎｄが供給される。これにより、基板バイアス電圧を変化させることによって、プレーナ型ＦＥＴのしきい値電圧を高くしたのと同様な効果が、ＦｉｎＦＥＴによって得られるようにしている。すなわち、メモリセルにおいて、選択トランジスタＳＴｒが安定したオフ状態となり、リーク電流の低減を図ることが可能となっている。
【０１８３】
（実施の形態３）
図１４は、実施の形態３に係わる不揮発性メモリモジュールのバイアス電圧を示す図である。図１４（Ａ）〜（Ｄ）に示したバイアス電圧は、図４（Ａ）〜（Ｄ）に示したバイアス電圧と類似している。図１４（Ｂ）に示した非選択メモリセルＭＣ（１０）のバイアス電圧は、図４（Ｂ）に示したバイアス電圧と同じであるため、説明は省略する。一方、図１４（Ａ）、（Ｃ）および（Ｄ）と図４（Ａ）、（Ｃ）および（Ｄ）との間で相違する点は、書込み動作のときのビット線の電圧ＶＢＬである。すなわち、実施の形態３において、選択ビット線Ｂ１の電圧は、書込む情報に従って、電圧Ｖｃまたは電圧Ｖｂｌｐとなる。この電圧Ｖｂｌｐの値は、接地電圧Ｖｓと電圧Ｖｃとの間の値とされる。
【０１８４】
また、図１５は、実施の形態３に係わる選択メモリセルＭＣ（１１）の書込み動作を示す波形図である。図１５において、横軸は時間を示し、縦軸はそれぞれの波形の電圧を示している。次に、図１４および図１５を用いて、実施の形態３の動作を説明する。なお、実施の形態３に係わる不揮発性メモリモジュールＮＭＭの構成は、特に制限されないが、図１に示した構成を有しているものとする。
【０１８５】
この実施の形態３においては、選択メモリセルＭＣ（１１）に書込み動作を行うとき、選択ビット線Ｂ１の電圧ＶＢＬは、接地電圧Ｖｓとはならず、電圧Ｖｃと電圧Ｖｓとの間の電圧Ｖｂｌｐとなる。
【０１８６】
先ず、時刻ｔ０において、書込み動作が開始する。時刻ｔ１において、選択ビット線Ｂ１の電圧ＶＢＬは、電圧Ｖｃに上昇し、時刻ｔ２において、電圧Ｖｓに向けて低下し、電圧Ｖｂｌｐとなる。次に、時刻ｔ３において、ソース線Ｓ１の電圧ＶＳＬが、電圧Ｖｓｐへ上昇し、時刻ｔ４において、メモリゲート線Ｍ１の電圧ＶＭＧが電圧Ｖｍｇｐへ上昇する。その後、時刻ｔ５において、選択ワード線Ｗ１の電圧ＶＷＬが電圧Ｖｖｇｎｄ＋Ｖｃへ上昇する。選択ビット線Ｂ１の電圧ＶＢＬは、電圧Ｖｃから電圧Ｖｂｌｐまで低下しているが、接地電圧Ｖｓまで低下していないため、書込み動作のときに、選択メモリセルＭＣ（１１）を流れる電流を低減することが可能となる。すなわち、この実施の形態３においては、書込み動作のときの消費電流の低減を図ることが可能となる。
【０１８７】
勿論、選択メモリセルＭＣ（１１）に対して書込み動作を行っているとき、非選択ワード線Ｗ０、Ｗ２およびＷ３には、ワード線非選択電圧として、仮想基準電位Ｖｖｇｎｄが供給されているため、非選択メモリセルＭＣ（０１）、ＭＣ（２１）等でのリーク電流を低減することが可能であり、さらなる低消費電力化を図ることが可能である。
【０１８８】
その結果、例えば電源回路ＰＷＣ１に要求される電流供給能力を小さくすることが可能となり、電源回路ＰＷＣ１の小型化を図ることが可能となる。
【０１８９】
なお、特に制限されないが、時刻ｔ５以降、ワード線Ｗ１の電圧ＶＷＬ、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬ、メモリゲート線Ｍ０〜Ｍ３の電圧ＶＭＧおよびビット線Ｂ１の電圧ＶＢＬが、図１５に示すように、順次変化し、時刻ｔ６で、書込み動作が終了する。
【０１９０】
特に制限されないが、この実施の形態３においては、時刻ｔ１において、選択ビット線Ｂ１の電圧ＶＢＬを電圧Ｖｃに上昇させた後、選択ビット線Ｂ１を流れる電流が検出しながら、選択ビット線Ｂ１の電圧ＶＢＬを下降させる。電流の検出によって、選択ビット線Ｂ１を流れる電流が所定の値となったときを、時刻ｔ２と判定し、そのときの選択ビット線Ｂ１の電圧ＶＢＬが、上記した電圧Ｖｂｌｐとなる。このように、流れている電流が所定の値になったか否かを判定することにより、選択ビット線Ｂ１の電圧ＶＢＬを、容易に電圧Ｖｂｌｐに定めることが可能となる。
【０１９１】
（実施の形態４）
この実施の形態４においては、書込み動作または／および消去動作にときに、ソース線Ｓ〜Ｓ２の電圧ＶＳＬが、パルス状に変化する。これは、電源回路ＰＷＣ１が、パルス状に変化するソース線選択電圧を形成してもよいし、ソース線ドライバ回路ＳＤＲＶが、ソース線選択電圧をパルス状に変化させるようにしてもよい。
【０１９２】
図１６は、実施の形態４に係わる選択メモリセルＭＣ（１１）の書込み動作を示す波形図である。図１６は、図１５と類似しているので、相違点を主に説明する。図１５では、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬは、時刻ｔ３で、電圧Ｖｓｐに上昇した後、一定の値に維持され、その後、電圧Ｖｓに下降していた。これに対して、図１６では、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬは、時刻ｔ３において、電圧Ｖｓから電圧Ｖｓｐ（ｔ３）まで上昇し、時刻ｔ５において、電圧Ｖｓｐ（ｔ３）から電圧Ｖｓｐ（ｔ５）まで上昇する。その後、時刻ｔ５１において、ソース線Ｓ０〜Ｓ２の電圧ＶＳＬは、電圧Ｖｓｐまで上昇し、時刻ｔ５２において、電圧Ｖｓへ下降する。ここで、電圧Ｖｓｐ（ｔ３）は、電圧Ｖｓと電圧Ｖｓｐとの間の電圧値を有し、電圧Ｖｓｐ（ｔ５）は、電圧Ｖｓｐ（ｔ３）と電圧Ｖｓｐとの間の電圧値を有している。すなわち、ソース線Ｓ０〜Ｓ２の電圧は、書込み動作のとき、パルス状に変化する。これにより、複数回に分けて、ソース線の電圧ＶＳＬは、上昇し、電圧Ｖｓｐに到達することになる。その結果、例えば選択メモリセルＭＣ（１１）に供給されるバイアス電圧の変化量を抑制することが可能となり、メモリ特性の劣化を抑制することが可能である。
【０１９３】
ここでは、書込み動作を例にして説明したが、消去動作においても、ソース線の電圧を同様にパルス状に変化させることにより、メモリ特性の劣化を抑制することが可能である。さらに、ソース線を例にして述べたが、これに限定されるものではない。
【０１９４】
この実施の形態４においても、非選択ワード線に供給されるワード線非選択電圧は、仮想基準電位Ｖｖｇｎｄとなるため、ディスターブの低減および低消費電力化を図ることが可能である。
【０１９５】
実施の形態１〜４では、しきい値電圧判定回路ＶＤＢを用いて、ＦｉｎＦＥＴによって構成された選択トランジスタＳＴｒのしきい値電圧を判定していたが、これに限定されるものではない。例えば、ＦｉｎＦＥＴによって構成された選択トランジスタＳＴｒのしきい値電圧を予め測定あるいは予測をすることが可能な場合には、測定あるいは予測したしきい値電圧に対応する仮想基準電位Ｖｖｇｎｄを、電源回路ＰＷＣ１において形成するようにしてもよい。このようにして形成された仮想基準電位Ｖｖｇｎｄが、非選択ワード線にワード線非選択電圧として供給されるようにしてもよい。
【０１９６】
以上の説明では、メモリセルを構成する選択トランジスタＳＴｒとして、Ｎ型ＦｉｎＦＥＴを用いた場合を主に説明したが、選択トランジスタＳＴｒは、Ｐ型ＦｉｎＦＥＴによって構成してもよい。実施の形態では、Ｎ型ＦｉｎＦＥＴのしきい値電圧が負の電圧を例にして説明した。この場合、非選択メモリセルにおいては、選択トランジスタＳＴｒがオフ状態となるように、当該メモリセルのソース領域ＭＲ（Ｓ）またはドレイン領域ＭＲ（Ｄ）に対して、選択ゲート電極ＳＧの電位が、負の値にされる。見方を変えると、非選択メモリセルにおける選択トランジスタＳＴｒがオフ状態となるように、メモリアレイＭＡＲＹが形成されている半導体基板（半導体領域）ＳＵＢ１の電圧を基準として、当該メモリセルにおける選択トランジスタＳＴｒの選択ゲート電極ＳＧの電位は、負の値にされる。
【０１９７】
これに対して。選択トランジスタＳＴｒとしてＰ型ＦｉｎＦＥＴを用いる場合には、非選択メモリセルにおける選択トランジスタＳＴｒがオフ状態となるように、ソース領域ＭＲ（Ｓ）またはドレイン領域ＭＲ（Ｄ）に対して、選択ゲート電極ＳＧの電位が、正の値にされる。見方を変えると、半導体基板（半導体領域）ＳＵｂ１の電圧を基準として、当該メモリセルにおける選択トランジスタＳＴｒの選択ゲート電極ＳＧの電位は、正の値にされる。
【０１９８】
これにより、選択トランジスタとして、Ｎ型ＦｉｎＦＥＴまたはＰ型ＦｉｎＦＥＴを用いても、実質的に選択トランジスタＳＴｒのしきい値電圧が絶対値において大きくした状態と同様の効果を得ることが可能となる。すなわち、基板バイアス電圧を変えることによって、しきい値電圧を調整することが困難なＦｉｎＦＥＴを、選択トランジスタＳＴｒとして用いても、基板バイアス電圧によるしきい値電圧の調整と同様な効果を得ることが可能となり、非選択メモリセルにおいて、選択トランジスタＳＴｒを確実にオフ状態にすることが可能となる。
【０１９９】
実施の形態１〜４では、メモリセルを構成するメモリトランジスタＭＴｒも、ＦｉｎＦＥＴによって構成されているが、これに限定されるものではない。例えば、メモリトランジスタＭＴｒは、フィン領域を挟むように対向した一対のメモリゲート電極のうちの一方のメモリゲート電極のみを備えているようにしてもよい。また、実施の形態では、メモリアレイＭＡＲＹにおいて、ビット線が行方向に延在し、ワード線、メモリゲート線およびソース線が列方向に延在している例を説明したが、ワード線、メモリゲート線およびソース線が行方向に延在し、ビット線が列方向に延在していてもよい。さらに、ソース領域とドレイン領域は、近接したメモリセル間で共通化されていなくてもよい。
【０２００】
また、実施の形態１〜４では、半導体装置として、図２１（Ｂ）に示したように、上側に配置されたゲート電極部ＧＵも空乏層を形成するのに用いられるＦｉｎＦＥＴを用いた例を説明したが、これに限定されない。例えば、図２１（Ｂ）において、ゲート絶縁膜ＧＩＵを厚くし、ゲート電極部ＧＵが空乏層の形成に寄与しないダブルゲート型のゲート電極を有するＦＥＴを用いてもよい。このダブルゲート型のゲート電極は、上記した対向ゲート型のゲート電極の一種である。
【０２０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２０２】
ＢＤＥＣ／ＤＲＶ  ビット線デコーダドライバ回路
ＮＭＭ  不揮発性メモリモジュール
ＭＣ、ＭＣ（００）〜ＭＣ（３２）  メモリセル
ＭＤＲＶ  メモリゲート線ドライバ回路
ＭＴｒ  メモリトランジスタ
ＰＷＣ、ＰＷＣ１  電源回路
ＳＢＤＲＶ１〜ＳＢＤＲＶ３  基板ドライバ回路
ＳＤＲＶ  ソース線ドライバ回路
ＳＴｒ  選択トランジスタ
ＳＵＢ、ＳＵＢ１〜ＳＵＢ３  半導体基板
ＶＢ  基板バイアス電圧
ＶＢＬ  ビット線の電圧
ＶＤＢ  しきい値電圧判定回路
ＶＳＬ  ソース線の電圧
ＶＭＧ  メモリゲート線の電圧
ＶＷＬ  ワード線の電圧
ＷＤＲＶ  ワード線ドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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