【事件の表示】
　特願２００８−５２９１６６「ランダム・アクセス電気的プログラム可能なＥヒューズＲＯＭ」拒絶査定不服審判事件〔平成１９年　３月　８日国際公開、ＷＯ２００７／０２７６０７、平成２１年　２月１２日国内公表、特表２００９−５０６５７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年８月３０日（パリ条約による優先権主張　外国庁受理２００５年８月３１日、米国）を国際出願日とする出願であって、平成２４年２月１５日付けの拒絶理由通知に対して、同年４月２５日に手続補正書及び意見書が提出され、同年６月１３日付けの拒絶理由通知に対して、同年７月３０日に手続補正書及び意見書が提出されたが、同年８月２０日付けで拒絶査定がなされた。
　そして、同年１１月２０日に審判請求がなされるとともに手続補正書が提出され、その後、平成２５年２月１２日付けで審尋がなされ、同年４月９日に回答書が提出された。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年１１月２０日に提出された手続補正書による補正を却下する。
　
［理由］
１　補正の内容
　平成２４年１１月２０日に提出された手続補正書による補正（以下「本件補正」という。）は、平成２４年７月３０日に提出された手続補正書により補正された本件補正前（以下「本件補正前」という）の特許請求の範囲の請求項１〜１４を補正して、本件補正後の特許請求の範囲の請求項１〜１４とするものであり、本件補正前の請求項１、３及び本件補正後の請求項１、３については、以下のとおりである。
　
（補正前）
「【請求項１】
　プログラム可能デバイスであって、
　各々のセルが長寸法と短寸法を有する複数のセルを備えており、
　前記各々のセルは、
　　ｅヒューズと、
　　前記ｅヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、
　　前記複数のセルのうちの少なくとも２つのセルの短寸法と交差するビット・ラインと
　を備えており、
　前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つのセンス増幅器に接続されている、前記プログラム可能デバイス。」
　
「【請求項３】
　前記センス増幅器は参照電圧源を備えている、請求項１又は２に記載のプログラム可能デバイス。」
　
（補正後）
「【請求項１】
　プログラム可能デバイスであって、
　各々のセルが長寸法と短寸法を有する複数のセルを備えており、
　前記各々のセルは、
　　ｅヒューズと、
　　前記ｅヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、
　　前記複数のセルのうちの少なくとも２つのセルの短寸法と交差するビット・ラインと
　を備えており、
　前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つの差動センス増幅器に接続されている、前記プログラム可能デバイス。」  
　
「【請求項３】
　前記差動センス増幅器は参照電圧源を備えている、請求項１又は２に記載のプログラム可能デバイス。」
　
２　補正事項の整理
　本件補正による補正事項を整理すると、次のとおりである。
〈補正事項１〉
　本件補正前の請求項１及び請求項３の「センス増幅器」を、本件補正後の請求項１及び請求項３の「差動センス増幅器」とする。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）上記補正事項１は、本件補正前の請求項１及び請求項３に記載された「センス増幅器」が「差動センス増幅器」である点で限定するものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は特許法第１７条の２第４項に規定する要件を満たす。
　
（２）補正事項１により補正された「差動センス増幅器」については、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面（以下これらをまとめて「当初明細書等」という。）の段落【００１８】に「差動センス装置１２０」が、段落【００３９】に「１２０：差動センス増幅器」が、また、図１には符号１２０とともに「差動センス増幅器」が記載されている。
　よって、補正事項１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）以上検討したとおり、上記補正事項１は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年法律５５号改正附則３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項（以下「特許法第１２６条第５項」という。）に規定する独立特許要件を満たすか）否かを、更に検討する。　
　
４　独立特許要件を満たすか否かの検討
（１）本願補正発明
　本件補正による補正後の請求項１〜１４に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願補正発明」という。）は、補正後の請求項１に記載されている事項により特定される、上記「１　補正の内容」に補正後の請求項１として記載したとおりのものであり、再掲すると次のとおりである。
　
【本願補正発明】
「【請求項１】
　プログラム可能デバイスであって、
　各々のセルが長寸法と短寸法を有する複数のセルを備えており、
　前記各々のセルは、
　　ｅヒューズと、
　　前記ｅヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、
　　前記複数のセルのうちの少なくとも２つのセルの短寸法と交差するビット・ラインと
　を備えており、
　前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つの差動センス増幅器に接続されている、前記プログラム可能デバイス。」 
　
（２）引用例の表示
　引用例１：特開平８−３１６４２７号公報
　引用例２：国際公開第２００４／０９７８９８号
　引用例３：特表２００４−５１５０６１号公報
　
（３）引用例１の記載、引用発明、引用例２と引用例３の記載
（３−１）引用例１の記載
　原査定の拒絶の理由において引用文献４として引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平８−３１６４２７号公報（以下「引用例１」という。）には、「半導体集積回路装置」（発明の名称）に関して、図３〜図４とともに、次の記載がある。（なお、下線は当合議体が付加したものである。以下同様。）
　
ａ．「【０００２】
【従来の技術】半導体集積回路中で
フューズ、またはアンチフューズを記録手段として用いるような半導体メモリ
【０００３】
アンチフューズ素子３０１は回路の通常動作電圧（１〜５Ｖ程度）よりも十分に高い電圧を負荷することで絶縁状態が破壊されて導通状態になる。また、アンチフューズとは逆に、電圧を負荷することで導通状態が破壊されて絶縁状態になるようなフューズ素子を用いてもよい。
【０００４】
アンチフューズ素子３０１には、それぞれトランジスタ３０２が接続されている。メモリセル３０５はアンチフューズ素子３０１とトランジスタ３０２で構成されており
トランジスタ３０２にはワードデコード回路３０６で制御されるワード線３０３が接続されている。また、メモリセル３０５にはビットデコード回路３０７から出ているビット線３０４が接続されている。
【０００５】図３の半導体メモリへの書き込みの動作は次のような手順をとる。まず、ビットデコード回路３０７で選択された１行のビット線３０４に回路の通常動作電圧よりも十分に高い電圧をかける。次に、ワードデコード回路３０６で選択された１列のワード線３０３に所定の電圧をかけてトランジスタ３０２を低インピーダンス状態にする。これにより、選択された１個のアンチフューズ素子３０１の両端には高い電圧がかかり絶縁状態から導通状態になる。
【０００６】
図３の半導体メモリの読みだし動作は次のような手順をとる。選択された１列のワード線３０３に所定の電圧をかけてトランジスタ３０２を低インピーダンス状態にする。書き込み動作を行った行のビット線３０４に接続された列のアンチフューズ素子３０１は導通状態なのでビット線３０４はトランジスタ３０２に電気的に接続され、ビット線３０４は所定の電圧に保たれるが、書き込み動作を行わなかった行のビット線はアンチフューズ素子が絶縁状態にあるため、電気的に浮遊した状態となる。ビットデコード回路３０７において、この電気的な状態の差を検出してメモリ情報である０と１に変換する。
　
ｂ．「【０００７】
図３に示したようなフューズ
を記録手段として用いるような半導体メモリをＭＯＳを用いて実現する場合のメモリセル３０５のレイアウトを図４に示す。図４（ａ）は平面図、図４（ｂ）は断面図である。
【０００８】
ＭＯＳトランジスタ４０８のワードゲート４０１はそれ自身がメモリのワード線の役割をはたす。ビット線４０５はアンチフューズ素子４０６を通じてドレイン４０３に接続される。ソース４０２には電源電圧、または所定の電圧がコンタクト４０４を通して供給される。
【０００９】
アンチフューズ素子４０６は高電圧をかけることで恒久的に絶縁が破壊される特性をもつ、たとえばシリコン酸化膜、シリコン窒化膜のような物質で形成される
【００１０】
【発明が解決しようとする課題】図４に示すようなアンチフューズ素子４０６に書き込みを行うためには、すなわち絶縁を破壊するためには、素子の両端に高電圧をかける必要があると同時に、電流を大量に流す必要がある。そのためには、
トランジスタ長４０７が十分に長い必要があり
　
ｃ．「【００２６】アンチフューズ素子２０９は高電圧をかけることで絶縁状態が破壊され、導通状態となる特性をもつ、たとえばシリコン酸化膜、シリコン窒化膜のような物質で形成される。
【００２７】
高電圧をかけることで導通状態から絶縁状態となるような特性をもつフューズ素子、たとえば溶断可能なアルミニュウム金属配線などを用いても同様な回路構成でメモリを作成することが可能である
　
ｄ．摘記された上記ａ．の段落【０００５】には、図３の半導体メモリが書き込み可能な半導体メモリであることが記載されている。
　
ｅ．摘記された上記ａ．の記載を参照すると、図３から、半導体メモリは、複数のメモリセル３０５を含んでおり、各メモリセル３０５において、アンチフューズ素子３０１とトランジスタ３０２が直列に接続されていること、ワード線３０３がトランジスタ３０２の制御ゲートに接続されていること、１本のビット線３０４に複数のアンチフューズ素子３０１が接続されていること、前記複数のアンチフューズ素子３０１が１本のビット線３０４を介して一つのビットデコード回路３０７に接続されていること、及び、一つのアンチフューズ素子３０１と１本のワード線３０３が一つのトランジスタ３０２を介して関連していることが、見て取れる。
　
ｆ．摘記された上記ｂ．の記載を参照すると、平面図である図４（ａ）から、メモリセル３０５を構成するＭＯＳトランジスタ４０８は、ワード線の役割をはたすワードゲート４０１の方向と平行に、十分に長いトランジスタ長４０７を有することが、見て取れる。
　
ｇ．摘記された上記ｂ．の記載を参照すると、断面図である図４（ｂ）から、ＭＯＳトランジスタ４０８のドレイン４０３には、符号が付与されていない配線（以下「ドレイン配線」という。）が接続され、該ドレイン配線はアンチフューズ４０６を介してビット線４０５と接続されていることが、見て取れる。
　
ｈ．摘記された上記ｂ．の段落【０００９】の記載を参照すると、平面図である図４（ａ）及び断面図である図４（ｂ）から、アンチフューズ２０９は、ドレイン配線とビット線４０５が電気的に接続可能な箇所に設けられた、シリコン酸化膜やシリコン窒化膜等の絶縁性の物質から構成される、膜状の物質であることが見て取れる。
　
ｉ．摘記された上記ａ．及びｂ．のいずれにも、メモリセル３０５の平面形状については明記されていないが、半導体メモリの回路図が記載された図３から、点線で表示されたメモリセル３０５の平面形状が矩形であり、当該矩形は、「ワード線方向の寸法（以下「縦寸法」という。）」と「ビット線方向の寸法（以下「横寸法」という。）」を有していることが見て取れる。
　そして、前記メモリセル３０５の平面図（レイアウト）が記載された図４（ａ）には、メモリセル３０５の平面形状（メモリセル全体の輪郭形状）は特に示されていないが、当該メモリセル３０５は、図３に点線で表示された矩形と同様に、上記ＭＯＳトランジスタ４０８及びアンチフューズ素子４０６を包含し、ワード線方向の寸法である縦寸法とビット線方向の寸法である横寸法を有するような矩形の平面形状を有しているものと認められる。
　また、図４（ａ）に記載されたＭＯＳトランジスタ４０８は、上記ｆ．において確認したとおり、十分に長いトランジスタ長４０７を有しており、メモリセル３０５の縦寸法は、十分に長いトランジスタ長４０７に対応していることは明らかであるから、ＭＯＳトランジスタ４０８は、メモリセル３０５の縦寸法に適合する、十分に長いトランジスタ長４０７を有していると言うことができる。
　
ｊ．図４（ａ）から、ビット線４０５がワードゲート４０１と垂直な方向に当該メモリセル３０５と交差していることが、見て取れる。この交差の様子は、上記ｉ．で定義した「横寸法」を用いて、ビット線４０５が一つのメモリセル３０５の横寸法と交差している、と言うことができる。
　また、図４（ａ）に記載されたメモリセル３０５は、図３に記載されているように、一本のビット線３０４の配置方向に沿って少なくとも２個配置されているものであり、一本のビット線３０４は前記少なくとも２個の前記メモリセルの各々において、横寸法と交差しているものであるから、ビット線４０５（３０４）は少なくとも２個配置されたメモリセル３０５の横寸法と交差しているものと認められる。
　
ｋ．摘記された上記ａ．の段落【０００６】の記載によれば、あるメモリセルの読み出しは、選択された１列のワード線３０３に所定の電圧をかけて当該メモリセル内のトランジスタ３０２を低インピーダンスの状態にした上で、当該メモリセル内のアンチフューズ素子３０１に接続されたビット線の電気的な状態をビットデコード回路３０７によって検出することによって行われる。
　
ｌ．図３のメモリセル３０５をＭＯＳを用いて実現した場合のメモリセルが図４に示されているから、図３に記載されたトランジスタ３０２は、図４に記載されたＭＯＳトランジスタ４０８に相当し、以下同様に、アンチフューズ素子３０１はアンチフューズ素子４０６に相当し、ビット線３０４はビット線４０５に相当し、ワード線３０３とトランジスタ３０２の制御電極は合わせてワード線の役割をはたすワードゲート４０１に相当している。
　
（３−２）引用発明
　上記ａ．〜ｌ．を総合すれば、引用例１には、次の発明（以下、「引用発明」という。）が記載されている。
　
【引用発明】
「書き込み可能な半導体メモリであって、
　各々のメモリセル３０５が縦寸法と横寸法を有する複数のメモリセル３０５を備えており、
　各々の前記メモリセル３０５は、
　　アンチフューズ素子４０６と、
　　前記アンチフューズ素子４０６に直列に接続され、ワード線の役割をはたすワードゲート４０１と、ビット線４０５に前記アンチフューズ素子４０６を介して接続されたドレイン配線とを有するＭＯＳトランジスタ４０８であって、前記ＭＯＳトランジスタ４０８は、前記メモリセル３０５の前記縦寸法に適合した、十分に長いトランジスタ長４０７を有しており、前記ワード線は前記メモリセル３０５の前記縦寸法と平行に配置されている、前記ＭＯＳトランジスタ４０８と、
　　前記複数のメモリセル３０５のうち少なくとも２つのメモリセルの前記横寸法と交差する前記ビット線４０５と、
　を備えており、
　前記少なくとも２つのメモリセルの横寸法と交差している１本の前記ビット線４０５（３０４）に接続している複数のアンチフューズ素子４０６（３０１）が、前記１本のビット線３０４を介して、一つのビットデコード回路３０７に接続されるとともに、一つの前記アンチフューズ素子４０６（３０１）が一つの前記ＭＯＳトランジスタ４０８（３０２）を介して１本の前記ワード線４０１（３０３）と関連づけられている、前記書き込み可能な半導体メモリ。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由において引用文献２として引用された、本願の優先権主張の日前に外国において頒布された刊行物である、国際公開第２００４／０９７８９８号（以下「引用例２」という。）には、「FUSE AND METHOD FOR FORMING（当審訳：フューズ及びその形成方法）」（発明の名称）に関して、図１〜図３とともに、次の記載がある。（ここにおいて、翻訳は引用例２に係る国際出願の国内段階における公表公報（特表２００７−５２１６４４号公報：以下単に「引用例２の公表公報」という。）を参考にして当合議体が作成したものである。）
　
ａ．「In integrated circuits, fuses are often used to store permanent information or form permanent connections. For example, fuses may be used to fix incorrect circuit connections and replace defective elements, such as in memory redundancy applications. Also, fuses are commonly used for chip identification or in the implementation of security features. Fuses may also be used for analog trimming. 
Fuses may also be used as one time programmable (OTP) elements used to replace read only memories (ROM) that can be programmed once the chip is in packaged form.
フューズは、チップがパッケージングされた後に書き込みができる、リードオンリーメモリ（ＲＯＭ）と置き換えるために使用される、１回書き込み可能な（ｏｎｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）素子として使用することもできる
　
ｂ．「One type of fuse available today is a polysilicon fuse, as will be discussed in reference to FIGs. 1-3. 
FIG. 1 illustrates a schematic 10 illustrating a polysilicon fuse 14 (also referred to as variable resistor 14) in combination with a driving transistor 16, coupled between nodes 12 and 20 (where a control electrode of transistor 16 is coupled to a node 18)
Initially, variable resistor 14 has a low resistance. However, if desired, variable resistor 14 may be programmed to have a high resistance by driving a current (e.g. labeled I on FIG. 1) through variable resistor 14 from driving transistor 16 which permanently damages variable resistor 14, thus resulting in a higher resistance. Therefore, variable resistor 14 may have a low or a high resistance, as desired, corresponding to two states of a fuse
図１は、回路図１０であって、節点１２と節点２０との間に、駆動トランジスタ１６（トランジスタ１６の制御電極は節点１８に接続される）と共に接続されるポリシリコンフューズ１４（可変抵抗体１４とも呼ぶ）を示している
最初、可変抵抗体１４は低い抵抗を有する。しかしながら、必要に応じて、電流を駆動トランジスタ１６から可変抵抗体１４に流して（例えば、図１の記号Ｉで示す）、可変抵抗体１４に回復不能な損傷を与えることにより可変抵抗体１４への書き込みを行なって、可変抵抗体１４に相対的に高い抵抗を持たせることができる。従って、可変抵抗体１４は必要に応じて、フューズの２つの状態に対応する低抵抗または高抵抗を有することができる
　
ｃ．「
FIG. 2 illustrates a top-down view of a device 22 corresponding to schematic 10 of FIG. 1. Device 22 includes a polysilicon portion 32 which has wider portions at each end, and a center portion 34 that is narrower than the end portions. The center portion 34 corresponds to variable resistor 14.
Note that metal portion 42 between variable resistor 14 and driving transistor 16 must be sufficiently wide to support the large current (e.g. labeled I on FIG. 2) from driving transistor 16 provided to variable resistor 14 necessary to program the fuse
図２は、図１の回路図１０に対応する素子２２の上面図を示している。素子２２はポリシリコン部分３２を備え、このポリシリコン部分は幅広部を各端部に有し、かつこれらの端部よりも幅が狭い中央部３４を有する。中央部３４は可変抵抗体１４に対応する。
可変抵抗体１４と駆動トランジスタ１６との間の金属部分４２を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ１６から可変抵抗体１４に供給される大電流（例えば図２の記号Ｉで示す）を流すことができるようにする必要がある
　
ｄ．「
FIG. 3 illustrates a cross-sectional view of device 22.
Variable resistor 14 has a polysilicon layer 66 overlying field oxide region 68, and a silicide layer 64 overlying polysilicon layer 66. Note that silicide layer 64 and polysilicon layer 66 correspond to polysilicon portion 32 of FIG. 2.
However, to program variable resistor 14, a sufficiently large current (from driving transistor 16) is forced through silicide layer 64 and polysilicon layer 66, such that the current through silicide layer 64 (which has a lower resistance than polysilicon layer 66) is destroyed
Alternatively, as a result of the large current, electromigration may result in voids within silicide layer 64, thus also resulting in increased resistance
図３は素子２２の断面図を示している。
可変抵抗体１４は、フィールド酸化膜領域６８の上のポリシリコン層６６と、ポリシリコン層６６を覆うシリサイド層６４と、を有する。ここで、シリサイド層６４及びポリシリコン層６６は図２のポリシリコン部分３２に対応することに注目されたい。
可変抵抗体１４への書き込みを行なうために、電流が通過するシリサイド層６４（ポリシリコン層６６よりも低い抵抗を有する）が破壊されるように十分に大きな電流を（駆動トランジスタ１６から）シリサイド層６４及びポリシリコン層６６に流し込む。
別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層６４の内部にボイドが生じ、これによっても抵抗が高くなる。
　
ｅ．摘記された上記ａ．〜ｄ．の記載を参照すると、図２及び図３から、駆動トランジスタ１６とポリシリコンフューズ１４（可変抵抗体１４）が接続されて１回書き込み可能な素子２２が形成されており、上記駆動トランジスタ１６及びポリシリコンフューズ１４はいずれも、図２の断面３−３の方向に長寸法を有するように配置されており、そのため、前記長寸法の方向が素子２２の長寸法の方向と一致していることが、見て取れる。
　
ｆ．摘記した前記ｃ．には、「可変抵抗体１４と駆動トランジスタ１６との間の金属部分４２を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ１６から可変抵抗体１４に供給される大電流（例えば図２の記号Ｉで示す）を流すことができるようにする必要がある」と記載されており、また、摘記した前記ｄ．には、「可変抵抗体１４への書き込みを行なうために、電流が通過するシリサイド層６４（ポリシリコン層６６よりも低い抵抗を有する）が破壊されるように十分に大きな電流（駆動トランジスタ１６から）をシリサイド層６４及びポリシリコン層６６に流し込む。」及び「別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層６４の内部にボイドが生じ、これによっても抵抗が高くなる。」と記載されていることから、電流によって破壊するタイプ及び電流によってボイドを生成するタイプのいずれにおいても、ポリシリコンフューズ１４（可変抵抗体１４）に書き込みを行うために大電流を流す必要があることが記載されている。
　
（３−４）引用例３の記載
　原査定の拒絶の理由において引用文献１として引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特表２００４−５１５０６１号公報（以下「引用例３」という。）には、「ＭＯＳデバイスベースのセル構造を有するポリヒューズＲＯＭ、及びそれに対する読出しと書込みの方法」（発明の名称）に関して、図１及び図３とともに、次の記載がある。
　
ａ．「【０００２】
（発明の属する技術分野）
本発明は、一般にメモリデバイスに関する。特に、本発明は、シリサイド化ポリシリコンヒューズで実施されるワンタイムプログラマブルアレイをプログラムするための方法に関する。」
　
ｂ．「【００１５】
図１を参照する。ヒューズセル１００は、一端でＮ−ＭＯＳトランジスタ１４０のドレイン１３０ａに接続され、他端１２０ａで行線１２０に接続されたヒューズリンク１３０を有する。
【００１６】
多数のヒューズセル１００がグループ分けされ、アレイを形成する。アレイの各行は、ワイドＰ−ＭＯＳスイッチに接続され、このスイッチのゲートは、行デコーダに接続されると共にそのソースは、単一書込み電流ソースに接続される。書込みは、単一のヒューズを飛ばす（切る）ための書込み電流用のパスを生成する一つの行と一つの列を選択することによって達成される。
【００１７】
アレイの各行は、小さい読出し電流を反映する小さいＰ−ＭＯＳデバイスに接続される。この読出し電流は、Ｎ−ＭＯＳスイッチでの読出しモード中は、オンにされる。この読出しモード中、セルの一つの列が選択され、かつ読出し電流がその列で各ヒューズをバイアスする。次に、
各ヒューズでの結果としての電圧降下の各々は、基準ヒューズによって発生される単一の基準電圧と比較される。
　
ｃ．「【００２２】
図３を参照する。ヒューズセルをレイアウトする場合、それはアレイとすることができる。
回路２００は、図２Ａないし図２Ｃの前述のレイアウトの図１のヒューズセルを使用する。ヒューズセル２４０は、アレイ２３０としてレイアウトされる。
読出し回路２０５ａは、デジタル制御ブロック２３０から信号を受信する。
プログラミングの後に、デジタル制御ブロックは、ユーザが一度に全ての列を読み出すことを可能とする。
　
ｄ．上記ｂ．及びｃ．の記載を参照すると、図３から、アレイ２３０内の各ヒューズセル２４０のヒューズリンクは行線に接続され、前記行線はその右端部においてセンスアンプ２３５の＋側入力（非反転入力を意味するものと認められる。）に接続されていることが見て取れる。また、基準ヒューズに接続する配線がセンスアンプ２３５の−側入力（反転入力を意味するものと認められる。）に接続されることで、行線の電圧と基準ヒューズによって発生する基準電圧とを比較するものであるから、上記センスアンプ２３５が差動センス増幅器であることは自明である。
　
ｅ．図３から、アレイ２３０内に配置された４本の行線に対して、センスアンプが２つ形成されていることが見て取れる。したがって、行線の数とセンスアンプの数が対応していないように見える。しかしながら、摘記した上記ｃ．には「プログラミングの後に、デジタル制御ブロックは、ユーザが一度に全ての列を読み出すことを可能とする。」と記載されていることから、全ての行線に一つずつセンスアンプが接続していることが理解できる。仮に、行線の数よりセンスアンプの数が少なければ、全ての列を一度に読み出すことはできないからである。
　
（４）対比
（４−１）次に、本願補正発明と引用発明とを対比する。
ア．引用発明の「書き込み可能な半導体メモリ」、「メモリセル３０５」、「ワード線」、「ＭＯＳトランジスタ４０８」及び「ビット線４０５」は、それぞれ、本願補正発明の「プログラム可能デバイス」、「セル」、「ワード・ライン」、「トランジスタ」及び「ビット・ライン」に相当している。
　
イ．引用発明の「各々のメモリセルが縦寸法と横寸法を有する複数のメモリセル３０５」と本願補正発明の「各々のセルが長寸法と短寸法を有する複数のセル」とは、各々のセルが一方の寸法及び他方の寸法からなる二つの寸法を有する複数のセルである点で共通している。
　
ウ．本願補正発明の「ｅヒューズ」とは、本願明細書の段落【０００２】に記載のように「電気的プログラム可能なヒューズ（ｅヒューズ）」であり、本願図１等に実施形態として記載されたｅヒューズは、当該ｅヒューズに電流を流して切断するタイプのヒューズである。一方、引用発明の「アンチフューズ素子」は、当該アンチフューズに所定の電圧をかけて絶縁状態から導通状態にするタイプのヒューズである。
　したがって、引用発明の「アンチフューズ素子４０６」と本願補正発明の「ｅヒューズ」は反対のタイプのヒューズであるが、両者は絶縁状態と導通状態を電気的に切り替える「電気的プログラム可能なヒューズ」である点で共通している。
　
エ．引用発明の「前記アンチフューズ素子４０６に直列に接続され」「ている、前記ＭＯＳトランジスタ４０８」と本願補正発明の「前記ｅヒューズに直列であ」「る、前記トランジスタ」とは、「電気的プログラム可能なヒューズに直列である、前記トランジスタ」の点で共通している。
　
オ．引用発明において、「ワード線の役割をはたすワードゲート４０１」とは、ワードゲート４０１とワード線が一体に形成されており、ワード線の一部がワードゲートとして機能するものと認められるが、図３の回路図によれば、ワード線３０３はトランジスタ３０２のゲート電極と接続されているものと考えることもできる。
　したがって、引用発明の「ワード線の役割をはたすワードゲート４０１」は、本願補正発明の「ワード・ラインに接続された制御電極」に相当している。
　
カ．本願補正発明の「センス・ライン」なる文言については、本願明細書の発明の実施の形態の欄には全く記載されておらず、発明の実施の形態に記載された読み出し専用メモリ（ＲＯＭ）のどの構成に対応するかは明確に示されていない。しかしながら、１）「センス・ライン」とは、請求項１の記載によれば、各セルが備えるトランジスタの導電経路に接続される配線であり、２）本願明細書の段落【００１７】に「
センス
読み出し
　一方、引用発明においても、ビット線４０５は各々のメモリセルが備えるアンチフューズ素子及びドレイン配線を介してＭＯＳトランジスタ４０８に接続されており、また、ビットデコード回路３０７に接続されて読み出しのために使用される配線である。
　したがって、引用発明の「ビット線４０５」が、本願補正発明の「ビット・ライン」に相当していることは上記ア．で検討したとおりであるが、引用発明の「ビット線４０５」は、同時に、本願補正発明の「センス・ライン」にも相当している。
　また、そのため、引用発明の「ビット線４０５に前記アンチフューズ素子４０６を介して接続され」る、「ＭＯＳトランジスタ４０８」が「有する」「ドレイン配線」は、本願補正発明の「センス・ラインに接続された」、「トランジスタ」が「有する」「導電経路」に相当している。
　
キ．上記ア．で対比したとおり、引用発明の「ＭＯＳトランジスタ４０８」及び「メモリセル」は、それぞれ、本願補正発明の「トランジスタ」及び「セル」に相当しているから、引用発明の「前記ＭＯＳトランジスタ４０８は、前記メモリセル３０５の前記縦寸法に適合した、十分に長いトランジスタ長４０７を有し」ていることと、本願補正発明の「前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し」ていることは、「前記トランジスタ」「は前記セルの」一方の寸法「に実質的に適合した長寸法を有し」ている点で共通している。
　
ク．上記ア．で対比したとおり、引用発明の「ワード線」及び「メモリセル３０５」は、それぞれ、本願補正発明の「ワード・ライン」及び「セル」に相当しているから、引用発明の「前記ワード線は前記メモリセル３０５の前記縦寸法と平行に配置されている」ことと、本願補正発明の「前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている」ことは、「前記ワード・ラインは前記セルの前記」一方の寸法「に実質的に平行に配置されている」点で共通している。
　
ケ．引用発明の「前記複数のメモリセル３０５のうち少なくとも２つのメモリセルの前記横寸法と交差する前記ビット線４０５」と、本願補正発明の「前記複数のセルのうちの少なくとも２つのセルの短寸法と交差するビット・ライン」とは、「前記複数のセルのうちの少なくとも２つのセルの」他方の寸法「と交差するビット・ライン」の点で共通している。
　
コ．本願補正発明の「前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つの差動センス増幅器に接続されている」なる記載については、当該記載内の係り受けの関係が明確でないため、日本語として意味不明な記載となっているが、当該記載は本願明細書の段落【００１８】の記載「センス・マージンを改善し、より小さなヒューズ抵抗変化を確実に検出するために、参照ヒューズによる差動センス法を用いることが好ましい。センス・マージンを改善することによって、各ｅヒューズに１つのセンス増幅器を備える現在の実施とは反対に、
ビット・ライン全体に備えられた複数のｅヒューズを単一センス増幅器がサポートすることができる
　一方、引用発明においても、１）「前記少なくとも２つのメモリセルの横寸法と交差している１本の前記ビット線４０５（３０４）に接続している複数のアンチフューズ素子４０６（３０１）が、前記１本のビット線３０４を介して、一つのビットデコード回路３０７に接続される」とともに、２）「一つの前記アンチフューズ素子４０６（３０１）が一つの前記ＭＯＳトランジスタ４０８（３０２）を介して１本の前記ワード線４０１（３０３）と関連づけられている」。そして、引用発明の「ビットデコード回路３０７」と本願補正発明「差動センス増幅器」はともに「ビット線の読み取り回路」として機能している。
　したがって、引用発明の「前記少なくとも２つのメモリセルの横寸法と交差している１本の前記ビット線４０５（３０４）に接続している複数のアンチフューズ素子４０６（３０１）が、前記１本のビット線３０４を介して、一つのビットデコード回路３０７に接続されるとともに、一つの前記アンチフューズ素子４０６（３０１）が一つの前記ＭＯＳトランジスタ４０８（３０２）を介して１本の前記ワード線４０１（３０３）と関連づけられている」と、本願補正発明の「前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つの差動センス増幅器に接続されている」は、「前記少なくとも２つのセルの」他方の寸法「と交差する前記ビット・ライン全体が前記ワードラインに関連付けられた複数の」電気的プログラム可能なヒューズ「に対する一つの」ビット線の読み取り回路「に接続されている」点で共通している。
　
（４−２）そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「プログラム可能デバイスであって、
　各々のセルが一方の寸法と他方の寸法を有する複数のセルを備えており、
　前記各々のセルは、
　　電気的プログラム可能なヒューズと、
　　前記電気的プログラム可能なヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタは前記セルの一方の寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記一方の寸法に実質的に平行に配置されている、前記トランジスタと、
　　前記複数のセルのうちの少なくとも２つのセルの他方の寸法と交差するビット・ラインと
　を備えており、
　前記少なくとも２つのセルの他方の寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数の電気的プログラム可能なヒューズに対する一つのビット線の読み取り回路に接続されている、前記プログラム可能デバイス。」
　
《相違点》
《相違点１》
　「電気的プログラム可能なヒューズ」が、本願補正発明では「ｅヒューズ」であるのに対して、引用発明では「アンチフューズ素子４０６」である点。
　
《相違点２》
　複数のセルが備えている「一方の寸法と他方の寸法」について、本願補正発明においては「一方の寸法」が「長寸法」であり、「他方の寸法」が「短寸法」であるのに対して、引用発明において、「一方の寸法」に対応する「縦寸法」と、「他方の寸法」に対応する「横寸法」について、いずれが長くいずれが短いものであるか、特定されていない点。
　
《相違点３》
　本願補正発明において、「電気的プログラム可能なヒューズ」である「ｅヒューズ」は、「セルの一方の寸法」である「長寸法」「に実質的に適合した長寸法」を有しているのに対し、引用発明において、「電気的プログラム可能なヒューズ」である「アンチフューズ素子４０６」は、そのような特定がなされていない点。
　
《相違点４》
　本願補正発明において、「複数の電気的プログラム可能なヒューズ」である「複数のｅヒューズ」に対して、「一つのビット線の読み取り回路」である「一つの差動センス増幅器」が接続されているのに対し、引用発明において、「複数の電気的プログラム可能なヒューズ」である「複数のアンチフューズ素子４０６（３０１）」に対して、「一つのビット線の読み取り回路」である「一つのビットデコード回路３０７」が接続されている点。
　
（５）相違点についての判断
（５−１）相違点１について
　引用例１において、摘記された上記（３−１）ａ．の段落【０００３】には、「アンチフューズとは逆に、電圧を負荷することで導通状態が破壊されて絶縁状態になるようなフューズ素子を用いてもよい。」と、また、同ｃ．の段落【００２７】には「高電圧をかけることで導通状態から絶縁状態となるような特性をもつフューズ素子、たとえば溶断可能なアルミニュウム金属配線などを用いても同様な回路構成でメモリを作成することが可能である。」と記載されている。ここに記載されたフューズ素子とは、電圧をかけることで導通状態から絶縁状態に変化させるものであるから、本願補正発明のｅヒューズに相当するものである。
　したがって、引用発明において、「アンチフューズ素子」に代えて、本願発明の「ｅヒューズ」を採用することは、当業者が容易になし得たことである。
　以上のとおり、上記相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　引用発明のメモリセル３０５は、前記（３−１）ｉ．で確認したように、その平面形状がワード線方向の寸法である「縦寸法」とビット線方向の寸法である「横寸法」を有する矩形となっているが、当該矩形において「縦寸法」と「横寸法」のいずれが長いかについて、引用例１には明記されていない。
　しかしながら、前記（３−１）ｂ．で摘記した段落【００１０】には、アンチフューズ素子４０６に書き込みを行うためには、電流を大量に流す必要があるので、トランジスタ長４０７が十分に長い必要があると記載されており、トランジスタ長４０７が十分に長いものであることに伴って、当該トランジスタ長４０７の方向におけるメモリセルの寸法である、縦寸法が長くなっていることは明らかである。
　したがって、引用発明のメモリセルにおいても、縦寸法は横寸法より長くなっているものと認められるので、この相違点については実質的な相違点ではない。また、仮にこの相違点が実質的な相違点であるとしても、書き込みを行う大量の電流を流すために、トランジスタ長を十分長くすることに伴って、メモリセルの縦寸法を横寸法よりも長くすることは当業者が容易になし得たことである。
　なお、上記の判断は、「電気的プログラム可能なヒューズ」としてアンチフューズ素子を有している引用発明において、このアンチフューズに大電流で書き込むことを前提としているが、前記（３−３）のｆ．で確認したように、フューズ素子を書き込む（切断する）際にも大量の電流を流す必要があることは同様である。したがって、相違点１について検討したように、アンチフューズ素子に代えてフューズ素子（ｅヒューズ）を採用する場合においても、フューズ素子に書き込みを行うための大電流を流すために、トランジスタ長４０７が十分に長い必要があり、そのため、メモリセルの縦寸法が横寸法よりも長くなっていること、もしくは、縦寸法を横寸法よりも長くすることについて、同様に判断できるものである。
　以上のとおり、上記相違点２は、実質的なものではないか、たとえそうではなくとも、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
　引用発明のアンチフューズ素子４０６は、前記（３−１）のｈ．で確認したように、ドレイン配線とビット線４０５が電気的に接続可能な箇所に設けられた膜状の物質であり、本願補正発明のｅヒューズのように、「セルの長寸法に実質的に適合した長寸法を有し」ているものではない。
　しかしながら、フューズ素子（ｅヒューズ）を備えた半導体メモリにおいて、当該フューズ素子を長寸法を有するものとして形成することは、例えば、引用例２や、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記の周知例１に記載されているように周知の技術である。
　
・前記（３−３）のｅ．で確認したように、引用例２の図２に記載されたポリシリコンフューズ１４（可変抵抗体１４）は長寸法を有しているものと認められる。　
　
・周知例１：特開昭５８−６３１４８号公報
　上記周知例１には、次の記載がある。
　
ａ．「第２図（ａ）は本発明のフューズ素子を有する半導体装置の要部平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿う断面図である。（・・・途中省略・・・）前記フィールド絶縁膜１２１で囲まれた島状の基板領域表面には互に電気的に分離されたＰ＋型のソース，ドレイン領域１３，１４が設けられている。これらのソース，ドレイン領域１３，１４間の基板１１上には、例えば厚さ５００Åの酸化シリコンからなるゲート絶縁膜１５を介して例えばシート抵抗１５Ω−ｃｍ，厚さ５０００Åの多結晶シリコンからなるゲート電極１６が設けられている。こうしたソース，ドレイン領域１３，１４、ゲート絶縁膜及びゲート電極１６等によりｐチャンネルＭＯＳ型トランジスタを構成している。また、前記島状のフィールド絶縁膜１２２上には例えば
幅２μｍ，長さ６μｍの多結晶シリコンからなるフューズ素子１７
　
　また、半導体メモリに備えられた各メモリセルにおいて、ＭＯＳトランジスタとフューズ素子を配置するにあたり、ＭＯＳトランジスタの長手方向とフューズ素子の長手方向が同一の方向となるように配置することにより、ＭＯＳトランジスタとフューズ素子の長手方向をセルの長寸法の方向に一致させることは、前記（３−３）のｅ．で確認したように、当業者によって普通に行われていることと認められる。
　
　したがって、相違点１について検討したように、引用発明においてアンチフューズ素子をフューズ素子（ｅヒューズ）に置き換えるにあたり、フューズ素子として周知である長寸法のものを採用するとともに、メモリセルの長寸法とフューズ素子の長寸法が同一の方向となるようにフューズ素子を配置すること、すなわち、本願補正発明のような「セルの長寸法に実質的に適合した長寸法を有」するようにフューズ素子を配置することは、当業者が容易になし得たことである。
　以上のとおり、上記相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−４）相違点４について
　引用発明の「一つのビット線の読み取り回路」である「一つのビットデコード回路３０７」については、引用例１には当該回路の詳細が記載されていない。
　しかしながら、引用例３には、前記（３−４）のｄ．及びｅ．で確認したように、ヒューズが接続された行線毎に一つの差動センス増幅器を接続することが記載されている。また、上記行線はヒューズに接続されており、当該ヒューズに記憶された値を読み出すために使用される配線であるから、引用発明のビット線に相当するものである。
　したがって、引用例３には、ヒューズが接続されたビット線毎に一つの差動センス増幅器を接続することが記載されている。
　なお、ヒューズが接続されたビット線（ビットライン）毎に一つの差動増幅器（センスアンプ、コンパレータ）を接続することは、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記の周知例２にも記載されている。
　
・周知例２：特開２００５−１８３５５７号公報
　上記周知例２には、次の記載がある。
　
ａ．「【００２３】
　図１に、本発明の半導体集積回路の好ましい一実施形態の１メモリセルの等価回路を示す。
本実施形態は、ｐチャネル型ＴＦＴとヒューズ型の不揮発性メモリ素子を用いて回路を構成した形態である
【００２４】
　
図１中、１はメモリセル、２はＴＦＴ、３はワードライン（Ｗｏｒｄ  Ｌｉｎｅ）、４はビットライン（Ｂｉｔ  Ｌｉｎｅ）、５はベースライン（Ｂａｓｅ  Ｌｉｎｅ）、
１０はメモリ素子
　
ｂ．「【００３４】
　また、接続点Ａの電位を検出する手段としては、特に限定されないが、例えば
センスアンプ（コンパレータ）
【００３５】
　図４に、図１のメモリセルを用いた、本発明の半導体集積回路の一実施形態の等価回路を示す。図中、
１１ａ〜１１ｄ、２１ａ〜２１ｄ、３１ａ〜３１ｄ、４１ａ〜４１ｄはメモリセル
１４ａ〜１４ｄはビットライン
２０ａ〜２０ｄはセンスアンプ
　
ｃ．「【００３９】
　図４の集積回路からの情報の
読み出し動作においては、上記書き込み動作時と同様に、ワードライン１３ａを選択してＴＦＴをオン状態とし、全てのビットライン１４ａ〜１４ｄに−２４Ｖを印加し、全てのベースライン１５ａ〜１５ｄは０Ｖ（接地）とすると、各メモリセル１１ａ〜１１ｄのメモリ素子のインピーダンスの高低により、異なる電位がセンスアンプ２０ａ〜２０ｄに入力される。よって、各センスアンプ２０ａ〜２０ｄにおいて、参照電位（Ｒｅｆ．）として−１２Ｖを入力し、該参照電位とビットライン１４ａからの入力電位とを比較することにより、各メモリセル１１ａ〜１１ｄにメモリされた情報に応じた電圧がセンスアンプ２０ａ〜２０ｄより出力される。
【００４０】
　上記動作を、ワードライン１３ｂ〜１３ｄについて繰り返し、
複数個のメモリセルにメモリされた情報を行毎にパラレルに読み出す
　
　たがって、引用発明において、「複数の電気的プログラム可能なヒューズ」である「複数のアンチフューズ素子４０６（３０１）」に対して接続された、「一つのビット線の読み取り回路」である「一つのビットデコード回路３０７」に代えて、「一つの差動センス増幅器」を接続することは、当業者が容易になし得たことである。
　以上のとおり、上記相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−５）判断についてのまとめ
　以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例２、引用例３の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（６）独立特許要件についてのまとめ
　したがって、本件補正による補正後の特許請求の範囲の請求項１に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５　補正の却下の決定のむすび
　以上の次第で、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下すべきものである。
　
第３　本願発明について
１　本願発明
　以上のとおり、本件補正（平成２４年１１月２０日に提出された手続補正書による補正）は却下されたので、本願の請求項１〜１４に係る発明は、平成２４年７月３０日に提出された手続補正書の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、上記第２の１において補正前の請求項１として記載されたものであり、再掲すると、次のとおりである。
　
【本願発明】
「【請求項１】
　プログラム可能デバイスであって、
　各々のセルが長寸法と短寸法を有する複数のセルを備えており、
　前記各々のセルは、
　　ｅヒューズと、
　　前記ｅヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記ｅヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、
　　前記複数のセルのうちの少なくとも２つのセルの短寸法と交差するビット・ラインと
　を備えており、
　前記少なくとも２つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のｅヒューズに対する一つのセンス増幅器に接続されている、前記プログラム可能デバイス。」
　
２　引用例１の記載、引用発明、引用例２、引用例３の記載及び周知技術
　引用例１の記載、引用発明、引用例２、引用例３の記載については、それぞれ、前記第２の４の（３）の（３−１）、（３−２）、（３−３）、（３−４）において、また、周知技術については、同（５）の（５−３）、（５−４）において、摘記及び認定したとおりである。
　
３　対比・判断 
　前記第２の２と、前記第２の３の（１）で検討したように、本願補正発明は、本件補正前の発明（本願発明）の「センス増幅器」を「差動センス増幅器」のように限定したものである。逆に言えば、本件補正前の発明（本願発明）は、本願補正発明から、上記の限定を省いたものである。 
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第２の４において検討したとおり、周知技術を勘案することにより、引用発明と引用例２、引用例３の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。 
　
第４．結言 
　以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例２、引用例３の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。　
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。