【事件の表示】
　平成　１年特許願第１４６０５１号「フラッシュＥＥｐｒｏｍメモリシステムとその使用方法」拒絶査定に対する審判事件［平成　２年　５月　７日出願公開、特開平　２−１１８９９７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.本願は、平成１年６月８日（優先権主張１９８８年６月８日、米国）の出願であって、平成１３年３月１９日付けの手続補正書によって補正された明細書の特許請求の範囲に記載されたとおりの「フラッシュＥＥｐｒｏｍメモリシステムとその使用方法」に関するものである。
　
２.当審の平成１２年１２月１５日付けの拒絶理由の１は、要するに、
『１．この出願は、明細書及び図面の記載が下記の点で不明りょうであるので、特許法第３６条第３項又は第４項に規定する要件を満たしていない。
（Ａ）請求項１に「個々のブロック内にカウントを記憶することを含むこと」と記載され、また請求項４に「個々のブロックの性質はそれぞれ個々のセルのブロック内に記憶され」と記載され、また請求項１５に「個々のブロック内に表示が記憶されているブロックの性質の表示を記憶するステップと」とそれぞれ記載されているが、発明の詳細な説明には、「Ｓの値は、各回ごとに、例えば２０ビット（２２０は略１×１０６に相当する）を各ブロックに用意しておいて蓄積することができる。その方法により各ブロックはそれ自身の耐久の記録を保持することができる。」（明細書第４９頁第７行〜同第１１行目）と記載されているだけであり、具体的にどのようにして個々のブロック内にカウント（性質）を記憶するのか明確でなく、この点で本願発明は当業者が容易に実施できる程度に明細書及び図面が記載されているとは認められない。
（Ｂ）請求項１に「前記複数のメモリブロックを前記少なくとも１つの補助メモリブロックに置き換えることと」と記載され、また「前記ブロックの他の１つが前記選択されたブロックの代わりに消去及びプログラムされるように置き換えられるものである」と記載され、また請求項８に「そして前記選択されたブロックの性質がある値に達したことに応答して、選択されたブロックを前記補助ブロックと置き換える」と記載され、また請求項９に「その後に前記選択されたブロックのセルの消去サイクルが終了させられたとき、前記成功裏に消去されなかったセルを他のセルに置き換えるステップを含む」と記載され、また請求項１６に「指定されたデータを受けるために、前記選択されたブロックを前記ブロックの別のものに代替するステップをさらに含む」と記載され、また請求項１７に「補助ブロックに代替するステップとを含む」と記載され、また請求項１８に「消去サイクルが終了したときに成功裏に消去されなかった前記選択ブロックの前記セルを他のセルで代替するステップとを含む」とそれぞれ記載されているが、発明の詳細な説明には、「もし、各ブロックについて、Ｓが知られているならば、前記Ｓが１×１０６（または他のセットされた数字）のプログラム消去サイクルに達したならば、それらの素子は自動的に新しい補助的なブロックと交換することができる」という記載しかなされておらず、具体的にどのようにして補助ブロックと交換するのか、及び具体的にどのようにして成功裏に消去されなかったセルを検出して他のセルに置き換えるの明確でなく、この点で本願発明は明細書及び図面の記載が当業者が容易に実施できる程度に記載されているとは認められない。
（Ｃ）（略）
（Ｄ）（略）
（Ｅ）（略）
（Ｆ）（略）
（Ｇ）（略）
（Ｈ）（略）
（Ｉ）（略）
（Ｊ）（略）
（Ｋ）（略）
（Ｌ）図面第３図の動作フローが良く理解できない。特に、ＳＥＴ　Ｖ１、ＳＥＴ１、ＳＥＴｎ、Ｎ、ＳＥＴ　Ｘが何を意味するのか明らかでなく、また、ステップ１ｂの「対角線セルを読め」とは如何なることか理解できない。』というものである。
　
もし、各ブロックについて、Ｓが知られているならば、前記Ｓが１×１０6 （または他のセットされた数字）のプログラム消去サイクルに達したならば、それらの素子は自動的に新しい補助的なブロックと交換することができる。
Ｓは、当初０にセットされており、そして、各完全なブロック消去の多数のパルスサイクルごとに順次繰り上げられていく。
Ｓの値は、各回ごとに、例えば２０ビット（２20は略１×１０6 に相当する）を各ブロックに用意しておいて蓄積することができる。その方法により各ブロックはそれ自身の耐久の記録を保持することができる。」との記載がある。
同一ブロックにＳを記憶するということは明確に記載されており、当業者に理解できる程度に記載されている。』と主張し、また、当審が指摘した上記（Ｂ）の記載不備に対して、『しかしながら、ブロックの置き換えについては（００３１）に「もし、各ブロックについて、Ｓが知られているならば、前記Ｓが１×１０6 （または他のセットされた数字）のプログラム消去サイクルに達したならば、それらの素子は自動的に新しい補助的なブロックと交換することができる。Ｓは、当初０にセットされており、そして、各完全なブロック消去の多数のパルスサイクルごとに順次繰り上げられていく。Ｓの値は、各回ごとに、例えば２０ビット（２20は略１×１０6 に相当する）を各ブロックに用意しておいて蓄積することができる。その方法により各ブロックはそれ自身の耐久の記録を保持することができる。」の記述がある。
個々のメモリセルの代替については、（００４０）に詳述されている。
（００４０）２ｃ．もしＮがＸより大きければ、そのときには消去されていないビットＮの存在のアドレスが発生させられる。それは、このシステムレベルにおいて予備のよいビット交換するためである。もし、ＮがかなりＸより大きい場合（もし、Ｎが全セルの５％にあたる場合）、そのような場合にはフラグを立てて、ユーザーにこのアレイはその忍耐の限界に達し、生命（寿命）の終わりになったことを示す。
また（００４６）に「フラッシュＥＥｐｒｏｍメモリチップにおいて、新しい消去プログラムを効果的に実行するためにチップ上に（または別の制御チップの上に）必要な電圧Ｖ1 と電圧の増加分ΔＶからｎΔＶを発生する電圧増加装置、Ｎをカウントし貯蔵されている値Ｘと比較する係数回路、不良ビットの位置のアドレスを蓄積するレジスタ、および前述した消去シーケンスを実行するための命令を含む制御およびシーケンス回路を提供することができる。」の記載がある。
また消去されていないメモリセルの検出について開示は、「十分な数のセルが消去された状態に達したか否かを決定するために消去の後で読み取る（図３のステップ１ｂと２ｂ，をご参照）。セルの状況がどのようにして読まれるかについては、図２に関連する記述を参照されたい。』と主張し、また、当審が指摘した上記（Ｌ）の記載不備に対して、『この前段につきましては、以下の記述を参照されたい。
（００３１）あるパラメータは消去のアルゴリズムに関連して設定されるものである。
それらは図３にリストされており、Ｖ1 は最初の消去パルスの消去電圧である。
　なおＳＥＴ　Ｖ1 は、Ｖ1 をセットせよとの意味である。
Ｖ1 は、最初の消去パルスの消去電圧である。
ＳＥＴ　Ｖ1 は最初の消去パルスの消去電圧をセットせよの意味である。
Ｖ1 は最初の消去パルスの電圧である。
Ｖ1 は従来の消去電圧よりも５Ｖばかり低い。
低い電圧で短時間で消去できる。ＩＣに加えられる電圧的なストレスを少なくすることがてきるので、ＩＣの寿命を長くすることができる。
なおご指摘のＳＥＴ　１は、ＳＥＴ　ｔ（１０〜１００ｍｓ）の意味である。ｔは各消去パルスの持続時間である。
ｎmax は、サイクル当たりの消去パルスの最大数ＳＥＴ　ｎは、サイクル当たりの消去パルスの数ＳＥＴ　Ｎ　完全消去ができなかったビットの数ＳＥＴ　Ｘ（システムの許容するバッドビットの数、）Ｘ＝０（不良なし）を閉めている。
　なお後段の「対角線セル（ｎ＋ｍ）」については以下の記述をご参照下さい。
（００３５）１ｂ．アレイの中のまばらなパターンを読め。対角線の読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全な読みよりはむしろ）のセルを読むことになり、そして、少なくとも各行からの１つのセル、そして各列からの１つ
のセルを取り出したことになる。』と主張している。
　そこで、上記審判請求人の意見書での主張を踏まえて、上記（Ａ）、（Ｂ）、（Ｌ）の記載不備が解消したか否かを再度検討する。
　まず、上記（Ａ）の記載不備について検討すると、消去回数をカウントするためにはカウントする何らかの手段（例えばカウンタ）が必要になることは明らかであるが、審判請求人が上記（Ａ）の記載不備が解消した根拠としている本願全文訂正明細書の段落【００３１】の記載を参照しても、カウントする手段を個々のメモリブロック内のどこにどのようにして配置するのかについての記載は全くなされておらず、この点は依然として不明りょうである。また、仮に何らかの手段でメモリブロック内にカウントする手段を配置することができたとしてもこのカウントする手段をどのようにして制御するのか依然として明らかでない。
　次に、上記（Ｂ）の記載不備について検討すると、段落【００３１】、段落【００４０】及び段落【００４６】の記載を参照しても、具体的にどのようにして消去回数が所定数に達し、交換が必要となったメモリブロックをどのようにして補助ブロックと交換するのか記載されておらず、この点は依然として不明りょうである。また、どのようにして成功裏に消去されなかったセルを検出して他のセルに置き換えるのかについても具体的に記載されておらず、この点も依然として不明りょうである。
　次に、上記（Ｌ）の記載不備について検討すると、上記意見書での「ＳＥＴ　１は、ＳＥＴ　ｔ（１０〜１００ｍｓ）の意味である。ｔは各消去パルスの持続時間である。ｎmax は、サイクル当たりの消去パルスの最大数　ＳＥＴ　ｎは、サイクル当たりの消去パルスの数　ＳＥＴ　Ｎ　完全消去ができなかったビットの数　ＳＥＴ　Ｘ（システムの許容するバッドビットの数、）Ｘ＝０（不良なし）を閉めている。」の主張はその技術的意味が全く不明りょうであり、ＳＥＴ　１、ＳＥＴ　ｎ及びＳＥＴ　Ｘがどのような技術的意味があるのか依然として明確でない。また、審判請求人は、段落【００３５】の記載を読めば、第３図の１ｂの「対角線セルをよめ」の技術的意味が分かる旨の主張をしているが、段落【００３５】には「１ｂ．アレイの中のまばらなパターンを読め。対角線の読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全な読みよりはむしろ）のセルを読むことになり、そして、少なくとも各行からの１つのセル、そして各列からの１つのセルを取り出したことになる。状態“３”までに完全に消去されていないセルの数ＮとＸを比較する。」と記載されているだけであり、この記載では対角線セルを読むことが技術的にどのような意味があるのか依然として不明りょうであって、図面第３図の動作フローが依然として理解することができない。
　以上のとおりであるので、本件出願は、当業者が容易にその発明を実施をすることができる程度に明細書及び図面が記載されているとは認められないから、特許法第３６条第３項に規定する要件を満たしていないので、当審で通知した上記拒絶理由によって拒絶するものとする。
　よって、結論の通り審決する。