【事件の表示】
　特許第３１１０９２２号「マルチチップ・モジュール」の請求項１、３、８に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　本件特許異議の申立てを却下する。
【理　由】
１．手続の経緯
　本件特許第３１１０９２２号の請求項１〜１２に係る発明についての出願は、平成５年８月１２日に特許出願され、平成１２年９月１４日にその特許権の設定登録がなされ、その後、請求項１，３，８に係る発明についての特許に対して芦沢富美子より特許異議の申立てがなされ、当審より取消理由が通知され、その指定期間内である平成１４年８月１９日に訂正請求がなされ、当審より訂正拒絶理由と取消理由が通知され、その指定期間内である平成１５年６月１７日に訂正請求の補正がなされ、当審より取消理由が通知され、その指定期間内である平成１５年７月２４日に先の訂正請求の取下げと新たな訂正請求がなされたものである。
　
２．訂正の適否について
（１）訂正の内容
　訂正事項ａ，ｃ，ｈ：
　　請求項１，３，８を削除する。
　訂正事項ｂ，ｄ〜ｇ，ｉ〜ｌ：
　　上記請求項の削除に対応させて、他の請求項につき、請求項番号の順次繰り上げを行うとともに、新たな請求項１の表現形式を従属項形式から独立項形式に改め、又、各請求項中における限定対象及び引用請求項番号の記載の整合化を行う。
　訂正事項ｍ：
　　発明の詳細な説明の段落【００１３】の記載を、新たな請求項１の記載に倣ったものとする。　
（２）訂正の目的の適否、新規事項の有無及び特許請求の範囲の拡張・変更の存否
　上記訂正のうち、訂正事項ａ，ｃ，ｈは、請求項１，３，８を削除するというものであるから特許請求の範囲の減縮に該当し、その他の訂正事項は、該削除に伴い明細書中の他の記載の整合化を図るためのものであるから明りょうでない記載の釈明に該当する。又、上記訂正内容からみて、これらの訂正は新規事項の追加に該当せず、又、実質上特許請求の範囲を拡張し又は変更するものでもないことは明らかである。
（３）むすび
　よって、上記訂正は、平成１１年改正前の特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書き及び第２項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申立てについての判断
　請求項１，３、８に係る発明は、訂正の結果削除され、特許異議の申立ての対象が存在しないので、この特許異議の申立ては、不適法な申立てであって、その補正をすることができないものである。
　したがって、本件特許異議の申立ては、特許法第１２０条の６第１項で準用する第１３５条の規定によって却下すべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年７月２９日（２００３．７．２９）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
マルチチップ・モジュール
（５７）【特許請求の範囲】
　【請求項
１
ベース基板（３０）と、
　
該ベース基板の第１の面上に設けられ、絶縁層と配線導体が交互に積層された薄膜多層回路基板（３２）と、
　
該薄膜多層回路基板の主面上に設けられた回路素子（１４，１６）と、
　
前記薄膜多層回路基板の主面上に支持され、前記配線導体を配線基板に形成された外部回路に接続するリード部材（３４，５０，５４）と
　
を具備することを特徴とする
　【請求項
２
リード部材
１記
　【請求項
３
リード部材
または２
　【請求項
４
１
　【請求項
５
　【請求項
６
１
　【請求項
７
リード部材
６
　【請求項
８
７
　【請求項
９
８
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、ＬＳＩチップなどの複数の回路素子をそのまま高密度の配線基板（回路基板ともいう）に搭載するマルチチップ・モジュール（ＭＣＭ：ＭｕｌｔｉＣｈｉｐ　Ｍｏｄｕｌｅ）に関する。
　【０００２】
　近年、複数のＬＳＩチップを高密高密度配線基板に搭載して、高速化及び低コスト化を図ったマルチチップ・モジュールが注目されている。周知のように、マルチチップ・モジュールはＭＣＭ−Ｌ、ＭＣＭ−Ｃ及びＭＣＭ−Ｄの３つのタイプに大別される。ＭＣＭ−Ｌタイプのマルチチップ・モジュールは、プリント配線基板上に回路素子を搭載するものであり、低コスト化を可能とする。ＭＣＭ−Ｃタイプのマルチチップ・モジュールは厚膜多層セラミック基板上に回路素子を搭載するものであり、低コスト化及び高速化がある程度可能となる。ＭＣＭ−Ｄタイプのマルチチップ・モジュールはセラミックなどの厚膜基板上に、絶縁層と配線導体層が多層化された回路基板を設け、この回路基板上に回路素子を搭載する。このＭＣＭ−Ｄタイプは他の２つのタイプに比べ、最も高速化及び高密度化が図れる。
　【０００３】
　【従来の技術】
　図１３は、従来のＭＣＭ−Ｃタイプのマルチチップ・モジュールの側面図である。図１３のマルチチップ・モジュールは多層構成の厚膜セラミック基板１０を有する。ＬＳＩチップ１４や、抵抗又はキャパシタなどの能動素子１６は、厚膜セラミック基板１０の第１の面上に搭載してある。これらの回路部品１４、１６は厚膜セラミック基板１０内部の配線に接続されている。上記第１の面に対向する第２の面には、多数のＩ／Ｏピン１２を取り付ける。マルチチップ・モジュールは、このＩ／Ｏピン１２をプリント配線基板１８に挿入することで直接、実装する。
　【０００４】
　図１４は、従来のＭＣＭ−Ｄタイプのマルチチップ・モジュールの側面図である。図１４中、図１３に示す構成要素と同一のものには同一の参照番号を付してある。高速化及び高密度化のために、厚膜セラミック基板１０の第１の面上に薄膜回路基板２０を設けている。回路素子１４、１６は、この薄膜回路基板２０上に搭載する。これらの回路素子は、薄膜回路基板２０内の配線を介して厚膜セラミック基板１０やＩ／Ｏピン１２に接続されている。厚膜セラミック基板１０と薄膜回路基板２０との相対向する面にそれぞれ、接続用のパッド（図示を省略してある）を設け、基板１０と２０の配線を接続する構成である。図１４のマルチチップ・モジュールは図１３の場合と同様に、Ｉ／Ｏピン１２を用いて直接プリント配線基板１８に実装する。
　【０００５】
　図１５は、従来のＭＣＭ−Ｄタイプの別の構成例を示す側面図である。図１５中、図１４に示す構成要素と同一のものには同一の参照番号を付してある。薄膜回路基板２０は、配線導体層を持たないベース基板２４上に搭載してある。ベース基板２４は例えば、セラミック、シリコンウエハ、アルミニウム等の金属からなる。このベース基板２４は、ベース基板実装用パッケージ２２に内蔵してある。パッケージ２２は、セラミックやモールド樹脂からなり、ベース基板２４を収容する凹部を内部に有する。Ｉ／Ｏピン２８は、パッケージ２２の周辺部に取り付けてある。薄膜回路基板２０とＩ／Ｏピン２８とは、ワイヤ２６で接続する。なお、パッケージ２２には、ワイヤ２６をボンディングするためのパッド（図示を省略してある）を設けてある。図１５に示すマルチチップ・モジュールは、Ｉ／Ｏピン２８を介してプリント配線基板１８上に実装してある。図１５に示す構成では、回路素子１４、１６がプリント配線基板１８に面している。
　【０００６】
　【発明が解決しようとする課題】
　しかしながら、上述した従来のマルチチップ・モジュールは次の問題点を有する。
　【０００７】
　図１３に示すマルチチップ・モジュールで用いている厚膜セラミック基板１０は、薄膜回路基板２０に比べ、配線導体を形成できる密度が低い。従って、所望の回路構成に対する配線を形成するには、相当の多層化が必要となり、コストが高くなる。また、多層化の度合が大きくなるほど配線長は増大し、信号を遅延させてしまうことになる。従って、特に高速化を要求する回路構成には適していない。
　【０００８】
　図１４に示すマルチチップ・モジュールは厚膜セラミック基板１０と薄膜回路基板２０とを用いているため、コストが高くなる。また、薄膜回路基板２０を形成する際には、厚膜セラミック基板１０のセラミック部分とこれから露出する配線（パッド部分）の表面状態（反り、粗さ、ポア等）が大きく影響するため、厚膜セラミック基板１０の表面状態により薄膜形成の不良が発生し、マルチチップ・モジュールの歩留りを悪化させる。
　【０００９】
　図１５に示すマルチチップ・モジュールは無垢のセラミック基板、シリコンウエハ、又はアルミニウム等の金属のような安価で表面状態が良いベース基板２４を利用するため、この点は有利である。しかしながら、プリント配線基板に実装するためのパッケージ２２が必要であり、コスト高である。また、パッケージ２２の特性が悪いと、マルチチップ・モジュールから出力される信号が遅延されていたり、ノイズが大きくなったりして、マルチチップ・モジュールの特性が悪化してしまう。また、回路構成の変更などで、Ｉ／Ｏピン２８の数を増やしたり、ベース基板２４に搭載する回路素子の数を増やしたりする必要がある場合、パッケージ２２を作り直す必要が発生する。従って、コストの増加や再設計や再製造に時間がかかる等の問題点がある。
　【００１０】
　更に、図１３、１４及び１５に共通した問題として、マルチチップ・モジュールの形状を変更する毎に厚膜セラミック基板１０やベース基板実装用パッケージ２２を新たに制作する必要が発生して、マルチチップ・モジュール設計・製造のＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）やコストが増大してしまう。
　【００１１】
　本発明は、以上の問題点を解決し、低コスト、高密度、高速でかつ設計及び製造のフレキシビリティを有するマルチチップ・モジュールを提供することを目的とする。
　【００１２】
　【課題を解決するための手段】
　図１を参照して本発明の構成を説明する。
　【００１３】
　本発明のマルチチップ・モジュール１００は、ベース基板３０と、ベース基板３０の第１の面上に設けられ、絶縁層と配線導体が交互に積層された薄膜多層回路基板３２と、薄膜多層回路基板３２の主面上に設けられた回路素子１４、１６と、薄膜多層回路基板３２の主面上に支持され、前記配線導体を配線基板１８に形成された外部回路に接続する
リード部材
　【００１４】
　【作用】
　配線導体は薄膜多層回路基板３２に設けられているので、ベース基板３０は配線導体を必要としない。従って、図１３や図１４に示すような高価な多層構成の厚膜セラミック基板を用いる必要がないので、マルチチップ・モジュールを安価に製造できる。
　【００１５】
　また、図１５に示すようなベース基板実装用パッケージを用いる必要がないので、マルチチップ・モジュールを安価に製造できるとともに、ベース基板実装用パッケージの特性による影響を受けない。従って、マルチチップ・モジュールの特性は良好である。
　【００１６】
　更に、設計変更などがあった場合でも、薄膜回路基板３２の変更だけで対応できる。加えて、マルチチップ・モジュールの形状が変わっても、薄膜回路基板３２の形状の変更（例えば、薄膜回路基板３２の切断）で容易に対応でき、マルチチップ・モジュール設計・製造のＴＡＴやコストを大幅に改善できる。
　【００１７】
　【実施例】
　図１及び図２を参照して、本発明の第１の実施例を説明する。
　【００１８】
　図２は、図１に示すＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）タイプのマルチチップ・モジュール１００の要部を示す拡大断面図である。なお、図２において、図１と同一の構成要素には同一の参照番号を付してある。ベース基板３０上には、薄膜多層回路基板３２が形成されている。薄膜多層回路基板３２は、図示するように多層構成である。より詳細には、薄膜多層回路基板３２は、第１の配線導体３２Ａ−１、第２の配線導体３２Ａ−２、第３の配線導体３２Ａ−３、第４の配線導体３２−４、及び第５の配線導体３２Ａ−５と、第１の絶縁層３２Ｂ−１、第２の絶縁層３２Ｂ−２、第３の絶縁層３２Ｂ−３、第４の絶縁層３２Ｂ−４、及び第５の絶縁層３２Ｂ−５とを有する。これらの配線導体及び絶縁層は、ベース基板３０から順に図２に示すように積層されている。
　【００１９】
　配線導体３２Ａ−５は、Ｉ／Ｏピン３４やＬＳＩチップ１４を取り付けるためのパッドである。Ｉ／Ｏピン３４を取り付けるパッド３２Ａ−５は、アレイ状に並べてある。配線導体３２Ａ−１ないし３２Ａ−４は、薄膜多層回路基板３２を縦及び横方向に延びている。異なる層にある配線導体は、これらの配線導体間に介在する絶縁層に形成されたビア・ホールを介して接続されている。例えば、配線導体３２Ａ−１は、絶縁層３２Ｂ−１に形成されたビア・ホール３６を介して配線導体３２Ａ−２に接続されている。なお、配線導体３２Ａ−１は、例えば電源層である。
　【００２０】
　以上のように構成される薄膜多層回路基板３２は、通常のＬＳＩ製造プロセスで形成できる。
　【００２１】
　パッド３２Ａー５の取り付け面は絶縁層３２Ｂ−５から露出している。Ｉ／Ｏピン３４は、はんだ３８を用いて、パッド３２Ａ−５に取り付けられている。露出しているパッド３２Ａ−５の領域は、Ｉ／Ｏピン３４の取り付け部３４ａよりも大きい。図３２の構成では、電源層である配線導体３２Ａ−１はビア・ホールを介して図３２の左側のＩ／Ｏピン３４に接続されている。本発明の第１の実施例では、プリント回路基板１８に挿入されるＩ／Ｏピン３４を薄膜多層配線基板３２に取り付けた構成を特徴とする。Ｉ／Ｏピン３４のはんだ付けは、既存の方法で行える。
　【００２２】
　ＬＳＩチップ１４は、はんだのバンプ４０を用いてパッド３２Ａ−５に取り付けられている。なお、バンプ４０に代えてワイヤ・ボンディングやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）リードを用いてもよい。
　【００２３】
　ここで、図１及び図２に示すマルチチップ・モジュールの各部の材料について説明する。ベース基板３０はＡｌＮ、Ａｌ　ｓ２　ｓＯ　ｓ３　ｓ、ムライト（Ｍｕｌｉｔｅ）などのセラミック、Ａｌ、Ｃｕ、Ｃｕ−Ｗ等の合金による金属、またはＳｉやガラス等を用いる。更に、ガラスエポキシやガラスポリイミド等の一般プリント配線基板の絶縁材料等の樹脂を用いてベース基板３０を形成しても良い。
　【００２４】
　薄膜多層回路基板３２の絶縁層３２Ｂ−１ないし３２Ｂ−５は、ポリイミド、テフロン、エポキシ等の有機材料を用いて形成される。配線導体３２Ａ−１ないし３２Ａ−５には、ＡｌやＣｕなどを用いる。
　【００２５】
　なお、薄膜多層回路基板３２は、上述の構成に限定されず、例えば任意の数の導体配線層を絶縁層を介して積層したものを用いることができる。
　【００２６】
　図３は、マルチチップ・モジュール１００を底面側から見た斜視図である。Ｉ／Ｏピン３４は、ＬＳＩチップ１４及び抵抗やキャパシタなどの受動素子１６を取り囲むように、薄膜多層回路基板３２の周辺部に配列されている。なお、便宜上、Ｉ／Ｏピン３４は簡略化してある。薄膜多層回路基板３０が設けられたベース基板３０とは反対側の面（裏面）には、冷却用のフィン型ヒートシンク４２が全面に設けられている。ヒートシンク４２内に冷却水を通すパイプ（図示を省略する）を有するものを用いてもよい。
　【００２７】
　図４は、マルチチップ・モジュール１００をプリント配線基板１８に実装した様子を示す斜視図である。プリント配線基板１８の実装面１８ａ上には、マルチチップ・モジュールや半導体素子４６が搭載されている。なお、冷却風４４が図の矢印で示すように与えられている。
　【００２８】
　図５は、本発明の第２の実施例によるマルチチップ・モジュール１００Ａの側面図である。図５において、前述した図に示す構成要素と同一のものには、同一の参照番号を付してある。図５に示すマルチチップ・モジュール１００Ａは、ＦＬＴ（Ｆｌａｔ）パッケージタイプである。Ｉ／Ｏピン５０はガル・ウィングタイプのリードからなり、図２に示すパッド３２Ａ−５にはんだ付けされている。図５に示すマルチチップ・モジュール１００Ａは、前述した第１の実施例と同様の効果を有する。ただし、取り付けできるＩ／Ｏピン５０の数は、ＰＧＡタイプのＩ／Ｏピン３４よりも少ない。第１の実施例と同様に、冷却構造を用いることができる。
　【００２９】
　Ｉ／Ｏピン５０は、ＴＡＢリードであってもよい。
　【００３０】
　図６は、本発明の第３の実施例によるマルチチップ・モジュール１００Ｂの側面図である。図６において、前述した図に示す構成要素と同一のものには、同一の参照番号を付してある。図６に示すマルチチップ・モジュール１００ＢはＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）などのリードレスタイプである。はんだのバンプ５２が、図２に示すパッド３２Ａ−５に取り付けられている。図を簡単にするために、図６では左右に１つずつのバンプ５２を示しているが、ＰＧＡタイプのようにバンプ５２をアレイ状に配列することもできる。図６に示すマルチチップ・モジュール１００Ｂは、前述した第１の実施例と同様の効果を有する。ＬＧＡタイプでは、バンプ５２に代えてフラットなパッドを用いる。第１の実施例と同様に、冷却構造を用いることができる。
　【００３１】
　図７は、本発明の第４の実施例によるマルチチップ・モジュール１００Ｃの側面図である。図７において、前述した図に示す構成要素と同一のものには、同一の参照番号を付してある。図７に示すマルチチップ・モジュール１００Ｃは、ワイヤ・ボンディングタイプである。ワイヤ５４が、図２に示すパッド３２Ａ−５にボンディングされている。前述した第１から第３の実施例とは異なり、ベース基板１８がプリント配線基板１８上に接した状態で搭載されている。第４の実施例では、第１から第３の実施例のような冷却構造を用いることはできない。第４の実施例では、プリント配線基板１８を介して冷却を行う。
　【００３２】
　以上、Ｉ／Ｏ端子の例を挙げたが、本発明はこれらに限定されるものではない。本発明は、薄膜多層配線基板３２に支持された種々のタイプのＩ／Ｏ端子を含む。
　【００３３】
　図８は、図１に示すマルチチップ・モジュール１００に、樹脂からなるカバー５６を設けた構成を示す側面図である。カバー５６はＬＳＩチップ１４やその他の回路素子１６を封止するように設けられている。樹脂はエポキシ系又はシリコン系のものを用いることができる（ポッティング）。ＬＳＩチップ１４や回路素子１６の一部を封止するように樹脂のカバー５６を設けてもよい。
　【００３４】
　カバー５６は、第２ないし第４の実施例にも同様に用いることができる。
　【００３５】
　図９は、図１に示すマルチチップ・モジュール１００に、蓋５８を設けた構成を示す側面図、並びに図１０及び図１１は図９に示す構成に、更に図３に示すヒートシンク４２を取り付けた構成を示す斜視図である。蓋５８は、シール部材６０を介して薄膜多層回路基板３２上に取り付けられている。図９及び図１０に示す構成では、蓋５８はすべてのＬＳＩチップ１４やその他の回路素子１６を封止する。図１０に示すように、蓋５８には蓋自体を補強するくぼみ５８ａが設けられている。このくぼみ５８ａとＬＳＩチップ１４の間に熱伝導材料を介して放熱に利用することもできる。なお、一部のＬＳＩチップ１４や回路素子１６を封止するような蓋を用いてもよい。蓋５８は、アルミニウム又はコバール等の金属又は樹脂で形成できる。
　【００３６】
　本発明のマルチチップ・モジュールで用いることができる冷却構造は、前述のヒートシンク４２に限定されず、任意の冷却構造をベース基板３０に取り付けることができる。例えば、図１２に示すフィン型ヒートシンク（空冷、又は水冷冷却用）６２、コールドプレート（水冷冷却用）６４、ペルチェ素子内蔵プレート６６を単独で、またはこれらの任意に組み合せて用いてもよい。
　【００３７】
　なお、冷却構造を採用することでベース基板３０の強度が問題になる場合には、従来から用いられているサポート部材を用いてプリント配線基板１８上に実装すればよい。
　【００３８】
　【発明の効果】
　以上説明したように、本発明によれば、外部とのＩ／Ｏ接続端子を薄膜多層回路基板上に支持する構成としたため、薄膜多層配線基板を支持するベース基板は配線導体を必要とせず、またベース基板実装用パッケージも必要としないので、良好な特性のマルチチップ・モジュールを安価に製造できる。
　【００３９】
　また、設計変更などがあった場合でも、薄膜回路基板の変更だけで対応でき、更にマルチチップ・モジュールの形状が変わっても、薄膜回路基板の形状の変更で容易に対応でき、マルチチップ・モジュール設計・製造のＴＡＴやコストを大幅に改善できる。
【図面の簡単な説明】
　【図１】
　本発明の第１の実施例によるマルチチップ・モジュールの側面図である。
　【図２】
　図１に示すマルチチップ・モジュールの要部を拡大した断面図である。
　【図３】
　図１に示すマルチチップ・モジュールを底部から見た斜視図である。
　【図４】
　図１ないし図３に示すマルチチップ・モジュールをプリント配線基板に搭載した様子を示す斜視図である。
　【図５】
　本発明の第２の実施例によるマルチチップ・モジュールの側面図である。
　【図６】
　本発明の第３の実施例によるマルチチップ・モジュールの側面図である。
　【図７】
　本発明の第４の実施例によるマルチチップ・モジュールの側面図である。
　【図８】
　図１に示すマルチチップ・モジュールに樹脂からなるカバーを設けた構成の側面図である。
　【図９】
　図１に示すマルチチップ・モジュールに蓋からなるカバーを設けた構成の側面図である。
　【図１０】
　図９に示す構成のマルチチップ・モジュールに冷却構造を取り付けた構成を底部から見た側面図である。
　【図１１】
　図９に示す構成のマルチチップ・モジュールに冷却構造を取り付けた構成を上部から見た側面図である。
　【図１２】
　本発明のマルチチップ・モジュールに適用可能な冷却構造を示す側面図である。
　【図１３】
　従来のマルチチップ・モジュールの一構成例を示す側面図である。
　【図１４】
　従来のマルチチップ・モジュールの別の構成例を示す側面図である。
　【図１５】
　従来のマルチチップ・モジュールの別の構成例を示す側面図である。
　【符号の説明】
　１４　ＬＳＩチップ
　１６　受動素子
　１８　プリント配線基板
　３０　ベース基板
　３２　薄膜多層回路基板
　３４　Ｉ／Ｏピン
　３６　ビア・ホール
　３８　はんだ
　４０　バンプ
　４２　ヒートシンク
　４４　冷却風
　４６　受動素子
　５０　ガル・ウィング型のＩ／Ｏピン
　５２　バンプ
　５４　ボンディング・ワイヤ
　５６　樹脂カバー
　５８　蓋
　６０　シール部材
　６２　冷却フィン
　６４　コールドプレート
　６６　ペルチェ素子内蔵プレート