【事件の表示】
　平成　２年特許願第４１８３７１号「半導体記憶装置」拒絶査定に対する審判事件［平成　４年　８月１４日出願公開、特開平　４−２２５１８２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、平成２年１２月２６日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年８月１８日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「行列状に配置された複数個のメモリセルと、
　同一行のメモリセルに接続される複数のワード線と、
　同一列のメモリセルに接続される複数のビット線と、
　外部電源電位を昇圧したワード線駆動用電圧を出力するワード線駆動電圧源と、
　アドレス信号に応じてそれぞれ任意の行を選択するワード線選択機能を有する複数のワード線選択回路と、
　ワード線駆動時にはソースに前記ワード線駆動用電圧が印加されドレインが対応する前記ワード線に接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインと所定電位との間にソース・ドレインが接続されゲートが前記第１のＭＯＳトランジスタのゲートと共通に接続されかつこの共通ゲートが前記対応するワード線選択回路の出力に基づいて制御される第２導電型の第２のＭＯＳトランジスタから構成され、前記各ワード線選択回路の出力信号に応じて前記各ワード線を選択する複数のワード線駆動回路と、
　前記複数のワード線駆動回路に内部アドレス信号を供給するアドレス制御回路とを具備し、
　前記複数のワード線選択回路はそれぞれ、ワード線駆動時にはソースに前記ワード線駆動用電圧が印加される第１導電型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインと所定の電位との間にソース・ドレインが直列に接続され電圧振幅の値が前記ワード線駆動用電圧と異なる値の内部アドレス信号がゲートに供給される第２導電型の複数の第４のＭＯＳトランジスタとから構成され、
　前記複数のワード線選択回路内の前記第３のＭＯＳトランジスタのゲートは共通に接続され、全ての前記第３のＭＯＳトランジスタは信号の一方の電圧値が前記ワード線駆動用電圧と等しくされたプリチャージ信号によって制御され、
　前記アドレス制御回路は、通常動作時には外部アドレス信号に応じて前記複数のワード線選択回路に内部アドレス信号を供給し、電圧ストレス試験時には通常動作時に前記外部アドレス信号に応じて選択される行よりも多くの行を選択することで、通常動作時に前記外部アドレス信号に応じて選択されるよりも多くのワード線に前記ワード線駆動用電圧を供給するように制御することを特徴とする半導体記憶装置。」
２．引用例記載事項
　これに対して、当審における拒絶の理由に引用した特開昭６１−１２０３９３号公報（以下、「引用例１」という。）には、以下（ａ）、（ｂ）の事項が記載されている。
（ａ）「第６図は、この種のメモリの全体構成を概略的に示すもで、多数のメモリセルによって構成されたメモリセルアレイ１に対し、アドレス信号Ａ０〜Ａｎのうちその一部（例えばＡ０〜Ａｍ）が行（ロウ）選択用として、残部（例えばＡｍ＋１〜Ａｎ）が列（コラム）選択用として用いられる。すなわちアドレス信号Ａ０〜Ａｍはロウアドレスレジスタ３を通してＡ０、Ａバー０、Ａ１、Ａバー１、…Ａｍ、Ａバーｍの各信号となり、これらの各アドレス信号がロウアドレスデコーダ群２に入力され、各アドレス信号の状態に応じて特定のロウアドレスデコーダの出力側に接続されたワード線が選択される。一方残りのアドレス信号Ａｍ＋１〜Ａｎはコラムアドレスレジスタ５を通してＡｍ＋１、Ａバーｍ＋１、…Ａｎ、Ａバーｎの各信号となり、これらの各アドレス信号がコラムアドレスデコーダ群４に入力され、各アドレス信号の状態に応じて特定のコラムアドレスデコーダが選択され、該選択されたコラムアドレスデコーダの出力によって、各コラムセレクタ７０、７１、…７ｌのそれぞれにのびる複数対のビット線のうちそれぞれ１対を選択してこれらをそれぞれ入出力線Ｘ０、Ｘ１、…Ｘｌに接続する。」（第１頁右下欄第４行〜第２頁左上欄第６行）
（ｂ）「第３図は該アドレスデコーダの１つについての従来の回路例を示すもので、該アドレスデコーダ２０は、４個のアドレス信号Ａ０、Ａ１、Ａ２、Ａ３がすべてハイレベルのときにワード線Ｗ０を選択するものである。すなわち該アドレスデコーダ２０は、クロック信号ＣＫが入力されるｐチャンネルトランジスタＴ１０（各図中・印のついたトランジスタはＰチャンネルトランジスタであるこを示す）と、そのゲートに各アドレス信号Ａ０、Ａ１、Ａ２、Ａ３がそれぞれ入力されるｎチャンネルトランジスタＴ２０、Ｔ３０、Ｔ４０、Ｔ５０と、ｐチャンネルトランジスタＴ６０およびｎチャンネルトランジスタＴ７０からなるインバータとで構成される。なおＶＤＤは例えば５Ｖの直流電源である。そしてまずクロック信号ＣＫがロウレベルの間は、トランジスタＴ１０が導通し、インバータ２０１の入力側に存在する寄生容量がプリチャージされ、該入力側がハイレベルになる。（なおこのプリチャージは、クロック信号ＣＫがロウレベルの間はすべてのアドレスデコーダにおいて行われる。）次にクロック信号がハイレベルとなった時点において、仮に各アドレス信号Ａ０、Ａ１、Ａ２、Ａ３がすべてハイレベル（換言すればそれらの反転信号がすべてロウレベル）であるとすれば、その時点でトランジスタＴ２０、Ｔ３０、Ｔ４０、Ｔ５０はすべて導通状態となり（このときトランジスタＴ１０はオフとなる）、該アドレスデコーダ２０においては、インバータ２０１の入力側がロウレベル、換言すればその出力側がハイレベルとなってワード線Ｗ０が選択される。なおこのとき他のアドレスデコーダにおいては、そこに入力される少なくとも１つのアドレス信号がロウレベルとなるため、これらのアドレスデコーダはすべて非選択となる。」（第２頁右上欄第８行〜同頁右下欄第１行）
　以上（ａ）、（ｂ）の記載事項、及び、ＣＭＯＳ回路を、ｐチャンネルトランジスタのソース、ゲート、ドレインを各々電源端子、入力端子、出力端子に、また、ｎチャンネルトランジスタのソース、ゲート、ドレインを各々所定電位端子、入力端子、出力端子に接続して構成することが周知であるから（例えば特開平１−１９５７２０号公報参照。とくに第１頁右下欄第１２行〜第２頁左上欄第６行の「従来のＣＭＯＳ出力バッファは…第７図のようにＰチャネルトランジスタ７６のソース、ゲート、ドレインを各々電源端子、入力端子、出力端子に、またＮチャネルトランジスタ７７のソース、ゲート、ドレインを各々接地端子、入力端子、出力端子に接続して構成す…る。」なる記載に注目されたい。）、引用例１第３図に記載されたＣＭＯＳ回路を用いたアドレスデコーダ２０の「ｐチャンネルトランジスタＴ１０」のソース及び「ｐチャンネルトランジスタＴ６０」のソースが直流電源ＶＤＤに接続されることは自明であることを勘案すると、引用例１には、
　「多数のメモリセルによって構成されたメモリセルアレイ１と、
　同一行のメモリセルに接続される複数のワード線Ｗ０〜と、
　同一行のメモリセルに接続される複数のビット線と、
　アドレス信号Ａ０〜Ａｍに応じてＡ０、Ａバー０、Ａ１、Ａバー１、…Ａｍ、Ａバーｍの内部アドレス信号をロウアドレスデコーダ群２に供給するロウアドレスレジスタ３と、
　前記内部アドレス信号の状態に応じて特定のワード線Ｗ０〜を選択するロウアドレスデコーダ群２をなす複数のロウアドレスデコーダ２０とを具備し、
　該ロウアドレスデコーダ２０は、
　ゲートにクロック信号ＣＫが入力されソースが直流電源ＶＤＤに接続されドレインがインバータ２０１の入力側に接続されるｐチャンネルトランジスタＴ１０と、ゲートに前記内部アドレス信号がそれぞれ入力され前記ｐチャンネルトランジスタＴ１０のドレインと所定電位ＶＳＳとの間にソース・ドレインが直列に接続される複数のｎチャンネルトランジスタＴ２０、Ｔ３０、Ｔ４０、Ｔ５０とからなる入力部分と、
　ゲートをインバータ２０１の入力側としソースが前記直流電源ＶＤＤに接続されドレインが前記ワード線Ｗ０〜に接続されるｐチャンネルトランジスタＴ６０と、ゲートが前記ｐチャンネルトランジスタＴ６０のゲートと共通に接続され前記ｐチャンネルトランジスタＴ６０のドレインと前記所定電位ＶＳＳとの間にソース・ドレインが接続されるｎチャンネルトランジスタＴ７０とからなるインバータ２０１と
　から構成され、
　前記ロウアドレスデコーダ２０の入力部分のｐチャンネルトランジスタＴ１０は、ゲートに入力される前記クロック信号ＣＫのハイレベルの電圧値でオフとなり、該クロック信号ＣＫがロウレベルの間のみ導通し、前記インバータ２０１の入力側に存在する寄生容量をプリチャージするように制御されるメモリ。」（以下、「引用例１記載発明」という。）
が記載されていると認められる。
　同じく引用した特開昭６２−１８０５９３号公報（以下、「引用例２」という。）の、「一般に、半導体装置はスクリーニングとして高温雰囲気中でバイアス電圧を印加するバーンイン試験が実施されるが、近年の半導体記憶装置（以下、ＭＯＳＲＡＭと記す）にあっては、さらに電気的なストレスを与えてより効果的なスクリーニングを行えるようにしたダイナミックバーンイン試験が実施されている。」（第１頁左下欄第１７行〜同頁右下欄第６行）なる記載及び「この発明にかかる半導体記憶装置によれば、スクリーニングのための試験を行う際に、複数のワード線を同時に駆動して複数のメモリを選択することができる。」（第２頁左下欄第１５〜１８行）なる記載を参照して、引用例２には、
　半導体記憶装置において、複数のワード線を同時に駆動してバーンイン試験すること
が記載されていると認められる。
　同じく引用した特開平１−１５１１００号公報（以下、「引用例３」という。）の、「第１図の本実施例装置の全体構成は第３図の従来装置の全体構成と同じであるが、本実施例ではテスト時、複数のワード線に同時に書込みを行なうようになっている。即ち、本実施例のアドレスバッファの構成を示す第６図において、ＮＡＮＤはＮＡＮＤ回路、ＮＯＲはＮＯＲ回路、ＩＮＶはインバータ、ＣＥバーはチップイネーブル信号、ＴＥバーはテストモードを示す信号であり、テストモードを示す信号ＴＥが出力された時、即ちＴＥバーが”Ｌ”の時アドレスバッファの出力Ｘｉ、Ｘｉバーはともに第２図に示すように”Ｈ”となる。このように１組のアドレス信号（Ｘｉ、Ｘｉバー）を”Ｈ”にすれば２本のワード線Ｗｉ、Ｗｉバーが、また２組のアドレス信号を”Ｈ”にすれば４本のワード線が同時に選択される。」（第２頁左下欄第６〜２０行）なる記載及び「以上のようにこの発明に係る不揮発性半導体記憶装置によれば、テスト時には複数本のワード線を同時に選択するように構成したので、テスト時間を短縮できるという効果がある。」（第２頁右下欄第９〜１２行）なる記載を参照して、引用例３には、
　半導体記憶装置において、アドレスバッファ７を、テスト時には複数のワード線を同時に選択するようにロウデコーダ２に内部アドレス信号を供給する構成とすること
が記載されていると認められる。
　同じく引用した特開昭６３−２３９６７３号公報（以下、「引用例４」という。）の、「情報記憶用キャパシタとアドレス選択用のＭＯＳＦＥＴにより構成される１ＭＯＳ型メモリセルを用いたダイナミック型ＲＡＭ等の半導体集積回路装置においては、上記アドレス選択用ＭＯＳＦＥＴのゲートに結合される、ワード線の選択レベルを電源電圧以上の電圧に昇圧する昇圧回路（ブートストラップ回路）が設けられる。」（第２頁左上欄第１４〜２０行）なる記載及び「すなわち、ロウアドレスデコーダＲ−ＤＣＲは、後述するロウアドレスバッファＲ−ＡＤＢから供給される内部相補アドレス信号ａｘ０〜ａｘｉを解読し、ワード線選択タイミング信号φｘに同期して所定のワード線の選択動作を行う。このワード線選択タイミング信号φｘは、後述するタイミング制御回路ＴＣに含まれる昇圧回路（第１図に示される）により形成される。」（第３頁右下欄第１６行〜第４頁左上欄第４行）なる記載を参照して、引用例４には、
　半導体メモリにおいて、電源電圧Ｖｃｃを昇圧して、ワード線駆動タイミング信号φｘの電圧とし、高い電圧を必要としないロウアドレスバッファＲ−ＡＤＢの電源電圧Ｖｃｃよりも高くすること
が記載されていると認められる。
３．本願発明と引用例１記載発明との対比
　本願発明と引用例１記載発明とを対比する。
（イ）引用例１記載発明の「多数のメモリセルによって構成されたメモリセルアレイ１」は、本願発明の「行列状に配置された複数個のメモリセル」に相当し、
（ロ）引用例１記載発明の「アドレス信号Ａ０〜Ａｍに応じてＡ０、Ａバー０、Ａ１、Ａバー１、…Ａｍ、Ａバーｍの内部アドレス信号をロウアドレスデコーダ群２に供給するロウアドレスレジスタ３」は、本願発明の「複数のワード線駆動回路に内部アドレス信号を供給するアドレス制御回路」に相当し、
（ハ）引用例１記載発明の「ロウアドレスデコーダ２０の入力部分」、ロウアドレスデコーダ２０の入力部分の「ｐチャンネルトランジスタＴ１０」、ロウアドレスデコーダ２０の入力部分の「複数のｎチャンネルトランジスタＴ２０、Ｔ３０、Ｔ４０、Ｔ５０」は、本願発明の「ワード線選択回路」、「第１導電型の第３のＭＯＳトランジスタ」「第２導電型の複数の第４のＭＯＳトランジスタ」にそれぞれ相当し、
（ニ）引用例１記載発明の「インバータ２０１」、インバータ２０１の「ｐチャンネルトランジスタＴ６０」、インバータ２０１の「ｎチャンネルトランジスタＴ７０」は、本願発明の「ワード線駆動回路」、「第１導電型の第１のＭＯＳトランジスタ」、「第２導電型の第２のＭＯＳトランジスタ」にそれぞれ相当し、
（ホ）引用例１記載発明の「クロック信号ＣＫ」は、ロウレベルの間のみ、ロウアドレスデコーダ２０の入力部分のｐチャンネルトランジスタＴ１０を導通させ、インバータ２０１の入力側に存在する寄生容量をプリチャージさせる信号であるから、その機能からみて、本願発明の「プリチャージ信号」に相当し、
（ヘ）引用例１記載発明の「メモリ」は、本願発明の「半導体記憶装置」に相当する。
　よって、本願発明と引用例１記載発明との一致点、相違点は次のとおりである。
［一致点］
　「行列状に配置された複数個のメモリセルと、
　同一行のメモリセルに接続される複数のワード線と、
　同一列のメモリセルに接続される複数のビット線と、
　アドレス信号に応じてそれぞれ任意の行を選択するワード線選択機能を有する複数のワード線選択回路と、
　ワード線駆動時にはソースにワード線駆動用電圧が印加されドレインが対応する前記ワード線に接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインと所定電位との間にソース・ドレインが接続されゲートが前記第１のＭＯＳトランジスタのゲートと共通に接続されかつこの共通ゲートが前記対応するワード線選択回路の出力に基づいて制御される第２導電型の第２のＭＯＳトランジスタから構成され、前記各ワード線選択回路の出力信号に応じて前記各ワード線を選択する複数のワード線駆動回路と、
　前記複数のワード線駆動回路に内部アドレス信号を供給するアドレス制御回路とを具備し、
　前記複数のワード線選択回路はそれぞれ、ワード線駆動時にはソースに前記ワード線駆動用電圧が印加される第１導電型の第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインと所定の電位との間にソース・ドレインが直列に接続され内部アドレス信号がゲートに供給される第２導電型の複数の第４のＭＯＳトランジスタとから構成され、
　前記複数のワード線選択回路内の全ての前記第３のＭＯＳトランジスタはプリチャージ信号によって制御され、
　前記アドレス制御回路は、通常動作時には外部アドレス信号に応じて前記複数のワード線選択回路に内部アドレス信号を供給する半導体記憶装置。」である点。
［相違点］
（１）本願発明におけるアドレス制御回路が、電圧ストレス試験時には通常動作時に外部アドレス信号に応じて選択される行よりも多くの行を選択することで、通常動作時に前記外部アドレス信号に応じて選択されるよりも多くのワード線にワード線駆動用電圧を供給するように制御するものであるのに対して、引用例１記載発明におけるアドレス制御回路（ロウアドレスレジスタ３）はそのようなものではない点。
（２）本願発明が、外部電源電位を昇圧したワード線駆動用電圧を出力するワード線駆動電圧源を具備し、内部アドレス信号の電圧振幅の値とワード線駆動用電圧が異なり、プリチャージ信号の一方の電圧値がワード線駆動用電圧と等しくされているのに対して、引用例１記載発明は、外部電源電位を昇圧したワード線駆動用電圧を出力するワード線駆動電圧源を具備するものではなく、内部アドレス信号の電圧振幅の値とワード線駆動用電圧が異なるものでもない点。
（３）本願発明が、複数のワード線選択回路内の全ての第３のＭＯＳトランジスタのゲートを共通に接続しているのに対して、引用例１には、複数のワード線選択回路内の第３のＭＯＳトランジスタ（ロウアドレスデコーダ２０の入力部分のｐチャンネルトランジスタＴ１０）のゲートを共通に接続することは明記されていない点。
４．当審の判断
　相違点（１）について
　引用例２に記載されているように、半導体記憶装置において、ワード線の複数を同時に駆動してバーンイン試験することが周知であるから、引用例１記載発明において、ワード線の複数を同時に駆動して電圧ストレス試験することは、当業者が必要に応じて適宜になし得たことであり、その際に、試験時にワード線の複数を同時に駆動する手段として、引用例３に記載された「半導体記憶装置において、アドレス制御回路（アドレスバッファ７）を、テスト時には複数のワード線を同時に選択するようにワード線選択回路（ロウデコーダ２）に内部アドレス信号を供給する構成とする」技術事項を採用して、アドレス制御回路を、電圧ストレス試験時には通常動作時に外部アドレス信号に応じて選択される行よりも多くの行を選択することで、通常動作時に前記外部アドレス信号に応じて選択されるよりも多くのワード線にワード線駆動用電圧を供給するように制御するものとすることは、当業者が容易になし得たことである。
　相違点（２）について
　引用例４に記載された「半導体記憶装置（半導体メモリ）において、外部電源電位（電源電圧Ｖｃｃ）を昇圧してワード線駆動用電圧（ワード線駆動タイミング信号φｘの電圧）とし、高い電圧を必要としないアドレス制御回路（ロウアドレスバッファＲ−ＡＤＢ）の電源電圧よりも高くする」技術事項を、引用例１記載発明に適用して、外部電源電位を昇圧したワード線駆動用電圧を出力するワード線駆動電圧源を具備するようにして、ワード線駆動用電圧を、高い電圧を必要としないアドレス制御回路の電源電圧よりも高くし、該アドレス制御回路が供給する内部アドレス信号の電圧振幅値と異なるものとすることは、当業者が格別な発明力を要することなくなし得たことである。その際に、第１導電型の第１のＭＯＳトランジスタをオフするときにゲート・ソース間に加わる電圧を通常は０Ｖ近くにする必要があることから、そのゲートに加える電圧を出力するワード線選択回路にも高くされたワード線駆動用電圧を供給するようにすることは当然に行うことであり、第１導電型の第３のＭＯＳトランジスタをオフするときにゲート・ソース間に加わる電圧を通常は０Ｖ近くにする必要があることから、そのゲートに加えるプリチャージ信号の一方の電圧をワード線駆動用電圧と等しくすることも当然に行うことである。
　相違点（３）について
　電子回路において、複数の供給先に同一の信号を供給するのに、該複数の供給先の入力端を共通に接続して信号を供給することが周知であるから、引用例１記載発明において、複数のワード線選択回路内の全ての第３のＭＯＳトランジスタのゲートにプリチャージ信号を入力するのに、それらのゲートを共通に接続することは、単なる設計事項にすぎない。
５．まとめ
　以上のとおりであるので、本願発明は、引用例１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。