【事件の表示】
　特許第３３５２３４８号「符号変調回路」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３５２３４８号の請求項１ないし３に係る特許を維持する。
【理　由】
第１．手続の経緯
　本件特許第３３５２３４８号の請求項１〜３に係る発明についての出願は、平成９年２月２０日に特許出願され、平成１４年９月２０日にその発明について特許の設定登録がなされ、その後、特許異議申立人　林　栄太郎より特許異議申立がなされ、取消理由通知がなされるとともにその指定期間内に訂正請求（後日取下げ）がなされた後、再度の取消理由通知がなされその指定期間内に新たに訂正請求（平成１６年８月３１日付け）がなされたものである。
　
第２．訂正の適否について
（１）訂正の内容　
　特許権者が求めている訂正の内容は下記ア．訂正事項ａのとおりである。
　ア．訂正事項ａ
　本件請求項１に係る記載「【請求項１】原情報を符号変調する際、変調した符号の示すステートと次に変調する原情報の数値と変調符号に含まれる直流分の程度を示すDSV値と前変調符号とのラン制限により、次に変調する原情報の変調符号として複数の変調符号から選択する符号変調方式の符号変調回路において、
　各変調符号のDSV値を予め記憶し、入力された該原情報に対応する複数の該変調符号夫々に対するDSV値を出力するDSVテーブルと、
　各変調符号のラン長を予め記憶し、入力された該原情報に対応する複数の該変調符号夫々に対するラン長を出力するランテーブルと、
　該DSVテーブルから出力される夫々の変調符号のDSV値を演算するDSV演算手段と、
　該ランテーブルから出力される該ラン長を演算するラン長演算手段と、
　該DSV演算手段と該ラン長演算手段との演算結果により、ラン条件を満たしたDSVの絶対値の小さい方の変調符号を選択する符号選択手段と
　を設け、変調符号の選択を行なうことを特徴とする符号変調回路。」を
　
　「【請求項１】　
原情報に対する変調符号が夫々に格納されているメインテーブルとサブテーブルとからなる変調テーブルを備え、
、該メインテーブルと該サブテーブルとの変調符号
　
該メインテーブルもしくは該サブテーブルの変調符号に変調する原情報を保持する第１のラッチと、該第１のラッチに保持された該原情報の次に変調する原情報を保持する第２のラッチとを設け、該第２のラッチに保持されている該次に変調する原情報を変調するときには、該次に変調する原情報を該第１のラッチに転送して保持させるとともに、
　
該メインテーブルと該サブテーブルとに格納されている変調符号夫々
て該第２のラッチに保持された該次に変調する
　
該メインテーブルと該サブテーブルとに格納されている変調符号夫々
て該第２のラッチに保持された該次に変調する
　
該メインテーブルもしくは該サブテーブルから該第１のラッチに保持されて変調された原情報の変調符号とともに得られる該第２のラッチに保持された次に変調する原情報に対する変調符号のステートを示すステート情報と該第２のラッチに保持された次に変調する原情報とを含み、該第２のラッチに保持された次に変調する原情報に対する変調符号夫々毎のDSV値を該DSVテーブルから、ラン長を該ランテーブルから夫々読み出すためのアドレスを生成するアドレス生成手段と、
　該DSVテーブルから出力される夫々の変調符号のDSV値を演算するDSV演算手段と、
　該ランテーブルから出力される該ラン長を演算するラン長演算手段と、
　該DSV演算手段と該ラン長演算手段との演算結果により、ラン条件を満たし
、かつ該第２のラッチに保持された次に変調する原情報の変調符号までの累積DSV値の絶対値の小さい方の変調符号を出力する該メインテーブルもしくは該サブテーブルを選択する
　を設け、
該符号選択手段による該メインテーブルもしくは該サブテーブルの選択により、該第２のラッチに保持された該次に変調する原情報を該第１のラッチに保持して変調するときの
と、下線付加部分において、訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否に関する検討
　ア．上記訂正事項ａは、本件請求項１において、「原情報を符号変調する際、変調した符号の示すステート……、次に変調する原情報の変調符号として複数の変調符号から選択する符号変調方式の符号変調回路において、」を、「符号変調方式」について、より下位概念である「原情報に対する変調符号が夫々に格納されているメインテーブルとサブテーブルとからなる変調テーブルを備え、原情報を符号変調する際、変調した符号の示すステートと……、次に変調する原情報の変調符号として、該メインテーブルと該サブテーブルとの変調符号から選択する符号変調方式の符号変調回路において、」に訂正するものである。
　これは、本件特許明細書の段落【００３２】の「8-16変調／Syncコードテーブル106は8-16変調テーブルと……とを備えて、入力データに対する8-16変調の変調符号と、……とを格納しており、」という記載や同段落【００３８】の「この8-16／Syncテーブルアドレスにより、8-16変調／Syncコードテーブル１０６から入力データn-1を符号変調（即ち、8-16変調）した変調符号mod n-1と、……とを出力する」という記載，同段落【００４３】の「いま、8-16変調／Syncコードテーブル106の出力データとして、サブテーブルが指示され、かつ……を例にとると、このときの変調符号mod dateは、図３（ｂ）に示すように、……であり、」という記載，同段落【００５１】の「一方、かかる入力データｎに対する8-16変調／Syncコードテーブル106のメインテーブルによる変調符号は、……」という記載，同段落【００５２】の「同様にして、上記入力データｎに対する8-16変調／Syncコードテーブル106のサブテーブルによる変調符号は、……」という記載に基づくものであり、8-16変調／Syncコードテーブル106が本件請求項１での「変調テーブル」に相当する。かかる記載では、8-16変調／Syncコードテーブル106はメインテーブルとサブテーブルとを有し、夫々に入力データ（本件請求項１での「原情報」に相当する）の変調符号が格納されていることを示している。
　そして、本件特許明細書の段落【００７５】〜【００７７】には、上記メインテーブルとサブテーブルとのいずれかが選択されて変調符号が得られることが記載されており、このことが本願請求項１における訂正事項「該メインテーブルと該サブテーブルとの変調符号から選択する」に相当するものである。
　イ．また、上記訂正事項ａは、本件請求項１において、「原情報を符号変調する際、」での変調する原情報と「次に変調する原情報」とに関し、「該メインテーブルもしくは該サブテーブルの変調符号に変調する原情報を保持する第１のラッチと、該第１のラッチに保持された該原情報の次に変調する原情報を保持する第２のラッチとを設け、該第２のラッチに保持されている該次に変調する原情報を変調するときには、該次に変調する原情報を該第１のラッチに転送して保持させるとともに、」を追加する訂正を行なうものである。かかる訂正は、上記の「変調する原情報」と「次に変調する原情報」との扱いについて限定するものである。「第１のラッチ」は本件の図１における「ラッチ１０２」に相当し、「第２のラッチ」は同じく「ラッチ１０１」に相当する。
　そして、かかる訂正は、本件特許明細書の段落【００３７】の「いま、ｎ番目のデータｎが入力されていてバイトクロックが立ち上がると、ラッチ１０１に保持されていた１つ前の入力データｎ−１がラッチ１０２に転送されて保持され、ラッチ１０１にデータｎが保持される。」という記載や同段落【００３８】の「ラッチ１０２から出力される入力データｎ−１はテーブルアドレスコントローラ１０５に供給されて、これに応じた8-16変調／Syncコードテーブル１０６のアドレス（8-16／Syncコードテーブルアドレス）が生成され、この8-16／Syncコードテーブルアドレスにより、8-16変調／Syncコードテーブル１０６から入力データｎ−１を符号変調（即ち、8-16変調）し」という記載に基づくものであり、かかる記載での「入力データｎ−１」が上記の「変調する原情報」に、「ｎ番目のデータｎ」が上記の「次に変調する原情報」に夫々相当するものである。
　
　ウ．また、上記訂正事項ａは、本件請求項１において、DSVテーブルに関する「各変調符号のDSV値を予め記憶し、」での「各変調符号のDSV値」を、より下位概念である「該メインテーブルと該サブテーブルとに格納されている変調符号夫々のDSV値」に訂正するものである。これは、本件当初明細書の段落【００５１】での「DSV／runテーブル104には、8-16変調／Syncコードテーブル106のメインテーブルによる変調符号に対するこのようなDSV値が一方の系統のDSV1として格納されている」という記載、及び同段落【００５２】の「DSV／runテーブル104には、8-16変調／Syncコードテーブル106のサブテーブルによる変調符号に対するこのようなDSV値が他方の系統のDSV2として格納されている」という記載などに基づくものである。
　
　エ．また、上記訂正事項ａは、本件請求項１において、DSVテーブルに関する「入力された該原情報に対応する複数の該変調符号夫々に対するDSV値を出力するDSVテーブル」を、より下位概念である「入力されて該第２のラッチに保持された該次に変調する原情報に対応する複数の該変調符号夫々に対するDSV値を出力するDSVテーブル」に訂正するものである。これは、本件当初明細書の段落【００３２】での「DSV／runテーブル104は入力データに対する8-16変調の変調符号のDSVを格納したDSVテーブル……を備えており、」という記載や同段落【００４５】での「テーブルアドレスコントローラ103は、ラッチ101に保持されている入力データｎと、……とにより、DSV／runテーブル104のアドレス（DSV／runテーブルアドレス）を生成する。このDSV／runテーブルアドレスにより、DSV／runテーブル104は、同じ変調符号に対し、２系統のDSV値DSV1，DSV2……を出力する。」という記載に基づくものである。
　
　オ．また、上記訂正事項ａは、本件請求項１において、ランテーブルに関する「各変調符号のラン長を予め記憶し、」での「各変調符号のラン長」を、より下位概念である「該メインテーブルと該サブテーブルとに格納されている変調符号夫々のラン長」に訂正するものである。これは、本件当初明細書の段落【００５７】での「即ち、DSV／runテーブル104では、……、run1に、8-16変調／Syncコードテーブル106のメインテーブルによる変調符号でのラン長が、run2に、8-16変調／Syncコードテーブル106のサブテーブルによる変調符号でのラン長が夫々格納されている」という記載などに基づくものである。
　
　カ．また、上記訂正事項ａは、本件請求項１において、ランテーブルに関する「入力された該原情報に対応する複数の該変調符号夫々に対するラン長を出力するランテーブル」を、より下位概念である「入力されて該第２のラッチに保持された該次に変調する原情報に対応する複数の該変調符号夫々に対するラン長を出力するランテーブル」に訂正するものである。これは、本件当初明細書の段落【００３２】での「DSV／runテーブル104は入力データに対する8-16変調の変調符号の……ラン（run）長とを格納したrunテーブルとを備えており、」という記載や同段落【００４５】での「テーブルアドレスコントローラ103は、ラッチ101に保持されている入力データｎと、……とにより、DSV／runテーブル104のアドレス（DSV／runテーブルアドレス）を生成する。このDSV／runテーブルアドレスにより、DSV／runテーブル104は、同じ変調符号に対し、２系統の……ラン長run1，run2とを出力する。」という記載に基づくものである。
　
　キ．また、上記訂正事項ａは、本件請求項１において、DSVテーブルとランテーブルとからのDSV値，ラン長の読み出しに関し、「該メインテーブルもしくは該サブテーブルから該第１のラッチに保持されて変調された原情報の変調符号とともに得られる該第２のラッチに保持された次に変調する原情報に対する変調符号のステートを示すステート情報と該第２のラッチに保持された次に変調する原情報とを含み、該第２のラッチに保持された次に変調する原情報に対する変調符号夫々毎のDSV値を該DSVテーブルから、ラン長を該ランテーブルから夫々読み出すためのアドレスを生成するアドレス生成手段と、」を追加する訂正を行なうものである。かかる訂正は、DSVテーブルとランテーブルからのDSV値とラン長との読み出しについて限定するものであり、本件の図１における「テーブルアドレスコントローラ103」に相当するものである。
　そして、かかる訂正は、本件特許明細書の段落【００４５】の「テーブルアドレスコントローラ103は、ラッチ101に保持されている入力データｎと、8-16変調／Syncコードテーブル106から供給されるnext-state n-1とにより、DSV／runテーブル104のアドレス（即ち、DSV／runテーブルアドレス）を生成する。このDSV／runテーブルアドレスにより、DSV／runテーブル104は、同じ変調符号に対し、２系統のDSV値DSV1,DSV2とラン長run1,run2とを出力する。」という記載、この記載での「入力データｎ」や「next-state n-1」に関する同段落【００３７】の「いま、ｎ番目のデータｎが入力されていてバイトクロックが立ち上がると、図２に示すように、ラッチ101に保持されていた１つ前の入力データn-1がラッチ102に転送されて保持され、ラッチ101にデータｎが保持される」という記載や同段落【００３８】の「ラッチ102から出力される入力データn-1はテーブルアドレスコントローラ105に供給されて、これに応じた8-16変調／Syncコードテーブル106のアドレス（即ち、8-16／Syncテーブルアドレス）が生成され、この8-16／Syncテーブルアドレスにより、8-16変調／Syncコードテーブル106から入力データn-1を符号変調（即ち、8-16変調）した変調符号mod n-1と、入力データｎを変調する際に用いるステート（state）を示すnext-state n-1と、……とを出力する」という記載などに基づくものである。かかる記載によると、入力データn-1が本件請求項１での「第１のラッチに保持されて変調された原情報」に相当し、入力データｎが本件請求項１での「第２のラッチに保持された次に変調する原情報」に相当する。また、next-state n-1が本件請求項１での「ステート情報」に相当する。
　
　ク．また、上記訂正事項ａは、本件請求項１において、符号選択手段に関する「ラン条件を満たしたDSVの絶対値の小さい方の変調符号を選択する」のうちの「DSVの絶対値の小さい方の変調符号を選択する」を、より下位概念である「かつ該第２のラッチに保持された次に変調する原情報の変調符号までの累積DSV値の絶対値の小さい方の変調符号を出力する該メインテーブルもしくは該サブテーブルを選択する」に訂正するものである。
　これは、本件特許明細書の段落【００５９】の「DSV／runテーブル104から出力されたDSV１,DSV２は夫々加減算器107,108に供給され、夫々DSVレジスタ117に保持されている値に加算もしくは減算される。このDSVレジスタ117に保持されている値は入力データn-1までのDSV値の合計（以下、累積DSV値という）であり、」という記載，同段落【００７３】の「選択論理回路115は、DSV比較器110と比較器113,114との比較結果により、累積DSV値の絶対値が小さく（なお、累積DSV値が小さいということは、入力データｎの変調符号mod data ｎまでの一連の変調符号列の直流成分が小さいことを表わしている）、かつラン制限を満足している方の変調符号を8-16変調／Syncコードテーブル106から選択する選択信号mod-selを生成出力する。」という記載などに基づくものである。かかる記載での「入力データｎ」が、本件請求項１での「第２のラッチに保持された次に変調する原情報」に相当する。
　
　ケ．また、上記訂正事項ａは、本件請求項１において、「変調符号の選択を行なう」を、より下位概念の「該符号選択手段による該メインテーブルもしくはサブテーブルの選択により、該第２のラッチに保持された該次に変調する原情報を該第１のラッチに保持して変調するときの変調符号の選択を行なう」に訂正するものである。
　これは、本件特許明細書の段落【００８０】の「以上のようにして、図２に示すように動作して変調を行なう入力データｎの8-16／Syncテーブルアドレスを生成し、8-16変調／Syncコードテーブル106の出力によりDSV／runテーブル104のアドレスを生成し、DSV／runテーブル104の出力から DSV計算とラン長制限違反のチェックを行ない、入力データｎの変調コードを選択し、これを変調符号として出力することができる。」という記載及びこの記載での「入力データｎ」は、上記の記載から、本件請求項１での「第該２のラッチに保持された該次に変調する原情報」に相当するものであることに基づくものである。
　
　コ．そして、上記訂正事項ａは、特許法第１２０条の４第２項ただし書第１号に規定する特許請求の範囲の減縮に相当するものである。
　また、この訂正事項ａは、願書に添付した明細書及び図面に記載した事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
（２）従って、上記訂正は、特許法第１２０条の４第２項及び第３項において準用する特許法第１２６条第２項及び第３項に適合するので、当該訂正を認める。
　
第３．特許異議の申立について
（１）申立て理由の概要
　特許異議申立人　林　栄太郎は、
　甲第１号証の１として、ＷＯ９５／２２８０２、甲第１号証の２として特表平９−５１２３９２号公報、甲第２号証として特開平４−２４３０６５号公報、を提示し、
　本件請求項１〜３に係る発明は、甲第１号証の１、甲第２号証に記載された発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、本件特許は同法第１１３条第１項２号の規定により、取り消すべきものである旨主張している。
　　
（２）本件発明
　上記したように訂正請求が認められたので本件第１発明、本件第２発明、本件第３発明は、各々、平成１６年８月３１日付け訂正明細書の請求項１、２、３に記載された次のとおりのものである。
　
　【特許請求の範囲】
　「【請求項１】　原情報に対する変調符号が夫々に格納されているメインテーブルとサブテーブルとからなる変調テーブルを備え、原情報を符号変調する際、変調した符号の示すステートと次に変調する原情報の数値と変調符号に含まれる直流分の程度を示すDSV値と前変調符号とのラン制限により、次に変調する原情報の変調符号として、該メインテーブルと該サブテーブルとの変調符号から選択する符号変調方式の符号変調回路において、
　該メインテーブルもしくは該サブテーブルの変調符号に変調する原情報を保持する第１のラッチと、該第１のラッチに保持された該原情報の次に変調する原情報を保持する第２のラッチとを設け、該第２のラッチに保持されている該次に変調する原情報を変調するときには、該次に変調する原情報を該第１のラッチに転送して保持させるとともに、
　該メインテーブルと該サブテーブルとに格納されている変調符号夫々のDSV値を予め記憶し、入力されて該第２のラッチに保持された該次に変調する原情報に対応する該変調符号夫々に対するDSV値を出力するDSVテーブルと、
　該メインテーブルと該サブテーブルとに格納されている変調符号夫々のラン長を予め記憶し、入力されて該第２のラッチに保持された該次に変調する原情報に対応する該変調符号夫々に対するラン長を出力するランテーブルと、
　該メインテーブルもしくは該サブテーブルから該第１のラッチに保持されて変調された原情報の変調符号とともに得られる該第２のラッチに保持された次に変調する原情報に対する変調符号のステートを示すステート情報と該第２のラッチに保持された次に変調する原情報とを含み、該第２のラッチに保持された次に変調する原情報に対する変調符号夫々毎のDSV値を該DSVテーブルから、ラン長を該ランテーブルから夫々読み出すためのアドレスを生成するアドレス生成手段と、
　該DSVテーブルから出力される夫々の変調符号のDSV値を演算するDSV演算手段と、
　該ランテーブルから出力される該ラン長を演算するラン長演算手段と、
　該DSV演算手段と該ラン長演算手段との演算結果により、ラン条件を満たし、かつ該第２のラッチに保持された次に変調する原情報の変調符号までの累積DSV値の絶対値の小さい方の変調符号を出力する該メインテーブルもしくは該サブテーブルを選択する符号選択手段と
　を設け、該符号選択手段による該メインテーブルもしくは該サブテーブルの選択により、該第２のラッチに保持された該次に変調する原情報を該第１のラッチに保持して変調するときの変調符号の選択を行なうことを特徴とする符号変調回路。
　【請求項２】　請求項１記載の符号変調回路において、
　前記DSV演算手段の演算処理を制御するための演算制御手段と、
　前記変調符号がマークからの始まりかスペースからの始まりかの状態を判別する状態判別手段と
　を設け、該演算制御手段は該状態判別手段で判別された前記変調符号の状態によって制御されることを特徴とする符号変調回路。
　【請求項３】　請求項２記載の符号変調回路において、
　前記変調符号の中に含まれるコード“1”の数が偶数か奇数かを示す情報を予め求めて記憶した奇偶判別テーブルを設け、
　該奇偶判別テーブルを参照することにより、１つ前の入力原情報の変調符号の始まりの状態を判別して前記演算制御手段の制御を行なうことを特徴とする符号変調回路。」
　
（３）甲各号証記載の発明
　
　ア．甲第１号証の１：ＷＯ９５／２２８０２
　イ．甲第１号証の２：特表平９−５１２３９２号公報、
　前記ア．、イ．には、
　「原情報に対する変調符号が夫々に格納されている第１コード語テーブル（第２図）と第２コード語テーブル（第３図）とからなる変調テーブルを備え、ｍビット情報語を符号変調する際、変調した符号の示す符号化状態と次に変調する情報語と変調コードに含まれる直流分の程度を示すＤＳＶ値により次に変調する情報語の変調コードとして、該第１コード語テーブルと該第２コード語テーブルとの変調コードから選択するコード変調方式の符号化装置おいて、
　該第１コード語テーブルもしくは該第２コード語テーブルから１つ前に変調された情報語の変調コードとともに得られる次に変調する情報語に対する変調コードの符号化状態を示すｓビットの符号化状態信号と該次に変調する情報語とを含み、該次に変調する情報語に対する変調コード夫々毎のＤＳＶ値を出力するための変換器のアドレスを生成するアドレス生成手段（６１、６３）と、
　該変換器から出力される夫々の変調コードのＤＳＶ値を演算する演算回路（８２、８６）と、
　該演算回路の演算結果により、該次に変調する情報語の変調コードまでの累積ＤＳＶ値の絶対値の小さい方の変調コードを出力する該第１コード語テーブルもしくは第２コード語テーブルを選択する選択回路と
　を設け、該符号選択手段による該第１コード語テーブルもしくは第２コード語テーブルの選択により、該次に変調する情報語の変調コードの選択を行なう符号化装置。」（以下、「甲第１号証の１記載の発明」という。）、
　が記載されている。
　
　ウ．甲第２号証：特開平４−２４３０６５号公報、
　前記ウ．には、
　「動作クロックを高速化することなく、変調処理時間を短縮するために、ＥＦＭ変調回路において、各変調符号のＤＳＶ値を予め記憶し、入力された該原情報に対応する変調符号に対するＤＳＶ値を出力するＤＳＶテーブルと、各変調符号のラン長を予め記憶し、入力された該原情報に対応する変調符号に対するラン長を出力するランテーブルを備えたＲＯＭを用いること。」（以下、「甲第２号証記載の発明」という。）、
　が記載されている。
　
（４）対比・判断　
　
　ア．本件第１発明について
　本件第１発明と甲第１号証の１、甲第２号証記載の発明を対比すると、
各甲号証には、
　本件第１発明の、「該メインテーブルもしくは該サブテーブルの変調符号に変調する原情報を保持する第１のラッチと、該第１のラッチに保持された該原情報の次に変調する原情報を保持する第２のラッチとを設け、該第２のラッチに保持されている該次に変調する原情報を変調するときには、該次に変調する原情報を該第１のラッチに転送して保持させるとともに、
　該メインテーブルと該サブテーブルとに格納されている変調符号夫々のDSV値を予め記憶し、入力されて該第２のラッチに保持された該次に変調する原情報に対応する該変調符号夫々に対するDSV値を出力するDSVテーブルと、
　該メインテーブルと該サブテーブルとに格納されている変調符号夫々のラン長を予め記憶し、入力されて該第２のラッチに保持された該次に変調する原情報に対応する該変調符号夫々に対するラン長を出力するランテーブルと、
　該メインテーブルもしくは該サブテーブルから該第１のラッチに保持されて変調された原情報の変調符号とともに得られる該第２のラッチに保持された次に変調する原情報に対する変調符号のステートを示すステート情報と該第２のラッチに保持された次に変調する原情報とを含み、該第２のラッチに保持された次に変調する原情報に対する変調符号夫々毎のDSV値を該DSVテーブルから、ラン長を該ランテーブルから夫々読み出すためのアドレスを生成するアドレス生成手段と、
　該DSVテーブルから出力される夫々の変調符号のDSV値を演算するDSV演算手段と、
　該ランテーブルから出力される該ラン長を演算するラン長演算手段と、
　該DSV演算手段と該ラン長演算手段との演算結果により、ラン条件を満たし、かつ該第２のラッチに保持された次に変調する原情報の変調符号までの累積DSV値の絶対値の小さい方の変調符号を出力する該メインテーブルもしくは該サブテーブルを選択する符号選択手段と
　を設け、該符号選択手段による該メインテーブルもしくは該サブテーブルの選択により、該第２のラッチに保持された該次に変調する原情報を該第１のラッチに保持して変調するときの変調符号の選択を行なう」構成が記載されていない。
　
　即ち、上記甲第１号証の１記載の発明は、本件第１発明でいう第１のラッチで保持されて符号変調される原情報（ｍビット情報語）の変調時に、第１のラッチで保持されて現に変調している原情報に対する累積ＤＳＶ値が良好な変調符号が得られるメインテーブル（第１コード語テーブル（第２図））もしくはサブテーブル（第２コード語テーブル（第３図））を選択するものであり、これに対し、本件第１発明は、上記構成により、第１のラッチで保持されて符号変調される原情報の変調時に、第２のラッチに保持されて待機している次に変調する原情報に対するラン長や累積ＤＳＶ値が良好な変調符号が得られるメインテーブルもしくはサブテーブルを予め選択しておくものであって、本件明細書の段落【０１０１】に記載のように、「予めＤＳＶが格納されているテーブルからＤＳＶ値を得ることができるため、テーブルへのアクセス時間を要するだけでＤＳＶ値を得ることができ、符号変調の処理時間を短縮できる。そのため、高速な回路を用いずに符号変調回路を構成することができる」という、上記甲第1号証の１記載の発明にない、優れた効果を奏するものである。また、甲第２号証記載の発明には、各変調符号のＤＳＶ値や、ラン長をＲＯＭから求めることが記載されているのみであり、第１のラッチと第２のラッチを用いる本件第１発明の上記のような構成は記載されていない。　　
　
　そして係る構成により、前記本件第１発明は、明細書記載の効果を奏するものである。
　
　したがって、本件第１発明が、甲第１号証の１記載の発明、甲第２号証記載の発明に基づいて当業者が容易に発明することができたとすることはできない。
　
　イ．本件第２、３発明について
　本件第２、３発明は、本件第１発明を引用するものであるので、前記「ア．本件第１発明について」に記載したのと同様の理由により、甲第１号証の１記載の発明、甲第２号証記載の発明に基づいて、当業者が容易に発明をすることができたものとすることはできない。
　
（５）以上のとおりであるから、本件特許異議申立の理由および証拠によっては、本件に係る請求項１〜３の特許を取り消すことはできない。
　また、他に本件に係る請求項１〜３の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１６年９月６日（２００４．９．６）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
符号変調回路
（５７）【特許請求の範囲】
　【請求項１】　
原情報に対する変調符号が夫々に格納されているメインテーブルとサブテーブルとからなる変調テーブルを備え、
、該メインテーブルと該サブテーブルとの変調符号
　
該メインテーブルもしくは該サブテーブルの変調符号に変調する原情報を保持する第１のラッチと、該第１のラッチに保持された該原情報の次に変調する原情報を保持する第２のラッチとを設け、該第２のラッチに保持されている該次に変調する原情報を変調するときには、該次に変調する原情報を該第１のラッチに転送して保持させるとともに、
　
該メインテーブルと該サブテーブルとに格納されている変調符号夫々
て該第２のラッチに保持された該次に変調する
　
該メインテーブルと該サブテーブルとに格納されている変調符号夫々
て該第２のラッチに保持された該次に変調する
　
該メインテーブルもしくは該サブテーブルから該第１のラッチに保持されて変調された原情報の変調符号とともに得られる該第２のラッチに保持された次に変調する原情報に対する変調符号のステートを示すステート情報と該第２のラッチに保持された次に変調する原情報とを含み、該第２のラッチに保持された次に変調する原情報に対する変調符号夫々毎のＤＳＶ値を該ＤＳＶテーブルから、ラン長を該ランテーブルから夫々読み出すためのアドレスを生成するアドレス生成手段と、
　該ＤＳＶテーブルから出力される夫々の変調符号のＤＳＶ値を演算するＤＳＶ演算手段と、
　該ランテーブルから出力される該ラン長を演算するラン長演算手段と、
　該ＤＳＶ演算手段と該ラン長演算手段との演算結果により、ラン条件を満たし
、かつ該第２のラッチに保持された次に変調する原情報の変調符号までの累積ＤＳＶ値の絶対値の小さい方の変調符号を出力する該メインテーブルもしくは該サブテーブルを選択する
　を設け、
該符号選択手段による該メインテーブルもしくは該サブテーブルの選択により、該第２のラッチに保持された該次に変調する原情報を該第１のラッチに保持して変調するときの
　【請求項２】　請求項１記載の符号変調回路において、
　前記ＤＳＶ演算手段の演算処理を制御するための演算制御手段と、
　前記変調符号がマークからの始まりかスペースからの始まりかの状態を判別する状態判別手段と
　を設け、該演算制御手段は該状態判別手段で判別された前記変調符号の状態によって制御されることを特徴とする符号変調回路。
　【請求項３】　請求項２記載の符号変調回路において、
　前記変調符号の中に含まれるコード“１”の数が偶数か奇数かを示す情報を予め求めて記憶した奇偶判別テーブルを設け、
　該奇偶判別テーブルを参照することにより、１つ前の入力原情報の変調符号の始まりの状態を判別して前記演算制御手段の制御を行なうことを特徴とする符号変調回路。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、原情報を記録媒体に適した符号に変調する際に、変調した符号（変調符号）が示すステートと次に変調する原情報の数値と変調符号に含まれる直流成分の程度を示すＤＳＶ値と１つ前の変調符号とのラン制限により、次に変調する原情報に対する変調符号を複数の変調符号から選択する符号変調方式における符号変調回路に関する。
　【０００２】
　【従来の技術】
　近年、音楽用であったＣＤ（Ｃｏｍｐａｃｔ　Ｄｉｓｋ：コンパクトディスク）が記録容量の大きいことに着目され、ＣＤ−ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ：リードオンリメモリ）としてコンピュータ用の情報記録媒体として広く普及している。また、ＣＤと同じサイズのディスクに従来のＣＤの７倍以上の記録容量を持つＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　Ｄｉｓｃ：ディジタルビデオディスク）が提案されている。ＤＶＤは、その記録容量の大きさから、映像の記録メディアとしてだけではなく、さらに、コンピュータ用の記憶媒体として用いられるＤＶＤ−ＲＯＭとして、ＣＤ−ＲＯＭと同様に、広く利用されると予想されている。
　【０００３】
　これら光ディスクを用いる光ディスク装置では、記録媒体であるディスク上に記録される信号は、原情報のままの符号形態でなく、記録に際して適した符号に変調されて記録されている。このように原情報を変調して記録することにより、高密度記録が可能となる、自己同期が取り易くなる、信号伝送帯域を狭くできるなどの利点がある。そのため、光ディスク装置だけではなく、一般に、情報再生（記録）装置においては、符号変調は欠かせない技術の１つとなっている。
　【０００４】
　例えば、ＣＤの場合には、ＥＦＭ（Ｅｉｇｈｔ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）変調と呼ばれる符号変調方式を採用して、８ビットの原情報を１４チャンネルビットの符号に変換し、これに３チャンネルビットの符号を挿入して変調符号の直流成分の評価基準であるＤＳＶ（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ）の絶対値が小さくなるようにしている。また、ラン長（同一ビット情報の連なりの長さ）の最小値が大きければ、記録密度と信号帯域の面から有利になるが、ラン長の最大値が小さい方が自己同期の点で有利となる。このために、ラン長は最小で２，最大で１０に制限されている。
　【０００５】
　ＤＶＤの場合には、８−１６変調と呼ばれる符号変調方式を採用している。この８−１６変調は８ビットの原情報を１６チャンネル・ビットの符号に変調する符号変調方式であり、ラン長の最小値が大きければ、記録密度と信号帯域の面から有利になるが、ラン長の最大値が小さい方が自己同期の点で有利となる。このため、ラン長は、ＥＦＭ変調と同様に、２〜１０に制限される。８−１６変調はメインテーブルとサブテーブルとによって行なわれるが、変調を行なう際には、ＤＣ成分の抑圧制御により、ＤＳＶが小さくなるように、複数の原情報に対応する変調符号（メイン，サブ，ステート１〜４）の中から１つが選択される。実際には、再生時に同期をとるためのＳｙｎｃ（同期）コードとともに、図１０に示すフローチャートに従って原情報は８−１６変調符号に変調される。
　【０００６】
　図１１は図１０に示すフローチャートに従って動作する８−１６変調回路を示すブロック図であって、１１０１，１１０２はラッチ、１１０３はミキサ、１１０４はデコーダ、１１０５は比較器、１１０６はロジック回路、１１０７は８−１６変換テーブル、１１０８はＳｙｎｃコードテーブル、１１０９はラッチ、１１１０，１１１１はセレクタ、１１１２，１１１３はＮＲＺＩ変換器、１１１４，１１１５はアップダウン（Ｕ／Ｄ）カウンタ、１１１６はセレクタ、１１１７は比較器である。
　【０００７】
　同図において、ラッチ１１０１は符号変調する原情報（入力データ）を保持するためのものであり、ラッチ１１０２はｎｅｘｔ−ｓｔａｔｅを保持するためのものである。ミキサ１１０３はステート，メイン，サブを切り替えるためのものであり、デコーダ１１０４はステートを認識するためのものである。比較器１１０５は符号変調する原情報が８８の値以上かどうかを比較する判定し、この判定結果とデコーダ１１０４の出力に応じて、ロジック回路１１０６がセレクタ１１１０，１１１１，１１１６やミキサ１１０３の切替え信号を生成する。
　【０００８】
　８−１６変換テーブル１１０７はメインテーブルとサブテーブルとを備え、このミキサ１１０３の出力をもとにメイン，サブテーブルにより、ラッチ１１０１に保持された原情報を変換し、変換後のデータ（変調データ）はラッチ１１０９に保持される。また、Ｓｙｎｃコードテーブル１１０８からのＳｙｎｃコードもこのラッチ１１０９に保持される。セレクタ１１１０は８−１６変換テーブル１１０７から出力される変調データか、ラッチ１１０９に保持された変調データを選択するためのものである。セレクタ１１１１は次の変調に用いるｎｅｘｔ−ｓｔａｔｅを選択するためのものである。
　【０００９】
　ＮＲＺＩ変換器１１１２，１１１３は変調されたパラレルデータをシリアルなＮＲＺＩデータに変換するためのものである。アップダウンカウンタ１１１４，１１１５は夫々ＮＲＺＩ変換器１１１２，１１１３の出力データからラン長のチェックとＤＳＶを計算するためのものであり、セレクタ１１１６はアップダウンカウンタ１１１４，１１１５で得られるＤＳＶを選択し、比較器１１１７はこれらＤＳＶの大きさを比較して、その比較結果をロジック回路１１０６に送る。
　【００１０】
　次に、図１０に示すフローチャートに従ってこの８−１６変調回路の動作を説明する。
　【００１１】
　Ｓｙｎｃコードは一定の間隔で記録データの間に挿入されるが、このＳｙｎｃコードを入れるかどうかの選択が行なわれる（ステップ１００１）。これは、図１１において、図示しないタイミングジェネレータによるタイミング信号で制御される。
　【００１２】
　符号変調されるのがＳｙｎｃコードの場合には、Ｓｙｎｃテーブル１１０８から、ステートに対応する２種類（タイプ１，タイプ２）のＳｙｎｃコードが出力され、それらのうちの１つがＳｙｎｃ１としてラッチ１１０９に保持される（ステップ１０２５）。もう一方はＳｙｎｃ２として出力される（ステップ１０２７）。Ｓｙｎｃ１，２は夫々、ＮＲＺＩ変換器１１１２，１１１３でシリアルデータに変換された後、アップダウンカウンタ１１１４，１１１５に供給されてそのＤＳＶが計算される（ステップ１０２６，１０２８）。これらで夫々得られたＳｙｎｃ１のＤＳＶ値ＤＳＶ１とＳｙｎｃ２のＤＳＶ値ＤＳＶ２とは比較器１１１７で比較され（ステップ１０２９）、その比較結果に応じてロジック回路１１０６は選択信号をセレクタ１１１０に出力する。これにより、Ｓｙｎｃ１，２の内のＤＳＶ値の小さい方が、Ｓｙｎｃコードとして、セレクタ１１１０で選択されて出力される（ステップ１０３０〜１０３２）。
　【００１３】
　次に、符号変調されるのが入力データ（原情報）であって、変換される原情報が８７以下の値の場合について説明する（ステップ１００１，１００２）。
　【００１４】
　ラッチ１１０１に保持されたこの原情報が比較器１１０５により８７以下であることが判明すると（ステップ１００３）、ロジック回路１１０６は、ミキサ１１０３に対し、８−１６変換テーブル１１０７のメインテーブルとサブテーブルとから原情報に対応する変調データを出力するように制御信号を出力する。これにより、メインテーブルから出力された変調符号とｎｅｘｔ−ｓｔａｔｅとは夫々データｍｏｄ１，ｓｔ１としてラッチ１１０９に保持され（ステップ１００４）、サブテーブルから出力された変調データとｎｅｘｔ−ｓｔａｔｅは夫々データｍｏｄ２，ｓｔ２として出力される（ステップ１００６）。
　【００１５】
　これら変調符号ｍｏｄ１，２は夫々ＮＲＺＩ変換器１１１２，１１１３でＮＲＺＩ変換され、アップダウンカウンタ１１１４，１１１５により変調符号ｍｏｄ１のＤＳＶ値ＤＳＶ１と変調符号ｍｏｄ２のＤＳＶ値ＤＳＶ２が計算される（ステップ１００５，１００７）。これらＤＳＶ１，２は比較器１１１７で比較され（ステップ１００８）、その比較結果をもとにして、ロジック回路１１０６は変調データ，ｎｅｘｔ−ｓｔａｔｅ及びＤＳＶ初期値を選択するための選択信号をセレクタ１１０６，１１１０，１１１１，１１１６に出力する（ステップ１００９，１０１０）。
　【００１６】
　以上の処理により、原情報が８７以下の値の場合には、メインテーブルとサブテーブルとの変調データからＤＳＶの絶対値が小さくなる方の変調符号がセレクタ１１１０で選択されて出力され、同様にして、ＤＳＶの絶対値が小さい方のｎｅｘｔ−ｓｔａｔｅがセレクタ１１１１で選択されてラッチ１１０２に保持される。
　【００１７】
　次に、原情報が８８以上の値の場合について説明する。
　【００１８】
　原情報が８８以上の場合には（ステップ１００３）、その原情報を変換する場合に用いられる１つ前の入力データの変調符号とともに得られるｎｅｘｔ−ｓｔａｔｅのステートによって処理が異なる。即ち、ステートが２もしくは３の場合には（ステップ１０１１）、ステートに応じた変換テーブルにより変調データを出力してＤＳＶ値を計算すればよい（ステップ１０２３，１０２４）。しかし、ステート１もしくは４の場合には、選択が必要になる。
　【００１９】
　即ち、１つ前の原情報の変換処理によってラッチ１１０２に保持されたｎｅｘｔ−ｓｔａｔｅがステート１もしくは４であって、原情報が８８以上の場合には、ロジック回路１１０６が、ミキサ１１０３に対し、８−１６変換テーブル１１０７のメインテーブルのステート１，４から原情報に対応する変調符号を出力するように制御信号を出力する。８−１６変換テーブル１１０７から出力されたステート１による変調符号とｎｅｘｔ−ｓｔａｔｅは夫々、データｍｏｄ１，ｓｔ１として、ラッチ１１０９に保持され（ステップ１０１２）、ステート４による変調符号とｎｅｘｔ−ｓｔａｔｅは夫々、データｍｏｄ２，ｓｔ２として出力される（ステップ１０１６）。
　【００２０】
　これら変調符号ｍｏｄ１，ｍｏｄ２は夫々、ＮＲＺＩ変換器１１１２，１１１３でＮＲＺＩ変換された後、アップダウンカウンタ１１１４，１１１５に供給されて変調符号ｍｏｄ１のＤＳＶ値ＤＳＶ１と変調符号ｍｏｄ２のＤＳＶ値ＤＳＶ２が計算される（ステップ１０１３，１０１７）。その際、アップダウンカウンタ１１１４，１１１５は変調符号ｍｏｄ１，ｍｏｄ２の１つ前の変調符号を含むラン長の制限チェックを行なう。即ち、ＮＲＺＩ変換された変調符号ｍｏｄ１，ｍｏｄ２は、ラン長が３以上で１１以下ならば、ラン制限を満足しているが（ステップ１０１４，１０１８）、ラン長が２以下、もしくは１２以上の場合には、ラン制限に違反するため、アップダウンカウンタ１１１４，１１１５のラン長が２以下、もしくは１２以上になった方のＤＳＶ値（カウンタ値）をオーバーフローさせる（ステップ１０１５，１０１９）。そのため、ラン制限違反を起こした変調符号のＤＳＶの絶対値は最大値となり、比較器１１１７でＤＳＶの絶対値の大小を比較した場合（ステップ１０２０）、ＤＳＶの絶対値が小さくてラン制限を満足する方の変調符号が選択される（ステップ１０２１，１０２２）。このように、アップダウンカウンタ１１１４，１１１５からのＤＳＶ１，ＤＳＶ２の値は比較器１１１７で比較され、その比較結果をもとに、ロジック回路１１０６はセレクタ１１１０の変調データ，セレクタ１１１１でのｎｅｘｔ−ｓｔａｔｅ及びセレクタ１１１６でのＤＳＶ初期値を夫々選択する制御信号を生成出力する。
　【００２１】
　以上の処理により、原情報が８８以上でステートが１もしくは４の場合に、ステート１とステート４との変調符号からラン長制限を満足し、ＤＳＶの絶対値が小さくなる方の変調符号が選択されて出力される。
　【００２２】
　以上のように、かかる８−１６変調回路により、ＤＳＶの絶対値を最小とするように変調を行なうことができる。
　【００２３】
　【発明が解決しようとする課題】
　次に、図１１に示した８−１６変調回路において、動作クロックをチャンネルビットクロックとした場合の処理を図１２に示す。
　【００２４】
　図１２に示すように、チャンネルビットクロックを基準として動作する場合、１バイト分のＤＳＶを計算するためには、１６チャンネルビットの処理時間が必要となる。そのため、図１１においては、ＤＳＶ計算の処理系を２系統持って処理速度を向上させているが、１バイトの原情報を１６チャンネルビットの変調符号に変換するための処理時間は１バイト周期以上必要となる。８−１６変調に読取専用のＤＶＤもしくはＤＶＤ−ＲＯＭで用いられるため、記録データの変調は処理速度が大きな問題にはならない。
　【００２５】
　しかしながら、この同じ８−１６変調方式を用いて記録再生可能なＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ランダムアクセスメモリ）規格のドライブの場合には、変調処理速度が大きな問題となる。即ち、１バイトの情報を変調するために１バイトクロック以上の処理時間が必要となったのでは、大容量の情報を記録するためには、より多くの時間が必要となり、実質的にデータ転送速度が低下してしまう。また、映像情報のような大容量の情報を連続的に記録し続ける場合、変調処理が追いつかなくなり、連続記録が行なえないという問題も発生する。
　【００２６】
　そのため、図１１に示す８−１６変調回路において、１バイトデータの変調を１バイトクロックの間に終了させるためには、この変調回路の処理系システムの動作クロックとして、チャンネルビットクロックの２倍の周波数の２倍速クロックを用いればよく、図１３に示すように、１バイトデータの変調を１バイトクロック周期の間に終了させることができる。
　【００２７】
　しかし、この符号変調回路がＩＣ化されている場合、動作クロックを高速化するためには、プロセスの変更が必要になることもある。また、高速なデータ記録に対する要望により、記録媒体の回転速度を何倍かにして記録速度の高速化を図る場合、動作クロックはその記録動作速度のさらに２倍とする必要がある。そのため、かかる符号変調回路は高速クロックの回路となり、雑音の影響を受けやすく、高価なものとなってしまう。
　【００２８】
　本発明の目的は、上記の８−１６変調のように、変調符号が示すステートと次に変調する原情報の数値と変調符号のＤＳＶ値と前変調符号とのラン制限により、次に変調する変調符号を複数の変調符号から選択する符号変調を行なうための符号変調回路であって、変調処理時間を短縮し、かつ動作クロックを高速化する必要のない符号変調回路を提供することにある。
　【００２９】
　【課題を解決するための手段】
　上記目的を達成するために、本発明は、変調符号とステートとラン長などの情報を出力するための変調テーブルと、ＤＳＶを計算するためのＤＳＶ算出手段と、ラン長条件の違反を検出するためのラン長違反検出手段と、ＤＳＶの絶対値の大小を比較するためのＤＳＶ比較手段と、ＤＳＶ値，後続ラン長の情報をテーブル化したＤＳＶ／ｒｕｎテーブルと、該ＤＳＶ／ｒｕｎテーブルのアドレスを出力するためのＤＳＶ／ｒｕｎテーブルアドレス制御手段と、該ラン長違反検出手段とＤＳＶ比較手段との出力によりラン長制限を満足しＤＳＶ値の小さい変調符号を選択するための選択信号を出力する選択信号出力手段と、該選択信号出力手段の出力する選択信号と該変調テーブルのステート出力と変調を行なう原情報により変調テーブルアドレスを出力するための変調テーブルアドレス制御手段とを有する。
　【００３０】
　【発明の実施の形態】
　以下、本発明の実施形態を図面を用いて説明する。
　【００３１】
　図１は本発明による符号変調回路の一実施形態を示す回路ブロック図であって、１０１，１０２はラッチ、１０３はテーブルアドレスコントローラ、１０４はＤＳＶ／ｒｕｎテーブル、１０５はテーブルアドレスコントローラ、１０６は８−１６変調／Ｓｙｎｃコードテーブル、１０７，１０８は加減算器、１０９は加減算器制御回路、１１０はＤＳＶ比較器、１１１，１１２は加算器、１１３，１１４は比較器、１１５は選択論理回路、１１６はセレクタ、１１７はＤＳＶレジスタである。
　【００３２】
　同図において、ラッチ１０１，１０２は変調するための入力データ（原情報）を保持するためのものである。ＤＳＶ／ｒｕｎテーブル１０４は入力データに対する８−１６変調の変調符号のＤＳＶを格納したＤＳＶテーブルとラン（ｒｕｎ）長とを格納したｒｕｎテーブルとを備えており、これらを読み出すためのアドレス（ＤＳＶ／ｒｕｎテーブルアドレス）をテーブルアドレスコントローラ１０３が生成する。８−１６変調／Ｓｙｎｃコードテーブル１０６は８−１６変調テーブルとＳｙｎｃコードテーブルとを備えて、入力データに対する８−１６変調の変調符号と、Ｓｙｎｃ（同期）コードと、次の入力データに対する変調符号のステート（ｓｔａｔｅ）を示す情報（即ち、ｎｅｘｔ−ｓｔａｔｅ）と、変調符号とＳｙｎｃコードに含まれるコード“１”の数が偶数か奇数かを示す奇偶情報Ｏ／Ｅと、変調符号とＳｙｎｃコード夫々のラン長ＲＬとを格納しており、これらを読み出すためのアドレス（８−１６／Ｓｙｎｃテーブルアドレス）をテーブルアドレスコントローラ１０５が生成する。
　【００３３】
　加減算器１０７は、加減算器制御回路１０９の制御に応じて、ＤＳＶ／ｒｕｎテーブル１０４から出力される２系統のＤＳＶ値の一方ＤＳＶ１をＤＳＶレジスタ１１７に保持されているＤＳＶ値に加算または減算し、加減算器１０８も、加減算器制御回路１０９の制御に応じて、ＤＳＶ／ｒｕｎテーブル１０４から出力されるＤＳＶ値の他方ＤＳＶ２をＤＳＶレジスタ１１７に保持されているＤＳＶ値に加算または減算する。これら加減算器１０７，１０８の出力は、それらの絶対値がＤＳＶ比較器１１０で比較される。
　【００３４】
　加算器１１１は、ＤＳＶ／ｒｕｎテーブル１０４からのラン長ｒｕｎ１と８−１６変調／Ｓｙｎｃコードテーブル１０６からのラン長ＲＬとを加算することにより、新たなラン長を計算し、加算器１１２は、ＤＳＶ／ｒｕｎテーブル１０４からのラン長ｒｕｎ２と８−１６変調／Ｓｙｎｃコードテーブル１０６からのラン長ＲＬとを加算することにより、新たなラン長を計算する。比較器１１３，１１４は夫々、加算器１１１，１１２から出力されるラン長が制限違反しているか否かを検出する。
　【００３５】
　選択論理回路１１５は、ＤＳＶ比較器１１０と比較器１１３，１１４との比較結果から、８−１６変調／Ｓｙｎｃコードテーブル１０６からの変調符号を選択するためにテーブルアドレスコントローラ１０５を制御する選択信号ｍｏｄ−ｓｅｌを生成出力する。また、この選択信号ｍｏｄ−ｓｅｌに応じて、セレクタ１１６が加減算器１０７，１０８の出力を選択し、ＤＳＶレジスタ１１７に保持させる。
　【００３６】
　この実施形態は、図示しないが、タイミングジェネレータが出力するタイミング信号やチャンネルビットクロック，バイトクロックによって動作する。以下、８ビットの原情報（入力データ）を８−１６変調する場合のこの実施形態の動作を、図２に示すタイミングチャートを用いて説明する。
　【００３７】
　ラッチ１０１，１０２は夫々バイトクロックの立上りエッジで入力データを保持する。いま、ｎ番目のデータｎが入力されていてバイトクロックが立ち上がると、図２に示すように、ラッチ１０１に保持されていた１つ前の入力データｎ−１がラッチ１０２に転送されて保持され、ラッチ１０１にデータｎが保持される。
　【００３８】
　ラッチ１０２から出力される入力データｎ−１はテーブルアドレスコントローラ１０５に供給されて、これに応じた８−１６変調／Ｓｙｎｃコードテーブル１０６のアドレス（即ち、８−１６／Ｓｙｎｃテーブルアドレス）が生成され、この８−１６／Ｓｙｎｃテーブルアドレスにより、８−１６変調／Ｓｙｎｃコードテーブル１０６から入力データｎ−１を符号変調（即ち、８−１６変調）した変調符号ｍｏｄ　ｎ−１と、入力データｎを変調する際に用いるステート（ｓｔａｔｅ）を示すｎｅｘｔ−ｓｔａｔｅ　ｎ−１と、変調符号ｍｏｄ　ｎ−１に含まれるコード“１”の個数が偶数か奇数かを示す奇偶情報Ｏ／Ｅ　ｎ−１と、変調符号ｍｏｄ　ｎ−１の最後のコード“１”からのコード“０”の個数を示すラン長ＲＬ　ｎ−１とを出力する。
　【００３９】
　図３（ａ）は８−１６／Ｓｙｎｃテーブルアドレスの一具体例を示す図であって、図３（ｂ）は８−１６変調／Ｓｙｎｃコードテーブル１０５から出力される変調符号ｍｏｄの一具体例を示す図である。
　【００４０】
　図３（ａ）において、８−１６／Ｓｙｎｃテーブルアドレスは、入力データの８−１６変調とＳｙｎｃコードとの切替えを示す１ビットの８−１６／Ｓｙｎｃビットと、メイン／サブテーブルの切替えを示す１ビットのｍａｉｎ／ｓｕｂビットと、ステート１〜４のいずれかを示す２ビットのｓｔａｔｅビットと、８−１６変調テーブルやＳｙｎｃテーブルのアドレスを指定する８ビットのアドレスデータｄａｔａとからなっている。Ｍａｉｎ／Ｓｕｂビットとｓｔａｔｅとは選択論理回路１１５からの選択信号ｍｏｄ−ｓｅｌによって変化し、８−１６／Ｓｙｎｃビットは図示しないタイミングジェネレータが出力するタイミング信号によって変化する。
　【００４１】
　ここで、一例として示すと、８−１６／Ｓｙｎｃビットは、入力データを８−１６変調することを指示するとき“０”、Ｓｙｎｃコードのとき“１”であり、ｍａｉｎ／ｓｕｂビットは、メインテーブルを指示するとき“０”、サブテーブルを指示するとき“１”であり、ｓｔａｔｅビットは、ステート１のとき“００”，ステート２のとき“０１”，ステート３のとき“１０”，ステート４のとき“１１”である。
　【００４２】
　また、図３（ｂ）において、８−１６変調／Ｓｙｎｃコードテーブル１０５から出力される変調符号ｍｏｄを含む出力データは、４ビットのラン長ＲＬと、１ビットの奇偶情報Ｏ／Ｅと、２ビットのｎｅｘｔ−ｓｔａｔｅと、１６ビットの変調符号ｍｏｄ　ｄａｔａとからなっている。奇偶情報Ｏ／Ｅは、偶数個のとき“０”，奇数個のとき“１”とする。
　【００４３】
　ここで、いま、８−１６変調／Ｓｙｎｃコードテーブル１０６の出力データとして、サブテーブルが指示され、かつステート１で変調を行なう入力データが“０”の場合を例にとると、このときの変調符号ｍｏｄ　ｄａｔａは、図３（ｂ）に示すように、“０００００１００１０００００００”であり、最後の“１”ビットに続く“０”ビットが７個あるから、ラン長ＲＬは“７”となるし、また、この変調符号ｍｏｄ　ｄａｔａに含まれる“１”ビットの個数は２であるから、奇偶情報Ｏ／Ｅは偶数であって“０”となる。
　【００４４】
　図１及び図２において、ｎｅｘｔ−ｓｔａｔｅ　ｎ−１は、入力データｎの符号変調を行なうために必要なステートを示している。しかし、入力データｎが８７以下の値の場合、もしくは入力データｎを変調する際のステート（つまり、ｎｅｘｔ−ｓｔａｔｅ　ｎ−１）が１もしくは４の場合には、ＤＳＶ値による変調符号の選択を行なう必要がある。
　【００４５】
　テーブルアドレスコントローラ１０３は、ラッチ１０１に保持されている入力データｎと、８−１６変調／Ｓｙｎｃコードテーブル１０６から供給されるｎｅｘｔ−ｓｔａｔｅ　ｎ−１とにより、ＤＳＶ／ｒｕｎテーブル１０４のアドレス（即ち、ＤＳＶ／ｒｕｎテーブルアドレス）を生成する。このＤＳＶ／ｒｕｎテーブルアドレスにより、ＤＳＶ／ｒｕｎテーブル１０４は、同じ変調符号に対し、２系統のＤＳＶ値ＤＳＶ１，ＤＳＶ２とラン長ｒｕｎ１，ｒｕｎ２とを出力する。
　【００４６】
　図４（ａ）は入力データｎに対するＤＳＶ／ｒｕｎテーブルアドレスの一具体例を示す図であって、図４（ｂ）はＤＳＶ／ｒｕｎテーブル１０４の出力データの一具体例を示す図である。
　【００４７】
　図４（ａ）において、ＤＳＶ／ｒｕｎテーブルアドレスは、入力データの８−１６変調とＳｙｎｃコードとの切替えを示す１ビットの８−１６／Ｓｙｎｃビットと、ステート１〜４のいずれかを示す２ビットのｓｔａｔｅビットと、テーブルのアドレスを指定する８ビットのアドレスデータｄａｔａとからなっている。８−１６／Ｓｙｎｃビットは、図示しないタイミングジェネレータが出力するタイミング信号によって変化する。
　【００４８】
　ここで、８−１６／Ｓｙｎｃビットとｓｔａｔｅビットは夫々、図３（ａ）で示した８−１６／Ｓｙｎｃテーブルアドレスの８−１６／Ｓｙｎｃビット，ｓｔａｔｅビットと同様であって、ＤＳＶ／ｒｕｎテーブルアドレス１０４のｓｔａｔｅビットはｎｅｘｔ−ｓｔａｔｅ　ｎ−１であり、アドレスデータｄａｔａはラッチ１０１に保持されている変調を行なう入力データｎである。
　【００４９】
　図４（ｂ）において、ＤＳＶ／ｒｕｎテーブル１０４の出力データは、夫々が５ビットの２系統のＤＳＶ値ＤＳＶ１，ＤＳＶ２と、夫々が４ビットの２系統のラン長ｒｕｎ１，ｒｕｎ１とから構成されている。
　【００５０】
　いま、ｎｅｘｔ−ｓｔａｔｅ　ｎ−１がステート１，入力データｎの値を“０”とすると、ＤＳＶ／ｒｕｎテーブルアドレスは、図４（ａ）により、“０００００００００００”となる（ここでは、８−１６変調を行なう場合について説明しているため、８−１６／Ｓｙｎｃビット＝“０”）。
　【００５１】
　一方、かかる入力データｎに対する８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号は、図４（ｃ）に示すように、“００１０００００００００１００１”である。そして、かかる変調符号に対する波形は、同じく図４（ｃ）に示すように、“０”ビットから“１”ビットに変化するときにレベルが反転するような波形であり、これらビット毎のレベルが“Ｈ”のとき＋１，“Ｌ”のとき−１として、それらを順次加算して得られる累積値がＤＳＶ値である。従って、図４（ｃ）に示す波形では、ＤＳＶ値が＋６となる。ＤＳＶ／ｒｕｎテーブル１０４には、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号に対するこのようなＤＳＶ値が一方の系統のＤＳＶ１として格納されている。
　【００５２】
　同様にして、上記入力データｎに対する８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号は、図４（ｄ）に示すように、図３（ｂ）に示した“０００００１００１０００００００”である。そして、かかる変調符号に対する波形は同じく図４（ｄ）に示す波形であり、これらビット毎のレベル値を順次加算して得られる累積値、即ち、ＤＳＶ値は、図４（ｄ）に示すように、−１０となる。ＤＳＶ／ｒｕｎテーブル１０４には、８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号に対するこのようなＤＳＶ値が他方の系統のＤＳＶ２として格納されている。
　【００５３】
　以上のようなＤＳＶ／ｒｕｎテーブル１０４でのＤＳＶテーブルにより、例えば、上記のような“０”の入力データに対し、値が＋６のＤＳＶ１と値が−１０のＤＳＶ２とが得られることになる。
　【００５４】
　ＤＳＶ／ｒｕｎテーブル１０４には、８７以下の入力データｎに対しては、上記のように、ＤＳＶ１として、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号に対するＤＳＶ値が、ＤＳＶ２として、同じくサブテーブルによる変調符号に対するＤＳＶ値が格納されているが、８８以上の入力データｎに対しては、ステート１もしくは４の場合とそれ以外の場合とで異なる。即ち、ステート１もしくは４の場合には、ＤＳＶ１にはステート１の値が、ＤＳＶ２にはステート４の値が夫々格納されており、ステート１もしくは４以外の場合には、ＤＳＶ１，ＤＳＶ２は同じ値（ステートで示される変調符号のＤＳＶ）として格納されている。
　【００５５】
　なお、この実施形態では、ＤＳＶ／ｒｕｎテーブル１０４に格納されているＤＳＶ値は、変調符号がスペース（例えば、“Ｌ”レベルであって、ＤＳＶを求めるときに−１として加算されるもの）から始まる場合のＤＳＶ値とする（レベルが反転した“Ｈ”のマークから始まって、スペースで始まる場合とはレベル反転した関係にある場合には、図４（ｃ），（ｄ）を比較して明らかなように、ＤＳＶ値が異なる）。
　【００５６】
　ＤＳＶｒｕｎテーブル１０４は２系統のラン長ｒｕｎ１，ｒｕｎ１を出力する。これらラン長ｒｕｎ１，ｒｕｎ１は、ＤＳＶ／ｒｕｎテーブルアドレス（図４（ａ））の下位８ビット（＝入力データｎ）の値が８７以下、もしくは、８８以上であっても、ステート２もしくは３の場合には、使用しないが、最初の“１”ビットまでの“０”ビットの個数として一応出力される。この場合、ｒｕｎ１は８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号での最初の“１”ビットまでの“０”ビットの個数として表わされ、例えば、ＤＳＶ／ｒｕｎテーブルアドレスが上記の“０００００００００００”である場合には、これに対する変調符号が図４（ｃ）に示されるものとなるから、ラン長ｒｕｎ１は２である。また、ｒｕｎ２は８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号での最初の“１”ビットまでの“０”ビットの個数として表わされ、例えば、ＤＳＶ／ｒｕｎテーブルアドレスが上記の“０００００００００００”である場合には、これに対する変調符号が図４（ｄ）に示されるものとなるから、ラン長ｒｕｎ１は５である。
　【００５７】
　即ち、ＤＳＶ／ｒｕｎテーブル１０４では、入力データが８７以下の値に対し、ｒｕｎ１に、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号でのラン長が、ｒｕｎ２に、８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号でのラン長が夫々格納されている。
　【００５８】
　入力データｎが８８以上の値の場合には、２通りあり、ステート１もしくは４の場合に対しては、ｒｕｎ１にはステート１のラン長が、ｒｕｎ２にはステート４のラン長が夫々格納されており、ステート２もしくは３の場合に対しては、ｒｕｎ１，ｒｕｎ２には同一の値であるｓｔａｔｅビットを示すステート，ｄａｔａビットの示す変調符号のラン長が格納されている。
　【００５９】
　図１及び図２において、ＤＳＶ／ｒｕｎテーブル１０４から出力されたＤＳＶ１，ＤＳＶ２は夫々加減算器１０７，１０８に供給され、夫々ＤＳＶレジスタ１１７に保持されている値に加算もしくは減算される。このＤＳＶレジスタ１１７に保持されている値は入力データｎ−１までのＤＳＶ値の合計（以下、累積ＤＳＶ値という）であり、また、加減算器１０７，１０８で加算を行なうか、減算を行なうかは加減算器制御回路１０９から出力される制御信号ＳｉｇＡＬＵによって制御される。
　【００６０】
　このＤＳＶ値は、図５に示すように、スペース（ｓｐａｃｅ）で始まるか、マーク（ｍａｒｋ）で始まるかにより極性が反転する。そのため、正しいＤＳＶ値を計算するためには、ＤＳＶを求める変調符号の始まりがマークか、スペースかを予め知っておく必要がある。
　【００６１】
　例えば、Ｘという変調符号がスペースから始まる場合、この変調符号Ｘに含まれる“１”ビットの個数が偶数であるときには、変調終了後、つまり、変調符号Ｘの終わり（次の変調符号の始まり）はスペースであり、また、変調符号Ｘに含まれる“１”ビットの個数が奇数であるときには、変調符号Ｘの終わりはマークになる。同様に、変調符号Ｘがマークから始まる場合、この変調符号Ｘに含まれる“１”ビットの個数が偶数であるときには、コノ変調符号Ｘの終わりはマークであり、変調符号Ｘに含まれる“１”ビットの個数が奇数であるときには、変調符号Ｘの終わりはスペースになる。そのため、変調開始時の状態（スペースかマークか）を知っていれば、その次からの変調開始の状態は、変調符号に含まれる“１”ビットの個数が偶数か奇数かを調べ、排他的論理和をとることで知ることができる。
　【００６２】
　図６は図１における加減算器制御回路１０９の一具体例を示す回路構成図であって、１２０は排他的論理和（ＥＯＲ）回路、１２１はＤラッチである。
　【００６３】
　この具体例は、ＥＯＲ回路１２０とＤラッチ１２１とから構成されている。ＥＯＲ回路１２０は、奇偶情報Ｏ／ＥとＤラッチ１２１の出力データＱとを入力として、制御信号ＳｉｇＡＬＵを生成し、この制御信号ＳｉｇＡＬＵがＤラッチ１２１の入力データＤとなる。
　【００６４】
　いま、８−１６変調しようとする入力データを入力データｎとし、１つ前の入力データｎ−１に対する変調符号をｍｏｄ　ｄａｔａ　ｎ−１，２つ前の入力データｎ−２に対する変調符号をｍｏｄ　ｄａｔａ　ｎ−２とする。また、奇偶情報Ｏ／Ｅは入力データの８−１６変調が終了するまで８−１６変調／Ｓｙｎｃコードテーブル１０６から出力され続ける。また、Ｄラッチ１２１のラッチタイミングは次の入力データの８−１６変調開始の直前（この入力データの変調符号の終わり）に設定されている。さらに、このＤラッチ１２１のリセット（初期リセット）は、最初に８−１６変調する入力データに対する変調符号の直前に行なわれるものとする。
　【００６５】
　Ｄラッチ１２１には、ラッチパルスによってＥＯＲ回路１２０から出力される制御信号ＳｉｇＡＬＵをラッチすることにより、２つ前の入力データｎ−２に対する変調符号ｍｏｄｄａｔａ　ｎ−２の終わりでの状態（スペースかマークか）が保持されている。そして、このＤラッチ１２１のこの状態を示す出力Ｑと１つ前の入力データｎ−１の変調符号ｍｏｄ　ｄａｔａ　ｎ−１に対する奇偶情報Ｏ／ＥとがＥＯＲ回路１２０に供給されると、これから出力される制御信号ＳｉｇＡＬＵは、この変調符号ｍｏｄ　ｄａｔａ　ｎ−１の終わり、即ち、入力信号ｎに対する変調符号ｍｏｄ　ｄａｔａ　ｎの始まりがスペースであるか、マークであるかの状態を表わすことになる。
　【００６６】
　即ち、いま、制御信号ＳｉｇＡＬＵが、スペースを表わすとき“０”，マークを表わすとき“１”とすると、奇偶情報Ｏ／Ｅは、奇数を表わすとき“１”，偶数を表わすとき“０”であるから、変調符号ｍｏｄ　ｄａｔａ　ｎ−２の終わりで“０”（即ち、スペースを表わしている）の制御信号ＳｉｇＡＬＵがＤラッチ１２１にラッチされたとすると、変調符号ｍｏｄ　ｄａｔａ　ｎ−１の奇偶情報Ｏ／Ｅが“１”（奇数）ならば、ＥＯＲ回路１２０から出力される制御信号ＳｉｇＡＬＵは“１”であって、変調符号ｍｏｄ　ｄａｔａ　ｎの直前の状態はマークとなり、変調符号ｍｏｄ　ｄａｔａ　ｎ−１の奇偶情報Ｏ／Ｅが“０”（偶数）ならば、ＥＯＲ回路１２０から出力される制御信号ＳｉｇＡＬＵは“０”であって、変調符号ｍｏｄ　ｄａｔａ　ｎの直前の状態はスペースとなる。また、変調符号ｍｏｄ　ｄａｔａ　ｎ−２の終わりで“１”（即ち、マークを表わす）の制御信号ＳｉｇＡＬＵがＤラッチ１２１にラッチされたとすると、変調符号ｍｏｄ　ｄａｔａ　ｎ−１の奇偶情報Ｏ／Ｅが“１”（奇数）ならば、ＥＯＲ回路１２０から出力される制御信号ＳｉｇＡＬＵは“０”であり、変調符号ｍｏｄ　ｄａｔａｎの直前の状態はスペースとなり、変調符号ｍｏｄ　ｄａｔａ　ｎ−１の奇偶情報Ｏ／Ｅが“０”（偶数）ならば、ＥＯＲ回路１２０から出力される制御信号ＳｉｇＡＬＵは“１”であって、変調符号ｍｏｄ　ｄａｔａ　ｎの直前の状態はマークとなる。
　【００６７】
　このようにして、２つ前の入力データｎ−２に対する変調符号ｍｏｄ　ｄａｔａ　ｎ−２の終わりの状態と、１つ前の入力データｎ−１に対する変調符号ｍｏｄ　ｄａｔａ　ｎ−１の奇偶情報Ｏ／Ｅとから、８−１６変調しようとする入力データｎに対する変調符号ｍｏｄ　ｄａｔａ　ｎの状態を知ることができる。
　【００６８】
　Ｄラッチ１２１は、最初に８−１６変調される入力データの直前にその出力Ｑが“０”となるように、即ち、スペースを表わすように、初期リセットパルスでリセットされ、以後の一連の入力データに対して、上記の動作が行なわれる。
　【００６９】
　ここで、このように、最初に８−１６変調される入力データに対する変調符号の直前がスペースとなるようにＤラッチ１２１がリセットされるのであるが、この場合、この変調符号の直前のレベルが“Ｈ”である場合と“Ｌ”である場合とがある。しかし、このときのレベルがいずれであっても、そのレベルを、例えば、スペースと決め、以後そのレベルをスペース、その反転レベルをマークと認識するようにすれば、問題はない。このようにスペース，マークを規定しても、即ち、変調符号の直前のレベルが“Ｈ”でスペースとしても、“Ｌ”でスペースとしても、ＤＳＶ／ｒｕｎテーブル１０４から出力されるＤＳＶ１，ＤＳＶ２をＤＳＶレジスタ１１７の累積ＤＳＶ値に加算させるか、減算させるかの違いにすぎず、この結果加減算器１０７，１０８から得られるから得られる累積ＤＳＶ値は、±の符号が異なるだけで、絶対値は同じである。そして、かかる累積ＤＳＶ値は、その絶対値がＤＳＶ比較器１１０で比較されるのである。
　【００７０】
　このことからして、図６におけるＤラッチ１２１を、初期リセットパルスにより、“０”にリセットしても、累積ＤＳＶ値が正しく得られることになり、なんら問題はないし、また、“１”にプリセットするようにしてもよい。
　【００７１】
　ＤＳＶ比較器１１０は、ＤＳＶ１を加減算した加減算器１０７からの累積ＤＳＶ値の絶対値の方がＤＳＶ２を加減算した加減算器１０８からの累積ＤＳＶ値の絶対値より小さいか、同じである場合には、この比較結果として“０”を出力し、また、ＤＳＶ２を加減算した加減算器１０８からの累積ＤＳＶ値の絶対値の方がＤＳＶ１を加減算した加減算器１０７からの累積ＤＳＶ値の絶対値より小さい場合には、比較結果として“１”を出力する。
　【００７２】
　加算回路１１１，１１２は、ＤＳＶ／ｒｕｎテーブル１０４からのｒｕｎ１，ｒｕｎ２と８−１６変調／Ｓｙｎｃコードテーブル１０６からのラン長ＲＬとを加算し、１つ前の入力データｎ−１に対する変調符号ｍｏｄ　ｄａｔａ　ｎ−１と変調符号の選択肢の接続部におけるラン長を計算して出力する。比較器１１３，１１４は夫々、加算器１１１，１１２からのラン長が８−１６変調のラン制限を満足しているかどうかを判定する。つまり、計算された符号間のラン長が２以上かつ１０以下ならば、制限を満足しているため、判定信号を“０”として出力し、これ以外のラン長制限が満足されない場合には、判定信号を“１”として出力する。
　【００７３】
　選択論理回路１１５は、ＤＳＶ比較器１１０と比較器１１３，１１４との比較結果により、累積ＤＳＶ値の絶対値が小さく（なお、累積ＤＳＶ値が小さいということは、入力データｎの変調符号ｍｏｄ　ｄａｔａ　ｎまでの一連の変調符号列の直流成分が小さいことを表わしている）、かつラン制限を満足している方の変調符号を８−１６変調／Ｓｙｎｃコードテーブル１０６から選択する選択信号ｍｏｄ−ｓｅｌを生成出力する。図７はこの選択信号ｍｏｄ−ｓｅｌの真理値表を示すものである。
　【００７４】
　同図において、上記のことからして、ＤＳＶ＝０は、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルを示すものであり、ＤＳＶ＝１は、８−１６変調／Ｓｙｎｃコードテーブルのサブテーブルを示すものである。また、ｒｕｎ１，ｒｕｎ２＝０は、ｒｕｎ１やｒｕｎ２が８−１６変調のラン制限を満足していることを表わし、ｒｕｎ１，ｒｕｎ２＝１は、ｒｕｎ１やｒｕｎ２が８−１６変調のラン制限を満足していないことを表わしている。
　【００７５】
　選択信号ｍｏｄ−ｓｅｌが供給されるテーブルアドレスコントローラ１０５は、選択信号ｍｏｄ−ｓｅｌの値が“０”のとき、１の選択肢（ｍｏｄ　ｄａｔａ≦８７の場合、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブル）を選択し、選択信号ｍｏｄ−ｓｅｌの値が“１”の場合、２の選択肢（ｍｏｄ　ｄａｔａ≦８７の場合、８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブル）を選択する。
　【００７６】
　ここで、ＤＳＶ＝ｒｕｎ１＝ｒｕｎ２＝０及びＤＳＶ＝ｒｕｎ１＝０，ｒｕｎ２＝１のとき、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号の方が累積ＤＳＶ値が小さく、かつこの変調符号に対するｒｕｎ１がラン制限を満足するから、選択信号ｍｏｄ−ｓｅｌを“０”として８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルを選択するようにする。また、ＤＳＶ＝ｒｕｎ２＝１，ｒｕｎ１＝０のときには、８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルによる変調符号の方が累積ＤＳＶ値が大きく、本来サブテーブルの方を選択するものであるが、ｒｕｎ２がラン制限を満たしていないので、選択信号ｍｏｄ−ｓｅｌを“０”として８−１６変調／Ｓｙｎｃコードテーブル１０６のメインテーブルを選択するようにするものである。
　【００７７】
　同様にして、ＤＳＶ＝１，ｒｕｎ１＝ｒｕｎ２＝０及びＤＳＶ＝ｒｕｎ１＝１，ｒｕｎ２＝０のときには、８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号の方が累積ＤＳＶ値が小さく、かつこの変調符号に対するｒｕｎ２がラン制限を満足するから、選択信号ｍｏｄ−ｓｅｌを“１”として８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルを選択するようにする。また、ＤＳＶ＝ｒｕｎ２＝０，ｒｕｎ１＝１のときには、８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルによる変調符号の方が累積ＤＳＶ値が大きく、本来メインテーブルの方を選択するものであるが、ｒｕｎ１がラン制限を満たしていないので、選択信号ｍｏｄ−ｓｅｌを“１”として８−１６変調／Ｓｙｎｃコードテーブル１０６のサブテーブルを選択するようにするものである。
　【００７８】
　図１及び図２において、セレクタ１１６は、この選択信号ｍｏｄ−ｓｅｌにより、加減算器１０８，１０９からの入力データｎまでの累積ＤＳＶ値を選択し、入力データｎ＋１のＤＳＶ値計算に用いるために、ＤＳＶレジスタ１１７に保持させる。
　【００７９】
　また、テーブルアドレスコントローラ１０５は、選択信号ｍｏｄ−ｓｅｌに応じて、８−１６／Ｓｙｎｃテーブルアドレスのｍａｉｎ／ｓｕｂビットとｓｔａｔｅビット（図３（ａ））を図８に示すフローチャートに従って生成する。
　【００８０】
　以上のようにして、図２に示すように動作して変調を行なう入力データｎの８−１６／Ｓｙｎｃテーブルアドレスを生成し、８−１６変調／Ｓｙｎｃコードテーブル１０６の出力によりＤＳＶ／ｒｕｎテーブル１０４のアドレスを生成し、ＤＳＶ／ｒｕｎテーブル１０４の出力からＤＳＶ計算とラン長制限違反のチェックを行ない、入力データｎの変調コードを選択し、これを変調符号として出力することができる。
　【００８１】
　次に、Ｓｙｎｃコードを選択する場合の動作について説明する。
　【００８２】
　９１バイトの変調データで１Ｓｙｎｃフレームが形成されており、２６Ｓｙｎｃフレームで１レコーディングセクタが形成されている。ＳｙｎｃコードはこのＳｙｎｃフレームの先頭に配置され、１つ前のＳｙｎｃフレームの最終変調符号のｎｅｘｔ−ｓｔａｔｅによってステートが決定される。Ｓｙｎｃコードには、Ｓｙｎｃ０〜７の８通りのコード番号があり、夫々のコード番号に対してステート１，２とステート３，４とに分類され、各ステートに対して２種類のＳｙｎｃコードを持つ。これら２種類のＳｙｎｃコードをタイプ１，タイプ２とし、タイプ１，タイプ２のうちＤＳＶ値が小さくなる方をＳｙｎｃコードとして選択する。また、コード番号はＳｙｎｃフレームの番号によって決まり、Ｓｙｎｃフレーム番号によってＳｙｎｃコード番号が決定される。また、Ｓｙｎｃコードに続く変調符号のステートは常に１となる。Ｓｙｎｃコードの大きさは３２ビットとなるため、８−１６変調による変調符号とは異なり、図９に示すフローチャートに従って選択，出力される。
　【００８３】
　以下、このフローチャートに従って、図１に示すこの実施形態におけるＳｙｎｃコードの選択，出力動作について説明する。
　【００８４】
　まず、バイトクロックの立上りエッジでラッチ１０１に９０番目の入力データ９０がラッチされて保持され、ラッチ１０１に保持されていた８９番目の入力データ８９がラッチ１０２に転送されて保持される。そして、前述のように、テーブルアドレスコントローラ１０５によって入力データ８９の変調符号を求める８−１６／Ｓｙｎｃテーブルアドレスが生成され、これにより、８−１６変調／Ｓｙｎｃコードテーブル１０６から変調コードｍｏｄ８９とともに次の入力データ９０に対するｎｅｘｔ−ｓｔａｔｅ８９が出力される。
　【００８５】
　このｎｅｘｔ−ｓｔａｔｅ８９と入力データ９０とにより、テーブルアドレスコントローラ１０３でＤＳＶ／ｒｕｎテーブルアドレスが生成され、これに応じたＤＳＶ１，２やｒｕｎ１，２がＤＳＶ／ｒｕｎテーブル１０４から出力され、これらが加減算器１０７，１０８や加算器１１１，１１２、ＤＳＶ比較器１１０で処理されて、選択論理回路１１５で次の入力データ９０を変調する際の選択信号ｍｏｄ−ｓｅｌが生成される。
　【００８６】
　次のバイトクロックの立上りエッジ▲１▼で、ラッチ１０１に次のＳｙｎｃフレームの０番目の入力データ０が保持されるが、この場合、このＳｙｎｃフレームの先頭に配置されるＳｙｎｃコードを選択する必要がある。
　【００８７】
　そこで、図示しないタイミングジェネレータから出力される“Ｈ”のタイミング信号Ｓｙｎｃ−ＳＥＬ１により、１つ前のＳｙｎｃフレームの終了をテーブルアドレスコントローラ１０３に知らせる。これにより、テーブルアドレスコントローラ１０３は、図４（ａ）に示したＤＳＶ／ｒｕｎテーブルアドレスにおいて、タイミング信号Ｓｙｎｃ−ＳＥＬ１が“Ｈ”であることにより、８−１６／Ｓｙｎｃビットを“１”とし、ＤＳＶ／ｒｕｎテーブル１０４でＳｙｎｃコードのＤＳＶを出力するためのアドレスとする。
　【００８８】
　このときの図４（ａ）に示すＤＳＶ／ｒｕｎテーブルアドレスでのｓｔａｔｅビットは、先のＳｙｎｃフレームでの入力データ９０の変調コードｍｏｄ９０とともに８−１６変調／Ｓｙｎｃコードテーブル１０６から出力される１つ前のＳｙｎｃフレームの最終変調符号ｍｏｄ９０によるｎｅｘｔ−ｓｔａｔｅ９０であり、その値はタイミング信号Ｓｙｎｃ−ＳＥＬ１が“Ｈ”の間保持される。また、図４（ａ）に示すＤＳＶ／ｒｕｎテーブルアドレスでの８ビットのアドレスデータｄａｔａとしては、図示しないタイミングジェネレータから出力されるＳｙｎｃフレーム番号に対応したＳｙｎｃコードの番号となる。
　【００８９】
　このように生成されたＤＳＶ／ｒｕｎテーブルアドレスにより、ＤＳＶ／ｒｕｎテーブル１０４からＳｙｎｃコードのＤＳＶ値ＤＳＶ１，２が出力される。ＤＳＶ／ｒｕｎテーブル１０４には、Ｓｙｎｃコードに対し、ＤＳＶ１にタイプ１のＤＳＶ値が、ＤＳＶ２にタイプ２のＤＳＶ値が夫々格納されており、これらＤＳＶ値は加減算器１０７，１０８で上記のように演算処理され、ＤＳＶ比較器１１０で比較されて、選択論理回路１１５でタイプ１，タイプ２を選択するための選択信号ｍｏｄ−ｓｅｌ（ｓｅｌｅｃｔ−Ｓｙｎｃ）が生成・出力される。
　【００９０】
　次のバイトクロックの立上りエッジ▲２▼では、ラッチ１０１は、Ｓｙｎｃコードが出力されるため、新しい入力データを保持しない。しかし、このラッチ１０１に保持されている入力データ０はラッチ１０２でもラッチされる。これにより、ラッチ１０１，１０２に同じ入力データ０が保持されることになる。
　【００９１】
　また、このタイミングで図示しないタイミングジェネレータから出力される“Ｈ”のタイミング信号Ｓｙｎｃ−ＳＥＬ２，先のＳｙｎｃコードの番号と選択論理回路１１５からの選択信号ｍｏｄ−ｓｅｌ（ｓｅｌｅｃｔ−Ｓｙｎｃ）とにより、テーブルアドレスコントローラ１０５はＳｙｎｃコードを出力するための８−１６／Ｓｙｎｃテーブルアドレスを生成する。これにより、８−１６変調／Ｓｙｎｃコードテーブル１０６からは変調コードｍｏｄとしてＳｙｎｃコードが出力される。
　【００９２】
　ここで、入力データｎに対する変調データｍｏｄは１６ビットであるが、Ｓｙｎｃコードは３２ビットコードであり、上位１６ビットと下位１６ビットとに分割されて８−１６変調／Ｓｙｎｃコードテーブル１０６から出力される。そのため、テーブルアドレスコントローラ１０５から出力される８−１６／Ｓｙｎｃテーブルアドレスのアドレスデータｄａｔａ（図３（ａ））の最下位ビットは上位，下位を示すビットとなり、このアドレスデータｄａｔａの他のビットはＳｙｎｃコードの番号となる。
　【００９３】
　また、８−１６／Ｓｙｎｃテーブルアドレスの８−１６／Ｓｙｎｃビット（図３（ａ））は、タイミング信号Ｓｙｎｃ−ＳＥＬ２が“Ｈ”であることにより、“１”となり、Ｓｙｎｃコードを選択するように指示する。ｓｔａｔｅビット（図３（ａ））は１つ前のＳｙｎｃフレームの最終の入力データ９０の変調符号ｍｏｄ９０のｎｅｘｔ−ｓｔａｔｅ９０であり、この値はタイミング信号Ｓｙｎｃ−ＳＥＬ２の“Ｈ”の期間保持される。また、選択信号ｍｏｄ−ｓｅｌ（ｓｅｌｅｃｔ−Ｓｙｎｃ）によってタイプ１，２を選択するため、８−１６／Ｓｙｎｃテーブルアドレスのｍａｉｎ／ｓｕｂビット（図３（ａ））は、通常の符号変調時（即ち、入力データｎの変調時）の処理によらず、選択信号ｍｏｄ−ｓｅｌとなり、Ｓｙｎｃコードのタイプ１，２を選択するためにＤＳＶ値が小さくなるＳｙｎｃコードが選択される。
　【００９４】
　生成されたこの８−１６／Ｓｙｎｃテーブルアドレスにより、まず、Ｓｙｎｃコードの上位１６ビット分であるＳｙｎｃコードデータ“ＳｙｎｃＨ”とｎｅｘｔ−ｓｔａｔｅとしてステート１が８−１６変調／Ｓｙｎｃコードテーブル１０６から出力される。このとき、テーブルアドレスコントローラ１０３は、タイミング信号Ｓｙｎｃ−ＳＥＬ１が“Ｈ”であるため、１つ前のＳｙｎｃフレームの最終入力データ９０の変調符号ｍｏｄ９０のｎｅｘｔ−ｓｔａｔｅ９０を保持しており、前回と同じＤＳＶ／ｒｕｎテーブルアドレスを出力する。しかし、ＤＳＶレジスタ１１７での累積ＤＳＶ値にＳｙｎｃコードのＤＳＶ値を加えないため、このときのＤＳＶ値の演算結果は前回と同じ値となり、選択論理回路１１５の出力する選択信号ｍｏｄ−ｓｅｌはそのまま保持される。
　【００９５】
　さらに次のバイトクロック立上り▲３▼において、テーブルアドレスコントローラ１０５で生成される８−１６／Ｓｙｎｃテーブルアドレスでは、ｍａｉｎ／ｓｕｂビット（図３（ａ））として上記の選択信号ｍｏｄ−ｓｅｌが、ｓｔａｔｅビット（図３（ａ））として上記の１つ前のＳｙｎｃフレームでの最終の入力データ９０の変調符号ｍｏｄ９０のｎｅｘｔ−ｓｔａｔｅ９０が夫々保持され、図示しないタイミングジェネレータからの制御信号により、アドレスデータｄａｔａの最下位ビットのみが、Ｓｙｎｃコードの下位１６ビット分を指示するように、変更される。これにより、８−１６変調／Ｓｙｎｃコードテーブル１０６からは前回出力したＳｙｎｃコードの上位１６ビットに続く下位１６ビット分のＳｙｎｃコードデータ“ＳｙｎｃＬ”が出力される。
　【００９６】
　このとき、アドレステーブルコントローラ１０３は、タイミング信号Ｓｙｎｃ−ＳＥＬ１が“Ｌ”となるため、ラッチ１０１に保持されているＳｙｎｃフレームの先頭の入力データ０とＳｙｎｃコードのｎｅｘｔ−ｓｔａｔｅであるステート１により、通常の符号変調時のアドレス生成を行なう。ＤＳＶ／ｒｕｎテーブル１０４から出力される入力データ０に対するＤＳＶ値ＤＳＶ１，２とラン長ｒｕｎ１，２とが上記のように演算処理され、選択論理回路１１５は、この演算結果から、Ｓｙｎｃコードに続く入力データ０の変調符号ｍｏｄ０を選択する選択信号ｍｏｄ−ｓｅｌ（ｓｅｌｅｃｔ−０）を出力する。
　【００９７】
　さらに次のバイトクロック立上り▲４▼において、タイミング信号Ｓｙｎｃ−ＳＥＬ２が“Ｌ”となるため、通常の符号変調動作に戻る。ラッチ１０１は次の入力データ１をラッチし、ラッチ１０２には、入力データ０がラッチされる。テーブルアドレスコントローラ１０５は、ラッチ１０２に保持されている入力データ０と選択信号ｍｏｄ−ｓｅｌ（ｓｅｌｅｃｔ−０）とにより、この入力データ０の変調符号ｍｏｄ０を得るための８−１６／Ｓｙｎｃテーブルアドレスを生成する。そのため、Ｓｙｎｃコードに引き続いて変調データを出力することができる。
　【００９８】
　以上のように、この実施形態では、Ｓｙｎｃコードを含めた８−１６変調を行なうことができる。この実施形態での変調処理において、変調コードを選択（ステートビット，ｍａｉｎ／ｓｕｂビットの選択生成）するまでの処理時間の中で大きな割合を占めるのは、テーブルからデータを出力するまでの時間であり、通常、ＲＯＭの場合、その時間はおよそ１００ｎｓｅｃ前後であるため、８−１６変調／Ｓｙｎｃコードテーブル１０６とＤＳＶ／ｒｕｎテーブル１０４とからの出力遅延時間を加えても、この処理による遅延時間は約２００ｎｓｅｃとなる。そのため、１バイト周期が５４４ｎｓｅｃであるＤＶＤ−ＲＡＭにおいても、変調コードを選択するまでの全ての処理を１バイトクロック周期以内で終了することが可能であり、符号変調回路の変調処理速度をバイト転送レート以上とすることができる。
　【００９９】
　また、この実施形態においては、８８以上の値の入力データのステート２，３におけるラン長データのように、テーブルに不必要なデータが記録されているが、テーブル規模縮小のためにこれらを削除し、論理選択回路の回路変更で対応してもよい。また、８−１６変調／Ｓｙｎｃコードテーブル１０６に変調データに含まれるコード“１”の偶奇を示す奇偶情報Ｏ／Ｅを設けているが、変調データの各ビット全てのＥＯＲ（排他的論理和）をとることにより、同じ信号を得ることができるため、特に、奇偶情報Ｏ／Ｅをテーブルとして設けなくてもよい。
　【０１００】
　なお、この実施形態では、８−１６変調の場合について説明を行なったが、８−１６変調と同様なデータ変調コードにより次の変調データを選択するような変調方式においても、本発明が適用されるものであり、これにより、変調処理時間を短縮し、動作クロックを高速化する必要のない符号変調回路を得ることができる。
　【０１０１】
　【発明の効果】
　以上説明したように、本発明によれば、変調符号を選択するためのＤＳＶ値を求める場合、ＮＲＺＩ変換後１６クロックの処理時間が必要とはならず、予めＤＳＶが格納されているテーブルからＤＳＶ値を得ることができるため、テーブルへのアクセス時間を要するだけでＤＳＶ値を得ることができ、符号変調の処理時間を短縮できる。そのため、高速な回路を用いずに符号変調回路を構成することができる。
【図面の簡単な説明】
　【図１】
　本発明による符号変調回路の一実施形態を示す回路ブロック図である。
　【図２】
　図１に示す実施形態の符号変調動作を示すタイミングチャートである。
　【図３】
　図１における８−１６／Ｓｙｎｃコードテーブルのアドレスと出力データとの一具体例を示す図である。
　【図４】
　図１におけるＤＳＶ／ｒｕｎテーブルのアドレスと出力データとの一具体例を示す図である。
　【図５】
　変調符号の初期状態によるＤＳＶ値の変化を示す図である。
　【図６】
　図１における加減算器制御回路の一具体例を示す回路構成図である。
　【図７】
　図１における選択論理回路の選択動作を示す真理値表である。
　【図８】
　図１における８−１６変調／Ｓｙｎｃコードテーブルのテーブルアドレスコントローラの選択動作を示すフローチャートである。
　【図９】
　図１に示した実施形態のＳｙｎｃコード選択時の動作を示すタイミングチャートである。
　【図１０】
　従来の符号変調回路の８−１６変調処理動作を示すフローチャートである。
　【図１１】
　図１０に示した処理動作を行なう従来の符号変調回路の一例を示すブロック図である。
　【図１２】
　図１１に示す符号変調回路の符号変調動作を示すタイミングチャートである。
　【図１３】
　図１１に示す符号変調回路の動作クロックを２倍にした場合の符号変調動作を示すタイミングチャートである。
　【符号の説明】
　１０１，１０２　ラッチ
　１０３　テーブルアドレスコントローラ
　１０４　ＤＳＶ／ｒｕｎテーブル
　１０５　テーブルアドレスコントローラ
　１０６　８−１６変調／Ｓｙｎｃコードテーブル
　１０７，１０８　加減算器
　１０９　加減算器制御回路
　１１０　ＤＳＶ比較器
　１１１，１１２　加算器
　１１３，１１４　比較器
　１１５　選択論理回路
　１１６　セレクタ
　１１７　ＤＳＶレジスタ