(57)【要約】【課題】より良好な画素信号を得ることができるようにする。【解決手段】受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部と光電変換部と保持部との間に、光を遮光する遮光部とを備え、光電変換部、保持部、および遮光部は、所定の厚さを有する半導体基板内に形成され、光電変換部から保持部に電荷を転送する転送領域の遮光部は、半導体基板を貫通しない非貫通遮光部として形成され、転送領域以外の遮光部は、半導体基板を貫通する貫通遮光部として形成されている。本技術は、撮像素子に適用できる。【選択図】図４
2018160485.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と、
前記光電変換部と前記保持部との間に、光を遮光する遮光部と
を備え、
前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、
前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている
撮像素子。
【請求項２】
前記光電変換部の一辺の長さを１としたとき、前記非貫通遮光部は、１／５以上の長さを有する
請求項１に記載の撮像素子。
【請求項３】
前記非貫通遮光部は、前記半導体基板の厚さの半分以上の深さで形成されている
請求項１に記載の撮像素子。
【請求項４】
前記非貫通遮光部は、前記半導体基板の厚さの半分以下の深さで形成されている
請求項１に記載の撮像素子。
【請求項５】
ＯＦＧゲートを備え、
前記非貫通遮光部は、前記ＯＦＧゲートが配置されている側に形成されている
請求項１に記載の撮像素子。
【請求項６】
前記光電変換部に対して前記保持部は、半ピッチずれた位置に配置されている
請求項１に記載の撮像素子。
【請求項７】
前記保持部から前記光電変換部への電荷の逆流を防ぐ逆流防止ゲートをさらに備える
請求項１に記載の撮像素子。
【請求項８】
前記逆流防止ゲートは、前記非貫通遮光部の部分で、前記光電変換部側に張り出した形状で形成されている
請求項７に記載の撮像素子。
【請求項９】
前記光電変換部から前記保持部への電荷の転送を制御する転送制御ゲートが、前記非貫通遮光部の部分で、前記光電変換部側に張り出した形状で形成されている
請求項１に記載の撮像素子。
【請求項１０】
前記光電変換部上の中央部分に、オンチップレンズの中心が位置するように前記オンチップレンズは配置されている
請求項１に記載の撮像素子。
【請求項１１】
前記光電変換部上の、前記非貫通遮光部から離れた位置に、オンチップレンズが配置されている
請求項１に記載の撮像素子。
【請求項１２】
前記光電変換部上の前記オンチップレンズの集光径が収まる領域以外の領域には、遮光部が形成されている
請求項１１に記載の撮像素子。
【請求項１３】
アレイ状に配置されるとき、前記オンチップレンズの配置が、光学的対称性を維持できるように配置される
請求項１１に記載の撮像素子。
【請求項１４】
画素間に形成されている前記遮光部は、前記半導体基板を貫通している
請求項１に記載の撮像素子。
【請求項１５】
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と、
前記光電変換部と前記保持部との間に、光を遮光する遮光部と
を備え、
前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、
前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている
撮像素子を備え、
前記撮像素子からの信号を処理する処理部を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、電子機器に関し、例えば、より良好な画素信号を得ることができるようにした撮像素子、電子機器に関する。
【背景技術】
【０００２】
CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。
【０００４】
ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行ごとに順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。
【０００５】
そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０３６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
画素内に電荷保持部を設けた構成を採用した場合には、画素レイアウトが制限されてしまうため、開口率が小さくなり、ＰＤの感度が低下したり、ＰＤおよび電荷保持部の容量が低下したりすることが懸念される。さらに、電荷保持中の電荷保持部に光が入射することにより、光学的なノイズが発生することも懸念される。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、より良好な画素信号を得ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の撮像素子は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部との間に、光を遮光する遮光部とを備え、前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている。
【００１０】
本技術の一側面の電子機器は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部と、前記光電変換部と前記保持部との間に、光を遮光する遮光部とを備え、前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている撮像素子を備え、前記撮像素子からの信号を処理する処理部を備える。
【００１１】
本技術の一側面の撮像素子においては、受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部と、光電変換部と保持部との間に、光を遮光する遮光部とが備えられる。光電変換部、保持部、および遮光部は、所定の厚さを有する半導体基板内に形成され、光電変換部から保持部に電荷を転送する転送領域の遮光部は、半導体基板を貫通しない非貫通遮光部として形成され、転送領域以外の遮光部は、半導体基板を貫通する貫通遮光部として形成されている。
【００１２】
本技術の一側面の電子機器においては、前記撮像素子が含まれる構成とされる。
【発明の効果】
【００１３】
本技術の一側面によれば、より良好な画素信号を得ることができる。
【００１４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】イメージセンサの構成を示す図である。
【図２】画素の構成を示す図である。
【図３】反射光による影響について説明するための図である。
【図４】本技術を適用した画素の一実施の形態の構成を示す図である。
【図５】画素の構成を示す平面図である。
【図６】画素の構成を示す断面図である。
【図７】遮光部について説明するための図である。
【図８】遮光部の深さについて説明するための図である。
【図９】遮光部の深さについて説明するための図である。
【図１０】画素の他の構成を示す平面図である。
【図１１】画素の他の構成を示す平面図である。
【図１２】画素の他の構成を示す平面図である。
【図１３】画素の他の構成を示す平面図である。
【図１４】画素の他の構成を示す平面図である。
【図１５】画素の他の構成を示す平面図である。
【図１６】画素の他の構成を示す平面図である。
【図１７】画素の他の構成を示す平面図である。
【図１８】画素の他の構成を示す平面図である。
【図１９】画素の他の構成を示す平面図である。
【図２０】画素の他の構成を示す平面図である。
【図２１】画素の他の構成を示す平面図である。
【図２２】画素の他の構成を示す平面図である。
【図２３】画素の他の構成を示す平面図である。
【図２４】画素の他の構成を示す平面図である。
【図２５】画素の他の構成を示す平面図である。
【図２６】画素の他の構成を示す平面図である。
【図２７】画素の他の構成を示す平面図である。
【図２８】画素の共有構成を示す平面図である。
【図２９】オンチップレンズの配置について説明するための図である。
【図３０】オンチップレンズの配置について説明するための図である。
【図３１】オンチップレンズの配置について説明するための図である。
【図３２】オンチップレンズの配置について説明するための図である。
【図３３】オンチップレンズの配置について説明するための図である。
【図３４】オンチップレンズの配置について説明するための図である。
【図３５】オンチップレンズの配置について説明するための図である。
【図３６】オンチップレンズの配置について説明するための図である。
【図３７】画素の製造について説明するための図である。
【図３８】画素の製造について説明するための図である。
【図３９】画素の製造について説明するための図である。
【図４０】画素の製造について説明するための図である。
【図４１】画素の製造について説明するための図である。
【図４２】電子機器の構成について説明するための図である。
【発明を実施するための形態】
【００１６】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００１７】
＜撮像素子の構成＞
図１は、本発明が適用される撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
【００１８】
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
【００１９】
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００２０】
画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
【００２１】
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
【００２２】
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
【００２３】
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
【００２４】
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２５】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
【００２６】
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００２７】
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００２８】
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
【００２９】
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
【００３０】
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３１】
＜単位画素の構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。図２は、画素５０の断面的な構成例を示す図である。
【００３２】
図２を示した画素５０ａによると、電荷保持領域６８に光が漏れ込むことを防止することができ、光学的なノイズの発生を防止することができる。さらに、図４に示す画素５０ｂによると、電荷保持領域６８への光入射（ＰＬＳ＝Parasitic Light Sensitivity：スミアと類似の現象）をより抑制（光入射による影響を低減）することができる。
【００３３】
まずは、図２を参照し、電荷保持領域６８に光が漏れ込むことを防止する構造を有する画素５０ａの構造について説明を加える。
【００３４】
図２に示すように、画素５０ａは、図２の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素５０ａにおいて、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。
【００３５】
なお、イメージセンサ３０は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
【００３６】
配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。
【００３７】
また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、転送トランジスタを構成するＴＲＸゲート７３が配置されている。ＴＲＸゲート７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。
【００３８】
酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。
【００３９】
また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４−１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４−２が形成されている。さらに、半導体基板６３には、画素５０ａと、隣接する他の画素５０ａとを分離するための画素間分離領域７５が、画素５０ａの外周を囲うように形成されている。
【００４０】
遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。
【００４１】
また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６Ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６Ｂとを有して形成される。即ち、蓋部７６Ａは、画素５０ａを構成する各層に対して略平行に形成され、埋め込み部７６Ｂは、蓋部７６Ａに対して略直交する方向に延在するように所定の深さまで形成されている。
【００４２】
ここで、遮光部７６の埋め込み部７６Ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６Ｂにより分離されていればよい。
【００４３】
また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６Ｃが形成されている。すなわち開口部７６Ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。
【００４４】
また、図２に示した例では、埋め込み部７６Ｂの一部が半導体基板６３を貫通するように遮光部７６が形成されている。すなわち、遮光部７６は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６Ｂが、半導体基板６３を貫通するように形成されている。
【００４５】
すなわち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６Ｂを形成することにより、同一の画素５０ａのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。
【００４６】
以下の説明においては、半導体基板６３を貫通するように遮光部７６を、貫通遮光部７６と記載し、半導体基板６３を貫通しない遮光部７６を非貫通遮光部７６と記述する。図２においては、画素５０ａの周りを囲む遮光部７６は、貫通遮光部７６とされ、ＰＤ５１と、電荷保持部５４の間に形成されている遮光部７６は、非貫通遮光部７６とされている。また、貫通遮光部７６も、トランジスタが配置される箇所などでは、非貫通とされている。
【００４７】
カラーフィルタ層６５では、画素５０ａごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素５０ａごと配置される。
【００４８】
オンチップレンズ６６は、画素５０ａに入射する入射光をＰＤ５１に集光するための小型のレンズである。
【００４９】
以上のように、画素５０ａは、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成された遮光部７６を有して構成されている。これにより、図２において白抜きの矢印で示されるように、斜め方向から光が入射してＰＤ５１を通過したとしても、埋め込み部７６Ｂにより遮光することができるので、電荷保持領域６８に光が漏れ込むことを防止することができる。従って、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００５０】
＜電荷保持領域への光入射について＞
図２に示した画素５０ａによれば、斜め方向から光が入射し、ＰＤ５１を通過して、電荷保持部５４に入射されるような光は、遮光部７６により遮光されるため、上記したように、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。さらに、配線層６１で反射された光による影響も低減させることについて説明する。
【００５１】
図３に、図２に示した画素５０ａを再度示す。図３に白抜きの矢印で示したように、ＰＤ５１に入射した光のうち、ＰＤ５１を透過し、配線層６１まで到達する光がある。配線層６１に到達した光の一部は、配線７１で反射され、電荷保持部５４に入射する光がある。このように、電荷保持部５４には、ＰＤ５１側からだけではなく、配線層６１側からも光が入射してしまう可能性がある。
【００５２】
電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を、さらに抑制するために、配線層６１側からの光成分による影響も低減させる画素５０の構成について説明する。
【００５３】
＜画素の他の構成＞
図４は、画素５０の他の構成を示す図である。図４以降の画素５０に関する図に関しては、配線層６１、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６は、図示を省略する。
【００５４】
図４に示した画素５０ｂと、図２に示した画素５０ａを比較するに、電荷保持領域６８の構成が異なる。画素５０ｂの電荷保持領域６８ｂは、表面ピニング層７４−１ｂ、電荷保持部５４ｂ、および表面ピニング層７４−２ｂから構成されている点は、図２に示した画素５０ａと同様であるが、各層の厚み、特に、電荷保持部５４ｂは薄く形成されている。
【００５５】
図４に示した画素５０ｂの電荷保持部５４ｂの厚さは、以下に説明する条件を満たす厚さとされている。半導体基板６３の厚さを厚さＴ１とし、その半分の厚さを、厚さＴ２とする。電荷保持部５４ｂとピニング層７４−１ｂの厚さを、厚さＴ３とする。電荷保持部５４ｂとピニング層７４−１ｂは、電荷を保持する保持領域（メモリ）として機能するが、このメモリの厚さＴ３は、半導体基板６３の半分の厚さＴ２以下に形成される。
【００５６】
このように、電荷保持部５４ｂとピニング層７４−１ｂの厚さＴ３を、半導体基板６３の半分の厚さＴ２以下に形成するだけでも、ＰＬＳを抑制することができる。
【００５７】
再度図３を参照するに、配線層６１で反射された光は、電荷保持領域６８の上部（図中上側）、換言すれば、電荷保持部５４の上部（配線層６１側ではない側）に到達し、光電変換されてしまう可能性が高い。そこで、図４に示したように、電荷保持領域６８の上部に、電荷保持部５４を設けない構造とすることで、配線層６１で反射された光が、電荷保持部５４に入射されないような構造とすることができる。
【００５８】
よって、このような構造とすることで、配線層６１で反射された光による影響を低減させることが可能となり、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００５９】
＜遮光部の構成＞
上記したように、遮光部７６、特に埋め込み部７６Ｂを、ＰＤ５１と電荷保持部５４ｂとの間に設けることで、ＰＤ５１を透過して、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００６０】
また、電荷保持部５４ｂの厚さを、半導体基板６３の厚さの半分以下の厚さに形成することで、配線層６１で反射され、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
【００６１】
ところで、ＰＤ５１と電荷保持部５４ｂとの間に設けられている埋め込み部７６Ｂは、例えば、図４に示したように、半導体基板６３を貫通しない遮光部７６として設けられている。仮に、ＰＤ５１と電荷保持部５４ｂとの間に設けられている埋め込み部７６Ｂを、半導体基板６３を貫通するように形成した場合、ＰＤ５１から電荷保持部５４ｂへの電荷の転送が行えなくなってしまう。よって、ＰＤ５１と電荷保持部５４ｂとの間に設けられている埋め込み部７６Ｂは、ＰＤ５１から電荷保持部５４ｂへの転送を妨げない構成とする必要がある。
【００６２】
一方で、図３を再度参照するに、仮に、ＰＤ５１と電荷保持部５４ｂとの間に設けられている埋め込み部７６Ｂを、半導体基板６３を貫通する構成とすることで、配線層６１で反射された光は、埋め込み部７６Ｂで遮光され、電荷保持部５４ｂに漏れ込むことを防ぐことができると考えられる。
【００６３】
そこで、ＰＤ５１から電荷保持部５４ｂへの電荷の転送を妨げることなく、配線層６１で反射された光が、電荷保持部５４ｂに漏れ込むことを防ぐための、埋め込み部７６Ｂの構成について説明する。
【００６４】
図５は、図４に示した画素５０ｂを下部（図４中での下側）から見たときの平面図である。図４に示した画素５０ｂは、図５に示した矢印Ａ−Ｂ断面における画素５０ｂの断面的な構成例となる。
【００６５】
ＯＦＤ１２１は、図中右下に位置している。ＯＦＤ１２１は、ＰＤ５１のリセットゲートに接続しているドレインを表す。ＯＦＤ１２１は、ＯＦＧゲート１２２を介して、ＰＤ５１と接続されている。
【００６６】
ＰＤ５１の上側には、電荷保持領域６８ｂが配置されている。画素５０ｂを下部から見たとき、電荷保持領域６８ｂ（電荷保持部５４ｂ）が配置されている領域内には、ＴＲＸゲート７３ｂが配置されている。ＴＲＸゲート７３ｂは、ＰＤ５１から電荷保持部５４ｂへの電荷の転送を制御するために設けられている。
【００６７】
電荷保持領域６８ｂの図中左側には、ＴＲＸゲート７３ｂを介して、浮遊拡散領域１２５（ＦＤ１２５）が配置されている。ＴＲＧゲート１２４は、電荷保持部５４ｂから浮遊拡散領域１２５に電荷を転送させるために設けられている。
【００６８】
電荷保持領域６８ｂの上部（図中上側）には、遮光部７６Ｂ−１が形成されている。この遮光部７６Ｂ−１の両端は、トランジスタなどを配置する関係で、一部非貫通に形成されているが、基本的には、画素間の光の漏れを防ぐために、半導体基板６３を貫通する貫通遮光部として形成されている。
【００６９】
同様に、ＰＤ領域６７の下部（図中下側）には、遮光部７６Ｂ−３が形成され、トランジスタ１２３などが配置される領域は非貫通に形成されているが、基本的には、画素間の光の漏れを防ぐために、半導体基板６３を貫通する貫通遮光部として形成されている。
【００７０】
貫通遮光部７６Ｂ−３は、画素５０ｂ間に設けられる遮光部であり、説明の都合上、異なる符号を付しているが、貫通遮光部７６Ｂ−１と同じである。
【００７１】
電荷保持領域６８ｂとＰＤ５１との境界部分には、遮光部７６Ｂ−２が形成されている。この遮光部７６Ｂ−２については図７を参照して後述するが、一部が貫通遮光部とされ、他の部分は非貫通遮光部とされている。
【００７２】
また図５中左側のトランジスタ１２３が配置されている領域に配置される遮光部７６Ｂ−４や、図５中右側のＯＦＧゲート１２２が配置されている領域に配置される遮光部７６Ｂ−５は、非貫通とされている。
【００７３】
画素５０ｂ間は、トランジスタが配置される領域など一部を除いて、貫通した遮光部７６Ｂにより、画素間で漏れる光が遮光される構成とされている。また、ＰＤ領域６７（ＰＤ５１）と電荷保持領域６８ｂ（電荷保持部５４ｂ）との間も、一部を除き貫通した遮光部７６Ｂにより、ＰＤ５１側から、電荷保持部５４ｂに漏れる光が遮光される構成とされているとともに、配線層６１で反射される光も遮光される構成とされている。
【００７４】
すなわち、図５に示した画素５０ｂにおいては、トランジスタを配置するための領域や、電荷の転送のために必要とされる領域以外の領域に形成されている遮光部７６は、半導体基板６３を貫通する貫通遮光部７６Ｂとされている。
【００７５】
図５に示した矢印Ａ−Ｂ断面における画素５０ｂの断面的な構成例は、図４に示した画素５０ｂとなる。図５に示した矢印Ｃ−Ｄ断面における画素５０ｂの断面的な構成例は、図６に示した画素５０ｂとなる。図４に示した画素５０ｂと図６に示した画素５０ｂは、基本的に同様の断面構成を有するが、ＰＤ５１と電荷保持部５４ｂとの間に形成されている遮光部７６Ｂ−２が、非貫通（図４）で形成されているか、貫通（図６）で形成されているかの点で異なる。
【００７６】
さらに、ＰＤ領域６７と電荷保持領域６８ｂの間に配置されている遮光部７６Ｂ−２について図７を参照して説明する。図中左側の位置Ｐ０から位置Ｐ１の領域には、トランジスタ１２３が配置され、その領域に配置される遮光部７６Ｂ−２は、非貫通とされている。
【００７７】
ＰＤ５１が配置されている位置Ｐ３から位置Ｐ５の間の領域のうち、位置Ｐ３から位置Ｐ４の領域に配置される遮光部７６Ｂ−２は、貫通とされ、位置Ｐ４から位置Ｐ５の領域に配置される遮光部７６Ｂ−２は、非貫通とされている。
【００７８】
図７に示した例では、位置Ｐ１と位置Ｐ３の間の位置Ｐ２から、貫通した遮光部７６Ｂ−２とされているが、この位置Ｐ２は、位置Ｐ３と同位置でも良い。すなわち、貫通した遮光部は、ＰＤ５１の端と同位置から開始されるようにしても良いし、ＰＤ５１の端とは異なる位置から開始されるようにしても良い。
【００７９】
図７中、ＯＦＧゲート１２２の端の位置である位置Ｐ５から、画素５０ｂの境界位置の位置Ｐ６の領域に配置される遮光部７６Ｂ−２は、非貫通とされている。
【００８０】
このように、ＰＤ領域６７と電荷保持領域６８ｂの間に配置されている遮光部７６Ｂ−２は、一部は、半導体基板６３を貫通する貫通遮光部として形成され、トランジスタなどが配置される領域や、ＰＤ５１から電荷保持部５４ｂへの電荷を転送するための領域に配置されている遮光部７６Ｂ−２は、半導体基板６３を貫通しない非貫通遮光部として形成されている。
【００８１】
ＰＤ領域６７と電荷保持領域６８ｂの間に配置されている遮光部７６Ｂ−２の一部を貫通遮光部とすることで、配線層６１で反射された光が、電荷保持部５４ｂに漏れ込むことを防ぐことができる。
【００８２】
また、ＰＤ５１から電荷保持部５４ｂに電荷を転送するための部分は、非貫通遮光部としてあるため、転送が妨げられることはない。換言すれば、位置Ｐ４から位置Ｐ５までは非貫通遮光部とされており、この開口部から転送を行うことができる。この開口部は、例えば、ＰＤ５１の端の位置Ｐ３からＯＦＧゲート１２２の端の位置Ｐ５までを１としたとき、１／５以上の大きさで形成されていれば良い。
【００８３】
また、この開口部の部分に形成されている遮光部７６Ｂ−２（非貫通遮光部７６−２とする）の深さは、例えば、図８や図９に示すような深さで形成されていれば良い。図８、図９においては、図４と同じく、半導体基板６３の厚さを厚さＴ１とし、半導体基板６３の半分の厚さを厚さＴ２としてある。
【００８４】
図８に示したように、非貫通遮光部７６Ｂ−２の深さＴ１１は、半導体基板６３の半分の厚さＴ２よりも深くすることができる。すなわち、図８に示した例では、非貫通遮光部７６Ｂ−２の掘り込み量は、半導体基板６３の半分の厚さＴ２よりも多い量とされる。
【００８５】
または、図９に示したように、非貫通遮光部７６Ｂ−２の深さＴ１２は、半導体基板６３の半分の厚さＴ２よりも浅くすることができる。すなわち、図９に示した例では、非貫通遮光部７６Ｂ−２の掘り込み量は、半導体基板６３の半分の厚さＴ２よりも少ない量とされる。
【００８６】
ＰＬＳ抑制のために、非貫通遮光部７６Ｂ−２を設ける場合、非貫通遮光部７６Ｂ−２のホールを保障するＰ型のイオン注入が必要となる。このため、図８に示したように、非貫通遮光部７６Ｂ−２の掘り込み量を、半導体基板６３の膜厚の半分以上まで掘り込んだ場合、ＰＬＳを抑制する効果を高めることはできるが、ＰＤ５１から電荷保持部５４ｂへの電荷の転送特性が劣化してしまう可能性がある。
【００８７】
一方で、図９に示したように、非貫通遮光部７６Ｂ−２の掘り込み量を、半導体基板６３の膜厚の半分以下までしか掘り込まない場合、ＰＬＳを抑制する効果は低減する可能性があるが、ＰＤ５１から電荷保持部５４ｂへの電荷の転送特性を劣化させずに電荷をさせることはできる。
【００８８】
転送特性は、飽和電子数とトレードオフであるため、ＰＬＳを抑制することと、飽和電子数とのバランスが考慮され、画素５０ｂに必要とされる性能が得られるように、非貫通遮光部７６Ｂ−２の掘り込み量は設計される。
【００８９】
＜画素の他の構成＞
画素５０の他の構成について説明する。
【００９０】
図１０は、画素５０の他の構成を示す平面図である。図１０に示した画素５０ｃは、図５に示した画素５０ｂと比較して、ＰＤ領域６７（ＰＤ５１）と電荷保持領域６８ｂ（電荷保持部５４ｂ）の間に形成されている遮光部７６Ｂ−２ｃが、全て非貫通遮光部で形成されている点が異なり、他の部分は同一とされている。
【００９１】
図５に示した画素５０ｂと同様の部分については、同様の符号を付し、その説明を省略する。また、これ以降の説明においても同様に、図５に示した画素５０ｂと同様の部分については、同様の符号を付して説明を行う。
【００９２】
図４を参照して説明したように、電荷保持部５４ｂを薄く形成することで、配線層６１で反射された光の影響を抑制する（ＰＬＳを抑制する）ことができるため、ＰＤ５１と電荷保持部５４ｂの間に形成されている遮光部７６ｃ−２を、全て非貫通遮光部で形成しても、ＰＬＳを抑制することはできる。
【００９３】
しかしながら、図１０に示した画素５０ｃは、図５などを参照して説明した画素５０ｂよりは、ＰＬＳを抑制する性能は低くなる可能性がある。一方で、ＰＤ５１から電荷保持部５４ｂへの転送は、Ｗ長が拡大される点では、図５などを参照して説明した画素５０ｂよりは有利な構成である。
【００９４】
さらに、図１１に示した画素５０ｄのように、画素５０間に形成される遮光部７６ｄ−１ｄと遮光部７６ｄ−３ｄの全てを非貫通遮光部で形成されている構成としても良い。図１１に示した画素５０ｄｂにおいては、形成されている遮光部７６は、全て非貫通遮光部とされている。
【００９５】
図１１に示した画素５０ｄの構成の場合、図１０に示した画素５０ｃよりもＰＬＳを抑制する性能は低くなる可能性はあるが、非貫通遮光部と貫通遮光部が混在しないため、製造時に非貫通遮光部と貫通遮光部を作り分ける必要がなくなり、製造時における工程を削減することが可能となる。
【００９６】
図１２は、画素５０の他の構成を示す平面図である。図１２に示した画素５０ｅは、図５に示した画素５０ｂと比較して、ＰＤ領域６７間に形成されていた遮光部７６Ｂ−４と遮光部７６Ｂ−５が削除されている点が異なり、他の部分は同一とされている。
【００９７】
ＰＤ領域６７間に形成されていた遮光部７６Ｂ−４と遮光部７６Ｂ−５は、一方のＰＤ５１から他方のＰＤ５１に光が漏れ込むこと発生する混色を抑制する点では有効だが、ＰＤ５１から電荷保持部５４ｂへの光の漏れ込みや、配線層６１からの光の漏れ込みを防ぐ点では、削除した構成とすることもできる。ＰＤ領域６７間に形成されていた遮光部７６Ｂ−４と遮光部７６Ｂ−５は、必要に応じて形成されるようにすることができる。
【００９８】
図１３は、画素５０の他の構成を示す平面図である。図１３に示した画素５０ｆは、図５に示した画素５０ｂと比較して、電荷保持領域６８ｂ間にも遮光部７６Ｂ−６と遮光部７６Ｂ−７が形成されている点が異なり、他の部分は同一とされている。
【００９９】
電荷保持領域６８ｂ間に形成される遮光部７６Ｂ−６と遮光部７６Ｂ−７は、ＴＲＸゲート７３ｂを配置したり、ＴＲＧゲート１２４を配置したりする関係で、非貫通遮光部とされる。
【０１００】
電荷保持領域６８ｂ間にも遮光部７６を設けることで、一方の電荷保持領域６８ｂから他方の電荷保持領域６８ｂに漏れ込むような光を防ぐことができ、ＰＬＳをより抑制できる。
【０１０１】
図１４は、画素５０の他の構成を示す平面図である。図１４に示した画素５０ｇは、図５に示した画素５０ｂと比較して、ＰＤ領域６７ｇに対して電荷保持領域６８ｇが半ピッチずらした位置に配置されている点が異なる。
【０１０２】
図１４では、隣接するＰＤ領域６７ｇ−１とＰＤ領域６７ｇ−２を示している。このＰＤ領域６７ｇ−１に蓄積された電荷が転送される先は、ＴＲＸゲート７３ｇ−１の下に形成されている電荷保持領域６８ｇ−１である。このＰＤ領域６７ｇ−１と電荷保持領域６８ｇ−１は、半ピッチずれた位置に配置されている関係にある。
【０１０３】
ＰＤ領域６７ｇ−１に対して電荷保持領域６８ｇ−１を、半ピッチずれた位置に配置することで、電荷保持領域６８ｇ−１（ＴＲＸゲート７３ｇ−１）の中央部分にＴＲＧゲート１２４ｇ−１を配置することができる。電荷保持領域６８ｂ−１の中央部分にＴＲＧゲート１２４ｇ−１が位置することで、電荷保持領域６８ｂ−１内での転送長を短くすることが可能となり、転送効率を向上させることが可能となる。
【０１０４】
図１５は、画素５０の他の構成を示す平面図である。図１５に示した画素５０ｈは、図１４に示した画素５０ｇと比較して、ＰＤ５１間に形成されていた遮光部７６Ｂ−４−１（遮光部７６Ｂ−４−２）と遮光部７６Ｂ−５−１（遮光部７６Ｂ−５−２）が削除されている点が異なり、他の部分は同一とされている。
【０１０５】
ＰＤ５１間に形成されていた遮光部７６Ｂ−４，７６Ｂ−５を削除した構成は、図１２に示した画素５０ｅと同様であり、画素５０ｅのＰＤ領域６７ｇと電荷保持領域６８ｇを半ピッチずれた位置に配置したのが、図１５に示した構成の画素５０ｈとなる。
【０１０６】
図１２に示した画素５０ｅと同じく、図１５に示した画素５０ｈにおいても、ＰＤ５１間に形成されていた遮光部７６Ｂ−４と遮光部７６Ｂ−５（図１４）は、ＰＤ５１間での混色を抑制する点では有効だが、ＰＤ５１から電荷保持部５４ｈへの光の漏れ込みや、配線層６１からの光の漏れ込みを防ぐ点では、削除した構成とすることもできる。ＰＤ５１間に形成される遮光部７６Ｂ−４と遮光部７６Ｂ−５は、必要に応じて形成されるようにすることができる。
【０１０７】
図１６は、画素５０の他の構成を示す平面図である。図１６に示した画素５０ｉは、図１４に示した画素５０ｇと比較して、電荷保持領域６８ｉ間にも遮光部７６Ｂ−６−１（遮光部７６Ｂ−６−２）と遮光部７６Ｂ−７−１（遮光部７６Ｂ−７−２）が形成されている点が異なり、他の部分は同一とされている。
【０１０８】
電荷保持領域６８ｉ間にも遮光部７６Ｂ−６−１（遮光部７６Ｂ−６−２）と遮光部７６Ｂ−７−１（遮光部７６Ｂ−７−２）を追加した構成は、図１３に示した画素５０ｆと同様であり、画素５０ｆのＰＤ領域６７ｆに対して電荷保持領域６８ｆを半ピッチずれた位置に配置したのが、図１６に示した構成の画素５０ｉとなる。
【０１０９】
図１３に示した画素５０ｆと同じく、図１６に示した画素５０ｉにおいても、電荷保持領域６８ｉ間にも遮光部７６を設けることで、一方の電荷保持領域６８ｉから他方の電荷保持領域６８ｉに漏れ込むような光を防ぐことができ、ＰＬＳをより抑制できる。
【０１１０】
図１７は、画素５０の他の構成を示す平面図である。図１７に示した画素５０jは、図５に示した画素５０bにＴＲＹゲート２０１jを追加した構成とされている点が異なり、他の構成は同様である。
【０１１１】
図１７に示した単位画素５０jのＴＲＹゲート２０１jは、電荷保持領域６８ｊからＰＤ領域６７に電荷が逆流するのを防止するゲートとして機能し、図１７に示したようにＰＤ領域６７とＴＲＸゲート７３ｊとの間に設けられる。
【０１１２】
ＴＲＹゲート２０１jを設け、ＴＲＹゲート２０１jをＰＤ５１から電荷保持部５４ｊへ電荷を転送するときにオンにし、その後、ＰＤ５１に電荷が逆流しないように、オフにすることで、ＰＤ５１への電荷の逆流を防ぐことができる。
【０１１３】
また、ＴＲＹゲート２０１ｊは、電荷を蓄積するメモリ機能を有する。ＴＲＹゲート２０１ｊのメモリ機能は、電荷保持領域６８ｊ内に設けても良いし、電荷保持領域６８ｊとは別に設けても良い。
【０１１４】
このような構成を有する画素５０ｊにおいては、ＴＲＹゲート２０１ｊは、ＰＤ５１から電荷保持部５４ｊへ電荷を転送するときのゲートとして機能し、かつ、電荷保持部５４ｊからＰＤ５１に電荷が逆流しないためのゲートとして機能する。
【０１１５】
また、ＴＲＸゲート２０１ｊは、ＰＤ５１ｊから電荷保持部５４ｊへ電荷を転送するときのゲートとして機能し、電荷保持部５４ｊに電荷を保持させるためのゲートとしても機能する。
【０１１６】
図１８は、画素５０の他の構成を示す平面図である。図１８に示した画素５０ｋは、図１７に示した画素５０ｊと同じく、ＴＲＹゲート２０１ｋを有する構成とされ、図１４に示した画素５０ｇと同じく、ＰＤ領域６７ｋに対して電荷保持領域６８ｋが半ピッチずらされた構成とされている。
【０１１７】
図１８に示した画素５０ｋは、ＰＤ５１−１の右上部に、ＴＲＹゲート２０１ｋ−１が配置され、さらにＴＲＹゲート２０１ｋ−１の右側にＴＲＸゲート７３ｋ−１が配置されている。この配置の場合、画素５０ｋ−１の右側に位置する画素５０ｋ−２の左上部に、画素５０ｋ−１のＴＲＸゲート７３ｋ−１が位置している。
【０１１８】
このように、ＴＲＸゲート７３ｋ−１が、隣接する画素５０ｋ上に位置するように構成することも可能である。このような配置とされた場合、ＰＤ５１ｋ−１からの電荷は、右上部に配置されたＴＲＹゲート２０１ｋ−１を介して、ＴＲＹゲート２０１ｋ−１の左側に配置されたＴＲＸゲート７３ｋ−１へと転送される。
【０１１９】
図１９は、画素５０の他の構成を示す平面図である。図１９に示した画素５０ｍは、図１７に示した画素５０ｊと同じく、ＴＲＹゲート２０１ｍを有する構成とされているが、その配置が異なる。
【０１２０】
図１９に示した画素５０ｍは、横方向に、右から順に、ＴＲＹゲート２０１ｍ、ＴＲＸゲート７３ｍ、およびＴＲＧゲート１２４ｍが配置されている。また、図１９に示した例では、ＴＲＹゲート２０１ｍ、ＴＲＸゲート７３ｍ、およびＴＲＧゲート１２４ｍはそれぞれ離れた位置に配置されている。このように、横方向に離した位置にそれぞれのゲートを配置しても良い。
【０１２１】
図２０は、画素５０の他の構成を示す平面図である。図２０に示した画素５０ｎは、図１９に示した画素５０ｍと同じく、ＴＲＹゲート２０１ｎを有する構成とされ、図１４に示した画素５０ｇと同じく、ＰＤ領域６７ｎに対して電荷保持領域６８ｎが半ピッチずらされた構成とされている。
【０１２２】
図２０に示した画素５０ｎは、ＰＤ５１−１の右上部に、ＴＲＹゲート２０１ｎ−１が配置され、ＴＲＹゲート２０１ｎ−１の中側にＴＲＸゲート７３ｎ−１が配置されている。またＴＲＸゲート７３ｎ−１の中央上部に、ＴＲＧゲート１２４ｎ−１が配置され、ＴＲＧゲート１２４ｎ−１の中央部分に、ＦＤ１２５ｎ−１が配置されている。
【０１２３】
このように、画素５０は、ＴＲＹゲート２０１を備える構成とすることも可能である。
【０１２４】
ところで上記したように、非貫通遮光部、例えば、図７を再度参照するに、位置Ｐ４から位置Ｐ６までの遮光部７６Ｂ−２は、非貫通の遮光部として形成されているが、この非貫通遮光部のホールを保障するためのＰ型イオン注入が必要となるため、ＰＤ５１から電荷保持部５４への転送効率が低下する可能性がある。そこで、以下にＰＤ５１からの読み出しを工夫したレイアウトについて説明する。
【０１２５】
図２１乃至図２６は、ＰＤ５１からの読み出しを工夫したレイアウトを有する画素５０の平面図である。図２１乃至図２６に示した画素５０は、それぞれ非貫通遮光部に位置するゲートを、ＰＤ５１側に張り出した形で形成されている。
【０１２６】
図２１は、画素５０の他の構成を示す平面図である。図２１に示した画素５０ｐは、図５に示した画素５０ｂと同じ構成であるが、ＴＲＸゲート７３ｐがＰＤ５１の方まで張り出している点が異なる。すなわち、図２１に示した画素５０ｐにおいては、ＴＲＸゲート７３ｐが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１２７】
このようにＴＲＸゲート７３ｐを、ＰＤ５１側に張り出した形状で形成したときの画素５０ｐの断面は、図４に示したようになる。図４を再度参照するに、ＴＲＸゲート７３ｂは、ＰＤ５１の下側まで形成されている。
【０１２８】
このように、電荷保持領域６８を覆うだけでなく、ＰＤ領域６７側までＴＲＸゲート７３を伸ばした形状で形成しても良い。また、その伸ばす部分は、遮光部７６が非貫通とされているところ、換言すれば、ＰＤ５１から電荷保持部５４の転送のために開口されている開口部とすることができる。
【０１２９】
図２２は、画素５０の他の構成を示す平面図である。図２２に示した画素５０ｑは、図１５に示した画素５０ｈと同じ構成であるが、ＴＲＸゲート７３ｑがＰＤ５１の方まで張り出している点が異なる。ＴＲＸゲート７３ｑがＰＤ５１の方まで張り出した形状で形成されている点は、図２１に示した画素５０ｐと同一であり、ＴＲＸゲート７３ｑが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１３０】
図２３は、画素５０の他の構成を示す平面図である。図２３に示した画素５０ｒは、図１７に示した画素５０ｊと同じ構成であり、ＴＲＹゲート２０１ｒを備える構成とされているが、ＴＲＹゲート２０１ｒがＰＤ５１の方まで張り出している点が異なる。ＴＲＹゲート２０１ｒがＰＤ５１の方まで張り出した形状で形成されている点は、図２１に示した画素５０ｐと同一であり、ＴＲＸゲート７３ｐ（図２１）の代わりにＴＲＹゲート２０１ｒが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１３１】
なお、図２３に示した画素５０ｒの構成の場合も、断面図は、図４に示した画素５０ｂのような構成となるが、ＴＲＸゲート７３ｂの部分は、ＴＲＹゲート２０１ｒとなり、そのＴＲＹゲート２０１ｒが、ＰＤ５１の下側まで形成されている構成となる。このように、電荷保持領域６８を覆うだけでなく、ＰＤ領域６７側までＴＲＹゲート２０１を伸ばした形状で形成しても良い。また、その伸ばす部分は、遮光部７６が非貫通とされているところ、換言すれば、ＰＤ５１から電荷保持部５４の転送のために開口されている開口部とすることができる。
【０１３２】
図２４は、画素５０の他の構成を示す平面図である。図２４に示した画素５０ｓは、図１８に示した画素５０ｋと同じ構成であり、ＴＲＹゲート２０１ｓを備える構成とされているが、ＴＲＹゲート２０１ｓがＰＤ５１の方まで張り出している点が異なる。ＴＲＹゲート２０１ｓがＰＤ５１の方まで張り出した形状で形成されている点は、図２３に示した画素５０ｒと同一であり、ＴＲＹゲート２０１ｓが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１３３】
図２５は、画素５０の他の構成を示す平面図である。図２５に示した画素５０ｔは、図１９に示した画素５０ｍと同じ構成であり、ＴＲＹゲート２０１ｔを備える構成とされているが、ＴＲＹゲート２０１ｔがＰＤ５１の方まで張り出している点が異なる。ＴＲＹゲート２０１ｔがＰＤ５１の方まで張り出した形状で形成されている点は、図２３に示した画素５０ｒと同一であり、ＴＲＹゲート２０１ｔが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１３４】
図２６は、画素５０の他の構成を示す平面図である。図２６に示した画素５０ｕは、図２０に示した画素５０ｎと同じ構成であり、ＴＲＹゲート２０１ｕを備える構成とされているが、ＴＲＹゲート２０１ｕがＰＤ５１の方まで張り出している点が異なる。ＴＲＹゲート２０１ｕがＰＤ５１の方まで張り出した形状で形成されている点は、図２４に示した画素５０ｓと同一であり、ＴＲＹゲート２０１ｕが、非貫通で形成されている遮光部７６Ｂ−２の領域では、ＰＤ５１側まで張り出した形状で形成されている。
【０１３５】
このように、ゲートをＰＤ領域６７の方まで張り出すように形成することで、ＰＤ５１から電荷保持部５４への転送効率が低下することを防ぐことが可能となる。
【０１３６】
＜トランジスタの配置について＞
このように、本技術を適用した画素５０においては、ＰＤ領域６７と電荷保持領域６８との間に形成される遮光部７６Ｂ−２は、トランジスタが配置される部分や、ＰＤ部５１から電荷保持部５４へ電荷を転送するための部分は、非貫通遮光部として形成され、それ以外は、貫通遮光部として形成されている。非貫通遮光部として形成される、例えばトランジスタ１２３は、一例として、図２７のようなトランジスタが配置されている。
【０１３７】
トランジスタ１２３の領域には、リセット（RST）トランジスタ３０１、増幅（AMP）トランジスタ３０２、選択（SEL）トランジスタ３０３が配置されている。
【０１３８】
リセットトランジスタ３０１は、図示していない電源VrstとＦＤ１２５との間に接続されており、ゲート電極に駆動信号RSTが印加されることによってＦＤ１２５をリセットする。増幅トランジスタ３０２は、ドレイン電極が電源Vdd（不図示）に接続され、ゲート電極がＦＤ１２５に接続されており、ＦＤ１２５の電圧を読み出す。
【０１３９】
選択トランジスタ３０３は、例えば、ドレイン電極が増幅トランジスタ３０２のソース電極に、ソース電極が垂直信号線にそれぞれ接続されており、ゲート電極に駆動信号SELが印加されることで、画素信号を読み出すべき画素５０を選択する。なお、選択トランジスタ３０３は、電源Vddと増幅トランジスタ３０２のドレイン電極との間に接続した構成を採用することも可能である。
【０１４０】
また、複数の画素５０でトランジスタ１２３を共有する構成とすることもできる。図２８は、複数の画素５０でトランジスタ１２３を共有した場合の構成を示している。
【０１４１】
図２８では、２×２の４画素で、トランジスタ１２３を共有する構成であり、トランジスタ１２３として、上記したリセットトランジスタ３０１、増幅トランジスタ３０２、および選択トランジスタ３０３が配置される場合を示している。また、図２８に示した例では、１画素は、図５に示した画素５０ｂの構成を有している場合を示している。
【０１４２】
リセットトランジスタ３０１は、画素５０ｂ−１と画素５０ｂ−２との間であり、画素５０ｂ−１の遮光部７６Ｂ−２−１の非貫通遮光部の部分と、画素５０ｂ−２の遮光部７６Ｂ−２−２の非貫通遮光部の部分にまたがるように配置されている。
【０１４３】
増幅トランジスタ３０２は、画素５０ｂ−１と画素５０ｂ−２との間に配置されている。選択トランジスタ３０３は、画素５０ｂ−３と画素５０ｂ−４との間に配置されている。
【０１４４】
画素５０ｂ−３と画素５０ｂ−４との間であり、画素５０ｂ−３の遮光部７６Ｂ−２−３の非貫通遮光部の部分と、画素５０ｂ−４の遮光部７６Ｂ−２−４の非貫通遮光部の部分にまたがるように、ダミー３３１を配置する構成としても良い。ダミー３３１は、対称性を確保したいときなどに配置される。また、ダミー３３１の代わりに、変換効率切り替え用のトランジスタが配置されるようにしても良い。
【０１４５】
このように、図２８に示した例では、４個の画素５０ｂで、リセットトランジスタ３０１、増幅トランジスタ３０２、および選択トランジスタ３０３を共有する構成とされている。
【０１４６】
このように、複数の画素で、トランジスタ１２３を共有する構成とすることで、１つのトランジスタに割り当てる領域を大きくすることができる。１つのトランジスタに割り当てる領域を広くできることで、トランジスタのソースとドレインの距離を広げた構成とすることもでき、リークを防止する構成とすることもできる。
【０１４７】
また、図２８に示したように、リセットトランジスタ３０１、増幅トランジスタ３０２、および選択トランジスタ３０３を、それぞれ分割して配置させることが可能となる。これらのトランジスタを分割して（離して）配置することで、例えば、増幅トランジスタ３０２のＬ長を拡大することができ、ランダムノイズを低減させることもできる。
【０１４８】
また、複数の画素で、トランジスタ１２３を共有する構成とすることで、小型化することもできる。
【０１４９】
＜オンチップレンズの配置位置について＞
次に、オンチップレンズ６６の配置位置について説明する。
【０１５０】
図２９乃至図３６は、それぞれオンチップレンズ６６の配置位置について説明するための図であり、画素５０の平面図である。図２９乃至図３６（図３４を除く）においては、図５に示した画素５０ｂを例に挙げて説明するが、他の画素５０であっても、以下に説明することは適用できる。
【０１５１】
また、図２９乃至図３６においては、説明の都合上、上記した場合と同じく、配線層６１側から見たときの平面図を用い、その平面図に、オンチップレンズ６６を図示するが、オンチップレンズ６６は、入射側に設けられている。
【０１５２】
また、図２９に示した画素５０ｂを参照するに、電荷保持領域６８ｂ上には、例えば、図４を参照して説明したように、遮光部７６の蓋部７６Ａが形成されており、入射される光を遮光する構成とされているが、この遮光部７６（蓋部７６Ａ）も、オンチップレンズ６６が設けられている側に設けられているが、説明の都合上、配線層６１側から見たときの平面図に重畳して図示し、説明を行う。
【０１５３】
図２９に示した画素５０ｂにおいては、オンチップレンズ６６は、ＰＤ領域６７（ＰＤ５１）の中央部分に、集光径の中心が位置するように配置されている。
【０１５４】
なお、図２９乃至図３６において、オンチップレンズ６６を円形で表すが、この円形の大きさは、オンチップレンズ６６の大きさを表しているのではなく、オンチップレンズ６６の集光径の大きさを表している。よって、例えば、図２９に円形で示したオンチップレンズ６６は、ＰＤ領域６７に収まるように図示しているが、集光径が収まっているのであり、オンチップレンズ６６自体は、ＰＤ領域６７を超えた大きさとされる。
【０１５５】
例えば、ＰＤ領域６７の隣には、遮光されている電荷保持領域６８が配置されており、この電荷保持領域６８にまでオンチップレンズ６６が形成されていてもよい。すなわち、オンチップレンズ６６自体は大きく形成することができる。
【０１５６】
図２９に示した画素５０ｂにおいては、ＰＤ領域６７は遮光部７６で遮光されずに、開口されている。この開口されている領域を開口領域４０１ａとする。この開口領域４０１aは、例えば、図４に示した画素５０bの開口部７６Ｃに該当する。開口領域４０１ａは、感度を確保するために最大となる領域で形成されている。そして、オンチップレンズ６６ａ（の集光径）の中心は、その開口領域４０１ａの中心と一致するように、オンチップレンズ６６は配置されている。
【０１５７】
開口領域４０１ａを、小さく構成したのが、図３０に示した画素５０ｂである。図３０に示した画素５０ｂは、オンチップレンズ６６ｂ（の集光径）の中心が、ＰＤ領域６７の中心と一致するようにオンチップレンズ６６ｂが配置され、オンチップレンズ６６ｂの集光径が収まる領域だけ、開口領域４０１ｂとされている。
【０１５８】
このように、開口領域４０１ｂを、オンチップレンズ６６ｂで集光できる領域まで絞ることで、Ｆ値感度は多少落ちると想定できるが、無駄なＰＬＳ成分をカットすることができるため、ＰＬＳ成分による影響をより抑制することができる構成とすることができる。
【０１５９】
図３１は、オンチップレンズ６６の他の配置位置について説明するための図である。図３１に示した画素５０ｂにおいては、図２９に示した画素５０ｂと同じく、開口領域４０１ｃは、感度を確保するために最大となる領域で形成されている。そして、オンチップレンズ６６ｃ（の集光径）の中心は、その開口領域４０１ｃの図中左側に位置するように、オンチップレンズ６６ｃは配置されている。
【０１６０】
オンチップレンズ６６ｃは、ＰＤ５１から電荷保持部５４に電荷を転送する転送部、換言すれば、その転送を行うために非貫通に形成されている遮光部７６Ｂ−２からできるだけ遠ざかる位置であり、オンチップレンズ６６ｃの集光径が、開口領域４０１ｃ内に収まる位置に配置されている。このように、オンチップレンズ６６ｃを、非貫通遮光部（転送部）から遠ざける箇所に配置することで、ＰＬＳを改善することができる。
【０１６１】
開口領域４０１ｃを、小さく構成したのが、図３２に示した画素５０ｂである。図３２に示した画素５０ｂは、オンチップレンズ６６ｄ（の集光径）の中心が、ＰＤ５１から電荷保持部５４に電荷を転送する転送部から離れるようにオンチップレンズ６６ｄが配置され、オンチップレンズ６６ｄの集光径が収まる領域だけ、開口領域４０１ｄとされている。
【０１６２】
このように、開口領域４０１ｄを、オンチップレンズ６６ｄで集光できる領域まで絞ることで、Ｆ値感度は多少落ちると想定できるが、無駄なＰＬＳ成分をカットすることができるため、ＰＬＳ成分による影響をより抑制することができる構成とすることができる。
【０１６３】
例えば、図２９や、図３０に示した画素５０ｂのように、ＰＤ領域６７の中央部分に、オンチップレンズ６６を配置する場合、光学的対称性を維持した状態で、アレイ状に画素５０ｂを配置することができる。しかしながら、図３１や、図３２に示したようにオンチップレンズ６６を、ＰＤ領域６７の中央部分からずらした部分に配置した場合、光学的対称性が維持される配置と維持されない配置とがある。
【０１６４】
そこで、以下に、図３２に示したようにオンチップレンズ６６を、ＰＤ領域６７の中央部分からずらした部分に配置し、開口領域４０１を、オンチップレンズ６６の集光径に絞った画素５０ｂをアレイ状に配置した場合について図３３乃至図３６を参照して説明する。
【０１６５】
図３３乃至図３６においては、アレイ状に配置されている画素群のうち、２×２の４画素を抽出して図示してある。また図３３、図３４に示す例は、画素配置を周期展開（ペリディック展開）したときの図である。また図３５、図３６に示す例は、画素配置を折り返し展開（ミラー展開）したときの図である。
【０１６６】
図３３に示した例では、横方向に画素５０ｂが配置され、横方向に隣接する画素５０ｂ、例えば、画素５０ｂ−１と画素５０ｂ−２において、ＯＦＧゲート１２２が配置されている領域とトランジスタ１２３が配置されている領域が隣り合うように配置された場合を示している。
【０１６７】
このように画素５０ｂをアレイ状に配置した場合、開口領域４０１ｄは、画素５０ｂ内において、左下側に設けられ、その開口領域４０１ｄにオンチップレンズ６６ｄが形成されているという点で、各画素５０ｂで同一である。よって、図３３に示した例は、光学的対称性が維持された配置例である。
【０１６８】
図３４に示した例は、図３３に示した例における画素５０ｂを、ＰＤ領域６７と電荷保持領域６８を半ピッチずらした構成とした点が異なる。ＰＤ領域６７と電荷保持領域６８を半ピッチずらしても、ＰＤ領域６７の配置は、図３３に示したＰＤ領域６７の配置と同様である。
【０１６９】
よって、開口領域４０１ｄは、画素５０ｂ内において、左下側に設けられ、その開口領域４０１ｄにオンチップレンズ６６ｄが形成されているという点で、アレイ状に配置されている各画素５０ｂで同一である。よって、図３３に示した例は、光学的対称性が維持された配置例である。
【０１７０】
図３５は、縦方向に画素５０ｂを配置した例を示している。また、図３５に示した例では、縦方向に隣接する画素５０ｂ、例えば、画素５０ｂ−１と画素５０ｂ−３において、トランジスタ１２３が配置されている領域が隣り合うように配置された場合を示している。
【０１７１】
このように画素５０ｂをアレイ状に配置した場合、開口領域４０１ｄは、例えば、画素５０ｂ−１内において、左下側に設けられ、その開口領域４０１ｄ−１にオンチップレンズ６６ｄ−１が形成されている。縦方向で画素５０ｂ−１に隣接する画素５０ｂ−３においては、開口領域４０１ｄ−３は、左上側に設けられ、その開口領域４０１ｄ−３にオンチップレンズ６６ｄ−３が形成されている。
【０１７２】
図３５に示した例では、縦方向で隣接する画素５０ｂをみたとき、画素５０ｂ内におけるオンチップレンズ６６が配置されている位置は異なる。よって、図３５に示した例は、光学的対称性が維持されていない配置例である。
【０１７３】
図３６は、横方向に画素５０ｂを配置した例を示している。また、図３６に示した例では、横方向に隣接する画素５０ｂ、例えば、画素５０ｂ−１と画素５０ｂ−２において、トランジスタ１２３が配置されている領域が隣り合うように配置された場合を示している。
【０１７４】
このように画素５０ｂをアレイ状に配置した場合、開口領域４０１ｄは、例えば、画素５０ｂ−１内において、右下側に設けられ、その開口領域４０１ｄ−１にオンチップレンズ６６ｄ−１が形成されている。横方向で画素５０ｂ−１に隣接する画素５０ｂ−２においては、開口領域４０１ｄ−２は、左下側に設けられ、その開口領域４０１ｄ−２にオンチップレンズ６６ｄ−２が形成されている。
【０１７５】
図３６に示した例では、横方向で隣接する画素５０ｂをみたとき、画素５０ｂ内におけるオンチップレンズ６６が配置されている位置は異なる。よって、図３６に示した例は、光学的対称性が維持されていない配置例である。
【０１７６】
図３５、図３６に示したオンチップレンズ６６の配置例によると、光学的対称性は維持されないが、トランジスタを、複数の画素５０ｂで共有できるという利点がある。図３６に示した画素５０ｂ−１乃至５０ｂ−４は、図２８に示した画素５０ｂ−１乃至５０ｂ−４と同様の配置である。図２８は、リセットトランジスタ３０１、増幅トランジスタ３０２、および選択トランジスタ３０３を４画素で共有する構成を示した図である。
【０１７７】
よって、図３６に示したオンチップレンズ６６の配置は、図２８に示した複数の画素５０ｂでトランジスタを共有する構成に適用できる。図３６に示したオンチップレンズ６６の配置とし、複数の画素５０ｂでトランジスタを共有する構成にした場合、図２８を参照して説明した場合と同じく、１つのトランジスタに割り当てる領域を大きくすることができ、リークを防止する構成とすることができたり、増幅トランジスタ３０２のＬ長を拡大することができ、ランダムノイズを低減させることができたり、小型化することができたりする。
【０１７８】
また、ＰＤ５１や、電荷保持部５４に割り当てる領域を大きくすることで、飽和電子数（ダイナミックレンジ）をあげることもできる。しかしながら、上記したように、光学的対称性が維持できないため、感度や空間分解能が低下する可能性があるため、それらが低下しても良い製品の場合や、それらが低下しない信号処理などを適宜採用することが必要になる場合もある。
【０１７９】
＜製造について＞
上述した画素５０の製造について図３７乃至４１を参照して説明する。ここでは、画素５０ｂを製造する場合を例に挙げて説明を続ける。
【０１８０】
まず、図３７に示す画素５０ｂにおいて、矢印Ａ−Ｂ断面における画素５０ｂを製造する工程について説明する。
【０１８１】
工程Ｓ１１において、ＳＯＩ基板がセッティングされる。ここでは、ＳＯＩ基板を用い、電荷蓄積層をｎ型として構成する場合を例に挙げて説明するが、Bulk基板を用いて、電荷蓄積層をｐ型に構成する場合などにおいても本技術は適用できる。
【０１８２】
また工程Ｓ１１においては、イオン・インプランテーションにて、トランジスタのwellも形成される。また、エッチングストッパ層５０１も形成されている。
【０１８３】
工程Ｓ１２において、ｎ型領域となるＰＤ５１、電荷保持部５４ｂが、イオン・インプランテーションにより形成される。電荷保持領域６８ｂにｐ型領域が作成される場合、工程Ｓ１２において作成される。
【０１８４】
工程Ｓ１３において、ＯＦＧゲート１２２、ＴＲＸゲート７３が形成される。これらのトランジスタのゲート部分は、例えば、CVDによるポリシリコン成膜およびリソグラフィのパターニングにて形成される。
【０１８５】
工程Ｓ１４において、イオン・インプランテーションにより、ＨＡＤ（Hole-Accumulation Diode）が形成される。ＨＡＤの形成は、ＰＤ５１にｐ型のピニング層７４−１を生成することで形成される。ＨＡＤを形成することで、暗電流を大幅に抑えることができる。
【０１８６】
工程Ｓ１５において、n型領域となるＯＦＤ１２１が、イオン・インプランテーションにて形成される。
【０１８７】
さらに、工程Ｓ１６において、配線層６１が積層される。
【０１８８】
工程Ｓ１７（図３９）において、配線層６１の表面側に接着層が形成され、支持基板５０２が貼り合わされた後に、工程Ｓ１８に示すように、全体が反転され、半導体基板６３の裏面側の面が、物理的研磨法により研磨される。
【０１８９】
工程Ｓ１９において、半導体基板６３のエッチングストッパ層５０１よりも裏面側の層が、ウエットエッチングによりエッチングされる。この際、高濃度のｐ型不純物からなるエッチングストッパ層５０１によりエッチングをストップさせることで、エッチングストッパ層５０１が露出される。
【０１９０】
さらに、エッチングストッパ層５０１が除去された後、半導体基板６３の裏面がＣＭＰ（Chemical Mechanical Polishing）法により研磨されることにより、半導体基板６３の裏面側が薄肉化される。
【０１９１】
このようにして、ＰＤ領域６７や電荷保持領域６８が形成された後、遮光部７６が形成される。遮光部７６の形成に関する説明においては、図４０に示すように、隣接する画素５０ｂ−１と画素５０ｂ−２を、矢印Ｃ―Ｄ切断したときの断面を一例に挙げて説明する。
【０１９２】
工程Ｓ２０（図４１）に示したように、上記した工程により、画素５０ｂ−１のＰＤ５１−１と電荷保持部５４−１、および画素５０ｂ−２のＰＤ５１−２が形成されている。
【０１９３】
工程Ｓ２１において、貫通させる遮光部７６に該当する部分が少し掘り込まれる。貫通させる遮光部７６は、図４０に示した画素５０ｂ−１の下側に位置する遮光部７６Ｂ−３と上側に位置する遮光部７６Ｂ−１である。図４１に示したように、ＰＤ５１−１の左側と、電荷保持部５４−１の右側が、それぞれ貫通遮光部７６Ｂとなるため、少し掘り込まれる。
【０１９４】
工程Ｓ２２において、非貫通の遮光部７６と貫通の遮光部７６が掘り込まれる。貫通の遮光部７６は、既に少し掘り込まれているため、さらに、掘り込みが進むことで、貫通した状態とされる。
【０１９５】
工程Ｓ２３において、掘り込まれた部分に、タングステンなどの金属が充填されることで、遮光部７６が形成される。
【０１９６】
なお、掘り込みは、まず半導体基板６３の裏面にレジストが形成された後に、遮光部７６の埋め込み部７６Ｂを形成する領域に開口部が形成されるようにレジスト層の露光および現像が行われる。そして、そのレジスト層をマスクとしたドライエッチングが行われることにより、トレンチ部が形成される。この処理を繰り返すことで、非貫通のトレンチ部と、貫通のトレンチ部が形成される。
【０１９７】
さらに、トレンチ部の側面および底面と、半導体基板６３の裏面とに、高誘電率材料膜７７が成膜される。続いて、高誘電率材料膜７７の裏面側から、その裏面側の面とトレンチ部８４の内部とに遮光部７６が成膜される。
【０１９８】
これにより、高誘電率材料膜７７の裏面側に蓋部７６Ａが形成され、トレンチ部８４の内部に埋め込み部７６Ｂが形成された遮光部７６が形成される。
【０１９９】
遮光部７６は、例えば、タングステンを材料としてＣＶＤ（Chemical Vapor Deposition）を行うことにより成膜される。そして、遮光部７６がドライエッチングで加工されることにより、開口部７６Ｃが開口される。その後、例えば、ALD（Atomic Layer Deposition）法が用いられて、遮光部７６に対して高誘電率材料膜７７が積層されて平坦化される。
【０２００】
その後、通常の方法が用いられて、カラーフィルタ層６５およびオンチップレンズ６６が形成される。このようにして画素５０ｂが製造される。
【０２０１】
本技術によれば、不要な光成分による影響を低減させることが可能となる。また、不要な光成分による影響を低減させることが可能となる画素を製造することができる。
【０２０２】
＜電子機器＞
本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０２０３】
図４２は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図４２に示すように、本開示の撮像装置６００は、レンズ群６０１等を含む光学系、撮像素子６０２、カメラ信号処理部であるＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８等を有している。
【０２０４】
そして、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８がバスライン６０９を介して相互に接続された構成となっている。ＣＰＵ６１０は、撮像装置６００内の各部を制御する。
【０２０５】
レンズ群６０１は、被写体からの入射光（像光）を取り込んで撮像素子６０２の撮像面上に結像する。撮像素子６０２は、レンズ群６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子６０２として、先述した実施の形態に係る撮像素子（イメージセンサ）を用いることができる。
【０２０６】
表示装置６０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子６０２で撮像された動画または静止画を表示する。記録装置６０６は、撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２０７】
操作系６０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、及び、操作系６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２０８】
このような撮像装置６００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置６００において、撮像素子６０２として先述した実施形態に係る撮像素子を用いることができる。
【０２０９】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０２１０】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２１１】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２１２】
なお、本技術は以下のような構成も取ることができる。
（１）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と、
前記光電変換部と前記保持部との間に、光を遮光する遮光部と
を備え、
前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、
前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている
撮像素子。
（２）
前記光電変換部の一辺の長さを１としたとき、前記非貫通遮光部は、１／５以上の長さを有する
前記（１）に記載の撮像素子。
（３）
前記非貫通遮光部は、前記半導体基板の厚さの半分以上の深さで形成されている
前記（１）または（２）に記載の撮像素子。
（４）
前記非貫通遮光部は、前記半導体基板の厚さの半分以下の深さで形成されている
前記（１）または（２）に記載の撮像素子。
（５）
ＯＦＧゲートを備え、
前記非貫通遮光部は、前記ＯＦＧゲートが配置されている側に形成されている
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
前記光電変換部に対して前記保持部は、半ピッチずれた位置に配置されている
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
前記保持部から前記光電変換部への電荷の逆流を防ぐ逆流防止ゲートをさらに備える
前記（１）乃至（６）のいずれかに記載の撮像素子。
（８）
前記逆流防止ゲートは、前記非貫通遮光部の部分で、前記光電変換部側に張り出した形状で形成されている
前記（７）に記載の撮像素子。
（９）
前記光電変換部から前記保持部への電荷の転送を制御する転送制御ゲートが、前記非貫通遮光部の部分で、前記光電変換部側に張り出した形状で形成されている
前記（１）乃至（６）のいずれかに記載の撮像素子。
（１０）
前記光電変換部上の中央部分に、オンチップレンズの中心が位置するように前記オンチップレンズは配置されている
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
前記光電変換部上の、前記非貫通遮光部から離れた位置に、オンチップレンズが配置されている
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１２）
前記光電変換部上の前記オンチップレンズの集光径が収まる領域以外の領域には、遮光部が形成されている
前記（１０）または（１１）に記載の撮像素子。
（１３）
アレイ状に配置されるとき、前記オンチップレンズの配置が、光学的対称性を維持できるように配置される
前記（１０）乃至（１２）のいずれかに記載の撮像素子。
（１４）
画素間に形成されている前記遮光部は、前記半導体基板を貫通している
前記（１）乃至（１３）のいずれかに記載の撮像素子。
（１５）
受光した光を電荷に変換する光電変換部と、
前記光電変換部から転送されてきた電荷を保持する保持部と、
前記光電変換部と前記保持部との間に、光を遮光する遮光部と
を備え、
前記光電変換部、前記保持部、および前記遮光部は、所定の厚さを有する半導体基板内に形成され、
前記光電変換部から前記保持部に電荷を転送する転送領域の前記遮光部は、前記半導体基板を貫通しない非貫通遮光部として形成され、前記転送領域以外の前記遮光部は、前記半導体基板を貫通する貫通遮光部として形成されている
撮像素子を備え、
前記撮像素子からの信号を処理する処理部を備える
電子機器。
【符号の説明】
【０２１３】
３０  撮像素子，  ５０  画素，  ５１  ＰＤ，  ５４  電荷保持部，  ６１  配線層，  ６２  酸化膜，  ６３  半導体基板，  ６４  遮光層，  ６５  カラーフィルタ層，  ６６  オンチップレンズ，  ７１  配線，  ７２  層間絶縁膜，  ７３  ＴＲＸゲート，  ７４  表面ピニング層，  ７５  画素間分離領域，  ７６  遮光部，  ７７  高誘電率材料膜，  １２１  ＯＦＤ，  １２２  ＯＦＧゲート，  １２３  トランジスタ，  １２４  ＴＲＧゲート，  １２５  ＦＤ，  ３０１  リセットトランジスタ，  ３０２  増幅トランジスタ，  ３０３  選択トランジスタ
【図１】
2018160485.tif 000003
【図２】
2018160485.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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