【事件の表示】
　特願２００８−２８４９７３「液晶表示装置」拒絶査定不服審判事件〔平成２１年　７月　２日出願公開、特開２００９−１４５８７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯，原査定の拒絶の理由及び本件補正
　１　手続の経緯
平成２０年１１月　６日：特許出願
（優先権　平成１９年１２月１１日（以下，「優先日」という。）　大韓民国）
平成２３年１２月２０日：拒絶理由通知
平成２４年　６月１９日：意見書
平成２４年　６月１９日：手続補正書
平成２４年　８月２８日：拒絶査定
平成２４年１２月２６日：手続補正書（以下，「本件補正」という。）
平成２４年１２月２６日：審判請求
平成２５年　４月１９日：前置報告
平成２５年　８月　１日：審尋
平成２５年１１月　６日：回答書
　
　２　原査定の拒絶の理由
　原査定の拒絶の理由は，
（理由３）本件出願の特許請求の範囲の請求項１及び２に記載の発明は，いずれも，その優先日前に日本国内又は外国において，頒布された特開２００７−３６０５４号公報（以下，「引用例１」という。）に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法２９条１項３号に該当し，特許を受けることができない，
　及び，
（理由４）本件出願の特許請求の範囲の請求項１及び２に記載の発明は，いずれも，その優先日前に日本国内又は外国において，頒布された引用例１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，
というものである。
　
　３　本件補正
　本件補正は，補正前の特許請求の範囲の請求項２を削除するとともに，請求項２を引用して記載されていた補正前の請求項３ないし８を，独立形式請求項に書き改めて補正後の請求項２ないし７とするものであるから，補正は，請求項の削除及び明瞭でない記載の釈明に該当する。また，請求項１については，実質的に変更されていない。
　
第２　本願発明
　本件出願の特許請求の範囲の請求項１に係る発明（以下，「本願発明」という。）は，本件補正によって補正された特許請求の範囲の請求項１に記載の，次のとおりのものである。
「　複数のデータラインと複数のゲートラインが交差する液晶表示パネルと，
　前記データラインにデータ電圧を供給するソースドライブＩＣと，
　前記ゲートラインにゲートパルスを供給するゲートドライブＩＣと，
　スケーラー（ｓｃａｌｅｒ）が実装され，前記スケーラーから出力されるデータを第１インターフェース方式で伝送するシステムボードと，
　前記第１インターフェース方式で伝送されるデータを受信し，第２インターフェース方式で前記データを伝送するインターフェースボードと，前記第２インターフェース方式で伝送されるデータを受信し，
　前記データを前記ソースドライブＩＣに供給し，前記ソースドライブＩＣと前記ゲートドライブＩＣの動作タイミングを制御するタイミングコントローラが実装されたコントロールボードを備え，
　前記第２インターフェース方式で必要なデータ伝送ラインの数は前記第１インターフェース方式で必要なデータ伝送ラインの数より小さく，
　前記第１及び第２インターフェース方式の中で前記第１インターフェース方式のみがクロック伝送ラインを含むことを特徴とする液晶表示装置。」
　
【図１】
　
　なお，前記「前記第２インターフェース方式で伝送されるデータを受信し，」の記載について，その前には改行及びスペースが存在せず，その後には改行及びスペースが存在するが，前記「前記第２インターフェース方式で伝送されるデータを受信し，」の構成が，インターフェースボードではなく，コントロールボードが具備する構成であることは，文章上及び技術的理解上，明らかである。
　
第３　引用例記載の事項及び引用発明
　１　記載事項
　引用例１には，次の事項が図面ともに記載されている。
　(1) 「【技術分野】
【０００１】
　本発明は，半導体装置及び電子機器に関する。
【背景技術】
【０００２】
　近年，ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では，トランスミッタ回路がシリアル化されたデータを差動信号により送信し，レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
　一般的な携帯電話機は，電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と，ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と，第１，第２の機器部分を接続するヒンジなどの接続部分により構成される。従って，第１の機器部分に設けられる第１の回路基板と，第２の機器部分に設けられる第２の回路基板との間のデータ転送を，小振幅の差動信号を用いたシリアル転送により行えば，接続部分を通る配線の本数を減らすことができ，好都合である。
【０００４】
　そして携帯電話機等で高速シリアル転送を実現するためには，ＢＢＥ／ＡＰＰ（BaseBand Engine/Application Processor）や画像処理コントローラに高速シリアル転送用のトランスミッタ回路等を設け，表示ドライバに高速シリアル転送用のレシーバ回路等を設ける必要がある。
【０００５】
　ところが，高速シリアル転送用のトランスミッタ回路やレシーバ回路はアナログ回路により構成される。従って製造プロセスが変更されると，アナログ特性が変化してしまい，回路の再設計が必要になってしまう。一方，ＢＢＥ／ＡＰＰ，画像処理コントローラ，表示ドライバでは，低コスト化を実現するために微細プロセスを積極的に採用して行く必要がある。従って，微細プロセスを採用してＢＢＥ／ＡＰＰ，画像処理コントローラ，表示ドライバのチップサイズをシュリンクしようとすると，本来は必要ではないのに，高速シリアル転送用のトランスミッタ回路やレシーバ回路についても再設計が必要になってしまい，開発期間の長期化等を招く。
【特許文献１】特開２００１−２２２２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　本発明は，以上のような技術的課題に鑑みてなされたものであり，その目的とするところは，シリアルインターフェース回路の組み込みを容易化できる半導体装置及び電子機器を提供することにある。」
　(2) 「【発明が解決しようとする課題】
【０００６】
　本発明は，以上のような技術的課題に鑑みてなされたものであり，その目的とするところは，シリアルインターフェース回路の組み込みを容易化できる半導体装置及び電子機器を提供することにある。」
　(3) 「【００４１】
　携帯電話機を例にとれば，図１（Ａ）の半導体装置２は，ＢＢＥ／ＡＰＰや画像処理コントローラ（表示コントローラ）であり，電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また半導体装置６は，表示ドライバ（ＬＣＤドライバ）であり，表示パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。
【００４２】
　そして従来は，これらの半導体装置２，４の間のデータ転送は，ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため，第１，第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって，設計の自由度を妨げたり，ＥＭＩノイズが発生するなどの問題があった。
【００４３】
　これに対して図１（Ａ）では，半導体装置２，４の間のデータ転送は，小振幅のシリアル転送により実現される。従って，第１，第２の機器部部分の接続部分を通る配線の本数を減らすことができると共に，ＥＭＩノイズの発生を低減できる。」
　
【図１】（Ａ）
　
　(4) 「【００４４】
　ところで，高速シリアルＩ／Ｆ回路６，８は，小振幅のシリアル転送を行うためのアナログの物理層回路（トランスミッタ回路，レシーバ回路）を含む。そして，このような物理層回路では，製造プロセスが変更されるとアナログ回路の特性が変化してしまい，回路の再設計が必要になってしまう。一方，半導体装置２，４では，低コスト化を実現するために，微細プロセスが積極的に採用される。従って，微細プロセスを採用して半導体装置２，４のチップサイズをシュリンクしようとすると，本来は必要ではないのに，高速シリアルＩ／Ｆ回路６，８についても再設計が必要になってしまい，設計工数の増加や高コスト化を招く。
【００４５】
　そこで本実施形態では図１（Ｂ）の平面図に示すように，半導体装置（図１（Ａ）の２又は４）に，第１，第２の半導体チップ１０，２０（第１，第２のチップ）を含ませる。ここで第１の半導体チップ１０（メインチップ）は内部回路１２（メモリ，ロジック回路，プロセッサ又はドライバ回路等）を含む。また第２の半導体チップ２０（サブチップ）は高速シリアルＩ／Ｆ回路３０（図１（Ａ）の６又は８）を含む。
【００４６】
　具体的には，この高速シリアルＩ／Ｆ回路３０（広義にはシリアルインターフェース回路）は，外部デバイス（例えば外部の半導体装置）との間でシリアルバスを介してシリアルデータの転送を行う。そして図１（Ｂ）に示すように本実施形態では，このような高速シリアルＩ／Ｆ回路３０を含む第２の半導体チップ２０を，メインチップである第１の半導体チップ１０にスタック配置する。」
　
【図１】（Ｂ）
　
　(5) 「【００６０】
　２．高速シリアルＩ／Ｆ回路の構成，配置
　図４（Ａ）に高速シリアルＩ／Ｆ回路３０の構成例を示す。なお高速シリアルＩ／Ｆ回路３０は図４（Ａ）の構成に限定されず，図４（Ａ）の構成要素の一部を省略したり，図４（Ａ）に示されるもの以外の構成要素を含んでいてもよい。例えば高速シリアルＩ／Ｆ回路３０は，高速ロジック回路５０又はロジック回路６０を含まない構成であってもよい。」
　
【図４】（Ａ）
　
　(6) 「【００６１】
　物理層回路４０（アナログ回路，アナログフロントエンド回路，トランシーバ）は，外部デバイス（外部の半導体装置等）との間でシリアルバスを介してデータの送信及び受信の少なくとも一方を行うアナログ回路である。この物理層回路４０は例えばトランスミッタ回路４２などを含むことができる。なお物理層回路４０は，トランスミッタ回路を含む構成であってもよいし，レシーバ回路を含む構成であってもよい。或いはトランスミッタ回路とレシーバ回路の両方を含む構成であってもよい。またトランスミッタ回路やレシーバ回路として，データ転送用のトランスミッタ回路やレシーバ回路を設けてもよいし，データ転送用及びクロック（ストローブ）転送用のトランスミッタ回路やレシーバ回路を設けてもよい。
【００６２】
　高速ロジック回路５０（広義には第１のロジック回路）は，高速クロックで動作するロジック回路である。具体的にはシリアルバスの転送クロックと同等の周波数のクロックで動作する。この高速ロジック回路５０は例えばパラレル／シリアル変換回路５２を含むことができる。ここでパラレル／シリアル変換回路５２は，第１の半導体チップ１０が含む内部回路１２からのパラレルデータ（内部回路１２との間のパラレルバスを介してロジック回路６０が受信したパラレルデータ）をシリアルデータに変換する回路である。そして変換により得られたシリアルデータがシリアルバスを介して外部デバイスに送信される。
【００６３】
　なお高速ロジック回路５０は，パラレル／シリアル変換回路を含む構成であってもよいし，外部デバイスからのシリアルデータ（シリアルバスを介して物理層回路４０が受信したシリアルデータ）をパラレルデータに変換するシリアル／パラレル変換回路を含む構成であってもよい。或いはパラレル／シリアル変換回路とシリアル／パラレル変換回路の両方を含む構成であってもよい。また高速ロジック回路５０は，シリアルバスの転送クロックに相当する高速クロックで動作する他のロジック回路（例えばＦＩＦＯ，エラスティシティバッファ，分周回路等）を含んでもよい。
【００６４】
　ロジック回路６０（広義には第２のロジック回路）は，高速ロジック回路５０の動作クロックよりも低速のクロックで動作するロジック回路である。具体的には，例えばパラレルデータのサンプリングクロックと同等の周波数のクロックで動作する。このロジック回路６０は，第１の半導体チップ１０が含む内部回路１２とのインターフェース処理を行う内部Ｉ／Ｆ回路６２（ホストＩ／Ｆ回路，パラレルＩ／Ｆ回路）を含む。具体的には内部Ｉ／Ｆ回路６２は，第１の半導体チップ１０が含む内部回路１２との間でパラレルデータの転送（受信，送信）を行う。
【００６５】
　図４（Ａ）のような回路構成を採用すれば，外部デバイスとの間では高速なシリアル転送でデータ転送が行われる一方で，第１の半導体チップ１０との間では，シリアル転送に比べて低速なパラレル転送でデータ転送が行われるようになる。そしてシリアル転送については，高速シリアルＩ／Ｆ回路３０内の回路配置やパッド配置を最適な配置にすることで，伝送品質を維持できる。一方，第１の半導体チップ１０との間のパラレル転送はシリアル転送に比べて低速であるため，第１の半導体チップ１０の内部回路１２の構成や配置が，製品仕様に応じて変更されても，これに容易に対処できる。
【００６６】
　特に高速シリアル転送には様々な規格があり，このような様々な規格の高速シリアル転送にも容易に対応できることが望まれる。この点，図４（Ａ）の構成によれば，半導体チップ１０との間のインターフェースについては，汎用のパラレルＩ／Ｆを採用できる。従って，高速シリアルＩ／Ｆ回路３０の物理層回路などを変更するだけで，様々な規格の高速シリアル転送に容易に対応できるという利点がある。また半導体チップ１０との間のインターフェースを汎用のパラレルＩ／Ｆにすれば，第１の半導体チップ１０の内部回路１２の構成を変更しなくても，異なる規格の高速シリアル転送に対応できる。従って，様々な規格の高速シリアルＩ／Ｆ回路を容易に組み込むことができる半導体装置を提供できる。更に第１，第２の半導体チップ１０，２０をスタック配置することで，パッケージサイズの小型化も図れる。」
　(7) 「【００８４】
　４．内部Ｉ／Ｆ回路
　本実施形態の内部Ｉ／Ｆ回路６２では，第１の半導体チップ１０の内部回路１２との間で，第１，第２のインターフェースモードによるパラレル転送を行うことができる。
【００８５】
　例えば内部Ｉ／Ｆ回路６２は，第１のインターフェースモードでは図７に示すように，第１の半導体チップ１０の内部回路１２との間で２４ビット（広義にはＫビット）のパラレルデータの転送を行う。一方，第２のインターフェースモードでは，図８（Ａ）に示すように，第１の半導体チップ１０の内部回路１２との間で１２ビット（広義にはＪビット。Ｊ＜Ｋ）のパラレルデータの転送を行う。より具体的には，内部Ｉ／Ｆ回路６２は，図７の第１のインターフェースモードでは，パラレルデータのサンプリングクロックであるＰＣＬＫの立ち上がりエッジ（或いは立ち下がりエッジでもよい）で，内部回路１２からのパラレルデータのサンプリングを行う。一方，図８（Ａ）の第２のインターフェースモード（ダブルデータレートモード）では，ＰＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方で，内部回路１２からのパラレルデータのサンプリングを行う。
【００８６】
　即ち図７の第１のインターフェースモードでは，ＰＣＬＫの立ち上がりエッジで，８ビットのＲデータ，Ｇデータ，Ｂデータ，ＶＳ，ＨＳ，ＤＥからなる１ピクセル分のデータがサンプリングされて内部Ｉ／Ｆ回路６２に取り込まれる。この第１のインターフェースモードは，標準的なパラレルインターフェースモードであり，２４ビットのＶＤ［２３：０］の全てが使用される。」
　(8) 「【０１２６】
　また本実施形態の高速シリアル転送手法は，本実施形態で説明した手法に限定されず，例えば図１４（Ａ）（Ｂ），図１５に示すような種々の手法を採用できる。
【０１２７】
　例えば図１４（Ａ）（Ｂ）はＭＤＤＩ規格の高速シリアル転送手法の例である。図１４（Ａ）において，物理層回路３４０（トランシーバ）はホストデバイスに内蔵され，物理層回路３３０は表示ドライバに内蔵される。また３３６，３４２，３４４はトランスミッタ回路であり，３３２，３３４，３４６はレシーバ回路である。また３３８，３４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路３４２は差動ストローブ信号ＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路３３２は，駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し，ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路３４４はデータ信号ＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路３３４は，駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し，データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。
【０１２８】
　図１４（Ｂ）に示すように送信側は，データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで，ストローブ信号ＳＴＢを生成し，このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は，受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢとの排他的論理和をとることで，クロック信号ＣＬＫを再生する。」
　
【図１４】
　
　(9) 「【０１２９】
　また図１５の高速シリアル転送手法において，ＤＴＯ＋，ＤＴＯ−は，ホスト側のトランスミッタ回路４４２がターゲット側のレシーバ回路４３２に出力する差動データ信号（ＯＵＴデータ）である。ＣＬＫ＋，ＣＬＫ−は，ホスト側のトランスミッタ回路４４４がターゲット側のレシーバ回路４３４に出力する差動クロック信号である。ホスト側はＣＬＫ＋／−のエッジに同期してＤＴＯ＋／−を出力する。従ってターゲット側は，ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１５では，ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ回路４４９はホスト側に設けられ，ターゲット側には設けられていない。
【０１３０】
　ＤＴＩ＋，ＤＴＩ−はターゲット側のトランスミッタ回路４３６がホスト側のレシーバ回路４４６に出力する差動データ信号（ＩＮデータ）である。ＳＴＢ＋，ＳＴＢ−は，ターゲット側のトランスミッタ回路４３８がホスト側のレシーバ回路４４８に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期してＤＴＩ＋／−を出力する。従ってホスト側は，ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。」
　(10) 「【０１３１】
　８．電子機器
　図１６（Ａ）（Ｂ）（Ｃ）に，本実施形態の半導体装置（集積回路装置）を含む電子機器の構成例を示す。
【０１３２】
　例えば図１６（Ａ）では，電子機器は，ＢＢＥ／ＡＰＰ（BaseBand Engine / Application Processor）６００と半導体装置６１０，６２０と表示パネル６３０を含む。そして半導体装置６１０は画像処理コントローラ６１２と高速シリアルＩ／Ｆ回路６１４を含む。ここで，画像処理コントローラ６１２は第１の半導体チップに含まれ，高速シリアルＩ／Ｆ回路６１４は，第１の半導体チップにスタック配置される第２の半導体チップに含まれる。また半導体装置６２０は高速シリアルＩ／Ｆ回路６２２と表示ドライバ６２４を含む。そして表示ドライバ６２４は第１の半導体チップに含まれ，高速シリアルＩ／Ｆ回路６２２は第２の半導体チップに含まれる。
【０１３３】
　画像処理コントローラ６１２は，画像処理用のグラフィックエンジンとして機能するものであり，画像（静止画，動画）の圧縮，伸長，サイジングなどの処理を行う。また表示ドライバ６２４は表示パネル６３０のデータ線や走査線を駆動する。表示パネル６３０は，半導体装置６１０，６２０によりシリアル転送されるデータに基づき表示動作を行う。なお表示パネル６３０としては，例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や薄膜ダイオード（Thin Film Diode：ＴＦＤ）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルを採用できる。或いは表示パネル６３０として，単純マトリクス方式のパネルを採用したり，液晶パネル以外のパネル（例えば有機ＥＬパネル）を採用してもよい。
【０１３４】
　ＢＢＥ／ＡＰＰ６００と半導体装置６１０は，電子機器（例えば携帯電話機）の第１の機器部分の第１の回路基板に実装され，半導体装置６２０と表示パネル６３０は電子機器の第２の機器部分の第２の回路基板に実装される。また第１，第２の機器部分の間ではシリアルバスを介した高速シリアル転送でデータが転送される。従って，第１，第２の機器部分の接続部分（ヒンジ等）を通る信号線の本数を減らすことができる。」
　
【図１６】（Ａ）
　
　(11) 「【０１３７】
　なお本実施形態の電子機器は携帯電話機には限定されず，デジタルカメラ，ＰＤＡ，電子手帳，電子辞書，プロジェクタ，リアプロジェクションテレビ，或いは携帯型情報端末などであってもよい。
【０１３８】
　なお，上記のように本実施形態について詳細に説明したが，本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って，このような変形例はすべて本発明の範囲に含まれるものとする。例えば，明細書又は図面において，少なくとも一度，より広義または同義な異なる用語（シリアルインターフェース回路，第１のロジック回路，第２のロジック回路，電極，電極領域，トランスミッタ回路ＴＸ０，ＴＸ１，ＴＸ２等）と共に記載された用語（高速シリアルＩ／Ｆ回路，高速ロジック回路，ロジック回路，パッド，パッド領域，第１〜第Ｎのトランスミッタ回路等）は，明細書又は図面のいかなる箇所においても，その異なる用語に置き換えることができる。
【０１３９】
　また第１，第２の半導体チップ，シリアルインターフェース回路の構成や配置も，本実施形態で説明した構成や配置に限定されない。例えば第２の半導体チップを，図１（Ｂ）とは異なる位置に配置したり，シリアルインターフェース回路の各回路や電極領域を，図４（Ｂ），図１１とは異なる位置に配置してもよい。またシリアルバスでのシリアル転送手法等も本実施形態で説明した手法に限定されず，例えばクロック転送用のトランスミッタ回路やレシーバ回路を設けない構成としたり，クロック転送用のトランスミッタ回路やレシーバ回路として差動信号を利用しないタイプの回路を用いてもよい。」
　
　２　引用発明
　引用例１において，以下(1)ないし(3)の態様を前提に，以下，検討する。
　(1) 電子機器の構成が，段落【０１３２】ないし【０１３４】及び【図１６】（Ａ）に記載のもの。
　(2) 段落【００６０】ないし【００６６】及び【図４】（Ａ）に記載の高速シリアルＩ／Ｆ回路の構成例において，高速シリアル転送の規格を，段落【０１２７】及び【０１２８】並びに【図１４】に記載のＭＤＤＩ規格に変形したもの。
　(3) 表示パネルが，段落【０１３３】記載の，薄膜トランジスタ（ＴＦＴ）のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルであるもの。
　
　引用例１には，次の発明が記載されている（以下，「引用発明」という。）。
「　薄膜トランジスタ（ＴＦＴ）のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルと，
　画像処理コントローラを含む第１の半導体チップと，
　高速シリアルＩ／Ｆ回路（ＴＸ）を含み，第１の半導体チップにスタック配置される第２の半導体チップと，
　高速シリアルＩ／Ｆ回路（ＲＸ）と表示ドライバを含む半導体装置とを備え，
　ここで，
　第１の半導体チップの画像処理コントローラは，画像処理用のグラフィックエンジンとして機能するものであり，画像（静止画，動画）の圧縮，伸長，サイジングなどの処理を行い，
　第２の半導体チップの高速シリアルＩ／Ｆ回路は，第１の半導体チップが含む内部回路との間でパラレルデータの転送（受信，送信）を行う内部Ｉ／Ｆ回路を含むロジック回路と，内部回路との間のパラレルバスを介してロジック回路が受信したパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含む高速ロジック回路と，外部デバイス（外部の半導体装置等）との間でシリアルバスを介してデータの送信を行うアナログ回路である物理層回路と，
　高速シリアル転送はＭＤＤＩ規格であって，すなわち，ホスト側のトランスミッタ回路は差動ストローブ信号を駆動し，クライアント側のレシーバ回路はストローブ信号を後段の回路に出力し，また，ホスト側のトランスミッタ回路はデータ信号を駆動し，クライアント側のレシーバ回路はデータ信号を後段の回路に出力し，送信（ホスト）側は，データ信号とクロック信号の排他的論理和をとることで，ストローブ信号を生成し，受信（クライアント）側は，受信したデータ信号とストローブ信号との排他的論理和をとることで，クロック信号を再生するものであり，
　表示ドライバは液晶パネルのデータ線や走査線を駆動し，
　小振幅のシリアル転送により，配線の本数を減らすことができると共に，ＥＭＩノイズの発生を低減できる，
　電子機器。」
　
第４　対比
　１　本願発明と引用発明を対比する。
　(1) 液晶表示パネル
　引用発明は，「薄膜トランジスタ（ＴＦＴ）のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルと，」及び「表示ドライバは液晶パネルのデータ線や走査線を駆動し，」の構成を具備するから，技術常識を考慮すると，引用発明の「液晶パネル」は，本願発明の「複数のデータラインと複数のゲートラインが交差する液晶表示パネル」に相当する。
　(2) システムボード
　引用発明において，「第１の半導体チップの画像処理コントローラは，画像処理用のグラフィックエンジンとして機能するものであり，画像（静止画，動画）の圧縮，伸長，サイジングなどの処理を行い，」の構成を具備するから，引用発明の「画像処理コントローラ」は，本願発明の「スケーラー」に相当する。また，引用発明において，「第２の半導体チップの高速シリアルＩ／Ｆ回路は，第１の半導体チップが含む内部回路との間でパラレルデータの転送（受信，送信）を行う内部Ｉ／Ｆ回路を含むロジック回路と，内部回路との間のパラレルバスを介してロジック回路が受信したパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含む高速ロジック回路と，」の構成を具備するから，引用発明の第１の半導体チップは，画像処理コントローラから出力されるデータをパラレル方式で第２の半導体チップに伝送するものである。そうしてみると，引用発明の「第１の半導体チップ」は，本願発明の「スケーラー（ｓｃａｌｅｒ）が実装され，前記スケーラーから出力されるデータを第１インターフェース方式で伝送するシステムボード」に相当する。
　(3) インターフェースボード
　引用発明において，「第２の半導体チップの高速シリアルＩ／Ｆ回路は，第１の半導体チップが含む内部回路との間でパラレルデータの転送（受信，送信）を行う内部Ｉ／Ｆ回路を含むロジック回路と，内部回路との間のパラレルバスを介してロジック回路が受信したパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路を含む高速ロジック回路と，外部デバイス（外部の半導体装置等）との間でシリアルバスを介してデータの送信を行うアナログ回路である物理層回路と，」の構成を具備するから，引用発明の「第２の半導体チップ」は，本願発明の「前記第１インターフェース方式で伝送されるデータを受信し，第２インターフェース方式で前記データを伝送するインターフェースボード」に相当する。
　(4) コントロールボード
　引用発明は，「高速シリアルＩ／Ｆ回路（ＲＸ）と表示ドライバを含む半導体装置とを備え，」の構成を具備するから，引用発明の「半導体装置」と本願発明の「コントロールボード」は，「前記第２インターフェース方式で伝送されるデータを受信」する「コントロールボード」の点で共通する。
　なお，前記(2)ないし(4)に関連し，仮に，本願発明の「ボード」は（複数の半導体素子を搭載した）回路基板であり半導体チップ（半導体集積回路基板）は含まないと限定解釈すると，「ボード」と「半導体チップ」が相違点となるが，複数の半導体素子を搭載した回路基板（ＭＣＭ等）をスタックすることが周知慣用されていることを考慮すると，単なる集積度の違いに過ぎない。
　(5) 伝送ラインの数
　引用発明は，「小振幅のシリアル転送により，配線の本数を減らすことができると共に，ＥＭＩノイズの発生を低減できる，」の構成を具備するから，引用発明におけるシリアル転送（第２インターフェース方式）とパラレル転送（第１インターフェース方式）は，本願発明の「前記第２インターフェース方式で必要なデータ伝送ラインの数は前記第１インターフェース方式で必要なデータ伝送ラインの数より小さく，」の条件を満たす。
　(6) 液晶表示装置
　引用発明の各構成及び上記(1)ないし(5)の対比結果を考慮すると，引用発明の「電子機器」は，本願発明の「液晶表示装置」に相当する。
　
　２　一致点及び相違点
　以上を総合すると，本願発明と引用発明の一致点及び（一応の）相違点は，以下のとおりである。
　
（一致点）
　複数のデータラインと複数のゲートラインが交差する液晶表示パネルと，
　スケーラー（ｓｃａｌｅｒ）が実装され，前記スケーラーから出力されるデータを第１インターフェース方式で伝送するシステムボードと，
　前記第１インターフェース方式で伝送されるデータを受信し，第２インターフェース方式で前記データを伝送するインターフェースボードと，
　前記第２インターフェース方式で伝送されるデータを受信するコントロールボードを備え，
　前記第２インターフェース方式で必要なデータ伝送ラインの数は前記第１インターフェース方式で必要なデータ伝送ラインの数より小さい，
　液晶表示装置。
　
（相違点１）
　本願発明は，「前記データラインにデータ電圧を供給するソースドライブＩＣ」及び「前記ゲートラインにゲートパルスを供給するゲートドライブＩＣ」の構成を具備するのに対し，引用発明は，これが明らかではない点。
　
（相違点２）
　本願発明のコントロールボードは，「前記データを前記ソースドライブＩＣに供給し，前記ソースドライブＩＣと前記ゲートドライブＩＣの動作タイミングを制御するタイミングコントローラが実装された」コントロールボードであるのに対し，引用発明は，これが明らかではない点。
　
（相違点３）
　クロックに関し，本願発明は，「前記第１及び第２インターフェース方式の中で前記第１インターフェース方式のみがクロック伝送ラインを含む」のに対し，引用発明は，これが明らかではない点。
　
　３　判断
　(1) 相違点１について
　引用発明の液晶パネルは，薄膜トランジスタ（ＴＦＴ）のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルであり，このような液晶パネルが，液晶パネルの周囲に「前記データラインにデータ電圧を供給するソースドライブＩＣ」及び「前記ゲートラインにゲートパルスを供給するゲートドライブＩＣ」の構成を伴うことは，技術常識である（必要ならば，特開２００１−７５４９２号公報（以下，「周知例１」という。）の段落【００３７】及び【００３８】，並びに，【図６】を参照。）。
　相違点１に係る構成は，当業者が，引用例１に記載されている事項から本願出願時における技術常識を参酌することにより導き出せる事項であり，引用例１に記載されているに等しい事項といえるから，相違点１は，相違点ではない。
　
　(2) 相違点２について
　引用発明の液晶パネルは，薄膜トランジスタ（ＴＦＴ）のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルであり，このような液晶パネルが，「データを前記ソースドライブＩＣに供給し，前記ソースドライブＩＣと前記ゲートドライブＩＣの動作タイミングを制御するタイミングコントローラが実装されたコントロールボードを備え」ることは，技術常識である（必要ならば，周知例１の段落【００３６】及び【図６】を参照。）。
　相違点２に係る構成は，当業者が，引用例１に記載されている事項から本願出願時における技術常識を参酌することにより導き出せる事項であり，引用例１に記載されているに等しい事項といえるから，相違点２は，相違点ではない。
　
　(3) 相違点３について
　引用発明の第１インターフェース方式は，パラレルデータの転送を行うものであるから，クロック伝送ラインを含むことは技術常識である（例えば，引用例１の図１１からは，「ＰＣＬＫ」の記号が付されたパッドが見て取れる。）。
　また，引用発明は，第２インターフェース方式に関して，「高速シリアル転送はＭＤＤＩ規格であって，すなわち，ホスト側のトランスミッタ回路は差動ストローブ信号を駆動し，クライアント側のレシーバ回路はストローブ信号を後段の回路に出力し，また，ホスト側のトランスミッタ回路はデータ信号を駆動し，クライアント側のレシーバ回路はデータ信号を後段の回路に出力し，送信（ホスト）側は，データ信号とクロック信号の排他的論理和をとることで，ストローブ信号を生成し，受信（クライアント）側は，受信したデータ信号とストローブ信号との排他的論理和をとることで，クロック信号を再生するものであり，」の構成を具備するから，第２インターフェース方式の伝送ラインには，ストローブ信号伝送ライン及びデータ信号伝送ラインが含まれるとしても，クロック信号伝送ラインは含まれない。
　そうしてみると，相違点３も，相違点ではない。
　
（審判請求人の主張について）
　審判請求人は，引用発明の第２インターフェース方式にストローブ信号伝送ラインが含まれることを根拠に，引用発明は，「前記第１及び第２インターフェース方式の中で前記第１インターフェース方式のみがクロック伝送ラインを含む」の要件を満たさないと主張する。しかしながら，「ストローブ信号の伝送ライン」と「クロック信号の伝送ライン」は相違する。
　すなわち，ストローブ信号は，データ信号とクロック信号の排他的論理和を取った信号であるから，ストローブ信号とクロック信号は論理的に相違する信号である。審判請求人は，ストローブ信号とデータ信号の排他的論理和を取るとクロック信号を再生できることを根拠に，クロック信号とストローブ信号を同一視しているようであるが，そのような理解によると，データ信号すらもクロック信号と同一視できることとなる。
　引用例１の【図１４】（Ｂ）から理解できるとおり，クロック信号は，周期的にＨとＬが繰り返される（回路を同期させて動作させる）信号であるのに対し，引用例１の段落【０１３０】及び【図１５】からも理解できるとおり，ストローブ信号は，データ信号をサンプリングして取り込むタイミングを伝える信号であるから，両者は，論理的に相違するのみならず，技術的意義においても相違する信号である。
　また，引用発明のストローブ信号は，データ信号とクロック信号の排他的論理和を取った信号であるから，クロック信号に比べてデータの遷移回数は少なくなるため，ＥＭＩを減らすことができ（必要ならば，特開２００７−１８３６６８号公報の段落【０１１１】を参照。），効果の点においても，ストローブ信号の伝送ラインとクロック信号の伝送ラインは相違する。
　
　ところで，クロック信号は，回路を同期させて動作させるための信号であるから，当然，データ信号のサンプリングのタイミングを伝えることができる。すなわち，クロック信号はストローブ信号を兼ねることができ，この点において，クロック信号とストローブ信号を同一視することができる。例えば，引用例１の【００６１】においても，物理層回路４０（データの送信及び受信の少なくとも一方を行うアナログ回路）の説明において，「クロック（ストローブ）」との記載が存在する。
　そこで，さらにすすんで，データ信号のサンプリングのタイミングを伝えるという共通性を根拠に，仮に，クロック信号＝ストローブ信号であるとしても，判断に誤りがないことを，以下，確認する。
　引用例１の【００６１】には，物理層のトランスミッタ回路及びレシーバ回路に関して，(a)データ転送用のトランスミッタ回路やレシーバ回路を設けてもよい，(b)データ転送用及びクロック（ストローブ）転送用のトランスミッタ回路やレシーバ回路を設けてもよい，との２つの選択肢が示されている。ここで，前者の選択肢は，クロック（ストローブ）転送用のトランスミッタ回路やレシーバ回路を設けない構成，すなわち，クロック伝送ラインを含まない構成と理解できる。
　同様に，引用例１の段落【０１３９】においても，クロック転送用のトランスミッタ回路やレシーバ回路を設けない構成，すなわち，クロック伝送ラインを含まない構成が開示されている。
　そして，引用発明のＭＤＤＩ規格は，「本実施形態の高速シリアル転送手法は，本実施形態で説明した手法に限定されず，」（段落【０１２６】）の書き出しとともに例示されたものであるから，引用発明のＭＤＤＩ規格は，「高速シリアル転送手法」の一例に過ぎない。
　したがって，引用例１に接した当業者ならば，引用例１には，高速シリアル転送手法として，クロック伝送ラインを含むもののみならずクロック伝送ラインを含まないものも記載されていると理解することは，引用例１の記載から明らかである。
　そもそも，技術常識に従うならば，シリアル転送手法は，転送速度と引き換えにして伝送ラインの本数を減らす転送手法であるから，適宜のクロック復元可能な符号化手法によりデータを変換し，クロック伝送ラインを省略することが，ごく普通に行われている。
　例えば，証拠を示すまでもなく周知のシリアル通信規格である「ＵＳＢ」には，クロック伝送ラインが存在しない（ストローブ伝送ラインも存在しない。）。
　同様に，「ＧＶＩＦ」（必要ならば，周知例１の段落【００３１】，特開２００５−１４２８７２号公報の段落【０００７】，特開平９−１６８１４７号公報の全文及び全図を参照。）も，クロック伝送ラインが存在しない（ストローブ伝送ラインも存在しない。）。
　以上のとおり，相違点３に係る構成は，当業者が，引用例１に記載されている事項から本願出願時における技術常識を参酌することにより導き出せる事項であり，引用例１に記載されているに等しい事項といえるから，相違点３は，相違点ではない。
　
　さらに，念のために，相違点３を相違点として残すとしても，引用例１の段落【００６６】には，(a)高速シリアル転送には様々な規格があり，このような様々な規格の高速シリアル転送にも容易に対応できることが望まれること，(b)引用発明の構成によれば，第１の半導体チップとのインターフェースについては，汎用のパラレルＩ／Ｆを採用できるから，高速シリアルＩ／Ｆ回路の物理層回路などを変更するだけで，様々な規格の高速シリアル転送に容易に対応できるという利点があること，(c)第１の半導体チップとのインターフェースを汎用のパラレルＩ／Ｆにすれば，第１の半導体チップの内部回路の構成を変更しなくても，異なる規格の高速シリアル転送に対応でき，様々な規格の高速シリアルＩ／Ｆ回路を容易に組み込むことができる半導体装置を提供できることが記載されている。
　そして，高速シリアル転送規格として，少なくとも，前記ＧＶＩＦは周知であったし，また，審判請求人が自白するｖ−ｂｙ−ｏｎｅも公知だったから，引用発明における高速シリアル転送規格として，これらのものを採用し，相違点３に係る構成を克服することは，引用例１の記載の延長線上における通常の創意工夫でしかなく，当業者が容易になしうる事項である。
　同様に，相違点１など，他の相違点を相違点として残すとしても，引用発明において技術常識を採用することにより，相違点に係る構成を克服することは，当業者が容易になしうる事項である。
　
第５　むすび
　以上のとおりであるから，本願発明は，その優先日前に日本国内において頒布された引用例１に記載された発明であるから，特許法２９条１項３号に該当し，特許を受けることができず，また，本願発明は，その優先日前に日本国内において頒布された引用例１に記載された発明に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　
　したがって，他の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。