(57)【要約】【課題】安定した電気特性を有するトランジスタを有する半導体装置を提供する。【解決手段】第１の絶縁膜と、第１の絶縁膜中に設けられ、上面が露出した第１の電極と、第１の電極上および第１の絶縁膜上の第２の電極と、第２の電極上の第２の絶縁膜と、第２の絶縁膜上の金属酸化膜と、金属酸化膜と電気的に接続するソース電極およびドレイン電極と、金属酸化膜上、ソース電極上、およびドレイン電極上の第３の絶縁膜と、第３の絶縁膜上の第３の電極と、を有し、第２の電極の表面の平均粗さは、第１の電極の表面の平均粗さより小さく、第２の電極の表面の平均粗さは、０．６９ｎｍ未満である。【選択図】図１
2018160643.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜と、
前記第１の絶縁膜中に設けられた第１の電極と、
前記第１の電極上および前記第１の絶縁膜上の第２の電極と、
前記第２の電極上の第２の絶縁膜と、
前記第２の絶縁膜上の金属酸化膜と、
前記金属酸化膜と電気的に接続するソース電極およびドレイン電極と、
前記金属酸化膜上、前記ソース電極上、および前記ドレイン電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の電極と、を有し、
前記第２の電極の表面の平均粗さは、前記第１の電極の表面の平均粗さより小さく、
前記第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置。
【請求項２】
第１の絶縁膜と、
前記第１の絶縁膜中に設けられた第１の電極と、
前記第１の電極上および前記第１の絶縁膜上の第２の電極と、
前記第２の電極上の第２の絶縁膜と、
前記第２の電極の側面と接し、前記第１の絶縁膜および前記第２の絶縁膜の間にある第３の絶縁膜と、
前記第２の絶縁膜上の金属酸化膜と、
前記金属酸化膜と電気的に接続するソース電極およびドレイン電極と、
前記金属酸化膜上、前記ソース電極上、および前記ドレイン電極上の第４の絶縁膜と、
前記第４の絶縁膜上の第３の電極と、を有し、
前記第２の電極の表面の平均粗さは、前記第１の電極の表面の平均粗さより小さく、
前記第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置。
【請求項３】
第１の絶縁膜と、
前記第１の絶縁膜中に設けられた第１の電極と、
前記第１の電極上および前記第１の絶縁膜上の第２の電極と、
前記第２の電極上の第２の絶縁膜と、
前記第２の絶縁膜上の金属酸化膜と、
前記金属酸化膜と電気的に接続するソース電極およびドレイン電極と、
前記金属酸化膜上、前記ソース電極上、および前記ドレイン電極上の第３の絶縁膜と、
前記第３の絶縁膜上の第３の電極と、を有し、
前記第２の電極の表面の平均粗さは、前記第１の電極の表面の平均粗さより小さく、
前記第２の電極の表面の平均粗さは、０．６９ｎｍ未満であり、
前記第２の電極は前記第１の電極と前記第１の絶縁膜との間の空隙部を塞ぐように設けられていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第２の電極の表面の平均粗さは０．３５ｎｍ以上０．６ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第２の電極の表面の凹凸の高低差は９．４ｎｍ未満であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２の電極の表面の凹凸の高低差は３．４ｎｍ以上９．４ｎｍ未満であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記金属酸化膜は酸化物半導体膜であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記第１の電極は、開口部を有する第４の電極および前記開口部に設けられた第５の電極を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記第２の電極は、第１の膜厚を有する第１の領域と前記第１の膜厚より大きい第２の膜厚を有する第２の領域を有することを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、
前記第２の電極は、窒化タンタルを有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一に記載の半導体装置と、
スピーカーまたは操作キーを有することを特徴とする電子機器。
【請求項１２】
第１の絶縁膜を形成し、
前記第１の絶縁膜中に開口部を形成し、
前記開口部を埋めるように前記第１の絶縁膜上に導電膜を形成し、
前記第１の絶縁膜の上面を露出させるように前記導電膜の一部を除去して第１の電極を形成し、
前記第１の電極上および前記第１の絶縁膜上に第２の電極を形成し、
前記第２の電極上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に金属酸化膜を形成し、
前記金属酸化膜と電気的に接続するソース電極およびドレイン電極を形成し、
前記金属酸化膜上、前記ソース電極上、および前記ドレイン電極上に第３の絶縁膜を形成し、
前記第３の絶縁膜上に第３の電極を形成し、
前記第２の電極の表面の平均粗さは、前記第１の電極の表面の平均粗さより小さく、
前記第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１２において、前記第２の電極を形成した後かつ前記第２の絶縁膜の形成前に、
前記第１の絶縁膜上よび前記第２の電極上に第４の絶縁膜を形成し、
前記第２の電極の上面を露出させるように前記第４の絶縁膜の一部を除去して第５の絶縁膜を形成し、
前記第５の絶縁膜は、前記第２の電極の側面と接し、前記第１の絶縁膜および前記第２の絶縁膜の間にあることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１２または１３において、
前記第１の電極は空隙部を有し、
前記第２の電極は前記第１の電極の空隙部を塞ぐように設けられていることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１２乃至１４のいずれか一において、
前記第２の電極の表面の平均粗さは０．３５ｎｍ以上０．６ｎｍ以下であることを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１２乃至１５のいずれか一において、
前記第２の電極の表面の凹凸の高低差は９．４ｎｍ未満であることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１６において、
前記第２の電極の表面の凹凸の高低差は３．４ｎｍ以上９．４ｎｍ未満であることを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１２乃至１７のいずれか一において、
前記金属酸化膜は酸化物半導体膜であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
近年、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化しており、集積回路などにも用いられている。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
【０００５】
さらに、シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体を半導体層に用いたトランジスタと、を組み合わせた半導体装置が注目されている（特許文献３参照）。
【０００６】
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。集積回路を構成する素子や配線の微細化のためにダマシン法と呼ばれる配線形成技術が検討されている（特許文献４参照）。
【０００７】
ダマシン法とは、開口が設けられた絶縁膜上に導電膜を形成し、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））法によって絶縁膜上にある導電膜を除去することによって絶縁膜に導電膜が埋め込まれた状態になって配線が形成される方法である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６３−２３９１１７
【特許文献２】特表平１１−５０５３７７
【特許文献３】特開２０１１−１１９６７４
【特許文献４】特開２００７−３１１３８３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、ダマシン法によって形成された配線はＣＭＰ法による研磨時の加工条件等により表面のラフネス（凹凸ともいう）が大きくなってしまうことがある。このため、配線上にトランジスタを形成した際に配線の表面のラフネスによってトランジスタの形状が歪み、トランジスタ特性に影響を及ぼす恐れがある。
【００１０】
したがって、本発明の一態様は、安定した電気特性を有するトランジスタを有する半導体装置を提供することを課題の一とする。または、信頼性の高いトランジスタを有する半導体装置を提供することを課題の一とする。
【００１１】
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
【００１２】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の絶縁膜と、第１の絶縁膜中に設けられた第１の電極と、第１の電極上および第１の絶縁膜上の第２の電極と、第２の電極上の第２の絶縁膜と、第２の絶縁膜上の金属酸化膜と、金属酸化膜と電気的に接続するソース電極およびドレイン電極と、金属酸化膜上、ソース電極上、およびドレイン電極上の第３の絶縁膜と、第３の絶縁膜上の第３の電極と、を有し、第２の電極の表面の平均粗さは、第１の電極の表面の平均粗さより小さく、第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置である。なお、第２の電極は第１の電極に対するキャップ層としての機能を有する。
【００１４】
また、本発明の他の一態様は、第１の絶縁膜と、第１の絶縁膜中に設けられた第１の電極と、第１の電極上および第１の絶縁膜上の第２の電極と、第２の電極上の第２の絶縁膜と、第２の電極の側面と接し、第１の絶縁膜および第２の絶縁膜の間にある第３の絶縁膜と、第２の絶縁膜上の金属酸化膜と、金属酸化膜と電気的に接続するソース電極およびドレイン電極と、金属酸化膜上、ソース電極上、およびドレイン電極上の第４の絶縁膜と、第４の絶縁膜上の第３の電極と、を有し、第２の電極の表面の平均粗さは、第１の電極の表面の平均粗さより小さく、第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置である。
【００１５】
また、本発明の他の一態様は、第１の絶縁膜と、第１の絶縁膜中に設けられた第１の電極と、第１の電極上および第１の絶縁膜上の第２の電極と、第２の電極上の第２の絶縁膜と、第２の絶縁膜上の金属酸化膜と、金属酸化膜と電気的に接続するソース電極およびドレイン電極と、金属酸化膜上、ソース電極上、およびドレイン電極上の第３の絶縁膜と、第３の絶縁膜上の第３の電極と、を有し、第２の電極の表面の平均粗さは、第１の電極の表面の平均粗さより小さく、第２の電極の表面の平均粗さは、０．６９ｎｍ未満であり、第２の電極は第１の電極と第１の絶縁膜との間の空隙部を塞ぐように設けられていることを特徴とする半導体装置である。
【００１６】
また、上記構成において、第２の電極の表面の平均粗さは０．３５ｎｍ以上０．６ｎｍ以下であると好ましい。
【００１７】
また、上記構成において、第２の電極の表面の凹凸の高低差は９．４ｎｍ未満であると好ましい。
【００１８】
また、上記構成において、第２の電極の表面の凹凸の高低差は３．４ｎｍ以上９．４ｎｍ未満であると好ましい。
【００１９】
また、上記構成において、金属酸化膜は酸化物半導体膜であると好ましい。
【００２０】
また、上記構成において、第１の電極は、開口部を有する第４の電極および開口部に設けられた第５の電極を有してもよい。
【００２１】
また、上記構成において、第２の電極は、第１の膜厚を有する第１の領域と第１の膜厚より大きい第２の膜厚を有する第２の領域を有してもよい。
【００２２】
また、上記構成において、第２の電極は、窒化タンタルを有すると好ましい。
【００２３】
また、本発明の他の一態様は、上記構成のいずれか一に記載の半導体装置と、スピーカーまたは操作キーを有することを特徴とする電子機器である。
【００２４】
また、本発明の他の一態様は、第１の絶縁膜を形成し、第１の絶縁膜中に開口部を形成し、開口部を埋めるように第１の絶縁膜上に導電膜を形成し、第１の絶縁膜の上面を露出させるように導電膜の一部を除去して第１の電極を形成し、第１の電極上および第１の絶縁膜上に第２の電極を形成し、第２の電極上に第２の絶縁膜を形成し、第２の絶縁膜上に金属酸化膜を形成し、金属酸化膜と電気的に接続するソース電極およびドレイン電極を形成し、金属酸化膜上、ソース電極上、およびドレイン電極上に第３の絶縁膜を形成し、第３の絶縁膜上に第３の電極を形成し、第２の電極の表面の平均粗さは、第１の電極の表面の平均粗さより小さく、第２の電極の表面の平均粗さは、０．６９ｎｍ未満であることを特徴とする半導体装置の作製方法である。
【００２５】
また、上記作製方法において、第２の電極を形成した後かつ第２の絶縁膜の形成前に、第１の絶縁膜上よび第２の電極上に第４の絶縁膜を形成し、第２の電極の上面を露出させるように第４の絶縁膜の一部を除去して第５の絶縁膜を形成し、第５の絶縁膜は、第２の電極の側面と接し、第１の絶縁膜および第２の絶縁膜の間にあってもよい。
【００２６】
また、上記作製方法において、第１の電極と第１の絶縁膜との間に空隙部を有し、第２の電極は第１の電極の空隙部を塞ぐように設けられていると好ましい。
【００２７】
また、上記作製方法において、第２の電極の表面の平均粗さは０．３５ｎｍ以上０．６ｎｍ以下であると好ましい。
【００２８】
また、上記作製方法において、第２の電極の表面の凹凸の高低差は９．４ｎｍ未満であると好ましい。
【００２９】
また、上記作製方法において、第２の電極の表面の凹凸の高低差は３．４ｎｍ以上９．４ｎｍ未満であると好ましい。
【００３０】
また、上記作製方法において、金属酸化膜は酸化物半導体膜であると好ましい。
【００３１】
なお、「平均粗さ（Ｒａ）」は、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式２にて定義される。
【００３２】
【数１】
2018160643.tif 000003
【００３３】
なお、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【発明の効果】
【００３４】
本発明の一態様を用いることで安定した電気特性を有するトランジスタを提供することができる。または、信頼性の高いトランジスタを有する半導体装置を提供することができる。
【００３５】
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
【００３６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３７】
【図１】半導体装置の構成を説明する上面図および断面図。
【図２】半導体装置の構成を説明する拡大断面図。
【図３】半導体装置の構成を説明する拡大断面図。
【図４】半導体装置の構成を説明する上面図および断面図。
【図５】半導体装置の構成を説明する断面図。
【図６】半導体装置の構成の作製方法を説明する断面図。
【図７】半導体装置の構成の作製方法を説明する断面図。
【図８】半導体装置の構成を説明する上面図および断面図。
【図９】本発明の一態様に係る半導体装置を示す回路図。
【図１０】本発明の一態様に係る記憶装置を示す回路図。
【図１１】本発明の一態様に係る記憶装置を示す回路図。
【図１２】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１３】本発明の一態様を説明するためのグラフおよび回路図。
【図１４】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１５】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１６】本発明の一態様を説明するためのブロック図、回路図および波形図。
【図１７】本発明の一態様を説明するための回路図およびタイミングチャート。
【図１８】本発明の一態様を説明するための回路図。
【図１９】本発明の一態様を説明するための回路図。
【図２０】本発明の一態様を説明するための回路図。
【図２１】本発明の一態様を説明するための回路図。
【図２２】本発明の一態様を説明するための回路図。
【図２３】本発明の一態様に係る半導体装置を示すブロック図。
【図２４】本発明の一態様に係る半導体装置を示す回路図。
【図２５】本発明の一態様に係る電子機器を示す斜視図。
【図２６】実施例で示したトＡＦＭ測定結果を説明する図。
【図２７】実施例で示したトランジスタの断面ＳＴＥＭ写真。
【発明を実施するための形態】
【００３８】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３９】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００４０】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００４１】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００４２】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
【００４３】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００４４】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４５】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４６】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００４７】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００４８】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００４９】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００５０】
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００５１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００５２】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００５３】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置が有するトランジスタの一例について説明する。
【００５４】
＜半導体装置の構成例１＞
図１（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置が有するトランジスタの上面図および断面図である。図１（Ａ）は上面図である。図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００５５】
図１（Ｂ）および（Ｃ）において、トランジスタ４５０は、基板４００上の絶縁膜４０１と、絶縁膜４０１上の絶縁膜３０１と、絶縁膜３０１は開口を有しており、開口内に導電膜３０７、導電膜３０８、および導電膜３０９の積層膜である導電層３１０が配置され、絶縁膜３０１上および導電層３１０上の導電膜３１１と、絶縁膜３０１上の絶縁膜３０２と、絶縁膜３０２上、導電層３１０上および導電膜３１１上の絶縁膜３０３と、絶縁膜３０３上の絶縁膜４０２と、絶縁膜４０２上の金属酸化膜４０６ａと、金属酸化膜４０６ａ上の金属酸化膜４０６ｂと、金属酸化膜４０６ｂの上面と接する領域を有する導電膜４１６ａおよび導電膜４１６ｂと、絶縁膜４０２上、金属酸化膜４０６ａの側面、金属酸化膜４０６ｂの側面および上面、導電膜４１６ａの側面および上面、および導電膜４１６ｂの側面および上面と接する領域を有する金属酸化膜４０６ｃと、金属酸化膜４０６ｃ上の絶縁膜４１２と、金属酸化膜４０６ｂと絶縁膜４１２を介して互いに重なる領域を有する導電膜４０４と、絶縁膜４１２上および導電膜４０４上の絶縁膜４０８および絶縁膜４１０と、を有する。なお、金属酸化膜４０６ａ、金属酸化膜４０６ｂ、および金属酸化膜４０６ｃの積層を酸化物層４０６ともいう。また、導電膜３１１は導電層３１０に対するキャップ層としての機能を有する。
【００５６】
なお、トランジスタ４５０では、金属酸化膜４０６ａ、金属酸化膜４０６ｂ、および金属酸化膜４０６ｃを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化膜４０６ｂのみの単層、または金属酸化膜４０６ｂと金属酸化膜４０６ｃのみを設ける構成にしてもよい。また、金属酸化膜が４層以上の積層構造としてもよい。
【００５７】
以下では、本発明の一態様に係るトランジスタ４５０を有する半導体装置の詳細な構成について説明する。
【００５８】
導電層３１０および導電膜３１１は、酸化物層４０６および導電膜４０４と重なるように配置する。
【００５９】
ここで、導電膜４０４は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電層３１０および導電膜３１１は、第２のゲート（バックゲートともいう）電極として機能する場合がある。その場合、導電層３１０および導電膜３１１に印加する電位を、導電膜４０４に印加する電位と、連動させず、独立して変化させることで、トランジスタ４５０のしきい値電圧を制御することができる。特に、導電層３１０および導電膜３１１に負の電位を印加することにより、トランジスタ４５０のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。従って、導電膜４０４に印加する電圧が０Ｖのときのドレイン電流（Ｉｃｕｔ）を小さくすることができる。なお、本明細書等で、Ｉｃｕｔとは、トランジスタ４５０のスイッチング動作を制御するゲート電極の電圧が０Ｖのときのドレイン電流のことを指す。
【００６０】
なお、酸化物層４０６のチャネル幅方向における側面において、導電層３１０および導電膜３１１と、導電膜４０４とは、絶縁膜を介して重畳していることが好ましい。つまり、酸化物層４０６の側面の外側において、導電層３１０および導電膜３１１と、導電膜４０４とは、絶縁膜を介して重畳していることが好ましい。
【００６１】
上記構成を有することで、導電膜４０４、導電層３１０および導電膜３１１に電位を印加した場合、導電膜４０４から生じる電界と、導電層３１０および導電膜３１１から生じる電界と、がつながることで、閉回路を形成し、酸化物層４０６に形成されるチャネル形成領域を覆うことができる。
【００６２】
つまり、第１のゲート電極としての機能を有する導電膜４０４の電界と、第２のゲート電極としての機能を有する導電層３１０および導電膜３１１の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【００６３】
また、導電膜４０４と導電層３１０および導電膜３１１との間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電膜４０４と導電層３１０および導電膜３１１との間の絶縁耐圧を高めることで、トランジスタ４５０の信頼性を向上させることができる。よって、絶縁膜３０３および絶縁膜４０２の膜厚を大きくすることが好ましい。
【００６４】
ここで、導電層３１０近傍の領域の拡大図を図２に示す。図２に示すように導電層３１０の表面は粗い凹凸（表面のラフネスが大きいともいう）があることが分かる。導電層３１０の表面のラフネスが大きくなる原因としては、導電層３１０を形成する際の化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による。例えば、絶縁膜３０１に設けられた開口部の埋め込み性の高い材料（例えば、タングステンなど）を用いた膜は、膜自体が硬く、研磨時に用いるスラリーと膜の相性に左右され、研磨時に表面を平坦にすることが難しい場合がある。また、導電層に低抵抗材料を用いた第１の膜と絶縁膜３０１に設けられた開口部の側面との密着性が強い材料を用いた第２の膜の積層膜を用いた場合、第１の膜と第２の膜との密着性が弱く、研磨時のスラリーが第１の膜と第２膜の間に侵食し、第２の膜がエッチングされてしまい、侵食した部分１０に空洞が生じる場合がある。
【００６５】
導電層３１０の表面のラフネスが大きいと、導電層３１０上にトランジスタを形成した際に導電層３１０の表面のラフネスによってトランジスタの形状が歪み、トランジスタ特性に影響を及ぼす恐れがある。トランジスタの形状の歪みを抑制するため、表面のラフネスの平均粗さが大きい導電層３１０上に該導電層３１０よりも表面のラフネスの平均粗さが小さい導電膜３１１を設けることで導電膜３１１より上側に形成されるトランジスタの各構成の形状の歪みを抑制することができる。また、エッチングにより生じた空洞は埋め込み性の高い材料を用いた膜によって埋め込まれるため、導電膜３１１より上側に形成されるトランジスタの各構成の形状の歪みを抑制することができる。つまり、トランジスタの形状の歪みを抑制することができ、良好なトランジスタ特性を得ることができる。
【００６６】
なお、導電膜３１１の表面のラフネスの平均粗さを小さくするためには、導電膜３１１の材料と研磨条件を調整する必要がある。例えば、導電膜３１１に導電層３１０より膜質が軟らかい窒化タンタルを用いることで導電膜３１１の表面のラフネスの平均粗さを小さくすることができる。
【００６７】
なお、エッチングにより空洞が生じた場合、当該空洞は完全に埋め込まれなくてもよい。図３のように空洞１１を導電膜３１１で覆う構成としてもよい。
【００６８】
導電膜３１１の表面のラフネスの平均粗さは、０．６９ｎｍ未満であると好ましく、例えば、０．３５ｎｍ以上０．６ｎｍ以下であると好ましい。また、導電膜３１１の表面の凹凸の高低差は９．４ｎｍ未満であることが好ましく、例えば、３．４ｎｍ以上９．４ｎｍ未満であると好ましい。
【００６９】
また、本実施の形態の一態様のおける導電層３１０は、導電膜３０７、導電膜３０８、および導電膜３０９の積層膜からなる。
【００７０】
導電膜３０７は、基板側からトランジスタに拡散する水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散をブロックするバリア膜としての機能を有する（上記不純物が透過しにくい）ことが好ましい。また、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【００７１】
導電膜３０７が酸素の拡散を抑制する機能を持つことにより、導電膜３０８や導電膜３０９が酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることが好ましい。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。従って、導電膜３０７としては、上記導電性材料を単層または積層とすればよい。
【００７２】
導電膜３０９は、埋め込み性が高い材料を用いることが好ましく、かつ低抵抗材料であるとより好ましい。上記のような材料を用いることで信号の遅延などを抑制することができる。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電膜３０９を単層で図示したが、積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【００７３】
特に、導電膜３０９に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、金属酸化膜４０６ｂに拡散することで、トランジスタ４５０の特性を低下させる場合がある。そこで、絶縁膜３０３には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
【００７４】
なお、導電膜３０７と導電膜３０９との密着性が弱い場合、導電膜３０９の端部においてピーリングの発生する恐れがある。このため、導電膜３０７と導電膜３０９との間に導電膜３０７および導電膜３０９と密着性が強い導電膜３０８を設けると好ましい。上記のような構成にすることで導電膜３０９のピーリングの発生が抑制することができる。導電膜３０８は、例えば、窒化チタンなどを用いることが好ましい。
【００７５】
また、導電膜３１１を導電膜３０７と同様にバリア膜として機能する膜とし、導電膜３０７と導電膜３１１とで導電膜３０９を包み込むことで絶縁膜３０１や絶縁膜４０１から拡散する水素や水などの不純物をより効果的にブロックし、不純物が導電層３１０を通じてより上層に侵入することを防ぐことができる。
【００７６】
また、不純物である水素（水素原子、水素分子、水分子などを含む）を導電層３１０より上層に侵入させないために水素を吸蔵または吸着しやすい特性を有する導電膜を導電膜３１１に用いてもよいし、導電膜３１１と当該特性を有する導電膜とが積層された導電層を用いてもよい。なお、積層された導電層を用いる場合、導電膜の表面のラフネスの平均粗さが大きい膜の上に導電膜の表面のラフネスの平均粗さが小さい膜を形成すると不純物が導電層３１０を通じてより上層に侵入することを防ぐことができ、かつ積層された導電層より上側に形成されるトランジスタの各構成の形状の歪みを抑制することができるため、トランジスタの形状の歪みを抑制することができ、良好なトランジスタ特性を得ることができる。
【００７７】
水素を吸蔵または吸着しやすい特性を有する導電膜は、例えば、チタン、白金、バナジウム、ジルコニウム、ハフニウム、パラジウム、マグネシウム、ニオブ、希土類の金属などが挙げられる。希土類の金属として、ミッシュメタル（Ｍｍ）と呼ばれる、セリウム（４０〜５０％）、ランタン（２０〜４０％）の他、プラセオジム、ネオジム、イットリウムなどの希土類の金属を含む合金を用いることもできる。当該導電膜は上記金属のうち、いずれか一つまたは複数を含む混合物、金属化合物または合金であっても良い。
【００７８】
上記合金には、水素吸蔵合金と呼ばれる合金も含まれる。水素吸蔵合金として、例えば、ＡＢ５型合金、ＡＢ２型（ラーベス相）合金、Ａ２Ｂ型合金などが挙げられる。ＡＢ５型合金は、Ａサイトに希土類の金属、ニオブ、ジルコニウムのいずれか一つまたは複数、Ｂサイトにニッケル、コバルト、アルミニウム、スズなど触媒効果を持つ遷移元素のいずれか一つまたは複数を含む。希土類の金属として、ミッシュメタルを用いることもできる。ＡＢ５型合金として、例えばＬａＮｉ５などが挙げられる。ＡＢ２型（ラーベス相）合金は、Ａサイトにチタン、ジルコニウム、ハフニウムのいずれか一つまたは複数、Ｂサイトにマンガン、ニッケル、クロム、バナジウムなどのいずれか一つまたは複数の遷移金属を含み、例えばＴｉ−Ｍｎ系、Ｔｉ−Ｃｒ系、Ｚｒ−Ｍｎ系、Ｔｉ−Ｖ−Ｍｎ系などがある。ＡＢ２型合金として、例えばＴｉＣｒ２、ＴｉＭｎ２などがある。Ａ２Ｂ型合金は、Ａサイトにマグネシウム、チタンのいずれか一つまたは複数、Ｂサイトにニッケル、銅のいずれか一つまたは複数などを含む。Ａ２Ｂ型合金として、例えばＭｇ２Ｎｉ、Ｍｇ２Ｃｕ、Ｔｉ２Ｎｉなどがある。なお、これら水素吸蔵合金は、ＡサイトまたはＢサイトの元素の少なくとも一部を他の元素で置換することができ、実際の組成が必ずしも型通りであるとは限らない。また、水素吸蔵合金として、上述した型の合金の他にも、Ｔｉ−Ｆｅ系合金、Ｖ系合金、Ｐｄ系合金、Ｃａ系合金、ＢＣＣ型合金などを、水素を吸蔵または吸着しやすい特性を有する上記合金として用いることができる。
【００７９】
絶縁膜３０３および絶縁膜４０１は、水または水素などの不純物が、基板側からトランジスタに混入するのを防ぐバリア絶縁膜として機能することが好ましい。従って、絶縁膜３０３および絶縁膜４０１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
【００８０】
例えば、絶縁膜４０１はとして酸化アルミニウムなどを用い、絶縁膜３０３として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁膜３０３および絶縁膜４０１よりトランジスタ側に拡散するのを抑制することができる。または、絶縁膜４０２などに含まれる酸素が、絶縁膜３０３および絶縁膜４０１より基板側に、拡散するのを抑制することができる。
【００８１】
また、層間膜として機能する絶縁膜３０１および絶縁膜４１０は、絶縁膜４０１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【００８２】
例えば、絶縁膜３０１および絶縁膜４１０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【００８３】
絶縁膜４０２は、ゲート絶縁体としての機能を有する。
【００８４】
ここで、酸化物層４０６と接する絶縁膜４０２は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁膜４０２には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁膜を酸化物層４０６に接して設けることにより、酸化物層４０６中の酸素欠損を低減し、信頼性を向上させることができる。
【００８５】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【００８６】
また、絶縁膜４０２が、過剰酸素領域を有する場合、絶縁膜３０３は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【００８７】
絶縁膜３０３が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は、絶縁膜３０３側へ拡散することなく、効率よく酸化物層４０６へ供給することができる。また、導電層３１０および導電膜３１１が、絶縁膜４０２が有する過剰酸素領域の酸素と反応することを抑制することができる。
【００８８】
絶縁膜３０３は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。特に、酸化アルミニウム、および酸化ハフニウム、などの、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。このような材料を用いて形成した場合、酸化物層４０６からの酸素の放出や、トランジスタ４５０の周辺部からの水素等の不純物の混入を防ぐ層として機能する。
【００８９】
または、絶縁膜３０３に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【００９０】
酸化物層４０６の側面と、酸化物層４０６の上面との間に、湾曲面を有していてもよい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、酸化物層４０６の端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。
【００９１】
酸化物層４０６（金属酸化膜４０６ａ、金属酸化膜４０６ｂ、金属酸化膜４０６ｃ）は酸化物半導体として機能する。なお、酸化物半導体として機能する金属酸化物を酸化物半導体ともいう。例えば、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上の金属酸化膜を用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【００９２】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００９３】
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【００９４】
例えば、酸化物層４０６として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物層４０６として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
【００９５】
導電膜４１６ａはソース電極およびドレイン電極の一方として機能でき、導電膜４１６ｂはソース電極およびドレイン電極の他方として機能できる。導電膜４１６ａおよび導電膜４１６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電膜４１６ａおよび導電膜４１６ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【００９６】
絶縁膜４１２は、ゲート絶縁膜として機能する。絶縁膜４１２は、酸化物層４０６の上面に接して配置することが好ましい。絶縁膜４１２は、加熱により酸素が放出される絶縁膜を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【００９７】
加熱により酸素が放出される絶縁膜を、絶縁膜４１２として、酸化物層４０６の上面に接して設けることにより、酸化物層４０６のチャネル形成領域に効果的に酸素を供給することができる。また、絶縁膜４０２と同様に、絶縁膜４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁膜４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【００９８】
第１のゲート電極として機能する導電膜４０４は、積層膜でもよく、例えば、導電膜４０４が２層の導電膜からなるとき、酸化物層４０６側に導電性酸化物を用いることが好ましい。例えば、酸化物層４０６として用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３〜４．１、およびその近傍値のものを用いることが好ましい。酸化物層４０６側にこのような導電膜Ａを設けることで、導電膜Ａ上にあるもう一つの導電膜Ｂへの酸素の透過を抑制し、酸化によって導電膜Ｂの電気抵抗値が増加することを防ぐことができる。
【００９９】
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁膜４１２に酸素を添加し、酸化物層４０６に酸素を供給することが可能となる。これにより、酸化物層４０６中の酸素欠損を低減することができる。
【０１００】
導電膜Ｂは、例えばタングステンなどの金属を用いることができる。また、導電膜Ｂとして、導電膜Ａに窒素などの不純物を添加して導電膜Ａの導電性を向上できる導電膜を用いてもよい。例えば導電膜Ｂは、窒化チタンなどを用いることが好ましい。また、導電膜Ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
【０１０１】
絶縁膜４０８は、絶縁膜４１２、酸化物層４０６を覆って設けられている。絶縁膜４０８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁膜４０８として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁膜４０８を形成することで、効果的に酸化物層４０６のチャネル形成領域の酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。
【０１０２】
また、絶縁膜４０８上に、層間膜として機能する絶縁膜４１０を設けることが好ましい。絶縁膜４１０は、絶縁膜４０２などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁膜４０８の上に絶縁膜４０１と同様の絶縁体を設けてもよい。
【０１０３】
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ４５０を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１０４】
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１０５】
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
【０１０６】
＜＜絶縁膜＞＞
絶縁膜としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０１０７】
ここで、ゲート絶縁膜として機能する絶縁膜には、比誘電率の高いｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。一方、層間膜として機能する絶縁膜には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。従って、絶縁膜の機能に応じて、材料を選択するとよい。
【０１０８】
また、比誘電率の高い絶縁膜としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
【０１０９】
また、比誘電率が低い絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
【０１１０】
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁膜と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【０１１１】
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁膜で囲うことによって、トランジスタの電気特性を安定にすることができる。
【０１１２】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁膜としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁膜を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁膜として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【０１１３】
例えば、絶縁膜４０１および絶縁膜３０３として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁膜４０１および絶縁膜３０３は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
【０１１４】
例えば、絶縁膜３０１および絶縁膜４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
【０１１５】
例えば、ゲート絶縁膜として機能する絶縁膜４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物層４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物層４０６に混入することを抑制することができる。一方、絶縁膜４１２において、酸化シリコンまたは酸化窒化シリコンを酸化物層４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０１１６】
絶縁膜３０１および絶縁膜４１０は、比誘電率の低い絶縁膜を有することが好ましい。例えば、絶縁膜３０１および絶縁膜４１０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを用いることが好ましい。または、絶縁膜３０１および絶縁膜４１０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０１１７】
＜＜導電膜＞＞
導電膜としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１１８】
また、上記の材料で形成される導電膜を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１１９】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電膜には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０１２０】
特に、ゲート電極として機能する導電膜として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁膜などから混入する水素を捕獲することができる場合がある。
【０１２１】
導電膜３０７、導電膜３０８、導電膜３０９、導電膜３１１、導電膜４１６ａ、導電膜４１６ｂ、および導電膜４０４としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１２２】
＜＜金属酸化膜＞＞
金属酸化膜４０６ａ、金属酸化膜４０６ｂ、金属酸化膜４０６ｃとして、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、金属酸化膜４０６ａ、金属酸化膜４０６ｂ、金属酸化膜４０６ｃ適用可能な金属酸化物（以下、酸化物半導体ともいう）について説明する。
【０１２３】
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１２４】
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１２５】
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１２６】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０１２７】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１２８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１２９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１３０】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０１３１】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１３２】
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１３３】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１３４】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１３５】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１３６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０１３７】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１３８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１３９】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１４０】
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１４１】
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１４２】
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１４３】
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１４４】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１４５】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１４６】
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１４７】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１４８】
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１４９】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１５０】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１５１】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
【０１５２】
＜半導体装置の構成例２＞
以下では、図４を用いて、本発明の一態様に係るトランジスタ５５０を有する半導体装置の一例について説明する。
【０１５３】
図４（Ａ）、（Ｂ）および（Ｃ）は、本発明の一態様に係る半導体装置が有するトランジスタの上面図および断面図である。図４（Ａ）は上面図である。図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図である。図４（Ｃ）は、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１５４】
図４（Ｂ）および（Ｃ）において、トランジスタ５５０は、基板４００上の絶縁膜４０１と、絶縁膜４０１上の絶縁膜３０１と、絶縁膜３０１は開口を有しており、開口内に導電膜３０７、導電膜３０８、および導電膜３０９の積層膜である導電層３１０が配置され、絶縁膜３０１上および導電層３１０上の導電膜３１１と、導電層３１０上および導電膜３１１上の絶縁膜３０３と、絶縁膜３０３上の絶縁膜４０２と、絶縁膜４０２上の金属酸化膜４０６ａと、金属酸化膜４０６ａ上の金属酸化膜４０６ｂと、絶縁膜４０２上、金属酸化膜４０６ａの側面、金属酸化膜４０６ｂの側面および上面と接する領域を有する金属酸化膜４０６ｃと、金属酸化膜４０６ｃ上の絶縁膜４１２と、金属酸化膜４０６ｂと絶縁膜４１２を介して互いに重なる領域を有する導電膜４０４と、絶縁膜４１２上および導電膜４０４上の絶縁膜４０８および絶縁膜４１０と、絶縁膜４１０に設けられた開口を介して金属酸化膜４０６ｃと電気的に接続する導電膜４１６ａおよび導電膜４１６ｂと、を有する。なお、金属酸化膜４０６ａ、金属酸化膜４０６ｂ、および金属酸化膜４０６ｃの積層を酸化物層４０６ともいう。
【０１５５】
なお、図４に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
【０１５６】
以下、トランジスタ５５０の構成について図４を用いて説明する。なお、本項目においても、トランジスタ５５０の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
【０１５７】
［トランジスタ５５０］
図４に示すように、トランジスタ５５０は、＜半導体装置の構成例１＞に示した半導体装置とは、少なくとも導電膜４１６ａおよび導電膜４１６ｂの位置が異なる。
【０１５８】
具体的には、絶縁膜４１０に金属酸化膜４０６ｃに達する開口を形成して、導電膜４１６ａおよび導電膜４１６ｂが開口を介して金属酸化膜４０６ｃと電気的に接続している。
【０１５９】
また、酸化物層４０６周辺を拡大した図５に示すように酸化物層４０６は、領域４０７ａ、領域４０７ｂ、および領域４０７ｃを有してもよい。領域４０７ａおよび領域４０７ｂは、キャリア密度が高い、低抵抗化した領域である。領域４０７ａおよび領域４０７ｂは、他の領域４０７ｃよりも、キャリア密度を高くすることで、ソース領域、またはドレイン領域として機能する場合がある。また、領域４０７ｃは、他の領域よりもキャリア密度が低いため、チャネルが形成される領域として機能する場合がある。
【０１６０】
領域４０７ａおよび領域４０７ｂは、絶縁膜４０８と接し、水素、および窒素などの不純物元素、の少なくとも一の濃度が領域４０７ｃよりも大きいことが好ましい。領域４０７ａおよび領域４０７ｂは、領域４０７ｃよりも、導電性が高い。なお、領域４０７ａおよび領域４０７ｂに、不純物を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。
【０１６１】
領域４０７ａおよび領域４０７ｂは、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４０７ａおよび領域４０７ｂは、上記元素の一つまたは複数を含む構成にすればよい。
【０１６２】
上記のような構成にすることでトランジスタのオン電流、および移動度を大きくすることができる。
【０１６３】
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ４５０を有する半導体装置の作製方法を図面を用いて説明する。
【０１６４】
まず、基板４００を準備し、当該基板４００上に絶縁膜４０１を成膜する。絶縁膜４０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
【０１６５】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０１６６】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１６７】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０１６８】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０１６９】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０１７０】
本実施の形態では、絶縁膜４０１として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁膜４０１は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
【０１７１】
次に、絶縁膜４０１上に絶縁膜３０１を成膜する。絶縁膜３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜３０１として、ＣＶＤ法によって酸化シリコンを成膜する。
【０１７２】
次に、絶縁膜３０１に絶縁膜４０１に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁膜４０１は、絶縁膜３０１をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁膜を選択することが好ましい。例えば、溝を形成する絶縁膜３０１に酸化シリコン膜を用いた場合は、絶縁膜４０１は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０１７３】
開口の形成後に、導電膜３０７となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電膜を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電膜３０７となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１７４】
本実施の形態では、導電膜３０７となる導電膜として、スパッタリング法によって窒化タンタル膜を成膜する。導電膜３０７としてこのような金属窒化物を用いることにより、後述する導電膜３０９で銅など拡散しやすい金属を用いても、当該金属が導電膜３０７から外に拡散するのを防ぐことができる。
【０１７５】
次に、導電膜３０７となる導電膜上に導電膜３０８となる導電膜を成膜する。導電膜３０８は導電膜３０７となる導電膜と導電膜３０９となる導電膜との間に設けられ、各導電膜間の密着性を向上させる機能を有する導電膜であると好ましい。上記のような構成にすることで導電膜３０９となる導電膜のピーリングの発生が抑制することができる。導電膜３０８となる導電膜は、例えば、窒化チタンなどを用いることが好ましい。また、該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電膜３０８となる導電膜として、ＡＬＤ法によって窒化チタン膜を成膜する。
【０１７６】
次に、導電膜３０８となる導電膜上に導電膜３０９となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電膜３０９となる導電膜として、ＣＶＤ法によってタングステン膜を成膜する。
【０１７７】
次に、ＣＭＰ処理を行うことで、導電膜３０７となる導電膜、導電膜３０８となる導電膜、ならびに導電膜３０９となる導電膜の一部を除去し、絶縁膜３０１を露出させる。その結果、開口部のみに、導電膜３０７となる導電膜、導電膜３０８となる導電膜、ならびに導電膜３０９となる導電膜が残存する。これにより、上面が平坦な、導電膜３０７、導電膜３０８、および導電膜３０９からなる導電層３１０を形成することができる（図６（Ａ）参照。）。なお、当該ＣＭＰ処理により、絶縁膜３０１の一部が除去される場合がある。
【０１７８】
次に、導電層３１０上に導電膜３１１を形成する。その後、導電層３１０および導電膜３１１上に絶縁膜３０２となる絶縁膜を成膜する。
【０１７９】
次に、ＣＭＰ処理を行うことで、絶縁膜３０２となる絶縁膜の一部を除去し、導電膜３１１を露出させる。これにより、上面が平坦な、絶縁膜３０２および導電膜３１１を形成することができる。この工程を行うことで絶縁膜３０２と導電膜３１１との間の段差が生じるのを抑制することができ、トランジスタ特性に影響が生じることを抑制することができる。
【０１８０】
なお、導電膜３１１の表面のラフネスの平均粗さは、０．６９ｎｍ未満であると好ましく、例えば、０．３５ｎｍ以上０．６ｎｍ以下であると好ましい。また、導電膜３１１の表面の凹凸の高低差は９．４ｎｍ未満であることが好ましく、例えば、３．４ｎｍ以上９．４ｎｍ未満であると好ましい。
【０１８１】
次に、絶縁膜３０２および導電膜３１１上に絶縁膜３０３となる絶縁膜を成膜する。絶縁膜３０３となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁膜３０３となる絶縁膜として、ＣＶＤ法によって酸化アルミニウム膜を成膜する。
【０１８２】
次に、ＣＭＰ処理を行うことで、絶縁膜３０３となる絶縁膜を一部を除去し、絶縁膜３０３を形成する。
【０１８３】
次に、絶縁膜３０３上に絶縁膜４０２ａを成膜する。絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図６（Ｂ）参照。）。
【０１８４】
次に、第１の過熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
【０１８５】
第１の加熱処理によって、絶縁膜４０２ａに含まれる水素や水などの不純物を除去することなどができる。
【０１８６】
または、加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁膜４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
【０１８７】
本実施の形態では、加熱処理として、絶縁膜４０２ａ成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。
【０１８８】
次に、絶縁膜４０２ａ上に金属酸化膜４０５ａ、金属酸化膜４０５ｂ、導電膜４１５ａを順に成膜する（図６（Ｃ）参照）金属酸化膜４０５ａ、金属酸化膜４０５ｂ、導電膜４１５ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１８９】
次に、導電膜４１５ａ上にレジストマスクを形成し、導電膜４１５ａをエッチングして導電膜４１５ｂを形成する。さらに、導電膜４１５ｂを金属酸化膜４０５ａおよび金属酸化膜４０５ｂのハードマスクとして用いて金属酸化膜４０５ａおよび金属酸化膜４０５ｂをエッチングして金属酸化膜４０５ｃおよび金属酸化膜４０５ｄを形成する。また、導電膜４１５ａ、金属酸化膜４０５ａおよび金属酸化膜４０５ｂをエッチングする際に、絶縁膜４０２ａも多少エッチングされ、絶縁膜４０２が形成される場合がある（図７（Ａ）参照）。
【０１９０】
次に、導電膜４１５ｂをエッチングして導電膜４１６ａおよび導電膜４１６ｂを形成する。また、導電膜４１５ｂをエッチングする際に、金属酸化膜４０５ｃおよび金属酸化膜４０５ｄも多少エッチングされ、金属酸化膜４０６ａおよび金属酸化膜４０６ｂが形成される場合がある（図７（Ｂ）参照）。
【０１９１】
次に、金属酸化膜４０６ｂ、導電膜４１６ａ、および導電膜４１６ｂ上に金属酸化膜４０６ｃ、絶縁膜４１２を順に形成する。その後、絶縁膜４１２上に導電膜４０４を形成する（図７（Ｃ）参照）。金属酸化膜４０６ｃ、絶縁膜４１２、および導電膜４０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１９２】
次に、絶縁膜４１２および導電膜４０４上に絶縁膜４０８および絶縁膜４１０を順に成膜する（図１（Ｂ）、（Ｃ）参照）。絶縁膜４０８および絶縁膜４１０は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０１９３】
以上により、トランジスタ４５０を有する半導体装置を作製することができる。図１、図６および図７に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ４５０を作製することができる。
【０１９４】
また、上記の作製方法で絶縁膜３０２を設ける構成を示したが、これに限られず、図８に示すトランジスタ６５０のように導電膜３１１が延伸されていてもよい。
【０１９５】
本発明の一態様により、安定した電気特性を有するトランジスタを提供することができる。または、本発明の一態様により、信頼性の高いトランジスタを有する半導体装置を提供することができる。
【０１９６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９７】
（実施の形態２）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０１９８】
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
【０１９９】
＜ＣＭＯＳインバータ＞
図９（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。ここで、図９（Ａ）に示す回路は、トランジスタ２１００を図１に示すトランジスタ４５０を用いて形成することができる。
【０２００】
図９（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
【０２０１】
＜ＣＭＯＳアナログスイッチ＞
また図９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。ここで、図９（Ｂ）に示す回路は、トランジスタ２１００を図１に示すトランジスタ４５０を用いて形成することができる。
【０２０２】
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１０に示す。
【０２０３】
図１０（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
【０２０４】
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０２０５】
図１０（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２０６】
図１０（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０２０７】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０２０８】
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０２０９】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０２１０】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
【０２１１】
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
【０２１２】
＜記憶装置２＞
図１０（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図１０（Ａ）に示した半導体装置と異なる。この場合も図１０（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。ここで、図１０（Ｂ）に示す回路は、トランジスタ３３００を図１に示すトランジスタ４５０を用いて形成することができる。
【０２１３】
図１０（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２１４】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２１５】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２１６】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０２１７】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１８】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０２１９】
＜記憶装置３＞
図１０（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図１０（Ａ）に示した半導体装置と異なる。この場合も図１０（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
【０２２０】
ここで、図１０（Ｃ）に示す回路は、トランジスタ３３００を図１に示すトランジスタ４５０を用いて形成することができる。
【０２２１】
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
【０２２２】
＜記憶装置４＞
図１０（Ａ）に示す半導体装置（記憶装置）の変形例について、図１１に示す回路図を用いて説明する。
【０２２３】
図１１に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図１１に示す半導体装置は、図１１では図示を省略したが、マトリクス状に複数設けられる。図１１に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御することができる。ここで、図１１に示す回路は、トランジスタ４２００、トランジスタ４３００及びトランジスタ４４００を図１に示すトランジスタ４５０を用いて形成することができる。
【０２２４】
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。トランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図１１では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
【０２２５】
図１１に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を保持する。
【０２２６】
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。トランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
【０２２７】
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図１１では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
【０２２８】
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図１１に示す半導体装置は、図１１に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０２２９】
次いで、図１１に示す半導体装置への情報の書き込み動作について説明する。
【０２３０】
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
【０２３１】
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
【０２３２】
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
【０２３３】
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
【０２３４】
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
【０２３５】
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
【０２３６】
図１１に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
【０２３７】
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
【０２３８】
次いで、図１１に示す半導体装置からの情報の読み出し動作について説明する。
【０２３９】
最初に、ノードＦＧ２に接続されるデータ保持部からのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
【０２４０】
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
【０２４１】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
【０２４２】
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
【０２４３】
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
【０２４４】
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
【０２４５】
次に、ノードＦＧ１に接続されるデータ保持部からのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
【０２４６】
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部からのデータ電圧の読み出し動作である。
【０２４７】
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
【０２４８】
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及びノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図１１においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
【０２４９】
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
【０２５０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２５１】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図１２乃至図１５を用いて説明する。
【０２５２】
図１２（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴから出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
【０２５３】
図１２（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
【０２５４】
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
【０２５５】
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子を有する。
【０２５６】
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。
【０２５７】
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
【０２５８】
図１２（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図１２（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０の閾値電圧の変化について示している。
【０２５９】
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。
【０２６０】
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
【０２６１】
前述の説明を可視化するために、図１３（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。
【０２６２】
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図１３（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図１３（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図１３（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。
【０２６３】
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図１３（Ｂ）には、この状態を可視化して示す。図１３（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０２６４】
図１３（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図１２（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
【０２６５】
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図１３（Ｃ）には、この状態を可視化して示す。図１３（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０２６６】
図１３（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図１２（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
【０２６７】
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図１２（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図１２（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。
【０２６８】
なお図１２（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図１４（Ａ）に示す。
【０２６９】
図１４（Ａ）では、図１２（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
【０２７０】
図１４（Ａ）の動作について、図１４（Ｂ）のタイミングチャートを用いて説明する。
【０２７１】
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
【０２７２】
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
【０２７３】
なお図１２（Ｂ）および図１４（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図１５（Ａ）に示す。
【０２７４】
図１５（Ａ）では、図１２（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続さえる。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
【０２７５】
図１５（Ａ）の動作について、図１５（Ｂ）のタイミングチャートを用いて説明する。図１５（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０の閾値電圧の変化について示している。
【０２７６】
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図１３（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図１５（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
【０２７７】
また図１５（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
【０２７８】
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
【０２７９】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図１６乃至図２２を用いて説明する。
【０２８０】
図１６（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
【０２８１】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０２８２】
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とによって印加される電圧である。なお電圧ＶＳＳは、グラウンド（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０２８３】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２８４】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０２８５】
図１６（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図１６（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０２８６】
図１６（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。電圧ＶＰＯＧは、図１６（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０２８７】
図１６（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図１６（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０２８８】
図１６（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える電圧は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図１６（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
【０２８９】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０２９０】
また図１７（Ａ）、（Ｂ）には、図１６（Ｄ）、（Ｅ）の変形例を示す。
【０２９１】
図１７（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０２９２】
図１７（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０２９３】
また図１８（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図１８（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０２９４】
また図１８（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図１８（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０２９５】
なお上述した電圧生成回路９０３の回路構成は、図１８（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図１９（Ａ）乃至（Ｃ）、図２０（Ａ）、（Ｂ）に示す。
【０２９６】
図１９（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図１９（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２９７】
また図１９（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図１９（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０２９８】
また図１９（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図１９（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０２９９】
また図２０（Ａ）に示す電圧生成回路９０３Ｄは、図１８（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図２０（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０３００】
また図２０（Ｂ）に示す電圧生成回路９０３Ｅは、図２０（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図２０（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０３０１】
なお電圧生成回路９０３の変形例は、図１８（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図２１（Ａ）乃至（Ｃ）、図２２（Ａ）、（Ｂ）に示す。図２１（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図２１（Ｂ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
【０３０２】
図２１（Ａ）乃至（Ｃ）、図２２（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図１９（Ａ）乃至（Ｃ）、図２０（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図２１（Ａ）乃至（Ｃ）、図２２（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３乃至９０３Ｅと同様に、効率的に電圧Ｖｓｓから電圧ＶＮＥＧへの降圧を図ることができる。
【０３０３】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
【０３０４】
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
【０３０５】
＜ＣＰＵの構成＞
図２３は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。以下に示すＣＰＵの構成は、例えば、図１６に示す半導体装置などを用いて形成することができる。
【０３０６】
図２３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３０７】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０８】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０９】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０３１０】
図２３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０３１１】
図２３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３１２】
図２４は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０３１３】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
【０３１４】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０３１５】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードｍ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０３１６】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０３１７】
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０３１８】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０３１９】
なお、図２４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３２０】
また、図２４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０３２１】
図２４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０３２２】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０３２３】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３２４】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０３２５】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３２６】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３２７】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
【０３２８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３２９】
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
【０３３０】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。
【０３３１】
図２５（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３、表示部１９０４、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７、スタイラス１９０８等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３３２】
図２５（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３および第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３３３】
図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４等を有する。
【０３３４】
図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３等を有する。
【０３３５】
図２５（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９４４およびレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。
【０３３６】
図２５（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４等を有する。
【実施例１】
【０３３７】
本実施例では、キャップ層として機能する導電膜（または電極）の有無による導電膜の表面の平均粗さの違いについて比較する。
【０３３８】
実施例試料Ａとして、図１（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ４５０の基板４００から導電膜３１１までの構造を作製した。
【０３３９】
はじめに、実施例試料の作製方法について示す。
【０３４０】
まず、シリコン基板上に下地絶縁膜となる膜厚１００ｎｍの第１の酸化窒化シリコン膜を形成した。第１の酸化窒化シリコン膜は、スパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃の条件によって成膜した。
【０３４１】
次に、第１の酸化窒化シリコン膜上に膜厚５０ｎｍの窒化シリコン膜を形成した。窒化シリコン膜は、シラン２０ｓｃｃｍ、アンモニア１０ｓｃｃｍ、窒素５００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を４０Ｐａに制御し、２７ＭＨｚの高周波電源を用いて９００Ｗの電力を供給し、シリコン基板とターゲットとの間の距離を１７ｍｍ、基板温度３５０℃の条件によって成膜した。
【０３４２】
次に、窒化シリコン膜上に膜厚５０ｎｍの酸化アルミニウム膜を形成した。酸化アルミニウム膜は、スパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（電源出力）２．５ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃の条件によって成膜した。
【０３４３】
次に、酸化アルミニウム膜上に膜厚１６０ｎｍの第２の酸化窒化シリコン膜を形成した。第２の酸化窒化シリコン膜は、シラン２０ｓｃｃｍ、アンモニア１０ｓｃｃｍ、窒素５００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を４０Ｐａに制御し、２７ＭＨｚの高周波電源を用いて９００Ｗの電力を供給し、シリコン基板とターゲットとの間の距離を１７ｍｍ、基板温度３５０℃の条件によって成膜した。
【０３４４】
次に、フォトリソグラフィ工程により第２の酸化窒化シリコン膜上にマスクを形成し、該マスクを用いて第２の酸化窒化シリコン膜、酸化アルミニウム膜、窒化シリコン膜、および第１の酸化窒化シリコン膜の一部をエッチングし、開口部を形成した。
【０３４５】
次に、開口部および第２の酸化窒化シリコン膜上に膜厚４０ｎｍの第１の窒化タンタル膜、膜厚５ｎｍの窒化チタン膜、膜厚２５０ｎｍのタングステン膜を順に成膜した。
【０３４６】
第１の窒化タンタル膜は、スパッタリング法によりアルゴンおよび酸素（アルゴン：窒素＝２５ｓｃｃｍ：２５ｓｃｃｍ）混合雰囲気下において、圧力０．７Ｐａ、電源電力（電源出力）４．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を１６０ｍｍ、基板温度４００℃の条件によって成膜した。
【０３４７】
窒化チタン膜は、塩化チタン５０ｓｃｃｍ、アンモニア２７００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を６６７Ｐａに制御しシリコン基板とターゲットとの間の距離を３ｍｍ、基板温度３８０℃の条件によって成膜した。
【０３４８】
タングステン膜は、フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を１０６６６Ｐａに制御し、基板温度３８５℃の条件によって成膜した。
【０３４９】
次に、ＣＭＰ処理をタングステン膜、窒化チタン膜、第１の窒化タンタル膜に対して行い、第２の酸化窒化シリコン膜の上面を露出させた。
【０３５０】
次に、膜厚５０ｎｍの第２の窒化タンタル膜を形成した。第２の窒化タンタル膜は、スパッタリング法によりアルゴンおよび酸素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．６Ｐａ、電源電力（電源出力）１．０ｋＷを印加し、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２５℃の条件によって成膜した。
【０３５１】
次に、第２の窒化タンタル膜上に膜厚１００ｎｍの第３の酸化窒化シリコン膜を形成した。第３の酸化窒化シリコン膜は、シラン２．３ｓｃｃｍ、一酸化に窒素８００ｓｃｃｍをＣＶＤ装置の反応室に供給し、反応室内の圧力を４０Ｐａに制御し、２７ＭＨｚの高周波電源を用いて５０Ｗの電力を供給し、シリコン基板とターゲットとの間の距離を１５ｍｍ、基板温度４００℃の条件によって成膜した。
【０３５２】
次に、ＣＭＰ処理を第３の酸化窒化シリコン膜に対して行い、第２の窒化タンタル膜の上面を露出させた。
【０３５３】
以上の工程により、実施例試料Ａを作製した。
【０３５４】
また、第２の窒化タンタル膜と第３の酸化窒化シリコン膜を設けない構成の試料Ｂも作製した。
【０３５５】
作製した実施例試料Ａについて、ＣＭＰ処理を行った第２の窒化タンタル膜の表面の平均粗さを測定した。また、作製した試料Ｂについて、ＣＭＰ処理を行ったタングステン膜表面の平均粗さを測定した。
【０３５６】
なお、表面の平均粗さは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定した。なお、測定は対象表面の３箇所で実施した。測定条件を表１に示す。また、ＡＦＭを用いて表面観察を行った結果を図２６に示す。
【０３５７】
【表１】
2018160643.tif 000004
【０３５８】
図２６（Ａ）に示す「電極」の表面は第２の窒化タンタル膜であり、図２６（Ｂ）に示す「電極」の表面はタングステン膜である。
【０３５９】
測定結果の詳細を表２に示す。
【０３６０】
【表２】
2018160643.tif 000005
【０３６１】
測定の結果、実施例試料Ａの表面の平均粗さ（３箇所の平均）は、０．３５ｎｍであり、試料Ｂの表面の平均粗さ（３箇所の平均）は、０．７８ｎｍであった。なお、実施例試料Ａの表面３箇所の平均粗さの最大値および最小値はともに０．３５ｎｍであり、試料Ｂの表面３箇所の平均粗さの最大値は、０．８４ｎｍ、最小値は０．６９ｎｍであった。さらに、実施例試料Ａの表面全体の凹凸の高低差は３．４ｎｍであり、試料Ｂの表面全体の凹凸の高低差は９．４ｎｍであった。
【０３６２】
以上の結果より、キャップ層として機能する第２の窒化タンタル膜が設けられた実施例試料Ａの方が試料Ｂより表面の平坦性に優れていることが確認できた。
【実施例２】
【０３６３】
本実施例では、実施例１の実施例試料Ａの上に金属酸化膜、ソース電極、ドレイン電極およびゲート電極として機能する導電膜等を形成してトランジスタＡを作製し、断面を観察した。また、実施例１の試料Ｂの上に金属酸化膜、ソース電極、ドレイン電極およびゲート電極として機能する導電膜等を形成してトランジスタＢを作製し、断面を観察した。
【０３６４】
なお、トランジスタＡおよびトランジスタＢの構成は、図１に示すトランジスタ４５０と同様である。
【０３６５】
トランジスタＡおよびトランジスタＢの断面ＳＴＥＭ写真を図２６に示す。図２７（Ａ）はトランジスタＡのチャネル長方向の断面図、図２７（Ｂ）はトランジスタＢのチャネル長方向の断面図である。
【０３６６】
図２７（Ａ）と図２７（Ｂ）の断面図を比較すると、トランジスタＡの方がトランジスタＢよりトランジスタの構成要素である金属酸化膜、ソース電極、ドレイン電極およびゲート電極として機能する導電膜等の表面の平坦性に優れていることが確認できた。よって、トランジスタＡは、トランジスタＢに比べて安定した電気特性を有するトランジスタであることが示唆された。
【符号の説明】
【０３６７】
３０１    絶縁膜
３０２    絶縁膜
３０３    絶縁膜
３０７    導電膜
３０８    導電膜
３０９    導電膜
３１０    導電層
３１１    導電膜
４００    基板
４０１    絶縁膜
４０２    絶縁膜
４０２ａ    絶縁膜
４０４    導電膜
４０５ａ    金属酸化膜
４０５ｂ    金属酸化膜
４０５ｃ    金属酸化膜
４０５ｄ    金属酸化膜
４０６    酸化物層
４０６ａ    金属酸化膜
４０６ｂ    金属酸化膜
４０６ｃ    金属酸化膜
４０７ａ    領域
４０７ｂ    領域
４０７ｃ    領域
４０８    絶縁膜
４１０    絶縁膜
４１２    絶縁膜
４１５ａ    導電膜
４１５ｂ    導電膜
４１６ａ    導電膜
４１６ｂ    導電膜
４５０    トランジスタ
５５０    トランジスタ
６５０    トランジスタ
８００    インバータ
８１０    ＯＳトランジスタ
８２０    ＯＳトランジスタ
８３１    信号波形
８３２    信号波形
８４０    破線
８４１    実線
８５０    ＯＳトランジスタ
８６０    ＣＭＯＳインバータ
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０３Ｄ    電圧生成回路
９０３Ｅ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０５Ａ    電圧生成回路
９０５Ｅ    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１９０１    筐体
１９０２    筐体
１９０３    表示部
１９０４    表示部
１９０５    マイクロフォン
１９０６    スピーカー
１９０７    操作キー
１９０８    スタイラス
１９１１    筐体
１９１２    筐体
１９１３    表示部
１９１４    表示部
１９１５    接続部
１９１６    操作キー
１９２１    筐体
１９２２    表示部
１９２３    キーボード
１９２４    ポインティングデバイス
１９３１    筐体
１９３２    冷蔵室用扉
１９３３    冷凍室用扉
１９４１    筐体
１９４２    筐体
１９４３    表示部
１９４４    操作キー
１９４５    レンズ
１９４６    接続部
１９５１    車体
１９５２    車輪
１９５３    ダッシュボード
１９５４    ライト
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３００６    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
３５００    トランジスタ
４００１    配線
４００３    配線
４００５    配線
４００６    配線
４００７    配線
４００８    配線
４００９    配線
４０２１    第１の層
４０２２    第２の層
４０２３    第３の層
４１００    トランジスタ
４２００    トランジスタ
４３００    トランジスタ
４４００    トランジスタ
４５００    容量素子
４６００    容量素子
【図１】
2018160643.tif 000006
【図２】
2018160643.tif 000007
【図３】
2018160643.tif 000008
【図４】
2018160643.tif 000009
【図５】
2018160643.tif 000010
【図６】
2018160643.tif 000011
【図７】
2018160643.tif 000012
【図８】
2018160643.tif 000013
【図９】
2018160643.tif 000014
【図１０】
2018160643.tif 000015
【図１１】
2018160643.tif 000016
【図１２】
2018160643.tif 000017
【図１３】
2018160643.tif 000018
【図１４】
2018160643.tif 000019
【図１５】
2018160643.tif 000020
【図１６】
2018160643.tif 000021
【図１７】
2018160643.tif 000022
【図１８】
2018160643.tif 000023
【図１９】
2018160643.tif 000024
【図２０】
2018160643.tif 000025
【図２１】
2018160643.tif 000026
【図２２】
2018160643.tif 000027
【図２３】
2018160643.tif 000028
【図２４】
2018160643.tif 000029
【図２５】
2018160643.tif 000030
【図２６】
2018160643.tif 000031
【図２７】
2018160643.tif 000032