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　平成　５年特許願第１６０５７５号「ＬＳＩの論理合成方式および方法」拒絶査定に対する審判事件［平成　７年　３月２０日出願公開、特開平　７−　７８１８９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成　５年　６月３０日の出願であって、平成　９年　２月１３日付け、平成１１年１２月１３日付け、平成１３年　５月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、その発明は、請求項１及び２に記載されたとおりのものであると認められるところ、その請求項１に記載された発明（以下「本願発明」という。）は、次のとおりである。
「ＬＳＩの論理動作をブロック別に分けて設計言語で記述した論理記述情報と前記ブロックの前記ＬＳＩ上の位置及び領域を示すＬＳＩブロック配置情報とを用いて階層設計が行われるＬＳＩの論理合成方式において、
　論理合成の途中で生成されるゲートレベル回路と実際の前記ＬＳＩ上での物理的な実現回路とのマッピング情報を格納するテクノロジーライブラリと、
　前記論理記述情報と前記テクノロジーライブラリに基づいて前記ブロックを単位として論理合成を行った後、前記ＬＳＩブロック配置情報に基づいてブロック間の距離を考慮して前記ブロック間の遅延時間調整を行う論理合成手段とを含むことを特徴とするＬＳＩの論理合成装置。」
　
　
２．引用例
　これに対し、当審が平成１３年　３月　８日付けで通知した拒絶の理由に引用した特開平０４−１８２８７４号公報（平成　４年　６月３０日出願公開。以下「引用例１」という。）には、論理合成方法に関し、図面と共に以下の記載がある。
（ア）「その代表的な設計手法が論理合成手法である。この手法は、第５図の概念図に示すように、ハードウェア記述言語ＨＤＬ（例えばＶＨＤＬ等）で設計仕様を記述し、論理合成によってＨＤＬレベルから使用するゲート・レベルの回路（回路図、ネットリスト等）へ自動的に変換及び最適化を行うものである。」（１頁下右欄１８行〜２頁上左欄４行）　
（イ）「ブロックＢｉの入力ポートＩ１、Ｉ２の境界条件とは、ブロックＢｉ−１におけるドライバのドライブ能力である。また、ブロックＢｉの出力ポートＯ１、Ｏ２の境界条件とは、ブロックＢｉの出力ポートＯ１、Ｏ２に接続される負荷（主として容量負荷）を意味する。ここでいう負荷は、ブロックＢｉ＋１のインバータ・ゲートＩ１′、Ｉ２′、Ｉ３′の入力負荷と配線負荷の合計である。
　また、最適化条件とは、一般的に、回路面積と速度を意味する場合が多い。」（２頁上左欄１６行〜同頁上右欄６行）
（ウ）「論理合成のためのＨＤＬ情報等の回路情報、論理合成で使用されるゲート・レベル回路の論理機能、電気的な仕様等を含むライブラリ等、論理合成用のソフトウェア等の各種情報を格納するディスク４から構成される。」（３頁上左欄１８行〜同頁上右欄２行）
（エ）「次に、第１図のフローチャートを用いて本発明の論理合成方法を説明する。
　ＡＳＩＣモジュールを各機能ブロック毎に分割し、得られたｎ個の各ブロックについてＨＤＬ設計を行う。
　ｎ個の各機能ブロック毎に、その入出力ポートの境界条件を初期設定する。（中略）
　そして、ｎ個の各機能ブロック毎に、最適化条件、例えば面積または速度の制約条件を設定する。
　次に、ｎ個の各機能ブロック毎に設定された、入出力ポートの境界条件、最適化条件に従って論理合成を行い、ゲート・レベルに展開する。
　（中略）
　続いて、ゲート・レベルに展開された、ｎ個の機能ブロックの内、第１のブロックの実際の入出力ポートの境界条件を抽出する。
　次に、この第１のブロックの最適化条件を再度設定する。
　そして、設定された入出力ポートの境界条件、最適化条件に従って、この第１のブロックについて再度論理合成を行い、ゲート・レベルに展開する。
　第１のブロックについて以上の処理を終了すると第２のブロックについて同様の処理を実行する。
　そして、第ｎのブロックまで上述の手順を順次繰り返すことにより、ＡＳＩＣモジュール内の全てのブロックについて最適な入出力ポート境界条件及び最適化条件を設定でき、更に最適なゲート・レベルの回路に展開することができ、所望のＡＳＩＣモジュールを得る。」（３頁上右欄６行〜同頁下左欄１９行）
　
　同じく引用した特開平０５−２９５８８号公報（平成　５年　２月　５日出願公開。以下「引用例２」という。）には、半導体集積回路の設計方法及びその装置に関し、図面と共に以下の記載がある。
（オ）「従って、出力端に接続される負荷が大きい場合は論理ゲートの駆動能力を大きく設定し、負荷が小さい場合は駆動能力を小さく設定するというように、駆動能力の大きさを最適化し遅延時間を最小にする必要がある。」（２頁２欄４〜８行）
（カ）「駆動能力が定められていない論理ゲートを用いて回路図を作成する工程と、作成された回路図に基づいて論理ゲートの配置図を作成する工程と、作成された配置図から論理ゲート間を接続する配線の長さを求める工程と、求められた配線の長さに基づいて論理ゲートの駆動能力を決定する工程とを備えた」（２頁２欄３２〜３７行）
（キ）「ノードＮ１の配線長が長い場合は、この配線負荷による遅延時間の増加係数を小さくするようにインバータＩＮは駆動能力の大きいものを選択する。逆に、ノードＮ１の配線長が短い場合は、インバータＩＮ自身に単独で発生する遅延時間が長くならないように、駆動能力の小さいものを選択する。ここで、インバータＩＮは負荷の大きさに応じて並列に接続する数を変えることで、駆動能力を決定することもできる。例えば、図３に示されるように二つのインバータＩＮ１及びＩＮ２を並列に接続することで、駆動能力を高めることも可能である。」（３頁３欄３８〜４８行）
　
　同じく引用した特開平０５−１０２３０７号公報（平成　５年　４月２３日出願公開。以下「引用例３」という。）には、ＬＳＩの設計ルール検証方法に関し、図面と共に以下の記載がある。
（ク）「図１は、本発明の一実施例の概念フロー図である。まず、ステップ１において、論理接続情報作成を行う、ここで作成された接続情報１１には、レイアウト時に使用する階層の情報が入っている。ステップ２以降は、設計ルール検証の内部処理となっている。
　ステップ２では、接続情報１１から階層単位の情報を、ステップ３では階層を展開レベルにした情報をとりこむ。これら両方の情報からステップ４の設計ルールの検証を行う。ステップ２で得られたマクロ毎の情報から、マクロ内のセル数、ネット数、ピンペア数を出し、レイアウトプログラムからの制限値をもったルールファイル１２と比較してチェックを行う。さらにマクロ毎の予想面積から、予想線長を算出し、ステップ３のベタ展開データで得た接続及びそのネットの予想配線長（マクロ内、マクロ間により場合分け）から容量を算出してファンアウト制限値チェックを行う。」（２頁２欄８〜２３行）
　
　同じく引用した特開平０５−１２０３７２号公報（平成　５年　５月１８日出願公開。以下「引用例４」という。）には、ゲートアレイの設計方式に関し、図面と共に以下の記載がある。
（ケ）「図において、３０は回路設計で参照する１機能１ブロックのみ登録されている機能ブロックのブロックライブラリである。３１はデザインルールチェックの際に参照する設計規則上の制限項目などのデザインルールチェック（ＤＲＣ）ライブラリであり、同時に参照されるＦＯ数（ブロック数）とＬＥＶＥＬ対応ファイル３２はブロックの接続状況とブロックの駆動能力強化係数との対応ファイルである。３３は、デザインルールチェックや遅延計算の際に任意のパスの遅延値等の指定値を入力して調整を行なうコントロールカードであり、３４はデザインルールチェックからの、回路で使用するブロックのＬＥＶＥＬ，ＣＥＬＬ等の情報を格納する遅延計算や配置配線で参照されるサイズファイルである。３５はＬＥＶＥＬ＝１のときの遅延計算ライブラリであり、３６は遅延シミュレーションで参照するシミュレーションモデルであり、３７は配置配線の際に参照する配置配線用ライブラリであって機能ブロック用のサイズ、端子位置等の情報の他にＬＥＶＥＬが増えた時の並列接続用アートワークパタンデータを格納している。３８は回路のアートワークパタンとトランジスタの並列接続用アートワークパタンを何種類か格納するアートワークパタンライブラリである。」（３頁３欄２１〜４２行）
　
　
３．対比
（１）引用例１に記載された発明の「ＡＳＩＣ」は、本願発明の「ＬＳＩ」に相当するものである。
（２）引用例１に記載された発明は、ハードウェア記述言語ＨＤＬ（例えばＶＨＤＬ等）で設計仕様を記述し、論理合成によってＨＤＬレベルから使用するゲート・レベルの回路（回路図、ネットリスト等）へ自動的に変換及び最適化を行うものであり（上記２．（ア）参照）、その際、ＡＳＩＣモジュールを各機能ブロック毎に分割し、得られたｎ個の各ブロックについてＨＤＬ設計を行い、ｎ個の各機能ブロック毎に論理合成を行ってゲート・レベルに展開するものであるから（上記２．（エ）参照）、「ＬＳＩの論理動作をブロック別に分けて設計言語で記述した論理記述情報を用いて設計が行われるＬＳＩの論理合成方式」における発明である点で本願発明と差異がない。
（３）引用例１に記載された発明は、論理合成のためのＨＤＬ情報等の回路情報、論理合成で使用されるゲート・レベル回路の論理機能、電気的な仕様等を含むライブラリ等を用いて、ゲート・レベルの回路（回路図、ネットリスト等）へ自動的に変換及び最適化を行うものであるから（上記２．（ア）、（ウ）参照）、ＬＳＩ上での物理的な実現回路を得るためのライブラリを備えているものと認められる。
（４）引用例１に記載された発明は、論理合成手段を備えるものと認められ（上記２．（ア）、（エ）参照）、当該論理合成手段は、ｎ個の各機能ブロック毎に論理合成を行ってゲート・レベルに展開し、続いて、ゲート・レベルに展開されたｎ個の機能ブロックの内、第１のブロックの実際の入出力ポートの境界条件を抽出、この第１のブロックの最適化条件を再度設定して第１のブロックについて再度論理合成を行い、ゲート・レベルに展開するものであるから（上記２．（エ）参照）、「論理記述情報とライブラリに基づいてブロックを単位として論理合成を行った後、設定された条件に基づいてブロック間の調整を行う」点で本願発明の論理合成手段と一致している。
　
　以上のことから、本願発明と、引用例1に記載された発明とを比較すると、
「ＬＳＩの論理動作をブロック別に分けて設計言語で記述した論理記述情報を用いて設計が行われるＬＳＩの論理合成方式において、
　前記ＬＳＩ上での物理的な実現回路を得るためのライブラリと、
　前記論理記述情報と前記ライブラリに基づいて前記ブロックを単位として論理合成を行った後、設定された条件に基づいてブロック間の調整を行う論理合成手段とを含むことを特徴とするＬＳＩの論理合成装置。」
の点で一致し、以下の点で相違している。
（相違点１）
　本願発明は、「階層設計が行われる」のに対し、引用例１に記載された発明は、階層設計について明記がない点。
（相違点２）
　本願発明は、ライブラリが、「論理合成の途中で生成されるゲートレベル回路と実際のＬＳＩ上での物理的な実現回路とのマッピング情報を格納するテクノロジーライブラリ」であるのに対し、引用例１に記載された発明は、ライブラリについて「論理合成のためのＨＤＬ情報等の回路情報、論理合成で使用されるゲート・レベル回路の論理機能、電気的な仕様等を含むライブラリ等、論理合成用のソフトウェア等の各種情報を格納するディスク４から構成される。」との記載にとどまる点。
（相違点３）
　条件に基づいてブロック間の調整を行う内容が、本願発明は、「ブロックの前記ＬＳＩ上の位置及び領域を示すＬＳＩブロック配置情報」「に基づいてブロック間の距離を考慮して前記ブロック間の遅延時間調整を行う」ことであるのに対し、引用例１に記載された発明は、再度設定されたブロックの境界条件及び最適化条件により、更に最適なゲート・レベルの回路に展開することであり、遅延時間調整については明記がない点。
　
　
４．当審の判断
　まず、相違点１について検討する。
　階層設計については、例えば引用例３に記載されているように、論理合成において本願出願前に周知のものであり（上記２．（ク）参照）、引用例１に記載された発明においても階層設計を行うようにすることは、当業者が適宜なし得ることである。
　
　次に、相違点２について検討する。
　まず、テクノロジーライブラリの解釈についてであるが、本願出願当初の明細書段落［０００９］に記載された「テクノロジーライブラリ３は…ゲートレベル回路を最終的なＬＳＩネットリストに変換す…」に関係しており、ゲートレベル回路からネットリストに変換するためのライブラリを含むものと認められる。
　そして、引用例１に記載された発明も、論理合成に基づいてネットリストに変換する点において実質差異はない。
　また、マッピング情報を格納することも、例えば引用例４に配置配線用ライブラリと記載されているよう本願出願前に周知のものであるから（上記２．（ケ）参照）、相違点２に格別なものは認められない。
　
　次に、相違点３について検討する。
　引用例１に記載された発明は、境界条件として配線負荷をあげており、配置に基づく配線長による遅延は配線負荷に含まれることから、遅延時間調整の必要性を示唆しているものと認められる。
　そして、引用例２には、「作成された回路図に基づいて論理ゲートの配置図を作成」し、「作成された配置図から論理ゲート間を接続する配線の長さを求め」、「求められた配線の長さに基づいて論理ゲートの駆動能力を決定する」こと（上記２．（カ）参照）、すなわち「ノードＮ１の配線長が長い場合は、この配線負荷による遅延時間の増加係数を小さくするようにインバータＩＮは駆動の能力の大きいものを選択する。」（上記２．（キ）参照）ことが記載されており、これは「距離を考慮して遅延時間調整を行う」ことに他ならず、引用例２に記載された発明の「論理ゲート」は、ある機能をなす部分として本願発明の「ブロック」と差異がなく、論理ゲート間の距離に係る遅延時間の修正を、機能的にまとまりのあるブロック間の距離に係る遅延時間の調整にも適用し得ることに当業者に容易に予測されることであるから、引用例１に記載された発明において、「ブロック間の距離を考慮してブロック間の遅延時間調整を行う」ことは当業者が容易になし得ることである。
　なお、引用例２に記載された発明には、「領域」について明示がないが、配置図が「領域」を実質的に含むことは容易に予測されることであるほか、「領域情報に基いてマクロ（ブロックに相当）間の遅延時間調整を行う」点が引用例３に記載されている（上記２．（ク）参照）から、この点が阻害要件になるとも認められない。
　また、引用例２、３に記載された発明における距離は、物理的な位置関係に基づくものではなく、論理合成によりも作成された回路図に基づいて作成された配置図に基づくものであるが、予め物理的な位置関係を規定するか、論理合成の結果に基づいて位置関係を規定するかは、当業者が設計上適宜採用し得ることにすぎず、格別なものではない。
　
　そして、引用例１〜４に記載された発明は、論理合成として共通するから、引用例２〜４に記載された発明を引用例１に記載された発明に適用することには困難性は認められない。
　
　以上のとおり、、本願発明は、引用例１〜４に記載された発明に基いて当業者が容易に想到し得ることである。
　
　
５．むすび
　したがって、本願発明は、引用例１〜４に記載された発明に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願の他の請求項２に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。