【事件の表示】
　平成　７年特許願第２０５８３０号「半導体メモリ」拒絶査定に対する審判事件［平成　９年　２月２５日出願公開、特開平　９−　５５０８８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成７年８月１１日の出願であって、その請求項１に係る発明は、平成１０年１月１２日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「【請求項１】複数のメモリセルと、該複数のメモリセルに接続された１本のビット線と、電源電圧、プリチャージクロック、及び前記ビット線に接続され、前記プリチャージクロックに応答して前記ビット線を前記電源電圧で規定される電位にプリチャージするプリチャージ用トランジスタと、前記ビット線に接続され該ビット線の電位に応じた出力信号を出力するセンスアンプとを有する半導体メモリにおいて、前記センスアンプの出力に基づいて前記ビット線の電位の立ち下がりを検出して該ビット線の電位を急激に低下させる制御手段を設けたことを特徴とする半導体メモリ。」
２．引用例の記載
　これに対して、原査定の拒絶の理由に引用した特開平４−１９５９９４号公報（以下「引用例」という。）には、下記の事項が記載されている。
「本発明は、半導体記憶装置において、特にデータ線制御回路に関する。」（第１頁左下欄第１５行〜第１６行）
「従来、第３図に示すようなデータ線制御回路が提案されている。第３図において、電界効果トランジスタ（以下ＭＯＳと呼ぶ）２はドレインがデータ線１に、ソースが電源に接続され、ゲートには制御信号１が入力されている。センスアンプ回路であるインバータ３の入力はデータ線１に接続されている。また、ＭＯＳ４は列デコーダー（図示せず）により制御されるメモリーセル選択トランジスタであり、ドレインがデータ線１に接続され、ソースはメモリーセル０のデータ出力端子に接続される。また、ゲートには前記列デコーダからの制御信号２が入力される。ここで、第３図に示すようにデータ線１には前記メモリーセル選択トランジスタＭＯＳ４と同様にＮ個のＭＯＳが接続されており、それを介してメモリーセル０〜Ｎが接続されている。次に第４図に示すタイミングチャートを参照し、上述の回路の動作を説明する。・・・行デコーダ（図示せず）によりメモリーセル０が選択され、ＤＡＴＡ０に論理「Ｌ」が伝達される。・・・制御信号１によりＭＯＳ２が制御されＯＮの状態となりデータ線１がプリチャージされ、電位がＨｉｇｈのレベル（以下、論理「Ｈ」と呼ぶ）の状態となる。更に、制御信号１が論理「Ｌ」となりＭＯＳ２がＯＦＦし、前記列デコーダからの制御信号が論理「Ｈ」となり、前記メモリーセル選択トランジスタＭＯＳ４がＯＮ状態となると、図４に示すようにデータ線１はＤＡＴＡ０によりゆるやかに論理「Ｌ」へ変化し、それを受けてセンスアンプ出力はゆるやかに論理「Ｌ」から論理「Ｈ」へ変化する。」（第１頁右下欄第１行〜第２頁左上欄第１６行）
「この第１図において、第３図に対応する部分には同一符号を付し、その重複説明は省略する。
　本実施例において、電位検出器５の一方の入力端子は前記データ線１に接続され、他方の入力端子には制御信号１が入力される。増幅器６のドレインはデータ線１に接続され、ソースは接地される。また、ゲートには前記電位検出器５の出力である制御信号３が入力される。いま、行デコーダ（図示せず）により前記メモリーセル０が選択され、ＤＡＴＡ０が論理「Ｌ」の状態になる場合について考える。このとき列デコーダ（図示せず）からの制御信号２により制御される前記メモリーセル選択トランジスタＭＯＳ４はＯＦＦの状態であり、また前記データ線１は制御信号１により制御されたＭＯＳ２によりプリチャージされ論理「Ｈ」の状態となる。次に、制御信号１が論理「Ｌ」の状態となりＭＯＳ２がＯＦＦした後、前記列デコーダからの制御信号２が論理「Ｈ」に変化すると、前記列選択トランジスタＭＯＳ４がＯＮ状態となり、前記データ線１は前記ＤＡＴＡ０により論理「Ｌ」へ変化し始める。この時、電位検出器５は前記データ線１の論理「Ｌ」への変化を素早く検出して制御信号３を出力し、増幅器６を活性化させる。前記増幅器６が活性化されると、前記データ線１はその働きにより、第２図のように高速に論理「Ｌ」の状態に変化する。」（第２頁左下欄第１２行〜右下欄第１７行）
「本発明によれば実施例図面第２図に示すようにデータ線の電位変化を高速にすることによりセンスアンプ回路の出力をΔｔだけ高速にすることができ、アクセスタイムの高速な半導体記憶装置を得ることができる。」（第３頁左上欄第１７行〜右上欄第１行）
　第１図と第３図及びそれらの説明によれば、データ線１は１本の線により構成されていることは明らかである。
　したがって、引用例には、複数のメモリーセル０〜Ｎと、該複数のメモリーセル０〜Ｎに接続された１本のデータ線１と、ドレインがデータ線１に、ソースが電源に接続され、ゲートには制御信号１が入力され、制御信号１によりデータ線１を電源電圧で規定される電位にプリチャージするＭＯＳトランジスタ２と、データ線１に接続され該データ線１の電位に応じた出力信号を出力するセンスアンプ回路３とを有する半導体記憶装置において、データ線１の論理「Ｌ」への変化を素早く検出して増幅器６を活性化させることによりデータ線１を高速に論理「Ｌ」の状態に変化させる半導体記憶装置が記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例記載のもの（以下「後者」という。）を比較すると、両者は、いずれも半導体メモリであって、後者の「データ線１」、「制御信号１」、「ＭＯＳトランジスタ２」、「増幅器６」は、それぞれ前者の「ビット線」、「プリチャージクロック」、「プリチャージ用トランジスタ」、「制御手段」に対応しており、
　両者は、「複数のメモリセルと、該複数のメモリセルに接続された１本のビット線と、電源電圧、プリチャージクロック、及び前記ビット線に接続され、前記プリチャージクロックに応答して前記ビット線を前記電源電圧で規定される電位にプリチャージするプリチャージ用トランジスタと、前記ビット線に接続され該ビット線の電位に応じた出力信号を出力するセンスアンプとを有する半導体メモリにおいて、前記ビット線の電位の立ち下がりを検出して該ビット線の電位を急激に低下させる制御手段を設けたことを特徴とする半導体メモリ。」
である点で一致し、
　前記ビット線の電位の立ち下がりの検出を、前者は、「前記センスアンプの出力に基づいて」行うのに対し、
　後者は、直接データ線の電位により行う点で相違している。
　次に、上記相違点について検討する。
　後者の半導体記憶装置においても、センスアンプ回路３の出力はデータ線１の電位に依存するものであるから、データ線の電位の変化を検出する際に、データ線１の電位を直接検出する代りにセンスアンプ回路３の出力により検出しようとすることは当業者が容易になし得ることである。
　また、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。