【事件の表示】
　平成　４年特許願第２８９９６８号「半導体集積回路」拒絶査定に対する審判事件［平成　６年　５月２０日出願公開、特開平　６−１４０６０７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年１０月２８日の出願であって、平成７年１０月３１日付、平成８年７月５日付、平成９年８月２５日付、および、平成１１年１２月１６日付手続補正書にて補正されている。
　請求項に記載の発明は、特許請求の範囲に記載された下記のとおりのものと認める。
「【請求項1】　半導体基板の表面に形成される複数の第1導電型のウエル領域を有し、隣接する上記ウエル領域は所定間隔を有して配置されると共に複数のグループに区分される、ウエル領域群と、
　上記複数のウエル領域の各々の表面に形成され、それぞれが第2導電型のソース領域及びドレイン領域と、ゲート電極とを有する複数の第2導電型のMOSトランジスタと、
　上記複数のウエル領域の各々に対応して設けられ、それぞれが対応する上記ウエル領域の表面に形成される複数の第1導電型の電位供給領域と、
　上記複数のグループに対応して設けられ、それぞれが対応する上記グループにおける上記ウエル領域に形成される上記電位供給領域に電気的に接続される複数の電源線と
を備え、上記複数のウエル領域は上記半導体基板の4辺に沿って直線状に配置される半導体集積回路。
【請求項2】　上記複数の電源線には互いに異なる電位が印加される、請求項1記載の半導体集積回路。
【請求項3】　上記複数の電源線は同じ高さの導電層にて形成されると共に並行に配置されている、請求項1又は請求項2記載の半導体集積回路。
【請求項4】　上記複数の電源線は上記電位供給領域の上方に形成されている、請求項3記載の半導体集積回路。
【請求項5】　上記複数の電源線は異なる高さの導電層にて形成されると共に、重なり部分をもって並行に配置されている、請求項1又は請求項2記載の半導体集積回路。
【請求項6】　上記複数の電源線は上記電位供給領域の上方に形成されている、請求項5記載の半導体集積回路。
【請求項7】　上記複数のグループは第1及び第2のグループであり、上記複数の電源線は上記第1及び第2のグループにそれぞれ対応する第1及び第2の電源線であり、上記第1の電源線は上記第2のグループにおけるウエル領域に形成される電位供給領域に対応して欠損部を有し、
　上記第1の電源線よりも上方に位置する上記第2の電源線は、上記欠損部を介して前記第2のグループにおける上記ウエル領域に形成される上記電位供給領域に電気的に接続される、請求項5又は請求項6記載の半導体集積回路。
【請求項8】　上記電位供給領域の各々は、対応する上記ウエル領域に形成される上記MOSトランジスタの上記ソース領域に隣接して配置され、
　上記複数の電源線は上記複数のMOSトランジスタの上記ソース領域の上方にも位置し、
　上記MOSトランジスタの各々のソース領域のチャネル方向に沿った幅はドレイン領域の上記チャネル方向に沿った幅よりも大きく形成され、
　上記MOSトランジスタの各々のソース領域が、隣接した上記電位供給領域が接続される上記電源線に電気的に接続されている、請求項1乃至請求項7のいずれか一つに記載の半導体集積回路。
【請求項9】　上記ウェル領域の各々において上記MOSトランジスタが1つ形成される、請求項1乃至請求項8のいずれか一つに記載の半導体集積回路。
【請求項10】　上記ウエル領域の各々において上記MOSトランジスタが複数形成される、請求項1乃至請求項8のいずれか一つに記載の半導体集積回路
【請求項11】　上記ウエル領域に対応して上記半導体基板の表面に形成され、互いに所定間隔を有して配置されると共に対応する上記ウエル領域の上記複数のグループに区分される、複数の第2導電型の他のウエル領域を更に備え、
上記複数の他のウエル領域の各々の表面には、それぞれが第1導電型のソース領域及びドレイン領域と、ゲート電極とを有する複数の第1導電型の他のMOSトランジスタが形成される、請求項1記載の半導体集積回路。」
２．引用例
　これに対して、原審における拒絶の理由に引用された、刊行物、特開平１−２７３３３２号公報（以下引用例１という）には、
「（課題を解決するための手段)
　本発明の大規模集積回路装置は、内部セル領域に設けられた複数個の内部セルのウエルを夫々独立した構成とし、かつ各ウエルのコンタクト領域に対して夫々電圧が異なる複数の電源配線を延設し、任意の電源配線を選択してウエルに接続可能に構成している。」（第２頁左上欄第１１行ないし第１５行）
「第1図は本発明の一実施例の要部の平面図であり、第2図の鎖線Aで囲んだ2つの内部セルを拡大した図である。また、第3図及び第4図はそれぞれ第1図におけるB‐B線,及びC‐C線に沿う断面図である。なお、本実施例では各内部セル1はPチャネルMOSトランジスタとNチャネルMOSトランジスタとで構成される相補型MOS(C‐MOS)として構成した例を示している。
　これらの図において、各内部セル1は、P型半導体基板8に形成したNチヤネルMOSトランジスタNMOSと、このP型半導体基板8に設けたNウェル9に形成したPチヤネルMOSトランジスタPMOSとで構成される。
　前記NチャネルMOSトランジスタNMOSは、第3図に示すように、P型半導体基板8にP型半導体基板と接続するためのP＋型領域10,ソース,ドレインとなるN＋型領域11を形成しており、更にフィールド酸化膜12,ゲート酸化膜13,ゲート電極14、絶縁膜15を形成している。
　また前記PチヤネルMOSトランジスタPMOSは、第4図に示すように、各内部セルのNウエル9は夫々独立して構成され、このNウエル9中にNウエル9と接続するためのN＋型領域16,ソース,ドレインとなるP＋型領域17を形成している。なお、12はフィールド酸化膜、13はゲート酸化膜、18はゲート電極、15は絶縁膜である。
　そして、この実施例では、前記PチャネルMOSトランジスタPMOSの領域上に、夫々異なる電圧が供給される2本の電源配線5及び電源配線6を平行に延設し、絶縁膜15に開孔したコンタクトホール19を通して電源配線5又は6の一方をN＋型領域16に電気接続し、Nウエル9をその電位に保っている。このとき使用電源電位をP＋型領域17のいずれかにも接続することにより使用回路上の最高電位として使用することができる。」（第２頁右上欄第１行ないし左下欄第１８行）
「　したがって、この構成によれば、各内部セル１に対して異なる電圧の電源配線5及び6が延設され、かつ各内部セルのNウエル9が独立して形成れていることから、単にコンタクトホール１9の位置を任意に設定するだけで各内部セルのNウエル9の電位を電源配線5または6の何れかの電位に個別に設定することが可能となる。これにより、所望の論理を構成するフアンクション・ブロックにおいて、各論理に最適な電圧を選択して回路を構成することが可能となる。」（第２頁右下欄第７行ないし第１６行）の記載と共に第１図ないし第４図が示されている。図面１，３，４において、ＭＯＳトランジスタが複数形成され、トランジスタが形成された各ウエル領域にそれぞれ電位供給のための接続領域が形成されている。また第３図には、チップの４辺に沿って入出力回路領域３が設けられている。
してみると、上記引用例１には、
「内部セル領域に設けられた複数個の内部セルのウエルを夫々独立した構成とし、かつ各ウエルのコンタクト領域に対して夫々電圧が異なる複数の電源配線を延設し、任意の電源配線を選択してウエルに接続可能とするために、P型半導体基板に設けたNウェル９に形成したPチヤネルMOSトランジスタPMOSを構成し、該Nウエル９は夫々独立して構成され、このNウエル中に上記電源線５，６と接続するためのN＋型領域１６を形成し、PチャネルMOSトランジスタPMOSの領域上に、夫々異なる電圧が供給される2本の電源配線５，６を平行に延設し、絶縁膜１５に開孔したコンタクトホール１９を通して２本の電源配線５，６の一方をN＋型領域１６に電気接続し、チップの４辺に沿って入出力回路領域３が設けられてた大規模集積回路装置」
が記載されているものと認められる。
引用例２（特開平２−３７７４９号公報）には
「しかして、最近では、同一チップ内に異なる種類の回路を搭載し、使用条件や機能の上でより高い融通性を持たせることが行われている。例えばＣＭＯＳゲートアレイにおいても、デジタル回路とアナログ回路を混在させたり、低電圧動作回路と高電圧インターフェイス回路を組み合わせたりして、より高い機能と汎用性が追求されるようになってきている。」（第１頁右下欄第１４行ないし第２頁左上欄第１行）
「第１図は本発明の第１実施例の平面図である。ゲートアレイチップ１０は内部セルアレイ領域１１とインターフェイスセルアレイ領域１２に大別され、インターフェイスセルアレイ上には異なる電位のＶＤＤバスラインが２種類配置されている。これら高ＶＤＤバスライン１３１と低ＶＤＤバスライン１３２の間に１３１，１３２いずれにも接続可能な電源バスライン（以下可変ＶＤＤバスライン）１３３が配置されている。本実施例では１チップ上で可変ＶＤＤバスラインが４つに分割され、チップ上の各辺ごとにＶＤＤ電位が選択できるようになっているが、必要に応じてさらに細分化も可能である。」（第２頁右上欄第１２行ないし左下欄第４行）が記載され、第１図が示されている。第１図において、ゲートアレイチップ１０の複数のインターフェイスセルアレイ領域１２は、半導体基板の4辺に沿って直線状に配置されている。
したがって、第２引用例には、「同一チップ内に異なる種類の回路を搭載し、低電圧動作回路と高電圧インターフェイス回路を組み合わせたりして、より高い機能と汎用性を持たせるために、インターフェイスセルアレイ上には２種類のＶＤＤバスラインが、適宜選択接続可能に配置され、複数のインターフェイスセルアレイ領域は上記半導体基板の4辺に沿って直線状に配置された半導体集積回路」が記載されている。
３．対比・判断
　本願発明と引用例に記載された発明とを対比すると、引用例１の「Nウェル9」、「PチヤネルMOSトランジスタPMOS」、「電源配線５，６と接続するためのN＋型領域16」、「2本の電源配線5及び電源配線6」、「大規模集積回路装置」、は、本願発明の「ウエル領域」、「第2導電型のMOSトランジスタ」、「第1導電型の電位供給領域」、「複数の電源線」、「半導体集積回路」にそれぞれ相当する。また、引用例１には「所望の論理を構成するフアンクション・ブロックにおいて、各論理に最適な電圧を選択して回路を構成することが可能となる。」と記載されており「フアンクション・ブロック」は、一般に複数のトランジスタを有する複数のウエル領域から構成されているのが通常であるから、引用例１に記載の「フアンクション・ブロック」が、本願発明の「ウエル領域群」に相当する。
よって、両者は、
「半導体基板の表面に形成される複数の第1導電型のウエル領域を有し、隣接する上記ウエル領域は所定間隔を有して配置されると共に複数のグループに区分される、ウエル領域群と、
　上記複数のウエル領域の各々の表面に形成され、それぞれが第2導電型のソース領域及びドレイン領域と、ゲート電極とを有する複数の第2導電型のMOSトランジスタと、
　上記複数のウエル領域の各々に対応して設けられ、それぞれが対応する上記ウエル領域の表面に形成される複数の第1導電型の電位供給領域と、
　上記複数のグループに対応して設けられ、それぞれが対応する上記グループにおける上記ウエル領域に形成される上記電位供給領域に電気的に接続される複数の電源線と
を備える半導体集積回路。」
の点で一致しており、
　上記複数のウエル領域が、本願請求項１に記載の発明では、「上記半導体基板の4辺に沿って直線状に配置される」のに対し、引用例１に記載の発明では、この点の記載が無い点で相違する。
　上記相違点について検討する。
　引用例１に記載のウエルを、引用例２に記載のインターフェイスセルアレイ領域の配置に適用する事に格別の困難性は認められず、該ウエル領域を半導体基板の4辺に沿って直線状に配置される構成とすることは通常の知識を有するものが容易になし得ることである。
４．むすび
　したがって、本願請求項１に記載された発明は、その出願前に国内において頒布された上記の引用例１、２に記載された発明に基いて、その出願前にその発明の属する技術分野における通常の知識を有するものが、容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。また、請求項１に記載された発明が特許を受けることができない発明であるから、他の請求項に記載の発明については検討するまでもなく、本願は拒絶されるべきである。
　よって、結論のとおり審決する。