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　特願２０１１−５１６６８２「低パワーのデシリアライザーと多重分離方法」拒絶査定不服審判事件〔平成２１年１２月３０日国際公開、ＷＯ２００９／１５８５４１、平成２３年１０月　６日国内公表、特表２０１１−５２６４６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００９年　６月２５日（パリ条約による優先権主張外国庁受理２００８年　６月２６日、（ＵＳ）米国）を国際出願日とする出願であって、平成２４年　６月２０日付けで拒絶査定がなされ、これに対し、平成２４年１０月２６日付けで審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２．補正却下の決定
［結論］
　平成２４年１０月２６日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　平成２４年１０月２６日付けの手続補正（以下、「本件補正」という。）は、補正前の平成２４年　５月１４日付け手続補正書の特許請求の範囲の【請求項１】に記載された
「第１の直列データストリームを受信するために入力と、第１および第２の出力上の第１の直列データストリームの連続するビットを交互に出力するために出力を含む第１のデマルチプレクサと、
　第１および第２の出力にそれぞれ結合された第１および第２の複数のシフトレジスタと、
　複数の入力と第１の並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含む第１のセレクタであって、
　　複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合し、前記複数のマルチプレクサの個数は、２を基底としない個数を含む、第１のセレクタと、
　第２の直列データストリームを受信するために入力を含み、また、第１と第２の出力上に第２の直列データストリームの連続するビットを交互に出力するために第３と第４の出力を含む第２のデマルチプレクサと、
　前記第３と第４の出力にそれぞれ結合された第３および第４の複数のシフトレジスタと、および、
　それぞれ複数の入力と、第２の並列データストリーム一部を形成する選択的な出力を含む第２のセレクタであって、前記複数のマルチプレクサの１つにおける第１の入力は、前記第３のシフトレジスタに結合し、複数のマルチプレクサの１つにおける第２の入力は前記第４の複数のシフトレジスタに結合する、第２のセレクタと
を備えるデシリアライザー。」
という発明（以下、「本願発明」という。）を
「第１の直列データストリームを受信するために入力と、第１および第２の出力上の第１の直列データストリームの連続するビットを交互に出力するために出力を含む第１のデマルチプレクサと、
　第１および第２の出力にそれぞれ結合された第１および第２の複数のシフトレジスタと、
　複数の入力と第１の並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含む第１のセレクタであって、
　　複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合し、前記複数のマルチプレクサの個数は、２を基底としない個数を含む、第１のセレクタと、
　第２の直列データストリームを受信するために入力を含み、また、第１と第２の出力上に第２の直列データストリームの連続するビットを交互に出力するために第３と第４の出力を含む第２のデマルチプレクサと、
　前記第３と第４の出力にそれぞれ結合された第３および第４の複数のシフトレジスタと、および、
　それぞれ複数の入力と、第２の並列データストリーム一部を形成する選択的な出力を含む第２のセレクタであって、前記複数のマルチプレクサの１つにおける第１の入力は、前記第３のシフトレジスタに結合し、複数のマルチプレクサの１つにおける第２の入力は前記第４の複数のシフトレジスタに結合する、第２のセレクタと
を
備え、
　
前記複数のマルチプレクサの１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する、
デシリアライザー。」
という発明（以下、「補正後の発明」という。）に補正することを含むものである。（当審注：アンダーラインは補正箇所を示す。）
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　本件補正は、本願発明の特許請求の範囲の請求項１の「複数のマルチプレクサ」に関し、「前記複数のマルチプレクサの１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する」ことを限定するものであるから、特許請求の範囲を減縮するものである。
　そして、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（新規事項）及び同法第１７条の２第５項（補正の目的）の規定に適合している。
　
（２）独立特許要件
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものか否かについて、以下検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項で、「補正後の発明」として認定したとおりのものである。
　
［引用発明］
　原査定の拒絶理由に引用された特開平１１−１４５９４４号公報（以下、「引用例」という。）には、「信号同期検出回路」として、図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【発明の属する技術分野】本発明は、信号同期検出回路に関し、特に、入力したシリアルデータを所定の信号に従ってシリアル／パラレル変換する機能を備えた信号同期検出回路に関する。」（２頁２欄）
　
ロ．「【００３７】次に、本実施形態例の具体例を説明する。図７は、本実施形態例における信号同期検出回路を示す回路図である。信号同期検出回路は、４Ｇｂｐｓのシリアルデータを受信して１：２のデータ変換を行い、２Ｇｂｐｓの時点でワード同期をとると共に２：１０のシリアル／パラレル変換を行う。信号同期検出回路は、データ変換部（第１の変換手段）４８、シフトレジスタ部３３、同期検出部３４、５分周カウンタ３５、及びシリアル／パラレル変換部（第２の変換手段）３６と、セレクタ部３８とを備える。
【００３８】データ変換部４８は、入力された４Ｇｂｐｓのシリアルデータに１：２のデータ変換を行い、２Ｇｂｐｓの変換シリアルデータとしてシフトレジスタ部３３に出力する。シフトレジスタ部３３は、縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａと、縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂとを備える。各データ入力部には、２Ｇｂｐｓの変換シリアルデータと共に、２ＧＨｚのクロック信号が夫々入力される。」（６頁９欄）
　
ハ．「【００４１】シリアル／パラレル変換部３６は、縦続接続された１１個のＤ型マスタースレーブフリップフロップ回路４５から成り、変換シリアルデータに対して２：１０のシリアル／パラレル変換を行う。１１個のフリップフロップ回路４５には、その奇数番目のものに、第２データ入力部３３ｂのフリップフロップ回路４２の先頭（図の右端）のもの（４２ａ）から順に接続され、偶数番目のものに、第１データ入力部３３ａのフリップフロップ回路４１の先頭（図の右端）のもの（４１ａ）から順に接続される。シフトレジスタ部３３の各フリップフロップ回路４１、４２からの出力データは、シリアル／パラレル変換部３６の各Ｄ型マスタースレーブフリップフロップ回路４５に対して一通り入力される。
【００４２】セレクタ部３８は、縦続接続された１０個の２入力１出力セレクタ回路１７を備え、入力される変換シリアルデータの先頭ビットの位置に対応し、出力を１ビットシフトしてパラレルデータを出力する２ｔｏ１セレクタとして構成される。つまり、セレクタ部３８は、フリップフロップ回路２９の出力が０のとき、セレクタ信号Ｓが１でＤ１をパラレルデータとして出力し、フリップフロップ回路２９の出力が１のとき、セレクタ信号Ｓが０でＤ２をパラレルデータとして出力する。このように、セレクタ部３８は、フリップフロップ回路２９の出力１及び０に夫々対応して、シリアル／パラレル変換部３６の上から１〜１０番目のフリップフロップ回路４５から、或いは、上から２〜１１番目のフリップフロップ回路４５から選択的にデータを受け取り、Ｄ１又はＤ２のパラレルデータとして出力する。」（６頁１０欄）
　
ニ．「【００４３】本実施形態例の信号同期検出回路では、シフトレジスタ部３３が、データ変換部４８から受けとった２Ｇｂｐｓの変換シリアルデータを、２ＧＨｚのクロック信号によって１ビットずつシフトする。シフトされた変換シリアルデータは、シリアル／パラレル変換部３６の対応するフリップフロップ回路４５に順次に入力される。」（６頁１０欄）
　
ホ．「【００５０】
【発明の効果】以上説明したように、本発明の信号同期検出回路によると、シリアル／パラレル変換を確実に行いながらも、信号同期検出に際してデータ遅延が少なく、比較的小さい規模の回路から成り、低消費電力を図ることができる」（７頁１２欄）
　
　上記引用例の記載及び図面並びにこの分野の技術常識を考慮すると、
ａ）上記イ．〜ホ．の記載及び図７から、引用例には、「シリアル／パラレル変換」する回路が記載されていると認められる。
ｂ）上記ロ．の記載から、引用例の「シリアル／パラレル変換」回路は、「４Ｇｂｐｓのシリアルデータ」を「受信」し、「１：２のデータ変換を行」う「データ変換部４８」と、当該「データ変換部４８」の２つの出力にそれぞれ結合される「縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａ」と「縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂ」とを備えるものと認められる。
　そして、引用例に記載された「データ変換部４８」が「シリアルデータ」を「受信」するための入力と、「データ変換を行」った２つの出力を有することは自明のことである。
ｃ）上記ハ．の記載から、引用例の「シリアル／パラレル変換」回路は、「１１個のＤ型マスタースレーブフリップフロップ回路４５から成」る「シリアル／パラレル変換部３６」と、「１０個の２入力１出力セレクタ回路１７を備え」た「セレクタ部３８」とを備えるものと認められる。
　さらに、図７から、引用例に記載された各「２入力１出力セレクタ回路１７」の１つの入力は、「シリアル／パラレル変換部３６」の「Ｄ型マスタースレーブフリップフロップ回路４５」を介して、「第１データ入力部３３ａ」の「Ｄ型マスタースレーブフリップフロップ回路４１」の１つと接続され、同様に、上記「２入力１出力セレクタ回路１７」のもう１つの入力は、「シリアル／パラレル変換部３６」の「Ｄ型マスタースレーブフリップフロップ回路４５」を介して、「第２データ入力部３３ｂ」の「Ｄ型マスタースレーブフリップフロップ回路４２」の１つと接続されることが明らかであるから、引用例の「シリアル／パラレル変換」回路では、「２入力１出力セレクタ回路１７」の１つの入力は、「５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａ」に結合し、「２入力１出力セレクタ回路１７」のもう１つの入力は、「５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂ」に結合するものと認められる。
　そして、引用例に記載された「セレクタ部３８」によって、パラレルデータが形成され、各「２入力１出力セレクタ回路１７」が当該パラレルデータの１ビット（部分）を形成することは、自明である。
　また、図７から、引用例の「シリアル／パラレル変換」回路では、「２入力１出力セレクタ回路１７」の１つにおける１つの入力は、「第１データ入力部３３ａ」の「５個のＤ型マスタースレーブフリップフロップ回路４１」の１つの位置で結合し、当該「２入力１出力セレクタ回路１７」の１つにおけるもう１つの入力は、「第２データ入力部３３ｂ」の「５個のＤ型マスタースレーブフリップフロップ回路４２」の１つの位置で結合するものと認められる。
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
「シリアルデータを受信するための入力と、１：２のデータ変換を行った２つの出力を有するデータ変換部４８と、
　２つの出力にそれぞれ結合された縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａと縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂと、
　１１個のＤ型マスタースレーブフリップフロップ回路４５から成るシリアル／パラレル変換部３６と、パラレルデータの部分を形成する１０個の２入力１出力セレクタ回路１７を備えたセレクタ部３８であって、
　２入力１出力セレクタ回路１７の１つの入力は、５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａに結合し、２入力１出力セレクタ回路１７のもう１つの入力は、５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂに結合するセレクタ部３８とを備え、
　前記２入力１出力セレクタ回路１７の１つにおける１つの入力は、第１データ入力部３３ａの５個のＤ型マスタースレーブフリップフロップ回路４１の１つの位置で結合し、前記２入力１出力セレクタ回路１７の１つにおけるもう１つの入力は、第２データ入力部３３ｂの５個のＤ型マスタースレーブフリップフロップ回路４２の１つの位置で結合する、
シリアル／パラレル変換回路。」
　
［対比・判断］
　補正後の発明と引用発明とを対比すると、
（Ａ）引用発明の「シリアルデータ」と補正後の発明の「第１の直列データストリーム」とは、いずれも「直列データストリーム」という点で一致する。　
（Ｂ）引用発明の「１：２のデータ変換を行」うことが、「シリアルデータ」の連続するビットを交互に出力し、デマルチプレクサといえるものであることは自明であるから、引用発明の「１：２のデータ変換を行った２つの出力」と補正後の発明の「第１および第２の出力上の第１の直列データストリームの連続するビットを交互に出力するために出力」とは、いずれも「第１および第２の出力上の直列データストリームの連続するビットを交互に出力するために出力」という点で一致し、引用発明の「データ変換部４８」と補正後の発明の「第１のデマルチプレクサ」とは、いずれも「デマルチプレクサ」という点で一致する。
（Ｃ）引用発明の「縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４１」と「縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４２」は、上記引用例のニ．の記載も参酌すると、複数のシフトレジスタといえることは明らかであるから、引用発明の「縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａと縦続接続された５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂ」は、補正後の発明の「第１および第２の複数のシフトレジスタ」に相当する。
（Ｄ）引用発明の「２入力１出力セレクタ回路１７」が複数の入力を有し、出力が選択可能であることは自明であるから、引用発明の「１０個の２入力１出力セレクタ回路１７」は、補正後の発明の「複数のマルチプレクサ」に相当する。
　そして、引用発明の「パラレルデータの部分」と補正後の発明の「第１の並列のデータストリームの部分」とは、いずれも「並列のデータストリームの部分」という点で一致し、引用発明の「セレクタ部３８」と補正後の発明の「第１のセレクタ」とは、いずれも「セレクタ」という点で一致するので、引用発明の「１１個のＤ型マスタースレーブフリップフロップ回路４５から成るシリアル／パラレル変換部３６と、パラレルデータの部分を形成する１０個の２入力１出力セレクタ回路１７を備えたセレクタ部３８」と補正後の発明の「複数の入力と第１の並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含む第１のセレクタ」とは、いずれも「複数の入力と並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含むセレクタ」という点で一致する。
（Ｅ）引用発明の「２入力１出力セレクタ回路１７の１つの入力」、「２入力１出力セレクタ回路１７のもう１つの入力」は、補正後の発明の「複数のマルチプレクサの１つの第１の入力」、「複数のマルチプレクサの１つの第２の入力」に、それぞれ相当するので、引用発明の「２入力１出力セレクタ回路１７の１つの入力は、５個のＤ型マスタースレーブフリップフロップ回路４１から成る第１データ入力部３３ａに結合し、２入力１出力セレクタ回路１７のもう１つの入力は、５個のＤ型マスタースレーブフリップフロップ回路４２から成る第２データ入力部３３ｂに結合する」と補正後の発明の「複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合し」との間に実質的な差異はない。
（Ｆ）補正後の発明の「２を基底としない個数」は、明細書【００２８】、【００３８】、【００５０】等を参酌すると、２Ｎ でない個数を意味するものと認められるので、引用発明の「１０個の２入力１出力セレクタ回路１７」と補正後の発明の「前記複数のマルチプレクサの個数は、２を基底としない個数を含む」との間に実質的な差異はない。
（Ｇ）引用発明の「第１データ入力部３３ａの５個のＤ型マスタースレーブフリップフロップ回路４１の１つの位置で結合し」、「第２データ入力部３３ｂの５個のＤ型マスタースレーブフリップフロップ回路４２の１つの位置で結合する」と補正後の発明の「複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し」、「前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する」との間に実質的な差異はないので、引用発明の「前記２入力１出力セレクタ回路１７の１つにおける１つの入力は、第１データ入力部３３ａの５個のＤ型マスタースレーブフリップフロップ回路４１の１つの位置で結合し、前記２入力１出力セレクタ回路１７の１つにおけるもう１つの入力は、第２データ入力部３３ｂの５個のＤ型マスタースレーブフリップフロップ回路４２の１つの位置で結合する」は、補正後の発明の「前記複数のマルチプレクサの１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する」に相当する。
（Ｈ）引用発明の「シリアル／パラレル変換回路」は、補正後の発明の「デシリアライザー」に相当する。
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
「直列データストリームを受信するために入力と、第１および第２の出力上の直列データストリームの連続するビットを交互に出力するために出力を含むデマルチプレクサと、
第１および第２の出力にそれぞれ結合された第１および第２の複数のシフトレジスタと、
　複数の入力と並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含むセレクタであって、
　複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合し、前記複数のマルチプレクサの個数は、２を基底としない個数を含む、セレクタと、
を備え、
　前記複数のマルチプレクサの１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する、
デシリアライザー。」
　
＜相違点＞　
　上記「デシリアライザー」に関し、補正後の発明は「第２の直列データストリームを受信するために入力を含み、また、第１と第２の出力上に第２の直列データストリームの連続するビットを交互に出力するために第３と第４の出力を含む第２のデマルチプレクサと、
　前記第３と第４の出力にそれぞれ結合された第３および第４の複数のシフトレジスタと、および、
　それぞれ複数の入力と、第２の並列データストリーム一部を形成する選択的な出力を含む第２のセレクタであって、前記複数のマルチプレクサの１つにおける第１の入力は、前記第３のシフトレジスタに結合し、複数のマルチプレクサの１つにおける第２の入力は前記第４の複数のシフトレジスタに結合する、第２のセレクタ」を備え、上記「直列データストリーム」、「並列データストリーム」、「デマルチプレクサ」及び「セレクタ」が、それぞれ「第１の直列データストリーム」、「第１の並列データストリーム」、「第１のデマルチプレクサ」及び「第１のセレクタ」であるのに対し、引用発明は当該構成を備えていない点。
　
　上記相違点について検討する。
　直列データストリームを並列データストリームに変換するシリアル／パラレル変換回路（デシリアライザー）の構成として、受信する直列データストリームを第１と第２の２つの直列データストリームに分割し、分割された第１と第２の直列データストリームに対して２系統のシリアル／パラレル変換回路を設けることは、周知技術（例えば、原査定において周知例として引用された特開２００４−３３６５５８号公報（【００７２】〜【００７５】、図１０）、特開２００３−３２１２１号公報（【００１３】、図１）参照。）である。
　すると、引用発明において、シリアルデータを分割して、第１と第２の「シリアルデータ」を生成し、第１と第２の「シリアルデータ」に対して２系統のシリアル／パラレル変換回路を設け、第１と第２の「データ変換部（デマルチプレクサ）」、第１と第２のパラレルデータの部分を形成する複数の「２入力１出力セレクタ回路（マルチプレクサ）」を含む第１と第２の「セレクタ部（セレクタ）」、第１の「データ変換部（デマルチプレクサ）」の出力に結合された「縦続接続された」複数の「Ｄ型マスタースレーブフリップフロップ回路から成る第１データ入力部」（第１の複数のシフトレジスタ）と「縦続接続された」複数の「Ｄ型マスタースレーブフリップフロップ回路から成る第２データ入力部」（第２の複数のシフトレジスタ）、第２の「データ変換部（デマルチプレクサ）」の出力に結合された「縦続接続された」複数の「Ｄ型マスタースレーブフリップフロップ回路から成る第１データ入力部」（第３の複数のシフトレジスタ）と「縦続接続された」複数の「Ｄ型マスタースレーブフリップフロップ回路から成る第２データ入力部」（第４の複数のシフトレジスタ）を備える構成とし、その際、「セレクタ部（セレクタ）」の「２入力１出力セレクタ回路（マルチプレクサ）」の個数及び「データ入力部」の「Ｄ型マスタースレーブフリップフロップ回路（シフトレジスタ）」の数を調整することは、当業者であれば周知技術に基づいて適宜なし得ることである。
　よって、上記相違点に係る構成は、引用発明において周知技術を適用することにより容易になし得ることである。
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が予測できる範囲のものである。
　
　したがって、上記補正後の発明は上記引用例に記載された発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成２４年１０月２６日付けの手続補正は上記のとおり却下されたので、本願発明は、「第２．１．本願発明と補正後の発明」の項で、「本願発明」として認定したとおりである。
　
２．引用発明
　引用発明は、上記「第２．２．（２）独立特許要件」の項中の［引用発明］の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から、当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に上記補正に係る限定を付加した補正後の発明が、上記「第２．２．（２）独立特許要件」の項で検討したとおり、上記引用例に記載された発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、当業者が容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、上記引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。