(57)【要約】【課題】破壊読み出し方式の半導体記憶装置の読み出し性能を向上する。【解決手段】実施形態に係わる半導体記憶装置は、第１の値及び第２の値を記憶可能なメモリセル(MC)と、メモリセル(MC)からセンスノード(N0)に読み出される第１の値又は第２の値を増幅するセンスアンプ(SA0)と、センスノード(N0)に接続される第１の制御端子を有する第１の転送トランジスタ(QP0)と、センスノード(N0)に接続される第２の制御端子を有する第２の転送トランジスタ(QN0)と、第１及び第２の転送トランジスタ(QP0 ,QN0)にバックゲート電位を印加するコントローラ(12)と、を備える。【選択図】図２
2018049673.tif 000002
【特許請求の範囲】
【請求項１】
第１の値及び第２の値を記憶可能なメモリセルと、
前記メモリセルからセンスノードに前記第１の値が読み出される場合、前記センスノードを第１の読み出し電位に増幅し、前記メモリセルから前記センスノードに前記第２の値が読み出される場合、前記センスノードを第２の読み出し電位に増幅するセンスアンプと、
前記センスノードに接続される第１の制御端子及び前記第１の制御端子の第１のバックゲート端子を有し、前記センスノードが前記第１の読み出し電位の場合、第１の書き込み電位を前記メモリセルに転送する第１の転送トランジスタと、
前記センスノードに接続される第２の制御端子及び前記第２の制御端子の第２のバックゲート端子を有し、前記センスノードが前記第２の読み出し電位の場合、第２の書き込み電位を前記メモリセルに転送する第２の転送トランジスタと、
前記第１のバックゲート端子に第１のバックゲート電位を印加し、前記第２のバックゲート端子に第２のバックゲート電位を印加するコントローラと、
を具備する半導体記憶装置。
【請求項２】
第１の値及び第２の値を記憶可能なメモリセルと、
前記メモリセルからセンスノード(N0)に前記第１の値が読み出される場合、前記センスノードを第１の読み出し電位に増幅し、前記メモリセルから前記センスノードに前記第２の値が読み出される場合、前記センスノードを第２の読み出し電位に増幅するセンスアンプと、
前記センスノードに接続される第１の制御端子を有し、前記センスノードが前記第１の読み出し電位の場合、第１の書き込み電位を、導電線を介して、前記メモリセルに転送する第１の転送トランジスタと、
前記センスノードに接続される第２の制御端子を有し、前記センスノードが前記第２の読み出し電位の場合、第２の書き込み電位を、前記導電線を介して、前記メモリセルに転送する第２の転送トランジスタと、
前記メモリセルと前記センスノードとの間に接続される第１のスイッチ素子と、
前記メモリセルと前記導電線との間に接続される第２のスイッチ素子と、
前記第１のスイッチ素子をオン状態に設定し、前記第２のスイッチ素子をオフ状態に設定することにより、前記第１の値又は前記第２の値を前記メモリセルから前記センスノードに読み出すコントローラと、
を具備する半導体記憶装置。
【請求項３】
第１の値及び第２の値を記憶可能なメモリセルと、
前記メモリセルからセンスノード(N0)に前記第１の値が読み出される場合、前記センスノードを第１の読み出し電位に増幅し、前記メモリセルから前記センスノードに前記第２の値が読み出される場合、前記センスノードを第２の読み出し電位に増幅するセンスアンプと、
メモリセルに接続される導電線と、
制御信号が入力される第１の制御端子を有し、第１の書き込み電位を前記導電線に転送する第１のＮチャネルトランジスタと、
前記センスノードに接続される第２の制御端子を有し、前記センスノードが前記第２の読み出し電位の場合、第２の書き込み電位を前記導電線に転送する第２のＮチャネルトランジスタと、
前記センスノードが前記第１の読み出し電位又は前記第２の読み出し電位の場合、前記制御信号を用いて前記第１のＮチャネルトランジスタをオン状態に設定するコントローラと、
を具備する半導体記憶装置。
【請求項４】
前記メモリセルは、２ｎ（ｎは、１以上の自然数）の値を記憶可能であり、前記第１及び第２の値は、前記２ｎの値に含まれる、請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記センスアンプは、半導体基板上に配置され、
前記メモリセルは、第１の電極及び第２の電極を有するキャパシタと、前記第１の電極に接続される第１の電流端子、前記センスノードに接続される第２の電流端子、及び、前記第１及び第２の電流端子間の電流経路のオン／オフを制御する制御端子を有する選択トランジスタと、を備え、
前記電流経路は、酸化物半導体層を備える、
請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの半導体記憶装置は、読み出し動作によりメモリセルのデータが破壊される（破壊読み出し方式）。そのため、読み出し動作後に、読み出しデータをメモリセルに書き込む書き戻し動作が行われる。しかし、近年、１つのメモリセルにマルチビットを記憶するマルチビット化が進行し、これに伴い、書き戻し動作に要する時間が長くなる、などの問題が発生している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１００１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、破壊読み出し方式を採用する半導体記憶装置の読み出し性能を向上する技術を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、第１の値及び第２の値を記憶可能なメモリセルと、前記メモリセルからセンスノード(N0)に前記第１の値が読み出される場合、前記センスノードを第１の読み出し電位に増幅し、前記メモリセルから前記センスノードに前記第２の値が読み出される場合、前記センスノードを第２の読み出し電位に増幅するセンスアンプと、前記センスノードに接続される第１の制御端子及び前記第１の制御端子の第１のバックゲート端子を有し、前記センスノードが前記第１の読み出し電位の場合、第１の書き込み電位を前記メモリセルに転送する第１の転送トランジスタと、前記センスノードに接続される第２の制御端子及び前記第２の制御端子の第２のバックゲート端子を有し、前記センスノードが前記第２の読み出し電位の場合、第２の書き込み電位を前記メモリセルに転送する第２の転送トランジスタと、前記第１のバックゲート端子に第１のバックゲート電位を印加し、前記第２のバックゲート端子に第２のバックゲート電位を印加するコントローラと、を備える。
【図面の簡単な説明】
【０００６】
【図１】半導体記憶装置のブロック図。
【図２】第１の実施例に係わる読み出し回路を示す図。
【図３】第１の実施例に係わる読み出し回路を示す図。
【図４Ａ】センスアンプの例を示す図。
【図４Ｂ】センスアンプの例を示す図。
【図４Ｃ】センスアンプの例を示す図。
【図５】読み出し動作の例を示す図。
【図６】読み出しデータとセンスノードの電位との関係を示す図。
【図７】書き戻しトランジスタのオン／オフと書き戻しデータとの関係を示す図。
【図８】読み出しデータを決定するロジック回路の例を示す図。
【図９】センスノードの電位と読み出しデータとの関係を示す図。
【図１０】読み出し動作の例を示すフローチャート。
【図１１】メモリセルアレイの例を示す図。
【図１２】メモリセル内に記憶されるマルチビットデータの例を示す図。
【図１３】３次元ＤＲＡＭの平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】メモリセルの構造例を示す斜視図。
【図１６】メモリセルの構造例を示す斜視図。
【図１７】トランジスタの構造例を示す斜視図。
【図１８】トランジスタの構造例を示す斜視図。
【図１９】トランジスタの構造例を示す斜視図。
【図２０】センスアンプの動作波形の例を示す図。
【図２１】第２の実施例に係わる読み出し回路を示す図。
【図２２】第２の実施例に係わる読み出し回路を示す図。
【図２３】第２の実施例に係わる読み出し回路の波形図を示す図。
【図２４】第３の実施例に係わる読み出し回路を示す図。
【図２５】第１及び第３の実施例の組み合わせに係わる読み出し回路を示す図。
【図２６】第１乃至第３の実施例の組み合わせに係わる読み出し回路を示す図。
【図２７Ａ】センスノードの電位と書き戻し電位との関係を示す波形図。
【図２７Ｂ】センスノードの電位と書き戻し電位との関係を示す波形図。
【図２７Ｃ】センスノードの電位と書き戻し電位との関係を示す波形図。
【図２７Ｄ】センスノードの電位と書き戻し電位との関係を示す波形図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施例を説明する。  
（ブロック図）  
図１は、半導体記憶装置のブロック図を示している。
【０００８】
半導体記憶装置（例えば、ＤＲＡＭ）１０は、インターフェース回路１１、コントローラ１２、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、カラムセレクタ１６、読み出し回路１７、及び、メモリセルアレイ１８を備える。
【０００９】
書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号Ａｄｄｒ、及び、書き込みデータＤｗは、半導体記憶装置１０の外部からインターフェース回路１１に入力される。読み出しデータＤｒは、インターフェース回路１１から半導体記憶装置１０の外部に出力される。
【００１０】
書き込みイネーブル信号ＷＥ及び読み出しイネーブル信号ＲＥは、インターフェース回路１１からコントローラ１２に転送される。
【００１１】
コントローラ１２は、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、読み出し回路１７の動作を制御する。
【００１２】
例えば、コントローラ１２は、書き込みイネーブル信号ＷＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５を動作状態にし、読み出し回路１７を非動作状態にすることにより、書き込み動作を実行する。
【００１３】
また、例えば、コントローラ１２は、読み出しイネーブル信号ＲＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、読み出し回路１７を動作状態にすることにより、読み出し動作を実行する。
【００１４】
ここで、本例の半導体記憶装置１０は、読み出し動作により、読み出し対象としてのメモリセルのデータが破壊されるいわゆる破壊読み出し方式を採用する。そのため、コントローラ１２は、読み出し動作後に、読み出しデータを読み出し対象としてのメモリセルに再書き込みするいわゆる書き戻し動作を行わなければならない。
【００１５】
従って、コントローラ１２は、読み出し動作後の書き戻し動作において、例えば、書き戻し動作に必要な複数の電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１の生成を電位ジェネレータ１３に指示する。
【００１６】
アドレス信号Ａｄｄｒは、インターフェース回路１１から、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５に転送される。
【００１７】
ロウデコーダ／ドライバ１４は、アドレス信号Ａｄｄｒに基づき、メモリセルアレイ１８の複数のロウのうちの１つを選択する。カラムデコーダ１５は、アドレス信号Ａｄｄｒに基づき、セレクタ１６を用いて、メモリセルアレイ１８の複数のカラムのうちの１つを選択する。
【００１８】
このような半導体記憶装置１０において、以下では、破壊読み出し方式の読み出し性能を向上する技術を説明する。
【００１９】
第１の実施例では、バックゲートバイアス効果を利用し、読み出しデータに応じた書き戻し電位を高速にメモリセルに転送可能とすることにより、読み出し性能の向上を図る技術を説明する。また、第２の実施例では、寄生容量を低減し、読み出し対象としてのメモリセルからの電位を高速にセンスノードに読み出すことにより、読み出し性能の向上を図る技術を説明する。さらに、第３の実施例では、書き戻し電位を転送する回路をＮチャネルトランジスタ（ＦＥＴ： Field Effect Transistor）のみとすることにより、読み出し回路の面積縮小を図り、読み出し性能を向上する技術を説明する。
【００２０】
（第１の実施例）  
図２及び図３は、第１の実施例に係わる読み出し回路を示している。
【００２１】
読み出し回路１７は、図１の読み出し回路１７に対応する。
【００２２】
メモリセルアレイに供給される電源電圧の低下や、メモリセルＭＣ内に記憶させるデータのマルチビット化など、が進行すると、読み出し対象としてのメモリセルＭＣからセンスノードＮ０，Ｎ１，Ｎ２に読み出される電位が小さくなる。
【００２３】
センスノードＮ０，Ｎ１，Ｎ２に読み出される電位が小さくなると、これをセンスアンプＳＡ０，ＳＡ１，ＳＡ２により増幅する時間、即ち、センスノードＮ０，Ｎ１，Ｎ２の電位がハイレベル又はロウレベルに確定されるまでの時間が長くなる。
【００２４】
書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１は、一般的に、センスノードＮ０，Ｎ１，Ｎ２の電位がハイレベル又はロウレベルに確定された後に、書き戻しトランジスタ（Ｐチャネルトランジスタ）ＱＰ０，ＱＰ１，ＱＰ２及び書き戻しトランジスタ（Ｎチャネルトランジスタ）ＱＮ０，ＱＮ１，ＮＰ２によりメモリセルＭＣに転送される。
【００２５】
従って、センスノードＮ０，Ｎ１，Ｎ２の電位がハイレベル又はロウレベルに確定されるまでの時間が長くなるということは、書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１がメモリセルＭＣに転送される時間が遅れることを意味する。
【００２６】
そこで、第１の実施例では、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２にそれぞれバックゲート端子を設け、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる前又はセンスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させた後に、これらバックゲート端子に印加するバックゲート電位ＶＢＰ０，ＶＢＰ１，ＶＢＰ２を変化させる。
【００２７】
バックゲート電位ＶＢＰ０，ＶＢＰ１，ＶＢＰ２を変化させる方向は、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２がオン状態になり易くなる方向、例えば、接地電位からプラス電位に変化させる方向である。
【００２８】
同様に、書き戻しトランジスタＱＮ０，ＱＮ１，ＱＮ２にそれぞれバックゲート端子を設け、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる前又はセンスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させた後に、これらバックゲート端子に印加するバックゲート電位ＶＢＮ０，ＶＢＮ１，ＶＢＮ２を変化させる。
【００２９】
バックゲート電位ＶＢＮ０，ＶＢＮ１，ＶＢＮ２を変化させる方向は、書き戻しトランジスタＱＮ０，ＱＮ１，ＱＮ２がオン状態になり易くなる方向、例えば、接地電位からマイナス電位に変化させる方向である。
【００３０】
このように、第１の実施例では、バックゲートバイアス効果を利用することにより、読み出しデータに応じた書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１を高速にメモリセルＭＣに転送できるため、書き戻し動作に要する時間が短くなる。
【００３１】
また、マルチビット化が進行すると、例えば、一定電圧範囲内に２ｎ個の書き戻し電位を設定しなければならない。但し、ｎは、１つのメモリセルＭＣ内に記憶させるビット数である。これは、同一種類の書き戻しトランジスタ（ＰチャネルトランジスタＱＰ０，ＱＰ１，ＱＰ２又はＮチャネルトランジスタＱＮ０，ＱＮ１，ＱＮ２）により、小さな値から大きな値までの複数の書き戻し電位を転送しなければならないことを意味する。
【００３２】
しかし、周知のように、同一種類の書き戻しトランジスタは、例えば、ゲート及びソース間の電圧により、オン電圧や、飽和電圧など、が決定される。即ち、書き戻し電位の値（書き戻しトランジスタのソース電位）によっては、書き戻しトランジスタのゲート及びソース間に十分な電圧が印加されずに、書き戻し電位を十分にメモリセルＭＣに転送できなくなる場合がある。
【００３３】
本実施例によれば、例えば、書き戻し電位の値に応じて、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２，ＱＮ０，ＱＮ１，ＱＮ２のバックゲート電位（これらのトランジスタがオンする閾値電圧）を制御できる。即ち、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２，ＱＮ０，ＱＮ１，ＱＮ２のゲートオーバードライブを制御することで、書き戻し電位の値によらず、書き戻しトランジスタのゲート及びソース間に十分な電圧を印加でき、これら書き戻し電位を十分にメモリセルＭＣに転送できる。
【００３４】
結果として、本実施例によれば、読み出し性能の向上を図ることができる。
【００３５】
以下、読み出し回路１７の具体的構成を説明する。
【００３６】
メモリセルＭＣは、少なくとも第１の値及び第２の値を記憶可能である。即ち、メモリセルＭＣは、２ｎ（ｎは、１以上の自然数）の値を記憶可能であり、第１及び第２の値は、２ｎの値に含まれる。
【００３７】
本例では、ｎが２の場合、即ち、メモリセルＭＣが２ビットデータ（４値）を記憶する場合について説明する。
【００３８】
尚、ｎが１の場合は、センスアンプＳＡ１，ＳＡ２、書き戻しトランジスタＱＰ１，ＱＰ２、及び、書き戻しトランジスタＱＮ１，ＱＮ２を省略すればよい。また、ｎが３以上の場合は、センスアンプ及び書き戻しトランジスタの数を増やせばよい。
【００３９】
メモリセルＭＣは、カラムセレクタ１６を介して、読み出し回路１７に接続される。カラムセレクタ１６は、ＮチャネルトランジスタＱＣＳを備える。制御信号φＣＳは、ＮチャネルトランジスタＱＣＳの制御端子に入力される。
【００４０】
読み出し回路１７は、（２ｎ−１）個のセンスノード、本例では、３個のセンスノードＮ０，Ｎ１，Ｎ２を備える。３個のセンスノードＮ０，Ｎ１，Ｎ２は、スイッチ素子ＱＳＷ０，ＱＳＷ１，ＱＳＷ２により、互いに分離される。スイッチ素子ＱＳＷ０，ＱＳＷ１，ＱＳＷ２は、例えば、それぞれ、制御信号φＳＷが入力される制御端子を有するＮチャネルトランジスタである。
【００４１】
プリチャージトランジスタＱｐｒｅは、読み出し動作において、例えば、３個のセンスノードＮ０，Ｎ１，Ｎ２をプリチャージ電位Ｖｐｒｅに設定する。プリチャージトランジスタＱｐｒｅは、例えば、制御信号φｐｒｅが入力される制御端子を有するＮチャネルトランジスタである。
【００４２】
センスアンプＳＡ０は、センスノードＮ０の電位及び基準電位Ｖｒｅｆ０に基づいて、センスノードＮ０の電位を増幅する。センスアンプＳＡ０は、例えば、図４Ａに示すような回路を備える。このセンスアンプＳＡ０は、センスアンプイネーブル信号φＳＥがハイレベルになると、動作状態になる。
【００４３】
例えば、センスノードＮ０の電位が基準電位Ｖｒｅｆ０よりも小さい場合、センスアンプＳＡ０は、センスノードＮ０の電位をロウレベルに増幅する。また、センスノードＮ０の電位が基準電位Ｖｒｅｆ０よりも大きい場合、センスアンプＳＡ０は、センスノードＮ０の電位をハイレベルに増幅する。
【００４４】
センスアンプＳＡ１は、センスノードＮ１の電位及び基準電位Ｖｒｅｆ１に基づいて、センスノードＮ１の電位を増幅する。センスアンプＳＡ１は、例えば、図４Ｂに示すような回路を備える。このセンスアンプＳＡ１は、センスアンプイネーブル信号φＳＥがハイレベルになると、動作状態になる。
【００４５】
例えば、センスノードＮ１の電位が基準電位Ｖｒｅｆ１よりも小さい場合、センスアンプＳＡ１は、センスノードＮ１の電位をロウレベルに増幅する。また、センスノードＮ１の電位が基準電位Ｖｒｅｆ１よりも大きい場合、センスアンプＳＡ１は、センスノードＮ１の電位をハイレベルに増幅する。
【００４６】
センスアンプＳＡ２は、センスノードＮ２の電位及び基準電位Ｖｒｅｆ２に基づいて、センスノードＮ２の電位を増幅する。センスアンプＳＡ２は、例えば、図４Ｃに示すような回路を備える。このセンスアンプＳＡ２は、センスアンプイネーブル信号φＳＥがハイレベルになると、動作状態になる。
【００４７】
例えば、センスノードＮ２の電位が基準電位Ｖｒｅｆ２よりも小さい場合、センスアンプＳＡ２は、センスノードＮ２の電位をロウレベルに増幅する。また、センスノードＮ２の電位が基準電位Ｖｒｅｆ２よりも大きい場合、センスアンプＳＡ２は、センスノードＮ２の電位をハイレベルに増幅する。
【００４８】
書き戻しトランジスタ（転送トランジスタ）ＱＰ０は、センスノードＮ０に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＰ０は、センスノードＮ０がロウレベルの場合、オン状態となり、書き戻し電位線（導電線）ＷＢを介して、メモリセルＭＣに書き戻し電位ＶＷＢ００を転送する。
【００４９】
また、センスアンプＳＡ０を動作させる前又はセンスアンプＳＡ０を動作させた後に、書き戻しトランジスタＱＰ０のバックゲート端子に印加されるバックゲート電位ＶＢＰ０は、例えば、接地電位からプラス電位に変更される。
【００５０】
従って、センスノードＮ０がロウレベルに確定される前、即ち、センスノードＮ０がロウレベルに向かって変化している途中において、書き戻しトランジスタＱＰ０は、オン状態となり、メモリセルＭＣに書き戻し電位ＶＷＢ００を転送することができる。これは、読み出し動作後の書き戻し動作において、書き戻し電位ＶＷＢ００を高速にメモリセルＭＣに転送できることを意味する。
【００５１】
また、書き戻しトランジスタ（転送トランジスタ）ＱＮ０は、センスノードＮ０に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＮ０は、センスノードＮ０がハイレベルの場合、オン状態となる。書き戻しトランジスタ（転送トランジスタ）ＱＰ１は、センスノードＮ１に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＰ１は、センスノードＮ１がロウレベルの場合、オン状態となる。
【００５２】
書き戻し電位ＶＷＢ０１は、書き戻しトランジスタＱＮ０及び書き戻しトランジスタＱＰ１がオン状態の場合、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００５３】
また、センスアンプＳＡ０，ＳＡ１を動作させる前又はセンスアンプＳＡ０，ＳＡ１を動作させた後に、書き戻しトランジスタＱＮ０のバックゲート端子に印加されるバックゲート電位ＶＢＮ０は、例えば、接地電位からマイナス電位に変更され、書き戻しトランジスタＱＰ１のバックゲート端子に印加されるバックゲート電位ＶＢＰ１は、例えば、接地電位からプラス電位に変更される。
【００５４】
従って、センスノードＮ０がハイレベルに確定される前、即ち、センスノードＮ０がハイレベルに向かって変化している途中において、書き戻しトランジスタＱＮ０は、オン状態となり、センスノードＮ１がロウレベルに確定される前、即ち、センスノードＮ１がロウレベルに向かって変化している途中において、書き戻しトランジスタＱＰ１は、オン状態となる。これは、読み出し動作後の書き戻し動作において、書き戻し電位ＶＷＢ０１を高速にメモリセルＭＣに転送できることを意味する。
【００５５】
また、書き戻しトランジスタ（転送トランジスタ）ＱＮ１は、センスノードＮ１に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＮ１は、センスノードＮ１がハイレベルの場合、オン状態となる。書き戻しトランジスタ（転送トランジスタ）ＱＰ２は、センスノードＮ２に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＰ２は、センスノードＮ２がロウレベルの場合、オン状態となる。
【００５６】
書き戻し電位ＶＷＢ１０は、書き戻しトランジスタＱＮ１及び書き戻しトランジスタＱＰ２がオン状態の場合、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００５７】
また、センスアンプＳＡ１，ＳＡ２を動作させる前又はセンスアンプＳＡ１，ＳＡ２を動作させた後に、書き戻しトランジスタＱＮ１のバックゲート端子に印加されるバックゲート電位ＶＢＮ１は、例えば、接地電位からマイナス電位に変更され、書き戻しトランジスタＱＰ２のバックゲート端子に印加されるバックゲート電位ＶＢＰ２は、例えば、接地電位からプラス電位に変更される。
【００５８】
従って、センスノードＮ１がハイレベルに確定される前、即ち、センスノードＮ１がハイレベルに向かって変化している途中において、書き戻しトランジスタＱＮ１は、オン状態となり、センスノードＮ２がロウレベルに確定される前、即ち、センスノードＮ２がロウレベルに向かって変化している途中において、書き戻しトランジスタＱＰ２は、オン状態となる。これは、読み出し動作後の書き戻し動作において、書き戻し電位ＶＷＢ１０を高速にメモリセルＭＣに転送できることを意味する。
【００５９】
さらに、書き戻しトランジスタ（転送トランジスタ）ＱＮ２は、センスノードＮ２に接続される制御端子及びそのバックゲートとしてのバックゲート端子を有する。書き戻しトランジスタＱＮ２は、センスノードＮ２がハイレベルの場合、オン状態となり、書き戻し電位線ＷＢを介して、メモリセルＭＣに書き戻し電位ＶＷＢ１１を転送する。
【００６０】
また、センスアンプＳＡ２を動作させる前又はセンスアンプＳＡ２を動作させた後に、書き戻しトランジスタＱＮ２のバックゲート端子に印加されるバックゲート電位ＶＢＮ２は、例えば、接地電位からマイナス電位に変更される。
【００６１】
従って、センスノードＮ２がハイレベルに確定される前、即ち、センスノードＮ２がハイレベルに向かって変化している途中において、書き戻しトランジスタＱＮ２は、オン状態となり、メモリセルＭＣに書き戻し電位ＶＷＢ１１を転送することができる。これは、読み出し動作後の書き戻し動作において、書き戻し電位ＶＷＢ１１を高速にメモリセルＭＣに転送できることを意味する。
【００６２】
尚、図３の例に示すように、Ｐチャネルトランジスタとしての書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２のバックゲート端子は、共通接続されてもよい。この場合、バックゲート電位ＶＢＰが書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２のバックゲート端子に共通に印加される。また、Ｎチャネルトランジスタとしての書き戻しトランジスタＱＮ０，ＱＮ１，ＱＮ２のバックゲート端子も、共通接続されてもよい。この場合、バックゲート電位ＶＢＮが書き戻しトランジスタＱＮ０，ＱＮ１，ＱＮ２のバックゲート端子に共通に印加される。
【００６３】
（動作）  
図２の読み出し回路を用いた書き戻し動作の例を説明する。
【００６４】
図５及び図６に示すように、メモリセルＭＣは、２ビットデータ（００，０１，１０，１１）を記憶可能であると仮定する。
【００６５】
この場合、読み出し動作では、まず、制御信号φｐｒｅ，φｓｗ，φＣＳがハイレベルに設定され、プリチャージトランジスタＱｐｒｅ、スイッチ素子ＱＳＷ０，ＱＳＷ１，ＱＳＷ２、及び、トランジスタＱＣＳ（カラムセレクタ）がオン状態に変化する。従って、プリチャージ電位Ｖｐｒｅは、ビット線ＢＬ及びセンスノードＮ０，Ｎ１，Ｎ２にそれぞれ転送される。
【００６６】
この後、制御信号φｐｒｅがロウレベルに設定され、プリチャージトランジスタＱｐｒｅがオフ状態に変化する。従って、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、フローティング状態、かつ、プリチャージ電位Ｖｐｒｅを有する。
【００６７】
この状態において、メモリセルＭＣのデータがセンスノードＮ０，Ｎ１，Ｎ２に読み出されると、センスノードＮ０，Ｎ１，Ｎ２は、メモリセルＭＣ内に記憶されたデータに応じた値に変化する。例えば、メモリセルＭＣ内に記憶されたデータが００，０１，１０，１１である場合、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖｐｒｅから、Ｖ００，Ｖ０１，Ｖ１０，Ｖ１１に変化する。
【００６８】
そして、センスノードＮ０，Ｎ１，Ｎ２がメモリセルＭＣ内に記憶されたデータに応じた値に変化した後、制御信号φｓｗ，φＣＳをロウレベルに設定し、センスノードＮ０，Ｎ１，Ｎ２を互いに分断する。また、センスノードＮ０，Ｎ１，Ｎ２を互いに分断した後、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる。
【００６９】
ここで、センスアンプＳＡ０に入力される基準電位Ｖｒｅｆ０、センスアンプＳＡ１に入力される基準電位Ｖｒｅｆ１、及び、センスアンプＳＡ２に入力される基準電位Ｖｒｅｆ２は、それぞれ異なる。例えば、図６に示すように、Ｖｒｅｆ０＜Ｖｒｅｆ１＜Ｖｒｅｆ２、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１、Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０、Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１の関係を有する。
【００７０】
また、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる前、又は、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させた後、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２，ＱＮ０，ＱＮ１，ＱＮ２のバックゲート電位ＶＢＰ０，ＶＢＰ１，ＶＢＰ２，ＶＢＮ０，ＶＢＮ１，ＶＢＮ２を上述のように変化させる。
【００７１】
この場合、読み出しデータ（メモリセルＭＣ内に記憶されたデータ）が００のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ００（＜Ｖｒｅｆ０，＜Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが００のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、ロウレベル（０）に変化する。
【００７２】
その結果、書き戻しトランジスタＱＰ０がオン状態に変化する。即ち、読み出しデータ００をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ００が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００７３】
また、読み出しデータが０１のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ０１（＞Ｖｒｅｆ０，＜Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが０１のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０は、ハイレベル（１）に変化し、センスノードＮ１，Ｎ２は、それぞれ、ロウレベル（０）に変化する。
【００７４】
その結果、書き戻しトランジスタＱＮ０，ＱＰ１の双方がオン状態に変化する。即ち、読み出しデータ０１をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ０１が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００７５】
また、読み出しデータが１０のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ１０（＞Ｖｒｅｆ０，＞Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが１０のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１は、それぞれ、ハイレベル（１）に変化し、センスノードＮ２は、ロウレベル（０）に変化する。
【００７６】
その結果、書き戻しトランジスタＱＮ１，ＱＰ２の双方がオン状態に変化する。即ち、読み出しデータ１０をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ１０が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００７７】
さらに、読み出しデータが１１のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ１０（＞Ｖｒｅｆ０，＞Ｖｒｅｆ１，＞Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが１１のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、ハイレベル（１）に変化する。
【００７８】
その結果、書き戻しトランジスタＱＮ２がオン状態に変化する。即ち、読み出しデータ１１をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ１１が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【００７９】
尚、図８及び図９に示すように、読み出しデータ（２ビットデータ）Ｄｒは、ロジック回路１９により生成される。
【００８０】
例えば、図７、図８、及び、図９に示すように、センスアンプＳＡ０，ＳＡ１，ＳＡ２によるセンス後のセンスノードＮ０，Ｎ１，Ｎ２のレベル（ハイレベル１又はロウレベル０）をＤｒ０，Ｄｒ１，Ｄｒ２とした場合、メモリセルＭＣからの読み出しデータ（００，０１，１０，１１）と、ロジック回路１９から出力される読み出しデータ（上位ビット及び下位ビット）Ｄｒとは、一致する。
【００８１】
図１０は、読み出し動作のフローを示している。
【００８２】
例えば、読み出し動作は、ステップＳＴ１０により実行され、書き戻し動作は、ステップＳＴ１１により実行される。
【００８３】
書き戻し動作（ステップＳＴ１１）は、読み出し動作（ステップＳＴ１０）を実行した後、直ちに行うことができる。即ち、書き戻し動作（ステップＳＴ１１）は、書き戻しトランジスタのバックゲートバイアス効果により、例えば、データ判定ＳＴ１２、即ち、センスノードのレベルが確定される前に、行うことができる。
【００８４】
読み出しデータの出力（ステップＳＴ１３）は、例えば、書き戻し動作（ステップＳＴ１１）とは独立に、図８のロジック回路１９を使用して行われる。
【００８５】
（ＤＲＡＭへの適用例）  
図１乃至図９の半導体記憶装置をＤＲＡＭに適用した場合を説明する。
【００８６】
図１１は、ＤＲＡＭのメモリセルアレイを示している。
【００８７】
メモリセルアレイ１８は、図１のメモリセルアレイ１８に対応する。
【００８８】
メモリセルＵｉｊは、直列接続されるキャパシタＣｉｊ及びトランジスタ（ＦＥＴ： Field Effect Transistor）Ｔｉｊを備える。但し、ｉ及びｊは、０，１，２，…である。
【００８９】
キャパシタＣｉｊは、第１の電極及び第２の電極を有する。トランジスタＴｉｊは、第１の電極に接続される第１の電流端子、ビット線ＢＬｊに接続される第２の電流端子、及び、第１及び第２の電流端子間の電流経路のオン／オフを制御する制御端子を有する。
【００９０】
ビット線ＢＬｊは、例えば、第１の方向に延び、図２のセンスノードＮ０，Ｎ１，Ｎ２に接続される。ソース線ＳＬｊは、キャパシタＣｉｊの第２の電極に接続され、例えば、第１の方向に延びる。ワード線ＷＬｉは、トランジスタＴｉｊの制御端子に接続され、例えば、第１の方向に交差する第２の方向に延びる。
【００９１】
図１２は、ＤＲＡＭのメモリセル内に記憶されるデータの例を示している。
【００９２】
この例は、メモリセル内に２ビットデータ（００、０１、１０、又は、１１）が記憶される例である。
【００９３】
メモリセルは、同図の等価回路に示すように、ビット線ＢＬｊとソース線ＳＬｊとの間に直列接続されるキャパシタＣｉｊとトランジスタＴｉｊとを備える。
【００９４】
この場合、Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）がＶｗ００（例えば、０Ｖ）であると、メモリセルは、データ００を記憶していることになる。また、ＶｓｔｏｒａｇｅがＶｗ０１（例えば、(１／３)×Ｖｄｄ）であると、メモリセルは、データ０１を記憶していることになる。また、ＶｓｔｏｒａｇｅがＶｗ１０（例えば、（２／３）×Ｖｄｄ）であると、メモリセルは、データ１０を記憶していることになる。さらに、ＶｓｔｏｒａｇｅがＶｗ１１（例えば、Ｖｄｄ）であると、メモリセルは、データ１１を記憶していることになる。
【００９５】
但し、Ｖｗ００＜Ｖｗ０１＜Ｖｗ１０＜Ｖｗ１１である。
【００９６】
図１３は、３次元ＤＲＡＭの平面図を示している。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図である。
【００９７】
ＤＲＡＭの低コスト化は、例えば、上述したように、ＤＲＡＭのメモリセル（キャパシタ）に複数ビット（Multi-level）を記憶させることにより実現できると共に、以下に説明するように、ＤＲＡＭを３次元化することによっても実現できる。これにより、ＤＲＡＭの大容量化が実現され、１ビット当たりのコストが低下するからである。
【００９８】
ここで、ＤＲＡＭを３次元化するとは、メモリセル（トランジスタ及びキャパシタ）を半導体基板の上面よりも上に配置することを意味する。この場合、例えば、センスアンプなどの周辺回路が半導体基板上に配置され、メモリセルアレイは、この周辺回路よりもさらに上に配置される。
【００９９】
半導体基板２０は、例えば、シリコン基板であり、上面を有する。周辺回路２１Ａ，２１Ｂは、半導体基板２０の上面上に配置される。また、トランジスタ（例えば、ＦＥＴ）ＱＣＳは、半導体基板２０上に配置される。トランジスタＱＣＳは、例えば、図２のトランジスタＱＣＳに対応する。トランジスタＴ_ＳＬは、３次元ＤＲＡＭにおいて、ソース線ＳＬを選択するための選択素子である。
【０１００】
メモリセルアレイは、周辺回路２１Ａ，２１Ｂよりもさらに上に配置される。メモリセルアレイは、積み重ねられる２つのブロックＢＫ０，ＢＫ１を備える。本例では、ブロックの数は、２つであるが、これに限られない。ブロックの数は、１つであってもよいし、２つ又はそれより多くてもよい。
【０１０１】
２つのブロックＢＫ０，ＢＫ１の各々は、さらに、２つのサブアレイＭＡ↓，ＭＡ↑を備える。サブアレイＭＡ↓は、ビット線ＢＬ↓と、ビット線ＢＬ↓よりも上のソース線ＳＬと、ビット線ＢＬ↓及びソース線ＳＬ間のメモリセル（トランジスタＴｉｊ↓及びキャパシタＣｉｊ↓）と、を備える。
【０１０２】
サブアレイＭＡ↑は、ソース線ＳＬと、ソース線ＳＬよりも上のビット線ＢＬ↑と、ソース線ＳＬ及びビット線ＢＬ↑間のメモリセル（トランジスタＴｉｊ↑及びキャパシタＣｉｊ↑）と、を備える。サブアレイＭＡ↓のソース線ＳＬとサブアレイＭＡ↑のソース線ＳＬは、１つの導電線により共有される（エリアＸ）。ソース線ＳＬは、トランジスタＴ_ＳＬ及びコンタクトプラグ２２を介して、周辺回路２１Ｂに接続される。
【０１０３】
また、ブロックＢＫ０のビット線ＢＬ↑とブロックＢＫ１のビット線ＢＬ↓は、１つの導電線により共有される（エリアＹ）。ビット線ＢＬ↓及びビット線ＢＬ↑は、コンタクトプラグ２３により、トランジスタＱＣＳに接続される。
【０１０４】
ビット線ＢＬ↓，ＢＬ↑及びソース線ＳＬは、半導体基板２０の上面に沿う第１の方向に延びる。また、ワード線ＷＬｉｊ↓，ＷＬｉｊ↑は、半導体基板２０の上面に沿い、かつ、第１の方向に交差する第２の方向に延びる。
【０１０５】
サブアレイＭＡ↓内のメモリセルは、トランジスタＴｉｊ↓と、トランジスタＴｉｊ↓上のキャパシタＣｉｊ↓と、を備える。
【０１０６】
例えば、図１５に示すように、トランジスタＴｉｊ↓は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓と、ゲート絶縁層２５↓と、ワード線ＷＬｉｊ↓と、を備える。半導体層２４↓の下面は、図１４のビット線ＢＬ↓に接続される。キャパシタＣｉｊ↓は、ピラー電極部２６↓と、ピラー電極部２６↓を覆う絶縁部２７↓と、絶縁部２７↓を覆うセル電極部２８↓と、を備える。ピラー電極部２６↓の上面は、ソース線ＳＬに接続される。セル電極部２８↓の下面は、半導体層２４↓に接続される。
【０１０７】
トランジスタＴｉｊ↓は、例えば、半導体基板２０よりも上に配置されるチャネルとしての半導体層２４↓を備え、かつ、チャネルとしての半導体層２４↓が半導体基板２０の上面に交差する縦型トランジスタである。チャネルとしての半導体層２４↓は、半導体基板２０から独立していれば、どのような材料を備えていても構わない。例えば、半導体層２４↓は、エピタキシャル単結晶シリコン層、ポリシリコン層、アモルファスシリコン層など、であってもよい。
【０１０８】
また、半導体層２４↓は、酸化物半導体層であってもよい。
【０１０９】
近年、優れたオフリーク特性（オフ時のリーク電流が小さいという特性）を有するいわゆる酸化物半導体ＴＦＴ（thin film transistor）が研究発表されている。酸化物半導体ＴＦＴは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）である。酸化物半導体は、例えば、酸化ズズ、酸化アルミニウム、酸化シリコンなど、であってもよい。このような酸化物半導体ＴＦＴをトランジスタＴｉｊ↓に採用することも可能である。
【０１１０】
酸化物半導体ＴＦＴは、例えば、２００℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板２０上の周辺回路２１Ａ,２１Ｂに熱ストレスを与えないという意味で、ＤＲＡＭの３次元化に非常に有効な技術である。また、酸化物半導体ＴＦＴは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。
【０１１１】
従って、半導体層２４↓として酸化物半導体（例えば、ＩＧＺＯなど）を用いれば、非常に長いデータ保持時間（リテンションタイム）を有するＤＲＡＭ（ULR DRAM: Ultra Long Retention DRAM）を実現できる。
【０１１２】
例えば、シリコンをチャネルとするトランジスタＴｉｊ↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとするトランジスタＴｉｊ↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。
【０１１３】
本実施例では、トランジスタＴｉｊ↓のチャネルとしての半導体層２４↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層２５↓は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬｉｊ↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。
【０１１４】
キャパシタＣｉｊ↓は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↓は、円柱形状を有するが、これに限定されることはない。ピラー電極部２６↓及びセル電極部２８↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部２７↓は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を備える。
【０１１５】
サブアレイＭＡ↑内のメモリセルは、キャパシタＣｉｊ↑と、キャパシタＣｉｊ↑上のトランジスタＴｉｊ↑と、を備える。
【０１１６】
例えば、図１６に示すように、トランジスタＴｉｊ↑は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ワード線ＷＬｉｊ↑と、を備える。半導体層２４↑の上面は、図１４のビット線ＢＬ↑に接続される。キャパシタＣｉｊ↑は、ピラー電極部２６↑と、ピラー電極部２６↑を覆う絶縁部２７↑と、絶縁部２７↑を覆うセル電極部２８↑と、を備える。ピラー電極部２６↑の下面は、ソース線ＳＬに接続される。セル電極部２８↑の上面は、半導体層２４↑に接続される。
【０１１７】
トランジスタＴｉｊ↑は、サブアレイＭＡ↓内のトランジスタＴｉｊ↓と同様に、チャネルとしての半導体層２４↑が半導体基板２０の上面に交差する縦型トランジスタである。キャパシタＣｉｊ↑は、サブアレイＭＡ↓内のキャパシタＣｉｊ↓と同様に、フィン型キャパシタである。
【０１１８】
トランジスタＴｉｊ↑及びキャパシタＣｉｊ↑の構造は、トランジスタＴｉｊ↓及びキャパシタＣｉｊ↓の構造と比べると、上下が逆である点が異なる。
【０１１９】
トランジスタＱｐｒｅは、ビット線ＢＬ↓及びビット線ＢＬ↑のそれぞれに接続される。トランジスタＱｐｒｅは、例えば、図２のトランジスタＱｐｒｅに対応する。トランジスタＱｐｒｅは、３次元構造とするため、縦型トランジスタとして、ビット線ＢＬ↓，ＢＬ↑に直接接続される。但し、図２に示すように、トランジスタＱｐｒｅは、周辺回路（図２の読み出し回路１７を含む）２１Ａ内に配置されていてもよい。
【０１２０】
トランジスタＱｐｒｅは、メモリセルのトランジスタＴｉｊ↓，Ｔｉｊ↑と同様に、縦型トランジスタである。
【０１２１】
例えば、図１７及び図１８に示すように、トランジスタＱｐｒｅは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓，２４↑と、ゲート絶縁層２５↓，２５↑と、ゲート電極Ｇ１，Ｇ２と、を備える。半導体層２４↓の下面又は半導体層２４↑の上面は、図１４のビット線ＢＬ↓又はビット線ＢＬ↑に接続される。
【０１２２】
トランジスタＱｐｒｅがメモリセルアレイ内に縦型トランジスタとして配置されることにより、ビット線ＢＬ↓／ＢＬ↑の充電速度が高速化される。
【０１２３】
例えば、図１９に示すように、トランジスタＴ_ＳＬも、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ゲート電極Ｇ３と、を備える。半導体層２４↑は、ソース線ＳＬと周辺回路２１Ｂとの間に接続される。また、トランジスタＴ_ＳＬの位置は、トランジスタＱｐｒｅと同様に、変更可能である。
【０１２４】
このような３次元ＤＲＡＭにおいて、例えば、ブロックＢＫ０での読み出し／書き込み動作とブロックＢＫ１での読み出し／書き込み動作は、パラレルに行うことができる。また、ブロックＢＫ０内のサブアレイＭＡ↓での読み出し／書き込み動作とブロックＢＫ０内のサブアレイＭＡ↑での読み出し／書き込み動作は、ソース線ＳＬが共有されているため、シリアルに行う。
【０１２５】
また、ブロックＢＫ０内のサブアレイＭＡ↓での読み出し／書き込み動作では、複数のワード線ＷＬｉｊ↓のうちの１本が選択される。選択された１本のワード線の電位は、アクティブ状態（ハイレベル）に設定され、それ以外の複数本のワード線の電位は、ノンアクティブ状態（ロウレベル）に設定される。
【０１２６】
また、このような３次元ＤＲＡＭの場合、１つのサブアレイにおいて、１つのメモリセル当たりの平面サイズは、図１３の平面図から明らかなように、４Ｆ２を実現できる。従って、半導体基板２０上に、ｎのブロック、即ち、２ｎのサブアレイを積み重ねたと仮定すると、１つのメモリセル当たりの平面サイズは、２Ｆ２／ｎ（＝４Ｆ２／２ｎ）を実現できる。但し、ｎは、１又はそれよりも大きい自然数である。
【０１２７】
尚、図１４の断面構造では、１つのブロックが、ビット線ＢＬ↓と、ソース線ＳＬと、ビット線ＢＬ↑との積層構造を備えるが、これに代えて、１つのブロックは、ソース線と、ビット線と、ソース線との積層構造を備えていてもよい。例えば、図１４において、１つのブロックは、ソース線ＳＬと、ビット線ＢＬ↓／ＢＬ↑と、ソース線ＳＬと、を備え、これを基本単位として、複数のブロックを半導体基板２０上に積み重ねてもよい。
【０１２８】
図２０は、ＤＲＡＭのメモリセルが２ビットデータを記憶する場合の読み出し時の波形図の例を示している。
【０１２９】
センスアンプＳＡ０，ＳＡ１，ＳＡ２は、図２のセンスアンプＳＡ０，ＳＡ１，ＳＡ２に対応する。また、ＤＲＡＭのメモリセルにおいて、２ビットデータ（００，０１，１０，１１）とＶｓｔｏｒａｇｅは、図１２に示すような関係を有しているものとする。
【０１３０】
まず、読み出し動作を実行し、センスアンプＳＡ０，ＳＡ１，ＳＡ２を用いて、センスノードＮ０，Ｎ１，Ｎ２のハイレベル又はロウレベルに確定する。
【０１３１】
但し、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる前のプリチャージ時において、ビット線ＢＬ及びセンスノードＮ０，Ｎ１，Ｎ２は、Ｖｐｒｅ＝（３／６）×Ｖｄｄに設定されるものとする。
【０１３２】
また、センスアンプＳＡ０の基準電位Ｖｒｅｆ０は、（１／６）×Ｖｄｄに設定され、センスアンプＳＡ１の基準電位Ｖｒｅｆ１は、（３／６）×Ｖｄｄに設定され、センスアンプＳＡ２の基準電位Ｖｒｅｆ２は、（５／６）×Ｖｄｄに設定されるものとする。
【０１３３】
この場合、センスアンプＳＡ０は、メモリセル内に記憶されたデータが００のとき、センスノードＮ０をＶｐｒｅ＝（３／６）×ＶｄｄからロウレベルＶｓｓに変化させ、かつ、メモリセル内に記憶されたデータが０１，１０，１１のとき、センスノードＮ０をＶｐｒｅ＝（３／６）×ＶｄｄからハイレベルＶｄｄに変化させる。
【０１３４】
また、センスアンプＳＡ１は、メモリセル内に記憶されたデータが００，０１のとき、センスノードＮ１をＶｐｒｅ＝（３／６）×ＶｄｄからロウレベルＶｓｓに変化させ、かつ、メモリセル内に記憶されたデータが１０，１１のとき、センスノードＮ１をＶｐｒｅ＝（３／６）×ＶｄｄからハイレベルＶｄｄに変化させる。
【０１３５】
さらに、センスアンプＳＡ２は、メモリセル内に記憶されたデータが００，０１，１０のとき、センスノードＮ２をＶｐｒｅ＝（３／６）×ＶｄｄからロウレベルＶｓｓに変化させ、かつ、メモリセル内に記憶されたデータが１１のとき、センスノードＮ２をＶｐｒｅ＝（３／６）×ＶｄｄからハイレベルＶｄｄに変化させる。
【０１３６】
従って、図８のロジック回路１９は、読み出しデータが００の場合、即ち、センスノードＮ０（Ｄｒ０），Ｎ１（Ｄｒ１），Ｎ２（Ｄｒ２）がそれぞれロウレベルの場合（０００）、読み出しデータＤｒとして、００を出力する。
【０１３７】
また、図８のロジック回路１９は、読み出しデータが０１の場合、即ち、センスノードＮ０（Ｄｒ０）がハイレベル、センスノードＮ１（Ｄｒ１），Ｎ２（Ｄｒ２）がロウレベルの場合(１００)、読み出しデータＤｒとして、０１を出力する。
【０１３８】
また、図８のロジック回路１９は、読み出しデータが１０の場合、即ち、センスノードＮ０（Ｄｒ０），Ｎ１（Ｄｒ１）がハイレベル、センスノードＮ２（Ｄｒ２）がロウレベルの場合(１１０)、読み出しデータＤｒとして、１０を出力する。
【０１３９】
さらに、図８のロジック回路１９は、読み出しデータが１１の場合、即ち、センスノードＮ０（Ｄｒ０），Ｎ１（Ｄｒ１），Ｎ２（Ｄｒ２）がそれぞれハイレベルの場合(１１１)、読み出しデータＤｒとして、１１を出力する。
【０１４０】
（第２の実施例）  
図２１及び図２２は、第２の実施例に係わる読み出し回路を示している。
【０１４１】
第２の実施例は、第１の実施例の変形例である。即ち、図２１の読み出し回路１７は、図２の読み出し回路１７に対応し、図２２の読み出し回路１７は、図３の読み出し回路１７に対応する。図２１及び図２２において、図２及び図３と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【０１４２】
第２の実施例では、寄生容量を低減し、読み出し対象としてのメモリセルＭＣからの電位を高速にセンスノードＮ０，Ｎ１，Ｎ２に読み出すことにより、読み出し性能の向上を図る。そのために、読み出し回路１７は、ビット線ＢＬ（メモリセルＭＣ）と書き戻し電位線ＷＢとの間に接続されるスイッチ素子Ｑｃｕｔを備える。スイッチ素子Ｑｃｕｔは、例えば、制御信号φｃｕｔが制御端子に入力されるＦＥＴである。
【０１４３】
スイッチ素子Ｑｃｕｔは、図１７及び図１８に示すプリチャージトランジスタＱｐｒｅと同様に、縦型トランジスタであるのが望ましい。
【０１４４】
スイッチ素子Ｑｃｕｔは、センスノードＮ０，Ｎ１，Ｎ２をプリチャージしている間、及び、メモリセルＭＣのデータをセンスノードＮ０，Ｎ１，Ｎ２に読み出している間において、寄生容量を低減し、高速センスを実現するため、書き戻し電位線ＷＢをビット線ＢＬ及びセンスノードＮ０，Ｎ１，Ｎ２から電気的に切り離す役割を有する。
【０１４５】
例えば、図１のコントローラ１２は、制御信号φｃｕｔをロウレベルに設定し、かつ、制御信号φＣＳ，φｐｒｅ，φＳＷをハイレベルに設定することにより、トランジスタＱｃｕｔをオフ状態に設定した状態で、トランジスタＱｐｒｅ，ＱＳＷ０，ＱＳＷ１，ＱＳＷ２をオン状態に設定する。その結果、メモリセルＭＣ内に記憶されたデータ（００，０１，１０，１１）は、書き戻し電位線ＷＢによる寄生容量の影響を受けずに、センスノードＮ０，Ｎ１，Ｎ２に読み出される。
【０１４６】
また、図１のコントローラ１２は、トランジスタＱｐｒｅ，ＱＳＷ０，ＱＳＷ１，ＱＳＷ２をオフ状態に設定した後、制御信号φｃｕｔをハイレベルに設定することにより、トランジスタＱｃｕｔをオン状態に変化させる。トランジスタＱｃｕｔをオン状態に変化させるタイミングは、例えば、図２３に示すように、トランジスタＱＳＷ０，ＱＳＷ１，ＱＳＷ２をオフ状態に設定した時点ｔｐよりも後であれば、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる前であってもよいし、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させた後であってもよい。
【０１４７】
なぜなら、第１の実施例で説明した書き戻しトランジスタＱＰ０，ＱＮ０，ＱＰ１，ＱＮ１，ＱＰ２，ＱＮ２のバックゲートバイアス効果により、センスノードＮ０，Ｎ１，Ｎ２のレベルが確定する前に、書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１をメモリセルＭＣに転送可能だからである。
【０１４８】
この後、実際に、書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１がメモリセルＭＣに転送される。
【０１４９】
尚、第２の実施例は、メモリセルＭＣのデータをセンスノードＮ０，Ｎ１，Ｎ２に高速に読み出すことが目的であるから、書き戻しトランジスタＱＰ０，ＱＮ０，ＱＰ１，ＱＮ１，ＱＰ２，ＱＮ２のバックゲートバイアス効果は、省略してもよい。即ち、第２の実施例では、書き戻しトランジスタＱＰ０，ＱＮ０，ＱＰ１，ＱＮ１，ＱＰ２，ＱＮ２のバックゲート端子は、省略可能である。
【０１５０】
以上、説明したように、第２の実施例によれば、メモリセルＭＣのデータをセンスノードＮ０，Ｎ１，Ｎ２に高速に読み出すことができるため、読み出し性能を向上できる。
【０１５１】
（第３の実施例）  
図２４は、第３の実施例に係わる読み出し回路を示している。
【０１５２】
第３の実施例も、第１の実施例の変形例である。即ち、図２４の読み出し回路１７は、図２の読み出し回路１７に対応する。図２４において、図２と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【０１５３】
第３の実施例では、書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１を転送する回路をＮチャネルトランジスタ（ＦＥＴ）のみとすることにより、読み出し回路１７の面積縮小を図り、読み出し性能を向上する。
【０１５４】
図２４の読み出し回路１７を図２の読み出し回路１７と比較すると、書き戻しトランジスタＱＰ０，ＱＰ１，ＱＰ２が省略されると共に、書き戻しトランジスタ（Ｎチャネルトランジスタ）ＱＮＮが新たに追加されている点が異なる。
【０１５５】
書き戻しトランジスタＱＮＮは、制御信号φｏｎが入力される制御端子を備える。書き戻しトランジスタＱＮＮは、メモリセルＭＣからセンスノードＮ０，Ｎ１，Ｎ２にデータが読み出され、かつ、スイッチ素子ＱＳＷ０，ＱＳＷ１，ＱＳＷ２がオフ状態に設定された後、図１のコントローラ１２によりオン状態に設定される。書き戻しトランジスタＱＮＮがオン状態の場合、書き戻し電位ＶＷＢ００が書き戻し電位線ＷＢに転送される。
【０１５６】
第３の実施例は、第１の実施例、第２の実施例、又は、それらの両方と組み合わせることが可能である。
【０１５７】
例えば、図２５に示すように、書き戻しトランジスタＱＮＮ，ＱＮ０，ＱＮ１，ＱＮ２にバックゲート端子を設けてもよい。図２５の例では、各バックゲート端子に異なるバックゲート電位ＶＢＮＮ，ＶＢＮ０，ＶＢＮ１，ＶＢＮ２が印加されるが、これらのバックゲート端子を共通接続し、図３の例と同様に、これらのバックゲート端子に共通のバックゲート電位ＶＢＮを印加してもよい。
【０１５８】
また、図２６に示すように、読み出し回路１７は、スイッチ素子Ｑｃｕｔを備えていてもよい。スイッチ素子Ｑｃｕｔの機能は、第２の実施例で説明したので、ここでの説明を省略する。また、図２６の例において、図２５の例に示すように、書き戻しトランジスタＱＮＮ，ＱＮ０，ＱＮ１，ＱＮ２にバックゲート端子を設けてもよい。この場合、これらのバックゲート端子を共通接続してもよい。
【０１５９】
（動作）  
図２４の読み出し回路を用いた書き戻し動作の例を説明する。
【０１６０】
図５及び図６に示すように、メモリセルＭＣは、２ビットデータ（００，０１，１０，１１）を記憶可能であると仮定する。
【０１６１】
この場合、読み出し動作では、まず、制御信号φｐｒｅ，φｓｗ，φＣＳがハイレベルに設定され、プリチャージトランジスタＱｐｒｅ、スイッチ素子ＱＳＷ０，ＱＳＷ１，ＱＳＷ２、及び、トランジスタＱＣＳ（カラムセレクタ）がオン状態に変化する。従って、プリチャージ電位Ｖｐｒｅは、ビット線ＢＬ及びセンスノードＮ０，Ｎ１，Ｎ２にそれぞれ転送される。
【０１６２】
この後、制御信号φｐｒｅがロウレベルに設定され、プリチャージトランジスタＱｐｒｅがオフ状態に変化する。従って、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、フローティング状態、かつ、プリチャージ電位Ｖｐｒｅを有する。
【０１６３】
この状態において、メモリセルＭＣのデータがセンスノードＮ０，Ｎ１，Ｎ２に読み出されると、センスノードＮ０，Ｎ１，Ｎ２は、メモリセルＭＣ内に記憶されたデータに応じた値に変化する。例えば、メモリセルＭＣ内に記憶されたデータが００，０１，１０，１１である場合、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖｐｒｅから、Ｖ００，Ｖ０１，Ｖ１０，Ｖ１１に変化する。
【０１６４】
そして、センスノードＮ０，Ｎ１，Ｎ２がメモリセルＭＣ内に記憶されたデータに応じた値に変化した後、制御信号φｓｗ，φＣＳをロウレベルに設定し、センスノードＮ０，Ｎ１，Ｎ２を互いに分断する。また、センスノードＮ０，Ｎ１，Ｎ２を互いに分断した後、制御信号φｏｎをハイレベルに設定し、書き戻しトランジスタＱＮＮをオン状態に設定する。また、センスノードＮ０，Ｎ１，Ｎ２を互いに分断した後、センスアンプＳＡ０，ＳＡ１，ＳＡ２を動作させる。
【０１６５】
ここで、センスアンプＳＡ０に入力される基準電位Ｖｒｅｆ０、センスアンプＳＡ１に入力される基準電位Ｖｒｅｆ１、及び、センスアンプＳＡ２に入力される基準電位Ｖｒｅｆ２は、例えば、図６に示すように、Ｖｒｅｆ０＜Ｖｒｅｆ１＜Ｖｒｅｆ２、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１、Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０、Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１の関係を有するものとする。
【０１６６】
この場合、読み出しデータ（メモリセルＭＣ内に記憶されたデータ）が００のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ００（＜Ｖｒｅｆ０，＜Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが００のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、ロウレベル（０）に変化する。
【０１６７】
その結果、図２７Ａに示すように、書き戻しトランジスタＱＮＮのみがオン状態となり、読み出しデータ００をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ００が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【０１６８】
また、読み出しデータが０１のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ０１（＞Ｖｒｅｆ０，＜Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが０１のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０は、ハイレベル（１）に変化し、センスノードＮ１，Ｎ２は、それぞれ、ロウレベル（０）に変化する。
【０１６９】
その結果、図２７Ｂに示すように、書き戻しトランジスタＱＮＮがオン状態となると共に、書き戻しトランジスタＱＮ０がオン状態になる。従って、読み出しデータ０１をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ０１が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【０１７０】
また、読み出しデータが１０のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ１０（＞Ｖｒｅｆ０，＞Ｖｒｅｆ１，＜Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが１０のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１は、それぞれ、ハイレベル（１）に変化し、センスノードＮ２は、ロウレベル（０）に変化する。
【０１７１】
その結果、図２７Ｃに示すように、書き戻しトランジスタＱＮＮがオン状態となると共に、書き戻しトランジスタＱＮ０，ＱＮ１がオン状態になる。従って、読み出しデータ１０をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ１０が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【０１７２】
さらに、読み出しデータが１１のとき、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、Ｖ１０（＞Ｖｒｅｆ０，＞Ｖｒｅｆ１，＞Ｖｒｅｆ２）ある。従って、例えば、図７に示すように、読み出しデータが１１のとき、センスアンプＳＡ０、ＳＡ１，ＳＡ２が起動すると、センスノードＮ０，Ｎ１，Ｎ２は、それぞれ、ハイレベル（１）に変化する。
【０１７３】
その結果、図２７Ｄに示すように、書き戻しトランジスタＱＮＮがオン状態となると共に、書き戻しトランジスタＱＮ０，ＱＮ１，ＱＮ２がオン状態になる。従って、読み出しデータ１１をメモリセルＭＣに書き戻すための書き戻し電位ＶＷＢ１１が、書き戻し電位線ＷＢを介して、メモリセルＭＣに転送される。
【０１７４】
以上、説明したように、第３の実施例によれば、書き戻し電位ＶＷＢ００，ＶＷＢ０１，ＶＷＢ１０，ＶＷＢ１１を転送する回路をＮチャネルトランジスタのみとすることにより、読み出し回路１７の面積縮小を図り、読み出し性能を向上できる。
【０１７５】
（むすび）  
以上、本実施例によれば、破壊読み出し方式を採用する半導体記憶装置の読み出し性能を向上できる。
【０１７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７７】
１０：  半導体記憶装置、  １１：  インターフェース回路、  １２：  コントローラ、  １３：  電位ジェネレータ、  １４：  ロウデコーダ／ドライバ、  １５：  カラムデコーダ、  １６：  カラムセレクタ、  １７：  読み出し回路、  １８：  メモリセルアレイ、  １９：  ロジック回路、  ２０：  半導体基板、  ２１Ａ，２１Ｂ：  周辺回路、  ２２，２３：  コンタクトプラグ、  ２４↓，２４↑：  半導体層（チャネル）、  ２５↓，２５↑：  ゲート絶縁層、  ２６↓，２６↑：  ピラー電極部、  ２７↓，２７↑：  絶縁部、  ２８↓，２８↑：  セル電極部。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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