(57)【要約】      （修正有）【課題】Ａ／Ｄ変換器を高速にすることが可能な固体撮像装置を提供する。【解決手段】固体撮像装置は、アナログ画素信号のＡ／Ｄ変換を行なう逐次比較型Ａ／Ｄ変換器を備える。デジタル基準信号をアナログ基準信号に変換するＤ／Ａ変換器と、比較器と、比較器の比較結果に基づいて動作し、アナログ基準信号がアナログ画素信号に近似するようにデジタル基準信号を生成する逐次比較レジスタとを含む。Ｄ／Ａ変換器は、スプリットキャパシタと、出力ノードに一方電極が接続される複数の第１キャパシタと、スプリットキャパシタの他方電極と接続される複数の第２キャパシタと、複数の第１および第２キャパシタの他方電極と接続され、出力ノードにアナログ基準信号を生成するスイッチアレイと、スプリットキャパシタの他方電極と接続される第３キャパシタと、第３キャパシタの他方電極と接続され、出力ノードにアナログ基準信号を生成するマルチプレクサとを含む。【選択図】図６
2018088648.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じた電圧のアナログ画素信号を出力する画素回路と、
第１電圧および前記第１電圧よりも低い第２電圧の２種類の第１基準電圧を生成する第１基準電圧発生回路と、
抵抗分割に基づきＮ種類の第２基準電圧を生成する第２基準電圧発生回路と、
第１および第２基準電圧に基づいて前記アナログ画素信号のＡ／Ｄ変換を行なう逐次比較型Ａ／Ｄ変換器とを備え、
前記逐次比較型Ａ／Ｄ変換器は、
デジタル基準信号をアナログ基準信号に変換するＤ／Ａ変換器と、
前記アナログ画素信号と前記アナログ基準信号の高低を比較し、比較結果を示す信号を出力する比較器と、
前記比較器の比較結果に基づいて動作し、前記アナログ基準信号が前記アナログ画素信号に近似するように前記デジタル基準信号を生成する逐次比較レジスタとを含み、
前記Ｄ／Ａ変換器は、
出力ノードに一方電極が接続されるスプリットキャパシタと、
前記出力ノードに一方電極が接続される複数の第１キャパシタと、
前記スプリットキャパシタの他方電極と接続される複数の第２キャパシタと、
前記複数の第１および第２キャパシタの他方電極と接続され、選択的に第１基準電圧を印加することにより前記出力ノードに前記アナログ基準信号を生成するスイッチアレイと、
前記スプリットキャパシタの他方電極と接続される第３キャパシタと、
前記第３キャパシタの他方電極と接続され、選択的に第２基準電圧を印加することにより前記出力ノードに前記アナログ基準信号を生成するマルチプレクサとを含む、固体撮像装置。
【請求項２】
前記複数の第１キャパシタは、第１〜第ｍの第１キャパシタを含み、
前記複数の第２キャパシタは、第１〜第ｎの第２キャパシタを含み、
前記第１〜第ｍの第１キャパシタの容量値は２倍ずつ順次増大し、
前記第１〜第ｎの第２キャパシタの容量値は２倍ずつ順次増大している、請求項１記載の固体撮像装置。
【請求項３】
前記第３キャパシタの容量値は、前記第１の第１キャパシタおよび前記第１の第２キャパシタの容量値と同じである、請求項２記載の固体撮像装置。
【請求項４】
前記Ａ／Ｄ変換は、第１Ａ／Ｄ変換と、第２Ａ／Ｄ変換とを含み、
前記第１Ａ／Ｄ変換の際に、前記スイッチアレイは、前記複数の第１および第２キャパシタの他方電極に対して選択的に第１基準電圧を印加し、
前記第２Ａ／Ｄ変換の際に、前記マルチプレクサは、前記第３キャパシタの他方電極に対して選択的に第２基準電圧を印加する、請求項１記載の固体撮像装置。
【請求項５】
前記スイッチアレイは、各前記第１および第２キャパシタに対応して、前記第１電圧および前記第２電圧の一方を各前記第１および第２キャパシタの他方電極と接続する複数の切替スイッチを含む、請求項１記載の固体撮像装置。
【請求項６】
前記逐次比較型Ａ／Ｄ変換器は、前記Ｄ／Ａ変換器と前記比較器との間にサンプルホールド回路をさらに含む、請求項１記載の固体撮像装置。
【請求項７】
サンプルホールド回路は、
一方電極が前記アナログ画素信号に従う電圧の入力を受ける第４キャパシタと、
前記第４キャパシタの他方電極および前記出力ノードとそれぞれ接続されるアンプと、
前記アンプの入力側および出力側をショートさせるオートゼロスイッチとを有する、請求項６記載の固体撮像装置。
【請求項８】
前記アンプの入力側の正極端子と前記第４キャパシタの他方電極とは接続され、前記入力側の負極端子と前記出力ノードとは接続され、
前記オートゼロスイッチは、
出力側の負極端子と前記正極端子との間に設けられた第１スイッチと、
前記出力側の正極端子と前記負極端子との間に設けられた第２スイッチとを有する、請求項７記載の固体撮像装置。
【請求項９】
前記第２基準電圧発生回路は、前記第１電圧および前記第２電圧の間の電圧を分圧してＮ種類の第２基準電圧を生成するラダー抵抗器を含む、請求項１に記載の固体撮像装置。
【請求項１０】
前記第１基準電圧発生回路は、ボルテージフォロワ回路を有する、請求項１に記載の固体撮像装置。
【請求項１１】
第３基準電圧を生成する第３基準電圧発生回路をさらに備え、
前記スイッチアレイは、前記複数の第２キャパシタの他方電極に、選択的に前記第１基準電圧あるいは前記第３基準電圧を印加することにより前記出力ノードに前記アナログ基準信号を生成する、請求項１に記載の固体撮像装置。
【請求項１２】
前記第３基準電圧発生回路は、前記第１および第２電圧に基づいて前記第３基準電圧を生成する、請求項１１記載の固体撮像装置。
【請求項１３】
前記第３基準電圧発生回路は、
複数の抵抗素子と、
前記複数の抵抗素子による抵抗分割に基づきＬ種類の第３基準電圧を受けるマルチプレクサと、
前記マルチプレクサが選択的に出力する第３基準電圧の入力を受けるボルテージフォロワ回路とを含む、請求項１２記載の固体撮像装置。
【請求項１４】
前記マルチプレクサを制御する制御回路をさらに備える、請求項１３記載の固体撮像装置。
【請求項１５】
複数ビットのレジスタをさらに備え、
前記制御回路は、前記レジスタのレジスタ値に従って前記マルチプレクサを制御する制御信号を生成する、請求項１４記載の固体撮像装置。
【請求項１６】
前記レジスタのレジスタ値を設定するためのキャリブレーション用制御回路をさらに備える、請求項１５記載の固体撮像装置。
【請求項１７】
前記第２基準電圧発生回路は、前記第３基準電圧の抵抗分割に基づきＮ種類の前記第２基準電圧を生成する、請求項１１記載の固体撮像装置。
【請求項１８】
複数行複数列に配置された複数の前記画素回路を備え、
前記逐次比較型Ａ／Ｄ変換器は、各列に対応して設けられ、前記複数行のうちの選択された行の対応の画素回路から出力された前記アナログ画素信号のＡ／Ｄ変換を行ない、さらに、複数の前記逐次比較型Ａ／Ｄ変換器に共通に設けられ、各逐次比較型Ａ／Ｄ変換器の出力信号に基づいてデジタル画素信号を生成する信号処理回路を備える、請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置に関し、たとえば逐次比較型Ａ／Ｄ変換器を備えた固体撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラは、被写体をレンズで捕らえて固体撮像装置に光学像として結像させるものである。この固体撮像装置には、大きく分けてＣＣＤ（Charge Coupled Device）とＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。カメラの高性能化の観点からは、画像処理用のＣＭＯＳ回路を周辺回路として搭載しやすいＣＭＯＳイメージセンサへの注目が高まっている。ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高い。
【０００３】
デジタルイメージセンサでは、画素アレイの各列にＡ／Ｄ（Analog-to-Digital）変換器が設けられている。たとえば、特許文献１には、逐次比較型Ａ／Ｄ変換器を用いたデジタルイメージセンサが開示されている。このデジタルイメージセンサでは、複数行複数列に配置された複数の画素を含む画素アレイが設けられ、各列に対応する列信号線にアナログ画素信号が出力される。
【０００４】
逐次比較型Ａ／Ｄ変換器は、各列に設けられ、Ｓ／Ｈ（Sample-and-Hold）回路、Ｄ／Ａ（Digital-to-Analog）変換器、比較器、および逐次比較レジスタを備える。アナログ画素信号の電圧とＤ／Ａ変換器の出力電圧を比較し、その比較結果に応じて逐次比較レジスタがＤ／Ａ変換器の出力電圧がアナログ画素信号に近似するように二分探索制御する。Ｄ／Ａ変換器の出力信号がアナログ画素信号に近似したときの、逐次比較レジスタの制御コードをデジタル画素信号として出力する。
【０００５】
また、複数のサブレンジ領域を用いて２ステップのＡ／Ｄ変換を実施することで、Ｄ／Ａ変換器の面積を低減している。２ステップのＡ／Ｄ変換では、複数のサブレンジ領域に対して、二分探索木によって粗いＡ／Ｄ変換を実行し、選択されたサブレンジ領域に対して、その領域を与える基準電圧を用いて、二進数の重み付けをされたキャパシタアレイを用いた一般的な逐次比較によって残りの細かいＡ／Ｄ変換を実行する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２４１４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方で、特許文献１においては、キャパシタアレイの複数のキャパシタに対して抵抗分割により生成された基準電圧が印加される方式を採用している。したがって、抵抗の抵抗成分とキャパシタの容量成分とに基づく時定数に従い基準電圧による複数のキャパシタの充放電に時間がかかるという課題がある。すなわち、Ｄ／Ａ変換の出力電圧の整定時間にある程度の時間を要するため結果としてＡ／Ｄ変換器を高速にするという点で課題がある。
【０００８】
本開示は、上記の課題を解決するためになされたものであって、Ａ／Ｄ変換器を高速にすることが可能な固体撮像装置を提供することを目的とする。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施例によれば、固体撮像装置は、入射光量に応じた電圧のアナログ画素信号を出力する画素回路と、第１電圧および第１電圧よりも低い第２電圧の２種類の第１基準電圧を生成する第１基準電圧発生回路と、抵抗分割に基づきＮ種類の第２基準電圧を生成する第２基準電圧発生回路と、第１および第２基準電圧に基づいてアナログ画素信号のＡ／Ｄ変換を行なう逐次比較型Ａ／Ｄ変換器とを備える。逐次比較型Ａ／Ｄ変換器は、デジタル基準信号をアナログ基準信号に変換するＤ／Ａ変換器と、アナログ画素信号とアナログ基準信号の高低を比較し、比較結果を示す信号を出力する比較器と、比較器の比較結果に基づいて動作し、アナログ基準信号がアナログ画素信号に近似するようにデジタル基準信号を生成する逐次比較レジスタとを含む。Ｄ／Ａ変換器は、出力ノードに一方電極が接続されるスプリットキャパシタと、出力ノードに一方電極が接続される複数の第１キャパシタと、スプリットキャパシタの他方電極と接続される複数の第２キャパシタと、複数の第１および第２キャパシタの他方電極と接続され、選択的に第１基準電圧を印加することにより出力ノードにアナログ基準信号を生成するスイッチアレイと、スプリットキャパシタの他方電極と接続される第３キャパシタと、第３キャパシタの他方電極と接続され、選択的に第２基準電圧を印加することにより出力ノードにアナログ基準信号を生成するマルチプレクサを含む。
【発明の効果】
【００１１】
一実施例によれば、固体撮像装置は、Ｄ／Ａ変換器の出力電圧の整定時間の短縮化を図り高速なＡ／Ｄ変換を実現することが可能である。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に基づく固体撮像装置１の構成を説明する図である。
【図２】基準電圧発生回路８の構成を示す回路図である。
【図３】逐次比較型Ａ／Ｄ変換器１１の構成を示すブロック図である。
【図４】逐次比較型Ａ／Ｄ変換器１１の動作を例示するタイムチャートである。
【図５】逐次比較型Ａ／Ｄ変換器１１の下位４ビットの判定を説明する図である。
【図６】実施形態１に基づくＡ／Ｄ変換器１１の回路構成図である。
【図７】Ｄ／Ａ変換器１００のキャパシタアレイ１０６と基準電圧との配線接続の例を説明する図である。
【図８】スプリットキャパシタの容量値を変化させたときの、デジタル基準信号ＤＲが１２８付近のデジタル基準信号ＤＲとアナログ基準信号ＶＡＲの関係を示した図である。
【図９】実施形態２に基づくＤ／Ａ変換器１００Ａの回路構成図である。
【図１０】実施形態２に基づくＤＮＬを補正する方式を説明する図である。
【図１１】実施形態２に基づく補正後のデジタル基準信号ＤＲとアナログ基準信号ＶＡＲの関係を示した図である。
【図１２】実施形態２に基づく基準電圧発生回路５＃について説明する図である。
【図１３】基準電圧発生回路５＃による基準電圧ＶＴＲＬの調整幅について説明する図である。
【図１４】実施形態３に基づく補正システムについて説明する機能ブロック図である。
【図１５】基準電圧発生回路５＃による１２８ＬＳＢ電圧を説明する図である。
【発明を実施するための形態】
【００１３】
実施形態について図面を基準しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１４】
（実施形態１）
図１は、実施形態１に基づく固体撮像装置１の構成を説明する図である。
【００１５】
本願の実施の形態１による固体撮像装置１は、半導体基板上に形成された半導体装置であり、図１に示すように、画素アレイ２、行選択回路３、および制御回路１０を備える。
【００１６】
画素アレイ２は、複数行複数列に配置された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御線と、それぞれ複数列に対応して設けられた複数の信号線とを含む。各画素回路Ｐは、入射光量に応じた電圧のサンプリング画素信号ＶＡ’を出力する。各画素回路Ｐは、対応の行の制御線ＣＬと、対応の列の信号線ＳＬとに接続されている。複数の制御線ＣＬは、行選択回路３に接続されている。
【００１７】
行選択回路３は、制御回路１０によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬを活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じた電圧のサンプリング画素信号ＶＡ’を対応の信号線ＳＬに出力する。制御回路１０は、固体撮像装置全体を制御する。
【００１８】
また、固体撮像装置１は、基準電圧発生回路群５と、複数の逐次比較型Ａ／Ｄ変換器１１と、水平転送回路１３と、信号処理回路１２とを備える。
【００１９】
基準電圧発生回路群５は、基準電圧発生回路６（第１基準電圧発生回路）と、基準電圧発生回路８（第２基準電圧発生回路）とを含む。
【００２０】
基準電圧発生回路６は、基準電圧ＶＲＴ，ＶＲＢ（＜ＶＲＴ）を生成する。
基準電圧発生回路８は、１６個の基準電圧ＶＲ０〜ＶＲ１５（第２基準電圧）を生成する。
【００２１】
基準電圧ＶＲ０〜ＶＲ１５は、所定電圧ずつ順次高くなっている。基準電圧ＶＲ０〜ＶＲ１５は、複数の逐次比較型Ａ／Ｄ変換器１１の各々に与えられる。複数の逐次比較型Ａ／Ｄ変換器１１は、それぞれ複数の信号線ＳＬに接続される。
【００２２】
各逐次比較型Ａ／Ｄ変換器１１は、制御回路１０からの制御指示に従って動作し、行選択回路３によって活性化された画素回路Ｐから対応の信号線ＳＬに出力されたサンプリング画素信号ＶＡ’を１４ビットのデジタル画素信号ＤＰに変換する。
【００２３】
具体的には、逐次比較型Ａ／Ｄ変換器１１は、基準電圧ＶＲＴ，ＶＲＢに基づき、複数回（たとえば１０回）の通常比較動作を含むＡ／Ｄ変換（上位ビットＡ／Ｄ変換）を実行する。
【００２４】
また、逐次比較型Ａ／Ｄ変換器は、基準電圧ＶＲ０〜ＶＲ１５に基づき、複数回（たとえば４回）の通常比較動作を含むＡ／Ｄ変換（下位ビットＡ／Ｄ変換）を実行する。
【００２５】
１回の通常比較動作では、１ビットのデータ信号が生成される。これにより、合計１４ビットのデータ信号が生成され、サンプリング画素信号ＶＡ’は１４ビットのデータ信号を含むデジタル画素信号ＤＰに変換される。
【００２６】
水平転送回路１３は、複数の逐次比較型Ａ／Ｄ変換器１１から与えられた１行分の複数のデジタル画素信号ＤＰを一旦保持した後、保持した複数のデジタル画素信号ＤＰを１つずつ順次、信号処理回路１２に転送する。
【００２７】
信号処理回路１２は、１４ビットのデジタル画素信号ＤＰに基づいて１４ビットのデジタル画素信号ＤＯを生成し、生成したデジタル画素信号ＤＯを外部に出力する。
【００２８】
図２は、基準電圧発生回路８の構成を示す回路図である。
図２において、基準電圧発生回路８は、定電圧源２１０，２１１とラダー抵抗器２１２を含む。定電圧源２１０の正極はラダー抵抗器２１２の一方端子２１２ａに接続され、その負極は接地電圧ＶＳＳのラインに接続される。定電圧源２１１の正極はラダー抵抗器２１２の他方端子２１２ｂに接続され、その負極は接地電圧ＶＳＳのラインに接続される。定電圧源２１０，２１１は、それぞれ基準電圧ＶＲＴ，ＶＲＢを出力する。ＶＲＴ＞ＶＲＢである。
【００２９】
本例においては、基準電圧ＶＲＢは、基準電圧ＶＲ０と等しくなる。
ラダー抵抗器２１２は、端子２１２ａ，２１２ｂ間に直列接続された１５個の抵抗素子２１２ｃを含み、基準電圧ＶＲＴと基準電圧ＶＲ０との間の電圧を分圧して基準電圧ＶＲ１〜ＶＲ１５を生成する。基準電圧ＶＲ１〜ＶＲ１５は、基準電圧ＶＲ０，ＶＲＴ間の電圧を等分割した電圧となる。
【００３０】
基準電圧発生回路６は、定電圧源２１０，２１１を含む構成であり、基準電圧ＶＲＴ，ＶＲＢを出力する。
【００３１】
図３は、逐次比較型Ａ／Ｄ変換器１１の構成を示すブロック図である。
図３に示されるように、逐次比較型Ａ／Ｄ変換器１１は、Ｄ／Ａ変換器１００、Ｓ／Ｈ回路１０８、比較器１１０、および逐次比較レジスタ（ＳＡＲ：Successive Approximation Register）１１２を含む。
【００３２】
Ｄ／Ａ変換器１００は、マルチプレクサ１０２と、スイッチアレイ１０４と、キャパシタアレイ１０６とを含み、制御回路１０からの制御指示に従って制御される。
【００３３】
基準電圧発生回路８で生成された基準電圧ＶＲ０〜ＶＲ１５は、全Ａ／Ｄ変換器１００のマルチプレクサ１０２に供給される。
【００３４】
基準電圧発生回路６で生成された基準電圧ＶＲＴ，ＶＲＢは、全Ａ／Ｄ変換器１００のスイッチアレイ１０４に供給される。
【００３５】
スイッチアレイ１０４は、上位ビットＡ／Ｄ変換を行う場合に、逐次比較レジスタ１１２からのデジタル基準信号ＤＲに従って基準電圧ＶＲＴ，ＶＲＢのうちのいずれかの基準電圧を選択してキャパシタアレイ１０６に与える。
【００３６】
マルチプレクサ１０２は、下位ビットＡ／Ｄ変換を行なう場合に、逐次比較レジスタ１１２からのデジタル基準信号ＤＲに従って基準電圧ＶＲ０〜ＶＲ１５のうちのいずれかの基準電圧を選択してキャパシタアレイ１０６に与える。
【００３７】
キャパシタアレイ１０６は、上位ビットＡ／Ｄ変換および下位ビットＡ／Ｄ変換を行う場合に、デジタル基準信号ＤＲに従う基準電圧発生回路６，８からの基準電圧の印加に応じたアナログ基準信号ＶＡＲを生成する。
【００３８】
Ｓ／Ｈ回路１０８は、制御回路１０からの制御指示に従って制御され、対応の信号線ＳＬからのサンプリング画素信号ＶＡ’を所定の周期でサンプリングし、Ｓ／Ｈ回路内にサンプリング画素信号ＶＡ’として保持する。
【００３９】
比較器１１０は、サンプリング画素信号ＶＡ’の電圧とアナログ基準信号ＶＡＲの電圧との高低を比較し、比較結果を示す出力信号ＣＯＭＰを出力する。
【００４０】
逐次比較レジスタ１１２は、制御回路１０からの制御指示に従って制御され、比較器１１０の出力信号ＣＯＭＰに基づいて動作し、アナログ基準信号ＶＡＲの電圧がサンプリング画素信号ＶＡ’の電圧に近似するようにデジタル基準信号ＤＲを生成する。
【００４１】
アナログ基準信号ＶＡＲの電圧がサンプリング画素信号ＶＡ’の電圧に近似したときのデジタル基準信号ＤＲが１４ビットのデジタル画素信号ＤＰとなる。
【００４２】
図４は、逐次比較型Ａ／Ｄ変換器１１の動作を例示するタイムチャートである。
図４において、逐次比較型Ａ／Ｄ変換器１１では、時刻ｔ０、ｔ１、ｔ２・・・と順次１０ビット分（１４〜５ビット）の上位ビットＡ／Ｄ変換を行なった後に、４ビット分（４〜１ビット）の下位ビットＡ／Ｄ変換を行なう。
【００４３】
なお、本例においては、上位ビットＡ／Ｄ変換を実行する場合が示されている。
上位ビットＡ／Ｄ変換では、基準電圧ＶＲＴ，ＶＲＢを使用してアナログ基準信号ＶＡＲを生成し、そのアナログ基準信号ＶＡＲとサンプリング画素信号ＶＡ’との電圧を比較し、二分探索木による逐次比較を行なう。
【００４４】
上位ビットＡ／Ｄ変換では、１０２４個に分割されたサブレンジ領域のうちの１つのサブレンジ領域がサンプリング画素信号ＶＡ’を含むサブレンジ領域として選択される。
【００４５】
具体的には、本例においては、サンプリング画素信号ＶＡ’の電圧が１０２４個に分割されたサブレンジ領域の４４８番目のサブレンジ領域よりも下のサブレンジ領域に含まれている場合が示されている。
【００４６】
１４ビット目の判定（時刻ｔ０〜ｔ１）では、二分探索木により１０２４個に分割されたサブレンジ領域の中間のサブレンジ領域に相当する５１２番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲが生成され、サンプリング画素信号ＶＡ’との高低が比較される。ここでは、ＶＡＲ＞ＶＡ’であるので、１４ビット目のデータ信号は「０」となる。
【００４７】
１４ビット目のデータ信号（出力信号ＣＯＭＰ）が「０」であったので、１３ビット目の判定（時刻ｔ１〜ｔ２）では、二分探索木により２５６番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲが生成される。２５６番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲとサンプリング画素信号ＶＡ’との高低が比較される。ここでは、ＶＡＲ＜ＶＡ’であるので、１３ビット目のデータ信号は「１」となる。
【００４８】
１３ビット目のデータ信号（信号ＣＯＭＰ）が「１」であったので、１２ビット目の判定（時刻ｔ２〜ｔ３）では、２分探索により３８４番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲが生成される。３８４番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲとサンプリング画素信号ＶＡ’との高低が比較される。ここでは、ＶＡＲ＜ＶＡ’であるので、１２ビット目のデータ信号は「１」となる。
【００４９】
１２ビット目のデータ信号が「１」であったので、１１ビット目の判定（時刻ｔ３〜ｔ４）では、２分探索により４４８番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲが生成される。４４８番目のサブレンジ領域に対応するアナログ基準信号ＶＡＲとサンプリング画素信号ＶＡ’との高低が比較される。ここでは、ＶＡＲ＞ＶＡ’であるので１１ビット目のデータ信号は「０」となる。
【００５０】
以下、同様にして２分探索により１０２４個に分割されたサブレンジ領域の１つが絞られ、１４ビット目から５ビット目の判定を実行することが可能となる。
【００５１】
図５は、逐次比較型Ａ／Ｄ変換器１１の下位４ビットの判定を説明する図である。
図５（Ａ）に示されるように下位４ビットの判定においては基準電圧ＶＲ０〜ＶＲ１５が用いられる。
【００５２】
図５（Ｂ）に示されるように、選択されたサブレンジ領域におけるサンプリング画素信号ＶＡ’について、１６個の下位サブレンジ領域に分割された１つの下位サブレンジ領域を２分探索により選択する。
【００５３】
４ビット目の判定では、二分探索木により基準電圧ＶＲ８が用いられて、基準電圧ＶＲ８に従うアナログ基準信号ＶＡＲとサンプリング画素信号ＶＡ’との高低が比較される。
【００５４】
その結果に基づいて、３ビット目の判定では、２分探索により基準電圧ＶＲ４あるいは基準電圧ＶＲ１２が用いられる。同様の４回の判定により４ビット目から１ビット目の判定を実行することが可能となる。
【００５５】
図６は、実施形態１に基づくＡ／Ｄ変換器１１の回路構成図である。
図６に示されるように、Ａ／Ｄ変換器１１は、Ｓ／Ｈ回路１０８と、Ｄ／Ａ変換器１００と、比較器１１０とを含む。
【００５６】
Ｓ／Ｈ回路１０８は、アンプ１０９と、キャパシタＣＲＰと、スイッチＳＷＴ１，ＳＷＴ２とを含む。
【００５７】
キャパシタＣＲＰは、アナログ画素信号ＶＡに応じた電荷を蓄積する。キャパシタＣＲＰは、１２８Ｃに設定されている。
【００５８】
スイッチＳＷＴ１は、アンプ１０９の出力端子（−極）と入力端子（＋極）との間に設けられる。スイッチＳＷＴ２は、アンプ１０９の出力端子（＋極）と入力端子（−極）との間に設けられる。スイッチＳＷＴ１，ＳＷＴ２は、オートゼロスイッチとして機能する。
【００５９】
比較器１１０は、Ｓ／Ｈ回路１０８でサンプリングされた電圧を比較して出力信号ＣＯＭＰを出力する。
【００６０】
Ｄ／Ａ変換器１００は、マルチプレクサ１０２と、スイッチアレイ１０４と、キャパシタアレイ１０６とを含む。
【００６１】
キャパシタアレイ１０６は、複数のキャパシタＣＰ０〜ＣＰ１１（総称してキャパシタＣＰとも称する）を含む。
【００６２】
キャパシタＣＰ１１は、スプリットキャパシタである。
キャパシタＣＰ１１の一方電極はＤ／Ａ変換器１００の出力ノードと接続されている。
【００６３】
キャパシタＣＰ０の一方電極は、キャパシタＣＰ１１の他方電極と接続されている。
また、キャパシタＣＰ１〜ＣＰ３の一方電極は、キャパシタＣＰ０と並列にキャパシタＣＰ１１の他方電極と接続されている。
【００６４】
キャパシタＣＰ４〜ＣＰ１０の一方電極は、Ｄ／Ａ変換器１００の出力ノードと接続されている。
【００６５】
スイッチアレイ１０４は、スイッチＳＷ５〜ＳＷ１４（総称してスイッチＳＷとも称する）を含む。
【００６６】
各スイッチＳＷ５〜ＳＷ１４の各々は、サンプリング画素信号ＶＡ’の電圧とアナログ基準信号ＶＡＲの電圧との比較結果を示す出力信号ＣＯＭＰに従ってＳＡＲ１１２により制御される。
【００６７】
具体的には、キャパシタＣＰ１〜ＣＰ１０にそれぞれ対応してスイッチＳＷ５〜ＳＷ１４が設けられる。各スイッチＳＷは、基準電圧ＶＲＴ，ＶＲＢのいずれか一方と接続可能に構成されている。
【００６８】
ＳＡＲ１１２の指示に従って、各スイッチＳＷは、基準電圧ＶＲＴ，ＶＲＢの一方と対応するキャパシタＣＰの他方電極と接続される。
【００６９】
マルチプレクサ１０２は、キャパシタＣＰ０の他方電極と接続される。
マルチプレクサ１０２は、ＳＡＲ１１２の指示に従って基準電圧ＶＲ０〜ＶＲ１５のうちの１つをキャパシタＣＰ０の他方電極と接続する。
【００７０】
キャパシタＣＰ０の容量値を１Ｃとした場合に、キャパシタＣＰ１，ＣＰ２，ＣＰ３は２倍ずつ順次増大し、それぞれ１Ｃ，２Ｃ，４Ｃに設定されている。
【００７１】
また、スプリットキャパシタであるキャパシタＣＰ１１の容量値は８Ｃ／７に設定されている。キャパシタＣＰ４〜ＣＰ１０の容量値は２倍ずつ順次増大し、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃ、６４Ｃにそれぞれ設定されている。
【００７２】
Ｓ／Ｈ回路１０８の動作について説明すると、スイッチＳＷＴ１，ＳＷＴ２が導通することにより、Ｓ／Ｈ回路１０８内のアンプ１０９の入出力端子がショートされてバランスした状態になる。このとき、図１の制御回路１０により画素回路Ｐが制御されてアナログ画素信号ＶＡには無信号時の電圧が入力される。キャパシタＣＲＰは、アナログ画素信号ＶＡから入力される無信号時の電圧とアンプ１０９の入出力端子がショートされたバランス状態で生成される電圧によって充電される。このとき、Ｄ／Ａ変換器１００のデジタル基準信号ＤＲは０の状態となっている。
【００７３】
サンプリング動作の際にスイッチＳＷＴ１，ＳＷＴ２が非導通となる。これに従い入力端子と出力端子との接続が切断される。切断後、図１の制御回路１０により画素回路Ｐが制御されてアナログ画素信号ＶＡには輝度信号に応じた電圧が入力される。アンプ１０９の入力端子（＋極）側には、アナログ画素信号ＶＡの無信号時からの変化分がキャパシタＣＲＰを介して伝達され、サンプリング画素信号ＶＡ’として保持される。
【００７４】
アンプ１０９の入力端子（−極）側には、キャパシタアレイ１０６を介して電圧変化分が伝達され、デジタル基準信号ＤＲに応じた電圧が生成される。
【００７５】
比較器１１０は、入力端子（＋極）および入力端子（−極）を比較した出力信号ＣＯＭＰを出力する。
【００７６】
本例においては、スイッチＳＷの切り替えにより比較動作が実行される。
具体的には、１４ビット目の判定の際には、スイッチＳＷ１４が動作し、キャパシタＣＰ１０の他方電極に基準電圧ＶＲＴが印加される。なお、他のスイッチＳＷ５〜ＳＷ１３は、対応するキャパシタＣＰの他方電極と基準電圧ＶＲＢとを接続している。
【００７７】
１３ビット目の判定の際には、スイッチＳＷ１３が動作し、キャパシタＣＰ９の他方電極に基準電圧ＶＲＴが印加される。なお、１４ビット目の比較結果を示す出力信号ＣＯＭＰが「０」の場合には、スイッチＳＷ１４はキャパシタＣＰ１０の他方電極に基準電圧ＶＲＢを接続する。一方、１４ビット目の比較結果を示す出力信号ＣＯＭＰが「１」の場合には、スイッチＳＷ１４はキャパシタＣＰ１０の他方電極に基準電圧ＶＲＴを接続した状態を維持する。
【００７８】
１２ビット目の判定の際には、スイッチＳＷ１２が動作し、キャパシタＣＰ８の他方電極に基準電圧ＶＲＴが印加される。なお、１３ビット目の比較結果を示す出力信号ＣＯＭＰが「０」の場合には、スイッチＳＷ１３はキャパシタＣＰ９の他方電極に基準電圧ＶＲＢを接続する。一方、１３ビット目の比較結果を示す出力信号ＣＯＭＰが「１」の場合には、スイッチＳＷ１３はキャパシタＣＰ９の他方電極に基準電圧ＶＲＴを接続した状態を維持する。
【００７９】
以降の１１〜５ビット目の判定についても同様に行われる。
５ビット目の判定終了後、マルチプレクサ１０２が動作する。
【００８０】
具体的には、２分探索の方式に従って基準電圧ＶＲ０〜ＶＲ１５のいずれか１つがキャパシタＣＰ０の他方電極と接続される。図５で説明した２分探索の方式に従って４ビット目から１ビット目の判定が実行される。
【００８１】
本実施形態１のキャパシタアレイ１０６は、スプリットキャパシタ（キャパシタＣＰ１１）を用いた構成としている。
【００８２】
仮にスプリットキャパシタを用いずに単位キャパシタを用いて１０ビット分のサブレンジ領域に対応するアナログ基準信号ＶＡＲを生成する場合には、多数の（例えば１０２４個）の同一の容量値をもつ単位キャパシタを配置する必要がある。
【００８３】
一方で、本実施形態の如く、スプリットキャパシタを用いることにより、例えば１３６個程度の容量値で構成することが可能であり、回路面積を大幅に縮小（小面積化）することが可能である。
【００８４】
なお、スプリットキャパシタおよびそれよりも下位側のキャパシタの合成容量は、スプリットキャパシタよりも上位側の単位キャパシタの容量値と等しくする必要がある。
【００８５】
したがって次式により算出することが可能である。
【００８６】
【数１】
2018088648.tif 000003
【００８７】
これにより、スプリットキャパシタの容量値は、８Ｃ／７となる。
なお、本例においては、上位ビット１０ビットのうち７ビットはスプリットキャパシタよりも前段に設けられたキャパシタにより判定され、残りの３ビットはスプリットキャパシタよりも後段に設けられたキャパシタにより判定される。特にこれに限られず、スプリットキャパシタの位置を変更して、上位１０ビットのうち６ビットと４ビットに分けた位置に設定することが可能である。
【００８８】
例えば、上位１０ビットのうち５ビットと５ビットとに分けた位置にスプリットキャパシタを設けることにより、単位キャパシタの数を大幅に減少させ小面積化を最も効率的に図ることが可能である。たとえば、６４個程度の容量値で構成することが可能である。
【００８９】
また、本実施形態１の構成においては、上位Ａ／Ｄ変換のアナログ基準信号ＶＡＲの生成のために基準電圧発生回路６から出力される基準電圧ＶＲＴ，ＶＲＢがキャパシタアレイ１０６に印加される。また、下位Ａ／Ｄ変換のアナログ基準信号ＶＡＲの生成のために基準電圧発生回路８から出力される１６個の基準電圧ＶＲ０〜ＶＲ１５がマルチプレクサ１０２を介してキャパシタＣＰ０に接続される。
【００９０】
アナログ基準信号ＶＡＲは、キャパシタアレイ１０６の対応するキャパシタＣＰ０〜ＣＰ１０に接続される電圧値に依存した電圧値となる。すなわち、アナログ基準信号ＶＡＲの整定時間は、キャパシタＣＰ０〜ＣＰ１０の充放電時間に依存する。本実施形態においては、基準電圧ＶＲＴ，ＶＲＢは、定電圧源に基づくものであり抵抗分割に依らず基準電圧発生回路６から出力される。したがって、基準電圧ＶＲＴ，ＶＲＢに従うキャパシタＣＰの充放電時間に関係する時定数は、抵抗を用いて発生させる基準電圧ＶＲ０〜ＶＲ１５を用いる場合に比べて小さい値となる。それゆえ、抵抗分割に従う基準電圧ＶＲ０〜ＶＲ１５を用いる場合よりもアナログ基準信号ＶＡＲを高速に整定することが可能である。
【００９１】
また、特許文献１においては、抵抗を用いて発生させる基準電圧をキャパシタアレイ中のすべてのキャパシタに充放電する必要があるが、本例においては、基準電圧ＶＲ０〜ＶＲ１５に基づいてマルチプレクサ１０２を介して充放電するキャパシタＣＰ０の容量値は１Ｃに設定されている。したがって、基準電圧ＶＲ０〜ＶＲ１５を用いる場合でもアナログ基準信号ＶＡＲを高速に整定することが可能である。
【００９２】
当該方式により、Ｄ／Ａ変換器１００のアナログ基準信号の整定時間の短縮化を図ることが可能である。これによりＡ／Ｄ変換器１１を高速に動作させることが可能となる。また、固体撮像装置の高フレームレート化を図ることが可能となる。
【００９３】
なお、本実施形態１では、一例として１４ビットを例に挙げて説明したが、これに限られず他のビットについても同様に適用可能である。また、上位ビットＡ／Ｄ変換を１０ビット、下位ビットＡ／Ｄ変換を４ビットとしたが、特にこれらのビット数に限定されるものでない。
【００９４】
（実施形態２）
上記の実施形態１においては、キャパシタアレイ１０６にスプリットキャパシタを設けることにより小面積化を図る方式について説明した。
【００９５】
一方で、スプリットキャパシタの製造誤差により微分直線性誤差（ＤＮＬ：Differential non linearity）劣化の可能性が考えられる。
【００９６】
図７は、Ｄ／Ａ変換器１００のキャパシタアレイ１０６と基準電圧との配線接続の例を説明する図である。
【００９７】
図７（Ａ）においては、デジタル基準信号ＤＲが「１２７」の場合のキャパシタアレイ１０６と基準電圧との配線接続が示されている。
【００９８】
図７（Ｂ）においては、デジタル基準信号ＤＲが「１２８」の場合のキャパシタアレイ１０６と基準電圧との配線接続が示されている。
【００９９】
デジタル基準信号ＤＲが「１２７」の場合とデジタル基準信号ＤＲが「１２８」の場合とでスプリットキャパシタよりも上位ビット側と下位ビット側とでのキャパシタと基準電圧との配線接続が切り替わる。
【０１００】
Ａ／Ｄ変換器のＤＮＬを１ＬＳＢ（Least Significant Bit）未満にするとき、Ｄ／Ａ変換器のＤＮＬを１ＬＳＢ未満にする必要があるが、スプリットキャパシタの製造誤差により容量値が設計値ではない場合にはＤＮＬ劣化が生じてしまう。また、配線の寄生キャパシタや単位キャパシタに付随する寄生キャパシタによっても誤差要因となり、ＤＮＬが生じる可能性がある。
【０１０１】
図８は、スプリットキャパシタの容量値を変化させたときの、デジタル基準信号ＤＲが１２８付近のデジタル基準信号ＤＲとアナログ基準信号ＶＡＲの関係を示した図である。
【０１０２】
図８（Ａ）は、スプリットキャパシタの容量値が設計値である場合が示されている。
この場合にはＤＮＬは正常であり１ＬＳＢ未満の状態が示されている。
【０１０３】
図８（Ｂ）は、スプリットキャパシタの容量値が設計値よりも小さい場合の例が示されている。
【０１０４】
この場合には、ＤＮＬが生じており、例えば＋１．５ＬＳＢ程度の誤差が生じている場合が示されている。
【０１０５】
図８（Ｃ）は、スプリットキャパシタの容量値が設計値よりも大きい場合の例が示されている。
【０１０６】
この場合には、ＤＮＬが生じており、例えば−１．５ＬＳＢ程度の誤差が生じている場合が示されている。
【０１０７】
スプリットキャパシタよりも下位のビット数が大きくなるほどスプリットキャパシタの容量値の要求精度は厳しくなる。例えば、例えばＤＮＬが１ＬＳＢ未満を達成する場合、スプリットキャパシタに許容される誤差は下位のビット数が７ビットの場合１／１２８の精度が要求される。下位のビット数が８ビットの場合では１／２５６、下位のビット数が９ビットの場合では１／５１２の精度が要求されることになる。
【０１０８】
図９は、実施形態２に基づくＤ／Ａ変換器１００Ａの回路構成図である。
図９に示されるように、Ｄ／Ａ変換器１００Ａは、Ｄ／Ａ変換器１００と比較してマルチプレクサ１０２をマルチプレクサ１０２Ａに置換した点が異なる。
【０１０９】
マルチプレクサ１０２Ａは、選択的に基準電圧ＶＲＴと異なる基準電圧ＶＲＴＬをキャパシタＣＰ０の他方電極に接続することが可能になるように設けられている。
【０１１０】
また、スプリットキャパシタであるキャパシタＣＰ１１よりも下位ビット側にあるキャパシタＣＰに対応するスイッチＳＷ５〜ＳＷ７に関して、基準電圧ＶＲＴＬと基準電圧ＶＲＢを選択的にキャパシタＣＰの他方電極に接続することが可能になるように設けられている。
【０１１１】
図１０は、実施形態２に基づくＤＮＬを補正する方式を説明する図である。
図１０に示されるように、ＤＮＬが１ＬＳＢ以上である場合には通常の基準電圧ＶＲＴよりも大きい基準電圧ＶＲＴＬを印加する。
【０１１２】
一方、ＤＮＬが負の場合には、通常の基準電圧ＶＲＴよりも小さい基準電圧ＶＲＴＬを印加する。
【０１１３】
図１１は、実施形態２に基づく補正後のデジタル基準信号ＤＲとアナログ基準信号ＶＡＲの関係を示した図である。
【０１１４】
図１１に示されるようにデジタル基準信号ＤＲが０、１２８のとき、スプリットキャパシタよりも下位側のキャパシタはすべて基準電圧ＶＲＢに接続される。したがって、このとき、アナログ基準信号ＶＡＲは基準電圧ＶＲＴＬには依存しない。
【０１１５】
一方、デジタル基準信号ＤＲが０〜１２７のとき、図９のキャパシタＣＰ４〜ＣＰ１０は基準電圧ＶＲＢに接続されている。このとき、デジタル基準信号ＤＲの０からの差と、対応するアナログ基準信号ＶＡＲの差は比例する。また、デジタル基準信号ＤＲが１増加したときにアナログ基準信号ＶＡＲが増加する電圧は（ＶＲＴＬ−ＶＲＢ）に比例する。
【０１１６】
したがって、デジタル基準信号ＤＲが１２８のときのアナログ基準信号ＶＡＲを基準として、デジタル基準信号ＤＲが１２７のときのアナログ基準信号ＶＡＲが、１２７／１２８となるように基準電圧ＶＲＴＬを調整することより、スプリットキャパシタの製造誤差や寄生キャパシタによって生じるＤＮＬを補正することが可能である。
【０１１７】
また、デジタル基準信号ＤＲが１２８〜２５５のとき、図９のキャパシタＣＰ４の接続が基準電圧ＶＲＴに変更になる。しかし、スプリットキャパシタよりも下位側のキャパシタの接続はデジタル基準信号ＤＲが０〜１２７と同様である。
【０１１８】
すなわち、デジタル基準信号ＤＲの１２８からの差と、対応するアナログ基準信号ＶＡＲの差は比例する。
【０１１９】
また、デジタル基準信号ＤＲが１増加したときにアナログ基準信号ＶＡＲが増加する電圧は、キャパシタＣＰ０〜ＣＰ１１の分圧により決定される。このため、基準電圧ＶＲＴＬが同じ電圧であるとき、キャパシタＣＰ４の接続先にかかわらず、デジタル基準信号ＤＲが１増加したときにアナログ基準信号ＶＡＲが増加する電圧は、デジタル基準信号ＤＲが０〜１２７のときと同じである。
【０１２０】
したがって、デジタル基準信号ＤＲが１２８で調整した基準電圧ＶＲＴＬはデジタル基準信号ＤＲが２５６においても適切な電圧となる。デジタル基準信号ＤＲが３８４、５１２、・・・においても同様である。
【０１２１】
図１２は、実施形態２に基づく基準電圧発生回路５＃について説明する図である。
図１２に示されるように基準電圧発生回路５＃は、基準電圧ＶＲＴ，ＶＲＢとともに基準電圧ＶＲ０〜ＶＲ１５および基準電圧ＶＲＴＬを生成する。
【０１２２】
具体的には、基準電圧発生回路５＃は、定電圧源２１０，２１１と、基準電圧ＶＲＴＬ（第３基準電圧）を生成する電圧生成ユニット５２０と、基準電圧ＶＲ０〜ＶＲ１５（第２基準電圧）を生成する電圧生成ユニット５１０とを含む。
【０１２３】
定電圧源２１０は、オペアンプＯＰ１を含み、出力ノードＮ０と入力端子（−極）を接続してボルテージフォロワ回路を形成する。これに伴い入力端子（＋極）に入力された電圧ＶＲＴ＿ＩＮと同じ電位の電圧が出力ノードＮ０に生成されて出力される。
【０１２４】
定電圧源２１１は、オペアンプＯＰ２を含み、出力ノードＮ２と入力端子（−極）を接続してボルテージフォロワ回路を形成する。これに伴い入力端子（＋極）に入力された電圧ＶＲＢ＿ＩＮと同じ電位の電圧が出力ノードＮ２に生成されて出力される。
【０１２５】
電圧生成ユニット５１０は、基準電圧ＶＲＴＬと基準電圧ＶＲＢとの間に設けられた複数の抵抗素子の抵抗分割に基づき基準電圧ＶＲ０〜ＶＲ１５を生成する。
【０１２６】
電圧生成ユニット５２０は、オペアンプＯＰ３，ＯＰ４，ＯＰ５と、マルチプレクサ５３０と、抵抗分割に用いられる複数の抵抗素子と、ＰチャネルＭＯＳトランジスタ５４０とを含む。
【０１２７】
オペアンプＯＰ３は、入力端子（−極）がノードＮ０と接続される。オペアンプＯＰ３の出力ノードは、ＰチャネルＭＯＳトランジスタ５４０のゲートと接続される。ＰチャネルＭＯＳトランジスタ５４０は、１２８個の抵抗素子とともに電源電圧とノードＮ１との間に接続される。ノードＮ１は、オペアンプＯＰ３の入力端子（＋極）と接続される。
【０１２８】
オペアンプＯＰ３は、ノードＮ１とノードＮ０の電圧が等しくなるようにＰチャネルＭＯＳトランジスタ５４０のゲートと接続されている出力ノードを調整する。すなわち、ノードＮ１には基準電圧ＶＲＴとほぼ等しい基準電圧ＶＲＴ’として生成される。
【０１２９】
マルチプレクサ５３０は、複数の抵抗素子により抵抗分割された基準電圧を受けて、制御信号ＳＥＬに従ってその１つの基準電圧をオペアンプＯＰ５の入力端子（＋極）に出力する。制御回路１０は、マルチプレクサ５３０を制御するための制御信号ＳＥＬを出力する。
【０１３０】
オペアンプＯＰ５は、出力ノードと入力端子（−極）とが接続されてボルテージフォロワ回路を形成する。これに伴い、オペアンプＯＰ５の入力端子（＋極）に入力された電圧が基準電圧ＶＲＴＬとしてオペアンプＯＰ５の出力電圧として出力される。
【０１３１】
オペアンプＯＰ４は、出力ノードＮ３と入力端子（−極）とが接続されてボルテージフォロワ回路を形成する。これに伴い、オペアンプＯＰ４の入力端子（＋極）に入力された電圧（基準電圧ＶＲＢ）が基準電圧ＶＲＢ’としてオペアンプＯＰ４の出力電圧として出力される。
【０１３２】
ノードＮ１とノードＮ３との間には１０２４個の抵抗素子が設けられる。すなわち、１０２４段階で基準電圧ＶＲＴＬを調整可能に設けられている。
【０１３３】
また、ノードＮ１とＰチャネルＭＯＳトランジスタ５４０との間には１２８個の抵抗素子が設けられており、基準電圧ＶＲＴＬを基準電圧ＶＲＴの値よりも昇圧した電圧として調整することも可能である。
【０１３４】
マルチプレクサ５３０は、ノードＮ１を中心にＰチャネルＭＯＳトランジスタ５４０側に１２８個設けられた抵抗素子の接続ノードとそれぞれ接続されている。
【０１３５】
また、マルチプレクサ５３０は、ノードＮ３側に１０２４個のうちの１２８個の抵抗素子の接続ノードとそれぞれ接続されている。
【０１３６】
すなわち、ノードＮ１を中心に２５６個の接続ノードとマルチプレクサ５３０が接続されている。
【０１３７】
マルチプレクサ５３０は、８ビットのデータ信号である制御信号ＳＥＬの入力に従って２５６個の接続ノードのいずれか１つの接続ノードを選択して、選択した接続ノードに従う基準電圧をオペアンプＯＰ５の入力端子（＋極）に出力する。
【０１３８】
制御信号ＳＥＬのデータ信号を切り替えることにより基準電圧を調整することが可能である。
【０１３９】
図１３は、基準電圧発生回路５＃による基準電圧ＶＴＲＬの調整幅について説明する図である。
【０１４０】
図１３（Ａ）には、ビットコードが「０」の場合のキャパシタアレイ１０６と基準電圧との配線接続が示されている。
【０１４１】
ビットコードが「０」の場合には、全てのキャパシタは、基準電圧ＶＲＢに接続されており、基準電圧ＶＲＴＬとは接続されていない。したがって、アナログ基準信号ＶＡＲは、基準電圧ＶＲＴＬには依存しない。
【０１４２】
図１３（Ｂ）には、ビットコードが「１２７」の場合のキャパシタアレイ１０６と基準電圧との配線接続が示されている。
【０１４３】
ビットコードが「１２７」の場合は、スプリットキャパシタよりも下位側に設けられているキャパシタのうち最下位のキャパシタを除く、他の全てのキャパシタが基準電圧ＶＲＴＬと接続される。最下位のキャパシタのみ基準電圧ＶＲ１５に接続される。
【０１４４】
なお、基準電圧ＶＲ１５は、（１５／１６）×（ＶＲＴＬ−ＶＲＢ）＋ＶＲＢに設定される。
【０１４５】
当該接続の際に基準電圧ＶＲＴＬは、１２７ＬＳＢのアナログ基準信号ＶＡＲに比例する。
【０１４６】
したがって、本実施形態２の構成の場合には、図１２に示されるように基準電圧ＶＲＴＬは、１０２４個の抵抗素子により抵抗分割され、マルチプレクサ５３０を介して、基準電圧ＶＲＴ’を中心に２５６タップの電圧を切替可能になるように設けられている。
【０１４７】
それゆえ、１２７／１０２４≒（１／８）ＬＳＢ間隔での調整が可能となっている。
なお、図１２に示されるようにマルチプレクサ５３０は、上下１２８個の抵抗素子の接続ノードと接続されているため、上側に１６ＬＳＢ（１２８タップ×（１／８））と、下側に１６ＬＳＢとの合計３２ＬＳＢの調整が可能となっている。
【０１４８】
なお、本例においては、コード「０」と「１２７」の場合について説明したが、コード「１２８」と「２５５」、コード「２５６」と「３８３」、・・・の場合についても同様である。
【０１４９】
当該方式により、基準電圧ＶＲＴＬを調整することにより、スプリットキャパシタの製造誤差によりＤＮＬ劣化を抑制することが可能である。
【０１５０】
（実施形態３）
実施形態３においては、基準電圧ＶＲＴＬを自動補正するシステムについて説明する。
【０１５１】
図１４は、実施形態３に基づく補正システムについて説明する機能ブロック図である。
図１４には、基準電圧発生回路５＃と、Ｄ／Ａ変換器１００Ａと、Ｓ／Ｈ回路１０８と、比較器１１０と、制御回路１０と、レジスタ６００と、キャリブレーション用制御回路７００とが設けられている。
【０１５２】
実施形態２の構成と比較して、レジスタ６００と、キャリブレーション用制御回路７００とを新たに設けた点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
【０１５３】
基準電圧発生回路５＃は、上記したようにマルチプレクサ５３０を含む。
制御回路１０は、８ビットのレジスタ６００に従って制御信号ＳＥＬをマルチプレクサ５３０に出力する。上記したように制御信号ＳＥＬに従って２５６段階に基準電圧ＶＲＴＬを調整することが可能である。具体的には、基準電圧発生回路５＃は、レジスタ６００のコードが「０」の場合の制御信号ＳＥＬに従って、最小の基準電圧ＶＲＴＬを出力する。一方、基準電圧発生回路５＃は、レジスタ６００のコードが「２５５」の場合の制御信号ＳＥＬに従って、最大の基準電圧ＶＲＴＬを出力する。
【０１５４】
本例においては、キャリブレーション用制御回路７００の指示に従って、２分探索により基準電圧ＶＲＴＬを調整する。
【０１５５】
具体的には、まず、スプリットキャパシタであるキャパシタＣＰ１１よりも下位側のキャパシタを用いて１２８ＬＳＢ相当のアナログ基準信号ＶＡＲ（１２８ＬＳＢ相当電圧とも称する）を生成する。
【０１５６】
そして、通常の１２８ＬＳＢのアナログ基準信号ＶＡＲ（１２８ＬＳＢ電圧とも称する）を生成する。
【０１５７】
両者を比較して、１２８ＬＳＢ相当電圧が１２８ＬＳＢ電圧に近似するレジスタ６００の値を設定する。
【０１５８】
図１５は、基準電圧発生回路５＃による１２８ＬＳＢ電圧を説明する図である。
図１５（Ａ）に示されるように、スプリットキャパシタであるキャパシタＣＰ１１よりも下位側のキャパシタを用いて１２８ＬＳＢ相当のアナログ基準信号ＶＡＲ（１２８ＬＳＢ相当電圧とも称する）を生成する。具体的には、図７（Ａ）で説明したコード「１２７」のときのアナログ基準信号ＶＡＲに対して１ＬＳＢ分の電圧を高く設定することにより１２８ＬＳＢ相当電圧を生成する。
【０１５９】
キャリブレーション用制御回路７００は、レジスタ６００を設定するとともにマルチプレクサ１０２Ａに指示するとともにスイッチアレイ１０４を制御して１２８ＬＳＢ相当電圧を生成する。
【０１６０】
本例においては、キャリブレーション用制御回路７００は、まず最初に８ビットのレジスタ６００の最上位ビット(ＭＳＢ)を「１」、それ以外のビットを「０」にする。この場合の８ビットのレジスタ６００のレジスタコードは「１２８」である。基準電圧発生回路５＃は、最大および最小の基準電圧のうちの１／２の基準電圧ＶＲＴＬを生成して出力する。
【０１６１】
キャリブレーション用制御回路７００は、レジスタコード「１２８」に従う基準電圧ＶＲＴＬに従ってマルチプレクサ１０２Ａに指示して基準電圧ＶＲ１５よりも高い基準電圧である基準電圧ＶＲＴＬをキャパシタＣＰ０に印加する。また、キャリブレーション用制御回路７００は、スイッチアレイ１０４に指示してスイッチＳＷ５〜ＳＷ７に指示して対応するキャパシタＣＰ１〜ＣＰ３に基準電圧ＶＲＴＬが印加されるように指示する。
【０１６２】
これによりレジスタコード「１２８」に従う基準電圧ＶＲＴＬに従って擬似的に１２８ＬＳＢ相当のアナログ基準信号ＶＡＲを生成することが可能である。
【０１６３】
キャリブレーション用制御回路７００は、Ｓ／Ｈ回路１０８のオートゼロスイッチも制御する。初期状態において、Ｓ／Ｈ回路１０８のオートゼロスイッチはオンしている。
【０１６４】
１２８ＬＳＢ相当電圧をサンプリングする際に、キャリブレーション用制御回路７００は、オートゼロスイッチをオフする。なお、比較している間、Ｓ／Ｈ回路１０８のキャパシタＣＲＰと接続されている信号ＶＡが入力される端子側は固定電圧と接続して変化させない。
【０１６５】
図１５（Ｂ）に示されるように、通常の１２８ＬＳＢのアナログ基準信号ＶＡＲ（１２８ＬＳＢ電圧）を生成する。具体的には、キャリブレーション用制御回路７００は、マルチプレクサ１０２Ａに指示して基準電圧ＶＲＢをキャパシタＣＰ０に印加する。また、キャリブレーション用制御回路７００は、スイッチアレイ１０４に指示してスイッチＳＷ５〜ＳＷ７に指示して対応するキャパシタＣＰ１〜ＣＰ３に基準電圧ＶＲＢが印加されるように指示する。また、スイッチＳＷ８に指示して対応するキャパシタＣＰ４に基準電圧ＶＲＴが印加されるように指示する。
【０１６６】
これにより、１２８ＬＳＢのアナログ基準信号ＶＡＲを生成することが可能である。
これにより、比較器１１０は、先にサンプリングされた１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、比較結果を示す出力信号ＣＯＭＰを出力する。
【０１６７】
キャリブレーション用制御回路７００は、当該出力信号に従ってレジスタ６００を設定する。
【０１６８】
具体的には、レジスタコード「１２８」に従う１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、出力信号ＣＯＭＰ（「Ｈ」レベル）に従って１２８ＬＳＢ相当電圧＞１２８ＬＳＢ電圧の場合には、最上位ビットを「０」に設定する。一方、１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、出力信号ＣＯＭＰ（「Ｌ」レベル）に従って１２８ＬＳＢ相当電圧≦１２８ＬＳＢ電圧の場合には、最上位ビットを「１」に維持する。
【０１６９】
次に、最上位ビットから２ビット目を「１」、それ以外のビットを「０」にする。この場合の８ビットのレジスタ６００のコードは「６４」あるいは「１９２」である。
【０１７０】
基準電圧発生回路５＃は、レジスタコード「６４」あるいはレジスタコード「１９２」に従う基準電圧ＶＲＴＬを生成する。
【０１７１】
具体的には、最小の基準電圧と１／２の基準電圧との間の１／４の基準電圧ＶＲＴＬが生成される。あるいは、最大の基準電圧と１／２の基準電圧との間の３／４の基準電圧が生成される。
【０１７２】
そして、上記と同様の動作を実行する。
キャリブレーション用制御回路７００は、レジスタコード「６４」あるいは「１９２」に従う基準電圧ＶＲＴＬに従ってマルチプレクサ１０２Ａに指示して基準電圧ＶＲ１５よりも高い基準電圧である基準電圧ＶＲＴＬをキャパシタＣＰ０に印加する。また、キャリブレーション用制御回路７００は、スイッチアレイ１０４に指示してスイッチＳＷ５〜ＳＷ７に指示して対応するキャパシタＣＰ１〜ＣＰ３に基準電圧ＶＲＴＬが印加されるように指示する。
【０１７３】
これによりレジスタコード「６４」あるいは「１９２」に従う基準電圧ＶＲＴＬに従って擬似的に１２８ＬＳＢ相当のアナログ基準信号ＶＡＲを生成することが可能である。
【０１７４】
キャリブレーション用制御回路７００は、Ｓ／Ｈ回路１０８のオートゼロスイッチも制御する。初期状態において、Ｓ／Ｈ回路１０８のオートゼロスイッチはオンしている。
【０１７５】
１２８ＬＳＢ相当電圧をサンプリングする際に、キャリブレーション用制御回路７００は、オートゼロスイッチをオフする。なお、比較している間、Ｓ／Ｈ回路１０８のキャパシタＣＲＰと接続されている信号ＶＡが入力される端子側は固定電圧と接続して変化させない。
【０１７６】
図１５（Ｂ）に示されるように、通常の１２８ＬＳＢのアナログ基準信号ＶＡＲ（１２８ＬＳＢ電圧）を生成する。具体的には、キャリブレーション用制御回路７００は、マルチプレクサ１０２Ａに指示して基準電圧ＶＲＢをキャパシタＣＰ０に印加する。また、キャリブレーション用制御回路７００は、スイッチアレイ１０４に指示してスイッチＳＷ５〜ＳＷ７に指示して対応するキャパシタＣＰ１〜ＣＰ３に基準電圧ＶＲＢが印加されるように指示する。また、スイッチＳＷ８に指示して対応するキャパシタＣＰ４に基準電圧ＶＲＴが印加されるように指示する。
【０１７７】
これにより、１２８ＬＳＢのアナログ基準信号ＶＡＲを生成することが可能である。
これにより、比較器１１０は、先にサンプリングされた１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、比較結果を示す出力信号ＣＯＭＰを出力する。
【０１７８】
キャリブレーション用制御回路７００は、当該出力信号に従ってレジスタ６００を設定する。
【０１７９】
具体的には、レジスタコード「６４」あるいは「１９２」に従う１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、出力信号ＣＯＭＰ（「Ｈ」レベル）に従って１２８ＬＳＢ相当電圧＞１２８ＬＳＢ電圧の場合には、２ビット目を「０」に設定する。一方、１２８ＬＳＢ相当電圧と、１２８ＬＳＢ電圧とを比較し、出力信号ＣＯＭＰ（「Ｌ」レベル）に従って１２８ＬＳＢ相当電圧≦１２８ＬＳＢ電圧の場合には、２ビット目を「１」に維持する。
【０１８０】
以降、下位のビットについても同様の処理を繰り返すことにより、３ビット目〜８ビット目を設定する。当該方式により、レジスタコードに従う１２８ＬＳＢ相当電圧と１２８ＬＳＢ電圧とが近似する。
【０１８１】
当該方式により、基準電圧ＶＲＴＬを適切な値に自動補正することが可能である。
なお、Ｓ／Ｈ回路１０８と比較器１１０の素子バラツキによるオフセットが存在するため比較器１１０における比較結果にも誤差が生じる。
【０１８２】
したがって、一例として固体撮像装置に搭載されている複数カラムの比較器の比較結果を全てカウントしその平均値を用いることで誤差を低減することが可能である。
【０１８３】
例えば、１０００カラムの比較器を用いて比較し、７００カラムが「Ｈ」レベル、３００カラムが「Ｌ」レベルを出力した場合、全体に対する割合は０．７と、０．３であるため「Ｈ」レベルと判定するようにしてもよい。
【０１８４】
なお、最後の比較においては、平均が０．５に近い方を選択することにより最適なＶＲＴＬを選択することが可能である。
【０１８５】
同様に、オートゼロスイッチをオフするときのチャージインジェクション、クロックフィードスルーもまたオフセット要因となる。
【０１８６】
Ｓ／Ｈ回路１０８がオートゼロ時に１２８ＬＳＢ相当電圧と１２８ＬＳＢ電圧のいずれが入力されていたかによって生じるオフセットである。
【０１８７】
これをキャンセルするために、比較に用いる１０００カラムの比較器のうち、５００カラムを１２８ＬＳＢ相当電圧でオートゼロ、５００カラムを１２８ＬＳＢ電圧でオートゼロして比較することによりキャンセルすることが可能である。
【０１８８】
なお、１２８ＬＳＢ相当電圧でオートゼロしたＳ／Ｈ回路１０８の比較器と１２８ＬＳＢ電圧でオートゼロしたＳ／Ｈ回路１０８の比較器との出力結果の極性が反転しているため、平均を計算するためには一方を反転してカウントする必要がある。
【０１８９】
なお、ここでは一例として１０００カラムとしたが、カラム数が多ければ多いほど高精度な比較が可能になるためオフセットキャンセルの効果は高くなる。
【０１９０】
ここで用いた比較器や多数のカラムは固体撮像装置に本来備わっている回路である。このため、図１４で説明したマルチプレクサ５３０のスイッチ１個のみの追加でこれらの機能を実現することが可能であり、消費電力や、回路面積の増加させることなく、基準電圧ＶＲＴＬを適切に設定することが可能である。
【０１９１】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９２】
１  固体撮像装置、２  画素アレイ、３  行選択回路、５  基準電圧発生回路群、５＃，６，８  基準電圧発生回路、１０  制御回路、１２  信号処理回路、１３  水平転送回路、０２，１０２Ａ，５３０  マルチプレクサ、１０４  スイッチアレイ、１０６  キャパシタアレイ、１０８  Ｓ／Ｈ回路、１０９  アンプ、１１０  比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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