【誤訳訂正書】
【提出日】平成26年12月15日(2014.12.15)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
競合の無いメモリ・アクセスを提供するターボ・デコーダを適用することを容易にする無線通信システムにおいて使用される方法であって、
事後確率（ＡＰＰ）ランダム・アクセス・メモリ（ＲＡＭ）を特定することと、
前記ＡＰＰ  ＲＡＭを、Ｍ個のＲＡＭファイルへ構成することと、
すべてのＡＰＰ値を、２次置換多項式（ＱＰＰ）ターボ・インタリーバに基づいて、少なくとも２つのインタリーブ・サブ・グループに分割することと、ここで、前記分割は、ｎ＝１、……、Ｍのうちのｎ番目のインタリーブ・サブ・グループを、ｎＬ＋Ｍｋ＋ｊ（ｊ＝０，１，２，３）のフォーマットでフォーマットすることを備え、ここで、前記Ｌは、前記インタリーブ・サブ・グループの長さであり、ｎは、前記Ｍ個のインタリーブ・サブ・グループのおのおのの内のインデクスであり、前記ｋは、サブ・グループ・インデクスである、
個別のインタリーブ・サブ・グループを、個別のＡＰＰ  ＲＡＭファイルにマップすることと、
インタリーブ・サブ・グループ内の第１のＡＰＰ値と、別のインタリーブ・サブ・グループ内の第２のＡＰＰ値とに同時にアクセスすることと、
を備える方法。
【請求項２】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いる、請求項１に記載の方法。
【請求項３】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いるように隔離された、請求項１に記載の方法。
【請求項４】
Ｍが２である、請求項１に記載の方法。
【請求項５】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用すること、をさらに備える請求項４に記載の方法。
【請求項６】
Ｍが４である、請求項１に記載の方法。
【請求項７】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用すること、をさらに備える請求項６に記載の方法。
【請求項８】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用すること、をさらに備える請求項６に記載の方法。
【請求項９】
Ｍが８である、請求項１に記載の方法。
【請求項１０】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用すること、をさらに備える請求項９に記載の方法。
【請求項１１】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用すること、をさらに備える請求項９に記載の方法。
【請求項１２】
Ｍが１６である、請求項１に記載の方法。
【請求項１３】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用すること、をさらに備える請求項１２に記載の方法。
【請求項１４】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用すること、をさらに備える請求項１２に記載の方法。
【請求項１５】
Ｍが３２である、請求項１に記載の方法。
【請求項１６】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用すること、をさらに備える請求項１５に記載の方法。
【請求項１７】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用すること、をさらに備える請求項１５に記載の方法。
【請求項１８】
前記ＱＰＰターボ・インタリーバに関連するサブ・グループを持つメンバシップを保持することをさらに備え、
前記ＱＰＰターボ・インタリーバのサブ・グループに対するメンバシップは、ＡＰＰ  ＲＡＭ内のサブ・グループのメンバシップに変わる、請求項１に記載の方法。
【請求項１９】
競合の無いメモリ・アクセスを提供するターボ・デコーダを適用する無線通信装置であって、
事後確率（ＡＰＰ）ランダム・アクセス・メモリ（ＲＡＭ）を特定し、
前記ＡＰＰ  ＲＡＭを、Ｍ個のＲＡＭファイルへ構成し、
すべてのＡＰＰ値を、２次置換多項式（ＱＰＰ）ターボ・インタリーバに基づいて、少なくとも２つのインタリーブ・サブ・グループに分割し、ここで、前記分割は、ｎ＝１、……、Ｍのうちのｎ番目のインタリーブ・サブ・グループを、ｎＬ＋Ｍｋ＋ｊ（ｊ＝０，１，２，３）のフォーマットでフォーマットすることを備え、ここで、ｎは、前記Ｍ個のインタリーブ・サブ・グループのおのおのの内のインデクスであり、前記ｋは、サブ・グループ・インデクスである、
個別のインタリーブ・サブ・グループを、個別のＡＰＰ  ＲＡＭファイルにマップし、
インタリーブ・サブ・グループ内の第１のＡＰＰ値と、別のインタリーブ・サブ・グループ内の第２のＡＰＰ値とに同時にアクセスする、
ように構成された少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに接続されたメモリと、
を備える無線通信装置。
【請求項２０】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いる、請求項１９に記載の無線通信装置。
【請求項２１】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いるように隔離された、請求項１９に記載の無線通信装置。
【請求項２２】
Ｍが２である、請求項１９に記載の無線通信装置。
【請求項２３】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項２２に記載の無線通信装置。
【請求項２４】
Ｍが４である、請求項１９に記載の無線通信装置。
【請求項２５】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項２４に記載の無線通信装置。
【請求項２６】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項２４に記載の無線通信装置。
【請求項２７】
Ｍが８である、請求項１９に記載の無線通信装置。
【請求項２８】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項２７に記載の無線通信装置。
【請求項２９】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項２７に記載の無線通信装置。
【請求項３０】
Ｍが１６である、請求項１９に記載の無線通信装置。
【請求項３１】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項３０に記載の無線通信装置。
【請求項３２】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項３０に記載の無線通信装置。
【請求項３３】
Ｍが３２である、請求項１９に記載の無線通信装置。
【請求項３４】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項３３に記載の無線通信装置。
【請求項３５】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する、ように構成された少なくとも１つのプロセッサをさらに備える請求項３３に記載の無線通信装置。
【請求項３６】
前記ＱＰＰターボ・インタリーバに関連するサブ・グループを持つメンバシップを保持するように構成された少なくとも１つのプロセッサをさらに備え、
前記ＱＰＰターボ・インタリーバのサブ・グループに対するメンバシップは、ＡＰＰ  ＲＡＭ内のサブ・グループのメンバシップに変わる、請求項１９に記載の無線通信装置。
【請求項３７】
競合の無いメモリ・アクセスを提供するターボ・デコーダを適用する無線通信装置であって、
事後確率（ＡＰＰ）ランダム・アクセス・メモリ（ＲＡＭ）を特定する手段と、
前記ＡＰＰ  ＲＡＭを、Ｍ個のＲＡＭファイルへ構成する手段と、
すべてのＡＰＰ値を、２次置換多項式（ＱＰＰ）ターボ・インタリーバに基づいて、少なくとも２つのインタリーブ・サブ・グループに分割する手段と、ここで、前記分割は、ｎ＝１、……、Ｍのうちのｎ番目のインタリーブ・サブ・グループを、ｎＬ＋Ｍｋ＋ｊ（ｊ＝０，１，２，３）のフォーマットでフォーマットすることを備え、ここで、前記Ｌは、前記インタリーブ・サブ・グループの長さであり、ｎは、前記Ｍ個のインタリーブ・サブ・グループのおのおのの内のインデクスであり、前記ｋは、サブ・グループ・インデクスである、
個別のインタリーブ・サブ・グループを、個別のＡＰＰ  ＲＡＭファイルにマップする手段と、
インタリーブ・サブ・グループ内の第１のＡＰＰ値と、別のインタリーブ・サブ・グループ内の第２のＡＰＰ値とに同時にアクセスする手段と、
を備える無線通信装置。
【請求項３８】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いる、請求項３７に記載の無線通信装置。
【請求項３９】
前記ターボ・デコーダが、ＭＡＰパラレル・デコーダを備え、前記ＭＡＰパラレル・デコーダが、前記インタリーブ・サブ・グループのうちの少なくとも１つへの読取または書込のうちの少なくとも１つを用いるように隔離された、請求項３７に記載の無線通信装置。
【請求項４０】
Ｍが２である、請求項３７に記載の無線通信装置。
【請求項４１】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する手段、をさらに備える請求項４０に記載の無線通信装置。
【請求項４２】
Ｍが４である、請求項３７に記載の無線通信装置。
【請求項４３】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する手段、をさらに備える請求項４２に記載の無線通信装置。
【請求項４４】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する手段、をさらに備える請求項４２に記載の無線通信装置。
【請求項４５】
Ｍが８である、請求項３７に記載の無線通信装置。
【請求項４６】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する
手段、をさらに備える請求項４５に記載の無線通信装置。
【請求項４７】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する手段、をさらに備える請求項４５に記載の無線通信装置。
【請求項４８】
Ｍが１６である、請求項４５に記載の無線通信装置。
【請求項４９】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する手段、をさらに備える請求項４８に記載の無線通信装置。
【請求項５０】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する手段、をさらに備える請求項４８に記載の無線通信装置。
【請求項５１】
Ｍが３２である、請求項４５に記載の無線通信装置。
【請求項５２】
同時の読取および書込を提供するために、デュアル・ポートＲＡＭ設計を利用する手段、をさらに備える請求項５１に記載の無線通信装置。
【請求項５３】
サブ・グループのための書込と読取との間にクロック・サイクル・オフセットを適用する手段、をさらに備える請求項５１に記載の無線通信装置。
【請求項５４】
前記ＱＰＰターボ・インタリーバに関連するサブ・グループを持つメンバシップを保持する手段をさらに備え、
前記ＱＰＰターボ・インタリーバのサブ・グループに対するメンバシップは、ＡＰＰ  ＲＡＭ内のサブ・グループのメンバシップに変わる、請求項３７に記載の無線通信装置。
【請求項５５】
競合の無いメモリ・アクセスを提供するターボ・デコーダを適用する無線通信のためのコンピュータ読取可能な記録媒体であって、
少なくとも１つのコンピュータに対して、事後確率（ＡＰＰ）ランダム・アクセス・メモリ（ＲＡＭ）を特定させるためのコードと、
少なくとも１つのコンピュータに対して、前記ＡＰＰ  ＲＡＭを、Ｍ個のＲＡＭファイルへ構成させるためのコードと、
少なくとも１つのコンピュータに対して、すべてのＡＰＰ値を、２次置換多項式（ＱＰＰ）ターボ・インタリーバに基づいて、少なくとも２つのインタリーブ・サブ・グループに分割させるためのコードと、ここで、前記分割は、ｎ＝１、……、Ｍのうちのｎ番目のインタリーブ・サブ・グループを、ｎＬ＋Ｍｋ＋ｊ（ｊ＝０，１，２，３）のフォーマットでフォーマットすることを備え、ここで、前記Ｌは、前記インタリーブ・サブ・グループの長さであり、ｎは、前記Ｍ個のインタリーブ・サブ・グループのおのおのの内のインデクスであり、前記ｋは、サブ・グループ・インデクスである、
少なくとも１つのコンピュータに対して、個別のインタリーブ・サブ・グループを、個別のＡＰＰ ＲＡＭファイルにマップさせるためのコードと、
少なくとも１つのコンピュータに対して、インタリーブ・サブ・グループ内の第１のＡＰＰ値と、別のインタリーブ・サブ・グループ内の第２のＡＰＰ値とに同時にアクセスさせるためのコードと、
を備えるコンピュータ読取可能な記録媒体。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４６
【訂正方法】変更
【訂正の内容】
【００４６】
上記の実施の例では、クロック・サイクル毎に４つの読取と４つの書込とを含む、インデクスｍ・Ｌ＋２ｋ、ｍ・Ｌ＋２ｋ＋１、ｎ・Ｌ＋Ｌ−１−２ｋ、ｎ・Ｌ＋Ｌ−２−２ｋ、あるいは、π（ｍ・Ｌ＋２ｋ）、π（ｍ・Ｌ＋２ｋ＋１）、π（ｎ・Ｌ＋Ｌ−１−２ｋ）、π（ｎ・Ｌ＋Ｌ−２−２ｋ）を持つＡＰＰ値にアクセスする必要がある。同時の読取および書込は、デュアル・ポートＲＡＭ設計によって解決される。４つの読取または書込の間で競合が無いことを保証するために、一例として、全体でＮ個のＡＰＰ値が、Ｍ＝４のサブ・グループに分割される。これに対応して、４つのＲＡＭバンクが使用される。ここで、第１のＲＡＭバンクが、Ｐ［４ｉ］のＡＰＰ値を含み、第２のＲＡＭバンクが、Ｐ［４ｉ＋１］に関するＡＰＰ値を含み、第３のＲＡＭバンクが、Ｐ［４ｉ＋２］に関するＡＰＰ値を含み、最後のＲＡＭバンクが、Ｐ［４ｉ＋３］に関するＡＰＰ値を含みうる。Ｌの典型的な値は、３２／６４／１２８である。ＱＰＰのサブ・グループ・インタリーブ特性によって、ｍ・Ｌ＋２ｋ、ｍ・Ｌ＋２ｋ＋１、ｎ・Ｌ＋Ｌ−１−２ｋ、ｎ・Ｌ＋Ｌ−２−２ｋであるか、あるいは、π（ｍ・Ｌ＋２ｋ）、π（ｍ・Ｌ＋２ｋ＋１）、π（ｎ・Ｌ＋Ｌ−１−２ｋ）、π（ｎ・Ｌ＋Ｌ−２−２ｋ）である４つのアドレスが常に、異なるＲＡＭバンクに格納された異なるサブ・グループに属することを、これらＬの値を用いて確認することが容易である。この結果、上述したＡＰＰ値は常に、競合も衝突も無く、同時にアクセスされうる。
例として、
上記例におけるデュアル・ポートＲＡＭは、ＡＰＰ値を、８つのインタリーブ・サブ・グループへ分割することによって回避されうる。ここで、おのおののサブ・グループは、個別の単一ポートＲＡＭファイルに格納される。単一ポートＲＡＭは、任意の時間に、読取または書込されうる。クロック・サイクル毎の４つの読取および４つの書込は、１つのクロック・サイクルにおいて、各ＲＡＭファイルからの１つである、８つの値を読み取ること、および、次のクロック・サイクルにおいて、各ＲＡＭファイルについて１つである、８つの値を書き込むこと等によって達成されうる。