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　特願２０１２−５３１１３９「積層型インダクタ素子およびその製造方法」拒絶査定不服審判事件〔平成２４年１０月１８日国際公開、ＷＯ２０１２／１４０８０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成２３年１１月２４日（優先権主張　平成２３年４月１１日）を国際出願日とする特許出願であって、平成２５年６月１２日付け拒絶理由通知に対応する応答時、同年８月６日付けで手続補正がなされたが、同年８月２３日付けで拒絶査定がなされ、これに対して、同年１１月１８日付けで拒絶査定不服審判の請求及び手続補正がなされたものである。
　 
２．平成２５年１１月１８日付けの手続補正についての補正却下の決定 
［補正却下の決定の結論］ 
　平成２５年１１月１８日付けの手続補正を却下する。 
　
［理　由］
（１）補正後の本願発明 
　平成２５年１１月１８日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲の請求項１は、 
「【請求項１】
　複数の磁性体基板が積層されてなる磁性体層と、
　複数の非磁性体基板が積層されてなり、素子本体の最外層および中間層に配置される非磁性体層と、
　前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、
　を備えた積層型インダクタ素子であって、
　前記最外層の非磁性体層内に設けられたビアホールと、
　前記素子本体の端面に設けられた端面電極と、
　前記素子本体の最外層である非磁性体層のそれぞれの表面に形成された複数の実装用電極と、
　前記ビアホールおよび前記端面電極を電気的に接続する内部配線と、をさらに備え、
　
前記複数の実装用電極は、前記素子本体の最外層である非磁性体層の一方の主面に形成され、その上に搭載される半導体素子または受動素子と電気的接続を成す複数の外部電極と、前記素子本体の最外層である非磁性体層の他方の主面に形成され、外部の実装基板と電気的接続を成す複数の端子電極と、からなり、
　前記
外部
、前
、および前記端面電極
端子
と補正された。
　
　上記補正は、 
　ア．請求項１に記載された発明を特定するために必要な事項である「複数の実装用電極」について、「前記素子本体の最外層である非磁性体層の一方の主面に形成され、その上に搭載される半導体素子または受動素子と電気的接続を成す複数の外部電極と、前記素子本体の最外層である非磁性体層の他方の主面に形成され、外部の実装基板と電気的接続を成す複数の端子電極と」からなるとの限定を付加するとともに、 
　イ．同じく請求項１に記載された発明を特定するために必要な事項である「前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されている」点について、「前記外部電極の少なくとも一部は、前記ビアホール、前記内部配線、および前記端面電極を介して、前記端子電極に電気的に接続されている」との限定、つまり、実装用電極のうちの「外部電極」と「端子電極」とがビアホール、内部配線、および端面電極と電気的に接続されていることの限定を付加するものである。 
　よって、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
　そこで、本件補正後の上記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項に規定する要件を満たすか）否かについて以下に検討する。 
 　 
（２）引用例 
　原査定の拒絶の理由に引用された特開２０００−２５２１３１号公報（以下、「引用例」という。）には、「積層チップ部品」について、図面とともに以下の各記載がある（なお、下線は当審で付与した。）。 
　ア．「【請求項２】誘電体材料または
絶縁体材料内に積層構造によりインダクタを構成する内部電極
を内蔵した積層チップ部品であって
前記内部電極に接続される外部電極を積層チップ部品の外周面に設け
積層チップ部品の表面の少なくとも一方に、導体パターンにより端子電極を形成し
該端子電極に対応させて、端子電極の近傍の積層チップ部品の内部に、前記外部電極に接続された中継用内部電極を内蔵し
前記端子電極と、該端子電極に対応する中継用内部電極とをビアホールにより接続し
前記積層チップ部品の表面の前記端子電極上に、
コンデンサ
を構成する積層チップ部品を搭載してなることを特徴とする積層チップ部品
【請求項３】請求項２において、
前記積層チップ部品の裏面側にも前記端子電極、ビアホールおよび中継用内部電極を形成した
　 
　イ．「【０００１】
【発明の属する技術分野】
本発明は、積層構造により内部にコンデンサやインダクタの内部電極を形成してなる積層チップ部品に関する
　 
　ウ．「【００１２】請求項２の積層チップ部品は、誘電体材料または絶縁体材料内に積層構造によりインダクタを構成する内部電極またはコンデンサを構成する内部電極の一方を内蔵した積層チップ部品であって、前記内部電極に接続される外部電極を積層チップ部品の外周面に設け、積層チップ部品の表面の少なくとも一方に、導体パターンにより端子電極を形成し、該端子電極に対応させて、端子電極の近傍の積層チップ部品の内部に、前記外部電極に接続された中継用内部電極を内蔵し、前記端子電極と、該端子電極に対応する中継用内部電極とをビアホールにより接続し、前記積層チップ部品の表面の前記端子電極上に、前記インダクタとコンデンサのうちの他方の素子を構成する積層チップ部品を搭載してなることを特徴とする。
【００１３】このように、請求項１の積層チップコンデンサまたは
積層チップインダクタの上に、前記端子電極を用いて
積層チップコンデンサを搭載することにより、任意の組み合わせが得易く、ＬＣ回路の設計が容易となる。また、全体として部品実装面積を減らすことができる
【００１４】請求項３の積層チップ部品は、請求項２において、前記積層チップ部品の裏面側にも前記端子電極、ビアホールおよび中継用内部電極を形成したことを特徴とする。
【００１５】このように、
裏面にも端子電極を設けることにより、基板への実装においても、積層チップ部品の位置精度を上げることができる
　 
　エ．「【００３０】図６（Ａ）、（Ｂ）は
本発明による積層チップインダクタを示すものである。３０は磁性フェライト等の磁性体または非磁性フェライト等の非磁性体からなる絶縁体製基体である。３１は該基体３０内に印刷法やシート法等の積層構造により形成したインダクタ構成のための内部電極である。３２、３３は基体３０の両端に設けた外部電極であり、前記内部電極３１の両端に接続される。３４、３５は導体パターンにより基体３０の表裏面のいずれかに形成した端子電極である。３６、３７は端子電極３４、３５に対応して、これらの近傍に、基体３０に内蔵して形成した中継用内部電極である。３８、３９はそれぞれ前記端子電極３４、３５と前記中継用内部電極３６、３７とをそれぞれ接続するビアホールである
【００３１】この積層チップ部品は、端子電極３４、３５を図１（Ｂ）に示す構造と同様に基板１２に半田等により固定して取付けることができる。また、
図４（Ｃ）に示すように、端子電極３４、３５を利用して積層チップコンデンサを搭載しかつ基板１２に外部電極３２、３３を半田等により固定して実装し、これにより任意の特性のＬＣ回路を容易に得ることができる。さらに、基体３０の裏面にも端子電極３４、３５を設け、これを裏面近傍の内部に設けた中継用内部電極３６、３７とビアホール３８、３９によって外部電極３２、３３に接続することにより、実装面積を小さくすることができる
　
　・上記引用例に記載の「積層チップ部品」は、上記「イ．」の記載事項によれば、積層構造により内部にコンデンサやインダクタの内部電極を形成してなる積層チップ部品に関するものであり、
　特に、内部にインダクタを形成してなる積層チップインダクタとした場合に着目すると、より詳細には、上記「ア．」の【請求項２】、「ウ．」の段落【００１３】、「エ．」の記載事項、及び図６(A)によれば、絶縁体材料内に積層構造によりインダクタを構成する内部電極31を内蔵した積層チップインダクタであって、内部電極31に接続される外部電極32,33を当該積層チップインダクタの両端に設け、当該積層チップインダクタの表裏面の少なくとも一方に、導体パターンにより端子電極34,35を形成し、端子電極34,35に対応させて、端子電極34,35の近傍の当該積層チップインダクタの内部に、外部電極32,33に接続された中継用内部電極36,37を内蔵し、端子電極34,35と、端子電極34,35に対応する中継用内部電極36,37とをビアホール38,39により接続し、当該積層チップインダクタの表面の端子電極34,35上に、積層チップコンデンサを搭載してなる積層チップインダクタに関するものである。
　・上記「エ．」の段落【００３０】の記載事項によれば、積層構造を構成する絶縁体材料は、磁性フェライト等の磁性体または非磁性フェライト等の非磁性体からなる絶縁体製基体30である。
　・上記「ア．」の【請求項３】、「ウ．」の段落【００１５】、「エ．」の段落【００３１】の記載事項によれば、積層チップインダクタの裏面側にも端子電極34,35を設け、これを裏面近傍の内部に設けた中継用内部電極36,37とビアホール38,39によって外部電極32,33に接続することにより、基板12への実装面積を小さくすることができるようにしたものである。
　
　したがって、積層チップ部品を積層構造内部にインダクタを形成してなる積層チップインダクタとした場合であって、特に、積層構造を構成する絶縁体材料（絶縁体製基体30）を磁性フェライト等の磁性体からなるものとした場合に着目し、上記記載事項及び図面を総合勘案すると、引用例には、次の発明（以下、「引用発明」という。）が記載されている。 
「磁性フェライト等の磁性体からなる絶縁体製基体内に積層構造によりインダクタを構成する内部電極を内蔵した積層チップインダクタであって、
　前記内部電極に接続される外部電極を当該積層チップインダクタの両端に設け、
　当該積層チップインダクタの表裏面のそれぞれに、導体パターンにより複数の端子電極を形成し、
　前記複数の端子電極に対応させて、その近傍の当該積層チップインダクタの内部に、前記外部電極に接続された中継用内部電極を内蔵し、
　前記複数の端子電極と、当該端子電極に対応する前記中継用内部電極とをビアホールにより接続し、
　当該積層チップインダクタの表面側に形成された前記複数の端子電極上に、積層チップコンデンサを搭載してなり、
　当該積層チップインダクタの裏面側に形成された前記複数の端子電極についても、裏面近傍の内部に設けた前記中継用内部電極と前記ビアホールによって前記外部電極に接続され、基板への実装面積を小さくすることができるようにした積層チップインダクタ。」
　 
（３）対比 
　そこで、本願補正発明と引用発明とを対比すると、 
　ア．引用発明における「磁性フェライト等の磁性体からなる絶縁体製基体」、「インダクタ」、「積層インダクタ」は、それぞれ本願補正発明における「磁性体層」、「インダクタ」、「積層型インダクタ素子」に相当し、
　引用発明における「磁性フェライト等の磁性体からなる絶縁体製基体内に積層構造によりインダクタを構成する内部電極を内蔵した積層チップインダクタであって」によれば、
 (a)磁性フェライト等の磁性体からなる絶縁体製基体は積層構造であり、複数の磁性体基板を積層してなるものであることは自明である。
 (b)また、その積層構造によりインダクタを構成する「内部電極」は、積層される各磁性体基板上に設けられ、積層方向に接続することによりインダクタを構成するものであることも自明（例えば引用例の図６(A)(B)を参照）であり、本願補正発明における、積層される基板間に設けられた「コイル」に相当するものである。
　したがって、本願補正発明と引用発明とは、後述の相違点を除いて「複数の磁性体基板が積層されてなる磁性体層と、前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、を備えた積層型インダクタ素子であって」の点で共通するといえる。
　
　イ．引用発明における「外部電極」は、本願補正発明における「端面電極」に相当し、
　引用発明における「前記内部電極に接続される外部電極を当該積層チップインダクタの両端に設け」によれば、
　本願補正発明と引用発明とは、「素子本体の端面に設けられた端面電極と」を備える点で一致する。
　
　ウ．引用発明における、積層チップインダクタの表裏面のそれぞれに形成された「複数の端子電極」は、本願補正発明における「複数の実装用電極」に相当し、
　引用発明における「当該積層チップインダクタの表裏面のそれぞれに、導体パターンにより複数の端子電極を形成し」によれば、
　複数の端子電極が、素子本体である積層チップインダクタの表裏面のそれぞれに形成されるということは、素子本体の最外層のそれぞれの表面に形成されることに他ならないから、
　本願補正発明と引用発明とは、後述の相違点を除いて「前記素子本体の最外層のそれぞれの表面に形成された複数の実装用電極と」を備える点で共通する。
　
　エ．引用発明における「ビアホール」、「中継用内部電極」は、それぞれ本願補正発明における「ビアホール」、「内部配線」に相当し、
　引用発明における「前記複数の端子電極に対応させて、その近傍の当該積層チップインダクタの内部に、前記外部電極に接続された中継用内部電極を内蔵し、前記複数の端子電極と、当該端子電極に対応する前記中継用内部電極とをビアホールにより接続し」によれば、
　ビアホールは、端子電極と積層チップインダクタに内部された中継用内部電極とを接続するものであり、当該積層チップインダクタの内部（層内）に設けられてなるものであることは明らかであり、
 (b)また、中継用内部電極は、外部電極に接続されるとともに、ビアホールにも接続されるものであることから、
　本願補正発明と引用発明とは、後述の相違点を除いて「前記層内に設けられたビアホールと」を備える点で共通し、「前記ビアホールおよび前記端面電極を電気的に接続する内部配線と」をさらに備える点で一致する。
　
　オ．引用発明における「積層チップコンデンサ」は、本願補正発明における「受動素子」に相当し、
　引用発明における「当該積層チップインダクタの表面側に形成された前記複数の端子電極上に、積層チップコンデンサを搭載してなり、当該積層チップインダクタの裏面側に形成された前記複数の端子電極についても、裏面近傍の内部に設けた前記中継用内部電極と前記ビアホールによって前記外部電極に接続され、基板への実装面積を小さくすることができるようにした」によれば、
 (a)積層チップインダクタの「表面側に形成された前記複数の端子電極」は、その上に搭載される受動素子である積層チップコンデンサと接続されるものであることから、本願補正発明における、複数の実装用電極のうちの「複数の外部電極」に相当するものであり、
 (b)また、積層チップインダクタの「裏面側に形成された前記複数の端子電極」は、これによって「基板への実装面積を小さくすることができる」点からして、外部の実装基板と接続されるものであるといえ（この点についてはさらに引用例の段落【００２１】、【００２８】、図１(B)、図４(D)も参照）、
　したがって、本願補正発明と引用発明とは、後述の相違点を除いて「前記複数の実装用電極は、前記素子本体の最外層の一方の主面に形成され、その上に搭載される受動素子と電気的接続を成す複数の外部電極と、前記素子本体の最外層の他方の主面に形成され、外部の実装基板と電気的接続を成す複数の端子電極と」からなる点で共通する。
　
　カ．そして、引用発明における「・・前記複数の端子電極に対応させて、その近傍の当該積層チップインダクタの内部に、前記外部電極に接続された中継用内部電極を内蔵し、前記複数の端子電極と、当該端子電極に対応する前記中継用内部電極とをビアホールにより接続し、・・・・当該積層チップインダクタの裏面側に形成された前記複数の端子電極についても、裏面近傍の内部に設けた前記中継用内部電極と前記ビアホールによって前記外部電極に接続され・・」によれば、
　積層チップインダクタの表面側に形成された端子電極と裏面側に形成された端子電極はともに、ビアホールと中継用内部電極を介して外部電極に接続されていることから、表面側に形成された端子電極は、ビアホール、中継用内部電極、及び外部電極を介して裏面側に形成された端子電極に接続されているといえることは明らかであり（この点については引用例の図１(C)も参照）、
　本願補正発明と引用発明とは、「前記外部電極の少なくとも一部は、前記ビアホール、前記内部配線、および前記端面電極を介して、前記端子電極に電気的に接続されている」点で一致する。
　
　よって、本願補正発明と引用発明とは、 
「複数の磁性体基板が積層されてなる磁性体層と、
　前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、
　を備えた積層型インダクタ素子であって、
　前記層内に設けられたビアホールと、
　素子本体の端面に設けられた端面電極と、
　前記素子本体の最外層のそれぞれの表面に形成された複数の実装用電極と、
　前記ビアホールおよび前記端面電極を電気的に接続する内部配線と、をさらに備え、
　前記複数の実装用電極は、前記素子本体の最外層の一方の主面に形成され、その上に搭載される受動素子と電気的接続を成す複数の外部電極と、前記素子本体の最外層の他方の主面に形成され、外部の実装基板と電気的接続を成す複数の端子電極と、からなり、　　
　前記外部電極の少なくとも一部は、前記ビアホール、前記内部配線、および前記端面電極を介して、前記端子電極に電気的に接続されていることを特徴とする積層型インダクタ素子。」 
である点で一致し、以下の点で相違する。
　
［相違点］　 
　本願発明では、「複数の非磁性体基板が積層されてなり、素子本体の最外層および中間層に配置される非磁性体層と」を備え、ビアホールが「最外層の非磁性体層」内に設けられ、複数の実装用電極（複数の外部電極と複数の端子電極）が最外層である「非磁性体層」の主面に形成されている旨特定するのに対し、引用発明では、そのような特定を有していない点。
　
（４）判断 
　上記相違点について検討する。 
　原査定の拒絶の理由に引用された国際公開第２００７／１４５１８９号（特に段落［００２２］〜［００２３］、［００３１］〜［００３３］、［００３７］〜［００４１］、［００４９］、及び図１、図２を参照）、同じく原査定の拒絶の理由に引用された特開２００７−２６６２４５号公報（特に段落【０００５】〜【０００７】、【００２３】〜【００２４】、及び図２を参照）に記載されているように、コイルパターン（コイル用導体）が内部に形成された磁性体層の上下の主面、すなわち素子本体の上下の最外層に複数の非磁性体シートを積層してなる非磁性体層を設けることにより、その表面や内部に配置された導体パターン（配線導体）からの不要な磁場の発生あるいはインダクタンスが高くなることを抑制し、積層チップ部品の外表面上に搭載されるチップ部品や磁性体層に内蔵されたコイルパターン（コイル用導体）の電気的特性への不所望な影響を低減するようにすること、及び、上記国際公開第２００７／１４５１８９号（特に段落［００２５］、［００６１］、［００７１］、及び図２を参照）、さらには特公平１−３５４８３号公報（特に１頁左欄１〜８行、２頁右欄１５〜２１行、及び第１２図を参照）に記載のように、コイルパターンが内部に形成された磁性体層の中間部に複数の非磁性体シートを積層してなる非磁性体層を配置することにより、直流重畳特性を向上させるようにすること、はいずれも周知といえる技術事項であり、引用発明においても、これら周知の技術事項を採用し、複数の非磁性体基板が積層されてなる非磁性体層を、素子本体の最外層および中間層に配置し、ビアホールが最外層の非磁性体層内に設けられ、複数の端子電極が最外層である非磁性体層の主面（上下の主面）に形成されてなるものとすることは当業者であれば容易になし得ることである。
　
　そして、本願補正発明が奏する効果についてみても、引用発明及び周知の技術事項から当業者が予測できたものであって、格別顕著なものがあるとはいえない。 
　 
（５）むすび 
　以上のとおり、本願補正発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。 
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明について 
　平成２５年１１月１８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２５年８月６日付け手続補正書の特許請求の範囲の請求項１に記載された、次のとおりのものである。 
「【請求項１】
　複数の磁性体基板が積層されてなる磁性体層と、
　複数の非磁性体基板が積層されてなり、素子本体の最外層および中間層に配置される非磁性体層と、
　前記積層される基板間に設けられたコイルを、積層方向に接続したインダクタと、
　を備えた積層型インダクタ素子であって、
　前記最外層の非磁性体層内に設けられたビアホールと、
　前記素子本体の端面に設けられた端面電極と、
　前記素子本体の最外層である非磁性体層のそれぞれの表面に形成された複数の実装用電極と、
　前記ビアホールおよび前記端面電極を電気的に接続する内部配線と、をさらに備え、
　前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されていることを特徴とする積層型インダクタ素子。」
 　 
（１）引用例 
　原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「２．（２）」に記載したとおりである。 
 　 
（２）対比・判断 
　本願発明は、前記「２．」で検討した本願補正発明の発明特定事項である「複数の実装用電極」について、「前記素子本体の最外層である非磁性体層の一方の主面に形成され、その上に搭載される半導体素子または受動素子と電気的接続を成す複数の外部電極と、前記素子本体の最外層である非磁性体層の他方の主面に形成され、外部の実装基板と電気的接続を成す複数の端子電極と」からなるとの限定を省き、同じく発明特定事項である「前記実装用電極の少なくとも一部は、前記ビアホール、および前記内部配線を介して、前記端面電極に電気的に接続されている」点について、「前記外部電極の少なくとも一部は、前記ビアホール、前記内部配線、および前記端面電極を介して、前記端子電極に電気的に接続されている」との限定、つまり、実装用電極のうちの「外部電極」と「端子電極」とがビアホール、内部配線、および端面電極と電気的に接続されていることの限定を省いたものに相当する。
　そうすると、本願発明の発明特定事項を全て含み、更に他の限定事項を付加したものに相当する本願補正発明が前記「２．（４）」に記載したとおり、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。
　
（３）むすび 
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。