【手続補正書】
【提出日】平成27年7月13日(2015.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
参照信号を受け取る位相／周波数検出器（ＰＦＤ）と、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプに結合される第１の利得制御回路であって、第１の利得と第１の応答とを有する、前記第１の利得制御回路と、
前記チャージポンプに結合される第２の利得制御回路であって、第２の利得と第２の応答とを有し、前記第２の利得が前記第１の利得より大きく、前記第１の応答が前記第２の応答より大きい、前記第２の利得制御回路と、
前記第１及び第２の利得制御回路に結合される加算回路と、
前記加算回路と前記ＰＦＤとに結合される電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯと前記ＰＦＤとの間に結合されるディバイダと、
を含み、
前記第１の利得制御回路が、前記チャージポンプに結合される低域フィルタ（ＬＰＦ）と、前記ＬＰＦと前記加算回路との間に結合される利得回路とを更に含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記第１の利得制御回路が、前記第１の応答を少なくとも部分的に生成する第１の帯域幅を有する第１のＬＰＦと、前記第１の利得を有する第１の利得回路とを更に含み、
前記第２の利得制御回路が、前記チャージポンプに結合される第２のＬＰＦであって、前記第２の応答を少なくとも部分的に生成する第２の帯域幅を有する、前記第２のＬＰＦと、前記第２のＬＰＦと加算回路との間に結合される第２の利得回路とを更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
前記ＶＣＯが、共に直列に結合されてリングを形成する複数の遅延セルを更に含み、各遅延セルが前記加算回路に結合される、装置。
【請求項４】
方法であって、
参照信号とフィードバック信号との間の比較に応答して制御信号を生成することであって、前記制御信号が第１の制御信号と第２の制御信号とを含む、前記生成することと、
第１及び第２の帯域幅をそれぞれ有する第１及び第２のＬＰＦにチャージを提供することであって、前記第２の帯域幅が前記第１の帯域幅より大きい、前記提供することと、
第１及び第２の電圧をそれぞれ生成するように、第１及び第２の利得を前記第１及び第２のＬＰＦから出力にそれぞれ印加することであって、前記第１の利得が前記第２の利得より大きい、前記印加することと、
前記第１及び第２の電圧の和から前記フィードバック信号を生成することと、
を含み、
前記制御信号を生成する工程が、
前記参照信号と前記フィードバック信号との比較から位相誤差を生成することと、
前記位相誤差に応答して前記第１及び第２の制御信号を生成することと、
を更に含む、方法。
【請求項５】
請求項４に記載の方法であって、
前記フィードバック信号を生成する工程が、
前記和を遅延ラインの複数の遅延セルに印加することであって、各遅延セルがリングを形成するために共に直列に結合される、前記印加することと、
前記遅延ライン上のタップから前記フィードバック信号を生成することと、
を更に含む、方法。
【請求項６】
装置であって、
参照信号を受け取るＰＦＤと、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプに結合され、第１の帯域幅を有する第１のレジスタ・キャパシタ（ＲＣ）フィルタと、
前記チャージポンプに結合され、前記第１の帯域幅より大きい第２の帯域幅を有する第２のＲＣフィルタと、
前記第１のＲＣフィルタに結合され、第１の利得を有する第１の利得回路と、
前記第２のＲＣフィルタに結合され、第２の利得を有する第２の利得回路であって、前記第１の利得が前記第２の利得より大きい、前記第２の利得回路と、
前記第１及び第２の利得回路に結合される加算回路と、
前記加算回路と前記ＰＦＤとに結合されるＶＣＯと、
前記ＶＣＯと前記ＰＦＤとの間に結合されるディバイダと、
第１及び第２の供給レールと、
を含み、
第１のＲＣフィルタが、
前記チャージポンプと前記第１の利得回路との間に結合されるレジスタと、
前記第１の供給レールと前記第１の利得回路との間に結合されるキャパシタと、
を更に含む、装置。
【請求項７】
請求項６に記載の装置であって、
前記レジスタが第１のレジスタを更に含み、
前記キャパシタが第１のキャパシタを更に含み、
前記第２のＲＣフィルタが、前記第１の供給レールに結合される第２のキャパシタと、前記第２の利得回路と前記第２のキャパシタと前記チャージポンプとに結合される第２のレジスタと、前記第１の供給レールと前記第２の利得回路との間に結合される第３のキャパシタとを更に含む、装置。
【請求項８】
請求項７に記載の装置であって、
前記第１の利得回路が、そのソースで前記第１の供給レールに結合され、そのドレインで前記加算回路に結合され、そのゲートで前記第１のレジスタ及び第１のキャパシタに結合される、ＭＯＳトランジスタを更に含む、装置。
【請求項９】
請求項８に記載の装置であって、
前記ＭＯＳトランジスタが第１のＭＯＳトランジスタを更に含み、前記第２の利得回路が、そのソースで前記第１の供給レールに結合され、そのドレインで前記加算回路に結合され、そのゲートで前記第２のレジスタと第２のキャパシタと第３のキャパシタと前記チャージポンプとに結合される、第２のＭＯＳトランジスタを更に含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記加算回路がノードを更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記第１及び第２のＭＯＳトランジスタが、それぞれ、第１及び第２のＰＭＯＳトランジスタを更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記ＶＣＯが、リングを形成するように共に直列に結合される複数の遅延セルを更に含み、各遅延セルが前記加算回路に結合される、装置。
【請求項１３】
請求項１２に記載の装置であって、
各遅延セルが、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第１のインバータであって、前記第１のインバータの前記第１の電力端子が前記加算回路に結合され、前記第１のインバータの前記第２の電力端子が前記第２の供給レールに結合される、前記第１のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第２のインバータであって、前記第２のインバータの前記第１の電力端子が前記加算回路に結合され、前記第２のインバータの前記第２の電力端子が前記第２の供給レールに結合される、前記第２のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第３のインバータであって、前記第３のインバータの前記第１の電力端子が前記加算回路に結合され、前記第３のインバータの前記第２の電力端子が前記第２の供給レールに結合され、前記第３のインバータの前記入力端子が前記第２のインバータの前記出力端子に結合され、前記第３のインバータの前記出力端子が前記第１のインバータの前記出力端子に結合される、前記第３のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第４のインバータであって、前記第４のインバータの前記第１の電力端子が前記加算回路に結合され、前記第４のインバータの前記第２の電力端子が前記第２の供給レールに結合され、前記第４のインバータの前記入力端子が前記第１のインバータの前記出力端子に結合され、前記第４のインバータの前記出力端子が前記第２のインバータの前記出力端子に結合される、前記第４のインバータと、
を更に含む、装置。