【事件の表示】
　特願２００８−１２３５６０「半導体装置及びその制御方法」拒絶査定不服審判事件〔平成２１年１１月１９日出願公開、特開２００９−２７２０１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２０年５月９日の出願であって、平成２４年１１月１２日付けの拒絶理由通知に対して、平成２５年２月５日に意見書及び手続補正書が提出されたが、同年２月２０日付けで拒絶査定がなされ、これに対して、同年６月６日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出され、同年７月２４日付けの審尋に対して、同年１０月１７日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２５年６月６日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「可変抵抗及びダイオードが直列に接続されてなるメモリセル」との記載を、本件補正後の請求項１にあっては、「直列に接続された可変抵抗及びダイオードを有するメモリセルであって、前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される、メモリセル」と補正する。
　
〈補正事項２〉
　本件補正前の請求項１０の「可変抵抗及びダイオードが直列に接続されてなるメモリセル」との記載を、本件補正後の請求項１０にあっては、「直列に接続された可変抵抗及びダイオードを有するメモリセルであって、前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される、メモリセル」と補正する。
　
２．新規事項の有無
　　ア．補正事項１及び２は、本願の願書に最初に添付した明細書の段落【００２０】の「図２（ｂ）を参照に、実際のメモリセルＭＣは抵抗素子１６が電極１８に挟まれて構成されるMIM(Metal-Insulator-Metal)型のメモリセルである。抵抗素子１６としては、例えばＣｕ２Ｏからなる金属膜を用いることができる。また、電極１８には例えばＣｕやＴｉ／ＴｉＮを用いることができる。これらの金属材料とＣｕ２Ｏとの境界に形成されたショットキー接合により、図２（ａ）のダイオード１４が構成される。」という記載に基づいていると認められる。
　したがって、補正事項１及び２の補正は、本願の願書に最初に添付した明細書、特許請求の範囲または図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものではない。
　
　　イ．以上から、本件補正は、特許法第１７条の２第３項の規定に適合する。
　
３．特許請求の範囲の補正目的
　　ア．補正事項１及び２の補正は、本件補正前の「直列に接続され」た「可変抵抗及びダイオード」からなる「メモリセル」が、本件補正後にあっては、さらに、「前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成され」ることを限定したものである。
　したがって、補正事項１及び２の補正は、特許法第１７条の２第５項の第２号に規定する「特許請求の範囲の減縮」を目的とするものに該当する。
　
　　イ．以上から、本件補正は、本件補正は、特許法第１７条の２第５項の規定に適合する。
　
４．独立特許要件
　以上のとおり、特許請求の範囲を補正する本件補正は、特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２５年６月６日に提出された手続補正書で補正された請求項１に記載される次のとおりである。
　
「直列に接続された可変抵抗及びダイオードを有するメモリセルであって、前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される、メモリセルと、
　前記メモリセルのアノード側に接続されたワード線と、
　前記メモリセルのカソード側に接続されたデータ線と、
　前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路と、
　前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路と、を具備し、
　選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御されることを特徴とする半導体装置。」
　
（２）引用例の記載と引用発明
（２−１）引用例１の記載
　原査定の根拠となった拒絶理由通知に引用され、本願の出願前に外国において頒布された刊行物である、国際公開第２００６−０７８５０６号（以下「引用例１」という。）には、“STRUCTURE AND METHOD FOR BIASING PHASE CHANGE MEMORY ARRAY FOR RELIABLE WRITING”（発明の名称、訳：確実な書き込みを行うために相変化メモリアレイをバイアスする構造）に関して、Fig.１〜Fig.１２とともに、次の記載がある（ここにおいて、翻訳は、引用例１の国際出願の国内公表特許公報である特表２００８−５２７６１３号公報を参考に当審が作成したものである。そして、下線は、参考のため当審において付したものであり、以下、他の刊行物についても同様である。）。
　
　　ア．発明の背景
ａ．“[0003]　　The invention relates to programming and reading a nonvolatile memory cell comprising a dielectric and/or diode and a phase-change element in series.”
（訳：「[0003]　本発明は、誘電体および／またはダイオードと、相変化素子とを直列に備えている不揮発性メモリセルの書き込みおよび読み出しに関する。」）
　
ｂ．“[0006]　　There is a need for improved methods of programming and reprogramming the memory cells. The cells must be programmed quickly, using low current, and in a manner that assures proper writing and reading of memory cells in the array. One problem when writing and reading memories is that switching occurs very fast, and sometimes a word line or bit line that was recently selected may not have returned to its resting voltage when the next word line or bit line is selected, and selecting a new word line or bit line may cause unintentional programming (or reading) of a cell connected to a previously selected word line or bit line.”
（訳：「[0006]　メモリセルを書き込みおよび再書き込みする方法を改善する必要がある。セルは、低電流を用いて、アレイ内のメモリセルの適切な書き込みと読み出しを確保するように素早く書き込まれなければならない。メモリを書き込みおよび読み出す際の一つの問題として、切り替えが非常に高速で発生し、次のワードラインまたはビットラインを選択する際、直前に選択したワードラインまたはビットラインがその休止電圧に戻らず、新しいワードラインまたはビットラインを選択することで、前に選択したワードラインまたはビットラインに接続されているセルを不用意に書き込む（または読み出す）可能性があることが挙げられる。」）
　
　　イ．発明の要約
ｃ．“[0007]　　……In general, 
the invention is directed to methods of programming an array of nonvolatile memory cells each comprising a phase change element in series with a diode.
（訳：「[0007]　……一般に、
本発明は、各々のダイオードと直列に相変化材料を有する不揮発性メモリセルのアレイを書き込む方法を対象とする
　
　　ウ．発明の実施態様の詳細な説明
ｄ．“[0036]　　Referring to Fig.4a, bottom conductor or input terminal 20 is formed of a conductive material, for example a refractory metal or refractory metal compound such as tungsten or titanium tungsten. In this exemplary cell, bottom conductor 20 is in the form of a rail. As shown in Fig.4a, barrier layer 43 of, for example, titanium nitride may be used between diode 42 and state change element 23. This memory cell contacts an output terminal 21 in the form of a rail-shaped top conductor. Top conductor 21 is preferably perpendicular to bottom conductor 20. In one embodiment shown in Fig.2 of concurrently filed US Application No. 11/040,255 ……, the rail shaped conductor 21 is a multilayer structure including a layer of barrier material such as TiN and a layer of phase change material.
　　
[0037]　　The cells just described are just a few examples of the forms that a nonvolatile memory cell formed according to the present invention may take; clearly many other configurations are possible. For example, 
the memory cell just described includes a non-ohmic conductive element, diode 42, to serve as an isolation device.
Other non-ohmic elements may be used in place of the diode. For example, a metal-insulator-metal (MIM) device consists of two metal (or metal-like) layers separated by a very thin insulator layer.
　
[0038]　　It will be understood, of course, that many variations on the cell of Fig.4a are possible. The barrier layer 43, phase change layer 23, and diode layer 42 need not appear in the same orientation or order shown in Fig.4a. As shown in Fig.4b, a barrier layer 19 of, for example, titanium nitride can be located between input terminal 20 and diode 42, and another barrier layer 24 can be adjacent conductor 25 as part of output terminal 21. State change material 23 can also be part of output terminal 21 and shaped as a rail.”
（訳：「[0036]　図４ａを参照すると、底部導体または入力端子２０は、たとえば、タングステンまたはチタンタングステンなどの耐熱金属または耐熱金属化合物の導電性材料からなる。この典型的なセルでは、底部導体２０はレール形態に成形されている。図４ａに示したように、たとえば、窒化チタンのバリア層４３は、ダイオード４２と状態変化素子２３の間で用いることができる。このメモリセルは、レール形態の上部導体に成形された出力端子２１に接触させる。上部導体２１は、好ましくは底部導体２０と直交させる。本出願と同時に出願した米国出願番号11/040,255の図２に示した一実施例では……、レール形態である導体２１は、ＴｉＮなどのバリア材料層と相変化材料層とを含む多層構造である。
　
[0037]　前記メモリセルは、本発明に従って形成した不揮発性メモリセルがとりうる形態のいくつかの例にすぎず、明らかに多くの他の構成も可能である。たとえば、上記した
メモリセルは、分離デバイスとして機能する非オーミック導電性素子、つまりダイオード４２を有する
ダイオードの代わりに、他の非オーミック導電性素子を用いることもできる。たとえば、金属−絶縁体−金属（ＭＩＭ）デバイスは、非常に薄い絶縁体層によって分離された二つの金属（または金属状の）層からなる
　
[0038]　当然のことながら、もちろん、図４ａのセルについての多くの変形形態が可能である。バリア層４３、相変化層２３、およびダイオードの層４２は、図４ａに示したものと同じ方向または順序で現れる必要はない。図４ｂに示したように、たとえば窒化チタンなどのバリア層１９を入力端子２０とダイオード４２の間に配置でき、別のバリア層２４を出力端子２１の一部として導体２５に隣接させることができる。状態変化素子２３は出力端子２１の一部であって、レール形態として形成することもできる。」）
　
ｅ．“CIRCUITRY AND PROGRAMMING
　……
[0048]　　Fig.6 shows a circuit representation, and may be a representation of an array such as shown in Fig.5. In Fig.6, word lines are drawn horizontally and bit lines are drawn vertically. 
Memory cells are drawn diagonally, and each is shown comprising a diode and a variable resistor.
It may be preferred to form bit lines and word lines on many layers above a semiconductor substrate to implement an integrated fully three-dimensional memory array.
　
[0049]　　In Fig.6, 
the diodes of memory cells have their anodes in the direction of the bit lines and their cathodes in the direction of the word lines.
　
[0050]　　It is equally workable and equivalent to reverse bit lines and word lines, and to locate the variable resistance phase change material at the anodes rather than cathodes of the diodes.
　
[0051]　　The particular illustration of Fig.6 assumes it is desirable 
to write
memory cell 1,2, which is labeled SELECTED.
Memory cell 1,2 is connected between word line WORDl and bit line BIT2
applying a positive voltage of
2.5 volts (for writing) to bit line BIT2 and applying ground voltage of 0 volts to word line WORDl
applying a voltage slightly higher than ground voltage to unselected bit lines (shown as bit lines BITl and BIT3) and applying a voltage, close to a write voltage, of 2 volts to unselected word lines (shown as word line W0RD2),
　
[0052]　　Thus, 
it can be seen that the biasing scheme of the present invention produces good isolation of unselected memory cells from the selected memory cell (or cells) and satisfactory isolation of half-selected memory cells.
Since completely unselected memory cells (the majority in an array) are all back biased, leakage current through this large number of cells is minimized.
　
[0053]　　To apply respective programming voltages, bit line drivers D1,D2,and D3 (and many more not shown) select between the unselected voltage of 0.5 to 1 volt and the selected voltage of 2.5 volts, as controlled by decoder outputs. In Fig.6, decoder output 2 causes driver D2 to select the 2.5 volt voltage while decoder outputs 1 and 3 cause drivers Dl and D3 to select the 0.5 to 1 volt voltage. Similarly, 
word line decoder outputs 1 and 2 cause word line driver Wl to select the ground voltage GND and word line driver W2 to select 2 volts.
（訳：「回路及び書き込み
　……
[0048]　図６は回路表現を示しており、それは図５に示したようなアレイの表現であってもよい。図６では、ワードラインは水平方向に描かれ、ビットラインは垂直方向に描かれている。
メモリセルは斜め方向に描かれ、各々がダイオードと可変抵抗器を有する
半導体基板上の多くの層上にビットラインとワードラインを形成し、完全な３次元メモリアレイとして実装し、集積化することが好ましい
　
[0049]　図６では、
メモリセルのダイオードは、ビットラインの方向にそれらのアノードを有し、ワードラインの方向にそれらのカソードを有する
 　
[0050]　ビットラインとワードラインを逆にし、ダイオードのカソードではなくアノードに可変抵抗の相変化材料を配置しても等しく動作可能であり、等価である。
　
[0051]　図６では、
「選択」と表記されたメモリセル1,2を書き込み
メモリセル1,2は、ワードラインＷＯＲＤ１
ビットラインＢＩＴ２
に接続されている
ビットラインＢＩＴ２に
２．５Ｖ（書き込み用）を印加し
ワードラインＷＯＲＤ１に接地電圧０Ｖを印加する
非選択ビットライン（ビットラインＢＩＴ１とＢＩＴ３として示したもの）に接地電圧よりやや高い電圧を印加し
非選択ワードライン（ワードラインＷＯＲＤ２として示したもの）に書き込み電圧に近い電圧である２Ｖを印加する
　
[0052]　従って、
本発明のバイアス方式は、選択メモリセル（または複数のセル）から非選択メモリセルを良好に分離し、半選択のメモリセルを十分に分離する。非選択メモリセル（アレイ内の大部分）はすべて逆バイアスされ、この多数のセルを介したリーク電流は最小化される
　
[0053]　それぞれの書き込み電圧を印加するために、ビットラインドライバＤ１、Ｄ２、およびＤ３（図示していないがもっと多い）は、デコーダ出力によって制御されて、非選択電圧０．５〜１Ｖ及び選択電圧２．５Ｖの間で選択する。図６ではデコーダ出力２によってドライバＤ２は２．５Ｖの電圧を選択し、デコーダ出力１と３によってドライバＤ１とＤ３は０．５〜１Ｖの電圧を選択する。同様に、
ワードラインデコーダ出力１と２によってワードラインドライバＷ１は接地電圧ＧＮＤを選択し、ワードラインドライバＷ２によって２Ｖを選択する
　
ｆ．“PROGRAMMING
　
[0054]　　
To convert a chalcogenide in a crystalline, low-resistance state to an amorphous
　
[0055]　　Programming the cell may change it from the first state to a second state (low to high resistance or high to low resistance). The cell can subsequently be erased, returning it to the first state.
　
[0056]　　Fig.7 shows shapes of pulses used to bring phase change material from one state to another.
　
[0057]　　
For writing a logic 1 (set) into a memory cell
the phase change material
In one embodiment, for one chalcogenide material
　
[0058]　For 
writing a logic 0 (reset) into a memory cell
（訳：「書き込み
　
[0054]　
結晶性の低抵抗状態にあるカルコゲニドを、アモルファスの高抵抗状態に変える
　
[0055]　セルの書き込みは、それを、第一状態から第二状態（低抵抗から高抵抗、または高抵抗から低抵抗）に変化させる。セルは、その後、「消去」すなわち第一状態に戻すことができる。
　
[0056]　図７は、相変化材料を一つの状態から別の状態にするために用いられるパルス形状を示している。
　
[0057]　
論理１（セット）をメモリセルに書き込む
相変化材料
一実施例では、あるカルコゲニド材料
　
[0058]　１つの
メモリセルに論理０（リセット）を書き込む
　
ｇ．“CURRENT AND PULSE WIDTH CONTROL
　
[0059]　　Fig.8 shows circuitry for programming and reading 
the memory array described in connection with Fig.6.
a circuit 70 for controlling both pulse width and current used for writing to selected memory cells.
In order to control both the current and the pulse width to the two values A and B for both setting and resetting as shown in Fig.7, a current mirror circuit 70 includes a pulse width control transistor 73 as well as conventional current mirror transistors 71 and 72.
　
[0060]　　When current mirror circuit 70 is to apply a WRITE signal to a selected bit line, 
a bit line decoder selects, from the many bit lines (typically over 1000), one or more bit lines on which memory cells are to be written.
bit line driver 74 is selected by its bit line decoder output 91
　
[0061]　　Fig.8a shows an exemplary circuit for applying SBL and UBL. 
When active low decoder output 91 applies a high signal, the unselected bit line bias voltage UBL BIAS is applied by driver 74 or 74B to bit line 81 or 82 through an NMOS device 89 so that when bit line 81 is not selected, bit line 81 moves to this UBL voltage.
when bit line 81 is selected by a low decoder signal 91 , the SBL signal line is selected by applying the low voltage to PMOS transistor 88.
　
[0062]　　If 8 or 16 bits are to be programmed simultaneously, there will be 8 or 16 circuits 70 each applying its current as determined by its ICTRL for a period of time selected by its pulse control signal WCTRL (to control whether its bit line and selected memory cell will be written with a 0 or a 1). Typically, a single current mirror slave device 71 is associated with a single bit line, though master device 72 can be shared by several current mirror slave devices 71. Two master devices 72, one for the set current and one for the reset current, can control one or more slave devices 71 , by means of pass gates not shown, that interrupt the connection between each device 71 and the master device 72. Thus each current mirror slave device 71 provides the desired current for setting or resetting its selected memory cell.
　
[0063]　　
If bit line 81 is to be programmed to a RESET state, a RESET pulse as shown in Fig.7 is applied by circuit 70 and selected driver 74 to bit line 81. In the case of a RESET pulse, the pulse width control circuit generates a short duration signal WCTRL about 200 ns long while the pulse current control signal ICTRL causes transistor 71 to carry a high current and thus heat the selected memory cell connected to bit line 81 to a high temperature quickly. When WCTRL turns off transistor 73 after about 200 ns, the selected cell moves to an amorphous state with high resistance. If bit line 81 is to be programmed to a SET state, a SET pulse as shown in Fig.7 is applied by circuit 70 and selected driver 74 to bit line 81. In the case of a SET pulse, WCTRL holds transistor 73 on for about 500 to 1000 ns while ICTRL causes transistor 71 to apply a relatively low current. Thus the selected memory cell converts to a low resistance crystalline state.
（訳：「電流およびパルス幅制御
　
[0059]　図８は、
図６と共に説明したメモリアレイ
選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための回路７０
セットとリセットの両方のための二つの値ＡとＢに対して電流とパルス幅の両方を制御するために、電流ミラー回路７０は、既存の電流ミラートランジスタ７１と７２とともに、パルス幅制御トランジスタ７３を有する。
　
[0060]　電流ミラー回路７０がＷＲＩＴＥ信号を選択ビットラインに印加するとき、
ビットラインデコーダは多くのビットライン（一般に１０００以上）から、書き込まれるメモリセルが接続された一つ以上のビットラインを選択する
ビットラインドライバ７４が、そのビットラインデコーダ出力９１によって選択され
　
[0061]　図８ａは、ＳＢＬとＵＢＬを印加するための例示的な回路を示している。
ローアクティブのデコーダ出力９１がハイの信号を印加すると、非選択ビットラインバイアス電圧ＵＢＬ ＢＩＡＳは、ドライバ７４または７４ＢによってＮＭＯＳデバイス８９を介してビットライン８１または８２に印加される。その結果、ビットライン８１が選択されていない場合にビットライン８１はこのＵＢＬ電圧に遷移する
ビットライン８１がローのデコーダ信号９１によって選択されると、ＰＭＯＳトランジスタ８８に低電圧を印加することによって。ＳＢＬ信号ラインが選択される
　
[0062]　８ビットまたは１６ビットを同時に書き込みする場合、８個または１６個の回路７０が、そのパルス制御信号ＷＣＴＲＬによって選択された期間に（そのビットラインおよび選択メモリセルに０または１を書き込むかどうかを制御するために）ＩＣＴＲＬによって決定される電流を各々印加する。典型的には、単一の電流ミラーのスレーブデバイス７１は単一のビットラインに接続されるが、マスタデバイス７２はいくつかの電流ミラーのスレーブデバイス７１によって共有できる。セット電流用およびリセット電流用の二つのマスタデバイス７２は、パスゲート（図示せず）によって一つ以上のスレーブデバイス７１を制御でき、それは各デバイス７１とマスタデバイス７２の間の接続を遮断する。従って、各電流ミラーのスレーブデバイス７１は、その選択メモリセルをセットまたはリセットするために所望の電流を提供する。
　
[0063]　
ビットライン８１がリセット状態に書き込まれると、図７に示したＲＥＳＥＴパルスは回路７０および選択されたドライバ７４によってビットライン８１に印加される。ＲＥＳＥＴパルスの場合、パルス幅制御回路は約２００ｎｓの長さの短時間の信号ＷＣＴＲＬを生成し、パルス電流制御信号ＩＣＴＲＬによってトランジスタ７１は高電流を送り、ビットライン８１に接続されている選択メモリセルを急速に高温まで加熱する。約２００ｎｓ後、ＷＣＴＲＬがトランジスタ７３をオフにすると、選択セルは高抵抗のアモルファス状態に遷移する。ビットライン８１がセット状態に書き込まれる場合、図７に示したＳＥＴパルスが回路７０および選択されたドライバ７４によってビットライン８１に印加される。ＳＥＴパルスの場合、ＷＣＴＲＬは約５００〜１０００ｎｓの間トランジスタ７３をオンに保持し、ＩＣＴＲＬによってトランジスタ７１は比較的低い電流を印加する。従って、選択メモリセルは低抵抗の結晶状態に遷移する
　
ｈ．“ORDER OF PROGRAMMING
　……
[0069]　　To avoid any disturbances from incomplete switching between sequential writing (or also reading) of memory cells, as a novel feature of the invention, a deselect control device 75 connects a previously connected signal line to the unselected voltage UBL. When pulse width control signal WCTRL has deactivated its pulse through transistor 73, deselect control signal 75 goes high, and causes the unselected bias voltage UBL to be applied to the respective bit line, for example bit line 81 illustrated in Fig.8. Thus before a next write signal is applied, a previous bit line, 81 in this case, has been pulled to the unselected UBL level, and there is no chance of disturbing this previously selected bit line with the next write signal. Following the example of Fig.8, if the next memory cell to be accessed is connected to one of bit lines 82, then a corresponding one of bit line decoder outputs 92 causes a corresponding one of bit line drivers 74B to connect the SBL CURRENT node to the corresponding one of bit lines 82. At the time of connection, the selected one of bit lines 82 will be at a voltage close to UBL and will remain at this voltage until the next pulse control signal WCTRL applies current selected by ICTRL to this new bit line 82 (current will be determined by ICTRL depending on whether the new memory cell is to be SET or RESET). Thus, to avoid any disturbance, an effective order of switching is:
　
　　　previously selected word lines are pulled to their unselected word line bias;
　　　previously selected bit lines are pulled to their unselected bit line bias;
　　　the selected word line is pulled to its selected low level;
　　　the selected bit lines each receive their selected currents for a selected pulse width, depending on the value to be written;
　　　the selected bit line voltages are returned to their unselected low levels; and
　　　the selected word line voltages are returned to their unselected higher levels.
　……
[0071]　　Of course, in other embodiments, diodes are reversed in orientation, and voltage levels are correspondingly reversed. The important factors are to return selected lines to their unselected levels so that all diodes become reverse biased before initiating a next read or write operation. Note that when all cells are unselected, all diodes are reverse biased, thus minimizing leakage, and minimizing the chance that any cells will be erroneously disturbed.
　
[0072]　　Note that while Fig.8 illustrates circuitry for applying current to selected bit lines, circuitry is also provided for bringing word line voltages to selected levels. However, since for word lines, selected levels are low rather than high, an n-channel transistors provides a selected word line bias. ……”
（訳：「書き込みの順番
　……
[0069]　メモリセルの順次の書き込み（またはさらに読み出し）の間の不完全なスイッチングによるいかなる妨害をも避けるために、本発明の新たな特徴として、除外制御デバイス７５が先に接続された信号線を非選択電圧ＵＢＬに接続する。パルス幅制御信号ＷＣＴＲＬがトランジスタ７３を介してそのパルスが非アクティブになると、除外制御信号７５はハイになり、図８におけるたとえばビットライン８１に示すように、非選択バイアス電圧ＵＢＬが対応するビットラインに印加される。従って、次の書き込み信号が印加される前に、この場合、先のビットライン８１は非選択のＵＢＬレベルに引き寄せられ、次の書き込み信号で先に選択されたビットラインを妨害する可能性がなくなる。図８の例に従って、アクセスされる次のメモリセルがビットライン８２の一つに接続されている場合、ビットラインデコーダ出力９２の対応する１つによって、対応するビットラインドライバ７４Ｂが、ＳＢＬ ＣＵＲＲＥＮＴノードを対応するビットライン８２に接続する。
接続の時点で、選択された１つのビットライン８２はＵＢＬに近い電圧になり、次のパルス制御信号ＷＣＴＲＬがＩＣＴＲＬによって選択された電流をこの新しいビットライン８２に印加するまで、この電圧に留まる（新しいメモリセルがセットされるかリセットされるかに応じて、電流はＩＣＴＲＬにより決定される）。従って、あらゆる妨害を避けるための切り替えの有効な順番は、次のとおりである。
　
    先に選択したワードラインをそれらの非選択ワードラインバイアスに引き寄せ、
    先に選択したビットラインをそれらの非選択ビットラインバイアスに引き寄せ、
    選択したワードラインをその選択したローレベルに引き寄せ、
    選択したビットラインは、それぞれ、書き込まれる値に応じて選択したパルス幅の選択電流を受け取り、
    選択したビットライン電圧をそれらの非選択のローレベルに戻し、
    選択したワードライン電圧をそれらの非選択のハイレベルに戻す。
　……
[0071]　もちろん、他の実施例では、ダイオードは向きを反転させ、それに応じて電圧レベルも反転させる。重要なのは、次の読み出しまたは書き込み動作を開始する前に、選択ラインをそれらの非選択レベルに戻して、すべてのダイオードを逆バイアスさせることである。すべてのセルが非選択であるとき、すべてのダイオードは逆バイアスされ、したがって、リークが最小化され、任意のセルが誤って妨害される可能性を最小化させる点に留意すべきである。
　
[0072]　図８は選択ビットラインに電流を印加するための回路を示しているが、ワードライン電圧を選択レベルにするための回路も提供されることに留意されたい。しかし、ワードラインの場合、選択レベルはハイではなくローであるので、ｎチャネルトランジスタが選択ワードラインにバイアスを提供する。　……」）
　
ｉ．“READING
　
[0074]　　Referring back to Fig.1, one can see that at a READ voltage, Vl , it is easy for circuitry to distinguish between the very high resistance and low current of a memory cell in the RESET state (logic 0) and the relatively high current of a memory cell in the SET state (logic 1). This is true if there are no sneak paths through the array that draw current from the selected bit line. Sneak paths are avoided by making the reference voltage VREF of the differential amplifier for reading (see Fig.8b) equal to the unselected word line bias. Fig.9 shows such voltages applied to the memory cell array for reading memory cells. As shown in Fig.9, a voltage of 1.2 volts is applied to unselected word lines such as WORD2 and also to the selected bit line BIT2. Since 1.2 volts is applied to both unselected word lines and selected bit lines, there is no voltage drop through half-selected memory cells such as cell 2,2 and therefore no sneak paths through half-selected cells such as 2,2. For unselected cells such as 2,3 there is only a reverse bias through the diodes of these cells, and therefore the leakage current is too small to affect the bias levels on unselected word lines such as W0RD2 even though the number of unselected cells is large.”
（訳：「読み出し
　
[0074]　図１に戻ると、ＲＥＡＤ電圧Ｖ１で、リセット状態（論理０）のメモリセルの非常に高い抵抗と低い電流、及び、セット状態（論理１）のメモリセルの比較的高い電流を、回路的に容易に区別できることがわかる。これは、アレイを介して、選択ビットラインから電流を引き出す漏洩パスがない場合に、当てはまる。漏洩パスは、読み出し用の差動増幅器の参照電圧ＶＲＥＦ（図８ｂ参照）を、非選択ワードラインバイアスを等しくすることによって避けられる。図９は、メモリセルを読み出すために、メモリセルのアレイに印加されるこのような電圧を示している。図９に示したように、１．２Ｖの電圧は、ＷＯＲＤ２などの非選択ワードラインに印加され、さらに選択ビットラインＢＩＴ２にも印加される。非選択ワードラインと選択ビットラインの両方に１．２Ｖが印加されるので、セル2,2などの半選択メモリセルを介する電圧降下はなく、よって、2,2などの半選択セルを介した漏洩パスもなくなる。2,3などの非選択セルの場合、これらのセルのダイオードを介した逆バイアスだけがあり、非選択セルの数が大きくても、ＷＯＲＤ２などの非選択ワードライン上のバイアスレベルに影響を与えるリーク電流はきわめて小さくなる。」）
　
　　エ．図面の開示内容
ｊ．Fig.６には、直列に接続された抵抗とダイオードとからなるメモリセルは、前記ダイオードのアノードがビットラインに接続され、前記ダイオードのカソードが前記抵抗を介してワードラインに接続されていること、が記載されている。
　
ｋ．Fig.８には、トランジスタ７１，７２及び７３からなる電流ミラー回路７０において、ゲートに信号“WCTRL”が入力される前記トランジスタ７３が“SBL CURRENT”をビットラインドライバ７４に出力すること、カレントミラーをなすトランジスタ７１，７２には、２．５Ｖのバイアス電圧が供給されていること、が記載されている。
　
（２−２）引用例１に記載された発明
　　ア．引用例１の段落[0007]の「本発明は、各々のダイオードと直列に相変化材料を有する不揮発性メモリセル」を「対象とする」という記載、段落[0037]の「メモリセルは、分離デバイスとして機能する非オーミック導電性素子、つまりダイオード４２を有する。……ダイオードの代わりに、他の非オーミック導電性素子を用いることもできる。たとえば、金属−絶縁体−金属（ＭＩＭ）デバイスは、非常に薄い絶縁体層によって分離された二つの金属（または金属状の）層からなる。十分な電圧を印加すると、電荷キャリアは絶縁体層をトンネリングするが、アンチヒューズのようにそれを永久的に破壊することはない。この発明の他の実施例では、メモリセルのダイオード４２はＭＩＭデバイスと置き換える」という記載、段落[0048]の「メモリセルは斜め方向に描かれ、各々がダイオードと可変抵抗器を有する」という記載、段落[0054]の「結晶性の低抵抗状態にあるカルコゲニドを、アモルファスの高抵抗状態に変える」という記載、段落[0057]の「相変化材料……一実施例では、あるカルコゲニド材料」という記載から、引用例１には、「分離デバイスとして機能する」「ダイオード」としての「金属−絶縁体−金属（ＭＩＭ）デバイス」からなる「非オーミック導電性素子」と「直列」に、「結晶性の低抵抗状態」または「アモルファスの高抵抗状態」を有する「カルコゲニド材料」からなる「相変化材料」の「可変抵抗器」を有する「不揮発性メモリセル」を備えることが記載されている。
　そして、段落[0059]の「図６と共に説明したメモリアレイ」という記載から、引用例１には、前記「不揮発性メモリセル」は「メモリアレイ」をなしていることが記載されている。
　
　　イ．引用例１の段落[0049]の「図６では、メモリセルのダイオードは、ビットラインの方向にそれらのアノードを有し、ワードラインの方向にそれらのカソードを有する。」という記載、段落[0050]の「ダイオードのカソードではなくアノードに可変抵抗の相変化材料を配置しても等しく動作可能であり、等価である。」という記載、及び、直列に接続された抵抗とダイオードとからなるメモリセルは、前記ダイオードのアノードがビットラインに接続され、前記ダイオードのカソードが前記抵抗を介してワードラインに接続されているというFig.６の図示態様から、引用例１には、「ビットライン」は、「ダイオード」の「アノード」の「方向」で「メモリセル」と接続され、「ワードライン」は、「ダイオード」の「カソード」の「方向」で「メモリセル」と接続されていることが記載されている。
　
　　ウ．引用例１の段落[0051]の「「選択」と表記されたメモリセル1,2を書き込み」すると「仮定したとき」に、前記「メモリセル1,2」に「接続」されている「ワードラインＷＯＲＤ１に接地電圧０Ｖを印加する」とともに、「非選択ワードライン（ワードラインＷＯＲＤ２として示したもの）に書き込み電圧に近い電圧である２Ｖを印加する。」という記載、段落[0053]の「同様に、ワードラインデコーダ出力１と２によってワードラインドライバＷ１は接地電圧ＧＮＤを選択し、ワードラインドライバＷ２によって２Ｖを選択する。」という記載から、引用例１には、「ワードラインデコーダ」の「出力」に基づいて、「書き込み」が「選択」された「メモリセル」に接続された「ワードライン」には「接地電圧ＧＮＤ」を「選択」して「印加」し、「非選択ワードライン」には「２Ｖ」を「選択」して「印加」する「ワードラインドライバ」が記載されている。
　
　　エ．引用例１の段落[0060]の「ビットラインデコーダ」は、「多くのビットライン（一般に１０００以上）から、書き込まれるメモリセルが接続された一つ以上のビットラインを選択する」とともに、その「出力９１によって」「ビットラインドライバ７４」が「選択され」るという記載から、「ビットラインデコーダ」は、「書き込まれるメモリセルが接続」された「ビットラインを選択する」とともに、その「出力９１」によって「ビットラインドライバ７４」を「選択」することが記載されている。
　また、段落[0051]の「メモリセル1,2」は「ビットラインＢＩＴ２」に「接続され」て「ビットラインＢＩＴ２」には「正の電圧」である「２．５Ｖ（書き込み用）」が「印加」され、「非選択ビットライン（ビットラインＢＩＴ１とＢＩＴ３として示したもの）に接地電圧よりやや高い電圧」が「印加」されるという記載、段落[0061]の「ローアクティブのデコーダ出力９１がハイの信号を印加すると、非選択ビットラインバイアス電圧ＵＢＬ ＢＩＡＳは、ドライバ７４または７４ＢによってＮＭＯＳデバイス８９を介してビットライン８１または８２に印加される。その結果、ビットライン８１が選択されていない場合にビットライン８１はこのＵＢＬ電圧に遷移する。」及び「ビットライン８１がローのデコーダ信号９１によって選択されると、ＰＭＯＳトランジスタ８８に低電圧を印加することによって。ＳＢＬ信号ラインが選択される。」という記載、及び、ｋで示したFig.８の開示内容から、「ビットラインドライバ７４」は、「ビットライン８１」が「選択」されると電流ミラー回路７０の出力を「選択」して接続し、「非選択ビットライン」には「接地電圧よりやや高い電圧」である「非選択ビットラインバイアス電圧ＵＢＬ ＢＩＡＳ」を「印加」することが記載されている。
　そして、段落[0057]の「論理１（セット）をメモリセルに書き込む」という記載、段落[0057]の「メモリセルに論理０（リセット）を書き込む」という記載、段落[0059]の「電流ミラー回路７０」は「メモリアレイを書き込み」するために「選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための」回路であり、「セットとリセットの両方のための二つの値ＡとＢに対して電流とパルス幅の両方を制御する」ために「既存の電流ミラートランジスタ７１と７２とともに、パルス幅制御トランジスタ７３を有する。」という記載、段落[0063]の「ビットライン８１がリセット状態に書き込まれると、図７に示したＲＥＳＥＴパルスは回路７０および選択されたドライバ７４によってビットライン８１に印加される。ＲＥＳＥＴパルスの場合、パルス幅制御回路は約２００ｎｓの長さの短時間の信号ＷＣＴＲＬを生成し、パルス電流制御信号ＩＣＴＲＬによってトランジスタ７１は高電流を送り、ビットライン８１に接続されている選択メモリセルを急速に高温まで加熱する。約２００ｎｓ後、ＷＣＴＲＬがトランジスタ７３をオフにすると、選択セルは高抵抗のアモルファス状態に遷移する。ビットライン８１がセット状態に書き込まれる場合、図７に示したＳＥＴパルスが回路７０および選択されたドライバ７４によってビットライン８１に印加される。ＳＥＴパルスの場合、ＷＣＴＲＬは約５００〜１０００ｎｓの間トランジスタ７３をオンに保持し、ＩＣＴＲＬによってトランジスタ７１は比較的低い電流を印加する。従って、選択メモリセルは低抵抗の結晶状態に遷移する」という記載から、「選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御」する「電流ミラー回路７０」は、「メモリセルに論理０（リセット）を書き込む」ときは「約２００ｎｓ」の「パルス幅」で「高電流」の「パルス電流」を「ビットライン８１」に「印加」して「接続されている選択メモリセルを急速に高温まで加熱」し、その後「選択セル」を「高抵抗のアモルファス状態に遷移」させ、「メモリセルに論理１（セット）を書き込む」ときは「約５００〜１０００ｎｓ」の「パルス幅」で「比較的低い電流」の「パルス電流」を「ビットライン８１」に「印加」して「選択メモリセル」を「低抵抗の結晶状態に遷移」させることが記載されている。
　以上をまとめると、引用例１には、「書き込まれるメモリセルが接続」された「ビットラインを選択」する「ビットラインデコーダ」の「出力」に基づいて「選択」されて、前記「選択」された「ビットライン」には「電流ミラー回路」の出力を接続し、「非選択ビットライン」には「接地電圧よりやや高い電圧」である「非選択ビットラインバイアス電圧」を「印加」する「ビットラインドライバ」が記載されているとともに、「選択メモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための」回路である前記「電流ミラー回路」は、「メモリセル」に「論理０（リセット）を書き込む」ときは「選択セル」を「高抵抗のアモルファス状態に遷移」させるために「約２００ｎｓ」の「パルス幅」で「高電流」の「パルス電流」を出力し、「論理１（セット）をメモリセルに書き込む」ときは「選択メモリセル」を「低抵抗の結晶状態に遷移」させるために「約５００〜１０００ｎｓ」の「パルス幅」で「比較的低い電流」の「パルス電流」を出力することが記載されている。
　
　　オ．引用例１の段落[0052]の「従って、本発明のバイアス方式は、選択メモリセル（または複数のセル）から非選択メモリセルを良好に分離し、半選択のメモリセルを十分に分離する。非選択メモリセル（アレイ内の大部分）はすべて逆バイアスされ、この多数のセルを介したリーク電流は最小化される。」という記載から、引用例１には、「選択メモリセル」から「非選択メモリセルを良好に分離」し、「非選択メモリセル」を「すべて逆バイアス」することで「非選択メモリセル」を「介したリーク電流」を「最小化」することが記載されている。
　
　　カ．以上のア〜オを総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子と直列に、結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料の可変抵抗器を有する不揮発性メモリセルと、
　前記ダイオードのアノードの方向で前記メモリセルと接続されたビットラインと、
　前記ダイオードのカソードの方向で前記メモリセルと接続されたワードラインと、
　ワードラインデコーダの出力に基づいて、書き込みが選択されたメモリセルに接続された前記ワードラインには接地電圧ＧＮＤを選択して印加し、非選択ワードラインには２Ｖを選択して印加するワードラインドライバと、
　書き込まれるメモリセルが接続された前記ビットラインを選択するビットラインデコーダの出力に基づいて選択されて、前記選択されたビットラインには電流ミラー回路の出力を接続し、非選択ビットラインには接地電圧よりやや高い電圧である非選択ビットラインバイアス電圧を印加するビットラインドライバとを備え、
　選択されたメモリセルに書き込むために用いられるパルス幅と電流の両方を制御するための前記電流ミラー回路は、メモリセルに論理０（リセット）を書き込むときは前記メモリセルを高抵抗のアモルファス状態に遷移させるために約２００ｎｓのパルス幅で高電流のパルス電流を出力し、論理１（セット）をメモリセルに書き込むときは前記メモリセルを低抵抗の結晶状態に遷移させるために約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流を出力する回路であって、
　選択メモリセルから非選択メモリセルを良好に分離し、前記非選択メモリセルをすべて逆バイアスすることで前記非選択メモリセルを介したリーク電流を最小化することを特徴とするメモリアレイ。」
　
（２−３）引用例２の記載
　原査定の根拠となった拒絶理由通知に引用され、本願の出願前に日本国内において頒布された刊行物である、特表２００５−５２２０４５号公報（以下「引用例２」という。）には、「相変化メモリ装置」（発明の名称）に関して、図１〜図７４とともに、次の記載がある。
ａ．「【０００１】
　この発明は、記憶材料の結晶状態と非晶質状態との間の相変化による異なる抵抗値を情報として不揮発に記憶する、電気的書き換え可能な相変化メモリ装置に関する。」
　
ｂ．「【発明を実施するための最良の形態】
【００１３】
　以下、この発明の実施の形態を説明する。
　図１は、実施の形態による
相変化メモリのセルアレイを、３×３セルマトリクスについて示している
メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路である
可変抵抗素子ＶＲは、カルコゲナイドにより形成され、その結晶状態と非晶質状態の相転移による抵抗値の大小をデータとして不揮発に記憶する
【００１４】
　
ダイオードＳＤは、この実施の形態の場合ショットキーダイオードである
図では、ダイオードＳＤは、ワード線ＷＬ側がアノードになっている
【００１５】
　データは前述のように、各メモリセルＭＣの抵抗素子ＶＲの抵抗値の大小として記憶される。非選択状態では例えば、全てのワード線ＷＬは”Ｌ”レベル、全てのビット線ＢＬは”Ｈ”レベルとする。一例を挙げれば、”Ｈ”レベルを１．８Ｖ、”Ｌ”を０Ｖとする。この
非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、抵抗素子ＶＲには電流は流れない
メモリセルＭＣを選択する場合を考えると、選択されたワード線ＷＬを”Ｈ”とし、選択されたビット線ＢＬを”Ｌ”に設定する。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる
【００１６】
　このとき
選択セルに流れる電流量は、抵抗素子ＶＲを構成するカルコゲナイドの相によって決まるから、電流量の大小を検知することにより、二値データの読み出しができる
　また、例えば選択ワード線の”Ｈ”レベル電位を高くすることによって電流量を増やし、この電流によるセル部の加熱を利用して、抵抗素子ＶＲのカルコゲナイドに相転移を生じさせることができる。従って、セルアレイ中特定のセルを選択して、そのセルの情報を書き換えることが可能である。
【００１７】
　この様にこの実施の形態のセルアレイでは、アクセスはワード線ＷＬとビット線ＢＬの各々１本の電位レベル設定のみによって行われる。セル選択のためのトランジスタを設けた場合には、セルアレイ内にトランジスタのゲートを選択する信号線が必要になるが、この実施の形態ではその様な信号線は必要がない。また
トランジスタに比べてダイオードの構造が簡単であることから、信号線が少なくて済むことと相俟って、セルアレイ構成は簡単になり、セルの高集積化が可能である
【００１８】
　
セル選択のために用いられるダイオードＳＤは、特にショットキーダイオードを用いることにより、多くの効果が得られる
【００１９】
　上の動作説明では、
ワード線ＷＬとビット線ＢＬの電位レベルを制御して、抵抗素子ＶＲを構成するカルコゲナイドの抵抗値検出（データ読み出し）や相変化の制御（データ書き換え）をする場合を示したが、ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御して、読み出しや書き換えを行うこともできる
これら電圧制御方式と電流制御方式とでは、抵抗値の読み出し中にカルコゲナイドに与えられるエネルギーが異なる
抵抗検知中のカルコゲナイドの温度変化の相変化に与える影響が異なる。従って、カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい
　
ｃ．「【００９１】
　前述したように、
カルコゲナイドの結晶状態と非晶質状態をデータとして記憶するメモリセルでは、ワード線とビット線の間に流れる電流レベルによりデータ読み出しや書き込みを行うことも、またワード線とビット線間の電圧レベルを制御して読み出しや書き込みを行うこともできる
複数のセルアレイにより多値記憶を行う場合のデータ書き込みには、多値データを記憶する各セルの書き込みパルス印加時間により、“０”，“１”書き込みを行うようにした。短時間のパルス印加により、セルを溶融状態にした後冷却することで、セルは高抵抗状態のデータ“０”となる。即ちパルス印加時間が短ければ、溶融後の冷却が速く、非晶質の高抵抗状態になる。より長い時間のパルス印加を行うと、セルは多結晶の低抵抗状態であるデータ“１”になる
【００９２】
　しかし、上述した書き込み原理では、桁の異なる抵抗値を記憶情報として用いるために、
書き込み前のセルのデータが“０”であるか“１”であるかによって、書き込み時にセルにかかる電圧，電流、従ってエネルギーに大きな相違が生じる
　このとき全セル電流Ｉは、下記式（１）で表される。
【００９３】
　［数１］
Ｉ＝｛１／（ｂ＋ｍ）＋１／（ｂ＋１）｝Ｖ／Ｒ１  …（１）
【００９４】
　　抵抗Ｒ０，Ｒ１のセルの消費電力Ｐ０，Ｐ１はそれぞれ、下記式（２），（３）となる。
　［数２］
Ｐ０＝｛ｍ／（ｂ＋ｍ）２｝Ｖ２／Ｒ１  …（２）
【００９５】
　［数３］
Ｐ１＝｛１／（ｂ＋１）２｝Ｖ２／Ｒ１  …（３）
【００９６】
　以上の点を考慮すると、
セルの初期状態に依存せず所望のデータを書き込む、いわゆるオーバーライトを実現するためには、書き込みパルスに工夫が必要になる
セルを高抵抗状態にセットするには、そのセルの元のデータが“０”，“１”に拘わらず、セルのカルコゲナイドの少なくとも一部を溶融状態近くまで加熱し、その後急冷する。そのためには、短いパルス印加時間の初期に大きなパワーを一気にセルに与えることが好ましい
セルを低抵抗状態にセットする場合には、比較的長いパルス印加時間として、セルを溶融状態にまで持っていかずに高温状態に保てばよい
　
ｄ．「【００９７】
　図５７は、
以上のようなデータ書き込みを実現するに好ましい書き込みパルスの昇圧回路２５０を示している
　……（中略）……
【０１０２】
　この様に構成されたパルス昇圧回路２５０の動作を、図５８を用いて説明する。正，負論理の書き込みパルスが発生されない非選択状態においては、正パルス昇圧回路２５０ａでは、ＡＮＤゲート２５４ａの出力がＶｓｓであり、キャパシタＣ１のノードＮ１２は、正論理パルスＨが発生するとダイオードＤ１２によりＶｃｃに充電される。同様に非選択状態で、負パルス昇圧回路２５０ｂでは、ＯＲゲート２５４ｂの出力がＶｃｃであり、キャパシタＣ２のノードＮ２２は、負論理パルスＬが発生するとダイオードＤ２２によりＶｓｓに充電される。
【０１０３】
　
図５８に示すように、パルス幅Ｔの正論理書き込みパルスＨと、同じパルス幅Ｔの負論理書き込みパルスＬ１，Ｌ２が同時に発生された場合には
パルス昇圧回路２５０ａ，２５０ｂのチャージポンプ部はいずれも非活性であり、パルス昇圧動作はない
【０１０４】
　次に、
正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ遅れて発生された場合には、正パルス昇圧回路２５０ａでの正論理書き込みパルスＨの正方向の昇圧動作が行われる
即ち、ダイオードＤ１１を介して与えられる正論理書き込みパルスＨは、キャパシタＣ１のポンピング作用で昇圧されて信号線ＷＰｉｊに与えられる
負パルス昇圧回路２５０ｂでは、その様な昇圧動作はない
【０１０５】
　次に、
正論理書き込みパルスＨが、負論理書き込みパルスＬ１及びＬ２に対して、それらのパルス幅の半分Ｔ／２だけ先行して発生された場合には、負パルス昇圧回路２５０ｂでの負論理書き込みパルスＬの負方向の昇圧動作が行われる
即ち、ダイオードＤ２１を介して与えられる負論理書き込みパルスＬは、キャパシタＣ２のポンピング作用で負方向に昇圧されて信号線ＢＰｉｊに与えられる
正パルス昇圧回路２５０ａでは、その様な昇圧動作はない
【０１０６】
　図５８に示した
正，負論理書き込みパルスＨ，Ｌのパルス幅Ｔは、“１”データ書き込みに必要なパルス印加時間である。これらのパルスの重なり状態を制御して得られる実質Ｔ／２のパルス幅の昇圧された正又は負パルスが、“０”データ書き込みに必要なワード線又はビット線に与えられる
“０”データ書き込みに必要な短いパルス印加時間の高レベル又は低レベルを、チャージポンピング動作で昇圧することができる。従ってこのようなパルス昇圧回路２５０を書き込み回路に組み込むことによって、元のデータ状態によらず、確実に“０”データ書き込みを行うことが可能になる
　
ｅ．「【０１２１】
　図６５は、上述のセルブロック５０１において、図６４の検索モードを用いる場合に適用される書き込み回路２００の構成を示している。この書き込み回路２００の基本部分は、先の３層セルアレイによる１６値記憶を行う場合の図５５と同じである。正論理書き込みパルスＨ０ｎ，Ｈ１ｎは、選択線ＷＰｉｊを介してワード線に供給されるものであり、負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎは選択線ＢＰｉｊを介してビット線に供給されるものである。ここで、サフィックス“ｎ”は、図６４のセルブロック５０１内のワード線方向に並ぶ４ビット線位置を表しており、ｎ＝０〜３である。
【０１２２】
　正論理書き込みパルスＨ０ｎ，Ｈ１ｎ、負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎは、図５４に示す正論理書き込みパルスＨ０，Ｈ１、負論理書き込みパルスＬ０，Ｌ１，Ｌ２にそれぞれ対応する。これらのパルスは、全て一定のパルス幅でその重なり状態を選択することにより、“０”データの箇所では実質短いパルス幅を得て、１６値データの書き込みを可能とする。
【０１２３】
　
そして図６５では、各書き込みパルスをデータ状態に応じて選択的に昇圧するために、図５７で説明したパルス昇圧回路２５０が付加されている
【０１２４】
　負論理書き込みパルスＬ２ｎに対する負パルス昇圧回路２５０ｂに示した“Ｌ”入力は、これより上層のセルアレイがないため、図５７に示す二つ負論理書き込みパルスＬ１，Ｌ２の一方を“Ｌ”固定データとして与えるためである。この様なパルス昇圧回路２５０を付加することによって、正論理書き込みパルスＨ０ｎ．Ｈ１ｎ及び負論理書き込みパルスＬ０ｎ，Ｌ１ｎ，Ｌ２ｎがそれぞれ転送される選択線ＷＰ０ｎ，ＷＰ１ｎ及びＢＰ０ｎ，ＢＰ１ｎ，ＢＰ２ｎのパルス波形は、
図６６のようになる。図５４と比較して明らかなように、上下のパルスとの幅の関係で、正論理書き込みパルス及び負論理書き込みパルスの幅内の初期部分が選択的に昇圧されている
ワード線ＷＬ０，ＷＬ１につながる選択線ＷＰ０ｎ，ＷＰ１ｎに与えられる正論理書き込みパルスＨ０ｎ，Ｈ１ｎは、これらのワード線を挟むビット線への二つの負論理書き込みパルスに対して半パルス幅分遅れた時に、その立ち上がり前半部が正方向に昇圧される
ビット線ＢＬ１，ＢＬ２につながる選択線ＢＰ１ｎ，ＢＰ２ｎに与えられる負論理書き込みパルスＬ１ｎ，Ｌ２ｎは、これらのビット線の上下のワード線のいずれかに与えられる正論理書き込みパルスに対して半パルス幅分遅れた時にその立ち下がり前半部が負方向に昇圧される
【０１２５】
　これによって、
多値記憶の場合の“０”データ書き込みセルには、短いパルス印加時間で大きなエネルギーが与えられ、確実な“０”書き込みができる
長いパルス幅による“１”書き込みでは、そのパルス幅の少なくとも後半部は電流量が小さいものとなっており、セルを急冷することはない。従って、結晶状態を得るアニーリングが行われる
　
ｆ．図１には、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路であり、前記ダイオードＳＤのアノードがワード線ＷＬに接続され、前記ダイオードＳＤのカソードが前記可変抵抗素子ＶＲを介してビット線ＢＬに接続されていること、が記載されている。
　
（２−４）引用例２に記載された公知技術
　　ア．引用例２の、段落【００１３】には「メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路である」ことが、段落【００１４】には「メモリセルＭＣの一端はビット線ＢＬに接続され、他端はワード線ＷＬに接続される。図では、ダイオードＳＤは、ワード線ＷＬ側がアノードになっているが、ワード線ＷＬとビット線ＢＬの電位関係でセルの選択性が得られればよいので、ダイオードＳＤの極性を逆にすること、可変抵抗素子ＶＲとダイオードＳＤの配置を逆にすることもできる」ことが記載されている。
　そして、引用例２の図１には、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路であり、前記ダイオードＳＤのアノードがワード線ＷＬに接続され、前記ダイオードＳＤのカソードが前記可変抵抗素子ＶＲを介してビット線ＢＬに接続されていることが図示されている。
　
　　イ．引用例２の段落【００１９】には、「ワード線ＷＬとビット線ＢＬの電位レベルを制御して、抵抗素子ＶＲを構成するカルコゲナイドの抵抗値検出（データ読み出し）や相変化の制御（データ書き換え）をする場合を示したが、ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御して、読み出しや書き換えを行うこともできる。これら電圧制御方式と電流制御方式とでは、抵抗値の読み出し中にカルコゲナイドに与えられるエネルギーが異なる。」こと、「カルコゲナイドに発生するパワーは、カルコゲナイドの抵抗をＲとしたとき、電位制御ならｖ２／Ｒとなり、電流制御ならｉＲ２となる。このため両方式では、抵抗検知中のカルコゲナイドの温度変化の相変化に与える影響が異なる。従って、カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい。」と記載されている。
　さらに、その段落【００９１】には「カルコゲナイドの結晶状態と非晶質状態をデータとして記憶するメモリセルでは、ワード線とビット線の間に流れる電流レベルによりデータ読み出しや書き込みを行うことも、またワード線とビット線間の電圧レベルを制御して読み出しや書き込みを行うこともできる。」と記載されている。
　すなわち、引用例２には、「結晶状態と非晶質状態をデータとして記憶」する「カルコゲナイド」を用いた「可変抵抗素子ＶＲ］と「ダイオードＳＤ」とが「直列接続」された「メモリセル」の「書き込み」においては、「ワード線ＷＬとビット線ＢＬの電位レベルを制御」して「相変化の制御（データ書き換え）」をする「電圧制御方式」と、「ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御」して「書き換え」を行う「電流制御方式」のどちらを用いることも可能であり、「カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい」ことが記載されている。
　
　　ウ．引用例２の、段落【００９６】には、「セルの初期状態に依存せず所望のデータを書き込む、いわゆるオーバーライトを実現するため」には「書き込みパルスに工夫が必要」であり、「セルを高抵抗状態にセットするには、そのセルの元のデータが“０”，“１”に拘わらず、セルのカルコゲナイドの少なくとも一部を溶融状態近くまで加熱し、その後急冷する。そのためには、短いパルス印加時間の初期に大きなパワーを一気にセルに与えることが好ましい。セルを低抵抗状態にセットする場合には、比較的長いパルス印加時間として、セルを溶融状態にまで持っていかずに高温状態に保てばよい。」ことが記載されている。
　そして、前記「書き込みパルスに工夫」した例として、段落【０１０６】には「図５７のパルス昇圧回路２５０を用い」て「実質Ｔ／２のパルス幅の昇圧された正又は負パルスが、“０”データ書き込みに必要なワード線又はビット線に与えられる」ことで「“０”データ書き込みに必要な短いパルス印加時間の高レベル又は低レベルを、チャージポンピング動作で昇圧することができる。従ってこのようなパルス昇圧回路２５０を書き込み回路に組み込むことによって、元のデータ状態によらず、確実に“０”データ書き込みを行うことが可能になる。」こと、段落【０１２３】〜【０１２５】には「各書き込みパルスをデータ状態に応じて選択的に昇圧するために、図５７で説明したパルス昇圧回路２５０が付加され」ることで「多値記憶の場合の“０”データ書き込みセルには、短いパルス印加時間で大きなエネルギーが与えられ、確実な“０”書き込みができる。」ことが記載されている。
　ここで、段落【０１０６】及び段落【０１２３】〜【０１２５】に記載された「書き込みパルス」の「工夫」例は、「短いパルス印加時間の初期に大きなパワーを一気にセルに与える」ために「実質Ｔ／２のパルス幅の昇圧された正又は負パルス」を「“０”データ書き込みに必要なワード線又はビット線に与え」ることで「元のデータ状態によらず、確実に“０”データ書き込みを行う」ものであるから、「セル」に印加する電圧「パルス」の「パルス幅」と電圧値とを書き込もうとするデータに応じて制御する前記イの「電圧制御方式」を選択した例であることは、明らかである。
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア．引用発明の「結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料の可変抵抗器」と、補正発明の「第１金属の膜によって形成され」る「可変抵抗」とは、「可変抵抗」である点で共通する。
　また、引用発明の「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子」と、補正発明の「前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される」「ダイオード」とは、「ダイオード」である点で共通する。
　したがって、引用発明の「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子と直列に、結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料を有する不揮発性メモリセル」と、補正発明の「直列に接続された可変抵抗及びダイオードを有するメモリセルであって、前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される、メモリセル」とは、「直列に接続された可変抵抗及びダイオードを有するメモリセル」である点で共通する。
　
　　イ．引用発明の「前記ダイオードのカソードの方向で前記メモリセルと接続されたワードライン」と、補正発明の「前記メモリセルのアノード側に接続されたワード線」とは、「前記メモリセル」に「接続されたワード線」である点で共通する。
　
　　ウ．引用発明の「前記ダイオードのアノードの方向で前記メモリセルと接続されたビットライン」と、補正発明の「前記メモリセルのカソード側に接続されたデータ線」とは、「前記メモリセル」に「接続されたデータ線」である点で共通する。
　
　　エ．引用発明の「ワードラインデコーダの出力に基づいて、書き込みが選択されたメモリセルに接続された前記ワードラインには接地電圧ＧＮＤを選択して印加し、非選択ワードラインには２Ｖを選択して印加するワードラインドライバ」において、「書き込みが選択されたメモリセルに接続された前記ワードライン」に「印加」される「接地電圧ＧＮＤ」は、前記「書き込みが選択されたメモリセルに接続された前記ワードライン」を「選択」することで、当該「選択」された「前記ワードライン」に「接続」された「書き込みが選択されたメモリセル」を特定するための「電圧」であるから、補正発明の「前記メモリセルを選択する選択信号」に相当する。
　したがって、引用発明の「ワードラインデコーダの出力に基づいて、書き込みが選択されたメモリセルに接続された前記ワードラインには接地電圧ＧＮＤを選択して印加し、非選択ワードラインには２Ｖを選択して印加するワードラインドライバ」は、補正発明の「前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路」に相当する。
　
　　オ．引用発明の「メモリアレイ」において、「書き込みが選択されたメモリセル」は、「ワードラインデコーダの出力」に基づいて「ワードラインドライバ」が出力する「接地電圧ＧＮＤ」と、「ビットラインデコーダの出力」に基づいて「ビットラインドライバ」が「接続」させる「電流ミラー回路の出力」とが、ともに「印加」される「メモリセル」であることは、「メモリアレイ」技術における当業者の技術常識を参酌すれば、明らかである。すなわち、引用発明の「書き込みが選択されたメモリセル」には、「選択」時には、「ワードライン」を介して前記「接地電圧ＧＮＤ」が「印加」されていることは自明である。
　そして、引用発明の「前記選択されたビットライン」に「接続」されて印加させる「電流ミラー回路の出力」のうち、「メモリセルに論理０（リセット）を書き込むときは前記メモリセルを高抵抗のアモルファス状態に遷移させるために約２００ｎｓのパルス幅で高電流のパルス電流」は補正発明の「前記可変抵抗を高抵抗状態に変化させる第１パルス」に相当し、「論理１（セット）をメモリセルに書き込むときは前記メモリセルを低抵抗の結晶状態に遷移させるために約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流」は「前記可変抵抗を低抵抗状態に変化させる第２パルス」に相当する。
　また、引用発明の前記「約２００ｎｓのパルス幅で高電流のパルス電流」と前記「約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流」とを併せたものは、補正発明の「書き込みパルス」に相当する。
　したがって、引用発明の「書き込まれるメモリセルが接続」された「選択されたビットライン」に、前記「メモリセルに論理０（リセット）を書き込むときは前記メモリセルを高抵抗のアモルファス状態に遷移させるために約２００ｎｓのパルス幅で高電流のパルス電流を出力し、論理１（セット）をメモリセルに書き込むときは前記メモリセルを低抵抗の結晶状態に遷移させるために約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流を出力する回路」である「電流ミラー回路の出力」を「接続」して印加する「ビットラインドライバ」は、補正発明の「前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路」に相当する。
　
　　カ．引用例１には、段落[0048]に「半導体基板上の多くの層上にビットラインとワードラインを形成し、完全な３次元メモリアレイとして実装し、集積化することが好ましい。」と記載されているから、引用発明の「メモリアレイ」は、半導体装置として形成されていると認められる。
　したがって、引用発明の「メモリアレイ」は、補正発明の「半導体装置」に相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
《一致点》
「直列に接続された可変抵抗及びダイオードを有するメモリセルと、
　前記メモリセルに接続されたワード線と、
　前記メモリセルに接続されたデータ線と、
　前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路と、
　前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路と、
を具備することを特徴とする半導体装置。」
　
《相違点１》
　補正発明の「メモリセル」は「前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成される」のに対して、引用発明の「不揮発性メモリセル」は「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子と直列に、結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料の可変抵抗器を有する」点。
　
《相違点２》
　補正発明の「ワード線」は「メモリセルのアノード側に接続された」のに対して、引用発明の「ワードライン」は「前記ダイオードのカソードの方向で前記メモリセルと接続された」点。
　
《相違点３》
　補正発明は「データ線」は「メモリセルのカソード側に接続された」のに対して、引用発明の「ビットライン」は「前記ダイオードのアノードの方向で前記メモリセルと接続された」点。
　
《相違点４》
　補正発明においては「選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御される」のに対して、引用発明においては、そのような特定事項を有するか不明である点。
　
（４）相違点についての判断
（４−１）相違点１について
　　ア．先ず、補正発明の「前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され」との発明特定事項に関して、審判請求書には、この「事項は、当初明細書の段落００２０や図２等の記載に基づいています。」と記載されている。
　そして、本願明細書の段落【００２０】には、「実際のメモリセルＭＣは抵抗素子１６が電極１８に挟まれて構成されるMIM(Metal-Insulator-Metal)型のメモリセルである。抵抗素子１６としては、例えばＣｕ２Ｏからなる金属膜を用いることができる。また、電極１８には例えばＣｕやＴｉ／ＴｉＮを用いることができる。これらの金属材料とＣｕ２Ｏとの境界に形成されたショットキー接合により、図２（ａ）のダイオード１４が構成される。」と記載されている。
　前記「抵抗素子１６としては、例えばＣｕ２Ｏからなる金属膜を用いることができる。」との記載から、本願明細書においては、「抵抗素子１６」である金属酸化物「Ｃｕ２Ｏ」を、「金属膜」と称している。
　また、前記「実際のメモリセルＭＣは抵抗素子１６が電極１８に挟まれて構成されるMIM(Metal-Insulator-Metal)型のメモリセルである。」との記載から、前記「抵抗素子１６」である金属酸化物「Ｃｕ２Ｏ」は、「Insulator」（絶縁体）である。しかし、前記「これらの金属材料とＣｕ２Ｏとの境界に形成されたショットキー接合」との記載から、金属酸化物「Ｃｕ２Ｏ」は、絶縁体というより、むしろ、特定の「金属材料」と「ショットキー接合」を形成することができる半導体であると認められる。
　したがって、補正発明の「第１金属の膜」は、本願明細書の発明の詳細な説明の記載によれば、「例えばＣｕ２Ｏ」という半導体である金属酸化物からなる「金属膜」であると認められる。
　
　　イ．さて、引用発明の「不揮発性メモリセル」は「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子と直列に、結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料の可変抵抗器を有する」ものである。
　すなわち、引用発明においては、前記「（ＭＩＭ）デバイス」と「可変抵抗器」とは各々独立して形成されており、共有する部分はない。
　
　　ウ．しかしながら、電極となる金属層−金属酸化物層−金属層の各層を積層したデバイスにおいて、前記電極となる金属層と前記金属酸化物層の各材料を選択することで、前記金属酸化物層を低抵抗状態または高抵抗状態を有する半導体層とするとともに、前記電極となる金属層と前記金属酸化物層との間にショットキー接合を形成させることができること、前記デバイスを可変抵抗素子とショットキーダイオードとが直列接続された不揮発性メモリセルとすることは、以下の周知例１及び周知例２に記載されるように、不揮発性メモリの技術分野において、本願の出願時には既に周知技術であった。
　
　　エ．一方、引用例１の段落[0048]に記載されるように、引用発明の「メモリアレイ」は「半導体基板上」に「形成」される半導体装置であるから、部品を共有して装置を小型化・単純化することは、半導体装置一般に共通する技術課題として、引用発明の「メモリアレイ」も当然に有する技術課題であると認められる。
　
 　オ．したがって、引用発明において、「分離デバイスとして機能するダイオードとしての金属−絶縁体−金属（ＭＩＭ）デバイスからなる非オーミック導電性素子」と「直列」に、さらに、「結晶性の低抵抗状態とアモルファスの高抵抗状態とを有するカルコゲニド材料からなる相変化材料の可変抵抗器」を設けることに代えて、前記周知技術のように、前記「金属−絶縁体−金属」構造における前記「金属」層と前記「絶縁体」層の各材料を適宜に選択することで、前記「絶縁体」層を、低抵抗状態または高抵抗状態を有する半導体である金属酸化物からなる「金属膜」とし、前記「金属」層の一方と前記「絶縁体」層との間でショットキー接合を形成させてショットキーダイオードを得ることで、前記「金属−絶縁体−金属」構造により「ダイオード」と「直列」に「可変抵抗器を有する不揮発性メモリセル」を得るとともに、前記「金属」層の一方を電極として用いることは、当業者が容易に想到し得たものと認められる。
　
　　カ．よって、相違点１は、周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　キ．周知例１：A.Sawa, T.Fujii, M.Kawasaki, and Y.Tokura,“Hysteretic current-voltage characteristics and resistance switching at a rectifying Ti/Pr0.7Ca0.3MnO3 interface”,APPLIED PHYSICS LETTERS,1 NOVEMBER 2004,Vol.85,No.18,pp.4073〜4075
　本願の出願前に外国において頒布された刊行物である周知例１には、「Ti/Pr0.7Ca0.3MnO3整流性接合における、電流−電圧ヒステリシス特性と抵抗のスイッチング」（発明の名称）に関して、FIG.１〜FIG.４とともに次の記載がある。
ａ．“We have characterized the vertical transport properties of epitaxial layered 
structures composed of Pr
0.7
Ca
0.3
MnO
3
(PCMO) sandwiched between SrRuO
3
(SRO) bottom electrode and several kinds of top electrodes such as SRO,Pt,Au,Ag,and Ti.
Ti/PCMO/SRO is distinct due to a rectifying I-V characteristic with a large hysteresis. Corresponding to the hysteresis of the I-V characteristics, the contact resistance of the Ti/PCMO interface reversibly switches between two stable states by applying pulsed voltage stress.
（訳：我々は、
SrRuO
3
(SRO)の底部電極と、SRO,Pt,Au,Ag,及びTiのようないくつかの種類の頂部電極との間に挟まれたPr
0.7
Ca
0.3
MnO
3
(PCMO)という構造
Ti/PCMO/SROは、大きなヒステリシスを伴うI-V整流特性を示す。I-V特性のヒステリシスに応じて、Ti/PCMO界面の接合抵抗は、電圧パルスを印加することで、２つの安定状態間で可逆的に状態遷移する。
　
ｂ．“Liu et al., reported that reversible resistance change can be induced by applying pulsed voltage at room temperature for Pr0.7Ca0.3MnO3(PCMO) sandwiched between Ag top electrode and YBa2Cu3O7 or Pt bottom electrode.7 Similar resistance switching phenomena have also been reported in a wide variety of perovskite oxides, such as titanates and zirconates.9-13 
This resistance switching has a potential for device applications, such as nonvolatile resistance random access memories.
（訳：Liuらは、Agの頂部電極とYBa2Cu3O7またはPtの底部電極の間に挟まれたPr0.7Ca0.3MnO3(PCMO)に対して室温で電圧パルスを印加すると、可逆的な抵抗変化を示すことを報告した。７同様の抵抗値のスイッチング現象は、チタン酸塩やジルコニウム酸塩などの広範囲のペロブスカイト酸化物で報告されている。９−１３
この抵抗値のスイッチング現象は、不揮発性ランダムアクセスメモリのようなデバイスに応用できる可能性がある
　
ｃ．“Here, we report on the interface properties between PCMO and several kinds of metallic electrode such as SrRuO3(SRO), Pt,Au,Ag,and Ti, in detail, through vertical transport measurements of 
metal/PCMO/SRO layered structures
The Ti/PCMO/SRO layered structure, which has the largest interface resistance among the tested layered structures, is the only one that shows the resistance switching. The switching behavior can be understood by a model for the interface considering the Schottky contact with charge-trapping interface states.
（訳：ここで、我々は、PCMOと、SrRuO3(SRO),Pt,Au,Ag及びTiのような数種類の金属電極との界面特性、詳細には、(100)SrTiO3(STO)単結晶基板の上に成長させた
金属/PCMO/SRO積層構造
Ti/PCMO/SRO積層構造は、試験した積層構造の中で最大の界面抵抗を有し、抵抗のスイッチングを示した唯一の構造である。このスイッチング現象は、界面モデルを考えると、界面準位に電荷がトラップされることによるショットキー接合によって理解できる
　
ｄ．“Here, we first discuss a possible origin of the rectification at the Ti/PCMO interface. The rectifying interface, first of all, reminds us of a Schottky contact. Assuming that 
the Ti/PCMO interface is a Schottky contact
PCMO can be considered as a p-type semiconductor
（訳：ここで、最初に、Ti/PCMO界面における整流作用の原因について論じる。まず第一に、整流界面は、我々にショットキー接合を思い起こさせる。
Ti/PCMO界面がショットキー接合である
PCMOはｐ型半導体である
　
　前記ａ〜ｄから、周知例１には、
・「SrRuO3(SRO)の底部電極と、SRO,Pt,Au,Ag,及びTiのようないくつかの種類の頂部電極との間に挟まれたPr0.7Ca0.3MnO3(PCMO)という構造」は「I-V特性のヒステリシスに応じて、Ti/PCMO界面の接合抵抗は、電圧パルスを印加することで、２つの安定状態間で可逆的に状態遷移する」という「大きなヒステリシス」を伴う、「I-V整流特性」という「抵抗値のスイッチング現象」を示すため、「不揮発性ランダムアクセスメモリのようなデバイスに応用できる」こと、
・前記「頂部電極」として「SRO,Pt,Au,Ag,及びTi」の中から「Ti」を選択した「Ti/PCMO/SRO」構造においては、前記「PCMO」は「ｐ型半導体」であり、「Ti/PCMO界面」は「ショットキー接合」を形成すること、
が記載されている。
　
　　コ．周知例２：特開２００８−０３４０３３号公報
　本願の出願前に日本国内において頒布された刊行物である周知例２には、「不揮発性半導体記憶装置」（発明の名称）に関して、図１〜図２１とともに次の記載がある。
ａ．「【背景技術】
【０００２】
  近年、
電圧パルスを印加することによって電気抵抗を可逆的に変化させることのできる、金属酸化物を電極となる導電体で挟持した２端子構造の可変抵抗型の記憶素子（以下、「可変抵抗素子」と称す）が提案されている
新規な不揮発性半導体記憶装置として利用可能である。ここで、情報とは、バイナリデジタルデータ、多値デジタルデータ、アナログデータ等であり、高抵抗状態、低抵抗状態を夫々バイナリデジタルデータ「１」、「０」として記憶したり
　……（中略）……
【０００９】
  図１は、非特許文献４に開示されているのと同様の作製方法で作製した
Ｔｉ／Ｐｒ
０．７
Ｃａ
０．３
ＭｎＯ
３
（ＰＣＭＯ）／ＳｒＲｕＯ
３
（ＳＲＯ）の３層からなる
可変抵抗素子
　
ｂ．「【発明を実施するための最良の形態】
【００３１】
  以下、
本発明に係る不揮発性半導体記憶装置
【００３２】
  先ず、以下の各実施形態に共通する本発明装置のメモリセルアレイを構成するメモリセルの特徴について説明する。以下の各実施形態では、
メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成される
可変抵抗素子３は、第１可変抵抗接合材料５０と第２可変抵抗接合材料５１からなる整流性接合５４と前記整流性接合５４に電圧を印加するための第１電極及び第２電極を備える構造
２つの電極５２、５３間に印加される電圧の極性に対して流れる電流の絶対値が異なるという印加電圧極性に対して非対称な電流電圧特性、つまり、整流特性を有する
【００３３】
  可変抵抗素子３の整流特性は、接合を形成する２つの可変抵抗接合材料の種類によって、２つの電極の何れか一方が整流素子としてのアノードになるかカソードになるかが決定される。例えば、
可変抵抗素子が、第１可変抵抗接合材料５０として金属であるＴｉ、第２可変抵抗接合材料５１として伝導型がｐ型のＰｒ
０．７
Ｃａ
０．３
ＭｎＯ
３
（ＰＣＭＯ：ペロブスカイト型金属酸化物の一例）を用いる
その２つの材料からなる整流性接合５４は、ショットキー接合となり
この接合に電圧を印加するための電極である第１電極、第２電極は、夫々、カソード、アノードとなる
第１電極としてＴｉを用いる
第１可変抵抗接合材料５０、第２可変抵抗接合材料５１、第１電極５２、第２電極５３には、上記の材料以外の他の材料を用いても構わない。他の材料を用いた場合、図４に示すような組み合わせが可能である。第１可変抵抗接合材料５０が金属、第２可変抵抗接合材料５１が半導体である場合には、整流性接合５４はショットキー接合となり、半導体の伝導型に依存してカソード、アノードが決まる
　
ｃ．「【００４０】
  
電圧スイッチ回路２２は、メモリセルアレイ２５の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ２５に供給する
ワード線デコーダ１７で選択された１本の選択ワード線に接続する選択メモリセルに、所定の読み出し電圧が印加される
Ｖｗｒｔは書き込み用電圧
　
（４−２）相違点２及び相違点３について
　　ア．引用例１には、段落[0050]に「ビットラインとワードラインを逆にし、ダイオードのカソードではなくアノードに可変抵抗の相変化材料を配置しても等しく動作可能であり、等価である。」と、段落[0071]には「もちろん、他の実施例では、ダイオードは向きを反転させ、それに応じて電圧レベルも反転させる。」と記載されており、「ビットラインとワードラインを逆」にしたり、「ダイオード」の向きを逆にすることができると、記載されている。
　
　　イ．そして、引用例２には、第２．４．（２）（２−４）のアで示したように、引用発明と同様に、「可変抵抗素子ＶＲとダイオードＳＤの直列接続回路」である「メモリセルＭＣ」からなるメモリアレイにおいて、「ダイオードＳＤの極性を逆にすること、可変抵抗素子ＶＲとダイオードＳＤの配置を逆にすることもできる」ことが記載されているとともに、その図１には、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＳＤの直列接続回路であり、前記ダイオードＳＤのアノードがワード線ＷＬに接続され、前記ダイオードＳＤのカソードが前記可変抵抗素子ＶＲを介してビット線ＢＬに接続されていることが記載されている。
　
　　ウ．してみれば、引用発明において、「ビットライン」を「ダイオードのアノードの方向で前記メモリセルと接続」するとともに、「ワードライン」を「ダイオードのカソードの方向で前記メモリセルと接続」することに代えて、前記各記載に基づいて、「ワードライン」を「ダイオードのアノードの方向で前記メモリセルと接続」するとともに、「ビットライン」を「ダイオードのカソードの方向で前記メモリセルと接続」することは、当業者であれば適宜になし得たものと認められる。
　
　　エ．よって、相違点２及び相違点３は、引用例１に示唆された事項、ないし、引用例２の記載を参酌すれば、引用発明から当業者が適宜になし得た範囲に含まれる程度のものである。
　
（４−３）相違点４について
　　ア．先ず、補正発明の「選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御される」との発明特定事項に関して、平成２５年２月５日に提出された意見書には、「当初明細書の段落［００２４］〜［００３３］、図２及び図３等の記載に基づき、「選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御される」特徴を追加する補正を行いました。」と記載されている。
　そこで、本願明細書の記載を確認すると、段落【００３１】には「ワード線ＷＬの電位が選択信号によりＶｄｄ１に設定されている場合、上述のようにデータ線ＤＬの電位をＶｄｄ１−Ｖｄｄ０とすることで両者の電位差はＶｄｄ０となり、バイアスが逆転するためメモリセルＭＣに電流が流れる。この状態を時間ｔ０だけ維持することにより、メモリセルＭＣの可変抵抗１２は高抵抗状態となり、論理“Ｌ”が書き込まれる。」と、段落【００３３】には「ワード線ＷＬの電位が選択信号によりＶｄｄ１に設定されている場合、上述のようにデータ線ＤＬの電位をＶｓｓとすることで両者の電位差はＶｄｄ１となり、バイアスが逆転するためメモリセルＭＣに電流が流れる。この状態を時間ｔ１だけ維持することにより、メモリセルＭＣの可変抵抗１２は低抵抗状態となり、論理“Ｈ”が書き込まれる。」と記載されている。
　したがって、補正発明の前記「選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御される」との発明特定事項は、「メモリセル」に対するデータ書き込み時における「電流」の「制御」内容を記載したものである。
　
　　イ．これに対して、引用発明は、「選択されたビットラインには電流ミラー回路の出力を接続し」て「前記電流ミラー回路は、メモリセルに論理０（リセット）を書き込むときは前記メモリセルを高抵抗のアモルファス状態に遷移させるために約２００ｎｓのパルス幅で高電流のパルス電流を出力し、論理１（セット）をメモリセルに書き込むときは前記メモリセルを低抵抗の結晶状態に遷移させるために約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流を出力する」ものである。
　引用発明が、データ書き込み時にこのような「制御」を行うのは、「ビットラインバイアスＳＢＬは電流制御され、電圧制御されない。従って、正確な時間、正確な電流が選択メモリセルに印加され、選択メモリセルは所定の期間、所望の温度になり、選択メモリセルに選択値が確実に書き込まれる。」ためであることが、引用例１の段落[0060]に記載されている。
　引用例１の上記の記載は、「選択メモリセルに選択値が確実に書き込まれる」には「選択メモリセルは所定の期間、所望の温度に」されることが必要であるが、そのためには、「ビットラインバイアスＳＢＬ」が「電圧制御され」るより「電流制御され」るほうが、「正確な時間、正確な電流」を「選択メモリセルに印加」できる、という認識を示したものであると解される。
　
　　ウ．さて、電気抵抗Ｒ[Ω] の物体に、Ｉ[A] の電流をｔ秒間流したときに発生する熱量、すなわちジュール熱の量Ｑ[J]は、Ｑ＝ＲＩ２ｔで表されるが、これは、前記物体に印加する電圧をＶ[V]とすると、Ｑ＝Ｖ２ｔ／Ｒと表すこともできることは、当業者における技術常識である。
　「ビットラインバイアスＳＢＬ」が「電流制御」された場合でも「電圧制御」された場合でも、前記「ビットラインバイアスＳＢＬ」の印加対象は、バイアスの時間幅と大きさによって電気抵抗Ｒが変化する「相変化材料の可変抵抗器」である点では同じであるから、前記技術常識から、「電流制御」された場合と同様に、「電圧制御」された場合でも、正確な時間幅と正確な大きさを有するバイアスを印加できれば、選択メモリセルを「所定の期間、所望の温度」にできることは、当業者には自明な事項であると認められる。
　
　　エ．そして、引用例２には、第２．４．（２）（２−４）のイで示したように、「結晶状態と非晶質状態をデータとして記憶」する「カルコゲナイド」を用いた「可変抵抗素子ＶＲ］と「ダイオードＳＤ」とが「直列接続」された「メモリセル」の「書き込み」においては、「ワード線ＷＬとビット線ＢＬの電位レベルを制御」して「相変化の制御（データ書き換え）」をする「電圧制御方式」と、「ワード線ＷＬとビット線ＢＬに流れる電流レベルを制御」して「書き換え」を行う「電流制御方式」のどちらを用いることも可能であり、「カルコゲナイドの相状態に与える安定性やセル構造を考慮して、いずれかの方式を選択すればよい」ことが記載されている。
　さらに、引用例２には、同ウで示したように、前記「電圧制御方式」を選択した例として、「短いパルス印加時間の初期に大きなパワーを一気にセルに与える」ために「実質Ｔ／２のパルス幅の昇圧された正又は負パルス」を「“０”データ書き込みに必要なワード線又はビット線に与え」ることで「元のデータ状態によらず、確実に“０”データ書き込みを行う」という、「書き込みパルス」を「工夫」した例が記載されている。
　すなわち、引用例２には、「ワード線ＷＬとビット線ＢＬの電位レベルを制御」して「相変化の制御（データ書き換え）」をする「電圧制御方式」の「データ書き込み」において、「実質Ｔ／２」という所定の時間幅を有し、「昇圧され」て所望の大きさとなった電圧パルスを印加することで、「確実」な「データ書き込み」を行うことが記載されている。
　
　　オ．そうすると、引用発明においても、「相変化材料」の「相状態に与える安定性やセル構造を考慮」して、「選択されたビットライン」に「接続」された「電流ミラー回路」を用いることに代えて、「選択」された「ワードライン」と「選択」された「ビットライン」の電位レベルを制御して「選択されたメモリセル」に所望の時間幅と所望の大きさを有する電圧パルスを印加するという「電圧制御方式」の「データ書き込み」を採用することは、引用例１及び引用例２に接した当業者であれば、容易になし得たものと認められる。
　このとき、前記「選択されたメモリセル」には、印加される前記所望の大きさの電圧パルスに応じて変化する電流が流れることは、明らかである。
　
　　カ．よって、相違点４は、引用例２に記載された公知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−４）回答書の主張について
　　ア．審判請求人は、平成２５年１０月１７日に提出した回答書において、たとえば請求項１において、補正発明の「前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルス」との記載を、「前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる
とともに前記第１パルスの幅よりも小さな幅を有する
　
　　イ．しかしながら、引用発明は「メモリセルに論理０（リセット）を書き込むときは前記メモリセルを高抵抗のアモルファス状態に遷移させるために約２００ｎｓのパルス幅で高電流のパルス電流を出力し、論理１（セット）をメモリセルに書き込むときは前記メモリセルを低抵抗の結晶状態に遷移させるために約５００〜１０００ｎｓのパルス幅で比較的低い電流のパルス電流を出力する」ものであるから、審判請求人が補正で追加しようとしている事項は、引用例１に記載された事項である。
　
　　ウ．したがって、前記補正案は採用することはできない。
　また、前記の「新たに拒絶理由を通知」する必要があるとも認められない。
　
（５）独立特許要件の検討のまとめ
　以上のとおりであるから、前記相違点１〜４に係る構成とすることは、引用例２に記載された公知技術及び周知技術を勘案すれば、引用発明から当業者が容易に想到することができたものである。
　したがって、補正発明は、引用例１及び引用例２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２５年６月６日に提出された手続補正書による手続補正）は却下された。
　したがって、本願の請求項１〜１０に係る発明は、平成２５年２月５日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「可変抵抗及びダイオードが直列に接続されてなるメモリセルと、
　前記メモリセルのアノード側に接続されたワード線と、
　前記メモリセルのカソード側に接続されたデータ線と、
　前記ワード線及び前記データ線の一方に接続され、前記メモリセルを選択する選択信号を前記メモリセルに対して印加する選択回路と、
　前記ワード線及び前記データ線の他方に接続され、前記選択信号が前記メモリセルに対し印加されている間に、前記可変抵抗を高抵抗状態に変化させる第１パルス及び前記可変抵抗を低抵抗状態に変化させる第２パルスのいずれかである書き込みパルスを前記メモリセルに対して印加する書き込み回路と、
　を具備し、
　選択された前記メモリセルに流れる電流は、前記メモリセルに印加された電圧によって制御されることを特徴とする半導体装置。」
　
２．引用例の記載と引用発明
　引用例１及び引用例２の記載については、第２．４．（２）（２−１）及び同（２−３）で摘記したとおりである。
　そして、引用発明については、第２．４．（２）（２−２）のカにおいて認定したとおりであり、引用例２に記載された公知技術については、第２．４．（２）（２−４）で示したとおりである。
　
３．対比・判断
　　ア．本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、第２．３で検討したように、本件補正前の「直列に接続され」た「可変抵抗及びダイオード」からなる「メモリセル」が、本件補正後にあっては、さらに、「前記可変抵抗は第１金属の膜によって形成され、前記ダイオードは、前記第１金属の膜と第２金属の材料との間の接合によって形成され、前記第２金属の材料は、電極として用いられるように構成され」ることを限定したものである。
　逆に言えば、本願発明は、補正発明から上記の限定をなくしたものである。
　
　　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．４において検討したとおり、引用例１及び引用例２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるとともに、前記周知技術は第２．４（４）（４−１）のウで指摘したように前記限定事項について示したものであるから、本願発明は、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。