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　特願２００５−３５１０４６「相変化記憶セル及びその製造方法」拒絶査定不服審判事件〔平成１８年　６月２２日出願公開，特開２００６−１６５５６０〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年１２月５日（パリ条約による優先権主張：２００４年１２月６日，大韓民国）の特許出願であって，平成２４年３月１６日付けで拒絶の理由が通知され，同年６月２０日に意見書と手続補正書が提出され，同年７月３日付けで拒絶査定がなされた。
　その後，同年１１月８日に拒絶査定不服審判が請求されるとともに手続補正書が提出され，平成２５年３月１２日付けで最後の拒絶の理由が通知されたが，審判請求人からは指定された期間内に応答はなかった。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年１１月８日に提出された手続補正書による補正を却下する。
　
［理　由］
１　補正の内容
　平成２４年１１月８日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−３９を補正して，補正後の請求項１−３９とするものであり，補正前後の請求項１，請求項１４は，各々次のとおりである。
　
（補正前）
「【請求項１】
　半導体基板上に形成した下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する相変化物質パターンと，
　前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記導電膜パターンの垂直中心軸と一致する，又は互いに離隔することを特徴とする相変化記憶セル。」
　
「【請求項１４】
　半導体基板上に形成された下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極と，
　前記下部電極及び前記下部層間絶縁膜を覆うモールド膜と，
　前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターンと，
　前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記プレートラインコンタクトホール内のプレートラインの垂直中心軸と一致する，又は互いに離隔することを特徴とする相変化記憶セル。」
　
（補正後）
「【請求項１】
　半導体基板上に形成した下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する相変化物質パターンと，
　前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記導電膜パターンの垂直中心軸と離隔するように配置されることを特徴とする相変化記憶セル。」
　
「【請求項１４】
　半導体基板上に形成された下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極と，
　前記下部電極及び前記下部層間絶縁膜を覆うモールド膜と，
　前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターンと，
　前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記プレートラインコンタクトホール内のプレートラインの垂直中心軸と離隔するように配置されることを特徴とする相変化記憶セル。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１，請求項６，請求項１４及び請求項１７の「一致する，又は互いに離隔する」を補正して，補正後の請求項１，請求項６，請求項１４及び請求項１７の「離隔するように配置される」にすること。
　
３　新規事項追加の有無，及び，補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。また，本願の願書に最初に添付した明細書を「当初明細書」という。）に記載されているものと認められるから，補正事項１は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって，補正事項１は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　また，補正事項１は，補正前の各請求項における，「一致する，又は互いに離隔する」を「離隔するように配置される」に限定しようとするものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の減縮を目的とするものに該当する。
　したがって，補正事項１は，特許法第１７条の２第４項に規定する要件を満たす。
　
（２）新規事項追加の有無，及び，補正の目的の適否についてのまとめ
　以上検討したとおりであるから，本件補正は，特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして，本件補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正がいわゆる独立特許要件を満たすものであるか否かについて，以下において更に検討する。
　
４　独立特許要件についての検討
（１）補正後の発明
　本件補正による補正後の請求項１４に係る発明（以下「本願補正発明１４」という。）は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１４に記載されている事項により特定されるとおりのものであり，再掲すると次のとおりである。
　
「【請求項１４】
　半導体基板上に形成された下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極と，
　前記下部電極及び前記下部層間絶縁膜を覆うモールド膜と，
　前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターンと，
　前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記プレートラインコンタクトホール内のプレートラインの垂直中心軸と離隔するように配置されることを特徴とする相変化記憶セル。」
　
（２）引用例とその記載事項，及び，引用発明
　平成２５年３月１２日付けで通知された最後の拒絶の理由で引用された，本願の優先権主張の日前に頒布された刊行物である下記の引用例１には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
ア　引用例１：特開２００３−１００９９１号公報
（１ａ）「本発明の相変化材料を相変化記録層として有する相変化型不揮発性メモリ素子の構成断面図の一例を図１に示す。図１において，
１０１は基板
１０３は絶縁層であり基板１０１と下記に示す下部電極１０４を分離する
１０６は素子分離の絶縁層
　
（１ｂ）「【実施例】（
相変化型不揮発性メモリ素子
基板１１０１はＳｉ基板である
コンタクトホール１０３１は，ＣＶＤ法により，Ｗ（タングステン）薄膜を成膜し，エッチバック法でホール以外の部分を除去することによりWプラグで埋め込んで形成した
ＤＣスパッタリング法により，下部電極１１０４としてＡｌＴｉ薄膜を，バリア層１１０５としてＴｉＮ薄膜を順次成膜する。次に，フォトリソグラフィー，ドライエッチング法を使ってＡｌＴｉ薄膜とＴｉＮ薄膜を一緒に加工し配線形状とする
CVD法により絶縁層１１０６であるＳｉＯ
2
を成膜し，フォトリソグラフィー，ドライエッチングの手法を使ってスルーホール１０６１を形成する
ＤＣスパッタ法により相変化記録層１１０７としてＡｇ（４）Ｉｎ（７）Ｓｂ（６１）Ｔｅ（２８）からなる薄膜を成膜
フォトリソグラフィー，ドライエッチングの手法を使って配線形状に加工する
ＣＶＤ法を使って絶縁層１１０８としてＳｉＯ
2
を成膜
フォトリソグラフィー，ドライエッチングの手法を使ってスルーホール１０８１を形成
バリア層１１０９としてＴｉＮを，上部電極１１１０としてＡｌＴｉを順次成膜し，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工する
　
（１ｃ）図４は，実施例で製作した引用例１に記載された発明の相変化材料を相変化記録層として有する相変化型不揮発性メモリ素子の一例を示す構成断面図であって，上記摘記（１ａ）−（１ｂ）の記載と技術常識を参酌すれば，同図から，
　Ｓｉ基板である基板１１０１と，
　前記基板１１０１上に形成された，前記基板１１０１と下記に示す下部電極１１０４を分離する絶縁層１１０３と，
　前記基板１１０１の表面に形成された，ドレイン領域１１１１，ソース領域１１１２及び前記絶縁層１１０３に内包されて位置するゲート１１１３から構成される，メモリを選択するためのＭＯＳトランジスタ１１０２と，
　前記絶縁層１１０３を貫通して前記ドレイン領域１１１１，前記ソース領域１１１２及び前記ゲート１１１３に達するコンタクトホール１０３１と，
　前記ドレイン領域１１１１に接続する下部電極１１０４と，
　前記ソース領域１１１２に接続するビット線２０３と，
　前記ゲート１１１３に接続する選択線２０４と，
　前記下部電極１１０４，前記ビット線２０３及び前記選択線２０４の上面を覆うバリア層１１０５と，
　前記絶縁層１１０３及び前記バリア層１１０５を覆う絶縁層１１０６と，
　前記絶縁層１１０６を貫通するスルーホール１０６１と，
　前記絶縁層１１０６上及び前記スルーホール１０６１内に設けられた，配線形状に加工された相変化記録層１１０７と，
　前記絶縁層１１０６及び前記配線形状に加工された相変化記録層１１０７を覆う絶縁層１１０８と，
　前記絶縁層１１０８を貫通するスルーホール１０８１と，
　前記スルーホール１０８１を介して前記配線形状に加工された相変化記録層１１０７に直接接触するように順次成膜されたバリア層１１０９及び上部電極１１１０と，
　を含む相変化型不揮発性メモリ素子において，
　前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域の前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置と，図面上の上下方向において一致し，
　前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置よりも，図面上の上下方向において，前記絶縁層１１０３の厚さの略１／３の深さだけ下方に位置しており，
　前記絶縁層１１０３を貫通して前記ドレイン領域１１１１に達するコンタクトホール１０３１の垂直中心軸が，前記スルーホール１０８１の中心軸と隔離するように配置されている相変化型不揮発性メモリ素子の構造を読み取ることができる。
　
イ　引用発明１
　引用例１の上記摘記（１ａ）−（１ｃ）の記載から，引用例１には，以下に示す発明（以下「引用発明１」という。）が開示されていると認められる。
　
「Ｓｉ基板である基板と，
　前記基板上に形成された，前記基板と下記に示す下部電極を分離する絶縁層と，
　前記絶縁層を貫通するコンタクトホールと，
　ＣＶＤ法により，Ｗ（タングステン）薄膜を成膜し，エッチバック法で前記絶縁層を貫通するコンタクトホール以外の部分を除去することにより形成したＷプラグと，
　ＤＣスパッタリング法により，前記絶縁層及び前記Ｗプラグを覆うように，ＡｌＴｉ薄膜とＴｉＮ薄膜を順次成膜し，次に，フォトリソグラフィー，ドライエッチング法を使って前記ＡｌＴｉ薄膜と前記ＴｉＮ薄膜を一緒に加工し配線形状に形成した，下部電極及びバリア層と，
　前記下部電極，前記バリア層，及び，前記基板と前記下部電極を分離する前記絶縁層を覆うようにＣＶＤ法により成膜されたＳｉＯ2である絶縁層と，
　フォトリソグラフィー，ドライエッチングの手法を使って形成された，ＣＶＤ法により成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールと，
　ＣＶＤ法により成膜されたＳｉＯ2である前記絶縁層上に形成されて，前記スルーホールを介して，前記バリア層に接触するようにＤＣスパッタ法により成膜された，Ａｇ（４）Ｉｎ（７）Ｓｂ（６１）Ｔｅ（２８）からなる薄膜を，フォトリソグラフィー，ドライエッチングの手法を使って配線形状に加工した相変化記録層と，
　前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である絶縁層と，
　フォトリソグラフィー，ドライエッチングの手法を使って形成された，前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールと，
　前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールを介して，前記配線形状に加工した相変化記録層と直接接触するように順次成膜したＴｉＮ及びＡｌＴｉを，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工した，ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極と，を含み，
　前記Ｗプラグの垂直中心軸は，前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホール内のＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極の中心軸と隔離するように配置されている相変化型不揮発性メモリ素子。」
　
（３）本願補正発明１４と引用発明１との対比
ア　引用発明１の「Ｓｉ基板である基板」は，本願補正発明１４の「半導体基板」に相当する。
　
イ　引用発明１の「前記基板と下記に示す下部電極を分離する絶縁層」は，引用発明１に係る「相変化型不揮発性メモリ素子」において，「相変化記録層」よりも「下部」に位置する「絶縁層」であるといえる。
　そうすると，引用発明１の「前記基板と下記に示す下部電極を分離する絶縁層」と，本願補正発明１４の「下部層間絶縁膜」とは，「『下部』の『絶縁層』」である点で一致する。
　
ウ　引用発明１の「Ｗプラグ」，「前記下部電極，前記バリア層，及び，前記基板と前記下部電極を分離する前記絶縁層を覆うようにＣＶＤ法により成膜されたＳｉＯ2である絶縁層」，「ＣＶＤ法により成膜されたＳｉＯ2である前記絶縁層上に形成されて，前記スルーホールを介して，前記バリア層に接触するようにＤＣスパッタ法により成膜された，Ａｇ（４）Ｉｎ（７）Ｓｂ（６１）Ｔｅ（２８）からなる薄膜を，フォトリソグラフィー，ドライエッチングの手法を使って配線形状に加工した相変化記録層」，「前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である絶縁層」，「前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホール」，及び，「相変化型不揮発性メモリ素子」は，それぞれ，本願補正発明１４の「下部導電性プラグ」，「前記下部電極及び前記下部層間絶縁膜を覆うモールド膜」，「前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記下部電極に接触する相変化物質パターン」，「前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜」，「前記上部層間絶縁膜を貫通するプレートラインコンタクトホール」，及び，「相変化記憶セル」に相当する。
　
エ　引用発明１の「ＤＣスパッタリング法により，前記絶縁層及び前記Ｗプラグを覆うように，ＡｌＴｉ薄膜とＴｉＮ薄膜を順次成膜し，次に，フォトリソグラフィー，ドライエッチング法を使って前記ＡｌＴｉ薄膜と前記ＴｉＮ薄膜を一緒に加工し配線形状に形成した，下部電極及びバリア層」と，本願補正発明１４の「前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する下部電極」とは，下部層間絶縁膜上に提供されて下部導電性プラグと接触する「『下部』の『導電性の膜パターン』」である点で一致する。
　
オ　引用発明１の「前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールを介して，前記配線形状に加工した相変化記録層と直接接触するように順次成膜したＴｉＮ及びＡｌＴｉを，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工した，ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」と，本願補正発明１４の「前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターン」とは，上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して相変化物質パターンと直接接触する「導電性の膜パターン」である点で一致する。
　
カ　したがって，上記ア−オの対応関係から，本願補正発明１４と引用発明１との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　半導体基板上に形成された下部の絶縁層と，
　前記下部の絶縁層を貫通する下部導電性プラグと，
　前記下部の絶縁層上に提供されて前記下部導電性プラグと接触する下部の導電性の膜パターンと，
　前記下部の導電性の膜パターン及び前記下部の絶縁層を覆うモールド膜と，
　前記モールド膜上に形成されて前記モールド膜を貫通する相変化物質コンタクトホールを介して前記導電性の膜パターンに接触する相変化物質パターンと，
　前記相変化物質パターンを有する半導体基板上に形成された上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電性の膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記プレートラインコンタクトホール内のプレートラインの垂直中心軸と離隔するように配置される相変化記憶セル。
　
＜相違点＞
・相違点１：本願補正発明１４の下部の「絶縁層」が，「層間絶縁膜」であるのに対して，引用例１では，このように特定されていない点。
　
・相違点２：「『下部』の『導電性の膜パターン』」が，本願補正発明１４では「下部電極」であるのに対して，引用発明１では「ＡｌＴｉ薄膜とＴｉＮ薄膜を順次成膜し，次に，フォトリソグラフィー，ドライエッチング法を使って前記ＡｌＴｉ薄膜と前記ＴｉＮ薄膜を一緒に加工し配線形状に形成した，下部電極及びバリア層」である点。
　
・相違点３：「導電性の膜パターン」が，本願補正発明１４では「導電膜パターン」であるのに対して，引用発明１では「順次成膜したＴｉＮ及びＡｌＴｉを，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工した，ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」である点。
　
（４）本願補正発明１４と引用発明１との相違点についての判断
・相違点１について
ア　引用例１の上記摘記（１ｃ）の
「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域の前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置と，図面上の上下方向において一致し，
　前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置よりも，図面上の上下方向において，前記絶縁層１１０３の厚さの略１／３の深さだけ下方に位置しており，」                        との記載から，引用発明１において「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３」の下方の一部が，基板１１０１の表面よりも内部に位置していることは明らかである。
　そして，半導体装置において，半導体基板の表面から内部に延在する絶縁領域を形成して，当該絶縁領域を，隣接するトランジスタ等の半導体素子の素子分離のための素子分離膜として用いることは技術常識といえる。
　してみれば，引用発明１の，下方の一部が基板１１０１の表面よりも内部に位置している絶縁層１１０３が，少なくとも素子分離膜を含むものであることは当業者が直ちに理解することである。
　
イ　また，引用例１の上記摘記（１ｃ）の
「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域の前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置と，図面上の上下方向において一致し，
　前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３の下面の位置が，前記基板１１０１の表面に形成された前記ドレイン領域１１１１及び前記ソース領域１１１２の上面の位置よりも，図面上の上下方向において，前記絶縁層１１０３の厚さの略１／３の深さだけ下方に位置しており，」                        との記載から，引用発明１において「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域の前記絶縁層１１０３」の下面の位置と，「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３」の下面の位置が異なることが明らかであるから，「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域の前記絶縁層１１０３」の膜厚と，「前記ドレイン領域１１１１に達する前記コンタクトホール１０３１と，前記ソース領域１１１２に達する前記コンタクトホール１０３１とに挟まれた領域を除く前記絶縁層１１０３」の膜厚が異なることが理解でき，また，引用例１の上記摘記（１ｃ）の「前記絶縁層１１０３に内包されて位置するゲート１１１３」との記載から，絶縁層１１０３の一部が，ゲート１１１３の形成後に，前記ゲート１１１３の上面に形成されていることが理解できるから，当業者であれば，引用発明１の絶縁層１１０３が，形成時期の異なる複数の絶縁層から構成されている場合があり得ることを理解するものと認められる。
　
ウ　ところで，下記の周知例１からも明らかなように，基板表面に形成した，下面が前記基板表面よりも下方に位置する素子分離膜と，前記素子分離膜の上面に形成された層間絶縁膜と，前記層間絶縁膜の上に形成した配線と，を備えた半導体装置の構造は周知のものである。
　
エ　してみれば，下方の一部が基板１１０１の表面よりも内部に位置している引用発明１の絶縁層１１０３が，複数の絶縁層から構成されている場合があり得ることが理解でき，かつ，下面が基板表面よりも下方に位置する素子分離膜と，前記素子分離膜の上面に形成された層間絶縁膜とを備えた半導体装置の構造が周知であることから，引用発明１において，下方の一部が基板１１０１の表面よりも内部に位置している前記絶縁層１１０３を，下面が基板表面よりも下方に位置する素子分離膜と，前記素子分離膜の上に形成された層間絶縁膜とからなる前記周知の構造を備えたものとすること，すなわち，上記相違点１について，本願補正発明１４の構成となすことは，当業者にとって容易といえる。
　また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・周知例１：米国特許出願公開第２００３／０２０９７４６号明細書（平成２４年３月１６日付けの拒絶の理由の通知時，拒絶査定時，及び，平成２５年３月１２日付けの最後の拒絶の理由の通知時に提示した引用文献２）
（周１ａ）「[0025]  FIGS.  3  to  6  are cross-sectional views that illustrate methods of forming phase-change memory cells according to an embodiment of the invention. Referring to  FIG. 3 , an isolation layer  53  is formed at a predetermined region of a semiconductor substrate  51  to define a plurality of active regions. The isolation layer  53  can be formed using a conventional manner such as a trench isolation technique. A plurality of insulated word lines  55  are formed on the substrate having the isolation layer  53 . The word lines  55  are formed to cross over the active regions. The pair of word lines  55  are formed across the respective active regions. Impurity ions are implanted into the active regions using the word lines  55  and the isolation layer  53  as ion implantation masks. As a result, a common drain region  57 d  and two source regions  57 s  are formed in the substrate  51 . The common drain region  57 d  is formed at the active region between the pair of word lines  55 , and the source regions  57 s  are formed at both ends of each of active region, respectively. The pair of word lines  55 , the common drain region  57 d  and the source regions  57 s  constitute a pair of access transistors. 
[0026]  A first lower interlayer insulation layer  59  is formed on an entire surface of the substrate having the access transistors. The first lower interlayer insulation layer  59  is patterned to form bit line pad contact holes exposing the common drain regions  57 d  and storage node pad contact holes exposing the source regions  57 s . Bit line pads  61 b  and storage node pads  61 s  are formed in conventional manner in the bit line pad contact holes and the storage node pad contact holes, respectively. A plurality of bit lines  63  crossing over the word lines  55  are formed on the first lower interlayer insulation layer  59 . The bit lines  63  are electrically connected to the bit line pads  61 b.  A second lower interlayer insulation layer  65  is formed on an entire surface of the substrate having the bit lines  63 . The first and second lower interlayer insulation layers  59  and  65  can be formed as a silicon oxide layer. 」（当審訳：［００２５］図３−６は，本発明の実施形態に係る相変化メモリセルを形成する方法を説明する断面図である。図３において，絶縁層５３が，複数の活性領域を画定するために，半導体基板５１の所定領域に形成されている。前記絶縁層５３は，トレンチ分離技術のような従来の方法を用いて形成される。絶縁されたワード線５５が，複数の前記絶縁層５３が形成された前記基板上に形成される。前記ワード線５５は，前記活性領域を横切って形成される。一対のワード線５５が，それぞれ前記活性領域を横切って形成される。前記ワード線５５および前記絶縁層５３をイオン注入マスクとして，不純物イオンが前記活性領域に注入される。その結果として，共通ドレイン領域５７ｄ及び２つのソース領域５７ｓが，前記基板５１に形成される。共通ドレイン領域５７ｄは，前記一対のワード線５５の間の前記活性領域に形成され，前記活性領域の両端には，前記ソース領域５７ｓがそれぞれ形成される。前記一対のワード線５５，前記共通ドレイン領域５７ｄ，及び，前記ソース領域５７ｓが，一対のアクセストランジスタを構成する。
［００２６］第１の下部層間絶縁層５９が，前記アクセストランジスタを有する基板の全面に形成されている。前記第１の下部層間絶縁層５９には，前記共通ドレイン領域５７ｄを露出させるようにビットラインパッドコンタクトホールが，また，前記ソース領域５７ｓを露出させるようにストレージノードパッドコンタクトホールが形成されている。ビットラインパッド６１ｂ及びストレージノードパッド６１ｓのそれぞれが，前記ビットラインパッドコンタクトホール内及び前記ストレージノードパッドコンタクトホール内に，従来の方法で形成される。前記ワード線５５上で交差する複数のビット線６３が，前記第１の下部層間絶縁層５９上に形成されている。前記ビット線６３は，前記ビットラインパッド６１ｂに電気的に接続されている。前記第１および第２の下部層間絶縁層５９及び６５は，シリコン酸化膜によって形成することができる。）」（［００２５］−［００２６］）
　
（周１ｂ）図４は，周知例１に記載された発明の実施形態に係る相変化メモリセルを形成する方法を説明する断面図であって，上記摘記（周１ａ）の記載を参酌すれば，同図から，
　半導体基板５１と，
　複数の活性領域を画定するために，前記半導体基板５１の表面の所定領域に，トレンチ分離技術のような従来の方法を用いて形成された，下面が前記半導体基板５１の表面よりも下方に位置する，絶縁層５３と，
　前記活性領域を横切って形成された，絶縁されたワード線５５と，
　前記活性領域，前記絶縁されたワード線５５及び前記絶縁層５３を有する前記半導体基板５１の全面に形成された第１の下部層間絶縁層５９と，
　前記第１の下部層間絶縁層５９上に形成されたビット線６３と，
　を備えた，相変化メモリセルの構造を読み取ることができる。
　　
・相違点２について
　本願補正発明１４において，「下部電極」は，下部層間絶縁膜上に提供されて下部導電性プラグと接触するものであり，モールド膜に覆われており，前記モールド膜を貫通する相変化物質コンタクトホールを介して相変化物質パターンと接触するものであると特定されている。
　しかしながら，本願補正発明１４において，前記下部電極が，特定の内部構造を備えていること，あるいは，特定の内部構造を備えていないことは特定されていない。
　一方，引用発明１の「ＤＣスパッタリング法により，前記絶縁層及び前記Ｗプラグを覆うように，ＡｌＴｉ薄膜とＴｉＮ薄膜を順次成膜し，次に，フォトリソグラフィー，ドライエッチング法を使って前記ＡｌＴｉ薄膜と前記ＴｉＮ薄膜を一緒に加工し配線形状に形成した，下部電極及びバリア層」における，「下部電極及びバリア層」からなる積層構造物は，Ｗプラグと接触するものであり，ＣＶＤ法により成膜されたＳｉＯ2である絶縁層に覆われており，前記ＣＶＤ法により成膜されたＳｉＯ2である絶縁層を貫通するスルーホールを介して相変化記録層と接触するものであり，また，下部電極及びバリア層のいずれもが導電性の材料で構成されているものと認められる。
　してみれば，引用発明１の「下部電極及びバリア層」からなる積層構造物は，本願補正発明１４の「下部電極」に相当する部材であると認めることができるから，上記相違点２は実質的なものではない。
　
　なお仮に，上記相違点２が実質的なものであり，本願補正発明１４の「下部電極」を，バリア層を含まないものに限定して解したとしても，上記相違点２について，本願補正発明１４の構成となすことは，当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　すなわち，一般に，電極・配線等の部材と，当該電極・配線等に接する他の部材との界面にバリア層を設けることは，両部材の材料等によって定まる界面の拡散の程度が大きく，素子の特性に不具合が生じる可能性がある場合等に，当業者が必要に応じて適宜行っている附加的な作業であり，電極・配線等と，当該電極・配線等に接する他の部材の材料の種類によっては，バリア層の形成を要しない場合があることは，例えば下記の周知例２からも明らかなように当業者において周知の事項である。
　してみれば，引用発明１において，下部電極の材料を変更すること等によって，前記バリア層を含まない構造とすることは当業者が適宜なし得たことと認められる。
　
・周知例２：国際公開第２００４／００８５３５号
（周２ａ）「国際公開第９７／０５６６５号パンフレット（特表平１１−５１０３１７号公報）には，
相変化膜と電極との間に
薄膜コンタクト層を設けることが開示されている
問題があった
　発明の開示
　
本発明は，このような問題を解決すべくなされた
　本発明の前記目的は，第１の電極および第２の電極と，前記第１の電極と第２の電極との間に挟持され，前記第１の電極および第２の電極間に電気的パルスを印加することにより抵抗値が変化する相変化記録体とを備え，
前記第１の電極および第２の電極の少なくとも一方が，ルテニウム，ロジウム又はオスミウムの少なくとも１種類以上を主成分として含んでおり，前記相変化記録体は，カルコゲン元素を含む相変化材料からなる不揮発性メモリにより達成される
　
（周２ｂ）「（第１の実施形態）
　図１は，本発明の第１の実施形態に係る不揮発性メモリの要部断面図である。図１に示すように，
不揮発性メモリ１は，下部電極１１と上部電極１２との間に，絶縁層１３および相変化記録体１４を挟持した構成を有している
　下部電極１１は，ルテニウム（Ｒｕ）を主成分として含む高融点金属薄膜であり，シリコン等からなる基板１５上に，酸化シリコン，窒化シリコン，ガラスなどからなる絶縁体１６を介して形成されている。上部電極１２は，下部電極１１と同様に，ルテニウム（Ｒｕ）を主成分として含む高融点金属薄膜である。」（第４頁第１４−２１行）
　
・相違点３について
　引用発明１の，順次成膜したＴｉＮ及びＡｌＴｉを，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工した「ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」によって構成される積層構造体は，導電性の膜パターンであると認められ，また，前記「ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」は，配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールを介して，前記配線形状に加工した相変化記録層と直接接触するといえる。
　してみれば，引用発明１の前記「ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」によって構成される積層構造体は，本願補正発明１４の「導電性の膜パターン」に相当する部材であると認めることができるから，上記相違点３は実質的なものではない。
　
　なお仮に，本願補正発明１４の「導電性の膜パターン」を，積層構造の構造体を含まないものに限定して解したとしても，上記相違点３は実質的なものではない。
　すなわち，引用発明１の，「前記配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールを介して，前記配線形状に加工した相変化記録層と直接接触するように順次成膜したＴｉＮ及びＡｌＴｉを，フォトリソグラフィー，ドライエッチング法を使って配線形状に加工した，ＴｉＮからなるバリア層及びＡｌＴｉからなる上部電極」における「配線形状に加工した，ＴｉＮからなるバリア層」が，電気的な導電性を備えていることは明らかであり，また，配線形状に加工されていることから，膜パターンであるともいえる。そして，前記「配線形状に加工した，ＴｉＮからなるバリア層」は，配線形状に加工した相変化記録層を有する基板上にＣＶＤ法を使って成膜されたＳｉＯ2である前記絶縁層を貫通するスルーホールを介して，前記配線形状に加工した相変化記録層と直接接触するのであるから，引用発明１の「配線形状に加工した，ＴｉＮからなるバリア層」は，本願補正発明１４の「導電性の膜パターン」に相当するといえる。
　
　さらに，本願補正発明１４の「導電性の膜パターン」を，バリア膜を備えない発明であると限定して解したとしても，上記「相違点２について」で検討したように，バリア膜の有無は設計事項にすぎないから，引用発明１において，上記相違点３について，本願補正発明１４の構成となすことは，当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
（５）本願補正発明１４の独立特許要件についての判断
　相違点１−３については，以上のとおりであるから，本願補正発明１４は，上記引用例１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものである。
　したがって，本願補正発明１４は，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５　補正の却下の決定のむすび
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年１１月８日に提出された手続補正書による補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下「本願発明１」という。）は，平成２４年６月２０日に提出された手続補正書によって補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１に記載されている事項により特定される次のとおりのものであると認める。
　
「【請求項１】
　半導体基板上に形成した下部層間絶縁膜と，
　前記下部層間絶縁膜を貫通する下部導電性プラグと，
　前記下部層間絶縁膜上に提供されて前記下部導電性プラグと接触する相変化物質パターンと，
　前記相変化物質パターン及び前記下部層間絶縁膜を覆う上部層間絶縁膜と，
　前記上部層間絶縁膜を貫通するプレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含み，
　前記下部導電性プラグの垂直中心軸は，前記導電膜パターンの垂直中心軸と一致する，又は互いに離隔することを特徴とする相変化記憶セル。」
　
２　進歩性について
（１）引用例及びその記載事項
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に頒布された刊行物である引用例２には，次の事項が記載されている。
　
ア　引用例２：特開２００４−３１１０１５号公報
（２ａ）「【請求項１３】
　
下部電極コンタクト
　前記下部電極コンタクト上の
相変化膜
　前記相変化膜上の
上部電極コンタクト
　前記相変化膜に局部的に非晶質核が形成されて初期抵抗が４〜６ｋΩである状態がセットに，前記非晶質核の数及び単位面積当たり体積が前記セットよりも増加されて抵抗が６〜２０ｋΩである状態がリセットに，定義されたことを特徴とする
相変化メモリ
　
（２ｂ）「次に，図５Ｂを参照すれば，相変化膜２００は，
基板２５０
　相変化膜２００とのコンタクト面積を狭めるためにスペーサ２４５が形成され，下部電極コンタクト２３０はＴｉ／ＴｉＮプラグで構成される。Ｔｉ／ＴｉＮプラグは下部電極コンタクトホールにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でＴｉ／ＴｉＮを蒸着し，ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化させて形成する。スペーサ２４５のサイズを調節することによってコンタクト面積を４０〜７０ｎｍ，望ましくは，６０ｎｍ程度に作ることができる。Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜２００上にはＴｉ／ＴｉＮ膜２０５を形成して上部電極コンタクト２４０との接着性を高める。上部電極コンタクト２４０はＷプラグで構成される。Ｗプラグは上部電極コンタクトホールにＣＶＤ法でＷを蒸着し，ＣＭＰ法で平坦化させて形成する。ＭＯＳトランジスタ２６０のドレーンＤと導電プラグ２７０とを通じて連結される第１金属配線２１０で構成されたドレーンラインも形成される。ＭＯＳトランジスタ２６０は０．２４μｍＣＭＯＳ工程技術で具現でき，例えば，３５Å程度の厚さのゲート絶縁膜を形成することによって，３Ｖゲート電圧で２ｍＡ以上が伝達できる。ＭＯＳトランジスタ２６０のソースＳ，ドレーンＤと導電プラグ２７０との直列抵抗成分を減少させるために，ソースＳ／ドレーンＤにＣｏサリサイド工程を追加することもできる。その結果，抵抗は１０Ωよりも小さくなる。」（【００２６】−【００２７】）
　
（２ｃ）図５Ｂは，引用例２に記載された発明の実施例による相変化メモリの概略的な断面図であって，上記摘記（２ａ）−（２ｂ）の記載を参酌すれば，同図から，
　基板２５０と，
　前記基板２５０上に形成された，ソースＳを備えるＭＯＳトランジスタ２６０と，
　前記ＭＯＳトランジスタ２６０のソースＳと導電プラグ２７０とを通じて連結される第１金属配線２１０と，
　前記第１金属配線２１０上に形成された下部電極コンタクト２３０と，
　前記下部電極コンタクト２３０上に形成された相変化膜２００と，
　前記相変化膜２００上に形成された上部電極コンタクト２４０と，
　前記上部電極コンタクト２４０上に形成された金属配線２２０と，
を含む相変化メモリであって，
　前記相変化膜２００は，前記下部電極コンタクト２３０と前記上部電極コンタクト２４０とを通じて前記金属配線２１０及び前記金属配線２２０と連結されており，
　前記下部電極コンタクト２３０は，下部電極コンタクトホールにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でＴｉ／ＴｉＮを蒸着し，ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化させて形成したＴｉ／ＴｉＮプラグで構成されるものであり，
　前記相変化膜２００上には，前記上部電極コンタクト２４０との接着性を高めるために，Ｔｉ／ＴｉＮ膜２０５が形成されており，
　前記上部電極コンタクト２４０は，上部電極コンタクトホールにＣＶＤ法でＷを蒸着し，ＣＭＰ法で平坦化させて形成したＷプラグで構成されるものである，
　相変化メモリにおいて，
　少なくとも図５Ｂに示す断面において，前記下部電極コンタクト２３０の垂直中心軸が，前記上部電極コンタクト２４０の垂直中心軸と，略一致することを読み取ることができる。
　
イ　引用発明２
　引用例２の上記摘記（２ａ）−（２ｃ）の記載から，引用例２には，以下に示す発明（以下「引用発明２」という。）が開示されていると認められる。
　
「基板２５０と，
　前記基板２５０上に形成された，ソースＳを備えるＭＯＳトランジスタ２６０と，
　前記ＭＯＳトランジスタ２６０のソースＳと導電プラグ２７０とを通じて連結される第１金属配線２１０と，
　前記第１金属配線２１０上に形成された下部電極コンタクト２３０と，
　前記下部電極コンタクト２３０上に形成された相変化膜２００と，
　前記相変化膜２００上に形成された上部電極コンタクト２４０と，
　前記上部電極コンタクト２４０上に形成された金属配線２２０と，
を含む相変化メモリであって，
　前記相変化膜２００は，前記下部電極コンタクト２３０と前記上部電極コンタクト２４０とを通じて前記金属配線２１０及び前記金属配線２２０と連結されており，
　前記下部電極コンタクト２３０は，下部電極コンタクトホールにＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）でＴｉ／ＴｉＮを蒸着し，ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化させて形成したＴｉ／ＴｉＮプラグで構成されるものであり，
　前記相変化膜２００上には，前記上部電極コンタクト２４０との接着性を高めるために，Ｔｉ／ＴｉＮ膜２０５が形成されており，
　前記上部電極コンタクト２４０は，上部電極コンタクトホールにＣＶＤ法でＷを蒸着し，ＣＭＰ法で平坦化させて形成したＷプラグで構成されるものであり，
　前記下部電極コンタクト２３０の垂直中心軸は，前記上部電極コンタクト２４０の垂直中心軸と，少なくとも一つの断面において，略一致する，
　相変化メモリ。」
　
（２）当審の判断
ア　本願発明１と引用発明２との対比
　引用発明２の「基板２５０」，「下部電極コンタクト２３０」，「相変化膜２００」及び「上部電極コンタクトホール」は，それぞれ，本願発明１の「半導体基板」，「下部導電性プラグ」，「相変化物質パターン」及び「プレートラインコンタクトホール」に相当する。
　
イ　引用発明２の，Ｔｉ／ＴｉＮ膜２０５，上部電極コンタクト２４０及び金属配線２２０からなる部材は，電気的に導電性を有しており，また，パターン形成されているから，導電膜パターンといえる。
　すなわち，引用発明２の，Ｔｉ／ＴｉＮ膜２０５，上部電極コンタクト２４０及び金属配線２２０からなる部材は，本願発明１の「導電膜パターン」に相当する。
　
ウ　したがって，上記ア−イの対応関係から，本願発明１と引用発明２との一致点及び相違点は，次のとおりである。
　
＜一致点＞
　半導体基板上と，
　下部導電性プラグと，
　前記下部導電性プラグと接触する相変化物質パターンと，
　プレートラインコンタクトホールを介して前記相変化物質パターンと直接接触する導電膜パターンと，を含む，
　相変化記憶セル。
　
＜相違点＞
・相違点４：本願発明１が，「下部層間絶縁膜」及び「上部層間絶縁膜」を含むのに対して，引用発明２は，これらの部材について特定されていない点。
　
・相違点５：本願発明１が，「前記下部導電性プラグの垂直中心軸は，前記導電膜パターンの垂直中心軸と一致する，又は互いに離隔する」のに対して，引用発明２は，このような特定をしていない点。
　
（３）本願発明１と引用発明２との相違点についての判断
・相違点４について
　半導体装置において，層の異なる上下の配線を電気的に絶縁するために，層間絶縁膜を用いることは常套手段である。
　また，引用発明２は，「下部電極コンタクトホール」及び「上部電極コンタクトホール」を備えているところ，前記各「コンタクトホール」が形成されるためには，当該「コンタクトホール」が開孔される部材の存在を前提としていることは自明といえる。
　してみれば，引用発明２において，前記「下部電極コンタクトホール」及び前記「上部電極コンタクトホール」を開孔する部材として，「下部層間絶縁膜」及び「上部層間絶縁膜」を設けること，すなわち，上記相違点４について，本願発明１の構成となすことは，当業者にとって容易である。また，このような構成を採用したことによる効果は当業者が予測する範囲内のものである。
　
・相違点５について
　一般に，二つの軸の相互関係を検討すると，当該二つの軸は，「一致する」，又は，「一致しない」（すなわち「互いに離隔する」）の２種類の状態のいずれかの状態しか取り得ないことは明らかである。
　してみれば，引用発明２においても，下部電極コンタクト２３０の垂直中心軸と，上部電極コンタクト２４０の垂直中心軸の関係が，「一致する」，又は「互いに離隔する」の２種類の状態のいずれかの状態に該当することは明らかといえるから，上記相違点５は，実質的なものではない。
　
　相違点４−５については，以上のとおりであるから，本願発明１は，引用例２に記載された発明に基いて当業者が容易に発明をすることができたものである。 
　
第４　むすび 
　以上のとおり，本願の請求項１に係る発明は，引用例２に記載された発明に基いて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。したがって，他の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。