【事件の表示】
　平成　９年特許願第　２００１２号「同期型半導体記憶装置」拒絶査定に対する審判事件［平成１０年　８月　７日出願公開、特開平１０−２０８４７０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
 １.手続の経緯、本願発明
　本願は、平成９年１月１７日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「メモリセルアレイと、
　外部クロック信号（ＣＬＫ）に同期して内部アドレス信号（ＹＡＤＤ）を発生する手段（８）と、
　該内部アドレス信号に応じて前記メモリセルアレイからデータを読出すデコーダ手段（９）と、
　前記外部クロック信号に同期して該外部クロック信号の周波数の１／２周波数の内部クロック信号（ＩＣＬＫ３）を発生する内部クロック発生手段（１３−Ｂ）と、
　該内部クロック信号の立上りエッジ及び立下りエッジの両方に同期して前記メモリセルアレイから読出されたデータを出力するデータ出力手段（１４−１、１４−２、１１−１、１１−２、１２−１、１２−２）と
　を具備する同期型半導体記憶装置」
　
２．引用例記載の発明
　原査定の拒絶の理由に引用した特開平８−２１２７７８号公報（以下、「引用例」という。）には、図１に関して、「図１は、この発明の一実施例である同期型半導体記憶装置の主要部の構成を概略的に示すブロック図である。図１においては、×８ビット構成の同期型半導体記憶装置における１ビットデータの入出力に関連する部分の機能的構成が代表的に示される。」（公報第１０欄第４行〜同第８行目）との記載及び「【００４１】バンク＃１のメモリアレイ７ａに対しては、アドレス信号Ｘ０〜Ｘｊ（Ｘ０−ｊとして示す）をデコードしてメモリアレイ７ａの対応の行を選択するロウデコーダを構成するＸデコーダ群２２ａと、列アドレス信号Ｙ３〜Ｙｋをデコードして、メモリアレイ７ａの対応の列（本実施例においては８列）を選択する列選択信号を発生するコラムデコーダを構成するＹデコーダ群２４ａと、メモリアレイ７ａの選択された行に接続されるメモリセルのデータを検知、増幅しかつ保持するセンスアンプ群１ａを含む。センスアンプ群１ａに保持されるデータのうち、Ｙデコーダ群２４ａからの列選択信号に従って所定数ビット（本実施例において８ビット）のデータが同時に選択される。」（公報第１０欄１９行〜３１行目）と記載されている。
　また、図５と図５の動作を説明するための図６に関して、「図５は、図４に示す同期型半導体記憶装置のデータ読出部の構成を具体的に示す図である。図５においては、センスアンプ群１からの８ビットデータを格納するレジスタ群２０と、このレジスタ群２０に格納されたデータをデータ出力端子４へ伝達する部分の構成のみが示される。」（公報第１８欄１８行〜２３行目）との記載及び「このラップアドレスが確定状態とされてから１クロックサイクル経過後に、クロック信号ＣＬＫａがハイレベルの活性状態とされ、ゲート３０ａｄおよび３０ｂｄが導通状態とされる。これにより信号線６０および６２上のデータがゲート３０ａｄおよび３０ｂｄを介してラッチ３０ａａおよび３０ｂａへそれぞれ伝達されてラッチされる。クロック信号／ＣＬＫａは、クロック信号ＣＬＫａと相補なクロック信号であり、このときにはローレベルの非活性状態にある。このクロック信号ＣＬＫａはクロック信号ＣＬＫの２倍の周期を有しており、１クロックサイクル期間ハイレベルとなる。これにより、まずラッチ３０ａａ、３０ｂａのラッチするデータＱａがクロックサイクル５において確定状態とされ、ラッチ３０ａａおよび３０ｂａにデータＱａ０およびＱａ１がそれぞれラッチされる。
【００８２】クロックサイクル５において、ラッチ３０ａａおよび３０ｂａのラッチするデータが確定状態となると、クロック信号ＣＬＫａがローレベルとなり、応じてクロック信号／ＣＬＫａがハイレベルとなり、ゲート３０ａｅおよび３０ｂｅが導通状態とされる。このときまた同時に制御信号ＲＷａがハイレベルの活性状態となり、トライステートバッファ３０ａｃが活性状態とされる。これにより、ラッチ３０ａａにラッチされたデータがラッチ３０ａｂおよびトライステートバッファ３０ａｃを介してデータ出力端子４へ伝達される。このゲート３０ｂｅからデータ出力端子４までの間の部分の第３ステージが１クロックサイクルでデータを転送することができ、クロックサイクル６において、有効データＤＱ０が出力される。次のクロックサイクル６においては、制御信号ＲＷｂがハイレベルの活性状態とされる。このときにはゲート３０ｂｅは非導通状態にあるため、制御信号ＲＷｂの活性化に応答してトライステートバッファ３０ｂｃを介してラッチ３０ｂｂからデータがデータ出力端子４へ伝達され、クロックサイクル７においてデータＤＱ１が有効状態とされる。」（公報第２１欄第１２行〜同第４６行目）と記載され、また図１３に関して、「図１３（Ａ）において、制御信号発生系は、読出指示信号φＲとＹアドレス信号Ｙ１およびＹ２に従ってクロック信号ＣＬＫに同期してラップアドレスＲＷ０〜ＲＷ３を発生するラップアドレス発生器８０と、読出指示信号φＲとＹアドレス信号Ｙ０に従ってクロック信号ＣＬＫに同期して制御信号ＲＷａおよびＲＷｂを発生するクロック発生器８２を含む。図５に示す構成の場合、この制御信号ＲＷａおよびＲＷｂに基づいてクロック信号ＣＬＫａが発生され、図７に示す構成においては、この制御信号ＲＷａおよびＲＷｂに従ってクロック信号ＣＬＫａおよびＣＬＫｂが発生される。」（公報第３３欄第５行〜同第１５行目）と記載されている。そして、図６のタイミングチャートの記載を参照すると、制御信号ＲＷａはクロック信号ＣＬＫａの立下りに同期して生成され、制御信号ＲＷｂはクロック信号ＣＬＫａの立上りに同期して生成されているので、引用例には、
　メモリセルアレイバンク＃１（図１の７ａ）と、
アドレス信号に応じて前記メモリセルアレイバンク＃１（図１の７ａ）からデータを読出すＹデコーダ群１（図１の２４ａ）と、
　外部クロック信号（図６，図１３のＣＬＫ）に同期して該外部クロック信号（図６、図１３のＣＬＫ）の周波数の１／２周波数の内部クロック信号（図６、図１３のＣＬＫａ）を発生するクロック発生器（図１３（Ａ）の８２）と、
　該内部クロック信号（図６、図１３のＣＬＫａ）の立上りエッジ及び立下りエッジの両方と同期関係にある制御信号（図５のＲＷａ及び図５のＲＷｂ）によってトライステートバッファ（図５の３０ac及び図５の３０bc）を制御して前記メモリセルアレイから読出されたデータを出力する同期型半導体記憶装置、に関する発明が記載されている。
　
３.本願発明と引用例記載の発明との対比・判断
　本願発明と引用例に記載されている発明とを対比すると、引用例に記載されている発明の「メモリセルアレイバンク＃１」及び「Ｙデコーダ群１」は、本願発明の「メモリセル」及び「デコーダ手段」にそれぞれ包摂され、また引用例に記載されている「トライステートバッファ」は、「制御信号」によってその導通、非導通が制御されて、メモリセルから読出されたデータを外部へ出力しており、このことは引用例に記載されている「トライステートバッファ」は、内部クロック信号（ＣＬＫａ）の立上りエッジ及び立下りエッジの両方に同期して、メモリセルアレイバンク＃１から読出されたデータを外部へ出力することに他ならないから、本願発明の「データ出力手段」に相当し、両者の発明は共に、
「メモリセルアレイと、
アドレス信号に応じて前記メモリセルアレイからデータを読出すデコーダ手段と、
　外部クロック信号に同期して該外部クロック信号の周波数の１／２周波数の内部クロック信号を発生する内部クロック発生手段と、
　該内部クロック信号の立上りエッジ及び立下りエッジの両方に同期して前記メモリセルから読出されたデータを出力する出力手段を具備する同期型半導体記憶装置」である点で一致し、以下の点で両者の発明は相違しているものと認められる。
＜相違点＞
　本願発明では、外部クロック信号に同期して内部アドレス信号を発生するように構成しているのに対して、上記引用例に記載されている発明では、内部アドレス信号をどのようにして発生するかについての記載がなされていない点。
　そこで、上記相違点について検討すると、半導体記憶装置において、外部からのクロックに同期して内部アドレスを生成することは、例えば特開平４−１５７６９３号公報あるいは特開平６−８４３５１号公報に記載されているように従来周知の技術事項であるから、引用文献に記載されている「アドレス信号」を外部クロック信号に同期して発生する内部アドレス信号に変更して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、引用例に記載されている発明における内部クロック信号ＣＬＫａと制御信号ＲＷａおよび制御信号ＲＷｂは、いずれも外部クロック信号の１／２の周波数であるので、引用例に記載されている発明も本願発明と同様に内部クロック信号の信号配線のエレクトロマイグレーションによる配線寿命が短くなることを防止できるという作用効果を奏し得るものと認められる。
　
３.むすび
　以上のとおりであるから、本願発明は引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。　
　よって、結論のとおり審決する。