【事件の表示】
　特願２００６−３１９６１５「設計を検証する方法」拒絶査定不服審判事件〔平成１９年　６月２８日出願公開、特開２００７−１６４７８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯
　本願は、２００６年１１月２８日（パリ条約による優先権主張２００５年１２月９日、米国）を出願日とする出願であって、その手続の経緯は以下のとおりである。
　
拒絶理由の通知　（起案日）平成２３年４月１９日
意見、手続補正　（提出日）平成２３年６月２４日
拒絶査定　　　　（起案日）平成２４年２月１日
同、謄本送達　　（送達日）平成２４年２月７日
審判請求　　　　（提出日）平成２４年４月２６日
拒絶理由の通知　（起案日）平成２５年５月１４日
意見、手続補正　（提出日）平成２５年７月２８日
　
２　本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２５年７月２８日付けの手続補正書により補正された特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。
　「マルチプロセッサ及びマルチコアを含むシステム・オン・チップで設計されたチップを検証対象とし、該検証対象の設計を２つのプロセッサに分散し、前記検証対象の設計を検証するテスト・ケースを前記２つのプロセッサのうちの第１のプロセッサ及び第２のプロセッサに分散して前記検証対象の設計を検証する方法であって、
　前記第１のプロセッサ上の分散されたテスト・ケースの実行から得られた共有情報をアクセスおよび取得するための信号を共有メモリ・ロック・テスト・アンド・セット・ハードウエアが与えて、前記第１のプロセッサによって完了されたタスクが、分散されたテスト・ケースの同時実行中に、前記第２のプロセッサに通信されるようにするステップと、
　前記第２のプロセッサが前記信号を受信すると、前記第２のプロセッサ上の前記分散されたテスト・ケースのうちのテスト・ケースを前記共有情報を使用して実行して、設計を検証するステップとを含み、
　前記信号は、マルチプロセッサの応用における前記分散されたテスト・ケースの制御および同期を実現する、方法。」
　
３　引用例の記載事項
（１）引用例１
ア　平成２５年５月１４日付けの拒絶理由通知（以下、「当審拒絶理由」という。）で引用された本願優先権主張日前に頒布された特開２００１−１８９３８７号公報（以下、「引用例１」という。）には、関連する図面と共に次の事項が記載されている。（なお、下線は当審にて付与したものである。）
　
「【０００１】
【発明の属する技術分野】この発明は、
複数の機能コアを有するシステムオンチップ（ＳｏＣ）集積回路の設計の完全性を試験するための方法
各コア間のインタフェース
設計検証方法
「【００２５】
【発明が解決しようとする課題】したがって、本発明の目的は、
各コアの機能、各コア間の相互接続の正当性、およびシステム全体の性能について、完全な設計検証をする
「【００３４】本発明の方法は、第３図に示す装置で実施することができる。第３図は本発明のシステムオンチップ設計検証の全体的コンセプト、さらに電子自動設計（ＥＤＡ）環境とこの設計検証ステーションとの関係をあらわしている。第３図の左上部はＥＤＡ環境を示しており、システムオンチップ４３のような半導体素子が、ＣＡＤ（コンピュータ支援設計）を用いて設計される。第３図の右下部において、本発明は設計検証ステーション５０として実施されている。
設計検証ステーション５０は、テストの対象であるシステムオンチップ４３の設計段階で形成された設計データとテストデータを用い、さらにシステムオンチップに集積される各コアと同一構成のシリコンＩＣを用いて、システムオンチップ４３の設計検証を実施する。
「【００３９】設計検証ステーションのより詳細は第５図に示されており、ここでは設計検証ステーションは、説明の便宜のために６個の設計検証ステーションＤＶＳ1ーＤＶＳ6により構成された状態を示している。この例では、機能コアＡ−Ｅとグルーロジックとを有するシステムオンチップ設計の正当性を評価する場合を想定している。この例において、
設計検証ステーションＤＶＳ
1
は、「バス・マスタ・コア」（機能コアＡ）をテストするために構成されて
設計検証ステーションＤＶＳ
2
は、「プロセッサ・コア」（機能コアＢ）をテストするために構成されて
設計検証ステーションＤＶＳ
3
およびＤＶＳ
4
は、「機能固有コア」（機能コアＣおよびＤ）をテストするために構成されて
設計検証ステーションＤＶＳ
5
は、「メモリ・コア」（機能コアＥ）をテストするために構成されて
　
イ　上記引用例１の記載から次の技術的事項が読み取れる。
（ア）引用例１に記載された技術は、「複数の機能コアを有するシステムオンチップ」の「設計検証方法」に関するものであり（【０００１】）、「各コアの機能、各コア間の相互接続の正当性、およびシステム全体の性能について完全な設計検証をする」ことを課題としたものである（【００２５】）。
（イ）「設計検証ステーションは、テストの対象であるシステムオンチップの設計段階で形成された設計データとテストデータを用い・・・システムオンチップの設計検証を実施する」（【００３４】）。
（ウ）複数の設計検証ステーションが、それぞれコアをテスト（検証）するために構成されている（【００３９】）。すなわち、「各コアに対応する設計検証ステーション」が設けられている。
　
　（ア）ないし（ウ）をふまえると、引用例１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
　
「複数の機能コアを有するシステムオンチップの設計検証方法であって、各コアの機能、各コア間の相互接続の正当性、およびシステム全体の性能について完全な設計検証をするために、各コアに対応する設計検証ステーションがテストの対象であるシステムオンチップの設計段階で形成された設計データとテストデータを用いて、システムオンチップの設計検証を実施する方法。」
　
（２）引用例２
ア　当審拒絶理由で引用された本願優先権主張日前に頒布された特開平７−２８１９２５号公報（以下、「引用例２」という。）には、関連する図面と共に次の事項が記載されている。（なお、下線は当審にて付与したものである。）
「【請求項１】  
複数のプロセッサが結合して同時に動作するシステムのシミュレーションを行う装置
前記複数のプロセッサの各々が他のプロセッサとの間で行う通信処理と、前記複数のプロセッサの各々が前記通信処理に依らずに行う内部処理とを同時にシミュレートし、
前記通信処理のシミュレーションに必要な通信相手に関する識別情報を個別に有する、互いに独立して動作する複数のシミュレータを生成するシミュレータ生成手段（１１）を備えることを特徴とするマルチプロセッサシミュレーション装置。」
「【００６６】システムが提供している
共有メモリ機能やセマフォ機能を使用
セマフォ機能により管理
シミュレータ間におけるメッセージ送信
　
イ　上記引用例２の記載から次の技術的事項が読み取れる。
（ア）「
複数のプロセッサが結合して同時に動作するシステムのシミュレーションを行う
（イ）「
共有メモリ機能やセマフォ機能を使用
シミュレータ間におけるメッセージ送信
　
（ア）ないし（イ）をふまえると、引用例２には、次の技術が記載されていると認められる。
「複数のプロセッサが結合して同時に動作するシステムのシミュレーションを行う装置において、共有メモリ機能やセマフォ機能を使用してシミュレータ間におけるメッセージ送信を行う技術。」
　
４　対比
　引用発明と本願発明とを対比する。
（１）引用発明は、「システムオンチップ」を検証対象として、その設計を検証する方法であることから、「
検証対象の設計を検証する方法
（２）引用発明の「複数の機能コア」はマルチコアを意味し、またマルチコア（プロセッサ）は、マルチプロセッサを一つのパッケージに設けたものであるから、引用発明は、「
マルチプロセッサ及びマルチコアを含むシステム・オン・チップで設計されたチップを検証対象
（３）引用発明は、検証対象とするシステムオンチップの各コアに対応する設計検証ステーションがテストデータを用いて設計を検証するものであり、複数のコアに対応する複数の設計検証ステーションに分散して設計を検証するものといえるから、引用発明の「テストデータ」および「複数の設計検証ステーション」は本願発明の「テスト・ケース」および「第１のプロセッサ及び第２のプロセッサ」に、それぞれ相当するものと認められる。よって、引用発明は「
検証対象の設計を２つのプロセッサに分散し、前記検証対象の設計を検証するテスト・ケースを前記２つのプロセッサのうちの第１のプロセッサ及び第２のプロセッサに分散して前記検証対象の設計を検証する
　
　以上の（１）ないし（３）の対比によれば、本願発明と引用発明とは、次の点で一致し、そして、相違する。 
　
〈一致点〉「マルチプロセッサ及びマルチコアを含むシステム・オン・チップで設計されたチップを検証対象とし、該検証対象の設計を２つのプロセッサに分散し、前記検証対象の設計を検証するテスト・ケースを前記２つのプロセッサのうちの第１のプロセッサ及び第２のプロセッサに分散して前記検証対象の設計を検証する方法。」
　
〈相違点１〉本願発明は、「前記第１のプロセッサ上の分散されたテスト・ケースの実行から得られた共有情報をアクセスおよび取得するための信号を共有メモリ・ロック・テスト・アンド・セット・ハードウエアが与えて、前記第１のプロセッサによって完了されたタスクが、分散されたテスト・ケースの同時実行中に、前記第２のプロセッサに通信されるようにするステップ」と、「前記第２のプロセッサが前記信号を受信すると、前記第２のプロセッサ上の前記分散されたテスト・ケースのうちのテスト・ケースを前記共有情報を使用して実行して、設計を検証するステップ」とを含んでいるのに対し、引用発明には、第１のプロセッサと第２のプロセッサとの間で情報をやりとりすることが特定されていない点。
　
〈相違点２〉本願発明は、「前記信号は、マルチプロセッサの応用における分散されたテスト・ケースの制御および同期を実現する」のに対し、引用発明では、そのようなことが特定されていない点。
　
５　判断 
（１）相違点１について 
　引用例２には、上記２（２）のとおり、複数のプロセッサが結合して同時に動作するシステムのシミュレーションを行う装置において、共有メモリ機能やセマフォ機能を使用してシミュレータ間におけるメッセージ送信を行う技術が記載されている。
　引用発明は、各コア間の相互接続の正当性についても設計検証するものであることから、第１のプロセッサと第２のプロセッサとの間でテスト・ケースの情報を共有するという技術的課題は、当業者ならば当然に想起し得たものであり、この課題を解決するために、引用例２に記載された、共有メモリ機能やセマフォ機能を採用することは、当業者ならば容易に想到し得たものである。また、共有メモリ機能やセマフォ機能を採用する際に、当該機能をハードウェアによる信号を用いて実現することも当業者が必要に応じてなし得たものにすぎない。
　したがって、引用発明を「前記第１のプロセッサ上の分散されたテスト・ケースの実行から得られた共有情報をアクセスおよび取得するための信号を共有メモリ・ロック・テスト・アンド・セット・ハードウエアが与えて、前記第１のプロセッサによって完了されたタスクが、分散されたテスト・ケースの同時実行中に、前記第２のプロセッサに通信されるようにするステップ」と、「前記第２のプロセッサが前記信号を受信すると、前記第２のプロセッサ上の前記分散されたテスト・ケースのうちのテスト・ケースを前記共有情報を使用して実行して、設計を検証するステップ」とを含むものとすること、すなわち上記相違点１に係る事項を採用することは、当業者ならば容易に想到し得たものである。
　
（２）相違点２について 
　本願発明の「前記信号は、マルチプロセッサの応用における分散されたテスト・ケースの制御および同期を実現する」との記載は、「信号」が「制御および同期を実現する」という技術的意味が不明りょうであるものの、少なくとも、共有メモリ・ロック・テスト・アンド・セット・ハードウェアの信号によって、第１のプロセッサと第２のプロセッサとの間で、テスト・ケース実行の制御および同期がなされていることを含むものと解せられる。したがって、上記相違点２に係る事項は、上記相違点１に係る事項の採用により、必然的に実現されるものといえる。
　
（３）そして、本願発明の構成により奏する効果も、引用例１ないし引用例２に記載された事項から当然予測される範囲内のもので、格別顕著なものとは認められない。　 
　
６　むすび 
 　以上のとおり、本願発明は、引用例１に記載された発明、及び、引用例２に記載された事項に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
 　
 　よって、結論のとおり審決する。