【事件の表示】
　平成　４年特許願第　８６３３４号「半導体記憶装置の機能試験回路」拒絶査定に対する審判事件［平成　５年１０月　８日出願公開、特開平　５−２５８５９４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成４年３月１０日の出願であって、その請求項１に係る発明は、平成１３年４月２４日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】
  不良となった記憶部と置換される冗長回路の使用の有無を、半導体記憶装置の各記憶アドレス毎に検出する半導体記憶装置の機能試験回路において、
　前記機能試験回路に入力される入力制御信号の論理レベル変化に基づくワンショットパルス信号の発生手段と、
  前記記憶アドレスと前記冗長回路の使用の有無情報とで論理をとった信号が入力されるスイッチングトランジスタとを有し、
　前記ワンショットパルス信号の発生期間中における前記スイッチングトランジスタの貫通電流の有無により前記検出を行うものであって、
　前記機能試験回路は、前記ワンショットパルス信号のパルス幅の期間にのみ電流経路を有することを特徴とする半導体記憶装置の機能試験回路。」
２．引用例の記載
　これに対して、当審における平成１３年２月７日付け拒絶理由通知書で引用した特開平２−１６８５００号公報（以下「引用例１」という。）、特開昭６４−６７７９８号公報（以下「引用例２」という。）、特開平３−５９８９５号公報（以下「引用例３」という。）には、下記の事項が記載されている。
【引用例１】
「〔産業上の利用分野〕
　本発明は半導体記憶装置に関し、特に不良のメモリセルを救済するための冗長回路を有し、外部からの電気的特性の測定によりプログラマブル回路のヒューズ切断の有無を確認するためのロールコール回路を備えた半導体記憶回路に関する。」（第１頁右下欄第２行〜第７行）
「本発明の目的は、消費電流を低減することができる半導体記憶装置を提供することにある。」（第２頁左上欄第１９行〜第２０行）
「第１図は本発明の第１の実施例を示す回路図である。
　プログラマブル回路１は、従来と同様に、ヒューズＦ１，ＮチャネルＭＯＳ型のトランジスタＱＮ１及びインバータＩ１を備え、ヒューズＦ１が切断されているときは高レベル、切断されていないときは低レベルのヒューズ切断有無信号ＦＳバーを出力する。
　電源初期化回路２は、電源端子（電源電圧Ｖｃｃ）と接地端子との間に順次直列接続された、ゲートを接地するＰチャネルＭＯＳ型のトランジスタＱｐｓ、ゲートにチップセレクト信号ＣＳバーを入力するＰチャネルＭＯＳ型のトランジスタＱｐ４、ゲートを電源端子（Ｖｃｃ）と接続するＮチャネルＭＯＳ型のトランジスタＱＮ４、及びゲート、ドレインを接続するＮチャネルＭＯＳ型のトランジスタＱＮ５、トランジスタＱｐ４，ＱＮ４の直列接続点（節点Ｎ１）と接地端子との間に接続されゲートにチップセレクト信号ＣＳバーを入力するＮチャネルＭＯＳ型のトランジスタＱＮ６と、節点Ｎ１の信号を増幅して出力する２つのインバータＩ２，Ｉ３とを備え、電源が投入された後、所定のパルス幅のパルスФを発生する。
　ロールコール回路３は、電源端子（Ｖｃｃ）と接地端子との間に順次直列接続された、ゲートを接地するＰチャネルＭＯＳ型のトランジスタＱｐ１，ゲートにチップセレクト信号ＣＳバーを入力してオン・オフするＰチャネルＭＯＳ型のトランジスタＱｐ２，ゲートにヒューズ切断有無信号ＦＳバーを入力してオン・オフするＮチャネルＭＯＳ型のトランジスタＱＮ２、及びゲートにパルスФを入力してオンとなるＮチャネルＭＯＳ型のトランジスタＱＮ３を備え、チップセレクト信号ＣＳバーが低レベルのスタンバイ動作時に、ヒューズＦ１が切断されてヒューズ切断有無信号ＦＳバーが高レベルになっているとトランジスタＱＮ２がオンとなり、電源初期化回路２から出力されるパルスФのパルス幅の期間だけトランジスタＱＮ２がオンとなって、トランジスタＱｐ１，Ｑｐ２，ＱＮ２，ＱＮ３に貫通電流ｉを流しヒューズＦ１の切断の有無を検出する。
　次に、電源初期化回路の動作について説明する。
　第２図は電源初期化回路２の動作を説明するためのパルス信号の波形図である。
　ここで説明を簡単にするため、チップセレクト信号ＣＳバーは低レベルのスタンバイ状態にあり、・・・
　以上説明したように電源電圧Ｖｃｃが０Ｖから徐々に上昇する過程において、節点Ｎ１の電位は第２図の示すようなパルス信号になる。従って、インバータＩ２の出力端からパルス幅（ｔ２−ｔ１）で節点Ｎ１のパルス信号と同相のパルスФが出力される。
　この実施例においては、チップセレクト信号ＣＳバーが低レベルでヒューズＦ１が切断されているときに、パルスФのパルス幅（ｔ２−ｔ１）に相当する期間だけロールコール回路２に貫通電流ｉが流れ、その他の期間では貫通電流ｉは流れないので、消費電流を低減することができる。
　なお、貫通電流ｉの有無の確認は、パルスФを同期して行えばよい。」（第２頁右上欄第１８行〜第３頁右上欄第１８行）
　したがって、引用例１には、不良のメモリセルを救済するための冗長回路を有し、外部からの電気的特性の測定によりプログラマブル回路のヒューズ切断の有無を確認するためのロールコール回路において、チップセレクト信号ＣＳバーが低レベルのスタンバイ状態で、かつ電源投入時、パルス幅（ｔ２−ｔ１）のパルスФを発生させる電源初期化回路２と、ヒューズ切断有無信号ＦＳバーが入力されるトランジスタＱＮ２とを有し、上記パルスФのパルス幅（ｔ２−ｔ１）の期間、ロールコール回路２の貫通電流ｉの有無により冗長回路の使用を検出するものであって、上記ロールコール回路は、上記パルスФのパルス幅（ｔ２−ｔ１）の期間にのみ電流経路を有するロールコール回路が記載されている。
【引用例２】
「〔産業上の利用分野〕
　本発明は冗長セルを有する半導体記憶装置に関する。」（第１頁右下欄第７行〜第９行）
「駆動クロック信号発生回路１６は、チップセレクト信号ＣＳを遅延回路１で所定期間遅延した信号を入力として、チップセレクト信号ＣＳがハイレベルからローレベルに変化したときにワンショット信号を発生するもので、３段のインバータ２，３，４とノアゲート５とからなっている。」（第３頁右上欄第１行〜第６行）
【引用例３】
「〔産業上の利用分野〕
　本発明は半導体メモリに関し、特に正規メモリセルに不良が生じた場合にこの不良メモリセルを予備メモリセルに置き換え救済する冗長機能と、この冗長機能の使用の有無を判別する回路とを備えた半導体メモリに関する。」（第１頁右下欄第８行〜第１３行）
「第３図に従来の半導体メモリの回路図を示す。また、第４図に置き換える箇所を指定するプログラム回路を構成する各ビットのプログラム素子のヒューズ回路を示す。
　第３図において、プログラム回路６０の出力と、その出力をインバータＩ６を通して得られるインバート信号とによりオン、オフするトランジスタＱｐ７，ＱＮ７で構成されているアドレス・スイッチ回路７１から７ｎが駆動され、アドレス信号Ａ１〜Ａｎ，Ａ１バー〜Ａｎバーによる所望のアドレス情報が予備デコーダ８０の入力として供給される。
　また、予備デコーダ・イネーブル信号もプログラム回路６０のヒューズ回路６αから供給されて予備デコーダ８０を活性化し、不良メモリセルの代りに予備メモリセルを置き換える。
　また、予備デコーダ８０の活性化信号はロールコール回路９０を同時に活性化させる。」（第２頁左上欄第１７行〜右上欄第１３行）
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例１記載の発明（以下「後者」という。）を比較する。
　後者のロールコール回路も半導体記憶装置の機能試験回路ということができるので、両者は、いずれも半導体記憶装置の機能試験回路であって、後者の「チップセレクト信号ＣＳバー」、「トランジスタＱＮ２」、「ヒューズ切断有無信号ＦＳバー」は、それぞれ前者の「入力制御信号」、「スイッチングトランジスタ」、「冗長回路の使用の有無情報」に対応しており、
　両者は、「不良となった記憶部と置換される冗長回路の使用の有無を、検出する半導体記憶装置の機能試験回路において、
　所定幅のパルス信号発生手段と、
  前記冗長回路の使用の有無情報が入力されるスイッチングトランジスタとを有し、
　前記所定幅のパルス信号の発生期間中における前記スイッチングトランジスタの貫通電流の有無により前記検出を行うものであって、
　前記機能試験回路は、前記パルス信号の所定幅の期間にのみ電流経路を有することを特徴とする半導体記憶装置の機能試験回路。」
である点で一致し、
（１）所定幅のパルス信号発生手段が、前者は、「前記機能試験回路に入力される入力制御信号の論理レベル変化に基づくワンショットパルス信号の発生手段」であるのに対し、
　後者は、チップセレクト信号ＣＳバーが低レベルのスタンバイ状態で、かつ電源投入時、パルス幅（ｔ２−ｔ１）のパルスФを発生させる電源初期化回路２である点、
（２）スイッチングトランジスタに入力される信号が、前者では、前記記憶アドレスと前記冗長回路の使用の有無情報とで論理をとった信号であるのに対し、
　後者では、ヒューズ切断有無信号ＦＳバーである点で相違している。
　次に、上記相違点について検討する。
　相違点（１）について
　引用例２には、チップセレクト信号ＣＳ（前者の入力制御信号に相当する。）の論理レベル変化に基づいてワンショットパルス信号を出力する信号発生回路が記載されている。
　後者において、電源初期化回路２は、チップセレクト信号ＣＳバーが低レベルのスタンバイ状態で、かつ電源投入時、パルス幅（ｔ２−ｔ１）のパルスФを発生させるように構成され、電源投入時から、ロールコール回路２をその期間だけ動作させることにより消費電流を低減させようとするものである。
　このようにロールコール回路を所定期間だけ動作させることにより消費電流を低減させようとする場合、所定幅のパルスを引用例２に記載されるようなワンショットパルス発生回路を用いて構成するようにすることは当業者が容易に推考し得ることである。
　相違点（２）について
　引用例３には、所望のアドレス情報と予備デコーダ・イネーブル信号すなわち冗長回路の使用の有無情報とで論理をとった信号である予備デコーダ８０の出力によりロールコール回路９０を活性化することが記載されている。
　そうすると、後者のロールコール回路において、トランジスタＱＮ２を、引用例３に記載されるように、所望のアドレス情報と冗長回路の使用の有無情報とで論理をとった信号で制御するようにすることは当業者が容易になし得ることである。
　なお、このように構成すれば、後者のロールコール回路は、不良となった記憶部と置換される冗長回路の使用の有無を、半導体記憶装置の各記憶アドレス毎に検出されるようになることは明らかである。
　また、前者の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記各引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。