【事件の表示】
　特願２００７−５２０３９５「列バッファ、ＣＭＯＳ画像センサ及びデジタルビデオカメラ」拒絶査定不服審判事件〔平成１８年　２月１６日国際公開、ＷＯ２００６／０１７０４２、平成２０年　２月２８日国内公表、特表２００８−５０６３１６、請求項の数（１９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯 
　本願は、２００５年７月１日（パリ条約による優先権主張２００４年７月７日、米国）を国際出願日とする出願であり、手続きの概要は以下のとおりである。
　 
拒絶理由の通知　　　　：平成２２年　６月　７日（起案日）
手続補正書　　　　　　：平成２２年１１月１５日
拒絶理由の通知　　　　：平成２３年　９月　１日（起案日）
拒絶査定　　　　　　　：平成２４年　８月２３日（起案日）
拒絶査定不服審判請求　：平成２４年１２月２６日
手続補正書　　　　　　：平成２４年１２月２６日
前置審尋　　　　　　　：平成２５年　６月１１日（起案日）
回答なし　　　　　
　
２．平成２４年１２月２６日付け手続補正について
（１）補正の内容
　平成２４年１２月２６日付けの手続補正（以下、「本件補正」という。）の内容は、平成２４年１２月２６日付けの手続補正により補正された特許請求の範囲の記載を補正するものであり、以下の補正事項からなるものである。
　
ａ）補正事項1
ａ−１）補正事項１−１
　請求項１の「複数の画素を有するＣＭＯＳ画像センサ」（補正前）の記載を、「複数のアクティブ画素を有するＣＭＯＳセンサ」（補正後）と補正する。
　
ａ−２）補正事項１−２
　請求項１１の「複数の画素を有するＣＭＯＳ画像センサ」（補正前）の記載を、「複数のアクティブ画素を有するＣＭＯＳセンサ」（補正後）と補正する。
　
ａ−３）補正事項１−３
　請求項１５の「複数の画素センサを有するＣＭＯＳ画像センサ」（補正前）の記載を、「複数のアクティブ画素センサを有するＣＭＯＳセンサ」（補正後）と補正する。
　
ｂ）補正事項２
ｂ−１）補正事項２−１
　請求項１の「少なくとも１つの画素に接続された増幅器と」（補正前）の記載を、「少なくとも１つの画素に接続され、相関二重サンプリングを行う増幅器と」（補正後）と補正する。
　
ｂ−２）補正事項２−２
　請求項１１の「上記列バスに接続された増幅器と」（補正前）の記載を、「上記列バスに接続され、相関二重サンプリングを行う増幅器と」（補正後）と補正する。
　
ｂ−３）補正事項２−３
　請求項１５の「上記列バスに接続された増幅器と」（補正前）の記載を、「上記列バスに接続され、相関二重サンプリングを行う増幅器と」（補正後）と補正する。
　
（２）補正の適否
Ｉ）新規事項の有無について
　本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされており、特許法第１７条の２第３項の規定に適合する。
　
ＩＩ）補正の目的について
（ａ）補正事項１について
　上記補正事項は、当該補正により、補正前のＣＭＯＳ画像センサについて、さらに「アクティブ画素」の構成であることを付加したのであるから、当該構成を付加する補正は、「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」ということができる。
　
（ｂ）補正事項２について
　上記補正事項は、当該補正により、増幅器について、さらに「相関二重サンプリングを行う」構成であることを付加したのであるから、当該構成を付加する補正は、「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」ということができる。
 　
（ｃ）まとめ（補正の目的）
　したがって、本件補正は、特許法第１７条の２第５項第２号に規定された特許請求の範囲の減縮を目的とするものに該当する。
　
ＩＩＩ）独立特許要件
　本件補正は、上記２．（２）ＩＩ）で示すように特許請求の範囲の減縮を目的とするものであるから、本件補正後の前記請求項１ないし１９に記載されている事項により特定される発明（以下、まとめて「本件補正発明」または、各請求項に係る発明をそれぞれ「本件補正発明１」、「本件補正発明２」・・「本件補正発明１９」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
　
（本件補正発明）
　　【請求項１】
　複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて、
　少なくとも１つの画素に接続され、相関二重サンプリングを行う増幅器と、
　基準電圧を供給する基準電圧供給源と、
　上記基準電圧供給源と、上記増幅器の出力とに接続された比較器とを備え、
　上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とする列バッファ。
　　【請求項２】
　上記第１の利得レベルは、高利得レベルであり、上記第２の利得レベルは、低利得レベルであることを特徴とする請求項１記載の列バッファ。
　　【請求項３】
　上記低利得レベルは、１であることを特徴とする請求項２記載の列バッファ。
　　【請求項４】
　上記増幅器は、フォールデッドカスコード構成を有する演算増幅器であることを特徴とする請求項２記載の列バッファ。
　　【請求項５】
　上記比較器は、フォールデッドカスコード構成を有する演算増幅器であることを特徴とする請求項４記載の列バッファ。
　　【請求項６】
　上記増幅器の入力に接続された画素電荷蓄積コンデンサを更に備える請求項２記載の列バッファ。
　　【請求項７】
　上記増幅器の入力に接続され、該増幅器の利得レベルを設定するスイッチトキャパシタ回路を更に備える請求項６記載の列バッファ。
　　【請求項８】
　上記比較器は、当該比較器によって設定された利得レベルに対応する利得範囲出力信号を出力することを特徴とする請求項７記載の列バッファ。
　　【請求項９】
　上記増幅器の出力を保存する出力蓄積コンデンサを更に備える請求項８記載の列バッファ。
　　【請求項１０】
　上記利得範囲出力信号をラッチするラッチを更に備える請求項９記載の列バッファ。
　　【請求項１１】
　行及び列に配列された複数のアクティブ画素を有するＣＭＯＳ画像センサにおいて、
　上記画素の各列に関連し、列バスを介して該画素に接続された列バッファを備え、
　上記列バッファは、
　上記列バスに接続され、相関二重サンプリングを行う増幅器と、
　基準電圧を供給する基準電圧供給源と、
　上記基準電圧供給源と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器とを備え、
　上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とするＣＭＯＳ画像センサ。
　　【請求項１２】
　上記増幅器は、その出力信号と、複数の基準電圧との比較に基づいて設定される複数の利得レベルを有することを特徴とする請求項１１記載のＣＭＯＳ画像センサ。
　　【請求項１３】
　上記列バッファの出力に接続されたラインドライバと、
　プログラマブル利得増幅器と、
　アナログ／デジタル変換器とを更に備える請求項１１記載のＣＭＯＳ画像センサ。
　　【請求項１４】
　上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰するデジタル補正段を更に備える請求項１３記載のＣＭＯＳ画像センサ。
　　【請求項１５】
　行及び列に配列された複数のアクティブ画素センサを有するＣＭＯＳ画像センサを備え、
　上記ＣＭＯＳ画像センサは、
　上記画素の各列に関連し、列バスを介して該画素に接続された列バッファを備え、
　上記列バッファは、
　上記列バスに接続され、相関二重サンプリングを行う増幅器と、
　基準電圧を供給する基準電圧供給源と、
　上記基準電圧供給源と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器と、
　上記増幅器の出力に接続されたアナログ／デジタル変換器と、
　上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰するデジタル補正段とを備え、
　上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とするデジタルビデオカメラ。
　　【請求項１６】
　上記列バッファと上記アナログ／デジタル変換器との間に接続されたラインドライバを更に備える請求項１５記載のデジタルビデオカメラ。
　　【請求項１７】
　上記ラインドライバと上記アナログ／デジタル変換器との間に接続されたプログラマブル利得増幅器を更に備える請求項１６記載のデジタルビデオカメラ。
　　【請求項１８】
　上記列バスに接続された増幅器は、複数の利得レベルを有することを特徴とする請求項１７記載のデジタルビデオカメラ。
　　【請求項１９】
　上記列バッファは、複数の列に亘って接続されており、各列からの出力は、該列バッファ上に多重化されることを特徴とする請求項１８記載のデジタルビデオカメラ。
 　
　ところで、原査定の拒絶の理由の概要は、
　
　本願の請求項１から請求項１９までに係る発明（補正前）は、下記刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 
　　　　　記 
刊行物１：特開２００２−３２０１４６号公報 
刊行物２：特開２０００−１５１２９０号公報 
刊行物３：特開２００４−１８０２６８号公報
刊行物４：特開２００４−０１５７０１号公報
刊行物５：特表２００２−５４２６７９号公報
　
　というものであるから、これについて検討する。
　
（ａ）刊行物１の記載事項
　原査定の拒絶の理由で通知された刊行物１には、以下のとおりの記載がある。
　
【０００１】
【発明の属する技術分野】本発明は、可変利得アンプ、固体撮像装置及び光信号読み出し方法に関し、より詳しくは、入力信号のレベルに応じて利得調整が可能な可変利得アンプと、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる、光信号をデジタル信号に変換して出力する固体撮像装置及び光信号読み出し方法に関する。
【０００２】
【従来の技術】ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、多くの画像入力デバイス装置に適用されている。
【０００３】特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を有することから、ＣＭＯＳ型イメージセンサが注目されている。
【０００４】そのようなＣＭＯＳ型イメージセンサが米国特許6,128,039に記載されている。この米国特許6,128,039のＣＭＯＳ型イメージセンサは、所謂アクティブピクセルセンサと呼ばれている。米国特許6,128,039から転記した図１０に示すように、定電流源Ｍ４等の能動負荷との組み合わせで、ソースフォロアにより信号電圧を出力させている。
【０００５】米国特許6,128,039のＣＭＯＳ型イメージセンサでは、信号電荷蓄積用の負荷容量Ｃ１及び読み出しトランジスタＭ２のゲート−ソース間容量ＣｇｓがＭ２のゲートに直列に接続される。これらの容量は、電荷／電圧変換の固定容量に並列に入ったことになり、見かけ上の電荷／電圧変換の固定容量を変化させる。また、Ｍ２のソースに接続されたＣ１が充電されることで信号読み出しの間にＭ２のソース電位は大きく変化し、この電位変化はＭ２のＣｇｓを通してＭ２のゲートに帰還されるので、入力電位も変化し、伝達特性の線形性を著しく損なう。このために、このＣＭＯＳ型イメージセンサでは読み出しトランジスタＭ２の負荷としての定電流源Ｍ４は不可避であった。
【０００６】また、近年、イメージセンサには積分方式コラム型アナログ／デジタル変換器（以下、コラム型ＡＤＣと称する。）が搭載されるようになっている。そのコラム型ＡＤＣにおいては、コンパレータによりアナログ信号である光電気信号を所定の勾配を有する比較ランプ電圧と比較し、パルスカウンタにより光電気信号の大きさに対応するパルス計数値に変換する。
【０００７】その場合、アナログ信号が小さいときには比較ランプ電圧の勾配も小さくしてダイナミックレンジを確保している。
　
【０００９】
【発明が解決しようとする課題】しかしながら、列毎に定電流源Ｍ４を備えたイメージセンサでは、定電流源Ｍ４が個々に特性のばらつきを持つため、列毎に利得のばらつきを生じる。そのばらつきが列単位のオフセット差として現れ、画面で見たときに所謂縦の固定パターンノイズとなって現れる。
【００１０】また、従来のイメージセンサから出力した信号電圧をコラム型ＡＤＣに入力させる場合、小さいアナログ信号に対応して比較ランプ電圧の勾配を小さくすると、ランプ信号の線形性やコンパレータの比較精度により、及び光電変換素子等に生じるオフセット電圧の影響により、ＳＮ比が制限される。
【００１１】更に、従来のイメージセンサでサンプリング画素を間引きすると、ＭＴＦ（Modulation Transfer Function：解像力）が劣化し、モアレの多い画像になる。また、サンプリングを間引きしたため、サンプリング画素間隔の逆数に比例するサンプリング周波数の２倍以下に低下すると、そのため折り返しノイズが発生する虞がある。さらに、画素数に応じて高速にイメージセンサを動作させる必要があるため、消費電力が大きくなってしまう。
【００１２】本発明は、上記従来技術の問題点に鑑みて発明されたものであり、光電気信号をデジタル化するに際して、ダイナミックレンジの向上を図りつつ、ＳＮ比の向上を図ることができる可変利得アンプ、固体撮像装置及び光信号読み出し方法を提供し、また、固定パターンノイズを低減し、さらに、サンプリング画素の間引きを行って低消費電力動作を維持しつつ、解像力の低下や折り返しノイズの発生を抑制することができる固体撮像装置及び光信号読み出し方法を提供するものである。
　
【００２５】（第１の実施の形態）
（ｉ）可変利得アンプの構成
図１を参照して、この発明の第１の実施の形態である可変利得アンプ１０５ａの詳細な構成について説明する。この可変利得アンプ１０５ａは２つの信号についての差信号を生成することができる増幅回路であり、特に差信号の大きさに応じて増幅率を変化させることができるという特徴を有する。
【００２６】可変利得アンプ１０５ａは、図１に示すように、正入力端子（＋）、負入力端子（−）及び出力端子を有する演算増幅器３１を備えている。正入力端子（＋）には参照電圧（Vref）が入力され、負入力端子（−）には、例えば、光センサアレイ１００の光電変換素子１０１の出力である第１の信号電圧Ｖｔ及び第２の信号電圧Ｖｎが入力される。出力端子からは、第２の信号電圧Ｖｎを第１の信号電圧Ｖｔから除いた差信号Ｖｓ（＝Ｖｔ−Ｖｎ）が出力される。
【００２７】また、可変利得アンプ１０５ａの入力端子から演算増幅器３１の負入力端子に至る信号経路にスイッチ素子ＳＷ１及びＳＷ２と、コンデンサＣ１からなる入力容量Ｃｉとが直列接続されている。入力容量Ｃｉの一端がスイッチ素子ＳＷ１，ＳＷ２を介して可変利得アンプ１０５ａの入力端子と接続され、入力容量Ｃｉの他端が演算増幅器３１の負入力端子と接続されている。スイッチ素子ＳＷ１及びＳＷ２が第１のスイッチ素子を構成する。
【００２８】スイッチ素子ＳＷ１は単体のｎチャネルＭＯＳトランジスタからなり、スイッチ素子ＳＷ２は１以上のＭＯＳトランジスタで構成された伝達ゲートからなる。ともに入力容量Ｃｉの一端への入力信号の入力をオン／オフする。可変利得アンプ１０５ａの入力端子に、例えば光電変換素子１０１の出力端が接続され、光電変換素子１０１を初期化するためにその出力端を通して大きな正の電圧を印加する場合に、第１のスイッチ素子のうちスイッチ素子ＳＷ１が有効に働き、可変利得アンプ１０５ａへの高電圧の入力を阻止する。
【００２９】入力容量Ｃｉの一端には、スイッチ素子（第２のスイッチ素子）ＳＷ３を介して参照電圧（Vref）が接続されている。また、演算増幅器３１の負入力端子（−）と出力端子との間には、帰還容量Ｃｆと、スイッチ素子（第３のスイッチ素子）ＳＷ４とが並列接続されている。
【００３０】帰還容量Ｃｆは複数のコンデンサＣ２、Ｃ３、Ｃ４から構成されている。さらに、コンデンサＣ２、Ｃ３、Ｃ４のうちコンデンサＣ３、Ｃ４を任意に選択して帰還容量Ｃｆの容量値を調整可能なように、各コンデンサＣ３、Ｃ４を演算増幅器３１の負入力端子（−）と出力端子の間に接続し、或いは非接続とする第５及び第６のスイッチ素子ＳＷ５、ＳＷ６が設けられている。
【００３１】なお、帰還容量Ｃｆを、接続が固定されたコンデンサＣ２のほかに、接続／非接続が選択可能な３つ以上のコンデンサから構成して、接続／非接続が選択可能な各コンデンサＣ３、Ｃ４、・・を演算増幅器３１の負入力端子（−）と出力端子の間に接続し、或いは非接続とする３つ以上の対応するスイッチ素子ＳＷ５、ＳＷ６、・・を設けることも可能である。
【００３２】演算増幅器３１の出力端子は、列毎にコラム型ＡＤＣ１０６の入力に接続される。このとき、演算増幅器３１から出力された差信号が次段のコラム型ＡＤＣ１０６へのデジタル符号化アナログ入力レベルの範囲から外れている場合に、差信号がアナログ入力レベルの範囲内に入るように増幅利得を調整する必要がある。このため、外部から自動的に或いは手動で、第５及び第６のスイッチ素子ＳＷ５、ＳＷ６のうち少なくとも何れか一を選択し、それらのオン／オフを制御する信号（Gsel1，Gsel2）を供給する。即ち、演算増幅器３１の増幅利得の調整は、演算増幅器３１の負入力端子（−）と出力端子との間に接続された帰還容量Ｃｆに対する入力容量Ｃｉの比（Ｃｉ／Ｃｆ）を調整することにより行なうことができる。この実施の形態では、帰還容量ＣｆはコンデンサＣ２、Ｃ３、Ｃ４の複数の容量素子から構成され、スイッチ素子（ＳＷ５、ＳＷ６）をオン、オフして適当な容量素子を任意選択できるようにしている。
【００３３】なお、図面では、上記のスイッチ素子ＳＷ１乃至ＳＷ６を模式的に記載しているが、上で説明したスイッチ素子ＳＷ１及びＳＷ２と同様に実際には１つ以上のトランジスタなどを用いて同じ機能を得ることができる。
【００３４】（ｉｉ）固体撮像装置の構成
次に、図１の可変利得アンプ１０５ａを適用した固体撮像装置について説明する。
【００３５】図２は、この発明の第１の実施の形態である固体撮像装置の回路構成図である。この固体撮像装置は、図２に示すように、光センサアレイ１００と、信号出力回路１０７とを備えている。信号出力回路１０７は、図１の可変利得アンプ１０５ａを列毎に配置した差信号生成回路１０５と、コラム型アナログ／デジタル変換器（以下、コラム型ＡＤＣと称する。）１０６とを備えている。行に並ぶ画素（光電変換素子）１０１のＭＯＳトランジスタを駆動して光の入射量に比例し、第２の信号電圧Ｖｎ成分を含まないデジタル化された映像信号（Ｖout1、・・・Ｖoutn）が行毎に信号出力回路１０７から出力される。
【００３６】まず、光センサアレイ１００について説明する。この光センサアレイ１００は、２次元の構成を採っており、画素１０１が行方向及び列方向にマトリクス状に配列されている。
【００３７】次いで、画素１０１内の素子構造について説明する。図８は、画素１０１内における素子レイアウトについて示す平面図である。また、図９は、図８のＩ−Ｉ線に沿う断面図に相当する、画素内の素子断面の構造について示す断面図である。
【００３８】画素１０１は、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。
【００３９】これら受光ダイオード１１１とＭＯＳトランジスタ１１２は、それぞれ異なるウエル領域、即ち第１のウエル領域１５ａと第２のウエル領域１５ｂに形成され、それらのウエル領域１５ａ、１５ｂは互いに接続されている。受光ダイオード１１１が形成された第１のウエル領域１５ａは光照射による電荷の発生領域の一部を構成している。ＭＯＳトランジスタ１１２が形成された第２のウエル領域１５ｂはこの領域１５ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。
【００４０】ＭＯＳトランジスタ１１２のドレイン領域１７ａはリング状のゲート電極１９の外周部を取り囲むように形成され、ソース領域１６はリング状のゲート電極１９の内周に囲まれるように形成されている。
【００４１】ドレイン領域１７ａが延在して受光ダイオード１１１の不純物領域１７が形成されている。即ち、不純物領域１７と低濃度のドレイン領域１７ａとは互いに接続した第１及び第２のウエル領域１５ａ，１５ｂの表層に大部分の領域がかかるように一体的に形成されている。
【００４２】さらに、この固体撮像素子の特徴であるキャリアポケット（高濃度埋込層）２５は、ゲート電極１９下の第２のウエル領域１５ｂ内であって、ソース領域１６の周辺部に、ソース領域１６を取り囲むように形成されている。
【００４３】ドレイン領域１７ａはコンタクト領域１７ｂを通してドレイン電圧（ＶＤＤ）供給線（又はドレイン電極）２２と接続され、ゲート電極１９は垂直走査信号（ＶＳＣＡＮ）供給線２１に接続され、ソース領域１６は垂直出力線（又はソース電極）２０に接続されている。
【００４４】また、上記画素１０１の構成要素は光透過性の絶縁膜により被覆されており、受光ダイオード１１１の受光窓２４以外の領域は絶縁膜の上に形成された金属層（遮光膜）２３により遮光されている。
【００４５】次に、図１、図２、図８、図９を参照して行と列に配列された画素１０１を駆動する周辺回路について説明する。図示していないが、センサアレイ１００の周辺には画素１０１を走査する信号を供給する、垂直走査信号（ＶＳＣＡＮ）の駆動走査回路及びドレイン電圧（ＶＤＤ）の駆動走査回路が配置されている。
【００４６】垂直走査信号（ＶＳＣＡＮ）の駆動走査回路から垂直走査信号供給線２１が行毎に一つずつ接続され、各垂直走査信号供給線２１は行方向に並ぶ全ての画素１０１内のＭＯＳトランジスタ１１２のゲート１９に接続されている。
【００４７】また、ドレイン電圧供給線（ＶＤＤ供給線）２２はドレイン電圧（ＶＤＤ）の駆動走査回路から行毎に一つずつ接続され、各ドレイン電圧供給線（ＶＤＤ供給線）２２は、行方向に並ぶ全ての画素１０１内のＭＯＳトランジスタ１１２のドレイン１７ａに接続されている。
【００４８】また、列毎に異なる垂直出力線２０ａ，・・，２０ｎが設けられて、各垂直出力線２０ａ，・・，２０ｎは列方向に並ぶ全ての画素１０１内のＭＯＳトランジスタ１１２のソース１６にそれぞれ接続されている。また、各垂直出力線２０ａ，・・，２０ｎには画素１０１を初期化するための大きな正の電圧を供給する図示しない昇圧回路が接続されている。即ち、列毎に各画素１０１のＭＯＳトランジスタ１１２のソース１６に昇圧された電圧が印加される。昇圧された電圧はさらにＭＯＳトランジスタ１１２のゲート−ソース間の容量を通して結果的にゲート１９にかかる。これにより、ウエル領域１５ａ、１５ｂにかかる電界強度を増して、キャリアの掃き出しを促進することができる。
【００４９】さらに、ＭＯＳトランジスタ１１２のソース１６は垂直出力線２０ａ，・・，２０ｎを通して信号出力回路１０７の入力端と接続している。言い換えれば、ソース１６は列毎に上記の差信号生成回路１０５内の可変利得アンプ１０５ａの入力端に接続し、信号読み出しのとき図１に示す入力容量Ｃｉに直結することになる。なお、図２では省略しているが、実際には垂直出力線２０ａ，・・，２０ｎの途中にはスイッチ素子等が設けられて信号の流れを制御している。
【００５０】差信号生成回路１０５の入力端に第１の信号電圧Ｖｔ及び第２の信号電圧Ｖｎが入力され、差信号生成回路１０５の出力端子からは、画素１０１を初期化したときに発生する第２の信号電圧Ｖｎを第１の信号電圧Ｖｔから除いた差信号Ｖｓ（＝Ｖｔ−Ｖｎ）が出力される。さらに、差信号生成回路１０５の出力は列毎にコラム型ＡＤＣ１０６の入力端に接続している。
【００５１】差信号生成回路１０５においては、外部からの信号Gsel1，Gsel2により帰還容量Ｃｆの容量値を選択して差信号Ｖｓの大きさがデジタル符号化アナログ入力レベルの範囲内に適合するように利得調整することができ、出力端子からはアナログ出力レベルが調整された差信号Ｖｓ又はＶｓampが出力される。
【００５２】コラム型ＡＤＣ１０６は、図３（ａ）、（ｂ）に示すように、不図示のコンパレータによりアナログ信号である差信号Ｖｓ又はＶｓampを所定の勾配を有する比較ランプ電圧ＶＬと比較し、不図示のパルスカウンタにより差信号Ｖｓ又はＶｓampの大きさに対応するパルス計数値Ｎｃ又はＮcaに変換する。なお、パルス計数値Ｎcaは、増幅利得を考慮した係数を乗じて実際の差信号Ｖｓに対応するパルス計数値Ｎｃに変換される。
【００５３】デジタル化された映像信号は、行毎の画素並びに対応して、コラム型ＡＤＣ１０６の出力端子から出力される。
【００５４】以上のように、この発明の実施の形態の固体撮像装置によれば、光信号に対応する差信号をデジタル符号化アナログ入力レベルの範囲内に適合するような利得で増幅することができる。
【００５５】また、上記した固体撮像装置は、画素１０１の出力端であるソース１６に定電流源などの能動負荷を接続しなくても光信号を読み出し得ることを特徴としている。これは、信号検出用ＭＯＳトランジスタ１１２がチャネル下、ソース領域１６を囲むように光発生電荷（ホール）を蓄積する高濃度埋込層２５を備えていることによる。この理由は、以下の通りである。
【００５６】ｐ型の高濃度埋込層２５のポテンシャル井戸に光発生ホールを蓄積して、空乏化したウエル領域１５ｂ内の負の空間電荷を変化させることにより、閾値が変調されて、ＭＯＳトランジスタ１１２の表面電位が決定される。このとき、外部電源によりゲート電位は一定電位に保たれているので、表面電位はポテンシャル井戸に蓄積された光発生ホールにより一意的に決まる。高濃度埋込層２５に蓄積された光発生ホールの状態はソース電位の影響を受けないので、信号電荷蓄積容量を負荷とするソースフォロワを形成して信号を読み出す場合、たとえ信号読み出しの間にソース電位が変化しても高濃度埋込層２５に不要な帰還作用を及ぼさない。従って、ＭＯＳトランジスタ１１２のソース領域１６に定電流源を接続してソース−ゲート間の電位差を一定に保つ必要がないため、特性を揃えることが容易な容量のみをソースフォロワの負荷としても表面電位をソースに伝えることができる。
【００５７】これにより、固定パターンノイズを抑制しつつ信号読み出しが可能となる。
【００５８】（ｉｖ）光信号の検出動作及び読み出し動作
次に、図３乃至図５を参照して、本発明の第１の実施の形態に係る光信号の検出動作及び読み出し動作を説明する。
【００５９】図３（ａ）、（ｂ）は、コラム型ＡＤＣ１０６の動作を示す図である。図４は、画素１０１に着目して、光信号の検出動作及び読み出し動作を説明するタイミングチャートである。上記した光信号検出用ＭＯＳトランジスタがｎＭＯＳの場合に適用する。
【００６０】図５は差信号生成回路１０５を動作させるためのタイミングチャートを示す。Ｖout1、・・・、Ｖoutnは信号出力回路１０７から出力されるデジタル化された映像信号を示す。
【００６１】光信号の検出動作及び読み出し動作は、図４に示すように、蓄積期間−読出期間−掃出期間（初期化期間）−ノイズ読出期間からなる一連の過程を繰り返し行う。
【００６２】まず、図４を参照して一連の動作を説明する。都合上、蓄積期間から説明を始める。また、必要により、図１、図２、図８及び図９も適宜参照する。
【００６３】蓄積期間では、受光ダイオード１１１に光照射を行って光発生ホールを発生させ、ＭＯＳトランジスタ１１２のチャネル領域下に転送し、高濃度埋込層２５に蓄積させる。これにより、ＭＯＳトランジスタ１１２の閾値電圧が変化するので、次の読出期間においてその閾値電圧の変化をソース電圧Ｖｐｓとして出力させる。
【００６４】読出期間では、ＭＯＳトランジスタ１１２を動作させて光発生ホールの蓄積量に比例した光信号としてソース電圧Ｖｐｓを出力し、入力容量Ｃｉに記憶させる。このソース電圧Ｖｐｓは光信号より電気信号に変換した信号電圧Ｖｔを構成し、光の強度に応じた真の信号電圧成分Ｖｓの他に第２の信号電圧成分Ｖｎを含んでいる。
【００６５】初期化期間では、スイッチ素子ＳＷ１を開放し、ＭＯＳトランジスタ１１２のソース領域１６を通してゲート電極１９及びドレイン領域１７ａに高電圧を印加し、受光ダイオード１１１及び光信号検出用ＭＯＳトランジスタ１１２から蓄積ホールを排出して画素１０１を初期化する。
【００６６】ノイズ読出期間では、初期化された状態でのソース電圧Ｖｐｓを第２の信号電圧Ｖｎとして画素１０１から出力し、信号出力回路１０７に入力させて第２の信号電圧Ｖｎを除去した差信号Ｖｓ（＝Ｖｔ−Ｖｎ）を取り出す。
【００６７】ノイズ読出期間終了後に再び上記した蓄積期間に戻る。
【００６８】次に、図５を参照し、差信号生成回路１０５、特に図１の可変利得アンプ１０５ａに着目して、蓄積期間−読出期間−掃出期間（初期化期間）−ノイズ読出期間からなる一連の過程に対応させながら、デジタル化された差信号Ｖｓの生成動作について詳細に説明する。
【００６９】蓄積期間では、信号ＳＣＭ，ＣＬＭをいずれもHighレベル（以下、Ｈレベルと称する。）として、スイッチ素子ＳＷ２，ＳＷ４をオン状態とし、かつ信号Load，ＲＳＭをいずれもLowレベル(以下、Ｌレベルと称する。)として、スイッチ素子ＳＷ１，ＳＷ３をオフ状態とする。
【００７０】蓄積期間の終了時の期間（入力容量初期化期間）に、信号Load，ＳＣＭ，ＲＳＭ，ＣＬＭ，Ｇsel1，Ｇsel2をいずれもＨレベルとして、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６をオン状態とし、入力容量ＣｉであるコンデンサＣ１、帰還容量ＣｆであるコンデンサＣ２、Ｃ３、Ｃ４の電荷を初期化する。
【００７１】その後、センサ信号読込み期間（読出期間）では、信号ＲＳＭをＬレベルとして、スイッチ素子ＳＷ３をオフ状態とする。他のスイッチ素子ＳＷ１，ＳＷ２，ＳＷ４は前の状態のまま保持する。これにより、可変利得アンプ１０５ａの入力容量Ｃｉに、それぞれ画素１０１からの第１の信号電圧Ｖｔが供給される。但し、この第１の信号電圧Ｖｔには、光信号成分Ｖｓと第２の信号電圧成分Ｖｎが含まれている。
【００７２】このとき、可変利得アンプ１０５ａの入力容量Ｃｉの両側の電位差はＶｔ−Ｖrefとなる。そして、スイッチ素子ＳＷ４がオン状態であるので、可変利得アンプ１０５ａの演算増幅器３１の出力はＶref となる。
【００７３】画素初期化期間（初期化期間）では、信号Load，ＳＣＭをＬレベルとして、スイッチ素子ＳＷ１，ＳＷ２をオフ状態とする。他のスイッチ素子ＳＷ３，ＳＷ４は前の状態のまま保持する。この間に、画素１０１の出力端に高い電圧を供給し、画素を初期化する。即ち、受光ダイオード１１１及びＭＯＳトランジスタ１１２内の蓄積電荷を空にする。
【００７４】その後、ノイズ読出期間では、立ち上がり時の期間（信号線初期化期間）に、図示しないスイッチ素子を介して垂直出力線２０ａ，・・，２０ｎを接地電位とし、信号ＳＣＭをＬレベルとして、スイッチ素子ＳＷ２をオフ状態のまま保持する。さらに、信号ＣＬＭをＬレベルとして、スイッチ素子ＳＷ４をオフ状態にするとともに、信号Ｇsel1をＨレベルとして、スイッチ素子ＳＷ５をオン状態にして容量素子Ｃ３を選択し、帰還容量Ｃｆを入力容量Ｃｉと等しくなるように設定する。ここでは、入力容量Ｃｉの容量値と等しい容量値をＣ２＋Ｃ３とする。さらに、信号Load，ＲＳＭをＨレベルとして、スイッチ素子ＳＷ１，ＳＷ３をオンにする。これにより、可変利得アンプ１０５ａ内の信号線に蓄積されている電荷を初期化する。また、入力容量Ｃｉの一端側がＶrefとなるため入力容量Ｃｉに蓄積されていた電荷Ｃｉ・（Ｖｔ−Ｖref）が帰還容量Ｃｆ（＝Ｃ２＋Ｃ３）に転送される。入力容量Ｃｉの両端の電位差は０となる。
【００７５】信号線初期化期間の経過後、信号ＳＣＭをＨレベルとして、スイッチＳＷ２をオン状態にするとともに、信号ＲＳＭ，ＣＬＭをＬレベルとして、スイッチＳＷ３，ＳＷ４をオフ状態にする。また、信号Ｇsel1をＨレベルとして、ＳＷ５をオン状態にして容量素子Ｃ３を選択する。これにより、可変利得アンプ１０５ａの入力容量Ｃｉの両端の電位差が０からＶｎ−Ｖrefに変化する。これに対応する電荷Ｃｉ・（Ｖｔ−Ｖｎ）／Ｃｆ（＝Ｖｓ）が帰還容量Ｃｆにも蓄積され、演算増幅器３１の出力は差信号Ｖｓを含む信号電圧（Ｖref−Ｖｓ）となる。
【００７６】次いで、差信号Ｖｓとデジタル符号化アナログ入力レベルの範囲と比較する。差信号Ｖｓの大きさがデジタル符号化アナログ入力レベルの範囲のときには、コラム型ＡＤＣ１０６にそのまま出力する。
【００７７】一方、差信号Ｖｓの大きさが、例えばデジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択する。ここでは、必要な増幅利得が得られる容量値をＣ２＋Ｃ４（＜Ｃ２＋Ｃ３）とすると、Ｇsel1をＬレベルとしてＳＷ５をオフ状態にするとともに、Ｇsel2をＨレベルとしてＳＷ６をオン状態にし、帰還容量Ｃｆとして容量素子Ｃ２＋Ｃ４を選択する。
【００７８】そして、入力容量Ｃｉ及び帰還容量Ｃｆを初期化した後、新たに第１の信号電圧Ｖｔを入力容量Ｃｉに入力して電荷に変換し、続いて、帰還容量Ｃｆに転送する。続いて、第２の信号電圧Ｖｎを入力容量Ｃｉ及び帰還容量Ｃｆに入力して電荷に変換する。即ち、可変利得アンプ１０５ａの入力容量Ｃｉである容量素子Ｃ１の両側の電位差がＶｔ−Ｖrefから０を経てＶｎ−Ｖrefに変化する。これに対応する電荷Ｃｉ・（Ｖｔ−Ｖｎ）／Ｃｆ（＝Ｖｓamp）が帰還容量Ｃｆである容量素子（Ｃ２＋Ｃ４）にも蓄積され、演算増幅器３１の出力から増幅された差信号Ｖｓampを含む信号電圧（Ｖref−Ｖｓamp） が出力される。
【００７９】そして、差信号Ｖｓ又はＶｓampを図２に示すコラム型ＡＤＣ１０６に入力させて、デジタル信号に変換させる。さらに、このデジタル信号を映像信号としてコラム型ＡＤＣ１０６の出力端子から出力する。
【００８０】ここで、本発明においては、各列毎にアンプを有することから、このアンプ毎に固有のオフセット値を持ち、このためコラム型ＡＤＣ１０６出力が各列毎にオフセット成分を含むことが予想されるが、このオフセット成分は予めデジタル化してメモリしておき、帰線消去期間におけるオプチカルブラック信号検出において補正信号として加算し、差信号のデジタル信号との間でデジタル演算することにより容易に除去することができる。
　
（ｂ）刊行物１発明
ｂ−１）列増幅器
　刊行物１には
「特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を有することから、ＣＭＯＳ型イメージセンサが注目されている。」（【０００２】）
「まず、光センサアレイ１００について説明する。この光センサアレイ１００は、２次元の構成を採っており、画素１０１が行方向及び列方向にマトリクス状に配列されている。
　次いで、画素１０１内の素子構造について説明する。図８は、画素１０１内における素子レイアウトについて示す平面図である。また、図９は、図８のＩ−Ｉ線に沿う断面図に相当する、画素内の素子断面の構造について示す断面図である。
　画素１０１は、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。
　これら受光ダイオード１１１とＭＯＳトランジスタ１１２は、それぞれ異なるウエル領域、即ち第１のウエル領域１５ａと第２のウエル領域１５ｂに形成され、それらのウエル領域１５ａ、１５ｂは互いに接続されている。受光ダイオード１１１が形成された第１のウエル領域１５ａは光照射による電荷の発生領域の一部を構成している。ＭＯＳトランジスタ１１２が形成された第２のウエル領域１５ｂはこの領域１５ｂに付与するポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域を構成している。」（【００３６】−【００３９】）
との記載があるから、刊行物１に記載されたイメージセンサは、複数の画素を有するＣＭＯＳを用いた画像センサであることは明らかである。
　そして、刊行物１には、「演算増幅器３１の出力端子は、列毎にコラム型ＡＤＣ１０６の入力に接続される。このとき、演算増幅器３１から出力された差信号が次段のコラム型ＡＤＣ１０６へのデジタル符号化アナログ入力レベルの範囲から外れている場合に、差信号がアナログ入力レベルの範囲内に入るように増幅利得を調整する必要がある。このため、外部から自動的に或いは手動で、第５及び第６のスイッチ素子ＳＷ５、ＳＷ６のうち少なくとも何れか一を選択し、それらのオン／オフを制御する信号（Gsel1，Gsel2）を供給する。」（【００３２】）の記載および、図面を参酌すると、刊行物１に記載されたイメージセンサでは、自動利得制御を行う増幅器（差信号生成回路１０５ａ）が列ごとに配置されていることが記載されているといえる。
　したがって、刊行物１には、複数の画素を有するＣＭＯＳを用いた画像センサで自動利得制御を行う列増幅器（差信号生成回路）が開示されている。
　
ｂ−２）基準値との比較
　刊行物１には
「次いで、差信号Ｖｓとデジタル符号化アナログ入力レベルの範囲と比較する。差信号Ｖｓの大きさがデジタル符号化アナログ入力レベルの範囲のときには、コラム型ＡＤＣ１０６にそのまま出力する。
　一方、差信号Ｖｓの大きさが、例えばデジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択する。ここでは、必要な増幅利得が得られる容量値をＣ２＋Ｃ４（＜Ｃ２＋Ｃ３）とすると、Ｇsel1をＬレベルとしてＳＷ５をオフ状態にするとともに、Ｇsel2をＨレベルとしてＳＷ６をオン状態にし、帰還容量Ｃｆとして容量素子Ｃ２＋Ｃ４を選択する。
　そして、入力容量Ｃｉ及び帰還容量Ｃｆを初期化した後、新たに第１の信号電圧Ｖｔを入力容量Ｃｉに入力して電荷に変換し、続いて、帰還容量Ｃｆに転送する。続いて、第２の信号電圧Ｖｎを入力容量Ｃｉ及び帰還容量Ｃｆに入力して電荷に変換する。即ち、可変利得アンプ１０５ａの入力容量Ｃｉである容量素子Ｃ１の両側の電位差がＶｔ−Ｖrefから０を経てＶｎ−Ｖrefに変化する。これに対応する電荷Ｃｉ・（Ｖｔ−Ｖｎ）／Ｃｆ（＝Ｖｓamp）が帰還容量Ｃｆである容量素子（Ｃ２＋Ｃ４）にも蓄積され、演算増幅器３１の出力から増幅された差信号Ｖｓampを含む信号電圧（Ｖref−Ｖｓamp） が出力される。
　そして、差信号Ｖｓ又はＶｓampを図２に示すコラム型ＡＤＣ１０６に入力させて、デジタル信号に変換させる。さらに、このデジタル信号を映像信号としてコラム型ＡＤＣ１０６の出力端子から出力する。」（【００７６】−【００７９】）　
　の記載があるから、刊行物１には、
ｉ）デジタル符号化アナログ入力レベルの範囲を示す何らかの値が与えられ、
ｉｉ）上記与えられた値と差信号とを比較し、
ｉｉｉ）比較の結果、差信号Ｖｓの大きさが、デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択することで、差信号を増幅しコラム型ＡＤＣ（Ａ／Ｄコンバータ）に入力させる、差信号生成回路が記載されている。
　
ｂ−３）まとめ（刊行物１発明）
　以上の記載によれば、刊行物１には、以下のとおりの発明（以下、刊行物１発明という。）が記載されている。
　
（刊行物１発明）
　複数の画素を有するＣＭＯＳを用いた画像センサで自動利得制御を行う列増幅器（差信号生成回路）であって、
　ｉ）デジタル符号化アナログ入力レベルの範囲を示す何らかの値が与えられ、
ｉｉ）上記与えられた値と差信号とを比較し、
ｉｉｉ）比較の結果、差信号Ｖｓの大きさが、デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択することで、差信号を増幅しコラム型ＡＤＣ（Ａ／Ｄコンバータ）に入力させる、差信号生成回路。
　
（ｃ）対比
　本件補正発明１と上記刊行物１発明とを対比する。
　
ｃ−１）「複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて・・・列バッファ。」
　刊行物１発明は、「複数の画素を有するＣＭＯＳを用いた画像センサで自動利得制御を行う列増幅器（差信号生成回路）」であるから、複数の画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列ごとに設けられた増幅器である点で、本件補正発明１の増幅器と一致する。
　本件補正発明１の列バッファについて、発明の詳細な説明を参酌しても、増幅を行うオペアンプの構成が記載されるのみであり、オペアンプが通常有するバッファ回路の機能を有することをバッファと称していると認められる。
　この点、刊行物１発明も、増幅器（差信号生成回路）は、本件補正発明１のオペアンプと同様の構成であり、上記オペアンプが有する通常のバッファとしての機能を有することは明らかであるから、刊行物１発明の、列ごとに設けられた増幅器（差信号生成回路）は、本件補正発明１の列バッファと相違がないといえる。
　以上まとめると、刊行物１発明は、「複数の画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファ」である点で、本件補正発明１と相違がない。
　もっとも、本件補正発明１は「複数のアクティブ画素」であるのに対し、刊行物１発明は、アクティブ画素であることについて特定されていない点で相違する。
　
ｃ−２）「少なくとも１つの画素に接続され、相関二重サンプリングを行う増幅器」
　刊行物１発明の列増幅器が少なくとも一つの画素に接続されていることは明らかであるから、刊行物１発明は、少なくとも１つの画素に接続された増幅器を備える点で、本件補正発明１と相違がない。
　もっとも、本件補正発明１の増幅器は、「相関二重サンプリングを行う増幅器」であるのに対し、刊行物１発明の増幅器は、相関二重サンプリングを行うことについて特定されていない点で相違する。
　
ｃ−３）「基準電圧を供給する基準電圧供給源」
　刊行物１発明は、デジタル符号化アナログ入力レベルの範囲を示す何らかの値が与えられるのであるから、基準値が差信号生成回路に与えられているといえる。上記基準値は、差信号と比較するのであり、上記差信号は電位差（電圧）であるから、基準値も電圧であるといえる。
　したがって、刊行物１発明は、基準電圧を供給する基準電圧供給源を有することが前提の発明であるといえる。
　もっとも、以下ｃ−４）で検討するように、基準電圧供給源が列バッファに備えられていない点で相違する。
　
ｃ−４）「上記基準電圧供給源と、上記増幅器の出力とに接続された比較器とを備え」
　刊行物１発明は、「上記与えられた値と差信号とを比較」している。
　刊行物１発明の差信号は差信号生成回路（増幅器）の出力であるから、「上記基準電圧供給源と、上記増幅器の出力とに接続された比較器」を用いて比較しているといえることは明らかである。
　ここで、本件補正発明１では、「複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて、・・・・上記基準電圧供給源と、上記増幅器の出力とに接続された比較器とを備え」であるから、列バッファに比較器を備えたものであるとえいる。
　そして、発明の詳細な説明および図面を参酌すれば、基準電圧（Ｖｒｅｆ）が、外部から、各列バッファに設けられた比較器の入力端子に供給されることにより、基準電圧と増幅器の出力とを比較していることが明らかであるから、本件補正発明１の「複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて・・・基準電圧を供給する基準電圧供給源」は、上記各列バッファの比較器に基準電圧が供給されることであるといえ、各列バッファの比較器は、上記供給される基準電圧と増幅器の出力とを比較する構成であることを、「上記基準電圧供給源と、上記増幅器の出力とに接続された比較器」と記載しているといえる。
　これに対し、刊行物１発明は、比較器を用い、基準電圧と増幅器との出力とを比較する構成は有しているといえるものの、上記比較器が、どのように配置されているかは明らかでないから、この点で相違する。
　以上まとめると、本件補正発明１と刊行物１発明とは、「基準電圧を供給する基準電圧供給源と」、「上記基準電圧供給源と、上記増幅器の出力とに接続された比較器と」を用いて、基準電圧と増幅器の出力とを比較ことを可能としている点で共通するものの、本件補正発明１では、上記「基準電圧供給源」、「比較器」が列バッファにおいて備える、すなわち、列バッファに設けられているといえるのに対し、刊行物１発明は、上記「基準電圧供給源」、「比較器」がどのように配置されているか特定されていない点で相違する。
　
ｃ−５）「上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力する」
　刊行物１発明は、「比較の結果、差信号Ｖｓの大きさが、デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択することで、差信号を増幅しコラム型ＡＤＣ（Ａ／Ｄコンバータ）に入力させる」ものである。
　すなわち、刊行物１発明では、画素からの信号が増幅器（差信号生成回路）を通過した後、まず最初に何らかの（設定値に設定された）基準値（レベルの値）と比較し、「デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには・・・増幅されるように・・・する」のであるから、最初は、増幅されない状態で、増幅器を通過し、増幅器を通過した後の信号が、あるレベル以下である場合増幅するというものである。
　これに対して、本件補正発明１では、「まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力」するのであるから、まず増幅器で増幅するような状態で、増幅器に信号を入力し、基準電圧未満の場合、上記増幅状態を保ったまま、信号を出力し、基準電圧以上であった場合、上記増幅器の状態を増幅しない状態に変更するものであるといえる。
　すなわち、本件補正発明１では、まず増幅状態で、増幅器から出力される信号と基準値とを比較し、基準値に収まっていれば、増幅した状態を保つに対し、刊行物１発明では、まず増幅しない状態で、増幅器から出力される信号と基準値とを比較し、基準値に収まっていれば、増幅しない状態を保つ点で相違するといえる。
　したがって、本件補正発明１では「上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力する」のに対し、刊行物１発明では、「比較の結果、差信号Ｖｓの大きさが、デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択することで、差信号を増幅しコラム型ＡＤＣ（Ａ／Ｄコンバータ）に入力させる」点で相違するといえる。
　
ｃ−６）まとめ（対比）
　以上まとめると、本件補正発明１と刊行物１発明とは、以下の一致点で一致し、相違点で相違する。
　
（一致点）
　複数の画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて、
　少なくとも１つの画素に接続された増幅器とを備え、
　基準電圧を供給する基準電圧供給源と、
　上記基準電圧供給源と、上記増幅器の出力とに接続された比較器とを用い、
　基準電圧と増幅器の出力とを比較することを可能とする、
　ことを特徴とする列バッファ。
　
（相違点）
相違点１
本件補正発明１は「複数のアクティブ画素」であるのに対し、刊行物１発明は、アクティブ画素であることについて特定されていない点。
　
相違点２
本件補正発明１は、「相関二重サンプリングを行う増幅器」であるのに対し、刊行物１発明は、相関二重サンプリングを行うことについて特定されていない点。
　
相違点３
本件補正発明１では、上記「基準電圧供給源」、「比較器」が列バッファにおいて備える、すなわち、列バッファに設けられているといえるのに対し、刊行物１発明は、上記「基準電圧供給源」、「比較器」がどのように配置されているか特定されていない点。
　
相違点４
本件補正発明１は「上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力する」のに対し、刊行物１発明は、「比較の結果、差信号Ｖｓの大きさが、デジタル符号化アナログ入力レベルの範囲の下限値よりも小さいときには、外部からの信号により、差信号Ｖｓの大きさがその下限値よりも大きくなるような利得で差信号Ｖｓが増幅されるように、帰還容量Ｃｆの容量値を選択することで、差信号を増幅しコラム型ＡＤＣ（Ａ／Ｄコンバータ）に入力させる」点。
　
（ｄ）判断
ｄ−１）相違点１について
　ＣＭＯＳセンサを利用した撮像素子において、アクティブ型、パッシブ型はいずれも周知慣用の構成であって、互いに置換可能であることは、当業者にはごく普通に知られたことであるから、刊行物１発明のＣＭＯＳを用いた画像センサをアクティブ画素を有するＣＭＯＳ画像センサとすることは、当業者が容易に発明をすることができたものである。
　
ｄ−２）相違点２について
　ＣＭＯＳ画像センサにおいて、その出力を得るとき相関二重サンプリングを行うことは、普通の構成であって、刊行物１発明の増幅器を、相関二重サンプリングを行う増幅器とすることは、当業者が容易になしえたことである。
　
ｄ−３）相違点３について
　刊行物１発明においても、各列増幅器（列バッファ）ごとに、その出力を基準値と比較する必要があることは明らかであり、各列ごとに比較する必要があるであれば、上記比較に用いる比較器を各列ごとに配置しようとすることは当業者が普通に想起し得たことである。
　そして、比較器を各列ごとに配置すれば、基準値も各列ごとに供給する必要があることは当然のことであるから、刊行物１発明において、上記相違点３の構成を採用することは当業者が容易になしえたことである。
　
ｄ−４）相違点４について
　上記（ｃ）ｃ−５）で検討したように、当該相違点は、本件補正発明１では、まず増幅状態で、増幅器から出力される信号と基準値とを比較し、基準値に収まっていれば、増幅した状態を保つのに対し、刊行物１発明では、まず増幅しない状態で、増幅器から出力される信号と基準値とを比較し、基準値に収まっていれば、増幅しない状態を保つ点で相違することにあるといえる。
　上記相違点は、本件補正発明の背景技術が「光感度が低い改善されたＣＭＯＳ画像センサを設計するためには、優れた低雑音特性が必要である。この場合、各画素で生成された雑音以外に、後続する全てのアナログ処理段における雑音の影響を考慮しなければならない。これらのシステム雑音源の影響を最小化するためには、画像センサ内で各画素センサ信号をできるだけ早く増幅することが有効である。増幅を早く行うと、信号が増幅され、増幅段の後の構成要素の雑音が増幅されないため、信号対雑音比は向上する。しかしながらこのような信号増幅には、増幅されて大きくなった信号がセンサのダイナミックレンジを超えてしまう可能性があるという問題がある。」（【０００２】）とあることから見て、信号対雑音比を向上させるために、まず増幅された状態とすることを前提とし、その上で、ダイナミックレンジを超えないようにするために、増幅した信号を（ダイナミックレンジを超えた場合のみ）増幅しない状態へと変化させるものであるのに対し、
刊行物１発明は、
「【０００６】また、近年、イメージセンサには積分方式コラム型アナログ／デジタル変換器（以下、コラム型ＡＤＣと称する。）が搭載されるようになっている。そのコラム型ＡＤＣにおいては、コンパレータによりアナログ信号である光電気信号を所定の勾配を有する比較ランプ電圧と比較し、パルスカウンタにより光電気信号の大きさに対応するパルス計数値に変換する。
【０００７】その場合、アナログ信号が小さいときには比較ランプ電圧の勾配も小さくしてダイナミックレンジを確保している。
・・・
【００１０】また、従来のイメージセンサから出力した信号電圧をコラム型ＡＤＣに入力させる場合、小さいアナログ信号に対応して比較ランプ電圧の勾配を小さくすると、ランプ信号の線形性やコンパレータの比較精度により、及び光電変換素子等に生じるオフセット電圧の影響により、ＳＮ比が制限される。
・・・
【００１９】このように、本発明によれば、アナログ信号電圧の振幅がデジタル符号化アナログ入力レベルの範囲よりも小さいときでも、アナログ信号電圧を増幅してデジタル符号化アナログ入力レベルの範囲に適合させることができる。これにより、アナログ信号電圧のデジタル化に際して、ダイナミックレンジを確保し、かつＳＮ比を向上させることができる。」
とあるように、通常の入力信号では、アナログ入力信号電圧は、デジタル符号化アナログ入力レベルの範囲となるように設計するものの、入力信号電圧が小さいときには、ダイナミックレンジが得られないため、当該小さい入力時にダイナミックレンジを確保しようと増幅するものであるといえる。
　すなわち、刊行物１発明では、増幅器からの出力はまず所定レベルの範囲内にある信号であることを前提とし、上記所定レベルの範囲内にあることが前提の信号が、所定レベルを下回ったときのみ、増幅する構成を想定しているのであって、増幅後の増幅器の出力が基準電圧を上回るような増幅をまず最初に行うことは想定しておらず、したがって、増幅器の出力と基準電圧とを比較した結果、増幅器の出力が、基準電圧未満の場合、まず最初に増幅した利得レベルを維持し、基準電圧以上の場合、まず最初に増幅した利得レベルと異なる利得レベルとする構成は、刊行物１発明から容易に発明をすることができたということはできない。
　
ｄ−４）まとめ（判断）
　以上のとおりであるから、本件補正発明１は、刊行物１ないし刊行物５の記載に基づき当業者が容易に発明をすることができたものであるということはできない。
　
ｄ−５）他の請求項について判断
　さらに、請求項１の記載を直接あるいは間接的に引用する発明である本件補正発明２ないし本件補正発明１０、請求項１１に記載された発明および請求項１１の記載を直接あるいは間接的に引用する発明である、本件補正発明１１ないし本件補正発明１４、請求項１５に記載された発明および請求項１５の記載を直接あるいは間接的に引用する発明である、本件補正発明１５ないし本件補正発明１９も、上記相違点４にかかる構成を有しているといえるから、本件補正発明１と同様の理由により、上記刊行物１ないし５に基づき当業者が容易に発明することができたものということはできない。
　
ｄ−６）他の拒絶の理由について
　また、他に独立して特許を受けることができない理由を発見しない。
　
ＩＶ）まとめ（補正の適否）
　以上のとおりであるから、本件補正は適法になされたものである。　　
 　
３．本願発明について
（１）本願発明
　上記したように、本件補正は適法なものであるので、本願の請求項１ないし１９に係る発明は、平成２４年１２月２６日付けの手続補正書により補正された明細書の記載からみて、その特許請求の範囲の請求項１ないし１９に記載された事項により特定されるとおりのものと認められ、その請求項１ないし１９の発明（以下、まとめて「本願発明」または、各請求項に係る発明をそれぞれ「本願発明１」、「本願発明２」・・「本願発明１９」という。）は、上記「２．（２）ＩＩＩ）」に記載されたとおりのものである。
　
（２）原査定の理由の概要
　原査定の拒絶の理由の概要は、上記「２．（２）ＩＩＩ）」に示したように、
　
　本願の請求項１から請求項１９までに係る発明（補正前）は、下記刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。 
　　　　　記 
刊行物１：特開２００２−３２０１４６号公報 
刊行物２：特開２０００−１５１２９０号公報 
刊行物３：特開２００４−１８０２６８号公報
刊行物４：特開２００４−０１５７０１号公報
刊行物５：特表２００２−５４２６７９号公報
　
　というものである
　
（３）当審の判断
　上記拒絶理由がないことは、上記２．（２）ＩＩＩ）で示したとおりである。
　
（４）むすび
　以上のとおりであるから、本願発明は、刊行物１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
  　
　また、他に本願を拒絶すべき理由を発見しない。
   　
　よって、結論のとおり審決する。