【事件の表示】
　平成　３年特許願第　１９３７７号「半導体メモリ装置」拒絶査定に対する審判事件［平成　４年　８月２０日出願公開、特開平　４−２３２６９２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成３年１月１９日（優先権主張１９９０年９月４日、韓国）の出願であって、その請求項１に係る発明は、平成７年７月１９日付け、および平成９年６月３０日付けの手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下「本願第１発明」という。）は、次のとおりである。
　「アドレス信号の状態遷移を検出して所定パルス幅を有するパルスを発生させるアドレス遷移検出手段と、
　前記アドレス遷移検出手段の出力パルスに応答して一対の入出力線をプレチャージ及び等化させるためのプレチャージ手段と、
　前記アドレス信号をディコーディングしてコラム選択信号を発生するためのコラムディコーダー手段と、
　前記コラムディコーダー手段のコラム選択信号に応答して前記一対の入出力線と選択された一対のビット線とを連結するためのゲート手段と、
　を具備した半導体メモリ装置において
　前記コラムディコーダー手段は、入力された前記アドレス信号を前記アドレス信号の状態遷移時からディコーディングして前記入出力線のプレチャージ及び等化動作が完了された直後に前記コラム選択信号を発生する信号遅延特性を有することを特徴とする半導体メモリ装置。」
２．引用刊行物
　これに対して、原審の拒絶の理由に引用された特開平１−２１１２９８号公報（平成１年８月２４日出願公開。以下「引用例１」という。）には、図面とともに次の各記載がある。
（イ）「従来の多くの半導体メモリにおいて、アドレス入力の変化を検知して、チップ内部でクロックパルスを発生し、そのクロックパルスをビット線、センス線のイコライズ等に用いて、読み出し動作を高速化している。」（第１頁左下欄第２０行〜同頁右下欄第４行）
（ロ）「第１図は本発明の一実施例を示す。すなわち、アドレスｉがローアドレス、アドレスｊがカラムアドレスとして入力され、それぞれ対応したアドレス入力バッファ３，４、アドレスプリデコーダ５，６、ローメインデコーダ７及びカラムメインデコーダ８を通った後、それぞれワード線ＷＬおよびカラムデコード信号ＣＤとしてメモリセルＭのセルトランスファゲートおよびビット線ＢＬ、ＢＬのトランスファゲートの選択／非選択動作を行なう。又、前記アドレス入力バッファ３，４の出力端にはそれぞれ対応してアドレストランジションディテクタ（ＡＴＤ；アドレス信号変化検知回路）１０，１１が設けられ、このＡＴＤ１０，１１によりアドレス信号の変化を検知してクロックパルスφＥＱを発生し、このクロックパルスφＥＱをビット線イコライザ１７，１８（又はセンスアンプ線イコライザ）に加えることによってアドレス選択が行なわれる前に、ビット線対（又はセンスアンプ１９の出力線であるセンスアンプ線対）をイコライズし、前サイクルデータの影響を短時間で消滅させることによって、その後に続く読み出し動作の高速化を引き出す。」（第３頁左下欄第４行〜同頁右下欄第６行）
（ハ）「又、信号伝搬の速いアドレスｊのアドレスプリデコーダ６の後段には信号伝搬の非選択動作に比べて選択動作に対してより遅延を大きくした回路例えばフィルタまたは遅延回路２１が追加接続されている。これらのフィルタまたは遅延回路２１は、Ｖｓｓノイズによって発生した入力信号レベル誤検知による信号ノイズを吸収、低減し、より内部への信号伝搬をおさえる。」第３頁右下欄第１１行〜１８行）
（ニ）「第２図に示すように、Ａｊ＊＊からＡｊ＊への遅延はＡｊ＊の変化がＡＴＤによって発生されるイコライズパルスφＥＱの時間帯に含まれていれば読み出しアクセス時間の犠牲は全く伴わないことになる。」（第４頁右上欄第１０行〜１３行）
３．対比
　そこで、本願第１発明（前者）と前記引用例１に記載された発明（後者）とを対比する。
　まず、前記した記載（イ）〜（ニ）を踏まえ図面第１図に示される半導体メモリ装置をみると、図面第１図には、次の事項が開示されている。
　与えられたローアドレスｉとカラムアドレスｊはそれぞれアドレス入力バッファ３と４に入り、アドレス入力バッファ３と４のそれぞれの一方の出力は、ＡＴＤ（アドレス　トランジション　ディテクタ）回路１０と１１に入り，該ＡＴＤ回路１０と１１の出力は共にクロック発生器１２に導かれ、クロック発生器１２はビット線イコライザ１７，１８に等化パルスφＥＱを供給しビット線をイコライズする。
　他方、アドレス入力バッファ３と４のもう一つのそれぞれの出力は、アドレスプリデコーダ５と６に導かれ、アドレスプリデコーダ５の出力Ａｉ＊は、ローメインデコーダ７に出力され、該ローメインデコーダ７は半導体メモリ装置に行選択信号を出力する。また、アドレスプリデコーダ６の出力Ａｊｉｎ＊はフィルタまたは遅延回路２１にて所定時間遅延され、出力Ａｊ＊としてカラムメインデコーダ８に出力され、該カラムメインデコーダ８は半導体メモリ装置のメモリセル部に列選択信号を出力する。
　そして、前者と後者はその回路構成において、明らかに、後者の「ＡＴＤ（アドレス　トランジション　デテクタ）、及びクロック発生器１２」は前者の「アドレス遷移検出手段」に相当し、後者の「イコライザ１７，１８」は一対の入出力線に接続されるビット線をプリチャージ及び等価させるためのものであることは明らかであるから、前者の「プレチャージ手段」に相当し、後者の「アドレスプリデコーダ６及びカラムメインデコーダ８」は前者の「コラムディコーダ手段」に相当する。また、後者は一対の入出力線ＤＬ、ＤＬと一対のビット線ＢＬ、ＢＬを有しそれらはゲート手段で連結されているから、後者のゲート手段は前者の「ゲート手段」に相当することは明らかである。さらに、引用例１のものは、アドレス選択が行われる前に、ビット線対をイコライズするものであるから、アドレスプリデコーダ６及びカラムメインデコーダ８はアドレス入力バッファ４から入力された信号を、その状態遷移時からでコーディングして、ビット線のイコライズ後にコラム選択信号を発生するものということができる。
　したがって、前者と後者は、
　「アドレス信号の状態遷移を検出して所定パルス幅を有するパルスを発生させるアドレス遷移検出手段と、
　前記アドレス遷移検出手段の出力パルスに応答して対象とする線をプレチャージ及び等化させるためのプレチャージ手段と、
　前記アドレス信号をディコーディングしてコラム選択信号を発生するためのコラムディコーダー手段と、
　前記コラムディコーダー手段のコラム選択信号に応答して前記一対の入出力線と選択された一対のビット線とを連結するためのゲート手段と、
　を具備した半導体メモリ装置において
　前記コラムディコーダー手段は、入力された前記アドレス信号を前記アドレス信号の状態遷移時からディコーディングして前記入出力線のプレチャージ及び等化動作が完了された後に前記コラム選択信号を発生する信号遅延特性を有することを特徴とする半導体メモリ装置。」
である点で一致し、次の点で相違する。
（相違点）
（１）プレチャージ手段のアドレス遷移検出手段の出力パルスに応答してプレチャージ及び等価させる対象が、前者は一対の入出力線であるのに対して、後者は複数対のビット線である点。
（２）コラムディコーダ手段の信号遅延特性が、前者においてはプレチャージ及び等価動作が完了された直後にコラム選択信号を発生するものであるのに対して、後者においてはプレチャージ及び等価動作が完了された後にコラム選択信号を発生するものであることは明らかであるが直後とは明示していない点。
４．当審の判断
　相違点（１）について検討すると、前者と後者はともに、対となっている入出力線（引用例１においてはＤＬ、バーＤＬが相当）と対になっているビット線はゲートを介して接続されており、ゲートが導通された状態においてはこれらの線は接続された状態となるが、これらは半導体メモリ装置本来の動作であるメモリセルから読み出しをするときにゲートを導通させるものであり、そのときに一対のビット線がプレチャージ及び等価されていれば所望の動作をすると考えられるから、この読み出し動作をさせるときにプレチャージ及び等価をさせるものを、複数対のビット線に替え一対の入出力線とすることは、当業者ならば容易に推考できる程度のものと認められる。
　相違点（２）について検討すると、本願第１発明における「直後」の意味は、アドレス遷移検出手段の出力パルスが、プレチャージ系統（審判請求理由補充書中で「データライン」と言っているのはこの系統のことと解される。）のみを制御し、アドレスディコード系統の制御はしないようにしていることに由来するものであって、本願明細書及び図面を見ても他に「直後」といえる原因は考えられないところ、引用例１に開示されている第１図のものの動作も、回路としてみれば本願第１発明と同様の構成となっているから、本願第１発明でいうところの「直後」に該当するということができる。
　したがって、上記相違点は実質的なものということができない。
 また、前者の奏する効果も、後者に示される当業者に良く知られた技術から、当業者であれば容易に予測できる程度のものであって、格別のものとはいえない。
５．むすび
　以上から明らかなように、本願第１発明は、前記引用例１に記載された発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、本願は、特許請求の範囲に記載された他の請求項に係る発明について審理するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。