【事件の表示】
　平成１年特許願第２８６２１１号「キャッシュメモリ装置」拒絶査定に対する審判事件［平成３年６月２４日出願公開、特開平３−１４７１５３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ａ　本願発明
１　本件審判請求に係る特許願は，平成１年１１月２日になしたものであって，明細書及び図面の記載からみて，
　その特許請求の範囲の欄の請求項１の記載に係る発明（以下，「本願発明」という）の構成は，
　メインメモリと，前記メインメモリの共通領域を夫々リード・ライトアクセスすると共に夫々キャッシュメモリを有する複数のプロセッサと，前記メインメモリ及び前記プロセッサの動作を制御するバスコントローラとを備え，
　前記プロセッサの各々は，前記プロセッサの一つから前記メインメモリへのライト動作時に選出される書込みアドレスを取り込むデータ保持回路と，該取り込んだ書込みアドレスと前記キャッシュメモリ自身が格納しているデータのアドレスとを比較し，その比較結果が一致したとき一致信号を出力する比較回路と，前記一致信号を受け前記一致信号に基づいて前記キャッシュメモリ自身が格納している前記一致した書込みアドレスに対応するデータを無効化しその無効化動作が終了したとき無効化終了信号を出力する無効化回路と，前記無効化終了信号を受け前記無効化終了信号に応答してチェック完了信号を出力するチェック完了信号発生回路とを備え，
　前記バスコントローラは，少なくとも前記キャッシュメモリの全てからの前記チェック完了信号を受けたときメモリアクセス要求を受け付ける受付回路とを備えることを特徴とするキャッシュメモリ装置，
である。
２　特許請求の範囲の欄の請求項１には「‥‥‥（前略）‥‥‥を有する複数のプロセッサと，前記キャッシュメモリの各々が格納しているデータと前記メインメモリが記憶しているデータの一致性を制御するバスコントローラとを備え，前記キャッシュメモリの各々は，前記プロセッサの一つから‥‥‥（後略）‥‥‥」と記載されているが，（１）（両データの）「一致性を制御する」の意味が不明であり，仮に「バスコントローラ」が「データの一致性」に何らかの制御をする意味だとしても，実施例の記載と相違し，また（２）「前記キャッシュメモリの各々」が，「データ保持回路」と「比較回路」と「無効化回路」と「チェック完了信号発生回路」とを備えることも，実施例の記載（前記４つの回路は前記プロセッサの各々が備える，第２図とその説明参照）と相違し，且つ明細書及び図面の記載からみて，実施例の記載が正しいことが明らかであるので，前記の様に認定する。
（〔課題を解決するための手段〕の欄の記載は，特許請求の範囲の欄の請求項１の記載と一致しない。出願人からの平成１２年１０月１０日付けＦＡＸの特許請求の範囲の欄の請求項１の記載を参照した）
Ｂ　刊行物記載の発明
１　原査定の理由において提示された，特開昭６４−２８７５６号公報（昭和６４年１月３１日特許庁発行，以下「刊行物１」という）には，
　「主記憶装置５」と，前記「主記憶装置５」の共通領域を夫々リード・ライトアクセスすると共に夫々「バッファメモリ３，４」を有する複数の「処理装置１，２」と，前記「主記憶装置５」及び前記「処理装置１，２」の動作を制御する「主記憶装置５」とを備え，
　前記「処理装置１，２」の各々は，前記「処理装置１，２」の一つから前記「主記憶装置５」へのライト動作時に選出される「記憶アドレス」（「キャンセルアドレス」）を取り込む「キャンセルスタックレジスタ３０」乃至「キャンセルアドレスレジスタ３１」と，該取り込んだ「記憶アドレス」と前記「バッファメモリ３，４」自身が（「アドレスアレイメモリ３４」に）格納しているデータの「部分アドレス３６」とを比較し，その比較結果が一致したとき「キャンセル一致出力３８」を出力する「比較回路３７」と，前記「キャンセル一致出力３８」を受け前記「キャンセル一致出力３８」に基づいて前記「バッファメモリ３，４」自身が格納している前記一致した「記憶アドレス」に対応するデータを（「有効フラグ３５」を無効化することにより）無効化する無効化回路とを備え，
　前記「主記憶装置５」は，メモリアクセス要求を受け付ける受付回路とを備える「バッファ制御」装置，
の発明が記載されている。
　ここで，上記発明を本願発明の用語で表現する。
　上記発明の「処理装置１，２」，「比較回路３７」は，夫々本願発明の「プロセッサ」，「比較回路」と同義であり，
　上記発明の「バッファメモリ３，４」，「記憶アドレス」（「キャンセルアドレス」），「キャンセルスタックレジスタ３０」乃至「キャンセルアドレスレジスタ３１」，「部分アドレス３６」，「キャンセル一致出力３８」，「バッファ制御」装置は，夫々本願発明の「キャッシュメモリ」，「書込みアドレス」，「データ保持回路」，「（格納しているデータの）アドレス」，「一致信号」，「キャッシュメモリ装置」と等価であり，
　上記発明の「主記憶装置５」は，情報を記憶すると共に，「処理装置１，２」から「要求線７，８」（本願発明の「バスリクエスト線７ｎ」と等価である）を用いて（「バスリクエスト信号」を送って）「主記憶装置５」内の情報更新のために「バス６」の使用を要求し，この要求を受け付けると「受付線９，１０」（本願発明の「バスアクノリッジ線８ｎ」と等価である）を介して「処理装置１，２」に「バス６」の使用許可信号（「バスアクノリッジ信号」）を送出する点で，本願発明の「メインメモリ」と「バスコントローラ」から成る手段と等価であることを考慮すると，
　刊行物１には，
　メインメモリと，前記メインメモリの共通領域を夫々リード・ライトアクセスすると共に夫々キャッシュメモリを有する複数のプロセッサと，前記メインメモリ及び前記プロセッサの動作を制御するバスコントローラとを備え，
　前記プロセッサの各々は，前記プロセッサの一つから前記メインメモリへのライト動作時に選出される書込みアドレスを取り込むデータ保持回路と，該取り込んだ書込みアドレスと前記キャッシュメモリ自身が格納しているデータのアドレスとを比較し，その比較結果が一致したとき一致信号を出力する比較回路と，前記一致信号を受け前記一致信号に基づいて前記キャッシュメモリ自身が格納している前記一致した書込みアドレスに対応するデータを無効化する無効化回路とを備え，
　前記バスコントローラは，メモリアクセス要求を受け付ける受付回路とを備えるキャッシュメモリ装置，
の発明（以下，「第１の発明」という）が記載されている。
２　同様に，原査定の理由において提示された，特開昭５７−１７６５８８号公報（昭和５７年１０月２９日特許庁発行，以下「刊行物２」という）には，
　「主記憶装置６」と，（「バッファ記憶装置４」を有する「中央処理装置３」と「入出力処理装置５ｎ」とから成る）複数の「処理装置３，５ｎ」と，前記「主記憶装置６」及び前記「処理装置３，５ｎ」の動作を制御する「バス制御装置１」とを備え，
　前記「処理装置３」は，「ストア・アドレス・レジスタ４ｃ」と，「比較器４ｄ」と，「一致信号４ｅ」を受け前記「一致信号４ｅ」に基づいて「バッファ記憶装置４」自身が格納している一致した「ストア・アドレス」に対応するデータを（「フラグ４ｂ」を無効化することにより）無効化しその無効化動作が終了したとき無効化終了信号を出力する無効化回路と，前記無効化終了信号を受け前記無効化終了信号に応答して「無効化調査完了信号４ｆ」を出力する「無効化調査完了信号４ｆ」発生回路とを備え，
　前記「バス制御装置１」は，前記「バッファ記憶装置４」からの前記「無効化調査完了信号４ｆ」を受けたときメモリアクセス要求（「ストア要求」）を受け付ける受付回路とを備える「電子計算機」，
の発明が記載されている。
　なお，刊行物２には，無効化回路，「無効化調査完了信号４ｆ」発生回路，及び受付回路について明記されていない。しかし，その第３頁左上欄第２行〜第６行に，一致した場合に「フラグ４ｂ」を無効化することが記載されているので，前記無効化回路を有することは自明である。また，前記記載に続いて〜第８行に，「フラグ（４ｂ）を無効化して後，無効化調査完了信号（４ｆ）が（「バス制御装置１」の）競合制御部（１ａ）に報告され，通常の競合制御に戻ることを許可する」と記載されているので，前記「無効化調査完了信号４ｆ」発生回路及び受付回路を有すること，前記「無効化調査完了信号４ｆ」発生回路は前記無効化回路が無効化処理を終了した後に動作すること，それ故前記無効化回路は無効化動作が終了したとき無効化終了信号を出力すると共に，「無効化調査完了信号４ｆ」発生回路は無効化終了信号を受け無効化終了信号に応答して「無効化調査完了信号４ｆ」を出力することは，当業者に自明であると認められるので，前記のように認定した。
　ここで，上記発明を本願発明の用語で表現する。
　上記発明の「主記憶装置６」，「中央処理装置３」，「比較器４ｄ」，「一致信号４ｅ」は，夫々本願発明の「メインメモリ」，「プロセッサ」，「比較回路」，「一致信号」と同義であり，
　上記発明の「バッファ記憶装置４」，「バス制御装置１」，「ストア・アドレス・レジスタ４ｃ」，「ストア・アドレス」，「無効化調査完了信号４ｆ」，「電子計算機」は，夫々本願発明の「キャッシュメモリ」，「バスコントローラ」，「データ保持回路」，「書込みアドレス」，「チェック完了信号」，「キャッシュメモリ装置」と等価であり，
　上記発明の「入出力処理装置５ｎ」は，「主記憶装置６」に対して書込み処理を要求するする点で，本願発明の「プロセッサ」と等価であることを考慮すると，
　刊行物２には，
　メインメモリと，複数のプロセッサと，前記メインメモリ及び前記プロセッサの動作を制御するバスコントローラとを備え，
　前記プロセッサは，データ保持回路と，比較回路と，一致信号を受け前記一致信号に基づいてキャッシュメモリ自身が格納している一致した書込みアドレスに対応するデータを無効化しその無効化動作が終了したとき無効化終了信号を出力する無効化回路と，前記無効化終了信号を受け前記無効化終了信号に応答してチェック完了信号を出力するチェック完了信号発生回路とを備え，
　前記バスコントローラは，少なくとも前記キャッシュメモリからの前記チェック完了信号を受けたときメモリアクセス要求を受け付ける受付回路とを備えるキャッシュメモリ装置，
の発明（以下，「第２の発明」という）が記載されている。
Ｃ　本願発明の創作可能性
　本願発明（以下，「前者」という）と刊行物１に記載された第１の発明（以下，「後者」という）とを比較すると，
　両者が，
　メインメモリと，前記メインメモリの共通領域を夫々リード・ライトアクセスすると共に夫々キャッシュメモリを有する複数のプロセッサと，前記メインメモリ及び前記プロセッサの動作を制御するバスコントローラとを備え，
　前記プロセッサの各々は，前記プロセッサの一つから前記メインメモリへのライト動作時に選出される書込みアドレスを取り込むデータ保持回路と，該取り込んだ書込みアドレスと前記キャッシュメモリ自身が格納しているデータのアドレスとを比較し，その比較結果が一致したとき一致信号を出力する比較回路と，前記一致信号を受け前記一致信号に基づいて前記キャッシュメモリ自身が格納している前記一致した書込みアドレスに対応するデータを無効化する無効化回路とを備え，
　前記バスコントローラは，メモリアクセス要求を受け付ける受付回路とを備えるキャッシュメモリ装置，
を構成要件としている点で一致しており，
(1)　前者が，前記「無効化回路」にチェック完了信号発生回路を付設し，「無効化回路」の無効化動作が終了したとき無効化終了信号を出力させ，この無効化終了信号をチェック完了信号発生回路で受けこの無効化終了信号に応答してチェック完了信号を出力させると共に，前記バスコントローラの受付回路に，前記キャッシュメモリからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにしているのに対して，後者がそのようなチェック完了信号発生回路を設けておらず，また受付条件を明らかにしていない点，
(2)　前者が，前記プロセッサの全てについて(1)のようにすると共に，前記キャッシュメモリの全てからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにしているのに対して，後者が(1)のようにしていない点，
で相違している。
　従って，本願発明は，刊行物１に記載された第１の発明において，(1)′前記「無効化回路」にチェック完了信号発生回路を付設し，「無効化回路」の無効化動作が終了したとき無効化終了信号を出力させ，この無効化終了信号をチェック完了信号発生回路で受けこの無効化終了信号に応答してチェック完了信号を出力させると共に，前記バスコントローラの受付回路に，前記キャッシュメモリからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにし，(2)′前記プロセッサの全てについて(1)′のようにすると共に，前記キャッシュメモリの全てからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにすることにより，発明をすることができたものである。
Ｄ　本願発明の創作容易性
　上記(1)′，(2)′について検討する。
(1)′について，
　一致信号を受け一致信号に基づいてキャッシュメモリ自身が格納している一致した書込みアドレスに対応するデータを無効化しその無効化動作が終了したとき無効化終了信号を出力する無効化回路と，前記無効化終了信号を受け前記無効化終了信号に応答してチェック完了信号を出力するチェック完了信号発生回路とを備え，前記バスコントローラは，少なくとも前記キャッシュメモリからの前記チェック完了信号を受けたときメモリアクセス要求を受け付ける受付回路とを備えたキャッシュメモリ装置は，刊行物２に第２の発明として記載されているので，
　刊行物１に記載された第１の発明において，
　前記「無効化回路」にチェック完了信号発生回路を付設し，「無効化回路」の無効化動作が終了したとき無効化終了信号を出力させ，この無効化終了信号をチェック完了信号発生回路で受けこの無効化終了信号に応答してチェック完了信号を出力させると共に，前記バスコントローラの受付回路に，前記キャッシュメモリからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにして本願発明のようにすることは，当業者が容易になし得たことである。
(2)′について，
　刊行物１に記載された第１の発明の前記「プロセッサ」は，その第３頁左上欄第２０行〜右上欄第４行の記載から３個以上も含まれ，その場合各「プロセッサ」は何れも無効化調査する必要があることは周知である（刊行物１の従来例の説明でも記載されている）ので，刊行物１に記載された第１の発明において，前記プロセッサの全てについて(1)′のようにすることは，容易になし得たことであり，
　その場合，全ての「プロセッサ」の無効化調査が終了してから，即ち全ての「プロセッサ」の前記キャッシュメモリの一致した書込みアドレスに対応するデータを無効化してから，次のメモリアクセス要求を受け付けなければならないことは，当業者に容易に考えられることであると認められるので，
　刊行物１に記載された第１の発明において，
　前記プロセッサの全てについて(1)′のようにすると共に，前記キャッシュメモリの全てからの前記チェック完了信号を受けたときメモリアクセス要求を受け付けるようにして本願発明のようにすることは，当業者が容易になし得たことである。
Ｅ　出願人の主張の検討
　出願人の平成１２年４月２６日付け審判請求書の【請求の理由】の【本願発明が特許されるべき理由】（２），（３）における主張について検討する。
　出願人は（２），（３）において，（１）刊行物２（引用例１）の第３図とその関連説明について，要するに，第３図に明記されたもののみが正しい，その記載に依れば，比較器４ｄからの出力である「一致信号４ｅ」と「無効化調査完了信号４ｆ」が同一であり，「競合制御部１ａ」で受けるのは「一致信号４ｅ」である（第３頁第１２行〜第２３行，第４頁第１１行〜第１７行），それ故（２）刊行物２，１（引用例１，２）には本願発明の無効化回路とチェック完了信号発生回路は記載されていない，旨主張している。
１　しかし，出願人は，第３図に明記されたもののみが正しいと主張するその根拠を述べていない。
２　出願人は，刊行物２（引用例１）の第３頁左上欄第２行目乃至第８行目に，データが一致したとき無効化処理を行い，その後に無効化調査完了信号４ｆが競合制御部１ａに送られ，競合制御部１ａが通常の競合制御に戻ることが記載されていることを認めながら（第３頁第１８行〜第２０行，第４頁第１１行〜第１２行），「実際」は第３図に明記されたもののみが正しいと主張する。
　しかし，第３図が「実際」であり前記文言が「実際」でない理由は全く述べていない。
　従つて，出願人の前記の主張は根拠が無い。
３　かえって，出願人は，第３図に明記されたものが正しい，「一致信号４ｅ」と「無効化調査完了信号４ｆ」が同一である即ち「無効化処理と無効化完了信号の送達が同時に行われる」と，「無効化処理が実際終了しないうちに競合制御部１ａに無効化処理が終了したものとして伝達する問題がある」ことを認めており（第４頁第１４行〜第１７行），第３図に明記されたものが正しい即ち「一致信号４ｅ」と「無効化調査完了信号４ｆ」が同一であるという前提に誤りがあることを自認している。
４　特許明細書の記載に於いて，出願発明の特徴を説明する部分に直接関係ない構成を簡略化し或いは省略して表現することは，当業者の常用するところであり，また特許明細書を読む場合，その一部だけから解釈するのでなく，明細書及び図面全体を整合性を持って解釈するべきである。
５　「一致信号４ｅ」と「無効化調査完了信号４ｆ」が同一であると解釈すると，３項で述べた前記の様な問題が生じて刊行物２（引用例１）の出願発明が成立せず，記号を含めて用語を「一致信号４ｅ」，「無効化調査完了信号４ｆ」と異ならせており，且つその第３頁左上欄第２行〜第８行に前記の様な記載があることを考慮すると，無効化処理が終了した後に動作し「無効化調査完了信号４ｆ」を出力する「無効化調査完了信号４ｆ」発生回路が黙示的に記載されていると解するのが妥当である。（Ｂの２項参照）
６　結局，出願人の前記（１），（２）の主張は失当である。
Ｆ　結び
　以上Ａ〜Ｅ項を総合して判断すると，本願明細書の特許請求の範囲の欄の請求項１の記載に係る発明は，刊行物１に記載された第１の発明に基づき刊行物２に記載された第２の発明を用いて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により，本件審判請求人である本願出願人は本願明細書の特許請求の範囲の欄の請求項１の記載に係る発明について特許を受けることができない。
  よって，結論の通り審決する。