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　特願２００９−５３７２９８「マルチスレッド化デジタル信号プロセッサに関する非侵入型、スレッド選択式デバッギング方法及びシステム」拒絶査定不服審判事件〔平成２０年　５月２２日国際公開、ＷＯ２００８／０６１０６７、平成２２年　４月　２日国内公表、特表２０１０−５１０５８１、請求項の数（２１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯 
　本願は、平成１９年１１月１２日を国際出願日（優先権主張日：２００６年１１月１５日、米国）とする出願であって、平成２３年８月３１日付けで拒絶理由通知がなされ、平成２４年３月６日付けで手続補正がなされるとともに同年３月１５日付けで意見書が提出されたが、同年５月１８日付けで拒絶査定がなされ、これに対して平成２４年９月２４日付けで拒絶査定不服審判請求がなされたものである。 
 　 
２．本願発明
　本願の請求項１乃至２１に係る発明は、平成２４年３月６日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される、以下のとおりのものである。
「【請求項１】
　マルチスレッド化デジタル信号プロセッサをデバッグするための非侵入型方法であって、
　前記マルチスレッド化デジタル信号プロセッサにおける複数のスレッドによって複数の処理命令を実行することと、
　前記複数のスレッドの１つ以上の指示されたスレッドに対して少なくとも１つのデバッギングイベントを生成するための１つ以上のブレークポイント命令を識別することと、
　前記１つ以上のブレークポイント命令に対応する前記１つ以上の指示されたスレッドを決定するためにインシリコンデバッギングシステム（ＩＳＤＢ）を用いることと、
　前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて、前記１つ以上の指示されたスレッドに対する前記少なくとも１つのデバッギングイベントを生成することと、
　前記少なくとも１つのデバッギングイベントに応じて複数のデバッギング命令を実行することであって、前記デバッギング命令は、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドをデバッギングモードに移行させることによって、前記マルチスレッド化デジタル信号プロセッサにおいて、前記複数の処理命令の実行を非侵入方式でデバッグするためのものであることと、
　前記複数のデバッギング命令の実行から少なくとも１つのデバッギングリターンを生成して前記複数のデバッギング命令の実行を報告することと、を備える、非侵入型方法。
　　【請求項２】
　前記少なくとも１つのデバッギングイベントは、前記マルチスレッド化デジタル信号プロセッサ内において内部生成されたインスタンスに応じて発生する請求項１に記載の方法。
　　【請求項３】
　前記少なくとも１つのデバッギングイベントは、外部生成されたインスタンスに応じて発生する請求項１に記載の方法。
　　【請求項４】
　前記少なくとも１つのデバッギングイベントは、前記マルチスレッド化デジタル信号プロセッサ内においてプログラムカウンタが予め決められたカウントに達することに応じて発生する請求項１に記載の方法。
　　【請求項５】
　前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドは、前記デバッキングモードから動作モードに移行し、前記動作モードは、待機モード、ユーザモード、スーパバイザモード、ＯＦＦモードを含む請求項１に記載の方法。
　　【請求項６】
　少なくとも１つ以上の命令スタッフィング命令は、前記マルチスレッド化デジタル信号プロセッサの動作に関連する予め決められたデバッギングアルゴリズムを実行する請求項１に記載の方法。
　　【請求項７】
　前記マルチスレッド化デジタル信号プロセッサ内における少なくとも１つのデバッギング命令は、前記複数のデバッギング命令の前記実行と、前記複数の処理命令の前記実行との間においてジョイントテストアクショングループ（ＪＴＡＧ）インタフェースを用いる請求項１に記載の方法。
　　【請求項８】
　マルチスレッド化デジタル信号プロセッサを非侵入方式でデバッグするためのシステムであって、
　デジタル信号マルチスレッド化プロセッサにおいて複数の処理命令を実行するための複数のスレッドと、
　前記複数のスレッドの１つ以上の指示されたスレッドを決定するためのインシリコンデバッギングシステム（ＩＳＤＢ）であって、前記１つ以上の指示されたスレッドは一組のブレークポイント命令に対応し、前記一組のブレークポイント命令は、前記複数のスレッドの前記１つ以上の指示されたスレッドに関連する少なくとも１つのデバッキングイベントを生成するものであり、前記１つ以上の指示されたスレッドはマスクによって指示されるインシリコンデバッギングシステム（ＩＳＤＢ）と、
　を具備し、
　前記少なくとも１つのデバッキングイベントは、前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて前記１つ以上の指示されたスレッドに対して生成され、
　前記デバッキング命令は、前記少なくとも１つのデバッキングイベントに応じて、前記複数のスレッドの１つ以上によって実行され、
　前記デバッギング命令は、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドをデバッギングモードに移行させることによって、前記マルチスレッド化デジタル信号プロセッサにおいて前記複数の処理命令を実行することを非侵入方式でデバッギングするものであり、
　少なくとも１つのデバッギングリターン命令は、前記複数のデバッキング命令の実行から生成され、
　前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドにおける前記複数のデバッギング命令の実行の報告が生成される、システム。
　　【請求項９】
　前記マルチスレッド化デジタル信号プロセッサ内においてプログラムカウンタが予め決められたカウントに達することに応じて前記１つ以上のデバッギングイベントを発生するための回路と命令とをさらに備える請求項８に記載のシステム。
　　【請求項１０】
　前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドを前記デバッギングモードから動作モードに移行させるための回路と命令とをさらに備え、前記動作モードは、待機モード、ユーザモード、スーパバイザモード、ＯＦＦモードを含む請求項８に記載のシステム。
　　【請求項１１】
　一組の命令スタッフィング命令が前記マルチスレッド化デジタル信号プロセッサの動作に関連する予め決められたデバッギングアルゴリズムの実行のために実行可能である請求項８に記載のシステム。
　　【請求項１２】
　ジョイントテストアクショングループ（ＪＴＡＧ）インタフェースを用いて前記マルチスレッド化デジタル信号プロセッサを非侵入方式でデバッグするための回路と命令とをさらに備える請求項８に記載のシステム。　
　　【請求項１３】
　マルチスレッド化デジタル信号プロセッサであって、マルチスレッド化処理中にデバッグするための非侵入型デバッキング手段を備え、該非侵入型デバッキング手段は、
　前記マルチスレッド化デジタル信号プロセッサの複数のスレッドを用いてマルチスレッド化プロセッサにおいて複数の処理命令を実行するための手段と、
　前記複数のスレッドの１つ以上の指示されたスレッドに対する少なくとも１つのデバッギングイベントを生成するための１つ以上のブレークポイント命令を識別するための手段と、
　前記１つ以上のブレークポイント命令に対応する前記１つ以上の指示されたスレッドを決定するための手段と、
　前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて、前記１つ以上の指示されたスレッドに対する少なくとも１つのデバッギングイベントを生成するための手段と、
　前記少なくとも１つのデバッギングイベントに応じて複数のデバッギング命令を実行するための手段であって、前記デバッギング命令は、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドをデバッギングモードに移行させることによって、前記マルチスレッド化デジタル信号プロセッサにおいて前記複数の処理命令の実行を非侵入方式でデバッグするためのものである手段と、
　前記複数のデバッギング命令の実行から少なくとも１つのデバッギングリターンを生成して、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドにおいて、前記複数のデバッギング命令の実行を報告するための手段と、
を備える、マルチスレッド化デジタル信号プロセッサ。
　　【請求項１４】
　前記少なくとも１つのデバッキングイベントは、前記マルチスレッド化デジタル信号プロセッサ内において内部生成されたインスタンスに応じて発生する請求項１３に記載のマルチスレッド化デジタル信号プロセッサ。
　　【請求項１５】
　前記少なくとも１つのデバッキングイベントは、外部生成されたインスタンスに応じて発生する請求項１３に記載のマルチスレッド化デジタル信号プロセッサ。
　　【請求項１６】
　前記少なくとも１つのデバッキングイベントは、前記マルチスレッド化デジタル信号プロセッサ内においてプログラムカウンタが予め決められたカウントに達することに応じて発生する請求項１３に記載のマルチスレッド化デジタル信号プロセッサ。
　　【請求項１７】
　前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドを前記デバッギングモードから動作モードに移行させるための手段をさらに備え、前記動作モードは、待機モード、ユーザモード、スーパバイザモード、ＯＦＦモードを含む請求項１３に記載のマルチスレッド化デジタル信号プロセッサ。
　　【請求項１８】
　前記マルチスレッド化デジタル信号プロセッサの動作に関連する予め決められたデバッギングアルゴリズムを実行するための手段をさらに備える請求項１３に記載のマルチスレッド化デジタル信号プロセッサ。
　　【請求項１９】
　マルチスレッド化デジタル信号プロセッサを非侵入方式でデバッグするための前記マルチスレッド化デジタル信号プロセッサにおける処理命令に関してここにおいて具現化されたコンピュータによって読み取り可能なプログラムコードを有するコンピュータによって使用可能な記憶媒体であって、
　前記マルチスレッド化デジタル信号プロセッサにおける複数のスレッドを用いて複数の処理命令を実行するためのコンピュータによって読み取り可能なプログラムコードと、
　前記複数のスレッドの１つ以上の指示されたスレッドに対して少なくとも１つのデバッギングイベントを生成するために１つ以上のブレークポイント命令を識別するためのコンピュータによって読み取り可能なプログラムコードと、
　前記１つ以上の指示されたスレッドを決定するために、インシリコンデバッギングシステム（ＩＳＤＢ）のレジスタを読み取るためのコンピュータによって読み取り可能なプログラムコードであって、前記１つ以上の指示されたスレッドは、マスクビットによって前記レジスタにおいて各々識別されるコンピュータによって読み取り可能なプログラムコードと、
　前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて、前記１つ以上の指示されたスレッドに対する前記少なくとも１つのデバッギングイベントを生成するためのコンピュータによって読み取り可能なプログラムコードと、
　前記少なくとも１つのデバッギングイベントに応じて前記複数のデバッギング命令を実行するためのコンピュータによって読み取り可能なプログラムコードであって、前記デバッギング命令は、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドをデバッギングモードに移行させることによって、前記マルチスレッド化デジタル信号プロセッサにおいて前記複数の処理命令の前記実行を非侵入方式でデバッグするものであるコンピュータによって読み取り可能なプログラムコードと、
　前記複数のデバッギング命令の実行から少なくとも１つのデバッギングリターンを生成して、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドにおいて、前記複数のデバッギング命令の実行を報告するためのコンピュータによって読み取り可能なプログラムコードと、を備える、コンピュータによって使用可能な記憶媒体。
　　【請求項２０】
　前記少なくとも１つのデバッギングイベントに応じて、前記複数のデバッキング命令を実行するためのコンピュータによって読み取り可能なプログラムコードをさらに具備し、前記少なくとも１つのデバッキングイベントは、前記マルチスレッド化デジタル信号プロセッサ内において内部生成されたインスタンスに応じて発生する請求項１９に記載のコンピュータによって使用可能な記憶媒体。
　　【請求項２１】
　前記１つ以上の指示されたスレッドを決定するために前記ＩＳＤＢを使用することは、前記ＩＳＤＢで前記１つ以上のブレークポイント命令を受信することと、
　前記１つ以上のブレークポイント命令に対応する前記１つ以上の指示されたスレッドを決定するために前記ＩＳＤＢのレジスタを読み取ることと、を具備し、
　前記１つ以上の指示されたスレッドはマスクビットによってレジスタにおいて各々識別される請求項１に記載の方法。」
  　
３．原査定の理由の概要
理由１　・・・（中略）・・・
理由２　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
理由３　この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
     　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
第１　・・・（中略）・・・
第２　理由２及び３について
・・・（中略）・・・
   　
　　　　　　　　　　　引　用　文　献　等　一　覧
文献１．特開２００４−１７１５６４号公報
　　
４．当審の判断
４−１．請求項１に係る発明について　
（１）引用例
　原査定の拒絶の理由に引用され、本願の優先権主張日前の２００４年６月１７日に出願公開された特開２００４−１７１５６４号公報（以下、「引用文献」という。）には、図面とともに以下の各記載がある。なお、下線は当審で付加したものである。
（ａ）「【０２７７】
　本技術に係わるプロセッサでは、
停止デバッグモードおよびモニタデバッグモードを含むいくつかのモードでデバッグを作動させることができる。
停止デバッグモードにおいて、ブレークポイントまたはウォッチポイントが生じると、コアを停止し、システムの他の部分からアイソレートし、コアはデバッグ状態に入る。入力時にコアは停止され、パイプラインはフラッシングされ、命令はプリフェッチされない。ＰＣはフリーズされ、どの割り込み（ＩＲＱおよびＦＩＱ）も無視される。（ＪＴＡＧシリアルインターフェースを介し）コアの内部ステートだけでなくメモリシステムのステートも検査できる。
【０２７８】
　
モニタデバッグモードでは、ブレークポイントまたはウォッチポイントはコアをアボートモードにし、それぞれプリフェッチベクトルまたはデータアボートベクトルを取り込む。この場合、コアはまだ機能モードにあり、停止デバッグモードと同じように停止されない。アボートハンドラーはデバッガーアプリケーションと通信し、プロセッサおよびコプロセッサのステートまたはダンプメモリにアクセスする。デバッグハードウェアをソフトウェアデバッガーの間をデバッグモニタプログラムがインターフェースするようになっている。
【０２７９】
　デバッグはある時間におけるプロセッサのステートのスナップショットを提供できる。デバッグはデバッグの開始リクエストが受信されたときに種々のレジスタにおける値を注目することによりこれを行う。これら値はスキャンチェーン（図６７の５４１、５４４）に記録され、これら値はＪＴＡＧコントローラ（図１の１８）を使ってシリアルに出力される。
【０２８０】
　コアをモニタする別の方法はトレースによる方法である。このトレースは割り込み的ではなく、コアが作動し続ける際のその後のステートを記録する。このトレースハう１の埋め込みトレースマクロセル（ＥＴＭ）２２、２６で作動する。ＥＴＭはトレースポートを有し、このトレースポートを通してトレース情報が出力され、トレースポートは外部トレースポートアナライザによって分析される。」
（ｂ）「【０２９１】
　モニタ機能の開始を制御するためには、機能をどのように開始できるかについて知ることが重要である。図６０はモニタ機能を開始する可能な方法、開始されるモニタ機能のタイプおよびかかる開始命令をプログラム化できるようにする方法を示す表である。
【０２９２】
　一般にソフトウェアまたはハードウェアを介し、例えばＪＴＡＧコントローラを介し、これらモニタ命令を入力できる。
モニタ機能の開始を制御するために制御値が使用される。
これらビットはＩＣＥ５３０（図６７参照）にある安全レジスタＣＰ１４（デバッグおよびステータス制御レジスタ、ＤＳＣＲ）に記憶される。
【０２９３】
　好ましい実施例では割り込み的および観測可能なデバッグをイネーブル／ディスエーブルするビットが４つ設けられ、これらビットは安全デバッグイネーブルビット、安全トレースイネーブルビット、安全ユーザーモードイネーブルビットおよび安全スレッドアウェアイネーブルビットを含む。これら制御値はモニタ機能のためのある程度の制御可能な粒度を提供するように働き、例えば特定のドメインからのデータの漏れをストップするように働くことができる。図６１は、これらビットの概要およびこれらビットにどのようにアクセスできるかを示している。
【０２９４】
　これら制御ビットは安全ドメイン内のレジスタに記憶され、このレジスタへのアクセスは３つの可能性に限定される。ＡＲＭコプロセッサのＭＲＣ／ＭＣＲ命令を介してソフトウェアのアクセスが行われ、これら命令は安全スーパーバイザーモードからしか認められない。これとは異なり、認証コードを使用することにより他のモードからのソフトウェアへのアクセスを行うことができる。更に別の方法は、更にハードウェアのアクセスに関連し、入力ポートを介したＪＴＡＧへの命令の書き込みに関係する。更にモニタ機能の利用性に関連する制御値を入力するのに使用される他に、この入力ポートはプロセッサの他の機能に関連する制御値を入力するのに使用できる。」
（ｃ）「【０３０６】
　図６８はデバッグ初期化の制御を略図で示す。この図では、コア６００の一部は記憶素子６０１（この素子は前に説明したようにＣＰ１５レジスタでよい）を含み、この素子内にシステムが安全な世界であるか否かを表示する安全ステータスビットＳが記憶されている。
コア６００はプロセッサが作動しているときのモード、例えばユーザーモードを表示するビットを含むレジスタ６０２と、現在コアで作動中のアプリケーションまたはスレッドを識別するコンテクスト識別子を発生するレジスタ６０３も含む。
【０３０７】
　
ブレークポイントに達すると、レジスタ６１１に記憶されたブレークポイントとレジスタ６１２に記憶されたコアのアドレスとを比較するコンパレータ６１０が制御ロジック６２０へ信号を送る。制御ロジック６２０は安全ステートＳ、モード６０２およびスレッド（コンテクスト識別子）６０３を見て、これらと制御値およびレジスタＣＰ１４上に記憶された条件インジケータとを比較する。
【０３０８】
　図６８にはレジスタＣＰ１４に記憶された制御値を、どのように安全スーパーバイザーモードだけから変更できるのか（この実施例ではプロセッサは製造段階にあり、ＪＳＤＡＥＮはアースに接続されている）と共に、モニタ制御のスレッドアウェア部分も略図で示されている。安全ユーザーモードから認証コードを使って安全スーパーバイザーモードを入力し、次にＣＰ１４に制御値をセットできる。
【０３０９】
　
スレッドに対してデバッグが可能なことをスレッドコンパレータ６４０が示すことを条件に、ブレークポイントに達したことをアドレスコンパレータ６１０が表示したときに、制御ロジック６２０は「デバッグ進入」信号を出力する。
    　
　上記（ａ）乃至（ｃ）によると、引用文献には以下の発明（以下、「引用発明」という。）が記載されていると認められる。
「プロセッサをデバッグするための方法であって、
　プロセッサでは、停止デバッグモードおよびモニタデバッグモードを作動させることができ、
　停止デバッグモードでは、ブレークポイントまたはウォッチポイントが生じると、コアを停止し、システムの他の部分からアイソレートし、コアはデバッグ状態に入り、入力時にコアは停止され、パイプラインはフラッシングされ、命令はプリフェッチされず、ＰＣはフリーズされ、どの割り込み（ＩＲＱおよびＦＩＱ）も無視され、ＪＴＡＧシリアルインターフェースを介してコアの内部ステートだけでなくメモリシステムのステートも検査できるものであり、
　モニタデバッグモードでは、ブレークポイントまたはウォッチポイントはコアをアボートモードにし、それぞれプリフェッチベクトルまたはデータアボートベクトルを取り込み、この場合コアはまだ機能モードにあり、アボートハンドラーはデバッガーアプリケーションと通信し、プロセッサおよびコプロセッサのステートまたはダンプメモリにアクセスするものであり、デバッグハードウェアとソフトウェアデバッガーの間をデバッグモニタプログラムがインターフェースするようになっているものであり、
　コアには、モニタ機能の開始を制御するために制御値が記憶される安全レジスタと、プロセッサが作動しているときのモードが記憶されるレジスタと、現在コアで作動中のスレッドを識別するコンテクスト識別子が記憶されるレジスタを備え、
　ブレークポイントに達すると、レジスタに記憶されたブレークポイントとコアのアドレスとを比較するコンパレータが制御ロジックへ信号を送り、
　前記制御ロジックは前記レジスタに記憶されたモードおよびスレッド（コンテクスト識別子）と、前記安全レジスタに記憶された制御値とを比較し、スレッドに対してデバッグが可能なことをスレッドコンパレータが示すことを条件に、制御ロジックはデバッグ進入信号を出力する、方法。」
   　
（２）対比
　そこで、本願の請求項１に係る発明（以下、本願発明という）と引用発明とを対比する。
（２−１）引用発明は、スレッドに対するデバッグを可能とするものであることから、引用発明のプロセッサもいわゆるマルチスレッドによる処理を行うものであることは明らかである。
　そうすると、本願発明と引用発明は、後記する点を除いて、
「プロセッサにおける複数のスレッドによって複数の処理命令を実行すること」
を備える点で共通するものである。
（２−２）引用発明の「ブレークポイントに達すると、レジスタに記憶されたブレークポイントとコアのアドレスとを比較するコンパレータが制御ロジックへ信号を送り、前記制御ロジックは前記レジスタに記憶されたモードおよびスレッド（コンテクスト識別子）と、前記安全レジスタに記憶された制御値とを比較し、スレッドに対してデバッグが可能なことをスレッドコンパレータが示すことを条件に、制御ロジックはデバッグ進入信号を出力する」によれば、引用発明ではコアのアドレス、すなわちプログラムカウンタによるブレークポイントが設定されており、さらにデバッグ対象となるスレッドも指定されるものであって、条件の成立により制御ロジックがデバッグ進入信号を出力するもの、つまりデバッギングイベントを生成するものといえる。
　そうすると、本願発明と引用発明は、後記する点を除いて、
「前記複数のスレッドの１つ以上の指示されたスレッドに対して少なくとも１つのデバッギングイベントを生成するための１つ以上のブレークポイント命令を識別すること」及び「前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて、前記１つ以上の指示されたスレッドに対する前記少なくとも１つのデバッギングイベントを生成すること」
を備える点で共通するものである。
（２−３）引用発明の「停止デバッグモードでは、ブレークポイントまたはウォッチポイントが生じると、コアを停止し、システムの他の部分からアイソレートし、コアはデバッグ状態に入り、入力時にコアは停止され、パイプラインはフラッシングされ、命令はプリフェッチされず、ＰＣはフリーズされ、どの割り込み（ＩＲＱおよびＦＩＱ）も無視され、ＪＴＡＧシリアルインターフェースを介してコアの内部ステートだけでなくメモリシステムのステートも検査できるものであり」によると、「停止デバッグモード」では「ＪＴＡＧシリアルインターフェースを介してコアの内部ステートだけでなくメモリシステムのステートも検査できる」もの、つまり「コアの内部ステート」及び「メモリシステムのステート」をデバッグの結果として出力（報告）可能とするものといえる。
　また、引用発明の「モニタデバッグモードでは、ブレークポイントまたはウォッチポイントはコアをアボートモードにし、それぞれプリフェッチベクトルまたはデータアボートベクトルを取り込み、この場合コアはまだ機能モードにあり、アボートハンドラーはデバッガーアプリケーションと通信し、プロセッサおよびコプロセッサのステートまたはダンプメモリにアクセスするものであり、デバッグハードウェアとソフトウェアデバッガーの間をデバッグモニタプログラムがインターフェースするようになっているものであり」についても、デバッグの結果として「デバッガーアプリケーション」に「プロセッサおよびコプロセッサのステート」や「ダンプメモリ」の内容を通信（報告）するものといえる。
　そうすると、本願発明と引用発明は、後記する点を除いて、
「前記複数のデバッギング命令の実行から少なくとも１つのデバッギングリターンを生成して前記複数のデバッギング命令の実行を報告すること」
を備える点で共通するものである。
（２−４）上記（２−１）で示したように、引用発明のプロセッサもマルチスレッドによる処理を行う「マルチスレッド化プロセッサ」であって、また、引用発明はスレッドに対するデバッグを行う方法である。
　そうすると、本願発明と引用発明は、後記する点を除いて、
「マルチスレッド化プロセッサをデバッグするための方法」
である点で共通するものである。
（２−５）以上のことから、本願発明と引用発明とは、
「マルチスレッド化プロセッサをデバッグするための方法であって、
　前記マルチスレッド化プロセッサにおける複数のスレッドによって複数の処理命令を実行することと、
　前記複数のスレッドの１つ以上の指示されたスレッドに対して少なくとも１つのデバッギングイベントを生成するための１つ以上のブレークポイント命令を識別することと、
　前記ブレークポイント命令のうちの少なくとも１つを実行することに応じて、前記１つ以上の指示されたスレッドに対する前記少なくとも１つのデバッギングイベントを生成することと、
　前記複数のデバッギング命令の実行から少なくとも１つのデバッギングリターンを生成して前記複数のデバッギング命令の実行を報告することと、を備える、方法。」
　である点で一致し、以下の点で相違する。  
　　
［相違点１］
　本願発明では、「マルチスレッド化デジタル信号プロセッサ」のデバッグを行うものであるのに対し、引用発明では「マルチスレッド化プロセッサ」のデバッグである点。
［相違点２］
　本願発明では、「デバッグするための非侵入型方法」であるのに対し、引用発明はそのようになっていない点。
［相違点３］
　本願発明では、「前記１つ以上のブレークポイント命令に対応する前記１つ以上の指示されたスレッドを決定するためにインシリコンデバッギングシステム（ＩＳＤＢ）を用いること」を備えているが、引用発明ではそのようになっていない点。
［相違点４］
　本願発明では、「前記少なくとも１つのデバッギングイベントに応じて複数のデバッギング命令を実行することであって、前記デバッギング命令は、前記マルチスレッド化デジタル信号プロセッサの前記１つ以上の指示されたスレッドをデバッギングモードに移行させることによって、前記マルチスレッド化デジタル信号プロセッサにおいて、前記複数の処理命令の実行を非侵入方式でデバッグするためのものであること」を備えているが、引用発明ではそのようになっていない点。
　　
（３）当審の判断  
（３−１）［相違点１］について
　本願発明は、「マルチスレッド化デジタル信号プロセッサ」を対象としたデバッグであるが、請求項１の記載をみても「デジタル信号プロセッサ」特有の構成があるわけでもなく、引用発明のプロセッサとなんら変わるものではないから、この点は単なる設計事項にすぎないものである。
　したがって、この点において本願発明と引用発明は相違するものではない。
（３−２）［相違点２］及び［相違点４］について
　本願発明のデバッグは、デバッグ対象のスレッドによる処理命令の実行を継続しながらデバッグを行う点で“非侵入型”の方法であるが、引用発明の「停止デバッグモード」及び「モニタデバッグモード」によるものは、ブレークポイントに到達した時点で対象スレッドの動作を止めて、その時点での各種ステートを出力するものである点で相違するものである。
　また、この点について、上記（ａ）の第【０２８０】段落には「コアをモニタする別の方法はトレースによる方法である。このトレースは割り込み的ではなく、コアが作動し続ける際のその後のステートを記録する。このトレースハう１の埋め込みトレースマクロセル（ＥＴＭ）２２、２６で作動する。ＥＴＭはトレースポートを有し、このトレースポートを通してトレース情報が出力され、トレースポートは外部トレースポートアナライザによって分析される。」と記載されており、確かにこの「トレースマクロセル（ＥＴＭ）」によるトレースは本願発明と同様に“非侵入型”のトレース方法といえるものではあるが、この「トレースマクロセル（ＥＴＭ）」がコア内のスレッドの制御を行うことまで記載されているわけではないから、当該記載を参酌したとしても上記相違点４に係る構成を導き出せるものではなく、当業者が容易に想到しえたことであるとはいえないものである。
　したがって、上記相違点２及び相違点４に係る構成は、引用文献に記載されていないものであるし、また、当業者が容易に想到しえたともいえないものである。
（３−３）［相違点３］について
　引用発明においても、１つ以上のブレークポイントをレジスタに設定可能ではあるが、上記相違点３に係る構成である「前記１つ以上のブレークポイント命令に対応する前記１つ以上の指示されたスレッドを決定するためにインシリコンデバッギングシステム（ＩＳＤＢ）を用いること」についてまでは記載されていないし、当業者が容易に想到しえたといえる理由もない。
　したがって、上記相違点３に係る構成は、引用文献に記載されていないものであるし、また、当業者が容易に想到しえたともいえないものである。
　　
（４）まとめ
　以上のとおりであるから、本願の請求項１に係る発明は、引用発明と同一であるとも、また、引用発明に基づいて当業者が容易に発明をすることができたものともいえないものである。
　　
５−２．請求項２乃至２１に係る発明について
　請求項２乃至７及び請求項２１は請求項１を引用するものであるから、前記５−１で示した理由により、引用発明と同一であるとも、また、引用発明に基づいて当業者が容易に発明をすることができたものともいえないものである。
　また、請求項８、請求項１３、及び請求項１９に係る発明は、前記５−１で示した請求項１に係る発明と引用発明に関しての相違点２乃至４と同じ構成を有しており、また、請求項９乃至１２は請求項８を引用し、また、請求項１４乃至１８は請求項１３を引用し、また、請求項２０は請求項１９を引用するものであるから、これら請求項８乃至２０に係る発明についても、前記５−１で示した理由により引用発明と同一であるとも、また、引用発明に基づいて当業者が容易に発明をすることができたものともいえないものである。
　　
６．むすび
　以上のとおり、本願の請求項１乃至２１に係る発明は、引用発明と同一であるとも、また、引用発明に基づいて当業者が容易に発明をすることができたものともいえないものであるから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　　
　よって、結論のとおり審決する。