【手続補正書】
【提出日】平成27年10月2日(2015.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の超小型電子パッケージ及び第２の超小型電子パッケージであって、該第１の超小型電子パッケージ及び該第２の超小型電子パッケージのそれぞれは、
互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部、第２の開口部及び第３の開口部とを有する基板であって、前記開口部は、該それぞれの開口部の長さの方向に延在する第１の軸、第２の軸及び第３の軸を有し、前記第１の軸及び前記第２の軸は互いに平行であり、前記第３の軸は前記第１の軸及び前記第２の軸を横切り、前記第２の表面は、前記第１の軸と前記第２の軸との間に配置された中央領域を有する、基板と、
第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子であって、それぞれ、前記基板の前記第１の表面に面する表面と、該それぞれの超小型電子素子の該表面において前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有し、各超小型電子素子はメモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、第１の超小型電子素子、第２の超小型電子素子及び第３の超小型電子素子と、
前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子であって、該超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、複数の端子と、
各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードであって、各リードは前記開口部のうちの少なくとも１つの位置合わせされる部分を有する、リードと、
を備え、
前記端子は、前記第１の超小型電子素子、前記第２の超小型電子素子又は前記第３の超小型電子素子のうちの少なくとも１つの超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能な十分なアドレス情報を運ぶように構成される、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
を備え、
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、前記それぞれの第１の表面及び第２の表面の前記パネルコンタクトに実装され、該パネルコンタクトを通して電気的に接続される、超小型電子アセンブリ。
【請求項２】
各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項３】
各超小型電子パッケージの前記端子は第１の端子であり、各超小型電子パッケージの前記第２の表面は、前記中央領域と、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する対向する第１の縁及び第２の縁との間に周辺領域を有し、各超小型電子パッケージは、前記周辺領域のうちの少なくとも１つにおいて、該周辺領域についての前記第２の表面において露出する複数の第２の端子を更に備え、前記第２の端子は、前記それぞれの超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成され、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項４】
各超小型電子パッケージの前記基板は、第４の軸を有する第４の開口部を有し、該第４の軸は、前記それぞれの超小型電子パッケージの前記第１の軸及び前記第２の軸を横切り、かつ前記第４の開口部の長さの方向に延在し、各超小型電子パッケージは、
前記それぞれの基板の前記第１の表面に面する表面を有する第４の超小型電子素子であって、該第４の超小型電子素子はメモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化し、該第４の超小型電子素子は、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされた複数のコンタクトを、該第４の超小型電子素子の表面において有する第４の超小型電子素子と、
前記それぞれの第４の超小型電子素子の前記コンタクトと前記それぞれの端子との間に電気的に接続された第２のリードであって、該第２のリードのそれぞれは、前記開口部のうちの少なくとも１つと位置合わせされた部分を有する、第２のリードと、
を更に備える、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれの前記端子は、前記第１のグリッド及び前記第２のグリッドの場所に配置され、前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせされ、前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせされ、該位置合わせは、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向であり、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離の範囲内にある、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージの前記端子のうちの１つと、該端子に接続される、前記第２の超小型電子パッケージの前記端子のうちの対応する１つとの間の前記回路パネルを通しての電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る電気的接続のうちの少なくともいくつかは、前記回路パネルの厚さ程度の電気長を有する、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記パネルコンタクトは、前記回路パネルの前記第１の表面において露出する直線状に延在する第１の列及び第２の列に配置され、前記第１の超小型電子パッケージの前記端子に接合された第１のパネルコンタクトと、前記回路パネルの前記第２の表面において露出する直線状に延在する第１の列及び第２の列に配置され、前記第２の超小型電子パッケージの前記端子に接合された第２のパネルコンタクトとを含み、
前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第２の列と位置合わせされ、前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向において前記第２のパネルコンタクトの前記第１の列と位置合わせされ、
前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列の対応するコンタクトに結合され、前記第１のパネルコンタクトの前記第２の列内の各コンタクトは、前記第２のパネルコンタクトの前記第２の列の対応するコンタクトに結合される、請求項１に記載の超小型電子アセンブリ。
【請求項９】
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素とを備えるシステム。
【請求項１０】
ハウジングを更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は該ハウジングと組み立てられている、請求項９に記載のシステム。