(57)【要約】 【課題】マスクによるエッチングパターンの閉塞を抑制することができる半導体装置の製造方法を提供する。【解決手段】本実施形態による半導体装置の製造方法は、被加工膜の上方にレジスト膜を形成すること具備する。レジスト膜を第１マスクとして用いて、被加工膜の上部を加工する。レジスト膜上にタングステンまたはタングステン化合物を選択的に形成する。タングステンまたはタングステン化合物を第２マスクとして用いて、還元ガスで被加工膜の下部を加工する。【選択図】図３
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【特許請求の範囲】
【請求項１】
被加工膜の上方にレジスト膜を形成し、
前記レジスト膜を第１マスクとして用いて、前記被加工膜の上部を加工し、
前記レジスト膜上にタングステンまたはタングステン化合物を選択的に形成し、
前記タングステンまたは前記タングステン化合物を第２マスクとして用いて、還元ガスで前記被加工膜の下部を加工することを具備する半導体装置の製造方法。
【請求項２】
前記被加工膜は、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成された有機膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記タングステン化合物は、タングステン窒化物（ＷＮ）、タングステン炭化物（ＷＣ）、タングステン硼化物（ＷＢ）、タングステン珪化物（ＷＳｉ）を含む膜、それらの２種類以上を含む混合膜、あるいは、それらの２種類以上を含む合金膜である、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
シリコン酸化膜とシリコン窒化膜との積層体を形成することをさらに具備し、
前記被加工膜は前記積層体の上方に形成される、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２マスクで前記被加工膜の下部を加工した後、
前記被加工膜をマスクとして用いて前記積層体を加工することをさらに具備する、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２マスクで前記被加工膜の下部を加工する際に用いられるエッチングガスは、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスである、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルを三次元的に配置した立体型メモリが開発されている。立体型メモリでは記憶容量を増大させるために、メモリセルの積層数が増大しており、かつ、メモリホールの径が小さくなっている。従って、メモリホールのアスペクト比が非常に高くなっている。このような高アスペクト比のメモリホールを形成するために用いられるマスク材は、エッチング耐性が高く、かつ、膜厚も非常に厚くなっている。酸化膜マスクを用いてこのようなマスク材を加工する際、エッチングガスのイオンが酸化膜マスクに長時間衝突する。これにより、酸化膜マスクは、徐々に変形し、メモリホールのパターンを閉塞してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３５８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マスクによるエッチングパターンの閉塞を抑制することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置の製造方法は、被加工膜の上方にレジスト膜を形成すること具備する。レジスト膜を第１マスクとして用いて、被加工膜の上部を加工する。レジスト膜上にタングステンまたはタングステン化合物を選択的に形成する。タングステンまたはタングステン化合物を第２マスクとして用いて、還元ガスで被加工膜の下部を加工する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態による半導体装置１の製造方法を示す断面図。
【図２】図１に続く、半導体装置１の製造方法を示す断面図。
【図３】図２に続く、半導体装置１の製造方法を示す断面図。
【図４】図３に続く、半導体装置１の製造方法を示す断面図。
【図５】図４に続く、半導体装置１の製造方法を示す断面図。
【図６】図５に続く、半導体装置１の製造方法を示す断面図。
【図７】図６に続く、半導体装置１の製造方法を示す断面図。
【図８】図７に続く、半導体装置１の製造方法を示す断面図。
【図９】図８に続く、半導体装置１の製造方法を示す断面図。
【図１０】図９に続く、半導体装置１の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
図１〜図１０は、本実施形態による半導体装置１の製造方法を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であり、メモリセルを三次元的に配置した立体型メモリである。尚、本実施形態は、ＮＡＮＤ型ＥＥＰＲＯＭおよび立体型メモリ以外の半導体装置にも適用可能である。
【０００９】
メモリセルを三次元的に形成するために、半導体層１０上に犠牲層２０と層間絶縁層３０とを交互に繰り返し積層して積層体を形成する。犠牲層２０には、例えば、シリコン窒化膜が用いられる。第１絶縁層としての層間絶縁層３０には、例えば、シリコン酸化膜が用いられる。犠牲層２０および層間絶縁層３０は、ＣＶＤ(Chemical Vapor Deposition)法またはＡＬＤ (Atomic Layer Deposition) 法を用いて形成される。尚、犠牲層２０および層間絶縁層３０の積層数は、特に限定しない。
【００１０】
次に、積層体の上方に有機膜４０を形成する。有機膜４０は、被加工膜として加工され、その後、積層体を加工する際にマスク材として用いられる。有機膜４０は、例えば、ＣＶＤ法を用いて形成されたカーボン膜である。
【００１１】
次に、有機膜４０の上方にレジスト膜５０が塗布される。リソグラフィ技術を用いて、レジスト膜５０は、メモリホールのレイアウトに加工される。これにより、図１に示す構造が得られる。
【００１２】
次に、レジスト膜５０を第１マスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で有機膜４０の上部を加工する（第１エッチング工程）。これにより、図２に示すように、有機膜４０の上部（有機膜４０の膜厚の数１０％）がメモリホールのレイアウトパターンに異方的に加工される。即ち、レジスト膜５０をマスクとして用いて、有機膜４０を途中までエッチングする。このとき、有機膜４０の上部を加工するエッチングガスは、酸化ガスまたは還元ガスのいずれでもよい。酸化ガスとしては、例えば、酸素（Ｏ２）または硫化酸化炭素（ＣＯＳ）を含むエッチングガスでよい。還元ガスとしては、例えば、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスでよい。
【００１３】
次に、スパッタ法等を用いて、レジスト膜５０上にタングステンまたはタングステン化合物６０（以下、タングステン含有膜６０ともいう）を選択的に形成する。タングステン含有膜６０は、例えば、タングステン窒化物（ＷＮ）、タングステン炭化物（ＷＣ）、タングステン硼化物（ＷＢ）、タングステン珪化物（ＷＳｉ）を含む膜、それらの２種類以上を含む混合膜、あるいは、それらの２種類以上を含む合金膜である。これにより、図３に示す構造が得られる。
【００１４】
ここで、有機膜４０の上部は既にメモリホールのレイアウトパターンに加工されており、そのホールパターンのアスペクト比（深さ／開口幅）はかなり大きくなっている。従って、タングステン含有膜６０は、有機膜４０およびレジスト膜５０の上方からスパッタされるものの、有機膜４０のホールパターンの底部には、ほとんど形成されない。即ち、タングステン含有膜６０は、レジスト膜５０の上面に選択的に形成され得る。尚、タングステン含有膜６０をレジスト膜５０の上面に選択的に形成するために必要なホールパターンのアスペクト比は、タングステン含有膜６０の形成条件によって異なる。
【００１５】
タングステン含有膜６０は、シリコン酸化膜と比べて、エッチングガスの衝突方向（エッチング方向）による変形度合いが小さい。例えば、シリコン酸化膜は、層間絶縁層３０の表面に対して垂直方向から傾斜した斜め方向からエッチングすると、変形しやすい。これに対し、タングステン含有膜６０は、斜め方向からエッチングしても変形し難い。従って、タングステン含有膜６０は、有機膜４０にメモリホールのパターンを形成する際に、有機膜４０の開口部の閉塞を抑制することができる。
【００１６】
次に、タングステン含有膜６０を第２マスクとして用いて、還元ガスで有機膜４０の下部を加工する（第２エッチング工程）。還元ガスとしては、例えば、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスでよい。これにより、図４に示す構造が得られる。
【００１７】
ここで、もし、酸化ガスを用いて有機膜４０の下部を加工した場合、タングステン含有膜６０が酸化される。タングステン含有膜６０が酸化あるいは硫化して、タングステン酸化膜またはタングステン硫化物となると、酸化膜マスクと同様に、エッチング耐性が弱くなる。この場合、タングステン含有膜６０は徐々に変形し、有機膜４０のメモリホールのパターンを閉塞してしまう。
【００１８】
そこで、本実施形態では、還元ガスを用いて有機膜４０を加工する。これにより、第２エッチング工程中におけるタングステン含有膜６０の酸化を抑制し、タングステン含有膜６０の変形を抑制することができる。タングステン含有膜６０の変形を抑制することによって、タングステン含有膜６０は、有機膜４０のメモリホールのパターンの閉塞を抑制することができる。その結果、有機膜４０に所望のメモリホールパターンを形成することができる。
【００１９】
次に、有機膜４０をマスクとして用いて、積層体（犠牲層２０および層間絶縁層３０）を加工する。このとき、エッチングガスとしては、酸化ガスまたは還元ガスのいずれを用いてもよい。これにより、図５に示すように、積層体にメモリホールＭＨが形成される。メモリホールＭＨは、積層体の最上層の層間絶縁層３０の上面から半導体層１０に達するように、積層体の積層方向へ延伸するように形成される。メモリホールＭＨの内側面には、犠牲層２０および層間絶縁層３０の側面が露出する。
【００２０】
次に、ＡＬＤ法またはＣＶＤ法を用いて、図６に示すように、メモリホールＭＨの内面上に電荷蓄積層５５、トンネル絶縁層６５、チャネル層７５を形成する。電荷蓄積層５５には、例えば、シリコン窒化膜が用いられる。トンネル絶縁層６５には、例えば、シリコン酸化膜が用いられる。チャネル層７５には、例えば、アモルファスシリコンが用いられる。
【００２１】
次に、リソグラフィ技術およびＲＩＥ法を用いて、メモリホールＭＨの底部に形成されたチャネル層７５、トンネル絶縁層６５および電荷蓄積層５５を除去する。これにより、半導体層１０の表面を露出させる。
【００２２】
次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上にチャネル層７５を再度形成する。これにより、チャネル層７５が、メモリホールＭＨの底部において半導体層１０と電気的に接続され、かつ、メモリホールＭＨの側面を亘って積層体の上面まで電気的に接続される。これにより、図７に示す構造が得られる。
【００２３】
次に、ＡＬＤ法またはＣＶＤ法を用いて、図８に示すようにメモリホールＭＨ内にコア絶縁層８０を形成する。
【００２４】
次に、ＲＩＥ法を用いて、図９に示すように犠牲層２０および層間絶縁層３０の積層体にスリットＳＴを形成し、ウェットエッチング法を用いて犠牲層２０を選択的に除去する。
【００２５】
次に、ＡＬＤ法を用いて、犠牲層２０を除去した部分に電荷ブロック層４５および電極層２５を形成する。その後、層間絶縁膜９０、コンタクトプラグ、配線等を形成することによって、図１０に示す本実施形態によるメモリが完成する。
【００２６】
このように、本実施形態によれば、メモリホールのパターンを有機膜４０に形成する際に、レジスト膜５０を第１マスクとして有機膜４０の上部を加工し、その後、タングステン含有膜６０をレジスト膜５０の上面に選択的に形成する。そして、タングステン含有膜６０を第２マスクとして用いて、還元ガスで有機膜４０の下部を加工する。これにより、タングステン含有膜６０は、酸化または硫化されず、第２エッチング工程中にあまり変形しない。従って、ＣＶＤ法で形成された有機膜４０のメモリホールが閉塞されることを抑制することができる。その結果、有機膜４０に所望のメモリホールパターンを形成することができ、犠牲層２０および層間絶縁層３０の積層体に高アスペクト比のメモリホールを形成することができる。
【００２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００２８】
１０・・・半導体層、２０・・・犠牲層、３０・・・層間絶縁層、４０・・・有機膜、４５・・・電荷ブロック層、５０・・・レジスト膜、６０・・・タングステン含有膜、５５・・・電荷蓄積層、６５・・・トンネル絶縁層、７５・・・チャネル層、９０・・・層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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