【事件の表示】
　平成　１年特許願第　６２８７７号「フィールドメモリ」拒絶査定に対する審判事件［平成　２年　９月２５日出願公開、特開平　２−２４０８９６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯及び本願発明の要旨
　本願は、平成元年３月14日の出願であって、請求項１に係る発明（以下、「本願発明」という）の要旨は、平成11年１月21日付け手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものである。
「入力クロックに従って書き込みデータが順次入力されるライトレジスタと、メモリブロックと、上記ライトレジスタとメモリブロックとの間に設けられる書き込み用トランスファーゲートと、上記メモリブロックよりの読み出しデータを記憶し、その内容が出力クロックに従って順次出力されるリードレジスタと、上記メモリブロックとリ一ドレジスタとの間に設けられる読み出し用トランスファーゲートとを備えるフィールドメモリに於いて、上記ライトレジスタ、書き込み用トランスファーゲート、メモリブロック、読み出し用トランスファーゲート、及びリードレジスタを２分構成とし、上記ライトレジスタ前半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート前半部を導通させる転送信号を出力し、上記ライトレジスタ後半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート後半部を導通させる転送信号を出力する書き込み転送制御手段と、上記リードレジスタ前半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート前半部を導通させる転送信号を出力し、上記リードレジスタ後半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート後半部を導通させる転送信号を出力する読み出し転送制御手段とを設けたことを特徴とするフィールドメモリ」
　なお、平成11年４月19日付けの手続補正書は、当審において平成11年11月30日付けで却下の決定がなされ、その決定は確定している。
２．引用例記載の発明
　これに対して、当審の拒絶の理由において引用した、特開昭63-74200号公報（以下、「引用例」という）には、次の事項が記載されている。
(c)「理想的なFIFOメモリーであれば、データーの書き込みと、読み出しは全く非同期に行えるが、現実には装置のメモリー容量が有限であるため、書き込みと読み出しに制限事項がでる。理解を容易にするために、ビデオ信号を本例の装置であるFIFOメモリーに読み込んだり、書き出したりする応用を例にとって説明してゆく。本FIFOメモリーの記憶容量は、ビデオ画面１フレーム分あるとする…（中略）…ビデオ信号を画面の頭から連続的に書き込んでゆき、１フレームの最後のデーターまで書き終えた時点で、本装置のメモリーはフルの状態になる。…（中略）…読み出しと、書き込みは、非同期に行えるから、SWCKとSRCKのクロックパルスの巾は自由に変更して良い。」（第６頁左上欄第４行〜第７頁左上欄第８行）
　ここで、引用例に記載された事項(a)〜(c)を本願発明の表現を借りてまとめる。上記(a)及び(b)の記載から引用例の第１図には、クロック「SWCK」に従って書き込みデータが順次入力される「書き込み用ラインバッファ」、該「書き込み用ラインバッファ」と「ダイナミックメモリアレイ」との間に設けられたトランスファーゲートである「ＴGW11、ＴGW12、ＴGW13、ＴGW14」、また、前記「ダイナミックメモリアレイ」よりの読み出しデータを記憶し、クロック「SRCK」に従って順次出力される「読み出し用ラインバッファ」と、前記「ダイナミックメモリアレイ」と「読み出し用ラインバッファ」との間に設けられるトランスファーゲートである「ＴGR11、ＴGR12、ＴGR13、ＴGR14」を備えた半導体記憶装置が記載されている。また、前記トランスファーゲート「ＴGW11、ＴGW12、ＴGW13、ＴGW14」及び「ＴGR11、ＴGR12、ＴGR13、ＴGR14」は、「アービタ回路及びDRAMアレイ・コントロール・シグナル・ジェネレータ」からの転送信号によって制御され、前記「書き込み用ラインバッファ」の前半部を書き込むためのトランスファーゲート「ＴGW11、ＴGW12」を転送信号「φW1」（以下、上記(a)に記載の第４図の信号表記を借りる）により、後半部を書き込むためのトランスファーゲート「ＴGW13、ＴGW14」を転送信号「φW2」により、また、前記「読み出し用ラインバッファ」の前半部に読み出すためのトランスファーゲート「ＴGR11、ＴGR12」を転送信号「φR1」により、後半部を読み出すためのトランスファーゲート「ＴGR13、ＴGR14」を転送信号「φR2」により制御している。そして、上記「アービタ回路及びDRAMアレイ・コントロール・シグナル・ジェネレータ」による具体的な制御については、上記(b)の「シリアル・ライト・ポインタがＴGW3をＯＮさせると同時に、書き込み用ラインバッファの前半分に書き込まれたデーターをダイナミックメモリーアレイに書き込むための書き込み要求信号WRQを発生させ、アービタ回路に伝える。この部分に関してはすでに、第４図の回路において記述したから詳細は略す。」との記載、「リードポインターがＴGR1をＯＮすると同時に、読み出し用ラインバッファの後半部分に必要なデーターをダイナミックメモリーアレイから読み出す為に、再びRRQを発生させ、アービタ回路に入力する。これ以降の動作は、第４図で述べた通りであるので、略す。」との記載及び(a)の第４図に関する記載から、データの書き込みに関して、上記「書き込み用ラインバッファ」の前半部への書き込みデータの入力完了、すなわちシリアル・ライト・ポインタがＴGW3をＯＮさせたことに基づいて、トランスファーゲート「ＴGW11、ＴGW12」を導通させる転送信号「φW1」を出力し、上記「書き込み用ラインバッファ」の後半部への書き込みデータの入力完了、すなわちシリアル・ライト・ポインタがＴGW1をＯＮさせたことに基づいて、トランスファーゲート「ＴGW13、ＴGW14」を導通させる転送信号「φW2」を出力し、また、データの読み出しに関して、上記「読み出し用ラインバッファ」の前半部からの読み出しデータの出力完了、すなわちシリアル・リード・ポインターがＴGR3をＯＮさせたことに基づいて、トランスファーゲート「ＴGR11、ＴGR12」を導通させる転送信号「φR1」を出力し、上記「読み出し用ラインバッファ」の後半部からの読み出しデ���タの出力完了、すなわちシリアル・リード・ポインターがＴGR1をＯＮさせたことに基づいて、トランスファーゲート「ＴGR13、ＴGR14」を導通させる転送信号「φR2」を出力する。また、上記(c)の記載から引用例に記載の半導体記憶装置も「フィールドメモリ」であることは明らかである。
　以上のことから、引用例の「SWCK」、「書き込み用ラインバッファ」、「ダイナミックメモリアレイ」、「ＴGW11、ＴGW12、ＴGW13、ＴGW14」、「SRCK」、「読み出し用ラインバッファ」、「ＴGR11、ＴGR12、ＴGR13、ＴGR14」、「アービタ回路及びDRAMアレイ・コントロール・シグナル・ジェネレータ」は、それぞれ本願発明における「入力クロック」、「ライトレジスタ」、「メモリブロック」、「書き込み用トランスファーゲート」、「出力クロック」、「リードレジスタ」、「読み出し用トランスファーゲート」、「書き込み転送制御手段及び読み出し転送制御手段」に相当することは明らかであるから、引用例には次の構成を有する発明（以下、「引用例記載の発明」という。）が記載されているものと認められる。
　「入力クロックに従って書き込みデータが順次入力されるライトレジスタと、メモリブロックと、上記ライトレジスタとメモリブロックとの間に設けられる書き込み用トランスファーゲートと、上記メモリブロックよりの読み出しデータを記憶し、その内容が出力クロックに従って順次出力されるリードレジスタと、上記メモリブロックとリ一ドレジスタとの間に設けられる読み出し用トランスファーゲートとを備えるフィールドメモリに於いて、上記ライトレジスタ前半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート前半部を導通させる転送信号を出力し、上記ライトレジスタ後半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート後半部を導通させる転送信号を出力する書き込み転送制御手段と、上記リードレジスタ前半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート前半部を導通させる転送信号を出力し、上記リードレジスタ後半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート後半部を導通させる転送信号を出力する読み出し転送制御手段とを設けたことを特徴とするフィールドメモリ。」
３．本願発明と引用例記載の発明との対比
　本願発明と引用例記載の発明とは、
　「入力クロックに従って書き込みデータが順次入力されるライトレジスタと、メモリブロックと、上記ライトレジスタとメモリブロックとの間に設けられる書き込み用トランスファーゲートと、上記メモリブロックよりの読み出しデータを記憶し、その内容が出力クロックに従って順次出力されるリードレジスタと、上記メモリブロックとリ一ドレジスタとの間に設けられる読み出し用トランスファーゲートとを備えるフィールドメモリに於いて、上記ライトレジスタ前半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート前半部を導通させる転送信号を出力し、上記ライトレジスタ後半部への書き込みデータの入力完了後に出力される入力クロックに応答して、上記書き込み用トランスファーゲート後半部を導通させる転送信号を出力する書き込み転送制御手段と、上記リードレジスタ前半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート前半部を導通させる転送信号を出力し、上記リードレジスタ後半部からの読み出しデータの出力完了後に出力される出力クロックに応答して、上記読み出し用トランスファーゲート後半部を導通させる転送信号を出力する読み出し転送制御手段とを設けたことを特徴とするフィールドメモリ。」
である点で一致し、
　本願発明が「ライトレジスタ、書き込み用トランスファーゲート、メモリブロック、読み出し用トランスファーゲート、及びリードレジスタを２分構成」としているのに対して、引用例記載の発明には特にそのような区別がなされていない点で一応相違するものと認められる。
４．相違点についての判断
　引用例記載の発明のダイナミックメモリアレイは、第１図を参照すると、行デコーダにより前半部と後半部に２分されており、それぞれに対応して前半部用のトランスファーゲート「ＴGW11、ＴGW12」及び「ＴGR11、ＴGR12」、また、後半部用のトランスファーゲート「ＴGW13、ＴGW14」及び「ＴGR13、ＴGR14」が設けられており、２分構成となっていることは当業者には自明である。そして、引用例記載の発明における「書き込み用ラインバッファ」及び「読み出し用ラインバッファ」も、ダイナミックメモリアレイの前半部及び後半部に対応した位置にデータが書き込まれることから、これらを該ダイナミックメモリアレイの前半部及び後半部に対応して２分構成とすることも、当業者ならば容易に想到しえたことである。
５．むすび
　以上のとおりであるから、本願発明は引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められ、特許法第29条第２項の規定により、特許を受けることができない。
　よって、結論のとおり審決する。