【事件の表示】
　平成　２年特許願第　１５７２１号「半導体記憶装置」拒絶査定に対する審判事件［平成　３年１０月　１日出願公開、特開平　３−２２２１８６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成２年１月２５日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成８年２月７日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認められる。
「複数のメモリセルが接続された一対のビット線と、前記複数のメモリセルに接続された複数のワード線と、ローアドレス制御信号の変化を遅延して各種制御クロックを発生する制御回路と、該制御回路の制御クロックによって動作するセンスアンプと、前記ビット線と前記センスアンプのセンスノードの間に設けられた一対のＭＯＳトランジスタとを備えた半導体記憶装置において、
　前記制御回路は、
前記ワード線が活性化される前に前記一対のＭＯＳトランジスタを高抵抗にオンさせ、
　前記ワード線の活性化により前記メモリセルの情報が前記ビット線に読み出された後、前記一対のＭＯＳトランジスタをオフさせ、
　前記センスアンプの動作終了後、前記一対のＭＯＳトランジスタを再度高抵抗にオンさせ、
　その後、ローアドレス制御信号の変化により前記一対のＭＯＳトランジスタを低抵抗にオンさせることを特徴とする半導体記憶装置」
　
２．引用例記載の発明
　原査定の拒絶理由に引用した特開平2ー9084号公報（以下、「第１の引用例」という。）には、図面第１図及び第２図に関連して、以下の記載がなされている。
（１）「時刻t０において、ワード線WLＮが選択されたとする（第２図（Ａ））。ワード線WLＮに接続されているメモリセルMCＮの情報はビット線反転ＢＬに伝達され、これに応じ、プリチャージ電位VPであったビット線反転ＢＬの電位はメモリセルMCＮに格納されていた情報分変化する。このとき、ΦＬ信号のレベルはVCC+Vth+αでありトランジスタＴ５及びＴ６は導通状態にあるので、ビット線に発生した情報はセンスアンプノードに伝達される。」（公報第５頁右下欄第３行〜同欄第１１行目）
（２）「これに応じ、Ｎチャンネルセンスアンプ73に供給されるセンスアンプ駆動信号Φsのレベルは第２図（Ｃ）に示す如くVPからGNDに変化し、かつ、Ｐチャンネルセンスアンプ７５に供給されているセンスアンプ駆動信号Φpのレベルは第２図（Ｄ）に示す如く変化し、よって各センスアンプは活性化される。」（公報第５頁右下欄第１６行〜第６頁左上欄第２行目）
（３）「さらに、時刻t1においてΦＬ信号のレベルはVCC+Vth+α（但し、VthはＴ５、Ｔ６のしきい値であり、α＞０）である。）からVP+Vth以下（VP+Vth−βで示す。β＞０）でVth  以上のレベルに変化させる。すると、「１」側（電位の高い側）のセンスアンプノードNA又はNAと、「１」側のビット線BL又はBLとの間に接続された第一のトランジスタ結合手段91のトランジスタＴ５又はＴ６は、非導通状態となる。」（公報第６頁左上欄第２行〜同欄第１０行目）
（４）「従って、センスアンプは感知動作／増幅動作を急速に終了し、センスアンプノードNA／NAの電位は「１」／「０」レベルに達する。」（公報第６頁左上欄第１５行〜同欄第１８行目）
（５）「次いで、時刻t2に至りビット線対BL,反転BL間に充分な電位が発生した時、ΦＬ信号のレベルをVCCへと引き上げる。」（公報第６頁右上欄第８行〜同欄第１０行目）
（６）「次に時刻t3においてΦＬ信号のレベルをVCCからVCC+VT+αへと戻す。」（公報第６頁左下欄第１７行〜同欄第１８行目）
　これらの記載及び上記第１の引用例に記載されている発明においても、信号発生回路２００及びセンスアンプアレイ７１を駆動するための制御信号を発生する制御回路は当然設けられているものと認められるから、第１の引用例には、
　複数のメモリセルが接続された一対のビット線と、前記複数のメモリセルに接続された複数のワード線と、各種制御クロックを発生する制御回路と、該制御回路の制御クロックによって動作するセンスアンプと、前記ビット線と前記センスアンプのセンスノードの間に設けられた一対のＭＯＳトランジスタとを備えたダイナミックＲＡＭにおいて、
　前記制御回路は、
前記ワード線が活性化される前に前記一対のＭＯＳトランジスタを低抵抗にオンさせ、
　前記ワード線の活性化により前記メモリセルの情報が前記ビット線に読み出された後、前記一対のＭＯＳトランジスタをオフさせ、
　前記センスアンプの動作終了後、前記一対のＭＯＳトランジスタを高抵抗にオンさせ、
　その後、前記一対のＭＯＳトランジスタを低抵抗にオンさせるダイナミックＲＡＭ、に関する発明が記載されている。
　また、原査定の拒絶理由に引用した特開昭56ー25292号公報（以下、「第２の引用例」という。）には、ローアドレス信号の変化を遅延して各種の制御クロックを発生させるメモリ回路、に関する発明が記載されている。
　
３.本願発明と引用例記載の発明との対比・判断
　本願発明と第１の引用例に記載されている発明とを対比すると、第１の引用例に記載されている「ダイナミックＲＡＭ」は、本願発明の「半導体記憶装置」に包摂されることから、両者の発明は、「複数のメモリセルが接続された一対のビット線と、前記複数のメモリセルに接続された複数のワード線と、各種制御クロックを発生する制御回路と、該制御回路の制御クロックによって動作するセンスアンプと、前記ビット線と前記センスアンプのセンスノードの間に設けられた一対のＭＯＳトランジスタとを備えた半導体記憶装置において、
　前記制御回路は、
前記ワード線が活性化される前に前記一対のＭＯＳトランジスタをオンさせ、
　前記ワード線の活性化により前記メモリセルの情報が前記ビット線に読み出された後、前記一対のＭＯＳトランジスタをオフさせ、
　前記センスアンプの動作終了後、前記一対のＭＯＳトランジスタを高抵抗にオンさせ、
　その後、前記一対のＭＯＳトランジスタを低抵抗にオンさせることを特徴とする半導体記憶装置」である点で一致し、以下の点で両者の発明は相違しているものと認められる。
＜相違点＞
（１）本願発明では、ローアドレス信号の変化を遅延して制御回路から各種制御クロックを発生するように構成しているのに対して、上記第１の引用例に記載されている発明では、制御回路がどのような信号を元に各種制御クロックを発生するかについては明記されていない点。
（２）本願発明では、ワード線が活性化される前にビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを高抵抗にオンさせているのに対して、上記第１の引用例に記載されている発明においては、ワード線が活性化される前にビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを低抵抗にオンさせている点。
（３）ビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを低抵抗に変えるタイミングが、本願発明では、ローアドレス制御信号の変化した時点（再書込が終了して、ローアドレス制御信号がハイレベルになる時点）としているのに対して、上記第１の引用例に記載されている発明では、この点が明記されていない点。
　そこで、上記相違点（１）について検討すると、ローアドレス信号の変化を遅延して各種の制御クロックを発生させることは、上記第２の引用例に記載されるように、半導体記憶装置において従来周知の事項であるから、上記第１の引用例に記載されている発明の制御回路をローアドレス信号の変化を遅延して各種の制御クロックを発生させるようにして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、本願発明のように、ワード線が活性化される前にビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを高抵抗にオンさせた場合、メモリセルに記憶された電荷がビット線対に読み出される時間は、平成８年２月７日付けの手続補正書及び審判請求書で主張するように（本願明細書には、作用・効果についての記載がなされていない）、第１の引用例に記載されている発明と比較して、多少速くなることが予想されるが、このように構成すると、ビット線対とセンスアンプとの間の高抵抗（Ｒ）とセンスアンプ側の分布容量（Ｃ）とによるＣＲの時定数が存在することになり、この時定数分だけ、ビット線対の電荷がセンスアンプ側に転送される時間は遅れることになる。したがって、メモリ装置全体として動作速度をみた場合、ビット線対とセンスアンプとの間を高抵抗で結んだ本願発明の方が、ビット線対とセンスアンプとの間を低抵抗で結んだ第１の引用例に記載されている発明よりも改善されるとは認められず、第１の引用例に記載されている発明の、ワード線が活性化される前にビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを低抵抗にオンすることに代えて、本願発明のようにワード線が活性化される前にビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを高抵抗にオンするように構成ことは当業者がその必要に応じて適宜為し得る単なる設計的事項に過ぎないものと認められる。
　次に、相違点（３）について検討すると、上記第１の引用例に記載されている発明においても、メモリセルへの再書込が終了すると、ビット線対とセンスアンプとの間に設けられた一対のＭＯＳトランジスタを低抵抗にオンさせており、このオンさせるタイミングとして、ローアドレス制御信号がハイレベルとなる時点とすることは当業者が容易に想到し得る程度のものと認められる。
　
４.むすび
　以上のとおりであるから、本願発明は第１及び第２の引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。
　
　よって、結論のとおり審決する。