【事件の表示】
　平成　４年特許願第　９９６１３号「デジタルオーディオシステムのＲＡＭアドレスコントロール装置」拒絶査定に対する審判事件〔平成　５年　８月　６日出願公開、特開平　５−１９８１６０、平成　６年　９月２１日出願公告、特公平　６−　７５３６０、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
理由
１．手続きの経緯・本願発明
　本願は、平成４年４月２０日（パリ条約による優先権主張１９９１年９月２８日、韓国）の出願であり、平成６年９月２１日に出願公告されたところ、長谷川日出子から特許異議の申立てがあり、原審において特許異議が理由ありと決定され、その決定の理由によって拒絶査定され、当審において拒絶理由通知書が通知されたものである。
　本願の請求項１及び２に係る発明は、出願公告後の平成１３年４月９日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び請求項２に記載された次のとおりのものであると認める。
　「【請求項１】クロック信号により同期して入力されたデータを、行と列のアドレスに提供する同期カウンタと、
　前記同期カウンタの出力アドレスのうち、行アドレスが提供され、バッファリングして出力する第１トリステートバッファと、
　ライトイネーブル信号の制御により電圧を出力する第２トリステートインバータと、
　ＲＯＭに貯蔵されたデータＤ１〜Ｄ８を、前記ライトイネーブル信号により選択的に出力する第１トリステートインバータと、
　前記同期カウンタの出力信号のうち、列アドレスと、前記第１トリステートインバータの出力アドレスを加える加算器と、
　前記加算器の出力信号を入力にして列アドレスを出力する第２トリステートバッファとを具備し、列アドレスをコントロールすることを特徴とするデジタルオーディオシステムのＲＡＭアドレスコントロール装置。
【請求項２】前記第１トリステートバッファは、行アドレスストローブ信号により制御され、前記第２トリステートバッファは、列アドレスストローブ信号により制御されることを特徴とする請求項１記載のデジタルオーディオシステムのＲＡＭアドレスコントロール装置。」
２．引用刊行物
　これに対して、当審の拒絶の理由で引用した　特公昭６３−９２４０号公報（昭和６３年２月２６日出願公告）（特許異議申立人長谷川日出子の提出による甲第１号証）（以下、「刊行物」という。）には、図面と共に次の各記載がある。
（ａ）「ＲＡＭ３２の書込みはアドレスカウント値に応じて順次アドレスされていく。アドレスカウンタ４４は１５ビットのカウンタで、２５μｓ毎にカウントアップされて約３２キロビットでカウント値が一巡する。書込みモードにおいてはアドレスカウンタ４４のカウント値はアドレスコントローラ３１を通過してＲＡＭ３２に加わり，ＲＡＭ３２に加えられるデータを２５μｓ周期で順次書込んでいく。遅延プリセット回路４５〜５２はデイレイラインＡ，Ｂ，Ｒ１，…，Ｒ６の遅延時間を夫々プリセットするものである。これらプリセット回路４５〜５２からは各プリセットされた値のＢＣＤコードのデータが出力される。これらデータはマルチプレクサ５３により１つのデータずつ時分割的に取出される。」（第５頁左欄第４２行〜同頁右欄第１３行）
（ｂ）「マルチプレクサ５３から時分割的に送出されるデータはＢＣＤコード−バイナリコード変換器５４にてバイナリコードに変換される。」（第５頁右第２１〜２３行）
（ｃ）「第９図に示すアドレスコントローラ３１において、定数乗算回路７０は前記コード変換器５４から送出される数値を最小プリセットスペース（１ｍｓ）に対応する数値に直すため、定数乗算（×４０）を行う。すなわち、前記遅延時間プリセット回路４５〜５２において例えば１００ｍｓ遅延をセットしたとき同回路から「１００」という数値が出力されるとすれば、この数値の単位数「１」はＲＡＭ３２においては２５μｓに対応するものであるので、これを１ｍｓに対応させるために定数４０（＝１ｍｓ／２５μｓ）をかける。したがって上記の例で１００ｍｓを設定したとすれば定数乗算回路７０からは数値４０００（＝１００×４０）が出力される。ナンドゲート７１は定数乗算回路７０と前記信号反転ＷＥ（第８図ｊに示す）とのナンドを取る。すなわち、読出しモードにおいては定数乗算回路７０の各ビット出力を反転して出力し、書込みモードにおいては全てのビットに信号“１”を出力する。」（第６頁左欄第４０行〜同頁右欄第１５行）
（ｄ）「書込みモードにおいてはナンドゲート７１のデータは数値１が加えられて０となり、アドレスカウンタ４４のカウント値が加算回路７２からそのまま出力されることになる。また、読出しモードにおいては定数乗算回路７０の出力がナンドゲート７１で逆数を取られて加算回路７２に入力し、数値１が加えられ、アドレスカウンタ４４のカウント値４４に加算される。結局、定数乗算回路７０から出力されるプリセット値が補数を取られて加算回路７２に加えられることになるので、アドレスカウンタ４４のカウント値に対しては差を取ることになる。」（第６頁右欄第２０〜３１行）
（ｅ）「アドレスコントローラ３１において１／２セレクタ７６はマルチプレクサであり、前記加算回路７２から出力される７ビットずつ２組のデータを前記信号ＭＵＸ（第８図ｍ）に応じて交互に選択する。すなわち、デイレイラインＡ，Ｂ，Ｒ１，…，Ｒ６の各割当て時間において例えばその前半に下位ビットのデータを選択し、後半に上位ビットのデータを選択して、それらをＲＡＭチップ３２ａ，３２ｂのＲＯＷ／ＣＯＬデータとして出力する。」（第７頁左欄第２８〜３７行）
３．対比・判断
　本願特許請求の範囲の請求項１に係る発明と刊行物に記載された発明とを対比すると、前記したように（前記記載（ａ）〜（ｅ）参照。）、刊行物には、複数のデイレイ装置の組合せによりデイレイド・リバーブレーションとデイレイ効果とを別々に生じさせることができるようにした音響効果装置は記載されてはいるが、本願特許請求の範囲の請求項１に係る発明の構成要件である「同期カウンタの出力アドレスのうち、行アドレスが提供され、バッファリングして出力する第１トリステートバッファ」、「同期カウンタの出力信号のうち、列アドレスと、前記第１トリステートインバータの出力アドレスを加える加算器」、「加算器の出力信号を入力にして列アドレスを出力する第２トリステートバッファ」が記載されておらず、したがって、第１及び第２のトリステートバッファ、第１及び第２のトリステートインバータ、および列アドレスのみを加算する加算器を具備することにより「列アドレスをコントロールすること」が記載されていない。
　そして、本願特許請求の範囲の請求項１に係る発明は、前記構成要件を有することにより、外部からの遅延セッティングのみで望む程度の遅延コントロールが可能であり、内部論理回路を極めて簡単にすることにより、チップサイズを小さくすることができ、特に、列アドレスがフル加算器により常に計算されるので、いつでも遅延セッティングができるという明細書記載の顕著な効果を奏するものと認められる。
　したがって、本願特許請求の範囲の請求項１に係る発明は、刊行物に記載された発明に基いて当業者が容易に発明をすることができたものということができない。
　また、本願特許請求の範囲の請求項２に係る発明は、請求項１に係る発明の構成要件の一部をさらに限定したものであるから、請求項１に係る発明が刊行物に記載された発明に基いて当業者が容易に発明し得たものといえない以上、請求項２に係る発明も、刊行物に記載された発明に基いて当業者が容易に発明し得たものといえないことは明らかである。
４．むすび
　したがって、本願特許請求の範囲の請求項１及び請求項２に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるということはできない。
　また、他に本願を拒絶すべき理由を発見しない。　よって、結論のとおり審決する。