【事件の表示】
　特願２０１０−２２０５９１「アレイ」拒絶査定不服審判事件〔平成２３年　２月　３日出願公開、特開２０１１−　２３７４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成８年１１月２９日に出願した特願平８−３３５０５３号（パリ条約による優先権主張１９９５年１２月２２日、アメリカ合衆国）の一部を平成２２年９月３０日に新たな特許出願としたものであって、平成２２年１０月２７日に手続補正書が提出され、平成２４年１１月２１日付けの拒絶理由通知に対して、平成２５年６月４日に意見書及び手続補正書が提出されたが、同年６月２１日付けで拒絶査定がなされ、これに対して、同年１１月１日に拒絶査定を不服とする審判の請求がなされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項１０に係る発明は、平成２５年６月４日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし請求項１０に記載されている事項によって特定されるものであって、そのうち、請求項１に係る発明（以下「本願発明」という。）は、以下のとおりのものである。
　
「アレイにおいて、
　基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路を備え、
　前記アモルファスシリコン薄膜トランジスタが、
・第１のエッジおよび第２のエッジを有するゲート領域と、
・前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第１のエッジおよび第２のエッジを超えて延出している、前記絶縁層と、
・前記絶縁層上の未ドープアモルファスシリコン層であって、当該未ドープアモルファスシリコン層が前記ゲート領域の第１のエッジおよび第２のエッジをそれぞれ超えて延出している、前記未ドープアモルファスシリコン層と、
・前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の第１のエッジおよび第２のエッジにそれぞれ整合された第１のエッジおよび第２のエッジを有する、前記絶縁領域と、
・前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第１のチャネルリードおよび第２のチャネルリードであって、当該第１のチャネルリードおよび第２のチャネルリードの各々が１．０μｍ以下のオーバーラップ距離だけ前記絶縁領域と重なる、前記第１のチャネルリードおよび第２のチャネルリードと、
・前記第１のチャネルリードおよび第２のチャネルリードとそれぞれ接触する第１の導電金属電極および第２の導電金属電極であって、当該第１の導電金属電極および第２の導電金属電極がそれぞれ前記第１のチャネルリードおよび第２のチャネルリードと電気的に接続されている、前記第１の導電金属電極および第２の導電金属電極と、
を有し、
　前記第１の導電金属電極および第２の導電金属電極が前記ゲート領域よりも外側にある、前記アレイ。」
　
２．各引用例の記載事項と引用発明
（１）引用例１の記載事項
　本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献５」として引用された刊行物である、特開平２−６２０５１号公報（以下「引用例１」という。）には、「薄膜トランジスタの製造方法」（発明の名称）に関して、第１図〜第３図とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下同じ。）。
　
ａ．「［概　要〕
　
液晶駆動用の薄膜トランジスタ（ＴＦＴ）
　
ｂ．「〔産業上の利用分野〕
　
本発明は、アクティブマトリクスカラー液晶表示装置における薄膜トランジスタ
に関する
　液晶表示装置は低消費電力、軽量、カラー表示が容易などの特徴を有することから、ポケットＴＶやＯＡ端末機器などの平面表示装置として、広範な市場を得つつある。特に大容量で鮮明な階調表示が得られる薄膜トランジスタ駆動のアクティブマトリクス型液晶表示装置に関しては、一部実用化されるとともに現在盛んに開発・研究が行われている。
　この
アクティブマトリクス型液晶表示装置は、各画素に薄膜トランジスタが付加されている
数十万個に及ぶトランジスタ
　
〔従来の技術〕
　従来の自己整合型ＴＦＴの製造方法を、第３図(ａ)〜(ｇ)より説明する。
　図中、Ｇは厚さ約 800Åのゲート電極、１は透明絶縁性基板、２は厚さ約3000ÅのＳｉＮ膜のようなゲート絶縁膜、３は厚さ約1000Åのａ−Ｓｉ層からなる動作半導体層、４は保護膜としての約1400Åの厚さのＳｉＯ２膜、５は約50Åの厚さのａ−Ｓｉ層からなる密着層、６はコンタクト層としての約 300Åの厚さのｎ＋ａ−Ｓｉ層、
７はソース・ドレイン電極となる厚さ約1000ÅのＴｉ膜のような導電膜
　
ｃ．「〔発明が解決しようとする課題〕
　……（中略）……
　このように従来の製造方法では、ソース・ドレイン電極Ｓ，Ｄと保護膜４との間には隙間Ａが生じるため、透明絶縁性基板１上に積層された各薄膜のストレスの違い、或いはＴＦＴ全体を第２の保護膜（ポリイミド）で覆う場合に、ポリイミドとの密着力の違いによって、隙間Ａの部分に力が加わってクラックが生じ易くなり、ソース，ドレインとゲート間の耐圧低下や短絡が発生する問題がある。また隙間Ａの部分のａ−Ｓｉ膜が後工程で侵されることがある。
　従来のＴＦＴの製造方法では、上述した如く、隙間Ａが存在することによって、ＴＦＴの信頼性あるいは歩留を低下させる問題が生じ、隙間が生じないようにしようとすると、リフトオフが困難となるため自己整合法を用いにくい。
　本発明は、自己整合法の利点を失うことなく、しかも、保護膜とソース・ドレイン電極Ｓ，Ｄとの境界上に、隙間を生じることのないＴＦＴの製造方法を提供することを目的とする。」（第３頁上左欄第６行〜同頁上右欄第１３行）
　
ｄ．「〔課題を解決するための手段〕
　第１図（ａ）〜（ｄ）により本発明を説明する。
〔第１図（ａ）参照〕
　透明絶縁性基板１上に金属よりなるゲート電極Ｇを形成した後、
その上を被覆するゲート絶縁膜２，動作半導体層３，保護膜４
更に必要ならば密着層５を積層し
透明絶縁性基板１背面よりゲート電極Ｇをマスクとする背面露光を行う
　従って現像処理を行なって、
ゲート電極Ｇに位置整合したレジスト膜８を形成し、これをマスクとして保護膜４の露出部を除去する。密着層５が存在する場合には密着層５と保護膜４をエツチングする
〔第１図（ｂ）参照〕
　次いで上記レジスト膜８を除去し、コンタクト層６と透明導電膜（例えばＩＴＯ膜）７を形成する。
〔第１図（ｃ）参照〕
　ネガ型レジストを全面に塗布し、これに対して
再びゲート電極Ｇをマスクとして背面露光をオーバー露光気味に行う
　従ってこのレジスト膜に現像処理を施して得られたレジスト膜１０は、ゲート電極Ｇ上層部に開口１１が形成される。そこでこのレジスト膜１０をマスクとして、透明導電膜７とコンタクト層６の露出部を除去する。
〔第１図（ｄ）参照〕
　この後上記レジスト膜１０を除去すれば、図示のように保護膜４の周縁に端部が重なり合うソース電極Ｓとドレイン電極Ｄが得られる。
　これ以降は通常の製造方法に従って進めてよい。」（第３頁上右欄第１５行〜同頁下右欄第１１行）
　
ｅ．「〔実　施　例〕
　以下本発明の一実施例を第２図(ａ)〜(ｈ)により説明する。
　図中
１は透明絶縁性基板としてのガラス基板
ＧはＴｉのような非透光性金属よりなるゲート電極
２はゲート絶縁膜としての厚さ約3000ÅのＳｉＮ（窒化シリコン）膜
３は約1000Åの厚さのａ−Ｓｉ膜からなる動作半導体層
〔第２図(ａ)参照〕
　
ガラス基板１上にゲート電極Ｇを形成し
その上層にＳｉＮ膜２
ａ−Ｓｉ膜３，ＳｉＯ
２
膜４
連続的に成膜する
〔第２図(ｂ)参照〕
　その上にポジ型のレジストを全面に塗布し、
ゲート電極Ｇをマスクとしてガラス基板１裏面より露光した後、現像処理を施してゲート電極Ｇに位置整合したレジスト膜８を形成する
〔第２図(ｃ)参照〕
　次いで上
記レジスト膜８をマスクとして、ａ−Ｓｉ膜５，ＳｉＯ
２
膜４をエツチングして、これらの露出部を除去した後、レジスト膜８を剥離する。これにより、ゲート電極Ｇの上層に位置ずれのない保護膜４が形成される
〔第２図(ｄ)参照〕
　次いでａ−Ｓｉ膜３表面を緩衝弗酸溶液で処理した後、
保護膜としてのＳｉＯ
２
膜４および密着層としてのａ−Ｓｉ膜５の積層膜上から、ａ−Ｓｉ膜３上全面にｎ
＋
ａ−Ｓｉ膜６，ＩＴＯ膜７を連続成膜する
〔第２図(ｅ)参照〕
　次いで上記ＩＴＯ膜７上にネガ型のレジストを全面に塗布し、
再びゲート電極Ｇをマスクとして、ガラス基板ｌ裏面より上記ネガ型のレジスト膜10にオーバーぎみに露光し、本来ならばゲート電極Ｇによって遮光される領域の端部まで感光させる。この後現像処理を施して、図示の如くゲート電極Ｇより小さい開口11を有するレジスト膜10を形成する
〔第２図(ｆ)参照〕
　次いで上記
レジスト膜１０をマスクとして、ＳｉＯ
２
膜４上のＩＴＯ膜７とｎ
＋
ａ−Ｓｉ膜６をエツチングして
以上で保護膜４の周縁部に端部が重なり合うソース電極Ｓ及びドレイン電極Ｄが得られる
　これ以降は通常の製造工程に従って進めてよい。
〔第２図(ｇ)参照］
　即ち、ポジ型のレジスト膜９を全面に塗布し、ソース・ドレイン電極を形成するための露光および現像処理を施す。
〔第２図(ｈ)参照〕
　一部記レジスト膜９をマスクとして、上記ＩＴＯ膜７，ｎ＋ａ−Ｓｉ膜６，ａ−Ｓｉ膜５をエツチングして、図示のように、
端部が保護膜の周縁部に重なりを有するソース電極Ｓ，ドレイン電極Ｄを形成する
　以上のようにして得られた本実施例のＴＦＴでは、ソース電極Ｓ及びドレイン電極Ｄの端部が、保護膜４の周縁上に重なり合い、その間に隙間が生じることがない。
　従って、従来の製造方法によって作製した場合のような、クラックに起因するＴＦＴ特性や信頼性の低下、或いは製造歩留の低下等の問題発生が防止される。」（第４頁上右欄第１行〜第５頁上左欄第１２行）
　
ｆ．「〔発明の効果〕
　以上説明した如く本発明によれば、機械的ストレスが生じ易い隙間を無くすことができ、クラック等に起因する耐圧低下や短絡不良を大幅に減少させることができる。このため、
１枚の基板上に数１０万個のＴＦＴを有する液晶駆動用ＴＦＴマトリクス
　
ｇ．「本発明の構成説明図」（「図面の簡単な説明」の記載）である第１図には、その第１図(ａ)及び(ｃ)に、「背面露光」を、「露光」領域において、光を、透明絶縁性基板１の主面に対して垂直な方向から入射して行うこと、が示されている。
　
ｈ．前記ｅで摘記した「端部が保護膜の周縁部に重なりを有するソース電極Ｓ，ドレイン電極Ｄを形成」した状態を示す「第２図(ｈ)」には、ＳｉＮ膜２はガラス基板１のほぼ全面に設けられていること、動作半導体層３の形成範囲は、前記ＳｉＮ膜２よりは狭いものの、ゲート電極Ｇよりは広いこと、が示されている。
　同図には、前記ガラス基板１上に形成されるゲート電極Ｇ、前記動作半導体層３上に形成される保護膜４は、前記動作半導体層３より狭い範囲に設けられていること、も示されている。
　
（２）引用発明
　前項のｄにおける「必要ならば密着層５を積層し」という記載から、引用例１において「密着層５」は、任意付加的に設けられるものである。
　そうすると、前項のａ〜ｈで摘記した開示内容を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されている。
　
「アクティブマトリクスカラー液晶表示装置の液晶駆動用ＴＦＴマトリクスであって、
　前記液晶駆動用ＴＦＴマトリクスは、各画素に付加されている薄膜トランジスタを数１０万個有するものであり、
　液晶駆動用の前記薄膜トランジスタが、
　透明絶縁性基板としてのガラス基板１上に形成された、Ｔｉよりなるゲート電極Ｇと、
　前記ゲート電極Ｇを形成した前記ガラス基板１の上層に成膜されて前記ゲート電極Ｇの上を被覆する、ゲート絶縁膜としてのＳｉＮ膜２と、
　前記ＳｉＮ膜２上に連続的に成膜されて前記ゲート電極Ｇの上を被覆する、ａ−Ｓｉ膜からなる動作半導体層３と、
　前記動作半導体層３上に連続的に成膜されて前記ゲート電極Ｇの上を被覆するＳｉＯ２膜４を、前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面より露光することで形成される前記ゲート電極Ｇに位置整合したレジスト膜８をマスクとして用いてエッチングすることで形成された、前記ゲート電極Ｇの上層に対して位置ずれがない、前記ゲート電極Ｇの上を被覆するＳｉＯ２膜４からなる保護膜４と、
　前記保護膜４が形成された前記動作半導体層３上の全面に連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７を、再び前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面からオーバー気味に露光して本来なら前記ゲート電極Ｇによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチングすることで得られた、前記保護膜４の周縁部に端部が重なり合う、前記連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７からなるソース電極Ｓ及びドレイン電極Ｄと、
　を有することを特徴とする液晶駆動用ＴＦＴマトリクス。」
　
（３）引用例２の記載事項
　本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献１」として引用された刊行物である、特開平３−１８６８２０号公報（以下「引用例２」という。）には、「マトリクス型液晶表示基板の製造方法」（発明の名称）に関して、第１図〜第３図とともに、以下の事項が記載されている。
　
ａ．「（実施例）
　以下に本発明を実施例について説明する。
　第２図に、本実施例の方法により形成されたマトリクス型液晶表示基板の部分平面図を示す。このマトリクス型液晶表示基板は、光透過性の絶縁性基板上に形成された保護絶縁膜等を介してマトリクス状に配置された
逆スタガ型構造の薄膜トランジスタ
　次に、第２図に示す薄膜トランジスタの断面構成を、第２図のＡ−Ａ線断面図である第３図を用いて説明する。
　ゲート電極３上に、第一及び第二のゲート絶縁膜４、５及び
チャネル部ｉ型アモルファスシリコン膜６
チャネル部ｉ型アモルファスシリコン膜６
　
（４）引用例３の記載事項
　本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献３」として引用された刊行物である、特開平５−１３６４１９号公報（以下「引用例３」という。）には、「薄膜トランジスタ」（発明の名称）に関して、図１〜図４とともに、以下の事項が記載されている。
　
ａ．「【０００２】
【従来の技術】従来、アクティブマトリックス型の液晶表示装置においては、スイッチング素子として薄膜トランジスタ（以下、ＴＦＴと略記する）が用いられている。この種のＴＦＴとしては、スタッガ型や逆スタッガ型の構造があるが、一例として図４に
逆スタッガ型のＴＦＴ
【０００３】ＴＦＴにおいて、
ゲート電極とソース電極との重なりの長さ（ゲート電極端とチャネル保護層端との面内方向距離）ΔＬは、寄生容量やオン電流に関係し、薄膜トランジスタとしての重要なパラメータである。即ち、ΔＬが長くなると寄生容量が大きくなり、逆にΔＬが短くなるとオン電流が小さくなる
【０００４】ＴＦＴの高速動作を実現させるためには、寄生容量を最小にすることが必要である。しかし、寄生容量を低減するためにΔＬを短くすることは、ＴＦＴのオン電流そのものを低減させることにつながる。従って、
ΔＬはマージンを取って従来数μｍ程度必要とされてきた
　
ｂ．「【００１０】本発明は、上記事情を考慮してなされたもので、その目的とするところは、活性層の膜厚を５０nm以下と薄くした場合において、十分なオン電流が得られて、寄生容量の小さい高速動作可能な薄膜トランジスタを提供することにある。」
　
ｃ．「【００２４】以上述べたようにＴＦＴの特性上、
活性層膜厚が薄い場合（５０ｎｍ以下）、ΔＬは数μｍの大きな値は必要なく、０μｍ近くに設定することができる。ΔＬが短いということは、寄生容量低減のために高速動作が可能になる
【００２５】図１より、ΔＬはチャネル保護層の形状で決定される。チャネル保護層形成はフォトレジストを塗布しマスクを利用した通常の方法があるが、この方法によりΔＬを小さくするためにはゲート電極との合わせ精度が要求される。ここで液晶表示装置の製造を考えると、ＴＦＴは表示面積内に均一に製造されることが望まれる。この意味において、
ΔＬを小さくする場合
基板側から露光しレジストパターンを形成する自己整合的な方法、即ち裏面露光を適用するのがよい
　
（５）引用例４の記載事項
　本願の原出願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で「引用文献２」として引用された刊行物である、特開平２−２１５１３４号公報（以下「引用例４」という。）には、「薄膜トランジスタの製造方法」（発明の名称）に関して、第１図〜第４図とともに、以下の事項が記載されている。
　
ａ．「〔従来の技術〕
　従来の薄膜トランジスタマトリクスの製造方法を第２図(a)〜(e)および第３図により説明する。
　第２図(a)に見られるように、
ガラス基板１上にゲート電極Ｇを形成する
　……（中略）……
　しかし、上記一連の工程で薄膜トランジスタを製造した場合、チャネル保護膜４をエッチングするためのレジスト膜と、リフトオフのレジスト膜が同一であるため、リフトオフ後に
チャネル保護膜４とソース、ドレイン電極Ｓ，Ｄとの間に、微細な隙間８ができ、この隙間８が存在することにより、ゲート絶縁膜２に機械的ストレスまたは物理的ストレスが生じて、ゲート絶縁膜２に亀裂が生じ、その結果ゲート電極Ｇとソース，ドレイン電極Ｓ，Ｄ間が短絡し、表示欠陥を発生する原因となっていた
　
ｂ．「〔実　施　例〕
　以下本発明の一実施例を第１図(a)〜(g)を参照して説明する。
〔第１図(a)参照〕
　ガラス基板１上に約８０nmの厚さのＴｉ膜をスパッタリング法により成膜し、これの不要部を除去してゲート電極Ｇを形成する。
〔同図(b)参照〕
　次いでＰ−ＣＶＤ法により、
ゲート絶縁膜として厚さ約３０nmのＳｉＮ膜２、動作半導体層として厚さ約１０nmのａ−Ｓｉ層３、チャネル保護膜として厚さ約１０nmのＳｉＯ
２
膜４を成膜する
〔同図(c)参照〕
　
全面にフォトレジストを塗布し、これに上記ゲート電極Ｇをマスクとして、矢印で示すように背面露光を施して、ゲート電極Ｇに位置整合したレジスト膜５を形成する
〔同図(d)参照〕
　次いで
上記レジスト膜５をマスクとして、ＳｉＯ
２
膜４の露出部を除去する
〔同図(e)参照〕
　この後、ソース、ドレインの電極の形成に先立って、上記レジスト膜５に等方性エッチングを施す。エッチング法としては例えば、レジスト膜のアッシングの条件、即ち、酸素（Ｏ２）ガスを流量約５０ｓｃｃｍ程流して、約５Ｐａ程の圧力に制御したＯＸ雰囲気中で、高周波（ＲＦ）パワーを約３００Ｗ加えて、プラズマ・エツチングを等方性エツチング条件とし、
レジスト膜５の露出した全表面を所望量エツチングする。本実施例ではこのエツチング量を約１μｍとした
　なお、このエッチングは必ずしも等方性エツチングでなくてもよい。例えば、レジスト膜のチャネル長方向の両側壁面のみを、イオンビーム・エツチング法によって、所望量除去してもよく、要は、この後のソース，ドレイン電極形成工程で、ソース，ドレイン電極を形成する側のチャネル保護膜の端部が露出するように、レジスト膜表面を一部除去すればよい。
〔同図(f)参照〕
　このようにレジスト膜５の寸法を減した後、
オーミックコンタクト層としてｎ
＋
ａ−Ｓｉ層６を約３０nmの厚さに、ソース・ドレインの電極膜としてＴｉ膜７を約１００nmの厚さに成膜する
　本実施例では、
レジスト膜５の寸法を減じているので、ｎ
＋
ａ−Ｓｉ層６とＴｉ膜７を成膜する際に、チャネル保護膜４はチャネル長方向の両側部が露出している。そのためｎ
＋
ａ−Ｓｉ層６とＴｉ膜７は、その端部が上記露出したチャネル保護膜４の端部上に重なり合うように成膜される
　従って本実施例では、従来のようにチャネル保護膜とソース・ドレイン電極膜間に隙間を生じることがない。
〔同図(g)参照〕
　次いで上記レジスト膜５を除去するとともに、その上に付着したＴｉ膜７とｎ＋ａ−Ｓｉ層６をリフトオフして、ソース、ドレイン電極Ｓ，Ｄを形成し、本実施例による薄膜トランジスタが完成する。」（第３頁上右欄第８行〜第４頁上左欄第６行）
　
３．対比
（１）本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　
　　ア．「表示装置」における「アクティブマトリクス」が、「画素」を「マトリクス」（行列）状に配列し、各「画素」毎にスイッチング素子を配置して、選択した「画素」毎に信号のオン・オフ制御を可能にしたものを指すことは、当業者の技術常識である。
　したがって、引用発明の「各画素に付加されている薄膜トランジスタを数１０万個」有する「アクティブマトリクスカラー液晶表示装置の液晶駆動用ＴＦＴマトリクス」においては、前記「画素」は「マトリクス」状に配列されていること、そうすると、各「画素」が行列の縦方向及び横方向に連なっていることは明らかである。
　よって、各「画素」が行列の縦方向及び横方向に連なっている引用発明の前記「アクティブマトリクスカラー液晶表示装置の液晶駆動用ＴＦＴマトリクス」は、本願発明の「アレイ」に相当する。
　
　　イ．引用発明の前記「画素」は、「数１０万個」ある「薄膜トランジスタ」がそれぞれ「付加されている」から、当然に前記「数１０万個」という複数個存在し、本願発明の「複数」の「セル」に相当する。
　また、引用発明の「各画素に付加されている薄膜トランジスタ」は、「ａ−Ｓｉ膜」、すなわち、アモルファスシリコン膜を「動作半導体層３」としているから、本願発明の「該セルのセットの各々」が含む「アモルファスシリコン薄膜トランジスタ」に相当する。
　引用発明の「数１０万個」の「各画素に付加されている薄膜トランジスタ」は、「ガラス基板１１上に形成」されて、各「画素」とともに、選択した「画素」毎に信号のオン・オフ制御をするための回路を構成していることは自明である。
　以上から、引用発明「前記液晶駆動用ＴＦＴマトリクス」において、「ガラス基板１１上に形成」され、複数の「画素」と「各画素に付加されている薄膜トランジスタ」とが構成する、選択した「画素」毎に信号のオン・オフ制御をするための回路は、本願発明の「基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路」に相当する。
　
　　ウ．引用発明の「ゲート電極Ｇ」は、「露光」における「マスクとして」利用できるものであり、第２．２．（１）ｈ．で示した引用例１の第２図（ｈ）の図示態様を併せて考えれば、前記「ゲート電極Ｇ」の主面に沿って二つの端部を有していると認められる。
　したがって、引用発明の「ゲート電極Ｇ」は、本願発明の「第１のエッジおよび第２のエッジを有するゲート領域」に相当する。
　
　　エ．引用発明の「前記ゲート電極Ｇを形成した前記ガラス基板１の上層に成膜されて前記ゲート電極Ｇの上を被覆する、ゲート絶縁膜としてのＳｉＮ膜２」は、本願発明の「前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第１のエッジおよび第２のエッジを超えて延出している、前記絶縁層」に相当する。
　
　　オ．引用発明の「前記ＳｉＮ膜２上に連続的に成膜されて前記ゲート電極Ｇの上を被覆する、ａ−Ｓｉ膜からなる動作半導体層３」と、本願発明の「前記絶縁層上の未ドープアモルファスシリコン層であって、当該未ドープアモルファスシリコン層が前記ゲート領域の第１のエッジおよび第２のエッジをそれぞれ超えて延出している、前記未ドープアモルファスシリコン層」とは、「前記絶縁層上」の「アモルファスシリコン層であって」、当該「アモルファスシリコン層が前記ゲート領域の第１のエッジおよび第２のエッジをそれぞれ超えて延出している」、前記「アモルファスシリコン層」である点で共通する。
　
　　カ．引用発明の「前記動作半導体層３上に連続的に成膜されて前記ゲート電極Ｇの上を被覆するＳｉＯ２膜４を、前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面より露光することで形成される前記ゲート電極Ｇに位置整合したレジスト膜８をマスクとして用いてエッチングすることで形成された、前記ゲート電極Ｇの上層に対して位置ずれがない、前記ゲート電極Ｇの上を被覆するＳｉＯ２膜４からなる保護膜４」と、本願発明の「前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の第１のエッジおよび第２のエッジにそれぞれ整合された第１のエッジおよび第２のエッジを有する、前記絶縁領域」とは、「アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の」上層に対して位置ずれがない「前記絶縁領域」である点で共通する。
　
　　キ．引用発明の「前記保護膜４が形成された前記動作半導体層３」の上に「成膜」される「ｎ＋ａ−Ｓｉ膜６」は、引用例１の第４頁上右欄第１０〜１１行には、「６は厚さ約 300Åのｎ＋ａ−Ｓｉからなるコンタクト層」であると記載されている。
　そうすると、引用発明の「前記動作半導体層３上の全面に連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７」を「エッチングする」ことで得られ、「前記保護膜４の周縁部に端部が重なり合う、前記連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７からなるソース電極Ｓ及びドレイン電極Ｄ」における各「ｎ＋ａ−Ｓｉ膜６」は、「動作半導体層３」との「コンタクト層」であるから、当該「動作半導体層３」に形成される「薄膜トランジスタ」のチャネル領域に、「ソース電極Ｓ及びドレイン電極Ｄ」に入出力される電気信号を前記「動作半導体層３」に引き込む、ないし、前記「動作半導体層３」から引き出す「膜」、すなわち、リードとして機能していると認められる。
　したがって、引用発明の「前記保護膜４が形成された前記動作半導体層３上の全面に連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７を、再び前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面からオーバー気味に露光して本来なら前記ゲート電極Ｇによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチングすることで得られた、前記保護膜４の周縁部に端部が重なり合う、前記連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７からなるソース電極Ｓ及びドレイン電極Ｄ」における前記「エッチング」された「ｎ＋ａ−Ｓｉ膜６」と、本願発明の「前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第１のチャネルリードおよび第２のチャネルリードであって、当該第１のチャネルリードおよび第２のチャネルリードの各々が１．０μｍ以下のオーバーラップ距離だけ前記絶縁領域と重なる、前記第１のチャネルリードおよび第２のチャネルリード」とは、「前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第１のチャネルリードおよび第２のチャネルリードであって、当該第１のチャネルリードおよび第２のチャネルリードの各々」が「前記絶縁領域と重なる、前記第１のチャネルリードおよび第２のチャネルリード」である点で共通する。
　
（２）一致点及び相違点
　以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
一致点
「アレイにおいて、
　基体上のアレイ回路であって、当該アレイ回路が複数のセルを含み、該セルのセットの各々がアモルファスシリコン薄膜トランジスタを含む、該アレイ回路を備え、
　前記アモルファスシリコン薄膜トランジスタが、
・第１のエッジおよび第２のエッジを有するゲート領域と、
・前記ゲート領域上の絶縁層であって、当該絶縁層が前記ゲート領域の第１のエッジおよび第２のエッジを超えて延出している、前記絶縁層と、
・前記絶縁層上のアモルファスシリコン層であって、当該アモルファスシリコン層が前記ゲート領域の第１のエッジおよび第２のエッジをそれぞれ超えて延出している、前記アモルファスシリコン層と、
・前記アモルファスシリコン層上でかつ前記ゲート領域の上方の絶縁領域であって、当該絶縁領域が前記ゲート領域の上層に対して位置ずれがない前記絶縁領域と、
・前記アモルファスシリコン層上の、ドープされた半導体材料により形成された第１のチャネルリードおよび第２のチャネルリードであって、当該第１のチャネルリードおよび第２のチャネルリードの各々が前記絶縁領域と重なる、前記第１のチャネルリードおよび第２のチャネルリードと、
を有する、
　前記アレイ。」
　
相違点１
　本願発明の「前記絶縁層上」の「アモルファスシリコン層」は「未ドープアモルファスシリコン層」であるのに対して、引用発明の「前記ＳｉＮ膜２上に連続的に成膜され」た「ａ−Ｓｉ膜」は「未ドープ」であるかどうかが不明である点。
　
相違点２
　本願発明の「当該絶縁領域」は「前記ゲート領域の第１のエッジおよび第２のエッジにそれぞれ整合された第１のエッジおよび第２のエッジを有する」のに対して、引用発明の「保護膜４」は「前記ゲート電極Ｇの上層に対して位置ずれがない」点。
　
相違点３
　本願発明は「当該第１のチャネルリードおよび第２のチャネルリードの各々が１．０μｍ以下のオーバーラップ距離だけ前記絶縁領域と重なる」のに対して、引用発明の「ソース電極Ｓ」及び「ドレイン電極Ｄ」のそれぞれにおける「エッチング」された「ｎ＋ａ−Ｓｉ膜６」は「前記保護膜４の周縁部に端部が重なり合う」ものの、具体的にどの程度「重なり合う」かは不明である点。
　
相違点４
　本願発明は、「前記第１のチャネルリードおよび第２のチャネルリードとそれぞれ接触する第１の導電金属電極および第２の導電金属電極であって、当該第１の導電金属電極および第２の導電金属電極がそれぞれ前記第１のチャネルリードおよび第２のチャネルリードと電気的に接続されて」、「前記第１の導電金属電極および第２の導電金属電極が前記ゲート領域よりも外側にある」、「前記第１の導電金属電極および第２の導電金属電極」を有するのに対して、引用発明はそのような構成を有していない点。
　
４．当審の判断
（１）相違点１に対して
　　ア．引用例１には、「３は約1000Åの厚さのａ−Ｓｉ膜からなる動作半導体層……６は厚さ約 300Åのｎ＋ａ−Ｓｉからなるコンタクト層」（第４頁上右欄第７〜１１行）と記載されている。すなわち、同様に「ａ−Ｓｉ」からなる「動作半導体層」と「コンタクト層」のうち、前記「コンタクト層」だけに「ｎ＋」の記載を付して、ｎ型にドープされていることを明示している。
　そうすると、引用例１において、「ａ−Ｓｉ」に「ｎ」ないし「ｐ」の記載が付されていない前記「動作半導体層」は、ドープされていない、すなわち、未ドープの「ａ−Ｓｉ膜」からなる層である蓋然性が高い。
　したがって、引用例１の記載から見ると、相違点１は実質的な相異点ではない。
　
　　イ．次に、引用発明の「ａ−Ｓｉ膜からなる動作半導体層３」が、仮に、引用例１の記載からでは、ドープされていない「ａ−Ｓｉ膜からなる」層であるとは断定できない、すなわち、相違点１が実質的な相異点であるとして検討する。
　
　　ウ．ゲート電極を基板上の最下層に配置したことを特徴とする逆スタガ型（ボトムゲート型）の薄膜トランジスタにおいて、ゲート絶縁膜を介して前記ゲート電極上に設けられる動作半導体層を、ノンドープのアモルファスシリコン膜で形成することは、以下のオ．カ．に示すように、引用例２及び周知例１に記載され、常套手段にすぎない。
　したがって、引用発明の「前記ＳｉＮ膜２上」に「成膜され」た「ａ−Ｓｉ膜」を、「未ドープ」の「ａ−Ｓｉ膜」とすることは、当業者であれば容易になし得たものと認められる。
　
　　エ．よって、相違点１は、実質的な相異点ではなく、また、仮に実質的なものであるとしても、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　オ．引用例２には、第２．２．（３）ａ．で摘記したように、「光透過性の絶縁性基板上」に「マトリクス状に配置された逆スタガ型構造の薄膜トランジスタ」において「チャネル部」を「ｉ型アモルファスシリコン膜６」で形成したことが記載されている。
　ここで、「ｉ型」が“intrinsic”、すなわち、ドープされていないことを意味することは、当業者の技術常識である。
　
　　カ．周知例１：特開平６−１８８４２２号公報
　本願の原出願の優先権主張の日前に日本国内において頒布された刊行物である特開平６−１８８４２２号公報には、「薄膜トランジスタ」（発明の名称）に関して、図１とともに、以下の事項が記載されている。
　
ａ．「【００２６】
本実施例の薄膜トランジスタは
ノンドープの水素化アモルファスシリコン（ｉ−ａ−Ｓｉ：Ｈ）から成る半導体活性層４
逆スタガ型構造となっている
　
（２）相違点２に対して
　　ア．引用発明は、「前記保護膜４の周縁部に端部が重なり合うソース電極Ｓ及びドレイン電極Ｄ」を「エッチング」により得るためには、「前記保護膜４が形成された前記動作半導体層３上の全面に連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７を、再び前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面からオーバー気味に露光して本来なら前記ゲート電極Ｇによって遮光される領域の端部まで感光することで形成したレジスト膜10」を用いている。
　
　　イ．これに対して、「前記ゲート電極Ｇの上層に対して位置ずれがない保護膜４」を「エッチング」で形成する際には、引用発明は「マスク」として、「前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面より露光することで形成される前記ゲート電極Ｇに位置整合したレジスト膜８」を用いているものである。
　すなわち、「前記ゲート電極Ｇの上層に対して位置ずれがない保護膜４」を形成するための前記「レジスト膜８」は、前記「レジスト膜10」とは異なり、「オーバー気味に露光することで形成」されるものではないから、「露光」時には「本来なら前記ゲート電極Ｇによって遮光される領域の端部」は「前記ゲート電極Ｇによって遮光される」ものと解される。
　しかしながら、この、「本来なら前記ゲート電極Ｇによって遮光される領域の端部」を「前記ゲート電極Ｇによって遮光」して形成した「前記ゲート電極Ｇに位置整合したレジスト膜８」を用いて得られる「前記ゲート電極Ｇの上層に対して位置ずれがない保護膜４」が、「前記ゲート電極Ｇの上層」と寸法の「ずれ」もないかどうかは不明である。
　
　　ウ．ここで、引用例１の第１図(ａ)及び(ｃ)には、第２．２．（１）ｇ．で指摘したように、「背面露光」を、「露光」領域において、光を、透明絶縁性基板１の主面に対して垂直な方向から入射して行うこと、が示されている。
　そして、引用発明の「前記ゲート電極Ｇに位置整合したレジスト膜８」を形成するための「前記ゲート電極Ｇをマスクとして前記ガラス基板１の裏面より」の「露光」において、「本来なら前記ゲート電極Ｇによって遮光される領域の端部」は「前記ゲート電極Ｇによって遮光され」る状態で、光を「露光」領域において「前記ガラス基板１の裏面」に垂直な方向から入射すれば、前記「レジスト膜８」は「前記ゲート電極Ｇ」と「位置」だけでなく寸法においても「整合」すると認められる。
　したがって、引用例１には、「ガラス基板１の裏面より」の「露光」において、光を「露光」領域において「前記ガラス基板１の裏面」に垂直な方向から入射することにより、「前記ゲート電極Ｇ」と「位置」と寸法において「整合」する前記「レジスト膜８」を形成し、当該「レジスト膜８」を用いて「前記ゲート電極Ｇの上層」に対して「位置」と寸法のずれがない「保護膜４」を形成することが、少なくとも示唆されていると認められる。
　
　　エ．ところで、引用例３には、第２．２．（４）ａ．で摘記したように、「逆スタッガ型のＴＦＴ」において、「ゲート電極とソース電極との重なりの長さ（ゲート電極端とチャネル保護層端との面内方向距離）ΔＬ」は「ΔＬが長くなると寄生容量が大きくなり、逆にΔＬが短くなるとオン電流が小さくなる」ことから「ΔＬはマージンを取って従来数μｍ程度必要とされてきた」と記載されている。
　さらに、引用例３には、第２．２．（４）ｃ．で摘記したように、「活性層膜厚が薄い場合（５０ｎｍ以下）、ΔＬは数μｍの大きな値は必要なく、０μｍ近くに設定することができる。ΔＬが短いということは、寄生容量低減のために高速動作が可能になる」こと、「ΔＬを小さくする場合」は「基板側から露光しレジストパターンを形成する自己整合的な方法、即ち裏面露光を適用するのがよい」ことが記載されている。
　すなわち、引用例３には、「逆スタッガ型のＴＦＴ」の「寄生容量」を低減して「高速動作」を可能にするためには、「ゲート電極端とチャネル保護層端との面内方向距離」である「ΔＬ」が小さいほど好ましいこと、しかし、「ΔＬが短くなるとオン電流が小さくなる」ことから「ΔＬはマージンを取って従来数μｍ程度必要とされてきた」ところ、「活性層膜厚が薄い場合（５０ｎｍ以下）、ΔＬは数μｍの大きな値は必要なく、０μｍ近くに設定することができる」ことが記載されている。
　そして、この「ゲート電極端とチャネル保護層端との面内方向距離」である「ΔＬ」が最小値の「０μｍ」であるということは、「面」に垂直な「方向」から見ると、前記「ゲート電極端」と前記「チャネル保護層端」の位置が一致している、すなわち、「整合」しているということである。
　
　　オ．さて、「薄膜トランジスタ」を高速動作させることは、前記の引用例３に限らず、「薄膜トランジスタ」を利用する装置に共通する技術的課題であると認められる。
　そして、引用例１には、第２．２．（１）ｅ．で摘記したように「３は約1000Åの厚さのａ−Ｓｉ膜からなる動作半導体層」と記載されている。
　以上から、引用発明において、「薄膜トランジスタ」の「寄生容量」を低減して「高速動作」を可能にするために、「動作半導体層３」の膜厚をさらに薄くするとともに、「ガラス基板１の裏面より」の「露光」において、光を「前記ガラス基板１の裏面」に垂直な方向から入射させることにより、「前記ゲート電極Ｇの上層」に対して「位置」と寸法のずれがない「保護膜４」を形成して、「保護膜４」が、「ゲート電極Ｇ」の２つの端部にそれぞれ「整合」する２つの端部を有するようにさせることは、引用例１及び引用例３に接した当業者であれば、引用発明から容易に想到したものと認められる。
　よって、相違点２は、引用例１及び引用例３の記載を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３）相違点３及び相違点４に対して
　　ア．引用発明の「ソース電極Ｓ及びドレイン電極Ｄ」のそれぞれにおける「エッチング」された「ｎ＋ａ−Ｓｉ膜６」は、高濃度にｎ型にドープされた半導体であるアモルファス「Ｓｉ」からなる「膜」である。この「ｎ＋ａ−Ｓｉ膜６」は、第２．３．（１）キ．で指摘したように、「動作半導体層３」に対するコンタクト層であり、「ソース電極Ｓ及びドレイン電極Ｄ」に入出力される電気信号を前記「動作半導体層３」に引き込む、ないし、前記「動作半導体層３」から引き出す「膜」として機能している。
　一方、引用発明の「ＩＴＯ膜７」は、「ソース電極Ｓ及びドレイン電極Ｄ」のそれぞれ最上層にある「膜」である。そして、前記「ＩＴＯ膜７」の「ＩＴＯ」は、“Indium Tin Oxide”(酸化インジウムスズ)の略語であり、透明導電膜である「ＩＴＯ膜」は「表示装置」においては一般に透明電極として用いられることは、当業者の技術常識である。さらに、この「７」という符号が付された「膜」について、引用例１には、第２．２．（１）ｂ．で摘記したように「７はソース・ドレイン電極となる厚さ約1000ÅのＴｉ膜のような導電膜、Ｄはドレイン電極、Ｓはソース電極である。」と、第２．２．（１）ｅ．で摘記したように「７はソース・ドレイン電極材料の導電膜で、厚さ約1000ÅのＩＴＯ膜のような透明導電膜、Ｓはソース電極、Ｄはドレイン電極……である。」と記載されている。
　したがって、引用発明の「ソース電極Ｓ及びドレイン電極Ｄ」において、「ＩＴＯ膜７」は、電気信号を入出力する端子電極としてのソース電極「膜」及びドレイン電極「膜」であると認められる。
　
　　イ．ここで、引用発明が、「エッチング」された「ｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７」からなる前記「ソース電極Ｓ及びドレイン電極Ｄ」を「前記保護膜４の周縁部に端部が重なり合う」構造としたのは、第２．２．（１）ｃ．で摘記したように、「ソース・ドレイン電極Ｓ，Ｄと保護膜４との間」に「隙間Ａが生じる」と、前記「隙間Ａの部分に力が加わってクラックが生じ易く」なることで「ＴＦＴの信頼性あるいは歩留を低下させる問題が生じ」るからである。
　
　　ウ．引用発明においては、「前記ゲート電極Ｇの上を被覆するＳｉＯ２膜４からなる保護膜４」は「前記ゲート電極Ｇの上層に対して位置ずれがない」。
　そうすると、前記イ．のように、二層の「膜」からなる「ソース電極Ｓ及びドレイン電極Ｄ」の「端部」が「前記保護膜４の周縁部」と「重なり合う」構造を採用すると、この「重なり合う」部分において、前記二層の「膜」からなる「ソース電極Ｓ及びドレイン電極Ｄ」は、前記「保護膜４」と「位置ずれ」がない「ゲート電極Ｇ」とも同程度に「重なり合う」ことになる。
　そして、上記のように、「ソース電極Ｓ及びドレイン電極Ｄ」が、それぞれ「ゲート電極Ｇ」と「重なり合う」と、寄生容量が生じることは当業者には自明な事項である。
　
　　エ．ここで、逆スタガ型（ボトムゲート型）の薄膜トランジスタにおいて、アモルファスシリコンからなる半導体層の上に形成されるｎ＋の微結晶シリコンないしアモルファスシリコンからなるコンタクト層上に、ソース電極及びドレイン電極の電極層を形成するとき、前記コンタクト層とともに前記ソース電極及びドレイン電極の電極層の一部がゲート電極と重なり合っていると、電極間に寄生容量が発生して前記薄膜トランジスタの動作に悪影響を及ぼすこと、これを避けるために、前記コンタクト層上に形成する前記ソース電極及びドレイン電極とする金属電極層を、前記ゲート電極とは重ならない位置に形成して前記寄生容量を低減させることは、以下のシ．〜セ．に示すように、周知例２〜４に記載され、逆スタガ型（ボトムゲート型）の薄膜トランジスタ技術においては周知技術である。
　そして、「薄膜トランジスタ」に生じる寄生容量を低減させることは、引用発明も当然に有する技術的課題であると認められる。
　
　　オ．したがって、引用発明において、「エッチング」することで得た「前記連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７からなるソース電極Ｓ及びドレイン電極Ｄ」を用いることに代えて、「薄膜トランジスタ」に生じる寄生容量を低減させるために、上記周知技術のように、コンタクト層である「ｎ＋ａ−Ｓｉ膜６」上であって、「ゲート電極Ｇ」とは重ならない位置に形成された金属電極層を、「ソース電極Ｓ及びドレイン電極Ｄ」における電気信号を入出力する端子電極としての電極「膜」として用いることは、当業者が容易に想到し得たものと認められる。
　すなわち、引用発明において、「前記連続成膜されたｎ＋ａ−Ｓｉ膜６及びＩＴＯ膜７」を「エッチング」して「ソース電極Ｓ及びドレイン電極Ｄ」を得ることに代えて、「エッチング」して得た「ｎ＋ａ−Ｓｉ膜６」の上であって、電気信号を入出力する端子電極として機能する金属電極層を、「ゲート電極Ｇ」とは重ならない位置、すなわち、前記「ゲート電極Ｇ」よりも外側の位置に形成して、相違点４に係る構成とすることは、上記周知技術を参酌すれば、当業者が容易に想到し得たものと認められる。
　
　　カ．このとき、前記「エッチング」して得た「ｎ＋ａ−Ｓｉ膜６」は、「本来なら前記ゲート電極Ｇによって遮光される領域の端部まで感光することで形成したレジスト膜10を用いてエッチング」して得られるから、「前記保護膜４の周縁部に端部が重なり合う」こととなり、「前記保護膜４の周縁部」の近傍に隙間を生じさせないという働きを果たすものである。
　しかし、前記「ｎ＋ａ−Ｓｉ膜６」は、高濃度にｎ型にドープされた半導体であるアモルファス「Ｓｉ」からなる「膜」であり、導電性を有する。したがって、導電性を有する「ｎ＋ａ−Ｓｉ膜６」の「端部」は、「保護膜４」の周縁部と「重なり合う」ことで、当該「保護膜４」と「位置ずれ」がない「ゲート電極Ｇ」とも「重なり合う」ことになるから、前記「ｎ＋ａ−Ｓｉ膜６」と「ゲート電極Ｇ」との間で寄生容量が発生することは明らかである。
　
　　キ．さて、先に挙げた周知例２〜４のうち、周知例４には、以下のセ．に示すように、第３頁下右欄第９〜１６行に「ブロッキング層１７は、ゲート電極１２と対向する箇所に、ゲート電極１２と同一パターンで形成される」とともに「ａ−Si半導体層１４上の全面に、a-Si中にリン等のｎ型不純物を高濃度に導入してなるコンタクト用のn＋- a-Si半導体層１８をプラズマＣＶＤ法等により膜厚 500Å程度に堆積させる。」こと、第４頁上右欄第３〜１０行に「ソース及びドレイン電極用のクロム膜を……バターニングすることにより……n＋- a-Si半導体層１８上であってブロッキング層１７から或る程度離れた位置に、余裕を持たせて所定パターンのソース及びドレイン電極２０、２１を形成する」こと、第４頁下左欄第１４〜１７行に「ブロッキング層１７上からn＋- a-Si半導体層１８を取り除くことができ、すなわちゲート電極１２とn＋- a-Si半導体層１８との重なり部分をなくす」こと、が記載されている。
　そして、その第４頁下右欄第２〜９行には、「本実施例によって製造された薄膜トランジスタには……ソース及びドレイン電極とゲート電極との重なり部分Ａ、Ｂが全くなくなる。このことから、ゲート−ドレイン間及びゲート−ソース間の寄生容量ＣＧＤ、ＣＧＳを従来よりも大幅に小さくすることができる。」と記載されている。
　すなわち、ゲート−ドレイン間及びゲート−ソース間の寄生容量を大幅に小さくするために、ソース及びドレイン電極用のクロム膜からなるソース及びドレイン電極２０、２１を、コンタクト層であるn＋- a-Si半導体層１８上であり、かつ、ブロッキング層１７に整合するゲート電極１２と重ならない位置に形成することに加えて、前記n＋- a-Si半導体層１８からなるコンタクト層とゲート電極１２との重なり部分もなくすべきであることは、本願の原出願の優先権主張の日において既に周知の事項であった。
　
　　ク．一方、引用例４には、第２．２．（５）ａ．で摘記したように、「チャネル保護膜４とソース、ドレイン電極Ｓ，Ｄとの間に、微細な隙間８ができ、この隙間８が存在することにより、ゲート絶縁膜２に機械的ストレスまたは物理的ストレスが生じて、ゲート絶縁膜２に亀裂が生じ、その結果ゲート電極Ｇとソース，ドレイン電極Ｓ，Ｄ間が短絡し、表示欠陥を発生する原因となっていた」こと、が記載されている。
　そして、前記「チャネル保護膜４」と「ソース、ドレイン電極Ｓ，Ｄ」との間に「隙間８」があることにより生じる問題点を解決するために、引用例４には、第２．２．（５）ｂ．で摘記したように、「ガラス基板１上にゲート電極Ｇを形成」した後「ゲート絶縁膜として厚さ約３０nmのＳｉＮ膜２、動作半導体層として厚さ約１０nmのａ−Ｓｉ層３、チャネル保護膜として厚さ約１０nmのＳｉＯ２膜４を成膜」し、「全面にフォトレジストを塗布し、これに上記ゲート電極Ｇをマスクとして、矢印で示すように背面露光を施して、ゲート電極Ｇに位置整合したレジスト膜５を形成」し、「上記レジスト膜５をマスクとして、ＳｉＯ２　膜４の露出部を除去する」ことで前記「チャネル保護膜４」を形成したこと、その後、「レジスト膜５の露出した全表面を所望量エツチングする。本実施例ではこのエツチング量を約１μｍとした」こと、「オーミックコンタクト層としてｎ＋ａ−Ｓｉ層６を約３０nmの厚さに、ソース・ドレインの電極膜としてＴｉ膜７を約１００nmの厚さに成膜する」が「レジスト膜５の寸法を減じているので、ｎ＋ａ−Ｓｉ層６とＴｉ膜７を成膜する際に、チャネル保護膜４はチャネル長方向の両側部が露出している。そのためｎ＋ａ−Ｓｉ層６とＴｉ膜７は、その端部が上記露出したチャネル保護膜４の端部上に重なり合うように成膜される」こと、が記載されている。
　以上の記載から、「チャネル保護膜４」と、「オーミックコンタクト層としてｎ＋ａ−Ｓｉ層６」と「ソース・ドレインの電極膜としてＴｉ膜７」からなる「ソース、ドレイン電極Ｓ，Ｄ」との間に、「微細な隙間８」ができることを避けるために設けた、「ｎ＋ａ−Ｓｉ層６とＴｉ膜７」の「端部」と、「チャネル保護膜４の端部」との「重なり合う」部分の長さは、「エッチング」により「レジスト膜５の寸法を減じた」量である「約１μｍ」であると認められる。
　
　　ケ．以上のイ及びクのとおり、引用例１にも、引用例４にも、二層の「膜」からなる「ソース・ドレイン電極Ｓ，Ｄ」と「保護膜４」との間に「隙間Ａが生じる」ことに起因する「クラック」等が生じることを回避するために、「ソース電極Ｓ」及び「ドレイン電極Ｄ」の「端部」と「保護膜４の周縁部」との間に「重なり合う」部分を設ける必要があることが記載されている。
　そして、引用例４には、この「重なり合う」部分の長さを「約１μｍ」にしたことが記載されている。
　ここで、長さが「約１μｍ」であるということは、「１μｍ」を中心として、小数点以下を四捨五入すると「１μｍ」であると看做すことができる長さの範囲を表していると認められる。
　
　　コ．してみれば、引用発明における「エッチング」して得た「ｎ＋ａ−Ｓｉ膜６」の「端部」と「前記保護膜４の周縁部」とが「重なり合う」長さを、引用発明と同じく「保護膜４の周縁部」近傍に「隙間Ａが生じる」こと回避することを課題とする引用例４に記載された「ソース電極Ｓ」及び「ドレイン電極Ｄ」の「端部」と「保護膜４の周縁部」との間の「重なり合う」長さである前記「約１μｍ」の数値範囲のうち、寄生容量をできる限り小さくするために、長さがより短いほうの「１μｍ」以下の範囲を選択して、相違点３に係る構成とすることはすることは、前記キ．の周知の事項を勘案すれば、当業者が容易に想到し得たものと認められる。
　
　　サ．以上から、相違点３は、引用例１、引用例４の記載及び周知の事項を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　また、相違点４も、周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
　　シ．周知例２：特願平６−３１４７８９号公報
　本願の原出願の優先権主張の日前に日本国内において頒布され、平成２５年６月２１日付けでなされた拒絶査定において周知例として例示された刊行物である特開平６−３１４７８９号公報には、「薄膜トランジスタ」（発明の名称）に関して、図１〜図２０とともに、以下の事項が記載されている。
　
ａ．「【０００２】
【従来技術】図１６は第１の従来技術の薄膜トランジスタの平面図であり、図１７は図１６の切断面線Ｘ１７−Ｘ１７から見た断面図である。従来から、アクティブマトリクス表示装置等に用いられている薄膜トランジスタは、図１６及び図１７に示すように、
絶縁性基板９上に、ゲート電極１、ゲート絶縁膜８、非結晶シリコンの半導体層７
燐をドープしたオーミックコンタクト層４、５、ソース電極２およびドレイン電極３を、この順に積層した構造を有している。このような薄膜トランジスタは、その構造に関して、逆スタガー型と呼ばれている
　
ｂ．「【０００５】
【発明が解決しようとする課題】従来技術の薄膜トランジスタにおいて、上述したような各種の構造のいずれに於いても、オーミックコンタクト層４、５として燐をドープした非結晶シリコン層を用いている。また、
従来の各構造の薄膜トランジスタにおいて、例として、図１６に示すように、ソース電極２及びドレイン電極３の各一部とゲート電極１とがゲート絶縁膜８を介して互いに重畳し、重畳部１０を有している
　……（中略）……
【０００８】一方、
前記ソース電極２及びドレイン電極３とゲート電極１との間に於いて、寄生容量が発生する。この寄生容量によって、薄膜トランジスタの応答特性が悪化する。このような応答特性の悪化を低減しようとする場合、前記重畳部１０の面積は、できるだけ小さいことが望ましい
【０００９】本発明は、上記問題点を解決しようとしてなされたものであり、構成の小型化を図ることができ、且つ信頼性と応答特性とを向上した薄膜トランジスタを提供することが本発明の目的である。」
　
ｃ．「【００２２】以下、本実施例の薄膜トランジスタ２０の製造工程を詳述する。
【００２３】まず、絶縁性基板２９上にゲート電極２１を形成する。本実施例では絶縁性基板２９としてガラスを採用した。この絶縁性基板２９上に、Ａｌ、Ｔｉ、Ｔａなどの低抵抗な材料からなる導電膜をスパッタリング法を用いて堆積させ、これをパターニングして幅Ｗ１のゲート電極２１が形成される。本実施例において、ゲート電極２１の材料としてＴａが採用された。次に、ゲート電極２１上に、ゲート絶縁膜２８が積層される。本実施例において、プラズマＣＶＤ法を用いてＳｉＮｘ膜を膜厚ｔ１（例として、約３００ｎｍ）に積層し、ゲート絶縁膜２８とした。
【００２４】続いて、ゲート絶縁膜２８上に、半導体層２７及びエッチングストッパー層２６を、プラズマＣＶＤ法を用いて連続して作成する。
半導体層２７を作成するための真性半導体アモルファスシリコン（以下、ａ−Ｓｉ（ｉ）と称する）層を成膜した
【００２５】続いて、
リンを添加したｎ＋型微結晶シリコン層（以下、μｃ−Ｓｉ（ｎ＋）と称する）層を、プラズマＣＶＤ法によって層厚ｔ４（例として、５０ｎｍ）に積層した
【００２６】この後、
μｃ−Ｓｉ（ｎ＋）層及びａ−Ｓｉ（ｉ）層のパターニングを行い、半導体層２７、及び相互に間隔Ｌ１を隔て、幅Ｌ２のオーミックコンタクト層２４、２５が形成される
【００２７】次に、この絶縁性基板２９の全面に於いて、
ソース電極２２及びドレイン電極２３を作成するための導電体として、Ｔｉ、Ａｌ、Ｃｒ、Ｍｏ等の金属層をスパッタリング法によって形成した。この金属層にパターニングを行って、ソース電極２２、ドレイン電極２３を形成した。本実施例において、各電極２２、２３の材料としてＴｉを使用した。このとき、従来技術と異なり、ソース電極２２、ドレイン電極２３を、ゲート電極２１に重畳しない位置に形成する
　
　　ス．周知例３：特願平３−１８５８４０号公報
　本願の原出願の優先権主張の日前に日本国内において頒布され、平成２５年６月２１日付けでなされた拒絶査定において周知例として例示された刊行物である特開平３−１８５８４０号公報には、「薄膜トランジスタ」（発明の名称）に関して、第１図〜第３図とともに、以下の事項が記載されている。
　
ａ．「従来、この種の薄膜トランジスタは第３図（ここではコプラナ型を示す）に示すような構造となっており、ガラス等からなる基板１上にはアモルファスシリコン（ａ−Ｓｉ）からなる半導体層２が基板１を覆うように形成されている。この半導体層２の上にはｎ型シリコン（ｎ＋ −Ｓｉ）からなるコンタクト層３がトランジスタのチャンネル部を除く半導体層２の全面に形成されており、このコンタクト層３の上にクロム（Ｃｒ）等の金属からなるソース電極４およびドレイン電極５が形成されている。」（第１頁下右欄第２〜１２行）
　
ｂ．「しかも、
従来の薄膜トランジスタは第３図に示すように、ソース電極４およびドレイン電極５の一部がゲート電極７と重なり合っているため、これらの電極間に容量が発生し、動作特性に悪影響を及ぼす
　
ｃ．「第１図は本発明の一実施例を示すコブラナ型薄膜トランジスタの断面図であり、ガラス等からなる基板１１上にはアモルファスシリコン（ａ−Ｓｉ）からなる半導体層１２が基板１１を覆うように形成されている。この半導体層１２の上にはｎ型微結晶シリコン（ｎ＋ −μｃ−Ｓｉ）からなるコンタクト層１３がトランジスタのチャンネル部を除く半導体層２の全面に形成されており、
上記コンタクト層１３の上にはクロム（Ｃｒ）等の金属からなるソース電極１４およびドレイン電極１５が後述するゲート電極１７と重ならない位置に形成されている
　
ｄ．「なお、上記実施例ではコプラナ型薄膜トランジスタについて説明したが、本発明はこれに限定されるものではなく、逆コブラナ、スタガー、
逆スタガー構造の薄膜トランジスタについても適用可能である
　
　　セ．周知例４：特願平３−１５４３５３号公報
　本願の原出願の優先権主張の日前に日本国内において頒布された刊行物である特開平３−１５４３５３号公報には、「薄膜トランジスタの製造方法」（発明の名称）に関して、第１図〜第５図とともに、以下の事項が記載されている。
　
ａ．「上記ブロッキング層を有する従来の薄膜トランジスタの製造方法を、第４図に基づき以下に説明する。
　まず、第４図(ａ)に示すように、
ガラス等でできた絶縁性の基板ｌ上
所定パターンのゲート電極２を形成する
a-Si（アモルファスシリコン）からなるa-Si半導体層４
　次に、第４図(ｃ)に示すように、フォトリソグラフィ法を用いて上記絶縁層５をバターニングすることにより、ａ−Si半導体層４のチャネル領域を覆う部分にブロッキング層６として残置させる。
　その後、第４図(ｄ)に示すように、
a-Si中にリン等のｎ型不純物を高濃度に導入してなるコンタクト用のn
＋
- a-Si半導体層７
ソース及びドレイン電極用のクロム膜とを連続して堆積させ
　以上の工程により、ａ−Si半導体層４のチャネル領域上にブロッキング層６を有する薄膜トランジスタが得られる。」（第２頁上左欄第４行〜同頁上右欄第９行）
　
ｂ．「すると、
ソース及びドレイン電極８、９とゲート電極２とが４〜６μｍずつ互いに重なり合う領域Ａ、Ｂが生じ、この重なり領域Ａ、Ｂの存在により、ゲート−ソース間の寄生容量とゲート−ドレイン間の寄生容量が増加する
　
ｃ．「このようにゲート電極との重なり部分のないコンタクト用半導体層上にソース及びドレイン電極をパターン形成することができるようになるので、
ソース及びドレイン電極とゲート電極との重なり部分が全くなくなる。このことから、寄生容量Ｃ
ＧＤ
、Ｃ
ＧＳ
が大幅に小さくなり、従ってトランジスタのスイッチングスピードの著しい向上が可能になる
　
ｄ．「第１図(ａ)〜(ｊ)は、本発明の一実施例を示す製造工程図である。
　まず、第１図(ａ)に示すように、
ガラス等でできた透明な絶縁性基板１１上
所定パターンのゲート電極１２を形成する
　次に、第１図(ｂ)に示すように、ゲート電極１２上を含む基板１１上の全面に、プラズマＣＶＤ法等により、シリコン窒化膜からなるゲート絶縁層１３、
a-Si（アモルファスシリコン）からなるa-Si半導体層１４
　その後、第１図(ｃ)に示すように、絶縁層１５上の全面に、スピンコード法等によりポジタイプのフォトレジスト１６を塗布し、続いて基板１１の裏面側から基板１１、ゲート絶縁層１３、a-Si半導体層１４及び絶縁層１５を介してフォトレジスト１６を露光する。この際、不透明なゲート電極１２がフォトマスクとして作用するので、フォトレジスト１６のうちゲート電極１２と対向する部分だけが露光されない。そこで次に、フォトレジスト１６を現像することにより、第１図(ｄ)に示すように、フォトレジスト１６のうちの露光部分を除去して、絶縁層１５上には非露光部分１６ａのみを残置させる。この残置されたフォトレジスト１６ａは、ゲート電極１２と対向する箇所に、ゲート電極１２と同一パターンで形成される。
　次に、第１図(ｅ)に示すように、上記のフォトレジスト１６ａをマスクとして絶縁層１５にエツチングを施すことにより、a-Si半導体層１４のチャネル領域上にフォトレジスト１６ａと同一パターンの絶縁層をブロッキング層１７として残置させた後、その上のフォトレジスト１６ａを剥離する。上記
ブロッキング層１７は、ゲート電極１２と対向する箇所に、ゲート電極１２と同一パターンで形成される
　次に、第１図(ｆ)に示すように、ブロッキング層１７上を含むａ−Si半導体層１４上の全面に、
a-Si中にリン等のｎ型不純物を高濃度に導入してなるコンタクト用のn
＋
- a-Si半導体層１８をプラズマＣＶＤ法等により膜厚 500Å程度に堆積させる
　……（中略）……
　次に、上記のフォトレジスト（露光部分）１９ａをマスクとしてn＋- a-Si半導体層１８に通常のエツチングを施すことにより、第１図(ｉ)に示すように
ブロッキング層１７上からn
＋
- a-Si半導体層を除去した
　その後、全面に
ソース及びドレイン電極用のクロム膜を
バターニングすることにより
n
＋
- a-Si半導体層１８上であってブロッキング層１７から或る程度離れた位置に、余裕を持たせて所定パターンのソース及びドレイン電極２０、２１を形成する
　
ｅ．「本実施例によれば、上記第１図(ｃ)〜(ｅ)に示したようにゲート電極１２をフォトマスクとしてブロッキング層１７をパターン形成するので、ゲート電極１２と対向する箇所に、ゲート電極１２と同一パターンのブロッキング層１７を得ることができる。更に、第１図(ｇ)〜(ｉ)に示したようにゲート電極１２をフォトマスクとしてn＋- a-Si半導体層１８をパターン形成するので、
ブロッキング層１７上からn
＋
- a-Si半導体層１８を取り除くことができ、すなわちゲート電極１２とn
＋
- a-Si半導体層１８との重なり部分をなくすことができる
ソース及びドレイン電極とゲート電極との重なり部分Ａ、Ｂが全くなくなる
ゲート−ドレイン間及びゲート−ソース間の寄生容量Ｃ
ＧＤ
、Ｃ
ＧＳ
を従来よりも大幅に小さくすることができる
　
（４）判断のまとめ
　以上のとおりであるから、相違点１ないし相違点４は、いずれも、実質的なものではないか、あるいは、引用例１〜４の記載事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用例１〜４の記載された発明に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用例１〜４の記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。