(57)【要約】【課題】  複数のＬＳＩチップを積層した場合における消費電力を削減するとともに電源端子数を削減し、また、電源ノイズを低減する。【解決手段】  複数のＬＳＩチップが積層される。各ＬＳＩチップは、ＰＬＬ回路、各ＰＬＬに共通に電源を供給するＴＳＶ、各ＰＬＬのＧＮＤを共通に接続するＴＳＶ、他のＬＳＩチップとの間でクロックを共用するＴＳＶと、ＰＬＬからのクロックとＴＳＶを介して供給されるクロックの何れかを選択する選択手段と、選択されたクロックにより動作するコア回路を有する。各コア回路は、複数のＬＳＩチップの一つのＰＬＬ回路が動作して他のＬＳＩチップのＰＬＬの動作が停止し、一つのＬＳＩチップの選択手段が一つのＬＳＩチップのＰＬＬからのクロックを選択し、他のＬＳＩチップの選択手段がＴＳＶを介して一つのＬＳＩチップのＰＬＬから供給されるクロックを選択するように制御する。【選択図】  図１
2018049956.tif 000002
【特許請求の範囲】
【請求項１】
複数のＬＳＩチップが積層された半導体装置であって、
前記複数のＬＳＩチップは、それぞれ、
ＰＬＬ回路と、
前記複数のＬＳＩチップの前記ＰＬＬ回路に共通に電源を供給するための第１のＴＳＶと、
前記複数のＬＳＩチップの前記ＰＬＬ回路のＧＮＤを共通に接続するための第２のＴＳＶと、
前記ＰＬＬ回路に接続され、他のＬＳＩチップとの間で共通にクロックを供給するための第３のＴＳＶと、
前記ＰＬＬ回路からのクロックと前記第３のＴＳＶを介して供給されるクロックの何れかを選択する選択手段と、
前記選択手段により選択されたクロックにより動作し、前記ＰＬＬ回路及び前記選択手段を制御するコア回路とを有し、
前記複数のＬＳＩチップにおける前記第１のＴＳＶが互いに接続され、
前記複数のＬＳＩチップにおける前記第２のＴＳＶが互いに接続され、
前記複数のＬＳＩチップにおける前記第３のＴＳＶが互いに接続され、
前記複数のＬＳＩチップの前記コア回路は、前記複数のＬＳＩチップのうち何れか一つのＬＳＩチップの前記ＰＬＬ回路が動作して他のＬＳＩチップの前記ＰＬＬ回路の動作が停止し、前記一つのＬＳＩチップの前記選択手段が前記一つのＬＳＩチップの前記ＰＬＬ回路からのクロックを選択し、前記他のＬＳＩチップの前記選択手段が前記第３のＴＳＶを介して前記一つのＬＳＩチップの前記ＰＬＬ回路から供給されるクロックを選択するように制御を行うことを特徴とする半導体装置。
【請求項２】
前記複数のＬＳＩチップは同じ構造であり、
前記複数のＬＳＩチップはそれぞれ、上側の面と下側の面における同じ位置に、他のＬＳＩチップの前記第１のＴＳＶ、前記第２のＴＳＶ、及び、前記第３のＴＳＶと接続するための接続部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のＬＳＩチップのうちの一番下に配置されるＬＳＩチップが前記一つのＬＳＩチップであり、前記一番下に配置されるＬＳＩチップの上側に積層されるＬＳＩチップが前記他のＬＳＩチップであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数のＬＳＩチップはそれぞれ、下側に配置された他のＬＳＩチップにおける前記コア回路と接続するための第４のＴＳＶを有し、
前記一番下に配置されるＬＳＩチップにおける前記コア回路に前記第４のＴＳＶを介して外部から所定の論理値が供給されることにより、前記一番下に配置されるＬＳＩチップにおける前記ＰＬＬ回路が動作するとともに前記一番下に配置されるＬＳＩチップにおける前記選択手段が前記ＰＬＬ回路からのクロックを選択するように制御され、
前記一番下に配置されるＬＳＩチップにおける前記コア回路から、前記上側に積層されるＬＳＩチップの前記コア回路に対しては、前記所定の論理値とは逆の論理値を供給することにより、前記上側に積層されるＬＳＩチップにおける前記ＰＬＬ回路の動作が停止されるとともに前記上側に積層されるＬＳＩチップにおける前記選択手段が前記第３のＴＳＶからのクロックを選択するように制御されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のＬＳＩチップのうち、前記ＰＬＬ回路を動作させるＬＳＩチップを選択できるようにしたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数のＬＳＩチップにおける前記コア回路は、それぞれ、外部のＲＯＭに記憶された設定値を読み出し、読み出した前記設定値に応じて制御を行うことにより、前記複数のＬＳＩチップのうち前記ＰＬＬ回路を動作させるＬＳＩチップが選択されることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体集積回路チップを積層する技術が提案されている。積層された半導体集積回路チップどうしは、ボンディングワイヤーやインターポーザを介して接続されることが一般的である。また、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と呼ばれる貫通電極を半導体チップどうしの電気的接続に用いる技術も提案されている（特許文献１）。
【０００３】
デジタルカメラ等の電子機器においては、カメラの各種機能を実現するためのシステムＬＳＩを用いる。システムＬＳＩは一つの半導体集積回路チップとして構成される。近年では、複数のシステムＬＳＩチップを搭載することで機能を向上させたカメラも登場している。複数のシステムＬＳＩチップを使用する場合にも、システムＬＳＩチップを積層することで実装密度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１６３４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
システムＬＳＩチップでは内部コア回路の動作クロックとして、水晶振動子からの低周波クロックをチップ内部のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で逓倍した高周波クロックを用いることが一般的である。ここで、ＰＬＬはＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）等のアナログ回路を含み、電源ノイズに弱いことが知られている。そのため、ＰＬＬを含むシステムＬＳＩにおいては、ＰＬＬが外部からの電源ノイズの影響を受けないように、ＰＬＬの電源を他の電源と分離し、個別の電源を供給することが一般的となっている。
【０００６】
例えば、二つのシステムＬＳＩチップを積層した場合、それぞれのシステムＬＳＩチップに搭載されたＰＬＬが同時に稼働することになり、消費電力が増大する。また前述の電源ノイズの観点から、それぞれのシステムＬＳＩチップのＰＬＬに個別の電源を供給する必要があるが、そうすることでパッケージの電源端子数が増加するといった課題がある。
【０００７】
本発明は、複数のシステムＬＳＩチップを積層した場合における消費電力を削減するとともにパッケージの電源端子数を削減し、また、電源ノイズを低減する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明においては、複数のＬＳＩチップが積層された半導体装置であって、前記複数のＬＳＩチップは、それぞれ、ＰＬＬ回路と、前記複数のＬＳＩチップの前記ＰＬＬ回路に共通に電源を供給するための第１のＴＳＶと、前記複数のＬＳＩチップの前記ＰＬＬ回路のＧＮＤを共通に接続するための第２のＴＳＶと、前記ＰＬＬ回路に接続され、他のＬＳＩチップとの間で共通にクロックを供給するための第３のＴＳＶと、前記ＰＬＬ回路からのクロックと前記第３のＴＳＶを介して供給されるクロックの何れかを選択する選択手段と、前記選択手段により選択されたクロックにより動作し、前記ＰＬＬ回路及び前記選択手段を制御するコア回路とを有し、前記複数のＬＳＩチップにおける前記第１のＴＳＶが互いに接続され、前記複数のＬＳＩチップにおける前記第２のＴＳＶが互いに接続され、前記複数のＬＳＩチップにおける前記第３のＴＳＶが互いに接続され、前記複数のＬＳＩチップの前記コア回路は、前記複数のＬＳＩチップのうち何れか一つのＬＳＩチップの前記ＰＬＬ回路が動作して他のＬＳＩチップの前記ＰＬＬ回路の動作が停止し、前記一つのＬＳＩチップの前記選択手段が前記一つのＬＳＩチップの前記ＰＬＬ回路からのクロックを選択し、前記他のＬＳＩチップの前記選択手段が前記第３のＴＳＶを介して前記一つのＬＳＩチップの前記ＰＬＬ回路から供給されるクロックを選択するように制御を行う。
【発明の効果】
【０００９】
複数のＬＳＩチップを積層した場合における消費電力を削減するとともに電源端子数を削減し、また、電源ノイズを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置を示す図である。
【図２】ＰＬＬ周辺の等価回路を示す図である。
【図３】コア回路の内部構造の一例を示す図である。
【図４】半導体装置の動作状態を示す図である。
【図５】半導体装置の動作中のＰＬＬ周辺の等価回路を示す図である。
【図６】第２の実施形態の半導体装置を示す図である。
【図７】第３の実施形態の半導体装置を示す図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。図１は、本発明の実施形態にかかわる半導体装置である。
【００１２】
半導体装置１０００は、インターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂ、１００ｃから構成され、母基板３００上に積層された状態で実装される。各システムＬＳＩチップ１００ａ〜１００ｃは、一つの集積回路チップとして構成される。インターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂ、１００ｃは、それぞれ、シリコン貫通ビア（ＴＳＶ）５０、６０、７０、８０、９０と、各ＴＳＶを接続するマイクロバンプ４０によって接続される。積層される順番は、母基板３００に近い方から順にインターポーザ２００、システムＬＳＩチップ１００ａ、１００ｂ、１００ｃの順である。各ＬＳＩチップ１００ａ〜１００ｃにおいて、基板３００に近い側を下側、遠い側を上側という。
【００１３】
半導体装置１０００には、同じ母基板３００上に実装される水晶振動子４００から低周波クロック（数１０メガヘルツ（ＭＨｚ））が入力される。システムＬＳＩチップ１００ａ、１００ｂ、１００ｃはそれぞれ内部にＰＬＬ回路（以下ＰＬＬ）１１０ａ、１１０ｂ、１１０ｃを備えている。システムＬＳＩチップ１００ａ、１００ｂ、１００ｃは共通位置にＴＳＶ５０を備えており、水晶振動子４００から入力される低周波クロックは、ＴＳＶ５０を介してＰＬＬ１１０ａ、１１０ｂ、１１０ｃに入力される。各ＬＳＩチップ１００ａ〜１００ｃには、上側の面と下側の面にそれぞれ他のＬＳＩチップのＴＳＶ５０と接続するための接続部が配置され、これらの接続部がマイクロバンプ４０を介して接続される。各ＬＳＩチップ１００ａ〜１００ｃにおいて、下側の面に配置された接続部は、上側の面に配置された接続部と同じ位置に配置される。
【００１４】
またシステムＬＳＩチップ１００ａ、１００ｂ、１００ｃは、共通位置にＧＮＤ接続のための第２のＴＳＶ６０を備える。各ＬＳＩチップのＴＳＶ６０は互いに接続されており、ＴＳＶ６０によってＰＬＬ１１０ａ、１１０ｂ、１１０ｃのＧＮＤが共通に接続される。各ＬＳＩチップ１００ａ〜１００ｃには、上側の面と下側の面にそれぞれ他のＬＳＩチップのＴＳＶ６０と接続するための接続部が配置され、これらの接続部がマイクロバンプ４０を介して接続される。各ＬＳＩチップ１００ａ〜１００ｃにおいて、下側の面に配置された接続部は、上側の面に配置された接続部と同じ位置に配置される。
【００１５】
またシステムＬＳＩチップ１００ａ、１００ｂ、１００ｃは共通位置に電源供給のための第１のＴＳＶ７０を備える。各システムＬＳＩチップのＴＳＶ７０は互いに接続されており、ＴＳＶ７０によってＰＬＬ１１０ａ、１１０ｂ、１１０ｃの電源が共通に接続される。各ＬＳＩチップ１００ａ〜１００ｃには、上側の面と下側の面にそれぞれ他のＬＳＩチップのＴＳＶ７０と接続するための接続部が配置され、これらの接続部がマイクロバンプ４０を介して接続される。各ＬＳＩチップ１００ａ〜１００ｃにおいて、下側の面に配置された接続部は、上側の面に配置された接続部と同じ位置に配置される。
【００１６】
またシステムＬＳＩチップ１００ａ、１００ｂ、１００ｃは共通位置に高周波クロック共有用の第３のＴＳＶ８０を備える。各システムＬＳＩチップのＴＳＶ８０は互いに接続されている。このＴＳＶ８０により、何れかのシステムＬＳＩチップのＰＬＬにより生成された高周波クロックが他のシステムＬＳＩチップに供給される。各ＬＳＩチップ１００ａ〜１００ｃには、上側の面と下側の面にそれぞれ他のＬＳＩチップのＴＳＶ８０と接続するための接続部が配置され、これらの接続部がマイクロバンプ４０を介して接続される。各ＬＳＩチップ１００ａ〜１００ｃにおいて、下側の面に配置された接続部は、上側の面に配置された接続部と同じ位置に配置される。
【００１７】
本実施形態では、このような構成のＬＳＩチップ１００ａ〜１００ｃのうち、何れか一つのＬＳＩチップのＰＬＬ回路を動作させ、他のＬＳＩチップのＰＬＬ回路の動作を停止させる。そして、他のＬＳＩチップのコア回路は、一つのＬＳＩチップのＰＬＬ回路からクロック供給のためのＴＳＶを介して供給されたクロックにより動作する。
【００１８】
以下、システムＬＳＩチップ１００ａの詳細について説明する。なお、システムＬＳＩチップ１００ｂ、１００ｃについては、システムＬＳＩチップ１００ａと同一構造であるため、説明を省略する。システムＬＳＩチップ１００ａは、ＰＬＬ１１０ａと、トライステートバッファ１２０ａと、マルチプレクサ１３０ａと、コア回路１４０ａから構成される。
【００１９】
なお、システムＬＳＩチップ１００ａ〜１００ｃの各コア回路１４０ａ〜１４０ｃは、同じ機能を実行する構成とするが、異なる機能を実行する構成としてもよい。また、コア回路１４０ａ〜１４０ｃは、同じ周波数のクロックで動作可能な回路とする。
【００２０】
ＰＬＬ１１０ａは逓倍回路であり、水晶振動子４００からＴＳＶ５０を介して供給される低周波クロックを逓倍し、コア回路１４０ａの動作に用いる高周波クロックを生成する。ＰＬＬ１００ａの電源入力はＴＳＶ７０に接続され、ＰＬＬ１００ａのＧＮＤはＴＳＶ６０に接続される。そのため、ＰＬＬ１００ａは、ＴＳＶ７０により供給される電源電力により動作する。
【００２１】
ＰＬＬ１００ａにより生成される高周波クロックの周波数は、数１００ＭＨｚ〜数ギガＨｚ（ＧＨｚ）である。ＰＬＬ１１０ａによって生成されたクロックは二つの出力ポート１１１ａと１１２ａから出力される。出力ポート１１１ａから出力されたクロックはトライステートバッファ１２０ａに入力し、出力ポート１１２ａから出力されたクロックはマルチプレクサ１３０ａに入力する。
【００２２】
ＰＬＬ１１０ａの近傍には容量セル１１３ａが実装されている。容量セル１１３ａは電荷を蓄えるコンデンサであり、ＰＬＬ１１０ａが急峻な電流を必要とする際に電荷を供給することができる。容量セル１１３ａは、電源用のＴＳＶ７０とＧＮＤ用のＴＳＶ６０とに接続されるように配置される。以下、図２を用いて、容量セル１１３ａの役割について説明する。
【００２３】
図２は、ＰＬＬ１１０ａ、１１０ｂ、１１０ｃの周辺等価回路を示す図である。ＰＬＬ１１０ａの動作時、電流は主に母基板３００上の電源から母基板３００上のＧＮＤへ、Ｉｔで示した経路を通って流れる。Ｉｔの経路上には、母基板３００やパッケージ上のインダクタ成分Ｌｖ、Ｌｇが含まれている。Ｉｔ上の電流が変動すると、これらインダクタ成分の影響で電圧変動が発生する。インダクタ成分による電圧変動は、Ｉｔを流れる電流が高周波である場合（急峻な電流が流れる場合）に大きくなり、ＰＬＬ１１０ａに供給される電圧レベルが大きく変動する。これが電源ノイズの主な要因である。
【００２４】
ＰＬＬ１１０ａの近傍に容量セル１１３ａがあると、急峻な電流が流れる場合には容量セル１１３ａが電荷を供給し、電流は主にＩａの経路で流れる。経路Ｉａ上にもインダクタ成分は存在するが、ＬｖやＬｇに比べれば小さいため、電圧変動は小さい。つまり、容量セル１１３ａは、ＰＬＬ１１０ａに対して電源ノイズを低減する効果を持つ。容量セル１１３ｂ、容量セル１１３ｃについても同様である。
【００２５】
トライステートバッファ１２０ａは、コア回路１４０ａによって制御される。トライステートバッファ１２０ａは、ＯＮの場合にはクロック共有用のＴＳＶ８０にクロックを出力し、ＯＦＦの場合には出力をオープン状態とする。
【００２６】
マルチプレクサ１３０ａは、ＴＳＶ８０によって共有されている高周波クロックと、ＰＬＬ１１０ａの出力ポート１１２ａからの出力クロックを入力とする。マルチプレクサ１３０ａは、ＴＳＶ８０によって共有されているクロックまたはＰＬＬ１１０ａの出力クロックの何れかを出力するようにコア回路１４０ａによって制御される。
【００２７】
コア回路１４０ａは、マルチプレクサ１３０ａによって選択されたクロックによって動作する。また、コア回路１４０ａは、ＰＬＬ１１０ａのＯＮ／ＯＦＦ制御、トライステートバッファ１２０ａのＯＮ／ＯＦＦ制御、マルチプレクサ１３０ａの選択制御を行う。
【００２８】
以下、コア回路１４０ａによるＰＬＬ１１０ａ、トライステートバッファ１２０ａ、マルチプレクサ１３０ａの制御について、図３を用いて説明する。図３は、コア回路１４０ａ、１４０ｂ、１４０ｃの内部構造の一例である。
【００２９】
コア回路１４０ａ、１４０ｂ、１４０ｃは、それぞれ、下側（インターポーザ２００側）に積層されるＬＳＩチップのコア回路と接続するため、チップ下側に第４のＴＳＶ９０ａ、ＴＳＶ９０ｂ、ＴＳＶ９０ｃを備えている。それぞれのＴＳＶ９０ａ〜９０ｃコア回路１４０ａ〜１４０ｃにおいては同じ位置にあるが、互いに直接接続されてはいない。ＴＳＶ９０ａは、コア回路１４０ａの外部でＧＮＤに接続されている。また、ＴＳＶ９０ａは、コア回路１４０ａの内部でＰＬＬ１１０ａのＯＮ／ＯＦＦ制御信号、トライステートバッファ１２０ａのＯＮ／ＯＦＦ制御信号、マルチプレクサ１３０ａの選択制御信号に接続されている。
【００３０】
以上より、コア回路１４０ａにおいては、ＰＬＬ１００ａ、トライステートバッファ１２０ａ、マルチプレクサ１３０ａへの制御信号には、全て０が出力される。これにより、ＰＬＬ１１０ａの動作はＯＮ、トライステートバッファ１２０ａはＯＮ、マルチプレクサ１３０ａの出力選択はＰＬＬ１１０ａからのクロックとなる。
【００３１】
即ち、ＰＬＬ１１０ａが動作して高周波クロックを出力するように制御される。また、トライステートバッファ１２０ａはＰＬＬ１１０ａからの高周波クロックを出力するように制御される。また、マルチプレクサ１３０ａはトライステートバッファ１２０ａからのクロックを選択して出力するように制御される。
【００３２】
また、コア回路１４０ａは内部にＯＲ回路１４１ａを備えており、ＯＲ回路１４１ａの入力の一端はＴＳＶ９０ａ、他端は電源に接続される。ＴＳＶ９０ａは接地されるため、ＴＳＶ９０ａ側には所定の論理値、ここでは論理０が入力される。また、電源からは論理値１が供給されるので、ＯＲ回路１４１ａの出力は、所定の論理値０とは異なる論理値である論理値１が出力される。ＯＲ回路１４１ａの出力は、ＬＳＩチップ１００ａに積層されるＬＳＩチップ１００ｂの、ＴＳＶ９０ｂに接続される。
【００３３】
ＬＳＩチップ１００ｂ内のコア回路１４０ｂでは、ＴＳＶ９０ｂがＰＬＬ１１０ｂのＯＮ／ＯＦＦ制御信号、トライステートバッファ１２０ｂのＯＮ／ＯＦＦ制御信号、マルチプレクサ１３０ｂの制御信号に接続される。これらの制御信号には、全て論理値１が出力される。これにより、ＰＬＬ１１０ｂの動作はＯＦＦ、トライステートバッファ１２０ｂはＯＦＦ、マルチプレクサ１３０ｂの出力選択はクロック共有用ＴＳＶ８０からのクロックとなる。
【００３４】
即ち、ＰＬＬ１１０ｂの動作は停止されるように制御される。また、トライステートバッファ１２０ｂはオープン状態となるように制御される。また、マルチプレクサ１３０ａはＴＳＶ８０からのクロックを選択して出力するように制御される。コア回路１４０ｂ内のＯＲ回路１４１ｂはＯＲ回路１４１ａと同等、コア回路１４０ｃはコア回路１４０ｂと同等であるため、説明を省略する。
【００３５】
以下、半導体装置１０００の動作状態を、図４を用いて説明する。図４は、積層半導体装置１０００の動作状態を示す図である。
【００３６】
ＬＳＩチップ１００ａ内では、ＰＬＬ１１０ａが動作して、ＴＳＶ５０からの低周波クロックを低倍して高周波クロックを生成し、トライステートバッファ１２０ａ、マルチプレクサ１３０ａに出力する。トライステートバッファ１２０ａはＯＮ状態であり、ＰＬＬ１１０ａから受けた高周波クロックをそのままクロック共有用のＴＳＶ８０に出力する。マルチプレクサ１３０ａは、コア回路１４０ａに出力するクロックとして、ＰＬＬ１１０ａから入力されたクロックを選択する。
【００３７】
ＬＳＩチップ１００ｂ内では、ＰＬＬ１１０ｂはＯＦＦ、トライステートバッファ１２０ｂはＯＦＦとなる。ＰＬＬ１００ｂは動作しないように制御されるのでＬＳＩチップ１００ｂの消費電力が削減される。マルチプレクサ１３０ｂは、コア回路１４０ｂに出力するクロックとして、クロック共有用のＴＳＶ８０から入力されるクロックを選択する。そのため、コア回路１４０ｂは、ＰＬＬ１００ｂの動作を停止させた場合でも動作することができる。ＬＳＩチップ１００ｃについては、ＬＳＩチップ１００ｂと同等なため、説明を省略する。
【００３８】
このように、本実施形態では、一番下に配置されたＬＳＩチップ１００ａのＰＬＬ１１０ａを動作させ、上側に積層される他のＬＳＩチップ１００ｂ、１００ｃのＰＬＬ１１０ｂ、１１０ｃの動作が停止される。
【００３９】
以下、ＰＬＬ１１０ａの電源ノイズ耐性について、図５を用いて説明する。図５は、半導体装置１０００の動作中におけるＰＬＬ１１０ａ、１１０ｂ、１１０ｃの周辺等価回路を示す図である。動作中は、ＰＬＬ１１０ａが動作しＰＬＬ１１０ｂ、１１０ｃは動作しない。そのため、ＰＬＬ１１０ａが急峻な電流を必要とする際に、容量セル１１３ａだけでなく、１１３ｂ、１１３ｃからも電荷供給を受けることができ、Ｉｄ、Ｉｅの経路に電流が流れる。容量セル１１３ａだけでは蓄えられる電荷の量（流せる電流量）に限界がある。しかし、容量セル１１３ｂ、１１３ｃからも電荷供給を受けることで、ＰＬＬ１１０ａはより大きな電圧変動にも耐えられる。以上により、ＰＬＬ１１０ａは、ＰＬＬ１１０ｂ、１１０ｃと電源・ＧＮＤを共通にしなかった場合に比べて電源ノイズ耐性の面で有利である。
【００４０】
このように、本実施形態では、各ＬＳＩチップ１００ａ〜１００ｂはＰＬＬ回路を備えているが、ＰＬＬ１１０ａを動作させ、ＰＬＬ１１０ｂ、１１０ｃの動作を停止させることで消費電力を削減させることが可能となる。また、ＰＬＬ１１０ａ、１１０ｂ、１１０ｃの電源とＧＮＤを共通のＴＳＶにより接続したことによって、パッケージの電源、ＧＮＤ端子数を削減することができ、また、電源ノイズ耐性が強化される。
【００４１】
（第２の実施形態）
以下、第２の実施形態として、第１の実施形態におけるトライステートバッファ１２０ａ、１２０ｂ、１２０ｃを用いない場合の例を示す。以下、図６を参照して、第２の実施形態における半導体装置について説明する。図６は第２の実施形態における半導体装置１０００の構成を示している。図６において、図１と同じものに関しては同じ番号を付し、説明は省略する。
【００４２】
本実施形態においては、システムＬＳＩチップ１００ａ、１００ｂ、１００ｃは、共通位置に高周波クロック共有用のＴＳＶ８０ａ、８０ｂ、８０ｃを備える。ＰＬＬ１１０ａはＴＳＶ８０ａにクロックを出力し、ＰＬＬ１１０ｂはＴＳＶ８０ｂにクロックを出力し、ＰＬＬ１１０ｃはＴＳＶ８０ｃにクロックを出力する。
【００４３】
マルチプレクサ１３０ａは、ＴＳＶ８０ａ、８０ｂ、８０ｃに接続される。マルチプレクサ１３０ａは、ＴＳＶ８０ａ、８０ｂ、８０ｃのいずれかのクロックを選択し、コア回路１４０ａに出力する。
【００４４】
本実施形態では、第１の実施形態と同じく、コア回路１４０ａはＰＬＬ１００ａを動作させるように制御する。また、コア回路１４０ａは、コア回路１４０ｂ、１４０ｃに対し、ＴＳＶ９０を介して、各ＬＳＩチップのＰＬＬ１００ｂ、１００ｃを動作させるか否か、と、ＴＳＶ８０ａ〜８０ｃの何れのクロックを選択するか、を制御するための信号を出力する。
【００４５】
ＬＳＩチップ１００ｂ、１００ｃのコア回路１４０ｂ、１４０ｃは、コア回路１００ａからの制御信号に応じてＰＬＬ１００ｂ、１００ｃと、マルチプレクサ１３０ｂ、１３０ｃを制御する。本実施形態では、ＰＬＬ１００ａが動作され、ＰＬＬ１００ｂと１００ｃが動作しないように制御される。また、コア回路１４０ｂ、１４０ｃは、ＴＳＶ８０ａを介してＰＬＬ１００ａから供給されるクロックを選択するようにトライステートバッファ１３０ｂ、１３０ｃを制御する。
【００４６】
このような構成によると、クロックを供給するためのＴＳＶの数は増えるが、トライステートバッファ１２０ａ、１２０ｂ、１２０ｃが不要で、第１の実施形態と同等の効果を得ることができる。
【００４７】
（第３の実施形態）
第１の実施形態では、ＬＳＩチップ１００ａのＰＬＬ１１０ａを動作させ、他のＬＳＩチップのＰＬＬ１１０ｂと１１０ｃの動作を停止させていた。そのため、動作させるＰＬＬとして１１０ｂや１１０ｃを選択することができなかった。本実施形態では、ＰＬＬ回路を動作させるＬＳＩチップを選択できるようにした例を示す。
【００４８】
以下、図７を参照して、第３の実施形態における半導体装置について説明する。図７は本実施形態の半導体装置１０００の構成を示す図である。図７において、図１と同じものについては図１と同じ番号を付し、説明は省略する。
【００４９】
図７においては、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５００を備える。ＲＯＭ５００はシステムＬＳＩチップ１００ａ、１００ｂ、１００ｃが動作する際の初期設定値等を記憶している。
【００５０】
システムＬＳＩチップ１００ａ、１００ｂ、１００ｃは共通位置にＴＳＶ９０を備える。コア回路１４０ａ、１４０ｂ、１４０ｃは、ＴＳＶ９０を介してＲＯＭ５００の初期設定値を読み込む。コア回路１４０ａは、内部にレジスタ群１４１ａを備え、レジスタ群１４１ａに書きこむ値によってＰＬＬ１１０ａのＯＮ／ＯＦＦ制御、トライステートバッファ１２０ａのＯＮ／ＯＦＦ制御、マルチプレクサ１３０ａの選択制御を行う。コア回路１４０ｂ、１４０ｃについても同様である。
【００５１】
以下、本実施形態における半導体装置１０００の動作について説明する。まず電源ＯＮ時、レジスタ群１４１ａには、ＰＬＬ１１０ａがＯＮ、トライステートバッファ１２０ａがＯＦＦ、マルチプレクサ１３０ａの選択がＰＬＬ１１０ａからのクロック入力となるような設定値が予め書き込まれている。レジスタ群１４１ｂ、１４１ｃについても同様である。つまり電源ＯＮ直後は、ＰＬＬ１１０ａ、１１０ｂ、１１０ｃの全てが動作しており、コア回路１４０ａ、１４０ｂ、１４０ｃは、ＰＬＬ１１０ａ、１１０ｂ、１１０ｃによって作られるクロックによって、それぞれ動作する。
【００５２】
次に、所定のタイミングで、コア回路１４０ａ内部にある不図示のＣＰＵは、ＲＯＭ５００から、レジスタ群１４１ａに書きこむ設定値を読み込み、レジスタ群１４１ａの値を書きかえる。コア回路１４０ｂ、１４０ｃも同様に、所定のタイミングで、コア回路１４０ｂ、１４０ｃのＣＰＵは、ＲＯＭ５００から、レジスタ群１４１ｂ、１４１ｃに書きこむ設定値を読み込み、レジスタ群１４１ｂ、１４１ｃの値を書きかえる。この時、例えばレジスタ群１４１ａには、ＰＬＬ１１０ａがＯＦＦ、トライステートバッファ１２０ａがＯＦＦ、マルチプレクサ１３０ａの選択が、ＴＳＶ８０からの共有クロック入力となるような設定値が書き込まれるとする。レジスタ群１４１ｃについても同様とする。
【００５３】
また、レジスタ群１４１ｂについては、ＰＬＬ１１０ｂ、トライステートバッファ１２０ｂがＯＮ、マルチプレクサ１３０ｂの選択がＰＬＬ１１０ｂからのクロック入力となるような設定値が書き込まれるものとする。すると、ＰＬＬ１１０ｂが動作し、他のＰＬＬ１１０ａとＰＬＬ１１０ｃが動作しないように制御される。そして、ＬＳＩチップ１００ｂのＰＬＬ１１０ｂにより生成された高周波クロックが、ＴＳＶ８０を介して他のＬＳＩチップ１００ａと１００ｂに供給される。ＬＳＩチップ１００ａと１００ｂのマルチプレクサ１３０ａ、１３０ｃはそれぞれ、ＴＳＶ８０からのクロックを選択するように制御される。各コア回路１４０ａと１４０ｂは、ＴＳＶ８０を介してＰＬＬ１１０ｂから供給されるクロックにより動作する。
【００５４】
なお、以上の説明ではＰＬＬ１１０ｂを動作させる構成としたが、何れのＬＳＩチップのＰＬＬを動作させるかは、ＲＯＭ５００に記憶されている設定値によって決定することができる。ＲＯＭ５００をフラッシュＲＯＭ等の書き換え可能なＲＯＭで構成し、ＲＯＭ５００の設定値を変更とすることで、ＰＬＬ回路を動作させるＬＳＩチップを選択することができる。
【００５５】
このように、本実施形態の半導体装置１０００を搭載した製品の設計者は、どのＰＬＬを動作させ、どのＰＬＬの動作を停止させるかを選択することができる。例えばＰＬＬの発熱を考慮して、一番放熱しやすい位置にあるＰＬＬ１１０ｃを動作させるＰＬＬとして選択することができる。また、システムＬＳＩチップ間のクロックスキューを考慮して、ＰＬＬ１１０ｂを動作させるＰＬＬとして選択することもできる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【図１】
2018049956.tif 000003
【図２】
2018049956.tif 000004
【図３】
2018049956.tif 000005
【図４】
2018049956.tif 000006
【図５】
2018049956.tif 000007
【図６】
2018049956.tif 000008
【図７】
2018049956.tif 000009