【事件の表示】
　平成　４年特許願第１８０９８３号「マイクロコンピュータ」拒絶査定に対する審判事件［平成　６年　２月　４日出願公開、特開平　６−　２８２４５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年７月８日の出願であって、その請求項１に係る発明は、平成８年２月２６日付け、及び平成９年１２月２５日付けの手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「中央処理装置と、該中央処理装置からアクセス可能な内部メモリと、外部メモリをアクセスするためのアドレス指定手段、読み出し指定手段及び書き込み指定手段とを備え、
　前記中央処理装置により指定されたアドレスが所定の範囲内である場合は、前記アドレス指定手段の各ビットは前記中央処理装置により指定されたアドレスとは関係なく論理”０”または”１”を、前記読み出し指定手段は読み出し無効を示す信号を、書き込み指定手段は書き込み無効を示す信号をそれぞれ前記外部メモリへ出力し、前記中央処理装置により指定されたアドレスが所定の範囲内にない場合には、前記アドレス指定手段は前記中央処理装置により指定されたアドレスを前記外部メモリへ出力し、前記読み出し指定手段または書き込み指定手段のいずれかが、前記中央処理装置からの指示に従って、読み出し有効を示す信号または書き込み有効を示す信号を前記外部メモリへ出力すべくなしてあることを特徴とするマイクロコンピュータ。」
　
２．引用例記載の発明
　これに対して、原査定の拒絶の理由に引用された特開平１−１２１９５７号公報（平成１年５月１５日出願公開、以下「引用例」という。）には、次の事項が記載されている。
Ａ．「本発明は、たとえばＩＣカードに内蔵されて用いられるマイクロコンピュータに係り、特にプログラムＲＯＭおよびワーキング用ＲＡＭなどを内蔵し、これらと外部メモリとを同一のアクセスバス（アドレスバス、データバス）で接続しているマイクロコンピュータに関する。」（第２頁左上欄第４〜９行）
Ｂ．「第１図は本発明に係るマイクロコンピュータの構成を示すものである。すなわち、マイクロコンピュータ１は、全体の制御を司る制御部（ＣＰＵ）２、この制御部２の制御に必要な制御プログラムが格納されているプログラム格納用メモリ（ＲＯＭ）３、ワーキング用メモリ（ＲＡＭ）４、・・・（中略）・・・内部バスからのアクセス信号、アドレスデータおよびデータ信号を外部バスに供給したり、あるいは外部バスからのアクセス信号、アドレスデータおよびデータ信号を内部バスに供給する双方向バッファ７，８，９、この双方向バッファ７，８，９の制御を行なうバッファ制御部１０、制御部２からのアクセス信号およびアドレスデータにより、それぞれのメモリアクセス信号を生成するアクセス信号発生部１１・・・（中略）・・・などから構成されており、これらは例えば同一の半導体基板上に形成されている。
　なお、２１，２２，２３はそれぞれ内部バスで、２１はアドレスバス、２２はデータバス、２３はアクセス制御バスである。また、３１，３２，３３，３４はそれぞれ内部バス２１，２２，２３に対応する外部バス・・・（中略）・・・である。
　第２図は上記したように構成されたマイクロコンピュータ１の通常の使用時の接続状態を示すもので、マイクロコンピュータ１には外部バス３１，３２，３４を介して外部メモリ４０が外付け接続される。そして、マイクロコンピュータ１から外部バス３１，３２，３４を介してアクセス用データが外部メモリ４０に送られることにより、外部メモリ４０がアクセスされるようになっている。」（第３頁左上欄第６行〜左下欄第７行、及び第１、２図参照）
Ｃ．「制御部２によるプログラム格納用メモリ３およびワーキング用メモリ４へのアクセス（内部アクセス）が生じた場合、制御部２から内部バス２１，２３にそのアクセス信号およびアドレスデータが供給され、アクセス信号発生部１１はそのアクセス信号およびアドレスデータに基づき、プログラム格納用メモリ３およびワーキング用メモリ４に対してアクセス信号を生成するので、バッファ制御部１０はその生成されたアクセス信号および内部バス２３に供給されたアクセス信号を受取ることにより、内部アクセスであると判定し、双方向バッファ７，８，９をそれぞれ非導通状態に制御する。これにより、プログラム格納用メモリ３およびワーキング用メモリ４へのアクセス時には、制御部２から出力されるアドレスデータおよび制御部２あるいは各メモリ３，４から出力されるデータはマイクロコンピュータ１の外部、すなわち外部メモリ４０へは出力されない。
　また、制御部２による外部メモリ４０へのアクセス（外部アクセス）が生じた場合、制御部２から内部バス２１，２３にそのアクセス信号およびアドレスデータが供給され、アクセス信号発生部１１はそのアクセス信号およびアドレスデータに基づき、外部メモリ４０に対してアクセス信号を生成するので、バッファ制御部１０はその生成されたアクセス信号および内部バス２３に供給されたアクセス信号を受取ることにより、外部アクセスであると判定し、双方向バッファ７，８の方向を外向きに制御するとともに、読出しアクセスであった場合には加えて双方向バッファ９の方向を内向きに制御し、書込みアクセスであった場合には双方向バッファ９の方向を外向きに制御する。これにより、制御部２は外部メモリ４０へのアクセス（外部アクセス）が可能となる。
　このように、内部メモリ（プログラム格納用メモリ３およびワーキング用メモリ４）へのアクセスか外部メモリ４０へのアクセスかをバッファ制御部１０で判定し、内部メモリへのアクセスと判定されると、双方向バッファ７，８，９をそれぞれ非導通状態に制御することにより、共有する内部バス２１，２２，２３上の各種データを外部バス３１，３２，３４へ出力することを禁止するものである。」（第５頁左上欄第５行〜左下欄第８行）
　
　上記Ａ〜Ｃの記載から、引用例には、次の発明が記載されているものと認められる。（以下、引用例記載の発明という。）
　全体の制御を司る制御部２と、該制御部２からアクセス可能なプログラム格納用メモリ３およびワーキング用メモリ４と、外部メモリ４０をアクセスするときにアドレスデータを供給する双方向バッファ８と、外部へのアクセス信号を供給する双方向バッファ７とを備え、
　前記制御部２により指定されたアドレスがプログラム格納用メモリ３およびワーキング用メモリ４のものである場合は、前記双方向バッファ８は前記制御部２により指定されたアドレスとは関係なく非導通状態とされ、前記双方向バッファ７も非導通状態とされ、前記制御部２により指定されたアドレスが外部メモリ４０のものである場合には、前記双方向バッファ８は前記制御部２により指定されたアドレスを前記外部メモリ４０へ出力し、前記双方向バッファ７が、前記制御部２からの指示に従って、アクセス信号を前記外部メモリ４０へ出力すべくなしてあるマイクロコンピュータ。　
　
３．対比
　本願発明と引用例記載の発明とを対比すると、まず、引用例記載の発明における「全体の制御を司る制御部２」、「プログラム格納用メモリ３およびワーキング用メモリ４」、「外部メモリ４０」は、それぞれ、本願発明における「中央処理装置」、「内部メモリ」、「外部メモリ」に相当する。
　また、引用例記載の発明における「外部メモリ４０をアクセスするときにアドレスデータを供給する双方向バッファ８」は、本願発明における「外部メモリをアクセスするためのアドレス指定手段」に相当する。
　そして、引用例記載の発明において、「制御部２により指定されたアドレスがプログラム格納用メモリ３およびワーキング用メモリ４のものである場合」、「制御部２により指定されたアドレスが外部メモリ４０のものである場合」は、それぞれ、本願発明において、「中央処理装置により指定されたアドレスが所定の範囲内である場合」、「中央処理装置により指定されたアドレスが所定の範囲内にない場合」に相当する。
　さらに、引用例記載の発明において、「アクセス信号」は、上記Ｃの記載中に、「読出しアクセス」、「書込みアクセス」との記載があることからして、当然、読出し時には読出し有効を示す信号が出力され、書込み時には書込み有効を示す信号が出力されるものと認められるから、引用例記載の発明における「外部へのアクセス信号を供給する双方向バッファ７」は、本願発明における「読み出し指定手段及び書き込み指定手段」と実質的に同等のものであると認められ、引用例記載の発明において、「双方向バッファ７が、制御部２からの指示に従って、アクセス信号を外部メモリ４０へ出力すべくなしてある」ことは、本願発明において、「読み出し指定手段または書き込み指定手段のいずれかが、中央処理装置からの指示に従って、読み出し有効を示す信号または書き込み有効を示す信号を外部メモリへ出力すべくなしてある」ことと実質的に同等のことであるものと認められる。
　したがって、本願発明と引用例記載の発明とは、
　中央処理装置と、該中央処理装置からアクセス可能な内部メモリと、外部メモリをアクセスするためのアドレス指定手段、読み出し指定手段及び書き込み指定手段とを備え、
　前記中央処理装置により指定されたアドレスが所定の範囲内である場合は、前記アドレス指定手段は前記中央処理装置により指定されたアドレスを出力するのではない動作状態とし、前記読み出し指定手段及び書き込み指定手段は読み出し有効を示す信号または書き込み有効を示す信号を出力するのではない動作状態とし、前記中央処理装置により指定されたアドレスが所定の範囲内にない場合には、前記アドレス指定手段は前記中央処理装置により指定されたアドレスを前記外部メモリへ出力し、前記読み出し指定手段または書き込み指定手段のいずれかが、前記中央処理装置からの指示に従って、読み出し有効を示す信号または書き込み有効を示す信号を前記外部メモリへ出力すべくなしてあるマイクロコンピュータ
である点で一致し、次の点で相違する。
　相違点：中央処理装置により指定されたアドレスが所定の範囲内である場合に、本願発明においては、アドレス指定手段の各ビットは中央処理装置により指定されたアドレスとは関係なく論理”０”または”１”を、読み出し指定手段は読み出し無効を示す信号を、書き込み指定手段は書き込み無効を示す信号を、それぞれ前記外部メモリへ出力するのに対し、引用例記載の発明においては、アドレス指定手段、読み出し指定手段及び書き込み指定手段は、共に非導通状態とされている点。
　
４．当審の判断
　上記相違点について検討すると、
　一般に、論理”０”または”１”を扱う論理回路が信号を出力しないような状態とさせる場合に、単に論理回路の出力をハイインピーダンス状態、すなわち非導通状態とするのではなく、論理”０”または”１”に固定して出力させるようにするという技術思想は周知である（必要であれば、例えば、特開昭６３−１５５２２号公報等を参照されたい。）から、引用例記載の発明のようにアドレス指定手段としての双方向バッファ８を非導通状態とする代わりに、本願発明のようにアドレス指定手段の各ビットが中央処理装置により指定されたアドレスとは関係なく論理”０”または”１”を出力するように構成することは、当業者が適宜に設計できる事項であるものと認められる。
　また、読み出し指定手段及び書き込み指定手段についても、引用例記載の発明のように非導通状態とする代わりに、論理”０”または”１”を出力するように構成することは、当業者が適宜に設計できる事項であり、その際に、論理”０”または”１”のうち、読み出し無効を示す信号及び書き込み無効を示す信号を出力するように構成することは、当業者が当然考慮すべき事項にすぎないこととと認められる。
　そして、本願発明の構成によってもたらされる効果も、引用例に記載の発明及び上記周知事項から当業者ならば容易に予測することができる程度のものであって、格別なものとはいえない。
　
５．むすび
　したがって、本願発明は、引用例に記載の発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。