【手続補正書】
【提出日】平成27年7月6日(2015.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体材料を含むピラーと関連付けられた電荷蓄積デバイスのストリングと、
ソースと結合され、電荷蓄積デバイスの前記ストリングのチャネルと前記ソースとの間の導通を制御するように構成されたソースゲートデバイスと、
前記電荷蓄積デバイスのストリングと前記ソースゲートデバイスとの間に連結されるソース選択デバイスと、
を備える、装置。
【請求項２】
前記電荷蓄積デバイスのストリングとデータラインとの間に連結されるドレイン選択デバイスを更に備える、請求項１に記載の装置。
【請求項３】
メモリデバイスを更に備える、請求項１に記載の装置。
【請求項４】
システムを備える、請求項１に記載の装置。
【請求項５】
各々の電荷蓄積デバイスが、浮遊ゲートトランジスタを備える、請求項１に記載の装置。
【請求項６】
各々の電荷蓄積デバイスが、電荷捕獲トランジスタを備える、請求項１に記載の装置。
【請求項７】
前記ピラーが、データラインから基板中のウエルまで延長する、請求項１に記載の装置。
【請求項８】
前記ピラーが、多結晶シリコンを含む、請求項１に記載の装置。
【請求項９】
前記ストリングが、複数のストリングのうちの１つであり、
前記ソース選択デバイスが、複数のソース選択デバイスのうちの１つであり、前記複数のソース選択デバイスの各々が、前記複数のストリングのうちの対応する１つと前記ソースゲートデバイスとの間である、請求項１に記載の装置。
【請求項１０】
前記ストリングが、複数のストリングのうちの１つであり、
前記ソース選択デバイスが、前記複数のストリングと前記ソースゲートデバイスとの間で連結される、請求項１に記載の装置。
【請求項１１】
各々が、半導体材料を含むそれぞれのピラーと関連付けられるそれぞれの複数の電荷蓄積デバイスを備える、複数の電荷蓄積デバイスのストリングと、
前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記複数の電荷蓄積デバイスのストリングとそれぞれのデータラインとの間にあるドレイン選択ゲートと、
ソースと結合され、前記ピラーと前記ソースとの間の導通を制御するように構成された、前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲むソースゲートと、
前記ピラーと前記ソースとの間の導通を制御するように構成された、前記複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記複数の電荷蓄積デバイスのストリングと前記ソースゲートとの間にあるソース選択ゲートと、
を備える、装置。
【請求項１２】
前記複数のストリングが、２つのストリングを備え、
前記ドレイン選択ゲート、前記ソースゲートおよび前記ソース選択ゲートの各々が、前記２つのストリングと関連付けられる２つのピラーを少なくとも部分的に取り囲む、請求項１１に記載の装置。
【請求項１３】
前記複数のストリングが、ストリングのブロックのサブブロックを備え、前記サブブロックが、前記ストリングのブロックの隣のサブブロックから拡散領域だけ離れている、請求項１１に記載の装置。
【請求項１４】
前記ドレイン選択ゲートが、ドレイン選択デバイスのある部分を備え、
前記ソース選択ゲートが、ソース選択デバイスのある部分を備える、請求項１１に記載の装置。
【請求項１５】
前記ソースゲートが、ソースゲートデバイスのある部分を備える、請求項１１に記載の装置。
【請求項１６】
基板から延長するそれぞれのピラーと関連付けられる複数の電荷蓄積デバイスを各々が備える複数のストリングを、各々が備え、前記ピラーが半導体材料を備える、複数のブロックと、
複数の前記ブロックのグループ間で前記基板に連結され、前記ストリングの共通ソースをバイアスするように構成される導通性部材と、
を備え、
前記ピラーのそれぞれの１つに対して、
前記それぞれのピラーと関連付けられ、かつ前記それぞれの電荷蓄積デバイスのストリングとデータラインとの間に連結されたドレイン選択デバイスと、
前記それぞれのピラーと関連付けられ、かつ前記それぞれのストリングに連結されたソース選択デバイスと、
前記それぞれのピラーと関連付けられ、かつ前記ソース選択デバイスと前記共通ソースとの間で連結されたソースゲートデバイスであって、前記ソース選択デ バイスおよび前記ソースゲートデバイスが、前記ピラーと前記共通ソースとの間の導通を実質的に制御するように構成される、ソースゲートデバイスと、
を更に備える、装置。
【請求項１７】
前記基板が、ｐ型基板を備え、
前記導通性部材が、前記ｐ型基板中のｎ＋型拡散領域に連結される、請求項１６に記載の装置。
【請求項１８】
前記ｎ＋型拡散領域を含む、複数のｎ＋型拡散領域を前記ｐ型基板中に更に備える、請求項１７に記載の装置。
【請求項１９】
前記導通性部材が、前記基板から突出する壁形状を有する、請求項１６に記載の装置。
【請求項２０】
前記導通性部材が、半導体材料を含む、請求項１６に記載の装置。
【請求項２１】
前記導通性部材が、多結晶シリコンを含む、請求項２０に記載の装置。
【請求項２２】
前記導通性部材が、金属を含む、請求項１６に記載の装置。
【請求項２３】
第１のドレイン選択ゲートに対して、０ボルトを上回る第１の電圧にバイアスをかけることであって、前記第１のドレイン選択ゲートが、第１の複数の電荷蓄積デバイスのスト
リングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間にある、第１のドレイン選択ゲートに対してバイアスをかけることと、
第２のドレイン選択ゲートに対して、約０ボルトにバイアスをかけることであって、前記第２のドレイン選択ゲートが、第２の複数の電荷蓄積デバイスのストリ ングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、 各々のストリングが、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイ ン選択ゲートに対してバイアスをかけることと、
前記共通ソースに対して約０ボルトにバイアスをかけることと、
ソースゲートに対して、前記第１の電圧を上回る第２の電圧にバイアスをかけることであって、前記ソースゲートが、前記第１の複数のストリングおよび前記 第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、 ソースゲートに対してバイアスをかけることと、
第１のソース選択ゲートに対して前記第１の電圧にバイアスをかけることであって、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記それ ぞれのピラーを少なくとも部分的に取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソース選 択ゲートに対してバイアスをかけることと、
第２のソース選択ゲートに対して約０ボルトにバイアスをかけることであって、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記それぞれの ピラーを少なくとも部分的に取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソース選択ゲー トに対してバイアスをかけることと、
複数の第１のアクセスラインに対して、前記第２の電圧を上回る第３の電圧にバイアスをかけることであって、前記第１のアクセスラインが、前記第１の複数 のストリングの前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと前記第１のソース選択 ゲートとの間にある、複数の第１のアクセスラインに対してバイアスをかけることと、
第１のアクセスラインのうちの選択された１つに対して、０ボルトと前記第１の電圧との間にバイアスをかけて、前記選択された第１のアクセスラインによって少なくとも部分的に取り囲まれた前記第１の複数のストリング中の電荷蓄積デバイスを読み出すことと、
複数の第２のアクセスラインに対して前記第３の電圧にバイアスをかけることであって、前記第２のアクセスラインが、前記第２の複数のストリングの前記そ れぞれのピラーを少なくとも部分的に取り囲み、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと前記第２のソース選択ゲートとの間にある、複 数の第２のアクセスラインに対してバイアスをかけることと、
を含む、方法。
【請求項２４】
第１のドレイン選択ゲートに対して、０ボルトを上回る第１の電圧にバイアスをかけ、前記第１のドレイン選択ゲートが、電荷蓄積デバイスの第１の複数のス トリングのそれぞれのピラーを少なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間 にある、第１のドレイン選択ゲートに対してバイアスをかけることと、
第２のドレイン選択ゲートに対して、約０ボルトにバイアスをかけ、前記第２のドレイン選択ゲートが、電荷蓄積デバイスの第２の複数のストリングのそれぞれ のピラーを少なくとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、各々のストリング が、共通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられたそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイン選択ゲートに対してバイアスをかけることと、
前記共通ソースに対して、約０ボルトと前記第１の電圧の間にバイアスをかけることと、
ソースゲートに対して、約０ボルトにバイアスをかけ、前記ソースゲートが、前記第１の複数のストリングおよび前記第２の複数のストリングの前記それぞれ のピラーを少なくとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートに対してバイアスをかける ことと、
第１のソース選択ゲートに対して、０ボルトと前記第１の電圧との間にバイアスをかけ、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記 それぞれのピラーを少なくとも部分的に取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソー ス選択ゲートに対してバイアスをかけることと、
第２のソース選択ゲートに対して、約０ボルトと前記第１の電圧との間にバイアスをかけ、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記 それぞれのピラーを少なくとも部分的に取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソー ス選択ゲートに対してバイアスをかけることと、
複数の第１のアクセスラインに対して、前記第１の電圧を上回る第２の電圧にバイアスをかけ、前記第１のアクセスラインが、前記第１の複数のストリングの 前記それぞれのピラーを少なくとも部分的に取り囲み、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと前記第１のソース選択ゲートとの間にあ る、複数の第１のアクセスラインに対してバイアスをかけることと、
第１のアクセスラインのうちの選択された１つに対して、前記第２の電圧を上回る第３の電圧にバイアスをかけて、この選択された第１のアクセスラインによって少なくとも部分的に取り囲まれた前記第１の複数のストリング中の電荷蓄積デバイスをプログラムすることと、
複数の第２のアクセスラインに対して前記第２の電圧にバイアスをかけ、前記第２のアクセスラインが、前記第２の複数のストリングの前記それぞれのピラー を少なくとも部分的に取り囲み、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと前記第２のソース選択ゲートとの間にある、複数の第２のアク セスラインに対してバイアスをかけることと、
を含む、方法。
【請求項２５】
第１のドレイン選択ゲートが浮遊することを許容し、前記第１のドレイン選択ゲートが、電荷蓄積デバイスの第１の複数のストリングのそれぞれのピラーを少 なくとも部分的に取り囲み、前記第１のドレイン選択ゲートが、前記第１の複数のストリングとそれぞれのデータラインとの間にある、第１のドレイン選択ゲー トが浮遊することを許容することと、
第２のドレイン選択ゲートが浮遊することを許容し、前記第２のドレイン選択ゲートが、電荷蓄積デバイスの第２の複数のストリングのそれぞれのピラーを少な くとも部分的に取り囲み、前記第２のドレイン選択ゲートが、前記第２の複数のストリングと前記データラインとの間にあり、各々のストリングが、基板中の共 通ソースから延長する半導体材料を含むそれぞれのピラーと関連付けられるそれぞれの複数の電荷蓄積デバイスを備える、第２のドレイン選択ゲートが浮遊する ことを許容することと、
前記基板に対して、０ボルトを上回る消去電圧にむけてバイアスをかけることと、
前記共通ソースが浮遊することを許容することと、
ソースゲートが浮遊することを許容し、前記ソースゲートが、前記第１の複数のストリングおよび前記第２の複数のストリングの前記それぞれのピラーを少な くとも部分的に取り囲み、前記ソースゲートが、前記電荷蓄積デバイスと前記共通ソースとの間にある、ソースゲートが浮遊することを許容することと、
第１のソース選択ゲートが浮遊することを許容し、前記第１のソース選択ゲートが、前記第１の複数のストリングの前記それぞれのピラーを少なくとも部分的に 取り囲み、前記第１のソース選択ゲートが、前記第１の複数のストリングと前記ソースゲートとの間にある、第１のソース選択ゲートが浮遊することを許容する ことと、
第２のソース選択ゲートが浮遊することを許容し、前記第２のソース選択ゲートが、前記第２の複数のストリングの前記それぞれのピラーを少なくとも部分的に 取り囲み、前記第２のソース選択ゲートが、前記第２の複数のストリングと前記ソースゲートとの間にある、第２のソース選択ゲートが浮遊することを許容する ことと、
複数の第１のアクセスラインに対して約０ボルトにバイアスをかけ、前記第１のアクセスラインが、前記第１の複数のストリングの前記それぞれのピラーを少 なくとも部分的に取り囲んで、前記第１の複数のストリングの中の電荷蓄積デバイスを消去し、前記第１のアクセスラインが、前記第１のドレイン選択ゲートと 前記第１のソース選択ゲートとの間にある、複数の第１のアクセスラインに対してバイアスをかけることと、
複数の第２のアクセスラインに対して約０ボルトにバイアスをかけ、前記第２のアクセスラインが、前記第２の複数のストリングの前記それぞれのピラーを少 なくとも部分的に取り囲んで、前記第２の複数のストリングの中の電荷蓄積デバイスを消去し、前記第２のアクセスラインが、前記第２のドレイン選択ゲートと 前記第２のソース選択ゲートとの間にある、複数の第２のアクセスラインに対してバイアスをかけることと、
を含む、方法。