【事件の表示】
　特許第３３３２６５７号「ミキサ回路」の請求項１ないし４に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３３３２６５７号の請求項１ないし２に係る特許を維持する。
【理　由】
１．手続の経緯
　特許出願　　　　　　　　　平成７年５月２２日
　特許権設定登録　　　　　　平成１４年７月２６日
　特許異議申立て（申立人　芦沢　富美子、請求項１−４に対して）
　　　　　　　　　　　　　　平成１５年４月７日
　取消理由通知　　　　　　　平成１５年６月１３日
　訂正請求　　　　　　　　　平成１５年８月１２日
　
２．訂正の適否
（１）訂正の内容
　平成１５年８月１２日付け訂正請求の訂正の内容は、次のａ）乃至ｃ）のとおりである。
ａ）請求項１を次のように訂正する。
「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有
し、
　
上記集積回路上に設けられ、上記
抵抗を介して
た
　
上記集積回路上に設けられ、上記
た
　上記ゲート電極に接続される第３の接続点を、高周波信号入力に用い、
　上記第１の接続点と
上記
と
が
され
り、
　
上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いことを特徴とする
ｂ）請求項２、４を削除する。
ｃ）請求項３を新たに請求項２とし、次のように訂正する。
「上記電界効果トランジスタとして、第１及び第２のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタを用いる請求項
１
　
（２）訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否
　訂正ａ）は、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　訂正ｂ）は、請求項を削除するものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　訂正ｃ）は、請求項の項番を変更し、それに伴って引用請求項を変更するものであるから、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）むすび
　以上により、上記訂正は、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６項第１項ただし書、及び第２項の規定に適合し、訂正を認める。
　
３．特許異議の申立ての概要
　申立人芦沢富美子は、下記の甲第１乃至２号証により、請求項１−４に係る発明の特許は、特許法第２９条第２項の規定に違反してなされたものであるから取り消すべき旨主張している。
　甲第１号証：特開平５−１６０６４５号公報
　甲第２号証：特開平６−３１０６６２号公報
　
４．本件発明の特許について
（１）本件発明
　本件特許第３３３２６５７号の異議申し立てがなされた請求項に係る発明は、平成１５年８月１２日付け訂正請求により訂正された訂正明細書の特許請求の範囲の請求項１、２（上記「２．訂正の適否（１）訂正の内容」を参照）に記載されたとおりのものである。
（２）刊行物記載の発明
　取消理由通知で引用した刊行物１（特開平５−１６０６４５号公報）（甲第１号証）には、図１とともに次の技術事項が記載されている。
（ａ１）「【産業上の利用分野】本発明は通信用無線機器に適した周波数変換回路に関するものである。」（【０００１】を参照）
（ａ２）「図２は従来の周波数変換回路の回路図を示すものである。図２において、１はデュアルゲートＦＥＴである。２、３、４、５は各々デュアルゲートＦＥＴ１のドレイン端子、第１ゲート端子、第２ゲート端子、ソース端子である。ソース端子５は直接あるいは高周波的に接地している。デュアルゲートＦＥＴ１の直流バイアス電圧は、インダクタ６を介してドレインバイアス端子７から、抵抗８を介して第１ゲートバイアス端子１０から、抵抗９を介して第２ゲートバイアス端子１１から印加する。１３、１６、１７は直流阻止用キャパシタ。１２、２０はインピーダンス整合用のキャパシタである。１４、１８、２１、２２はインピーダンス整合用のインダクタである。１５は出力端子、１９は信号入力端子、２３は局発信号入力端子である。」（【０００３】を参照）
（ａ３）「図１は本発明の一実施例における周波数変換回路の回路図である。図２、図３と同一の働きをする箇所は同一の番号を付してある。図１において、１はデュアルゲートＦＥＴである。２、３、４、５は各々デュアルゲートＦＥＴ１のドレイン端子、第ゲート端子、第２ゲート端子、ソース端子である。ソース端子５は直接あるいは高周波的に接地している。デュアルゲートＦＥＴ１の直流バイアス電圧は各々、インダクタ６を介してドレインバイアス端子７から、抵抗８を介して第１ゲートバイアス端子１０から、抵抗９を介して第２ゲートバイアス端子１１から印加する。１３、１６、１７は直流阻止用キャパシタ。１４、１８はインピーダンス整合用のインダクタ。１５は出力端子、１９は信号入力端子、２３は局発信号入力端子である。３６はＦＥＴ。３７、３８、３９は各々ＦＥＴ３６のドレイン端子、ゲート端子、ソース端子である。ゲート端子３８は直接あるいは高周波的に接地する。ＦＥＴ３６の直流バイアスはインダクタ４０を介してドレインバイアス端子４１より印加し、ソース３９は抵抗４２を介して接地する。」（【００１１】を参照）
（ａ４）「【発明の効果】以上のように本発明は、デュアルゲートＦＥＴと、前記デュアルゲートＦＥＴの第２ゲート端子にドレイン端子を高周波的に接続しゲート端子を高周波的にあるいは直接的に接地したＦＥＴを設けることにより、優れた変換利得特性とモノリシックＩＣ化にも適した小形化を同時に達成することができるものである。」（【００１４】を参照）
　
　以上の記載及び図面から、刊行物１には、次の発明が記載されている。
「ソース端子５、ドレイン端子２、および、ゲート端子３を有するデュアルゲートＦＥＴ１を内蔵するモノリシックＩＣ化に適した周波数変換回路であって、
　ソース端子５を、高周波的に接地し、
　ドレイン端子２を、出力に用い、
　上記ゲート端子３を、信号入力に用い、
　上記ソース端子５とドレイン端子２の間に、キャパシタ１２を形成してなる周波数変換回路。」
　
　取消理由通知で引用した刊行物２（特開平６−３１０６６２号公報）（甲第２号証）には、図１の回路とともに次の技術事項が記載されている。
（ｂ１）「【産業上の利用分野】本発明は、半導体基板に、マイクロ波用トランジスタ等の能動素子と、整合回路、MIM キャパシタ等の受動回路とを、マイクロストリップ線路を介して集積化した回路を形成している半導体装置に関するものである。」（【０００１】を参照）
（ｂ２）「【従来の技術】図２は、例えば携帯電話機に使用されるダウンコンバータIC（集積回路）の回路図である。高周波信号RFが入力される高周波信号入力端子１はキャパシタＣ1 を介して接地され、キャパシタＣ2 とインダクタンスＬ1 との直列回路を介してFET ２のゲートと接続される。FET ２のゲートは抵抗Ｒ1 を介して接地される。電源端子３は、抵抗Ｒ2 とFET ２と抵抗Ｒ3 との直列回路を介して接地され、抵抗Ｒ3 にはキャパシタＣ3 が並列接続される。また電源端子３は抵抗Ｒ4 とデュアルゲートFET ４と抵抗Ｒ5 との直列回路を介して接地され、抵抗Ｒ5 にはキャパシタＣ4 が並列接続される。
　FET ２のドレインは、キャパシタＣ5 を介してデュアルゲートFET ４の第１ゲートと接続され、キャパシタＣ6 を介して接地される。デュアルゲートFET ４の第１ゲートはインダクタンスＬ2 を介して接地される。局部発振周波数信号LOが入力される局部発振周波数信号入力端子５は、キャパシタＣ7 を介してデュアルゲートFET ４の第２ゲートと接続され、キャパシタＣ8 を介して接地される。デュアルゲートFET ４の第２ゲートはインダクタンスＬ3 を介して接地される。
　デュアルゲートFET ４のドレインはキャパシタＣ9 を介して中間周波数信号IFを出力する中間周波数信号出力端子６と接続され、更にキャパシタＣ10を介して接地される。このダウンコンバータICは、高周波信号入力端子１に高周波信号RFを入力し、局部発振周波数信号入力端子５に局部発振周波数信号LOを入力すると、中間周波数信号出力端子６から中間周波数信号IFが出力される。
  図３は、図２に示す高周波ミキサ回路を半導体基板に集積化したチップの構成を示す模式的上面図である。半導体基板10は正方形状をしており、その端縁Ｋ1と端縁Ｋ3 との交点位置には高周波信号入力端子１が、端縁Ｋ3 と端縁Ｋ2 との交点位置には中間周波数信号出力端子６が、端縁Ｋ1 と端縁Ｋ4 との交点位置には局部発振周波数信号入力端子５が夫々配置されている。端縁Ｋ3 側には、高周波信号入力端子１と中間周波数信号出力端子６とが対向する間の中間に電源端子３が配置されている。
  半導体基板10の端縁Ｋ1 側には、キャパシタＣ1 , Ｃ3 Ｃ6 を形成する適宜幅寸法で長寸の一側導体Ｂ1 が端縁Ｋ1 に沿って配置されている。一側導体Ｂ1 の上面には図示しない絶縁物を介してキャパシタＣ1 , Ｃ3 , Ｃ6 を形成する長方形の他側導体Ａ1 , Ａ3 , Ａ6 がその順序で適宜間隔を離隔して配置されている。
  また端縁Ｋ4 側及び端縁Ｋ2 側に跨がって一側導体Ｂ1 と同幅寸法でＬ字状に形成され、キャパシタＣ8 , Ｃ4 , Ｃ10を形成する一側導体Ｂ2 が端縁Ｋ4 及び端縁Ｋ2 に沿って配置されている。一側導体Ｂ2 上には、図示しない絶縁物を介してキャパシタＣ8 , Ｃ4 を形成する長方形の他側導体Ａ8 , Ａ4 が端縁Ｋ4 に沿って配置されており、キャパシタＣ10を形成する長方形の他側導体Ａ10が端縁Ｋ2 に沿って配置されている。これにより、キャパシタＣ1 , Ｃ3 , Ｃ6 , Ｃ8, Ｃ4 , Ｃ10は、絶縁物を介して導体を対向させた導体積層構造のMIM(Metal Insulated Metal)キャパシタが形成されている。」（【０００２】〜【０００７】を参照）
　
　以上の記載及び図面から、刊行物２には、次の発明が記載されている。
「ソース電極、ドレイン電極、および、ゲート電極を有するデュアルゲートＦＥＴ４を内蔵する集積回路を有し、
　ソース電極に抵抗Ｒ５とキャパシタＣ４との並列回路を介して接続される点を接地に用い、
　ドレイン電極を、中間周波信号出力に用い、
　上記ゲート電極を、高周波信号入力に用い、
　上記並列回路を介して接続される点と上記ドレイン電極との間の上記集積回路中に、キャパシタＣ１０が形成されてなるダウンコンバータ。」
　
（３）対比・判断
ｉ）請求項１に係る発明
　請求項１に係る発明と、刊行物１に記載された発明とを対比する。
　刊行物１に記載された発明おける「デュアルゲートＦＥＴ１」、「周波数変換回路」、「キャパシタ１２」、「ソース端子５」、「ドレイン端子２」、「ゲート端子３」は、それぞれ、請求項１に係る発明の「電界効果トランジスタ」、「ミキサ回路」、「容量」、「ソース電極に接続される第１の接続点」、「ドレイン電極に接続される第２の接続点」、「ゲート電極に接続される第３の接続点」に相当する。
　また、刊行物１に記載された発明は、モノリシックＩＣ化に適したものであるから、刊行物１の周波数変換回路（請求項１の「ミキサー回路」に相当）を集積回路を含むものとして構成すること、すなわち、ミキサー回路が電界効果トランジスタを内蔵する集積回路を有し、「ソース端子５」、「ドレイン端子２」（請求項１の「ソース電極に接続される第１の接続点」、「ドレイン電極に接続される第２の接続点」に相当）を該集積回路上に設け、該集積回路中に容量を形成することは、刊行物１に実質的に記載されていると認められる。
　さらに、刊行物１に記載された発明において、出力は中間周波信号の出力であり、入力は高周波信号の入力であることは、刊行物１に記載のものが携帯型無線電話機などの周波数変換回路であることから明らかである。
　したがって、請求項１に係る発明と刊行物１に記載された発明とは次の一致点及び相違点１、２を有する。
　
（一致点）
　「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、
　上記集積回路上に設けられ、上記ソース電極に接続された第１の接続点を、高周波接地に用い、
　上記集積回路上に設けられ、上記ドレイン電極に接続された第２の接続点を、中間周波信号出力に用い、
　上記ゲート電極に接続される第３の接続点を、高周波信号入力に用い、
　上記第１の接続点と上記第２の接続点との間の上記集積回路中に、容量が形成されてなるミキサ回路。」
　
（相違点１）
　請求項１に係る発明においては、第１の接続点はソース電極に抵抗を介し接続されているのに対し、刊行物１に記載された発明では、抵抗を介していない点。
（相違点２）
　請求項１に係る発明においては、上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いものであるのに対し、刊行物１に記載された発明では、これらのインピーダンスに関しては明らかではない点。
　
　まず、相違点２について検討する。
　請求項１に係る発明の構成要件である「上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いこと」は、上記刊行物１、刊行物２には記載も示唆もされておらず、また、自明のことでもない。請求項１に係る発明は、この構成と「上記第１の接続点と上記第２の接続点のと間の上記集積回路中に、容量が形成されてな」る構成との相乗効果により、ＩＦ信号出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できるという効果を奏するものである。
　したがって、相違点１について検討するまでもなく、請求項１に係る発明は、刊行物１に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。
　
　次に、請求項１に係る発明と、刊行物２に記載された発明とを対比する。
　刊行物２に記載された発明おける「デュアルゲートＦＥＴ４」、「ダウンコンバータ」、「キャパシタＣ１０」、「ソース電極に抵抗Ｒ５（とキャパシタＣ４との並列回路）を介して接続される点」、「ドレイン電極」、「ゲート電極」は、それぞれ、請求項１に係る発明の「電界効果トランジスタ」、「ミキサ回路」、「容量」、「ソース電極に抵抗を介して接続された第１の接続点」、「ドレイン電極に接続される第２の接続点」、「ゲート電極に接続される第３の接続点」に相当する。
　また、刊行物２に記載された発明における「ソース電極に抵抗Ｒ５（とキャパシタＣ４との並列回路）を介して接続される点」、「ドレイン電極」（請求項１の「ソース電極に抵抗を介して接続された第１の接続点」、「ドレイン電極に接続される第２の接続点」に相当）は、集積回路上に設けられている。
　さらに、刊行物２に記載された発明おける「接地」は、請求項１に係る発明の「高周波接地」に相当する。
　したがって、請求項１に係る発明と刊行物２に記載された発明とは次の一致点及び相違点を有する。
　
（一致点）
　「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、
　上記集積回路上に設けられ、上記ソース電極に抵抗を介して接続された第１の接続点を、高周波接地に用い、
　上記集積回路上に設けられ、上記ドレイン電極に接続された第２の接続点を、中間周波信号出力に用い、
　上記ゲート電極に接続される第３の接続点を、高周波信号入力に用い、
　上記第１の接続点と上記第２の接続点との間の上記集積回路中に、容量が形成されてなるミキサ回路。」
　
（相違点）
　請求項１に係る発明においては、上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いものであるのに対し、刊行物１に記載された発明では、これらのインピーダンスに関しては明らかではない点。
　
　そこで、相違点について検討する。
　請求項１に係る発明の構成要件である「上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いこと」は、上記刊行物１、刊行物２には記載も示唆もされておらず、また、自明のことでもない。請求項１に係る発明は、この構成と「上記第１の接続点と上記第２の接続点のと間の上記集積回路中に、容量が形成されてな」る構成との相乗効果により、ＩＦ信号出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できるという効果を奏するものである。
　したがって、請求項１に係る発明は、刊行物２に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。
　
ｉｉ）請求項２に係る発明
　請求項２に係る発明は、請求項１の「電界効果トランジスタ」を「第１及び第２のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタ」に限定したものであって、請求項１の構成要件を全て含むものであるから、上記請求項１に対する判断と同様に、請求項２に係る発明は、刊行物１、または刊行物２に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。
　
５．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１、２に係る発明の特許を取り消すことはできない。
　また、他に本件請求項１、２に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１５年８月２７日（２００３．８．２７）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
ミキサ回路
（５７）【特許請求の範囲】
　【請求項１】
　ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有
し、
　
上記集積回路上に設けられ、上記
抵抗を介して
た
　
上記集積回路上に設けられ、上記
た
　上記ゲート電極に接続される第３の接続点を、高周波信号入力に用い、
　上記第１の接続点と
上記
と
が
され
り、
　
上記第１の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第２の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いことを特徴とする
　【請求項
２
　上記電界効果トランジスタとして、第１及び第２のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタを用いる請求項
１
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は高周波回路にかかり、集積化に適した受信ミキサ回路を提供するものである。
　【０００２】
　【従来の技術】
　移動体通信の普及に伴い、高周波回路の集積化が積極的に推進されている。高周波回路の１つとして高周波信号を中間周波信号に変換するダウンコンバータがある。ダウンコンバータには多くの回路形式があるが、このなかでも代表的なものの１つにデュアルゲートＦＥＴ（電界効果トランジスタ）を利用したシングルミキサがある。
　【０００３】
　この従来のデュアルゲートミキサを図２に示す。デュアルゲートミキサは高周波（ＲＦ）信号入力整合回路，局部発振（ＬＯ）信号入力整合回路，中間周波数（ＩＦ）信号出力整合回路，デュアルゲートＦＥＴより構成される。デュアルゲートミキサの等価回路は２つのＦＥＴのカスコード接続で表される。図２を用いてデュアルゲートミキサの動作原理を説明する。下段のゲートＧ１にＲＦ信号が入力される。入力端子とゲート端子の間にはゲート電圧ＶｇをＶｇ＝ｖｇＡＣ＋ＶｇＤＣで与えたとすると、下段のＦＥＴのドレイン電流Ｉｄは、Ｉｄ＝ｇｍｖｇＡＣ＋ＩｄＤＣで与えられる。ここでｖｇＡＣは交流ゲートバイアス電圧、ＶｇＤＣは直流ゲートバイアス電圧、ｇｍはＦＥＴの小信号相互コンダクタンス、ＩｄＤＣは直流バイアス電流とする。上段のゲートＧ２にはＬＯ信号が印加される。ＬＯ信号は十分大きく、上段のＦＥＴではオン状態とオフ状態の２状態が切り替わる動作が起こる。このスイッチング動作により周波数変換が起こる。この時ドレイン電流は数１で表される。
　【０００４】
　【数１】
　　Ｉｄ＝（ｇｍ／ｐｉ）ｖｇＡＣｓｉｎ２ｐｉ（ｆＲＦ−ｆＬＯ）ｔ＋（ｇｍ／ｐｉ）ｖｇＡＣｓｉｎ２ｐｉ（ｆＲＦ＋ｆＬＯ）ｔ＋ＩｄＤＣｓｉｎ２ｐｉ（ｆＬＯ）ｔ
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（数１）
　ここでｐｉは円周率を表すものとする。数１で示す電流信号がＩＦ信号出力整合回路を介して出力される。第１項はＩＦ信号であり目的とする出力である。第２項はイメージ信号、第３項はローカル信号であり取り除く必要のある信号である。これらの信号が後段に伝わると、後段のセカンドミキサなどの非線形回路でスプリアス信号を発生させる。またミキサ回路自身の線形性の劣化の原因にもなる。
　【０００５】
　劣化はドレイン電位が不要信号により変調されることで引き起こされる。従来のデュアルゲートミキサは個別部品を組み合わせて構成されており、ＩＦ出力回路には多くの回路形式が存在するが、基本的にはＩＦ周波数において整合を取り、イメージ，ローカル周波数ではドレイン端子を接地するように設計されている。一般にＲＦ周波数が高くなるに連れて、ローカル周波数，イメージ信号周波数も高くなり、ドレイン端子を接地インピーダンスにすることが困難になり、上記不要信号が特性劣化を招く。
　【０００６】
　【発明が解決しようとする課題】
　本発明の目的は、ＲＦ周波数が高くなっても高性能なミキサ回路を実現することにある。
　【０００７】
　【課題を解決するための手段】
　上記目的はＩＦ出力端子と接地端子の間に集積回路上で容量を接続し、ＩＦ端子に混入するローカル信号などの不要信号を低減することで実現される。
　【０００８】
　【作用】
　ＩＦ出力端子を集積回路上で容量を介して接地することで、従来の個別部品で構成した場合に比べローカル周波数，イメージ周波数におけるＩＦ出力端子（ドレイン）のインピーダンスを低くすることが出来る。
　【０００９】
　図３を用いて詳細を説明する。図３は個別部品を用いた場合のＩＦ整合回路の詳細等価回路である。図中の太線で囲まれた部分が集積回路であり、Ｌｐは実装に伴う寄生インダクタを示す。ドレイン出力に直列に挿入される寄生インダクタの影響によりドレイン端子のインピーダンスを十分に低減することが困難になっている。容量を集積化し集積回路内の接地端子に接続することにより、これらの寄生インダクタを大幅に低減することが出来、不要な信号を除去することが容易になる。
　【００１０】
　【実施例】
　本発明の第１の実施例を図１を用いて説明する。前記作用の項でも述べたように容量を集積化することで寄生インダクタの低減を図り、不要信号を効率良く除去することが本発明の要点である。図１では太線で囲まれた部分が集積回路であり、Ｌｐは実装に伴う寄生インダクタを示す。本実施例では容量Ｃ２を集積回路上の接地端子と、ドレイン出力端子の間に挿入することでドレインの高周波におけるインピーダンスの低減を実現している。
　【００１１】
　集積回路上の接地端子はリードフレームの利用，複数のボンディングワイアの使用などの対策により容易にインピーダンスを下げることができる。図１においては１例として複数のボンディングワイアを使用した図面になっているが、本実施例はこれに限るものではない。
　【００１２】
　本実施例により従来の個別部品で構成していたミキサ回路に比べ、容量（Ｃ２）に対して直列に挿入される寄生インダクタの影響を軽減し、線形性を改善したミキサ回路を実現できる。本実施例ではＲＦ信号，ローカル信号用の整合回路も集積化しているが、これらの整合回路が外部で構成される場合も有り得る。
　【００１３】
　本発明の第２の実施例を図４を用いて説明する。本実施例ではデュアルゲートミキサのソース端子とドレイン端子間に容量を挿入したものである。ソース端子にはセルフバイアス用抵抗が接続されており、ＤＣバイアスレベルを決定している。高周波的にはバイパス容量Ｃ１にて接地されており低インピーダンス状態にある。このためソース端子を接地端子と見なし、ドレイン端子の不要高周波信号をソース端子を介して接地電位に短絡した。この場合も寄生インダクタＬｐの影響は受けるが、ソースから回り込む不要信号と、ドレインより出力される不要信号が逆相であることからＬｐのインピーダンスは見かけ上小さくなり、改善効果がある。本実施例においても容量（Ｃ２）に対して直列に挿入される寄生インダクタの影響を軽減し、線形性を改善したミキサ回路を実現できる。
　【００１４】
　本発明の第３の実施例を図５に示す。本実施例はミキサ回路をデュアルゲートミキサに限らず、一般的なミキサ回路に拡張したものである。第１の実施例でも述べたが、集積回路上の接地端子は他の信号入出力端子に比較して、ボンディングワイア本数を増やすなどして容易に寄生効果を低減できる。集積回路上のＩＦ出力端子と、集積回路上の接地端子の間に容量を接続することで容易に不要なローカル信号，イメージ信号の低減を図ることができる。なお図５では容量を接地端子に接続しているが、ミキサの電源端子を利用することも可能である。
　【００１５】
　本発明の第４の実施例を図６に示す。本実施例は第３の実施例のミキサとして具体的にギルバート形ミキサを適用したものである。接地端子に付随する寄生インダクタＬｐｇがＩＦ出力端子に付随するＬｐに比べ容易に低減できることを利用している。
　【００１６】
　本発明の第５の実施例を図７に示す。本実施例は第３の実施例のミキサとして具体的にギルバート形ミキサを適用し、容量を集積回路上のＩＦ出力と集積回路上の電源端子間に挿入したものである。電源端子に付随する寄生インダクタＬｐｄがＩＦ出力端子に付随するＬｐに比べ容易に低減できることを利用している。
　【００１７】
　本発明の第６の実施例を図８に示す。本実施例では寄生インダクタンスとローカル周波数で共振する集積化容量を接続し、寄生インダクタンスを利用してＩＦ出力におけるローカル信号を抑圧している。通常ダウンコンバータに使用されるミキサのＩＦ出力端子における最大の不要信号はローカル信号であり、本実施例では特にローカル信号の除去特性を強化している。勿論共振周波数の変更によりイメージ信号の除去も可能であるし、図中の点線で示すような複数の共振器を適用することも可能である。
　【００１８】
　本発明の第７の実施例を図９に示す。本実施例は第６の実施例の寄生インダクタを集積回路上のスパイラルインダクタに置換したものであり、第６の実施例に比べピン数の削減効果がある。
　【００１９】
　【発明の効果】
　以上各実施例で示したように本発明によりＩＦ出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できる。
【図面の簡単な説明】
　【図１】
　本発明の第１の実施例を示す回路ブロック図。
　【図２】
　従来のデュアルゲートミキサを示す回路ブロック図。
　【図３】
　ＩＦ整合回路の詳細等価回路図。
　【図４】
　本発明の第２の実施例を示す回路ブロック図。
　【図５】
　本発明の第３の実施例を示す回路ブロック図。
　【図６】
　本発明の第４の実施例を示す回路ブロック図。
　【図７】
　本発明の第５の実施例を示す回路ブロック図。
　【図８】
　本発明の第６の実施例を示す回路ブロック図。
　【図９】
　本発明の第７の実施例を示す回路ブロック図。
　【符号の説明】
　Ｌｐ，Ｌｐｇ，Ｌｐｄ…寄生インダクタ、Ｓ…ソース、Ｄ…ドレイン、Ｇ１，Ｇ２…ゲート、Ｃ１，Ｃ２…容量。