【事件の表示】
　平成　３年特許願第２２４７６６号「半導体集積回路」拒絶査定に対する審判事件［平成　５年　２月２６日出願公開、特開平　５−　４８４４６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年８月９日の出願であって、その請求項１に係る発明は、平成１０年８月４日付け、平成１２年２月１８日付け、及び平成１２年８月１４日付けの各手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「リング状に接続されたセレクタとインバータ回路と、遅延素子の遅延時間を異なる重み付けにしてなる遅延回路とから形成され、前記遅延素子の遅延時間の合計によって定まる発振周波数を可変するリングオシレータと、
　上記リングオシレータから与えられる発振出力を所定数に分周して出力する分周器と、
　上記分周器から与えられる分周器出力信号と外部から与えられる外部クロック信号の周波数とを比較する位相比較器と、
　上記位相比較器から出力される比較出力に基づいて上記リングオシレータの発振周波数を制御するアップダウンカウンタとからなるクロック信号発生回路を具備することを特徴とする半導体集積回路。」
　
２．引用例記載の発明
　これに対して、原査定の拒絶の理由に引用された特開昭６３−２１１９１９号公報（昭和６３年９月５日出願公開、以下「引用例」という。）には、次の事項が記載されている。
Ａ．「本発明は、クロック発生回路に関し、特にＬＳＩのクロック発生回路に関する。」（第１頁左下欄第１６〜１７行）
Ｂ．「図は、本発明の一実施例を示すブロック構成図である。
　インバータ１、バッファ２、３、４、５、６、７およびセレクタ８はリング状に縦続接続されてリング発振器９を構成する。セレクタ８は、バッファ２〜７を介する信号経路を制御入力により切換選択できるもので、経路長を切換選択することにより発振周波数を変更できる。
　このリング発振器９の出力ｎｆ０は、バッファ１０を介してＬＳＩ内部に供給されるとともに、分周器１１に入力される。分周器１１で１／ｎに分周された出力は位相比較回路１２に入力され、外部クロック端子１３および入力バッファ１４を介して入力された外部クロック信号ｆ０と位相比較される。この位相比較回路は位相の進み遅れに応じてアップ信号またはダウン信号を出力して、アップダウンカウンタ１５を駆動する。この位相比較回路１２は分周器１１の出力が外部クロック信号より進んでいるときは外部クロックをアップダウンカウンタのアップ入力端子に入力し、遅れているときは、ダウン信号入力端子に入力する構成あるいは出力波形のデューティ比を変更する構成など周知の位相比較回路技術を使用できる。
　アップダウンカウンタ１５の並列出力によりセレクタ８を切換選択し、セレクタ８は、リング発振器９のクロック信号が遅れているときは経路長を短く、進んでいるときは経路長を長く切換選択するので、リング発振器９の発振周波数ｎｆ０を外部クロック信号ｆ０に同期して制御することができる。」（第２頁右上欄第１４行〜右下欄第３行、及び図参照）
　上記Ａ、Ｂの記載から、引用例には、次の発明が記載されているものと認められる。（以下、引用例記載の発明という。）
　リング状に接続されたセレクタ８とインバータ１とバッファ２〜７とから形成され、切換選択された前記バッファ２〜７の経路長の合計によって定まる発振周波数を可変するリング発振器９と、
　上記リング発振器９から与えられる発振出力を１／ｎに分周して出力する分周器１１と、
　上記分周器１１から与えられる分周器出力信号と外部から与えられる外部クロック信号ｆ０の周波数とを比較する位相比較回路１２と、
　上記位相比較回路１２から出力される比較出力に基づいて上記リング発振器９の発振周波数を制御するアップダウンカウンタ１５とからなるクロック発生回路を具備するＬＳＩ。
　
３．対比
　本願発明と引用例記載の発明とを対比すると、まず、引用例記載の発明における「セレクタ８」、「インバータ１」、「リング発振器９」、「分周器１１」、「外部クロック信号ｆ０」、「位相比較回路１２」、「アップダウンカウンタ１５」、「クロック発生回路」、「ＬＳＩ」が、それぞれ、本願発明における「セレクタ」、「インバータ回路」、「リングオシレータ」、「分周器」、「外部クロック信号」、「位相比較器」、「アップダウンカウンタ」、「クロック信号発生回路」、「半導体集積回路」に相当する。
　次に、引用例記載の発明において、個々の「バッファ２〜７」は、それらが有する経路長によって該バッファを通過する信号に遅延が与えられるものであって、本願発明における「遅延回路」に対応するものであり、引用例記載の発明における各バッファが有する経路長が、本願発明において、各遅延回路が有する遅延素子の遅延時間に対応するものであるということができる。
　そして、引用例記載の発明において、切換選択されたバッファ２〜７の経路長の合計によって発振周波数を定めることが、本願発明において、遅延素子の遅延時間の合計によって発振周波数を定めることに対応する事項である。
　さらに、引用例記載の発明において、分周器１１の分周値「１／ｎ」が、本願発明における「所定数」に相当する。
　したがって、本願発明と引用例記載の発明とは、
　リング状に接続されたセレクタとインバータ回路と、遅延素子によって構成される遅延回路とから形成され、前記遅延素子の遅延時間の合計によって定まる発振周波数を可変するリングオシレータと、
　上記リングオシレータから与えられる発振出力を所定数に分周して出力する分周器と、
　上記分周器から与えられる分周器出力信号と外部から与えられる外部クロック信号の周波数とを比較する位相比較器と、
　上記位相比較器から出力される比較出力に基づいて上記リングオシレータの発振周波数を制御するアップダウンカウンタとからなるクロック信号発生回路を具備する半導体集積回路
の点で一致し、次の点で相違する。
　相違点：「遅延回路」が、本願発明においては、「遅延素子の遅延時間を異なる重み付けにしてなる」ものであるのに対し、引用例記載の発明においては、バッファ２〜７のそれぞれの経路長は異なる重み付けがされているとは記載されていない点。
　
４．当審の判断
　上記相違点について検討する。
　遅延素子をその内部構成として有する遅延回路を選択的に縦続接続してその全体の遅延時間を可変とする遅延回路において、各遅延回路が有する各遅延素子の遅延時間に対して異なる重み付けを施すことによって、少ない制御量により多数の遅延時間の可変制御を行うことができるようにするという技術思想は、本件出願前周知（必要であれば、例えば、特開昭４９−１２１４５４号公報の第２図に記載のものや、特開平３−１２６３０９号公報の第２図に記載のもの等を参照されたい。）であるから、引用例記載の発明における遅延回路として動作させるバッファの接続構成を、経路長を異なる重み付けにしてなるバッファを選択的に縦続接続する構成に変更すること、すなわち、「遅延素子の遅延時間を異なる重み付けにしてなる」遅延回路を選択的に縦続接続する構成に変更することは、当業者が適宜に設計変更できる事項であるものと認められる。
　そして、本願発明の構成によってもたらされる効果も、引用例記載の発明及び上記周知事項から当業者ならば容易に予測することができる程度のものであって、格別なものとはいえない。
　
５．むすび
　したがって、本願発明は、引用例記載の発明及び上記周知事項に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。