(57)【要約】【課題】  金属電極と半導体基板のコンタクト抵抗の増大を抑制する。【解決手段】  シリコンを含有する半導体基板１２上に第１絶縁膜２８を形成する。第１絶縁膜の表面からエッチングして裏面まで貫通する第１貫通孔５０を形成する。第１貫通孔内に露出した半導体基板の表面１２ａにシリサイド層５６を形成する。第１絶縁膜２８の表面とシリサイド層５６の表面を覆う第２絶縁膜２９を形成する。第２絶縁膜の表面からエッチングして第１貫通孔５０内を通過して裏面まで貫通するとともに第１貫通孔５０より小さい底面を有する第２貫通孔５１を形成する。第２絶縁膜２９の表面と第２貫通孔５１の内面に第１金属層４０を形成する。第２貫通孔５１内を満たすように第２金属層を形成する。シリサイド層５６の面積＞第１金属層４０の底面積の関係が確保でき、第１金属層が半導体基板に直接にコンタクトすることを抑制できる。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
シリコンを含有する半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面からエッチングし、前記第１絶縁膜の表面から裏面まで貫通する第１貫通孔を形成する工程と、
前記第１貫通孔内に露出した前記半導体基板の表面にシリサイド層を形成する工程と、
前記第１絶縁膜の表面と前記シリサイド層の表面を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の表面からエッチングし、前記第２絶縁膜の表面から前記第１貫通孔内を通過して裏面まで貫通しており、前記第１貫通孔より小さい底面を有する第２貫通孔を形成する工程と、
前記第２絶縁膜の表面と前記第２貫通孔の内面に第１金属層を形成する工程と、
前記第２貫通孔内を満たすように第２金属層を形成する工程、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体装置の製造方法を開示する。
【背景技術】
【０００２】
シリコンを含有する半導体基板の表面の一部に絶縁膜を形成し、その絶縁膜によってゲート電極と表面電極を絶縁する半導体装置が知られている。その半導体装置を製造する際に、半導体基板の表面全域に亘る絶縁膜を形成し、絶縁膜をエッチングして絶縁膜を貫通する貫通孔を形成し、絶縁膜の表面と貫通孔の内面に第１金属層を成膜し、内面が第１金属層で被覆された貫通孔内に第２金属層を充填する方法が知られている。第２金属層は、貫通孔の底面において第１金属層を介して半導体基板に導通する。
【０００３】
一般的に、半導体と金属のコンタクト抵抗は高い。そのため、上記の半導体装置では、半導体基板と第１金属層のコンタクト抵抗が高くなる。特許文献１に、絶縁膜に貫通孔を形成した後に、貫通孔内に露出した半導体基板の表面にシリサイド層を形成する製造方法が開示されている。シリコンを含む半導体とシリサイドのコンタクト抵抗は、その半導体と他の金属のコンタクト抵抗より低い。また、シリサイドと他の金属のコンタクト抵抗は低い。このため、特許文献１の製造方法によると、半導体基板と金属電極のコンタクト抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３１８３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の製造方法では、貫通孔内に露出した半導体基板の表面にシリサイド層が形成され、当該貫通孔内に第１金属層が形成される。シリサイド層の形成範囲は、貫通孔の底面形状によって制限される。この際に、貫通孔の底面の全域に亘ってシリサイド層が形成されるとは限られず、底面に露出する半導体基板の一部ではシリサイド層が形成されない場合がある。特に、貫通孔の底面の輪郭に近い部分では、シリサイド層が形成されない現象が生じやすい。このため、シリサイド層の形成範囲が、第１金属層の底面より小さくなる場合がある。シリサイド層が形成されていない部分では、半導体基板と第１金属層が直接にコンタクトすることになる。そのような箇所ではコンタクト抵抗が高くなる。その結果、半導体基板と表面電極のコンタクト抵抗が高くなり、半導体装置の性能が低下することがある。本明細書は、第１金属層と半導体基板が直接にコンタクトすることを抑制する技術を開示する。
【０００６】
なお、半導体基板の表面にシリサイド層を形成した場合、そのシリサイド層まで半導体基板の一部とする理解方法があり得る。しかしながら、本明細書では、シリサイド層の電気的性質が半導体よりも金属に近いことに着目し、シリサイド層と半導体基板を区別する。本明細書でいう半導体基板は、シリサイド層を除外したものである。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置の製造方法は、シリコンを含有する半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜を表面からエッチングし、第１絶縁膜の表面から裏面まで貫通する第１貫通孔を形成する工程と、第１貫通孔内に露出した半導体基板の表面にシリサイド層を形成する工程と、第１絶縁膜の表面とシリサイド層の表面を覆う第２絶縁膜を形成する工程と、第２絶縁膜を表面からエッチングし、第２絶縁膜の表面から前記第１貫通孔内を通過して裏面まで貫通しており、第１貫通孔より小さい底面を有する第２貫通孔を形成する工程と、第２絶縁膜の表面と第２貫通孔の内面に第１金属層を形成する工程と、第２貫通孔内を満たすように第２金属層を形成する工程を備える。
【０００８】
上記の製造方法では、第１絶縁膜に形成した第１貫通孔内に露出した半導体基板の表面（すなわち、第１貫通孔の底面）にシリサイド層を形成し、その後に、第２絶縁膜に形成した第２貫通孔内に第１金属層を形成する。すなわち、この製造方法では、シリサイド層を形成するための貫通孔（第１貫通孔）と、第１金属層を形成する貫通孔（第２貫通孔）を別々に設ける。その際に、第１貫通孔の底面が、第２貫通孔の底面より大きい関係とする。すなわち、第１貫通孔の底面範囲は、第２貫通孔の底面範囲を包含し、しかも、その外側に広がっている関係とする。上記の関係にあると、第１金属層を形成する第２貫通孔の底面よりも広い範囲にシリサイド層を形成することができる。このため、第１金属層がシリサイド層の形成範囲外に形成されることがなく、第１金属層と半導体基板が直接にコンタクトすることが防止される。第１金属層の底面全域を、シリサイド層を介して半導体基板にコンタクトさせることができる。
【図面の簡単な説明】
【０００９】
【図１】実施例のＭＯＳＦＥＴ１０の断面図。
【図２】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図３】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図４】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図５】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図６】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図７】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図８】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図９】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１０】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１１】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１２】実施例のＭＯＳＦＥＴ１０の製造方法の説明図。
【図１３】変形例のＭＯＳＦＥＴの上面図。
【図１４】他の変形例のＭＯＳＦＥＴの上面図。
【発明を実施するための形態】
【００１０】
本明細書が開示する半導体装置の製造方法の一実施例を、図面を参照して説明する。本実施例の製造方法によって製造される半導体装置は、パワー半導体装置の一種であり、例えば、モータ等の負荷へ電流を流す電力供給回路に用いられる。
【００１１】
本実施例に係る製造方法によって製造されるＭＯＳＦＥＴ１０について説明する。図１に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、上部電極６０と、下部電極７０等を備えている。半導体基板１２はＳｉＣによって構成されている。上部電極６０は、半導体基板１２の表面１２ａ側に配置されている。下部電極７０は、半導体基板１２の裏面１２ｂに配置されている。
【００１２】
半導体基板１２の表面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図１の紙面に対して垂直な方向に長く伸びている。図１に示すように、トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。トレンチ２２内には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。
【００１３】
半導体基板１２の表面１２ａ及びゲート電極２６の表面は、第１絶縁膜２８によって覆われている。ただし、隣接する一対のトレンチ２２，２２の間に、第１貫通孔５０が形成されている。第１貫通孔５０内では、半導体基板１２が第１絶縁膜２８によって覆われていない。第１絶縁膜２８は、例えば、ＮＳＧ（Non-doped Silicate Glass）によって構成されている。
【００１４】
第１貫通孔５０は、第１絶縁膜２８の表面から裏面まで貫通している。第１貫通孔５０は、隣接する一対のトレンチ２２，２２によって挟まれた範囲に形成されている。トレンチ２２の上部には、第１貫通孔５０は形成されていない。第１貫通孔５０は、紙面に対して垂直な方向に長く伸びている。すなわち、第１貫通孔５０は、隣接する一対のトレンチ２２，２２によって挟まれた範囲で、トレンチ２２と平行に形成されている。
【００１５】
第１貫通孔５０により露出した範囲の半導体基板１２の表面１２ａには、シリサイド層５６が形成されている。シリサイド層５６は、例えば、ＮｉＳｉ層（ニッケルシリサイド層）によって構成されている。
【００１６】
第１絶縁膜２８の表面とシリサイド層５６の表面は、第２絶縁膜２９によって覆われている。ただし、隣接する一対のトレンチ２２，２２の間に、第２貫通孔５１が形成されている。第２貫通孔５１内では、シリサイド層５６が、第２絶縁膜２９に覆われていない。すなわち、第２絶縁膜２９は、第１絶縁膜２８を覆うと共に、第１絶縁膜２８の近傍に位置するシリサイド層５６の表面を覆っている。第２絶縁膜２９は、例えば、ＰＳＧ（Phosphor Silicate Glass）、ＢＰＳＧ（Boron Phosphor Silicate Glass）等によって構成されている。
【００１７】
第２貫通孔５１は、第２絶縁膜２９の表面から裏面まで貫通している。第２貫通孔５１は、隣接する一対のトレンチ２２，２２によって挟まれた範囲に形成されている。トレンチ２２の上部には、第２貫通孔５１は形成されていない。第２貫通孔５１は、紙面に対して垂直な方向に長く伸びている。すなわち、第２貫通孔５１は、隣接する一対のトレンチ２２，２２によって挟まれた範囲で、トレンチ２２と平行に形成されている。第１貫通孔５０の底面は、第２貫通孔５１の底面より広い。すなわち、第１貫通孔５０の底面範囲は第２貫通孔５１の底面範囲を包含し、しかも、その外側に広がっている。第２貫通孔５１は、第２絶縁膜２９の表面から、第１貫通孔５０を通過してシリサイド層５６の表面まで達している。第１絶縁膜２８は、第２絶縁膜２９によって、その全体が覆われている。
【００１８】
第２絶縁膜２９の表面と、第２貫通孔５１の内面には、第１金属層４０が被膜されている。第１金属層４０は、チタン（Ｔｉ）によって構成されているＴｉ層と、窒化チタン（ＴｉＮ）によって構成されているＴｉＮ層を有している。Ｔｉ層が第２絶縁膜２９の表面と第２貫通孔５１の内面に接しており、ＴｉＮ層がＴｉ層上に積層されている。
【００１９】
第２貫通孔５１内の第１金属層４０よりも上側の空間には、第２金属層４２が隙間なく充填されている。第２金属層４２は、例えば、タングステン（Ｗ）によって構成されている。第２金属層４２の表面と第２絶縁膜２９上の第１金属層４０の表面は、略同一の高さとなっている。したがって、第２金属層４２の表面と第２絶縁膜２９上の第１金属層４０の表面によって、略平坦な平面が構成されている。
【００２０】
第１金属層４０上及び第２金属層４２上には、上部電極６０が形成されている。上部電極６０は、例えば、アルミニウム（Ａｌ）によって構成されている。上部電極６０は、第１金属層４０上及び第２金属層４２上のほぼ全域を覆っている。上部電極６０は、第１絶縁膜２８及び第２絶縁膜２９によってゲート電極２６から絶縁されている。上部電極６０と第２金属層４２と第１金属層４０を総称して、表面電極ということができる。
【００２１】
次に、半導体基板１２の内部の構造について説明する。図１に示すように、半導体基板１２には、複数のソース領域３０、ボディ領域３２、ドリフト領域３３及びドレイン領域３４が形成されている。
【００２２】
各ソース領域３０は、ｎ型領域であり、半導体基板１２の表面１２ａに露出する範囲に形成されている。各ソース領域３０は、シリサイド層５６にオーミック接触している。各ソース領域３０は、ゲート絶縁膜２４に接している。
【００２３】
ボディ領域３２は、ｐ型領域であり、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、複数の高濃度領域３２ａと、低濃度領域３２ｂを有している。各高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。各高濃度領域３２ａは、ソース領域３０の側方に形成されており、半導体基板１２の表面１２ａに露出している。各高濃度領域３２ａは、シリサイド層５６にオーミック接触している。低濃度領域３２ｂは、ソース領域３０及び高濃度領域３２ａの下側に形成されている。低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。
【００２４】
ドリフト領域３３は、ｎ型領域である。ドリフト領域３３のｎ型不純物濃度は、ソース領域３０のｎ型不純物濃度よりも低い。ドリフト領域３３は、低濃度領域３２ｂの下側に形成されている。ドリフト領域３３は、低濃度領域３２ｂの下端の位置から、トレンチ２２の底面よりも下側まで広がっている。ドリフト領域３３は、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３３は、低濃度領域３２ｂの下側でゲート絶縁膜２４に接している。
【００２５】
ドレイン領域３４は、ドリフト領域３３よりも高濃度にｎ型不純物を含むｎ型領域である。ドレイン領域３４は、ドリフト領域３３の下側に形成されている。ドレイン領域３４は、半導体基板１２の裏面１２ｂに露出している。ドレイン領域３４は、下部電極７０にオーミック接触している。
【００２６】
ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０のドレイン側（下部電極７０）がソース側（上部電極６０）よりも高電位となる向きで電位が印加される。ゲート電極２６の電位は、制御回路によって制御される。ゲート電極２６に閾値以上の電位が印加されると、ゲート絶縁膜２４に隣接する範囲の低濃度領域３２ｂがｎ型に反転し、そこにチャネルが形成される。すると、上部電極６０から、ソース領域３０、チャネル、ドリフト領域３３及びドレイン領域３４を経由して、下部電極７０に向かって電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６の電位が閾値未満の電位に制御されると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。
【００２７】
次に、本実施例のＭＯＳＦＥＴ１０の製造方法の一例について説明する。なお、以下では、本実施例の特徴である工程のみを説明する。したがって、実際の製造方法には、必要に応じて以下の説明に含まれない１又は複数の工程が含まれ得る。
【００２８】
まず、図２に示すＭＯＳＦＥＴ１０の形成前の半導体基板１２を準備する。この半導体基板１２は、ドリフト領域３３、ボディ領域３２及びソース領域３０を有している。ボディ領域３２及びソース領域３０は、イオン注入やエピタキシャル成長等の従来公知の方法によって形成することができる。さらに、図３に示すように、従来公知の方法により、トレンチ２２、ゲート絶縁膜２４及びゲート電極２６を形成する。
【００２９】
次に、図４に示すように、半導体基板１２の表面１２ａ及びゲート電極２６の表面に第１絶縁膜２８を形成する。この段階では、半導体基板１２の表面１２ａとゲート電極２６の表面の全域に亘る第１絶縁膜２８を形成する。
【００３０】
次に、図５に示すように、第１絶縁膜２８の表面から部分的にエッチングし、その表面から裏面まで貫通する第１貫通孔５０を形成する。第１貫通孔５０は、隣接する一対のトレンチ２２，２２に挟まれた範囲に、トレンチ２２と平行に伸びるように形成される。第１貫通孔５０は、トレンチ２２の上部には形成されない。別言すると、トレンチ２２の上部に第１絶縁膜２８が残存する（第１絶縁膜２８がトレンチ２２を覆う）ように、第１絶縁膜２８をエッチングする。
【００３１】
次に、第１貫通孔５０内に露出した半導体基板１２の表面１２ａにシリサイド層５６を形成する。具体的には、例えば、まず、図６に示すように、第１絶縁膜２８と第１貫通孔５０の内面を覆うように、Ｎｉ層５４を形成する。なお、Ｎｉ層５４に代えて、Ａｌ、Ｔｉ、またはＭｏ等の金属層を形成してもよい。次に、半導体基板１２を熱処理することによって、Ｎｉ層５４と半導体基板１２の界面において、Ｎｉ層５４と半導体基板１２を反応させる。これによって、図７に示すように、この界面においてＮｉ層５４がシリサイド化し、シリサイド層５６（ニッケルシリサイド層）が形成される。なお、Ｎｉ層５４に代えて他の金属層（Ａｌ、Ｔｉ、Ｍｏ等）を形成した場合には、その金属層がシリサイド化したシリサイド層５６が形成される。シリサイド層５６が形成されたら、図７に示すように、エッチングによって、第１貫通孔５０以外の箇所を覆っているＮｉ層５４（または、Ａｌ、Ｔｉ、Ｍｏ等の金属層）を除去し、その後、アニールする。
【００３２】
次に、図８に示すように、第１絶縁膜２８の表面と、シリサイド層５６の表面を覆う第２絶縁膜２９を形成する。第２絶縁膜２９は、第１貫通孔５０の深さより厚く形成する。この段階では、第１絶縁膜２８の表面とシリサイド層５６の表面の全域に亘る第２絶縁膜２９を形成する。
【００３３】
次に、図９に示すように、第２絶縁膜２９の表面から部分的にエッチングし、その表面から裏面まで貫通する第２貫通孔５１を形成する。第２貫通孔５１は、シリサイド層５６と上部電極６０がコンタクトする領域に形成される。すなわち、第２貫通孔５１は、コンタクトホールとして機能する。第２貫通孔５１は、トレンチ２２と平行に伸びるように形成される。第２貫通孔５１は、第２絶縁膜２９の表面から、第１貫通孔５０内を通過してシリサイド層５６に達するように形成される。第２貫通孔５１の底面は、第１貫通孔５０の底面より小さい。第２貫通孔５１の底面は、シリサイド層５６の形成範囲の内側に留まる。すなわち、第２貫通孔５１によって第１絶縁膜２８は露出しない。
【００３４】
次に、図１０に示すように、スパッタリングによって、第２絶縁膜２９の表面と第２貫通孔５１の内面に第１金属層４０を形成する。第１金属層４０を構成するＴｉ層とＴｉＮ層を順に成長させる。第１金属層４０は、第２絶縁膜２９の表面と第２貫通孔５１の内面の形状に倣って形成される。
【００３５】
次に、図１１に示すように、ＣＶＤ（Chemical Vapor Deposition）によって、第１金属層４０の表面に、第２貫通孔５１内を満たすように第２金属層４２を形成する。詳細には、第２金属層４２は、第２貫通孔５１の内面と第２絶縁膜２９の表面に形成された第１金属層４０の表面に成長する。なお、第２金属層４２を形成する際には、第１金属層４０によって、第２金属層４２を構成している元素（すなわち、タングステン）が半導体基板１２に拡散することが防止される。これにより、半導体基板１２に欠陥等が形成されることが防止される。
【００３６】
次に、図１２に示すように、第２貫通孔５１内の第２金属層４２が残存するように、第２金属層４２をエッチングする。すなわち、第２絶縁膜２９の上部の第２金属層４２を除去し、第２貫通孔５１内に第２金属層４２を残存させる。第２貫通孔５１内に残存する第２金属層４２の表面が、第２絶縁膜２９上に形成された第１金属層４０の表面と略一致するように、エッチングを行う。なお、この工程では、第２絶縁膜２９上の第１金属層４０を同時に除去してもよい。すなわち、第２貫通孔５１の内面にのみ第１金属層４０が残存するように第１金属層４０を除去してもよい。
【００３７】
次に、第２絶縁膜２９上の第１金属層４０の表面と、第２貫通孔５１内の第２金属層４２の表面に上部電極６０を形成する。次に、半導体基板１２の裏面１２ｂにｎ型不純物を注入して、ドレイン領域３４を形成する。次に、半導体基板１２の裏面１２ｂに下部電極７０を形成する。以上の工程によって、図１に示すＭＯＳＦＥＴ１０が完成する。
【００３８】
上記の製造方法では、第１絶縁膜２８に形成した第１貫通孔５０内に露出した半導体基板１２の表面１２ａ（すなわち、第１貫通孔５０の底面）にシリサイド層５６を形成し、その後に、第２絶縁膜２９に形成した第２貫通孔５１内に第１金属層４０を形成する。すなわち、この製造方法では、シリサイド層５６を形成するための貫通孔（第１貫通孔５０）と、第１金属層４０を形成する貫通孔（第２貫通孔５１）を別々に設ける。第１貫通孔５０の底面は、第２貫通孔５１の底面より大きい。すなわち、第１貫通孔５０内に露出する半導体基板１２の表面範囲は、第２貫通孔５１内に露出する半導体基板１２の表面範囲より大きい。すなわち、シリサイド層５６の形成範囲は、第１金属層４０のコンタクト範囲を包含し、さらにその外側に広がる関係が得られる。このため、半導体基板１２の表面１２ａのうちシリサイド層５６が形成されていない部分と第１金属層４０とがコンタクトすることが防止される。第１金属層４０の底面全域をシリサイド層５６にコンタクトさせることができる。すなわち、コンタクト抵抗を好適に低減することができる。
【００３９】
また、第１絶縁膜２８は、第２絶縁膜２９に覆われている。つまり、第１絶縁膜２８は第２貫通孔５１の内面に露出しない。すなわち、第１金属層４０を形成する際、その形成面には、単一の絶縁膜（第２絶縁膜２９）のみが露出している。このため、第１金属層４０の形成面に段差が生じることがなく、第１金属層４０を好適に成膜することができる。
【００４０】
なお、上述した実施例では、第１貫通孔５０及び第２貫通孔５１をトレンチ２２に沿う形状（図１において紙面に対して垂直な方向に伸びる形状）に形成したが、これに限られない。例えば、図１３に示すように、平面視において、第２貫通孔５１が円形状に形成されていてもよい。また、図１４に示すように、第１貫通孔５０と第２貫通孔５１が共に円形状に形成されていてもよい。なお、図１３、１４では、図の分かり易さのため、第２絶縁膜２９より上側の構成の図示を省略している。
【００４１】
また、上述した実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴの製造工程において本明細書に開示の技術を適用してもよい。上述した実施例において、ｎ型のドレイン領域に代えてｐ型のコレクタ領域を形成することで、ＩＧＢＴを得ることができる。
また、上述した実施例では、トレンチゲート電極を利用するトランジスタについて説明したが、プレーナーゲート電極を利用する半導体装置に適用することもできる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：第１絶縁膜
２９：第２絶縁膜
４０：第１金属層
４２：第２金属層
５０：第１貫通孔
５１：第２貫通孔
５６：シリサイド層
６０：上部電極
７０：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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