【事件の表示】
　特願２００６−１８１５８１「異なる周波数を有する複数のクロックを用いる半導体メモリ素子」拒絶査定不服審判事件〔平成１９年　４月１２日出願公開、特開２００７−　９５２５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年６月３０日（パリ条約による優先権主張２００５年９月２９日、大韓民国）の出願であって、平成２３年１０月１９日付けの拒絶理由通知に対して、平成２４年１月２０日に意見書及び手続補正書が提出されたが、同年６月１９日付けで拒絶査定がなされ、これに対して、同年１０月２５日に拒絶査定を不服とする審判請求がなされたとともに手続補正書が提出され、平成２５年２月１２日付けの審尋に対して、何らの応答もなかったものである。
　
　
第２．補正却下の決定
　
［補正却下の決定の結論］
　平成２４年１０月２５日に提出された手続補正書でした手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　　ア　本件補正は、特許請求の範囲を補正するものであるが、そのうち、補正前後の請求項１の記載は以下のとおりである。
（本件補正前）
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データを内部データとして入力するか、または、前記部データを前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
　
（本件補正後）
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
　
　　イ　本件補正の内容を整理すると、以下のとおりとなる。
〈補正事項１〉
　本件補正前の請求項１における「第２クロック」との記載を、本件補正後の請求項１においては「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」と補正する。
　
〈補正事項２〉
　本件補正前の請求項１における「外部データを内部データとして入力するか、または、前記内部データを前記外部データとして出力するステップ」との記載を、本件補正後の請求項１においては「外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」と補正する。
　
〈補正事項３〉
　本件補正前の請求項４における「前記第１内部クロックより高い周波数を有する第２内部クロック」との記載を、本件補正後の請求項４においては「前記第１内部クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２内部クロック」と補正する。
　
〈補正事項４〉
　本件補正前の請求項４における「第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段」との記載を、本件補正後の請求項４においては「第２内部クロックに同期されて印加される外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または内部データを直列データに整列して外部データとして出力するデータ入出力制御手段」と補正する。
　
〈補正事項５〉
　本件補正前の請求項１２における「前記第１クロックより高い周波数を有する第２クロック」との記載を、本件補正後の請求項１２においては「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」と補正する。
　
〈補正事項６〉
　本件補正前の請求項１２における「前記第１内部クロック及び前記第２内部クロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段」との記載を、本件補正後の請求項１２においては「前記第１内部クロック及び前記第２内部クロックに同期されて印加される外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または内部データを直列データに整列して外部データとして出力するデータ入出力制御手段」と補正する。
　
〈補正事項７〉
　本件補正前の請求項１９における「前記第１クロックより高い周波数を有する第２クロック」との記載を、本件補正後の請求項１９においては「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」と補正する。
　
〈補正事項８〉
　本件補正前の請求項１９における「前記外部データを並列形態の内部データとして整列するステップ」との記載を、本件補正後の請求項１９においては「前記外部データをビット数が前記ｎを２倍した数の２ｎである並列形態の内部データとして整列するステップ」と補正する。
　
〈補正事項９〉
　本件補正前の請求項２２における「前記内部データを前記第１クロックより高い周波数を有する第２クロックに同期された直列形態のデータとして整列するステップ」との記載を、本件補正後の請求項２２においては「前記内部データを前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックに同期された直列形態のデータとして整列するステップ」と補正する。
　
〈補正事項１０〉
　本件補正前の請求項２５〜請求項３７を削除する。
　
　
２．補正目的の適否及び新規事項の有無
　　ア　補正事項１は、本件補正前の「第２クロック」を、「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」に限定する補正である。
　同様に、補正事項３は本件補正前の「前記第１内部クロックより高い周波数を有する第２内部クロック」を「前記第１内部クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２内部クロック」に、補正事項５、７及び９は本件補正前の「前記第１クロックより高い周波数を有する第２クロック」を「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」に、それぞれ、限定する補正である。
　したがって、補正事項１、３、５、７及び９は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、補正事項１、３、５、７及び９の補正は、本願の願書に最初に添付した明細書の段落【００９４】、【００９６】の記載に基づくと認められるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項１、３、５、７及び９は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に適合する。
　
　　イ　補正事項２、４及び６は、本件補正前の「入力」する「内部データ」を、「ビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データ」に限定するとともに、本件補正前の「出力」する「外部データ」を、「直列データの整列」した「外部データ」に限定する補正である。
　したがって、補正事項２、４及び６は、特許法第１７条の２第４項第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、補正事項２、４及び６の補正は、本願の願書に最初に添付した明細書の段落【００４１】〜【００５３】、及び、段落【００４１】と【００４８】と【００７８】の記載に基づくと認められるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項２、４及び６は、特許法第１７条の２第３項の規定に適合する。
　
　　ウ　補正事項８は、本件補正前の「並列形態の内部データとして整列する」を、「ビット数が前記ｎを２倍した数の２ｎである並列形態の内部データとして整列する」に限定する補正である。
　したがって、補正事項８は、特許法第１７条の２第４項第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。
　そして、補正事項８の補正は、本願の願書に最初に添付した明細書の段落【００４１】〜【００５３】の記載に基づくと認められるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項２、４及び６は、特許法第１７条の２第３項の規定に適合する。
　
　　エ　補正事項１０は、特許法第１７条の２第４項第１号に掲げる「請求項の削除」を目的とするものに該当する。
　そして、補正事項１０が本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたことは明らかである。
　よって、補正事項４は、特許法第１７条の２第３項の規定に適合する。
　
　　オ　以上から、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たす。
　
３．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１〜２４に係る発明は、本件補正後の特許請求の範囲の請求項１〜２４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、再掲すると、次のとおりである。
　
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
　
（２）引用例の記載事項と引用発明
（２−１）引用例の記載事項
　原査定の根拠となった平成２３年１０月１９日付けの拒絶理由通知に引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平１０−０２８０４１号（以下「引用例」という。）には、「高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム」（発明の名称）に関して、図１３〜図２１とともに、次の記載がある（下線は、参考のため、当審において付したもの。以下、他の刊行物について同じ。）。
　
　　ア　発明の属する技術分野
ａ．「【０００１】
【発明の属する技術分野】本発明は一般に、半導体装置の入力回路に関し、詳しくは高速な信号周波数で動作する半導体装置の入力回路に関する。」
　
　　イ　発明の実施の形態
ｂ．「【０１０９】例えばメモリに対する従来のデータ書き込みに於ては、コントローラからクロック信号をメモリに供給して、更にそのクロック信号に同期させてアドレス信号をメモリ供給する。更に、コントローラは、そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給する。一般に、コントローラには数多くのメモリチップが接続されるため、クロック信号及びアドレス信号の供給にはバッファが介される。従って、このバッファにより遅延のために、メモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性がある。このような問題を避けるために、従来のシステムに於ては、バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた。つまりバッファ遅延によって、使用可能なクロック信号の周波数が制限されていた。
【０１１０】それに対して、図１３のようなシステムが提案されている。このシステムは、コントローラ１００とメモリ１１０を含む。コントローラ１００は、コア回路１０１、システムクロック出力回路１０２、アドレス／コマンド出力回路１０３、エコークロック出力回路１０４、エコークロック入力回路１０５、データ出力回路１０６、及びデータ入力回路１０７を含む。メモリ１１０は、コア回路１１１、システムクロック入力回路１１２、アドレス／コマンド入力回路１１３、エコークロック入力回路１１４、エコークロック出力回路１１５、データ入力回路１１６、及びデータ出力回路１１７を含む。
【０１１１】
コントローラ１００に於て、コア回路１０１は、システムクロック信号ＳＣＬＫを生成してシステムクロック出力回路１０２に供給する
システムクロック信号ＳＣＬＫは、コントローラ１００のシステムクロック出力回路１０２から、メモリ１１０のシステムクロック入力回路１１２に供給される
メモリ１１０に於て、アドレス／コマンド入力回路１１３は、システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る
システムクロック入力回路１１２で受信されたシステムクロック信号ＳＣＬＫ
は、メモリ１１０のコア回路１１１に供給される
【０１１２】データ書き込みの際の動作をまず説明する。
コントローラ１００に於て、コア回路１０１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１０４に供給する
エコークロック信号ＥＣＬＫは、コントローラ１００のエコークロック出力回路１０４から、メモリ１１０のエコークロック入力回路１１４に供給される。
【０１１３】データ読み出しの際の動作を説明する。
メモリ１１０に於て、コア回路１１１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１１５に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１１７に供給する
【０１１４】このように、
アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給する
　
ｃ．「【０１３１】図１３を再び参照して、メモリ１１０のコア回路１１１は、システムクロック信号ＳＣＬＫによって駆動される。従って、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間のスキュー（ずれ）が、１サイクル以上あると、エコークロック信号ＥＣＬＫに基づいて読み込まれたデータを、コア回路１１１内のメモリコア部分に正常に書き込むことが出来ない。
【０１３２】この問題を解決するために、読み込まれたデータのシリアル・パラレル変換を行う。図１７に、シリアル・パラレル変換を行う回路を示す。また図１８に、図１７の回路動作を示すタイムチャートを示す。図１７の回路は、入力バッファ１８０、ラッチ１８１−１乃至１８１−４、ラッチ１８２−１乃至１８２−４、信号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−１乃至１８３−４、第１のクロック生成器１８４、第２のクロック生成器１８５を含む。
【０１３３】図１７及び図１８を参照して、入力バッファ１８０は、
エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込む
エコークロック信号ＥＣＬＫを基にして第１のクロック生成器１８４が生成したクロックΦ１乃至Φ４によって、ラッチ１８１−１乃至１８１−４に読み込まれる。ラッチ１８１−１乃至１８１−４に読み込まれたデータＲ１乃至Ｒ４は、図１８に示されるように、次のデータが読み込まれるまで４サイクルの間保持される
【０１３４】図１７の例においては、第２のクロック生成器１８５が、システムクロック信号ＳＣＬＫを基にして、図１８に示されるようなクロックΦ５及び／Φ５を生成する。このクロックΦ５或いは／Φ５を用いて、
ラッチ１８２−１乃至１８２−４は各々、ラッチ１８１−１乃至１８１−４のデータを読み込む。ラッチ１８２−１及び１８２−３は、格納されたデータを信号線ＳＬ１に出力し、ラッチ１８２−２及び１８２−４は、格納されたデータを信号線ＳＬ２に出力する
データ信号線ＳＬ１及びＳＬ２には、データは所定の順番でシリアルに出力される
【０１３５】クロックΦ５によってデータＲ１及びＲ２を検出する際、クロックΦ５のタイミングは、ラッチ１８１−１がデータＲ１を保持してかつラッチ１８１−２がデータＲ２を保持する期間であればよい。またクロック／Φ５によってデータＲ３及びＲ４を検出する際、クロック／Φ５のタイミングは、ラッチ１８１−３がデータＲ３を保持してかつラッチ１８１−４がデータＲ４を保持する期間であればよい。従って、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタイミングのずれを、ある程度許容することが出来る。
【０１３６】図１７の例においては、第２のクロック生成器１８５は更に、システムクロック信号ＳＣＬＫを基にして、図１８に示されるクロックΦ６及び／Φ６を生成する。この
クロックΦ６及び／Φ６用いて、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータを読み込む
【０１３７】Φ６の立ち上がりでデータを読み込む書き込みアンプラッチ１８３−１及び１８３−３に於て、Φ６をクロックとして用いてデータＲ１及びＲ２を半サイクルシフトしてやれば、図１８の書き込みアンプラッチ１８３−１乃至１８３−４に示されるように、
データＲ１乃至Ｒ４を同一のタイミングで切り替わる信号とする
【０１３８】このようにして、
読み込んだデータをシリアル・パラレル変換する
　
ｄ．「【０１４７】ここで
エコークロック信号ＥＣＬＫが２倍の周波数を有しているのは、本システムに於ては、前述のようにクロック信号ＣＬＫ（この場合はシステムクロック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がりエッジの両方のエッジを用いて同期をとるからである
　
（２−２）引用発明
　　ア　前記「（２−１）」のｂ〜ｄには、「メモリ１１０」の駆動方法が記載されていると認められる。
　
　　イ　前記「（２−１）」のｂで摘記した、段落【０１１１】の「コントローラ１００に於て、コア回路１０１は、システムクロック信号ＳＣＬＫを生成してシステムクロック出力回路１０２に供給する……システムクロック信号ＳＣＬＫは、コントローラ１００のシステムクロック出力回路１０２から、メモリ１１０のシステムクロック入力回路１１２に供給される。……システムクロック入力回路１１２で受信されたシステムクロック信号ＳＣＬＫと、アドレス／コマンド入力回路１１３で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１０のコア回路１１１に供給される。」、段落【０１１２】の「コントローラ１００に於て、コア回路１０１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１０４に供給する……エコークロック信号ＥＣＬＫは、コントローラ１００のエコークロック出力回路１０４から、メモリ１１０のエコークロック入力回路１１４に供給される。」、及び、段落【０１１４】の「アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給する」との各記載から、引用例には、「コントローラ１００」が生成した別々のクロック信号が、それぞれ、「コントローラ１００のシステムクロック出力回路１０２」と「メモリ１１０のシステムクロック入力回路１１２」、及び、「コントローラ１００のエコークロック出力回路１０４」と「メモリ１１０のエコークロック入力回路１１４」を介して、「システムクロック信号ＳＣＬＫ」及び「エコークロック信号ＥＣＬＫ」として「メモリ１１０」に供給されるステップが記載されている。
　ここで、前記「コントローラ１００のシステムクロック出力回路１０２」と「メモリ１１０のシステムクロック入力回路１１２」、及び、「コントローラ１００のエコークロック出力回路１０４」と「メモリ１１０のエコークロック入力回路１１４」は、入力されたクロックに同期して出力を駆動するクロックバッファ回路であることは明らかである。
　そして、同ｄで摘記したように、引用例には「エコークロック信号ＥＣＬＫが２倍の周波数を有しているのは、本システムに於ては、前述のようにクロック信号ＣＬＫ（この場合はシステムクロック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がりエッジの両方のエッジを用いて同期をとるからである。」と記載されている。すなわち、前記「システムクロック信号ＳＣＬＫ」の立ち上がりエッジ及び立ち下がりエッジの両方のエッジを用いて同期をとることができるように、前記「エコークロック信号ＥＣＬＫ」は、前記「システムクロック信号ＳＣＬＫ」の２倍の周波数を有するものである。
　以上から、引用例には、「コントローラ１００」が生成した別々のクロック信号が、前記別々のクロック信号に同期して駆動される、「システムクロック信号ＳＣＬＫ」と、前記「システムクロック信号ＳＣＬＫ」の２倍の周波数を有する「エコークロック信号ＥＣＬＫ」として「メモリ１１０」に供給されるステップ、が記載されている。
　
　　ウ　同ｂで摘記した、段落【０１１２】の「このときメモリ１１０に於て、データ入力回路１１６は、エコークロック入力回路１１４から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１１６で受信されたデータ信号ＤＡＴＡは、メモリ１１０のコア回路１１１に供給される」、段落【０１１４】の「データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）」との各記載、及び、図１３の開示内容とから、「エコークロック信号ＥＣＬＫ」に同期して、「コントローラ１００」からのデータ信号ＤＡＴＡを「メモリ１１０」に入力するステップ、が記載されている。
　ところで、同ｃで摘記したように、引用例には、メモリ１１０のコア回路１１１を駆動する「システムクロック信号ＳＣＬＫ」と「エコークロック信号ＥＣＬＫ」との間のスキュー（ずれ）による誤動作を防止するため、「エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込」み、前記「エコークロック信号ＥＣＬＫ」を基にして生成したクロックΦ１乃至Φ４によって「ラッチ１８１−１乃至１８１−４」に読み込むとともに、次のデータが読み込まれるまで４サイクルの間保持し、これらのデータが「ラッチ１８２−１乃至１８２−４」を介して「データ信号線ＳＬ１及びＳＬ２」にシリアルに出力され、前記「信号線ＳＬ１及び信号線ＳＬ２」に現われるデータを、クロックΦ６及び／Φ６用いて「書き込みアンプラッチ１８３−１乃至１８３−４」に読み込み、当該「書き込みアンプラッチ１８３−１乃至１８３−４」は読み込んだ前記「データＲ１乃至Ｒ４」を同一のタイミングで切り替わる信号とすることで、読み込んだデータをシリアル・パラレル変換することが記載されている。このとき、「エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込」むから、前記シリアル・パラレル変換は、前記した、「エコークロック信号ＥＣＬＫ」に同期して「コントローラ１００」からのデータ信号ＤＡＴＡを「メモリ１１０」に入力するときの処理であることは明らかである。
　以上から、引用例には、「エコークロック信号ＥＣＬＫ」に同期して、「コントローラ１００」からのデータ信号ＤＡＴＡをビット数が４ビットであるパラレルデータにシリアル・パラレル変換して「メモリ１１０」に入力するステップ、が記載されている。
　
　　エ　同ｂで摘記した、段落【０１１３】の「メモリ１１０に於て、コア回路１１１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１１５に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１１７に供給する。」、段落【０１１４】の「データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）」との各記載、及び、図１３の開示内容とから、引用例には、「エコークロック信号ＥＣＬＫ」に同期して、「メモリ１１０」からのデータ信号ＤＡＴＡを「コントローラ１００」に出力するステップ、が記載されている。
　
　　オ　同ｂで摘記した、段落【０１１１】の「メモリ１１０に於て、アドレス／コマンド入力回路１１３は、システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る」、段落【０１１４】の「アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）」との各記載、及び、図１３の開示内容とから、引用例には、「システムクロック信号ＳＣＬＫ」に同期し、「メモリ１１０」は「アドレス／コマンド信号ＡＤＤ／ＣＭＤ」を受け取るステップ、が記載されている。
　
　　カ　前記ア〜オを総合すれば、引用例には、次の発明（以下「引用発明」という。）が記載されている。
　
「コントローラ１００が生成した別々のクロック信号が、前記別々のクロック信号に同期して駆動される、システムクロック信号ＳＣＬＫと、前記システムクロック信号ＳＣＬＫの２倍の周波数を有するエコークロック信号ＥＣＬＫとして前記メモリ１１０に供給されるステップと、
　前記エコークロック信号ＥＣＬＫに同期して、前記コントローラ１００からのデータ信号ＤＡＴＡをビット数が４ビットであるパラレルデータにシリアル・パラレル変換して前記メモリ１１０に入力するステップと、
　前記エコークロック信号ＥＣＬＫに同期して、前記メモリ１１０からのデータ信号ＤＡＴＡを前記コントローラ１００に出力するステップと、
　前記システムクロック信号ＳＣＬＫに同期し、前記メモリ１１０はアドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取るステップと、
を備えることを特徴とするメモリ１１０の駆動方法。」
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア　引用発明の「コントローラ１００が生成した別々のクロック信号が、前記別々のクロック信号に同期して駆動される、システムクロック信号ＳＣＬＫと、前記システムクロック信号ＳＣＬＫの２倍の周波数を有するエコークロック信号ＥＣＬＫとして前記メモリ１１０に供給されるステップ」は、補正発明の「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックが印加されるステップ」に相当する。
　
　　イ　補正発明の「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」との記載を文理解釈すれば、当該「ステップ」は、「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力する」か、または、「前記第２クロックに同期し」て「前記内部データを直列データに整列して前記外部データとして出力する」かの、いずれか一方の処理を実行すれば足りると解される。
　一方、引用発明において、「エコークロック信号ＥＣＬＫ」は「前記システムクロック信号ＳＣＬＫの２倍の周波数を有する」とともに、「前記メモリ１１０に入力」される「パラレルデータ」である「データ信号ＤＡＴＡ」の「ビット数」は「４ビット」である。
　してみれば、引用発明の「前記エコークロック信号ＥＣＬＫに同期して、前記コントローラ１００からのデータ信号ＤＡＴＡをビット数が４ビットであるパラレルデータにシリアル・パラレル変換して前記メモリ１１０に入力するステップ」は、補正発明の「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」に相当する。
　
　　ウ　引用発明において、「メモリ１１０」は「前記システムクロック信号ＳＣＬＫに同期し」て「アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る」ものである。したがって、前記「メモリ１１０」は、「前記システムクロック信号ＳＣＬＫに同期し」て、受け取った「コマンド信号」「ＣＭＤ」に対応する駆動を行うとともに、書き込み・読み出し処理を行うことは、明らかである。
　したがって、引用発明の「前記システムクロック信号ＳＣＬＫに同期し、前記メモリ１１０はアドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取るステップ」は、補正発明の「前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップ」に相当する。
　
　　エ　引用発明の「メモリ１１０の駆動方法」は補正発明の「半導体メモリ素子の駆動方法」に相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明とは、
《一致点》
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
である点で一致し、相違するところがない。
　
（４）判断
（４−１）新規性について
　　ア　前記「（３−２）」での検討から、引用発明は、補正発明と同一の発明である。
　したがって、補正発明は、引用例に記載された発明である。
　
（４−２）進歩性について
　　ア　前記「（４−１）」の結論は、前記「（３−１）」のイで、補正発明の「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」との記載は、「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力する」か、または、「前記第２クロックに同期し」て「前記内部データを直列データに整列して前記外部データとして出力する」かの、いずれか一方の動作を実行する「ステップ」であれば足りると解釈したことに基づく。
　前記解釈は、前記「ステップ」の記載を文理解釈したことに基づいており、誤りはない。
　
　　イ　しかしながら、本項では、仮に、補正発明の「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」との記載は、「前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力する」、及び、「前記第２クロックに同期し」て「前記内部データを直列データに整列して前記外部データとして出力する」という、異なる２つの処理を、ひとつの「ステップ」にまとめて表現したものであるとして、以下に検討する。
　
　　ウ　このとき、補正発明と引用発明とは、
《一致点》
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
である点で一致し、
《相違点》
　前記「前記内部データを前記外部データとして出力する」処理において、補正発明は「前記内部データを直列データに整列して」前記外部データとして出力するのに対して、引用発明は、前記「整列」を行うか不明である点で相違する。
　
　前記相違点について検討すると、
　
　　エ　引用発明は、「前記コントローラ１００からのデータ信号ＤＡＴＡ」を「前記メモリ１１０に入力する」ときは前記「データ信号ＤＡＴＡをビット数が４ビットであるパラレルデータにシリアル・パラレル変換」するが、「前記メモリ１１０からのデータ信号ＤＡＴＡを前記コントローラ１００に出力する」ときは、前記「データ信号ＤＡＴＡ」をどのように処理するのか、引用例には記載がなく不明である。
　しかし、「前記コントローラ１００」からは「データ信号ＤＡＴＡ」をシリアルデータとして「入力」するのであるから、「前記コントローラ１００に出力する」ときは、前記「データ信号ＤＡＴＡ」をパラレル・シリアル変換してシリアルデータとして「出力する」のが、自然である。
　
　　オ　そして、半導体メモリ素子の入出力制御技術において、外部からのデータをメモリに書き込むときは、前記データをパラレルデータにシリアル・パラレル変換してパラレルデータ（並列データ）に整列させて入力するとともに、前記メモリからデータを外部に読み出すときは、データをパラレル・シリアル変換してシリアルデータ（直列データ）に整列させて出力することは、以下に示すように周知例１及び２に記載され、周知技術にすぎない。
　
　　カ　したがって、引用発明において、「前記エコークロック信号ＥＣＬＫに同期して、前記メモリ１１０からのデータ信号ＤＡＴＡを前記コントローラ１００に出力する」ときに、「データ信号ＤＡＴＡ」をパラレル・シリアル変換して、シリアルデータすなわち直列データに整列させて「前記コントローラ１００に出力する」ことは、当業者であれば当然になし得たものと認められる。
　
　　キ　周知例１：特開昭６１―１４９９８９号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開昭６１―１４９９８９号公報には、「半導体記憶装置」（発明の名称）に関して、第１図〜第４図とともに、次の記載がある。
ａ.「本発明は、
１ワード線分のデータを外部に対しシリアル、内部セルアレイに対しパラレルに入出力できる
　
　　ク　周知例２：特開２００３−１０９３８３号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である、特開２００３−１０９３８３号公報には、「半導体記憶装置」（発明の名称）に関して、図１〜図１３とともに、次の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は、クロック同期式の半導体記憶装置に関する。特に、本発明は、半導体記憶装置を搭載するシステムの消費電力を削減する技術に関する。」
　
ｂ.「【００２９】
第１クロック生成回路１４は、クロック端子を介して外部からクロック信号CLKを受信し、クロック信号CLKの立ち上がりエッジに同期したHパルスを有する第１クロック信号CLK1を生成する。第２クロック生成回路１６は、クロック信号CLKの立ち下がりエッジに同期したHパルスを有する第２クロック信号CLK2を生成する
第３クロック信号CLK3は、第１および第２クロック信号CLK1、CLK2のOR論理により生成される
　
ｃ.図６〜図７には、前記第３クロック信号CLK3は、第１および第２クロック信号CLK1、CLK2の２倍の周波数を有することが示されている。
　
ｄ.「【００３１】データ入出力回路２４は、データ入力部３６およびデータ出力部３８を有している。データ入力部３６およびデータ出力部３８は、データ端子DQのビット数に対応して複数形成されている。
データ入力部３６は
直列並列変換回路４２
を有しており、データ端子DQを介して外部から供給される書き込みデータをバンクBK0、BK1に出力する
データ出力部３８は
並列直列変換回路４８
を有しており、バンクBK0、BK1から読み出しされる読み出しデータをデータ端子DQを介して外部に出力する
【００３２】データ入力部３６の入力バッファ４０は、入力制御信号DINCが活性化時に動作し、書き込みデータを入力する。
直列並列変換回路４２は、入力バッファ４０から伝達される直列の書き込みデータを並列の書き込みデータに変換し、変換したデータを転送部４４に出力する
【００３３】データ出力部３８の転送部５０は、データバス線DBUSを介してバンクBK0（またはBK1）から伝達される並列の読み出しデータを、読み出し転送信号RDT0（またはRDT1）に同期して受け、受けたデータを並列直列変換回路４８に出力する。
並列直列変換回路４８は、並列の読み出しデータを直列の読み出しデータに変換し、変換したデータを出力バッファ４６に出力する
　
ｅ.「【００４８】
並列直列変換回路４８は
第３クロック信号の立ち上がりエッジに同期して受け、選択信号S2、S3を交互に出力する
【００４９】ラッチ４８ｂ、４８ｃは、それぞれ転送ゲート５０ａからの読み出しデータをラッチし、ラッチしたデータを転送ゲート４８ｅ、４８ｆに出力する。転送ゲート４８ｅ、４８ｆは、選択信号S2、S3に同期して順次オンし、ラッチ４８ｂまたは４８ｃからの読み出しデータをラッチ４８ｄに出力する。すなわち、並列
の読み出しデータが直列データに変換される。ラッチ４８ｄは、直列の読み出しデータを順次ラッチし、ラッチした読み出しデータを出力バッファ４６に出力する
【００５０】出力バッファ４６は、並列直列変換回路４８からの読み出しデータを出力制御信号DOUTCに同期して入出力端子DQに出力するバッファ４６ａを有している。一方、データ入力部３６の入力バッファ４０は、入出力端子DQに供給される書き込みデータを入力制御信号DINCに同期して受信するバッファ４０ａを有している。
【００５１】
直列並列変換回路４２は
書き込みデータを第３クロック信号の立ち上がりエッジに同期して順次受け、受けたデータをそれぞれ転送部４４に出力する。すなわち、直列の書き込みデータが並列データに変換される
　
ｆ.「【００６０】
並列直列変換回路４８は、並列の読み出しデータD4、D5およびD6、D7を、第３クロック信号CLK3の立ち上がりエッジに同期して直列データに変換する
　
ｇ.「【００６４】入力制御回路２０（図１）は、書き込みコマンドWRに応答して、２クロックサイクルの期間、入力制御信号DINCを活性化する（図７（ｇ））。入力バッファ４０は、２番目のクロック信号CLKの立ち下がりエッジに同期して最初の書き込みデータD0を受信する。
直列の書き込みデータD0、D1およびD2、D3は、直列並列変換回路４２で並列データに順次変換され、データバス線DB0、DB1に伝達される
　
（４−３）判断のまとめ
　したがって、補正発明は、引用例に記載された発明である。
　よって、補正発明は、特許法第２９条第１項第３号に該当し、引特許出願の際独立して特許を受けることができないものである。
　
　また、仮に、引用発明が補正発明と相違するとしても、その場合の相違点は、半導体メモリ素子の入出力制御技術における周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　よって、補正発明は、仮に引用例に記載された発明でないとしても、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、補正発明は、特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反する。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２４年１０月２５日に提出された手続補正書による手続補正）は却下されたので、本願の請求項１〜３７に係る発明は、平成２４年１月２０日に提出された手続補正書によって補正された明細書、特許請求の範囲又は図面の記載からみて、その請求項１〜３７に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、再掲すると、次のとおりである。
　
「互いに異なる周波数を有する複数のクロックが印加され、前記複数のクロックに同期されて駆動される第１クロック及び第２クロックが印加されるステップと、
　前記第２クロックに同期し、外部データを内部データとして入力するか、または、前記部データを前記外部データとして出力するステップと、
　前記第１クロックに同期し、外部から印加されるコマンドに対応する駆動を行い、前記内部データを処理するステップと
を備えることを特徴とする半導体メモリ素子の駆動方法。」
　
２．引用例の記載と引用発明
　引用例の記載については、第２．３．（２）（２−１）で摘記したとおりであり、引用発明については、第２．３．（２）（２−２）において認定したとおりである。
　
３．対比
　本願発明と引用発明とを対比する。
　
　　ア　第２．１．イにおいて検討したように、補正発明は、本願発明の「第２クロック」との記載を、「前記第１クロックのｎ倍（ｎは２以上の整数）の周波数を有する第２クロック」と補正して限定するとともに、本願発明の「外部データを内部データとして入力するか、または、前記内部データを前記外部データとして出力するステップ」との記載を、「外部データをビット数が前記ｎを２倍した数の２ｎである並列データに整列して内部データとして入力するか、または、前記内部データを直列データに整列して前記外部データとして出力するステップ」と補正して限定したものである。
　
　　イ　逆に言えば、本願発明は、補正発明の上記各限定を省いたものである。
 
　　ウ　そうすると、引用発明は、第２．３．（３）（３−１）及び同（３−２）において検討したとおり補正発明と同一の発明であるから、補正発明の上記各限定を省いた本願発明とも同一の発明であると認められる。
　
４.判断
　以上のとおり、引用発明は、本願発明と同一の発明である。
　したがって、本願発明は引用例に記載された発明である。
　
　
第４．むすび
　以上のとおり、本願発明は、引用例に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである
　
　よって、結論のとおり審決する。