(57)【要約】 【課題】メモリセル領域と周辺回路領域との両方において抵抗の低い配線を形成することができ、かつ、低コストな半導体装置の製造方法および半導体製造装置を提供する。【解決手段】本実施形態による半導体装置の製造方法は、材料膜上に犠牲膜を形成する。犠牲膜を加工して、第１の幅を有する第１溝と第１の幅よりも広い第２の幅を有する第２溝とを形成する。犠牲膜および材料膜上に触媒層を形成する。第１の幅の半分以上であり、かつ、第２の幅の半分未満の膜厚を有する第１金属膜を触媒層上にメッキ法で形成する。第１溝内に第１金属膜を残置させたまま、第２溝内にある第１金属膜を除去する。材料膜上にある触媒層を残置させたまま、犠牲膜上にある触媒層を除去する。溝内に第２金属膜をメッキ法で形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
材料膜上に犠牲膜を形成し、
前記犠牲膜を加工して、第１の幅を有する第１溝と前記第１の幅よりも広い第２の幅を有する第２溝とを形成し、
前記犠牲膜および前記材料膜上に触媒層を形成し、
前記第１の幅の半分以上であり、かつ、前記第２の幅の半分未満の膜厚を有する第１金属膜を前記触媒層上にメッキ法で形成し、
前記第１溝内に前記第１金属膜を残置させたまま、前記第２溝内にある前記第１金属膜を除去し、
前記材料膜上にある触媒層を残置させたまま、前記犠牲膜上にある触媒層を除去し、
前記溝内に第２金属膜をメッキ法で形成することを具備する半導体装置の製造方法。
【請求項２】
前記触媒層はパラジウム、コバルトまたはプラチナの少なくとも１つを含み、
前記第１金属膜はニッケルを含み、
前記第２金属膜は銅を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２金属膜は、前記触媒層を用いた無電解メッキ法で形成される、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２金属膜の形成後、
前記犠牲膜を除去し、
前記第１および第２金属膜の側面に被覆膜を形成することをさらに具備する、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記触媒層の形成前に、前記犠牲膜および前記材料膜上に有機分子膜を形成することをさらに具備する、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記材料膜および前記被覆膜は、シリコン窒化膜を含む、請求項４に記載の半導体装置の製造方法。
【請求項７】
前記犠牲膜は、フォトレジスト膜である、請求項１から請求項６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
材料膜と該材料膜上にある犠牲膜とを有する半導体基板を処理する半導体製造装置であって、
有機分子膜を形成するための有機分子溶液を供給する第１容器と、
触媒層を形成するための触媒溶液を供給する第２容器と、
前記触媒層上に第１金属膜を形成する第１無電解メッキ液を供給する第３容器と、
前記第１金属膜を除去する第１エッチング液を供給する第４容器と、
前記犠牲膜を除去する第２エッチング液を供給する第５容器と、
前記触媒層上に第２金属膜を形成する第２無電解メッキ液を供給する第６容器と、
前記半導体基板を前記第１〜第６容器に順番に搬送する搬送部と、を備える半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体装置は、メモリセル領域とメモリセルを制御する周辺回路領域とを１チップ内に有する場合がある。近年、半導体メモリの大容量化のためにメモリセル領域が微細化されるとともに、メモリセル領域から引き出される配線も微細化されている。メモリセル領域の配線が微細化されると、その配線抵抗が増大し、データや制御信号の転送を遅延させたり、配線抵抗による発熱を増大させる。このような配線抵抗の上昇を抑制するために、平均自由行程の小さい金属を配線に用いることが考えられる。しかし、この場合、周辺回路領域から引き出される比較的太い配線の抵抗が逆に増大するという問題が生じる。
【０００３】
一方、メモリセル領域と周辺回路領域とにおいて配線材料を相違させることが考えられる。しかし、この場合、メモリセル領域と周辺回路領域とのそれぞれにおいて配線を形成するために、リソグラフィ工程とエッチング工程とを繰り返し実行する必要がある。従って、製造コストが高くなるという問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１８７２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリセル領域と周辺回路領域との両方において抵抗の低い配線を形成することができ、かつ、低コストな半導体装置の製造方法および半導体製造装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、材料膜上に犠牲膜を形成する。犠牲膜を加工して、第１の幅を有する第１溝と第１の幅よりも広い第２の幅を有する第２溝とを形成する。犠牲膜および材料膜上に触媒層を形成する。第１の幅の半分以上であり、かつ、第２の幅の半分未満の膜厚を有する第１金属膜を触媒層上にメッキ法で形成する。第１溝内に第１金属膜を残置させたまま、第２溝内にある第１金属膜を除去する。材料膜上にある触媒層を残置させたまま、犠牲膜上にある触媒層を除去する。溝内に第２金属膜をメッキ法で形成する。
【図面の簡単な説明】
【０００７】
【図１】本実施形態による半導体装置の製造方法の一例を示す断面図。
【図２】図１に続く、半導体装置の製造方法の一例を示す断面図。
【図３】図２に続く、半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く、半導体装置の製造方法の一例を示す断面図。
【図５】図４に続く、半導体装置の製造方法の一例を示す断面図。
【図６】図５に続く、半導体装置の製造方法の一例を示す断面図。
【図７】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図８】図６に続く、半導体装置の製造方法の一例を示す断面図。
【図９】本実施形態による半導体製造装置１０１の構成例を示す概略図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
図１〜図８は、本実施形態による半導体装置の製造方法の一例を示す断面図である。本実施形態では、メモリセル領域Ｒｍおよび周辺回路領域Ｒｐにおいて配線抵抗を低く抑制するために、メモリセル領域Ｒｍおよび周辺回路領域Ｒｐのそれぞれにおいて配線幅および種類の異なる複数の金属配線を同一層内に形成する。半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、メモリセル領域Ｒｍおよび周辺回路領域Ｒｐを有する。半導体基板１０のメモリセル領域Ｒｍは、メモリ素子（図示せず）がアレイ状に形成された領域である。周辺回路領域Ｒｐは、メモリ素子を駆動または制御するための周辺回路を構成する半導体素子（図示せず）が形成された領域である。
【００１０】
半導体基板１０の上方には、層間絶縁膜２０が形成されている。層間絶縁膜２０は図１に示すように、メモリ素子および周辺回路を被覆している。層間絶縁膜２０には、例えば、シリコン酸化膜等の絶縁膜を用いている。層間絶縁膜２０上には、材料膜３０が形成されている。材料膜３０には、例えば、シリコン窒化膜等の絶縁膜を用いている。
【００１１】
まず、図１に示すように、リソグラフィ技術を用いて、材料膜３０上に犠牲膜４０を形成する。犠牲膜４０には、例えば、フォトレジスト膜を用いている。リソグラフィ技術によって、犠牲膜４０は、材料膜３０上において加工される。ここで、メモリセル領域Ｒｍにおいて、犠牲膜４０は、第１間隔Ｄ１で配列された第１ラインパターンに加工される。周辺回路領域Ｒｐにおいて、犠牲膜４０は、第２間隔Ｄ２で配列された第２ラインパターンに加工される。第２間隔Ｄ２は、第１間隔Ｄ１よりも広く形成される。
【００１２】
次に、図２に示すように、犠牲膜４０および材料膜３０上に自己組織化単分子（ＳＡＭ（Self-Assembled Monolayer）膜５０を形成する。ＳＡＭ膜５０は、後述する触媒層を効率良く付着させるために用いられる有機分子膜である。ＳＡＭ膜５０は、ＳＡＭを含む有機分子溶液に半導体基板１０を浸漬することによって形成する。
【００１３】
次に、ＳＡＭ膜５０上に無電解メッキ法の触媒となる触媒層６０を形成する。触媒層６０には、例えば、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、コバルト（Ｃｏ）等を用いる。触媒層６０は、触媒溶液に半導体基板１０を浸漬することによって形成する。触媒層６０は、ＳＡＭ膜５０によって犠牲膜４０および材料膜３０上に安定して付着することができる。
【００１４】
次に、図３に示すように、無電解メッキ法を用いて触媒層６０上に第１金属膜７０を析出させる。第１金属膜７０は、後述する第２金属膜８０よりも平均自由行程において小さい金属材料で形成されている。第２金属膜８０に、例えば、銅が用いられている場合、第１金属膜７０には、例えば、ニッケル等を用いる。第１金属膜７０および第２金属膜８０の金属材料を相違させる理由は後述する。第１金属膜７０は、半導体基板１０を無電解ニッケルメッキ溶液、等に浸漬することによって、触媒層６０を触媒として無電解で析出される。
【００１５】
第１金属膜７０は、第１ラインパターン領域としてのメモリセル領域Ｒｍのスペース幅（第１間隔Ｄ１）の半分以上であり、かつ、第２ラインパターン領域としての周辺回路領域Ｒｐのスペース幅（第２間隔Ｄ２）の半分未満の膜厚を有する。これにより、図３に示すように、第１金属膜７０は、メモリセル領域Ｒｍのスペース領域をほぼ埋め込むが、周辺回路領域Ｒｐのスペース領域を埋め込まない。
【００１６】
次に、図４に示すように、ウェットエッチング法を用いて第１金属膜７０をエッチバックする。例えば、硝酸溶液または過酸化水素水等の酸性エッチング液を用いて、第１金属膜７０としてのニッケル膜等をエッチバックする。これにより、メモリセル領域Ｒｍのスペース領域に第１金属膜７０を残置させたまま、周辺回路領域Ｒｐのスペース領域にある第１金属膜７０を除去する。これにより、メモリセル領域Ｒｍの犠牲膜４０の上面にある触媒層６０および周辺回路領域Ｒｐの材料膜３０上にある触媒層６０は露出される。第１金属膜７０は、メモリセル領域Ｒｍにおける金属配線として機能する。
【００１７】
次に、図５に示すように、ウェットエッチング法を用いて、犠牲膜４０の表面部分を、該犠牲膜４０上にある触媒層とともに除去する。例えば、アルコール等の有機溶媒またはアルカリ水溶液を用いて犠牲膜４０の表面部分を幾分エッチングする。これにより、材料膜３０上にある触媒層６０およびＳＡＭ膜５０を残置させたまま、犠牲膜４０上にある触媒層６０およびＳＡＭ膜５０を選択的に除去することができる。即ち、図４において露出された触媒層６０のうち犠牲膜４０上にある触媒層６０は、犠牲膜４０の一部およびＳＡＭ膜５０とともに除去（リフトオフ）される。尚、ＳＡＭ層５０と第１金属膜７０との間にある触媒層６０はそのまま犠牲膜４０の側面に残るが、問題は無い。
【００１８】
次に、図６に示すように、無電解メッキ法を用いて、周辺回路領域Ｒｐのスペース領域において露出されている触媒層６０上に第２金属膜８０を析出させる。第２金属膜８０は、第１金属膜７０よりも平均自由行程において長い材料で形成される。第１金属膜７０に、例えば、ニッケルが用いられている場合、第２金属膜８０には、例えば、銅等を用いる。第２金属膜８０は、半導体基板１０を無電解銅メッキ溶液等に浸漬することによって、触媒層６０を触媒として無電解で析出される。ここで、触媒層６０は、周辺回路領域Ｒｐのスペース領域において露出されているが、メモリセル領域Ｒｍでは露出されていない。従って、第２金属膜８０は、周辺回路領域Ｒｐのスペース領域に選択的に埋め込まれ得る。第２金属膜８０は、周辺回路領域Ｒｐにおける金属配線として機能する。
【００１９】
次に、図７に示すように、ウェットエッチング法を用いて犠牲膜４０を除去する。例えば、アルコール等の有機溶媒またはアルカリ水溶液を用いて犠牲膜４０としてのレジスト膜を除去する。
【００２０】
次に、第１および第２金属膜７０、８０の側面を被覆するように被覆膜９０を形成する。例えば、被覆膜９０を堆積した後、被覆膜９０をエッチバックすることによって、第１および第２金属膜７０、８０の側面に被覆膜９０を残置させる。被覆膜９０には、例えば、シリコン窒化膜を用いる。被覆膜９０は、第１および第２金属膜７０、８０の拡散を抑制するための拡散抑制膜として機能する。また、材料膜３０も、例えば、シリコン窒化膜で形成されている。従って、第１および第２金属膜７０、８０の四方は、被覆膜９０および材料膜３０のシリコン窒化膜で取り囲まれる。これにより、第１および第２金属膜７０、８０の拡散をさらに抑制することができる。
【００２１】
次に、層間絶縁膜１００の材料を堆積し、層間絶縁膜１００の材料を平坦化する。これにより、図８に示すように、第１および第２金属膜７０、８０の配線間に層間絶縁膜１００が埋め込まれる。層間絶縁膜１００には、例えば、シリコン酸化膜等の絶縁膜を用いる。その後、図示しない層間絶縁膜や配線等を形成することによって半導体装置が完成する。
【００２２】
本実施形態において、メモリセル領域Ｒｍの第１金属膜７０は、周辺回路領域Ｒｐの第２金属膜８０に比べて平均自由行程において小さい金属材料で形成されている。このように、第１および第２金属膜７０、８０の材料を相違させる理由は以下の通りである。
【００２３】
半導体メモリの大容量化が進むと、メモリセル領域Ｒｍでは、配線の微細化も要求されるが、周辺回路領域Ｒｐでは、メモリセル領域Ｒｍほど配線の微細化は求められない。半導体素子間を電気的に接続する配線として、熱伝導率が高くかつ比抵抗が小さい銅が通常用いられる。しかし、配線幅が小さくなり或る値（例えば、４０ｎｍ）以下になると、銅の比抵抗は急激に上昇する。これは細線効果と呼ばれる現象である。細線効果は、配線幅が銅の電子の平均自由行程以下に小さくなり、電子が配線の側壁で散乱される割合が銅結晶中の格子散乱に対して増加すると発生する。例えば、銅中の格子散乱による電子の平均自由行程は、約４０ｎｍである。このため、配線幅が、例えば、約４０ｎｍ以下になると、銅の比抵抗は急激に増加する。従って、メモリセル領域Ｒｍの第１金属膜７０に銅を用いると、その配線幅が、例えば、約４０ｎｍ以下になった場合に、配線の比抵抗は増大してしまう。
【００２４】
そこで、本実施形態に係る半導体メモリ装置では、第１金属膜７０に、銅よりも電子の平均自由行程の小さい金属を用いる。例えば、本実施形態では、銅の代わりにニッケル等の銅よりも電子の平均自由行程の小さい金属材料を第１金属膜７０として用いる。平均自由行程の小さい金属は、上記のように配線の比抵抗が増大し始める配線幅（細線効果が顕著となる配線幅）が小さい。
【００２５】
一方、配線幅が充分に大きい場合には、平均自由行程の小さい金属の比抵抗は、平均自由行程の大きい金属の比抵抗に比べて大きくなる。従って、本実施形態では、周辺回路領域Ｒｐの第２金属膜８０の配線幅が、例えば、４０ｎｍより大きい場合、周辺回路領域Ｒｐの第２金属膜８０に平均自由行程の比較的大きな銅を用いる。これにより、第２金属膜８０の比抵抗を小さくしている。
【００２６】
このように、本実施形態では、第１および第２金属膜７０、８０としてそれぞれの配線幅に応じた種類の金属材料を用いることによって、メモリセル領域Ｒｍおよび周辺回路領域Ｒｐの両方の配線抵抗を低く抑えることができる。
【００２７】
上記本実施形態によれば、犠牲膜４０を形成するためにリソグラフィ技術を用いた後、層間絶縁膜１００を形成するまで、無電解メッキ法およびウェットエッチング法を用いて、配線幅の異なる複数種類の金属配線を同一層（同一平面）内に形成することができる。即ち、第１および第２金属膜７０、８０は、リソグラフィ技術およびドライエッチング技術あるいはＣＭＰ（Chemical Mechanical Polishing）法を用いること無く、無電解メッキ法およびウェットエッチング法を用いて選択的に形成されている。無電解メッキ法およびウェットエッチング法は、リソグラフィ技術およびドライエッチング技術あるいはＣＭＰ法に比較して工程数が少なく、低コストである。
【００２８】
また、リソグラフィ技術あるいはドライエッチング技術またはＣＭＰ法を用いる場合、メモリセル領域Ｒｍおよび周辺回路領域Ｒｐにおいて異なる金属膜を形成するために、少なくとも２回、リソグラフィ工程あるいはドライエッチング工程またはＣＭＰ法を繰り返す必要がある。従って、本実施形態は、第１および第２金属膜７０、８０を形成するために、少なくとも２回、リソグラフィ工程あるいはドライエッチング工程またはＣＭＰ法を省略することができる。これにより、さらにコストを低減させることができる。
【００２９】
さらに、本実施形態によれば、図２のＳＡＭ膜５０の形成工程から図７の犠牲膜４０の除去工程までウェット処理工程を用いる。従って、同一ウェット処理装置内において複数の溶液に半導体基板１０を浸漬することができれば、ＳＡＭ膜５０の形成工程から犠牲膜４０の除去工程まで同一装置内で連続してかつ容易に半導体基板１０を処理することができる。これにより、半導体装置の製造工程が短縮され、製造コストをさらに低減させることができる。
【００３０】
（半導体製造装置）
図９は、本実施形態による半導体製造装置１０１の構成例を示す概略図である。半導体製造装置１０１は、例えば、ウェット処理装置であり、上記ＳＡＭ膜５０の形成工程から犠牲膜４０の除去工程までを処理可能な装置である。
【００３１】
半導体製造装置１０１は、第１〜第７容器Ｂ１〜Ｂ７と、搬送ロボットＲＢＴとを備えている。第１容器Ｂ１は、有機分子膜としてのＳＡＭ膜５０を形成する有機分子溶液を、材料膜３０および犠牲膜４０上に供給する容器である。有機分子溶液は、例えば、チオール誘導体溶液である。第２容器Ｂ２は、触媒層６０を形成する触媒溶液を、ＳＡＭ膜５０上に供給する容器である。触媒溶液は、例えば、パラジウム溶液、コバルト溶液、プラチナ溶液等である。第３容器Ｂ３は、第１金属膜７０を形成する第１無電解メッキ液を、触媒層６０上に供給する容器である。第１無電解メッキ液は、例えば、無電解ニッケルメッキ液である。第４容器Ｂ４は、第１金属膜７０を除去する第１エッチング液を、第１金属膜７０上に供給する容器である。第１エッチング液は、例えば、硝酸溶液または過酸化水素水である。第５容器Ｂ５は、犠牲膜４０を除去する第２エッチング液を、犠牲膜４０上に供給する容器である。第２エッチング液は、例えば、有機溶媒またはアルカリ水溶液である。第６容器Ｂ６は、第２金属膜８０を形成する第２無電解メッキ液を、触媒層６０上に供給する容器である。第２無電解メッキ液は、例えば、無電解銅メッキ液である。第７容器Ｂ７は、犠牲膜４０を除去する第２エッチング液を、犠牲膜４０上に供給する容器である。第２エッチング液は、例えば、有機溶媒またはアルカリ水溶液である。
【００３２】
尚、第１〜第７容器Ｂ１〜Ｂ７において、溶液の供給手法は特に限定しない。従って、第１〜第７容器Ｂ１〜Ｂ７は、上記溶液を溜めた容器であってもよい。この場合、第１〜第７容器Ｂ１〜Ｂ７内の溶液に半導体基板１０を浸漬することによって、半導体基板１０に溶液を供給する。あるいは、第１〜第７容器Ｂ１〜Ｂ７は、ノズルから半導体基板１０の表面に溶液を吐出してもよい。
【００３３】
また、第１〜第７容器Ｂ１〜Ｂ７は、半導体基板１０を１枚ずつ処理する枚葉式の容器であってもよく、あるいは、複数の半導体基板１０を同時に処理するバッチ式の容器であってもよい。以下、半導体製造装置１０１は、枚葉式装置であるとして説明する。
【００３４】
搬送部としての搬送ロボットＲＢＴは、アームＡ上に半導体基板１０を載置した状態で、レール１１０に沿って略水平に移動することができる。また、搬送ロボットＲＢＴは、アームＡを上下方向および前後方向に移動させることができる。これにより、搬送ロボットＲＢＴは、ウェハカセットＣから半導体基板１０を取り出し、第１〜第７容器Ｂ１〜Ｂ７のいずれかへ搬送することができる。また、搬送ロボットＲＢＴは、その半導体基板１０を第１〜第７容器Ｂ１〜Ｂ７のいずれかに搬入することができる。例えば、搬送ロボットＲＢＴは、半導体基板１０を第１〜第７容器Ｂ１〜Ｂ７の順番で搬送する。
【００３５】
例えば、ＳＡＭ膜５０の形成工程において、搬送ロボットＲＢＴは、半導体基板１０をウェハカセットＣから第１容器Ｂ１へ搬送し、第１容器Ｂ１においてＳＡＭ膜５０を形成する。
【００３６】
次に、搬送ロボットＲＢＴは、半導体基板１０を第１容器Ｂ１から第２容器Ｂ２へ搬送し、第２容器Ｂ２において触媒層６０を形成する。
【００３７】
次に、搬送ロボットＲＢＴは、半導体基板１０を第２容器Ｂ２から第３容器Ｂ３へ搬送し、第３容器Ｂ３において無電解メッキ処理を実行し、第１金属膜７０を形成する。
【００３８】
次に、搬送ロボットＲＢＴは、半導体基板１０を第３容器Ｂ３から第４容器Ｂ４へ搬送し、第４容器Ｂ４において第１金属膜７０をエッチングバックする。
【００３９】
次に、搬送ロボットＲＢＴは、半導体基板１０を第４容器Ｂ４から第５容器Ｂ５へ搬送し、第５容器Ｂ５において犠牲膜４０の表面部分をエッチングし、その上にある触媒層６０をリフトオフする。
【００４０】
次に、搬送ロボットＲＢＴは、半導体基板１０を第５容器Ｂ５から第６容器Ｂ６へ搬送し、第６容器Ｂ６において無電解メッキ処理を実行し、第２金属膜８０を形成する。
【００４１】
次に、搬送ロボットＲＢＴは、半導体基板１０を第６容器Ｂ６から第７容器Ｂ７へ搬送し、第７容器Ｂ７において犠牲膜４０をエッチングする。尚、第７容器Ｂ７は、第５容器Ｂ５と同じ第２エッチング液を溜める。従って、第７容器Ｂ７を省略し、搬送ロボットＲＢＴは、半導体基板１０を第６容器Ｂ６から第５容器Ｂ５へ戻し、第５容器Ｂ５において犠牲膜４０をエッチングしてもよい。
【００４２】
次に、搬送ロボットＲＢＴは、半導体基板１０をウェハカセットＣへ搬送する。
【００４３】
このように、本実施形態による半導体製造装置１０１は、ＳＡＭ膜５０の形成工程から犠牲膜４０の除去工程までの一連の処理工程を単一装置内で連続的に実行することができる。従って、ＳＡＭ膜５０の形成工程から犠牲膜４０の除去工程まで容易に半導体基板１０を処理することができ、半導体装置の製造工程の短縮および製造コストの削減に繋がる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１０・・・半導体基板、２０・・・層間絶縁膜、３０・・・材料膜、４０・・・犠牲膜、５０・・・ＳＡＭ膜、６０・・・触媒層、７０・・・第１金属膜、８０・・・第２金属膜、９０・・・被覆膜、１００・・・層間絶縁膜、１０１・・・半導体製造装置、Ｂ１〜Ｂ７・・・第１〜第７容器、ＲＢＴ・・・搬送ロボット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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