【事件の表示】
　特願２００４−１６３９７０「高密度磁気抵抗メモリおよびその製造方法」拒絶査定不服審判事件〔平成１６年１２月２４日出願公開、特開２００４−３６３６０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１６年６月２日（パリ条約による優先権主張２００３年６月２日、大韓民国）の出願であって、平成２２年１１月１７日付けで通知された拒絶理由通知に対して、平成２３年２月２３日に意見書及び手続補正書が提出されたが、同年１０月６日付けで拒絶査定がなされ、これに対して、平成２４年２月１３日に審判請求がなされるとともに手続補正書が提出され、同年５月２８日付けの審尋に対して、同年８月２９日に回答書が提出されたものである。
　そして、平成２５年２月４日付けで当審より通知した拒絶理由通知に対して、同年５月７日に意見書及び手続補正書が提出されたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項８に係る発明は、平成２５年５月７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項８に記載されるとおりであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
「情報を保存するメモリセルの磁化方向を変化させる導電線と、
　前記導電線から出てくる磁束をメモリセルに集中させる少なくとも１つの磁束集束アイランドと、
　前記導電線と前記磁束集束アイランドとの間に設けられて前記導電線のみを囲むように配置された絶縁層と、を有し、
　前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させることを特徴とする磁気抵抗メモリ。」
　
２．当審よりの拒絶理由通知の概要
　平成２５年２月４日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。
　
「１．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
 　　　　　　　　　　　　　　　　　記
　
 　　　　　　　　　　　引　用　文　献　等　一　覧
 　　　　　　　　　１．特開平０９−２０４７７０号公報
 　　　　　　　　　２．特開２０００−３５３７９１号公報
 　　　　　　　　　３．特開２００２−２４６５６６号公報
　
・理由　　　：１、２
・請求項　　：１
・引用文献等：１〜３
・備考 
（１）引用発明
　文献１の、段落【０００５】〜【００１５】と、特に図４には……（以下、省略）」
　
３．引用例の記載事項と引用発明
３−１．引用例の記載事項
　本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平０９−２０４７７０号公報（以下「引用例」という。）には、「磁気メモリおよびその方法」（発明の名称）に関して、図１〜図６とともに、特に、段落【０００５】〜【００１４】に、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。）。
　
　　ア　発明の属する技術分野
ａ．「【０００１】
【発明の属する技術分野】本発明は、一般的に磁気抵抗物質(magnetoresistive materials)に関し、更に特定すれば
磁気抵抗物質を用いた新規なメモリ
　
　　イ　発明の背景
ｂ．「【０００２】
【従来の技術】過去において、これまで種々の磁気抵抗物質を利用して不揮発性メモリを形成してきた。典型的に、このようなメモリは、異方性磁気抵抗（ＡＭＲ:anisotropic magnetoresistive ）または巨大磁気抵抗（ＧＭＲ:giant magnetoresistive）多層磁気素子を、基本メモリ・セル素子として利用している。この基本メモリ・セル素子を誘電体で被覆し、ワード導体即ちワード線が基本メモリ・セル素子に対して直角にこの誘電体と交差する。従来のメモリに伴う問題の１つに、電力消費(power dissipation) が上げられる。メモリの読み書きを行うのに十分な磁場を生成するためには、大電流が必要であり、その結果、電力消費が多くなる（通常、５０ミリワット／ビット以上）。
【０００３】この大電流が発生する大磁場（通常、約５０エルステッド以上）のために、各メモリ・セル間には大きな距離（通常、メモリ・セルの長さ以上）を設けて、隣接するメモリ・セルに対するこの大磁場の影響を防止する必要がある。
【０００４】
【発明が解決しようとする課題】したがって、電力消費が少なく（５０ミリワット／ビット未満）、特定のメモリ・セルの読み出しまたは書き込みを行うときに隣接するメモリ・セルに影響を与えず、メモリ・セル間に大きな距離を必要としない磁気メモリを有することができれば望ましいであろう。」
　
　　ウ　課題を解決するための手段
ｃ．「【０００５】
【課題を解決するための手段】本発明は磁気抵抗物質を用いた磁気メモリを提供する。この磁気メモリは磁性体を利用して、磁場を磁気メモリ・セル素子内に集中させる。磁性体は、磁気メモリに書き込みおよび読み出しを行うために必要な電流量を減少させる効果がある。導体から離れるように磁場を集中させ、磁場を素子内に集中させることによって、磁場を生成するために必要な電流量を減少させる。必要な電流を減らせば、メモリによる電力消費量も少なくなる。加えて、磁気メモリ素子は、隣接する磁気メモリ・セルが発生する磁場の影響が減少するように機能する。この遮蔽効果によって、メモリ・セルを密接配置しても、隣接するメモリ・セルの磁場によって、これらのメモリ・セルが妨害を受けることはない。」
　
　　エ　発明の実施の形態
ｄ．「【０００６】
【発明の実施の形態】図１は、磁気メモリ・セル１０を有する、磁気メモリ・アレイの一部即ち磁気メモリを示す拡大断面図である。メモリおよびセル１０は基板１１を含み、その上にセル１０の他の部分が形成されている。
磁気メモリ・セル１０は磁気メモリ・セル素子１４を含み、この素子１４の中に情報が磁化ベクトル(magnetizationvector)の形で記憶される
ショート・バー(shorting bar)即ち列導体１２
　
ｅ．「【００１３】図３は、図１に示したセル１０の他の実施例である、磁気メモリ・セル３０の一部を示す拡大断面図である。図３の部分で図１と同じ参照番号を有するものは、図１の素子に対応する部分である。
セル３０は、導体１６と同様のワード線導体３６を有する
磁性体３１および磁性体３２が導体１２上に形成され
誘電体１３の一部が導体３６と磁性体３１，３２との間に位置し、磁性体３１，３２は導体３６に隣接する
【００１４】
磁性体３１，３２は、矢印で示す導体３６によって形成された磁場３３，３４の強度を、磁性体３１，３２が磁場を導体３６から離れるように集中させた量に等しい量だけ増大させる。ギャップ３７は磁場３４を素子１４内に集中させる
　
ｆ．「【００１９】以上の説明から、新規な磁気メモリ・セルが提供されたことが認められよう。導体１６から離れるように磁場を集中させ、磁場を素子１４内に集中させることによって、磁場を生成するために必要な電流量を減少させる。必要な電流を減らせば、メモリによる電力消費量も少なくなる。加えて、磁気メモリ素子は、隣接する磁気メモリ・セルが発生する磁場の影響が減少するように機能する。この遮蔽効果によって、メモリ・セルを密接配置しても、隣接するメモリ・セルの磁場によって、これらのメモリ・セルが妨害を受けることはない。」
　
　　オ　図面の開示内容
ｇ．図３には、磁性体３１と磁性体３２とが形成するギャップに対して、「３７」という記号を付していること、が示されている。
ｈ．磁性体３１と磁性体３２が、いずれも、列導体１２上に形成されることを図示する図３及び図４には、どちらの図面にも、前記磁性体３１と磁性体３２とが、磁気メモリ・セル素子１４とは接触していないこと、が示されている。
ｉ．図６には、「磁気メモリ・アレイの一部を示す拡大断面図（「図面の簡単な説明」の記載）」として、磁気メモリ５０は、基板１１上に複数の磁気メモリ・セル素子１４をマトリクス状に配置し、隣り合う前記磁気メモリ・セル素子１４間の前記基板１１上に列導体１２を設け、前記複数の磁気メモリ・セル素子１４と前記列導体１２とを覆うように誘電体層を設け、前記誘電体層の上にワード線導体が形成される構造を有すること、が示されている。
　
３−２．引用発明
　　ア　前項のｄにおける「磁気メモリ・セル１０は磁気メモリ・セル素子１４を含み、この素子１４の中に情報が磁化ベクトル(magnetizationvector)の形で記憶される。」との記載から、引用例には、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４が記載されている。
　そして、前項のｅにおける「セル３０は、導体１６と同様のワード線導体３６を有する。」及び「磁性体３１，３２は、矢印で示す導体３６によって形成された磁場３３，３４の強度を、磁性体３１，３２が磁場を導体３６から離れるように集中させた量に等しい量だけ増大させる。ギャップ３７は磁場３４を素子１４内に集中させる。」との記載から、引用例には、ワード線導体３６によって形成された磁場を素子１４内に集中させることが記載されている。
　上記のように、ワード線導体３６によって形成された磁場を、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４内に集中させるのであるから、前項のａ及びｂに記載された「巨大磁気抵抗（ＧＭＲ）多層磁気素子」のような「磁気抵抗」メモリにおける技術常識を参酌すれば、前記ワード線導体３６は、形成する磁場の向きによって、前記磁気メモリ・セル素子１４の磁化の方向を変化させていることは、自明である。
　以上から、引用例には、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４の磁化の方向を変化させるワード線導体３６が記載されている。
　
　　イ　前項のｅにおける「磁性体３１，３２は、矢印で示す導体３６によって形成された磁場３３，３４の強度を、磁性体３１，３２が磁場を導体３６から離れるように集中させた量に等しい量だけ増大させる。ギャップ３７は磁場３４を素子１４内に集中させる。」との記載において、ギャップ３７は、前項のｇから、前記磁性体３１，３２とが形成するものである。
　したがって、引用例には、前記ワード線導体３６によって形成された磁場を、当該ワード線導体３６から離れるようにさせて、前記磁気メモリ・セル素子１４内に集中させる磁性体３１及び磁性体３２が記載されている。
　
　　ウ　前項のｅにおける「誘電体１３の一部が導体３６と磁性体３１，３２との間に位置し、磁性体３１，３２は導体３６に隣接する」との記載から、引用例には、その一部が、前記ワード線導体３６と前記磁性体３１、磁性体３２との間に位置する誘電体１３が記載されている。
　
　　エ　前項のｄにおける「ショート・バー(shorting bar)即ち列導体１２を用いて、列内の素子１４を他のメモリ・セルと接続する」との記載、前項のｅにおける「磁性体３１および磁性体３２が導体１２上に形成され」との記載、及び、前項のｈから、引用例には、前記磁性体３１及び磁性体３２は、列導体１２上に形成され、磁気メモリ・セル素子１４とは接触していないことが記載されている。
　
　　オ　そして、前項のａにおける「本発明は……磁気抵抗物質を用いた新規なメモリに関するものである。」との記載から、引用例には、磁気抵抗物質を用いたメモリの発明が記載されている。
　
　　カ　以上のア〜オを総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されている。
　
「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４の磁化の方向を変化させるワード線導体３６と、
　前記ワード線導体３６によって形成された磁場を、当該ワード線導体３６から離れるようにさせて、前記磁気メモリ・セル素子１４内に集中させる磁性体３１及び磁性体３２と、
　その一部が、前記ワード線導体３６と前記磁性体３１、磁性体３２との間に位置する誘電体１３と、を有し、
　前記磁性体３１及び磁性体３２は、列導体１２上に形成され、前記磁気メモリ・セル素子１４とは接触していないことを特徴とする磁気抵抗物質を用いたメモリ。」
　
４．対比
４−１．本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　　ア　引用発明の「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４」は、本願発明の「情報を保存するメモリセル」に相当する。
　また、引用発明の「磁気メモリ・セル素子１４の磁化の方向を変化させるワード線導体３６」は、本願発明の「メモリセルの磁化方向を変化させる導電線」に相当する。
　したがって、引用発明の「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子１４の磁化の方向を変化させるワード線導体３６」は、本願発明の「情報を保存するメモリセルの磁化方向を変化させる導電線」に相当する。
　
　　イ　引用発明の「前記ワード線導体３６によって形成された磁場を、当該ワード線導体３６から離れるようにさせて、前記磁気メモリ・セル素子１４内に集中させる磁性体３１及び磁性体３２」は、本願発明の「前記導電線から出てくる磁束をメモリセルに集中させる少なくとも１つの磁束集束アイランド」に相当する。
　
　　ウ　引用発明において、「前記磁性体３１及び磁性体３２」は「列導体１２上に形成され、前記磁気メモリ・セル素子１４とは接触していない」から、前記「列導体１２」の「上」の面は、「前記磁気メモリ・セル素子１４」に接触しない面であると認められる。
　そして、「前記磁性体３１及び磁性体３２」は、「前記ワード線導体３６によって形成された磁場」を「前記磁気メモリ・セル素子１４内に集中させる」ものである。
　したがって、引用発明において、「前記磁性体３１及び磁性体３２」は「列導体１２上に形成され、前記磁気メモリ・セル素子１４とは接触していない」とともに「前記ワード線導体３６によって形成された磁場」を「前記磁気メモリ・セル素子１４内に集中させる」ことは、本願発明において、「前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させる」ことに相当する。
　
　　エ　そして、引用発明の「磁気抵抗物質を用いたメモリ」は、本願発明の「磁気抵抗メモリ」に相当する。
　
４−２．一致点及び相違点
　前項のア〜エから、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
（一致点）
「情報を保存するメモリセルの磁化方向を変化させる導電線と、
　前記導電線から出てくる磁束をメモリセルに集中させる少なくとも１つの磁束集束アイランドと、
　前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させることを特徴とする磁気抵抗メモリ。」
　
（相違点）
　本願発明は、「前記導電線と前記磁束集束アイランドとの間に設けられ」かつ「前記導電線のみを囲むように配置」された「絶縁層」を有するのに対して、引用発明は、絶縁体であると認められる「誘電体１３」の層を有するものの、本願発明のような「絶縁層」は有していない点。
　
５．当審の判断
５−１．相違点について
　　ア　引用例の図６には、「３−１．引用例の記載事項」のｉで指摘したように、引用例に記載された磁気メモリ５０は、基板１１上に複数の磁気メモリ・セル素子１４をマトリクス状に配置し、隣り合う前記磁気メモリ・セル素子１４間の前記基板１１上に列導体１２を設け、前記複数の磁気メモリ・セル素子１４と前記列導体１２とを覆うように誘電体層を設け、前記誘電体層の上にワード線導体が形成されるという、２層構造を有することが示されている。
　すなわち、前記図６には、磁気メモリ５０の実質的な構成要素としては、磁気メモリ・セル素子１４と列導体１２とワード線導体しか図示されていない。しかしながら、前記磁気メモリ５０をメモリとして動作させるためには、たとえば、磁場を形成させるために前記ワード線導体に電流を供給する手段、当該電流を供給する手段や前記磁気メモリ・セル素子１４やワード線導体などを駆動・制御して読み出し・書き込み・消去動作を行わせるためのトランジスタ群など、種々の付随する構造が必要であることは、自明である。
　ここで、記憶装置に限らず、半導体集積装置一般において、装置を多層構造で形成することはきわめて周知な常套手段にすぎないから、引用発明の「ワード線導体３６」の上に、前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層することは、当業者であれば、当然に想起したものと認められる。
　このとき、上記のように、その上に前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層するのであるから、前記「ワード線導体３６」を形成する層は、層全体が平坦であることが求められることは当然である。
　
　　イ　ところで、多層の半導体装置の配線層形成技術として、配線が形成できた時点で配線層の表面が完全に平坦になっている配線層を形成できることを特徴とする、ダマシンプロセスは広く知られている。
　そして、所定の構造を形成した層を絶縁層で被覆し、ダマシンプロセスを利用して、先ず、その上に別の絶縁層を形成し、前記別の絶縁層を部分的にエッチングして前記別の絶縁層内に、溝すなわち前記別の絶縁層を貫通しない凹部を形成し、前記別の絶縁層上に金属膜を成膜した後に、ＣＭＰ等により前記別の絶縁層の表面が露出するまで平坦化することによって、表面が平坦で、かつ、ワード線、ビット線、ディジット線などの複数のメモリセルにアクセスするための導電線が前記凹部内に埋め込まれた配線層を形成し、さらに、その上に、別の層を積層することは、以下に示す周知例１〜周知例３に記載されるように、ＳＲＡＭ、ＤＲＡＭ、磁気抵抗効果素子を用いたＭＲＡＭ等の半導体記憶装置の技術分野においては、本願の優先権主張の日において既に周知技術であった。
　
　　ウ　さて、前記アのように、「ワード線導体３６」が設けられた層を多層構造の装置の中間層である平坦な層とし、その上に「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層するために、前記「ワード線導体３６」が設けられた層を、前記イの周知技術のダマシンプロセスに基づいて製造するこは、当業者であれば、ごく自然に想起したと認められる。
　
　　エ　すなわち、引用発明において、「前記磁気メモリ・セル素子１４内に集中させる磁性体３１及び磁性体３２」と、「前記ワード線導体３６と前記磁性体３１、磁性体３２との間に位置する」ことで当該「磁性体３１及び磁性体３２」を覆うように形成された「誘電体１３」とから形成される層の上に、前記イの周知技術のように、先ず、別の絶縁層を形成し、前記別の絶縁層を部分的にエッチングして前記別の絶縁層内に当該別の絶縁層を貫通しない凹部を形成し、前記別の絶縁層上に金属膜を成膜した後に、ＣＭＰ等により前記別の絶縁層の表面が露出するまで平坦化することによって、表面が平坦で、かつ、「ワード線導体３６」となる導電線が前記凹部内に埋め込まれた配線層を形成し、さらに、その上に、前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層することは、当業者が容易に想到し得たものと認められる。
　
　　オ　そして、前記エの場合、前記別の絶縁層に形成した凹部内に「ワード線導体３６」を埋め込み形成することで、前記別の絶縁層は、前記「ワード線導体３６」と「前記磁気メモリ・セル素子１４内に集中させる磁性体３１及び磁性体３２」との間に設けられ、前記「ワード線導体３６」のみを囲むように配置されることとなると認められる。
　したがって、前記周知技術を参酌すれば、引用発明に相違点に係る構成を付加することは、当業者が容易に想到し得たものと認められる。
　
　　カ　周知例１：特開平１０−２４２１４７号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１０−２４２１４７号公報（「周知例１」という。）には、「半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法」（発明の名称）に関して、図１０〜図２０とともに、以下の事項が記載されている。
ａ．「【０００１】
【発明の属する技術分野】
この発明は
スタック型キャパシタを用いたＤＲＡＭ（Dynamic Random Access Memory）に使用される
　
ｂ．「【０１１４】次いで、
上記シリコン基板５１の上面に酸化法によりゲート酸化膜５３を形成した
【０１１５】そして、それらをリソグラフィー技術を用いてパターニングし、ＲＩＥ法によってエッチングして、
ゲート電極５４とゲート上絶縁膜５５とを形成する
上記ゲート電極５４をマスクに、ソース・ドレイン領域を形成するためのヒ素またはリンをインプラして、上記シリコン基板５１の表面に拡散層５７ａ，５７ｂを形成する
【０１１６】さらに、上記ゲート電極５４上にシリコン窒化膜を堆積させ、それを側壁残しでエッチングすることにより、ゲート側壁絶縁膜５６をそれぞれ形成する（図１３（ｂ）参照）。
【０１１７】次いで、上記ゲート電極５４上を含む、上記シリコン基板５１の全面に、たとえば、ＬＰＣＶＤ法もしくはプラズマＣＶＤ法によって第１のシリコン酸化膜６４を比較的厚く堆積させる。
　……（中略）……
【０１２０】次いで、上記コンタクト部５８，６１上を含む、上記
第１のシリコン酸化膜６４の全面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって第２のシリコン酸化膜６５を形成する
　……（中略）……
【０１２３】この後、
上記第２のシリコン酸化膜６５に、上記ビット線６０を形成するための溝６５ｂを形成する
上記溝６５ｂの、少なくとも底面および側面が十分に被覆される膜厚のＴｉ／ＴｉＮからなるバリアメタル層６０ａをスパッタ法もしくはＣＶＤ法により形成し、窒素ガス雰囲気中にてアニールした後、全面に、ブランケットＣＶＤ法などによりタングステンまたはアルミニウムからなるメタル層６０ｂを十分な厚さで形成する
【０１２４】そして、
それらをＣＭＰ法により上記ホール６５ａおよび上記溝６５ｂ内にのみ残存するように除去し、上記プラグ部５９といっしょに上記ビット線６０を形成する
【０１２５】次いで、
上記プラグ部５９および上記ビット線６０上を含む、上記第２のシリコン酸化膜６５の全面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって第３のシリコン酸化膜６６を形成する
　……（中略）……
【０１２８】次いで、上記プラグ部６２上を含む、上記第３のシリコン酸化膜６６の全面に、たとえば、ＬＰＣＶＤ法またはプラズマＣＶＤ法によって第４のシリコン酸化膜６７を形成する。そして、この第４のシリコン酸化膜６７に、同様にして、
上記プラグ部６２につながるキャパシタの蓄積電極６３を形成するための溝６７ａを、上記プラグ部６２の上面のすべてが露出するような大きさで形成する
【０１２９】この場合も、上記溝６７ａをＲＩＥ法により形成する際の、上記溝６７ａの底面に形成される微小な凹部８３をなくすために、上記溝６７ａの底面より露出する、上記プラグ部６２の上面をＳＦ６からなるエッチングガスを用いて除去し、上記溝６７ａの底面を平坦化する。（図２０（ａ），（ｂ）参照）。
【０１３０】次いで、上
記溝６７ａの、少なくとも底面および側面において所望の膜厚となるようにＲｕを形成した後、それをＣＭＰ法により上記溝６７ａ内にのみ残存するように除去し、上記蓄積電極６３を形成する
【０１３１】さらに、この蓄積電極６３上を含む、上記第４のシリコン酸化膜６７の全面に対し、
上記溝６７ａの底面および側面において所望の膜厚となるようにＢＳＴＯ膜をスパッタ法もしくはＣＶＤ法により堆積させてキャパシタ絶縁膜６９を形成する
プレート電極７０を形成することにより、図１０および図１１に示したセル構造を有するＤＲＡＭが得られる
　
ｃ．図１５（ａ）には、第２のシリコン酸化膜６５に形成される、ビット線６０を形成するための溝６５ｂは、前記第２のシリコン酸化膜６５を貫通しないものであることが示されている。
　
　　キ　周知例２：特開２０００−２０８７３５号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−２０８７３５号公報（「周知例２」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１及び図５〜図７とともに、以下の事項が記載されている。
ａ．「【０００８】まず図１は、ＤＲＡＭのビット線形成とその上の平坦化までを行った半導体素子の断面図である。
図１で左半分（Ａ）がＤＲＡＭセルが構成される部分であり
このＤＲＡＭのビット線形成とその上の平坦化までは通常のＤＲＡＭ作成のプロセスを経る
　
ｂ．「【００１６】図５で
通常のダマシン法プロセスによって
メタル
を
埋め込み、後のＣＭＰによって
メタル
の溝部分にのみメタル配線を残す
【００１７】この後は、図６のように、
通常のメタル配線プロセスによって第２層目メタル１２を形成する（図では再びダマシンプロセスを想定している）
第１層目メタル１０と第２層目メタル１２との絶縁のための層間膜１１が合わせて形成される
第２層目メタル１２はＤＲＡＭ領域（Ａ）ではワード線シャントとして用いられる
　
ｃ．図６には、ＤＲＡＭセル部における層間膜１１に形成される、ワード線シャントを形成するための溝は、前記層間膜１１を貫通しないことが示されている。
　
　　ク　周知例３：国際公開第２００２／０８９１８７号
　本願の優先権主張の日前に外国において頒布された刊行物である国際公開第２００２／０８９１８７号（「周知例３」という。）には、「最小間隔のＭＲＡＭ構造を作成する改善された方法」（発明の名称の訳）に関して、ＦＩＧ．１２〜ＦＩＧ．１５とともに、以下の事項が記載されている。
ａ．“[0001] 　The present invention relates to MRAM semiconductor structures and, in particular, to a method of forming minimally spaced MRAM structures.”(訳：[0001] 　
本発明は、ＭＲＡＭ半導体構造と、詳細には、最小間隔のＭＲＡＭ構造を作成する方法に関する
　
ｂ．“ [0044] 　Subsequent to the formation of the grooves 63 and the removal of the filler plugs 62 with chemicals such as hot acetone or methylethylketone, a thin barrier layer 64 is formed into the grooves 63, as shown in Figure 12. The barrier layer 64 may comprise bonding materials such as tantalum (Ta), titanium (Ti), titanium -tungsten (TiW), titanium nitride (TiN) or chromium (Cr), among others. The barrier layer 64 forms a strong mechanical and chemical bond between the conductive material which will be formed later and the underlying substrate to help prevent peeling of the formed conductive layer from the insulating layer 54. In a preferred embodiment of the invention, the barrier layer 64 is formed of sputtered tantalum (Ta). In this embodiment, tantalum is deposited to a thickness of about 5nm to about lOnm.
[0045] 　Next, as illustrated in Figure 13, a conductive material layer 65 is formed over the barrier layer 64 and the insulating layer 54 to fill in the grooves 63. In a preferred embodiment, the conductive material comprises copper (Cu). However, other conductive materials such as doped polysilicon, aluminum, tungsten or gold, among others, may be used also. Further, metal alloys and conductive metal oxides may be employed also, depending on the desired characteristics of the IC device.
[0046] 　The conductive material 65, for example, of copper, is formed over the barrier layer 64 by deposition, for example, and then etched back to form metal lines 66 (Figure 14). In the preferred embodiment of the present invention, the conductive material 65 is etched back by means of chemical mechanical polishing (CMP) or a well-known RIE dry etching process. Either way, the top surfaces of the barrier layer 64 and the metal lines 66 are uniform across the entire surface of the substrate 50, as shown in Figure 14. The metal lines 66 are minimally spaced from each other by the critical dimension CD. Each metal line 66 will form the bit or digit line of a conventional MRAM structure.
[0047] 　After the CMP polishing process, the processing steps for the completion of the MRAM structures 100 (Figure 20) proceed according to known methods of the prior art. ……as illustrated in Figure 15.”（訳：[0044]　図１２では、
溝６３の形成
絶縁層５４
[0045]　次に、図１３では、
導電性材料層６５をバリア層６４および絶縁層５４の上に形成し、溝６３を充填する
[0046]　成膜されたバリア層６４の上に形成された、たとえば銅である導電性材料６５をエッチングして、金属線６６を形成する（図１４）。本実施例では、
導電性材料６５は、化学的機械的研磨（ＣＭＰ）またはよく知られたＲＩＥドライエッチングプロセスによってエッチングする。いずれの方法でも、バリア層６４および金属線６６の頂部面は、図１４に示したように、基板５０の全表面にわたって面一である
各金属線６６は、従来でいうＭＲＡＭ構造のビットまたはティジット線を形成する
[0047]　ＣＭＰ研磨プロセスの後、従来技術の知られた方法に従って、ＭＲＡＭ構造１００（図２０）を完成させるため加工ステップを遂行する。……（以下、省略））
　
ｃ．ＦＩＧ．１２〜ＦＩＧ．１５には、絶縁層５４に形成されるワード線シャントを形成するための溝は、前記絶縁層５４を貫通しないことが示されている。
　
５−２．意見書の主張に対して
　　ア　審判請求人は、平成２５年５月７日に提出した意見書において、
「この引用文献１に示される『誘電体１３』は、磁性体３１，３２を全て多い包む層状体を形成しているものであり、これに対して、補正後の本願発明の『絶縁層（６８ａ）』は、導電線（６１）のみを囲むように配置されているものであり、この点において大きな差異を有するものであります。
　そして、このような構成上の相違点により、必要に応じて「導電線（６１）と磁束集束アイランド（６６ａ、６６ｂ）との間には導電線（６１）のみを囲む絶縁層（６８ａ）を設ける」ことにより、構成要素の効果的な物理的接触が防止できるとの格別なる効果を奏するものであり、これら構成及び効果は先の引用文献１〜３には示されない本願発明に特有なものであると思量致します。」
と主張している。
（審決注：前記「引用文献１に示される『誘電体１３』は、磁性体３１，３２を全て多い包む層状体を形成している」における「多い」の記載は、“覆い”の誤記であると認められる。）
　
　　イ　しかしながら、本願明細書の段落【００１５】には、「この時、全ての各構成要素の間に絶縁層を設けて、相互に物理的な接触が起こらないようにする。」と記載されている。
　この記載によれば、本願発明が「構成要素の効果的な物理的接触が防止できるとの格別なる効果を奏する」のは、本願発明が、「前記導電線と前記磁束集束アイランドとの間に設けられ」た「絶縁層」を有しているからである。
　
　　ウ　これに対して、引用発明は、「その一部が、前記ワード線導体３６と前記磁性体３１、磁性体３２との間に位置」している絶縁層である「誘電体１３」を有しているから、引用発明は既に前記の「構成要素の効果的な物理的接触が防止できるとの格別なる効果」を奏するものと認められる。
　
　　エ　なお、「５−１．相違点について」で検討したように、引用発明において、「ワード線導体３６」を別の絶縁層に形成した凹部内に埋め込み形成するとき、前記「ワード線導体３６」は、少なくとも、その底面に加えて両側面でも他の部材が直接に物理的接触をすることが不可能になることは明らかであり、前記「ワード線導体３６」がその両側面でも物理的接触から保護されることは当然に予期できたと認められる。
　
　　オ　したがって、審判請求人の主張は当を得ておらず、これを採用することはできない。
　
５−３．小括
　以上のとおりであるから、相違点は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。