【事件の表示】
　特願２０１０−１７８２７２「半導体装置」拒絶査定不服審判事件〔平成２２年１２月１６日出願公開、特開２０１０−２８２７２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年１０月２３日に出願した特願２００１−３２４３５７号の一部を平成１９年８月９日に新たな特許出願とした特願２００７−２０７９９１号の一部をさらに平成２２年８月９日に新たな特許出願としたものであって、平成２４年６月２９日付けの拒絶理由通知（最初）に対して、同年８月３１日に手続補正がなされるとともに意見書が提出され、同年９月２４日付けの拒絶理由通知（最後）に対して、同年１１月１６日に手続補正がなされるとともに意見書が提出されたが、同年１１月３０日付けで、同年１１月１６日になされた手続補正について、補正の却下の決定がなされるとともに、同日付けで拒絶査定がなされ、それに対して、平成２５年３月１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、同年５月２０日付けで審尋がなされ、同年７月１８日に回答書が提出されたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２５年３月１日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２５年３月１日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし４を、補正後の特許請求の範囲の請求項１ないし３に補正するものであり、補正前後の請求項は、以下のとおりである。
　
（補正前）
「　【請求項１】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたリードアンプと、
　前記リードアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記リードアンプとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記リードアンプへ前記ハイ電圧を供給する、
半導体装置。
　　【請求項２】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたライトアンプと、
　前記ライトアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記ライトアンプとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記ライトアンプへ前記ハイ電圧を供給する、
半導体装置。
　　【請求項３】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続され、前記ビット線をハイ電圧にプリチャージするプリチャージ回路と、
　前記プリチャージ回路に前記ハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記プリチャージ回路との間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記プリチャージ回路への前記ロウ電圧の供給を遮断し、前記第１電源線から前記プリチャージ回路へ前記ハイ電圧を供給する、
半導体装置。
　　【請求項４】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたリードアンプと、
　前記リードアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記複数のビット線を制御するカラムデコーダと、
　前記第２電源線と前記リードアンプ及び前記カラムデコーダとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給する、
半導体装置。」
　
（補正後）
「　【請求項１】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたリードアンプと、
　前記リードアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記リードアンプとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記リードアンプへ前記ハイ電圧を供給し、
　前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。
　　【請求項２】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたライトアンプと、
　前記ライトアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記ライトアンプとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記ライトアンプへ前記ハイ電圧を供給し、
　前記ライトアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。
　　【請求項３】
　スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記スタティックメモリセルに接続された複数のワード線と、
　対応する前記スタティックメモリセルに接続された複数のビット線と、
　対応するビット線に接続されたリードアンプと、
　前記リードアンプにハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記複数のビット線を制御するカラムデコーダと、
　前記第２電源線と前記リードアンプ及び前記カラムデコーダとの間に接続されたスイッチとを有し、
　前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給し、
　前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。」
　
（２）補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）
（補正事項ａ−１）補正前の請求項１の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項１の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、」と補正すること。
　
（補正事項ａ−２）補正前の請求項１の「前記第１電源線から前記ライトアンプへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項１の「前記第１電源線から前記リードアンプへ前記ハイ電圧を供給し、前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。」と補正すること。
　
（補正事項ｂ）
（補正事項ｂ−１）補正前の請求項２の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項２の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、」と補正すること。
　
（補正事項ｂ−２）補正前の請求項２の「前記第１電源線から前記ライトアンプへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項２の「前記第１電源線から前記ライトアンプへ前記ハイ電圧を供給し、前記ライトアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。」と補正すること。
　
（補正事項ｃ）
　補正前の請求項３を削除すること。
　
（補正事項ｄ）
（補正事項ｄ−１）補正前の請求項４の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項３の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、」と補正すること。
　
（補正事項ｄ−２）補正前の請求項４の「前記第１電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項３の「前記第１電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給し、前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、半導体装置。」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
（３−１−１）補正事項ａ−１について
　補正事項ａ−１は、補正前の請求項１に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
　そして、この補正は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。）の【００１８】段落の記載に基づく補正である。
　したがって、補正事項ａ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−１−２）補正事項ａ−２について
　補正事項ａ−２は、補正前の請求項１に係る発明の発明特定事項である「リードアンプ」について、「前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、」と限定的に減縮する補正である。
　そして、この補正は、当初明細書の【００１７】段落及び図７の記載に基づく補正である。
　したがって、補正事項ａ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｂについて
（３−２−１）補正事項ｂ−１について
　補正事項ｂ−１は、補正前の請求項２に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
　そして、この補正は、当初明細書の【００１８】段落の記載に基づく補正である。
　したがって、補正事項ｂ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−２−２）補正事項ｂ−２について
　補正事項ｂ−２は、補正前の請求項２に係る発明の発明特定事項である「ライトアンプ」について、「前記ライトアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、」と限定的に減縮する補正である。
　そして、この補正は、当初明細書の【００１７】段落及び図７の記載に基づく補正である。
　したがって、補正事項ｂ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−３）補正事項ｃについて
　補正事項ｃは、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　
（３−４）補正事項ｄについて
（３−４−１）補正事項ｄ−１について
　補正事項ｄ−１は、補正前の請求項４に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
　そして、この補正は、当初明細書の【００１８】段落の記載に基づく補正である。
　したがって、補正事項ｄ−１は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−４−２）補正事項ｄ−２について
　補正事項ｄ−２は、補正前の請求項４に係る発明の発明特定事項である「リードアンプ」について、「前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、」と限定的に減縮する補正である。
　そして、この補正は、当初明細書の【００１７】段落及び図７の記載に基づく補正である。
　したがって、補正事項ｄ−２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
（３−５）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２５年３月１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された事項及び発明
（４−３−１）原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された特開平７−２５４２８４号公報（以下「引用刊行物」という。）には、図１、２及び９とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである（以下、同じ。）。
　
「【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関し、特に非活性状態における消費電力を増加させることなく高速動作を実現する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ装置は、図９に示すような構成となっている。同図において、
１は複数のメモリセル４（当審注：「メモリセル５」の誤記と認められる。）が縦横に配置されたメモリセルアレイ、２は所定のメモリセル５を選択し、データの書き込みおよび読み出し動作を制御する周辺回路、ＷＬはメモリセル５０選択する（当審注：「メモリセル５を選択する」の誤記と認められる。）ための選択信号を伝送するワード線、ＢＬは選択されたメモリセル５との間でデータを伝送するビット線、３はメモリセルアレイ１および周辺回路２に共通に供給されている電源電圧Ｖ
CC
の電源線、４は接地電位に接続されている接地線である。
【０００３】
図１０は、一般的なメモリセルを示す回路図であり、同図において、６，７は互いの入出力が交差するように逆向きに並列接続されることにより１ビットのデータを記憶するフリップ・フロップを構成するインバータ、Ｑ１，Ｑ２はこれらインバータ６，７の両端と一対のビット線ＢＬ０，ＢＬ１とをワード線ＷＬからの選択信号に基づき接続制御するＮchＭＯＳトランジスタであり、ビット線ＢＬ０，ＢＬ１はそれぞれプリチャージトランジスタまたは負荷素子によって電源電圧Ｖ
CC
側にプルアップされている。
【０００４】一方、インバータ７の出力は「Ｈ」であるため電源電圧ＶCC側にプルアップされているビット線ＢＬ０の電圧レベルは変化しない。これにより、インバータ６，７の出力がそれぞれビット線ＢＬ１，ＢＬ０に差動信号として出力され、周辺回路２はビット線ＢＬ０，ＢＬ１の電圧レベルの差を検出することにより記憶データを読み出すものとなる。また、書き込み動作時には、ワード線ＷＬの選択信号によりＮchＭＯＳトランジスタＱ１，Ｑ２を導通状態とするとともに、ビット線ＢＬ０，ＢＬ１に異なるレベルの差動信号を出力し、これによりインバータ６，７からなるフリップ・フロップはいずれかの安定状態に設定されて１ビットのデータを記憶するものとなる。」
「【０００７】従来、このような半導体メモリ装置において、携帯端末などに搭載されるような場合には、電池の重量や容積などから低い電源電圧における動作が要求されており、ＭＯＳトランジスタから構成される半導体メモリ装置の持つ特性、すなわち書き込みまたは読み出し動作の速度が、電源電圧とＭＯＳトランジスタのしきい値電圧と密接な関係があり、電源電圧が高くなるほど、またしきい値電圧がその絶対値において小さくなればなるほど高速化されるという特性から、低電源電圧において十分な動作速度を得るために、低しきい値電圧を有するＭＯＳトランジスタを用いて半導体メモリ装置を構成するものとなっていた。
【０００８】
【発明が解決しようとする課題】従って、このような従来の半導体メモリ装置では、単に低しきい値電圧を有するＭＯＳトランジスタにより構成するものであり、低しきい値電圧のＭＯＳトランジスタのリーク電流により、消費電流が増大するという問題点があった。
すなわち、ＭＯＳトランジスタは、非導通時においてソース−ドレイン間にリーク電流が発生するものであり、このリーク電流はＭＯＳトランジスタのしきい値の低下に応じて指数関数的に増加するため、半導体メモリ装置において書き込み／読み出し動作が行われていない非活性状態であっても消費電力が著しく増大し、電池の寿命を低下させるという問題点があった。
「【００１１】
【実施例】次に、本発明について図面を参照して説明する。
図１は本発明の一実施例である半導体メモリ装置を示すブロック構成図である。同図において、１はメモリセルアレイ、２は周辺回路、３は電源電圧Ｖ
CC
に接続されている電源線、３１は周辺回路２の疑似電源線であり、スイッチＳＷ１を介して電源線３に接続される。４は接地線、ＷＬはワード線、ＢＬはビット線である。
【００１２】また周辺回路２は、データ書き込み／読み込み時における高速動作を実現するため、しきい値電圧の低いＭＯＳトランジスタで構成されている。電源電圧ＶCCは、メモリセルアレイ１側と周辺回路２側に分割供給されており、メモリセルアレイ１にはデータ記憶保持のため電源線３により常時電源電圧が供給されている。一方、周辺回路２側には、周辺回路２内の電源線である疑似電源線３１との間にスイッチＳＷ１が設けられており、このスイッチＳＷ１を導通状態に制御することにより、周辺回路２へ電源電圧ＶCCが供給され、半導体メモリ装置は非活性状態から活性状態となり、データの書き込み／読み出し動作が可能となる。
【００１３】従って、活性状態においては、スイッチＳＷ１が導通状態となって周辺回路２に電源電圧ＶCCが供給されて、しきい値電圧の低いＭＯＳトランジスタで構成された周辺回路２により高速に書き込み／読み出しが行われ、また非活性状態においては、スイッチＳＷ１が非導通状態となって周辺回路２への電源電圧ＶCCの供給が停止されるため、リーク電流が比較的大きい低しきい値電圧のＭＯＳトランジスタで構成された周辺回路２における消費電力が抑制される。
【００１４】次に、図２を参照して本発明の第２の実施例について説明する。
図２は、本発明の第２の実施例である半導体メモリ装置を示すブロック構成図であり、同図において、前述の説明（図１参照）と同じまたは同等部分には同一符号を付してある。図２において、４１は周辺回路２側の疑似接地線であり、スイッチＳＷ２を介して接地線４に接続されている。
【００１５】
これは、非活性状態における周辺回路２への電源供給を停止する手段として、前述（図１）では電源電圧Ｖ
CC
側にスイッチＳＷ１を設けたのに対して、活性状態で導通状態となり、非活性状態で非導通状態となるスイッチＳＷ２を接地電位側に設けたものである。従って、前述と同様に、活性状態においては、スイッチＳＷ２が導通状態となって周辺回路２に接地電位が供給されて、しきい値電圧の低いＭＯＳトランジスタで構成された周辺回路２により高速に書き込み／読み出しが行われ、また非活性状態においては、スイッチＳＷ２が非導通状態となって周辺回路２への接地電位の供給が停止されるため、リーク電流が比較的大きい低しきい値電圧のＭＯＳトランジスタで構成された周辺回路２における消費電力が抑制される。
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「複数のメモリセル５が縦横に配置されたメモリセルアレイ１と、
　所定のメモリセル５を選択し、データの書き込みおよび読み出し動作を制御する周辺回路２と、
　前記所定のメモリセル５を選択するための選択信号を伝送するワード線ＷＬと、
　選択された前記メモリセル５との間でデータを伝送するビット線ＢＬと、
　前記メモリセルアレイ１および周辺回路２に共通に供給されている電源電圧ＶCCの電源線３と、
　接地電位に接続されている接地線４と、
　スイッチＳＷ２を介して前記接地線４に接続された、前記周辺回路２側の疑似接地線４１とを有し、
　書き込み／読み出し動作が行われていない非活性状態においては、前記周辺回路２に電源電圧ＶCCが供給され、前記スイッチＳＷ２が非導通状態となって前記周辺回路２への接地電位の供給が停止される
　半導体メモリ装置。」
　
（４−４）対比
（４−４−１）刊行物発明の「メモリセル５」と、補正後の発明の「スタティックメモリセル」は、「メモリセル」という点で共通するから、引用刊行物の「複数のメモリセル４が縦横に配置されたメモリセルアレイ１」と、補正後の発明の「スタティックメモリセルがアレイ状に配列されたメモリセルアレイ」は、「メモリセルがアレイ状に配列されたメモリセルアレイ」という点で共通する。
　
（４−４−２）刊行物発明の「ワード線ＷＬ」は、補正後の発明の「ワード線」に相当する。そして、刊行物発明において、「ワード線ＷＬ」が複数あること、「ワード線ＷＬ」が「メモリセル４」に接続されていることは明らかである。
　
（４−４−３）刊行物発明の「ビット線ＢＬ」は、補正後の発明の「ビット線」に相当する。そして、刊行物発明において、「ビット線ＢＬ」が複数あること、「ビット線ＢＬ」が「メモリセル４」に接続されていることは明らかである。
　
（４−４−４）刊行物発明の「データの書き込みおよび読み出し動作を制御する周辺回路２」と、補正後の発明の「リードアンプ」とは、「データの読み出し動作を制御する周辺回路」という点で共通する。そして、刊行物発明において、対応する「ビット線ＢＬ」が「周辺回路２」に接続されていることは明らかである。
　
（４−４−５）刊行物発明の「電源電圧ＶCCの電源線３」は、補正後の「ハイ電圧を供給する第１電源線」に相当する。そして、刊行物発明において、「電源電圧ＶCCの電源線３」が、「周辺回路２」に「電源電圧ＶCC」を供給することは明らかである。
　
（４−４−６）刊行物発明の「接地電位に接続されている接地線４」は、補正後の発明の「ロウ電圧を供給する第２電源線」に相当する。
　
（４−４−７）刊行物発明の「スイッチＳＷ２」は、補正後の発明の「スイッチ」に相当する。そして、刊行物発明において、「スイッチＳＷ２」が、「接地線４」と「周辺回路２」との間に接続されていることは明らかである。
　
（４−４−８）刊行物発明において、「書き込み／読み出し動作」が、「メモリセル５」に対して行われることは明らかである。そして、上記（４−４−１）で述べたように、刊行物発明の「メモリセル４」と、補正後の発明の「スタティックメモリセル」は、「メモリセル」という点で共通するから、刊行物発明の「書き込み／読み出し動作が行われていない非活性状態」と、補正後の発明の「スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態」とは、「メモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態」という点で共通する。
　
（４−４−９）上記（４−４−４）で述べたように、刊行物発明の「データの書き込みおよび読み出し動作を制御する周辺回路２」と、補正後の発明の「リードアンプ」とは、「データの読み出し動作を制御する周辺回路」という点で共通するから、刊行物発明の「周辺回路２に電源電圧ＶCCが供給され、前記スイッチＳＷ２が非導通状態となって前記周辺回路２への接地電位の供給が停止される」ことと、補正後の発明の「前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第１電源線から前記リードアンプへ前記ハイ電圧を供給」することとは、「スイッチによりデータの読み出し動作を制御する周辺回路への前記ロウ電圧の供給を遮断し、前記第１電源線から前記データの読み出し動作を制御する周辺回路へ前記ハイ電圧を供給」するという点で共通する。
　
（４−４−１０）刊行物発明の「半導体メモリ装置」は、補正後の発明の「半導体装置」に相当する。
　
（４−４−１１）そうすると、補正後の発明と刊行物発明とは、
「メモリセルがアレイ状に配列されたメモリセルアレイと、
　対応する前記メモリセルに接続された複数のワード線と、
　対応する前記メモリセルに接続された複数のビット線と、
　対応するビット線に接続されたデータの読み出し動作を制御する周辺回路と、
　前記データの読み出し動作を制御する周辺回路にハイ電圧を供給する第１電源線と、
　ロウ電圧を供給する第２電源線と、
　前記第２電源線と前記データの読み出し動作を制御する周辺回路との間に接続されたスイッチとを有し、
　前記メモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記データの読み出し動作を制御する周辺回路への前記ロウ電圧の供給を遮断し、前記第１電源線から前記データの読み出し動作を制御する周辺回路へ前記ハイ電圧を供給する、
　半導体装置。」
である点で一致し、次の４点で相違する。
　
（相違点１）補正後の発明の「メモリセル」では、「スタティックメモリセルがアレイ状に配列され」ているのに対し、刊行物発明では、「メモリセルアレイ１」において「縦横に配置された」「メモリセル５」が、どのようなメモリセルであるか具体的に特定されていない点。
　
（相違点２）補正後の発明では、「対応するビット線に接続されたリードアンプ」を有しており、「第１電源線」が、「リードアンプにハイ電圧を供給」し、「スイッチ」が、「前記第２電源線と前記リードアンプとの間に接続され」ているのに対し、刊行物発明では、「データの書き込みおよび読み出し動作を制御する周辺回路２」に含まれる具体的な回路について特定されておらず、「電源電圧ＶCCの電源線３」、「スイッチＳＷ２」についても、そのような特定がなされていない点。
　
（相違点３）補正後の発明では、「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、」「スタティックメモリセルのデータが保持され、」「前記複数のビット線を前記ハイ電圧にチャージし」ているのに対し、刊行物発明では、「書き込み／読み出し動作が行われていない非活性状態において」、そのような特定がなされていない点。
　
（相違点４）補正後の発明では、「前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する」のに対し、刊行物発明では、そのような特定がなされていない点。
　
（４−５）判断
　以下、上記相違点について、検討する。
（４−５−１）相違点１について
　引用刊行物の【０００３】段落の「図１０は、一般的なメモリセルを示す回路図であり、同図において、６，７は互いの入出力が交差するように逆向きに並列接続されることにより１ビットのデータを記憶するフリップ・フロップを構成するインバータ、Ｑ１，Ｑ２はこれらインバータ６，７の両端と一対のビット線ＢＬ０，ＢＬ１とをワード線ＷＬからの選択信号に基づき接続制御するＮchＭＯＳトランジスタであり、ビット線ＢＬ０，ＢＬ１はそれぞれプリチャージトランジスタまたは負荷素子によって電源電圧ＶCC側にプルアップされている。・・・」の記載から、引用刊行物の図１０には、一般的なメモリセルとして、フリップ・フロップ型のスタティックメモリセル（ＳＲＡＭ）が記載されているものと認められ、刊行物発明のメモリセルとして、一般的なスタティックメモリを採用することにより、補正後の発明のように、「スタティックメモリセルがアレイ状に配列されたメモリセルアレイ」とすることは、当業者が必要に応じて、適宜なし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２及び４について
　ＳＲＡＭの周辺回路にセンスアンプが含まれることは、以下の周知例１に記載されているように、従来から周知の技術である。そして、センスアンプが、補正後の発明のリードアンプに相当することは、明らかである
　
（ア）周知例１
　本願の出願日前に日本国内において頒布された特開２００１−１５７０４号公報には、図３とともに、以下の事項が記載されている。
「【００１７】
図３にＳＲＡＭの周辺回路（デコーダ及びワードドライバ３１、プリチャージ用MOS３２、メモリセル３３及びセンスアンプ３４）を含めた回路図を示す。前記ではメモリセルのトランジスタを以下に構成するか述べたが、ここでは周辺回路との関係について述べる。ＳＲＡＭ回路は、特に高速性が重視される回路である。そこで、メモリセル３３については、上述したように電気的な安定のために論理回路領域２で用いられている高しきい値のトランジスタで構成し、その他の回路部分（デコーダ及びワードドライバ３１、プリチャージ用MOS３２、センスアンプ３４）は論理回路領域２で用いられている低しきい値のトランジスタと同じ構成のトランジスタで構成する。これにより、ＳＲＡＭ回路の高速動作が確保される。特に高速性が要求されるセンスアンプ３４はSRAMメモリセルより低くする必要がある。」
　図３から、センスアンプ３４には、電源電圧ＶＣＣ（補正後の発明の「ハイ電圧」に相当）が印加されていること、接地電位（補正後の発明の「ロウ電圧」に相当）が印加されていること、また、ＣＭＯＳインバーターを構成するｎチャネル型ＭＯＳトランジスタのソース／ドレインの一方がビット線を介して電源電圧ＶＣＣへ、他方が接地電位に接続されていることが見て取れる。
　
　そうすると、刊行物発明における「周辺回路２」を構成するものとして、補正後の発明の「リードアンプ」に相当する周知の「センスアンプ」を適用し、さらに、電源線３から電源電圧ＶCCを、接地線４からスイッチＳＷ２を介して疑似接地線４１に接地電位を印加する構成とすることにより、補正後の発明のように、「対応するビット線に接続されたリードアンプと、前記リードアンプにハイ電圧を供給する第１電源線と、」「前記第２電源線と前記リードアンプとの間に接続されたスイッチとを有し、」「前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する」構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　よって、相違点２及び４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−３）相違点３について
　一般に、スタティックランダムアクセスメモリ（ＳＲＡＭ）において、データの読み出し及び書き込み動作が行われないスタンバイ状態で、メモリセルのデータが保持され、ビット線を電源電圧にプリチャージすることは、以下の周知例２及び３に記載されているように、従来から周知の技術である。
　
（イ）周知例２
　本願の出願日前に日本国内において頒布された特開２０００−２９８９８６号公報には、図２とともに、以下の事項が記載されている。
「【００２６】＜第１の実施の形態＞図２は、本発明の第１の実施の形態の回路構成を示す図である。ここでは、ワード線駆動電源回路１０、行デコーダ３０に含まれるワード線駆動回路５０及びセルアレイ２０に含まれるＳＲＡＭセル６０の構成例を示している。」
「【００３２】次に、動作について説明する。
図２に示したように、抵抗負荷素子を持たず、２個のＮ型駆動トランジスタＱｎ１，Ｑｎ２と、２個のＰ型選択トランジスタＱｐ１，Ｑｐ２によって構成されるＳＲＡＭセル（無負荷型ＣＭＯＳ４トランジスタＳＲＡＭセル）６０は、スタンバイ状態では、ビット線ＢＬ１が電源電圧にプリチャージされており、ワード線ＷＬ１が電源電位にある状態で、Ｐ型選択トランジスタＱｐ１，Ｑｐ２を流れるオフリーク電流によって“Ｈｉｇｈ”側の電位を保持する。
　
（ウ）周知例３
　本願の出願日前に日本国内において頒布された特開平８−３２１１７７号公報には、図３とともに、以下の事項が記載されている。
「【００３３】
【実施例】
（第一実施例）以下、本発明を具体化した第一実施例を図１〜図１１に従って説明する。
【００３４】図３に示すように、ＳＲＡＭ１には、メモリセルアレイ（メモリセルマトリックス）２が設けられている。メモリセルアレイ２は二次元（行方向と列方向）に配列されたメモリセル３から構成されている。メモリセルアレイ２のうち、行方向（図３では横方向）に配列されたメモリセル３はワード線WLに接続され、列方向（図３では縦方向）に配列されたメモリセル３はビット線BLと反転ビット線バーBL間に接続されている。ビット線BLと反転ビット線バーBLとで１組のビット線対BL，バーBLを構成している。」
「【００３９】また、各ビット線対BL，バーBLは、各プリチャージ回路１１を介して高電位側電源Ｖccに接続されている。各プリチャージ回路１１は、一対のＮＭＯＳトランジスタにより構成されている。その一対のＮＭＯＳトランジスタのゲート端子は互いに接続されるとともに、チップイネーブル信号バーCEが入力されている。従って、アクティブの時には各プリチャージ回路１１はオフとなって各ビット線対BL，バーBLは高電位側電源Ｖccと切り離され、スタンバイのときには各プリチャージ回路１１はオンとなって各ビット線対BL，バーBLは高電位側電源Ｖccと接続される。その結果、ＳＲＡＭ１がスタンバイになると、各ビット線対BL，バーBLはＨレベルとなるプリチャージが行われる。」
　
　そうすると、刊行物発明において、このような周知の技術を適用することにより、補正後の発明のように、「前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージ」する構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が周知技術を勘案することにより、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２５年３月１日になされた手続補正になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成２４年８月３１日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項３に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項及び発明が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、補正後の請求項１に係る発明は、補正前の請求項１に係る発明の発明特定事項である「複数のビット線」及び「リードアンプ」について、各々「前記複数のビット線を前記ハイ電圧にチャージし、」及び「前記リードアンプは、ソースが前記スイッチを介して前記第２電源に接続され、ドレインが前記対応するビット線に接続されるｎチャネル型トランジスタを有する、」と限定的に減縮する補正である。逆に言えば本件補正前の請求項１に係る発明（本願発明）は，補正後の発明から上記の限定をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明が，引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。