【事件の表示】
　平成　５年特許願第　１９３５８号「マルチプライヤ」拒絶査定に対する審判事件［平成　６年　７月２６日出願公開、特開平　６−２０８６３５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯・発明の要旨
　本願発明は、平成５年１月１１日に出願されたものであって、その発明の要旨は、特許請求の範囲に記載されたとおりのものであると認められるところ、請求項１に記載された発明（以下、第１発明という。）は、下記のとおりのものである。
「コレクタまたはドレインが共通接続された２対のトランジスタ対を構成する４つのトランジスタのエミッタ又はソースが直接共通接続されて１つの定電流源で駆動されるクァッドリテールセルを２個備え、前記２個のクァッドリテールセルのそれぞれにおいて、第１のトランジスタ対の第１のトランジスタのベースまたはゲートと第２のトランジスタ対の第２のトランジスタのベースまたはゲートとの間に第１のアナログ信号が印加され、前記第１のトランジスタ対の第２のトランジスタのベースまたはゲートと前記第２のトランジスタ対の第１のトランジスタのベースまたはゲートとが共通接続され、前記２個のクァッドリテールセルの前記共通接続されたベースまたはゲート間に第２のアナログ信号が印加され、前記２個のクァッドリテールセルの相互間において、第１のクァッドリテールセルにおける前記第１のトランジスタ対の共通接続コレクタまたはドレインと第２のクァッドリテールセルにおける前記第２のトランジスタ対の共通接続コレクタまたはドレインとが共通接続され第１の出力端子とし、前記第１のクァッドリテールセルにおける前記第２のトランジスタ対の共通接続コレクタまたはドレインと前記第２のクァッドリテールセルにおける前記第１のトランジスタ対の共通接続コレクタまたはドレインとが共通接続され第２の出力端子としたことを特徴とするマルチプライヤ。」
　
２．引用発明
　当審において平成１３年３月１日付けで通知した拒絶理由における引用発明（特願平４−１４７１７０号（特開平５−３４３９２３号公報参照。））の願書に最初に添付した明細書及び図面には、下記の点が記載されている。
ａ．９個のＦＥＴと２個の定電流源とを具備し、第１のＦＥＴのドレーンと第２のＦＥＴのドレーンと第７のＦＥＴのドレーンと第８のＦＥＴのドレーンを第１の信号端子とし、第３のＦＥＴのドレーンと第４のＦＥＴのドレーンと第５のＦＥＴのドレーンと第６のＦＥＴのドレーンを第２の信号端子とし、第２のＦＥＴのゲートと第３のＦＥＴのゲートを第３の信号端子とし、第６のＦＥＴのゲートと第７のＦＥＴのゲートを第４の信号端子とし、第１のＦＥＴのゲートと第５のＦＥＴのゲートを第５の信号端子とし、第４のＦＥＴのゲートと第８のＦＥＴのゲートを第６の信号端子とし、第１のＦＥＴのソースと第２のＦＥＴのソースと第３のＦＥＴのソースと第４のＦＥＴのソースと第９のＦＥＴのドレーンを第１の定電流源に接続し、第５のＦＥＴのソースと第６のＦＥＴのソースと第７のＦＥＴのソースと第８のＦＥＴのソースと第９のＦＥＴのソースを第２の定電流源に接続し、第３の信号端子と第４の信号端子間に第１の周波数の信号を入力し、第５の信号端子と第６の信号端子間に第２の周波数の信号を入力し、第１の信号端子と第２の信号端子間に前記第１の周波数と第２の周波数との混合周波数である第３の信号周波数を出力し、第９のＦＥＴのゲート電圧によって変換利得を変化させ９個のＦＥＴと２個の定電流源とを具備し、第１のＦＥＴのドレーンと第２のＦＥＴのドレーンと第７のＦＥＴのドレーンと第８のＦＥＴのドレーンを第１の信号端子とし、第３のＦＥＴのドレーンと第４のＦＥＴのドレーンと第５のＦＥＴのドレーンと第６のＦＥＴのドレーンを第２の信号端子とし、第２のＦＥＴのゲートと第３のＦＥＴのゲートを第３の信号端子とし、第６のＦＥＴのゲートと第７のＦＥＴのゲートを第４の信号端子とし、第１のＦＥＴのゲートと第５のＦＥＴのゲートを第５の信号端子とし、第４のＦＥＴのゲートと第８のＦＥＴのゲートを第６の信号端子とし、第１のＦＥＴのソースと第２のＦＥＴのソースと第３のＦＥＴのソースと第４のＦＥＴのソースと第９のＦＥＴのドレーンを第１の定電流源に接続し、第５のＦＥＴのソースと第６のＦＥＴのソースと第７のＦＥＴのソースと第８のＦＥＴのソースと第９のＦＥＴのソースを第２の定電流源に接続し、第３の信号端子と第４の信号端子間に第１の周波数の信号を入力し、第５の信号端子と第６の信号端子間に第２の周波数の信号を入力し、第１の信号端子と第２の信号端子間に前記第１の周波数と第２の周波数との混合周波数である第３の信号周波数を出力し、第９のＦＥＴのゲート電圧によって変換利得を変化させることを特徴とする半導体装置。（特許請求の範囲、請求項１の記載。）
ｂ．このようにローカル信号によってＲＦ信号がスイッチングされる事によりＲＦ信号とローカル信号の掛算が行われる。（明細書段落【００１３】の記載。）
ｃ．本発明は上記問題点に鑑み、変換利得可変ミキサの機能を有する、低電圧動作が可能な半導体装置を提供することを目的とする。（明細書段落【０００７】の記載。）
ｄ．次にＦＥＴ９による利得制御効果について説明する。ＦＥＴ９によるバイパスがない場合ＦＥＴ１とＦＥＴ２、ＦＥＴ３とＦＥＴ４、ＦＥＴ５とＦＥＴ６、ＦＥＴ７とＦＥＴ８の各対には定電流源であるＦＥＴ１０、ＦＥＴ１１の１／２の電流がバイアス電流として流れている。（明細書段落【００１４】の記載。）
　ここにおいて、記載ａにおける第１乃至第２の周波数の信号は、記載ｂにおけるローカル信号とＲＦ信号であり、アナログ信号である。
　また、第３の信号は、記載ａと記載ｂからみてローカル信号とＲＦ信号とが掛算された出力信号である。
　してみると、引用発明は、「ドレインが共通接続された２対のＦＥＴ対を構成する４つのＦＥＴのソースが直接共通接続されて１つの定電流源で駆動されるクァッドリテールセルを２個備え、前記２個のクァッドリテールセルのそれぞれにおいて、第１のＦＥＴ対の第１のＦＥＴのゲートと第２のＦＥＴ対の第２のＦＥＴのゲートとの間に第１のアナログ信号が印加され、前記第１のＦＥＴ対の第２のＦＥＴのゲートと前記第２のＦＥＴ対の第１のＦＥＴのゲートとが共通接続され、前記２個のクァッドリテールセルの前記共通接続されたゲート間に第２のアナログ信号が印加され、前記２個のクァッドリテールセルの相互間において、第１のクァッドリテールセルにおける前記第１のトランジスタ対の共通接続ドレインと第２のクァッドリテールセルにおける前記第２のトランジスタ対の共通接続ドレインとが共通接続され第１の出力端子とし、前記第１のクァッドリテールセルにおける前記第２のＦＥＴ対の共通接続ドレインと前記第２のクァッドリテールセルにおける前記第１のＦＥＴ対の共通接続ドレインとが共通接続され第２の出力端子とした掛算を行う半導体装置。」である。
　
３．対比
　引用例に記載された第９のＦＥＴは、変換利得を変化させるために用いるものであり、引用例の記載ｄからみて、各ＦＥＴ対には定電流源の電流がバイアス電流として流れている。
　ＦＥＴがトランジスタであることは良く知られていることであり、引用発明明細書の記載ｃからみて第１発明と同様両者は、低電圧源で動作する半導体回路を目的としており、引用発明における掛け算は、第１発明にいうところのマルチプライヤであるところから、第１発明と引用発明との間に格別の相違はない。
　したがって、両者は同一である。
　また、第１発明の発明者がその引用発明をした者と同一ではなく、またこの出願の時において、その出願人が引用発明の出願の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができない。
　
４．むすび
　以上のとおりであるから、結論のとおり審決する。