【事件の表示】
　平成　５年特許願第１６７００３号「半導体記憶装置とチェインメモリ装置及びデータ処理装置」拒絶査定に対する審判事件［平成　７年　１月２４日出願公開、特開平　７−　２１７７８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年７月６日の出願であって、その請求項１に係る発明は、平成１２年８月７日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「複数のメモリセルが配列されたメモリアレイと、アドレス信号に基づいてメモリアレイのなかの指定のメモリセルを選択するメモリセル選択手段と、メモリセル選択手段により選択されたメモリセルからの読み出し信号を増幅するセンス回路と、センス回路の出力信号に応答して負荷を駆動する出力バッファと、メモリ選択指令信号に応答してセンス回路を動作状態としメモリ非選択指令信号に応答してセンス回路を非動作状態とするセンス回路制御手段と、メモリ非選択指令信号に応答してセンス回路が非動作状態となる直前の出力バッファの入力レベルを保持するレベル保持手段とを備え、前記出力バッファの出力側からは、メモリセルが非選択状態になった後にメモリ選択指令信号の制御を受けない最終データが出力されている半導体記憶装置。」
２．引用例の記載
　これに対して、原査定の拒絶の理由に引用した特開平２−１１６０８９号公報（以下「引用例」という。）には、下記の事項が記載されている。
「［産業上の利用分野］
本発明は同期式スタティック型ＲＡＭ（以下、ＳＲＡＭと称す）の読出し回路に関する。
［従来の技術］
　第４図に従来の同期式ＳＲＡＭの一例の要部を示す。第４図では１列のメモリセルＣ１〜Ｃｎのみ示しているが、メモリセルは通常複数列配置される。」（第１頁右下欄第２行〜第９行）
「第１図は本発明の第１実施例を示す回路図である。ビット線ＢＬ、ＢＬバーは・・・センスアンプ３に接続し、・・・センスアンプ３の出力はセンスアンプ３の制御信号ＲＥをクロック入力とするラッチ回路４を経て読出しデータＤＯに出力する。・・・またセンスアンプは読出し制御信号ＲＥをゲート入力とするＮＭＯＳＱ９とゲートを入力端子としたＮＭＯＳＱ７，Ｑ８と負荷用のＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）Ｑ５，Ｑ６から構成される差動増幅器である。
　第１図と第４図において読出しは次のように行われる（第２図参照）。・・・アドレスが確定し、ワード線ＷＬ１が選択されると、・・・ワード線ＷＬ１、スイッチ信号ＳＷが高レベルになりＮＭＯＳＱ２１、Ｑ２２およびＱ１，Ｑ２が導通状態となり、メモリセルＣ１の内容に応じてビット線ＢＬ、ＢＬバーの一方が低レベルに変化し始める。またセンスアンプの入力端子も一方が低レベルに変化し始める。次にビット線ＢＬ、ＢＬバーおよびセンスアンプ３の入力端子の電位が確定した後、ワード線ＷＬ１，スイッチ信号ＳＷが低レベルになり、ＮＭＯＳＱ２１，Ｑ２２およびＱ１，Ｑ２は非導通状態となる。・・・ＮＭＯＳＱ１，Ｑ２が非導通状態なのでセンスアンプ３の入力端子電位は変化しない。
　この時、読出し制御信号ＲＥが高レベルとなって、センスアンプ３は能動状態となり、ラッチ４はスルーとなる。センスアンプ３の入力端子はメモリセルＣ１の内容に対応した電位差を保っているので、センスアンプ３により情報は読出され、ラッチ４を経て読出しデータＤＯとして出力される。読出しデータＤＯが出力された後、読出し制御信号ＲＥは低レベルとなり、ラッチ４は保持状態になる。」（第２頁右下欄第２行〜第３頁右上欄第１２行）
　したがって、引用例には、複数のメモリセルが配列されたメモリセルアレイと、アドレスが確定し、ワード線ＷＬ１が選択されると、メモリセルＣ１の内容に応じて増幅するセンスアンプ３と、読出し制御信号ＲＥが高レベルになるとセンスアンプ３は能動状態となり、ラッチ４はスルーとなり、読出しデータＤＯとして出力され、読出しデータＤＯが出力された後、読出し制御信号は低レベルとなり、ラッチ４は保持状態になる同期式スタティック型ＲＡＭが記載されている。
３．対比・判断
　そこで、本願の請求項１に係る発明（以下「前者」という。）と上記引用例記載の発明（以下「後者」という。）を比較する。
　両者は、いずれも半導体記憶装置であって、後者のＲＡＭにおいてもアドレス信号に基づいてメモリアレイのなかの指定のメモリセルを選択するメモリセル選択手段を備えていることは当然のことである。
　後者では、出力バッファについて明確には記載されていないが、第１図の回路構成からみて、インバータ１２がその作用をするものと認められる。
　後者では、センスアンプ３の動作状態を制御する信号は読出し制御信号ＲＥであるから、前者の「メモリ選択指令信号」と「メモリ非選択制御信号」に対応する。
　後者の「センスアンプ３」、「ラッチ４」は、それぞれ前者の「センス回路」、「レベル保持手段」に対応している。
　両者は、「複数のメモリセルが配列されたメモリアレイと、アドレス信号に基づいてメモリアレイのなかの指定のメモリセルを選択するメモリセル選択手段と、メモリセル選択手段により選択されたメモリセルからの読み出し信号を増幅するセンス回路と、センス回路の出力信号に応答して負荷を駆動する出力バッファと、制御信号の状態に応答してセンス回路を動作状態、又はセンス回路を非動作状態とするセンス回路制御手段と、制御信号の状態に応答してセンス回路が非動作状態となる直前の出力バッファの入力レベルを保持するレベル保持手段とを備える半導体記憶装置。」
である点で一致し、
（１）制御信号が、前者は、「メモリセル選択指令信号」と「メモリ非選択指令信号」であるのに対し、後者は、読出し制御信号である点、
（２）後者は、「出力バッファの出力側からは、メモリセルが非選択状態になった後にメモリ選択指令信号の制御を受けない最終データが出力されている」のに対し、後者は、そのことが明らかではない点で相違している。
　次に、上記相違点について検討する。
　相違点（１）について
　原査定で周知例として引用された、特開昭６３−２００３９２号公報には、メモリセルＭＣの記憶情報をセンスアンプＳＡで増幅した読出しデータＤｏｕｔは出力ラッチ回路ＬＴによりラッチされ、出力バッファＤＯＢにより出力されるスタティック型ＲＡＭにおいて、読出し・書込み制御信号Ｒ/Ｗがハイレベルにされた読出し時にトランスミッションゲートＴＧ１がオン状態にされてチップセレクト信号ＣＳを通過させ、リードイネーブル信号ＲＥとしてセンスアンプＳＡに供給され、これをアクティブ状態にすることが記載されている。この記載によれば、チップセレクト信号ＣＳによりセンスアンプＳＡを活性状態にすることが開示され、また、このチップセレクト信号ＣＳは、その機能からみて、前者の「メモリセル選択指令信号」と「メモリ非選択指令信号」に対応するので、このような信号を後者の制御信号として採用することは当業者が容易に推考し得ることである。
　相違点（２）について
　後者の「ワード線ＷＬ１，スイッチ信号ＳＷが低レベルになり、ＮＭＯＳＱ２１，Ｑ２２およびＱ１，Ｑ２は非導通状態となる。・・・ＮＭＯＳＱ１，Ｑ２が非導通状態なのでセンスアンプ３の入力端子電位は変化しない。この時、読出し制御信号ＲＥが高レベルとなって、センスアンプ３は能動状態となり、ラッチ４はスルーとなる。センスアンプ３の入力端子はメモリセルＣ１の内容に対応した電位差を保っているので、センスアンプ３により情報は読出され、ラッチ４を経て読出しデータＤＯとして出力される。読出しデータＤＯが出力された後、読出し制御信号ＲＥは低レベルとなり、ラッチ４は保持状態になる。」という記載によれば、読出し制御信号ＲＥが高レベルとなって読出しデータＤＯが出力される時、ＮＭＯＳＱ２１，Ｑ２２およびＱ１，Ｑ２は非導通状態となって、メモリセルＣ１は切り離された状態である。
　したがって、後者のものも、出力バッファの出力側からは、メモリセルが非選択状態になった後にメモリ選択指令信号の制御を受けない最終データが出力されているといえるから、このことを格別のものとすることはできない。
　また、本願の請求項１に係る発明の効果についてみても、当業者が容易に予測できる程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例に記載された発明および周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。