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　特願２０１１−　９７５１３「ＡＤコンバータのクロック位相を調整可能なシステム」拒絶査定不服審判事件〔平成２３年１１月　４日出願公開、特開２０１１−２２３５８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
 　本願は、平成１２年６月５日（パリ条約による優先権主張　１９９９年６月４日　米国）に出願した特願２０００−１６８１３９号の一部を平成２３年４月２５日に新たな特許出願としたものであって、原審において平成２４年６月２７日付けで拒絶査定となり、これに対し平成２４年１１月２日に審判請求がなされたものであるところ、 
 　本件出願に係る発明（以下、「本願発明」という。）は、平成２４年４月２０日付けで補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものである。 
　
 （本願発明）
「【請求項１】
　アナログデジタルコンバータ（ＡＤＣ）と、複数のクロック信号に応答する処理回路とを備え、前記アナログデジタルコンバータを動作させるＡＤＣクロック信号を駆動する装置をさらに備えるデジタル回路装置あって、
　クロック信号の信号源と、
　前記信号源に結合され、前記複数のクロック信号の少なくとも１つの位相に対して、前記信号源からの前記クロック信号の位相を調整して前記ＡＤＣクロック信号を生成する位相制御回路と、
　前記ＡＤＣクロック信号を接続して前記ＡＤＣを動作させる手段と、
を備える、前記デジタル回路装置。」
　
　
２．引用発明
　原査定の拒絶の理由に引用された刊行物である特開平２−１３７０１５号公報（以下、「引用例」という。）には、「Ａ／Ｄ変換器」として図面と共に次の記載がある。
　
イ．「〔産業上の利用分野〕
　本発明はＡ／Ｄ変換器に関し、特に半導体集積回路技術を用いて大規模な制御回路（例えば４ビットや８ビットのマイクロコンピュータ等）と同一基板に集積化したＡ／Ｄ変換器に関するものである。」（１頁左欄１０〜１５行）
　
ロ．「〔発明が解決しようとする課題〕
　上述した従来のＡ／Ｄ変換器はプロセス技術の進歩に伴ない、制御回路から発生する雑音に対し、敏感である。
　（・・・中略・・・）
〔課題を解決するための手段〕
　本発明のＡ／Ｄ変換器は、同一半導体基板上にＡ／Ｄ変換回路、制御回路、クロック遅延回路および雑音検出回路を有している。これらの回路ブロックはＡ／Ｄ変換の前に雑音検出期間を構成するように相互接続されている。
　すなわち、本発明では、Ａ／Ｄ変換回路が動作する前に雑音検出期間を設け、制御回路、クロック遅延回路および雑音検出回路によりＡ／Ｄ変換回路の動作クロックを最適化している。」（１頁右下欄４行〜２頁左上欄１７行）
　
ハ．「第１図は本発明の一実施例のブロック等価回路説明図である。
　アナログ入力端子１は制御回路４の中にアナログマルチプレクサ（図示せず）が設けである場合は複数端子になる。ディジタル入出力端子２は代表して表わしたものであり、ディジタル入力端子およびディジタル出力端子を含んだ複数端子を表わし、制御回路４へのディジタル信号の入出力に用いられる。クロック端子３は制御回路４の動作クロックとして用いられ、クロック遅延回路６を介してＡ／Ｄ変換回路７へＡ／Ｄ動作クロック８として供給される。
　Ａ／Ｄ変換回路７は制御回路４の中でアナログマルチプレクサ（図示せず）選択されアナログ入力９からアナログ信号が入力される。Ａ／Ｄ変換回路７の動作制御は制御信号１０で行なわれ、Ａ／Ｄ変換されたディジタル信号はディジタル出力１１から制御回路４へ出力され、必要に応じてディジタル入出力端子２からＡ／Ｄ変換器の外部に出力される。
　雑音検出回路５は雑音検出期間において雑音レベルが最小となるクロック遅延回路の遅延量を検出・記憶する機能を有する。　
　第１図のＡ／Ｄ変換器は以下のように動作する。
(1)　Ａ／Ｄ変換命令が制御回路４に入力される。
(2)　制御回路４の中でＡ／Ｄ変換回路７のアナログ入力を接地電位に接続する。
(3)　クロック遅延回路６の遅延量をＡに設定する。
(4)　Ａ／Ｄ変換回路７の変換結果をディジタル出力１１から制御回路４へ出力し雑音検出回路５に記憶する。
(5)　クロック遅延回路６の遅延量をＢ、Ｃ・・・に設定し(3)，(4)を繰返す。
(6)　クロック遅延回路６の遅延量が全て完了すると、雑音検出回路５に記憶したＡ／Ｄ変換の雑音量が最小となった遅延量を検出する。
(7)　クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する。
　このようにＡ／Ｄ変換動作を開始する前に雑音検出期間において雑音が最小となるＡ／Ｄ変換動作を開始する前に雑音検出期間において雑音が最小となるＡ／Ｄ動作クロック８がＡ／Ｄ変換回路７に供給されて動作させることが出来る。
　なお、一般的に良く用いられるクロック遅延回路の等価回路説明図を第２図に示す。動作クロックは入力２１から入力される。遅延回路２３はインバータ２段で構成され、それぞれの出力にトランスファーゲート２４を設けた例である。例えばインバータの遅延量が１段当り２ｎｓとすると０ｎｓ、４ｎｓ、８ｎｓ、１６ｎｓの遅延量が選択可能である。また、段数は何段でも可能であり所要の遅延ステップ、遅延範囲が選択できる。更に、Ａ／Ｄ動作クロック８の配線が長い時にはトランスファーゲートの後段にバッファを設けるのが好ましい。」
（２頁左上欄２０行〜右下欄１４行、当審注：丸付き数字は括弧で代替した。）
　
　上記引用例の記載及び関連する図面並びにこの分野における技術常識を考慮すると、
　まず、引用例記載の「Ａ／Ｄ変換器」は、上記イ．にあるように「半導体集積回路技術を用いて大規模な制御回路（例えば４ビットや８ビットのマイクロコンピュータ等）と同一基板に集積化したＡ／Ｄ変換器」であって、
　上記ロ．後段（２頁左上欄９〜１０行）およびハ．第１図にあるように、「同一半導体基板上にＡ／Ｄ変換回路７、制御回路４、クロック遅延回路６および雑音検出回路５」を有してなるものである。
　
　また、上記ハ．（２頁右上欄８〜１１行）には、「クロック端子３は制御回路４の動作クロックとして用いられ、クロック遅延回路６を介してＡ／Ｄ変換回路７へＡ／Ｄ動作クロック８として供給される」とあるから、技術常識からして第１図には図示されない『クロック信号源』から『クロック信号』が「クロック端子３」に供給されて、「制御回路４の動作クロックとして用いられ」る一方、「クロック遅延回路６を介してＡ／Ｄ変換回路７へＡ／Ｄ動作クロック８として供給される」ことは明らかである。
　
　そして、上記ハ．（２頁左下欄(6)、(7)）の記載によれば、前記「クロック遅延回路６」は「制御回路４」、「雑音検出回路５」と協働して「雑音量が最小となった遅延量を検出」し、「クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する」ものである。
　
　したがって、引用例には次の発明（以下、「引用発明」という。）が記載されている。
　
（引用発明）
　「半導体集積回路技術を用いて大規模な制御回路（例えば４ビットや８ビットのマイクロコンピュータ等）と同一基板に集積化したＡ／Ｄ変換器であって、
　同一半導体基板上にＡ／Ｄ変換回路７、制御回路４、クロック遅延回路６および雑音検出回路５を有してなり、
　クロック信号源からクロック信号がクロック端子３に供給されて、制御回路４の動作クロックとして用いられる一方、クロック遅延回路６を介してＡ／Ｄ変換回路７へＡ／Ｄ動作クロック８として供給され、
　前記クロック遅延回路６は、制御回路４、雑音検出回路５と協働して雑音量が最小となった遅延量を検出し、クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する
Ａ／Ｄ変換器。」
　
　
４．対比
　本願発明と引用発明とを対比する。
　まず、引用発明の「Ａ／Ｄ変換回路７」は、本願発明の「アナログデジタルコンバータ（ＡＤＣ）」であり、
　引用発明の「Ａ／Ｄ変換回路７」に供給される「Ａ／Ｄ動作クロック８」は、本願発明の「前記アナログデジタルコンバータを動作させるＡＤＣクロック信号」に相当する。
　
　また、引用発明の「クロック遅延回路６」ないし「制御回路４」は、該「Ａ／Ｄ動作クロック８」（ＡＤＣクロック信号）を「Ａ／Ｄ変換回路７」（アナログデジタルコンバータ）へ「供給する」から「駆動する」ものであって、本願発明の「前記アナログデジタルコンバータを動作させるＡＤＣクロック信号を駆動する装置」にあたる。
　
　また、引用発明の「制御回路４」は、制御のための処理を行う回路であるから「処理回路」であって、「クロック信号源からクロック信号がクロック端子３に供給されて、制御回路４の動作クロックとして用いられる」から、クロック信号に基づく動作の結果、クロック信号に「応答」すると言うことができ、「複数」の点を除き、本願発明の「クロック信号に応答する処理回路」にもあたる。
　
　同様に、引用発明の「大規模な制御回路（例えば４ビットや８ビットのマイクロコンピュータ等）」も、いわゆる「マイクロプロセッサ」であるから「処理回路」であって、このような「マイクロコンピュータ」が「クロック信号」に応じて動作することも技術常識であるから、これも本願発明の「クロック信号に応答する処理回路」にあたる。
　
　また、引用発明の「クロック信号源」は、「Ａ／Ｄ変換器」に備えられたものであるかは不明であるが、「クロック信号の信号源」であり、
　引用発明の「制御回路４」、「クロック遅延回路６」は、「クロック端子３」を介してクロック信号が供給されているから、該「クロック信号の信号源」に「結合」されているのは自明である。
　
　また、引用発明の「クロック遅延回路６」は、「制御回路４、雑音検出回路５と協働して雑音量が最小となった遅延量を検出し、クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する」のであるが、
　ここで、クロック信号の「遅延量」とは、クロック信号が周期信号であるという技術常識を勘案すれば、周期的変化を回転に対応させた場合の回転角、即ち「位相」に対応するから、クロック信号の「位相」に相当し、
　「雑音量が最小となった遅延量を検出し、クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する」のであるから、「クロック信号の位相」を「調整」しており、
　「Ａ／Ｄ変換動作を開始する」にあたって、該「調整」されたクロック信号である「Ａ／Ｄ動作クロック８」（ＡＤＣクロック信号）が生成されているのも当然のことであり、
　結局、協働して動作する「クロック遅延回路６」、「制御回路４」、「雑音検出回路５」は、本願発明の「前記信号源からの前記クロック信号の位相を調整して前記ＡＤＣクロック信号を生成する位相制御回路」にあたる。
　
　また、引用発明の「クロック遅延回路６」、「制御回路４」から「Ａ／Ｄ動作クロック８」（ＡＤＣクロック信号）を「Ａ／Ｄ変換回路７」へ接続する回路部分は、「前記ＡＤＣクロック信号を接続して前記ＡＤＣを動作させる手段」と言うことができる。
　
　そして、引用発明の「Ａ／Ｄ変換器」は、「半導体集積回路技術を用いて大規模な制御回路（例えば４ビットや８ビットのマイクロコンピュータ等）と同一基板に集積化」されたものであって、
　そもそも「Ａ／Ｄ変換回路」自体がアナログ信号から変換されたデジタル信号を出力するためのデジタル回路部分を必然的に有すること、および「マイクロコンピュータ」がデジタル技術に基づく回路装置であることは、いずれも技術常識であるから、本願発明の「デジタル回路装置」に相当する。
　
　したがって、本願発明と引用発明とは、以下の点で一致し、また相違する。
　
〈一致点〉
　「　アナログデジタルコンバータ（ＡＤＣ）と、クロック信号に応答する処理回路とを備え、前記アナログデジタルコンバータを動作させるＡＤＣクロック信号を駆動する装置をさらに備えるデジタル回路装置あって、
　前記クロック信号の信号源に結合され、前記信号源からの前記クロック信号の位相を調整して前記ＡＤＣクロック信号を生成する位相制御回路と、
　前記ＡＤＣクロック信号を接続して前記ＡＤＣを動作させる手段と、
を備える、前記デジタル回路装置。」
　
（相違点１）
　「クロック信号に応答する処理回路」に関して、本願発明は「複数のクロック信号に応答する処理回路」であるのに対し、引用発明では「複数の」クロック信号に応答するか不明である点。
　
（相違点２）
　「クロック信号の信号源」に関して、本願発明は「クロック信号の信号源」は「デジタル回路装置」に備えられたものであるのに対し、引用発明では「クロック信号源からクロック信号がクロック端子３に供給されて」おり、「Ａ／Ｄ変換器」（デジタル回路装置）に備えられたものであるか不明な点。
　
（相違点３）
　相違点１に関連して「位相制御回路」が調整する「クロック信号の位相」に関して、本願発明は「前記複数のクロック信号の少なくとも１つの位相に対して、」であるのに対して、引用発明ではこの点が不明である点。
　
　
５．判断
　まず、相違点１の「複数のクロック信号に応答する処理回路」について検討する。
　すると、「マイクロコンピュータ」のようなある程度大規模な「デジタル回路装置」であれば、複数の機能に対応した複数の機能ブロックを有してなり、その各機能ブロックが必要とする「クロック信号」も、機能ブロックの機能や動作モードに応じて複数種にわたることは周知のことであって、例えば原査定の拒絶の理由に引用された特開平１０−４９２４８号公報（【０００２】〜【０００４】参照。以下、「周知例１」という。）、拒絶査定の備考欄で引用された特開平８−２９２９３６号公報（【００２４】参照。以下、「周知例２」という。）のほか、更に、特開平３−５８２０７号公報（特許請求の範囲、図１参照。以下、「周知例３」という。）、特開平１１−４１６２４号公報（【００１５】、図１参照。以下、「周知例４」という。）に開示がある。
　したがって、引用発明の「処理回路」を「複数の」クロック信号に応答するものとした相違点１は、上記周知技術の適用により、当業者であれば容易になし得ることに過ぎず、格別のことではない。
　
　ついで、相違点２の「クロック信号の信号源」が「デジタル回路装置」に備えられる点について検討する。
　すると、このようなクロック信号源を回路装置に備えるということは、これも上記各周知例に記載のある周知技術であって（周知例１【０００３】、周知例２【０００６】、周知例３特許請求の範囲、周知例４【００１５】、図１参照。）、相違点２も、上記周知技術の適用により、当業者であれば容易になし得ることに過ぎず、格別のことではない。
　なお、本願明細書および図面の記載をみる限り、本願に於いても「クロック信号の信号源」は、少なくとも信号源の回路ブロックとして明記はされておらず、クロック信号は図示されない外部から供給されている（本願【図１】の「２７ＭＨｚクロック」、【図８】の「１８ＭＨｚクロック」）から、引用例の「クロック端子３」に供給されるクロック信号と変わりはなく、本相違点２は実質的なものではないということもできる。
　
　最後に、相違点３の「位相制御回路」が「前記複数のクロック信号の少なくとも１つの位相に対して」、クロック信号の位相を調整する点について検討する。
　すると、本願発明におけるこのクロック信号の位相調整は、本願明細書【００１５】〜【００１８】の記載を参照すれば、処理回路のクロック信号に基づく動作によって発生する「干渉雑音電力」、「干渉性クロック雑音」（本願【図３】、【図４】の「ノイズ」）を避けるように行われるものであって、
　引用発明の「雑音検出回路５」ほかも、引用例の上記ロ．冒頭部分に記載のあるようにデジタル回路としてクロック動作する「制御回路から発生する雑音」を検出して、「雑音量が最小となった遅延量を検出し、クロック遅延回路６の遅延量を雑音最小としてＡ／Ｄ変換動作を開始する」のであるから、「雑音量が最小」でない「遅延量」（位相）に対しては、これを避けるように「遅延量」（位相）の調整が行われるものであり
　ともに雑音を与えるクロック位相に対して、これを避けるように動作・調整をする点においては変わりがない。
　そして、このような雑音源となる可能性のあるクロック信号が処理回路に於いて複数用いられることも、上記相違点１の検討に述べたように周知のことであり、特に例示はしないが「二相クロック」、「多相クロック」などとして同一周波数のクロック信号であっても位相の異なる複数のものが用いられることも同様であって、特に雑音干渉の大きなクロック位相を避けるのは当然のことでもあるから、
　結局、「位相制御回路」が「前記複数のクロック信号の少なくとも１つの位相に対して」、クロック信号の位相を調整するとした相違点３も格別のことではない。
　
　以上のように、各相違点は、当業者であれば引用発明及び周知技術に基づき容易になし得ることであって、本願発明が奏する効果も、前記引用例及び周知例から容易に予測出来る範囲内のものである。
　
　
６．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。 
　よって、結論のとおり審決する。