【事件の表示】
　平成　８年特許願第１６６５４１号「偏差のあるドレインとソースを具備するトランジスタの構造及びその製造方法」拒絶査定に対する審判事件［平成　９年１２月１２日出願公開、特開平　９−３２１３０１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
 １．経緯及び本願発明
　本願は、平成８年５月２４日の出願であって、その請求項１〜８に係る発明は、特許請求の範囲の請求項１〜８に記載された事項により特定されるとおりのものであり、そのうち請求項１に係るものは次のとおりである。ただし、「フィールド酸化領域とゲートの間に位置するゲート」の「ゲート」は「ソース」の誤記であると認められるので、「ソース」として認定した。
「【請求項１】　シリコン半導体基板の上面に位置し、偏差のあるドレインとソースを具備するトランジスタの構造において、
　該半導体基板の上面に形成されてアクティブ領域を隔離するのに用いられるフィールド酸化膜と、
　該アクティブ領域の中央に形成され、ポリシリコンゲートとゲート酸化物で組成され、該ゲートが該ゲート酸化物の上に位置するゲート構造と、
　ゲート構造の側壁に形成された絶縁側壁スペーサと、
　フィールド酸化領域とゲートの間に位置するソース（ゲートは誤記）とドレインと、
　を包括し、ゲートとドレインはオーバラップせず、該ゲートと該ソースもオーバラップせず、該ソース、ドレインの断面が一つの階段状を呈する曲線とされてツーステップイオン注入により形成され、第１ステップは高ドーズ量の砒素イオンを、第２ステップはライトドープのリンイオンを注入し、ホットキャリア効果を減少し、ゲート辺縁の高電場を減少することを特徴とする、偏差のあるドレインとソースを具備するトランジスタの構造。」（以下、本願発明という。）
２．引用例記載の発明
（引用例１）
　当審の拒絶の理由に引用された、本願出願前公知の刊行物である特開平４−２５１９７８号公報（引用例１）には、図１、図２と共に次のことが記載されている。
「【０００１】
【産業上の利用分野】本発明は、ｐチャネル形電界効果型トランジスタに関するものである。
【０００２】
【従来の技術】設計ルールが０．５μｍ以下のｐチャネル形のＭＯＳ電界効果型トランジスタは、ゲート電極をｐ＋ポリシリコン（以降ｐ＋ｐｏｌｙ−Ｓｉと記す）で形成するか、ｎ＋ポリシリコン（以降ｎ＋ｐｏｌｙ−Ｓｉと記す）で形成するかいずれかである。
【０００３】そのうち、ｎ＋ｐｏｌｙ−Ｓｉのゲート電極の場合は、ｐ＋ｐｏｌｙ−Ｓｉのゲート電極に比較して、電極表層の電界が低く、基板電流の発生量も少ない。このため、トランジスタの信頼性に優れている。他方、ｐ＋ｐｏｌｙ−Ｓｉのゲート電極の場合は、形成されるチャネルが表面チャネル型になるためにパンチスルーが起こり難い。
【０００４】
【発明が解決しようとする課題】
　しかしながら、ｎ＋ｐｏｌｙ−Ｓｉのゲート電極の場合には、形成されるチャネルが埋込みチャネル型になるのでパンチスルーを起こし易い。一方、ｐ＋ｐｏｌｙ−Ｓｉのゲート電極の場合には、ｎ＋ｐｏｌｙ−Ｓｉのゲート電極よりも電極表層の電界が高いために、基板電流の発生量が多くなり、ｎ＋ｐｏｌｙ−Ｓｉのゲート電極よりも信頼性に劣る。
【０００５】本発明は、上記課題を解決するためになされたもので、パンチスルーを起こし難く信頼性に優れたｎ＋ｐｏｌｙ−Ｓｉのゲート電極を用いたｐチャネル形電界効果型トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達成するためになされたものである。すなわち、ｎ形半導体基板の上面にはゲート絶縁膜が形成されている。このゲート絶縁膜の上面にはｎ＋ゲート電極が形成されている。このｎ＋ゲート電極の一方の側壁側でｎ＋ゲート電極にオーバラップしない状態に、ｐ＋ソース領域が形成されている。またｎ＋ゲート電極の他方の側壁側でｎ＋ゲート電極にオーバラップしない状態に、ｐ＋ドレイン領域とが形成されている。さらにｎ＋ゲート電極の両側でｎ形半導体基板の上面には、ｐ＋サイドウォールが形成されている。
【０００７】
【作用】上記構成のｐチャネル形電界効果型トランジスタでは、ｎ＋ゲート電極の両側にｐ＋　サイドウォールを形成したことにより、ｎ＋ゲート電極に電位が生じると電界が発生して、ｐ＋ソース領域とｐ＋ドレイン領域との間のｎ形半導体基板の表層にｐチャネルが生じる。このうち、ｐ＋サイドウォール下部のｐチャネルは、表面チャネル型になる。このため、ｐ＋ソース領域，ｐ＋ドレイン領域よりｐチャネルに広がろうとする空乏層の進展を抑える。この結果、パンチスルーが起き難くなる。一方、ｎ＋ゲート電極の下部のｐチャネルは埋込みチャネル型になるので、基板電流は非常に小さくなる。このため、トランジスタの信頼性が高まる。」、
「【００１４】
　次に、第２実施例として、ゲートオーバラップドレイン（いわゆるＧＯＬＤ）構造のｐチャネル形ＦＥＴを図２の概略構造断面図により説明する。図において、前記第１実施例で説明したｐチャネル形ＦＥＴ１０と同一の構成部品には同一番号を付す。
【００１５】
　図に示すｐチャネル形ＦＥＴ３０は、前記第１実施例で説明したｐチャネル形ＦＥＴ１０において、各ｐ＋サイドウォール１６，１６の下方でｎ形半導体基板１１の表層に、ｎ＋ゲート電極１３にオーバラップしない状態にｐ−低濃度拡散層領域３１，３１を形成したものである。
【００１６】
　上記ｐチャネル形ＦＥＴ３０をＯＮ状態にした場合には、ｐ−低濃度拡散層領域３１，３１間のｎ形半導体基板１１中には、ｐチャネルが形成される。このうち、各ｐ＋サイドウォール１６，１６の下部のｎ形半導体基板１１に形成されたｐチャネルは表面チャネル型になる。このため、ｐチャネルに広がろうとする空乏層の進展は抑えられるので、パンチスルーは起き難くなる。
【００１７】
　また、ｎ＋ゲート電極１６の下部に生じたｐチャネルは埋込みチャネル型になる。このため、基板電流が非常に小さくなって、トランジスタの信頼性が高まる。またバンド間トンネル電流を発生することがないので、ドレインリークは生じ難くなる。」。
　即ち、引用例１には、パンチスルーを起こし難く信頼性に優れたものにするために、ｎ＋ゲート電極の一方の側壁側でｎ＋ゲート電極にオーバラップしない状態に、ｐ＋及びｐ−ソース領域が形成され、またｎ＋ゲート電極の他方の側壁側でｎ＋ゲート電極にオーバラップしない状態に、ｐ＋及びｐ−ドレイン領域とが形成されたｐチャネル形電界効果型トランジスタが示されている。
（引用例２）
　当審の拒絶の理由に引用された、本願出願前公知の刊行物である特開平５−３２０６号公報（引用例２）には、図１２〜１６と共に次のことが記載されている。
「【０００１】
【産業上の利用分野】この発明はオフセットゲート構造トランジスタに係わり、特に駆動能力を改善できるオフセットゲート構造トランジスタとその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、そのチャネル長が短くなるとショートチャネル効果を生じ、しきい値等が変動する。このショートチャネル効果の低減をねらったＭＯＳＦＥＴの構造として、ソース／ドレイン拡散層のうち、特にゲート電極近傍の不純物濃度を低下させた“ＬＤＤ（Ｌightly　Ｄoped　Ｄrain）構造”が広く知られている。
【０００３】ＬＤＤ構造を有したＭＯＳＦＥＴでは、特にゲート電極近傍の拡散層の端部の不純物濃度が低いことにより、拡散層の端部での電界の緩和が図られ、ショートチャネル効果が低減し、耐圧も向上する。
【０００４】しかし、上記のようなＬＤＤ構造ＭＯＳＦＥＴでも、素子微細化が進むに連れ、耐圧の劣化が目立ち始めてきた。その耐圧の劣化は、ゲート長が０．６〜０．４μｍ程度以下となると、特に著しい。
【０００５】この問題を解決するために、チャネル領域に、ソース／ドレイン拡散層とゲート電極とが、互いにオーバラップしない部分を形成した“オフセットゲート構造”が提案されている。
【０００６】オフセット領域は基板と同じ導電型であり、かつその上にはゲート電極が形成されない。したがって、オフセット領域は反転しにくく高抵抗である。このため、オフセットゲート構造ＭＯＳＦＥＴは、充分に大きいドレイン電流を流せず、回路を構成した際、後段に接続されたトランジスタを充分に駆動させることが困難である。即ち、オフセットゲート構造ＭＯＳＦＥＴは駆動能力が乏しい。」、
「【００３１】図１２に示すように、第２の実施例に係わるＭＯＳＦＥＴは、サイドウォール１６の側面上に、さらに第２のサイドウォール３０を有し、オフセット領域１００とともに、ＬＤＤ領域３２をさらに有するものである。
【００３２】上記構成のＭＯＳＦＥＴによれば、オフセット領域１００のみを持つＭＯＳＦＥＴよりも、耐圧が高まる。そして、第１の実施例同様、サイドウォール１６を、ゲート絶縁膜１２を構成する絶縁体の誘電率より、高い誘電率を持つ絶縁体にて構成することにより、駆動能力の低下を防げる。図１３〜図１６はそれぞれ、この発明の第２の実施例に係わるＭＯＳＦＥＴを製造工程順に示す断面図である。
【００３３】まず、図１３に示すように、表面濃度が５×１０１６ｃｍ−３以上のｐ型シリコン基板１０上に、図４に示す工程と同様な方法により、膜厚が１６０オングストローム以下のシリコン酸化膜からなるゲート絶縁膜１２、及びゲート電極１４をそれぞれ形成する。
【００３４】次いで、図１４に示すように、図５に示す工程と同様な方法により、シリコン窒化膜からなるサイドウォール１６を、ゲート電極１４の側壁上に形成する。次いで、ゲート電極１４及びサイドウォール１６等をマスクに、ｎ型不純物イオン、例えばＰイオンあるいはＡｓイオン等を、ドーズ量３×１０１３ｃｍ−２以上の条件で基板１０内に注入する。イオンが注入された領域には図中、参照符号３１を付す。
【００３５】次いで、図１５に示すように、全面に、第２のサイドウォール３０となる例えばシリコン窒化膜をＣＶＤ法により、形成する。次いで、例えば異方性エッチングであるＲＩＥ法により、シリコン窒化膜をエッチングし、サイドウォール１６の側面上にシリコン窒化膜を残し、第２のサイドウォール３０を得る。次いで、ゲート電極１４及び第２のサイドウォール３０をマスクに、ｎ型不純物イオン、例えばＰイオンあるいはＡｓイオン等を、ドーズ量５×１０１５ｃｍ−２以上の条件で基板１０内に注入する。この時のドーズ量は、ＬＤＤ構造を実現するため、図１４に示す工程におけるイオン注入のドーズ量より、高める。イオンが注入された領域には図中、参照符号１７を付す。次いで、図１６に示すように、例えば熱処理等を行って、注入された不純物イオンを活性化し、ソース／ドレイン拡散層１８、並びにＬＤＤ領域３２を得る。以上の工程により、第２の実施例に係わるＭＯＳＦＥＴが製造される。
【００３６】尚、第２のサイドウォール３０は、上記実施例のように、シリコン窒化膜等の高誘電体材料により形成するのが望ましい。しかし、オフセット領域１００はサイドウォール１６下の基板１０内に形成されるので、少なくともサイドウォール１６のみが高誘電体材料により形成されれば良い。次に、図１７〜図２２を参照して、この発明の第３の実施例に係わるＭＯＳＦＥＴについて説明する。図１７は、この発明の第３の実施例に係わるＭＯＳＦＥＴの断面図である。」。
　即ち、引用例２には、チャネル領域に、ＬＤＤ構造のソース／ドレイン拡散層とゲート電極とが、互いにオーバラップしない部分を形成した“オフセットゲート構造”を持つＭＯＳＦＥＴが示されている。
（引用例３）
　当審の拒絶の理由に引用された、本願出願前公知の刊行物である特開平７−３８１０１号公報（引用例３）には、図１と共に次のことが記載されている。
【発明の名称】は「半導体装置の製造方法」であり、
第２頁第１欄第２行〜第４５行には、
「【請求項１】 半導体基板の表面に、素子分離領域、ゲート絶縁層およびゲート電極を形成後、ゲート電極の両側部にサイドウォールを形成し、その後、ゲート電極の上から、拡散速度が相違する不純物を連続的にイオン注入し、二重ドレイン構造を形成する半導体装置の製造方法。
【請求項２】 上記拡散速度が相違する不純物は、リンと砒素である請求項１に記載の半導体装置の製造方法。
【請求項３】 半導体基板の表面に素子分離領域を形成する工程と、素子分離領域が形成された半導体基板の表面に、ウェル形成用イオン注入と、チャネルストッパ用イオン注入と、しきい値電圧調整用イオン注入とを行う工程と、半導体基板の表面にゲート絶縁層およびゲート電極を形成する工程と、ゲート電極の両側部にサイドウォールを形成する工程と、サイドウォールが形成されたゲート電極の上からリンを低ドーズ量でイオン注入し、このリンのイオン注入と合前後して、連続的に砒素を高ドーズ量でイオン注入する工程と、上記工程でイオン注入されたリンおよび砒素を、サイドウォール下部の半導体基板表面まで熱拡散させ、二重ドレイン構造のソース・ドレイン領域を形成する工程とを有する請求項１に記載の半導体装置の製造方法。
【請求項４】 半導体基板の表面にウェル領域形成用イオン注入を行う工程と、半導体基板の表面に素子分離領域を形成する工程と、素子分離領域が形成された半導体基板の表面に、しきい値電圧調整用イオン注入とを行う工程と、半導体基板の表面にゲート絶縁層およびゲート電極を形成する工程と、ゲート電極が形成された半導体基板の表面に、チャネルストッパ用イオン注入を行う工程と、ゲート電極の両側部にサイドウォールを形成する工程と、サイドウォールが形成されたゲート電極の上からリンを低ドーズ量でイオン注入し、このリンのイオン注入と合前後して、連続的に砒素を高ドーズ量でイオン注入する工程と、上記工程でイオン注入されたリンおよび砒素を、サイドウォール下部の半導体基板表面で熱拡散させ、二重ドレイン構造のソース・ドレイン領域を形成する工程とを有する請求項１に記載の半導体装置の製造方法。」と記載され、
第２頁第１欄第４６行〜第２欄第３行には、
「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法に係り、さらに詳しくは、ゲート長が微細化したとしても、ショートチャネル効果を抑制することができ、しかもホットキャリアによるトランジスタの劣化を防止することができる二重ドレイン構造を有する半導体装置の製造方法に関する。」と記載され、
第３頁第４欄第１行〜第４０行には、
「【００１３】本発明は、このような実状に鑑みてなされ、ゲート長が微細化したとしても、ショートチャネル効果を抑制することができ、しかもホットキャリアによるトランジスタの劣化を防止することができる二重ドレイン構造を有する半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の表面に、素子分離領域、ゲート絶縁層およびゲート電極を形成後、ゲート電極の両側部にサイドウォールを形成し、その後、ゲート電極の上から、拡散速度が相違する不純物を連続的にイオン注入し、二重ドレイン構造を形成することを特徴とする。
【００１５】上記拡散速度が相違する不純物は、リンと砒素であることが好ましい。
【００１６】
【作用】本発明に係る半導体装置の製造方法では、サイドウォールを形成したゲート電極の上から、拡散速度が相違する不純物を連続的にイオン注入させているので、熱処理により、拡散速度が速いリンなどの不純物が、サイドウォール下部にまで拡散し、低濃度不純物拡散領域を形成する。
　また、拡散速度が遅い砒素などの不純物は、熱処理によりソース・ドレイン領域を形成する。したがって、本発明では、チャネル長が微細化したとしても、リンなどの不純物を用いて低濃度不純物拡散領域を形成しているので、ドレイン端での電界緩和が十分となり、ホットキャリア耐性などに優れたＤＤＤ構造のトランジスタを容易に得ることができる。
【００１７】しかも本発明では、サイドウォールの上からイオン注入を行うので、拡散速度が速いリンなどの不純物を用いて形成された低濃度不純物拡散領域であっても、実効チャネル長が短くなることがなく、短チャネル効果を抑制することもできる。
【００１８】また、Ｎ型トランジスタにおける低濃度不純物拡散領域を形成するためにリンを用いた本発明では、砒素を用いた従来例に比較し、ＣＭＯＳデバイスを形成するためにＰ型トランジスタ形成領域に砒素が打ち込まれないようにするためのレジスト膜の形成およびパターン加工の工程を削減することができる。」と記載され、
第４頁第５欄第２行〜第５行には、
「実施例１
図１（Ａ）に示すように、本実施例では、半導体基板３０の表面に、選択酸化法により素子分離領域（ＬＯＣＯＳ）３２を形成する。」と記載され、
第４頁第５欄第８行〜第１２行には、
「ＬＯＣＯＳ３２間の半導体基板３０の表面には、酸化シリコン膜などで構成されるパッド層３４を形成する。なお、半導体基板３０としては、たとえばＮ型シリコンウェーハを用いることができる。」と記載され、
第４頁第５欄第２５行〜第２９行には、
「その後、図１（Ｂ）に示すように、パッド層３２を除去してゲート絶縁膜４２を形成し、その上にゲート電極４４を形成する。ゲート絶縁層４２は酸化シリコンなどで構成され、ゲート電極４４はポリシリコンで構成される。」と記載され、
第４頁第５欄第３７行〜第６欄第４２行には、
「【００２３】本実施例では、図１（Ｂ）に示す段階では、ＬＤＤ構造を構成する低濃度不純物拡散領域のためのイオン注入は行わない。次に、本実施例では、図１（Ｃ）に示すように、ゲート電極４４の両側に、ＲＩＥなどの異方性エッチングを用いた技術により、サイドウォール４５を形成する。サイドウォール４５の幅ｘ（図１（Ｄ）参照）は、０．３５μｍデバイスでは、一般に０．０５〜０．１５μｍ程度である。このサイドウォール４５の幅ｘは、後述するリンの横方向拡散との関係で決定される。また、サイドウォール４５の材質は絶縁物質であれば特に限定されないが、たとえば酸化シリコンである。
【００２４】次に、サイドウォール４５が形成されたゲート電極４４の上に、パッド層４６を成膜する。パッド層４６は、たとえば１００ｎｍ程度の酸化シリコン膜で構成される。本実施例では、パッド層４６の上から、Ｎ−低濃度不純物拡散領域４８およびＮ＋ソース・ドレイン領域５０（図１（Ｄ）参照）を形成するためのイオン注入を、拡散速度が相違するリンと砒素とを用いて連続的に行う。たとえば、まずリンＰｈｏｓ＋を低エネルギーおよび低ドーズ量でイオン注入し、その後連続して、砒素Ａｓ＋を低エネルギーおよび高ドーズ量でイオン注入する。リンと砒素とのイオン注入の順序は逆でもよい。
【００２５】その後、たとえば８５０℃および６０分程度の熱処理を行えば、図１（Ｄ）に示すように、Ｎ−低濃度不純物拡散領域４８とＮ＋のソース・ドレイン領域５０とを同時に形成することができる（ＤＤＤ構造）。なぜなら、リンの拡散速度が、砒素の拡散速度よりも速いためである。なお、深さ方向へのリンの拡散は、チャネルストッパ層３８ａによって止められ、拡散領域の深さは従来プロセスと同様である。
【００２６】図１（Ｃ）に示す工程で、砒素Ａｓ＋のイオン注入条件は、特に限定されないが、４０ＫｅＶ程度のエネルギー、高ドーズ量（１×１０１５ｃｍ−２程度）であることが好ましい。また、リンＰｈｏｓ＋のイオン注入条件は、横方向の拡散を極力抑え、かつ、後述する熱処理によりサイドウォール４５の幅ｘを僅かに超えてリンが横方向拡散し、Ｎ−低濃度不純物拡散領域４８の端部が、ゲート電極４４の端部に対して、オーバーラップｙが生じるように、決定される。たとえばサイドウォール４５の幅ｘが０．１μｍであり、上記熱処理条件の場合には、リンＰｈｏｓ＋のイオン注入条件は、１０〜１５ＫｅＶのエネルギーおよび１×１０１３ｃｍ−２程度であることが好ましい。
【００２７】このような条件では、リンの横方向拡散距離は、０．１２〜０．１３μｍ程度となり、上記オーバーラップｙが０．０２μｍ程度になり、良好なＤＤＤ構造を得ることができ、サイドウォール４５形成前にリンのイオン注入を行う場合に比較し、実効チャネル長が短くなりすぎることもない。
【００２８】すなわち、本実施例では、リンＰｈｏｓ＋のイオン注入条件、サイドウォール４５の幅および熱処理条件を最適化することにより、微細デバイスであっても、短チャネル効果を抑制し、しかもホットキャリア耐性に優れた良好なＤＤＤ構造を有するＮ型ＭＯＳトランジスタを製造することができる。」と記載されている。
　そして、引用例３には、Ｎ型ＭＯＳトランジスタの製造方法が示されているが、該方法により形成されたＮ型ＭＯＳトランジスタの構造も示されており、更に「リンと砒素とのイオン注入の順序は逆でもよい」のであるから、
引用例３には、ゲート長が微細化したとしても、ショートチャネル効果を抑制することができ、しかもホットキャリアによるトランジスタの劣化を防止することができる二重ドレイン構造を有する半導体装置であり、半導体基板３０の表面に素子分離領域３２が形成され、半導体基板３０としては、Ｎ型シリコンウェーハを用い、半導体基板３０の表面にゲート絶縁層４２およびゲート電極４４が形成され、ゲート電極４４はポリロシリコンで構成され、ゲート電極４４が形成された半導体基板３０の表面に、ゲート電極４４の両側部にサイドウォール４５が形成され、サイドウォール４５が形成されたゲート電極４４の上から砒素が高ドーズ量でイオン注入され、続いて、リンが低ドーズ量でイオン注入され、このイオン注入されたリンおよび砒素は、サイドウォール下部の半導体基板表面で熱拡散されて、リンが注入されたＮ−低濃度不純物拡散領域４８とＡｓが注入されたＮ＋のソース・ドレイン領域５０の二重ドレイン構造のソース・ドレイン領域が形成され、Ｎ−低濃度不純物拡散領域４８の端部と、ゲート電極４４の端部に対して、オーバーラップｙが生じる、Ｎ型ＭＯＳトランジスタの構造が示されている。
　
３．本願発明と引用例との対比・判断
　引用例３の「素子分離領域３２」、「サイドウォール４５」は、本願発明の「フィールド酸化膜」、「絶縁側壁スペーサ」に相当し、サイドウォール４５が形成されたゲート電極４４の上から砒素が高ドーズ量でイオン注入され、続いて、リンが低ドーズ量でイオン注入されることは、ツーステップイオン注入であり、素子分離領域３２が半導体基板３０の表面の明記されないアクティブ領域を隔離することは明らかであるから、引用例３記載の発明と本願発明とは、次の点で一致する。
「シリコン半導体基板の上面に位置し、ドレインとソースを具備するトランジスタの構造において、
　該半導体基板の上面に形成されてアクティブ領域を隔離するのに用いられるフィールド酸化膜と、
　該アクティブ領域に形成され、ポリシリコンゲートとゲート酸化物で組成され、該ゲートが該ゲート酸化物の上に位置するゲート構造と、
　ゲート構造の側壁に形成された絶縁側壁スペーサと、
　フィールド酸化領域とゲートの間に位置するソースとドレインと、
　を包括し、ツーステップイオン注入により形成され、第１ステップは高ドーズ量の砒素イオンを、第２ステップはライトドープのリンイオンを注入し、ホットキャリア効果を減少し、ゲート辺縁の高電場を減少することを特徴とする、ドレインとソースを具備するトランジスタの構造。
　そして、引用例３記載の発明と本願発明とは、次の点で相違する。
（相違点１）
　本願発明は、「偏差のあるドレインとソースを具備する」及び「ゲートとドレインはオーバラップせず、該ゲートと該ソースもオーバラップせず」の構成を有するのに対して、引用例３のものは、偏差があるがどうか明記されておらず、また、Ｎ−低濃度不純物拡散領域４８の端部と、ゲート電極４４の端部に対して、オーバーラップｙが生じる点、
（相違点２）
　本願発明は、「アクティブ領域の中央に形成されたゲート構造」であるのに対して、引用例３のものは、中央に形成したかどうか明記していない点、
（相違点３）
　本願発明は、「該ソース、ドレインの断面が一つの階段状を呈する曲線とされて」いるのに対して、引用例３のものは、そのようになっていない点 。
　
　次ぎに相違点について検討する。
（相違点１について）
　ゲートとドレインはオーバラップせず、該ゲートと該ソースもオーバラップせず、偏差を有するトランジスタは、従来例として引用例２に示されており、また、引用例１には、パンチスルーを起こし難く信頼性に優れたものにするために、ｎ+ ゲート電極の一方の側壁側でｎ+ ゲート電極にオーバラップしない状態に、ｐ+ 及びｐ−ソース領域が形成され、またｎ+ ゲート電極の他方の側壁側でｎ+ ゲート電極にオーバラップしない状態に、ｐ+ 及びｐ−ドレイン領域とが形成されたｐチャネル形電界効果型トランジスタが示されているから、引用例３の低濃度部分はオーバーラップされているが、引用例１及び引用例２に示されるように、オーバーラップしないようにすることは、当業者にとって容易に選択できた事項であると認められ、従って、この相違点１は格別のものではない。
（相違点２について）
　引用例３のものは、中央に形成したかどうか明記していないが、ゲートをアクティブ領域の中央に形成されたゲート構造とするか、ドレイン又はソースに寄せて形成するかは、当業者が任意に設定できた事項であり、この相違点２は格別のものではない。
（相違点３について）
　引用例３のものは、ソース、ドレインの断面が一つの階段状になっていないが、低濃度部分と高濃度部分の領域の断面が一つの階段状を呈する曲線を有する構造を有するトランジスタは、ＬＤＤ構造としては引用例１及び引用例２に示されるように周知の構造であり、ＤＤＤ構造においても特開平３−２１８６３８号公報、特開平５−８２７５１号公報の図６、図８、図１０に示されるように周知の構造である。してみると、低濃度部分と高濃度部分の領域の断面が一つの階段状を呈する曲線を有するＤＤＤ構造を有するトランジスタとすることは当業者にとって容易に選択できた事項であり、従って、この相違点３は格別のものではない。
（相違点についてのまとめ）
　相違点１〜３はいずれも格別のものではなく、それらを総合的に判断しても格別のことが認められない。
　そして、それらについての本願発明の効果も格別のものではない。
　
４．まとめ
　従って、本願発明は、引用例１〜３記載の発明及び周知の発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができないものであり、請求項２〜８に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、上記結論のとおり審決する。