【事件の表示】
　平成　５年特許願第１５０８５２号「半導体記憶装置」拒絶査定に対する審判事件［平成　７年　６月　２日出願公開、特開平　７−１４１８８９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年６月２２日の出願であって、その請求項１に係る発明は、平成１３年４月２３日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】高速アクセスモードと通常アクセスモードとを有し、高速アクセスモードから通常アクセスモードへモード変更があった場合に、マイクロプロセッサが自動的にウエイトをかけるために不一致信号を出力する半導体記憶装置であって、
　コラムアドレス信号とロウアドレス信号とを含む、アドレス信号の一部のビット信号について、該各ビット信号ごとに設けられるビット信号変化検出回路を含み、前記コラムアドレス信号とロウアドレス信号とを含む、アドレス信号の一部の変化を検出するための変化検出手段と、
　該変化検出手段が、前記コラムアドレス信号とロウアドレス信号とを含む、アドレス信号の一部の変化を検出した場合に、一定期間だけ前記不一致信号を発生するタイマ回路と、
　該タイマ回路より発生する前記不一致信号を前記マイクロプロセッサに出力する出力手段とを備えた半導体記憶装置。」
２．引用例の記載
　これに対して、当審における平成１３年２月２８日付けの拒絶理由通知に引用した特開平３−１０５７９０号公報（以下「引用例１」という。）と特開平５−２８７５４号公報（以下「引用例２」という。）には、下記の事項が記載されている。
（引用例１）
「本発明は、かかる従来技術における課題に鑑み創作されたもので、コラムアドレス信号のみが変化した場合のデータ読み出し時における無駄な時間消費を無くし、ひいては高速動作に寄与させることができる半導体メモリ装置を提供することを目的としている。」（第３頁左下欄第６行〜第１１行）
「〔実施例〕
　第１図には本発明の一実施例としての半導体メモリ装置の構成が示される。
　本実施例のメモリはチップの形態を有し、例えばプリント基板上にCPU（中央処理装置）と共に搭載されてシステムの一部を構成している。メモリの構成としては、従来例として示した第４図の構成に加え、ロウアドレス信号RADDの少なくとも１ビットの変化を検出するアドレス遷移検出回路ATDと、該検出に基づく出力信号φＳを所定時間だけ遅延させる遅延回路DLYと、アドレス遷移検出回路ATDの出力信号φＳに応答してセットされ、遅延回路DLYの出力φＲに応答してリセットされるフリップフロップ（FF）FFとを追加している。なお、ＣはCPUであって、システムバスSBを介してメモリ・チップに対してアクセスのための制御信号やアドレス信号を供給し、メモリを制御するためのものである。
　次に、第１図のメモリの読み出し動作について第２図を参照しながら説明する。　第２図において、丸１はロウアドレス信号RADDおよびコラムアドレス信号CADDが共に変化した場合、丸２はロウアドレス信号RADDのみが変化した場合、そして、丸３はコラムアドレス信号CADDのみが変化した場合を示している。
　第３図は第１図のメモリを使用したCPUシステムの動作タイミング図を示す。
　言い換えると、ロウアドレス信号RADDが変化した場合のみ、メモリのサイクル・タイムが２倍に延長されることになる。
　なお、CPUがメモリをアクセスする場合、メモリの連続したアドレスを次々とアクセスすることが多い。これは、メモリがプログラムを記憶している場合でも、データを記憶している場合でも同様である。例えばプログラムの場合には、分岐命令が無い限りCPUはメモリをシーケンシャルにアクセスして読み出しを行うし、データの場合にも或るデータはまとまったメモリ領域を確保して記憶されるのが普通であるから、シーケンシャルなアクセスが行われる確立が高くなる。
（引用例２）
「【０００３】
　大容量のビデオメモリにおける低消費電力化の手段としては、複数ブロックに分割されたメモリセルアレイのうち、アクセスされるブロックのみを活性化する方法がとられている。図２は、上記のように複数ブロックに分割されたメモリの構成図であり、図においてはメモリセルアレイを４分割した例を示し、複数ビット幅のデータ（以下ワードデータと記す）でアクセスされ、このワードデータが４ビットの場合を示している。６はメモリセルアレイでこれを４ブロックに分割し、各ブロックを６-１,６-２,６-３,６-４とする。１はアクセスすべきブロックを示すアドレスを受けブロック選択信号を発生するブロック選択回路（ＢＳ）、２はロウデコーダＲＤ、３はコラムアドレスをデコードするコラムデコーダ、４はコラムデコーダ３の出力により駆動されるコラム選択ゲート、５は内部データバスである。
【０００４】上記構成において、ロウアドレスが入力されると各ブロック６‐１、６‐２、６‐３、６‐４においてロウデコーダ（ＲＤ）２により任意のワードラインが駆動されると同時に、ブロック選択回路（ＢＳ）１の出力ＢＳ１〜ＢＳ４により特定の１ブロックのみが活性化される。次にカラムアドレスが入力されると、カラムデコーダ３により任意のワードデータの位置を示す信号が発生され、この信号を受けてコラム選択ゲート４によりアクセスされたワードデータを選択することによりメモリセルアレイ６とデータバス５との間でワードデータのアクセスが行われる。」
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例１に記載の発明（以下「後者」という。）を比較すると、両者は、いずれも半導体記憶装置であって、
　前者の段落１２〜１４には、「通常のアクセスモードにおいては、時刻ｔ11にアドレス信号が確定してから時刻ｔ12に出力バッファ２３から論理レベルＳi0のデータが出力されるまでに時間ＴNを要し、この時間ＴNはセンスアンプ２２が論理レベルを確定するための時間が含まれるために比較的長い。」こと、
「この時刻ｔ12には、残りｋ個のセンスアンプ２２も既にビット線Ｂi1〜Ｂikの論理レベルＳi1〜Ｓikを確定している。そこで、引き続いてアドレス信号の下位ビットのみを変化させてデータ選択線Ｐ1〜Ｐkを順にハイレベルに切り替えると、出力バッファ２３からは、データ選択線Ｐ1がハイレベルになった後の時刻ｔ13に論理レベルＳi1のデータが出力され、時刻ｔ14には論理レベルＳi2のデータが出力されることになり、以降論理レベルＳikのデータが出力されるまで、時間ＴP間隔で順次出力が可能となる。この時間ＴPは、センスアンプ２２が論理レベルを確定する必要がないため極めて短い時間となり、これによって高速アクセスが可能となる。」こと、
「図５に示したＲＯＭは、最初のアクセスでは必ず通常のアクセスモードとなるが、引き続いてこれに連続するアドレスにアクセスを行う場合には、以降最大ｋ個のアドレスについてページモードによる高速アクセスが可能となる。」ことが記載されているので、前者の「高速アクセスモード」は、各センスアンプの確定した論理レベルをページモードにより読み出すことであり、「通常アクセスモード」は、センスアンプの論理レベルを確定させる必要のあるものである。
　後者の丸１と丸２の場合は、ロウアドレス信号RADDが変化しているので、センスアンプの論理レベルを確定する必要があるので、前者の「通常アクセスモード」に対応する。
　後者の丸３の場合は、センスアンプの確定した論理レベルを読み出すページモードであるから、前者の「高速アクセスモード」に対応する。
　後者の「遅延回路DLY、フリップフロップFF」「CPU」「アドレス遷移検出回路」は、それぞれ前者の「タイマ回路」「マイクロプロセッサ」「変化検出手段」に対応する。
　後者のビジー信号BUSYXは、ロウアドレス信号RADDの少なくとも１ビットが変化したときから一定時間発生し、CPUを一時停止状態とするものであり、前者の不一致信号に対応する。
　したがって、両者は、「高速アクセスモードと通常アクセスモードとを有し、高速アクセスモードから通常アクセスモードへモード変更があった場合に、マイクロプロセッサが自動的にウエイトをかけるために不一致信号を出力する半導体記憶装置であって、
　アドレス信号の一部のビット信号について、該各ビット信号ごとに設けられるビット信号変化検出回路を含み、アドレス信号の一部の変化を検出するための変化検出手段と、
　該変化検出手段が、アドレス信号の一部の変化を検出した場合に、一定期間だけ前記不一致信号を発生するタイマ回路と、
　該タイマ回路より発生する前記不一致信号を前記マイクロプロセッサに出力する出力手段とを備えた半導体記憶装置」
である点で一致し、
　アドレス信号が、前者は、「コラムアドレス信号とロウアドレス信号とを含む」のに対して、後者は、ロウアドレス信号である
点で相違している。
　次に、上記相違点について検討する。
　前者の段落３８には、「第１のアドレス入力回路２は、入力した上位ビットのアドレス信号Ａi+1〜Ａjをさらに分割して、それぞれＸデコーダ３とＹデコーダ４とに送る。Ｘデコーダ３は、入力されたアドレス信号をデコードして、メモリアレイ１上の１本の行選択線を選択する回路であり、Ｙデコーダ４は、入力されたアドレス信号をデコードして、メモリアレイ１上の１本の列選択線を選択する回路である。・・・これによって多数のビット線からその一部の複数のビット線が選択されてＹデコーダ４から出力される。このＹデコーダ４の出力は、センスアンプ回路５に接続されている。」ことが記載されている。
　この記載によれば、「Ｘデコーダ３に入力されたアドレス信号」はロウアドレス信号であり、「Ｙデコーダ４に入力されたアドレス信号」はコラムアドレス信号の一部であり、これにより多数のビット線からその一部の複数のビット線が選択されるものである。そうすると、選択された一部の複数のビット線は、多数のビット線をブロック化したものということができる。
　引用例２には、ロウアドレスが入力されると各ブロック６‐１、６‐２、６‐３、６‐４においてロウデコーダ（ＲＤ）２により任意のワードラインが駆動されると同時に、ブロック選択回路（ＢＳ）１の出力ＢＳ１〜ＢＳ４により特定の１ブロックのみが活性化される半導体記憶装置が記載されている。
　このように、半導体記憶装置において、アドレスの一部を用いてブロック化するという技術思想が開示されている。
　そして、このアドレスの一部は、前者のコラムアドレス信号の一部に対応している。
　後者に、引用例２に記載される技術思想を適用して、アドレス信号として、コラムアドレス信号とロウアドレス信号とを含むようにすることは当業者が容易に推考し得ることである。
　また、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。