【事件の表示】
　特願２００６−１３８３７１「ナンド型フラッシュメモリ素子及びその製造方法」拒絶査定不服審判事件〔平成１９年　１月２５日出願公開、特開２００７−　１９４７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１８年　５月１８日（パリ条約による優先権主張２００５年　７月　４日、韓国）の出願であって、平成２４年　３月　６日付けで拒絶理由が通知され、同年　６月　６日に意見書及び手続補正書が提出されたが、同年　６月２５日付けで拒絶査定され、これを不服として、同年１１月　５日に審判請求がされるとともに手続補正書が提出されたものである。
　
　
第２　補正の却下の決定
　平成２４年１１月　５日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
［補正の却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲及び明細書を補正するものであり、特許請求の範囲の請求項１についての補正の内容は、以下のとおりである。
　
〈補正事項〉
　請求項１についての本件補正は、平成２４年　６月　６日に提出された手続補正書により補正された（以下「本件補正前」という。）請求項１の「半導体基板のアクティブ領域より低くリセスされて形成され」「るドレイン選択トランジスタゲート及びソース選択トランジスタゲート」、及び、「チャネルの長さは上記アクティブ領域を限定する素子分離膜の長さ（縦方向の深さ）より短いか、または同様であるドレイン選択トランジスタゲート及びソース選択トランジスタゲート」を、それぞれ本件補正による補正後（以下「本件補正後」という。）の請求項１において、「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、」、及び、「上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」と補正するものである。
　
２　補正の適否
　上記補正事項は、
（１）本件補正前の請求項１のドレイン選択トランジスタゲート及びソース選択トランジスタゲートに関して「アクティブ領域より低くリセスされて形成され」を、「アクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成された」と限定的に減縮し、
（２）本件補正前の請求項１の「ドレイン選択トランジスタゲート及びソース選択トランジスタゲート」の「上記アクティブ領域を限定する素子分離膜の長さ（縦方向の深さ）より短いか、または同様である」部分について、「チャネルの長さ」を、明りょうでない記載の釈明として「リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深み」と補正したものである。
　そして、上記（１）、（２）の補正事項については、出願当初明細書の【００２７】〜【００３２】及び図３ｃ〜図３ｇに記載された事項の範囲内においてなされた補正であることは明らかである。
　
　したがって、本件補正は、特許法１７条の２第３項に規定する要件を満たし、平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項２号及び４号に規定する要件を満たす。
　
　そこで、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか（平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定を満たすか）否かについて、請求項１に係る発明について検討する。
　
３　独立特許要件を満たすか否かの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は、次のとおりである。
　「【請求項１】
　半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、
　上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
　上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様であることを特徴とするナンド型フラッシュメモリ素子。」
　
（２）原査定で引用された引用文献の表示
　原査定の拒絶の理由に引用された引用文献１〜３のうち、引用文献２、引用文献３は、以下のとおり。
　　引用文献２：特開２００２−３５８７９２号公報
　　引用文献３：特開昭６２−２４５６７６号公報
　
（３）引用刊行物の記載事項
　　ア　原査定の拒絶の理由に引用文献２として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開２００２−３５８７９２号公報（以下「刊行物１」という。）には、「半導体記憶装置」（発明の名称）に関して、図１〜６とともに、次の記載がある。
　
　（刊１ア）「【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートを積層したＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差によりデータを不揮発に記憶する。電荷の注入、放出は、電荷蓄積層と基板チャネルとの間のトンネル絶縁膜を介してトンネル電流によって行われる。
ＥＥＰＲＯＭのなかで、複数のメモリセルを直列接続してＮＡＮＤセルユニットを構成する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭ
・・（略）・・
【０００５】図４１，図４２では、一つのＮＡＮＤセルユニットのみ示しているが、通常この様なＮＡＮＤセルユニットがビット線方向、およびワード線方向に複数個配列されてメモリセルアレイが構成される。また、ビット線ＢＬには、センスアンプ／データラッチが接続される。
フラッシュメモリの場合では、ワード線方向に並んだ複数のＮＡＮＤセルユニットの範囲がデータを一括消去する単位となるブロックとなる
　
　（刊１イ）「【００３８】［実施の形態１］図１は、実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示し、図２はそのメモリセルアレイ１の構成を示している。セルアレイ１は、図２に示すように、直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）２０をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成される。・・（略）・・
【００５４】図４（ａ），（ｂ）は、それぞれ、一つのＮＡＮＤセルユニット２０の等価回路と３つのＮＡＮＤセルユニット分の平面図を示している。
ＮＡＮＤセルユニット２０は、電荷蓄積層である浮遊ゲート２６を有するＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５が直列に接続
その一端がＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線にＢＬに接続され、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている
選択トランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲート線２８（ＳＳＬ），２８（ＧＳＬ）（ブロック選択線）ＳＳＬ，ＧＳＬに接続されている
・・（略）・・
【００５６】図５及び図６は、図４（ｂ）のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。
セルアレイは、ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ型ウェル２３内に形成されている
【００５７】ｐ型ウェル２３の表面に、・・（略）・・各メモリセルの浮遊ゲート２６及びこれと同時に形成された
選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）
【００５８】
浮遊ゲート２６は、シリコン酸化膜からなる素子分離絶縁膜２４により区画された素子形成領域に形成されている
【００５９】浮遊ゲート２６上には・・（略）・・ブロック絶縁膜２７を介して、・・（略）・・制御ゲート２８，２８（ＳＳＬ），２８（ＧＳＬ）が１０ｎｍから５００ｎｍの厚さで形成されている。この制御ゲート２８は、セルアレイのロウ方向に連続的に形成されて、ワード線ＷＬ０〜ＷＬ１５となる。また制御ゲート２８（ＳＳＬ），２８（ＧＳＬ）は同様にロウ方向に連続的に形成されて、ゲート電極２６（ＳＳＬ），２６（ＧＳＬ）と短絡されて、
選択ゲート線ＳＳＬ，ＧＳＬを構成
・・（略）・・
【００６１】図５に示すように、・・（略）・・ゲート電極に自己整合的にソース，ドレインとなるｎ型拡散層３０が形成されている。これら拡散層３０、浮遊ゲート２６、および制御ゲート２８により、浮遊ゲート２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長としては、０．５ｕｍ以下０．０１ｕｍ以上とする。・・（略）・・これらｎ型拡散層３０は隣接するメモリセル同士共有され、ＮＡＮＤセルユニットが実現されている。
【００６２】この実施の形態において、
選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、例えば、１ｕｍ以下０．０２ｕｍ以上として形成している。これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる
【００６３】ＮＡＮＤセルユニットの両端部のｎ型拡散層３０ｄ，３０ｓのうち、ｎ型拡散層３０ｄは、層間絶縁膜３１ａに埋め込まれたコンタクトプラグ３２を介して中継電極３３ａに接続され、これが更に層間絶縁膜３１ｂを介してビット線３４に接続される。・・（略）・・もう一方のｎ型拡散層３０ｓはコンタクトプラグ３２を介して、中継電極３３ａと同時に形成された、セルアレイのロウ方向に連続する共通ソース線３３ｂに接続されている。・・（略）・・
【００６５】この様に構成されたＮＡＮＤ型ＥＥＰＲＯＭにおいて、・・（略）・・データ消去は、図２に破線で示す、ワード線を共有するＮＡＮＤセルブロック単位で一括消去が行われる。・・（略）・・
・・（略）・・
【００７５】この実施の形態では、
図５に示したように、選択トランジスタＳ１，Ｓ２のゲート長（チャネル長）は、メモリセルＭ０〜Ｍ１５の制御ゲートのゲート長よりも大きくなっている
　
　（刊１ウ）図４にはＥＥＰＲＯＭのＮＡＮＤセルユニットの等価回路（ａ）とレイアウト（ｂ）が示されており、図５は、レイアウトを示した図４（ｂ）のＡ−Ａ’断面図であり、Ａ−Ａ’は、ＢＬに沿った線である。前記関係を考慮すると、図５から、ｐ型ウェル２３の上に、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）の間に、複数の浮遊ゲート型ＥＥＰＲＯＭセルがゲート電極に自己整合的にソース，ドレインとなるｐ型ウェル２３内のｎ型拡散層３０をそれぞれ介して配設されていることが看取できる。
　（刊１エ）図６は、レイアウトを示した図４（ｂ）のＢ−Ｂ’及びＣ−Ｃ’断面図であり、Ｂ−Ｂ’は、ワード線ＷＬ１５の制御ゲート２８に沿った線でありＣ−Ｃ’は、選択トランジスタＳ２の制御ゲート２８に沿った線である。前記関係を考慮すると、図６の左右両方の図から、ｐ型ウェル２３内に、素子分離絶縁膜２４が上方から下方に向けて複数形成され、各素子分離絶縁膜２４の間であって、前記ｐ型ウェル２３の上に浮遊ゲート２６或いはゲート電極２６（ＧＳＬ）が形成されていることが看取できる。
　
　上記各記載によれば、刊行物１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　「直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）２０をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成されるメモリセルアレイ１を有し、ＮＡＮＤセルユニット２０は、電荷蓄積層である浮遊ゲート２６を有するＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、その一端がＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線ＢＬに接続され、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続されるＮＡＮＤ型ＥＥＰＲＯＭであって、
　ｐ型シリコン基板２１のｎ型ウェル２２に形成されたｐ型ウェル２３内にセルアレイを形成し、浮遊ゲート２６及びゲート電極２６（ＳＳＬ），２６（ＧＳＬ）は、前記ｐ型ウェル２３の上であって、シリコン酸化膜からなる素子分離絶縁膜２４により区画された素子形成領域に形成され、
　ｐ型ウェル２３の上であって、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）の間に、複数の浮遊ゲート型ＥＥＰＲＯＭセルがソース，ドレインとなるｐ型ウェル２３内のｎ型拡散層３０をそれぞれ介して配設され
　前記浮遊ゲート型ＥＥＰＲＯＭセルのゲート長は、０．５ｕｍ以下０．０１ｕｍ以上であり、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、１ｕｍ以下０．０２ｕｍ以上として形成し、これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できるＮＡＮＤ型ＥＥＰＲＯＭ」
　
　　イ　原査定の拒絶の理由に引用文献３として引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開昭６２−２４５６７６号公報（以下「刊行物２」という。）には、「不揮発性半導体記憶装置」（発明の名称）に関して、第１図とともに、次の記載がある。
　
　（刊２ア）「（産業上の利用分野）
　本発明は半導体上に集成形成される記憶装置に係り、特に電気的に消去可能な不揮発性の記憶装置の構造に関する。」（１頁右下欄５〜８行）
　
　（刊２イ）「（従来の技術）・・（略）・・不揮発性を有しかつ、その内容を電気的に消去可能なメモリ構造・・（略）・・本記憶素子に情報の記憶を行うには、制御ゲート（２０５）に高電圧を印加し、ｎ型不純物層（２０２）を接地電位に保つことにより、薄い酸化膜（２０１）でトンネル電流を流し、浮遊ゲート（２０３）に電荷を注入してなされる。・・（略）・・
　（発明が解決しようとする問題点）
　この記憶素子がマトリックス配置された場合に選択されなり素子では、上記選択トランジスタ（２１１）のゲートを接地電位に保つ事によりｎ型不純物層（２０２）に高電位が印加されるのを防いでいる。即ち、
選択トランジスタ（２１１）はプログラム時の高電圧をカットオフする必要があるため、ゲ−ト（２０９）の長さを大きくとる必要がある。従って、素子を微細化する上で大きな問題点となっている
　本発明は上記の欠点に鑑みてなされたもので、高電圧をカットオフする必要のある
選択トランジスタの素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供する
　
　（刊２ウ）「（問題点を解決するための手段）
　本発明では第１図の如く記憶トランジスタはＰ型シリコン基板（１００）　に形成されたｎ型不純物層（１０２）の上部にトンネル電流を流す薄い酸化膜（１０１）を介して浮遊ゲート（１０３）が設置されており、浮遊ゲート（１０３）上に絶縁膜（１０４）を介して制御ゲート（１０５）が設置されており、基本的には従来例と変わるところはない。
　一方、
選択ゲート（１１２）は、シリコン基板（１００）に設けられた溝（１０８）上にゲート絶縁膜（１０９）を介してゲート電極（１１０）が設けられている点が特徴
（作用）
　このように構成することにより、
選択トランジスタ（１１２）のゲート長は充分長いにもかかわらず、その素子占有面積は大巾に減少している
　
　（刊２エ）「（実施例）
　以下、本発明の一実施例を用いて説明する。まず第３図（ａ）に示す如く、ｐ型シリコン基板（３００）上に素子分離領域を形成した後、ｎ型不純物層（３０１）、（３０２）を形成する。次に（ｂ）に示すように、
シリコン基板（３００）の一部をリアクティブエッチング等の方法によりエッチングし、溝（３０３）を形成し、その後、ゲート絶縁膜として、例えば４００Å程度の酸化膜を形成させる。続いて、（Ｃ）に示す如く、ｎ型不純物Ｎ（３０１）上の酸化膜を除去し、トンネル電流が流れうる程度のうすい酸化膜（３０５）（〜１００Å）を形成する。その後、多結晶シリコン層（３０６）を全面に堆積する。続いて、（ｄ）に示す如く多結晶シリコン（３０６）をパターニングし、選択トランジスタのゲート及び配憶トランジスタの浮遊ゲートを形成する
選択トランジスタ（３１０）のゲート電極は、シリコン基板（３００）中に形成された溝（３０３）に埋め込まれた形となっており、選択トランジスタ（３１２）のドレイン（３０９）、ソース（３０１）間の耐圧を著しく向上させる効果を与えている
　
　上記刊行物２の各記載事項を整理すれば、刊行物２には、
　「電気的に消去可能な不揮発性の記憶装置において、マトリックス配置された記憶素子の選択トランジスタのゲート長の長さを十分に長くとりながら、素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供するために、シリコン基板（３００）の一部をエッチングし、溝（３０３）を形成し、その後、選択トランジスタ（３１０）のゲート電極を、シリコン基板（３００）中に形成された前記エッチングされた溝（３０３）に埋め込まれた形に形成する。」
との技術事項が記載されているものである。
　
（４）対比
　　ア　本願補正発明と引用発明との対比
　　（ア）引用発明の「直列接続された複数のメモリセルを含むメモリセルユニット（即ちＮＡＮＤセルユニット）２０をロウ方向及びカラム方向にそれぞれ複数個ずつ配列して構成されるメモリセルアレイ１を有し、ＮＡＮＤセルユニット２０は、電荷蓄積層である浮遊ゲート２６を有するＭＩＳＦＥＴ構造の不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、その一端がＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線にＢＬに接続され、他端がＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続されるＮＡＮＤ型ＥＥＰＲＯＭ」は、本願補正発明の「ナンド型フラッシュメモリ素子」に相当する。
　　（イ）引用発明の「ｐ型ウェル２３の上であって、シリコン酸化膜からなる素子分離絶縁膜２４により区画された素子形成領域に形成され」た「選択トランジスタＳ１，Ｓ２」の「ゲート」は、半導体基板のアクティブ領域上に形成されていることは明らかであるから、本願補正発明の「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成されたドレインおよびソース選択トランジスタゲート」とは、「半導体基板のアクティブ領域上に形成されたドレインおよびソース選択トランジスタゲート」の点で一致する。
　　（ウ）引用発明の「ｐ型ウェル２３の上であって、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）の間に、複数の浮遊ゲート型ＥＥＰＲＯＭセルがソース，ドレインとなるｐ型ウェル２３内のｎ型拡散層３０をそれぞれ介して配設され」は、本願補正発明の「ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲート」に相当する。
　　（エ）引用発明の「浮遊ゲート型ＥＥＰＲＯＭセルのゲート長は、０．５ｕｍ以下０．０１ｕｍ以上であり、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く、１ｕｍ以下０．０２ｕｍ以上として形成し、これによりブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる」と、本願補正発明の「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」とは、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さが上記メモリセルゲートのチャネルの長さより長く形成されている」点で一致する。
　
　　イ　一致点及び相違点
　上記「ア（ア）」〜「ア（エ）」から、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。
　
　　（ア）　一致点
　「半導体基板のアクティブ領域上に形成されたドレインおよびソース選択トランジスタゲートと、
　上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
　上記ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さが上記メモリセルゲートのチャネルの長さより長く形成されているナンド型フラッシュメモリ素子。」
　
　　（イ）　相違点
　　　ａ　相違点１
　「ドレインおよびソース選択トランジスタゲート」を、本願補正発明は、「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に」形成したものであるのに対して、引用発明は、「半導体基板のアクティブ領域上に」形成したものである点。
　　　ｂ　相違点２
　本願補正発明は、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く、上記リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深みは上記アクティブ領域を限定する素子分離膜の深みより短いか、または同様である」のに対して、引用発明は、「ソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さがメモリセルゲートのチャネルの長さより長く」なっている点。
　
　（５）相違点１、２についての判断
　上記相違点１、２は、共に選択トランジスタゲートの構成に関していることから以下、まとめて検討する。
　
　ア　刊行物２には、再掲するが、以下の技術事項が記載されている。
　「電気的に消去可能な不揮発性の記憶装置において、マトリックス配置された記憶素子の選択トランジスタのゲート長の長さを十分に長くとりながら、素子占有面積を縮少し、もって、高集積化が可能な記憶素子を提供するために、シリコン基板（３００）の一部をエツチングし、溝（３０３）を形成し、その後、選択トランジスタ（３１０）のゲート電極を、シリコン基板（３００）中に形成された前記エッチングされた溝（３０３）に埋め込まれた形に形成する。」
　
　即ち、刊行物２には、電気的に消去可能な不揮発性の記憶装置において、選択ゲートのゲート長を長くしつつ、素子占有面積を縮少し、高集積化を図るために、シリコン基板にエッチングされた溝にゲート電極を埋め込むことが記載されており、刊行物２に記載された「シリコン基板にエッチングされた溝」は、本願補正発明の「半導体基板のアクティブ領域のうち一部がエッチングされたリセス領域」に相当するものである。
　
　イ　そして、引用発明と、刊行物２に記載された発明は共に、電気的に消去可能な不揮発性の記憶装置において、選択トランジスタゲートのゲート長を長くするとの技術事項において共通するものであり、半導体からなる記憶装置一般において、高集積化を図りたいとの課題は必然的に有しており、引用発明においても高集積化を図りたいとの課題を内在していることは明らかである。
　
　してみると、引用発明において、選択ゲートのゲート長を長くしたまま高集積化を図るために、刊行物２に記載されたシリコン基板にエッチングされた溝に選択ゲートのゲート電極を埋め込む構造を採用することは、当業者ならば容易に想到し得た事項である。
　
　ウ　また、引用発明においては、選択トランジスタＳ１，Ｓ２のゲート電極２６（ＳＳＬ），２６（ＧＳＬ）のゲート長（チャネル長）は、メモリセルのゲート長よりも長く形成されているものであるから、刊行物２に記載された上記技術を採用すれば、ゲート電極が埋め込まれた溝の周囲に形成されるゲートのチャネルは、溝に沿って縦方向に形成され、チャネルを形成するゲート長の長さについても、メモリセルのゲート長よりも長く形成することは、当然の事項である。
　
　エ　ところで、刊行物２には、溝の深さと素子分離領域の深さとの関係に関する記載はなされていない。
　しかしながら、素子分離領域・膜をその周囲に有するトランジスタ素子において、素子分離領域・膜自体は、素子を他の素子と分離するためのものであることから、ゲートのチャネル部分が周囲の素子分離領域よりも浅くなるように形成することは、例えば、下記周知例１，２に記載されているように周知の事項にすぎず、引用発明において、刊行物２に記載された選択ゲート用の溝形成技術を採用するに際して、選択トランジスタゲートの深みを素子分離絶縁膜の深みよりも短くすることは、実施化に際して当然考慮される事項にすぎない。
　
　＜周知例の記載事項＞
　＊周知例１：特開平３−１２９７７５号公報
　「（産業上の利用分野１
　この発明は、半導体装置およびその製造方法に関し、特に、半導体表面の凹凸が少なく、かつ、実効的なチャンネル長さが長い半導体装置およびその製造方法に関する。」（２頁右下欄５〜９行）
　「[作用]
　ゲート酸化膜とゲート電極とを、少なくとも基板の凹型溝の中に形成するので、基板表面からゲート酸化膜の表面までの高さを、従来よりも低くできる。
　また、チャンネルを凹型溝の外側に沿って形成するので、チャンネル長さが、凹型溝の深さの２倍分長くなる。」（４頁右下欄９〜１６行）
　「[実施例]・・（略）・・
凹型溝Ｔ１は、基板ｌの表面から８０００Åの深さ
レンチ分離領域８１
　次の工程では、第１Ｅ図に示す
深さ５０００Åの凹型溝Ｔ２
ゲート電極が、基板１の表面にある凹型溝Ｔ２の内部に形成されている
　
　＊周知例２：特開２００４−３１１９７７号公報
　「【００１９】
  図２及び図３を参照すると、フィールド領域１００ａ及びアクティブ領域１００ｂ（図２参照）が区分された半導体基板１００が提供される。前記
フィールド領域１００ａには、半導体基板１００の表面下の一定の厚さだけシリコン酸化膜が満たされた素子分離用トレンチが形成されている
アクティブ領域１００ｂは、前記フィールド領域１００ａにより孤立する
　【００２０】
  前記アクティブ領域１００ｂで、ゲートライン１３０が形成される部位には、ゲートトレンチ１１０（図３参照）が形成されている。前記
孤立した一つのアクティブ領域１００ｂには、二つのゲートトレンチが形成されている
　・図３には、フィールド領域の深さよりも、浅いゲートトレンチ１１０が示されている。
　
　オ　したがって、引用発明に、刊行物２に記載された「シリコン基板にエッチングされた溝にゲート電極を埋め込む」技術事項を採用し、本願補正発明の上記相違点１、２に係る構成とすることは、当業者ならば容易に想到し得た事項である。
　
　（６）　まとめ
　以上のとおり、本願補正発明は、刊行物１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４　補正の却下の決定の結論
　よって、本件補正は、平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので、同法１５９条１項において読み替えて準用する同法５３条１項の規定により、却下すべきものである。
　
　
第３　本願発明
１　上記「第２補正の却下の決定」での検討のとおり、平成２４年１１月　５日に提出された手続補正書による本件補正は却下されたので、本願の請求項１〜２４に係る発明は、本件補正前の請求項１〜２４に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　「【請求項１】
　半導体基板のアクティブ領域より低くリセスされて形成され、チャネルの長さは上記アクティブ領域を限定する素子分離膜の長さ（縦方向の深さ）より短いか、または同様であるドレイン選択トランジスタゲート及びソース選択トランジスタゲート；及び
　上記ソース選択トランジスタゲートと上記ドレイン選択トランジスタゲートとの間の上記アクティブ領域上に形成されたメモリセルゲートを含み、
　上記リセスされて形成されたソース選択トランジスタゲート及びドレイン選択トランジスタゲートのチャネルの長さ(縦方向)が上記メモリセルゲートのチャネルの長さより長く形成されることを特徴とするナンド型フラッシュメモリ素子。」
　
２　引用刊行物の記載事項
　刊行物１、２の記載事項については、前記「第２　３　（３）ア」〜「第２　３　（３）イ」のとおりである。
　
３　対比・判断 
　前記「第２　２補正の適否」で検討したように、
（１）本件補正前の請求項１のドレイン選択トランジスタゲート及びソース選択トランジスタゲートに関して「アクティブ領域より低くリセスされて形成され」を、「アクティブ領域のうち一部がエッチングされたリセス領域を埋め込み、上記アクティブ領域上に形成された」と限定的に減縮し、
（２）本件補正前の請求項１の「ドレイン選択トランジスタゲート及びソース選択トランジスタゲート」の「上記アクティブ領域を限定する素子分離膜の長さ（縦方向の深さ）より短いか、または同様である」部分について、「チャネルの長さ」を、明りょうでない記載の釈明として「リセス領域を埋め込む上記ソースおよびドレイン選択トランジスタの深み」と補正したものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記「第２　３」において検討したとおり、刊行物１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 
　
　
第４　結言 
　以上のとおり、本願発明は、刊行物１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
 　よって、結論のとおり審決する。