【事件の表示】
　平成　１年特許願第２１２２８５号「半導体入出力保護装置」拒絶査定に対する審判事件［平成　３年　４月　２日出願公開、特開平　３−　７６１５３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．本願の経緯および本願発明の要旨
　本願は、平成元年８月１８日の出願であって、その請求項２に係る発明（以下、「本願第２発明」という。）は、平成１２年６月２６日付けの手続補正書で補正された明細書及び図面からみて、その特許請求の範囲の請求項２に記載された次のとおりである。
「第１の電源端と第２の電源端に接続した内部回路と、前記内部回路の入力あるいは出力となる端子と、前記端子に直接アノードが接続し前記第１の電源端にカソードが接続した第１のダイオードと、前記端子に直接カソードが接続し前記第２の電源端にアノードが接続した第２のダイオードとを含む半導体入出力保護装置において、更に前記第１の電源端と前記第２の電源端との間にドレインとソースが接続されたＭＯＳ保護素子を有することを特徴とする半導体入出力保護装置。」
　
２．引用刊行物記載の発明
　これに対して、当審の拒絶の理由で引用した、本願出願前に頒布された刊行物である特開昭６０−１６０６５０号公報（以下、「引用例１」という）には、
「〔発明の実施例〕以下、図面を参照して本発明の一実施例を詳細に説明する。第２図はＣＭＯＳ集積回路内の一部を示しており、２１および２２はＶＤＤ電源ラインおよびＶＳＳ電源ライン、２３はｐチャンネルＭＯＳトランジスタ２４およびｎチャンネルＭＯＳトランジスタ２５からなるＣＭＯＳインバータ、２６および２７は上記ＣＭＯＳインバータ２３の入力ノードおよび出力ノード、２８および２９は上記入力ノード２６と前記各電源ライン２１、２２との間に接続されたｐｎ接合からなる入力保護ダイオード、３０は前記ｐチャンネルＭＯＳトランジスタ２４のドレイン・基板間の寄生ダイオード、３１は前記ｎチャンネルＭＯＳトランジスタ２５のウエル・ドレイン間の寄生ダイオードである。そして、本発明においては、２種の電源ライン２１、２２相互間に、ＣＭＯＳ集積回路の全てのｐｎ接合の逆耐圧およびＭＯＳトランジスタのドレイン・ソース間耐圧よりも若干低いツエナー電圧を有するツエナーダイオード３２が挿入されて接続されている。上記構成のＣＭＯＳ集積回路においては、ＶＤＤ電源ライン２１に集積回路内のｐｎ接合の逆耐圧を超えるような雑音電圧が加わり、前述したような寄生トランジスタ（第１図１６、１７参照）にトリガー電流が流れようとした場合、当然に上記雑音電圧はツエナーダイオード３２のツエナー電圧を超えているから２種の電源ライン２１、２２間にツエナーダイオード３２を通して貫通電流が流れる。」（第２頁右下欄第４行〜第３頁左上欄第１４行）が、第１図、第２図と共に記載されている。
　したがって、上記各記載から、引用例１には、
「ＶＤＤ電源ライン２１およびＶＳＳ電源ライン２２に接続したＣＭＯＳインバータ２３と、前記ＣＭＯＳインバータ２３の入力ノード２６に直接アノードが接続し前記ＶＤＤ電源ライン２１にカソードが接続した入力保護ダイオード２８と、前記入力ノード２６に直接カソードが接続し前記ＶＳＳ電源ライン２２にアノードが接続した入力保護ダイオード２９とを含む半導体入力保護装置において、更に２種の電源ライン２１、２２相互間にツエナーダイオード３２が挿入されて接続されている半導体入力保護装置。」が記載されているものと認められる。
　
　同じく当審の拒絶の理由で引用した、本願出願前に頒布された刊行物である特開昭６０−１０７６７号公報（以下、「引用例２」という）には、
「２．特許請求の範囲　半導体チップに形成された集積回路に動作電圧を供給するための電源線間に、該電源線間の電位差が該動作電圧よりも大なる時に該電源線間を短縮させる保護回路を接続したことを特徴とする半導体装置。
３．発明の詳細な説明　（１）発明の技術分野　本発明は　Ｃ−ＭＯＳ回路の如く電源ライン間インピーダンスが高い回路で構成した集積回路に対して、外部から侵入する静電荷を効率良く排除しうる静電保護回路を有する半導体装置に関する。」（第１頁左下欄第４〜１５行）、
「（５）発明の実施例　第１図の回路は本発明の原理を示すもので、半導体チップ内へ動作電圧を供給する電源パッドＶＣＣ、ＶＳＳの近くに、抵抗Ｒ１、Ｒ２および４個のトランジスタＱ１．．．Ｑ４を配置する。Ｒ１、Ｒ２は、静電荷の衝撃（インパクト）は緩和するが、電源電流供給に支障のない程度に低い値のものとし、また多結晶シリコンの如く基板との間にジャンクション（接合）を構成しない物質で形成する。トランジスタＱ１．．．Ｑ４は外部から侵入する静電荷を排除するために配置される。Ｑ１〜Ｑ４はしきい値電圧の高い（例えば１０Ｖ〜２０Ｖ）フィールドトランジスタとし、通常の動作状態では導通しないが、静電荷の如く大なる電位が侵入するとオンになり、静電荷を吸収しバイパスさせるものとする。更に、抵抗Ｒ１、Ｒ２は通常の動作状態においては半導体チップの特性に影響を与えないよう、内部回路に求められる特性に応じて選定する。例えばＶＣＣから侵入する正の静電気はその衝撃が先ずＲ１で緩和され、Ｑ１、Ｑ３を通じてＶＳＳ側へ逃され、ＶＣＣ−ＶＳＳ間の電位差が押えられ、内部素子間電位差を押えることが可能となり、その結果静電ストレスに対する耐性を得ることができる。上記した回路は第２図に、その（ａ）には回路図で、（ｂ）には半導体装置の平面図で、また（ｃ）には同図（ｂ）における線ＡＢＣに沿う断面図で示され、線ＡＢ、線ＢＣに対応する部分は同図（ｃ）にはＡ、Ｂ、Ｃの符号を付して示す。なお、第２図以下において既に図示した部分と同じ部分は同じ符号を付して表示するとして、第２図において、１は半導体基板、２はＶＣＣパッドを形成するアルミニウム配線、３は絶縁膜、４はフィールド絶縁膜、５は多結晶シリコン（ポリシリコン層）、６はコンタクトホール、７はソース・ドレイン用拡散領域、８は内部回路へ延びるＶＣＣライン、９は内部回路末端となるＶＳＳラインを示す。ポリシリコン層５はＲ１を構成し、Ｑ１、Ｑ２は第２図（ｄ）に示される如くに構成される。第２図に示される構造において、ＶＣＣパッド１をＶＳＳパッドへ、Ｒ１をＲ２へ、Ｑ１をＱ４へ、Ｑ２をＱ３へ変更すると、ＶＳＳパッド側パターンが構成できる。Ｒ１、Ｒ２の値としては、内部回路の消費電流の変化量と内部回路の電源ノイズに対する耐性によって異なるが、１００ｍＡの消費電流の素子であれば、０〜１Ωが望ましい。一般的に、回路保護のためには高い方が、また内部回路の安定動作のためには低い方が望ましい。第１図の回路と内部回路の関係を第３図に示す。図示のインバータ１１は集積回路を構成するものの一つで、Ｐチャネルトランジスタ１２とＮチャネルトランジスタ１３とが直列に配置され、入力１４は両トランジスタに共通につながり、また両トランジスタの間から出力１５が取り出される。かかるインバータにおいて、ＶＣＣおよびＶＳＳの電圧は通常の動作状態においてそれぞれ５Ｖ、０Ｖである。また、ＶＣＣとインバータ１１との間にはＲ３を配置する。」（第１頁右下欄第１７行〜第２頁左下欄第１５行）、
「ＶＣＣパッドに正の静電荷が入った場合、第４図を参照すると、トランジスタ１６に印加される電圧＋ＶＧが１０Ｖ以上の時トランジスタがオンし、電流は矢印の方向に流れてＶＳＳに吸収される。なお、トランジスタ１６のしきい値ＶＴＭは約１０Ｖとする。」（第２頁右下欄第２〜６行）が、第１図、第２図、第３図、第４図と共に記載されている。
　
３．対比
　本願第２発明と引用例１に記載された発明とを対比すると、本願第２発明の「第１の電源端」、「第２の電源端」、「内部回路」、「前記内部回路の入力となる端子」、「第１のダイオード」、「第２のダイオード」は、それぞれ引用例１に記載された発明の「ＶＤＤ電源ライン２１」、「ＶＳＳ電源ライン２２」、「ＣＭＯＳインバータ２３」、「前記ＣＭＯＳインバータ２３の入力ノード２６」、「入力保護ダイオード２８」、「入力保護ダイオード２９」に相当する。
　また、引用例１の第２図に記載された装置において、ＣＭＯＳインバータ２３の入力ノード２６に高電圧が印加されると、ツエナーダイオード３２は電源間を低インピーダンスで接続するから、該ツエナーダイオード３２は、電源間に接続された保護素子としての機能をも有しているということができる。従って、本願第２発明の「前記第１の電源端と前記第２の電源端との間にドレインとソースが接続されたＭＯＳ保護素子」と、引用例１に記載された発明の「２種の電源ライン２１、２２相互間に挿入されて接続されているツエナーダイオード３２」は、「前記第１の電源端と前記第２の電源端との間に接続された保護素子」である点で一致する。
　してみると、本願第２発明と引用例１に記載された発明は、
「第１の電源端と第２の電源端に接続した内部回路と、前記内部回路の入力あるいは出力となる端子と、前記端子に直接アノードが接続し前記第１の電源端にカソードが接続した第１のダイオードと、前記端子に直接カソードが接続し前記第２の電源端にアノードが接続した第２のダイオードとを含む半導体入出力保護装置において、更に前記第１の電源端と前記第２の電源端との間に保護素子を有することを特徴とする半導体入出力保護装置。」である点で一致する。
　一方、前記保護素子が、本願第２発明では「前記第１の電源端と前記第２の電源端との間にドレインとソースが接続されたＭＯＳ」であるのに対して、引用例１に記載された発明では「２種の電源ライン２１、２２相互間に挿入されて接続されているツエナーダイオード３２」である点において相違する。
　
４．当審の判断
　端子間に設定電圧以上の電圧が印加された場合に、該端子間を低インピーダンスで接続する機能を有する半導体素子として、「第１の電源端と第２の電源端との間にドレインとソースが接続されたＭＯＳ」は引用例２にも記載されているように周知である。
　ところで、半導体装置の設計において、一の機能を有する素子を、他の同様な機能を有する素子に置き換えることは、当業者が適宜行う設計事項にすぎない。
　そして、引用例１に記載された発明の「２種の電源ライン２１、２２相互間に挿入されて接続されているツエナーダイオード３２」を、同様の機能を有する周知の半導体素子である「第１の電源端と第２の電源端との間にドレインとソースが接続されたＭＯＳ」に置き換えることを妨げるような特段の阻害要因は認められない。
　してみれば、引用例１に記載された発明の「２種の電源ライン２１、２２相互間に挿入されて接続されているツエナーダイオード３２」を、「第１の電源端と第２の電源端との間にドレインとソースが接続されたＭＯＳ」に置き換えることは、当業者が容易になし得たことであるといえる。
　したがって、上記相違点は当業者が容易に想到し得たことである。
　また、本願第２発明は、前記各引用例に記載されたものから予測し得ない効果を奏するということもできない。
　
５．むすび
　以上のとおりであるから、本願の請求項２に係る発明は、上記引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　そうである以上、他の発明について検討するまでもなく、本願は拒絶されるべきである。
　よって、結論のとおり審決する。