【事件の表示】
　特許第３２０１４７５号「半導体装置およびその製造方法」の請求項１ないし２３、２５、２６、２９、３１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３２０１４７５号の請求項１ないし２３、２５、２６、２９、３１に係る特許を維持する。
【理　由】
１．手続の経緯　
　本件特許第３２０１４７５号に係る発明についての出願は、平成１１年５月１４日に特許出願したものであって、平成１３年６月２２日にその発明について特許の設定登録がされ、その後、尾上嘉代及びシャープ株式会社により特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１４年７月１５日付けで訂正請求されるとともに特許異議意見書が提出されたものである。　
　     
２．訂正の適否についての判断
２−１．訂正の内容
特許権者が求めている訂正の内容は、以下のａ〜ｄのとおりである。
ａ．請求項１，発明の詳細な説明１０段落２〜３行の「表面に段差部を有する結晶性基板」を「表面に段差部を有し、六方晶または主面が（１、１、１）面である立法晶の結晶性基板」と訂正する。
ｂ．請求項８の「結晶性基板」を「六方晶または主面が（１、１、１）面である立法晶の結晶性基板」と訂正する。
ｃ．請求項１９の「基板」を「六方晶または主面が（１、１、１）面である立法晶の基板」と訂正する。
ｄ．請求項２５の「基板」を「六方晶または主面が（１、１、１）面である立法晶の基板」と訂正する。 
                  　　
２−２．訂正の目的の適否、訂正範囲の適否及び拡張・変更の存否
　上記訂正事項ａ〜ｄにおける請求項の訂正は、訂正前の特許明細書２０段落１〜７行「基板１の面方位としては、立方晶系結晶の（１、１、１）面、（−１、１、１）面、（１、−１、１）面、（−１、−１、１）面、（１、１、−１）面、（−１、１、−１）面、（１、−１、−１）面、（−１、−１、−１）面、あるいは六方晶系半導体の（０、０、０、１）面、（０、０、０、−１）面などを選択できる。」の記載に基いて「結晶性基板」の材料を限定するものであるから、特許請求の範囲の減縮を目的とするものと認められる。また上記訂正事項ａのうち、発明の詳細な説明の記載を訂正するものは、上記請求項の訂正に対応してこれと整合させようとするものであるから明瞭でない記載の釈明を目的とするものと認められる。           
　　                      
２−３．むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項及び同条第３項において準用する特許法第１２６条第２項から第４項までの規定に適合するので、当該訂正を認める。
　
３．特許異議の申立についての判断
３−１．特許異議の申立の理由の概要
特許異議申立人　尾上嘉代は下記甲第１ないし６号証を提出して、
（１）本願請求項１に係る発明は甲第１，２，３号証に記載された発明に基づいて容易に発明し得たものである。
（２）本願請求項２から７に係る発明は甲１号証に基づいて又は甲２号証に甲１号証を組み合わせて当業者が容易に発明できたものである。
（３）本願請求項８から１４に係る発明の特許は甲１号証又は甲２号証に、甲３号証及び甲５号証に示された周知技術を組み合わせることにより、当業者が容易に発明し得たものである。
（４）本願請求項１５から１９，２５に係る発明は、請求項１又は８に係る発明と同一の理由により進歩性を欠如している。
（５）本願請求項２０，２３，２６，２９に係る発明は、請求項１９及び２５に係る発明と同一の理由により進歩性を欠如する。
（６）本願請求項３１に係る発明は、請求項１に係る発明と同一の理由により進歩性を欠如している。　
と主張している。
　　
　＜尾上嘉代が提出した証拠＞
甲第１号証：特開平６−２１６０３７号公報（以下、刊行物１という。）
甲第２号証：Ｊ．Ａｐｐｌ．Ｐｈｙｓ，Ｖｏｌ７１，Ｎｏ．１７，ｐ．２４７２−２４７４（以下、刊行物２という。）
甲第３号証：特開昭５７−１１５８４９号公報（以下、刊行物３という。）
甲第４号証：日本結晶成長学会，”結晶成長ハンドブック”，共立出版株式会社，１９９５年９月１日，ｐ．１９０−１９１（以下、刊行物４という。）
甲第５号証：特開平３−１３３１８２号公報（以下、刊行物５という。）
甲第６号証：加藤浩太郎，”ＬＳＩ技術の基礎”，株式会社オーム社，平成４年１月３０日，ｐ．２２−２３（以下、刊行物６という。）
　                             
　また、特許異議申立人　シャープ株式会社は下記甲第１−３号証及び参考資料１−３を提出して、 
（１）本願請求項１，１９，２０に係る発明は、甲１号証及び甲２号証により容易になしうるものである。
（２）本願請求項２−４，６，７，２３に係る発明は、甲１号証により容易になしうるものである。
（３）本願請求項１５−１８に係る発明は、甲２号証により容易になしうるものである。
（４）本願請求項２１，２２に係る発明は、甲１号証及び甲２号証によりもしくは甲１号証及び甲２号証に甲３号証を組み合わせて容易になしうるものである。             
  と主張している
　
＜シャープ株式会社が提出した証拠＞
甲第１号証：特開平５−３６６０２号公報（以下、刊行物７という。）
甲第２号証：特開平１０−２２５６８号公報（以下、刊行物８という。）
甲第３号証：特開平９−１７２２００号公報（以下、刊行物９という。）
参考資料１：日本学術振興会，”短波長デバイス第１６２委員会　第１２回研究会資料”，平成１０年７月３日，ｐ．７−１２（以下、刊行物１０という。）　
参考資料２：Ｊａｐ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ３６，１９９７年７月１５日，ｐ．８９９−９０３（以下、刊行物１１という。）
参考資料３：ＮＩＫＫＥＩ　ＥＬＥＣＴＲＯＮＩＣＳ．Ｎｏ７８０，２０００年１０月９日，ｐ．２９（以下、刊行物１２という。）　    
　
３−２．本件発明
　本件の訂正後の請求項１−２３，２５，２６，２９，３１に係る発明は、訂正された特許明細書の記載からみて、その特許請求の範囲１−２３，２５，２６，２９，３１に記載された次の事項により特定されるとおりのものである。（以下、本件発明１−２３，２５，２６，２９，３１という。）　
　
【請求項１】　表面に段差部を有し、六方晶または主面が（１、１、１）面である立法晶の結晶性基板と、前記結晶性基板上に形成されるとともに前記段差部の低い側に欠陥が集結してなる高欠陥領域と、前記高欠陥領域の近傍に形成された低欠陥領域とを有するIII族窒化物半導体層とを有し、前記低欠陥領域に能動領域が形成された半導体装置。
【請求項２】　前記結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度以下である請求項１記載の半導体装置。
【請求項３】　前記段差部が前記結晶性基板に設けられた凸部、凹部をなす請求項１記載の半導体装置。
【請求項４】　前記凸部が順メサ構造をなす請求項３記載の半導体装置。
【請求項５】　前記凸部の断面が上に凸の三角形である請求項３記載の半導体装置。
【請求項６】　前記段差部が周期的な構造を有する請求項１記載の半導体装置。        
【請求項７】　前記凸部、または前記凹部が周期的な構造を有する請求項３記載の半導体装置。
【請求項８】　六方晶または主面が（１、１、１）面である立法晶の結晶性基板と、前記結晶性基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された能動領域とを有する半導体装置であって、前記結晶性基板と前記第１の半導体層とはともに主平面内に段差部を有する結晶面が形成され、前記第１の半導体層および前記第２の半導体層はともにIII族窒化物半導体よりなり、かつ前記第１の半導体層は前記段差部の低い側に欠陥が集結してなる高欠陥領域を有する半導体装置。
【請求項９】　前記結晶性基板または前記第１の半導体層の段差部が前記結晶性基板に設けられた凸部、凹部をなす請求項８記載の半導体装置。
請求項１０】　前記結晶性基板の段差部の上に前記第１の半導体層の段差部が配置された請求項８記載の半導体装置。
【請求項１１】　前記凸部が順メサ構造をなす請求項９記載の半導体装置。
【請求項１２】　前記凸部の断面が上に凸の三角形である請求項９記載の半導体装置。
【請求項１３】　前記段差部が周期的な構造を有する請求項８記載の半導体装置。
【請求項１４】　前記凸部、または凹部が周期的な構造を有する請求項９記載の半導体装置。
【請求項１５】　前記能動領域がIII族窒化物よりなり、かつ発光素子の発光領域である請求項１または８に記載の半導体装置。
【請求項１６】　前記能動領域がIII族窒化物よりなり、かつ電界効果トランジスタのゲートである請求項１または８に記載の半導体装置。
【請求項１７】　前記能動領域がIII族窒化物よりなり、かつバイポーラトランジスタのベースである請求項１または８に記載の半導体装置。
【請求項１８】　前記能動領域がIII族窒化物よりなり、かつダイオードの接合領域である請求項１または８に記載の半導体装置。
【請求項１９】　六方晶または主面が（１、１、１）面である立法晶の基板の主平面に段差部を設ける工程と、前記段差部が形成された基板の上にIII族窒化物よりなる半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を形成させ、かつ前記高欠陥領域の近傍に低欠陥領域を形成させるように設ける工程と、前記低欠陥領域に能動領域を形成する工程とを有する半導体装置の製造方法。
【請求項２０】　前記結晶面を形成する工程が、基板の上にマスクを形成し、前記基板の前記マスクで覆われていない部分を選択的にエッチングする工程である請求項１９記載の半導体装置の製造方法。
【請求項２１】　前記基板がＡｌxＧａ1-xＮ（０≦ｘ≦１）よりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌyＧａ1-yＮ（０≦ｙ≦１）よりなる層を形成する工程である請求項１９記載の半導体装置の製造方法。
【請求項２２】　前記基板がサファイア、炭化珪素、珪素または砒化ガリウムよりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌaＧａ1-aＮ（０≦ａ≦１）よりなる層を形成する工程であり、かつ前記半導体層を形成する工程の前に４００℃以上９００℃以下の結晶成長温度でＡｌbＧａ1-b Ｎ（０≦ｂ≦１）よりなる層を形成する工程を備えた請求項１９記載の半導体装置の製造方法。
【請求項２３】　前記半導体層を形成する工程において、前記半導体層に１０21ｃｍ-3以下の不純物を添加する請求項１９記載の半導体装置の製造方法。
【請求項２５】　六方晶または主面が（１、１、１）面である立法晶の基板の主平面に段差部を形成する工程と、前記段差部が形成された基板の上に第１の半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を有するように形成する工程と、前記第１の半導体層の主平面上に段差部を形成する工程と、前記段差部が形成された第１の半導体層の上にIII族窒化物よりなる第２の半導体層を形成する工程と、前記第２の半導体層に能動領域を形成する工程とを有する半導体装置の製造方法。
【請求項２６】　前記第２の半導体層を形成する工程が、前記第１の半導体層の上にマスクを形成し、前記第１の半導体層の前記マスクで覆われていない部分を選択的にエッチングする工程である請求項２５記載の半導体装置の製造方法。
【請求項２９】　前記第２の半導体層を形成する工程において、前記第２の半導体層に１０21ｃｍ-3以下の不純物を添加する請求項２５記載の半導体装置の製造方法。
【請求項３１】　前記結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度より大きい請求項１記載の半導体装置。
　
３−３．刊行物の記載の発明
　刊行物１：「ＧａＡｓ基板１上にアンドープＩｎＰ層２を１〜２μｍ成長する。このＩｎＰ層２上にＣＶＤ法によりＳｉＯ２膜を形成した後レジストを塗布する。次に電子線描画装置により露光し、更にドライエッチングによりＳｉＯ２膜の窓開けを行い０．２μｍ幅のラインアンドスペースを有するストライプ構造を形成した。この時ストライプ方向は化学エッチング後のメサ形状が順メサ形状となる様にした。レジスト除去後ＨＢｒ＋Ｈ２Ｏ２系エッチャントを用いて図１及び図３に示すような多数の（１１１）面を有するグレーティング状の凹凸３を形成する。このような凹凸３の形状においてはレジスト膜をマスクとして直接ＩｎＰ層２をエッチングとしても良く、マスク材とエッチング液の選択によっては図示するようなのこぎり状の鋭角な断面構造を持つ凹凸ではなく、凸部に平坦面たとえば（１００）面が存在しても良い。」「ヘテロエピタキシャル成長層中に多数の（１１１）面を有する歪層を形成することにより、ヘテロ界面から成長層上部へ貫通する転位の大部分は歪層界面すなわち（１１１）面に沿って曲げられるため転位間の反応及び消滅が起こりやすく、また歪層界面に沿って更に上部に貫通する転位も近接する歪層の山の９０°異なった（１１１）歪層から伝播した転位と反応し消滅あるいは減少する」と記載されている。              
                                 
刊行物２：ＧａＮ／ＡｌＮ／６Ｈ−ＳｉＣ（０００１）積層構造の上面に、円形窓を有するＳｉＯ２層を形成し、その上にＧａＮ層を選択成長することが記載されており、そのＧａＮ層の窓部上方にある領域Ａは転位密度が高く、ＳｉＯ２層の窓部を囲む位置にある領域Ｂは転位密度が低い。
　
刊行物３：ａ）サファイア基板上にＧａＡｓをエピキタル成長させる工程、ｂ）ホトエッチングにより格子状、ｃ）溝状または点状にパターニングする工程、ｄ）再びＧａＡｓをエピタキシャル成長する工程、ｅ）研磨によりエピタキシャル層を平坦にする工程、上記ａ）−ｅ）の工程を複数回繰り返すことにより欠陥が少なくなる。
　
刊行物４：結晶成長において、一般に転位はその長さを最小にするため、界面に垂直に交わるはずであると記載されている。
　
刊行物５：半導体基板表面に複数の窓部を設けた薄膜を有し、該窓部に露出した基板部分を種として、種部より基板表面に平行な方向に連続してエピタキシャル成長させ、結晶成長速度の結晶方位依存性を用いて単結晶を基板表面に平行な方向に成長させることにより、基板からの転位の伝播が遮断される点。
　
刊行物６：ｎ型半導体のドナー濃度は通常１０１５〜１０２１ ｃｍ−３ 、ｐ型半導体のアクセタプル濃度は通常１０１５〜１０２０ ｃｍ−３ 程度である。
　
刊行物７：（０００１）面を有する六方晶半導体基板の主面に線状の凹凸部を形成し、その主面に基板と同じ結晶構造の半導体単結晶を成長形成させる。もっとも成長の遅い（０００１）面以外の方向に成長が行われることにより結晶成長速度を高くして、欠陥の少ない平滑な結晶が形成される。
　
刊行物８：基板上に設ける結晶層の成長温度よりも高い融点を有した基板上に、絶縁膜として酸化膜又は窒化膜を設け、該絶縁膜の表面を窒化処理することにより、窒化物半導体の核形成のために必要な均一な表面を形成することにより、結晶欠陥を減少させる。さらに該絶縁膜をマスクとして、窒化物半導体層を横方向に成長させることにより、結晶欠陥をさらに減少させる。
　
刊行物９：サファイア基板上にＡｌＮ層、ＧａＡｌＮ層の順に積層する点。ｎ型ＧａＮ緩衝層を設ける点
                     
刊行物１０：サファイア基板上にＧａＮ層、開口ストライプパターン状のＳｉＯ２のマスクを積層したものの上のＧａＮ層を成長させると、マスクにより転位は縦方向から横方向に折れ曲がり、この伝播方向の変化により膜表面近傍の転位密度が減少している。
　
刊行物１１：基板上にＧａＮ層、開口ストライプパターン状のＳｉＯ２のマスクを積層したものの上のＧａＮ層を成長させると、ＧａＮ層が凹凸表面を有し、ＳｉＯ２上では凹であり開口部上では凸であることが記載されている。
　
刊行物１２：サファイア基板のＧａＮ膜上にＳｉＯ２でストライプ状のマスクを形成し、その上にＧａＮ結晶を成長させる。ＳｉＯ２でカバーした領域には当初、ＧａＮ結晶が成長せず、カバーされていない部分だけが盛り上がり始める。さらにＧａＮ結晶が成長すると、基板と平行方向（ラテラル部分）にも結晶はしだいに伸びていく
。ラテラル成長した部分には、サファイア基板とＧａＮ膜の格子定数の差などに起因する結晶欠陥がほとんど発生しない。さらに成長すると、ラテラル成長が進んで平坦な表面が得られる。
　       
３−４．対比・判断
本件発明１について
　本件発明１と刊行物１−１２記載の発明を対比すると、刊行物１−１２には、本件発明１の構成である「段差部の低い側に欠陥が集結してなる高欠陥領域と、前記高欠陥領域の近傍に形成された低欠陥領域とを有するIII族窒化物半導体層とを有し、前記低欠陥領域に能動領域が形成された」点が記載も示唆もされていない。
　いいかえれば本件発明はIII族窒化物半導体の結晶欠陥が成長方向に沿って伝播するという性質に着目し、結晶性基板に予め段差部を設け、その上にIII族窒化物半導体層を成長させると、段差部によりIII族窒化物半導体層の成長方向が屈曲されるので、結晶欠陥も屈曲して伝播し、段差部の低い側に結晶欠陥が集結した結果、低欠陥領域を生じさせるものであるが、刊行物１−５，７，８，１０−１２記載の各発明は、結晶欠陥を低減させるという点では本願発明と一致するものの、メカニズムが異なるものである。
　また刊行物６，９はそれぞれ「ｎ型半導体のドナー濃度は通常１０１５〜１０２１ ｃｍ−３ 、ｐ型半導体のアクセタプル濃度は通常１０１５〜１０20 ｃｍ−３ 程度である」「サファイア基板上にＡｌＮ層、ＧａＡｌＮ層の順に積層する点。ｎ型ＧａＮ緩衝層を設ける点」に関する技術文献であり、本件発明１の結晶欠陥を低減させることとは直接関連がない。
  したがって、本件発明１は、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。
　　
本件発明２−７，３１について
　本件発明２，３，６，３１は、本件発明１の技術事項を、さらにそれぞれ「結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度以下である」「前記段差部が前記結晶性基板に設けられた凸部、凹部をなす」「前記段差部が周期的な構造を有する」「前記結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度より大きい」と技術的に限定するものであり、本件発明４，５，７は本件発明３の技術事項をさらにそれぞれ「前記凸部が順メサ構造をなす」「前記凸部の断面が上に凸の三角形である」「前記凸部、または前記凹部が周期的な構造を有する」と技術的に限定するものである。
　よって本件発明２−７，３１は、上記＜本件発明１について＞と同様の理由により、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。 
                  
本件発明８について
　本件発明８と刊行物１−１２記載の発明を対比すると、刊行物１−１２には本件発明８の構成である「前記結晶性基板と前記第１の半導体層とはともに主平面内に段差部を有する結晶面が形成され、前記第１の半導体層および前記第２の半導体層はともにIII族窒化物半導体よりなり、かつ前記第１の半導体層は前記段差部の低い側に欠陥が集結してなる高欠陥領域を有する」点が記載も示唆もされていない。（この点の詳細は、上記＜本件発明１について＞を参照のこと）
  したがって、本件発明８は、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。
　
本件発明９−１４について    
　本件発明９，１０，１３は、本件発明８の技術事項を、さらにそれぞれ「結晶性基板または前記第１の半導体層の段差部が前記結晶性基板に設けられた凸部、凹部をなす」「結晶性基板の段差部の上に前記第１の半導体層の段差部が配置された」「段差部が周期的な構造を有する」と技術的に限定するものであり、本件発明１１，１２，１４は本件発明９の技術事項をさらにそれぞれ「凸部が順メサ構造をなす」「凸部の断面が上に凸の三角形である」「凸部、または凹部が周期的な構造を有する」と技術的に限定するものである。
　よって本件発明９−１０，１３は、上記＜本件発明８について＞で記載したと同様の理由により、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。 
　                             
請求項１５−１８について
  本件発明１５−１８は、本件発明１または８の技術事項を、さらにそれぞれ「前記能動領域がIII族窒化物よりなり、かつ発光素子の発光領域である」「前記能動領域がIII族窒化物よりなり、かつ電界効果トランジスタのゲートである」「前記能動領域がIII族窒化物よりなり、かつバイポーラトランジスタのベースである」「前記能動領域がIII族窒化物よりなり、かつダイオードの接合領域である」と技術的に限定するものである。
  よって本件発明１５−１８は、上記＜本件発明１について＞、＜本件発明８について＞で記載したと同様の理由により、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。 
　
本件発明１９について
　本件発明１９は、装置として記載されている本件発明１を、実質的に方法として記載したものであるから、その判断は上記＜本件発明１について＞で記載したと同様である。
　よって本件発明１９は、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。
　                        
本件発明２０−２３について                                     
　本件発明２０−２３に係る各発明は、本件発明１９の技術事項を、さらにそれぞれ「前記結晶面を形成する工程が、基板の上にマスクを形成し、前記基板の前記マスクで覆われていない部分を選択的にエッチングする工程」「前記基板がＡｌxＧａ1-xＮ（０≦ｘ≦１）よりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌyＧａ1-yＮ（０≦ｙ≦１）よりなる層を形成する工程」「前記基板がサファイア、炭化珪素、珪素または砒化ガリウムよりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌaＧａ1-aＮ（０≦ａ≦１）よりなる層を形成する工程であり、かつ前記半導体層を形成する工程の前に４００℃以上９００℃以下の結晶成長温度でＡｌbＧａ1-b Ｎ（０≦ｂ≦１）よりなる層を形成する工程」「前記半導体層を形成する工程において、前記半導体層に１０21ｃｍ-3以下の不純物を添加する請求項１９記載の半導体装置」と技術的に限定するものである。
　よって本件発明９−１８は、上記＜本件発明１９について＞で記載したと同様の理由により、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。
　
本件発明２５について
　本件発明２５は、装置として記載されている本件発明８を、実質的に方法として記載したものであるから、その判断は上記＜本件発明８について＞で記載したと同様である。
　よって本件発明２５は、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。 
　
本件発明２６，２９について
　本件発明２６，２９は、本件発明２５の技術事項を、さらにそれぞれ「前記第２の半導体層を形成する工程が、前記第１の半導体層の上にマスクを形成し、前記第１の半導体層の前記マスクで覆われていない部分を選択的にエッチングする工程」「前記第２の半導体層を形成する工程において、前記第２の半導体層に１０２１ｃｍ−３以下の不純物を添加」と技術的に限定するものである。
　よって本件発明２６，２９は、上記＜本件発明２５について＞で記載したと同様の理由により、刊行物１−１２に記載された発明であるとすることができず、また、刊行物１−１２に基いて当業者が容易に発明をすることができたものであるとすることができない。
 　
４．むすび
　以上のとおりであるから、特許異議の申立の理由及び証拠によっては、本件発明１−２３，２５，２６，２９，３１についての特許を取り消すことはできない。　　
　また、他に本件発明１−２３，２５，２６，２９，３１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。   
【異議決定日】
平成１４年１０月１７日（２００２．１０．１７）
【訂正の要旨】
訂正事項（訂正の要旨）
ａ．特許明細書中の特許請求の範囲の減縮を目的として、「（請求項１）表面に段差部を有する結晶性基板と、前記結晶性基板上に形成されるとともに前記段差部の低い側に欠陥が集結してなる高欠陥領域と、前記高欠陥領域の近傍に形成された低欠陥領域とを有するＩＩＩ族窒化物半導体層とを有し、前記低欠陥領域に能動領域が形成された半導体装置。」を「（請求項１）表面に段差部を有し、六方晶または主面が（１１１）面である立方晶の結晶性基板と、前記結晶性基板上に形成されるとともに前記段差部の低い側に欠陥が集結してなる高欠陥領域と、前記高欠陥領域の近傍に形成された低欠陥領域とを有するＩＩＩ族窒化物半導体層とを有し、前記低欠陥領域に能動領域が形成された半導体装置。」と訂正する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明瞭でない記載の釈明を目的として、「（第００１０段落）【課題を解決するための手段】本発明の半導体装置は、……ものである。」を、「（第００１０段落）【課題を解決するための手段】本発明の半導体装置は、表面に段差部を有し、六方晶または主面が（１、１、１）面である立方晶の結晶性基板と、前記結晶性基板上に形成されるとともに前記段差部の低い側に欠陥が集結してなる高欠陥領域と、前記高欠陥領域の近傍に形成された低欠陥領域とを有するＩＩＩ族窒化物半導体層とを有し、前記低欠陥領域に能動領域が形成されたものである。」と訂正する。
ｂ．特許明細書中の特許請求の範囲の減縮を目的として、「（請求項８）結晶性基板と、前記結晶性基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された能動領域とを有する半導体装置であって、前記結晶性基板と前記第１の半導体層とはともに主平面内に段差部を有する結晶面が形成され、前記第１の半導体層および前記第２の半導体層はともにＩＩＩ族窒化物半導体よりなり、かつ前記第１の半導体層は前記段差部の低い側に欠陥が集結してなる高欠陥領域を有する半導体装置。」を「（請求項８）六方晶または主面が（１、１、１）面である立方晶の結晶性基板と、前記結晶性基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層に形成された能動領域とを有する半導体装置であって、前記結晶性基板と前記第１の半導体層とはともに主平面内に段差部を有する結晶面が形成され、前記第１の半導体層および前記第２の半導体層はともにＩＩＩ族窒化物半導体よりなり、かつ前記第１の半導体層は前記段差部の低い側に欠陥が集結してなる高欠陥領域を有する半導体装置。」と訂正する。
ｃ．特許明細書中の特許請求の範囲の減縮を目的として、「（請求項１９）基板の主平面に段差部を設ける工程と、前記段差部が形成された基板の上にＩＩＩ族窒化物よりなる半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を形成させ、かつ前記高欠陥領域の近傍に低欠陥領域を形成させるように設ける工程と、前記低欠陥領域に能動領域を形成する工程とを有する半導体装置の製造方法。」を「（請求項１９）六方晶または主面が（１、１、１）面である立方晶の基板の主平面に段差部を設ける工程と、前記段差部が形成された基板の上にＩＩＩ族窒化物よりなる半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を形成させ、かつ前記高欠陥領域の近傍に低欠陥領域を形成させるように設ける工程と、前記低欠陥領域に能動領域を形成する工程とを有する半導体装置の製造方法。」と訂正する。
ｄ．特許明細書中の特許請求の範囲の減縮を目的として、「（請求項２５）基板の主平面に段差部を形成する工程と、前記段差部が形成された基板の上に第１の半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を有するように形成する工程と、前記第１の半導体層の主平面上に段差部を形成する工程と、前記段差部が形成された第１の半導体層の上にＩＩＩ族窒化物よりなる第２の半導体層を形成する工程と、前記第２の半導体層に能動領域を形成する工程とを有する半導体装置の製造方法。」を「（請求項２５）六方晶または主面が（１、１、１）面である立方晶の基板の主平面に段差部を形成する工程と、前記段差部が形成された基板の上に第１の半導体層を、前記段差部の低い側に欠陥を集結させて高欠陥領域を有するように形成する工程と、前記第１の半導体層の主平面上に段差部を形成する工程と、前記段差部が形成された第１の半導体層の上にＩＩＩ族窒化物よりなる第２の半導体層を形成する工程と、前記第２の半導体層に能動領域を形成する工程とを有する半導体装置の製造方法。」と訂正する。
（５４）【発明の名称】
半導体装置およびその製造方法
（５７）【特許請求の範囲】
　【請求項１】　表面に段差部を有
し、六方晶または主面が（１、１、１）面である立方晶の
　【請求項２】　前記結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度以下である請求項１記載の半導体装置。
　【請求項３】　前記段差部が前記結晶性基板に設けられた凸部、凹部をなす請求項１記載の半導体装置。
　【請求項４】　前記凸部が順メサ構造をなす請求項３記載の半導体装置。
　【請求項５】　前記凸部の断面が上に凸の三角形である請求項３記載の半導体装置。
　【請求項６】　前記段差部が周期的な構造を有する請求項１記載の半導体装置。
　【請求項７】　前記凸部、または前記凹部が周期的な構造を有する請求項３記載の半導体装置。
　【請求項８】　
六方晶または主面が（１、１、１）面である立方晶の
　【請求項９】　前記結晶性基板または前記第１の半導体層の段差部が前記結晶性基板に設けられた凸部、凹部をなす請求項８記載の半導体装置。
　【請求項１０】　前記結晶性基板の段差部の上に前記第１の半導体層の段差部が配置された請求項８記載の半導体装置。
　【請求項１１】　前記凸部が順メサ構造をなす請求項９記載の半導体装置。
　【請求項１２】　前記凸部の断面が上に凸の三角形である請求項９記載の半導体装置。
　【請求項１３】　前記段差部が周期的な構造を有する請求項８記載の半導体装置。
　【請求項１４】　前記凸部、または凹部が周期的な構造を有する請求項９記載の半導体装置。
　【請求項１５】　前記能動領域がＩＩＩ族窒化物よりなり、かつ発光素子の発光領域である請求項１または８に記載の半導体装置。
　【請求項１６】　前記能動領域がＩＩＩ族窒化物よりなり、かつ電界効果トランジスタのゲートである請求項１または８に記載の半導体装置。
　【請求項１７】　前記能動領域がＩＩＩ族窒化物よりなり、かつバイポーラトランジスタのベースである請求項１または８に記載の半導体装置。
　【請求項１８】　前記能動領域がＩＩＩ族窒化物よりなり、かつダイオードの接合領域である請求項１または８に記載の半導体装置。
　【請求項１９】　
六方晶または主面が（１、１、１）面である立方晶の
　【請求項２０】　前記結晶面を形成する工程が、基板の上にマスクを形成し、前記基板の前記マスクで覆われていない部分を選択的にエッチングする工程である請求項１９記載の半導体装置の製造方法。
　【請求項２１】　前記基板がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）よりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）よりなる層を形成する工程である請求項１９記載の半導体装置の製造方法。
　【請求項２２】　前記基板がサファイア、炭化珪素、珪素または砒化ガリウムよりなり、前記半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌａＧａ１−ａＮ（０≦ａ≦１）よりなる層を形成する工程であり、かつ前記半導体層を形成する工程の前に４００℃以上９００℃以下の結晶成長温度でＡｌｂＧａ１−ｂＮ（０≦ｂ≦１）よりなる層を形成する工程を備えた請求項１９記載の半導体装置の製造方法。
　【請求項２３】　前記半導体層を形成する工程において、前記半導体層に１０２１ｃｍ−３以下の不純物を添加する請求項１９記載の半導体装置の製造方法。
　【請求項２４】　前記半導体層を形成する工程において、ＩＩＩ族原料に対するＶ族原料のモル供給比が２００以上である請求項１９記載の半導体装置の製造方法。
　【請求項２５】　
六方晶または主面が（１、１、１）面である立方晶の
　【請求項２６】　前記第２の半導体層を形成する工程が、前記第１の半導体層の上にマスクを形成し、前記第１の半導体層の前記マスクで覆われていない部分を選択的にエッチングする工程である請求項２５記載の半導体装置の製造方法。
　【請求項２７】　前記基板がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）よりなり、前記第２の半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）よりなる層を形成する工程である請求項２５記載の半導体装置の製造方法。
　【請求項２８】　前記基板がサファイア、炭化珪素、珪素または砒化ガリウムよりなり、前記第２の半導体層を形成する工程が９００℃以上の結晶成長温度でＡｌａＧａ１−ａＮ（０≦ａ≦１）よりなる層を形成する工程であり、かつ前記第２の半導体層を形成する工程の前に４００℃以上９００℃以下の結晶成長温度でＡｌｂＧａ１−ｂＮ（０≦ｂ≦１）よりなるバッファ層を形成する工程を備えた請求項２５記載の半導体装置の製造方法。
　【請求項２９】　前記第２の半導体層を形成する工程において、前記第２の半導体層に１０２１ｃｍ−３以下の不純物を添加する請求項２５記載の半導体装置の製造方法。
　【請求項３０】　前記第２の半導体層を形成する工程において、ＩＩＩ族原料に対するＶ族原料のモル供給比が２００以上である請求項２５記載の半導体装置の製造方法。
　【請求項３１】　前記結晶性基板の主平面の法線と、前記段差部における表面の法線とがなす角の大きさが９０度より大きい請求項１記載の半導体装置。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】本発明は、半導体装置、特に青色レーザや高速動作トランジスタなどの窒化物半導体装置に関するものである。
　【０００２】
　【従来の技術】図４は、従来の半導体装置の断面を示す。ただし、構造を明瞭に示すため、断面のハッチングは省略している。図４において、サファイアで構成される基板１上にバッファ層１Ａが設けられている。バッファ層１Ａ上に、ｎ型ＧａＮ層２、ｎ型ＡｌＧａＮクラッド層３、ｎ型ＧａＮ光ガイド層４、ｉ型ＩｎＧａＮよりなる活性層５、ｐ型ＧａＮ光ガイド層６、第１のｐ型ＡｌＧａＮクラッド層７、開口を有する電流狭窄層８、第２のｐ型ＡｌＧａＮクラッド層９およびｐ型ＧａＮコンタクト層１０が順次形成されている。さらに、基板１にはｎ型電極１１、またｐ型ＧａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り付けられている。
　【０００３】なお、バッファ層１Ａは、基板１とｎ型ＧａＮ層２の格子不整合を緩和し、結晶成長を容易にするために設けられたものであり、半導体素子の動作には直接的には関係しない。
　【０００４】この半導体装置は、活性層５が窒化物半導体であるために、ｎ型電極１１およびｐ型電極１２に電圧を印加することにより、青色の光を発振するレーザとして使用することができる。
　【０００５】
　【発明が解決しようとする課題】しかしながら、この従来の半導体装置では、図４に示すように基板１中に筋状に存在する格子欠陥ａが、ｎ型ＧａＮ層２、ｎ型ＡｌＧａＮクラッド層３などの成長とともに上方に延びて、半導体レーザ素子の能動領域として働くｉ型ＧａＮ活性層５における電流狭窄層８の開口部分に達している。
　【０００６】半導体レーザ素子のように、高電流注入を必要とする場合、格子欠陥の部分から劣化が始まり、半導体装置の寿命や信頼性を著しく低下させてしまう。
　【０００７】また、ここで説明した半導体レーザ素子の活性層だけではなく、例えば高速動作する半導体トランジスタ素子のゲート領域においても、このゲート領域に存在する格子欠陥によってキャリアの移動度が低下するため、半導体トランジスタ素子の性能を低下させてしまう。
　【０００８】このように、半導体レーザ素子の活性層や、トランジスタのゲート領域など、半導体素子の能動領域を担う部分に存在する格子欠陥は、半導体素子の性能劣化の原因となる。
　【０００９】本発明は、半導体素子の能動領域の格子欠陥を低減し、信頼性が高く、高性能な半導体装置を提供することを目的とする。
　【００１０】
　【課題を解決するための手段】本発明の半導体装置は、表面に段差部を有
し、六方晶または主面が（１、１、１）面である立方晶の
　【００１１】本発明により、段差部の形状に応じてＩＩＩ族窒化物半導体層の成長が進み、これに応じて筋状の格子欠陥の成長方向が、結晶性基板の主面の法線方向に対して変化するため、ＩＩＩ族窒化物半導体層には、部分的に格子欠陥の密度が低い低欠陥領域が形成される。
　【００１２】
　【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて説明する。
　【００１３】（実施の形態１）図１は、本発明の実施の形態１における半導体装置の断面図である。図１において、六方晶のｎ型ＧａＮ（０、０、０、１）基板から構成され、筋状の格子欠陥ａを有し、表面に段差を有する基板１上に、厚さ５μｍのｎ型ＧａＮ層２が形成されている。また、ｎ型ＧａＮ層２上に、厚さ０．５μｍのｎ型ＡｌＧａＮクラッド層３（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は５：９５）と厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は１５：８５）とにより構成されたＩｎＧａＮ量子井戸よりなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ０．０５μｍの第１のｐ型ＡｌＧａＮクラッド層７（ＡｌとＧａの混晶比は１０：９０）、幅２μｍの開口を有する厚さ０．５μｍ電流狭窄層８を設ける。なお、ＩｎＧａＮ量子井戸よりなる活性層５における電流狭窄層８の開口部近傍は、半導体レーザ素子の能動領域５ａを構成する。また、電流狭窄層８の導電型は、第１のｐ型ＡｌＧａＮクラッド層７とは逆の導電型あるいは高抵抗型のものであればよい。また、電流狭窄層８の材料として、ＧａＮ、ＡｌＧａＮなどの半導体やＡｌＮ、ＳｉＯ２などの絶縁体を用いてもよい。さらに活性層５としてはＩｎＧａＮ量子井戸よりなる活性層を用いたが、量子井戸としては単一量子井戸でもよく、２重以上の多重量子井戸でもよい。また、活性層５としてバルク活性層を用いてもよい。
　【００１４】電流狭窄層８上には、厚さ１μｍの第２のｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層１０が順次形成されている。
　【００１５】さらに、基板１にはｎ型電極１１、ｐ型ＧａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り付けられており、ｎ型電極１１とｐ型電極１２との間に電圧を印加することによりＩｎＧａＮ量子井戸よりなる活性層５が発光する。
　【００１６】本実施の形態における半導体装置は、基板１の表面に段差を有するため、ｎ型ＧａＮ層２の結晶成長方向が、段差部分の傾きに応じて斜め方向となる。このため、筋状の格子欠陥ａも同様に斜め方向に成長し、これにともないｎ型ＧａＮ層２には格子欠陥ａが比較的少ない領域である低欠陥領域ｂが形成されている。さらに、ｎ型ＧａＮ層２上に結晶成長するｎ型ＡｌＧａＮクラッド層３、ｎ型ＧａＮ光ガイド層４、およびＩｎＧａＮ量子井戸よりなる活性層５におけるｎ型ＧａＮ層２の低欠陥領域ｂ上の部分も低欠陥領域ｂが形成されている。ここで、能動領域５ａは、ＩｎＧａＮ量子井戸よりなる活性層５の低欠陥領域ｂに形成されているため、能動領域５ａ中の格子欠陥ａは少ない。これにより、この半導体装置の信頼性が向上する。
　【００１７】なお、この能動領域５ａは、ＩｎＧａＮ量子井戸よりなる活性層５の平坦な部分に形成することが望ましいことは言うまでもない。
　【００１８】また、基板１の表面に周期的な凹凸構造を設ければ、基板１上に低欠陥領域ｂを周期的に形成することができ、基板１上に周期的に半導体レーザ素子を形成することができ、半導体レーザ素子を効率よく生産することができる。
　【００１９】また、基板１の主平面の法線と、基板１の段差部分における基板１の表面の法線とがなす角の大きさが９０度以下となるように基板１の表面の段差を成形すれば、ｎ型ＧａＮ層２を容易に成長できる。ここで、段差をこのように成形する方法について説明する。図２は、基板１の表面を加工する工程を示す。まず、図２（ａ）に示すように、基板１上の一部をマスク１３で被覆する。次に、図２（ｂ−１）に示すように、サイドエッチングの方法を用いて、マスク１３に被覆されていない基板１の部分を除去する。また、別の方法として、図２（ａ）に示すように基板１上の一部をマスク１３で被覆した後、図２（ｂ−２）に示すようにマスク自身がエッチングされるようなエッチングの条件を選択する方法が考えられる。
　【００２０】基板１の面方位としては、立方晶系結晶の（１、１、１）面、（−１、１、１）面、（１、−１、１）面、（−１、−１、１）面、（１、１、−１）面、（−１、１、−１）面、（１、−１、−１）面、（−１、−１、−１）面、あるいは六方晶系半導体の（０、０、０、１）面、（０、０、０、−１）面などを選択できる。
　【００２１】本実施の形態における半導体装置を形成するための、結晶成長の方法としては、有機金属気相成長（以下ＭＯＣＶＤという）法、分子線エピタキシャル成長（以下ＭＢＥという）法、ハイドライド気相成長（以下ＨＶＰＥという）法、またはこれらの方法を組み合わせた方法を用いることができる。
　【００２２】次に、本実施の形態における半導体装置および従来の半導体装置について行ったライフテストの結果について説明する。このライフテストは、温度１００℃で多数の半導体レーザ素子を定光出力動作させるものである。従来のレーザ素子は、ライフテスト開始後１０００時間で約半数が動作不能となり、残り半数の半導体レーザ素子も、動作電流が平均５０％上昇するなど、特性の著しい劣化が見られた。一方、本実施の形態における半導体レーザ素子は、ライフテスト開始１０００時間後でも全数が動作し、動作電流の上昇は平均で２％であり、特性の飛躍的な向上が現れているといえる。
　【００２３】（実施の形態２）次に、本発明の実施の形態２における半導体装置について、その製造方法とともに図３を用いて説明する。
　【００２４】まず、図３（ａ）に示すように、サファイア（０、０、０、１）基板で構成された基板１上に、ＭＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍのＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮとサファイアとの格子定数の違いにより発生する格子欠陥ａが存在している。
　【００２５】次に、図３（ｂ）に示すように、リアクティブイオンエッチングにより、ＡｌＮ層１４の表面に第１の段差である凹凸１４ａを設ける。この凹凸１４ａの周期は１０μｍ、凸部の上面の幅は２μｍ、深さは３μｍである。また、この凹凸１４ａによって紙面垂直方向に形成される溝の方向は、＜１、１、−２、０＞である。
　【００２６】次に、図３（ｃ）に示すように、ＡｌＮ層１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層１５を形成する。このとき、ＡｌＮ層１４の凹部上のＧａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の進行とともにＡｌＮ層１４の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。最終的にＧａＮ層１５の表面に存在する格子欠陥ａは、ＡｌＮ層１４の凹部中央付近と、ＡｌＮ層１４の表面の凸部上付近のみであり、その他の領域は低欠陥領域ｂとなる。
　【００２７】ＧａＮ層１５の表面に残った格子欠陥ａの数をさらに減らす為に、図３（ｄ）に示すように、リアクティブイオンエッチングにより、ＧａＮ層１５の低欠陥領域ｂの一つおきに凸部ができるように、ＧａＮ層１５に第２の段差である凹凸１５ａを設ける。この凹凸１５ａの周期、凸部の上面の幅、および深さは、それぞれ凹凸１４ａのものと同じである。そして、図３（ｅ）に示すように、ＧａＮ層１５上にＨＶＰＥ法により厚さ２０μｍのＧａＮ層１６を形成する。このとき、ＡｌＮ層１４の凹部上のＧａＮ層１６の格子欠陥ａは、ＧａＮ層１６の堆積の進行とともにＡｌＮ層１４の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。これにより、格子欠陥ａがさらに減少する。
　【００２８】最後に、図３（ｆ）に示すように、ＧａＮ層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型ＧａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１８上に、ゲート電極１９、ソース電極２０、ドレイン電極２１をそれぞれ設けることにより半導体トランジスタ素子を完成する。
　【００２９】なお、ゲート電極１９には、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄおよびそれらの合金、化合物など、仕事関数が４．５ｅＶ以上、望ましくは５ｅＶ以上の導電体を用いるのが良い。ソース電極２０および、ドレイン電極２１には、Ａｌ、Ｔｉ、Ｉｎ、ＴｉＮおよびそれらの合金や化合物など、仕事関数が５ｅＶ以下、望ましくは４．５ｅＶ以下の導電体を用いるのが良い。
　【００３０】本実施の形態における半導体トランジスタ素子のゲート領域であるｎ型ＧａＮ層１８のゲート電極１９近傍は、低欠陥領域ｂで構成されるため、半導体トランジスタ素子の高速動作特性が向上する。
　【００３１】本実施の形態における半導体トランジスタ装置と、低欠陥領域を有しない従来の半導体トランジスタ素子についてカットオフ周波数を調べたところ、本実施の形態における半導体トランジスタ素子は、従来の半導体トランジスタ素子の４倍の周波数でも動作が可能であることがわかった。これは、半導体トランジスタ素子の能動領域であるゲート領域の格子欠陥が低減されたことによって電子の移動度が向上し、動作周波数が向上したものと考えられる。
　【００３２】また、本実施の形態における半導体トランジスタ素子と、従来の半導体トランジスタ素子をそれぞれ温度条件７００℃で動作テストを行った結果、動作テスト開始後１０００時間で従来の半導体トランジスタ素子は動作しなくなった。これに対して、本実施の形態における半導体トランジスタ素子は、１０００時間経って高周波特性を維持した。
　【００３３】本実施の形態における半導体トランジスタ素子の凹凸１４ａにより形成される溝と、凹凸１５ａにより形成される溝は、共に紙面鉛直方向であるが、凹凸１５ａにより形成される溝を凹凸１４ａにより形成される溝に直交させれば、紙面鉛直方向にも格子欠陥ａを集結させることができる。
　【００３４】また、凹凸の形状は、実施の形態において示した矩形の他、格子状、６角形のハニカム状、円形、不定形などの形状を用いることができる。
　【００３５】また、より広い低欠陥領域を得るには、凹凸の周期はできるだけ大きくする方がよい。
　【００３６】実施の形態においては、低欠陥領域に半導体レーザ素子の活性層や半導体トランジスタ素子のゲート領域を設けることについて説明したが、発光ダイオードの発光部またはバイポーラトランジスタのベース領域を設けても、同様の効果を得ることができる。
　【００３７】（実施の形態３）図５は、本発明の実施の形態３における半導体装置の断面図である。図５において、六方晶のｎ型ＧａＮよりなる、主面が（０、０、０、１）である基板１から構成され、筋状の格子欠陥ａを有する。基板１の表面には、凸部が（０、０、０、１）と同じ面方位を有さない凹凸構造が形成されている。この凹凸構造を有する基板１上に、厚さ５μｍのｎ型ＧａＮ層２が形成されている。また、ｎ型ＧａＮ層２上に、厚さ０．５μｍのｎ型ＡｌＧａＮクラッド層３（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は５：９５）と厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は１５：８５）とにより構成されたＩｎＧａＮ量子井戸よりなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ０．０５μｍの第１のｐ型ＡｌＧａＮクラッド層７（ＡｌとＧａの混晶比は１０：９０）、幅２μｍの開口を有する厚さ０．５μｍの電流狭窄層８を設ける。なお、ＩｎＧａＮ量子井戸よりなる活性層５における電流狭窄層８の開口部近傍は、半導体レーザ素子の能動領域５ａを構成する。また、電流狭窄層８の導電型は、第１のｐ型ＡｌＧａＮクラッド層７とは逆の導電型あるいは高抵抗型のものであればよい。また、電流狭窄層８の材料として、ＧａＮ、ＡｌＧａＮなどの半導体やＡｌＮ、ＳｉＯ２などの絶縁体を用いてもよい。
　【００３８】電流狭窄層８上には、厚さ１μｍの第２のｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層１０が順次形成されている。
　【００３９】さらに、基板１にはｎ型電極１１、ｐ型ＧａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り付けられており、ｎ型電極１１とｐ型電極１２との間に電圧を印加することによりＩｎＧａＮ量子井戸よりなる活性層５が発光する。
　【００４０】本実施の形態における半導体装置は、主面が（０、０、０、１）である基板１の表面に凸部が（０、０、０、１）と同じ面方位を有さない凹凸構造を有するため、ｎ型ＧａＮ層２の結晶成長方向が、段差部分の傾きに応じて斜め方向となる。このため、筋状の格子欠陥ａも同様に斜め方向に成長し、これにともないｎ型ＧａＮ層２には格子欠陥ａが比較的少ない領域である低欠陥領域ｂが形成されている。これは、基板１からの（０、０、０、１）面に対し垂直方向に存在していた筋状の格子欠陥ａをｎ型ＧａＮ層２の結晶成長方向に曲げてやることにより低欠陥領域ｂが実現されている。ここで、能動領域５ａを、低欠陥領域を含む部分に形成することにより、能動領域５ａ中の格子欠陥の数を低減することが可能となり、半導体装置の信頼性が向上する。なお、能動領域５ａが、すべて低欠陥領域内に含まれば好ましいのは言うまでもない。例えば、能動領域５ａを、基板１上に形成された凸部と同じ位置に形成することにより、能動領域５ａ中の格子欠陥ａをなくすことが可能となり、著しく半導体装置の信頼性が向上する。
　【００４１】また、基板１の表面に周期的な凹凸構造を設ければ、能動領域５ａを周期的に形成することができ、基板１上に周期的に半導体レーザ素子を形成することができ、半導体レーザ素子を効率よく生産することができる。
　【００４２】次に、基板１の主平面（実施の形態３では、（０、０、０、１）に相当する面）と同じ面方位を有さない凸部を形成する方法について説明する。図６は、基板１の表面を加工する工程を示す。まず、図６（ａ）に示すように、基板１上の一部をマスク材１３で被覆する。ここで、マスク材１３は、基板１の主平面と平行な面を有さない。次に、図６（ｂ）に示すように、ドライエッチングにより基板１と同時にマスク材１３もエッチングする。この構成によりマスク材が完全にエッチングされた段階で図６（ｃ）に示すように、凸部が基板１の主平面と平行な面を有さない凹凸構造を基板１上に形成することが可能となる。
　【００４３】基板１の面方位としては、立方晶系結晶の（１、１、１）面、（−１、１、１）面、（１、−１、１）面、（−１、−１、１）面、（１、１、−１）面、（−１、１、−１）面、（１、−１、−１）面、（−１、−１、−１）面、あるいは六方晶系半導体の（０、０、０、１）面、（０、０、０、−１）面などを選択できる。
　【００４４】本実施の形態における半導体装置を形成するための、結晶成長の方法としては、ＭＯＣＶＤ法、ＭＢＥ法、ＨＶＰＥ法、またはこれらの方法を組み合わせた方法を用いることができる。
　【００４５】本実施の形態における半導体装置は、実施の形態１における半導体装置と同じライフテストの結果、１０００時間経過した後の電流の増加率が平均で２％であり、信頼性の向上を確認できた。
　【００４６】（実施の形態４）次に、本発明の実施の形態４における半導体装置について、その製造方法とともに図７を用いて説明する。
　【００４７】まず、図７（ａ）に示すように、サファイア（０、０、０、１）基板で構成された基板１上に、ＭＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍのＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮとサファイアとの格子定数の違いにより発生する格子欠陥ａが存在している。
　【００４８】次に、図７（ｂ）に示すように、リアクティブイオンエッチングにより、ＡｌＮ層１４の表面に第１の段差である凹凸構造１４ａを設ける。この凹凸構造の凸部は、ＡｌＮ層１４の（０、０、０、１）面を有することなく形成される。この凹凸構造１４ａによって紙面垂直方向に形成される溝の方向として、＜１、１、−２、０＞を選択した。
　【００４９】次に、図７（ｃ）に示すように、ＡｌＮ層１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層１５を形成する。このとき、ＡｌＮ層１４の凹部上のＧａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の進行とともにＡｌＮ層１４の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。最終的にＧａＮ層１５の表面に存在する格子欠陥ａは、ＡｌＮ層１４の凹部中央付近のみであり、その他の領域は低欠陥領域ｂが形成される。
　【００５０】ＧａＮ層１５の表面に残った格子欠陥ａの数をさらに減らす為に、図７（ｄ）に示すように、リアクティブイオンエッチングにより、ＧａＮ層１５の格子欠陥ａが凹部に位置するように凸部が（０、０、０、１）面を有さない凹凸構造１５ａを形成する。この際凹凸構造１５ａの周期は凹凸構造１４ａの周期の２倍とする。そして、図７（ｅ）に示すように、ＧａＮ層１５上にＨＶＰＥ法により厚さ２０μｍのＧａＮ層１６を形成する。このとき、ＧａＮ層１５の凹部上のＧａＮ層１６の格子欠陥ａは、ＧａＮ層１６の堆積の進行とともにＧａＮ層１５の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。これにより、格子欠陥ａがさらに減少する。
　【００５１】最後に、図７（ｆ）に示すように、ＧａＮ層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型ＧａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１８上に、ゲート電極１９、ソース電極２０、ドレイン電極２１をそれぞれ設けることにより半導体トランジスタ素子を完成する。
　【００５２】本実施の形態による半導体装置は、実施の形態２における半導体装置と同等の最高動作周波数であり、従来の半導体装置に比べ、格子欠陥低減による最高動作周波数向上の効果が得られた。
　【００５３】なお、本実施の形態における凸部の形状は、基板１の主平面と同じ平面を有さなければよく、尖った形状や曲面形状あるいはそれらの組み合わせなど任意の形状でも、同様の欠陥低減効果がある。また、凹部の形状は平面、尖った形状、曲面あるいはそれらの組み合わせなど、任意の形状でも同様の欠陥低減効果がある。
　【００５４】（実施の形態５）図８は、本発明の実施の形態５における半導体装置の断面図である。図８において、六方晶のｎ型ＧａＮ（０、０、０、１）基板１から構成され、表面には基板１の（０、０、０、１）面の法線と段差部分の表面の法線とのなす角の大きさが９０度以上となるように段差を成形し、その上に厚さ５μｍのｎ型ＧａＮ層２が形成されている。また、ｎ型ＧａＮ層２上に、厚さ０．５μｍのｎ型ＡｌＧａＮクラッド層３（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は５：９５）と厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は１５：８５）とにより構成されたＩｎＧａＮ量子井戸よりなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ０．０５μｍの第１のｐ型ＡｌＧａＮクラッド層７（ＡｌとＧａの混晶比は１０：９０）、幅２μｍの開口を有する厚さ０．５μｍの電流狭窄層８を設ける。なお、ＩｎＧａＮ量子井戸よりなる活性層５における電流狭窄層８の開口部近傍は、半導体レーザ素子の能動領域５ａを構成する。また、電流狭窄層８の導電型は、第１のｐ型ＡｌＧａＮクラッド層７とは逆の導電型あるいは高抵抗型のものであればよい。また、電流狭窄層８の材料として、ＧａＮ、ＡｌＧａＮなどの半導体やＡｌＮ、ＳｉＯ２などの絶縁体を用いてもよい。
　【００５５】電流狭窄層８上には、厚さ１μｍの第２のｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層１０が順次形成されている。
　【００５６】さらに、基板１にはｎ型電極１１、ｐ型ＧａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り付けられており、ｎ型電極１１とｐ型電極１２との間に電圧を印加することによりＩｎＧａＮ量子井戸よりなる活性層５が発光する。
　【００５７】本実施の形態における半導体装置は、主平面の法線と段差部分の表面の法線とのなす角の大きさが９０度以上となるような段差を有する凹凸構造が形成されている。これにより、基板１に存在する筋状の格子欠陥ａが、成長方向に進行することが妨げられ、凹凸構造の凹部からの格子欠陥を大幅に低減することができる。これに伴い、ｎ型ＧａＮ層２には格子欠陥ａが比較的少ない領域である低欠陥領域ｂが形成されている。さらに、ｎ型ＧａＮ層２上に結晶成長するｎ型ＡｌＧａＮクラッド層３、ｎ型ＧａＮ光ガイド層４、およびＩｎＧａＮ量子井戸よりなる活性層５におけるｎ型ＧａＮ層２の低欠陥領域ｂ上の部分も低欠陥領域ｂが形成されている。ここで、能動領域５ａは、ＩｎＧａＮ量子井戸よりなる活性層５の低欠陥領域ｂに形成されているため、能動領域５ａ中の格子欠陥ａは少ない。これにより、この半導体装置の信頼性が向上する。
　【００５８】なお、この能動領域５ａは、ＩｎＧａＮ量子井戸よりなる活性層５の平坦な部分に形成することが望ましいことは言うまでもない。
　【００５９】また、基板１の表面に周期的な凹凸構造を設ければ、基板１上に低欠陥領域ｂを周期的に形成することができ、基板１上に周期的に半導体レーザ素子を形成することができ、半導体レーザ素子を効率よく生産することができる。
　【００６０】基板１の面方位としては、立方晶系結晶の（１、１、１）面、（−１、１、１）面、（１、−１、１）面、（−１、−１、１）面、（１、１、−１）面、（−１、１、−１）面、（１、−１、−１）面、（−１、−１、−１）面、あるいは六方晶系半導体の（０、０、０、１）面、（０、０、０、−１）面などを選択できる。
　【００６１】本実施の形態における半導体装置を形成するための、結晶成長の方法としては、ＭＯＣＶＤ法、ＭＢＥ法、ＨＶＰＥ法、またはこれらの方法を組み合わせた方法を用いることができる。
　【００６２】本実施の形態における半導体装置について実施の形態１と同様のライフテストを行った結果、１０００時間後でも全数が動作し動作電流の上昇は平均で２％であり、特性の飛躍的な向上が現れているといえる。
　【００６３】（実施の形態６）次に、本発明の実施の形態６における半導体装置について、その製造方法とともに図９を用いて説明する。
　【００６４】まず、図９（ａ）に示すように、サファイア（０、０、０、１）基板で構成された基板１上に、ＭＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍのＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮとサファイアとの格子定数の違いにより発生する格子欠陥ａが存在している。
　【００６５】次に、図９（ｂ）に示すように、ＡｌＮ層１４の表面に基板１の（０、０、０、１）面の法線となす角の大きさが９０度以上となるような段差を有する凹凸構造１４ａを設ける。この凹凸構造１４ａの周期は１０μｍ、凸部の上面の幅は２μｍ、深さは３μｍである。また、この凹凸構造１４ａによって紙面垂直方向に形成される溝の方向は、＜１、１、−２、０＞である。
　【００６６】次に、図９（ｃ）に示すように、ＡｌＮ層１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層１５を形成する。このとき、段差近傍の欠陥は成長方向に進行することを妨げられ、ＧａＮ層１５の表面に達しない。また、残りの凹部の欠陥はＡｌＮ層１４の凹部上のＧａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の進行とともにＡｌＮ層１４の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。最終的にＧａＮ層１５の表面に存在する格子欠陥ａは、ＡｌＮ層１４の凹部中央付近と、ＡｌＮ層１４の表面の凸部中央付近のみであり、その他の領域は低欠陥領域ｂとなる。
　【００６７】ＧａＮ層１５の表面に残った格子欠陥ａの数をさらに減らす為に、図９（ｄ）に示すように、ＧａＮ層１５の低欠陥領域ｂの一つおきに凸部ができるように、ＧａＮ層１５に第２の段差である凹凸構造１５ａを設ける。この凹凸構造１５ａの周期、凸部の上面の幅、および深さは、それぞれ凹凸構造１４ａのものと同じである。このとき、（０、０、０、１）面の法線と凹凸構造の段差のなす角の大きさは９０度以上であることが望ましい。そして、図９（ｅ）に示すように、ＧａＮ層１５上にＨＶＰＥ法により厚さ２０μｍのＧａＮ層１６を形成する。このとき、ＡｌＮ層１４の凹部上にあるＧａＮ層１６の格子欠陥ａのうち、段差近傍の欠陥は成長方向に進行することを妨げられる。また、残りの凹部の欠陥は、ＧａＮ層１６の堆積の進行とともにＡｌＮ層１４の凹部中央に向かって集結し、やがて１筋の格子欠陥ａにまとまる。これにより、格子欠陥ａがさらに減少する。
　【００６８】最後に、図９（ｆ）に示すように、ＧａＮ層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型ＧａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１８上に、ゲート電極１９、ソース電極２０、ドレイン電極２１をそれぞれ設けることにより半導体トランジスタ素子を完成する。
　【００６９】本実施の形態における半導体装置の最高動作周波数は、実施の形態２における半導体装置と同等であり、実施の形態２と同様、格子欠陥が低減されたことによって電子の移動度が向上し、動作周波数が向上したものと考えられる。
　【００７０】（実施の形態７）次に、本発明の実施の形態７における半導体レーザ装置について、図１０を用いて説明する。
　【００７１】図１０において、六方晶サファイア（０、０、０、１）基板１の上に、厚さ０．０５μｍのＡｌＮバッファ層２２、厚さ１．０μｍのｎ型ＧａＮ層２３、幅約１．５μｍのストライプ状の窓部Ａを有する厚さ０．５μｍの高抵抗Ａｌ０．２Ｇａ０．８Ｎ電流ブロック層２４が形成されている。ＡｌＮバッファ層２２、ｎ型ＧａＮ層２３、電流ブロック層２４の中にはほぼ基板１の法線方向に沿った筋状の格子欠陥ａが形成されている。電流ブロック層２４の窓部Ａと上部Ｂには、ｎ型Ａｌ０．１Ｇａ０．９Ｎクラッド層３が形成されている。また、クラッド層３の上には、厚さ０．１μｍのｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎ０．０５Ｇａ０．９５Ｎ層（図示せず）と厚さ５ｎｍのＩｎ０．１５Ｇａ０．８５Ｎ層（図示せず）とにより構成されたＩｎＧａＮ量子井戸よりなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ０．８μｍのｐ型Ａｌ０．１Ｇａ０．９Ｎクラッド層７、厚さ０．５μｍのｐ型ＧａＮコンタクト層１０が形成されている。また、ｎ型ＧａＮ層２３とｐ型ＧａＮコンタクト層１０の上には、オーミック電極１１および１２がそれぞれ形成されており、オーミック電極１１とオーミック電極１２の間に電流を流すと、窓部Ａの上部の活性層５が能動領域として発光し、電流を増加させるとやがてレーザ発振に至る。
　【００７２】本実施の形態においては、電流ブロック層２４がその窓部Ａにおいて段差を有するために、クラッド層３の結晶成長方向が窓部Ａの側面の傾きに応じて斜め方向となる。このため、筋状の欠陥ａも窓部Ａにおいては斜め方向に成長し、欠陥の少ない領域ｂが形成されるとともに、窓部Ａの両側から斜めに成長してきた欠陥どうしが窓部の中央付近で合流するため欠陥の本数が減少する。この結果、発光部分である窓部Ａの上部の活性層を貫通する欠陥の本数が、窓部Ａのない場合よりも大幅に低減され、半導体レーザ装置の寿命が向上する。事実、本実施の形態における半導体レーザ装置を、温度１００℃、光出力３０ｍＷで定光出力連続動作させたところ、ほとんどのレーザが約１０００時間経過しても動作電流の増加率２％以内の安定な動作を示し、信頼性の飛躍的な向上を確認できた。
　【００７３】また、本実施の形態における半導体レーザ装置では、電流ブロック層２４をクラッド層３よりもＡｌ組成の高いＡｌＧａＮで構成したが、電流ブロック層２４をクラッド層３と同じあるいはクラッド層３よりも低いＡｌ組成のＡｌＧａＮにしても、活性層を貫通する欠陥の本数を同様に低減できるため、信頼性の向上を図ることができる。しかしながら、本実施の形態のような構成にすることにより、窓部Ａの屈折率が電流ブロック層２４の屈折率よりも高くできるので、横方向にストライプ部で凸の実効屈折率差が形成でき、活性層で発生した光を効率良くストライプ内に閉じ込めることができるため、しきい値電流を低減する上で望ましい。
　【００７４】また、本実施の形態における半導体レーザ装置では、電流ブロック層２４を高抵抗層としたが、ｐ型層としてもよく、同様の効果を得ることができる。
　【００７５】さらに、各層の導電型を反転させる、すなわちＧａＮ層２３、クラッド層３をｐ型、電流ブロック層２４を高抵抗またはｎ型、クラッド層７、コンタクト層１０をｎ型の窒化物系化合物半導体で構成してもよい。
　【００７６】また、本実施の形態における半導体レーザ装置では、活性層をＩｎＧａＮ、それ以外の層をＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）で構成したが、一般に各層をＢＵＡｌＶＧａＷＩｎ１−Ｕ−Ｖ−ＷＮ（０≦Ｕ≦１、０≦Ｖ≦１、０≦Ｗ≦１）で表される窒化物系化合物半導体を用いても同様の効果を得ることができる。
　【００７７】（実施の形態８）図１１は、本発明の実施の形態８における半導体基板の断面図である。この基板の作製法を図１２を用いて説明する。
　【００７８】図１２（ａ）に示す結晶基板１は六方晶のＧａＮ（０、０、０、１）基板であり、筋状の貫通転移が１ｘ１０８ｃｍ−２の密度で表面にまで達している。結晶基板１上にフォトリソグラフィーにより形成したフォトレジストによるマスク１３を設置する（図１２（ｂ））。本実施の形態では、フォトレジストの幅を８μｍ、開口部を１６μｍとする。ＢＣｌ３ガスによる反応性イオンエッチングを用いてマスクの開口部のみを深さ１μｍエッチングすることで、凸部の幅が７μｍ、凹部の幅が１７μｍ、高さ１μｍのストライプ状の周期的な段差を作製する（図１２（ｃ））。凸部の幅が、フォトレジストの幅より狭くなったのは、ＧａＮ基板１がサイドエッチングされたことによる。
　【００７９】マスク１３を除去した後、この上に段差を被覆するＧａＮ層２５を成長する。成長法は特に限定するものではないが、本実施の形態では有機金属気相成長装置を用い、原料にはトリメチルガリウムとアンモニア、キャリアガスには水素を用いる。トリメチルガリウムとアンモニアのモル供給比がＧａ：Ｎ＝１：５５００となるように原料を流し、１０００℃でＧａＮを成長する。この際の（０、０、０、１）面上の成長速度は毎時２μｍで、３時間成長を行う（図１２（ｄ））。以上の成長によりＧａＮ層２５中の欠陥ａは１筋にまとまり、低欠陥領域ｂが形成されている。
　【００８０】なお、マスク１３の材料としては、本実施の形態のフォトレジストの他、ＳｉＯ２やＡｕなどが、また、反応性イオンエッチングのガスには本実施の形態のＢＣｌ３の他、Ｃｌ２やＳｉＣｌ４等、塩素を含むガスを用いることができる。
　【００８１】（実施の形態９）図１３は、本発明の実施の形態９における半導体基板の断面図である。
　【００８２】ＧａＮ基板１に第８の実施の形態と全く同様の方法で、凸部の幅が７μｍ、凹部の幅が１７μｍ、高さ１μｍのストライプ状の周期的な第１の段差を形成し、ＧａＮよりなる半導体層２５を３時間成長する。次に、基板１に段差を設けたのと同じ方法で、ＧａＮよりなる半導体層２５に凸部の幅が７μｍ、凹部の幅が１７μｍ、高さ１μｍのストライプ状の周期的な第２の段差を形成する。この際、ＧａＮよりなる半導体層２５に形成する段差は、段差の凸部が低欠陥領域を含むように形成するか、好ましくは、凸部が完全に低欠陥領域内に収まるようにする。本実施の形態では、第１の段差と第２の段差を凹凸の周期方向に８μｍずらすことで凸部が完全に低欠陥領域内に収まるようにした。次に、ＧａＮよりなる半導体層２５の上にＧａＮよりなる半導体層２６を、ＧａＮよりなる半導体層２５と同じ条件で３時間成長する。
　【００８３】以上のように、段差形成と成長を繰り返すことで、ＧａＮ層２６にはＧａＮ層２５に比べ、より広い低欠陥領域が得られている。
　【００８４】（実施の形態１０）図１４は、本発明の実施の形態１０における結晶基板の断面図である。図１４の結晶基板の作製方法を図１５を用いて説明する。
　【００８５】図１５（ａ）における結晶基板１はＧａＮ（０、０、０、１）基板である。結晶基板１上にＡｌ０．５Ｇａ０．５Ｎ層２７を１．５μｍ成長する（図１５（ｂ））。この際の結晶成長方法は特に限定するものではないが、本実施の形態では実施の形態８と同様の有機金属気相成長装置を用い、原料にトリメチルガリウムとトリメチルアルミニウムとアンモニアを用いて、ＧａとＡｌとＮのモル供給比がＧａ：Ａｌ：Ｎ＝０．５：０．５：５５００となるようにした。このとき、Ａｌ０．５Ｇａ０．５Ｎ層２７はクラックなどの発生が無く平坦である。つぎに、第８の実施の形態と全く同じ反応性イオンエッチングにより、Ａｌ０．５Ｇａ０．５Ｎ層２７に高さ２μｍの千鳥格子状の段差を形成する（図１５（ｃ−１）、図１５（ｃ−２））。この段差は、Ａｌ０．５Ｇａ０．５Ｎ層２７の厚さより深く、底部はＧａＮ基板１まで達している。Ａｌ０．５Ｇａ０．５Ｎ結晶層２７の上にＡｌ０．５Ｇａ０．５Ｎ層２８を３０μｍ成長する（図１５（ｄ））。このとき、Ａｌ０．５Ｇａ０．５Ｎ層２８には、実施の形態８と同様、低欠陥領域ｂが形成される。
　【００８６】これとは別に、Ａｌ０．５Ｇａ０．５Ｎ層２７に形成する段差の高さを１μｍとする以外は全く同様の方法で、Ａｌ０．５Ｇａ０．５Ｎ層２８を３０μｍ成長した（図示せず）。この場合、段差形成時の段差の底部はＡｌ０．５Ｇａ０．５Ｎ層２７であって、ＧａＮ基板１は露出していない。このとき、Ａｌ０．５Ｇａ０．５Ｎ層２８の表面には、Ａｌ０．５Ｇａ０．５Ｎ層２８が３０μｍと厚いために、ＧａＮとＡｌ０．５Ｇａ０．５Ｎの格子定数差により生じたクラックが存在している。
　【００８７】以上実施の形態１０で示したように、段差をＡｌ０．５Ｇａ０．５Ｎ層２７を超えて形成することでクラックが生じなくなる。段差をＡｌ０．５Ｇａ０．５Ｎ層２７を超えて形成した場合を詳細に調べると、図１５（ｅ）に模式的に示すように、Ａｌ０．５Ｇａ０．５Ｎ層２７とＧａＮ基板１の格子不整合は、Ａｌ０．５Ｇａ０．５Ｎ層２７を格子状としたことで、Ａｌ０．５Ｇａ０．５Ｎ層２７内で緩和されている。また、Ａｌ０．５Ｇａ０．５Ｎ層２７とＡｌ０．５Ｇａ０．５Ｎ層２８の界面では格子が整合しているのに対し、ＧａＮ基板１とＡｌ０．５Ｇａ０．５Ｎ層２８の界面で格子の不整合が生じている。このように、段差をＡｌ０．５Ｇａ０．５Ｎ層２７を超えて形成することで、ＧａＮ基板１とＡｌ０．５Ｇａ０．５Ｎ層２８の格子定数差は緩和され、クラックを防止する効果があると考えられる。なお、以上のようなメカニズムから、本実施の形態のＧａＮ基板１およびＡｌ０．５Ｇａ０．５Ｎ層２７、２８の代わりに、ＡｌＧａＮの組成を変化させた層を用いた場合や、そのほかの材料の組み合わせを用いた場合についても同様の効果が得られる。
　【００８８】（実施の形態１１）以下、本発明の実施の形態１１について図１６と図１７を用いて説明する。
　【００８９】結晶基板１として、欠陥密度がいずれも１ｘ１０８ｃｍ−２のＧａＮ結晶基板、Ａｌ０．５Ｇａ０．５Ｎ結晶基板、ＡｌＮ結晶基板を用い、半導体層２５として、ＧａＮ、Ａｌ０．５Ｇａ０．５Ｎ、ＡｌＮを用いて、すべての結晶基板と半導体層の組み合わせについて、実施の形態１と同様の実験を行った。この際、半導体層２５の成長温度を７００℃から１１００℃まで変化させた。
　【００９０】いずれの組み合わせについても、半導体層２５の成長温度が９００℃を超えると図１６（ａ）から（ｃ）に示すように、段差が平坦に埋め込まれていくとともに、欠陥が屈曲し、低欠陥領域が形成されるが、９００℃以下では、図１７（ａ）から（ｃ）に示すように段差が平坦にならず、また、半導体層２５中では欠陥が屈曲せず、欠陥の減少が見られない。以上のように、ＡｌＧａＮにより構成された基板１上に段差を形成しＡｌＧａＮにより構成された半導体層２５を成長する場合、段差の埋め込みを行い、かつ欠陥を横方向に屈曲させる為には、ＡｌＧａＮ層２５の成長温度として９００℃を超える温度が必要である。
　【００９１】（実施の形態１２）つぎに、本発明の実施の形態１２について図１８を用いて説明する。
　【００９２】基板１は、段差を有するサファイア基板である。本実施の形態では、サファイア基板１は表面が２°傾斜した（０、０、０、１）であるサファイアを、水素ガスなどの還元雰囲気中で１３００℃で１０時間加熱することで作製する。このように加熱することで、サファイア傾斜基板中の原子オーダーの微小なステップが結合して、０．１μｍ以上の段差を有するステップとなる。
　【００９３】半導体層２９はＡｌ０．５Ｇａ０．５Ｎである。半導体層２９の成長温度を３５０℃から１０００℃まで変化させたところ、成長温度が４００℃未満ではＡｌ０．５Ｇａ０．５Ｎは成長しなかった。また、９００℃を超える温度では、Ａｌ０．５Ｇａ０．５Ｎは島状になってしまい、一様な層が得られなかった。そこで、半導体層２９の成長温度は４００℃以上９００℃以下とする。
　【００９４】半導体層２９は９００℃以下の成長温度であるので、実施の形態１１の図１７に示したように、欠陥の屈曲が行われず低欠陥領域は形成されない。そこで、半導体層２９を成長させた後に、Ａｌ０．５Ｇａ０．５Ｎよりなる半導体層２５を９００℃以上の温度で成長することで、欠陥が屈曲し低欠陥領域が形成される。
　【００９５】なお、本実施の形態では段差は還元雰囲気中での加熱で形成したが、段差を実施の形態８と同様のエッチング等の方法を用いて形成しても同様であり、エッチング等の方法を用いれば、任意の面方位を有する基板に任意の形状を有する段差を形成できる。なお、本実施の形態では半導体層２９および半導体層２５としてＡｌ０．５Ｇａ０．５Ｎを用いているが、半導体層２９と半導体層２５の組み合わせについて、ＧａＮやＡｌＮや他の組成のＡｌＧａＮの組み合わせを用いても同様の結果が得られる。また、半導体層２５の膜厚は半導体層２５が連続膜となればよく、好ましくは０．００５μｍ以上あれば良い。なお、本実施の形態ではＡｌ０．５Ｇａ０．５Ｎよりなる半導体層２５はステップ状になるので、半導体装置などで平坦な基板が必要な場合はＡｌ０．５Ｇａ０．５Ｎよりなる半導体層２５を研磨するなどの方法により平坦化するなど行えばよい。
　【００９６】（実施の形態１３）つぎに、本発明の実施の形態１３について説明する。
　【００９７】結晶基板１として、段差を有する６Ｈ−ＳｉＣ（０、０、０、１）、Ｓｉ（１、１、１）、ＧａＡｓ（１、１、１）を用いる以外は実施の形態１２と全く同様にしてＡｌ０．５Ｇａ０．５Ｎよりなる半導体層２９とＡｌ０．５Ｇａ０．５Ｎよりなる半導体層２５が順次成長した。なお、ＳｉＣ、Ｓｉ、ＧａＡｓは半導体であるので、適切なウェットエッチングで容易に段差を形成することが可能である。
　【００９８】半導体層２９の成長温度を３５０℃から１０００℃まで変化させたところ、いずれの基板についても成長温度が４００℃未満ではＡｌ０．５Ｇａ０．５Ｎは成長せず、９００℃を超える温度では一様なＡｌ０．５Ｇａ０．５Ｎ結晶層が得られなかった。そこで、半導体層２９の成長温度は４００℃以上９００℃以下とする。
　【００９９】半導体層２９は９００℃以下の成長温度であるので、実施の形態１１に示したように、欠陥の屈曲が行われず低欠陥領域は形成されない。そこで、半導体層２９を成長させた後に、Ａｌ０．５Ｇａ０．５Ｎよりなる半導体層２５を９００℃以上の温度で成長することで、欠陥が屈曲し低欠陥領域が形成される。
　【０１００】なお、基板１の面方位については、本実施の形態の様に特定の面方位を用いると、特定の面を有する半導体層を成長させることができるので好ましいが、任意の面方位についても同様の結果が得られる。また、ＳｉＣの結晶構造についても、６Ｈ−ＳｉＣ以外にも、４Ｈ−ＳｉＣや３Ｃ−ＳｉＣ等、他の結晶構造を有するＳｉＣについても同様の結果が得られる。なお、本実施の形態では半導体層２９および半導体層２５としてＡｌ０．５Ｇａ０．５Ｎを用いているが、半導体層２９と半導体層２５の組み合わせとして、ＧａＮやＡｌＮや他の組成のＡｌＧａＮを用いても同様の結果が得られる。
　【０１０１】（実施の形態１４）つぎに、本発明の実施の形態１４について説明する。
　【０１０２】実施の形態８と全く同様にして、六方晶のＧａＮ（０、０、０、１）基板上にストライプ状の周期的な段差を作製する。
　【０１０３】この上に段差を被覆するＡｌ０．２Ｇａ０．８Ｎよりなる半導体層２５が６μｍ成長する。Ａｌ０．２Ｇａ０．８Ｎよりなる半導体２５の成長の際、原料にＳｉあるいはＳｅあるいはＭｇあるいはＺｎを含む原料を導入することで、Ａｌ０．２Ｇａ０．８Ｎよりなる半導体層２５中に不純物を導入した。本実施の形態では、実施の形態１と同様有機金属気相成長装置を用い、不純物を含む原料としてそれぞれ、モノシラン（ＳｉＨ４）、セレン化水素（Ｈ２Ｓｅ）、ビスシクロペンタジエニルマグネシウム（（Ｃ５Ｈ５）２Ｍｇ）、ジメチルジンク（（ＣＨ３）２Ｚｎ）を用いる。
　【０１０４】Ａｌ０．２Ｇａ０．８Ｎよりなる半導体層２５中の不純物濃度と段差上の表面状態との関係を調べた結果、いずれの不純物の場合も不純物濃度を１×１０２１ｃｍ−３より大きくすると、段差上の表面に数１００ｎｍオーダーの凹凸が発生することが判明した。このような表面の凹凸により、基板上に半導体装置を形成した場合の膜の平坦性が悪く、所望の特性が得られないという問題が起こる。そこで、半導体装置などに用いる基板の製造方法としては、不純物密度１×１０２１ｃｍ−３以下とする必要がある。
　【０１０５】なお、不純物を含む原料は本実施の形態で用いた原料に限らない。また、不純物に関しても、本実施の形態のＳｉの他に、Ｇｅ等の他のＩＶ族元素を用いた場合や、本実施の形態のＳｅの他に、ＯやＳ等の他のＶＩ元素を用いた場合や、本実施の形態のＭｇやＺｎの他に、Ｃｄ等の他のＩＩ族あるいは金属元素を用いた場合も同様の結果が得られる。なお、本実施の形態では半導体層２５はＡｌ０．２Ｇａ０．８Ｎであるが、任意の組成のＡｌＧａＮやＧａＮやＡｌＮを用いても同様の結果が得られる。
　【０１０６】（実施の形態１５）つぎに、本発明の実施の形態１５について説明する。
　【０１０７】実施の形態８と全く同様にして、六方晶のＧａＮ（０、０、０、１）基板上にストライプ状の周期的な段差を作製する。
　【０１０８】この上に段差を被覆するＡｌ０．２Ｇａ０．８Ｎよりなる半導体層２５を成長する。Ａｌ０．２Ｇａ０．８Ｎよりなる半導体層２５の成長の際、ＧａとＡｌのモル供給量の和すなわちＩＩＩ族のモル供給量と、Ｎのモル供給量すなわちＶ族のモル供給量の比が、Ｖ族モル流量／ＩＩＩ族モル流量＝１００〜１００００となるようにした。この際ＩＩＩ族モル流量は一定とした。成長温度は９００℃から１１００℃である。
　【０１０９】図１９はＶ族モル供給量／ＩＩＩ族モル供給量（以下Ｖ／ＩＩＩ比と表記）と、幅５μｍの溝を平坦に埋め込み成長するのに要する時間を調べた結果である。いずれの成長温度においても、Ｖ／ＩＩＩ比を下げると溝を平坦に埋め込み成長するための時間が増大し、Ｖ／ＩＩＩ比が２００以下では図１７と同様の成長様式となり、溝が平坦に埋め込み成長されないことが判明した。溝が平坦に埋め込み成長されない場合は、図１７に示すように低欠陥領域が形成されない。したがって、低欠陥領域の形成にはＶ／ＩＩＩ比が２００より大きく、好ましくは１０００以上必要である。
　【０１１０】なお、本実施の形態では半導体層２５としてＡｌ０．２Ｇａ０．８Ｎを成長したが、他の組成のＡｌＧａＮやＧａＮ、ＡｌＮについても同様の結果が得られる。
　【０１１１】
　【発明の効果】以上のように、本発明の半導体装置は、低欠陥領域に半導体素子の能動領域を形成することにより、信頼性および性能を向上することができる。
【図面の簡単な説明】
　【図１】本発明の実施の形態１における半導体素子の断面を示す図
　【図２】同半導体装置の製造方法を示す図
　【図３】本発明の実施の形態２における半導体素子およびその製造方法を示す図
　【図４】従来の半導体装置を示す図
　【図５】本発明の実施の形態３における半導体素子の断面を示す図
　【図６】同半導体装置の製造方法を示す図
　【図７】本発明の実施の形態４における半導体素子およびその製造方法を示す図
　【図８】本発明の実施の形態５における半導体素子の断面を示す図
　【図９】本発明の実施の形態６における半導体素子およびその製造方法を示す図
　【図１０】本発明の実施の形態７における半導体素子の断面を示す図
　【図１１】本発明の実施の形態８における半導体基板を示す図
　【図１２】本発明の実施の形態８における半導体基板の製造方法を示す図
　【図１３】本発明の実施の形態９における半導体基板を示す図
　【図１４】本発明の実施の形態１０における半導体基板を示す図
　【図１５】本発明の実施の形態１０における半導体基板作製プロセスを示す図
　【図１６】本発明の実施の形態１１において、成長温度が９００℃を超えるときの欠陥の挙動を示す図
　【図１７】本発明の実施の形態１１において、成長温度が９００℃以下のときの欠陥の挙動を示す図
　【図１８】本発明の実施の形態１２における半導体基板を示す図
　【図１９】本発明の実施の形態１５において、Ｖ族モル流量／ＩＩＩ族モル流量比と、幅５μｍの溝を平坦に埋め込み成長するのに要する時間の関係を表した図
　【符号の説明】
　１　基板
　２　ＧａＮ層
　３　ｎ型ＡｌＧａＮクラッド層
　４　ｎ型ＧａＮ光ガイド層
　５　活性層
　６　ｐ型ＧａＮ光ガイド層
　７　第１のｐ型ＡｌＧａＮクラッド層
　８　電流狭窄層
　９　第２のｐ型ＡｌＧａＮクラッド層
　１０　ｐ型ＧａＮコンタクト層
　１１　ｎ型電極
　１２　ｐ型電極
　１３　マスク
　１４　ＡｌＮ層
　１４ａ、１５ａ　凹凸
　１５、１６　ＧａＮ層
　１７　アンドープＧａＮ層
　１８　ｎ型ＧａＮ層
　１９　ゲート電極
　２０　ソース電極
　２１　ドレイン電極
　２２　ＡｌＮバッファ層
　２３　ｎ型ＧａＮ層
　２４　ＡｌＧａＮ電流ブロック層
　２５、２６　半導体層
　２７、２８　Ａｌ０．５Ｇａ０．５Ｎ層
　２９　半導体層