(57)【要約】【課題】一つの実施形態は、基準電圧を安定的に発生できる基準電圧回路を提供することを目的とする。【解決手段】一つの実施形態によれば、基準電圧回路において、オペアンプは、第１の入力端子、第２の入力端子、及び出力端子を有する。第１のダイオード素子は、出力端子側に配された第１のラインに電気的に挿入されている。第１のダイオード素子は、第１のラインにおける第１のノードを介して第１の入力端子に電気的に接続されている。第２のダイオード素子は、出力端子側に配された第２のラインに電気的に挿入されている。第２のダイオード素子は、第２のラインにおける第２のノードを介して第２の入力端子に電気的に接続されている。抵抗素子は、第２のラインにおける第２のダイオード素子に対して直列となる位置に電気的に挿入されている。ダミーリーク発生回路は、第１のライン及び第２のラインのいずれかに電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力端子、第２の入力端子、及び出力端子を有するオペアンプと、
前記出力端子側に配された第１のラインに電気的に挿入され、前記第１のラインにおける第１のノードを介して前記第１の入力端子に電気的に接続された第１のダイオード素子と、
前記出力端子側に配された第２のラインに電気的に挿入され、前記第２のラインにおける第２のノードを介して前記第２の入力端子に電気的に接続された第２のダイオード素子と、
前記第２のラインにおける前記第２のダイオード素子に対して直列となる位置に電気的に挿入された抵抗素子と、
前記第１のライン及び前記第２のラインのいずれかに電気的に接続されたダミーリーク発生回路と、
を備えた基準電圧回路。
【請求項２】
前記ダミーリーク発生回路は、一端が前記第２のラインにおける前記第２のノードに電気的に接続され、他端がグランド電位側の第３のノードに電気的に接続されている
請求項１に記載の基準電圧回路。
【請求項３】
前記ダミーリーク発生回路は、一端が前記第２のラインにおける前記第２のノードに電気的に接続され、他端が電源電位側の第４のノードに電気的に接続されている
請求項１に記載の基準電圧回路。
【請求項４】
前記第１のラインに電気的に挿入され、前記出力端子に接続された制御ノードを有する第１の電流源と、
前記第２のラインに電気的に挿入され、前記出力端子に接続された制御ノードを有する第２の電流源と、
をさらに備えた
請求項１から３のいずれか１項に記載の基準電圧回路。
【請求項５】
請求項１から４のいずれか１項に記載の基準電圧回路と、
前記基準電圧回路に接続され、スイッチ回路を有する電圧分圧回路と、
を備え、
前記ダミーリーク発生回路は、前記スイッチ回路に対応した構成を有する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、基準電圧回路及び半導体集積回路に関する。
【背景技術】
【０００２】
基準電圧回路は、基準電圧を発生して所定の回路へ供給する。このとき、基準電圧回路で発生される基準電圧が安定していることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１７８０９号公報
【特許文献２】特開２００４−３４１８７７号公報
【特許文献３】特開平１０−９９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、基準電圧を安定的に発生できる基準電圧回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、オペアンプと第１のダイオード素子と第２のダイオード素子と抵抗素子とダミーリーク発生回路とを有する基準電圧回路が提供される。オペアンプは、第１の入力端子、第２の入力端子、及び出力端子を有する。第１のダイオード素子は、出力端子側に配された第１のラインに電気的に挿入されている。第１のダイオード素子は、第１のラインにおける第１のノードを介して第１の入力端子に電気的に接続されている。第２のダイオード素子は、出力端子側に配された第２のラインに電気的に挿入されている。第２のダイオード素子は、第２のラインにおける第２のノードを介して第２の入力端子に電気的に接続されている。抵抗素子は、第２のラインにおける第２のダイオード素子に対して直列となる位置に電気的に挿入されている。ダミーリーク発生回路は、第１のライン及び第２のラインのいずれかに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図２】図２は、実施形態におけるスイッチ回路の構成を示す回路図である。
【図３】図３は、実施形態におけるダミーリーク発生回路の構成を示す回路図である。
【図４】図４は、実施形態におけるダミーリーク発生回路のリーク発生個所を示す図である。
【図５】図５は、実施形態にかかる基準電圧回路の動作を示す図である。
【図６】図６は、実施形態の変形例にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図７】図７は、実施形態の他の変形例にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図８】図８は、実施形態の他の変形例にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図９】図９は、実施形態の他の変形例にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図１０】図１０は、実施形態の他の変形例におけるダミーリーク発生回路の構成を示す回路図である。
【図１１】図１１は、実施形態の他の変形例におけるダミーリーク発生回路の構成を示す回路図である。
【図１２】図１２は、実施形態の他の変形例におけるダミーリーク発生回路の構成を示す回路図である。
【図１３】図１３は、実施形態の他の変形例におけるダミーリーク発生回路の構成を示す回路図である。
【図１４】図１４は、実施形態の他の変形例における電圧分圧回路の構成を示す回路図である。
【図１５】図１５は、実施形態の他の変形例にかかる基準電圧回路を含む半導体集積回路の構成を示す回路図である。
【図１６】図１６は、実施形態の他の変形例にかかる基準電圧回路の動作を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる基準電圧回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる基準電圧回路について説明する。基準電圧回路は、半導体集積回路内に設けられ、半導体集積回路における基準電圧（出力電圧）を生成するための基準となる基準電圧を生成する。
【０００９】
例えば、半導体集積回路１００は、図１に示すように、基準電圧回路１０及び電圧分圧回路２０を有する。図１は、基準電圧回路１０を含む半導体集積回路１００の構成を示す回路図である。
【００１０】
基準電圧回路１０は、半導体のバンドギャップエネルギーに応じたバンドギャップ電圧（例えば、ダイオードの順方向電圧）を利用したバンドギャップレファレンス回路である。すなわち、基準電圧回路１０は、電源ノードＮ１０で外部から電源電圧を受け、電源電圧のレベルをバンドギャップ電圧に応じた基準電圧のレベルに調整し、調整された基準電圧をラインＬ１０に供給する。基準電圧回路１０はラインＬ１０を介して電圧分圧回路２０に接続される。ｎを２以上の整数とするとき、電圧分圧回路２０は、外部からの制御信号φＣＴＲ−１〜φＣＴＲ−ｎによりｎ段のステップに分圧が可能になっており、トリミング等で分圧比が設定される。基準電圧回路１０で生成された基準電圧Ｖｖｇｒに応じた参照電圧Ｖｒｅｆは、電圧分圧回路２０で設定された分圧比で分圧されて他の回路（例えば、他のアナログ回路）へ基準電圧（出力電圧）Ｖｉｂとして出力される。
【００１１】
例えば、電圧分圧回路２０は、基準電圧（出力電圧）Ｖｉｂを生成する際に、基準電圧回路１０から受けた基準電圧Ｖｖｇｒに応じた参照電圧Ｖｒｅｆを、抵抗素子２２〜２５と制御信号φＣＴＲ−１〜φＣＴＲ−ｎにより選択されるスイッチ回路２３−１〜２３−ｎとにより所望の電圧に分圧して使用する。半導体集積回路１００では、電圧分圧回路２０における選択されていないスイッチ回路２３−１〜２３−ｎが高温でオフリークする（オフ状態でリークする）ことで基準電圧Ｖｉｂが所望の値から変動しやすい。すなわち、基準電圧回路１０により生成される基準電圧Ｖｖｇｒの温度に応じた変動が抑制されていても（図５（ａ）に破線で示す特性参照）、電圧分圧回路２０で分圧されて出力される基準電圧Ｖｉｂが温度に応じて変動することがある（図５（ｂ）に破線で示す特性参照）。基準電圧Ｖｉｂが変動すると、基準電圧Ｖｉｂを受け動作する他の回路（例えば、他のアナログ回路）の特性が悪化する可能性がある。
【００１２】
そこで、本実施形態では、基準電圧回路１０において、スイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すダミーリーク発生回路１６を設け、オフリーク特性に応じて基準電圧Ｖｖｇｒを変化させることで、電圧分圧回路２０から出力される基準電圧Ｖｉｂの温度変動の抑制を図る。
【００１３】
具体的には、基準電圧回路１０は、図１に示すように、オペアンプ１１、電流源１３、電流源１４、抵抗素子１５、ダミーリーク発生回路１６、ダイオード１７、及びダイオード１８を有する。
【００１４】
オペアンプ１１は、非反転入力端子１１ａ、反転入力端子１１ｂ、出力端子１１ｃ、及び電源端子１１ｄを有している。非反転入力端子１１ａは、ラインＬ１を介してノードＮ１に接続されている。反転入力端子１１ｂは、ラインＬ０を介してノードＮ０に接続されている。出力端子１１ｃは、ラインＬ２を介して、電流源１３の制御ノード、電流源１４の制御ノード、基準電圧回路１０の出力ノード１０ａにそれぞれ接続されている。電源端子１１ｄは、電流源１２を介して電源ノードＮ１０に接続されている。
【００１５】
電流源１３は、ラインＬ３における電源ノードＮ１１とノードＮ０との間に電気的に挿入されている。電流源１３は、入力ノードが電源ノードＮ１１に電気的に接続され、出力ノードがノードＮ０に電気的に接続され、制御ノードがラインＬ２を介してオペアンプ１１の出力端子１１ｃに電気的に接続されている。
【００１６】
電流源１３は、オペアンプ１１からバイアス電圧を受け、バイアス電圧に応じてバイアス電流Ｉｂ１を生成する。電流源１３は、例えば、トランジスタＭ１３を有し、トランジスタＭ１３のゲートに受けたバイアス電圧に応じて、トランジスタＭ１３のドレイン電流をバイアス電流Ｉｂ１として生成する。電流源１３は、生成されたバイアス電流Ｉｂ１をノードＮ０へ流す。
【００１７】
ダイオード１７は、ノードＮ０とグランド電位との間に電気的に挿入されている。ダイオード１７は、ノードＮ０からグランド電位へ向かう方向が順方向になるように構成されている。ダイオード１７は、ＰＮＰ型のバイポーラトランジスタ１７ａをダイオード接続させた構成を有する。すなわち、バイポーラトランジスタ１７ａは、エミッタがノードＮ０に接続され、ベースがコレクタに接続され、コレクタがベース及びグランド電位に接続されている。
【００１８】
ダイオード１７は、ノードＮ０側からバイアス電流Ｉｂ１を受けると、バイアス電流Ｉｂ１を順方向にグランド電位側へ流す。このとき、ダイオード１７のノードＮ０側の電位（≒ノードＮ０の電位）がダイオード１７の順方向電圧（例えば、約０．７Ｖ）になる。
【００１９】
なお、図１では、図示の簡略化のため、基準電圧回路１０が１つのダイオード１７を有する場合の構成が例示されているが、基準電圧回路１０は複数（例えば、十数個）のダイオード１７を有していてもよい。このとき、複数のダイオード１７は、ノードＮ０とグランド電位との間に互いに並列に電気的に挿入されていてもよい。これにより、複数のダイオード１７の順方向電圧を平均化してダイオード１７のノードＮ０側の電位とすることができ、ノードＮ０の電位に対する各ダイオード１７の順方向電圧のばらつきの影響を低減できる。
【００２０】
電流源１４は、ラインＬ４における電源ノードＮ１２とノードＮ１との間に電気的に挿入されている。電流源１４は、入力ノードが電源ノードＮ１２に電気的に接続され、出力ノードがノードＮ１に電気的に接続され、制御ノードがラインＬ２を介してオペアンプ１１の出力端子１１ｃに電気的に接続されている。電流源１４は、オペアンプ１１を介して電流源１３との間でカレントミラー回路を構成している。
【００２１】
電流源１４は、オペアンプ１１からバイアス電圧を受け、バイアス電圧に応じてバイアス電流Ｉｂ２を生成する。電流源１４は、例えば、トランジスタＭ１４を有し、トランジスタＭ１４のゲートに受けたバイアス電圧に応じて、トランジスタＭ１４のドレイン電流をバイアス電流Ｉｂ２として生成する。電流源１４は、生成されたバイアス電流Ｉｂ２をノードＮ１へ流す。
【００２２】
ダイオード１８は、ノードＮ２とグランド電位との間に電気的に挿入されている。ダイオード１８は、ノードＮ２からグランド電位へ向かう方向が順方向になるように構成されている。ダイオード１８は、ＰＮＰ型のバイポーラトランジスタ１８ａをダイオード接続させた構成を有する。すなわち、バイポーラトランジスタ１８ａは、エミッタがノードＮ２に接続され、ベースがコレクタに接続され、コレクタがベース及びグランド電位に接続されている。
【００２３】
ダイオード１８は、ノードＮ２側からバイアス電流Ｉｂ２を受けると、バイアス電流Ｉｂ２を順方向にグランド電位側へ流す。このとき、ダイオード１８のノードＮ２側の電位（≒ノードＮ２の電位）がダイオード１８の順方向電圧（例えば、約０．７Ｖ）になる。
【００２４】
なお、図１では、図示の簡略化のため、基準電圧回路１０が１つのダイオード１８を有する場合の構成が例示されているが、基準電圧回路１０は複数（例えば、十数個）のダイオード１８を有していてもよい。このとき、複数のダイオード１８は、ノードＮ２とグランド電位との間に互いに並列に電気的に挿入されていてもよい。これにより、複数のダイオード１８の順方向電圧を平均化してダイオード１８のノードＮ２側の電位とすることができ、ノードＮ２の電位に対する各ダイオード１８の順方向電圧のばらつきの影響を低減できる。
【００２５】
抵抗素子１５は、ラインＬ４におけるノードＮ１とノードＮ２との間に電気的に挿入されている。抵抗素子１５は、一端がノードＮ１に接続され、他端がノードＮ２を介してダイオード１８に接続されている。抵抗素子１５の抵抗値は、基準電圧回路１０から出力される基準電圧Ｖｖｇｒに対する温度変動を補償するように予め決められている。
【００２６】
ダミーリーク発生回路１６は、ラインＬ４に電気的に接続されている。ダミーリーク発生回路１６は、電流源１４とダイオード１８との間で抵抗素子１５に対して並列に接続されている。ダミーリーク発生回路１６は、入力端子が非反転入力端子１１ａ及びノードＮ１に接続され、出力端子がノードＮ２に接続されている。ダミーリーク発生回路１６は、高温動作時に各スイッチ回路２３（スイッチ回路２３−１〜２３−ｎのいずれか）と同様のオフリーク特性を示す。
【００２７】
次に、電圧分圧回路２０の構成について説明する。電圧分圧回路２０は、入力ノード２０ａが基準電圧回路１０の出力ノード１０ａに接続され、出力ノード２０ｂが他の回路（例えば、他のアナログ回路）に接続されている。
【００２８】
電圧分圧回路２０は、電流源２１、複数の抵抗素子２２−１〜２２−ｎ、及び複数のスイッチ回路２３−１〜２３−ｎを有する。ｎは２以上の整数である。
【００２９】
電流源２１は、ラインＬ２１における電源ノードＮ２１と参照ノードＮｒｅｆとの間に電気的に挿入されている。電流源２１は、入力ノードが電源ノードＮ２１に電気的に接続され、出力ノードが参照ノードＮｒｅｆに電気的に接続され、制御ノードがラインＬ１０を介して基準電圧回路１０の出力ノード１０ａに電気的に接続されている。
【００３０】
電流源２１は、基準電圧回路１０から基準電圧Ｖｖｇｒを受け、基準電圧Ｖｖｇｒに応じて参照電流Ｉｒｅｆを生成する。電流源２１は、例えば、トランジスタＭ２１を有し、トランジスタＭ２１のゲートに受けたバイアス電圧に応じて、トランジスタＭ２１のドレイン電流を参照電流Ｉｒｅｆとして生成する。電流源２１は、生成された参照電流Ｉｒｅｆを参照ノードＮｒｅｆへ流す。参照ノードＮｒｅｆは、参照電圧Ｖｒｅｆを有する。
【００３１】
抵抗素子２２−１は、ラインＬ２１における参照ノードＮｒｅｆと抵抗素子２２−２との間に電気的に挿入されている。抵抗素子２２−１は、一端が参照ノードＮｒｅｆに接続され、他端が抵抗素子２２−２及びスイッチ回路２３−１に接続されている。
【００３２】
抵抗素子２２−２は、ラインＬ２１における抵抗素子２２−１と抵抗素子２２−３との間に電気的に挿入されている。抵抗素子２２−２は、一端が抵抗素子２２−１に接続され、他端が抵抗素子２４及びスイッチ回路２３−２に接続されている。
【００３３】
抵抗素子２２−ｎは、ラインＬ２１における抵抗素子２２−（ｎ−１）（図示せず）と抵抗素子２２−（ｎ＋１）との間に電気的に挿入されている。抵抗素子２２−ｎは、一端が抵抗素子２２−（ｎ−１）に接続され、他端が抵抗素子２２−（ｎ＋１）及びスイッチ回路２３−ｎに接続されている。
【００３４】
抵抗素子２２−（ｎ＋１）は、ラインＬ２１における抵抗素子２２−ｎとグランド電位との間に電気的に挿入されている。抵抗素子２２−（ｎ＋１）は、一端が抵抗素子２２−ｎ及びスイッチ回路２３−ｎに接続され、他端がグランド電位に接続されている。
【００３５】
スイッチ回路２３−１は、抵抗素子２２−１，２２−２と電圧分圧回路２０の出力ノード２０ｂとの間に電気的に挿入されている。スイッチ回路２３−１は、入力端子が抵抗素子２２−１の他端及び抵抗素子２２−２の一端に接続され、出力端子が出力ノード２０ｂに接続されている。スイッチ回路２３−１は、外部からアクティブレベルの制御信号φＣＴＲ−１を制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φＣＴＲ−１を制御端子で受けた際にオフする。
【００３６】
スイッチ回路２３−２は、抵抗素子２２−２，２２−３と電圧分圧回路２０の出力ノード２０ｂとの間に電気的に挿入されている。スイッチ回路２３−２は、入力端子が抵抗素子２２−２の他端及び抵抗素子２２−３の一端に接続され、出力端子が出力ノード２０ｂに接続されている。スイッチ回路２３−２は、外部からアクティブレベルの制御信号φＣＴＲ−２を制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φＣＴＲ−２を制御端子で受けた際にオフする。
【００３７】
スイッチ回路２３−ｎは、抵抗素子２２−ｎ，２２−（ｎ＋１）と電圧分圧回路２０の出力ノード２０ｂとの間に電気的に挿入されている。スイッチ回路２３−ｎは、入力端子が抵抗素子２２−ｎの他端及び抵抗素子２２−（ｎ＋１）の一端に接続され、出力端子が出力ノード２０ｂに接続されている。スイッチ回路２３−ｎは、外部からアクティブレベルの制御信号φＣＴＲ−ｎを制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φＣＴＲ−ｎを制御端子で受けた際にオフする。
【００３８】
次に、各スイッチ回路２３の構成について図２を用いて説明する。図２は、スイッチ回路２３−１の構成を示す図である。図２では、スイッチ回路２３−１の構成について例示的に説明するが、他のスイッチ回路２３−２〜２３−ｎの構成もスイッチ回路２３−１の構成と同様である。
【００３９】
スイッチ回路２３−１は、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１、及びインバータＩＮＶ１を有する。ＰＭＯＳトランジスタＰＭ１のソースとＮＭＯＳトランジスタＮＭ１のドレインとがいずれも入力端子ＴＭ１に電気的に接続されている。ＰＭＯＳトランジスタＰＭ１のドレインとＮＭＯＳトランジスタＮＭ１のソースとがいずれも出力端子ＴＭ２に電気的に接続されている。ＰＭＯＳトランジスタＰＭ１のバックゲートは、バックゲートバイアスＶｂｇ（図４参照）に電気的に接続されていてもよい。ＰＭＯＳトランジスタＰＭ１のゲートが制御端子ＴＭｃｔｒに電気的に接続され、ＮＭＯＳトランジスタＮＭ１のゲートがインバータＩＮＶ１を介して制御端子ＴＭｃｔｒに電気的に接続されている。
【００４０】
スイッチ回路２３−１が制御端子ＴＭｃｔｒで受ける制御信号φＣＴＲ−１は、ローアクティブの信号である。制御信号φＣＴＲ−１がローレベルである場合、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１がいずれもオンする。制御信号φＣＴＲ−１がハイレベルである場合、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１がいずれもオフする。
【００４１】
次に、ダミーリーク発生回路１６の構成について図３を用いて説明する。図３は、ダミーリーク発生回路１６の構成を示す図である。
【００４２】
ダミーリーク発生回路１６は、図３に示すように、各スイッチ回路２３に対応した構成を有する。ダミーリーク発生回路１６は、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２、及びインバータＩＮＶ２を有する。ＰＭＯＳトランジスタＰＭ２のソースとＮＭＯＳトランジスタＮＭ２のドレインとがいずれも入力端子ＴＭ３に電気的に接続されている。ＰＭＯＳトランジスタＰＭ２のドレインとＮＭＯＳトランジスタＮＭ２のソースとがいずれも出力端子ＴＭ４に電気的に接続されている。ＰＭＯＳトランジスタＰＭ２のバックゲートは、バックゲートバイアスＶｂｇ（図４参照）に電気的に接続されていてもよい。ＰＭＯＳトランジスタＰＭ２のゲートが電源電位に電気的に接続され、ＮＭＯＳトランジスタＮＭ２のゲートがインバータＩＮＶ２を介して電源電位に電気的に接続されている。これにより、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２がいずれもオフ状態に固定されている。
【００４３】
すなわち、ダミーリーク発生回路１６は、オフ固定に構成され、高温動作時にスイッチ回路２３−１のオフリーク特性に対応したオフリーク特性を示す。
【００４４】
例えば、ダミーリーク発生回路１６において、図４に示すように、ＰＭＯＳトランジスタＰＭ２（又は、ＮＭＯＳトランジスタＮＭ２）では、高温動作時に、破線の矢印で示すようなオフリークが発生する。図４は、ダミーリーク発生回路１６のリーク発生個所を示す図である。ＰＭＯＳトランジスタＰＭ２では、出力端子ＴＭ４に電気的に接続された半導体領域ＳＲ１（ドレイン又はソース）からウエル領域ＷＲへ電荷（電子）が抜けるリークが発生したり、入力端子ＴＭ３に電気的に接続された半導体領域ＳＲ２（ソース又はドレイン）へウエル領域ＷＲから電荷（電子）が抜けるリークが発生したりする。あるいは、ＰＭＯＳトランジスタＰＭ２（又は、ＮＭＯＳトランジスタＮＭ２）では、一点鎖線の矢印で示すようなリークが発生する。バックゲートバイアスＶｂｇが印加された下地領域ＵＲからウエル領域ＷＲ経由で半導体領域ＳＲ１へ電荷（電子）が抜けるリークが発生したり、半導体領域ＳＲ２からウエル領域ＷＲ経由で下地領域ＵＲへ抜けるリークが発生したりする。
【００４５】
基準電圧回路１０において高温動作時にダミーリーク発生回路１６によりダミーのオフリークが発生することにより、図５（ａ）に実線で示すように、基準電圧回路１０から電圧分圧回路２０へ供給される基準電圧Ｖｖｇｒは、高温動作時に値が上昇する特性になる。すなわち、ダミーリーク発生回路１６により、基準電圧Ｖｖｇｒの特性をダミーリーク発生回路１６がない場合の基準電圧Ｖｉｂの特性（図５（ｂ）の破線の特性）と概ね逆になるように補正する。この結果、電圧分圧回路２０で分圧され出力される基準電圧Ｖｉｂは、図５（ｂ）に実線で示すように、温度依存性の抑制された特性になる。
【００４６】
以上のように、実施形態では、基準電圧回路１０において、各スイッチ回路２３と同様のオフリーク特性を示すダミーリーク発生回路１６を設け、オフリーク特性に応じて基準電圧Ｖｖｇｒを変化させる。これにより、電圧分圧回路２０から出力される基準電圧Ｖｉｂの温度変動を抑制させることが容易である。
【００４７】
なお、図６に示すように、基準電圧回路１０ｉにおけるダミーリーク発生回路１６ｉは、出力端子が抵抗素子１５及びダイオード１８の間のノードＮ２（図１参照）に接続されている代わりに、グランド電位を有するノードＮ２ｉに接続されていてもよい。この場合でも、基準電圧回路１０ｉは、実施形態と同様の動作を実現可能である。
【００４８】
あるいは、図７に示すように、基準電圧回路１０ｐにおけるノードＮ１とグランド電位との間に抵抗素子３１ｐが電気的にさらに挿入され、ノードＮ２とグランド電位との間に抵抗素子３２ｐが電気的にさらに挿入されていてもよい。これにより、ノードＮ１の電位とノードＮ２の電位とをそれぞれ容易に安定化できる。
【００４９】
あるいは、図８に示すように、基準電圧回路１０ｒは、電流源１３，１４（図１参照）が省略された構成であってもよい。すなわち、ラインＬ３がノードＮ４ｒを介してラインＬ２に電気的に接続され、ラインＬ４がノードＮ５ｒを介してラインＬ２に電気的に接続されている。これにより、ノードＮ０の電位とノードＮ１の電位とがそれぞれオペアンプ１１の出力端子１１ｃの電圧に応じた値になり得るので、実施形態と同様の動作を実現し得る。
【００５０】
あるいは、図９に示すように、基準電圧回路１０ｓにおけるオペアンプ１１ｓがノードＮ０，Ｎ１に逆極性で接続されるとともにダミーリーク発生回路１６ｓがラインＬ３に電気的に接続されていてもよい。反転入力端子１１ｂは、ラインＬ１を介してノードＮ１に接続されている。非反転入力端子１１ａは、ラインＬ０を介してノードＮ０に接続されている。ダミーリーク発生回路１６ｓは、電流源１３とダイオード１７との間でラインＬ３に対して並列に接続されている。ダミーリーク発生回路１６ｓは、入力端子が非反転入力端子１１ａ及びノードＮ０に接続され、出力端子がノードＮ６ｓに接続されている。ダミーリーク発生回路１６は、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示す。これにより、基準電圧回路１０ｓは、実施形態と同様の動作を実現可能である。
【００５１】
あるいは、図１０に示すように、ダミーリーク発生回路１６ｗ内の構成は、ＰＭＯＳトランジスタＰＭ２ｗのバックゲートがＰＭＯＳトランジスタＰＭ２ｗのソースに電気的に接続された構成であってもよい。図１０に示す構成によっても、ダミーリーク発生回路１６ｗは、各スイッチ回路２３に対応した構成を有し、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すことが可能である。
【００５２】
あるいは、図１１に示すように、ダミーリーク発生回路１６ｖ内の構成は、図３に示す構成におけるインバータＩＮＶ２が省略された構成であってもよい。すなわち、ＰＭＯＳトランジスタＰＭ２ｖのゲートが電源電位に電気的に接続され、ＮＭＯＳトランジスタＮＭ２ｖのゲートがグランド電位に電気的に接続されている。これにより、ＰＭＯＳトランジスタＰＭ２ｖ及びＮＭＯＳトランジスタＮＭ２ｖがいずれもオフ状態に固定されている。図１１に示す構成によっても、ダミーリーク発生回路１６ｖは、各スイッチ回路２３に対応した構成を有し、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すことが可能である。
【００５３】
あるいは、図１２（ａ）に示すように、ダミーリーク発生回路１６ｔ内の構成は、図３に示す構成におけるＮＭＯＳトランジスタＮＭ２が省略された構成であってもよい。あるいは、図１２（ｂ）に示すように、ダミーリーク発生回路１６ｕ内の構成は、図３に示す構成におけるＰＭＯＳトランジスタＰＭ２が省略された構成であってもよい。図１２（ａ）又は図１２（ｂ）に示す構成によっても、ダミーリーク発生回路１６ｔ，１６ｕは、各スイッチ回路２３に対応した構成を有し、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すことが可能である。
【００５４】
あるいは、図１３（ａ）に示すように、ダミーリーク発生回路１６ｘ内の構成は、図１２（ａ）に示す構成に対して、ＰＭＯＳトランジスタＰＭ２ｘのバックゲートがＰＭＯＳトランジスタＰＭ２ｘのソースに電気的に接続される変更が加えられた構成であってもよい。図１３（ａ）に示す構成によっても、ダミーリーク発生回路１６ｘは、各スイッチ回路２３に対応した構成を有し、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すことが可能である。
【００５５】
あるいは、図１３（ｂ）に示すように、ダミーリーク発生回路１６ｙ内の構成は、図１２（ｂ）に示す構成に対してインバータＩＮＶ２が省略されＮＭＯＳトランジスタＮＭ２のゲートがグランド電位に電気的に接続される変更が加えられた構成であってもよい。すなわち、ＮＭＯＳトランジスタＮＭ２ｙのゲートがグランド電位に電気的に接続されている。これにより、ＮＭＯＳトランジスタＮＭ２ｙがオフ状態に固定されている。この構成によっても、ダミーリーク発生回路は、各スイッチ回路２３に対応した構成を有し、高温動作時にスイッチ回路２３−１〜２３−ｎと同様のオフリーク特性を示すことが可能である。
【００５６】
また、実施形態では、電圧分圧回路２０ｊにおける複数のスイッチ回路２３−１〜２３−ｎが互いに同様な構成を有する場合を例示しているが、図１４に示すように、複数のスイッチ回路２３ｊ−１，２３ｊ−２，・・・，２３ｊ−ｎが互いに異なる構成を有していてもよい。例えば、スイッチ回路２３ｊ−１，２３ｊ−２，・・・，２３ｊ−ｎにおけるＰＭＯＳトランジスタＰＭ１ｊ−１，ＰＭ１ｊ−２，・・・，ＰＭ１ｊ−ｎのディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）が、この順に選択的に小さくなる構成であってもよい。このとき、スイッチ回路２３ｊ−１，２３ｊ−２，・・・，２３ｊ−ｎにおけるＮＭＯＳトランジスタＮＭ１ｊ−１，ＮＭ１ｊ−２，・・・，ＮＭ１ｊ−ｎのディメンジョン（＝Ｗ／Ｌ，Ｗ：ゲート幅，Ｌ：ゲート長）は、互いに均等であってもよい。また、スイッチ回路２３ｊ−１，２３ｊ−２，・・・，２３ｊ−ｎにおけるインバータＩＮＶ１ｊ−１，ＩＮＶ１ｊ−２，・・・，ＩＮＶ１ｊ−ｎは、互いに均等な構成であってもよい。これにより、電圧分圧回路２０ｊにおける複数のステップに分圧する際のステップ幅を各分圧値の間で均等に揃えることができる。このとき、ダミーリーク発生回路１６の構成は、真ん中のスイッチ回路２３ｊ−ｘ（ｘはｎを２で割って得られる値の整数部分、又はその整数部分に１を加えた値）の構成に対応させてもよい。
【００５７】
あるいは、図１５に示す電圧分圧回路２０ｋにおけるスイッチ回路２３ｋ−１〜２３ｋ−ｎの高温動作時のオフリークにより、図１６（ｂ）に破線で示すように、基準電圧Ｖｉｂが上昇方向に変動する場合、基準電圧回路１０ｋにおけるダミーリーク発生回路１６ｋは、出力端子が電源電位を有するノードＮ３に接続されていてもよい。
【００５８】
基準電圧回路１０ｋにおいて高温動作時にダミーリーク発生回路１６ｋによりダミーのオフリークが発生することにより、図１６（ａ）に実線で示すように、基準電圧回路１０ｋから電圧分圧回路２０ｋへ供給される基準電圧Ｖｖｇｒは、高温動作時に値が下降する特性になる。すなわち、ダミーリーク発生回路１６ｋにより、基準電圧Ｖｖｇｒの特性をダミーリーク発生回路１６ｋがない場合の基準電圧Ｖｉｂの特性（図１６（ｂ）の破線の特性）と概ね逆になるように補正する。この結果、電圧分圧回路２０ｋで分圧され出力される基準電圧Ｖｉｂは、図１６（ｂ）に実線で示すように、温度依存性の抑制された特性になる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１０，１０ｉ，１０ｋ，１０ｐ，１０ｒ，１０ｓ  基準電圧回路、１１  オペアンプ、１５  抵抗素子、１６，１６ｉ，１６ｋ，１６ｓ，１６ｔ，１６ｕ，１６ｖ  ダミーリーク発生回路、２０，２０ｊ，２０ｋ  電圧分圧回路、１００  半導体集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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