【事件の表示】
　特願２００８−１２４９８７「多層シリコン半導体ウェーハ及びその作製方法」拒絶査定不服審判事件〔平成２１年１１月２６日出願公開、特開２００９−２７７７１３、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２０年５月１２日の出願であって、平成２５年４月１１日付けで拒絶理由が通知され、同年６月７日に意見書及び手続補正書が提出され、同年６月２４日付けで拒絶査定がされ、これに対し、同年９月１９日に拒絶査定不服審判が請求されたものである。
　
第２　本願発明
　本願の請求項１〜６に係る発明（以下、本願の請求項１〜６に係る発明は、それぞれ「本願発明１」〜「本願発明６」という。）は、平成２５年６月７日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの本願発明１及び本願発明４は、それぞれその請求項１及び請求項４に記載されている事項により特定される次のとおりのものである。
　
「【請求項１】
　デバイス形成済みのシリコン半導体ウェーハの裏面を研磨して薄膜化し、前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製し、前記デバイス形成済でかつ裏面に温度をウェーハに与えない方法で金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層して作製された多層シリコン半導体ウェーハであって、当該積層した各層がそれぞれ個別のデバイス及び金属膜を具備し、前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち、シリコン中の拡散係数が４００℃において１×１０−１５ｃｍ２／ｓｅｃ以下のものであり、かつ薄層の多層構造であってもゲッタリング能力を有することを特徴とする多層シリコン半導体ウェーハ。」
「【請求項４】
　デバイス形成済みのシリコン半導体ウェーハの裏面を研磨し薄膜化する工程と、前記薄膜化したシリコン半導体ウェーハの裏面研磨面に温度をウェーハに与えない方法で金属膜を形成して個別のシリコン半導体ウェーハを作製する工程と、前記デバイス形成済でかつ裏面に金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程と、を有し、当該積層した各層がそれぞれ個別のデバイス及び金属膜を具備し、前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち、シリコン中の拡散係数が４００℃において１×１０−１５ｃｍ２／ｓｅｃ以下のものであり、かつ薄層の多層構造であってもゲッタリング能力を有する多層シリコン半導体ウェーハを作製することを特徴とする多層シリコン半導体ウェーハの作製方法。」
　
第３　原査定の理由の概要
　本願発明１〜本願発明６は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　記
１．引用文献１：特開２００６−４１２５８号公報
２．引用文献２：特開２００２−３１３７９５号公報
　
第４　当審の判断
１　引用例の記載と引用発明
（１）引用例１：特開２００６−４１２５８号公報
　原査定の拒絶の理由で引用された、本願の出願前に国内において頒布された刊行物である特開２００６−４１２５８号公報（以下「引用例１」という。）には、「ゲッタリング層を有する半導体チップとその製造方法」（発明の名称）に関して、図１〜図９とともに、以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ア　「【請求項９】
　
半導体チップの裏面を
機械的研磨してダメージ層を形成することにより
ゲッタリング層を形成する
【請求項１０】
　
半導体チップの裏面を
研削してダメージ層を形成することにより
ゲッタリング層を形成する
【請求項１１】
　
半導体チップの裏面にイオン注入してダメージ層を形成することにより
ゲッタリング層を形成する
【請求項１２】
　
半導体チップの裏面に多結晶シリコン膜又はシリコン窒化膜からなる薄膜を形成することにより
ゲッタリング層を形成する
【請求項１３】
　
ウェハを熱処理して
結晶欠陥層を形成する
　
前記ウェハをダイシングして
半導体チップを形成する
を含むことを特徴とする半導体チップの製造方法。」
　
イ「【技術分野】
【０００１】
　本発明は、重金属等の不純物を除去するためのゲッタリング層を有する半導体チップおよびその製造方法に関する。
【背景技術】
【０００２】
　半導体装置の製造において、銅やニッケルなどによる重金属汚染はゲート絶縁膜破壊や素子の信頼性の劣化を招き、デバイスの歩留まりを低下させる原因の一つとなっている。この重金属汚染は、ウェハの表面にトランジスタ等を含む素子層を形成する工程（前工程）のみならず、
ウェハをダイシングして半導体チップをパッケージに組み立てる工程（後工程）
　重金属汚染を防止するためには、重金属を除去（ゲッタリング）するゲッタリング層をウェハ又は半導体チップの一部に予め形成しておくことが効果的である（例えば、特許文献１、２参照）。」
　
ウ　「【発明が解決しようとする課題】
【０００３】
　
ＭＣＰ（Multi Chip Package）のように複数の半導体チップを積層した構造のパッケージ
【０００４】
　そうすると、前工程においてウェハの内部や裏面に形成されていたゲッタリング層は消失若しくは薄膜化するため、後工程において重金属により素子層が汚染され、ゲート絶縁膜の不良などによりデバイスの歩留まりを低下させるという問題があった。
【０００５】
　本発明は上記課題を解決するためになされたもので、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を提供することを目的とする。」
　
エ　「【発明の効果】
【０００８】
　本発明によれば、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を得ることができる。」
　
オ　「【発明を実施するための最良の形態】
【０００９】
　半導体装置の製造は、ウェハの表面にトランジスタ等を含む素子層を形成して、電気的測定を行うまでの工程（以下、これらの工程を「前工程」という）と、
ダイシングによりウェハから半導体チップを切り出し
複数の半導体チップを積層してなるマルチチップパッケージ（Multi Chip Package；以下、「ＭＣＰ」という）
　以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。」
　
カ　「【００１０】
実施の形態１．
　本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップであって、裏面にゲッタリング層が形成された半導体チップおよびその製造方法について説明する。
【００１１】
　まず、図示しないが、
前工程において厚さ７００〜７５０μｍのウェハの表面に
素子層（２〜３μｍ）を形成
　
次に、ウェハの裏面
を削り、ウェハの厚みが１００μｍ以下
となるようにする
　
そして、ダイシングによりウェハから半導体チップを切り出す
【００１２】
　
図１は、後工程においてダイシングによりウェハから半導体チップＡを切り出した後の、半導体チップＡの断面図
このゲッタリング層３は、機械的研磨、研削又はイオン注入により形成されたダメージ層の他に、多結晶シリコン膜又はシリコン窒化膜からなる薄膜であっても良い
【００１３】
　このように、表面にトランジスタ等を含む素子層２が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップＡにおいて、半導体チップＡの裏面にゲッタリング層３を形成するようにした。これにより、後工程において重金属をゲッタリングすることができる。
　
この後
複数の半導体チップＡをＭＣＰに組み立てる
【００１４】
　次に、図１に示したゲッタリング層３を形成する例として、半導体チップＡの裏面にダメージ層を形成する例を示す。
　例えば、二酸化シリコン（ＳｉＯ２）を成分とする数μｍの砥粒からなるシリカ材を用いて、半導体チップＡの裏面を
機械的研磨して
溝３ｂを形成
　
このようにして、半導体チップＡの裏面に溝３ｂを有するダメージ層３ａ（ゲッタリング層）を形成する
【００１５】
　…（略）…
【００１６】
　ここで、ＭＣＰを組み立てる前にウェハの裏面又は半導体チップの裏面を削り、厚みを薄くすると、前工程においてウェハの内部や裏面に予め形成されていたゲッタリング層は消失するか、薄くなるおそれがある。また、半導体チップの厚みが薄くなるほど、裏面からの金属汚染の影響を受けやすくなってしまう。
　しかし、本実施の形態に示したように、半導体チップＡの裏面にゲッタリング層３を形成することにより、半導体チップＡの厚みが１００μｍ以下となっても、後工程において重金属をゲッタリングすることができる。
【００１７】
　次に、半導体チップＡの裏面にゲッタリング層３を形成した場合と、形成しない場合とにおいて、
ＭＣＰを組み立てた後のデバイス不良率
　この結果、ゲッタリング層を形成しない場合はデバイス不良率が６１％であるのに対し、ゲッタリング層３を形成した場合はデバイス不良率が０．７％程度に抑えられることが分かった。
【００１８】
　…（略）…
【００１９】
　また、本実施の形態では、半導体チップＡの裏面を、シリカ材を用いて機械的研磨してダメージ層３ａを形成することにより、半導体チップＡの裏面にゲッタリング層３を形成するようにした。これにより、凹凸形状が均一なゲッタリング層を形成することができる。
　また、あるいは
半導体チップＡの裏面を
研削してダメージ層３ａを形成する
　
キ　「【００２０】
実施の形態２．
　本実施の形態では、実施の形態１で説明したゲッタリング層３を形成する例として、ダメージ層をイオン注入により形成する例について説明する。
【００２１】
　図４は、図１に示したゲッタリング層３として、
半導体チップＡの裏面にイオン注入によりダメージ層３ｃを形成
　このダメージ層３ｃは、例えばＡｒ＋、Ｐ＋、ＢＦ２などのイオン種を用いて、注入エネルギー５０〜１００ＫｅＶ相当で、打ち込み量１×１０１３〜１×１０１４atoms/cm２のイオン注入により形成することができる。
【００２２】
　…（略）…
【００２３】
　以上説明したように、本実施の形態では、半導体チップＡの裏面に形成されるゲッタリング層３を、
半導体チップＡの裏面にイオン注入により形成したダメージ層３ｃ
　
ク　「【００２５】
実施の形態３．
　本実施の形態では、実施の形態１で説明したゲッタリング層３を形成する例として、薄膜を形成する例について説明する。
【００２６】
　図５は、図１に示したゲッタリング層３として、
半導体チップＡの裏面に薄膜３ｄを形成
　
薄膜３ｄとして
低温ＣＶＤにより多結晶シリコン膜又はシリコン窒化膜を形成する
【００２７】
　また、薄膜３ｄの膜厚は１μｍ程度、例えば０．５〜１．５μｍの範囲が好適である。これは、膜厚が０．５μｍより薄いと重金属を十分にゲッタリングできないおそれがあり、１．５μｍより厚いと膜応力によりボンディング不良など、後工程の不良を引き起こすおそれがあるためである。
　このように、
半導体チップＡの裏面に薄膜３ｄを形成することにより
ゲッタリング層を形成する
　
ケ　「【００３０】
実施の形態４．
　本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がＭＣＰ基板などの下地部材に接合される半導体チップであって、前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥が形成された半導体チップおよびその製造方法について説明する。
【００３１】
　
図６は、前工程においてウェハＢの内部に結晶欠陥層４を形成した後
エピタキシャル層５を成長
素子層２を形成した後の、ウェハＢの断面図
【００３２】
　次に、図６に示した結晶欠陥層４、エピタキシャル層５の形成方法について説明する。　まず、第一熱処理により、ウェハＢの表面から深さＴ２（５０〜８０μｍ程度）の位置
に結晶欠陥層４を形成
【００３３】
　次に、第二熱処理により、ウェハＢの表面に厚さ５μｍ〜１０μｍ程度のエピタキシャル層５を形成する。この第二熱処理は、ＳｉＨ４（モノシラン）と水素の混合ガス雰囲気中で行い、１１００〜１１５０℃で１０分程度の熱処理とする。これにより、ウェハＢの表面に抵抗が２〜２０ｍΩｃｍの
エピタキシャル層５を形成
素子層２を形成
　この後、図示しないが、
ウェハＢをダイシングして
半導体チップを形成
　このように、最終的に形成される半導体チップの全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるように、素子層を形成する前に予めウェハＢの内部に結晶欠陥の密度が１×１０４個／ｃｍ２以上となる結晶欠陥層を形成するようにした。
【００３４】
　…（略）…
【００３７】
　このようにして、前工程においてウェハの内部で表面から５０〜８０μｍ程度の位置に、ウェハ全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるように結晶欠陥層を形成する。これにより、この
ウェハをダイシングして
半導体チップとした
【００３８】
　
この半導体チップを用いてＭＣＰを組み立てた
　これは、この半導体チップに含まれる結晶欠陥が後工程においてゲッタリング効果を有するためと考えられる。
【００３９】
　また、
本実施の形態では前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥を形成
これに加えて、この半導体チップの裏面に、実施の形態１〜３のいずれかで示した方法によりゲッタリング層を形成する
【００４０】
　以上説明したように、本実施の形態では、
ウェハＢ
に結晶欠陥層４を形成した後、素子層２を形成し
ウェハＢをダイシングして
半導体チップを形成する
　このように形成して、半導体チップの内部に結晶欠陥層を含み、且つ、その半導体チップの全体に含まれる結晶欠陥の密度が１×１０４個／ｃｍ２以上となるようにした。
　このように形成することによっても、後工程の歩留まりを向上させることができる。」
　
コ　「【００４１】
実施の形態５．
　本実施の形態では、
ＭＣＰの組み立て工程において、複数の半導体チップを積層する
【００４２】
　図９は、厚みの異なる二つの半導体チップを積層してなるＭＣＰの断面図である。半田ボール６の上にＭＣＰ基板７が固定され、ＭＣＰの内部全体に樹脂８が封入されている。そしてＭＣＰ基板７の上に接着層９を介して
下部半導体チップ１０
接着層９およびスペーサー１１を介して上部半導体チップ１２が積層
【００４３】
　このとき、ＭＣＰ基板７上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるように積層する。すなわち、図９に示したＭＣＰにおいて、上部半導体チップ１２の厚みをＸμｍ、下部半導体チップ１０の厚みをＹμｍとすると、Ｘ＜Ｙとなるようにする。
　なお、ＭＣＰにおいて三つ以上の半導体チップを積層する場合は、ＭＣＰの基板上に固定された半導体チップの厚みが、その直上に積層される半導体チップの厚みよりも相対的に厚くなるようにする。
【００４４】
　…(略)…
【００４６】
　また、図９に示したように、ＭＣＰ基板７上の下部半導体チップ１０と、その直上に積層された上部半導体チップ１２との間に、
スペーサー１１（緩衝材）として、シリコン基板又は多結晶シリコン膜を積層
スペーサー１１が重金属をゲッタリング
【００４７】
　なお、パッケージ全体を含めたデバイス高集積化のためには、ＭＣＰ全体の厚さを薄くすることが好ましい。従って上記スペーサー１１は薄く形成するのが好適である。ただし、薄くしすぎるとゲッタリング効果が小さくなるため、５０〜１００μｍ程度の膜厚で形成する。
【００４８】
　また、スペーサー１１は、下部半導体チップ１０と上部半導体チップ１２との緩衝材となるので、上部半導体チップ１２が下部半導体チップ１０に与える応力を緩和することができる。これにより、ＭＣＰ組み立て工程におけるデバイスの歩留まりをさらに向上させることができる。
【００４９】
　なお、
ＭＣＰに搭載される半導体チップとして、実施の形態１〜４で示した、裏面にゲッタリング層を形成した半導体チップ
を用いるようにしても良
【００５０】
　以上説明したように、本実施の形態では、ＭＣＰ基板７上に複数の半導体チップを積層してなる半導体パッケージにおいて、ＭＣＰ基板７上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるようにした。これにより、上部半導体チップが下部半導体チップに与える応力を緩和でき、ＭＣＰの組み立て工程において、デバイスの歩留まりを向上させることができる。」
　
（２）引用発明
　上記「ア　引用例１」の「カ」の記載を特に参酌して、「ア」〜「コ」の記載及び図１〜図９をまとめると、引用例１には、実施の形態３として、次の発明（以下「引用発明１」及び「引用発明２」という。）が記載されているものと認められる。
　
ア　引用発明１
「厚さ７００〜７５０μｍのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが１００μｍ以下となるようにし、そして、ダイシングによりウェハから半導体チップＡを切り出し、半導体チップＡの裏面にゲッタリング層を形成し、この後、複数の半導体チップＡを積層してなるマルチチップパッケージ（ＭＣＰ）であって、半導体チップＡの裏面に、低温ＣＶＤにより多結晶シリコン膜又はシリコン窒化膜の薄膜３ｄを形成することにより、前記ゲッタリング層を形成したマルチチップパッケージ。」
　
イ　引用発明２
「厚さ７００〜７５０μｍのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが１００μｍ以下となるようにし、そして、ダイシングによりウェハから半導体チップＡを切り出し、半導体チップＡの裏面にゲッタリング層を形成し、この後、複数の半導体チップＡを積層して組み立てるマルチチップパッケージ（ＭＣＰ）の組み立て方法であって、前記ゲッタリング層は、半導体チップＡの裏面に、低温ＣＶＤにより多結晶シリコン膜又はシリコン窒化膜の薄膜３ｄを形成することにより形成するマルチチップパッケージの組み立て方法。」
　
（３）引用例２：特開２００２−３１３７９５号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００２−３１３７９５号公報（以下「引用例２」という。）には、「高融点金属膜付きシリコン単結晶ウェーハ及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法」（発明の名称）に関して、図１〜図３とともに、以下の事項が記載されている。
　
ア　「【０００１】
【発明の属する技術分野】本発明は、本発明は、デバイス動作に悪影響を及ぼす重金属不純物を除去する技術であるゲッタリング方法に関し、さらに詳細には、高いゲッタリング能力を持った半導体シリコン単結晶基板（以下、シリコン単結晶ウェーハ又は単にウェーハということがある。）及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法に関する。」
　
イ　「【０００６】
【発明が解決しようとする課題】　本発明は、このような問題点に鑑みてなされたもので、シリコン単結晶中の微量汚染に対してもゲッタリング能力を持たせることのできるシリコン単結晶ウェーハ及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法を提供することを目的とする。」
　
ウ　「【００１８】図１は本発明のシリコン単結晶中の不純物ゲッタリング方法の１例を示すフローチャート、図２は本発明のシリコン単結晶の１例を示す模式図及び図３は本発明において用いられる代表的な高融点金属とＦｅ及びＡｌにおける温度と拡散係数の関係を示すグラフである。
【００１９】図１において、本発明に用いられるシリコン単結晶は、ＣＺ（チョクラルスキー）法によって通常法によって引上げられる（ステップ１００）。
引上げられたシリコン単結晶棒は通常法によりシリコン単結晶ウェーハＷに加工
【００２０】
このウェーハＷの裏面に高融点金属膜Ｍを形成
【００２１】また、この高融点金属膜Ｍを構成する高融点金属としては、Ｔｉ（チタン）の他に、Ｔａ（タンタル）、Ｖ（バナジウム）、Ｐｄ（パラジウム）、Ｚｒ（ジルコニウム）及びＷ（タングステン）を用いることができるが、Ｔｉ又はＴａが好適である。高融点金属膜Ｍは単体膜だけでなく、２種以上の合金膜や積層膜とすることもできる。
【００２２】このように、シリコン単結晶ウェーハＷの裏面に高融点金属膜Ｍを形成することによって、図２に示すような本発明の
ゲッタリング能力を有する高融点金属膜付シリコン単結晶ウェーハＷｇ
【００２３】この高融点金属膜付シリコン単結晶ウェーハＷｇに対して不純物捕獲熱処理（２００〜１０００℃の温度で２分以上）を施す（ステップ１０６）ことによって、シリコン単結晶中の不純物は高融点金属膜Ｍに捕獲され、即ち、当該不純物のゲッタリングが行われる（ステップ１０８）。」
　
エ　「【００２８】
【実施例】以下、本発明の実施例を挙げて具体的に説明するが、本発明はこれらに限定されるものではない。
【００２９】（実施例１）ＣＺ法により、直径６インチ、初期酸素濃度１４ｐｐｍａ〔ＪＥＩＤＡ（日本電子工業振興協会）規格〕、方位＜１００＞の結晶棒を、通常の引上げ速度(１.２ｍｍ／ｍｉｎ)で引上げた。
この結晶棒を加工して基板ウェーハとし、その裏面にＴｉ薄膜
を
堆積
【００３０】このウェーハ表面にＦｅを６×１０11cm-2の濃度で塗布し、１０００℃、１ｈｒにてＦｅ原子をウェーハ深さ方向に均一に分布させた後、６００℃、１５ｍｉｎのＦｅ捕獲熱処理にて、Ｔｉ膜に不純物を捕獲させた。不純物捕獲前後におけるウェーハ表面近傍のＦｅ濃度をＤＬＴＳ（Deep Level Transient Spectroscopy）法にて測定し、Ｔｉ膜付きウェーハ、裏面多結晶シリコン付きウェーハ、膜の付いていないウェーハの３種にて、それぞれ比較した。」
　
２　対比・判断
（１）本願発明１と引用発明１との対比
　本願発明１と引用発明１とを対比する。
　
ア　引用発明１の「素子」及び「ウェハ」は、それぞれ本願発明１の「デバイス」及び「半導体ウェーハ」に相当する。
　
イ　引用発明１では、「厚さ７００〜７５０μｍのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが１００μｍ以下となるようにし」ており、引用発明１において、「『表面』に『素子層』が形成された『ウェハ』」は、本願発明１の「『デバイス形成済み』の『半導体ウェーハ』」に相当するから、本願発明１と引用発明１とは、「デバイス形成済みの半導体ウェーハの裏面を薄膜化し」、半導体を作製する点で一致する。
　
ウ　本願発明１では、「前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち」、「薄層の多層構造であってもゲッタリング能力を有する」から、本願発明１の「金属膜」は、「『ゲッタリング能力を有する』層」、すなわちゲッタリング層であるといえる。　したがって、本願発明１の「金属膜」と引用発明１の「ゲッタリング層」は、ゲッタリング層である点で共通する。
　
　また、引用発明１では、「ウェハの裏面を削り、ウェハの厚みが１００μｍ以下となるようにし、そして、ダイシングによりウェハから半導体チップＡを切り出」すから、「半導体チップＡ」は「薄膜化した半導体」であるといえ、かつ引用発明１では、「ゲッタリング層」は「半導体チップＡ」の「裏面」に形成したものである。
　したがって、本願発明１と引用発明１とは、「前記薄膜化した半導体の裏面にゲッタリング層を形成して個別の半導体を作製」する点で共通する。
　
　引用発明１の「ゲッタリング層」は、技術常識を勘案すると、「除去対象不純物を十分固溶できるだけの溶解度」を持つものであることは明らかである。
　さらに、引用発明１の「マルチチップパッケージ」は、「複数の半導体チップＡを積層してなる」ものであり、「多層半導体」であるといえる。
　したがって、本願発明１と引用発明１とは、「前記デバイス形成済でかつ裏面にゲッタリング層を形成した個別の半導体の複数枚を積層して作製された多層半導体であって、当該積層した各層がそれぞれ個別のデバイス及びゲッタリング層を具備し、前記ゲッタリング層が除去対象不純物を十分固溶できるだけの溶解度を持」つものである「多層半導体」である点で共通する。
　
エ　引用発明１の「マルチチップパッケージ」は、「複数の半導体チップＡを積層してなる」ものであり、「薄層の多層構造」であるといえ、さらに、引用例１の上記「１（１）引用例１」の摘記事項「ウ」及び「カ」等を参照すると、引用発明１において、「マルチチップパッケージ」は「ゲッタリング能力を有する」ものであることが明らかである。
　したがって、本願発明１と引用発明１とは、ゲッタリング層が「薄層の多層構造であってもゲッタリング能力を有する」ものである点で一致する。
　
オ　以上をまとめると、本願発明１と引用発明１との一致点及び相違点は次のとおりである。
　
＜一致点＞ 
「デバイス形成済みの半導体ウェーハの裏面を薄膜化し、前記薄膜化した半導体の裏面にゲッタリング層を形成して個別の半導体を作製し、前記デバイス形成済でかつ裏面にゲッタリング層を形成した個別の半導体の複数枚を積層して作製された多層半導体であって、当該積層した各層がそれぞれ個別のデバイス及びゲッタリング層を具備し、前記ゲッタリング層が除去対象不純物を十分固溶できるだけの溶解度を持つものであり、かつ薄層の多層構造であってもゲッタリング能力を有する多層半導体。」
　
＜相違点１＞
　「半導体ウェーハ」が、本願発明１では「シリコン半導体ウェーハ」であるのに対し、引用発明１では、「ウェハ」の材料は特定されていない点。
　
＜相違点２＞
　「半導体ウェーハの裏面」の「薄膜化」において、本願発明１は「研磨して薄膜化」するのに対し、引用発明１では、「ウェハの裏面を削り、ウェハの厚みが１００μｍ以下となるよう」にする手法は特定されていない点。
　そのため、本願発明１では、「『裏面研磨面』に金属膜を形成」するのに対し、引用発明１では、「『ゲッタリング層を形成』する『半導体チップＡの裏面』」が「研磨面」か不明である点。
　
＜相違点３＞
　本願発明１では、「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製」しており、すなわち、「『半導体ウェーハ』の裏面に金属膜を形成して個別の『半導体ウェーハ』を作製」するのに対し、引用発明１では、「半導体チップＡの裏面にゲッタリング層を形成し」、該「半導体チップＡ」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」の裏面にゲッタリング層を形成するものではない点。
　
＜相違点４＞
　ゲッタリング層が、本願発明１では、「『温度をウェーハに与えない方法』で形成した『金属膜』」であり、「『前記金属膜』が『シリコン中の拡散係数が４００℃において１×１０−１５ｃｍ２／ｓｅｃ以下のもの』であ」るのに対し、引用発明１では、「低温ＣＶＤにより多結晶シリコン膜又はシリコン窒化膜の薄膜３ｄを形成することにより、前記ゲッタリング層を形成した」ものであり、「ゲッタリング層」について本願発明１のそのような特定はなされていない点。
　
＜相違点５＞
　積層して作成されたものが、本願発明１では、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」であるのに対し、引用発明１では、「複数の半導体チップＡを積層してなるマルチチップパッケージ（ＭＣＰ）」であって、該「半導体チップＡ」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」ではないから、引用発明１の「マルチチップパッケージ（ＭＣＰ）」は、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」ではない点。
　
（２）本願発明１についての判断
ア　相違点１〜相違点５について検討する。
　相違点３及び相違点５は関連するのでまとめて、先ず、検討する。
　
（ア）相違点３及び相違点５について
ａ　「ウェハ」の裏面に「ゲッタリング層」を形成することについて、上記「１（１）引用例１」の摘記事項「ケ」において、「実施の形態４」で「ウェハＢ」に「結晶欠陥層４」を形成することが記載されているものの、摘記事項「ケ」以外のその他の摘記事項「ア」〜「コ」及び引用例１のその他の記載を精査しても、「ウェハ」の裏面に「ゲッタリング層」を形成することについての記載は見出せない。
　他方、上記摘記事項「ケ」の「実施の形態４」では、結晶欠陥層４を形成後に、ウェハＢの表面にエピタキシャル層５を形成し、さらに、その表面に素子層２を形成し、この後、ウェハＢをダイシングして半導体チップを形成し、この半導体チップを用いてＭＣＰを組み立てる旨が記載されている。
　したがって、引用例１全般を参照したとしても、引用発明１において、「ゲッタリング層」を、「『半導体ウェーハ』の裏面に形成して個別の『半導体ウェーハ』を作製」したものとし、かつ「マルチチップパッケージ（ＭＣＰ）」を、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」とすることは当業者が容易になし得たとはいえない。
　
ｂ　次に、引用例２を参照すると、上記「１（３）引用例２」の摘記事項「ウ」には、シリコン単結晶ウェーハＷの裏面に高融点金属膜Ｍを形成することによって、ゲッタリング能力を有する高融点金属膜付きシリコン単結晶ウェーハＷｇを製造することは開示されているものの、引用例２には、当該シリコン単結晶ウェーハＷを薄膜化することも、積層することも記載されておらず、したがって、引用例２において、薄膜化した半導体ウェーハの裏面に当該「高融点金属膜」を形成することは記載も示唆もされておらず、かつ、個別の半導体ウェーハの複数枚を積層して作製された多層半導体ウェーハについて記載も示唆もされていない。
　よって、引用発明１において、引用例２に開示の技術を組合わせたとしても、本願発明１の相違点３及び相違点５に係る構成を導くことはできない。
　
ｃ　以上のとおりであるから、引用例２を参照したとしても、引用発明１において、相違点３及び相違点５に係る本願発明１の構成を採用することが、当業者であれば容易になし得たとはいえない。
　
（イ）本願発明１についての判断のまとめ
　したがって、相違点１、相違点２及び相違点４について検討するまでもなく、本願発明１は、引用発明１及び引用例２の記載に基いて、当業者が容易に発明をすることができたとはいえない。
　
（３）本願発明２及び本願発明３についての判断
　本願発明２及び本願発明３は、本願発明１の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「ア　本願発明１についての判断」と同様の理由により、引用発明１及び引用例２の記載に基いて、当業者が容易に発明をすることができたとはいえない。
　
（４）本願発明４と引用発明２との対比
　本願発明４と引用発明２とを対比する。
　
ア　本願発明４は、「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に温度をウェーハに与えない方法で金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」と、「前記デバイス形成済でかつ裏面に金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程」を有することを発明特定事項とする。
　
イ　したがって、本願発明４と引用発明２は、少なくとも以下の相違点６及び相違点７の点で相違する。
　
＜相違点６＞
　本願発明４は、「『前記薄膜化したシリコン半導体ウェーハの裏面研磨面に』『金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」を有しており、すなわち、「『半導体ウェーハ』の裏面に金属膜を形成して個別の『半導体ウェーハ』を作製する工程」を有するのに対し、引用発明２は、「半導体チップＡの裏面にゲッタリング層を形成し」、該「半導体チップＡ」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」の裏面にゲッタリング層を形成する工程を有するものではない点。
　
＜相違点７＞
　本願発明４は、「個別の『半導体ウェーハ』の複数枚を積層する工程』を有する、多層『半導体ウェーハの作成方法』」であるのに対し、引用発明２は、「複数の半導体チップＡを積層して組み立てるマルチチップパッケージ（ＭＣＰ）の組み立て方法」であって、該「半導体チップＡ」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」ではないから、引用発明２の「マルチチップパッケージ（ＭＣＰ）の組み立て方法」は、「個別の『半導体ウェーハ』の複数枚を積層する工程」を有する、多層『半導体ウェーハの作成方法』」ではない点。
　
（５）本願発明４についての判断　
　上記＜相違点６＞に係る本願発明４が有する構成「『前記薄膜化したシリコン半導体ウェーハの裏面研磨面に』『金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」は、上記「２　対比・判断」の（１）の「オ」で検討した＜相違点３＞に係る本願発明１が有する構成「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製」に対応する構成であり、また、上記＜相違点７＞に係る本願発明４が有する構成「個別の『半導体ウェーハ』の複数枚を積層する工程』を有する、多層『半導体ウェーハの作成方法』」は、上記「２　対比・判断」の（１）の「オ」で検討した＜相違点５＞に係る本願発明１が有する構成「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」に対応する構成であることは明らかである。
　
　したがって、「（２）本願発明１についての判断」の「（ア）相違点３及び相違点５について」と同様の理由により、引用例２を参照したとしても、引用発明２において、相違点６及び相違点７に係る本願発明４の構成を採用することが、当業者であれば容易になし得たとはいえない。
　よって、本願発明４は、引用発明２及び引用例２の記載に基いて、当業者が容易に発明をすることができたとはいえない。
　
（６）本願発明５及び本願発明６についての判断
　本願発明５及び本願発明６は、本願発明４の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「（５）本願発明４についての判断」と同様の理由により、引用発明２及び引用例２の記載に基いて、当業者が容易に発明をすることができたとはいえない。
　
第５　むすび
　以上のとおり、本願の請求項１〜６に係る発明は、引用例１及び引用例２に記載された発明に基づいて、当業者が容易に発明をすることができたものとすることができないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。