(57)【要約】【課題】半導体装置の製造歩留りを向上する。【解決手段】半導体装置の製造方法は、半導体ウェハＷＦの裏面ＢＳＵＲに、第１パワートランジスタ形成領域と第２パワートランジスタ形成領域とに跨る第１方向（ｙ方向）に延在する溝ＤＩＴを形成する工程と、溝ＤＩＴを形成した裏面ＢＳＵＲに導体膜ＣＦ１を形成することにより、溝ＤＩＴを導体膜ＣＦ１で埋め込む工程と、導体膜ＣＦ１の一部を除去することにより、半導体ウェハＷＦの裏面ＢＳＵＲを露出する工程とを備える。【選択図】図２２
2018049974.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）複数のチップ領域と、前記複数のチップ領域の間に位置する切断領域とを有し、かつ、表面および前記表面とは反対側の裏面を有する半導体ウェハであって、
前記複数のチップ領域のそれぞれは、
第１パワートランジスタが形成された第１パワートランジスタ形成領域と、
前記第１パワートランジスタと逆直列接続された第２パワートランジスタが形成された第２パワートランジスタ形成領域と、
を有し、
前記裏面よりも前記表面に近い位置に、前記第１パワートランジスタの第１ソースおよび第１ゲートと、前記第２パワートランジスタの第２ソースおよび第２ゲートとが形成された前記半導体ウェハを準備する工程；
（ｂ）前記（ａ）工程の後、前記半導体ウェハの前記裏面に形成された溝の内部に埋め込まれ、かつ、前記第１パワートランジスタの第１ドレインと前記第２パワートランジスタの第２ドレインのそれぞれと電気的に接続されたドレイン電極を形成する工程；
（ｃ）前記（ｂ）工程の後、前記半導体ウェハの前記切断領域を切断することにより、前記複数のチップ領域を互いに切り離す工程；
ここで、前記（ｂ）工程は、
（ｂ１）前記半導体ウェハの前記裏面に、平面視において前記第１パワートランジスタ形成領域と前記第２パワートランジスタ形成領域とに跨る第１方向に延在する前記溝を形成する工程；
（ｂ２）前記（ｂ１）工程の後、前記溝を形成した前記裏面に導体膜を形成することにより、前記溝の内部を前記導体膜で埋め込む工程；
（ｂ３）前記（ｂ２）工程の後、前記導体膜のうちの前記溝の外部に位置する部分を除去することにより、前記半導体ウェハの前記裏面を露出する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
平面視において、前記切断領域は、前記導体膜から露出した前記裏面に内包される、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記半導体ウェハは、
前記裏面を有する基板層と、
前記基板層上に形成されたエピタキシャル層と、
を有し、
前記（ｂ１）工程では、前記溝の底面が前記基板層内に位置するように、前記半導体ウェハの前記裏面に前記溝を形成する、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記溝は、複数存在する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記溝のアスペクト比は、１以上である、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記半導体ウェハは、
前記裏面を有する基板層と、
前記基板層上に形成されたエピタキシャル層と、
を有し、
前記第１パワートランジスタは、
前記エピタキシャル層に形成された第１チャネル層と、
前記第１チャネル層と接する前記第１ソースと、
前記第１ソースと接し、かつ、前記第１チャネル層に達する第１ボディコンタクトプラグと、
を有し、
前記第２パワートランジスタは、
前記エピタキシャル層に形成された第２チャネル層と、
前記第２チャネル層と接する前記第２ソースと、
前記第２ソースと接し、かつ、前記第２チャネル層に達する第２ボディコンタクトプラグと、
を有する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１ボディコンタクトプラグおよび前記第２ボディコンタクトプラグのそれぞれは、前記第１方向と交差する第２方向に延在している、半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記第１ボディコンタクトプラグおよび前記第２ボディコンタクトプラグのそれぞれは、前記第１方向に延在している、半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
前記第１方向と交差する第２方向における前記溝の幅は、前記第１ボディコンタクトプラグの延在方向と交差する方向における前記第１ボディコンタクトプラグの幅よりも大きい、半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
平面視において、前記溝は、前記第１ボディコンタクトプラグを内包する、半導体装置の製造方法。
【請求項１１】
表面および前記表面とは反対側の裏面を有し、かつ、第１パワートランジスタが形成された第１パワートランジスタ形成領域と、前記第１パワートランジスタと逆直列接続された第２パワートランジスタが形成された第２パワートランジスタ形成領域とを有し、かつ、前記裏面よりも前記表面に近い位置に、前記第１パワートランジスタの第１ソースおよび第１ゲートと、前記第２パワートランジスタの第２ソースおよび第２ゲートとが形成された半導体基板と、
導体膜から成り、かつ、前記第１パワートランジスタの第１ドレインと前記第２パワートランジスタの第２ドレインのそれぞれと電気的に接続されたドレイン電極と、
を備え、
前記導体膜は、前記半導体基板の裏面に形成され、かつ、平面視において前記第１パワートランジスタ形成領域と前記第２パワートランジスタ形成領域とに跨る第１方向に延在する溝の内部に埋め込まれ、
前記半導体基板の前記裏面は、前記導体膜から露出している、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体基板は、
前記裏面を有する基板層と、
前記基板層上に形成されたエピタキシャル層と、
を有し、
前記第１パワートランジスタは、
前記エピタキシャル層に形成された第１チャネル層と、
前記第１チャネル層と接する前記第１ソースと、
前記第１ソースと接し、かつ、前記第１チャネル層に達する第１ボディコンタクトプラグと、
を有し、
前記第２パワートランジスタは、
前記エピタキシャル層に形成された第２チャネル層と、
前記第２チャネル層と接する前記第２ソースと、
前記第２ソースと接し、かつ、前記第２チャネル層に達する第２ボディコンタクトプラグと、
を有する、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１ボディコンタクトプラグおよび前記第２ボディコンタクトプラグのそれぞれは、前記第１方向と交差する第２方向に延在している、半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記第１ボディコンタクトプラグおよび前記第２ボディコンタクトプラグのそれぞれは、前記第１方向に延在している、半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、
前記半導体装置は、半導体チップから構成され、
前記半導体チップは、前記表面を実装基板に対向する状態で、前記実装基板に搭載可能に構成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、同一の半導体チップに互いに逆直列接続された第１パワートランジスタと第２パワートランジスタとが形成された半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１１−３５３２２号公報（特許文献１）には、裏面電極が、半導体基板の裏面における凹部の内部を埋め込むとともに、半導体基板の裏面において、凹部以外の領域の少なくとも一部も覆うように形成する技術が記載されている。
【０００３】
特開２００６−１５６６５８号公報（特許文献２）には、ＳｉＣ基板の裏面に設けられた溝の底面に裏面電極を形成するとともに、溝を埋め込むように導体を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−３５３２２号公報
【特許文献２】特開２００６−１５６６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、互いに逆直列接続された第１パワートランジスタと第２パワートランジスタとを一つの半導体チップに形成する技術がある。この半導体チップの裏面には、第１パワートランジスタと第２パワートランジスタとに共通するドレイン電極が形成される。
【０００６】
ここで、半導体装置のオン抵抗を低減するために、半導体チップの裏面に形成されるドレイン電極の膜厚を厚くすることが行なわれる。
【０００７】
ところが、近年では、半導体チップの厚さは薄くなる傾向にある。そして、本発明者の検討によると、上述した一つの半導体チップを製造する過程では、半導体ウェハが使用され、この一つの半導体ウェハに複数の半導体チップが形成されるが、この半導体ウェハの裏面に形成されるドレイン電極の膜厚が厚くなると、半導体ウェハに反りが発生するおそれがあることを新たに見出した。つまり、半導体チップの裏面に形成されるドレイン電極の膜厚を厚くすると、この半導体チップの製造工程中における半導体ウェハの反りが問題点として顕在化するのである。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態における半導体装置の製造方法は、半導体ウェハの裏面に、第１パワートランジスタ形成領域と第２パワートランジスタ形成領域とに跨る第１方向に延在する溝を形成する工程と、溝を形成した裏面に導体膜を形成することにより、溝を導体膜で埋め込む工程と、導体膜の一部を除去することにより、半導体ウェハの裏面を露出する工程とを備える。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の製造歩留りを向上することができる。
【図面の簡単な説明】
【００１１】
【図１】携帯電話機（スマートフォン）を背面側から見た平面図である。
【図２】電池パックの概略構成を示す模式図である。
【図３】半導体チップに形成された双方向接続部の簡単な回路構成を示す回路図である。
【図４】電池パックの回路構成例を示す回路図である。
【図５】第１関連技術における半導体チップと回路要素との対応関係を模式的に示す図である。
【図６】第１関連技術における半導体チップを実装基板上に実装した状態を示す模式図である。
【図７】第２関連技術における半導体装置を実装基板に実装する状態を示す模式図である。
【図８】実施の形態における半導体チップ（半導体装置）の模式的な構成を示す平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図８のＢ−Ｂ線で切断した断面図である。
【図１１】図８のＣ−Ｃ線で切断した断面図である。
【図１２】変形例における半導体チップ（半導体装置）の模式的な構成を示す平面図である。
【図１３】図１２のＤ−Ｄ線で切断した断面図である。
【図１４】図１２のＥ−Ｅ線で切断した断面図である。
【図１５】実施の形態における半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】半導体ウェハの一部を拡大して示す模式図である。
【図２６】図２５の一部領域を拡大して示す図である。
【図２７】図２５の一部領域を拡大して示す図である。
【図２８】（ａ）〜（ｂ）は、実施の形態と対比される技術を説明する図であり、（ｃ）は、実施の形態における第１特徴点を説明する図である。
【図２９】（ａ）は、実施の形態と対比される技術を説明する図であり、（ｂ）は、実施の形態における第２特徴点を説明する図である。
【図３０】（ａ）〜（ｂ）は、実施の形態と対比される技術を説明する図である。
【図３１】（ａ）〜（ｂ）は、実施の形態における第３特徴点を説明する図である。
【図３２】実施の形態における第４特徴点を説明する図である。
【図３３】実施の形態における第５特徴点を説明するための図である。
【図３４】実施の形態における第５特徴点を説明するための図である。
【図３５】実施の形態における第５特徴点を説明する図である。
【図３６】実施の形態における第６特徴点を説明する図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
＜用語の説明＞
本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。
【００１８】
＜携帯電話機の外観構成＞
図１は、携帯電話機（スマートフォン）ＭＰを背面側から見た平面図である。図１に示すように、本実施の形態における携帯電話機ＭＰは、略矩形形状をしており、携帯電話機ＭＰの裏面には、携帯電話機ＭＰを動作させるための電源を含む電池パックＢＰＡＣが内蔵されている。電池パックＢＰＡＣは、例えば、充放電可能な二次電池を有しており、この二次電池が携帯電話機ＭＰを動作させるための電源として機能する。また、電池パックＢＰＡＣは、携帯電話機ＭＰから取り外し可能となっており、電池パックＢＰＡＣの性能が劣化した場合、容易に新品の電池パックＢＰＡＣと取り換えることができる。
【００１９】
＜電池パックの概略構成＞
図２は、電池パックＢＰＡＣの概略構成を示す模式図である。図２に示すように、例えば、電池パックＢＰＡＣは、充放電可能な二次電池の一例であるリチウムイオン電池ＬＩＢと、このリチウムイオン電池ＬＩＢの充放電を制御する電子装置ＥＡとを備え、リチウムイオン電池ＬＩＢと電子装置ＥＡとが電気的に接続されている。そして、図２に示すように、電子装置ＥＡは、パワートランジスタが形成された半導体チップＣＨＰ１（半導体装置ＳＡ１）と、集積回路が形成された制御チップ（図示せず）と、コンデンサ（容量素子）や抵抗素子などの電子部品（図示せず）とを含んでいる。このとき、制御チップは、リチウムイオン電池ＬＩＢの充放電を制御する制御部として機能し、半導体チップＣＨＰ１は、この制御部と電気的に接続されて、充放電電流が流れる双方向接続部として機能する。そして、電子装置ＥＡには、外部と接続可能な外部接続端子ＴＥが形成されており、この電子装置ＥＡに形成されている外部接続端子ＴＥを携帯電話機本体と接続することにより、電池パックＢＰＡＣから携帯電話機本体に電源を供給することができる。以上のようにして、電池パックＢＰＡＣが概略構成されていることになる。
【００２０】
＜双方向接続部の有用性＞
上述したように、電池パックＢＰＡＣには、双方向接続部として機能する半導体チップＣＨＰ１が含まれているが、以下では、この半導体チップＣＨＰ１に形成されている双方向接続部の有用性について説明する。双方向接続部は、双方向に電流を流す用途に使用され、例えば、双方向接続部は、二次電池の充放電電流を流す半導体部品として、パワートランジスタが形成された半導体チップＣＨＰ１から構成される。
【００２１】
図３は、半導体チップＣＨＰ１に形成された双方向接続部ＩＲＵの簡単な回路構成を示す回路図である。図３において、双方向接続部ＩＲＵは、例えば、ｎチャネル型の電界効果トランジスタからなるパワートランジスタＱ１と、ｎチャネル型の電界効果トランジスタからなるパワートランジスタＱ２とを逆直列に接続した構成を有している。すなわち、双方向接続部ＩＲＵでは、パワートランジスタＱ１のドレインとパワートランジスタＱ２のドレインとが電気的に接続されるように、パワートランジスタＱ１とパワートランジスタＱ２とが接続されている。言い換えれば、パワートランジスタＱ１に寄生的に形成されるボディダイオードＢＤ１のカソードと、パワートランジスタＱ２に寄生的に形成されるボディダイオードＢＤ２のカソードとが電気的に接続されるように、パワートランジスタＱ１とパワートランジスタＱ２とが接続されているということもできる。このように構成されている双方向接続部ＩＲＵにおいては、例えば、図３に示すように、右側から左側に向かって放電電流を流すことができるとともに、左側から右側に向かって充電電流を流すことができる。すなわち、双方向接続部ＩＲＵには、互いに反対方向の放電電流と充電電流とが流れる。
【００２２】
ここで、例えば、双方向接続部ＩＲＵをパワートランジスタＱ１だけから構成する場合を考える。この場合においても、パワートランジスタＱ１をオン状態にすることにより、放電電流と充電電流を流すことができると考えられる。ところが、双方向接続部ＩＲＵをパワートランジスタＱ１だけから構成する場合、パワートランジスタＱ１をオフ状態にして放電電流を止めようとしても、パワートランジスタＱ１に寄生的に形成されているボディダイオードＢＤ１を介して放電電流が流れてしまう。このように、双方向接続部ＩＲＵをパワートランジスタＱ１だけから構成する場合では、放電電流を止めることができなくなる不都合が生じるのである。一方、双方向接続部ＩＲＵをパワートランジスタＱ２だけから構成する場合、パワートランジスタＱ２をオフ状態にして充電電流を止めようとしても、パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２を介して充電電流が流れてしまう。このように、双方向接続部ＩＲＵをパワートランジスタＱ２だけから構成する場合では、充電電流を止めることができなくなる不都合が生じるのである。
【００２３】
そこで、上述した不都合を解消するため、双方向接続部ＩＲＵでは、図３に示すように、パワートランジスタＱ１とパワートランジスタＱ２の両方を備えるとともに、パワートランジスタＱ１とパワートランジスタＱ２とを逆直列接続しているのである。これにより、放電電流や充電電流を止める制御を実施することができるのである。
【００２４】
以下に、この理由について説明する。図３において、パワートランジスタＱ１をオン状態にし、かつ、パワートランジスタＱ２をオン状態とすることにより、放電電流を流すことができる。そして、放電電流を止める際には、パワートランジスタＱ１をオフ状態にし、かつ、パワートランジスタＱ２をオフ状態とする。このとき、パワートランジスタＱ１をオフ状態にしても、パワートランジスタＱ１に寄生的に存在するボディダイオードＢＤ１を介して放電電流が流れる。しかしながら、図３に示す双方向接続部ＩＲＵは、パワートランジスタＱ１と逆直列接続されたパワートランジスタＱ２を有している。このパワートランジスタＱ２がオフ状態となっているとともに、パワートランジスタＱ２に寄生的に形成されているボディダイオードＢＤ２が放電電流の流れる方向に対して逆方向となる。このため、このボディダイオードＢＤ２によって、放電電流の流れが阻止されることになる。このことから、図３に示す双方向接続部ＩＲＵでは、放電電流を止めるように制御することができるのである。
【００２５】
同様に、図３において、パワートランジスタＱ１をオン状態にし、かつ、パワートランジスタＱ２をオン状態とすることにより、充電電流を流すことができる。そして、充電電流を止める際には、パワートランジスタＱ１をオフ状態にし、かつ、パワートランジスタＱ２をオフ状態とする。このとき、パワートランジスタＱ２をオフ状態にしても、パワートランジスタＱ２に寄生的に存在するボディダイオードＢＤ２を介して充電電流が流れる。しかしながら、図３に示す双方向接続部ＩＲＵは、パワートランジスタＱ２と逆直列接続されたパワートランジスタＱ１を有している。このパワートランジスタＱ１がオフ状態となっているとともに、パワートランジスタＱ１に寄生的に形成されているボディダイオードＢＤ１が充電電流の流れる方向に対して逆方向となることから、このボディダイオードＢＤ１によって、充電電流の流れが阻止されることになる。このことから、図３に示す双方向接続部ＩＲＵでは、充電電流を止めるように制御することができるのである。
【００２６】
以上のことから、図３に示すように、双方向接続部ＩＲＵを逆直列接続されたパワートランジスタＱ１とパワートランジスタＱ２とから構成することにより、放電電流および充電電流のそれぞれのオン／オフ制御を行なうことができるのである。すなわち、図３に示す双方向接続部ＩＲＵによって、放電電流および充電電流のそれぞれのオン／オフ制御を行なうことができるのであって、この点において、図３に示す双方向接続部ＩＲＵの有用性が存在するのである。
【００２７】
＜電池パックの回路構成＞
次に、上述した双方向接続部ＩＲＵを有する電池パックＢＰＡＣの回路構成について説明する。図４は、電池パックＢＰＡＣの回路構成例を示す回路図である。図４において、電池パックＢＰＡＣは、電池パックＢＰＡＣの正端子Ｐａｃｋ＋と負端子Ｐａｃｋ−との間に、充放電可能な二次電池の一例であるリチウムイオン電池ＬＩＢを備えている。このリチウムイオン電池ＬＩＢは、リチウムイオン電池ＬＩＢの充放電を制御する制御部ＣＵと電気的に接続されている。
【００２８】
続いて、リチウムイオン電池ＬＩＢと双方向接続部ＩＲＵとが電気的に接続されており、さらに、双方向接続部ＩＲＵは、電池パックＢＰＡＣの負端子Ｐａｃｋ−と電気的に接続されている。そして、双方向接続部ＩＲＵは、互いに逆直列接続されたパワートランジスタＱ１とパワートランジスタＱ２から構成されており、パワートランジスタＱ１には、寄生的にボディダイオードＢＤ１が形成され、同様に、パワートランジスタＱ２にも、寄生的にボディダイオードＢＤ２が形成されている。
【００２９】
ここで、双方向接続部ＩＲＵと制御部ＣＵとは電気的に接続されている。具体的には、パワートランジスタＱ１のゲートと制御部ＣＵとが電気的に接続されているとともに、パワートランジスタＱ２のゲートと制御部ＣＵとが電気的に接続されている。これにより、制御部ＣＵによって、双方向接続部ＩＲＵを流れる充放電電流のオン／オフが制御される。
【００３０】
＜半導体チップの模式的な構成＞
図５は、第１関連技術における半導体チップＣＨＰと回路要素との対応関係を模式的に示す図である。図５に示すように、第１関連技術における半導体チップＣＨＰは、例えば、シリコンからなる半導体基板１Ｓを有している。この半導体基板１Ｓには、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるパワートランジスタＱ１と、パワーＭＯＳＦＥＴからなるパワートランジスタＱ２とが形成されている。例えば、図５に示すように、半導体基板１Ｓは、境界線ＣＬの左側に形成されているパワートランジスタ形成領域ＰＴＲ１と、境界線ＣＬの右側に形成されているパワートランジスタ形成領域ＰＴＲ２とを有しており、パワートランジスタ形成領域ＰＴＲ１には、パワートランジスタＱ１が形成され、かつ、パワートランジスタ形成領域ＰＴＲ２には、パワートランジスタＱ２が形成されている。
【００３１】
そして、図５に示すように、半導体基板１Ｓの裏面には、裏面電極ＢＥが形成されており、この裏面電極ＢＥは、パワートランジスタＱ１のドレインおよびパワートランジスタＱ２のドレインと接続されている。すなわち、裏面電極ＢＥは、パワートランジスタＱ１とパワートランジスタＱ２に共通のドレイン電極として機能する。
【００３２】
一方、半導体基板１Ｓの表面には、パワートランジスタＱ１のソースと電気的に接続されたソースパッドＳＰ１が形成されているとともに、パワートランジスタＱ１のゲートと電気的に接続されたゲートパッドＧＰ１とが形成されている。同様に、半導体基板１Ｓの表面には、パワートランジスタＱ２のソースと電気的に接続されたソースパッドＳＰ２が形成されているとともに、パワートランジスタＱ２のゲートと電気的に接続されたゲートパッドＧＰ２とが形成されている。
【００３３】
なお、図５に示すように、半導体基板１Ｓに形成されているパワートランジスタＱ１には、寄生的にボディダイオードＢＤ１が形成されることになり、ボディダイオードＢＤ１のアノードは、パワートランジスタＱ１のソースと電気的に接続され、かつ、ボディダイオードＢＤ１のカソードは、パワートランジスタＱ１のドレインと電気的に接続される。同様に、半導体基板１Ｓに形成されているパワートランジスタＱ２には、寄生的にボディダイオードＢＤ２が形成されることになり、ボディダイオードＢＤ２のアノードは、パワートランジスタＱ２のソースと電気的に接続され、かつ、ボディダイオードＢＤ２のカソードは、パワートランジスタＱ２のドレインと電気的に接続される。
【００３４】
以上のようにして、第１関連技術における半導体チップＣＨＰには、パワートランジスタＱ１とパワートランジスタＱ２とが形成され、かつ、パワートランジスタＱ１とパワートランジスタＱ２とが逆直列に接続されている。これにより、半導体チップＣＨＰには、双方向接続部が形成されていることになる。
【００３５】
＜改善の検討＞
上述した図５に示す構成を有する半導体チップＣＨＰは、半導体チップＣＨＰの表面を実装基板に対向させた状態で、実装基板に搭載される（フェイスダウン接続）。具体的に、図６は、第１関連技術における半導体チップＣＨＰを実装基板ＭＢ上に実装した状態を示す模式図である。図６に示すように、半導体チップＣＨＰ（半導体装置ＳＡ）は、半導体チップＣＨＰの裏面に形成されている裏面電極ＢＥを上側に向けた状態で、実装基板ＭＢ上に搭載されている。このとき、半導体チップＣＨＰの表面側に形成されているゲートパッドＧＰ１とソースパッドＳＰ１とソースパッドＳＰ２とゲートパッドＧＰ２のそれぞれは、バンプ電極ＢＭＰを介して、実装基板ＭＢの表面に形成されている端子と電気的に接続されている。
【００３６】
このように実装構成されている半導体チップＣＨＰにおいては、図６の矢印に示すように、上側に向いている裏面電極ＢＥを介して、充放電電流が流れる。したがって、図６に示すようなフェイスダウン接続では、半導体チップＣＨＰのオン抵抗を低減するために、金属膜から形成される裏面電極ＢＥの厚さを厚くする必要がある。すなわち、第１関連技術における半導体チップＣＨＰは、実装基板ＭＢにフェイスダウン接続することを前提としているため、充放電電流が流れる電流経路のオン抵抗を低減するためには、裏面電極ＢＥを厚くする必要があるのである。つまり、第１関連技術では、半導体チップＣＨＰを実装基板ＭＢにフェイスダウン接続するからこそ、オン抵抗を低減するために裏面電極ＢＥの厚さを厚くする必然性が生まれるのである。
【００３７】
これに対し、例えば、図７は、第２関連技術における半導体装置ＳＡ（Ｒ）を実装基板ＭＢに実装する状態を示す模式図である。図７に示すように、第２関連技術における半導体装置ＳＡ（Ｒ）は、チップ搭載部ＴＡＢを有し、このチップ搭載部ＴＡＢ上に裏面電極ＢＥを接触させた状態で半導体チップＣＨＰ（Ｒ）が搭載されている。そして、第２関連技術における半導体装置ＳＡ（Ｒ）は、実装基板ＭＢに実装されている。このように構成されている第２関連技術における半導体チップＣＨＰ（Ｒ）においては、図７の矢印に示すように、半導体チップＣＨＰ（Ｒ）が搭載されているチップ搭載部ＴＡＢを介して、充放電電流が流れる。したがって、図７に示すようなフェイスアップ接続では、主に厚さが厚く、抵抗の小さなチップ搭載部ＴＡＢを充放電電流が流れるため、充放電電流が流れる電流経路のオン抵抗を低減するために、裏面電極ＢＥの厚さを厚くする必要はない。
【００３８】
このように、第１関連技術では、半導体チップＣＨＰを実装基板ＭＢにフェイスダウン接続するからこそ、オン抵抗を低減するために裏面電極ＢＥの厚さを厚くする必然性が生まれるのである（図６参照）。言い換えれば、半導体チップＣＨＰ（Ｒ）をチップ搭載部ＴＡＢ上にフェイスアップ接続する場合には、チップ搭載部ＴＡＢによってオン抵抗が低減されることから、オン抵抗を低減するために裏面電極ＢＥの厚さを厚くする必然性は生じないのである。なお、配線基板に半導体チップをフェイスアップ接続する場合（ＢＧＡ）も半導体チップの裏面電極と接続される配線基板の配線の厚さを厚くすることにより、半導体チップの裏面電極の厚さを厚くしなくてもオン抵抗の低減が可能となる。
【００３９】
ここで、第１関連技術において、図６に示すように、半導体チップＣＨＰを実装基板ＭＢにフェイスダウン接続する実装構成が採用されているのは、電子装置全体の小型化を図るためである。すなわち、図６に示す第１関連技術における半導体チップＣＨＰは、半導体チップＣＨＰ自体が半導体装置ＳＡとなり、この半導体装置ＳＡが実装基板ＭＢ上に実装されている（ベアチップ実装）。このとき、半導体装置ＳＡ自体が半導体チップＣＨＰから構成されているため、半導体装置ＳＡ自体を小型化することができる。すなわち、例えば、図７に示す第２関連技術における半導体装置ＳＡ（Ｒ）は、半導体チップＣＨＰ（Ｒ）が封止体で覆うパッケージ構成となっているため、半導体装置ＳＡ（Ｒ）自体のサイズが、半導体チップＣＨＰ（Ｒ）自体のサイズよりも大きくなる。このことは、電子装置全体の小型化を阻害することを意味する。このことから、第１関連技術では、図６に示すように、半導体装置ＳＡを半導体チップＣＨＰ自体から構成し、実装基板ＭＢに半導体チップＣＨＰを直接搭載することにより電子装置を構成している。これにより、第１関連技術によれば、電子装置全体の小型化を図ることができる。
【００４０】
ただし、第１関連技術のように、半導体装置ＳＡを半導体チップＣＨＰ自体から構成し、実装基板ＭＢに半導体チップＣＨＰを直接搭載することにより電子装置を構成する場合には、電子装置全体の小型化を図ることができる利点が得られる一方で、本発明者の検討によると、以下に示す副作用も生じることが明らかになったので、この点について説明することにする。すなわち、図６に示すフェイスダウン接続では、オン抵抗を低減するために、裏面電極ＢＥの厚さを厚くする必要がある。この場合、半導体チップＣＨＰの製造工程においては、半導体ウェハの裏面に裏面電極ＢＥを形成した後に、半導体ウェハをダイシングすることによって、裏面電極ＢＥが形成された半導体チップＣＨＰを取得することになる。ところが、この半導体装置の製造工程において、半導体ウェハの裏面に形成される裏面電極ＢＥの厚さが厚くなると、半導体ウェハの主材料であるシリコン（Ｓｉ）と裏面電極ＢＥを構成する金属（例えば、銀（Ａｇ）など）の材料の相違から半導体ウェハに反りが発生しやすくなる。そして、このような反りが半導体ウェハに発生すると、ダイシング工程や搬送工程などの後工程の実施に支障をきたすことになり、半導体装置の歩留りの低下を招くおそれがある。
【００４１】
このように、本発明者の検討によると、互いに逆直列接続された一対のパワートランジスタが形成された半導体チップＣＨＰを実装基板ＭＢにフェイスダウン接続する場合には、電子装置全体の小型化を図ることができる一方で、半導体チップＣＨＰのオン抵抗を低減するために、裏面電極ＢＥの厚さを厚くする必然性が生まれる。そして、半導体チップＣＨＰの裏面に形成される裏面電極ＢＥの厚さが厚くなることに起因して、半導体装置ＳＡの製造工程中において、半導体ウェハに反りが発生するという問題点が顕在化して、半導体装置ＳＡの製造歩留りの低下を招くことになる。
【００４２】
そこで、本実施の形態では、電子装置の小型化と双方向接続部として機能する半導体装置（半導体チップ）のオン抵抗の低減とを両立させながら、新たに副作用として生じる半導体ウェハの反りを抑制する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
【００４３】
＜半導体チップ（半導体装置）の構成＞
図８は、本実施の形態における半導体チップＣＨＰ１（半導体装置ＳＡ１）の模式的な構成を示す平面図である。図８において、本実施の形態における半導体チップＣＨＰ１は、例えば、平面形状が矩形形状をしており、ｙ方向に並んで配置されているパワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とを有している。
【００４４】
そして、図８に示すように、パワートランジスタ形成領域ＰＴＲ１には、まず、ｘ方向に延在するゲートＧＴ１がｙ方向に複数本並んで配置されている。同様に、パワートランジスタ形成領域ＰＴＲ２にも、ｘ方向に延在するゲートＧＴ２がｙ方向に複数本並んで配置されている。
【００４５】
また、パワートランジスタ形成領域ＰＴＲ１の表面には、互いに離間して、ソースパッドＳＰ１ＡとソースパッドＳＰ１Ｂとがｘ方向に並ぶように設けられており、これらのソースパッドＳＰ１ＡとソースパッドＳＰ１Ｂとの間にゲートパッドＧＰ１が設けられている。同様に、パワートランジスタ形成領域ＰＴＲ２の表面には、互いに離間して、ソースパッドＳＰ２ＡとソースパッドＳＰ２Ｂとがｘ方向に並ぶように設けられており、これらのソースパッドＳＰ２ＡとソースパッドＳＰ１Ｂとの間にゲートパッドＧＰ２が設けられている。
【００４６】
さらに、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とを区画するようにゲート配線ＧＬが形成されており、このゲート配線ＧＬは、パワートランジスタ形成領域ＰＴＲ１に形成されているゲートＧＴ１と電気的に接続されているとともに、パワートランジスタ形成領域ＰＴＲ２に形成されているゲートＧＴ２と電気的に接続されている。さらに、ゲート配線ＧＬは、パワートランジスタ形成領域ＰＴＲ１に形成されているゲートパッドＧＰ１と、パワートランジスタ形成領域ＰＴＲ２に形成されているゲートパッドＧＰ２とも接続されている。したがって、ゲートパッドＧＰ１とゲートパッドＧＰ２とゲート配線ＧＬとゲートＧＴ１とゲートＧＴ２とは、互いに電気的に接続されていることになる。
【００４７】
次に、図９は、図８のＡ−Ａ線で切断した断面図である。図９に示すように、例えば、半導体チップＣＨＰ１は、例えば、シリコンからなる半導体基板１Ｓを有しており、この半導体基板１Ｓは、ｎ型半導体層である基板層ＳＵＢと基板層ＳＵＢ上に形成されたｎ型半導体層であるエピタキシャル層（ドリフト層）ＥＰＩとから構成されている。このとき、エピタキシャル層ＥＰＩの不純物濃度は、基板層ＳＵＢの不純物濃度よりも低い。
【００４８】
そして、図９に示すように、基板層ＳＵＢには、それぞれｙ方向に延在する複数の溝ＤＩＴがｘ方向に並ぶように設けられており、これらの複数の溝ＤＩＴのそれぞれには、例えば、チタン膜と銀膜との積層膜から構成される裏面電極ＢＥが埋め込まれている。複数の溝ＤＩＴのそれぞれは、ｙ方向に延在していることから、図８を参照すると、複数の溝ＤＩＴのそれぞれは、平面視において、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨って形成されていることになる。そして、ドレイン電極として機能する裏面電極ＢＥは、溝ＤＩＴからはみ出しておらず、複数の溝ＤＩＴが形成された基板層ＳＵＢの裏面は、裏面電極ＢＥを構成する導体膜から露出している。これらの溝ＤＩＴは、基板層ＳＵＢに形成されており、基板層ＳＵＢ上に形成されているエピタキシャル層ＥＰＩまでは達していない。すなわち、図９および図１０に示すように、溝ＤＩＴを構成する底面は、断面視において、半導体ウェハ（半導体チップ）の表面と半導体ウェハ（半導体チップ）の裏面との間に位置しており、具体的には、基板層ＳＵＢの裏面と、この基板層ＳＵＢとエピタキシャル層ＥＰＩとの界面との間に位置している。言い換えると、溝ＤＩＴの底面は、基板層ＳＵＢの一部から成る。
【００４９】
続いて、図９に示すように、エピタキシャル層ＥＰＩと接するように、例えば、ポリシリコン膜からなるゲートＧＴ１が形成されており、このゲートＧＴ１はｘ方向に延在している。このことから、本実施の形態では、ｙ方向に延在している溝ＤＩＴと、ｘ方向に延在しているゲートＧＴ１とは、平面視において互いに交差していることになる。このように構成されているゲートＧＴ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬ上に、例えば、アルミニウム膜からなるソース電極ＳＥ１が形成されている。そして、ソース電極ＳＥ１上には、アルミニウム膜からなるソースパッドＳＰ１Ａが形成されている。したがって、ソース電極ＳＥ１とソースパッドＳＰ１Ａとは、電気的に接続されていることになる。
【００５０】
次に、図１０は、図８のＢ−Ｂ線で切断した断面図である。図１０に示すように、裏面にｙ方向に延在する複数の溝ＤＩＴが形成された基板層ＳＵＢ上にエピタキシャル層ＥＰＩが形成されており、基板層ＳＵＢの裏面に形成された複数の溝ＤＩＴのそれぞれには、ドレイン電極として機能する裏面電極ＢＥが形成されている。一方、エピタキシャル層ＥＰＩと接するようにｐ型半導体層であるチャネル層ＣＨ１が形成され、このチャネル層ＣＨ１と接するようにボディコンタクトプラグＢＣＰ１が形成されている。ボディコンタクトプラグＢＣＰ１は、ｙ方向と交差するｘ方向に延在しており、チャネル層ＣＨ１と電気的に接続されている。さらに、ボディコンタクトプラグＢＣＰ１と接するようにソース電極ＳＥ１が形成されており、このソース電極ＳＥ１上にソースパッドＳＰ１Ｂが形成されている。したがって、チャネル層ＣＨ１とボディコンタクトプラグＢＣＰ１とソース電極ＳＥ１とソースパッドＳＰ１Ｂとは、互いに電気的に接続されていることになる。
【００５１】
続いて、図１１は、図８のＣ−Ｃ線で切断した断面図である。図１１において、半導体チップＣＨＰ１は、パワートランジスタＱ１が形成されたパワートランジスタ形成領域ＰＴＲ１と、パワートランジスタＱ２が形成されたパワートランジスタ形成領域ＰＴＲ２とを有している。そして、半導体チップＣＨＰ１は、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に延在する裏面電極ＢＥを有し、この裏面電極ＢＥは、パワートランジスタＱ１とパワートランジスタＱ２に共通するドレイン電極として機能する。すなわち、本実施の形態における半導体チップＣＨＰ１には、互いにドレインが電気的に接続されたパワートランジスタＱ１とパワートランジスタＱ２とが形成されていることになる、言い換えれば、本実施の形態における半導体チップＣＨＰ１には、互いに逆直列接続されたパワートランジスタＱ１とパワートランジスタＱ２とが形成されていることになる。
【００５２】
次に、裏面電極ＢＥ上には、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とにわたってドレイン領域（ドレイン）として機能するエピタキシャル層ＥＰＩが形成されている。そして、パワートランジスタ形成領域ＰＴＲ１に形成されているエピタキシャル層ＥＰＩは、パワートランジスタＱ１のドレイン領域として機能し、このエピタキシャル層ＥＰＩの表面に、パワートランジスタＱ１のチャネル層ＣＨ１が形成されている。続いて、チャネル層ＣＨ１を貫通してエピタキシャル層ＥＰＩに達するトレンチＴＲ１が形成されており、このトレンチＴＲ１の内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１が形成されている。さらに、ゲート絶縁膜ＧＯＸ１を介して、ｘ方向に延在するトレンチＴＲ１を埋め込むようにパワートランジスタＱ１のゲートＧＴ１が形成されており、この結果、ゲートＧＴ１もｘ方向に延在していることになる。
【００５３】
さらに、チャネル層ＣＨ１の表面領域であって、チャネル層ＣＨ１およびトレンチＴＲ１と接する領域に、パワートランジスタＱ１のソース領域ＳＲ１が形成されている。そして、エピタキシャル層ＥＰＩを含む半導体基板１Ｓ上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通して、チャネル層ＣＨ１に達するようにボディコンタクトプラグＢＣＰ１が形成されている。このボディコンタクトプラグＢＣＰ１は、チャネル層ＣＨ１と接するとともに、ソース領域ＳＲ１とも接するように形成されており、ゲートＧＴ１と同様にｘ方向に延在している。したがって、ゲートＧＴ１とボディコンタクトプラグＢＣＰ１とは、互いに並行しながらｘ方向に延在していることになる。
【００５４】
ボディコンタクトプラグＢＣＰ１が形成された層間絶縁膜ＩＬ上には、ソース電極ＳＥ１が形成されており、このソース電極ＳＥ１は、ボディコンタクトプラグＢＣＰ１と電気的に接続されている。そして、ソース電極ＳＥ１と同層には、ゲート配線ＧＬも形成されており、ソース電極ＳＥ１およびゲート配線ＧＬを覆うようにポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩには、ソース電極ＳＥ１の一部領域を露出する開口部か形成されており、開口部を埋め込み、かつ、ポリイミド膜ＰＩ上にわたってソースパッドＳＰ１Ｂが形成されている。したがって、ソースパッドＳＰ１Ｂは、ポリイミド膜ＰＩに形成された開口部を介して、下層のソース電極ＳＥ１と電気的に接続される。以上のようにして、半導体チップＣＨＰ１のパワートランジスタ形成領域ＰＴＲ１には、パワートランジスタＱ１が形成されていることになる。
【００５５】
同様に、パワートランジスタ形成領域ＰＴＲ２に形成されているエピタキシャル層ＥＰＩは、パワートランジスタＱ２のドレイン領域として機能し、このエピタキシャル層ＥＰＩの表面に、パワートランジスタＱ２のチャネル層ＣＨ２が形成されている。続いて、チャネル層ＣＨ２を貫通してエピタキシャル層ＥＰＩに達するトレンチＴＲ２が形成されており、このトレンチＴＲ２の内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２が形成されている。さらに、ゲート絶縁膜ＧＯＸ２を介して、ｘ方向に延在するトレンチＴＲ２を埋め込むようにパワートランジスタＱ２のゲートＧＴ２が形成されており、この結果、ゲートＧＴ２もｘ方向に延在していることになる。
【００５６】
さらに、チャネル層ＣＨ２の表面領域であって、チャネル層ＣＨ２およびトレンチＴＲ２と接する領域に、パワートランジスタＱ２のソース領域（ソース）ＳＲ２が形成されている。そして、エピタキシャル層ＥＰＩを含む半導体基板１Ｓ上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通して、チャネル層ＣＨ２に達するようにボディコンタクトプラグＢＣＰ２が形成されている。このボディコンタクトプラグＢＣＰ２は、チャネル層ＣＨ２と接するとともに、ソース領域ＳＲ２とも接するように形成されており、ゲートＧＴ２と同様にｘ方向に延在している。したがって、ゲートＧＴ２とボディコンタクトプラグＢＣＰ２とは、互いに並行しながらｘ方向に延在していることになる。
【００５７】
ボディコンタクトプラグＢＣＰ２が形成された層間絶縁膜ＩＬ上には、ソース電極ＳＥ２が形成されており、このソース電極ＳＥ２は、ボディコンタクトプラグＢＣＰ２と電気的に接続されている。そして、ソース電極ＳＥ２と同層には、ゲート配線ＧＬも形成されており、ソース電極ＳＥ２およびゲート配線ＧＬを覆うようにポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩには、ソース電極ＳＥ２の一部領域を露出する開口部か形成されており、開口部を埋め込み、かつ、ポリイミド膜ＰＩ上にわたってソースパッドＳＰ２Ｂが形成されている。したがって、ソースパッドＳＰ２Ｂは、ポリイミド膜ＰＩに形成された開口部を介して、下層のソース電極ＳＥ２と電気的に接続される。以上のようにして、半導体チップＣＨＰ１のパワートランジスタ形成領域ＰＴＲ２には、パワートランジスタＱ２が形成されていることになる。
【００５８】
＜変形例＞
続いて、本実施の形態における変形例について説明する。図１２は、本変形例における半導体チップＣＨＰ１（半導体装置）の模式的な構成を示す平面図である。図１２において、本変形例における半導体チップＣＨＰ１では、図８に示す実施の形態における半導体チップＣＨＰ１とは異なり、パワートランジスタ形成領域ＰＴＲ１に、ｙ方向に延在するゲートＧＴ１がｘ方向に複数本並んで配置されている。同様に、本変形例における半導体チップＣＨＰ１では、図８に示す実施の形態における半導体チップＣＨＰ１とは異なり、パワートランジスタ形成領域ＰＴＲ２に、ｙ方向に延在するゲートＧＴ２がｘ方向に複数本並んで配置されている。
【００５９】
図１３は、図１２のＤ−Ｄ線で切断した断面図である。図１３において、本変形例では、基板層ＳＵＢに形成された溝ＤＩＴに埋め込まれた裏面電極ＢＥがｙ方向に延在しているとともに、ゲートＧＴ１およびボディコンタクトプラグＢＣＰ１もｙ方向に延在している。したがって、本変形例では、裏面電極ＢＥとゲートＧＴ１とボディコンタクトプラグＢＣＰ１とが、同じｙ方向に並行して延在していることになる。この点において、図９および図１０に示す実施の形態では、ｙ方向に延在する裏面電極ＢＥと交差するように、ゲートＧＴ１およびボディコンタクトプラグＢＣＰ１がｘ方向に延在している。このことから、本変形例と実施の形態では、裏面電極ＢＥとゲートＧＴ１とボディコンタクトプラグＢＣＰ１との配置関係が相違することになる。
【００６０】
そして、図１３に示すように、ｙ方向と交差するｘ方向における溝ＤＩＴの幅は、ボディコンタクトプラグＢＣＰ１の延在方向（ｙ方向）と交差するｘ方向におけるボディコンタクトプラグＢＣＰ１の幅よりも大きくなっている。特に、図１３に示すように、平面視において、溝ＤＩＴは、ボディコンタクトプラグＢＣＰ１を内包する。
【００６１】
図１４は、図１２のＥ−Ｅ線で切断した断面図である。図１４に示すように、裏面電極ＢＥは、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に延在している。そして、パワートランジスタ形成領域ＰＴＲ１に形成されているボディコンタクトプラグＢＣＰ１もｙ方向に延在しており、かつ、パワートランジスタ形成領域ＰＴＲ２に形成されているボディコンタクトプラグＢＣＰ２もｘ方向と交差するｙ方向に延在していることがわかる。
【００６２】
＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。まず、複数のチップ領域と、複数のチップ領域の間に位置するスクライブ領域（切断領域）とを有し、かつ、表面と、この表面とは反対側の裏面とを有する半導体ウェハＷＦを準備する。なお、半導体ウェハＷＦの表面とは、図５に示すように、後に取得される半導体チップＣＨＰの表面ＳＵＲに相当する。一方、半導体ウェハＷＦの裏面とは、図５に示すように、後に取得される半導体チップＣＨＰの裏面ＢＳＵＲに相当する。このとき、複数のチップ領域のそれぞれは、パワートランジスタＱ１が形成されたパワートランジスタ形成領域ＰＴＲ１と、パワートランジスタＱ１と逆直列接続されたパワートランジスタＱ２が形成されたパワートランジスタ形成領域ＰＴＲ２とを有する（図８参考）。そして、準備される半導体ウェハＷＦに存在する複数のチップ領域のそれぞれの表面側（裏面よりも表面に近い位置）に、パワートランジスタＱ１のソース領域ＳＲ１およびゲートＧＴ１と、パワートランジスタＱ２のソース領域ＳＲ２およびゲートＧＴ２とが形成されている（図１１参考）。さらに言えば、準備される半導体ウェハＷＦには、半導体ウェハＷＦの裏面を有する基板層ＳＵＢと、基板層ＳＵＢ上に形成されたエピタキシャル層ＥＰＩとが形成されている（図９および図１０参考）。そして、複数のチップ領域のそれぞれに形成されているパワートランジスタＱ１は、エピタキシャル層ＥＰＩに形成されたチャネル層ＣＨ１と、チャネル層ＣＨ１と接するソース領域ＳＲ１と、ソース領域ＳＲ１と接し、かつ、チャネル層ＣＨ１に達するボディコンタクトプラグＢＣＰ１とを有する（図１１参考）。同様に、複数のチップ領域のそれぞれに形成されているパワートランジスタＱ２は、エピタキシャル層ＥＰＩに形成されたチャネル層ＣＨ２と、チャネル層ＣＨ２と接するソース領域ＳＲ２と、ソース領域ＳＲ２と接し、かつ、チャネル層ＣＨ２に達するボディコンタクトプラグＢＣＰ２とを有する（図１１参考）。
【００６３】
続いて、図１５に示すように、半導体ウェハＷＦの裏面ＢＳＵＲ側の端部を研削した後、図１６に示すように、半導体ウェハＷＦの表面ＳＵＲに保護テープＰＴ１を貼り付ける。その後、図１７に示すように、半導体ウェハＷＦの裏面ＢＳＵＲを研削することにより、半導体ウェハＷＦの厚さを薄くする。このとき、半導体ウェハＷＦの薄板化によって、半導体ウェハＷＦには、矢印の方向に湾曲する反りが発生する。そして、半導体ウェハＷＦの研削した裏面ＢＳＵＲに対して裏面処理を施した後、図１８に示すように、半導体ウェハＷＦの裏面ＢＳＵＲにフォトレジスト膜ＰＲを塗布する。
【００６４】
次に、図１９に示すように、フォトリソグラフィ技術を使用することにより、半導体ウェハＷＦの裏面ＢＳＵＲに塗布したフォトレジスト膜ＰＲをパターニングする。そして、パターニングしたフォトレジスト膜ＰＲをマスクにしたエッチングにより、図２０に示すように、半導体ウェハＷＦの裏面ＢＳＵＲに複数の溝ＤＩＴを形成する。具体的には、半導体ウェハＷＦの裏面ＢＳＵＲに、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に延在する溝ＤＩＴを形成する。このとき、溝ＤＩＴの底面が基板層ＳＵＢ内に位置するように、半導体ウェハＷＦの裏面ＢＳＵＲに溝ＤＩＴを形成する。言い換えれば、溝ＤＩＴは、基板層ＳＵＢを貫通して底面がエピタキシャル層ＥＰＩに達するようには形成されないということもできる。例えば、溝ＤＩＴは、溝ＤＩＴのアスペクト比（深さ／幅）が１以上となるように形成される。なお、半導体ウェハＷＦの薄板化によって、半導体ウェハＷＦには、矢印の方向に湾曲する反りが発生する。
【００６５】
その後、図２１に示すように、溝ＤＩＴを形成した半導体ウェハＷＦの裏面ＢＳＵＲに導体膜ＣＦ１を形成することにより、溝ＤＩＴの内部を導体膜ＣＦ１で埋め込む。この導体膜ＣＦ１は、例えば、バリア導体膜と銀膜との積層膜から構成することができる。このとき、半導体ウェハＷＦの裏面ＢＳＵＲに膜厚の厚い導体膜ＣＦ１が形成されることから、半導体ウェハＷＦには、矢印の方向に湾曲する反りが発生する。
【００６６】
続いて、図２２に示すように、例えば、エッチバック法を使用して、導体膜ＣＦ１のうちの溝ＤＩＴの外部に位置する部分を除去することにより、半導体ウェハＷＦの裏面ＢＳＵＲを露出する。この結果、溝ＤＩＴに埋め込まれた導体膜ＣＦ１からなる裏面電極ＢＥが形成される。そして、溝ＤＩＴの内部にだけ導体膜ＣＦ１が埋め込まれて、溝ＤＩＴから導体膜ＣＦ１がはみ出さないため、半導体ウェハＷＦにおける反りの発生が抑制される。
【００６７】
このようにして、半導体ウェハＷＦの裏面に、パワートランジスタＱ１とパワートランジスタＱ２とに共通するドレイン電極として機能する裏面電極ＢＥが形成される。
【００６８】
そして、図２３に示すように、半導体ウェハＷＦの表面ＳＵＲに保護テープＰＴ２を貼り付けた後、図２４に示すように、ダイシングブレード（回転する切断刃）ＤＣを使用して、半導体ウェハＷＦを切断することにより、半導体チップを取得することができる。
【００６９】
例えば、図２５は、半導体ウェハＷＦの一部を拡大して示す模式図である。図２５には、互いに隣り合う４つのチップ領域ＣＲ１〜ＣＲ４が図示されており、４つのチップ領域ＣＲ１〜ＣＲ４の間には、スクライブ領域ＳＣＲが形成されている。そして、ダイシング工程では、このスクライブ領域ＳＣＲをダイシングブレードＤＣで切断することにより、チップ領域ＣＲ１〜ＣＲ４が互いに切り離される。このようにして、複数のチップ領域を互いに切り離すことにより、半導体ウェハＷＦから複数の半導体チップを取得できる。
【００７０】
なお、本実施の形態で言う「スクライブ領域（切断領域）」とは、ダイシングブレ―ドＤＣで切断（除去）される領域（部分）を有する領域を指す。すなわち、このスクライブ領域の全てがダイシングブレードＤＣで切断（除去）される場合に限らず、このスクライブ領域内における一部のみ、ダイシングブレードＤＣで切断（除去）することで、複数の半導体チップを取得しても良い。但しこの場合は、取得した半導体チップの周縁部に、スクライブ領域の一部（ダイシングブレードＤＣで除去されなかった部分）が存在する。
【００７１】
図２６は、図２５の領域ＡＲを拡大して示す図である。図２６に示すように、４つのチップ領域ＣＲ１〜ＣＲ４の裏面側には、裏面電極ＢＥが形成されている一方、スクライブ領域ＳＣＲの裏面側には、裏面電極ＢＥは形成されていない。そして、半導体ウェハＷＦの裏面側において、裏面電極ＢＥが形成されていない領域は、半導体ウェハＷＦの裏面が露出する領域である。このことから、本実施の形態において、スクライブ領域ＳＣＲは、平面視において、半導体ウェハＷＦの露出する裏面に内包されるということができる。
【００７２】
ただし、これに限らず、例えば、図２７に示すように、４つのチップ領域ＣＲ１〜ＣＲ４の裏面側に、裏面電極ＢＥが形成されているとともに、スクライブ領域ＳＣＲの裏面側にも、裏面電極ＢＥが形成されていてもよい。
【００７３】
＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図２２に示すように、半導体ウェハＷＦの裏面ＢＳＵＲに形成された複数の溝ＤＩＴのそれぞれに裏面電極ＢＥが埋め込まれ、かつ、半導体ウェハＷＦの裏面ＢＳＵＲが露出している点にある。これにより、本実施の形態によれば、半導体ウェハＷＦの裏面ＢＳＵＲに形成された裏面電極ＢＥに起因する半導体ウェハＷＦの反りを抑制することができる。例えば、図２８（ａ）は、半導体ウェハＷＦのフラットな裏面を覆うように裏面電極ＢＥが形成されている構成例を示す模式図である。この図２８（ａ）に示す構成の場合、半導体ウェハＷＦの裏面に形成されている裏面電極ＢＥの厚さが厚くなると、半導体ウェハＷＦの主材料と裏面電極ＢＥの構成材料との相違から、半導体ウェハＷＦに反りが発生しやすくなる。半導体ウェハＷＦに反りが発生すると、ダイシング工程や搬送工程などの後工程の実施に支障をきたすことになり、半導体装置の製造歩留りの低下を招くことが懸念される。この点に関し、図２８（ｂ）に示すように、半導体ウェハＷＦの裏面に複数の溝ＤＩＴを形成し、この複数の溝ＤＩＴにわたって裏面電極ＢＥを埋め込むとともに、溝ＤＩＴを形成した半導体ウェハＷＦの裏面を覆うように裏面電極ＢＥを形成する構成例が考えられる。この構成例の場合、半導体ウェハＷＦの裏面に形成された複数の溝ＤＩＴのそれぞれに裏面電極ＢＥの一部が埋め込まれる結果、溝ＤＩＴからはみ出して半導体ウェハＷＦの裏面を覆う裏面電極ＢＥの厚さが薄くすることができる。この結果、図２８（ｂ）に示す構成例では、図２８（ａ）に示す構成例よりも、半導体ウェハＷＦの反りを小さくすることができる。ただし、図２８（ｂ）に示す構成例においても、半導体ウェハＷＦの裏面が裏面電極ＢＥで覆われているため、充分に半導体ウェハＷＦの反りを抑制することができないと考えられる。そこで、本実施の形態では、図２８（ｃ）に示すように、半導体ウェハＷＦの裏面に形成された複数の溝ＤＩＴのそれぞれに裏面電極ＢＥが埋め込まれ、かつ、半導体ウェハＷＦの裏面ＢＳＵＲが露出するように構成している。これにより、本実施の形態によれば、裏面電極ＢＥは、溝ＤＩＴの内部に完全に埋め込まれ、かつ、半導体ウェハＷＦの裏面にはみ出さないように構成される。この結果、半導体ウェハＷＦの裏面は、裏面電極ＢＥで覆われないことになることから、半導体ウェハＷＦの裏面に形成される裏面電極ＢＥに起因する半導体ウェハＷＦの反りを充分に抑制することができる。つまり、本実施の形態における第１特徴点によれば、半導体ウェハＷＦの裏面全体を覆うように裏面電極ＢＥが形成されておらず、半導体ウェハＷＦの裏面に形成された溝ＤＩＴの内部にだけ裏面電極ＢＥが形成されていることから、半導体ウェハＷＦの裏面側に裏面電極ＢＥを形成しても、半導体ウェハＷＦの反りを抑制することができるのである。したがって、本実施の形態における第１特徴点によれば、半導体ウェハＷＦに発生する反りを抑制することができるので、ダイシング工程や搬送工程などの後工程の実施に支障をきたすことを防止できることになる。この結果、本実施の形態によれば、半導体装置の製造歩留りの低下を抑制することができる。
【００７４】
特に、本実施の形態では、互いに逆直列接続されて、ドレインを共通とする一対のパワートランジスタが形成された半導体チップを対象としており、この半導体チップでは、裏面電極ＢＥが一対のパワートランジスタのドレイン間を結ぶ電流経路となる。そして、この半導体チップを実装基板にフェイスダウン接続することを前提としており、このフェイスダウン接続する半導体チップにおいては、互いに逆直列接続された一対パワートランジスタのドレイン間を流れる電流経路のオン抵抗を低減するためには、必然的に裏面電極ＢＥの厚さを厚くする必要がある。したがって、裏面電極ＢＥを厚く形成する半導体チップの製造工程においては、半導体ウェハＷＦの反りが問題点として顕在化しやすい。
【００７５】
この点に関し、本実施の形態における第１特徴点では、例えば、溝ＤＩＴの深さを深くすることにより、溝ＤＩＴに埋め込まれる裏面電極ＢＥの厚さを確保しながらも、半導体ウェハＷＦの裏面が裏面電極ＢＥから露出するように構成することができる。この結果、本実施の形態における第１特徴点によれば、裏面電極ＢＥの厚さを確保しながら、半導体ウェハＷＦの反りを抑制できるという顕著な効果を得ることができる。つまり、本実施の形態における第１特徴点は、互いに逆直列接続されたパワートランジスタを有し、かつ、実装基板にフェイスダウン接続される半導体チップの製造工程において、裏面電極ＢＥの厚さを確保しながら、半導体ウェハＷＦの反りを抑制できるのである。すなわち、本実施の形態における第１特徴点によれば、オン抵抗を低減するために裏面電極ＢＥの厚さを厚くする必要がある半導体チップの性能向上を図りながら、半導体装置の製造歩留りを向上できるという顕著な効果を得ることができるのである。以上のことから、本実施の形態における第１特徴点は、オン抵抗を低減するために裏面電極ＢＥの厚さを厚くする必要がある半導体製品の製造歩留りを向上する観点から有用な技術的思想であることがわかる。
【００７６】
ただし、本実施の形態における第１特徴点を採用するにあたって、オン抵抗を低減するために、裏面電極ＢＥを埋め込む溝ＤＩＴの深さを深くすることが望ましいと考えられるが、むやみに溝ＤＩＴの深さを深くすると、パワートランジスタの耐圧の低下という副作用を招くことになる。そして、このパワートランジスタの耐圧の低下という副作用を防止する工夫点が、本実施の形態における第２特徴点であり、以下に、この本実施の形態における第２特徴点について説明することにする。
【００７７】
本実施の形態における第２特徴点は、例えば、図９および図１０に示すように、溝ＤＩＴがエピタキシャル層ＥＰＩにまで達しないように形成する点にある。言い換えれば、本実施の形態における第２特徴点は、基板層ＳＵＢと基板層ＳＵＢ上に形成されるエピタキシャル層ＥＰＩからなる半導体基板１Ｓにおいて、基板層ＳＵＢにのみ溝ＤＩＴを形成する点にある。この場合、溝ＤＩＴの底面は、基板層ＳＵＢ内（エピタキシャル層ＥＰＩとの境界面も含む）に形成されることになる。これにより、本実施の形態によれば、パワートランジスタのソースとドレイン間の耐圧を確保することができる。
【００７８】
例えば、図２９（ａ）は、基板層ＳＵＢを貫通してエピタキシャル層ＥＰＩの内部まで溝ＤＩＴを形成し、この溝ＤＩＴを埋め込むように裏面電極ＢＥを形成する構成例を示す模式図である。図２９（ａ）に示すように、溝ＤＩＴを形成した領域においては、エピタキシャル層ＥＰＩの厚さが薄くなることがわかる。エピタキシャル層ＥＰＩは、基板層ＳＵＢよりも不純物濃度が小さいｎ型半導体層から形成されており、パワートランジスタのソースとドレイン間の耐圧を確保する機能を有し、設計耐圧を確保する観点から、エピタキシャル層ＥＰＩの厚さが決定されている。このことは、エピタキシャル層ＥＰＩの厚さが設計値よりも薄い領域が発生すると、設計耐圧を確保できなくなることを意味する。したがって、例えば、図２９（ａ）に示すように、基板層ＳＵＢを貫通して、エピタシャル層ＥＰＩの内部にまで溝ＤＩＴが形成され、この溝ＤＩＴの内部に裏面電極ＢＥが形成されることになると、溝ＤＩＴを形成した領域のエピタキシャル層ＥＰＩの厚さが薄くなり、この領域において、耐圧低下を招くことになるのである。つまり、図２９（ａ）に示すように、エピタキシャル層ＥＰＩに達する溝ＤＩＴを形成する構成例では、耐圧を確保することができなくなるのである。
【００７９】
これに対し、図２９（ｂ）は、本実施の形態における第２特徴点を示す構成例が示されている。具体的に、図２９（ｂ）には、基板層ＳＵＢにだけ裏面電極ＢＥが埋め込まれた溝ＤＩＴが形成され、この溝ＤＩＴがエピタキシャル層ＥＰＩにまで達していない構成例が示されている、この図２９（ｂ）に示す構成例によれば、エピタキシャル層ＥＰＩの厚さが薄くなる領域が発生しないことから、パワートランジスタのソースとドレイン間との耐圧を確保することができることになる。以上のことから、本実施の形態における第２特徴点によれば、半導体装置の信頼性を向上することができる。例えば、本実施の形態における第１特徴点を採用することにより、オン抵抗を低減しながら、半導体ウェハの反りを抑制することができるが、さらに、本実施の形態における第２特徴点を考慮することにより、耐圧低下という副作用を抑制することができる。すなわち、本実施の形態における第１特徴点を採用する際、本実施の形態における第２特徴点を考慮することにより、耐圧の低下という副作用を招くことなく、オン抵抗に代表される半導体装置の性能向上を図りながら、半導体ウェハＷＦの反りに起因する半導体装置の製造歩留りを向上できることになる。
【００８０】
続いて、本実施の形態における第３特徴点は、半導体ウェハＷＦの裏面に形成される溝ＤＩＴのアスペクト比（深さ／幅）を大きくする点にある。これにより、半導体ウェハＷＦの反りを効果的に抑制することができる。例えば、オン抵抗を低減する観点からは、溝の幅を大きくして（溝ＤＩＴのアスペクト比を小さくして）、この溝ＤＩＴの内部に埋め込まれる裏面電極ＢＥの体積を大きくすることが望ましいと考えることができる。ただし、実際には、溝ＤＩＴの幅を大きくしても、内部に埋め込まれる裏面電極ＢＥの体積は大きくならないばかりか、半導体ウェハの反りも招くおそれもある。
【００８１】
以下に、この点について説明する。図３０（ａ）は、基板層ＳＵＢの裏面に形成される溝ＤＩＴの幅を大きくして、溝ＤＩＴのアスペクト比を小さくする構成例を示す模式図である。図３０（ａ）に示すように、溝ＤＩＴの幅を大きくする場合、溝ＤＩＴの内部を充分に埋め込むように裏面電極ＢＥが形成されるのではなく、溝ＤＩＴの内壁に沿って裏面電極ＢＥが形成される。これは、例えば、裏面電極ＢＥを構成する導体膜は、スパッタリング法やめっき法を使用することにより形成されるが、この場合、溝ＤＩＴの幅が大きすぎると、溝ＤＩＴの内部全体を充填するようには形成されないからである。したがって、溝ＤＩＴの幅が大きくなり過ぎると、溝ＤＩＴの内部全体に裏面電極ＢＥが埋め込まれるのではなく、溝ＤＩＴの内部に隙間ＳＰが生じる。この結果、溝ＤＩＴのサイズほど溝ＤＩＴの内部に形成される裏面電極ＢＥの体積は大きくならず、溝ＤＩＴの内部に埋め込まれる裏面電極ＢＥの体積の増加によるオン抵抗の低減効果は得られにくくなるのである。それよりも、溝ＤＩＴの内部に形成される隙間ＳＰが大きくなると、図３０（ｂ）に示すように、隙間ＳＰの存在に起因して、半導体ウェハＷＦに反りが発生しやすくなり、上述した本実施の形態における第１特徴点による半導体ウェハＷＦの反りを抑制する効果が充分に得られなくなるのである。
【００８２】
そこで、本実施の形態では、溝ＤＩＴの内部に半導体ウェハＷＦの反りの発生要因の１つとなる隙間ＳＰが生じない程度に溝ＤＩＴのアスペクト比を高くしている。つまり、本実施の形態における第３特徴点は、半導体ウェハＷＦの反りの発生が抑制される程度に溝ＤＩＴのアスペクト比を高くする点にある。具体的に、図３１（ａ）は、内部に裏面電極ＢＥが充填される程度に溝ＤＩＴのアスペクト比を高くする構成例を示す模式図である。この場合、図３１（ａ）に示す構成例では、図３０（ａ）に示す構成例のような隙間ＳＰが存在しないことから、例えば、図３１（ｂ）に示すように、半導体ウェハＷＦに反りが発生することを抑制することができる。このように、本実施の形態における第３特徴点は、半導体ウェハＷＦの反りの発生が抑制される程度に溝ＤＩＴのアスペクト比を高くする点にあり、例えば、溝ＤＩＴのアスペクト比を１以上にすることが望ましい。これにより、本実施の形態によれば、半導体ウェハＷＦの反りの発生を抑制する効果を大きくすることができ、これによって、半導体装置の製造歩留りを向上することができる。
【００８３】
次に、本実施の形態における第４特徴点について説明する。本実施の形態における第４特徴点は、例えば、図３２に示すように、チップ領域ＣＲ１に形成されているパワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に、溝ＤＩＴおよび溝ＤＩＴに埋め込まれた裏面電極ＢＥが延在している点である。これにより、溝ＤＩＴに埋め込まれた裏面電極ＢＥによって、パワートランジスタ形成領域ＰＴＲ１に形成されているパワートランジスタのドレインと、パワートランジスタ形成領域ＰＴＲ２に形成されているパワートランジスタのドレインとを電気的に接続することができる。つまり、本実施の形態では、半導体ウェハの裏面を露出するように構成しても、溝ＤＩＴに埋め込まれた裏面電極ＢＥをパワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に延在するように形成することにより、半導体ウェハの裏面を露出しながらも、互いに逆直列接続された一対のパワートランジスタのドレイン同士を電気的に接続することができる。
【００８４】
さらに、図３２に示すように、ｙ方向に延在する溝ＤＩＴをｘ方向に並んで複数配置し、複数の溝ＤＩＴのそれぞれに埋め込むように裏面電極ＢＥを形成することにより、互いに逆直列接続された一対のパワートランジスタのドレイン同士を結ぶ電流経路のオン抵抗の増加を抑制することができる。すなわち、本実施の形態では、パワートランジスタ形成領域ＰＴＲ１とパワートランジスタ形成領域ＰＴＲ２とに跨るｙ方向に延在する複数の溝ＤＩＴのそれぞれに埋め込まれた裏面電極ＢＥ全体が、互いに逆直列接続された一対のパワートランジスタのドレイン同士を結ぶ電流経路として機能する。したがって、半導体ウェハの裏面全体を覆うように裏面電極ＢＥを形成する場合に比べてオン抵抗を低減する効果は小さくなるものの、実用上は問題とならないレベルまでオン抵抗を低減することができる。このことから、本実施の形態における第１特徴点と第４特徴点とを組み合わせることにより、半導体装置のオン抵抗の増加を抑制しながら、半導体装置の製造歩留りに悪影響を及ぼす半導体ウェハの反りを抑制できるという顕著な効果を得ることができる。
【００８５】
続いて、本実施の形態における第５特徴点について説明する。本実施の形態における第５特徴点は、半導体ウェハの裏面側に形成された溝に埋め込まれた裏面電極の延在方向と、半導体ウェハの表面側に形成されたボディコンタクトプラグの延在方向とが、互いに交差する方向である点である。これにより、半導体ウェハに発生する反りのポテンシャルを低減することができる。以下にこの点について説明する。
【００８６】
図３３は、半導体ウェハＷＦの裏面ＢＳＵＲ側に形成された裏面電極ＢＥに起因して発生する反りのポテンシャルを模式的に示す図である。例えば、本実施の形態では、例えば、図２８（ｃ）に示す第１特徴点により、半導体ウェハＷＦに反りが発生することを低減できる。この点に関し、例えば、図２８（ｂ）に示す構成では、半導体ウェハＷＦの裏面に溝ＤＩＴが形成されているものの、半導体ウェハＷＦの裏面が裏面電極ＢＥで覆われているため、半導体ウェハＷＦに反りが発生する可能性がある。この場合、半導体ウェハＷＦの反りは、図３３に示すように、裏面電極ＢＥが延在する方向（ｙ方向）と交差する方向（ｘ方向）に湾曲する。
【００８７】
一方、図３４は、半導体ウェハＷＦの表面側に形成されたボディコンタクトプラグＢＣＰ１に起因して反りの発生するポテンシャルを模式的に示す図である。ボディコンタクトプラグＢＣＰ１は、シリコンとは異なる材料であるタングステンやアルミニウムを構成材料としているため、裏面電極ＢＥと同様に半導体ウェハＷＦの反りの発生要因となる。この場合、半導体ウェハＷＦの反りは、図３４に示すように、ボディコンタクトプラグＢＣＰ１が延在する方向（ｘ方向）と交差する方向（ｙ方向）に湾曲する。
【００８８】
したがって、図３５に示すように、裏面電極ＢＥの延在方向（ｙ方向）と、ボディコンタクトプラグＢＣＰ１の延在方向（ｘ方向）とを互いに直交する方向とすることにより、例えば、反りの発生ポテンシャルがある図２８（ｂ）の構成においても半導体ウェハＷＦに発生する反りのポテンシャルを低減することができる。なぜなら、図３３および図３４に示すように、裏面電極ＢＥの延在方向（ｙ方向）と、ボディコンタクトプラグＢＣＰ１の延在方向（ｘ方向）とが、互いに交差する（直交する）方向であると、裏面電極ＢＥに起因したｘ方向の湾曲（図３３参照）と、ボディコンタクトプラグＢＣＰ１に起因したｙ方向の湾曲とが互いに生じにくくなるからである。
【００８９】
以上のことから、例えば、本実施の形態における第５特徴点によれば、図２８（ｂ）に示す構成であっても、半導体ウェハＷＦに反りが発生するポテンシャルを低減できるという顕著な効果を得ることができる。なお、図２８（ｂ）に示す構成だけでなく、上述した第１特徴点である図２８（ｃ）に示す構成においても、本実施の形態における第５特徴点を採用することにより、第１特徴点と第５特徴点との相乗効果によって、半導体ウェハＷＦに反りが発生するポテンシャルをさらに低減することができる。
【００９０】
次に、本実施の形態における第６特徴点について説明する。本実施の形態における第６特徴点は、例えば、図３６に示すように、半導体ウェハＷＦのスクライブ領域ＳＣＲの裏面ＢＳＵＲには、溝ＤＩＴと溝ＤＩＴに埋め込まれる裏面電極ＢＥとが形成されていない点にある。これにより、スクライブ領域ＳＣＲをダイシングする際、ダイシングに使用されるダイシングブレードの損傷を抑制することができる。なぜなら、ダイシングブレードは、半導体ウェハＷＦの主材料であるシリコンを切断する観点から構成されており、裏面電極ＢＥを構成する金属材料を切断するようには構成されていないからである。
【００９１】
したがって、例えば、スクライブ領域ＳＣＲの裏面ＢＳＵＲにも溝ＤＩＴに埋め込まれた裏面電極ＢＥが形成されている場合、シリコンを切断する用途のダイシングブレードで、シリコンとは異なる金属材料を切断する場合、目詰まりなどを起こしやすく、ダイシングブレードの寿命は低下してしまうのである。これに対し、本実施の形態における第６特徴点によれば、ダイシングブレードで裏面電極ＢＥを切断することがないので、ダイシングブレードの寿命を向上することができる。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９３】
ＢＣＰ１  ボディコンタクトプラグ（第１ボディコンタクトプラグ）
ＢＣＰ２  ボディコンタクトプラグ（第２ボディコンタクトプラグ）
ＢＥ  裏面電極（ドレイン電極）
ＢＳＵＲ  裏面
ＣＦ１  導体膜
ＣＨＰ１  半導体チップ
ＣＨ１  チャネル層（第１チャネル層）
ＣＨ２  チャネル層（第２チャネル層）
ＣＲ１  チップ領域
ＣＲ２  チップ領域
ＣＲ３  チップ領域
ＣＲ４  チップ領域
ＤＩＴ  溝
ＥＰＩ  エピタキシャル層
ＧＴ１  ゲート（第１ゲート）
ＧＴ２  ゲート（第２ゲート）
ＭＢ  実装基板
ＰＴＲ１  パワートランジスタ形成領域（第１パワートランジスタ形成領域）
ＰＴＲ２  パワートランジスタ形成領域（第２パワートランジスタ形成領域）
Ｑ１  パワートランジスタ（第１パワートランジスタ）
Ｑ２  パワートランジスタ（第２パワートランジスタ）
ＳＡ１  半導体装置
ＳＣＲ  スクライブ領域（切断領域）
ＳＲ１  ソース領域（第１ソース領域）
ＳＲ２  ソース領域（第２ソース領域）
ＳＵＢ  基板層
ＳＵＲ  表面
ＷＦ  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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