【事件の表示】
　特願２００６−２７１９８８「半導体トランジスタの製造方法」拒絶査定不服審判事件〔平成２０年　４月１７日出願公開，特開２００８−　９１６９９，請求項の数（４）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成１８年１０月３日の出願であって，平成２４年１２月２７日付けで最後の拒絶理由が通知され，平成２５年３月６日に手続補正がされ，同年７月１日付けで同年３月６日にされた手続補正が却下されるとともに，同日に拒絶査定がされ，これに対し，同年１０月４日に審判請求がされるとともに，同日に手続補正がされたものである。
　その後，平成２５年１１月１５日付けで審尋がされ，これに対して平成２６年１月２１日に回答書が提出された。
　
第２　平成２５年１０月４日にされた手続補正（以下「本件補正」という。）について
１　本件補正
　本件補正は，特許請求の範囲及び明細書を補正するものであって，本件補正の前後で特許請求の範囲は以下のとおりである。
　
〈補正前〉
「【請求項１】
　基板の上にIII−Ｖ族窒化物半導体層を形成する工程と，
　前記III−Ｖ族窒化物半導体層の表面上に保護膜を形成する工程と，
　前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と，
　アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程と，
　前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し，前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と，
　前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程と
を有することを特徴とする半導体トランジスタの製造方法。
　　【請求項２】
　前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする工程において，前記保護膜は窒素雰囲気，窒素含有雰囲気のいずれかの中に配置されることを特徴とする請求項１に記載の半導体トランジスタの製造方法。
　　【請求項３】
　前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする温度は，９００℃〜１０００℃の範囲にあることを特徴とする請求項１又は請求項２に記載の半導体トランジスタの製造方法。
　　【請求項４】
　前記保護膜は，二酸化シリコン，窒化シリコン，酸化マグネシウム，アルミナのいずれかの絶縁膜であることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体トランジスタの製造方法。
　　【請求項５】
　前記保護膜は，プラズマＣＶＤ法により形成されることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体トランジスタの製造方法。
　　【請求項６】
　前記III−Ｖ族窒化物半導体層は，互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体トランジスタ。」
　
〈補正後〉
「【請求項１】
　互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法であって，
　基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程と，
　前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程と，
　前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と，
　アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程と，
　前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し，前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と，
　前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程と
を有することを特徴とする半導体トランジスタの製造方法。
　　【請求項２】
　前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする工程において，前記保護膜は窒素雰囲気，窒素含有雰囲気のいずれかの中に配置されることを特徴とする請求項１に記載の半導体トランジスタの製造方法。
　　【請求項３】
　前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする温度は，９００℃〜１０００℃の範囲にあることを特徴とする請求項１又は請求項２に記載の半導体トランジスタの製造方法。
　　【請求項４】
　前記保護膜は，プラズマＣＶＤ法により形成されることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体トランジスタの製造方法。」
　
２　補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の冒頭に，補正後の請求項１の「互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法であって，」との文言を追加すること。
　
〈補正事項２〉
　補正前の請求項１の「基板の上にIII−Ｖ族窒化物半導体層を形成する工程と，」を，補正後の請求項１の「基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程と，」とすること。
　
〈補正事項３〉
　補正前の請求項１の「前記III−Ｖ族窒化物半導体層の表面上に保護膜を形成する工程と，」を，補正後の請求項１の「前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程と，」とすること。
　
〈補正事項４〉
　補正前の請求項１の「前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と，」を，補正後の請求項１の「前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と，」とすること。
　
〈補正事項５〉
　補正前の請求項４を削除するとともに，補正前の請求項１〜４を引用していた補正前の請求項５について，引用する請求項を補正後の請求項１〜３として補正後の請求項４とすること。
　
〈補正事項６〉
　補正前の請求項６を削除すること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
　
〈補正事項１について〉
　補正事項１は，補正前の請求項１に係る「半導体トランジスタの製造方法」によって形成されるトランジスタについて，「互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタ」として，技術的に限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものといえる。
　また，「互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタ」を製造することは，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【００２０】及び【００２３】に示されているから，補正事項１は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項２について〉
　補正事項２は，補正前の請求項１に係る「III−Ｖ族窒化物半導体層」について，補正後の請求項１の「ヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層」として，技術的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「ヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層」は，当初明細書等の段落【００２０】及び【００２３】に示されているから，補正事項２は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項３及び４について〉
　補正事項３及び４は，III−Ｖ族窒化物半導体層の表面上に形成する（形成された）「保護膜」について，補正後の請求項１の「二酸化シリコンからなる保護膜」として，技術的に限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「二酸化シリコンからなる保護膜を形成する工程」は，当初明細書等の段落【００２８】に記載されているから，補正事項３及び４は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　補正事項５は，補正前の請求項４を削除し，請求項番号を繰上げるとともに，項番の整合を図るものであるから，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするもである。
　また，当該補正が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
〈補正事項６について〉
　補正事項６は，補正前の請求項６を削除するものであるから，特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするもである。
　また，当該補正が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
　上記のとおり，本件補正は，特許請求の範囲の減縮を目的とするものを含むから，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定を満たすか）どうかを検討する。
　
４　独立特許要件についての検討
（１）本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明は，本件補正後の特許請求の範囲の請求項１に記載された事項により特定されるとおりものである。（再掲。以下「本願補正発明」という。）
　
「【請求項１】
　互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法であって，
　基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程と，
　前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程と，
　前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と，
　アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程と，
　前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し，前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と，
　前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程と
を有することを特徴とする半導体トランジスタの製造方法。」
　
（２）刊行物に記載された発明
　引用例１：　国際公開第２００５／７６３６５号
　本願の出願日前に外国において頒布された刊行物である国際公開第２００５／７６３６５号（以下，「引用例１」という。）には，Figure１Ａ〜１Ｆ
とともに以下の記載がある。（下線は当審において付加。また日本語訳は，日本語ファミリ文献である特表２００７−５１８２６５号公報を参考として当審において作成。）
　
・「FIELD OF THE INVENTION
     The present invention relates to semiconductor devices and, more particularly, to transistors that incorporate nitride-based active layers.」（１ページ５〜７行）
　（日本語訳：
発明の技術分野
  本発明は半導体デバイスに関し，より詳細には，窒化物ベースの活性層を組み込んだトランジスタに関する。）
　
・「High electron mobility transistors fabricated in the gallium nitride/aluminum gallium nitride (GaN/ AlGaN) material system have the potential to generate large amounts of RF power because of the combination of material characteristics that includes the aforementioned high breakdown fields, their wide bandgaps, large conduction band offset, and/or high saturated electron drift velocity. A major portion of the electrons in the 2DEG is attributed to polarization in the AlGaN.
　・・・（中略）・・・
     One step in the fabrication of nitride-based transistors is the formation of ohmic contacts for such transistors. The formation of ohmic contacts has, typically, required high annealing temperatures (e.g. 900℃). Such high annealing temperatures may damage the materials and/or the device.
     For example, in conventional devices utilizing high annealing temperatures when forming ohmic contacts, the sheet resistance of a gate region (defined as the active device region between the two contacts) of AlGaN and/or GaN layers typically increases in comparison to sheet resistances of the AlGaN and/or GaN layers as- grown. Such an increase in sheet resistance is believed to detrimentally affect the device. 
     Embodiments of the present invention provide tor fabricating a transistor by forming a nitride-based semiconductor barrier layer on a nitride-based semiconductor channel layer and forming a protective layer on a gate region of the nitride-based semiconductor barrier layer. Patterned ohmic contact metal regions are formed on the barrier layer and annealed to provide first and second ohmic contacts. The annealing is carried out with the protective layer on the gate region. A gate contact is also formed on the gate region (e.g., the active device region between the first and second ohmic contacts) of the barrier layer.」（２ページ１０行〜３ページ８行）
（日本語訳：
　窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製作される高電子移動度トランジスタは，前述の高破壊電界，それらの材料の広いバンドギャップ，大きな伝導帯オフセット，および／または高飽和電子ドリフト速度を含めた材料特性を併せもつため，大きな高周波電力を発生する可能性を有する。
２ＤＥＧ中の電子の大部分は，ＡｌＧａＮ中の分極によるものとされている。ＧａＮ／ＡｌＧａＮ系によるＨＥＭＴは，これまでに示されている
　・・・（中略）・・・
　窒化物ベースのトランジスタの製作における１つの段階は，そうしたトランジスタ用のオーム性接触の形成である。オーム性接触の形成には一般に，高アニール温度（例えば９００℃）が必要とされてきた。そうした高アニール温度は，材料および／またはデバイスに損傷を与えることがある。
　例えば，オーム性接触を形成する際に高アニール温度を利用する従来型のデバイスでは，ＡｌＧａＮ層および／またはＧａＮ層のゲート領域（２つの接点間の活性デバイス領域と定義される）のシート抵抗は一般に，成長させたままのＡｌＧａＮ層および／またはＧａＮ層のシート抵抗に比べて増大する。シート抵抗のそうした増大は，デバイスに悪影響を及ぼすと考えられている。
　
本発明の諸実施形態は，窒化物ベースの半導体チャネル層上に窒化物ベースの半導体バリア層を形成し，窒化物ベースの半導体バリア層のゲート領域上に保護層を形成することによる，トランジスタの製作を提供する
　
・「Fabrication of embodiments of the present invention is schematically illustrated in Figures 1A-1E.
　・・・（中略）・・・
     Optional buffer, nucleation and/or transition layers (not shown) may be provided on the substrate 10. For example, an A1N buffer layer may be provided to provide an appropriate crystal structure transition between the silicon carbide substrate and the remainder of the device.
　・・・（中略）・・・
     Returning to Figure 1A, a channel layer 20 is provided on the substrate 10. The channel layer 20 may be deposited on the substrate 10 using buffer layers, transition layers, and/or nucleation layers as described above. The channel layer 20 may be under compressive strain. Furthermore, the channel layer and/or buffer nucleation and/or transition layers may be deposited by MOCVD or by other techniques known to those of skill in the art, such as MBE or HVPE .
 III-nitride, such as Al xGa1-x N where 0  x  1, provided that the energy of the conduction band edge of the channel layer 20 is less than the energy of the conduction band edge of the barrier layer 22 at the interface between the channel and barrier layers.
　・・・（中略）・・・
     A barrier layer 22 is provided on the channel layer 20. The channel layer 20 may have a bandgap that is less than the bandgap of the barrier layer 22 and the channel layer 20 may also have a larger electron affinity than the barrier layer 22. The barrier layer 22 may be deposited on the channel layer 20. In certain embodiments of the present invention, the barrier layer 22 is AlN, AlInN, AlGaN or AlInGaN with a thickness of between about 0.1 nm and about 10 nm.
　・・・（中略）・・・
In particular embodiments of the present invention, the barrier layer 22 is thick enough and has a high enough Al composition and doping to induce a significant carrier concentration at the interface between the channel layer 20 and the barrier layer 22 through polarization effects when the barrier layer 22 is buried under ohmic contact metal. Also, the barrier layer 22 should be thick enough to reduce or minimize scattering of electrons in the channel due to ionized impurities deposited at the interface between the barrier layer 22 and a second cap layer 24 (Fig. 1B).
     The barrier layer 22 may be a Group III-nitride and has a bandgap larger than that of the channel layer 20 and a smaller electron affinity than the channel layer 20.
　・・・（中略）・・・
     Figure 1B illustrates formation of a protective layer 24 on the barrier layer 22. The protective layer 24 may be silicon nitride (Si x N y ), aluminum nitride (AlN) and/or other suitable protective material, such as silicon dioxide (SiO 2 ) and/or an oxynitride. Other materials may also be utilized for the protective layer 24 as long as the material may be removed without damaging the underlying barrier layer 22. For example, the protective layer 24 could also include magnesium oxide, scandium oxide, aluminum oxide and/or aluminum oxynitride. Furthermore, the protective layer 24 may be a single layer or multiple layers of uniform and/or non-uniform composition.
　・・・（中略）・・・
     The protective layer 24 may also be SiO 2 . The SiO 2  may be formed by PVD and/or CVD and may be non-stoichiometric in compressive or tensile strain. For example, the protective layer may have a stress of between about -100 MPa and about has an index of retraction at a 633 nm wavelength ot from about 1.3 to about 1.56. In particular embodiments, the index of refraction of the SiO 2  protective layer is 1.46 ±0.03.
　・・・（中略）・・・
     As illustrated in Figure 1C, windows are opened in the protective layer 24 for formation of ohmic contacts 30. The windows may be formed utilizing a patterned mask and a low damage etch with respect to the barrier layer 22 to expose the underlying barrier layer 22.
　・・・（中略）・・・
     As is further illustrated in Figure 1C, with a subsequent photolithography step and evaporation, ohmic metal is patterned to provide the ohmic contacts 30.
　・・・（中略）・・・
     The ohmic contact material is annealed to provide the ohmic contacts 30. The anneal may be a high temperature anneal. For example, the anneal may be an anneal at a temperature of greater than about 900 ℃. Through the use of an ohmic contact anneal, the resistance of the ohmic contacts may be reduced from a high resistance to less than about 1 Ω-mm. Thus, as used herein, the term ohmic contact refers to a non-rectifying contact that has a contact resistance of less than about 1 Ω-mm. The presence of the protective layer during the high temperature process steps may inhibit damage to the barrier layer 22 that may be caused by such steps. Thus, for example, the sheet resistance of the gate region 21 after the high temperature ohmic contact anneal may be substantially the same as the sheet resistance of the gate region 21 as- grown (i.e. before the contact anneal).
     Figure 1D illustrates the formation of a gate window. As seen in Figure 1D, a mask 26 is formed on the ohmic contacts and the protective layer 24 and patterned to form a window that exposes a portion of the protective layer 24. A recess is then formed through the protective layer 24 to expose a portion of the barrier layer 22. The recess is formed using the mask 26 and a low damage etch process as described above. In particular embodiments where the ohmic contacts 30 provide source and drain contacts, the recess may be offset between the source and drain contacts such that the recess, and subsequently the gate contact 32, is closer to the source contact than the drain contact.
     As seen in Figure 1E, a gate contact 32 is formed in the recess and contacts the exposed portion of the barrier layer 22. The gate contact may be a T gate as illustrated in Figure IE and may be fabricated using conventional fabrication techniques. Suitable gate materials may depend on the composition of the barrier Schottky contact to a nitride based semiconductor material may be used, such as Ni, Pt, NiSi x , Cu, Pd, Cr, W and/or WSiN.
　・・・（中略）・・・
     Figure 1F illustrates the formation of a passivation layer 34.」（９ページ１９行〜１５ページ７行）
（日本語訳：
 本発明の諸実施形態の製作を，図１Ａ〜１Ｅに概略的に示す。
　・・・（中略）・・・
  基板１０上に，バッファ層，核形成層，および／または遷移層（図示せず）を任意選択で形成することができる。例えば，炭化ケイ素基板とデバイスの残りの部分の間で適当な結晶構造の遷移をもたらすために，ＡｌＮバッファ層を形成することができる。
　・・・（中略）・・・
  図１Ａに戻ると，
基板１０上にチャネル層２０が形成される
　チャネル層とバリア層の間の境界面で，チャネル層２０の伝導帯端のエネルギーの方がバリア層２２の伝導帯端のエネルギーよりも小さいという条件のもとで，
チャネル層２０は，Ａｌ
ｘ
Ｇａ
１−ｘ
Ｎ（ただし０≦ｘ＜１）などのＩＩＩ族窒化物である
　・・・（中略）・・・
  チャネル層２０上にバリア層２２が設けられる。チャネル層２０は，バリア層２２のバンドギャップよりも小さなバンドギャップを有することができ，またチャネル層２０は，バリア層２２よりも大きな電子親和力を有することもできる。バリア層２２は，チャネル層２０上に堆積させることができる。本発明のいくつかの実施形態では，バリア層２２は，約０．１ｎｍから約１０ｎｍの間の厚さの，ＡｌＮ，ＡｌＩｎＮ，ＡｌＧａＮまたはＡｌＩｎＧａＮである。
　・・・（中略）・・・
本発明の特定の諸実施形態では，バリア層２２は，オーム接触金属の下に埋め込まれたときに，
分極効果によって，チャネル層２０とバリア層２２の間の境界面で，十分なキャリア濃度を誘起させる
　
バリア層２２は，ＩＩＩ族窒化物でよく，チャネル層２０のバンドギャップよりも大きなバンドギャップ，およびチャネル層２０よりも小さな電子親和力を有する
　・・・（中略）・・・
  
図１Ｂは，バリア層２２上での保護層２４の形成を示す
　・・・（中略）・・・
  
保護層２４はＳｉＯ
２
でもよい
　・・・（中略）・・・
  
図１Ｃに示すように，オーム性接触３０を形成するために，保護層２４にウインドウを開口する
　・・・（中略）・・・
  
図１Ｃにさらに示すように，後続のフォトリソグラフィ段階および蒸着でオーム金属をパターニングして，オーム性接触３０を形成する
　・・・（中略）・・・
  
オーム性接触材料をアニールして，オーム性接触３０を形成する。アニールは，高温アニールでよい。例えば，アニールは，約９００℃を超える温度でのアニールでよい
  
図１Ｄは，ゲートウインドウの形成を示す。図１Ｄから分かるように，オーム性接触および保護層２４上にマスク２６を形成し，パターニングして，保護層２４の一部分を露出するウインドウを形成する。次いで，バリア層２２の一部分を露出するために，保護層２４を貫通して陥凹部を形成する
陥凹部が，後にはゲート接点３２が，ドレイン接点よりもソース接点の方に近くなるように，陥凹部を，ソース接点とドレイン接点の間で位置決めすることができる
  図１Ｅから分かるように，
ゲート接点３２は，陥凹部中に形成され，バリア層２２の露出部分に接触する
適切なゲート材料は，バリア層の組成によって変わることがあるが，いくつかの実施形態では，Ｎｉ，Ｐｔ，ＮｉＳｉ
ｘ
，Ｃｕ，Ｐｄ，Ｃｒ，Ｗおよび／またはＷＳｉＮなど，窒化物ベースの半導体材料に対してショットキー接点を形成することのできる従来型の材料を使用することができる
　・・・（中略）・・・
 図１Ｆは，パッシベーション層３４の形成を示す。）
　
　以上を総合すると，引用例１には以下の発明が記載されているものと認められる。（以下「引用発明１」という。）
「ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物半導体からなるチャネル層２０，チャネル層２０上にチャネル層２０のバンドギャップよりも大きなバンドギャップ，およびチャネル層２０よりも小さな電子親和力を有するＩＩＩ族窒化物半導体からなるバリア層２２であって，分極効果によってチャネル層２０とバリア層２２の間の境界面で，十分なキャリア濃度を誘起させるものであるバリア層２２を備えるトランジスタの製造方法であって，
　基板１０上にチャネル層２０を形成する工程，
　チャネル層２０上にバリア層２２を形成する工程，
　バリア層２２上にＳｉＯ２からなる保護層２４を形成する工程，
　保護層２４にオーム性接触３０を形成するためのウインドウを開口し，下にあるバリア層２２を露出させる工程，
　前記ウィンドウにおいてオーム性接触材料を蒸着及びパターニングし，次いでオーム性接触材料を約９００℃を超える温度でアニールして，オーム性接触３０を形成する工程，
　陥凹部をソース接点とドレイン接点の間で形成してゲートウインドウとする工程，
　バリア層２２の露出部分にショットキーゲート接点３２を陥凹部中に形成する工程，及び
　パッシベーション層３４の形成する工程
を含むことを特徴とするトランジスタの製造方法。」
　
（３）　対比
　引用発明１と本願補正発明とを対比する。
　
・引用発明の「ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物からなるチャネル層２０，チャネル層２０上にチャネル層２０のバンドギャップよりも大きなバンドギャップ，およびチャネル層２０よりも小さな電子親和力を有するＩＩＩ族窒化物半導体からなるバリア層２２であって，分極効果によってチャネル層２０とバリア層２２の間の境界面で，十分なキャリア濃度を誘起させるものであるバリア層２２を備えるトランジスタ」において，「ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物からなるチャネル層２０」と「チャネル層２０上にチャネル層２０のバンドギャップよりも大きなバンドギャップ，およびチャネル層２０よりも小さな電子親和力を有するＩＩＩ族窒化物半導体からなるバリア層２２」とが互いにヘテロ接合を形成することは明らかである。また，「分極効果によってチャネル層２０とバリア層２２の間の境界面で，十分なキャリア濃度を誘起させる」ことにより，当該「境界面」に二次元電子ガスが形成されることも明らかである。
　よって，引用発明の「ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などのＩＩＩ族窒化物半導体からなるチャネル層２０，チャネル層２０上にチャネル層２０のバンドギャップよりも大きなバンドギャップ，およびチャネル層２０よりも小さな電子親和力を有するＩＩＩ族窒化物半導体からなるバリア層２２であって，分極効果によってチャネル層２０とバリア層２２の間の境界面で，十分なキャリア濃度を誘起させるものであるバリア層２２を備えるトランジスタの製造方法」は，本願補正発明の「互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法」に相当する。
　すなわち，引用発明の「チャネル層２０」が本願補正発明の「第１のIII−Ｖ族窒化物半導体層」に相当し，引用発明の「バリア層２２」が本願補正発明の「第２のIII−Ｖ族窒化物半導体層」に相当し，引用発明の「チャネル層２０」及び「バリア層２２」を合わせたものが，本願補正発明の「前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層」に相当する。
　そうすると，引用発明の「基板１０上にチャネル層２０を形成する工程」及び「チャネル層２０上にバリア層２２を形成する工程」を合わせたものは，本願補正発明の「基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程」に相当するといえる。
　
・引用発明の「バリア層２２上にＳｉＯ２からなる保護層２４を形成する工程」は，本願補正発明の「前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程」に相当する。
　
・引用発明の「保護層２４にオーム性接触３０を形成するためのウインドウを開口し，下にあるバリア層２２を露出させる工程」において，「オーム性接触３０を形成する」のは後段の工程において「ソース接点」及び「ドレイン接点」が形成される箇所であることは明らかであるから，引用発明の前記構成と，本願補正発明の「アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」とは，「保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」である点で一致する。
　
・引用発明の「前記ウィンドウにおいてオーム性接触材料を蒸着及びパターニングし，次いでオーム性接触材料を約９００℃を超える温度でアニールして，オーム性接触３０を形成する工程」は，本願補正発明の「前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し，前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程」に相当する。
　
・引用発明の「陥凹部をソース接点とドレイン接点の間で形成してゲートウインドウとする工程」及び「バリア層２２の露出部分にショットキーゲート接点３２を陥凹部中に形成する工程」を合わせたものは，本願補正発明の「前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程」に相当する。
　
・引用発明の「トランジスタの製造方法」は，本願補正発明の「半導体トランジスタの製造方法」に相当する。
　
　よって，引用発明と本願補正発明とは以下の点において一致する。
「互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し，前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法であって，
　基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程と，
　前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程と，
　前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程と，
　前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し，前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と，
　前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程とを有することを特徴とする半導体トランジスタの製造方法。」
　
　一方，両者は以下の各点で相違する。
　
《相違点》
　本願補正発明は，「前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程」及び「アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」を備えるところ，「アニールされた前記保護膜のうち」との記載からみて，「前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程」は「アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」よりも先になされる工程であることは明らかである。一方，引用発明においては，「前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」に対応する「保護層２４にオーム性接触３０を形成するためのウインドウを開口し，下にあるバリア層２２を露出させる工程」とともに，「前記ウィンドウにおいてオーム性接触材料を蒸着及びパターニングし，次いでオーム性接触材料を約９００℃を超える温度でアニールして，オーム性接触３０を形成する工程」を備えるが，本願補正発明の「アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１，第２の開口を形成する工程」は備えず，また当該工程に先立つ，「前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程」も備えない点
　
（４）　判断
　上記各相違点について検討する。
　
　前記４「（２）刊行物に記載された発明」において摘記したとおり，引用例１（２ページ１０行〜３ページ８行）には，「オーム性接触を形成する際に高アニール温度を利用する従来型のデバイスでは，ＡｌＧａＮ層および／またはＧａＮ層のゲート領域（２つの接点間の活性デバイス領域と定義される）のシート抵抗は一般に，成長させたままのＡｌＧａＮ層および／またはＧａＮ層のシート抵抗に比べて増大する。シート抵抗のそうした増大は，デバイスに悪影響を及ぼすと考えられている」という従来技術の課題が示され，これを解決するために「窒化物ベースの半導体チャネル層上に窒化物ベースの半導体バリア層を形成し，窒化物ベースの半導体バリア層のゲート領域上に保護層を形成することによる，トランジスタの製作を提供する。バリア層上に，パターニングされたオーム性接触金属領域を形成し，それをアニールして，第１および第２のオーム性接触を形成する。アニールは，ゲート領域上に保護層を載せたままで実施される」という構成を備えることが示されている。そうすると，引用発明においては，「約９００℃を超える温度でアニール」することは「オーム性接触材料」から「オーム性接触３０を形成する」ことを目的とする処理であるから，「約９００℃を超える温度でアニール」を行う時期を変更して「前記ウィンドウにおいてオーム性接触材料を蒸着及びパターニング」する前に行うものにできないことは明らかである。
　
　ところで，以下の引用例２に記載されているとおり，熱酸化によらないで形成されたＳｉＯ２膜を乾燥窒素雰囲気中９００℃でアニールして緻密化する技術は本願出願時に既に公知であった。
　
引用例２：　特開昭５９−１６８６４３号公報
　本願の出願日前に日本国内において頒布された刊行物である特開昭５９−１６８６４３号公報（以下「引用例２」という。）には以下の記載がある。
・「半導体基体，例えばシリコン板上に熱酸化によらないで被着された酸化膜の緻密化のために，従来は高温不活性ふん囲気中，例えば乾燥した窒素中もしくは乾燥したアルゴン中でアニール処理を行っていた。これにより緻密化は充分達成されており，乾燥Ｎ２中での９００℃の処理の場合には密度が７〜８％増加することが判っている。」（１ページ左下欄１１〜１７行）
　
　しかしながら，引用例１には，引用発明において「ＳｉＯ２からなる保護層２４」を緻密化する必要がある旨の記載も示唆もないから，引用発明に対して上記引用例２に記載された技術を適用する動機は見いだせない。
　また，仮に，引用発明に対して上記引用例２に記載された技術を適用するとしても，本願補正発明に係る，「III−Ｖ族窒化物半導体層の表面の界面準位等を低減することができ，電流コラプスが抑制された半導体トランジスタを得ることが可能になる」（本願明細書の段落【００２５】）という効果が得られることを当業者が予測できたとはいえない。
　
　よって，引用発明において相違点に係る構成を備えて本願補正発明を構成することは，引用例２に記載された発明を勘案しても当業者が容易になし得たこととはいえない。
　
　以上のとおりであるから，本願補正発明は，周知技術を勘案しても，引用発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）　他の請求項に係る発明について
　本願の請求項２〜４は，いずれも請求項１を引用するものであるから，本願の請求項２〜４に係る発明は請求項１に係る発明（すなわち本願補正発明）の発明特定事項を含むところ，請求項１に係る発明は当業者が容易に発明をすることができたものとはいえないから，本願の請求項２〜４に係る発明についても，当業者が容易に発明をすることができたものとはいえない。
　
５　むすび
　上記３において検討したとおり，本件補正は，特許法第１７条の２第３項に規定された要件を満たすものであって，特許法第１７条の２第４項第１号及び第２号に掲げる事項を目的とするものである。また，上記４において検討したとおり，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定を満たすものである。よって，本件補正は適法になされたものである。
　
第４　本願発明について
　本件補正は上記のとおり，特許法第１７条の２第３項ないし第５項の規定に適合するから，本願の特許請求の範囲の請求項１〜４に係る発明は，本件補正により補正された特許請求の範囲の請求項１〜４に記載された事項により特定されるとおりのものである。
　そして，本願については原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。