【事件の表示】
　特許第３４０９３０９号「薄膜半導体集積回路」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３４０９３０９号の請求項１及び２に係る特許を維持する。
【理　由】
第１　手続の経緯
本件特許第３４０９３０９号に係る手続の主な経緯は次のとおりである。
特許出願（特願平１１−２４６２６７号）　　　平成１１年　８月３１日
（原出願　特願平６−１３１４１７号　　　　　平成　６年　５月２０日)
特許権設定登録　　　　　　　　　　　　　　　平成１５年　３月２０日
特許異議申立（特許異議申立人：山枡幸文）　　平成１５年１１月１８日
取消理由通知　　　　　　　　　　　　(起案日)平成１６年　６月１１日
特許異議意見書・訂正請求書　　　　　　　　　平成１６年　８月２４日
(平成１６年８月２４日に提出された訂正請求書は平成１６年１２月２日に取り下げられた。)
取消理由通知　　　　　　　　　　　　(起案日)平成１６年１１月２５日
訂正請求書　　　　　　　　　　　　　　　　　平成１６年１２月　２日
 　
第２　訂正の適否についての判断 
１．訂正の内容
（１）訂正事項１ 
特許請求の範囲の
「【請求項１】Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、前記インバータ回路の入力端子に接続されていることを特徴とする薄膜半導体集積回路。」において、
　
訂正前の「前記インバータ回路の入力端子に接続されていること」を
「第１のゲート電極・配線乃至第３のゲート電極・配線を介して前記インバータ回路の入力端子に接続され、　
　前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、　
　前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられていること」と訂正する(以下、「訂正事項１」という)。
　
（２）訂正事項２
特許請求の範囲の
「【請求項２】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第１の電源端子には接地電位より高い電位が与えられ、
　前記第２の電源端子には接地電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、前記インバータ回路の入力端子に接続されていることを特徴とする薄膜半導体集積回路。」において、
　
訂正前の「前記インバータ回路の入力端子に接続されていること」を
「第１のゲート電極・配線乃至第３のゲート電極・配線を介して前記インバータ回路の入力端子に接続され、
　前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、
　前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられていること」と訂正する(以下、「訂正事項２」という)。
 　
 ２．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
（１）訂正事項１
　訂正事項１について検討すると、願書に添付した明細書の【００１２】には、第１０図の説明として、「ゲート電極・配線（４）、（６）と、ゲート電極・配線（５）、入力配線（３）はそれぞれ、同一直線上に存在する。また、ゲート電極・配線（４）、（６）とゲート電極・配線（５）、入力配線（３）は概略直交する。」と記載され、同じく【００１３】には、「第１のゲート電極・配線（４）を横断して、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎチャネル型の薄膜トランジスタが形成される。同様に、第３のゲート電極・配線（６）を横断して、Ｐ型半導体領域対（１０）が設けられ、Ｎチャネル型の薄膜トランジスタが形成される。また、第２のゲート電極・配線（５）に関しては、これを横断して、Ｎ型半導体領域対（８）およびＰ型半導体領域対（９）が各１つ設けられ、Ｎチャネル型およびＰチャネル型薄膜トランジスタが各１つ形成される。」と記載されており、訂正事項１は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。また、入力端子及び第１ないし第３の薄膜トランジスタの配置を限定することは、訂正前に記載された入力端子と第１ないし第３の薄膜トランジスタとの配置を更に詳しく限定するものであるから、訂正事項１は、特許請求の範囲の減縮を目的としたものである。
　さらに、訂正事項１は、実質上特許請求の範囲を拡張し、又は、変更するものではない。
　
（２）訂正事項２
　訂正事項２について検討すると、「（１）訂正事項１」について検討したことと同様に訂正事項２は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許請求の範囲の減縮を目的としたものである。
　さらに、訂正事項２は、実質上特許請求の範囲を拡張し、又は、変更するものではない。
　
３．訂正の適否のむすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律　（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
第３　特許異議申立についての判断
１．本件発明
　上記第２　３．で示したように上記訂正は認められるから、本件請求項１及び２に係る発明（以下、「本件発明１」及び「本件発明２」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１及び２に記載された次のとおりのものである。
　「【請求項１】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、第１のゲート電極・配線乃至第３のゲート電極・配線を介して前記インバータ回路の入力端子に接続され、
　前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、
　前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられていることを特徴とする薄膜半導体集積回路。
【請求項２】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第１の電源端子には接地電位より高い電位が与えられ、
　前記第２の電源端子には接地電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、第１のゲート電極・配線乃至第３のゲート電極・配線を介して前記インバータ回路の入力端子に接続され、
　前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、
　前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられていることを特徴とする薄膜半導体集積回路。」
　
２．特許異議申立の理由及び取消理由の概要
（１）特許異議申立の理由
　特許異議申立人山枡幸文は、証拠として、　
刊行物１．（特許異議申立人提出の甲第１号証）特開平４−１９５１２３号公報を提出して、本件訂正前の請求項１及び２に係る発明は、その出願前日本国内において頒布された刊行物１に記載された発明に該当し、あるいは、刊行物１に記載された発明に基づいて、その出願前にその発明の属する技術分野における通常の知識を有する者が容易に発明をすることができたものであるから、本件訂正前の請求項１及び２に係る発明についての特許は、特許法第２９条第１項第３号あるいは同第２９条第２項の規定に違反してなされたものであり、特許を取り消すべき旨の主張をしている。
　
（２）取消理由の概要
　当審で通知した取消理由の概要は以下のとおりである。
［平成１６年６月１１日起案の取消理由通知書］
１）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記１の刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記１の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　記
　
刊行物１：特開平４−１９５１２３号公報(甲第１号証)
＜請求項１＞
＜理由＞１）、２）
＜引用文献＞刊行物１
　刊行物１には、第３図、第４図と共に第２頁右上欄第３〜５行、第２頁左下欄第３〜９頁、及び第２頁右下欄第14〜19行に、「一般にポリシリコンTFTの場合、ゲート電極が１個のシングルゲート構造よりもTFTが２個直列に接続されかつゲート電極を共通とした構造（以後、デュアルゲート構造と称す）の方がドレイン接合部での電界が緩和されるので、ソース・ドレイン間の耐圧が大きい。」ので、「ゲート電極43がデュアルゲート構造のＮチャンネルTFT41とシングルゲート構造のＰチャンネルTFT42」、「GND線34及び電源線35から成っている」インバータが記載されており、ＴＦＴにおいては通常、ゲートをマスクにソース・ドレイン領域を形成するから、その第４図に示されたデュアルゲート構造43を有するＴＦＴは、ソース・ドレインが互いに接続された２つのＴＦＴから成っていることが明らかである。
　
＜請求項２＞
＜理由＞１）、２）
＜引用文献＞刊行物１
　刊行物１の第４図に示されたインバータもグランド配線と電源線との間に形成されている。
　よって、請求項１及び２に係る発明は、刊行物１に記載された発明と同一、もしくは、刊行物１に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、請求項１及び２に係る発明の特許は、特許法第２９条第１項第３号もしくは同条第２項の規定に違反してなされたものである。
　
［平成１６年１１月２５日起案の取消理由通知］
１）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記１の刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２）本件出願の下記の請求項に係る発明は、その出願前日本国内または外国において頒布された下記１の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　記
　
刊行物１：特開平４−１９５１２３号公報(甲第１号証)
＜請求項１＞
＜理由＞１）、２）
＜引用文献＞刊行物１
　刊行物１には、第３図、第４図と共に第２頁右上欄第３〜５行、第２頁左下欄第３〜９頁、及び第２頁右下欄第14〜19行に、「一般にポリシリコンTFTの場合、ゲート電極が１個のシングルゲート構造よりもTFTが２個直列に接続されかつゲート電極を共通とした構造（以後、デュアルゲート構造と称す）の方がドレイン接合部での電界が緩和されるので、ソース・ドレイン間の耐圧が大きい。」ので、「ゲート電極43がデュアルゲート構造のＮチャンネルTFT41とシングルゲート構造のＰチャンネルTFT42」、「GND線34及び電源線35から成っている」インバータが記載されており、ＴＦＴにおいては通常、ゲートをマスクにソース・ドレイン領域を形成するから、その第４図に示されたデュアルゲート構造43を有するＴＦＴは、ソース・ドレインが互いに接続された２つのＴＦＴから成っていることが明らかである。
　
＜請求項２＞
＜理由＞１）、２）
＜引用文献＞刊行物１
　刊行物１の第４図に示されたインバータもグランド配線と電源線との間に形成されている。
　よって、請求項１及び２に係る発明は、刊行物１に記載された発明と同一、もしくは、刊行物１に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、請求項１及び２に係る発明の特許は、特許法第２９条第１項第３号もしくは同条第２項の規定に違反してなされたものである。
＜備考＞
　平成１６年１１月２２日に電子メールで送信された訂正請求書案のとおりに訂正請求書を作成されたい。」
　
３．刊行物に記載された発明
（１）刊行物１に記載された発明
　刊行物１は、アクティブマトリクス液晶表示装置（発明の名称）に関するものであり、第２図、第３図及び第４図とともに以下の事項が記載されている。
「一般にポリシリコンＴＦＴの場合、ゲート電極が１個のシングルゲート構造よりもＴＦＴが２個直列に接続されかつゲート電極を共通とした構造（以後、デュアルゲート構造と称す）の方がドレイン接合部での電界が緩和されるので、ソース・ドレイン間の耐圧が大きい。」(第２頁左下欄第４〜９行)
「［作用］
　上記手段によれば、耐圧が低いＮチャンネルＴＦＴをデュアルゲート構造にすることにより耐圧を大きくし、走査信号線へ十分な電圧振幅のパルスを出力することが可能になり、かつ対向駆動を行うことで表示品位を良好に保ったまま、走査信号線への出力電圧の振幅を小さくできる。
　［実施例］
  本発明の実施例について説明する。第２図のシフトレジスタ及びバッファを構成しているＮチャンネルＴＦＴをデュアルゲート構造にすることにより、走査信号駆動回路の耐圧を向上し走査信号線に十分な電圧をもつパルスを供給することができる。この場合、例えばインバータは第４図に示すようにゲート電極４３がデュアルゲート構造のＮチャンネルＴＦＴ４１とシングルゲート構造のＰチャンネルＴＦＴ４２とから成る。」(第２頁右下欄第２〜18行)
　
４．本件発明と刊行物に記載された発明との対比・判断
（１）本件発明１について
　本件発明１と刊行物１に記載された発明とを対比すると、刊行物１には、「ＴＦＴが２個直列に接続されかつゲート電極を共通とした構造」が開示されてはいるが、第４図を参照すると、直列に接続された２個のＮチャンネルのＴＦＴは、一方のドレインと他方のソースとが共通の構造であり、本件発明１の構成要素である、「前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、第１のゲート電極・配線乃至第３のゲート電極・配線を介して前記インバータ回路の入力端子に接続され、前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられていること」(以下、「構成要素１」という)とは、薄膜トランジスタの配置において異なっており、刊行物１には構成要素１が記載も示唆もされていない。また、刊行物１の第４図等に記載された回路構成を実現するために、構成要素１の構成を採用することが、本件発明１に係る出願の出願当時によく知られていたとは言えないので、刊行物１に記載された発明に基づいて、本件発明１を当業者が容易に発明をすることができたものではない。
　本件発明１は、構成要素１により、刊行物１に記載された「耐圧が低いＮチャンネルＴＦＴをデュアルゲート構造にすることにより耐圧を大きく」するという効果とは違った、本件発明１特有の効果を奏する。
　
（２）本件発明２について
　本件発明２と刊行物１に記載された発明とを対比すると、「(1)本件発明１について」において検討したものと同様な理由で、刊行物１に記載も示唆もされておらず、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものではない。
　
５．特許異議申立についての判断のむすび
　以上のとおりであるから、特許異議の申立の理由及び取消理由によっては本件発明１及び２についての特許を取り消すことはできない。
　また、他に本件発明１及び２についての特許を取り消すべき理由を発見しない。
　したがって、本件発明１及び２についての特許は拒絶の査定をしなければならない特許出願に対してなされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１７年１月６日（２００５．１．６）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
薄膜半導体集積回路
（５７）【特許請求の範囲】
　【請求項１】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、
第１のゲート電極・配線乃至第３のゲート電極・配線を介して
、
　
前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、
　
前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　
前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられ
　【請求項２】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのソースは前記インバータ回路の第１の電源端子に接続され、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのソースは前記インバータ回路の第２の電源端子に接続され、
　前記第２の薄膜トランジスタのドレインはＮチャネル型の第３の薄膜トランジスタのソースに接続され、
　前記第３の薄膜トランジスタのドレインは前記インバータ回路の出力端子と接続され、
　前記第１の電源端子には接地電位より高い電位が与えられ、
　前記第２の電源端子には接地電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、
第１のゲート電極・配線乃至第３のゲート電極・配線を介して
、
　
前記第１のゲート電極・配線を横断するように、前記第２の薄膜トランジスタの半導体領域が設けられ、
　
前記第２のゲート電極・配線は前記第１のゲート電極・配線と直交するように設けられ、前記第２のゲート電極・配線を横断するように、前記第３の薄膜トランジスタの半導体領域が設けられ、
　
前記第３のゲート電極・配線は前記第１のゲート電極・配線と同一直線上に設けられ、前記第３のゲート電極・配線を横断するように、前記第１の薄膜トランジスタの半導体領域が設けられ
　【請求項３】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのドレインは、直列に接続されたＰチャネル型の第３の薄膜トランジスタとＮチャネル型の第４の薄膜トランジスタとを順に介して、前記インバータ回路の出力端子と接続され、
　前記第１の薄膜トランジスタのソースは第１の電源端子に接続され、前記第２の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第２の薄膜トランジスタのゲート及び前記第４の薄膜トランジスタのゲートは、前記インバータ回路の入力端子に接続され、
　前記第３の薄膜トランジスタのゲートは、所定の電位を与える端子に接続され、
　前記所定の電位によって、前記第３の薄膜トランジスタは常時ＯＮ状態となることを特徴とする薄膜半導体集積回路。
　【請求項４】　Ｐチャネル型の第１の薄膜トランジスタと、Ｎチャネル型の第２の薄膜トランジスタとを有するインバータ回路を有し、
　前記第１の薄膜トランジスタのドレインは前記インバータ回路の出力端子に接続され、
　前記第２の薄膜トランジスタのドレインは、直列に接続されたＰチャネル型の第３の薄膜トランジスタとＮチャネル型の第４の薄膜トランジスタとを順に介して、前記インバータ回路の出力端子と接続され、
　前記第１の薄膜トランジスタのソースは第１の電源端子に接続され、前記第２の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート及び前記第２の薄膜トランジスタのゲートは、前記インバータ回路の入力端子に接続され、
　前記第３の薄膜トランジスタのゲートは、第１の電位を与える第１の端子に接続され、
　前記第４の薄膜トランジスタのゲートは、第２の電位を与える第２の端子に接続され、
　前記第１の電位によって、前記第３の薄膜トランジスタは常時ＯＮ状態となり、
　前記第２の電位によって、前記第４の薄膜トランジスタは常時ＯＮ状態となることを特徴とする薄膜半導体集積回路。
　【請求項５】　Ｐチャネル型の第１の薄膜トランジスタと、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャネル型の第３の薄膜トランジスタと、Ｎチャネル型の第４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、
　前記第１の薄膜トランジスタのドレイン及び前記第２の薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力端子に接続され、
　前記第３の薄膜トランジスタのドレインは、前記ＮＡＮＤ回路の出力端子に接続され、
　前記第４の薄膜トランジスタのドレインは、Ｎチャネル型またはＰチャネル型の第５の薄膜トランジスタを介して、前記第３の薄膜トランジスタのソースと接続され、
　前記第１の薄膜トランジスタのソース及び前記第２の薄膜トランジスタのソースは第１の電源端子に接続され、前記第４の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続され、
　前記第２の薄膜トランジスタのゲート及び前記第４の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続され、
　前記第５の薄膜トランジスタのゲートは、所定の電位を与える端子に接続され、
　前記所定の電位によって、前記第５の薄膜トランジスタは常時ＯＮ状態となることを特徴とする薄膜半導体集積回路。
　【請求項６】　Ｐチャネル型の第１の薄膜トランジスタと、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャネル型の第３の薄膜トランジスタと、Ｎチャネル型の第４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、
　前記第１の薄膜トランジスタのドレイン及び前記第２の薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力端子に接続され、
　前記第３の薄膜トランジスタのドレインは、前記ＮＡＮＤ回路の出力端子に接続され、
　前記第４の薄膜トランジスタのドレインは、Ｎチャネル型の第５の薄膜トランジスタを介して、前記第３の薄膜トランジスタのソースと接続され、
　前記第１の薄膜トランジスタのソース及び前記第２の薄膜トランジスタのソースは第１の電源端子に接続され、前記第４の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第３の薄膜トランジスタのゲート及び第５の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続され、
　前記第２の薄膜トランジスタのゲート及び前記第４の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続されることを特徴とする薄膜半導体集積回路。
　【請求項７】　Ｐチャネル型の第１の薄膜トランジスタと、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャネル型の第３の薄膜トランジスタと、Ｎチャネル型の第４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、
　前記第１の薄膜トランジスタのドレイン及び前記第２の薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力端子に接続され、
　前記第３の薄膜トランジスタのドレインは、前記ＮＡＮＤ回路の出力端子に接続され、
　前記第４の薄膜トランジスタのドレインは、Ｎチャネル型の第５の薄膜トランジスタを介して、前記第３の薄膜トランジスタのソースと接続され、
　前記第１の薄膜トランジスタのソース及び前記第２の薄膜トランジスタのソースは第１の電源端子に接続され、前記第４の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート及び第３の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続され、
　前記第２の薄膜トランジスタのゲート、前記第４の薄膜トランジスタのゲート及び前記第５の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続されることを特徴とする薄膜半導体集積回路。
　【請求項８】　Ｐチャネル型の第１の薄膜トランジスタと、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャネル型の第３の薄膜トランジスタと、Ｎチャネル型の第４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、
　前記第１の薄膜トランジスタのドレイン及び前記第２の薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力端子に接続され、
　前記第３の薄膜トランジスタのドレインは、前記ＮＡＮＤ回路の出力端子に接続され、
　前記第４の薄膜トランジスタのドレインは、直列に接続されたＮチャネル型の第５の薄膜トランジスタとＮチャネル型またはＰチャネル型の第６の薄膜トランジスタとを順に介して、前記第３の薄膜トランジスタのソースと接続され、
　前記第１の薄膜トランジスタのソース及び前記第２の薄膜トランジスタのソースは第１の電源端子に接続され、前記第４の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート、前記第３の薄膜トランジスタのゲート及び前記第５の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続され、
　前記第２の薄膜トランジスタのゲート及び前記第４の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続され、
　前記第６の薄膜トランジスタのゲートは、所定の電位を与える端子に接続され、
　前記所定の電位によって、前記第６の薄膜トランジスタは常時ＯＮ状態となることを特徴とする薄膜半導体集積回路。
　【請求項９】　Ｐチャネル型の第１の薄膜トランジスタと、Ｐチャネル型の第２の薄膜トランジスタと、Ｎチャネル型の第３の薄膜トランジスタと、Ｎチャネル型の第４の薄膜トランジスタとを有するＮＡＮＤ回路を有し、
　前記第１の薄膜トランジスタのドレイン及び前記第２の薄膜トランジスタのドレインは前記ＮＡＮＤ回路の出力端子に接続され、
　前記第３の薄膜トランジスタのドレインは、前記ＮＡＮＤ回路の出力端子に接続され、
　前記第４の薄膜トランジスタのドレインは、直列に接続されたＮチャネル型またはＰチャネル型の第５の薄膜トランジスタとＮチャネル型の第６の薄膜トランジスタとを順に介して、前記第３の薄膜トランジスタのソースと接続され、
　前記第１の薄膜トランジスタのソース及び前記第２の薄膜トランジスタのソースは第１の電源端子に接続され、前記第４の薄膜トランジスタのソースは第２の電源端子に接続され、前記第２の電源端子には前記第１の電源端子よりも低い電位が与えられる薄膜半導体集積回路であって、
　前記第１の薄膜トランジスタのゲート及び前記第３の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第１の入力端子に接続され、
　前記第２の薄膜トランジスタのゲート、前記第４の薄膜トランジスタのゲート及び前記第６の薄膜トランジスタのゲートは、前記ＮＡＮＤ回路の第２の入力端子に接続され、
　前記第５の薄膜トランジスタのゲートは、所定の電位を与える端子に接続され、
　前記所定の電位によって、前記第５の薄膜トランジスタは常時ＯＮ状態となることを特徴とする薄膜半導体集積回路。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、高信頼性を要求される薄膜半導体集積回路において、Ｎチャネル型薄膜トランジスタの劣化を防止する薄膜半導体集積回路に関する。
　【０００２】
　【従来の技術】
　図４に示すように、薄膜トランジスタで構成されるインバータ回路は、Ｐチャネル型薄膜トランジスタ（４０１）とＮチャネル型薄膜トランジスタ（４０２）の各々のドレイン電極を接続したものである。この場合、前記Ｎチャネル型薄膜トランジスタ（４０２）のドレイン電極に過大な電流が流れる。
　【０００３】
　図５に示すように、図４のＮチャネル型薄膜トランジスタ（４０２）のドレイン電圧が高い場合、前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内に捕獲されることになり、ドレインとチャネル形成領域の境界部分に、弱いＰ型領域が形成される。これは、前記Ｎチャネル型薄膜トランジスタ（４０２）にとっては、ドレイン電流を妨げることになる。従って、図６に示すようにＶＤＳを通常の場合より大きくして、前記Ｎチャネル型薄膜トランジスタ（４０２）のチャネル形成領域の厚さを増して、弱いＰ型領域の影響を小さくする必要がある。
　【０００４】
　そのため、Ｎチャネル型薄膜トランジスタの特性が変化し、Ｐチャネル型薄膜トランジスタより劣化し易くなり、この特性の劣化が薄膜半導体集積回路の信頼性を落とすことになっている。このことは、他の基本回路、例えばＮＡＮＤ回路でも同様である。即ち、この場合にも、インバータ回路と同様にＧＮＤに接地されているＮチャネル型薄膜トランジスタが劣化し易くなる原因になっている。
　【０００５】
　【発明が解決しようとする課題】
　前述のように、ドレイン電圧が高い場合、ドレイン近傍に強い電界が発生し、そのことによりチャネル形成領域内に弱いＰ型領域が形成され、ドレイン電流を妨げている。このため、Ｐチャネル型薄膜トランジスタに比較してＮチャネル型薄膜トランジスタの方が特性の劣化が早く問題になっていた。
　【０００６】
　【課題を解決するための手段】
　図１（ａ）に示すように、薄膜トランジスタで構成されるインバータ回路について、Ｐチャネル型薄膜トランジスタ（１０１）とＮチャネル型薄膜トランジスタ（１０２）の間に、トランスミッションゲート回路（１０３）を挿入して、挿入した前記トランスミッションゲート回路（１０３）により電圧降下させて、Ｎチャネル型薄膜トランジスタ（１０２）のドレイン近傍の電界を弱めて、特性の劣化を防止する。
　【０００７】
　また図３（ａ）に示すように、薄膜トランジスタで構成されるインバータ回路について、Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル型薄膜トランジスタ（３０２）の間に、Ｎチャネル型薄膜トランジスタ（３０３）とＰチャネル型薄膜トランジスタ（３０４）を挿入して、挿入した前記Ｎチャネル型薄膜トランジタ（３０３）とＰチャネル型薄膜トランジスタ（３０４）により電圧降下させて、Ｎチャネル型薄膜トランジスタ（３０２）のドレイン近傍の電界を弱めて、特性の劣化を防止する。
　【０００８】
　また図３（ｃ）に示すように、薄膜トランジスタで構成されるインバータ回路について、Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル型薄膜トランジスタ（３０２）の間に、Ｎチャネル型薄膜トランジスタ（３０６）を挿入して、挿入した前記Ｎチャネル型薄膜トランジタ（３０６）により電圧降下させて、Ｎチャネル型薄膜トランジスタ（３０２）のドレイン近傍の電界を弱めて、特性の劣化を防止する。
　【０００９】
　また図２（ａ）に示すように、薄膜トランジスタで構成されるＮＡＮＤ回路について、Ｎチャネル型薄膜トランジスタ（２０３）のソース電極がＧＮＤに接地されている場合、前記Ｎチャネル型薄膜トランジスタ（２０３）のドレイン電極に、Ｎチャネル型薄膜トランジスタ（２０４）とＰチャネル型薄膜トランジスタ（２０５）を接続することにより電圧降下させて、前記ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジスタ（２０３）のドレイン近傍の電界を弱めて、特性の劣化を防止する。
　【００１０】
　【発明の実施の形態】
　以下、本発明の実施例を説明する。
　【００１１】
　【実施例】
〔実施例１〕
　図１（ａ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、トランスミッションゲート回路（１０２）を入力と接続し、Ｐチャネル型薄膜トランジスタ（１０１）とＮチャネル型薄膜トランジスタ（１０３）の間に挿入した例である。前記トランスミッションゲート回路（１０２）は、入力信号のレベルに関わらず導通するスイッチ回路であり、なおかつ電圧降下があるため、Ｎチャネル型薄膜トランジスタ（１０３）のドレイン近傍の電界を弱める効果がある。よって、Ｎチャネル型薄膜トランジスタ（１０３）の特性の劣化を防止することができる。尚、前記トランスミッションゲート回路（１０２）の数は複数個接続しても構わない。
　【００１２】
　図１０に本実施例１のレイアウトの図を示す。特徴的なことは、ゲート電極に接続する配線は十文字型をしているこである。そして、この十文字型のゲート電極・配線を横断するように、トランジスタが設けられている。配線（１）はドレイン電圧を供給するドレイン配線、配線（２）は接地電位を供給する接地配線である。ゲート電極・配線は大きく４つの部分に分けられる。すなわち、入力配線（３）、第１のゲート電極・配線（４）、第２のゲート電極・配線（５）、第３のゲート電極・配線（６）である。このうち、ゲート電極・配線（４）、（６）と、ゲート電極・配線（５）、入力配線（３）はそれぞれ、同一直線上に存在する。また、ゲート電極・配線（４）、（６）とゲート電極・配線（５）、入力配線（３）は概略直交する。
　【００１３】
　第１のゲート電極・配線（４）を横断して、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎチャネル型の薄膜トランジスタが形成される。同様に、第３のゲート電極・配線（６）を横断して、Ｐ型半導体領域対（１０）が設けられ、Ｎチャネル型の薄膜トランジスタが形成される。また、第２のゲート電極・配線（５）に関しては、これを横断して、Ｎ型半導体領域対（８）およびＰ型半導体領域対（９）が各１つ設けられ、Ｎチャネル型およびＰチャネル型薄膜トランジスタが各１つ形成される。
　【００１４】
　Ｎ型半導体領域対（７）の一方は接地配線（２）に、また、Ｐ型半導体領域対（１０）の一方はドレイン配線（１）に接続される。さらに、第２のゲート電極・配線（５）と概略平行に配線（１１）および（１２）が設けられる。配線（１１）は、Ｎ型半導体領域対（７）、（８）およびＰ型半導体領域対（９）を結び、配線（１２）は、Ｐ型半導体領域対（９）、（１０）およびＮ型半導体領域対（８）を結ぶ。配線（１２）からは出力配線（１３）が延在する。なお、図１０には、Ｐ型半導体領域対（９）が存在するが、これが存在しい場合が、図３（ｃ）である。また、図３（ａ）および（ｂ）は、図３（ｃ）の変形でありため、図１０から、Ｐ型半導体領域対（９）を除いたものが、その基本となる。
　【００１５】
〔実施例２〕
　図１（ｂ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、前記トランスミッションゲート回路（１０２）とＮチャネル型薄膜トランジスタ（１０３）の間にＮチャネル型薄膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型薄膜トランジスタ（１０４）に該インバータ回路の入力信号を印加した例である。この場合では図１（ａ）の場合と比較して電圧降下が大きい分だけ、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（１０３）のドレイン近傍の電界を弱める効果は大きくなり、特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（１０４）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（１０４）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００１６】
〔実施例３〕
　図１（ｃ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ａ）で示す前記トランスミッションゲート回路（１０２）とＮチャネル型薄膜トランジスタ（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ（１０５）を挿入した例である。図１（ａ）の場合と比較して、挿入したＮチャネル型薄膜トランジスタの電圧降下分だけ、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（１０３）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（１０５）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（１０５）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００１７】
〔実施例４〕
　図１（ｄ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ａ）で示す前記トランスミッションゲート回路（１０２）とＮチャネル型薄膜トランジスタ（１０３）の間に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ（１０６）を挿入した例である。図１（ａ）の場合と比較して、挿入したＰチャネル型薄膜トランジスタの電圧降下分だけ、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（１０３）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（１０６）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＰチャネル型薄膜トランジスタ（１０６）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００１８】
〔実施例５〕
　図２（ａ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ｂ）で示すインバータ回路の２個のＮチャネル型薄膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ（２０５）を挿入した例である。この該Ｐチャネル型薄膜トランジスタにより電圧降下をし、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（２０３）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（２０５）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（２０４）およびＰチャネル型薄膜トランジスタ（２０５）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００１９】
〔実施例６〕
　図２（ｂ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ｃ）で示すインバータ回路の２個のＮチャネル型薄膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ（２０５）を挿入した例である。この該Ｐチャネル型薄膜トランジスタにより電圧降下をし、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（２０３）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（２０５）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（２０６）およびＰチャネル型薄膜トランジスタ（２０５）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００２０】
〔実施例７〕
　図２（ｃ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ｄ）で示すインバータ回路のＰチャネル型薄膜トランジスタ（１０６）とＮチャネル型薄膜トランジスタ（１０３）の間に、該インバータ回路の入力信号を印加したＮチャネル型薄膜トランジスタ（２０８）を挿入した例である。このＮチャネル型薄膜トランジスタにより電圧降下をし、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（２０３）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（２０８）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（２０８）およびＰチャネル型薄膜トランジスタ（２０７）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００２１】
〔実施例８〕
　図２（ｄ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、図１（ｄ）で示すインバータ回路のＰチャネル型薄膜トランジスタ（１０６）とＮチャネル型薄膜トランジスタ（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ（２０８）を挿入した例である。この該Ｎチャネル型薄膜トランジスタにより電圧降下をし、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（２０３）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（２０８）の数は複数個接続しても構わない。本実施例では、図１（ａ）にＮチャネル型薄膜トランジスタ（２０８）およびＰチャネル型薄膜トランジスタ（２０７）が挿入されたものであるので、図１０に示す構造を基本としたものであることに違いはない。
　【００２２】
〔実施例９〕
　図３（ａ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜トランジスタ（３０３）とＰチャネル型薄膜トランジスタ（３０４）を挿入した例である。前記Ｎチャネル型薄膜トランジスタ（３０３）は、該インバータ回路の入力信号が印加され、前記Ｐチャネル型薄膜トランジスタ（３０４）は常時ＯＮ状態にされている。そのため、上記２個の挿入された薄膜トランジスタの電圧降下により、ＧＮＤにソース電極を接地したＮチャネル形薄膜トランジスタ（３０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（３０３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は複数個接続しても構わない。
　【００２３】
〔実施例１０〕
　図３（ｂ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜トランジスタ（３０５）とＰチャネル型薄膜トランジスタ（３０４）を挿入した例である。前記Ｎチャネル型・Ｐチャネル型両薄膜トランジスタ（３０５、３０４）は、常時ＯＮ状態にされている。そのため、上記２個の挿入された薄膜トランジスタの電圧降下により、ＧＮＤにソース電極を接地したＮチャネル形薄膜トランジスタ（３０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐチャネル型薄膜トランジスタ（３０４）の数は複数個接続しても構わない。
　【００２４】
〔実施例１１〕
　図３（ｃ）に示すのは、薄膜トランジスタで構成されるインバータ回路において、Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜トランジスタ（３０６）を挿入した例である。前記Ｎチャネル型薄膜トランジスタ（３０６）は、該インバータ回路の入力信号が印加されている。そのため上記挿入された薄膜トランジスタの電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（３０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（３０６）の数は複数個接続しても構わない。
　【００２５】
〔実施例１２〕
　図７（ａ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、２個のＮチャネル型薄膜トランジスタ（７０１、７０２）の間に、常時ＯＮ状態にされたＮチャネル型薄膜トランジスタ（７０３）を挿入した例である。この場合では、Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（７０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（７０３）の数は複数個接続しても構わない。
　【００２６】
〔実施例１３〕
　図７（ｂ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、２個のＮチャネル型薄膜トランジスタ（７０４、７０２）の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿入し、該挿入したＮチャネル型薄膜トランジスタ（７０５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ（７０４）と接続した例である。この場合では、Ｎチャネル型薄膜トランジスタ（７０５）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（７０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（７０５）の数は複数個接続しても構わない。
　【００２７】
〔実施例１４〕
　図７（ｃ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、２個のＮチャネル型薄膜トランジスタ（７０１、７０６）の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿入し、該挿入したＮチャネル型薄膜トランジスタ（７０７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ（７０６）と接続した例である。この場合では、Ｎチャネル型薄膜トランジスタ（７０７）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（７０６）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（７０７）の数は複数個接続しても構わない。
　【００２８】
〔実施例１５〕
　図７（ｄ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、２個のＮチャネル型薄膜トランジスタ（７０１、７０２）の間に、常時ＯＮ状態にされたＰチャネル型薄膜トランジスタ（７０８）を挿入した例である。この場合では、Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（７０２）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（７０８）の数は複数個接続しても構わない。
　【００２９】
〔実施例１６〕
　図８（ａ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、図７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜トランジスタ（７０４、７０５）の間に、常時ＯＮ状態にされたＮチャネル型薄膜トランジスタ（８０３）を挿入した例である。この場合では、Ｎチャネル型薄膜トランジスタ（８０３、８０４）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（８０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（８０３）の数は複数個接続しても構わない。
　【００３０】
〔実施例１７〕
　図８（ｂ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、図７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜トランジスタ（７０４、７０５）の間に、常時ＯＮ状態にされたＰチャネル型薄膜トランジスタ（８０５）を挿入した例である。この場合では、Ｎチャネル型薄膜トランジスタ（８０４）・Ｐチャネル型薄膜トランジスタ（８０５）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（８０２）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（８０５）の数は複数個接続しても構わない。
　【００３１】
〔実施例１８〕
　図８（ｃ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、図７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜トランジスタ（７０６、７０７）の間に、常時ＯＮ状態にされたＮチャネル型薄膜トランジスタ（８０８）を挿入した例である。この場合では、Ｎチャネル型薄膜トランジスタ（８０７、８０８）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（８０６）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタ（８０８）の数は複数個接続しても構わない。
　【００３２】
〔実施例１９〕
　図８（ｄ）に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、図７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜トランジスタ（７０６、７０７）の間に、常時ＯＮ状態にされたＰチャネル型薄膜トランジスタ（８０９）を挿入した例である。この場合では、Ｎチャネル型薄膜トランジスタ（８０７）・Ｐチャネル型薄膜トランジスタ（８０９）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（８０６）の特性の劣化を防止することができる。尚、挿入するＰチャネル型薄膜トランジスタ（８０９）の数は複数個接続しても構わない。
　【００３３】
〔実施例２０〕
　図９に示すのは、薄膜トランジスタで構成されるＮＡＮＤ回路において、２個のＮチャネル型薄膜トランジスタ（９０１、９０２）の間に、２個のＮチャネル型薄膜トランジスタ（９０３、９０４）を挿入した例である。この場合、入力Ａ、Ｂに対して薄膜トランジスタを交差して接続（Ｎチャネル型薄膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トランジスタ９０２と９０３）している。Ｎチャネル型薄膜トランジスタ（９０３、９０４）の電圧降下により、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタ（９０２）の特性の劣化を防止することができる。尚、挿入するＮチャネル型薄膜トランジスタの数は複数個接続しても構わない。
　【００３４】
　【発明の効果】
　本発明に示されるように、ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタのドレイン電極にＮチャネル型またはＰチャネル型の薄膜トランジスタを接続することにより、電圧降下を生じさせ、前記ＧＮＤにソース電極を接地したＮチャネル型薄膜トランジスタのドレイン近傍の電界が弱めることができる。そして、該Ｎチャネル型薄膜トランジスタの特性の劣化を防止できる。そして、それに伴い、薄膜半導体集積回路の信頼性も向上させることができる。
【図面の簡単な説明】
　【図１】　本発明による薄膜半導体集積回路における薄膜トランジスタによるトランスミッションゲート回路を使用したインバータ回路図の例を示す。
　【図２】　本発明による薄膜半導体集積回路における薄膜トランジスタによるトランスミッションゲート回路を使用し構成したインバータ回路図の例を示す。
　【図３】　本発明による薄膜半導体集積回路における薄膜トランジスタによるＮチャネル型薄膜トランジスタまたはＰチャネル型薄膜トランジスタを挿入して構成したインバータ回路図の例を示す。
　【図４】　従来の薄膜半導体集積回路におけるインバータ回路図の例を示す。
　【図５】　従来の薄膜半導体集積回路におけるＮチャネル型薄膜トランジスタのチャネルの劣化の例を示す。
　【図６】　従来の薄膜半導体集積回路におけるＮチャネル型薄膜トランジスタの特性の劣化が生じた場合のＶＤＳ−ＩＤを示す。
　【図７】　本発明による薄膜半導体集積回路における薄膜トランジスタによるＮチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタを挿入して構成したＮＡＮＤ回路図の例を示す。
　【図８】　本発明による薄膜半導体集積回路における薄膜トランジスタによるＮチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタを挿入して構成したＮＡＮＤ回路図の例を示す。
　【図９】　本発明による薄膜半導体集積回路における薄膜トランジスタによるＮチャネル型薄膜トランジスタ挿入して構成したＮＡＮＤ回路図の例を示す。
　【図１０】　本発明による薄膜半導体集積回路における薄膜トランジスタによるトランスミッションゲート回路を使用し構成したインバータ回路のレイアウトの例を示す。