【事件の表示】
　平成　８年特許願第１１５８４０号「半導体集積回路」拒絶査定に対する審判事件［平成　９年１１月２８日出願公開、特開平　９−３０７４１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成８年５月１０日に出願されたものであり、その請求項２に係る発明（以下、「本願発明」という。）は、明細書及び図面の記載の記載からみて、その請求項２に記載された次のとおりのものである。　
　「【請求項２】　相補型ＭＯＳトランジスタで構成される入力インバータを有する半導体集積回路において、前記入力インバータ回路の電源電圧は、論理ハイレベルの入力電圧の最小規格値に相当する電圧にＰ導電型ＭＯＳトランジスタの閾値電圧を同一極性に加算した電圧とすることを特徴とする半導体集積回路。」
２．引用例記載の発明
　これに対して、原査定の拒絶の理由に引用された特開平８−５１３５２号公報（以下、「引用例１」という。）には、下記（イ）〜（ホ）の記載がある。
（イ）「【請求項１】　低い供給電圧と高い供給電圧との間に接続されて、それらの間に直列電流路を形成するためのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備え、これらのＮＭＯＳ及びＰＭＯＳトランジスタは実質的に等しいトランスコンダクタンスを有し、そして正の供給電圧から上記高い供給電圧を与えるバイアス手段を更に備え、上記正の供給電圧は、上記高い供給電圧より大きいことを特徴とするＣＭＯＳ入力バッファ。
【請求項２】　上記ＰＭＯＳトランジスタは上記高い供給電圧と出力ノードとの間に接続され、上記ＮＭＯＳトランジスタは低い供給電圧と出力ノードとの間に接続され、そして上記ＮＭＯＳ及びＰＭＯＳトランジスタのゲートリードは一緒に接続されて入力ノードに接続される請求項１に記載のＣＭＯＳ入力バッファ。」（２頁１欄、特許請求の範囲）、
（ロ）「【０００６】図１は公知のＣＭＯＳ入力段１２を示しており、これは、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を備えており、ＴＴＬ対応のＣＭＯＳ入力バッファを構成する。ＴＴＬ回路１０は、電圧（Ｖi ）の入力信号を入力段１２に供給する。２つのトランジスタＱ１及びＱ２は、典型的に５ボルトの正の供給電圧Ｖｃｃと、一般に接地電位の低い供給電圧Ｖｓｓとの間に接続される。（ＰＭＯＳトランジスタの記号は、ゲートノードに丸印を有する。）ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の相互接続部は、入力段１２の出力端子を形成し、ここに段により発生された出力電圧Ｖｏが与えられる。
【０００７】入力段１２は、これを用いる回路において、入力電圧Ｖi がトランジスタＱ１及びＱ２に本質的に同じ飽和電流を導通させるトリップ点を有する。このトリップ点は、それを越えるとＮＭＯＳトランジスタＱ２が出力Ｖｏを接地に向かって引っ張りそしてそれより低いとＰＭＯＳトランジスタＱ１が出力ＶｏをＶｃｃに向かって引っ張るような入力電圧レベルでもある。
【０００８】ＣＭＯＳ入力ゲート１２のトリップ点は、通常は、指定Ｖi の高い入力レベル２．４ボルトと低い入力レベル０．８ボルトとの間の中間に選択されるか、又は１．６ボルトの範囲のどこかに選択される。しかしながら、入力電圧Ｖi が、ＮＭＯＳトランジスタＱ２のスレッシュホールド電圧（Ｖｔ又はＶｔｎ）（約０．８ボルト）より高いレベルであって、且つＰＭＯＳトランジスタＱ１のスレッシュホールド電圧（Ｖt 又はＶtp）だけＶｃｃより低いレベルより更に低いレベルにあるときは、Ｑ１及びＱ２の両方が導通する。ＶｃｃからＶｓｓに電流が流れて、回路は電力を消費する。従って、たとえ多数のＴＴＬ回路が２．４ボルトの指定の最小レベルより上の高い出力論理レベルを発生できるとしても、一般に、ＰＭＯＳトランジスタをオフに切り換えるに充分な出力レベル（即ち、１つのＰＭＯＳスレッシュホールドだけＶｃｃより低い）には到達しない。それ故、ＴＴＬ回路１０が、充分に高いレベルでない入力信号Ｖi を入力段１２に与えるときには、ＣＭＯＳ対の両トランジスタがオンとなり、ＶｃｃからＶｓｓへ電流を通流させて、電力を消費させる。」（５頁７欄）、
（ハ）「【００１８】
【課題を解決するための手段】本発明は、３つの別々の重要な目的を同時に達成するＣＭＯＳ入力バッファを提供する。即ち、本発明は、対称的な電源ノイズに比較的不感であり、ＰＭＯＳ及びＮＭＯＳのスレッシュホールド電圧の変化に比較的不感であり、そして更に入力電圧がＴＴＬ回路によって与えられた高論理レベル又は低論理レベルであるときにＤＣ電力を本質的に消費しない。
【００１９】本発明によれば、ＣＭＯＳ入力バッファは、ほぼ同じトランスコンダクタンス（ＰＭＯＳトランジスタに対してｇp 、ＮＭＯＳトランジスタに対してｇn ）を有するように構成されたＭＯＳトランジスタの相補対を備えている。従って、バッファのトリップ点は、ＰＭＯＳトランジスタのソース端子を、正の供給電圧より低いバイアス電圧を発生するバイアス回路に接続することにより、最悪の場合のＴＴＬの高い出力電圧と低い出力電圧との間の中間にセットされる。バイアス回路は、トリップ点をスレッシュホールド電圧に係わりないものにするバイアス電圧を発生し、そして受け取ったＴＴＬ出力電圧が高レベルであるときにＰＭＯＳトランジスタが導通しないよう確保する。（ＮＭＯＳトランジスタは、この回路及び公知回路の両方においてＴＴＬ入力電圧が低レベルであるときにオフである。）
【００２０】本発明の好ましい実施例では、入力段はＰＭＯＳトランジスタを使用し、そのドレインはＮＭＯＳトランジスタのドレインに接続される。ＰＭＯＳトランジスタのソースは、バイアス電位に接続される。ＮＭＯＳトランジスタのソースは、Ｖｓｓ電位ソースに接続される。各トランジスタのゲートは一緒に入力端子に接続される。更に、２つのＣＭＯＳトランジスタは、ほぼ等しいトランスコンダクタンスを有するように設計される。
【００２１】バイアス回路はバイアス電圧を発生し、その理想的な大きさは、固定のプロセス独立電圧＋１つのＰＭＯＳトランジスタのスレッシュホールド電圧の大きさ−１つのＮＭＯＳトランジスタのスレッシュホールド電圧に等しい固定のプロセス従属電圧である。好ましい実施例では約３．２ボルトのこのバイアス電圧は、ＰＭＯＳトランジスタのソースに印加され、これにより、入力段のトリップ点はバイアス電圧とＶｓｓ電位とのほぼ中間に配置される。更に、バイアス電圧は正の供給電圧に容量的に結合され、従って、ＰＭＯＳトランジスタのソースは正の供給電圧におけるノイズに従う。両トランジスタは等しいトランスコンダクタンスを有するので、対称的な内部発生の電源ノイズがＶｃｃの電圧を瞬間的に増加させ、ＰＭＯＳ電流を増加させるが、Ｖｓｓの電圧の同時に生じる等しい減少は、ＮＭＯＳ電流に同じ増加を生じさせる。しかしながら、Ｖｓｓ及びＶｃｃはこのようなノイズによって変化し、両トランジスタは、外部接地点よりも１．６ボルト上に保たれるトリップ点において等しく導通する。
【００２２】更に、受け取ったＴＴＬ出力電圧が一般に指定（例えば、２．４ボルト）より大きな電圧レベルにおいて高く切り換わるときには、ＰＭＯＳトランジスタのゲートの電圧は、そのソースの３．２ボルトバイアスに対し、ＰＭＯＳのスレッシュホールド電圧よりも低くなる。これは、ＰＭＯＳトランジスタが導通を停止するようにさせ、ＣＭＯＳトランジスタ対に電流が流れないことになる。これは、入力電圧が約４．２ボルトを越えない限り、公知の回路では生じなかったことである。ＴＴＬ入力電圧が低い（典型的に０．４ボルト程度）ときにも電流は流れない。というのは、ＮＭＯＳがオフだからである。」（６頁１０欄〜７頁１２欄）、
（ニ）「【００２９】ＣＭＯＳ回路１２’の最小の高い及び最大の低い入力論理レベルは、高い入力レベルに対して２．４ボルトでありそして低い入力レベルに対して０．８ボルトであると仮定する。好ましくは、入力ＣＭＯＳ段１２’のトリップ点は、これら２つのレベル間の中間点、即ち１．６ボルトである。」（８頁１３欄）、
（ホ）「【００３２】ＣＭＯＳ入力ゲート１２’は、次のように動作する。ＴＴＬ回路１０から段１２’への入力電圧が低く、０．８ボルト未満であると仮定する。これは、ＰＭＯＳトランジスタＱ１’を導通状態に入れる。ＮＭＯＳのスレッシュホールド電圧が０．８ボルトであると仮定すれば、ＮＭＯＳトランジスタは非導通であり、ＶｃｃからＶｓｓへ電流は流れない。ＮＭＯＳのスレッシュホールド電圧が０．８ボルトより低く、例えば、０．６ボルトである場合には、ＮＭＯＳトランジスタは完全にオフではなく、僅かな電流が流れる。ＮＭＯＳトランジスタによりほとんど又は全く電流が導通されない状態では、ＰＭＯＳトランジスタＱ１’が出力信号Ｖｏを３．２ボルトのノードＡのバイアス電圧に向かって引っ張る。
【００３３】次いで、受け取ったＴＴＬ出力信号Ｖi が高レベルに切り換わり、即ち２．４ボルトより高い電圧に切り換わったと仮定する。これは、ＮＭＯＳトランジスタＱ２’をオンにする。ノードＡにおけるＰＭＯＳトランジスタＱ１’のソースは３．２ボルトであり、そしてＱ１’のゲートは少なくとも２．４ボルトであるから、ゲート−ソースの電圧差は、マイナス０．８ボルトのＰＭＯＳスレッシュホールドを克服するに充分なものではない。それ故、ＰＭＯＳトランジスタＱ１’は導通しない。この状態のもとでは、たとえＮＭＯＳトランジスタＱ２’が導通しても、ＣＭＯＳ入力ゲート１２’は、ＶｃｃからＶｓｓへ電流を導通せず、出力信号Ｖｏは、ＮＭＯＳトランジスタＱ２’によってＶｓｓに引っ張られる。」（８頁１４欄）。
　また、引用例の記載からみて、ＣＭＯＳ入力バッファが半導体集積回路から構成されていることも自明のことである。
　これらの事項を勘案すると、引用例１には、
　「ＣＭＯＳトランジスタ対で構成されるＣＭＯＳ入力バッファを有する半導体集積回路において、前記ＣＭＯＳ入力バッファのバイアス電圧は、正の供給電圧Ｖccより低い所定の電圧（例えば、最小の高い入力論理レベル２．４ボルト、ＰＭＯＳトランジスタのスレッシュホールド電圧（−０．８ボルト）に対して３．２ボルト）である半導体集積回路。」、
を構成とする発明（以下、「引用例１に記載された発明」という。）が記載されている。　
３．対比・判断
　引用例１に記載された発明と本願発明を対比すると、引用例１に記載された発明の「ＣＭＯＳトランジスタ対」、「ＣＭＯＳ入力バッファ」、「ＣＭＯＳ入力バッファのバイアス電圧」は、各々本願発明の「相補型ＭＯＳトランジスタ」、「入力インバータ」、「入力インバータの電源電圧」に相当する。　
　してみると、両者は、
　「相補型ＭＯＳトランジスタで構成される入力インバータを有する半導体集積回路において、前記入力インバータの電源電圧は所定の電圧とする半導体集積回路。」である点で一致し、
次の点で相違する。
（１）入力インバータの電源電圧を、本願発明では、論理ハイレベルの入力電圧の最小規格値に相当する電圧にＰ導電型ＭＯＳトランジスタの閾値電圧を同一極性に加算した電圧とする、のに対して、引用例１に記載された発明では、正の供給電圧Ｖccより低い所定の電圧（例えば、最小の高い入力論理レベル２．４ボルト、ＰＭＯＳトランジスタのスレッシュホールド電圧（−０．８ボルト）に対して３．２ボルト）とする点、で相違する。
　そこで、前記相違点（１）について検討する。
　引用例１には、２．（ハ）の【００２２】で記載したように、「受け取ったＴＴＬ出力電圧が一般に指定（例えば、２．４ボルト）より大きな電圧レベルにおいて高く切り換わるときには、ＰＭＯＳトランジスタのゲートの電圧は、そのソースの３．２ボルトバイアスに対し、ＰＭＯＳのスレッシュホールド電圧よりも低くなる。これは、ＰＭＯＳトランジスタが導通を停止するようにさせ、ＣＭＯＳトランジスタ対に電流が流れないことになる。これは、入力電圧が約４．２ボルトを越えない限り、公知の回路では生じなかったことである。」、また、２．（ホ）の【００３３】で記載したように「受け取ったＴＴＬ出力信号Ｖi が高レベルに切り換わり、即ち２．４ボルトより高い電圧に切り換わったと仮定する。これは、ＮＭＯＳトランジスタＱ２’をオンにする。ノードＡにおけるＰＭＯＳトランジスタＱ１’のソースは３．２ボルトであり、そしてＱ１’のゲートは少なくとも２．４ボルトであるから、ゲート−ソースの電圧差は、マイナス０．８ボルトのＰＭＯＳスレッシュホールドを克服するに充分なものではない。それ故、ＰＭＯＳトランジスタＱ１’は導通しない。この状態のもとでは、たとえＮＭＯＳトランジスタＱ２’が導通しても、ＣＭＯＳ入力ゲート１２’は、ＶｃｃからＶｓｓへ電流を導通せず、」の記載がなされ、また、２．（ニ）で記載したように、論理ハイレベルの入力電圧の最小規格値が２．４ボルトであることが記載されており、これら記載から、バイアス電圧（入力インバータの電源電圧）を、論理ハイレベルの入力電圧の最小規格値に相当する電圧２．４ボルトに、ＰＭＯＳトランジスタのスレッシュホールド電圧（−０．８ボルト）を同一極性で加算したような、高い値３．２ボルトと、することにより、論理ハイレベルの入力電圧の最小規格値に相当する電圧、より大きな電圧レベルが入力された時、ＣＭＯＳトランジスタ対に電流が流れるのを防止すること、は自明のことである。
　そうしてみると、引用例１に記載された発明において、論理ハイレベルの入力時のＣＭＯＳトランジスタ対に電流が流れるのを防止するため、入力インバータの電源電圧を、論理ハイレベルの入力電圧の最小規格値に相当する電圧にＰ導電型ＭＯＳトランジスタの閾値電圧を同一極性に加算した電圧にすることは、当業者が容易になしえる程度のことである。
４．したがって、本願発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。