【事件の表示】
　特願２００９−５０１５２９「併合ゲートカスコードトランジスタ」拒絶査定不服審判事件〔平成１９年　９月２７日国際公開、ＷＯ２００７／１０９３０１、平成２１年　８月２７日国内公表、特表２００９−５３０８６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００７年３月２０日（パリ条約による優先権主張外国庁受理２００６年３月２０日、アメリカ合衆国）を国際出願日とする出願であって、平成２４年３月５日付けの拒絶理由通知に対して、同年８月１０日付けで意見書及び手続補正書が提出されたが、同年８月２８日付けで拒絶査定がなされた。
　これに対し、同年１２月２７日に拒絶査定不服審判が請求されるとともに同日付けで手続補正書が提出され、その後、平成２５年２月１２日付けで審尋がなされ、同年７月１６日に回答書が提出された。
　
第２　平成２４年１２月２７日付けの手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２４年１２月２７日付けの手続補正書による補正（以下「本件補正」という。）を却下する。 
　
［理由］ 
１　本件補正の内容
  本件補正は、補正前の特許請求の範囲の請求項１〜１１を、補正後の特許請求の範囲の請求項１〜１１と補正するものであり、補正前後の請求項１は、次のとおりである。
　
（補正前）
「併合カスコードトランジスタであって、
　半導体要素と、
　前記半導体要素の上面に電気的に接続されたソース電極と、
　前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
　前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
　前記第１のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、前記第２のゲートも前記半導体要素に結合され、
　前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧と、前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続され、前記トランジスタの前記第１の部分はエンハンスメントモードトランジスタであり、前記トランジスタの前記第２の部分はディプリーションモードトランジスタであり、
　前記エンハンスメントモードトランジスタのドレイン領域は、前記半導体要素内の前記ノードにおいて、前記ディプリーションモードトランジスタのソース領域と併合されている、
併合カスコードトランジスタ。」
　
（補正後）
「併合カスコードトランジスタであって、
　半導体要素と、
　前記半導体要素の上面に電気的に接続されたソース電極と、
　前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
　前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
　前記第１のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、前記第２のゲートも前記半導体要素に結合され、
　前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧と、前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続され、前記トランジスタの前記第１の部分はエンハンスメントモードであり、前記トランジスタの前記第２の部分はディプリーションモードであり、
　前記トランジスタの前記第１の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記トランジスタの前記第２の部分のソース領域と併合され、
　前記併合カスコードトランジスタは、単一のトランジスタである
併合カスコードトランジスタ。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「前記第１の部分はエンハンスメントモードトランジスタであり」、「前記第２の部分はディプリーションモードトランジスタであり」、「前記エンハンスメントモードトランジスタの」及び「前記ディプリーションモードトランジスタの」を、それぞれ「前記第１の部分はエンハンスメントモードであり」、「前記第２の部分はディプリーションモードであり」、「前記トランジスタの第１の部分の」及び「前記トランジスタの第２の部分の」と補正して、補正後の請求項１とする。
　
［補正事項２］
　補正前の請求項１に、「前記併合カスコードトランジスタは、単一のトランジスタである」との記載を付加して、補正後の請求項１とする。
　
［補正事項３］
　補正前の請求項９に記載された「前記第１の部分はエンハンスメントモードトランジスタであり」、「前記第２の部分はディプリーションモードトランジスタであり」、「前記エンハンスメントモードトランジスタの」及び「前記ディプリーションモードトランジスタの」を、それぞれ「前記第１の部分はエンハンスメントモードであり」、「前記第２の部分はディプリーションモードであり」、「前記トランジスタの第１の部分の」及び「前記トランジスタの第２の部分の」と補正して、補正後の請求項９とする。
　
［補正事項４］
　補正前の請求項９に、「前記併合カスコード高電子移動度トランジスタは、単一のトランジスタである」との記載を付加して、補正後の請求項９とする。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項４について検討する。
　
ア　補正事項２及び補正事項４について
（ア）補正事項２及び補正事項４により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。）の段落【００１０】及び図２に記載されているから、補正事項２及び補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項２及び補正事項４は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしている。
　
（イ）補正事項２は、補正前の請求項１に係る発明の発明特定事項である「併合カスコードトランジスタ」について、「前記併合カスコードトランジスタは、単一のトランジスタである」という構成を追加して、「前記併合カスコードトランジスタ」を限定する補正であり、補正事項４は、補正前の請求項９に係る発明の発明特定事項である「併合カスコード高電子移動度トランジスタ」について、「前記併合カスコード高電子移動度トランジスタは、単一のトランジスタである」という構成を追加して、「前記併合カスコード光電子移動度トランジスタ」を限定する補正である。
　したがって、補正事項２及び補正事項４は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
イ　補正事項１及び補正事項３について
（ア）補正事項１及び補正事項３により補正された事項は、当初明細書等の段落【００１１】、【００１２】に記載されているから、補正事項１及び補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１及び補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項１は、補正前の請求項１に係る発明の発明特定事項である「第１の部分」について、上記補正事項２に併せて、「エンハンスメントモードトランジスタである」を「エンハンスメントモードである」とし、「前記エンハンスメントモードトランジスタの」を「前記トランジスタの第１の部分の」とするとともに、補正前の請求項１に係る発明の発明特定事項である「第２の部分」について、「ディプリーションモードトランジスタである」を「ディプリーションモードである」とし、「前記ディプリーションモードトランジスタの」を「前記トランジスタの第２の部分の」とする補正であり、補正事項３は、補正前の請求項９に係る発明の発明特定事項である「第１の部分」について、上記補正事項４に併せて、「エンハンスメントモードトランジスタである」を「エンハンスメントモードである」とし、「前記エンハンスメントモードトランジスタの」を「前記トランジスタの第１の部分の」とするとともに、補正前の請求項９に係る発明の発明特定事項である「第２の部分」について、「ディプリーションモードトランジスタである」を「ディプリーションモードである」とし、「前記ディプリーションモードトランジスタの」を「前記トランジスタの第２の部分の」とする補正である。
　したがって、補正事項１及び補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第４項に規定する要件を満たしている。
　
ウ　まとめ
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下において検討する。 
　
（２）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。
 
イ　先願明細書等の記載と先願発明
（ア）先願明細書等の記載
　原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の外国語特許出願であって、その出願後に国際公開された特願２００７−５４４４２１号（以下「先願」という。国際公開第２００６／０６０３３７号参照。）の国際出願日における国際出願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下先願の願書に最初に添付した明細書を「先願明細書」といい、先願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「先願明細書等」という。）には、「NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING」（Title）に関して、FIG.1〜FIG.25Dとともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「
Technical Field
　　The present invention relates generally to field effect transistors (FETs),  and in particular, to such transistors formed in wide bandgap semiconductor materials. Further, this invention relates to monolithic and hybrid integrated circuits comprising low- voltage control circuitry and to power switches built using the above transistors.」（明細書第１ページ第１０〜１５行）
（「
技術分野
  本発明は、概括的に電界効果型トランジスタ（ＦＥＴ）に関し、特にワイドバンドギャップ半導体材料で形成されたそのようなトランジスタに関する。さらに、本発明は、低電圧制御回路網を備えているモノリシックおよびハイブリッドな集積回路、および上記トランジスタを用いて組み立てられた電源スイッチに関する。」）（合議体にて翻訳。以下同じ。）
　
ｂ　「Figure 1 shows a schematic cross-section of enhanced and depletion mode semiconductor devices referred to a Lateral Trench Junction Field-Effect Transistors (LTJFETs), and a schematic presentation of electrical connections used to form a monolithic inverter circuit. As shown, the devices used to form the inverter are built on a wide bandgap semiconductor substrate (1), which can be either: semi-insulating; p-type; or n-type with a p-type buffer layer. As shown in Figure 1, the devices comprise drain (3), drift (4), channel (5), and source (6) expitaxially grown n-type layers, and p-type implanted gate regions (7). The device structures can be defined using plasma etching and ion implantation. In the circuit shown in Figure 1 , the ohmic contacts to the source, gate, and drain regions can be formed on the same side of the wafer, which allows for the devices to be used in monolithic integrated circuits. 」（明細書第２２ページ第１４行〜第２３ページ第３行）
（「図１は、ラテラルトレンチジャンクション電界効果型トランジスタ（Ｌａｔｅｒａｌ  Ｔｒｅｎｃｈ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）（ＬＴＪＦＥＴ）と呼ばれる、エンハンスト・デプレーション型の半導体デバイス（ｅｎｈａｎｃｅｄ  ａｎｄ  ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ）の概略断面図、およびモノリシックインバータ回路を形成するために用いられる電気的接続の該略図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体材料基板上（１）に築かれ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を伴うｎ型のいずれかであり得る。図１に示されるように、デバイスは、ドレイン（３）、ドリフト（４）、チャネル（５）およびソース（６）のエピタキシャルに成長したｎ型、およびｐ型のインプラントゲート領域（７）を備えている。デバイス構造は、プラズマエッチングおよびイオン注入を用いて規定され得る。図１に示される回路において、ソース、ゲート、およびドレイン領域に対するオーミックコンタクトは、ウェーハの同一側に形成され得、該デバイスがモノリシック集積回路で用いられることを可能にする。」）
　
ｃ　「Figure 2 is a schematic representation of a monolithic normally-off JFET comprising single-finger enhanced and depletion mode LTJFETs and having a built-in PiN diode. 
A schematic presentation of electrical connections is also shown in Figure 2
As shown in Figure 2, the devices are connected in cascode configuration in such a way that the drain of the enhanced mode transistor (referred to as an EJFET) is connected to the source of the depletion mode transistor (referred to as a DJFET), and the gate of the DJFET is connected to the source of the control EJFET
　　Although Figure 2 shows single-finger device implementation of a normally-off JFET, in practice multi-finger LTJFETs can be used to form power switches. Figures 3A and 3B shows a schematic circuit representation (Figure 3A) and an exemplary layout design (Figure 3B) of a monolithic multi-finger normally-off power switch.」（明細書第２３ページ第１０行〜第２４ページ第３行）
（「図２は、シングルフィンガー（ｓｉｎｇｌｅ−ｆｉｎｇｅｒ）エンハンストメント・デプレーション型ＬＴＪＦＥＴを含み、かつビルトインＰｉＮダイオードを有する、モノリシック常時オフＪＦＥＴの概略図である。
電気的接続の概略図も、図２に示される
図２に示されるように、該デバイスは、カスコード型の構成で接続されており、それによってエンハンストメント型トランジスタ（「ＥＪＦＥＴ」と参照される）のドレインが、デプレーション型トランジスタ（「ＤＪＦＥＴ」と参照される）のソースに接続され、ＤＪＦＥＴのゲートが、制御ＥＪＦＥＴのソースと接続される
　図２は、常時オフＪＦＥＴのシングルフィンガーデバイスの実装を示すが、実際はマルチフィンガーＬＴＪＦＥＴが用いられ得、電源スイッチを形成する。図３Ａおよび３Ｂは、モノリシックマルチフィンガー常時オフ電源スイッチの概略的な回路図（図３Ａ）および例示的なレイアウト設計（図３Ｂ）を示す。」）
　
ｄ　「Figure 9 is a schematic cross-sectional representation with electrical connections of a lateral channel JFET integrated circuit comprising enhanced and depletion mode LJFETs having expitaxially overgrown gates. As shown in Figure 9, the integrated circuit forms a monolithic inverter circuit. The LJFETs used to form the inverter are built on the wide bandgap semiconductor substrate (1), which can be either: semi-insulating; p-type; or n-type with a p-type buffer layer. As shown in Figure 9, the integrated circuit comprises buffer (2) and channel (5a) epitaxially grown n-type layers, as well as implanted source and drain (6a) regions and expitaxially grown p-type gate regions (7a). The device structures can be defined using plasma etch and ion implantation. The ohmic contacts (8) to the source, gate, and drain regions can be formed on the same side of the wafer allowing for the use of the device in monolithic integrated circuits.
　　
Figure 10 is a schematic representation of a pitch of a monolithic normally- off JFET power switch
the devices are connected in cascode configuration in such a way that the drain of the low- voltage enhanced mode LJFET (referred to as an ELJFET) is connected to the source of the higher- voltage depletion mode LJFET (referred to as a DLJFET), and the gate of the DLJFET is connected to the source of the control ELJFET
（「図９は、エピタキシャルに過剰成長したゲートを有するエンハンストメント・デプレーション型ＬＪＦＥＴを含むラテラルチャネルＪＦＥＴ集積回路の電気的な接続の概略断面図である。図９に示されるように、集積回路は、モノリシックインバータ回路を形成する。インバータを形成するために用いられるＬＪＦＥＴは、ワイドバンドギャップ半導体基板（１）上に組み立てられ、該基板は、半絶縁、ｐ型、またはｐ型バッファ層を有するｎ型のいずれかであり得る。図９に示されるように、集積回路は、バッファ（２）およびチャネル（５ａ）のエピタキシャルに成長したｎ型層、ならびにインプラントされたソースおよびドレイン（６ａ）領域、およびエピタキシャルに成長したｐ型ゲート領域（７ａ）を備えている。デバイス構造は、プラズマエッチおよびイオン注入を用いて規定され得る。ソース、ゲートおよびドレイン領域に対するオーミックコンタクト（８）は、ウェーハの同一側に形成され得、モノリシック集積回路における該デバイスの使用を考慮している。
　
図１０は
モノリシック常時オフＪＦＥＴ電源スイッチのピッチの概略図である
該デバイスは、カスコード型の構成で接続されており、それによって低電圧エンハンストメント型ＬＪＦＥＴ（「ＥＬＪＦＥＴ」と参照される）が、高電圧デプレーション型トランジスタ（「ＤＬＪＦＥＴ」と参照される）のソースに接続され、ＤＬＪＦＥＴのゲートが、制御ＥＬＪＦＥＴのソースと接続される
　
ｅ　「The basic function of the switch can be described as follows. 
At the HIGH control level
the enhanced mode transistor (EJFET) is turned on
DJFET is on too
If EJFET is turned off with the LOW control level 
its drain-to-source voltage increases
This voltage pinches-off the DJFET
　　The specific on-resistance of the integrated switch can be minimized as follows. First, the ratios of pinch-off voltages and channel peripheries of both transistors (e.g., EJFET and DJFET) can be adjusted so that they will have approximately equal on-resistances and neither one will therefore limit the overall current. Second, the device can be constructed such that the gate-to-source breakdown voltage of DJFET is equal or higher than the drain-to-source breakdown voltage of EJFET.」（明細書第２８ページ第１４行〜第２９ページ第４行）
（「該スイッチの基本的な機能は、以下に記述され得る。
ＨＩＧＨの制御レベルにおいて
エンハンストモードトランジスタ（ＥＪＦＥＴ）がターンオンする
ＤＪＦＥＴもオンしている
ＥＪＦＥＴがＬＯＷの制御レベル
でターンオフする場合には、そのドレインからソースへの電圧は
増える
この電圧は、ＤＪＦＥＴをピンチオフする
　集積スイッチの固有オン抵抗は、以下のように最小化され得る。第１に、ピンチオフ電圧の比率および両方のトランジスタ（例えばＥＪＦＥＴおよびＤＪＦＥＴ）のチャネル周囲は、調整され得、その結果として、該両方のトランジスタは、おおよそ等しいオン抵抗を有し、それゆえにどちらのトランジスタも全体的な電流を制限しない。第２に、デバイスは、ＤＪＦＥＴのゲートからソースへの破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が、ＥＪＦＥＴのドレインからソースへの破壊電圧と同一またはそれよりも高くなるように構成され得る。」）
　
ｆ　「
Figures 22A-22H illustrate a method of making a device
ohmic contacts are formed on exposed surfaces of the raised p-type features and the implanted regions (6a)
　　
The method as outlined above can also be used
to form a structure as shown in Figure 10
（「
図２２Ａから図２２Ｈは
デバイスを作成する方法を例証する
オーミックコンタクトが、高いｐ型の形状およびインプラント領域（６ａ）の露出した表面上に形成される
　
上記に概略を述べた方法はまた
図１０に示されるような構造を形成するために用いられ得る
　
ｇ　「Figures 23A-23H illustrate a method of making a structure as shown in Figure 12. Figure 23A shows a substrate (1), an epitaxially grown p-type layer (2) on the substrate (1), and an epitaxially grown n-type layer (5b) on layer (2). As shown in Figure 23B, an etch mask (18) is positioned on the exposed surface of layer (5b). Etching (20) results in selective removal of material from layer (5b) as shown in Figure 23C. After removal of mask (18), an n-type epitaxial layer (6) is grown on the etched surface of layer (5b) as shown in Figure 23D. Etch mask (22) is positioned on the exposed surface of layer (6) as shown in Figure 23E and etching (24) results in selective removal of material from layer (6) and exposure of underlying layer (5b) as shown in Figure 23F. Mask (22) is then used to selectively implant p-type donors in exposed surface of layer (5b) to form implanted gate regions (7) as shown in Figure 23G. Ohmic contacts (8) are then formed on the implanted p-type gate regions (7) to form the gate contacts and on the raised n-type regions (6) to form the source and drain contacts for the device as shown in Figure 23H.
　　The method as outlined above can also be used, by selecting appropriate masks, to form a structure as shown in Figure 13.」（明細書第３０ページ第１３行〜第３１ページ第８行）
（「図２３Ａから図２３Ｈは、図１２に示されるような構造を作成する方法を例証する。図２３Ａは、基板（１）、基板（１）上のエピタキシャルに成長したｐ型層（２）、および層（２）上のエピタキシャルに成長したｎ型層（５ｂ）を示す。図２３Ｂに示されるように、エッチマスク（１８）が、層（５ｂ）の露出した層に置かれる。エッチング（２０）は、図２３Ｃに示されるように、層（５ｂ）からの材料の選択的な除去をもたらす。マスク（１８）の除去の後に、ｎ型のエピタキシャルな層（６）は、図２３Ｄに示されるように、層（５ｂ）のエッチされた表面に成長する。エッチマスク（２２）は、図２３Ｅに示されるように、層（６）の露出した表面上に位置し、エッチング（２４）は、図２３Ｆに示されるように、層（６）からの材料の選択的な除去および下位層（５ｂ）の露出をもたらす。マスク（２２）は、次いで層（５ｂ）の露出した表面にｐ型のドナーを選択的にインプラントするために用いられ、図２３Ｇに示されるように、インプラントゲート領域（７）を形成する。オーミックコンタクト（８）は、図２３Ｈに示されるように、インプラントｐ型ゲート領域（７）上にゲート接触を形成するために、かつ、高くしたｎ型領域（６）上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。
　上記に概略を述べた方法はまた、適切なマスクを選択することによって、図１３に示されるような構造を形成するために用いられ得る。」）
　
ｈ　「Although exemplary embodiments are discussed above, other alternative embodiments are also possible. For example, GaN n-type epitaxial layers can be grown on silicon carbide, sapphire, or silicon substrates to form a starting material stack for the fabrication of the proposed device structure.」（明細書第３２ページ第１４〜１７行）
（「例示的な実施形態が上述されたが、他の代替的な実施形態もまた、可能である。例えば、ＧａＮ  ｎ型のエピタキシャルな層もまた、炭化珪素、サファイア、またはシリコン基板上に成長させられ得、提案されるデバイス構造の製造のための開始材料スタックを形成する。」）
　
ｉ　先願明細書等の上記摘記事項ｄ、ｆの記載事項を勘案するとともに、FIG.10、FIG.22A〜FIG.22Hを参照すると、先願明細書等のFIG.10には、基板上に作成されたモノリシック常時オフＪＦＥＴ電源スイッチであるデバイスが示されている。また、上記摘記事項のｆの記載を勘案すると、該FIG.10には、エピタキシャルに成長したｎ型層（５ａ）の中にイオン注入によりもたらせられた高度にｎ−ドープされた領域（６ａ）と、エピタキシャルに成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域（７ａ）との露出した表面上に形成されたオーミックコンタクトが示されており、具体的には、接地され、左側のｎ−ドープされた領域（６ａ）上に形成されたソース領域に対するオーミックコンタクト（以下「ソースオーミックコンタクト」という。）と、当該ソースオーミックコンタクトの右側の領域において、ｐ型ゲート領域（７ａ）上に形成されたオーミックコンタクト（以下「第１のゲートオーミックコンタクト」という。）と、該第１のゲートオーミックコンタクトの右側の領域において、ｎ−ドープされた領域（６ａ）上に形成されたオーミックコンタクトと、接地され、当該オーミックコンタクトの右側の領域において、ｐ型ゲート領域（７ａ）上に形成されたオーミックコンタクト（以下「第２のゲートオーミックコンタクト」という。）と、当該第２のゲートオーミックコンタクトの右側の領域において、ｎ−ドープされた領域（６ａ）上に形成されたドレイン領域に対するオーミックコンタクト（以下「ドレインオーミックコンタクト」という。）とが、それぞれ示されていることは、当業者には明らかである。
　
ｊ　また、上記摘記事項ｃ、ｄの記載事項を勘案するとともに、FIG.3Aを参照すると、先願明細書等のFIG.10には、カスコード型の構成で接続されたデバイスであって、低電圧エンハンストメント型ＪＦＥＴ（ＥＪＦＥＴ）のドレインが、高電圧デプレーション型トランジスタ（ＤＪＦＥＴ）のソースに接続され、当該ＤＪＦＥＴのゲートが、前記ＥＪＦＥＴのソースと接続されるとともに接地されているデバイスが示されていることは、当業者には明らかである。
　
ｋ　さらに、上記摘記事項ｃ、ｄの記載事項を勘案するとともに、FIG.3A、FIG.10を参照すると、先願明細書等のFIG.10の「『第１のゲートオーミックコンタクトの右側の領域』における、『ｎ−ドープされた領域（６ａ）』」は、FIG.3Aの回路図における、ＥＪＦＥＴのドレインとＤＪＦＥＴのソースを接続するノードに対応し、当該「ｎ−ドープされた領域（６ａ）」は、ＥＪＦＥＴのドレイン領域とＤＪＦＥＴのソース領域とを兼ねていることは、当業者には明らかである。
　
ｌ　また、上記摘記事項ｅの記載事項を勘案するとともに、FIG.3A、FIG.10を参照すると、先願明細書等のFIG.10には、上記第１のゲートオーミックコンタクトに、制御レベルＶGSが接続され、ＨＩＧＨの制御レベルにおいて、上記ＥＪＦＥＴがターンオンし、上記ＤＪＦＥＴもオンとなるデバイスが示されているといえることは、当業者には明らかである。
　さらに、当該デバイスは、上記ＥＪＦＥＴが上記制御レベルＶGSがＬＯＷの制御レベルでターンオフする場合には、「そのドレインからソース」への電圧により、上記ＤＪＦＥＴがピンチオフするデバイスであり、当該「そのドレイン」は、ＤＪＦＥＴのドレイン領域であって、FIG.10の上記「第２のゲートオーミックコンタクトの右側の領域」における「ｎ−ドープされた領域（６ａ）」に対応し、当該「ソース」は、ＤＪＦＥＴのソース領域であって、FIG.10の上記「第１のゲートオーミックコンタクトの右側の領域」における「ｎ−ドープされた領域（６ａ）」に対応することは、当業者には明らかである。
　
（イ）先願発明
　以上、FIG.１〜FIG.25D、特にFIG.3A、FIG.10、及びFIG.22A〜FIG.22Hを参酌してまとめると、先願明細書等には、以下の発明（以下「先願発明」という。）が記載されている。
　
「カスコード型の構成で接続されたデバイスであって、
　当該デバイスは、モノリシック常時オフＪＦＥＴ電源スイッチであり、
　上記モノリシック常時オフＪＦＥＴ電源スイッチは、低電圧エンハンストメント型ＪＦＥＴ（ＥＪＦＥＴ）のドレインが、高電圧デプレーション型トランジスタ（ＤＪＦＥＴ）のソースに接続され、当該ＤＪＦＥＴのゲートが、前記ＥＪＦＥＴのソースと接続されるとともに接地されているデバイスであって、
　エピタキシャルに成長したｎ型層（５ａ）、当該エピタキシャルに成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域（７ａ）、及び当該エピタキシャルに成長したｎ型層（５ａ）の中にイオン注入によりもたらせられた高度にｎ−ドープされた領域（６ａ）と、
　接地され、当該ｎ−ドープされた領域（６ａ）上に形成されたソースオーミックコンタクトと、
　当該ソースオーミックコンタクトの右側の領域において、前記ｐ型ゲート領域（７ａ）上に形成された第１のゲートオーミックコンタクトと、
　当該第１のゲートオーミックコンタクトの右側の領域において、前記ｎ−ドープされた領域（６ａ）上に形成されたオーミックコンタクトと、
　接地され、当該オーミックコンタクトの右側の領域において、前記ｐ型ゲート領域（７ａ）上に形成された第２のゲートオーミックコンタクトと、
　当該第２のゲートオーミックコンタクトの右側の領域において、前記ｎ−ドープされた領域（６ａ）上に形成されたドレインオーミックコンタクトとを備え、
　前記第１のゲートオーミックコンタクトの右側の領域における、前記ｎ−ドープされた領域（６ａ）は、前記ＥＪＦＥＴのドレインと前記ＤＪＦＥＴのソースを接続するノードに対応し、かつ、当該ＥＪＦＥＴのドレイン領域と当該ＤＪＦＥＴのソース領域とを兼ねており、
　前記第１のゲートオーミックコンタクトに、制御レベルＶGSが接続され、ＨＩＧＨの制御レベルにおいて、前記ＥＪＦＥＴがターンオンし、前記ＤＪＦＥＴもオンとなり、当該ＥＪＦＥＴがＬＯＷの制御レベルでターンオフする場合には、当該ＤＪＦＥＴの前記ドレイン領域から当該ＤＪＦＥＴの前記ソース領域への電圧により、当該ＤＪＦＥＴがピンチオフするデバイス。」
　
ウ　対比
　補正発明と先願発明とを対比する。
（ア）補正発明の「カスコードトランジスタ」と先願発明の「カスコード型の構成で接続されたデバイス」は、「カスコード型のデバイス」である点で一致する。
　
（イ）先願発明は、「エピタキシャルに成長したｎ型層（５ａ）、当該エピタキシャルに成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域（７ａ）、及び当該エピタキシャルに成長したｎ型層（５ａ）の中にイオン注入によりもたらせられた高度にｎ−ドープされた領域（６ａ）」を備え、当該ｎ型層（５ａ）、ゲート領域（７ａ）、及びｎ−ドープされた領域（６ａ）は、先願明細書等の上記摘記事項ａ〜ｈの記載事項を勘案すると、「半導体材料の層」または「半導体材料の領域」であることは当業者には明らかである。
　したがって、先願発明の「エピタキシャルに成長したｎ型層（５ａ）、当該エピタキシャルに成長したｎ型層（５ａ）のエッチおよびインプラントされた表面上に成長したｐ型半導体材料の層からなるゲート領域（７ａ）、及び当該エピタキシャルに成長したｎ型層（５ａ）の中にイオン注入によりもたらせられた高度にｎ−ドープされた領域（６ａ）」は、補正発明の「半導体要素」に相当する。
　
（ウ）先願発明では、「ソースオーミックコンタクト」は、「『当該エピタキシャルに成長したｎ型層（５ａ）の中にイオン注入によりもたらせられた高度にｎ−ドープされた領域（６ａ）』上に形成された」ものであるから、当該「ｎ−ドープされた領域（６ａ）」に「『電気的に接続された』『電極』」であることは当業者には明らかである。
　したがって、補正発明と先願発明とは、「前記半導体要素の上面に電気的に接続されたソース電極」を備えるものである点で一致する。
　
（エ）先願発明では、「ドレインオーミックコンタクト」は、「当該第２のゲートオーミックコンタクトの右側の領域において、前記ｎ−ドープされた領域（６ａ）上に形成された」ものであるから、当該「ｎ−ドープされた領域（６ａ）」に「『電気的に接続された』『電極』」であることは当業者には明らかである。
　したがって、FIG.10も参照すると、補正発明と先願発明とは、「前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極」を備えるものである点で一致する。
　
（オ）先願発明では、「第１のゲートオーミックコンタクト」は、「前記ソース領域に対するオーミックコンタクトの右側の領域において、前記ｐ型ゲート領域（７ａ）上に形成された」ものであるから、当該「ｐ型ゲート領域（７ａ）」に「結合され」たものであることは当業者には明らかであるとともに、先願発明では、「前記第１のゲートオーミックコンタクトに、制御レベルＶGSが接続され、ＨＩＧＨの制御レベルにおいて、前記ＥＪＦＥＴがターンオン」するから、当該「第１のゲートオーミックコンタクト」は、「前記デバイスのＥＪＦＥＴの部分を形成するゲート」に対応することは当業者には明らかである。
　したがって、先願発明の「第１のゲートオーミックコンタクト」は、補正発明の「第１のゲート」に相当し、先願発明の前記「デバイス」の「ＥＪＦＥＴ」は、補正発明の「前記トランジスタの第１の部分」に対応する。
　よって、FIG.10も参照すると、補正発明と先願発明とは、「前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記カスコード型のデバイスの第１の部分を形成する第１のゲート」を備えるものである点で一致する。
　
（カ）先願発明では、「第２のゲートオーミックコンタクト」は、「当該オーミックコンタクトの右側の領域において、前記ｐ型ゲート領域（７ａ）上に形成された」ものであるから、第２のゲートオーミックコンタクト」も当該「ｐ型ゲート領域（７ａ）」に結合されたものであることは当業者には明らかであるとともに、先願発明では、「当該ＥＪＦＥＴがＬＯＷの制御レベルでターンオフする場合には、当該ＤＪＦＥＴの前記ドレイン領域から当該ＤＪＦＥＴの前記ソース領域への電圧により、当該ＤＪＦＥＴがピンチオフする」から、当該「第２のゲートオーミックコンタクト」は、「前記デバイスのＤＪＦＥＴの部分を形成するゲート」に対応することは当業者には明らかである。
　したがって、先願発明の「第２のゲートオーミックコンタクト」は、補正発明の「第２のゲート」に相当し、先願発明の前記「デバイス」の「ＤＪＦＥＴ」は、補正発明の「前記トランジスタの第２の部分」に対応する。
　よって、FIG.10も参照すると、補正発明と先願発明とは、「前記第１のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記カスコード型のデバイスの第２の部分を形成する第２のゲート」を備え、「前記第２のゲートも前記半導体要素に結合され」るものである点で一致する。
　
（キ）先願発明では、「前記第１のゲートオーミックコンタクトに、制御レベルＶGSが接続され、ＨＩＧＨの制御レベルにおいて、前記ＥＪＦＥＴがターンオン」するから、先願発明の「制御レベルＶGS」は補正発明の「入力電圧信号」に相当し、補正発明と先願発明とは、「前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され」るものである点で一致する。
　
（ク）先願発明では、「低電圧エンハンストメント型ＪＦＥＴ（ＥＪＦＥＴ）のドレインが、高電圧デプレーション型トランジスタ（ＤＪＦＥＴ）のソースに接続され」、「前記第１のゲートオーミックコンタクトの右側の領域における、前記ｎ−ドープされた領域（６ａ）は、前記ＥＪＦＥＴのドレインと前記ＤＪＦＥＴのソースを接続するノードに対応し、かつ、当該ＥＪＦＥＴのドレイン領域と当該ＤＪＦＥＴのソース領域とを兼ねて」いるから、先願発明の「前記ＥＪＦＥＴのドレインと前記ＤＪＦＥＴのソースを接続するノード」は、補正発明の「前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノード」に対応するものである。
　また、先願発明では、「第２のゲートオーミックコンタクト」は「接地され」、「当該ＥＪＦＥＴがＬＯＷの制御レベルでターンオフする場合には、当該ＤＪＦＥＴの前記ドレイン領域から当該ＤＪＦＥＴの前記ソース領域への電圧により、当該ＤＪＦＥＴがピンチオフ」し、補正発明では、「前記第２のゲートは、所定の定電圧と、前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続され」るから、上記（カ）における対比も勘案すると、先願発明の「接地」電位は、補正発明の「所定の定電圧」に対応し、先願発明の「当該ＤＪＦＥＴの前記ドレイン領域から当該ＤＪＦＥＴの前記ソース領域への電圧」は、補正発明の「所定の定電圧と、前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差」に対応するものである。
　したがって、先願発明の「当該ＥＪＦＥＴがＬＯＷの制御レベルでターンオフする場合には、当該ＤＪＦＥＴの前記ドレイン領域から当該ＤＪＦＥＴの前記ソース領域への電圧により、当該ＤＪＦＥＴがピンチオフする」は、補正発明の「所定の定電圧と、前記トランジスタの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通する」に対応することは、当業者には明らかである。
　よって、補正発明と先願発明とは、「前記第２のゲートは、所定の定電圧と、前記カスコード型のデバイスの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記カスコード型のデバイスの前記第２の部分が導通するように所定の定電圧に接続され」る点で一致する。
　
（ケ）上記（オ）及び（カ）において対比したように、先願発明の前記「デバイス」の「ＥＪＦＥＴ」は補正発明の「前記トランジスタの第１の部分」に対応し、先願発明の前記「デバイス」の「ＤＪＦＥＴ」は補正発明の「前記トランジスタの第２の部分」に対応する。
　また、上記「イ」の「（ア）先願明細書等の記載」の摘記事項「ｃ」を参照すると、先願発明の「ＥＪＦＥＴ」及び「ＤＪＦＥＴ」は、それぞれ「エンハンストメント型トランジスタ」及び「デプレーション型トランジスタ」のことであるから、それぞれ補正発明の「エンハンスメントモード」及び「ディプリーションモード」のものに対応する。
　したがって、補正発明と先願発明とは、「前記カスコード型のデバイスの前記第１の部分はエンハンスメントモードであり、前記カスコード型のデバイスの前記第２の部分はディプリーションモード」である点で一致する。
　
（コ）先願発明では、「当該第１のゲートオーミックコンタクトの右側の領域において、前記ｎ−ドープされた領域（６ａ）上に形成されたオーミックコンタクト」を備えるものであるとともに、「前記第１のゲートオーミックコンタクトの右側の領域における、前記ｎ−ドープされた領域（６ａ）は、前記ＥＪＦＥＴのドレインと前記ＤＪＦＥＴのソースを接続するノードに対応し、かつ、当該ＥＪＦＥＴのドレイン領域と当該ＤＪＦＥＴのソース領域とを兼ねて」おり、上記（オ）及び（カ）において対比したように、先願発明の前記「デバイス」の「ＥＪＦＥＴ」は補正発明の「前記トランジスタの第１の部分」に対応し、先願発明の前記「デバイス」の「ＤＪＦＥＴ」は補正発明の「前記トランジスタの第２の部分」に対応する。
　したがって、補正発明と先願発明とは、「前記カスコード型のデバイスの前記第１の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記カスコード型のデバイスの前記第２の部分のソース領域と併合され」る点、及び「『併合』『デバイス』」である点で一致する。
　
（サ）以上をまとめると、補正発明と先願発明とは、
　「併合カスコード型のデバイスであって、
　半導体要素と、
　前記半導体要素の上面に電気的に接続されたソース電極と、
　前記半導体要素の前記上面に電気的に接続され、かつ、前記ソース電極から横方向に間隔をあけたドレイン電極と、
　前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされ、かつ、前記半導体要素に結合されて、前記カスコード型のデバイスの第１の部分を形成する第１のゲートと、
　前記第１のゲートに隣接して前記ソース電極および前記ドレイン電極の間の前記半導体要素の前記上面の上に位置決めされて、前記カスコード型のデバイスの第２の部分を形成する第２のゲートとを備え、前記第２のゲートも前記半導体要素に結合され、
　前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧と、前記カスコード型のデバイスの前記第１の部分及び前記第２の部分の間の前記半導体要素内のノードにおける電圧との間の電圧差が所定のレベルに達するまで前記カスコード型のデバイスの前記第２の部分が導通するように所定の定電圧に接続され、前記カスコード型のデバイスの前記第１の部分はエンハンスメントモードであり、前記カスコード型のデバイスの前記第２の部分はディプリーションモードであり、
　前記カスコード型のデバイスの前記第１の部分のドレイン領域は、前記半導体要素内の前記ノードにおいて、前記カスコード型のデバイスの前記第２の部分のソース領域と併合された、
併合カスコード型のデバイス。」
である点で一致し、以下の点で一応相違する。　 
　
＜相違点１＞
　併合カスコード型のデバイスが、補正発明では「併合カスコードトランジスタ」であり、かつ「前記併合カスコードトランジスタは、単一のトランジスタである」であるのに対し、先願発明ではこれらの点が特定されていない点。
　
エ　判断
　以下、上記相違点１について検討する。
　
（ア）「単一のトランジスタ」について、本願の明細書には、次のように記載されている。
（ａ）「【００１０】
  実施例の詳細な説明
  図２を参照して、この発明の実施例に従う高電圧高速スイッチングの用途で用いるのに好適なトランジスタ２０が記載される。
２つの併合ゲート２２、２２
1
を有する単一のＦＥＴ２０が図２に示される。すなわち、図２のＦＥＴ２０は、単一のデバイスであり
【００１１】
　上部Ｑ２は、ディプリーションモード、すなわち、通常オンであり、ディプリーションピンチオフ電圧Ｖｐ２を有する。上部Ｑ２のゲート２２1におけるゲート電圧Ｖｇ２は、示されるように０に設定される。しかしながら、特定の用途に応じて、ゲート電圧Ｖｇ２は任意の所望の値に設定されてもよい。
　【００１２】
　ＦＥＴ２０の下部Ｑ１は好ましくは、エンハンスメントモード、すなわち、通常オフであり、エンハンスメントしきい値電圧Ｖｔ１を有する。入力電圧信号が好ましくはゲート２２に接続されて、下部Ｑ１のゲート２２におけるゲート電圧Ｖｇ１を提供する。」
　
（ｂ）「【００１６】
  その結果、下部Ｑ１のドレインの揺れは実質的に低減され、すなわち、揺れはわずか数ボルトである。これは、
単一のＦＥＴが単独でスイッチングデバイスとして用いられる
　
（イ）他方、先願明細書等の上記摘記事項ｄ、ｇには、次のように記載されている。
ｄ　「…（略）…
図１０は
モノリシック常時オフＪＦＥＴ電源スイッチのピッチの概略図である
ｇ　「…（略）…オーミックコンタクト（８）は、図２３Ｈに示されるように、インプラントｐ型ゲート領域（７）上にゲート接触を形成するために、かつ、高くしたｎ型領域（６）上にデバイスに対するソースおよびドレイン接触を形成するために、次いで形成される。…（略）…」（再掲）
　
（ウ）当該摘記事項ｄ、ｇの記載事項並びにFIG.13及びFIG.23Hを勘案すると、先願明細書等のFIG.10に開示のスイッチは、ＥＪＦＥＴのゲートとＤＪＦＥＴのゲートの２つのゲートを有するデバイスであること、及びドレイン接触となるドレインオーミックコンタクトと、ソース接触となるソースオーミックコンタクトと、ゲート接触となる、制御回路に接続された第１のゲートオーミックコンタクトとを備えるデバイスであり、単独のスイッチングデバイスとして動作するトランジスタとなることは、当業者には明らかである。
　
　以上の事項を勘案すると、先願明細書等には、「デバイス」が「単一のトランジスタである」ことも実質的に開示されているに等しいといえる。
　仮に、先願明細書等に、「デバイス」が「単一のトランジスタである」ことが開示されているといえないとしても、先願発明において、「デバイス」として「単一のトランジスタである」ものを用いることにより新たな効果を奏するものでもない。
　したがって、仮に、相違点１が実質的なものであったとしても、当該相違点１は、課題を解決する手段を具体化するに当たっての設計上の微差に過ぎない。
　
（エ）以上検討したとおり、補正発明と先願発明との相違点は、存在しないか、あるいは存在したとしても実質的なものではないから、補正発明と先願発明とは実質的に同一である。
　したがって、補正発明は、先願明細書等に記載された発明と同一である。 
　
オ　独立特許要件についてのまとめ
　以上のとおり、補正発明は、先願明細書等に記載された発明と同一である。
　そして、補正発明の発明者が先願に係る発明の発明をした者と同一であるとも、また、本願の出願の時に、その出願人が先願の出願人と同一であるとも認められないので、補正発明は、特許法第２９条の２の規定により特許出願の際独立して特許を受けることができない。
　
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
３　補正の却下の決定についてのむすび　 
　以上のとおりであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１１に係る発明は、平成２４年８月１０日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載されている事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものである。
　
２　先願明細書の記載と先願発明
　原査定の拒絶の理由で引用された、本願の出願の日前の優先権主張の日を有する他の外国語特許出願であって、その出願後に国際公開された特願２００７−５４４４２１号（先願）の国際出願日における国際出願の先願明細書等には、「NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING」（Title）に関して、FIG.1〜FIG.25Dとともに上記「第２　２（２）イ（ア）先願明細書等の記載」に記載した事項が記載されており、先願明細書等には上記「第２　２（２）イ（イ）先願発明」に記載したとおりの先願発明が記載されている。 
  
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
　そうすると、上記「第２　２　本件補正についての検討」において検討したとおり、補正発明は、先願明細書等に記載された発明（先願発明）と同一であるから、本願発明も当然に、先願明細書等に記載された発明（先願発明）と同一である。
　
　そして、本願発明の発明者が先願に係る発明の発明者と同一であるとも、また、本願の出願の時に、その出願人が先願の出願人と同一であるとも認められないので、本願発明は、特許法第２９条の２の規定により特許を受けることができない。
  
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。