【事件の表示】
　特願２００１−２１３８２０「集積回路とメモリセルのトラップチャージ層のチャージ方法」拒絶査定不服審判事件〔平成１４年　２月　８日出願公開、特開２００２−　４３４４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１３年７月１３日（パリ条約による優先権主張２０００年７月１４日，米国）の出願であって，平成２３年１０月１１日付けで拒絶理由が通知され，平成２４年４月１６日に手続補正がされ，同年５月２日付けで拒絶査定がされ，これに対して，同年９月１０日に審判請求がされるとともに，手続補正がされたものである。
　その後，平成２４年１２月１７日付けで審尋がされ，平成２５年６月１８日に回答書が提出された。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２４年９月１０日にされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，本件補正の前後で特許請求の範囲は以下のとおりである。
　
〈補正前〉
「【請求項１】　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記半導体基板上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有することを特徴とする集積回路。
【請求項２】　前記半導体基板の上に配置された第１絶縁層をさらに有し，
　前記第１絶縁層の少なくとも一部は，ソース／ドレインチャネル領域の上に配置されることを特徴とする請求項１記載の集積回路。
【請求項３】　前記ソース／ドレインチャネル領域は，ウェル内のソース領域とドレイン領域の間にあり，
　前記ソース領域とドレイン領域は，ソース／ドレインバイアス電圧を半導体デバイスにかけるための電気的接点を有し，
　このソース／ドレインバイアス電圧は，プログラミング中は，ウェル／ソースバイアス電圧の極性とは反対である
ことを特徴とする請求項２記載の集積回路。
【請求項４】　前記ウェル領域はｐ型ドーパントを，ソース領域とドレイン領域はｎ型ドーパントを含有することを特徴とする請求項３記載の集積回路。
【請求項５】　前記トラップチャージ層の上に配置された第２絶縁層をさらに有し，
　前記制御ゲートは，この第２絶縁層の上に配置されることを特徴とする請求項１記載の集積回路。
【請求項６】　前記トラップチャージ層は，窒化シリコン層または微細結晶構造を含む二酸化シリコン層であることを特徴とする請求項１記載の集積回路。
【請求項７】　前記ウェル領域は第１ウェル領域で，さらに第２ウェル領域を含み，前記第１ウェル領域は前記第２ウェル領域内に配置されていることを特徴とする請求項１記載の集積回路。
【請求項８】　ウェハ上に配置されたトランジスタと，
　電気的にプログラム可能な読み取り専用メモリデバイスであるＥＰＲＯＭデバイスと，
　前記トランジスタとＥＰＲＯＭデバイスの上に配置され，トランジスタとＥＰＲＯＭデバイスを電気的に接続する相互接続構造を有する誘電体層と，
からなり，
　前記ＥＰＲＯＭは，
　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記半導体基板上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有する
ことを特徴とする集積回路。
【請求項９】　トラップチャージレイヤメモリセルのアレイにおいて，
　半導体基板内にある，ウェル領域内に形成されたソース領域とドレイン領域を有する，少なくとも２個のセルと，
　前記半導体基板上に堆積された誘電体層と，
　前記誘電体層の上に形成されたトラップチャージ層と，
　前記トラップチャージ層の上に形成された第２誘電体層と，
　前記第２誘電体層の上に形成され，ゲート−ソースバイアス電圧を５Ｖまたはそれ以下に制御する制御ゲートと，
　少なくとも２つの異なる電圧および少なくとも−０．５Ｖの負のウェル−ソースバイアス電圧を提供するウェル接続部と，からなり，
　前記トラップチャージ層にチャージする電流は，ソースからドレインへの電子電流により開始される
ことを特徴とするトラップチャージレイヤメモリセルのアレイ。」
　
〈補正後〉
「【請求項１】
　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記ウェル領域上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有することを特徴とする集積回路。
【請求項２】
　前記半導体基板の上に配置された第１絶縁層をさらに有し，
　前記第１絶縁層の少なくとも一部は，ソース／ドレインチャネル領域の上に配置されることを特徴とする請求項１記載の集積回路。
【請求項３】
　前記ソース／ドレインチャネル領域は，ウェル内のソース領域とドレイン領域の間にあり，
　前記ソース領域とドレイン領域は，ソース／ドレインバイアス電圧を半導体デバイスにかけるための電気的接点を有し，
　このソース／ドレインバイアス電圧は，プログラミング中は，ウェル／ソースバイアス電圧の極性とは反対である
ことを特徴とする請求項２記載の集積回路。
【請求項４】
　前記半導体基板に接続される基板用電気接点をさらに有し，
　前記基板用電気接点は接地電位に接続される
ことを特徴とする請求項１記載の集積回路。
【請求項５】
　前記トラップチャージ層の上に配置された第２絶縁層をさらに有し，
　前記制御ゲートは，この第２絶縁層の上に配置される
ことを特徴とする請求項１記載の集積回路。
【請求項６】
　前記トラップチャージ層は，窒化シリコン層または微細結晶構造を含む二酸化シリコン層である
ことを特徴とする請求項１記載の集積回路。
【請求項７】
　前記ウェル領域は第１ウェル領域で，さらに第２ウェル領域を含み，前記第１ウェル領域は前記第２ウェル領域内に配置されている
ことを特徴とする請求項１記載の集積回路。
【請求項８】
　ウェハ上に配置されたトランジスタと，
　電気的にプログラム可能な読み取り専用メモリデバイスであるＥＰＲＯＭデバイスと，
　前記トランジスタとＥＰＲＯＭデバイスの上に配置され，トランジスタとＥＰＲＯＭデバイスを電気的に接続する相互接続構造を有する誘電体層と，からなり，
　前記ＥＰＲＯＭは，
　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記ウェル領域上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有する
ことを特徴とする集積回路。
【請求項９】
　トラップチャージレイヤメモリセルのアレイにおいて，
　半導体基板内にある，ウェル領域内に形成されたソース領域とドレイン領域を有する，少なくとも２個のセルと，
　前記ウェル領域上に堆積された誘電体層と，
　前記誘電体層の上に形成されたトラップチャージ層と，
　前記トラップチャージ層の上に形成された第２誘電体層と，
　前記第２誘電体層の上に形成され，ゲート−ソースバイアス電圧を５Ｖまたはそれ以下に制御する制御ゲートと，
　少なくとも２つの異なる電圧および少なくとも−０．５Ｖの負のウェル−ソースバイアス電圧を提供するウェル接続部と，からなり，
　前記トラップチャージ層にチャージする電流は，ソースからドレインへの電子電流により開始される
ことを特徴とするトラップチャージレイヤメモリセルのアレイ。
【請求項１０】
　前記半導体基板に接続される基板用電気接点をさらに有し，
　前記基板用電気接点は接地電位に接続される
ことを特徴とする請求項９記載のトラップチャージレイヤメモリセルのアレイ。」
　
２　補正事項の整理
　本件補正を整理すると以下のとおりとなる。
〈補正事項１〉
　補正前の請求項１の「前記半導体基板上に配置されるトラップチャージ層」を，補正後の請求項１の「前記ウェル領域上に配置されるトラップチャージ層」とすること。
〈補正事項２〉
　補正前の請求項４の「前記ウェル領域はｐ型ドーパントを，ソース領域とドレイン領域はｎ型ドーパントを含有することを特徴とする請求項３記載の集積回路」を，補正後の請求項４の「前記半導体基板に接続される基板用電気接点をさらに有し，　前記基板用電気接点は接地電位に接続されることを特徴とする請求項１記載の集積回路。」とすること。
〈補正事項３〉
　補正前の請求項８の「前記半導体基板上に配置されるトラップチャージ層」を，補正後の請求項８の「前記ウェル領域上に配置されるトラップチャージ層」とすること。
〈補正事項４〉
　補正前の請求項９の「前記半導体基板上に堆積された誘電体層と」を，補正後の請求項９の「前記ウェル領域上に堆積された誘電体層と」とすること。
〈補正事項５〉
　補正後の請求項１０を加入すること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
〈補正事項１について〉
　補正事項１は，補正前の請求項１における発明特定事項である「トラップチャージ層」について，補正前に「前記半導体基板上に配置される」としていたところ，補正後には「前記ウェル領域上に配置される」として，その配置される箇所についてより限定するものであるから，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「前記ウェル領域上に配置されるトラップチャージ層」は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。）の段落【００１０】〜【００１８】及び図１〜３に記載されているから，補正事項１は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項２について〉
　補正事項２は，補正前の請求項４の「前記ウェル領域はｐ型ドーパントを，ソース領域とドレイン領域はｎ型ドーパントを含有すること」との文言を削除するとともに，補正後の請求項４の「前記半導体基板に接続される基板用電気接点をさらに有し，　前記基板用電気接点は接地電位に接続されること」との文言を加入し，更に，補正前においては請求項３を引用していたところ，補正後においては請求項１を引用するようにしたものである。それゆえ，補正事項２は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当せず，また，同法第１７条の２第４項第１号，第３号及び第４号に掲げる請求項の削除，誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。したがって，補正事項２は，特許法第１７条の２第４項に規定する要件を満たさない。
　
〈補正事項３について〉
　補正事項３は，前記〈補正事項１について〉において述べた理由と同様の理由により，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，トランジスタとメモリデバイスを相互接続構造により接続して集積回路を構成したものにおいて，「前記ウェル領域上に配置されるトラップチャージ層」を備えることは，当初明細書等の段落【００１０】〜【００１８】及び【００２９】，ならびに図１〜３，５に記載されているから，補正事項３は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項４について〉
　補正事項４は，補正前の請求項９における発明特定事項である「誘電体層」について，補正前に「前記半導体基板上に堆積された」としていたところ，補正後には「前記ウェル領域上に堆積された」として，その堆積される箇所についてより限定するものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　また，「前記ウェル領域上に堆積された誘電体層」は，当初明細書等の段落【００１０】〜【００１８】及び【請求項９】，ならびに図１〜３に記載されているといえるから，補正事項４は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
〈補正事項５について〉
　補正事項５は新たな請求項を追加するものであるから，特許法第１７条の２第４項第１号〜第４号に掲げる請求項の削除，特許請求の範囲の減縮，誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。したがって，補正事項５は，特許法第１７条の２第４項に規定する要件を満たさない。
　
４　補正の目的の適否についてのまとめ
　以上のとおりであるから，前記〈補正事項２〉及び〈補正事項５〉に記載した補正事項を含む本件補正は，特許法第１７条の２第４項各号に掲げる，請求項の削除，特許請求の範囲の減縮，誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当せず，特許法第１７条の２第４項の規定を満たしていない。
　
５　独立特許要件の有無の検討
　上記のとおり，本件補正は，特許法第１７条の２第４項の規定を満たしていないが，本件補正は同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正事項を含むことから，以下においては，仮に，前記〈補正事項２〉及び〈補正事項５〉に記載した補正事項が，同法第１７条の２第４項の規定を満たしているものとして，本件補正が，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて更に検討する。
　
（１）本件補正後の発明について
　本件補正後の特許請求の範囲の請求項１〜１０に係る発明のうち，請求項１に係る発明は，その請求項１に記載されている事項により特定される以下のとおりのもの（以下「本願補正発明」という。）である。
「【請求項１】
　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記ウェル領域上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有することを特徴とする集積回路。」
　
（２）刊行物に記載された発明
引用例：　特開昭５９−７５６７１号公報
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭５９−７５６７１号公報（以下「引用例」という。）には，第１図〜第９図とともに，以下の記載がある。（下線は当審において付加。以下同様。）
　
ア　発明の目的
「
本発明は，電気的に書き込み可能な絶縁ゲート型不揮発生半導体記憶装置（審決注：絶縁ゲート型不揮発性半導体記憶装置の誤記と認める。）への書き込みおよび消去方式に関するものである
　・・・（中略）・・・
　本発明の目的は，従来の不揮発性記憶素子の書き込み，消去における上記欠点を克服し，（１）書き込みと読み出しおよび消去を同じ電圧レベルで行え，かつ（２）書き込みと消去の繰り返しに伴う，記憶素子の劣化の少ない，不揮発性記憶素子への書き込み，および消去方式を提供することにある。」
（１ページ右下欄１行〜２ページ左下欄８行）
　
イ　発明の概要
「
不揮発性記憶素子の書き込み，消去は，絶縁膜を通して注入される電荷担体の量を制御することにその本質がある。従来方式ではドレイン電位の高低により、その制御を行っていたが，本方式では、基板電位の高低により、その制御を行うことを特徴としている
　
第４図は，本書き込み方式を実現するための素子の一構成例である
　第５図は，本書き込み方式の原理を示している。
ｎチャネルの素子においては，チャネル８３を走行する電子の流れ８ａにより，ドレイン８２近傍において電子，正孔対が電離誘起されるが，そのうちの正孔は，大部分が基板電流として基板８１に流れ込む。この際，チャネル不純物濃度が高いと，基板電流を構成する正孔を種として，二次イオン化により，電子，正孔対が表面空乏層中に誘起される。二次イオン化により発生した電子は，表面に向けて加速されるが，そのうちの一部は，絶縁膜障壁を越えるに足るエネルギーを有するようになり，絶縁膜８４中に注入される
　第６図は，二次イオン化の種となる，基板電流のゲート電圧依存性の一例を，ドレイン電圧をパラメータとして示している。また，第７図は，二次イオン化により発生した電子が，絶縁膜中に注入される割合を，基板電流との比として示している。
これらから，電子の注入は，ドレインとゲートに適当な正の電位を印加し，かつ基板を適当な負の電位に保ったときに限り生ずることが知れる
　この発明は，係る構造の素子における，電子または正孔の注入量の制御を，上記した特性に基づき，基板電位の制御により行うことを特徴としている。
　
また，このメモリ素子が，基板と導電型の異なる島領域（ウェル）中に形成されている場合についても，ウェルの電位の制御により，書き込み，読み出しの際の注入量の制御が同様に行えることは前記議論から自明である
（２ページ左下欄１０行〜３ページ左上欄１１行）
　
ウ　実施例
「（実施例１）
　
第８図は，前述したＭＯＳ−Ｔｒ　Ｑ
４
を用いて，メモリ素子の記憶情報単位を構成した本発明の実施例の主要部分を示す９１，９２はそれぞれＸ選択線，Ｙ選択線であり，その終端はそれぞれＸアドレス選択回路Ｙアドレス選択回路につながる。９５は，本発明の特徴となる基板電位の制御を行うための書き込み選択線である
　第９図は，本実施例のメモリ素子の書き込み特性を示したものである。（ａ）はＹ選択線に各種の電位を付加し，同時にＸ選択線に幅１００μｓのパルス電圧を加え，素子のスレッショルド電圧の変化を測定したものである。書き込み選択線の電位は，−５Ｖとした。（ｂ）は，書き込み特性の，書き込み選択線電位依存性を示している。これから，
Ｘ選択線とＹ選択線にＨｉｇｈレベルを印加し，かつ，書き込み選択線に負の電位を印加することで，書き込みに対応するスレッショルド電圧の変化を引越すことができる
　第１表は，従来方式によるメモリ素子の電位関係であり，第２表の実施例によるメモリ素子の電位関係と比較するために示した。従来方式では，その書き込み時にＸ選択線，Ｙ選択線に，読み出し時の電位（＋５Ｖ）を大きく越える電圧を印加する必要がある。一方，
本実施例においては書き込み選択線の電位を，書き込み時に−５Ｖとすることにより，Ｘ，Ｙの各選択線の電位は，読み出し時の電位レベルに保ったまま，書き込みが可能となる
　第１表
　（略）
　第２表
」
（３ページ左上欄１３行〜同ページ左下欄最下部）
　
エ　図面の簡単な説明
「
第４図；７１・・・半導体基板，７２・・・ソース領域，７３・・・ドレイン領域，７４・・・チャネル領域，７５・・・第一ゲート絶縁膜（例えばＳｉＯ
２
），７６・・・第二ゲート絶縁膜（例えばＳｉ
３
Ｎ
４
），７７・・・制御ゲート第５図；８１・・・半導体基板，８２・・・ドレイン領域，８３・・・チャネル領域，８４・・・ゲート絶縁膜，８５・・・ゲート電極
（４ページ右上欄１６行〜同ページ左下欄３行）
　
　ここで，上記イ，エの記載とともに第４図を参照すると，半導体基板７１内にソース領域７２，ドレイン領域７３及びチャネル領域７４が配置され，第一ゲート絶縁膜７５，第二ゲート絶縁膜７６及び制御ゲート７７については，この積層順で半導体基板７１の表面上に配置されていることがわかる。
　また，上記イには，「また，このメモリ素子が，基板と導電型の異なる島領域（ウェル）中に形成されている場合についても，ウェルの電位の制御により，書き込み，読み出しの際の注入量の制御が同様に行えることは前記議論から自明である」と記載されているところ，ここでいう「基板」は，半導体基板であり，ウェル自体は半導体からなる領域であるから，第４図に示されている素子をウェル中に形成するにあたっては，ソース領域７２，ドレイン領域７３及びチャネル領域７４はウェル中に配置され，第一ゲート絶縁膜７５，第二ゲート絶縁膜７６及び制御ゲート７７については，ウェル上に配置されることになることは明らかである。
　また，第５〜７図に関して上記イには，「チャネル８３を走行する電子の流れ８ａにより，ドレイン８２近傍において電子，正孔対が電離誘起されるが，そのうちの正孔は，大部分が基板電流として基板８１に流れ込む。この際，チャネル不純物濃度が高いと，基板電流を構成する正孔を種として，二次イオン化により，電子，正孔対が表面空乏層中に誘起される。二次イオン化により発生した電子は，表面に向けて加速されるが，そのうちの一部は，絶縁膜障壁を越えるに足るエネルギーを有するようになり，絶縁膜８４中に注入される」と記載されていることから，ドレイン領域近傍からの正孔による基板電流が形成される必要があり，そのために基板の電位を設定することがわかる。
　ところで，前述のとおり，素子をウェル中に形成するにあたっては，ソース領域，ドレイン領域及びチャネル領域はウェル中に配置されることになるところ，ドレイン領域からの正孔による基板電流を形成するためには，当該ドレイン領域が形成されているウェルの電位を設定する必要があり，この際，ウェルに印加する電圧については，半導体基板に直接素子を形成した場合における半導体基板に印加する電圧と同様にすることは明らかである。
　また，上記ウの記載における「前述したＭＯＳ−Ｔｒ　Ｑ４」は，第４図に示され，上記イにおいて説明されている素子を指しており，これには，前記「このメモリ素子が，基板と導電型の異なる島領域（ウェル）中に形成されている場合」も含むことは明らかである。
　そうすると，引用例には，第８図にＱ４として記された素子として，第４図に示された素子をウェル中に形成したものを用い，この際，ソース領域７２，ドレイン領域７３及びチャネル領域７４はウェル中に配置され，第一ゲート絶縁膜７５，第二ゲート絶縁膜７６及び制御ゲート７７は，ウェル上に配置されたものであり，ウェルには，第２表に記載されたとおり，書き込み時には−５Ｖを印加し，読み込み時には０Ｖとすることが記載されているといえる。
　
　また，第４図に示されたものについても，上記イに「本書き込み方式の原理」として記載されていることと同様に，「二次イオン化により発生した電子は，表面に向けて加速されるが，そのうちの一部は，絶縁膜障壁を越えるに足るエネルギーを有するようになり，」第一ゲート絶縁膜７５及び第二ゲート絶縁膜７６からなる絶縁膜「中に注入される」ことは明らかである。
　
　上記アの記載から，第４図にかかる素子を用いて絶縁ゲート型不揮発性半導体記憶装置を構成することは明らかである。
　
　以上を総合すると，引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「絶縁ゲート型不揮発性半導体記憶装置であって，
　半導体基板と導電型が異なるウェル中に形成されているメモリ素子を含み，
　前記メモリ素子は，
　ソース領域７２，ドレイン領域７３及びチャネル領域７４が前記ウェル中に配置され，
　第一ゲート絶縁膜７５，第二ゲート絶縁膜７６及び制御ゲート７７が，この積層順で前記ウェル上に配置され，
　第一ゲート絶縁膜７５及び第二ゲート絶縁膜７６からなる絶縁膜中には，二次イオン化により発生した電子が注入されるものであり，
　前記ウェルには，書き込み時には−５Ｖを印加され，読み込み時には０Ｖを印加されるものである，
　絶縁ゲート型不揮発性半導体記憶装置。」
　
（３）対比
　本願補正発明と引用発明とを比較する。
　
・引用発明の「ウェル」が，「半導体基板」内に形成されていることは明らかであり，また，「前記ウェルには，書き込み時には−５Ｖを印加され，読み込み時には０Ｖを印加されるものである」。一方，本願補正発明の「半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域」にあっては，「ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されている」ことにより，「ウェル領域」自体が「少なくとも２つの異なる電圧を受けるよう」にされることは明らかである。
　そうすると，引用発明の「ウェル」であって，「前記ウェルには，書き込み時には−５Ｖを印加され，読み込み時には０Ｖを印加されるものである」ものと，本願補正発明の「半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域」とは，「半導体基板内に配置され，少なくとも２つの異なる電圧を受けるように構成されているウェル領域」である点で一致する。
　
・引用発明の「第一ゲート絶縁膜７５及び第二ゲート絶縁膜７６からなる絶縁膜中には，二次イオン化により発生した電子が注入されるものであ」るから，当該「絶縁膜」は，本願補正発明の「トラップチャージ層」に相当する。
　そうすると，引用発明における「第一ゲート絶縁膜７５，第二ゲート絶縁膜７６及び制御ゲート７７が，この積層順で前記ウェル上に配置され」ている構成は，本願補正発明の「前記ウェル領域上に配置されるトラップチャージ層，及び前記トラップチャージ層の上に配置される制御ゲート」に相当する。
　
・引用発明の「絶縁ゲート型不揮発性半導体記憶装置」は，本願補正発明の「集積回路」に相当する。
　
　したがって，引用発明と本願補正発明とは，
「半導体基板内に配置され，少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記ウェル領域上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有することを特徴とする集積回路。」
である点で一致する。
　
　一方両者は，以下の点で相違する。
《相違点》
　本願補正発明は，「電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域」を備えるのに対して，引用発明は「少なくとも２つの異なる電圧を受けるように構成されているウェル領域」に対応する構成は備えるものの，「電気接点を具備」し，「前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域」であることまでは特定されていない点。
　
（４）判断
　上記相違点について検討する。
　
　引用発明においては，「前記ウェルには，書き込み時には−５Ｖを印加され，読み込み時には０Ｖを印加されるものである」ところ，これら−５Ｖ及び０Ｖの各電圧をウェルに印加するにあたっては，前記各電圧を発生する電圧源をウェルに接続することは当然の事項であり，そのために，ウェルに電気的接続を行うための電気接点を設けることは当業者に自明なことである。
　それゆえ，引用発明においても，ウェルに電気的接続を行うための接点を設け，当該接点に対して前記−５Ｖ及び０Ｖの各電圧を印加するようにして，相違点に係る，「電気接点を具備」し，「前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域」を備えるものといえる。
　また，仮にそうでないとしても，引用発明において，ウェルに電気的接続を行うための接点を設け，当該接点に対して前記−５Ｖ及び０Ｖの各電圧を印加するようにすることは，当業者が適宜になし得たことである。
　したがって，前記相違点は実質的な相違点ではなく，仮にそうでないとしても，当業者が適宜になし得た範囲に含まれる程度のものである。
　
（５）小括
　よって，本願補正発明は，引用発明と同一であるから，特許法第２９条第１項第３号に該当し，仮にそうでないとしても，本願補正発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができない。
　
６　まとめ
　以上のとおりであるから，本件補正は，前記〈補正事項２〉及び〈補正事項５〉に記載した補正事項が特許法第１７条の２第４項の規定を満たしていないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また，仮に，前記〈補正事項２〉及び〈補正事項５〉に記載した補正事項が同法第１７条の２第４項の規定を満たすものであるとしても，本願補正発明が，特許出願の際独立して特許を受けることができないものであるから，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２４年９月１０日にされた手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明は，平成２４年４月１６日にされた手続補正により補正された明細書，特許請求の範囲及び図面の記載から見て，その請求項１に記載された事項により特定される以下のとおりのものである。（以下「本願発明」という。）
　
「【請求項１】　半導体基板内に配置され，電気接点を具備するウェル領域で，前記ウェル用電気接点が少なくとも２つの異なる電圧を受けるように構成されているウェル領域，
　前記半導体基板上に配置されるトラップチャージ層，及び
　前記トラップチャージ層の上に配置される制御ゲート
を有することを特徴とする集積回路。」
　
２　引用発明
　引用発明は，前記第２の５「（２）刊行物に記載された発明」に記載したとおりのものである。
　
３　対比・判断
　前記第２「１　本件補正の内容」〜第２「３　補正の目的の適否及び新規事項の追加の有無についての検討」において記したように，本願補正発明は，補正前の請求項１における発明特定事項である「トラップチャージ層」について，補正前に「前記半導体基板上に配置される」としていたところ，補正後には「前記ウェル領域上に配置される」として，その配置される箇所についてより限定したものである。言い換えると，本願発明は，本願補正発明から前記各限定を除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２　５「（３）対比」〜第２　５「（５）小括」において検討したとおり，引用発明と同一であり，仮にそうでないとしても，引用発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，引用発明と同一であり，仮にそうでないとしても，当業者が容易に発明をすることができたものである。
　よって，本願発明は，特許法第２９条第１項第３号に該当し，仮にそうでないとしても，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。