(57)【要約】【課題】半導体基板の外周部に生じる段差に起因する半導体基板の欠け等を低減する。【解決手段】ハードマスクとなるシリコン酸化膜ＨＭＦをパターニングする工程では、半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域には、フォトレジストパターンは形成されない。次に、シリコン酸化膜ＨＭＦをパターニングする際のエッチング処理を行う工程では、外周領域に位置するシリコン酸化膜ＨＭＦの部分が除去されて、半導体基板ＳＵＢが露出する。次に、シリコン酸化膜ＨＭＦをエッチングマスクとして半導体基板ＳＵＢにエッチング処理を行う工程では、外周領域の半導体基板ＳＵＢの表面の位置が下げられて、段差が、半導体基板ＳＵＢにおける、チップ形成領域ＴＦＲにより近い位置に形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面に素子形成領域を規定する工程と、
前記素子形成領域に半導体素子を形成する工程と、
前記半導体素子を覆うように、第１絶縁膜を形成する工程と、
前記第１絶縁膜に第１エッチング処理を行うことにより、前記半導体素子を電気的に分離する素子分離部のパターンに対応した開口部を有するマスクを形成する工程と、
前記マスクを第１エッチングマスクとして第２エッチング処理を行うことにより、前記半導体基板の前記表面から第１深さに達する分離溝を形成する工程と、
前記分離溝内に第２絶縁膜を形成することにより前記素子分離部を形成する工程と
を有し、
前記マスクを形成する工程では、前記マスクは、前記半導体基板の外周部における、前記半導体基板の外周端から前記半導体基板の内側へ向かって第１距離に至る外周領域を除く態様で形成され、
前記分離溝を形成する工程では、前記外周領域に位置する前記半導体基板の部分に前記第２エッチング処理が行われる、半導体装置の製造方法。
【請求項２】
前記マスクを形成する工程では、前記第１距離は、０．５ｍｍ以上３．０ｍｍ以下に設定された、請求項１記載の半導体装置の製造方法。
【請求項３】
前記分離溝を形成する工程では、前記第１深さは、少なくとも１μｍに設定された、請求項１記載の半導体装置の製造方法。
【請求項４】
前記マスクを形成する工程は、
前記第１絶縁膜をパターニングするフォトレジストに周辺露光を行うことにより、前記外周領域に位置する前記フォトレジストの部分を除去する工程と、
前記フォトレジストを第２エッチングマスクとして前記第１絶縁膜に前記第１エッチング処理を行う工程と
を含む、請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体素子を形成する工程は、パワー半導体素子を形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項６】
前記パワー半導体素子を形成する工程は、高耐圧ＭＯＳトランジスタを形成する工程を含む、請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基板に規定された素子形成領域と、
前記素子形成領域に形成された半導体素子と、
前記半導体基板の表面から第１深さにわたり形成され、前記半導体素子を電気的に分離する素子分離部と、
前記半導体素子を覆うように形成された層間絶縁膜と
を備え、
前記半導体基板の外周部における、前記半導体基板の外周端から前記半導体基板の内側へ向かって第１距離に至る外周領域に位置する前記半導体基板の部分の表面は、前記素子形成領域に位置する前記半導体基板の部分の表面よりも低い位置にある、半導体装置。
【請求項８】
前記第１距離は、０．５ｍｍ以上３．０ｍｍ以下である、請求項７記載の半導体装置。
【請求項９】
前記第１深さは、少なくとも１μｍである、請求項７記載の半導体装置。
【請求項１０】
前記半導体素子は、パワー半導体素子を含む、請求項７記載の半導体装置。
【請求項１１】
前記パワー半導体素子は、高耐圧ＭＯＳトランジスタを含む、請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、たとえば、パワー系半導体素子を搭載した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
高耐圧パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の複数の半導体素子を搭載した半導体装置には、複数の半導体素子を互いに電気的に絶縁するために、比較的深い分離構造が形成される半導体装置がある。このような深い分離構造はＤＴＩ（Deep Trench Isolation）構造と呼ばれている。
【０００３】
ＤＴＩ構造では、シリコン酸化膜等のハードマスクをエッチングマスクとして、半導体基板にエッチング処理を行うことにより、深さ約１μｍ〜１０μｍ程度の比較的深いトレンチが形成され、次に、そのトレンチ内に絶縁膜が形成されることになる。
【０００４】
このとき、半導体製造装置等に起因して、半導体基板の外周部に形成されるハードマスクの膜厚は、半導体基板の内側の領域に形成されるハードマスクの膜厚よりも薄くなる。そうすると、エッチング処理を行っている間に、半導体基板の外周部では、ハードマスクの部分が除去されて、半導体基板が露出する領域が生じることがある。
【０００５】
露出した半導体基板の領域は、トレンチが形成されるまでの間に、エッチングされ続けることになる。このため、半導体基板の外周部では、半導体基板がエッチングされた領域とエッチングされていない領域との間で段差が生じることになる。トレンチが形成された半導体基板は、次の工程へ搬送されて、所定の半導体製造装置によって、半導体基板に所定の処理が行われる。
【０００６】
半導体製造装置において半導体基板に処理を行う際には、所定の保持部材によって半導体基板が保持される。また、半導体基板を搬送する際にも、所定の保持部材によって半導体基板が保持される。そのような保持部材としては、半導体基板の外周部を単に挟み込む態様の保持部材がある。また、半導体基板の外周部を挟み込んだ状態で回転する態様の保持部材がある。
【０００７】
特に、ＤＴＩ構造が形成された以降の工程では、半導体基板の外周部に段差が生じた状態で、その外周部が保持部材に挟み込まれることになる。このとき、保持部材が半導体基板の外周部に生じた段差に干渉して、半導体基板の一部が欠けてしまう場合がある。また、半導体基板が割れてしまう場合がある。
【０００８】
このような問題を解消するために、従来、種々の提案がなされている。たとえば、特許文献１では、半導体基板の外周部に生じた段差に研磨処理を行うことによって、段差を軽減する手法が提案されている。特許文献２では、半導体基板の外周部を覆う保護膜を追加的に形成し、トレンチを形成する際のエッチング処理によって、外周部がエッチングされるのを阻止する手法が提案されている。また、特許文献２では、トレンチを形成する際のエッチング処理によって、外周部がエッチングされないように、外周部にクランプを装着する手法も提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２７７０５０号公報
【特許文献２】特開２０１１−６１０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＤＴＩ構造を形成する際に、半導体基板の外周部に生じる段差に起因する半導体基板の欠け等を低減することが求められている。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の表面に素子形成領域を規定する。素子形成領域に半導体素子を形成する。半導体素子を覆うように、第１絶縁膜を形成する。第１絶縁膜に第１エッチング処理を行うことにより、半導体素子を電気的に分離する素子分離部のパターンに対応した開口部を有するマスクを形成する。マスクを第１エッチングマスクとして第２エッチング処理を行うことにより、半導体基板の表面から第１深さに達する分離溝を形成する。分離溝内に第２絶縁膜を形成することにより素子分離部を形成する。マスクを形成する工程では、マスクは、半導体基板の外周部における、半導体基板の外周端から半導体基板の内側へ向かって第１距離に至る外周領域を除く態様で形成される。分離溝を形成する工程では、外周領域に位置する記半導体基板の部分に第２エッチング処理が行われる。
【００１３】
他の実施の形態に係る半導体装置は、素子形成領域と半導体素子と素子分離部と層間絶縁膜とを備えている。素子形成領域は、半導体基板に規定されている。半導体素子は、素子形成領域に形成されている。素子分離部は、半導体基板の表面から第１深さにわたり形成され、半導体素子を電気的に分離する。層間絶縁膜は、半導体素子を覆うように形成されている。半導体基板の外周部における、半導体基板の外周端から半導体基板の内側へ向かって第１距離に至る外周領域に位置する半導体基板の部分の表面は、素子形成領域に位置する半導体基板の部分の表面よりも低い位置にある。
【発明の効果】
【００１４】
一実施の形態に係る半導体装置の製造方法によれば、半導体基板の欠け等が生じるのを低減することができる。
【００１５】
他の実施の形態に係る半導体装置によれば、半導体基板の欠け等を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程における、図１に示す二点鎖線内の半導体基板の外周部を含む部分を示す部分拡大断面図である。
【図３】同実施の形態において、図１および図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程における、図３に示す二点鎖線内の半導体基板の外周部を含む部分を示す部分拡大断面図である。
【図５】同実施の形態において、図３および図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程における、図５に示す二点鎖線内の半導体基板の外周部を含む部分を示す部分拡大断面図である。
【図７】同実施の形態において、図５および図６に示す工程の後に行われる工程を示す断面図である。
【図８】比較例に係る半導体装置の製造方法の一工程を示す、半導体基板の外周部を含む部分を示す部分拡大断面図である。
【図９】図８に示す工程の後に行われる工程を示す部分拡大断面図である。
【図１０】比較例に係る半導体装置の製造方法の問題点を説明するための第１の部分拡大断面である。
【図１１】比較例に係る半導体装置の製造方法の問題点を説明するための第２の部分拡大断面図である。
【図１２】比較例に係る、半導体装置の製造方法の問題点を解消するための手法を示す第１の部分拡大断面図である。
【図１３】比較例に係る、半導体装置の製造方法の問題点を解消するための手法を示す第２の部分拡大断面図である。
【図１４】比較例に係る、半導体装置の製造方法の問題点を解消するための手法を示す第３の部分拡大断面図である。
【図１５】同実施の形態において、半導体装置の製造方法の作用効果を説明するための、半導体基板の外周部を含む部分を示す部分拡大断面図である。
【発明を実施するための形態】
【００１７】
実施の形態
実施の形態に係る、高耐圧パワーＭＯＳ半導体素子を備え、ＤＴＩ構造を備えた半導体装置の製造方法について説明する。
【００１８】
まず、図１に示すように、半導体基板ＳＵＢに、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲ、高耐圧ＰＭＯＳトランジスタ形成領域ＨＶＰＲおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ形成領域ＣＭＲを含むチップ形成領域ＴＦＲが規定される。
【００１９】
次に、高耐圧ＮＭＯＳトランジスタ形成領域ＨＶＮＲに、高耐圧ＮＭＯＳトランジスタＨＶＮが形成され、高耐圧ＰＭＯＳトランジスタ形成領域ＨＶＰＲに、高耐圧ＰＭＯＳトランジスタＨＶＰが形成される。ＣＭＯＳトランジスタ形成領域ＣＭＲに、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴが形成される。
【００２０】
次に、高耐圧ＮＭＯＳトランジスタＨＶＮ、高耐圧ＰＭＯＳトランジスタＨＶＰ、ＮＭＯＳトランジスタＮＭＴおよびＰＭＯＳトランジスタＰＭＴ等を覆うように、たとえば、シリコン酸化膜ＨＭＦが形成される。このシリコン酸化膜ＨＭＦは、ハードマスクとなる。次に、シリコン酸化膜ＨＭＦにフォトレジストを塗布し、所定の写真製版処理を行うことにより、トレンチを形成するためのフォトレジストパターンＰＲＰが形成される。
【００２１】
このとき、図２に示すように、半導体基板ＳＵＢの外周部ＷＰＲでは、半導体基板ＳＵＢの外周端から距離Ｌ（０．５ｍｍ〜３．０ｍｍ）までの領域に位置するフォトレジストには周辺露光が行われて、フォトレジストパターンは形成されない。
【００２２】
次に、図３に示すように、そのフォトレジストパターンＰＲＰをエッチングマスクとして、シリコン酸化膜ＨＭＦにエッチング処理を行うことにより、シリコン酸化膜を貫通する開口部ＴＰが形成される。
【００２３】
このとき、図４に示すように、半導体基板ＳＵＢの外周部ＷＰＲでは、半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域に位置するシリコン酸化膜ＨＭＦの部分が除去されて、半導体基板ＳＵＢの表面が露出する。こうして、シリコン酸化膜ＨＭＦからなるハードマスクが形成される。
【００２４】
次に、図５に示すように、シリコン酸化膜ＨＭＦをハードマスク（エッチングマスク）として、半導体基板ＳＵＢにエッチング処理を行い、半導体基板ＳＵＢの表面から約１μｍ〜１０μｍ程度の比較的深いトレンチＤＴＣが形成される。
【００２５】
このとき、図６に示すように、半導体基板ＳＵＢの外周部ＷＰＲにおける外周領域では、露出している半導体基板ＳＵＢの部分がエッチングされて、半導体基板ＳＵＢの表面が、チップ形成領域ＴＦＲの半導体基板の表面よりも低い位置に下げられることになる。
【００２６】
次に、図７に示すように、トレンチＤＴＣ内に、たとえば、シリコン酸化膜ＳＯＦが充填されて、素子分離部ＥＩＰが形成される。その後、半導体基板ＳＵＢの上に、層間絶縁膜および配線層を含む多層配線構造ＭＩＬが形成されて、半導体装置の主要部分が完成する。
【００２７】
上述した半導体装置の製造方法では、比較的深いトレンチＤＴＣを形成する際に、半導体基板ＳＵＢの外周部ＷＰＲにおける、半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域に位置する半導体基板ＳＵＢの部分もエッチングされることになる。これにより、半導体基板ＳＵＢを保持部材によって保持する際に、保持部材が半導体基板ＳＵＢの外周部ＷＰＲに形成された段差に干渉するのを抑制することができる。
【００２８】
このことについて、比較例に係る半導体装置の製造方法と比べて説明する。なお、比較例において、実施の形態に係る半導体装置の構成と同じ構成については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００２９】
まず、半導体基板ＳＵＢに高耐圧ＮＭＯＳトランジスタ等のパワー半導体素子が形成される（図１参照）。そのパワー半導体素子を覆うように、ハードマスクとなるシリコン酸化膜ＨＭＦが形成される（図１および図８参照）。このとき、図８に示すように、製造装置等に起因して、半導体基板ＳＵＢの外周部ＷＰＲに形成されるシリコン酸化膜ＨＭＦの膜厚は、半導体基板ＳＵＢの内側の領域に形成されるシリコン酸化膜ＨＭＦの膜厚よりも薄くなる。
【００３０】
次に、シリコン酸化膜ＨＭＦにフォトレジストを塗布し、所定の写真製版処理を行うことにより、トレンチを形成するためのフォトレジストパターンＰＲＰが形成される。このとき、半導体基板ＳＵＢを回転させながらフォトレジストが塗布されるため、半導体基板ＳＵＢの外周部ＷＰＲでは、フォトレジストは飛ばされてしまう。そのため、図８に示すように、外周部ＷＰＲでは、フォトレジストパターンは形成されない部分と、形成されたとしても、非常に薄いフォトレジストパターンが形成された部分とが存在する。
【００３１】
次に、図９に示すように、フォトレジストパターンＰＲＰをエッチングマスクとして、シリコン酸化膜ＨＭＦにエッチング処理が行われて、ハードマスクとなるシリコン酸化膜ＨＭＦのパターンが形成される。次に、そのシリコン酸化膜ＨＭＦをエッチングマスクとして半導体基板ＳＵＢにエッチング処理を行うことにより、チップ形成領域ＴＦＲには、深さ１μｍ〜１０μｍ程度の深いトレンチＤＴＣが形成される。
【００３２】
シリコン酸化膜ＨＭＦにエッチング処理を行っている間に、半導体基板ＳＵＢの外周部ＷＰＲでは、相対的に薄いシリコン酸化膜ＨＭＦの部分が除去されて、半導体基板ＳＵＢが露出する領域が生じる。外周部ＷＰＲに露出した半導体基板ＳＵＢの領域は、トレンチＤＴＣが形成されるまでの間、エッチングされ続けることになる。このため、半導体基板ＳＵＢの外周部ＷＰＲでは、半導体基板ＳＵＢがエッチングされた領域とエッチングされていない領域との間で段差が生じることになる（点線枠内参照）。その後、シリコン酸化膜ＨＭＦが除去される。
【００３３】
トレンチＤＴＣが形成された半導体基板ＳＵＢは、次の工程へ搬送されて、所定の半導体製造装置（図示せず）によって、半導体基板ＳＵＢに所定の処理が行われることになる。ここで、半導体基板ＳＵＢに処理を行う際、あるいは、半導体基板ＳＵＢを搬送する際には、所定の保持部材ＷＨＭ（図１０参照）が半導体基板ＳＵＢの外周部ＷＰＲに当接して、外周部ＷＦＰが挟み込まれることになる。
【００３４】
このとき、図１０に示すように、半導体基板ＳＵＢの外周部ＷＰＲに段差が存在すると、保持部材ＷＨＭがその段差に干渉することがある。そうすると、図１１に示すように、半導体基板ＳＵＢの一部が欠けてしまうことある（チッピング）。また、干渉の仕方、干渉の程度によっては、半導体基板ＳＵＢが割れてしまう場合がある。
【００３５】
次に、このような半導体基板ＳＵＢの欠けまたは割れを低減する、比較例に係る手法につい、具体的に説明する。
【００３６】
まず、第１の比較例として、図１２に示すように、半導体基板ＳＵＢの外周部ＷＰＲに生じた段差の部分に、研磨部材ＰＬＭによって研磨処理を行うことによって段差を軽減する手法がある。ところが、この手法では、半導体基板ＳＵＢの外周部ＷＰＲに研磨処理を行うための装置が別途必要になり、製造コストを上げる要因になる。
【００３７】
次に、第２の比較例として、図１３に示すように、半導体基板ＳＵＢの外周部ＷＰＲを覆う保護膜ＰＴＦを追加的に形成し、トレンチを形成する際のエッチング処理によって、外周部ＷＰＲがエッチングされるのを阻止する手法がある。ところが、この手法では、保護膜ＰＴＦを形成する工程と、エッチング処理の後にその保護膜ＰＴＦを除去する工程とが付加的に必要になり、製造コストを上げる要因になる。また、製造時間が延びる要因にもなる。
【００３８】
第３の比較例として、図１４に示すように、トレンチを形成する際のエッチング処理によって、外周部ＷＰＲがエッチングされないように、外周部ＷＰＲにクランプリングＣＬＰを装着する手法がある。ところが、この手法では、エッチング装置にクランプリングＣＬＰを装着させるための改造が必要になり、製造コストを上げる要因になる。また、クランプリングＣＬＰと半導体基板ＳＵＢとが干渉することによって、異物が発生することがある。
【００３９】
比較例（第１の比較例〜第３の比較例）に係る半導体装置の製造方法に対して、実施の形態に係る半導体装置の製造方法では、まず、図２に示すように、ハードマスクとなるシリコン酸化膜ＨＭＦをパターニングする工程では、外周部ＷＰＲにおける、半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域には、フォトレジストパターンは形成されず、シリコン酸化膜ＨＭＦが露出した状態になる。
【００４０】
次に、図４に示すように、シリコン酸化膜ＨＭＦをパターニングする際のエッチング処理を行う工程では、外周部ＷＰＲにおける外周領域に位置するシリコン酸化膜ＨＭＦの部分が除去されて、半導体基板ＳＵＢが露出した状態になる。
【００４１】
次に、図６に示すように、シリコン酸化膜ＨＭＦをエッチングマスクとして半導体基板ＳＵＢにエッチング処理を行う工程では、チップ形成領域ＴＦＲにトレンチＤＴＣが形成されるとともに、外周部ＷＰＲにおける外周領域では、半導体基板ＳＵＢの表面の位置が下げられる。
【００４２】
半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域は、半導体素子が形成される領域（チップ形成領域）を確保するとともに、外周部ＷＰＲに形成される段差に、半導体基板ＳＵＢを保持する保持部材を当接させない領域として規定されたものである。
【００４３】
半導体基板ＳＵＢの外周端からの距離が３．０ｍｍよりも長くなると、チップ形成領域ＴＦＲが制約を受けることになる。一方、半導体基板ＳＵＢの外周端からの距離が０．５ｍｍよりも短くなると、外周部ＷＰＲに形成される段差に保持部材が当接するおそれが高くなる。
【００４４】
こうして、外周部ＷＰＲにおける外周領域に位置する半導体基板ＳＵＢの表面の位置が下げられることで、段差は、半導体基板ＳＵＢにおける、チップ形成領域ＴＦＲにより近い位置に形成されることになる（図６の点線枠内参照）。
【００４５】
これにより、図１５に示すように、保持部材ＷＨＭが、半導体基板ＳＵＢの外周部ＷＰＲに形成された段差に当接することはなくなる。その結果、後の工程において、半導体基板ＳＵＢの一部が欠けてしまうのを低減することができる。また、半導体基板ＳＵＢが割れてしまうのを低減することができる。
【００４６】
なお、上述した半導体装置では、パワー半導体素子を搭載したＤＴＩ構造を有する半導体装置を例に挙げて説明した。上述した製造方法は、パワー半導体素子を搭載する半導体装置に限られず、約１μｍ程度以上の比較的深いトレンチが形成される半導体装置に適用することができる。
【００４７】
また、半導体装置としては、半導体基板（ウェハ）をダイシングさせない状態で販売される場合（ウェハ売り）がある。その場合には、半導体基板ＳＵＢの外周部ＷＰＲは残されることになる。その外周部ＷＰＲでは、半導体基板ＳＵＢの外周端から０．５ｍｍ〜３．０ｍｍまでの外周領域に位置する半導体基板ＳＵＢの表面は、チップ形成領域ＴＦＲに位置する半導体基板ＳＵＢの表面よりも低い位置にある。
【００４８】
実施の形態において説明した製造方法については、必要に応じて種々組み合わせることが可能である。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５０】
ＳＵＢ  半導体基板、ＷＰＲ  外周部、ＴＦＲ  チップ形成領域、ＣＭＲ  ＣＭＯＳトランジスタ形成領域、ＮＭＴ  ＮＭＯＳトランジスタ、ＰＭＴ  ＰＭＯＳトランジスタ、ＨＶＮＲ  高耐圧ＮＭＯＳトランジスタ形成領域、ＨＶＮ  高耐圧ＮＭＯＳトランジスタ、ＨＶＰＲ  高耐圧ＰＭＯＳトランジスタ形成領域、ＨＶＰ  高耐圧ＰＭＯＳトランジスタ、ＨＭＦ  シリコン酸化膜、ＰＲＰ  フォトレジストパターン、ＴＰ  開口部、ＤＴＣ  トレンチ、ＳＯＦ  シリコン酸化膜、ＥＩＰ  素子分離部、ＭＩＬ  多層配線構造、ＰＬＭ  研磨部材、ＰＴＦ  保護膜、ＷＨＭ  保持部材、ＣＬＲ  クランプリング。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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