【手続補正書】
【提出日】平成27年2月20日(2015.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アバランシェフォトダイオード（ＡＤＰ）であって、
第１のドーピング型を有する第１の半導体基板と、
前記第１の半導体基板の上部の第１の半導体層であって、前記第１のドーピング型をドープされる、第１の半導体層と、
前記第１の半導体層の上部の第２のエピタキシャル層であって、前記第１の半導体層内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置で(in-situ)ドープされる、第２のエピタキシャル層と、
前記第２のエピタキシャル層の上部の第３のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第３のエピタキシャル層のドーピングは、第２のエピタキシャル層のドーピングと共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第３のエピタキシャル層は、光子のための吸収領域を形成する、第３のエピタキシャル層と、
前記第３のエピタキシャル層内の第１の埋設領域であって、前記第２のドーピング型をドープされる、第１の埋設領域とを備えるＡＰＤ。
【請求項２】
前記第１の半導体層は、第１のエピタキシャル層であり、前記第１のドーピング型を原位置でドープされる請求項１に記載のＡＰＤ。
【請求項３】
前記第１の半導体層は、前記第１の半導体基板に接合される第２の半導体基板である請求項１に記載のＡＰＤ。
【請求項４】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項１に記載のＡＰＤ。
【請求項５】
前記第２のエピタキシャル層および前記第３のエピタキシャル層の部分にオーバラップする前記第１のドーピング型の第２の埋設領域をさらに備え、前記第２の埋設領域は、前記第１の埋設領域と共に第２のｐ−ｎ接合を形成する請求項１に記載のＡＰＤ。
【請求項６】
前記第１または第２の半導体基板は、表面上に絶縁層を有し、前記絶縁層は、前記第２および第１の半導体基板にそれぞれ接合される請求項３に記載のＡＰＤ。
【請求項７】
前記第２の半導体基板内に埋め込みインプラント領域をさらに備え、前記埋め込みインプラント領域は、前記第２の半導体基板の前記接合表面に隣接し、前記埋め込みインプラント領域は、前記第１のドーピング型をドープされる請求項６に記載のＡＰＤ。
【請求項８】
前記第３のエピタキシャル層の上部表面上で前記第１の埋設領域に電気的に接続するアノード電極と、
前記半導体基板の下部表面上で前記半導体基板に電気的に接続するカソード電極とをさらに備える請求項４に記載のＡＰＤ。
【請求項９】
前記カソード電極は、前記アノード電極より高くバイアスされる請求項８に記載のＡＰＤ。
【請求項１０】
アバランシェフォトダイオードを作製するためのプロセスであって、
第１のドーピング型を有する半導体ウェハを準備すること、
第１のエピタキシャル層であって、前記第１のドーピング型を原位置でドープされる、第１のエピタキシャル層を前記半導体ウェハの上部で成長させること、
第２のエピタキシャル層であって、前記第１のエピタキシャル層内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置でドープされる、第２のエピタキシャル層を前記第１のエピタキシャル層の上部で成長させること、
第３のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第３のエピタキシャル層は、第２のエピタキシャル層と共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第３のエピタキシャル層は吸収領域を形成する、第３のエピタキシャル層を前記第２のエピタキシャル層の上部で成長させること、および、
前記第３のエピタキシャル層内の第１の領域に、前記第２のドーピング型のイオンを注入することを含むプロセス。
【請求項１１】
エピタキシチャンバは、前記第１、第２、および第３のエピタキシャル層を成長させ、前記第１、第２、および第３のエピタキシャル層は、前記エピタキシチャンバ内で同時に成長される請求項１０に記載のプロセス。
【請求項１２】
前記第２のエピタキシャル層内の第２の領域に、前記第１のドーピング型のイオンを注入することをさらに含み、前記第２の領域は、前記第３のエピタキシャル層を成長させる前に注入され、前記第２の領域は、前記第１の領域と共に第２のｐ−ｎ接合を形成する請求項１０に記載のプロセス。
【請求項１３】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項１０に記載のプロセス。
【請求項１４】
アノード電極であって、前記第１の領域に電気的に接続する、アノード電極を前記第３のエピタキシャル層の上部に形成すること、および、
カソード電極を前記半導体ウェハの下部に形成することをさらに含む請求項１３に記載のプロセス。
【請求項１５】
アバランシェフォトダイオードを作製するためのプロセスであって、
第１のウェハを準備すること、
第１のドーピング型を有する第２の半導体ウェハを準備すること、
前記第１のウェハを前記第２の半導体ウェハに接合すること、
前記第２の半導体ウェハを薄化すること、
第１のエピタキシャル層であって、前記第２の半導体ウェハ内の前記第１のドーピング型の濃度より高い濃度で、前記第１のドーピング型を原位置でドープされる、第１のエピタキシャル層を前記第２の半導体ウェハの上部で成長させること、
第２のエピタキシャル層であって、第２のドーピング型を原位置でドープされ、第２のエピタキシャル層は、第１のエピタキシャル層と共に、第１のｐ−ｎ接合を形成し、キャリア増倍領域は前記第１のｐ−ｎ接合を含み、第２のエピタキシャル層は吸収領域を形成する、第２のエピタキシャル層を前記第１のエピタキシャル層の上部で成長させること、および、
前記第２のエピタキシャル層内の第１の領域に、前記第２のドーピング型のイオンを注入することを含むプロセス。
【請求項１６】
エピタキシチャンバは、前記第１および第２のエピタキシャル層を成長させ、前記第１および第２のエピタキシャル層は、前記エピタキシチャンバ内で同時に成長される請求項１５に記載のプロセス。
【請求項１７】
前記第１のエピタキシャル層内の第２の領域に、前記第１のドーピング型のイオンを注入することをさらに含み、前記第２の領域は、前記第２のエピタキシャル層を成長させる前に注入され、前記第２の領域は、前記第１の領域と共に第２のｐ−ｎ接合を形成する請求項１５に記載のプロセス。
【請求項１８】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記第２の半導体ウェハはシリコンで作られる請求項１５に記載のプロセス。
【請求項１９】
前記第１のウェハは、絶縁層を通して前記第２の半導体ウェハに接合され、前記絶縁層は、接合するステップの前に、前記第１のウェハか前記第２の半導体ウェハのいずれか一部であった請求項１５に記載のプロセス。
【請求項２０】
アノード電極であって、前記第１の領域に電気的に接続する、アノード電極を前記第２のエピタキシャル層の上部に形成すること、および、
カソード電極を前記第１のウェハの下部に形成することをさらに含む請求項１８に記載のプロセス。
【請求項２１】
アバランシェフォトダイオードのアレイであって、
第１のドーピング型、第１の表面、および第２の表面を有する第１の半導体基板と、
第１の表面および第２の表面を有する第２の基板であって、第２の基板の第１の表面は、前記第１の半導体基板の第２の表面に接合される、第２の基板と、
前記第１の半導体基板と前記第２の基板との間の接合部における電気絶縁性界面であって、接合する前に、前記絶縁層は、前記第１の半導体基板か前記第２の基板のいずれか一部であった、電気絶縁性界面と、
前記第１の基板の第２の面における複数の離散的埋め込みインプラント領域であって、第１のドーピング型である、複数の離散的埋め込みインプラント領域と、
前記第１の基板内で複数のキャリア増倍領域を形成する複数の離散的ｐ−ｎ接合であって、ｐ−ｎ接合のそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に垂直にオーバラップし、ｐ−ｎ接合のそれぞれは、吸収領域に隣接する、複数の離散的ｐ−ｎ接合と、
前記第２の基板を貫通する複数の第１のビアであって、第１のビアのそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に接触する、複数の第１のビアとを備えるアレイ。
【請求項２２】
前記複数の第１のビアは金属を含む請求項２１に記載のアレイ。
【請求項２３】
前記第２の基板を貫通する複数の第２のビアをさらに備え、前記第２のビアのそれぞれは、前記複数の離散的埋め込みインプラント領域の異なるインプラント領域に接触し、前記第２のビアのそれぞれは、高抵抗材料を含み、それにより、受動クエンチとして働く請求項２１に記載のアレイ。
【請求項２４】
さらに、前記ｐ−ｎ接合のそれぞれは、逆ビアスされる請求項２１に記載のアレイ。
【請求項２５】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項２１に記載のアレイ。
【請求項２６】
アバランシェフォトダイオードのアレイを作製するためのプロセスであって、
第１のドーピング型をドープされ、第１の表面および前記第１の表面に対向する第２の表面を有する第１の半導体ウェハを準備すること、
複数の離散的インプラント領域を形成するために、第１のドーピング型のイオンを、前記第１の半導体ウェハの第２の表面に注入すること、
第１の表面および前記第１の表面に対向する第２の表面を有する第２のウェハを準備すること、
絶縁層を、前記第１の半導体ウェハの第２の表面または前記第２のウェハの第１の表面に形成すること、
前記第１の半導体ウェハの第２の表面を前記第２のウェハの第１の表面に接合することであって、前記絶縁層が、前記第１の半導体ウェハと前記第２のウェハとの間にある、接合すること、
前記第１の半導体ウェハ内に複数のキャリア増倍領域を形成するために複数の離散的ｐ−ｎ接合を形成することであって、前記ｐ−ｎ接合のそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域に垂直にオーバラップし、前記ｐ−ｎ接合のそれぞれは、吸収領域に隣接する、形成すること、
前記第２のウェハを貫通して複数の第１のビアをエッチングすることであって、前記第１のビアのそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域で終端する、エッチングすること、および、
前記複数の第１のビア内にフィル材料を堆積させることを含むプロセス。
【請求項２７】
前記フィル材料は金属である請求項２６に記載のプロセス。
【請求項２８】
前記第２のウェハを貫通して複数の第２のビアをエッチングすることであって、前記第２のビアのそれぞれは、前記複数の離散的インプラント領域の異なるインプラント領域で終端する、エッチングすることをさらに含む請求項２６に記載のプロセス。
【請求項２９】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項２６に記載のプロセス。
【請求項３０】
アバランシェフォトダイオードのアレイであって、
第１のドーピング型を有する半導体基板と、
前記半導体基板内に複数のキャリア増倍領域を形成する複数の離散的ｐ−ｎ接合であって、各ｐ−ｎ接合は、前記半導体基板の上部表面に隣接して配置される前記ｐ−ｎ接合の一方の面を形成する上部領域を有し、前記上部領域は第２の型のドーピングを有する、複数の離散的ｐ−ｎ接合と、
前記半導体基板を貫通する複数のビアであって、前記ビアのそれぞれは、前記複数の離散的ｐ−ｎ接合の異なるｐ−ｎ接合の異なる上部領域に電気的に接続し、各ビアは、絶縁層で部分的に内張りされる、複数のビアと、
前記半導体基板の下部表面に形成された電極であって、前記半導体基板に電気的に接続する、電極とを備えるアレイ。
【請求項３１】
前記ｐ−ｎ接合は、逆バイアスされる請求項３０に記載のアレイ。
【請求項３２】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体基板はシリコンで作られる請求項３０に記載のアレイ。
【請求項３３】
アバランシェフォトダイオードのアレイを作製するためのプロセスであって、
第１のドーピング型を有する半導体ウェハを準備すること、
前記半導体基板内に複数のキャリア増倍領域を形成するために複数の離散的ｐ−ｎ接合を形成することであって、各ｐ−ｎ接合は、前記半導体基板の上部表面に隣接して配置される前記ｐ−ｎ接合の一方の面を形成する上部領域を有し、前記上部領域は第２の型のドーピングを有する、形成すること、
半導体ウェハを貫通する複数の第１のビアをエッチングすることであって、前記ビアのそれぞれは、前記複数の離散的ｐ−ｎ接合の異なるｐ−ｎ接合の異なる上部領域に電気的に接続し、各ビアは、絶縁層で部分的に内張りされる、エッチングすること、および、
前記複数の第１のビア内に金属を堆積させることを含むプロセス。
【請求項３４】
前記第１のドーピング型はｎ型であり、前記第２のドーピング型はｐ型であり、前記半導体ウェハはシリコンで作られる請求項３３に記載のプロセス。