【事件の表示】
　特願２００７−１９６８９８「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成２１年　２月１２日出願公開，特開２００９−　３２３４７，請求項の数（１５）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成１９年７月３０日の出願であって，平成２４年５月２４日付けで拒絶理由が通知され，同年７月２４日に手続補正がされるとともに意見書が提出され，同年１０月３１日付けで拒絶査定がされ，これに対し，平成２５年２月６日に審判請求がされたものである。
　
第２　本願発明について
　本願の請求項３に係る発明は，平成２４年７月２４日にされた手続補正で補正された特許請求の範囲の請求項３に記載された事項により特定される，以下のとおりのものである。（以下「本願発明」という。）
「【請求項３】
　半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し，前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し，当該しきい値電圧に応じたデータが記憶される，メモリセルと，
　前記半導体基板と前記制御電極との間に第１の電圧を印加することにより，前記メモリセルから前記データを読み出す読み出し回路とを備える，不揮発性半導体記憶装置において，
　前記メモリセルに第１の論理状態のデータを記憶する場合には，前記メモリトランジスタのしきい値電圧は，前記第１の電圧よりも高い第１のしきい値電圧以上に設定され，
　前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を，前記半導体基板と前記制御電極との間に印加することにより，前記第１のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路をさらに備え，
　重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように，前記第２の電圧は，記憶されているデータの重要度に応じて，前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能である，不揮発性半導体記憶装置。」
　
第３　原査定の理由の概要
　原査定の拒絶理由は，請求項１〜６に係る発明は引用例１及び２に記載された発明に基づいて，請求項７に係る発明は引用例１〜３に記載された発明に基づいて，請求項８〜１５に係る発明は引用例１〜４に記載された発明に基づいて，周知技術を勘案して，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものであって，引用文献２の段落００４２には，「値ＶＲＨは，劣化が即座に検出されるようにＶＴeff に十分近い値とすることができる。ＶＲＢとＶＴprg についても同様のことが言える」との記載があり，ＶＲＨ，ＶＲＢの値の選定の仕方で，劣化の検出が即座に行われるかどうかを設定可能であることが記載もしくは示唆されているところ，重要度の高いデータについて劣化を早期に発見すべきことは当業者にとって自明の課題であり，引用文献２に記載された発明において，重要度の高いデータについて値ＶＲＨを劣化が即座に検出されるようにＶＴeff に十分近い値とするように構成することは，当業者が必要に応じて適宜なし得たことであり，また，読み出し時のしきい値電圧を可変に設定可能とすることは，本願の出願前において周知の事項であり，そのような構成を採用することは周知技術の付加という程度のことである，というものである。
　
引用例１：　特開平１０−２５５４８７号公報
引用例２：　特開平８−２３５８８７号公報
引用例３：　特開２００３−２４９０８５号公報
引用例４：　特開平９−３０６１８２号公報
周知例　：　特開２００３−２８８７９０号公報
　
第４　当審の判断
（１）刊行物の記載事項
ア　引用例１には，図１〜５，７，８とともに以下の記載がある。（下線は当審において付加。以下同様。）
・「【０００１】
【発明の属する技術分野】本発明は，半導体メモリに関し，
特にフラッシュメモリ等に使用される不揮発性メモリの記憶データの自己補正を可能にした半導体メモリ装置に関する
・「【００１７】
【発明の実施の形態】以下，本発明の実施の形態の例について図面に従って説明する。しかしながら，かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１８】
図１は，一般的な不揮発性メモリのメモリセルのトランジスタの構成を示す図である。シリコン半導体基板１１の表面に形成されたドレイン１２とソース１３とのあいだのチャネル領域上に，絶縁膜１６，１７を介してフローティングゲート１４とコントロールゲート１５が形成される。例えば，コントロールゲート１５はワード線Ｗ／Ｌに，ドレイン１２はビット線Ｂ／Ｌに接続される
【００１９】図２は，図１のメモリセルに対する各モードにおけるゲート，ドレイン，ソースの電圧の関係を示す図表である。
読み出し（ｒｅａｄ）モードでは，コントロールゲートに読み出しレベルＶ
read
として電源Ｖｃｃを，ドレインに２Ｖを，そしてソースに０Ｖをそれぞれ印加し，トランジスタが導通するかいなかをドレイン電流の有無で検出する
・「【００２２】図３は，不揮発性メモリの回路例を示す図である。この例では，メモリセルＭＣをｍ行ｎ列有する。それぞれのメモリセルＭＣのコントロールゲートは，ワード線Ｗ／Ｌ０〜ｍに接続される。また，メモリセルＭＣのドレインは，ビット線Ｂ／Ｌ０〜ｎに接続される。そして，メモリセルＭＣのソースは，切り換え回路２０に接続される。
【００２３】各ビット線Ｂ／Ｌは，ビット線選択ゲート２４０〜２４ｎを介してプリセンスアンプ２５に接続される。従って，
ビット線選択ゲート２４０〜２４ｎに与えられるビット線選択信号Ｙ０〜Ｙｎにより，所望のビット線Ｂ／Ｌのみがプリセンスアンプ２５に接続されて，読み出し動作が行われる。プリセンスアンプ回路２５にて検出された電圧がセンスアンプ回路２６で検出，増幅され，出力バッファ回路２７にその増幅された信号が与えられる
【００２４】
　・・・（中略）・・・
【００２６】メモリセルのフローティングゲートが電子を保持するデータ０の状態では，セルトランジスタの閾値電圧が高くなり，ワード線Ｗ／Ｌが読み出し用のレベルである電源Ｖｃｃになっても，ドレイン電流ＩD は発生せず，プリアンプ回路２５の出力Ｖout は高い電位になる。一方，メモリセルのフローティングゲートが電子を保持しないデータ１の状態では，セルトランジスタの閾値電圧が低くなり，ワード線Ｗ／Ｌが電源Ｖｃｃになると，ドレイン電流ＩD が発生して，プリアンプ回路２５の出力Ｖout は低い電位になる。
【００２７】そこで，センスアンプ回路２６内の基準電圧Ｖref をその中間電位に設定することで，ドレイン電流ＩD の有無を検出し，メモリセルの記憶データを読み出すことができる。この中間電位が読み出しレベルＶreadである。図４の例では，センスアンプ回路２６はソースが共通に接続された一対のＮ型トランジスタ２６１，２６２が電流源２６０に接続され，それぞれにＰ型トランジスタ２６３，２６４からなる負荷が接続される。プリセンスアンプ回路２５の出力Ｖout と基準電圧Ｖref とが比較され，比較結果に応じてトランジスタ２６１がオンまたはオフし，それに応じてトランジスタ２６１のドレイン端子２６５がＬまたはＨレベルになり，出力側のＰ型トランジスタ２６７のゲートに与えられる。トランジスタ２６７と電流源２６８からなる回路により，端子２６５のレベルが反転されて，出力端２６９に与えられる。出力端２６８は，出力バッファＯＢに接続される。
【００２８】従って，
メモリセルのフローティングゲートに電子が保持されて，データ０が記憶されている場合は，読み出し時にメモリセルのトランジスタは閾値が高く導通せずに，出力Ｖ
out 
はＨレベルになり，端子２６５はＬレベルになり，出力２６９はＨレベルになる。また，メモリセルのフローティングゲートに電子が保持されずに，データ１が記憶されている場合は，その逆となり，出力Ｖ
out
 と２６９はともにＬレベルになる
・「【００２９】図５は，メモリセルのトランジスタの閾値Ｖｔｈの特性を示す図である。具体的には，メモリセルのコントロールゲートに印加される電圧ＶCGとメモリセルのトランジスタのドレイン電流ＩD との関係を示す図である。
データ０が書き込まれると，その閾値電圧が高くなり
【００３０】そして，
経時変化により記憶保持能力が劣化すると，データ０を保持していたメモリセルのトランジスタの特性が，図５中の矢印のように左側にシフトする。即ち，閾値電圧が低下する。また，逆にデータ１を保持していたメモリセルのトランジスタの特性は，右側にシフトし，その閾値電圧が上昇する
・「【００３５】図７は，データ０が記憶されている場合の，本発明の実施の形態例を説明する図である。この図では，横軸に時間を，縦軸にプリセンスアンプの出力Ｖout とメモリセルのトランジスタの閾値Ｖｔｈとを与える。上記した通り，閾値Ｖｔｈと出力Ｖout とは同様の変化をするので同様に説明することができる。
【００３６】まず，
プログラム時に，トランジスタの閾値Ｖｔｈと出力Ｖ
out 
とは，それぞれの対応するプログラムベリファイレベルＶ
PGM
 より高い４０の位置になる
そこで，本実施の形態例では，データ０用のモニタレベルＶ
M0
を設定する。このモニタレベルＶ
M0
は，例えばプログラムベリファイレベルＶ
PGM
 より低いが，読み出しレベルＶ
read
よりは高いレベルに設定される
【００３７】そして，
メモリセルが読み出される度に，その閾値Ｖｔｈあるいは出力Ｖ
out
がモニタレベルＶ
M0
に達していないかあるいはそれを下回っていないかをチェックする。もし，図中４１のようにモニタレベルＶ
M0
まで低下していることが検出されたら，データの破壊が発生する確率が高いことを意味し，図中４２のように記憶データ０の再書き込みを行う。あるいは，データ破壊危険信号を発する
・「【００３８】図８は，データ１が記憶されている場合の，本発明の実施の形態例を説明する図である。この図では，横軸に時間を，縦軸にプリセンスアンプの出力Ｖout とメモリセルのトランジスタの閾値Ｖｔｈとを与える。上記した通り，閾値Ｖｔｈと出力Ｖout とは同様の変化をするので同様に説明することができる。
【００３９】まず，消去時に，トランジスタの閾値Ｖｔｈと出力Ｖout とは，それぞれの対応する消去ベリファイレベルＶERASE より低い４４の位置になる。但し，データ保持能力の劣化したメモリセルでは，そのレベルは上昇する。そこで，本実施の形態例では，データ１用のモニタレベルＶM1を設定する。このモニタレベルＶM1は，例えば消去ベリファイレベルＶERASE より高いが，読み出しレベルＶreadよりは低いレベルに設定される。
【００４０】そして，メモリセルが読み出される度に，その閾値Ｖｔｈあるいは出力ＶoutがモニタレベルＶM1に達していないかあるいはそれを上回っていないかをチェックする。もし，図中４５のようにモニタレベルＶM1まで上昇していることが検出されたら，データの破壊が発生する確率が高いことを意味し，図中４６のように記憶データ１への再書き込みを行う。あるいは，データ破壊危険信号を発する。」
　
　以上を総合すると，引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
「不揮発性メモリの記憶データの自己補正を可能にした半導体メモリ装置であって，
　不揮発性メモリのメモリセルのトランジスタは，シリコン半導体基板１１の表面に形成されたドレイン１２とソース１３とのあいだのチャネル領域上に，絶縁膜１６，１７を介してフローティングゲート１４とコントロールゲート１５が形成されてなり，
　コントロールゲート１５はワード線Ｗ／Ｌに接続され読み出しレベルＶreadにされ，ドレイン１２はビット線Ｂ／Ｌに接続され，ビット線選択ゲート２４０〜２４ｎに与えられるビット線選択信号Ｙ０〜Ｙｎにより，所望のビット線Ｂ／Ｌのみがプリセンスアンプ２５に接続されて読み出し動作が行われ，プリセンスアンプ回路２５にて検出された電圧がセンスアンプ回路２６で検出，増幅され，出力バッファ回路２７にその増幅された信号が与えられるものであり，
　データ０が書き込まれると，トランジスタの閾値Ｖｔｈは高くなり，対応するプログラムベリファイレベルＶPGM より高くされ，
　メモリセルのフローティングゲートに電子が保持されて，データ０が記憶されている場合は，読み出し時にメモリセルのトランジスタは閾値が高く導通せずに，出力Ｖout はＨレベルになり，端子２６５はＬレベルになり，出力２６９はＨレベルになるところ，経時変化により記憶保持能力が劣化すると，データ０を保持していたメモリセルのトランジスタの閾値電圧が低下することに対処するため，メモリセルが読み出される度に，その閾値Ｖｔｈあるいは出力Ｖoutが，プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0に達していないかあるいはそれを下回っていないかをチェックし，モニタレベルＶM0まで低下していることが検出されたら，記憶データ０の再書き込みを行うか，データ破壊危険信号を発するようにした，
　半導体メモリ装置。」
　
イ　引用例２には，図１，２とともに以下の記載がある。
・「【０００１】
【発明の属する技術分野】本発明は，電気的にプログラムおよび消去が可能な不揮発性メモリに関する。本発明は，特に，ＥＥＰＲＯＭタイプのメモリに関するものである。しかしながら，本発明は，類似の問題が提示されている各種の技術において実現されるメモリにも適用することができる。
【０００２】
【従来の技術】データを保存する，つまりデータを記憶するために，ＥＥＰＲＯＭメモリはトランジスタのフローティングゲート上に電荷を蓄積する。フローティングゲートトランジスタは，また，関連する制御ゲートを有する。フローティングゲートトランジスタは制御ゲートに読み出し電圧が印加されることによって導通状態とすることができる。フローティングゲート上に蓄積されている電荷の量に応じて，トランジスタの導通閾値が変化する。この閾値電圧の違いによってトランジスタが消去されているかプログラムされているかを決定することができる。
【０００３】結果的に，データの読み出しは制御ゲートに所定の基準電位を印加することによって行われる。この基準電位は，プログラムされたトランジスタの導通閾値電圧と消去されたトランジスタの導通閾値電圧の中間となるように慎重に選択される。従って，トランジスタがプログラムされている場合には，そのフローティングゲートに基準電位が印加されることによってトランジスタが導通状態にされ，トランジスタが消去されている場合には，トランジスタは導通状態にはされない。
【０００４】しかしながら，フローティングゲートに蓄積される電荷の量を制御することは難しい。加えて，電荷がフローティングゲートに蓄積されていられる時間を制御することも困難である。さらに，プログラムおよび消去を行うための導通閾値電圧は時間の関数として変化する。これらの導通閾値電圧は，特に，メモリによって実行される書き込み，つまりプログラミング，または消去のサイクル数の関数として変化する。
【０００５】メモリセルに含まれる情報，つまり電荷には老化が生じるので，このような情報は，メモリセルが消去されているかあるいはプログラムされているかを読み出し回路（基準電位を用いる）では十分な確実性を持って決定することができなくなるようなものになるという事態が起こり得る。この情報老化の原因として考えられる要因については，以下本明細書でさらに議論される。」
・「【００１４】
【詳細な説明】メモリセルにおける情報の喪失の原因の１つをさらに詳細に説明する。情報喪失の危険は，書き込みに用いられる電位の選択原理に由来する。
読み出しサイクルについては，中央基準値，中央基準値よりも小さい低補助基準値，及び，中央基準値よりも高い高補助基準値が使用される。中央基準電位は，セルの消去およびプログラムが行われる導通閾値のほぼ中間の値に相当するのが好ましい。補助基準値は，以下，より詳細に説明するように，情報劣化の所定量を検出するような値に選択される。
３つの異なる基準電位を用いて３回の読み出しサイクルが実行され
　・・・（中略）・・・
【００２１】図２のグラフはＥＥＰＲＯＭメモリのフローティングゲートトランジスタの導通閾値電圧の典型的な変化を表している。閾値電圧ＶＴeff （消去されているトランジスタ）および閾値電圧ＶＴprg （プログラムされているトランジスタ）の変化が，メモリにおいて実行された書き込みサイクル数の関数として表されている。基準電圧Ｖref は，標準の読み出し動作を実行するためにフローティングゲートトランジスタの制御ゲートに印加されるものである。これらの閾値電圧には，書き込みサイクル数の関数として互いに接近する傾向があることが理解される。従って，これらの閾値電圧が基準電圧に近接しすぎて，セルに保持されている情報の劣化が起こってしまう結果を招くことがない状態を確保するのが次第に難しくなる。
【００２２】そのため，本発明の１実施例によれば，異なる基準電位に関して３回の読み出しサイクルを行なってシステマティックな情報確認を行い，３回の読み出しサイクルの結果がセルのフローティングゲートに保持された電荷が劣化していることを示した場合には，情報の再書き込みを行うようになっている。この確認は，所定の行について，このメモリ行にワードを書き込むときに行われる。これは，ある行にあるワードを書き込むサイクルが，他のワードに含まれる情報を劣化させる傾向を有するためである。結果的に，行に書き込みが行われるたびにその行が確認されるという利点がある。めったに書き込みが行われない行，特に，書き込み中でないセルには，該システマティックな確認を行う必要がほとんどあるいは全くない。
【００２３】確認は行全体に対して行ってもよい。また，再書き込みも，必要があれば，行全体に対して行われる。３回の読み出しサイクルは，次の電位に関して行われる：
−  
好ましくは，フローティングゲートトランジスタのプログラミング閾値電圧ＶＴprg とフローティングゲートトランジスタの消去閾値電圧ＶＴeff との中間の値である中央基準電位Ｖref
−  
Ｖref よりも大きくＶＴeff よりも小さい高補助基準電位ＶＲＨ，および
−  
Ｖref よりも小さくＶＴprg よりも大きい低補助基準電位ＶＲＢ
【００２４】図２から分かるように，メモリ内の他のセルに対して行われた多数の書き込みサイクルによって劣化しなかったプログラム化セルの読み出しでは，印加される読み出し電位がＶref であっても，ＶＲＨであっても，あるいはＶＲＢであっても，読み出し時に同じ結果が得られる。
　・・・（中略）・・・
【００２７】第１のケースとして，３回の読み出しサイクルの結果が互いに一致する，つまり，３回の読み出しが同一であり，閾値電圧がＶＲＨよりも高いことが示される場合を検討すると，この場合には，セルは消去されておらず，その情報はまだ劣化していないという結論が導かれる。
【００２８】第２のケースとして，３回の読み出しサイクルの結果が互いに一致しない，つまり，３回の読み出しが同じでなく，閾値電圧がＶref とＶＲＨとの間にあることが示される場合を検討すると，この場合には，セルは消去されているが，その情報は劣化し始めているという結論が導かれる。
【００２９】第３のケースとして，３回の読み出しサイクルの結果が互いに一致し，閾値電圧がＶＲＢよりも低いことが示される場合を検討してみる。この場合は，セルはプログラムされており，その情報は劣化していないという結論が導かれる。
【００３０】第４のケースとして，３回の読み出しサイクルの結果は互いに一致せず，閾値電圧がＶＲＢとＶref との間にあることが示される場合を検討してみる。この場合は，セルは情報の劣化を伴ってプログラムされているという結論が導かれる。
【００３１】１実施例において，メモリ行のｎ個のセルより成るグループにｎビットのワードを（ここで，ｎは１以上または１に等しい）書き込む動作は，次のステップから成る：
−  メモリ行の全ワードを，少なくとも最初から，３つの基準電位Ｖref ，ＶＲＨ，ＶＲＢを用いて，順次システマティックに読み出しを行うステップであって，電位Ｖref に関する読み出しでは記憶されている情報が示され，他の基準電位ＶＲＨおよびＶＲＢに関する読み出しでは，最初の読み出しとの比較によって情報の劣化（前記第２および第４のケース）または非劣化（前記第１と第３のケース）が示されるようになっているステップ，
−  欠陥を有するワードを全てレジスタに記憶するステップ，
−  １ワードのうち少なくとも１つのセルが劣化した情報を有する場合には，レジスタの内容を用いてこのワードの全てのセルにシステマティックな再書き込みを行うステップ，及び，
−  所望のｎビットワードの書き込みを行うステップ。」
・「【００４２】
値ＶＲＨ，ＶＲＢの選択に関しては，セルの消去またはプログラムに関係する代表的な閾値電圧曲線を参照することができる。値ＶＲＨは，劣化が即座に検出されるようにＶＴeff に十分近い値とすることができる。ＶＲＢとＶＴprg についても同様のことが言える
　
　以上の記載から，引用例２には次の発明が記載されているものと認められる。
「トランジスタのフローティングゲート上に電荷を蓄積するＥＥＰＲＯＭメモリの読み出しサイクルにおいて，中央基準値Ｖref，中央基準値Ｖrefよりも小さい低補助基準値ＶＲＢ，及び，中央基準値Ｖrefよりも高い高補助基準値ＶＲＨの３つの異なる基準電位を用いて３回の読み出しサイクルが実行され，中央基準電位Ｖrefは，セルの消去およびプログラムが行われる導通閾値のほぼ中間の値に相当するのが好ましく，補助基準値ＶＲＢ，ＶＲＨは，セルの消去またはプログラムに関係する代表的な閾値電圧曲線を参照することができ，例えば，値ＶＲＨは，劣化が即座に検出されるように閾値電圧ＶＴeff に十分近い値とすることができる，ＥＥＰＲＯＭメモリの読み出しサイクル。」
　
（２）対比
　引用発明と本願発明とを対比する。
　
・引用発明は，「不揮発性メモリのメモリセルのトランジスタは，シリコン半導体基板１１の表面に形成されたドレイン１２とソース１３とのあいだのチャネル領域上に，絶縁膜１６，１７を介してフローティングゲート１４とコントロールゲート１５が形成されてなり，」「データ０が書き込まれると，トランジスタの閾値Ｖｔｈは高くなり，」「メモリセルのフローティングゲートに電子が保持されて，データ０が記憶されている場合は，読み出し時にメモリセルのトランジスタは閾値が高く導通」しない構成を備えるところ，引用発明の「フローティングゲート１４」，「コントロールゲート１５」，「トランジスタ」は，それぞれ本願発明の「電荷蓄積層」，「制御電極」，「メモリトランジスタ」に相当し，また，引用発明の「データ０が書き込まれると，トランジスタの閾値Ｖｔｈは高くなり，」「フローティングゲートに電子が保持されて，データ０が記憶されている場合は，読み出し時にメモリセルのトランジスタは閾値が高」いことは，本願発明の「前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し，当該しきい値電圧に応じたデータが記憶される」ことに相当する。よって，引用発明の前記構成を備える「メモリセル」は，本願発明の「半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し，前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し，当該しきい値電圧に応じたデータが記憶される，メモリセル」に相当する。
・引用発明の「コントロールゲート１５はワード線Ｗ／Ｌに接続され読み出しレベルＶreadにされ，ドレイン１２はビット線Ｂ／Ｌに接続され，ビット線選択ゲート２４０〜２４ｎに与えられるビット線選択信号Ｙ０〜Ｙｎにより，所望のビット線Ｂ／Ｌのみがプリセンスアンプ２５に接続されて読み出し動作が行われ，プリセンスアンプ回路２５にて検出された電圧がセンスアンプ回路２６で検出，増幅され，出力バッファ回路２７にその増幅された信号が与えられるもの」は，本願発明の「前記半導体基板と前記制御電極との間に第１の電圧を印加することにより，前記メモリセルから前記データを読み出す読み出し回路」に相当する。すなわち，引用発明の「読み出しレベルＶread」は，本願発明の「第１の電圧」に相当する。
・引用発明においては「プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0」との構成から，「プログラムベリファイレベルＶPGM 」が「読み出しレベルＶread」よりも高いことは明らかであるから，「データ０が書き込まれると，トランジスタの閾値Ｖｔｈは高くなり，対応するプログラムベリファイレベルＶPGM より高くされ」ることにより，当該「トランジスタの閾値Ｖｔｈは」「読み出しレベルＶread」よりも高くなることは明らかである。よって，引用発明の「データ０が書き込まれると，トランジスタの閾値Ｖｔｈは高くなり，対応するプログラムベリファイレベルＶPGM より高くされ」ることは，本願発明の「前記メモリセルに第１の論理状態のデータを記憶する場合には，前記メモリトランジスタのしきい値電圧は，前記第１の電圧よりも高い第１のしきい値電圧以上に設定され」ることに相当する。すなわち，引用発明の「プログラムベリファイレベルＶPGM」は，本願発明の「第１のしきい値電圧」に相当する。
・引用発明の「その閾値Ｖｔｈあるいは出力Ｖoutが，プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0に達していないかあるいはそれを下回っていないかをチェックし，モニタレベルＶM0まで低下していることが検出されたら，記憶データ０の再書き込みを行うか，データ破壊危険信号を発するように」することにおいて，「プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0」」は，本願発明の「前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧」に相当する。
　よって，引用発明の「経時変化により記憶保持能力が劣化すると，データ０を保持していたメモリセルのトランジスタの閾値電圧が低下することに対処するため，メモリセルが読み出される度に，その閾値Ｖｔｈあるいは出力Ｖoutが，プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0に達していないかあるいはそれを下回っていないかをチェックし，モニタレベルＶM0まで低下していることが検出されたら，記憶データ０の再書き込みを行うか，データ破壊危険信号を発するように」することと，本願発明の「前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を，前記半導体基板と前記制御電極との間に印加することにより，前記第１のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路をさらに備え」ることとは，「前記第１のしきい値電圧よりも高く前記第１の電圧よりも低い第２の電圧を基準として，前記第１のしきい値電圧以下に設定された前記メモリトランジスタのしきい値電圧が意図せず上昇変動したか否かの検出処理を実行する検出回路をさらに備え」る点で一致する。
・引用発明の「半導体メモリ装置」は，「不揮発性メモリの記憶データ」を有するものであるから，本願発明の「不揮発性半導体記憶装置」に相当する。
　
　以上から，引用発明と本願発明とは以下の点で一致する
「　半導体基板と電荷蓄積層と制御電極とを含むメモリトランジスタを有し，前記電荷蓄積層内に蓄積された電荷の量に応じて前記メモリトランジスタのしきい値電圧が変化し，当該しきい値電圧に応じたデータが記憶される，メモリセルと，
　前記半導体基板と前記制御電極との間に第１の電圧を印加することにより，前記メモリセルから前記データを読み出す読み出し回路とを備える，不揮発性半導体記憶装置において，
　前記メモリセルに第１の論理状態のデータを記憶する場合には，前記メモリトランジスタのしきい値電圧は，前記第１の電圧よりも高い第１のしきい値電圧以上に設定され，
　前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を基準として，前記第１のしきい値電圧以上に設定された前記メモリトランジスタのしきい値電圧が意図せず降下変動したか否かの検出処理を実行する検出回路をさらに備える，不揮発性半導体記憶装置。」
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願発明は，「前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を，前記半導体基板と前記制御電極との間に印加することにより」「検出処理を実行する」のに対して，引用発明においては「前記第１のしきい値電圧よりも低く前記第１の電圧よりも高い第２の電圧を基準として」「検出処理を実行する」ことに対応する構成は備えるものの，当該「第２の電圧」を「前記半導体基板と前記制御電極との間に印加」するとまではいえない点。
　
《相違点２》
　本願発明は，「重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように，前記第２の電圧は，記憶されているデータの重要度に応じて，前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能である」構成を備えるが，引用発明はそのような構成は備えない点。
　
（３）判断
　上記各相違点について検討する。
《相違点１について》
　引用発明においては，「その閾値Ｖｔｈあるいは出力Ｖoutが，プログラムベリファイレベルＶPGM より低く読み出しレベルＶreadより高いレベルであるモニタレベルＶM0に達していないかあるいはそれを下回っていないかをチェック」するのであり，トランジスタの閾値Ｖｔｈが，モニタレベルＶM0に達していないかあるいそれを下回っていないかが判別できればよいのであるところ，トランジスタのコントロールゲート１５にモニタレベルＶM0を印加することによって，トランジスタの閾値ＶｔｈとモニタレベルＶM0の大小関係をより直接的に検出ができることは当業者に明らかなことである。それゆえ，前記「モニタレベルＶM0に達していないかあるいはそれを下回っていないかをチェック」する際に，コントロールゲート１５にモニタレベルＶM0を印加することにより行い，相違点１に係る「第２の電圧」を「前記半導体基板と前記制御電極との間に印加」する構成を備えることは当業者が適宜になし得たことといえる。
　
《相違点２について》
　相違点２に関して，原査定においては，引用例２の段落【００４２】における「値ＶＲＨは，劣化が即座に検出されるようにＶＴeff に十分近い値とすることができる。ＶＲＢとＶＴprg についても同様のことが言える」との記載を参照して，ＶＲＨ，ＶＲＢの値の選定の仕方で，劣化の検出が即座に行われるかどうかを設定可能であることが示唆されているとし，どのような時に「劣化が即座に検出される」ようにするのかの具体的な記載はないが，重要度の高いデータについて劣化を早期に発見すべきことは当業者にとって自明の課題であり，重要度の高いデータについて値ＶＲＨを劣化が即座に検出されるようにＶＴeff に十分近い値とするように構成することは，当業者が必要に応じて適宜なし得たことであるとし，また，読み出し時のしきい値電圧を可変に設定可能とすることは，周知の事項であるとしている。
　しかしながら，重要度の高いデータについて劣化を早期に発見すべきことを示す証拠は示されておらず，また，仮に，データの重要度に大小があるとしても，これを劣化の早期発見と結びつけて，引用発明において，相違点２に係る「重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように，前記第２の電圧は，
記憶されているデータの重要度に応じて，前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能
　よって，引用発明において相違点２に係る構成を備えることは，引用例２に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。
　
（４）まとめ
　よって，本願発明は周知技術を勘案し，引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。
　
（５）本願の請求項１に記載された発明について
　本願の請求項１に記載された発明は，「第１のしきい値電圧以下に設定された前記メモリトランジスタのしきい値電圧が意図せず上昇変動したか否かの検出処理を実行する」ものであるところ，引用例１の段落【００３８】〜【００４０】にも同様な検出を行うことが記載されている。それゆえ，当該引用例１に記載された発明と，本願請求項１に記載された発明との一致点及び相違点は，上述した，引用発明と本願発明との一致点及び相違点と同様なものとなる。また，引用例２についても，補助基準値ＶＲＢを用いて，トランジスタの導通閾値電圧の上昇を検出することが記載されている。しかしながら，前記《相違点２について》における検討と同様に，前記引用例１に記載された発明において，「重要度の高いデータほど前記第２の電圧が前記第１のしきい値電圧に近い値となるように，前記第２の電圧は，記憶されているデータの重要度に応じて，前記第１のしきい値電圧と前記第１の電圧との間で可変に設定可能」という構成を備えることは，引用例２に記載された発明とともに周知技術を勘案しても当業者が容易になし得たこととはいえない。
　
（６）他の請求項について
　本願の請求項２，４〜１５は，いずれも，請求項１又は請求項３のいずれか一方を直接又は間接に引用するものであるから，本願の請求項２，４〜１５に係る発明は請求項１又は請求項３に係る発明の発明特定事項を含むところ，前述の通り，請求項１及び３に係る発明は当業者が容易に発明をすることができたものとはいえないから，本願の請求項２，４〜１５に係る発明についても，当業者が容易に発明をすることができたものとはいえない。
　
第５　むすび
　以上のとおり，本願の請求項１〜１５に係る発明は，周知技術を勘案しても，引用発明，前記引用例１に記載された発明及び引用例２に記載された発明に基づいて，当業者が容易に発明をすることができたものとすることはできないから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。