(57)【要約】【課題】酸化物半導体を用いた微細な半導体装置において、安定した電気特性を付与し、信頼性を向上させる。該半導体装置を作製する。【解決手段】下地絶縁層と、下地絶縁層上の酸化物半導体層を含む酸化物積層と、酸化物積層上のソース電極層およびドレイン電極層と、酸化物積層、ソース電極層およびドレイン電極層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上の層間絶縁層と、を有する半導体装置において、酸化物半導体層中の欠陥密度を低減する。【選択図】図１
2018078344.tif 000002
【特許請求の範囲】
【請求項１】
第１の酸化物層と、前記第１の酸化物層上の酸化物半導体層と、前記酸化物半導体層上の第２の酸化物層と、を有する酸化物積層を形成し、
前記酸化物半導体層の電子親和力は、前記第１の酸化物層の電子親和力よりも大きく、
前記酸化物半導体層の電子親和力は、前記第２の酸化物層の電子親和力よりも大きく、
１００Ｐａ以上３００Ｐａ以下の圧力で、前記酸化物積層上に酸化窒化シリコンからなる第１の絶縁層を形成し、
前記第１の絶縁層上にゲート電極層を形成し、
前記ゲート電極層の上に、層間絶縁層を形成し、
前記層間絶縁層を形成した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項２】
第１の酸化物層と、前記第１の酸化物層上の酸化物半導体層と、前記酸化物半導体層上の第２の酸化物層と、を有する酸化物積層を形成し、
前記第１の酸化物層と、前記酸化物半導体層と、前記第２の酸化物層とは、それぞれインジウムを有し、
前記酸化物半導体層のインジウム含有量は、前記第１の酸化物層のインジウム含有量よりも多く、
前記酸化物半導体層のインジウム含有量は、前記第２の酸化物層のインジウム含有量よりも多く、
１００Ｐａ以上３００Ｐａ以下の圧力で、前記酸化物積層上に酸化窒化シリコンからなる第１の絶縁層を形成し、
前記第１の絶縁層上にゲート電極層を形成し、
前記ゲート電極層の上に、層間絶縁層を形成し、
前記層間絶縁層を形成した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項３】
第１の酸化物層と、前記第１の酸化物層上の酸化物半導体層と、前記酸化物半導体層上の第２の酸化物層と、を有する酸化物積層を形成し、
前記第１の酸化物層と、前記酸化物半導体層と、前記第２の酸化物層とは、それぞれガリウムを有し、
前記第１の酸化物層が含有するガリウムの原子数比は、前記酸化物半導体層が含有するガリウムの原子数比よりも高く、
前記第２の酸化物層が含有するガリウムの原子数比は、前記酸化物半導体層が含有するガリウムの原子数比よりも高く、
１００Ｐａ以上３００Ｐａ以下の圧力で、前記酸化物積層上に酸化窒化シリコンからなる第１の絶縁層を形成し、
前記第１の絶縁層上にゲート電極層を形成し、
前記ゲート電極層の上に、層間絶縁層を形成し、
前記層間絶縁層を形成した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体層の電子親和力は、前記第１の酸化物層の電子親和力よりも０．１ｅＶ以上大きく、
前記酸化物半導体層の電子親和力は、前記第２の酸化物層の電子親和力よりも０．１ｅＶ以上大きいことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、または、そ
れらの製造方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。電気光学装置、表示装置、記憶装置、半導体回路および電子機器は、半導体
装置に含まれる場合と、半導体装置を有する場合がある。
【背景技術】
【０００３】
半導体層を用いてトランジスタ（薄膜トランジスタ（ＴＦＴともいう））を構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよ
うな電子デバイスに広く応用されている。トランジスタに適用可能な半導体層としてシリ
コン系半導体層が広く知られているが、その他の材料として酸化物半導体層が注目されて
いる。
【０００４】
例えば、トランジスタのチャネル形成領域として、インジウム（Ｉｎ）、ガリウム（Ｇａ
）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが開示されて
いる（特許文献１参照）。
【０００５】
また、酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から
酸素が脱離することによって生じる酸素欠損（酸素欠陥ともいう）によってキャリアが発
生する。そこで、酸素を過剰に含む酸化シリコン膜から放出された酸素を酸化物半導体層
に供給し、酸化物半導体層の酸素欠損に酸素を補填することで、電気特性の変動が小さく
、信頼性の高い半導体装置を提供できることが知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１２−１９２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体層を用いたトランジスタにおいて、動作の高速化、低消費電力化、高集積化
を達成するため、トランジスタの微細化が必須となってきている。例えば、トランジスタ
の高速化のためにはチャネル長を短くすればよい。
【０００８】
しかし、トランジスタのチャネル長を短くすることで、しきい値電圧の低下、漏れ電流の
増大などが起こる。これは、チャネル長が短くなることで、ドレインの電界がソース近傍
にまで及んでくることに起因するものである。
【０００９】
このような問題に鑑み、酸化物半導体層を用いた微細な半導体装置などにおいて、安定し
た電気特性を付与し、信頼性を向上させることを目的の一とする。または、微細な半導体
装置などを提供することを目的の一とする。または、安定した電気特性を有する半導体装
置などを提供することを目的の一とする。または、信頼性の高い半導体装置などを提供す
ることを目的の一とする。または、上記の半導体装置などの作製方法を提供することを目
的の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。な
お、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、こ
れら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであ
り、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能であ
る。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置は、下地絶縁層と、下地絶縁層上の、酸化物層と酸化物
層よりも電子親和力が０．１ｅＶ以上大きい酸化物半導体層とを含む酸化物積層と、酸化
物積層に接するソース電極層およびドレイン電極層と、酸化物積層、ソース電極層および
ドレイン電極層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上
の層間絶縁層と、を有し、酸化物半導体層は欠陥密度が低い。
【００１１】
例えば、酸化物半導体層は、電子スピン共鳴法（ＥＳＲ法）によって計測される信号にお
いて、ｇ値が１．９３の信号に対応するスピン密度が、１．５×１０１８ｓｐｉｎｓ／ｃ
ｍ３以下、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下である半導体装置である。な
お、電子スピン共鳴法におけるｇ値が１．９３の信号に対応するスピン密度は、酸化物半
導体層中に含まれる酸素欠損の存在量に対応する。なお、酸化物半導体層の組成等によっ
て、酸素欠損に対応するｇ値は異なるため、ここで検出されるｇ値は、例えばプラスマイ
ナス５％程度ずれて信号が現れてもよく、好ましくは１．９０以上１．９５以下程度の値
であればよい。
【００１２】
また、ゲート絶縁層の電子スピン共鳴法によって計測される信号において、ｇ値が２．０
０１の信号に対応するスピン密度が、２×１０１８ｓｐｉｎｓ／ｃｍ３以上、好ましくは
２×１０１９ｓｐｉｎｓ／ｃｍ３以上であるとよい。なお、電子スピン共鳴法におけるｇ
値が２．００１に現れる信号に対応するスピン密度はゲート絶縁層に含まれるダングリン
グボンドの存在量に対応する。ただし、絶縁層の組成、種類によって、ｇ値の値は異なる
ため、ここで検出されるｇ値はプラスマイナス５％程度ずれて信号が現れてもよく、好ま
しくは２．００以上２．０１以下程度の値であればよい。
【００１３】
従って、本発明の一態様は、下地絶縁層と、下地絶縁層上の酸化物層と酸化物層よりも電
子親和力が０．１ｅＶ以上大きい酸化物半導体層とを含む酸化物積層と、酸化物積層に接
するソース電極層およびドレイン電極層と、酸化物積層、ソース電極層およびドレイン電
極層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上の層間絶縁
層と、を有し、酸化物半導体層は電子スピン共鳴法によって計測される信号において、ｇ
値が１．９０以上１．９５以下の信号に対応するスピン密度が１．５×１０１８ｓｐｉｎ
ｓ／ｃｍ３以下であり、ゲート絶縁層は、電子スピン共鳴法によって計測される信号にお
いて、ｇ値が２．００以上２．０１以下の信号に対応するスピン密度が２×１０１８ｓｐ
ｉｎｓ／ｃｍ３以上の半導体装置である。
【００１４】
なお、上述の半導体装置は、少なくとも酸化物積層およびゲート絶縁層を含む領域におい
て、電子スピン共鳴法によって、ｇ値が１．９０以上１．９５以下の信号に対応するスピ
ン密度が１．５×１０１２ｓｐｉｎｓ／ｃｍ２以下であり、ｇ値が２．００以上２．０１
以下の信号に対応するスピン密度が２×１０１２ｓｐｉｎｓ／ｃｍ２以上が計測される。
【００１５】
または、本発明の一態様は、酸化物層と、酸化物層上の酸化物層よりも電子親和力が０．
１ｅＶ以上大きい酸化物半導体層と、を含む酸化物積層と、酸化物積層と接して設けられ
たゲート絶縁層と、ゲート絶縁層を介して、酸化物積層と重なって設けられたゲート電極
層と、を有し、電子スピン共鳴法によって、ｇ値が１．９０以上１．９５以下の信号に対
応するスピン密度が１．５×１０１２ｓｐｉｎｓ／ｃｍ２以下であり、ｇ値が２．００以
上２．０１以下の信号に対応するスピン密度が２×１０１２ｓｐｉｎｓ／ｃｍ２以上の半
導体装置である。
【００１６】
上記、酸化物層および酸化物半導体層は、少なくともインジウムを含み、酸化物半導体層
は、酸化物層よりも高い原子数比でインジウムを含有するとよい。また、酸化物層および
酸化物半導体層は少なくともインジウムおよび亜鉛を含むとよい。また、酸化物層および
酸化物半導体層はＧａ、Ｆｅ、ＭｎまたはＣｏから選ばれた一以上の元素を含むとよい。
【００１７】
また、酸化物半導体層は、酸化物半導体層の上面と略垂直な方向にｃ軸が配向した結晶を
有するとよい。
【００１８】
また、酸化物半導体層に含まれるシリコンの濃度は２×１０１８ａｔｏｍｓ／ｃｍ３未満
、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満であるとよい。
【００１９】
また、本発明の別の一態様は、下地絶縁層を形成し、下地絶縁層上に酸化物半導体層を含
む酸化物積層を形成し、酸化物積層上にソース電極層およびドレイン電極層を形成し、酸
化物積層、ソース電極層およびドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層
上にゲート電極層を形成し、ゲート電極層上に層間絶縁層を形成し、層間絶縁層の形成後
に３００℃以上４５０℃未満の加熱処理を行い、ゲート絶縁層は、処理室内の圧力を１０
０Ｐａ以上３００Ｐａ以下とするプラズマＣＶＤ法を用いて成膜する半導体装置の作製方
法である。
【００２０】
また、酸化物積層の形成後に加熱処理を行ってもよい。また、下地絶縁層にイオンインプ
ランテーション法によって、酸素を注入してもよい。
【発明の効果】
【００２１】
本発明の一態様によって、酸化物半導体を用いた微細なトランジスタを形成することがで
きる。該トランジスタの信頼性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様の半導体装置の断面図および上面図。
【図２】本発明の一態様の半導体装置が有するバンド構造について説明する図。
【図３】本発明の一態様の半導体装置の作製方法を説明する図。
【図４】本発明の一態様の半導体装置の作製方法を説明する図。
【図５】本発明の一態様の半導体装置の断面図。
【図６】本発明の一態様の半導体装置を説明する回路図。
【図７】本発明の一態様の半導体装置を説明する回路図および概念図。
【図８】本発明の一態様の半導体装置を説明する断面図。
【図９】本発明の一態様の半導体装置を説明するブロック図。
【図１０】本発明の一態様の半導体装置を説明するブロック図。
【図１１】本発明の一態様の半導体装置を説明するブロック図。
【図１２】本発明の一態様の半導体装置を用いる電子機器を説明する図。
【図１３】昇温脱離ガス（ＴＤＳ）分析における酸素放出量を示す図。
【図１４】酸化窒化シリコン膜の酸素放出量を示す図。
【図１５】酸化物半導体層のＥＳＲ測定結果を示す図。
【図１６】酸化物半導体層のスピン密度を示す図。
【図１７】酸化窒化シリコン膜のＥＳＲ測定結果を示す図。
【図１８】酸化窒化シリコン膜のスピン密度を示す図。
【図１９】酸化窒化シリコン膜のエッチングレートを説明する図。
【図２０】酸化窒化シリコン膜中の窒素（Ｎ）の濃度のＳＩＭＳ測定結果を示す図。
【図２１】ＴＤＳ分析における水素放出量を示す図。
【図２２】ＴＤＳ分析における水放出量を示す図。
【図２３】ＴＤＳ分析における窒素放出量を示す図。
【図２４】ＴＤＳ分析における酸素放出量を示す図。
【図２５】酸化窒化シリコン膜のＸＰＳスペクトルを示す図。
【図２６】酸化窒化シリコン膜のＸＰＳスペクトルを示す図。
【図２７】酸化窒化シリコン膜のＸＰＳスペクトルを示す図。
【図２８】酸化窒化シリコン膜のＸＰＳスペクトルを示す図。
【図２９】酸化物半導体層のＥＳＲ測定結果を示す図。
【図３０】酸化物半導体層のスピン密度を示す図。
【図３１】酸化窒化シリコン膜中のインジウム（Ｉｎ）の濃度のＳＩＭＳ測定結果を示す図。
【図３２】酸化物半導体層中の水素濃度および炭素濃度のＳＩＭＳ測定結果を示す図。
【図３３】酸化物半導体層中の窒素濃度およびフッ素濃度のＳＩＭＳ測定結果を示す図。
【図３４】ゲート絶縁層の成膜圧力の違いによるトランジスタ特性を説明する図。
【図３５】トランジスタの電気特性を示す図。
【図３６】トランジスタのゲートバイアス温度（ＢＴ）ストレス試験における結果を示す図。
【図３７】トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。
【図３８】トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。
【図３９】トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。
【図４０】トランジスタのゲートＢＴストレス試験における結果を示す図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
【００２４】
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
【００２５】
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁
層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
【００２６】
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
【００２７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
【００２８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【００３０】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
【００３１】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【００３２】
＜トランジスタ構造＞
本発明の一態様の半導体装置であるトランジスタ４２０について図１に示す。図１（Ｂ）
は、トランジスタ４２０の上面図であり、図１（Ａ）は図１（Ｂ）に示す一点鎖線Ａ−Ｂ
における断面図である。
【００３３】
トランジスタ４２０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化
物層４０４ａと、酸化物層４０４ａ上の酸化物半導体層４０４ｂと、酸化物半導体層４０
４ｂ上の酸化物層４０４ｃが積層された酸化物積層４０４と、酸化物積層４０４上のソー
ス電極層４０６ａおよびドレイン電極層４０６ｂと、酸化物積層４０４、ソース電極層４
０６ａおよびドレイン電極層４０６ｂ上のゲート絶縁層４０８と、ゲート絶縁層４０８上
のゲート電極層４１０と、ゲート電極層４１０上の層間絶縁層４１２および層間絶縁層４
１４と、ゲート絶縁層４０８、層間絶縁層４１２および層間絶縁層４１４に形成された開
口においてソース電極層４０６ａおよびドレイン電極層４０６ｂとそれぞれ接続するソー
ス配線層４１６ａおよびドレイン配線層４１６ｂと、を有する。なお、トランジスタを動
作させるには、最低限チャネル形成領域となる半導体層と、ゲート絶縁層と、ゲート絶縁
層を介して半導体層と重なるゲート電極層と、を有すればよい。従って、トランジスタ４
２０は、酸化物積層４０４と、ゲート絶縁層４０８と、ゲート電極層４１０と、が最小構
成となり、下地絶縁層４０２、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、層間絶
縁層４１２、ソース配線層４１６ａ、ドレイン配線層４１６ｂのいずれか一以上を含まな
い構成であっても構わない。
【００３４】
＜酸化物積層について＞
酸化物積層４０４は、酸化物層４０４ａと、酸化物層４０４ａ上の酸化物半導体層４０４
ｂと、酸化物半導体層４０４ｂ上の酸化物層４０４ｃとを有する。ここでは、酸化物積層
４０４が３層である場合を示すが、酸化物積層は少なくとも酸化物半導体層を有する多数
の酸化物層の積層であればよく、２層であってもよいし、４層以上であっても構わない。
例えば、酸化物半導体層と、酸化物半導体層とゲート絶縁層との間に形成された酸化物層
との２層であってもよいし、下地絶縁層上に酸化物層が形成され、酸化物半導体層が形成
されていてもよい。
【００３５】
酸化物積層４０４は、ゲート電極層４１０の電界により酸化物半導体層４０４ｂにチャネ
ルが形成されるよう適宜材料を選択する。このような構造とすることで、下地絶縁層４０
２およびゲート絶縁層４０８から離間してチャネルが形成される。従って、チャネルに、
下地絶縁層４０２およびゲート絶縁層４０８から不純物が入り込むことを低減できる。例
えば、下地絶縁層４０２およびゲート絶縁層４０８として酸化シリコン膜、酸化窒化シリ
コン膜、窒化酸化シリコン膜または窒化シリコン膜等のシリコンを含む絶縁層（以下、シ
リコン絶縁層とも呼ぶ）を用いる場合、下地絶縁層４０２およびゲート絶縁層４０８に含
まれるシリコンが、酸化物半導体層４０４ｂに入り込むことを防ぐことができる。
【００３６】
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原
子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるも
のをいう。但し、上記範囲は、ラザフォード後方散乱法や、水素前方散乱法（ＨＦＳ：Ｈ
ｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のもの
である。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００３７】
酸化物半導体層４０４ｂにチャネルを形成するためには、酸化物半導体層４０４ｂにおい
て、真空準位からの伝導帯下端の深さ（電子親和力）が、酸化物積層中において最も深く
なるような構成とすればよい。従って、トランジスタ４２０においては、酸化物半導体層
４０４ｂの電子親和力が酸化物層４０４ａおよび酸化物層４０４ｃの電子親和力よりも大
きくなるように適宜材料を選択する。また、酸化物半導体層４０４ｂと酸化物層４０４ａ
および酸化物層４０４ｃの電子親和力の差は０．１ｅＶ以上、好ましくは０．１５ｅＶ以
上であるとよい。このような構成とすることで、酸化物半導体層４０４ｂは酸化物層４０
４ａおよび酸化物層４０４ｃよりも伝導帯下端が低いエネルギー準位をとり、トランジス
タ４２０の電流経路は酸化物半導体層４０４ｂに形成される。
【００３８】
＜酸化物積層のバンド構造＞
酸化物積層４０４のバンド構造について、図２を用いて説明する。図２に示すバンド構造
は、酸化物層４０４ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ
酸化物を用い、酸化物半導体層４０４ｂとしてエネルギーギャップが２．８ｅＶであるＩ
ｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層４０４ｃとして酸化物層４０４ａと同様の物性を
有する酸化物層を用いた。また、酸化物層４０４ａと酸化物半導体層４０４ｂとの界面近
傍のエネルギーギャップを３ｅＶとし、酸化物層４０４ｃと酸化物半導体層４０４ｂとの
界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメ
ータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また
、酸化物層４０４ａの厚さを１０ｎｍ、酸化物半導体層４０４ｂの厚さを１０ｎｍ、酸化
物層４０４ｃの厚さを１０ｎｍとした。
【００３９】
図２に、下地絶縁層４０２、酸化物積層４０４およびゲート絶縁層４０８のバンド図を模
式的に示す。図２では、酸化物層４０４ａおよび酸化物層４０４ｃとして酸化シリコン膜
を設けた場合について説明する。ここで、Ｅｖａｃは真空準位のエネルギーを示し、Ｅｃ
は下地絶縁層４０２、酸化物積層４０４およびゲート絶縁層４０８の伝導帯下端のエネル
ギーを示す。
【００４０】
図２に示すように、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃ
において、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物層４０４ａ、酸
化物半導体層４０４ｂおよび酸化物層４０４ｃにおいて、酸素が相互に拡散するためであ
る。
【００４１】
なお、図２では酸化物層４０４ａおよび酸化物層４０４ｃが同様の物性を有する酸化物層
である場合について示したが、酸化物層４０４ａおよび酸化物層４０４ｃが異なる物性を
有する酸化物層であっても構わない。
【００４２】
図２より、酸化物積層４０４の酸化物半導体層４０４ｂがウェル（井戸）となり、酸化物
積層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成さ
れることがわかる。
【００４３】
ただし、酸化物層４０４ａまたは酸化物層４０４ｃと、酸化物半導体層４０４ｂとのエネ
ルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差を越えてトラッ
プ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電
荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【００４４】
従って、酸化物層４０４ａおよび酸化物層４０４ｃと、酸化物半導体層４０４ｂとのエネ
ルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジ
スタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。
【００４５】
酸化物層４０４ａおよび酸化物層４０４ｃは、酸化物半導体層４０４ｂよりも、電子親和
力が小さい膜であれば、絶縁性の膜であってもよいし、半導体特性を示す膜であってもよ
い。ただし、酸化物半導体層４０４ｂに接して形成される酸化物層４０４ａおよび酸化物
層４０４ｃとの界面においてトラップ準位が形成されないよう、酸化物層４０４ａおよび
酸化物層４０４ｃはシリコン、水素等の不純物を主な構成元素として含まない酸化物層と
する。特に、酸化物半導体層４０４ｂと酸化物層４０４ａおよび酸化物層４０４ｃとの主
な構成元素が同一のものとすると、酸化物半導体層４０４ｂと酸化物層４０４ａおよび酸
化物層４０４ｃの間の界面散乱を抑制し、トラップ準位を低減することができる。
【００４６】
例えば、酸化物半導体層４０４ｂをＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］）であるターゲットを用いて成膜した場合、酸化物層４０４ａおよび酸
化物層４０４ｃをＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］
）であるターゲットを用いて成膜するとよい。
【００４７】
＜酸化物半導体層中の不純物＞
酸化物積層４０４を用いたトランジスタに安定した電気特性を付与するためには、酸化物
半導体層４０４ｂを高純度真性化することが有効である。具体的には、酸化物半導体層４
０４ｂのキャリア密度を１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または
１×１０１３／ｃｍ３未満とすればよい。酸化物半導体層４０４ｂにおいて、水素、窒素
、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体層４０４
ｂ中の不純物濃度を低減するためには、近接する酸化物層４０４ａ中および酸化物層４０
４ｃ中の不純物濃度も酸化物半導体層４０４ｂと同程度まで低減することが好ましい。
【００４８】
特に、酸化物半導体層４０４ｂにシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）
、ハフニウム（Ｈｆ）、チタン（Ｔｉ）等が高い濃度で含まれることにより、酸化物半導
体層４０４ｂにこれらの元素に起因する不純物準位が形成される。該不純物準位は、トラ
ップとなり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性
の劣化を小さくするためには、酸化物半導体層４０４ｂの上記元素の濃度を１×１０１９
ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ま
しくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物層４０４ａおよ
び酸化物層４０４ｃと酸化物半導体層４０４ｂとの界面の上記元素の濃度についても、１
×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【００４９】
また、酸化物半導体層４０４ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密
度を増大させてしまう。酸化物半導体層４０４ｂを真性または実質的に真性とするために
は、酸化物半導体層４０４ｂ中の水素濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  
Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下
、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏ
ｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また
、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以
下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００５０】
なお、酸化物半導体層４０４ｂにシリコンおよび炭素が高い濃度で含まれることにより、
酸化物半導体層４０４ｂの結晶性を低下させることがある。酸化物半導体層４０４ｂの結
晶性を低下させないためには、酸化物半導体層４０４ｂのシリコン濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体層４０４ｂ
の結晶性を低下させないためには、酸化物半導体層４０４ｂの炭素濃度を１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。酸化物半導体層４０４ｂの結晶
性については、後述する。
【００５１】
また、酸化物半導体層４０４ｂに水素が含まれると、水素がドナーとなりトランジスタの
特性を変動させる。そこで、酸化物半導体層中に含まれる水素濃度は５×１０１８ａｔｏ
ｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５
×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３
以下とすることがよい。
【００５２】
＜酸化物半導体層のスピン密度＞
酸化物半導体層４０４ｂに形成される酸素欠損はドナーを形成し、キャリアとなるため、
酸化物半導体層中に酸素欠損が形成されると、トランジスタの特性が変化し、信頼性が低
下する。そのため、酸化物半導体層中に含まれる酸素欠損は低減されていることが好まし
い。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値が１
．９３（１．９０以上１．９５以下）の信号に対応するスピン密度は、１．５×１０１８
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下であるとよい
。また、ｇ値が１．９３の信号に対応する単位面積当たりのスピン密度が１．５×１０１
２ｓｐｉｎｓ／ｃｍ２以下、好ましくは１×１０１１ｓｐｉｎｓ／ｃｍ２以下であるとよ
い。なお、電子スピン共鳴法におけるｇ値が１．９３の信号に対応するスピン密度は、酸
化物半導体層中に含まれる酸素欠損の存在量に対応する。なお、酸化物半導体層の組成等
によって、酸素欠損に対応するｇ値は異なるため、検出されるｇ値には、例えばプラスマ
イナス５％程度ずれて信号が現れてもよく、ここでは１．９０以上１．９５以下程度の値
であればよい。酸化物半導体層に含まれる酸素欠損をできる限り低減することで、キャリ
アの生成を低減することができる。そのため、トランジスタがノーマリオン特性となるこ
とを抑制することができ、半導体装置の電気特性および信頼性を向上させることができる
。
【００５３】
＜ゲート絶縁層＞
ゲート絶縁層４０８の電子スピン共鳴法によって計測される信号において、ｇ値が２．０
０１（２．００以上２．０１以下）の信号に対応するスピン密度は２×１０１８ｓｐｉｎ
ｓ／ｃｍ３以上、好ましくは２×１０１９ｓｐｉｎｓ／ｃｍ３以上であるとよい。また、
ｇ値が２．００１の信号に対応する単位面積当たりのスピン密度が２×１０１２ｓｐｉｎ
ｓ／ｃｍ２以上、好ましくは２×１０１３ｓｐｉｎｓ／ｃｍ２以上であるとよい。ｇ値が
２．００１の信号に対応するスピン密度はゲート絶縁層４０８中に含まれるダングリング
ボンドに対応する。ただし、絶縁層の組成、種類によって、ｇ値は異なるため、ここで検
出されるｇ値には例えば、プラスマイナス５％程度ずれて信号が現れてもよく、ここでは
２．００以上２．０１以下程度の値であればよい。当該ダングリングボンドを多く含むゲ
ート絶縁層４０８は、加熱処理などによる酸素の放出量が多い。従って、ダングリングボ
ンドを多く含有しているゲート絶縁層４０８を酸化物半導体層４０４ｂ上に設けることで
、ゲート絶縁層４０８から放出される酸素によって、酸化物半導体層４０４ｂ中の酸素欠
損を補填し、電気特性の安定したトランジスタとすることができる。
【００５４】
なお、ダングリングボンドの含有量が多いゲート絶縁層を用いると、該ダングリングボン
ドの影響により、トランジスタの電気特性が不安定となる場合があるが、本発明の一態様
の半導体装置は、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に、酸化物層４０
４ｃを設けているため、ダングリングボンドの多いゲート絶縁層４０８を用いても、電気
特性を安定なものとすることができる。
【００５５】
また、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８を緻密な膜とすること
によって、酸化物半導体層中の構成元素の一部が外部へ放出されることを防ぐことができ
る。緻密な膜であることは、例えば、ゲート絶縁層のウェットエッチングレートを測定す
ることで調査することができる。緻密な膜であるほど、ウェットエッチングレートが低下
し、エッチングされにくい膜となる。
【００５６】
本発明の一態様の半導体装置は、酸化物半導体層中の欠陥密度が低減され、電気的安定性
に優れた半導体装置である。例えば、本発明の一態様の半導体装置は、ゲートバイアス温
度（ＢＴ）ストレス試験におけるしきい値電圧の変動量が小さい。
【００５７】
なお、ゲートＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるト
ランジスタの特性変化（即ち、経時変化）を短時間で評価することができる。ゲートＢＴ
ストレス試験前後におけるトランジスタの特性の変動量を調べることは、信頼性を調べる
ための重要な指標となる。
【００５８】
具体的なゲートＢＴストレス試験の方法は、はじめにトランジスタの電気特性を測定し、
次に、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジ
スタのソースおよびドレインとして機能する一対の電極を同電位とし、ソースおよびドレ
インとして機能する一対の電極とは異なる電位をゲート電極に一定時間印加する。基板温
度は、試験目的に応じて適宜設定すればよい。次に、基板温度を電気特性を測定したとき
と同様の温度とし、トランジスタの電気特性を測定する。この結果、ゲートＢＴストレス
試験前後の電気特性におけるしきい値電圧およびシフト値の差を、変動量として得ること
ができる。
【００５９】
なお、本明細書中において、ゲート電極に印加する電位がソースおよびドレインの電位よ
り高い場合をプラスゲートＢＴストレス試験、ゲート電極に印加する電位がソースおよび
ドレインの電位よりも低い場合をマイナスゲートＢＴストレス試験と呼ぶ。
【００６０】
また、本明細書中において、シフト値とはゲート電圧（Ｖｇ、ソースとゲート間の電圧）
を横軸、ドレイン電流（Ｉｄ）の対数を縦軸にプロットした曲線において、最大傾きであ
るＩｄの接線を外挿したときの直線Ｉｄ＝１×１０―１２［Ａ］との交点とのゲート電圧
で定義する。なお、本明細書中においては、ドレイン電圧（ソースとドレイン間の電圧）
を１０Ｖとして、シフト値を算出した。
【００６１】
本発明の一態様の半導体装置は、酸化物半導体層中の酸素欠損が十分に低減されているた
め、チャネル長の小さい微細な構造のトランジスタとしても、電気的安定性に優れた半導
体装置とすることができる。
【００６２】
＜トランジスタの作製方法＞
次に、トランジスタ４２０の作製方法について説明する。
【００６３】
＜下地絶縁層＞
まず、基板４００上に下地絶縁層４０２を形成する。使用できる基板に大きな制限はない
が、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例え
ばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック
基板、石英基板、サファイア基板などを用いることができる。
【００６４】
また、基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基
板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
【００６５】
下地絶縁層４０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐ
ｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、
パルスレーザ堆積法（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、
ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることがで
きる。
【００６６】
下地絶縁層４０２としては、無機絶縁層を用いればよい。例えば、酸化シリコン膜、酸化
窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、ま
たは酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化
酸化アルミニウム膜等を用いるとよい。また、これらの化合物を単層構造または２層以上
の積層構造で形成して用いることができる。
【００６７】
下地絶縁層４０２として、プラズマＣＶＤ装置を用いて、真空排気された処理室内を１８
０℃以上４５０℃以下、さらに好ましくは１８０℃以上３５０℃以下に保持し、処理室に
原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、好ましくは
１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に１．４８Ｗ／ｃｍ２以
上２．４６Ｗ／ｃｍ２以下、さらに好ましくは１．４８Ｗ／ｃｍ２以上１．９７Ｗ／ｃｍ
２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を
形成してもよい。
【００６８】
原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい
。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化
シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素、乾燥
空気等がある。
【００６９】
成膜条件として、上記圧力の処理室において、上記のように高いパワー密度を用いること
で、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シリコンを含む
堆積性気体の酸化が進むため、下地絶縁層４０２中における酸素含有量が化学量論的組成
よりも多くなる。しかしながら、基板温度が上記温度であると、シリコンと酸素の結合力
が弱くなる。これらの結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱
により酸素の一部が脱離する酸化物絶縁層を形成することができる。
【００７０】
なお、下地絶縁層４０２の原料ガスとして、酸化性気体に対するシリコンを含む堆積性気
体の割合を多くし、かつ高周波電力を上記パワー密度とすることで、堆積速度を速くでき
ると共に、下地絶縁層４０２に含まれる酸素含有量を増加させることができる。
【００７１】
また、下地絶縁層４０２の形成後に、下地絶縁層４０２に酸素を注入してもよい。
【００７２】
ここで、酸化窒化シリコン膜にイオンインプランテーション法によって酸素原子を注入し
た場合の、昇温脱離ガス分析におけるｍ／ｚ（ｍ：質量、ｚ：電荷）＝３２（Ｏ２）で検
出されるガスの結果を示す。
【００７３】
まず、試料の作製方法について説明する。シリコン基板をＨＣｌ雰囲気下で熱酸化し、基
板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であ
り、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
【００７４】
次に、熱酸化膜上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の
成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃ
ｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給
して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコン
基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った
。
【００７５】
次に、各試料に酸素原子をイオンインプランテーション法によって注入した。酸素の注入
条件は加速電圧を６０ｋＶとし、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした試料１
と、１×１０１６ｉｏｎｓ／ｃｍ２とした試料２と、５×１０１５ｉｏｎｓ／ｃｍ２とし
た試料３とを作製した。各試料について、ＴＤＳ分析を行った結果を図１３に示す。図１
３に示す横軸は基板温度を、縦軸は検出強度を示している。図１３の一点鎖線は酸素のド
ーズ量が２×１０１６ｉｏｎｓ／ｃｍ２（試料１）、破線は酸素のドーズ量が１×１０１
６ｉｏｎｓ／ｃｍ２（試料２）、実線は酸素のドーズ量が５×１０１５ｉｏｎｓ／ｃｍ２
（試料３）について示している。
【００７６】
酸素のドーズ量が２×１０１６ｉｏｎｓ／ｃｍ２である試料１では、１００℃付近から酸
素の放出が始まり、３００℃付近および４５０℃付近にピークを有している。また、酸素
のドーズ量が１×１０１６ｉｏｎｓ／ｃｍ２である試料２では、２００℃付近から酸素の
放出が始まり、３００℃付近および４００℃付近にピークを有するが、３００℃付近のピ
ークにおける酸素の放出量が、ドーズ量が２×１０１６ｉｏｎｓ／ｃｍ２である試料１と
比較して２分の１以下である。また、酸素のドーズ量が５×１０１５ｉｏｎｓ／ｃｍ２で
ある試料３では、２００℃付近から酸素の放出が始まり、３００℃付近および４００℃付
近にピークを有するが、３００℃付近のピークにおける酸素の放出量は、酸素のドーズ量
が１×１０１６ｉｏｎｓ／ｃｍ２である試料２の２分の１以下（試料１の４分の１以下）
である。図１３から分かるように、酸素のドーズ量が多いものほど、加熱処理を行った際
の酸素の放出量が多く、酸素を放出し始める温度が低い。そのため、下地絶縁層４０２に
多量の酸素を注入しておくことで、より多くの酸素を低い温度で放出させることができる
。
【００７７】
なお、基板４００と後に設ける酸化物半導体層４０４ｂとの絶縁性が確保できるようであ
れば、下地絶縁層４０２を設けない構成とすることもできる。即ち、基板４００が十分に
絶縁性を有する場合は、下地絶縁層４０２を設けない構成としても構わない場合がある。
【００７８】
＜酸化物積層＞
次に、下地絶縁層４０２上に酸化物層４０４ａ、酸化物半導体層４０４ｂ、および酸化物
層４０４ｃが積層された酸化物積層４０４を形成する（図３（Ａ）参照）。酸化物層４０
４ａ、酸化物半導体層４０４ｂ、および酸化物層４０４ｃに適用可能な酸化物層は少なく
ともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎ
の双方を含むことが好ましい。また、該酸化物層を用いたトランジスタの電気特性のばら
つきを減らすため、それらと共に、スタビライザーの一または複数を有することが好まし
い。
【００７９】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、ま
たはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイド
である、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ
）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（
Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム
（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【００８０】
例えば、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃとして、酸
化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ
酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、
Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇ
ａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ
酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、
Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔ
ｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ
酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、
Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚ
ｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いること
ができる。
【００８１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分と
して有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。また、Ｉ
ｎ、ＧａおよびＺｎ以外の金属元素が入っていてもよい。
【００８２】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または
複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。
【００８３】
ただし、酸化物層４０４ａおよび酸化物層４０４ｃよりも酸化物半導体層４０４ｂの電子
親和力が大きくなる、具体的には０．１ｅＶ以上、好ましくは０．１５ｅＶ以上大きくな
るように、適宜材料を選択する。このように材料を選択することで、酸化物層４０４ａお
よび酸化物層４０４ｃの伝導帯の下端に比べて酸化物半導体層４０４ｂの伝導帯の下端が
真空準位から深くなり、ゲート電極層４１０の電界により酸化物半導体層４０４ｂにチャ
ネルが形成される。
【００８４】
酸化物層４０４ａおよび酸化物層４０４ｃは、アルミニウム、ガリウム、ゲルマニウム、
イットリウム、スズ、ランタン、またはセリウムを酸化物半導体層４０４ｂよりも高い原
子数比で含有する酸化物を用いればよい。具体的には、酸化物層４０４ａおよび酸化物層
４０４ｃとして、酸化物半導体層４０４ｂよりも前述の元素が１．５倍以上、好ましくは
２倍以上、さらに好ましくは３倍以上含有されている酸化物を用いる。前述の元素は酸素
と強く結合し、酸素欠損の形成エネルギーが大きく酸素欠損が生じにくい。そのため、前
述の元素を高い原子数比で有する酸化物層４０４ａおよび酸化物層４０４ｃは、酸化物半
導体層４０４ｂよりも酸素欠損が生じにくく、安定した特性を備える酸化物層である。従
って、酸化物層４０４ａおよび酸化物層４０４ｃに含まれる前述の元素の原子数比を高く
することで、下地絶縁層４０２およびゲート絶縁層４０８とそれぞれ安定した界面を形成
することができ、信頼性の高い半導体装置とすることができる。
【００８５】
なお、酸化物層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩ
ｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍ
ｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎお
よびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが
６６ａｔｏｍｉｃ％未満とする。また、酸化物層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物である
とき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏ
ｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ
％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【００８６】
ただし、酸化物層４０４ａおよび酸化物層４０４ｃとしてガリウムを含む場合、ガリウム
の原子数比は、ＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えないようにする
とよい。酸化物層中のガリウムの含有割合が増えることで、ＲＦスパッタリングにおいて
、成膜時に発生する粉状物質（ゴミともいう）の量が増え、半導体装置の特性が劣化する
場合がある。
【００８７】
なお、酸化物半導体層および酸化物層の成膜には、スパッタリング用電源に高周波電源を
用いるＲＦスパッタリング法の他に、直流電源を用いるＤＣスパッタリング法、交流電源
を用いるＡＣスパッタリング法等を用いることができる。特に、ＤＣスパッタリング法を
用いると、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることができる。
【００８８】
また、酸化物半導体層４０４ｂは酸化物層４０４ａおよび酸化物層４０４ｃよりもインジ
ウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝
導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため
、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸
化物と比較して高い移動度を備える。そのため、酸化物半導体層４０４ｂにインジウムの
含有量が多い酸化物を用いることで、高い移動度を実現することができる。
【００８９】
図２に示すような連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に
変化するＵ字型の井戸構造）が形成される酸化物積層４０４を形成するためには、主成分
を共通とする酸化物層４０４ａ、酸化物半導体層４０４ｂ、酸化物層４０４ｃを単に積層
するのではなく、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような
欠陥準位、またはキャリアの流れを阻害するバリアを形成するような不純物が存在しない
ように積層構造を形成する。仮に、積層された酸化物半導体層および酸化物層の層間に不
純物があると、界面におけるエネルギーバンドの連続性が失われ、トラップまたは再結合
によりキャリアが消滅してしまうことがある。
【００９０】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい
。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内
に気体が逆流しないようにしておくことが好ましい。
【００９１】
高純度真性な酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずス
パッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガス
は、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にま
で高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な
限り防ぐことができる。
【００９２】
なお、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃはそれぞれ結
晶性の異なる酸化物としてもよい。すなわち、単結晶酸化物層、多結晶酸化物層、非晶質
酸化物層等を適宜組み合わせた膜としてもよい。
【００９３】
以下では、酸化物半導体層の構造について説明する。
【００９４】
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化
物半導体層、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層などをいう。
【００９５】
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体層が典型である。
【００９６】
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層より
も欠陥準位密度が低いという特徴がある。
【００９７】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ層について詳細な説明を行う
。
【００９８】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔ
ｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００９９】
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【０１００】
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【０１０１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有して
いることがわかる。
【０１０２】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【０１０３】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１０４】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１０５】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面
または上面の法線ベクトルと平行にならないこともある。
【０１０６】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層
の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【０１０７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１０８】
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【０１０９】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡ
ＡＣ−ＯＳ層のうち、二種以上を有する積層膜であってもよい。
【０１１０】
なお、ＣＡＡＣ−ＯＳ層を形成する際は、例えば、多結晶である酸化物ターゲットを用い
、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲッ
トに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状または
ペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のス
パッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ層
を成膜することができる。ＣＡＡＣ−ＯＳ層の結晶性をさらに高めるためには、多結晶で
ある酸化物ターゲットに含まれる結晶粒の平均粒径を、３μｍ以下、好ましくは２μｍ以
下、さらに好ましくは１μｍ以下とする。
【０１１１】
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１
０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。
なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形で
あってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
【０１１２】
また、非晶質表面、非晶質絶縁層表面、絶縁層表面上にＣＡＡＣ−ＯＳ層を成膜するため
に、以下の条件を適用することが好ましい。
【０１１３】
成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーシ
ョンが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２０
０℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状の
スパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッ
タリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電す
ることで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング
粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ層を成膜すること
ができる。
【０１１４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１１５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０１１６】
ＣＡＡＣ−ＯＳ層を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃
以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−
ＯＳ層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理
によりＣＡＡＣ−ＯＳ層に酸素欠損が生成されることがある。その場合、酸化性雰囲気で
の加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、
ＣＡＡＣ−ＯＳ層の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ
以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下
では、ＣＡＡＣ−ＯＳ層の不純物濃度をさらに短時間で低減することができる。
【０１１７】
このような方法によって、非晶質表面、非晶質絶縁層表面、絶縁層表面上にＣＡＡＣ−Ｏ
Ｓ層を形成することができる。
【０１１８】
また、ＣＡＡＣ−ＯＳ層は、以下の方法により形成してもよい。
【０１１９】
まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物
半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５
００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体
積％以上、好ましくは１００体積％として成膜する。
【０１２０】
次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ層と
する。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃
以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または
１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度を
さらに短時間で低減することができる。
【０１２１】
第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０
ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
【０１２２】
次に、第１の酸化物半導体層と同じ組成である第２の酸化物半導体層を１０ｎｍ以上５０
ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する
。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃
以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜
する。
【０１２３】
次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ層から固相成長さ
せることで、結晶性の高い第２のＣＡＡＣ−ＯＳ層とする。加熱処理の温度は、３５０℃
以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化
物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０
００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい
。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができ
る。
【０１２４】
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ層を形成することが
できる。
【０１２５】
上記の方法を用いて成膜した酸化物半導体層および酸化物層の一部をエッチングすること
で、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃを形成すること
ができる。なお、酸化物層４０４ａ、酸化物半導体層４０４ｂ、および酸化物層４０４ｃ
となる酸化物半導体層および酸化物層は、大気曝露することなく、連続で成膜することが
好ましい。
【０１２６】
なお、酸化物積層４０４の形成後に、加熱処理を行うとよい。ここでの加熱処理は、２５
０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の
雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以
上含む雰囲気、または減圧状態で行う。または、不活性ガス雰囲気で加熱処理した後に、
脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む
雰囲気で加熱処理を行ってもよい。加熱処理によって、酸化物半導体層４０４ｂの結晶性
を高め、酸化物積層４０４から水素や水などの不純物を除去することができる。
【０１２７】
加熱処理を行うことで、さらに、下地絶縁層４０２に含まれる過剰な酸素を酸化物半導体
層４０４ｂに供給することができる。酸化物半導体層４０４ｂに酸素を補填することで、
酸化物半導体層４０４ｂ中の水素を除去することができる。
【０１２８】
＜ソース電極層およびドレイン電極層＞
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂとなる導電層を成膜し、一部
をエッチングすることでソース電極層４０６ａおよびドレイン電極層４０６ｂを形成する
（図３（Ｂ）参照）。
【０１２９】
ソース電極層４０６ａおよびドレイン電極層４０６ｂとしては、アルミニウム、チタン、
クロム、コバルト、ニッケル、銅、タンタルおよびタングステンを一種以上含む導電層を
単層で、または積層で用いればよい。なお、ソース電極層４０６ａとドレイン電極層４０
６ｂは同一組成であってもよいし、異なる組成であってもよい。
【０１３０】
＜ゲート絶縁層＞
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８を形
成する（図３（Ｃ）参照）。ゲート絶縁層４０８としては、酸化アルミニウム、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を、単層で、または
積層で用いればよい。
【０１３１】
ゲート絶縁層４０８の成膜時に酸化物積層４０４にダメージを与えない、酸化物積層４０
４中の欠陥密度を増大させないように適宜条件を選択して成膜することが好ましい。酸化
物積層４０４に対するダメージを低減する方法としては、例えば、プラズマＣＶＤ装置を
用いて、成膜時の圧力を高くして成膜することが好ましい。具体的には、成膜時の圧力を
１００Ｐａ以上３００Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下とすることが
よい。成膜時の反応室内の圧力を高くすることによって、密度の高いプラズマを発生させ
ることができ、被成膜面へのプラズマダメージを低減することができる。
【０１３２】
また、ゲート絶縁層４０８の成膜圧力を高くすることによって、電界効果移動度の高い、
電気特性に優れた半導体装置とすることができる。
【０１３３】
＜ゲート電極層＞
次に、ゲート絶縁層４０８上にゲート電極層４１０となる導電層を形成し、該導電層をエ
ッチングすることで、ゲート電極層４１０を形成する（図３（Ｄ）参照）。ゲート電極層
４１０としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以
上含む導電層を、単層で、または積層で用いればよい。
【０１３４】
＜層間絶縁層＞
次に、ゲート絶縁層４０８およびゲート電極層４１０上に層間絶縁層４１２および層間絶
縁層４１４を形成する（図４（Ａ）参照）。層間絶縁層４１２および層間絶縁層４１４と
しては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一
種以上含む絶縁層を、単層で、または積層で用いればよい。ここでは、層間絶縁層４１２
および層間絶縁層４１４を積層して形成する例を図示した。
【０１３５】
層間絶縁層４１４の形成後に加熱処理を行うことが好ましい。ここで、加熱処理を行うこ
とで、酸化物半導体層４０４ｂ形成後、ソース電極層４０６ａ、ドレイン電極層４０６ｂ
またはゲート電極層４１０等の形成工程におけるエッチング処理や、プラズマ処理等によ
って形成される酸素欠損を補填することができる。
【０１３６】
ここで、加熱処理を行うことで、下地絶縁層４０２、ゲート絶縁層４０８、またはその両
方から酸化物半導体層４０４ｂに酸素を供給し、酸化物半導体層４０４ｂ中の酸素欠損を
低減し、トランジスタの信頼性を向上させることができる。
【０１３７】
ここで、酸化窒化シリコン膜の加熱処理後の酸素の放出量について評価した結果を示す。
【０１３８】
まず、試料の作製方法について説明する。シリコン基板をＨＣｌ雰囲気下で熱酸化し、基
板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は９５０℃で１時間であ
り、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
【０１３９】
次に、熱酸化膜上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の
成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃ
ｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給
して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコン
基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った
。
【０１４０】
次に、酸化窒化シリコン膜に酸素をイオンインプランテーション法によって注入した。注
入条件は加速電圧６０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０１４１】
酸化窒化シリコン膜上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法
で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇ
ａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓ
ｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内
の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−
Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
【０１４２】
ここで、加熱処理を行わない試料を試料Ａ１、４５０℃の窒素雰囲気下で１時間、酸素雰
囲気下で１時間加熱処理を行った試料を試料Ａ２、４５０℃の窒素雰囲気下で１時間、酸
素雰囲気下で１時間加熱処理を行った後４００℃の酸素雰囲気下で１時間加熱処理を行っ
た試料を試料Ａ３とした。
【０１４３】
その後、試料Ａ１乃至試料Ａ３を混酸Ａｌエッチング液（関東化学株式会社製）でエッチ
ングしてＩｎ−Ｇａ−Ｚｎ酸化物を除去し、ＴＤＳ分析を行って酸化窒化シリコン膜から
放出される酸素、すなわち各試料に含まれている酸素の量を調べた。図１４に試料Ａ１乃
至試料Ａ３の酸素の放出量の定量値を示す。
【０１４４】
加熱処理を行っていない試料Ａ１では１．１７×１０１６ａｔｏｍｓ／ｃｍ２の酸素の放
出があり、一回加熱処理を行った試料Ａ２では６．２３×１０１５ａｔｏｍｓ／ｃｍ２、
二回加熱処理を行った試料Ａ３では５．２６×１０１５ａｔｏｍｓ／ｃｍ２の酸素が放出
された。
【０１４５】
図１４に示すとおり、酸化窒化シリコン膜中に含まれる酸素の量は、ＴＤＳ分析前に行っ
た加熱処理の回数に応じて減少している。つまり、酸化物半導体層の形成後、複数回の加
熱処理を行った場合、各加熱処理毎に、酸化窒化シリコン膜から酸素が放出されているこ
とが確認された。
【０１４６】
従って、層間絶縁層の形成後に再度、加熱処理を行うことで、再び、酸化物半導体層の下
に形成された酸化窒化シリコン膜（ここでは、下地絶縁層４０２）から酸化物半導体層に
酸素を供給できる。ここで、酸素を供給することで、ゲート絶縁層、ゲート電極層等の形
成時に酸化物半導体層中に形成された酸素欠損を補填し、酸化物半導体層の特性をより安
定なものとすることができる。
【０１４７】
ここで、酸化物半導体層の形成後、酸化物半導体層上に酸化窒化シリコン膜を形成し、そ
の後加熱処理を行った際の、酸化物半導体層中のスピン密度について評価した結果を示す
。
【０１４８】
まず、試料の作製方法について説明する。はじめに、石英基板上に３００ｎｍの酸化窒化
シリコン膜を形成した。酸化窒化シリコン膜の成膜は、処理室内に原料ガスである流量２
．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２Ｍ
Ｈｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また
、酸化窒化シリコン膜を形成する際の石英基板の温度を４００℃とした。また、成膜後４
５０℃において１時間の加熱処理を行った。
【０１４９】
次に、酸化窒化シリコン膜に酸素をイオンインプランテーション法によって注入した。注
入条件は加速電圧６０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０１５０】
次に、酸化窒化シリコン膜上に厚さ５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリン
グ法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ
：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３
０ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応
室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
【０１５１】
ここで、４５０℃窒素雰囲気下で１時間、酸素雰囲気下で１時間の加熱処理を行った。
【０１５２】
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上に酸化窒化シリコン膜を２０ｎｍ成膜した。石英基板
をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１ｓｃｃｍの
シランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用
いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン
膜を形成する際の石英基板の温度を３５０℃とした。成膜時の圧力は、本発明の一態様の
半導体装置に用いるゲート絶縁層としては不適となる場合がある、４０Ｐａとした。
【０１５３】
ここで、加熱処理を行わない試料を試料Ｂ１とした。その後、酸素雰囲気下で３５０℃、
１時間の加熱処理を行った試料を試料Ｂ２、酸素雰囲気下で４００℃、１時間の加熱処理
を行った試料を試料Ｂ３とした。
【０１５４】
各試料に対してＥＳＲ測定を行った。ＥＳＲ測定は、測定温度を室温（２５℃）とし、９
．５ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試
料の膜表面と平行とした。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層に含まれる酸素欠損に由来す
るｇ値が１．９３の信号に対応するスピン密度の検出下限は１×１０１７ｓｐｉｎｓ／ｃ
ｍ３である。
【０１５５】
図１５にＥＳＲ測定結果を示す。図１５に示すグラフは縦軸にマイクロ波の吸収強度の一
次微分をとり、横軸にｇ値をとる。図１５（Ａ）は試料Ｂ１、図１５（Ｂ）は試料Ｂ２、
図１５（Ｃ）は試料Ｂ３のＥＳＲ測定結果をそれぞれ示す。また、図１５には各試料の測
定結果のｇ値が１．９３近傍において、ガウス線形によってフィッティングした値も示す
。図１５において点線は測定結果を示し、実線はフィッティングした結果を示す。フィッ
ティングした曲線から、ｇ値が１．９３近傍の信号の積分値を計算することで当該マイク
ロ波の吸収強度に対応するスピン密度を求めた。
【０１５６】
図１６に、スピン密度を示す。試料Ｂ１からわかるように、本発明の一態様の半導体装置
に用いるゲート絶縁層としては不適となる場合がある酸化窒化シリコン膜を成膜すること
によって、酸化物半導体層中のスピン密度が３．９×１０１８ｓｐｉｎｓ／ｃｍ３となっ
ている。
【０１５７】
しかし、その後、加熱処理を行うことで、スピン密度は減少し、試料Ｂ２、試料Ｂ３とも
に、スピン密度が検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となった。このよう
に、酸化窒化シリコン膜の形成後に酸化物半導体層中に生じた酸素欠損を、酸化窒化シリ
コン膜と酸化物半導体層が接した状態で加熱処理を行うことで補填することができる。
【０１５８】
特に、層間絶縁層４１２として酸素に対するブロッキング性を有する膜を用いて加熱処理
を行うと、下地絶縁層４０２、ゲート絶縁層４０８、またはその両方から放出された酸素
が、酸化物半導体層４０４ｂの上方へと抜け出すことが抑制され、酸化物半導体層４０４
ｂにより多くの酸素を供給することができる。
【０１５９】
該加熱処理は、３００℃以上４５０℃未満、好ましくは３５０℃以上４００℃以下とする
とよい。なお、酸化物積層４０４に接して形成されるソース電極層４０６ａおよびドレイ
ン電極層４０６ｂに、酸素親和性の高い金属を用いると、加熱処理を行うことで、該金属
が酸化物積層４０４から酸素を引き抜く場合がある。そこで、下地絶縁層４０２およびゲ
ート絶縁層４０８から供給される酸素の量が、ソース電極層４０６ａおよびドレイン電極
層４０６ｂに酸素が引き抜かれる量よりも多くなるような温度範囲で熱処理を行うように
適宜温度範囲を設定すればよい。
【０１６０】
このように加熱処理を行うことで、酸化物半導体層４０４ｂ中の酸素欠損を低減し、酸化
物半導体層４０４ｂの特性を安定なものとすることができる。特に、トランジスタのチャ
ネル長が小さくなった場合、酸化物半導体層中に含まれる酸素欠損がトランジスタの特性
に与える影響が大きくなる。そのため、上記の加熱処理を施すことで、酸化物半導体層４
０４ｂ中に含まれる酸素欠損を低減しておくことで、チャネル長が小さくなった場合でも
、ノーマリオフである特性を維持できる信頼性の高い半導体装置とすることができる。
【０１６１】
次に、層間絶縁層４１４、層間絶縁層４１２およびゲート絶縁層４０８に開口を形成し、
該開口に導電層を形成し、該導電層をエッチングすることで、ソース配線層４１６ａおよ
びドレイン配線層４１６ｂを形成する（図４（Ｂ）参照）。ソース配線層４１６ａおよび
ドレイン配線層４１６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂと同様
の材料、方法を用いて形成すればよい。
【０１６２】
また、本発明の一態様の半導体装置は上述した構造に限らない。例えば、図５（Ａ）に示
すトランジスタ４３０のように、酸化物積層４０４が、酸化物半導体層４０４ｂおよび酸
化物層４０４ｃの２層からなる構造でもよい。なお、トランジスタ４３０は、他の構造は
トランジスタ４２０と同様とすることができるため、詳細な説明は省略する。
【０１６３】
また、図５（Ａ）に示すように、酸化物積層４０４中にソース領域４０５ａおよびドレイ
ン領域４０５ｂが形成されていてもよい。これは、酸化物積層４０４のソース電極層４０
６ａおよびドレイン電極層４０６ｂと接する領域において、タングステン等の金属に酸化
物積層４０４中の酸素が取り込まれやすく、酸化物積層４０４中の酸素欠損が生じる領域
が低抵抗化することや、ソース電極層４０６ａおよびドレイン電極層４０６ｂに含まれる
金属が、酸化物積層４０４に入り込むことによって、酸化物積層４０４中の金属の入り込
んだ領域が低抵抗化することで形成される。
【０１６４】
また、図５（Ｂ）に示すトランジスタ４４０のように、ソース電極層４０６ａおよびドレ
イン電極層４０６ｂのゲート電極層４１０と重畳する周縁部を階段状に形成してもよい。
階段状の周縁部は、複数回のエッチング（レジストマスクの後退（縮小）を伴うエッチン
グと後退したレジストマスクを用いたエッチング）を行うことで形成することができる。
ソース電極層４０６ａおよびドレイン電極層４０６ｂの周縁部が階段状となることで、ゲ
ート絶縁層４０８の段差被覆性を向上させることができる。
【０１６５】
また、図５（Ｃ）に示すトランジスタ４５０のように、ソース電極層およびドレイン電極
層が２層構造からなる構造としてもよい。図５（Ｃ）に示すトランジスタ４５０は、チャ
ネル長を決定する第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂと、
第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂ上に形成され、ソース
電極層およびドレイン電極層の抵抗を低減するための第２のソース電極層４１９ａおよび
第２のドレイン電極層４１９ｂとを有する。
【０１６６】
第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂの間がトランジスタ４
５０のチャネル長となる。トランジスタ４５０のチャネル長を５０ｎｍ未満、好ましくは
３０ｎｍ未満程度とする場合には、電子ビームを用いてレジストを露光して現像したマス
ク等をエッチングマスクとして用いることが好ましい。このとき、電子ビームの照射が可
能な電子ビーム描画装置において、最小ビーム径を２ｎｍ以下として照射することが好ま
しい。
【０１６７】
ただし、電子ビームによって形成することができるマスクは薄いため、マスクとなるレジ
ストの被覆性を考慮して、第１のソース電極層４１８ａおよび第１のドレイン電極層４１
８ｂを薄膜化することが好ましい。しかし、第１のソース電極層４１８ａおよび第１のド
レイン電極層４１８ｂを薄膜化すると抵抗が高くなる。そこで、抵抗を低減させるために
、厚膜化が可能な第２のソース電極層４１９ａおよび第２のドレイン電極層４１９ｂを形
成することが好ましい。
【０１６８】
なお、図５（Ｃ）には、薄い第１のソース電極層４１８ａおよび第１のドレイン電極層４
１８ｂに、厚い第２のソース電極層４１９ａおよび第２のドレイン電極層４１９ｂを形成
したが、厚いソース電極層およびドレイン電極層上に薄いソース電極層およびドレイン電
極層を形成する構成としてもよい。
【０１６９】
＜応用例＞
半導体装置の一例として、上記のトランジスタを用いることのできる論理回路であるＮＯ
Ｒ型回路の回路図の一例を図６（Ａ）に示す。図６（Ｂ）はＮＡＮＤ型回路の回路図であ
る。
【０１７０】
図６（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ
８０１、８０２はチャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎ
チャネル型トランジスタであるトランジスタ８０３、８０４は、上記のトランジスタ４２
０乃至トランジスタ４５０と同様の構造を有し、チャネル形成領域に酸化物半導体層を用
いたトランジスタを用いる。
【０１７１】
なお、図６（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物
半導体層を介して、ゲート電極層と重なる位置にトランジスタの電気特性を形御する導電
層を設けてもよい。該導電層の電位を制御し、ソースより低い電位、例えばＧＮＤ（接地
電位）や回路の最低電位とすることでトランジスタ８０３、８０４のしきい値電圧をより
プラスとし、さらにノーマリーオフのトランジスタとすることができる。
【０１７２】
また、図６（Ｂ）に示すＮＡＮＤ型回路では、ｎチャネル型トランジスタであるトランジ
スタ８１２、８１３は、上述のトランジスタ４２０乃至トランジスタ４５０と同様な構造
を有するチャネル形成領域に酸化物半導体層を用いたトランジスタを用いる。
【０１７３】
なお、図６（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化
物半導体層を介して、ゲート電極層と重なる位置にトランジスタの電気特性を形御する導
電層を設けてもよい。該導電層の電位を制御し、ソースより低い電位、例えばＧＮＤや回
路の最低電位とすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし
、さらにノーマリーオフのトランジスタとすることができる。
【０１７４】
チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用す
ることで、消費電力を十分に低減することができる。
【０１７５】
また、トランジスタ４２０乃至トランジスタ４５０を用いることで、微細化が可能であり
、かつ信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供すること
ができる。
【０１７６】
図７に上記のトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能
で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を説明する。
【０１７７】
図７（Ａ）は、半導体装置を示す回路図である。
【０１７８】
図７（Ａ）に示すトランジスタ２６０は、単結晶シリコン基板にチャネルが形成され、高
速動作が容易である。また、トランジスタ２６２にはトランジスタ４２０乃至トランジス
タ４５０を適用することができ、その特性により長時間の電荷保持を可能とする。
【０１７９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いるこ
ともできる。
【０１８０】
図７（Ａ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ２６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ２６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）
とトランジスタ２６２のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気
的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６
２のソース電極層またはドレイン電極層の他方は、容量素子２６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的
に接続されている。
【０１８１】
図７（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
【０１８２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与
えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ
状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持され
る（保持）。
【０１８３】
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層
の電荷は長時間にわたって保持される。
【０１８４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。従って、第５の配線の電
位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲ
ート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル
電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、ト
ランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、
第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態
」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み
出すことができる。
【０１８５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらず
トランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
【０１８６】
図７（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図７（Ｂ）は、半導体装置の回
路構成の一例を示し、図７（Ｃ）は半導体装置の一例を示す概念図である。まず、図７（
Ｂ）に示す半導体装置について説明を行い、続けて図７（Ｃ）に示す半導体装置について
、以下説明を行う。
【０１８７】
図７（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極
またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ２６２の
ゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電
極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
【０１８８】
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（または、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保
持することが可能である。
【０１８９】
次に、図７（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
【０１９０】
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トラン
ジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２
６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
【０１９１】
トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（または容量素子に蓄積された電荷）を長時間にわたって保持することができる。
【０１９２】
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（または容量素子２５４に蓄積された
電荷）によって、異なる値をとる。
【０１９３】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１９４】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
【０１９５】
このように、図７（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
【０１９６】
次に、図７（Ｃ）に示す半導体装置について、説明を行う。
【０１９７】
図７（Ｃ）に示す半導体装置は、上部に記憶回路として図７（Ｂ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、下
部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５
１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メ
モリセルアレイ２５１と電気的に接続されている。
【０１９８】
図７（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（
メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることができ
るため半導体装置の小型化を図ることができる。
【０１９９】
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。従って、前記トランジスタにより、高速動
作が要求される各種回路（論理回路、駆動回路など）を実現することが可能である。
【０２００】
なお、図７（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセル
アレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する
構成としても良い。
【０２０１】
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体装
置とすることが可能となるため、消費電力を十分に低減することができる。
【０２０２】
また、トランジスタとして、酸化物積層を有し、チャネル形成領域となる酸化物半導体層
が酸化物積層の表面から遠ざけられているトランジスタを適用することで、信頼性が高く
、安定した電気特性を示す半導体装置とすることができる。
【０２０３】
図８に、図６および図７に示した半導体装置の具体的な構成の一例について示す。図８は
、図６および図７に示す回路の断面図である。図８に示す半導体装置は、トランジスタ３
００、トランジスタ３２０およびトランジスタ３４０を有する。トランジスタ３００およ
びトランジスタ３２０は、単結晶シリコン基板にチャネルが形成されるトランジスタであ
り、トランジスタ３４０は、酸化物半導体にチャネルが形成されるトランジスタである。
トランジスタ３４０には、前述のトランジスタ４２０乃至トランジスタ４５０の構造を適
用することができる。なお、図８では、トランジスタ３４０として、図５（Ｂ）に示すト
ランジスタ４４０を用いたが、他のトランジスタを適用してもよい。
【０２０４】
トランジスタ３００およびトランジスタ３２０は、シリコン基板上に形成された素子分離
絶縁層３０２を形成し、素子分離絶縁層３０２に囲まれた領域にチャネル形成領域となる
領域を形成することによって得られるトランジスタである。チャネル形成領域と重畳して
、ゲート絶縁層３０８およびゲート電極層３１０が形成されている。チャネル形成領域と
接してソース領域３０６ａおよびドレイン領域３０６ｂが形成され、ソース領域３０６ａ
およびドレイン領域３０６ｂと接してソース電極層３１６ａおよびドレイン電極層３１６
ｂが形成されている。
【０２０５】
なお、トランジスタ３００およびトランジスタ３２０の一例として上記の構成を示したが
、トランジスタ３００およびトランジスタ３２０の構成については、公知のトランジスタ
を適用すればよい。
【０２０６】
トランジスタ３００およびトランジスタ３２０上には、絶縁層３２８、絶縁層３３０、絶
縁層３３２が形成されている。絶縁層３３２は、保護膜となる絶縁層であり、トランジス
タ３００およびトランジスタ３２０からトランジスタ３４０中の酸化物半導体層に、シリ
コンや水素等の不純物が入り込むことを抑制している。また、絶縁層３３０は、トランジ
スタ３４０中に含まれる酸素等がトランジスタ３００およびトランジスタ３２０に入り込
むことを抑制している。
【０２０７】
各絶縁層中に設けられた開口に、導電層３２２、導電層３２４、導電層３２６等が設けら
れ、該導電層を介してトランジスタ３２０のドレイン電極層３１６ｂとトランジスタ３４
０のドレイン電極は電気的に接続している。
【０２０８】
図８に示すように、トランジスタ３２０とトランジスタ３４０の一部が重畳することによ
って、回路が要する面積を低減することができ、高集積化を図ることができる。
【０２０９】
上記実施の形態で開示された、金属膜、半導体層、無機絶縁膜など様々な膜はスパッタ法
やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形
成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ
法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏ
ｎ）法を使っても良い。
【０２１０】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
【０２１１】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
【０２１２】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２１３】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体層、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺ
ｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、
及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎ
である。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジエチ
ル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、
トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いる
こともでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いる
こともできる。
【０２１４】
例えば、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液
体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（Ｔ
ＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用
いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４
である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなど
がある。
【０２１５】
例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含
む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用
いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材
料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、
アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）な
どがある。
【０２１６】
例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着さ
せ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
【０２１７】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
【０２１８】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａ
Ｏ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物
層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得ら
れたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、
Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（
ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３
）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガ
スを用いても良い。
【０２１９】
＜電子機器＞
上記のような半導体装置を、スマートフォン、電子書籍などの電子機器に応用した場合の
例を図９乃至図１２を用いて説明する。
【０２２０】
図９に電子機器のブロック図を示す。図９に示す電子機器はＲＦ回路９０１、アナログベ
ースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路
９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコ
ントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声
回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９
１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケ
ーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９
０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており
、この部分に上述した半導体装置を採用することによって、情報の書き込みおよび読み出
しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い
電子機器を提供することができる。
【０２２１】
図１０に、ディスプレイのメモリ回路９５０に上述した半導体装置を使用した例を示す。
図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイ
ッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は
、信号線から入力された画像データ（入力画像データ）、メモリ９５２およびメモリ９５
３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコ
ントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディス
プレイ９５７が接続されている。
【０２２２】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送ら
れ、表示される。
【０２２３】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
【０２２４】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デ
ータＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメ
モリ９５２に記憶されるまで継続される。
【０２２５】
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像デー
タの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ
９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割し
て使用してもよい。上述した半導体装置をメモリ９５２およびメモリ９５３に採用するこ
とによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力が十分に低減することができる。また、外部からの水、水分等の混入の影響を受
けにくい信頼性の高い半導体装置とすることができる。
【０２２６】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
【０２２７】
ここでは、図１１のメモリ回路１００７に上述した半導体装置を使用することができる。
メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハ
イライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を
記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、
特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである
。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュ
メモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。この
ような場合においても、上述した半導体装置を採用することによって、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減すること
ができる。また、外部からの水、水分等の混入の影響を受けにくい信頼性の高い半導体装
置とすることができる。
【０２２８】
図１２に電子機器の具体例を示す。図１２（Ａ）および図１２（Ｂ）は、２つ折り可能な
タブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐
体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３
４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、
操作スイッチ９０３８を有する。
【０２２９】
上述した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり
、信頼性の高いタブレット型端末とすることが可能となる。また、上述した半導体装置同
士を適宜組み合わせてもよい。
【０２３０】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
【０２３１】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
【０２３２】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
【０２３３】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。
【０２３４】
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
【０２３５】
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２３６】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２３７】
また、この他にも図１２（Ａ）および図１２（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。
【実施例１】
【０２３８】
本実施例では、本発明の一態様の半導体装置に含まれるゲート絶縁層として適用できる酸
化窒化シリコン膜を作製し、その特性評価を行った。
【０２３９】
まず、試料の作製方法について説明する。
【０２４０】
石英基板上に厚さ１００ｎｍの酸化窒化シリコン膜を形成した。形成方法は基板をプラズ
マＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１ｓｃｃｍのシランお
よび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５
０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成
する際の基板の温度を３５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電
極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、ウェハにかかる電
力密度は２．４×１０−１Ｗ／ｃｍ２となる。
【０２４１】
ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｃ１、１００
Ｐａとしたものを試料Ｃ２、４０Ｐａとしたものを比較例試料Ｃ３とした。試料Ｃ１およ
び試料Ｃ２は、本発明の一態様の半導体装置に用いるゲート絶縁層として適する、成膜時
の圧力が１００Ｐａ以上である酸化窒化シリコン膜である。一方、比較例試料Ｃ３は、本
発明の一態様の半導体装置に用いるゲート絶縁層としては適さない条件で成膜された酸化
窒化シリコン膜である。
【０２４２】
次に各試料に対してＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸
収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ値というパラメータ
が得られる。なお、νはマイクロ波の周波数である。また、ｈはプランク定数であり、β
はボーア磁子であり、どちらも定数である。
【０２４３】
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、９．５Ｇ
Ｈｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜
表面と平行とした。なお、酸化窒化シリコン膜に含まれるダングリングボンドに由来する
ｇ値が２．００１の信号に対応するスピン密度を測定した。検出下限は１×１０１７ｓｐ
ｉｎｓ／ｃｍ３（単位面積当たりに換算すると、１×１０１１ｓｐｉｎｓ／ｃｍ２）であ
る。
【０２４４】
試料Ｃ１、試料Ｃ２および比較例試料Ｃ３について、ＥＳＲ測定を行った結果を図１７に
示す。図１７（Ａ）には試料Ｃ１、図１７（Ｂ）には試料Ｃ２、図１７（Ｃ）には比較例
試料Ｃ３のＥＳＲ測定結果をそれぞれ示す。図１７に示すグラフは縦軸にマイクロ波の吸
収強度の一次微分をとり、横軸にｇ値をとる。
【０２４５】
次に、図１７に示すスペクトルのｇ値が２．００１近傍の信号について積分強度を計算し
、標準試料の積分強度との積分強度比から標準試料のスピン数からスピン数を算出した。
算出されたスピン数を膜体積で割ることによって当該マイクロ波の吸収強度に対応するス
ピン密度を求めた。
【０２４６】
図１８に各試料中のスピン密度を示す。試料Ｃ１は３．７×１０１９ｓｐｉｎｓ／ｃｍ３
（単位面積当たりに換算すると、３．７×１０１３ｓｐｉｎｓ／ｃｍ２）であり、試料Ｃ
２は２．３×１０１８ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、２．３×１０
１２ｓｐｉｎｓ／ｃｍ２）であり、比較例試料Ｃ３は３．５×１０１７ｓｐｉｎｓ／ｃｍ
３（単位面積当たりに換算すると、３．５×１０１１ｓｐｉｎｓ／ｃｍ２）である。即ち
、成膜圧力が小さくなるにつれ、酸化窒化シリコン膜中のスピン密度が小さくなることが
分かる。また、試料Ｃ１および試料Ｃ２は本発明の一態様の半導体装置に好適に用いるこ
とができる、ｇ値が２．００１（２．００以上２．０１以下）の信号に対応するスピン密
度が２×１０１８ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、２×１０１２ｓｐ
ｉｎｓ／ｃｍ２）以上の酸化窒化シリコン膜である。酸化窒化シリコン膜中に検出される
スピン密度が多いほど、酸化窒化シリコン膜中に形成される酸素欠損の量が多くなる。ま
たは、酸化窒化シリコン膜中に検出されるスピン密度は、酸化窒化シリコン膜中に形成さ
れる酸素欠損の量と比例する。そのため、本実施例に示す試料Ｃ１および試料Ｃ２は、比
較例試料Ｃ３と比べて、酸化物半導体層に対して酸素を放出しやすい膜である。
【０２４７】
次に、各試料のウェットエッチングレートを調べた。エッチャントには、フッ化水素アン
モニウム（ＮＨ４ＨＦ２）を６．７％とフッ化アンモニウム（ＮＨ４Ｆ）を１２．７％含
む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）を用い、２０℃でエッチングを
行った。図１９に、酸化窒化シリコン膜の成膜圧力と、ウェットエッチングレートの関係
を示す。図１９は、横軸が酸化窒化シリコン膜の成膜圧力であり、縦軸が酸化窒化シリコ
ン膜のウェットエッチングレートである。
【０２４８】
ここで、比較例試料Ｃ３（成膜圧力が４０Ｐａ）のウェットエッチングレートは、１０８
．９［ｎｍ／ｍｉｎ］であり、試料Ｃ２（成膜圧力が１００Ｐａ）のウェットエッチング
レートは、９７．９［ｎｍ／ｍｉｎ］であり、試料Ｃ１（成膜圧力が２００Ｐａ）のウェ
ットエッチングレートは、７６．４［ｎｍ／ｍｉｎ］である。従って、成膜圧力が大きく
なるほど、エッチングレートは低下し、緻密な膜が形成されていることが確認された。
【０２４９】
次に、各試料のＳＩＭＳによる深さ方向の窒素濃度分析を行った。結果を図２０に示す。
なお、試料Ｃ１は実線、試料Ｃ２は破線、比較例試料Ｃ３は一点鎖線で示す。ＳＩＭＳに
は、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ  ＡＤＥＰＴ
１０１０を用いた。
【０２５０】
図２０では、酸化窒化シリコン膜中の窒素濃度を定量している。分析は各試料の上面側か
ら行っている。なお、図２０の横軸である深さは、実測ではなく、標準試料のエッチング
速度から予想される深さを示している。
【０２５１】
各試料において、界面による影響の少ない領域（深さ２０ｎｍ〜６０ｎｍ）における平均
の窒素濃度は、試料Ｃ１が５．７×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｃ２が３．６×１
０２０ａｔｏｍｓ／ｃｍ３、比較例試料Ｃ３が１．７×１０２０ａｔｏｍｓ／ｃｍ３であ
った。各試料の窒素濃度を比較すると、試料Ｃ１が最も窒素濃度が高く、比較例試料Ｃ３
が最も窒素濃度が低いことがわかった。
【実施例２】
【０２５２】
本実施例では、本発明の一態様の半導体装置に含まれるゲート絶縁層として適用できる酸
化窒化シリコン膜を作製し、その特性評価を行った。
【０２５３】
シリコン基板上に厚さ１００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜
の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２
００Ｐａとしたものを試料Ｆ１、１００Ｐａとしたものを試料Ｆ２、４０Ｐａとしたもの
を比較例試料Ｆ３とする。
【０２５４】
図２１は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／ｚ＝２（
Ｈ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２１（Ａ）に
試料Ｆ１、図２１（Ｂ）に試料Ｆ２、図２１（Ｃ）に比較例試料Ｆ３の結果を示す。
【０２５５】
同様に、図２２は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／
ｚ＝１８（Ｈ２Ｏなど）で検出されるガスのイオン強度を測定した結果である。なお、図
２２（Ａ）に試料Ｆ１、図２２（Ｂ）に試料Ｆ２、図２２（Ｃ）に比較例試料Ｆ３の結果
を示す。
【０２５６】
同様に、図２３は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／
ｚ＝２８（Ｎ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２
３（Ａ）に試料Ｆ１、図２３（Ｂ）に試料Ｆ２、図２３（Ｃ）に比較例試料Ｆ３の結果を
示す。
【０２５７】
同様に、図２４は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／
ｚ＝３２（Ｏ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２
４（Ａ）に試料Ｆ１、図２４（Ｂ）に試料Ｆ２、図２４（Ｃ）に比較例試料Ｆ３の結果を
示す。
【０２５８】
図２４より、試料Ｆ１は、ＴＤＳ分析によってｍ／ｚ＝３２であるガスの放出が確認され
た。従って、成膜時の圧力を２００Ｐａ程度まで高めることによって、加熱処理によって
酸素放出する（過剰酸素を有する）酸化窒化シリコン膜を形成できることがわかった。酸
化窒化シリコン膜に含まれる過剰酸素は、酸化物半導体層まで移動した場合、酸化物半導
体層の酸素欠損を低減することができる。従って、過剰酸素を含む酸化窒化シリコン膜を
用いた、酸化物半導体層を有するトランジスタは、安定した電気特性を有し、高い信頼性
を有する。
【実施例３】
【０２５９】
本実施例では、実施例１で示した酸化窒化シリコン膜を作製し、その結合状態を測定した
。
【０２６０】
シリコン基板上に厚さ２０ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の
成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２０
０Ｐａとしたものを試料Ｇ１、１００Ｐａとしたものを試料Ｇ２、４０Ｐａとしたものを
比較例試料Ｇ３とする。
【０２６１】
次に、各試料のＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  
Ｓｐｅｃｔｒｏｓｃｏｐｙ）による結合状態の評価を行った。結果を図２５乃至図２８に
示す。ＸＰＳは、アルバック・ファイ株式会社製ＱｕａｎｔｅｒａＳＸＭを用い、Ｘ線源
としては単色化ＡｌＫα線（１．４８６ｋｅＶ）を用いた。検出領域は直径１００μｍと
し、検出深さは４ｎｍ以上５ｎｍ以下とした。
【０２６２】
図２５には、結合エネルギーが０ｅＶ〜１３５０ｅＶの広い範囲における各試料のＸＰＳ
スペクトルを示す。図２５においては、各試料のＸＰＳスペクトルは重なっており、違い
は見られないことがわかった。
【０２６３】
次に、図２６乃至図２８に、各ピーク近傍の各試料の高分解能ＸＰＳスペクトルを示す。
なお、図２６に試料Ｇ１、図２７に試料Ｇ２、図２８に比較例試料Ｇ３の高分解能ＸＰＳ
スペクトルをそれぞれ示す。参考までに、図２６乃至図２８には、主な結合状態と化学シ
フトを示す。
【０２６４】
図２６乃至図２８における高分解能ＸＰＳスペクトルを比較すると、試料Ｇ１のみ結合エ
ネルギーが３９７．０ｅＶ〜３９８．５ｅＶに僅かなピークが観測されることがわかった
。即ち、試料Ｇ１は、Ｓｉ−Ｎ結合を有することがわかった。
【実施例４】
【０２６５】
本実施例では、酸化物半導体層上に実施例１に示した酸化窒化シリコン膜を設け、酸化物
半導体層の評価を行った。
【０２６６】
まず、試料の作製方法について説明する。
【０２６７】
石英基板上に、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法で形成し
た。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ
＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍの
Ａｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を
０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−Ｇａ−Ｚ
ｎ酸化物層を形成する際の基板温度は３００℃とした。
【０２６８】
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上に酸化窒化シリコン膜を１００ｎｍ形成した。酸化窒
化シリコン膜の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜
時の圧力を２００Ｐａとしたものを試料Ｄ１、１００Ｐａとしたものを試料Ｄ２、４０Ｐ
ａとしたものを比較例試料Ｄ３とする。
【０２６９】
試料Ｄ１、試料Ｄ２および比較例試料Ｄ３についてＥＳＲ測定を行った。ＥＳＲ測定は、
測定温度を室温（２５℃）とし、９．５ＧＨｚの高周波電力（マイクロ波パワー）を２０
ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、Ｉｎ−Ｇａ−Ｚｎ酸
化物層に含まれる酸素欠損に由来するｇ値が１．９３の信号に対応するスピン密度の検出
下限は１×１０１７ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、１×１０１１ｓ
ｐｉｎｓ／ｃｍ２）である。
【０２７０】
試料Ｄ１、試料Ｄ２および比較例試料Ｄ３について、ＥＳＲ測定を行った結果を図２９に
示す。図２９（Ａ）は試料Ｄ１、図２９（Ｂ）は試料Ｄ２、図２９（Ｃ）は比較例試料Ｄ
３のＥＳＲ測定結果をそれぞれ示す。図２９に示すグラフは縦軸にマイクロ波の吸収強度
の一次微分をとり、横軸にｇ値をとる。
【０２７１】
図２９に示すように、試料Ｄ１ではｇ値が１．９３に現れる信号は観測されなかったが、
試料Ｄ２、比較例試料Ｄ３ではｇ値が１．９３に現れる信号が観測された。そこで、図２
９に示すスペクトル強度をローレンツ線形によってフィッティングし、ｇ値が１．９３近
傍の信号の積分値を計算することで当該マイクロ波の吸収強度に対応するスピン密度を求
めた。なお、試料Ｄ１のスピン密度は、マイクロ波の吸収の検出下限（１×１０１７ｓｐ
ｉｎｓ／ｃｍ３）以下となる。
【０２７２】
ｇ値が１．９３の信号に対応するスピン密度を図３０に示す。図３０から分かるように、
成膜圧力が大きくなるにつれ、Ｉｎ−Ｇａ−Ｚｎ酸化物中のスピン密度は低下し、成膜圧
力が２００Ｐａ条件では、検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となった。
【０２７３】
上記に示すように、Ｉｎ−Ｇａ―Ｚｎ酸化物上のゲート絶縁層の成膜圧力を高くすること
によって、Ｉｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損を低減し、安定した特性を付与できる。
【実施例５】
【０２７４】
本実施例では、酸化物半導体層上に実施例１で示した酸化窒化シリコン膜を形成し、酸化
窒化シリコン膜中および酸化物半導体層中の不純物濃度の測定を行った。
【０２７５】
まず、試料の作製方法について説明する。
【０２７６】
単結晶シリコン基板上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ形成した
。スパッタリングガスとして５０ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給
し、反応室内の圧力を０．４Ｐａに制御し、１．５ｋＷの直流電力を供給して形成した。
なお、基板温度は１００℃とした。
【０２７７】
次に、酸化シリコン膜上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング
法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：
Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０
ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室
内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ
−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
【０２７８】
ここで、加熱処理を行った。加熱処理は４５０℃で、窒素雰囲気下で１時間、酸素雰囲気
下で１時間行った。
【０２７９】
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上にプラズマＣＶＤ法を用いて、２０ｎｍの酸化窒化シ
リコン膜を形成した。酸化窒化シリコン膜の成膜条件は、実施例１と同様である。ここで
、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｅ１、１００Ｐａと
したものを試料Ｅ２、４０Ｐａとしたものを比較例試料Ｅ３とする。
【０２８０】
図３１に、各試料中の酸化窒化シリコン膜中のインジウム濃度の測定結果を示す。図中の
一点鎖線は試料Ｅ１、点線は試料Ｅ２、実線は比較例試料Ｅ３の測定結果を示している。
図中のＳｉＯＮは酸化窒化シリコン中を示し、図中のＩＧＺＯは、Ｉｎ−Ｇａ−Ｚｎ酸化
物を示す。Ｉｎ−Ｇａ―Ｚｎ酸化物層と酸化窒化シリコン膜の界面（図に示す深さ１５ｎ
ｍの位置）から酸化窒化シリコンに入り込んでいるインジウム濃度は、図３１に示すよう
に成膜圧力が大きくなるほど低下している。従って、成膜圧力が高くなるほど、Ｉｎ−Ｇ
ａ−Ｚｎ酸化物層中からのインジウムの拡散が低減されていることが確認された。例えば
、酸化窒化シリコン膜をゲート絶縁層に用いた場合、酸化窒化シリコン膜中にインジウム
が高濃度で含まれることによって、耐圧の低下や、欠陥準位の形成などが起こる可能性が
ある。インジウムの拡散が低減されることによって、酸化物半導体層を用いたトランジス
タに安定した電気特性を付与することができる。
【０２８１】
次に、試料Ｅ１、試料Ｅ２および比較例試料Ｅ３において、酸化物半導体層中の不純物濃
度を測定した。
【０２８２】
ここでは、各試料のＳＩＭＳによる深さ方向の水素濃度分析、炭素濃度分析、窒素濃度分
析およびフッ素濃度分析を行った。結果を図３２および図３３に示す。なお、試料Ｅ１は
実線、試料Ｅ２は破線、比較例試料Ｅ３は一点鎖線で示す。また、図中のＳｉＯＮは酸化
窒化シリコン中を示し、図中のＩＧＺＯはＩｎ−Ｇａ−Ｚｎ酸化物を示し、図中のＳｉＯ
ｘは酸化シリコン中を示す。ＳＩＭＳには、アルバック・ファイ株式会社製四重極型二次
イオン質量分析装置ＰＨＩ  ＡＤＥＰＴ１０１０を用いた。
【０２８３】
図３２（Ａ）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の水素濃度を定量している。図３２（Ｂ
）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の炭素濃度を定量している。図３３（Ａ）では、Ｉ
ｎ−Ｇａ−Ｚｎ酸化物層中の窒素濃度を定量している。図３３（Ｂ）では、Ｉｎ−Ｇａ−
Ｚｎ酸化物層中のフッ素濃度を定量している。分析は各試料の上面側から行っている。な
お、図３２および図３３の横軸である深さは、実測ではなく、標準試料のエッチング速度
から予想される深さを示している。
【０２８４】
試料Ｅ１は、試料Ｅ２および比較例試料Ｅ３と比べ、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の水素
濃度が低いことがわかった。また、各試料において、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の炭素
濃度、窒素濃度およびフッ素濃度に差はほとんど見られなかった。
【０２８５】
水素は、酸化物半導体にとって不純物であり、欠陥準位などの原因となる。従って、酸化
物半導体層中の水素濃度は低い方が好ましい。そのため、試料Ｅ１の酸化窒化シリコン膜
が、酸化物半導体層を有するトランジスタに特に適していることがわかる。
【実施例６】
【０２８６】
本実施例では、本発明の一態様の半導体装置に適用することができるゲート絶縁層を用い
たトランジスタと、比較例トランジスタとの電気特性を比較した。
【０２８７】
まず、トランジスタの作製方法について説明する。
【０２８８】
単結晶シリコン基板上に、下地絶縁層となる３００ｎｍの酸化窒化シリコン膜をプラズマ
ＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよ
び流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて
５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形
成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は
電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度は８．
１×１０−２Ｗ／ｃｍ２となる。
【０２８９】
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリ
コン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコ
ン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は
、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０２９０】
下地絶縁層上に酸化物半導体層となるＩｎ−Ｇａ−Ｚｎ酸化物層を１５ｎｍ成膜した。成
膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリ
ング法により、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓ
ｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃として
行った。
【０２９１】
次に、加熱処理を行った。加熱処理は４５０℃で、窒素雰囲気下において１時間行った後
、酸素雰囲気下にて１時間行った。
【０２９２】
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物層を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌ
ｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして
流量６０ｓｃｃｍのＢＣｌ３および流量２０ｓｃｃｍのＣｌ２を供給し、電源電力４５０
Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッチングを行い、島状の酸化物半導
体層に加工した。
【０２９３】
次に、下地絶縁層および酸化物半導体層上にソース電極層およびドレイン電極層となるタ
ングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で成膜した。
【０２９４】
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エ
ッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭
素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイア
ス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流
量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧
力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃ
ｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（
Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした
第３のエッチングと、を行い、周縁部が階段状となるソース電極層およびドレイン電極層
を形成した。
【０２９５】
次に、ソース電極層およびドレイン電極層上にゲート絶縁層となる２０ｎｍの酸化窒化シ
リコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流
量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの
電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際
の基板の温度を３５０℃とした。ここで成膜圧力を２００Ｐａとしたものを実施例トラン
ジスタ、４０Ｐａとしたものを比較例トランジスタとした。
【０２９６】
ゲート絶縁層上に、ゲート電極層となる窒化タンタル膜とタングステン膜をスパッタリン
グ法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒化タンタル膜は、成
膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０ｓｃｃｍの窒素（Ｎ
２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングステン膜は、成膜条件
を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電源電力４ｋＷで成膜
した。
【０２９７】
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングし
た。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５
ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電
力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エ
ッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００
Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
【０２９８】
次に、層間絶縁層となる窒化シリコン膜と、酸化窒化シリコン膜を、それぞれ、５０ｎｍ
と３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって、処
理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素を供
給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコン膜
を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸化窒
化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５ｓｃ
ｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨｚの
高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化
窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
【０２９９】
図３４に、実施例トランジスタおよび比較例トランジスタのドレイン電圧（Ｖｄ）が３．
３Ｖのときにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性と、ドレイン電圧を
０．１Ｖとした際のゲート電圧に対する電界効果移動度を表す。
【０３００】
図３４に示す左縦軸はトランジスタのＩｄを示し、実線は実施例トランジスタ、点線は比
較例トランジスタである。なお、トランジスタのＶｇ−Ｉｄ特性はほぼ同一の挙動を示し
ており、図３４において、Ｖｇ−Ｉｄ特性が重なっている。右縦軸はトランジスタの電界
効果移動度を示し、実線は実施例トランジスタを示し、点線は比較例トランジスタを示す
。なお、当該電界効果移動度は各トランジスタの飽和領域での結果である。
【０３０１】
実施例トランジスタと比較例トランジスタは、Ｖｇ−Ｉｄ特性においては、ほぼ同一の挙
動を示すが、実施例トランジスタの方が低いゲート電圧で高い電界効果移動度が得られて
いる。特に実施例トランジスタでは、ゲート電圧が１Ｖにおいて、５ｃｍ２／Ｖｓ程度の
電界効果移動度が得られている。
【０３０２】
この結果より、本発明の一態様の半導体装置に適用可能である成膜圧力の高いゲート絶縁
層を用いることで、低電圧でも高速動作が可能であるトランジスタとなることが確認され
た。
【実施例７】
【０３０３】
本実施例では、本発明の一態様の半導体装置であるトランジスタの特性を評価した。はじ
めに本実施例にて作製したトランジスタの作製方法について説明する。本実施例では、図
５（Ｂ）に示すトランジスタと同様の構造を作製したため、適宜図５（Ｂ）に示す符号を
引用して説明を行う。
【０３０４】
単結晶シリコン基板上に、下地絶縁層４０２となる３００ｎｍの酸化窒化シリコン膜をプ
ラズマＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシラ
ンおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を
用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン
膜を形成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ
装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度
は８．１×１０−２Ｗ／ｃｍ２となる。
【０３０５】
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリ
コン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコ
ン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は
、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０３０６】
次に、酸化物積層４０４となる酸化物積層を連続成膜した。酸化物層４０４ａとなる酸化
物層として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたス
パッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成した。成膜条件は
、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素
を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０３０７】
酸化物半導体層４０４ｂとなる酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ
−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍの
アルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ
、基板温度３００℃とした。酸化物半導体層上に、酸化物層４０４ｃとなる酸化物層を、
酸化物層４０４ａとなる酸化物層と同様の条件を用いて５ｎｍ形成した。
【０３０８】
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物の積層膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏ
ｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガス
として流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃ
ｌ２）を供給し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッ
チングを行い、島状に加工し、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物
層４０４ｃを形成した。
【０３０９】
次に、下地絶縁層４０２および酸化物積層４０４上にソース電極層４０６ａおよびドレイ
ン電極層４０６ｂとなるタングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で
成膜した。
【０３１０】
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エ
ッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭
素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイア
ス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流
量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧
力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃ
ｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（
Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした
第３のエッチングと、を行い、周縁部が階段状となるソース電極層４０６ａおよびドレイ
ン電極層４０６ｂと、を形成した。
【０３１１】
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８とな
る２０ｎｍの酸化窒化シリコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓ
ｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波
電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化
シリコン膜を形成する際の基板の温度を３５０℃、成膜圧力を２００Ｐａとした。
【０３１２】
次に、ゲート絶縁層４０８上に、ゲート電極層４１０となる窒化タンタル膜とタングステ
ン膜をスパッタリング法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒
化タンタル膜は、成膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０
ｓｃｃｍの窒素（Ｎ２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングス
テン膜は、成膜条件を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電
源電力４ｋＷで成膜した。
【０３１３】
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングし
た。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５
ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電
力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エ
ッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００
Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
【０３１４】
次に、層間絶縁層４１２となる窒化シリコン膜と、酸化窒化シリコン膜をそれぞれ、５０
ｎｍと３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって
、処理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素
を供給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコ
ン膜を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸
化窒化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５
ｓｃｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨ
ｚの高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、
酸化窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
【０３１５】
層間絶縁層４１２を形成した後、酸素雰囲気下で加熱処理を行った。ここで、３５０℃で
１時間の熱処理を行ったトランジスタを試料Ｈ１とし、４５０℃で１時間の加熱処理を行
ったトランジスタを試料Ｈ２とした。
【０３１６】
次に、比較例試料Ｈ３の作製方法について説明する。比較例試料Ｈ３は、試料Ｈ１および
試料Ｈ２と比べて、酸化物層４０４ａおよび酸化物層４０４ｃを設けていない点、ならび
に層間絶縁層４１２の形成後の加熱処理を行わない点が異なるが、後の構造は、試料Ｈ１
および試料Ｈ２と同様である。
【０３１７】
このようにして形成した試料Ｈ１、試料Ｈ２および比較例試料Ｈ３の電気特性を測定した
。図３５（Ａ）に各トランジスタのドレイン電圧（Ｖｄ）が３．３ＶのときにおけるＶｇ
−Ｉｄ特性を示し、図３５（Ｂ）にドレイン電圧が０．１ＶにおけるＶｇ−Ｉｄ特性を示
す。
【０３１８】
図３５中の、点線は試料Ｈ１のＶｇ−Ｉｄ特性を、実線は試料Ｈ２のＶｇ−Ｉｄ特性を、
一点鎖線は比較例試料Ｈ３のＶｇ−Ｉｄ特性を示す。
【０３１９】
図３５に示すように、ドレイン電圧が０．１Ｖの場合も３．３Ｖの場合でも、試料Ｈ１お
よび試料Ｈ２のしきい値電圧は比較例試料Ｈ３のしきい値電圧よりも大きく、ゲート電圧
が０Ｖにおけるオフ電流の小さいトランジスタであることがわかった。特に、試料Ｈ２は
、ゲート電圧が０Ｖでもドレイン電流が１×１０−１２Ａ以下となり、ノーマリーオフの
電気特性を示した。
【０３２０】
次に、試料Ｈ１、試料Ｈ２および比較例試料Ｈ３にバイアス温度ストレス試験（ＢＴスト
レス試験）を行い、特性を比較した。
【０３２１】
プラスＢＴストレス試験の測定方法について説明する。プラスＢＴストレス試験の対象と
なるトランジスタの初期（ストレス印加前）の電気特性を測定するため、基板温度を４０
℃とし、ドレイン電圧を０．１Ｖまたは３．３Ｖとし、ゲート電圧を−４Ｖから＋４Ｖま
で変化させたときのソース−ドレイン電流（ドレイン電流（Ｉｄ））の変化特性、すなわ
ちＶｇ−Ｉｄ特性を測定した。
【０３２２】
次に、基板温度を１５０℃まで上昇させた後、トランジスタのドレイン電圧を０Ｖとした
。次に、ゲート絶縁層へ印加される電界強度が１．６５ＭＶ／ｃｍとなるようにゲート電
圧３．３Ｖを印加し、３６００秒保持した。
【０３２３】
なお、マイナスＢＴストレス試験では、ゲート電圧−３．３Ｖを印加した。
【０３２４】
図３６に、ＢＴストレス試験の結果を示す。図３６に示すように、プラスゲートＢＴスト
レス試験におけるしきい値電圧の変動量（ΔＶｔｈ）は、試料Ｈ１が０．１２Ｖであり、
試料Ｈ２が−０．１９Ｖであり、比較例試料Ｈ３が０．４４Ｖである。プラスゲートＢＴ
ストレス試験におけるシフト値の変動量（ΔＳｈｉｆｔ）は、試料Ｈ１が０．０９Ｖであ
り、試料Ｈ２が−０．０５Ｖであり、比較例試料Ｈ３が０．２４Ｖである。マイナスゲー
トＢＴストレス試験におけるしきい値電圧の変動量は、試料Ｈ１が０．１９Ｖであり、試
料Ｈ２が−０．０８Ｖであり、比較例試料Ｈ３が−０．２０Ｖである。マイナスゲートＢ
Ｔストレス試験におけるシフト値の変動量は、試料Ｈ１が−０．０７Ｖであり、試料Ｈ２
が−０．０６Ｖであり、比較例試料Ｈ３が−０．２４Ｖである。図３６に示すように、試
料Ｈ１および試料Ｈ２は、比較例試料Ｈ３よりもＢＴストレス試験における変動量が小さ
い。従って、本発明の一態様である試料Ｈ１および試料Ｈ２は、比較例試料Ｈ３よりも信
頼性に優れていることが分かった。
【０３２５】
以上の結果より、本発明の一態様のトランジスタは、しきい値電圧が高く（ノーマリーオ
フの電気特性であり）、オフ電流が低減されており、かつゲートＢＴストレス試験におけ
る変動量の小さい、信頼性に優れたトランジスタであることが分かった。
【実施例８】
【０３２６】
本実施例では、本発明の一態様の半導体装置であるトランジスタの特性を評価した。はじ
めに本実施例にて作製したトランジスタの作製方法について説明する。本実施例では、図
５（Ｂ）に示すトランジスタと同様の構造を作製したため、適宜図５（Ｂ）に示す符号を
引用して説明を行う。
【０３２７】
単結晶シリコン基板上に、下地絶縁層４０２となる３００ｎｍの酸化窒化シリコン膜をプ
ラズマＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシラ
ンおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を
用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン
膜を形成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ
装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度
は８．１×１０−２Ｗ／ｃｍ２となる。
【０３２８】
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリ
コン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコ
ン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は
、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
【０３２９】
次に、酸化物積層４０４となる酸化物積層を連続成膜した。酸化物層４０４ａとなる酸化
物層として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたス
パッタリング法により、膜厚５ｎｍまたは２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成し
た。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５
ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とし
た。
【０３３０】
酸化物半導体層４０４ｂとなる酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ
−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍの
アルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ
、基板温度３００℃とした。酸化物半導体層上に、酸化物層４０４ｃとなる酸化物層を、
酸化物層４０４ａとなる酸化物層と同様の条件を用いて５ｎｍ形成した。
【０３３１】
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物の積層膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏ
ｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガス
として流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃ
ｌ２）を供給し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッ
チングを行い、島状に加工し、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物
層４０４ｃを形成した。
【０３３２】
次に、下地絶縁層４０２および酸化物積層４０４上にソース電極層４０６ａおよびドレイ
ン電極層４０６ｂとなるタングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で
成膜した。
【０３３３】
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エ
ッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭
素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイア
ス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流
量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧
力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃ
ｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（
Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした
第３のエッチングと、を行い、周縁部が階段状となるソース電極層４０６ａおよびドレイ
ン電極層４０６ｂと、を形成した。
【０３３４】
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８とな
る２０ｎｍの酸化窒化シリコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓ
ｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波
電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化
シリコン膜を形成する際の基板の温度を３５０℃、成膜圧力を２００Ｐａ、１００Ｐａま
たは４０Ｐａとした。
【０３３５】
次に、ゲート絶縁層４０８上に、ゲート電極層４１０となる窒化タンタル膜とタングステ
ン膜をスパッタリング法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒
化タンタル膜は、成膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０
ｓｃｃｍの窒素（Ｎ２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングス
テン膜は、成膜条件を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電
源電力４ｋＷで成膜した。
【０３３６】
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングし
た。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５
ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電
力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エ
ッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００
Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
【０３３７】
次に、層間絶縁層４１２となる窒化シリコン膜と、酸化窒化シリコン膜をそれぞれ、５０
ｎｍと３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって
、処理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素
を供給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコ
ン膜を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸
化窒化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５
ｓｃｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨ
ｚの高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、
酸化窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
【０３３８】
層間絶縁層４１２を形成した後、窒素雰囲気下で４５０℃１時間の加熱処理を行った後、
酸素雰囲気下で４５０℃１時間の加熱処理を行った。
【０３３９】
比較のため、上述した試料の作製方法において、酸化物層４０４ａおよび酸化物層４０４
ｃを設けていない試料も用意した。
【０３４０】
表１に、本実施例で作製した試料の作製条件の簡単な比較を示す。
【０３４１】
【表１】
2018078344.tif 000003
【０３４２】
このようにして形成した試料Ｉ１乃至試料Ｉ９にプラスＢＴストレス試験およびマイナス
ＢＴストレス試験を行い、試験前後のＶｇ−Ｉｄ特性を比較した。なお、Ｖｇ−Ｉｄ特性
は、ドレイン電圧を０．１Ｖ、３．３Ｖとし、ゲート電圧を−４Ｖから＋４Ｖまで変化さ
せて測定した。試験前後のＶｇ−Ｉｄ特性を図３７、図３８および図３９に示す。
【０３４３】
なお、図３７（Ａ１）に試料Ｉ１のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す
。また、図３７（Ａ２）に試料Ｉ１のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を
示す。また、図３７（Ｂ１）に試料Ｉ２のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性
を示す。また、図３７（Ｂ２）に試料Ｉ２のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ
特性を示す。図３７（Ｃ１）に試料Ｉ３のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性
を示す。また、図３７（Ｃ２）に試料Ｉ３のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ
特性を示す。また、図３８（Ａ１）に試料Ｉ４のプラスＢＴストレス試験前後のＶｇ−Ｉ
ｄ特性を示す。また、図３８（Ａ２）に試料Ｉ４のマイナスＢＴストレス試験前後のＶｇ
−Ｉｄ特性を示す。また、図３８（Ｂ１）に試料Ｉ５のプラスＢＴストレス試験前後のＶ
ｇ−Ｉｄ特性を示す。また、図３８（Ｂ２）に試料Ｉ５のマイナスＢＴストレス試験前後
のＶｇ−Ｉｄ特性を示す。図３８（Ｃ１）に試料Ｉ６のプラスＢＴストレス試験前後のＶ
ｇ−Ｉｄ特性を示す。また、図３８（Ｃ２）に試料Ｉ６のマイナスＢＴストレス試験前後
のＶｇ−Ｉｄ特性を示す。また、図３９（Ａ１）に試料Ｉ７のプラスＢＴストレス試験前
後のＶｇ−Ｉｄ特性を示す。また、図３９（Ａ２）に試料Ｉ７のマイナスＢＴストレス試
験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｂ１）に試料Ｉ８のプラスＢＴストレス
試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｂ２）に試料Ｉ８のマイナスＢＴスト
レス試験前後のＶｇ−Ｉｄ特性を示す。図３９（Ｃ１）に試料Ｉ９のプラスＢＴストレス
試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｃ２）に試料Ｉ９のマイナスＢＴスト
レス試験前後のＶｇ−Ｉｄ特性を示す。図中の実線は試験前のＶｇ−Ｉｄ特性を示し、点
線は試験後のＶｇ−Ｉｄ特性を示す。
【０３４４】
また、試験前後のしきい値電圧の変動量（ΔＶｔｈ）およびシフト値の変動量（ΔＳｈｉ
ｆｔ）を図４０に示す。プラスＢＴストレス試験およびマイナスＢＴストレス試験の条件
は実施例７の記載を参照する。
【０３４５】
図３７乃至図４０より、プラスゲートＢＴストレス試験前後、マイナスゲートＢＴストレ
ス試験前後において、試料Ｉ４、試料Ｉ５、試料Ｉ７および試料Ｉ８は、しきい値電圧の
変動量およびシフト値の変動量が特に小さいことがわかった。
【０３４６】
本実施例より、本発明の一態様に係る半導体装置に適用可能な、しきい値電圧の変動量お
よびシフト値の変動量が特に小さいトランジスタは、極めて高い信頼性を有することがわ
かった。
【符号の説明】
【０３４７】
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２６０    トランジスタ
２６２    トランジスタ
２６４    容量素子
３０２    素子分離絶縁層
３０６ａ    ソース領域
３０６ｂ    ドレイン領域
３０８    ゲート絶縁層
３００    トランジスタ
３１０    ゲート電極層
３１６ａ    ソース電極層
３１６ｂ    ドレイン電極層
３２０    トランジスタ
３２２    導電層
３２４    導電層
３２６    導電層
３２８    絶縁層
３３０    絶縁層
３３２    絶縁層
３４０    トランジスタ
４００    基板
４０２    下地絶縁層
４０４    酸化物積層
４０４ａ    酸化物層
４０４ｂ    酸化物半導体層
４０４ｃ    酸化物層
４０５ａ    ソース領域
４０５ｂ    ドレイン領域
４０６ａ    ソース電極層
４０６ｂ    ドレイン電極層
４０８    ゲート絶縁層
４１０    ゲート電極層
４１２    層間絶縁層
４１４    層間絶縁層
４１６ａ    ソース配線層
４１６ｂ    ドレイン配線層
４１８ａ    ソース電極層
４１８ｂ    ドレイン電極層
４１９ａ    ソース電極層
４１９ｂ    ドレイン電極層
４２０    トランジスタ
４３０    トランジスタ
４４０    トランジスタ
４５０    トランジスタ
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８１２    トランジスタ
８１３    トランジスタ
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
９０３３    留め具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３８    操作キー
９６３９    ボタン
【図１】
2018078344.tif 000004
【図２】
2018078344.tif 000005
【図３】
2018078344.tif 000006
【図４】
2018078344.tif 000007
【図５】
2018078344.tif 000008
【図６】
2018078344.tif 000009
【図７】
2018078344.tif 000010
【図８】
2018078344.tif 000011
【図９】
2018078344.tif 000012
【図１０】
2018078344.tif 000013
【図１１】
2018078344.tif 000014
【図１２】
2018078344.tif 000015
【図１３】
2018078344.tif 000016
【図１４】
2018078344.tif 000017
【図１５】
2018078344.tif 000018
【図１６】
2018078344.tif 000019
【図１７】
2018078344.tif 000020
【図１８】
2018078344.tif 000021
【図１９】
2018078344.tif 000022
【図２０】
2018078344.tif 000023
【図２１】
2018078344.tif 000024
【図２２】
2018078344.tif 000025
【図２３】
2018078344.tif 000026
【図２４】
2018078344.tif 000027
【図２５】
2018078344.tif 000028
【図２６】
2018078344.tif 000029
【図２７】
2018078344.tif 000030
【図２８】
2018078344.tif 000031
【図２９】
2018078344.tif 000032
【図３０】
2018078344.tif 000033
【図３１】
2018078344.tif 000034
【図３２】
2018078344.tif 000035
【図３３】
2018078344.tif 000036
【図３４】
2018078344.tif 000037
【図３５】
2018078344.tif 000038
【図３６】
2018078344.tif 000039
【図３７】
2018078344.tif 000040
【図３８】
2018078344.tif 000041
【図３９】
2018078344.tif 000042
【図４０】
2018078344.tif 000043