(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、半導体基板ＳＵＢの主面に形成された絶縁膜ＩＲ１と、絶縁膜ＩＲ１上に形成された絶縁膜ＬＮ１とを有する。また、当該半導体装置は、絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１に達する開口部ＯＰ２と、絶縁膜ＩＲ１を貫通して半導体基板ＳＵＢに達する開口部ＯＰ３と、半導体基板ＳＵＢに形成された溝部ＴＰ１とを有する。開口部ＯＰ２の開口幅ＷＤ２、および、開口部ＯＰ３の開口幅ＷＤ３は、溝部ＴＰ１の溝幅ＷＤ４よりも広い。また、溝部ＴＰ１は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞されている。【選択図】図４
2018078312.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜を貫通して前記第１絶縁膜に達する第１開口部を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１開口部に露出した部分の前記第１絶縁膜上、および、前記第２絶縁膜上に、前記第１開口部の内部を埋め込むように第３絶縁膜を形成する工程、
（ｅ）前記第１開口部が形成された領域内に、前記第３絶縁膜を貫通して前記第１絶縁膜に達する第２開口部を形成する工程、
（ｆ）前記第２開口部に露出した前記第１絶縁膜に、前記第１絶縁膜を貫通して前記半導体基板に達する第３開口部を形成する工程、
（ｇ）前記第３開口部に露出した部分の前記半導体基板に溝部を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２開口部に露出した前記第３絶縁膜および前記第３開口部に露出した前記第１絶縁膜をエッチング剤でエッチングし、前記第３絶縁膜に前記第２開口部よりも広い第４開口部を形成し、前記第１絶縁膜に前記第３開口部よりも広い第５開口部を形成する工程、
（ｉ）前記（ｈ）工程の後、前記溝部、前記第５開口部、前記第１開口部および前記第４開口部の内部に、第４絶縁膜を形成する工程、
を有し、
前記（ｉ）工程では、前記溝部を、前記第４絶縁膜により、前記溝部の内部に空間を残して閉塞し、
前記第４開口部の開口幅は、前記第１開口部の開口幅と等しいか、または、前記第１開口部の開口幅よりも広く、
前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜からなり、
前記第２絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第５開口部の開口幅は、前記第１開口部の開口幅と等しいか、または、前記第１開口部の開口幅よりも広い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記エッチング剤は、フッ酸を含有するエッチング液である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、溝部を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を有する半導体装置がある。
【０００３】
特開２０１１−６６０６７号公報（特許文献１）には、半導体基板の主表面に形成された素子を平面視において取り囲むように、半導体基板の主表面に形成された溝と、素子上および溝内に形成された絶縁膜とを備えた、半導体装置およびその製造方法が開示されている。上記特許文献１記載の技術では、素子上を覆うように、かつ溝内に空間を形成するように、絶縁膜が形成されることが記載されている。
【０００４】
特開２０１３−２２２８３８号公報（特許文献２）および特開２０１１−１５１１２１号公報（特許文献３）には、支持基板と埋め込み絶縁膜と半導体層とがこの順で積層された半導体基板と、半導体層の主表面に形成された溝と、溝内に形成された絶縁膜とを備えた、半導体装置およびその製造方法が開示されている。上記特許文献２記載の技術、および、上記特許文献３記載の技術では、溝は、半導体層の主表面に形成された素子を平面視において取り囲むように形成されている。また、上記特許文献２記載の技術、および、上記特許文献３記載の技術では、素子上を覆うように、かつ溝内に空間を形成するように、絶縁膜が形成されることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６６０６７号公報
【特許文献２】特開２０１３−２２２８３８号公報
【特許文献３】特開２０１１−１５１１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように、高アスペクト比を有する溝部内に絶縁膜を形成する場合、例えば化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法により酸化シリコン膜からなる絶縁膜を形成することにより、溝部の内部に空間を残して溝部を閉塞することがある。この場合、溝部の上部で溝部の側面に形成される絶縁膜の膜厚は、溝部の底部で溝部の側面に形成される絶縁膜の膜厚よりも厚くなりやすい。そのため、溝部の側面に絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することができる。溝部内に空間がある場合、溝部内に空間がない場合に比べ、ＤＴＩ構造により素子同士を絶縁して素子分離を行う素子分離特性は向上する。
【０００７】
ところが、ＣＶＤ法により酸化シリコン膜からなる絶縁膜を形成する場合、溝部の内部に残される空間の上端の高さ位置である閉塞位置が所望の高さ位置になるように、精度よく調整することは困難である。そのため、溝部内に残される空間の閉塞位置が、所望の位置よりも高くなるおそれがある。
【０００８】
空間の閉塞位置が所望の位置よりも高くなると、絶縁膜を形成した後、例えば絶縁膜を研磨し、絶縁膜の表面を平坦化する際に、絶縁膜の表面の高さ位置が空間の閉塞位置よりも低くなり、空間が絶縁膜の表面に露出して研磨用のスラリーが空間に入り込むか、その後の洗浄工程において洗浄液が空間に入り込むおそれがある。その後、空間に入り込んだスラリーまたは洗浄液が空間から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、半導体基板の主面に形成され、シリコンと酸素とを含有する第１絶縁膜と、第１絶縁膜上に形成された第２絶縁膜とを有する。また、当該半導体装置は、第２絶縁膜を貫通して第１絶縁膜に達する第１開口部と、第１開口部に露出した部分の第１絶縁膜を貫通して半導体基板に達する第２開口部と、第２開口部に露出した部分の半導体基板に形成された溝部とを有する。第２絶縁膜は、第１絶縁膜と異なる材料からなる。第１開口部の開口幅、および、第２開口部の開口幅は、溝部の溝幅よりも広い。また、溝部は、第３絶縁膜により、溝部の内部に空間を残して閉塞されている。
【００１１】
また、他の実施の形態によれば、半導体装置の製造方法において、半導体基板の主面に、シリコンと酸素とを含有する第１絶縁膜を形成し、第１絶縁膜上に第２絶縁膜を形成する。次いで、第２絶縁膜を貫通して第１絶縁膜に達する第１開口部を形成し、平面視において、第１開口部が形成された領域内に、第１絶縁膜を貫通して半導体基板に達する第２開口部を形成し、第２開口部に露出した部分の半導体基板に溝部を形成する。次いで、第２開口部に露出した部分の第１絶縁膜をエッチングすることにより、第２開口部の第２開口幅を、溝部の溝幅よりも広げる。その後、溝部を、第３絶縁膜により、溝部の内部に空間を残して閉塞する。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す一部破断斜視図である。
【図３】実施の形態１の半導体装置の構成を示す要部断面図である。
【図４】実施の形態１の半導体装置の構成を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図３１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図３２】比較例の半導体装置の製造工程中における要部断面図である。
【図３３】比較例の半導体装置の製造工程中における要部断面図である。
【図３４】比較例の半導体装置の製造工程中における要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図３９】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図４０】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図４１】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図４２】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図４３】実施の形態２の第１変形例の半導体装置の製造工程中における要部断面図である。
【図４４】実施の形態２の第１変形例の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
（実施の形態１）
＜半導体装置の構成＞
初めに、実施の形態１の半導体装置の構成を説明する。図１は、実施の形態１の半導体装置の構成を示す平面図である。図２は、実施の形態１の半導体装置の構成を示す一部破断斜視図である。図３および図４は、実施の形態１の半導体装置の構成を示す要部断面図である。図４は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
【００２０】
なお、図４では、理解を簡単にするために、１つのｎチャネル型のＭＩＳＦＥＴＱＮの周辺にＤＴＩ構造ＤＳが形成されている例について示している。しかし、図３に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されていてもよいし、その他各種の素子の周辺に形成されていてもよい。
【００２１】
また、図４では、理解を簡単にするために、絶縁膜ＩＦＴよりも上方の部分の図示を省略している。
【００２２】
図１に示すように、本実施の形態１の半導体装置は、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップＣＨＰである。半導体チップＣＨＰは、例えば、半導体基板ＳＵＢと、出力ドライバ部ＨＶと、ロジック部ＬＧとを有する。出力ドライバ部ＨＶは、半導体基板ＳＵＢに形成された高耐圧のＭＯＳトランジスタなどを含む。ロジック部ＬＧは、半導体基板ＳＵＢに形成された低耐圧のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタなどを含む。なお、図３を用いて後述するように、高耐圧のＭＯＳトランジスタが形成される領域を、高耐圧ＭＯＳ領域ＨＭＡと称し、低耐圧ＭＯＳトランジスタが形成される領域を、低耐圧ＭＯＳ領域ＬＭＡと称する。
【００２３】
本実施の形態１では、高耐圧のＭＯＳトランジスタとして、横方向拡散ＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor；ＬＤＭＯＳＦＥＴ）が形成された例について説明する。また、本実施の形態１では、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、および、ｎチャネル型のＭＩＳＦＥＴからなるＣＭＯＳトランジスタが形成された例について説明する。
【００２４】
なお、本願明細書において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜を用いたＭＩＳＦＥＴだけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００２５】
図２に示すように、出力ドライバ部ＨＶでは、高耐圧のＭＯＳトランジスタが形成される高耐圧ＭＯＳ領域ＨＭＡが、平面視において、ＤＴＩ構造に含まれる溝構造ＴＳにより囲まれている。溝構造ＴＳは、半導体基板ＳＵＢの主面としての表面に形成されている。なお、図２では図示は省略するが、ロジック部ＬＧでは、低耐圧のＭＯＳトランジスタが形成される低耐圧ＭＯＳ領域ＬＭＡ（図３参照）が、平面視において、ＤＴＩ構造を構成する溝構造ＴＳにより囲まれていてもよい。
【００２６】
なお、本願明細書では、平面視において、とは、半導体基板ＳＵＢの主面としての表面に垂直な方向から視た場合を意味する。
【００２７】
図３に示すように、本実施の形態１の半導体装置は、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡ、ならびに、高耐圧ＭＯＳ領域ＨＭＡと低耐圧ＭＯＳ領域ＬＭＡの間のＤＴＩ領域ＤＴＡを備えた半導体基板ＳＵＢを有する。半導体基板ＳＵＢは例えばｐ型の単結晶シリコン（Ｓｉ）からなる。ＤＴＩ領域ＤＴＡにおいて、半導体基板ＳＵＢの主面としての表面には、溝構造ＴＳが形成されている。溝構造ＴＳの内部には、絶縁膜ＩＦＴが形成されている。この溝構造ＴＳと絶縁膜ＩＦＴとにより、ＤＴＩ構造ＤＳが形成されている。
【００２８】
絶縁膜ＩＦＴは、絶縁膜ＩＦ１およびＩＦ２を含む。このうち、絶縁膜ＩＦ１は、溝構造ＴＳの外部に形成されており、絶縁膜ＩＦ２は、溝構造ＴＳの内部に形成されている。したがって、溝構造ＴＳと絶縁膜ＩＦ２とにより、ＤＴＩ構造ＤＳが形成されている。なお、図３では、絶縁膜ＩＦ１と絶縁膜ＩＦ２とを、絶縁膜ＩＦＴとして一体化して示している。
【００２９】
図３に示すように、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されており、ｎ型埋め込み領域ＮＢＲ上には、ｐ−型エピタキシャル層ＥＰが形成されている。
【００３０】
高耐圧ＭＯＳ領域ＨＭＡ、低耐圧ＭＯＳ領域ＬＭＡ、および、ＤＴＩ領域ＤＴＡにおいて、半導体基板ＳＵＢの主面としての表面、すなわちｐ−型エピタキシャル層ＥＰの表面には、素子分離領域ＩＲとしての絶縁膜が形成されている。素子分離領域ＩＲとしての絶縁膜は、シリコンと酸素とを含有する。素子分離領域ＩＲとしての絶縁膜は、後述する各種のＭＯＳトランジスタなどの半導体素子を電気的に分離する。
【００３１】
好適には、素子分離領域ＩＲとしての絶縁膜は、酸化シリコン膜からなる。これにより、例えばｐ型の単結晶シリコンからなる半導体基板ＳＵＢの表面に、高い絶縁性を有する絶縁膜を容易に形成することができる。
【００３２】
なお、ＤＴＩ領域ＤＴＡで、半導体基板ＳＵＢの表面に形成された素子分離領域ＩＲとしての絶縁膜を、絶縁膜ＩＲ１とする。
【００３３】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面、すなわち半導体基板ＳＵＢの表面には、高耐圧のＭＯＳトランジスタとして、ＬＤＭＯＳＦＥＴＱＨが形成されている。ＬＤＭＯＳＦＥＴＱＨは、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。
【００３４】
ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度は、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高い。なお、ＬＤＭＯＳＦＥＴＱＨのゲート電極ＧＥを、ゲート電極ＧＥＨと称する。
【００３５】
ｐ型ウエル領域ＰＷＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨとｐｎ接合を形成する。
【００３６】
ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰとｐｎ接合を形成する。ｎ＋型ドレイン領域ＮＤＨは、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成されている。
【００３７】
ｎ型オフセットドレイン領域ＮＯＤＨは、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成されている。したがって、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとの間には、半導体基板ＳＵＢの表面に沿って、ｐ型ウエル領域ＰＷＨとｐ−型エピタキシャル層ＥＰとが挟まれている。
【００３８】
ゲート電極ＧＥＨのソース側の部分は、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとに挟まれたｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成されている。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨの表面に形成されたオフセット絶縁膜ＯＩＦ上に乗り上げるように、形成されている。ゲート電極ＧＥＨの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００３９】
ｐ型ウエル領域ＰＷＨの上層部であって、ｎ＋型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成されている。ｐ＋型コンタクト領域ＰＣＨは、例えばｐ型ウエル領域ＰＷＨの電位を調節するためのものである。
【００４０】
ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。シリサイド層ＳＩＬは、ＬＤＭＯＳＦＥＴＱＨに含まれる導体部である。なお、図示は省略するが、ゲート電極ＧＥＨの表面にも、シリサイド層が形成されていてもよい。あるいは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、または、ｐ＋型コンタクト領域ＰＣＨの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００４１】
低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面、すなわち半導体基板ＳＵＢの表面には、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとが形成されている。ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとにより、ＣＭＯＳトランジスタが形成されている。
【００４２】
ｐチャネル型のＭＩＳＦＥＴＱＰは、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥを、ゲート電極ＧＥＰと称する。
【００４３】
ｎ型ウエル領域ＮＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｐチャネル型のＭＩＳＦＥＴＱＰが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ｎ型ウエル領域ＮＷＬの上層部に、互いに離れて形成されている。
【００４４】
ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥＰは、ｐ＋型ソース領域ＰＳＬとｐ＋型ドレイン領域ＰＤＬとに挟まれた部分のｎ型ウエル領域ＮＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＰの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００４５】
ｐ＋型ソース領域ＰＳＬ、および、ｐ＋型ドレイン領域ＰＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。シリサイド層ＳＩＬは、ｐチャネル型のＭＩＳＦＥＴＱＰに含まれる導体部である。なお、図示は省略するが、ゲート電極ＧＥＰのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｐ＋型ソース領域ＰＳＬ、および、ｐ＋型ドレイン領域ＰＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００４６】
ｎチャネル型のＭＩＳＦＥＴＱＮは、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥを、ゲート電極ＧＥＮと称する。
【００４７】
ｐ型ウエル領域ＰＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｎチャネル型のＭＩＳＦＥＴＱＮが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ型ウエル領域ＰＷＬは、平面視において、ｎ型ウエル領域ＮＷＬと離れた位置に形成されている。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ｐ型ウエル領域ＰＷＬの上層部に、互いに離れて形成されている。
【００４８】
ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥＮは、ｎ＋型ソース領域ＮＳＬとｎ＋型ドレイン領域ＮＤＬとに挟まれた部分のｐ型ウエル領域ＰＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＮの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。
【００４９】
ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。シリサイド層ＳＩＬは、ｎチャネル型のＭＩＳＦＥＴＱＮに含まれる導体部である。なお、図示は省略するが、ゲート電極ＧＥＮのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。
【００５０】
ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように、絶縁膜ＬＮ１が形成されている。また、ＤＴＩ領域ＤＴＡにおいて、素子分離領域ＩＲとしての絶縁膜ＩＲ１上にも、絶縁膜ＬＮ１が形成されている。
【００５１】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ＬＤＭＯＳＦＥＴＱＨを覆うように形成された絶縁膜ＬＮ１を、絶縁膜ＬＮ１１とする。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように形成された絶縁膜ＬＮ１を、絶縁膜ＬＮ１２とする。さらに、ＤＴＩ領域ＤＴＡにおいて、素子分離領域ＩＲとしての絶縁膜ＩＲ１上に形成された絶縁膜ＬＮ１を、絶縁膜ＬＮ１３とする。このとき、絶縁膜ＬＮ１１、ＬＮ１２およびＬＮ１３は、互いに同層に形成されている。
【００５２】
絶縁膜ＬＮ１は、絶縁膜ＩＲ１と異なる材料からなる。これにより、素子分離領域ＩＲとしての絶縁膜ＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度を、そのエッチング剤に対する絶縁膜ＩＲ１のエッチング速度よりも小さくすることができる。したがって、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＲ１を選択的にエッチングすることができる。
【００５３】
絶縁膜ＬＮ１上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、絶縁膜ＬＮ１を介して、ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように、形成されている。また、絶縁膜ＩＦ１は、絶縁膜ＬＮ１を介して、素子分離領域ＩＲとしての絶縁膜ＩＲ１を覆うように、形成されている。絶縁膜ＩＦ１は、シリコンと酸素とを含有する。
【００５４】
好適には、絶縁膜ＩＦ１は、酸化シリコン膜からなる。これにより、例えばＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように、高い絶縁性を有する絶縁膜を容易に形成することができる。
【００５５】
高耐圧ＭＯＳ領域ＨＭＡにおいて、絶縁膜ＬＮ１を介して、ＬＤＭＯＳＦＥＴＱＨを覆うように形成された絶縁膜ＩＦ１を、絶縁膜ＩＦ１１とする。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、絶縁膜ＬＮ１を介して、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように形成された絶縁膜ＩＦ１を、絶縁膜ＩＦ１２とする。さらに、ＤＴＩ領域ＤＴＡにおいて、素子分離領域ＩＲとしての絶縁膜ＩＲ１上に、絶縁膜ＬＮ１を介して形成された絶縁膜ＩＦ１を、絶縁膜ＩＦ１３とする。このとき、絶縁膜ＩＦ１１、ＩＦ１２およびＩＦ１３は、互いに同層に形成されている。
【００５６】
絶縁膜ＩＦ１は、絶縁膜ＩＲ１と同様に、シリコンと酸素とを含有する。したがって、絶縁膜ＩＦ１をエッチングするエッチング剤として、絶縁膜ＩＲ１をエッチングするエッチング剤と同種のエッチング剤を用いることができる。
【００５７】
また、絶縁膜ＬＮ１は、絶縁膜ＩＦ１と異なる材料からなる。これにより、絶縁膜ＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度を、そのエッチング剤に対する絶縁膜ＩＦ１のエッチング速度よりも小さくすることができる。したがって、絶縁膜ＩＲ１をエッチングするエッチング剤と同種のエッチング剤により、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＦ１を選択的にエッチングすることができる。
【００５８】
絶縁膜ＩＲ１およびＩＦ１の各々が、シリコンと酸素とを含有する場合、好適には、絶縁膜ＬＮ１は、シリコンと窒素とを含有する。さらに、絶縁膜ＩＲ１およびＩＦ１の各々が、酸化シリコン膜からなる場合、好適には、絶縁膜ＬＮ１は、窒化シリコン膜または酸窒化シリコン膜からなる。これにより、絶縁膜ＩＲ１およびＩＦ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度を、そのエッチング剤に対する絶縁膜ＩＲ１およびＩＦ１のいずれのエッチング速度よりも、さらに小さくすることができる。
【００５９】
絶縁膜ＩＲ１およびＩＦ１の各々が、シリコンと酸素とを含有する場合、絶縁膜ＩＲ１およびＩＦ１をエッチングするエッチング剤として、フッ酸を含有するエッチング液を用いることができる。フッ酸を含有するエッチング液に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング液に対する絶縁膜ＩＲ１およびＩＦ１のいずれのエッチング速度よりも極めて小さい。したがって、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＲ１およびＩＦ１を容易に選択的にエッチングすることができる。
【００６０】
ＤＴＩ構造ＤＳは、平面視において、ＬＤＭＯＳＦＥＴＱＨを囲むように、形成されている。前述したように、ＤＴＩ構造ＤＳは、半導体基板ＳＵＢの主面としての表面に形成された溝構造ＴＳと、溝構造ＴＳ内に形成された絶縁膜ＩＦ２とを有する。
【００６１】
図４に示すように、溝構造ＴＳは、開口部ＯＰ１、開口部ＯＰ２、開口部ＯＰ３および溝部ＴＰ１を有する。開口部ＯＰ１は、絶縁膜ＩＦ１を貫通して絶縁膜ＬＮ１の上面に達する。開口部ＯＰ２は、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を貫通して、素子分離領域ＩＲとしての絶縁膜ＩＲ１の上面に達する。開口部ＯＰ３は、開口部ＯＰ２の底面に露出した部分の絶縁膜ＩＲ１を貫通して、半導体基板ＳＵＢのうち例えばｐ型ウエル領域ＰＷＬなどを含めたｐ−型エピタキシャル層ＥＰに達する。溝部ＴＰ１は、開口部ＯＰ３の底面に露出した部分の半導体基板ＳＵＢに形成されている。溝部ＴＰ１は、例えばｐ型ウエル領域ＰＷＬ、ｐ−型エピタキシャル層ＥＰ、および、ｎ型埋め込み領域ＮＢＲを貫通して、半導体基板ＳＵＢのうちｎ型埋め込み領域ＮＢＲよりも下方の部分に達する。開口部ＯＰ１、ＯＰ２、ＯＰ３および溝部ＴＰ１は、上方から下方に向かってこの順に配置されており、開口部ＯＰ２の上端は、開口部ＯＰ１の下端と連通し、開口部ＯＰ３の上端は、開口部ＯＰ２の下端と連通し、溝部ＴＰ１の上端は、開口部ＯＰ３の下端と連通している。
【００６２】
したがって、溝構造ＴＳは、絶縁膜ＩＦ１、絶縁膜ＬＮ１、素子分離領域ＩＲとしての絶縁膜ＩＲ１、例えばｐ型ウエル領域ＰＷＬなどを含めたｐ−型エピタキシャル層ＥＰ、および、ｎ型埋め込み領域ＮＢＲを貫通して、半導体基板ＳＵＢのうちｎ型埋め込み領域ＮＢＲよりも下方の部分に達する。
【００６３】
なお、ＤＴＩ構造ＤＳは、平面視において、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのうち、１つまたは２つ以上のＭＩＳＦＥＴを囲むように、形成されていてもよい。
【００６４】
溝構造ＴＳの内部には、絶縁膜ＩＦ２が形成されている。すなわち、絶縁膜ＩＦ２は、溝部ＴＰ１の内部、開口部ＯＰ３の内部、開口部ＯＰ２の内部、および、開口部ＯＰ１の内部に、形成されている。溝構造ＴＳは、絶縁膜ＩＦ２により、溝構造ＴＳの内部に空間ＳＰを残して閉塞されている。すなわち、溝構造ＴＳの内部は、絶縁膜ＩＦ２により完全に埋め込まれてはおらず、溝構造ＴＳの内部には空間ＳＰが形成されている。このとき、少なくとも溝部ＴＰ１は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞されている。
【００６５】
溝構造ＴＳの内部に空間ＳＰを形成することにより、ＤＴＩ構造ＤＳにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝構造ＴＳに接する箇所の電界強度を緩和することができる。本実施の形態１のように、高耐圧ＭＯＳ領域ＨＭＡにＬＤＭＯＳＦＥＴＱＨが形成される場合には、ＤＴＩ構造ＤＳにより分離されたＬＤＭＯＳＦＥＴＱＨのリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝構造ＴＳに接する箇所の電界強度を緩和する効果を大きくすることができる。
【００６６】
また、溝構造ＴＳ内に空間ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝構造ＴＳ内に空間ＳＰを形成することにより、溝構造ＴＳ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。
【００６７】
本実施の形態１では、溝構造ＴＳは、平面視において、素子分離領域ＩＲとしての絶縁膜ＩＲ１と重なる領域に、形成されている。これにより、素子分離領域ＩＲにＤＴＩ構造ＤＳが形成されることになるので、溝部ＴＰ１の上部において応力が集中することを緩和できる。したがって、結晶欠陥の発生をさらに抑制することができる。
【００６８】
開口部ＯＰ１の開口幅を開口幅ＷＤ１とし、開口部ＯＰ２の開口幅を開口幅ＷＤ２とし、開口部ＯＰ３の開口幅を開口幅ＷＤ３とし、溝部ＴＰ１の溝幅を溝幅ＷＤ４とする。このとき、開口幅ＷＤ１、ＷＤ２およびＷＤ３のいずれも、溝幅ＷＤ４よりも広い。これにより、溝構造ＴＳのうち、溝幅ＷＤ４と等しいか、または、溝幅ＷＤ４よりも小さい溝幅を有する部分の上端、すなわち肩部ＳＨの高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。この肩部ＳＨの高さ位置が高いほど、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置が高くなる。したがって、肩部ＳＨの高さ位置を低くすることにより、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置を低くすることができるので、空間ＳＰの上端の高さ位置を低くすることができる。
【００６９】
ここで、空間ＳＰの上端の高さ位置を、空間ＳＰの閉塞位置ＣＰと定義する。このとき、肩部ＳＨの高さ位置を低くすることにより、空間ＳＰの閉塞位置ＣＰを低くすることができる。
【００７０】
なお、開口部ＯＰ１の上端における開口幅が、開口部ＯＰ１の下端における開口幅よりも広くなり、開口部ＯＰ１の側面が半導体基板ＳＵＢの主面に垂直な面から傾斜することがある。このような場合には、開口部ＯＰ１の開口幅ＷＤ１を、開口部ＯＰ１の下端における開口幅とする。
【００７１】
開口幅ＷＤ１が溝幅ＷＤ４よりも広いとき、開口部ＯＰ１の内部に露出した部分の絶縁膜ＩＦ１の側面が、開口幅ＷＤ１の方向において、溝部ＴＰ１の内部に露出した部分の半導体基板ＳＵＢの側面から後退している。すなわち、開口部ＯＰ１の側面が、開口幅ＷＤ１の方向において、溝部ＴＰ１の側面よりも外側方に後退している。
【００７２】
また、開口幅ＷＤ２が溝幅ＷＤ４よりも広いとき、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面が、開口幅ＷＤ２の方向において、溝部ＴＰ１の内部に露出した部分の半導体基板ＳＵＢの側面から後退している。すなわち、開口部ＯＰ２の側面が、開口幅ＷＤ２の方向において、溝部ＴＰ１の側面よりも外側方に後退している。
【００７３】
さらに、開口幅ＷＤ３が溝幅ＷＤ４よりも広いとき、開口部ＯＰ３の内部に露出した部分の絶縁膜ＩＲ１の側面が、開口幅ＷＤ３の方向において、溝部ＴＰ１の内部に露出した部分の半導体基板ＳＵＢの側面から後退している。すなわち、開口部ＯＰ３の側面が、開口幅ＷＤ３の方向において、溝部ＴＰ１の側面よりも外側方に後退している。
【００７４】
好適には、開口部ＯＰ１の開口幅ＷＤ１が、開口部ＯＰ２の開口幅ＷＤ２と等しいか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広い。また、開口部ＯＰ３の開口幅ＷＤ３が、開口部ＯＰ２の開口幅ＷＤ２と等しいか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広い。これにより、後述する半導体装置の製造工程において、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３を広げる際に、複数のＤＴＩ構造ＤＳの間で、開口部ＯＰ１、ＯＰ２およびＯＰ３における最小開口幅がばらつくことを防止または抑制することができ、形状精度を向上させることができる。
【００７５】
なお、開口部ＯＰ１の開口幅ＷＤ１が、開口部ＯＰ２の開口幅ＷＤ２よりも広いとき、開口部ＯＰ１の内部に露出した部分の絶縁膜ＩＦ１の側面が、開口幅ＷＤ１の方向において、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面から後退している。すなわち、開口部ＯＰ１の側面が、開口幅ＷＤ１の方向において、開口部ＯＰ２の側面よりも外側方に後退している。
【００７６】
また、開口部ＯＰ３の開口幅ＷＤ３が、開口部ＯＰ２の開口幅ＷＤ２よりも広いとき、開口部ＯＰ３の内部に露出した部分の絶縁膜ＩＲ１の側面が、開口幅ＷＤ３の方向において、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面から後退している。すなわち、開口部ＯＰ３の側面が、開口幅ＷＤ３の方向において、開口部ＯＰ２の側面よりも外側方に後退している。
【００７７】
開口部ＯＰ２の開口幅ＷＤ２と、溝部ＴＰ１の溝幅ＷＤ４との差を、例えば２００〜５００ｎｍとすることができる。これにより、図１６を用いて後述する半導体装置の製造工程において、例えば溝部ＴＰ１を形成するためのフォトマスクを用いてオーバー露光を行うことにより、レジスト膜ＰＲ１に、開口部ＯＰ２を形成するための開口部ＯＲ１を形成することができる。
【００７８】
溝部ＴＰ１、開口部ＯＰ３、開口部ＯＰ２および開口部ＯＰ１は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部、開口部ＯＰ３の内部、開口部ＯＰ２の内部、および、開口部ＯＰ１の内部に空間ＳＰを残して閉塞され、空間ＳＰの上端の高さ位置、すなわち空間ＳＰの閉塞位置ＣＰが、絶縁膜ＩＦ１の上面の高さ位置よりも低い。これにより、閉塞位置ＣＰが絶縁膜ＩＦ１の上面から下方に離れることになる。したがって、溝構造ＴＳの内部、および、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成した後、絶縁膜ＩＦ１の上面よりも高い高さ位置に位置する部分の絶縁膜ＩＦ２を除去して絶縁膜ＩＦ１を平坦化する際に、空間ＳＰが絶縁膜ＩＦ２の上面に露出することを、防止または抑制することができる。
【００７９】
例えば絶縁膜ＩＦ１の厚さが３００ｎｍであり、空間ＳＰの閉塞位置ＣＰが、絶縁膜ＩＦ１の上面の高さ位置よりも低い場合には、空間ＳＰの閉塞位置ＣＰは、絶縁膜ＬＮ１の上面よりも上方に３００ｎｍだけ高い高さ位置よりも低い。
【００８０】
好適には、溝部ＴＰ１および開口部ＯＰ３は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部、および、開口部ＯＰ３の内部に空間ＳＰを残して閉塞され、空間ＳＰの上端の高さ位置、すなわち空間ＳＰの閉塞位置ＣＰが、絶縁膜ＬＮ１の下面の高さ位置よりも低い。これにより、閉塞位置ＣＰが絶縁膜ＩＦ１の上面からさらに下方に離れることになる。したがって、溝構造ＴＳの内部、および、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成した後、絶縁膜ＩＦ１の上面よりも高い高さ位置に位置する部分の絶縁膜ＩＦ２を除去して絶縁膜ＩＦ１を平坦化する際に、空間ＳＰが絶縁膜ＩＦ２の上面に露出することを、確実に防止または抑制することができる。
【００８１】
絶縁膜ＩＦ１およびＬＮ１には、コンタクトホールＣＨが形成されており、コンタクトホールＣＨ内には、プラグＰＧが形成されている。コンタクトホールＣＨは、絶縁膜ＩＦ１およびＬＮ１を貫通して、導体部としてのシリサイド層ＳＩＬの上面に達する孔部である。プラグＰＧは、コンタクトホールＣＨを埋め込むように形成され、シリサイド層ＳＩＬと電気的に接続された接続電極である。
【００８２】
高耐圧ＭＯＳ領域ＨＭＡにおいて、絶縁膜ＩＦ１としての絶縁膜ＩＦ１１、および、絶縁膜ＬＮ１としての絶縁膜ＬＮ１１には、コンタクトホールＣＨが形成されており、コンタクトホールＣＨの内部には、コンタクトホールＣＨの内部を埋め込むように、プラグＰＧが形成されている。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、絶縁膜ＩＦ１としての絶縁膜ＩＦ１２、および、絶縁膜ＬＮ１としての絶縁膜ＬＮ１２には、コンタクトホールＣＨが形成されており、コンタクトホールＣＨの内部には、コンタクトホールＣＨの内部を埋め込むように、プラグＰＧが形成されている。
【００８３】
高耐圧ＭＯＳ領域ＨＭＡにおいて、プラグＰＧは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。
【００８４】
なお、図示は省略するが、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮのそれぞれとも電気的に接続されている。
【００８５】
図３に示すように、絶縁膜ＩＦ１およびＩＦ２からなる絶縁膜ＩＦＴ上には、１層目の配線Ｍ１が形成されている。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続されている。また、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１が形成されている。
【００８６】
層間絶縁膜ＩＬ１上には、２層目の配線Ｍ２が形成されている。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続されている。また、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２が形成されている。
【００８７】
層間絶縁膜ＩＬ２上には、３層目の配線Ｍ３が形成されている。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続されている。また、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。
【００８８】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図５および図６は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図６は、図５のステップＳ１７に含まれる製造工程を示す。図７〜図３１は、実施の形態１の半導体装置の製造工程中における要部断面図である。そのうち図１２、図１４、図２２、図２７および図３０は、ＤＴＩ構造周辺の構成を拡大して示す拡大断面図であり、図１６〜図２１、図２３〜図２６および図２８は、ＤＴＩ構造周辺の構成をさらに拡大して示す拡大断面図である。
【００８９】
なお、図１２、図１４、図２２、図２７および図３０では、理解を簡単にするために、１つのｎチャネル型のＭＩＳＦＥＴＱＮの周辺にＤＴＩ構造ＤＳが形成される例について示している。しかし、図１５、図２９および図３１に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の周辺に形成されてもよい。
【００９０】
まず、図７に示すように、半導体基板ＳＵＢを準備する（図５のステップＳ１１）。このステップＳ１１では、例えばｐ型の単結晶シリコン（Ｓｉ）からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板からなる半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、半導体基板ＳＵＢの主面としての表面側の領域として、高耐圧ＭＯＳ領域ＨＭＡ、低耐圧ＭＯＳ領域ＬＭＡ、および、ＤＴＩ領域ＤＴＡを備えている。半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されている。その後、半導体基板ＳＵＢの表面上に、周知のエピタキシャル成長法を用いて、例えばｐ型の単結晶Ｓｉからなるｐ−型エピタキシャル層ＥＰを形成する。
【００９１】
次に、図８に示すように、素子分離領域ＩＲを形成する（図５のステップＳ１２）。このステップＳ１２では、半導体基板ＳＵＢの主面としての表面、すなわちｐ−型エピタキシャル層ＥＰの表面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、素子分離領域ＩＲとしての絶縁膜を形成する。ここでは、ＳＴＩ法により素子分離領域ＩＲとしての絶縁膜を形成する場合について説明する。
【００９２】
まず、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域ＩＲが形成される領域のｐ−型エピタキシャル層ＥＰを除去して素子分離溝を形成する。
【００９３】
次に、ｐ−型エピタキシャル層ＥＰの表面上にＣＶＤ法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。言い換えれば、半導体基板ＳＵＢの表面に、酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜の材料として、例えばオゾン（Ｏ３）ガスとテトラエトキシシラン（ＴＥＯＳ）とを含むガスを用いたＣＶＤ法により形成される酸化シリコン膜を用いることができる。
【００９４】
次に、ＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて絶縁膜を研磨し、絶縁膜の表面を平坦化する。これにより、素子分離溝に埋め込まれた素子分離領域ＩＲとしての絶縁膜が形成される。
【００９５】
なお、前述したように、ＤＴＩ領域ＤＴＡで、半導体基板ＳＵＢの表面に形成される素子分離領域ＩＲとしての絶縁膜を、絶縁膜ＩＲ１とする。
【００９６】
また、ステップＳ１２では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面に、素子分離領域ＩＲとは別に、例えばマスクを用いた熱酸化処理を行うＬＯＣＯＳ法により、酸化シリコン膜からなるオフセット絶縁膜ＯＩＦを形成する。なお、ＬＯＣＯＳ法に代え、ＳＴＩ法によりオフセット絶縁膜ＯＩＦを形成することもできる。
【００９７】
次に、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｐ型ウエル領域ＰＷＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｐ型ウエル領域ＰＷＬを形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【００９８】
また、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｎ型オフセットドレイン領域ＮＯＤＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎ型ウエル領域ＮＷＬを形成する。このとき、ｎ型オフセットドレイン領域ＮＯＤＨを、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。
【００９９】
次に、図９に示すように、ゲート電極ＧＥを形成する（図５のステップＳ１３）。このステップＳ１３では、まず、半導体基板ＳＵＢを例えば熱酸化処理することなどにより、ｐ−型エピタキシャル層ＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとして、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を用いることもできる。
【０１００】
次に、ゲート絶縁膜ＧＩ上に、例えばｎ型不純物が導入された多結晶シリコン膜からなる導体膜を、ＣＶＤ法などにより形成する。
【０１０１】
次に、フォトリソグラフィおよびドライエッチングにより、導体膜およびゲート絶縁膜ＧＩをパターニングする。これにより、高耐圧ＭＯＳ領域ＨＭＡでＬＤＭＯＳＦＥＴＱＨ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＨを形成する。また、低耐圧ＭＯＳ領域ＬＭＡでｐチャネル型のＭＩＳＦＥＴＱＰ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＰを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎチャネル型のＭＩＳＦＥＴＱＮ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＮを形成する。
【０１０２】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ゲート電極ＧＥＨは、ｐ型ウエル領域ＰＷＨ上から、ｐ−型エピタキシャル層ＥＰ上を経て、ｎ型オフセットドレイン領域ＮＯＤＨ上のオフセット絶縁膜ＯＩＦ上にかけて、形成される。すなわち、ゲート電極ＧＥＨのソース側の部分は、ｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成される。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨ上に、オフセット絶縁膜ＯＩＦを介して形成される。
【０１０３】
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ゲート電極ＧＥＰは、ｎ型ウエル領域ＮＷＬ上に、ゲート絶縁膜ＧＩを介して形成され、ゲート電極ＧＥＮは、ｐ型ウエル領域ＰＷＬ上に、ゲート絶縁膜ＧＩを介して形成される。
【０１０４】
次に、図１０に示すように、ＬＤＭＯＳＦＥＴＱＨを形成する（図５のステップＳ１４）。このステップＳ１４では、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。
【０１０５】
また、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮの側壁に、酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＵＢ上にＣＶＤ法などにより酸化シリコン膜などの絶縁膜を堆積した後、堆積された絶縁膜を異方性エッチングすることにより形成される。
【０１０６】
さらに、サイドウォールスペーサＳＷを形成した後、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。
【０１０７】
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ型ウエル領域ＰＷＨの上層部に、ｎ−型ソース領域ＮＳＨが形成される。ｎ−型ソース領域ＮＳＨは、ｎ−型ソース領域ＮＳＨの端部がゲート電極ＧＥＨと整合するように形成される。また、ｐ型ウエル領域ＰＷＨの上層部であって、ｎ−型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成される。
【０１０８】
また、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に、ｎ＋型ドレイン領域ＮＤＨが形成される。ｎ＋型ドレイン領域ＮＤＨは、素子分離領域ＩＲとオフセット絶縁膜ＯＩＦとに挟まれた部分のｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成される。
【０１０９】
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＨとを有するＬＤＭＯＳＦＥＴＱＨが形成される。ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度を、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高くする。
【０１１０】
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬの上層部には、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとが形成される。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ゲート電極ＧＥＰを挟んで互いに反対側に位置する２つの部分のそれぞれのｎ型ウエル領域ＮＷＬの上層部に、ゲート電極ＧＥＰに整合するように形成される。
【０１１１】
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＰとを有するｐチャネル型のＭＩＳＦＥＴＱＰが形成される。
【０１１２】
また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬの上層部には、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとが形成される。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ゲート電極ＧＥＮを挟んで互いに反対側に位置する２つの部分のそれぞれのｐ型ウエル領域ＰＷＬの上層部に、ゲート電極ＧＥＮに整合するように形成される。
【０１１３】
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＮとを有するｎチャネル型のＭＩＳＦＥＴＱＮが形成される。
【０１１４】
なお、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれを、ｎ−型半導体領域と、ｎ−型半導体領域におけるｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型半導体領域とからなるＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域とすることができる。また、ｐ＋型ソース領域ＰＳＬおよびｐ＋型ドレイン領域ＰＤＬのそれぞれを、ｐ−型半導体領域と、ｐ−型半導体領域におけるｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ＋型半導体領域とからなるＬＤＤ構造のソース・ドレイン領域とすることができる。
【０１１５】
次に、図１１および図１２に示すように、シリサイド層ＳＩＬを形成する（図５のステップＳ１５）。このステップＳ１５では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面に、シリサイド層ＳＩＬを形成する。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれの表面に、シリサイド層ＳＩＬを形成する。シリサイド層ＳＩＬは、例えばコバルトシリサイド膜などの金属シリサイド膜からなる。例えばサリサイド（Self Aligned Silicide；Salicide）プロセスを用いることにより、シリサイド層ＳＩＬを形成することができる。
【０１１６】
これにより、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれと、プラグＰＧ（図３１参照）との間のコンタクト抵抗を、低抵抗化することができる。
【０１１７】
次に、図１３および図１４に示すように、絶縁膜ＬＮ１を形成する（図５のステップＳ１６）。このステップＳ１６では、ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように、例えばＣＶＤ法により、絶縁膜ＬＮ１を形成する。また、ＤＴＩ領域ＤＴＡにおいて、素子分離領域ＩＲとしての絶縁膜ＩＲ１上にも、絶縁膜ＬＮ１を形成する。
【０１１８】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ＬＤＭＯＳＦＥＴＱＨを覆うように形成される絶縁膜ＬＮ１を、絶縁膜ＬＮ１１とする。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように形成される絶縁膜ＬＮ１を、絶縁膜ＬＮ１２とする。さらに、ＤＴＩ領域ＤＴＡにおいて、素子分離領域ＩＲとしての絶縁膜ＩＲ１上に形成される絶縁膜ＬＮ１を、絶縁膜ＬＮ１３とする。このとき、絶縁膜ＬＮ１１、ＬＮ１２およびＬＮ１３は、互いに同層に形成される。
【０１１９】
素子分離領域ＩＲとしての絶縁膜ＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＩＲ１のエッチング速度よりも小さい。したがって、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＲ１を選択的にエッチングすることができる。
【０１２０】
次に、図１５に示すように、ＤＴＩ構造ＤＳを形成する（図５のステップＳ１７）。このステップＳ１７では、半導体基板ＳＵＢの表面に、溝構造ＴＳを形成し、溝構造ＴＳを閉塞するように、絶縁膜ＩＦＴを形成する。ステップＳ１７は、図６のステップＳ２１〜ステップＳ２７の工程を含む。以下では、図６のステップＳ２１〜ステップＳ２７の工程を、図１６〜図２８を用いて説明する。
【０１２１】
まず、図１６および図１７に示すように、開口部ＯＰ２を形成する（図６のステップＳ２１）。このステップＳ２１では、ＤＴＩ構造ＤＳが形成される領域であるＤＴＩ領域ＤＴＡにおいて、絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２を形成する。
【０１２２】
まず、絶縁膜ＬＮ１上に、フォトレジストからなるレジスト膜ＰＲ１を形成し、形成されたレジスト膜ＰＲ１をパターン露光した後、現像する。これにより、図１６に示すように、レジスト膜ＰＲ１を貫通して絶縁膜ＬＮ１の上面に達する開口部ＯＲ１が形成される。
【０１２３】
開口部ＯＲ１の開口幅ＷＲ１は、開口部ＯＰ２の開口幅ＷＤ２に応じて決定され、例えば、開口部ＯＲ１の開口幅ＷＲ１は、開口部ＯＰ２の開口幅ＷＤ２と等しい。このとき、開口部ＯＲ１の開口幅ＷＲ１が、後述する図６のステップＳ２３の工程で形成される開口部ＯＰ１（図２０参照）の開口幅ＷＤ１よりも広くなるように、開口部ＯＲ１を形成する。開口部ＯＲ１の開口幅ＷＲ１と、開口部ＯＰ１の開口幅ＷＤ１との差を、例えば２００〜５００ｎｍとすることができる。
【０１２４】
例えば開口部ＯＰ１を形成するためのフォトマスクを用いてオーバー露光を行い、レジスト膜ＰＲ１をパターン露光する際の露光量を、通常の露光量、すなわち当該フォトマスクを用いて後述するレジスト膜ＰＲ２（図１９参照）をパターン露光する際の露光量よりも多くすることにより、開口部ＯＲ１を形成することができる。あるいは、開口部ＯＰ２を形成するためのフォトマスクを用い、レジスト膜ＰＲ１をパターン露光する際の露光量を、通常の露光量と等しくすることにより、開口部ＯＲ１を形成することができる。
【０１２５】
次に、開口部ＯＲ１が形成されたレジスト膜ＰＲ１をエッチングマスクとして用いて、開口部ＯＲ１の底面に露出した部分の絶縁膜ＬＮ１をエッチングする。これにより、図１７に示すように、絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２が形成される。このとき、開口部ＯＰ２の開口幅ＷＤ２が、後の工程で形成される開口部ＯＰ１（図２０参照）の開口幅ＷＤ１よりも広くなるように、開口部ＯＰ２が形成される。
【０１２６】
次に、図１８に示すように、絶縁膜ＩＦ１を形成する（図６のステップＳ２２）。このステップＳ２２では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ２の底面に露出した部分の絶縁膜ＩＲ１上、および、絶縁膜ＬＮ１上に、開口部ＯＰ２の内部を埋め込むように、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、シリコンと酸素とを含有する。
【０１２７】
このとき、図示は省略するが、高耐圧ＭＯＳ領域ＨＭＡにおいて、絶縁膜ＩＦ１は、絶縁膜ＬＮ１を介して、ＬＤＭＯＳＦＥＴＱＨを覆うように、形成される。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、絶縁膜ＩＦ１は、絶縁膜ＬＮ１を介して、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように、形成される。
【０１２８】
高耐圧ＭＯＳ領域ＨＭＡにおいて、ＬＤＭＯＳＦＥＴＱＨを覆うように形成される絶縁膜ＩＦ１を、絶縁膜ＩＦ１１（図１５参照）とする。低耐圧ＭＯＳ領域ＬＭＡにおいて、絶縁膜ＬＮ１を介して、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを覆うように形成される絶縁膜ＩＦ１を、絶縁膜ＩＦ１２（図１５参照）とする。また、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ２の底面に露出した部分の絶縁膜ＩＲ１上、および、絶縁膜ＬＮ１上に形成される絶縁膜ＩＦ１を、絶縁膜ＩＦ１３とする。さらに、このとき、絶縁膜ＩＦ１１、ＩＦ１２およびＩＦ１３は、互いに同層に形成される。
【０１２９】
絶縁膜ＩＦ１は、絶縁膜ＩＲ１と同様に、シリコンと酸素とを含有する。したがって、絶縁膜ＩＦ１をエッチングするエッチング剤として、絶縁膜ＩＲ１をエッチングするエッチング剤と同種のエッチング剤を用いることができる。
【０１３０】
このとき、絶縁膜ＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＩＦ１のエッチング速度よりも小さい。したがって、絶縁膜ＩＲ１をエッチングするエッチング剤と同種のエッチング剤により、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＦ１を選択的にエッチングすることができる。
【０１３１】
絶縁膜ＩＲ１およびＩＦ１の各々が、シリコンと酸素とを含有する場合、好適には、絶縁膜ＬＮ１は、シリコンと窒素とを含有する。さらに、絶縁膜ＩＲ１およびＩＦ１の各々が、酸化シリコン膜からなる場合、好適には、絶縁膜ＬＮ１は、窒化シリコン膜または酸窒化シリコン膜からなる。これにより、絶縁膜ＩＲ１およびＩＦ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度を、そのエッチング剤に対する絶縁膜ＩＲ１およびＩＦ１のいずれのエッチング速度よりも、さらに小さくすることができる。
【０１３２】
絶縁膜ＩＲ１およびＩＦ１の各々が、シリコンと酸素とを含有する場合、絶縁膜ＩＲ１およびＩＦ１をエッチングするエッチング剤として、フッ酸を含有するエッチング液を用いることができる。フッ酸を含有するエッチング液に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング液に対する絶縁膜ＩＲ１およびＩＦ１のいずれのエッチング速度よりも極めて小さい。したがって、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＲ１およびＩＦ１を容易に選択的にエッチングすることができる。
【０１３３】
次に、図１９および図２０に示すように、開口部ＯＰ１およびＯＰ３を形成する（図６のステップＳ２３）。このステップＳ２３では、ＤＴＩ領域ＤＴＡにおいて、平面視において、開口部ＯＰ２が形成された領域内に、絶縁膜ＩＦ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ１を形成する。また、開口部ＯＰ１の底面に露出した部分の絶縁膜ＩＲ１を貫通して半導体基板ＳＵＢの上面に達する開口部ＯＰ３を形成する。したがって、開口部ＯＰ３は、平面視において、開口部ＯＰ２が形成された領域内に、形成されることになる。
【０１３４】
まず、絶縁膜ＩＦ１上に、フォトレジストからなるレジスト膜ＰＲ２を形成し、形成されたレジスト膜ＰＲ２をパターン露光した後、現像する。これにより、図１９に示すように、レジスト膜ＰＲ２を貫通して絶縁膜ＩＦ１の上面に達する開口部ＯＲ２が形成される。
【０１３５】
開口部ＯＲ２の開口幅ＷＲ２は、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３に応じて決定され、例えば、開口部ＯＲ２の開口幅ＷＲ２は、ステップＳ２３で形成される開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３と等しい。このとき、開口部ＯＲ２の開口幅ＷＲ２が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くなるように、開口部ＯＲ２を形成する。開口部ＯＲ２の開口幅ＷＲ２と、開口部ＯＰ２の開口幅ＷＤ２との差を、例えば２００〜５００ｎｍとすることができる。
【０１３６】
例えば開口部ＯＰ１を形成するためのフォトマスクを用い、レジスト膜ＰＲ２をパターン露光する際の露光量を、通常の露光量と等しくすることにより、開口部ＯＲ２を形成することができる。あるいは、開口部ＯＰ２を形成するためのフォトマスクを用いてアンダー露光を行い、レジスト膜ＰＲ２をパターン露光する際の露光量を、通常の露光量、すなわち当該フォトマスクを用いてレジスト膜ＰＲ１をパターン露光する際の露光量よりも少なくすることにより、開口部ＯＲ２を形成することができる。
【０１３７】
次に、開口部ＯＲ２が形成されたレジスト膜ＰＲ２をエッチングマスクとして用いて、絶縁膜ＩＦ１およびＩＲ１をエッチングした後、例えばアッシングを行うことにより、開口部ＯＲ２が形成されたレジスト膜ＰＲ２を除去する。これにより、図２０に示すように、平面視において、開口部ＯＰ２が形成された領域内に、絶縁膜ＩＦ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ１が形成される。また、開口部ＯＰ１の底面に露出した部分の絶縁膜ＩＲ１を貫通して、例えばｐ−型エピタキシャル層ＥＰなど半導体基板ＳＵＢの上面に達する開口部ＯＰ３が形成される。開口部ＯＰ３の上端は、開口部ＯＰ１の下端と連通している。
【０１３８】
前述したように、開口部ＯＲ２の開口幅ＷＲ２は、開口部ＯＰ２の開口幅ＷＤ２よりも狭い。また、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３は、開口部ＯＲ２の開口幅ＷＲ２と等しい。したがって、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３は、開口部ＯＰ２の開口幅ＷＤ２よりも狭い。
【０１３９】
なお、ＤＴＩ領域ＤＴＡにおいて絶縁膜ＩＦ１を形成しなくてもよく、このときは、平面視において、開口部ＯＰ２が形成された領域内に、絶縁膜ＩＲ１を貫通して、例えばｐ−型エピタキシャル層ＥＰなど半導体基板ＳＵＢの上面に達する開口部ＯＰ３を形成することになる。
【０１４０】
次に、図２１に示すように、溝部ＴＰ１を形成する（図６のステップＳ２４）。このステップＳ２４では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１が形成された絶縁膜ＩＦ１、および、開口部ＯＰ３が形成された絶縁膜ＩＲ１をエッチングマスクとして用いて、開口部ＯＰ３の底面に露出したｐ−型エピタキシャル層ＥＰなどからなる半導体基板ＳＵＢを、ドライエッチングなどによりエッチングする。これにより、半導体基板ＳＵＢの上面に、開口部ＯＰ３の底面に露出したｐ−型エピタキシャル層ＥＰなどを貫通して、半導体基板ＳＵＢの厚さ方向の途中まで達する溝部ＴＰ１が形成される。溝部ＴＰ１の上端は、開口部ＯＰ３の下端と連通している。
【０１４１】
溝幅ＷＤ４に対する深さの比であるアスペクト比が高い溝部ＴＰ１をドライエッチングにより形成する場合、例えば六フッ化硫黄（ＳＦ６）ガスを含むガスを用いて半導体基板ＳＵＢをエッチングする工程と、例えばＣ４Ｆ８ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝部ＴＰ１の側面を被覆する工程とを繰り返す。
【０１４２】
前述したように、開口部ＯＰ３の開口幅ＷＤ３は、開口部ＯＰ２の開口幅ＷＤ２よりも狭い。また、溝部ＴＰ１の溝幅ＷＤ４は、開口部ＯＰ３の開口幅ＷＤ３と等しい。したがって、ステップＳ２４では、溝部ＴＰ１の溝幅ＷＤ４が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くなるように、溝部ＴＰ１を形成することになる。
【０１４３】
溝部ＴＰ１の深さを、例えば１５μｍとすることができ、溝部ＴＰ１の溝幅ＷＤ４を、例えば１μｍとすることができる。
【０１４４】
なお、図２１では図示されないが、溝部ＴＰ１は、平面視において、ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＨ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのいずれかを囲むように形成されてもよい。
【０１４５】
次に、図２２および図２３に示すように、絶縁膜ＩＦ１およびＩＲ１をエッチングする（図６のステップＳ２５）。このステップＳ２５では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１に露出した部分の絶縁膜ＩＦ１、および、開口部ＯＰ３に露出した部分の絶縁膜ＩＲ１を、同一のエッチング剤でエッチングする。
【０１４６】
前述したように、絶縁膜ＩＦ１およびＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＩＦ１およびＩＲ１のいずれのエッチング速度よりも小さい。したがって、絶縁膜ＩＦ１およびＩＲ１をエッチングするエッチング剤により、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＦ１およびＩＲ１を選択的にエッチングすることができる。
【０１４７】
開口部ＯＰ１に露出した部分の絶縁膜ＩＦ１をエッチング剤でエッチングすることにより、開口部ＯＰ２の内部の絶縁膜ＩＦ１を除去して絶縁膜ＬＮ１を露出させ、開口部ＯＰ１の開口幅ＷＤ１を、開口部ＯＰ２の開口幅ＷＤ２と等しくするか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広げる。また、開口部ＯＰ３に露出した部分の絶縁膜ＩＲ１をエッチング剤でエッチングすることにより、開口部ＯＰ３の開口幅ＷＤ３を、開口部ＯＰ２の開口幅ＷＤ２と等しくするか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広げる。
【０１４８】
これにより、開口部ＯＰ１、ＯＰ２およびＯＰ３における最小開口幅が、開口部ＯＰ２の開口幅ＷＤ２に等しくなる。したがって、複数のＤＴＩ構造ＤＳの間で、開口部ＯＰ１、ＯＰ２およびＯＰ３における最小開口幅がばらつくことを防止または抑制することができ、形状精度を向上させることができる。
【０１４９】
また、このとき、開口幅ＷＤ１が広げられた開口部ＯＰ１、開口部ＯＰ２、開口幅ＷＤ３が広げられた開口部ＯＰ３、および、溝部ＴＰ１により、溝構造ＴＳが形成される。このような溝構造ＴＳにより、溝構造ＴＳのうち、溝幅ＷＤ４と等しいか、または、溝幅ＷＤ４よりも小さい溝幅を有する部分の上端、すなわち肩部ＳＨ、の高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。
【０１５０】
なお、開口部ＯＰ１の開口幅ＷＤ１を、開口部ＯＰ２の開口幅ＷＤ２よりも広げ、かつ、開口部ＯＰ３の開口幅ＷＤ３を、開口部ＯＰ２の開口幅ＷＤ２よりも広げた場合を、図２４に示す。
【０１５１】
また、肩部ＳＨの高さ位置を絶縁膜ＩＲ１の下面の高さ位置まで下げるためには、開口部ＯＰ１の開口幅ＷＤ１が、溝部ＴＰ１の溝幅ＷＤ４よりも広げられればよく、開口部ＯＰ１の開口幅ＷＤ１が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くてもよい。同様に、肩部ＳＨの高さ位置を絶縁膜ＩＲ１の下面の高さ位置まで下げるためには、開口部ＯＰ３の開口幅ＷＤ３が、溝部ＴＰ１の溝幅ＷＤ４よりも広げられればよく、開口部ＯＰ３の開口幅ＷＤ３が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くてもよい。
【０１５２】
次に、図２５および図２６に示すように、絶縁膜ＩＦ２を形成する（図６のステップＳ２６）。このステップＳ２６では、ＤＴＩ領域ＤＴＡにおいて、溝構造ＴＳの内部、すなわち、溝部ＴＰ１の内部、開口部ＯＰ３の内部、開口部ＯＰ２の内部、開口部ＯＰ１の内部、および、絶縁膜ＩＦ１上に、例えばＣＶＤ法により、絶縁膜ＩＦ２を形成する。これにより、溝部ＴＰ１を、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞する。絶縁膜ＩＦ２は、シリコンと酸素とを含有する。
【０１５３】
例えば、ステップＳ２６では、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたプラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。
【０１５４】
あるいは、ステップＳ２６では、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。
【０１５５】
上記したＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなる絶縁膜ＩＦ２を形成する場合、溝構造ＴＳの側面のうち肩部ＳＨよりも低い高さ位置に位置する部分に形成される絶縁膜ＩＦ２の膜厚は、上側ほど、すなわち溝構造ＴＳの肩部ＳＨに近いほど、厚くなる。そして、絶縁膜ＩＦ２の形成を開始した後、途中で、図２５に示すように、溝構造ＴＳの両側面に形成される絶縁膜ＩＦ２の間隔は、肩部ＳＨ付近で、最も狭くなる。したがって、絶縁膜ＩＦ２を形成する際に、溝構造ＴＳの両側面に形成される絶縁膜ＩＦ２が接触して空間ＳＰの閉塞が開始する高さ位置は、肩部ＳＨの高さ位置に略等しい。そして、その後、絶縁膜ＩＦ２の形成を続けることにより、図２６に示すように、溝部ＴＰ１は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞される。
【０１５６】
前述したように、本実施の形態１では、肩部ＳＨの高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。また、この肩部ＳＨの高さ位置が高いほど、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置が高くなる。したがって、肩部ＳＨの高さ位置を低くすることにより、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置を低くすることができるので、空間ＳＰの上端の高さ位置、すなわち空間ＳＰの閉塞位置ＣＰを低くすることができる。
【０１５７】
なお、絶縁膜ＩＦ２として上記したＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなる１層の膜を形成する場合に代え、例えば３層など複数層の絶縁膜が積層された積層膜としての絶縁膜を形成することもできる。例えば３層の絶縁膜が積層された積層膜を形成する場合、１層目の絶縁膜として、溝構造ＴＳの内壁に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、いわゆるＯ３ＴＥＯＳ膜と称される酸化シリコン膜からなる絶縁膜を形成する。次に、１層目の絶縁膜上に、２層目の絶縁膜として、溝構造ＴＳを閉塞しないように、上記したＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなる絶縁膜を形成する。次に、２層目の絶縁膜上に、３層目の絶縁膜として、１層目の絶縁膜と同様に、Ｏ３ＴＥＯＳ膜からなる絶縁膜を形成し、３層目の絶縁膜により、溝構造ＴＳを、溝構造ＴＳの内部に空間ＳＰを残して閉塞する。
【０１５８】
このとき、１層目の絶縁膜の段差被覆性は相対的に高いので、溝部ＴＰ１の内壁における１層目の絶縁膜の厚さは、高さ位置に関わらず略均一である。一方、２層目の絶縁膜の段差被覆性は１層目の絶縁膜の段差被覆性よりも低いため、溝部ＴＰ１の内壁における２層目の絶縁膜の厚さは、上側ほど、すなわち肩部ＳＨに近いほど、厚くなり、溝部ＴＰ１の両側面に形成される絶縁膜ＩＦ２の間隔は、肩部ＳＨ付近で最も狭くなる。さらに、３層目の絶縁膜の段差被覆性は２層目の絶縁膜の段差被覆性よりも高いため、空間ＳＰの閉塞位置ＣＰを、肩部ＳＨ付近まで下げることができる。
【０１５９】
次に、図２７および図２８に示すように、絶縁膜ＩＦ２を平坦化する（図６のステップＳ２７）。このステップＳ２７では、ＣＭＰ法などを用いて絶縁膜ＩＦ２を研磨し、絶縁膜ＩＦ２の表面を平坦化する。図２７および図２８には、絶縁膜ＩＦ１上の絶縁膜ＩＦ２を研磨して除去する例を示す。これにより、図１５にも示したように、溝構造ＴＳと、絶縁膜ＩＦ２とにより、ＤＴＩ構造ＤＳが形成される。
【０１６０】
次に、図２９および図３０に示すように、コンタクトホールＣＨを形成する（図５のステップ１８）。このステップＳ１８では、高耐圧ＭＯＳ領域ＨＭＡにおいて、絶縁膜ＩＦ１およびＬＮ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨのそれぞれに達する、孔部としてのコンタクトホールＣＨを形成する。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達する、孔部としてのコンタクトホールＣＨを形成する。
【０１６１】
まず、開口部が形成されたレジスト膜（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＦ１をエッチングするためのエッチング剤により、絶縁膜ＩＦ１をエッチングする。次に、開口部が形成されたレジスト膜（図示せず）をエッチングマスクとして用いて、絶縁膜ＬＮ１をエッチングするためのエッチング剤により、絶縁膜ＬＮ１をエッチングする。これにより、絶縁膜ＩＦ１およびＬＮ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達するコンタクトホールＣＨを形成する。
【０１６２】
このとき、絶縁膜ＩＦ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＩＦ１のエッチング速度よりも小さい。これにより、高耐圧ＭＯＳ領域ＨＭＡおよび低耐圧ＭＯＳ領域ＬＭＡにおいて、コンタクトホールＣＨのうち、絶縁膜ＩＦ１を貫通して絶縁膜ＬＮ１の上面に達する部分を形成する際に、絶縁膜ＩＦ１をエッチングするエッチング剤によるエッチングを、絶縁膜ＬＮ１の上面で精度よく停止させることができる。したがって、コンタクトホールＣＨを形状精度よく形成することができる。
【０１６３】
次に、図３１および図４に示すように、プラグＰＧを形成する（図５のステップＳ１９）。このステップＳ１９では、高耐圧ＭＯＳ領域ＨＭＡおよび低耐圧ＭＯＳ領域ＬＭＡにおいて、孔部としてのコンタクトホールＣＨの内部、および、絶縁膜ＩＦ１上に、窒化チタン膜からなるバリア膜をＣＶＤ法により形成する。次に、バリア膜上に、コンタクトホールＣＨの内部を埋め込むように、タングステン膜からなる導体膜をＣＶＤ法により形成する。その後、絶縁膜ＩＦＴ上の不要な導体膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＨの内部を埋め込むように形成され、例えばタングステン膜からなる導体膜を含むプラグＰＧを形成することができる。
【０１６４】
ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれの表面には、導体部としてのシリサイド層ＳＩＬが形成されている。つまり、コンタクトホールＣＨは、シリサイド層ＳＩＬの上面に達する。したがって、コンタクトホールＣＨを埋め込むように形成されたプラグＰＧは、シリサイド層ＳＩＬと電気的に接続される。
【０１６５】
次に、図３に示すように、絶縁膜ＩＦ１およびＩＦ２からなる絶縁膜ＩＦＴ上に、例えばアルミニウム（Ａｌ）合金膜を主体とする１層目の配線Ｍ１を形成する。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続される。その後、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１を形成する。
【０１６６】
次に、層間絶縁膜ＩＬ１上に、例えばＡｌ合金膜を主体とする２層目の配線Ｍ２を形成する。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続される。その後、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２を形成する。
【０１６７】
次に、層間絶縁膜ＩＬ２上に、例えばＡｌ合金膜を主体とする３層目の配線Ｍ３を形成する。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続される。その後、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成する。このようにして、図３に示す半導体装置が形成される。
【０１６８】
＜閉塞位置について＞
次に、溝部内に空間を残して溝部を閉塞する際の空間の閉塞位置について、比較例の半導体装置と対比しながら説明する。図３２〜図３４は、比較例の半導体装置の製造工程中における要部断面図である。
【０１６９】
比較例の半導体装置は、例えば実施の形態１の半導体装置の製造工程と同様の製造工程において、図６のステップＳ２１の工程と同様の工程を行って開口部ＯＰ２を形成する際に、開口部ＯＰ２の開口幅ＷＤ２が、後の工程で形成される溝部ＴＰ１の溝幅ＷＤ４と等しくなるように、開口部ＯＰ２が形成される。したがって、その後、図６のステップＳ２２〜ステップＳ２４の工程と同様の工程を行って、形成される溝構造ＴＳ１００において、図３２に示すように、開口部ＯＰ２の開口幅ＷＤ２が、溝部ＴＰ１の溝幅ＷＤ４と等しい。
【０１７０】
その後、図６のステップＳ２５の工程と同様の工程を行って、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３が広げられた場合には、図３２に示すように、開口部ＯＰ１の開口幅ＷＤ１、および、開口部ＯＰ３の開口幅ＷＤ３が、溝部ＴＰ１の溝幅ＷＤ４よりも広い。しかし、開口部ＯＰ２の開口幅ＷＤ２が、溝部ＴＰ１の溝幅ＷＤ４と等しいため、溝構造ＴＳ１００のうち、溝幅ＷＤ４と等しいか、または、溝幅ＷＤ４よりも小さい溝幅を有する部分の上端、すなわち肩部ＳＨ１００、の高さ位置は、絶縁膜ＬＮ１の上面の高さ位置に等しくなり、絶縁膜ＩＲ１の下面の高さ位置より高くなる。
【０１７１】
前述したように、この肩部ＳＨ１００の高さ位置が高いほど、絶縁膜ＩＦ２を形成する際に空間ＳＰ１００の閉塞が開始する高さ位置が高くなる。したがって、比較例では、肩部ＳＨ１００の高さ位置が高くなることにより、図６のステップＳ２６の工程と同様の工程を行って、絶縁膜ＩＦ２を形成する際に、図３３に示すように、空間ＳＰ１００の閉塞が開始する高さ位置が高くなってしまう。そのため、比較例では、空間ＳＰ１００の上端の高さ位置、すなわち空間ＳＰ１００の閉塞位置ＣＰ１００を低くすることができない。したがって、比較例では、溝部ＴＰ１の内部に絶縁膜ＩＦ２を形成することにより、溝部ＴＰ１内に空間ＳＰ１００を残して溝部ＴＰ１を閉塞することはできるものの、空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなるおそれがある。
【０１７２】
空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなると、絶縁膜ＩＦ２を形成した後、例えば絶縁膜ＩＦ２を研磨し、絶縁膜ＩＦ２の表面を平坦化する際に、絶縁膜ＩＦ２の表面の高さ位置が空間ＳＰ１００の閉塞位置ＣＰ１００よりも低くなる。これにより、図３４に示すように、空間ＳＰ１００が絶縁膜ＩＦ２の表面に露出するおそれがある。そのため、研磨用のスラリーが空間ＳＰ１００に入り込むか、その後の洗浄工程において洗浄液が空間ＳＰ１００に入り込むおそれがある。また、その後、空間ＳＰ１００に入り込んだスラリーまたは洗浄液が空間ＳＰ１００から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。
【０１７３】
空間ＳＰ１００が絶縁膜ＩＦ２の表面に露出することを防止するためには、絶縁膜ＩＦ２の表面を平坦化した後の絶縁膜ＩＦ２の表面の高さ位置を上昇させなければならない。そのため、絶縁膜ＩＦ１およびＬＮ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２９および図３０参照）の幅に対する深さの比であるアスペクト比が高くなる。したがって、コンタクトホールＣＨおよびプラグＰＧ（図３１および図４参照）を形状精度よく形成できず、半導体装置の性能が低下するおそれがある。
【０１７４】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置は、半導体基板ＳＵＢの主面に形成された絶縁膜ＩＲ１と、絶縁膜ＩＲ１上に形成された絶縁膜ＬＮ１とを有する。また、本実施の形態１の半導体装置は、絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１に達する開口部ＯＰ２と、開口部ＯＰ２に露出した部分の絶縁膜ＩＲ１を貫通して半導体基板ＳＵＢに達する開口部ＯＰ３と、開口部ＯＰ３に露出した部分の半導体基板ＳＵＢに形成された溝部ＴＰ１とを有する。開口部ＯＰ２の開口幅ＷＤ２、および、開口部ＯＰ３の開口幅ＷＤ３は、溝部ＴＰ１の溝幅ＷＤ４よりも広い。また、溝部ＴＰ１は、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞されている。
【０１７５】
これにより、溝構造ＴＳのうち、溝幅ＷＤ４と等しいか、または、溝幅ＷＤ４よりも小さい溝幅を有する部分の上端、すなわち肩部ＳＨ、の高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。この肩部ＳＨの高さ位置が高いほど、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置が高くなる。したがって、肩部ＳＨの高さを低くすることにより、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置を低くすることができるので、空間ＳＰの上端の高さ位置、すなわち空間ＳＰの閉塞位置ＣＰを低くすることができる。
【０１７６】
このように、本実施の形態１によれば、空間ＳＰの閉塞位置ＣＰを所望の位置まで容易に下降させることができる。そのため、例えば絶縁膜ＩＦ２を研磨し、絶縁膜ＩＦ２の表面を平坦化する際に、絶縁膜ＩＦ２の表面の高さ位置が空間ＳＰの閉塞位置ＣＰよりも低くなることを防止または抑制することができる。また、空間ＳＰが絶縁膜ＩＦ２の表面に露出して研磨用のスラリーが空間ＳＰに入り込むこと、および、その後の洗浄工程において洗浄液が空間ＳＰに入り込むことを、防止または抑制することができる。したがって、その後、空間ＳＰに入り込んだスラリーまたは洗浄液が空間ＳＰから吹き出すことにより異物が発生することを防止または抑制し、半導体装置の形状に欠陥が発生することを防止または抑制し、半導体装置の性能を向上させることができる。
【０１７７】
また、絶縁膜ＩＦ２の表面を平坦化した後の絶縁膜ＩＦ２の表面の高さ位置を下降させることができるので、絶縁膜ＩＦ１およびＬＮ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２９および図３０参照）の幅に対する深さの比であるアスペクト比を低くすることができる。そのため、コンタクトホールＣＨおよびプラグＰＧ（図３１および図４参照）を形状精度よく形成することができ、半導体装置の性能を向上させることができる。
【０１７８】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、開口部ＯＰ２を形成した後、絶縁膜ＩＦ１を形成した。一方、実施の形態２の半導体装置の製造方法では、絶縁膜ＩＦ１を形成した後、開口部ＯＰ２を形成する。
【０１７９】
本実施の形態２の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であり、その説明を省略する。
【０１８０】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図３５は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３５は、図５に示す製造プロセスフローを、本実施の形態２の半導体装置の製造工程として行うときに、図５のステップＳ１７に含まれる製造工程を示す。図３６〜図４２は、実施の形態２の半導体装置の製造工程中における要部断面図である。図３６〜図４２は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
【０１８１】
なお、本実施の形態２においても、実施の形態１と同様に、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の周辺に形成されてもよい。
【０１８２】
本実施の形態２でも、実施の形態１で図７〜図１４を用いて説明した工程（図５のステップＳ１１〜ステップＳ１６）と同様の工程を行って、絶縁膜ＬＮ１を形成する。
【０１８３】
次に、ＤＴＩ構造ＤＳを形成する（図５のステップＳ１７）。本実施の形態２では、図５のステップＳ１７は、図３５のステップＳ３１〜ステップＳ３８の工程を含む。以下では、図３５のステップＳ３１〜ステップＳ３８の工程を、図３６〜図４２および図２５〜図２８を用いて説明する。
【０１８４】
まず、図３６に示すように、絶縁膜ＩＦ１を形成する（図３５のステップＳ３１）。このステップＳ３１では、ＤＴＩ構造ＤＳが形成される領域であるＤＴＩ領域ＤＴＡにおいて、絶縁膜ＬＮ１上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、シリコンと酸素とを含有する。具体的には、実施の形態１における図６のステップＳ２２の工程と同様の工程を行うことにより、絶縁膜ＩＦ１を形成することができる。なお、図示は省略するが、実施の形態１と同様に、高耐圧ＭＯＳ領域ＨＭＡおよび低耐圧ＭＯＳ領域ＬＭＡ（図１３参照）においても、絶縁膜ＩＦ１を形成する。
【０１８５】
次に、図３７および図３８に示すように、開口部ＯＰ１を形成する（図３５のステップＳ３２）。このステップＳ３２では、ＤＴＩ領域ＤＴＡにおいて、絶縁膜ＩＦ１を貫通して絶縁膜ＬＮ１の上面に達する開口部ＯＰ１を形成する。
【０１８６】
まず、絶縁膜ＩＦ１上に、フォトレジストからなるレジスト膜ＰＲ３を形成し、形成されたレジスト膜ＰＲ３をパターン露光した後、現像する。これにより、図３７に示すように、レジスト膜ＰＲ３を貫通して絶縁膜ＩＦ１の上面に達する開口部ＯＲ３が形成される。開口部ＯＲ３の開口幅ＷＲ３は、開口部ＯＰ１の開口幅ＷＤ１に応じて決定され、例えば、開口部ＯＲ２の開口幅ＷＲ２は、ステップＳ３２で形成される開口部ＯＰ１の開口幅ＷＤ１（図３８参照）と等しい。
【０１８７】
次に、開口部ＯＲ３が形成されたレジスト膜ＰＲ３をエッチングマスクとして用いて、開口部ＯＲ３の底面に露出した部分の絶縁膜ＩＦ１をエッチングする。その後、例えばアッシングを行うことにより、開口部ＯＲ３が形成されたレジスト膜ＰＲ３を除去する。これにより、図３８に示すように、絶縁膜ＩＦ１を貫通して絶縁膜ＬＮ１の上面に達する開口部ＯＰ１が形成される。
【０１８８】
次に、図３９に示すように、開口部ＯＰ２を形成する（図３５のステップＳ３３）。このステップＳ３３では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２を形成する。
【０１８９】
具体的には、開口部ＯＰ１が形成された絶縁膜ＩＦ１をエッチングマスクとして用いて、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を、エッチング剤でエッチングする。これにより、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２が形成される。
【０１９０】
このステップＳ３３では、絶縁膜ＬＮ１をエッチング剤により等方性エッチングする。また、このステップＳ３３で用いるエッチング剤に対する絶縁膜ＩＦ１のエッチング速度、および、そのエッチング剤に対する絶縁膜ＩＲ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＬＮ１のエッチング速度よりも小さい。そのため、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２が形成された後、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面が、開口幅ＷＤ２の方向において、開口部ＯＰ１の内部に露出した部分の絶縁膜ＩＦ１の側面から後退する。すなわち、開口部ＯＰ２の側面が、開口幅ＷＤ２の方向において、開口部ＯＰ１の側面よりも外側方に後退する。これにより、開口部ＯＰ２の開口幅ＷＤ２が、開口部ＯＰ１の開口幅ＷＤ１よりも広くなるように、開口部ＯＰ２が形成される。
【０１９１】
絶縁膜ＩＦ１およびＩＲ１が、シリコンと酸素とを含有し、絶縁膜ＬＮ１がシリコンと窒素とを含有する場合には、等方性エッチングとしてウェットエッチングを行うことができ、エッチング剤としてリン酸を含有するエッチング液を用いることができる。これにより、絶縁膜ＬＮ１のエッチング速度に比べ、絶縁膜ＩＦ１およびＩＲ１のエッチング速度を極めて小さくすることができる。したがって、絶縁膜ＬＮ１をエッチングして開口部ＯＰ２を形成する際に、開口部ＯＰ１の内部に露出した絶縁膜ＩＦ１、および、開口部ＯＰ２の底面に露出した絶縁膜ＩＲ１がエッチングされないようにすることができる。
【０１９２】
次に、図４０に示すように、開口部ＯＰ３を形成する（図３５のステップＳ３４）。このステップＳ３４では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１が形成された絶縁膜ＩＦ１をエッチングマスクとして用いて、絶縁膜ＩＲ１を異方性エッチングすることにより、開口部ＯＰ３を形成する。
【０１９３】
このステップＳ３４では、絶縁膜ＩＲ１を異方性エッチングすることにより、開口部ＯＰ３の開口幅ＷＤ３が、開口部ＯＰ１の開口幅ＷＤ１と等しくなるように、開口部ＯＰ３を形成する。また、開口部ＯＰ１の開口幅ＷＤ１は、開口部ＯＰ２の開口幅ＷＤ２よりも狭い。したがって、このステップＳ３４では、開口部ＯＰ３の開口幅ＷＤ３が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くなるように、開口部ＯＰ３を形成することになる。すなわち、ステップＳ３４では、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面が、開口幅ＷＤ２の方向において、開口部ＯＰ３の内部に露出した部分の絶縁膜ＩＲ１の側面よりも後退した状態になるように、開口部ＯＰ３を形成することになる。言い換えれば、開口部ＯＰ２の側面が、開口幅ＷＤ２の方向において、開口部ＯＰ３の側面よりも外側方に後退した状態になるように、開口部ＯＰ３を形成することになる。
【０１９４】
次に、図４１に示すように、溝部ＴＰ１を形成する（図３５のステップＳ３５）。このステップＳ３５では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１が形成された絶縁膜ＩＦ１、および、開口部ＯＰ３が形成された絶縁膜ＩＲ１をエッチングマスクとして用いて、開口部ＯＰ３の底面に露出したｐ−型エピタキシャル層ＥＰなどからなる半導体基板ＳＵＢを、ドライエッチングなどによりエッチングする。これにより、半導体基板ＳＵＢの上面に、開口部ＯＰ３の底面に露出したｐ−型エピタキシャル層ＥＰなどを貫通して、半導体基板ＳＵＢの厚さ方向の途中まで達する溝部ＴＰ１が形成される。溝部ＴＰ１の上端は、開口部ＯＰ３の下端と連通している。
【０１９５】
このステップＳ３５における具体的な溝部ＴＰ１の形成方法は、実施の形態１で説明した図６のステップＳ２４における溝部ＴＰ１の形成方法と同様にすることができる。
【０１９６】
前述したように、開口部ＯＰ３の開口幅ＷＤ３は、開口部ＯＰ２の開口幅ＷＤ２よりも狭い。また、溝部ＴＰ１の溝幅ＷＤ４は、開口部ＯＰ３の開口幅ＷＤ３と等しい。したがって、ステップＳ３５では、溝部ＴＰ１の溝幅ＷＤ４が、開口部ＯＰ２の開口幅ＷＤ２よりも狭くなるように、溝部ＴＰ１を形成することになる。すなわち、開口部ＯＰ２の内部に露出した部分の絶縁膜ＬＮ１の側面が、開口幅ＷＤ２の方向において、溝部ＴＰ１の内部に露出した部分の半導体基板ＳＵＢの側面よりも後退した状態になるように、溝部ＴＰ１を形成することになる。言い換えれば、開口部ＯＰ２の側面が、開口幅ＷＤ２の方向において、溝部ＴＰ１の側面よりも外側方に後退した状態になるように、溝部ＴＰ１を形成することになる。
【０１９７】
次に、図４２に示すように、絶縁膜ＩＦ１およびＩＲ１をエッチングする（図３５のステップＳ３６）。このステップＳ３６では、ＤＴＩ領域ＤＴＡにおいて、開口部ＯＰ１に露出した部分の絶縁膜ＩＦ１、および、開口部ＯＰ３に露出した部分の絶縁膜ＩＲ１を、同一のエッチング剤でエッチングする。
【０１９８】
実施の形態１と同様に、絶縁膜ＩＦ１およびＩＲ１をエッチングするエッチング剤に対する絶縁膜ＬＮ１のエッチング速度は、そのエッチング剤に対する絶縁膜ＩＦ１およびＩＲ１のいずれのエッチング速度よりも小さい。したがって、絶縁膜ＩＦ１およびＩＲ１をエッチングするエッチング剤により、絶縁膜ＬＮ１をエッチングせずに、絶縁膜ＩＦ１およびＩＲ１を選択的にエッチングすることができる。
【０１９９】
開口部ＯＰ１に露出した部分の絶縁膜ＩＦ１をエッチング剤でエッチングすることにより、開口部ＯＰ１の開口幅ＷＤ１を、開口部ＯＰ２の開口幅ＷＤ２と等しくするか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広げる。また、開口部ＯＰ３に露出した部分の絶縁膜ＩＲ１をエッチング剤でエッチングすることにより、開口部ＯＰ３の開口幅ＷＤ３を、開口部ＯＰ２の開口幅ＷＤ２と等しくするか、または、開口部ＯＰ２の開口幅ＷＤ２よりも広げる。
【０２００】
これにより、開口部ＯＰ１、ＯＰ２およびＯＰ３における最小開口幅が、開口部ＯＰ２の開口幅ＷＤ２に等しくなる。したがって、複数のＤＴＩ構造ＤＳの間で、開口部ＯＰ１、ＯＰ２およびＯＰ３における最小開口幅がばらつくことを防止または抑制することができ、形状精度を向上させることができる。
【０２０１】
また、このとき、開口幅ＷＤ１が広げられた開口部ＯＰ１、開口部ＯＰ２、開口幅ＷＤ３が広げられた開口部ＯＰ３、および、溝部ＴＰ１により、溝構造ＴＳが形成される。このような溝構造ＴＳにより、溝構造ＴＳのうち、溝幅ＷＤ４と等しいか、または、溝幅ＷＤ４よりも小さい溝幅を有する部分の上端、すなわち肩部ＳＨ、の高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。
【０２０２】
なお、開口部ＯＰ１の開口幅ＷＤ１を、開口部ＯＰ２の開口幅ＷＤ２よりも広げ、かつ、開口部ＯＰ３の開口幅ＷＤ３を、開口部ＯＰ２の開口幅ＷＤ２よりも広げた場合の断面図は、図２４に示す断面図と同一である。
【０２０３】
なお、肩部ＳＨの高さ位置を絶縁膜ＩＲ１の下面の高さ位置まで下げるためには、開口部ＯＰ１の開口幅ＷＤ１が、溝部ＴＰ１の溝幅ＷＤ４よりも広ければよく、開口部ＯＰ２の開口幅ＷＤ２よりも狭くてもよい。同様に、肩部ＳＨの高さ位置を絶縁膜ＩＲ１の下面の高さ位置まで下げるためには、開口部ＯＰ３の開口幅ＷＤ３が、溝部ＴＰ１の溝幅ＷＤ４よりも広ければよく、開口部ＯＰ２の開口幅ＷＤ２よりも狭くてもよい。
【０２０４】
次に、絶縁膜ＩＦ２を形成する（図３５のステップＳ３７）。このステップＳ３７では、ＤＴＩ領域ＤＴＡにおいて、実施の形態１における図６のステップＳ２６の工程と同様の工程を行って、図２６に示すように、溝部ＴＰ１を、絶縁膜ＩＦ２により、溝部ＴＰ１の内部に空間ＳＰを残して閉塞する。絶縁膜ＩＦ２は、シリコンと酸素とを含有する。
【０２０５】
前述したように、本実施の形態２でも、実施の形態１と同様に、肩部ＳＨの高さ位置を、絶縁膜ＩＲ１の下面の高さ位置まで下げることができる。また、この肩部ＳＨの高さ位置が高いほど、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置が高くなる。したがって、肩部ＳＨの高さ位置を低くすることにより、絶縁膜ＩＦ２を形成する際に空間ＳＰの閉塞が開始する高さ位置を低くすることができるので、空間ＳＰの上端の高さ位置、すなわち空間ＳＰの閉塞位置ＣＰを低くすることができる。
【０２０６】
次に、絶縁膜ＩＦ２を平坦化する（図３５のステップＳ３８）。このステップＳ３８では、実施の形態１における図６のステップＳ２７と同様の工程を行って、図２７および図２８に示すように、絶縁膜ＩＦ２の表面を平坦化する。これにより、溝構造ＴＳと、絶縁膜ＩＦ２とにより、ＤＴＩ構造ＤＳが形成される。
【０２０７】
実施の形態１では、ＤＴＩ構造ＤＳを形成する工程（図６のステップＳ２１〜ステップＳ２７）において、レジスト膜をパターン露光して開口部を形成する工程は、２つ（図６のステップＳ２１およびステップＳ２３）である。一方、本実施の形態２では、ＤＴＩ構造ＤＳを形成する工程（図３５のステップＳ３１〜ステップＳ３８）において、レジスト膜をパターン露光して開口部を形成する工程は、１つ（図３５のステップＳ３２）のみである。そのため、半導体装置の製造工程数を削減することができる。
【０２０８】
その後、実施の形態１で図２９〜図３１および図４を用いて説明した工程（図５のステップＳ１８およびステップＳ１９）およびその後の工程と同様の工程を行って、図３に示す半導体装置が形成される。
【０２０９】
＜半導体装置の製造方法の第１変形例＞
図３５のステップＳ３３の工程を行って、開口部ＯＰ２を形成する方法の第１変形例として、以下のような方法を行うことができる。
【０２１０】
図４３および図４４は、実施の形態２の第１変形例の半導体装置の製造工程中における要部断面図である。
【０２１１】
本第１変形例では、図３５のステップＳ３２の工程と同様の工程を行って、開口部ＯＰ１を形成する際に、開口部ＯＲ３が形成されたレジスト膜ＰＲ３をエッチングマスクとして用いて、開口部ＯＲ３の底面に露出した部分の絶縁膜ＩＦ１をエッチングした後、図４３に示すように、レジスト膜ＰＲ３を除去しない。したがって、図４３に示すように、絶縁膜ＩＦ１を貫通して絶縁膜ＬＮ１の上面に達する開口部ＯＰ１が形成された後、開口部ＯＰ１が形成された絶縁膜ＩＦ１上に、開口部ＯＲ３が形成されたレジスト膜ＰＲ３が残存している。
【０２１２】
次に、図３５のステップＳ３３の工程と同様の工程を行って、開口部ＯＰ２を形成する際に、開口部ＯＲ３が形成されたレジスト膜ＰＲ３、および、開口部ＯＰ１が形成された絶縁膜ＩＦ１をエッチングマスクとして用いて、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を、エッチング剤でエッチングする。これにより、図４４に示すように、開口部ＯＰ１の底面に露出した部分の絶縁膜ＬＮ１を貫通して絶縁膜ＩＲ１の上面に達する開口部ＯＰ２が形成される。
【０２１３】
次に、例えばアッシングを行うことにより、開口部ＯＲ３が形成されたレジスト膜ＰＲ３を除去する。その後、実施の形態２と同様に、図３５のステップＳ３４〜ステップＳ３８と同様の工程を行い、さらに、実施の形態１で図２９〜図３１および図４を用いて説明した工程（図５のステップＳ１８およびステップＳ１９）およびその後の工程と同様の工程を行って、図３に示す半導体装置が形成される。
【０２１４】
あるいは、開口部ＯＰ２を形成した後、レジスト膜ＰＲ３を除去せずに、図３５のステップＳ３４と同様の工程を行って、開口部ＯＲ３が形成されたレジスト膜ＰＲ３、および、開口部ＯＰ１が形成された絶縁膜ＩＦ１をエッチングマスクとして用いて、開口部ＯＰ３を形成してもよい。これにより、開口部ＯＰ３を形成する際に、絶縁膜ＩＦ１の上面がエッチングされないので、溝部ＴＰ１を形成する際にエッチングマスクとして用いられる絶縁膜ＩＦ１の膜厚をより厚くすることができる。したがって、例えば溝幅ＷＤ４に対する深さの比であるアスペクト比が高い溝部ＴＰ１をドライエッチングにより形成する場合に、有利である。
【０２１５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置は、実施の形態１の半導体装置の特徴と同様の特徴を備えている。そのため、本実施の形態２の半導体装置は、空間ＳＰの閉塞位置ＣＰを低くすることができるなど、実施の形態１の半導体装置が有する効果と同様の効果を有する。
【０２１６】
それに加えて、本実施の形態２の半導体装置の製造方法では、ＤＴＩ構造ＤＳを形成する工程において、レジスト膜をパターン露光して開口部を形成する工程を行う回数は、１回であり、実施の形態１の半導体装置の製造方法において、レジスト膜をパターン露光して開口部を形成する工程を行う回数である２回に比べて少ない。
【０２１７】
すなわち、本実施の形態２の半導体装置の製造方法では、例えば窒化シリコン膜からなる絶縁膜ＬＮ１に、例えばリン酸を含有するエッチング液を用いて開口部ＯＰ２を形成する際に、開口部ＯＰ１が形成された絶縁膜ＩＦ１をエッチングマスクとして、絶縁膜ＬＮ１をエッチングする。開口部ＯＰ２は、開口部ＯＰ１に整合して形成される。そのため、開口部ＯＰ２を形成するためだけに、開口部が形成されたレジスト膜を形成する必要がないので、開口部ＯＰ２を形成するためだけに別途フォトマスクを準備する必要がなく、開口部ＯＰ２を形成するためだけに別途露光および現像を行う必要がない。
【０２１８】
そのため、実施の形態１に比べ、半導体装置の製造工程数を削減することができ、半導体装置の製造コストを低減することができる。
【０２１９】
一方、実施の形態１の半導体装置の製造方法では、図１７に示したように、開口部ＯＰ２を形成するためだけに、開口部ＯＲ１が形成されたレジスト膜ＰＲ１を形成するため、例えば絶縁膜ＬＮ１を異方性エッチングすることにより、開口部ＯＰ２の開口幅ＷＤ２を、開口部ＯＲ１の開口幅ＷＲ１と等しくすることができる。したがって、絶縁膜ＬＮ１を等方性エッチングすることにより、開口部ＯＰ２の開口幅ＷＤ２を、開口部ＯＰ１の開口幅ＷＤ１よりも広げる本実施の形態２の半導体装置の製造方法に比べ、開口部ＯＰ２の開口幅ＷＤ２の精度を向上させることができる。
【０２２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２２１】
ＣＨ  コンタクトホール
ＣＨＰ  半導体チップ
ＣＰ  閉塞位置
ＤＳ  ＤＴＩ構造
ＤＴＡ  ＤＴＩ領域
ＥＰ  ｐ−型エピタキシャル層
ＧＥ、ＧＥＨ、ＧＥＮ、ＧＥＰ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＭＡ  高耐圧ＭＯＳ領域
ＨＶ  出力ドライバ部
ＩＦ１、ＩＦ１１〜ＩＦ１３、ＩＦ２、ＩＦＴ  絶縁膜
ＩＬ１〜ＩＬ３  層間絶縁膜
ＩＲ  素子分離領域
ＩＲ１  絶縁膜
ＬＧ  ロジック部
ＬＭＡ  低耐圧ＭＯＳ領域
ＬＮ１、ＬＮ１１〜ＬＮ１３  絶縁膜
Ｍ１〜Ｍ３  配線
ＮＢＲ  ｎ型埋め込み領域
ＮＤＨ、ＮＤＬ  ｎ＋型ドレイン領域
ＮＯＤＨ  ｎ型オフセットドレイン領域
ＮＳＨ、ＮＳＬ  ｎ＋型ソース領域
ＮＷＬ  ｎ型ウエル領域
ＯＩＦ  オフセット絶縁膜
ＯＰ１〜ＯＰ３、ＯＲ１〜ＯＲ３  開口部
ＰＣＨ  ｐ＋型コンタクト領域
ＰＤＬ  ｐ＋型ドレイン領域
ＰＧ、ＰＧ１、ＰＧ２  プラグ
ＰＲ１〜ＰＲ３  レジスト膜
ＰＳＬ  ｐ＋型ソース領域
ＰＷＨ、ＰＷＬ、  ｐ型ウエル領域
ＱＨ  ＬＤＭＯＳＦＥＴ
ＱＮ、ＱＰ  ＭＩＳＦＥＴ
ＳＨ  肩部
ＳＩＬ  シリサイド層
ＳＰ  空間
ＳＵＢ  半導体基板
ＳＷ  サイドウォールスペーサ
ＴＰ１  溝部
ＴＳ  溝構造
ＷＤ１〜ＷＤ３、ＷＲ１〜ＷＲ３  開口幅
ＷＤ４  溝幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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