(57)【要約】【課題】  記録素子基板のサイズの増大を抑えつつ、効率良く多数のメモリ素子を記録素子基板に搭載する。【解決手段】  記録素子基板は、信号供給回路と、複数の記録素子と、複数の記録素子のそれぞれに対応する第１の論理回路と、を含む記録モジュールと、複数のメモリ素子と、複数のメモリ素子のそれぞれに対応する第２の論理回路と、を含むメモリモジュールと、信号供給回路と複数の第１の論理回路及び複数の前記第２の論理回路と、を共通に接続するための共通配線と、を有する。また、共通配線の延在する方向と複数の記録素子が配列された方向とは互いに沿っており、メモリモジュールは共通配線と複数の記録素子との間に配されている。【選択図】  図４
2018134810.tif 000002
【特許請求の範囲】
【請求項１】
信号供給回路と、
複数の記録素子と、前記複数の記録素子のそれぞれに対応する第１の論理回路と、を含む記録モジュールと、
複数のメモリ素子と、前記複数のメモリ素子のそれぞれに対応する第２の論理回路と、を含むメモリモジュールと、
前記信号供給回路と複数の前記第１の論理回路及び複数の前記第２の論理回路と、を共通に接続するための共通配線と、
を有する記録素子基板において、
前記共通配線の延在する方向と前記複数の記録素子が配列された方向とは互いに沿っており、前記メモリモジュールは前記共通配線と前記複数の記録素子との間に配されていることを特徴とする記録素子基板。
【請求項２】
前記複数の第１の論理回路は前記延在する方向に沿って配列されており、少なくとも一つの前記第２の論理回路は前記延在する方向において隣接する前記第１の論理回路の間に配されている、請求項１に記載の記録素子基板。
【請求項３】
前記延在する方向において、前記第１の論理回路と前記第２の論理回路とは少なくとも一部が互いに重なるように配されている、請求項２に記載の記録素子基板。
【請求項４】
前記記録モジュールは、前記記録素子と前記第１の論理回路とをそれぞれ接続する第１の駆動素子を含み、
前記メモリモジュールは、前記メモリ素子と前記第２の論理回路とをそれぞれ接続する第２の駆動素子を含む、請求項１乃至請求項３のいずれか一項に記載の記録素子基板。
【請求項５】
前記第１の駆動素子の面積は前記第２の駆動素子の面積よりも大きい、請求項４に記載の記録素子基板。
【請求項６】
前記延在する方向において、前記第１の駆動素子の長さは前記第２の駆動素子の長さよりも長い、請求項４または請求項５に記載の記録素子基板。
【請求項７】
前記複数の記録素子は、第１の量の記録剤を吐出するための第１の記録素子が配列された第１の記録素子列と、前記第１の量よりも多い第２の量の記録剤を吐出するための第２の記録素子が配列された第２の記録素子列と、を含み、前記メモリモジュールは前記第１の記録素子列と前記共通配線との間に配されている、請求項１乃至請求項６のいずれか一項に記載の記録素子基板。
【請求項８】
前記第１の記録素子に接続された第１の駆動素子の面積は、前記第２の記録素子に接続された第１の駆動素子の面積よりも小さい、請求項７に記載の記録素子基板。
【請求項９】
前記メモリ素子はアンチヒューズ素子である、請求項１乃至請求項８のいずれか一項に記載の記録素子基板。
【請求項１０】
前記信号供給回路は前記延在する方向における前記記録素子基板の端部に配されている、請求項１乃至請求項９のいずれか一項に記載の記録素子基板。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載の記録素子基板と、前記記録素子に対応する吐出口が設けられた吐出口部材と、を有し、前記記録素子が駆動されて前記吐出口から液体を吐出する液体吐出ヘッド。
【請求項１２】
請求項１１に記載の液体吐出ヘッドを用いて記録を行う記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子を有し、記録を行うための記録素子基板、この記録素子基板を有する液体吐出ヘッド及びこの液体吐出ヘッドを用いて記録を行う記録装置に関する。
【背景技術】
【０００２】
従来の液体吐出ヘッドに搭載される記録素子基板において、製品ＩＤや設定パラメータ等の固有情報をヘッド内部に記録するＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）ＲＯＭとしてＰｏｌｙヒューズメモリが知られている。このＰｏｌｙヒューズメモリは、トランジスタのゲート配線や抵抗素子等を形成するＰｏｌｙシリコンを用いたものであり、既存の半導体製造プロセス工程を追加すること無く、記録素子基板上にメモリを形成できる利点がある。Ｐｏｌｙヒューズメモリの読み書き原理は、電流が流れることで発生する熱によってＰｏｌｙシリコン配線を溶断し、その抵抗値変化を検知してメモリとして使用するものである。
【０００３】
ＰｏｌｙヒューズメモリはＰｏｌｙシリコンの配線を溶断させる程の大電流を駆動するために大型の制御トランジスタが必要であり、メモリ１ビットを機能させるのに必要な素子群（以下、「メモリモジュール」とも称する）の占める面積が大きい。しかし、従来は製品に求められるメモリビット数が３２〜４８ビットであったため、記録素子基板における占有面積としては５％以下程度であった。
【０００４】
しかし、近年、製品ＩＤや設定パラメータ等の固有情報に加えて、記録装置がより高精度な制御を行うことを目的として記録剤使用量等の使用時の経時変化の状態を記録ヘッド内部に記録することが求められている。そのため、より多くのメモリ量（例えば、約１２８ビット以上）が必要となっている。
【０００５】
そこで、Ｐｏｌｙヒューズメモリと比較してメモリモジュールを小さくすることができるメモリとして、特許文献１に開示されているアンチヒューズメモリ（メモリ素子）が知られている。アンチヒューズメモリは、従来の半導体製造プロセスを用いて新たな工程を追加することなく作成可能な点でも優れている。アンチヒューズメモリは、ＭＯＳトランジスタのゲート酸化膜をメモリとして形成したものであり、ゲート酸化膜に過電圧を印加、短絡させてその特性変化をメモリとして使用するものである。
【０００６】
例えば、メモリ素子としてアンチヒューズメモリを用いた場合など、情報の書き込みを行うメモリを選択するために、信号供給回路から送信された信号が入力されるメモリ素子用の論理回路が設けられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−５８１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
記録素子基板に搭載されるメモリ素子の数が増えた際には、メモリ素子を搭載するための領域に加え、メモリ素子に対応する論理回路や論理回路に信号を供給する配線を搭載するための領域も増え、記録素子基板の面積が増大する懸念がある。
【０００９】
そこで、本発明は、メモリ素子の数の増加に伴う記録素子基板の面積の増大を抑えることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明の記録素子基板は、信号供給回路と、複数の記録素子と、前記複数の記録素子のそれぞれに対応する第１の論理回路と、を含む記録モジュールと、複数のメモリ素子と、前記複数のメモリ素子のそれぞれに対応する第２の論理回路と、を含むメモリモジュールと、前記信号供給回路と複数の前記第１の論理回路及び複数の前記第２の論理回路と、を共通に接続するための共通配線と、を有する記録素子基板において、前記共通配線の延在する方向と前記複数の記録素子が配列された方向とは互いに沿っており、前記メモリモジュールは前記共通配線と前記複数の記録素子との間に配されていることを特徴とする。
【発明の効果】
【００１１】
本発明によると、メモリ素子の数の増加に伴う記録素子基板の面積の増大を抑えることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る記録素子基板の回路構成例の一部
【図２】本発明に係る記録素子基板に適用可能なメモリモジュールの構成例
【図３】本発明に係るメモリモジュールの断面構造模式図
【図４】第１の実施形態の記録素子基板の平面図
【図５】第１の実施形態の記録素子基板の部分拡大図
【図６】第２〜第４の実施形態の記録素子基板の部分拡大図
【図７】記録素子基板が搭載された記録ヘッド及び記録ヘッドが搭載された記録装置を示す模式図
【発明を実施するための形態】
【００１３】
（記録装置、記録ヘッドユニット、及び記録ヘッド）
図７（ａ）は本発明に係る記録ヘッドユニット２０を搭載可能な記録装置１０００を示す概略斜視図である。図７（ａ）に示すように、リードスクリュー５００４は、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００８，５００９を介して回転する。キャリッジＨＣは記録ヘッドユニット２０を載置可能であり、リードスクリュー５００４の螺旋溝５００５に係合するピン（不図示）を有しており、リードスクリュー５００４が回転することによって矢印ａ，ｂ方向に往復移動される。
【００１４】
図７（ｂ）は本発明に係る記録ヘッド１０を備える記録ヘッドユニット２０の一例を示す斜視図である。記録ヘッドユニット２０は、記録ヘッド１０と、記録ヘッド１０に供給する記録剤を収容する収容部２４を備え、これらが一体となったカートリッジを構成している。記録ヘッド１０は図７（ａ）に示す記録媒体Ｐに対向する面に設けられている。なお、これらは必ずしも一体である必要はなく、収容部２４が取り外し可能な形態を取ることもできる。また、記録ヘッドユニット２０はテープ部材２２を備えている。このテープ部材２２は、記録ヘッド１０に電力を供給するための端子を有しており、記録装置本体から接点２３を介して電力や各種信号をやり取りする。
【００１５】
図７（ｃ）は、本発明に係る記録ヘッド１０の模式的な斜視図である。液体吐出ヘッドとしての記録ヘッド１０は記録素子基板Ｉ１と流路形成部材１２０とを備えている。記録素子基板Ｉ１には電気熱変換素子によって生じた熱エネルギーを記録剤に付与するための熱作用部１１７が複数配列して設けられている。また、流路形成部材１２０は、記録剤を吐出する吐出口１２１が熱作用部１１７に対応して複数配列して設けられた吐出口部材でもある。記録装置本体からテープ部材２２を介して記録素子基板Ｉ１に電力や信号が送られ、電気熱変換素子が駆動されて生じた熱エネルギーが熱作用部１１７を介して記録剤（液体）に付与されて、吐出口１２１から記録剤が吐出される。
【００１６】
（記録素子基板）
図１から図３を参照しながら、本発明に係る記録素子基板（以下、単に「基板」とも称する）に搭載される吐出モジュール（記録モジュール）とメモリモジュールの回路構成を説明する。
【００１７】
図１は、基板Ｉ１の回路構成例の一部を示している。基板Ｉ１は、吐出モジュール２０４とメモリモジュール２０６とを含む。吐出モジュール２０４は、記録素子Ｒｈ（例えば、電気熱変換素子）と、記録素子Ｒｈを駆動するための記録素子用の駆動素子（トランジスタ）ＭＤ１と、記録素子選択用の論理回路ＡＮＤ２と、を含む。記録素子Ｒｈを駆動することにより、インク等の記録剤が吐出され、記録を行うことが可能である。
【００１８】
また、メモリモジュール２０６は、メモリ素子としてのアンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦに情報を書き込むためのメモリ素子用の駆動素子ＭＤ２と、メモリ素子選択用の論理回路ＡＮＤ２と、を含む。アンチヒューズ素子ＡＦは、過電圧が供給されることにより情報を固定的に保持し、即ち１回だけプログラム可能なメモリとして機能する。
【００１９】
なお、図１では、１つの記録素子Ｒｈを含む吐出モジュール２０４が複数配列された構成を示しているが、複数の吐出モジュール２０４を単に「吐出モジュール」と称することもできる。また、メモリモジュール２０６についても同様であり、複数のメモリモジュールを単に「メモリモジュール」と称することもできる。
【００２０】
信号供給回路としての制御データ供給回路２０１から送信された論理データ信号に基づいて、記録素子Ｒｈやアンチヒューズ素子ＡＦの駆動が制御される。制御データ供給回路２０１は、例えば、不図示のシフトレジスタやラッチ回路等を含む。制御データ供給回路２０１には、記録装置１０００本体や不図示のホストＰＣ等を介して、クロック信号ＣＬＫ、画像データ信号ＤＡＴＡ、ラッチ信号ＬＴ、記録素子制御信号ＨＥ等の論理データ信号が入力されうる。また、論理回路ＡＮＤ１、論理回路ＡＮＤ２、及び制御データ供給回路２０１には、ロジック用の電源電圧として、第１の電源電圧ＶＤＤ（例えば、３〜５Ｖ）が供給される。
【００２１】
ここで、制御データ供給回路２０１は、例えば、それぞれがｎ個の吐出モジュール２０４を有するｍ個のグループについて、グループごとに吐出モジュール２０４の動作を制御して記録素子Ｒｈを駆動する時分割駆動を可能とする。制御データ供給回路２０１は、ｍビットのブロック選択信号２０２と、ｎビットの時分割選択信号２０３と、を出力する。また、制御データ供給回路２０１は、記録素子とメモリ素子とを切り替える切り替え信号２０５を少なくとも１ビット出力する。ブロック選択信号２０２のうちの少なくとも１ビットと、時分割選択信号２０３のうちの少なくとも１ビットと、切り替え信号２０５のうちの少なくとも１ビットと、を各々の吐出モジュール２０４が受信することで記録素子Ｒｈは時分割駆動される。
【００２２】
また、制御データ供給回路２０１は、例えば、それぞれがｘ個のメモリモジュール２０６を有するｙ個のグループについて、グループごとにメモリモジュール２０６の動作を制御してアンチヒューズ素子ＡＦを駆動する時分割駆動を可能とする。制御データ供給回路２０１が出力するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５の各信号の少なくとも１ビットずつを各々のメモリモジュール２０６が受信することでアンチヒューズ素子ＡＦは時分割駆動される。また、メモリモジュール２０６に含まれるいずれのアンチヒューズ素子ＡＦに情報を書き込むかは、各信号ＣＬＫ、ＤＡＴＡ、ＬＴ、ＨＥに従うブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５によって決定されうる。
【００２３】
なお、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動され、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されないように構成されている。すなわち、切り替え信号２０５は、記録素子Ｒｈ及びアンチヒューズ素子ＡＦのうちのいずれか一方が駆動されるように駆動を切り替えるための信号である。ここで、切り替え信号２０５が１ビットである場合は、メモリ１グループに含まれるメモリモジュール２０６の個数ｘと時分割選択信号数ｎの関係はｘ≦ｎ、メモリグループ数ｙとブロック選択信号数ｍの関係はｙ≦ｍとなる。さらに、切り替え信号２０５を複数ビット設けることで（ｎ×ｍ）個を超える数のアンチヒューズ素子ＡＦを制御可能な構成にしてもよい。
【００２４】
記録素子選択用の論理回路ＡＮＤ１には、対応するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５が入力される。入力された信号に応答して記録素子用の駆動素子ＭＤ１が導通状態となり、記録素子用の駆動素子ＭＤ１と直列に接続された記録素子Ｒｈが駆動される。
【００２５】
ここで、記録素子用の駆動素子ＭＤ１としては、例えば、高耐圧ＭＯＳトランジスタであるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）が用いられる。メモリ素子としてアンチヒューズ素子ＡＦを用いる場合、一般的に、記録素子の駆動電流とメモリ素子の駆動電流とでは、メモリ素子の駆動電流の方が小さく、ＤＭＯＳトランジスタの電流駆動能力も小さくてすむ。したがって、メモリ素子用の駆動素子ＭＤ２の面積を記録素子用の駆動素子ＭＤ１の面積よりも小さくしても良い。
【００２６】
また、記録素子選択用の論理回路ＡＮＤ１としては、例えば、ＭＯＳトランジスタが用いられる。ここで、吐出モジュール２０４には、記録素子駆動用の電源電圧として第２の電源電圧ＶＨ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。
【００２７】
また、メモリ素子選択用の論理回路ＡＮＤ２には、対応するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５が入力される。入力された信号に応じた信号がメモリ素子用の駆動素子ＭＤ２に出力され、駆動素子ＭＤ２の導通状態／非導通状態が切り替えられる。メモリ素子用の駆動素子ＭＤ２としては、例えば、記録素子用の駆動素子ＭＤ１と同様に、ＤＭＯＳトランジスタが用いられる。
【００２８】
また、メモリ素子選択用の論理回路ＡＮＤ２としては、ＭＯＳトランジスタが用いられる。ここで、メモリモジュール２０６には、アンチヒューズ素子ＡＦに情報を書き込むための第３の電源電圧ＶＩＤ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。図１に示すように、記録素子用の駆動素子ＭＤ１とメモリ素子用の駆動素子ＭＤ２とが共通のグランド配線を介して共通のＧＮＤＨパッドに接続されるように構成してもよい。
【００２９】
なお、電源電圧ＶＩＤと電源電圧ＶＨとは独立した電源ラインである例を記載しているが、アンチヒューズ素子ＡＦへの書き込みに要する電圧の最小値が電源電圧ＶＨ以下の場合は、例えば降圧回路と併せて、電源電圧ＶＨを用いてもよい。
【００３０】
図２は、基板Ｉ１に用いるメモリモジュール２０６の構成例を示している。ここでは、メモリ素子選択用の論理回路ＡＮＤ２をＮＡＮＤ回路３０６及びインバータＩＮＶで示している。インバータＩＮＶはＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１で構成されており、トランジスタＭＰ１及びＭＮ１としてはＭＯＳＦＥＴが用いられる。インバータＩＮＶには入力信号Ｓｉｇが入力され、出力信号Ｖｇがメモリ素子用の駆動素子ＭＤ２のゲートに出力される。
【００３１】
アンチヒューズ素子ＡＦは、情報が書き込まれる前は、例えば容量素子Ｃａとして機能することが可能である。図２は、アンチヒューズ素子ＡＦに情報が書き込まれる前の状態を示しており、アンチヒューズ素子ＡＦは容量Ｃａとして表わされている。
【００３２】
アンチヒューズ素子ＡＦとしての容量Ｃａは、その一端においてメモリ素子用の駆動素子ＭＤ２と直列に接続されている。また、容量Ｃａの他端には情報の読み書きを行う際に、電源電圧ＶＩＤが供給される。
【００３３】
また、メモリモジュール２０６は、アンチヒューズ素子ＡＦと並列に接続された抵抗素子（抵抗値をＲｐとし、以下、単に「抵抗素子Ｒｐ」とも示す）を備えている。これにより、メモリ素子用の駆動素子ＭＤ２が非導通状態であるにもかかわらず、アンチヒューズ素子ＡＦの両端に過電圧が印加されて、アンチヒューズ素子ＡＦに誤って情報が書き込まれるような事態が生じることを防ぐことができる。
【００３４】
図３は、容量Ｃａ及びメモリ素子用の駆動素子ＭＤ２に対応する部分の基板Ｉ１の断面構造の例を模式的に示している。例えば、Ｐ型シリコン基板１００上に、Ｐ型ウエル領域１０１とＮ型ウエル領域１０２ａ及び１０２ｂが形成されている。Ｐ型ウエル領域１０１は、ＮＭＯＳトランジスタＭＮ１のＰ型ウエルを形成する工程において同時に形成されればよく、Ｐ型ウエルとＰ型ウエル領域１０１とは同様の不純物濃度分布を有している。Ｎ型ウエル領域１０２ａ及び１０２ｂと、ＰＭＯＳトランジスタＭＰ１のＮ型ウエルとの関係についても同様である。Ｎ型ウエル領域１０２ａ及び１０２ｂと、Ｐ型シリコン基板１００とのＰＮ接合におけるブレークダウン電圧をＶＢとしたときに、情報を書き込む際にブレークダウンが当該ＰＮ接合において生じないように、ＶＢ＞ＶＩＤとする。よって、それぞれの不純物濃度を考慮してＮ型ウエル領域１０２ａ及び１０２ｂを形成するとよい。
【００３５】
Ｐウエル領域１０１とＮウエル領域１０２ａ及び１０２ｂとには、フィールド酸化膜１０３、高濃度のＮ型拡散領域１０６ａ〜１０６ｃ、及び高濃度のＰ型拡散領域１０７が形成されている。フィールド酸化膜１０３はＬＯＣＯＳ構造を有している。高濃度のＮ型拡散領域１０６ａ〜１０６ｃ及び高濃度のＰ型拡散領域１０７は、トランジスタＭＰ１及びＭＮ１のドレイン、ソース及びバルクのための高濃度の拡散領域と同時に形成することができる。また、駆動素子ＭＤ２及び容量Ｃａを構成するゲート酸化膜１０４も、トランジスタＭＰ１及びＭＮ１のゲート絶縁膜と同時に形成することができる。メモリ用駆動素子ＭＤ２のゲート電極１０５ａと、アンチヒューズ素子ＡＦとして用いる容量Ｃａの電極１０５ｂとは、それぞれＰｏｌｙシリコンで形成される。これらの電極１０５ａ、１０５ｂもトランジスタＭＰ１及びＭＮ１のゲート電極と同時に形成することができる。
【００３６】
高耐圧ＮＭＯＳトランジスタである駆動素子ＭＤ２の構成を説明する。ゲート電極１０５ａは、ゲート酸化膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル領域となる。高濃度のＮ型拡散領域１０６ａはソース電極であって、高濃度のＰ型拡散領域１０７はバックゲート電極である。ドレインの電界緩和領域として、ゲート電極１０５ａの下部まで延在しているＮウエル領域１０２ａを配置する。Ｎウエル領域１０２ａ内に形成された高濃度のＮ型拡散領域１０６ｂがドレイン電極となる。さらに、ゲート電極１０５ａのドレイン側はＮウエル領域１０２ａ内に形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。
【００３７】
これにより、駆動素子ＭＤ２がＯＦＦ状態、すなわち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧ＶＩＤまで上昇しても、ゲート−ドレイン耐圧が確保できる。
【００３８】
次に、アンチヒューズ素子ＡＦ（容量Ｃａ）の構造を説明する。Ｎウエル領域１０２ｂの上にゲート酸化膜１０４を介して設けられた電極１０５ｂがアンチヒューズ素子の上部電極として機能し、高濃度Ｎ型拡散領域１０６ｃが下部電極として機能する。
【００３９】
図２では、上部電極の開口部のみに高濃度Ｎ型拡散領域１０６ｃが形成されているが、上部電極の下部全域に高濃度Ｎ型拡散領域が形成されていてもよい。さらに、図２では、アンチヒューズ素子の下部電極が駆動素子ＭＤ２のドレインに接続されているが、上部電極が駆動素子ＭＤ２のドレインに接続され、下部電極が高電圧ＶＩＤに接続されていてもよい。
【００４０】
なお、図２では、アンチヒューズ素子ＡＦとしての容量Ｃａは、Ｎウエル領域とＰｏｌｙシリコンとで形成される構成であるが、この構成に限定されず、ＰＭＯＳトランジスタを用いた容量であってもよい。
【００４１】
次に、各電極の接続状態を説明する。金属配線１０９ａは、コンタクト部１０８を介して駆動素子ＭＤ２のソース電極とバックゲート電極とに接続されており、ＧＮＤ電位が与えられる。金属配線１０９ｂは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのゲート電極に接続され、図１に示すインバータ回路の出力信号Ｖｇが入力される。金属配線１０９ｃは、コンタクト部１０８を介して駆動素子ＭＤ２のドレイン電極とアンチヒューズ素子ＡＦの下部電極とに接続されている。金属配線１０９ｄは、コンタクト部１０８を介してアンチヒューズ素子ＡＦの上部電極に接続され、情報を書き込む際に高電圧ＶＩＤが与えられる。なお、金属配線１０９ａ〜１０９ｄと各電極は、電気的に接続されていればよく、それらの製造方法や構造は限定されない。
【００４２】
次に、アンチヒューズ素子ＡＦに情報を書き込む際のメモリモジュール２０６の動作を説明する。アンチヒューズ素子ＡＦに情報を書き込む際には、制御信号Ｓｉｇに“Ｌｏｗ”レベルの信号を入力することにより、メモリ素子用の駆動素子ＭＤ２をＯＮ状態にする。これにより、アンチヒューズ素子ＡＦを構成するゲート酸化膜に高電圧ＶＩＤが印加され、ゲート酸化膜が破壊されることで、アンチヒューズ素子ＡＦに情報が書込まれる。即ち、情報を書き込む前にはアンチヒューズ素子ＡＦは容量素子Ｃａであったのに対し、書き込み後にはアンチヒューズ素子ＡＦは抵抗素子となる。
【００４３】
アンチヒューズ素子ＡＦに書き込きまれた情報を読み出す方法としては、アンチヒューズ素子ＡＦのインピーダンスの変化を測定する等の方法がある。
【００４４】
アンチヒューズ素子ＡＦに記録する情報は、例えばチップＩＤや設定パラメータ等の製品固有の情報であり、これらは、製品出荷時に工場にて検査機等を用いて書き込みが行われる。あるいは、製品本体に搭載され、ユーザが製品の使用開始後に情報を書き込む場合は、製品本体から高電圧ＶＩＤに相当する電圧が供給される。
【００４５】
（第１の実施形態）
図４は、本実施形態における記録素子基板Ｉ１の平面図を示す。また、図５は、図４の点線で囲う領域Ａの拡大図を示す。
【００４６】
基板Ｉ１には、記録素子Ｒｈ（Ｒｈ＿Ｌ、Ｒｈ＿Ｓ）、記録素子用の駆動素子ＭＤ１（ＭＤ１＿Ｌ、ＭＤ１＿Ｓ）、記録素子選択用の論理回路ＡＮＤ１（ＡＮＤ１＿Ｌ、ＡＮＤ１＿Ｓ）が搭載されている。また、基板Ｉ１には、メモリ素子としてのアンチヒューズ素子ＡＦ、メモリ素子用の駆動素子ＭＤ２、メモリ素子選択用の論理回路ＡＮＤ２が搭載されている。
【００４７】
さらに、制御データ供給回路２０１（２０１ａ）から論理回路ＡＮＤ１（ＡＮＤ１＿Ｓ）及び論理回路ＡＮＤ２に信号を供給可能な共通ロジックバス配線４０２（共通配線）が搭載されている。本実施形態では、共通ロジックバス配線４０２は、制御データ供給回路２０１から出力されるブロック選択信号用の信号線２０２、時分割選択信号用の信号線２０３、及び記録素子・メモリ素子切り替え信号用の信号線２０５を含む。
【００４８】
なお、共通ロジックバス配線４０２は上述の信号線の全てを含む構成に限定されず、制御データ供給回路２０１からの信号線の少なくともいずれかが記録素子選択用の論理回路ＡＮＤ１とメモリ素子選択用の論理回路ＡＮＤ２との間で共通化されていればよい。少なくともいずれかの信号線を論理回路ＡＮＤ１と論理回路ＡＮＤ２とで共通化することで、ロジックバス配線の領域を少なくすることができる。
【００４９】
特に、本実施形態では、上述のように、吐出モジュール２０４及びメモリモジュール２０６は、制御データ供給回路２０１からの信号に応じて排他的に駆動されることが可能である。すなわち、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同時に駆動されないように構成されている。したがって、記録素子Ｒｈとアンチヒューズ素子ＡＦとで個別にロジックバス配線を設けずに済み、制御データ供給回路２０１と接続されたロジックバス配線の領域を一層小さくすることができる。
【００５０】
次に、基板Ｉ１における素子の配列について説明する。基板Ｉ１には、基板Ｉ１の長手方向（図４のＹ方向）に沿ってインク等の液体（記録剤）を供給する供給口４０８が形成されている。供給口４０８の右側には約５ｐｌ（第２の量）の液体を吐出するための記録素子Ｒｈ＿Ｌが配列された記録素子列４０４１Ｌ（第２の記録素子列）が設けられている。また、記録素子列４０４１Ｌの右側には、各記録素子Ｒｈ＿Ｌに対応する記録素子用の駆動素子ＭＤ１＿Ｌが配列された駆動素子列４０４２Ｌが設けられている。さらに、駆動素子列４０４２Ｌの右側には、各記録素子Ｒｈ＿Ｌに対応する記録素子選択用の論理回路ＡＮＤ１＿Ｌが配列された論理回路列４０４３Ｌが設けられている。さらに、論理回路列４０４３Ｌの右側には、論理回路ＡＮＤ１＿Ｌに接続された記録素子Ｒｈ＿Ｌ専用のロジックバス配線４０３が設けられている。論理回路ＡＮＤ１＿Ｌは、制御データ供給回路２０１（２０１ｂ）からロジックバス配線４０３を介して信号が供給される。なお、本実施形態では、メモリ素子選択用の論理回路ＡＮＤ２はこのロジックバス配線４０３には接続されていない。
【００５１】
供給口４０８の左側には記録素子Ｒｈ＿Ｌよりも少ない量（第１の量）の約２ｐｌの液体を吐出するための記録素子Ｒｈ＿Ｓが配列された記録素子列４０４１Ｓ（第１の記録素子列）が設けられている。また、基板Ｉ１の図５の左側（−Ｘ方向）の縁部には、共通ロジックバス配線４０２がＹ方向に沿って延在している。この共通ロジックバス配線４０２には、記録素子Ｒｈ＿Ｓ用の論理回路ＡＮＤ１＿Ｓが接続されており、複数の論理回路ＡＮＤ１＿ＳがＹ方向に沿って配列されている。さらに、この論理回路ＡＮＤ１＿Ｓと記録素子Ｒｈ＿Ｓとに接続された記録素子Ｒｈ＿Ｓ用の駆動素子ＭＤ１＿Ｓの複数がＹ方向に沿って配列されている。
【００５２】
なお、共通ロジックバス配線４０２はＹ方向に延在しており、この共通ロジックバス配線４０２と接続された制御データ供給回路２０１（２０１ａ）は、基板Ｉ１のＹ方向における端部に配されている。
【００５３】
また、記録素子列４０４１Ｓと共通ロジックバス配線４０２との間には、アンチヒューズ素子ＡＦ、メモリ素子用の駆動素子ＭＤ２、メモリ素子選択用の論理回路ＡＮＤ２、抵抗素子Ｒｐを含むメモリモジュール２０６が設けられている。
【００５４】
図５に示すように、共通ロジックバス配線４０２と、記録素子選択用の論理回路ＡＮＤ１及びメモリ素子選択用の論理回路ＡＮＤ２とは、各々の論理回路ＡＮＤ１及びＡＮＤ２の入力ノードに接続される個別信号線４０２１を介して電気的に接続されている。個別信号線４０２１は、共通ロジックバス配線４０２の延在方向に対して交差（本実施形態では、直交）するように配されている。共通ロジックバス配線４０２と個別信号線４０２１とは、基板Ｉ１の積層方向における別の配線層で構成されており、ビア４０２２を介して電気的に接続されている。
【００５５】
以上説明したように、本実施形態では、記録素子列Ｒｈ＿Ｓと共通ロジックバス配線４０２との間の領域に複数のメモリモジュール２０６を配列している。さらに、この記録素子列Ｒｈ＿Ｓ用の論理回路ＡＮＤ１＿Ｓ（第１の論理回路）とメモリモジュール２０６に含まれるメモリ素子用の論理回路ＡＮＤ２（第２の論理回路）とが共通ロジックバス配線４０２に接続されている。すなわち、吐出モジュール２０４とメモリモジュール２０６とで共通する配線として共通ロジックバス配線４０２を設けてこれを兼用する構成としている。これにより、基板Ｉ１にメモリモジュール２０６を効率的に配置することが可能となり、メモリ素子の数の増加に伴う基板Ｉ１の面積の増大を抑えることが可能となる。
【００５６】
さらに、本実施形態では、Ｙ方向において隣接する論理回路ＡＮＤ１＿Ｓの間に論理回路ＡＮＤ２を設けている。これにより、共通ロジックバス配線４０２のうちの、吐出モジュール２０４及びメモリモジュール２０６のうちのいずれか一方の専用配線として用いられる部分を少なくすることができる。したがって、基板に搭載するメモリ素子の数を増やした場合にも、基板内のロジックバス配線が占める領域の増大を抑えることできるので、メモリ素子の数の増加に伴う基板の面積の増大を一層抑えることが可能である。
【００５７】
なお、図５に示すように、Ｙ方向において、論理回路ＡＮＤ１と第２の論理回路ＡＮＤ２とは少なくとも一部が互いに重なるように配されていることが好ましい。これにより、Ｘ方向における基板Ｉ１の長さを短くできるためである。
【００５８】
また、本実施形態では、一例として、供給口４０８の左側に配された吐出モジュール２０４とメモリモジュール２０６とが同数である場合を示している。このように、吐出モジュール２０４とメモリモジュール２０６とが同数または略同数である場合、基板Ｉ１に効率的にモジュールを配置できるため、これらのモジュールを同じピッチで基板Ｉ１のＹ方向に交互に配置することが好ましい。なお、これらのモジュールを交互に配置しなくてもよく、少なくとも一つのメモリモジュール２０６がＹ方向における複数の吐出モジュール２０４の間に配されていればよい。
【００５９】
また、一般に記録素子Ｒｈの駆動に要するエネルギーとメモリ素子の駆動に要するエネルギーとでは、メモリ素子に要するエネルギーの方が少なく、ドライバの能力も低くて済む。したがって、メモリ素子用の駆動素子ＭＤ２の面積は、記録素子用の駆動素子ＭＤ１の面積より小さくすることができる。図５のように、基板Ｉ１のＹ方向において、記録素子用の駆動素子ＭＤ１に比べ、メモリ素子用の駆動素子ＭＤ２の長さを短くすると、基板Ｉ１の大型化を抑制できるため好ましい。
【００６０】
また、上述のように本実施形態では、互いに異なる量の液体を吐出するための記録素子列４０４１＿Ｓと４０４１＿Ｌとを備えている。そして、吐出する量が少ないほど記録素子の駆動に要するエネルギーが少なくて済むため、記録素子用の駆動素子ＭＤ１＿Ｓの面積を駆動素子ＭＤ１＿Ｌの面積よりも小さくしている。このため、記録素子列４０４１＿Ｓの側は、記録素子列４０４１＿Ｌの側と比べて素子や回路を設けるスペースを確保しやすい。本実施形態ではこのスペースにメモリモジュール２０６を設けているため、基板Ｉ１の大型化を一層抑制することができる。
【００６１】
このように、本実施形態では、複数の記録素子列４０４１＿Ｓ、４０４１＿Ｌに対して一部の記録素子列４０４１＿Ｓの側にメモリモジュール２０６を設けている構成である。したがって、本実施形態は、特にメモリモジュール２０６の数が基板Ｉ１全体における吐出モジュール２０４の数よりも比較的少ない（例えば半分以下）場合に、より基板Ｉのスペースを効率的に利用できるため効果が高い。
【００６２】
なお、全ての吐出モジュール２０４の側や吐出量の多い側の吐出モジュール２０４にメモリモジュール２０６を配置することも可能である。また、記録素子列４０４１と共通ロジックバス配線４０２との間に少なくとも一つのメモリモジュール２０６が配されていればよく、一部のメモリモジュール２０６をこの領域外に配置することも可能である。
【００６３】
なお、本実施形態はメモリ素子としてアンチヒューズ素子を用いている。アンチヒューズ素子を用いると、Ｐｏｌｙヒューズメモリと比較してメモリモジュールのサイズを小さくすることができる。また、アンチヒューズ素子を構成するゲート酸化膜として、基板の半導体製造プロセスで形成されたゲート酸化膜を用いることができ、新たな工程を追加せずにメモリ素子を搭載できる。なお、メモリ素子はアンチヒューズ素子に限定されるものではない。
【００６４】
また、本実施形態では、メモリモジュール２０６は抵抗素子Ｒｐを含んで構成されているが、この抵抗素子Ｒｐは上述したようにアンチヒューズ素子ＡＦの誤書き込み防止を目的として設けている。したがって、使用条件や別の手段で誤書き込み防止手段がある場合は抵抗素子Ｒｐを設けなくてもよい。また、本実施形態では、記録素子Ｒｈは電気熱変換素子としたが、これに限定されず、例えばピエゾ素子であっても良い。
【００６５】
（第２の実施形態）
図６（ａ）は、第２の実施形態における基板Ｉ２の部分拡大図であり、図５に対応する図である。上述の実施形態と同様の構成については説明を省略する。
【００６６】
本実施形態では、第１の実施形態よりもメモリモジュール２０６の数が少なく、例えば、供給口４０８の左側に配された吐出モジュール２０４とメモリモジュール２０６との数量比は２：１としている。この場合、２つの吐出モジュール２０４と１つのメモリモジュール２０６とを１セットのモジュールＭ１とし、基板Ｉ２のＹ方向においてこれを繰り返し配置している。また、２つの記録素子Ｒｈ＿ＳのＹ方向における長さ分の領域に、１セットのモジュールＭ１を配置している。
【００６７】
このように繰り返しで吐出モジュール２０４とメモリモジュール２０６を配置すると、効率的にモジュールを配置しつつロジックバス配線４０２を吐出モジュール２０４とメモリモジュール２０６とで共通化できるため好ましい。
【００６８】
（第３の実施形態）
図６（ｂ）は、第３の実施形態における基板Ｉ３の部分拡大図であり、図５に対応する図である。上述の実施形態と同様の構成については説明を省略する。
【００６９】
本実施形態では、第１の実施形態よりもメモリモジュール２０６の数が多く、例えば、供給口４０８の左側に配された吐出モジュール２０４とメモリモジュール２０６との数量比は２：３としている。この場合、２つの吐出モジュール２０４と３つのメモリモジュール２０６とを１セットのモジュールＭ２とし、基板Ｉ３のＹ方向においてこれを繰り返し配置している。また、２つの記録素子Ｒｈ＿ＳのＹ方向における長さ分の領域に、１セットのモジュールＭ２を配置している。
【００７０】
このように繰り返しで吐出モジュール２０４とメモリモジュール２０６を配置すると、効率的にモジュールを配置しつつロジックバス配線４０２を吐出モジュール２０４とメモリモジュール２０６とで共通化できるため好ましい。
【００７１】
なお、上述の実施形態及び本実施形態では、図５及び図６に示すように、メモリモジュール２０６を効率的に配置するために、メモリモジュール２０６の数に応じて駆動素子ＭＤ１と駆動素子ＭＤ２との縦横サイズを適宜設定することが好ましい。
【００７２】
（第４の実施形態）
図６（ｃ）は第４の実施形態における基板Ｉ３の部分拡大図であり、図５に対応する図である。上述の実施形態と同様の構成については説明を省略する。
【００７３】
本実施形態では、供給口４０８の左側に配された吐出モジュール２０４とメモリモジュール２０６とが同数である場合を示している。具体的には、１つの記録素子Ｒｈ＿ＳのＹ方向における長さ分の領域に、１つの吐出モジュール２０４と１つのメモリモジュール２０６とをＸ方向に並べて配置している。そして、この１つの吐出モジュール２０４と１つのメモリモジュール２０６とを１セットとし、基板Ｉ４のＹ方向においてこれを繰り返し配置している。
【００７４】
このように、記録素子列４０４１と共通ロジックバス配線４０２との間に、吐出モジュール２０４とメモリモジュール２０６とを混在させて配置することも可能である。
【符号の説明】
【００７５】
２０１  制御データ供給回路（信号供給回路）
２０４  吐出モジュール（記録モジュール）
２０６  メモリモジュール
４０２  共通ロジックバス配線（共通配線）
ＡＦ  アンチヒューズ素子（メモリ素子）
ＡＮＤ１  記録素子選択用の論理回路（第１の論理回路）
ＡＮＤ２  メモリ素子選択用の論理回路（第２の論理回路）
Ｉ１  記録素子基板
Ｒｈ  記録素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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