(57)【要約】【課題】本発明の目的は、トレンチ構造を用い、かつ、トレンチ下部のゲート絶縁膜にかかる電界を抑えることで、高性能かつ高信頼性の縦型ＭＯＳＦＥＴ構造を提供することにある。【解決手段】本発明では、第１導電型の半導体基板と、半導体基板の裏面側に形成されているドレイン電極と、半導体基板上に形成されている第１導電型のドリフト層と、第１導電型のソース領域と、ドリフト層と電気的に接続している第１導電型の電流拡散層と、ソース領域と電流拡散層とに接している第２導電型のボディ層と、ソース領域とボディ層と電流拡散層とに延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を有する半導体装置とすることで、高性能かつ高信頼とすることができる。【選択図】図２
2018117143.tif 000002
【特許請求の範囲】
【請求項１】
第1不純物濃度を有する第1導電型の半導体基板と、
前記半導体基板の裏面側に形成されている裏面電極と、
前記半導体基板上に形成されている前記第1不純物濃度よりも低い第2不純物濃度の前記第1導電型の第1領域と、
第3不純物濃度を有する前記第1導電型の第2領域と、
前記第1領域と電気的に接続している前記第2不純物濃度よりも高く、および前記第3不純物濃度よりも低い第4不純物濃度の前記第1導電型の第3領域と、
前記第2領域と前記第3領域とに接している、前記第1導電型とは反対の第2導電型の第4領域と、
一端側の側面が前記第2領域と接し、反対側の他端側の側面が前記第3領域と接し、並びに前記第2領域と前記第3領域との間に在る中間部の側面、および底面が前記第4領域と接して、前記第2領域と前記第3領域との間を結び前記半導体基板の主面と平行に延在しているトレンチと、
前記トレンチの内壁に形成されている絶縁膜と、
を有する第1のトランジスタと、
前記半導体基板、および前記第1領域上に、前記第1のトランジスタと前記第3領域を共有して、前記第3領域を中心にして前記第1のトランジスタと対称位置に配置された第2のトランジスタとを備え、
前記第2のトランジスタは、前記第1のトランジスタと対称の配置でそれぞれ前記第2領域、前記第3領域、前記第4領域、前記トレンチ、および前記絶縁膜を有し、
前記第1のトランジスタ、および前記第2のトランジスタの前記絶縁膜、および共通の前記第3領域上には共通のゲート電極が形成されていることを特徴とする半導体装置。
【請求項２】
請求項1に記載の半導体装置において、
前記トレンチに接している前記第3領域の部分と前記半導体基板の間には、前記第4領域が存在することを特徴とする半導体装置。
【請求項３】
請求項1に記載の半導体装置において、
前記トレンチに接している前記第2領域の部分と前記半導体基板の間には、前記第4領域が存在することを特徴とする半導体装置。
【請求項４】
請求項1に記載の半導体装置において、
前記第3領域の下には、前記第1領域の一部であって、前記第1のトランジスタの前記第4領域と前記第2のトランジスタの前記第4領域との間に挟まれた第5領域が存在することを特徴とする半導体装置。
【請求項５】
請求項1に記載の半導体装置において、
前記半導体基板は炭化珪素を材質としていることを特徴とする半導体装置。
【請求項６】
請求項1に記載の半導体装置をスイッチング素子として有する電力変換装置。
【請求項７】
請求項6に記載の電力変換装置で直流電力を交流電力に変換し、3相モータを駆動する3相モータシステム。
【請求項８】
請求項7に記載の3相モータシステムで車輪を駆動する自動車。
【請求項９】
請求項7に記載の3相モータシステムで車輪を駆動する鉄道車両。
【請求項１０】
第1導電型の半導体基板と、
前記半導体基板の裏面側に形成されているドレイン電極と、
前記半導体基板上に形成されている第1不純物濃度を有する前記第1導電型のドリフト層と、
第2不純物濃度を有する前記第1導電型のソース領域と、
前記ドリフト層と電気的に接続している前記第1不純物濃度よりも高く、および前記第2不純物濃度よりも低い第3不純物濃度の前記第1導電型の電流拡散層と、
前記ソース領域と前記電流拡散層とに接している、前記第1導電型とは反対の第2導電型のボディ層と、
一端側の側面が前記ソース領域と接し、反対側の他端側の側面が前記電流拡散層と接し、並びに前記ソース領域と前記電流拡散層との間に在る中間部の側面、および底面が前記ボディ層と接して、前記ソース領域と前記電流拡散層との間を結び前記半導体基板の主面と平行に延在しているトレンチと、
前記トレンチの内壁に形成されているゲート絶縁膜と、
を有する第1のトランジスタと、
前記半導体基板、および前記ドリフト層上に、前記第1のトランジスタと前記電流拡散層を共有して、前記電流拡散層を中心にして前記第1のトランジスタと対称位置に配置された第2のトランジスタとを備え、
前記第2のトランジスタは、前記第1のトランジスタと対称の配置でそれぞれ前記ソース領域、前記電流拡散層、前記ボディ層、前記トレンチ、および前記ゲート絶縁膜を有し、
前記第1のトランジスタ、および前記第2のトランジスタの前記ゲート絶縁膜、および共通の前記電流拡散層上には共通のゲート電極が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項10に記載の半導体装置において、
前記トレンチに接している前記電流拡散層の部分と前記半導体基板の間には、前記ボディ層が存在することを特徴とする半導体装置。
【請求項１２】
請求項10に記載の半導体装置において、
前記トレンチに接している前記ソース領域の部分と前記半導体基板の間には、前記ボディ層が存在することを特徴とする半導体装置。
【請求項１３】
請求項10に記載の半導体装置において、
前記電流拡散層の下には、前記ドリフト層の一部であって、前記第1のトランジスタの前記ボディ層と前記第2のトランジスタの前記ボディ層との間に挟まれたＪＦＥＴ領域が存在することを特徴とする半導体装置。
【請求項１４】
請求項10に記載の半導体装置において、
前記半導体基板は炭化珪素を材質としていることを特徴とする半導体装置。
【請求項１５】
第1不純物濃度を有する第1導電型のエピタキシャル層が形成されている前記第1導電型の炭化珪素半導体基板を準備し、
前記エピタキシャル層内に、マスクにより所定幅の間隔を明けて、第1のトランジスタの第1導電型とは反対の第2導電型の第1領域と、第2のトランジスタの第1領域とをそれぞれ第2導電型不純物をイオン注入して形成し、
前記第1、および第2のトランジスタの各第1領域内に第2不純物濃度を有する前記第1導電型の第2領域をそれぞれ第1導電型不純物をイオン注入して形成し、
前記エピタキシャル層内で、前記第1、および第2のトランジスタの各第1領域の一部、およびそれらの間のエピタキシャル層を含む領域に、前記第1、および第2のトランジスタの各第2領域と間隔を空けて、前記第1不純物濃度よりも高く、および前記第2不純物濃度よりも低い第3不純物濃度の前記第1導電型の第3領域を第1導電型不純物をイオン注入して形成し、
前記第1、および第2のトランジスタの各第1領域上において、前記第1、および第2のトランジスタの各第2領域と前記第3領域との間を結び前記炭化珪素半導体基板の主面と平行に延在するトレンチをそれぞれ形成し、
前記第1、および第2のトランジスタの各トレンチの内壁に絶縁膜を形成し、
前記第1、および第2のトランジスタの各トレンチ上の絶縁膜、および前記第3領域上に共通のゲート電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両に関し、特に信頼性向上に関する。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
それに対して、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
ＤＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、チャネル寄生抵抗である。低耐圧の６００Ｖ耐圧のＤＭＯＳでは、チャネル寄生抵抗が寄生抵抗の主因であり、高耐圧の３３００Ｖ耐圧のＤＭＯＳにおいても、ドリフト抵抗の次に高い。したがって、このチャネル寄生抵抗の低減がＳｉＣパワーＭＩＳＦＥＴには必要となる。
【０００６】
チャネル寄生抵抗が高い要因はＤＭＯＳのチャネル面となるＳｉ（０００１）面のチャネル移動度の低さにある。この問題を解決するために、たとえば、特許文献１に記載されているように、ＤＭＯＳのｐ型のボディ層の一部、及び、ボディ層の外部に溝を掘るようにトレンチを形成し、実効的なチャネル幅を広くする方法が開示されている。また、チャネル寄生抵抗を低減するために、高チャネル移動度が得られる（１１−２０）面や（１−１００）面の利用が検討されている。（１１−２０）面や（１−１００）面などの高チャネル移動度の面を利用するためには、（０００１）面の基板にトレンチ型構造のＭＯＳＦＥＴ構造を形成する必要がある。しかし、トレンチ型構造のＭＯＳＦＥＴ構造は、ゲート絶縁膜及びゲートの一部が耐圧を支えるｐ型のボディ層下部だけではなく、ドリフト層直上に形成されるため、ゲート絶縁膜に絶縁耐圧を越える電界が印加され、絶縁破壊に至る。そこで、トレンチ構造を有しながら、ゲート絶縁膜にかかる電界を緩和する試みがなされている。特許文献２には、ｐ型のボディ層の一部をトレンチ下部に形成されたゲート絶縁膜より低い位置に形成することにより、ゲート絶縁膜にかかる電界を緩和する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１０／１１０２４６号
【特許文献２】特開２００９−２６０２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１、特許文献２の何れもトレンチ構造の一部がｐ型のボディ層の外部に露出する構造であるため、ゲート絶縁膜にかかる電界が通常のＤＭＯＳと比較して高い。したがって、初期耐圧が所望の耐圧以上であったとしても、ゲート絶縁膜の信頼性が経時的に低下してしまう。そこで本願発明者等は、高チャネル移動度が期待できるトレンチ型でありながら、ゲート絶縁膜にかかる電界を抑えることで、高い信頼性も期待できる構造について検討した。
【０００９】
本発明の目的は、トレンチ構造を用い、かつ、トレンチ下部のゲート絶縁膜にかかる電界を抑えることで、高性能かつ高信頼性の炭化珪素半導体装置を提供することにある。ひいては、電力変換装置、３相モータシステム、自動車、および鉄道車両の高性能化を実現する技術を提供する。
【課題を解決するための手段】
【００１０】
本発明では、第１導電型の半導体基板と、半導体基板の裏面側に形成されているドレイン電極と、半導体基板上に形成されている第１導電型のドリフト層と、第１導電型のソース領域と、ドリフト層と電気的に接続している第１導電型の電流拡散層と、ソース領域と電流拡散層とに接している第２導電型のボディ層と、ソース領域とボディ層と電流拡散層とに延在し、ボディ層よりも浅く、底面がボディ層に接しているトレンチと、トレンチの内壁に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を有する半導体装置とすることで、上述の課題を解決する。
【発明の効果】
【００１１】
本発明によれば、高性能かつ高信頼性の炭化珪素半導体装置を提供することができる。ひいては、電力変換装置、３相モータシステム、自動車、および鉄道車両の高性能化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例の半導体チップの要部上面図である。
【図２】本発明の実施例のＳｉＣパワーＭＩＳＦＥＴ構造の要部鳥瞰図である。
【図３】本発明の実施例の半導体装置の製造方法を説明するための工程図である。
【図４】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図５】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図６】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図７】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図８】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図９（ａ）】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部上面図である。
【図９（ｂ）】図９（ａ）の線分ＡＡ’での要部断面図である。
【図９（ｃ）】図９（ａ）の線分ＢＢ’での要部断面図である。
【図１０】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１１】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１２】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１３】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１４】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１５】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１６】本発明の実施例の半導体チップの多結晶シリコンのゲート電極、ソースコンタクト部、およびゲートコンタクト部の位置関係を示す要部上面図である。
【図１７】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１８】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図１９】本発明の実施例のＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図２０】本発明の実施例の半導体チップの多結晶シリコンのゲート電極、ソースコンタクト部、およびゲートコンタクト部の位置関係を示す要部上面図である。
【図２１】本発明の実施例の電力変換装置（インバータ）の回路図である。
【図２２】本発明の実施例の電力変換装置（インバータ）の回路図である。
【図２３】本発明の実施例の電気自動車の構成図である。
【図２４】本発明の実施例の昇圧コンバータの回路図である。
【図２５】本発明の実施例の鉄道車両の構成図である。
【図２６】本発明の実施例のＳｉＣパワーＭＩＳＦＥＴ構造の要部鳥瞰図である。
【図２７】本発明の実施例の半導体チップの多結晶シリコンのゲート電極、ソースコンタクト部、およびゲートコンタクト部の位置関係を示す要部上面図である。
【図２８】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図２９】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３０】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３１】本発明の実施例のＳｉＣパワーＭＩＳＦＥＴ構造の要部鳥瞰図である。
【図３２】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３３】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３４】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３５】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【図３６】本発明の実施例の半導体装置の製造工程を説明するための半導体装置の製造過程の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１５】
本発明の半導体装置の実施例について図１および図２を用いて説明する。図１は、複数の縦型ＳｉＣパワーＭＩＳＦＥＴ構造６を有する本実施例の半導体チップ１の要部上面図である。図２は、ＳｉＣパワーＭＩＳＦＥＴ構造６の要部鳥瞰図である。
【００１６】
図１に示すように、本実施例の半導体装置である半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴ構造６が並列接続されたソース配線用電極２の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において上記アクティブ領域を囲む周辺形成領域とを有する。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（ＦＬＲ：Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｌｉｍｉｔｅｄ  Ｒｉｎｇ）３と、平面視において上記複数のｐ型のＦＬＲ３を囲むように形成されたｎ型のガードリング４が形成されている。
【００１７】
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、およびチャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００１８】
複数のｐ型のＦＬＲ３をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のＦＬＲ３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、半導体チップ１を高耐圧とすることが可能となる。図１では、３個のｐ型のＦＬＲ３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング４は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００１９】
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴ６は、平面視においてストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極８と電気的に接続している。
【００２０】
また、複数のＳｉＣパワーＭＩＳＦＥＴ６はソース配線用電極２に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴ６のソースおよびボディ層の電位固定層はソース配線用電極２に接続されている。ソース配線用電極２は絶縁膜の開口部７を通じて外部配線と接続されている。ゲート配線用電極８はソース配線用電極２と互いに離間して形成されており、それぞれのＳｉＣパワーＭＩＳＦＥＴ６のゲート電極と接続されている。ゲート配線用電極８は、開口部５を通じて外部配線と接続されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極（図示せず）と電気的に接続している。
【００２１】
次に、本実施例のＳｉＣパワーＭＩＳＦＥＴ６の構造を、図２を用いて説明する。
【００２２】
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１０１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１０１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０２が形成されており、ｎ＋型のＳｉＣ基板１０１と、ドリフト層となる部分を含むｎ−型のエピタキシャル層１０２と、からＳｉＣエピタキシャル基板１０４が構成されている。ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜５０μｍ程度である。
【００２３】
ｎ−型のエピタキシャル層１０２の表面から所定の深さ（第１深さ）を有して、ｎ−型のエピタキシャル層１０２内にはｐ型のボディ層（ウェル領域）１０５が形成されている。図２中の図示は省略するが、ｐ型のボディ層１０５に接してｐ＋＋型のボディ層電位固定領域１０６が形成されている。さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さ（第３深さ）を有して、ｐ型のボディ層１０５内にはｐ型のボディ層１０５に接して、窒素を不純物とするｎ＋＋型のソース領域１０７が形成されている。ｐ型のボディ層１０５とｐ型のボディ層１０５の間のエピタキシャル層１０２には両側のｐ型のボディ層１０５に接して、ｎ−型のエピタキシャル層１０２の表面から所定の深さ（第４深さ）を有して、ｎ型の電流拡散層１０８が形成されている。電流拡散層１０８は、ドリフト層上に形成されており、ドリフト層と電気的に接続している。第４深さは第１深さより浅いので、電流拡散層１０８とＳｉＣ基板１０１の間には、ｐ型のボディ層１０５が存在する。第３深さは第１深さより浅いので、ソース領域１０７とＳｉＣ基板１０１の間には、ｐ型のボディ層１０５が存在する。
【００２４】
ｐ型のボディ層１０５には、ｎ−型のエピタキシャル層１０２の表面から所定の深さ（第５深さ）のトレンチ１０９が形成されている。ここで、トレンチ１０９は、ｎ＋型のソース領域１０７とｎ型の電流拡散層１０８にかかるように延在している。トレンチ１０９のｎ−型のエピタキシャル層１０２の表面からの深さ（第５深さ）は、ｐ型のボディ層１０５の深さ（第１深さ）よりも浅い。トレンチ１０９の深さ（第５深さ）は、ｐ型のボディ層１０５の深さ（第１深さ）よりも浅いので、トレンチ１０９の底面は、ｐ型のボディ層１０５に接している。また、本実施例では、トレンチ１０９は、電流拡散層１０８とＳｉＣ基板１０１の間にｐ型のボディ層１０５が存在する領域の上方の範囲で、電流拡散層１０８に延在している。さらに、トレンチ１０９は、ソース領域１０７とＳｉＣ基板１０１の間にｐ型のボディ層１０５が存在する領域の上方の範囲で、ソース領域１０７に延在している。したがって、トレンチ１０９の底面は、ｐ型のボディ層１０５に囲まれている。トレンチ１０９の表面とｐ型のボディ層１０５の表面とｐ型のボディ層１０５に挟まれたエピタキシャル層１０２の表面には、ゲート絶縁膜１１０が形成されている。ｐ型のボディ層１０５の上方のゲート絶縁膜１１０上には、ゲート電極１１１が形成されている。
【００２５】
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さ（第３深さ）は、第１深さよりも浅く、例えば０．１〜０．６μｍ程度である。一方、ｎ＋型の電流拡散層領域１０８のエピタキシャル層１０２の表面からの深さ（第４深さ）は、第１深さよりも浅く、例えば０．１〜０．７μｍ程度である。トレンチ１０９のエピタキシャル層１０２の表面からの深さ（第５深さ）は、第１深さよりも浅く、例えば０．１〜１．５μｍ程度である。なお、本実施例では、トレンチ１０９のエピタキシャル層１０２の表面からの深さ（第５深さ）は、第３深さおよび第４深さよりも深いが、第５深さを第３深さおよび第４深さよりも浅い構成にすることもできる。第５深さが第３深さおよび第４深さよりも深い構成、第５深さが第３深さおよび第４深さよりも浅い構成のいずれにおいても、トレンチ１０９の底面はｐ型のボディ層１０５に囲まれる。第５深さを第３深さよりも浅い構成にした場合には、ソース領域１０７にあるトレンチ１０９の底面とｐ型のボディ層１０５の間には、ソース領域１０７が存在する。第５深さを第４深さよりも浅い構成にした場合には、電流拡散層領域１０８にあるトレンチ１０９の底面とｐ型のボディ層１０５の間には、電流拡散層領域１０８が存在する。トレンチ１０９のチャネル長に並行な方向の長さは、例えば１〜３μｍ程度である。トレンチ１０９のチャネル幅に並行な方向の長さ（すなわちトレンチの幅）は、例えば０．１〜２μｍ程度である。チャネル幅に並行な方向のトレンチ１０９とトレンチ１０９の間の距離（トレンチ間隔）は、例えば０．１〜２μｍ程度である。図示は省略するがｐ＋＋型のボディ層電位固定領域１０６のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．１〜０．３μｍ程度である。
【００２６】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えばｎ型の場合、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００２７】
ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のエピタキシャル層１０２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３、ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋＋型のソース領域１０７の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｎ型の電流拡散領域１０８の不純物濃度の好ましい範囲は、例えば５×１０１６〜５×１０１８ｃｍ−３である。ｐ＋＋型のボディ層電位固定領域１０６の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００２８】
本実施例のＳｉＣパワーＭＩＳＦＥＴ６のチャネル領域は、トレンチ１０９の表面およびトレンチ１０９にはさまれたｐ型のボディ層１０５の表面である。また、ＪＦＥＴ領域はｐ型のボディ層１０５とｐ型のボディ層１０５の間の領域である。チャネル領域上にはゲート絶縁膜１１０が形成され、ゲート絶縁膜１１０上にはゲート電極１１１が形成されている。但し、ゲート電極１１１は、ＪＦＥＴ領域上の内の下方にｐ型のボディ層１０５が設けられていない部分には形成されていない。
【００２９】
次に、本実施例のＳｉＣパワーＭＩＳＦＥＴ６の特徴を、図２を用いて説明する。図２に示すように、本実施例の半導体装置は、トレンチ１０９側面がチャネル領域となるため、ＳｉＣエピタキシャル基板１０４表面のチャネル領域と比較して高いチャネル移動度が期待できる。また、トレンチ１０９を形成することによって、トレンチを形成しない通常のＤＭＯＳと比較してチャネル幅が大きくなり、高い電流密度が期待できる。さらに、本実施例によれば、トレンチ１０９側面が炭化珪素半導体装置のチャネル領域となるため、４°オフＳｉ（０００１）面基板をＳｉＣ基板１０１として用いた場合、（１１−２０）面や（１−１００）面をチャネル面として利用することができる。したがって、単にＳｉＣ基板１０１の（０００１）面の表面をチャネル領域として利用する場合と比べて高いチャネル移動度が期待できる。
【００３０】
また、本実施例の半導体装置は、トレンチ１０９はｐ型のボディ層１０５よりも浅いのでトレンチ１０９の底面にはｐ型のボディ層１０５があり、通常のトレンチ型構造のＭＯＳＦＥＴ構造と比較して、耐圧保持時にトレンチ表面に形成されたゲート絶縁膜にかかる電界を大幅に緩和することができる。さらに本実施例では、上述のようにトレンチ１０９の底面がｐ型のボディ層１０５に囲まれているので、さらにゲート絶縁膜にかかる電界を緩和することができる。以上より、高チャネル移動度と広いチャネル幅による、通常のトレンチ型構造のＳｉＣパワーＭＯＳＦＥＴ並みの高い電流密度と、高い絶縁膜信頼性による高信頼と、を両立したＳｉＣパワーＭＯＳＦＥＴを提供することが可能である。さらに、本実施例のゲート電極１１１の端部は、ｐ型のボディ層１０５の上方の範囲内に形成される。すなわち、ゲート電極１１１の端部とＳｉＣ基板１０１の間には、ｐ型のボディ層１０５が存在する。したがって、下方にｐ型のボディ層１０５が存在しないＪＦＥＴ領域上にゲート電極１１１は形成されず、耐圧保持時にかかるＪＦＥＴ領域上の酸化膜電界を通常のＤＭＯＳ構造と比較して大幅に緩和することが可能である。
【００３１】
本実施例の半導体装置の製造方法について図３〜図１８を用いて工程順に説明する。図３は、本実施例の半導体装置の製造方法（工程Ｐ１〜Ｐ６）を説明する工程図である。図４〜図１５、図１７、および図１８は、本実施例の半導体装置のＳｉＣパワーＭＩＳＦＥＴ６形成領域（素子形成領域）の一部を拡大して示す要部断面図である。図１６は、ＳｉＣパワーＭＩＳＦＥＴ６が搭載された半導体チップの要部上面図である。
【００３２】
＜工程Ｐ１＞ 
まず、図４に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１を用意する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０１の表面はＳｉ面またはＣ面のどちらでもよい。
【００３３】
次に、ｎ＋型のＳｉＣ基板１０１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０２を形成する。ｎ−型のエピタキシャル層１０２には、ｎ＋型のＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０２の不純物濃度は、ＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜５０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０１およびｎ−型のエピタキシャル層１０２からなるＳｉＣエピタキシャル基板１０４が形成される。
【００３４】
＜工程Ｐ２＞
次に、ｎ＋型のＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第６深さ）に至るまで、ｎ＋型のＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００３５】
次に、図５に示すように、ｎ−型のエピタキシャル層１０２の表面上に、マスクＭ１を形成する。マスクＭ１の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスクＭ１の幅は、例えば１．０〜５．０μｍ程度である。マスク材料としては無機材料のＳｉＯ２膜、Ｓｉ膜、ＳｉＮ膜や有機材料のレジスト膜、ポリイミド膜を用いることができる。
【００３６】
次に、マスクＭ１越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物として、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０２の素子形成領域にｐ型のボディ層１０５を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のＦＬＲ３を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造であってもよい。
【００３７】
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００３８】
次に、図６に示すように、マスクＭ１を除去した後、マスクＭ２を例えば、レジスト膜で形成する。マスクＭ２の厚さは、例えば０．５〜３μｍ程度である。後の工程においてｐ型のボディ層１０５の電位を固定するｐ＋＋型のボディ層の電位固定領域１０６が形成される領域のみに開口部分が設けられている。
【００３９】
次に、マスクＭ２越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物として、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ＋＋型のボディ層の電位固定領域１０６を形成する。ｐ＋＋型のボディ層電位固定領域１０６のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．１〜０．３μｍ程度である。ｐ＋＋型のボディ層電位固定領域１０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００４０】
次に、図７に示すように、マスクＭ２を除去した後、マスクＭ３を例えば、レジスト膜で形成する。マスクＭ３の厚さは、例えば０．５〜３μｍ程度である。後の工程においてｎ＋＋型のソース領域１０７が形成される領域に開口部分が設けられている。また、図示は省略するが、ＦＬＲ３の外周にガードリング４が形成される領域にも開口部が設けられている。
【００４１】
次に、マスクＭ３越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域１０７を形成する。またこの際、図示は省略するが、周辺形成領域にｎ＋＋型のガードリング４を形成する。ｎ＋＋型のソース領域１０７およびｎ＋＋型のガードリング４のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．１〜０．６μｍ程度である。また、ｎ＋＋型のソース領域１０７およびｎ＋＋型のガードリング４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００４２】
次に、図８に示すように、マスクＭ３を除去した後、マスクＭ４を例えば、レジスト膜で形成する。マスクＭ４の厚さは、例えば０．５〜３μｍ程度である。後の工程においてｎ＋型の電流拡散領域１０８が形成される領域に開口部分が設けられている。
【００４３】
次に、マスクＭ４越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の電流拡散領域１０８を形成する。ｎ＋型の電流拡散領域１０８のエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．１〜０．７μｍ程度である。また、ｎ＋型の電流拡散領域１０８の不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
【００４４】
＜工程Ｐ３＞
次に、マスクＭ４を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００４５】
＜工程Ｐ４＞
次に、図９（ａ）〜（ｃ）に示すように、マスクＭ５を例えば、レジスト膜で形成する。図９（ａ）は、半導体チップ１の本製造工程での要部上面図である。図９（ｂ）は、図９（ａ）の線分ＡＡ’での要部断面図である。図９（ｃ）は、図９（ａ）の線分ＢＢ’での要部断面図である。マスクＭ５の厚さは、例えば０．５〜３μｍ程度である。後の工程においてトレンチ１０９が形成される領域に開口部分が設けられている。
【００４６】
次に、ドライエッチングプロセスを用いてｐ型のボディ層１０５にトレンチ１０９を形成する。トレンチ１０９の深さＺ（第５深さ）は、例えば０．１〜１．５μｍ程度である。トレンチ１０９のチャネル長方向に並行な方向の長さＸは、例えば１〜３μｍ程度である。トレンチ１０９のチャネル長方向に直交する方向の長さである幅Ｙ１は、例えば０．１〜２μｍ程度である。チャネル長方向に直交する方向のトレンチ１０９間の間隔Ｙ２（トレンチ間隔）は、例えば０．１〜２μｍ程度である。
【００４７】
＜工程Ｐ５＞
次に、図１０に示すように、マスクＭ５を除去した後、トレンチ１０９の内壁を含む第１主面側の表面にゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる。ゲート絶縁膜１１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【００４８】
次に、図１１に示すように、ゲート絶縁膜１１０上に、ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【００４９】
次に、図１２に示すように、マスクＭ６（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜１１１Ａをドライエッチング法により加工して、ゲート電極１１１を形成する。この際に、ｐ型のボディ層１０５に挟まれたＪＦＥＴ領域上の多結晶珪素（Ｓｉ）膜１１１Ａは除去する。これにより、ゲート電極１１１の端部は、ｐ型のボディ層１０５の上方に形成される。
【００５０】
次に、図示は省略するが、マスクＭ６を除去した後、ゲート電極１１１をライト酸化する。ライト酸化の条件としては、例えば、ドライ酸化９００℃、３０分程度である。
【００５１】
＜工程Ｐ６＞
次に、図１３に示すように、第１主面側の表面上にゲート電極１１１およびゲート絶縁膜１１０を覆うように、例えばプラズマＣＶＤ法により、層間絶縁膜１１２を形成する。
【００５２】
次に、図１４に示すように、マスクＭ７（ホトレジスト膜）を用いて、層間絶縁膜１１２およびゲート絶縁膜１１０をドライエッチング法により加工して、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６に達する開口部ＣＮＴ＿Ｓを形成する。
【００５３】
次に、図１５に示すように、マスクＭ７を除去した後、開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に金属シリサイド層１１３を形成する。
【００５４】
図示は省略するが、まず、第１主面側の表面上に層間絶縁膜１１２および開口部ＣＮＴ＿Ｓの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜として、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴ＿Ｓの底面において、第１金属膜と、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面と、を反応させて、金属シリサイド層１１３として、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴ＿Ｓの底面に露出しているｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００５５】
次に、素子形成領域の終端にゲートコンタクト用の開口部ＣＮＴ＿Ｇ１１７を形成する。図１６は、本実施例による複数のＳｉＣパワーＭＩＳＦＥＴが搭載された半導体チップの多結晶シリコンのゲート電極１１１、ソースコンタクト部である金属シリサイド膜１１３、およびゲートコンタクト部に対応する開口部ＣＮＴ＿Ｇ１１７の位置関係を示す要部上面図である。開口部ＣＮＴ＿Ｇ１１７の形成箇所は、ストリング状に形成した素子のストリング端に位置する部分である。図示は省略するが、マスク（ホトレジスト膜）を用いて、層間絶縁膜１１２を加工して、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇ１１７を形成する。
【００５６】
次に、図１７に示すように、ｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６のそれぞれの表面に形成された金属シリサイド膜１１３に達する開口部ＣＮＴ＿Ｓの内部と、ゲート電極１１１に達する開口部ＣＮＴ＿Ｇ１１７（図示は省略）の内部と、を含む第１主面側の表面上に、第３金属膜１１４として、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜１１４を加工することにより、開口部ＣＮＴ＿Ｓ内の金属シリサイド層１１３を介してｎ＋＋型のソース領域１０７の一部およびｐ＋＋型のボディ層電位固定領域１０６と電気的に接続するソース配線用電極２と、ゲート電極１１１と開口部ＣＮＴ＿Ｇ１１７を通して電気的に接続するゲート配線用電極８と、を形成する。
【００５７】
次に、図示は省略するが、ＳｉＯ２膜もしくはポリイミド膜をパッシベーション膜としてゲート配線用電極８およびソース配線用電極２を覆うように堆積させる。
【００５８】
次に、図示は省略するが、パッシベーション膜を加工してパッシベーションを形成する。その際に、ソース電極開口部７とゲート電極開口部５を形成する。
【００５９】
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
【００６０】
次に、図１８に示すように、レーザーシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１１５を形成する。続いて、金属シリサイド層１１５を覆うように、ドレイン配線用電極１１６を形成する。ドレイン配線用電極１１６として、Ｔｉ膜とＮｉ膜と金（Ａｕ）膜の積層膜を合計で０．５〜１μｍ堆積させて形成する。
【００６１】
その後、ソース配線用電極２、ゲート配線用電極８、およびドレイン配線用電極１１６に、それぞれ外部配線が電気的に接続される。以上のように、本実施例の半導体装置を製造することができる。
【実施例２】
【００６２】
本実施例と前述した実施例１との相違点は、レイアウトにある。実施例１では、開口部ＣＮＴ＿Ｇ１１７を素子形成領域の終端に形成するが、本実施例では、図１９の炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部を拡大して示す要部断面図に示すように、開口部ＣＮＴ＿Ｇ１１７が素子上に形成され、開口部ＣＮＴ＿Ｇ１１７内に形成されているゲート配線用電極が多結晶シリコンのゲート電極１１１に接続している。
【００６３】
このように、素子上に開口部ＣＮＴ＿Ｇ１１７内のゲート配線用電極を設けることにより、図２０に要部平面図で、ゲートコンタクト部である開口部ＣＮＴ＿Ｇ１１７内のゲート配線用電極、ソースコンタクト部である開口部ＣＮＴ＿Ｓ内の金属シリサイド層１１３、および多結晶シリコンのゲート電極１１１の位置関係を示したように、ゲート電極１１１をストリング状に形成し引き回すことなく、ゲート配線用電極１１７に接続することができる。なお、図２０に示すような正方形状のゲート電極１１１以外に、長方形、六角形、多角形、円なども選択できる。また、図２０に示すようなゲート電極１１１を格子状に並べる以外に千鳥状など互い違いに並べることもできる。本実施例の半導体装置の製造方法は、実施例１と同様であり、図３の工程表は実施例１と実施例２で共通である。
【００６４】
このように、本実施例によれば、ゲート電極１１１をストリング状に形成し引き回すことなく、シート抵抗が多結晶シリコンより低い金属で形成されている開口部ＣＮＴ＿Ｇ１１７内のゲート配線用電極に接続することができるため、ゲート抵抗が小さく、スイッチング動作時の遅延を抑えることができる。また、ゲート電極１１１をストリング状に形成するよりも、正方形状に形成した方が、チャネル幅をさらに広げることが可能である。したがって、実施例１と比較して、さらに電流密度を高くすることができる。したがって、実施例１よりも、さらに高い性能を得ることができる。
【実施例３】
【００６５】
本実施例では、前述の実施例１のＳｉＣパワーＭＩＳＦＥＴ、または前述の実施例２のＳｉＣパワーＭＩＳＦＥＴを備えた電力変換装置について説明する。図２１は、本実施例の電力変換装置（インバータ）の回路図である。
【００６６】
図２１に示すように、本実施例のインバータは、パワーモジュール３０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ３０４と、ダイオード３０５とを有する。各単相において、端子３０６〜３１０を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ素子３０４とダイオード３０５とが逆並列に接続されている（下アーム）。つまり、負荷３０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３０４と２つのダイオード３０５が設けられており、３相で６つのスイッチング素子３０４と６つのダイオード５が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３０４のゲート電極には、端子３１１、３１２を介して、制御回路３０３が接続されており、この制御回路３０３によってＳｉＣパワーＭＩＳＦＥＴ３０４が制御されている。従って、本実施例のインバータは、制御回路３０３でパワーモジュール３０２を構成するＳｉＣパワーＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
【００６７】
パワーモジュール３０２内での、ＳｉＣパワーＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣパワーＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す。
【００６８】
ＳｉＣパワーＭＩＳＦＥＴ３０４に、前述の実施例１または前述の実施例２の半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ３０４のオン抵抗が小さいので、冷却のためのヒートシンクなどの構造を小さくし、パワーモジュール３０２を小型化および軽量化することができ、ひいては電力変換装置を小型化および軽量化することができる。また、ＳｉＣパワーＭＩＳＦＥＴ３０４のゲート絶縁膜の信頼性が高いので、パワーモジュール３０２を長寿命化することができる。
【００６９】
また、本実施例の電力変換装置は、３相モータシステムとすることができる。前述の図２０に示した負荷３０１は３相モータであり、スイッチング素子に前述の実施例１または前述の実施例２において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの小型化や高性能化を実現することができる。
【実施例４】
【００７０】
本実施例では、前述の実施例１のＳｉＣパワーＭＩＳＦＥＴ、または前述の実施例２のＳｉＣパワーＭＩＳＦＥＴを備える電力変換装置を説明する。図２２は、本実施例の電力変換装置（インバータ）を示す回路図である。
【００７１】
図２２に示すように、本実施例のインバータは、パワーモジュール４０２内にスイッチング素子としてＳｉＣパワーＭＩＳＦＥＴ４０４を備えている。各単相において、端子４０５〜４０９を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ素子４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。従って、本実施例のインバータでは、制御回路４０３でパワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【００７２】
パワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４の機能について以下に説明する。ＳｉＣパワーＭＩＳＦＥＴの機能の１つとして、本実施例でも実施例３と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。本実施例ではさらに、ＳｉＣパワーＭＩＳＦＥＴ４０４は、実施例３のダイオード３０５の役割も担う。例えば、モータのように負荷４０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ４０４をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施例３では、ダイオード３０５がこの役割を担う。一方、本実施例では、同期整流駆動を用いるので、環流電流を流す役割をＳｉＣパワーＭＩＳＦＥＴ４０４が担う。本実施例の同期整流駆動では、還流時にＳｉＣパワーＭＩＳＦＥＴ４０４のゲートをＯＮにし、ＳｉＣパワーＭＩＳＦＥＴ４０４を逆導通させる。
【００７３】
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴが共にＯＦＦとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さく、例えば、実施例３のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【００７４】
このように、本実施例では、ＳｉＣパワーＭＩＳＦＥＴ４０４に、前述の実施例１または前述の実施例２の半導体装置を用いることにより、例えば、ＳｉＣパワーＭＩＳＦＥＴ４０４が高性能な分、還流時の損失を小さくでき、さらなる高性能化が可能になる。また、還流ダイオードをＳｉＣパワーＭＩＳＦＥＴ４０４とは別に設けないため、パワーモジュール４０２をさらに小型化することができる。
【００７５】
また、本実施例の電力変換装置は、３相モータシステムとすることができる。図２１に示した負荷４０１は３相モータであり、パワーモジュール４０２に、前述の実施例１または前述の実施例２の半導体装置を備えることにより、３相モータシステムの小型化や高性能化を実現することができる。
【実施例５】
【００７６】
実施例３または実施例４で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施例では、３相モータシステムを搭載した自動車を、図２３および図２４を用いて説明する。図２３は、本実施例の電気自動車の構成を示す概略図である。図２４は、本実施例の昇圧コンバータの回路図である。
【００７７】
図２３に示すように、本実施例の電気自動車は、駆動輪５０１ａおよび駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５と、を備える。さらに、本実施例の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０と、を備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
【００７８】
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前述の実施例３または前述の実施例４において説明したインバータを用いることができる。
【００７９】
昇圧コンバータ５０８は図２４に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ１１２が接続された構成からなる。インバータ５１３は、例えば、前述の実施例４で説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施例でも、実施例４と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。
【００８０】
図２３の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
【００８１】
このように、本実施例によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前述の実施例３および前述の実施例４の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前述の実施例３または前述の実施例４の３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化や電力変換装置の省スペース化を図ることができる。
【００８２】
なお、本実施例では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【実施例６】
【００８３】
実施例３および実施例４の３相モータシステムは、鉄道車両に用いることができる。本実施例では、３相モータシステムを用いた鉄道車両を図２５を用いて説明する。図２５は、本実施例の鉄道車両のコンバータおよびインバータを含む回路図である。
【００８４】
図２５に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。コンバータ６０７内の素子構成は実施例３のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、また実施例４のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。
【００８５】
本実施例では、実施例４のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図２５では、実施例４で説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
【００８６】
このように本実施例によればコンバータ６０７に、実施例３または実施例４の電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、実施例３または実施例４の３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化や、３相モータシステムを含む床下部品の小型化による低床化および軽量化を図ることができる。
【実施例７】
【００８７】
図２６に、本実施例のＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図を示す。本実施例と実施例１との相違点は、図２６に示すように、ＪＦＥＴ領域上にゲート電極７１１の一部を残す点にある。ＪＦＥＴ領域上にゲート電極７１１の一部を残すことにより、ゲート電極のＪＦＥＴ領域側端部とｐ型のボディ層の端部との配置のマージンを確保する必要がなく、セル長を短くすることができる。よって、よりオン抵抗の低減が可能である。
【００８８】
図２７に、本実施例のＳｉＣパワーＭＩＳＦＥＴのレイアウトを示す。本実施例では、レイアウトとして、実施例２のように、各素子のゲート電極７１１にゲート配線用電極を接続する必要がなく、図２７のようにゲート電極７１１を引き回すことで、各素子にゲート電位を供給することができる。本実施例でのゲートコンタクト用の開口部ＣＮＴ＿Ｇ７１７の形成箇所は、素子形成領域端部である。したがって、本実施例は実施例２と比較して、プロセスが容易であり、歩留りの向上とコストの低減が可能である。
【００８９】
本実施例による炭化珪素半導体装置の製造方法について図２８〜図３０を用いて工程順に説明する。図２８〜図３０は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ構造形成領域（素子形成領域）の一部を拡大して示す要部断面図である。
【００９０】
実施例１および実施例２と同様にして、図２８に示すように、ｎ＋型のＳｉＣ基板（基板）７０１の表面（第１主面）上にｎ−型のエピタキシャル層７０２を形成して、ｎ＋型のＳｉＣ基板７０１とｎ−型のエピタキシャル層７０２とからなるＳｉＣエピタキシャル基板７０４を形成する。ｎ＋型のＳｉＣ基板７０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層７０２の不純物濃度は、１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板７０１の裏面（第２主面）にｎ＋型のドレイン領域７０３を形成する。ｎ＋型のドレイン領域７０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００９１】
次に、マスク越しに、ｎ−型のエピタキシャル層７０２にｐ型不純物として、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、ｎ−型のエピタキシャル層７０２の素子形成領域にｐ型のボディ層７０５を形成する。なお、図示は省略するが、イオン注入の際に素子形成領域周辺にｐ型のＦＬＲを形成する。ｐ型のボディ層７０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００９２】
次に、マスク越しに、ｎ−型のエピタキシャル層７０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、ｐ型のボディ層７０５内にｐ＋＋型のボディ層の電位固定領域７０６を形成する。ｐ＋＋型のボディ層の電位固定領域７０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００９３】
次に、マスク越しに、ｎ−型のエピタキシャル層７０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域７０７を形成する（図示は省略）。ｎ＋＋型のソース領域７０７の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００９４】
次に、マスク越しに、ｎ−型のエピタキシャル層７０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の電流拡散領域７０８を形成する（図示は省略）。ｎ＋型の電流拡散領域７０８の不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
【００９５】
次に、イオン注入した各不純物の活性化を行う（図示は省略）。次に、トレンチマスクを形成し、ドライエッチングプロセスを用いてｐ型のボディ層７０５にトレンチ７０９を形成する（図示せず）。次に、トレンチ７０９の内壁を含む第１主面側の表面にゲート絶縁膜７１０を形成する。ゲート絶縁膜７１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる（図示せず）。ゲート絶縁膜７１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【００９６】
次に、図２８に示すように、ゲート絶縁膜７１０上に、ｎ型の多結晶珪素（Ｓｉ）膜７１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜７１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【００９７】
次に、図２９に示すように、マスクＭ６’（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜７１１Ａをドライエッチング法により加工して、ゲート電極７１１を形成する。この際に、ｐ型のボディ層７０５に挟まれたＪＦＥＴ領域上の多結晶珪素（Ｓｉ）膜７１１Ａは残す。
【００９８】
その後、層間絶縁膜７１２を形成し（図示せず）、ｎ＋＋型のソース領域７０７の一部およびｐ＋＋型のボディ層電位固定領域７０６に達する開口部を形成し（図示せず）、開口部表面に金属シリサイド層７１３を形成する（図示せず）。次に、ゲートコンタクト用の開口部７１７を形成し（図示せず）、ソース配線用電極７１４とゲート配線用電極（図示せず）を形成し、パッシベーション膜を（図示せず）形成する。次に、図３０に示すように、ｎ＋型のＳｉＣ基板７０１の裏面側に金属シリサイド７１５とドレイン用電極７１６を形成する。その後、ソース配線用電極、ゲート配線用電極、およびドレイン配線用電極にそれぞれ外部配線が電気的に接続される。
【００９９】
本実施例では、実施例１および実施例２と比較してセル長を短くできるので、同じ面積の半導体チップにより多くのセルを設けることで、さらなるオン抵抗の低減が可能である。また、本実施例では、ゲート電極７１１を配線のように引き回すことが可能であり、プロセスが容易であり、歩留りの向上とコストの低減が可能である。
【実施例８】
【０１００】
図３１に、本実施例のＳｉＣパワーＭＩＳＦＥＴの要部鳥瞰図を示す。本実施例と実施例７との相違点は、図３１に示すようにｐ型のボディ層８０５及びｎ＋型の電流拡散領域８０８上の一部及びＪＦＥＴ領域上に厚い絶縁膜８１７を形成する点にある。本実施例では、厚い絶縁膜８１７に覆われているのは、ｎ＋型の電流拡散領域８０８の内のオン抵抗に影響のない範囲なので、実施例７と同様にオン抵抗を低くできる。また、厚い絶縁膜８１７をゲート電極８１１とＪＦＥＴ領域の間に形成することにより、実施例７に比べて、さらに絶縁耐圧を高くできる。
【０１０１】
本実施例の炭化珪素半導体装置の製造方法を、図３２〜図３６を用いて工程順に説明する。図３２〜図３６は、炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ構造形成領域（素子形成領域）の一部を拡大して示す要部断面図である。
【０１０２】
実施例１および実施例２と同様にして、図３２に示すように、ｎ＋型のＳｉＣ基板（基板）８０１の表面（第１主面）上にｎ−型のエピタキシャル層８０２を形成して、ｎ＋型のＳｉＣ基板８０１とｎ−型のエピタキシャル層８０２とからなるＳｉＣエピタキシャル基板８０４を形成する。ｎ＋型のＳｉＣ基板８０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層８０２の不純物濃度は、１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板８０１の裏面（第２主面）にｎ＋型のドレイン領域８０３を形成する。ｎ＋型のドレイン領域８０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０３】
次に、マスク越しに、ｎ−型のエピタキシャル層８０２にｐ型不純物として、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、ｎ−型のエピタキシャル層８０２の素子形成領域にｐ型のボディ層８０５を形成する。なお、図示は省略するが、同時に素子形成領域周辺にｐ型のＦＬＲを形成する。ｐ型のボディ層８０５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１０４】
次に、マスク越しに、ｎ−型のエピタキシャル層８０２にｐ型不純物として、例えばアルミニウム原子（Ａｌ）をイオン注入する（図示は省略）。これにより、ｐ型のボディ層８０５内にｐ＋＋型のボディ層の電位固定領域８０６を形成する。ｐ＋＋型のボディ層の電位固定領域８０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０５】
次に、マスク越しに、ｎ−型のエピタキシャル層８０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域８０７を形成する（図示は省略）。ｎ＋＋型のソース領域８０７の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０６】
次に、マスク越しに、ｎ−型のエピタキシャル層８０２にｎ型不純物として、窒素原子（Ｎ）をイオン注入して、素子形成領域にｎ＋型の電流拡散領域８０８を形成する（図示は省略）。ｎ＋型の電流拡散領域８０８の不純物濃度は、例えば５×１０１６〜５×１０１８ｃｍ−３の範囲である。
【０１０７】
次に、イオン注入した各不純物の活性化を行う（図示は省略）。次に、トレンチマスクを形成し、ドライエッチングプロセスを用いてｐ型のボディ層８０５にトレンチ８０９を形成する（図示せず）。次に、図３２に示すように、ｐ型のボディ層８０５、ｎ＋型の電流拡散領域８０８上の一部、およびＪＦＥＴ領域上にゲート絶縁膜よりも厚い絶縁膜８１７を形成する。たとえば、プラズマＣＶＤによって、酸化膜を０．０５〜０．５μｍ堆積させ（図示せず）、レジストマスクを形成した後、ウェットエッチングで酸化膜を一部除去することで、ゲート絶縁膜よりも厚い絶縁膜８１７を形成する（図示せず）。
【０１０８】
次に、図３３に示すように、トレンチ８０９の内壁を含む第１主面側の表面にゲート絶縁膜８１０を形成する。ゲート絶縁膜８１０は、例えば熱ＣＶＤ法により形成されたＳｉＯ２膜からなる（図示せず）。ゲート絶縁膜８１０の厚さは、例えば０．００５〜０．１５μｍ程度である。
【０１０９】
次に、図３４に示すように、ゲート絶縁膜８１０上に、ｎ型の多結晶珪素（Ｓｉ）膜８１１Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜８１１Ａの厚さは、例えば０．０１〜４μｍ程度である。
【０１１０】
次に、図３５に示すように、マスクＭ６’’（ホトレジスト膜）を用いて、多結晶珪素（Ｓｉ）膜８１１Ａをドライエッチング法により加工して、ゲート電極８１１を形成する。この際に、ｐ型のボディ層８０５に挟まれたＪＦＥＴ領域上の多結晶珪素（Ｓｉ）膜８１１Ａは残す。
【０１１１】
その後、層間絶縁膜８１２を形成し（図示せず）、ｎ＋＋型のソース領域８０７の一部およびｐ＋＋型のボディ層電位固定領域８０６に達する開口部を形成し（図示せず）、開口部表面に金属シリサイド層８１３を形成する（図示せず）。次に、ゲートコンタクト用の開口部８１７を形成し（図示せず）、ソース配線用電極８１４とゲート配線用電極（図示せず）を形成し、パッシベーション膜を（図示せず）形成する。次に、図３６に示すように、ｎ＋型のＳｉＣ基板８０１の裏面側に金属シリサイド８１５とドレイン用電極８１６を形成する。その後、ソース配線用電極、ゲート配線用電極、およびドレイン配線用電極にそれぞれ外部配線が電気的に接続される。
【０１１２】
本実施例では、ｎ＋型の電流拡散領域８０８上の一部及びＪＦＥＴ領域上にゲート絶縁膜よりも厚い絶縁膜８１７を形成するため、実施例７よりも、さらに高い絶縁耐圧を得ることができる。
【符号の説明】
【０１１３】
１：半導体チップ、２：ソース配線用電極（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）、３：ｐ型のフローティング・フィールド・リミッティング・リング、４：ｎ＋＋型のガードリング、５：ゲート開口部、６：ＳｉＣパワーＭＩＳＦＥＴ構造、７：ソース開口部、８：ゲート配線用電極、１０１：ｎ＋型のＳｉＣ基板（基板）、１０２：ｎ−型のエピタキシャル層、１０３：ｎ＋型のドレイン領域、１０４：ＳｉＣエピタキシャル基板、１０５：ｐ型のボディ層（ウェル領域）、１０６：ｐ＋＋型のボディ層電位固定領域、１０７：ｎ＋＋型のソース領域、１０８：ｎ＋型の電流拡散領域、１０９：トレンチ、１１０：ゲート絶縁膜、１１１：ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９（ａ）】
2018117143.tif 000011
【図９（ｂ）】
2018117143.tif 000012
【図９（ｃ）】
2018117143.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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