(57)【要約】【課題】半導体基板におけるMOSFET等に対する電気的なダメージを抑止する。【解決手段】本技術の第１の側面である半導体装置は、半導体基板に形成された被保護素子としてのMOSFETと、前記半導体基板に形成された前記被保護素子に対する電気的なダメージを抑止する保護素子とを備え、前記保護素子は、前記半導体基板と、前記半導体基板の上に形成された１層以上のウェル領域と、前記ウェル領域の上に形成された拡散層とから構成される。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板に形成された被保護素子としてのMOSFETと、
前記半導体基板に形成された前記被保護素子に対する電気的なダメージを抑止する保護素子とを備え、
前記保護素子は、
前記半導体基板と、
前記半導体基板の上に形成された１層以上のウェル領域と、
前記ウェル領域の上に形成された拡散層とから構成される
半導体装置。
【請求項２】
前記保護素子は、
前記半導体基板と、
前記半導体基板と逆導電型の前記ウェル領域と、
前記半導体基板と同一導電型の前記拡散層とから構成される
請求項１に記載の半導体装置。
【請求項３】
前記ウェル領域はフローティング状態である
請求項２に記載の半導体装置。
【請求項４】
前記保護素子は、
前記MOSFETのドレイン層に接続されている第１の保護素子と、
前記MOSFETのゲート電極に接続されている第２の保護素子と、
前記MOSFETのソース層に接続されている第３の保護素子とから成り、
前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されている
請求項２に記載の半導体装置。
【請求項５】
前記第２の保護素子を構成する前記ウェル領域は、前記第１の保護素子を構成する前記ウェル領域、または前記第３の保護素子を構成する前記ウェル領域の少なくとも一方と共通化されている
請求項４に記載の半導体装置。
【請求項６】
前記第１乃至第３の保護素子をそれぞれ構成する前記ウェル領域は、互いに分離されている
請求項４に記載の半導体装置。
【請求項７】
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されている
請求項４に記載の半導体装置。
【請求項８】
前記保護素子は、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、
前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、
前記半導体基板と逆導電型の前記拡散層とから構成される
請求項１に記載の半導体装置。
【請求項９】
前記第２のウェル領域はフローティング状態である
請求項８に記載の半導体装置。
【請求項１０】
前記第１のウェル領域はフローティング状態である
請求項９に記載の半導体装置。
【請求項１１】
前記第１のウェル領域は電位固定状態である
請求項９に記載の半導体装置。
【請求項１２】
前記保護素子は、
前記MOSFETのドレイン層に接続されている第１の保護素子と、
前記MOSFETのゲート電極に接続されている第２の保護素子と、
前記MOSFETのソース層に接続されている第３の保護素子とから成り、
前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されている
請求項８に記載の半導体装置。
【請求項１３】
前記第２の保護素子を構成する前記第２のウェル領域は、前記第１の保護素子を構成する前記第２のウェル領域、または前記第３の保護素子を構成する前記第２のウェル領域の少なくとも一方と共通化されている
請求項８に記載の半導体装置。
【請求項１４】
前記第１乃至第３の保護素子をそれぞれ構成する前記第２のウェル領域は、互いに分離されている
請求項８に記載の半導体装置。
【請求項１５】
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、共通化されている
請求項８に記載の半導体装置。
【請求項１６】
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、互いに分離されている
請求項８に記載の半導体装置。
【請求項１７】
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されている
請求項１２に記載の半導体装置。
【請求項１８】
前記MOSFETの下に形成されている埋め込み絶縁層をさらに備える
請求項２に記載の半導体装置。
【請求項１９】
半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の前記ウェル領域と、
前記ウェル領域の上に形成され、前記半導体基板と同一導電型の前記拡散層と
から構成される保護素子。
【請求項２０】
半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、
前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、
前記第２のウェル領域の上に形成され、前記半導体基板と逆導電型の前記拡散層と
から構成される保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、および保護素子に関し、特に、基板上に形成されたMOSFET(metal-oxide-semiconductor field-effect transistor)に発生し得る電気的なダメージを抑止できるようにした半導体装置、および保護素子に関する。
【背景技術】
【０００２】
近年、半導体装置の多機能化に伴い金属膜と絶縁膜を交互に積層した多層配線構造が採用されている。多層配線構造を形成するためには、MOSFETが形成された半導体基板上にプラズマCVD(Chemical Vapor Deposition)やRIE(Reactive Ion Etching)等の工程を繰り返し実行する必要がある。
【０００３】
これらの工程は電気的な極性を利用して堆積やエッチングを行うため、その過程において金属膜が帯電し、帯電した金属膜と接続しているMOSFETのゲート絶縁膜に過大な電界が掛かることで、MOSFETのゲート絶縁膜が破壊してしまうこと（以下、プラズマダメージと称する）が発生し得る。
【０００４】
完成された半導体装置に対して、例えば、人的な静電気(ESD:electro static discharge)が印加された場合にもMOSFETのゲート絶縁膜が破壊してしまうこと（以下、静電ダメージと称する）が発生し得る。
【０００５】
そこで、このようなプラズマダメージや静電ダメージからMOSFETを保護するための保護素子として保護ダイオードを形成する方法が知られている（例えば、特許文献１参照）。保護ダイオードは、ゲート電圧が印加されたときに逆バイアスされるように、MOSFETのゲート電極と基板との間に形成される。したがって、保護ダイオードは、その逆方向耐圧以上の電圧がMOSFETのゲート電極に印加されることを抑止することができる。
【０００６】
また、CMOSプロセスでは、MOSFETが、MOSFETのチャネル領域と基板とが絶縁膜で分離されているSOI(silicon on Insulator)基板に形成されることがある。この場合、該絶縁膜としてSOI基板に形成される埋め込み酸化膜（以下、BOX(buried Oxide)層とも称する）が非常に薄い(例えば、10乃至300ｎｍ)ので、BOX層もプラズマダメージや静電ダメージを受けてしまうことがある。
【０００７】
そこで、SOI基板におけるMOSFETおよびBOX層をプラズマダメージや静電ダメージから保護するための保護素子として保護ダイオードの構造も提案されている（例えば、特許文献２参照）。
【０００８】
ここで、MOSFETやBOX層に発生し得るプラズマダメージや静電ダメージについて詳述する。
【０００９】
図１は、BOX層を有するSOI基板上にＮ型MOSFETが形成された従来の半導体装置の構成の一例を示す断面図を示している。
【００１０】
図１に示された半導体装置は、Ｓｉから成るＰ型半導体基板（PSUB）１０の上にＰ型ウェル領域（ＰＷ）１１が形成され、Ｐ型ウェル領域１１の上にBOX層１３を介してＮ型MOSFET１４が形成されている。
【００１１】
Ｎ型MOSFET１４のドレイン、ソース、およびゲートにそれぞれ接続される配線とＰ型ウェル領域１１との間には、保護素子となる保護ダイオード２１，２２，２３が形成される。保護ダイオード２１乃至２３は、Ｎ型拡散層（Ｎ＋）１２とＰ型ウェル領域１１から成るＰＮダイオードである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１６−００９８２５号公報
【特許文献２】特開２００５−３４７５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図２は、保護ダイオード２１乃至２３の電流(IF)-電圧（VF）特性を示している。同図の横軸は、ＰＮダイオードを構成するＰ型ウェル領域１１を０Ｖにした場合におけるＮ型拡散層１２の電圧を示している。図３は、N型MOSFET１４のVg-Id特性を示している。
【００１４】
図２に示された特性は、−０．７V以上の順方向電圧を印加すると順方向電流が流れることを意味するが、図１に示された構成の場合、Ｐ型ウェル領域１１に印加可能な電圧は、Ｎ型MOSFET１４のドレイン、ソース、およびゲートに印加する電圧に応じて制限を受けることになる。例えば、ゲートに０Ｖを印加し、Ｐ型ウェル領域１１に１Ｖを印加した場合、保護ダイオード２３が順方向バイアスになるため、Ｐ型ウェル領域１１からゲート方向に向かって、その電圧に応じた電流が流れることになる。
【００１５】
また、Ｎ型MOSFET１４が図３に示されたVg-Id特性を有するので、Ｐ型ウェル領域１１を０Ｖに固定した場合、Ｎ型MOSFET１４の動作状態をオフ状態にするにはゲートに-１Ｖ以下の電圧を印加してバイアス状態にする必要がある。この場合、上記と同様に、保護ダイオード２３が順方向バイアスになるため、Ｐ型ウェル領域１１からゲート方向に、その電位差に応じた電流が流れてしまうことになる。以下、この問題を第１の問題と称する。
【００１６】
このような過度な電流が流れてしまうと、基板バイアス効果技術を使って集積回路の低消費電力化を図るSOI−CMOS-LSIにとっては、所望の回路特性を得ることができなくなってしまう。また、MOSFETの電流-電圧特性を評価する場合にも、このような過度な電流が流れてしまうのでは、デバイスの電気的特性を正確に評価することができない。
【００１７】
図４は、図１に示された構成に対してさらに発生し得る問題を説明するための図である。
【００１８】
同図に示されるように、Ｎ型MOSFET１４は、そのチャネル領域３３と基板が絶縁膜（BOX層１３）によって完全に分離されているため、例えば、プラズマ工程により、ゲートに繋がる金属膜からなる配線４１に電荷が誘起されると、その電荷は、保護ダイオード２１乃至２３しか逃げる経路が無いことから、保護ダイオード２１乃至２３の耐圧特性に差分が発生した場合は、ゲート絶縁膜３４の信頼性を劣化させてしまう可能性がある。以下、この問題を第２の問題と称する。
【００１９】
例えば、ゲートに繋がる配線４１で誘起された電荷は、経路１を介してその全てが保護ダイオート２３から基板側に逃げていくことが期待される。しかしながら、何らかの要因で、保護ダイオード２３の逆方向耐圧特性に比べて、保護ダイオード２２の逆方向耐圧特性が大きく減少した場合、ゲートに接続された配線４１で誘起された電荷は、耐圧の低い経路２を介して基板側に逃げる確率が増加する。その結果、Ｎ型MOSFET１４のゲート絶縁膜３４にダメージを与えてしまい、半導体装置の故障確率が増加してしまう。
【００２０】
このような事態の発生を抑止するには、ゲート、ソース、およびドレインのそれぞれに接続されている保護ダイオード２１乃至２３に同等であって、正負の駆動電圧範囲に対して十分に大きな耐圧特性を持たせることが必要になる。
【００２１】
なお、図１に示された半導体装置のＮ型MOSFET１４とは駆動電圧の極性が逆のＰ型MOSFETを搭載した半導体装置、すなわち、図５に示されるにようにSOI基板上にＰ型MOSFET５１が形成された従来の半導体装置においても同様の問題が存在する。
【００２２】
ただし、この場合、保護ダイオードの極性を構成する拡散層５２およびウェル領域５３についてMOSFETの極性に応じて変更する必要がある。
【００２３】
したがって、例えば仮に、MOSFETの極性と保護ダイオードの極性を間違えて半導体装置の回路を設計してしまうと、MOSFETの駆動状態において保護ダイオードに大きな電流が流れるようになってしまい、最悪の場合、該半導体装置が動作しないことが発生し得る。
【００２４】
本技術はこのような状況に鑑みてなされたものであり、半導体基板におけるMOSFET等に対する電気的なダメージを抑止できるようにするものである。
【課題を解決するための手段】
【００２５】
本技術の第１の側面である半導体装置は、半導体基板に形成された被保護素子としてのMOSFETと、前記半導体基板に形成された前記被保護素子に対する電気的なダメージを抑止する保護素子とを備え、前記保護素子は、前記半導体基板と、前記半導体基板の上に形成された１層以上のウェル領域と、前記ウェル領域の上に形成された拡散層とから構成される。
【００２６】
前記保護素子は、前記半導体基板と、前記半導体基板と逆導電型の前記ウェル領域と、前記半導体基板と同一導電型の前記拡散層とから構成されるようにすることができる。
【００２７】
前記ウェル領域はフローティング状態であるようにすることができる。
【００２８】
前記保護素子は、前記MOSFETのドレイン層に接続されている第１の保護素子と、前記MOSFETのゲート電極に接続されている第２の保護素子と、前記MOSFETのソース層に接続されている第３の保護素子とから成るようにすることができ、前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されているようにすることができる。
【００２９】
前記第２の保護素子を構成する前記ウェル領域は、前記第１の保護素子を構成する前記ウェル領域、または前記第３の保護素子を構成する前記ウェル領域の少なくとも一方と共通化されているようにすることができる。
【００３０】
前記第１乃至第３の保護素子をそれぞれ構成する前記ウェル領域は、互いに分離されているようにすることができる。
【００３１】
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されているようにすることができる。
【００３２】
前記保護素子は、前記半導体基板と、前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、前記半導体基板と逆導電型の前記拡散層とから構成されるようにすることができる。
【００３３】
前記第２のウェル領域はフローティング状態であるようにすることができる。
【００３４】
前記第１のウェル領域はフローティング状態であるようにすることができる。
【００３５】
前記第１のウェル領域は電位固定状態であるようにすることができる。
【００３６】
前記保護素子は、前記MOSFETのドレイン層に接続されている第１の保護素子と、前記MOSFETのゲート電極に接続されている第２の保護素子と、前記MOSFETのソース層に接続されている第３の保護素子とから成るようにすることができ、前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されているようにすることができる。
【００３７】
前記第２の保護素子を構成する前記第２のウェル領域は、前記第１の保護素子を構成する前記第２のウェル領域、または前記第３の保護素子を構成する前記第２のウェル領域の少なくとも一方と共通化されているようにすることができる。
【００３８】
前記第１乃至第３の保護素子をそれぞれ構成する前記第２のウェル領域は、互いに分離されているようにすることができる。
【００３９】
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、共通化されているようにすることができる。
【００４０】
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、互いに分離されているようにすることができる。
【００４１】
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されているようにすることができる。
【００４２】
本技術の第１の側面である半導体装置は、前記MOSFETの下に形成されている埋め込み絶縁層をさらに備えることができる。
【００４３】
本技術の第２の側面である半導体装置は、半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、前記半導体基板と、前記半導体基板の上に形成され、前記半導体基板と逆導電型の前記ウェル領域と、前記ウェル領域の上に形成され、前記半導体基板と同一導電型の前記拡散層とから構成される。
【００４４】
本技術の第３の側面である半導体装置は、半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、前記半導体基板と、前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、前記第２のウェル領域の上に形成され、前記半導体基板と逆導電型の前記拡散層とから構成される。
【発明の効果】
【００４５】
本技術の第１乃至第３の側面によれば、半導体基板に形成された被保護素子に対する電気的なダメージを抑止することができる。
【図面の簡単な説明】
【００４６】
【図１】SOI基板上にＮ型MOSFETが形成された従来の半導体装置の構成の一例を示す断面図である。
【図２】図１に示された保護素子の電流-電圧特性を示す図である。
【図３】図１に示されたＮ型MOSFETのVg-Id特性を示す図である。
【図４】図１に示された構成に対してさらに発生し得る問題を説明するための図である。
【図５】SOI基板上にＰ型MOSFETが形成された従来の半導体装置の構成の一例を示す断面図である。
【図６】本技術を適用した半導体装置の第１の構成例を示す断面図である。
【図７】図６に示された保護素子の電流-電圧特性を示す図である。
【図８】図６に示された第１の構成例の第１の変形例を示す断面図である。
【図９】図６に示された第１の構成例の第２の変形例を示す断面図である。
【図１０】図６に示された第１の構成例の第３の変形例を示す断面図である。
【図１１】図６に示された第１の構成例の第４の変形例を示す断面図である。
【図１２】図６に示された第１の構成例の第５の変形例を示す断面図である。
【図１３】図６に示された第１の構成例の第６の変形例を示す断面図である。
【図１４】図６に示された第１の構成例の第７の変形例を示す断面図である。
【図１５】図６に示された第１の構成例の第８の変形例を示す断面図である。
【図１６】本技術を適用した半導体装置の第２の構成例を示す断面図である。
【図１７】図１６に示された保護素子の電流-電圧特性を示す図である。
【図１８】図１６に示された第２の構成例の第１の変形例を示す断面図である。
【図１９】図１６に示された第２の構成例の第２の変形例を示す断面図である。
【図２０】図１６に示された第２の構成例の第３の変形例を示す断面図である。
【図２１】図１６に示された第２の構成例の第４の変形例を示す断面図である。
【図２２】図１６に示された第２の構成例の第５の変形例を示す断面図である。
【図２３】図１６に示された第２の構成例の第６の変形例を示す断面図である。
【図２４】図１６に示された第２の構成例の第７の変形例を示す断面図である。
【図２５】本技術を適用した半導体装置の第３の構成例を示す断面図である。
【図２６】本技術を適用した半導体装置の第４の構成例を示す断面図である。
【図２７】本技術を適用した半導体装置の第５の構成例を示す断面図である。
【図２８】本技術を適用した半導体装置の第６の構成例を示す断面図である。
【図２９】本技術を適用した半導体装置の第７の構成例を示す断面図である。
【図３０】本技術を適用した半導体装置の第８の構成例を示す断面図である。
【図３１】本技術を適用した半導体装置の第９の構成例を示す断面図である。
【発明を実施するための形態】
【００４７】
以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
【００４８】
＜第１の実施の形態＞
図６は、本技術の第１の実施の形態である半導体装置の構成例（第１の構成例）を示す断面図である。
【００４９】
該第１の構成例は、Ｓｉから成るＰ型半導体基板１０と、Ｐ型半導体基板１０上のＰ型ウェル領域１１の上に設けられたBOX層１３と、BOX層１３上に形成されたＮ型MOSFET１４を有する。
【００５０】
N型MOSFET１４は、Ｎ型拡散層（Ｎ＋）から成るソース層３１およびドレイン層３２を有し、ソース層３１とドレイン層３２の間にはチャネル層３３が形成されている。チャネル層３３上には、ゲート絶縁膜３４を介してゲート電極３５が設けられている。
【００５１】
ソース層３１、ドレイン層３２、およびゲート電極３５上には、リサイド層とコンタクトプラグが設けられている。コンタクトプラグは層間絶縁膜で電気的に分離されている。各コンタクトプラグは、金属膜からなる配線層（いずれも不図示）と電気的に接続されている。
【００５２】
ドレイン層３２、ゲート電極３５、およびソース層３１には、それぞれ保護素子７１乃至７３が接続されている。保護素子７１乃至７３は、Ｐ型半導体基板１０と同一導電型（いまの場合、Ｐ型）のＰ型拡散層（Ｐ＋）６１と、Ｐ型半導体基板１０と逆導電型（いまの場合、Ｎ型）であって電位が固定されていないフローティング状態のＮ型ウェル領域６２と、Ｐ型半導体基板１０とから構成されている。
【００５３】
Ｐ型拡散層６１はＰ型半導体基板１０の表面領域に形成される。Ｎ型ウェル領域６２は、Ｐ型拡散層６１を囲うように形成される。保護素子７１乃至７３を構成するＮ型ウェル領域６２は共通化されている。
【００５４】
図７は、保護素子７１乃至７３を構成するＰ型拡散層６１とＰ型半導体基板１０との間の電流(IF)-電圧(VF)特性を示している。
【００５５】
同図に示されるように、保護素子７１乃至７３は、正および負の両方の電位差に対して、５Ｖ以上の耐圧特性を有する。したがって、製造途中や製造後の該半導体装置に対し、プラズマや静電気等によってゲート等に接続されている配線を介してＮ型MOSFET１４に過大な電圧が印加された場合には、保護素子７１乃至７３がゲート絶縁膜３４やBOX層１３よりも先に破壊されることにより、配線側からの電荷を破壊された保護素子７１乃至７３を介してＰ型半導体基板１０に排出することができる。よって、ゲート絶縁膜３４やBOX層１３を保護することができる。
【００５６】
また、保護素子７１乃至７３が、正および負の両方の電位差に対して、５Ｖ以上の耐圧特性を有することにより、上述した第１の問題の発生を抑止できる。すなわち、Ｐ型ウェル領域１１を０Ｖにしてゲート電極３５を１Ｖ以上の負バイアスにしても、Ｐ型ウェル領域１１からゲート方向に大きな電流が流れてしまうことを抑止できる。よって、図１に示された従来の構成に対して、Ｐ型ウェル領域１１の電位、ゲート電位、ドレイン電位、およびソース電位の印加可能な組み合わせの範囲を大幅に増やすことが可能となる。
【００５７】
また、保護素子７１乃至７３を構成するＮ型ウェル領域６２が共通化されていることにより、例えば、Ｎ型ウェル領域６２に電位変動が発生しても、保護素子７１乃至７３の間で耐圧特性に差が発生することを抑止できる。したがって、上述した第２の問題の発生を抑止できる。
【００５８】
すなわち、何らかの原因によってゲートに繋がる配線で電荷が誘起された場合、その電荷がゲート電極３５からゲート絶縁膜３４およびソース層３１を介して保護素子７３に流れたり、ゲート電極３５からゲート絶縁膜３４およびドレイン層３２を介して保護素子７１に流れたりするが抑止されるので、ゲート絶縁膜３４がダメージを受ける確率を低減できるため、半導体装置の信頼性を向上させることができる。
【００５９】
＜第１の実施の形態の第１の変形例＞
図８は、図６に示された第１の構成例の第１の変形例を示している。この第１の変形例は、図６に示された第１の構成例におけるＮ型MOSFET１４およびBOX層１３の下方のＰ型ウェル領域１１を、Ｎ型ウェル領域６３に置換したものである。ただし、Ｎ型ウェル領域６３とＮ型ウェル領域６２とを電気的に分離するため、両者の間にＰ型ウェル領域６４が形成されている。
【００６０】
この第１の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００６１】
＜第１の実施の形態の第２の変形例＞
図９は、図６に示された第１の構成例の第２の変形例を示している。この第２の変形例は、図８に示された第２の変形例におけるＮ型MOSFET１４を、Ｐ型MOSFET５１に置換したものであり、その他の構成については同一である。すなわち、MOSFETの極性をＮ型からＰ型に変更しても、保護素子７１乃至７３の極性は変更することなく、そのまま同じものが用いられている。
【００６２】
該第２の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００６３】
＜第１の実施の形態の第３の変形例＞
図１０は、図６に示された第１の構成例の第３の変形例を示している。該第３の変形例は、図６に示された第１の構成例におけるＮ型MOSFET１４を、Ｐ型MOSFET５１に置換したものであり、その他の構成については同一である。すなわち、MOSFETの極性をＮ型からＰ型に変更しても、保護素子７１乃至７３の極性は変更することなく、そのまま同じものが用いられている。
【００６４】
該第３の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００６５】
＜第１の実施の形態の第４の変形例＞
図１１は、図６に示された第１の構成例の第４の変形例を示している。図６に示された第１の構成例では、保護素子７１乃至７３を構成するＮ型ウェル領域６２が共通化されていた。これに対し、該第４の変形例では、保護素子７２および７３を構成するＮ型ウェル領域６２が共通化され、保護素子７１を構成するＮ型ウェル領域６２とＰ型ウェル領域６４によって分離されていることが変更箇所である。
【００６６】
該第４の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００６７】
＜第１の実施の形態の第５の変形例＞
図１２は、図６に示された第１の構成例の第５の変形例を示している。図６に示された第１の構成例では、保護素子７１乃至７３を構成するＮ型ウェル領域６２が共通化されていた。これに対し、該第５の変形例では、保護素子７１および７２を構成するＮ型ウェル領域６２が共通化され、保護素子７３を構成するＮ型ウェル領域６２とＰ型ウェル領域６４によって分離されていることが変更箇所である。
【００６８】
該第５の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００６９】
＜第１の実施の形態の第６の変形例＞
図１３は、図６に示された第１の構成例の第６の変形例を示している。該第６の変形例は、図６に示された第１の構成例から保護素子７１を省略したものである。すなわち、第６の変形例は、ゲートに接続された保護素子７２とソースに接続された保護素子７３が共通化されたＮ型ウェル領域６２を用いて形成されている。
【００７０】
該第６の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００７１】
＜第１の実施の形態の第７の変形例＞
図１４は、図６に示された第１の構成例の第７の変形例を示している。該第７の変形例は、図６に示された第１の構成例から保護素子７３を省略したものである。すなわち、第７の変形例は、ドレインに接続された保護素子７１とゲートに接続された保護素子７２が共通化されたＮ型ウェル領域６２を用いて形成されている。
【００７２】
該第７の変形例についても、第１の構成例と同様の作用、効果を得ることができる。
【００７３】
＜第１の実施の形態の第８の変形例＞
図１５は、図６に示された第１の構成例の第８の変形例を示している。図６に示された第１の構成例では、保護素子７１乃至７３を構成するＮ型ウェル領域６２が共通化されていた。これに対し、該第８の変形例では、保護素子７１乃至７３を構成するＮ型ウェル領域６２がＰ型ウェル領域６４によって３分離されていることが変更箇所である。
【００７４】
該第８の変形例の場合、上述した第１の問題の発生を抑止することができる。
【００７５】
＜第２の実施の形態＞
次に、図１６は、本技術の第２の実施の形態である半導体装置の構成例（第２の構成例）を示す断面図である。
【００７６】
該第２の構成例は、Ｓｉから成るＰ型半導体基板１０と、Ｐ型半導体基板１０上のＰ型ウェル領域１１の上に設けられたBOX層１３と、BOX層１３上に形成されたＮ型MOSFET１４を有する。なお、第１の構成例と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
【００７７】
Ｎ型MOSFET１４のドレイン層３２、ゲート電極３５、およびソース層３１には、それぞれ保護素子１０１乃至１０３が接続されている。保護素子１０１乃至１０３は、Ｐ型半導体基板１０と逆導電型（いまの場合、Ｎ型）のＮ型拡散層９１と、Ｐ型半導体基板１０と同一導電型（いまの場合、Ｐ型）であって電位が固定されていないフローティング状態のＰ型ウェル領域９２と、Ｐ型半導体基板１０と逆導電型（いまの場合、Ｎ型）のＮ型ディープウェル領域（DNW）９３とから構成されている。
【００７８】
Ｎ型拡散層９１はＰ型半導体基板１０の表面領域に形成される。Ｐ型ウェル領域９２は、Ｎ型拡散層９１を囲うように形成される。保護素子１０１乃至１０３を構成するＰ型ウェル領域９２は共通化されている。また、保護素子１０１乃至１０３を構成するＰ型ウェル領域９２と、BOX層１３下のＰ型ウェル領域１１を電気的に分離するために、両者の間にはＮ型ウェル領域９４が形成されている。
【００７９】
Ｎ型ディープウェル領域９３は、Ｎ型拡散層９１に比較してＮ型不純物の濃度が高い領域であり、電位が固定されていないフローティング状態でもよいし、電位が固定されている状態でもよい。保護素子１０１乃至１０３を構成するＮ型ディープウェル領域９３は共通化されている。
【００８０】
図１７は、保護素子１０１乃至１０３を構成するＮ型拡散層９１とＰ型半導体基板１０との間の電流(IF)-電圧(VF)特性を示している。なお、同図における実線はＮ型ディープウェル領域９３をフローティング状態にした場合、破線はＮ型ディープウェル領域９３をＰ型半導体基板１０と同電位に固定した場合をそれぞれ示している。
【００８１】
同図に示されるように、保護素子１０１乃至１０３は、Ｎ型ディープウェル領域９３の状態に拘わらず、正および負の両方の電位差に対して、５Ｖ以上の耐圧特性を有する。
【００８２】
したがって、該第２の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【００８３】
＜第２の実施の形態の第１の変形例＞
図１８は、図１６に示された第２の構成例の第１の変形例を示している。該第１の変形例は、図１６に示された第１の構成例におけるＮ型MOSFET１４およびBOX層１３の下方のＰ型ウェル領域１１を、Ｎ型ウェル領域６３に置換し、さらに、保護素子１０１乃至１０３を構成するＰ型ウェル領域９２を囲うＮ型ウェル領域９４と電気的に分離するため、両者の間にＰ型ウェル領域９５を追加したものである。
【００８４】
該第１の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００８５】
＜第２の実施の形態の第２の変形例＞
図１９は、図１６に示された第２の構成例の第２の変形例を示している。図１６に示された第２の構成例においては保護素子１０１乃至１０３を構成するＰ型ウェル領域９２が共通化されていた。該第２の変形例は、保護素子１０１乃至１０３それぞれに対応するＰ型ウェル領域９２の間にＮ型ウェル領域９４を追加して、保護素子１０１乃至１０３それぞれに対応するＰ型ウェル領域９２を電気的に分離したものである。なお、保護素子１０１乃至１０３を構成するＮ型ディープウェル領域９３については共通化されたままとする。
【００８６】
該第２の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００８７】
＜第２の実施の形態の第３の変形例＞
図２０は、図１６に示された第２の構成例の第３の変形例を示している。図１６に示された第２の構成例においては保護素子１０１乃至１０３を構成するＰ型ウェル領域９２が共通化されていた。該第３の変形例は、保護素子１０１を構成するＰ型ウェル領域９２と、保護素子１０２および１０３を構成するＰ型ウェル領域９２との間にＮ型ウェル領域９４を追加して、保護素子１０１に対応するＰ型ウェル領域９２と、保護素子１０２および１０３に対応するＰ型ウェル領域９２を電気的に分離したものである。なお、保護素子１０１乃至１０３を構成するＮ型ディープウェル領域９３については共通化されたままとする。
【００８８】
該第３の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００８９】
＜第２の実施の形態の第４の変形例＞
図２１は、図１６に示された第２の構成例の第４の変形例を示している。図１６に示された第２の構成例においては保護素子１０１乃至１０３を構成するＰ型ウェル領域９２が共通化されていた。該第４の変形例は、保護素子１０１および１０２を構成するＰ型ウェル領域９２と、保護素子１０３を構成するＰ型ウェル領域９２との間にＮ型ウェル領域９４を追加して、保護素子１０１および１０２に対応するＰ型ウェル領域９２と、保護素子１０３に対応するＰ型ウェル領域９２を電気的に分離したものである。なお、保護素子１０１乃至１０３を構成するＮ型ディープウェル領域９３については共通化されたままとする。
【００９０】
該第４の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００９１】
＜第２の実施の形態の第５の変形例＞
図２２は、図１６に示された第２の構成例の第５の変形例を示している。該第５の変形例は、図１６に示された第２の構成例から保護素子１０１を省略したものである。
【００９２】
該第５の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００９３】
＜第２の実施の形態の第６の変形例＞
図２３は、図１６に示された第２の構成例の第６の変形例を示している。該第６の変形例は、図１６に示された第２の構成例から保護素子１０３を省略したものである。
【００９４】
該第６の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００９５】
＜第２の実施の形態の第７の変形例＞
図２４は、図１６に示された第２の構成例の第７の変形例を示している。図１６に示された第２の構成例においては保護素子１０１乃至１０３を構成するＰ型ウェル領域９２とＮ型ディープウェル領域９３がそれぞれ共通化されていた。該第７の変形例は、保護素子１０１乃至１０３それぞれに対応するＰ型ウェル領域９２の間にＮ型ウェル領域９４を形成するとともに、保護素子１０１乃至１０３それぞれに対応するＮ型ディープウェル領域９３も分離して形成したものである。
【００９６】
該第７の変形例についても、第２の構成例と同様の作用、効果を得ることができる。
【００９７】
＜第３の実施の形態＞
次に、図２５は、本技術の第３の実施の形態である半導体装置の構成例（第３の構成例）を示す断面図である。
【００９８】
該第３の構成例は、Ｓｉから成るＮ半導体基板(NSUB)１１１と、Ｎ型半導体基板１１１上のＰ型ウェル領域１１の上に設けられたBOX層１３と、BOX層１３上に形成されたＮ型MOSFET１４を有する。
【００９９】
N型MOSFET１４のドレイン層３２、ゲート電極３５、およびソース層３１には、それぞれ保護素子１２１乃至１２３が接続されている。保護素子１２１乃至１２３は、Ｎ型半導体基板１１１と同一導電型（いまの場合、Ｎ型）のＮ型拡散層１１２と、Ｎ型半導体基板１１１と逆導電型（いまの場合、Ｐ型）であって電位が固定されていないフローティング状態のＰ型ウェル領域１１３と、Ｎ型半導体基板１１１とから構成されている。
【０１００】
Ｎ型拡散層１１２はＮ型半導体基板１１１の表面領域に形成される。Ｐ型ウェル領域１１３は、Ｎ型拡散層１１２を囲うように形成される。保護素子１２１乃至１２３を構成するＰ型ウェル領域１１３は共通化されている。
【０１０１】
ただし、BOX層１３の下方のＰ型ウェル領域１１と、保護素子１２１乃至１２３を構成するＰ型ウェル領域１１３とを電気的に分離するため、両者の間にＮ型ウェル領域１１４が形成されている。
【０１０２】
該第３の構成例についても、第１の構成例と同様の作用、効果を得ることができる。
【０１０３】
＜第４の実施の形態＞
次に、図２６は、本技術の第４の実施の形態である半導体装置の構成例（第４の構成例）を示す断面図である。
【０１０４】
該第４の構成例は、Ｓｉから成るＮ型半導体基板１１１と、Ｎ型半導体基板１１１上のＰ型ウェル領域１１の上に設けられたBOX層１３と、BOX層１３上に形成されたＮ型MOSFET１４を有する。なお、第１の構成例と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
【０１０５】
N型MOSFET１４のドレイン層３２、ゲート電極３５、およびソース層３１には、それぞれ保護素子１４１乃至１４３が接続されている。保護素子１４１乃至１４３は、Ｎ型半導体基板１１１と逆導電型（いまの場合、Ｐ型）のＰ型拡散層１３１と、Ｎ型半導体基板１１１と同一導電型（いまの場合、Ｎ型）であって電位が固定されていないフローティング状態のＮ型ウェル領域１３２と、Ｎ型半導体基板１１１と逆導電型（いまの場合、Ｐ型）のＰ型ディープウェル領域（DPW）１３３とから構成されている。
【０１０６】
Ｐ型拡散層１３１はＮ型半導体基板１１１の表面領域に形成される。Ｎ型ウェル領域１３２は、Ｐ型拡散層１３１を囲うように形成される。保護素子１４１乃至１４３を構成するＮ型ウェル領域１３２は共通化されている。さらに、Ｎ型ウェル領域１３２を囲うように、Ｐ型ウェル領域１３４が形成される。Ｐ型ウェル領域１３４と、BOX層１３下のＰ型ウェル領域１１を電気的に分離するために、両者の間にはＮ型ウェル領域１３５が形成されている。
【０１０７】
Ｐ型ディープウェル領域１３３は、Ｐ型拡散層１３１に比較してＰ型不純物の濃度が高い領域であり、電位が固定されていないフローティング状態でもよいし、電位が固定されている状態でもよい。保護素子１４１乃至１４３を構成するＮ型ディープウェル領域９３は共通化されている。
【０１０８】
保護素子１４１乃至１４３を構成するＰ型拡散層１３１とＮ型半導体基板１１との間の電流-電圧特性は、第２の構成例と同様である。
【０１０９】
したがって、該第４の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１１０】
＜第５の実施の形態＞
次に、図２７は、本技術の第５の実施の形態である半導体装置の構成例（第５の構成例）を示す断面図である。
【０１１１】
該第５の構成例は、図６に示された第１の構成例からBOX層１３を省略したものである。すなわち、該第５の構成例におけるＮ型MOSFET１４は、Ｐ型半導体基板１０上のＰ型ウェル領域１１の上に直接形成されたBulk構造を有する。
【０１１２】
該第５の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１１３】
＜第６の実施の形態＞
次に、図２８は、本技術の第６の実施の形態である半導体装置の構成例（第６の構成例）を示す断面図である。
【０１１４】
該第６の構成例は、図１６に示された第２の構成例からBOX層１３を省略したものである。すなわち、該第６の構成例におけるＮ型MOSFET１４は、Ｐ型半導体基板１０上のＰ型ウェル領域１１の上に直接形成されたBulk構造を有する。
【０１１５】
該第６の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１１６】
＜第７の実施の形態＞
次に、図２９は、本技術の第７の実施の形態である半導体装置の構成例（第７の構成例）を示す断面図である。
【０１１７】
該第７の構成例は、図８に示された第１の構成例の第１の変形例におけるＮ型MOSFET１４をＰ型MOSFET５１に置換したものである。
【０１１８】
該第７の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１１９】
＜第８の実施の形態＞
次に、図３０は、本技術の第８の実施の形態である半導体装置の構成例（第８の構成例）を示す断面図である。
【０１２０】
該第８の構成例は、図１８に示された第２の構成例の第１の変形例におけるＮ型MOSFET１４をＰ型MOSFET５１に置換したものである。
【０１２１】
該第８の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１２２】
＜第９の実施の形態＞
次に、図３１は、本技術の第９の実施の形態である半導体装置の構成例（第９の構成例）を示す断面図である。
【０１２３】
該第９の構成例は、図６に示された第１の構成例におけるBOX層１３下のＰ型ウェル領域１１を囲むように、Ｐ型半導体基板１０とＰ型ウェル領域１１の間にＮ型ディープウェル領域１５１を形成するとともに、Ｐ型ウェル領域１１の横方向にＮ型ウェル領域１５２を形成したものである。さらに、Ｎ型ウェル領域１５２とＮ型ウェル領域６２を分離するため、両者間にはＰ型ウェル領域１５３が形成されている。
【０１２４】
該第９の構成例も、第１の構成例と同様の作用、効果を得ることができる。
【０１２５】
＜本実施の形態の適用例＞
上述した第１乃至第９の構成例およびこれらの変形例（以下、一括して本実施の形態と称する）については、電子基板上にMOSFETが搭載されている様々な種類の電子機器に適用することができる。具体的には、CMOSイメージセンサ、サーバ用CPU、ＰＣ用CPU、ゲーム機用CPU、モバイル機器、計測機器、ＡＶ機器、通信機器、各種家電製品等に適用できる。
【０１２６】
例えば、CMOSイメージセンサにおいては、画素アレイから出力されるアナログの電圧信号をＡＤ変換するADCのコンパレータに適用できる。
【０１２７】
なお、本実施の形態を電子機器に適用する場合、上述した第１乃至第９の構成例およびこれらの変形例を適宜組み合わせて適用してもよい。
【０１２８】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２９】
本技術は以下のような構成も取ることができる。
（１）
半導体基板に形成された被保護素子としてのMOSFETと、
前記半導体基板に形成された前記被保護素子に対する電気的なダメージを抑止する保護素子とを備え、
前記保護素子は、
前記半導体基板と、
前記半導体基板の上に形成された１層以上のウェル領域と、
前記ウェル領域の上に形成された拡散層とから構成される
半導体装置。
（２）
前記保護素子は、
前記半導体基板と、
前記半導体基板と逆導電型の前記ウェル領域と、
前記半導体基板と同一導電型の前記拡散層とから構成される
前記（１）に記載の半導体装置。
（３）
前記ウェル領域はフローティング状態である
前記（１）または（２）に記載の半導体装置。
（４）
前記保護素子は、
前記MOSFETのドレイン層に接続されている第１の保護素子と、
前記MOSFETのゲート電極に接続されている第２の保護素子と、
前記MOSFETのソース層に接続されている第３の保護素子とから成り、
前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されている
前記（１）から（３）のいずれかに記載の半導体装置。
（５）
前記第２の保護素子を構成する前記ウェル領域は、前記第１の保護素子を構成する前記ウェル領域、または前記第３の保護素子を構成する前記ウェル領域の少なくとも一方と共通化されている
前記（４）に記載の半導体装置。
（６）
前記第１乃至第３の保護素子をそれぞれ構成する前記ウェル領域は、互いに分離されている
前記（４）に記載の半導体装置。
（７）
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されている
前記（４）から（６）のいずれかに記載の半導体装置。
（８）
前記保護素子は、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、
前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、
前記半導体基板と逆導電型の前記拡散層とから構成される
前記（１）に記載の半導体装置。
（９）
前記第２のウェル領域はフローティング状態である
前記（８）に記載の半導体装置。
（１０）
前記第１のウェル領域はフローティング状態である
前記（８）または（９）に記載の半導体装置。
（１１）
前記第１のウェル領域は電位固定状態である
前記（８）または（９）に記載の半導体装置。
（１２）
前記保護素子は、
前記MOSFETのドレイン層に接続されている第１の保護素子と、
前記MOSFETのゲート電極に接続されている第２の保護素子と、
前記MOSFETのソース層に接続されている第３の保護素子とから成り、
前記第１乃至第３の保護素子をそれぞれ構成する前記拡散層は、互いに分離されている
前記（８）から（１１）のいずれかに記載の半導体装置。
（１３）
前記第２の保護素子を構成する前記第２のウェル領域は、前記第１の保護素子を構成する前記第２のウェル領域、または前記第３の保護素子を構成する前記第２のウェル領域の少なくとも一方と共通化されている
前記（８）に記載の半導体装置。
（１４）
前記第１乃至第３の保護素子をそれぞれ構成する前記第２のウェル領域は、互いに分離されている
前記（８）に記載の半導体装置。
（１５）
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、共通化されている
前記（８）から（１４）のいずれかに記載の半導体装置。
（１６）
前記第１乃至第３の保護素子をそれぞれ構成する前記第１のウェル領域は、互いに分離されている
前記（８）から（１４）のいずれかに記載の半導体装置。
（１７）
前記第１乃至第３の保護素子のうち、前記第１の保護素子または前記第３の保護素子が省略されている
前記（８）から（１６）のいずれかに記載の半導体装置。
（１８）
前記MOSFETの下に形成されている埋め込み絶縁層をさらに備える
前記（１）から（１７）のいずれかに記載の半導体装置。
（１９）
半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の前記ウェル領域と、
前記ウェル領域の上に形成され、前記半導体基板と同一導電型の前記拡散層と
から構成される保護素子。
（２０）
半導体基板に形成された被保護素子に対する電気的なダメージを抑止する保護素子において、
前記半導体基板と、
前記半導体基板の上に形成され、前記半導体基板と逆導電型の第１のウェル領域と、
前記第１のウェル領域の上に形成され、前記半導体基板と同一導電型の第２のウェル領域と、
前記第２のウェル領域の上に形成され、前記半導体基板と逆導電型の前記拡散層と
から構成される保護素子。
【符号の説明】
【０１３０】
１０  Ｐ型半導体基板，  １１  Ｐ型ウェル領域，  １２  Ｎ型拡散層，  １３  BOX層，  １４  Ｎ型MOSFET，  ２１乃至２３  保護ダイオード，  ３１  ソース層，  ３２  ドレイン層，  ３３  チャネル層，  ３４  ゲート絶縁膜，  ３５  ゲート電極，  ５１  Ｐ型MOSFET，  ５２  Ｐ型拡散層，  ５３  N型ウェル領域，  ６１  Ｐ型拡散層，  ６２  N型ウェル領域，  ６３  Ｎ型ウェル領域，  ６４  Ｐ型ウェル領域，  ７１乃至７３  保護素子，  ９１  Ｎ型拡散層，  ９２  Ｐ型ウェル領域，  ９３  Ｎ型ディープウェル領域，  ９４  Ｎ型ウェル領域，  １０１乃至１０３  保護素子，  １１１  Ｎ型半導体基板，  １１２  Ｎ型拡散層，  １１３  Ｐ型ウェル領域，  １１４  Ｎ型ウェル領域，  １２１乃至１２３  保護素子，  １３１  Ｐ型拡散層，  １３２  Ｎ型ウェル領域，  １３３  Ｐ型ディープウェル領域，  １３４  Ｐ型ウェル領域，  １３５  Ｎ型ウェル領域，  １４１乃至１４３  保護素子，  １５１  Ｎ型ディープウェル領域，  １５２  Ｎ型ウェル領域，  １５３  Ｐ型ウェル領域
【図１】
2018098375.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2018098375.tif 000010
【図９】
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【図１０】
2018098375.tif 000012
【図１１】
2018098375.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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