(57)【要約】      （修正有）【課題】低導通損失と低リカバリー損失を両立した性能を有し低消費電力化が可能な半導体装置及びそれを用いた電力変換装置を提供する。【解決手段】半導体装置１００において、アノード領域は順に、Ｐ−型の第１アノード領域２９と、Ｎ型のウェル領域と、Ｐ型の第２アノード領域２７とを有する。第１アノード領域は、ウェル領域により第２アノード領域及びアノード電極６と分離されており、ウェル領域及び第２アノード領域は共に、アノード電極に接続され、かつ、半導体基板７と分離されており、第１アノード領域、ウェル領域及び第２アノード領域は、ゲート絶縁膜２を介してゲート電極１に隣接し、アノード電極に対しゲート電極に負バイアスが印加された際、ウェル領域のうちゲート絶縁膜と接する部分に反転層が形成され、かつ、カソード電極９に対しアノード電極に正バイアスが印加された際、ウェル領域に形成される反転層からドリフト層に正孔が注入される。【選択図】図１Ａ
2018117044.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１表面側に設けられた第１導電型のカソード領域と、
前記半導体基板の前記第１表面側とは反対側の第２表面側に設けられたアノード領域と、
前記アノード領域の前記第２表面側に隣接するアノード電極と、
ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、を備えた半導体装置であって、
前記ゲート電極は前記第２表面から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部に、前記ゲート絶縁膜に囲われ、
前記アノード領域は、前記第１表面側から前記第２表面側に向かって順に、第２導電型の第１アノード領域と、第１導電型のウェル領域と、第２導電型の第２アノード領域と、を含んで構成され、
前記第１アノード領域は、前記ウェル領域により前記第２アノード領域および前記アノード電極と分離されており、
前記ウェル領域および前記第２アノード領域は共に、前記アノード電極に接続され、かつ、前記半導体基板と分離されており、
前記第１アノード領域、前記ウェル領域、および前記第２アノード領域は共に、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記アノード電極に対し前記ゲート電極に負バイアスが印加された際、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に反転層が形成され、かつ前記カソード電極に対し前記アノード電極に正バイアスが印加された際、前記ウェル領域に形成される反転層から前記ドリフト層に正孔が注入されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１アノード領域、ウェル領域、第２アノード領域は、２つの前記ゲート電極に挟まれるように設けられ、
前記第１アノード領域、ウェル領域、第２アノード領域は前記第２表面側に複数設けられ、
前記第１アノード領域、ウェル領域、第２アノード領域を挟む２つの前記ゲート電極の間隔は、前記ゲート電極と前記ゲート電極の各々に隣接する他のゲート電極との間隔よりも狭いことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ゲート電極は、一つの前記トレンチの相異なる側壁に接しており、
前記第２表面側から前記第１表面側に向かって幅が広くなるサイドウォール形状のサイドゲート型ゲート電極であることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置であって、
前記カソード領域に、キャリアのライフタイム制御を行うライフタイム制御領域が設けられていることを特徴とする半導体装置。
【請求項５】
請求項２から４のいずれか１項に記載の半導体装置であって、
当該半導体装置に順方向電流が流れる導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記ゲート電極は、前記第１アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間において、前記ゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低い電圧が印加され、
当該半導体装置が非導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とする半導体装置。
【請求項６】
請求項２から４のいずれか１項に記載の半導体装置であって、
前記ゲート電極は、一部のゲート電極が第１ゲート端子に接続されていると共に、残部のゲート電極が第２ゲート端子に接続され、前記一部のゲート電極と前記残部のゲート電極とは前記第１、第２ゲート端子を介して互いに独立した制御が可能であることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
当該半導体装置に順方向電流が流れ導通期間において、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第１ゲート端子に接続される一部のゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低く、かつ前記ウェル領域に反転層を形成する閾値電圧よりも高いバイアスが印加されることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第２ゲート端子に接続される残部のゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低いバイアスが印加されることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
当該半導体装置が非導通期間において、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第１ゲート端子に接続される一部のゲート電極、もしくは、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される残部のゲート電極とが、前記第１アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加されることを特徴とする半導体装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体装置であって、
当該半導体装置に、駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とする半導体装置。
【請求項１２】
請求項１から１０のいずれか１項に記載の半導体装置であって、
当該半導体装置に、第１のゲート端子と第２のゲート端子とを有し前記第１のゲート端子と前記第２のゲート端子に、それぞれ互いに異なる駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造とその製造方法に係り、特に、電力制御用のパワー半導体デバイスに適用して有効な技術に関する。
【背景技術】
【０００２】
地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT(Insulated Gate Bipolar Transistor)と、整流機能を果たすダイオードを主としたパワー半導体デバイスの低消費電力化が求められている。
【０００３】
図２１に、インバータの部分回路図を示す。絶縁ゲート端子71を有するIGBT70には、IGBT70と逆並列にダイオード72が接続されている。インバータは、電圧源69から電力が供給され、IGBT70の絶縁ゲート71に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷68に供給する電力を制御する構成となっている。なお、誘導性負荷68は、例えばモータ(電動機)である。
【０００４】
IGBT70とダイオード72は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生するため、インバータを小型化・高効率化するにはIGBT70とダイオード72の導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、IGBTから発生するターンオン損失とターンオフ損失、ターンオン時にダイオードから発生するリカバリー損失から構成される。
【０００５】
ダイオードの導通損失とリカバリー損失を低減する技術として、特許文献１，２に記載のスイッチ機能を有するダイオードを並列に接続するダイオードに関する技術が知られている。例えば特許文献１記載のダイオードは、常時接続のダイオードと制御ゲートで導通・非導通を制御できるスイッチ付きダイオードを並列接続した構造で構成される。図２２は、特許文献１に記された、常時接続のダイオードと、MOSFETスイッチによる導通・非導通の制御機能を付したダイオードを並列接続した従来のダイオードである。低濃度なN型不純物から成るカソードドリフト層81は、カソード電極83と電気的に接続するための高濃度のN+型カソード層82が配置される。
【０００６】
またカソードドリフト層81の上面には、P型の不純物から成るP型アノード層89と、N型の不純物から成るN型ウェル層88と、P型アノード層87と、N型ウェル層88とP型アノード層87に接触するアノード電極80が配置される。また、P型アノード層87，89とN型ウェル層88に接するゲート絶縁膜85とゲート電極86から成る絶縁ゲートが配置される。また、P型アノード層89が形成されていない領域において、P型アノード補助層90が配置され、その上部にアノード電極80が配置される。
【０００７】
P型アノード補助層90が配置される領域においては、アノード電極80からカソードドリフト層81を介しカソード電極83に接続するダイオードが形成される。一方、P型アノード層89が配置される領域においては、ゲート電極86への電圧信号によってN型ウェル層88のゲート酸化膜85と接する領域において、キャリア濃度を変調制御することができ、これによって、P型アノード層87とN型カソードドリフト層81によるダイオードの導通・非導通をゲート電圧で制御することが可能である。このように、特許文献１のダイオードは、常時接続のダイオード部121と、MOSFETスイッチによる導通・非導通の制御機能を付したダイオード部122とを並列接続した構造から構成される。
【０００８】
ダイオードが導通状態においては、制御ゲートにオン電圧信号を与え、MOSFETスイッチ付きダイオード部122を導通させることで、アノードからカソードドリフト層内に注入する正孔キャリア濃度を高めることができ、順方向電圧を低減することができる。一方、ダイオードが、導通状態から非導通状態に移行するリカバリー状態の直前においては、制御ゲートにオフ電圧信号を与え、スイッチ付きダイオード部を非導通させることで、P型アノード層87からカソードドリフト層81に注入するキャリアを抑止し、カソードドリフト層81内のキャリア濃度を低減させることで、ダイオードに印加される逆方向電圧に起因するリカバリー電流を低減することができる。
【０００９】
このように、アノードからの正孔注入効率を制御ゲートに印加する電圧により制御できるので、導通損失に係る順方向電圧とリカバリー損失のトレードオフを改善することができる。
【００１０】
また、特許文献２記載のダイオードは、特許文献１と同じく常時接続のダイオードと制御ゲートで導通・非導通を制御できるスイッチ付きダイオードとを並列接続した構造で構成されるが、そのゲートの形状に特徴を有する。図２３は、特許文献２に記された従来のダイオードである。ゲート電極86及びそれを取り囲むゲート酸化膜85は、トレンチ埋め込み形状であり、これにより、ダイオードの導通・非導通を制御できるスイッチは縦型のMOSFET構造により構成される。このように、特許文献２記載のダイオードは、常時接続のダイオード部121と、トレンチ埋め込み形状のゲートで構成される縦型のMOSFETスイッチによる導通・非導通の制御機能を付したダイオード部122とを並列接続した構造から構成される。
【００１１】
特許文献１に記載される横型のMOSFET形状に対し、特許文献２に記載される縦型のMOSFET形状では、P型アノード層87からの正孔キャリアの注入方向をカソード電極88の配置方向に対して垂直であり、オン抵抗を低くできる特長がある。従って、導通時の順方向電圧を、特許文献１のダイオードに比較しさらに下げることが可能で、これにより導通損失に係る順方向電圧とリカバリー損失のトレードオフ特性関係を改善してきた。
【００１２】
しかし、図２２，２３のダイオードでは、ゲート電圧に関わりなく常時接続のダイオード部121におけるP型アノード補助層90から正孔キャリアが注入される為、
リカバリー状態の直前にスイッチ付きダイオード部122を非導通にしてもカソードドリフト層81内の正孔キャリアが残存する。この正孔キャリアの存在によってリカバリー電流の低減には限界があり、これら構造による更なるダイオードの導通損失とリカバリー損失のトレードオフ特性の改善は難しかった。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平９−１０７０９７号公報
【特許文献２】特開２０１２−１４６９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、従来に示されたダイオードに対し、順方向電圧降下の低減とリカバリー電流の低減のトレードオフ関係をさらに改善し、ダイオードの導通損失とスイッチング損失を同時に低減することである。そして、低消費電力化が可能な半導体装置とそれを適用した電力変換装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明は、半導体装置、及びそれを用いた電力変換装置において、第１導電型の半導体基板と、
前記半導体基板の第１表面側に設けられた第１導電型のカソード領域と、
前記半導体基板の前記第１表面側とは反対側の第２表面側に設けられたアノード領域と、
前記アノード領域の前記第２表面側に隣接するアノード電極と、
ゲート絶縁膜を介して前記アノード領域に隣接するゲート電極と、を備えた半導体装置であって、
前記ゲート電極は前記第２表面から前記アノード領域を貫通して前記カソード領域まで達するトレンチの内部に、前記ゲート絶縁膜に囲われ、
前記アノード領域は、前記第１表面側から前記第２表面側に向かって順に、第２導電型の第１アノード領域と、第１導電型のウェル領域と、第２導電型の第２アノード領域と、を含んで構成され、
前記第１アノード領域は、前記ウェル領域により前記第２アノード領域および前記アノード電極と分離されており、
前記ウェル領域および前記第２アノード領域は共に、前記アノード電極に接続され、かつ、前記半導体基板と分離されており、
前記第１アノード領域、前記ウェル領域、および前記第２アノード領域は共に、前記ゲート絶縁膜を介して前記ゲート電極に隣接し、
前記アノード電極に対し前記ゲート電極に負バイアスが印加された際、前記ウェル領域のうち前記ゲート絶縁膜と接する部分に反転層が形成され、かつ前記カソード電極に対し前記アノード電極に正バイアスが印加された際、前記ウェル領域に形成される反転層から前記ドリフト層に正孔が注入されることを特徴とするものである。
【００１６】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
前記第１アノード領域、ウェル領域、第２アノード領域は、２つの前記ゲート電極に挟まれるように設けられ、
前記第１アノード領域、ウェル領域、第２アノード領域は前記第２表面側に複数設けられ、
前記第１アノード領域、ウェル領域、第２アノード領域を挟む２つの前記ゲート電極の間隔は、前記ゲート電極と前記ゲート電極の各々に隣接する他のゲート電極との間隔よりも狭いことを特徴とするものである。
【００１７】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
前記ゲート電極は、一つの前記トレンチの相異なる側壁に接しており、
前記第２表面側から前記第１表面側に向かって幅が広くなるサイドウォール形状のサイドゲート型ゲート電極であることを特徴とするものである。
【００１８】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
前記カソード領域に、キャリアのライフタイム制御を行うライフタイム制御領域が設けられていることを特徴とするものである。
【００１９】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置に順方向電流が流れる導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記ゲート電極は、前記第１アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間において、前記ゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低い電圧が印加され、
当該半導体装置が非導通期間において、前記ゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とするものである。
【００２０】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
前記ゲート電極は、一部のゲート電極が第１ゲート端子に接続されていると共に、残部のゲート電極が第２ゲート端子に接続され、前記一部のゲート電極と前記残部のゲート電極とは前記第１、第２ゲート端子を介して互いに独立した制御が可能であることを特徴とするものである。
【００２１】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置に順方向電流が流れ導通期間において、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加され、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第１ゲート端子に接続される一部のゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低く、かつ前記ウェル領域に反転層を形成する閾値電圧よりも高いバイアスが印加されることを特徴とするものである。
【００２２】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第２ゲート端子に接続される残部のゲート電極は、前記第１アノード領域に反転層を形成する閾値電圧よりも低いバイアスが印加されることを特徴とするものである。
【００２３】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置が非導通期間において、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される前記残部のゲート電極は、前記ウェル領域に反転層を形成する負バイアスが印加されることを特徴とするものである。
【００２４】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置が導通状態から非導通状態へ移行する期間の前において、前記第１ゲート端子に接続される一部のゲート電極、もしくは、前記第１ゲート端子に接続される一部のゲート電極と前記第２ゲート端子に接続される残部のゲート電極とが、
前記第１アノード領域に反転層を形成する正バイアスまたはゼロバイアスが印加されることを特徴とするものである。
【００２５】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置に、駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とするものである。
【００２６】
更に、本発明は半導体装置、及びそれを用いた電力変換装置において、
当該半導体装置に、第１のゲート端子と第２のゲート端子とを有し前記第１のゲート端子と前記第２のゲート端子に、それぞれ互いに異なる駆動信号を印加することのできる絶縁ゲート型バイポーラトランジスタから構成されるスイッチング素子が接続され、電力変換機能を有することを特徴とするものである。
【発明の効果】
【００２７】
本発明によれば、ダイオードに順方向電流が流れる導通時には、ゲート端子への印加バイアスによって小さな順方向電圧降下で電流を流すことができ、また、ダイオードが導通状態から非導通状態へ移行する期間リカバリー状態の直前において、ゲートへの印加バイアスによってキャリア濃度を低減することができ、リカバリー電流も低減することができる。従って、ダイオードの導通損失とリカバリー損失を共に下げることができるので、従来に示された半導体装置に対し、より低消費電力化が可能な半導体装置、及びそれを用いた電力変換装置を提供できる。
【００２８】
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の第１の実施例である半導体装置の断面図である。
【図１Ｂ】本発明の第１の実施例である半導体装置の、複数配置された絶縁ゲート部の断面図である。
【図２】本発明の第１の実施例である半導体装置において、ゲート−アノード間に負電圧、ダイオードに順方向電圧が印加された際のキャリア分布を概念的に示す図である。
【図３】本発明の第１の実施例である半導体装置において、ゲート−アノード間に正電圧、ダイオードに順方向電圧が印加された際のキャリア分布を概念的に示す図である。
【図４】本発明の第１の実施例である半導体装置が示す順方向特性の図である。
【図５】本発明の第１の実施例である半導体装置のリカバリー特性を評価する回路の回路構成を示す図である。
【図６】本発明の第１の実施例である半導体装置が示すリカバリー時の電流と電圧の過渡特性と、それに適用する導通状態から逆方向状態に推移する際のゲート駆動シーケンスを示す図である。
【図７】本発明の第２の実施例である半導体装置の断面図である。
【図８Ａ】本発明の第３の実施例である半導体装置の断面図である。
【図８Ｂ】本発明の第３の実施例である半導体装置の、複数配置された絶縁ゲート部の断面図である。
【図９Ａ】本発明の第１の実施例である半導体装置において、リカバリー時の正孔キャリアの動きを概念的に示す図である。
【図９Ｂ】本発明の第３の実施例である半導体装置において、リカバリー時の正孔キャリアの動きを概念的に示す図である。
【図１０Ａ】本発明の第４の実施例である半導体装置の断面図である。
【図１０Ｂ】本発明の第４の実施例である半導体装置の、複数配置された絶縁ゲート部の断面図である。
【図１１Ａ】本発明の第５の実施例である半導体装置の断面図である。
【図１１Ｂ】本発明の第５の実施例である半導体装置の平面配置図である。
【図１２Ａ】本発明の第５の実施例の変形例その１である半導体装置の断面図である。
【図１２Ｂ】本発明の第５の実施例の変形例その１である半導体装置の平面配置図である。
【図１３Ａ】本発明の第５の実施例の変形例その２である半導体装置の断面図である。
【図１３Ｂ】本発明の第５の実施例の変形例その２である半導体装置の平面配置図である。
【図１４】本発明の第５の実施例と変形例に適用するゲート駆動シーケンスその１を示す図である。
【図１５】本発明の第５の実施例と変形例に適用するゲート駆動シーケンスその２を示す図である。
【図１６】本発明の第５の実施例と変形例に適用するゲート駆動シーケンスその３を示す図である。
【図１７】本発明の第５の実施例と変形例に適用するゲート駆動シーケンスその４を示す図である。
【図１８】本発明の第６の実施例である電力変換装置の回路構成を示す図である。
【図１９】本発明の第６の実施例の変形例その１である電力変換装置の回路構成を示す図である。
【図２０】本発明の第６の実施例の変形例その２である電力変換装置の回路構成を示す図である。
【図２１】従来技術を適用した電力変換装置の回路構成を示す図である。
【図２２】特許文献１に記載の従来技術を適用した半導体装置の断面図である。
【図２３】特許文献２に記載の従来技術を適用した半導体装置の断面図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施例について説明する。なお、図中、N-、N、N+という表記は、半導体層がN型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。また、P-、Pという表記は、半導体層がP型であることを示し、かつこの順に不純物濃度が相対的に高いことを示す。
【実施例１】
【００３１】
本発明の第１実施形態の絶縁ゲート型（ゲート制御型）の半導体装置100を、図１Ａおよび図１Ｂを参照して説明する。図１Ａ，図１Ｂは本実施例の絶縁ゲート型の縦型半導体装置の断面図である。図１Ａは２つのトレンチゲート型の絶縁ゲート3の近傍を部分的に示し、図１Ｂはトレンチゲート型の絶縁ゲート3が複数個（ここでは４つの絶縁ゲート3を表示）配置されている様子を示している。
【００３２】
本実施例は、トレンチゲート制御型のダイオードであり、N-型カソードドリフト層7、N-型カソードドリフト層7に縦方向で隣接するP-型アノード層4、P-型アノード層4とは反対側においてN-型カソードドリフト層7と縦方向で隣接するN+型カソード層8を備える。さらに、P-型アノード層4の上部には、N型ウェル層29が隣接し、その上部にP型アノード層27が存在する。そしてこれらP-型アノード層4、N型ウェル層29、P型アノード層27は、ゲート絶縁膜（ゲート酸化）2を介して、ゲート電極1を有するトレンチゲート型の絶縁ゲート3と接している。
【００３３】
つまり、アノード領域は、下層から上層に向かって順に、P-型アノード層4と、N型ウェル層29と、P型アノード層27と、を含んで構成されている。
【００３４】
アノード電極6は、下に凸のトレンチ形状を有して、P型アノード層27とN型ウェル層29と接しており、P-型アノード層4とはN型ウェル層29を介して電気的に分離されている。また、アノード電極6は、ショットキーもしくはオーミック接触（障壁）28によって、P型アノード層27と電気的に接続され、カソード電極9は、N+型カソード層8とオーミック接触30によって、電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
【００３５】
つまり、アノード電極6は、上層から下層に向かって凸形状を有し、かつ、P型アノード層27と接する位置はN型ウェル層29と接する位置より上層側になるように形成されている。また、N型ウェル層29およびP型アノード層27は共に、アノード電極6と電気的に接続され、かつ、半導体基板とは電気的に分離されて形成されている。
【００３６】
次に、本実施例の半導体装置100の動作について、図２および図３を参照して説明する。図２は、ゲート電極1に負電圧31を印加し、さらにカソード電極9とアノード電極6の間に導通させる順方向電圧13を印加した際の正孔キャリアの分布を模式的に示す。ゲート電極1に、をアノード電極6に対して負電位とすることで、P-型アノード層4とP型アノード層27とゲート絶縁膜2の界面に正孔蓄積層73が形成される。また、N型ウェル層29のゲート絶縁膜2界面では、ゲート電圧による反転化が生じて、同様に正孔蓄積層73が形成される。
【００３７】
この正孔蓄積層73を経由して、アノード電極6からP-型アノード層27に正孔が注入され、さらに正孔蓄積層73を介しN-型ドリフト層7に正孔74が注入される。そして、N-型ドリフト層7において、注入された正孔74に誘発され、N+型カソード層8から電子75が注入されて、伝導度変調が生じて順方向電圧（VF）が低下する。したがって、本構造の半導体装置100とゲート電圧の制御によって、ダイオード導通時の導通損失を低減することができる。
【００３８】
一方、ゲート電圧に正電圧14を印加した際の動作を、図３を用いて説明する。ゲート電極1をアノード電極6に対して正電位とすることで、N型ウェル層29とゲート絶縁膜2の界面に電子蓄積層32が形成される。またP-型アノード層4のゲート絶縁膜2界面では、ゲート電圧による反転化が生じて、同様に電子蓄積層32が形成される。この電子蓄積層32とN型ウェル層29を介して、N-型カソードドリフト層7からアノード電極6へ電子33が引き抜かれ、N-型カソードドリフト層7での伝導度変調は抑制され、キャリア濃度が低下し順方向電圧（VF）が上昇する。すなわち、本構造はゲート電圧によって高速かつ低損失なリカバリースイッチングを可能とする内部状態へ移行することが可能である。
【００３９】
なお、ゲート電圧は、正電圧14ではなく、ゼロバイアスにおいても、N型ウェル層29とゲート絶縁膜2の界面、及びP-型アノード層4のゲート絶縁膜2界面に生成される電子の濃度を、負電圧を印加した場合に対し高めることができ、これによりN-型カソードドリフト層7から電子を引き抜いて、N-型カソードドリフト層7での伝導度変調を抑制し、キャリア濃度を低減できる効果を有する。
【００４０】
また本発明では、ゲートを有したダイオード部のみから構成され、先行技術文献１、２によって開示される常時接続のダイオード部は並列に接続されておらず、N-型カソードドリフト層7のキャリア濃度は、ゲート電圧によって完全に制御され、そのキャリア濃度のゲート電圧による制御性が従来に対し高い特長を有する。
【００４１】
図４に、本発明を適用したダイオードの順方向特性を示す。ゲート電圧に負電圧を印加することで、アノードから正孔が高濃度に注入されてドリフト層内部で伝導度変調が促進される為、低い順方向電圧で高い電流密度を流すことができる。ゲート電圧にゼロバイアスを印加した場合では、アノードからの正孔の注入が抑制され、アノードへ電子が吸収されてドリフト層内部での伝導度変調が抑制される為、順方向電圧がゲート電圧に負電圧を印加した場合に対し上昇する。またゲート電圧に正電圧を印加した場合では、その変化が顕著に観られ、ドリフト層内部のキャリア濃度はさらに低減し、順方向電圧はさらに上昇する。
【００４２】
このように、ゲート電圧によって、低い導通損失特性を導出することができるとともに、より高速でかつ低損失なリカバリースイッチング特性を生み出す内部状態へ移行することが可能である。また、本発明では、図１、３に示す様にアノード電極6が下に凸形状を有し、N型ウェル層29に接触する構造を有しており、N型ウェル層29のゲート酸化膜2からアノード電極6に至る電子の電流経路が短く、ゲート電圧にゼロバイアスもしくは正電圧を印加し電子電流が流れる際の、N型ウェル層29での電圧降下を抑制できる。
【００４３】
したがって、P型アノード層27、N型ウェル層29、P-型アノード層4から構成される寄生PNPバイポーラトランジスタは動作しにくく、ラッチアップ耐量が高い特長を有する。（ラッチアップしにくくなる。）その結果、ダイオードに高い電流密度が流れた場合においても、ラッチアップすることなく正孔注入を抑止できることからVFが高く、低キャリア濃度のドリフト領域を形成することが可能である。
【００４４】
次に、図５と図６を参照して、導通時及びリカバリースイッチング時における本発明の効果を説明する。図５に、直流電源から交流出力を生み出す電力変換装置の動作を想定したダイオードのリカバリー特性を評価する為の評価回路の回路図を示す。直流電源47に対し、本発明を適用したダイオード100と対アームのIGBT50を直列に接続し、また誘導性負荷48をダイオード100に並列に接続する。IGBT50のゲートの入力信号42に応じ、誘導性負荷48の両端に交流出力電圧を生じさせる評価回路である。
【００４５】
図６は、本発明を適用したダイオード100に流れる電流107、カソード・アノード間電圧99、ダイオード100の入力信号41を示している。期間108においては、対アームのIGBT50はオフ状態であり、ダイオード100と誘導性負荷48には還流電流が流れ、ダイオード100は導通状態である。期間109は、対アームのIGBT50のゲートの入力信号42がオンとなり、ダイオード100に流れていた誘導性負荷48との還流電流が急峻になくなると同時に、ダイオード100のカソード−アノード間の電圧が電源電圧47へ上昇し、ダイオードは急速に導通状態から逆方向状態に推移する。
【００４６】
ここで、ダイオード100には、伝導度変調に寄与していた少数キャリアである正孔がアノード電極へ戻ることで、リカバリー電流と呼ぶ大電流が発生し、印加される高電圧によってスイッチング損失が発生する。この過渡的な状態をリカバリー状態と呼ぶ。期間110は、対アームのIGBT50はオン状態であり、ダイオード100に直流電源47による高電圧が印加される。以下、ダイオード100が導通状態である期間108及び、リカバリー状態である期間109における本発明の効果を述べる。
【００４７】
ダイオード100が導通状態である期間108においては、本発明を適用したダイオード100のゲートの入力信号41には負電圧123を印加し、正孔を注入して伝導度変調を促進し、低い順方向電圧(VF)による低導通損失特性を生み出すことができる。ここで、ダイオード100に入力する負電圧123は、図２に示す様にN型ウェル層29に、ゲート電圧による反転化が生じて正孔蓄積層73が形成される閾値電圧Vth(N)124よりも低い値が適当である。
【００４８】
次に、ダイオード100がリカバリー状態となる期間109へ移行する直前、即ち、  対アームIGBT50がオンする直前において、本発明を適用したダイオード100のゲートの入力信号41を、負電圧状態からから正電圧146のパルス信号を入力することで、伝導度変調が抑制され、一時的にキャリア量の低く高い順方向電圧(VF)を有した状態44で、リカバリー状態に推移することが可能となる。ここで、正電圧146のパルス信号の入力時間は、電子をゲート電圧とアノード電圧によって引き抜いたことで過剰となったドリフト領域の正孔が消滅し、低キャリア濃度に安定化する時間、すなわち１μsec.〜数１０μsec.が適当である。また、ダイオード100に入力する正電圧146は、図３に示す様にP-型アノード層4に、ゲート電圧による反転化が生じて電子蓄積層32が形成される閾値電圧Vth(P-)125よりも高い値が適当である。
【００４９】
なお、Vth(P-)125の値により、印加する電圧は正電圧146ではなく、ゼロバイアスでも効果を生み出せる場合がある。本発明構造と本制御を適用することにより、ダイオード100に過渡的に流れるリカバリー電流49を、スイッチ機能の無い従来のダイオードもしくは、先行技術文献１、２によるダイオードで生じるリカバリー電流52に対し、大幅に低減することが可能となる。本期間においては、リカバリー電流とカソード−アノード間電圧51が上昇することで、リカバリー損失と呼ぶ電力消費が発生するため、リカバリー電流が下がることは、リカバリー損失を低減できることを示している。
【００５０】
以上より、本発明を適用することで、低導通損失と低リカバリー損失を両立した低損失なダイオードを実現可能できることを示した。
【実施例２】
【００５１】
本発明の第２実施形態の絶縁ゲート型（ゲート制御型）の半導体装置200を、図７を参照して説明する。図７は本実施例の絶縁ゲート型の縦型半導体装置の断面図であり、トレンチゲート型の絶縁ゲート3が複数個（ここでは４つの絶縁ゲート3を表示）配置されている様子を示している。
【００５２】
本実施例は、トレンチゲート制御型のダイオードであり、N-型カソードドリフト層7、N-型カソードドリフト層7に縦方向で隣接するP-型アノード層4、P-型アノード層4とは反対側においてN-型カソードドリフト層7と縦方向で隣接するN+型カソード層8を備える。さらに、P-型アノード層4の上部には、N型ウェル層29が隣接し、その上部にP型アノード層27が存在する。そしてこれらP-型アノード層4、N型ウェル層29、P型アノード層27は、ゲート絶縁膜（ゲート酸化）2を介して、ゲート電極1を有するトレンチゲート型の絶縁ゲート3と接している。
【００５３】
つまり、アノード領域は、下層から上層に向かって順に、P-型アノード層4と、N型ウェル層29と、P型アノード層27と、を含んで構成されている。
【００５４】
アノード電極6は、下に凸のトレンチ形状を有して、P型アノード層27とN型ウェル層29と接しており、P-型アノード層4とはN型ウェル層29を介して電気的に分離されている。また、アノード電極6は、ショットキーもしくはオーミック接触（障壁）28によって、P型アノード層27と電気的に接続され、カソード電極9は、N+型カソード層8とオーミック接触30によって、電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
【００５５】
つまり、アノード電極6は、上層から下層に向かって凸形状を有し、かつ、P型アノード層27と接する位置はN型ウェル層29と接する位置より上層側になるように形成されている。また、N型ウェル層29およびP型アノード層27は共に、アノード電極6と電気的に接続され、かつ、半導体基板とは電気的に分離されて形成されている。
【００５６】
本実施例は、P-型アノード層4、N型ウェル層29、P型アノード層27を挟む2つのゲート電極3の間隔a126が、各々に隣接する他のゲート電極との間隔b127よりも狭いこと、即ちb>aを特徴とする構造である。ここでa 126とb 127は、N-型カソードドリフト層7と接するゲート酸化膜2の上部にあるゲート電極1の中心間の距離で定義する。
【００５７】
本実施例によれば、ダイオード200が導通状態において、カソード電極9からカソードドリフト層7に注入される電子キャリアがアノード電極6へ抜けることを抑制することがき、a=b、もしくはa>bとした構造よりも、カソードドリフト層7内部での伝導度変調効果を促進できる。従って、ダイオード200に順方向電流が流れる導通状態において、ゲートに負電圧を印加することで順方向電圧を低減できる効果を、本構造を適用することでさらに高めることができる。従って、より低導通損失な性能を有するダイオードを提供することが可能となる。
【実施例３】
【００５８】
本発明の第３実施形態の絶縁ゲート型（ゲート制御型）の半導体装置300を、図８Ａおよび図８Ｂを参照して説明する。図８Ａ，図８Ｂは本実施例の絶縁ゲート型の縦型半導体装置の断面図であり、特に、トレンチに対してゲート電極を側壁にのみ埋め込んだサイドゲート形状に関するものである。図８Ａは２つのサイドゲート型の絶縁ゲート55の近傍を部分的に示し、図８Ｂはサイドゲート型の絶縁ゲート55が複数個（ここでは４つのサイドゲート型の絶縁ゲート55を表示）配置されている様子を示している。
【００５９】
本実施例は、サイドゲート制御型のダイオードであり、N-型カソードドリフト層7、N-型カソードドリフト層7に縦方向で隣接するP-型アノード層4、P-型アノード層4とは反対側においてN-型カソードドリフト層7と縦方向で隣接するN+カソード層8を備える。さらに、本実施例は、サイドゲート型のゲート絶縁膜（ゲート酸化膜）53を介して、P-型アノード層4の表面上に設けられるサイドゲート型のゲート電極54において、P-アノード層4と対向する側には、絶縁膜56が配置され、ゲート電極54に対して片側にしかP-アノード層4が存在しない、いわゆるサイドウォール形状のサイドゲート型の絶縁ゲート55を備えている。さらに、P-型アノード層4の上部には、N型ウェル層29が隣接し、その上部にP型アノード層27が存在する。そしてこれらP-型アノード層4、N型ウェル層29、P型アノード層27は、ゲート絶縁膜53を介して、ゲート電極54を有するサイドゲート型の絶縁ゲート55と接している。
【００６０】
アノード電極6は、下に凸のトレンチ形状を有して、P型アノード層27とN型ウェル層29と接しており、P-型アノード層4とはN型ウェル層29を介して電気的に分離されている。また、アノード電極6は、ショットキーもしくはオーミック接触（障壁）28によって、P型アノード層27と電気的に接続され、カソード電極9は、N+型カソード層8とオーミック接触30によって電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
【００６１】
本実施例のゲート電極は、言い換えると、上層側から下層側に向かって幅が広くなるサイドウォール形状のサイドゲート型ゲート電極として形成されている。また、本実施例のアノード領域は、図８Ｂに示すように、２つのサイドゲート型の絶縁ゲート55に挟まれるように設けられている。また、アノード領域は複数設けられ、アノード領域を挟む２つのサイドゲート型の絶縁ゲート55の間隔は、サイドゲート型の絶縁ゲート55とサイドゲート型の絶縁ゲート55の各々に隣接する他のサイドゲート型の絶縁ゲートとの間隔よりも狭くなるように形成されている。
【００６２】
さらに言い換えると、複数のトレンチのそれぞれの幅は、互いに隣接するトレンチの間隔よりも大きく、複数のトレンチの一つにおいて、一つの絶縁ゲート55が、トレンチの相異なる側壁に接するように形成されている。
【００６３】
本実施例によれば、実施例１に記載されたダイオードよりも、よりリカバリー電流を低減することができる。図９Ａ，図９Ｂに、それぞれ実施例２、実施例３におけるダイオードのリカバリー電流の経路を模式的に示す。実施例２のダイオードのリカバリー電流の経路は、絶縁ゲート3に対して、対向する領域から回りこんでアノード電極6に戻るリカバリー電流の経路57が存在する一方で、本実施例のダイオードにおいては、図９Ｂのように、その電流経路は存在しない。すなわち、リカバリー電流を低減でき、リカバリー損失の低減効果をさらに向上することができる。よって、実施例２のダイオードに対し、導通損失とリカバリー損失をさらに低減した高効率な性能を有するダイオードを実現することができる。
【実施例４】
【００６４】
本発明の第４実施形態の絶縁ゲート型（ゲート制御型）の半導体装置400を、図１０Ａおよび図１０Ｂを参照して説明する。図１０Ａ，図１０Ｂは本実施例の絶縁ゲート型の縦型半導体装置の断面図である。図１０Ａは２つのトレンチゲート型の絶縁ゲート3の近傍を部分的に示し、図１０Ｂはトレンチゲート型の絶縁ゲート3が複数個（ここでは４つの絶縁ゲート3を表示）配置されている様子を示している。
【００６５】
本実施例は、トレンチゲート制御型のダイオードであり、N-型カソードドリフト層7、N-型カソードドリフト層7に縦方向で隣接するP-型アノード層4、P-型アノード層4とは反対側においてN-型カソードドリフト層7と縦方向で隣接するN+型カソード層8を備える。ここで、N-型カソードドリフト層7の内部にはキャリアライフタイムの低減されたN-型カソードドリフト層59が含まれる。さらに、P-型アノード層4の上部には、N型ウェル層29が隣接し、その上部にP型アノード層27が存在する。そしてこれらP-型アノード層4、N型ウェル層29、P型アノード層27は、ゲート絶縁膜（酸化膜）2を介して、ゲート電極1を有するトレンチゲート型の絶縁ゲート3と接している。
【００６６】
アノード電極6は、下に凸のトレンチ形状を有して、P型アノード層27とN型ウェル層29と接しており、P-型アノード層4とはN型ウェル層29を介して電気的に分離されている。また、アノード電極6は、ショットキーもしくはオーミック接触（障壁）28によって、P型アノード層27と電気的に接続され、カソード電極9は、N+型カソード層8とオーミック接触30によって、電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
【００６７】
本実施例によれば、実施例１に記載されたダイオードよりも、ゲートの電圧による内部電荷の注入制御性をさらに向上することができ、またリカバリー電流のさらなる低減が可能である。これは、リカバリー直前の、ゲートに正バイアスを印加し、電子キャリアを引き抜く際において、ドリフト領域に残存する正孔キャリアがドリフト領域内のライフタイム低減領域（図１０Ａの符号59）において、より消滅しやすくなる為である。また、ライフタイム低減領域59によって、カソード電極30から注入される電子の濃度が下がり、N-型カソードドリフト層59での伝導度変調が抑制される為でもある。これによりゲートに印加する電圧で、伝導度変調をより抑制された状態を作り出すことが可能で、逆方向電圧が印加された際のリカバリー電流を更に低減することができ、リカバリー損失の低減が可能である。
【実施例５】
【００６８】
本発明の第５実施形態の絶縁ゲート型（ゲート制御型）の半導体装置500を、図１１Ａおよび図１１Ｂを参照して説明する。図１１Ａは本実施例の絶縁ゲート型の縦型半導体装置の断面図であり、また、図１１Ｂは本実施例の絶縁ゲート型の縦型半導体装置の平面配置図であり、図１１Ｂ中のA-A’部の断面が図１１Ａの断面図に該当する。
【００６９】
本実施例は、トレンチゲート制御型のダイオードであり、N-型カソードドリフト層7、N-型カソードドリフト層7に縦方向で隣接するP-型アノード層4、P-型アノード層4とは反対側においてN-型カソードドリフト層7と縦方向で隣接するN+型カソード層8を備える。さらに、P-型アノード層4の上部には、N型ウェル層29が隣接し、その上部にP型アノード層27が存在する。そしてこれらP-型アノード層4、N型ウェル層29、P型アノード層27は、ゲート絶縁膜（ゲート酸化）2を介して、ゲート電極1を有するトレンチゲート型の絶縁ゲート3と接している。
【００７０】
つまり、アノード領域は、下層から上層に向かって順に、P-型アノード層4と、N型ウェル層29と、P型アノード層27と、を含んで構成されている。
【００７１】
アノード電極6は、下に凸のトレンチ形状を有して、P型アノード層27とN型ウェル層29と接しており、P-型アノード層4とはN型ウェル層29を介して電気的に分離されている。また、アノード電極6は、ショットキーもしくはオーミック接触（障壁）28によって、P型アノード層27と電気的に接続され、カソード電極9は、N+型カソード層8とオーミック接触30によって、電気的に接続される。なお、ここで用いる半導体層は、ケイ素(シリコン：Si)もしくは炭化ケイ素(SiC)から形成され、ゲート絶縁膜2は二酸化ケイ素(SiO2)から形成される。
【００７２】
つまり、アノード電極6は、上層から下層に向かって凸形状を有し、かつ、P型アノード層27と接する位置はN型ウェル層29と接する位置より上層側になるように形成されている。また、N型ウェル層29およびP型アノード層27は共に、アノード電極6と電気的に接続され、かつ、半導体基板とは電気的に分離されて形成されている。
【００７３】
本実施例は、P-型アノード層4、N型ウェル層29、P型アノード層27を挟む2つのゲート電極101と102が、互いに独立した制御が可能である2つの絶縁ゲート103と104から構成されている特徴を有する。図１１Ｂの平面図に示す様に、2つの絶縁ゲート103と104は、各々に独立した電気的な信号を導入できる2つのゲート配線105と106に接続される。ここでゲート配線とゲート電極は、コンタクト層114を介して接続され、また、複数存在するゲート電極は、このコンタクト層114を介して、ゲート配線に束ねられ、2つのゲート配線105と106に与えられた入力信号が、各ゲート電極へ伝達される。
【００７４】
本実施例によれば、ダイオード500が導通時において、2つのゲート配線105と106に、等しい負電圧を与えることで、P-型アノード層4とN型ウェル層29の両絶縁ゲート103と104の界面には、同濃度の正孔蓄積層が形成され、N-型カソードドリフト層7での伝導度変調が促進し、順方向電圧を低減できる。一方、リカバリーの直前において、1つのゲート配線105は負電圧を維持し、もう1つのゲート配線106に正電圧もしくはゼロバイアスの信号を導入することによって、P-型アノード層4とN型ウェル層29の絶縁ゲート104側の界面においては、電子蓄積層が形成され、N-型カソードドリフト層7から伝導度変調に寄与していた電子を引き抜くことができ、キャリア濃度を低減できる。
【００７５】
一方、P-型アノード層4とN型ウェル層29の絶縁ゲート103側の界面においては、正孔蓄積層の形成が維持され、N-型カソードドリフト層7へ正孔が注入される。本構造と本制御によって、リカバリー状態直前における一時的な順方向電圧の上昇、即ち導通損失の上昇を抑制することができ、かつN-型カソードドリフト層7でのキャリア濃度の低減によって、低リカバリー電流性能を導出できる。本構造が示す2つの独立した制御が可能な絶縁ゲートを配置することで、さらに低損失な性能を有するダイオードを実現できる。
【００７６】
図１２Ａおよび図１２Ｂは、本実施例の変形例である絶縁ゲート型の縦型半導体装置501の断面図と平面配置図であり、図１２Ｂ中のA-A’部の断面が図１２Ａの断面図に該当する。
【００７７】
本変形例では、6つの絶縁ゲートが、互いに独立した制御が可能である2つの絶縁ゲート103と104から構成されている特徴を有する。図１２Ｂの平面図に示す様に、2つの絶縁ゲート103と104は、各々に独立した電気的な信号を導入できる2つのゲート配線105と106に接続される。ここでゲート配線とゲート電極は、コンタクト層114を介して接続され、また、複数存在するゲート電極は、このコンタクト層114を介して、ゲート配線に束ねられ、2つのゲート配線105と106に与えられた入力信号が、各ゲート電極へ伝達される。
【００７８】
本変形例では、ゲート配線105に接続される絶縁ゲート103の本数と、ゲート配線106に接続される絶縁ゲート104の本数比が1:2である。2つのゲート配線105と106に対し、導通時は両方のゲート配線に負電圧を与え、リカバリー状態の直前にゲート配線106にのみ、正電圧もしくはゼロバイアスの信号を与える制御方法を固定した場合、2つのゲート配線105と106に接続される絶縁ゲート103と104の本数比によって、リカバリー状態直前のキャリア濃度の調整を図ることが可能となる。
【００７９】
リカバリー状態直前における一時的な順方向電圧上昇による導通損失とリカバリー電流によるリカバリー損失は、共にリカバリー状態の直前におけるN-型カソードドリフト層のキャリア濃度に依存し、その和が最小となる低損失な性能を、2つの絶縁ゲート103と104の本数比を最適に設定することで実現できる。本変形例の図に示す1:2の本数比は一例であり、その最適な比率は、N-型カソードドリフト層の体積に依存し、2つの絶縁ゲート103と104の本数比率を1以上に増加した構造において、本発明が有効である。
【００８０】
図１３Ａおよび図１３Ｂは、本実施例の変形例である絶縁ゲート型の縦型半導体装置502の断面図と平面配置図であり、特に、トレンチに対してゲート電極を側壁にのみ埋め込んだサイドゲート形状に関するものである。また、図１３Ｂ中のA-A’部の断面が図１３Ａの断面図に該当する。
【００８１】
本変形例では、6つのサイドゲート形状を有した絶縁ゲートが、互いに独立した制御が可能である2つの絶縁ゲート115と116から構成されている特徴を有する。図１３Ｂの平面図に示す様に、2つの絶縁ゲート115と116は、各々に独立した電気的な信号を導入できる2つのゲート配線105と106に接続される。ここでゲート配線とゲート電極は、コンタクト層114を介して接続され、また、複数存在するゲート電極は、このコンタクト層114を介して、ゲート配線に束ねられ、2つのゲート配線105と106に与えられた入力信号が、各ゲート電極へ伝達される。
【００８２】
本変形例では、ゲート配線105に接続される絶縁ゲート115の本数と、ゲート配線106に接続される絶縁ゲート116の本数比が1:2である。2つのゲート配線105と106に対し、導通時は両方のゲート配線に負電圧を与え、リカバリー状態の直前にゲート配線106にのみ、正電圧もしくはゼロバイアスの信号を与える制御方法を固定した場合、2つのゲート配線105と106に接続される絶縁ゲート115と116の本数比によって、リカバリー状態直前のキャリア濃度の調整を図ることが可能となる。
【００８３】
リカバリー状態直前における一時的な順方向電圧上昇による導通損失とリカバリー電流によるリカバリー損失は、共にリカバリー状態の直前におけるN-型カソードドリフト層のキャリア濃度に依存し、その和が最小となる低損失な性能を、2つの絶縁ゲート115と116の本数比を最適に設定することで実現できる。本変形例の図に示す1:2の本数比は一例であり、その最適な比率は、N-型カソードドリフト層の体積に依存し、2つの絶縁ゲート115と116の本数比率を1以上に増加した構造において、本発明が有効である。また、本変形例に示すサイドゲート形状の絶縁ゲートでは、実施例３において前述した様に、通常のトレンチゲート形状よりもリカバリー電流を低減でき、さらに小さなリカバリー損失性能を有するダイオードを実現できる。
【００８４】
図１４から図１７は、本実施例の変形例である絶縁ゲート型の縦型半導体装置の駆動方法を示す。図１４は、本発明の一例を適用したダイオードに流れる電流107と、2つのゲート配線105と106に与える入力信号VGs128とVGc129を示す。VGs128は、N型ウェル層29に反転層を形成する閾値電圧Vth(N)124よりも低い電圧を一定に印加することで、正孔蓄積層をN型ウェル層29と絶縁ゲート103または115の界面に形成し、ダイオードが導通期間108においてはその正孔蓄積層からN-型カソードドリフト層7に正孔を注入し、リカバリー期間109においては、その正孔蓄積層を介して正孔を吸収する。
【００８５】
一方、VGc129は、リカバリー状態となる期間109へ移行する直前において、P-型アノード層29に反転層を形成する閾値電圧Vth(P-)125よりも高い電圧を印加することで、電子蓄積層をP-型アノード層29と絶縁ゲート104または116の界面に形成し、N-型カソードドリフト層7内の電子を、その電子蓄積層を介してアノード電極6から吸引することで、伝導度変調を抑制し、キャリア濃度を低減する。次にリカバリー状態となる期間109においては、閾値電圧Vth(P-)125よりも低い電圧に下げることで、P-型アノード層29と絶縁ゲート104または116の界面に形成されていた電子蓄積層の濃度を低減させることで、カソード-アノード間に逆電圧が印加された際のアノード電極からの電子の流入を防止する。この制御により、導通時の低い順方向電圧と低いリカバリー損失を両立した性能を導出できる。
【００８６】
図１５は、リカバリー状態となる期間109へ移行する直前において、VGc129に印加する電圧を閾値電圧Vth(P-)125よりも低い電圧とした制御方法であり、この制御においても、アノード電極からの正孔注入を抑制できることからN-型カソードドリフト層7内のキャリア濃度をリカバリーの直前に低減することができ、リカバリー損失の低減が可能である。また、図１４の制御方法を適用したよりも、リカバリー直前のキャリア濃度が高く、一時的な順方向電圧の上昇を抑制する効果がある。図１６は、リカバリー状態となる期間109へ移行する直前において、VGc129と共にVGs128にも、閾値電圧Vth(P-)125よりも高い電圧を印加する制御方法であり、リカバリー状態直前のキャリア濃度をより低減でき、より小さなリカバリー電流性能を導出できる。
【００８７】
図１７は、リカバリー期間109において、VGc129、VGs128ともに、閾値電圧Vth(P-)125よりも低い電圧を印加する制御方法であり、P-型アノード層29と絶縁ゲート103、104、115、116の界面に形成されていた電子蓄積層の濃度を低減させることで、カソード-アノード間に逆電圧が印加された際のアノード電極からの電子の流入を防止し、安定した低リカバリー電流特性を導出できる。
【００８８】
なお、図１４から図１７において、VGc129、もしくはVGs128に、正電圧146を印加し、低キャリア濃度化するのに必要な時間111は、電子をゲート電圧とアノード電圧によって引き抜いたことで過剰となったドリフト領域の正孔が消滅し、低キャリア濃度に安定化する時間、すなわち１μsec.〜数１０μsec.が適当であり、また、VGc129、もしくはVGs128に、正電圧146を印加した後、負電圧の初期電圧状態に戻すまで保持する時間112は、ダイオードがリカバリー期間109を経て、逆方向電圧が印加され安定化する時間、すなわち０．１μsec.〜数μsec.が適当である。
【実施例６】
【００８９】
本発明の第６実施形態である電力変換装置600を、図１８を参照して説明する。本実施例は、制御回路64からのIGBT用指令信号に応じて対アームIGBT65と、ダイオード66の絶縁ゲートを駆動する駆動回路67を含む。ここで、ダイオード66は、例えば本発明の実施例１、２、３、４に示したゲート制御型の半導体装置100、200、300、400である。
【００９０】
また、駆動回路67は、制御回路64からの入力を、IGBTとダイオードのゲートの入力信号に変換するレベルシフト回路が主なものである。本駆動装置（電力変換装置）500は、モータを主とした誘導性負荷68を駆動するインバータであり、直流電圧(電力)69をU相、V相、W相の三相交流電圧(電力)に変換して、三相交流電圧(電力)を誘導性負荷68に送信する機能を果たす。
【００９１】
また、制御回路64では、誘導性負荷68を駆動する為のタイミング信号を生成する機能と共に、ダイオードの低損失性能を生み出すため、下アーム側(上アーム側)のIGBTがオンする直前に、上アーム側(下アーム側)ダイオードのゲートに電圧を印加する為の信号を生成する機能を有する。また、これら全ての上下アームのダイオードに対して、本実施例を例とした本発明を適用するものとなる。実施例１、２、３、４にて示した本発明によるダイオードの低損失性能によって、電力損失の小さい高効率なインバータを実現できる。
【００９２】
図１９は、本発明の第６実施形態の変形例である電力変換装置601を示す。本変形例は、制御回路64からのIGBT用指令信号に応じて、2つのゲート端子を有するダブルゲート型IGBT76と、ダイオード66の絶縁ゲートを駆動する駆動回路67を含む。ここで、ダイオード66は、例えば本発明の実施例１、２、３、４に示したゲート制御型の半導体装置100、200、300、400である。
【００９３】
また、駆動回路67は、制御回路64からの入力を、IGBTとダイオードのゲートの入力信号に変換するレベルシフト回路が主なものである。また、ここでダブルゲート型IGBT76とは、1つのゲート端子がIGBT内部の伝導度変調を制御する機能を担い、もう1つのゲート端子が通常のスイッチング動作を駆動する役割を有したIGBTであり、通常のIGBTに対し低スイッチング損失性能を可能とするIGBTである。本駆動装置（電力変換装置）601は、モータを主とした誘導性負荷68を駆動するインバータであり、直流電圧(電力)69をU相、V相、W相の三相交流電圧(電力)に変換して、三相交流電圧(電力)を誘導性負荷68に送信する機能を果たす。
【００９４】
また、制御回路64では、誘導性負荷68を駆動する為のタイミング信号を生成する機能と共に、ダイオードの低損失性能を生み出すため、下アーム側(上アーム側)のIGBTがオンする直前に、上アーム側(下アーム側)ダイオードのゲートに電圧を印加する為の信号を生成する機能を有する。また、これら全ての上下アームのダイオードに対して、本実施例を例とした本発明を適用するものとなる。実施例１、２、３、４にて示した本発明によるダイオードの低損失性能によって、電力損失の小さい高効率なインバータを実現できる。
【００９５】
図２０は、本発明の第６実施形態の変形例である電力変換装置602を示す。本変形例は、制御回路64からのIGBT用指令信号に応じて、2つのゲート端子を有するダブルゲート型IGBT76と、ダイオード119の2つの絶縁ゲート117、118を駆動する駆動回路67を含む。ここで、ダイオード119は、例えば本発明の実施例５に示したゲート制御型の半導体装置500である。
【００９６】
また、駆動回路67は、制御回路64からの入力を、IGBTとダイオードのゲートの入力信号に変換するレベルシフト回路が主なものである。本駆動装置（電力変換装置）602は、モータを主とした誘導性負荷68を駆動するインバータであり、直流電圧(電力)69をU相、V相、W相の三相交流電圧(電力)に変換して、三相交流電圧(電力)を誘導性負荷68に送信する機能を果たす。
【００９７】
また、制御回路64では、誘導性負荷68を駆動する為のタイミング信号を生成する機能と共に、ダイオードの低損失性能を生み出すため、下アーム側(上アーム側)のIGBTがオンする直前に、上アーム側(下アーム側)ダイオードの2つのゲート117,118に電圧を印加する為の信号を生成する機能を有する。また、これら全ての上下アームのダイオードに対して、本実施例を例とした本発明を適用するものとなる。実施例５にて示した本発明によるダイオードの低損失性能によって、電力損失の小さい高効率なインバータを実現できる。
【００９８】
なお、2つの絶縁ゲートを有するダイオード119は、図18に示す1つのゲートから構成されるIGBT65と組み合わせても、電力損失の小さい高効率なインバータを実現に貢献できる。
【００９９】
以上説明したように、本発明の各実施例によれば、絶縁ゲートによってスイッチ機能を与えることのできるダイオード構造と、その絶縁ゲートの電圧制御によって、ダイオードのドリフト領域のキャリア濃度を、導通状態とリカバリー状態において最適化することができ、低導通損失と低リカバリー損失を両立した性能を有するダイオードを実現することができる。
【０１００】
なお、本発明は、エアコンや電子レンジなどの小電力機器から、自動車、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、半導体回路の駆動装置並びに電力変換装置に適用することができる。
【０１０１】
また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１０２】
1、86…ゲート電極
2、85…ゲート絶縁膜
3…絶縁ゲート
4、89…P-型アノード層（領域）
6、80…アノード電極
7、81…N-型カソードドリフト層（領域，基板）
8、82…N+型カソード層（領域）
9、83…カソード電極
12、87…P型アノード層（領域）
13…アノード−カソード間に印加する順方向電圧
14…ゲート−アノード間に印加する正電圧
15…ドリフト層から引き抜かれる電子キャリア
16…接地電位
17…PNPトランジスタ
18…NPNトランジスタ
19…PNPトランジスタ17のベース抵抗
20…ドリフト層から引き抜かれる電子キャリアによる電子電流
21…PNPトランジスタ17のベース電位
22…ベース電位21の上昇に伴い流れる正孔電流
23…特許文献２の構造におけるゲート負電圧印加時の順方向特性
24…特許文献２の構造におけるゲート正電圧印加時の順方向特性
25…低い電流密度の状態
26…高い電流密度の状態
27…P型アノード層
28…ショットキーもしくはオーミック接触（障壁）
29、88…N型ウェル層
30…オーミック接触（障壁）
31…ゲート−アノード間に印加する負電圧
32…電子蓄積層
33…ドリフト層から引き抜かれる電子キャリア
34…本発明の実施例１記載の構造100における、ゲート負電圧時の順方向特性
35…本発明の実施例１記載の構造100における、ゲートゼロバイアス時の順方向特性
36…本発明の実施例１記載の構造100におけるゲート正電圧時の順方向特性
41…本発明を適用したダイオードのゲートの入力信号
42…対アームのIGBTのゲートの入力信号
43…ダイオードの導通状態
44…ダイオードのリカバリー直前の伝導度変調が抑制された状態
45…ダイオードの逆方向状態
46…正電圧のパルス入力信号
47…直流電源
48…誘導性負荷
49…本発明の実施例１記載の構造100におけるリカバリー電流特性
50…対アームIGBT
51…本発明実施例1記載の構造100におけるカソード−アノード間電圧特性
52…従来構造におけるリカバリー電流特性
53…サイドゲート型のゲート絶縁膜
54…サイドゲート型のゲート電極
55…サイドゲート型の絶縁ゲート
56…絶縁膜（酸化膜）
57…絶縁ゲートに対し対向する領域から回りこんでアノード電極に戻る正孔によるリカバリー電流の経路
58…正孔によるリカバリー電流の経路
59…キャリアライフタイムが低減されたN-型カソードドリフト層
60…アノード電極のトレンチ加工時に用いるマスク
61…N型アノード層を形成する不純物イオン注入
62…P型アノード層を形成する不純物イオン注入
63…ライフタイムキラーの照射
64…制御回路
65…IGBT
66…本発明を適用したダイオード
67…IGBTとダイオードの絶縁ゲートを駆動する駆動回路
68…誘導性負荷
69…直流電圧(電力)源
70…IGBT
71…IGBT70の絶縁ゲート（端子）
72…IGBT70と逆並列接続のダイオード
73…正孔蓄積層
74…N-ドリフト層に注入され、伝導度変調に寄与する正孔キャリア
75…N-ドリフト層に注入され、伝導度変調に寄与する電子キャリア
76…ダブルゲート型IGBT
77…ダブルゲート型IGBT76の絶縁ゲート１
78…ダブルゲート型IGBT76の絶縁ゲート２
79…従来構造におけるカソード−アノード間電圧特性
84…トレンチ分離部
90…P型アノード補助層
99…本発明を適用したダイオード100のカソード・アノード間電圧
100…本発明の第１実施形態の絶縁ゲート型（ゲート制御型）の半導体装置
101…第一の絶縁ゲート電極
102…第二の絶縁ゲート電極
103…第一の絶縁ゲートGs
104…第二の絶縁ゲートGc
105…第一のゲート配線Gs
106…第二のゲート配線Gc
107…本発明を適用したダイオード100に流れる電流
108…ダイオードが導通状態である期間
109…ダイオードがリカバリー状態である期間
110…ダイオードが逆方向バイアス状態である期間
111…正電圧146を印加し、低キャリア濃度化するのに必要な時間
112…正電圧146を印加した後、負電圧の初期電圧状態に戻すまで保持する時間
113…ゲート電極の集合パターン
114…ゲート電極とゲート配線のコンタクト層
115…第一のサイドゲート型の絶縁ゲートGs
116…第二のサイドゲート型の絶縁ゲートGc
121…常時接続のダイオード部
122…MOSFETスイッチによる導通・非導通の制御機能を付したダイオード部
123…負電圧
124…N型ウェル層29に反転層を生じさせる閾値電圧Vth(N)
125…P-型アノード層4に反転層を生じさせる閾値電圧Vth(P-)
126…P-型アノード層4、N型ウェル層29、P型アノード層27を挟む2つのゲート電極3の間隔a
127…各々に隣接する他のゲート電極との間隔b
128…第一のゲート配線Gsに印加する電圧VGs
129…第二のゲート配線Gcに印加する電圧VGc
146…正電圧
200…本発明の第２実施形態の絶縁ゲート型（ゲート制御型）の半導体装置
300…本発明の第３実施形態の絶縁ゲート型（ゲート制御型）の半導体装置
400…本発明の第４実施形態の絶縁ゲート型（ゲート制御型）の半導体装置
500…本発明の第５実施形態の絶縁ゲート型（ゲート制御型）の半導体装置
501…本発明の第５実施形態の変形例その１の絶縁ゲート型（ゲート制御型）の半導体装置
502…本発明の第５実施形態の変形例その２の絶縁ゲート型（ゲート制御型）の半導体装置
600…本発明の第６実施形態の電力変換装置
601…本発明の第６実施形態の変形例その１の電力変換装置
602…本発明の第６実施形態の変形例その２の電力変換装置。
【図１Ａ】
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【図１Ｂ】
2018117044.tif 000004
【図２】
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【図３】
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【図４】
2018117044.tif 000007
【図５】
2018117044.tif 000008
【図６】
2018117044.tif 000009
【図７】
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【図８Ａ】
2018117044.tif 000011
【図８Ｂ】
2018117044.tif 000012
【図９Ａ】
2018117044.tif 000013
【図９Ｂ】
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【図１０Ａ】
2018117044.tif 000015
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
2018117044.tif 000019
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
2018117044.tif 000024
【図１６】
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【図１７】
2018117044.tif 000026
【図１８】
2018117044.tif 000027
【図１９】
2018117044.tif 000028
【図２０】
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【図２１】
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【図２２】
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【図２３】
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