(57)【要約】【課題】ＷＢＧ半導体からなる半導体スイッチを駆動することができ、かつ当該半導体スイッチの誤点弧を抑制することができる半導体スイッチ駆動回路を提供する。【解決手段】１次側巻線Ｎｐを含む１次側回路と、２次側巻線を含む２次側回路２とを備え、２次側回路２は、第１巻線Ｎｓ１の一端が第１スイッチ素子Ｑ７を介して半導体スイッチＱ１の制御端子に接続され、第２巻線Ｎｓ２の一端が第２スイッチ素子Ｑ８を介して半導体スイッチＱ１の制御端子に接続され、第１巻線Ｎｓ１の他端および第２巻線Ｎｓ２の他端が半導体スイッチＱ１の電流路の一端に接続され、第１スイッチ素子Ｑ７がオン状態のときに半導体スイッチＱ１に正電圧を印加する一方、第２スイッチ素子Ｑ８がオン状態のときに半導体スイッチＱ１に負電圧を印加することを特徴とする。【選択図】図４
2018082265.tif 000002
【特許請求の範囲】
【請求項１】
パルストランスを介して半導体スイッチの制御端子に電圧を印加する半導体スイッチ駆動回路であって、
前記パルストランスの１次側巻線を含む１次側回路と、
前記パルストランスの２次側巻線の第１巻線と、前記第１巻線とは逆極性の前記２次側巻線の第２巻線と、第１スイッチ素子と、第２スイッチ素子とを含む２次側回路と、を備え、
前記２次側回路は、
前記第１巻線の一端が前記第１スイッチ素子を介して前記制御端子に接続され、前記第２巻線の一端が前記第２スイッチ素子を介して前記制御端子に接続され、前記第１巻線の他端および前記第２巻線の他端が前記半導体スイッチの電流路の一端に接続され、
前記第１スイッチ素子または前記第２スイッチ素子の一方がオン状態のときに前記制御端子に正電圧を印加する一方、前記第１スイッチ素子または前記第２スイッチ素子の他方がオン状態のときに前記制御端子に負電圧を印加する
ことを特徴とする半導体スイッチ駆動回路。
【請求項２】
前記第１スイッチ素子は、ベースが前記第２巻線の一端に導通接続された第１のＰ型トランジスタであり、
前記第２スイッチ素子は、ベースが前記第１巻線の一端に導通接続された第２のＰ型トランジスタである
ことを特徴とする請求項１に記載の半導体スイッチ駆動回路。
【請求項３】
前記第２巻線の巻数は、前記第１巻線の巻数よりも小であり、
前記第１スイッチ素子がオン状態で前記第２スイッチ素子がオフ状態のときに前記制御端子に正電圧を印加する一方、前記第１スイッチ素子がオフ状態で前記第２スイッチ素子がオン状態のときに前記制御端子に負電圧を印加する
ことを特徴とする請求項１または２に記載の半導体スイッチ駆動回路。
【請求項４】
パルストランスを介して、直列接続された第１半導体スイッチおよび第２半導体スイッチの各制御端子に電圧を印加する半導体スイッチ駆動回路であって、
前記パルストランスの１次側巻線を含む１次側回路と、
前記パルストランスの２次側巻線の第１巻線と、前記第１巻線とは逆極性の前記２次側巻線の第２巻線と、第１スイッチ素子と、第２スイッチ素子とを含む第１の２次側回路と、
前記第１巻線とは逆極性の前記２次側巻線の第３巻線と、前記第３巻線とは逆極性の前記２次側巻線の第４巻線と、第３スイッチ素子と、第４スイッチ素子とを含む第２の２次側回路と、を備え、
前記第１の２次側回路は、
前記第１巻線の一端が前記第１スイッチ素子を介して前記第１半導体スイッチの制御端子に接続され、前記第２巻線の一端が前記第２スイッチ素子を介して前記第１半導体スイッチの制御端子に接続され、前記第１巻線の他端および前記第２巻線の他端が前記第１半導体スイッチの電流路の一端に接続され、
前記第１スイッチ素子がオン状態のときに前記第１半導体スイッチの制御端子に正電圧を印加する一方、前記第２スイッチ素子がオン状態のときに前記第１半導体スイッチの制御端子に負電圧を印加し、
前記第２の２次側回路は、
前記第３巻線の一端および前記第４巻線の一端が前記第２半導体スイッチの電流路の一端に接続され、前記第３巻線の他端が前記第３スイッチ素子を介して前記第２半導体スイッチの制御端子に接続され、前記第４巻線の他端が前記第４スイッチ素子を介して前記第２半導体スイッチの制御端子に接続され、
前記第３スイッチ素子がオン状態のときに前記第２半導体スイッチの制御端子に正電圧を印加する一方、前記第４スイッチ素子がオン状態のときに前記第２半導体スイッチの制御端子に負電圧を印加する
ことを特徴とする半導体スイッチ駆動回路。
【請求項５】
前記第１スイッチ素子は、ベースが前記第２巻線の一端に導通接続された第１のＰ型トランジスタであり、
前記第２スイッチ素子は、ベースが前記第１巻線の一端に導通接続された第２のＰ型トランジスタであり、
前記第３スイッチ素子は、ベースが前記第４巻線の他端に導通接続された第３のＰ型トランジスタであり、
前記第４スイッチ素子は、ベースが前記第３巻線の他端に導通接続された第４のＰ型トランジスタである
ことを特徴とする請求項４に記載の半導体スイッチ駆動回路。
【請求項６】
前記第２巻線の巻数は、前記第１巻線の巻数よりも小であり、
前記第４巻線の巻数は、前記第３巻線の巻数よりも小である
ことを特徴とする請求項４または５に記載の半導体スイッチ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチを駆動する半導体スイッチ駆動回路に関する。
【背景技術】
【０００２】
従来の半導体スイッチ駆動回路としては、例えば、特許文献１に記載のものがある。この半導体スイッチ駆動回路は、半導体スイッチのオフ時にゲート電圧を０［Ｖ］の状態にし、半導体スイッチのオン時に０［Ｖ］から任意に設定した電圧をゲートに印加することで、半導体スイッチを駆動（オン／オフ）する。
【０００３】
半導体スイッチがシリコンＭＯＳＦＥＴやＩＧＢＴといったシリコン半導体からなる場合、シリコン半導体はゲート閾値電圧ＶＧＳ（ｔｈ）が比較的高い（一般的に、３［Ｖ］以上である）ため、上記のように０［Ｖ］から任意に設定した電圧でオン／オフさせても、半導体スイッチは誤点弧を起こしにくい。
【０００４】
一方、半導体スイッチがＳｉＣやＧａＮといった次世代半導体と呼ばれるワイドバンドギャップ半導体（以下、ＷＢＧ半導体）からなる場合、ＷＢＧ半導体はゲート閾値電圧ＶＧＳ（ｔｈ）が低い（１．６［Ｖ］程度である）ため、上記のように０［Ｖ］から任意に設定した電圧でオン／オフさせると、ノイズの影響を受けて誤点弧を起こすおそれがある。そこで、ＷＢＧ半導体からなる半導体スイッチの場合、オフ時はゲートに負電圧を印加することが推奨されている。
【０００５】
図８に、ゲートに負電圧を印加することができる半導体スイッチ駆動回路１０を示す。半導体スイッチ駆動回路１０は、パルストランスＴを介して、半導体スイッチＱ１、Ｑ２のオン時に正電圧を印加し、オフ時に負電圧を印加することができる。半導体スイッチ駆動回路１０では、印加する正電圧と負電圧の絶対値が等しくなる。
【０００６】
ＷＢＧ半導体からなる半導体スイッチは、通常、ゲートに印加できる正電圧の最大定格よりも、ゲートに印加できる負電圧の最大定格の絶対値の方が小さい。例えば、ローム製ＳＣＴ２０８０ＫＥ（ＳｉＣ−ＭＯＳＦＥＴ）は、正電圧の最大定格が２２［Ｖ］であるのに対して、負電圧の最大定格は−６［Ｖ］である。
【０００７】
図８に示す半導体スイッチ駆動回路１０において、２２［Ｖ］の正電圧を出力するためにパルストランスＴの１次側巻線の電圧を２２［Ｖ］に設定した場合、半導体スイッチＱ１、Ｑ２に印加される負電圧は−２２［Ｖ］になってしまい、半導体スイッチＱ１、Ｑ２が破損してしまう。このため、半導体スイッチ駆動回路１０では、ＷＢＧ半導体からなる半導体スイッチＱ１、Ｑ２を駆動することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３３５６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は上記事情に鑑みてなされたものであって、その課題とするところは、ＷＢＧ半導体からなる半導体スイッチを駆動することができ、かつ当該半導体スイッチの誤点弧を抑制することができる半導体スイッチ駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る半導体スイッチ駆動回路は、
パルストランスを介して半導体スイッチの制御端子に電圧を印加する半導体スイッチ駆動回路であって、
前記パルストランスの１次側巻線を含む１次側回路と、
前記パルストランスの２次側巻線の第１巻線と、前記第１巻線とは逆極性の前記２次側巻線の第２巻線と、第１スイッチ素子と、第２スイッチ素子とを含む２次側回路と、を備え、
前記２次側回路は、
前記第１巻線の一端が前記第１スイッチ素子を介して前記制御端子に接続され、前記第２巻線の一端が前記第２スイッチ素子を介して前記制御端子に接続され、前記第１巻線の他端および前記第２巻線の他端が前記半導体スイッチの電流路の一端に接続され、
前記第１スイッチ素子または前記第２スイッチ素子の一方がオン状態のときに前記制御端子に正電圧を印加する一方、前記第１スイッチ素子または前記第２スイッチ素子の他方がオン状態のときに前記制御端子に負電圧を印加する
ことを特徴とする。
【００１１】
この構成によれば、２次側回路は、半導体スイッチの制御端子に負電圧を印加することができ、さらに、２次側巻線の第１巻線と第２巻線の巻数比を変えることによって、印加する負電圧を、印加する正電圧とは異なる大きさに設定することができる。
【００１２】
上記半導体スイッチ駆動回路では、
前記第１スイッチ素子は、ベースが前記第２巻線の一端に導通接続された第１のＰ型トランジスタであり、
前記第２スイッチ素子は、ベースが前記第１巻線の一端に導通接続された第２のＰ型トランジスタである
ことが好ましい。
【００１３】
上記半導体スイッチ駆動回路では、
前記第２巻線の巻数は、前記第１巻線の巻数よりも小であり、
前記第１スイッチ素子がオン状態で前記第２スイッチ素子がオフ状態のときに前記制御端子に正電圧を印加する一方、前記第１スイッチ素子がオフ状態で前記第２スイッチ素子がオン状態のときに前記制御端子に負電圧を印加する
ことが好ましい。
【００１４】
また、本発明に係る半導体スイッチ駆動回路は、
パルストランスを介して、直列接続された第１半導体スイッチおよび第２半導体スイッチの各制御端子に電圧を印加する半導体スイッチ駆動回路であって、
前記パルストランスの１次側巻線を含む１次側回路と、
前記パルストランスの２次側巻線の第１巻線と、前記第１巻線とは逆極性の前記２次側巻線の第２巻線と、第１スイッチ素子と、第２スイッチ素子とを含む第１の２次側回路と、
前記第１巻線とは逆極性の前記２次側巻線の第３巻線と、前記第３巻線とは逆極性の前記２次側巻線の第４巻線と、第３スイッチ素子と、第４スイッチ素子とを含む第２の２次側回路と、を備え、
前記第１の２次側回路は、
前記第１巻線の一端が前記第１スイッチ素子を介して前記第１半導体スイッチの制御端子に接続され、前記第２巻線の一端が前記第２スイッチ素子を介して前記第１半導体スイッチの制御端子に接続され、前記第１巻線の他端および前記第２巻線の他端が前記第１半導体スイッチの電流路の一端に接続され、
前記第１スイッチ素子がオン状態のときに前記第１半導体スイッチの制御端子に正電圧を印加する一方、前記第２スイッチ素子がオン状態のときに前記第１半導体スイッチの制御端子に負電圧を印加し、
前記第２の２次側回路は、
前記第３巻線の一端および前記第４巻線の一端が前記第２半導体スイッチの電流路の一端に接続され、前記第３巻線の他端が前記第３スイッチ素子を介して前記第２半導体スイッチの制御端子に接続され、前記第４巻線の他端が前記第４スイッチ素子を介して前記第２半導体スイッチの制御端子に接続され、
前記第３スイッチ素子がオン状態のときに前記第２半導体スイッチの制御端子に正電圧を印加する一方、前記第４スイッチ素子がオン状態のときに前記第２半導体スイッチの制御端子に負電圧を印加する
ことを特徴とする。
【００１５】
この構成によれば、第１および第２の２次側回路は、それぞれ半導体スイッチの制御端子に負電圧を印加することができ、さらに、２次側巻線の第１巻線と第２巻線の巻数比および第３巻線と第４巻線の巻数比を変えることによって、印加する負電圧を、印加する正電圧とは異なる大きさに設定することができる。
【００１６】
上記半導体スイッチ駆動回路では、
前記第１スイッチ素子は、ベースが前記第２巻線の一端に導通接続された第１のＰ型トランジスタであり、
前記第２スイッチ素子は、ベースが前記第１巻線の一端に導通接続された第２のＰ型トランジスタであり、
前記第３スイッチ素子は、ベースが前記第４巻線の他端に導通接続された第３のＰ型トランジスタであり、
前記第４スイッチ素子は、ベースが前記第３巻線の他端に導通接続された第４のＰ型トランジスタである
ことが好ましい。
【００１７】
上記半導体スイッチ駆動回路では、
前記第２巻線の巻数は、前記第１巻線の巻数よりも小であり、
前記第４巻線の巻数は、前記第３巻線の巻数よりも小である
ことが好ましい。
【発明の効果】
【００１８】
本発明によれば、ＷＢＧ半導体からなる半導体スイッチを駆動することができ、かつ当該半導体スイッチの誤点弧を抑制することができる半導体スイッチ駆動回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体スイッチ駆動回路を示す図である。
【図２】第１実施形態に係る半導体スイッチ駆動回路の動作（第１モード）を説明するための図である。
【図３】第１実施形態に係る半導体スイッチ駆動回路の動作（第２モード）を説明するための図である。
【図４】本発明の第２実施形態に係る半導体スイッチ駆動回路を示す図である。
【図５】本発明の第３実施形態に係る半導体スイッチ駆動回路を示す図である。
【図６】本発明の第４実施形態に係る半導体スイッチ駆動回路を示す図である。
【図７】本発明の第５実施形態に係る半導体スイッチ駆動回路を示す図である。
【図８】従来の半導体スイッチ駆動回路を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して、本発明に係る半導体スイッチ駆動回路の実施形態について説明する。
【００２１】
［第１実施形態］
図１に、本発明の第１実施形態に係る半導体スイッチ駆動回路１Ａを示す。半導体スイッチ駆動回路１Ａは、パルストランスＴ１を介して、直列接続された半導体スイッチＱ１、Ｑ２のゲート（本発明の「制御端子」に相当）に電圧を印加する。半導体スイッチＱ１、Ｑ２は、それぞれワイドバンドギャップ半導体（以下、ＷＢＧ半導体）からなり、半導体スイッチＱ１、Ｑ２のソースが、本発明の「電流路の一端」に相当する。
【００２２】
半導体スイッチ駆動回路１Ａは、１次側回路と、第１の２次側回路２と、第２の２次側回路３とを備える。
【００２３】
１次側回路は、パルストランスＴ１の１次側巻線Ｎｐを含む。１次側巻線Ｎｐの一端（巻き始め側）は、コンデンサＣ３を介して、直列接続されたスイッチ素子Ｑ３、Ｑ４の接続点に接続されている。１次側巻線Ｎｐの他端（巻き終わり側）は、直列接続されたスイッチ素子Ｑ５、Ｑ６の接続点に接続されている。
【００２４】
スイッチ素子Ｑ３、Ｑ６は、例えばＭＯＳＦＥＴからなり、各ゲートに所定のパルス信号Ｓ１が供給される。スイッチ素子Ｑ４、Ｑ５は、例えばＭＯＳＦＥＴからなり、各ゲートにパルス信号Ｓ１とは位相が１８０°ずれたパルス信号Ｓ２が供給される。スイッチ素子Ｑ３、Ｑ５のドレインは、電源Ｖｃｃに接続され、スイッチ素子Ｑ４、Ｑ６のソースは、グランドに接続されている。なお、スイッチ素子Ｑ３〜Ｑ６およびコンデンサＣ３は、１次側回路に含まれていてもよい。
【００２５】
第１の２次側回路２は、パルストランスＴ１の２次側巻線の第１巻線Ｎｓ１および第２巻線Ｎｓ２と、本発明の「第１スイッチ素子」に相当するＰ型トランジスタＱ７と、本発明の「第２スイッチ素子」に相当するとＰ型トランジスタＱ８と、ダイオードＤ１、Ｄ２と、抵抗Ｒ１、Ｒ２、Ｒ５、Ｒ６とを含む。
【００２６】
第１巻線Ｎｓ１の一端（巻き始め側）は、Ｐ型トランジスタＱ７のエミッタ−コレクタ間および抵抗Ｒ５を介して、半導体スイッチＱ１のゲートに接続されている。第１巻線Ｎｓ１の他端（巻き終わり側）は、半導体スイッチＱ１のソースに接続されている。第１巻線Ｎｓ１は、１次側巻線Ｎｐと同極性であるため、１次側巻線Ｎｐから第１巻線Ｎｓ１に同相の電圧が伝搬される。
【００２７】
第２巻線Ｎｓ２の一端（巻き始め側）は、Ｐ型トランジスタＱ８のコレクタ−エミッタ間および抵抗Ｒ６を介して、半導体スイッチＱ１のゲートに接続されている。第２巻線Ｎｓ２の他端（巻き終わり側）は、半導体スイッチＱ１のソースに接続されている。第２巻線Ｎｓ２は、１次側巻線Ｎｐと逆極性であるため、１次側巻線Ｎｐから第２巻線Ｎｓ２に逆相の（位相が１８０°ずれた）電圧が伝搬される。また、第２巻線Ｎｓ２の巻数は第１巻線Ｎｓ１の巻数よりも小であり、本実施形態では、第１巻線Ｎｓ１の巻数：第２巻線Ｎｓ２の巻数＝６：１である。
【００２８】
Ｐ型トランジスタＱ７は、ベースが抵抗Ｒ１を介して第２巻線Ｎｓ２の一端に接続され、エミッタが第１巻線Ｎｓ１の一端に接続され、コレクタが抵抗Ｒ５を介して半導体スイッチＱ１のゲートに接続されている。Ｐ型トランジスタＱ７のベース−エミッタ間には、過電圧保護用のダイオードＤ１が設けられている。
【００２９】
Ｐ型トランジスタＱ８は、ベースが抵抗Ｒ２を介して第１巻線Ｎｓ１の一端に接続され、エミッタが抵抗Ｒ６を介して半導体スイッチＱ１のゲートに接続され、コレクタが第２巻線Ｎｓ２の一端に接続されている。Ｐ型トランジスタＱ８のベース−エミッタ間には、過電圧保護用のダイオードＤ２が設けられている。
【００３０】
抵抗Ｒ１は、第１巻線Ｎｓ１および第２巻線Ｎｓ２がダイオードＤ１を通じてショートするのを防ぐために設けられている。抵抗Ｒ２は、第１巻線Ｎｓ１および第２巻線Ｎｓ２がダイオードＤ２を通じてショートするのを防ぐために設けられている。抵抗Ｒ５、Ｒ６は、リンギングの抑制やスイッチング速度の抑制のために設けられた、半導体スイッチＱ１のゲート抵抗であるため、省略することできる。
【００３１】
第２の２次側回路３は、パルストランスＴ１の２次側巻線の第３巻線Ｎｓ３および第４巻線Ｎｓ４と、本発明の「第３スイッチ素子」に相当するＰ型トランジスタＱ９と、本発明の「第４スイッチ素子」に相当するＰ型トランジスタＱ１０と、ダイオードＤ３、Ｄ４と、抵抗Ｒ３、Ｒ４、Ｒ７、Ｒ８とを含む。
【００３２】
第３巻線Ｎｓ３の一端（巻き始め側）は、半導体スイッチＱ２のソースに接続されている。第３巻線Ｎｓ３の他端（巻き終わり側）は、Ｐ型トランジスタＱ９のエミッタ−コレクタ間および抵抗Ｒ７を介して、半導体スイッチＱ２のゲートに接続されている。第３巻線Ｎｓ３は、１次側巻線Ｎｐと逆極性であるため、１次側巻線Ｎｐから第３巻線Ｎｓ３に逆相の（位相が１８０°ずれた）電圧が伝搬される。
【００３３】
第４巻線Ｎｓ４の一端（巻き始め側）は、半導体スイッチＱ２のソースに接続されている。第４巻線Ｎｓ４の他端（巻き終わり側）は、Ｐ型トランジスタＱ１０のエミッタ−コレクタ間および抵抗Ｒ８を介して、半導体スイッチＱ２のゲートに接続されている。第４巻線Ｎｓ４は、１次側巻線Ｎｐと同極性であるため、１次側巻線Ｎｐから第４巻線Ｎｓ４に同相の電圧が伝搬される。また、第４巻線Ｎｓ４の巻数は第３巻線Ｎｓ３の巻数よりも小であり、本実施形態では、第３巻線Ｎｓ３の巻数：第４巻線Ｎｓ４の巻数＝６：１である。
【００３４】
Ｐ型トランジスタＱ９は、ベースが抵抗Ｒ３を介して第４巻線Ｎｓ４の他端に接続され、エミッタが第３巻線Ｎｓ３の他端に接続され、コレクタが抵抗Ｒ７を介して半導体スイッチＱ２のゲートに接続されている。Ｐ型トランジスタＱ９のベース−エミッタ間には、過電圧保護用のダイオードＤ３が設けられている。
【００３５】
Ｐ型トランジスタＱ１０は、ベースが抵抗Ｒ４を介して第３巻線Ｎｓ３の他端に接続され、エミッタが抵抗Ｒ８を介して半導体スイッチＱ２のゲートに接続され、コレクタが第４巻線Ｎｓ４の他端に接続されている。Ｐ型トランジスタＱ１０のベース−エミッタ間には、過電圧保護用のダイオードＤ４が設けられている。
【００３６】
抵抗Ｒ３は、第３巻線Ｎｓ３および第４巻線Ｎｓ４がダイオードＤ３を通じてショートするのを防ぐために設けられている。抵抗Ｒ４は、第３巻線Ｎｓ３および第４巻線Ｎｓ４がダイオードＤ４を通じてショートするのを防ぐために設けられている。抵抗Ｒ７、Ｒ８は、リンギングの抑制やスイッチング速度の抑制のために設けられた、半導体スイッチＱ２のゲート抵抗であるため、省略することできる。
【００３７】
次に、図２および図３を参照して、半導体スイッチ駆動回路１Ａの動作について説明する。半導体スイッチ駆動回路１Ａは、図２に示す第１モードと図３に示す第２モードとを所定の周期で切り替えて、半導体スイッチＱ１、Ｑ２を駆動（オン／オフ）する。
【００３８】
（第１モード）
図２に示す第１モードでは、スイッチ素子Ｑ３、Ｑ６がオンし、スイッチ素子Ｑ４、Ｑ５がオフする。１次側巻線Ｎｐには、一端（巻き始め側）から他端（巻き終わり側）に向かって電流が流れ、電圧Ｖｐ（本実施形態では、１８［Ｖ］）が発生する。
【００３９】
第１巻線Ｎｓ１には、半導体スイッチＱ１のソースを基準として１８［Ｖ］の電圧が発生する一方、第２巻線Ｎｓ２には、半導体スイッチＱ１のソースを基準として３［Ｖ］の電圧が発生する。
【００４０】
Ｐ型トランジスタＱ７は、エミッタ電圧がベース電圧よりも大となり、オンする。Ｐ型トランジスタＱ７がオンすることで、半導体スイッチＱ１の寄生ゲート容量Ｃ１に電荷が充電されて、半導体スイッチＱ１がオンする。このとき、半導体スイッチＱ１のゲートには、１８［Ｖ］よりもわずかに小さい電圧（具体的には、１８［Ｖ］からＰ型トランジスタＱ７のエミッタ−コレクタ間の電圧降下を差し引いた電圧）が印加される。Ｐ型トランジスタＱ８は、Ｐ型トランジスタＱ７のエミッタ−コレクタ間の電圧降下によりエミッタ電圧がベース電圧よりも小となるので、オフする。
【００４１】
第３巻線Ｎｓ３には、半導体スイッチＱ２のソースを基準として−１８［Ｖ］の負電圧が発生する一方、第４巻線Ｎｓ４には、半導体スイッチＱ２のソースを基準として−３［Ｖ］の負電圧が発生する。
【００４２】
Ｐ型トランジスタＱ９は、エミッタ電圧がベース電圧よりも小となるので、オフする。一方、Ｐ型トランジスタＱ１０は、エミッタ電圧がベース電圧よりも大となり、オンする。Ｐ型トランジスタＱ１０がオンすることで、半導体スイッチＱ２の寄生ゲート容量Ｃ２に貯まった電荷が放電して、半導体スイッチＱ２がオフする。このとき、半導体スイッチＱ２のゲートには、−３［Ｖ］よりもわずかに大きい電圧（具体的には、−３［Ｖ］にＰ型トランジスタＱ１０のエミッタ−コレクタ間の電圧降下を加えた電圧）が印加される。
【００４３】
（第２モード）
図３に示す第２モードでは、スイッチ素子Ｑ４、Ｑ５がオンし、スイッチ素子Ｑ３、Ｑ６がオフする。１次側巻線Ｎｐには、他端から一端に向かって電流が流れ、電圧Ｖｐ’（本実施形態では、−１８［Ｖ］）が発生する。
【００４４】
第１巻線Ｎｓ１には、半導体スイッチＱ１のソースを基準として−１８［Ｖ］の負電圧が発生する一方、第２巻線Ｎｓ２には、半導体スイッチＱ１のソースを基準として−３［Ｖ］の負電圧が発生する。
【００４５】
Ｐ型トランジスタＱ７は、エミッタ電圧がベース電圧よりも小となるので、オフする。一方、Ｐ型トランジスタＱ８は、エミッタ電圧がベース電圧よりも大となり、オンする。Ｐ型トランジスタＱ８がオンすることで、半導体スイッチＱ１の寄生ゲート容量Ｃ１に貯まった電荷が放電して、半導体スイッチＱ１がオフする。このとき、半導体スイッチＱ１のゲートには、−３［Ｖ］よりもわずかに大きい電圧（具体的には、−３［Ｖ］にＰ型トランジスタＱ８のエミッタ−コレクタ間の電圧降下を加えた電圧）が印加される。
【００４６】
第３巻線Ｎｓ３には、半導体スイッチＱ２のソースを基準として１８［Ｖ］の電圧が発生する一方、第４巻線Ｎｓ４には、半導体スイッチＱ２のソースを基準として３［Ｖ］の電圧が発生する。
【００４７】
Ｐ型トランジスタＱ９は、エミッタ電圧がベース電圧よりも大となり、オンする。Ｐ型トランジスタＱ９がオンすることで、半導体スイッチＱ２の寄生ゲート容量Ｃ２に電荷が充電されて、半導体スイッチＱ２がオンする。半導体スイッチＱ２のゲートには、１８［Ｖ］よりもわずかに小さい電圧（具体的には、１８［Ｖ］からＰ型トランジスタＱ９のエミッタ−コレクタ間の電圧降下を差し引いた電圧）が印加される。Ｐ型トランジスタＱ１０は、Ｐ型トランジスタＱ９のエミッタ−コレクタ間の電圧降下によりエミッタ電圧がベース電圧よりも小となるので、オフする。
【００４８】
結局、半導体スイッチ駆動回路１Ａは、半導体スイッチＱ１、Ｑ２のオフ時に負電圧を印加することができ、当該負電圧の絶対値を、半導体スイッチＱ１、Ｑ２のオン時に印加する正電圧よりも小さくすることができる。したがって、半導体スイッチ駆動回路１Ａは、ＷＢＧ半導体からなる半導体スイッチＱ１、Ｑ２の誤点弧を抑制することができる。
【００４９】
［第２実施形態］
図４に、本発明の第２実施形態に係る半導体スイッチ駆動回路１Ｂを示す。半導体スイッチ駆動回路１Ｂは、ＷＢＧ半導体からなる１つの半導体スイッチＱ１を駆動するものであり、第１実施形態に係る半導体スイッチ駆動回路１Ａから第２の２次側回路３を取り除いたものである。
【００５０】
すなわち、半導体スイッチ駆動回路１Ｂは、パルストランスＴ２の１次側巻線Ｎｐを含む１次側回路と、パルストランスＴ２の２次側巻線の第１巻線Ｎｓ１および第２巻線Ｎｓ２等を含む２次側回路２とを備える。２次側回路２の具体的な構成および動作については、第１実施形態と同じであるため、ここでは説明を省略する。
【００５１】
半導体スイッチ駆動回路１Ｂは、半導体スイッチＱ１のオフ時に負電圧を印加することができ、当該負電圧の絶対値を、半導体スイッチＱ１のオン時に印加する正電圧よりも小さくすることができる。したがって、半導体スイッチ駆動回路１Ｂは、ＷＢＧ半導体からなる半導体スイッチＱ１の誤点弧を抑制することができる。
【００５２】
［第３実施形態］
図５に、本発明の第３実施形態に係る半導体スイッチ駆動回路１Ｃを示す。半導体スイッチ駆動回路１Ｃは、第１実施形態に係る半導体スイッチ駆動回路１Ａと同様に、直列接続された半導体スイッチＱ１、Ｑ２を駆動する。
【００５３】
半導体スイッチ駆動回路１Ｃは、半導体スイッチＱ１、Ｑ２に対して別々のパルストランスＴ３、Ｔ４を設けている。すなわち、半導体スイッチ駆動回路１Ｃの１次側回路は、パルストランスＴ３の１次側巻線Ｎｐ１と、パルストランスＴ４の１次側巻線Ｎｐ２とを含む。１次側巻線Ｎｐ２の一端（巻き始め側）は、１次側巻線Ｎｐ１の一端（巻き始め側）に接続され、１次側巻線Ｎｐ２の他端（巻き終わり側）は、１次側巻線Ｎｐ１の他端（巻き終わり側）に接続されている。
【００５４】
半導体スイッチ駆動回路１Ｃの第１の２次側回路２および第２の２次側回路３は、それぞれの構成および動作について第１実施形態と同じであるため、ここでは説明を省略する。
【００５５】
半導体スイッチ駆動回路１Ｃは、半導体スイッチＱ１、Ｑ２のオフ時に負電圧を印加することができ、当該負電圧の絶対値を、半導体スイッチＱ１、Ｑ２のオン時に印加する正電圧よりも小さくすることができる。したがって、半導体スイッチ駆動回路１Ｃは、ＷＢＧ半導体からなる半導体スイッチＱ１、Ｑ２の誤点弧を抑制することができる。
【００５６】
さらに、半導体スイッチ駆動回路１Ｃは、第１実施形態のパルストランスＴ１と比較して小型のパルストランスＴ３、Ｔ４を使用することができるので、設計の自由度が増す。例えば、半導体スイッチＱ１、Ｑ２間の絶縁距離を十分に確保することができ、半導体スイッチ駆動回路１Ｃを搭載する基板のパターンに自由度が生まれる。
【００５７】
［第４実施形態］
図６に、本発明の第４実施形態に係る半導体スイッチ駆動回路１Ｄを示す。半導体スイッチ駆動回路１Ｄは、フルブリッジ接続された半導体スイッチＱ１、Ｑ２、Ｑ１１、Ｑ１２を駆動する。
【００５８】
半導体スイッチ駆動回路１Ｄは、半導体スイッチ駆動回路１Ａを２つ組み合わせた構成とほぼ同じであり、具体的には、パルストランスＴ５の１次側巻線Ｎｐ１およびパルストランスＴ６の１次側巻線Ｎｐ２を含む１次側回路と、第１の２次側回路２と、第２の２次側回路３と、第３の２次側回路４と、第４の２次側回路５とを備える。
【００５９】
パルストランスＴ６の１次側巻線Ｎｐ２は、パルストランスＴ５の１次側巻線Ｎｐ１とは逆極性になっている。１次側巻線Ｎｐ２の一端（巻き始め側）は、１次側巻線Ｎｐ１の他端（巻き終わり側）に接続され、１次側巻線Ｎｐ２の他端（巻き終わり側）は、１次側巻線Ｎｐ１の一端に接続されている。なお、パルストランスＴ５、Ｔ６は、第３実施形態と同様に、それぞれ２つのパルストランスで構成することもできる。
【００６０】
第３の２次側回路４は、第１の２次側回路２と同じ構成であり、半導体スイッチＱ１１を駆動する。第４の２次側回路５は、第２の２次側回路３と同じ構成であり、半導体スイッチＱ１２を駆動する。
【００６１】
半導体スイッチ駆動回路１Ｄは、半導体スイッチＱ１、Ｑ２、Ｑ１１、Ｑ１２のオフ時に負電圧を印加することができ、当該負電圧の絶対値を、半導体スイッチＱ１、Ｑ２、Ｑ１１、Ｑ１２のオン時に印加する正電圧よりも小さくすることができる。したがって、半導体スイッチ駆動回路１Ｄは、ＷＢＧ半導体からなる半導体スイッチＱ１、Ｑ２、Ｑ１１、Ｑ１２の誤点弧を抑制することができる。
【００６２】
［第５実施形態］
図７に、本発明の第５実施形態に係る半導体スイッチ駆動回路１Ｅを示す。半導体スイッチ駆動回路１Ｅは、第２実施形態に係る半導体スイッチ駆動回路１Ｂにおいて、Ｐ型トランジスタＱ７、Ｑ８をＮ型トランジスタＱ１３、Ｑ１４に変え、Ｎ型トランジスタＱ１３、Ｑ１４を駆動させるためのトランス出力（パルストランスＴ８の２次側巻線の第３巻線Ｎｓ３および第４巻線Ｎｓ４）を追加したものである。
【００６３】
第３巻線Ｎｓ３は、１次側巻線Ｎｐとは逆極性であり、第４巻線Ｎｓ４は、１次側巻線Ｎｐと同極性である。第３巻線Ｎｓ３の一端（巻き始め側）は、第４巻線Ｎｓ４の他端（巻き終わり側）に接続され、第３巻線Ｎｓ３の他端（巻き終わり側）は、抵抗Ｒ２を介してＮ型トランジスタＱ１４のベースに接続され、第４巻線Ｎｓ４の一端（巻き始め側）は、抵抗Ｒ１を介してＮ型トランジスタＱ１３のベースに接続されている。
【００６４】
半導体スイッチ駆動回路１Ｅは、半導体スイッチＱ１のオフ時に負電圧を印加することができ、当該負電圧の絶対値を、半導体スイッチＱ１のオン時に印加する正電圧よりも小さくすることができる。したがって、半導体スイッチ駆動回路１Ｅは、ＷＢＧ半導体からなる半導体スイッチＱ１の誤点弧を抑制することができる。なお、第２実施例との比較から分かるように、Ｎ型トランジスタＱ１３、Ｑ１４を使用するよりも、Ｐ型トランジスタＱ７、Ｑ８を使用した方が、回路構成を簡素化することができる。
【００６５】
以上、本発明に係る半導体スイッチ駆動回路の実施形態について説明したが、本発明は上記各実施形態に限定されるものではない。
【００６６】
例えば、本発明の半導体スイッチ駆動回路は、任意の数の半導体スイッチを駆動させることができる。また、半導体スイッチの数に応じて、１次側回路の構成や２次側回路の構成および数を変更することができる。
【００６７】
２次側巻線の巻数比（例えば、第１巻線と第２巻線の巻数比）は、適宜変更することができる。半導体スイッチがＷＢＧ半導体からなる場合、ゲートに負電圧を印加するための第２巻線（または第４巻線）の巻数は、第１巻線（または第３巻線）の巻数よりも小であることが好ましいが、半導体スイッチにＷＢＧ半導体以外のものが含まれる場合、第２巻線（または第４巻線）の巻数は、第１巻線（または第３巻線）の巻数と同じか第１巻線（または第３巻線）の巻数よりも大であってもよい。
【符号の説明】
【００６８】
１Ａ〜１Ｅ    半導体スイッチ駆動回路
２〜５  ２次側回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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