(57)【要約】【課題】大電流用にスイッチング素子を複数個並列に接続したスイッチング回路及びその生成方法において、リンギングによるＥＭＣ性能劣化の抑制及び耐圧超過による素子破壊の防止を、部品点数を増やさずに簡単な構成で実現する。【解決手段】スイッチング素子群の各ゲート端子と共通接続部との間にそれぞれが接続された複数個のバランス抵抗と、スイッチング素子群を駆動制御するゲート駆動回路と共通接続部との間に接続されたゲート抵抗とを備え、スイッチング素子群の各々のゲート端子と各バランス抵抗との間の配線に形成される特性インピーダンス（Ｚ０ｎ）は、ゲート抵抗の抵抗値（Ｒｄ）と、共通接続部からスイッチング素子群のうちの他のスイッチング素子の各ゲート端子までのインピーダンス（Ｚｎ）との並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値（Ｒｎ）に加えたインピーダンスと等しくなるような抵抗値をバランス抵抗及びゲート抵抗が有する。【選択図】図１
2018078406.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列接続された複数個のスイッチング素子と、
前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、
前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、
前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、
前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備え、
前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるような抵抗値を、前記バランス抵抗及び前記ゲート抵抗が有する
スイッチング回路。
【請求項２】
前記複数個のバランス抵抗の各抵抗値と前記ゲート抵抗の抵抗値との合計抵抗値は、前記複数個のスイッチング素子の各々のスイッチング特性における立上り時間又は立下り時間が、前記スイッチング特性を損なわないように設定された範囲の値である
請求項１に記載のスイッチング回路。
【請求項３】
前記複数個のバランス抵抗の各抵抗値と前記ゲート抵抗の抵抗値との合計抵抗値は、前記複数個のスイッチング素子の各々のスイッチング特性におけるオフ時のサージ電圧が、スイッチング素子耐圧を越えないように設定された範囲の値である
請求項１に記載のスイッチング回路。
【請求項４】
前記複数個のスイッチング素子は、それぞれ、ワイドバンドギャップ半導体で形成されている
請求項１から３のいずれか１項に記載のスイッチング回路。
【請求項５】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム、酸化ガリウム系材料、又はダイヤモンドを用いた半導体である
請求項４に記載のスイッチング回路。
【請求項６】
互いに並列接続された複数個のスイッチング素子と、
前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、
前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、
前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、
前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備えたスイッチング回路の生成方法であって、
前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスを求め、
前記特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるように、前記バランス抵抗及び前記ゲート抵抗の各抵抗値を選択する
スイッチング回路の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路及びスイッチング回路の生成方法に関し、特に大電流のスイッチングに用いられるスイッチング回路とその生成方法に関するものである。
【背景技術】
【０００２】
昨今のハイブリッド自動車や電気自動車向けインバータなどの電力変換器のように、大電流を必要とするスイッチング回路が増えてきている。このため、スイッチング回路に使用されるスイッチング素子を並列化することが必須になってきている。
【０００３】
スイッチング素子を複数個並列に接続する場合には、スイッチング素子間の干渉によりゲート電圧振動、すなわち発振が起こり得る。その対策として、各スイッチング素子のゲート端子にそれぞれ抵抗を配置することで、かかるゲート電圧振動を抑制する技術があり、より多くのスイッチング素子を並列にした場合のゲート電圧振動対策を備えたものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３６８８５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この特許文献１は、スイッチング素子のオン状態／オフ状態を制御する制御回路に関して記載していないが、その制御回路とスイッチング素子との間のインピーダンスの値によっては、スイッチング素子のオン状態／オフ状態の変化の際に発生するゲート電圧及びゲート電流にリンギングが発生する可能性がある。リンギングにより発生する高周波ノイズは伝導・放射され、周辺回路への悪影響を及ぼし、ＥＭＣ性能（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁両立性）を劣化させる。
【０００６】
また、スイッチング素子のチップ上に実装される抵抗、又はスイッチング素子付近に実装される抵抗は、上記ゲート電圧の振動抑制には有効であるが、リンギングの発生を抑制するダンピング効果を期待できない。
【０００７】
また、リンギングにより、ゲート電圧のオーバーシュート又はアンダーシュートが発生すると、制御回路又はスイッチング素子のゲート端子の耐圧を超えてしまい、故障に至るという課題があった。
【０００８】
本発明は、かかる課題を解決するためになされたものであり、大電流用にスイッチング素子を複数個並列に接続したスイッチング回路及びスイッチング回路の生成方法において、リンギングによるＥＭＣ性能劣化の抑制及び耐圧超過による素子破壊の防止を、部品点数を増やさずに簡単な構成で実現することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明では、互いに並列接続された複数個のスイッチング素子と、前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備え、前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるような抵抗値を、前記バランス抵抗及び前記ゲート抵抗が有するスイッチング回路が提供される。
【００１０】
さらに、上記の目的を達成するため、本発明では、互いに並列接続された複数個のスイッチング素子と、前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備えたスイッチング回路の生成方法であって、前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスを測定し、前記特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるように、前記バランス抵抗及び前記ゲート抵抗の各抵抗値を選択するスイッチング回路の生成方法が提供される。
【発明の効果】
【００１１】
本発明のスイッチング回路及びスイッチング回路の生成方法によれば、ゲート駆動回路と複数個並列に接続したスイッチング素子群との間のインピーダンス整合を取ることでスイッチング素子間のゲート電圧及びゲート電流のリンギングを抑制できるように構成したので、各スイッチング素子のスイッチング特性を損なうことなく、高周波ノイズ発生によるＥＭＣ性能劣化の抑制及び耐圧超過による素子破壊の防止を、部品点数を増やさずに安易な構成で実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るスイッチング回路及びスイッチング回路の生成方法の実施の形態を示す回路図である。
【図２】図１に示すスイッチング回路の動作特性を含めた等価回路図である。
【図３】図２に示すスイッチング回路において、スイッチング素子が２個の場合を例に取って動作特性を説明するための等価回路図であり、（Ａ）はスイッチング素子１０（１）のゲート端子から見たときの等価回路図を示し、（Ｂ）はスイッチング素子１０（２）のゲート端子から見たときの等価回路図を示している。
【発明を実施するための形態】
【００１３】
以下、本発明に係るスイッチング回路の実施の形態につき、上記の添付図面を用いて説明する。なお、スイッチング回路の生成方法は、スイッチング回路の実施の形態に内包されている。
【００１４】
実施の形態１．
図１に示す、本発明に係るスイッチング回路の実施の形態１では、概略的に、半導体素子１、バランス抵抗２（１）〜２（ｎ）、ゲート抵抗３、及びゲート駆動回路４で構成されている。
【００１５】
半導体素子１は、ｎ個の並列接続されたスイッチング素子１０（１）〜１０（ｎ）を含んでいる。スイッチング素子１０（１）〜１０（ｎ）は、それぞれ、ゲート駆動回路４からの制御信号によりオン／オフ制御されるゲート端子を有している。
また、バランス抵抗２（１）〜２（ｎ）は、それぞれ、抵抗値Ｒ１〜Ｒｎを有し、各一端は、スイッチング素子１０（１）〜１０（ｎ）の各ゲート端子に接続されている。バランス抵抗２（１）〜２（ｎ）の各他端は共通接続部ＣＪに接続され、且つ抵抗値Ｒｄのゲート抵抗３を介してゲート駆動回路４に接続されている。
【００１６】
また、スイッチング素子１０（１）〜１０（ｎ）は、それぞれ、例えば、ＳｉＣ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）から成るＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成される。
【００１７】
また、ゲート駆動回路４からスイッチング素子１０（１）〜１０（ｎ）を介してＧＮＤ（基準電位）に繋がる接続配線は、制御信号が伝搬される伝送路として見ることができる。このとき、スイッチング素子１０（１）〜１０（ｎ）の各ゲート端子までの接続配線の配線インダクタンス及び配線容量で形成される特性インピーダンスＺ０＝√（配線インダクタンス／配線容量）を、それぞれ、５（１）＝Ｚ０１、５（２）＝Ｚ０２、・・・５（ｎ）＝Ｚ０ｎとすると、図１は、図２のように示すことができる。
【００１８】
ゲート駆動回路４から見ると、配線の接続先であるスイッチング素子１０（１）〜１０（ｎ）のゲート端子は、開放端となり制御信号の一部が反射され伝送路を逆流する。ゲート駆動回路４側でも再反射が起こると共振が発生し、リンギングが発生する。リンギングにより発生する高周波ノイズは伝導・放射され、周辺回路へ悪影響を及ぼし、ＥＭＣ性能を劣化させる。
【００１９】
また、リンギングによりゲート電圧のオーバーシュート又はアンダーシュートが発生すると、ゲート駆動回路４又はスイッチング素子１０（１）〜１０（ｎ）のゲート端子の耐圧を超えてしまい、故障に至る。
【００２０】
この再反射を抑制するためには、バランス抵抗２（１）〜２（ｎ）をゲート駆動回路４寄りに配置しダンピング抵抗として用い、インピーダンス整合を取る必要がある。
すなわち、バランス抵抗２（１）〜２（ｎ）とゲート抵抗３との接続部、すなわち共通接続部ＣＪからスイッチング素子１０（１）のゲート端子までのインピーダンス（バランス抵抗２（１）と特性インピーダンス５（１）との合成インピーダンス）をＺ１とする。また、共通接続部ＣＪからスイッチング素子１０（２）のゲート端子までのインピーダンス（バランス抵抗２（２）と特性インピーダンス５（２）との合成インピーダンス）をＺ２とする。同様にして、共通接続部ＣＪからスイッチング素子１０（ｎ）のゲート端子までのインピーダンス（バランス抵抗２（ｎ）と特性インピーダンス５（ｎ）との合成インピーダンス）をＺｎとする。
【００２１】
このとき、例えば、スイッチング素子１０（１）のゲート端子で反射される制御信号が、ゲート駆動回路４や他のスイッチング素子１０（２）〜１０（ｎ）のゲート端子で再反射されないためのインピーダンス整合条件は、ゲート抵抗３の抵抗値Ｒｄと、他のスイッチング素子１０（２）〜１０（ｎ）における各インピーダンスＺ２〜Ｚｎとの合成インピーダンスにバランス抵抗２（１）の抵抗値Ｒ１を加えたインピーダンスと特性インピーダンス５（１）＝Ｚ０１とが等しくなることである。
【００２２】
同様にして、スイッチング素子１０（ｎ）のゲート端子から反射される制御信号がゲート駆動回路４や他のゲート端子で再反射されないためには、特性インピーダンス５（ｎ）と、ゲート抵抗３の抵抗値ＲｄとインピーダンスＺ１〜Ｚｎ−１との合成インピーダンスにバランス抵抗２（ｎ）の抵抗値Ｒ２を加えたインピーダンスが等しくなることである。
【００２３】
これを式で表すと、インピーダンス整合の条件は次のようになる。
Ｚ０１＝Ｒ１＋Ｒｄ／／Ｚ２／／・・・／／Ｚｎ
Ｚ０２＝Ｒ２＋Ｒｄ／／Ｚ１／／Ｚ３・・・／／Ｚｎ
・・・
Ｚ０ｎ＝Ｒｎ＋Ｒｄ／／Ｚ２／／・・・／／Ｚｎ−１
【００２４】
例えば、スイッチング素子が２並列配置されたスイッチング回路を示した図３により、インピーダンス整合について以下に説明する。
図３（Ａ）に示すスイッチング素子１０（１）のゲート端子から見たときのインピーダンス整合に必要な条件式は下記の式（１）で表され、図３（Ｂ）に示すスイッチング素子１０（２）のゲート端子から見たときのインピーダンス整合に必要な条件式は下記の式（２）で表される。
【００２５】
Ｚ０１＝Ｒ１＋Ｒｄ／／Ｚ２    ・・・式（１）
Ｚ０２＝Ｒ２＋Ｒｄ／／Ｚ２    ・・・式（２）
すなわち、式（１）及び（２）は、それぞれ下記の様に書き直せる。
Ｚ０１＝Ｒ１＋Ｒｄ（Ｒ２＋Ｚ０２）／｛Ｒｄ＋（Ｒ２＋Ｚ０２）｝・・・式（１）    Ｚ０２＝Ｒ２＋Ｒｄ（Ｒ１＋Ｚ０１）／｛Ｒｄ＋（Ｒ１＋Ｚ０１）｝・・・式（２）
【００２６】
ここで、基板解析ソフトなどのツールを用いて，各ゲート端子までの基板パターンによる配線インダクタンス及び配線容量による特性インピーダンスＺ０１及びＺ０２を求め、上記の式（１）及び（２）に代入することで各インピーダンス整合が取れるために必要なバランス抵抗２（１）及び２（２）の各抵抗値Ｒ１及びＲ２、並びにゲート抵抗３の抵抗値Ｒｄを求めることができる。
【００２７】
例えば、Ｚ０１＝３Ω、Ｚ０２＝５Ωであった場合、Ｒ１＝２Ω、Ｒ２＝４．１Ω、及びＲｄ＝１．１Ωとすれば、上記の式（１）及び（２）が凡そ成立し、インピーダンス整合を取ることができる。
【００２８】
同様に、スイッチング素子がｎ並列であるスイッチング回路の場合でも、バランス抵抗及びゲート抵抗の選定でインピーダンス整合が取れる。
このように、バランス抵抗２（１）〜２（ｎ）を共通接続部ＣＪを介してゲート駆動回路４側に配置し、バランス抵抗２（１）〜２（ｎ）の各抵抗値Ｒ１〜Ｒｎ及びゲート抵抗３の抵抗値Ｒｄを選定する。これにより、ゲート駆動回路４−スイッチング素子１０（１）〜１０（ｎ）間のインピーダンス整合を取ることができ、以て高周波ノイズ発生によるＥＭＣ性能劣化の抑制及び耐圧超過による素子破壊の防止が可能となる。
【００２９】
実施の形態２．
一方、スイッチング素子１０（１）〜１０（ｎ）の各スイッチング特性は、ゲート抵抗３の抵抗値Ｒｄとバランス抵抗２（１）〜２（ｎ）の各抵抗値Ｒ１〜Ｒｎとの合計抵抗値（Ｒｄ＋Ｒ１）〜（Ｒｄ＋Ｒｎ）に依存するため、この合計抵抗値（Ｒｄ＋Ｒ１）〜（Ｒｄ＋Ｒｎ）が、それぞれ、スイッチング特性を損なわないように設定された範囲内の値となることが好ましい。
【００３０】
このため、バランス抵抗２（１）〜２（ｎ）の抵抗値Ｒ１〜Ｒｎ及びゲート抵抗３の抵抗値Ｒｄを選定することにより、スイッチング特性を良好に保つことができる。
すなわち、スイッチング素子が、オフ状態からオン状態へ変化する立上り時間、又はオン状態からオフ状態へ変化する立下り時間が長いとスイッチング損失が大きくなり、コスト及び部品面積が増大する。
【００３１】
そこで、スイッチング素子１０（１）〜１０（ｎ）が、それぞれ、オフ状態からオン状態へ変化する立上り時間、又はオン状態からオフ状態へ変化する立下り時間が設定時間内となるようにすれば、スイッチング損失を損なわず、コスト及び部品面積を小さくすることができる。
【００３２】
これを、例えば、スイッチング素子が２並列であるスイッチング回路を示した図３により、インピーダンス整合について説明する。この場合、上記の実施の形態１で説明した例に、下記の式（３）及び（４）を追加する。
Ｒｄ＋Ｒ１＝Ｒｄ＋Ｒ２＝設定値Ｋ    ・・・式（３）
∴Ｒ１＝Ｒ２    ・・・式（４）
【００３３】
この式（４）を式（１）及び（２）に代入すると、次の式が導出される。
（Ｚ０１−Ｚ０２）（Ｒｄ＋Ｒ１）＝０    ・・・式（６）
従って、インピーダンス整合には下記の式（６）が条件となる。
Ｚ０１＝Ｚ０２    ・・・    式（６）
【００３４】
この式（５）を加味し、上記の式（１）及び（２）を展開すると、以下の式が得られる。
Ｒ１＝Ｋ±√（Ｋ２−Ｚ０１２）    ・・・式（７）
【００３５】
設定値Ｋが５Ω、Ｚ０１＝Ｚ０２＝４Ωであるとすると、Ｒ１＝Ｒ２＝２Ω、Ｒｄ＝３Ωと決めることで、式（１）及び（２）が凡そ成立し、インピーダンス整合を取ることができる。
また、特性インピーダンスＺ０１及びＺ０２は、例えば基板パターンの太さや長さを変えることで変化するため、式（３）が成立するように特性インピーダンスＺ０１及びＺ０２を調整することも可能である。
【００３６】
このように、スイッチング素子を複数個並列に接続する場合において、スイッチング素子間の干渉によるゲート電圧振動抑制のために、バランス抵抗及びゲート抵抗を利用することで、スイッチング特性を損なうことなく、高周波ノイズ発生によるＥＭＣ性能劣化の抑制及び耐圧超過による素子破壊の防止が実現できるスイッチング回路を、部品点数増やさず、安易な構成で実現することができる。
【００３７】
実施の形態３．
一方、スイッチング素子が、オン状態からオフ状態へ変化する立下り時間が短いと主電流の時間当たりの電流減少率ｄｉ／ｄｔが大きくなり、それと主回路インダクタンスＬに起因するサージ電圧Ｖｓ＝Ｌ×ｄｉ／ｄｔが大きくなる。このサージ電圧Ｖｓがスイッチング素子の耐圧を超えるとスイッチング素子の破壊に至る。これを防止する策としてスナバ回路を用いる方法があるが、部品点数の増加によるコスト、部品面積が増えるだけでなく、スナバ回路で消費する損失もムダになる。
【００３８】
そこで、上記の合計抵抗値（Ｒｄ＋Ｒ１）〜（Ｒｄ＋Ｒｎ）が、それぞれ、オフ時のサージ電圧がスイッチング素子耐圧を超えないように設定された範囲内の値となるように、バランス抵抗２（１）〜２（ｎ）の抵抗値Ｒ１〜Ｒｎ及びゲート抵抗３の抵抗値Ｒｄを選定することで、サージ電圧対策を行う必要はない。
【００３９】
実施の形態４．
さらに、上記の実施の形態では、スイッチング素子としてＳｉＣ−ＭＯＳＦＥＴを用いる場合について説明したが、本発明が適用可能なスイッチング素子は、これに限定されるものではない。例えば、シリコン（Ｓｉ）半導体から成るスイッチング素子や、ＳｉＣと同様に非Ｓｉ半導体材料であるワイドバンドギャップ半導体を用いることも可能である。ワイドギャップ半導体としては、例えば、窒化ガリウム、酸化ガリウム系材料、又はダイヤモンドから成るスイッチング素子を挙げることができる。
【００４０】
ただし、ＳｉＣ半導体の製造技術は、開発途上にあり、デバイス内の欠陥密度が大きく、５ｍｍ角程度よりも大きい面積を持つＳｉＣチップ製造の歩留まりが悪い。
従って、大電流用としては、低コスト化のために小さい面積のチップを用いたスイッチング素子を並列に接続して使用する傾向にあり、より大きな効果を得ることができる。
【００４１】
また、ワイドバンドギャップ半導体を使用する場合には、損失低減を目的にした高速度スイッチング及び高周波化が可能となることから、リンギングが大きくなる傾向にあり、より大きな効果を得ることができる。
【符号の説明】
【００４２】
１  半導体素子、１０（１）〜１０（ｎ）  スイッチング素子（電力用スイッチング半導体素子）、２（１）〜２（ｎ）  バランス抵抗、３  ゲート抵抗、４  ゲート駆動回路、５（１）〜５（ｎ）（Ｚ０１〜Ｚ０ｎ）  特性インピーダンス。
【図１】
2018078406.tif 000003
【図２】
2018078406.tif 000004
【図３】
2018078406.tif 000005
【手続補正書】
【提出日】平成30年2月26日(2018.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに並列接続された複数個のスイッチング素子と、
前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、
前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、
前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、
前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備え、
前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるような抵抗値を、前記バランス抵抗及び前記ゲート抵抗が有する
スイッチング回路。
【請求項２】
前記複数個のバランス抵抗の各抵抗値と前記ゲート抵抗の抵抗値との合計抵抗値は、前記複数個のスイッチング素子の各々のスイッチング特性における立上り時間又は立下り時間が設定時間内となるように設定された範囲の値である
請求項１に記載のスイッチング回路。
【請求項３】
前記複数個のバランス抵抗の各抵抗値と前記ゲート抵抗の抵抗値との合計抵抗値は、前記複数個のスイッチング素子の各々のスイッチング特性におけるオフ時のサージ電圧が、スイッチング素子耐圧を越えないように設定された範囲の値である
請求項１に記載のスイッチング回路。
【請求項４】
前記複数個のスイッチング素子は、それぞれ、ワイドバンドギャップ半導体で形成されている
請求項１から３のいずれか１項に記載のスイッチング回路。
【請求項５】
前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム、酸化ガリウム系材料、又はダイヤモンドを用いた半導体である
請求項４に記載のスイッチング回路。
【請求項６】
互いに並列接続された複数個のスイッチング素子と、
前記複数個のスイッチング素子のゲート端子にそれぞれ接続される複数個のバランス抵抗と、
前記複数個のスイッチング素子を一括してオン状態／オフ状態に制御するゲート駆動回路と、
前記複数個のバランス抵抗が、前記複数個のスイッチング素子の反対側で１点に接続される共通接続部と、
前記共通接続部と前記ゲート駆動回路との間に接続されるゲート抵抗とを備えたスイッチング回路の生成方法であって、
前記複数個のスイッチング素子のゲート端子の各々と前記バランス抵抗の各々との間の配線に形成される特性インピーダンスを求め、
前記特性インピーダンスが、前記ゲート抵抗の抵抗値と、前記共通接続部から前記複数個のスイッチング素子のうちの他のスイッチング素子のゲート端子の各々までのインピーダンスとの並列合成インピーダンスを、対応する前記バランス抵抗の抵抗値に加えたインピーダンスと等しくなるように、前記バランス抵抗及び前記ゲート抵抗の各抵抗値を選択する
スイッチング回路の生成方法。