(57)【要約】【課題】ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることを可能とする。【解決手段】炭化珪素半導体装置の製造方法は、ｎ型炭化珪素基板１上にｎ型ドリフト層２、ｐ型エピベース層３を順に堆積する。次に、ｐ型エピベース層３の表面層にｎ型ソース領域４およびｐ型ベースコンタクト領域５を形成する。次に、ｎ型ソース領域４の表面層およびｐ型ベースコンタクト領域５の表面層にレーザーを照射することによりレーザーアニールを行う。【選択図】図１
2018082017.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板のおもて面側の全面に第１導電型のドリフト層を積層する工程と、
前記ドリフト層の全面に第２導電型のベース層を積層する工程と、
前記ベース層の表面層に第１導電型のソース領域をイオン注入により選択的に形成する工程と、
前記ベース層の表面層に第２導電型の不純物領域をイオン注入により選択的に形成する工程と、
前記ソース領域の表面層および前記不純物領域の表面層にレーザーを照射することによりレーザーアニールを行う工程と、
前記ソース領域を貫通するようにトレンチを形成する工程と、
前記トレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記ソース領域および前記不純物領域に接するようにソース電極を形成する工程と、
前記炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記レーザーアニールを行う工程は、前記レーザーの侵入長を前記イオン注入により注入したイオン種の注入深さ以上とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記レーザーアニールを行う工程は、前記ソース領域および前記不純物領域が形成された前記炭化珪素半導体基板を加熱して、レーザーを照射することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体材料として炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体を用いた縦型パワーデバイスでは、シリコン（Ｓｉ）半導体のものと比較してアバランシェ降伏を起こす絶縁破壊電界強度が約１０倍と高い。このため、以下の式で決まる単位面積当たりのオン抵抗（Ｒon,sp）がシリコン縦型パワーデバイスに対して数１００分の１とすることができる。ここで、ＥCは絶縁破壊電界強度、μは電子の移動度、εSiCは炭化珪素の誘電率、ＢＶは素子の耐圧である。
Ｒon,sp＝４ＢＶ2／εSiCμＥC3
【０００３】
このため、インバータ回路をはじめとするパワーエレクトロニクス回路に炭化珪素パワーデバイスを適用すると、システムの損失をシリコンパワーデバイスに対して数１０％低減することができる。このため、産業界で広く使われるようになっている。
【０００４】
炭化珪素縦型パワーデバイスのうち、メタル酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）はゲートを電圧駆動することができ、ゲートドライバーの電力消費が小さいなどのことから、広く使用されている。ＭＯＳＦＥＴのオン抵抗は、ソースメタルコンタクト抵抗、ソース抵抗、ＭＯＳチャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗、裏面ドレインコンタクト抵抗の各成分を合計したものである。６００Ｖや１２００Ｖクラスなどの比較的低い耐圧クラスでは、そのうちＭＯＳチャネル抵抗がオン抵抗中で大きな割合を占める。また、ＭＯＳチャネル抵抗を低減するためには、セルピッチを縮小することが非常に有効である。
【０００５】
しかし、プレーナー型ＭＯＳＦＥＴと呼ばれるＭＯＳチャネルを主表面と平行に形成する構造では隣接するセルのベース層に挟まれたドリフト層上部でＪＦＥＴ抵抗が発生する。セルピッチを縮小するとＪＦＥＴ抵抗が増加する。このため、プレーナー型ＭＯＳＦＥＴでは、セルピッチを縮小しても、オン抵抗を十分減少できない。
【０００６】
これに対して、トレンチ内にゲート電極を有するトレンチ型ＭＯＳＦＥＴが提案されている。図４は、従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。図４に示すように、トレンチ型ＭＯＳＦＥＴでは、主表面に形成されたトレンチ（溝）１０７、その側壁に形成されるゲート酸化膜１０８、トレンチ内に高濃度のｎ型または高濃度のｐ型にドープされたポリシリコンによるゲート電極１０９を備えることを特徴とする。トレンチ型ＭＯＳＦＥＴでは、ＪＦＥＴ抵抗は発生しないため、セルピッチを縮小するほどチャネル抵抗が減少し、それにともないオン抵抗も減少する。従って、プレーナー型ＭＯＳＦＥＴの次世代型としてトレンチ型ＭＯＳＦＥＴの開発が盛んに行われている。現在、トレンチを形成する技術、トレンチ側壁上に良質なゲート酸化膜を形成する技術、トレンチ底の電界集中によるゲート酸化膜に印加される電界強度を緩和する技術が様々な方法で確立しつつある。
【０００７】
このトレンチ型ＭＯＳＦＥＴの製造（作製）方法を、図４に基づいて説明する。まず、ｎ型半導体基板１０２と、その上にエピタキシャル成長されたｎ型ドリフト層１０３、さらにその上にエピタキシャル成長されたｐ型ベース層１０４を順次形成する。次に、ｎ型となるイオン種としてリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）を選択的にイオン注入し、さらにｐ型となるイオン種としてアルミニウム（Ａｌ）、ホウ素（Ｂ）を選択的にイオン注入し、その後、１６００℃程度の高温でアニールすることによりそれぞれｎ型ソース領域１０５およびｐ型ベースコンタクト領域１０６を形成する。次に、リアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの方法によりトレンチ１０７を形成する。次に、トレンチ１０７の側壁にゲート酸化膜１０８、高濃度のｎ型またはｐ型の多結晶シリコンによるゲート電極１０９、ゲートとソースを絶縁する層間絶縁膜１１０を順次形成する。最後に、裏面ドレインのオーミックコンタクト電極１０１と、ｎ型ソース領域１０５およびｐ型ベースコンタクト領域１０６とのオーミックコンタクトを形成し、ソース電極１１１を形成して完成する。
【０００８】
炭化珪素半導体を用いたＭＯＳＦＥＴのソース電極に０Ｖを印加し、ゲート電極に０Ｖまたは負バイアスを印加し、ドレイン電極にプラスの定格電圧（６００Ｖ定格であれば＋６００Ｖ、１２００Ｖ定格であれば＋１２００Ｖ）を印加して、オフ状態にする。この場合、プレーナー型ＭＯＳＦＥＴでは、リーク電流ＩDSSは通常２×１０-6Ａ／ｃｍ2以下と十分小さくなるが、上記の製造方法による炭化珪素半導体を用いたトレンチ型ＭＯＳＦＥＴではＩDSSが１０-3Ａ／ｃｍ2〜１０-1Ａ／ｃｍ2と大きくなり、オフ状態での電力損失が無視できないほど大きくなる問題がある。
【０００９】
トレンチ型ＭＯＳＦＥＴにおいて、リーク電流を低減する方法が提案されている。例えば、第２の電極を、第１のトレンチの第１の底部において第１の第２導電型領域と接し、かつ第１のトレンチの第１の側壁部において第１導電型領域および第２の第２導電型領域と接するようにする技術がある（例えば、特許文献１参照）。また、ｐ型ベース層の表面層に、ｐ+型ボディコンタクト領域とｎ+型ソース領域とを互いに離れて設け、第２トレンチを、ｎ+型ソース領域に接し、ｎ-型ドリフト層に達するように設ける技術がある（例えば、特許文献２参照。）。
【００１０】
また、レーザービームを照射することによりアニールを行う方法が提案されている。例えば、基板上に形成されたイオン注入層の表面にレーザー吸収膜を形成した後に、１６００摂氏度以上に加熱し、レーザーアニールする技術がある（例えば、特許文献３参照）。また、半導体基板の他方の主面にイオン打ち込みをし、レーザーアニール法により活性化アニールを行う技術がある（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１５−７６５９２号公報
【特許文献２】特開２０１４−３３２２３号公報
【特許文献３】特開２０１４−１４６７５７号公報
【特許文献４】特開２００７−２４３０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、トレンチ型ＭＯＳＦＥＴにおいて、リーク電流が大きいという問題がある。ここで、図５は、リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップのエミッション像である。図５は、ドレイン−ソース間電圧ＶDSS＝６００Ｖ、ＩDSS＝３×１０-2Ａ／ｃｍ2時のエミッション像である。エミッション像は、ＳｉＣデバイス等の半導体デバイスの異常動作に伴い発生する微弱な発光を検出できるフォトエミッション顕微鏡により撮影された像である。また、図６は、リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップの基板表面のエッチピット写真である。図６は、エミッション像取得後に炭化珪素以外の膜を除去して炭化珪素基板表面を露出させ、その後、溶融ＫＯＨ（水酸化カリウム）エッチングしたときに現れたエッチピット（表面の腐食孔）を撮影したエッチピット写真である。
【００１３】
このエッチピットは、らせん転位や刃状転位などの貫通転位に対応する。これら貫通転位は４Ｈ型や６Ｈ型など炭化珪素基板の中でも六方晶の結晶構造の場合に、六方晶の＜０００１＞方向であるｃ軸に沿って発生することが知られている。例えば、図４の符号ａで示すらせん転位は、ｐ型ベース層１０４の表面からｎ型半導体基板１０２の裏面まで達している。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００１４】
図５のエミッション像の発光点（丸印で図示）を図６に重ね合わせると（丸印）、そこにはＫＯＨエッチピットが存在しており、リーク電流ＩDSSは貫通転位の近傍で発生していることが分かる。
【００１５】
これらのことから、イオン注入されたイオン種あるいはｎ型ソース領域１０５の形成時に生成された点欠陥が上記の高温アニール時にらせん転位に沿って拡散することにより、らせん転位の周囲がｎ型になってしまう。らせん転位は、ｐ型ベース層１０４の表面からｎ型半導体基板１０２の裏面まで達しているため、ソースとドレインが導通状態になってしまい、ＩDSSが増加するものと考えられる。
【００１６】
ここで、ｐ型ベース層１０４の不純物濃度を１×１０18／ｃｍ3と高くした場合、ＩDSSが、抑制されることが分かっている。しかしながら、上記の構造のトレンチ型ＭＯＳＦＥＴにおけるｐ型ベース層１０４の不純物濃度は１×１０17／ｃｍ3前半である。この不純物濃度が高過ぎるとドレイン−ソース間の電流が流れ始めるゲート電圧であるしきい電圧が高くなりすぎる問題がある。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることを可能とする炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素半導体装置の製造方法は、まず、第１導電型の炭化珪素半導体基板のおもて面側の全面に第１導電型のドリフト層を積層する工程を行う。次に、前記ドリフト層の全面に第２導電型のベース層を積層する工程を行う。次に、前記ベース層の表面層に第１導電型のソース領域をイオン注入により選択的に形成する工程を行う。次に、前記ベース層の表面層に第２導電型の不純物領域をイオン注入により選択的に形成する工程を行う。次に、前記ソース領域の表面層および前記不純物領域の表面層にレーザーを照射することによりレーザーアニールを行う工程を行う。次に、前記ソース領域を貫通するようにトレンチを形成する工程を行う。次に、前記トレンチの内部に、ゲート酸化膜を介してゲート電極を形成する工程を行う。次に、前記ゲート電極を覆うように層間絶縁膜を形成する工程を行う。次に、前記ソース領域および前記不純物領域に接するようにソース電極を形成する工程を行う。次に、前記炭化珪素半導体基板の裏面側にドレイン電極を形成する工程を行う。
【００１９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記レーザーアニールを行う工程は、前記レーザーの侵入長を前記イオン注入により注入したイオン種の注入深さ以上とすることを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記レーザーアニールを行う工程は、前記ソース領域および前記不純物領域が形成された前記炭化珪素半導体基板を加熱して、レーザーを照射することを特徴とする。
【００２１】
上述した発明によれば、熱処理をレーザーアニールで行うことで、ｎ型ソース領域（第１導電型のソース領域）、ｐ型ベースコンタクト領域（第２導電型の不純物領域）のみを加熱し、ｐ型エピベース層（第２導電型のベース層）を高温にしないことができる。これにより、ｐ型エピベース層内で、イオン種あるいは点欠陥がらせん転位に沿って拡散することが妨げられ、ｐ型エピベース層内らせん転位の周囲がｎ型になることが妨げられる。このため、ソースとドレインが導通状態になることがない。また、本発明では、ｐ型エピベース層の膜厚および不純物濃度を、従来のトレンチ型ＭＯＳＦＥＴと同様な値とし、ゲート電圧のしきい値を、従来のトレンチ型ＭＯＳＦＥＴと同様な値にできる。この結果、実施の形態の半導体装置では、ゲート電圧のしきい値を適切に保持し、リーク電流の増加を抑えることができる。
【００２２】
また、レーザーアニールにおいて、レーザーの侵入長をイオン注入の深さ以上とすることで、イオン注入で注入した不純物を活性化することができる。また、ｎ型炭化珪素基板を加熱してレーザーアニールを行うことで、アニールに必要なレーザーのショット数を削減でき、アニールに必要な時間を短くできる。
【発明の効果】
【００２３】
本発明にかかる炭化珪素半導体装置の製造方法によれば、ゲート電圧のしきい値を適切に保持し、リーク電流を抑えることが可能になるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図４】従来のトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図５】リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップのエミッション像である。
【図６】リーク電流の高い炭化珪素トレンチ型ＭＯＳＦＥＴチップの基板表面のエッチピット写真である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型ドリフト層（第１導電型のドリフト層）２が堆積されている。
【００２７】
ｎ型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ型ドリフト層２は、ｎ型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ型ドリフト層２の、ｎ型炭化珪素基板１側に対して反対側の表面側には、ｐ型エピベース層（第２導電型のベース層）３が設けられている。以下、ｎ型炭化珪素基板１とｎ型ドリフト層２とｐ型エピベース層３とを併せて炭化珪素半導体基体とする。
【００２８】
ｎ型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極１１が設けられている。
【００２９】
ｐ型エピベース層３のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、ｎ型ソース領域（第１導電型のソース領域）４およびｐ型ベースコンタクト領域（第２導電型の不純物領域）５が選択的に設けられている。
【００３０】
炭化珪素半導体基体の第１主面側（ｐ型エピベース層３側）には、トレンチ構造が設けられている。具体的には、トレンチ６が設けられ、トレンチ６は、ｎ型ソース領域４のｎ型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型エピベース層３を貫通してｎ型ドリフト層２に達する。トレンチ６の内壁に沿って、トレンチ６の底部および側壁に、高濃度のポリシリコンによるゲート酸化膜７が設けられており、トレンチ６内のゲート酸化膜７の内側にゲート電極８が設けられている。層間絶縁膜９は、ゲート電極８を覆うように設けられている。ゲート酸化膜７によりゲート電極８が、ｎ型ドリフト層２およびｐ型エピベース層３と絶縁されている。ゲート電極８の一部は、トレンチ６の上方（層間絶縁膜９が設けられている側）からソース電極１０側に突出していてもよい。また、ｎ型ソース領域４およびｐ型ベースコンタクト領域５は、ソース電極１０と接している。
【００３１】
図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
【００３２】
上述したように、イオン注入されたイオン種あるいはｎ型ソース領域４の形成時に生成された点欠陥が高温アニール時にらせん転位に沿って拡散することにより、らせん転位の周囲がｎ型になってしまう。らせん転位ａは、ｐ型エピベース層３の表面からｎ型半導体基板１の裏面まで達しているため、ソースとドレインが導通状態になってしまい、リーク電流が増加するものと考えられる。
【００３３】
ここで、イオン種あるいは点欠陥は、アニールが高温、例えば、１６００℃程度で行われるために拡散したと考えられる。これに対して、炭化珪素半導体において、エキシマレーザを用いて、イオン注入で注入した不純物を基板の温度を５００℃〜７００℃にして、効果的に活性化できることを示す報告がある（例えば、下記参考文献１。）。
【００３４】
（参考文献１）  ヤスノリ  タナカ（Ｙａｓｕｎｏｒｉ  Ｔａｎａｋａ）他、「Ｅｌｅｃｔｒｉｃａｌ  ａｃｔｉｖａｔｉｏｎ  ｏｆ  ｔｈｅ  ｉｏｎ−ｉｍｐｌａｎｔｅｄ  ｐｈｏｓｐｈｏｒｕｓ  ｉｎ  ４Ｈ−ＳｉＣ  ｂｙ  ｅｘｃｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ」、Ｊｏｕｒｎａｌ  ｏｆ  ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  Ｖｏｌｕｍｅ９３，  ｎｕｍｂｅｒ  １０（２００３）  ｐｐ．５９３４−５９３６
【００３５】
このため、実施の形態にかかる炭化珪素半導体装置では、ｎ型ソース領域４およびｐ型ベースコンタクト領域５に対するアニールを、レーザーを照射することにより熱処理を実現するレーザーアニールで行っている。このレーザーアニールは、基板の温度を５００℃〜７００℃でアニール可能なだけでなく、基板表面から所定の深さまで局所的に加熱することができる特徴も有している。
【００３６】
このため、実施の形態のレーザーアニールでは、ｎ型ソース領域４およびｐ型ベースコンタクト領域５のみを加熱して、ｎ型ソース領域４およびｐ型ベースコンタクト領域５より下側（炭化珪素半導体基体側）にあるｐ型エピベース層３を加熱しないようにする。これにより、ｐ型エピベース層３内で、イオン種あるいは点欠陥がらせん転位に沿って拡散することが妨げられ、ｐ型エピベース層３内のらせん転位の周囲がｎ型になることが妨げられる。このため、実施の形態の炭化珪素半導体装置では、ソースとドレインが導通状態になっていない。
【００３７】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２、図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【００３８】
まず、ｎ型の炭化珪素でできたｎ型炭化珪素基板１を用意する。そして、このｎ型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ型ドリフト層２を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ｎ型ドリフト層２を形成するためのエピタキシャル成長の条件を、例えばｎ型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。
【００３９】
次に、ｎ型ドリフト層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型エピベース層３を、例えば１μｍ〜２μｍ程度の厚さまでエピタキシャル成長させる。ここまでの工程により、ｎ型炭化珪素基板１上にｎ型ドリフト層２およびｐ型エピベース層３を積層してなる炭化珪素半導体基体が形成される。ｐ型エピベース層３を形成するためのエピタキシャル成長の条件を、例えばｐ型エピベース層３の不純物濃度が１×１０17／ｃｍ3〜４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図２に示されている。
【００４０】
次に、ｐ型エピベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型エピベース層３の表面上にｎ型の不純物、例えば窒素をイオン注入する。それによって、ｐ型エピベース層３の表面領域の一部に、例えば深さ０．５μｍ程度のｎ型ソース領域４が形成される。ｎ型ソース領域４を設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。続いて、ｎ型ソース領域４を形成するためのイオン注入時に用いたマスクを除去する。
【００４１】
次に、ｐ型エピベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型エピベース層３の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型エピベース層３の表面領域の一部に、例えば深さ０．５μｍ程度のｐ型ベースコンタクト領域５が形成される。ｐ型ベースコンタクト領域５を形成するためのイオン注入時のドーズ量を、例えばｐ型エピベース層３よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ型ベースコンタクト領域５を形成するためのイオン注入時に用いたマスクを除去する。
【００４２】
次に、ｎ型ソース領域４およびｐ型ベースコンタクト領域５の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｐ型エピベース層３を貫通して、ｎ型ドリフト層２に達するトレンチ６を形成する。続いて、トレンチ６を形成するために用いたマスクを除去する。ここまでの状態が図３に示されている。また、ｎ型ソース領域４およびｐ型ベースコンタクト領域５を形成する順番は、逆であってもかまわない。ｐ型ベースコンタクト領域５を形成後、ｎ型ソース領域４を形成してもよい。
【００４３】
次に、熱処理（アニール）を行って、ｎ型ソース領域４、ｐ型ベースコンタクト領域５を活性化させる。熱処理は、ｎ型ソース領域４の表面層およびｐ型ベースコンタクト領域５の表面層にレーザーを照射するレーザーアニールで行う。レーザーアニールにおいて、イオン注入されたイオンをすべて活性化するために、レーザーの侵入長はイオン注入により注入したイオンの注入深さ以上とする。例えば、ｎ型ソース領域４およびｐ型ベースコンタクト領域５を深さ０．５μｍで形成した場合、レーザーの侵入長は０．５μｍとする。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００４４】
この発明の実施の形態に係るレーザーアニールを行う工程について、詳細に説明する。実施の形態では、レーザーとして、例えば、波長３０８ｎｍのＸｅＣｌ（キセノン−塩素）レーザーで、レーザーの侵入長が２．６μｍのものを使用する。また、レーザーアニールでは、レーザーの照射エネルギーを、１．０Ｊ／ｃｍ2にして、パルス幅２０ｎｓで、６００〜３０００ショットを実施することが好ましい。
【００４５】
また、２０００ショット以下では、ｐ型エピベース層３の温度が上昇しないため、ＩDSSは増加しないが、２０００ショットを超えるとｐ型エピベース層３の温度が上昇するため、ＩDSSは増加する。一方、活性化のため、ｎ型ソース領域４およびｐ型ベースコンタクト領域５を高温にするためには、最低１５００ショットが必要である。このため、レーザーアニールでは、１５００〜２０００ショットを実施することが最も好ましい。
【００４６】
また、レーザーアニールを行う際、ｎ型ソース領域４およびｐ型ベースコンタクト領域５が形成された炭化珪素半導体基板１を加熱して基板温度を変化させても良い。例えば、炭化珪素半導体基板１を５００℃にすると、ｐ型エピベース層３、ｎ型ソース領域４およびｐ型ベースコンタクト領域５が高温になりやすいため、２０００ショット以上で、ＩDSSが増加し、また、活性化のため、最低５００ショットが必要である。このため、炭化珪素半導体基板１を５００℃に加熱する場合、レーザーアニールで、５００〜１０００ショットを実施することが好ましい。
【００４７】
次に、ｎ型ソース領域４およびｐ型ベースコンタクト領域５の表面と、トレンチ６の底部および側壁と、に沿ってゲート酸化膜７を形成する。このゲート酸化膜７は、酸素雰囲気中において１２００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート酸化膜７は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【００４８】
次に、ゲート酸化膜７上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ６内部に残すことによって、ゲート電極８が形成される。ゲート電極８の一部は、トレンチ６の上方（層間絶縁膜９が形成される側）からソース電極１０側に突出していてもよい。
【００４９】
次に、ゲート酸化膜７およびゲート電極８を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜９を形成する。層間絶縁膜９およびゲート酸化膜７をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎソース領域４およびｐ型ベースコンタクト領域５を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。
【００５０】
次に、コンタクトホール内および層間絶縁膜９の上にソース電極１０となる、例えば、アルミニウム−シリコン合金(Ａｌ−Ｓｉ)の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１０を残す。
【００５１】
次に、ｎ型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１１を形成する。その後、例えば１０００℃程度の温度で熱処理を行って、ｎ型炭化珪素基板１とドレイン電極１１とをオーミック接合する。
【００５２】
次に、例えばスパッタ法によって、ソース電極１０および層間絶縁膜９を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド（不図示）を形成する。
【００５３】
次に、ドレイン電極１１の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
【００５４】
実施の形態に基づき作成した炭化珪素半導体装置では、チップサイズ３ｍｍ四方でＩDSSの良品規格を１００ｎＡとした場合、ＩDSSの良品率が従来約１％であったものが、約９９％に改善した。また、しきい電圧は５Ｖ〜６Ｖ、１２００Ｖクラスのアバランシェ降伏電圧（耐圧）は１５００Ｖ〜１６００Ｖと十分高く、パンチスルーは発生しなかった。
【００５５】
以上、説明したように、実施の形態によれば、熱処理をレーザーアニールで行うことで、ｎ型ソース領域、ｐ型ベースコンタクト領域のみを加熱し、ｐ型エピベース層を高温にしないことができる。これにより、ｐ型エピベース層内で、イオン種あるいは点欠陥がらせん転位に沿って拡散することが妨げられ、ｐ型エピベース層内のらせん転位の周囲がｎ型になることが妨げられる。このため、ソースとドレインが導通状態になることがない。また、実施の形態では、ｐ型エピベース層の膜厚は、１μｍ〜２μｍ程度であり、ｐ型エピベース層の不純物濃度は、１×１０17／ｃｍ3〜４×１０17／ｃｍ3程度であるため、ゲート電圧のしきい値は、従来のトレンチ型ＭＯＳＦＥＴと同様な値となる。この結果、実施の形態の半導体装置では、ゲート電圧のしきい値を適切に保持し、リーク電流の増加を抑えることができる。
【００５６】
また、レーザーアニールにおいて、レーザーの侵入長をイオン注入の深さ以上とすることで、イオン注入で注入した不純物を活性化することができる。また、ｎ型炭化珪素基板を加熱してレーザーアニールを行うことで、アニールに必要なレーザーのショット数を削減でき、アニールに必要な時間を短くできる。
【００５７】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明の各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５８】
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、トレンチゲート構造を有するＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ  ｔｈｙｒｉｓｔｏｒ）、サイリスタなど少なくとも２つ以上のＰＮ接合を有する炭化珪素半導体装置の製造方法に有用であり、特に、ＭＯＳ型電力用炭化珪素半導体装置の製造方法に適している。
【符号の説明】
【００５９】
１  ｎ型炭化珪素基板
２  ｎ型ドリフト層
３  ｐ型エピベース層
４  ｎ型ソース領域
５  ｐ型ベースコンタクト領域
６  トレンチ
７  ゲート酸化膜
８  ゲート電極
９  層間絶縁膜
１０  ソース電極
１１  ドレイン電極
１０１  オーミックコンタクト電極
１０２  ｎ型半導体基板
１０３  ｎ型ドリフト層
１０４  ｐ型ベース層
１０５  ｎ型ソース領域
１０６  ｐ型ベースコンタクト領域
１０７  トレンチ
１０８  ゲート酸化膜
１０９  ゲート電極
１１０  層間絶縁膜
１１１  ソース電極
ａ  らせん転位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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