(57)【要約】【課題】半導体装置を構成する絶縁膜によって高周波特性を損なわず、絶縁膜を効率的に形成できる、半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置１は、半導体基板１００上の第１の領域Ｒ１に設けられた能動素子１０を覆い、第１の領域Ｒ１と半導体基板１００上の第２の領域Ｒ２とに第１の絶縁膜３０を形成し、第１の絶縁膜３０の上に第２の絶縁膜４０を形成し、第２の絶縁膜４０の第１の領域Ｒ１に対応する部分を所定のエッチング処理によって除去し、当該除去した部分に対応する第１の絶縁膜３０を露出させる。第１の絶縁膜３０と第２の絶縁膜４０とのエッチング選択比は、エッチング処理によって、第２の絶縁膜４０が除去され、第１の絶縁膜３０が残るように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に設けられた能動素子を覆い、当該第１の領域と前記半導体基板上の第２の領域とに第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜形成工程で形成された前記第１の絶縁膜の上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜形成工程で形成された前記第２の絶縁膜の前記第１の領域に対応する部分を所定のエッチング処理によって除去し、当該除去した部分に対応する第１の絶縁膜を露出させる絶縁膜露出工程と、を有し、
前記第１の絶縁膜と前記第２の絶縁膜とのエッチング選択比は、前記エッチング処理によって、前記第２の絶縁膜が除去され、前記第１の絶縁膜が残るように設定されている、
半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜形成工程では、前記第１の絶縁膜と同じ絶縁性材料および異なる成膜方式によって前記第２の絶縁膜を形成する、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜形成工程では、ＡＬＤ（Atomic Layer Deposition）によって前記第１の絶縁膜を形成し、
前記第２の絶縁膜形成工程では、ＰＣＶＤ（Plasma Chemical Vapor Deposition）によって前記第２の絶縁膜を形成する、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
受動素子の少なくとも一部を、前記第２の絶縁膜と前記第１の絶縁膜との間、または、前記半導体基板と前記第１の絶縁膜との間に形成する受動素子形成工程を有する、
請求項１から３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記受動素子形成工程では、前記受動素子の少なくとも一部を、前記第２の絶縁膜の上に形成する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上の第１の領域に設けられた能動素子と、
前記半導体基板上の前記第１の領域と前記半導体基板上の第２の領域とに形成され、前記能動素子を覆う第１の絶縁膜と、
前記第２の領域の前記第１の絶縁膜の上に形成された第２の絶縁膜と、を備え、
前記第１の絶縁膜と前記第２の絶縁膜とのエッチング選択比は、所定のエッチング処理によって前記第２の絶縁膜が除去され、前記第１の絶縁膜が残るように設定されている、
半導体装置。
【請求項７】
前記第２の領域の前記第１の領域を除いた少なくとも一部の領域に受動素子をさらに備え、
前記受動素子の少なくとも一部は、前記第２の絶縁膜と前記第１の絶縁膜との間、または、前記半導体基板と前記第１の絶縁膜との間に設けられている、
請求項６に記載の半導体装置。
【請求項８】
前記受動素子の少なくとも一部は、前記第２の絶縁膜の上に設けられ、
前記第２の絶縁膜は、前記受動素子の層間絶縁膜として設けられている、
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
高周波信号の処理の効率化や装置全体の小型化を図る技術として、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）によって半導体装置を構成することが知られている。ＭＭＩＣは、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）等から構成される能動素子と、キャパシタ等から構成される受動素子とが同一の半導体基板上に設けられた装置である。
【０００３】
ＭＭＩＣに係る技術として、特許文献１には、ＦＥＴおよびキャパシタを同じ工程で同時に形成することにより、半導体装置を短時間で製造する方法が開示されている。
【０００４】
しかし、この方法で製造される半導体装置は、ＦＥＴ（能動素子）およびキャパシタ（受動素子）にそれぞれ形成される絶縁膜の厚さが等しくなる。そのため、キャパシタの仕様（例えば層間絶縁膜の厚さ）によってはＦＥＴの表面を覆う絶縁膜が必要以上に厚くなり、ＦＥＴの高周波特性を損なうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３４０７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、半導体装置を構成する絶縁膜によって高周波特性を損なわず、絶縁膜を効率的に形成できる、半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、実施形態の半導体装置の製造方法は、半導体基板上の第１の領域に設けられた能動素子を覆い、当該第１の領域と半導体基板上の第２の領域とに第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜形成工程で形成された前記第１の絶縁膜の上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記第２の絶縁膜形成工程で形成された前記第２の絶縁膜の前記第１の領域に対応する部分を所定のエッチング処理によって除去し、当該除去した部分に対応する第１の絶縁膜を露出させる絶縁膜露出工程と、を有し、前記第１の絶縁膜と前記第２の絶縁膜とのエッチング選択比は、前記エッチング処理によって、前記第２の絶縁膜が除去され、前記第１の絶縁膜が残るように設定されている。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の構成を示した模式図である。
【図２】実施形態に係る半導体装置の製造工程を示すフローチャートである。
【図３Ａ】実施形態に係る半導体装置を製造する第１の手順を示した図である。
【図３Ｂ】実施形態に係る半導体装置を製造する第２の手順を示した図である。
【図３Ｃ】実施形態に係る半導体装置を製造する第３の手順を示した図である。
【図３Ｄ】実施形態に係る半導体装置を製造する第４の手順を示した図である。
【図３Ｅ】実施形態に係る半導体装置を製造する第５の手順を示した図である。
【図４Ａ】本発明の変形例に係る半導体装置を製造する第１の手順を示した図である。
【図４Ｂ】本発明の変形例に係る半導体装置を製造する第２の手順を示した図である。
【図４Ｃ】本発明の変形例に係る半導体装置を製造する第３の手順を示した図である。
【図４Ｄ】本発明の変形例に係る半導体装置を製造する第４の手順を示した図である。
【図４Ｅ】本発明の変形例に係る半導体装置を製造する第５の手順を示した図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態に係る半導体装置および半導体装置の製造方法を説明する。本実施形態に係る半導体装置は、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）によって構成される高周波デバイスである。
【００１０】
図１に示すように、半導体装置１は、半導体基板１００と、能動素子１０と、受動素子２０と、第１の絶縁膜３０と、第２の絶縁膜４０とを備える。
【００１１】
半導体基板１００は、基板１１と半導体層１２とを備える。基板１１は、例えば、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）等から構成される。
【００１２】
半導体層１２は、電子走行層１２ａとバリア層１２ｂとを備える。電子走行層１２ａは、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ガリウムヒ素）等から構成され、基板１１の上に積層される。バリア層１２ｂは、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）等から構成され、電子走行層１２ａの上に積層される。
【００１３】
バリア層１２ｂは、電子走行層１２ａよりもバンドギャップが大きく、電子走行層１２ａとともにヘテロ接合構造を構成する。また、バリア層１２ｂは、不純物原子（ドーパント）が注入された注入層を有する。注入層は、電子走行層１２ａとの界面付近に不純物原子の濃度のピークがくるように形成されており、その一部は電子走行層１２ａにも形成されている。これにより、電子走行層１２ａとバリア層１２ｂとの界面において２ＤＥＧ（2 Dimensional Electron Gas：二次元電子ガス）が発生する領域（２ＤＥＧチャネル）が設けられる。
【００１４】
能動素子１０は、半導体基板１００の第１の領域Ｒ１（能動素子領域）に形成される。第１の領域Ｒ１は、能動素子１０が形成される領域として予め設定されている。能動素子１０は、増幅や整流等、能動的な動作を行う素子であり、具体的には、トランジスタやダイオード等がある。図１に示した能動素子１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）構造の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。
【００１５】
受動素子２０は、半導体基板１００の第２の領域Ｒ２（受動素子領域）に形成される。第２の領域Ｒ２は、受動素子２０が形成される領域として予め設定されている。受動素子２０は、供給された電力を蓄積、消費、放出する等、受動的な動作を行う素子であり、具体的には、キャパシタや抵抗、コイル等がある。図１に示した受動素子２０は、ＭＩＭ（Metal Insulator Metal）キャパシタである。
【００１６】
第１の絶縁膜３０は、半導体基板１００の能動素子領域Ｒ１および受動素子領域Ｒ２に共通に設けられている。第１の絶縁膜３０は、能動素子領域Ｒ１では、能動素子１０を覆って保護する。また、第１の絶縁膜３０は、受動素子領域Ｒ２では、受動素子２０の下に設けられ、受動素子領域Ｒ２の半導体基板１００（バリア層１２ｂ）を保護する保護膜（パッシベーション膜）として機能する。第１の絶縁膜３０は、能動素子１０の高周波特性を損なわない厚さに形成されている。
【００１７】
第２の絶縁膜４０は、受動素子領域Ｒ２の第１の絶縁膜３０の上に設けられている。また、第２の絶縁膜４０は、能動素子領域Ｒ１の第１の絶縁膜３０の上には設けられていない。図１に示した第２の絶縁膜４０は、ＭＩＭキャパシタの層間絶縁膜として機能する。また、第１の絶縁膜３０と第２の絶縁膜４０とのエッチング選択比は、所定のエッチング処理によって第２の絶縁膜４０が除去され、第１の絶縁膜３０は除去されずに残るように設定されている。第２の絶縁膜４０は、第１の絶縁膜３０よりもエッチングレートが大きい。
【００１８】
具体的には、第１の絶縁膜３０および第２の絶縁膜４０は、ＳｉＮ（窒化シリコン）、ＳｉＯ２（二酸化シリコン）等の同一の絶縁性材料から構成され、それぞれ異なる成膜方式によって設けられる。例えば、第１の絶縁膜３０は、ＡＬＤ（Atomic Layer Deposition）によって形成され、第２の絶縁膜４０は、ＰＣＶＤ（Plasma Chemical Vapor Deposition）によって形成される。ＡＬＤとＰＣＶＤとは絶縁膜の形成方法が異なるため、形成される絶縁膜の膜質に違いが生じる。これにより、第１の絶縁膜３０および第２の絶縁膜４０に対して、液体またはガスによる所定のエッチング処理が行われた場合、第２の絶縁膜４０のみが除去され、第１の絶縁膜３０は残る。
【００１９】
後述するように、第２の絶縁膜４０は、製造過程において、受動素子領域Ｒ２だけでなく能動素子領域Ｒ１にも形成される。しかし、能動素子領域Ｒ１で形成された第２の絶縁膜４０は選択的に除去（エッチング）される。そのため、能動素子１０の表面は、図１に示したように、第１の絶縁膜３０のみによって覆われ、第１の絶縁膜３０が露出している。
【００２０】
つづいて、能動素子１０（ＦＥＴ）の構成について説明する。能動素子１０は、半導体基板１００上の能動素子領域Ｒ１に設けられ、誘電体層１３、ソース１４ｓ、ゲート１４ｇ、およびドレイン１４ｄを備える。
【００２１】
誘電体層１３は、ＳｉＮ（窒化シリコン）、ＳｉＯ２（二酸化シリコン）等の絶縁性材料から構成される。誘電体層１３は、能動素子領域Ｒ１の半導体層１２（バリア層１２ｂ）の上に積層される。
【００２２】
ゲート１４ｇは、ソース１４ｓとドレイン１４ｄの間に挟まれ、バリア層１２ｂの上に設けられる。ゲート１４ｇは、接触基部１４１とフィールドプレート１４２を備える。
【００２３】
接触基部１４１は、ゲート１４ｇの底部中央に設けられている。接触基部１４１は、バリア層１２ｂにショットキー接触するよう、バリア層１２ｂの表面に形成される。なお、接触基部１４１とバリア層１２ｂとの間にはゲート絶縁膜が形成されてもよい。接触基部１４１は、電子走行層１２ａとバリア層１２ｂとの界面に設けられた２ＤＥＧチャネルを制御することにより、ソース１４ｓ−ドレイン１４ｄ間の電子の流れを調整する。
【００２４】
フィールドプレート１４２は、接触基部１４１からソース１４ｓおよびドレイン１４ｄに向けて、ひさし状にせり出すように設けられている。フィールドプレート１４２とバリア層１２ｂとの間には誘電体層１３が設けられ、接触基部１４１の電界集中を緩和する。
【００２５】
ソース１４ｓおよびドレイン１４ｄは、ゲート１４ｇを間に挟み、バリア層１２ｂにオーミック接触するよう、バリア層１２ｂの表面に形成される。ソース１４ｓ、ドレイン１４ｄは、それぞれゲート１４ｇと誘電体層１３を介して設けられる。
【００２６】
誘電体層１３、ソース１４ｓ、ゲート１４ｇ、およびドレイン１４ｄの表面は、第１の絶縁膜３０によって覆われている。つまり、能動素子領域Ｒ１に設けられた第１の絶縁膜３０は、能動素子１０の表面を保護する保護膜として機能する。
【００２７】
一方、受動素子２０（ＭＩＭキャパシタ）は、半導体基板１００上の受動素子領域Ｒ２に設けられ、下部電極２１と上部電極２２とを備える。下部電極２１の下には、パッシベーション膜として機能する第１の絶縁膜３０が設けられる。また、下部電極２１と上部電極２２の間には、層間絶縁膜として機能する第２の絶縁膜４０が設けられる。
【００２８】
以上のように構成された半導体装置１の製造工程は、大きく分けると次の４つの工程から構成される。
（１）能動素子領域Ｒ１および受動素子領域Ｒ２に第１の絶縁膜３０を形成する工程
（２）能動素子領域Ｒ１および受動素子領域Ｒ２に第２の絶縁膜４０を形成する工程
（３）能動素子領域Ｒ１に形成された第２の絶縁膜４０を除去する工程
（４）受動素子領域Ｒ２に受動素子２０を形成する工程
【００２９】
以下、半導体装置１の具体的な製造工程について、図２、図３Ａ〜図３Ｅを参照して説明する。
【００３０】
図３Ａに示すように、第１の絶縁膜３０は、能動素子１０が設けられた半導体基板１００の上で能動素子領域Ｒ１および受動素子領域Ｒ２（表面全域）に連続的に形成される（第１の絶縁膜形成工程、図２に示すステップＳ１１）。第１の絶縁膜３０は、ＡＬＤによって設けられる。第１の絶縁膜３０は、能動素子領域Ｒ１では能動素子１０の表面を覆い、受動素子領域Ｒ２では半導体基板１００（バリア層１２ｂ）の表面を覆う。
【００３１】
第１の絶縁膜３０の形成後、受動素子領域Ｒ２には、図３Ｂに示すように、受動素子２０を構成する下部電極２１が、例えばフォトリソグラフィ等によってパターン形成される（図２に示すステップＳ１２）。
【００３２】
下部電極２１の形成後は、第２の絶縁膜４０が形成される（第２の絶縁膜形成工程、図２に示すステップＳ１３）。第２の絶縁膜４０は、図３Ｃに示すように、能動素子領域Ｒ１および受動素子領域Ｒ２（表面全域）の第１の絶縁膜３０の上に連続的に形成される。第２の絶縁膜４０は、ＰＣＶＤによって設けられる。
【００３３】
その後、能動素子領域Ｒ１に形成された第２の絶縁膜４０は除去される（絶縁膜露出工程、図２に示すステップＳ１４）。例えば、図３Ｄに示すように、受動素子領域Ｒ２に形成された第２の絶縁膜４０の上に２層のレジストＰＲ１，ＰＲ２をパターニングし、能動素子領域Ｒ１に対して、所定の液体またはガスによってエッチング処理を行う。この処理により、図３Ｅに示すように、能動素子領域Ｒ１では、第２の絶縁膜４０のみが除去され、第１の絶縁膜３０が残って露出される。
【００３４】
その後、層間絶縁膜として機能する第２の絶縁膜４０の上には、下部電極２１と対向する上部電極２２が、例えばフォトリソグラフィ等によってパターン形成される（図２に示すステップＳ１５）。これにより、受動素子領域Ｒ２に受動素子２０が形成される。
以上の工程により、図１に示した半導体装置１が製造される。
【００３５】
以上、説明したように、本実施形態によれば、第１の絶縁膜３０と第２の絶縁膜４０とは異なる成膜方法によって形成される。第１の絶縁膜３０と第２の絶縁膜４０とのエッチング選択比は、所定のエッチング処理に対して、第２の絶縁膜４０のみが除去され、第１の絶縁膜３０は除去されずに残るように設定されている。そのため、製造工程においては、第１の絶縁膜３０および第２の絶縁膜４０を、それぞれ、能動素子領域Ｒ１および受動素子領域Ｒ２において同時に形成でき、その後、能動素子領域Ｒ１に形成された第２の絶縁膜４０を選択的に除去できる。これにより、能動素子１０の高周波特性を損なわない絶縁膜（第１の絶縁膜３０）を形成でき、半導体装置１を構成する第１の絶縁膜３０および第２の絶縁膜４０を効率的に形成できる。
【００３６】
なお、上記実施形態では、第１の絶縁膜３０はＡＬＤによって設けられ、第２の絶縁膜４０はＰＣＶＤによって設けられる例を説明したが、第１の絶縁膜３０と第２の絶縁膜４０とのエッチング選択比は、エッチング処理がされることによって、第２の絶縁膜４０のみが除去され、第１の絶縁膜３０が残るように設定されればよく、その他の成膜方式の組み合わせが採用されてもよい。例えば、第１の絶縁膜３０は真空ＡＬＤ、第２の絶縁膜４０は真空ＣＶＤや真空ＰＶＤ（Physical Vapor Deposition）等によって形成されてもよい。第１の絶縁膜３０と第２の絶縁膜４０とは、異なる絶縁性材料を同一または異なる成膜方式で形成することにより、上記エッチング選択比を有するよう設定されてもよい。
【００３７】
また、上記実施形態では、能動素子１０がＦＥＴ、受動素子２０がＭＩＭキャパシタである例を説明したが、その他の能動素子１０（例えばダイオード等）および受動素子２０（例えば抵抗やコイル等）によって構成されてもよい。
【００３８】
また、図４Ａに示すように、第１の絶縁膜３０が設けられる前に、能動素子１０以外の部材や受動素子２０の一部等の部材が設けられてもよい。例えば、能動素子領域Ｒ１の誘電体層１３の上には部材５１が設けられ、受動素子領域Ｒ２の半導体層１２の上（基板１１と第１の絶縁膜３０の間）には部材６１が設けられている。この場合も、半導体装置１は、図４Ｂから図４Ｅに示すように、上記実施形態と同様の工程を経ることにより製造される。
【００３９】
以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４０】
１…半導体装置
１０…能動素子
１１…基板
１２…半導体層
１２ａ…電子走行層
１２ｂ…バリア層
１３…誘電体層
１４ｇ…ゲート
１４ｓ…ソース
１４ｄ…ドレイン
２０…受動素子
２１…下部電極
２２…上部電極
３０…第１の絶縁膜
４０…第２の絶縁膜
１００…半導体基板
Ｒ１…能動素子領域（第１の領域）
Ｒ２…受動素子領域（第２の領域）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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