(57)【要約】【課題】ソース電極及びドレイン電極の形成プロセスによる半導体チャネル層へのダメージを抑制可能で、かつ、短チャネル効果を抑制可能な技術を提供することを目的とする。【解決手段】薄膜トランジスタは、ゲート電極と、第１絶縁膜と、ソース電極及びドレイン電極と、第２絶縁膜と、酸化物半導体を含む半導体チャネル層とを備える。第２絶縁膜は、第１絶縁膜、ソース電極及びドレイン電極上に配設されている。半導体チャネル層は、第２絶縁膜に設けられた第１コンタクトホール及び第２コンタクトホールを介して、ソース電極及びドレイン電極と電気的に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に配設されたゲート電極と、
前記ゲート電極を覆う第１絶縁膜と、
前記第１絶縁膜上に配設され、前記ゲート電極上方にて互いに離間されたソース電極及びドレイン電極と、
前記第１絶縁膜、前記ソース電極及び前記ドレイン電極上に配設された第２絶縁膜と、
前記第２絶縁膜に設けられた第１コンタクトホール及び第２コンタクトホールを介して、前記ソース電極及び前記ドレイン電極と電気的に接続された酸化物半導体を含む半導体チャネル層と
を備える、薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタであって、
前記第２絶縁膜のうち前記第１コンタクトホールと前記第２コンタクトホールとの間の上部に段差部が設けられ、
前記半導体チャネル層は、前記段差部の表面に沿って配設されている、薄膜トランジスタ。
【請求項３】
請求項２に記載の薄膜トランジスタであって、
前記第２絶縁膜には貫通穴が設けられ、
前記段差部は、
前記第２絶縁膜の前記貫通穴の底部と、前記第２絶縁膜のうち前記貫通穴に隣接する上部とを含む、薄膜トランジスタ。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタであって、
前記半導体チャネル層上に配設され、上層であるシリコン酸化膜と、下層であるシリコン窒化膜とを含む第３絶縁膜をさらに備える、薄膜トランジスタ。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタであって、
前記半導体チャネル層は、
前記ゲート電極上方で、かつ、前記第２絶縁膜、前記ソース電極及び前記ドレイン電極のいずれかの上に配設されている、薄膜トランジスタ。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の薄膜トランジスタと、
前記第２絶縁膜のコンタクトホールを介して前記ドレイン電極と電気的に接続された画素電極と
を備える、薄膜トランジスタ基板。
【請求項７】
請求項１に記載の薄膜トランジスタと、
前記基板上に前記ゲート電極と離間して配設され、前記第１絶縁膜に覆われた共通配線と、
前記第２絶縁膜及び前記半導体チャネル層上に配設された第３絶縁膜と、
前記第２絶縁膜及び前記第３絶縁膜に設けられた第３コンタクトホールを介して、前記ドレイン電極と電気的に接続された画素電極と、
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜に設けられた第４コンタクトホールを介して、前記ゲート電極と電気的に接続されたゲート端子パッドと、
前記第２絶縁膜及び前記第３絶縁膜に設けられた第５コンタクトホールを介して、前記ソース電極と電気的に接続されたソース端子パッドと
を備える、薄膜トランジスタ基板。
【請求項８】
請求項６または請求項７に記載の薄膜トランジスタ基板と、
液晶層を介して前記薄膜トランジスタ基板と対向配置される対向基板と
を備える、液晶表示装置。
【請求項９】
請求項２または請求項３に記載の薄膜トランジスタの製造方法であって、
前記段差部、前記第１コンタクトホール及び前記第２コンタクトホールが、共通の写真製版工程によって形成される、薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」）をスイッチング素子として用いた、薄膜トランジスタ基板（以下「ＴＦＴ基板」）の一種であるＴＦＴアクティブマトリックス基板が知られている。このＴＦＴアクティブマトリックス基板は、例えば液晶を利用した表示装置である液晶表示装置等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力であり薄型であるという特徴があり、この特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイへの応用が盛んになされている。
【０００３】
液晶表示装置（以下「ＬＣＤ」と記すこともある）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴを各画素のスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性及び表示品位の点でＣＲＴや単純マトリックス型ＬＣＤより優れており、ノート型パソコンやテレビジョンなどのディスプレイ製品に広く実用化されている。
【０００４】
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側及び背面側のそれぞれには偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
【０００５】
従来のＴＦＴ−ＬＣＤの駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式のＬＣＤと、視野角を改善した横電界の液晶駆動方式であるＩＰＳ（In Plane Switching）（登録商標）方式のＬＣＤとがある。このうち、ＩＰＳ−ＬＣＤは、広視野角という特徴を活かして、表示装置等に広く使用されている。しかし、このＩＰＳ−ＬＣＤは、画素表示部での開口率の低さ及び透過率の低さといった問題があり、明るい表示特性を得ることが困難である。このような問題が生じる理由としては、ＩＰＳ−ＬＣＤに用いられる櫛歯形状の画素電極の上方では液晶を駆動させるための電界が有効に働かず、画素電極上の一部の液晶が動作しないことが主に挙げられる。この問題を改善するために、例えば特許文献１に開示されているようなＦＦＳ（Fringe Field Switching：フリンジ電界駆動）方式のＬＣＤが提案されている。
【０００６】
さて、従来、液晶表示装置用のＴＦＴ基板のスイッチング素子では、活性層、つまりチャネル層としての半導体膜に、アモルファスシリコン（Ｓｉ）が用いられていた。これに対して近年では、従来のアモルファスシリコンよりも高い移動度を有する酸化物半導体を、活性層に用いたＴＦＴの開発が盛んになされている。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料または酸化亜鉛（ＺｎＯ）に、酸化ガリウム（Ｇａ２Ｏ３）及び酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている（例えば特許文献１、２及び非特許文献１）。
【０００７】
酸化物半導体材料は、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））や非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能である。このため、パターン加工が容易であるという利点がある。
【０００８】
しかし、ＴＦＴのソース電極やドレイン電極となる、例えばＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕ及びこれらの合金などの一般的な金属膜のエッチング加工に用いられる酸系溶液によって、酸化物半導体材料はエッチングダメージを受けてしまう。このため、酸化物半導体材料の特性が劣化してしまったり、あるいは、材料の種類によっては、酸化物半導体材料がこれらの酸系溶液に溶けてしまったりすることがある。つまり、特許文献２の図１１（ｂ）に示される、酸化物半導体膜上層にソース電極やドレイン電極を配設したＴＦＴのように、一般的にバックチャネル（ＢＣＥ）型と呼ばれるＴＦＴを製造する場合、ソース電極やドレイン電極を加工するときに酸系溶液によってチャネル層の酸化物半導体膜がダメージを受け、ＴＦＴ特性が劣化してしまうことがある。また、ソース電極やドレイン電極に用いられる金属膜を成膜するときに、当該金属膜と酸化物半導体膜との界面での酸化還元反応が発生して、酸化物半導体膜からなるチャネル層がダメージを受けると、ＴＦＴ特性がさらに劣化しまうことがある。
【０００９】
この問題を解決する技術として、例えば特許文献３の図１や特許文献４の図６に示すように、半導体層の上層に保護絶縁層を形成したＴＦＴ構造を応用することが考えられる。このようなＴＦＴ構造は、一般的にエッチングストッパーまたはエッチストッパー（ＥＳ）型ＴＦＴと呼ばれ、ソース電極及びドレイン電極の金属膜をエッチング加工するときの酸化物半導体膜のダメージやエッチングによる消失を保護絶縁層によって防止することが可能である。また、酸化物半導体膜を有するＴＦＴとして、後述する特許文献５のような構造も提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−７７８２２号公報
【特許文献２】特開２００７−２８１４０９号公報
【特許文献３】特開昭６２−２３５７８４号公報
【特許文献４】国際公開第２０１１／０７７６０７号
【特許文献５】特開２０１５−０２９１０９号公報
【非特許文献】
【００１１】
【非特許文献１】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年11月、第432巻、p.488〜492
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＥＳ型ＴＦＴを備えるＴＦＴ基板の製造では、シリコン酸化膜またはシリコン窒化膜で構成される保護絶縁膜をＥＳ層として形成し、ＥＳ層をドライエッチングでパターニング加工する。このため、特許文献３及び４の技術では、当該パターニング加工時において、酸化物半導体膜がダメージを受け、ＴＦＴ特性が劣化するという新たな問題が発生する。
【００１３】
また、ソース電極及びドレイン電極となる上記金属膜をスパッタリング法や真空蒸着法により酸化物半導体膜上に直接形成する場合に、酸化物半導体膜とソース電極及びドレイン電極とが電気的に接続されるソース領域及びドレイン領域において、酸化物半導体膜を還元する界面反応が生じる。そして、この還元の影響が、チャネル領域を含む半導体層全体に波及してＴＦＴ特性を劣化させてしまうことも起こり得る。
【００１４】
一方、以上のようなＴＦＴのプロセスダメージを解決する手法のひとつとして、特許文献５の図１に開示されるように、ソース電極及びドレイン電極の形成後に半導体チャネル層を形成する構造が挙げられる。
【００１５】
このような構造によれば、酸化物半導体膜がダメージを受けることによるＴＦＴ−ＬＣＤの信頼性低下は抑制される。しかしながら、酸化物半導体からなるチャネル層下にソース電極及びドレイン電極が直接形成されていることから、ＴＦＴを微細化構造とした場合に生じる、閾値電圧が低下するなどの短チャネル効果によって、ＴＦＴ特性が劣化するという問題が新たに発生する。
【００１６】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ソース電極及びドレイン電極の形成プロセスによる半導体チャネル層へのダメージを抑制可能で、かつ、短チャネル効果を抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る薄膜トランジスタは、基板上に配設されたゲート電極と、前記ゲート電極を覆う第１絶縁膜と、前記第１絶縁膜上に配設され、前記ゲート電極上方にて互いに離間されたソース電極及びドレイン電極と、前記第１絶縁膜、前記ソース電極及び前記ドレイン電極上に配設された第２絶縁膜と、前記第２絶縁膜に設けられた第１コンタクトホール及び第２コンタクトホールを介して、前記ソース電極及び前記ドレイン電極と電気的に接続された酸化物半導体を含む半導体チャネル層とを備える。
【発明の効果】
【００１８】
本発明によれば、酸化物半導体を含む半導体チャネル層が、第２絶縁膜の第１コンタクトホール及び第２コンタクトホールを介して、ソース電極及びドレイン電極と電気的に接続される。このような構成によれば、ソース電極及びドレイン電極の形成プロセスによる半導体チャネル層へのダメージを抑制することができ、かつ、短チャネル効果を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係るＴＦＴ基板の構成を示す平面図である。
【図２】実施の形態１に係るＴＦＴ基板の構成を示す断面図である。
【図３】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図４】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図５】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図６】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図７】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図８】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図９】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図１０】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図１１】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図１２】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図１３】実施の形態１に係るＴＦＴ基板の製造方法を示す平面図である。
【図１４】実施の形態１に係るＴＦＴ基板の製造方法を示す断面図である。
【図１５】実施の形態２に係るＴＦＴ基板の構成を示す平面図である。
【図１６】実施の形態２に係るＴＦＴ基板の構成を示す断面図である。
【発明を実施するための形態】
【００２０】
＜実施の形態１＞
図１及び図２を参照して、本発明の実施の形態１に係るＴＦＴ基板の構成について説明する。図１は、ＴＮモードのＴＦＴ基板における画素表示領域内の画素部と、画素表示領域外のゲート端子部及びソース端子部とについての平面構成を示す平面図であり、図２は、その断面構成を示す断面図である。図２は、図１に示すＸ−Ｘ１線、Ｙ−Ｙ１線及びＺ−Ｚ１線に対応する断面に対応している。Ｘ−Ｘ１線に沿った断面は、画素の形成領域である画素部の一部に対応する。Ｙ−Ｙ１線に沿った断面は、ゲート配線３（図１）にゲート信号を供給するためのゲート端子４に対応する。Ｚ−Ｚ１線に沿った断面は、ソース配線１８（図１）に表示信号を印加するためのソース端子１９に対応する。図２に示すように、Ｘ−Ｘ１に沿った画素部の断面は、ＴＦＴの形成領域である「ＴＦＴ部」と、画素電極１７の形成領域である「画素電極部」とを含んでいる。
【００２１】
また、図１及び図２に示すように、ＴＦＴ基板は、例えばガラス等の透明性絶縁基板である基板１、ＴＦＴ、ゲート配線３、ゲート端子４、共通配線５、画素電極１７、ソース配線１８、ソース端子１９、ゲート端子パッド２１及びソース端子パッド２２を備える。ＴＦＴは、図２のゲート電極２、第１絶縁膜６、ソース電極７、ドレイン電極８、第２絶縁膜９、半導体チャネル層１２及び第３絶縁膜１３を備える。
【００２２】
さて、図２に示すように、基板１上には、ゲート電極２及びゲート端子４が配設されており、これらと同様に図１に示すゲート配線３及び共通配線５も基板１上に配設されている。ゲート配線３は、横方向に延在している。ＴＦＴのゲート電極２は、ゲート配線３の一部分であり、ゲート配線３におけるＴＦＴ部の部分がゲート電極２となっている。本実施の形態１に係るゲート電極２は、ゲート配線３の他の部分よりも幅が広くなっている。ゲート端子４は、ゲート配線３の一方の端部に形成されている。共通配線５は、ゲート電極２及びゲート配線３と離間されて配設されており、ゲート配線３と平行に延在している。
【００２３】
図２に示すように、ゲート電極２、ゲート配線３、ゲート端子４及び共通配線５上には、これらを覆う第１絶縁膜６が配設されている。第１絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するため、以下の説明では「ゲート絶縁膜６」と称する場合がある。
【００２４】
図２に示すように、第１絶縁膜６上には、ソース電極７、ドレイン電極８及びソース端子１９が配設されており、これらと同様に図１に示すソース配線１８も第１絶縁膜６上に配設されている。図１及び図２に示すように、ソース電極７及びドレイン電極８は、ゲート電極２上方において互いに離間されており、その間に第２絶縁膜９が配設されている。ＴＦＴのソース電極７は、ソース配線１８と接続されており、ソース端子１９は、ソース配線１８の一方の端部に形成されている。
【００２５】
図２に示すように、ゲート端子４、第１絶縁膜６、ソース電極７、ドレイン電極８、ソース配線１８及びソース端子１９上には、保護絶縁層からなる第２絶縁膜９が配設されている。第２絶縁膜９のうちのソース電極７及びドレイン電極８上の一部には、第１コンタクトホール１０及び第２コンタクトホール１１がそれぞれ設けられている。本実施の形態１では、第１コンタクトホール１０は、ソース電極７の端部以外の内側部分の上に設けられ、第２コンタクトホール１１は、ドレイン電極８の端部以外の内側部分の上に設けられている。
【００２６】
半導体チャネル層１２は、酸化物半導体を含む膜または層であり、第１コンタクトホール１０及び第２コンタクトホール１１を介して、ソース電極７及びドレイン電極８と電気的に接続されている。酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体もしくは酸化亜鉛（ＺｎＯ）に、酸化インジウム（Ｉｎ２Ｏ３）及び酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、または、酸化亜鉛（ＺｎＯ）系の酸化物半導体もしくは酸化亜鉛（ＺｎＯ）に、酸化ガリウム（Ｇａ２Ｏ３）及び酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層１２が酸化物半導体で構成されることで、アモルファスシリコンを用いた場合よりも高い移動度を実現できる。なお、図２に示すように、本実施の形態１に係る半導体チャネル層１２は、ゲート電極２上方で、かつ、第２絶縁膜９、ソース電極７及びドレイン電極８のいずれかの上に配設されている。
【００２７】
図２に示すように、第２絶縁膜９及び半導体チャネル層１２上には第３絶縁膜１３が配設されている。ドレイン電極８、ゲート端子４及びソース端子１９上には、第３コンタクトホール１４、第４コンタクトホール１５及び第５コンタクトホール１６がそれぞれ設けられている。画素電極１７は、第２絶縁膜９及び第３絶縁膜１３の第３コンタクトホール１４を介してドレイン電極８と電気的に接続されている。ゲート端子パッド２１は、第１絶縁膜６、第２絶縁膜９及び第３絶縁膜１３の第４コンタクトホール１５を介してゲート端子４ひいてはゲート電極２と電気的に接続されている。ソース端子パッド２２は、第２絶縁膜９及び第３絶縁膜１３の第５コンタクトホール１６を介してソース端子１９ひいてはソース電極７と電気的に接続されている。
【００２８】
＜製造方法＞
次に、本実施の形態１に係るＴＦＴ基板の製造方法について、図３〜図１４を参照しつつ説明する。なお、図３〜図１４においては、図１及び図２に示した要素に対応する要素には、それと同一符号を付してある。図３、図５、図７、図９、図１１及び図１３は、本実施の形態１のＴＦＴ基板の製造方法を示す平面工程図であり、図４、図６、図８、図１０、図１２及び図１４は、平面工程図のＸ−Ｘ１線、Ｙ−Ｙ１線及びＺ−Ｚ１線での断面構成を示す断面工程図である。
【００２９】
まず、基板１を洗浄液または純水を用いて洗浄する。本実施の形態１では、厚さ０．５ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３などの材料である第１の導電膜を形成する。
【００３０】
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属及びこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金を２層以上含む積層構造を、第１の導電膜に用いてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な第１の導電膜を得ることができる。
【００３１】
本実施の形態１では、第１の導電膜として、アルゴン（Ａｒ）ガスを用いたスパッタリング法で２００ｎｍの厚さのＡｌ合金膜を成膜した。その後、第１の導電膜上にフォトレジスト材を塗布し、第１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜であるＡｌ合金膜をエッチングすることによりパターニングする。ここでは、リン酸、酢酸及び硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。
【００３２】
以上により、図３及び図４に示されるように、基板１上に、ゲート電極２、ゲート配線３、ゲート端子４及び共通配線５が形成される。その後、図示しないフォトレジストパターンを除去する。
【００３３】
次に、ゲート電極２、ゲート配線３、ゲート端子４及び共通配線５を覆うように、基板１の上面全体に、ゲート絶縁膜の材料となる第１絶縁膜６を成膜する。本実施の形態１では、化学的気相成膜（ＣＶＤ）法を用いて、厚さ４００ｎｍのシリコン窒化（ＳｉＮ）膜と厚さ５０ｎｍのシリコン酸化（ＳｉＯ）膜とをこの順に形成することで、上層であるＳｉＯ膜と下層であるＳｉＮ膜とを含む第１絶縁膜６を形成した。なお、ＳｉＯ膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性、つまり遮断性が弱い。このため本実施の形態１では、ＳｉＯ膜の下層に例えばバリア性に優れるＳｉＮ膜などを設けた積層構造を、第１絶縁膜６として形成した。この第１絶縁膜６は、ＴＦＴ形成領域においてはゲート絶縁膜６として機能する。
【００３４】
その後、第１絶縁膜６の上に、ソース電極７、ドレイン電極８、ソース配線１８及びソース端子１９などの材料である第２の導電膜を形成する。第２の導電膜には、第１の導電膜と同様の材料を用いることができる。本実施の形態１では、Ｍｏ及びＡｌのそれぞれに他の元素を微量に添加した複数の合金を成膜し、これらの合金の積層構造として第２の導電膜を形成した。
【００３５】
その後、第２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第２の導電膜であるＡｌ合金とＭｏ合金との積層膜をエッチングすることによりパターニングする。エッチングには、ＰＡＮ薬液によるウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水からなるＰＡＮ薬液を用いてエッチングを行った。この段階でＡｌ合金とＭｏ合金との積層膜がエッチングされるので、酸化物半導体からなる半導体チャネル層１２が、当該エッチングに用いられる薬液によってダメージを受けることがない。
【００３６】
以上により、図５及び図６に示されるように、第１絶縁膜６の上に、ソース電極７、ドレイン電極８、ソース配線１８及びソース端子１９が形成される。その後、図示しないフォトレジストパターンを除去する。
【００３７】
次に、第１絶縁膜６、ソース電極７及びドレイン電極８の上に第２絶縁膜９を成膜する。本実施の形態１では、第２絶縁膜９として、ＣＶＤ法を用いて厚さ１００ｎｍのＳｉＯ膜を形成した。なお、これに限ったものではなく、第２絶縁膜９として、上層であるＳｉＯ膜と下層であるＳｉＮ膜とを含む積層構造を形成してもよい。
【００３８】
その後、第３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、ソース電極７及びドレイン電極８の上の第２絶縁膜９をエッチングすることによりパターニングする。エッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態１では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
【００３９】
以上により、図７及び図８に示されるように、第２絶縁膜９の領域のうちソース電極７及びドレイン電極８の上の領域であり、かつ平面視にてゲート電極２と重なる領域に、第１コンタクトホール１０及び第２コンタクトホール１１が形成される。その後、図示しないフォトレジストパターンを除去する。
【００４０】
次に、第２絶縁膜９などの上に、半導体チャネル層１２の材料である酸化物半導体を成膜する。本実施の形態１では、酸化物半導体としてＩｎとＧａとＺｎを含む酸化物、例えばＩｎＧａＺｎＯを用いた。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、ＩｎＧａＺｎＯからなる酸化物半導体層に相当する酸化物半導体膜を成膜した。ただし、この成膜では、通常、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。したがって、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施の形態１では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングし、非晶質構造のＩｎＧａＺｎＯ膜を５０ｎｍの厚さで成膜した。なお、非晶質構造のＩｎＧａＺｎＯ膜の一般的な結晶化温度は、５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【００４１】
その後、第４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、酸化物半導体膜をエッチングすることによりパターニングする。エッチングには、カルボン酸を含む薬液によるウエットエッチングを用いることができる。カルボン酸を含む薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態１では、シュウ酸５ｗｔ％＋水からなるシュウ酸系薬液を用いて酸化物半導体膜をエッチングした。この段階では、ソース電極７及びドレイン電極８はすでに形成されているため、Ａｌ合金とＭｏ合金の積層膜をエッチングする際に使用するＰＡＮ薬液によって酸化物半導体膜がダメージを受けたり、当該積層膜を形成する際の界面反応が生じたりすることはない。
【００４２】
以上により、図９及び図１０に示されるように、半導体チャネル層１２が形成される。なお、第１コンタクトホール１０及び第２コンタクトホール１１を介して、ソース電極７及びドレイン電極８と酸化物半導体膜とは電気的に接続されている。その後、図示しないフォトレジストパターンを除去する。
【００４３】
半導体チャネル層１２の形成後、第２絶縁膜９及び半導体チャネル層１２などの上面全体に第３絶縁膜１３を形成する。本実施の形態１では、ＣＶＤ法を用いて、厚さ２００ｎｍのＳｉＯ膜と、厚さ１００ｎｍのＳｉＮ膜とをこの順に成膜することにより、上層であるＳｉＯ膜と下層であるＳｉＮ膜とを含む積層構造を、第３絶縁膜１３として形成した。
【００４４】
そして、第５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３絶縁膜１３、第２絶縁膜９及び第１絶縁膜６をエッチングすることによりパターニングする。エッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態１では、ＳＦ６にＯ２を加えたガスを用いてドライエッチングした。
【００４５】
以上により、図１１及び図１２に示されるように、画素部の第３コンタクトホール１４と、ゲート端子部の第４コンタクトホール１５と、ソース端子部の第５コンタクトホール１６とが形成される。その後、図示しないフォトレジストパターンを除去する。
【００４６】
次に、第３絶縁膜１３、各コンタクトホールから露出されたドレイン電極８、ゲート端子４及びソース端子１９などの上に第３の導電膜を成膜する。本実施の形態１では、第３の導電膜として、透光性を有する酸化物系導電膜などの透明導電膜を用いる。例えば、透明導電膜としては、酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）との混合比が、例えば重量％で９０：１となるＩＴＯ膜を用いる。ＩＴＯ膜は一般的に、常温中では多結晶などの結晶質構造が安定であるが、ここではスパッタリング法により、Ｈを含むガス、例えば、Ｈ２ガスまたは水蒸気Ｈ２ＯなどをＡｒに混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
【００４７】
次に、第６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３の導電膜であるＩＴＯ膜をエッチングすることによりパターニングする。エッチングには、シュウ酸５ｗｔ％＋水からなるシュウ酸系薬液を用いたウエットエッチング法を用いた。
【００４８】
以上により、図１３及び図１４に示されるように、ドレイン電極８の上の第３コンタクトホール１４を介してドレイン電極８と電気的に接続される画素電極１７と、ゲート端子４の上の第４コンタクトホール１５を介してゲート端子４と電気的に接続されるゲート端子パッド２１と、ソース端子１９の上の第５コンタクトホール１６を介してソース端子１９と電気的に接続されるソース端子パッド２２とが形成される。その後、図示しないフォトレジストパターンを除去する。
【００４９】
以上により、図１及び図２に示した構造のＴＮ−ＬＣＤ用のＴＦＴ基板が完成する。以上のような製造方法によれば、ソース電極７及びドレイン電極８を保護絶縁層である第２絶縁膜９の下層として形成し、酸化物半導体を含む半導体チャネル層１２を第２絶縁膜９の上層に形成する。このため、酸化物半導体を含む半導体チャネル層１２は、ソース電極７及びドレイン電極８を形成するときの、成膜による還元及びエッチングによるダメージを抑制することができるので、半導体チャネル層１２及びＴＦＴの特性劣化への影響を抑制することができる。
【００５０】
なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板の上面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製したカラーフィルタ及び配向膜を備えた対向基板（図示せず）を、上述したスペーサなどを介して本実施の形態１のＴＦＴ基板と貼り合わせる。このときスペーサによって、ＴＦＴ基板と対向基板との間に間隙が形成される。この間隙に、液晶層を封止することによって、様々なモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板及びバックライトユニット等を配設することによって液晶表示装置が完成する。
【００５１】
＜実施の形態１のまとめ＞
以上のように、本実施の形態１では、ＴＦＴの半導体チャネル層１２に、移動度の高い酸化物半導体膜を用いるので、高性能のＴＦＴを実現することができる。また、本実施の形態１では、保護絶縁層である第２絶縁膜９の下層としてソース電極７及びドレイン電極８が配設され、第２絶縁膜９の上層として半導体チャネル層１２が配設される。このため、ソース及びドレイン電極製造工程における加工プロセスによって、半導体チャネル層１２がダメージを受けることを防ぐことができる。また、半導体チャネル層１２における実質的なチャネルの長さが、第１及び第２コンタクトホール１０，１１の間の長さとなる。この結果、第１及び第２コンタクトホール１０，１１の間の長さを比較的大きくすることができるので、チャネルの長さを実質的に大きくすることができる。よって、短チャネル効果を抑制することができ、短チャネル効果によるＴＦＴ特性の劣化を抑制することができる。
【００５２】
また本実施の形態１では、半導体チャネル層１２上に配設された第３絶縁膜１３は、上層であるシリコン酸化膜と、下層であるシリコン窒化膜とを含んでいるので、ＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性を高めることができる。
【００５３】
＜実施の形態２＞
図１５及び図１６を参照して、本発明の実施の形態２の構成について説明する。以下、本実施の形態２で説明する構成要素のうち、実施の形態１と同じまたは類似する構成要素については、同じ参照符号を付し、重複する説明は省略する。
【００５４】
図１５は、ＴＮモードのＴＦＴ基板における画素表示領域内の画素部と、画素表示領域外のゲート端子部及びソース端子部とについての平面構成を示す平面図であり、図１６は、その断面構成を示す断面図である。図１６は、図１５に示すＸ−Ｘ１線、Ｙ−Ｙ１線及びＺ−Ｚ１線に対応する断面に対応している。Ｘ−Ｘ１線に沿った断面は、画素の形成領域である画素部の一部に対応する。Ｙ−Ｙ１線に沿った断面は、ゲート配線３（図２には図示せず）にゲート信号を供給するためのゲート端子４に対応する。Ｚ−Ｚ１線に沿った断面は、ソース配線１８（図２には図示せず）に表示信号を印加するためのソース端子１９に対応する。図１６に示すように、Ｘ−Ｘ１に沿った画素部の断面は、ＴＦＴの形成領域である「ＴＦＴ部」と、画素電極１７の形成領域である「画素電極部」とを含んでいる。
【００５５】
図１及び図２を参照して説明した実施の形態１では、酸化物半導体膜からなる半導体チャネル層１２のチャネル領域下に形成された第２絶縁膜９は、比較的平坦であった。これに対して、図１５及び図１６に示される本実施の形態２では、半導体チャネル層１２のチャネル領域下に形成された第２絶縁膜９の上部に、段差部２０が設けられている。つまり、第２絶縁膜９のうち第１コンタクトホール１０と第２コンタクトホール１１との間の上部に、段差部２０が設けられている。
【００５６】
ここではその一例として、第２絶縁膜９には貫通穴２０ａが設けられており、段差部２０は、第２絶縁膜９の貫通穴２０ａの底部と、第２絶縁膜９のうち貫通穴２０ａに隣接する上部とを含んでいる。そして、半導体チャネル層１２は、段差部２０の表面に沿って配設されている。
【００５７】
＜製造方法＞
次に、実施の形態２に係るＴＦＴ基板の製造方法について説明する。ただし、ゲート電極２、ソース電極７、ドレイン電極８、半導体チャネル層１２、第１〜５コンタクトホール１０，１１，１４，１５，１６及び画素電極１７の製造工程は、実施の形態１と同様のため、これらの説明は省略し、以下では、保護絶縁層である第２絶縁膜９の製造工程について説明する。
【００５８】
図５及び図６に示されるように、第１絶縁膜６の上にソース電極７などを形成した後、第１絶縁膜６、ソース電極７及びドレイン電極８の上に、保護絶縁層である第２絶縁膜９を成膜する。その後、第３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第２絶縁膜９をエッチングすることによりパターニングする。
【００５９】
ここで、上述した実施の形態１では、図７及び図８のように、第１コンタクトホール１０及び第２コンタクトホール１１が第２絶縁膜９に形成される。これに対して本実施の形態２では、これらに加えて、第２絶縁膜９のうち半導体チャネル層１２と重なることになる領域に、貫通穴２０ａひいては段差部２０を形成する。
【００６０】
その後、半導体チャネル層１２の形成工程以降の工程を、実施の形態１と同様に行うことによって、半導体チャネル層１２を段差部２０の表面に沿って形成し、第３〜５コンタクトホール１４，１５，１６及び画素電極１７を形成する。
【００６１】
＜実施の形態２のまとめ＞
以上のような本実施の形態２によれば、実施の形態１と同様に構成されているので、高性能のＴＦＴの実現、半導体チャネル層１２のダメージの低減、短チャネル効果によるＴＦＴ特性の劣化の抑制、が可能となる。
【００６２】
また本実施の形態２では、酸化物半導体膜からなる半導体チャネル領域下の第２絶縁膜９の上部に段差部２０が設けられている。これにより、半導体チャネル領域を長くすることができるので、短チャネル効果によるＴＦＴ特性の劣化をより抑制することができる。
【００６３】
また本実施の形態２では、段差部２０、第１コンタクトホール１０及び第２コンタクトホール１１が、共通の写真製版工程によって形成されるので、工程を増やすことなく上述した効果を得ることができる。
【００６４】
＜変形例＞
実施の形態１及び２では、ＴＦＴ基板は、ＴＮモードのＴＦＴ基板であるものとして説明したが、これに限ったものではなく、例えばＶＡモード、ＩＰＳモード、ＦＦＳモードのＴＦＴ基板にも適用することができる。
【００６５】
また実施の形態２では、貫通穴２０ａを形成することによって段差部２０を形成したが、これに限ったものではなく、例えば図示しない凸部状の膜などを形成することによって段差部２０を形成してもよい。
【００６６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００６７】
１  基板、２  ゲート電極、５  共通配線、６  第１絶縁膜、７  ソース電極、８  ドレイン電極、９  第２絶縁膜、１０  第１コンタクトホール、１１  第２コンタクトホール、１２  半導体チャネル層、１３  第３絶縁膜、１４  第３コンタクトホール、１５  第４コンタクトホール、１６  第５コンタクトホール、１７  画素電極、２０  段差部、２０ａ  貫通穴、２１  ゲート端子パッド、２２  ソース端子パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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