(57)【要約】【課題】新規な構成の情報送信システムを提供すること。【解決手段】送信者が端末から第１のデータ（手書き文書）をファクシミリ装置等で送信した際、データサーバーは第１のデータを保存すると共に、ニューラルネットワークによる文字認識により第１のデータを活字データに変換して第２のデータとして保存する。送信者が第１のデータ（手書き文書）を訂正して第３のデータとし、これを先に送信した第１のデータと差し替えたい場合、あらためて、送信者が端末から第３のデータ（新しい手書き文書）をファクシミリ装置等で送信する。データサーバーは、ニューラルネットワークによるパターン認識により、蓄積している受信データの中から、第３のデータとの一致度が高い差し替え対象となる第１のデータを抽出し、第１のデータと第３のデータと入れ替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信装置からデータサーバーを介して受信装置にデータの送信をするための情報送信システムであって、
前記送信装置は、第１のデータまたは第２のデータを送信する機能を有し、
前記データサーバーは、文字データ生成回路と、パターン認識回路と、記憶回路と、を有し、
前記文字データ生成回路は、前記第１のデータをもとに第３のデータを生成する機能、および前記第２のデータをもとに第４のデータを生成する機能を有し、
前記記憶回路は、前記第１のデータおよび前記第３のデータと、前記第２のデータおよび前記第４のデータとの少なくとも一方を記憶する機能を有し、
前記パターン認識回路は、前記第１のデータおよび前記第２のデータを比較して一致する領域を有する場合、前記記憶回路にある前記第１のデータおよび前記第３のデータを、前記第２のデータおよび前記第４のデータに差し替える機能を有し、
前記受信装置は、前記第３のデータまたは前記第４のデータを表示する機能を有する、情報送信システム。
【請求項２】
請求項１において、
前記第１のデータおよび前記第２のデータは、手書き文書のデータを有し、
前記第３のデータおよび前記第４のデータは、活字のデータを有する、情報送信システム。
【請求項３】
請求項１または２において、
前記文字データ生成回路および前記パターン認識回路は、ニューラルネットワークに用いることができる積和演算回路を有する、情報送信システム。
【請求項４】
請求項１乃至３のいずれか一において、
前記送信装置は、ファクシミリ装置の機能を有し、
前記受信装置は、表示装置の機能を有する、情報送信システム。
【請求項５】
請求項１乃至４のいずれか一において、
前記記憶回路は、メモリ素子を有し、
前記メモリ素子は、トランジスタと、容量素子と、を有し、
前記トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有する、情報送信システム。
【請求項６】
送信装置から中継用データサーバーを介して受信装置にデータの送信をするための情報送信システムであって、
前記送信装置は、第１のデータまたは第２のデータを送信する機能と、送信用データサーバーと、
前記送信用データサーバーは、文字データ生成回路と、パターン認識回路と、第１の記憶回路と、を有し、
前記中継用データサーバーは、第２の記憶回路と、を有し、
前記文字データ生成回路は、前記第１のデータをもとに第３のデータを生成する機能、および前記第２のデータをもとに第４のデータを生成する機能を有し、
前記第１の記憶回路および前記第２の記憶回路は、前記第１のデータおよび前記第３のデータと、前記第２のデータおよび前記第４のデータとの少なくとも一方を記憶する機能を有し、
前記パターン認識回路は、前記第１のデータおよび前記第２のデータを比較して一致する領域を有する場合、前記第１の記憶回路および前記第２の記憶回路にある前記第１のデータおよび前記第３のデータを、前記第２のデータおよび前記第４のデータに差し替える機能を有し、
前記受信装置は、前記第３のデータまたは前記第４のデータを表示する機能を有する、情報送信システム。
【請求項７】
請求項６において、
前記第１のデータおよび前記第２のデータは、手書き文書のデータを有し、
前記第３のデータおよび前記第４のデータは、活字のデータを有する、情報送信システム。
【請求項８】
請求項６または７において、
前記文字データ生成回路および前記パターン認識回路は、ニューラルネットワークに用いることができる積和演算回路を有する、情報送信システム。
【請求項９】
請求項６乃至８のいずれか一において、
前記送信装置は、ファクシミリ装置の機能を有し、
前記受信装置は、表示装置の機能を有する、情報送信システム。
【請求項１０】
請求項６乃至９のいずれか一において、
前記第１の記憶回路および前記第２の記憶回路はそれぞれメモリ素子を有し、
前記メモリ素子は、トランジスタと、容量素子と、を有し、
前記トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有する、情報送信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、情報送信システムに関する。
【背景技術】
【０００２】
世界で生み出されるデータ量は日々増加しており、当該データを格納するデータサーバーにおける負荷は増大している。また、インターネットを利用したデータ送信などにより、大量のデータを短時間で送信することが可能になっている。例えば特許文献１では、ファクシミリ装置による情報の送信について開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００８／００２４８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータが膨大なデジタルデータを生み出す一方で、人間が生み出す情報はファクシミリ装置で送信する手書き文書などアナログデータも未だに多い。そのような手書き文書をデジタル化することは、送信者と受信者との円滑なコミュニケーションを実現するために重要である。
【０００５】
ファクシミリ装置による情報の送信をした場合、送信者側の都合により、後からデータを差し替えたい場合があり得る。しかしながら新たなデータを送信することで、データサーバーでは前のデータと新たなデータが共存することになり、データ量の増加に伴うデータサーバーの負荷が増大してしまうといった問題が生じる。
【０００６】
本発明の一態様は、新規な情報送信システムを提供することを課題の一とする。
【０００７】
または本発明の一態様は、データサーバーに蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる、新規な情報送信システムを提供することを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、送信装置からデータサーバーを介して受信装置にデータの送信をするための情報送信システムであって、送信装置は、第１のデータまたは第２のデータを送信する機能を有し、データサーバーは、文字データ生成回路と、パターン認識回路と、記憶回路と、を有し、文字データ生成回路は、第１のデータをもとに第３のデータを生成する機能、および第２のデータをもとに第４のデータを生成する機能を有し、記憶回路は、第１のデータおよび第３のデータと、第２のデータおよび第４のデータとの少なくとも一方を記憶する機能を有し、パターン認識回路は、第１のデータおよび第２のデータを比較して一致する領域を有する場合、記憶回路にある第１のデータおよび第３のデータを、第２のデータおよび第４のデータに差し替える機能を有し、受信装置は、第３のデータまたは第４のデータを表示する機能を有する、情報送信システムである。
【０００９】
本発明の一態様は、送信装置から中継用データサーバーを介して受信装置にデータの送信をするための情報送信システムであって、送信装置は、第１のデータまたは第２のデータを送信する機能と、送信用データサーバーと、送信用データサーバーは、文字データ生成回路と、パターン認識回路と、第１の記憶回路と、を有し、中継用データサーバーは、第２の記憶回路と、を有し、文字データ生成回路は、第１のデータをもとに第３のデータを生成する機能、および第２のデータをもとに第４のデータを生成する機能を有し、第１の記憶回路および第２の記憶回路は、第１のデータおよび第３のデータと、第２のデータおよび第４のデータとの少なくとも一方を記憶する機能を有し、パターン認識回路は、第１のデータおよび第２のデータを比較して一致する領域を有する場合、第１の記憶回路および第２の記憶回路にある第１のデータおよび第３のデータを、第２のデータおよび第４のデータに差し替える機能を有し、受信装置は、第３のデータまたは第４のデータを表示する機能を有する、情報送信システムである。
【００１０】
本発明の一態様において、第１のデータおよび第２のデータは、手書き文書のデータを有し、第３のデータおよび第４のデータは、活字のデータを有する、情報送信システムが好ましい。
【００１１】
本発明の一態様において、文字データ生成回路およびパターン認識回路は、ニューラルネットワークに用いることができる積和演算回路を有する、情報送信システムが好ましい。
【００１２】
本発明の一態様において、送信装置は、ファクシミリ装置の機能を有し、受信装置は、表示装置の機能を有する、情報送信システムが好ましい。
【００１３】
本発明の一態様において、第１の記憶回路および第２の記憶回路はそれぞれメモリ素子を有し、メモリ素子は、トランジスタと、容量素子と、を有し、トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体を有する、情報送信システムが好ましい。
【００１４】
なおその他の本発明の一態様については、以下で述べる「発明を実施するための形態」、および「図面」に記載されている。
【発明の効果】
【００１５】
本発明の一態様は、新規な情報送信システムを提供することができる。
【００１６】
または本発明の一態様は、データサーバーに蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる、新規な情報送信システムを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】情報送信システムの構成を説明するための図。
【図２】情報送信システムの構成を説明するための図。
【図３】情報送信システムの構成を説明するための図。
【図４】情報送信システムの構成を説明するための図。
【図５】情報送信システムの構成を説明するための図。
【図６】情報送信システムの構成を説明するための図。
【図７】情報送信システムの構成を説明するための図。
【図８】情報送信システムの構成を説明するための図。
【図９】情報送信システムが有する積和演算回路の構成を説明するための図。
【図１０】情報送信システムが有する積和演算回路の構成を説明するための図。
【図１１】情報送信システムが有する積和演算回路の構成を説明するための図。
【図１２】階層型ニューラルネットワークの一例を示す図。
【図１３】階層型ニューラルネットワークの一例を示す図。
【図１４】階層型ニューラルネットワークの一例を示す図。
【図１５】回路の構成例を説明する図。
【図１６】情報送信システムが有する記憶回路の構成を説明するための図。
【図１７】情報送信システムが有する表示装置の構成を説明するための図。
【図１８】情報送信システムが有する表示装置の構成を説明するための図。
【発明を実施するための形態】
【００１８】
以下、本発明の一態様について図面を参照しながら説明する。但し、本発明の一態様は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の記載内容に限定して解釈されるものではない。
【００１９】
本発明の一態様である情報送信システムの構成例について説明する。情報送信システムは、ファクシミリによる手書き文書等の情報の送信に適用することができる。
【００２０】
＜構成例１＞
図１（Ａ）は、情報送信システムの構成例を説明するための概念図である。図１（Ａ）では、データの送信部１０、中継部２０、受信部３０に大別して図示しており、矢印は送信部１０側から中継部２０を介した受信部３０への情報の流れを模式的に表している。なお情報は、データと適宜読み替えることができる。
【００２１】
送信部１０には、送信者１１、データ１２、および送信装置１３を図示している。なお送信者１１は、一例としては、データ１２を送信するユーザーである。またデータ１２は、一例としては、手書き文書のデータ、あるいは手書き文書そのものである。また送信装置１３は、一例としては、手書き文書のデータを送信可能な装置、具体的にはファクシミリ装置（ＦＡＸ装置、あるいはＦＡＸと略記する場合がある）、あるいはスキャナーや電話等の機能が複合化された通信装置などである。
【００２２】
中継部２０には、ネットワーク２１およびデータサーバー２２を図示している。なおネットワーク２１は、一例としては、例えば、Ｗｏｒｌｄ  Ｗｉｄｅ  Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、等のコンピュータネットワーク、あるいは電話回線網である。データサーバー２２は、一例としては、ネットワーク２１を介して送信部１０側より送信されるデータ１２を保存すると共に、ニューラルネットワークによる文字認識によりデータ１２を活字のデータに変換して保存する機能を有する。加えてデータサーバー２２は、一例としては、データ１２を訂正して別のデータとし、これを先に送信したデータ１２（送信済みの手書き文書のデータ）と差し替えたい場合、あらためて、送信者１１が送信装置１３から別のデータ（新しい手書き文書のデータ（差し替える手書き文書のデータ））を送信した際に、ニューラルネットワークによるパターン認識により、蓄積しているデータ１２の中から、差し替えたいデータとの一致度が高い差し替え対象となるデータ１２を抽出し、データ１２と差し替えたいデータと入れ替える機能を有する。
【００２３】
受信部３０には、受信者３１、および表示装置３２を図示している。なお受信者３１は、一例としては、データ１２を基にした活字のデータあるいは手書き文書のデータを受信するユーザーである。また表示装置３２は、一例としては、活字のデータあるいは手書き文書のデータを表示することができる機能を有する。この場合、屋内、屋外であるかに関わらず、データの確認ができるため好適である。なお表示装置３２は、活字のデータあるいは手書き文書のデータを用紙に印字して出力する機能を有していてもよい。
【００２４】
図１（Ｂ）は、図１（Ａ）で説明した情報送信システムの概念図に対応するブロック図である。図１（Ｂ）では、図１（Ａ）で図示した送信者１１、送信装置１３、ネットワーク２１、データサーバー２２、受信者３１を図示している。データサーバー２２は、文字データ生成回路２３、パターン認識回路２４、および記憶回路２５を有する。
【００２５】
文字データ生成回路２３は、上述した手書き文書のデータ（送信済みの手書き文書のデータ）であるデータ１２をもとに、ニューラルネットワーク等による文字認識によって活字のデータに変換するための回路である。つまり文字データ生成回路２３は、手書き文書のデータをもとに活字のデータを生成する機能、および、新しい手書き文書のデータ（差し替える手書き文書のデータ）をもとに差し替える活字データを生成する機能、を有する。
【００２６】
記憶回路２５は、変換された活字データ、およびその元となる手書き文書のデータを共に記憶しておくための回路である。つまり記憶回路２５は、活字のデータまたは差し替える活字のデータ、手書き文書のデータまたは差し替える手書き文書のデータを記憶する機能を有する。なお記憶回路２５が有するメモリ素子は、トランジスタおよび容量素子を有し、当該トランジスタは、チャネル形成領域を有する半導体層に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ状態時に流れるリーク電流が極めて小さい。そのためＯＳトランジスタをオフ状態にすることで電荷の保持をできる特性を利用して、データの記憶をすることができる。ＯＳトランジスタを用いた記憶回路の構成については、後述する。
【００２７】
パターン認識回路２４は、手書き文書のデータと、差し替える手書き文書のデータとを比較して一致する文書、すなわち、差し替え対象の手書き文書のデータを抽出するための回路である。つまりパターン認識回路２４は、手書き文書のデータと差し替える手書き文書のデータとを比較して一致する領域を有する場合、手書き文書のデータと当該手書き文書と対になる活字のデータとを、差し替える手書き文書のデータと当該手書き文書と対になる活字のデータとのいずれか一方に差し替える機能を有する。
【００２８】
手書き文書のデータをＦＡＸ等の送信装置で送信する際、送信済みの手書き文書のデータと、差し替えたい手書き文書の例で考えると、両者を比較する場合、一部に完全に一致する領域を含むことが挙げられる。これは、最初から全てを書き直すことは不便なため、追加で書き足す方が便利なためである。そのため、図形としてパターンマッチングを実行することで、精度良く一致する手書き文書、すなわち、差し替え対象の文書を抽出することができる。またパターンマッチングの実行は、手書き文書のデータから活字のデータを生成する際の文字認識にも有効である。なお上述のパターンマッチングの有無は、送信部側で先に送信した手書き文書の差し替えを任意に選択できるようにすることで、不必要なパターンマッチングの実行を省略することができる。
【００２９】
当該パターンマッチングには、例えば、ニューラルネットワークを基本とした畳み込み型ニューラルネットワークを利用することができる。ニューラルネットワークは、中継部側のデータサーバーの他、送信部側に設けられるデータサーバーに搭載することが可能である。送信部側でニューラルネットワークによる学習をした後、重み係数を中継部側のデータサーバーに送信して、データサーバーのニューラルネットワークを構成することが可能である。また、データサーバーでニューラルネットワークによる学習をした後、重み係数を送信部側に送信して、データサーバー内のニューラルネットワークを構成することが可能である。なおニューラルネットワークでは、重み係数を用いる積和演算によって信号処理を行う。積和演算を行う積和演算回路の構成については、後述する。
【００３０】
なお、手書き文書同士の一致度を判定する場合、手書き文書のデータから文字認識して後得られた活字のデータ同士で比較を行う場合、追加した文章や図の位置により、一致度が著しく変化する場合が想定される。したがって、活字のデータとする前の手書き文書のデータでパターンマッチングを実行する構成が好ましい。なお、データサーバー内の手書き文書のデータの中から、探索する手書き文書を限定する目的で、送信側のＦＡＸ番号などの従属データを利用する方法がある。また、送信側から、送信時間等の情報として手書き文書のデータに付加して送信することも有効である。このような構成とすることで、効率的に差し替え対象の手書き文書のデータを探し出すことができる。
【００３１】
図１（Ａ）、（Ｂ）に示す情報送信システムは、データサーバーに蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる。そのため、ファクシミリ装置による情報の送信をした場合、送信者側の都合により、後からデータを差し替えたい場合であっても、データ量の増加に伴うデータサーバーの負荷が増大してしまうといった問題をなくすことができる。
【００３２】
次いで図１（Ａ）、（Ｂ）に示す情報送信システムの動作例について図２に示すフローチャートを用いて説明する。併せて、図３（Ａ）、（Ｂ）および図４（Ａ）、（Ｂ）は、図２に示す各ステップに対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。
【００３３】
なお図２のフローチャートにおいて、上記説明した「手書き文書のデータ」を単に「データ」として図示している。また「活字のデータ」を「活字データ」として図示している。また「差し替えたい手書き文書」を「更新データ」として図示している。
【００３４】
また図２にフローチャートにおいて、点線および点線矢印で隔てた領域は、上記図１（Ａ）の送信部１０、中継部２０および受信部３０で処理するステップを理解しやすくするために付したものである。図２では、ステップＳ１０１、Ｓ１０４、Ｓ１０５が送信部１０で処理するステップであり、ステップＳ１０２、Ｓ１０３、Ｓ１０６乃至Ｓ１０９が中継部２０で処理するステップであり、ステップＳ１１０が受信部３０で処理するステップである。
【００３５】
ステップＳ１０１は、データの送信を行う。例えば、送信者によって手書き文字のデータをＦＡＸなどの送信装置により送信部１０側から中継部２０側に送信する。
【００３６】
ステップＳ１０２は、活字データの生成を行う。例えば、データサーバー２２内の文字データ生成回路２３においてニューラルネットワークを利用した文字認識によって手書き文字のデータを活字データに変換する。
【００３７】
ステップＳ１０３は、データ及び活字データの記憶を行う。例えば、中継部２０側に送信されたデータ、および文字データ生成回路２３で変換された活字データを記憶回路２５に記憶する。
【００３８】
図３（Ａ）は、ステップＳ１０１乃至Ｓ１０３に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図３（Ａ）に図示する点線矢印は、ステップＳ１０１乃至Ｓ１０３でのデータ１２Ａ、活字データ１４Ａの送信の流れを可視化したものである。データ１２Ａは、上述した「手書き文書のデータ」に相当する。図３（Ａ）では理解をしやすくするため、手書き（筆記体）で図示した「ａｂｃ−」を図示している。データ１２Ａは、送信装置１３およびネットワーク２１を介してデータサーバー２２の文字データ生成回路２３に送信される。文字データ生成回路２３では、活字データ１４Ａを生成する。活字データ１４Ａは、上述した「活字のデータ」に相当する。図３（Ａ）では理解をしやすくするため、既存のフォントで図示した「ａｂｃ−」を図示している。データ１２Ａおよび活字データ１４Ａは、記憶回路２５に記憶される。
【００３９】
ステップＳ１０４は、データの変更の判断を行う。例えば、送信装置１３からデータサーバー２２に手書き文字のデータを再度送信する際に送信者が差し替えたい手書き文字のデータがあるか否かを任意に選択することで、データサーバー２２がある中継部での判断が行われる。送信者によって差し替えたい手書き文字のデータがなければ、先に送信した活字データを閲覧する。送信者によって差し替えたい手書き文字のデータ、つまり更新データがある場合、ステップＳ１０５に進む。
【００４０】
ステップＳ１０５は、更新データの送信を行う。例えば、送信者によって手書き文字のデータをＦＡＸなどの送信装置により送信部１０側から中継部２０側に送信する。
【００４１】
ステップＳ１０６は、パターン認識を行う。例えば、差し替えたい手書き文字のデータと、記憶回路２５に保存されている既に送信された手書き文字のデータと、をデータサーバー２２内のパターン認識回路２４に読み出す。
【００４２】
ステップＳ１０７は、類似のデータが記憶されているかの判断を行う。例えば、データサーバー２２内のパターン認識回路２４において、ニューラルネットワークを利用したパターンマッチングによって手書き文字の一致の度合いを判断する。一致の度合いは、ニューラルネットワークでの学習によって判断させればよい。一致の度合いが高ければステップＳ１０８に進む。一致の度合いが低ければ、先に記憶したデータ１２Ａ、活字データ１４Ａと同様に処理するため、ステップＳ１０２に進む。
【００４３】
図３（Ｂ）は、ステップＳ１０４乃至Ｓ１０７に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図３（Ｂ）に図示する点線矢印は、ステップＳ１０４乃至Ｓ１０７でのデータ１２Ａ、１２Ｂの送信の流れを可視化したものである。データ１２Ｂは、上述した「差し替えたい手書き文書」つまり「更新データ」に相当する。図３（Ｂ）では理解をしやすくするため、手書き（筆記体）で図示した「ａｂｃｄ−」を図示している。つまり「ｄ」が付け加えられた情報であり、送信者１１が「ｄ」を付け加えたデータに差し替えたいものとする。データ１２Ｂは、送信装置１３およびネットワーク２１を介してデータサーバー２２のパターン認識回路２４に送信される。パターン認識回路２４は、パターンマッチングにより類似するデータを特定するため、記憶回路２５からデータ１２Ａを読み出し、一致の度合いを判定する。なお図３（Ｂ）の例では、付け加えられた情報「ｄ」が異なるのみであり、一致の度合いが高いものとして説明する。一致の度合いが低い場合は、先に記憶したデータ１２Ａ、活字データ１４Ａと同様に処理をすればよい。
【００４４】
ステップＳ１０８は、データの更新を行う。例えば、中継部２０側に送信された更新データを記憶回路２５に記憶する。
【００４５】
ステップＳ１０９は、活字データの更新を行う。例えば、中継部２０側に送信された更新データを文字データ生成回路２３で変換し、更新データに対応する新たな活字データを記憶回路２５に記憶する。
【００４６】
図４（Ａ）は、ステップＳ１０８乃至Ｓ１０９に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図４（Ａ）に図示する点線矢印は、ステップＳ１０８乃至Ｓ１０９でのデータ１２Ｂ、活字データ１４Ｂの送信の流れを可視化したものである。一致の度合いが高いと判断されたデータ１２Ｂは、送信装置１３およびネットワーク２１を介してデータサーバー２２の文字データ生成回路２３に送信される。文字データ生成回路２３では、活字データ１４Ｂを生成する。活字データ１４Ｂは、上述した「活字のデータ」に相当する。図４（Ａ）では理解をしやすくするため、既存のフォントで図示した「ａｂｃｄ−」を図示している。データ１２Ｂおよび活字データ１４Ｂは、先に保存されていたデータ１２Ａおよび活字データ１４Ａに上書きして記憶回路２５に記憶される。
【００４７】
ステップＳ１１０は、活字データの閲覧を行う。例えば、受信側にある受信者３１は、記憶回路２５に記憶された更新データまたは更新データに対応する活字データを表示させ、更新された情報を確認する。
【００４８】
図４（Ｂ）は、ステップＳ１１０に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図４（Ｂ）に図示する点線矢印は、ステップＳ１１０での活字データ１４Ｂの流れを可視化したものである。差し替えられた手書き文字のデータに対応する活字のデータであるデータ１４Ｂは、受信側にある受信者３１によって読み出され、表示装置等で表示することで情報を確認することができる。必要に応じて受信者３１は、データ１４Ｂを読み出して、表示装置等で表示することで情報を確認することができる。
【００４９】
以上説明したように図１（Ａ）、（Ｂ）に示す情報送信システムは、図２乃至図４で説明した動作により、データサーバーに蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる。そのため、ファクシミリ装置による情報の送信をした場合、送信者側の都合により、後からデータを差し替えたい場合であっても、データ量の増加に伴うデータサーバーの負荷が増大してしまうといった問題をなくすことができる。
【００５０】
＜構成例２＞
図５（Ａ）は、情報送信システムの別の構成例を説明するための概念図である。図５（Ａ）では、図１（Ａ）と同様に、データの送信部１０、中継部２０、受信部３０に大別して図示しており、矢印は送信部１０側から中継部２０を介した受信部３０への情報の流れを模式的に表している。なお構成例１と重複する説明は、読みやすさ等を考慮して適宜省略したが、省略する箇所については上記構成例１の記載を援用するものとする。
【００５１】
送信部１０には、送信者１１、データ１２、送信装置１３、データサーバー１５を図示している。データサーバー１５は、一例としては、ネットワーク２１を介して送信部１０側より送信するデータ１２を保存すると共に、ニューラルネットワークによる文字認識によりデータ１２を活字のデータに変換して保存する機能、および送信する機能を有する。加えてデータサーバー１５は、一例としては、データ１２を訂正して別のデータとし、これを先に送信したデータ１２（送信済みの手書き文書のデータ）と差し替えたい場合、あらためて、送信者１１が送信装置１３から別のデータ（新しい手書き文書のデータ（差し替える手書き文書のデータ））を送信した際に、ニューラルネットワークによるパターン認識により、蓄積しているデータ１２の中から、差し替えたいデータとの一致度が高い差し替え対象となるデータ１２を抽出し、データ１２と差し替えたいデータと入れ替える機能、および送信した活字データを差し替える機能を有する。
【００５２】
中継部２０には、ネットワーク２１およびデータサーバー２２を図示している。データサーバー２２は、一例としては、ネットワーク２１を介して送信部１０側より送信されるデータ１２および活字データを保存する機能を有する。
【００５３】
受信部３０には、受信者３１、および表示装置３２を図示している。
【００５４】
図５（Ｂ）は、図５（Ａ）で説明した情報送信システムの概念図に対応するブロック図である。図５（Ｂ）では、図５（Ａ）で図示した送信者１１、送信装置１３、データサーバー１５、ネットワーク２１、データサーバー２２、受信者３１を図示している。データサーバー１５は、文字データ生成回路１６、パターン認識回路１７、付加データ生成回路１８、および記憶回路１９を有する。データサーバー２２は、記憶回路２５を有する。
【００５５】
文字データ生成回路１６は、上述した手書き文書のデータ（送信済みの手書き文書のデータ）であるデータ１２をもとに、ニューラルネットワーク等による文字認識によって活字のデータに変換するための回路である。つまり文字データ生成回路１６は、手書き文書のデータをもとに活字のデータを生成する機能、および、新しい手書き文書のデータ（差し替える手書き文書のデータ）をもとに差し替える活字データを生成する機能、を有する。
【００５６】
記憶回路１９、２５は、変換された活字データ、およびその元となる手書き文書のデータを共に記憶しておくための回路である。つまり記憶回路１９、２５は、活字のデータまたは差し替える活字のデータ、手書き文書のデータまたは差し替える手書き文書のデータを記憶する機能を有する。なお記憶回路１９、２５が有するメモリ素子は、トランジスタおよび容量素子を有し、当該トランジスタは、ＯＳトランジスタであることが好ましい。ＯＳトランジスタを用いた記憶回路の構成については、後述する。
【００５７】
パターン認識回路１７は、手書き文書のデータと、差し替える手書き文書のデータとを比較して一致する文書、すなわち、差し替え対象の手書き文書のデータを抽出するための回路である。つまりパターン認識回路１７は、手書き文書のデータと差し替える手書き文書のデータとを比較して一致する領域を有する場合、手書き文書のデータと当該手書き文書と対になる活字のデータとを、差し替える手書き文書のデータと当該手書き文書と対になる活字のデータとのいずれか一方に差し替える機能を有する。
【００５８】
付加データ生成回路１８は、ネットワーク２１を介して送信部１０側より送信し、記憶回路２５に記憶するデータ１２および／または活字データを差し替える際に識別するための付加データを生成し、付与する機能を有する。付加データは、一例としては、送信時間等の情報データ等がある。このような構成とすることで、効率的に差し替え対象の手書き文書のデータを探し出すことができる。
【００５９】
図５（Ａ）、（Ｂ）に示す情報送信システムは、データサーバー１５，２２に蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる。そのため、ファクシミリ装置による情報の送信をした場合、送信者側の都合により、後からデータを差し替えたい場合であっても、データ量の増加に伴うデータサーバーの負荷が増大してしまうといった問題をなくすことができる。
【００６０】
次いで図５（Ａ）、（Ｂ）に示す情報送信システムの動作例について図６に示すフローチャートを用いて説明する。併せて、図７（Ａ）、（Ｂ）および図８（Ａ）、（Ｂ）は、図２に示す各ステップに対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。
【００６１】
なお図６のフローチャートにおいて、上記説明した「手書き文書のデータ」を単に「データ」として図示している。また「活字のデータ」を「活字データ」として図示している。また「差し替えたい手書き文書」を「更新データ」として図示している。また「付加データ」を「タグデータ」として図示している。
【００６２】
また図６にフローチャートにおいて、点線および点線矢印で隔てた領域は、上記図５（Ａ）の送信部１０、中継部２０および受信部３０で処理するステップを理解しやすくするために付したものである。図６では、ステップＳ２０１乃至Ｓ２０３、Ｓ２０５乃至Ｓ２１１が送信部１０で処理するステップであり、ステップＳ２０４、Ｓ２１２が中継部２０で処理するステップであり、ステップＳ２１３が受信部３０で処理するステップである。
【００６３】
ステップＳ２０１は、活字データの生成を行う。例えば、データサーバー１５内の文字データ生成回路１６においてニューラルネットワークを利用した文字認識によって手書き文字のデータを活字データに変換する。
【００６４】
ステップＳ２０２は、データの記憶を行う。例えば、データサーバー１５内の記憶回路１９に記憶する。
【００６５】
ステップＳ２０３は、活字データの送信を行う。例えば、活字データは、送信部１０側から中継部２０側に送信される。
【００６６】
ステップＳ２０４は、活字データの記憶を行う。例えば、活字データは、データサーバー２２内の記憶回路２５に記憶する。
【００６７】
図７（Ａ）は、ステップＳ２０１乃至Ｓ２０４に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図７（Ａ）に図示する点線矢印は、ステップＳ２０１乃至Ｓ２０４でのデータ１２Ａ、活字データ１４Ａの送信の流れを可視化したものである。データ１２Ａは、データサーバー１５の文字データ生成回路１６に送信される。文字データ生成回路１６では、活字データ１４Ａを生成する。データ１２Ａおよび活字データ１４Ａは、記憶回路１９に記憶される。活字データ１４Ａは、記憶回路２５に記憶される。記憶回路２５には、活字データ１４Ａに合わせてデータ１２Ａを記憶してもよい。
【００６８】
ステップＳ２０５は、データの変更の判断を行う。例えば、送信装置１３からデータサーバー２２に手書き文字のデータを再度送信する際に送信者が差し替えたい手書き文字のデータがあるか否かを任意に選択することで、データサーバー１５での判断が行われる。送信者によって差し替えたい手書き文字のデータがなければ、先に送信した活字データを閲覧する。送信者によって差し替えたい手書き文字のデータ、つまり更新データがある場合、ステップＳ２０６に進む。
【００６９】
ステップＳ２０６は、パターン認識を行う。例えば、差し替えたい手書き文字のデータと、記憶回路１９に保存されている既に送信された手書き文字のデータと、をデータサーバー１５内のパターン認識回路１７に読み出す。
【００７０】
ステップＳ２０７は、類似のデータが記憶されているかの判断を行う。例えば、データサーバー１５内のパターン認識回路１７において、ニューラルネットワークを利用したパターンマッチングによって手書き文字の一致の度合いを判断する。一致の度合いは、ニューラルネットワークでの学習によって判断させればよい。一致の度合いが高ければステップＳ２０８に進む。一致の度合いが低ければ、先に記憶したデータ１２Ａ、活字データ１４Ａと同様に処理するため、ステップＳ２０１に進む。
【００７１】
図７（Ｂ）は、ステップＳ２０５乃至Ｓ２０７に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図７（Ｂ）に図示する点線矢印は、ステップＳ２０５乃至Ｓ２０７でのデータ１２Ａ、１２Ｂの送信の流れを可視化したものである。データ１２Ｂは、データサーバー１５のパターン認識回路１７に送信される。パターン認識回路１７は、パターンマッチングにより類似するデータを特定するため、記憶回路１９からデータ１２Ａを読み出し、一致の度合いを判定する。なお図７（Ｂ）の例では、付け加えられた情報「ｄ」が異なるのみであり、一致の度合いが高いものとして説明する。一致の度合いが低い場合は、先に記憶したデータ１２Ａ、活字データ１４Ａと同様に処理をすればよい。
【００７２】
ステップＳ２０８は、更新データの送信を行う。例えば、データサーバー１５内の記憶回路１９に記憶されたデータ１２Ａをデータ１２Ｂに更新する。
【００７３】
ステップＳ２０９は、活字データの更新を行う。例えば、更新データを文字データ生成回路１６で変換し、更新データに対応する新たな活字データを記憶回路１９に記憶する。
【００７４】
ステップＳ２１０は、タグデータの生成を行う。例えば、タグデータは、データサーバー２２内の記憶回路２５に記憶したデータのうち、置き換えたいデータに対応するタグデータを生成する。
【００７５】
ステップＳ２１１は、活字データおよびタグデータの送信を行う。例えば、送信部１０側から中継部２０側にネットワーク２１を介して送信される。
【００７６】
ステップＳ２１２は、活字データの更新を行う。例えば、中継部２０側に送信された更新データに対応する新たな活字データを記憶回路２５に記憶する。
【００７７】
図８（Ａ）は、ステップＳ２０８乃至Ｓ２１２に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図８（Ａ）に図示する点線矢印は、ステップＳ２０８乃至Ｓ２１２でのデータ１２Ｂ、活字データ１４Ｂの送信の流れを可視化したものである。一致の度合いが高いと判断されたデータ１２Ｂは、データサーバー１５の文字データ生成回路１６に送信される。文字データ生成回路１６では、活字データ１４Ｂを生成する。データ１２Ｂおよび活字データ１４Ｂは、先に保存されていたデータ１２Ａおよび活字データ１４Ａに上書きして記憶回路１９に記憶される。活字データ１４Ｂは、付加データ生成回路１８のタグデータを付して、データサーバー２２の記憶回路２５に送信され、タグデータに応じた活字データ１４Ａが活字データ１４Ｂに差し替えられて記憶される。
【００７８】
ステップＳ２１３は、活字データの閲覧を行う。例えば、受信側にある受信者３１は、記憶回路２５に記憶された更新データに対応する活字データを表示させ、更新された情報を確認する。
【００７９】
図８（Ｂ）は、ステップＳ２１３に対応する情報送信システムでのデータの流れについて補足的に説明するための模式図である。図８（Ｂ）に図示する点線矢印は、ステップＳ２１３での活字データ１４Ｂの流れを可視化したものである。差し替えられた手書き文字のデータに対応する活字のデータであるデータ１４Ｂは、受信側にある受信者３１によって読み出され、表示装置等で表示することで情報を確認することができる。必要に応じて受信者３１は、データ１４Ｂを読み出して、表示装置等で表示することで情報を確認することができる。
【００８０】
以上説明したように図５（Ａ）、（Ｂ）に示す情報送信システムは、図６乃至図８で説明した動作により、データサーバーに蓄積された受信データの中から矛盾無く過去のデータを抽出し、これを削除して、新しいデータと置き換えることができる。そのため、ファクシミリ装置による情報の送信をした場合、送信者側の都合により、後からデータを差し替えたい場合であっても、データ量の増加に伴うデータサーバーの負荷が増大してしまうといった問題をなくすことができる。
【００８１】
＜文字データ生成回路およびパターン認識回路に適用可能な積和演算回路の構成例＞
文字データ生成回路およびパターン認識回路において、ニューラルネットワークを利用した文字認識あるいはパターンマッチングに用いられる積和演算回路の構成の一例を図９に示す。図９に示す積和演算回路１００は、記憶回路１０１、参照用記憶回路１０２、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５を有する。
【００８２】
記憶回路１０１は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図９では、各メモリセルＭＣがトランジスタＴｒ１を有する場合を例示している。
【００８３】
メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
【００８４】
なお、トランジスタＴｒ１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ１は飽和領域で動作させることが望ましい。トランジスタＴｒ１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
【００８５】
具体的に、図９に示す積和演算回路１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
【００８６】
また、具体的に、図９に示す積和演算回路１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
【００８７】
メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
【００８８】
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
【００８９】
具体的に、図９に示す積和演算回路１００では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
【００９０】
また、図９に示す積和演算回路１００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
【００９１】
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
【００９２】
参照用記憶回路１０２は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【００９３】
そして、具体的に、図９に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦ［ｉ］から第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
【００９４】
また、図９に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
【００９５】
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
【００９６】
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
【００９７】
具体的に、図９に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
【００９８】
また、図９に示す積和演算回路１００では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
【００９９】
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
【０１００】
電流源回路１０５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は電流ソース回路１０３または電流シンク回路１０４に流れる。
【０１０１】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、電流ソース回路１０３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、電流ソース回路１０３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、電流ソース回路１０３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０１０２】
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、電流シンク回路１０４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、電流シンク回路１０４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、電流シンク回路１０４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０１０３】
次いで、図９に示す積和演算回路１００の動作の一例について説明する。
【０１０４】
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１０５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
【０１０５】
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
【０１０６】
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０１０７】
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。モリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
【０１０８】
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負の電位に対する積演算が可能になるので好ましい。
【０１０９】
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図９では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図９では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
【０１１０】
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、電流ソース回路１０３または電流シンク回路１０４において保持する。
【０１１１】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、電流ソース回路１０３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、電流ソース回路１０３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は電流ソース回路１０３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、電流シンク回路１０４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、電流シンク回路１０４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は電流シンク回路１０４において保持される。
【０１１２】
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
【０１１３】
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０１１４】
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１の閾値電圧である。
【０１１５】
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２・・・（１）
【０１１６】
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。
【０１１７】
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２・・・（２）
【０１１８】
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で表される。
【０１１９】
ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］・・・（３）
【０１２０】
式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。
【０１２１】
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２・・・（４）
【０１２２】
式４において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
【０１２３】
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。
【０１２４】
Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２・・・（５）
【０１２５】
したがって、式３乃至式５から、第１のアナログ電流と第２のアナログ電流の積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分かる。
【０１２６】
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］・・・（６）
【０１２７】
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、電流ソース回路１０３または電流シンク回路１０４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
【０１２８】
なお、トランジスタＴｒ１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１は飽和領域で動作しているものとみなせる。
【０１２９】
図９に示す積和演算回路の構成とすることにより、の演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、図９に示す積和演算回路の構成とすることにより、の演算処理をデジタルデータに変換せずとも実行することができるので、の演算処理に要する時間を抑えることができる。或いは、図９に示す積和演算回路の構成とすることにより、演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。
【０１３０】
次いで、記憶回路１０１、参照用記憶回路１０２、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５の具体的な構成の一例について、図１０を用いて説明する。
【０１３１】
図１０では、一例として、任意の２行２列のメモリセルＭＣと、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを示している。具体的に図１０では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図１０では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。
【０１３２】
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に接続されている。
【０１３３】
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに接続されている。
【０１３４】
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃ１と、を有する。トランジスタＴｒ２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能を有する。
【０１３５】
具体的に、図１０に示すメモリセルＭＣでは、トランジスタＴｒ１は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤに接続され、ソース又はドレインの他方がトランジスタＴｒ２のゲートに接続されている。また、トランジスタＴｒ２は、ソース又はドレインの一方が配線ＶＲに接続され、ソース又はドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ２のゲートに接続されている。
【０１３６】
また、図１０に示すメモリセルＭＣＲでは、トランジスタＴｒ１は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに接続され、ソース又はドレインの他方がトランジスタＴｒ２のゲートに接続されている。また、トランジスタＴｒ２は、ソース又はドレインの一方が配線ＶＲＲＥＦに接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ２のゲートに接続されている。
【０１３７】
メモリセルＭＣにおいてトランジスタＴｒ１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０１３８】
なお、容量素子Ｃ１の第１の電極の電位は容量素子Ｃ１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１の容量値と、トランジスタＴｒ１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
【０１３９】
トランジスタＴｒ１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
【０１４０】
また、メモリセルＭＣＲにおいてトランジスタＴｒ１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０１４１】
トランジスタＴｒ１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
【０１４２】
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ２に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
【０１４３】
また図１０に示す電流ソース回路１０３は、ｊ列目のメモリセルＭＣに対応した電流ソース回路１０３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した電流ソース回路１０３［ｊ＋１］とを有する。また、図１０に示す電流シンク回路１０４は、ｊ列目のメモリセルＭＣに対応した電流シンク回路１０４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した電流シンク回路１０４［ｊ＋１］とを有する。
【０１４４】
電流ソース回路１０３［ｊ］及び電流シンク回路１０４［ｊ］は、配線ＢＬ［ｊ］に接続されている。また、電流ソース回路１０３［ｊ＋１］及び電流シンク回路１０４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に接続されている。
【０１４５】
電流源回路１０５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路１０５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
【０１４６】
具体的に、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］は、トランジスタＴｒ７乃至Ｔｒ９と、容量素子Ｃ３とをそれぞれ有する。オフセットの電流を設定する際に、電流ソース回路１０３［ｊ］において、トランジスタＴｒ７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、電流ソース回路１０３［ｊ＋１］において、トランジスタＴｒ７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
【０１４７】
電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］において、トランジスタＴｒ７は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ８は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ７のゲートに接続されている。トランジスタＴｒ９は、ソース又はドレインの一方がトランジスタＴｒ７のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ３は、第１の電極がトランジスタＴｒ７のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
【０１４８】
トランジスタＴｒ８のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ９のゲートは配線ＯＲＭに接続されている。
【０１４９】
なお、図１０では、トランジスタＴｒ７がｐチャネル型であり、トランジスタＴｒ８及びＴｒ９がｎチャネル型である場合を例示している。
【０１５０】
また、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］は、トランジスタＴｒ４乃至Ｔｒ６と、容量素子Ｃ４とをそれぞれ有する。オフセットの電流を設定する際に、電流シンク回路１０４［ｊ］において、トランジスタＴｒ４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］に引き込まれる。
【０１５１】
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
【０１５２】
そして、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ５は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ４のゲートに接続されている。トランジスタＴｒ６は、ソース又はドレインの一方がトランジスタＴｒ４のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ４は、第１の電極がトランジスタＴｒ４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
【０１５３】
トランジスタＴｒ５のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ６のゲートは配線ＯＲＰに接続されている。
【０１５４】
なお、図１０では、トランジスタＴｒ４乃至Ｔｒ６がｎチャネル型である場合を例示している。
【０１５５】
また、電流源回路１０５は、配線ＢＬに対応したトランジスタＴｒ１０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ１１とを有する。具体的に、図１０に示す電流源回路１０５は、トランジスタＴｒ１０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ１０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ１０［ｊ＋１］とを有する場合を例示している。
【０１５６】
トランジスタＴｒ１０のゲートは、トランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１０は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ１１は、ソース又はドレインの一方が配線ＢＬＲＥＦに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。
【０１５７】
トランジスタＴｒ１０とトランジスタＴｒ１１とは、同じ極性を有している。図１０では、トランジスタＴｒ１０とトランジスタＴｒ１１とが、共にｐチャネル型を有する場合を例示している。
【０１５８】
トランジスタＴｒ１１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ１０とトランジスタＴｒ１１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ１０のドレイン電流は、トランジスタＴｒ１１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ１１のドレイン電流に応じた値となる。
【０１５９】
次いで、図１０を用いて、積和演算回路１００の具体的な動作の一例について説明する。
【０１６０】
図１１は、図１０に示すメモリセルＭＣ、メモリセルＭＣＲ、電流ソース回路１０３、電流シンク回路１０４、および電流源回路１０５の動作を示すタイミングチャートの一例に相当する。図１１では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログ電流を格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、電流ソース回路１０３及び電流シンク回路１０４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログ電流と第２のアナログ電流との積和値に対応したデータを取得する動作が行われる。
【０１６１】
なお、電源線ＶＲ［ｊ］及び電源線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、電流ソース回路１０３に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、電流シンク回路１０４に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１０５に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
【０１６２】
また、トランジスタＴｒ１、Ｔｒ４、Ｔｒ７、Ｔｒ１０［ｊ］、Ｔｒ１０［ｊ＋１］、Ｔｒ１１は飽和領域で動作するものとする。
【０１６３】
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図１０に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフの状態を維持する。
【０１６４】
また、時刻Ｔ０１乃至時刻Ｔ０２では、図１０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１６５】
よって、図１０に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
【０１６６】
時刻Ｔ０２が終了すると、図１０に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
【０１６７】
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図１０に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図１０に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフの状態を維持する。
【０１６８】
また、時刻Ｔ０３乃至時刻Ｔ０４では、図１０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１６９】
よって、図１０に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
【０１７０】
時刻Ｔ０４が終了すると、図１０に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
【０１７１】
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１０に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図１０に示す電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ９がオンになり、トランジスタＴｒ７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１０に示す電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ６がオンになり、トランジスタＴｒ４のゲートは電位ＶＳＳが与えられることでリセットされる。
【０１７２】
時刻Ｔ０６が終了すると、図１０に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ９がオフになり、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ６がオフになる。上記動作により、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ７のゲートに電位ＶＤＤが保持され、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ４のゲートに電位ＶＳＳが保持される。
【０１７３】
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１０に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図１０に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオンになる。
【０１７４】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、図１０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、電流シンク回路１０４［ｊ］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、電流シンク回路１０４［ｊ］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
【０１７５】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する。つまり、電流シンク回路１０４［ｊ＋１］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０１７６】
時刻Ｔ０８が終了すると、図１０に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］においてトランジスタＴｒ５がオフになる。上記動作により、トランジスタＴｒ４のゲートの電位は保持される。よって、電流シンク回路１０４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、電流シンク回路１０４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０１７７】
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１０に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図１０に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオンになる。
【０１７８】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｊ］が負の場合、図１０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、電流ソース回路１０３［ｊ］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、電流ソース回路１０３［ｊ］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
【０１７９】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しい電位に相当する。つまり、電流ソース回路１０３［ｊ＋１］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０１８０】
時刻Ｔ０８が終了すると、図１０に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、電流ソース回路１０３［ｊ］及び電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ８がオフになる。上記動作により、トランジスタＴｒ７のゲートの電位は保持される。よって、電流ソース回路１０３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、電流ソース回路１０３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０１８１】
なお、電流シンク回路１０４［ｊ］及び電流シンク回路１０４［ｊ＋１］において、トランジスタＴｒ４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、電流シンク回路１０４［ｊ］または電流シンク回路１０４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１と、電流シンク回路１０４［ｊ］または電流シンク回路１０４［ｊ＋１］のトランジスタＴｒ４と、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
【０１８２】
時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ７から電流が供給されるため、トランジスタＴｒ１において引き込めない分の電流を、トランジスタＴｒ４においてある程度引き込むことができるため、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保することができる。
【０１８３】
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において電流シンク回路１０４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、電流ソース回路１０３［ｊ］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において電流シンク回路１０４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、電流ソース回路１０３［ｊ＋１］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。
【０１８４】
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図１０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
【０１８５】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１８６】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１８７】
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図１０に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０１８８】
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のと第２の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログ電流と第２のアナログ電流の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１８９】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１９０】
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図１０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０１９１】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
【０１９２】
そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１と第２の積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１と第２の積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１９３】
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１９４】
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
【０１９５】
なお図９乃至図１１で説明した積和演算回路の回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
【０１９６】
なお、トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタＴｒ２にオフ電流の著しく低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ５及びＴｒ６にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ８及びＴｒ９にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ７のゲートの電位の保持を、長時間に渡って行うことができる。
【０１９７】
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をエネルギーギャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体材料として酸化物半導体が挙げられる。トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９として、チャネル形成領域に酸化物半導体を含むトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。スイッチＳＷ２、ＳＷ３に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
【０１９８】
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、チャネル形成領域に酸化物半導体を含むトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、チャネル形成領域に酸化物半導体を含むトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。
【０１９９】
トランジスタのチャネル形成領域に含まれる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ｇａ、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）が代表的である。これら酸化物半導体は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。
【０２００】
チャネル形成領域を、キャリア密度の低い酸化物半導体で形成することが好ましい。酸化物半導体のキャリア密度は、例えば、キャリア密度は８×１０１１／ｃｍ３未満１×１０−９／ｃｍ３以上であるとよい。キャリア密度は、１×１０１１／ｃｍ３未満が好ましく、１×１０１０／ｃｍ３未満がさらに好ましい。
【０２０１】
＜文字データ生成回路およびパターン認識回路に適用可能なニューラルネットワークの構成例＞
文字データ生成回路およびパターン認識回路に適用可能なニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。
【０２０２】
図１２は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ｋは２以上の整数である。）は、ニューロンをＰ個（Ｐは１以上の整数である。）有し、第ｋ層は、ニューロンをＱ個（Ｑは１以上の整数である。）有し、第（ｋ＋１）層は、ニューロンをＲ個（Ｒは１以上の整数である。）有する。
【０２０３】
第（ｋ−１）層の第ｐニューロン（ｐは１以上Ｐ以下の整数である。）の出力信号ｚｐ（ｋ−１）と重み係数ｗｑｐ（ｋ）と、の積が第ｋ層の第ｑニューロン（ｑは１以上Ｑ以下の整数である。）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ（ｋ）と重み係数ｗｒｑ（ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ｒは１以上Ｒ以下の整数である。）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ（ｋ＋１）とする。
【０２０４】
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和は、次の式（Ｄ１）で表される。
【０２０５】
【数１】
2018098646.tif 000003
【０２０６】
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ（ｋ）を次の式（Ｄ２）で定義する。
【０２０７】
【数２】
2018098646.tif 000004
【０２０８】
関数ｆ（ｕｑ（ｋ））は、ニューロンの出力関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式（Ｄ１）の積和演算は、先述した積和演算回路によって実現できる。なお、式（Ｄ２）の演算は、例えば、図１５（Ａ）に示す回路４１１によって実現できる。
【０２０９】
なお、ニューロンの出力関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの出力関数は、層毎において、同一でもよいし、異なっていてもよい。
【０２１０】
ここで、図１３に示す、全Ｌ層からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数とする。）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、隠れ層となる。
【０２１１】
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
【０２１２】
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数である。）の出力信号をｚｓ［１］（１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数である。）の出力信号をｚｓ［ｋ］（ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数である。）の出力信号をｚｓ［Ｌ］（Ｌ）とする。
【０２１３】
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数である。）の出力信号ｚｓ［ｋ−１］（ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）と、の積ｕｓ［ｋ］（ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数である。）の出力信号ｚｓ［Ｌ−１］（Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）と、の積ｕｓ［Ｌ］（Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
【０２１４】
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある。）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【０２１５】
教師付き学習の具体例として、逆伝播誤差方式による学習方法について説明する。図１４は、逆伝播誤差方式による学習方法を説明する図である。逆伝播誤差方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるに、重み係数を変更する方式である。
【０２１６】
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］（Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］（Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］（Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
【０２１７】
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］（ｋ）の誤差δｓ［ｋ］（ｋ）を∂Ｅ／∂ｕｓ［ｋ］（ｋ）と定義すると、δｓ［ｋ］（ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）は、それぞれ次の式（Ｄ３）、（Ｄ４）で表すことができる。
【０２１８】
【数３】
2018098646.tif 000005
【０２１９】
【数４】
2018098646.tif 000006
【０２２０】
ｆ’（ｕｓ［ｋ］（ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（Ｄ３）の演算は、例えば、図１５（Ｂ）に示す回路４１３によって実現できる。また、式（Ｄ４）の演算は、例えば、図１６（Ｃ）に示す回路４１４によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
【０２２１】
また、例えば、式（Ｄ３）のΣｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）・δｓ［ｋ＋１］（ｋ＋１）の部分の演算は、前述した積和演算回路によって実現できる。
【０２２２】
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］（Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）は、それぞれ次の式（Ｄ５）、（Ｄ６）で表すことができる。
【０２２３】
【数５】
2018098646.tif 000007
【０２２４】
【数６】
2018098646.tif 000008
【０２２５】
式（Ｄ５）の演算は、図１５（Ｄ）に示す回路４１５によって実現できる。また、式（Ｄ６）の演算は、図１５（Ｃ）に示す回路４１４によって実現できる。
【０２２６】
つまり、式（Ｄ１）乃至式（Ｄ６）により、全てのニューロン回路の誤差δｓ［ｋ］（ｋ）及びδｓ［Ｌ］（Ｌ）を求めることができる。なお、重み係数の更新は、誤差δｓ［ｋ］（ｋ）、δｓ［Ｌ］（Ｌ）及び所望のパラメータなどに基づいて、設定される。
【０２２７】
以上のように、図９および図１０に示す回路、及び前述した積和演算回路を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
【０２２８】
具体的には、図９および図１０に示す回路において、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和演算を並列して行うことができ、当該出力信号として重み付け演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１（ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］（ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］（ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］（ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］（ｋ）を計算することができる。つまり、式（Ｄ１）に示した積和演算を積和演算回路によって実現することができる。
【０２２９】
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛かる重み係数ｗ１・ｓ［ｋ］（ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］（ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１（ｋ＋１）乃至δＱ［ｋ＋１］（ｋ＋１）を第２アナログデータとして供給すると、式（Ｄ３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）・δｓ［ｋ＋１］（ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、式（Ｄ３）に示した演算の一部を積和演算回路によって実現することができる。
【０２３０】
＜記憶回路に適用可能なメモリセルの構成例＞
記憶回路１９，２５に用いられるメモリセルの回路構成の一例を図１２に示す。図１６（Ａ）乃至（Ｆ）では、上述した記憶回路１９，２５に適用可能なメモリセルの構成例について説明する。
【０２３１】
図１６（Ａ）は、記憶回路１９，２５の構成例を説明するためのブロック図である。図１６（Ａ）に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およびビット線駆動回路９２を図示している。
【０２３２】
メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に設けられたメモリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１乃至ＷＬ＿ｍおよびビット線ＢＬ＿１乃至ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、または容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
【０２３３】
ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。ワード線ＷＬ＿１乃至ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワード線とがあってもよい。
【０２３４】
ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータを書き込み、またはメモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１乃至ＢＬ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
【０２３５】
図１６（Ｂ）乃至（Ｆ）には、図１６（Ａ）で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
【０２３６】
図１６（Ｂ）に示すメモリセルＭＣ＿Ａは、トランジスタＯＳ１および容量素子９３を有する。トランジスタＯＳ１は、半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）である。ＯＳトランジスタは、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）と比べて、非導通状態時のリーク電流（オフ電流）が極めて低いといった特性を有する。そのため、トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。そのため、電荷保持ノードＳＮに保持したデータのリフレッシュレートを小さくすることができる。
【０２３７】
図１６（Ｃ）に示すメモリセルＭＣ＿Ｂは、トランジスタＯＳ２および容量素子９３を有する。トランジスタＯＳ２は、ＯＳトランジスタである。図１６（Ｂ）のトランジスタＯＳ１との違いは、ゲートとバックゲートとを接続し、双方よりワード線ＷＬの電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ２を導通状態とした際にソースとドレインとの間を流れる電流量を増加させることができる。
【０２３８】
図１６（Ｄ）に示すメモリセルＭＣ＿Ｃは、トランジスタＯＳ３および容量素子９３を有する。トランジスタＯＳ３は、ＯＳトランジスタである。図１６（Ｂ）のトランジスタＯＳ１との違いは、バックゲートとバックゲート線ＢＧＬとを接続し、バックゲートにゲートとは異なる電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ３の閾値電圧を制御してソースとドレインとの間を流れる電流量を制御することができる。
【０２３９】
図１６（Ｅ）に示すメモリセルＭＣ＿Ｄは、トランジスタＯＳ１、トランジスタＭ１および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、読み出しワード線ＲＷＬに接続される。トランジスタＭ１のソース又はドレインの一方は読み出しビット線ＲＢＬに接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ１は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）である。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
【０２４０】
図１６（Ｆ）に示すメモリセルＭＣ＿Ｅは、トランジスタＯＳ１、トランジスタＭ１、トランジスタＭ２および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、容量線ＣＬに接続される。トランジスタＭ１のソース又はドレインの一方はトランジスタＭ２のソースまたはドレインの一方に接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ２のゲートは読み出しワード線ＲＷＬに接続される。トランジスタＭ２のソース又はドレインの他方は読み出しビット線ＲＢＬに接続される。トランジスタＭ２は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ２は、Ｓｉトランジスタである。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
【０２４１】
なお図１６（Ｂ）乃至（Ｆ）に示すメモリセルの構成は、記憶回路に記憶するデータが増加する場合に特に有効である。記憶回路のメモリセルをＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）で構成する場合と比べて、メモリセルを１乃至３つとする構成は、回路面積の増加を抑制できる。特に図１６（Ｂ）乃至（Ｄ）に示すメモリセルの構成は回路面積の増加の抑制に有効である。
【０２４２】
またＯＳトランジスタは、動作温度が上昇した際のトランジスタ特性の変動がＳｉトランジスタに比べて小さい。そのため、自動車等の車載仕様に耐えうる温度範囲での動作を、より確実におこなうことができる記憶回路とすることができる。
【０２４３】
なお図１６（Ｂ）乃至（Ｆ）に示す回路構成はあくまで一例であり、本発明の一態様を実現可能であれば任意の構成とすることができる。
【０２４４】
＜表示装置に適用可能な回路の構成例＞
表示装置３２の表示部における回路構成の一例を図１７に示す。図１４では、上述した表示部が有する副画素に適用可能な回路構成の構成例について説明する。
【０２４５】
図１７は、表示装置の構成例を説明するブロック図である。
【０２４６】
図１７に示す表示装置５００は、駆動回路５４１、駆動回路５４２Ａ、駆動回路５４２Ｂ、および表示部５４３を有する。なお、駆動回路５４１、駆動回路５４２Ａ、および駆動回路５４２Ｂをまとめて「駆動回路」または「周辺駆動回路」という場合がある。
【０２４７】
駆動回路５４２Ａ、駆動回路５４２Ｂは、例えば走査線駆動回路として機能できる。また、駆動回路５４１は、例えば信号線駆動回路として機能できる。なお、駆動回路５４２Ａ、および駆動回路５４２Ｂは、どちらか一方のみとしてもよい。また、表示部５４３を挟んで駆動回路５４１と向き合う位置に、何らかの回路を設けてもよい。
【０２４８】
また、図１７に例示する表示装置５００は、各々が略平行に配設され、且つ、駆動回路５４２Ａ、および／または駆動回路５４２Ｂによって電位が制御されるｐ本の配線５４４と、各々が略平行に配設され、且つ、駆動回路５４１によって電位が制御されるｑ本の配線５４５と、を有する。さらに、表示部５４３はマトリクス状に配設された複数の副画素５４６を有する。副画素５４６は、画素回路および表示素子を有する。
【０２４９】
また、３つの副画素５４６を１つの画素として機能させることで、フルカラー表示を実現することができる。３つの副画素５４６は、それぞれが赤色光、緑色光、または青色光の、透過率、反射率、または発光光量などを制御する。なお、３つの副画素５４６で制御する光の色は赤、緑、青の組み合わせに限らず、黄、シアン、マゼンタであってもよい。
【０２５０】
また、赤色光、緑色光、青色光を制御する画素に、白色光を制御する副画素５４６を加えて、４つの副画素５４６をまとめて１つの画素として機能させてもよい。白色光を制御する副画素５４６を加えることで、表示領域の輝度を高めることができる。また、１つの画素として機能させる副画素５４６を増やし、赤、緑、青、黄、シアン、およびマゼンタを適宜組み合わせて用いることにより、再現可能な色域を広げることができる。
【０２５１】
画素を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。また、例えば、画素を３８４０×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。また、例えば、画素を７６８０×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置部５４０を実現することができる。画素を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置部５４０を実現することも可能である。
【０２５２】
ｇ行目の配線５４４＿ｇ（ｇは１以上ｐ以下の自然数。）は、表示部５４３においてｐ行ｑ列（ｐ、ｑは、ともに１以上の自然数。）に配設された複数の副画素５４６のうち、ｇ行に配設されたｑ個の副画素５４６と電気的に接続される。また、ｈ列目の配線５４５＿ｈ（ｈは１以上ｑ以下の自然数。）は、ｐ行ｑ列に配設された副画素５４６のうち、ｈ列に配設されたｐ個の副画素５４６に電気的に接続される。
【０２５３】
表示装置５００は、様々な形態を用いること、または様々な表示素子を有することが出来る。表示素子の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機ＥＬ素子、無機ＥＬ素子、または、有機物および無機物を含むＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、を用いた表示素子、など、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示素子として量子ドットを用いてもよい。
【０２５４】
次いで副画素が有する画素回路の一例について、説明する。
【０２５５】
表示部５４３の画素回路は、前述したとおり、表示素子として液晶素子、発光素子などのうち一種類を有し、表示素子の種類によって、表示部５４３の画素回路の構成が異なる。
【０２５６】
例えば、表示部５４３の表示素子として、液晶素子を適用した場合の画素回路の一例を図１８（Ａ）に示す。画素回路２０１は、トランジスタＴｒ１と、容量素子Ｃ１と、液晶素子ＬＤと、を有する。
【０２５７】
トランジスタＴｒ１の第１端子は、配線ＳＬと電気的に接続され、トランジスタＴｒ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１と電気的に接続されている。容量素子Ｃ１の第１端子は、配線ＣＳＬと電気的に接続され、容量素子Ｃ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続されている。液晶素子ＬＤの第２端子は、配線ＶＣＯＭ１と電気的に接続されている。
【０２５８】
配線ＳＬは、画素回路２０１に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２０１を選択する走査線として機能する。配線ＣＳＬは、容量素子Ｃ１の第１端子の電位、換言すると、液晶素子ＬＤの第１端子の電位を保持するための容量配線として機能する。配線ＶＣＯＭ１は、液晶素子ＬＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
【０２５９】
また、例えば、表示部５４３の表示素子として、発光素子を適用した場合の画素回路の一例を図１８（Ｂ）に示す。なお、該発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子とする。画素回路２０２は、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ２と、発光素子ＥＤと、を有する。
【０２６０】
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。容量素子Ｃ２の第１端子は、トランジスタＴｒ３の第２端子と電気的に接続され、容量素子Ｃ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
【０２６１】
配線ＤＬは、画素回路２０２に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２０２を選択する走査線として機能する。配線ＡＬは、発光素子ＥＤに電流を与えるための電流供給線として機能する。配線ＶＣＯＭ２は、発光素子ＥＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
【０２６２】
容量素子Ｃ２は、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の間の電圧を保持する機能を有する。これにより、トランジスタＴｒ３に流れるオン電流を一定に保持することができる。なお、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の寄生容量が大きい場合、容量素子Ｃ２を設けなくてもよい。
【０２６３】
また、表示部５４３の表示素子として、発光素子を適用する場合、画素回路２０２と別の構成である、図１８（Ｃ）に示す画素回路２０３の構成としてもよい。
【０２６４】
画素回路２０３は、画素回路２０２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３のゲートと電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３に流れるオン電流を増加することができる。
【０２６５】
また、表示部５４３の表示素子として、発光素子を適用する場合、画素回路２０２、及び画素回路２０３と別の構成として、図１８（Ｄ）に示す画素回路２０４の構成としてもよい。
【０２６６】
画素回路２０４は、画素回路２０２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３の第１端子と電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。そのため、トランジスタＴｒ３の信頼性を高めることができる。
【０２６７】
また、表示部５４３の表示素子として、発光素子を適用する場合、画素回路２０２乃至画素回路２０４と別の構成として、図１８（Ｅ）に示す画素回路２０５の構成としてもよい。
【０２６８】
画素回路２０５は、トランジスタＴｒ２乃至トランジスタＴｒ４と、容量素子Ｃ３と、発光素子ＥＤと、を有する。
【０２６９】
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ２のバックゲートは、配線ＧＬ３と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続され、トランジスタＴｒ３のゲートは、トランジスタＴｒ３のバックゲートと電気的に接続されている。トランジスタＴｒ４の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＭＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ４のバックゲートは配線ＧＬ３と電気的に接続されている。容量素子Ｃ３の第１端子は、トランジスタＴｒ３のゲートと電気的に接続され、容量素子Ｃ３の第２端子は、トランジスタＴｒ３の第１端子と電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
【０２７０】
配線ＤＬは、画素回路２０５に画像信号を供給する信号線として機能する。配線ＧＬ３は、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御するために、定電位を印加する配線として機能する。配線ＭＬは、トランジスタＴｒ２のゲート、トランジスタＴｒ４の第２端子、及びトランジスタＴｒ４のゲートに、定電位を印加する配線であり、画素回路２０２を選択する走査線として機能する。配線ＡＬと、配線ＶＣＯＭ２と、については、画素回路２０２の配線ＡＬ、及び配線ＶＣＯＭ２の説明を参照する。
【０２７１】
このような構成にすることにより、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御することで、表示部５４３が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。そのため、画素回路２０５を表示部５４３に適用することで、表示品質が良好な表示装置５００を提供することができる。
【０２７２】
＜本明細書等の記載に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【０２７３】
本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２７４】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０２７５】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２７６】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２７７】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０２７８】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０２７９】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０２８０】
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、接続されているものを含むものとする。ここで、ＡとＢとが接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【符号の説明】
【０２８１】
ＢＬ＿ｎ    ビット線
ＢＬ＿１    ビット線
Ｃ１    容量素子
Ｃ２    容量素子
Ｃ３    容量素子
Ｃ４    容量素子
ＧＬ１    配線
ＧＬ２    配線
ＧＬ３    配線
Ｍ１    トランジスタ
Ｍ２    トランジスタ
ＯＳ１    トランジスタ
ＯＳ２    トランジスタ
ＯＳ３    トランジスタ
ＳＷ２    スイッチ
Ｔ０１    時刻
Ｔ０２    時刻
Ｔ０３    時刻
Ｔ０４    時刻
Ｔ０５    時刻
Ｔ０６    時刻
Ｔ０７    時刻
Ｔ０８    時刻
Ｔ０９    時刻
Ｔ１０    時刻
Ｔ１１    時刻
Ｔ１２    時刻
Ｔ１３    時刻
Ｔ１４    時刻
Ｔ１５    時刻
Ｔ１６    時刻
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ３    トランジスタ
Ｔｒ４    トランジスタ
Ｔｒ５    トランジスタ
Ｔｒ６    トランジスタ
Ｔｒ７    トランジスタ
Ｔｒ８    トランジスタ
Ｔｒ９    トランジスタ
Ｔｒ１０    トランジスタ
Ｔｒ１１    トランジスタ
ＶＣＯＭ１    配線
ＶＣＯＭ２    配線
ＷＬ＿ｍ    ワード線
ＷＬ＿１    ワード線
１０    送信部
１１    送信者
１２    データ
１２Ａ    データ
１２Ｂ    データ
１３    送信装置
１４Ａ    データ
１４Ｂ    データ
１５    データサーバー
１６    文字データ生成回路
１７    パターン認識回路
１８    付加データ生成回路
１９    記憶回路
２０    中継部
２１    ネットワーク
２２    データサーバー
２３    文字データ生成回路
２４    パターン認識回路
２５    記憶回路
３０    受信部
３１    受信者
３２    表示装置
９０    メモリセルアレイ
９１    ワード線駆動回路
９２    ビット線駆動回路
９３    容量素子
１００    積和演算回路
１０１    記憶回路
１０２    参照用記憶回路
１０３    電流ソース回路
１０４    電流シンク回路
１０５    電流源回路
２０１    画素回路
２０２    画素回路
２０３    画素回路
２０４    画素回路
２０５    画素回路
５００    表示装置
５４０    表示装置部
５４１    駆動回路
５４２Ａ    駆動回路
５４２Ｂ    駆動回路
５４３    表示部
５４４    配線
５４４＿ｇ    配線
５４５    配線
５４５＿ｈ    配線
５４６    副画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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