(57)【要約】      （修正有）【課題】短縮されたチャネル長とする構造であっても、短チャネル効果を有さない又は極めて少ないシングルドレイン構造のトランジスタを有する半導体装置を提供する。【解決手段】チャネル形成領域を含む酸化物半導体膜４０３と、ゲート絶縁膜４０２と、ゲート電極層４０１とを含むトランジスタ４４０ａにおいて、チャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜は厚い（窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下）。または、チャネル長が短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ソース領域及びドレイン領域の抵抗率は１．９×１０−５Ω・ｍ以上４．８×１０−３Ω・ｍ以下である。【選択図】図１
2018078298.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体層と、ゲート絶縁層と、ゲート電極層と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体層は、前記酸化物半導体層の側面でのみ前記ソース電極および前記ドレイン電極と接し、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極層と重なることを特徴とする半導体装置。
【請求項２】
酸化物半導体層と、ゲート絶縁層と、ゲート電極層と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体層は、ソース領域と、ドレイン領域と、チャネル形成領域と、を有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間にあり、
前記ソース領域は、前記ソース領域の側面でのみ前記ソース電極と接し、
前記ドレイン領域は、前記ドレイン領域の側面でのみ前記ドレイン電極と接し、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極層と重なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
シリコン基板上に形成される金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）
は集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されて
いる。
【０００４】
ＭＯＳＦＥＴの動作速度及び集積度は、ＭＯＳＦＥＴの寸法を１／ｋに縮小すると速度は
ｋ倍、電力は１／ｋ２に向上するというスケーリング則に従ってＭＯＳＦＥＴを微細化す
ると向上する。よって、ＭＯＳＦＥＴのチャネル長の短縮、ゲート絶縁膜の薄膜化が図ら
れている。
【０００５】
しかし、ＭＯＳＦＥＴのチャネル長の短縮に伴って顕著化する電気特性の劣化、いわゆる
短チャネル効果が生じるという問題がある。
【０００６】
短チャネル効果の一として、パンチスルー現象による電気特性の劣化が挙げられる。パン
チスルー現象は、ソース側の拡散電位がドレイン側の電界に影響されて低下し、チャネル
が形成されない状態でもソースとドレイン間に電流が流れる現象である。すなわち、ドレ
イン側の空乏層がソースにまで広がることで、ドレイン電界の効果がソースにまで及ぶも
のである。
【０００７】
また、短チャネル効果の他の一として、ホットキャリアに起因する電気特性の劣化が挙げ
られる。ドレイン領域近傍に高電界が印加されることにより生じたホットキャリアは、ゲ
ート絶縁膜等の酸化膜のバリアを超えるのに十分なエネルギーを与えられて、一部がゲー
ト絶縁膜中に捕縛される又は界面準位を形成することで、トランジスタのしきい値電圧の
変動（シフト）、サブスレッショルド値（Ｓ値）の増大、漏れ電流の増大等の劣化をもた
らす。
【０００８】
さらに衝突電離またはアバランシェ降伏で発生したキャリアが、ホットキャリアとして酸
化膜中に注入されること（ドレインアバランシェホットキャリア：Ｄｒａｉｎ  Ａｖａｌ
ａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒ：ＤＡＨＣ）や、２次衝突電離によって発生したホ
ットエレクトロン注入（Ｓｅｃｏｎｄａｒｉｌｙ  Ｇｅｎｅｒａｔｅｄ  Ｈｏｔ  Ｅｌｅ
ｃｔｒｏｎ：ＳＧＨＥ）によってもトランジスタの電気特性の劣化が引き起こされる。
【０００９】
ＭＯＳトランジスタにおいて、短チャネル効果の抑制のためにゲート絶縁膜の薄膜化がな
されている。ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけること
ができるため、ゲート電極層によるチャネル領域への支配が強まり、上記短チャネル効果
を抑制することが可能となる。よって、ＭＯＳＦＥＴの動作速度及び集積度の向上、及び
短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な
技術として用いられている。
【００１０】
しかし、ゲート絶縁膜を薄膜化（例えば３ｎｍ以下）すると、ゲート絶縁膜を通過するト
ンネル電流の発生が問題となる。この問題を解決するために、ゲート絶縁膜材料として酸
化シリコンの代わりに、より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、ハフニウム
酸化物）を用いる試みが研究されている（例えば、特許文献１及び特許文献２参照）。ｈ
ｉｇｈ−ｋ材料を用いることによって、物理的な膜厚をトンネル電流が流れない程度に維
持しながら、実効的な酸化シリコン換算膜厚（酸化シリコンに換算した等価酸化膜厚（Ｅ
ＯＴ））を減少させる（例えば３ｎｍ以下）ことができる。
【００１１】
また、シリコン半導体を用いたＭＯＳＦＥＴにおいて、短チャネル効果を防止するために
チャネル形成領域に特殊な不純物領域（ピニング領域と呼ばれていた）を設けるなどの工
夫が必要とされていた（例えば、特許文献３参照）。
【００１２】
また、ＭＯＳトランジスタにおいてホットキャリアによる劣化を防ぐ手段として、チャネ
ル形成領域と、ソース領域またはドレイン領域との間に、低濃度に不純物元素を添加した
領域（以下、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域とも表記する）を
設けた構造が知られている（例えば、特許文献４参照）。ドレイン領域近傍の電界はドレ
イン領域とチャネル領域との間の接合部分における不純物濃度分布が急峻なほど増大する
ため、ドレイン領域とチャネル領域との間に、ＬＤＤ領域を形成することにより、電界集
中を低減させ、ホットキャリア効果を緩和することができる。一方で、ＬＤＤ領域を形成
することにより、ドレイン部分の拡散抵抗が増大するために、トランジスタのスイッチン
グ速度が低下する、または、直列抵抗が増加するために、オン電流が低下してしまう等の
問題がある。また、ＬＤＤ領域の分だけトランジスタのサイズが大きくなるため、微細化
の要求に逆行する一面を有している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−２７４３７８号公報
【特許文献２】特開２００６−２５３４４０号公報
【特許文献３】特開平１１−１７１６９号公報
【特許文献４】特開平０９−０２２９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記を鑑みて、本発明の一態様では、短縮されたチャネル長とする構造であっても、短チ
ャネル効果が生じない、又は極めて少ないトランジスタを有する半導体装置を提供するこ
とを課題の一とする。
【００１５】
また、ＬＤＤ領域を設けずとも、短チャネル効果が生じない、又は極めて少ない微細なト
ランジスタを提供することを課題の一とする。
【００１６】
高速動作、高集積度、低消費電力を達成する微細化されたトランジスタを有する、高性能
な半導体装置を提供することを課題の一とする。
【００１７】
また、高信頼性及び低コストを達成する微細化されたトランジスタを有する半導体装置を
提供することを課題の一とする。
【課題を解決するための手段】
【００１８】
本発明の一形態は、チャネル形成領域を含む酸化物半導体膜と、ゲート絶縁膜と、ゲート
電極層とを含むトランジスタを有し、該トランジスタにおいてチャネル長は短く（５ｎｍ
以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜は厚い（窒素
を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０
ｎｍ以下）である半導体装置である。該半導体装置におけるトランジスタは、短チャネル
効果が生じない、又は極めて少なく、かつスイッチング素子としての良好な電気特性示す
トランジスタである。
【００１９】
上述したように、バルクシリコンを用いるＦＥＴ（ＭＯＳＦＥＴ、Ｓｉ−ＦＥＴ）では、
スケーリング則に従って、ＭＯＳＦＥＴを微細化していった結果、短チャネル効果が生じ
てしまう。ゲート絶縁膜の薄膜化は、短チャネル効果の抑制にも効果的であるが、ゲート
絶縁膜を通過するトンネル電流が発生する。ＭＯＳＦＥＴでは、酸化シリコンを含む絶縁
膜（酸化シリコン膜、窒素を含む酸化シリコン膜）等のゲート絶縁膜を薄膜化しないと空
乏層が広がりにくくなり高速駆動化が困難であり、ゲート絶縁膜を薄膜化するとトンネル
電流が生じる。よって、薄膜化せずに、酸化シリコンを含む絶縁膜（例えば、比誘電率３
．８〜４．１）より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、比誘電率２０〜３０
程度）をゲート絶縁膜に用いて、高速駆動と信頼性の確保を図っている。
【００２０】
本発明の一形態に用いる酸化物半導体は、シリコン半導体とはまったく異なる特異な物性
を有する半導体である。酸化物半導体は少数キャリアが少ないため、空乏層が広がりやす
く、極めて大きい。従って、ゲート絶縁膜に高い誘電率を有するｈｉｇｈ−ｋ材料を用い
ることなく、窒素を含む酸化シリコン換算膜厚で５ｎｍ以上５０ｎｍ以下、好ましくは１
０ｎｍ以上４０ｎｍ以下の絶縁膜を用いることができる。上記換算膜厚の絶縁膜を用いて
も、酸化物半導体の空乏層は極めて大きく広がるために高速動作が可能であり、かつトン
ネル電流も発生しないためリーク電流も生じず高信頼性も達成できる。さらにゲート絶縁
膜の薄膜化による被覆不良などの形状不良も抑制できるため歩留まりや特性ばらつきも抑
制できる。
【００２１】
また、本発明の一態様は、チャネル形成領域に酸化物半導体を用い、ＬＤＤ領域を設けな
いシングルドレイン構造のトランジスタとする。
【００２２】
酸化物半導体をトランジスタのチャネル形成領域に用いることで、該トランジスタのチャ
ネル長を微細化した場合であっても、短チャネル効果が発現しない、又は実質的に発現し
ない。すなわち、酸化物半導体を用いたトランジスタでは、従来のシリコンを用いたトラ
ンジスタにおいて適用されてきた短チャネル効果の抑制を目的とした構成（代表的にはＬ
ＤＤ領域）を要しない。
【００２３】
酸化物半導体を用いたトランジスタ（以下、ＯＳ−ＦＥＴとも表記する）では、シリコン
を用いたトランジスタ（以下、Ｓｉ−ＦＥＴとも表記する）において発現しうる短チャネ
ル効果が生じにくいことを、以下に示す。
【００２４】
Ｓｉ−ＦＥＴで生じる短チャネル効果の一つとして、ＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃ
ｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）によるパンチスルー現象が挙げられる。以下
では、酸化物半導体とソース電極及びドレイン電極の接合部近傍に生じるバンドの曲がり
の幅に着目することにより、Ｓｉ−ＦＥＴで生じるＤＩＢＬが、ＯＳ−ＦＥＴでは生じに
くいことを示す。
【００２５】
図１２にｎ型Ｓｉ−ＦＥＴにおけるソースドレイン間のバンド構造を模式的に示す。図１
２（Ａ）は、長チャネルの場合のバンド構造を示し、図１２（Ｂ）は短チャネルの場合の
バンド構造を示している。以下ではゲート電圧Ｖｇがゼロ（オフ状態）の場合を例に説明
する。
【００２６】
図１２において実線で示すように、ドレイン電圧Ｖｄがゼロの場合でも、ｐ−ｎ接合界面
近傍でバンドが曲がっている。これは、ｎ＋領域とｐ領域のフェルミレベルが等しくなる
ようにキャリアをやりとりした結果、ドナーイオンとアクセプタイオンによる空間電荷領
域（空乏層）が形成され、電界が生じているからである。
【００２７】
ここでドレイン電圧Ｖｄを印加すると、図１２において破線で示すように、ドレイン側ｎ
＋領域のバンドがｅＶｄだけ下がると共に、空乏層が広がる。このとき、図１２（Ａ）に
示すように、チャネル長が十分に長ければソース側には影響しない。一方、図１２（Ｂ）
に示す短チャネルの場合には、ドレイン側の空乏層がソース側にまで容易に広がり、ｐ領
域の電位の低下をもたらす（ＤＩＢＬ）。その結果、電流が流れやすくなり、しきい値電
圧のマイナスシフトが生じる。
【００２８】
従って、図１２で示すＳｉ−ＦＥＴにおける短チャネル効果は、ドレイン側の空乏層の幅
、すなわちバンドの曲がり幅がドレイン電圧Ｖｄによって増大することが原因であると言
える。以下では、Ｓｉ−ＦＥＴとＯＳ−ＦＥＴにおけるソース電極及びドレイン電極とチ
ャネル形成領域の接合部近傍のバンドの曲がり幅をそれぞれ解析的に導出して、それぞれ
のトランジスタにおける短チャネル効果の生じやすさ（生じにくさ）について議論する。
【００２９】
図１３に、ｎ型Ｓｉ−ＦＥＴのソース側のバンド構造を示す。図１３を参考に、まずｎ型
Ｓｉ−ＦＥＴのｐ領域におけるソース側のバンド曲がり幅ＬＳＳｉを求める。ＬＳＳｉは
ｐ領域におけるソース側のバンドの曲がり幅で、アクセプタイオンによる空間電荷領域（
空乏層）の幅に等しい。ｙはｐ−ｎ接合界面からの距離で、電位の原点をｐ領域の真性レ
ベルＥｉｐＬＳｉとしている。φ（ｙ）はｐ−ｎ接合界面からの距離ｙにおける電位であ
り、原点をｐ領域の真性レベルＥｉｐＬＳｉとしている。ｅφＦＳｉはＥｉｐＬＳｉとフ
ェルミレベルＥＦＳｉの差でｅφＦＳｉ＝ＥｉｐＬＳｉ−ＥＦＳｉと定義する。ここで、
ｅは素電荷である。バンドの曲がりは電位φ（ｙ）の空間変化を反映しているので、式（
１）のポアソン方程式を解く必要がある。
【００３０】
【数１】
2018078298.tif 000003
【００３１】
εＳｉは誘電率、ρは電荷密度である。ｐ領域の空乏層については、負電荷をもつアクセ
プタイオンを考慮すればよく、式（２）となる。
【００３２】
【数２】
2018078298.tif 000004
【００３３】
ここで、ＮＡＳｉはアクセプタ密度である。式（２）を式（１）に代入して、式（３）に
示す境界条件のもと解くと、式（４）が求まる。
【００３４】
【数３】
2018078298.tif 000005
【００３５】
【数４】
2018078298.tif 000006
【００３６】
したがって、式（５）で示す境界条件より、ソース側のバンドの曲がり幅ＬＳＳｉは式（
６）のように求まる。
【００３７】
【数５】
2018078298.tif 000007
【００３８】
【数６】
2018078298.tif 000008
【００３９】
一方、ドレイン電圧Ｖｄ印加時のドレイン側のバンド曲がり幅ＬＤＳｉは、同様の計算に
より式（７）のように求まる。
【００４０】
【数７】
2018078298.tif 000009
【００４１】
式（７）より、Ｓｉ−ＦＥＴでは確かに、ＶｄによりＬＤＳｉが増大する、すなわち、ド
レイン側の空乏層の幅Ｖｄによって増大することがわかる。
【００４２】
次に、図１４に、ＯＳ−ＦＥＴのソースドレイン間におけるバンド構造を示す。図１４を
参考にＯＳ−ＦＥＴのＯＳ領域におけるソース側のバンド曲がり幅ＬＳＯＳ及びドレイン
側のバンド曲がり幅ＬＤＯＳを求める。ここでは、ソース電極及びドレイン電極に用いる
金属の仕事関数φｍと酸化物半導体の電子親和力χＯＳとが等しい（φｍ＝χＯＳ）と仮
定して、ソース電極及びドレイン電極と、酸化物半導体とがオーミック接触している場合
を考える。φ（ｙ）はソース電極又はドレイン電極と酸化物半導体との接合界面からの距
離ｙにおける電位であり、原点をＯＳ領域の真性レベルＥｉＬＯＳとしている。ｅφＦＯ
ＳはＥｉＬＯＳとソース側のフェルミレベルＥＦＯＳの差でｅφＦＯＳ＝ＥｉＬＯＳ−Ｅ
ＦＯＳと定義する。この場合、ＯＳ領域のバンドの曲がりは多数キャリアである電子密度
ｎＯＳ（ｙ）から生じると考えられるので、電荷密度ρは式（８）となる。
【００４３】
【数８】
2018078298.tif 000010
【００４４】
ここで、ｋはボルツマン定数、Ｔは絶対温度であり、電位φ（ｙ）の原点をＯＳ領域の真
性レベルＥｉＬＯＳとしている。ｎ０ＯＳはＯＳのバルク領域での電子密度で、真性キャ
リア密度ｎｉＯＳを用いて、式（９）で表される。
【００４５】
【数９】
2018078298.tif 000011
【００４６】
電位φ（ｙ）は、式（１０）に示すポアソン方程式により求まる。
【００４７】
【数１０】
2018078298.tif 000012
【００４８】
これを式（１１）に示す境界条件のもとで解くと、式（１２）が求まる。
【００４９】
【数１１】
2018078298.tif 000013
【００５０】
【数１２】
2018078298.tif 000014
【００５１】
したがって、式（１３）で示す境界条件より、式（１４）が求まる。
【００５２】
【数１３】
2018078298.tif 000015
【００５３】
【数１４】
2018078298.tif 000016
【００５４】
ＥｇＯＳ／２＋ｅφＦＯＳ＞＞２ｋＴなので、式（１４）は式（１５）のように近似でき
る。
【００５５】
【数１５】
2018078298.tif 000017
【００５６】
一方、ドレイン電圧Ｖｄ印加時のドレイン側のバンド曲がり幅ＬＤＯＳは、式（１３）の
ｅφＦＯＳをｅφＦＯＳ＋ｅＶＳＤに置き換えれば求まる。上述のように、ＥｇＯＳ／２
＋ｅφＦＯＳ＋ｅＶｄ＞＞２ｋＴなので、ＬＤＯＳは式（１６）のように近似できる。
【００５７】
【数１６】
2018078298.tif 000018
【００５８】
以上示すように、驚くべきことに酸化物半導体を用いたトランジスタでは、ＬＤＯＳはＶ
ｄに依存しないことがわかる。したがって、酸化物半導体を用いたトランジスタにおいて
ＤＩＢＬは生じず、又は極めて生じにくく、ＤＩＢＬに起因する短チャネル効果は生じな
いといえる。
【００５９】
空乏層は濃度の低い領域に向かって広がるため、シリコンを用いたトランジスタでは低濃
度のｎ型領域（ＬＤＤ領域）を設けることで、チャネル内での空乏層の広がりを浅くし、
ｐ領域の電位の低下（ＤＩＢＬ）を抑制している。しかしながら、上述のように酸化物半
導体を用いたトランジスタにおいては、ＤＩＢＬが生じないため、ＬＤＤ領域を設けずと
も短チャネル効果の発現を抑制することが可能となる。
【００６０】
また、酸化物半導体のエネルギーギャップ（Ｅｇ）は、２．８〜３．２ｅＶであり、シリ
コンのエネルギーギャップ（Ｅｇ）の１．１ｅＶと比べると広いことも、酸化物半導体を
用いたトランジスタにおいて短チャネル効果が生じない又は生じにくいことの一因といえ
る。衝突電離は、キャリア（電子、正孔）が半導体のバンドギャップ以上の運動エネルギ
ーを有することにより発生するため、バンドギャップが広いほど衝突電離が起こりにくい
ためである。同様に、酸化物半導体を用いたトランジスタは、衝突電離により発生した電
子と正孔の対がさらに電界によって加速され、衝突電離を繰り返すことで電流が指数関数
的に増加するアバランシェ降伏現象もシリコンを用いたトランジスタより起こりにくい。
よって、酸化物半導体を用いたトランジスタはシリコンと比べてホットキャリア劣化の耐
性が高い。
【００６１】
また、シリコンを用いたトランジスタでは、少数キャリア密度は１×１０１１ｃｍ−３程
度と大変多いのに比較して、本発明の一態様に係る酸化物半導体を用いたトランジスタで
は、少数キャリア密度が極めて少なく、１×１０−９ｃｍ−３程度である。よって該酸化
物半導体を用いたトランジスタでは、多数キャリア（電子）はトランジスタのソースから
来るのみであり、パンチスルー現象及びアバランシェ降伏現象が生じない。
【００６２】
本発明の一態様に係る作製方法によれば、酸化物半導体から水素原子又は水などの水素原
子を含む不純物を徹底的に排除し、且つ、酸化物半導体及び／又は酸化物半導体と接する
絶縁物に化学量論比よりも過剰な酸素を含有させて、酸化物半導体の酸素欠損を補填する
ことで、キャリアの発生源が極めて低減された酸化物半導体を形成することが可能である
。少数キャリア密度が極めて小さく、かつ酸素欠損、水素などのキャリア発生源が低減さ
れた酸化物半導体膜を用いたトランジスタは、オフ状態のときのリーク電流を極めて小さ
くすることができる。例えば、本発明の一態様のトランジスタにおいて、オフ状態でのリ
ーク電流を８５℃〜９５℃（基板温度）において１ｚＡ／μｍレベル、室温（基板温度）
において１ｙＡ／μｍレベルと極めて小さく、該トランジスタは高い信頼性を有している
。また、本発明の一態様のトランジスタのサブスレッショルド値（Ｓ値）は小さく、理想
値に近い。さらに、多層構造が可能であり、高密度化が達成できる。
【００６３】
シリコンを用いたトランジスタでは空乏層がナノメートル（ｎｍ）レベルと小さいのに比
較して、酸化物半導体を用いたトランジスタでは空乏層がメートル（ｍ）レベルと極めて
大きい。
【００６４】
以上のように、本発明の一態様に係る酸化物半導体を用いたトランジスタは、バルクシリ
コンを用いたトランジスタとは全く異なる特性を有するトランジスタである。
【００６５】
本発明の一形態は、チャネル形成領域を含む酸化物半導体膜（代表的には、インジウムを
含む酸化物半導体膜、例えば、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜）
と、ゲート絶縁膜と、ゲート電極層とを含むトランジスタを有し、トランジスタのチャネ
ル長が５ｎｍ以上６０ｎｍ未満（好ましくは１０ｎｍ以上４０ｎｍ以下）であり、ゲート
絶縁膜の窒素を含む酸化シリコン換算膜厚は５ｎｍ以上５０ｎｍ以下（好ましくは１０ｎ
ｍ以上４０ｎｍ以下）である半導体装置である。
【００６６】
本発明の他の一形態は、上記構成において、ゲート絶縁膜上に、３ｎｍ以上３０ｎｍ以下
の膜厚の酸素に対するバリア層（代表的には酸化アルミニウム膜）が設けられている半導
体装置である。
【００６７】
上記、本発明の一形態に係る酸化物半導体膜を含むトランジスタは、リーク電流が１ｚＡ
／μｍ未満（好ましくは１ｙＡ／μｍ未満）である。
【００６８】
上記、本発明の一形態に係る酸化物半導体膜を含むトランジスタは、短チャネル効果を生
じない、又は実質的に生じない。
【００６９】
本発明の他の一形態は、上記構成において、酸化物半導体膜下に酸素過剰の絶縁物が設け
られている半導体装置であり、該半導体装置は、酸素過剰の絶縁物の下に窒化シリコン膜
又は酸化アルミニウム膜を設け、かつ窒化シリコン膜又は酸化アルミニウム膜の下にはシ
リコン半導体を半導体の主成分とする金属酸化物シリコン電界効果トランジスタを設ける
構成とすることができる。
【００７０】
また、本発明の他の一態様は、チャネル形成領域と、チャネル形成領域を挟むソース領域
及びドレイン領域と、を含む酸化物半導体膜と、酸化物半導体膜と電気的に接続するソー
ス電極層及びドレイン電極層と、チャネル形成領域と重畳するゲート電極層と、酸化物半
導体膜と、ゲート電極層との間に設けられたゲート絶縁膜と、を有し、ソース領域及びド
レイン領域の抵抗率は１．９×１０−５Ω・ｍ以上４．８×１０−３Ω・ｍ以下であり、
チャネル長が５ｎｍ以上６０ｎｍ未満である半導体装置である。
【００７１】
また、本発明の一態様は、チャネル形成領域と、チャネル形成領域を挟むソース領域及び
ドレイン領域と、を含む酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電
極層及びドレイン電極層と、チャネル形成領域と重畳するゲート電極層と、酸化物半導体
膜と、ゲート電極層との間に設けられたゲート絶縁膜と、を有し、ソース領域及びドレイ
ン領域は、１．３×１０１９ｃｍ−３以上１．６×１０２０ｃｍ−３以下の濃度のドーパ
ントを含有し、チャネル長が５ｎｍ以上６０ｎｍ未満である半導体装置である。
【００７２】
上記の半導体装置において、ソース電極層は、ソース領域において酸化物半導体膜と接し
、ドレイン電極層は、ドレイン領域において酸化物半導体膜と接し、ソース領域又はドレ
イン領域において、ソース電極層又はドレイン電極層と接する領域の抵抗率と、チャネル
形成領域と接する領域の抵抗率とは、同じ抵抗率である。
【００７３】
また、上記の半導体装置において、ゲート電極層の側壁に、ソース領域又はドレイン領域
と重畳する側壁絶縁層を有することが好ましい。
【００７４】
また、上記の半導体装置において、ゲート絶縁膜は、酸化物半導体膜と接する第１の絶縁
層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、を含み、第２の
絶縁層は、第１の絶縁層よりも酸素及び水素に対する透過性の低い膜であることが好まし
い。また、第２の絶縁層として、酸化アルミニウム膜を好適に用いることができる。
【００７５】
上記の半導体装置において、酸化物半導体膜のゲート絶縁膜と接する面と対向する面に接
して、化学量論比よりも過剰に酸素を含有する酸化物絶縁層を有することが好ましい。ま
た、酸化物絶縁層に接して、酸化アルミニウム膜、窒化シリコン膜又は窒化酸化シリコン
膜が設けられていることがより好ましい。
【００７６】
また、上記の半導体装置において、チャネル形成領域は、非単結晶であって、ａｂ面に垂
直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、
ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配
列した相を有することが好ましい。
【００７７】
また、上記の半導体装置において、酸化物半導体膜は、少なくともインジウムを含むこと
が好ましい。
【００７８】
また、上記の半導体装置において、酸化物半導体膜は、少なくともインジウム、ガリウム
及び亜鉛を含むことが好ましい。
【００７９】
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する
半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジ
スタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば
、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、
コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電
気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【００８０】
なお、本明細書等において、トランジスタのソースとドレインについては、一方をドレイ
ンと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従
って、本明細書において、ソースとされている部分をドレインと読み替えることもできる
。
【００８１】
また、チャネル長とは、トランジスタのソースとドレインとの間の距離をいう。チャネル
長が小さいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。
【発明の効果】
【００８２】
本発明の一態様によって、短縮されたチャネル長とする構造であっても、短チャネル効果
が有さない、又極めて少ないトランジスタを提供することができる。
【００８３】
本発明の一態様によって、ＬＤＤ領域を設けずとも、短チャネル効果の発現しない、又は
、実質的に短チャネル効果のない微細なトランジスタを提供することができる。また、当
該トランジスタを適用した半導体装置を提供することができる。
【００８４】
高速動作、高集積度、低消費電力を達成する微細化されたトランジスタを有する、高性能
な半導体装置を提供することができる。
【００８５】
また、高信頼性及び低コストを達成する微細化されたトランジスタを有する半導体装置を
提供することができる。
【図面の簡単な説明】
【００８６】
【図１】半導体装置の一形態を説明する平面図及び断面図。
【図２】半導体装置の一形態を説明する断面図。
【図３】半導体装置の一形態を説明する平面図及び断面図。
【図４】半導体装置の一形態を説明する平面図及び断面図。
【図５】半導体装置の一形態を示す断面図、平面図及び回路図。
【図６】半導体装置の一形態を示す回路図及び斜視図。
【図７】半導体装置の一形態を示す断面図及び平面図。
【図８】半導体装置の一形態を示す回路図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】Ｓｉ−ＦＥＴのバンド構造を説明する模式図。
【図１３】Ｓｉ−ＦＥＴのバンド構造を説明する模式図。
【図１４】ＯＳ−ＦＥＴのバンド構造を説明する模式図。
【図１５】実施例トランジスタの断面ＳＴＥＭ像を示す図。
【図１６】実施例トランジスタの電気特性を示す図。
【図１７】半導体装置の一形態を説明する平面図及び断面図。
【図１８】半導体装置の一形態を説明する断面図。
【図１９】半導体装置の一形態を説明する平面図及び断面図。
【図２０】半導体装置の一形態を説明する平面図及び断面図。
【発明を実施するための形態】
【００８７】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。
【００８８】
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場
合がある。
【００８９】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用
いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトラ
ンジスタを示す。
【００９０】
トランジスタは、トップゲート構造及びボトムゲート構造であってもよく、チャネル形成
領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしく
は３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下に
ゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよ
い。
【００９１】
図１（Ａ）及び（Ｂ）に示すトランジスタ４４０ａは、トップゲート構造のトランジスタ
の一例である。図１（Ａ）は、トランジスタ４４０ａの平面図であり、図１（Ｂ）は、図
１（Ａ）のＡ−Ｂにおける断面図である。なお、図１（Ａ）では煩雑になることを避ける
ため、トランジスタ４４０ａの構成要素の一部を省略して図示している。
【００９２】
チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ４４０ａを含む半
導体装置は、絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、酸化物半導体
膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲー
ト電極層４０１、ゲート電極層４０１上に設けられた絶縁膜４０７、層間絶縁膜４１５を
有する。
【００９３】
トランジスタ４４０ａにおいてチャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは
１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜４０２は厚い（窒素を含む酸化シリコン換算
膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下）。トランジス
タ４４０ａは、短チャネル効果を有さない、又は極めて少なく、かつスイッチング素子と
しての良好な電気特性示すトランジスタである。
【００９４】
なお、窒素を含む酸化シリコン膜に含まれる窒素の濃度は０．０１原子％以上含まれてい
ればよく、好ましくは０．１原子％以上５０原子％以下、より好ましくは０．５原子％以
上１５原子％以下であればよい。酸化シリコン膜に上記のような濃度で窒素が含まれるも
のは酸化窒化シリコン膜と呼ばれることもある。また、窒素を含む酸化シリコン膜の比誘
電率は代表的に３．８〜４．１である。
【００９５】
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を
有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが
好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００９６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。
【００９８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００９９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（
ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１００】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１０１】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（
移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要
とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素
の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１０２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上
げることができる。
【０１０３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
【０１０４】
酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
【０１０５】
好ましくは、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１０６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【０１０７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【０１０８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０１０９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に熱処理などの結晶化処理を行うことにより形成される。
【０１１０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【０１１１】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１１２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１１３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１１４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
【０１１５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０１１６】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットにつ
いて以下に示す。
【０１１７】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここ
で、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、
２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である
。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。
【０１１８】
なお、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１１９】
なお、Ｒａは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される
。
【０１２０】
【数１７】
2018078298.tif 000019
【０１２１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１））、（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））、（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））、（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
【０１２２】
酸化物半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａ
ｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐ
ｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパ
ッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜
を行うスパッタ装置を用いて成膜してもよい。
【０１２３】
本発明の一形態のトランジスタの作製方法として、トランジスタ４４０ａの作製方法の一
例を示す。
【０１２４】
絶縁表面を有する基板４００上に絶縁膜４３６を形成する。
【０１２５】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。
【０１２６】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有
する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジス
タ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトラン
ジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板か
ら可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４
４０ａとの間に剥離層を設けるとよい。
【０１２７】
絶縁膜４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン
、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化
ガリウム、又はこれらの混合材料を用いて形成することができる。
【０１２８】
絶縁膜４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ
−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上
に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化
物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、
Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体
膜４０３を順に積層してもよい。
【０１２９】
但し、絶縁膜４３６は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が
後に形成される酸化物半導体膜４０３と接する構造とすることが好ましい。なお、絶縁膜
４３６は、必ずしも設けなくともよい。
【０１３０】
本実施の形態では絶縁膜４３６としてスパッタリング法を用いて形成する酸化シリコン膜
を用いる。
【０１３１】
また、絶縁膜４３６と基板４００との間に窒化物絶縁膜を設けてもよい。窒化物絶縁膜は
、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、
窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成すること
ができる。絶縁膜４３６と基板４００との間に窒化物絶縁膜を有することで、酸化物半導
体膜４０３への不純物の拡散を防止することができる。
【０１３２】
絶縁膜４３６は、酸化物半導体膜４０３と接するため、膜中（バルク中）に少なくとも化
学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜４３６として、酸
化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような絶
縁膜４３６を用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を
良好にすることができる。酸化物半導体膜４０３へ酸素を供給することにより、膜中の酸
素欠損を補填することができる。なお、絶縁膜４３６が積層構造の場合は、少なくとも酸
化物半導体膜４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有す
ることが好ましい。
【０１３３】
例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４３６を酸化物半導体膜４
０３と接して設けることによって、該絶縁膜４３６から酸化物半導体膜４０３へ酸素を供
給することができる。酸化物半導体膜４０３及び絶縁膜４３６を少なくとも一部が接した
状態で加熱処理を行うことによって酸化物半導体膜４０３への酸素の供給を行ってもよい
。
【０１３４】
絶縁膜４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜４３６を成
膜すればよい。又は、成膜後の絶縁膜４３６に、酸素（少なくとも、酸素ラジカル、酸素
原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素
の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法、プラズマ処理などを用いることができる。
【０１３５】
絶縁膜４３６において酸化物半導体膜４０３が接して形成される領域に、平坦化処理を行
ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械
研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【０１３６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、絶縁膜４３６の表面に付着している粉状物質（パーティクル、ごみともい
う）を除去することができる。
【０１３７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、絶縁膜４３６表面の凹凸状態に合わせて適宜設定すればよい。
【０１３８】
平坦化処理は、例えば、絶縁膜４３６として用いる酸化シリコン膜表面に化学的機械研磨
法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度
室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５
６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）
を約０．１５ｎｍとすればよい。
【０１３９】
次に、絶縁膜４３６上に酸化物半導体膜４０３を形成する。
【０１４０】
酸化物半導体膜４０３の形成工程において、酸化物半導体膜４０３に水素、又は水がなる
べく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理として、スパッ
タリング装置の予備加熱室で絶縁膜４３６が形成された基板を予備加熱し、基板及び絶縁
膜４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予
備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１４１】
また、絶縁膜４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰
な状態とするために、絶縁膜４３６に水素（水や水酸基を含む）を除去（脱水化または脱
水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を
行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両
方を繰り返し行ってもよい。
【０１４２】
酸化物半導体膜４０３は成膜直後において、化学量論比より酸素が多い過飽和の状態とす
ることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜４０３を成膜する
場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲
気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多
い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上と
しても、膜中からのＺｎの放出が抑えられる。
【０１４３】
また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜４０３と
接する絶縁膜（酸化物半導体膜４０３を包みこむように設けられる複数の絶縁膜）は、過
剰酸素を含む絶縁膜とすることが好ましい。
【０１４４】
なお、本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するた
めのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の
酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【０１４５】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましく
は９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜とすることができる。
【０１４６】
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１４７】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４０
０上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着
型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラ
ップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、
水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合
物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純
物の濃度を低減できる。
【０１４８】
また、絶縁膜４３６と酸化物半導体膜４０３とを大気に解放せずに連続的に形成すること
が好ましい。絶縁膜４３６と酸化物半導体膜４０３とを大気に曝露せずに連続して形成す
ると、絶縁膜４３６表面に水素や水分などの不純物が吸着することを防止することができ
る。
【０１４９】
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の
酸化物半導体膜に加工して形成することができる。
【０１５０】
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
【０１５１】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチ
ング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴ
Ｏ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  
Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチ
ングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法によ
り、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：
２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状
に加工することができる。
【０１５２】
酸化物半導体膜４０３において、銅、アルミニウム、塩素などの不純物がほとんど含まれ
ない高純度化されたものであることが望ましい。トランジスタ４４０ａの製造工程におい
て、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を
適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸
や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことによ
り、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物
半導体膜４０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３のアルミニウム濃度は１
×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３の塩素濃度は２
×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１５３】
また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または
脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００
℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行う
ことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体
膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１５４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒ
ａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔ
ｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
【０１５５】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入
れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１５６】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましく
は７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
【０１５７】
また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純
度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分
光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）
以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよ
い。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。ま
たは、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好まし
くは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの
作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少して
しまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物
半導体膜４０３を高純度化及びｉ型（真性）化することができる。
【０１５８】
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜
形成後でも、島状の酸化物半導体膜４０３形成後でもよい。
【０１５９】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼
ねてもよい。
【０１６０】
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜４０３として島状に加工される
前、膜状の酸化物半導体膜４０３が絶縁膜４３６を覆った状態で行うと、絶縁膜４３６に
含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
【０１６１】
酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因
してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。特に、脱水化又は
脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して
減少してしまうおそれがある。
【０１６２】
よって、脱水化又は脱水素化処理を行った場合、酸化物半導体膜４０３に、酸素を供給す
ることが好ましい。酸化物半導体膜４０３へ酸素を供給することにより、膜中の酸素欠損
を補填することができる。
【０１６３】
従って、酸化物半導体膜４０３への酸素の導入工程の前に脱水化又は脱水素化処理を行っ
ておくことが好ましい。
【０１６４】
また、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体膜４０
３と接して設けることによって、該酸化物絶縁膜から酸化物半導体膜４０３へ酸素を供給
することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った
酸化物半導体膜４０３及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行う
ことによって酸化物半導体膜への酸素の供給を行ってもよい。
【０１６５】
また、脱水化又は脱水素化処理を行った酸化物半導体膜４０３に、酸素（少なくとも、酸
素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は
酸素クラスタイオンのいずれかを含む）を導入する酸素ドープ処理を行い、膜中に酸素を
供給してもよい。酸素ドープには、プラズマ化した酸素をバルクに添加する「酸素プラズ
マドープ」が含まれる。
【０１６６】
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素ドープ処理において、希ガスを用いてもよい。
【０１６７】
ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子
イオン）、及び／又は酸素クラスタイオン）は、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることがで
きる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ
処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）
させ行ってもよい。
【０１６８】
酸素ドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１
×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１６９】
酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または、十分
な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものである
ことが望ましい。具体的には、酸化物半導体膜４０３の水素濃度は５×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×
１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜４０３中の水素濃
度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐ
ｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０１７０】
また、酸化物半導体膜４０３と接する絶縁膜（絶縁膜４３６、ゲート絶縁膜４０２）も水
素などの不純物が十分に除去されることが好ましい。具体的には酸化物半導体膜４０３と
接する絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ま
しい。
【０１７１】
また、ゲート絶縁膜４０２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸
素過剰な状態とするために、ゲート絶縁膜４０２に水素（水や水酸基を含む）を除去（脱
水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素
ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行っ
てもよく、両方を繰り返し行ってもよい。
【０１７２】
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し
、酸素を供給して酸素欠損を補填することによりｉ型（真性）の酸化物半導体、又はｉ型
（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物
半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですること
ができる。よって、該酸化物半導体膜をトランジスタに用いることで、酸素欠損に起因す
るトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減
することができる。
【０１７３】
次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４０２を形成する。ゲート絶縁膜４０
２は窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ
以上４０ｎｍ以下で形成する。
【０１７４】
なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体膜４０３表面にも
上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用い
る場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。
【０１７５】
ゲート絶縁膜４０２は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、
ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングタ
ーゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッ
タ装置を用いて成膜してもよい。
【０１７６】
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体膜４０
３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中
（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例え
ば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただ
し、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋α（た
だし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０
２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好
にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズや
ゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
【０１７７】
また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁
膜４０２は、単層構造としても良いし、積層構造としても良い。
【０１７８】
次にゲート絶縁膜４０２上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層
４０１を形成する。
【０１７９】
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層
構造としてもよい。
【０１８０】
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１８１】
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜
や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−
Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることがで
きる。これらの膜は５ｅＶ以上（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以
上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプ
ラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１８２】
酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる
緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けることができる。
【０１８３】
本実施の形態では、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上
に絶縁膜４０７を形成する。
【０１８４】
絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好
ましい。
【０１８５】
酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ
３以上）とすることによって、トランジスタ４４０ａに安定な電気特性を付与することが
できる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓ
ｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−
Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。また、酸化アルミニウ
ム膜は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好
ましい。例えば、酸化アルミニウム膜を用いる場合には、ＡｌＯｘ（ただし、ｘ＞１．５
）とすればよい。
【０１８６】
絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の
両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１８７】
従って、絶縁膜４０７は、作製工程中及び作製後において、変動要因となる水素、水分な
どの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料で
ある酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能する。さらに酸
化アルミニウム膜は、接して設けられる酸化物半導体膜４０３へ酸素の供給も行うことが
できる。
【０１８８】
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜するこ
とができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金
属酸化膜を用いてもよい。例えば、アルミニウム膜に酸素ドープ処理を行うことによって
得られる酸化アルミニウム膜を用いてもよい。
【０１８９】
酸化アルミニウム膜以外に、絶縁膜４０７としては、代表的には酸化シリコン膜、酸化窒
化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用
いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜
、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）
も用いることができる。
【０１９０】
本実施の形態では、絶縁膜４０７としてスパッタリング法により酸化アルミニウム膜を形
成する。
【０１９１】
絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同
様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５
はトランジスタ４４０ａにより生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４
１５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法によ
り形成した酸化シリコン膜を用いることができる。
【０１９２】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平
坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を
用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、
平坦化絶縁膜を形成してもよい。
【０１９３】
層間絶縁膜４１５、絶縁膜４０７、及びゲート絶縁膜４０２に酸化物半導体膜４０３に達
する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続
させ、様々な回路を構成することができる。
【０１９４】
ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、
Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述し
た元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン
膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方また
は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜
、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソー
ス電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成して
も良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ
２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化イ
ンジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコン
を含ませたものを用いることができる。
【０１９５】
例えば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとして、モリブデン膜の単
層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層など
を用いることができる。
【０１９６】
以上の工程で、本実施の形態のトランジスタ４４０ａを有する半導体装置を作製すること
ができる。
【０１９７】
図２（Ａ）乃至（Ｃ）に、他の構成のトランジスタ４４０ｂ、４４０ｃ、４４０ｄを、図
３にトランジスタ４４０ｅを、図４にトランジスタ４４０ｆを示す。
【０１９８】
図２（Ａ）に示すトランジスタ４４０ｂは、ソース電極層４０５ａ、ドレイン電極層４０
５ｂと接して、配線層４９５ａ、４９５ｂを設ける例である。ソース電極層４０５ａ、ド
レイン電極層４０５ｂを層間絶縁膜４１５に埋め込むように形成し、研磨処理によって該
表面を露出させる。露出されたソース電極層４０５ａ、ドレイン電極層４０５ｂ表面に接
して配線層４９５ａ、４９５ｂを形成し、電気的に接続させる。ソース電極層４０５ａが
設けられる開口と、ドレイン電極層４０５ｂが設けられる開口とは別工程で形成する。該
開口を別々のレジストマスクによって別工程で行うことによって、フォトリソグラフィ工
程の露光限界よりソース電極層４０５ａとドレイン電極層４０５ｂとの距離を近づけるこ
とができる。トランジスタ４４０ｂにおいては、配線層４９５ａ、４９５ｂは同工程のフ
ォトリソグラフィ工程を用いて形成するため、配線層４９５ａと配線層４９５ｂとの距離
は、ソース電極層４０５ａとドレイン電極層４０５ｂとの距離より長くなっている。
【０１９９】
図２（Ｂ）に示すトランジスタ４４０ｃは、ゲート電極層４０１の側壁に側壁層４２３ａ
、４２３ｂを設けており、さらに、ソース電極層４０５ａとドレイン電極層４０５ｂとが
酸化物半導体膜４０３の側面で接して電気的に接続する例である。ソース電極層４０５ａ
及びドレイン電極層４０５ｂと、酸化物半導体膜４０３との電気的なコンタクト領域をゲ
ート電極層４０１と近づけることができるため、トランジスタのオン特性向上に効果的で
ある。
【０２００】
図２（Ｂ）に示すトランジスタ４４０ｃにおけるソース電極層４０５ａ、ドレイン電極層
４０５ｂ、酸化物半導体膜４０３の作製方法は、ソース電極層４０５ａ、ドレイン電極層
４０５ｂを形成し、ソース電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体膜
を成膜し、ソース電極層４０５ａ、ドレイン電極層４０５ｂが露出するまで研磨して酸化
物半導体膜４０３を形成する方法と、島状の酸化物半導体膜４０３を形成し、酸化物半導
体膜４０３上に導電膜を成膜し、酸化物半導体膜４０３が露出するまで研磨してソース電
極層４０５ａ、ドレイン電極層４０５ｂを形成する方法などを用いることができる。
【０２０１】
図２（Ｂ）に示すトランジスタ４４０ｃは、ゲート電極層４０１の側壁に側壁層４２３ａ
、４２３ｂを有する。側壁層４２３ａ、４２３ｂとしては、絶縁性材料、導電性材料を用
いることができる。導電性材料を用いた場合、側壁層４２３ａ、４２３ｂはゲート電極層
４０１の一部として機能することが可能であるため、チャネル長方向においてゲート絶縁
膜４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を、
ゲート電極層が、ゲート絶縁膜を介してソース電極層又はドレイン電極層と重畳する領域
（Ｌｏｖ領域）とすることができる。ゲート電極層４０１の側面に自己整合的に設けられ
た導電性を有する側壁層４２３ａ、４２３ｂの幅によってＬｏｖ領域の幅を制御すること
が可能であるため、微細なＬｏｖ領域を精度よく加工することができる。よって、微細な
チャネル長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制
された微細な構造のトランジスタ４４０ｃを提供することができる。
【０２０２】
図２（Ｃ）に示すトランジスタ４４０ｄは、ボトムゲート構造のトランジスタであり、絶
縁表面を有する基板４００上に、絶縁膜４１４に埋め込まれるように形成されたゲート電
極層４０１、絶縁膜４１４及びゲート電極層４０１上にゲート絶縁膜４０２、ゲート絶縁
膜上４０２に酸化物半導体膜４０３、酸化物半導体膜４０３上に絶縁膜４０７、層間絶縁
膜４１５が順に積層され、絶縁膜４０７及び層間絶縁膜４１５に形成された酸化物半導体
膜４０３に達する開口にソース電極層４０５ａ、ドレイン電極層４０５ｂが設けられてい
る。
【０２０３】
基板４００とゲート電極層４０１との間に下地絶縁膜を設けてもよい。トランジスタ４４
０ｄのようにゲート電極層４０１を絶縁膜４１４に埋め込むように設けることで、ゲート
電極層４０１上に設けるゲート絶縁膜４０２、及び酸化物半導体膜４０３などを平坦な面
に、形状不良なく形成することができる。よって、信頼性の高いトランジスタを歩留まり
よく作製することができる。
【０２０４】
図３（Ａ）乃至（Ｃ）に示すトランジスタ４４０ｅは、トップゲート構造のトランジスタ
の一例である。図３（Ａ）は、トランジスタ４４０ｅの平面図であり、図３（Ｂ）は、図
３（Ａ）のＸ１−Ｙ１における断面図であり、図３（Ｃ）は、図３（Ａ）のＶ１−Ｗ１に
おける断面図である。なお、図３（Ａ）では煩雑になることを避けるため、トランジスタ
４４０ｅの構成要素の一部を省略して図示している。
【０２０５】
チャネル長方向の断面図である図３（Ｂ）に示すように、トランジスタ４４０ｅを含む半
導体装置は、絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成
領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３、ソース電極層
４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２ａ、ゲート絶縁膜４０２ｂ、ゲ
ート電極層４０１、ゲート電極層４０１の側面に接して設けられた側壁絶縁層４１２ａ、
４１２ｂ、ゲート電極層４０１上に設けられた絶縁膜４１３、ソース電極層４０５ａ及び
ドレイン電極層４０５ｂ上に設けられた絶縁膜４１０及び層間絶縁膜４１５、トランジス
タ４４０ｅを覆う絶縁膜４０７を有する。
【０２０６】
本実施の形態では、層間絶縁膜４１５の上面は側壁絶縁層４１２ａ、４１２ｂの上面と概
略同じであり、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面は、層間絶縁膜
４１５、側壁絶縁層４１２ａ、４１２ｂ、及び絶縁膜４１３の上面と概略一致し、ゲート
電極層４０１の上面より高い例を示す。
【０２０７】
しかし、ソース電極層４０５ａ、ドレイン電極層４０５ｂの形状は導電膜を除去する研磨
処理の条件によって異なり、研磨処理の条件によっては、ソース電極層４０５ａ、ドレイ
ン電極層４０５ｂの上面は、絶縁膜４１３、及び側壁絶縁層４１２ａ、４１２ｂの上面よ
り低くなる場合もある。
【０２０８】
また、図３において、絶縁膜４０７は、層間絶縁膜４１５、ソース電極層４０５ａ、ドレ
イン電極層４０５ｂ、側壁絶縁層４１２ａ、４１２ｂ、絶縁膜４１３と接して設けられて
いる。
【０２０９】
絶縁膜４１３、側壁絶縁層４１２ａ、４１２ｂは、代表的には酸化シリコン膜、酸化窒化
シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アル
ミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いるこ
とができ、単層でも積層でもよい。絶縁膜４１３は、プラズマＣＶＤ法又はスパッタリン
グ法、又は成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣ
ＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜など
も用いることができる。
【０２１０】
なお、トランジスタ４４０ｅは、ゲート電極層４０１をマスクとして酸化物半導体膜４０
３に自己整合的にドーパントを導入し、酸化物半導体膜４０３においてチャネル形成領域
４０９を挟んでチャネル形成領域４０９より抵抗が低く、ドーパントを含む低抵抗領域４
０４ａ、４０４ｂを形成する例である。
【０２１１】
低抵抗領域４０４ａ、４０４ｂは、ゲート電極層をマスクとして酸化物半導体膜４０３に
ドーパントを導入し自己整合的に形成することができる。
【０２１２】
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパントと
しては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチ
モン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（
Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（
Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０２１３】
ドーパントは、注入法により、他の膜（例えばゲート絶縁膜４０２ａ、４０２ｂ）を通過
して、酸化物半導体膜４０３に導入することもできる。ドーパントの導入方法としては、
イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション
法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物
、塩化物のイオンを用いると好ましい。
【０２１４】
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚
を適宜設定して制御すればよい。トランジスタ４４０ｅでは、ドーパントとしてリンを用
いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０
１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。また、低抵
抗領域４０４ａ、４０４ｂにおけるドーパントの濃度は、５×１０１８／ｃｍ３以上１×
１０２２／ｃｍ３以下であることが好ましい。
【０２１５】
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。なお、酸化物半導
体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複
数種用いてもよい。また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件
としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時
間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エ
ア）下で加熱処理を行ってもよい。
【０２１６】
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非
晶質化する場合がある。
【０２１７】
チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂを含む
酸化物半導体膜４０３を有することにより、該トランジスタ４４０ｅはオン特性（例えば
、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０２１８】
トランジスタ４４０ｅにおいて、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁
膜４１３、側壁絶縁層４１２ａ、４１２ｂを水素（水や水酸基を含む）などの不純物が低
減され、かつ酸素過剰な状態とするために、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０
２ｂ、絶縁膜４１３、側壁絶縁層４１２ａ、４１２ｂに水素（水や水酸基を含む）を除去
（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は
酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回
行ってもよく、両方を繰り返し行ってもよい。
【０２１９】
トランジスタ４４０ｅにおいて、ゲート絶縁膜４０２ｂ、絶縁膜４１０として酸化アルミ
ニウム膜を用いることが好ましい。水素、水分などの不純物、及び酸素に対して膜を通過
させない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることで、酸化物半
導体膜４０３に接して設けられる酸素過剰な状態の酸化物絶縁膜（例えば、酸化シリコン
膜、酸化窒化シリコン膜）であるゲート絶縁膜４０２ａ、絶縁膜４３６から、酸素が放出
されるのを防止するバリア層として機能させることができる。
【０２２０】
従って、ゲート絶縁膜４０２ｂ、絶縁膜４１０は、作製工程中及び作製後において、トラ
ンジスタの電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３
への混入を防止し、かつゲート絶縁膜４０２ａ、絶縁膜４３６を酸素過剰な状態で保持し
、酸化物半導体膜への酸素供給を促進することができる。従って、バリア層として機能す
るゲート絶縁膜４０２ｂを設けることで、トランジスタ４４０ｅにおける寄生チャネルの
発生を抑制、又は防止することができる。
【０２２１】
また、絶縁膜４３６を積層構造とし、基板４００に接する側を基板４００からの不純物を
遮断する効果が高い無機絶縁膜（例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化ア
ルミニウム膜）とし、酸化物半導体膜４０３と接する側を酸素過剰な酸化物絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜）とすると好ましい。
【０２２２】
トランジスタ４４０ｅは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側
壁絶縁層４１２ａ、４１２ｂ上に設けられた導電膜を化学機械研磨処理することによって
除去し導電膜を分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５
ｂを形成する。
【０２２３】
また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜
４０３上面、及び側壁絶縁層４１２ａ、又は側壁絶縁層４１２ｂと接して設けられている
。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３と
が接する領域（コンタクト領域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２
ａ、４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、作製工程におい
てよりばらつきなく制御することができる。
【０２２４】
このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３
とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることがで
きるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３と
が接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジ
スタ４４０ｅのオン特性を向上させることが可能となる。
【０２２５】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極
層４０１上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を
用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程に
おいて、形状や特性のばらつきの少ない微細な構造を有するトランジスタ４４０ｅを歩留
まりよく作製することができる。
【０２２６】
なお、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極
層４０１上の導電膜を除去する工程において、絶縁膜４１３の一部、又は絶縁膜４１３全
部を除去してもよい。トランジスタ４４０ｅにおいては、絶縁膜４１０も、ソース電極層
４０５ａ及びドレイン電極層４０５ｂの形成工程において用いる切削（研削、研磨）工程
により上面が平坦化処理されている。
【０２２７】
図４（Ａ）乃至（Ｃ）に示すトランジスタ４４０ｆは、トップゲート構造のトランジスタ
の一例である。図４（Ａ）は、トランジスタ４４０ｆの平面図であり、図４（Ｂ）は、図
４（Ａ）のＸ２−Ｙ２における断面図であり、図４（Ｃ）は、図４（Ａ）のＶ２−Ｗ２に
おける断面図である。なお、図４（Ａ）では煩雑になることを避けるため、トランジスタ
４４０ｆの構成要素の一部を省略して図示している。
【０２２８】
トランジスタ４４０ｆは、トランジスタ４４０ｆの酸化物半導体膜４０３のチャネル幅方
向の長さと比較して、酸化物半導体膜４０３の膜厚が厚い（好ましくは、酸化物半導体膜
４０３の膜厚は、酸化物半導体膜４０３のチャネル幅方向の長さの２倍以上）、いわゆる
フィン型構造のトランジスタである。フィン型構造とすることにより、形成面積を増やす
ことなくチャネル幅を大きくすることができる。チャネル幅を大きくすることで、電流駆
動力を向上させることができる。
【０２２９】
以上のように、本実施の形態の半導体装置において、トランジスタ４４０ａ、４４０ｂ、
４４０ｃ、４４０ｄ、４４０ｅ、４４０ｆは、短チャネル効果を有さない、又は極めて少
なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。
【０２３０】
従って、微細化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半
導体装置の作製方法を提供することができる。
【０２３１】
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１７乃至図２０
を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有する
トランジスタを示す。
【０２３２】
トランジスタは、トップゲート構造及びボトムゲート構造であってもよく、チャネル形成
領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしく
は３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下に
ゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよ
い。
【０２３３】
図１７にトランジスタ４２０の構成例を示す。図１７（Ａ）及び（Ｂ）に示すトランジス
タ４２０は、トップゲート構造のトランジスタの一例である。図１７（Ａ）は、トランジ
スタ４２０の平面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ｂにおける断面図であ
る。なお、図１７（Ａ）では煩雑になることを避けるため、トランジスタ４２０の構成要
素の一部を省略して図示している。
【０２３４】
チャネル長方向の断面図である図１７（Ｂ）に示すように、トランジスタ４２０を含む半
導体装置は、絶縁膜４３６ａ及び絶縁膜４３６ｂの積層構造を含む絶縁膜４３６が設けら
れた絶縁表面を有する基板４００上に、ソース領域４０３ａ、ドレイン領域４０３ｂ及び
チャネル形成領域４０３ｃを含む酸化物半導体膜４０３と、ソース電極層４０５ａと、ド
レイン電極層４０５ｂと、ゲート絶縁膜４０２と、ゲート電極層４０１と、ゲート電極層
４０１上に設けられた絶縁膜４０７と、層間絶縁膜４１５と、を有する。
【０２３５】
トランジスタ４２０のチャネル長は極めて短い。例えば、トランジスタ４２０のチャネル
長は５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。また、トラ
ンジスタ４２０は、ドーパントを導入されることで低抵抗化されたソース領域４０３ａ及
びドレイン領域４０３ｂと、ソース領域４０３ａ及びドレイン領域４０３ｂに挟まれたチ
ャネル形成領域４０３ｃを含む。ソース領域４０３ａ及びドレイン領域４０３ｂの抵抗率
は、１．９×１０−５Ω・ｍ以上４．８×１０−３Ω・ｍ以下である。また、トランジス
タ４２０はシングルドレイン構造のトランジスタであり、ソース領域４０３ａ又はドレイ
ン領域４０３ｂにおいて、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接する領
域の抵抗率と、チャネル形成領域４０３ｃと接する領域の抵抗率とは、同じ抵抗率である
。
【０２３６】
また、ソース領域４０３ａ及びドレイン領域４０３ｂの含有する不純物（ドーパント）濃
度は、１．３×１０１９ｃｍ−３以上１．６×１０２０ｃｍ−３以下である。すなわち、
ソース領域４０３ａ及びドレイン領域４０３ｂは、高濃度にドーパントが含有された高濃
度不純物領域である。
【０２３７】
ソース領域４０３ａ及びドレイン領域４０３ｂに含まれるドーパントは、酸化物半導体膜
４０３の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的に
は窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）
、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、イン
ジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を
用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドー
ピング法、プラズマイマージョンイオンインプランテーション法などを用いることができ
る。
【０２３８】
酸化物半導体膜４０３に用いる酸化物半導体としては、実施の形態１と同様の酸化物半導
体を用いることができる。
【０２３９】
本発明の一形態のトランジスタの作製方法として、トランジスタ４２０の作製方法の一例
を示す。なお、トランジスタ４２０の作製方法において、実施の形態１と同様の構成につ
いては、同様に作製することができ、実施の形態１を参酌することが可能である。よって
一部説明を省略することがある。
【０２４０】
絶縁表面を有する基板４００上に絶縁膜４３６を形成する。
【０２４１】
また、絶縁膜４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化
酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。
【０２４２】
本実施の形態では、絶縁膜４３６ａとして窒化シリコン膜を設け、絶縁膜４３６ｂとして
酸素過剰領域を含む酸化シリコン膜を設ける。
【０２４３】
次に、絶縁膜４３６上に酸化物半導体膜４０３を形成する。酸化物半導体膜４０３の膜厚
は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。
【０２４４】
酸化物半導体膜４０３は、単層構造であってもよいし、積層構造であってもよい。また、
非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜を非晶質構造とす
る場合には、後の作製工程において、酸化物半導体膜に熱処理を行うことによって、結晶
性酸化物半導体膜としてもよい。非晶質酸化物半導体膜を結晶化させる熱処理の温度は、
２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、
さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処
理を兼ねることも可能である。
【０２４５】
酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａ
ｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａ
ｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜
は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状
態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【０２４６】
なお、基板４００を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導
体膜中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体膜を形成することができる。
【０２４７】
酸化物半導体膜４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得
る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の
成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体膜を薄
い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸
配向させる方法がある。または、一層目として薄い膜厚で成膜した後、２００℃以上７０
０℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させてもよい
。
【０２４８】
また、酸化物半導体膜４０３に、当該酸化物半導体膜４０３に含まれる過剰な水素（水や
水酸基を含む）を除去（脱水化又は脱水素化）するための加熱処理を行うことが好ましい
。加熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理
は減圧下又は窒素雰囲気下などで行うことができる。
【０２４９】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去
することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜４０３に含まれ
る水素濃度を、５×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下とする
ことができる。
【０２５０】
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜の成膜後であればトラン
ジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水
素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。但し、絶縁膜
４３６として酸素を含む絶縁膜を設ける場合、脱水化又は脱水素化のための熱処理を、酸
化物半導体膜を島状に加工する前に行うと、絶縁膜４３６に含まれる酸素が熱処理によっ
て放出されるのを防止することができるため好ましい。
【０２５１】
また、熱処理で酸化物半導体膜４０３を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
アを導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないこと
が好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ
以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐ
ｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒
素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減
少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、
酸化物半導体膜４０３を高純度化及びｉ型（真性）化することができる。
【０２５２】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む）を導入して膜中に酸素を供給してもよい。
【０２５３】
酸化物半導体膜に酸素導入する場合、酸化物半導体膜に直接導入してもよいし、後に形成
されるゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体膜４０３
へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドー
ピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。露
出された酸化物半導体膜４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズ
マ処理なども用いることができる。
【０２５４】
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
【０２５５】
例えば、イオン注入法で酸化物半導体膜４０３へ酸素イオンの注入を行う場合、ドーズ量
を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０２５６】
または、酸化物半導体膜４０３と接する絶縁膜を、酸素過剰領域を含む膜とし、該絶縁膜
と酸化物半導体膜４０３とが接した状態で加熱処理を行うことにより、絶縁膜に過剰に含
まれる酸素を酸化物半導体膜４０３へ拡散させ、酸化物半導体膜４０３へ酸素を供給して
もよい。該加熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねること
もできる。
【０２５７】
酸化物半導体膜への酸素の供給は酸化物半導体膜の成膜後であれば、そのタイミングは特
に限定されない。また、酸化物半導体膜への酸素の導入は複数回行ってもよい。
【０２５８】
酸化物半導体膜４０３は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高
純度化されたものであることが望ましい。トランジスタ４２０の製造工程において、これ
らの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を適宜選択
することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸や希フッ
酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化
物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜
４０３の銅濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以下とす
る。また、酸化物半導体膜４０３のアルミニウム濃度は１×１０１８ｃｍ−３以下とする
。また、酸化物半導体膜４０３の塩素濃度は２×１０１８ｃｍ−３以下とする。
【０２５９】
酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または、十分
な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものである
ことが望ましい。具体的には、酸化物半導体膜４０３の水素濃度は５×１０１９ｃｍ−３
以下、望ましくは５×１０１８ｃｍ−３以下、より望ましくは５×１０１７ｃｍ−３以下
とする。
【０２６０】
また、酸化物半導体膜４０３と接する絶縁膜（絶縁膜４３６、ゲート絶縁膜４０２）も水
素などの不純物が十分に除去されることが好ましい。具体的には酸化物半導体膜４０３と
接する絶縁膜の水素濃度は、７．２×１０２０ｃｍ−３未満とすることが好ましい。
【０２６１】
次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４０２を形成する。本実施の形態にお
いて、ゲート絶縁膜４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、Ｍ
ＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる
。
【０２６２】
ゲート絶縁膜４０２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰
な状態とするために、ゲート絶縁膜４０２に水素（水や水酸基を含む）を除去（脱水化ま
たは脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ
処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよ
く、両方を繰り返し行ってもよい。
【０２６３】
なお、ゲート絶縁膜４０２は、酸化物半導体膜４０３と接する第１のゲート絶縁膜と、第
１のゲート絶縁膜と後に形成するゲート電極層４０１との間に設けられ、第１のゲート絶
縁膜よりも酸素及び水素に対する透過性の低い第２のゲート絶縁膜との積層構造を含むこ
とが好ましい。また、第１のゲート絶縁膜が酸化物半導体膜４０３への酸素の供給源とし
て機能することが好ましく、第１のゲート絶縁膜が酸素過剰領域を含むことがより好まし
い。第２のゲート絶縁膜を酸素及び水素に対する透過性の低い膜とすることで、酸化物半
導体膜４０３及び第１のゲート絶縁膜からの酸素の脱離を防止し、且つ酸化物半導体膜４
０３及び第１のゲート絶縁膜への水素の混入を防止することができる。酸素及び水素に対
する透過性の低い絶縁膜としては、酸化アルミニウム膜を例示することができる。
【０２６４】
次にゲート絶縁膜４０２上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層
４０１を形成する。
【０２６５】
次に、ゲート電極層４０１をマスクとして酸化物半導体膜４０３にドーパントを導入し、
ソース領域４０３ａ及びドレイン領域４０３ｂを形成する。ドーパントの導入処理によっ
て、チャネル形成領域４０３ｃを挟んで一対の低抵抗領域が設けられた酸化物半導体膜４
０３が形成される。
【０２６６】
ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオンインプランテーション法などを用いることができる。その際には、ドーパント
の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０２６７】
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚
を適宜設定して制御すればよい。なお、本実施の形態においては、ドーパントを導入後の
ソース領域４０３ａ及びドレイン領域４０３ｂの抵抗率を１．９×１０−５Ω・ｍ以上４
．８×１０−３Ω・ｍ以下とする濃度のドーパントを導入するものとする。また、ソース
領域４０３ａ及びドレイン領域４０３ｂにおけるドーパントの濃度は、１．３×１０１９
ｃｍ−３以上１．６×１０２０ｃｍ−３以下であることが好ましい。
【０２６８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ
−Ｇａ−Ｚｎ系酸化物を用いて膜厚３０ｎｍの酸化物半導体膜４０３を形成した場合、ド
ーパントとしてリン（Ｐ）を１．５×１０１９ｃｍ−３以上１．６×１０２０ｃｍ−３以
下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領域の抵抗
率を１．９×１０−５Ω・ｍ以上７．８×１０−４Ω・ｍ以下とすることができる。また
は、ドーパントとしてホウ素（Ｂ）を１．３×１０１９ｃｍ−３以上１．４×１０２０ｃ
ｍ−３以下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領
域の抵抗率を２．０×１０−５Ω・ｍ以上４．８×１０−４Ω・ｍ以下とすることができ
る。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子数比のＩ
ｎ−Ｇａ−Ｚｎ系酸化物を用いて膜厚３０ｎｍの酸化物半導体膜４０３を形成した場合、
ドーパントとしてリン（Ｐ）を１．５×１０１９ｃｍ−３以上１．６×１０２０ｃｍ−３
以下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領域の抵
抗率を２．０×１０−４Ω・ｍ以上３．１×１０−３Ω・ｍ以下とすることができる。
【０２６９】
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
【０２７０】
なお、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドー
パントの種類も複数種用いてもよい。
【０２７１】
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３０
０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で
行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を
行ってもよい。
【０２７２】
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非
晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、
酸化物半導体膜４０３の結晶性を回復させてもよい。
【０２７３】
酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる
緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けることが好ましい。
【０２７４】
本実施の形態では、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上
に絶縁膜４０７を形成する。
【０２７５】
絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好
ましい。
【０２７６】
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜するこ
とができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金
属酸化膜を用いてもよい。例えば、アルミニウム膜に酸素ドープ処理を行うことによって
得られる酸化アルミニウム膜を用いてもよい。金属膜への酸素ドープ処理は、酸化物半導
体膜４０３又は酸化物半導体膜４０３と接する絶縁層への酸素ドープ処理と兼ねることも
可能である。
【０２７７】
本実施の形態では、絶縁膜４０７としてスパッタリング法により酸化アルミニウム膜を形
成する。
【０２７８】
絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同
様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５
はトランジスタ４２０により生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４１
５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法により
形成した酸化シリコン膜を用いることができる。
【０２７９】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。
【０２８０】
層間絶縁膜４１５、絶縁膜４０７、及びゲート絶縁膜４０２に酸化物半導体膜４０３に達
する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。
ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続
させ、様々な回路を構成することができる。
【０２８１】
以上の工程で、本実施の形態のトランジスタ４２０を有する半導体装置を作製することが
できる。
【０２８２】
トランジスタ４２０において、ソース電極層４０５ａ又はドレイン電極層４０５ｂを高濃
度不純物領域であるソース領域４０３ａ又はドレイン領域４０３ｂと接する構成とするこ
とで、酸化物半導体膜４０３と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、
のコンタクト抵抗を低減することができる。また、そのコンタクトをオーミック性のコン
タクトとすることができ、ショットキー接合と比較して熱的にも安定な動作が可能となる
。よって、トランジスタのオン電流を増加させることができ、電気的特性の優れたトラン
ジスタを得ることが可能となる。
【０２８３】
図１８（Ａ）乃至（Ｃ）に、他の構成のトランジスタ４２２、トランジスタ４２４、トラ
ンジスタ４２６を、図１９にトランジスタ４２８を、図２０にトランジスタ４３０を示す
。
【０２８４】
図１８（Ａ）に示すトランジスタ４２２は、ソース電極層４０５ａ、ドレイン電極層４０
５ｂと接して、配線層４９５ａ、４９５ｂを設ける例である。ソース電極層４０５ａ、ド
レイン電極層４０５ｂを層間絶縁膜４１５に埋め込むように形成し、研磨処理によって該
表面を露出させる。露出されたソース電極層４０５ａ、ドレイン電極層４０５ｂ表面に接
して配線層４９５ａ、４９５ｂを形成し、電気的に接続させる。ソース電極層４０５ａが
設けられる開口と、ドレイン電極層４０５ｂが設けられる開口とは別工程で形成してもよ
い。該開口を別々のレジストマスクによって別工程で行うことによって、フォトリソグラ
フィ工程の露光限界よりソース電極層４０５ａとドレイン電極層４０５ｂとの距離を近づ
けることができる。よって、ソース電極層４０５ａ（又はドレイン電極層４０５ｂ）と酸
化物半導体膜４０３との電気的なコンタクト領域と、ゲート電極層４０１との距離を縮小
することが可能となるため、ソースとドレイン間の抵抗を低減することができる。よって
、トランジスタ４２２の電気的特性（例えばオン特性）を向上させることができる。
【０２８５】
なお、トランジスタ４２２においては、配線層４９５ａ、４９５ｂは同工程のフォトリソ
グラフィ工程を用いて形成するため、配線層４９５ａと配線層４９５ｂとの距離は、ソー
ス電極層４０５ａとドレイン電極層４０５ｂとの距離より長い。
【０２８６】
図１８（Ｂ）に示すトランジスタ４２４は、ゲート電極層４０１の側壁に側壁層４２３を
設けており、さらに、ソース電極層４０５ａとドレイン電極層４０５ｂとが酸化物半導体
膜４０３の側面で接して電気的に接続する例である。トランジスタ４２４では、ソース電
極層４０５ａ（又はドレイン電極層４０５ｂ）と酸化物半導体膜４０３との電気的なコン
タクト領域と、ゲート電極層４０１との距離を縮小することができるため、オン特性向上
に効果的である。
【０２８７】
図１８（Ｂ）に示すトランジスタ４２４の作製工程において、ソース電極層４０５ａ、ド
レイン電極層４０５ｂを形成し、ソース電極層４０５ａ及びドレイン電極層４０５ｂの間
隙を埋めるようにソース電極層４０５ａ及びドレイン電極層４０５ｂ上に酸化物半導体膜
を成膜した後、ソース電極層４０５ａ及びドレイン電極層４０５ｂが露出するまで酸化物
半導体膜を研磨することが好ましい。この場合、ソース電極層４０５ａ及びドレイン電極
層４０５ｂと重畳する領域の酸化物半導体膜を除去する工程において、レジストマスクを
用いたエッチング処理を用いないため、ソース電極層４０５ａ及びドレイン電極層４０５
ｂの間隔が微細化されている場合でも精密な加工を正確に行うことができる。
【０２８８】
または、島状の酸化物半導体膜４０３を形成し、酸化物半導体膜４０３上に導電膜を成膜
し、酸化物半導体膜４０３が露出するまで導電膜を研磨して、酸化物半導体膜４０３と重
畳する領域の導電膜を除去した後、フォトリソグラフィ法等を用いてソース電極層４０５
ａ及びドレイン電極層４０５ｂを形成してもよい。この場合、酸化物半導体膜４０３と重
畳する領域の導電膜を除去する工程において、レジストマスクを用いたエッチング処理を
用いないため、チャネル長の間隔が微細化されている場合でも精密な加工を正確に行うこ
とができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微
細な構造を有するトランジスタを歩留まりよく作製することができる。
【０２８９】
図１８（Ｂ）に示すトランジスタ４２４において、側壁層４２３としては、絶縁性材料、
導電性材料を用いることができる。導電性材料を用いた場合、側壁層４２３はゲート電極
層４０１の一部として機能することが可能であるため、チャネル長方向においてゲート絶
縁膜４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を
、ゲート電極層が、ゲート絶縁膜を介してソース電極層又はドレイン電極層と重畳する領
域（Ｌｏｖ領域）とすることができる。ゲート電極層４０１の側面に自己整合的に設けら
れた導電性を有する側壁層４２３の幅によってＬｏｖ領域の幅を制御することが可能であ
る。よって、微細なＬｏｖ領域を精度よく加工することができる。また、微細なチャネル
長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制された微
細な構造のトランジスタ４２４を提供することができる。
【０２９０】
図１８（Ｃ）に示すトランジスタ４２６は、ボトムゲート構造のトランジスタであり、絶
縁表面を有する基板４００上に、絶縁膜４１４に埋め込まれるように形成されたゲート電
極層４０１、絶縁膜４１４及びゲート電極層４０１上にゲート絶縁膜４０２、ゲート絶縁
膜４０２上に酸化物半導体膜４０３、酸化物半導体膜４０３上に絶縁膜４０７、層間絶縁
膜４１５が順に積層され、絶縁膜４０７及び層間絶縁膜４１５に形成された酸化物半導体
膜４０３に達する開口にソース電極層４０５ａ、ドレイン電極層４０５ｂが設けられてい
る。
【０２９１】
基板４００とゲート電極層４０１との間に下地絶縁膜を設けてもよい。トランジスタ４２
６のようにゲート電極層４０１を絶縁膜４１４に埋め込むように設けることで、ゲート電
極層４０１上に設けるゲート絶縁膜４０２、及び酸化物半導体膜４０３などを平坦な面に
、形状不良なく形成することができる。よって、信頼性の高いトランジスタを歩留まりよ
く作製することができる。
【０２９２】
なお、トランジスタ４２６において、酸化物半導体膜４０３に不純物を導入してソース領
域４０３ａ及びドレイン領域４０３ｂを形成する際には、酸化物半導体膜４０３上にマス
クを形成して不純物を導入してもよいし、基板４００の裏面からゲート電極層４０１をマ
スクとして不純物を導入することで自己整合的にソース領域４０３ａ及びドレイン領域４
０３ｂを形成してもよい。酸化物半導体膜４０３上にマスクを形成して、当該マスクを用
いて不純物の導入処理を行う場合には、ゲート電極層４０１の端面とチャネル形成領域４
０３ｃの端面（又はチャネル長方向におけるゲート電極層４０１の幅とチャネル形成領域
４０３ｃの幅）とは必ずしも一致しない。
【０２９３】
図１９（Ａ）乃至図１９（Ｃ）に示すトランジスタ４２８は、トップゲート構造のトラン
ジスタの他の一例である。図１９（Ａ）は、トランジスタ４２８の平面図であり、図１９
（Ｂ）は、図１９（Ａ）のＸ１−Ｙ１における断面図であり、図１９（Ｃ）は、図１９（
Ａ）のＶ１−Ｗ１における断面図である。なお、図１９（Ａ）では煩雑になることを避け
るため、トランジスタ４２８の構成要素の一部を省略して図示している。
【０２９４】
チャネル長方向の断面図である図１９（Ｂ）に示すように、トランジスタ４２８を含む半
導体装置は、絶縁膜４３６ａ及び絶縁膜４３６ｂの積層構造を含む絶縁膜４３６が設けら
れた絶縁表面を有する基板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ
及びドレイン領域４０３ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイ
ン電極層４０５ｂ、ゲート絶縁膜４０２ａ及びゲート絶縁膜４０２ｂの積層構造を含むゲ
ート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面に接して設けられた
側壁絶縁層４１２、ゲート電極層４０１上に設けられた絶縁膜４１３、ソース電極層４０
５ａ及びドレイン電極層４０５ｂ上に設けられた絶縁膜４１０及び層間絶縁膜４１５、ト
ランジスタ４２８を覆う絶縁膜４０７を有する。
【０２９５】
本実施の形態では、層間絶縁膜４１５の上面は側壁絶縁層４１２の上面と概略同じであり
、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と、絶縁膜４１３、及び側壁
絶縁層４１２の上面とは概略一致する例を示す。但し、ソース電極層４０５ａ、ドレイン
電極層４０５ｂの形状は、作製工程において、ソース電極層４０５ａ及びドレイン電極層
４０５ｂとなる導電膜の研磨処理の条件によって異なるため、条件によっては、ソース電
極層４０５ａ及びドレイン電極層４０５ｂの上面は、層間絶縁膜４１５、側壁絶縁層４１
２及び絶縁膜４１３の上面より低く、ゲート電極層４０１の上面より高い場合もある。
【０２９６】
また、図１９において、絶縁膜４０７は、層間絶縁膜４１５、絶縁膜４１０、ソース電極
層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２及び絶縁膜４１３と接して設け
られている。
【０２９７】
絶縁膜４１３、絶縁膜４１０、及び側壁絶縁層４１２は、代表的には酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒
化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用
いることができ、単層でも積層でもよい。絶縁膜４１３は、ＣＶＤ法又はスパッタリング
法などを用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法など
を用いることができ、また他の方法としては、塗布膜なども用いることができる。
【０２９８】
トランジスタ４２８において、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜
４１３、側壁絶縁層４１２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸
素過剰な状態とするために、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜４
１３、側壁絶縁層４１２に水素（水や水酸基を含む）を除去（脱水化または脱水素化）す
るための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよ
い。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返
し行ってもよい。
【０２９９】
トランジスタ４２８において、ゲート絶縁膜４０２ｂ、絶縁膜４１０として酸化アルミニ
ウム膜を用いることが好ましい。水素、水分などの不純物、及び酸素に対して膜を通過さ
せない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることで、酸化物半導
体膜４０３に接して設けられる酸素過剰な状態の酸化物絶縁膜（例えば、酸化シリコン膜
、酸化窒化シリコン膜）であるゲート絶縁膜４０２ａ、絶縁膜４３６から、酸素が放出さ
れるのを防止するバリア層として機能させることができる。
【０３００】
従って、ゲート絶縁膜４０２ｂ、絶縁膜４１０は、作製工程中及び作製後において、トラ
ンジスタの電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３
への混入を防止し、かつゲート絶縁膜４０２ａ、絶縁膜４３６を酸素過剰な状態で保持し
、酸化物半導体膜への酸素供給を促進することができる。従って、バリア層として機能す
るゲート絶縁膜４０２ｂを設けることで、トランジスタ４２８における寄生チャネルの発
生を抑制、又は防止することができる。
【０３０１】
また、絶縁膜４３６を積層構造とし、基板４００に接する側を基板４００からの不純物を
遮断する効果が高い無機絶縁膜（例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化ア
ルミニウム膜）とし、酸化物半導体膜４０３と接する側を酸素過剰な酸化物絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜）とすると好ましい。
【０３０２】
本実施の形態では、絶縁膜４３６ａとして窒化シリコン膜を設け、絶縁膜４３６ｂとして
酸素過剰領域を含む酸化シリコン膜を設ける。
【０３０３】
トランジスタ４２８は作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁
絶縁層４１２上に設けられた導電膜を化学機械研磨処理することによって除去し導電膜を
分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
【０３０４】
また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜
４０３上面、及び側壁絶縁層４１２と接して設けられている。よって、ソース電極層４０
５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領
域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２のチャネル長方向の幅となり
、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる
。
【０３０５】
このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３
とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることがで
きるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３と
が接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジ
スタ４２８のオン特性を向上させることが可能となる。
【０３０６】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極
層４０１上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を
用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程に
おいて、形状や特性のばらつきの少ない微細な構造を有するトランジスタ４２８を歩留ま
りよく作製することができる。
【０３０７】
なお、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極
層４０１上の導電膜を除去する工程において、絶縁膜４１３の一部、又は絶縁膜４１３全
部を除去してもよい。トランジスタ４２８においては、絶縁膜４１０も、ソース電極層４
０５ａ及びドレイン電極層４０５ｂの形成工程において用いる切削（研削、研磨）工程に
より上面が平坦化処理されている。
【０３０８】
ただし、本実施の形態は、これに限られず、ソース電極層４０５ａ及びドレイン電極層４
０５ｂとなる導電膜を成膜後、該導電膜を、レジストマスクを用いてパターン形成してソ
ース電極層４０５ａ及びドレイン電極層４０５ｂを形成してもよい。この場合、ソース電
極層４０５ａ及びドレイン電極層４０５ｂを形成した後に絶縁膜４１０及び層間絶縁膜４
１５を形成することができるため、ゲート電極層４０１と重畳する領域も絶縁膜４１０に
よって覆うことができる。
【０３０９】
図２０（Ａ）乃至（Ｃ）に示すトランジスタ４３０は、トップゲート構造のトランジスタ
の一例である。図２０（Ａ）は、トランジスタ４３０の平面図であり、図２０（Ｂ）は、
図２０（Ａ）のＸ２−Ｙ２における断面図であり、図２０（Ｃ）は、図２０（Ａ）のＶ２
−Ｗ２における断面図である。なお、図２０（Ａ）では煩雑になることを避けるため、ト
ランジスタ４３０の構成要素の一部を省略して図示している。
【０３１０】
トランジスタ４３０は、トランジスタ４３０の酸化物半導体膜４０３のチャネル幅方向の
長さと比較して、酸化物半導体膜４０３の膜厚が厚い（好ましくは、酸化物半導体膜４０
３の膜厚は、酸化物半導体膜４０３のチャネル幅方向の長さの２倍以上）、いわゆるフィ
ン型構造のトランジスタである。フィン型構造とすることにより、形成面積を増やすこと
なくチャネル幅を大きくすることができる。チャネル幅を大きくすることで、電流駆動力
を向上させることができる。
【０３１１】
以上のように、本実施の形態の半導体装置において、トランジスタ４２０、４２２、４２
４、４２６、４２８、４３０は、微細化されたチャネル長を有しながらも短チャネル効果
を有さず、又は極めて少なく、且つ、スイッチング素子としての良好な電気特性を示すト
ランジスタである。
【０３１２】
従って、微細化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半
導体装置の作製方法を提供することができる。
【０３１３】
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面
を用いて説明する。
【０３１４】
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（
Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０３１５】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２には、実施の形態１または実施の形態２で示した本発明の一
態様に係るトランジスタを適用することができる。本実施の形態では、実施の形態１で示
すトランジスタ４４０ｅと同様な構造を有する例である。
【０３１６】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
【０３１７】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１または２に示すようなトランジスタ
１６２に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の
具体的な構成をここで示すものに限定する必要はない。
【０３１８】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と
、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上
に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極
やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタ
と呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース
領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、
本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０３１９】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている
。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁層（サイドウ
ォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０３２０】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジ
スタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施
して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極１１０の上面
を露出させる。
【０３２１】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化
アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化
酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁
層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成する
ことができる。
【０３２２】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いること
ができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層
１２８、絶縁層１３０を形成してもよい。
【０３２３】
なお、本実施の形態において、絶縁膜１２８として窒化シリコン膜、絶縁層１３０として
酸化シリコン膜を用いる。
【０３２４】
絶縁層１３０表面において、酸化物半導体膜１４４形成領域に、平坦化処理を行うことが
好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（
好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物
半導体膜１４４を形成する。
【０３２５】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４は、高純
度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極
めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０３２６】
トランジスタ１６２においてチャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは１
０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜１４６の膜厚は窒素を含む酸化シリコン換算膜
厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下とする。または、
トランジスタ１６２は、チャネル長が短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎ
ｍ以上４０ｎｍ以下）、ソース領域及びドレイン領域の抵抗率は１．９×１０−５Ω・ｍ
以上４．８×１０−３Ω・ｍ以下であるシングルドレイン構造のトランジスタである。ト
ランジスタ１６２は、短チャネル効果を有さない、又は極めて少なく、かつスイッチング
素子としての良好な電気特性示すトランジスタである。
【０３２７】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
【０３２８】
トランジスタ１６２は、作製工程において、ゲート電極１４８、及び側壁絶縁層１３６ａ
、１３６ｂ上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソー
ス電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する。電極
層１４２ａ、１４２ｂは、側壁絶縁層１３６ａ、１３６ｂの側面、及び酸化物半導体膜１
４４と接する。
【０３２９】
側壁絶縁層１３６ａ、１３６ｂとして酸化アルミニウムを含む膜を用いると、酸素の放出
及び水素等の不純物の進入を抑制することができる。
【０３３０】
よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層
１４２ａ、１４２ｂと酸化物半導体膜１４４が接する領域（コンタクト領域）と、ゲート
電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと酸化物半
導体膜１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少
し、トランジスタ１６２のオン特性を向上させることが可能となる。
【０３３１】
電極層１４２ａ、１４２ｂの形成工程におけるゲート電極１４８上の導電膜を除去する工
程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確
に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの
少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０３３２】
トランジスタ１６２上には、層間絶縁膜１３５、絶縁膜１５０が単層または積層で設けら
れている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化
アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以
上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる
。
【０３３３】
また、層間絶縁膜１３５及び絶縁膜１５０を介して、トランジスタ１６２の電極層１４２
ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、層間絶縁膜
１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。す
なわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機
能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要
の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４
は、別途、トランジスタ１６２の上方に設けてもよい。
【０３３４】
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そし
て、絶縁膜１５２上には配線１５６が設けられ、その配線１５６はトランジスタ１６２と
他のトランジスタを接続するために設けられている。図５（Ａ）には図示しないが、配線
１５６は、絶縁膜１５０、絶縁膜１５２及びゲート絶縁膜１４６などに形成された開口に
形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少な
くともトランジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられるこ
とが好ましい。
【０３３５】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域また
はドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ま
しい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくと
も一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、ト
ランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。この
ような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることが
できるため、高集積化を図ることができる。
【０３３６】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を
直接接触させて行ってもよいし、電極層１４２ｂ及び配線１５６の間の絶縁膜に電極を設
けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０３３７】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０３３８】
図５（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電
極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のド
レイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とト
ランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４
の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電
極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５
の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている
。
【０３３９】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０３４０】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与え
られる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保
持）。
【０３４１】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【０３４２】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジス
タ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電
荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート
電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」
とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位
をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲー
ト電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷
が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トラン
ジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５
の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」の
ままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出す
ことができる。
【０３４３】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈよ
り小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトラ
ンジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を
第５の配線に与えればよい。
【０３４４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
【０３４５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
【０３４６】
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半
導体装置、及び該半導体装置の作製方法を提供することができる。
【０３４７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３４８】
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７
を用いて説明を行う。
【０３４９】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示
す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（
Ｂ）に示す半導体装置について、以下説明を行う。
【０３５０】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極
又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電
極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子
２５４の第１の端子とは電気的に接続されている。
【０３５１】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持
を行う場合について説明する。
【０３５２】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
【０３５３】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
【０３５４】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
【０３５５】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊
ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３５６】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
【０３５７】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小
さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
【０３５８】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０３５９】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２
５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルア
レイ２５１ａ及び２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周
辺回路２５３は、メモリセルアレイ２５１ａ及び２５１ｂと電気的に接続されている。
【０３６０】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａ
及び２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
【０３６１】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能であ
る。
【０３６２】
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１ａと、メモリ
セルアレイ２５１ｂが積層された構成を例示したが、積層するメモリセルアレイの数はこ
れに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０３６３】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を
行う。
【０３６４】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面
図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、
図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０３６５】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２
で示した構成と同様な構成とすることができる。
【０３６６】
絶縁層１３０上に設けられたトランジスタ１６２上には、絶縁膜２５６が単層または積層
で設けられている。また、絶縁膜２５６を介して、トランジスタ１６２の電極層１４２ａ
と重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、層間絶縁膜１
３５と、絶縁膜２５６と、導電層２６２とによって、容量素子２５４が構成される。すな
わち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能
し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０３６７】
トランジスタ１６２および容量素子２５４の上には絶縁膜２５８が設けられている。そし
て、絶縁膜２５８上には配線２６０が設けられ、その配線２６０はメモリセル２５０と隣
接するメモリセル２５０を接続するために設けられている。図示しないが、配線２６０は
、絶縁膜２５６及び絶縁膜２５８などに形成された開口を介してトランジスタ１６２の電
極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層
を介して、配線２６０と電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０
は、図６（Ａ）の回路図におけるビット線ＢＬに相当する。
【０３６８】
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接する
メモリセルに含まれるトランジスタのソース電極としても機能することができる。このよ
うな平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることがで
きるため、高集積化を図ることができる。
【０３６９】
図７（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を
図ることができるため、高集積化を図ることができる。
【０３７０】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さ
いため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つ
まり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分
に低減することができる。
【０３７１】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０３７２】
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半
導体装置、及び該半導体装置の作製方法を提供することができる。
【０３７３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０３７４】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０３７５】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
【０３７６】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８
０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー
８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０
４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つ
のメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００
〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高
い。
【０３７７】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保
持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆
動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。Ｄ
ＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０３７８】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
【０３７９】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベ
ースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路
９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコ
ントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声
回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９
１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケ
ーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９
０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており
、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き
込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減す
ることができる。
【０３８０】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。ま
た、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２
、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行う
ディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により
表示するディスプレイ９５７が接続されている。
【０３８１】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
【０３８２】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
【０３８３】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
【０３８４】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
【０３８５】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
【０３８６】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３８７】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
【０３８８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【実施例１】
【０３８９】
本実施例では、トランジスタを作製し、該トランジスタの断面観察及び電気特性の評価を
行った。図１５及び図１６を用いて説明する。
【０３９０】
トランジスタとして、実施の形態１に示すトランジスタと同様の構造の実施例トランジス
タを作製した。以下に実施例トランジスタの作製方法を示す。
【０３９１】
アルゴンによるプラズマ処理（Ａｒ流量５０ｓｃｃｍ、圧力０．６Ｐａ、電源電力２００
Ｗ、３分間）を行ったシリコン基板上に絶縁膜１１としてスパッタリング法を用いて、膜
厚１０００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲
気下、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷ、シリコン基板とターゲットと
の間の距離を６０ｍｍ、基板温度１００℃）。
【０３９２】
次に絶縁膜１１表面に化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏ
ｌｉｓｈｉｎｇ：ＣＭＰ）法により研磨処理（研磨圧０．００１ＭＰａ、研磨時回転数（
テーブル／スピンドル）：６０ｒｐｍ／５６ｒｐｍ）を行い、絶縁膜１１表面における平
均面粗さ（Ｒａ）を約０．１５ｎｍとした。
【０３９３】
絶縁膜１１上に酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化
物ターゲットを用いたスパッタリング法により、膜厚１０ｎｍのＩＧＺＯ膜を形成した。
成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気
下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０３９４】
イオン注入法によりＩＧＺＯ膜に、酸素イオンを注入した。なお、酸素イオンの注入条件
は加速電圧５ｋＶ、ドーズ量を２．５×１０１５ｉｏｎｓ／ｃｍ２とした。
【０３９５】
ドライエッチング法により、酸化物半導体膜をエッチング（エッチング条件：エッチング
ガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、ＩＣＰ電源電力４５０Ｗ、バ
イアス電力１００Ｗ、圧力１．９Ｐａ）して島状の酸化物半導体膜１２を形成した。
【０３９６】
次にＣＶＤ法によりゲート絶縁膜１３として酸化窒化シリコン膜を２０ｎｍ成膜した。
【０３９７】
ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜（成膜条件：
アルゴン及び窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．
６Ｐａ、電源電力１ｋＷ）及び膜厚７０ｎｍのタングステン膜（成膜条件：アルゴン（１
００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜した。
【０３９８】
窒化タンタル膜及びタングステン膜上にフォトリソグラフィ法によりレジストマスクを形
成した。レジストマスクは、露光により形成後、さらにスリミング工程を行い、チャネル
長方向の長さを７０ｎｍまで縮小した。
【０３９９】
ドライエッチング法により、窒化タンタル膜及びタングステン膜をエッチング（（第１エ
ッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：
５５ｓｃｃｍ）、ＩＣＰ電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）、
（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、電源電力２ｋＷ、
バイアス電力５０Ｗ、圧力０．６７Ｐａ））して島状の導電層を形成後、さらに側面をエ
ッチングして、チャネル長方向の長さが５８ｎｍのゲート電極層１４を形成した。
【０４００】
次に、絶縁膜としてゲート電極層１４上に、ＣＶＤ法により酸化窒化シリコン膜を成膜し
、該酸化窒化シリコン膜をドライエッチング法により、エッチングしてゲート電極層１４
の側面を覆う絶縁層を形成した。
【０４０１】
酸化物半導体膜１２、ゲート絶縁膜１３、ゲート電極層１４、側壁絶縁層上に、スパッタ
リング法により膜厚３０ｎｍのタングステン膜（成膜条件：アルゴン（８０ｓｃｃｍ）雰
囲気下、圧力０．８Ｐａ、電源電力１ｋＷ、基板温度２３０℃）を成膜した。
【０４０２】
次に、ドライエッチング法により、タングステン膜をエッチング（（エッチング条件：エ
ッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、
電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）して島状のタングステン膜
を形成した。
【０４０３】
次に、絶縁膜として酸化物半導体膜１２、ゲート絶縁膜１３、ゲート電極層１４、側壁絶
縁層、タングステン膜上に、スパッタリング法により酸化アルミニウム膜（成膜条件：ア
ルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４
Ｐａ、電源電力２．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温
度２５０℃）を７０ｎｍ成膜した。
【０４０４】
さらに、酸化アルミニウム膜上に、ＣＶＤ法により酸化窒化シリコン膜を４６０ｎｍ成膜
した（成膜条件：ＳｉＨ４：Ｎ２Ｏ＝２７ｓｃｃｎ：１０００ｓｃｃｍ、圧力１３３．３
Ｐａ、ＲＦ電源電力６０Ｗ、電源周波数１３．５６ＭＨｚ、シリコン基板とターゲットと
の間の距離を２０ｍｍ、基板温度３２５℃）。
【０４０５】
次に酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜に化学的機械研磨法
により研磨処理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性シリカ系スラリー、
スラリー温度室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピン
ドル）５１ｒｐｍ／５０ｒｐｍ）を行い、ゲート電極層１４上の酸化窒化シリコン膜、酸
化アルミニウム膜、及びタングステン膜を除去した。
【０４０６】
該研磨処理によって、タングステン膜を分断してソース電極層及びドレイン電極層を形成
した。
【０４０７】
ゲート電極層１４、ソース電極層、ドレイン電極層上に層間絶縁膜として、ＣＶＤ法によ
り酸化窒化シリコン膜を４００ｎｍ成膜した。層間絶縁膜形成後酸素雰囲気下、４００℃
で１時間熱処理を行った。
【０４０８】
ソース電極層、ドレイン電極層に達する開口を形成した。
【０４０９】
開口に、スパッタリング法により膜厚３００ｎｍのタングステン膜を形成し、該タングス
テン膜を、エッチングし、配線層を形成した。
【０４１０】
配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃１時間熱処理を行った。
【０４１１】
以上の工程で実施例トランジスタを作製した。
【０４１２】
実施例トランジスタのチャネル長方向の断面を切り出し、走査型透過電子顕微鏡（ＳＴＥ
Ｍ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃ
ｏｐｙ）により、実施例トランジスタの断面観察を行った。本実施例ではＳＴＥＭは「日
立超薄膜評価装置ＨＤ−２３００」（株式会社日立ハイテクノロジーズ製）を用いた。図
１５に実施例トランジスタの断面ＳＴＥＭ像を示す。図１５は、実施例トランジスタのチ
ャネル長方向の断面ＳＴＥＭ像であり、絶縁膜１１、酸化物半導体膜１２、ゲート絶縁膜
１３、及びゲート電極層１４が確認できる。
【０４１３】
実施例トランジスタの電気特性の評価を行った。
【０４１４】
図１６に、実施例トランジスタのドレイン電圧（Ｖｄ）が１Ｖにおけるゲート電圧（Ｖｇ
）−ドレイン電流（Ｉｄ）特性を示す。なお、図１６の電気特性は、実施例トランジスタ
においてチャネル長（Ｌ）が５８ｎｍの場合であり、測定範囲はゲート電圧−４Ｖ〜＋４
Ｖである。
【０４１５】
図１６に示すように実施例トランジスタにおいては、スイッチング素子としての電気特性
を示した。
【０４１６】
以上より、本実施例のトランジスタは、チャネル長５８ｎｍという微細な構造であっても
、スイッチング素子としての十分な電気特性を示すことが確認できた。
【符号の説明】
【０４１７】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁膜
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属間化合物領域
１２８    絶縁層
１３０    絶縁層
１３５    層間絶縁膜
１３６ａ    側壁絶縁層
１３６ｂ    側壁絶縁層
１４２ａ    電極層
１４２ｂ    電極層
１４４    酸化物半導体膜
１４６    ゲート絶縁膜
１４８    ゲート電極
１５０    絶縁膜
１５２    絶縁膜
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁膜
２５８    絶縁膜
２６０    配線
２６２    導電層
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁膜
４０２ａ    ゲート絶縁膜
４０２ｂ    ゲート絶縁膜
４０３    酸化物半導体膜
４０３ａ    ソース領域
４０３ｂ    ドレイン領域
４０３ｃ    チャネル形成領域
４０４ａ    低抵抗領域
４０４ｂ    低抵抗領域
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０７    絶縁膜
４０９    チャネル形成領域
４１０    絶縁膜
４１２    側壁絶縁層
４１２ａ    側壁絶縁層
４１２ｂ    側壁絶縁層
４１３    絶縁膜
４１４    絶縁膜
４１５    層間絶縁膜
４２０    トランジスタ
４２２    トランジスタ
４２３    側壁層
４２３ａ    側壁層
４２３ｂ    側壁層
４２４    トランジスタ
４２６    トランジスタ
４２８    トランジスタ
４３０    トランジスタ
４３６    絶縁膜
４３６ａ    絶縁膜
４３６ｂ    絶縁膜
４４０ａ    トランジスタ
４４０ｂ    トランジスタ
４４０ｃ    トランジスタ
４４０ｄ    トランジスタ
４４０ｅ    トランジスタ
４４０ｆ    トランジスタ
４９５ａ    配線層
４９５ｂ    配線層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
2018078298.tif 000020
【図２】
2018078298.tif 000021
【図３】
2018078298.tif 000022
【図４】
2018078298.tif 000023
【図５】
2018078298.tif 000024
【図６】
2018078298.tif 000025
【図７】
2018078298.tif 000026
【図８】
2018078298.tif 000027
【図９】
2018078298.tif 000028
【図１０】
2018078298.tif 000029
【図１１】
2018078298.tif 000030
【図１２】
2018078298.tif 000031
【図１３】
2018078298.tif 000032
【図１４】
2018078298.tif 000033
【図１５】
2018078298.tif 000034
【図１６】
2018078298.tif 000035
【図１７】
2018078298.tif 000036
【図１８】
2018078298.tif 000037
【図１９】
2018078298.tif 000038
【図２０】
2018078298.tif 000039
【手続補正書】
【提出日】平成29年12月21日(2017.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物半導体層と、ゲート絶縁層と、ゲート電極層と、ソース電極層と、ドレイン電極層と、を有し、
前記酸化物半導体層は、前記酸化物半導体層の側面でのみ前記ソース電極層および前記ドレイン電極層と接し、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極層と重なることを特徴とする半導体装置。
【請求項２】
酸化物半導体層と、ゲート絶縁層と、ゲート電極層と、ソース電極層と、ドレイン電極層と、を有し、
前記酸化物半導体層は、ソース領域と、ドレイン領域と、チャネル形成領域と、を有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間にあり、
前記ソース領域は、前記ソース領域の側面でのみ前記ソース電極層と接し、
前記ドレイン領域は、前記ドレイン領域の側面でのみ前記ドレイン電極層と接し、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極層と重なることを特徴とする半導体装置。