(57)【要約】【課題】放送信号が有する大容量の画像データを効率良く圧縮して保存する電子機器を提供する。【解決手段】放送信号は、チューナ及びＳＴＢ（セットトップボックス）を介することで、復号伸長され、復号伸長された信号（画像データ）を映像表示装置に入力することによって、該信号に基づく画像が表示される。該画像を効率良く圧縮して保存する手段として、エンコーダと、デコーダと、記憶装置と、を有する電子機器を用いる。チューナ及びＳＴＢから出力された画像データを、該エンコーダによって圧縮を行い、圧縮されたデータを該記憶装置によって保存する。画像データの再生表示は、該デコーダによって解凍して、解凍した画像データを映像表示装置に入力することで行われる。該エンコーダで行われる画像データの圧縮は、エンコーダが有するアナログ処理回路、又はニューラルネットワークが構築された半導体装置を用いることで行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
エンコーダと、記憶装置を有し、
前記エンコーダは、画像データを受信する機能を有し、
前記画像データは、第１フレーム画像と、第２フレーム画像と、を有し、
前記第１フレーム画像は、第１領域を有し、
前記第２フレーム画像は、第２領域を有し、
前記エンコーダは、
前記第１領域に基づいて第１電流を生成する機能と、
前記第２領域に基づいて第２電流を生成する機能と、
前記第１電流と前記第２電流との差分電流を生成する機能と、
前記差分電流に応じて、前記第１領域と前記第２領域とが一致又は類似するか否かを判定する機能と、
前記判定において、前記第１領域と前記第２領域とが一致又は類似する場合、前記第１領域と前記第２領域との間のベクトル量を取得する機能と、
前記ベクトル量を用いて、前記画像データに対して動き補償予測処理を行い、圧縮画像データを生成する機能と、を有し、
前記記憶装置は、前記圧縮画像データを記憶する機能を有することを特徴とする電子機器。
【請求項２】
請求項１において、
前記エンコーダは、メモリセルと、第１回路と、第２回路と、第１配線と、を有し、
前記メモリセルは、前記第１配線と電気的に接続され、
前記第１回路は、前記第１配線と電気的に接続され、
前記第２回路は、前記第１配線と電気的に接続され、
前記第１回路は、前記第１領域に基づく前記第１電流を前記第１配線に供給する機能と、前記第２領域に基づく前記第２電流を前記第１配線に供給する機能と、を有し、
前記メモリセルは、前記第１電流に応じた電荷を保持する機能と、前記電荷の保持量によって、前記第１配線から前記メモリセルに流れる前記第１電流を定電流として定める機能と、を有し、
前記第２回路は、前記定電流と、前記第２電流と、から前記差分電流を生成する機能を有することを特徴とする電子機器。
【請求項３】
請求項２において、
前記メモリセルは、第１乃至第３トランジスタと、容量素子と、を有し、
前記第１トランジスタのソース又はドレインの一方は、前記第２トランジスタのソース又はドレインの一方と、前記第３トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、前記容量素子の第１電極と電気的に接続され、
前記第１トランジスタのゲートは、前記第３トランジスタのソース又はドレインの他方と、前記容量素子の第２電極と、に電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記第１配線と電気的に接続されることを特徴とする電子機器。
【請求項４】
請求項３において、
前記第１乃至第３トランジスタの少なくともいずれか一は、チャネル形成領域に酸化物半導体を有することを特徴とする電子機器。
【請求項５】
請求項３、又は請求項４において、
前記第２回路は、第４乃至第６トランジスタと、を有し、
前記第４トランジスタのソース又はドレインの一方は、前記第５トランジスタのソース又はドレインの一方と、前記第６トランジスタのソース又はドレインの一方と、前記第６トランジスタのゲートと、に電気的に接続され、
前記第４トランジスタのソース又はドレインの他方は、前記第１配線と電気的に接続され、
前記第５トランジスタのソース又はドレインの他方は、前記第５トランジスタのゲートと電気的に接続されることを特徴とする電子機器。
【請求項６】
請求項５において、
前記第２回路は、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、を有し、
前記第１コンパレータの非反転入力端子は、前記第５トランジスタのソース又はドレインの他方と、前記第７トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１コンパレータの出力端子は、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第８トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の出力端子と、前記第１１トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第２コンパレータの非反転入力端子は、前記第６トランジスタのソース又はドレインの他方と、前記第９トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第２コンパレータの出力端子は、前記第９トランジスタのゲートと、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第１０トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の入力端子と電気的に接続され、  前記第７トランジスタ、及び前記第８トランジスタは、ｐチャネル型トランジスタであり、
前記第９トランジスタ、前記第１０トランジスタ、及び前記第１１トランジスタは、ｎチャネル型トランジスタであることを特徴とする電子機器。
【請求項７】
請求項５において、
前記第２回路は、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、を有し、
前記第１コンパレータの非反転入力端子は、前記第５トランジスタのソース又はドレインの他方と、前記第７トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第１コンパレータの出力端子は、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続され、
前記第２コンパレータの非反転入力端子は、前記第６トランジスタのソース又はドレインの他方と、前記第９トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第２コンパレータの出力端子は、前記第９トランジスタのゲートと、前記第１０トランジスタのゲートと、に電気的に接続され、
前記第１０トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の出力端子と、前記第１１トランジスタのソース又はドレインの一方と、に電気的に接続され、
前記第８トランジスタのソース又はドレインの一方は、前記第１カレントミラー回路の入力端子と、に電気的に接続され、
前記第７トランジスタ、及び前記第８トランジスタは、ｐチャネル型トランジスタであり、
前記第９トランジスタ、前記第１０トランジスタ、及び前記第１１トランジスタは、ｎチャネル型トランジスタであることを特徴とする電子機器。
【請求項８】
請求項２乃至請求項７のいずれか一において、
前記第１回路は、第１２トランジスタと、第２カレントミラー回路と、第２配線と、を有し、
前記第２カレントミラー回路の入力端子は、前記第１２トランジスタのソース又はドレインの一方と電気的に接続され、
前記第２カレントミラー回路の出力端子は、前記第１配線と電気的に接続され、
前記第１２トランジスタのゲートは、前記第２配線と電気的に接続され、
前記第２配線は、前記第１領域、又は前記第２領域に基づく電位が入力されることを特徴とする電子機器。
【請求項９】
エンコーダと、記憶装置を有し、
前記エンコーダは、画像データを受信する機能を有し、
前記画像データは、第１フレーム画像と、第２フレーム画像と、を有し、
前記第１フレーム画像は、第１領域を有し、
前記第２フレーム画像は、第２領域を有し、
前記エンコーダは、ニューラルネットワークが構築された半導体装置を有し、
前記ニューラルネットワークは、前記第１領域と前記第２領域とが一致又は類似するか否かを判定する機能を有し、
前記エンコーダは、
前記判定において、前記第１領域と前記第２領域とが一致又は類似する場合、前記第１領域と前記第２領域との間のベクトル量を取得する機能と、
前記ベクトル量を用いて、前記画像データに対して動き補償予測処理を行い、圧縮画像データを生成する機能と、を有し、
前記記憶装置は、前記圧縮画像データを記憶する機能を有することを特徴とする電子機器。
【請求項１０】
請求項９において、
前記半導体装置は、第１乃至第４回路と、を有し、
前記第１回路は、第１チャージポンプ回路と、第２チャージポンプ回路と、アナログメモリと、論理回路と、を有し、
前記第１チャージポンプ回路と前記第２チャージポンプ回路は、それぞれ第１トランジスタを有し、
前記第１トランジスタは、チャネル形成領域に酸化物半導体を有し、
前記論理回路は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、を有し、
前記第２回路は、第３入力端子と、第３出力端子と、を有し、
前記第２回路は、前記第３入力端子に入力された電流に応じた電位、又は第１入力電位の一方を前記第３出力端子に出力する機能を有し、
前記第３回路は、第４入力端子と、第４出力端子と、を有し、
前記第３回路は、前記第４入力端子に入力された電流に応じた電位、又は第２入力電位の一方を前記第４出力端子に出力する機能を有し、
前記第４回路は、第５入力端子と、第６入力端子と、第５出力端子と、を有し、
前記第４回路は、前記第５入力端子に入力された電位と、前記第６入力端子に入力された電位と、に応じた電流を前記第５出力端子に出力する機能を有し、
前記第１入力端子は、前記第５入力端子と、前記第３出力端子と、に電気的に接続され、
前記第２入力端子は、前記第４出力端子と電気的に接続され、
前記第１出力端子は、前記第１チャージポンプ回路と電気的に接続され、
前記第２出力端子は、前記第２チャージポンプ回路と電気的に接続され、
前記アナログメモリは、前記第１チャージポンプ回路と、前記第２チャージポンプ回路と、前記第６入力端子と、に電気的に接続され、
前記第５出力端子は、前記第４入力端子と電気的に接続されていることを特徴とする電子機器。
【請求項１１】
請求項１０において、
前記第４回路は、第２乃至第５トランジスタと、インバータと、を有し、
前記第２トランジスタの第１端子は、前記第３トランジスタの第１端子と電気的に接続され、
前記第４トランジスタの第１端子は、前記第５トランジスタの第１端子と電気的に接続され、
前記第５トランジスタのゲートは、前記インバータの出力端子と電気的に接続され、
前記第３トランジスタのゲートは、前記インバータの入力端子と、前記第５入力端子と、に電気的に接続され、
前記第４トランジスタのゲートは、前記第６入力端子と電気的に接続されることを特徴とする電子機器。
【請求項１２】
請求項１０又は請求項１１において、第５回路を有し、
前記第５回路は、第７入力端子と、第８入力端子と、第６出力端子と、を有し、
前記第５回路は、前記第７入力端子に入力された電位と、前記第８入力端子に入力された電位と、に応じた電流を前記第６出力端子に出力する機能を有し、
前記第７入力端子は、前記第２入力端子と、前記第４出力端子と、に電気的に接続され、
前記第８入力端子は、前記第６入力端子と、前記アナログメモリと、に電気的に接続され、
前記第６出力端子は、前記第３入力端子と電気的に接続されていることを特徴とする電子機器。
【請求項１３】
請求項１０乃至請求項１２のいずれか一において、
前記第２回路は、抵抗素子と、コンパレータと、フリップフロップ回路と、セレクタと、を有し、
前記フリップフロップ回路の出力端子は、前記セレクタの第１端子と電気的に接続され、
前記コンパレータの非反転入力端子は、前記抵抗素子と、前記第３入力端子と、に電気的に接続され、
前記コンパレータの出力端子は、前記セレクタの第２端子と電気的に接続され、
前記セレクタの出力端子は、前記第３出力端子と電気的に接続されることを特徴とする電子機器。
【請求項１４】
請求項１０乃至請求項１３のいずれか一において、
前記第１トランジスタは、バックゲートを有することを特徴とする電子機器。
【請求項１５】
請求項１０乃至請求項１４のいずれか一において、更に第６トランジスタを有し、
前記第６トランジスタ
の第１端子は、前記アナログメモリと電気的に接続されることを特徴とする電子機器。
【請求項１６】
請求項１乃至請求項１５のいずれか一において、
映像表示部を有することを特徴とする電子機器。
【請求項１７】
請求項１６において、
前記映像表示部は、第１表示領域と、第２表示領域と、を有し、
前記第１表示領域は、反射型素子を有し、
前記第２表示領域は、発光素子を有することを特徴とする電子機器。
【請求項１８】
請求項１乃至請求項１７のいずれか一に記載の電子機器を有するシステムであって、
アンテナと、チューナと、セットトップボックスを有し、
前記アンテナは、前記チューナと電気的に接続され、
前記チューナは、前記セットトップボックスと電気的に接続され、
前記セットトップボックスは、前記電子機器と電気的に接続され、
前記アンテナは、放送電波を受信して、前記放送電波を電気信号に変換する機能を有し、
前記チューナは、前記電気信号に含まれる放送信号を復調する機能を有し、
前記セットトップボックスは、前記放送信号に含まれる前記画像データを復号伸長する機能と、前記画像データを前記電子機器に送信する機能と、を有するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、電子機器、及び該電子機器を有するシステムに関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、コンバータ、エンコーダ、デコーダ、チューナ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
テレビジョン（ＴＶ）は、大画面化に伴い、高精細度の映像を視聴できることが望まれている。そのため、超高精細ＴＶ（ＵＨＤＴＶ）放送の実用化が推し進められている。超高解像度テレビジョン（ＵＨＤＴＶ）放送が推進されている日本国では、２０１５年に通信衛星（ＣＳ）及び光回線による４Ｋ放送サービスが開始されている。今後、放送衛星（ＢＳ）によるＵＨＤＴＶ（４Ｋ、８Ｋ）の試験放送の開始が予定されている。そのため、８Ｋ放送に対応するための各種の電子機器が開発されている（非特許文献１）。８Ｋの実用放送では、４Ｋ放送、２Ｋ放送（フルハイビジョン放送）も併用される予定である。
【０００４】
ところで、ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
【０００５】
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。また、非特許文献２には、ニューラルネットワークによる自己学習機能を備えたチップに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｓ．Ｋａｗａｓｈｉｍａ，  ｅｔ  ａｌ．，  ”１３．３−Ｉｎ．  ８Ｋ  Ｘ  ４Ｋ  ６６４−ｐｐｉ  ＯＬＥＤ  Ｄｉｓｐｌａｙ  Ｕｓｉｎｇ  ＣＡＡＣ−ＯＳ  ＦＥＴｓ，”  ＳＩＤ  ２０１４  ＤＩＧＥＳＴ，ｐｐ．６２７―６３０．
【非特許文献２】Ｙｕｔａｋａ  Ａｒｉｍａ  ｅｔ  ａｌ，”Ａ  Ｓｅｌｆ−Ｌｅａｒｎｉｎｇ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｃｈｉｐ  ｗｉｔｈ  １２５  Ｎｅｕｒｏｎｓ  ａｎｄ  １０Ｋ  Ｓｅｌｆ−Ｏｒｇａｎｉｚａｔｉｏｎ  Ｓｙｎａｐｓｅｓ．”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．２６，ＮＯ．４，  ＡＰＲＩＬ  １９９１，  ｐｐ．６０７−６１１
【発明の概要】
【発明が解決しようとする課題】
【０００７】
８Ｋ放送における映像符号化方式には、新たな規格Ｈ．２６５  ｜  ＭＰＥＧ−Ｈ  ＨＥＶＣ（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｖｉｄｅｏ  Ｃｏｄｉｎｇ）が採択されている。８Ｋ放送の映像の解像度（水平・垂直の画素数）は７６８０×４３２０であり、４Ｋ（３８４０×２１６０）の４倍、２Ｋ（１９２０×１０８０）の１６倍である。そのため、８Ｋ放送では大容量の画像データを取り扱う必要がある。
【０００８】
８Ｋ放送のような大容量の画像データを、限られた放送帯域で送信するためには、画像データを如何に圧縮（エンコード）するかが重要となっている。エンコーダでは、フレーム内予測（隣接画素間の差分データ取得）、フレーム間予測（フレーム間の各画素の差分データ取得）、動き補償予測（移動体の動きを予測して、当該移動体が移動した画像との各画素の差分データ取得）、直交変換（離散コサイン変換）、符号化などにより、画像データの圧縮を実現している。
【０００９】
リアルタイムで放送信号を送出する場合、画像データの圧縮を非常に効率良く実行する必要がある。つまり、８Ｋ放送で取り扱う大容量の画像データを送出するとき、高効率のエンコーダが必要となる。
【００１０】
一方、８Ｋ放送を視聴する場合、専用のテレビジョン装置が必要となる。また、８Ｋ放送を録画する場合は、専用の記憶装置も必要になる。特に、８Ｋ放送を録画する場合、記憶装置に解凍（デコード）した画像データを記録する構成では、大容量の画像データを扱うため、膨大な記憶容量が必要になる。また、記憶装置に圧縮（エンコード）された状態（デコードを行わない）で画像データを記録する構成においても、エンコードが不十分である場合、当該画像データが膨大となる可能性があるため、この場合も、記憶容量が大きい記憶装置が必要になる。
【００１１】
本発明の一態様は、新規な電子機器を提供することを課題の一つとする。又は、本発明の一態様は、新規な電子機器を有するシステムを提供することを課題の一とする。
【００１２】
又は、本発明の一態様は、大容量のデータを圧縮して記録するシステムを提供することを課題の一とする。又は、本発明の一態様は、大容量のデータを圧縮して記録する方法を提供することを課題の一とする。
【００１３】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【００１４】
（１）
本発明の一態様は、エンコーダと、記憶装置を有し、エンコーダは、画像データを受信する機能を有し、画像データは、第１フレーム画像と、第２フレーム画像と、を有し、第１フレーム画像は、第１領域を有し、第２フレーム画像は、第２領域を有し、エンコーダは、第１領域に基づいて第１電流を生成する機能と、第２領域に基づいて第２電流を生成する機能と、第１電流と第２電流との差分電流を生成する機能と、差分電流に応じて、第１領域と第２領域とが一致又は類似するか否かを判定する機能と、判定において、第１領域と第２領域とが一致又は類似する場合、第１領域と第２領域との間のベクトル量を取得する機能と、ベクトル量を用いて、画像データに対して動き補償予測処理を行い、圧縮画像データを生成する機能と、を有し、記憶装置は、圧縮画像データを記憶する機能を有することを特徴とする電子機器である。
【００１５】
（２）
又は、本発明の一態様は、前記（１）において、エンコーダは、メモリセルと、第１回路と、第２回路と、第１配線と、を有し、メモリセルは、第１配線と電気的に接続され、第１回路は、第１配線と電気的に接続され、第２回路は、第１配線と電気的に接続され、第１回路は、第１領域に基づく第１電流を第１配線に供給する機能と、第２領域に基づく第２電流を第１配線に供給する機能と、を有し、メモリセルは、第１電流に応じた電荷を保持する機能と、電荷の保持量によって、第１配線からメモリセルに流れる第１電流を定電流として定める機能と、を有し、第２回路は、定電流と、第２電流と、から差分電流を生成する機能を有することを特徴とする電子機器である。
【００１６】
（３）
又は、本発明の一態様は、前記（２）において、メモリセルは、第１乃至第３トランジスタと、容量素子と、を有し、第１トランジスタのソース又はドレインの一方は、第２トランジスタのソース又はドレインの一方と、第３トランジスタのソース又はドレインの一方と、に電気的に接続され、第１トランジスタのソース又はドレインの他方は、容量素子の第１電極と電気的に接続され、第１トランジスタのゲートは、第３トランジスタのソース又はドレインの他方と、容量素子の第２電極と、に電気的に接続され、第２トランジスタのソース又はドレインの他方は、第１配線と電気的に接続されることを特徴とする電子機器である。
【００１７】
（４）
又は、本発明の一態様は、前記（３）において、第１乃至第３トランジスタの少なくともいずれか一は、チャネル形成領域に酸化物半導体を有することを特徴とする電子機器である。
【００１８】
（５）
又は、本発明の一態様は、前記（３）又は前記（４）において、第２回路は、第４乃至第６トランジスタと、を有し、第４トランジスタのソース又はドレインの一方は、第５トランジスタのソース又はドレインの一方と、第６トランジスタのソース又はドレインの一方と、第６トランジスタのゲートと、に電気的に接続され、第４トランジスタのソース又はドレインの他方は、第１配線と電気的に接続され、第５トランジスタのソース又はドレインの他方は、第５トランジスタのゲートと電気的に接続されることを特徴とする電子機器である。
【００１９】
（６）
又は、本発明の一態様は、前記（５）において、第２回路は、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、を有し、第１コンパレータの非反転入力端子は、第５トランジスタのソース又はドレインの他方と、第７トランジスタのソース又はドレインの一方と、に電気的に接続され、第１コンパレータの出力端子は、第７トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続され、第８トランジスタのソース又はドレインの一方は、第１カレントミラー回路の出力端子と、第１１トランジスタのソース又はドレインの一方と、に電気的に接続され、第２コンパレータの非反転入力端子は、第６トランジスタのソース又はドレインの他方と、第９トランジスタのソース又はドレインの一方と、に電気的に接続され、第２コンパレータの出力端子は、第９トランジスタのゲートと、第１０トランジスタのゲートと、に電気的に接続され、第１０トランジスタのソース又はドレインの一方は、第１カレントミラー回路の入力端子と電気的に接続され、第７トランジスタ、及び第８トランジスタは、ｐチャネル型トランジスタであり、第９トランジスタ、第１０トランジスタ、及び第１１トランジスタは、ｎチャネル型トランジスタであることを特徴とする電子機器である。
【００２０】
（７）
又は、本発明の一態様は、前記（５）において、第２回路は、第７乃至第１１トランジスタと、第１コンパレータと、第２コンパレータと、第１カレントミラー回路と、を有し、第１コンパレータの非反転入力端子は、第５トランジスタのソース又はドレインの他方と、第７トランジスタのソース又はドレインの一方と、に電気的に接続され、第１コンパレータの出力端子は、第７トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続され、第２コンパレータの非反転入力端子は、第６トランジスタのソース又はドレインの他方と、第９トランジスタのソース又はドレインの一方と、に電気的に接続され、第２コンパレータの出力端子は、第９トランジスタのゲートと、第１０トランジスタのゲートと、に電気的に接続され、第１０トランジスタのソース又はドレインの一方は、第１カレントミラー回路の出力端子と、第１１トランジスタのソース又はドレインの一方と、に電気的に接続され、第８トランジスタのソース又はドレインの一方は、第１カレントミラー回路の入力端子と、に電気的に接続され、第７トランジスタ、及び第８トランジスタは、ｐチャネル型トランジスタであり、第９トランジスタ、第１０トランジスタ、及び第１１トランジスタは、ｎチャネル型トランジスタであることを特徴とする電子機器である。
【００２１】
（８）
又は、本発明の一態様は、前記（２）乃至（７）のいずれか一において、第１回路は、第１２トランジスタと、第２カレントミラー回路と、第２配線と、を有し、第２カレントミラー回路の入力端子は、第１２トランジスタのソース又はドレインの一方と電気的に接続され、第２カレントミラー回路の出力端子は、第１配線と電気的に接続され、第１２トランジスタのゲートは、第２配線と電気的に接続され、第２配線は、第１領域、又は第２領域に基づく電位が入力されることを特徴とする電子機器である。
【００２２】
（９）
又は、本発明の一態様は、エンコーダと、記憶装置を有し、エンコーダは、画像データを受信する機能を有し、画像データは、第１フレーム画像と、第２フレーム画像と、を有し、第１フレーム画像は、第１領域を有し、第２フレーム画像は、第２領域を有し、エンコーダは、ニューラルネットワークが構築された半導体装置を有し、ニューラルネットワークは、第１領域と第２領域とが一致又は類似するか否かを判定する機能を有し、エンコーダは、判定において、第１領域と第２領域とが一致又は類似する場合、第１領域と第２領域との間のベクトル量を取得する機能と、ベクトル量を用いて、画像データに対して動き補償予測処理を行い、圧縮画像データを生成する機能と、を有し、記憶装置は、圧縮画像データを記憶する機能を有することを特徴とする電子機器である。
【００２３】
（１０）
又は、本発明の一態様は、前記（９）において、半導体装置は、第１乃至第４回路と、を有し、第１回路は、第１チャージポンプ回路と、第２チャージポンプ回路と、アナログメモリと、論理回路と、を有し、第１チャージポンプ回路と第２チャージポンプ回路は、それぞれ第１トランジスタを有し、第１トランジスタは、チャネル形成領域に酸化物半導体を有し、論理回路は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、を有し、第２回路は、第３入力端子と、第３出力端子と、を有し、第２回路は、第３入力端子に入力された電流に応じた電位、又は第１入力電位の一方を第３出力端子に出力する機能を有し、第３回路は、第４入力端子と、第４出力端子と、を有し、第３回路は、第４入力端子に入力された電流に応じた電位、又は第２入力電位の一方を第４出力端子に出力する機能を有し、第４回路は、第５入力端子と、第６入力端子と、第５出力端子と、を有し、第４回路は、第５入力端子に入力された電位と、第６入力端子に入力された電位と、に応じた電流を第５出力端子に出力する機能を有し、第１入力端子は、第５入力端子と、第３出力端子と、に電気的に接続され、第２入力端子は、第４出力端子と電気的に接続され、第１出力端子は、第１チャージポンプ回路と電気的に接続され、第２出力端子は、第２チャージポンプ回路と電気的に接続され、アナログメモリは、第１チャージポンプ回路と、第２チャージポンプ回路と、第６入力端子と、に電気的に接続され、第５出力端子は、第４入力端子と電気的に接続されていることを特徴とする電子機器である。
【００２４】
（１１）
又は、本発明の一態様は、前記（１０）において、第４回路は、第２乃至第５トランジスタと、インバータと、を有し、第２トランジスタの第１端子は、第３トランジスタの第１端子と電気的に接続され、第４トランジスタの第１端子は、第５トランジスタの第１端子と電気的に接続され、第５トランジスタのゲートは、インバータの出力端子と電気的に接続され、第３トランジスタのゲートは、インバータの入力端子と、第５入力端子と、に電気的に接続され、第４トランジスタのゲートは、第６入力端子と電気的に接続されることを特徴とする電子機器である。
【００２５】
（１２）
又は、本発明の一態様は、前記（１０）又は前記（１１）において、第５回路を有し、第５回路は、第７入力端子と、第８入力端子と、第６出力端子と、を有し、第５回路は、第７入力端子に入力された電位と、第８入力端子に入力された電位と、に応じた電流を第６出力端子に出力する機能を有し、第７入力端子は、第２入力端子と、第４出力端子と、に電気的に接続され、第８入力端子は、第６入力端子と、アナログメモリと、に電気的に接続され、第６出力端子は、第３入力端子と電気的に接続されていることを特徴とする電子機器である。
【００２６】
（１３）
又は、本発明の一態様は、前記（１０）乃至（１２）のいずれか一において、第２回路は、抵抗素子と、コンパレータと、フリップフロップ回路と、セレクタと、を有し、フリップフロップ回路の出力端子は、セレクタの第１端子と電気的に接続され、コンパレータの非反転入力端子は、抵抗素子と、第３入力端子と、に電気的に接続され、コンパレータの出力端子は、セレクタの第２端子と電気的に接続され、セレクタの出力端子は、第３出力端子と電気的に接続されることを特徴とする電子機器である。
【００２７】
（１４）
又は、本発明の一態様は、前記（１０）乃至（１３）のいずれか一において、第１トランジスタは、バックゲートを有することを特徴とする電子機器である。
【００２８】
（１５）
又は、本発明の一態様は、前記（１０）乃至（１４）のいずれか一において、更に第６トランジスタを有し、第６トランジスタの第１端子は、アナログメモリと電気的に接続されることを特徴とする電子機器である。
【００２９】
（１６）
又は、本発明の一態様は、前記（１）乃至（１５）のいずれか一において、映像表示部を有することを特徴とする電子機器である。
【００３０】
（１７）
又は、本発明の一態様は、前記（１６）において、映像表示部は、第１表示領域と、第２表示領域と、を有し、第１表示領域は、反射型素子を有し、第２表示領域は、発光素子を有することを特徴とする電子機器である。
【００３１】
（１８）
又は、本発明の一態様は、前記（１）乃至（１７）のいずれか一に記載の電子機器を有するシステムであって、アンテナと、チューナと、セットトップボックスを有し、アンテナは、チューナと電気的に接続され、チューナは、セットトップボックスと電気的に接続され、セットトップボックスは、電子機器と電気的に接続され、アンテナは、放送電波を受信して、放送電波を電気信号に変換する機能を有し、チューナは、電気信号に含まれる放送信号を復調する機能を有し、セットトップボックスは、放送信号に含まれる画像データを復号伸長する機能と、画像データを電子機器に送信する機能と、を有するシステムである。
【発明の効果】
【００３２】
本発明の一態様によって、新規な電子機器を提供することができる。又は、本発明の一態様によって、新規な電子機器を有するシステムを提供することができる。
【００３３】
又は、本発明の一態様によって、大容量のデータを圧縮して記録するシステムを提供することができる。又は、本発明の一態様によって、大容量のデータを圧縮して記録する方法を提供することができる。
【００３４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００３５】
【図１】電子機器の構成例を示すブロック図。
【図２】電子機器の構成例を示すブロック図。
【図３】電子機器の動作例を示すブロック図。
【図４】電子機器の動作例を示すブロック図。
【図５】動き検出の動作例を説明するための図。
【図６】半導体装置の一例を示すブロック図。
【図７】半導体装置を構成する回路の一例を示す図。
【図８】半導体装置を構成する回路の一例を示す図。
【図９】半導体装置を構成する回路の一例を示す図。
【図１０】（Ａ）：半導体装置の動作を示すフローチャート。（Ｂ）、（Ｃ）：図１０（Ａ）のフローチャートについて補足説明するための図。
【図１１】半導体装置の動作を示すタイミングチャート。
【図１２】半導体装置の一例を示す図。
【図１３】半導体装置の一例を示す図。
【図１４】半導体装置を構成する回路の一例を示す図。
【図１５】半導体装置を構成する回路の一例を示す図。
【図１６】半導体装置を構成する回路の一例を示す図。
【図１７】半導体装置を構成する回路の一例を示す図。
【図１８】半導体装置を構成する回路の一例を示す図。
【図１９】半導体装置を構成する回路の一例を示す図。
【図２０】半導体装置を構成する回路の一例を示す図。
【図２１】半導体装置の動作例を示すフローチャート。
【図２２】半導体装置の動作例を示すフローチャート。
【図２３】半導体装置の動作例を示すフローチャート。
【図２４】電子機器と周辺機器との接続例を示す図。
【図２５】電子機器と周辺機器との接続例を示す図。
【図２６】電子機器の構成例を示すブロック図。
【図２７】表示領域に映す画像の処理を説明する図。
【図２８】表示装置の構成例を説明する模式図。
【図２９】表示装置の構成例を説明する、回路図及びタイミングチャート。
【図３０】表示装置の一例を示す斜視図。
【図３１】画素の構成例と、画素の透過部分と遮光部分を説明する図。
【図３２】表示装置の構成例を説明する断面図。
【図３３】表示装置の構成例を説明する断面図。
【図３４】表示装置の構成例を説明する断面図。
【図３５】画素の回路構成例を説明する図。
【図３６】画素の回路構成例を説明する図。
【図３７】画素の構成例を説明する上面図及び断面図。
【図３８】画素の構成例を説明する上面図及び断面図。
【図３９】トランジスタの構成例を示す上面図及び断面図。
【図４０】トランジスタの構成例を示す上面図及び断面図。
【図４１】トランジスタの構成例を示す上面図及び断面図。
【図４２】タッチセンサユニットの構成例を示す回路図と、外観の例を示す上面図。
【発明を実施するための形態】
【００３６】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴ（又はＯＳトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００３７】
（実施の形態１）
本実施の形態では、本発明の一態様である電子機器の構成と、該電子機器に備えるエンコーダ及びデコーダの構成と、について説明する。
【００３８】
＜電子機器＞
図１は、８Ｋ放送の録画が可能な電子機器と周辺機器の構成例を示している。電子機器８００は、信号入力部８０１と、映像音声出力部８０２と、受信部８０３と、Ｉ／Ｆ（インターフェース）８０４と、制御部８０５と、エンコーダ８０６と、デコーダ８０７と、記憶装置８０８と、再生部８０９と、スイッチＳＷ１乃至スイッチＳＷ３と、を有する。また、本構成例は、電子機器８００の周辺機器として、リモコン８１０と、映像表示部８２０と、アンテナ８３１と、チューナ８３２と、ＳＴＢ（セットトップボックス）８３３と、を有する。
【００３９】
アンテナ８３１は、チューナ８３２と、ＳＴＢ８３３と、を介して、電子機器８００の信号入力部８０１と電気的に接続されている。映像表示部８２０は、電子機器８００の映像音声出力部８０２と電気的に接続されている。リモコン８１０は、電子機器８００の受信部８０３に対して、赤外線、又は電波などの制御信号を送信する機能を有する。
【００４０】
アンテナ８３１は、人工衛星、又は電波塔からの放送電波を受信して、電気信号に変換する機能を有する。また、アンテナ８３１は、該電気信号をチューナに送信する機能を有する。
【００４１】
チューナ８３２は、該電気信号に含まれるチャンネルの信号を抽出して、放送信号として復調する機能を有する。また、チューナ８３２は、該放送信号をＳＴＢ８３３に送信する機能を有する。
【００４２】
ＳＴＢ８３３は、該放送信号を映像表示部８２０で視聴可能なデータに変換する機能を有する。例えば、放送信号が有する、画像データ、及び音声データが圧縮符号化されている場合は、ＳＴＢ８３３は、画像データ、及び音声データを復号伸長する。また、例えば、チューナ８３２で抽出したチャンネルの信号がデータ放送である場合は、ＳＴＢ８３３は、画像データ、及び音声データに加えて、視聴している番組に連動したデータを追加する。連動したデータとは、例えば、ニュース番組の場合、天気予報、地震速報などを伝える字幕、図形などが挙げられ、又は、視聴者参加型のクイズ番組の場合、問題とその選択肢などが挙げられる。ＳＴＢ８３３で、変換されたデータ（以後、第１データと呼称する。）は、電子機器８００の信号入力部８０１に送信される。
【００４３】
信号入力部８０１は、ＳＴＢ８３３から送られる第１データを受信する機能を有する。つまり、信号入力部８０１は、放送信号を受信するためのインターフェースとしての機能を有する。加えて、信号入力部８０１は、放送信号を、電子機器８００のスイッチＳＷ１の第１入力端子に送信する機能を有する。
【００４４】
なお、電子機器８００は、アンテナ８３１で受信した放送電波以外の信号を扱う構成としてもよい。例えば、外部入力８５０は、有線放送、外部メディアなどの信号とすることができ、当該信号を受信して、該信号の画像データ、及び音声データを、電子機器８００を介して、映像表示部８２０に出力する構成としてもよい。外部入力８５０として、入力されたデータ（以後、第２データと呼称する。）は、電子機器８００のスイッチＳＷ１の第２入力端子に送信される。
【００４５】
スイッチＳＷ１は、制御部８０５からの制御信号に基づいて、出力端子と、第１入力端子又は第２入力端子のどちらか一方と電気的に接続する機能を有する。つまり、スイッチＳＷ１は、第１データ、又は第２データのどちらか一方を選択して、出力端子に出力する。なお、スイッチＳＷ１の出力端子は、エンコーダ８０６と、スイッチＳＷ３の第１入力端子と、に電気的に接続されている。
【００４６】
第１データ、又は第２データを記録する（録画する）場合、スイッチＳＷ１の出力端子から出力された第１データ、又は第２データは、エンコーダ８０６によって圧縮処理される。圧縮されてデータ量を少なくした第１データ、及び第２データをそれぞれ第１圧縮データ、及び第２圧縮データと呼称する。エンコーダ８０６は、第１圧縮データ、又は、第２圧縮データを記憶装置８０８に送信する。
【００４７】
なお、エンコーダ８０６の圧縮処理には、後に説明する動き検出を行う半導体装置を使用するのが好ましい。
【００４８】
また、エンコーダ８０６には一時的に放送信号を記録する記憶装置を備えることがこのましい。リアルタイム性が要求される人工衛星、電波塔などによる放送信号の送信前に行われる圧縮処理と異なり、エンコーダ８０６による圧縮処理は、一時的に放送信号を記録するための記憶装置をエンコーダ８０６に備えることで、放送信号を一時的に記録しながら圧縮処理を行うことができる。これにより、エンコーダ８０６は、時間をかけて圧縮処理を行うことができるため、上述した動き検出、フレーム間予測などを精度良く実行できる場合がある。なお、エンコーダ８０６については、後に詳述する。
【００４９】
記憶装置８０８は、第１圧縮データ、及び第２圧縮データを記録する機能を有する。また、記憶装置８０８は、第１圧縮データ、又は第２圧縮データを読み出して、スイッチＳＷ２の第１入力端子に入力する機能を有する。なお、記憶装置８０８から読み出した第１圧縮データ、及び第２圧縮データをそれぞれ第１読み出しデータ、第２読み出しデータと呼称する。
【００５０】
記憶装置８０８として、ＨＤＤ（ハードディスクドライブ）、ＳＳＤ（ソリッドステートドライブ）などが挙げられる。また、記憶装置８０８は、記録メディアの書き込み装置としてもよく、記録メディアとしては、光ディスク、ビデオテープなどが挙げられる。
【００５１】
再生部８０９は、記録メディアの読み出し装置であり、記録メディアに保存された圧縮処理済みの画像データ、及び音声データを読み出す機能を有する。記録メディアから読み出した圧縮処理済みの画像データ、及び音声データを第３読み出しデータと呼称する。再生部８０９は、第３読み出しデータをスイッチＳＷ２の第２入力端子に入力する機能を有する。なお、記録メディアの具体例としては、記憶装置８０８の説明を参照する。
【００５２】
スイッチＳＷ２は、制御部８０５からの制御信号に基づいて、出力端子と、第１入力端子又は第２入力端子のどちらか一方と電気的に接続する機能を有する。つまり、スイッチＳＷ２は、記憶装置８０８から読み出したデータ（第１読み出しデータ、又は第２読み出しデータ）と、再生部８０９によって記録メディアから読み出した第３読み出しデータと、のどちらか一方を選択して、出力端子に出力する。なお、スイッチＳＷ２の出力端子は、デコーダ８０７と電気的に接続されている。
【００５３】
スイッチＳＷ２の出力端子から出力された圧縮処理済みのデータ（第１読み出しデータ乃至第３読み出しデータのいずれか一のデータ）はデコーダ８０７に入力される。デコーダ８０７では、該圧縮処理済みのデータを、復号伸長する機能を有する。なお、復号伸長した第１読み出しデータ乃至第３読み出しデータをそれぞれ第１内部再生データ乃至第３内部再生データと呼称する。デコーダ８０７は、第１内部再生データ乃至第３内部再生データをスイッチＳＷ３の第２入力端子に送信する。なお、デコーダ８０７については、後に詳述する。
【００５４】
スイッチＳＷ３は、制御部８０５からの制御信号に基づいて、出力端子と、第１入力端子又は第２入力端子のどちらか一方と電気的に接続する機能を有する。つまり、スイッチＳＷ３は、外部からの放送信号のデータ（第１データ、又は第２データ）と、内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）と、のどちらか一方を選択して、出力端子に出力する。なお、スイッチＳＷ３の出力端子は、映像音声出力部８０２と電気的に接続されている。
【００５５】
映像音声出力部８０２は、スイッチＳＷ３から送られる外部からの放送信号のデータ（第１データ、又は第２データ）、又は内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）の一方を受信する機能を有する。加えて、映像音声出力部８０２は、その受信したデータを映像表示部８２０に送信する機能を有する。
【００５６】
映像表示部８２０は、外部からの放送信号のデータ（第１データ、又は第２データ）、又は内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）に基づいて、画像データを視覚的に表示し、かつ音声データを再生する機能を有する。映像表示部８２０としては、例えば、テレビジョン装置、ディスプレイ、パーソナルコンピュータ（デスクトップ型、ノート型、タブレット型など）、携帯電話やスマートフォンなどを含む携帯情報端末など、表示装置を備える電子機器が挙げられる。特に、上述の電子機器は、８Ｋ、４Ｋなどの高解像度であることが好ましい。なお、外部からの放送信号のデータ（第１データ、又は第２データ）又は内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）の出力方法は、図１の構成に限定せず、例えば、画像データは、上述の電子機器に送信し、音声データは、別の電子機器、例えば、スピーカなどに送信する構成としてもよい。
【００５７】
ユーザが電子機器８００を操作する手段として、リモコン８１０を用いた方法がある。リモコン８１０は、ユーザの操作によって、電子機器８００に対して制御信号を送ることができる。該制御信号とは、例えば、映像音声出力部を介して出力するデータ（外部からの放送信号のデータ（第１データ、又は第２データ）、又は内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ））を選択する信号を指す。また、該制御信号とは、例えば、外部からの放送信号のデータ（第１データ、又は第２データ）を記録する信号を指す。また、該制御信号とは、例えば、内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）を選択した場合において、該データの再生、巻き戻し、早送り、停止などを行う信号、などを指す。前述したとおり、リモコン８１０から送信する制御信号は、例えば、赤外線、又は電波などがある。
【００５８】
また、ユーザが電子機器８００を操作する手段は、図１の構成に限定せず、例えば、電子機器８００に備わる入力キーなどによって、ユーザが直接電子機器８００を操作する方法とする構成としてもよい。
【００５９】
電子機器８００が有する受信部８０３は、リモコン８１０からの制御信号を受信する機能を有する。受信部８０３は、該制御信号を受信することで、該制御信号をＩ／Ｆ８０４に送信する機能を有する。
【００６０】
Ｉ／Ｆ８０４は、該制御信号を電気信号に変換して、制御部８０５に送信する機能を有する。
【００６１】
制御部８０５は、Ｉ／Ｆ８０４より送られた電気信号を解読し、該電気信号に基づいて、スイッチＳＷ１乃至スイッチＳＷ３を操作する機能を有する。つまり、制御部８０５は、映像音声出力部８０２を介して出力するデータの選択、又は、外部からの放送信号のデータの記録、を行うことができる。また、制御部８０５は、内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）を、映像音声出力部８０２を介して出力している場合において、再生データの再生、巻き戻し、早送り、又は停止などの動作を制御する機能を有してもよい。
【００６２】
なお、上述は、電子機器の一例として、電子機器８００の構成を説明したが、本発明の一態様は、これに限定されない。場合によって、又は、状況に応じて、電子機器８００の構成要素、構成要素同士の接続などを適宜変更することができる。例えば、ＳＴＢ８３３を、チューナ８３２に含めた構成としてもよいし、記憶装置８０８を、電子機器８００の内部に設けるのでなく、外付けの装置として別途設ける構成としてもよい。
【００６３】
また、例えば、発明の一態様の電子機器は、画像を表示する機能と、画像を録画する機能と、を有する構成としてもよい。その場合の構成例を図２に示す。電子機器９００は、８Ｋ放送の録画が可能な表示装置を示しており、図１に示す電子機器８００との違いは、電子機器８００の映像音声出力部８０２を除去して、映像表示部８２０を電子機器８００の内部に有した構成としている。つまり、図２に示す電子機器９００を適用することによって、録画機能を有する電子機器と、表示装置と、を一体化することができる。
【００６４】
＜エンコーダ＞
図３は、エンコーダ８０６で行われる処理、及びその順序を示したブロック図である。
【００６５】
エンコーダ８０６は、ブロック分割ＰＲＣ１１と、ＤＣＴ（離散コサイン変換）／ＤＳＴ（離散サイン変換）／量子化ＰＲＣ１２と、動き検出ＰＲＣ１６と、エントロピー符号化ＰＲＣ１８と、ローカルデコード処理ＬＤＰと、の処理を有する。ローカルデコード処理ＬＤＰは、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３と、画面内予測ＰＲＣ１４と、ループ内フィルタＰＲＣ１５と、動き補償予測ＰＲＣ１７と、の処理を有する。また、エンコーダ８０６は、スイッチＳＷ４を有し、スイッチＳＷ４は、処理の内容によって、２入力のうちどちらかを選択して出力する機能を有する。
【００６６】
エンコーダ８０６は、入力された画像信号８６１を、上記の処理によって、符号化信号８６２、及びローカルデコードデータ８６３を生成する。以下に、エンコーダ８０６のエンコード処理について、具体的に説明する。
【００６７】
ブロック分割ＰＲＣ１１は、エンコーダ８０６に入力された画像信号８６１（外部からの放送信号のデータ（第１データ、又は第２データ））を分割して、ブロックデータを生成する処理を有する。該ブロックデータは、圧縮処理を行うための単位データとなる。
【００６８】
ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２は、ブロック分割ＰＲＣ１１において、分割したブロックデータのそれぞれに対して、離散コサイン変換、又は離散サイン変換などの直交変換を行う処理を有する。また、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２は、該直交変換を行ったブロックデータに基づいて、量子化データを生成する処理を有する。量子化データとは、該直交変換されたブロックデータに含まれる画素値（例えば、輝度など）を離散化したデータである。
【００６９】
エントロピー符号化ＰＲＣ１８は、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２で生成された量子化データに対して、エントロピー符号化を行って、符号化信号８６２を生成する処理を有する。エントロピー符号化とは、統計的性質を利用して冗長度を削減する処理のことをいう。本処理によって生成された符号化信号８６２は、前述した第１圧縮データ、又は第２圧縮データに相当する。
【００７０】
また、エントロピー符号化ＰＲＣ１８を行った後に、ローカルデコード処理ＬＤＰを施したローカルデコードデータ８６３と、ブロックデータと、の差分を取得し、該差分に対して、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２を行うことで、画像信号８６１の圧縮率を高めることができる。
【００７１】
ここで、ローカルデコード処理ＬＤＰについて説明する。ローカルデコード処理ＬＤＰは、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２で生成された量子化データに対して、画面内予測（イントラ予測、又はフレーム内予測と呼ぶ場合がある。）による補正、又は動き補償予測（フレーム間予測と呼ぶ場合がある。）による補正を加える処理である。ローカルデコード処理ＬＤＰは、前述したとおり、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３と、画面内予測ＰＲＣ１４と、ループ内フィルタＰＲＣ１５と、動き補償予測ＰＲＣ１７と、の処理を有する。
【００７２】
逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３は、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２で生成された量子化データに対して、逆量子化し、かつ、逆離散コサイン変換又は逆離散サイン変換の逆直交変換を行って、逆量子化データを生成する処理を有する。
【００７３】
画面内予測ＰＲＣ１４は、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３で生成された逆量子化データにおいて、ある画素の画素値を、隣接する画素の画素値から推測して、決定する処理を有する。なお、この処理は、画像データの面内変化が緩やかな場合などに有効である。
【００７４】
ループ内フィルタＰＲＣ１５（デブロッキングフィルタと呼ぶ場合がある）は、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３で生成された逆量子化データに対して、フィルタリングする処理を有する。逆量子化データをフィルタリング処理することによって、ブロック分割ＰＲＣ１１などによって生じてしまった、逆量子化データに含まれるブロックノイズを除去することができる。ブロックノイズとは、ブロック分割ＰＲＣ１１などが行われた画像データにおいて、ブロック化した画像同士の境界で画像が不連続となる現象（一部の領域がモザイク状に見える現象）のことをいう。ブロックノイズを除去した逆量子化データをローカルデコードデータ８６３と呼称する。ループ内フィルタＰＲＣ１５は、後述する動き検出ＰＲＣ１６で、表示される画像に含まれる物体の移動を精度良く検出する場合において有効であるが、エンコーダ８０６は、ループ内フィルタＰＲＣ１５を行わない構成であってもよい。
【００７５】
動き検出ＰＲＣ１６は、ブロック分割したＰＲＣ１１によって生成されたブロックデータと、ループ内フィルタＰＲＣ１５によって生成されたローカルデコードデータ８６３（又は、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３で生成された逆量子化データ）と、から、表示される画像に含まれる物体の移動を検出する処理を有する。本処理によって、物体の移動が検出された場合、表示画像に含まれる物体の移動量をベクトル量として取得して、該ベクトル量を用いて動き補償予測ＰＲＣ１７を行うことができる。
【００７６】
動き補償予測ＰＲＣ１７は、ループ内フィルタＰＲＣ１５によって生成されたローカルデコードデータ８６３（又は、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３で生成された逆量子化データ）において、動き検出ＰＲＣ１６によって取得した物体の移動量のベクトル量と前フレームの表示画像とに基づいて、移動した後の物体を表現する画像を後フレームの表示画像として生成する機能を有する。
【００７７】
特に、動き補償予測ＰＲＣ１７を行う場合、その処理に必要な画像の比較処理及びパターン抽出は、実施の形態２で説明するアナログ処理回路を有する半導体装置、又はニューラルネットワークを構築した半導体装置を用いるのが好ましい。
【００７８】
なお、画面内予測ＰＲＣ１４、又は動き補償予測ＰＲＣ１７は、繰り返し行われる。スイッチＳＷ４によって、画面内予測ＰＲＣ１４、又は動き補償予測ＰＲＣ１７のどちらか一方の補正を選択して、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ１３で生成された逆量子化データに該補正を加える。
【００７９】
また、上述の画面内予測ＰＲＣ１４、又は動き補償予測ＰＲＣ１７のどちらか一方の補正のループを行って得られたローカルデコードデータ８６３は、ブロック分割ＰＲＣ１１から出力されるブロックデータとの差分計算に用いられる。つまり、ブロックデータに対して、該補正が行われる。該補正の行われたブロックデータ（差分のデータ）は、ＤＣＴ／ＤＳＴ／量子化ＰＲＣ１２によって、量子化される。
【００８０】
＜デコーダ＞
図４は、デコーダ８０７で行われる処理、及びその順序を示したブロック図である。
【００８１】
デコーダ８０７は、エントロピー復号ＰＲＣ２１と、逆ＤＣＴ（逆離散コサイン変換）／逆ＤＳＴ（逆離散サイン変換）／逆量子化ＰＲＣ２２と、画面内予測ＰＲＣ２３と、動き補償予測ＰＲＣ２４と、ループ内フィルタＰＲＣ２５と、の処理を有する。また、デコーダ８０７は、スイッチＳＷ５を有し、スイッチＳＷ５は、処理の内容によって、２入力のうちどちらかを選択して出力する機能を有する。
【００８２】
デコーダ８０７は、入力された符号化信号８６２を、上記の処理によって、復号画像信号８６４を生成する。以下に、デコーダ８０７のデコード処理について、具体的に説明する。
【００８３】
エントロピー復号ＰＲＣ２１は、デコーダ８０７に入力された符号化信号８６２（圧縮処理済みのデータ（第１読み出しデータ乃至第３読み出しデータのいずれか一のデータ））を、エントロピー復号データに変換する処理を有する。
【００８４】
逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ２２は、エントロピー復号ＰＲＣ２１で生成されたエントロピー復号データにおいて、逆量子化し、かつ、逆離散コサイン変換又は逆離散サイン変換の逆直交変換を行って、逆量子化データを生成する処理を有する。
【００８５】
ループ内フィルタＰＲＣ２５は、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ２２で生成された逆量子化データに対して、フィルタリングを行い、復号画像信号８６４（第１内部再生データ乃至第３内部再生データのいずれか一のデータ）を生成する処理を有する。
【００８６】
また、復号画像信号８６４に画面内予測の補正を加える場合、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ２２で生成された逆量子化データに対して、画面内予測ＰＲＣ２３が行われる。画面内予測ＰＲＣ２３については、画面内予測ＰＲＣ１４の記載を参照する。
【００８７】
また、復号画像信号８６４に動き補償予測の補正を加える場合、復号画像信号８６４に対して、動き補償予測ＰＲＣ２４が行われる。動き補償予測ＰＲＣ２４については、動き補償予測ＰＲＣ１７を参照する。
【００８８】
特に、動き補償予測ＰＲＣ２４を行う場合、その処理に必要な画像の比較処理及びパターン抽出は、実施の形態２で説明するアナログ処理回路を有する半導体装置、又はニューラルネットワークを構築した半導体装置を用いるのが好ましい。
【００８９】
なお、画面内予測ＰＲＣ２３、又は動き補償予測ＰＲＣ２４は、繰り返し行われる。スイッチＳＷ５によって、画面内予測ＰＲＣ２３、又は動き補償予測ＰＲＣ２４のどちらか一方の補正を選択して、逆ＤＣＴ／逆ＤＳＴ／逆量子化ＰＲＣ２２で生成された逆量子化データに該補正を加える。再度補正を繰り返す場合は、画面内予測ＰＲＣ２３、又はループ内フィルタＰＲＣ２５と動き補償予測ＰＲＣ２４の処理を行う。補正が完了した場合は、補正された逆量子化データに基づいて、ループ内フィルタＰＲＣ２５によって、復号画像信号８６４が生成され、復号画像信号８６４はデコーダ８０７から出力される。
【００９０】
上述した処理動作を行うことができるエンコーダ８０６、及びデコーダ８０７を電子機器８００に備えることによって、データの書き込みが速く、データの比較が効率良く行うことができる電子機器８００を実現することができる。
【００９１】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００９２】
（実施の形態２）
本実施の形態では、実施の形態１で説明したエンコーダの、動き検出ＰＲＣ１６及び動き補償予測ＰＲＣ１７を行うための回路（半導体装置）の構成について説明する。
【００９３】
＜物体の動きの検出例＞
初めに、表示画像が有する物体の動きを検出する方法の一例を、図５を用いて説明する。
【００９４】
図５は、画像データに対して物体の動き検出のアルゴリズムを説明するものである。
【００９５】
図５（Ａ）は、画像データ１０を示し、画像データ１０は、三角形１１及び円１２を有する。図５（Ｂ）は、画像データ２０を示し、画像データ２０は、画像データ１０が有する三角形１１及び円１２が右上方向に移動した画像データとする。
【００９６】
図５（Ｃ）の画像データ３０は、画像データ１０から三角形１１及び円１２を含む領域３１を抽出する操作を示している。画像データ３０は、抽出した領域３１の左上のマスを基準（０，０）とし、左右方向及び上下方向の位置を示す数値を添字として、画像データ１０に付したものである。ここで、図５（Ｃ）で抽出した領域３１を、図５（Ｅ）に示す。
【００９７】
図５（Ｄ）の画像データ４０は、画像データ２０から一領域を切り出して、領域４１を複数抽出する操作を示している。画像データ４０は、画像データ３０に付した左右方向及び上下方向の位置を示す数値を、画像データ２０にも付したものである。つまり、画像データ３０、及び画像データ４０から、領域３１がどの位置に移動したかを変位（移動ベクトル）で表すことができる。図５（Ｆ）は、抽出した複数の領域４１の一部を示している。
【００９８】
領域４１の複数抽出の動作後では、物体の動きを検出するため、領域３１を複数の領域４１と順次比較する動作が行われる。この動作によって、領域３１と移動ベクトル（１，−１）の領域４１とが一致していると判定され、かつ領域３１と移動ベクトル（１，−１）以外の領域４１とが不一致になっていると判定される。これにより、領域３１から領域４１への移動ベクトル（１，−１）を取得することができる。
【００９９】
なお、本明細書では、上述の領域３１のデータを第１のデータと表記する場合があり、上述の複数の領域４１の一のデータを第２のデータと表記する場合がある。
【０１００】
なお、図５では、４×４からなる領域で、抽出、比較、そして検出の動作を行っているが、本動作例では、領域の大きさはこれに限定されない。抽出する画像データの大きさに合わせて適宜領域を変更する構成にしてもよい。例えば、３×５からなる領域で抽出、比較、そして検出の動作を行ってもよい。また、マスを形成する画素の数についても限定せず、例えば、１０ピクセル×１０ピクセルを１マスとしてもよいし、１ピクセルを１マスとして定義して領域を構成してもよい。また、例えば、５ピクセル×１０ピクセルを１マスとして定義して領域を構成してもよい。
【０１０１】
なお、映像の内容によっては、領域３１に含まれる画像データが変化する場合がある。例えば、領域３１に含まれる三角形１１又は円１２が、画像データ４０では拡大、又は縮小している場合がある。また、例えば、領域３１に含まれる三角形１１又は円１２が、画像データ４０では回転している場合がある。この場合、領域３１と複数の領域４１との比較でどの程度一致しているかをアナログ値（以後、一致度という場合がある）で算出して、一致度が最大となる場合の変位（移動ベクトル）を求める構成が有効である。そのためには、領域３１と複数の領域４１とで特徴抽出などにより物体が同一であることを確認する構成であることが好ましい。なお、領域３１の画像データから、領域３１が該移動ベクトル方向に移動した画像データを生成し、当該画像データと複数の領域４１との差分を取得することで、動き補償予測が可能となる。また、領域３１の画像データの移動量が画素ピッチの整数倍に一致しない場合、領域３１と複数の領域４１との比較で一致度をアナログ値で検出し、一致度がピークとなる変位を推測し、これを物体の変位（移動ベクトル）として検出する構成が可能である。
【０１０２】
＜半導体装置の構成例１＞
図６に、上述した動き検出を行う半導体装置の一例を示す。半導体装置１０００は、メモリセルアレイ１００と、アナログ処理回路２００と、書き込み回路３００と、行ドライバ４００と、を有する。メモリセルアレイ１００は、行ドライバ４００と電気的に接続され、書き込み回路３００は、アナログ処理回路２００を介して、メモリセルアレイ１００と電気的に接続されている。
【０１０３】
メモリセルアレイ１００は、メモリセル１０１［１，１］乃至メモリセル１０１［ｍ，ｎ］を有している。具体的には、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ個（ｎは１以上の整数である。）、合計ｍ×ｎ個のメモリセル１０１が行列状に設けられている。メモリセル１０１［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）は、配線ＷＲ［ｉ］、及び配線ＷＷ［ｉ］を介して、行ドライバ４００と電気的に接続され、配線ＢＬ［ｊ］を介して、アナログ処理回路２００、及び書き込み回路３００と電気的に接続されている。
【０１０４】
アナログ処理回路２００は、整流回路２０１［１］乃至整流回路２０１［ｎ］と、比較回路２０２と、を有している。整流回路２０１［ｊ］は、配線ＢＬ［ｊ］と、配線ＣＡと、配線Ｓ［＋］と、配線Ｓ［−］と、に電気的に接続されている。比較回路２０２は、配線ＣＭと、配線Ｓ［＋］と、配線Ｓ［−］と、に電気的に接続されている。
【０１０５】
書き込み回路３００は、電流源回路３０１［１］乃至電流源回路３０１［ｎ］を有している。電流源回路３０１［ｊ］は、配線ＢＬ［ｊ］と電気的に接続され、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］（ｓは１以上の整数である。）と電気的に接続されている。
【０１０６】
行ドライバ４００は、配線ＷＡと、配線ＲＡと、配線ＷＥと、配線ＲＥと、に電気的に接続されている。
【０１０７】
なお、図６では、メモリセル１０１［１，１］、メモリセル１０１［ｍ，１］、メモリセル１０１［１，ｎ］、メモリセル１０１［ｍ，ｎ］、メモリセル１０１［ｉ，ｊ］、整流回路２０１［１］、整流回路２０１［ｎ］、整流回路２０１［ｊ］、電流源回路３０１［１］、電流源回路３０１［ｎ］、電流源回路３０１［ｊ］、行ドライバ４００、配線ＷＲ［１］、配線ＷＲ［ｍ］、配線ＷＲ［ｉ］、配線ＷＷ［１］、配線ＷＷ［ｍ］、配線ＷＷ［ｉ］、配線ＢＬ［１］、配線ＢＬ［ｎ］、配線ＢＬ［ｊ］、配線Ｄ［１，１］、配線Ｄ［１，ｓ］、配線Ｄ［ｎ，１］、配線Ｄ［ｎ，ｓ］、配線Ｄ［ｊ，１］、配線Ｄ［ｊ，ｓ］、配線ＷＡ、配線ＲＡ、配線ＷＥ、配線ＲＥ、配線ＣＡ、配線ＣＭ、配線Ｓ［＋］、配線Ｓ［−］のみ記載しており、それ以外の回路、配線、符号については省略している。
【０１０８】
＜＜メモリセル１０１＞＞
次に、メモリセル１０１［１，１］乃至メモリセル１０１［ｍ，ｎ］の回路構成について、図７（Ａ）を用いて説明する。
【０１０９】
図７（Ａ）に示すメモリセル１０１は、メモリセル１０１［１，１］乃至メモリセル１０１［ｍ，ｎ］のそれぞれの回路構成を示し、トランジスタＴｒ１乃至トランジスタＴｒ３と、容量素子Ｃ１と、を有している。なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、ｎチャネル型のトランジスタである。
【０１１０】
配線ＢＬは、図６の配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれか一に相当し、配線ＷＷは、図６の配線ＷＷ［１］乃至配線ＷＷ［ｍ］のいずれか一に相当し、配線ＷＲは、図６の配線ＷＲ［１］乃至配線ＷＲ［ｍ］のいずれか一に相当する。
【０１１１】
トランジスタＴｒ１のソース又はドレインの一方は、トランジスタＴｒ２のソース又はドレインの一方と、トランジスタＴｒ３のソース又はドレインの一方と、に電気的に接続されている。トランジスタＴｒ１のソース又はドレインの他方は、容量素子Ｃ１の第１端子と、配線ＶＬと、に電気的に接続されている。トランジスタＴｒ１のゲートは、容量素子Ｃ１の第２端子と、トランジスタＴｒ３のソース又はドレインの他方と、に電気的に接続されている。トランジスタＴｒ２のソース又はドレインの他方は、配線ＢＬと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＷＲと電気的に接続されている。トランジスタＴｒ３のゲートは、配線ＷＷと電気的に接続されている。なお、配線ＶＬは後述する配線ＶＨの電位よりも低い電位を与える配線である。
【０１１２】
なお、トランジスタＴｒ１乃至トランジスタＴｒ３は、実施の形態６で述べるＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて低い特性を有するので、リーク電流が原因による、容量素子Ｃ１の第２端子側に保持したデータの劣化を抑制することができる。
【０１１３】
＜＜整流回路２０１＞＞
続いて、整流回路２０１［１］乃至整流回路２０１［ｎ］の回路構成について、図７（Ｂ）を用いて説明する。
【０１１４】
図７（Ｂ）に示す整流回路２０１は、整流回路２０１［１］乃至整流回路２０１［ｎ］のいずれかの構成を示し、トランジスタＴｒ４乃至トランジスタＴｒ６を有している。なお、トランジスタＴｒ４乃至トランジスタＴｒ６は、ｎチャネル型のトランジスタである。
【０１１５】
配線ＢＬは、図６の配線ＢＬ［１］乃至配線ＢＬ［ｎ］のいずれかを示している。配線Ｓ［＋］及び配線Ｓ［−］は、後述する比較回路２０２と電気的に接続されている。
【０１１６】
トランジスタＴｒ４のソース又はドレインの一方は、トランジスタＴｒ５のソース又はドレインの一方と、トランジスタＴｒ６のソース又はドレインの一方と、トランジスタＴｒ６のゲートと、に電気的に接続されている。トランジスタＴｒ４のソース又はドレインの他方は、配線ＢＬと電気的に接続されている。トランジスタＴｒ４のゲートは、配線ＣＡと電気的に接続されている。トランジスタＴｒ５のソース又はドレインの他方は、トランジスタＴｒ５のゲートと、配線Ｓ［−］と、に電気的に接続されている。トランジスタＴｒ６のソース又はドレインの他方は、配線Ｓ［＋］と電気的に接続されている。
【０１１７】
＜＜比較回路２０２＞＞
続いて、比較回路２０２の回路構成について、図７（Ｃ）を用いて説明する。
【０１１８】
図７（Ｃ）に示す比較回路２０２は、トランジスタＴｒ７乃至トランジスタＴｒ１３と、コンパレータＣＭＰ［−］と、コンパレータＣＭＰ［＋］と、を有している。なお、トランジスタＴｒ７、トランジスタＴｒ８、トランジスタＴｒ１１、及びトランジスタＴｒ１２は、ｐチャネル型のトランジスタであり、トランジスタＴｒ９、トランジスタＴｒ１０、及びトランジスタＴｒ１３は、ｎチャネル型のトランジスタである。
【０１１９】
コンパレータＣＭＰ［−］の反転入力端子は、配線Ｖｒｅｆ［−］と電気的に接続され、コンパレータＣＭＰ［−］の非反転入力端子は、トランジスタＴｒ７のソース又はドレインの一方と、配線Ｓ［−］と、に電気的に接続され、コンパレータＣＭＰ［−］の出力端子は、トランジスタＴｒ７のゲートと、トランジスタＴｒ８のゲートと、に電気的に接続されている。
【０１２０】
コンパレータＣＭＰ［＋］の反転入力端子は、配線Ｖｒｅｆ［＋］と電気的に接続され、コンパレータＣＭＰ［＋］の非反転入力端子は、トランジスタＴｒ９のソース又はドレインの一方と、配線Ｓ［＋］と、に電気的に接続され、コンパレータＣＭＰ［＋］の出力端子は、トランジスタＴｒ９のゲートと、トランジスタＴｒ１０のゲートと、に電気的に接続されている。
【０１２１】
トランジスタＴｒ７のソース又はドレインの他方は、配線ＶＤＤと電気的に接続され、トランジスタＴｒ８のソース又はドレインの一方は、トランジスタＴｒ１２のソース又はドレインの一方と、トランジスタＴｒ１３のソース又はドレインの一方と、配線ＣＭと、に電気的に接続され、トランジスタＴｒ８のソース又はドレインの他方は、配線ＶＤＤと電気的に接続されている。トランジスタＴｒ１２のソース又はドレインの他方は、配線ＶＤＤと電気的に接続され、トランジスタＴｒ１２のゲートは、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１１のソース又はドレインの一方と、トランジスタＴｒ１０のソース又はドレインの一方と、に電気的に接続されている。トランジスタＴｒ１１のソース又はドレインの他方は、配線ＶＤＤと電気的に接続されている。トランジスタＴｒ９のソース又はドレインの他方は、配線ＶＳＳと電気的に接続され、トランジスタＴｒ１０のソース又はドレインの他方は、配線ＶＳＳと電気的に接続されている。トランジスタＴｒ１３のソース又はドレインの他方は、配線ＶＳＳ１と電気的に接続され、トランジスタＴｒ１３のゲートは、配線ＢＩＡＳと電気的に接続されている。
【０１２２】
配線ＶＤＤは、高レベル電位を与える配線であり、配線ＶＳＳは、配線ＶＤＤの電位よりも低い電位（以下、低レベル電位と言う場合がある）を与える配線であり、配線ＶＳＳ１は、配線ＶＤＤの電位よりも低い電位を与える配線である。なお、配線ＶＳＳの電位は、配線ＶＳＳ１の電位よりも低い電位であってもよいし、高い電位であってもよい。又は、配線ＶＳＳの電位と配線ＶＳＳ１の電位は、同じ電位であってもよい。
【０１２３】
比較回路２０２の動作については後に詳述するが、比較回路２０２は、配線Ｓ［−］又は配線Ｓ［＋］の少なくともどちらかに電流が流れている場合において、配線ＣＭに低レベル電位よりも高い電位を出力する。また、配線Ｓ［−］又は配線Ｓ［＋］に流れる電流量が大きいほど配線ＣＭに出力される電位は高くなる。
【０１２４】
なお、比較回路２０２は、図７（Ｃ）に示した回路構成に限定されない。例えば、図８に示す比較回路２０３の構成であっても良い。
【０１２５】
比較回路２０３は、トランジスタＴｒ７乃至トランジスタＴｒ１３と、コンパレータＣＭＰ［−］と、コンパレータＣＭＰ［＋］と、を有している。なお、トランジスタＴｒ７、トランジスタＴｒ８、トランジスタＴｒ１３は、ｐチャネル型のトランジスタであり、トランジスタＴｒ９乃至トランジスタＴｒ１２は、ｎチャネル型のトランジスタである。
【０１２６】
コンパレータＣＭＰ［−］の反転入力端子は、配線Ｖｒｅｆ［−］と電気的に接続され、コンパレータＣＭＰ［−］の非反転入力端子は、トランジスタＴｒ７のソース又はドレインの一方と、配線Ｓ［−］と、に電気的に接続され、コンパレータＣＭＰ［−］の出力端子は、トランジスタＴｒ７のゲートと、トランジスタＴｒ８のゲートと、に電気的に接続されている。
【０１２７】
コンパレータＣＭＰ［＋］の反転入力端子は、配線Ｖｒｅｆ［＋］と電気的に接続され、コンパレータＣＭＰ［＋］の非反転入力端子は、トランジスタＴｒ９のソース又はドレインの一方と、配線Ｓ［＋］と、に電気的に接続され、コンパレータＣＭＰ［＋］の出力端子は、トランジスタＴｒ９のゲートと、トランジスタＴｒ１０のゲートと、に電気的に接続されている。
【０１２８】
配線Ｖｒｅｆ［−］は、コンパレータＣＭＰ［−］の反転入力端子に対して、参照電位を与える配線であり、配線Ｖｒｅｆ［＋］は、コンパレータＣＭＰ［＋］の反転入力端子に対して、参照電位を与える配線である。
【０１２９】
トランジスタＴｒ９のソース又はドレインの他方は、配線ＶＳＳと電気的に接続され、トランジスタＴｒ１０のソース又はドレインの一方は、トランジスタＴｒ１２のソース又はドレインの一方と、トランジスタＴｒ１３のソース又はドレインの一方と、配線ＣＭと、に電気的に接続され、トランジスタＴｒ１０のソース又はドレインの他方は、配線ＶＳＳと電気的に接続されている。トランジスタＴｒ１２のソース又はドレインの他方は、配線ＶＳＳと電気的に接続され、トランジスタＴｒ１２のゲートは、トランジスタＴｒ１１のゲートと、トランジスタＴｒ１１のソース又はドレインの一方と、トランジスタＴｒ８のソース又はドレインの一方と、に電気的に接続されている。トランジスタＴｒ１１のソース又はドレインの他方は、配線ＶＳＳと電気的に接続されている。トランジスタＴｒ７のソース又はドレインの他方は、配線ＶＤＤと電気的に接続され、トランジスタＴｒ８のソース又はドレインの他方は、配線ＶＤＤと電気的に接続されている。トランジスタＴｒ１３のソース又はドレインの他方は、配線ＶＤＤ１と電気的に接続され、トランジスタＴｒ１３のゲートは、配線ＢＩＡＳと電気的に接続されている。
【０１３０】
配線ＶＤＤ１は、配線ＶＳＳよりも高い電位を与える配線である。なお、配線ＶＤＤ１の電位は、配線ＶＤＤの電位よりも低い電位であってもよいし、高い電位であってもよい。又は、配線ＶＤＤの電位と配線ＶＤＤ１の電位は、同じ電位であってもよい。
【０１３１】
比較回路２０３は、配線Ｓ［−］又は配線Ｓ［＋］の少なくともどちらかに電流が流れている場合において、配線ＣＭに高レベル電位よりも低い電位を出力する。また、配線Ｓ［−］又は配線Ｓ［＋］に流れる電流量が大きいほど配線ＣＭに出力される電位は低くなる。つまり、比較回路２０３の出力は比較回路２０２の出力と異なるが、比較回路２０３を用いても配線Ｓ［−］又は配線Ｓ［＋］に流れる電流の有無の判断を行うことができる。
【０１３２】
ところで、比較回路２０２において、トランジスタＴｒ１１、トランジスタＴｒ１２、及び配線ＶＤＤによって、カレントミラー回路ＣＭＣ１が構成されている。つまり、トランジスタＴｒ１０がオン状態であるとき、トランジスタＴｒ１１のソース−ドレイン間に流れる電流と等しい電流が、トランジスタＴｒ１２のソース−ドレイン間に流れる。なお、カレントミラー回路ＣＭＣ１は、トランジスタＴｒ１１、トランジスタＴｒ１２、及び配線ＶＤＤよって構成される回路に限定せず、入力側と出力側との電流値が等しくなる回路構成であれば、その回路に代替しても良い。
【０１３３】
＜＜電流源回路３０１＞＞
続いて、電流源回路３０１［１］乃至電流源回路３０１［ｎ］の回路構成について、図７（Ｄ）を用いて説明する。
【０１３４】
図７（Ｄ）に示す電流源回路３０１は、電流源回路３０１［１］乃至電流源回路３０１［ｎ］のいずれかの構成を示し、トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［ｓ］と、トランジスタＴｒ１５と、トランジスタＴｒ１６と、を有している。なお、トランジスタＴｒ１５、及びトランジスタＴｒ１６は、ｐチャネル型のトランジスタであり、トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［ｓ］は、ｎチャネル型のトランジスタである。なお、トランジスタＴｒ１４［１］と、トランジスタＴｒ１４［ｋ］と、のチャネル幅の比は、１：２ｋ−１とする（ｋは１以上かつｓ以下の整数である。）。
【０１３５】
トランジスタＴｒ１４［ｋ］のゲートは、配線Ｄ［ｋ］と電気的に接続され、トランジスタＴｒ１４［ｋ］のソース又はドレインの一方は、トランジスタＴｒ１５のソース又はドレインの一方と、トランジスタＴｒ１５のゲートと、トランジスタＴｒ１６のゲートと、に電気的に接続され、トランジスタＴｒ１４［ｋ］のソース又はドレインの他方は、配線ＶＬと電気的に接続されている。トランジスタＴｒ１５のソース又はドレインの他方は、配線ＶＨと電気的に接続されている。トランジスタＴｒ１６のソース又はドレインの一方は、配線ＢＬと電気的に接続され、トランジスタＴｒ１６のソース又はドレインの他方は、配線ＶＨと電気的に接続されている。
【０１３６】
配線ＶＨは、配線ＶＬの電位及び配線ＶＳＳの電位よりも高い電位を有する。加えて、配線ＶＬは、メモリセル１０１に接続されている配線ＶＬと同じ電位を与える配線である。配線ＶＨ及び配線ＶＬには、それぞれ半導体装置１０００が動作する所望の電位を印加すればよい。
【０１３７】
なお、図７（Ｄ）では、トランジスタＴｒ１４［１］、トランジスタＴｒ１４［ｋ］、トランジスタＴｒ１４［ｓ］、トランジスタＴｒ１５、トランジスタＴｒ１６、配線Ｄ［１］、配線Ｄ［ｋ］、配線Ｄ［ｓ］、配線ＶＬ、配線ＶＨ、配線ＢＬ、後述するカレントミラー回路ＣＭＣ２のみ図示しており、それ以外の符号は省略している。
【０１３８】
また、トランジスタＴｒ１４［１］と、トランジスタＴｒ１４［ｋ］と、のチャネル幅の比を１：２ｋ−１とせず、同じチャネル長、同じチャネル幅のトランジスタを｛２ｓ−１｝個設けて、ｋ列目に２ｋ−１個該トランジスタを並列に接続した回路を有し、全部でｓ列の該回路を有する構成としてもよい。その場合の電流源回路を、図９に示す。電流源回路３０２は、トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［２ｓ−１］と、トランジスタＴｒ１５と、トランジスタＴｒ１６と、を有している。なお、トランジスタＴｒ１５、及びトランジスタＴｒ１６は、ｐチャネル型のトランジスタであり、トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［２ｓ−１］は、ｎチャネル型のトランジスタである。なお、図９では、トランジスタＴｒ１４［１］、トランジスタＴｒ１４［２］、トランジスタＴｒ１４［３］、トランジスタＴｒ１４［４］、トランジスタＴｒ１４［５］、トランジスタＴｒ１４［６］、トランジスタＴｒ１４［７］、トランジスタＴｒ１４［２ｓ−１］、トランジスタＴｒ１４［２ｓ−１］、トランジスタＴｒ１５、トランジスタＴｒ１６、配線Ｄ［１］、配線Ｄ［２］、配線Ｄ［３］、配線Ｄ［ｓ］、配線ＶＬ、配線ＶＨ、配線ＢＬ、後述するカレントミラー回路ＣＭＣ２のみ図示しており、それ以外の符号は省略している。
【０１３９】
トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［２ｓ−１］のそれぞれのソース又はドレインの一方は、トランジスタＴｒ１５のソース又はドレインの一方と、トランジスタＴｒ１５のゲートと、トランジスタＴｒ１６のゲートと、に電気的に接続され、トランジスタＴｒ１４［２ｋ−１］乃至トランジスタＴｒ１４［２ｋ−１］のゲートは、配線Ｄ［ｋ］と電気的に接続され、トランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［２ｓ−１］のソース又はドレインの他方は、配線ＶＬと電気的に接続されている。トランジスタＴｒ１５のソース又はドレインの他方は、配線ＶＨと電気的に接続されている。トランジスタＴｒ１６のソース又はドレインの一方は、配線ＢＬと電気的に接続され、トランジスタＴｒ１６のソース又はドレインの他方は、配線ＶＨと電気的に接続されている。
【０１４０】
なお、配線Ｄ［１］乃至配線Ｄ［ｓ］の表記について、本明細書では、ｊ列目の電流源回路３０１［ｊ］の有する配線Ｄ［１］乃至配線Ｄ［ｓ］を、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］と記載することとする。
【０１４１】
ところで、電流源回路３０１及び電流源回路３０２において、トランジスタＴｒ１５、トランジスタＴｒ１６、及び配線ＶＨによって、カレントミラー回路ＣＭＣ２が構成されている。つまり、トランジスタＴｒ１５のソース又はドレインの一方に入力された電流と等しい電流が、トランジスタＴｒ１６のソース又はドレインの一方に出力される。なお、カレントミラー回路ＣＭＣ２は、トランジスタＴｒ１５、トランジスタＴｒ１６、及び配線ＶＨよって構成される回路に限定せず、入力側と出力側との電流値が等しくなる回路構成であれば、その回路に代替しても良い。
【０１４２】
＜＜行ドライバ４００＞＞
続いて、行ドライバ４００について説明する。
【０１４３】
図６に示す行ドライバ４００は、メモリセルアレイ１００の有するいずれかの行を選択する機能を有する。行ドライバ４００がメモリセルアレイ１００の有する一の行を選択することによって、該行に存在するｎ個のメモリセル１０１にデータの書き込み、読み出しを行うことができる。図７（Ａ）のメモリセル１０１の構成では、メモリセル１０１にデータを書き込む場合、該当する行の配線ＷＲ、及び配線ＷＷに高レベル電位を印加する必要がある。また、メモリセル１０１からデータを読み出す場合、該当する行の配線ＷＲに高レベル電位を印加すればよい。
【０１４４】
行ドライバ４００は、配線ＷＲ［ｉ］と配線ＷＷ［ｉ］によって、メモリセル１０１［ｉ，１］乃至メモリセル１０１［ｉ，ｎ］と電気的に接続されている。そして、行ドライバ４００には、外部から配線ＷＡ、配線ＲＡ、配線ＷＥ、配線ＲＥが接続されている。配線ＷＡ、配線ＲＡ、配線ＷＥ、及び配線ＲＥは、外部から行ドライバ４００へ制御信号を送るための配線である。具体的には、配線ＷＡは、書き込みアドレス信号を送る配線であり、配線ＲＡは、読み出しアドレス信号を送る配線であり、配線ＷＥは、書き込みイネーブル信号を送る配線であり、配線ＲＥは、読み出しイネーブル信号を送る配線である。行ドライバ４００は、配線ＷＡ、配線ＲＡ、配線ＷＥ、及び配線ＲＥの信号に応じて、メモリセルアレイ１００の何れかの行を選択することができる。
【０１４５】
なお、行ドライバ４００の接続構成は、図６に限定しない。メモリセルアレイ１００の有する何れかの行を選択する機能を有する回路であれば、該回路を行ドライバ４００の代替として半導体装置１０００を構成してもよい。
【０１４６】
＜半導体装置の動作例１＞
次に、半導体装置１０００の動作例について説明する。
【０１４７】
＜＜フローチャート＞＞
図１０は、図６に示した半導体装置１０００の動作例を示すフローチャートとそのフローチャートの補足説明をするための図を示している。ここでは、上述した物体の動き検出の一例の方法が、構成例で述べた半導体装置１０００においてどのように動作するのかを、図１０（Ａ）のフローチャートを用いて、説明する。なお、図１０（Ａ）のフローチャートは、半導体装置１０００のｊ列目にある電流源回路３０１［ｊ］、整流回路２０１［ｊ］、及びメモリセル１０１［ｉ，ｊ］について着目し、比較する画像データとして、図５（Ｅ）に示す領域３１と、図５（Ｆ）に示す領域４１の（−２，−１）を用いている。なお、領域３１と、領域４１の有する画素数は、１列にｓ個、１行にｎ個、合計ｓ×ｎ個とする。
【０１４８】
ステップ１Ｓにおいて、半導体装置１０００に領域３１のデータが入力される。具体的には、電流源回路３０１［ｊ］の配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］の各配線に、領域３１のｊ列目の画素列（図１０（Ｂ）の画素列３１［ｊ］）が有するそれぞれの画素の値に対応したデータが入力される。配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］に画素列３１［ｊ］に対応したデータが入力されることで、画素列３１［ｊ］に一意に対応する電流ｉｂ［ｊ］が生成され、電流源回路３０１［ｊ］から配線ＢＬ［ｊ］へ、電流ｉｂ［ｊ］が流れる。電流ｉｂ［ｊ］は、メモリセル１０１［ｉ，ｊ］に供給される。
【０１４９】
ステップ２Ｓでは、ステップ１Ｓで生成された電流ｉｂ［ｊ］によって、メモリセル１０１［ｉ，ｊ］の有する容量素子Ｃ１の第２端子に電荷が保持される。なお、電流ｉｂ［ｊ］よりもメモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１が流し得る電流量が大きい場合、容量素子Ｃ１の第２端子の電位が低下する。電流ｉｂ［ｊ］とメモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１が流し得る電流量が等しくなったとき、容量素子Ｃ１の第２端子の電位が一定となる。また、電流ｉｂ［ｊ］よりもメモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１が流し得る電流量が小さい場合、容量素子Ｃ１の第２端子の電位が上昇し、電流ｉｂ［ｊ］とメモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１が流し得る電流量が等しくなったとき、容量素子Ｃ１の第２端子の電位が一定となる。
【０１５０】
メモリセル１０１［ｉ，ｊ］は、容量素子Ｃ１の第２端子の電位が一定となったときに、そのときの電荷を保持する。そして、この保持した電荷量によって、メモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１が流し得る電流量が決まる。つまり、電流ｉｂ［ｊ］によってメモリセル１０１［ｉ，ｊ］に電荷が保持されたとき、トランジスタＴｒ１が流し得る電流量は、電流ｉｂ［ｊ］となる。
【０１５１】
ステップ３Ｓにおいて、半導体装置１０００に複数の領域４１の一が入力される。例えば、ここでの領域４１の一は、領域４１（−２，−１）のデータであるとする。ステップ３Ｓでは、電流源回路３０１［ｊ］の配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］の各配線に、領域４１（−２，−１）のｊ列目の画素列（図１０（Ｃ）の画素列４１［ｊ］）が有するそれぞれの画素の値に対応したデータが入力される。配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］に画素列４１［ｊ］に対応したデータが入力されることで、画素列４１［ｊ］に一意に対応する電流ｉｃ［ｊ］が生成され、電流源回路３０１［ｊ］から配線ＢＬ［ｊ］へ、電流ｉｃ［ｊ］が流れる。
【０１５２】
ステップ４Ｓでは、ステップ３Ｓで生成された電流ｉｃ［ｊ］がメモリセル１０１［ｉ，ｊ］のトランジスタＴｒ１のソース−ドレイン間に流れようとする。ここで、トランジスタＴｒ１のソース−ドレイン間に流れる電流量は、ステップ２Ｓにて保持された電荷量によって決まる。すなわち、トランジスタＴｒ１のソース−ドレイン間に流れる電流量は、電流ｉｂ［ｊ］となる。ここで、電流ｉｂ［ｊ］よりも電流ｉｃ［ｊ］が大きい場合、トランジスタＴｒ１のソース−ドレイン間に流れていかない余剰電流は、整流回路２０１［ｊ］に吐き出し電流として流れる。また、電流ｉｂ［ｊ］よりも電流ｉｃ［ｊ］が小さい場合、整流回路２０１［ｊ］から配線ＢＬ［ｊ］への吸い込み電流が発生し、該吸い込み電流が電流ｉｃ［ｊ］を補って、トランジスタＴｒ１のソース−ドレイン間に流れる。つまり、電流ｉｂ［ｊ］と電流ｉｃ［ｊ］に差分が生じたとき、配線ＢＬ［ｊ］から整流回路２０１［ｊ］に吐き出される電流、又は整流回路２０１［ｊ］から配線ＢＬ［ｊ］に吸い込まれる電流が発生する（以後、これらの電流をまとめて差分電流と呼ぶこととする）。差分電流が比較回路２０２に入出力されることによって、比較回路２０２は一致度というアナログ値を出力する。
【０１５３】
ここで、ｊの取り得る整数、すなわち１以上かつｎ以下を満たす整数全てに対して、ステップ１Ｓ乃至ステップ４Ｓを行うことで、領域３１の全ての画素列のデータと領域４１（−２，−１）の全ての画素列のデータによって生成される全ての差分電流が比較回路２０２に供給される。これにより、領域３１と領域４１（−２，−１）の一致度を取得することでき、該一致度から領域３１と領域４１（−２，−１）との比較結果を得ることができる。
【０１５４】
上述では、領域４１（−２，−１）を比較データとして取り上げたが、本発明の一態様の半導体装置の動作例では、複数ある領域４１を領域３１と順次比較を行っていく。つまり、複数の領域４１の数だけ、ステップ３Ｓとステップ４Ｓを繰り返し、領域４１の各画像データの一致度を取得していき、移動ベクトルを取得する。なお、領域３１と領域４１の一の一致度を取得するたびに、配線ＣＭから出力されるアナログ値をリセットする必要がある。その場合は、配線ＢＩＡＳに高レベル電位を与えて、トランジスタＴｒ１３をオン状態として、配線ＣＭに配線ＶＳＳ１の電位を出力させて、初期化させればよい。
【０１５５】
なお、図１０で説明した半導体装置の動作では、領域３１と、領域４１の有する画素数を１列にｓ個、１行にｎ個、合計ｓ×ｎ個としたが、本発明の一態様の半導体装置の動作例は、これに限定されない。例えば、領域３１と、領域４１の有する画素数は、１列にｓ個未満、１行にｎ個未満であってもよい。この場合、配線Ｄ［１］乃至配線Ｄ［ｓ］のうち使用しない配線に画像データが流れないようにし、電流源回路３０１［１］乃至電流源回路３０１［ｎ］のうち使用しない回路を動作させない構成とすればよい。また、例えば、領域３１と、領域４１の有する画素数は、１列にｓ＋１個以上、１行にｎ＋１個以上であってもよい。この場合、必要に応じて電流源回路３０１の配線Ｄの数を増やし、かつ電流源回路３０１を増やした半導体装置１０００を構成すればよい。
【０１５６】
＜＜タイミングチャート＞＞
図１１は、半導体装置１０００の動作例を示すタイミングチャートである。本実施の形態において、配線ＶＨは高（Ｈ）レベル電位、配線ＶＬは低（Ｌ）レベル電位としている。
【０１５７】
配線ＷＲ［１］乃至配線ＷＲ［ｍ］、及び配線ＷＷ［１］乃至配線ＷＷ［ｍ］には、高レベル電位又は低レベル電位が印加される。図１１では、高レベル電位をＨｉｇｈ、低レベル電位をＬｏｗと表記している。
【０１５８】
図１１のタイミングチャートでは、時刻Ｔ１から時刻Ｔ１４までにおける、配線ＷＲ［１］、配線ＷＲ［２］、配線ＷＲ［ｍ］、配線ＷＷ［１］、配線ＷＷ［２］、配線ＷＷ［ｍ］、Ｄ［１，１］、Ｄ［１，２］、Ｄ［１，ｓ］、配線ＣＡ、及び配線ＣＭの電位の変化を示している。なお、図１１では、配線ＣＡ及び配線ＣＭに印加される高レベル電位をＨｉｇｈ，低レベル電位をＬｏｗと表記している。加えて、図１１のタイミングチャートでは、時刻Ｔ１から時刻Ｔ１４までにおける、ｉｂ［１］、ｉｃ［１］、ｉｂ［２］、ｉｃ［２］、ｉｂ［ｎ］、ｉｃ［ｎ］、Ｉ−、Ｉ＋の電流の変化を示している。
【０１５９】
ｉｂ［ｊ］は、配線ＢＬ［ｊ］からメモリセル１０１［１，ｊ］乃至メモリセル１０１［ｍ，ｊ］の何れかに流れる電流を示す。ｉｃ［ｊ］は、電流源回路３０１［ｊ］から配線ＢＬ［ｊ］へ流れる電流を示す。Ｉ−は、配線Ｓ［−］に流れる電流を示し、Ｉ＋は、配線Ｓ［＋］に流れる電流を示す。
【０１６０】
〔時刻Ｔ１から時刻Ｔ３まで〕
時刻Ｔ１から時刻Ｔ２までにおいて、メモリセルアレイ１００に、配線ＷＲ［１］からの高レベル電位と、配線ＷＲ［２］乃至配線ＷＲ［ｍ］からの低レベル電位と、配線ＷＷ［１］からの高レベル電位と、配線ＷＷ［２］乃至配線ＷＷ［ｍ］からの低レベル電位と、が入力される。このため、メモリセルアレイ１００のメモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］の有するトランジスタＴｒ２及びトランジスタＴｒ３がそれぞれオン状態となる。
【０１６１】
加えて、電流源回路３０１［１］に、配線Ｄ［１，１］からのデータＰ［１，１］−１の電位（信号）と、配線Ｄ［１，２］からのデータＰ［１，２］−１の電位（信号）と、配線Ｄ［１，ｈ］からのデータＰ［１，ｈ］−１の電位（信号）と、配線Ｄ［１，ｓ］からのデータＰ［１，ｓ］−１の電位（信号）が入力される（ｈは、３以上ｓ未満の整数であり、配線Ｄ［１，ｈ］は図１１に図示しない）。
【０１６２】
同様に、電流源回路３０１［２］乃至電流源回路３０１［ｎ］にも電位（信号）が入力される。つまり、電流源回路３０１［ｊ］に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］のデータＰ［ｊ，１］−１乃至データＰ［ｊ，ｓ］−１の電位（信号）が入力される。同時に、アナログ処理回路２００に、配線ＣＡから低レベル電位が入力される。このため、トランジスタＴｒ４は、非導通状態となるため、配線Ｓ［−］及び配線Ｓ［＋］に電流は流れない。
【０１６３】
このとき、電流源回路３０１［１］は、配線Ｄ［１，１］乃至配線Ｄ［１，ｓ］から供給されるデータＰ［１，１］−１乃至データＰ［１，ｓ］−１に一意に対応する電流を配線ＢＬ［１］に供給する。同様に、電流源回路３０１［ｊ］も、それぞれデータＰ［ｊ，１］−１乃至データＰ［ｊ，ｓ］−１に一意に対応する電流を配線ＢＬ［ｊ］に供給する。なお、電流源回路３０１におけるトランジスタＴｒ１４［１］乃至トランジスタＴｒ１４［ｓ］、トランジスタＴｒ１５、トランジスタＴｒ１６は飽和領域で動作する範囲でゲート電圧が印加されるものとする。
【０１６４】
メモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］の有するトランジスタＴｒ２、及びトランジスタＴｒ３がオン状態であるため、電流源回路３０１［１］乃至電流源回路３０１［ｎ］から、それぞれ配線ＢＬ［１］乃至配線ＢＬ［ｎ］を介して、メモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］に電流が流れる。その結果、メモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］の有するトランジスタＴｒ１のソース又はドレインの一方と、容量素子Ｃ１の第２端子が同じ電位となる。
【０１６５】
時刻Ｔ２から時刻Ｔ３までにおいて、配線ＷＲ［１］を高レベル電位のままにして、配線ＷＷ［１］を低レベル電位にする。このため、メモリセルアレイ１００のメモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］の有するトランジスタＴｒ２がオン状態、トランジスタＴｒ３がオフ状態となる。このとき、メモリセル１０１［１，１］乃至メモリセル１０１［１，ｎ］の有する容量素子Ｃ１によって電位が保持される。つまり、時刻Ｔ１から時刻Ｔ３までにおいて、メモリセル１０１［１，１］に、データＰ［１，１］−１乃至データＰ［１，ｓ］−１に一意に対応する電位が保持される。同様に、メモリセル１０１［１，ｊ］に、データＰ［ｊ，１］−１乃至データＰ［ｊ，ｓ］−１に一意に対応する電位が保持される。
【０１６６】
時刻Ｔ１から時刻Ｔ３までにおいて、電流源回路３０１［ｊ］からの電流は、すべてメモリセル１０１［１，ｊ］に流れるため、ｉｂ［ｊ］とｉｃ［ｊ］は等しくなる。つまり、図１１のタイミングチャートに示すとおり、ｉｂ［１］とｉｃ［１］の電流値は等しくなり、ｉｂ［２］とｉｃ［２］の電流値は等しくなり、ｉｂ［ｎ］とｉｃ［ｎ］の電流値は等しくなる。
【０１６７】
〔時刻Ｔ３から時刻Ｔ８まで〕
時刻Ｔ３から時刻Ｔ５までにおいて、時刻Ｔ１から時刻Ｔ３までの動作と同様に、メモリセル１０１［２，ｊ］にデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に一意に対応する電位が書き込まれる。
【０１６８】
時刻Ｔ３から時刻Ｔ５までの動作を具体的に説明する。時刻Ｔ３から時刻Ｔ４までにおいて、メモリセルアレイ１００に、配線ＷＲ［１］からの低レベル電位と、配線ＷＲ［２］からの高レベル電位と、配線ＷＲ［３］乃至配線ＷＲ［ｍ］からの低レベル電位と、配線ＷＷ［１］からの低レベル電位と、配線ＷＷ［２］からの高レベル電位と、配線ＷＷ［３］乃至配線ＷＷ［ｍ］からの低レベル電位と、が入力される。このため、メモリセルアレイ１００のメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２がオン状態、トランジスタＴｒ３がオン状態となる。
【０１６９】
加えて、電流源回路３０１［１］に、配線Ｄ［１，１］からのデータＰ［１，１］−２の電位（信号）と、配線Ｄ［１，２］からのデータＰ［１，２］−２の電位（信号）と、配線Ｄ［１，ｈ］からのデータＰ［１，ｈ］−２の電位（信号）と、配線Ｄ［１，ｓ］からのデータＰ［１，ｓ］−２の電位（信号）が入力される。
【０１７０】
同様に、電流源回路３０１［２］乃至電流源回路３０１［ｎ］にも電位（信号）が入力される。つまり、電流源回路３０１［ｊ］に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］のデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２の電位（信号）が入力される。アナログ処理回路２００には、時刻Ｔ３以前から引き続き配線ＣＡから低レベル電位が入力される。このため、トランジスタＴｒ４は、非導通状態となるため、配線Ｓ［−］及び配線Ｓ［＋］に電流は流れない。
【０１７１】
このとき、電流源回路３０１［１］は、配線Ｄ［１，１］乃至配線Ｄ［１，ｓ］から供給されるデータＰ［１，１］−２乃至データＰ［１，ｓ］−２に一意に対応する電流を配線ＢＬ［１］に供給する。同様に、電流源回路３０１［ｊ］も、それぞれデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に一意に対応する電流を配線ＢＬ［ｊ］に供給する。
【０１７２】
メモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２、及びトランジスタＴｒ３がオン状態であるため、電流源回路３０１［１］乃至電流源回路３０１［ｎ］から、それぞれ配線ＢＬ［１］乃至配線ＢＬ［ｎ］を介して、メモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］に電流が流れる。その結果、メモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ１のソース又はドレインの一方と、容量素子Ｃ１の第２端子が同じ電位となる。
【０１７３】
時刻Ｔ４から時刻Ｔ５までにおいて、配線ＷＲ［２］を高レベル電位のままにして、配線ＷＷ［２］を低レベル電位にする。このため、メモリセルアレイ１００のメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２がオン状態、トランジスタＴｒ３がオフ状態となる。このとき、メモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有する容量素子Ｃ１によって電位が保持される。つまり、時刻Ｔ３から時刻Ｔ５までにおいて、メモリセル１０１［２，１］に、データＰ［１，１］−２乃至データＰ［１，ｓ］−２に一意に対応する電位が保持される。同様に、メモリセル１０１［２，ｊ］に、データＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に一意に対応する電位が保持される。
【０１７４】
時刻Ｔ３から時刻Ｔ５までにおいて、電流源回路３０１［ｊ］からの電流は、すべてメモリセル１０１［２，ｊ］に流れるため、ｉｂ［ｊ］とｉｃ［ｊ］は等しくなる。つまり、図１１のタイミングチャートに示すとおり、ｉｂ［１］とｉｃ［１］の電流値は等しくなり、ｉｂ［２］とｉｃ［２］の電流値は等しくなり、ｉｂ［ｎ］とｉｃ［ｎ］の電流値は等しくなる。
【０１７５】
時刻Ｔ５から時刻Ｔ６までの動作は、時刻Ｔ１から時刻Ｔ３までの動作、及び時刻Ｔ３から時刻Ｔ５までの動作と同様に、メモリセル１０１［ｇ，ｊ］（ｇは３以上ｍ−１以下の整数である。）に、データＰ［ｊ，１］−ｇ乃至データＰ［ｊ，ｓ］−ｇに一意に対応する電位が保持される。そして、時刻Ｔ６から時刻Ｔ８までの動作によって、メモリセル１０１［ｍ，ｊ］に、データＰ［ｊ，１］−ｍ乃至データＰ［ｊ，ｓ］−ｍに一意に対応する電位が保持される。なお、時刻Ｔ６では、メモリセル１０１［ｍ，ｊ］を選択するために、配線ＷＷ［ｍ］に高レベル電位が印加される。
【０１７６】
時刻Ｔ５から時刻Ｔ８までのｉｂ［ｊ］とｉｃ［ｊ］の電流は、時刻Ｔ１から時刻Ｔ３までの動作、及び時刻Ｔ３から時刻Ｔ５までの動作と同様に、等しくなる。つまり、図１１のタイミングチャートに示すとおり、ｉｂ［１］とｉｃ［１］の電流値は等しくなり、ｉｂ［２］とｉｃ［２］の電流値は等しくなり、ｉｂ［ｎ］とｉｃ［ｎ］の電流値は等しくなる。
【０１７７】
〔時刻Ｔ１０から時刻Ｔ１４まで〕
時刻Ｔ１０から時刻Ｔ１４までの期間は、図５において、メモリセルアレイ１００に保存された画像データ１０に含まれる三角形１１及び円１２が、画像データ２０において移動した変位（移動ベクトル）を算出する動作を示している。具体的には、領域３１と、複数の領域４１とで比較を行い、それらの一致度をアナログ値で出力して、領域３１の変位（移動ベクトル）を算出する。なお、ここではメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］に保存された情報を領域３１（第１データ）とする。
【０１７８】
時刻Ｔ１０から時刻Ｔ１１までにおいて、メモリセルアレイ１００に、配線ＷＲ［１］からの低レベル電位と、配線ＷＲ［２］からの高レベル電位と、配線ＷＲ［３］乃至配線ＷＲ［ｍ］からの低レベル電位と、配線ＷＷ［１］乃至配線ＷＷ［ｍ］からの低レベル電位と、が入力される。このため、メモリセルアレイ１００のメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２がオン状態、かつトランジスタＴｒ３がオフ状態となる。また、アナログ処理回路２００に、配線ＣＡから高レベル電位が入力される。このため、整流回路２０１［１］乃至整流回路２０１［ｎ］の有するトランジスタＴｒ４がオン状態となる。
【０１７９】
加えて、第２のデータとして、電流源回路３０１［１］に、配線Ｄ［１，１］からのデータＰ［１，１］−ｘ（ｘは１以上、かつ２でない整数である。）の電位（信号）と、配線Ｄ［１，２］からのデータＰ［１，２］−ｘの電位（信号）と、配線Ｄ［１，ｈ］からのデータＰ［１，ｈ］−ｘの電位（信号）と、配線Ｄ［１，ｓ］からのデータＰ［１，ｓ］−ｘの電位（信号）が入力される。
【０１８０】
同様に、電流源回路３０１［２］乃至電流源回路３０１［ｎ］にも電位（信号）が入力される。つまり、電流源回路３０１［ｊ］に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］のデータＰ［ｊ，１］−ｘ乃至データＰ［ｊ，ｓ］−ｘの電位（信号）が入力される。なお、これらの第２のデータは、例えば、画像データ４０の領域４１の（−２，−１）に相当するものとする。
【０１８１】
このとき、メモリセル１０１［２，１］に保持されているデータＰ［１，１］−２乃至データＰ［１，ｓ］−２に相当する電流Ｉｂ［１］は、配線ＢＬ［１］から、メモリセル１０１［２，１］に供給される。更に、配線Ｄ［１，１］乃至配線Ｄ［１，ｓ］から供給されるデータＰ［１，１］−ｘ乃至データＰ［１，ｓ］−ｘに相当する電流Ｉｃ［１］は、電流源回路３０１［１］から、配線ＢＬ［１］に供給される。
【０１８２】
同様に、メモリセル１０１［２，ｊ］に保持されているデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に相当する電流Ｉｂ［ｊ］は、配線ＢＬ［ｊ］から、メモリセル１０１［２，ｊ］に供給される。更に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］から供給されるデータＰ［２，１］−ｘ乃至データＰ［２，ｓ］−ｘに相当する電流Ｉｃ［ｊ］は、電流源回路３０１［ｊ］から、配線ＢＬ［ｊ］に供給される。
【０１８３】
つまり、この動作によって、配線ＢＬ［１］において、電流Ｉｂ［１］の配線ＶＬへの流出と電流Ｉｃ［１］の供給とが同時に起こり、同様に、配線ＢＬ［２］において、電流Ｉｂ［２］の配線ＶＬへの流出と電流Ｉｃ［２］の供給とが同時に起こる。加えて、配線ＢＬ［ｎ］において、電流Ｉｂ［ｎ］の配線ＶＬへの流出と電流Ｉｃ［ｎ］の供給とが同時に起きる。
【０１８４】
ここで、電流Ｉｂ［１］は電流Ｉｃ［１］よりも大きく、電流Ｉｂ［２］は電流Ｉｃ［２］よりも小さく、電流Ｉｂ［ｎ］は電流Ｉｃ［ｎ］と等しいとする。整流回路２０１［１］乃至整流回路２０１［ｎ］の有するトランジスタＴｒ４はオン状態となっているため、電流Ｉｂ［１］と電流Ｉｃ［１］の差分に相当する電流ｉ−［１］（＝Ｉｂ［１］−Ｉｃ［１］）が、整流回路２０１［１］から配線ＢＬ［１］に流れ、電流Ｉｂ［２］と電流Ｉｃ［２］の差分に相当する電流ｉ＋［２］（＝Ｉｃ［２］−Ｉｂ［２］）が、配線ＢＬ［２］から整流回路２０１［２］に流れる。電流Ｉｂ［ｎ］は、電流Ｉｃ［ｎ］と等しいので、配線ＢＬ［ｎ］と整流回路２０１［ｎ］の間に電流は流れない。
【０１８５】
上述と同様に、電流Ｉｂ［ｈ］と電流Ｉｃ［ｈ］の差分に相当する電流が、配線ＢＬ［ｈ］と整流回路２０１［ｈ］の間に流れる。なお、電流Ｉｂ［ｈ］と電流Ｉｃ［ｈ］とが等しい場合、配線ＢＬ［ｈ］と整流回路２０１［ｈ］の間に電流は流れない。
【０１８６】
整流回路２０１［１］において、電流ｉ−［１］によって、トランジスタＴｒ５がオン状態、トランジスタＴｒ６がオフ状態となるので、電流ｉ−［１］は、配線Ｓ［−］から配線ＢＬ［１］に流れる。整流回路２０１［２］において、電流ｉ＋［２］によって、トランジスタＴｒ５がオフ状態、トランジスタＴｒ６がオン状態となるので、電流ｉ＋［２］は、配線ＢＬ［２］から配線Ｓ［＋］に流れる。整流回路２０１［ｎ］において、電流Ｉｂ［ｎ］は、電流Ｉｃ［ｎ］と等しいので、トランジスタＴｒ５、及びトランジスタＴｒ６がオフ状態となり、配線Ｓ［−］及び配線Ｓ［＋］を通じて電流が流れることはない。
【０１８７】
上述と同様に、整流回路２０１［ｈ］において、電流Ｉｂ［ｈ］と電流Ｉｃ［ｈ］の差分の値によって、配線Ｓ［−］、又は配線Ｓ［＋］のどちらか一方を通じて電流が流れるか、あるいは配線Ｓ［−］及び配線Ｓ［＋］のどちらも電流が流れないかが決まる。
【０１８８】
このとき、配線Ｓ［−］から整流回路２０１［１］乃至整流回路２０１［ｎ］の各回路に流れた電流の総和を電流Ｉ−として、整流回路２０１［１］乃至整流回路２０１［ｎ］の各回路から配線Ｓ［＋］に流れた電流の総和を電流Ｉ＋とする。
【０１８９】
ここで、比較回路２０２の動作について考える。比較回路２０２から配線Ｓ［−］へ電流Ｉ−が流れたとき、コンパレータＣＭＰ［−］によって、その出力端子に低レベルの電位が出力される。そのため、トランジスタＴｒ７、及びトランジスタＴｒ８がオン状態となる。トランジスタＴｒ７がオン状態になると、配線ＶＤＤから配線Ｓ［−］に電流が流れる。また、トランジスタＴｒ８がオン状態になると、配線ＶＤＤから配線ＣＭに電流が流れ、配線ＣＭの電位は低レベルよりも大きくなる。
【０１９０】
配線Ｓ［＋］から比較回路２０２へ電流Ｉ＋が流れたとき、コンパレータＣＭＰ［＋］によって、その出力端子に高レベルの電位が出力される。そのため、トランジスタＴｒ９、及びトランジスタＴｒ１０がオン状態となる。トランジスタＴｒ９がオン状態になると、配線Ｓ［＋］から配線ＶＳＳに電流が流れる。また、トランジスタＴｒ１０がオン状態になると、トランジスタＴｒ１１のソース又はドレインの一方からトランジスタＴｒ１０のソース又はドレインの一方へ電流が流れる。これにより、トランジスタＴｒ１１及びトランジスタＴｒ１２がオン状態となる。トランジスタＴｒ１２がオン状態となると、配線ＶＤＤから配線ＣＭに電流が流れ、配線ＣＭの電位は低レベルよりも大きくなる。
【０１９１】
つまり、整流回路２０１［１］乃至整流回路２０１［ｎ］と比較回路２０２との間で、電流Ｉ−又は電流Ｉ＋が生じたとき、すなわちメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］に保持された第１のデータであるデータＰ［１，１］−２乃至データＰ［ｎ，ｓ］−２と第２データであるデータＰ［１，１］−ｘ乃至データＰ［ｎ，ｓ］−ｘとが少なくとも１つ異なっているとき、配線ＣＭの電位は低レベルよりも大きくなる。
【０１９２】
時刻Ｔ１１から時刻Ｔ１２までにおいて、メモリセルアレイ１００に、配線ＷＲ［１］からの低レベル電位と、配線ＷＲ［２］からの高レベル電位と、配線ＷＲ［３］乃至配線ＷＲ［ｍ］からの低レベル電位と、配線ＷＷ［１］乃至配線ＷＷ［ｍ］からの低レベル電位と、が入力される。このため、メモリセルアレイ１００のメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２がオン状態、トランジスタＴｒ３がオフ状態となる。また、アナログ処理回路２００に、配線ＣＡから高レベル電位が入力される。このため、整流回路２０１［１］乃至整流回路２０１［ｎ］の有するトランジスタＴｒ４がオン状態となる。
【０１９３】
加えて、第２のデータとして、電流源回路３０１［１］に、配線Ｄ［１，１］からのデータＰ［１，１］−２の電位（信号）と、配線Ｄ［１，２］からのデータＰ［１，２］−２の電位（信号）と、配線Ｄ［１，ｈ］からのデータＰ［１，ｈ］−２の電位（信号）と、配線Ｄ［１，ｓ］からのデータＰ［１，ｓ］−２の電位（信号）が入力される。
【０１９４】
同様に、電流源回路３０１［２］乃至電流源回路３０１［ｎ］にも電位（信号）が入力される。つまり、電流源回路３０１［ｊ］に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］のデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２の電位（信号）が入力される。なお、この第２のデータは、画像データ４０の領域４１の（＋１、−１）に相当する。つまり、第２データは、メモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］に保存されている第１データと一致するデータである。
【０１９５】
このとき、配線ＢＬ［１］から、メモリセル１０１［２，１］に保持されているデータＰ［１，１］−２乃至データＰ［１，ｓ］−２に相当する電流Ｉｂ［１］が、メモリセル１０１［２，１］に供給される。更に、電流源回路３０１［１］から配線Ｄ［１，１］乃至配線Ｄ［１，ｓ］から供給されるデータＰ［１，１］−２乃至データＰ［１，ｓ］−２に相当する電流Ｉｃ［１］が、配線ＢＬ［１］に供給される。
【０１９６】
同様に、配線ＢＬ［ｊ］から、メモリセル１０１［２，ｊ］に保持されているデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に相当する電流Ｉｂ［ｊ］がメモリセル１０１［２，ｊ］に供給される。更に、電流源回路３０１［ｊ］から配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］から供給されるデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に相当する電流Ｉｃ［ｊ］が、配線ＢＬ［ｊ］に供給される。つまり、この動作によって、配線ＢＬ［２］において、電流Ｉｂ［２］の流出と電流Ｉｃ［２］の供給とが同時に起こり、加えて、配線ＢＬ［ｎ］において、電流Ｉｂ［ｎ］の流出と電流Ｉｃ［ｎ］の供給とが同時に起きる。
【０１９７】
第１データと第２データは一致するため、電流Ｉｂ［１］は電流Ｉｃ［１］と等しく、電流Ｉｂ［２］は電流Ｉｃ［２］と等しく、電流Ｉｂ［ｈ］は電流Ｉｃ［ｈ］と等しく、電流Ｉｂ［ｎ］は電流Ｉｃ［ｎ］と等しくなる。そのため、電流Ｉｂ［１］と電流Ｉｃ［１］の差分、電流Ｉｂ［２］と電流Ｉｃ［２］の差分、電流Ｉｂ［ｈ］と電流Ｉｃ［ｈ］の差分、及び電流Ｉｂ［ｎ］と電流Ｉｃ［ｎ］の差分は無いため、整流回路２０１［１］乃至整流回路２０１［ｎ］において、配線Ｓ［−］及び配線Ｓ［＋］に流れる電流は生じない。したがって、比較回路２０２のトランジスタＴｒ７乃至トランジスタＴｒ１２はオフ状態となり、配線ＣＭから出力される電位は低レベルとなる。つまり、第１データと第２データが一致する場合、配線ＣＭの電位は低レベルとなる。
【０１９８】
時刻Ｔ１３から時刻Ｔ１４までにおいて、メモリセルアレイ１００に、配線ＷＲ［１］からの低レベル電位と、配線ＷＲ［２］からの高レベル電位と、配線ＷＲ［３］乃至配線ＷＲ［ｍ］からの低レベル電位と、配線ＷＷ［１］乃至配線ＷＷ［ｍ］からの低レベル電位と、が入力される。このため、メモリセルアレイ１００のメモリセル１０１［２，１］乃至メモリセル１０１［２，ｎ］の有するトランジスタＴｒ２がオン状態、トランジスタＴｒ３がオフ状態となる。また、アナログ処理回路２００に、配線ＣＡから高レベル電位が入力される。このため、整流回路２０１［１］乃至整流回路２０１［ｎ］の有するトランジスタＴｒ４がオン状態となる。
【０１９９】
加えて、第２のデータとして、電流源回路３０１［１］に、配線Ｄ［１，１］からのデータＰ［１，１］−ｙ（ｙは１以上かつ、２及びｘでない整数である。）の電位（信号）と、配線Ｄ［１，２］からのデータＰ［１，２］−ｙの電位（信号）と、配線Ｄ［１，ｈ］からのデータＰ［１，ｈ］−ｙの電位（信号）と、配線Ｄ［１，ｓ］からのデータＰ［１，ｓ］−ｙの電位（信号）が入力される。なお、これらの第２のデータは、画像データ４０の領域４１の（＋１，＋２）に相当するデータとする。
【０２００】
このとき、メモリセル１０１［２，１］に保持されているデータＰ［１，１］−２乃至データＰ［１，ｓ］−２に相当する電流Ｉｂ［１］が、配線ＢＬ［１］から、メモリセル１０１［２，１］に供給される。更に、配線Ｄ［１，１］乃至配線Ｄ［１，ｓ］から供給されるデータＰ［１，１］−ｙ乃至データＰ［１，ｓ］−ｙに相当する電流Ｉｃ［１］が、電流源回路３０１［１］から、配線ＢＬ［１］に供給される。
【０２０１】
同様に、メモリセル１０１［２，ｊ］に保持されているデータＰ［ｊ，１］−２乃至データＰ［ｊ，ｓ］−２に相当する電流Ｉｂ［ｊ］が、配線ＢＬ［ｊ］から、メモリセル１０１［２，ｊ］に供給される。更に、配線Ｄ［ｊ，１］乃至配線Ｄ［ｊ，ｓ］から供給されるデータＰ［ｊ，１］−ｙ乃至データＰ［ｊ，ｓ］−ｙに相当する電流Ｉｃ［ｊ］が、電流源回路３０１［ｊ］から、配線ＢＬ［ｊ］に供給される。
【０２０２】
つまり、この動作によって、配線ＢＬ［１］において、電流Ｉｂ［１］の配線ＶＬへの流出と電流Ｉｃ［１］の供給とが同時に起こり、同様に、配線ＢＬ［２］において、電流Ｉｂ［２］の配線ＶＬへの流出と電流Ｉｃ［２］の供給とが同時に起こる。加えて、配線ＢＬ［ｎ］において、電流Ｉｂ［ｎ］の配線ＶＬへの流出と電流Ｉｃ［ｎ］の供給とが同時に起きる。
【０２０３】
ここで、電流Ｉｂ［１］は電流Ｉｃ［１］よりも大きく、電流Ｉｂ［２］は電流Ｉｃ［２］よりも大きく、電流Ｉｂ［ｎ］は電流Ｉｃ［ｎ］よりも小さいとする。整流回路２０１［１］乃至整流回路２０１［ｎ］の有するトランジスタＴｒ４はオン状態となっているため、電流Ｉｂ［１］と電流Ｉｃ［１］の差分に相当する電流ｉ−［１］（＝Ｉｂ［１］−Ｉｃ［１］）が、整流回路２０１［１］から配線ＢＬ［１］に流れ、電流Ｉｂ［２］と電流Ｉｃ［２］の差分に相当する電流ｉ−［２］（＝Ｉｂ［２］−Ｉｃ［２］）が、配線ＢＬ［２］から整流回路２０１［２］に流れ、電流Ｉｂ［ｎ］と電流Ｉｃ［ｎ］の差分に相当する電流ｉ＋［ｎ］（＝Ｉｃ［ｎ］−Ｉｂ［ｎ］）が、整流回路２０１［ｎ］から配線ＢＬ［ｎ］に流れる。
【０２０４】
整流回路２０１［１］において、電流ｉ−［１］によって、トランジスタＴｒ５がオン状態、トランジスタＴｒ６がオフ状態となるので、電流ｉ−［１］は、配線Ｓ［−］から配線ＢＬ［１］に流れる。整流回路２０１［２］において、電流ｉ−［２］によって、トランジスタＴｒ５がオン状態、トランジスタＴｒ６がオフ状態となるので、電流ｉ−［２］は、配線Ｓ［−］から配線ＢＬ［２］に流れる。整流回路２０１［ｎ］において、電流ｉ＋［ｎ］によって、トランジスタＴｒ５がオフ状態、トランジスタＴｒ６がオン状態となるので、電流ｉ＋［ｎ］は、配線ＢＬ［ｎ］から配線Ｓ［＋］に流れる。
【０２０５】
ここからの動作は、時刻Ｔ１０から時刻Ｔ１１までの動作と同様であり、比較回路２０２に接続されている配線Ｓ［−］及び配線Ｓ［＋］に電流が生じるため、配線ＣＭの電位は低レベルよりも高くなる。
【０２０６】
このように、図６に示す半導体装置１０００を構成することで、データの比較を効率よく行うことができる。そのため、半導体装置１０００を実施の形態１で説明したエンコーダ８０６に用いることで、画像データの圧縮をより効率よく行うことができる。
【０２０７】
また、構成例で説明したとおり、電流源回路３０１を図９に示した電流源回路３０２に置き換えても、半導体装置１０００は、上述と同様の動作を行うことができる。
【０２０８】
また、構成例で説明したとおり、比較回路２０２を図８に示した比較回路２０３に置き換えても、半導体装置１０００は本発明の一態様のエンコーダとして動作することができる。ただし、比較回路２０３の出力内容は、比較回路２０２と異なるので、その点に注意する必要がある。
【０２０９】
＜半導体装置の構成例２＞
次に、上述した動き検出を行う手段として、半導体装置の構成例１で説明した方法とは異なる、ニューラルネットワークを利用した方法について説明する。
【０２１０】
本構成例では、ニューロンを模したユニットをニューロン回路とし、シナプスを模したユニットをシナプス回路として、ニューラルネットワークを構築した半導体装置の構成例について説明する。また、構成例を説明した後に、該半導体装置の動作例と、該半導体装置を用いた動き検出の方法について説明する。
【０２１１】
図１２に、ニューラルネットワークが構築された半導体装置の一例を示す。半導体装置５００は、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］と、（ｎ２−ｎ）個（ｎは２以上の整数である。）のシナプス回路ＳＵと、を有する。
【０２１２】
シナプス回路ＳＵは、１辺ｎ個の正方行列状に設けられている。図１２では、ｉ行目、且つｊ列目に位置するシナプス回路ＳＵは、ＳＵ［ｉ，ｊ］と記載されている。ただし、ｉは１以上ｎ以下を満たす整数であり、ｊは１以上ｎ以下を満たす整数である。なお、ｉ＝ｊを満たすアドレス［ｉ，ｊ］の箇所には、シナプス回路ＳＵは設けられてない。ゆえに半導体装置５００の有するシナプス回路ＳＵの数は、（ｎ２−ｎ）個となっている。
【０２１３】
ニューロン回路ＮＵ［１］は、１列目に存在するシナプス回路ＳＵ［２，１］乃至シナプス回路ＳＵ［ｎ，１］と、１行目に存在するシナプス回路ＳＵ［１，２］乃至シナプス回路ＳＵ［１，ｎ］と電気的に接続されている。
【０２１４】
ニューロン回路ＮＵ［ｋ］は、ｋ列目に存在するシナプス回路ＳＵ［１，ｋ］乃至シナプス回路ＳＵ［ｎ，ｋ］と、ｋ行目に存在するシナプス回路ＳＵ［ｋ，１］乃至シナプス回路ＳＵ［ｋ，ｎ］と電気的に接続されている（ｋは、２以上且つｎ−１以下を満たす整数である。）。
【０２１５】
ニューロン回路ＮＵ［ｎ］は、ｎ列目に存在するシナプス回路ＳＵ［１，ｎ］乃至シナプス回路ＳＵ［ｎ−１，ｎ］と、ｎ行目に存在するシナプス回路ＳＵ［ｎ，１］乃至シナプス回路ＳＵ［ｎ，ｎ−１］と電気的に接続されている。
【０２１６】
上記の構成にすることによって、ホップフィールド型ネットワークと呼ばれるニューラルネットワークを半導体装置５００に構築することができる。
【０２１７】
ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］には、それぞれ外部から外部入力信号ＤＩＮ［１］乃至外部入力信号ＤＩＮ［ｎ］が入力され、半導体装置５００の内部において、処理が行われる。そして、その処理結果は、外部出力信号ＤＯＵＴ［１］乃至外部出力信号ＤＯＵＴ［ｎ］として、それぞれニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］から出力される。
【０２１８】
なお、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］の全てに対して、外部入力信号ＤＩＮ［１］乃至外部入力信号ＤＩＮ［ｎ］を入力する必要は無く、必要な入力信号の数に応じて、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］のうちから入力する回路を選択する構成としてもよい。同様に、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］の全てから、外部出力信号ＤＯＵＴ［１］乃至外部入力信号ＤＯＵＴ［ｎ］を出力する必要は無く、必要な出力信号の数に応じて、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］のうちから出力する回路を選択する構成としてもよい。
【０２１９】
ニューロン回路ＮＵ［１］は信号Ｓ［１］を出力して、１行目に存在するシナプス回路ＳＵ［１，２］乃至シナプス回路ＳＵ［１，ｎ］に信号Ｓ［１］を入力する。
【０２２０】
ニューロン回路ＮＵ［ｋ］は信号Ｓ［ｋ］を出力して、ｋ行目に存在するシナプス回路ＳＵ［ｋ，１］乃至シナプス回路ＳＵ［ｋ，ｎ］に信号Ｓ［ｋ］を入力する。
【０２２１】
ニューロン回路ＮＵ［ｎ］は信号Ｓ［ｎ］を出力して、ｎ行目に存在するシナプス回路ＳＵ［ｎ，１］乃至シナプス回路ＳＵ［ｎ，ｎ−１］に信号Ｓ［ｎ］を入力する。
【０２２２】
１列目に着目したとき、１列目に存在するシナプス回路ＳＵ［２，１］乃至シナプス回路ＳＵ［ｎ，１］に、それぞれ信号Ｓ［２］乃至信号Ｓ［ｎ］が入力される。シナプス回路ＳＵ［２，１］乃至シナプス回路ＳＵ［ｎ，１］は、各回路に入力された信号Ｓ［２］乃至信号Ｓ［ｎ］に対して、それぞれ結合強度ｗ［２，１］乃至結合強度ｗ［ｎ，１］を乗じた信号強度に対応する信号を出力する。結合強度については、後述する。具体的には、シナプス回路ＳＵ［２，１］乃至シナプス回路ＳＵ［ｎ，１］から、それぞれ信号（電流）Ｉ［２，１］乃至信号（電流）Ｉ［ｎ，１］が出力される。この結果、信号（電流）Ｉ［２，１］乃至信号（電流）Ｉ［ｎ，１］の和である合計信号（電流）ΣＩ［ｉ，１］が、ニューロン回路ＮＵ［１］に入力される。なお、この段落で用いているｉは、２以上ｎ以下を満たす整数である。
【０２２３】
同様に、ｋ列目に存在するシナプス回路ＳＵ［１，ｋ］乃至シナプス回路ＳＵ［ｎ，ｋ］に、それぞれ信号Ｓ［１］乃至信号Ｓ［ｎ］（但し、信号Ｓ［ｋ］を除く。）が入力される。シナプス回路ＳＵ［１，ｋ］乃至シナプス回路ＳＵ［ｎ，ｋ］は、各回路に入力された信号Ｓ［１］乃至信号Ｓ［ｎ］（但し、信号Ｓ［ｋ］を除く。）に対して、それぞれ結合強度ｗ［１，ｋ］乃至結合強度ｗ［ｎ，ｋ］を乗じた信号強度に対応する信号を出力する。具体的には、シナプス回路ＳＵ［１，ｋ］乃至シナプス回路ＳＵ［ｎ，ｋ］から、それぞれ信号（電流）Ｉ［１，ｋ］乃至信号（電流）Ｉ［ｎ，ｋ］が出力される。この結果、信号（電流）Ｉ［１，ｋ］乃至信号（電流）Ｉ［ｎ，ｋ］の和である合計信号（電流）ΣＩ［ｉ，ｋ］が、ニューロン回路ＮＵ［ｋ］に入力される。なお、この段落で用いているｉは、１以上ｎ以下を満たし、且つｋでない整数である。
【０２２４】
同様に、ｎ列目に存在するシナプス回路ＳＵ［１，ｎ］乃至シナプス回路ＳＵ［ｎ−１，ｎ］に、それぞれ信号Ｓ［１］乃至信号Ｓ［ｎ−１］が入力される。シナプス回路ＳＵ［１，ｎ］乃至シナプス回路ＳＵ［ｎ−１，ｎ］は、各回路に入力された信号Ｓ［１］乃至信号Ｓ［ｎ−１］に対して、それぞれ結合強度ｗ［１，ｎ］乃至結合強度ｗ［ｎ−１，ｎ］を乗じた信号強度に対応する信号を出力する。具体的には、シナプス回路ＳＵ［１，ｎ］乃至シナプス回路ＳＵ［ｎ−１，ｎ］から、それぞれ信号（電流）Ｉ［１，ｎ］乃至信号（電流）Ｉ［ｎ−１，ｎ］が出力される。この結果、信号（電流）Ｉ［１，ｎ］乃至信号（電流）Ｉ［ｎ−１，ｎ］の和である合計信号（電流）ΣＩ［ｉ，ｎ］が、ニューロン回路ＮＵ［ｎ］に入力される。なお、この段落で用いているｉは、１以上ｎ−１以下を満たす整数である。
【０２２５】
ところで、結合強度ｗ［ｉ，ｊ］とは、シナプス回路ＳＵ［ｉ，ｊ］に格納されたアナログデータによって決まる値である。ここで、半導体装置５００は、ホップフィールド型ネットワークを構成しているので、結合強度ｗ［ｉ，ｊ］は、結合強度ｗ［ｊ，ｉ］と等しくなる。つまり、シナプス回路ＳＵ［ｉ，ｊ］のアナログデータは、シナプス回路ＳＵ［ｊ，ｉ］と共有することができる。シナプス回路ＳＵ［ｉ，ｊ］とシナプス回路ＳＵ［ｊ，ｉ］は、アナログメモリＡＭと書き込み制御回路ＷＣＴＬを有している。アナログメモリＡＭと書き込み制御回路ＷＣＴＬはシナプス回路ＳＵ［ｉ，ｊ］とシナプス回路ＳＵ［ｊ，ｉ］に共有される構成とする半導体装置を構築することができる。そのような半導体装置は後に詳述する。
【０２２６】
また、本明細書では、半導体装置５００の全てのシナプス回路ＳＵが保持する個々の結合強度をまとめて、結合強度Ｗと記載する場合がある。また、結合強度Ｗはｎ×ｎの正方行列として表記できる場合があり、その場合、Ｗは対角成分が全て０の対称行列となる。
【０２２７】
なお、図１２では、ニューロン回路ＮＵ［１］、ニューロン回路ＮＵ［２］、ニューロン回路ＮＵ［ｋ］、ニューロン回路ＮＵ［ｎ−１］、ニューロン回路ＮＵ［ｎ］、シナプス回路ＳＵ［１，２］、シナプス回路ＳＵ［１，ｋ］、シナプス回路ＳＵ［１，ｎ−１］、シナプス回路ＳＵ［１，ｎ］、シナプス回路ＳＵ［２，１］、シナプス回路ＳＵ［２，ｋ］、シナプス回路ＳＵ［２，ｎ−１］、シナプス回路ＳＵ［２，ｎ］、シナプス回路ＳＵ［ｋ，１］、シナプス回路ＳＵ［ｋ，２］、シナプス回路ＳＵ［ｋ，ｎ−１］、シナプス回路ＳＵ［ｋ，ｎ］、シナプス回路ＳＵ［ｎ−１，１］、シナプス回路ＳＵ［ｎ−１，２］、シナプス回路ＳＵ［ｎ−１，ｋ］、シナプス回路ＳＵ［ｎ−１，ｎ］、シナプス回路ＳＵ［ｎ，１］、シナプス回路ＳＵ［ｎ，２］、シナプス回路ＳＵ［ｎ，ｋ］、シナプス回路ＳＵ［ｎ，ｎ−１］、信号Ｓ［１］、信号Ｓ［２］、信号Ｓ［ｋ］、信号Ｓ［ｎ−１］、信号Ｓ［ｎ］、合計信号（電流）ΣＩ［ｉ，１］、合計信号（電流）ΣＩ［ｉ，２］、合計信号（電流）ΣＩ［ｉ，ｋ］、合計信号（電流）ΣＩ［ｉ，ｎ−１］、合計信号（電流）ΣＩ［ｉ，ｎ］、外部入力信号ＤＩＮ［１］、外部入力信号ＤＩＮ［２］、外部入力信号ＤＩＮ［ｋ］、外部入力信号ＤＩＮ［ｎ−１］、外部入力信号ＤＩＮ［ｎ］、外部出力信号ＤＯＵＴ［１］、外部出力信号ＤＯＵＴ［２］、外部出力信号ＤＯＵＴ［ｋ］、外部出力信号ＤＯＵＴ［ｎ−１］、外部出力信号ＤＯＵＴ［ｎ］のみ記載しており、これら以外の回路、配線、信号、符号などについては省略している。
【０２２８】
なお、本構成例では、シナプス回路ＳＵを１辺ｎ個の正方行列状に設けられた回路構成として取り扱ったが、本発明の一態様は、これに限定されない。例えば、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］を円状に設けて、互いのニューロン回路との間にそれぞれシナプス回路ＳＵを設けた構成としてもよい。その一例として、ｎを５としたときの、回路構成を図１３に示す。図１３の半導体装置５１０は、ニューロン回路ＮＵ［１］、ニューロン回路ＮＵ［２］、ニューロン回路ＮＵ［３］、ニューロン回路ＮＵ［４］、ニューロン回路ＮＵ［５］、シナプス回路ＳＵ［１，２］、シナプス回路ＳＵ［１，３］、シナプス回路ＳＵ［２，３］、シナプス回路ＳＵ［２，４］、シナプス回路ＳＵ［３，４］、シナプス回路ＳＵ［３，５］、シナプス回路ＳＵ［４，５］、シナプス回路ＳＵ［４，１］、シナプス回路ＳＵ［５，１］、シナプス回路ＳＵ［５，２］を有している。半導体装置５１０では、外部入力信号ＤＩＮ［１］、外部入力信号ＤＩＮ［２］、外部入力信号ＤＩＮ［３］、外部入力信号ＤＩＮ［４］、及び外部入力信号ＤＩＮ［５］が入力されることによって、外部出力信号ＤＯＵＴ［１］、外部出力信号ＤＯＵＴ［２］、外部出力信号ＤＯＵＴ［３］、外部出力信号ＤＯＵＴ［４］、及び外部出力信号ＤＯＵＴ［５］が得られる。なお、図１３では、半導体装置５１０の有するニューロン回路と、シナプス回路は、接続関係のみ図示しており、ニューロン回路からシナプス回路への信号送信線、シナプス回路からニューロン回路への信号送信線などの具体的な配線については省略している。
【０２２９】
〔ニューロン回路〕
次に、ニューロン回路について説明する。
【０２３０】
ニューロン回路の構成例を、図１４に示す。図１４に示すニューロン回路ＮＵ［ｊ］は、入力ニューロン回路部ＮＵ−Ｉと、隠れニューロン回路部ＮＵ−Ｈと、出力ニューロン回路部ＮＵ−Ｏと、を有する。加えて、ニューロン回路ＮＵ［ｊ］は、シナプス回路ＳＵとの信号の授受を行うための端子として、内部入力端子Ｂｉｎと、内部出力端子Ｂｏｕｔと、を有する。なお、隠れニューロン回路部ＮＵ−Ｈと出力ニューロン回路部ＮＵ−Ｏをまとめて、回路ＣＲＣＴと呼ぶこととする。
【０２３１】
隠れニューロン回路部ＮＵ−Ｈは、コンパレータＣＭＰと、抵抗素子Ｒと、を有している。
【０２３２】
コンパレータＣＭＰの非反転入力端子は、抵抗素子Ｒの第１端子と電気的に接続され、コンパレータＣＭＰの非反転入力端子は、内部入力端子Ｂｉｎと電気的に接続されている。内部入力端子Ｂｉｎには、合計信号（電流）ΣＩ［ｉ，ｊ］が入力され（ここでのｉは、１以上ｎ以下を満たし、且つｊでない整数である。）、コンパレータＣＭＰの反転入力端子には、参照電位Ｖｒｅｆが入力される。抵抗素子Ｒの第２端子には、接地電位ＧＮＤが入力される。
【０２３３】
隠れニューロン回路部ＮＵ−Ｈには、半導体装置５００の内部で生成された信号のみが入力される。
【０２３４】
隠れニューロン回路部ＮＵ−Ｈにおいて、半導体装置５００の内部で生成された合計信号（電流）ΣＩ［ｉ，ｊ］は、抵抗素子Ｒによって電圧に変換される。そして、該電圧と参照電位Ｖｒｅｆは、コンパレータＣＭＰに入力され、比較結果の信号がコンパレータＣＭＰの出力端子から出力される。ここで、合計信号（電流）ΣＩ［ｉ，ｊ］が抵抗素子Ｒで変換された電圧が参照電位Ｖｒｅｆを超えると、コンパレータＣＭＰの出力端子からの信号は”１”となる。この動作結果が、ニューロン回路が「発火」したことに相当する。また、合計信号（電流）ΣＩ［ｉ，ｊ］が抵抗素子Ｒで変換された電圧が参照電位Ｖｒｅｆを下回ると、コンパレータＣＭＰの出力端子からの信号は”０”となる。
【０２３５】
なお、参照電位Ｖｒｅｆは、ニューロン回路ＮＵ［ｊ］のしきい値に対応し、適宜決めることができる。
【０２３６】
また、半導体装置５００にデータを入力することによって、全てのシナプス回路において該データに応じた結合強度Ｗが保持され、その結合強度Ｗによって生成された外部出力信号ＤＯＵＴ［１］乃至外部出力信号ＤＯＵＴ［ｎ］をまとめて期待値データと呼ぶ場合がある。
【０２３７】
入力ニューロン回路部ＮＵ−Ｉは、フリップフロップ回路ＦＦを有する。
【０２３８】
フリップフロップ回路ＦＦの入力端子Ｄには、外部入力信号ＤＩＮが入力され、フリップフロップ回路ＦＦの出力端子Ｑは、出力信号を出力し、フリップフロップ回路ＦＦのクロック端子には、クロック信号ＣＫが入力される。
【０２３９】
フリップフロップ回路ＦＦによって、外部入力信号ＤＩＮ［ｊ］を保持することができ、クロック信号ＣＫが高レベル電位であるときに、出力端子Ｑから外部入力信号ＤＩＮ［ｊ］を出力することができる。
【０２４０】
出力ニューロン回路部ＮＵ−Ｏは、セレクタＳＬＣＴを有する。
【０２４１】
セレクタＳＬＣＴは、第１入力端子（図１４では、１と記載している。）と、第２入力端子（図１４では、０と記載している。）と、出力端子と、制御信号入力端子と、を有している。セレクタＳＬＣＴの第１入力端子は、フリップフロップ回路ＦＦの出力端子Ｑと電気的に接続され、セレクタＳＬＣＴの第２入力端子は、コンパレータＣＭＰの出力端子と電気的に接続され、セレクタＳＬＣＴの出力端子は、内部出力端子Ｂｏｕｔと電気的に接続されている。
【０２４２】
コンパレータＣＭＰの出力端子から、外部出力信号ＤＯＵＴが出力され、セレクタＳＬＣＴの出力端子から、信号Ｓ［ｊ］が出力される。セレクタＳＬＣＴの制御信号入力端子は、制御信号ＣＴＬ３が入力される。なお、この制御信号ＣＴＬ３の値が”１”のとき、第１入力端子に入力された信号がセレクタＳＬＣＴの出力端子から出力され、この制御信号ＣＴＬ３の値が”０”のとき、第２入力端子に入力された信号がセレクタＳＬＣＴの出力端子から出力される。具体的には、後述する第１学習において、ニューロン回路ＮＵ［ｊ］が入力ニューロンとして機能するときは、制御信号ＣＴＬ３として”１”が入力され、ニューロン回路ＮＵ［ｊ］が隠れニューロンとして機能するときは、制御信号ＣＴＬ３として”０”が入力され、ニューロン回路ＮＵ［ｊ］が出力ニューロンとして機能するときは、制御信号ＣＴＬ３として”１”が入力される。また、後述する第２学習において、ニューロン回路ＮＵ［ｊ］が入力ニューロンとして機能するときは、制御信号ＣＴＬ３として”１”が入力され、ニューロン回路ＮＵ［ｊ］が隠れニューロンとして機能するときは、制御信号ＣＴＬ３として”０”が入力され、ニューロン回路ＮＵ［ｊ］が出力ニューロンとして機能するときは、制御信号ＣＴＬ３として”０”が入力される。また、後述する比較動作において、ニューロン回路ＮＵ［ｊ］が入力ニューロンとして機能するときは、制御信号ＣＴＬ３として”１”が入力され、ニューロン回路ＮＵ［ｊ］が隠れニューロンとして機能するときは、制御信号ＣＴＬ３として”０”が入力され、ニューロン回路ＮＵ［ｊ］が出力ニューロンとして機能するときは、制御信号ＣＴＬ３として”０”が入力される。
【０２４３】
また、図１５に示すとおり、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］が有する複数の入力ニューロン回路部ＮＵ−Ｉのフリップフロップ回路ＦＦを連結してシフトレジスタを構成して、外部からデータ入力を行う端子数を低減してもよい。例えば、少ないチップ入力端子数で半導体装置５００を構成したとき、該シフトレジスタを動作させることで、外部から半導体装置５００へのデータ入力を容易に行うことができる。なお、図１５では、信号Ｓ［１］、信号Ｓ［２］、信号Ｓ［ｎ］のみ記載し、それ以外の出力信号は省略している。なお、外部入力信号が少ない場合は、フリップフロップ回路ＦＦを設けずにチップ入力端子から外部入力信号を直接入力する構成としてもよい。
【０２４４】
〔シナプス回路〕
次に、シナプス回路の一例について説明する。
【０２４５】
図１６に示すシナプス回路ＳＵは、書き込み制御回路ＷＣＴＬと、重み付け回路ＷＧＴ［ｊ，ｉ］と、重み付け回路ＷＧＴ［ｉ，ｊ］と、を有する。書き込み制御回路ＷＣＴＬは、アナログメモリＡＭを有する。
【０２４６】
ここで説明するシナプス回路ＳＵの一例は、シナプス回路ＳＵ［ｊ，ｉ］とシナプス回路ＳＵ［ｉ，ｊ］において、書き込み制御回路ＷＣＴＬを共有する構成となっている。つまり、書き込み制御回路ＷＣＴＬが有するアナログメモリＡＭ及びアナログメモリＡＭに保持されているデータも共有する構成となっている。そして、重み付け回路ＷＧＴ［ｊ，ｉ］はシナプス回路ＳＵ［ｊ，ｉ］に設けられ、重み付け回路ＷＧＴ［ｉ，ｊ］はシナプス回路ＳＵ［ｉ，ｊ］に設けられている。換言すれば、書き込み制御回路ＷＣＴＬと、重み付け回路ＷＧＴ［ｊ，ｉ］と、は、シナプス回路ＳＵ［ｊ，ｉ］として機能し、書き込み制御回路ＷＣＴＬと、重み付け回路ＷＧＴ［ｉ，ｊ］と、は、シナプス回路ＳＵ［ｉ，ｊ］として機能する。
【０２４７】
重み付け回路ＷＧＴ［ｉ，ｊ］は、トランジスタＴｒ１乃至トランジスタＴｒ４と、インバータＩＮＶと、内部入力端子Ａｉｎ１と、内部入力端子Ａｉｎ２と、内部出力端子Ａｏｕｔと、を有する。なお、トランジスタＴｒ１及びトランジスタＴｒ３は、飽和領域で動作するように適切にバイアスされているものとする。
【０２４８】
トランジスタＴｒ１の第１端子は、トランジスタＴｒ２の第１端子と電気的に接続され、トランジスタＴｒ３の第１端子は、トランジスタＴｒ４の第１端子と電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ４の第２端子と、内部出力端子Ａｏｕｔと、に電気的に接続されている。トランジスタＴｒ２のゲートは、インバータＩＮＶの入力端子と、内部入力端子Ａｉｎ１と、に電気的に接続され、トランジスタＴｒ４のゲートは、インバータＩＮＶの出力端子と電気的に接続され、トランジスタＴｒ３のゲートは、内部入力端子Ａｉｎ２を介してアナログメモリＡＭの有するノードＮＡと電気的に接続されている。
【０２４９】
トランジスタＴｒ１の第２端子と、トランジスタＴｒ３の第２端子と、には、電位ＶＤＤが入力され、トランジスタＴｒ１のゲートには、電位Ｖ０が入力される。
【０２５０】
重み付け回路ＷＧＴ［ｊ，ｉ］の構成の説明は、上述の重み付け回路ＷＧＴ［ｉ，ｊ］の記載を参酌する。
【０２５１】
重み付け回路ＷＧＴ［ｉ，ｊ］において、インバータＩＮＶの入力端子及びトランジスタＴｒ２のゲートに、入力信号として、ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］が入力される。そして、信号Ｓ［ｉ］の値に応じて、トランジスタＴｒ２の第２端子又はトランジスタＴｒ４の第２端子のいずれか一方から、信号（電流）Ｉ［ｉ，ｊ］が出力される。
【０２５２】
重み付け回路ＷＧＴ［ｊ，ｉ］において、インバータＩＮＶの入力端子及びトランジスタＴｒ２のゲートに、入力信号として、ニューロン回路ＮＵ［ｊ］からの信号Ｓ［ｊ］が入力される。そして、信号Ｓ［ｊ］の値に応じて、トランジスタＴｒ２の第２端子又はトランジスタＴｒ４の第２端子のいずれか一方から、信号（電流）Ｉ［ｊ，ｉ］が出力される。
【０２５３】
アナログメモリＡＭは、容量素子ＣＷと、ノードＮＡと、を有する。
【０２５４】
容量素子ＣＷの第１端子は、ノードＮＡと電気的に接続されている。容量素子ＣＷの第２端子には、電位ＶＤＤが入力される。
【０２５５】
アナログメモリＡＭは、有する容量素子ＣＷによって、結合強度ｗ［ｉ，ｊ］に対応した電位を保持する。
【０２５６】
書き込み制御回路ＷＣＴＬは、前述したアナログメモリＡＭに加え、チャージポンプ回路ＣＰ１と、チャージポンプ回路ＣＰ２と、論理回路ＬＧと、を有する。
【０２５７】
チャージポンプ回路ＣＰ１は、トランジスタＴｒ５と、トランジスタＴｒ６と、容量素子Ｃ１と、を有する。チャージポンプ回路ＣＰ２は、トランジスタＴｒ７と、トランジスタＴｒ８と、容量素子Ｃ２と、を有する。論理回路ＬＧは、論理積回路ＬＡＣ１乃至論理積回路ＬＡＣ３と、内部入力端子Ｃｉｎ１と、内部入力端子Ｃｉｎ２と、内部出力端子Ｃｏｕｔ１と、内部出力端子Ｃｏｕｔ２と、を有する。
【０２５８】
トランジスタＴｒ５の第１端子は、トランジスタＴｒ５のゲートと、トランジスタＴｒ６の第１端子と、容量素子Ｃ１の第１端子と、に電気的に接続されている。トランジスタＴｒ６の第２端子は、トランジスタＴｒ６のゲートと、トランジスタＴｒ７の第１端子と、アナログメモリＡＭが有するノードＮＡと電気的に接続されている。トランジスタＴｒ７の第２端子は、トランジスタＴｒ７のゲートと、トランジスタＴｒ８の第１端子と、容量素子Ｃ２の第１端子と、に電気的に接続されている。トランジスタＴｒ８の第２端子は、トランジスタＴｒ８のゲートと電気的に接続されている。容量素子Ｃ１の第２端子は、内部出力端子Ｃｏｕｔ１と電気的に接続され、容量素子Ｃ２の第２端子は、内部出力端子Ｃｏｕｔ２と電気的に接続されている。
【０２５９】
なお、図１６のシナプス回路では、トランジスタＴｒ１乃至トランジスタＴｒ４にｐチャネル型トランジスタを適用し、トランジスタＴｒ５乃至トランジスタＴｒ８にｎチャネル型トランジスタを適用している。
【０２６０】
トランジスタＴｒ５の第２端子には、電位ＶＤＤが入力され、トランジスタＴｒ８の第２端子及びトランジスタＴｒ８のゲートには、電位Ｖ００が入力される。なお、電位ＶＤＤは、電位Ｖ０よりも大きい電位であり、電位Ｖ００は、電位Ｖ０よりも小さい電位であるとする。
【０２６１】
論理積回路ＬＡＣ１の第１入力端子は、内部入力端子Ｃｉｎ１と電気的に接続され、論理積回路ＬＡＣ１の第２入力端子は、内部入力端子Ｃｉｎ２と電気的に接続され、論理積回路ＬＡＣ１の出力端子は、論理積回路ＬＡＣ２の第１入力端子と、論理積回路ＬＡＣ３の第１入力端子と、に電気的に接続されている。論理積回路ＬＡＣ２の出力端子は、内部出力端子Ｃｏｕｔ１と電気的に接続され、論理積回路ＬＡＣ３の出力端子は、内部出力端子Ｃｏｕｔ２と電気的に接続されている。
【０２６２】
内部入力端子Ｃｉｎ１には、ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］が入力され、内部入力端子Ｃｉｎ２には、ニューロン回路ＮＵ［ｊ］からの信号Ｓ［ｊ］が入力される。論理積回路ＬＡＣ２の第２入力端子には、制御信号ＣＴＬ１が入力され、論理積回路ＬＡＣ３の第２入力端子には、制御信号ＣＴＬ２が入力される。
【０２６３】
書き込み制御回路ＷＣＴＬのトランジスタＴｒ５乃至トランジスタＴｒ８として、チャネル形成領域に酸化物半導体を有するトランジスタ、すなわちＯＳトランジスタを適用するのが好ましい。ＯＳトランジスタを用いることで、トランジスタＴｒ５乃至トランジスタＴｒ８のオフ電流を極めて小さくすることができる。つまり、トランジスタＴｒ５乃至トランジスタＴｒ８がオフ状態のときに発生する、トランジスタＴｒ５乃至トランジスタＴｒ８のリーク電流を非常に小さくすることができる。これによって、容量素子ＣＷの電荷保持特性を向上することができる。また、データ保持のための定期的なリフレッシュ動作の必要がなくなるため、消費電力を低減することができ、さらに、リフレッシュ動作を行う回路を設ける必要がなくなるため、半導体装置５００のチップ面積を縮小することができる。なお、ＯＳトランジスタの構成については、実施の形態６で述べる。
【０２６４】
また、シナプス回路ＳＵは、図１７に示すような、トランジスタＴｒ５乃至トランジスタＴｒ８にそれぞれバックゲートを設けた構成としてもよい。トランジスタＴｒ５のバックゲートは、配線ＢＧ５と電気的に接続され、トランジスタＴｒ６のバックゲートは、配線ＢＧ６と電気的に接続され、トランジスタＴｒ７のバックゲートは、配線ＢＧ７と電気的に接続され、トランジスタＴｒ８のバックゲートは、配線ＢＧ８と電気的に接続されている。この構成にすることによって、トランジスタＴｒ５乃至トランジスタＴｒ８のバックゲートに、配線ＢＧ５乃至配線ＢＧ８を用いて電圧を入力することができ、トランジスタＴｒ５乃至トランジスタＴｒ８のしきい値電圧を制御することができる。
【０２６５】
また、図１６のシナプス回路ＳＵでは、トランジスタＴｒ１乃至トランジスタＴｒ４としてｐチャネル型トランジスタを用いているが、本発明の一態様は、これに限定されない。シナプス回路ＳＵは、トランジスタＴｒ１乃至トランジスタＴｒ４としてｎチャネル型トランジスタを用いた構成としてもよい。
【０２６６】
図１８に、トランジスタＴｒ１乃至トランジスタＴｒ４としてｎチャネル型トランジスタを用いたシナプス回路ＳＵの回路構成を示す。トランジスタＴｒ１の第１端子は、トランジスタＴｒ２の第１端子と電気的に接続され、トランジスタＴｒ３の第１端子は、トランジスタＴｒ４の第１端子と電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ４の第２端子と電気的に接続されている。トランジスタＴｒ４のゲートは、インバータＩＮＶの入力端子と電気的に接続され、トランジスタＴｒ２のゲートは、インバータＩＮＶの出力端子と電気的に接続され、トランジスタＴｒ３のゲートは、アナログメモリＡＭの有するノードＮＡと電気的に接続されている。
【０２６７】
トランジスタＴｒ１の第２端子と、トランジスタＴｒ３の第２端子と、には、電位Ｖ００が入力され、トランジスタＴｒ１のゲートには、電位Ｖ０が入力される。
【０２６８】
重み付け回路ＷＧＴ［ｊ，ｉ］の構成の説明は、上述の重み付け回路ＷＧＴ［ｉ，ｊ］の記載を参酌する。
【０２６９】
重み付け回路ＷＧＴ［ｉ，ｊ］において、インバータＩＮＶの入力端子及びトランジスタＴｒ４のゲートに、入力信号として、ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］が入力される。そして、信号Ｓ［ｉ］の値に応じて、トランジスタＴｒ２の第２端子又はトランジスタＴｒ４の第２端子のいずれか一方から、信号（電流）Ｉ［ｉ，ｊ］が出力される。
【０２７０】
重み付け回路ＷＧＴ［ｊ，ｉ］において、インバータＩＮＶの入力端子及びトランジスタＴｒ４のゲートに、入力信号として、ニューロン回路ＮＵ［ｊ］からの信号Ｓ［ｊ］が入力される。そして、信号Ｓ［ｊ］の値に応じて、トランジスタＴｒ２の第２端子又はトランジスタＴｒ４の第２端子のいずれか一方から、信号（電流）Ｉ［ｊ，ｉ］が出力される。
【０２７１】
アナログメモリＡＭは、容量素子ＣＷと、ノードＮＡと、を有する。
【０２７２】
容量素子ＣＷの第１端子は、ノードＮＡと電気的に接続されている。容量素子ＣＷの第２端子には、電位Ｖ００が入力される。
【０２７３】
また、シナプス回路は、シナプス回路ＳＵが有するアナログメモリＡＭに保持された電位を初期化するためのリセット回路を設けた構成であってもよい。図１６のシナプス回路ＳＵにリセット回路ＲＣを設けた回路構成を図１９に示す。
【０２７４】
書き込み制御回路ＷＣＴＬは、リセット回路ＲＣを有し、リセット回路ＲＣは、トランジスタＴｒ９を有する。トランジスタＴｒ９の第１端子は、アナログメモリＡＭが有するノードＮＡと電気的に接続され、トランジスタＴｒ９の第２端子は、電位Ｖ０を与える配線と電気的に接続され、トランジスタＴｒ９のゲートは、配線ＲＥＳＥＴと電気的に接続されている。
【０２７５】
半導体装置５００の初期化を行いたいときは、配線ＲＥＳＥＴに高レベル電位を入力して、トランジスタＴｒ９をオン状態として、ノードＮＡの電位をＶ０とすればよい。このように、リセット回路ＲＣを設けることで、簡単にアナログメモリに保持された電位を初期化することができる。なお、初期化をして各ノードＮＡに任意の値を設定することができる構成としてもよい。また、各ノードＮＡに異なる値を設定することができる構成としてもよい。
【０２７６】
次に、図１６のシナプス回路ＳＵの動作例について説明する。
【０２７７】
ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］が、シナプス回路ＳＵに入力されたとき、重み付け回路ＷＧＴ［ｉ，ｊ］によって、信号Ｓ［ｉ］に結合強度ｗ［ｉ，ｊ］を乗じた信号強度に対応した信号（電流）Ｉ［ｉ，ｊ］が出力される。
【０２７８】
重み付け回路ＷＧＴ［ｉ，ｊ］及び重み付け回路ＷＧＴ［ｊ，ｉ］は電流出力のため、複数のシナプス回路ＳＵの出力信号線を共有することによって、容易に各シナプス回路ＳＵの出力信号の和を取得できる。例えば、図１２に示すとおり、１列目に有するシナプス回路ＳＵ［２，１］乃至シナプス回路ＳＵ［ｎ，１］の出力信号線を共有することによって、出力信号の和である合計信号（電流）ΣＩ［ｉ，１］をニューロン回路ＮＵ［１］に容易に入力することができる（このときのｉは、２以上ｎ以下を満たす整数である。）。同様に、ｋ列目に有するシナプス回路ＳＵ［１，ｋ］乃至シナプス回路ＳＵ［ｎ，ｋ］の出力信号線を共有することによって、出力信号の和である合計信号（電流）ΣＩ［ｉ，ｋ］をニューロン回路ＮＵ［ｋ］に容易に入力することができる（このときのｉは、１以上ｎ以下を満たし、且つｋでない整数である。）。また、同様にｎ列目に有するシナプス回路ＳＵ［１，ｎ］乃至シナプス回路ＳＵ［ｎ−１，ｎ］の出力信号線を共有することによって、出力信号の和である合計信号（電流）ΣＩ［ｉ，ｎ］をニューロン回路ＮＵ［ｎ］に容易に入力することができる（このときのｉは、１以上ｎ−１以下を満たす整数である。）。
【０２７９】
重み付け回路ＷＧＴ［ｉ，ｊ］に入力される信号Ｓ［ｉ］は、トランジスタＴｒ２のゲートと、インバータＩＮＶを介してトランジスタＴｒ４のゲートと、に入力されるので、信号Ｓ［ｉ］は、トランジスタＴｒ２及びトランジスタＴｒ４のオン状態、オフ状態を制御する役割を有する。信号Ｓ［ｉ］が”０”のとき、トランジスタＴｒ２がオン状態となり、且つトランジスタＴｒ４がオフ状態となるので、トランジスタＴｒ１及びトランジスタＴｒ２を介して、電位Ｖ０に応じた信号（電流）Ｉ０が信号（電流）Ｉ［ｉ，ｊ］として、重み付け回路ＷＧＴ［ｉ，ｊ］から出力される。なお、Ｉ０は、重み付け回路ＷＧＴ［ｉ，ｊ］における基準電流であり、信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が０である場合に対応する電流Ｉ０を流すように電位Ｖ０を設定する。信号Ｓ［ｉ］が”１”のとき、トランジスタＴｒ２がオフ状態となり、且つトランジスタＴｒ４がオン状態となるので、トランジスタＴｒ３及びトランジスタＴｒ４を介して、ノードＮＡの電位に応じた信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が信号（電流）Ｉ［ｉ，ｊ］として、重み付け回路ＷＧＴ［ｉ，ｊ］から出力される。なお、初期化して、ノードＮＡの電位をＶ０とした場合、信号Ｓ［ｉ］の値が”１”のとき、シナプス回路ＳＵは基準電流である信号（電流）Ｉ０が信号（電流）Ｉ［ｉ，ｊ］として重み付け回路ＷＧＴ［ｉ，ｊ］から出力される。
【０２８０】
信号Ｓ［ｉ］が”１”のときに出力される信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］は、ノードＮＡの電位によって決まる。例えば、ノードＮＡの電位が低い程、出力される信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が大きくなり、ノードＮＡの電位が高い程、出力される信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が小さくなる。
【０２８１】
ノードＮＡの電位が低い程、信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が大きくなり、隠れニューロン回路部ＮＵ−Ｈの抵抗素子Ｒにかかる電圧が高くなる。これは、結合強度ｗ［ｉ，ｊ］が高いことに対応する。逆に、ノードＮＡの電位が高い程、信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が小さくなり、隠れニューロン回路部ＮＵ−Ｈの抵抗素子Ｒにかかる電圧が低くなる。これは、結合強度ｗ［ｉ，ｊ］が低いことに対応する。
【０２８２】
また、重み付け回路ＷＧＴ［ｊ，ｉ］も、重み付け回路ＷＧＴ［ｉ，ｊ］と同様に動作する。ニューロン回路ＮＵ［ｊ］からシナプス回路ＳＵに入力された信号Ｓ［ｊ］が”０”であるとき、電位Ｖ０に応じた信号（電流）Ｉ０が信号（電流）Ｉ［ｊ，ｉ］として出力され、信号Ｓ［ｊ］が”１”であるとき、信号Ｓ［ｊ］に結合強度ｗ［ｊ，ｉ］を乗じた信号強度に対応した信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が、信号（電流）Ｉ［ｊ，ｉ］として出力される。
【０２８３】
重み付け回路ＷＧＴ［ｊ，ｉ］に入力される信号Ｓ［ｊ］は、トランジスタＴｒ２のゲートと、インバータＩＮＶを介して、トランジスタＴｒ４のゲートと、に入力されるので、信号Ｓ［ｊ］は、トランジスタＴｒ２及びトランジスタＴｒ４のオン状態、オフ状態を制御する役割を有する。信号Ｓ［ｊ］が”０”のとき、トランジスタＴｒ２がオン状態となり、且つトランジスタＴｒ４がオフ状態となるので、トランジスタＴｒ１及びトランジスタＴｒ２を介して、電位Ｖ０に応じた信号（電流）Ｉ０が重み付け回路ＷＧＴ［ｊ，ｉ］から出力される。ここでの信号（電流）Ｉ０は、重み付け回路ＷＧＴ［ｊ，ｉ］における基準電流である。信号（電流）Ｉ０については、重み付け回路ＷＧＴ［ｉ，ｊ］の記載を参酌する。信号Ｓ［ｊ］が”１”のとき、トランジスタＴｒ２がオフ状態となり、且つトランジスタＴｒ４がオン状態となるので、トランジスタＴｒ３及びトランジスタＴｒ４を介して、ノードＮＡの電位に応じた信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が、信号（電流）Ｉ［ｊ，ｉ］として重み付け回路ＷＧＴ［ｊ，ｉ］から出力される。なお、初期化して、ノードＮＡの電位をＶ０とした場合、信号Ｓ［ｉ］の値が”１”のとき、シナプス回路ＳＵは基準電流である信号（電流）Ｉ０が信号（電流）Ｉ［ｉ，ｊ］として重み付け回路ＷＧＴ［ｉ，ｊ］から出力される。
【０２８４】
信号Ｓ［ｊ］が”１”のときに出力される信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］は、ノードＮＡの電位によって決まる。例えば、ノードＮＡの電位が低い程、出力される信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が大きくなり、ノードＮＡの電位が高い程、出力される信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が小さくなる。
【０２８５】
ノードＮＡの電位が低い程、信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が大きくなり、隠れニューロン回路部ＮＵ−Ｈの抵抗素子Ｒにかかる電圧が高くなる。これは、結合強度ｗ［ｊ，ｉ］が高いことに対応する。逆に、ノードＮＡの電位が高い程、信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が小さくなり、隠れニューロン回路部ＮＵ−Ｈの抵抗素子Ｒにかかる電圧が低くなる。これは、結合強度ｗ［ｊ，ｉ］が低いことに対応する。
【０２８６】
アナログメモリＡＭのノードＮＡの電位は、書き込み制御回路ＷＣＴＬの動作によって、電位Ｖ００から電位ＶＤＤまでの間で変更することができる。具体的には、書き込み制御回路ＷＣＴＬの有するチャージポンプ回路ＣＰ１によって、ノードＮＡの電位を下げることができ、又は、書き込み制御回路ＷＣＴＬの有するチャージポンプ回路ＣＰ２によって、ノードＮＡの電位を上げることができる。
【０２８７】
なお、チャージポンプ回路ＣＰ１、及びチャージポンプ回路ＣＰ２の効率を向上する手段として、トランジスタＴｒ５乃至トランジスタＴｒ８として、ＯＳトランジスタを用いるのが好ましい。ＯＳトランジスタは、オフ電流が極めて低い特性を有しているため、ＯＳトランジスタを適用することにより、アナログメモリＡＭのノードＮＡの電位を長時間保持することができる。更に、図１７に示したとおり、トランジスタＴｒ５乃至トランジスタＴｒ８にバックゲートを設けた構成を適用するのが好ましい。トランジスタＴｒ５乃至トランジスタＴｒ８にバックゲートを設けることにより、トランジスタＴｒ５乃至トランジスタＴｒ８のオン電流をより向上させることができる。
【０２８８】
書き込み制御回路ＷＣＴＬは、ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］と、ニューロン回路ＮＵ［ｊ］からの信号Ｓ［ｊ］と、制御信号ＣＴＬ１と、制御信号ＣＴＬ２と、を受けることによって動作を行う。つまり、これらの信号を受けることによって、チャージポンプ回路ＣＰ１、又はチャージポンプ回路ＣＰ２を動作させることができる。
【０２８９】
ニューロン回路ＮＵ［ｉ］からの信号Ｓ［ｉ］が”１”であり、且つニューロン回路ＮＵ［ｊ］からの信号Ｓ［ｊ］が”１”であるとき、それぞれが論理積回路ＬＡＣ１の第１入力端子、第２入力端子に入力され、その結果、論理積回路ＬＡＣ１の出力端子から”１”の信号が出力される。このとき、論理積回路ＬＡＣ２の第１入力端子、及び論理積回路ＬＡＣ３の第１入力端子に”１”の信号が入力される。
【０２９０】
この状態で、論理積回路ＬＡＣ２の第２入力端子に入力される制御信号ＣＴＬ１の値が”１”のとき、論理積回路ＬＡＣ２の出力端子に”１”の信号が出力される。また、論理積回路ＬＡＣ２の第２入力端子に入力される制御信号ＣＴＬ１の値が”０”のとき、論理積回路ＬＡＣ２の出力端子に”０”の信号が出力される。つまり、制御信号ＣＴＬ１をパルス信号とすることで、チャージポンプ回路ＣＰ１が動作して、ノードＮＡの電位を低くすることができる。
【０２９１】
一方、論理積回路ＬＡＣ３の第２入力端子に入力される制御信号ＣＴＬ２の値が”１”のとき、論理積回路ＬＡＣ３の出力端子に”１”の信号が出力される。また、論理積回路ＬＡＣ３の第２入力端子に入力される制御信号ＣＴＬ２の値が”０”のとき、論理積回路ＬＡＣ３の出力端子に”０”の信号が出力される。つまり、制御信号ＣＴＬ２をパルス信号とすることで、チャージポンプ回路ＣＰ２が動作して、ノードＮＡの電位を高くすることができる。
【０２９２】
つまり、シナプス回路ＳＵに”１”の信号Ｓ［ｉ］と”１”の信号Ｓ［ｊ］が入力され、パルス状の制御信号ＣＴＬ１が入力された場合、アナログメモリＡＭに保持されている結合強度ｗ［ｊ，ｉ］に対応したノードＮＡの電位が下降し、結合強度ｗ［ｊ，ｉ］が高くなる。また、シナプス回路ＳＵに”１”の信号Ｓ［ｉ］と”１”の信号Ｓ［ｊ］が入力され、パルス状の制御信号ＣＴＬ２が入力された場合、アナログメモリＡＭに保持されている結合強度ｗ［ｊ，ｉ］に対応したノードＮＡの電位が上昇し、結合強度ｗ［ｊ，ｉ］が低くなる。そのため、結合強度ｗ［ｊ，ｉ］が高くなった場合、重み付け回路ＷＧＴ［ｊ，ｉ］から出力される信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が大きくなり、結合強度ｗ［ｊ，ｉ］が低くなった場合、重み付け回路ＷＧＴ［ｊ，ｉ］から出力される信号（電流）ｗ［ｊ，ｉ］Ｓ［ｊ］が小さくなる。
【０２９３】
なお、シナプス回路ＳＵの初期化を行う場合、信号Ｓ［ｉ］、及び信号Ｓ［ｊ］の少なくとも一方を”０”として、制御信号ＣＴＬ１としてパルス信号を入力して、結合強度ｗ［ｊ，ｉ］が低くなるように設定する構成も有効である。また、信号Ｓ［ｉ］、及び信号Ｓ［ｊ］の少なくとも一方を”０”として、制御信号ＣＴＬ２としてパルス信号を入力して、結合強度ｗ［ｊ，ｉ］が高くなるように設定する構成も有効である。
【０２９４】
ここで、ニューラルネットワークが構築された半導体装置５００に係る原理として、第１学習、第２学習、結合強度Ｗの収束について説明する。
【０２９５】
第１学習とは、入力ニューロン及び出力ニューロンに対応するニューロン回路ＮＵに”１”の値の制御信号ＣＴＬ３を入力し、かつ、制御信号ＣＴＬ１としてパルス信号を入力する動作を示す。つまり、第１学習を行うことで、チャージポンプ回路ＣＰ１が動作し、結合強度ｗ［ｉ，ｊ］が強まる。なお、信号Ｓ［ｉ］と信号Ｓ［ｊ］の少なくともどちらか一方が”０”のとき、結合強度ｗ［ｉ，ｊ］の更新は行われない。
【０２９６】
また、第２学習とは、出力ニューロンに対応するニューロン回路ＮＵに”０”の値の制御信号ＣＴＬ３を入力し、かつ、制御信号ＣＴＬ２としてパルス信号を入力する動作を示す。つまり、第２学習を行うことで、チャージポンプ回路ＣＰ２が動作し、結合強度ｗ［ｉ，ｊ］が弱まる。なお、信号Ｓ［ｉ］と信号Ｓ［ｊ］の少なくともどちらか一方が”０”のとき、結合強度ｗ［ｉ，ｊ］の更新は行われない。
【０２９７】
ところで、ホップフィールド型のニューラルネットワーク回路を有する半導体装置５００が外部入力信号ＤＩＮ［１］乃至外部入力信号ＤＩＮ［ｎ］（学習データ）によって構成した結合強度ＷのネットワークのエネルギーＥは、下式（１）で定義されている。
【０２９８】
【数１】
2018098787.tif 000003
【０２９９】
ホップフィールド型のネットワークのエネルギーＥは、該ネットワークの出力が変化すると減少することが知られている。
【０３００】
式（１）において、ｗｊｉは、シナプス回路ＳＵ［ｉ，ｊ］の結合強度ｗ［ｉ，ｊ］に相当し、Ｏｉは、外部出力信号ＤＯＵＴ［ｉ］、すなわち期待値データに相当し、θｊは、ニューロン回路ＮＵ［ｊ］のしきい値を示す。なお、半導体装置５００において、該しきい値とは、参照電位Ｖｒｅｆに相当する。
【０３０１】
外部出力信号ＤＯＵＴ［ｉ］が１のとき、Ｏｉの値を”１”とし、外部出力信号ＤＯＵＴ［ｉ］が０のとき、Ｏｉの値を”−１”とする。
【０３０２】
式（１）の第１項目の和において、ＯｉとＯｊ、つまり外部出力信号ＤＯＵＴ［ｉ］と外部出力信号ＤＯＵＴ［ｊ］が共に”１”、又は共に”−１”となるようなｉ，ｊの組み合わせが多いほど、エネルギーＥの値は低くなり、ネットワークは安定する。逆に、外部出力信号ＤＯＵＴ［ｉ］と外部出力信号ＤＯＵＴ［ｊ］との一方が”１”、且つ他方が”−１”となるようなｉ，ｊの組み合わせが多いほど、エネルギーＥの値は高くなり、ネットワークは不安定となる。つまり、ニューロン回路ＮＵ［ｉ］とニューロン回路ＮＵ［ｊ］が互いに「発火」し且つ強く結合しているとき、又は互いに「発火」せず且つ強く結合しているとき、ネットワークは安定化する。
【０３０３】
また、式（１）の第２項では、しきい値θｊと外部出力信号ＤＯＵＴ［ｊ］の積によって、エネルギーＥの大きさを決定する。例えば、ニューロン回路ＮＵ［ｉ］を「発火」させるのに必要なしきい値θｊが高い場合、ニューロン回路ＮＵ［ｉ］が「発火」したときのネットワークのエネルギーＥは高くなり、ニューロン回路ＮＵ［ｉ］が「発火」していないときのエネルギーＥは低くなる。
【０３０４】
ここで、ニューロン回路ＮＵのしきい値θｊのときのΣθｊＯｊをエネルギーの基準レベルとすると、下式で表せる。
【０３０５】
【数２】
2018098787.tif 000004
【０３０６】
式（２）は、式（１）と同様に、外部出力信号ＤＯＵＴ［ｉ］と外部出力信号ＤＯＵＴ［ｊ］が共に”１”、又は共に”−１”となるようなｉ，ｊの組み合わせが多いほど、エネルギーＥの値は低くなり、ネットワークは安定する。逆に、外部出力信号ＤＯＵＴ［ｉ］と外部出力信号ＤＯＵＴ［ｊ］との一方が”１”、且つ他方が”−１”となるようなｉ，ｊの組み合わせが多いほど、エネルギーＥの値は高くなり、ネットワークは不安定となる。
【０３０７】
また、式（２）を用いた場合、しきい値θｊを０としているので、ホップフィールド型のネットワークのエネルギーＥは、外部出力信号ＤＯＵＴ［ｉ］、外部出力信号ＤＯＵＴ［ｊ］、及び結合強度ｗ［ｉ，ｊ］のみによって定まる。
【０３０８】
ここで、第１学習を繰り返し行う場合を考える。第１学習を繰り返し行うことによって、信号Ｓ［ｉ］と信号Ｓ［ｊ］が共に”１”であるときの結合強度ｗ［ｉ，ｊ］が増大していく。この動作によって、期待値データと結合強度Ｗがそれぞれある値に収束していき、その結果、式（１）又は式（２）より、エネルギーＥが局所最低値を取ることになる。
【０３０９】
一方、第２学習を繰り返し行う場合を考える。第２学習を繰り返し行うことによって、すなわち、信号Ｓ［ｉ］と信号Ｓ［ｊ］が共に”１”のときの結合強度ｗ［ｉ，ｊ］が弱まる。つまり、結合強度Ｗが弱まることにより、式（１）又は式（２）より、エネルギーＥが増大することになる。
【０３１０】
第２学習を行う理由は、式（１）又は式（２）が与えるエネルギー関数において、大域的な最小値をとるエネルギーＥに応じたネットワークの結合強度Ｗと期待値データを取得するためである。式（１）又は式（２）が与えるエネルギー関数は、局所最小値であるエネルギーＥを複数有する場合があり、第１学習のみ繰り返し実行しただけでは、大域的な最小値のエネルギーＥに到達しない可能性がある。そこで、第２学習を適宜行うことで、収束した局所最小値をとるエネルギーＥから一時的にエネルギー増大させることにより、別の局所最小値をとるエネルギーＥに移行させる機会を設けることができる。
【０３１１】
なお、シナプス回路ＳＵの構成及びその動作については、図１６のシナプス回路ＳＵを一例として説明したが、本発明の一態様は、図１６のシナプス回路ＳＵに限定されない。例えば、図２０のシナプス回路ＳＵを適用した構成でもよい。図２０は、シナプス回路ＳＵ［ｊ，ｉ］とシナプス回路ＳＵ［ｉ，ｊ］において、アナログメモリＡＭと、書き込み制御回路ＷＣＴＬと、を共有しない構成となっており、すなわち１つのシナプス回路ＳＵ［ｉ，ｊ］がアナログメモリＡＭと、書き込み制御回路ＷＣＴＬと、を有する構成となっている。なお、シナプス回路ＳＵ［ｊ，ｉ］のアナログメモリＡＭのノードＮＡの電位と、シナプス回路ＳＵ［ｉ，ｊ］のアナログメモリＡＭのノードＮＡの電位とは、同じ値を持つように更新する。このような構成とすることで、ニューロンとシナプスの物理配置を対称的にしやすくなる。
【０３１２】
なお、シナプス回路ＳＵが有するチャージポンプ回路ＣＰ１と、チャージポンプ回路ＣＰ２と、アナログメモリと、重み付け回路ＷＧＴ［ｉ，ｊ］と、重み付け回路ＷＧＴ［ｊ，ｉ］の回路構成は、図１６に示した回路構成を例として説明したが、本発明の一態様は、これに限定されない。例えば、図１６の論理回路ＬＧの回路構成を変更して、図１６の論理回路ＬＧと等価な回路に置き換えてもよい。また、例えば、図１６のチャージポンプ回路ＣＰ１、又はチャージポンプ回路ＣＰ２の回路構成を変更して、図１６のチャージポンプ回路ＣＰ１、又はチャージポンプ回路ＣＰ２と等価な回路に置き換えてもよい。また、例えば、図１６のアナログメモリＡＭにおいて、容量素子ＣＷを設けず、容量素子ＣＷの代わりに、ノードＮＡの配線と、電位ＶＤＤを与える配線と、からなる寄生容量として構成してもよい。
【０３１３】
＜半導体装置の動作例２＞
ここでは、半導体装置５００の動作例について説明する。ここでの動作とは、半導体装置５００に学習データを入力し、半導体装置５００に該学習データを学ばせた後、半導体装置５００に対象データを入力して、該学習データと該対象データとが一致、類似、不一致などの判定をするまでのことをいう。なお、本明細書などにおいて、「類似」とは、対象データと学習データとが一致していないが、概ね同じデータであるとみなせる場合をいう。ここでいう、概ね同じデータとは、例えば、対象データと学習データとそれぞれが大きい領域で一致しているが、それ以外の小さな領域では一致していない場合などが挙げられる。図２１及び図２２に、半導体装置５００の動作を示すフローチャートを示す。なお、ここでは、半導体装置５００が、図１４に示すニューロン回路ＮＵ［ｉ］と、図１６に示すシナプス回路ＳＵと、を有している場合での動作例を説明する。
【０３１４】
初めに、半導体装置５００がデータを学習する動作について、図２１を用いて説明する。
【０３１５】
〔ステップＳ１−１〕
ステップＳ１−１では、ニューロン回路ＮＵに外部から学習データが入力される。なお、ここでの学習データとは、２進数で表せられるデータであり、その学習データのビット数に応じて、入力されるニューロン回路の個数が決まる。したがって、半導体装置５００は、必要の無いニューロン回路にはデータの入出力を行わないよう電気的に遮断するなどの構成を適用するのが好ましい。ここでは、学習データの量はｎビットあり、学習データのｉビット目の値を学習データ［ｉ］と記載する。学習データ［１］乃至学習データ［ｎ］が、それぞれニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］に入力されるとする。学習データ［ｉ］は、外部入力信号ＤＩＮ［ｉ］としてニューロン回路ＮＵ［ｉ］に入力される。
【０３１６】
〔ステップＳ１−２〕
ステップＳ１−２では、フリップフロップ回路ＦＦに高レベル電位のクロック信号ＣＫが入力され、かつ”１”の値の制御信号ＣＴＬ３がセレクタＳＬＣＴに入力される。これにより、入力ニューロン及び出力ニューロンに対応したニューロン回路ＮＵ［ｉ］は、学習データ［ｉ］に対応した信号を信号Ｓ［ｉ］として出力する。出力された信号Ｓ［ｉ］は、シナプス回路ＳＵ［ｉ，１］乃至シナプス回路ＳＵ［ｉ，ｎ］に入力される。なお、図２１のフローチャートでは、信号Ｓ［１］乃至信号Ｓ［ｎ］をまとめて信号Ｓと表記する。また、信号Ｓは、１×ｎ、又はｎ×１の行列として表記できる場合がある。
【０３１７】
これにより、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］から対応するシナプス回路ＳＵに、学習データに対応した信号Ｓが送られる。
【０３１８】
シナプス回路ＳＵ［ｉ，ｊ］は、信号Ｓ［ｉ］が入力されることによって、入力された信号Ｓ［ｉ］の値に応じた電流Ｉ［ｉ，ｊ］を出力する。これにより、ｊ列目の全てのシナプス回路ＳＵから出力された電流の和ΣＩ［ｉ、ｊ］が、ニューロン回路ＮＵ［ｊ］に入力される。
【０３１９】
〔ステップＳ１−３〕
ステップＳ１−３では、第１学習における結合強度Ｗの更新が行われる。このため、シナプス回路ＳＵ［ｉ，ｊ］に入力された信号Ｓ［ｉ］及び信号Ｓ［ｊ］の値が共に”１”であるとき、結合強度ｗ［ｉ，ｊ］は強まる。また、シナプス回路ＳＵ［ｉ，ｊ］に入力された信号Ｓ［ｉ］及び信号Ｓ［ｊ］の値が少なくともどちらかが”０”であるとき、結合強度ｗ［ｉ，ｊ］の更新は行われない。なお、このとき、結合強度ｗ［ｉ，ｊ］が強まった場合、シナプス回路ＳＵ［ｉ，ｊ］から出力される電流Ｉ［ｉ，ｊ］は大きくなる。
【０３２０】
〔ステップＳ１−４〕
ステップＳ１−４では、ステップＳ１−２及びステップＳ１−３を所定の回数を繰り返したかどうかの判定が行われる。所定の回数に達したとき、ステップＳ１−５に移行し、所定の回数に達していないとき、ステップＳ１−２に戻り、再度処理が行われる。
【０３２１】
なお、ここでの所定の回数は、理想的にはネットワークのエネルギーが安定するまで繰り返す回数であることが好ましいが、経験的に決めた任意の回数としてよい。
【０３２２】
〔ステップＳ１−５〕
ステップＳ１−５では、出力ニューロンに対応するニューロン回路ＮＵ［ｉ］において、”０”の値の制御信号ＣＴＬ３がセレクタＳＬＣＴに入力され、入力ニューロンに対応するニューロン回路ＮＵ［ｉ］において、”１”の値の制御信号ＣＴＬ３がセレクタＳＬＣＴに入力される。これにより、ニューロン回路ＮＵ［ｉ］は、隠れニューロン回路部ＮＵ−Ｈから出力されたデータに対応した信号を信号Ｓ［ｉ］として出力する。出力された信号Ｓ［ｉ］は、シナプス回路ＳＵ［ｉ，１］乃至シナプス回路ＳＵ［ｉ，ｎ］に入力される。
【０３２３】
これにより、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］から対応するシナプス回路ＳＵに、学習データに対応した信号Ｓが送られる。
【０３２４】
シナプス回路ＳＵ［ｉ，ｊ］は、信号Ｓ［ｉ］が入力されることによって、入力された信号Ｓ［ｉ］の値に応じた電流Ｉ［ｉ，ｊ］を出力する。これにより、ｊ列目の全てのシナプス回路ＳＵから出力された電流の和ΣＩ［ｉ、ｊ］が、ニューロン回路ＮＵ［ｊ］に入力される。
【０３２５】
〔ステップＳ１−６〕
ステップＳ１−６では、第２学習における結合強度Ｗの更新が行われる。このため、シナプス回路ＳＵ［ｉ，ｊ］に入力された信号Ｓ［ｉ］及び信号Ｓ［ｊ］の値が共に”１”であるとき、結合強度ｗ［ｉ，ｊ］は弱まる。また、シナプス回路ＳＵ［ｉ，ｊ］に入力された信号Ｓ［ｉ］及び信号Ｓ［ｊ］の値が少なくともどちらかが”０”であるとき、結合強度ｗ［ｉ，ｊ］の更新は行われない。なお、このとき、結合強度ｗ［ｉ，ｊ］が弱まった場合、シナプス回路ＳＵ［ｉ，ｊ］から出力される電流Ｉ［ｉ，ｊ］は小さくなる。
【０３２６】
〔ステップＳ１−７〕
ステップＳ１−７では、ステップＳ１−５及びステップＳ１−６を所定の回数を繰り返したかどうかの判定が行われる。所定の回数に達したとき、ステップＳ１−８に移行し、所定の回数に達していないとき、ステップＳ１−５に戻り、再度処理が行われる。
【０３２７】
なお、ここでの所定の回数は、理想的には局所的なエネルギー最小値から抜け出すのに十分な回数とするのが望ましいが、経験的に決めた任意の回数としてもよい。
【０３２８】
〔ステップＳ１−８〕
ステップＳ１−８では、ステップＳ１−２乃至ステップＳ１−７を所定の回数を繰り返したかどうかの判定が行われる。所定の回数に達したとき、ステップＳ１−９に移行し、所定の回数に達していないとき、ステップＳ１−２に戻り、再度処理が行われる。
【０３２９】
なお、ここでの所定の回数は、理想的にはネットワークのエネルギーが安定するまで繰り返す回数であることが好ましいが、経験的に決めた任意の回数としてもよい。
【０３３０】
〔ステップＳ１−９〕
ステップＳ１−９では、ステップＳ１−２、ステップＳ１−３、及びステップＳ１−５を所定の回数繰り返し行うことによって得られた、学習データに応じたネットワークの結合強度Ｗを保持し、また、その期待値データの取得を行う。その後、比較の動作を行うため、ステップＳ２−１に移行する。
【０３３１】
前述したが、このホップフィールド型のネットワークでは、ステップＳ１−２乃至ステップＳ１−８を繰り返し行うことで、ネットワークの結合強度Ｗがある値、又はある行列に収束する場合がある。その結合強度Ｗの収束したときのネットワークは、安定な状態であるといえ、入力された学習データに応じたネットワークの安定状態が記憶されたことを意味する。
【０３３２】
次に、先にデータを学習させた半導体装置５００に、対象データを入力して、結果を出力する動作について、図２２を用いて説明する。ここで学習した複数のデータのうち、対象データに最も近いと連想されるデータを結果として出力する。
【０３３３】
〔ステップＳ２−１〕
ステップＳ２−１では、ニューロン回路ＮＵに外部から対象データが入力される。なお、ここでの対象データとは、２進数で表せられるデータであり、ステップＳ１−１で入力した学習データのビット数と同じｎビットであり、それぞれがニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］に入力されるとする。
【０３３４】
ニューロン回路ＮＵ［ｉ］に外部入力信号ＤＩＮ［ｉ］として対象データ［ｉ］が入力されたとする。これにより、ニューロン回路ＮＵ［ｉ］が有する入力ニューロン回路部ＮＵ−Ｉの入力端子Ｄに対象データ［ｉ］が入力される。そして、フリップフロップ回路ＦＦに高レベル電位のクロック信号が入力されることで、入力ニューロンに対応する入力ニューロン回路部ＮＵ−Ｉは、セレクタＳＬＣＴの第１入力端子に対象データ［ｉ］を入力する。ステップＳ２−１では、”１”の値の制御信号ＣＴＬ３をセレクタＳＬＣＴに入力して、セレクタＳＬＣＴの出力端子から対象データ［ｉ］を信号Ｓ［ｉ］として出力する。出力された信号Ｓ［ｉ］は、シナプス回路ＳＵ［ｉ，１］乃至シナプス回路ＳＵ［ｉ，ｎ］に入力される。
【０３３５】
これにより、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］から、全てのシナプス回路ＳＵに対象データが送られる。
【０３３６】
〔ステップＳ２−２〕
ステップＳ２−２において、シナプス回路ＳＵ［ｉ，ｊ］に入力された信号Ｓ［ｉ］によって、重み付け回路ＷＧＴ［ｉ，ｊ］が有するトランジスタＴｒ２又はトランジスタＴｒ４のオン状態、オフ状態を制御する。信号Ｓ［ｉ］が”１”であるとき、トランジスタＴｒ２がオフ状態、トランジスタＴｒ４がオン状態となり、学習のステップＳ１−２又はステップＳ１−６で保持された結合強度ｗ［ｉ，ｊ］に応じた信号（電流）ｗ［ｉ，ｊ］Ｓ［ｉ］が、シナプス回路ＳＵ［ｉ，ｊ］から信号（電流）Ｉ［ｉ，ｊ］として出力される。また、信号Ｓ［ｉ］が”０”であるとき、トランジスタＴｒ２がオン状態、トランジスタＴｒ４がオフ状態となり、トランジスタＴｒ１に流れる電位Ｖ０に応じた電流Ｉ０が、シナプス回路ＳＵ［ｉ，ｊ］から信号（電流）Ｉ［ｉ，ｊ］として出力される。
【０３３７】
なお、ステップＳ２−２において、シナプス回路ＳＵ［ｉ，ｊ］への制御信号ＣＴＬ１及び制御信号ＣＴＬ２の入力は、行われない。すなわち、書き込み制御回路ＷＣＴＬの有するチャージポンプ回路ＣＰ１及びチャージポンプ回路ＣＰ２は駆動せず、結合強度ｗ［ｉ，ｊ］の更新は行われない。
【０３３８】
〔ステップＳ２−３〕
ステップＳ２−３では、ステップＳ１−３と同様に、ニューロン回路ＮＵ［ｊ］に、シナプス回路ＳＵ［ｉ，ｊ］から出力された信号（電流）Ｉ［ｉ，ｊ］が入力される。このとき、ｊ列に存在する全てのシナプス回路ＳＵから出力された信号（電流）は、足し合わさって、ニューロン回路ＮＵ［ｊ］に入力される。つまり、ニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］には、それぞれ合計信号（電流）ΣＩ［ｉ，１］乃至合計信号（電流）ΣＩ［ｉ，ｎ］が入力される。
【０３３９】
ニューロン回路ＮＵ［ｊ］に合計信号（電流）ΣＩ［ｉ，ｊ］が入力されたとき、隠れニューロン回路部ＮＵ−Ｈの抵抗素子Ｒの第１端子に電位が生じる。抵抗素子Ｒの第１端子の電位と、参照電位Ｖｒｅｆと、がそれぞれコンパレータＣＭＰの非反転入力端子と、反転入力端子と、に入力され、コンパレータＣＭＰの出力端子から、抵抗素子Ｒの第１端子の電位と、参照電位Ｖｒｅｆと、の電位差に応じた信号を出力する。コンパレータＣＭＰからの出力信号は、外部出力信号ＤＯＵＴ［ｊ］として、半導体装置外部に出力され、またセレクタＳＬＣＴの第２入力端子に入力される。
【０３４０】
ここで、出力された外部出力信号ＤＯＵＴ［１］乃至外部出力信号ＤＯＵＴ［ｎ］は、学習した複数のデータのうち、最も近いと連想されたデータである。すなわち、学習データと対象データが一致、類似、又は不一致の判定を行うことができる。
【０３４１】
上記のステップＳ１−１乃至ステップＳ１−６、及びステップＳ２−１乃至ステップＳ２−３を行うことによって、半導体装置５００に学習データを学習させ、その後、対象データを与えることによって、学習データに一致、類似、又は不一致したデータを出力することができる。これにより、半導体装置５００は、パターン認識や連想記憶などの処理を行うことができる。
【０３４２】
＜＜動き補償予測＞＞
次に、半導体装置５００を用いて、動き補償予測を行う方法について、図２３を用いて説明する。
【０３４３】
〔ステップＳ３−１〕
ステップＳ３−１では、領域３１のデータを学習データとして、半導体装置５００のニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］に入力する。なお、学習データは領域３１のデータを２進数で表したデータであり、ｎビットで構成されたデータであるとする。
【０３４４】
〔ステップＳ３−２〕
ステップＳ３−２では、領域３１のデータの入力について、ステップＳ１−２乃至ステップＳ１−６と同様の動作を行う。つまり、全てのシナプス回路ＳＵに対して、それぞれの結合強度Ｗの更新を繰り返し行い、領域３１のデータに応じた全てのシナプス回路の結合強度Ｗを保持する。
【０３４５】
〔ステップＳ３−３〕
ステップＳ３−３では、複数の領域４１の一を対象データとして、ステップＳ３−２で形成した結合強度Ｗを有する半導体装置５００のニューロン回路ＮＵ［１］乃至ニューロン回路ＮＵ［ｎ］に入力する。なお、対象データは領域４１の一のデータを、２進数で表したデータであり、ｎビットで構成されたデータであるとする。
【０３４６】
〔ステップＳ３−４〕
ステップＳ３−４では、複数の領域４１の一の入力について、ステップＳ２−１乃至ステップＳ２−３と同様の動作を行う。つまり、領域３１のデータを学習させた半導体装置５００に対して、複数の領域４１の一のデータを入力することで、連想されるデータを出力する。
【０３４７】
ここで、領域３１のデータと、連想されるデータと、を比較し、領域３１のデータと複数の領域４１の一と、が一致する、類似する、又は一致しない、のいずれかの判定を行う。
【０３４８】
〔ステップＳ３−５〕
ステップＳ３−５では、上述の判定結果に応じて、どのステップに進むかの判定が行われる。
【０３４９】
該判定結果が、領域３１のデータと複数の領域４１の一とが一致しなかったとき、複数の領域４１の一とは別の領域４１を対象データとして、ステップＳ３−３とステップＳ３−４の動作が再度行われる。
【０３５０】
また、該判定結果が、領域３１のデータと複数の領域４１の一とが一致したとき、領域３１を基準とした複数の領域４１の一の移動ベクトルを取得して、本動作が終了する。移動ベクトルを取得したことにより、移動ベクトルを差分とした、動き補償予測が可能となる。動き補償予測を行うことで、映像データの圧縮を効率よく行うことができる。
【０３５１】
また、該判定結果で、領域３１のデータと複数の領域４１の一とが類似する場合、物体の動き検出例で説明した通り、それぞれの外部出力信号の差が最低となる場合の変位を推測して、これを物体の移動ベクトルとして取得を行う。その後、本動作は終了する。
【０３５２】
また、該判定結果で、全ての領域４１のデータを対象データとして比較を行い、学習データと全ての対象データとが一致しなかったとき、又は、類似しなかったとき、領域３１のデータと複数の領域４１のデータから動き補償予測を行うための移動ベクトルの取得ができないと判断して、本動作が終了する。
【０３５３】
上記の動作を行うことによって、ホップフィールド型のニューラルネットワークを映像データの圧縮を行うエンコーダとして利用することができる。これにより、大容量の画像データの圧縮を行うことができる高効率のエンコーダを実現することができる。
【０３５４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３５５】
（実施の形態３）
本実施の形態では、実施の形態１で説明した、電子機器と、該電子機器の周辺機器と、の接続構成について説明する。
【０３５６】
図２４は、図１に示した電子機器８００と、映像表示部を備える電子機器と、受信装置と、アンテナと、の接続構成を示しており、特に、図２４（Ａ）（Ｂ）（Ｃ）は、それぞれ受信装置の形態の例を示している。なお、本実施の形態における受信装置は、実施の形態１で説明したチューナ８３２と、ＳＴＢ８３３と、を有する。
【０３５７】
図２４（Ａ）は、映像表示部８２０を備える電子機器８９９と、電子機器８００と、受信装置８７１と、アンテナ１５６４と、アンテナ１５６５と、の接続構成を示している。アンテナ１５６４、及びアンテナ１５６５は、受信装置８７１と電気的に接続されている。受信装置８７１は、電子機器８００と電気的に接続され、電子機器８００は、映像表示部８２０と電気的に接続されている。図２４（Ａ）は、電子機器８９９と、電子機器８００と、受信装置８７１と、アンテナ１５６４と、アンテナ１５６５と、を全て有線で接続した構成となっている。
【０３５８】
図２４（Ａ）に図示している電子機器８９９として、テレビジョン装置を図示している。なお、電子機器８９９は、テレビジョン装置に限定せず、テレビジョン装置とは別の表示装置を備える電子機器としてもよい。
【０３５９】
図２４（Ａ）に図示しているアンテナ１５６４として、パラボラアンテナを図示している。なお、パラボラアンテナとしては、例えば、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。図２４（Ａ）に図示しているアンテナ１５６５として、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナを図示している。
【０３６０】
図２４（Ａ）とは別の接続構成の例を、図２４（Ｂ）に示す。図２４（Ｂ）は、映像表示部８２０を備える電子機器８９９と、電子機器８００と、受信装置８７２と、受信装置８７３と、アンテナ１５６４と、アンテナ１５６５と、の接続構成を示している。
【０３６１】
電子機器８００は、電子機器８９９と電気的に接続され、加えて電子機器８００は、受信装置８７３と電気的に接続されている。受信装置８７２と、受信装置８７３と、は互いに無線で通信を行う受信装置である。また、チューナ８３２と、ＳＴＢ８３３と、については、受信装置８７２又は受信装置８７３の一方が有する。また、受信装置８７２がチューナ８３２を有し、受信装置８７３がＳＴＢ８３３を有する構成としてもよい。
【０３６２】
映像表示部８２０と、電子機器８９９と、アンテナ１５６４と、アンテナ１５６５と、については、図２４（Ａ）で説明を参照する。
【０３６３】
図２４（Ａ）（Ｂ）とは別の接続構成の例を、図２４（Ｃ）に示す。図２４（Ｃ）は、映像表示部８２０を備える電子機器８９９と、電子機器８００と、受信装置８７２と、アンテナ１５６４と、アンテナ１５６５と、の接続構成を示している。
【０３６４】
電子機器８００は、電子機器８９９と電気的に接続されている。電子機器８００は、内側に受信装置８７３を有している。つまり、受信装置８７２と、電子機器８００と、が互いに無線で通信を行う構成となっている。また、チューナ８３２と、ＳＴＢ８３３と、については、受信装置８７２又は電子機器８００の一方が有する。また、受信装置８７２がチューナ８３２を有し、電子機器８００がＳＴＢ８３３を有する構成としてもよい。
【０３６５】
映像表示部８２０と、電子機器８９９と、アンテナ１５６４と、アンテナ１５６５と、については、図２４（Ａ）で説明を参照する。
【０３６６】
図２５は、実施の形態１で説明した電子機器９００と、受信装置と、アンテナと、の接続構成を示しており、特に、図２５（Ａ）（Ｂ）（Ｃ）は、それぞれ受信装置の形態の例を示している。なお、受信装置は、図２４の説明と同様に、チューナ８３２と、ＳＴＢ８３３と、を有する。
【０３６７】
図２５（Ａ）は、図２４（Ａ）に示した受信装置８７１を電子機器９００に電気的に接続した構成となっている。また、図２５（Ｂ）は、図２４（Ｂ）に示した受信装置８７２と、受信装置８７３と、を用いて、電子機器９００と電気的に接続した構成となっている。
【０３６８】
図２５（Ｃ）では、図２４（Ｃ）と同様に、電子機器９００が受信装置８７３を有する構成となっている。つまり、受信装置８７２が電子機器９００と無線で通信を行う構成となっている。また、チューナ８３２と、ＳＴＢ８３３と、については、受信装置８７２又は電子機器９００の一方が有する。また、受信装置８７２がチューナ８３２を有し、電子機器９００がＳＴＢ８３３を有する構成としてもよい。
【０３６９】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３７０】
（実施の形態４）
本実施の形態では、実施の形態１及び実施の形態３で説明した電子機器９００に、ハイブリッド表示装置を備えた電子機器の動作例について説明する。
【０３７１】
ハイブリッド表示装置とは、表示素子として発光素子又は透過型液晶素子の一方と、反射型素子と、を有する表示装置であり、ハイブリッド表示装置を有するディスプレイをハイブリッドディスプレイと呼称する。
【０３７２】
特に、表示素子として発光素子と、反射型素子と、を有するディスプレイを、ＥＲ−Ｈｙｂｒｉｄ  ディスプレイ（Ｅｍｉｓｓｉｖｅ  ＯＬＥＤ  ａｎｄ  Ｒｅｆｌｅｃｔｉｖｅ  ＬＣ  Ｈｙｂｒｉｄ  ディスプレイ、または、Ｅｍｉｓｓｉｏｎ／Ｒｅｆｌｅｃｔｉｏｎ  Ｈｙｂｒｉｄ  ディスプレイ）と呼称する。また、表示素子として透過型液晶素子と、反射型液晶素子と、を有するディスプレイをＴＲ−Ｈｙｂｒｉｄ  ディスプレイ（Ｔｒａｎｓｍｉｓｓｉｖｅ  ＬＣ  ａｎｄ  Ｒｅｆｌｅｃｔｉｖｅ  ＬＣ  Ｈｙｂｒｉｄ  ディスプレイ、または、Ｔｒａｎｓｍｉｓｓｉｏｎ／Ｒｅｆｌｅｃｔｉｏｎ  Ｈｙｂｒｉｄ  ディスプレイ）と呼称する。
【０３７３】
なお、ハイブリッド表示装置については、実施の形態５で詳述する。
【０３７４】
図２６は、図２に示した電子機器９００の映像表示部８２０に、ハイブリッド表示装置を備えた電子機器９０１の構成例を示している。
【０３７５】
電子機器９０１の映像表示部８２０は、第１表示領域８２１と、第２表示領域８２２と、を有し、第１表示領域８２１は、第２表示領域８２２に重畳している。第１表示領域８２１と第２表示領域８２２と、にそれぞれ外部からの放送信号のデータ（第１データ、又は第２データ）、又は内部で読み出した再生データ（第１内部再生データ乃至第３内部再生データ）を送信することによって、映像表示部８２０から画像を表示することができる。ここでは、第１表示領域８２１は、反射型素子を有し、第２表示領域８２２は、発光素子又は透過型液晶素子の一方を有するものとする。
【０３７６】
ところで、日本国における地上デジタル放送では、一般的に、外部からの放送信号のデータ（第１データ、又は第２データ）は、トランスポートストリームと呼ばれる伝送方式によって、複数のパケットを多重化して送られる。１つのパケットは、ヘッダと呼ばれる部分（４バイト）と、画像、音声、又はデータ放送におけるコンテンツなどのデータが含まれる部分（１８４バイト）と、を有する。
【０３７７】
ヘッダには、そのパケットが有する該データを識別するための番号が含まれている。先述したＳＴＢ８３３は、ヘッダが有する番号に基づいて、画像データ、及び音声データを復号伸長する。
【０３７８】
電子機器９０１で番組を視聴する場合、パケットのヘッダには、第１表示領域８２１に表示する画像と、第２表示領域８２２に表示する画像と、を識別するための番号を有しておけばよい。そして、ＳＴＢ８３３は、ヘッダに基づいて、第１表示領域８２１に表示する画像のデータと、第２表示領域８２２に表示する画像のデータと、をそれぞれ復号伸長して、復号伸長したデータを電子機器９０１に送信すればよい。
【０３７９】
次に、電子機器９０１の動作例について説明する。図２７は、第１表示領域８２１と第２表示領域８２２とにそれぞれ表示される画像、及び、該画像の足し合わせによって映像表示部８２０から映される画像を示している。
【０３８０】
初めに、第１表示領域８２１に表示する画像のデータと、第２表示領域８２２に表示する画像のデータと、が同一の場合について説明する。図２７（Ａ１）は、第１表示領域８２１と、第２表示領域８２２と、に同一の画像データを送信して、該画像データを表示している例を示している。図２７（Ａ２）は、図２７（Ａ１）に示す画像の表示によって、映像表示部８２０で視認できる画像を示している。詳しくは、別の実施の形態で説明するが、電子機器９０１によって視聴している場所が、暗い環境下である場合、第１表示領域８２１が有する反射型素子の反射強度が低くなるため、第２表示領域８２２が有する発光素子又は透過型液晶素子の一方の輝度を高くすることで、視認性の良い画像を表示することができる。また、電子機器９０１によって視聴している場所が、明るい環境下である場合、第１表示領域８２１が有する反射型素子の反射強度を高めることで、視認性の良い画像を表示することができる。そのため、第２表示領域８２２が有する発光素子又は透過型液晶素子の一方の発光強度を高くする必要が無くなるため、電子機器９０１の消費電力を低減することができる。
【０３８１】
次に、第１表示領域８２１に表示する画像のデータと、第２表示領域８２２に表示する画像のデータと、が異なる場合について説明する。ここでは、第１表示領域８２１に表示する画像として、文字、図形、模様などのデータを有するパケットと、第２表示領域８２２に表示する画像データを有するパケットと、が放送信号として、アンテナに受信されたとする。図２７（Ｂ１）は、第１表示領域８２１に、文字、図形、模様などを有する画像データを送信し、かつ第２表示領域８２２に、主となる画像データを送信して、それらの画像データを表示している例を示している。図２７（Ｂ２）は、図２７（Ａ１）（Ａ２）と同様に、図２７（Ｂ１）に示す画像の表示によって、映像表示部８２０で視認できる画像を示している。図２７（Ｂ２）に示すとおり、映像表示部８２０で視認できる画像は、第１表示領域８２１の画像と、第２表示領域８２２の画像と、を足し合わせた画像となっている。
【０３８２】
なお、図２７（Ｂ１）のとおり、第１表示領域８２１に表示している画像において、文字、図形、模様などを表示する以外の領域は、黒表示としている。つまり、その領域が有する画素の値を０としている。そのため、映像表示部８２０において、第１表示領域８２１の黒表示としている領域には、第２表示領域８２２の画像がそのまま表示される。
【０３８３】
また、図２７（Ｂ１）のとおり、第１表示領域８２１に表示している画像において、文字、図形、模様などを表示する領域は、第２表示領域８２２に表示している画像と重なるため、映像表示部８２０では、第１表示領域８２１に表示している文字、図形、模様などを表示する画像と、第２表示領域８２２の画像と、が足し合わさった領域８２３が存在する。
【０３８４】
このように、第１表示領域８２１に表示する画像を有するパケットと、第２表示領域８２２に表示する画像データを有するパケットと、を放送信号として送信して、電子機器９０１によって、第１表示領域８２１及び第２表示領域８２２にそれぞれ画像を表示する構成とすることができる。なお、実施の形態１で説明した動作例と同様に、第１表示領域８２１に表示する画像データ、及び第２表示領域８２２に表示する画像データをそれぞれ記録する構成としてもよい。又は、記憶装置、又は記録メディアから第１表示領域８２１に表示する画像データ、及び第２表示領域８２２に表示する画像データを読み出して、映像表示部８２０に表示する構成としてもよい。
【０３８５】
また、電子機器９０１は、第１表示領域８２１に表示する画像データに応じて、第２表示領域８２２に表示する画像データを加工して、映像表示部８２０に表示する機能を有してもよい。
【０３８６】
図２７（Ｃ１）は、第１表示領域８２１に、文字、図形、模様などを有する画像データを送信し、かつ第２表示領域８２２に、加工された画像データを送信して、それらの画像データを表示している例を示している。本例の加工は、第２表示領域８２２に表示された画像において、第１表示領域８２１の文字、図形、模様などを表示する画像と重畳する領域８２４を黒表示（領域８２４の画素の値を０）としている。
【０３８７】
このように、第２表示領域８２２に表示する画像において、第１表示領域８２１の文字、図形、模様などを表示する画像と重畳する領域を、黒表示とすることによって、第１表示領域８２１の文字、図形、模様などの画像に、第２表示領域８２２の画像が重なることが無くなり、図２７（Ｂ２）の映像表示部８２０の画像よりも、視認しやすくすることができる。
【０３８８】
また、上述の加工処理は、第２表示領域８２２だけでなく、場合によって、又は状況に応じて、第１表示領域８２１に対しても行ってもよい。
【０３８９】
また、上述の加工処理は、電子機器９０１に、画像データを編集するプログラムを有する記憶装置、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）など、を有することによって、行うことができる。
【０３９０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３９１】
（実施の形態５）
本実施の形態では、実施の形態４で説明した電子機器９０１の映像表示部８２０に用いることができる表示装置について、図２８乃至図３６を用いて説明する。
【０３９２】
なお、本実施の形態で扱うハイブリッド表示装置は、可視光を反射する第１表示素子と、可視光を発する第２表示素子とを有する。例えば、電子機器９０１の映像表示部８２０が有する第１表示領域８２１は、マトリクス状に第１表示素子を有し、第２表示領域８２２は、マトリクス状に第２表示素子を有する。
【０３９３】
本実施の形態のハイブリッド表示装置は、第１表示素子によって反射する光と、第２表示素子が発する光のうち、いずれか一方または双方により、画像を表示する機能を有する。
【０３９４】
第１表示素子には、外光を反射して表示する素子を用いることができる。このような素子は光源を持たないため、表示の際の消費電力を極めて小さくすることが可能となる。
【０３９５】
第１表示素子には、代表的には反射型の液晶素子を用いることができる。または、第１表示素子として、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子の他、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式等を適用した素子などを用いることができる。
【０３９６】
第２表示素子には、発光素子を用いることが好ましい。このような表示素子が発する光は、その輝度や色度が外光に左右されることが少ないため、色再現性が高く（色域が広く）、コントラストの高い、鮮やかな表示を行うことができる。
【０３９７】
第２表示素子には、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、半導体レーザなどの自発光性の発光素子を用いることができる。なお、第２表示素子には、自発光性の発光素子を用いることが好ましいが、これに限定されず、例えば、バックライト、またはサイドライトなどの光源と、液晶素子とを組み合わせた透過型の液晶素子を用いてもよい。
【０３９８】
本実施の形態のハイブリッド表示装置は、第１表示素子を用いて画像を表示する第１モードと、第２表示素子を用いて画像を表示する第２モードと、第１表示素子及び第２表示素子の双方を用いて画像を表示する第３モードと、を有し、第１乃至第３モードを自動または手動で切り替えることができる。以下では、第１乃至第３モードの詳細について説明する。
【０３９９】
なお、本明細書において、ハイブリッド表示（第３のモードの表示）とは、１つのパネルにおいて、反射光と、自発光とを併用して、色調または光強度を互いに補完して、文字または画像を表示する方法である。または、ハイブリッド表示とは、同一画素または同一副画素において複数の表示素子から、それぞれの光を用いて、文字及び／又は画像を表示する方法である。ただし、ハイブリッド表示を行っているハイブリッドディスプレイを局所的にみると、複数の表示素子のいずれか一を用いて表示される画素または副画素と、複数の表示素子の二以上を用いて表示される画素または副画素と、を有する場合がある。
【０４００】
なお、本明細書等において、上記構成のいずれか１つまたは複数の表現を満たすものを、ハイブリッド表示という。
【０４０１】
また、ハイブリッドディスプレイは、同一画素または同一副画素に複数の表示素子を有する。なお、複数の表示素子としては、例えば、光を反射する反射型素子と、光を射出する自発光素子とが挙げられる。なお、反射型素子と、自発光素子とは、それぞれ独立に制御することができる。ハイブリッドディスプレイは、表示部において、反射光、及び自発光のいずれか一方または双方を用いて、文字及び／または画像を表示する機能を有する。
【０４０２】
［第１モード］
第１モードでは、第１表示素子と外光とを用いて画像を表示する。第１モードは光源が不要であるため、極めて低消費電力なモードである。例えば、ハイブリッド表示装置に外光が十分に入射されるとき（明るい環境下など）は、第１表示素子が反射した光を用いて表示を行うことができる。例えば、外光が十分に強く、かつ外光が白色光またはその近傍の光である場合に有効である。第１モードは、文字を表示することに適したモードである。また、第１モードは、外光を反射した光を用いるため、目に優しい表示を行うことができ、目が疲れにくいという効果を奏する。なお、第１モードを、反射した光を用いて表示を行うため、反射型の表示モード（Ｒｅｆｌｅｃｔｉｏｎ  ｍｏｄｅ）と呼称してもよい。
【０４０３】
［第２モード］
第２モードでは、第２表示素子による発光を利用して画像を表示する。そのため、照度や外光の色度によらず、極めて鮮やかな（コントラストが高く、且つ色再現性の高い）表示を行うことができる。例えば、夜間や暗い室内など、照度が極めて低い場合などに有効である。また、周囲が暗い場合、明るい表示を行うと使用者が眩しく感じてしまう場合がある。これを防ぐために、第２モードでは輝度を抑えた表示を行うことが好ましい。これにより、眩しさを抑えることに加え、消費電力も低減することができる。第２モードは、鮮やかな画像（静止画及び動画）などを表示することに適したモードである。なお、第２モードを、発光、すなわち放射した光を用いて表示を行うため、放射型の表示モード（Ｅｍｉｓｓｉｏｎ  ｍｏｄｅ）と呼称してもよい。
【０４０４】
［第３モード］
第３モードでは、第１表示素子による反射光と、第２表示素子による発光との双方を利用して表示を行う。なお、第１表示素子と第２表示素子とを、それぞれ独立に駆動させ、且つ第１表示素子と第２表示素子とを、同一期間内で駆動させることで、第１表示素子と、第２表示素子とを組み合わせた表示を行うことができる。なお、本明細書等において、第１表示素子と、第２表示素子とを組み合わせた表示、すなわち、第３モードをハイブリッド表示モード（ＨＢ表示モード）と呼称することができる。または、第３モードを、放射型の表示モードと、反射型の表示モードとを組み合わせた表示モード（ＥＲ−Ｈｙｂｒｉｄ  ｍｏｄｅ）と呼称してもよい。
【０４０５】
第３モードで表示を行うことで、第１モードよりも鮮やかな表示とし、且つ第２モードよりも消費電力を抑えることができる。例えば、室内照明下や、朝方や夕方の時間帯など、比較的照度が低い場合、外光の色度が白色ではない場合などに有効である。また、反射光と発光とを混合させた光を用いることで、まるで絵画を見ているかのように感じさせる画像を表示することが可能となる。
【０４０６】
本発明の一態様は、先に説明した実施の形態のとおり、第１表示素子で字幕を表示し、第２表示素子で画像の表示を行う。このため、画像と字幕と、の両方を表示したい場合は、上述の第３モードでハイブリッド表示装置を動かす。
【０４０７】
また、字幕を表示しない場合は、第２表示素子で画像の表示を行えばよいので、上述の第２モードでハイブリッド表示装置を動かせばよい。なお、照度が明るい場合は、第１表示素子で画像の表示を行ってもよいので、第２モードではなく、第１モードでハイブリッド表示装置を動かしてもよい。
【０４０８】
＜第１乃至第３モードの具体例＞
ここで、上述した第１乃至第３モードを用いる場合の具体例について、図２８及び図２９を用いて説明する。
【０４０９】
なお、以下では、第１乃至第３モードが照度に応じて自動に切り替わる場合について説明する。なお、照度に応じて自動で切り替わる場合、例えば、ハイブリッド表示装置に照度センサ等を設け、当該照度センサからの情報をもとに表示モードを切り替えることができる。
【０４１０】
図２８（Ａ）、（Ｂ）、（Ｃ）は、本実施の形態のハイブリッド表示装置が取り得る表示モードを説明するための画素の模式図である。
【０４１１】
図２８（Ａ）、（Ｂ）、（Ｃ）では、第１表示素子２２０１、第２表示素子２２０２、画素回路２２０３、第１表示素子２２０１を透過し第２表示素子２２０２によって反射される反射光２２０４、及び第２表示素子２２０２から射出される透過光２２０５が明示されている。なお、図２８（Ａ）が第１モードを説明する図であり、図２８（Ｂ）が第２モードを説明する図であり、図２８（Ｃ）が第３モードを説明する図である。
【０４１２】
なお、図２８（Ａ）、（Ｂ）、（Ｃ）では、第１表示素子２２０１として、反射型の液晶素子を用い、第２表示素子２２０２として、自発光型のＯＬＥＤを用いる場合とする。
【０４１３】
図２８（Ａ）に示す第１モードでは、第１表示素子２２０１である、反射型の液晶素子を駆動して反射光の強度を調節して階調表示を行うことができる。例えば、図２８（Ａ）に示すように、第１表示素子２２０１である、反射型の液晶素子が有する反射電極で、反射光２２０４の強度を液晶層で調節することで階調表示を行うことができる。
【０４１４】
図２８（Ｂ）に示す第２モードでは、第２表示素子２２０２である、自発光型のＯＬＥＤの発光強度を調節して階調表示を行うことができる。なお、第２表示素子２２０２から射出される光は、画素回路２２０３を通過し、透過光２２０５として外部に取り出される。
【０４１５】
図２８（Ｃ）に示す第３モードは、上述した第１モードと、第２モードとを組み合わせた表示モードである。例えば、第３モードは、第２表示素子２２０２である自発光型のＯＬＥＤの駆動中に、第１表示素子２２０１である反射型の液晶素子が有する反射電極で反射された反射光２２０４の強度を液晶層で調節し階調表示を行うことができる。また、第３モードは、第１表示素子２２０１の駆動する期間と同じ期間内に、第２表示素子２２０２である、自発光型のＯＬＥＤの発光強度、ここでは透過光２２０５の強度を調整し階調表示を行うことができる。
【０４１６】
＜第１乃至第３モードの状態遷移＞
次に、第１乃至第３モードの状態遷移について、図２８（Ｄ）を用いて説明を行う。図２８（Ｄ）は、第１モード、第２モード、及び第３モードの状態遷移図である。図２８（Ｄ）に示す、状態ＣＤ１は第１モードに相当し、状態ＣＤ２は第２モードに相当し、状態ＣＤ３は第３モードに相当する。
【０４１７】
図２８（Ｄ）に図示するように、状態ＣＤ１から状態ＣＤ３までは照度に応じていずれかの状態の表示モードを取り得る。例えば、昼間のように照度が大きい場合には、状態ＣＤ１を取り得る。また、昼間から夜間に時間経過して照度が小さくなる場合には、状態ＣＤ１から状態ＣＤ２に遷移する。また、昼間であっても照度が低く、反射光による階調表示が十分でない場合には、状態ＣＤ１から状態ＣＤ２に遷移する。もちろん、状態ＣＤ３から状態ＣＤ１への遷移、状態ＣＤ１から状態ＣＤ３への遷移、状態ＣＤ３から状態ＣＤ２への遷移、または状態ＣＤ２から状態ＣＤ３への遷移も生じる。
【０４１８】
なお、図２８（Ｄ）に図示するように、状態ＣＤ１乃至状態ＣＤ３において、照度の変化がない、または照度の変化が少ない場合には、他の状態に遷移せずに、続けて元の状態を維持すればよい。
【０４１９】
以上のように照度に応じて表示モードを切り替える構成とすることで、照度に応じて表示装置の階調表示を行うことができる。また、当該階調表示によって、消費電力が比較的大きい発光素子の発光の頻度を減らすことができる場合があるため、表示装置の消費電力を低減することができる。また、表示装置は、バッテリの残容量、表示するコンテンツ、または周辺環境の照度に応じて、さらに動作モードを切り替えることができる。なお、上記の説明においては、照度に応じて表示モードが自動で切り替わる場合について例示したがこれに限定されず、使用者が手動で表示モードを切り替えてもよい。
【０４２０】
＜動作モード＞
次に、第１表示素子、及び第２表示素子で行うことができる動作モードについて、図２９を用いて説明を行う。
【０４２１】
なお、以下では、通常のフレーム周波数（代表的には６０Ｈｚ以上２４０Ｈｚ以下）で動作する通常動作モード（Ｎｏｒｍａｌ  ｍｏｄｅ）と、低速のフレーム周波数で動作するアイドリング・ストップ（ＩＤＳ）駆動モードと、を例示して説明する。
【０４２２】
なお、アイドリング・ストップ（ＩＤＳ）駆動モードとは、画像データの書き込み処理を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データの書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その間の画像データの書き込みに要する分の消費電力を削減することができる。アイドリング・ストップ（ＩＤＳ）駆動モードは、例えば、通常動作モードの１／１００乃至１／１０程度のフレーム周波数とすることができる。
【０４２３】
図２９（Ａ）、（Ｂ）、（Ｃ）は、通常駆動モードとアイドリング・ストップ（ＩＤＳ）駆動モードを説明する回路図及びタイミングチャートである。なお、図２９（Ａ）では、第１表示素子２２０１（ここでは液晶素子）と、第１表示素子２２０１に電気的に接続されている画素回路２２０３ａと、を明示している。画素回路２２０３ａは、図２８に示した画素回路２２０３に含まれている構成としてもよい。また、図２９（Ａ）に示す画素回路２２０３ａでは、信号線Ｓ１と、ゲート線Ｇ１と、信号線Ｓ１及びゲート線Ｇ１に接続されたトランジスタＭ１と、トランジスタＭ１に接続される容量素子ＣｓＬＣとを図示している。
【０４２４】
トランジスタＭ１としては、半導体層に金属酸化物を有するトランジスタを用いることが好ましい。以下、トランジスタの代表例として、金属酸化物の分類の１つである酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いて説明する。ＯＳトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、ＯＳトランジスタを非導通状態とすることで液晶素子の画素電極に電荷の保持をすることができる。
【０４２５】
図２９（Ｂ）は、通常駆動モードでの信号線Ｓ１およびゲート線Ｇ１にそれぞれ与える信号の波形を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数（例えば６０Ｈｚ）で動作する。図２９（Ｂ）に期間Ｔ１からＴ３までを表す。各フレーム期間でゲート線Ｇ１に走査信号を与え、信号線Ｓ１からデータＤ１を書き込む動作を行う。この動作は、期間Ｔ１乃至期間Ｔ３に同じデータＤ１を書き込む場合、または異なるデータを書き込む場合でも同じである。
【０４２６】
一方、図２９（Ｃ）は、アイドリング・ストップ（ＩＤＳ）駆動モードでの信号線Ｓ１およびゲート線Ｇ１に、それぞれ与える信号の波形を示すタイミングチャートである。アイドリング・ストップ（ＩＤＳ）駆動では低速のフレーム周波数（例えば１Ｈｚ）で動作する。１フレーム期間を期間Ｔ１で表し、その中でデータの書き込み期間を期間ＴＷ、データの保持期間を期間ＴＲＥＴで表す。アイドリング・ストップ（ＩＤＳ）駆動モードは、期間ＴＷでゲート線Ｇ１に走査信号を与え、信号線Ｓ１のデータＤ１を書き込み、期間ＴＲＥＴでゲート線Ｇ１をローレベルの電圧に固定し、トランジスタＭ１を非導通状態として一旦書き込んだデータＤ１を保持させる動作を行う。
【０４２７】
なお、アイドリング・ストップ（ＩＤＳ）駆動は、第２表示素子でも行うことができる場合がある。
【０４２８】
図２９（Ｄ）は、第２表示素子２２０２（ここでは有機ＥＬ素子）と、第２表示素子に電気的に接続されている画素回路２２０３ｂと、を明示している。画素回路２２０３ｂは、図２８に示した画素回路２２０３に含まれている構成としてもよい。また、図２９（Ｄ）に示す画素回路２２０３ｂでは、信号線Ｓ２と、ゲート線Ｇ２と、電流供給線ＡＮＯと、信号線Ｓ２及びゲート線Ｇ２に電気的に接続されたトランジスタＭ２と、トランジスタＭ２と電流供給線ＡＮＯとに電気的に接続された容量素子ＣｓＥＬと、トランジスタＭ２と容量素子ＣｓＥＬと電流供給線ＡＮＯと第２表示素子２２０２とに電気的に接続されたトランジスタＭ３と、を図示している。なお、電流供給線ＡＮＯは、第２表示素子を発光するための電流を供給する配線として機能する。
【０４２９】
トランジスタＭ２としては、トランジスタＭ１と同様に、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、非導通状態時のリーク電流（オフ電流）が極めて低いため、ＯＳトランジスタを非導通状態とすることで容量素子ＣｓＥＬに充電した電荷の保持をすることができる。つまり、トランジスタＭ３のゲート−ドレイン間電圧を一定に保つことでき、第２表示素子２２０２の発光強度を一定にすることができる。
【０４３０】
したがって、第１表示素子がアイドリング・ストップ（ＩＤＳ）駆動する場合と同様に、第２表示素子のアイドリング・ストップ（ＩＤＳ）駆動は、ゲート線Ｇ２に走査信号を与えて、信号線Ｓ２からデータを書き込んだ後に、ゲート線Ｇ２にローレベルの電圧に固定することで、トランジスタＭ２を非導通状態として一旦書き込んだ該データを保持する動作を行う。
【０４３１】
なお、トランジスタＭ３は、トランジスタＭ２と同様の材料で構成するのが好ましい。トランジスタＭ３とトランジスタＭ２の材料の構成を同じすることで、画素回路２２０３ｂの作製工程を短縮することができる。
【０４３２】
アイドリング・ストップ（ＩＤＳ）駆動モードは、上述した第１モード乃至第３モードと組み合わせることで、さらなる低消費電力化を図ることができるため有効である。
【０４３３】
以上のように、本実施の形態のハイブリッド表示装置は、第１モード乃至第３モードを切り替えて表示を行うことができる。したがって、周囲の明るさによらず、視認性が高く利便性の高い表示装置または全天候型の表示装置を実現できる。
【０４３４】
また、本実施の形態のハイブリッド表示装置は、第１表示素子を有する第１の画素と、第２表示素子を有する第２の画素とをそれぞれ複数有すると好ましい。また、第１の画素と第２の画素とは、それぞれ、マトリクス状に配置されることが好ましい。
【０４３５】
第１の画素及び第２の画素は、それぞれ、１つ以上の副画素を有する構成とすることができる。例えば、画素には、副画素を１つ有する構成（白色（Ｗ）など）、副画素を３つ有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色など）、あるいは、副画素を４つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４色、または、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４色など）を適用できる。なお、第１の画素及び第２の画素が有する色要素は、上記に限定されず、必要に応じて、シアン（Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。
【０４３６】
本実施の形態のハイブリッド表示装置は、第１の画素でフルカラー表示を行い、第２の画素でフルカラー表示を行う構成とすることができる。または、本実施の形態のハイブリッド表示装置は、第１の画素では白黒表示またはグレースケールでの表示を行い、第２の画素ではフルカラー表示を行う構成とすることができる。第１の画素を用いた白黒表示またはグレースケールでの表示は、文書情報など、カラー表示を必要としない情報を表示することに適している。
【０４３７】
＜ハイブリッド表示装置の斜視概略図＞
次に、本実施の形態のハイブリッド表示装置について、図３０（Ａ）を用いて説明を行う。
【０４３８】
図３０（Ａ）は、表示装置２０００の斜視概略図である。表示装置２０００は、基板２３５１と基板２３６１とが貼り合わされた構成を有する。図３０（Ａ）では、基板２３６１を破線で明示している。
【０４３９】
表示装置２０００は、表示領域２２３５、周辺回路領域２２３４、配線２３６５等を有する。図３０（Ａ）では表示装置２０００にソースドライバＩＣ２０６４及びＦＰＣ２３７２が実装されている例を示している。
【０４４０】
周辺回路領域２２３４には、表示領域２２３５に信号を供給するための回路が含まれる。周辺回路領域２２３４に含まれる回路としては、例えば、ゲートドライバ等がある。
【０４４１】
配線２３６５は、表示領域２２３５および周辺回路領域２２３４に信号および電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ２３７２を介して外部から、またはソースドライバＩＣ２０６４から配線２３６５に入力される。
【０４４２】
図３０（Ａ）では、ＣＯＧ方式またはＣＯＦ方式等により、基板２３５１にソースドライバＩＣ２０６４が設けられている例を示す。例えば走査線駆動回路または信号線駆動回路などを有するＩＣを適用できる。なお、ソースドライバＩＣ２０６４は、ＣＯＦ方式等により、ＦＰＣに実装してもよい。
【０４４３】
図３０（Ａ）には、表示領域２２３５の一部の拡大図を示している。表示領域２２３５には、複数の画素２０１０がマトリクス状に配置されている。画素２０１０は、表示素子として発光素子２１７０および液晶素子２１８０を有する。また、画素２０１０は、表示素子を駆動するための画素回路２２３６を有する。
【０４４４】
図３０（Ｂ）に、画素２０１０の斜視概略図を示す。画素２０１０が有する発光素子２１７０（第１表示素子２２０１に相当する。）および液晶素子２１８０（第２表示素子２２０２に相当する。）は、画素回路２２３６（画素回路２２０３に相当する。）を介して互いに重なる。画素回路２２３６は、発光素子２１７０を駆動するための第１回路と、液晶素子２１８０を駆動するための第２回路と、を有する。
【０４４５】
発光素子２１７０から発せされた光２２３７（透過光２２０５に相当する。）は、画素回路２２３６および液晶素子２１８０を通過して外部に射出される。また、外部から入射した光２２３８（反射光２２０４に相当する。）は液晶素子２１８０および画素回路２２３６を通過して発光素子２１７０の電極で反射され、再び画素回路２２３６および液晶素子２１８０を通過して、反射光として外部に射出される。
【０４４６】
図３１（Ａ）に、画素回路２２３６の平面構成例を示す。図３１（Ａ）に示す画素回路２２３６は、液晶素子２１８０を駆動するための第１回路２２０６、および発光素子２１７０を駆動するための第２回路２２０７を有する。第１回路２２０６は、トランジスタ２２７１、および容量素子２２７２を有し、第２回路２２０７は、トランジスタ２２８１、容量素子２２８２、およびトランジスタ２２８３を有する。また、画素回路２２３６は、走査線２２７３の一部、信号線２２７４の一部、共通電位線２２７５の一部、走査線２２８４の一部、信号線２２８５の一部、および電源線２２８６の一部を含む。
【０４４７】
前述したように、光２２３７は画素回路２２３６を１回透過する。光２２３８は画素回路２２３６を２回透過する。このため、画素回路２２３６は、透光性を有する材料を含むことが好ましい。
【０４４８】
トランジスタ２２７１、容量素子２２７２、トランジスタ２２８１、容量素子２２８２、およびトランジスタ２２８３の少なくとも一は、透光性を有する導電性材料で形成することが好ましい。また、画素回路２２３６内でこれらに接続する電極を、透光性を有する材料で形成することが好ましい。
【０４４９】
透光性を有する導電性材料としては、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物などを用いればよい。特に、エネルギーバンドギャップが２．５ｅＶ以上の導電性材料は、可視光の透過率が高いため好ましい。
【０４５０】
一方で、透光性を有する導電性材料は、銅やアルミニウムなどの遮光性を有する導電性材料と比較して抵抗率が大きい。よって、走査線２２７３、信号線２２７４、走査線２２８４、信号線２２８５、および電源線２２８６などのバスラインは、信号遅延を防ぐため、抵抗率が小さい遮光性を有する導電性材料（金属材料）を用いて形成することが好ましい。ただし、表示領域２２３５の大きさや、バスラインの幅、バスラインの厚さなどによっては、バスラインに透光性を有する導電性材料を用いる場合もある。
【０４５１】
また、一般に、共通電位線２２７５は、画素回路２２３６内に一定の電位を与えるために用いられるため、共通電位線２２７５に大きな電流は流れない。よって、共通電位線２２７５は、抵抗率が大きい透光性を有する導電性材料で形成することができる。ただし、表示素子の駆動方法として、共通電位線２２７５の電位を変動させる方法を用いる場合は、共通電位線２２７５に抵抗率が小さい遮光性を有する金属材料を用いることが好ましい。
【０４５２】
図３１（Ｂ）は、画素回路２２３６の透過領域２２９１と遮光領域２２９２を示す平面図である。光２２３７および光２２３８は、透過領域２２９１を通過して射出される。よって、平面図において、画素２０１０の占有面積に対する透過領域２２９１の割合（「開口率」ともいう。）が大きいほど、光２２３７および光２２３８の取り出し効率を高めることができる。すなわち、表示装置２０００の消費電力を低減できる。また、表示装置２０００の視認性を高めることができる。また、表示装置２０００の表示品位を高めることができる。
【０４５３】
本発明の一態様の表示装置２０００では、画素回路２２３６を構成する素子を、透光性を有する材料で形成することにより、開口率を６０％以上さらには８０％以上にすることができる。
【０４５４】
例えば、一定の一画素当たりの発光輝度（発光量）を得る場合、発光素子２１７０の発光面積を広くすることにより、単位面積当たりの発光輝度を下げることができる。よって、発光素子２１７０の劣化が低減され、表示装置２０００の信頼性を高めることができる。
【０４５５】
発光素子２１７０は、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、半導体レーザなどの自発光性の発光素子を用いることが好ましい。また、発光素子２１７０として、光源（例えばＬＥＤ）と液晶を組みあわせた透過型液晶を用いてもよい。なお、本実施の形態において、発光素子２１７０は有機ＥＬ素子として説明を行う。
【０４５６】
＜断面構成例１＞
図３２に、図３０（Ａ）で示した表示装置２０００の、ＦＰＣ２３７２を含む領域の一部、周辺回路領域２２３４を含む領域の一部、および表示領域２２３５を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
【０４５７】
図３２に示す表示装置２０００は、基板２３５１と基板２３６１の間に、トランジスタ２３０１、トランジスタ２３０３、トランジスタ２３０５、トランジスタ２３０６、容量素子２３０２、液晶素子２１８０、発光素子２１７０、絶縁層２２２０、着色層２１３１等を有する。基板２３６１と絶縁層２２２０は接着層２１４１を介して接着されている。基板２３５１と絶縁層２２２０は接着層２１４２を介して接着されている。また、絶縁層２２２０は、可視光を透過する機能を有する。
【０４５８】
基板２３６１には、着色層２１３１、遮光層２１３２、絶縁層２１２１、及び液晶素子２１８０の共通電極として機能する電極２１１３、配向膜２１３３ｂ、絶縁層２１１７等が設けられている。絶縁層２１２１は、可視光を透過する機能を有し、また、平坦化層としての機能を有していてもよい。絶縁層２１２１により、電極２１１３の表面を概略平坦にできるため、液晶２１１２の配向状態を均一にできる。絶縁層２１１７は、液晶素子２１８０のセルギャップを保持するためのスペーサとして機能する。絶縁層２１１７が可視光を透過する場合は、絶縁層２１１７を液晶素子２１８０の表示領域と重ねて配置してもよい。
【０４５９】
なお、基板２３６１の外側の面には光学部材などの機能性部材２１３５を配置することができる。光学部材としては、偏光板、位相差板、光拡散層（拡散フィルムなど）、反射防止層（「Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｏｎ層」または「ＡＲ層」ともいう。）、防眩層（「Ａｎｔｉ  Ｇｌａｒｅ層」または「ＡＧ層」ともいう。）および集光フィルム等が挙げられる。また、光学部材以外の機能性部材としては、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜などが挙げられる。機能性部材２１３５として、上記部材を組み合わせて用いてもよい。例えば、直線偏光板と位相差板を組み合わせた円偏光板を用いてもよい。
【０４６０】
ＡＲ層は、光の干渉作用を利用して、外光の正反射（鏡面反射）を低減する機能を有する。機能性部材２１３５としてＡＲ層を用いる場合、ＡＲ層は、基板２３６１の屈折率と異なる屈折率を有する材料で形成される。ＡＲ層は、例えば、酸化ジルコニウム、フッ化マグネシウム、酸化アルミニウム、酸化シリコンなどの材料を用いて形成することができる。
【０４６１】
また、ＡＲ層に代えて防眩層を設けてもよい。ＡＧ層は、入射した外光を拡散させることにより、正反射（鏡面反射）を低減する機能を有する。
【０４６２】
ＡＧ層の形成方法としては、表面に微細な凹凸を設ける方法、屈折率の異なる材料を混合する方法、または、双方を組み合わせる方法などが知られている。例えば、透光性を有する樹脂に、セルロース繊維などのナノファイバ、酸化シリコンなどの無機ビーズ、または樹脂ビーズなどを混合して、ＡＧ層を形成することができる。
【０４６３】
また、ＡＲ層に重ねてＡＧ層を設けてもよい。ＡＲ層とＡＧ層を積層して設けることで、外光の反射や映り込みを防ぐ機能をより高めることができる。ＡＲ層、および／またはＡＧ層などを用いることにより、表示装置の表面の外光反射率を１％未満、好ましくは０．３％未満とするとよい。
【０４６４】
本実施の形態に示す液晶素子２１８０は、発光素子２１７０の導電層２１９３を反射電極として用いる反射型の液晶素子である。また、液晶素子２１８０は、電極２３１１、液晶２１１２、電極２１１３が積層された積層構造を有する。電極２３１１および電極２１１３は可視光を透過する。液晶２１１２と電極２３１１の間に配向膜２１３３ａが設けられている。液晶２１１２と電極２１１３の間に配向膜２１３３ｂが設けられている。
【０４６５】
液晶素子２１８０の反射電極を発光素子２１７０の導電層２１９３と兼用することで、液晶素子２１８０専用の反射電極を削減できる。よって、表示装置の作製費用が低減される。また、表示装置の生産性を高めることができる。
【０４６６】
本実施の形態では、機能性部材２１３５として円偏光板を用いる。基板２３６１側から入射した光は、機能性部材２１３５（円偏光板）により偏光され、電極２１１３、液晶２１１２、電極２３１１を透過し、導電層２１９３で反射する。そして液晶２１１２および電極２１１３を再度透過して、機能性部材２１３５（円偏光板）に達する。このとき、電極２３１１と電極２１１３の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、機能性部材２１３５（円偏光板）を介して射出される光の強度を制御することができる。また光は着色層２１３１によって特定の波長域以外の光が吸収されることにより、特定の波長域の光を取り出すことができる。取り出される光は、例えば赤色を呈する光となる。
【０４６７】
接続部２３０７において、電極２３１１は、導電層２２２１ｂを介して、トランジスタ２３０６が有する導電層２２２２ｂと電気的に接続されている。トランジスタ２３０６は、液晶素子２１８０の駆動を制御する機能を有する。
【０４６８】
接着層２１４１が設けられる一部の領域には、接続部２２５２が設けられている。接続部２２５２において、電極２３１１と同一の導電膜を加工して得られた導電層と、電極２１１３の一部が、接続体２２４３により電気的に接続されている。したがって、基板２３６１側に形成された電極２１１３に、ＦＰＣ２３７２から入力される信号または電位を、接続部２２５２を介して供給することができる。
【０４６９】
接続体２２４３としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体２２４３として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体２２４３は、図３２に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体２２４３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。例えば、硬化前の接着層２１４１に接続体２２４３を分散させておけばよい。
【０４７０】
接続体２２４３は、接着層２１４１に覆われるように配置することが好ましい。例えば、硬化前の接着層２１４１に接続体２２４３を分散させておけばよい。
【０４７１】
発光素子２１７０は、ボトムエミッション型の発光素子である。発光素子２１７０は、絶縁層２２２０側から導電層２１９１、ＥＬ層２１９２、および導電層２１９３の順に積層された積層構造を有する。導電層２１９１は、絶縁層２２１４に設けられた開口を介して、トランジスタ２３０５が有する導電層２２２２ｂと接続されている。トランジスタ２３０５は、発光素子２１７０の駆動を制御する機能を有する。絶縁層２２１６が導電層２１９１の端部を覆っている。導電層２１９３は可視光を反射する機能を有し、導電層２１９１は可視光を透過する機能を有する。導電層２１９３を覆って絶縁層２１９４が設けられている。発光素子２１７０が発する光は、絶縁層２２２０、電極２３１１、着色層２１３１等を介して、基板２３６１側に射出される。
【０４７２】
発光素子２１７０の発光色は、ＥＬ層２１９２を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などに変化させることができる。また、液晶素子２１８０によって制御される反射光は着色層２１３１を構成する材料によって白、赤、緑、青、シアン、マゼンタまたは黄などに変化させることができる。発光素子２１７０および液晶素子２１８０は、画素によって制御する光の色を変えることによってカラー表示を実現することができる。
【０４７３】
また、発光素子２１７０に白色光を発光するＥＬ層２１９２を用いて、着色層２１３１で着色してもよい。
【０４７４】
カラー表示を実現するために、発光素子２１７０の発光色、および、液晶素子２１８０と組み合わせる着色層の色は、赤、緑、青の組み合わせだけでなく、黄、シアン、マゼンタの組み合わせであってもよい。組み合わせる着色層の色は、目的または用途などに応じて適宜設定すればよい。
【０４７５】
トランジスタ２３０１、トランジスタ２３０３、トランジスタ２３０５、トランジスタ２３０６、および容量素子２３０２は、いずれも絶縁層２２２０の基板２３５１側の面上に形成されている。図３２では、トランジスタ２３０１、トランジスタ２３０３、トランジスタ２３０５、およびトランジスタ２３０６としてトップゲート型のトランジスタを図示している。
【０４７６】
トランジスタ２３０３は、画素の選択、非選択状態を制御するトランジスタ（スイッチングトランジスタ、または選択トランジスタともいう）である。トランジスタ２３０５は、発光素子２１７０に流れる電流を制御するトランジスタ（駆動トランジスタともいう）である。
【０４７７】
絶縁層２２２０の基板２３５１側には、絶縁層２２１１、絶縁層２２１２、絶縁層２２１３、絶縁層２２１４等の絶縁層が設けられている。絶縁層２２１２、および絶縁層２２１３は、トランジスタ２３０１、トランジスタ２３０３、トランジスタ２３０５、およびトランジスタ２３０６のゲート電極等を覆って設けられる。絶縁層２２１４は、平坦化層としての機能を有する。なお、トランジスタを覆う絶縁層の数は限定されず、単層であっても２層以上であってもよい。また、絶縁層２２１１、絶縁層２２１２、絶縁層２２１３、絶縁層２２１４は、可視光を透過する機能を有する。
【０４７８】
各トランジスタを覆う絶縁層の少なくとも一層に、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層をバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示装置を実現できる。
【０４７９】
容量素子２３０２は、絶縁層２２１１を介して互いに重なる領域を有する導電層２２１７と導電層２２１８を有する。導電層２２１７、及び導電層２２１８としては、可視光を透過する導電材料、例えばＩｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物などが用いられる。また、導電層２２１７は、導電膜を形成した後、レジストマスクを形成し、当該導電膜をエッチングした後に、レジストマスクを除去することにより形成できる。
【０４８０】
トランジスタ２３０３、トランジスタ２３０５、およびトランジスタ２３０６は、透光性を有する材料で形成される。透光性を有する導電性材料は、銅やアルミニウムなどの遮光性を有する導電性材料と比較して抵抗率が大きい。よって、高速動作が求められる、周辺回路領域２２３４に含まれるトランジスタ２３０１に用いる導電層は、抵抗率が小さく、且つ遮光性を有する導電性材料（金属材料）を用いて形成する。
【０４８１】
トランジスタ２３０３、トランジスタ２３０５、およびトランジスタ２３０６は、ゲートとして機能する導電層２２２３、ゲート絶縁層として機能する絶縁層２２２４、ソースおよびドレインとして機能する導電層２２２２ａおよび導電層２２２２ｂ、並びに、半導体層２２３１を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。また、トランジスタ２３０５はゲートとして機能できる導電層２２２５を有する。なお、導電層２２２３、導電層２２２２ａ、導電層２２２２ｂは、可視光を透過する導電材料とする。また、半導体層２２３１は、可視光を透過する半導体材料とする。
【０４８２】
トランジスタ２３０１も同様に、ゲートとして機能する導電層、ゲート絶縁層として機能する絶縁層、ソースおよびドレインとして機能する導電層および導電層、並びに、半導体層を有する。また、トランジスタ２３０５は第１ゲートとして機能できる導電層２２２６と、第２ゲートとして機能できる導電層２２２１ａを有する。なお、導電層２２２６、導電層２２２１ａは、上述したとおり、抵抗率が小さく、且つ遮光性を有する導電材料である。導電層２２２１ａと導電層２２２１ｂは、同一の導電膜を加工して得ることができる。
【０４８３】
トランジスタ２３０１およびトランジスタ２３０５には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。このような構成とすることで、トランジスタの閾値電圧を制御することができる。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示装置を大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。
【０４８４】
または、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に駆動のための電位を与えることで、トランジスタの閾値電圧を制御することができる。
【０４８５】
表示装置が有するトランジスタの構造に限定はない。周辺回路領域２２３４が有するトランジスタと、表示領域２２３５が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。周辺回路領域２２３４が有する複数のトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、表示領域２２３５が有する複数のトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
【０４８６】
ゲートとして機能する導電層には、酸化物を含む導電性材料を用いてもよい。当該導電層を、酸素を含む雰囲気下で成膜することで、ゲート絶縁層に酸素を供給することができる。成膜ガス中の酸素ガスの割合を９０％以上１００％以下の範囲とすることが好ましい。ゲート絶縁層に供給された酸素は、後の熱処理により半導体層に供給され、半導体層中の酸素欠損の低減を図ることができる。
【０４８７】
基板２３５１の基板２３６１が重ならない領域には、接続部２３０４が設けられている。接続部２３０４では、配線２３６５が接続層２２４２を介してＦＰＣ２３７２と電気的に接続されている。接続部２３０４は接続部２３０７と同様の構成を有している。接続部２３０４の上面は、電極２３１１と同一の導電膜を加工して得られた導電層が露出している。これにより、接続部２３０４とＦＰＣ２３７２とを接続層２２４２を介して電気的に接続することができる。
【０４８８】
液晶素子２１８０としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを用いることができる。
【０４８９】
液晶素子２１８０には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＶＡ−ＩＰＳモード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲスト−ホストモード等が適用された液晶素子を用いることができる。
【０４９０】
液晶素子は、液晶の光学的変調作用によって光の透過または非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０４９１】
液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
【０４９２】
液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
【０４９３】
なお、液晶素子２１８０にゲスト−ホストモードで動作する液晶材料を用いることにより、光拡散層や偏光板などの機能性部材を省略することができる。よって、表示装置の生産性を高めることができる。また、偏光板などの機能性部材を設けないことにより、液晶素子２１８０の反射輝度を高めることができる。よって、表示装置の視認性を高めることができる。
【０４９４】
また、円偏光板を用いる反射型の液晶表示装置のオン状態とオフ状態の切り替え（明状態と暗状態の切り替え）は、液晶分子の長軸を基板と略垂直な方向にそろえるか、基板と略水平な方向にそろえるか、によって行なわれる。一般に、ＩＰＳモードなどの横電界方式で動作する液晶素子は、オン状態およびオフ状態ともに液晶分子の長軸が基板と略水平な方向にそろうため、反射型の液晶表示装置に用いることが難しい。
【０４９５】
ＶＡ−ＩＰＳモードで動作する液晶素子は、横電界方式で動作し、かつ、オン状態とオフ状態の切り替えを、液晶分子の長軸を基板と略垂直な方向にそろえるか、基板と略水平な方向にそろえるか、によって行なわれる。このため、反射型の液晶表示装置に横電界方式で動作する液晶素子を用いる場合は、ＶＡ−ＩＰＳモードで動作する液晶素子を用いることが好ましい。
【０４９６】
機能性部材２１３５よりも外側に、フロントライトを設けてもよい。フロントライトとしては、エッジライト型のフロントライトを用いることが好ましい。ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を備えるフロントライトを用いると、消費電力を低減できるため好ましい。
【０４９７】
接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
【０４９８】
接続層２２４２としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）などを用いることができる。
【０４９９】
発光素子としては、トップエミッション型、ボトムエミッション型、デュアルエミッション型などがある。光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。発光素子２１７０は、ボトムエミッション型の発光素子ということができる。
【０５００】
ＥＬ層２１９２は少なくとも発光層を有する。ＥＬ層２１９２は、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。
【０５０１】
発光素子２１７０の発光色は、ＥＬ層２１９２を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などに変化させることができる。
【０５０２】
カラー表示を実現する方法としては、発光色が白色の発光素子２１７０と着色層を組み合わせて行う方法と、副画素毎に発光色の異なる発光素子２１７０を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では副画素毎にＥＬ層２１９２を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子２１７０にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。
【０５０３】
ＥＬ層２１９２には低分子系化合物および高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。ＥＬ層２１９２を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
【０５０４】
ＥＬ層２１９２は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。
【０５０５】
また、本発明の一態様の表示装置２０００は、発光素子２１７０と液晶素子２１８０の間に基板を設けない。このため、発光素子２１７０と液晶素子２１８０の厚さ方向の距離を３０μｍ未満、好ましくは１０μｍ未満、さらに好ましくは５μｍ未満とすることができる。これにより、発光素子２１７０および液晶素子２１８０を同時にまたは交互に用いる表示において、両者の間に生じる視差を少なくすることができる。または、表示装置２０００の重量を軽くすることができる。または、表示装置２０００の厚さを薄くすることができる。または、表示装置２０００を曲げやすくすることができる。
【０５０６】
＜＜基板＞＞
基板２３５１および基板２３６１に用いる材料に大きな制限はない。目的に応じて、透光性の有無や加熱処理に耐えうる程度の耐熱性などを勘案して決定すればよい。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、半導体基板、可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
【０５０７】
半導体基板としては、例えば、シリコン、もしくはゲルマニウムなどを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムを材料とした化合物半導体基板などがある。また、半導体基板は、単結晶半導体であってもよいし、多結晶半導体であってもよい。
【０５０８】
なお、表示装置２０００の可撓性を高めるため、基板２３５１および基板２３６１には可撓性基板（フレキシブル基板）、貼り合わせフィルム、基材フィルムなどを用いてもよい。
【０５０９】
可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバーなどを用いることができる。
【０５１０】
基板として上記材料を用いることにより、軽量な表示装置を提供することができる。また、基板として上記材料を用いることにより、衝撃に強い表示装置を提供することができる。また、基板として上記材料を用いることにより、破損しにくい表示装置を提供することができる。
【０５１１】
基板２３５１および基板２３６１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板２３５１および基板２３６１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【０５１２】
＜＜導電層＞＞
トランジスタのゲート、ソースおよびドレインのほか、表示装置を構成する各種配線および電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金などが挙げられる。これらの材料を含む膜を単層で、または積層構造として用いることができる。
【０５１３】
また、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの酸化物導電体またはグラフェンを用いることができる。または、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、またはチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。または、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（またはそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線および電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。
【０５１４】
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する金属酸化物である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
【０５１５】
＜＜絶縁層＞＞
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂材料、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料が挙げられる。
【０５１６】
＜＜着色層＞＞
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。
【０５１７】
＜＜遮光層＞＞
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
【０５１８】
＜断面構成例２＞
表示装置２０００の変形例である表示装置２０００Ａの断面を図３３に示す。表示装置２０００Ａは、着色層２１３１を有していない点で、表示装置２０００と異なる。その他の構成については、表示装置２０００と同様のため、詳細な説明を省略する。
【０５１９】
表示装置２０００Ａにおいて、液晶素子２１８０は、白色を呈する。着色層２１３１を有していないため、表示装置２０００Ａは、液晶素子２１８０を用いて、白黒またはグレースケールでの表示を行うことができる。
【０５２０】
＜断面構成例３＞
表示装置２０００Ａとは異なる、表示装置２０００の変形例の断面図を図３４に示す。表示装置２０００Ｂは、基板２３６１と着色層２１３１の間にタッチセンサユニット２３７０を有する。本実施の形態では、タッチセンサユニット２３７０は導電層２３７４、絶縁層２３７５、導電層２３７６ａ、導電層２３７６ｂ、導電層２３７７、および絶縁層２３７８を有する。
【０５２１】
導電層２３７６ａ、導電層２３７６ｂ、および導電層２３７７は、透光性を有する導電性材料で形成することが好ましい。ただし、一般に、透光性を有する導電性材料は、透光性を有さない金属材料よりも抵抗率が高い。よって、タッチセンサの大型化、高精細化を実現するため、導電層２３７６ａ、導電層２３７６ｂ、および導電層２３７７を抵抗率が低い金属材料で形成する場合がある。
【０５２２】
また、導電層２３７６ａ、導電層２３７６ｂ、および導電層２３７７を金属材料で形成する場合、外光反射を低減することが好ましい。一般的に金属材料は反射率が大きい材料であるが、酸化処理などを施すことにより反射率を小さくして、暗色にすることができる。
【０５２３】
また、導電層２３７６ａ、導電層２３７６ｂ、および導電層２３７７を、金属層と反射率の小さい層（「暗色層」ともいう。）の積層としてもよい。暗色層は抵抗率が高いため、金属層と暗色層の積層とすることが好ましい。暗色層の一例としては、酸化銅を含む層、塩化銅または塩化テルルを含む層などがある。また、暗色層を、Ａｇ粒子、Ａｇファイバー、Ｃｕ粒子等の金属微粒子、カーボンナノチューブ（ＣＮＴ）、またはグラフェン等のナノ炭素粒子、ならびに、ＰＥＤＯＴ、ポリアニリン、またはポリピロールなどの導電性高分子などを用いて形成してもよい。
【０５２４】
また、タッチセンサユニット２３７０として、抵抗膜方式または静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサなどを用いてもよい。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。投影型静電容量方式としては、主に駆動方式の違いから、自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
【０５２５】
なお、その他の構成については、表示装置２０００と同様のため、詳細な説明を省略する。
【０５２６】
また、基板２３６１と着色層２１３１の間にタッチセンサユニット２３７０を設けずに、表示装置２０００の基板２３６１と重ねてタッチセンサを設けてもよい。例えば、シート状のタッチセンサを表示領域２２３５に重ねて設けてもよい。
【０５２７】
本発明の一態様において、表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート構造またはボトムゲート構造のいずれのトランジスタ構造としてもよい。または、チャネルの上下にゲート電極が設けられていてもよい。
【０５２８】
加えて、トランジスタの半導体層に用いる半導体材料の結晶性について大きな制限はない。非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。なお、結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
【０５２９】
また、例えば、トランジスタの半導体層に用いる半導体材料として、シリコンや、ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【０５３０】
例えば、トランジスタに用いる半導体材料として、多結晶シリコン（ポリシリコン）や、非晶質シリコン（アモルファスシリコン）などを用いることができる。
【０５３１】
また、トランジスタとして、金属酸化物を用いたＯＳトランジスタを用いることができる。ＯＳトランジスタを用いると、トランジスタのオフ状態におけるソースとドレインの間に流れる電流を低減できるため好ましい。ＯＳトランジスタについては、実施の形態６で詳述する。
【０５３２】
＜画素の回路構成例＞
図３５は、画素２０１０の回路構成例を示す図である。図３５では、隣接する２つの画素２０１０を示している。
【０５３３】
画素２０１０は、スイッチＳＷＴ１、容量素子ＣｓＬＣ、液晶素子２１８０、スイッチＳＷＴ２、トランジスタＭ３、容量素子ＣｓＥＬ、および発光素子２１７０等を有する。また、画素２０１０には、ゲート線Ｇ１、ゲート線Ｇ２、電流供給線ＡＮＯ、配線ＣＳＣＯＭ、信号線Ｓ１、および信号線Ｓ２が電気的に接続されている。また、図３６では、液晶素子２１８０と電気的に接続する配線ＶＣＯＭ１、および発光素子２１７０と電気的に接続する配線ＶＣＯＭ２を示している。
【０５３４】
図３５では、スイッチＳＷＴ１およびスイッチＳＷＴ２に、トランジスタを用いた場合の例を示している。なお、スイッチＳＷＴ１はトランジスタ２２７１（図２９（Ａ）におけるトランジスタＭ１）に相当する。スイッチＳＷＴ２はトランジスタ２２８１（図２９（Ｄ）におけるトランジスタＭ２）に相当する。トランジスタＭ３はトランジスタ２２８３に相当する。容量素子ＣｓＬＣは、容量素子２２７２に相当する。容量素子ＣｓＥＬは、容量素子２２８２に相当する（図３５および図３１（Ａ）参照。）。
【０５３５】
スイッチＳＷＴ１は、ゲートがゲート線Ｇ１と接続され、ソースまたはドレインの一方が信号線Ｓ１と接続され、ソースまたはドレインの他方が容量素子ＣｓＬＣの一方の電極、および液晶素子２１８０の一方の電極と接続されている。容量素子ＣｓＬＣは、他方の電極が配線ＣＳＣＯＭと接続されている。液晶素子２１８０は、他方の電極が配線ＶＣＯＭ１と接続されている。
【０５３６】
スイッチＳＷＴ２は、ゲートがゲート線Ｇ２と接続され、ソースまたはドレインの一方が信号線Ｓ２と接続され、ソースまたはドレインの他方が、容量素子ＣｓＥＬの一方の電極、トランジスタＭ３のゲートと接続されている。容量素子ＣｓＥＬは、他方の電極がトランジスタＭ３のソースまたはドレインの一方、および電流供給線ＡＮＯと接続されている。トランジスタＭ３は、ソースまたはドレインの他方が発光素子２１７０の一方の電極と接続されている。発光素子２１７０は、他方の電極が配線ＶＣＯＭ２と接続されている。
【０５３７】
図３５では、トランジスタＭ３が半導体を挟む２つのゲートを有し、これらが接続されている例を示している。これにより、トランジスタＭ３が流すことのできる電流を増大させることができる。
【０５３８】
ゲート線Ｇ１には、スイッチＳＷＴ１を導通状態または非導通状態に制御する信号を与えることができる。配線ＶＣＯＭ１には、所定の電位を与えることができる。信号線Ｓ１には、液晶素子２１８０が有する液晶の配向状態を制御する信号を与えることができる。配線ＣＳＣＯＭには、所定の電位を与えることができる。
【０５３９】
ゲート線Ｇ２には、スイッチＳＷＴ２を導通状態または非導通状態に制御する信号を与えることができる。配線ＶＣＯＭ２および電流供給線ＡＮＯには、発光素子２１７０が発光する電位差が生じる電位をそれぞれ与えることができる。信号線Ｓ２には、トランジスタＭ３の導通状態を制御する信号を与えることができる。
【０５４０】
図３５に示す画素２０１０は、例えば反射モードの表示を行う場合には、ゲート線Ｇ１および信号線Ｓ１に与える信号により駆動し、液晶素子２１８０による光学変調を利用して表示することができる。また、発光モードで表示を行う場合には、ゲート線Ｇ２および信号線Ｓ２に与える信号により駆動し、発光素子２１７０を発光させて表示することができる。また両方のモードで駆動する場合には、ゲート線Ｇ１、ゲート線Ｇ２、信号線Ｓ１および信号線Ｓ２のそれぞれに与える信号により駆動することができる。
【０５４１】
なお、図３５では一つの画素２０１０に、一つの液晶素子２１８０と一つの発光素子２１７０とを有する例を示したが、これに限られない。図３６は、一つの画素２０１０に一つの液晶素子２１８０と４つの発光素子２１７０（発光素子２１７０ｒ、発光素子２１７０ｇ、発光素子２１７０ｂ、発光素子２１７０ｗ）を有する例を示している。図３６に示す画素２０１０は、図３５とは異なり、１つの画素でフルカラーの表示が可能な画素である。
【０５４２】
図３６では図３５の例に加えて、画素２０１０にゲート線Ｇ３および信号線Ｓ３が接続されている。
【０５４３】
図３６に示す例では、例えば４つの発光素子２１７０を、それぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、および白色（Ｗ）を呈する発光素子を用いることができる。また液晶素子２１８０として、白色を呈する反射型の液晶素子を用いることができる。これにより、反射モードの表示を行う場合には、反射率の高い白色の表示を行うことができる。また発光モードで表示を行う場合には、演色性の高い表示を低い電力で行うことができる。
【０５４４】
なお、本実施の形態では、電子機器９０１の映像表示部８２０に用いるハイブリッド表示装置について説明したが、本発明の一態様はこれに限定されない。電子機器９０１の映像表示部８２０には、上述したハイブリッド表示装置以外の表示装置を適用できる。
【０５４５】
例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ��を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
【０５４６】
電子機器９０１の映像表示部８２０に用いることができる表示装置の一例として、有機ＥＬ素子を用いた表示装置が挙げられる。図３７（Ａ１）（Ａ２）（Ｂ）に有機ＥＬ素子を用いた表示装置の画素の上面図及び断面図を示す。
【０５４７】
図３７（Ａ１）は、画素１９００を表示面側から見たときの上面概略図である。図３７（Ａ１）に示す画素１９００は、３つの副画素を有する。各副画素には、発光素子１９３０ＥＬ（図３７（Ａ１）（Ａ２）には図示しない）、トランジスタ１９１０、及びトランジスタ１９１２が設けられている。また、図３７（Ａ１）に示す各副画素では、発光素子１９３０ＥＬの発光領域（発光領域１９１６Ｒ、発光領域１９１６Ｇ、又は発光領域１９１６Ｂ）を示している。なお、発光素子１９３０ＥＬは、トランジスタ１９１０及びトランジスタ１９１２側に光を射出する、所謂ボトムエミッション型の発光素子とする。
【０５４８】
また、画素１９００は、配線１９０２、配線１９０４、及び配線１９０６等を有する。配線１９０２は、例えば走査線として機能する。配線１９０４は、例えば信号線として機能する。配線１９０６は、例えば発光素子に電位を供給する電源線として機能する。また、配線１９０２と配線１９０４とは、互いに交差する部分を有する。また、配線１９０２と配線１９０６とは、互いに交差する部分を有する。なお、ここでは、配線１９０２と配線１９０４、及び配線１９０２と配線１９０６とが交差する構成について例示したが、これに限定されず、配線１９０４と配線１９０６とが交差する構成としてもよい。
【０５４９】
トランジスタ１９１０は、選択トランジスタとして機能する。トランジスタ１９１０のゲートは、配線１９０２と電気的に接続されている。トランジスタ１９１０のソース又はドレインの一方は、配線１９０４と電気的に接続されている。
【０５５０】
トランジスタ１９１２は、発光素子に流れる電流を制御するトランジスタである。トランジスタ１９１２のゲートは、トランジスタ１９１０のソース又はドレインの他方と電気的に接続されている。トランジスタ１９１２のソース又はドレインの一方は配線１９０６と電気的に接続され、他方は発光素子１９３０ＥＬの一対の電極の一方と電気的に接続されている。
【０５５１】
図３７（Ａ１）では、発光領域１９１６Ｒ、発光領域１９１６Ｇ、及び発光領域１９１６Ｂが、それぞれ縦方向に長い短冊状の形状を有し、横方向にストライプ状に配列している。
【０５５２】
ここで、配線１９０２、配線１９０４、及び配線１９０６は遮光性を有する。またこれ以外の層、すなわち、トランジスタ１９１０、トランジスタ１９１２、トランジスタに接続する配線、コンタクト、容量等を構成する各層には、透光性を有する膜を用いると好適である。図３７（Ａ２）は、図３７（Ａ１）に示す画素１９００を、可視光を透過する透過領域１９００ｔと、可視光を遮る遮光領域１９００ｓと、に分けて明示した例である。このように、透光性を有する膜を用いてトランジスタを作製することで、各配線が設けられる部分以外を透過領域１９００ｔとすることができる。また、発光素子の発光領域を、トランジスタ、トランジスタに接続する配線、コンタクト、容量などと重ねることができるため、画素の開口率を高めることができる。
【０５５３】
なお、画素の面積に対する透過領域の面積の割合が高いほど、発光素子の光取り出し効率を高めることができる。例えば、画素の面積に対する、透過領域の面積の割合は、１％以上９５％以下、好ましくは１０％以上９０％以下、より好ましくは２０％以上８０％以下とすることができる。特に４０％以上又は５０％以上とすることが好ましく、６０％以上８０％以下であるとより好ましい。
【０５５４】
また、図３７（Ｂ）は、図３７（Ａ２）に示す一点鎖線Ａ−Ｂの切断面に相当する断面図である。なお、図３７（Ｂ）では、上面図において図示していない、発光素子１９３０ＥＬ、容量素子１９１３、及び駆動回路部１９０１などの断面も合わせて図示している。駆動回路部１９０１としては、走査線駆動回路部又は信号線駆動回路部として用いることができる。また、駆動回路部１９０１は、トランジスタ１９１１を有する。
【０５５５】
図３７（Ｂ）に示すように、発光素子１９３０ＥＬからの光は、破線の矢印に示す方向に射出される。発光素子１９３０ＥＬの光は、トランジスタ１９１０、トランジスタ１９１２、及び容量素子１９１３等を介して外部に取り出される。したがって、容量素子１９１３を構成する膜などについても、透光性を有すると好ましい。容量素子１９１３が有する透光性の領域の面積が広いほど、発光素子１９３０ＥＬから射出される光の減衰を抑制することができる。
【０５５６】
なお、駆動回路部１９０１においては、トランジスタ１９１１については、遮光性であってもよい。駆動回路部１９０１のトランジスタ１９１１などを遮光性とすることで、駆動回路部の信頼性や、駆動能力を高めることができる。すなわち、トランジスタ１９１１を構成するゲート電極、ソース電極、及びドレイン電極に、遮光性を有する導電膜を用いることが好ましい。またこれらに接続される配線も同様に、遮光性を有する導電膜を用いることが好ましい。
【０５５７】
また、電子機器９０１の映像表示部８２０に用いることができる、ハイブリッド表示装置及び有機ＥＬを有する表示装置とは別の一例として、液晶素子を用いた表示装置が挙げられる。図３８（Ａ１）（Ａ２）（Ｂ）に液晶素子を用いた表示装置の画素の上面図及び断面図を示す。
【０５５８】
図３８（Ａ１）は、画素１９００の上面概略図である。図３８（Ａ１）に示す画素１９００は、４つの副画素を有する。図３８（Ａ１）では、画素１９００において、副画素が縦に２つ、横に２つ配列している例を示している。各副画素には、透過型の液晶素子１９３０ＬＣ（図３８（Ａ１）（Ａ２）には図示しない）及びトランジスタ１９１４等が設けられている。図３８（Ａ１）では、画素１９００に、配線１９０２及び配線１９０４が、それぞれ２本ずつ設けられている。図３８（Ａ１）に示す各副画素では、液晶素子の表示領域（表示領域１９１８Ｒ、表示領域１９１８Ｇ、表示領域１９１８Ｂ、及び表示領域１９１８Ｗ）を示している。バックライトユニット（ＢＬＵ）から射出される光は、トランジスタ１９１４等を介して、液晶素子１９３０ＬＣに入射される。
【０５５９】
また、画素１９００は、配線１９０２及び配線１９０４等を有する。配線１９０２は、例えば走査線として機能する。配線１９０４は、例えば信号線として機能する。配線１９０２と配線１９０４とは、互いに交差する部分を有する。
【０５６０】
トランジスタ１９１４は、選択トランジスタとして機能する。トランジスタ１９１４のゲートは、配線１９０２と電気的に接続されている。トランジスタ１９１４のソース又はドレインの一方は、配線１９０４と電気的に接続されており、他方は、液晶素子１９３０ＬＣと電気的に接続されている。
【０５６１】
ここで、配線１９０２及び配線１９０４は遮光性を有する。またこれ以外の層、すなわち、トランジスタ１９１４、トランジスタ１９１４に接続する配線、コンタクト、容量等を構成する各層には、透光性を有する膜を用いると好適である。図３８（Ａ２）は、図３８（Ａ１）に示す画素１９００を、可視光を透過する透過領域１９００ｔと、可視光を遮る遮光領域１９００ｓと、に分けて明示した例である。このように、透光性を有する膜を用いてトランジスタを作製することで、各配線が設けられる部分以外を透過領域１９００ｔとすることができる。液晶素子の透過領域をトランジスタ、トランジスタに接続する配線、コンタクト、容量等と重ねることができるため、画素の開口率を高めることができる。
【０５６２】
なお、画素の面積に対する透過領域の面積の割合が高いほど、透過光の光量を増大させることができる。例えば、画素の面積に対する、透過領域の面積の割合は、１％以上９５％以下、好ましくは１０％以上９０％以下、より好ましくは２０％以上８０％以下とすることができる。特に４０％以上又は５０％以上とすることが好ましく、６０％以上８０％以下であるとより好ましい。
【０５６３】
また、図３８（Ｂ）は、図３８（Ａ２）に示す一点鎖線Ｃ−Ｄの切断面に相当する断面図である。なお、図３８（Ｂ）では、上面図において図示していない、液晶素子１９３０ＬＣ、着色膜１９３２ＣＦ、遮光膜１９３２ＢＭ、容量素子１９１５、駆動回路部１９０１等の断面も合わせて図示している。駆動回路部１９０１としては、走査線駆動回路部又は信号線駆動回路部として用いることができる。また、駆動回路部１９０１は、トランジスタ１９１１を有する。
【０５６４】
図３８（Ｂ）に示すように、バックライトユニット（ＢＬＵ）からの光は、破線の矢印に示す方向に射出される。バックライトユニット（ＢＬＵ）の光は、トランジスタ１９１４、及び容量素子１９１５等を介して外部に取り出される。したがって、トランジスタ１９１４、及び容量素子１９１５を構成する膜などについても、透光性を有すると好ましい。トランジスタ１９１４、容量素子１９１５等が有する透光性の領域の面積が広いほど、バックライトユニット（ＢＬＵ）の光を効率良く使用することができる。
【０５６５】
なお、図３８（Ｂ）に示すように、バックライトユニット（ＢＬＵ）からの光は、着色膜１９３２ＣＦを介して外部に取り出してもよい。着色膜１９３２ＣＦを介して取り出すことで、所望の色に着色することができる。着色膜１９３２ＣＦとしては、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、シアン（Ｃ）、マゼンタ（Ｍ）、黄色（Ｙ）等から選択することができる。
【０５６６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５６７】
（実施の形態６）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
【０５６８】
＜ＯＳトランジスタの構成例１＞
まず、トランジスタの構造の一例として、トランジスタ３２００ａについて、図３９（Ａ）（Ｂ）（Ｃ）を用いて説明する。図３９（Ａ）はトランジスタ３２００ａの上面図である。図３９（Ｂ）は、図３９（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図３９（Ｃ）は、図３９（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図３９（Ａ）において、煩雑になることを避けるため、トランジスタ３２００ａの構成要素の一部（ゲート絶縁層としての機能を有する絶縁層等）を省略して図示している。なお、以下において、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図３９と同様に、構成要素の一部を省略して図示する場合がある。
【０５６９】
トランジスタ３２００ａは、絶縁層３２２４上の導電層３２２１と、絶縁層３２２４及び導電層３２２１上の絶縁層３２１１と、絶縁層３２１１上の金属酸化物層３２３１と、金属酸化物層３２３１上の導電層３２２２ａと、金属酸化物層３２３１上の導電層３２２２ｂと、金属酸化物層３２３１、導電層３２２２ａ、及び導電層３２２２ｂ上の絶縁層３２１２と、絶縁層３２１２上の導電層３２２３と、絶縁層３２１２及び導電層３２２３上の絶縁層３２１３と、を有する。
【０５７０】
また、絶縁層３２１１及び絶縁層３２１２は、開口部３２３５を有する。導電層３２２３は、開口部３２３５を介して、導電層３２２１と電気的に接続される。
【０５７１】
ここで、絶縁層３２１１は、トランジスタ３２００ａの第１のゲート絶縁層としての機能を有し、絶縁層３２１２は、トランジスタ３２００ａの第２のゲート絶縁層としての機能を有し、絶縁層３２１３は、トランジスタ３２００ａの保護絶縁層としての機能を有する。また、トランジスタ３２００ａにおいて、導電層３２２１は、第１のゲートとしての機能を有し、導電層３２２２ａは、ソースまたはドレインの一方としての機能を有し、導電層３２２２ｂは、ソースまたはドレインの他方としての機能を有する。また、トランジスタ３２００ａにおいて、導電層３２２３は、第２のゲートとしての機能を有する。
【０５７２】
なお、トランジスタ３２００ａは、所謂チャネルエッチ型のトランジスタであり、デュアルゲート構造である。
【０５７３】
また、トランジスタ３２００ａは、導電層３２２３を設けない構成にすることもできる。この場合、トランジスタ３２００ａは、所謂チャネルエッチ型のトランジスタであり、ボトムゲート構造である。
【０５７４】
図３９（Ｂ）（Ｃ）に示すように、金属酸化物層３２３１は、導電層３２２１、及び導電層３２２３と対向するように位置し、２つのゲートの機能を有する導電層に挟まれている。導電層３２２３のチャネル長方向の長さ、及び導電層３２２３のチャネル幅方向の長さは、金属酸化物層３２３１のチャネル長方向の長さ、及び金属酸化物層３２３１のチャネル幅方向の長さよりもそれぞれ長く、金属酸化物層３２３１の全体は、絶縁層３２１２を介して導電層３２２３に覆われている。
【０５７５】
別言すると、導電層３２２１及び導電層３２２３は、絶縁層３２１１及び絶縁層３２１２に設けられる開口部３２３５において接続され、且つ金属酸化物層３２３１の側端部よりも外側に位置する領域を有する。
【０５７６】
このような構成を有することで、トランジスタ３２００ａに含まれる金属酸化物層３２３１を、導電層３２２１及び導電層３２２３の電界によって電気的に囲むことができる。トランジスタ３２００ａのように、第１のゲート及び第２のゲートの電界によって、チャネル領域が形成される金属酸化物層を、電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
【０５７７】
トランジスタ３２００ａは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲートの機能を有する導電層３２２１によってチャネルを誘起させるための電界を効果的に金属酸化物層３２３１に印加することができるため、トランジスタ３２００ａの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ３２００ａを微細化することが可能となる。また、トランジスタ３２００ａは、金属酸化物層３２３１が第１のゲートの機能を有する導電層３２２１及び第２のゲートの機能を有する導電層３２２３によって囲まれた構造を有するため、トランジスタ３２００ａの機械的強度を高めることができる。
【０５７８】
例えば、金属酸化物層３２３１は、Ｉｎと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウム）と、Ｚｎと、を有すると好ましい。
【０５７９】
また、金属酸化物層３２３１は、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。一例としては、金属酸化物層３２３１のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、且つＺｎが２以上４以下を含む。または、金属酸化物層３２３１のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍とすると好ましい。
【０５８０】
また、金属酸化物層３２３１は、ＣＡＣ−ＯＳであると好適である。金属酸化物層３２３１が、Ｉｎの原子数比がＭの原子数比より多い領域を有し、且つＣＡＣ−ＯＳであることで、トランジスタ３２００ａの電界効果移動度を高くすることができる。なお、ＣＡＣ−ＯＳの詳細については、後述する。
【０５８１】
また、ｓ−ｃｈａｎｎｅｌ構造であるトランジスタ３２００ａは電界効果移動度が高く、且つ駆動能力が高いので、トランジスタ３２００ａを駆動回路、代表的にはゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、トランジスタ３２００ａを、表示装置が有する信号線へ信号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
【０５８２】
また、トランジスタ３２００ａはそれぞれチャネルエッチ構造のトランジスタであるため、低温ポリシリコンを用いたトランジスタと比較して、作製工程数が少ない。また、トランジスタ３２００ａは、金属酸化物層をチャネルに用いているため、低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これらのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のように高解像度であり、且つ大型の表示装置において、トランジスタ３２００ａのように電界効果移動度が高いトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。
【０５８３】
また、金属酸化物層３２３１と接する絶縁層３２１１及び絶縁層３２１２は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁層３２１１及び絶縁層３２１２は、酸素を放出することが可能な絶縁膜である。なお、絶縁層３２１１及び絶縁層３２１２に過剰酸素領域を設けるには、例えば、酸素雰囲気下にて絶縁層３２１１及び絶縁層３２１２を形成する、もしくは成膜後の絶縁層３２１１及び絶縁層３２１２を酸素雰囲気下で熱処理すればよい。
【０５８４】
金属酸化物層３２３１としては、金属酸化物の一種である酸化物半導体を用いることができる。
【０５８５】
金属酸化物層３２３１がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
【０５８６】
また、金属酸化物層３２３１が、Ｉｎ−Ｍ−Ｚｎ酸化物で形成される場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する金属酸化物層３２３１を形成しやすくなる。なお、成膜される金属酸化物層３２３１の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物層３２３１に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物層３２３１の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
【０５８７】
また、金属酸化物層３２３１は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０５８８】
また、金属酸化物層３２３１は、非単結晶構造であると好ましい。非単結晶構造は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣは最も欠陥準位密度が低い。
【０５８９】
金属酸化物層３２３１としては、不純物濃度が低く、欠陥準位密度の低い金属酸化物膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。なお、金属酸化物膜中の不純物としては、代表的には水、水素などが挙げられる。本明細書等において、金属酸化物膜中から水及び水素を低減または除去することを、脱水化、脱水素化と表す場合がある。また、金属酸化物膜、または酸化物絶縁膜中に酸素を添加することを、加酸素化と表す場合があり、加酸素化され且つ化学量論的組成よりも過剰の酸素を有する状態を過酸素化状態と表す場合がある。
【０５９０】
高純度真性または実質的に高純度真性である金属酸化物膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該金属酸化物膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である金属酸化物膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【０５９１】
絶縁層３２１３は、水素及び窒素のいずれか一方または双方を有する。または、絶縁層３２１３は、窒素及びシリコンを有する。また、絶縁層３２１３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁層３２１３を設けることで、金属酸化物層３２３１からの酸素の外部への拡散と、絶縁層３２１２に含まれる酸素の外部への拡散と、外部から金属酸化物層３２３１への水素、水等の入り込みを防ぐことができる。
【０５９２】
絶縁層３２１３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
【０５９３】
＜ＯＳトランジスタの構成例２＞
次に、トランジスタの構造の一例として、トランジスタ３２００ｂについて、図４０（Ａ）（Ｂ）（Ｃ）を用いて説明する。図４０（Ａ）はトランジスタ３２００ｂの上面図である。図４０（Ｂ）は、図４０（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４０（Ｃ）は、図４０（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０５９４】
トランジスタ３２００ｂは、金属酸化物層３２３１、導電層３２２２ａ、導電層３２２２ｂ、および絶縁層３２１２が積層構造である点において、トランジスタ３２００ａと異なる。
【０５９５】
絶縁層３２１２は、金属酸化物層３２３１、導電層３２２２ａ及び導電層３２２２ｂの上の絶縁層３２１２ａと、絶縁層３２１２ａの上の絶縁層３２１２ｂを有する。絶縁層３２１２は、金属酸化物層３２３１に酸素を供給する機能を有する。すなわち、絶縁層３２１２は、酸素を有する。また、絶縁層３２１２ａは、酸素を透過することのできる絶縁層である。なお、絶縁層３２１２ａは、後に形成する絶縁層３２１２ｂを形成する際の、金属酸化物層３２３１へのダメージ緩和膜としても機能する。
【０５９６】
絶縁層３２１２ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
【０５９７】
また、絶縁層３２１２ａは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁層３２１２ａに含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁層３２１２ａにおける酸素の透過性が減少してしまう。
【０５９８】
なお、絶縁層３２１２ａにおいては、外部から絶縁層３２１２ａに入った酸素が全て絶縁層３２１２ａの外部に移動せず、絶縁層３２１２ａにとどまる酸素もある。また、絶縁層３２１２ａに酸素が入ると共に、絶縁層３２１２ａに含まれる酸素が絶縁層３２１２ａの外部へ移動することで、絶縁層３２１２ａにおいて酸素の移動が生じる場合もある。絶縁層３２１２ａとして酸素を透過することができる酸化物絶縁層を形成すると、絶縁層３２１２ａ上に設けられる、絶縁層３２１２ｂから脱離する酸素を、絶縁層３２１２ａを介して金属酸化物層３２３１に移動させることができる。
【０５９９】
また、絶縁層３２１２ａは、窒素酸化物に起因する準位密度が低い酸化物絶縁層を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、金属酸化物膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と金属酸化物膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁層として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
【０６００】
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０６０１】
窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁層３２１２ａなどに準位を形成する。当該準位は、金属酸化物層３２３１のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁層３２１２ａ及び金属酸化物層３２３１の界面に拡散すると、当該準位が絶縁層３２１２ａ側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層３２１２ａ及び金属酸化物層３２３１界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
【０６０２】
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁層３２１２ａに含まれる窒素酸化物は、加熱処理において、絶縁層３２１２ｂに含まれるアンモニアと反応するため、絶縁層３２１２ａに含まれる窒素酸化物が低減される。このため、絶縁層３２１２ａ及び金属酸化物層３２３１の界面において、電子がトラップされにくい。
【０６０３】
絶縁層３２１２ａとして、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０６０４】
また、上記酸化物絶縁層は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
【０６０５】
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁層を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
【０６０６】
絶縁層３２１２ｂは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁層である。上記の酸化物絶縁層は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて、上記の酸化物絶縁層は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、上記の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素原子に換算しての総量である。
【０６０７】
絶縁層３２１２ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
【０６０８】
また、絶縁層３２１２ｂは、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁層３２１２ｂは、絶縁層３２１２ａと比較して金属酸化物層３２３１から離れているため、絶縁層３２１２ａより、欠陥密度が多くともよい。
【０６０９】
また、絶縁層３２１２は、同種の材料の絶縁層を用いることができるため、絶縁層３２１２ａと絶縁層３２１２ｂの界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層３２１２ａと絶縁層３２１２ｂの界面は、破線で図示している。なお、本実施の形態においては、絶縁層３２１２ａと絶縁層３２１２ｂの２層構造について説明したが、これに限定されず、例えば、絶縁層３２１２ａの単層構造、あるいは３層以上の積層構造としてもよい。
【０６１０】
トランジスタ３２００ｂにおいて、金属酸化物層３２３１は、絶縁層３２１１上の金属酸化物層３２３１＿１と、金属酸化物層３２３１＿１上の金属酸化物層３２３１＿２と、を有する。なお、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２は、それぞれ同じ元素を有する。例えば、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２は、上述の金属酸化物層３２３１が有する元素を、それぞれ独立に有することが好ましい。
【０６１１】
また、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２は、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。一例としては、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、且つＺｎが２以上４以下を含む。または、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍とすると好ましい。このように、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２を概略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造コストを抑制することが可能である。また、同じスパッタリングターゲットを用いる場合、同一チャンバーにて真空中で連続して金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２を成膜することができるため、金属酸化物層３２３１＿１と金属酸化物層３２３１＿２との界面に不純物が取り込まれるのを抑制することができる。
【０６１２】
ここで、金属酸化物層３２３１＿１は、金属酸化物層３２３１＿２よりも結晶性が低い領域を有していてもよい。なお、金属酸化物層３２３１＿１及び金属酸化物層３２３１＿２の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
【０６１３】
金属酸化物層３２３１＿１の結晶性が低い領域が過剰酸素の拡散経路となり、金属酸化物層３２３１＿１よりも結晶性の高い金属酸化物層３２３１＿２にも過剰酸素を拡散させることができる。このように、結晶構造が異なる金属酸化物層の積層構造とし、結晶性の低い領域を過剰酸素の拡散経路とすることで、信頼性の高いトランジスタを提供することができる。
【０６１４】
また、金属酸化物層３２３１＿２が、金属酸化物層３２３１＿１より結晶性が高い領域を有することにより、金属酸化物層３２３１に混入しうる不純物を抑制することができる。特に、金属酸化物層３２３１＿２の結晶性を高めることで、導電層３２２２ａ及び導電層３２２２ｂを加工する際のダメージを抑制することができる。金属酸化物層３２３１の表面、すなわち金属酸化物層３２３１＿２の表面は、導電層３２２２ａ及び導電層３２２２ｂの加工の際のエッチャントまたはエッチングガスに曝される。しかしながら、金属酸化物層３２３１＿２は、結晶性が高い領域を有する場合、結晶性が低い金属酸化物層３２３１＿１と比較してエッチング耐性に優れる。したがって、金属酸化物層３２３１＿２は、エッチングストッパとして機能する。
【０６１５】
また、金属酸化物層３２３１＿１は、金属酸化物層３２３１＿２よりも結晶性が低い領域を有することで、キャリア密度が高くなる場合がある。
【０６１６】
また、金属酸化物層３２３１＿１のキャリア密度が高くなると、金属酸化物層３２３１＿１の伝導帯に対してフェルミ準位が相対的に高くなる場合がある。これにより、金属酸化物層３２３１＿１の伝導帯の下端が低くなり、金属酸化物層３２３１＿１の伝導帯下端と、ゲート絶縁膜（ここでは、絶縁層３２１１）中に形成されうるトラップ準位とのエネルギー差が大きくなる場合がある。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなり、トランジスタのしきい値電圧の変動を小さくできる場合がある。また、金属酸化物層３２３１＿１のキャリア密度が高くなると、金属酸化物層３２３１の電界効果移動度を高めることができる。
【０６１７】
なお、トランジスタ３２００ｂにおいては、金属酸化物層３２３１を２層の積層構造にする例を示したが、これに限定されず、３層以上積層する構成にしてもよい。
【０６１８】
トランジスタ３２００ｂが有する導電層３２２２ａは、導電層３２２２ａ＿１と、導電層３２２２ａ＿１上の導電層３２２２ａ＿２と、導電層３２２２ａ＿２上の導電層３２２２ａ＿３と、を有する。また、トランジスタ３２００ｂが有する導電層３２２２ｂは、導電層３２２２ｂ＿１と、導電層３２２２ｂ＿１上の導電層３２２２ｂ＿２と、導電層３２２２ｂ＿２上の導電層３２２２ｂ＿３と、を有する。
【０６１９】
例えば、導電層３２２２ａ＿１、導電層３２２２ｂ＿１、導電層３２２２ａ＿３、及び導電層３２２２ｂ＿３としては、チタン、タングステン、タンタル、モリブデン、インジウム、ガリウム、錫、及び亜鉛の中から選ばれるいずれか一つまたは複数を有すると好適である。また、導電層３２２２ａ＿２及び導電層３２２２ｂ＿２としては、銅、アルミニウム、及び銀の中から選ばれるいずれか一つまたは複数を有すると好適である。
【０６２０】
より具体的には、導電層３２２２ａ＿１、導電層３２２２ｂ＿１、導電層３２２２ａ＿３、及び導電層３２２２ｂ＿３にＩｎ−Ｓｎ酸化物またはＩｎ−Ｚｎ酸化物を用い、導電層３２２２ａ＿２及び導電層３２２２ｂ＿２に銅を用いることができる。
【０６２１】
また、導電層３２２２ａ＿１の端部は、導電層３２２２ａ＿２の端部よりも外側に位置する領域を有し、導電層３２２２ａ＿３は、導電層３２２２ａ＿２の上面及び側面を覆い、且つ導電層３２２２ａ＿１と接する領域を有する。また、導電層３２２２ｂ＿１の端部は、導電層３２２２ｂ＿２の端部よりも外側に位置する領域を有し、導電層３２２２ｂ＿３は、導電層３２２２ｂ＿２の上面及び側面を覆い、且つ導電層３２２２ｂ＿１と接する領域を有する。
【０６２２】
上記構成とすることで、導電層３２２２ａ及び導電層３２２２ｂの配線抵抗を低くし、且つ金属酸化物層３２３１への銅の拡散を抑制できるため好適である。
【０６２３】
＜ＯＳトランジスタの構成例３＞
次に、トランジスタの構造の一例として、トランジスタ３２００ｃについて、図４１（Ａ）（Ｂ）（Ｃ）を用いて説明する。図４１（Ａ）はトランジスタ３２００ｃの上面図である。図４１（Ｂ）は、図４１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４１（Ｃ）は、図４１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０６２４】
図４１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ３２００ｃは、絶縁層３２２４上の導電層３２２１と、導電層３２２１上の絶縁層３２１１と、絶縁層３２１１上の金属酸化物層３２３１と、金属酸化物層３２３１上の絶縁層３２１２と、絶縁層３２１２上の導電層３２２３と、絶縁層３２１１、金属酸化物層３２３１、及び導電層３２２３上の絶縁層３２１３と、を有する。なお、金属酸化物層３２３１は、導電層３２２３と重なるチャネル領域３２３１ｉと、絶縁層３２１３と接するソース領域３２３１ｓと、絶縁層３２１３と接するドレイン領域３２３１ｄと、を有する。
【０６２５】
また、絶縁層３２１３は、窒素または水素を有する。絶縁層３２１３と、ソース領域３２３１ｓ及びドレイン領域３２３１ｄと、が接することで、絶縁層３２１３中の窒素または水素がソース領域３２３１ｓ及びドレイン領域３２３１ｄ中に添加される。ソース領域３２３１ｓ及びドレイン領域３２３１ｄは、窒素または水素が添加されることで、キャリア密度が高くなる。
【０６２６】
また、トランジスタ３２００ｃは、絶縁層３２１３上の絶縁層３２１５と、絶縁層３２１３及び絶縁層３２１５に設けられた開口部３２３６ａを介して、ソース領域３２３１ｓに電気的に接続される導電層３２２２ａと、絶縁層３２１３及び絶縁層３２１５に設けられた開口部３２３６ｂを介して、ドレイン領域３２３１ｄに電気的に接続される導電層３２２２ｂと、を有していてもよい。
【０６２７】
絶縁層３２１５としては、酸化物絶縁膜を用いることができる。また、絶縁層３２１５としては、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁層３２１５として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよい。また、絶縁層３２１５としては、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。
【０６２８】
絶縁層３２１１は、第１のゲート絶縁膜としての機能を有し、絶縁層３２１２は、第２のゲート絶縁膜としての機能を有する。また、絶縁層３２１３及び絶縁層３２１５は保護絶縁膜としての機能を有する。
【０６２９】
また、絶縁層３２１２は、過剰酸素領域を有する。絶縁層３２１２が過剰酸素領域を有することで、金属酸化物層３２３１が有するチャネル領域３２３１ｉ中に過剰酸素を供給することができる。よって、チャネル領域３２３１ｉに形成されうる酸素欠損を過剰酸素により補填することができるため、信頼性の高い半導体装置を提供することができる。
【０６３０】
なお、金属酸化物層３２３１中に過剰酸素を供給させるためには、金属酸化物層３２３１の下方に形成される絶縁層３２１１に過剰酸素を供給してもよい。この場合、絶縁層３２１１中に含まれる過剰酸素は、金属酸化物層３２３１が有するソース領域３２３１ｓ、及びドレイン領域３２３１ｄにも供給されうる。ソース領域３２３１ｓ、及びドレイン領域３２３１ｄ中に過剰酸素が供給されると、ソース領域３２３１ｓ、及びドレイン領域３２３１ｄの抵抗が高くなる場合がある。
【０６３１】
一方で、金属酸化物層３２３１の上方に形成される絶縁層３２１２に過剰酸素を有する構成とすることで、チャネル領域３２３１ｉにのみ選択的に過剰酸素を供給させることが可能となる。あるいは、チャネル領域３２３１ｉ、ソース領域３２３１ｓ、及びドレイン領域３２３１ｄに過剰酸素を供給させたのち、ソース領域３２３１ｓ及びドレイン領域３２３１ｄのキャリア密度を選択的に高めることで、ソース領域３２３１ｓ、及びドレイン領域３２３１ｄの抵抗が高くなることを抑制することができる。
【０６３２】
また、金属酸化物層３２３１が有するソース領域３２３１ｓ及びドレイン領域３２３１ｄは、それぞれ、酸素欠損を形成する元素、または酸素欠損と結合する元素を有すると好ましい。当該酸素欠損を形成する元素、または酸素欠損と結合する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。上記酸素欠損を形成する元素が、絶縁層３２１３中に１つまたは複数含まれる場合、上記酸素欠損を形成する元素は、絶縁層３２１３からソース領域３２３１ｓ、及びドレイン領域３２３１ｄに拡散する。または、上記酸素欠損を形成する元素を、不純物添加処理によりソース領域３２３１ｓ、及びドレイン領域３２３１ｄ中に添加してもよい。もしくは、絶縁層３２１３からの拡散と、不純物添加処理の双方により、上記酸素欠損を形成する元素を、ソース領域３２３１ｓ及びドレイン領域３２３１ｄ中に添加してもよい。
【０６３３】
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と酸素の結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
【０６３４】
また、導電層３２２１は、第１のゲート電極としての機能を有し、導電層３２２３は、第２のゲート電極としての機能を有し、導電層３２２２ａは、ソース電極としての機能を有し、導電層３２２２ｂは、ドレイン電極としての機能を有する。
【０６３５】
また、図４１（Ｃ）に示すように、絶縁層３２１１及び絶縁層３２１２には開口部３２３７が設けられる。また、導電層３２２１は、開口部３２３７を介して、導電層３２２３と、電気的に接続される。よって、導電層３２２１と導電層３２２３には、同じ電位が与えられる。なお、開口部３２３７を設けずに、導電層３２２１と、導電層３２２３と、に異なる電位を与えてもよい。または、開口部３２３７を設けずに、導電層３２２１を遮光膜として用いてもよい。例えば、導電層３２２１を遮光性の材料により形成することで、チャネル領域３２３１ｉに照射される下方からの光を抑制することができる。
【０６３６】
また、図４１（Ｂ）（Ｃ）に示すように、金属酸化物層３２３１は、第１のゲート電極として機能する導電層３２２１と、第２のゲート電極として機能する導電層３２２３のそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
【０６３７】
また、トランジスタ３２００ｃもトランジスタ３２００ａ及びトランジスタ３２００ｂと同様にＳ−ｃｈａｎｎｅｌ構造をとる。このような構成を有することで、トランジスタ３２００ｃに含まれる金属酸化物層３２３１を、第１のゲート電極として機能する導電層３２２１及び第２のゲート電極として機能する導電層３２２３の電界によって電気的に取り囲むことができる。
【０６３８】
トランジスタ３２００ｃは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電層３２２１または導電層３２２３によってチャネルを誘起させるための電界を効果的に金属酸化物層３２３１に印加することができるため、トランジスタ３２００ｃの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ３２００ｃを微細化することが可能となる。また、トランジスタ３２００ｃは、金属酸化物層３２３１が導電層３２２１、及び導電層３２２３によって取り囲まれた構造を有するため、トランジスタ３２００ｃの機械的強度を高めることができる。
【０６３９】
なお、トランジスタ３２００ｃを、導電層３２２３の金属酸化物層３２３１に対する位置、または導電層３２２３の形成方法から、ＴＧＳＡ（Ｔｏｐ  Ｇａｔｅ  Ｓｅｌｆ  Ａｌｉｇｎ）型のＦＥＴと呼称してもよい。
【０６４０】
なお、トランジスタ３２００ｃにおいても、トランジスタ３２００ｂと同様に金属酸化物層３２３１を２層以上積層する構成にしてもよい。
【０６４１】
また、トランジスタ３２００ｃにおいて、絶縁層３２１２が導電層３２２３と重なる部分にのみ設けられているが、これに限られることなく、絶縁層３２１２が金属酸化物層３２３１を覆う構成にすることもできる。また、導電層３２２１を設けない構成にすることもできる。
【０６４２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０６４３】
（実施の形態７）
本実施の形態では、実施の形態６で述べたトランジスタに用いることができる金属酸化物について説明する。以下では特に、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
【０６４４】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０６４５】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０６４６】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０６４７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０６４８】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。したがって、ＣＡＣ−ＯＳを、ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ−ＯＳと呼称してもよい。
【０６４９】
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０６５０】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０６５１】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０６５２】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０６５３】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０６５４】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０６５５】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０６５６】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０６５７】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０６５８】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０６５９】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０６６０】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
【０６６１】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０６６２】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０６６３】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０６６４】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０６６５】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０６６６】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
【０６６７】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
【０６６８】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０６６９】
（実施の形態８）
本実施の形態では、電子機器に備えることができる入力インターフェースの一例である、タッチセンサユニットについて、説明する。
【０６７０】
図４２（Ａ）は、別の実施の形態で説明したハイブリッド表示装置、又は表示装置に備えることができるタッチセンサユニットの回路構成例を示す。タッチセンサユニット３３００は、センサアレイ３３０２、ＴＳ（タッチセンサ）ドライバＩＣ３３１１、センス回路３３１２を有する。また、図４２（Ａ）では、ＴＳドライバＩＣ３３１１と、センス回路３３１２と、をまとめて周辺回路３３１５と図示している。
【０６７１】
ここでは、タッチセンサユニット３３００が相互容量タッチセンサユニットである例を示す。センサアレイ３３０２は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。
【０６７２】
ｍ本の配線ＤＲＬはＴＳドライバＩＣ３３１１に電気的に接続されている。ＴＳドライバＩＣ３３１１は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路３３１２に電気的に接続されている。センス回路３３１２は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバＩＣ３３１１によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量素子ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
【０６７３】
図４２（Ｂ）は、上述したタッチセンサユニット３３００の概観の一例を上面図として示している。図４２（Ｂ）において、タッチセンサユニット３３００は、基材３３０１上にセンサアレイ３３０２と、ＴＳドライバＩＣ３３１１と、センス回路３３１２と、を有する。また、図４２（Ａ）と同様に、図４２（Ｂ）では、ＴＳドライバＩＣ３３１１と、センス回路３３１２と、をまとめて周辺回路３３１５と図示している。
【０６７４】
センサアレイ３３０２は、基材３３０１上に形成され、ＴＳドライバＩＣ３３１１と、センス回路３３１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式で、基材３３０１上に実装されている。そして、タッチセンサユニット３３００は、外部との信号の入出力手段として、ＦＰＣ３３１３、ＦＰＣ３３１４と電気的に接続されている。
【０６７５】
加えて、基材３３０１上には、各回路を電気的に接続するための配線３３３１乃至配線３３３４が形成されている。タッチセンサユニット３３００において、ＴＳドライバＩＣ３３１１は、配線３３３１を介して、センサアレイ３３０２と電気的に接続され、更に、ＴＳドライバＩＣ３３１１は、配線３３３３を介して、ＦＰＣ３３１３と電気的に接続されている。センス回路３３１２は、配線３３３２を介して、センサアレイ３３０２と電気的に接続され、更に、ＴＳドライバＩＣ３３１１は、配線３３３４を介して、ＦＰＣ３３１４と電気的に接続されている。
【０６７６】
配線３３３３とＦＰＣ３３１３と、の接続部３３２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ３３１３と配線３３３３との間で電気的な導通を行うことができる。同様に、配線３３３４とＦＰＣ３３１４と、の接続部３３２１にも、異方性を有する導電性の接着剤などを有しており、これによって、ＦＰＣ３３１４と配線３３３４との間で電気的な導通を行うことができる。
【０６７７】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０６７８】
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
【０６７９】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０６８０】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０６８１】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０６８２】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０６８３】
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０６８４】
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【０６８５】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０６８６】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０６８７】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０６８８】
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０６８９】
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０６９０】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
【０６９１】
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。
【０６９２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０６９３】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０６９４】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【０６９５】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【０６９６】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０６９７】
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【０６９８】
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介してソースとドレインの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、ゲート‐ソース間に電圧を与えることによって、電流が流れる領域をいう。
【０６９９】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【０７００】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０７０１】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０７０２】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０７０３】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０７０４】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０７０５】
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
【０７０６】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０７０７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【０７０８】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０７０９】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０７１０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０７１１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０７１２】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０７１３】
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【符号の説明】
【０７１４】
ＳＷ１    スイッチ
ＳＷ２    スイッチ
ＳＷ３    スイッチ
ＳＷ４    スイッチ
ＳＷ５    スイッチ
ＬＤＰ    ローカルデコード処理
ＰＲＣ１１    ブロック分割
ＰＲＣ１２    ＤＣＴ／ＤＳＴ／量子化
ＰＲＣ１３    逆ＤＣＴ／逆ＤＳＴ／逆量子化
ＰＲＣ１４    画面内予測
ＰＲＣ１５    ループ内フィルタ
ＰＲＣ１６    動き検出
ＰＲＣ１７    動き補償予測
ＰＲＣ２１    エントロピー復号
ＰＲＣ２２    逆ＤＣＴ／逆ＤＳＴ／逆量子化
ＰＲＣ２３    画面内予測
ＰＲＣ２４    動き補償予測
ＰＲＣ２５    ループ内フィルタ
Ｖ０    電位
Ｖ００    電位
ＶＤＤ    電位
ＧＮＤ    接地電位
Ｖｒｅｆ    参照電位
ＣＫ    クロック信号
ＣＴＬ１    制御信号
ＣＴＬ２    制御信号
ＣＴＬ３    制御信号
ＤＩＮ    外部入力信号
ＤＩＮ［１］    外部入力信号
ＤＩＮ［２］    外部入力信号
ＤＩＮ［３］    外部入力信号
ＤＩＮ［４］    外部入力信号
ＤＩＮ［５］    外部入力信号
ＤＩＮ［ｋ］    外部入力信号
ＤＩＮ［ｎ−１］    外部入力信号
ＤＩＮ［ｎ］    外部入力信号
ＤＯＵＴ［１］    外部出力信号
ＤＯＵＴ［２］    外部出力信号
ＤＯＵＴ［３］    外部出力信号
ＤＯＵＴ［４］    外部出力信号
ＤＯＵＴ［５］    外部出力信号
ＤＯＵＴ［ｋ］    外部出力信号
ＤＯＵＴ［ｎ−１］    外部出力信号
ＤＯＵＴ［ｎ］    外部出力信号
Ｓ［１］    信号
Ｓ［２］    信号
Ｓ［ｋ］    信号
Ｓ［ｎ−１］    信号
Ｓ［ｎ］    信号
Ｓ［ｉ］    信号
Ｓ［ｊ］    信号
Ａｉｎ１    内部入力端子
Ａｉｎ２    内部入力端子
Ａｏｕｔ    内部出力端子
Ｂｉｎ    内部入力端子
Ｂｏｕｔ    内部出力端子
Ｃｉｎ１    内部入力端子
Ｃｉｎ２    内部入力端子
Ｃｏｕｔ１    内部出力端子
Ｃｏｕｔ２    内部出力端子
Ｄ    入力端子
Ｑ    出力端子
ＲＥＳＥＴ    配線
ＢＧ５    配線
ＢＧ６    配線
ＢＧ７    配線
ＢＧ８    配線
ＷＲ    配線
ＷＲ［１］    配線
ＷＲ［ｍ］    配線
ＷＲ［ｉ］    配線
ＷＷ    配線
ＷＷ［１］    配線
ＷＷ［ｍ］    配線
ＷＷ［ｉ］    配線
ＢＬ    配線
ＢＬ［１］    配線
ＢＬ［ｎ］    配線
ＢＬ［ｊ］    配線
Ｄ［１，１］    配線
Ｄ［１，ｓ］    配線
Ｄ［ｎ，１］    配線
Ｄ［ｎ，ｓ］    配線
Ｄ［ｊ，１］    配線
Ｄ［ｊ，ｓ］    配線
Ｄ［１］    配線
Ｄ［２］    配線
Ｄ［３］    配線
Ｄ［ｋ］    配線
Ｄ［ｓ］    配線
ＷＡ    配線
ＲＡ    配線
ＷＥ    配線
ＲＥ    配線
ＣＡ    配線
ＣＭ    配線
Ｓ［＋］    配線
Ｓ［−］    配線
ＶＨ    配線
ＶＬ    配線
ＶＤＤ１    配線
ＶＳＳ    配線
ＶＳＳ１    配線
Ｖｒｅｆ［＋］    配線
Ｖｒｅｆ［−］    配線
ＢＩＡＳ    配線
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ３    トランジスタ
Ｔｒ４    トランジスタ
Ｔｒ５    トランジスタ
Ｔｒ６    トランジスタ
Ｔｒ７    トランジスタ
Ｔｒ８    トランジスタ
Ｔｒ９    トランジスタ
Ｔｒ１０    トランジスタ
Ｔｒ１１    トランジスタ
Ｔｒ１２    トランジスタ
Ｔｒ１３    トランジスタ
Ｔｒ１４［１］    トランジスタ
Ｔｒ１４［２］    トランジスタ
Ｔｒ１４［３］    トランジスタ
Ｔｒ１４［４］    トランジスタ
Ｔｒ１４［５］    トランジスタ
Ｔｒ１４［６］    トランジスタ
Ｔｒ１４［７］    トランジスタ
Ｔｒ１４［ｋ］    トランジスタ
Ｔｒ１４［ｓ］    トランジスタ
Ｔｒ１４［２ｓ−１］    トランジスタ
Ｔｒ１４［２ｓ−１］    トランジスタ
Ｔｒ１５    トランジスタ
Ｔｒ１６    トランジスタ
Ｃ１    容量素子
Ｃ２    容量素子
ＣＷ    容量素子
Ｒ    抵抗素子
ＬＡＣ１    論理積回路
ＬＡＣ２    論理積回路
ＬＡＣ３    論理積回路
ＬＧ    論理回路
ＣＭＰ    コンパレータ
ＣＭＰ［＋］    コンパレータ
ＣＭＰ［−］    コンパレータ
ＣＭＣ１    カレントミラー回路
ＣＭＣ２    カレントミラー回路
ＦＦ    フリップフロップ回路
ＳＬＣＴ    セレクタ
ＣＰ１    チャージポンプ回路
ＣＰ２    チャージポンプ回路
ＮＡ    ノード
ＡＭ    アナログメモリ
ＲＣ    リセット回路
ＷＣＴＬ    書き込み制御回路
ＩＮＶ    インバータ
ＷＧＴ［ｉ，ｊ］    重み付け回路
ＷＧＴ［ｊ，ｉ］    重み付け回路
ＮＵ    ニューロン回路
ＮＵ［１］    ニューロン回路
ＮＵ［２］    ニューロン回路
ＮＵ［３］    ニューロン回路
ＮＵ［４］    ニューロン回路
ＮＵ［５］    ニューロン回路
ＮＵ［ｋ］    ニューロン回路
ＮＵ［ｎ−１］    ニューロン回路
ＮＵ［ｎ］    ニューロン回路
ＮＵ−Ｉ    入力ニューロン回路部
ＮＵ−Ｈ    隠れニューロン回路部
ＮＵ−Ｏ    出力ニューロン回路部
ＣＲＣＴ    回路
ＳＵ    シナプス回路
ＳＵ［２，１］    シナプス回路
ＳＵ［ｋ，１］    シナプス回路
ＳＵ［ｎ−１，１］    シナプス回路
ＳＵ［ｎ，１］    シナプス回路
ＳＵ［１，２］    シナプス回路
ＳＵ［ｋ，２］    シナプス回路
ＳＵ［ｎ−１，２］    シナプス回路
ＳＵ［ｎ，２］    シナプス回路
ＳＵ［１，ｋ］    シナプス回路
ＳＵ［２，ｋ］    シナプス回路
ＳＵ［ｎ−１，ｋ］    シナプス回路
ＳＵ［ｎ，ｋ］    シナプス回路
ＳＵ［１，ｎ−１］    シナプス回路
ＳＵ［２，ｎ−１］    シナプス回路
ＳＵ［ｋ，ｎ−１］    シナプス回路
ＳＵ［ｎ，ｎ−１］    シナプス回路
ＳＵ［１，ｎ］    シナプス回路
ＳＵ［２，ｎ］    シナプス回路
ＳＵ［ｋ，ｎ］    シナプス回路
ＳＵ［ｎ−１，ｎ］    シナプス回路
ＳＵ［１，３］    シナプス回路
ＳＵ［２，３］    シナプス回路
ＳＵ［２，４］    シナプス回路
ＳＵ［３，４］    シナプス回路
ＳＵ［３，５］    シナプス回路
ＳＵ［４，１］    シナプス回路
ＳＵ［４，５］    シナプス回路
ＳＵ［５，１］    シナプス回路
ＳＵ［５，２］    シナプス回路
１Ｓ    ステップ
２Ｓ    ステップ
３Ｓ    ステップ
４Ｓ    ステップ
Ｓ１−１    ステップ
Ｓ１−２    ステップ
Ｓ１−３    ステップ
Ｓ１−４    ステップ
Ｓ１−５    ステップ
Ｓ１−６    ステップ
Ｓ１−７    ステップ
Ｓ１−８    ステップ
Ｓ１−９    ステップ
Ｓ２−１    ステップ
Ｓ２−２    ステップ
Ｓ２−３    ステップ
Ｓ３−１    ステップ
Ｓ３−２    ステップ
Ｓ３−３    ステップ
Ｓ３−４    ステップ
Ｓ３−５    ステップ
ＣＤ１    状態
ＣＤ２    状態
ＣＤ３    状態
Ｓ１    信号線
Ｓ２    信号線
Ｓ３    信号線
Ｇ１    ゲート線
Ｇ２    ゲート線
Ｇ３    ゲート線
ＡＮＯ    電流供給線
ＣＳＣＯＭ    配線
ＶＣＯＭ１    配線
ＶＣＯＭ２    配線
ＤＲＬ    配線
ＳＮＬ    配線
ＳＷＴ１    スイッチ
ＳＷＴ２    スイッチ
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
ＣｓＬＣ    容量素子
ＣｓＥＬ    容量素子
ＣＴαβ    容量素子
１０    画像データ
１１    三角形
１２    円
２０    画像データ
３０    画像データ
３１    領域
３１［ｊ］    画素列
４０    画像データ
４１    領域
４１［ｊ］    画素列
１００    メモリセルアレイ
１０１    メモリセル
１０１［１，１］    メモリセル
１０１［ｍ，１］    メモリセル
１０１［ｉ，ｊ］    メモリセル
１０１［１，ｎ］    メモリセル
１０１［ｍ，ｎ］    メモリセル
２００    アナログ処理回路
２０１    整流回路
２０１［１］    整流回路
２０１［ｊ］    整流回路
２０１［ｎ］    整流回路
２０２    比較回路
２０３    比較回路
３００    書き込み回路
３０１    電流源回路
３０１［１］    電流源回路
３０１［ｊ］    電流源回路
３０１［ｎ］    電流源回路
３０２    電流源回路
４００    行ドライバ
５００    半導体装置
５１０    半導体装置
８００    電子機器
８０１    信号入力部
８０２    映像音声出力部
８０３    受信部
８０４    Ｉ／Ｆ
８０５    制御部
８０６    エンコーダ
８０７    デコーダ
８０８    記憶装置
８０９    再生部
８１０    リモコン
８２０    映像表示部
８２１    第１表示領域
８２２    第２表示領域
８２３    領域
８２４    領域
８３１    アンテナ
８３２    チューナ
８３３    ＳＴＢ
８５０    外部入力
８６１    画像信号
８６２    符号化信号
８６３    ローカルデコードデータ
８６４    復号画像信号
８７１    受信装置
８７２    受信装置
８７３    受信装置
８９９    電子機器
９００    電子機器
９０１    電子機器
１０００    半導体装置
１５６４    アンテナ
１５６５    アンテナ
１９００    画素
１９００ｔ    透過領域
１９００ｓ    遮光領域
１９０１    駆動回路部
１９０２    配線
１９０４    配線
１９０６    配線
１９１０    トランジスタ
１９１１    トランジスタ
１９１２    トランジスタ
１９１３    容量素子
１９１４    トランジスタ
１９１５    容量素子
１９１６Ｒ    発光領域
１９１６Ｇ    発光領域
１９１６Ｂ    発光領域
１９１８Ｒ    表示領域
１９１８Ｇ    表示領域
１９１８Ｂ    表示領域
１９１８Ｗ    表示領域
１９３０ＥＬ    発光素子
１９３０ＬＣ    液晶素子
１９３２ＣＦ    着色膜
１９３２ＢＭ    遮光膜
２０００    表示装置
２０００Ａ    表示装置
２０００Ｂ    表示装置
２０１０    画素
２０６４    ソースドライバＩＣ
２１１３    電極
２１１７    絶縁層
２１２１    絶縁層
２１３１    着色層
２１３２    遮光層
２１３３ａ    配向膜
２１３３ｂ    配向膜
２１３５    機能性部材
２１４１    接着層
２１４２    接着層
２１７０    発光素子
２１７０ｒ    発光素子
２１７０ｇ    発光素子
２１７０ｂ    発光素子
２１７０ｗ    発光素子
２１８０    液晶素子
２１９１    導電層
２１９２    ＥＬ層
２１９３    導電層
２１９４    絶縁層
２２０１    第１表示素子
２２０２    第２表示素子
２２０３    画素回路
２２０３ａ    画素回路
２２０３ｂ    画素回路
２２０４    反射光
２２０５    透過光
２２１１    絶縁層
２２１２    絶縁層
２２１３    絶縁層
２２１４    絶縁層
２２１６    絶縁層
２２１７    導電層
２２１８    導電層
２２２０    絶縁層
２２２１ａ    導電層
２２２１ｂ    導電層
２２２２ａ    導電層
２２２２ｂ    導電層
２２２３    導電層
２２２４    絶縁層
２２２５    導電層
２２２６    導電層
２２３１    半導体層
２２３４    周辺回路領域
２２３５    表示領域
２２３６    画素回路
２２３７    光
２２３８    光
２２４２    接続層
２２４３    接続体
２２５２    接続部
２２７１    トランジスタ
２２７２    容量素子
２２７３    走査線
２２７４    信号線
２２７５    共通電位線
２２８１    トランジスタ
２２８２    容量素子
２２８３    トランジスタ
２２８４    走査線
２２８５    信号線
２２８６    電源線
２２９１    透過領域
２２９２    遮光領域
２３０１    トランジスタ
２３０２    容量素子
２３０３    トランジスタ
２３０４    接続部
２３０５    トランジスタ
２３０６    トランジスタ
２３０７    接続部
２３１１    電極
２３５１    基板
２３６１    基板
２３６５    配線
２３７０    タッチセンサユニット
２３７２    ＦＰＣ
２３７４    導電層
２３７５    絶縁層
２３７６ａ    導電層
２３７６ｂ    導電層
２３７７    導電層
２３７８    絶縁層
３２００ａ    トランジスタ
３２００ｂ    トランジスタ
３２００ｃ    トランジスタ
３２１１    絶縁層
３２１２    絶縁層
３２１２ａ    絶縁層
３２１２ｂ    絶縁層
３２１３    絶縁層
３２１５    絶縁層
３２２１    導電層
３２２２ａ    導電層
３２２２ａ＿１    導電層
３２２２ａ＿２    導電層
３２２２ａ＿３    導電層
３２２２ｂ    導電層
３２２２ｂ＿１    導電層
３２２２ｂ＿２    導電層
３２２２ｂ＿３    導電層
３２２３    導電層
３２２４    絶縁層
３２３１    金属酸化物層
３２３１＿１    金属酸化物層
３２３１＿２    金属酸化物層
３２３１ｓ    ソース領域
３２３１ｉ    チャネル領域
３２３１ｄ    ドレイン領域
３２３５    開口部
３２３６ａ    開口部
３２３６ｂ    開口部
３２３７    開口部
３３００    タッチセンサユニット
３３０１    基材
３３０２    センサアレイ
３３１１    ＴＳドライバＩＣ
３３１２    センス回路
３３１３    ＦＰＣ
３３１４    ＦＰＣ
３３１５    周辺回路
３３２０    接続部
３３２１    接続部
３３３１    配線
３３３２    配線
３３３３    配線
３３３４    配線
【図１】
2018098787.tif 000005
【図２】
2018098787.tif 000006
【図３】
2018098787.tif 000007
【図４】
2018098787.tif 000008
【図５】
2018098787.tif 000009
【図６】
2018098787.tif 000010
【図７】
2018098787.tif 000011
【図８】
2018098787.tif 000012
【図９】
2018098787.tif 000013
【図１０】
2018098787.tif 000014
【図１１】
2018098787.tif 000015
【図１２】
2018098787.tif 000016
【図１３】
2018098787.tif 000017
【図１４】
2018098787.tif 000018
【図１５】
2018098787.tif 000019
【図１６】
2018098787.tif 000020
【図１７】
2018098787.tif 000021
【図１８】
2018098787.tif 000022
【図１９】
2018098787.tif 000023
【図２０】
2018098787.tif 000024
【図２１】
2018098787.tif 000025
【図２２】
2018098787.tif 000026
【図２３】
2018098787.tif 000027
【図２４】
2018098787.tif 000028
【図２５】
2018098787.tif 000029
【図２６】
2018098787.tif 000030
【図２７】
2018098787.tif 000031
【図２８】
2018098787.tif 000032
【図２９】
2018098787.tif 000033
【図３０】
2018098787.tif 000034
【図３１】
2018098787.tif 000035
【図３２】
2018098787.tif 000036
【図３３】
2018098787.tif 000037
【図３４】
2018098787.tif 000038
【図３５】
2018098787.tif 000039
【図３６】
2018098787.tif 000040
【図３７】
2018098787.tif 000041
【図３８】
2018098787.tif 000042
【図３９】
2018098787.tif 000043
【図４０】
2018098787.tif 000044
【図４１】
2018098787.tif 000045
【図４２】
2018098787.tif 000046