(57)【要約】      （修正有）【課題】パターニング工程における位置合わせ精度を向上する。また、インライン検査工程における欠陥および異物の位置特定精度を向上する。【解決手段】半導体装置の製造方法では、例えば、導体膜ＣＦを形成した後、アライメントマークとして機能する識別可能部位である溝ＤＩＴ１を導体膜ＣＦに形成、あるいは導体膜ＣＦ上に形成する。【選択図】図３
2018159846.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）導体膜を形成する工程、
（ｂ）アライメントマークとして機能する識別可能部位を、前記導体膜に形成するか、あるいは前記導体膜上に形成する工程、
を備える、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記導体膜に溝を形成し、
前記識別可能部位は、前記導体膜に形成された前記溝である、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｂ）工程では、レーザ加工を使用する、半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記（ｂ）工程では、ＦＩＢ加工を使用する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記導体膜上に突起物を形成し、
前記識別可能部位は、前記導体膜上に形成された前記突起物である、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記（ｂ）工程では、インクジェット技術を使用する、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程の後、前記識別可能部位に基づいて、前記導体膜をパターニングする、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程の後、前記識別可能部位に基づいて、インライン検査を実施する、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記（ａ）工程では、ウェハの主面全面に前記導体膜を形成する、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記導体膜は、金属膜である、半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜上に導体膜を形成する工程、
（ｄ）アライメントマークとして機能する識別可能部位を、前記導体膜に形成するか、あるいは前記導体膜上に形成する工程、
を備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、（ｅ）前記（ｂ）工程と前記（ｃ）工程との間に、前記層間絶縁膜の上面を平坦化する工程を含む、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記半導体基板は、
集積回路が形成されたチップ領域と、
前記チップ領域と接するスクライブ領域と、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程では、化学的機械的研磨法を使用し、
前記（ｅ）工程後の段階で、
前記化学的機械的研磨法に起因するデッシングにより、前記スクライブ領域における前記層間絶縁膜の上面には、前記チップ領域における前記層間絶縁膜の上面よりも凹んだ凹み部位が形成されている、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記凹み部位は、前記（ｃ）工程後においても維持され、
前記（ｄ）工程では、前記凹み部位を基準として、前記アライメントマークとして機能する前記識別可能部位を形成する、半導体装置の製造方法。
【請求項１６】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記（ｂ）工程と前記（ｃ）工程との間に、前記層間絶縁膜を貫通するコンタクトホールを形成する工程を有し、
前記（ｃ）工程では、前記コンタクトホールの内部にも前記導体膜を埋め込み、
前記半導体装置の製造方法は、前記（ｄ）工程後、前記層間絶縁膜上に形成された前記導体膜を除去する一方、前記コンタクトホールの内部に前記導体膜を残すことにより、前記コンタクトホールの内部に前記導体膜を埋め込んだプラグを形成する工程を有する、半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記（ｄ）工程後、前記導体膜をパターニングすることにより、前記層間絶縁膜上に配線を形成する工程を有する、半導体装置の製造方法。
【請求項１８】
請求項１１に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記（ｂ）工程と前記（ｃ）工程との間に、前記層間絶縁膜に配線溝を形成する工程を有し、
前記（ｃ）工程では、前記配線溝の内部にも前記導体膜を埋め込み、
前記半導体装置の製造方法は、前記（ｄ）工程後、前記層間絶縁膜上に形成された前記導体膜を除去する一方、前記配線溝の内部に前記導体膜を残すことにより、前記配線溝の内部に前記導体膜を埋め込んだ配線を形成する工程を有する、半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記導体膜に前記層間絶縁膜の内部にまで達する溝を形成し、
前記識別可能部位は、前記溝である、半導体装置の製造方法。
【請求項２０】
請求項１１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記導体膜に前記層間絶縁膜まで達しない溝を形成し、
前記識別可能部位は、前記溝である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、ウェハの主面全面に導体膜を形成する工程を有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−８１２４１号公報（特許文献１）には、下地に大きな段差を形成した後、ウェハの主面全面に金属膜を形成した状態においても、この段差を残すことにより、残存する段差を目印としてアライメントを行なう技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８１２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、半導体装置の製造工程においては、ウェハの主面全面に導体膜を形成した後、導体膜をパターニングしたり、欠陥や異物の発生原因を特定するためのインライン検査を実施することがある。ところが、例えば、ウェハの主面全面に透光性を有さない導体膜を形成すると、目印となる構造物がないため、パターニングにおける位置合わせや、インライン検査における欠陥箇所や異物付着箇所の特定が困難になる。したがって、ウェハの主面全面に導体膜を形成した後、導体膜のパターニングやインライン検査を実施する場合には、位置合わせや位置特定の精度を高める工夫が必要とされる。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における半導体装置の製造方法では、例えば、導体膜を形成した後、アライメントマークとして機能する識別可能部位を導体膜あるいは導体膜上に形成する。
【発明の効果】
【０００７】
一実施の形態によれば、パターニング工程における位置合わせ精度を向上できる。また、一実施の形態によれば、インライン検査工程における欠陥や異物の位置特定精度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１における基本思想を説明する図である。
【図２】実施の形態１における基本思想を説明する図である。
【図３】実施の形態１における基本思想を説明する図である。
【図４】溝の平面形状の一例を示す模式図である。
【図５】溝の平面形状の他の一例を示す模式図である。
【図６】変形例１において、導体膜に形成された溝を示す模式的な断面図である。
【図７】変形例２において、導体膜上に突起物が形成されている構成を模式的に示す断面図である。
【図８】半導体ウェハのレイアウト構成を示す平面図である。
【図９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】変形例１における半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】変形例２における半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態３における半導体装置の模式的な構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１４】
（実施の形態１）
＜改善の検討＞
例えば、ウェハの主面全面に導体膜を形成した後、この導体膜をパターニングする場合や、欠陥や異物の発生原因を特定するインライン検査を実施する場合、ウェハの主面全面を覆う導体膜に目印となる構造物がないため、パターニング工程での位置合わせやインライン検査工程での欠陥や異物の位置特定に支障が生じる。
【００１５】
この点に関し、例えば、「背景技術」の欄の特許文献１に記載された技術では、予め、ウェハの主面全面に導体膜を形成する工程の前に、下地に段差を設ける技術が開示されている。この場合、段差を形成した下地上に導体膜を形成しても、段差が残存するため、この段差を目印にして、導体膜のパターニングやインライン検査を実施することができる。
【００１６】
ところが、特許文献１に記載された技術では、下地に段差を設けるために、フォトリソグラフィ技術およびエッチング技術を使用している。したがって、特許文献１に記載された技術では、半導体装置の製造工程が複雑化する。この結果、特許文献１に記載された技術では、半導体装置の製造コストが上昇してしまうことが懸念される。
【００１７】
さらに、特許文献１に記載された技術では、下地に形成した段差を覆うように、導体膜が形成されるため、導体膜のカバレッジ特性によって、段差を覆う導体膜のエッジがなだらかになる。このことは、導体膜で覆われた段差のエッジ（端部）におけるコントラスト比が小さくなることを意味し、これによって、段差の識別に支障をきたすおそれがある。すなわち、特許文献１に記載された技術では、導体膜を形成した後も、下地に形成された段差が反映される結果、この段差が、導体膜にマスクの位置合わせや欠陥および異物の位置特定のための目印（アライメントマーク）として機能すると考えられる。ところが、導体膜で段差が覆われる結果、段差のエッジがシャープな形状からなだらかな形状となることによって、段差のコントラストが低下して、段差の識別が困難になるのである。
【００１８】
このように、現状の技術では、ウェハの主面全面に導体膜を形成した後に、この導体膜をパターニングする場合や、欠陥や異物の発生原因を特定するインライン検査を実施する場合、製造コストの低下の観点や、目印（アライメントマーク）の識別性向上による位置合わせ精度や位置特定精度の向上の観点から改善の余地が存在することがわかる。
【００１９】
そこで、本実施の形態１では、例えば、ウェハの主面全面に導体膜を形成した場合のように、その後の導体膜のパターニングやインライン検査の際、位置合わせの基準や位置特定の基準となる目印（アライメントマーク）が必要となる場合において、製造コストの低下や目印の識別性向上を考慮した工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
【００２０】
なお、ここでは、特に、ウェハの主面全面に導体膜を形成する場合を例に挙げて説明するが、本実施の形態１における技術的思想は、これに限らず、例えば、下地より下層に形成された目印（アライメントマーク）が遮光性を有する導体膜で覆われる結果、実質的に、導体膜に位置合わせの基準や位置特定の基準が存在しない場合などに幅広く適用できる。
【００２１】
＜実施の形態１における基本思想＞
まず、本実施の形態１における基本思想について、図面を参照しながら説明する。図１に示すように、下地層ＳＬを形成した後、図２に示すように、下地層ＳＬ上に導体膜ＣＦを形成する。その後、アライメントマークとして機能する識別可能部位を導体膜ＣＦに形成する。具体的には、例えば、図３に示すように、導体膜ＣＦを貫通し、かつ、下地層ＳＬの途中にまで達する溝ＤＩＴ１を形成する。この場合、アライメントマークとして機能する識別可能部位は、導体膜ＣＦに形成された溝ＤＩＴ１となる。
【００２２】
この溝ＤＩＴ１は、例えば、レーザ加工技術を使用することにより形成することができる。ただし、溝ＤＩＴ１は、レーザ加工技術に限らず、例えば、ＦＩＢ（Focused Ion Beam）加工技術を使用して形成することもできる。レーザ加工技術で溝ＤＩＴ１を形成する場合には、レーザ加工技術が、確立した既存技術であるため、溝ＤＩＴ１の形成の信頼性を向上することができる。一方、ＦＩＢ加工技術で溝ＤＩＴ１を形成する場合には、ＦＩＢ加工技術が、微細加工に適した技術であるため、微細な溝ＤＩＴ１を形成することができる。
【００２３】
図４は、溝ＤＩＴ１の平面形状の一例を示す模式図であり、図５は、溝ＤＩＴ１の平面形状の他の一例を示す模式図である。図４に示すように、アライメントマークＡＭ１として機能する識別可能部位である溝ＤＩＴ１は、例えば、十字形状とすることができる。また、図５に示すように、溝ＤＩＴ１の平面形状を四角形形状とすることによっても、溝ＤＩＴ１をアライメントマークＡＭ２として機能する識別可能部位とすることができる。
【００２４】
このようにして形成された溝ＤＩＴ１を、フォトリソグラフィ技術におけるマスクの位置合わせのためのアライメントマークに使用して、導体膜ＣＦをパターニングすることができる。これにより、導体膜ＣＦのパターニング精度を向上することができる。
【００２５】
例えば、下地層ＳＬ上の全面に導体膜ＣＦを形成すると、導体膜ＣＦ上に目印となる構造物がないため、導体膜ＣＦのパターニングにおける位置合わせが困難となる。これに対し、本実施の形態１における基本思想によれば、下地層ＳＬ上の全面に導体膜ＣＦを形成する場合であっても、導体膜ＣＦを形成した後に、アライメントマークとして機能する識別可能部位としての溝ＤＩＴ１を導体膜ＣＦに形成しているため、この溝ＤＩＴ１を基準にしてフォトリソグラフィ技術で使用するマスクの位置合わせを精度良く行なうことができる。この結果、本実施の形態１における基本思想によれば、下地層ＳＬ上の全面に形成される導体膜ＣＦをパターニングする際においても、導体膜ＣＦのパターニング精度を向上することができる。このことは、半導体装置の製造工程における歩留り向上に寄与することを意味し、製造歩留りの向上によって、半導体装置の製造コストの削減を図ることができることを意味する。さらに、製造コストの削減の観点から言えば、本実施の形態１において、導体膜ＣＦに形成する溝ＤＩＴ１自体は、フォトリソグラフィ技術を使用して形成するのではなく、レーザ加工技術やＦＩＢ加工技術を使用して形成しているため、半導体装置の製造工程を簡略化することができる。すなわち、溝ＤＩＴ１の形成にフォトリソグラフィ技術を使用すると、露光・現像処理に代表される製造工程の複雑化を招くことになり、これによって、製造コストの上昇を招くことになる。この点に関し、本実施の形態１における基本思想では、導体膜ＣＦに溝ＤＩＴ１を形成する際に、レーザ加工技術やＦＩＢ加工技術を使用する一方、製造コストの上昇を招くフォトリソグラフィ技術を使用しないため、導体膜ＣＦのパターニング精度を向上できる一方で、半導体装置の製造コストの上昇を抑制することができる点で有用な技術的思想であることがわかる。
【００２６】
以上のことから、本実施の形態１における基本思想は、導体膜ＣＦを形成した後に、導体膜ＣＦに溝ＤＩＴ１を形成することにより、下地層ＳＬ上の全面に形成された導体膜ＣＦのパターニング精度を向上することができる。そして、このことは、導体膜ＣＦのパターニング不良が低減されることを意味し、これによって、製造歩留りが向上することによる製造コストの削減効果が得られることを意味する。したがって、本実施の形態１における基本思想によれば、パターニング精度の向上に起因する製造歩留りの向上による製造コストの削減効果と、溝ＤＩＴ１の形成にフォトリソグラフィ技術を使用しないことによる製造コストの削減効果との相乗効果によって、製造コストの上昇を招くことなく、下地層ＳＬ上の全面に形成された導体膜ＣＦのパターニング精度を向上できる。
【００２７】
さらには、導体膜ＣＦを形成した後に溝ＤＩＴ１を形成しているため、溝ＤＩＴ１のエッジ形状のシャープさが担保される結果、アライメントマークとして機能する溝ＤＩＴ１の認識容易性を向上することができる。すなわち、本実施の形態１における基本思想によれば、溝ＤＩＴ１のエッジ形状のシャープさによって、コントラスト比の向上による溝ＤＩＴ１の視認性向上の効果が得られる。このことから、本実施の形態１における基本思想によれば、溝ＤＩＴ１自体をアライメントマークとして機能する識別可能部位として利用するとともに、導体膜ＣＦを形成した後に溝ＤＩＴ１を形成することによる溝ＤＩＴ１の視認性向上との相乗効果によって、下地層ＳＬ上の全面に形成される導体膜ＣＦのパターニング精度の向上を図ることができる。
【００２８】
この点に関し、例えば、予め、下地層に段差を形成して、この段差が、下地層上に導体膜を形成した後も残存することを利用して導体膜のパターニングを実施する関連技術では、下地層に段差を形成する工程でフォトリソグラフィ技術を使用するため、製造コストの上昇を招く。さらには、下地層に形成された段差が導体膜で覆われる結果、導体膜で覆われた段差のエッジ形状がなだらかになる結果、段差によるコントラスト比が低下して、導体膜で覆われた段差の視認性低下を招くことになる。このことは、アライメントマークとして機能する段差の認識不良を招くおそれがあることを意味し、導体膜のパターニング精度の低下を招くことになる。つまり、関連技術では、下地層上の全面に形成された導体膜のパターニング精度の向上を図る観点から難点があるばかりでなく、製造コストの上昇も招くことになる点において、改善の検討が必要な技術であることがわかる。
【００２９】
これに対し、本実施の形態１における基本思想によれば、まず、下地層ＳＬ上の全面に導体膜ＣＦを形成した後に、導体膜ＣＦをパターニングする際の工夫点として、導体膜ＣＦを形成した後に、導体膜ＣＦに溝ＤＩＴ１を形成して、この溝をアライメントマークとして機能する識別可能部位として使用している。この場合、下地層ＳＬ上の全面に形成された導体膜ＣＦに位置合わせの目印となる溝ＤＩＴ１が形成されている点と、この溝ＤＩＴ１が導体膜ＣＦを加工して形成されていることによって、溝ＤＩＴ１のエッジ形状の明瞭性が維持される点との相乗要因によって、導体膜ＣＦのパターニング精度を向上できる。すなわち、本実施の形態１における基本思想は、下地層ＳＬ上の全面に形成された導体膜ＣＦのパターニング精度を向上する観点から、上述した関連技術に比べて、遥かに有用な技術的思想であることがわかる。
【００３０】
さらに、本実施の形態１における基本思想によれば、導体膜ＣＦのパターニング精度の向上による製造歩留りの向上によって、半導体装置の製造コストの削減も図ることができる。そして、本実施の形態１における基本思想によれば、この点とともに、溝ＤＩＴ１の形成に、製造コストの上昇を招くフォトリソグラフィ技術を使用するのではなく、低コストであるレーザ加工技術やＦＩＢ加工技術を使用している点との相乗要因によって、大幅な製造コストの削減を図ることができる。
【００３１】
以上のことから、本実施の形態１における基本思想は、製造コストの上昇を招くことなく、下地層ＳＬ上の全面に形成された導体膜ＣＦのパターニング精度を向上できる点で、上述した関連技術では得ることができない顕著な効果を得ることができることがわかる。したがって、本実施の形態１における基本思想は、上述した関連技術に比べて、有用性の高い技術的思想であるということができる。
【００３２】
本実施の形態１における基本思想は、上述したように、下地層ＳＬ上の全面に形成された導体膜ＣＦのパターニング精度を向上することができるが、これに限らず、本実施の形態１における基本思想は、例えば、下地層ＳＬ上の全面に導体膜ＣＦを形成した後に実施されるインライン検査においても有用性を有する。
【００３３】
例えば、半導体装置の製造工程においては、半導体製造装置自体や半導体プロセス自体に起因して異物や欠陥が発生する場合がある。この場合、インライン検査を実施することにより、例えば、発生した異物や欠陥を分析して、異物や欠陥の発生原因となる半導体製造装置や半導体プロセスを特定することができる。そして、インライン検査で異物や欠陥の発生原因として特定された半導体製造装置や半導体プロセスを改善することより、異物や欠陥の発生を抑制することができるようになる。このように、インライン検査は、異物や欠陥の発生原因となる半導体製造装置や半導体プロセスを特定する役割を有しており、このインライン検査では、異物や欠陥を分析する前提として、必然的に、異物や欠陥の存在する位置を特定する必要がある。
【００３４】
この点に関し、例えば、下地層ＳＬ上の全面に導体膜ＣＦを形成した後、この導体膜ＣＦの形成工程における異物や欠陥の発生を防止するため、インライン検査を実施することが考えられる。ところが、下地層ＳＬ上の全面に形成された導体膜ＣＦには、位置座標を特定するための目印となる構造物が存在しないため、たとえ、インライン検査で異物や欠陥の存在が確認されても、この異物や欠陥の存在する位置を客観的に表現することが困難になる。すなわち、導体膜ＣＦに目印となる構造物が存在すれば、この構造物を基準として、異物や欠陥の存在位置を客観的に表現することができるが、下地層ＳＬ上の全面に形成された導体膜ＣＦには、目印となる構造物が存在しないため、異物や欠陥の位置を客観的に特定することが困難となるのである。
【００３５】
そこで、本実施の形態１における基本思想では、例えば、図３に示すように、下地層ＳＬ上の全面に導体膜ＣＦを形成した後に、導体膜ＣＦに溝ＤＩＴ１を形成して、この溝をアライメントマークとして機能する識別可能部位として使用している。したがって、本実施の形態１における基本思想によれば、下地層ＳＬ上の全面に導体膜ＣＦを形成した後にインライン検査を実施する場合、このインライン検査で発見された異物や欠陥の位置は、アライメントマークとして機能する溝ＤＩＴ１を基準にして特定することができる。つまり、本実施の形態１における基本思想では、導体膜ＣＦに形成された溝ＤＩＴ１の位置を異物や欠陥の位置を特定するための基準位置として利用することができるのである。これにより、本実施の形態１における基本思想によれば、インライン検査において、異物や欠陥の位置を客観的に特定することができる結果、異物や欠陥の存在する場所に容易にアクセスして分析することが可能となり、異物や欠陥の発生原因となる半導体製造装置や半導体プロセスを容易に特定することができる。したがって、本実施の形態１における基本思想を利用してインライン検査を実施することにより、インライン検査での異物や欠陥の発生原因を特定しやすくなり、これによって、インライン検査で異物や欠陥の発生原因として特定された半導体製造装置や半導体プロセスを改善しやすくなる。この結果、本実施の形態１における基本思想をインライン検査に適用することによって、半導体製造装置や半導体プロセスに異物や欠陥の発生を抑制するフィードバックがかかりやすくなり、これによって、半導体装置の製造歩留りを向上することができる。
【００３６】
特に、本実施の形態１における基本思想をインライン検査に適用する場合においても、導体膜ＣＦに溝ＤＩＴ１を形成する際に、レーザ加工技術やＦＩＢ加工技術を使用する一方、製造コストの上昇を招くフォトリソグラフィ技術を使用しない。このため、本実施の形態１における基本思想を導体膜ＣＦのパターニングに適用する場合だけでなく、インライン検査に適用する場合においても、半導体装置の製造コストの上昇を抑制することができる。さらに、本実施の形態１における基本思想をインライン検査に適用する場合においても、導体膜ＣＦを形成した後に形成された溝ＤＩＴ１を異物や欠陥の位置を特定するための基準位置として使用している。このことから、溝ＤＩＴ１のエッジ形状がシャープに保たれる結果、溝ＤＩＴ１自体の位置座標を明確に特定できる結果、この溝ＤＩＴ１の位置を基準として特定される異物や欠陥の位置座標の正確性を向上することができる。
【００３７】
以上のように、本実施の形態における基本思想は、下地層ＳＬ上の全面に導体膜ＣＦを形成する場合のように目印となる構造物が存在しない状況下での導体膜ＣＦのパターニング工程やインライン検査工程に幅広く適用して有効な技術的思想である。
【００３８】
＜変形例１＞
次に、実施の形態１の変形例１について説明する。実施の形態１では、例えば、図３に示すように、導体膜ＣＦを貫通して、下地層ＳＬ（例えば、層間絶縁膜）の内部に達する溝ＤＩＴ１を形成し、この溝ＤＩＴ１をアライメントマークとして機能する識別可能部位にする例について説明した。これに対し、図６は、本変形例１において、導体膜ＣＦに形成された溝ＤＩＴ２を示す模式的な断面図である。図６に示すように、本変形例１では、導体膜ＣＦに形成され、かつ、下地層ＳＬ（例えば、層間絶縁膜）の内部にまで達しない溝ＤＩＴ２を形成し、この溝ＤＩＴ２をアライメントマークとして機能する識別可能部位にしている。このように構成されている図６に示す溝ＤＩＴ２においても、図３に示す溝ＤＩＴ１と同様に、実施の形態１における基本思想を具現化することができる。
【００３９】
＜変形例２＞
続いて、実施の形態１の変形例２について説明する。実施の形態１および変形例１では、導体膜ＣＦに溝ＤＩＴ１（ＤＩＴ２）を形成する例について説明した。これに対し、図７は、本変形例２において、導体膜ＣＦ上に突起物ＰＴＳが形成されている構成を模式的に示す断面図である。図７に示すように、本変形例２では、導体膜ＣＦ上に突起物ＰＴＳを形成し、この突起物ＰＴＳをアライメントマークとして機能する識別可能部位にしている。このように構成されている図７に示す突起物ＰＴＳにおいても、図３に示す溝ＤＩＴ１や図６に示す溝ＤＩＴ２と同様に、実施の形態１における基本思想を具現化できる。特に、導体膜ＣＦ上に突起物ＰＴＳを形成するには、例えば、インクジェット技術を使用することができる。
【００４０】
（実施の形態２）
＜基本思想を具現化する半導体装置の製造方法＞（プラグ）
本実施の形態２では、前記実施の形態１における基本思想を具現化する具体的な半導体装置の製造工程について、図面を参照しながら説明する。
【００４１】
特に、本実施の形態２では、層間絶縁膜にプラグを形成する工程に前記実施の形態１における基本思想を適用する例について説明することにする。
【００４２】
図８は、半導体ウェハＷＦのレイアウト構成を示す平面図である。図８に示すように、半導体ウェハＷＦは、略円盤形状をしており、内部領域に複数のチップ領域ＣＲを有している。これらの複数のチップ領域ＣＲは、スクライブ領域ＳＣＲによって区画されている。すなわち、半導体ウェハＷＦには、集積回路が形成されるチップ領域ＣＲと、チップ領域と接するスクライブ領域ＳＣＲとが形成されている。本実施の形態における半導体装置の製造工程では、まず、図８に示すように、矩形形状のチップ領域ＣＲと、チップ領域ＣＲを区画するスクライブ領域ＳＣＲとを有する半導体ウェハＷＦを用意する。
【００４３】
そして、例えば、通常の半導体装置の製造技術を使用することにより、図９に示すように、チップ領域ＣＲにおいて、半導体基板１Ｓ上に電界効果トランジスタＱを形成する。その後、電界効果トランジスタＱを形成した半導体基板１Ｓを覆うように、チップ領域ＣＲからスクライブ領域ＳＣＲにわたって、窒化シリコン膜ＳＮＦを形成し、この窒化シリコン膜ＳＮＦ上に酸化シリコン膜ＯＸＦを形成する。窒化シリコン膜ＳＮＦおよび酸化シリコン膜ＯＸＦは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。この窒化シリコン膜ＳＮＦと酸化シリコン膜ＯＸＦとにより、層間絶縁膜ＩＬ１が形成される。
【００４４】
次に、チップ領域ＣＲにおいて、層間絶縁膜ＩＬ１を貫通するプラグＰＬＧ１を形成する。プラグＰＬＧ１は、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通するコンタクトホールを形成し、このコンタクトホールにバリア導体膜を介してタングステン膜を埋め込むことにより形成することができる。その後、プラグＰＬＧ1を形成した層間絶縁膜ＩＬ１上に配線ＷＬ１を形成する。配線ＷＬ１は、例えば、スパッタリング法を使用することにより、層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜とアルミニウム膜とチタン／窒化チタン膜とからなる積層膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、積層膜をパターニングすることにより形成することができる。そして、配線ＷＬ１を覆う層間絶縁膜ＩＬ１上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。
【００４５】
続いて、図１０に示すように、層間絶縁膜ＩＬ２の上面を平坦化する。この層間絶縁膜ＩＬ２の上面を平坦化する工程では、化学的機械的研磨法（ＣＭＰ法）を使用する。このとき、平坦化工程後の段階で、下地内のパターン密度に起因するデッシングにより、スクライブ領域ＳＣＲにおける層間絶縁膜ＩＬ２の上面には、チップ領域ＣＲにおける層間絶縁膜ＩＬ２の上面よりも凹んだ凹み部位が形成される。特に、図１０では、スクライブ領域ＳＣＲに形成される凹み部位の起点をポイントＰＡで示している。
【００４６】
その後、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、チップ領域ＣＲにおいて、層間絶縁膜ＩＬ２を貫通して配線ＷＬ１の上面に達するコンタクトホールＣＮＴを形成する。
【００４７】
続いて、図１２に示すように、スパッタリング法を使用することにより、コンタクトホールＣＮＴの内壁を含む層間絶縁膜ＩＬ２上に、例えば、チタン／窒化チタン膜からなるバリア導体膜ＢＣＦを形成する。その後、ＣＶＤ法を使用することにより、このバリア導体膜ＢＣＦ上にタングステン膜ＷＦ１を形成するとともに、コンタクトホールＣＮＴの内部にタングステン膜ＷＦ１を埋め込む。このとき、スクライブ領域ＳＣＲに形成されている凹み部位は、タングステン膜ＷＦ１を形成した後においても維持され、図１２においても、凹み部位の起点がポイントＰＡで示されている。
【００４８】
次に、図１３に示すように、スクライブ領域ＳＣＲにおいて、タングステン膜ＷＦ１とバリア導体膜ＢＣＦとを貫通して、層間絶縁膜ＩＬ２に達する溝ＤＩＴ１を形成する。この溝ＤＩＴ１は、例えば、レーザを照射することによって形成することができる。このとき、本実施の形態２では、スクライブ領域ＳＣＲに形成されている窪み部位の起点を示すポイントＰＡを基準として、アライメントマークとして機能する識別可能部位である溝ＤＩＴ１を形成する。つまり、凹み部位の起点となるポイントＰＡは、認識可能であることから、本実施の形態２における半導体装置の製造方法では、このポイントＰＡを目印として、タングステン膜ＷＦ１上にレーザを照射することにより、スクライブ領域ＳＣＲに確実に溝ＤＩＴ１を形成することができる。
【００４９】
その後、本実施の形態２では、インライン検査を実施する。ここで、層間絶縁膜ＩＬ２上の全面にタングステン膜ＷＦ１を形成した後にインライン検査を実施する場合、このインライン検査で発見された異物や欠陥の位置は、アライメントマークとして機能する溝ＤＩＴ１を基準にして特定することができる。つまり、本実施の形態２における半導体装置では、タングステン膜ＷＦ１に形成された溝ＤＩＴ１の位置を異物や欠陥の位置を特定するための基準位置として利用することができる。これにより、本実施の形態２における半導体装置の製造方法によれば、インライン検査において、異物や欠陥の位置を客観的に特定することができる結果、異物や欠陥の存在する場所に容易にアクセスして分析すること可能となり、異物や欠陥の発生原因となる半導体製造装置や半導体プロセスを容易に特定することができる。したがって、本実施の形態２における半導体装置の製造方法でインライン検査を実施する場合、インライン検査での異物や欠陥の発生原因を特定しやすくなり、これによって、インライン検査で異物や欠陥の発生原因として特定された半導体製造装置や半導体プロセスを改善しやすくなる。この結果、本実施の形態２における半導体装置の製造方法によれば、半導体製造装置や半導体プロセスに異物や欠陥の発生を抑制するフィードバックがかかりやすくなり、これによって、半導体装置の製造歩留りを向上できる。
【００５０】
次に、図１４に示すように、層間絶縁膜ＩＬ２上に形成された不要なタングステン膜ＷＦ１およびバリア導体膜ＢＣＦを除去する一方、コンタクトホールＣＮＴの内部にタングステン膜ＷＦ１とバリア導体膜ＢＣＦとを残す。これにより、本実施の形態２における半導体装置の製造方法によれば、コンタクトホールＣＮＴの内部にタングステン膜ＷＦ１とバリア導体膜ＢＣＦとを埋め込んだプラグＰＬＧ２を形成することができる。
【００５１】
＜実施の形態２に特有の特徴＞
続いて、本実施の形態２に特有の特徴点について説明する。本実施の形態２に特有の特徴点は、例えば、図１０に示すように、ＣＭＰ法を使用して層間絶縁膜ＩＬ２の上面を平坦化する際、下地に形成されているデバイスパターンの密度に起因したデッシングによって、スクライブ領域ＳＣＲに凹み部位が形成されることを利用する点にある。具体的に、本実施の形態２に特有の特徴点は、凹み部位の起点であるポイントＰＡをレーザ加工の目印として、スクライブ領域ＳＣＲに溝ＤＩＴ１を形成する点にある。これにより、本実施の形態２によれば、確実にスクライブ領域ＳＣＲに、アライメントマークとして機能する溝ＤＩＴ１を形成することができる。
【００５２】
例えば、図１２に示すように、層間絶縁膜ＩＬ２上の主面全面にタングステン膜ＷＦ１を形成すると、タングステン膜ＷＦ１上には、目印となる構造物が存在しないため、インライン検査やフォトリソグラフィ技術におけるパターニングに支障をきたすことになる。この点に関し、前記実施の形態１における基本思想で説明したように、この基本思想では、層間絶縁膜ＩＬ２上の主面全面に形成されたタングステン膜ＷＦ１に溝ＤＩＴ１を形成し、この溝ＤＩＴ１をアライメントマークとして機能させることにより、インライン検査やフォトリソグラフィ技術におけるパターニングを容易に実現している。
【００５３】
ただし、ここで、問題となるのは、如何にして、目印のないタングステン膜ＷＦ１の表面において、スクライブ領域ＳＣＲに確実に溝ＤＩＴ１を形成することが可能になるのかという点である。つまり、一端、タングステン膜ＷＦ１に溝ＤＩＴ１が形成されてしまえば、この溝ＤＩＴ１をアライメントマークとして利用することにより、インライン検査における異物や欠陥の位置特定精度や、フォトリソグラフィ技術におけるパターニング精度を向上することができる。ただし、スクライブ領域ＳＣＲに溝ＤＩＴ１自体を形成する目印がない状態で、スクライブ領域に確実に溝ＤＩＴ１を形成する工夫が必要とされる。この工夫点が、本実施の形態２に特有の特徴点である。すなわち、本実施の形態２では、凹み部位の起点であるポイントＰＡをレーザ加工の目印として、スクライブ領域ＳＣＲに溝ＤＩＴ１を形成している。例えば、図１０に示すように、通常の半導体製造技術では、フォトリソグラフィ技術における焦点ずれなどを抑制するために、層間絶縁膜ＩＬ２の上面を平坦化することが行なわれている。このとき、層間絶縁膜ＩＬ２の上面の平坦化には、化学的機械的研磨法が使用されるが、この化学的機械的研磨法では、層間絶縁膜ＩＬ２で覆われたデバイスパターンの密度によって、デッシングという現象が生じる。すなわち、チップ領域ＣＲにおいては、層間絶縁膜ＩＬ２の下層に電界効果トランジスタＱや配線ＷＬ１が形成されており、層間絶縁膜ＩＬ２で覆われるデバイスパターンの密度は高くなる。これに対し、スクライブ領域ＳＣＲにおいては、層間絶縁膜ＩＬ２の下層にほとんどデバイスパターンが形成されないため、層間絶縁膜ＩＬ２で覆われるデバイスパターンの密度は、低くなる。この結果、化学的機械的研磨法による層間絶縁膜ＩＬ２の上面の平坦化の際、スクライブ領域ＳＣＲの上面がチップ領域ＣＲの上面よりも凹むデッシングが生じる。このデッシングが生じると、例えば、図１０に示すように、デッシングが生じていないチップ領域ＣＲとデッシングが生じているスクライブ領域ＳＣＲとの境界領域に凹み部位の起点となるポイントＰＡが必然的に形成される。そして、このポイントＰＡは、基準パターンとして利用できる程度に明確ではないが、存在を認識できる程度のものである。そこで、本実施の形態２では、このポイントＰＡを認識することによって、スクライブ領域ＳＣＲとチップ領域ＣＲとを区別することができることを利用している。すなわち、認識したポイントＰＡを基準にしてレーザ光を照射すことにより、スクライブ領域ＳＣＲ内の特定の位置に溝ＤＩＴ１を形成することができる。そして、タングステン膜ＷＦ１をレーザ加工して形成された溝ＤＩＴ１によれば、溝ＤＩＴ１のエッジ形状が明確であり、かつ、溝ＤＩＴ１の形成位置もポイントＰＡを基準にして明確である。このことから、この溝ＤＩＴ１をアライメントマークとして、インライン検査における異物や欠陥の位置座標を正確に特定できるとともに、フォトリソグラフィ技術におけるマスクの合わせ精度も向上することができる。このように、本実施の形態２によれば、溝ＤＩＴ１自体の位置をデッシングに起因するポイントＰＡを利用して特定することにより、たとえ、何の目印もないタングステン膜ＷＦ１で覆われた状態からスクライブ領域ＳＣＲを特定することができ、かつ、所望の位置に溝ＤＩＴ１を正確に形成することができる。
【００５４】
特に、本実施の形態２では、新たな工程を追加することなく、層間絶縁膜ＩＬ２の平坦化工程で必然的に生じるデッシングを、溝ＤＩＴ１を形成するための目印として利用していることから、半導体装置の製造コストを上昇させることなく、位置の明確な溝ＤＩＴ１を形成できる利点が得られる。
【００５５】
＜変形例１＞（アルミニウム配線）
実施の形態２では、プラグを形成する工程を例に挙げて、前記実施の形態１における基本思想を適用する例について説明したが、前記実施の形態１における基本思想は、これに限らず、半導体装置の様々な製造工程に幅広く適用することができる。特に、本変形例１では、アルミニウム配線の形成工程に、前記実施の形態１における基本思想を適用する例について、図面を参照しながら説明することにする。
【００５６】
まず、本変形例１における半導体装置の製造工程について、層間絶縁膜ＩＬ２にプラグＰＬＧ２を形成した図１５に示す状態から説明する。図１５では、層間絶縁膜ＩＬ２に、層間絶縁膜ＩＬ２で覆われた配線ＷＬ１に達するプラグＰＬＧ２が形成されている。
【００５７】
次に、図１６に示すように、例えば、スパッタリング法を使用することにより、層間絶縁膜ＩＬ２の上面上に、バリア導体膜ＢＣＦ１と、バリア導体膜ＢＣＦ１上に形成されたアルミニウム膜ＡＬＦと、アルミニウム膜ＡＬＦ上に形成されたバリア導体膜ＢＣＦ２とからなる導体膜ＣＦ２を形成する。そして、本変形例１では、この導体膜ＣＦ２をパターニングすることにより、層間絶縁膜ＩＬ２上にアルミニウム配線を形成する。
【００５８】
以下に、具体的に説明する。図１７に示すように、スクライブ領域ＳＣＲに、例えば、導体膜ＣＦ２を貫通して、層間絶縁膜ＩＬ２の内部に達する溝ＤＩＴ１を形成する。この溝ＤＩＴ１は、例えば、レーザ加工技術やＦＩＢ加工技術を使用することにより形成することができる。続いて、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＣＦ２をパターニングする。これにより、層間絶縁膜ＩＬ２上にアルミニウム配線からなる配線ＷＬ２を形成することができる。
【００５９】
ここで、本変形例１では、例えば、図１６に示すように、層間絶縁膜ＩＬ２上の主面全面（上面全面）に導体膜ＣＦ２が形成されているが、図１７に示すように、この後の工程において、導体膜ＣＦ２に溝ＤＩＴ１を形成している。このことから、その後のフォトリソグラフィ技術およびエッチング技術を使用して導体膜ＣＦ２をパターニングする工程を実施する際、この溝ＤＩＴ１をアライメントマークとして利用することにより、フォトリソグラフィ技術で使用されるマスクの位置合わせを高精度に行なうことができる。この結果、たとえ、層間絶縁膜ＩＬ２上の主面全面（上面全面）に導体膜ＣＦ２が形成される場合であっても、導体膜ＣＦ２のパターニング精度を向上することができる。
【００６０】
以上のことから、前記実施の形態１における基本思想は、本変形例１のように層間絶縁膜ＩＬ２上の主面全面（上面全面）に形成された導体膜ＣＦ２をパターニングして、アルミニウム配線である配線ＷＬ２を形成する場合に適用しても有効であることがわかる。
【００６１】
＜変形例２＞（銅配線）
変形例１では、アルミニウム配線を形成する工程を例に挙げて、前記実施の形態１における基本思想を適用する例について説明したが、前記実施の形態１における基本思想は、これに限らず、半導体装置の様々な製造工程に幅広く適用することができる。特に、本変形例２では、ダマシン技術を使用した銅配線の形成工程に、前記実施の形態１における基本思想を適用する例について、図面を参照しながら説明することにする。
【００６２】
まず、本変形例２における半導体装置の製造工程について、層間絶縁膜ＩＬ１にプラグＰＬＧ１を形成した図１９に示す状態から説明する。図１９では、層間絶縁膜ＩＬ１に、層間絶縁膜ＩＬ１で覆われた電界効果トランジスタＱのソース領域やドレイン領域に達するプラグＰＬＧ１が形成されている。
【００６３】
次に、図２０に示すように、プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
【００６４】
続いて、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２を貫通する配線溝ＷＤを形成する。そして、図２２に示すように、例えば、スパッタリング法を使用することにより、配線溝ＷＤの内壁を含む層間絶縁膜ＩＬ２上にバリア導体膜ＢＣＦを形成する。その後、図示は、しないが、例えば、スパッタリング法を使用することにより、バリア導体膜ＢＣＦ上に、銅膜からなる薄いシード膜を形成する。次に、図２２に示すように、薄いシード膜を電極に使用した電解めっき法を使用することにより、配線溝ＷＤを埋め込み、かつ、層間絶縁膜ＩＬ２の主面全面にわたる銅膜ＣＵＦを形成する。これにより、配線溝ＷＤを形成した層間絶縁膜ＩＬ２の主面全面（上面全面）にバリア導体膜ＢＣＦと銅膜ＣＵＦとからなる導体膜ＣＦ３を形成することができる。そして、図２３に示すように、スクライブ領域ＳＣＲに、例えば、導体膜ＣＦ３を貫通して、層間絶縁膜ＩＬ２の内部に達する溝ＤＩＴ１を形成する。この溝ＤＩＴ１は、例えば、レーザ加工技術やＦＩＢ加工技術を使用することにより形成できる。
【００６５】
ここで、本変形例２では、例えば、図２２に示すように、配線溝ＷＤを形成した層間絶縁膜ＩＬ２上の主面全面（上面全面）に導体膜ＣＦ３が形成されているが、図２３に示すように、この後の工程において、導体膜ＣＦ３に溝ＤＩＴ１を形成している。このことから、その後のインライン検査を実施する際、この溝ＤＩＴ１を異物や欠陥の位置を特定するための基準として利用することにより、インライン検査における異物や欠陥の位置を高精度に特定することができる。この結果、たとえ、層間絶縁膜ＩＬ２上の主面全面（上面全面）に導体膜ＣＦ３が形成される場合であっても、インライン検査を実施できる。
【００６６】
その後、図２４に示すように、層間絶縁膜ＩＬ２上に形成された不要な導体膜ＣＦ３を除去する一方、配線溝ＷＤの内部に導体膜ＣＦ３を残すことにより、配線溝ＷＤの内部に導体膜ＣＦ３を埋め込んだ配線ＷＬ１を形成することができる。以上のようにして、本変形例２における半導体装置を製造することができる。
【００６７】
以上のことから、前記実施の形態１における基本思想は、本変形例２のように層間絶縁膜ＩＬ２上の主面全面（上面全面）に形成された導体膜ＣＦ３に対して、インライン検査を実施した後、銅配線である配線ＷＬ１を形成する場合に適用しても有効である。
【００６８】
（実施の形態３）
前記実施の形態２では、スクライブ領域ＳＣＲに、アライメントマークとして機能する識別可能部位である溝ＤＩＴ１を形成する例について説明したが、前記実施の形態１における基本思想は、これに限らず、例えば、チップ領域ＣＲに、アライメントマークとして機能する識別可能部位である溝ＤＩＴ１を形成してもよい。
【００６９】
ここで、スクライブ領域ＳＣＲに溝ＤＩＴ１を形成する場合には、ウェハを複数の半導体チップに個片化するダイシング工程において、溝ＤＩＴ１は除去されるため、最終製品である半導体装置には、溝ＤＩＴ１自体が存在しないことになる。
【００７０】
これに対し、チップ領域ＣＲに溝ＤＩＴ１を形成する場合には、例えば、図２５に示すように、最終製品である半導体装置の内部に溝ＤＩＴ１の痕跡が残ることになる。具体的に、図２５は、本実施の形態３における半導体装置の模式的なデバイス構造を示す断面図である。図２５に示すように、本実施の形態３における半導体装置には、溝ＤＩＴ１の痕跡である構造体ＳＴが残存している。この構造体ＳＴは、層間絶縁膜ＩＬ２に形成された溝に配線ＷＬ２の配線材料が埋め込まれている。そして、図２５に示すように、プラグＰＬＧ２の上面と構造体ＳＴの上面とは、面一となっている。この構造体ＳＴは、溝の残骸であるため、集積回路の構成要素ではない。
【００７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７２】
前記実施の形態は、以下の形態を含む。
【００７３】
（付記）
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたプラグと、
前記プラグと電気的に接続された配線と、
前記層間絶縁膜に形成された溝に、前記配線の配線材料が埋め込まれた構造体と、
を備える、半導体装置であって、
前記プラグの上面と前記構造体の上面とは、面一であり、
前記構造体は、集積回路の構成要素ではない、半導体装置。
【符号の説明】
【００７４】
１Ｓ  半導体基板
ＣＦ  導体膜
ＣＦ２  導体膜
ＣＦ３  導体膜
ＣＮＴ  コンタクトホール
ＣＲ  チップ領域
ＤＩＴ１  溝
ＤＩＴ２  溝
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＴＳ  突起物
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＳＣＲ  スクライブ領域
ＷＤ  配線溝
ＷＦ  半導体ウェハ
ＷＬ１  配線
ＷＬ２  配線
【図１】
2018159846.tif 000003
【図２】
2018159846.tif 000004
【図３】
2018159846.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2018159846.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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