(57)【要約】【課題】電源効率を向上させたＤＣ／ＤＣコンバータを提供する。【解決手段】ＤＣ／ＤＣコンバータ１は、オン／オフ動作を行うスイッチング素子Ｔ１１と、スイッチング素子Ｔ１１のオン／オフ制御を行う駆動回路３を備える。さらに、スイッチング素子Ｔ１１によって電流が制御されるインダクタＬ１と、インダクタＬ１に接続されインダクタＬ１とともに整流動作を行う平滑キャパシタＣ１と、駆動回路３を動作させる矩形波信号ＣＬＫを生成する発振器９と、スイッチング素子Ｔ１１に流れる出力検出電流Ｉｓｅｎｓｅを検出する出力電流検出部４とを備える。発振器９は、出力検出電流Ｉｓｅｎｓｅが所定値以上の場合には、固定の発振周波数で矩形波信号ＣＬＫを生成し、出力検出電流Ｉｓｅｎｓｅが所定値以下の場合には、固定の発振周波数よりも低く、かつ、出力検出電流Ｉｓｅｎｓｅに比例する発振周波数で矩形波信号ＣＬＫを生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に接続され、オン／オフ動作を行うスイッチング素子と、
前記スイッチング素子のオン／オフ制御を行う駆動回路と、
前記スイッチング素子によって電流が制御されるインダクタと、
前記インダクタに接続され前記インダクタとともに整流動作を行う平滑キャパシタと、
前記駆動回路を動作させる矩形波信号を生成する発振器と、
前記スイッチング素子または前記インダクタに流れる出力検出電流を検出する出力電流検出部を備え、
前記発振器は、前記出力検出電流が所定値以上の場合には、固定の発振周波数で前記矩形波信号を生成し、前記出力検出電流が所定値以下の場合には、前記固定の発振周波数よりも低く、かつ、前記出力検出電流に比例する発振周波数で前記矩形波信号を生成するＤＣ／ＤＣコンバータ。
【請求項２】
前記発振器は、前記出力検出電流の大きさに関わらず一定の定電流を生成する定電流源と、前記出力検出電流の大きさに応動するリニア電流を生成するリニア電流源とを備える請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記定電流と前記リニア電流との和または両者の差によって設定される発振器電流に基づき前記発振器の発振周波数が設定される請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記リニア電流は、前記出力検出電流が第１閾値よりも小さいときには第１電流値に固定され、前記出力検出電流が前記第１閾値よりも大きく第２閾値よりも小さいときには前記出力検出電流の大きさに応動して前記第１電流値から第２電流値まで可変制御され、前記出力検出電流が前記第２閾値よりも大きいときには前記第２電流値に固定される請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項５】
前記出力検出電流が所定値以上の場合にはＰＷＭ制御を行い、前記出力検出電流が所定値以下の場合にはＰＦＭ制御を行う請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記ＰＦＭ制御を行う場合、前記発振器の発振周波数の設定は、前記リニア電流により支配される請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記ＰＦＭ制御を行う場合、前記発振周波数の下限値は、可聴周波数帯域以上である請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記ＤＣ／ＤＣコンバータは、さらに、前記平滑キャパシタに生じた電圧に基づき生成される帰還電圧と所定の大きさにあらかじめ設定された基準電圧とを比較して両者の電圧の差分を誤差信号として出力する誤差増幅器と、前記発振器で生成される矩形波信号に基づきスロープ信号を生成するスロープ回路と、前記誤差信号と前記スロープ信号との比較結果信号を前記駆動回路に出力するＰＷＭコンパレータとを備える請求項１〜請求項７のいずれか一項に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記スロープ信号には、前記出力検出電流に応じた電圧成分が重畳されている請求項８に記載のＤＣ／ＤＣコンバータ。
【請求項１０】
前記ＤＣ／ＤＣコンバータは、さらに、前記スイッチング素子がオフされている時に前記インダクタに電流を供給するために前記スイッチング素子と前記インダクタとの共通ノードに結合された整流素子を備える請求項１〜請求項９のいずれか一項に記載のＤＣ／ＤＣコンバータ。
【請求項１１】
前記ＤＣ／ＤＣコンバータは、さらに、接地電位から前記共通ノードに向かって流れる逆電流を検出する逆電流検出回路を備え、前記逆電流検出回路が所定の前記逆電流を検出場合には、前記接地電位に結合された前記整流素子または前記スイッチング素子の動作をオフさせる請求項１０に記載のＤＣ／ＤＣコンバータ。
【請求項１２】
前記誤差増幅器は、トランスコンダクタンス形である請求項８に記載のＤＣ／ＤＣコンバータ。
【請求項１３】
前記ＤＣ／ＤＣコンバータは、電流モード型または電圧モード型である請求項１〜請求項１２のいずれか一項に記載のＤＣ／ＤＣコンバータ。
【請求項１４】
前記ＤＣ／ＤＣコンバータは、降圧型、昇圧型、及び、昇降圧型のいずれか一つである請求項１〜請求項１３のいずれか一項に記載のＤＣ／ＤＣコンバータ。
【請求項１５】
前記発振器は、前記発振器電流を用いてキャパシタの充放電を繰り返すことにより前記矩形波信号を生成する発振器部をさらに備える請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項１６】
前記定電流源は、定電圧を生成する定電圧源と、前記定電圧を前記定電流に変換する電圧／電流変換部を含む請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項１７】
前記リニア電流源は、前記スイッチング素子の両端間電圧に応じたリニア電圧を生成する電圧出力型の差動アンプと、前記リニア電圧を前記リニア電流に変換する電圧／電流変換部を含む請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項１８】
前記リニア電流源は、前記スイッチング素子の両端間電圧に応じて前記リニア電流を生成する電流出力型の差動アンプを含む請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項１９】
前記発振器は、前記定電流及び前記リニア電流それぞれの生成、これらの加算または減算、並びに、これらの電流比の設定に用いられるカレントミラー回路を備える請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項２０】
矩形波信号を生成する発振器と、前記矩形波信号に同期してＤＣ／ＤＣコンバータのスイッチ出力段を駆動する駆動回路と、を有し、
前記発振器は、前記スイッチ出力段に流れる出力検出電流が所定値よりも大きいときには、前記矩形波信号の発振周波数を固定値とし、前記出力検出電流が前記所定値よりも小さいときには、前記出力検出電流が小さくなるほど前記矩形波信号の発振周波数を前記固定値から引き下げていくことを特徴とする電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷の軽重に応じてＰＷＭ方式とＰＦＭ方式とを切り換えるＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
従来、携帯型電子機器には、駆動電源として電池が搭載されている。電池の出力電圧は機器の使用や放電により低下するため、電子機器には、電池の電圧を一定電圧に変換する直流電圧変換回路（ＤＣ／ＤＣコンバータ）が設けられている。携帯型の電子機器には、小型で変換効率のよい同期整流方式のＤＣ／ＤＣコンバータが用いられている。同期整流方式のＤＣ／ＤＣコンバータは、一般にＰＷＭ（パルス幅変調：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式のＤＣ／ＤＣコンバータであり、メインスイッチングトランジスタと同期用トランジスタとを備え、両トランジスタを交互にオンオフ制御する。すなわち、メインスイッチングトランジスタをオンして入力側から出力側にエネルギーを供給し、同メインスイッチングトランジスタをオフしてチョークインダクタに蓄積したエネルギーを放出する。このとき、チョークインダクタに蓄積されたエネルギーが負荷側に放出されるタイミングに同期して同期用トランジスタをオフする。そして、メインスイッチングトランジスタを駆動するパルス信号のパルス幅を、出力電圧又は出力電流に応じて制御することで、出力電圧を略一定に保つ。
【０００３】
ところで、上記ＤＣ／ＤＣコンバータでは、電池の電圧を電圧変換する際に、電力供給量の多い重負荷から電力供給量の少ない軽負荷までの広範囲の負荷領域において、高い変換効率が求められる。しかしながら、軽負荷時においては、メインスイッチングトランジスタを駆動する際に発生するＤＣ／ＤＣコンバータの電力損失が、負荷での消費電力と比べて相対的に大きくなるため、変換効率が著しく低下することが一般に知られている。
【０００４】
そこで、軽負荷時における変換効率の低下を改善するために、軽負荷時においてＰＷＭ方式からＰＦＭ（パルス周波数変調：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）方式に切り替えるＤＣ／ＤＣコンバータが提案されている。このＤＣ／ＤＣコンバータでは、重負荷時を含む通常動作時にはＰＷＭ方式で駆動させ、軽負荷時にはＰＦＭ方式で駆動させるようになっている。このＰＦＭ方式には、ＤＣ／ＤＣコンバータの出力電圧に応じてメインスイッチングトランジスタに供給する駆動信号のスイッチング周波数を制御する真のＰＦＭ方式と、メインスイッチングトランジスタに供給する駆動信号のスイッチング周波数を一定として、ＤＣ／ＤＣコンバータの出力電圧に応じてスイッチング動作を間引く擬似ＰＦＭ方式とがある。いずれのＰＦＭ方式においても、ＰＷＭ方式に比べて軽負荷時におけるスイッチング周波数が小さくなるため、ＤＣ／ＤＣコンバータの電力損失を低減することができ、軽負荷時における変換効率の低下を抑えることができる。
【０００５】
なお、上記に関する従来技術として特許文献１を挙げることができる。
【０００６】
また、従来、ＤＣ／ＤＣコンバータにおいて高効率を実現するため、ＰＷＭ制御に加えて、無負荷時または軽負荷時のＳＬＬＭ［Ｓｉｍｐｌｅ  Ｌｉｇｈｔ  Ｌｏａｄ  Ｍｏｄｅ］制御が導入されている。このＳＬＬＭ制御技術を採用したＤＣ／ＤＣコンバータによると、インダクタを流れる電流の検出値を表す電流検出電圧にオフセット電圧を与えることにより、出力電圧と基準電圧との差が小さくなる無負荷時または軽負荷時には、比較器において、電流検出電圧の大きさが出力電圧と基準電圧との差よりも大きいことが確認される。このとき、スイッチング素子をオンとする発振器の発振器信号を無効とすることができるため、出力電圧と基準電圧との差が大きくなるまで、スイッチング素子のスイッチング動作を間欠制御することができる。よって、間欠制御するための比較器を付加する構成とする必要がなくなるため、軽負荷時または無負荷時において、カレントモードのＰＷＭ制御によるＤＣ／ＤＣコンバータよりも効率が改善されるとともに、装置の小型化を図ることができる。
【０００７】
なお、上記に関する従来技術として特許文献２を挙げることができる。
【０００８】
また、従来、軽負荷時においても高い効率を持ったスイッチングレギュレータを提供するものは知られている。例えば、誤差増幅器の出力信号によって発振器の発振周波数を制御し、その発振器の出力信号を用いてスイッチング素子のオン、オフを制御することにより、軽負荷時には発振周波数を低く抑え、スイッチング損失を低減することができる。
【０００９】
なお、上記に関する従来技術として特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１２−６０８８３号公報
【特許文献２】国際公開ＷＯ２００５／０７８９１０号公報
【特許文献３】特開２０１２−２５７４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１のＤＣ／ＤＣコンバータにおけるＰＷＭ方式とＰＦＭ方式の切換えでは、負荷電流の大きさが入出力設定（入力電圧と出力電圧の差）に依存してばらつくという不具合が生じる。
【００１２】
また、特許文献２のＳＬＬＭ制御技術を採用したＤＣ／ＤＣコンバータにおいては、軽負荷時または無負荷時において、ＤＣ／ＤＣコンバータの高い効率を維持することが難しく、しかも出力電流値が小さいほどより効率の低下が生じる。
【００１３】
また、特許文献３に開示された方式では、負荷電流を直接検出し発振周波数を制御するものではなく、非同期制御のため、定量的な制御が実現できないという不具合が生じる。それによって定期的なゆれが発生することがあり、可聴領域に入る場合、音が聞こえるという不具合が生じる。
【００１４】
本発明は、上記の不具合を解消することを目的とし、負荷電流を定量的に検出し、内部クロックをコントロールすることによって負荷の軽重状態を判定し、ＰＷＭ方式とＰＦＭ方式を切り換えるようにして、電源の変換効率を向上できるＤＣ／ＤＣコンバータを提供するとともに、省スペースであって、音鳴りしないＤＣ／ＤＣコンバータを提供する。
【課題を解決するための手段】
【００１５】
本発明のＤＣ／ＤＣコンバータ（１，２）は、入力電圧（Ｖｉｎ）に結合され、オン／オフ動作を行うスイッチング素子（Ｔ１１，Ｔ２１）と、スイッチング素子（Ｔ１１，Ｔ２１）のオン／オフ制御を行う駆動回路（３）を備える。さらに、スイッチング素子（Ｔ１１，Ｔ２１）によって電流が制御されるインダクタ（Ｌ１，Ｌ２）と、インダクタ（Ｌ１，Ｌ２）に接続されインダクタ（Ｌ１，Ｌ２）とともに整流動作を行う平滑キャパシタ（Ｃ１，Ｃ２）と、駆動回路（３）を動作させる矩形波信号（ＣＬＫを生成する発振器（９）と、スイッチング素子（Ｔ１１，Ｔ２１）またはインダクタ（Ｌ１，Ｌ２）に流れる出力検出電流（Ｉｓｅｎｓｅ）を検出する出力電流検出部（４）を備える。発振器（９）は、出力検出電流（Ｉｓｅｎｓｅ）が所定値以上の場合には、固定の発振周波数で矩形波信号（ＣＬＫ）を生成し、出力検出電流（Ｉｓｅｎｓｅ）が所定値以下の場合には、固定の発振周波数よりも低く、かつ、出力検出電流（Ｉｓｅｎｓｅ）に比例する発振周波数（Ｆｏｓｃ）で矩形波信号（ＣＬＫ）を生成する。
【００１６】
また、本発明のＤＣ／ＤＣコンバータ（１，２）において、発振器（９）は、出力検出電流（Ｉｓｅｎｓｅ）の大きさに関わらず一定の定電流（Ｉｃｃ）を生成する定電流源（ＣＣ）と、出力検出電流（Ｉｓｅｎｓｅ）の大きさに応動するリニア電流（Ｉｃｌ）を生成するリニア電流源（ＣＬ）とを備える。
【００１７】
また、本発明のＤＣ／ＤＣコンバータ（１，２）では、定電流（Ｉｃｃ）とリニア電流（Ｉｃｌ）との和（＋）または両者の差（−）によって設定される発振器電流（Ｉｏｓｃ１，Ｉｏｓｃ２）に基づき発振器（９）の発振周波数（Ｆｏｓｃ）が設定される。
【００１８】
また、本発明のＤＣ／ＤＣコンバータ（１，２）は、出力検出電流（Ｉｓｅｎｓｅ）が所定値以上の場合にはＰＷＭ制御を行い、出力検出電流が所定値以下の場合にはＰＦＭ制御を行う。
【００１９】
また、本発明のＤＣ／ＤＣコンバータ（１，２）において、ＰＦＭ制御を行う場合、発振器（９）の発振周波数（Ｆｏｓｃ）の設定はリニア電流（Ｉｃｌ）により支配される。
【００２０】
また、本発明のＤＣ／ＤＣコンバータ（１，２）において、ＰＦＭ制御を行う場合、発振周波数（Ｆｏｓｃ）の下限値は、可聴周波数帯域以上に設定されている。
【００２１】
また、本発明のＤＣ／ＤＣコンバータ(１，２）は、さらに、平滑キャパシタ（Ｃ１，Ｃ２）に生じた電圧に基づき生成される帰還電圧（Ｖｆｂ）と所定の大きさにあらかじめ設定された基準電圧（Ｖｒｅｆ）とを比較して両者の電圧の差分を誤差信号（Ｖｅｒｒ）として出力する誤差増幅器（７）を備える。加えて、発振器（９）で生成される矩形波信号に基づきスロープ信号（Ｖｓｌ）を生成するスロープ回路（１１）と、誤差信号（Ｖｅｒｒ）とスロープ信号（Ｖｓｌ）との比較結果信号を駆動回路（３）に出力するＰＷＭコンパレータ（１０）とを備える。
【００２２】
また、本発明のＤＣ／ＤＣコンバータ(１，２）は、出力検出電流（Ｉｓｅｎｓｅ）に応じた電流成分がスロープ信号（Ｖｓｌ）に重畳された電流モード型である。
【００２３】
また、本発明のＤＣ／ＤＣコンバータ(１，２）は、スイッチング素子（Ｔ１１，Ｔ２１）がオフされている時にインダクタ（Ｌ１，Ｌ２）に電流を供給するために、スイッチング素子（Ｔ１１，Ｔ２１）とインダクタ（Ｌ１，Ｌ２）との共通のノード（Ｎ１）に結合された整流素子（Ｔ１２，Ｄ１２，Ｔ２２，Ｄ２２）を備える。
【００２４】
また、本発明のＤＣ／ＤＣコンバータ(１，２）は、接地電位（ＧＮＤ）から共通のノード（Ｎ１）に向かって流れる逆電流を検出する逆電流検出回路（５）を備え、逆電流検出回路（５）が所定の逆電流を検出した場合には、接地電位（ＧＮＤ）に結合された整流素子（Ｔ１２）またはスイッチング素子（Ｔ２１）の動作をオフさせる。
【発明の効果】
【００２５】
本発明のＤＣ／ＤＣコンバータは、負荷電流の大きさを検出し、負荷電流が所定の大きさを下回った場合にはＤＣ／ＤＣコンバータのスイッチング駆動方法をＰＷＭ制御からＰＦＭ制御に切り替え、さらに負荷電流に比例して発振周波数が低くなるように自動的に制御するので、負荷電流が小さな軽負荷時や無負荷時での電力効率の低下を抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明のＤＣ／ＤＣコンバータに係り、電流モード同期整流降圧型のＤＣ／ＤＣコンバータの回路図を示す。
【図２】図１のＤＣ／ＤＣコンバータの出力部の信号波形図を示す。
【図３】本発明のＤＣ／ＤＣコンバータに係り、電流モード同期整流昇圧型のＤＣ／ＤＣコンバータの回路図を示す。
【図４】図１、図２における、発振器の発振周波数Ｆｏｓｃと負荷電流ＩＬとの関係を示す図である。
【図５】図１、図２において、出力検出電流Ｉｓｅｎｓｅの変化に応動して生成される発振器電流Ｉｏｓｃ１が定電流Ｉｃｃとリニア電流Ｉｃｌとの和で決定される場合を示す図である。
【図６】図１、図２において、出力検出電流Ｉｓｅｎｓｅの変化に応動して生成される発振器電流Ｉｏｓｃ２がリニア電流Ｉｃｌと定電流Ｉｃｃとの差で決定される場合を示す図である。
【図７】図１、図２において、発振器電流Ｉｏｓｃ１，Ｉｏｓｃ２と発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃとの関係を示す図である。
【図８】発振器部ＯＳＣｒの一構成例を示す図である。
【図９】発振器部ＯＳＣｒの動作を説明するためのタイミングチャートである。
【図１０】電流源ＣＳ１１の第１構成例を示す図である。
【図１１】電流源ＣＳ１１の第２構成例を示す図である。
【図１２】電流源ＣＳ１１の第３構成例を示す図である。
【図１３】電流源ＣＳ１１の第４構成例を示す図である。
【発明を実施するための形態】
【００２７】
＜本発明の第１の実施の形態＞
図１は、本発明に係る電流モード同期整流降圧型のＤＣ／ＤＣコンバータを示す回路図である。本構成例のＤＣ／ＤＣコンバータ１は、入力端子ＶＩＮに供給される入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに生成する。
【００２８】
本構成例のＤＣ／ＤＣコンバータ１は、スイッチング素子Ｔ１１、整流素子Ｔ１２、駆動回路３、出力電流検出部４、逆電流検出回路５、帰還電圧生成回路６、誤差増幅器７、位相補償回路８、発振器９、ＰＷＭコンパレータ１０、スロープ電圧生成回路１１、インダクタＬ１、及び、平滑キャパシタＣ１を備える。
【００２９】
スイッチング素子Ｔ１１は、駆動回路３、出力電流検出部４、及び、整流素子Ｔ１２に接続されたＰチャネル型のＭＯＳ［Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ］電界効果トランジスタであり、オン／オフを繰り返して、インダクタＬ１に流す電流を制御するスイッチングトランジスタとして機能する。スイッチング素子Ｔ１１のソースＳは、出力電流検出部４に接続されている。スイッチング素子Ｔ１１のドレインＤは、整流素子Ｔ１２のドレインＤに接続されている。スイッチング素子Ｔ１１のゲートＧには駆動回路３よりゲート信号ＧＨが印加されている。スイッチング素子Ｔ１１は、ゲート信号ＧＨがハイレベルであるときにオフし、ゲート信号ＧＨがローレベルであるときにオンする。整流素子Ｔ１２は、スイッチング素子Ｔ１１がオフの時にインダクタＬ１に向かって電流を供給する。
【００３０】
整流素子Ｔ１２は、スイッチング素子Ｔ１１と駆動回路３に接続されたＮチャネル型のＭＯＳ電界効果トランジスタであり、同期整流トランジスタとしてスイッチング素子Ｔ１１に同期し相補的に動作する。整流素子Ｔ１２のドレインＤは、スイッチング素子Ｔ１１のドレインＤに接続されている。整流素子Ｔ１２とスイッチング素子Ｔ１１との共通接続点は、ノードＮ１として示されている。整流素子Ｔ１２は、スイッチング素子Ｔ１１がオフの時にオンとなり、スイッチング素子Ｔ１１がオンの時にオフに置かれる。整流素子Ｔ１２のソースＳは、接地電位ＧＮＤに接続されている。整流素子Ｔ１２のゲートＧには、駆動回路３よりゲート信号ＧＬが印加される。整流素子Ｔ１２は、ゲート信号ＧＬがハイレベルであるときにオンし、ゲート信号ＧＬがローレベルであるときにオフする。
【００３１】
スイッチング素子Ｔ１１と整流素子Ｔ１２とを相補的にオン／オフさせることにより、ノードＮ１には矩形波状のスイッチング電圧Ｖｓｗが現れる。このスイッチング電圧ＶｓｗをインダクタＬ１と平滑キャパシタＣ１で平滑することにより、出力端子ＶＯＵＴに出力電圧Ｖｏｕｔが取り出される。インダクタＬ１と平滑キャパシタＣ１は、ノードＮ１と接地電位ＧＮＤとの間に直列に接続され、それらの共通接続点がノードＮ２で示されている。ノードＮ２には、平滑キャパシタＣ１に生じた電圧、すなわち、出力電圧Ｖｏｕｔが生じる。
【００３２】
本構成例のＤＣ／ＤＣコンバータ１では、スイッチング素子Ｔ１１、整流素子Ｔ１２、インダクタＬ１、及び、平滑キャパシタＣ１を用いることにより、入力端子ＶＩＮに供給された入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに生成する降圧型のスイッチ出力段が形成されている。
【００３３】
なお、ＤＣ／ＤＣコンバータ１の構成要素（符号３〜１１など）をＩＣに集積化する場合、スイッチング素子Ｔ１１と整流素子Ｔ１２は、ＩＣに内蔵してもよいし、ＩＣに外付けすることも可能である。ＩＣに外付けする場合には、ゲート信号ＧＨとゲート信号ＧＬをそれぞれ外部出力するための外部端子が必要となる。また、スイッチング素子Ｔ１１として、Ｎチャネル型ＭＯＳ電界効果トランジスタを用いることも可能である。また、スイッチング素子Ｔ１１や整流素子Ｔ１２として、ＩＧＢＴ［Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ］などを用いることも可能である。また、スイッチング素子Ｔ１１と整流素子Ｔ１２は、バイポーラトランジスタで構成しても良い。
【００３４】
また、スイッチ出力段の整流方式としては、整流素子Ｔ１２を用いた同期整流方式に替えて、非同期整流方式を採用することも可能である。その場合、整流素子Ｔ１２の代替として整流ダイオードＤ１２を用いる。この場合、整流ダイオードＤ１２のカソードＫをノードＮ１に接続するとともに、整流ダイオードＤ１２のアノードＡを接地電位ＧＮＤに接続すればよい。
【００３５】
駆動回路３には、スイッチング素子Ｔ１１から整流素子Ｔ１２に向かって流れる過大な貫通電流を防止するために、ゲート信号ＧＨがローレベルであって、かつ、ゲート信号ＧＬがハイレベルとならないように、ゲート信号ＧＨがハイレベルであって、かつ、ゲート信号ＧＬがローレベルとなる区間（いわゆるデッドタイム）が設けられている。
【００３６】
さらに、駆動回路３は、図示しない異常保護信号に応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能（スイッチング素子Ｔ１１に出力されるゲート信号ＧＨをハイレベルとして、整流素子Ｔ１２に出力されるゲート信号ＧＬをローレベルとする機能）も備えている。
【００３７】
出力電流検出部４は、入力端子ＶＩＮからスイッチング素子Ｔ１１に向かって流れる出力検出電流Ｉｓｅｎｓｅを検出する。出力検出電流Ｉｓｅｎｓｅは、負荷ＲＬに流れる負荷電流ＩＬに比例する電流であり、負荷ＲＬの状態を反映した電流となる。したがって、出力検出電流Ｉｓｅｎｓｅの大きさを検出することで、負荷ＲＬが、無負荷、軽負荷、中負荷、及び、重負荷のいずれの状態に置かれているかを判定することができる。
【００３８】
逆電流検出回路５は、整流素子Ｔ１２への逆電流、すなわち、インダクタＬ１から整流素子Ｔ１２を介して接地電位ＧＮＤに向かって流れる電流を検出する。逆電流の有無は、整流素子Ｔ１２がオン期間中であってスイッチング電圧Ｖｓｗが負から正に切り替わる、いわゆるゼロクロスポイントを検出することで行われる。所定以上の逆電流が検出された時には、逆電流検出回路５からゼロクロス検出信号Ｓｚｃを出力し、このゼロクロス検出信号Ｓｚｃに基づき、整流素子Ｔ１２をオフするようにゲート信号ＧＬを生成する。
【００３９】
帰還電圧生成回路６は、出力端子ＶＯＵＴと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１及びＲ２で構成され、互いの共通接続点であるノードＮ３から帰還電圧Ｖｆｂを出力する。帰還電圧Ｖｆｂは、平滑キャパシタＣ１に生じた電圧に比例する電圧であり、出力端子ＶＯＵＴに生じた出力電圧Ｖｏｕｔに比例した直流電圧でもある。
【００４０】
誤差増幅器７は、非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端子（−）に入力される帰還電圧Ｖｆｂとの差分に応じて、誤差電圧Ｖｅｒｒを生成する。誤差電圧Ｖｅｒｒは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。誤差電圧Ｖｅｒｒは、誤差増幅器７の出力側から出力される。なお、誤差増幅器７の出力側から電圧ではなく、電流に変換して出力することもできる。こうした構成の誤差増幅器は、トランスコンダクタンス誤差増幅器として知られている。
【００４１】
位相補償回路８は、誤差増幅器７０の出力端と接地電位ＧＮＤとの間に直列接続された抵抗Ｒ３とキャパシタＣ３との直列回路で構成される。こうした位相補償回路をＤＣ／ＤＣコンバータに用いることは良く知られている。位相補償回路８は、ＤＣ／ＤＣコンバータ１における位相遅れ１８０度に対しての差分、すなわち、位相余裕を高めるために用いられている。例えば、ＤＣ／ＤＣコンバータ１のループゲインが０ｄｂ（ゲイン１倍）のときの位相が例えば１２０度であるとすると、位相余裕は、１８０度−１２０度＝６０度となる。この位相余裕は、例えば４５度以上であれば十分であるとも言われている。
【００４２】
発振器９は、電源電圧Ｖｃｃに結合された定電流源ＣＣ、リニア電流源ＣＬ、及び、発振器部ＯＳＣｒで構成されている。発振器部ＯＳＣｒは、例えば、良く知られたＣＲ発振器、或いは、インバータまたは差動増幅器をリング状に接続した回路で構成されている。いずれの回路構成であっても、本発明では、定電流源ＣＣで生成される定電流Ｉｃｃ及びリニア電流源ＣＬで生成されるリニア電流Ｉｃｌの和（＋）、または、これらの差（−）によって設定される発振器電流（Ｉｏｓｃ１，Ｉｏｓｃ２）に基づき、発振器部ＯＳＣｒで生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃを制御する。
【００４３】
定電流源ＣＣで生成される定電流Ｉｃｃの大きさは、ＤＣ／ＤＣコンバータ１がＰＷＭ制御であってもＰＦＭ制御であっても常に一定の電流値となる。これがゆえに定電流源と称される。一方、リニア電流源ＣＬで生成されるリニア電流Ｉｃｌは、ＤＣ／ＤＣコンバータ１がＰＷＭ方式で駆動されている時には、一定の電流値となるが、ＰＦＭで駆動される時には、スイッチング素子Ｔ１１で検出される出力検出電流Ｉｓｅｎｓｅに比例した大きさの可変電流値となる。これがゆえにリニア電流と称される。リニア電流源ＣＬで生成されるリニア電流Ｉｃｌは、出力検出電流Ｉｓｅｎｓｅに所定の係数ｍを乗じた大きさ、すなわち、Ｉｃｌ＝ｍ＊Ｉｓｅｎｓｅに設定されている。
【００４４】
出力検出電流Ｉｓｅｎｓｅに応動するリニア電流Ｉｃｌ、及び、出力検出電流Ｉｓｅｎｓｅに応動しない定電流Ｉｃｃそれぞれの生成、これらの加算または減算、並びに、これらの電流比の設定にあたっては、例えば、カレントミラー回路を用いると良い。
【００４５】
ＰＷＭコンパレータ１０は、反転入力端子（−）に印加される誤差電圧Ｖｅｒｒと、非反転入力端子（＋）に印加されるスロープ電圧Ｖｓｌとを比較して、パルス幅変調信号ｐｗｍを生成する。パルス幅変調信号ｐｗｍに基づき、ＤＣ／ＤＣコンバータ１では、ＰＷＭ制御が行われる。
【００４６】
ＰＷＭコンパレータ１０から出力されるパルス幅変調信号ｐｗｍは、後段の駆動回路３に印加され、スイッチング素子Ｔ１１及び整流素子Ｔ１２を相補的にオンオフさせる。駆動回路３の内部には、図示しない順序回路（例えばＲＳフリップフロップ）が用意されている。このＲＳフリップフロップのセット端子には、発振器９で生成される矩形波信号であるクロック信号ＣＬＫが印加され、リセット端子にはパルス幅変調信号ｐｗｍが印加される。この場合、クロック信号ＣＬＫは、ＲＳフリップフロップのセット信号に相当し、パルス幅変調信号ｐｗｍは、ＲＳフリップフロップのリセット信号に相当する。
【００４７】
スロープ電圧生成回路１１は、ＰＷＭコンパレータ１０をパルス幅変調で動作させるためにスロープ信号Ｖｓｌを生成する。スロープ信号Ｖｓｌは、発振器９で生成されたクロック信号ＣＬＫを元にして生成される三角波状の信号である。なお、スロープ電圧生成回路１１には、ノードＮ１から取り出されるスイッチング電圧Ｖｓｗの大きさを反映した電圧が重畳される。より正確に述べると、スロープ電圧生成回路１１は、入力電圧Ｖｉｎとスイッチング電圧Ｖｓｗの入力を受け付けており、スイッチング素子Ｔ１１の両端間電圧（＝Ｖｉｎ−Ｖｓｗ＝Ｉｓｅｎｓｅ×Ｒｏｎ（Ｔ１１）、ただし、Ｒｏｎ（Ｔ１１）は、スイッチング素子Ｔ１１のオン抵抗値）を反映したスロープ信号Ｖｓｌを生成する。これによって、スロープ信号Ｖｓｌの電圧波形には、出力検出電流Ｉｓｅｎｓｅまたは負荷電流ＩＬを反映した電圧が重畳され、良く知られた電流モード型のＤＣ／ＤＣコンバータを構成することになる。なお、本発明では、電流モード型のＤＣ／ＤＣコンバータが必須の構成要件ではなく、電圧モード型にも適用される。
【００４８】
図２は、図１に示したＤＣ／ＤＣコンバータ１の出力段、すなわち、ノードＮ１及び出力端子ＶＯＵＴから取り出される信号波形を示す。以下、図１を参照しつつ図２について説明する。
【００４９】
図２の（ａ１），（ａ２）は、ＤＣ／ＤＣコンバータ１が軽負荷状態である時に、周波数変調（ＰＦＭ）方式で制御されている場合であって、図２の（ａ１）は、ノードＮ１から取り出されるスイッチング電圧Ｖｓｗ（ここではスイッチング電圧ＳＷ１と称する）を示す。スイッチング電圧ＳＷ１の周波数は、ｆｏｓｃ１で示されている。矩形状の信号の間に示した不連続な信号成分は、無負荷時または軽負荷時に生じるゼロクロスの現象によって生じる。ゼロクロスとは、図１に示したスイッチング素子Ｔ１１おオン期間から整流素子Ｔ１２のオン期間に切り換わった後に、ノードＮ１に流れる三角波電流の最小値が接地電位ＧＮＤを下回る状態をいう。
【００５０】
従来の制御方式だと、出力電圧Ｖｏｕｔに定期的にゆれが現れて、リップル成分が大きくなる。このこと以外にも、入力コンデンサや出力コンデンサに電流のやり取りが有る場合、いわゆるスイッチングノイズ信号となる。このスイッチングノイズ信号の周波数が可聴周波数帯域に置かれると、人間の耳に聞こえ不快感を及ぼすことになる。本発明は、軽負荷時のスイッチングノイズによる音鳴り、並びに、軽負荷と重負荷の切り替わり直前における、出力電圧Ｖｏｕｔのゆれや入力電圧Ｖｉｎのゆれによる音鳴りを同期制御で防止することができる。こうしたスイッチングノイズを抑制するために、ＰＦＭ方式で使用する周波数が可聴周波数帯域以上（例えば発振周波数が２０ＫＨｚ以上）になるように、発振器９が制御されている。
【００５１】
図２の（ａ２）は、上記（ａ１）の条件下において、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔ（ここでは出力電圧Ｖｏｕｔ１と称する）を示す。出力端子ＶＯＵＴに生じる出力電圧Ｖｏｕｔ１は、リップル成分が重畳したものとなる。このリップル成分は、作図の都合上、縦幅を拡大して示しているが、実際は数１０ｍＶ〜１００ｍＶである。
【００５２】
図２の（ｂ１），（ｂ２）は、図２の（ａ１），（ａ２）と同様、ＤＣ／ＤＣコンバータ１が軽負荷状態である時に、周波数変調（ＰＦＭ）方式で制御されている場合のスイッチング電圧Ｖｓｗ（ここではスイッチング電圧ＳＷ２と称する）を示す。図２の（ｂ１）に示したスイッチング電圧ＳＷ２の周波数は、ｆｏｓｃ２で示しているが、この周波数ｆｏｓｃ２は、図２の（ａ１）で示したスイッチング電圧ＳＷ１の周波数ｆｏｓｃ１よりも高い。しかし、上記（ｂ１）の条件下において、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔ（ここでは出力電圧Ｖｏｕｔ２と称する）には、周波数ｆｏｓｃ１よりも低い周波数ｆｏｓｃ２１のリップル成分が含まれている状態を示す。例えば、周波数ｆｏｓｃ２は１００ＫＨｚであり、可聴周波数帯域よりも十分に高くても、周波数ｆｏｓｃ２１は、可聴周波数帯域より低くなるということが起こる。こうした事象が起こると、平滑キャパシタＣ１に生じるいわゆる「うねり音」が人間の耳に聞こえたり、他の電子機器に影響を与えたりして雑音となり、人間に不快感を与えるということになる。こうした不具合を解消するために、本発明では、出力検出電流Ｉｓｅｎｓｅを検知し、発振器９の発振周波数Ｆｏｓｃをコントロールする。これにより、安定したスイッチングとなり、周波数ｆｏｓｃ２１のような周波数成分が発生しなくなる。
【００５３】
図２の（ｂ１）は、図２の（ａ１）と同様、ＤＣ／ＤＣコンバータ１が周波数変調（ＰＦＭ）方式で制御されている場合であって、負荷状態が図２の（ａ１）よりも重い中負荷状態におけるスイッチング電圧Ｖｓｗ（ここではスイッチング電圧ＳＷ３と称する）を示す。スイッチング電圧ＳＷ３の周波数は、ｆｏｓｃ３で示されている。周波数ｆｏｓｃ３は、図２の（ａ１）に示した周波数ｆｏｓｃ１よりも高く、ｆｏｓｃ３＞ｆｏｓｃ１の関係に置かれている。したがって、同じＰＦＭ方式であっても、負荷が重くなるにつれて発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃは高くなり、負荷が軽くなるにつれて発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃは低くなるように制御されていることを示している。なお、スイッチング電圧ＳＷ２及びＳＷ３それぞれの矩形波状の信号の間に示した、不連続な信号成分が生じている期間及び振幅は、ゼロクロスに相当する。
【００５４】
図２の（ｃ２）は、上記（ｃ１）の条件下において、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔ（ここでは出力電圧Ｖｏｕｔ３と称する）を示す。なお、出力端子ＶＯＵＴに生じる出力電圧Ｖｏｕｔ３は、図２の（ａ２）と同じく、リップル成分が重畳されたものとなる。
【００５５】
図２の（ｄ１），（ｄ２）は、図２の（ａ１），（ａ２），（ｂ１），（ｂ２），（ｃ１）及び（ｃ２）とは異なり、ＤＣ／ＤＣコンバータ１がパルス幅変調（ＰＷＭ）方式で制御されている場合、すなわち、負荷状態が重負荷である場合におけるスイッチング電圧Ｖｓｗ（ここではスイッチング電圧ＳＷ４と称する）を示す。スイッチング電圧ＳＷ４の周波数は、ｆｏｓｃ４で示されている。なお、スイッチング電圧ＳＷ４の矩形状の信号と信号との間には、不連続な信号成分を生じる期間がなくなっている。これは、重負荷状態にある場合は、三角波状の電流（コイル電流）の最小値が接地電位ＧＮＤよりも十分に高くなり、ゼロクロスが生じていないからである。
【００５６】
図２の（ｄ２）は、上記（ｄ１）の条件下において、出力端子ＶＯＵＴに出力される出力電圧Ｖｏｕｔ（ここでは出力電圧Ｖｏｕｔ４と称する）を示す。出力端子ＶＯＵＴに生じる出力電圧Ｖｏｕｔ４は、図２の（ａ２），（ｂ２）及び（ｃ２）と同様に、リップル成分が重畳されたものとなる。
【００５７】
＜本発明の第２の実施の形態＞
図３は、本発明に係る電流モード同期整流昇圧型のＤＣ／ＤＣコンバータを示す回路図である。ＤＣ／ＤＣコンバータ２は、入力端子ＶＩＮに供給される入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔを出力端子ＶＯＵＴに取り出す。
【００５８】
本構成例のＤＣ／ＤＣコンバータ２は、スイッチング素子Ｔ２１、整流素子Ｔ２２、駆動回路３、出力電流検出部４、逆電流検出回路５、帰還電圧生成回路６、誤差増幅器７、位相補償回路８、発振器９、ＰＷＭコンパレータ１０、スロープ電圧生成回路１１、インダクタＬ２、及び、平滑キャパシタＣ２を備える。
【００５９】
ＤＣ／ＤＣコンバータ２は、図１に示した降圧型とは、駆動回路３の後段の回路部が異なる。その他の回路部は同じである。ここでは両者が異なる回路部について説明する。
【００６０】
スイッチング素子Ｔ２１は、整流素子Ｔ２２、駆動回路３、及び、インダクタＬ２に接続されたＮチャネル型ＭＯＳ電界効果トランジスタであり、オン／オフを繰り返してインダクタＬ２に流す電流を制御する、スイッチングトランジスタとして機能する。スイッチング素子Ｔ２１は、整流素子Ｔ２２に同期して相補的に動作する。スイッチング素子Ｔ２１のソースＳは、接地電位ＧＮＤに接続されている。スイッチング素子Ｔ２１のドレインＤは、整流素子Ｔ２２のドレインＤとインダクタＬ２の一端に共通接続されている。この共通接続点がノードＮ１で示されている。スイッチング素子Ｔ２１のゲートＧには駆動回路３よりゲート信号ＧＬが印加されている。スイッチング素子Ｔ２１は、ゲート信号ＧＬがハイレベルであるときにオンし、ゲート信号ＧＬがローレベルであるときにオフする。
【００６１】
インダクタＬ２の他端は、出力電流検出部４を介して入力電圧Ｖｉｎが供給される入力端子ＶＩＮに接続されている。すなわち、スイッチング素子Ｔ２１は、インダクタＬ２を介して入力電圧Ｖｉｎに結合されている。スイッチング素子Ｔ２１によって、インダクタＬ２に流れる電流が制御される。
【００６２】
整流素子Ｔ２２のドレインＤは、スイッチング素子Ｔ２１のドレインＤとインダクタＬ２の一端に接続されている。整流素子Ｔ２２のソースＳは、ノードＮ２、すなわち、出力端子ＶＯＵＴに接続されている。整流素子Ｔ２２のゲートＧには、駆動回路３よりゲート信号ＧＨが印加されている。整流素子Ｔ２２は、ゲート信号ＧＨがハイレベルであるときオフし、ゲート信号ＧＨがローレベルであるときにオンする。
【００６３】
ノードＮ２すなわち出力端子ＶＯＵＴと、接地電位ＧＮＤとの間には、平滑キャパシタＣ２が接続されている。平滑キャパシタＣ２は、インダクタＬ２、整流素子Ｔ２２とともに、整流及び平滑動作を行う。
【００６４】
整流素子Ｔ２２を用いた同期整流方式に替えて、非同期整流方式を採用することも可能である。その場合には、整流素子Ｔ２２の代替として整流ダイオードＤ２２を用いる。この場合には、整流ダイオードＤ２２のアノードＡをノードＮ１に接続し、整流ダイオードＤ２２のカソードＫをノードＮ２（出力端子ＶＯＵＴ）に接続すればよい。
【００６５】
以上の説明は、本発明の第２の実施の形態、すなわち、同期整流昇圧型のＤＣ／ＤＣコンバータ２が、図１に示した同期整流降圧型のＤＣ／ＤＣコンバータ１とは異なるところである。その他の回路部は、図１と同じであるので、説明は割愛する。ＤＣ／ＤＣコンバータ２においても、定電流源ＣＣ及びリニア電流源ＣＬを備えた発振器９が適用されることになる。なお、本発明の第１の実施の形態では降圧型を例示し、第２の実施の形態では昇圧型を例示したが、降圧型と昇圧型とを切り替えるようにした、いわゆる昇降圧型のＤＣ／ＤＣコンバータに適用できることは言うまでもない。
【００６６】
図４は、図１のＤＣ／ＤＣコンバータ１、及び、図３のＤＣ／ＤＣコンバータ２のそれぞれにおいて、負荷ＲＬに流れる負荷電流ＩＬの大きさに応動して、発振器９のクロック信号ＣＬＫの発振周波数Ｆｏｓｃが遷移する様子を示す図である。負荷電流ＩＬが比較的小さなＩＬ１からＩＬ２までは、負荷電流ＩＬの大きさに応じて発振周波数Ｆｏｓｃが変化する周波数変調（ＰＦＭ）制御が行われる。一方、負荷電流ＩＬがＩＬ２を超えると、発振周波数Ｆｏｓｃが固定されるパルス幅変調（ＰＷＭ）制御に切り換えられる。負荷電流ＩＬがＩＬ１を下回ると、発振周波数Ｆｏｓｃはｆｏｓｃ（ａ）に維持され、これ以下の発振周波数にはならないように、図１及び図２に示した発振器９の定電流Ｉｃｃ及びリニア電流Ｉｃｌが制御される。なお、発振周波数ｆｏｓｃ（ａ）は、可聴周波数帯域の上限（例えば２０ＫＨｚ前後）に設定される。
【００６７】
このように、発振器９は、負荷電流ＩＬ（または出力検出電流Ｉｓｅｎｓｅ）が所定値ＩＬ２よりも大きいときには、矩形波信号ＣＬＫの発振周波数Ｆｏｓｃを固定値とし、負荷電流ＩＬ（または出力検出電流Ｉｓｅｎｓｅ）が所定値ＩＬ２よりも小さいときには、負荷電流ＩＬ（または出力検出電流Ｉｓｅｎｓｅ）が小さくなるほど矩形波信号ＣＬＫの発振周波数を固定値から引き下げていく。
【００６８】
図５は、図１のＤＣ／ＤＣコンバータ１、及び、図３のＤＣ／ＤＣコンバータ２のそれぞれにおいて、発振器９で設定される定電流Ｉｃｃ、リニア電流Ｉｃｌ、及び、発振器電流Ｉｏｓｃ１と、出力検出電流Ｉｓｅｎｓｅとの関係を示す図である。なお、出力検出電流Ｉｓｅｎｓｅは、負荷電流ＩＬに比例した大きさとなる。図５は、発振器電流Ｉｏｓｃ１が定電流Ｉｃｃとリニア電流Ｉｃｌとの和（＋）で決定されている場合を示す。
【００６９】
図５において、定電流Ｉｃｃは、出力検出電流Ｉｓｅｎｓｅに応動することなく、常に一定の大きさに維持される。これに対して、リニア電流Ｉｃｌは、出力検出電流ＩｓｅｎｓｅがＩｓ１０からＩｓ２０の区間においては、出力検出電流Ｉｓｅｎｓｅに比例して増減されるが、出力検出電流ＩｓｅｎｓｅがＩｓ２０を超えると、一定に維持される。この結果、これら両者の和で設定される発振器電流Ｉｏｓｃ１は、リニア電流Ｉｃｌに応動する。発振器電流Ｉｏｓｃ１の制御は、発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃの制御、延いては、ＰＦＭ制御とＰＷＭ制御の切り替えを行う元となる。なお、出力検出電流ＩｓｅｎｓｅがＩｓ１０を下回る場合には、発振器電流Ｉｏｓｃ１は、所定の大きさに固定される。これによって、発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃの低下を抑制する。いずれにしても、ＰＦＭ制御に入ると、発振周波数Ｆｏｓｃの制御では、リニア電流Ｉｃｌが支配的となる。
【００７０】
図６は、図１のＤＣ／ＤＣコンバータ１、及び、図３のＤＣ／ＤＣコンバータ２のそれぞれにおいて、発振器９で設定される定電流Ｉｃｃ、リニア電流Ｉｃｌ、及び、発振器電流Ｉｏｓｃ２と、出力検出電流Ｉｓｅｎｓｅとの関係を示す図である。なお、出力検出電流Ｉｓｅｎｓｅは、負荷電流ＩＬに比例した大きさとなる。図６は、発振器電流Ｉｏｓｃ２が定電流Ｉｃｃとリニア電流Ｉｃｌとの差（−）で決定されている場合を示す。
【００７１】
図６において、定電流Ｉｃｃは、出力検出電流Ｉｓｅｎｓｅに応動することなく、常に一定の大きさに維持される。これは図５のものと同じ特性を示す。これに対して、リニア電流Ｉｃｌは、出力検出電流ＩｓｅｎｓｅがＩｓ１からＩｓ２の区間においては、出力検出電流Ｉｓｅｎｓｅに比例して増減されるが、出力検出電流ＩｓｅｎｓｅがＩｓ２を超えると一定に維持される。こうした特性も図５と同じである。この結果、これら両者の差で設定される発振器電流Ｉｏｓｃ２は、リニア電流Ｉｃｌに応動する。なお、図６では、リニア電流Ｉｃｌから定電流Ｉｃｃを差し引くようにしたが、定電流Ｉｃｃからリニア電流Ｉｃｌを引くようにしても良い。こうした場合には、出力検出電流ＩｓｅｎｓｅがＩｓ１からＩｓ２に向かって増大するほど、リニア電流Ｉｃｌが減少するように発振器９の回路構成が成されることになる。
【００７２】
図７は、図５及び図６にそれぞれ示した発振器電流Ｉｏｓｃ１及びＩｏｓｃ２と、発振器９で生成されるクロック信号ＣＬＫの発振周波数Ｆｏｓｃとの関係を示す図である。なお、図７は、図４に示したものと実質的に同じになる。すなわち、図４では、発振周波数Ｆｏｓｃの変化が負荷電流ＩＬに依存する様子を示したが、図７では、発振器電流Ｉｏｓｃ１及びＩｏｓｃ２に依存して、発振周波数Ｆｏｓｃが制御される様子を示している。なお、発振器電流Ｉｏｓｃ１及びＩｏｓｃ２がＩｏｓｃ１２ａからＩｏｓｃ１２ｂの区間では、ＰＦＭ制御が行われる。一方、発振器電流Ｉｏｓｃ１及びＩｏｓｃ２がＩｏｓｃ１２ｂを超えると、ＰＷＭ制御が行われる。
【００７３】
＜発振器部＞
図８は、発振器部ＯＳＣｒの一構成例を示す図である。本図の発振器部ＯＳＣｒは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１６と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ１５と、キャパシタＣ１１及びＣ１２と、抵抗Ｒ１１及びＲ１２と、を含み、電流源ＣＳ１１で生成される発振器電流Ｉｏｓｃを用いて、キャパシタＣ１１及びＣ１２の充放電を周期的に繰り返すことにより、発振周波数Ｆｏｓｃの矩形波信号ＣＬＫを生成するＣＲ発振器の一種である。
【００７４】
なお、電流源ＣＳ１１は、先出の定電流源ＣＣ及びリニア電流源ＣＬに相当し、発振器電流Ｉｏｓｃは、先出の発振器電流Ｉｏｓｃ１またはＩｏｓｃ２に相当する。電流源ＣＳ１１の構成及び動作については、後ほど詳述する。
【００７５】
トランジスタＰ１１〜Ｐ１６それぞれのソースは、いずれも、電源電圧Ｖｃｃの印加端に接続されている。トランジスタＰ１１〜Ｐ１６それぞれのゲートは、いずれも、トランジスタＰ１１のドレインに接続されている。トランジスタＰ１１のドレインは、電流源ＣＳ１１の第１端（＝発振器電流Ｉｏｓｃの出力端）に接続されている。
【００７６】
このように、トランジスタＰ１１〜Ｐ１６は、トランジスタＰ１１のドレインに流れる発振器電流Ｉｏｓｃを所定のミラー比Ａ〜Ｅ（例えばＡ＝４、Ｂ＝４、Ｃ＝２、Ｄ＝４、Ｅ＝１）でそれぞれコピーすることにより、複数系統（本図では５系統）のミラー電流ＩＰ１２〜ＩＰ１６を生成するカレントミラー回路を形成している。
【００７７】
トランジスタＰ１２のドレインは、キャパシタＣ１１の第１端と、トランジスタＮ１１のドレインと、トランジスタＮ１２のゲートに接続されている。トランジスタＰ１３のドレインは、トランジスタＮ１２のドレインとトランジスタＮ１３のゲートに接続されている。トランジスタＰ１４のドレインは、キャパシタＣ１２の第１端と、トランジスタＮ１３のドレインと、トランジスタＮ１４のゲートに接続されている。トランジスタＰ１５のドレインは、トランジスタＮ１４のドレインと、トランジスタＮ１５のゲートに接続されている。トランジスタＰ１６のドレインは、トランジスタＮ１５のドレインとトランジスタＮ１１のゲートに接続されている。
【００７８】
トランジスタＮ１２のソースは、抵抗Ｒ１１の第１端に接続されている。トランジスタＮ１４のソースは、抵抗Ｒ１２の第１端に接続されている。電流源ＣＳ１１の第２端、トランジスタＮ１１のソース、キャパシタＣ１１の第２端、抵抗Ｒ１１の第２端、トランジスタＮ１３のソース、キャパシタＣ１２の第２端、抵抗Ｒ１２の第２端、及び、トランジスタＮ１５の第２端は、いずれも、接地端に接続されている。
【００７９】
図９は、発振器部ＯＳＣｒの動作を説明するためのタイミングチャートであり、上から順に、ノード電圧Ｖ１１、ノード電圧Ｖ１３、ノード電圧Ｖ１２、ノード電圧Ｖ１４、及び、ノード電圧Ｖ１５が描写されている。
【００８０】
なお、ノード電圧Ｖ１１は、トランジスタＮ１２のゲート電圧である。ノード電圧Ｖ１２は、トランジスタＮ１３のゲート電圧である。ノード電圧Ｖ１３は、トランジスタＮ１４のゲート電圧である。ノード電圧Ｖ１４は、トランジスタＮ１５のゲート電圧である。ノード電圧Ｖ１５は、トランジスタＮ１１のゲート電圧であり、例えば、このノード電圧Ｖ１５が矩形波信号ＣＬＫとして出力される。発振器部ＯＳＣｒに電源電圧Ｖｃｃが投入される前には、ノード電圧Ｖ１１〜Ｖ１５がいずれもローレベルとなっている。
【００８１】
発振器部ＯＳＣｒに電源電圧Ｖｃｃが投入されると、ミラー電流ＩＰ１２によるキャパシタＣ１１の充電が開始されるので、ノード電圧Ｖ１１が上昇し始める。ただし、ノード電圧Ｖ１１が閾値電圧Ｖｔｒｉ１（＝ＶＧＳ（Ｎ１２）＋Ｒ１１×ＩＰ１３、ＶＧＳ（Ｎ１２）はトランジスタＮ１２のオンスレッショルド電圧）よりも低いときには、トランジスタＮ１２がオンしない。その結果、ノード電圧Ｖ１２がハイレベルとなり、トランジスタＮ１３がオンする。トランジスタＮ１３がオンしているときには、キャパシタＣ１２の両端間がショートされるので、ノード電圧Ｖ１３がローレベルとなり、トランジスタＮ１４がオフする。従って、ノード電圧Ｖ１４がハイレベルとなり、トランジスタＮ１５がオンするので、ノード電圧Ｖ１５がローレベルとなり、トランジスタＮ１１がオフする。トランジスタＮ１１がオフしているときには、キャパシタＣ１１の両端間がオープンとなるので、キャパシタＣ１１の充電が継続される。
【００８２】
その後、ノード電圧Ｖ１１が上昇して閾値電圧Ｖｔｒｉ１を上回ると、トランジスタＮ１２がオンするので、ノード電圧Ｖ１２がローレベルとなり、トランジスタＮ１３がオフする。トランジスタＮ１３がオフしているときには、キャパシタＣ１２の両端間がオープンとなり、ミラー電流ＩＰ１４によるキャパシタＣ１２の充電が開始されるので、ノード電圧Ｖ１３が上昇し始める。ただし、ノード電圧Ｖ１３が閾値電圧Ｖｔｒｉ２（＝ＶＧＳ（Ｎ１４）＋Ｒ１２×ＩＰ１５、ＶＧＳ（Ｎ１４）はトランジスタＮ１４のオンスレッショルド電圧）よりも低いときには、トランジスタＮ１４がオンしない。その結果、ノード電圧Ｖ１４がハイレベルに維持されるので、トランジスタＮ１５がオンしたままとなる。従って、ノード電圧Ｖ１５がローレベルに維持されるので、トランジスタＮ１１がオフしたままとなる。先にも述べたように、トランジスタＮ１１がオフしているときには、キャパシタＣ１１の両端間がオープンとなるので、キャパシタＣ１１の充電が継続される。
【００８３】
なお、ノード電圧Ｖ１１が上昇し始めてから、閾値電圧Ｖｔｒｉ１を上回るまでに要する時間ｔ１は、ｔ１＝Ｃ１１×Ｖｔｒｉ１／ＩＰ１２で表すことができる。すなわち、ミラー電流ＩＰ１２（延いては発振器電流Ｉｏｓｃ）が大きいほど、時間ｔ１は短くなる。
【００８４】
その後、ノード電圧Ｖ１３が上昇して閾値電圧Ｖｔｒｉ２を上回ると、トランジスタＮ１４がオンし、ノード電圧Ｖ１４がローレベルとなり、トランジスタＮ１５がオフするので、ノード電圧Ｖ１５がハイレベルとなる。その結果、トランジスタＮ１１がオンして、キャパシタＣ１１の両端間がショートされると、ノード電圧Ｖ１１がローレベルとなり、トランジスタＮ１２がオフするので、ノード電圧Ｖ１２がハイレベルとなり、トランジスタＮ１３がオンする。このとき、キャパシタＣ１２の両端間がショートされるので、ノード電圧Ｖ１３がローレベルとなり、トランジスタＮ１４が再びオフする。従って、ノード電圧Ｖ１４がハイレベルに立ち上がり、トランジスタＮ１５がオンするので、ノード電圧Ｖ１５がローレベルに立ち下がり、トランジスタＮ１１がオフする。
【００８５】
なお、ノード電圧Ｖ１２が上昇し始めてから、閾値電圧Ｖｔｒｉ２を上回るまでに要する時間ｔ２は、ｔ２＝Ｃ１２×Ｖｔｒｉ２／ＩＰ１４で表すことができる。すなわち、ミラー電流ＩＰ１４（延いては発振器電流Ｉｏｓｃ）が大きいほど、時間ｔ２は短くなる。
【００８６】
上記一連の動作を繰り返すことにより、発振周波数Ｆｏｓｃ（＝１／（ｔ１＋ｔ２））の矩形波信号ＣＬＫ（＝ノード電圧Ｖ１５）を生成することができる。なお、発振器電流Ｉｏｓｃが大きいほど、時間ｔ１及びｔ２が短くなるので、発振周波数Ｆｏｓｃが高くなる。逆に、発振器電流Ｉｏｓｃが小さいほど、時間ｔ１及びｔ２が長くなるので、発振周波数Ｆｏｓｃが低くなる。
【００８７】
＜電流源＞
図１０は、電流源ＣＳ１１の第１構成例を示す図である。第１構成例の電流源ＣＳ１１は、定電流Ｉｃｃを生成する定電流源ＣＣと、リニア電流Ｉｃｌを生成するリニア電流源ＣＬと、を含む。
【００８８】
定電流源ＣＣは、定電圧源１１１と、ｎｐｎ型バイポーラトランジスタ１１２と、抵抗１１３を含む。
【００８９】
定電圧源１１１は、定電圧Ｖ１１１を生成する回路部であり、バンドギャップ基準電圧源などを好適に用いることができる。
【００９０】
トランジスタ１１２と抵抗１１３は、定電圧Ｖ１１１を定電流Ｉｃｃに変換する電圧／電流変換部として機能する。接続関係について具体的に述べると、トランジスタ１１２のベースは、定電圧源１１１の出力端（＝定電圧Ｖ１１１の印加端）に接続されている。トランジスタ１１２のエミッタは、抵抗１１３の第１端に接続されている。抵抗１１３の第２端は、接地端に接続されている。トランジスタ１１２のコレクタは、定電流Ｉｃｃの出力端に相当する。
【００９１】
リニア電流源ＣＬは、電圧出力型の差動アンプ１２１と、ｎｐｎ型バイポーラトランジスタ１２２と、抵抗１２３を含む。
【００９２】
差動アンプ１２１は、非反転入力端（＋）に入力される入力電圧Ｖｉｎと、反転入力端（−）に入力されるスイッチ電圧Ｖｓｗとの差分（＝スイッチング素子Ｔ１１のオン期間における両端間電圧）に応じたリニア電圧Ｖ１２１を生成する。なお、スイッチング素子Ｔ１１のオン期間に流れる出力検出電流Ｉｓｅｎｓｅが大きいほど、スイッチ電圧Ｖｓｗが低下するので、リニア電圧Ｖ１２１が高くなる。このように、電流モード制御だけでなく、発振周波数Ｆｏｓｃの可変制御にも、スイッチ電圧Ｖｓｗを活用する構成であれば、出力電流検出部４を割愛する（＝スロープ電圧生成回路１１とリニア電流源ＣＬの双方で出力検出部４を共用する）ことができるので、ＤＣ／ＤＣコンバータ１の回路規模を縮小することが可能となる。
【００９３】
トランジスタ１２２と抵抗１２３は、リニア電圧Ｖ１２１をリニア電流Ｉｃｌに変換する電圧／電流変換部として機能する。接続関係について具体的に述べると、トランジスタ１２２のベースは、差動アンプ１２１の出力端（＝リニア電圧Ｖ１２１の印加端）に接続されている。トランジスタ１２２のエミッタは、抵抗１２３の第１端に接続されている。抵抗１２３の第２端は、接地端に接続されている。トランジスタ１２２のコレクタは、リニア電流Ｉｃｌの出力端に相当する。リニア電流Ｉｃｌは、リニア電圧Ｖ１２１（延いては出力検出電流Ｉｓｅｎｓｅ）に比例して変動する。
【００９４】
なお、本構成例の電流源ＣＳ１１では、トランジスタ１１２及び１２２双方のコレクタが発振器電流Ｉｏｓｃの出力端に共通接続されている。従って、定電流Ｉｃｃとリニア電流Ｉｃｌを足し合わせた発振器電流Ｉｏｓｃ（＝Ｉｃｃ＋Ｉｃｌ）を生成することができる。この発振器電流Ｉｏｓｃは、図５の発振器電流Ｉｏｓｃ１に相当する。
【００９５】
図１１は、電流源ＣＳ１１の第２構成例を示す図である。第２構成例の電流源ＣＳ１１は、第１構成例（図１０）をベースとしつつ、リニア電流源ＣＬの構成に変更が加えられている。そこで、第１構成例と同様の構成要素については、図１０と同一の符号を付して重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的に説明する。
【００９６】
リニア電流源ＣＬは、先の第１構成例（図１０）と異なり、電流出力型の差動アンプ１２４とカレントミラー回路１２５を含む。
【００９７】
差動アンプ１２４は、非反転入力端（＋）に入力される入力電圧Ｖｉｎと、反転入力端（−）に入力されるスイッチ電圧Ｖｓｗとの差分（＝スイッチング素子Ｔ１１のオン期間における両端間電圧）に応じたリニア電流Ｉｃｌを直接生成する。なお、スイッチング素子Ｔ１１のオン期間に流れる出力検出電流Ｉｓｅｎｓｅが大きいほど、これに比例してリニア電流Ｉｃｌ１も大きくなる。このように、電流モード制御だけでなく、発振周波数Ｆｏｓｃの可変制御にも、スイッチ電圧Ｖｓｗを活用する構成であれば、出力電流検出部４を割愛することができるので、ＤＣ／ＤＣコンバータ１の回路規模を縮小することが可能となる。この点については、先の第１構成例（図１０）と同様である。
【００９８】
カレントミラー回路１２５は、差動アンプ１２４の出力端と接地端との間に接続されており、リニア電流Ｉｃｌの流れる向きを折り返す。より具体的に述べると、カレントミラー回路１２５は、自身に流し込まれるリニア電流Ｉｃｌをミラーすることにより、発振器電流Ｉｏｓｃの出力端からリニア電流Ｉｃｌを引き込む。
【００９９】
なお、本構成例の電流源ＣＳ１１では、トランジスタ１１２のコレクタとカレントミラー回路１２５の出力端が発振器電流Ｉｏｓｃの出力端に共通接続されている。従って、定電流Ｉｃｃとリニア電流Ｉｃｌを足し合わせた発振器電流Ｉｏｓｃ（＝Ｉｃｃ＋Ｉｃｌ）を生成することができる。この発振器電流Ｉｏｓｃは、図５の発振器電流Ｉｏｓｃ１に相当する。この点については、先の第１構成例（図１０）と同様である。
【０１００】
図１２は、電流源ＣＳ１１の第３構成例を示す図である。第３構成例の電流源ＣＳ１１は、第１構成例（図１０）をベースとしつつ、カレントミラー回路１３０が追加されている。そこで、第１構成例と同様の構成要素については、図１０と同一の符号を付して重複した説明を割愛し、以下では、第３構成例の特徴部分について重点的に説明する。
【０１０１】
カレントミラー回路１３０は、定電流源ＣＣの出力端と電源端の間に接続されており、定電流Ｉｃｃの流れる向きを折り返す。より具体的に述べると、カレントミラー回路１３０は、定電流源ＣＣに引き込まれる定電流Ｉｃｃをミラーすることにより、発振器電流Ｉｏｓｃの出力端にリニア電流Ｉｃｌを流し込む。
【０１０２】
なお、本構成例の電流源ＣＳ１１では、トランジスタ１２２のコレクタとカレントミラー回路１３０の出力端が発振器電流Ｉｏｓｃの出力端に共通接続されている。従って、リニア電流Ｉｃｌから定電流Ｉｃｃを差し引いた発振器電流Ｉｏｓｃ（＝Ｉｃｌ−Ｉｃｃ）を生成することができる。この発振器電流Ｉｏｓｃは、図６の発振器電流Ｉｏｓｃ２に相当する。
【０１０３】
図１３は、電流源ＣＳ１１の第４構成例を示す図である。第４構成例の電流源ＣＳ１１は、第３構成例（図１２）をベースとしつつ、第２構成例（図１１）と同様のリニア電流源ＣＬが用いられている。このような変形を加えても、リニア電流Ｉｃｌから定電流Ｉｃｃを差し引いた発振器電流Ｉｏｓｃ（＝Ｉｃｌ−Ｉｃｃ）を生成することができる。この点については、先の第３構成例（図１２）と同様である。
【０１０４】
なお、発振器９において、定電流Ｉｃｃ及びリニア電流Ｉｃｌそれぞれの生成、これらの加算または減算、並びに、これらの電流比の設定する手段としては、これまでにも説明してきたように、カレントミラー回路を用いることが望ましい。
【産業上の利用可能性】
【０１０５】
以上説明したように、本発明のＤＣ／ＤＣコンバータは、負荷電流に比例した出力検出電流に基づき発振器の発振周波数を調整するので、ＰＷＭ制御とＰＦＭ制御との切り替えをスムーズに行うことができる。これによって、電圧モード型、電流モード型の違いや、降圧型、昇圧型、昇降圧型の違いに関わらず、幅広いＤＣ／ＤＣコンバータに適用できるので、産業上の利用可能性は高い。
【符号の説明】
【０１０６】
１、２  ＤＣ／ＤＣコンバータ
３  駆動回路
４  出力電流検出部
５  逆電流検出回路
６  帰還電圧生成回路
７  誤差増幅器
８  位相補償回路
９  発振器
１０  ＰＷＭコンパレータ
１１  スロープ電圧生成回路
Ｃ１，Ｃ２  平滑キャパシタ
Ｃ３  キャパシタ
ＣＣ  定電流源
ＣＬ  リニア電流源
Ｄ１２，Ｄ２２  整流ダイオード
ＧＨ，ＧＬ  ゲート信号
ＯＳＣｒ  発振器部
ＣＬＫ  クロック信号
Ｆｏｓｃ  発振周波数
Ｓｚｃ  ゼロクロス検出信号
Ｉｃｃ  定電流
Ｉｃｌ  リニア電流
ｐｗｍ  パルス幅変調信号
Ｉｏｓｃ１，Ｉｏｓｃ２  発振器電流
ＩＬ  負荷電流
Ｉｓｅｎｓｅ  出力検出電流
Ｌ１，Ｌ２  インダクタ
Ｎ１〜Ｎ３  ノード
Ｒ１〜Ｒ３  抵抗
ＲＬ  負荷
Ｔ１１，Ｔ２１  スイッチング素子
Ｔ１２，Ｔ２２  整流素子
Ｖｃｃ  電源電圧
ＶＩＮ  入力端子
Ｖｉｎ  入力電圧
Ｖｓｗ  スイッチング電圧
ＶＯＵＴ  出力端子
Ｖｏｕｔ  出力電圧
Ｖｆｂ  帰還電圧
Ｖｒｅｆ  基準電圧
Ｖｅｒｒ  誤差信号
Ｖｓｌ  スロープ信号
Ｐ１１〜Ｐ１６    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１〜Ｎ１５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ１１、Ｃ１２    キャパシタ
Ｒ１１、Ｒ１２    抵抗
ＣＳ１１    電流源
１１１    定電圧源
１１２    ｎｐｎ型バイポーラトランジスタ
１１３    抵抗
１２１    差動アンプ（電圧出力型）
１２２    ｎｐｎ型バイポーラトランジスタ
１２３    抵抗
１２４    差動アンプ（電流出力型）
１２５    カレントミラー回路
１３０    カレントミラー回路
【図１】
2018082609.tif 000003
【図２】
2018082609.tif 000004
【図３】
2018082609.tif 000005
【図４】
2018082609.tif 000006
【図５】
2018082609.tif 000007
【図６】
2018082609.tif 000008
【図７】
2018082609.tif 000009
【図８】
2018082609.tif 000010
【図９】
2018082609.tif 000011
【図１０】
2018082609.tif 000012
【図１１】
2018082609.tif 000013
【図１２】
2018082609.tif 000014
【図１３】
2018082609.tif 000015