(57)【要約】【課題】映像品質を向上させることが可能な液晶表示装置を提供すること。【解決手段】一実施の形態によれば、液晶表示装置１０は、複数の画素を備え、各画素は、画素駆動電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが封入された液晶表示素子ＬＣと、正極映像信号をサンプリングしてホールドする第１サンプルホールド回路と、負極映像信号をサンプリングしてホールドする第２サンプルホールド回路と、第１サンプルホールド回路にホールドされた正極映像信号の電圧と、第２サンプルホールド回路にホールドされた負極映像信号の電圧と、を映像信号の垂直走査期間より短い周期で切り替えて画素駆動電極ＰＥに交互に供給する極性切り替えスイッチと、極性切り替えスイッチから画素駆動電極ＰＥに供給される電圧を保持する保持容量Ｃｓ３と、を有する。【選択図】図８
2018159895.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を備え、
各画素は、
画素駆動電極と共通電極との間に液晶が封入された液晶表示素子と、
正極映像信号をサンプリングしてホールドする第１サンプルホールド回路と、
負極映像信号をサンプリングしてホールドする第２サンプルホールド回路と、
前記第１サンプルホールド回路にホールドされた前記正極映像信号の電圧と、前記第２サンプルホールド回路にホールドされた前記負極映像信号の電圧と、を映像信号の垂直走査期間より短い周期で切り替えて前記画素駆動電極に交互に供給するスイッチ部と、
前記スイッチ部から前記画素駆動電極に供給される電圧を保持する保持容量と、
を有する、液晶表示装置。
【請求項２】
前記スイッチ部は、
前記第１サンプルホールド回路と前記画素駆動電極との間に設けられた第１ＭＯＳトランジスタと、
前記第２サンプルホールド回路と前記画素駆動電極との間に設けられた第２ＭＯＳトランジスタと、を有し、
前記保持容量は、前記第１及び前記第２ＭＯＳトランジスタの各々のゲート面積に基づいて決定される容量値を有するように構成されている、
請求項１に記載の液晶表示装置。
【請求項３】
前記保持容量は、当該保持容量の容量値を前記第１及び前記第２ＭＯＳトランジスタの各々のゲート面積で除した値が１ｆＦ／ｕｍ＾２以上となるように構成されている、
請求項２に記載の液晶表示装置。
【請求項４】
前記保持容量は、前記画素内の回路を形成しているメタル配線間に形成されている、
請求項１〜３の何れか一項に記載の液晶表示装置。
【請求項５】
前記画素は半導体基板に形成されていて、前記保持容量は、前記半導体基板に形成された拡散電極及びポリシリコン層間、又は、２層のポリシリコン層間に形成されている、
請求項１〜３の何れか一項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、例えば映像品質を向上させるのに適した液晶表示装置に関する。
【背景技術】
【０００２】
特許文献１に開示された液晶表示装置は、複数の画素を備え、これら複数の画素のそれぞれは、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段により保持された正極性映像信号電圧と、第２のサンプリング及び保持手段により保持された負極性映像信号電圧とを、垂直走査期間より短い所定の周期で切り替えて画素駆動電極に交互に印加するスイッチング手段と、を備える。それにより、この液晶表示装置は、複数の画素を高速に交流駆動している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された構成では、同じ行に設けられた複数の画素のうちの大部分（例えば９割以上）の画素に例えば白レベルの映像信号が印加され、残りの小部分（例えば１割以下）の画素に例えば黒レベルの映像信号が印加された場合、大部分の画素に印加された電圧レベルの映像信号の影響を受けて、小部分の画素に印加された電圧レベルの映像信号が変動してしまう。その結果、液晶画面に表示される映像の品質が低下してしまうという問題があった。
【０００５】
本発明は以上の点に鑑みてなされたもので、映像品質を向上させることが可能な液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる液晶表示装置は、複数の画素を備え、各画素は、画素駆動電極と共通電極との間に液晶が封入された液晶表示素子と、正極映像信号をサンプリングしてホールドする第１サンプルホールド回路と、負極映像信号をサンプリングしてホールドする第２サンプルホールド回路と、前記第１サンプルホールド回路にホールドされた前記正極映像信号の電圧と、前記第２サンプルホールド回路にホールドされた前記負極映像信号の電圧と、を映像信号の垂直走査期間より短い周期で切り替えて前記画素駆動電極に交互に供給するスイッチ部と、前記スイッチ部から前記画素駆動電極に供給される電圧を保持する保持容量と、を有する。
【発明の効果】
【０００７】
本発明によれば、映像品質を向上させることが可能な液晶表示装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態に至る前の構想に係る液晶表示装置の各画素の構成例を示す回路図である。
【図２】図１に示す画素の動作を示すタイミングチャートである。
【図３】図１に示す画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。
【図４】ストリーキングの影響を受けた液晶画面の映像を示す概略平面図である。
【図５】図４に示す各画素領域の画素に設けられたスイッチングトランジスタのゲート電圧と入力電圧との関係を示す図である。
【図６】図１に示す画素に設けられたスイッチングトランジスタにおいて発生するチャージインジェクションを説明するための図である。
【図７】図４に示す画素領域Ａ１の各画素の画素駆動電圧、及び、画素領域Ｂ１の各画素の画素駆動電圧の動作を示す図である。
【図８】実施の形態１に係る液晶表示装置の各画素の構成例を示す回路図である。
【図９】図８に示す画素の第１構成例を示す断面模式図である。
【図１０】図９に示す画素の平面レイアウト図である。
【図１１】図９に示す画素を別の方向から見た断面模式図である。
【図１２】図８に示す画素の第２構成例を示す断面模式図である。
【図１３】図８に示す画素の第３構成例を示す断面模式図である。
【発明を実施するための形態】
【０００９】
＜実施の形態に至る前の構想＞
実施の形態１にかかる液晶表示装置について説明する前に、本発明者が事前検討した内容について説明する。
【００１０】
（構想段階の液晶表示装置２０の構成）
図１は、構想段階のアクティブマトリクス型の液晶表示装置２０の各画素の構成例を示す回路図である。図１に示すように、液晶表示装置２０は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６と、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８と、を有する。
【００１１】
トランジスタＴｒ１及び保持容量Ｃｓ１は、正極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ１では、ドレインがデータ線対の一方のデータ線Ｄｉ＋に接続され、ソースがトランジスタＴｒ３のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ１は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。
【００１２】
トランジスタＴｒ２及び保持容量Ｃｓ２は、負極性の映像信号をサンプルしてホールドするサンプルホールド回路を構成している。具体的には、トランジスタＴｒ２では、ドレインがデータ線対の他方のデータ線Ｄｉ−に接続され、ソースがトランジスタＴｒ４のゲートに接続され、ゲートが行走査線Ｇｊに接続されている。保持容量Ｃｓ２は、トランジスタＴｒ３のゲートと接地電圧端子Ｖｓｓとの間に設けられている。なお、保持容量Ｃｓ１，Ｃｓ２は、互いに独立して設けられ、それぞれ正極性及び負極性の映像信号を並列的に保持する。
【００１３】
トランジスタＴｒ３，Ｔｒ７は、保持容量Ｃｓ１に保持された電圧を出力するソースフォロワバッファ（インピーダンス変換用バッファ）を構成している。具体的には、ソースフォロアのトランジスタＴｒ３では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮａに接続されている。定電流負荷として用いられるトランジスタＴｒ７では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮａに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｂ＋に接続されている。
【００１４】
トランジスタＴｒ４，Ｔｒ８は、保持容量Ｃｓ２に保持された電圧を出力するソースフォロワバッファを構成している。具体的には、ソースフォロワのトランジスタＴｒ４では、ドレインが接地電圧ラインＶｓｓに接続され、ソースがノードＮｂに接続されている。定電流負荷として用いられるトランジスタＴｒ８では、ソースが電源電圧ラインＶｄｄに接続され、ドレインがノードＮｂに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｂ−に接続されている。
【００１５】
トランジスタＴｒ５，Ｔｒ６は、極性切り替えスイッチ（スイッチ部）を構成している。具体的には、トランジスタＴｒ５では、ソースがノードＮａに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の一方のゲート制御信号線Ｓ＋に接続されている。トランジスタＴｒ６では、ソースがノードＮｂに接続され、ドレインが画素駆動電極ＰＥに接続され、ゲートがゲート制御信号線対の他方のゲート制御信号線Ｓ−に接続されている。
【００１６】
液晶表示素子ＬＣは、光反射特性を有する画素駆動電極（反射電極）ＰＥと、画素駆動電極と離間対向配置され光透過性を有する共通電極ＣＥと、これらの間の空間領域に充填封入された液晶ＬＣＭと、によって構成される。共通電極ＣＥには、共通電極電圧Ｖｃｏｍが印加されている。
【００１７】
各列に設けられた画素データ線対Ｄｉ＋，Ｄｉ−には、図示しないデータ線駆動回路によりサンプリングされた互いに極性の異なる映像信号が供給される。ここで、図示しない垂直走査回路から出力された走査パルスが行走査線Ｇｊに供給されると、トランジスタＴｒ１，Ｔｒ２は同時にオン状態となる。それにより、保持容量Ｃｓ１，Ｃｓ２にはそれぞれ正極性及び負極性の映像信号の電圧が蓄積、保持される。
【００１８】
例えば、トランジスタＴｒ５がオン状態の場合、トランジスタＴｒ７をオンすることにより、正極側のソースフォロワバッファを動作させる。このとき、トランジスタＴｒ６がオフ状態であるため、トランジスタＴｒ８をオフすることにより、負極側のソースフォロワバッファの動作を停止させる。同様に、トランジスタＴｒ６がオン状態の場合、トランジスタＴｒ８をオンすることにより、負極側のソースフォロワバッファを動作させる。このとき、トランジスタＴｒ５がオフ状態であるため、トランジスタＴｒ７をオフすることにより、正極側のソースフォロワバッファの動作を停止させる。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。具体的には、常に両方のソースフォロワバッファを動作させた場合と比較して、消費電流が約２分の１になる。
【００１９】
なお、正極側及び負極側のそれぞれのソースフォロワバッファの入力抵抗はほぼ無限大である。したがって、保持容量Ｃｓ１，Ｃｓ２のそれぞれに蓄積された電荷は、リークすることなく、１垂直走査期間が経過して新たな映像信号が書き込まれるまで保持される。
【００２０】
極性切り替えスイッチを構成するトランジスタＴｒ５，Ｔｒ６は、相補的にオンオフを切り替えることにより、正極側のソースフォロワの出力電圧（正極性の映像信号の電圧）と、負極側のソースフォロワの出力電圧（負極性の映像信号の電圧）と、を交互に選択して画素駆動電極ＰＥに対して出力する。これにより、画素駆動電極ＰＥには、周期的に極性反転する映像信号の電圧が印加される。このように、この液晶表示装置は、画素自体に極性反転機能を有しているため、各画素において、画素駆動電極ＰＥに供給される映像信号の電圧の極性を高速に切り替えることにより、垂直走査周波数に依らず、高い周波数での交流駆動が可能となる。
【００２１】
（図１に示す画素の動作）
図２は、図１に示す画素の動作を示すタイミングチャートである。図２において、ＶＤは、映像信号の垂直走査の基準となる垂直同期信号を表している。Ｂ＋は、正極側のソースフォロワの定電流負荷として用いられるトランジスタＴｒ７のゲートに供給されるゲート制御信号を表している。Ｂ−は、負極側のソースフォロワの定電流負荷として用いられるトランジスタＴｒ８のゲートに供給されるゲート制御信号を表している。Ｓ＋は、極性切り替えスイッチに設けられた正極側のトランジスタＴｒ５のゲートに供給されるゲート制御信号を表している。Ｓ−は、極性切り替えスイッチに設けられた負極側のトランジスタＴｒ６のゲートに供給されるゲート制御信号を表している。ＶＰＥは、画素駆動電極ＰＥに印加される電圧を表している。Ｖｃｏｍは、共通電極に印加される電圧を表している。ＶＬＣは、液晶ＬＣＭに印加される交流電圧を表している。また、図３は、図１に示す画素に書き込まれる正極性映像信号及び負極性映像信号のそれぞれの黒から白までの電圧レベルを説明するための図である。
【００２２】
図２に示すように、ゲート制御信号Ｓ＋がＨｉｇｈの期間、正極側のスイッチングトランジスタＴｒ５がオンする。このとき、ゲート制御信号Ｂ＋をＬｏｗにすることにより、正極側のトランジスタＴｒ７がオンするため、正極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、正極性の映像信号の電圧レベルに充電される。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号Ｂ＋をＬｏｗからＨｉｇｈに切り替えるとともに、ゲート制御信号Ｓ＋をＨｉｇｈからＬｏｗに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には正極性の駆動電圧が保持される。なお、このとき、ゲート制御信号Ｂ−がＨｉｇｈに維持されるため、負極側のソースフォロワバッファは、インアクティブとなり電流を流さない。
【００２３】
一方、ゲート制御信号Ｓ−がＨｉｇｈの期間、負極側のスイッチングトランジスタＴｒ６がオンする。このとき、ゲート制御信号Ｂ−をＬｏｗにすることにより、負極側のトランジスタＴｒ８がオンするため、負極側のソースフォロワバッファがアクティブになる。それにより、画素駆動電極ＰＥは、負極性の映像信号の電圧レベルに充電される。画素駆動電極ＰＥに完全に電荷が充電された時点で、ゲート制御信号Ｂ−をＬｏｗからＨｉｇｈに切り替えるとともに、ゲート制御信号Ｓ−をＨｉｇｈからＬｏｗに切り替える。それにより、画素駆動電極ＰＥがフローティング状態となるため、液晶容量には負極性の駆動電圧が保持される。なお、このとき、ゲート制御信号Ｂ＋がＨｉｇｈに維持されるため、正極側のソースフォロワバッファは、インアクティブとなり電流を流さない。
【００２４】
上述の正極側及び負極側のそれぞれの動作を交互に繰り返すことにより、画素駆動電極ＰＥには、正極性及び負極性のそれぞれの映像信号の電圧を用いて交流化された駆動電圧ＶＰＥが印加されることになる。
【００２５】
なお、保持容量Ｃｓ１，Ｃｓ２に保持された電荷を直接に画素駆動電極ＰＥに転送するのではなく、ソースフォロワバッファを介して転送しているため、画素駆動電極ＰＥにおいて正極性及び負極性の映像信号の電圧の充放電を繰り返し行った場合でも、電荷を中和させることなく、電圧レベルの減衰しない画素駆動を実現することができる。
【００２６】
また、図２に示すように、画素駆動電極ＰＥへの印加電圧ＶＰＥの電圧レベルの切り替わりに同期して、共通電極ＣＥへの印加電圧Ｖｃｏｍの電圧レベルを、印加電圧ＶＰＥとは逆のレベルに切り替えている。なお、共通電極ＣＥへの印加電圧Ｖｃｏｍは、画素駆動電極ＰＥへの印加電圧ＶＰＥの反転基準電圧とほぼ等しい電圧を反転基準にしている。
【００２７】
ここで、液晶ＬＣＭに印加される実質的な交流電圧ＶＬＣは、画素駆動電極ＰＥへの印加電圧ＶＰＥと、共通電極ＣＥへの印加電圧Ｖｃｏｍと、の差電圧であるから、液晶ＬＣＭには、直流成分を含まない交流電圧ＶＬＣが印加されることとなる。このように、共通電極ＣＥへの印加電圧Ｖｃｏｍを画素駆動電極ＰＥへの印加電圧ＶＰＥと逆相で切り替えることにより、画素駆動電極ＰＥに印加すべき電圧の振幅を小さくすることができるため、画素の回路部分を構成するトランジスタの耐圧及び消費電力を低減することができる。
【００２８】
なお、仮に１画素当たりのソースフォロワバッファに定常的に流れる電流が１μＡの微少電流である場合でも、液晶表示装置の全画素に定常的に流れる電流は無視できないほどに大きな電流になる可能性がある。例えば、フルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａに達してしまう可能性がある。そこで、図１に示す画素では、定電流負荷として用いられるトランジスタＴｒ７，Ｔｒ８が、常時オンにはせず、それぞれ正極側及び負極側のスイッチングトランジスタＴｒ７，Ｔｒ８がオンしている期間のうちの限られた期間でのみオンしている。それにより、一方のソースフォロワバッファを動作させている場合には、他方のソースフォロワバッファの動作を停止させることができるため、消費電流の増大を抑制することができる。具体的には、常に両方のソースフォロワを動作させた場合と比較して、格段に消費電流を抑えることができる。
【００２９】
液晶表示素子ＬＣの交流駆動周波数は、垂直走査周波数に依らず、画素自身の反転制御周期を調整することで自由に調整することができる。例えば、垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚであって、フルハイビジョンの垂直周期走査線数ｎが１１２５ラインであるとする。また、各画素における極性切り替えを１５ライン期間程度の周期で行うものとする。換言すると、各画素における極性切り替え１周期当たりのライン数ｋを３０ラインとする。この場合、液晶の交流駆動周波数は、６０Ｈｚ×１１２５／（１５×２）＝２．２５Ｈｚとなる。つまり、図１に示す画素が用いられた液晶表示装置は、液晶の交流駆動周波数を飛躍的に高めることができる。それにより、液晶の交流駆動周波数が低い場合に問題となっていた液晶画面に表示される映像の信頼性、安定性、表示品質を大幅に向上させることができる。
【００３０】
（図１に示す画素の問題点）
しかしながら、発明者は、図１に示す画素において、以下のような問題があることを発見した。なお、以下では、画素の正極側の回路部分に起因して発生する問題点について説明するが、画素の負極側の回路部分に起因して発生する問題点についても同様のことが言える。
【００３１】
図１に示すように、画素駆動電極ＰＥと共通電極ＣＥとの間には液晶ＬＣＭが形成されており、そこには液晶容量が形成されている。液晶容量は、画素面積に依存し、画素ピッチ８ｕｍでは１ｆＦ程度である。一方、液晶の交流駆動周波数は２．２５ＫＨｚであり、正極性及び負極性の映像信号の切り替えが高速に行われている。そのため、図１に示す画素は、１ｆＦ程度の小さな液晶容量であっても、リーク電流を抑えて動作することができる。
【００３２】
ところで、ゲート制御信号線対Ｓ＋，Ｓ−には、当該ゲート制御信号線対Ｓ＋，Ｓ−に対応する行の複数の画素が接続されている。例えば、フルハイビジョンの場合、１組のゲート制御信号線対Ｓ＋，Ｓ−当たり１９２８個の画素が接続されている。図示しない制御バッファから出力された制御信号は、ゲート制御信号線対Ｓ＋，Ｓ−に供給され、１行分の複数の画素を駆動する。ここで、ゲート制御信号線対Ｓ＋，Ｓ−に共通接続された複数の画素のうちの大部分（例えば９割以上）の画素に白レベルの映像信号が印加され、残りの小部分（例えば１割以下）の画素に黒レベルの映像信号が印加された場合、大部分の画素に印加された電圧レベルの映像信号の影響を受けて、小部分の画素に印加された電圧レベルの映像信号が変動してしまう（以下、このような映像信号の変動をストリーキングとも称す）。その結果、液晶画面に表示される映像の品質が低下してしまうという問題があった。以下、詳細に説明する。
【００３３】
図４は、ストリーキングの影響を受けた液晶画面の映像を示す概略平面図である。
図４の例では、矩形状の液晶画面のうち、上部に位置する画素領域Ａ１の画素がグレーを表示し、下部に位置する画素領域Ｃ１の画素がグレーを表示し、中央部のうち、中心部分に位置する画素領域Ｂ１の画素が、画素領域Ａ１，Ｃ１と同じ諧調のグレーを表示し、中心部の残りの画素領域Ｂ２の画素が、白を表示している。なお、中央部のうち、画素領域Ｂ２が大部分（例えば９割以上）を占め、画素領域Ｂ１が残りの小部分（例えば１割以下）を占める。
【００３４】
ここで、図４に示すように、画素領域Ｂ１では、画素領域Ａ１，Ｃ１と同じ諧調のグレーを表示させようとしているにも関わらず、実際には画素領域Ａ１，Ｃ１よりも濃いグレーが表示されている。これは、画素領域Ｂ１の画素に印加されたグレーレベルの映像信号が、同じ行において大部分を占める画素領域Ｂ２の画素に印加された白レベルの映像信号の影響を受けて変動してしまったためである。
【００３５】
図５は、図４に示す各画素領域の画素に設けられたスイッチングトランジスタＴｒ５のゲート電圧とソース電圧（入力電圧）との関係を示す図である。なお、トランジスタＴｒ５は、電源電圧Ｖｄｄが５．５ＶのＮチャネルＭＯＳトランジスタであるため、ゲートに５Ｖの電圧が印加された場合にオンし、０Ｖの電圧が印加された場合にオフする。
【００３６】
図５に示すように、画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の電圧波形は、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の電圧波形と比較して、高電圧側で立ち上がりが遅くなるとともに立ち下がりが遅くなっている。
【００３７】
また、画素領域Ａ１の各画素におけるノードＮａの電圧は、グレー諧調データに相当する２．５ｖを示している。画素領域Ｂ１の各画素におけるノードＮａの電圧は、白諧調データに相当する４．６Ｖを示している。
【００３８】
まず、画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形について説明する。ここでは、画素領域Ａ１における１行分の複数の画素は、何れもグレー諧調を表示するように制御されている。そのため、画素領域Ａ１における１行分の複数の画素のそれぞれに対応して設けられた複数のデータ線Ｄｉ＋には、何れも２Ｖの信号電圧が供給されている。このとき、画素領域Ａ１の各画素に設けられた正極側のソースフォロワバッファの出力電圧（ノードＮａの電圧）は、トランジスタＴｒ３の基板効果が加わり２．５Ｖを示している。
【００３９】
画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がりにより、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５はオフからオンに遷移する。このオフからオンへの遷移期間では、トランジスタＴｒ５のゲート電圧が３．１Ｖ（＝ノードＮａの電圧２．５Ｖ＋トランジスタＴｒ５の閾値電圧０．６Ｖ）より高くなると、トランジスタＴｒ５はオンしてソース−ドレイン間を導通させる。それにより、ノードＮａの電圧２．５Ｖは、トランジスタＴｒ５を介して、画素駆動電極ＰＥに印加される。
【００４０】
ここで、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５のゲート電圧が３．１Ｖ以下の場合、各トランジスタＴｒ５のソース−ドレイン間は導通しない。そのため、画素領域Ａ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−ソース間容量が付加される。それに対し、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５のゲート電圧が３．１Ｖを超えた場合、各トランジスタＴｒ５のソース−ドレイン間は導通する。そのため、画素領域Ａ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−ソース間容量よりも大きなゲート−チャネル間容量が付加される。したがって、画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形は、３．１Ｖを超えた場合、３．１Ｖ以下の場合よりも遅いスピード（小さなスルーレート）で立ち上がることとなる。
【００４１】
続いて、画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形について説明する。ここでは、画素領域Ａ１における１行分の複数の画素は、何れもグレー諧調を表示するように制御されている。そのため、画素領域Ａ１における１行分の複数の画素のそれぞれに対応して設けられた複数のデータ線Ｄｉ＋には、何れも２Ｖの信号電圧が供給されている。このとき、画素領域Ａ１の各画素に設けられた正極側のソースフォロワバッファの出力電圧（ノードＮａの電圧）は、トランジスタＴｒ３の基板効果が加わり２．５Ｖを示している。
【００４２】
画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がりにより、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５はオンからオフに遷移する。このオンからオフへの遷移期間では、トランジスタＴｒ５のゲート電圧が３．１Ｖ（＝ノードＮａの電圧２．５Ｖ＋トランジスタＴｒ５の閾値電圧０．６Ｖ）以下になると、トランジスタＴｒ５はオフしてソース−ドレイン間を非導通にする。
【００４３】
ここで、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５のゲート電圧が３．１Ｖを超えている場合、各トランジスタＴｒ５のソース−ドレイン間は導通する。そのため、画素領域Ａ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−チャネル間容量が付加される。それに対し、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５のゲート電圧が３．１Ｖ以下に低下した場合、各トランジスタＴｒ５のソース−ドレイン間は非導通になる。そのため、画素領域Ａ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−チャネル間容量よりも小さなゲート−ソース間容量が付加される。したがって、画素領域Ａ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形は、３．１Ｖ以下に低下した場合、３．１Ｖより高い場合よりも速いスピード（大きなスルーレート）で立ち下がることとなる。
【００４４】
次に、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形について説明する。ここでは、画素領域Ｂ１における複数の画素は、何れも画素領域Ａ１の画素と同様にグレー諧調を表示するように制御されている。そのため、画素領域Ｂ１における複数の画素のそれぞれに対応して設けられたデータ線Ｄｉ＋には、何れも２Ｖの信号電圧が供給されている。それに対し、画素領域Ｂ２における複数の画素は、画素領域Ｂ１の画素と同じ行に設けられ、白諧調を表示するように制御されている。そのため、画素領域Ｂ２における複数の画素のそれぞれに対応して設けられた複数のデータ線Ｄｉ＋には、何れも４Ｖの信号電圧が供給されている。
【００４５】
ここで、同じ行に設けられた複数の画素のうち、画素領域Ｂ２の複数の画素が大部分（例えば９割以上）を占め、画素領域Ｂ１の画素が残りの小部分（例えば１割以下）を占める。そのため、画素領域Ｂ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、画素領域Ｂ１の画素のゲート容量が付加されるものの、画素領域Ｂ２の複数の画素のゲート容量が支配的に付加されることとなる。
【００４６】
このとき、画素領域Ｂ２の各画素に設けられた正極側のソースフォロワバッファの出力電圧（ノードＮａの電圧）は、トランジスタＴｒ３の基板効果が加わり４．６Ｖを示す。
【００４７】
画素領域Ｂ２の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がりにより、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５はオフからオンに遷移する。このオフからオンへの遷移期間では、トランジスタＴｒ５のゲート電圧が５．３Ｖ（＝ノードＮａの電圧４．６Ｖ＋トランジスタＴｒ５の基板効果を含んだ閾値電圧０．７Ｖ）より高くなると、トランジスタＴｒ５はオンしてソース−ドレイン間を導通させる。それにより、ノードＮａの電圧４．６Ｖは、トランジスタＴｒ５を介して、画素駆動電極ＰＥに印加されるようになる。
【００４８】
ここで、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５のゲート電圧が５．３Ｖ以下の場合、各トランジスタＴｒ５のソース−ドレイン間は導通しない。そのため、画素領域Ｂ２の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−ソース間容量が付加される。それに対し、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５のゲート電圧が５．３Ｖを超えた場合、各トランジスタＴｒ５のソース−ドレイン間は導通する。そのため、画素領域Ｂ２の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−ソース間容量よりも大きなゲート−チャネル間容量が付加される。したがって、画素領域Ｂ２の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形は、５．３Ｖを超えた場合、５．３Ｖ以下の場合よりも遅いスピード（小さなスルーレート）で立ち上がることとなる。
【００４９】
即ち、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形は、５．３Ｖを超えた場合、５．３Ｖ以下の場合よりも遅いスピード（小さなスルーレート）で立ち上がることとなる。
【００５０】
なお、画素領域Ｂ１の各画素に設けられたトランジスタＴｒ５は、ゲート電圧が３．１Ｖを超えた場合にオンする。しかしながら、画素領域Ｂ１の画素数は、画素領域Ｂ１，Ｂ２の画素数の１割以下である。そのため、画素領域Ｂ１の各画素に共通接続されたゲート制御信号Ｓ＋に付加されるゲート容量は、画素領域Ｂ１の各画素に設けられたトランジスタＴｒ５がオフからオンに遷移してもほとんど変化せず、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５がオフからオンに遷移したときに大きく変化する。そのため、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち上がり波形は、５．３Ｖを超えた場合、５．３Ｖ以下の場合よりも遅いスピード（小さなスルーレート）で立ち上がることとなる。
【００５１】
続いて、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形について説明する。ここでは、画素領域Ｂ１における複数の画素は、何れも画素領域Ａ１の画素と同様にグレー階調を表示するように制御されている。そのため、画素領域Ｂ１における複数の画素のそれぞれに対応して設けられたデータ線Ｄｉ＋には、何れも２Ｖの信号電圧が供給されている。それに対し、画素領域Ｂ２における複数の画素は、画素領域Ｂ１の画素と同じ行に設けられ、白階調を表示するように制御されている。そのため、画素領域Ｂ２における複数の画素のそれぞれに対応して設けられた複数のデータ線Ｄｉ＋には、何れも４Ｖの信号電圧が供給されている。
【００５２】
ここで、同じ行に設けられた複数の画素のうち、画素領域Ｂ２の複数の画素が大部分（例えば９割以上）を占め、画素領域Ｂ１の画素が残りの小部分（例えば１割以下）を占める。そのため、画素領域Ｂ１の各画素に共通接続されたゲート制御信号線Ｓ＋には、画素領域Ｂ１の画素のゲート容量が付加されるものの、画素領域Ｂ２の複数の画素のゲート容量が支配的に付加されることとなる。
【００５３】
このとき、画素領域Ｂ２の各画素に設けられた正極側のソースフォロワバッファの出力電圧（ノードＮａの電圧）は、トランジスタＴｒ３の基板効果が加わり４．６Ｖを示す。
【００５４】
画素領域Ｂ２の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がりにより、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５はオンからオフに遷移する。このオンからオフへの遷移期間では、トランジスタＴｒ５のゲート電圧が５．３Ｖ（＝ノードＮａの電圧４．６Ｖ＋トランジスタＴｒ５の基板効果を含んだ閾値電圧０．７Ｖ）以下になると、トランジスタＴｒ５はオフしてソース−ドレイン間を非導通にする。
【００５５】
ここで、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５のゲート電圧が５．３Ｖを超えている場合、各トランジスタＴｒ５のソース−ドレイン間は導通する。そのため、画素領域Ｂ２の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−チャネル間容量が付加される。それに対し、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５のゲート電圧が５．３Ｖ以下に低下した場合、各トランジスタＴｒ５のソース−ドレイン間は非導通になる。そのため、画素領域Ｂ２の各画素に共通接続されたゲート制御信号線Ｓ＋には、各トランジスタＴｒ５のゲート−チャネル間容量よりも小さなゲート−ソース間容量が付加される。したがって、画素領域Ｂ２の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形は、５．３Ｖ以下に低下した場合、５．３Ｖより高い場合よりも速いスピード（大きなスルーレート）で立ち下がることとなる。
【００５６】
即ち、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形は、５．３Ｖ以下に低下した場合、５．３Ｖより高い場合よりも速いスピード（大きなスルーレート）で立ち下がることとなる。
【００５７】
なお、画素領域Ｂ１の各画素に設けられたトランジスタＴｒ５は、ゲート電圧が３．１Ｖ以下に低下した場合にオフする。しかしながら、画素領域Ｂ１の画素数は、画素領域Ｂ１，Ｂ２の画素数の１割以下である。そのため、画素領域Ｂ１の各画素に共通接続されたゲート制御信号Ｓ＋に付加されるゲート容量は、画素領域Ｂ１の各画素に設けられたトランジスタＴｒ５がオンからオフに遷移してもほとんど変化せず、画素領域Ｂ２の各画素に設けられたトランジスタＴｒ５がオンからオフに遷移したときに大きく変化する。そのため、画素領域Ｂ１の各画素に共通して供給されるゲート制御信号Ｓ＋の立ち下がり波形は、５．３Ｖ以下に低下した場合、５．３Ｖより高い場合よりも速いスピード（大きなスルーレート）で立ち下がることとなる。
【００５８】
図６は、図１に示す画素に設けられたスイッチングトランジスタＴｒ５において発生するチャージインジェクションを説明するための図である。
【００５９】
図６に示すように、トランジスタＴｒ５のチャネル領域には容量が形成されている。そのため、トランジスタＴｒ５がオンしている場合には、トランジスタＴｒ５のチャネル領域に形成された容量にも充電が行われ、トランジスタＴｒ５がオンからオフに切り替わるときに、チャネル領域に蓄積された電荷がソース及びドレインに放出される。ここで、トランジスタＴｒ５のソース側（ノードＮａ側）に放出される電荷は、入力源（ノードＮａ）によって吸収されるため、画素駆動電極ＰＥに印加される駆動電圧ＶＰＥの誤差を生じさせない。それに対し、トランジスタＴｒ５のドレイン側（画素駆動電極ＰＥ側）に放出される電荷は、液晶ＬＣＭに形成された液晶容量に蓄積されるため、画素駆動電極ＰＥに印加される駆動電圧ＶＰＥの誤差を生じさせてしまう。本例では、トランジスタＴｒ５がＮチャネルＭＯＳトランジスタであるため、画素駆動電極ＰＥに印加される電圧ＶＰＥには負のオフセット電圧として現れる。このように、例えば、トランジスタＴｒ５のチャネル領域に形成された容量から放出された電荷が、液晶ＬＣＭに形成された液晶容量に蓄積される現象を、チャージインジェクションと称す。
【００６０】
トランジスタＴｒ５のチャージインジェクションは、トランジスタＴｒ５がオンからオフに遷移する期間中に発生する。そのため、画素駆動電極ＰＥの電圧確定、及び、チャージインジェクションによるオフセット量は、トランジスタＴｒ５のオンオフを制御するゲート制御信号Ｓ＋の立ち下がりスピードに依存する。
【００６１】
ここで、画素領域Ａ１の各画素に共通接続されたゲート制御信号Ｓ＋の立ち下がりスピードと、画素領域Ｂ１の各画素に共通接続されたゲート制御信号Ｓ＋の立ち下がりスピードと、は異なる。そのため、画素領域Ａ１の各画素に設けられたトランジスタＴｒ５のチャージインジェクションによるオフセット量と、画素領域Ｂ１の各画素に設けられたトランジスタＴｒ５のチャージインジェクションによるオフセット量と、は異なるものとなる。そのため、画素領域Ａ１の各画素に設けられた画素駆動電極ＰＥへの駆動電圧ＶＰＥと、画素領域Ｂ１の各画素に設けられた画素駆動電極ＰＥへの駆動電圧ＶＰＥと、は異なるものとなる。その結果、画素領域Ｂ１は、ストリーキングとして視認されてしまう。
【００６２】
このストリーキングは、トランジスタＴｒ５のチャージインジェクション量と、画素駆動電極ＰＥに付加される容量と、の比によって決定される。例えば、トランジスタＴｒ５のゲート長Ｌを１ｕｍ、ゲート幅Ｗを５ｕｍとした場合、ゲート面積は５ｕｍ＾２であるから、画素駆動電極ＰＥ側へ放出されるチャージインジェクション量は、トランジスタタイプやプロセスにもよるが、ＮチャネルＭＯＳトランジスタの０．１８ｕｍプロセスルールでは、空乏層容量から約５０〜６０ａＣとなる。したがって、液晶容量が１ｆＦのとき、チャージインジェクションによる画素駆動電圧ＶＰＥの変動は、Ｖ＝Ｑ／Ｃ＝（５０ｅ−１８Ｃ）／（１ｅ−１５Ｆ）から５０〜６０ｍＶとなる。
【００６３】
なお、全ての画素において同じストリーキングが発生するのであれば、チャージインジェクションが起きても問題は無い。しかしながら、図５に示すように、画素領域Ａ１の各画素に共通接続されたゲート制御信号Ｓ＋の立ち下がりスピードと、画素領域Ｂ１の各画素に共通接続されたゲート制御信号Ｓ＋の立ち下がりスピードと、が異なる場合、画素領域Ａ１の各画素に設けられた画素駆動電極ＰＥに印加される駆動電圧ＶＰＥと、画素領域Ｂ１の各画素に設けられた画素駆動電極ＰＥに印加される駆動電極ＶＰＥと、は異なってしまう。例えば、１行当たり１９２０個の画素が設けられたフルハイビジョンの場合、駆動電圧ＶＰＥの誤差は３０ｍＶ程度となる。それにより、画素領域Ｂ１の各画素の表示階調は、画素領域Ａ１の各画素の表示階調と異なるため、ストリーキングとして視認されてしまう。
【００６４】
図７は、画素領域Ａ１の各画素の画素駆動電圧ＶＰＥ、及び、画素領域Ｂ１の各画素の画素駆動電圧ＶＰＥの動作を示す図である。
【００６５】
図７に示すように、トランジスタＴｒ５のオン期間中、画素駆動電極ＰＥにはソースフォロワバッファから出力された電圧が印加されている（時刻ｔ０〜ｔ１）。その後、トランジスタＴｒ５のオンからオフへの遷移期間中、トランジスタＴｒ５のオンオフを制御するゲート制御信号線Ｓ＋がＨｉｇｈ（５．５Ｖ）からＬｏｗ（０Ｖ）に遷移する（時刻ｔ１〜ｔ３）。
【００６６】
より具体的には、トランジスタＴｒ５のオンからオフへの遷移期間の初期（時刻ｔ１〜ｔ２）では、ゲートフィードスルーが発生するため、画素駆動電極ＰＥに印加される画素駆動電圧ＶＰＥは、トランジスタＴｒ５のゲート−ドレイン間容量によってゲート電圧に引っ張られ、低下する。ここで、トランジスタＴｒ５は、ゲート電圧が、画素駆動電極ＰＥへの印加電圧ＶＰＥと、トランジスタＴｒ５の閾値電圧と、を加算した電圧以下になるとオフする。そして、トランジスタＴｒ５がオフすると、画素駆動電極ＰＥはフローティング状態となる。このとき、トランジスタＴｒ５のチャージインジェクションにより、トランジスタＴｒ５のチャネル領域に形成された容量から画素駆動電極ＰＥ側に電荷が放出される。それにより、画素駆動電極ＰＥに印加される画素駆動電圧ＶＰＥは低下しようとする。しかしながら、トランジスタＴｒ５が完全にオフする前は、入力源（ノードＮａ）と画素駆動電極ＰＥとが導通しているため、チャージインジェクションにより画素駆動電極ＰＥ側に放出された電荷は、トランジスタＴｒ５介して、入力源側に逃げることができる。そのため、画素領域Ａ１の各画素の画素駆動電圧ＶＰＥと、画素領域Ｂ１の各画素の画素駆動電圧ＶＰＥと、の間に誤差は発生しない。
【００６７】
その後、トランジスタＴｒ５のオンからオフへの遷移期間の後期（時刻ｔ２〜ｔ３）では、トランジスタＴｒ５は、ゲート電圧が、画素駆動電極ＰＥへの印加電圧ＶＰＥと、トランジスタＴｒ５の閾値電圧と、を加算した電圧よりもさらに低下するため、完全にオフする。このとき、画素駆動電圧ＶＰＥは、ゲートフィードスルーの発生により低下するだけでなく、チャージインジェクションの発生によりさらに低下する。なお、このとき、トランジスタＴｒ５のソース−ドレイン間は非導通となっているため、チャージインジェクションの発生により画素駆動電極ＰＥ側に放出された電荷は、入力源（ノードＮａ）側に逃げることができない。そのため、チャージインジェクションの発生により画素駆動電極ＰＥ側に放出される電荷が異なる場合、画素駆動電圧ＶＰＥの誤差となって現れる。
【００６８】
要するに、トランジスタＴｒ５のオンからオフへの遷移期間では、画素駆動電圧ＶＰＥが、ゲートフィードスルーの発生により低下するとともに、チャージインジェクションの発生により低下したうえで、最終的な値に確定する。そのため、トランジスタＴｒ５のオンからオフへの遷移期間が異なると、チャージインジェクションの発生により画素駆動電極ＰＥに蓄積される電荷の量（チャージインジェクション量）が異なってしまう。
【００６９】
例えば、画素領域Ｂ１の各画素のように、トランジスタＴｒ５のオンからオフへの遷移期間が短い（スルーレートが大きい）場合、トランジスタＴｒ５が完全にオフするまでの時間が短くなるため、フローティング状態となった画素駆動電極ＰＥ側に放出されるチャージインジェクション量が増加してしまい、画素駆動電圧ＶＰＥの確定電圧が低くなってしまう。それに対し、画素領域Ａ１の各画素のように、トランジスタＴｒ５のオンからオフへの遷移時間が長い（スルーレートが小さい）場合、トランジスタＴｒ５が完全にオフするまでの時間が長くなるため、フローティング状態となった画素駆動電極ＰＥ側に放出されるチャージインジェクション量が減少し、画素駆動電圧ＶＰＥの確定電圧が高くなる。つまり、トランジスタＴｒ５のオンからオフへの遷移期間の違いによって、フローティング状態となった画素駆動電極ＰＥ側に放出されるチャージインジェクション量が変化し、その結果、画素駆動電圧ＶＰＥの確定電圧が変化する。
【００７０】
図７の例では、画素領域Ｂ１の各画素の画素駆動電圧ＶＰＥが、画素領域Ａ１の各画素の画素駆動電圧ＶＰＥよりも３０ｍＶ程度低い値で確定しており、ストリーキングとして視認されてしまう。
【００７１】
このように、本例では、同じ行に設けられた複数の画素のうちの大部分（例えば９割以上）の画素に白レベルの映像信号が印加され、残りの小部分（例えば１割以下）の画素にグレーレベルの映像信号が印加された場合、大部分の画素に印加された電圧レベルの映像信号の影響を受けて、小部分の画素に印加された電圧レベルの映像信号が変動してしまう。その結果、液晶画面に表示される映像の品質が低下してしまうという問題があった。このストリーキング量は、上記の白レベルの映像信号とグレーレベルの映像信号の割合によって異なるが、映像品位を低下させる要因になっていた。
【００７２】
そこで、各画素に対して、画素駆動電極ＰＥに印加される電圧を保持する保持容量を新たに設けることにより、ストリーキングの発生を抑制して映像の品質を向上させることが可能な、本実施の形態にかかる液晶表示装置が見出された。
【００７３】
＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。
【００７４】
図８は、実施の形態１に係る液晶表示装置１０の各画素の構成例を示す回路図である。本実施の形態にかかる液晶表示装置１０は、液晶表示装置２０と比較して、画素駆動電極ＰＥに印加される電圧を保持する保持容量Ｃｓ３をさらに備える。液晶表示装置１０のその他の構成については、液晶表示装置２０と同様であるため、その説明を省略する。
【００７５】
保持容量Ｃｓ３は、スイッチングトランジスタＴｒ５，Ｔｒ６と画素駆動電極ＰＥとの間のノードと、接地電圧端子Ｖｓｓと、の間に設けられている。詳しくは後述するが、保持容量Ｃｓ３には、画素内の回路を形成しているメタル配線間に形成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量や、基板上に形成された拡散電極とポリシリコン層との間に形成される容量、２層のポリシリコン層間に形成されるＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ）容量などが用いられてもよい。
【００７６】
保持容量Ｃｓ３は、チャージインジェクションにより画素駆動電極ＰＥ側に放出された電荷を吸収（保持）する。それにより、チャージインジェクションに起因した画素駆動電圧ＶＰＥの確定電圧の変動を抑制することができる。その結果、液晶表示装置１０は、ストリーキングの発生を抑制することができるため、映像の品質を向上させることができる。
【００７７】
なお、液晶の関係上、各画素の画素駆動電圧ＶＰＥ間の誤差（ストリーキング）は、一般的に５ｍＶ以下に抑えることにより視認できなくなる。したがって、保持容量Ｃｓ３は、Ｑ＝ＣＶの関係式より、以下の式（１）ように表すことができる。なお、液晶ＬＣＭには１ｆＦの液晶容量が形成され、保持容量Ｃｓ３が無い場合における各画素の画素駆動電圧ＶＰＥ間の誤差は３０ｍＶであるものとする。
【００７８】
Ｃｓ３＝Ｑ／Ｖ＝（１ｆＦ×３０ｍＶ／５ｍＶ）−１ｆＦ  ・・・（１）
【００７９】
式（１）より、保持容量Ｃｓ３を５ｆＦ以上にすることで、ストリーキング量を５ｍＶ以下にすることができる。ここで、各トランジスタＴｒ５，Ｔｒ６のゲート面積は５ｕｍ＾２である。そのため、保持容量Ｃｓ３は、（保持容量Ｃｓ１の容量値）／（各トランジスタＴｒ５，Ｔｒ６のゲート面積）が、１ｆＦ／ｕｍ＾２以上となるように構成されるのが好ましい。
【００８０】
（液晶表示装置１０に設けられた各画素の第１構成例を示す断面模式図）
図９は、液晶表示装置１０に設けられた各画素の第１構成例を示す断面模式図である。図９の例では、保持容量Ｃｓ３として、配線間に形成されたＭＩＭ容量が用いられている。
【００８１】
図９に示すように、液晶表示装置１０に設けられた各画素では、図示しない半導体基板上にウェル１０１が形成されている。ウェル１０１上にはトランジスタＴｒ３〜Ｔｒ６が形成されている。また、ウェル１０１上には、図示しないトランジスタＴｒ１，Ｔｒ２，Ｔｒ７，Ｔｒ８も形成されている。
【００８２】
より具体的には、ウェル１０１上には、トランジスタＴｒ５，Ｔｒ６のそれぞれのドレインとなる共通拡散層（拡散電極）、トランジスタＴｒ５，Ｔｒ３のそれぞれのソースとなる共通拡散層、トランジスタＴｒ６，Ｔｒ４のそれぞれのソースとなる共通拡散層、トランジスタＴｒ３のドレインとなる拡散層、及び、トランジスタＴｒ４のドレインとなる拡散層が形成されている。これらの拡散層間に形成されるチャネル領域上には、各トランジスタのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【００８３】
トランジスタＴｒ１〜Ｔｒ８の上方には、層間絶縁膜１０５をメタル間に介在させて、第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、第４メタル層Ｍ４、第５メタル層Ｍ５、及び、第６メタル層Ｍ６が積層されている。第６メタル層Ｍ６は、画素毎に形成される画素駆動電極ＰＥを構成している。
【００８４】
トランジスタＴｒ３のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。トランジスタＴｒ４のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。
【００８５】
トランジスタＴｒ５，Ｔｒ６の各ドレインを構成する共通拡散層は、コンタクト１１８、第１メタル層Ｍ１、スルーホール１１９ａ、第２メタル層Ｍ２、スルーホール１１９ｂ、第３メタル層Ｍ３、スルーホール１１９ｃ、第５メタル層Ｍ５、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥを構成する第６メタル層Ｍ６に電気的に接続されている。
【００８６】
画素駆動電極ＰＥ（第６メタル層Ｍ６）の上方には、画素駆動電極ＰＥと離間対向配置されるようにして、透明電極である共通電極ＣＥが設けられている。画素駆動電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封入されている。画素駆動電極ＰＥ、共通電極ＣＥ、及び、液晶ＬＣＭによって、液晶表示素子ＬＣが構成される。
【００８７】
第３メタル層Ｍ３、第４メタル層Ｍ４、及び、それらの間の層間絶縁膜１０５の組み合わせによって、保持容量Ｃｓ１，Ｃｓ２及び図示しない保持容量Ｃｓ３が構成されている。保持容量Ｃｓ３は、スルーホール１１９ｃ、第５メタル層Ｍ５、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥ（第６メタル層Ｍ６）に接続されている。
【００８８】
また、第１〜第５メタル層Ｍ１〜Ｍ５の各上面及び下面、及び、第６メタル層Ｍ６の下面には、反射防止膜が形成されている。この反射防止膜は、Ｔｉ、ＴｉＮ等の金属材料により形成されており、メタル層の一部として機能している。反射防止膜は、画素駆動電極ＰＥの間隙から照射された光を吸収しながら、吸収しきれなかった光を反射させる。したがって、反射防止膜は、反射を繰り返して反射光の光路長が長くなるほど反射光が減衰するような構造になっている。
【００８９】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して画素駆動電極ＰＥ（第６メタル層Ｍ６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００９０】
ここで、画素の正極側の回路部分と画素の負極側の回路部分とは線対称となるように配置されている。換言すると、画素の正極側の回路部分と画素の負極側の回路部分とはミラー反転するようにレイアウト配置されている。図９の例では、画素の正極側の回路部分とは、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７、保持容量Ｃｓ１及びデータ線Ｄｉ＋のことである。画素の負極側の回路部分とは、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８、保持容量Ｃｓ２及びデータ線Ｄｉ−のことである。ただし、トランジスタＴｒ１〜Ｔｒ８は、半導体基板のウェル１０１上に形成され、それ以外の回路及び配線は、第１〜第６メタル層Ｍ１〜Ｍ６に形成されている。
【００９１】
（液晶表示装置１０に設けられた各画素の第１構成例を示す平面レイアウト図）
図１０は、図９に示す画素の平面レイアウト図である。図９の断面模式図は、図１０のＡ−Ａ’断面を示したものである。図１０の例では、第３メタル層Ｍ３及び第４メタル層Ｍ４のレイアウト構成が示されている。なお、便宜上、層間絶縁膜１０５は省略されており、第４メタル層Ｍ４の下側に配置された第３メタル層Ｍ３も図示されている。
【００９２】
図１０に示すように、第３メタル層Ｍ３及び第４メタル層において形成された構成要素及び配線は、画素の正極側の回路部分と画素の負極側回路部分との境界線を対象軸にして線対称となるように配置されている。
【００９３】
具体的には、第４メタル層Ｍ４には、画素の正極側の回路部分（紙面の左側）において、保持容量Ｃｓ１用電極及びその接続配線が形成され、画素の負極側の回路部分（紙面の右側）において、保持容量Ｃｓ２用電極及びその接続配線が形成されている。また、画素の正極側及び負極側に跨って保持容量Ｃｓ３用電極が配置されている。さらに、画素の正極側の回路部分と画素の負極側の回路部分との境界線上には、画素駆動電極ＰＥへの接続配線、電源電圧ラインＶｄｄが配置されている。
【００９４】
第３メタル層Ｍ３には、表面全体にわたって接地電圧ラインＶｓｓが配置されている。この接地電圧ラインＶｓｓは、各画素の中央部分に開口部を有する。第４メタル層Ｍ４に配置された保持容量Ｃｓ１用電極は、層間絶縁膜１０５を挟んで、第３メタル層Ｍ３において対向配置された領域の接地電圧ラインＶｓｓとともに、保持容量Ｃｓ１を構成する。第４メタル層Ｍ４に配置された保持容量Ｃｓ２用電極は、層間絶縁膜１０５を挟んで、第３メタル層Ｍ３において対向配置された領域の接地電圧ラインＶｓｓとともに、保持容量Ｃｓ２を構成する。第４メタル層Ｍ４に配置された保持容量Ｃｓ３用電極は、層間絶縁膜１０５を挟んで、第３メタル層Ｍ３において対向配置された領域の接地電圧ラインＶｓｓとともに、保持容量Ｃｓ３を構成する。
【００９５】
なお、第３メタル層Ｍ３と第４メタル層Ｍ４との間の層間絶縁膜１０５の膜厚は、例えば１００ｎｍ程度で形成されており、保持容量Ｃｓ１、Ｃｓ２、Ｃｓ３の容量値を大きくすることができるようになっている。
【００９６】
第４メタル層Ｍ４の上部には図示しない第５メタル層Ｍ５が配置されており、第５メタル層Ｍ５は、第４メタル層Ｍ４において形成されたＣｓ１用接続配線及び保持容量Ｃｓ１用電極に接続され、第４メタル層Ｍ４において形成されたＣｓ２用接続配線及び保持容量Ｃｓ２用電極に接続され、かつ、第４メタル層Ｍ４において形成されたＰＥ用接続配線及び保持容量Ｃｓ３用電極に接続されている。さらに、保持容量Ｃｓ３用電極は、図示されていない第６メタル層Ｍ６において形成された画素駆動電極ＰＥに接続されている。
【００９７】
図１１は、図９に示す各画素を別の方向から見た断面模式図である。図１１の断面模式図は、図１０のＢ−Ｂ’断面図を示したものである。図１１を参照すると、第３メタル層Ｍ３と第４メタル層Ｍ４とそれらの間に設けられた層間絶縁膜１０５とにより、保持容量Ｃｓ３が構成されている。図１１に示すその他の構成要素については、基本的には図９に示す構成要素と同様であるため、その説明を省略する。
【００９８】
（液晶表示装置１０に設けられた各画素の第２構成例を示す断面模式図）
図１２は、液晶表示装置１０に設けられた各画素の第２構成例を示す断面模式図である。図１２の例では、保持容量Ｃｓ３として、基板上に形成された拡散電極−ポリシリコン層間に形成された容量が用いられている。
【００９９】
図１２に示すように、液晶表示装置１０に設けられた各画素では、図示しない半導体基板上にウェル１０１が形成されている。ウェル１０１上にはトランジスタＴｒ３〜Ｔｒ６が形成されている。また、ウェル１０１上には、図示しないトランジスタＴｒ１，Ｔｒ２，Ｔｒ７，Ｔｒ８も形成されている。
【０１００】
より具体的には、ウェル１０１上には、トランジスタＴｒ５，Ｔｒ６のそれぞれのドレインとなる共通拡散層、トランジスタＴｒ５，Ｔｒ３のそれぞれのソースとなる共通拡散層、トランジスタＴｒ６，Ｔｒ４のそれぞれのソースとなる共通拡散層、トランジスタＴｒ３のドレインとなる拡散層、及び、トランジスタＴｒ４のドレインとなる拡散層が形成されている。これらの拡散層間に形成されるチャネル領域上には、各トランジスタのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【０１０１】
トランジスタＴｒ１〜Ｔｒ８の上方には、層間絶縁膜１０５をメタル間に介在させて、第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、第４メタル層Ｍ４、第５メタル層Ｍ５、及び、第６メタル層Ｍ６が積層されている。第６メタル層Ｍ６は、画素毎に形成される画素駆動電極ＰＥを構成している。
【０１０２】
トランジスタＴｒ３のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。トランジスタＴｒ４のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。
【０１０３】
トランジスタＴｒ５，Ｔｒ６の各ドレインを構成する共通拡散層は、コンタクト１１８、第１メタル層Ｍ１、スルーホール１１９ａ、第２メタル層Ｍ２、スルーホール１１９ｂ、第３メタル層Ｍ３、スルーホール１１９ｃ、第５メタル層Ｍ５、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥを構成する第６メタル層Ｍ６に電気的に接続されている。
【０１０４】
画素駆動電極ＰＥ（第６メタル層Ｍ６）の上方には、画素駆動電極ＰＥと離間対向配置されるようにして、透明電極である共通電極ＣＥが設けられている。画素駆動電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封入されている。画素駆動電極ＰＥ、共通電極ＣＥ、及び、液晶ＬＣＭによって、液晶表示素子ＬＣが構成される。
【０１０５】
第３メタル層Ｍ３、第４メタル層Ｍ４、及び、それらの間の層間絶縁膜１０５の組み合わせによって、保持容量Ｃｓ１，Ｃｓ２が構成されている。
【０１０６】
ウェル１０１に形成された拡散電極（ＧＮＤ電極）とポリシリコンとによって、保持容量Ｃｓ３が構成されている。保持容量Ｃｓ３は、コンタクト１１８、第１メタル層Ｍ１、スルーホール１１９ａ、第２メタル層Ｍ２、スルーホール１１９ｂ、第３メタル層Ｍ３、スルーホール１１９ｃ、第４メタル層Ｍ４、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥ（第６メタル層Ｍ６）に接続されている。
【０１０７】
基板上に形成された拡散電極−ポリシリコン層間に形成される容量は、電極間の絶縁膜として薄いゲート酸化膜を用いるため、配線間に形成されるＭＩＭ容量の場合と比較して、単位面積当たりの容量値を大きくすることができる。即ち、基板上に形成された拡散電極−ポリシリコン層間に形成される容量は、ＭＩＭ容量よりも小型化が可能である。
【０１０８】
また、第１〜第５メタル層Ｍ１〜Ｍ５の各上面及び下面、及び、第６メタル層Ｍ６の下面には、反射防止膜が形成されている。この反射防止膜は、Ｔｉ、ＴｉＮ等の金属材料により形成されており、メタル層の一部として機能している。反射防止膜は、画素駆動電極ＰＥの間隙から照射された光を吸収しながら、吸収しきれなかった光を反射させる。したがって、反射防止膜は、反射を繰り返して反射光の光路長が長くなるほど反射光が減衰するような構造になっている。
【０１０９】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して画素駆動電極ＰＥ（第６メタル層Ｍ６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【０１１０】
ここで、画素の正極側の回路部分と画素の負極側の回路部分とは線対称となるように配置されている。換言すると、画素の正極側の回路部分と画素の負極側の回路部分とはミラー反転するようにレイアウト配置されている。図１２の例では、画素の正極側の回路部分とは、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７、保持容量Ｃｓ１及びデータ線Ｄｉ＋のことである。画素の負極側の回路部分とは、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８、保持容量Ｃｓ２及びデータ線Ｄｉ−のことである。ただし、トランジスタＴｒ１〜Ｔｒ８は、半導体基板のウェル１０１上に形成され、それ以外の回路及び配線は、第１〜第６メタル層Ｍ１〜Ｍ６に形成されている。
【０１１１】
（液晶表示装置１０に設けられた各画素の第３構成例を示す断面模式図）
図１３は、液晶表示装置１０に設けられた各画素の第３構成例を示す断面模式図である。図１３の例では、保持容量Ｃｓ３として、２層のポリシリコン層間に形成されたＰＩＰ容量が用いられている。
【０１１２】
図１３に示すように、液晶表示装置１０に設けられた各画素では、図示しない半導体基板上にウェル１０１が形成されている。ウェル１０１上にはトランジスタＴｒ３〜Ｔｒ６が形成されている。また、ウェル１０１上には、図示しないトランジスタＴｒ１，Ｔｒ２，Ｔｒ７，Ｔｒ８も形成されている。
【０１１３】
より具体的には、ウェル１０１上には、トランジスタＴｒ５，Ｔｒ６のそれぞれのドレインとなる共通拡散層、トランジスタＴｒ５，Ｔｒ３のそれぞれのソースとなる共通拡散層、トランジスタＴｒ６，Ｔｒ４のそれぞれのソースとなる共通拡散層、トランジスタＴｒ３のドレインとなる拡散層、及び、トランジスタＴｒ４のドレインとなる拡散層が形成されている。これらの拡散層間に形成されるチャネル領域上には、各トランジスタのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
【０１１４】
トランジスタＴｒ１〜Ｔｒ８の上方には、層間絶縁膜１０５をメタル間に介在させて、第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、第４メタル層Ｍ４、第５メタル層Ｍ５、及び、第６メタル層Ｍ６が積層されている。第６メタル層Ｍ６は、画素毎に形成される画素駆動電極ＰＥを構成している。
【０１１５】
トランジスタＴｒ３のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。トランジスタＴｒ４のドレインとなる拡散層は、コンタクト１１８及び第１メタル層Ｍ１を介して、接地電圧ラインＶｓｓに接続されている。
【０１１６】
トランジスタＴｒ５，Ｔｒ６の各ドレインを構成する共通拡散層は、コンタクト１１８、第１メタル層Ｍ１、スルーホール１１９ａ、第２メタル層Ｍ２、スルーホール１１９ｂ、第３メタル層Ｍ３、スルーホール１１９ｃ、第５メタル層Ｍ５、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥを構成する第６メタル層Ｍ６に電気的に接続されている。
【０１１７】
画素駆動電極ＰＥ（第６メタル層Ｍ６）の上方には、画素駆動電極ＰＥと離間対向配置されるようにして、透明電極である共通電極ＣＥが設けられている。画素駆動電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封入されている。画素駆動電極ＰＥ、共通電極ＣＥ、及び、液晶ＬＣＭによって、液晶表示素子ＬＣが構成される。
【０１１８】
第３メタル層Ｍ３、第４メタル層Ｍ４、及び、それらの間の層間絶縁膜１０５の組み合わせによって、保持容量Ｃｓ１，Ｃｓ２が構成されている。
【０１１９】
ウェル１０１に形成された分離酸化膜上には２層のポリシリコン（ＧＮＤ電極及びＣｓ３用電極）が形成されている。これら２層のポリシリコンによって、保持容量Ｃｓ３が構成されている。保持容量Ｃｓ３は、コンタクト１１８、第１メタル層Ｍ１、スルーホール１１９ａ、第２メタル層Ｍ２、スルーホール１１９ｂ、第３メタル層Ｍ３、スルーホール１１９ｃ、第４メタル層Ｍ４、及び、スルーホール１１９ｄを介して、画素駆動電極ＰＥ（第６メタル層Ｍ６）に接続されている。
【０１２０】
２層のポリシリコン層間に形成されるＰＩＰ容量は、電極間の絶縁膜として、欠陥の少ない薄い高温成膜の酸化膜を用いることができるため、配線間に形成されるＭＩＭ容量の場合と比較して、単位面積当たりの容量値を大きくすることができる。即ち、ＰＩＰ容量は、ＭＩＭ容量よりも小型化が可能である。
【０１２１】
また、第１〜第５メタル層Ｍ１〜Ｍ５の各上面及び下面、及び、第６メタル層Ｍ６の下面には、反射防止膜が形成されている。この反射防止膜は、Ｔｉ、ＴｉＮ等の金属材料により形成されており、メタル層の一部として機能している。反射防止膜は、画素駆動電極ＰＥの間隙から照射された光を吸収しながら、吸収しきれなかった光を反射させる。したがって、反射防止膜は、反射を繰り返して反射光の光路長が長くなるほど反射光が減衰するような構造になっている。
【０１２２】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して画素駆動電極ＰＥ（第６メタル層Ｍ６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【０１２３】
ここで、画素の正極側の回路部分と画素の負極側の回路部分とは線対称となるように配置されている。換言すると、画素の正極側の回路部分と画素の負極側の回路部分とはミラー反転するようにレイアウト配置されている。図１３の例では、画素の正極側の回路部分とは、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７、保持容量Ｃｓ１及びデータ線Ｄｉ＋のことである。画素の負極側の回路部分とは、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８、保持容量Ｃｓ２及びデータ線Ｄｉ−のことである。ただし、トランジスタＴｒ１〜Ｔｒ８は、半導体基板のウェル１０１上に形成され、それ以外の回路及び配線は、第１〜第６メタル層Ｍ１〜Ｍ６に形成されている。
【０１２４】
以上のように、本実施の形態にかかる液晶表示装置は、各画素において、画素駆動電極ＰＥに印加される電圧を保持する保持容量をさらに備える。それにより、本実施の形態にかかる液晶表示装置は、各画素において、チャージインジェクションの発生により画素駆動電極ＰＥに向けて放出された電荷を吸収して、ストリーキングの発生を抑制することができるため、映像の品質を向上させることが可能となる。
【符号の説明】
【０１２５】
１０  液晶表示装置
２０  液晶表示装置
ＣＥ  共通電極
Ｃｓ１  保持容量
Ｃｓ２  保持容量
Ｃｓ３  保持容量
ＬＣ  液晶表示素子
ＬＣＭ  液晶
Ｍ１  第１メタル層
Ｍ２  第２メタル層
Ｍ３  第３メタル層
Ｍ４  第４メタル層
Ｍ５  第５メタル層
Ｍ６  第６メタル層
Ｎａ  ノード
Ｎｂ  ノード
ＰＥ  画素駆動電極
Ｔｒ１〜Ｔｒ８  トランジスタ
１０１  ウェル
１０５  層間絶縁膜
１１８  コンタクト
１１９ａ〜１１９ｄ  スルーホール
【図１】
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【図２】
2018159895.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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