(57)【要約】【課題】トレンチとトレンチの間のセルピッチを縮小することを可能とする。【解決手段】第１導電型のワイドバンドギャップ半導体基板１と、第１導電型のワイドバンドギャップ半導体基板１のおもて面に設けられた第１導電型のワイドバンドギャップ半導体層２と、第１導電型のワイドバンドギャップ半導体層２の表面層に選択的に設けられた第２導電型のベース領域３と、ストライプ状の平面パターンを有するトレンチ１６と、を備える半導体装置において、ベース領域３はトレンチ１６と平行な方向に周期的に設けられ、トレンチ１６の下部で、ベース領域３の一部は、トレンチ１６と平行な方向に延在し、ベース領域３同士が接続される。【選択図】図１Ｂ
2018082055.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板と、
前記ワイドバンドギャップ半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層と、
前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型のベース領域と、
前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に設けられた、第２導電型のワイドバンドギャップ半導体層と、
前記第２導電型のワイドバンドギャップ半導体層の内部に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチと、
前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極と、
前記ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記トレンチはストライプ状の平面パターンを有し、
前記ベース領域は前記トレンチと平行な方向のみに周期的に設けられ、
前記ベース領域の一部は、前記トレンチの下部で、前記トレンチと平行な方向に延在し、前記ベース領域同士が接続されていることを特徴とする半導体装置。
【請求項２】
前記ベース領域の一部は、前記トレンチの深さと反対の方向に延在し、前記第２導電型のワイドバンドギャップ半導体層と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの下部の前記ベース領域の幅は前記トレンチの幅よりも広いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に、前記第１導電型のワイドバンドギャップ半導体層の不純物濃度より濃い領域が形成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に形成された不純物濃度より濃い領域の底面の少なくとも一部が、第２導電型の前記ベース領域の底面より前記ワイドバンドギャップ半導体基板側に突出していることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面に形成された不純物濃度より濃い領域の少なくとも一部にさらに濃い領域が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層を形成する工程と、
前記第１導電型のワイドバンドギャップ半導体層の表面層に、第２導電型のベース領域を選択的に形成する工程と、
前記第１導電型のワイドバンドギャップ半導体層の表面層に、第１導電型の領域を形成する工程と、
前記第１導電型のワイドバンドギャップ半導体層の表面に、第２導電型のワイドバンドギャップ半導体層を形成する工程と、
前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程と、
前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達する、ストライプ状の平面パターンを有するトレンチを形成する工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接するソース電極を形成する工程と、
前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、
を含み、
前記ベース領域を選択的に形成する工程は、前記ベース領域を前記トレンチと平行な方向のみに周期的に形成し、前記トレンチの下部で、前記ベース領域同士を接続する領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【０００３】
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
【０００４】
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にｐ+型ベース領域が設けられる技術が提案されている（例えば、下記特許文献１参照）。
【０００５】
図９は、従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。ｎ+型炭化珪素基板１のおもて面にｎ-型炭化珪素エピタキシャル層２が堆積される。ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ型領域５が設けられている。また、ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ+型ベース領域３が選択的に設けられている。
【０００６】
また、従来の縦型ＭＯＳＦＥＴには、さらにｐ型ベース層６、ｎ+型ソース領域７、ｐ++型コンタクト領域８、ゲート絶縁膜９、ゲート電極１０、ドレイン電極１４およびトレンチ１６が設けられている。ここで、ｗ２は、トレンチの中心とトレンチの中心の間の幅であり、半導体装置のセルピッチを示す。従来の縦型ＭＯＳＦＥＴの構成では、例えば、ｗ２は、４μｍ程度である。
【０００７】
図９の構成の縦型ＭＯＳＦＥＴにおいて、ｐ+型ベース領域３とｎ型領域５とのｐｎ接合がトレンチ１６よりも深い位置にあるため、ｐ+型ベース領域３とｎ型領域５との境界に電界が集中し、トレンチ１６の底部の電界集中を緩和することが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２６０２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来技術の縦型ＭＯＳＦＥＴでは、トレンチ１６とトレンチ１６の間のｐ+型ベース領域３がトレンチ１６と平行にストライプ形状に設けられる。このため、ドリフト層となるｎ型領域５も、トレンチ１６と平行にストライプ形状に設けられる。一方、ストライプ形状は、エッチングの加工精度により、１μｍより幅が小さいパターンを作成することが困難である。従来技術の縦型ＭＯＳＦＥＴでは、トレンチ１６と平行なｐ+型ベース領域３およびｎ型領域５のストライプ形状がトレンチ１６とトレンチ１６の間に設けられるため、ストライプ形状の加工精度や、ｎ型領域５の設計上の制約の問題で所定の幅が必要となり、トレンチ１６とトレンチ１６の間のセルピッチｗ２の幅は少なくとも４μｍが必要となる。このため、セルピッチｗ２の幅を４μｍより小さくすることは困難である。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、トレンチとトレンチの間のセルピッチを縮小することを可能とする半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、シリコンよりもバンドギャップが広い半導体からなる、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層が設けられている。また、前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板側に対して反対側の表面層に、第２導電型のベース領域が選択的に設けられている。また、前記第１導電型のワイドバンドギャップ半導体層の前記ワイドバンドギャップ半導体基板に対して反対側の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層が設けられている。また、前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域が、選択的に設けられている。また、前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達するトレンチが設けられている。また、前記トレンチ内部にゲート絶縁膜を介して、ゲート電極が設けられている。また、前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接触するソース電極が設けられている。また、前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極が設けられている。また、前記トレンチはストライプ状の平面パターンを有し、前記ベース領域は前記トレンチと平行な方向のみに周期的に設けられ、前記トレンチの下部で、前記ベース領域の一部は、前記トレンチと平行な方向に延在し、前記ベース領域同士が接続される。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記ベース領域の一部は、前記トレンチの深さと反対の方向に延在し、前記第２導電型のワイドバンドギャップ半導体層と接続されていることを特徴とする。
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップが広い半導体からなる第１導電型のワイドバンドギャップ半導体基板のおもて面に、前記ワイドバンドギャップ半導体基板より低不純物濃度の第１導電型のワイドバンドギャップ半導体層を形成する工程を行う。次に、前記第１導電型のワイドバンドギャップ半導体層の表面層に、第２導電型のベース領域を選択的に形成する工程を行う。次に、前記第１導電型のワイドバンドギャップ半導体層の表面層に、第１導電型の領域を形成する工程を行う。次に、前記第１導電型のワイドバンドギャップ半導体層の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型のワイドバンドギャップ半導体層を形成する工程を行う。次に、前記第２導電型のワイドバンドギャップ半導体層の内部に第１導電型のソース領域を選択的に形成する工程と、前記ソース領域および前記第２導電型のワイドバンドギャップ半導体層を貫通して前記第１導電型のワイドバンドギャップ半導体層に達する、ストライプ状の平面パターンを有するトレンチを形成する工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、前記第２導電型のワイドバンドギャップ半導体層および前記ソース領域に接するソース電極を形成する工程を行う。次に、前記ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程を行う。前記ベース領域を選択的に形成する工程は、前記ベース領域を前記トレンチと平行な方向のみに周期的に形成し、前記トレンチの下部で、前記ベース領域同士を接続する領域を形成する。
【００１４】
上述した発明によれば、ｐ+型ベース領域がトレンチと平行な方向のみに周期的に設けられるため、トレンチとトレンチの間に、トレンチと平行な最低１μｍの幅が必要なｐ+型ベース領域およびｎ+型領域のストライプ形状が存在しなくなる。これにより、トレンチとトレンチの間に、ストライプ形状の加工精度やｎ+型領域の設計面の問題がなくなり、セルピッチの幅が縮小可能になる。さらに、トレンチ下にｐ+型ベース領域を形成することによりゲート絶縁膜へ印加される電界が緩和される。このため、セルピッチの幅を４μｍより小さくし、チップサイズを縮小することができ、信頼性を上げることができる。
【発明の効果】
【００１５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチとトレンチの間のセルピッチを縮小することを可能にし、信頼性を向上できるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１Ａ】実施の形態にかかる炭化珪素半導体装置の図２ＡのＧ−Ｇ’または図２Ｂの切断線Ｈ−Ｈ’における断面構造である。
【図１Ｂ】実施の形態にかかる炭化珪素半導体装置の図２ＡのＥ−Ｅ’または図２Ｂの切断線Ｆ−Ｆ’における断面構造である。
【図２Ａ】実施の形態にかかる炭化珪素半導体装置の図１ＡのＣ−Ｃ’または図１Ｂの切断線Ａ−Ａ’における平面レイアウトの一例を示す平面図である。
【図２Ｂ】実施の形態にかかる炭化珪素半導体装置の図１ＡのＤ−Ｄ’または図１Ｂの切断線Ｂ−Ｂ’における平面レイアウトの一例を示す平面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
【図４Ａ】実施の形態にかかる炭化珪素半導体装置の図１Ａに対応する製造途中の状態を模式的に示す断面図である。
【図４Ｂ】実施の形態にかかる炭化珪素半導体装置の図１Ｂに対応する製造途中の状態を模式的に示す断面図である。
【図５Ａ】実施の形態にかかる炭化珪素半導体装置の図１Ａに対応する製造途中の状態を模式的に示す断面図である（その２）。
【図５Ｂ】実施の形態にかかる炭化珪素半導体装置の図１Ｂに対応する製造途中の状態を模式的に示す断面図である（その２）。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
【図９】従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００１８】
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１Ａおよび図１Ｂは、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１Ａは、図２Ｂの切断線Ｈ−Ｈ’または図２ＡのＧ−Ｇ’における断面構造であり、図１Ｂは、図２Ｂの切断線Ｆ−Ｆ’または図２ＡのＥ−Ｅ’における断面構造である。
【００１９】
図１Ａおよび図１Ｂに示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型のワイドバンドギャップ半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１ワイドバンドギャップ半導体層）２が堆積されている。
【００２０】
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型領域（第１導電型の領域）５が設けられている。ｎ型領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。ｎ型領域５は、後述するトレンチ１６の底部よりも、後述するドレイン側に深い位置にある第１ｎ型領域５ａおよびトレンチ１６の底部よりもソース側に近い位置にある第２ｎ型領域５ｂから構成される。また、第１ｎ型領域５ａはソース電極１２の下部のあたりのみ濃度の濃い領域を構成してもよい。この第１ｎ型領域５ａの一部の濃度を濃くする構造によりトレンチ下のアバランシェを回避し信頼性を上げることができる。
【００２１】
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６が設けられている。ｐ型ベース層６は、後述するｐ型ベース領域３に接する。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
【００２２】
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極１４が設けられている。ドレイン電極１４の表面には、ドレイン電極パッド１５が設けられている。
【００２３】
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通して第２ｎ型領域５ｂに達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１３が設けられている側）からソース電極パッド１３側に突出していてもよい。
【００２４】
ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、ｐ+型ベース領域（第２導電型のベース領域）３が選択的に設けられている。ｐ+型ベース領域３は、トレンチ１６の底部よりもドレイン側に深い位置にまで達している。ｐ+型ベース領域３の下端部（ドレイン側端部）は、トレンチ１６の底部よりもドレイン側に位置する。ｐ+型ベース領域３は、トレンチ１６の底部よりもドレイン側に深い位置にある第１ｐ+型ベース領域３ａおよびトレンチ１６の底部よりもソース側に近い位置にある第２ｐ+型ベース領域３ｂから構成される。
【００２５】
第１ｐ+型ベース領域３ａを設けることで、トレンチ１６の底部と深さ方向（ｚ軸の正の方向）に近い位置に、第１ｐ+型ベース領域３ａとｎ型領域５とのｐｎ接合を形成することができる。このように、第１ｐ+型ベース領域３ａとｎ型領域５とのｐｎ接合を形成することで、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第１ｐ+型ベース領域３ａを設けることで、トレンチ１６の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。
【００２６】
図２Ａおよび図２Ｂは、実施の形態にかかる炭化珪素半導体装置の平面レイアウトの一例を示す平面図である。図２Ａは、図１Ｂの切断線Ａ−Ａ’または図１ＡのＣ−Ｃ’における平面レイアウトの一例を示す平面図であり、図２Ｂは、図１Ｂの切断線Ｂ−Ｂ’または図１ＡのＤ−Ｄ’における平面レイアウトの一例を示す平面図である。
【００２７】
図２Ａに示すように、トレンチ１６の底部に近い位置では、第１ｐ+型ベース領域３ａの一部がトレンチ１６の深さと反対の方向（ｚ軸の負の方向）に延在した第２ｐ+型ベース領域３ｂが、ｐ型ベース層６と接続される。このように、ベース領域３がｐ型ベース層６と接続されるため、第１ｐ+型ベース領域３ａとｎ-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールをソース電極１２に退避させることができ、ゲート絶縁膜９への負担が軽減されるため、信頼性が向上する。
【００２８】
また、第１ｐ+型ベース領域３ａの一部（例えば、図２Ｂの符号２３が指示する点線で囲まれた部分）は、例えば、トレンチ１６と平行な方向に設けられた、トレンチ１６の下部にあたらない部分である。これにより、図１Ａは、図２ＡのＧ−Ｇ’断面であるため、図１Ａ、図２Ａとも、トレンチ１６とトレンチ１６との間に、第２ｐ+型ベース領域３ｂが存在しない。また、図１Ｂは、図２ＡのＥ−Ｅ’断面であるため、図１Ｂで、第２ｐ+型ベース領域３ｂは、図２Ａで、トレンチ１６とトレンチ１６との間の第２ｐ+型ベース領域３ｂである。
【００２９】
また、図２Ｂに示すように、トレンチ１６の底部より深い位置では、第１ｐ+型ベース領域３ａは、ストライプ状のトレンチ１６と平行な方向（ｘ軸の方向）に周期的に設けられる。また、第１ｐ+型ベース領域３ａの一部は、トレンチ１６の下部にあたる部分２０で、トレンチ１６と垂直な方向に延在し、第１ｐ+型ベース領域３ａ同士が接続される。これにより、図１Ａは、図２ＢのＨ−Ｈ’断面であるため、図１Ａで、第１ｎ型領域５ａの上に位置する第１ｐ+型ベース領域３ａは、図２Ａで、トレンチ１６と平行な方向に延在した部分２２である。また、図１Ｂは、図２ＢのＦ−Ｆ’断面であるため、図１Ｂで、第１ｎ型領域５ａの上（ｚ軸の正の方向）に位置する第１ｐ+型ベース領域３ａは、図２Ｂで、トレンチ１６と平行な方向に周期的に設けられた部分２１である。
【００３０】
図１Ａおよび図１Ｂに戻り、ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ+型ソース領域（第１導電型のソース領域）７およびｐ++型コンタクト領域８が選択的に設けられている。また、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接する。
【００３１】
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１３が設けられている。
【００３２】
図１Ａおよび図１Ｂでは、２つのセル（トレンチ１６、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１およびソース電極１２からなる構造）のみを図示しているが、さらに多くのセルのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。ここで、ｗ１は、トレンチの中心とトレンチの中心の間の幅であり、半導体装置のセルピッチである。
【００３３】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３〜図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。図４Ａは、実施の形態にかかる炭化珪素半導体装置の図１Ａに対応する製造途中の状態を模式的に示す断面図である。図４Ｂは、実施の形態にかかる炭化珪素半導体装置の図１Ｂに対応する製造途中の状態を模式的に示す断面図である。また、図５Ａは、実施の形態にかかる炭化珪素半導体装置の図１Ａに対応する製造途中の状態を模式的に示す断面図である。図５Ｂは、実施の形態にかかる炭化珪素半導体装置の図１Ｂに対応する製造途中の状態を模式的に示す断面図である。
【００３４】
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ-型炭化珪素エピタキシャル層（第１導電型のワイドバンドギャップ半導体層）２を、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図３に示されている。
【００３５】
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層に、例えば深さ０．７μｍ程度の第１ｎ型領域（第１導電型の領域）５ａが形成される。第１ｎ型領域５ａを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。
【００３６】
次に、第１ｎ型領域５ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層の第１ｎ型領域５ａの表面領域に、例えば深さ０．５μｍ程度の第１ｐ+型ベース領域３ａが形成される。ここで、図４Ｂに記載された第１ｐ+型ベース領域３ａは、トレンチ１６と平行な方向に周期的に設けられた部分である。また、図４Ａに記載された第１ｐ+型ベース領域３ａは、トレンチ１６と平行な方向に延在した部分である。ここまでの状態が図４Ａ、図４Ｂに示されている。また、図２Ｂは、ここまでの状態の平面図に対応する。
【００３７】
次に、第１ｐ+型ベース領域３ａを形成するためのイオン注入時に用いたマスクを除去する。そして、第１ｎ型領域５ａおよび第１ｐ+型ベース領域３ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第２ｎ型領域５ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。
【００３８】
次に、第２ｎ型領域５ｂの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとして、イオン注入法によって、ｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層の、第２ｎ型領域５ｂの一部に、第２ｐ+型ベース領域３ｂが形成される。第２ｐ+型ベース領域３ｂを形成するためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５Ａ、図５Ｂに示されている。また、図２Ａは、ここまでの状態の平面図に対応する。
【００３９】
次に、ｎ-型炭化珪素エピタキシャル層２の表面（すなわち第２ｐ+型ベース領域３ｂおよび第２ｎ型領域５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層（第２導電型のワイドバンドギャップ半導体層）６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度がｐ+型ベース領域３の不純物濃度よりも低い２×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
【００４０】
次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、ｐ型ベース層６の表面層の一部にｎ+型ソース領域（第１導電型のソース領域）７が形成される。ｎ+型ソース領域７を形成するためのイオン注入時のドーズ量を、例えばｐ+型ベース領域３よりも不純物濃度が高くなるように設定してもよい。
【００４１】
次に、ｎ+型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型ベース層６の表面領域の一部にｐ++型コンタクト領域８が形成される。ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えばｐ型ベース層６よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+型ソース領域７を形成するためのイオン注入と、ｐ++型コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図６に示されている。なお、図６〜図８では、図１Ａおよび図１Ｂに共通する第２ｐ+型ベース領域３ｂおよび第２ｎ型領域５ｂの表面より上（図１におけるｚ軸の正の方向）の領域の形成であるため、図１Ｂに対応する製造途中の状態を模式的に示す断面図のみを表示する。
【００４２】
次に、熱処理（アニール）を行って、例えば第１ｐ+型ベース領域３ａ、第２ｐ+型ベース領域３ｂ、ｎ+型ソース領域７、ｐ++型コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００４３】
次に、ｐ型ベース層６の表面（すなわちｎ+型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達するトレンチ１６を形成する。トレンチ１６の底部は、第１ｐ+型ベース領域３ａに達する。続いて、トレンチ１６を形成するために用いたマスクを除去する。ここまでの状態が図７に示されている。
【００４４】
次に、ｎ+型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【００４５】
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１６内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１６内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１６の上方（ソース電極パッド１３が設けられている側）からソース電極パッド１３側に突出していてもよい。
【００４６】
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。
【００４７】
次いで、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
【００４８】
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１４を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極１４とをオーミック接合する。
【００４９】
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１３を形成する。ここで、活性部とは、素子構造が形成されオン状態のときに電流が流れる部分である。
【００５０】
次に、ドレイン電極１４の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッド１５を形成する。以上のようにして、図１Ｂ、１Ｂに示す半導体装置が完成する。
【００５１】
以上、説明したように、実施の形態によれば、ｐ+型ベース領域がトレンチと平行な方向のみに周期的に設けられるため、トレンチとトレンチの間に、トレンチと平行な最低１μｍの幅が必要なｐ+型ベース領域およびｎ+型領域のストライプ形状が、存在しなくなる。これにより、トレンチとトレンチの間に、ストライプ形状の加工精度やｎ+型領域の設計面の問題がなくなり、セルピッチの幅が縮小可能になる。このため、セルピッチの幅を４μｍより小さくし、チップサイズを縮小することができる。
【００５２】
また、半導体装置のセルピッチを縮小することができるため、同じチップサイズで単位面積当たりのセル密度を増やすことができ、従来と同じ面積でオン抵抗の低い半導体装置を製造できる。
【００５３】
また、トレンチと平行な方向にｐ+型ベース領域を周期的に設けられることで、ｎ+型領域の面積に対するｐ+型ベース領域の面積の比率を減少させることができる。このため、従来と同じセルピッチの幅である場合、オン抵抗を下げることができ、半導体装置の耐圧を向上させることができる。
【００５４】
また、トレンチの底部に近い位置では、第１ｐ+型ベース領域の一部がトレンチの深さと反対の方向（ｚ軸の負の方向）に延在した第２ｐ+型ベース領域が、ｐ型ベース層と接続される。このように、ベース領域３がｐ型ベース層６と接続されるため、第１ｐ+型ベース領域３ａとｎ-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールをｎ+型ソース領域７に退避させることができ、ゲート絶縁膜９への負担が軽減されるため、信頼性が向上する。
【００５５】
以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５６】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００５７】
１  ｎ+型炭化珪素基板
２  ｎ-型炭化珪素エピタキシャル層
３  ｐ+型ベース領域
３ａ  第１ｐ+型ベース領域
３ｂ  第２ｐ+型ベース領域
５  ｎ型領域
５ａ  第１ｎ型領域
５ｂ  第２ｎ型領域
６  ｐ型ベース層
７  ｎ+型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ソース電極パッド
１４  ドレイン電極
１５  ドレイン電極パッド
１６  トレンチ
【図１Ａ】
2018082055.tif 000003
【図１Ｂ】
2018082055.tif 000004
【図２Ａ】
2018082055.tif 000005
【図２Ｂ】
2018082055.tif 000006
【図３】
2018082055.tif 000007
【図４Ａ】
2018082055.tif 000008
【図４Ｂ】
2018082055.tif 000009
【図５Ａ】
2018082055.tif 000010
【図５Ｂ】
2018082055.tif 000011
【図６】
2018082055.tif 000012
【図７】
2018082055.tif 000013
【図８】
2018082055.tif 000014
【図９】
2018082055.tif 000015
【手続補正書】
【提出日】平成29年11月2日(2017.11.2)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１Ａ
【補正方法】変更
【補正の内容】
【図１Ａ】
2018082055.tif 000016
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１Ｂ
【補正方法】変更
【補正の内容】
【図１Ｂ】
2018082055.tif 000017
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２Ａ
【補正方法】変更
【補正の内容】
【図２Ａ】
2018082055.tif 000018