(57)【要約】【課題】データ送信時の電源電圧の変動を低減する。【解決手段】バッファ回路ＢＦは、送信データＤＡのレベルをハイまたはロウに設定し、電源ラインＶＤＬは、バッファ回路ＢＦに電源電圧ＶＤＤＩＯを供給し、バッファ制御回路２１は、バッファ回路ＢＦのスイッチング動作を制御し、電流回路１８Ａは、電源ラインＶＤＬにダミー電流ＤＩを流し、電流制御回路２２は、送信データＤＡに設定されるレベルに基づいて、ダミー電流ＤＩを制御する。【選択図】図２
2018082328.tif 000002
【特許請求の範囲】
【請求項１】
送信データのレベルをハイまたはロウに設定するバッファ回路と、
前記バッファ回路に電源電圧を供給する電源ラインと、
前記バッファ回路のスイッチング動作を制御するバッファ制御回路と、
前記電源ラインにダミー電流を流す電流回路と、
前記送信データに設定されるレベルまたは前記送信データの送信タイミングに基づいて、前記ダミー電流を制御する電流制御回路とを備えるデータ送信装置。
【請求項２】
前記ダミー電流のスルーレートを制御するスルーレート制御回路をさらに備える請求項１に記載のデータ送信装置。
【請求項３】
前記電流制御回路は、前記送信データのレベルがハイの時は、前記ダミー電流をオフさせ、前記送信データのレベルがロウの時は、前記ダミー電流をオンさせる請求項１または２に記載のデータ送信装置。
【請求項４】
クロックを送信するクロックドライバをさらに備え、
前記電流制御回路は、前記送信データが前記クロックとともに送信される前に、前記ダミー電流をオンさせ、前記送信データが前記クロックとともに送信されている間は、前記ダミー電流をオフさせ、前記送信データが前記クロックとともに送信されている間に前記送信データのロウレベルがＮ（Ｎは２以上の整数）回以上連続した時に、その最後のロウレベルの期間に前記ダミー電流をオンさせる請求項１または２に記載のデータ送信装置。
【請求項５】
クロックを送信するクロックドライバと、
送信データのレベルをハイまたはロウに設定するバッファ回路と、
前記バッファ回路のスイッチング動作を制御するバッファ制御回路と、
前記送信データが前記クロックとともに送信される前に前記バッファ回路をＭ（Ｍは２以上の整数）回だけスイッチングさせるプレ制御回路とを備えるデータ送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、データ送信装置に関する。
【背景技術】
【０００２】
データ送信装置では、送信データのレベルをハイまたはロウに設定するドライバを設けることがある。この時、ドライバのスイッチング動作によって電源電圧が変動することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２７５０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、データ送信時の電源電圧の変動を低減することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、バッファ回路と、電源ラインと、バッファ制御回路と、電流回路と、電流制御回路とを備える。バッファ回路は、送信データのレベルをハイまたはロウに設定する。電源ラインは、前記バッファ回路に電源電圧を供給する。バッファ制御回路は、前記バッファ回路のスイッチング動作を制御する。電流回路は、前記電源ラインにダミー電流を流す。電流制御回路は、前記送信データに設定されるレベルまたは前記送信データの送信タイミングに基づいて、前記ダミー電流を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るデータ通信装置の概略構成を示すブロック図である。
【図２】図２は、第１実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。
【図３】図３は、第１実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。
【図４】図４は、第２実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。
【図５】図５は、第３実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。
【図６】図６は、第４実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。
【図７】図７は、第５実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。
【図８】図８は、第５実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係るデータ送信装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るデータ通信装置の概略構成を示すブロック図である。
図１において、データ通信装置には、データ送信装置１およびデータ受信装置５が設けられている。なお、データ送信装置１は半導体集積回路に搭載される送信インターフェース、データ受信装置５は半導体集積回路に搭載される受信インターフェースとして用いることができる。データ通信装置は、例えば、コントローラとＮＡＮＤメモリとの間の通信に用いるようにしてもよいし、クライアントとサーバとの間の通信に用いるようにしてもよいし、ホストと端末との間の通信に用いるようにしてもよいし、基地局と携帯端末との間の通信に用いるようにしてもよい。また、図１の例では、８ビット分の送信データＤＡ０〜ＤＡ７をデータ送信装置１からデータ受信装置５に送信する構成を示したが、データ送信装置１からデータ受信装置５に送信する送信データは何ビットでもよい。
【０００９】
データ送信装置１には、ホストインターフェース１Ａを設けることができる。データ送信装置１は、ホストインターフェース１Ａを介してホストＨＴに接続することができる。
また、データ送信装置１には、発振器２、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路３、クロックドライバ４、ラッチ回路ＬＡ０〜ＬＡ７およびデータドライバＤＶ０〜ＤＶ７が設けられている。データ受信装置５には、クロックレシーバ６およびデータレシーバＲＩ０〜ＲＩ７が設けられている。クロックドライバ４とクロックレシーバ６は、クロックラインＣＫＬを介して接続されている。データドライバＤＶ０〜ＤＶ７とデータレシーバＲＩ０〜ＲＩ７は、データラインＤＡＬ０〜ＤＡＬ７をそれぞれ介して接続されている。
【００１０】
発振器２は、発振信号ＳＣＯを生成することができる。この時、発振器２は、ホストＨＴからのコマンド信号ＣＭに基づいて、発振信号ＳＣＯを出力することができる。ＤＬＬ回路３は、発振信号ＳＣＯを所定の位相でロックすることができる。クロックドライバ４は、ＤＬＬ回路３からのＤＬＬ出力ＤＬＯに基づいて、差動クロックＣＬＫ、ＣＬＫＢを生成することができる。各ラッチ回路ＬＡ０〜ＬＡ７は、発振信号ＳＣＯに従って入力データＤＩ０〜ＤＩ７をラッチすることができる。各データドライバＤＶ０〜ＤＶ７は、入力データＤＩ０〜ＤＩ７に基づいて送信データＤＡ０〜ＤＡ７を生成することができる。この時、各データドライバＤＶ０〜ＤＶ７は、入力データＤＩ０〜ＤＩ７の電圧レベルを変換して送信データＤＡ０〜ＤＡ７を出力することができる。
【００１１】
クロックレシーバ６は、クロックドライバ４から送信された差動クロックＣＬＫ、ＣＬＫＢを受信することができる。データレシーバＲＩ０〜ＲＩ７は、データドライバＤＶ０〜ＤＶ７からそれぞれ送信された送信データＤＡ０〜ＤＡ７を受信することができる。
【００１２】
図２は、第１実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。なお、図２では、図１のデータドライバＤＶ０〜ＤＶ７のうちのいずれか１つのみの構成例を示した。
図２において  半導体チップ１３Ａはパッケージ１２Ａにて封止され、半導体チップ１７はパッケージ１６にて封止されている。パッケージ１２Ａ、１６は、プリント基板１０Ａに実装されている。
【００１３】
半導体チップ１３Ａには、データドライバＤＶＡが形成されている。データドライバＤＶＡには、制御回路１４Ａ、レベルシフタＬＢ１Ａ、ＬＢ２Ａ、電流回路１８Ａおよびバッファ回路ＢＦが設けられている。制御回路１４Ａには、電源電圧ＶＤＤ２が供給される。レベルシフタＬＢ１Ａ、ＬＢ２Ａ、電流回路１８Ａおよびバッファ回路ＢＦには、電源電圧ＶＤＤが供給される。また、データドライバＤＶＡには、電源ラインＶＤＬが設けられている。電源ラインＶＤＬは、レベルシフタＬＢ１Ａ、ＬＢ２Ａ、電流回路１８Ａおよびバッファ回路ＢＦに電源電圧ＶＤＤを供給する。電源電圧ＶＤＤ２は電源電圧ＶＤＤよりも低電圧に設定することができる。例えば、電源電圧ＶＤＤは、１．２〜１．８Ｖまたは３．３Ｖに設定することができる。電源電圧ＶＤＤ２は、０．９〜１．１Ｖに設定することができる。また、データドライバＤＶＡには、グランドラインＧＤＬが設けられている。グランドラインＧＤＬは、制御回路１４Ａ、レベルシフタＬＢ１Ａ、ＬＢ２Ａ、電流回路１８Ａおよびバッファ回路ＢＦを接地する。
【００１４】
バッファ回路ＢＦは、送信データＤＡのレベルをハイまたはロウに設定することができる。バッファ回路ＢＦには、レベルシフタＬＢ１、ＬＢ２、プリバッファＰＢ１、ＰＢ２および出力バッファＭＣ１、ＭＣ２が設けられている。出力バッファＭＣ１は、Ｐチャンネルトランジスタ、出力バッファＭＣ２は、Ｎチャンネルトランジスタを用いることができる。レベルシフタＬＢ１、ＬＢ２は、出力電圧のレベルを変換し、プリバッファＰＢ１、ＰＢ２を駆動することができる。例えば、レベルシフタＬＢ１、ＬＢ２は、入力電圧のレベルが電源電圧ＶＤＤ２で規定されている時に、出力電圧のレベルを電源電圧ＶＤＤで規定することができる。レベルシフタＬＢ１、ＬＢ２は差動入力を用いることができる。
【００１５】
出力バッファＭＣ１、ＭＣ２は互いに直列接続され、この直列回路は電源ラインＶＤＬとグランドラインＧＤＬとの間に接続されている。レベルシフタＬＢ１の出力はプリバッファＰＢ１の入力に接続され、プリバッファＰＢ１の出力は出力バッファＭＣ１のゲートに接続されている。レベルシフタＬＢ２の出力はプリバッファＰＢ２の入力に接続され、プリバッファＰＢ２の出力は出力バッファＭＣ２のゲートに接続されている。
【００１６】
電流回路１８Ａは、電源ラインＶＤＬにダミー電流ＤＩを流すことができる。電流回路１８Ａは、電源ラインＶＤＬとグランドラインＧＤＬとの間にバッファ回路ＢＦと並列に接続することができる。電流回路１８Ａは、差動クロックＣＬＫ、ＣＬＫＢとともに送信データＤＡが送信される前または差動クロックＣＬＫ、ＣＬＫＢとともに送信データＤＡが送信されている時に、バッファ回路ＢＦに流れるバッファ電流ＢＩと相補的にダミー電流ＤＩを流すことができる。電流回路１８Ａには、ＰチャンネルトランジスタＭＡ１、ＭＡ２およびＮチャンネルトランジスタＭＢ１、ＭＢ２が設けられている。
【００１７】
ＰチャンネルトランジスタＭＡ１、ＭＡ２およびＮチャンネルトランジスタＭＢ１、ＭＢ２はそれぞれ互いに直列接続され、ＰチャンネルトランジスタＭＡ１とＮチャンネルトランジスタＭＢ１の直列回路およびＰチャンネルトランジスタＭＡ２とＮチャンネルトランジスタＭＢ２の直列回路は、電源ラインＶＤＬとグランドラインＧＤＬとの間に並列接続されている。なお、電流回路１８Ａには、ＰチャンネルトランジスタとＮチャンネルトランジスタとの直列回路をＫ（Ｋは正の整数）個だけ設け、これらＫ個の直列回路を電源ラインＶＤＬとグランドラインＧＤＬとの間に並列接続するようにしてもよい。
【００１８】
レベルシフタＬＢ１Ａ、ＬＢ２Ａは、出力電圧のレベルを変換し、電流回路１８Ａを駆動することができる。レベルシフタＬＢ１Ａの反転出力はＰチャンネルトランジスタＭＡ１のゲートに接続されている。レベルシフタＬＢ１Ａの非反転出力はＮチャンネルトランジスタＭＢ１のゲートに接続されている。レベルシフタＬＢ２Ａの反転出力はＰチャンネルトランジスタＭＡ２のゲートに接続されている。レベルシフタＬＢ２Ａの非反転出力はＮチャンネルトランジスタＭＢ２のゲートに接続されている。なお、ＰチャンネルトランジスタとＮチャンネルトランジスタとの直列回路がＫ個だけ電流回路１８Ａに設けられている場合、それらの直列回路にそれぞれ応じてＫ個のレベルシフタを設けることができる。
【００１９】
そして、出力バッファＭＣ１、ＭＣ２の駆動力に応じて、電流回路１８ＡにおけるＰチャンネルトランジスタとＮチャンネルトランジスタとの直列回路の個数を調整することにより、電流回路１８Ａに流れるダミー電流ＤＩとバッファ回路ＢＦに流れるバッファ電流ＢＩとを等しくすることができる。
【００２０】
制御回路１４Ａは、電流回路１８Ａおよびバッファ回路ＢＦのスイッチング動作を制御することができる。制御回路１４Ａには、バッファ制御回路２１および電流制御回路２２が設けられている。バッファ制御回路２１は、送信データＤＡに設定されるレベルに基づいて、バッファ回路ＢＦのスイッチング動作を制御することができる。バッファ制御回路２１の出力は、レベルシフタＬＢ１、ＬＢ２の入力に接続されている。電流制御回路２２は、送信データＤＡに設定されるレベルまたは送信データＤＡの送信タイミングに基づいて、ダミー電流ＤＩを制御することができる。電流制御回路２２の出力は、バッファＢＰを介してレベルシフタＬＢ１Ａ、ＬＢ２Ａの入力に接続されている。電流制御回路２２は、各レベルシフタＬＢ１Ａ、ＬＢ２Ａを個別に駆動することができる。電流制御回路２２は、ダミー電流ＤＩをオンさせる場合、ダミーイネーブル信号ＭＥＮのレベルをハイ、ダミー電流ＤＩをオフさせる場合、ダミーイネーブル信号ＭＥＮのレベルをロウに設定することができる。
【００２１】
また、電源ラインＶＤＬとグランドラインＧＤＬとの間には容量Ｃ１が接続されている。容量Ｃ１は、半導体チップ１３Ａに形成されたオンチップコンデンサを用いることができる。
【００２２】
一方、半導体チップ１７には、データレシーバＲＩが形成されている。データレシーバＲＩの入力は、伝送線路ＤＡＬを介してバッファ回路ＢＦの出力に接続されている。伝送線路ＤＡＬは、プリント基板１０Ａのプリント配線を用いることができる。データレシーバＲＩには電源電圧ＶＤＤが供給される。また、半導体チップ１７において、データレシーバＲＩの電源側に寄生容量Ｃ２が形成され、データレシーバＲＩのグランド側に寄生容量Ｃ３が形成される。
【００２３】
また、パッケージ１２Ａには、寄生インダクタンスＬ２、Ｌ４、Ｌ６が形成され、パッケージ１６には、寄生インダクタンスＬ３、Ｌ５、Ｌ８が形成され、プリント基板１０Ａには、寄生インダクタンスＬ１、Ｌ７が形成されている。
電源電圧ＶＤＤは、寄生インダクタンスＬ１、Ｌ２を介して電源ラインＶＤＬに供給され、寄生インダクタンスＬ１、Ｌ３を介してデータレシーバＲＩに供給される。グランドラインＧＤＬは、寄生インダクタンスＬ６、Ｌ７を介して接地され、データレシーバＲＩは、寄生インダクタンスＬ８、Ｌ７を介して接地される。伝送線路ＤＡＬは、寄生インダクタンスＬ４を介してバッファ回路ＢＦに接続され、寄生インダクタンスＬ５を介してデータレシーバＲＩに接続される。
【００２４】
なお、図２のデータドライバＤＶＡの構成が図１の各データドライバＤＶ０〜ＤＶ７に適用された場合、電源電圧ＶＤＤは、クロックドライバ４およびデータドライバＤＶ０〜ＤＶ７に供給される。このため、寄生インダクタンスＬ１は、クロックドライバ４およびデータドライバＤＶ０〜ＤＶ７に共通である。また、クロックドライバ４およびデータドライバＤＶ０〜ＤＶ７は接地される。このため、寄生インダクタンスＬ７は、クロックドライバ４およびデータドライバＤＶ０〜ＤＶ７に共通である。
【００２５】
そして、バッファ回路ＢＦから送信データＤＡが送信される前は、バッファ制御回路２１によって出力バッファＭＣ１がオフされるとともに、出力バッファＭＣ２がオンされる。このため、送信データＤＡのレベルはロウに設定される。この時、バッファ回路ＢＦを介してバッファ電流ＢＩが流れない。
【００２６】
バッファ回路ＢＦから送信データＤＡが送信される時は、送信データＤＡの値に応じて出力バッファＭＣ１、ＭＣ２がオン／オフされる。この時、送信データＤＡのレベルをハイに設定する時は、バッファ制御回路２１によって出力バッファＭＣ１がオンされるとともに、出力バッファＭＣ２がオフされる。送信データＤＡのレベルをロウに設定する時は、バッファ制御回路２１によって出力バッファＭＣ１がオフされるとともに、出力バッファＭＣ２がオンされる。
【００２７】
送信データＤＡのレベルがロウの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れない。送信データＤＡのレベルがハイの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れる。このため、送信データＤＡのレベルが切り替わると、バッファ電流ＢＩが増減する。バッファ電流ＢＩは、電源電圧ＶＤＤから電源ラインＶＤＬを介して供給される。ここで、電源電圧ＶＤＤと電源ラインＶＤＬとの間には、寄生インダクタンスＬ１、Ｌ２がある。寄生インダクタンスＬ１、Ｌ２があると、そこを流れる電流変化に応じて寄生インダクタンスＬ１、Ｌ２に誘導起電力が発生し、電源電圧ＶＤＤに対する電源ラインＶＤＬの電源電圧ＶＤＤＩＯの追従性が低下する。
【００２８】
ここで、電源ラインＶＤＬとグランドラインＧＤＬとの間に容量Ｃ１を接続することで、電源電圧ＶＤＤＩＯの追従性の低下をある程度補償することができる。すなわち、電源電圧ＶＤＤから供給されるバッファ電流ＢＩが寄生インダクタンスＬ１、Ｌ２によって流れにくくなっている時に、容量Ｃ１からバッファ電流ＢＩを補うことができる。ただし、容量Ｃ１がバッファ電流ＢＩを十分に補うには、容量Ｃ１を大きくする必要があり、半導体チップ１３Ａのチップサイズの増大を招く。なお、容量Ｃ１をオンチップコンデンサとすることにより、容量Ｃ１を外付けする方法に比べて寄生インダクタンスを低減することができ、容量Ｃ１からバッファ電流ＢＩを効果的に供給することができる。
【００２９】
そこで、データドライバＤＶＡは、送信データＤＡに設定されるレベルに基づいてバッファ電流ＢＩを流す。この時、送信データＤＡが送信される前および送信データＤＡが送信されている間に、バッファ電流ＢＩの減少を補うようにダミー電流ＤＩを流すことができる。
【００３０】
すなわち、電流制御回路２２において、送信データＤＡのレベルがロウの時にダミーイネーブル信号ＭＥＮが立ち上げられる。この時、ＰチャンネルトランジスタＭＡ１、ＭＡ２およびＮチャンネルトランジスタＭＢ１、ＭＢ２がオンされ、電流回路１８Ａを介してダミー電流ＤＩが流れる。ダミー電流ＤＩの電流値とバッファ電流ＢＩの電流値は等しくすることができる。
【００３１】
一方、電流制御回路２２において、送信データＤＡのレベルがハイの時にダミーイネーブル信号ＭＥＮが立ち下げられる。この時、ＰチャンネルトランジスタＭＡ１、ＭＡ２およびＮチャンネルトランジスタＭＢ１、ＭＢ２がオフされ、電流回路１８Ａを介してダミー電流ＤＩが流れない。
【００３２】
これにより、バッファ電流ＢＩが流れていない時には、その代わりにダミー電流ＤＩを流すことができる。このため、送信データＤＡのレベルに依存することなく、電源電圧ＶＤＤから電源ラインＶＤＬに流れる電流を一定に保つことができ、寄生インダクタンスＬ１、Ｌ２による誘導起電力の発生を防止することができる。このため、送信データＤＡが送信されている時に、電源電圧ＶＤＤに対する電源電圧ＶＤＤＩＯの追従性を向上させることができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を低減することができる。また、データドライバＤＶＡに電流回路１８Ａを設けることにより、電流回路１８Ａを外付けする方法に比べて、寄生抵抗および寄生インダクタンスを低減することができる。
【００３３】
図３は、第１実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。なお、図３の例では、図２のデータドライバＤＶＡの構成が図１の各データドライバＤＶ０〜ＤＶ７に適用された時の図１のクロックドライバ４およびデータドライバＤＶ０〜ＤＶ７の出力波形を示した。図２の電流制御回路２２から出力されるダミーイネーブル信号ＭＥＮは、データドライバＤＶ０〜ＤＶ７ごとに設定することができる。図３の例では、各データドライバＤＶ０〜ＤＶ７のダミーイネーブル信号をＭＥＮ０〜ＭＥＮ７とした。
【００３４】
図３において、図２のデータドライバＤＶＡでは、クロック非送信期間ＨＫ１とクロック送信期間ＨＫ２が設けられている。クロック送信期間ＨＫ２では、差動クロックＣＬＫ、ＣＬＫＢが送信され、クロック非送信期間ＨＫ１では、差動クロックＣＬＫ、ＣＬＫＢが送信されない。また、図２のデータドライバＤＶＡでは、データ非送信期間ＨＤ１とデータ送信期間ＨＤ２が設けられている。データ送信期間ＨＤ２では、送信データＤＡ０〜ＤＡ７が送信され、データ非送信期間ＨＤ１では、送信データＤＡ０〜ＤＡ７が送信されない。
【００３５】
クロック非送信期間ＨＫ１において、図１のホストＨＴからコマンド信号ＣＭが送信されると、発振器２から発振信号ＳＣＯが出力され、ＤＬＬ回路３およびラッチ回路ＬＡ０〜ＬＡ７に入力される。ＤＬＬ回路３において、発振信号ＳＣＯの位相が９０°だけ遅延されることでＤＬＬ出力ＤＬＯが生成され、クロックドライバ４に入力される。クロックドライバ４において、ＤＬＬ出力ＤＬＯが反転されるとともに、ＤＬＬ出力ＤＬＯおよびその反転信号の位相が９０°だけ遅延されることで差動クロックＣＬＫ、ＣＬＫＢが生成され、クロック送信期間ＨＫ２に移行する。クロック送信期間ＨＫ２では、差動クロックＣＬＫ、ＣＬＫＢがクロックドライバ４からクロックレシーバ６に送信される。
【００３６】
一方、データ非送信期間ＨＤ１において、ホストＨＴから入力データＤＩ０〜ＤＩ７がラッチ回路ＬＡ０〜ＬＡ７にそれぞれ入力されると、発振信号ＳＣＯに従って入力データＤＩ０〜ＤＩ７がそれぞれラッチされ、データドライバＤＶ０〜ＤＶ７に出力される。そして、各データドライバＤＶ０〜ＤＶ７において、入力データＤＩ０〜ＤＩ７の電圧レベルが変換されることで送信データＤＡ０〜ＤＡ７が生成され、データ送信期間ＨＤ２に移行する。データ送信期間ＨＤ２では、送信データＤＡ０〜ＤＡ７が各データドライバＤＶ０〜ＤＶ７からデータレシーバＲＩ０〜ＲＩ７にそれぞれ送信される。
【００３７】
この時、送信データＤＡ０〜ＤＡ７は差動クロックＣＬＫ、ＣＬＫＢよりも位相を９０°だけ進ませることができる。これにより、送信データＤＡ０〜ＤＡ７の立ち上がりエッジと立ち下がりエッジとの間の中央で送信データＤＡ０〜ＤＡ７をサンプリングすることができ、送信データＤＡ０〜ＤＡ７の電圧レベルの判別精度を向上させることができる。
【００３８】
ここで、データ非送信期間ＨＤ１では、差動クロックＣＬＫ、ＣＬＫＢが送信される前に、ダミーイネーブル信号ＭＥＮ０〜ＭＥＮ７が立ち上げられる。この時、各データドライバＤＶ０〜ＤＶ７では、図２のバッファ電流ＢＩは流れないが、ダミー電流ＤＩが流れる。
【００３９】
また、データ送信期間ＨＤ２では、送信データＤＡのレベルがハイの時は、ダミーイネーブル信号ＭＥＮ０〜ＭＥＮ７が立ち下げられる。この時、各データドライバＤＶ０〜ＤＶ７では、図２のバッファ電流ＢＩは流れるが、ダミー電流ＤＩは流れない。一方、送信データＤＡのレベルがロウの時は、ダミーイネーブル信号ＭＥＮ０〜ＭＥＮ７が立ち上げられる。この時、各データドライバＤＶ０〜ＤＶ７では、図２のバッファ電流ＢＩは流れないが、ダミー電流ＤＩは流れる。
【００４０】
これにより、送信データＤＡ０〜ＤＡ７が送信される前および送信データＤＡ０〜ＤＡ７が送信されている間は、送信データＤＡ０〜ＤＡ７のレベルに依存することなく、電源電圧ＶＤＤから電源ラインＶＤＬに流れる電流を一定に保つことができる。このため、電源電圧ＶＤＤと電源ラインＶＤＬとの間に寄生インダクタンスＬ１、Ｌ２がある場合においても、データ送信期間ＨＤ２におけるバッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を低減することができる。この結果、各差動クロックＣＬＫ、ＣＬＫＢのデューティ比のずれを低減させたり、差動クロックＣＬＫ、ＣＬＫＢと送信データＤＡ０〜ＤＡ７との間のスキューを低減させたりすることができる。
【００４１】
なお、データ非送信期間ＨＤ１において、各データドライバＤＶ０〜ＤＶ７にダミー電流ＤＩが流れると、電源電圧ＶＤＤＩＯが一時的に低下する。この時、差動クロックＣＬＫ、ＣＬＫＢおよび送信データＤＡ０〜ＤＡ７は送信されない。このため、各差動クロックＣＬＫ、ＣＬＫＢのデューティ比のずれや、差動クロックＣＬＫ、ＣＬＫＢと送信データＤＡ０〜ＤＡ７との間のスキューは発生しない。
【００４２】
（第２実施形態）
図４は、第２実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。なお、図４の例では、図１のクロックドライバ４および図２の１個分のデータドライバＤＶＡの出力波形を示した。
【００４３】
図４において、図３のタイミングチャートと同様に、クロック非送信期間ＨＫ１、クロック送信期間ＨＫ２、データ非送信期間ＨＤ１およびデータ送信期間ＨＤ２が設けられている。そして、データ非送信期間ＨＤ１では、差動クロックＣＬＫ、ＣＬＫＢが送信される前に、ダミーイネーブル信号ＭＥＮが立ち上げられる。この時、図２のデータドライバＤＶＡでは、バッファ電流ＢＩは流れないが、ダミー電流ＤＩが流れる。この点は、図３のタイミングチャートと同様である。
【００４４】
ただし、図３の方法では、データ送信期間ＨＤ２において、送信データＤＡのレベルがロウの時は、ダミーイネーブル信号ＭＥＮが常に立ち上げられる。この時、各データドライバＤＶ０〜ＤＶ７では、図２のバッファ電流ＢＩは流れないが、ダミー電流ＤＩは常に流れる。これに対して、図４の方法では、データ送信期間ＨＤ２において、送信データＤＡのロウレベルがＮ（Ｎは２以上の整数）回以上連続した時に、その最後のロウレベルの期間にダミーイネーブル信号ＭＥＮが立ち上げられる。
【００４５】
例えば、Ｎ＝３２であるとすると、送信データＤＡのロウレベルが３回だけ連続した時はダミーイネーブル信号ＭＥＮはロウレベルに維持される。一方、送信データＤＡのロウレベルが５０回連続した時は、送信データＤＡのロウレベルの１〜３１回目では、ダミーイネーブル信号ＭＥＮはロウレベルに維持され、送信データＤＡのロウレベルの３２回目では、ダミーイネーブル信号ＭＥＮはハイレベルに設定される。
【００４６】
ここで、送信データＤＡのロウレベルが短時間継続した後に送信データＤＡが立ち上がった場合は、送信データＤＡの前回の立ち上がりにより電源ラインＶＤＬに流れた電流は、送信データＤＡの今回の立ち上がり時にもある程度残存させることができる。このため、送信データＤＡの今回の立ち上がりでの電源ラインＶＤＬに流れる電流の急激な増大を防止することができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を抑制することができる。この時、送信データＤＡがロウレベルであっても、ダミーイネーブル信号ＭＥＮをロウレベルに維持し、ダミー電流ＤＩを流さないようにすることにより、消費電流の増大を抑制することができる。
【００４７】
一方、送信データＤＡのロウレベルが長時間継続した後に送信データＤＡが立ち上がった場合は、送信データＤＡの前回の立ち上がりにより電源ラインＶＤＬに流れた電流は、送信データＤＡの今回の立ち上がり時にはほとんど残存しない。このため、送信データＤＡのロウレベルが長時間継続した後の最後のロウレベル期間にダミーイネーブル信号ＭＥＮを立ち上げ、ダミー電流ＤＩが流れるようにする。これにより、送信データＤＡの今回の立ち上がりでの電源ラインＶＤＬに流れる電流の急激な増大を防止することができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を抑制することができる。
【００４８】
なお、送信データＤＡのロウレベルの連続回数を監視するために、図２のデータドライバＤＶＡにカウンタを設けるようにしてもよい。
【００４９】
（第３実施形態）
図５は、第３実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。なお、図５の例では、図１のクロックドライバ４および図２の１個分のデータドライバＤＶＡの出力波形を示した。
図５において、図４のタイミングチャートと同様に、クロック非送信期間ＨＫ１、クロック送信期間ＨＫ２、データ非送信期間ＨＤ１およびデータ送信期間ＨＤ２が設けられている。そして、データ非送信期間ＨＤ１では、差動クロックＣＬＫ、ＣＬＫＢが送信される前に、ダミーイネーブル信号ＭＥＮが立ち上げられる。この時、図２のデータドライバＤＶＡでは、バッファ電流ＢＩは流れないが、ダミー電流ＤＩが流れる。この点は、図４のタイミングチャートと同様である。
【００５０】
ただし、図４の方法では、データ送信期間ＨＤ２において、送信データＤＡのロウレベルがＮ回以上連続した時に、その最後のロウレベルの期間にダミーイネーブル信号ＭＥＮが立ち上げられる。これに対して、図５の方法では、データ送信期間ＨＤ２においては、ダミーイネーブル信号ＭＥＮが常にロウレベルに維持され、ダミー電流ＤＩが流れることはない。
【００５１】
ここで、データ送信期間ＨＤ２では、各差動クロックＣＬＫ、ＣＬＫＢは、ロウレベルとハイレベルを交互に繰り返す。そして、電源電圧ＶＤＤは図２のデータドライバＤＶＡだけでなく図１のクロックドライバ４にも供給され、寄生インダクタンスＬ１、Ｌ２はデータドライバＤＶＡおよびクロックドライバ４で共通である。このため、データ送信期間ＨＤ２では、送信データＤＡがロウレベルを維持している場合においても、寄生インダクタンスＬ１、Ｌ２にある程度電流が流れる。このため、クロック送信期間ＨＫ２に送信データＤＡが立ち上がる場合は、クロック非送信期間ＨＫ１に送信データＤＡが立ち上がる場合に比べて、電源ラインＶＤＬの電流変化の急峻性を小さくすることができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を抑制することができる。このため、データ送信期間ＨＤ２では、送信データＤＡがロウレベルであっても、ダミーイネーブル信号ＭＥＮを常にロウレベルに維持し、ダミー電流ＤＩを常に流さないようにすることにより、消費電流の増大を抑制することができる。
【００５２】
一方、データ非送信期間ＨＤ１からデータ送信期間ＨＤ２に移行する時に送信データＤＡが立ち上がる場合は、それ以前には各差動クロックＣＬＫ、ＣＬＫＢのレベルは一定に維持され、寄生インダクタンスＬ１、Ｌ２に電流が流れない。このため、データ非送信期間ＨＤ１からデータ送信期間ＨＤ２に移行する時に送信データＤＡが立ち上がる場合は、電源ラインＶＤＬの電流変化の急峻性が大きくなる。このため、データ非送信期間ＨＤ１からデータ送信期間ＨＤ２に移行する時に送信データＤＡが立ち上がる場合は、送信データＤＡが立ち上がる前にダミーイネーブル信号ＭＥＮを立ち上げ、ダミー電流ＤＩが流れるようにする。これにより、データ非送信期間ＨＤ１からデータ送信期間ＨＤ２に移行する時に送信データＤＡの立ち上がりでの電源ラインＶＤＬに流れる電流の急激な増大を防止することができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を抑制することができる。
【００５３】
（第４実施形態）
図６は、第４実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。
図６の構成では、図２のプリント基板１０Ａの代わりにプリント基板１０Ｂが設けられている。プリント基板１０Ｂには、図２のパッケージ１２Ａの代わりにパッケージ１２Ｂが実装されている。パッケージ１２Ｂには、半導体チップ１３Ｂが封止されている。
【００５４】
半導体チップ１３Ｂには、データドライバＤＶＡの代わりにデータドライバＤＶＢが形成されている。データドライバＤＶＢには、図２の制御回路１４Ａ、レベルシフタＬＢ１Ａ、ＬＢ２Ａおよび電流回路１８Ａの代わりに制御回路１４Ｂ、レベルシフタＬＢ１Ｂ、ＬＢ２Ｂおよび電流回路１８Ｂが設けられている。
【００５５】
電流回路１８Ｂは、電源ラインＶＤＬにダミー電流ＤＩを流すことができる。電流回路１８Ｂは、電源ラインＶＤＬとグランドラインＧＤＬとの間にバッファ回路ＢＦと並列に接続することができる。電流回路１８Ｂは、バッファ回路ＢＦに流れるバッファ電流ＢＩと相補的にダミー電流ＤＩを流すことができる。電流回路１８Ｂには、ＮチャンネルトランジスタＭＡ１１〜ＭＡ１４、ＭＢ１１〜ＭＢ１４が設けられている。
【００５６】
ＮチャンネルトランジスタＭＡ１１〜ＭＡ１４とＮチャンネルトランジスタＭＢ１１〜ＭＢ１４はそれぞれ互いに直列接続され、これらの直列回路は電源ラインＶＤＬとグランドラインＧＤＬとの間に接続されている。これらの直列回路と電源ラインＶＤＬとの間に抵抗Ｒを接続してもよい。抵抗Ｒを接続することで、電流回路１８Ｂのリニアリティを向上させることができる。
【００５７】
レベルシフタＬＢ１Ｂ、ＬＢ２Ｂは、出力電圧のレベルを変換し、電流回路１８Ｂを駆動することができる。レベルシフタＬＢ１Ｂは１入力１出力、レベルシフタＬＢ２Ｂは１入力４出力とすることができる。レベルシフタＬＢ１Ｂの出力はＮチャンネルトランジスタＭＡ１１〜ＭＡ１４のゲートに共通に接続されている。レベルシフタＬＢ２Ｂの出力はＮチャンネルトランジスタＭＢ１１〜ＭＢ１４に別個に接続されている。
【００５８】
制御回路１４Ｂは、電流回路１８Ｂおよびバッファ回路ＢＦのスイッチング動作を制御することができる。制御回路１４Ｂには、バッファ制御回路３１、電流制御回路３２およびスルーレート制御回路３３が設けられている。バッファ制御回路３１は、送信データＤＡに設定される電圧レベルに基づいて、バッファ回路ＢＦのスイッチング動作を制御することができる。バッファ制御回路３１の出力は、レベルシフタＬＢ１、ＬＢ２の入力に接続されている。電流制御回路３２は、送信データＤＡに設定される電圧レベルまたは送信データＤＡの送信タイミングに基づいて、ダミー電流ＤＩを制御することができる。電流制御回路３２の出力は、バッファＢＰ１を介してレベルシフタＬＢ１Ｂの入力に接続されている。電流制御回路３２は、ダミー電流ＤＩをオンさせる場合、ダミーイネーブル信号ＭＥＮのレベルをハイ、ダミー電流ＤＩをオフさせる場合、ダミーイネーブル信号ＭＥＮのレベルをロウに設定することができる。スルーレート制御回路３３は、ダミー電流ＤＩのスルーレートを制御することができる。スルーレート制御回路３３の出力は、バッファＢＰ２を介してレベルシフタＬＢ２Ｂの入力に接続されている。スルーレート制御回路３３は、スルーレートを制御する場合、スルーレート制御信号ＭＳＲによりＮチャンネルトランジスタＭＢ１１〜ＭＢ１４がオンする個数を指定することができる。なお、図６の構成では、スルーレート制御信号ＭＳＲによりスルーレートだけでなくダミー電流ＤＩの大きさも制御することができる。図６の構成では、スルーレートおよびダミー電流ＤＩの大きさを４段階に制御することができる。
【００５９】
そして、バッファ回路ＢＦから送信データＤＡが送信される前は、バッファ制御回路３１によって出力バッファＭＣ１がオフされるとともに、出力バッファＭＣ２がオンされる。このため、送信データＤＡのレベルはロウに設定される。この時、バッファ回路ＢＦを介してバッファ電流ＢＩが流れない。
【００６０】
バッファ回路ＢＦから送信データＤＡが送信される時は、出力バッファＭＣ１、ＭＣ２がオン／オフされる。この時、送信データＤＡのレベルをハイに設定する時は、バッファ制御回路３１によって出力バッファＭＣ１がオンされるとともに、出力バッファＭＣ２がオフされる。送信データＤＡのレベルをロウに設定する時は、バッファ制御回路３１によって出力バッファＭＣ１がオフされるとともに、出力バッファＭＣ２がオンされる。
【００６１】
送信データＤＡのレベルがロウの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れない。送信データＤＡのレベルがハイの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れる。この時、送信データＤＡが送信される前および送信データＤＡが送信されている間において、バッファ電流ＢＩが流れない時にダミー電流ＤＩを流すことができる。
【００６２】
ここで、ダミー電流ＤＩが流れる時のスルーレートを制御するため、スルーレート制御回路３３からスルーレート制御信号ＭＳＲが出力される。スルーレート制御信号ＭＳＲによって４個のＮチャンネルトランジスタＭＢ１１〜ＭＢ１４のうちの１個以上のＮチャンネルトランジスタがオンされる。
【００６３】
また、電流制御回路３２において、送信データＤＡのレベルがロウの時にダミーイネーブル信号ＭＥＮが立ち上げられる。この時、ＮチャンネルトランジスタＭＡ１１〜ＭＡ１４がオンされ、電流回路１８Ｂを介してダミー電流ＤＩが流れる。
【００６４】
一方、電流制御回路３２において、送信データＤＡのレベルがハイの時にダミーイネーブル信号ＭＥＮが立ち下げられる。この時、ＮチャンネルトランジスタＭＡ１１〜ＭＡ１４がオフされ、電流回路１８Ｂを介してダミー電流ＤＩが流れない。
【００６５】
これにより、バッファ電流ＢＩが流れていない時には、ダミー電流ＤＩのスルーレートを調整しつつ、バッファ電流ＢＩの代わりにダミー電流ＤＩを流すことができる。このため、電源電圧ＶＤＤと電源ラインＶＤＬとの間に寄生インダクタンスＬ１、Ｌ２がある場合においても、寄生インダクタンスＬ１、Ｌ２による誘導起電力の発生を抑制することができ、バッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を低減することができる。
【００６６】
なお、図６のデータドライバＤＶＢは図１の各データドライバＤＶ０〜ＤＶ７に適用することができる。この時、各データドライバＤＶ０〜ＤＶ７のダミーイネーブル信号ＭＥＮ０〜ＭＥＮ７は、図３の方法で設定するようにしてもよいし、図４の方法で設定するようにしてもよいし、図５の方法で設定するようにしてもよい。スルーレート制御信号ＭＳＲは、データ送信期間ＨＤ２は一定値を維持することができる。
【００６７】
（第５実施形態）
図７は、第５実施形態に係るデータ送信装置に用いられる送信インターフェース回路の概略構成を示すブロック図である。
図７の構成では、図２のプリント基板１０Ａの代わりにプリント基板１０Ｃが設けられている。プリント基板１０Ｃには、図２のパッケージ１２Ａの代わりにパッケージ１２Ｃが実装されている。パッケージ１２Ｃには、半導体チップ１３Ｃが封止されている。
【００６８】
半導体チップ１３Ｃには、データドライバＤＶＡの代わりにデータドライバＤＶＣが形成されている。データドライバＤＶＣには、図２の制御回路１４Ａ、レベルシフタＬＢ１Ａ、ＬＢ２Ａおよび電流回路１８Ａの代わりに制御回路１４Ｃが設けられている。
【００６９】
制御回路１４Ｃは、バッファ回路ＢＦのスイッチング動作を制御することができる。制御回路１４Ｃには、バッファ制御回路４１およびプレ制御回路４２が設けられている。バッファ制御回路４１は、送信データＤＡに設定されるレベルに基づいて、バッファ回路ＢＦのスイッチング動作を制御することができる。バッファ制御回路４１の出力は、レベルシフタＬＢ１、ＬＢ２の入力に接続されている。プレ制御回路４２は、送信データＤＡの送信前にバッファ回路ＢＦをＭ（Ｍは２以上の整数）回だけスイッチングさせることができる。プレ制御回路４２の出力は、レベルシフタＬＢ１、ＬＢ２の入力に接続されている。
【００７０】
そして、バッファ回路ＢＦから送信データＤＡが送信される前は、プレ制御回路４２によって出力バッファＭＣ１、ＭＣ２が交互にオン／オフされる。このため、送信データＤＡのレベルはロウとハイを交互に繰り返す。この時、送信データＤＡのレベルがロウの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れない。送信データＤＡのレベルがハイの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れる。
【００７１】
ここで、送信データＤＡが送信される前は、図１の差動クロックＣＬＫ、ＣＬＫＢが送信されない。このため、送信データＤＡが送信される前に送信データＤＡのレベルがロウとハイを交互に繰り返した場合においても、データレシーバＲＩ側で送信データＤＡとして受信されない。
【００７２】
バッファ回路ＢＦから送信データＤＡが送信される時は、バッファ制御回路４１によって出力バッファＭＣ１、ＭＣ２がオン／オフされる。この時、送信データＤＡのレベルをハイに設定する時は、バッファ制御回路４１によって出力バッファＭＣ１がオンされるとともに、出力バッファＭＣ２がオフされる。送信データＤＡのレベルをロウに設定する時は、バッファ制御回路４１によって出力バッファＭＣ１がオフされるとともに、出力バッファＭＣ２がオンされる。この時、送信データＤＡのレベルがロウの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れない。送信データＤＡのレベルがハイの時はバッファ回路ＢＦを介してバッファ電流ＢＩが流れる。
【００７３】
ここで、送信データＤＡが送信される時は、図１の差動クロックＣＬＫ、ＣＬＫＢが送信される。このため、送信データＤＡが送信される時には、データレシーバＲＩ側で送信データＤＡとして受信される。
【００７４】
これにより、送信データＤＡが差動クロックＣＬＫ、ＣＬＫＢとともに送信される前にバッファ電流ＢＩを流すことができ、送信データＤＡが差動クロックＣＬＫ、ＣＬＫＢとともに送信される時に電源電圧ＶＤＤから電源ラインＶＤＬに流れる電流が急激に変化するのを防止することができる。このため、電源電圧ＶＤＤと電源ラインＶＤＬとの間に寄生インダクタンスＬ１、Ｌ２がある場合においても、送信データＤＡが差動クロックＣＬＫ、ＣＬＫＢとともに送信される時のバッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を低減することができる。
【００７５】
図８は、第５実施形態に係るデータ送信装置の各部の波形を示すタイミングチャートである。なお、図８の例では、図７のデータドライバＤＶＣの構成が図１の各データドライバＤＶ０〜ＤＶ７に適用された時の図１のクロックドライバ４およびデータドライバＤＶ０〜ＤＶ７の出力波形を示した。
図８において、図３のタイミングチャートと同様に、クロック非送信期間ＨＫ１、クロック送信期間ＨＫ２、データ非送信期間ＨＤ１およびデータ送信期間ＨＤ２が設けられている。データ非送信期間ＨＤ１において、図３の方法では、電流回路１８Ａを介してダミー電流ＤＩが流れる。これに対して、図８の方法では、データ非送信期間ＨＤ１において、バッファ回路ＢＦを介してバッファ電流ＢＩが流れる。
【００７６】
データ非送信期間ＨＤ１において、バッファ電流ＢＩを流すために、送信データＤＡ０〜ＤＡ７のレベルのロウとハイが交互に繰り返される。この時、差動クロックＣＬＫ、ＣＬＫＢは送信されない。このため、送信データＤＡ０〜ＤＡ７のレベルのロウとハイが交互に繰り返された場合においても、データ受信装置５が送信データＤＡ０〜ＤＡ７を取り込まないようにすることができる。
【００７７】
これにより、送信データＤＡ０〜ＤＡ７が送信される前にバッファ電流ＢＩを流すことができ、送信データＤＡが送信される時に電源電圧ＶＤＤから電源ラインＶＤＬに流れる電流が急激に変化するのを防止することができる。このため、電源電圧ＶＤＤと電源ラインＶＤＬとの間に寄生インダクタンスＬ１、Ｌ２がある場合においても、データ送信期間ＨＤ２におけるバッファ回路ＢＦのスイッチング動作に起因する電源電圧ＶＤＤＩＯの変動を低減することができる。この結果、各差動クロックＣＬＫ、ＣＬＫＢのデューティ比のずれを低減させたり、差動クロックＣＬＫ、ＣＬＫＢと送信データＤＡ０〜ＤＡ７との間のスキューを低減させたりすることができる。
【００７８】
なお、データ非送信期間ＨＤ１において、送信データＤＡ０〜ＤＡ７のレベルがロウとハイを交互に繰り返すと、特に、送信データＤＡ０〜ＤＡ７の１発目の立ち上がりでは電源電圧ＶＤＤＩＯの大きな低下が発生する。この時、差動クロックＣＬＫ、ＣＬＫＢは送信されておらず、各差動クロックＣＬＫ、ＣＬＫＢのデューティ比のずれや、差動クロックＣＬＫ、ＣＬＫＢと送信データＤＡ０〜ＤＡ７との間のスキューは発生しない。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１  データ送信装置、２  発振器、３  ＤＬＬ回路、４  クロックドライバ、ＬＡ０〜ＬＡ７  ラッチ回路、ＤＶ０〜ＤＶ７  データドライバ、５  データ受信装置、６  クロックレシーバ、ＲＩ０〜ＲＩ７  データレシーバ
【図１】
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【図２】
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【図３】
2018082328.tif 000005
【図４】
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【図５】
2018082328.tif 000007
【図６】
2018082328.tif 000008
【図７】
2018082328.tif 000009
【図８】
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