(57)【要約】【課題】面積が低減されたデコーダを提供する。【解決手段】デコーダは、逆離散コサイン変換（ＩＤＣＴ）回路を有する。ＩＤＣＴ回路は乗算回路を有する。乗算回路は、第１電流と第２電流を乗算する演算回路と、第１電流を生成する電流生成回路と、電流生成回路が使用する参照電流を生成するデジタル−アナログ変換回路を有する。電流生成回路は、第１、第２トランジスタを備えるカレントミラー回路（ＣＭ回路）、第３トランジスタ、電流の出力を制御するスイッチ、第１および第２メモリ回路を有する。第１トランジスタのドレインにＣＭ回路の参照電流が入力され、第２トランジスタのドレインから参照電流をコピーした電流が出力される。第３トランジスタのドレインは第２トランジスタのドレインと電気的に接続されている。スイッチは第１電流の出力を制御する。【選択図】図７
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【特許請求の範囲】
【請求項１】
映像データを伸長するデコーダであって、
前記デコーダは、逆離散コサイン変換回路を有し、
前記逆離散コサイン変換回路は乗算回路を有し、
前記乗算回路は、
第１電流と第２電流を乗算する演算回路と、
前記第１電流を生成する電流生成回路と、
デジタルデータをアナログ変換して、参照電流を生成するデジタル−アナログ変換回路と、
を有し、
前記電流生成回路は、
第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、
第３トランジスタと、
第１メモリ回路と、
第２メモリ回路と、
スイッチと、
前記第１電流を出力するための出力端子と、
を有し、
前記第２トランジスタのゲートには前記第１メモリ回路が記憶している第１電圧が入力され、
前記第３トランジスタのゲートには前記第２メモリ回路が記憶している第２電圧が入力され、
前記第１トランジスタの第１端子および前記第２トランジスタの第１端子には第３電圧が入力され、
前記第３トランジスタの第１端子には第４電圧が入力され、
前記第１トランジスタの第２端子には前記参照電流が入力され、
前記第２トランジスタの第２端子と前記第３トランジスタの第２端子とは互いに電気的に接続され、
前記スイッチは前記第２トランジスタの第２端子と前記出力端子との電気的接続を制御するデコーダ。
【請求項２】
請求項１において、
前記第１メモリ回路は第１容量素子および第４トランジスタを有し、
前記第１容量素子は前記第２トランジスタのゲートに電気的に接続され、
前記第２メモリ回路は第２容量素子および第５トランジスタを有し、
前記第２容量素子は前記第３トランジスタのゲートに電気的に接続され、
前記第４トランジスタによって前記第２トランジスタのゲートは電気的浮遊状態にされ、
前記第５トランジスタによって前記第３トランジスタのゲートは電気的浮遊状態にされ、
前記第４トランジスタのチャネル形成領域、および前記第５トランジスタのチャネル形成領域は酸化物半導体を有するデコーダ。
【請求項３】
請求項２において、
前記第５トランジスタの第１端子は前記第３トランジスタのゲートに電気的に接続され、
前記第５トランジスタの第２端子は前記第３トランジスタの第２端子に電気的に接続されているデコーダ。
【請求項４】
請求項２又は３において、
前記第４トランジスタの第１端子は前記第１トランジスタのゲートに電気的に接続され、
前記第４トランジスタの第２端子は前記第２トランジスタのゲートに電気的に接続されているデコーダ。
【請求項５】
請求項２又は３において、
前記第４トランジスタの第１端子は前記第１トランジスタの第２端子に電気的に接続され、
前記第４トランジスタの第２端子は前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに電気的に接続されているデコーダ。
【請求項６】
映像データを圧縮するエンコーダであって、
前記エンコーダは、離散コサイン変換回路を有し、
前記離散コサイン変換回路は、乗算回路を有し、
乗算回路は、
第１電流と第２電流を乗算する演算回路と、
前記第１電流を生成する電流生成回路と、
デジタルデータをアナログ変換し参照電流を生成するデジタル−アナログ変換回路と、
を有し、
前記電流生成回路は、
第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、
第３トランジスタと、
第１メモリ回路と、
第２メモリ回路と、
スイッチと、
前記第１電流を出力するための出力端子と、
を有し、
前記第２トランジスタのゲートには前記第１メモリ回路が記憶している第１電圧が入力され、
前記第３トランジスタのゲートには前記第２メモリ回路が記憶している第２電圧が入力され、
前記第１トランジスタの第１端子および前記第２トランジスタの第１端子には第３電圧が入力され、
前記第３トランジスタの第１端子には第４電圧が入力され、
前記第１トランジスタの第２端子には前記参照電流が入力され、
前記第２トランジスタの第２端子と前記第３トランジスタの第２端子とは互いに電気的に接続され、
前記スイッチは前記第２トランジスタの第２端子と前記出力端子との電気的接続を制御するエンコーダ。
【請求項７】
請求項６において、
前記第１メモリ回路は第１容量素子および第４トランジスタを有し、
前記第１容量素子は前記第２トランジスタのゲートに電気的に接続され、
前記第２メモリ回路は第２容量素子および第５トランジスタを有し、
前記第２容量素子は前記第３トランジスタのゲートに電気的に接続され、
前記第４トランジスタによって前記第２トランジスタのゲートは電気的浮遊状態にされ、
前記第５トランジスタによって前記第３トランジスタのゲートは電気的浮遊状態にされ、
前記第４トランジスタのチャネル形成領域、および前記第５トランジスタのチャネル形成領域は酸化物半導体を有するエンコーダ。
【請求項８】
請求項７において、
前記第５トランジスタの第１端子は前記第３トランジスタのゲートに電気的に接続され、
前記第５トランジスタの第２端子は前記第３トランジスタの第２端子に電気的に接続されているエンコーダ。
【請求項９】
請求項７又は８において、
前記第４トランジスタの第１端子は前記第１トランジスタのゲートに電気的に接続され、
前記第４トランジスタの第２端子は前記第２トランジスタのゲートに電気的に接続されているエンコーダ。
【請求項１０】
請求項７又は８において、
前記第４トランジスタの第１端子は前記第１トランジスタの第２端子に電気的に接続され、
前記第４トランジスタの第２端子は前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに電気的に接続されているエンコーダ。
【請求項１１】
請求項１乃至６の何れか１項に記載のデコーダを有するテレビジョン受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態は、エンコーダ、デコーダ、およびテレビジョン受信装置に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
ＣＭＯＳ回路の基本的な電流源回路はカレントミラーで構成することができる。カレントソース回路（吐き出し電流源）には、ｐチャネル型トランジスタで構成されるカレントミラー回路を用いることができ、カレントシンク回路（吸い込み電流源）には、ｎチャネル型トランジスタで構成されるカレントミラー回路を用いることができる。
【０００３】
例えば、特許文献１には、ＰＭＯＳカレントミラー回路で設定されたソース電流と、ＮＭＯＳカレントミラー回路で設定されたシンク電流を選択して出力でき、かつ入力信号によって出力電流の大きさを変化できる電流増幅回路が開示されている。
【０００４】
チャネル形成領域が酸化物半導体でなるトランジスタ（以下、ＯＳトランジスタ、または金属酸化物半導体トランジスタと呼ぶ。）のオフ電流が極めて小さいという特性を利用して、様々な半導体装置が提案されている。例えば、特許文献２には、ＯＳトランジスタを有する放送システムの送信装置、受信装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２６３９０号公報
【特許文献２】米国特許出願公開第２０１６／０２９５１５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一形態の課題は、回路面積を低減すること、消費電力を低減すること、又はパワーゲーティングを可能にすること等である。
【０００７】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００８】
（１）本発明の一形態は、映像データを伸長するデコーダであって、デコーダは、逆離散コサイン変換回路を有し、逆離散コサイン変換回路は乗算回路を有し、乗算回路は、第１電流と第２電流を乗算する演算回路と、第１電流を生成する電流生成回路と、デジタルデータをアナログ変換して、参照電流を生成するデジタル−アナログ変換回路とを有し、電流生成回路は、第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、第３トランジスタと、第１メモリ回路と、第２メモリ回路と、スイッチと、第１電流を出力するための出力端子とを有し、第２トランジスタのゲートには第１メモリ回路が記憶している第１電圧が入力され、第３トランジスタのゲートには第２メモリ回路が記憶している第２電圧が入力され、第１トランジスタの第１端子および第２トランジスタの第１端子には第３電圧が入力され、第３トランジスタの第１端子には第４電圧が入力され、第１トランジスタの第２端子には参照電流が入力され、第２トランジスタの第２端子と第３トランジスタの第２端子とは互いに電気的に接続され、スイッチは第２トランジスタの第２端子と出力端子との電気的接続を制御する。
【０００９】
（２）本発明の一形態は、映像データを圧縮するエンコーダであって、エンコーダは、離散コサイン変換回路を有し、離散コサイン変換回路は乗算回路を有し、乗算回路は、第１電流と第２電流を乗算する演算回路と、第１電流を生成する電流生成回路と、デジタルデータをアナログ変換して、参照電流を生成するデジタル−アナログ変換回路とを有し、電流生成回路は、第１トランジスタおよび第２トランジスタを有するカレントミラー回路と、第３トランジスタと、第１メモリ回路と、第２メモリ回路と、スイッチと、第１電流を出力するための出力端子とを有し、第２トランジスタのゲートには第１メモリ回路が記憶している第１電圧が入力され、第３トランジスタのゲートには第２メモリ回路が記憶している第２電圧が入力され、第１トランジスタの第１端子および第２トランジスタの第１端子には第３電圧が入力され、第３トランジスタの第１端子には第４電圧が入力され、第１トランジスタの第２端子には参照電流が入力され、第２トランジスタの第２端子と第３トランジスタの第２端子とは互いに電気的に接続され、スイッチは第２トランジスタの第２端子と出力端子との電気的接続を制御する。
【００１０】
（３）形態（１）または（２）に係る第１メモリ回路は、第１容量素子および第４トランジスタを有し、第１容量素子は第２トランジスタのゲートに電気的に接続され、第２メモリ回路は第２容量素子および第５トランジスタを有し、第２容量素子は第３トランジスタのゲートに電気的に接続され、第４トランジスタによって第２トランジスタのゲートは電気的浮遊状態にされ、第５トランジスタによって第３トランジスタのゲートは電気的浮遊状態にされ、第４トランジスタのチャネル形成領域、および第５トランジスタのチャネル形成領域は酸化物半導体を有する。
【００１１】
（４）本発明の一形態は、形態（１）に係るデコーダを有するテレビジョン受信装置である。
【００１２】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
【００１３】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００１４】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【００１５】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１６】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子や第４端子と呼ぶ場合がある。
【００１７】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１８】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【００２０】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【発明の効果】
【００２１】
本発明の一形態は、回路面積を低減すること、消費電力を低減すること、またはパワーゲーティングを行うこと等が可能である。
【００２２】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２３】
【図１】放送システムの構成例を示すブロック図。
【図２】放送システムによるデータ伝送の一例を示す模式図。
【図３】ＡーＤ：受信装置の構成例を示す模式図。
【図４】医療現場における映像配信システムの構成例を示す図。
【図５】エンコーダの構成例を示すブロック図。
【図６】デコーダの構成例を示すブロック図。
【図７】Ａ：乗算回路の構成例を示すブロック図。Ｂ：電流生成回路の構成例を示す回路図。
【図８】Ａ−Ｅ：図７Ｂに示す電流生成回路の動作例を示す回路図。
【図９】図７Ａに示す乗算回路の動作例を示すタイミングチャート。
【図１０】乗算回路の構成例を示す回路図。
【図１１】乗算回路の構成例を示す回路図。
【図１２】図１１に示す乗算回路の動作例を示すタイミングチャート。
【図１３】乗算回路の構成例を示す回路図。
【図１４】乗算回路の構成例を示す回路図。
【図１５】乗算回路の構成例を示す回路図。
【図１６】乗算回路の構成例を示す断面図。
【図１７】ＯＳトランジスタの構成例を示す断面図。
【図１８】ＯＳトランジスタの構成例を示す断面図。
【図１９】ＯＳトランジスタの構成例を示す断面図。
【図２０】ＯＳトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【００２４】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２６】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２７】
また、ブロック図において、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。この場合も本発明の一形態である。また、複数の回路ブロックで別々の機能を実現するように示していても、実際の回路ブロックにおいては同じ回路ブロック内で複数の機能を実現しうるように設けられている場合もある。この場合も本発明の一形態である。
【００２８】
〔実施の形態１〕
本実施の形態では、放送システム、および放送システムを構成する半導体装置等について説明する。
【００２９】
＜＜放送システム＞＞
図１は、放送システムの構成例を模式的に示すブロック図である。図１に示す放送システム１００は、カメラ１１０、送信装置１１５、受信装置１２０および表示装置１２５を有する。カメラ１１０はイメージセンサ１１１および画像処理装置１１２を有する。送信装置１１５はエンコーダ１１６および変調器１１７を有する。受信装置１２０は復調器１２１およびデコーダ１２２を有する。表示装置１２５は、画像処理装置１２６および表示部１２７を有する。
【００３０】
カメラ１１０が８Ｋ映像を撮影が可能である場合、イメージセンサ１１１は、８Ｋのカラー画像を撮像可能な画素数を有する。例えば、１画素が１つの赤用（Ｒ）サブ画素、２つの緑用（Ｇ）サブ画素、および１つの青用（Ｂ）サブ画素でなる場合、イメージセンサ１１１は、７６８０×４３２０×４［Ｒ、Ｇ＋Ｇ、Ｂ］の画素を少なくとも有する。４Ｋ用のカメラであれば、イメージセンサ１１１の画素数は、少なくとも３８４０×２１６０×４であり、２Ｋ用のカメラであれば、画素数は少なくとも１９２０×１０８０×４である。
【００３１】
イメージセンサ１１１からＲａｗデータ１５０が出力される。画像処理装置１１２は、Ｒａｗデータ１５０に画像処理（ノイズ除去、補間処理など）を施し、映像データ１５１を生成する。映像データ１５１は送信装置１１５に出力される。
【００３２】
送信装置１１５は、映像データ１５１を処理して、放送帯域に適合する放送信号（搬送波）１５３を生成する。送信するデータ量を減らすために、エンコーダ１１６は映像データ１５１を処理し、符号化データ１５２を生成する。エンコーダ１１６は、映像データ１５１を符号化する処理、映像データ１５１に放送制御用データ（例えば認証用のデータ）を付加する処理、暗号化処理、スクランブル処理（スペクトラム拡散のためのデータ並び替え処理）等を行う。
【００３３】
変調器１１７は符号化データ１５２をＩＱ変調（直交位相振幅変調）することで、放送信号１５３を生成し、出力する。放送信号１５３は、Ｉ（同位相）成分とＱ（直交位相）成分の情報を持つ複合信号である。ＴＶ放送局は、映像データ１５１の取得、および放送信号１５３の供給を担う。
【００３４】
放送信号１５３は受信装置１２０で受信される。受信装置１２０は、放送信号１５３を表示装置１２５で表示可能な映像データ１５４に変換する。復調器１２１は、放送信号１５３を復調して、Ｉ信号、Ｑ信号の２つのアナログ信号に分解する。
【００３５】
デコーダ１２２は、Ｉ信号およびＱ信号をデジタル信号に変換する。デコーダ１２２は、デジタル信号に対して、各種の処理を実行し、データストリームを生成する。この処理には、フレーム分離、ＬＤＰＣ（Ｌｏｗ  Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ  Ｃｈｅｃｋ）符号の復号、放送制御用データの分離、デスクランブル処理等がある。デコーダ１２２は、データストリームを復号化し、映像データ１５４を生成する。
【００３６】
映像データ１５４は、表示装置１２５の画像処理装置１２６に入力される。画像処理装置１２６は、映像データ１５４を処理し、表示部１２７に入力可能なデータ信号１５５を生成する。画像処理装置１２６での処理は、画像処理（ガンマ処理）、デジタル−アナログ変換処理等がある。データ信号１５５が入力されることで、表示部１２７は表示を行う。表示部１２７で高解像度の映像を表示する場合、表示部１２７の画素数は、例えば、８Ｋ（７６８０×４３２０）、４Ｋ（３８４０×２１６０）、２Ｋ（１９２０×１０８０）、１Ｋ（１２８０×７２０）などであることが好ましい。
【００３７】
図２に、放送システムにおけるデータ伝送を模式的に示す。図２には、放送局１６１から送信された電波（放送信号）が、各家庭のテレビジョン受信装置１６０（以下、「ＴＶ装置１６０」と呼ぶ。）に届けられるまでの経路を示している。ＴＶ装置１６０は、受信装置１２０および表示装置１２５を備える。
【００３８】
例えば、人工衛星１６２には、ＣＳ（通信衛星）、ＢＳ（放送衛星）などがある。アンテナ１６４には、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどがある。アンテナ１６５には、ＵＨＦ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ）アンテナなどがある。
【００３９】
電波１６６Ａ、１６６Ｂは、衛星放送用の放送信号である。人工衛星１６２は電波１６６Ａを受信すると、地上に向けて電波１６６Ｂを伝送する。各家庭において、電波１６６Ｂはアンテナ１６４で受信され、ＴＶ装置１６０において衛星ＴＶ放送を視聴することができる。あるいは、電波１６６Ｂは他の放送局のアンテナで受信され、放送局内の受信装置によって光ケーブルに伝送できる信号に加工される。放送局は光ケーブル網を利用して放送信号を各家庭のＴＶ装置１６０に送信する。電波１６７Ａ、１６７Ｂは、地上波放送用の放送信号である。電波塔１６３は、受信した電波１６７Ａを増幅して、電波１６７Ｂを送信する。各家庭では、アンテナ１６５で電波１６７Ｂを受信することで、ＴＶ装置１６０で地上波ＴＶ放送を視聴することができる。
【００４０】
ＴＶ装置１６０とは独立した受信装置によって、ＴＶ放送を視聴することが可能である。そのような例を図３に示す。受信装置１７１は、ＴＶ装置１６０の外側に設けられてもよい（図３Ａ）。アンテナ１６４、１６５とＴＶ装置１６０は、無線機１７２及び無線機１７３を介して、データの授受を行ってもよい（図３Ｂ）。この場合、無線機１７２または無線機１７３は、受信装置の機能も有する。また、ＴＶ装置１６０は、無線機１７３を内蔵してもよい（図３Ｃ）。
【００４１】
受信装置は、携帯可能な大きさにすることもできる。図３Ｄに示す受信装置１７４は、コネクタ部１７５を有する。表示装置、および情報端末（例えば、パーソナルコンピュータ、スマートフォン、携帯電話、タブレット型端末など）等の電子機器がコネクタ部１７５と接続可能な端子を備えていれば、これらで衛星放送や地上波放送を視聴することが可能となる。
【００４２】
本実施の形態の映像配信システムは、ＴＶ放送用のシステムに限定されるものではない。また配信する映像データは、動画像データでもよいし、静止画像データでもよい。
【００４３】
例えば、高速ＩＰネットワークを通じてカメラ１１０の映像データ１４１を配信してもよい。例えば、映像データ１４１の配信システムは医療現場では、遠隔診断、遠隔診療に用いることができる。医療行為に利用する映像は、正確な画像診断や医療行為には、より高精細な映像が求められており、高解像度（８Ｋ、４Ｋ、２Ｋ）の表示装置に表示可能な映像データの配信システムが求められる。図４は、映像データの配信システムを利用した救急医療システムを模式的に示す。
【００４４】
救急搬送車両（救急車）１８０と医療機関１８１間、医療機関１８１と医療機関１８２間の通信は、高速ネットワーク１８５を利用して行われる。救急車１８０には、カメラ１９０、エンコーダ１９１、通信装置１９２が搭載されている。
【００４５】
カメラ１９０は、医療機関１８１へ搬送する患者を撮影する。カメラ１９０で取得した映像データ１５６は、通信装置１９２によって非圧縮で送信することもできる。これにより映像データ１５６の圧縮に要する時間分の遅延を少なくして、高解像度の映像データ１５６を医療機関１８１に伝送することができる。救急車１８０と医療機関１８１間の通信に、高速ネットワーク１８５を利用できない場合は、エンコーダ１９１で映像データを符号化し、符号化した映像データ１５７を送ることもできる。
【００４６】
医療機関１８１では、救急車１８０から送られた映像データを通信装置１９５で受信する。受信した映像データが非圧縮データであれば、通信装置１９５を介して、表示装置１９７に送られ、表示される。映像データが圧縮データであれば、デコーダ１９６でデータ伸長されたのち、表示装置１９７に送られ表示される。医師は、表示装置１９７の画像から、救急車１８０の救急隊員への指示、あるいは、患者の治療にあたる医療機関１８１内のスタッフに指示を行う。図４の配信システムは高精細な画像を伝送することができるので、医療機関１８１内において、医師は救急搬送中の患者の細部を確認することができる。そのため、医師は短時間でより的確な指示を救急隊員やスタッフに与えることができ、患者の救命率の向上につながる。
【００４７】
医療機関１８１と医療機関１８２間の映像データの通信も、上記と同様である。医療機関１８１の画像診断装置（ＣＴ、ＭＲＩ等）で取得した医療画像を医療機関１８２に伝送することができる。また、ここでは、救急車１８０を例に挙げたが、患者を搬送する手段は、ヘリコプターなどの航空機や、船舶でもよい。
【００４８】
図１の放送システム１００において、デコーダ１２２は、専用ＩＣやプロセッサ（例えば、ＧＰＵ、ＣＰＵ）等を組み合わせて構成することができる。また、デコーダ１２２を１の専用ＩＣチップに集積化することもできる。あるいは、一部あるいは全ての専用ＩＣをプログラマブル・ロジック・デバイス（例えば、ＦＰＧＡ）で構成することもできる。エンコーダ１１６も同様である。以下、エンコーダ、デコーダのより具体的な構成例を説明する。
【００４９】
＜＜エンコーダ＞＞
図５に示すエンコーダ２０１は、Ｈ．２６５／ＨＥＶＣに準拠した画像圧縮処理が可能である。
【００５０】
エンコーダ２０１は、ブロック分割回路２１０、減算回路２１１、離散コサイン変換（ＤＣＴ）回路２１２、量子化回路２１３、エントロピー符号化回路２１４、ヘッダ付与回路２１５、逆量子化回路２１６、逆離散コサイン変換（ＩＤＣＴ）回路２１７、加算回路２１８、フレーム間予測回路２２１、フレーム内予測回路２２２、フレームメモリ２２３を有する。
【００５１】
ブロック分割回路２１０は、映像データを、正方配列された画素のデータで構成される複数のブロックに分割する。このブロックは、エンコーダ２０１での各種処理の単位となり、ＣＴＵ（Ｃｏｄｉｎｇ  Ｔｒｅｅ  Ｕｎｉｔ）と呼ばれる。
【００５２】
減算回路２１１は、符号化前のＣＴＵと、基準となるＣＴＵとを比較する。ＤＣＴ回路２１２は、ＣＴＵに離散コサイン変換を施す機能を有する。量子化回路２１３は、離散コサイン変換されたＣＴＵに量子化処理を施す。エントロピー符号化回路２１４は、量子化処理を施されたＣＴＵにエントロピー符号化処理を施す。ヘッダ付与回路２１５は、エントロピー符号化処理を施されたＣＴＵを、一の画像データに統合し、画像データに比較データを付与する。
【００５３】
逆量子化回路２１６は、量子化処理を施されたＣＴＵに逆量子化処理を施す。ＩＤＣＴ回路２１７は、逆量子化処理を施されたＣＴＵに逆離散コサイン変換を施す。加算回路２１８は、フレーム間予測回路２２１またはフレーム内予測回路２２２にて算出された差分の情報と、逆離散コサイン変換を施されたＣＴＵとを合成し、基準となるＣＴＵを生成する。フレームメモリ２２３は、基準となるＣＴＵを記憶する。
【００５４】
フレーム間予測回路２２１は、フレーム間にて、既に伝送されたＣＴＵから予測される値と、当該ＣＴＵと同一エリアの画素に対応する実際のＣＴＵの値との差分を算出する。フレーム内予測回路２２２は、同一フレーム内にて隣接するＣＴＵから予測される値と、実際に入力されたＣＴＵの値との差分を算出する機能を有する。
【００５５】
＜＜デコーダ＞＞
図６に示すデコーダ２０３は、Ｈ．２６５／ＨＥＶＣに準拠した画像伸長処理が可能である。
【００５６】
デコーダ２０３は、ヘッダ復号化回路２３０、エントロピー復号化回路２３１、逆量子化回路２３２、ＩＤＣＴ回路２３３、加算回路２３４、ループフィルタ２３５、フレーム間予測回路２４１、フレーム内予測回路２４２、フレームメモリ２４３を有する。
【００５７】
信号処理回路２２９は、復調器から出力されるアナログ信号（Ｉ信号、Ｑ信号）をデジタル信号に変換し、エラー訂正を行う。
【００５８】
ヘッダ復号化回路２３０は、信号処理回路２２９の出力データのヘッダを復号し、ヘッダに基づき、出力データから画像データを抽出する。エントロピー復号化回路２３１は、画像データにエントロピー復号化処理をする。逆量子化回路２３２は、エントロピー復号化された画像データに逆量子化処理を行う。ＩＤＣＴ回路２３３は、逆量子化された画像データに逆離散コサイン変換処理を行う。加算回路２３４は、フレーム間予測回路２４１またはフレーム内予測回路２４２にて算出された差分の情報と、逆離散コサイン変換された画像データとを合成する。
【００５９】
加算回路２３４で合成された画像データは、ループフィルタ２３５によってノイズが除去され、デコーダ２０３から出力され、かつフレームメモリ２４３に格納される。フレームメモリ２４３に記憶されている画像データを基準に、フレーム間予測回路２４１、フレーム内予測回路２４２はそれぞれ、差分情報を取得する。
【００６０】
画像圧縮処理のアルゴリズムの一部でＤＣＴ、およびＩＤＣＴが行われ、画像伸長処理のアルゴリズムの一部で、ＩＤＣＴが行われる。ＤＣＴとＩＤＣＴとは、被変換データと変換後データとの関係が入れ替わるのみで、等価な演算で実現できる。
【００６１】
例えば、２次元離散コサイン変換（２Ｄ−ＤＣＴ）は、式（ｆ１）で計算される。式（ｆ１）において、Ｃ、Ｘ、Ｚは正方行列である。通常、行列Ｃの列と行の要素数は２のべき乗である。行列Ｘ、Ｚも同様である。行列Ｘは、処理対象となる画像データを要素とする行列である。行列Ｃは、係数を要素とするＤＣＴ行列である。行列Ｚは、ＤＣＴによって得られた係数を要素とするＤＣＴ係数行列である。例えば、２Ｄ−ＤＣＴ（４×４）の場合は、式（ｆ１）は式（ｆ２）で表される。式（ｆ２）のａ、ｂ、ｃは正の実数である。ＭＰＥＧ−Ｈ  ＨＥＶＣ規格では、データ圧縮アルゴリズムの一部ブロックサイズの異なる（４×４、８×８、１６×１６、３２×３２）２Ｄ−ＤＣＴが行われる。
【００６２】
【数１】
2018098791.tif 000003
【００６３】
式（ｆ２）の行列演算は、積和演算で表すことができる。そのため、デコーダのＩＤＣＴ回路は、積和演算回路を有する。例えば、乗算を行う乗算演算部と、乗算演算部の出力を累積する累積演算部とを組み合わせることで、積和演算回路を構成することができる。以下、乗算演算部を構成する乗算回路について説明する。
【００６４】
＜＜乗算回路３００＞＞
図７Ａに示す乗算回路３００は、乗算回路３１０、ＤＡＣ（デジタル−アナログ変換回路）３１１、電流生成回路３２１を有する。
【００６５】
乗算回路３１０は、端子Ｐ１に入力される電流ＩＸと、端子Ｐ２に入力される電流ＩＹとの掛け算を行い、電流ＩＸＹ（＝ＩＸ  ×  ＩＹ）を端子Ｐ３から出力する。電流ＩＹは、ソース電流でもシンク電流であってもよい。例えば、電流ＩＹがソース電流のとき電流ＩＹの値は正であり、電流ＩＹがシンク電流であるとき電流ＩＹの値は負であるとすればよい。これは電流ＩＸについても同様である。
【００６６】
電流ＩＸが処理対象のデータであり、式（ｆ２）の行列Ｘの要素である。電流ＩＹはＤＣＴ係数であり、式（ｆ２）の行列Ｃの要素である。
【００６７】
図７Ａの例では、乗算回路３００の演算回路に電流モード乗算回路を適用したが、端子Ｐ１の入力が電圧である場合は、この演算回路を入力電圧（ＶＸ）と入力電流（ＩＹ）とを乗算する機能を有する乗算回路で構成すればよい。
【００６８】
ＤＡＣ３１１はＮビットデジタルデータ（Ｎは１以上の整数）をアナログ電流に変換する。ここでは、ＤＡＣ３１１は、データＤＩＮ［Ｎ−１：０］をアナログ変換し、電流ＩＲＥＦ１を生成する。電流ＩＲＥＦ１は電流生成回路３２１が使用する参照電流である。電流生成回路３２１は、電流ＩＲＥＦ１に応じた電流ＩＹを生成する。したがって、電流ＩＹがシンク電流またはソース電流であるかの属性、および電流ＩＹの値は、データＤＩＮ［Ｎ−１：０］によって設定される。
【００６９】
信号ＣＭＥ１は、ＤＡＣ３１１の制御信号である。図７Ａ、図７Ｂの例では、信号ＣＭＥ１が“Ｈ”（高レベル）のとき、ＤＡＣ３１１はアクティブであり、電流ＩＲＥＦ１を生成する。信号ＣＭＥ１が“Ｌ”（低レベル）のとき、ＤＡＣ３１１は非アクティブであり、電流ＩＲＥＦ１の生成を停止する。
【００７０】
＜電流生成回路３２１＞
図７Ｂに電流生成回路３２１の回路構成例を示す。電流生成回路３２１は、端子ＩＮ１１、端子ＯＵＴ１１、ノードＮ１、Ｎ２、アナログスイッチ２５、トランジスタＭＯ１、ＭＯ２、ＭＰ１、ＭＰ２、ＭＰ４、ＭＮ３、容量素子Ｃ１、Ｃ２を有する。ＤＡＣ３１１から端子ＩＮ１１に電流ＩＲＥＦ１が入力される。電流生成回路３２１が生成する電流ＩＹは端子ＯＵＴ１１から出力される。電流生成回路３２１には、コマンド信号として、信号ＣＭＥ１、ＯＥ、ＯＥＢ、ＣＭＰ１、ＣＭＮ１が入力される。
【００７１】
電流生成回路３２１は、電圧ＶＤＤを供給する電源線（以下、ＶＤＤ線と呼ぶ。）、電圧ＶＳＳを供給する電源線（以下、ＶＳＳ線と呼ぶ。）、電圧ＶＢＧを供給する電源線（以下、ＶＢＧ線と呼ぶ。）に電気的に接続されている。電圧ＶＤＤは電流生成回路３２１の高レベル側の電源電圧であり、電圧ＶＳＳは低レベル側の電源電圧である。
【００７２】
トランジスタＭＰ１、ＭＰ２でカレントミラー回路２０が構成される。ノードＮ１はカレントミラー回路２０の入力ノードであり、端子ＩＮ１１に電気的に接続されている。ノードＮ２はカレントミラー回路２０の出力ノードである。
【００７３】
カレントミラー回路２０において、トランジスタＭＰ１はモニタ用トランジスタ（参照用トランジスタとも呼ぶ。）であり、トランジスタＭＰ２は、出力用トランジスタ（コピー用トランジスタとも呼ぶ。）である。トランジスタＭＰ１、ＭＰ２のソースには電圧ＶＤＤが入力される。トランジスタＭＰ１のドレインがノードＮ１である。トランジスタＭＰ２のドレインはノードＮ２であり、トランジスタＭＮ３のドレインと電気的に接続され、かつアナログスイッチ２５を介して、端子ＯＵＴ１１に電気的に接続されている。アナログスイッチ２５のオンオフは信号ＯＥ、ＯＥＢにより制御される。信号ＯＥ、ＯＥＢは、出力イネーブル信号であり、信号ＯＥＢは信号ＯＥの反転信号である。
【００７４】
図７Ｂの例では、カレントミラー回路２０はｐチャネル型トランジスタで構成されるため、電流ＩＲＥＦ１はシンク電流である。電流ＩＲＥＦ１がノードＮ１を流れることで、電流ＩＲＥＦ１をコピーした電流がノードＮ２に流れる。
【００７５】
トランジスタＭＯ１、容量素子Ｃ１はメモリ回路２１を構成する。メモリ回路２１はトランジスタＭＰ２のゲート電圧を記憶するための回路である。トランジスタＭＯ１のゲートには信号ＣＭＰ１が入力され、バックゲートはＶＢＧ線に電気的に接続されている。
【００７６】
トランジスタＭＯ２、容量素子Ｃ２はメモリ回路２２を構成する。メモリ回路２２はトランジスタＭＮ３のゲート電圧を記憶するための回路である。トランジスタＭＯ２のゲートには信号ＣＭＮ１が入力され、バックゲートはＶＢＧ線に電気的に接続されている。
【００７７】
トランジスタＭＯ１、ＭＯ２はオフ電流が極めて小さいＯＳトランジスタで構成される。そのため、メモリ回路２１は、トランジスタＭＰ２のゲート電圧を長時間保持でき、メモリ回路２２は、トランジスタＭＮ３のゲート電圧を長時間保持できる。また、電圧ＶＢＧによって、トランジスタＭＯ１、ＭＯ２のしきい値電圧を制御することで、メモリ回路２１、２２の保持特性を向上させることができる。
【００７８】
図７Ｂの例では、トランジスタＭＯ１、ＭＯ２のバックゲートには同じ固定電圧が入力されているが、トランジスタＭＯ１、ＭＯ２のバックゲートに入力される固定電圧を異ならせてもよい。あるいは、トランジスタＭＯ１、ＭＯ２のバックゲートに入力する電圧を、メモリ回路２１の状態に応じて変化させてもよい。あるいは、トランジスタＭＯ１はバックゲートの無いＯＳトランジスタであってもよい。トランジスタＭＯ２についても同様である。
【００７９】
カレントミラー回路２０とトランジスタＭＮ３とが電流生成回路３２１の基本要素である。カレントミラー回路２０はｐチャネル型トランジスタで構成されるため、カレントミラー回路２０はカレントソース回路（吐き出し電流源）として機能するが、電流生成回路３２１は、ソース電流とシンク電流の両方を生成することが可能である。以下、図８Ａ―図８Ｅを参照して、電流生成回路３２１の動作例を説明する。
【００８０】
＜＜電流生成回路３２１の動作方法例＞＞
電流生成回路３２１の動作方法例を説明する。電流生成回路３２１の動作モードには、少なくとも次の３モードがある。
［Ａ１］  端子ＩＮ１１に電流ＩＡ１を入力したときに、トランジスタＭＮ３を流れる電流ＩＳＮＫ１の情報を記憶するモード。
［Ａ２］  端子ＩＮ１１に電流ＩＡ２を入力したときに、トランジスタＭＰ２を流れる電流ＩＳＲＣ１の情報を記憶するモード。
［Ａ３］  電流ＩＹを端子ＯＵＴ１１から出力するモード。
【００８１】
よって、モードＡ１は、電流記憶モードと呼べる。モードＡ１を実行することで、トランジスタＭＰ２に電流ＩＳＮＫ１が流れるような回路構成に、電流生成回路３２１が設定されるので、モードＡ１はコンフィギュレーションモードと呼ぶこともできる。モードＡ１では、電流生成回路３２１の設定データはメモリ回路２２に記憶される。
【００８２】
モードＡ２も同様に、電流記憶モードあるいは、コンフィギュレーションモードと呼ぶことができる。モードＡ２は、トランジスタＭＰ２に電流ＩＳＲＣ１が流れる回路構成に電流生成回路３２１を設定するためのモードである。モードＡ２では、電流生成回路３２１の設定データはメモリ回路２１に記憶される。
【００８３】
モードＡ３は出力モードである。電流ＩＹは、メモリ回路２１、２２が記憶している設定データに依存する。つまり、これら設定データによって、電流ＩＹの電流値、および属性（シンク／ソース）が設定される。
【００８４】
図８Ａ−図８Ｅは、電流生成回路３２１の動作例を説明するための回路図である。理解を容易にするため、図８Ａ−図８Ｅでは、アナログスイッチ２５、トランジスタＭＰ４、ＭＯ１、ＭＯ２はスイッチの回路記号で表されている。
【００８５】
（モードＡ１）
図８Ａ、図８Ｂは、モードＡ１を説明するための図である。ＩＡ１、ＩＳＮＫ１は電流である。ＩＡ１は、電流生成回路３２１の入力電流であり、かつカレントミラー回路２０の参照電流である。ＩＳＮＫ１はカレントミラー回路２０の出力電流である。
【００８６】
先ず、“Ｌ”の信号ＯＥ、“Ｈ”の信号ＯＥＢ、ＣＭＥ１、ＣＭＰ１、ＣＭＮ１を入力する。アナログスイッチ２５、トランジスタＭＰ４はオフであり、トランジスタＭＯ１、ＭＯ２はオンである。次に、端子ＩＮ１１に、電流ＩＲＥＦ１としてＩＡ１を入力する。（図８Ａ）。
【００８７】
トランジスタＭＰ１のソースードレイン間にＩＡ１が流れることで、トランジスタＭＰ１のゲート電圧がＶＰＡ１となり、かつトランジスタＭＰ２のゲート電圧もＶＰＡ１となる。トランジスタＭＰ２のソースードレイン間には、ゲートーソース間電圧（ＶＰＡ１−ＶＤＤ）に応じた大きさのＩＳＮＫ１が流れる。ＩＳＮＫ１の電流値はＩＡ１に比例する。この比例係数はトランジスタＭＰ１とトランジスタＭＰ２の素子サイズ（チャネル長とチャネル幅）に依存する。具体的には、ＩＳＮＫ１、ＩＡ１は以下の関係をもつ。
ＩＳＮＫ１＝（βＰ２／βＰ１）ＩＡ１
βＰ１＝トランジスタＭＰ１のチャネル幅／トランジスタＭＰ１のチャネル長
βＰ２＝トランジスタＭＰ２のチャネル幅／トランジスタＭＰ２のチャネル長
【００８８】
トランジスタＭＮ３のドレインーソース間電流（以下、ドレイン電流）はトランジスタＭＰ２のドレイン電流と等しく、ＩＳＮＫ１となる。トランジスタＭＮ３にＩＳＮＫ１が流れることで、トランジスタＭＮ３のゲート電圧はＶＧＮ３となる。
【００８９】
次に、信号ＣＭＮ１を“Ｌ”にして、トランジスタＭＯ２をオフする。これにより、トランジスタＭＮ３のゲートは電気的浮遊状態となり、容量素子Ｃ２によってトランジスタＭＮ３のゲート電圧ＶＧＮ３が保持される（図８Ｂ）。
【００９０】
（モードＡ２）
図８Ｃ、図８Ｄは、モードＡ２を説明するための図である。モードＡ１の後にモードＡ２を行う。端子ＩＮ１１にＩＲＥＦ１としてＩＡ２を入力する（図８Ｃ）。
【００９１】
ＩＡ２の入力により、トランジスタＭＰ１、ＭＰ２のゲート電圧はＶＰＡ２となり、カレントミラー回路２０はＩＳＲＣ１を出力する。ＩＳＲＣ１、ＩＡ２は以下の関係にある。
ＩＳＲＣ１＝（βＰ２／βＰ１）ＩＡ２
【００９２】
次に、トランジスタＭＰ２のゲート電圧を記憶するため、“Ｌ”の信号ＣＭＰ１を入力し、トランジスタＭＯ１をオフにする。トランジスタＭＰ２のゲートが電気的浮遊状態となり、容量素子Ｃ１によってトランジスタＭＰ２のゲート電圧ＶＰＡ２が保持される（図８Ｄ）。
【００９３】
（モードＡ３）
図８Ｅは、モードＡ３を説明するための図である。端子ＯＵＴ１１から電流ＩＹを出力させるため、まず、端子ＩＮ１１への電流ＩＲＥＦ１の入力を停止する。そのため、“Ｌ”の信号ＣＭＥ１をＤＡＣ３１１に入力し、電流ＩＲＥＦ１の生成を停止する。また、信号ＣＭＥ１が“Ｌ”であるので、トランジスタＭＰ４はオンとなり、ノードＮ１の電圧がＶＤＤに固定される。
【００９４】
ＤＡＣ３１１が非アクティブであるとき、ノードＮ１の電圧は不定となる。トランジスタＭＰ４は、ＤＡＣ３１１が非アクティブであるとき、ノードＮ１の電圧を固定するために設けられている。トランジスタＭＰ４は適宜設ければよい。例えば、ＤＡＣ３１１が、非アクティブのときにＤＡＣ３１１の出力端子の電圧を固定できる回路構成である場合は、トランジスタＭＰ４を設けなくてもよい。
【００９５】
また、アナログスイッチ２５をオンにするため、信号ＯＥを“Ｈ”にし、信号ＯＥＢを“Ｌ”にする。これにより、端子ＯＵＴ１１から電流ＩＹが出力される。トランジスタＭＮ３のゲート電圧はＶＧＮ３であるので、トランジスタＭＮ３のソースードレイン間にはＩＳＮＫ１が流れる。トランジスタＭＰ２のゲート電圧はＶＰＡ２であるので、トランジスタＭＰ２のソースードレイン間にはＩＳＲＣ１が流れる。よって、電流ＩＹ＝ＩＳＲＣ１−ＩＳＮＫ１である。ＩＳＲＣ１＞ＩＳＮＫ１であれば、電流ＩＹはソース電流であり、ＩＳＲＣ１＜ＩＳＮＫ１であれば、電流ＩＹはシンク電流である。
【００９６】
モードＡ１での電流生成回路３２１の入力電流（ＩＡ１）の値、およびモードＡ２での電流生成回路３２１の入力電流（ＩＡ２）の値を設定することで、電流ＩＹの値の設定、および電流ＩＹをシンク電流にするかソース電流にするかの選択が可能である。このように、電流生成回路３２１はプログラミング可能な回路であり、モードＡ１、Ａ２を行うことで、電流生成回路３２１は所望の電流を出力する回路構成に設定される。
【００９７】
ＤＡＣ３１１が停止状態であっても、電流生成回路３２１は電流ＩＹを出力することができる。つまり、乗算回路３００の動作時の消費電力を低減することができる。また、電圧ＶＤＤ、ＶＳＳを供給せずに、電流生成回路３２１は、トランジスタＭＰ２、ＭＮ３のゲート電圧を長時間保持することが可能である。このため、電流ＩＹの出力が必要なときだけ、電流生成回路３２１に電圧ＶＤＤを供給するようにしてもよい。よって、ＤＡＣ３１１が非アクティブである期間は、電流生成回路３２１をパワーゲーティングし、電圧ＶＤＤの供給を停止する、あるいは電圧ＶＤＤおよびＶＳＳの供給を停止することができる。パワーゲーティングにより、電流生成回路３２１の待機電力を効果的に低減できる。
【００９８】
＜＜乗算回路３００の動作例＞＞
図９を参照して、乗算回路３００の動作例を説明する。図９において、Ｔ１等は期間を表し、ＶＤＤは、電流生成回路３２１に接続されているＶＤＤ線の電圧の変化を表している。ここでは、電流生成回路３２１のパワーゲーティングを行う例を示す。Ｔ６はパワーゲーティング期間である。パワーゲーティングを行う場合は、例えば、ＶＤＤ線への電圧の供給を制御するパワースイッチが設ければよい。端子ＯＵＴ１１は、信号ＯＥが“Ｌ”である期間は、ハイインピーダンス（Ｈｉ‐Ｚ）である。
【００９９】
（Ｔ１：モードＡ１）
Ｔ１での電流生成回路３２１の動作モードは、モードＡ１である。モードＡ１を実行することで、電流生成回路３２１はＩＳＮＫ１の値を記憶する。具体的には、カレントミラー回路２０がＩＳＮＫ１を出力しているときのトランジスタＭＮ３のゲート電圧ＶＧＮ３を、メモリ回路２２が記憶する。
【０１００】
まず、ＩＳＮＫ１を出力できる回路構成に電流生成回路３２１を設定する。信号ＣＭＰ１、ＣＭＮ１を“Ｈ”にして、トランジスタＭＯ１、ＭＯ２をオンにする。また、信号ＣＭＥ１を“Ｈ”にして、ＤＡＣ３１１をアクティブにする。ＩＳＮＫ１の値を設定するためのデータＤＡ１をＤＡＣ３１１に入力する。ＤＡＣ３１１は、データＤＡ１の値に応じたＩＡ１を電流生成回路３２１へ出力する。カレントミラー回路２０は、ＩＡ１に比例するＩＳＮＫ１を出力する。
【０１０１】
所定の期間、データＤＡ１をＤＡＣ３１１に入力する。データＤＡ１の入力を停止する前に、信号ＣＭＮ１を“Ｌ”にして、トランジスタＭＯ２をオフにする。これにより、メモリ回路２２は非選択状態になり、トランジスタＭＮ３のゲート電圧ＶＧＮ３を保持する。
【０１０２】
（Ｔ２：モードＡ２）
モードＡ１の後、モードＡ２を実行して、電流生成回路３２１にＩＳＲＣ１の値を記憶させる。具体的には、カレントミラー回路２０がＩＳＲＣ１を出力しているときのトランジスタＭＰ２のゲート電圧ＶＰＡ２を、メモリ回路３１が記憶する。
【０１０３】
ＤＡＣ３１１にデータＤＡ２を入力する。ＤＡＣ３１１はデータＤＡ２に応じた大きさのＩＡ２を出力する。カレントミラー回路２０はＩＡ２に比例するＩＳＲＣ１を出力する。所定の期間、データＤＡ２をＤＡＣ３１１に入力する。データＤＡ２の入力を停止する前に、信号ＣＭＰ１をＬレベルにして、トランジスタＭＯ１をオフにする。メモリ回路２１は非選択状態になり、トランジスタＭＰ２のゲート電圧ＶＰＡ２を保持する。
【０１０４】
データＤＡ２の入力を停止し、信号ＣＭＥ１を“Ｌ”にする。ＤＡＣ３１１は非アクティブとなる。トランジスタＭＰ４がオンとなり、ノードＮ１の電圧は電圧ＶＤＤに固定される。
【０１０５】
（Ｔ３：スタンバイモード）
Ｔ３での電流生成回路３２１の動作モードはスタンバイモードである。Ｔ３では、コマンド信号の受け付けが可能である。電流生成回路３２１はスタンバイ状態になる。メモリ回路２１では、容量素子Ｃ１によってゲート電圧ＶＰＡ２が保持され、メモリ回路２２では、容量素子Ｃ２によってゲート電圧ＶＧＮ３が保持されている。
【０１０６】
Ｔ５、Ｔ７の動作モードもスタンバイモードであり、メモリ回路２１はゲート電圧ＶＰＡ２を、メモリ回路２２はゲート電圧ＶＧＮ３を保持する。
【０１０７】
（Ｔ４：モードＡ３（出力モード））
Ｔ４での電流生成回路３２１の動作モードは、ＩＯＵＴを出力する出力モード（モードＡ３）である。信号ＯＥをＨレベルにして、アナログスイッチ２５をオンにする。ＩＳＲＣ１＞ＩＳＮＫ１であれば、電流生成回路３２１は端子ＯＵＴ１１からソース電流（＋Ｉａ）を出力する。ＩＳＲＣ１＜ＩＳＮＫ１であれば、電流生成回路３２１は端子ＯＵＴ１１からシンク電流（−Ｉａ）を出力する。＋Ｉａ＝＋｜ＩＳＲＣ１−ＩＳＮＫ１｜であり、−Ｉａ＝−｜ＩＳＲＣ１−ＩＳＮＫ１｜である。
【０１０８】
電流生成回路３２１は参照電流が入力されていなくても、電流ＩＹを出力することができるため、電流生成回路３２１の動作時の消費電力を抑えることができる。
【０１０９】
（Ｔ５：スタンバイモード）
信号ＯＥを“Ｌ”にしてアナログスイッチ２５をオフにすることで、電流生成回路３２１は再びスタンバイ状態になる。
【０１１０】
（Ｔ６：パワーゲーティング）
Ｔ６では、電流生成回路３２１のパワーゲーティングが行われる。パワースイッチをオフにして、ＶＤＤ線への電圧ＶＤＤの供給を停止する。ＶＤＤ線の電圧は低下するため、電流生成回路３２１には、ＩＳＲＣ１、ＩＳＮＫ１が流れない。電流生成回路３２１のパワーゲーティングを行うことで、乗算回路３００の電流生成回路３２１の待機電力を低減できる。Ｔ６では、ＤＡＣ３１１への電源電圧の供給を停止してもよい。これによって、乗算回路３００の待機電力をより効果的に低減できる。
【０１１１】
（Ｔ７：電源復帰、スタンバイモード）
パワースイッチをオンにすることで、ＶＤＤ線は充電され、その電圧はＶＤＤに復帰する。カレントミラー回路２０に電圧ＶＤＤが供給され、電流生成回路３２１はスタンバイ状態となる。
【０１１２】
（Ｔ８：モードＡ３（出力モード））
信号ＯＥを“Ｈ”にして、アナログスイッチ２５をオンにすることで、電流生成回路３２１の端子ＯＵＴ１１から、再び、ソース電流（＋Ｉａ）あるいはシンク電流（−Ｉａ）が出力される。
【０１１３】
トランジスタＭＯ１、ＭＯ２がＯＳトランジスタであることで、容量素子Ｃ１、Ｃ２からの電荷のリークを抑えることができる。そのため、メモリ回路２１、２２の書き換えを行うことなく、Ｔ４のときと同じ電流ＩＹを端子ＯＵＴ１１から再度出力させることができる。つまり、電流ＩＹを変更する場合はモードＡ１、Ａ２を実行すればよく、変更の必要がなければモードＡ１、Ａ２を実行する必要がない。そのため、乗算回路３００の消費電力の低減につながる。
【０１１４】
電流生成回路３２１には、ＰＭＯＳカレントミラー回路の１種類設けられている。そのため、参照電流を入力するカレントミラー回路を選択するためのスイッチ回路や、電流を出力させるカレントミラー回路を選択するためのスイッチ回路が不要になる。したがって、乗算回路３００の素子数、配線数を低減できる。その結果、乗算回路３００を小型化にし、かつ消費電力を低減できる。また、実施の形態２で説明するように、カレントミラー回路２０、トランジスタＭＮ３、ＭＰ４が形成される領域上に、メモリ回路２１、２２を積層して設けることで、乗算回路３００をさらに小型化することができる。
【０１１５】
乗算回路３００をＩＤＣＴ回路２３３に適用することで、デコーダ２０３の面積を低減することができる。それは、一般的なＩＤＣＴ回路はデジタル回路のみで構成されるのに対して、ＩＤＣＴ回路２３３は、電流生成回路３２１で生成されたアナログ電流（ＩＹ）を用いて演算を行うことができるので、小さな回路規模のＩＤＣＴ回路２３３を提供することができるからである。
【０１１６】
同様に、ＤＣＴ回路２１２および／またはＩＤＣＴ回路２１７に、乗算回路３００を適用することで、エンコーダ２０１の面積を低減することができる。
【０１１７】
電流生成回路３２１がプログラミング可能な回路であることから、乗算回路３００は、動作に必要のない回路を非アクティブにすることができるので、乗算回路３００の消費電流を低減することができる。したがって、エンコーダ２０１、およびデコーダ２０３の消費電流の低減につながる。また、電流生成回路３２１をパワーゲーティングすることができるので、エンコーダ２０１、およびデコーダ２０３の待機電力の低減につながる。
【０１１８】
次に、乗算回路の他の構成例を説明する。他の乗算回路も、乗算回路３００と同様の機能をもち、同様の効果を奏する。
【０１１９】
＜＜乗算回路３０１＞＞
図１０に示す乗算回路３０１は、乗算回路３００の変形例であり、電流生成回路３２１に代えて電流生成回路３２２を有する。乗算回路３０１は、図９のタイミングチャートに従って動作させることができる。
【０１２０】
電流生成回路３２２は、電流生成回路３２１の変形例である。電流生成回路３２１と電流生成回路３２２とは、トランジスタＭＰ２のゲート電圧を記憶するためのメモリ回路の回路構成が異なる。図１０のメモリ回路２３は、図７Ｂのメモリ回路２１に相当するメモリ回路である。
【０１２１】
メモリ回路２３はトランジスタＭＯ３、容量素子Ｃ３を有する。容量素子Ｃ３の第１端子はトランジスタＭＰ１、ＭＰ２のゲートに電気的に接続され、第２端子はＶＤＤ線に電気的に接続されている。トランジスタＭＯ３は、トランジスタＭＰ１のゲートとトランジスタＭＰ１のドレイン間の導通状態を制御するパストランジスタである。トランジスタＭＯ３がオンのとき、トランジスタＭＰ１はダイオード接続され、カレントミラー回路２０はアクティブになる。トランジスタＭＯ３のオンオフは信号ＣＭＰ１によって制御される。トランジスタＭＯ３もバックゲートを有するＯＳトランジスタであり、バックゲートはＶＢＧ線に電気的に接続されている。
【０１２２】
＜＜乗算回路３０２＞＞
図１１に示す乗算回路３０２は、乗算回路３１０、ＤＡＣ３１２、電流生成回路３２３を有する。
【０１２３】
ＤＡＣ３１２はＤＡＣ３１１と同様に、Ｎビットデジタルデータをアナログ電流に変換する回路である。ここでは、ＤＡＣ３１２は、データＤＩＮ［Ｎ−１：０］をアナログ変換し、電流ＩＲＥＦ２を生成する。電流ＩＲＥＦ２は電流生成回路３２２が使用する参照電流である。電流ＩＲＥＦ２は、ＤＡＣ３１２の出力から吐き出されるソース電流である。
【０１２４】
信号ＣＭＥ２は、ＤＡＣ３１２のコマンド信号である。信号ＣＭＥ２によって、ＤＡＣ３１２をアクティブにするか、非アクティブにするかが設定される。
【０１２５】
電流生成回路３２３は、電流生成回路３２１の変形例であり、電流生成回路３２１のトランジスタＭＰ１、ＭＰ２、ＭＰ４、ＭＮ３の導電型を入れ替えている。電流生成回路３２３は、トランジスタＭＮ１、ＭＮ２、ＭＮ４、ＭＰ３、ＭＯ４、ＭＯ５、容量素子Ｃ４、Ｃ５、アナログスイッチ３５を有する。電流生成回路３２３はＶＤＤ線、ＶＳＳ線に電気的に接続されている。電流生成回路３２３には、信号ＣＭＥＢ２、ＣＭＮ２、ＣＭＰ２、ＯＥ、ＯＥＢが入力される。
【０１２６】
トランジスタＭＮ１、ＭＮ２がカレントミラー回路３０を構成する。トランジスタＭＮ１はモニタ用トランジスタであり、トランジスタＭＮ２は、出力用トランジスタである。トランジスタＭＮ１、ＭＮ２のソースにはＶＳＳが入力される。カレントミラー回路３０の入力ノードがノードＮ４であり、出力ノードがノードＮ５である。カレントミラー回路３０がｎチャネル型トランジスタで構成されるため、ノードＮ４に入力される電流ＩＲＥＦ２（参照電流）はソース電流である。
【０１２７】
トランジスタＭＯ４、容量素子Ｃ４はメモリ回路３１を構成する。メモリ回路３１はトランジスタＭＮ２のゲート電圧を記憶するための回路である。トランジスタＭＯ４のゲートには信号ＣＭＮ２が入力され、バックゲートはＶＢＧ線に電気的に接続されている。
【０１２８】
トランジスタＭＯ５、容量素子Ｃ５はメモリ回路３２を構成する。メモリ回路３２はトランジスタＭＰ３のゲート電圧を記憶するための回路である。トランジスタＭＯ５のゲートには信号ＣＭＰ２が入力され、バックゲートはＶＢＧ線に電気的に接続されている。
【０１２９】
トランジスタＭＯ４、ＭＯ５もトランジスタＭＯ１と同様に、ＯＳトランジスタである。
【０１３０】
ＤＡＣ３１２が非アクティブであるとき、ノードＮ４の電圧を固定するために、トランジスタＭＮ４は設けられている。トランジスタＭＮ４は適宜設ければよい。信号ＣＭＥＢ２は信号ＣＭＥ２の反転信号であり、トランジスタＭＮ４のオンオフを制御する。ここでは、信号ＣＭＥ２が“Ｌ”のとき、ＤＡＣ３１２が非アクティブになり、かつトランジスタＭＮ４がオン状態になる。なお、信号ＣＭＥＢ２を電流生成回路３２３の内部で生成することもできる。例えば、電流生成回路３２３内に、信号ＣＭＥ２を入力とするインバータ回路を設け、このインバータ回路の出力をトランジスタＭＮ４のゲートに入力するようにすればよい。
【０１３１】
アナログスイッチ３５のオンオフは信号ＯＥ、ＯＥＢにより制御される。信号ＯＥが“Ｈ”であり、信号ＯＥＢが“Ｌ”のとき、電流生成回路３２３は、メモリ回路３１、３２で保持されている電圧に応じた属性（ソースまたはシンク）および大きさをもつ電流ＩＹを出力する。
【０１３２】
＜乗算回路３０２の動作例＞
図１２を参照して、乗算回路３０２の動作例を説明する。
【０１３３】
（Ｔ１：モードＡ１）
Ｔ１では、電流生成回路３２３はモードＡ１で動作し、電流ＩＳＲＣ２の値を記憶する。
【０１３４】
信号ＣＭＮ２、ＣＭＰ２を“Ｈ”にし、トランジスタＭＯ４、ＭＯ５をオンにする。信号ＣＭＥ２を“Ｈ”にして、ＤＡＣ３１２をアクティブにする。電流ＩＳＲＣ２の値を設定するためのデータＤＢ１をＤＡＣ３１２に入力する。ＤＡＣ３１２は、データＤＢ１に応じた大きさの電流ＩＲＥＦ２を出力する。ここでは、Ｔ１での電流ＩＲＥＦ２を電流ＩＢ１と呼ぶ。カレントミラー回路３０は電流ＩＢ１に比例する電流ＩＳＲＣ２を出力する。
【０１３５】
所定の期間、データＤＢ１をＤＡＣ３１２に入力する。データＤＢ１の入力を停止する前に、信号ＣＭＰ２を“Ｌ”にして、トランジスタＭＯ５をオフにする。メモリ回路３２が非選択状態になり、容量素子Ｃ５でカレントミラー回路３０が電流ＩＳＲＣ２を出力しているときのトランジスタＭＰ３のゲート電圧ＶＧＰ３が保持される。
【０１３６】
（Ｔ２：モードＡ２）
次に、モードＡ２を実行し、電流生成回路３２３に電流ＩＳＮＫ２の値を記憶させる。
【０１３７】
ＤＡＣ３１２にデータＤＢ２を入力する。ＤＡＣ３１２はデータＤＢ２に応じた大きさの電流ＩＲＥＦ２を出力する。ここでは、Ｔ２での電流ＩＲＥＦ２を電流ＩＢ２と呼ぶ。カレントミラー回路３０は電流ＩＢ２に比例する電流ＩＳＮＫ２を出力する。所定の期間、データＤＢ２をＤＡＣ３１２に入力する。データＤＢ２の入力を停止する前に、信号ＣＭＮ２を“Ｌ”にして、トランジスタＭＯ４をオフにする。メモリ回路３１は、非選択状態になり、カレントミラー回路３０が電流ＩＳＮＫ２を出力しているときのトランジスタＭＮ２のゲート電圧ＶＮＡ２を保持する。
【０１３８】
データＤＢ２の入力を停止し、信号ＣＭＥ２を“Ｌ”にすることで、ＤＡＣ３１２は非アクティブとなる。かつ、トランジスタＭＮ４がオンとなり、ノードＮ４は電圧ＶＳＳに固定される。
【０１３９】
（Ｔ３：スタンバイモード）
Ｔ３では、電流生成回路３２３はスタンバイ状態になる。メモリ回路３１では、容量素子Ｃ４によってゲート電圧ＶＮＡ２が保持され、メモリ回路３２では、容量素子Ｃ５によってゲート電圧ＶＧＰ３が保持されている。
【０１４０】
（Ｔ４：モードＡ３（出力モード））
Ｔ４では、電流生成回路３２３は電流ＩＹを出力する。信号ＯＥを“Ｈ”にして、アナログスイッチ３５をオンにする。ＩＳＲＣ２＞ＩＳＮＫ２であれば、電流ＩＹはソース電流（＋Ｉｂ）であり、ＩＳＲＣ２＜ＩＳＮＫ２であれば、電流ＩＹはシンク電流（−Ｉｂ）を出力する。＋Ｉｂ＝＋｜ＩＳＲＣ２−ＩＳＮＫ２｜であり、−Ｉｂ＝−｜ＩＳＲＣ２−ＩＳＮＫ２｜である。カレントミラー回路３０に電流ＩＲＥＦ２を入力しなくとも、電流生成回路３２３は電流ＩＹを出力することができるため、電流生成回路３２３の消費電力を抑えることができる。
【０１４１】
（Ｔ５−Ｔ８）
Ｔ５−Ｔ８での乗算回路３０２の動作は、Ｔ５−Ｔ８での乗算回路３００の動作と同様なため、その説明を援用することにする。
【０１４２】
＜＜乗算回路３０３＞＞
図１３に示す乗算回路３０３は、乗算回路３０２の変形例であり、電流生成回路３２３に代えて電流生成回路３２４を有する。乗算回路３０３は、図１２のタイミングチャートに従って動作できる。
【０１４３】
電流生成回路３２３と電流生成回路３２４とは、トランジスタＭＮ２のゲート電圧を記憶するためのメモリ回路の回路構成が異なる。
【０１４４】
メモリ回路３３はトランジスタＭＯ６、容量素子Ｃ６を有する。容量素子Ｃ６の第１端子はトランジスタＭＮ１、ＭＮ２のゲートに電気的に接続され、第２端子はＶＳＳ線に電気的に接続されている。トランジスタＭＯ６のオンオフは信号ＣＭＮ２によって制御される。トランジスタＭＯ６もバックゲートを有するＯＳトランジスタであり、バックゲートはＶＢＧ線に電気的に接続されている。トランジスタＭＯ６は、トランジスタＭＮ１のゲートとトランジスタＭＮ１のドレイン間の導通状態を制御するパストランジスタである。トランジスタＭＯ６がオンのとき、トランジスタＭＮ１はダイオード接続され、カレントミラー回路３０はアクティブになる。
【０１４５】
＜＜乗算回路３０４＞＞
図１４に示す乗算回路３０４は乗算回路３００の変形例であり、電流生成回路３２１に代えて電流生成回路３２５を有する。乗算回路３０４は、図９のタイミングチャートに従って動作できる。
【０１４６】
電流生成回路３２５は、３のメモリ回路２１、３のメモリ回路２２、カスコード接続された３のカレントミラー回路２０、カスコード接続された３のトランジスタＭＮ３、アナログスイッチ２５を有する。
【０１４７】
トランジスタＭＰ１、ＭＰ２、ＭＮ３の飽和特性が良好ではない場合は、図１４に示す電流生成回路３２５のように、複数のカレントミラー回路２０、および複数のトランジスタＭＮ３を設け、それぞれをカスコード接続するとよい。
【０１４８】
乗算回路３０１の電流生成回路３２２の回路構成を電流生成回路３２５のように変形することができる。
【０１４９】
＜＜乗算回路３０５＞＞
図１５に示す乗算回路３０５は乗算回路３０３の変形例であり、電流生成回路３２４に代えて電流生成回路３２６を有する。乗算回路３０５は、図１２のタイミングチャートに従って動作できる。
【０１５０】
電流生成回路３２６は、３のメモリ回路３２、３のメモリ回路３３、カスコード接続された３のカレントミラー回路３０、カスコード接続された３のトランジスタＭＰ３、アナログスイッチ３５を有する。
【０１５１】
トランジスタＭＮ１、ＭＮ２、ＭＰ３の飽和特性が良好ではない場合は、図１５に示す電流生成回路３２６のように、複数のカレントミラー回路３０、および複数のトランジスタＭＰ３を設け、それぞれをカスコード接続するとよい。
【０１５２】
乗算回路３０２の電流生成回路３２３の回路構成を、電流生成回路３２６のように変形することができる。
【０１５３】
〔実施の形態２〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置について説明する。ここでは、実施の形態１の乗算回路３００を例に、このような半導体装置の構造について説明する。
【０１５４】
＜＜乗算回路３００の積層構造＞＞
図１６を参照して、乗算回路３００の構造について説明する。図１６には、代表的に、トランジスタＭＮ３、メモリ回路２２（トランジスタＭＯ２、容量素子Ｃ２）を示している。乗算回路３００は、単結晶シリコンウエハ５５００と、層ＬＸ１―ＬＸ１１の積層を有する。層ＬＸ１−層ＬＸ１１には、配線、電極、プラグ等が設けられている。なお、図１６は乗算回路３００の積層構造例を説明するための断面図であり、乗算回路３００を特定の切断線で切った断面図ではない。
【０１５５】
層ＬＸ１には、トランジスタＭＮ３等の乗算回路３００を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５００に設けられている。
【０１５６】
層ＬＸ８には、トランジスタＭＯ２等のＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＬＸ７に設けられている。ここでは、ＯＳトランジスタの構造は後述するＯＳトランジスタ５００４（図２０参照）と同様である。層ＬＸ９には、容量素子Ｃ２が設けられている。容量素子Ｃ２を層ＬＸ７よりも下層に設けてもよい。
【０１５７】
次に、図１７−図２０を参照して、ＯＳトランジスタの構成例を説明する。
【０１５８】
＜＜ＯＳトランジスタの構成例１＞＞
図１７にＯＳトランジスタの構成例を示す。図１７の左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面図である。
【０１５９】
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２−５０２７、５０３０―５０３２、金属酸化物層５０１１−５０１３、導電層５０５０−５０５４を有する。
【０１６０】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１６１】
金属酸化物層５０１１−５０１３をまとめて酸化物層５０１０と呼ぶ。図１７に示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
【０１６２】
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０−５０５２はそれぞれバリア層として機能する絶縁層５０３０−５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
【０１６３】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４−５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
【０１６４】
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
【０１６５】
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１６６】
例えば、導電層５０５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側に設けられる。
【０１６７】
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅−マグネシウム−アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）などの合わせがある。先に記載した導電体が絶縁層５０２７側に設けられる。
【０１６８】
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
【０１６９】
絶縁層５０２１−５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１−５０３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１−５０３０を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１７０】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０１７１】
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
【０１７２】
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０１７３】
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
【０１７４】
絶縁層５０２１−５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４−５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９―５０３２は酸化アルミニウムである。
【０１７５】
図１７は、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
【０１７６】
＜＜ＯＳトランジスタの構成例２＞＞
図１８に示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例である。図１８の左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
【０１７７】
ＯＳトランジスタ５００２では、金属酸化物層５０１１、５０１２とでなる積層の上面および側面が、金属酸化物層５０１３と絶縁層５０２７とでなる積層によって覆われている。そのため、ＯＳトランジスタ５００２においては、絶縁層５０３１、５０３２は必ずしも設けなくてもよい。
【０１７８】
＜＜ＯＳトランジスタの構成例３＞＞
図１９に示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。
【０１７９】
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０１８０】
＜＜ＯＳトランジスタの構成例４＞＞
図２０に示すＯＳトランジスタ５００４は、ＯＳトランジスタ５００１とはゲート電極、酸化物層、の構造が異なる。
【０１８１】
ＯＳトランジスタ５００４のゲート電極（５０５０）は絶縁層５０３３、５０３４に覆われている。
【０１８２】
ＯＳトランジスタ５００４は、金属酸化物層５０１１、５０１２とでなる酸化物層５００９を有する。導電層５０５１、５０５２を設ける代わりに、金属酸化物層５０１１に低抵抗領域５０１１ａ、５０１１ｂが、金属酸化物層５０１２に低抵抗領域５０１２ａ、５０１２ｂが設けられている。酸化物層５００９に不純物元素（例えば、水素、窒素）を選択的に添加することで、低抵抗領域５０１１ａ、５０１１ｂ、５０１２ａ、５０１２ｂを形成することができる。
【０１８３】
金属酸化物層に不純物元素を添加すると、添加した領域に酸素欠損が形成され、不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなるため、添加領域が低抵抗化される。
【０１８４】
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ−ＯＳ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
【０１８５】
ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ−ＯＳに付与することができる。ＣＡＣ−ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１８６】
ＣＡＣ−ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１８７】
また、ＣＡＣ−ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１８８】
また、ＣＡＣ−ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。
【０１８９】
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶金属酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質金属酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
【０１９０】
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
【０１９１】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１９２】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１９３】
ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１９４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１９５】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質金属酸化物半導体との間の構造を有する金属酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１９６】
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
【符号の説明】
【０１９７】
２５、３５：アナログスイッチ、
２０、３０：カレントミラー回路
２１、２２、２３、３１、３２、３３：メモリ回路、
１００：放送システム、  １１０：カメラ、  １１１：イメージセンサ、  １１２：画像処理装置、  １１５：送信装置、  １１６：エンコーダ、  １１７：変調器、  １２０：受信装置、  １２１：復調器、  １２２：デコーダ、  １２５：表示装置、  １２６：画像処理装置、  １２７：表示部、
１４１、１５１、１５４、１５６、１５７：映像データ、  １５０：Ｒａｗデータ、  １５２：符号化データ、  １５３：放送信号、  １５５：データ信号、
１６０：ＴＶ装置（テレビジョン受信装置）、  １６１：放送局、  １６２：人工衛星、
１６３：電波塔、  １６４、１６５：アンテナ、  １６６Ａ、１６６Ｂ、１６７Ａ、１６７Ｂ：電波、
１７１：受信装置、  １７２、１７３：無線機、  １７４：受信装置、  １７５：コネクタ部、
１８０：救急車、  １８１、  １８２：医療機関、  １８５：高速ネットワーク、
１９０：カメラ、  １９１：エンコーダ、  １９２、  １９５：通信装置、  １９６：デコーダ、  １９７：表示装置、
２０１：エンコーダ、  ２０３：デコーダ、  ２１０：ブロック分割回路、  ２１１：減算回路、  ２１２：ＤＣＴ（離散コサイン変換）回路、  ２１３：量子化回路、  ２１４：エントロピー符号化回路、  ２１５：ヘッダ付与回路、  ２１６：逆量子化回路、  ２１７：ＩＤＣＴ（逆離散コサイン変換）回路、  ２１８：加算回路、  ２２１：フレーム間予測回路、  ２２２：フレーム内予測回路、  ２２３：フレームメモリ、  ２２９：信号処理回路、  ２３０：ヘッダ復号化回路、  ２３１：エントロピー復号化回路、  ２３２：逆量子化回路、  ２３３：ＩＤＣＴ回路、  ２３４：加算回路、  ２３５：ループフィルタ、  ２４１：フレーム間予測回路、  ２４２：フレーム内予測回路、  ２４３：フレームメモリ、
３００、３０１、３０２、３０３、３０４、３０５、３１０：乗算回路、
３１１、３１２：ＤＡＣ（デジタル−アナログ変換回路）、
３２１、３２２、３２３、３２４、３２５、３２６：電流生成回路、
５００１、５００２、５００３、５００４：ＯＳトランジスタ、
５００９、５０１０：酸化物層、
５０１１、５０１２、５０１３：金属酸化物層、
５０１１ａ、５０１１ｂ、５０１２ａ、５０１２ｂ：低抵抗領域、
５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２、５０３３、５０３４：絶縁層、
５０５０、５０５１、５０５２、５０５３、５０５４：導電層、
５５００：単結晶シリコンウエハ、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６：容量素子、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＯ１、ＭＯ２、ＭＯ３、ＭＯ４、ＭＯ５、ＭＯ６、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４：トランジスタ、
Ｎ１、Ｎ２、Ｎ４、Ｎ５：ノード、
ＩＮ１１、ＯＵＴ１１、Ｐ１、Ｐ２、Ｐ３：端子、
ＣＭＥ１、ＣＭＥ２、ＣＭＥＢ２、ＣＭＮ１、ＣＭＮ２、ＣＭＰ１、ＣＭＰ２、ＯＥ、ＯＥＢ：信号、
ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２、ＤＩＮ［Ｎ−１：０］：データ、
ＩＡ１、ＩＡ２、ＩＢ１、ＩＢ２、ＩＲＥＦ１、ＩＲＥＦ２、ＩＳＮＫ１、ＩＳＮＫ２、ＩＳＲＣ１、ＩＳＲＣ２、ＩＸ、ＩＸＹ、ＩＹ：電流、
ＶＢＧ、ＶＤＤ、ＶＳＳ：電圧、
ＶＧＮ３、ＶＧＰ３、ＶＮＡ１、ＶＮＡ２、ＶＰＡ１、ＶＰＡ２：ゲート電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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