(57)【要約】【課題】シリサイドの抵抗値のばらつきを抑制する。【解決手段】半導体装置の製造方法は、以下の工程を含む。半導体基板に設けられたシリコン及びポリシリコンの少なくとも一方の表面にコバルトを含む金属膜を形成する金属膜形成工程。金属膜の表面に、チタンを含むキャップ膜を形成するキャップ膜形成工程。半導体基板を窒素雰囲気中において第１の温度で加熱して半導体基板の所定部位にコバルトシリサイドを形成すると共にチタンを窒化する第１の熱処理工程。第１の熱処理工程の後に、半導体基板を窒素雰囲気中において第１の温度よりも高い第２の温度で加熱する第２の熱処理工程。キャップ膜及び未反応のコバルトを除去する除去工程。除去工程の後に半導体基板を第２の温度よりも高い第３の温度で加熱してコバルトシリサイドの相転移を行う第３の熱処理工程。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたシリコン及びポリシリコンの少なくとも一方の表面にコバルトを含む金属膜を形成する金属膜形成工程と、
前記金属膜の表面に、チタンを含むキャップ膜を形成するキャップ膜形成工程と、
前記半導体基板を窒素雰囲気中において第１の温度で加熱して前記半導体基板の所定部位にコバルトシリサイドを形成すると共に前記チタンを窒化する第１の熱処理工程と、
前記第１の熱処理工程の後に、前記半導体基板を窒素雰囲気中において前記第１の温度よりも高い第２の温度で加熱する第２の熱処理工程と、
前記キャップ膜及び未反応のコバルトを除去する除去工程と、
前記除去工程の後に前記半導体基板を前記第２の温度よりも高い第３の温度で加熱して前記コバルトシリサイドの相転移を行う第３の熱処理工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１の温度は、チタン−コバルト合金の形成が抑制される温度である
請求項１に記載の製造方法。
【請求項３】
前記第１の温度は、４８０℃以上５１０℃以下である
請求項２に記載の製造方法。
【請求項４】
前記第２の温度は、前記チタンの前記コバルトシリサイド中への拡散を促進させる温度である
請求項１から請求項３のいずれか１項に記載の製造方法。
【請求項５】
前記第２の温度は、５４０℃以上５８０℃以下である
請求項４に記載の製造方法。
【請求項６】
前記第１の熱処理工程の後に前記半導体基板の温度を下げることなく前記第２の熱処理工程に移行する
請求項１から請求項５のいずれか１項に記載の製造方法。
【請求項７】
前記第１の熱処理工程の後に前記半導体基板の温度を前記第１の温度よりも低い温度にまで下げてから前記第２の熱処理工程に移行する
請求項１から請求項５のいずれか１項に記載の製造方法。
【請求項８】
前記シリコンと、前記シリコンの表面に形成された前記コバルトシリサイドと、を含むショットキーバリアダイオードを形成する
請求項１から請求項７のいずれか１項に記載の製造方法。
【請求項９】
前記ポリシリコンと、前記ポリシリコンの表面に形成された前記コバルトシリサイドと、を含む抵抗素子を形成する
請求項１から請求項８のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上のシリコンまたはポリシリコンを低抵抗化させる技術として、シリコンまたはポリシリコンの表面にシリコンと金属との化合物であるシリサイドを形成するシリサイド化プロセスが知られている。シリサイド化プロセスに関して、例えば、以下の技術が知られている。
【０００３】
すなわち、従来のシリサイド化プロセスは、以下の工程を含む。ＭＯＳ構造上にコバルト層を形成する工程。コバルト層を、酸素を生じる気体に露出することなく、コバルト層上にチタン層を形成する工程。チタン層を、酸素を生じる気体に露出することなく、チタン層上に窒化チタン層を形成する工程。ＭＯＳ構造を第１の温度でアニーリングして、ＭＯＳ構造のシリコン・ソース及びドレイン領域並びにポリシリコン・ゲート領域の上にケイ化コバルトを形成する工程。上記のアニーリングの後で、ＭＯＳ構造から未反応のコバルト、チタン及び窒化チタンを除去する工程。その後、第１の温度よりも高い第２の温度でＭＯＳ構造をアニーリングして第１のアニーリング温度で形成された低温のケイ化コバルトを高温のケイ化コバルトに変換する工程。
【０００４】
また、従来の他のシリサイド化プロセスは、以下の工程を含む。半導体基板の上部にゲート層を形成した後、ゲート層をパターニングして得られる生成物の上部にコバルトからなる金属層を形成する工程。金属層の上部に金属からなる第１キャッピング層を形成する工程。半導体基板を第１温度で加熱してゲート層の上部にコバルトモノシリサイドを形成する工程。未反応の金属層と第１キャッピング層を取り除く工程。生成物の上部に第２キャッピング層を形成する工程。半導体基板を第１温度より高い第２温度で加熱して金属モノシリサイドをコバルトダイシリサイドに変化させる工程。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２８４７３２号公報
【特許文献２】特開２００８−２２０２７号公報
【非特許文献】
【０００６】
【非特許文献１】IEDM1998. “High Thermal Stability and Low Junction Leakage Current of Ti Capped Co Salicide and its Feasibility for High Thermal Budget CMOS Devices
【非特許文献２】IEDM1995. “Leakage Mechanism and Optimized Conditions of CO Salicide Process for Deep-Submicron CMOS Devices”
【発明の概要】
【発明が解決しようとする課題】
【０００７】
コバルトを用いてシリサイド層を形成する従来のシリサイド化プロセスは、半導体基板を第１の温度で加熱してコバルトモノシリサイド（ＣｏＳｉ）を形成する工程と、半導体基板を第１の温度よりも高い第２の温度で加熱してコバルトダイシリサイド（ＣｏＳｉ２）を形成する工程とを含む。しかしながら、従来のシリサイド化プロセス用いて形成されるシリサイドは、抵抗値のばらつきが大きい。例えば、ポリシリコン上に従来のシリサイド化プロセスを用いて形成されたシリサイド層を積層することによって抵抗素子を形成した場合、抵抗素子の抵抗値のばらつきが大きくなる。
【０００８】
開示の技術は、一つの側面として、シリサイドの抵抗値のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
開示の技術に係る半導体装置の製造方法は、以下の工程を含む。半導体基板に設けられたシリコン及びポリシリコンの少なくとも一方の表面にコバルトを含む金属膜を形成する金属膜形成工程。前記金属膜の表面に、チタンを含むキャップ膜を形成するキャップ膜形成工程。前記半導体基板を窒素雰囲気中において第１の温度で加熱して前記半導体基板の所定部位にコバルトシリサイドを形成すると共に前記チタンを窒化する第１の熱処理工程。前記第１の熱処理工程の後に、前記半導体基板を窒素雰囲気中において前記第１の温度よりも高い第２の温度で加熱する第２の熱処理工程。前記キャップ膜及び未反応のコバルトを除去する除去工程。前記除去工程の後に前記半導体基板を前記第２の温度よりも高い第３の温度で加熱して前記コバルトシリサイドの相転移を行う第３の熱処理工程。
【発明の効果】
【００１０】
開示の技術は、一つの側面として、シリサイドの抵抗値のばらつきを抑制できる、という効果を奏する。
【図面の簡単な説明】
【００１１】
【図１Ａ】開示の技術の実施形態に係る抵抗素子の構成を示す平面図である。
【図１Ｂ】図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
【図２Ａ】開示の技術の実施形態に係るショットキーバリアダイオードの構成を示す平面図である。
【図２Ｂ】図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。
【図３Ａ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｂ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｃ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｄ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｅ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｆ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｇ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｈ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｉ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｊ】開示の技術の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】開示の技術の実施形態に係るシリサイド化プロセスにおける処理の流れを示す工程フロー図である。
【図５】開示の技術の実施形態に係るシリサイド化プロセスにおける第１の熱処理及び第２の熱処理を実施しているときの半導体基板の温度の時間推移を示すグラフである。
【図６Ａ】第１の比較例に係るシリサイド化プロセスにおける熱処理を実施しているときの半導体基板の温度の時間推移を示すグラフである。
【図６Ｂ】第２の比較例に係るシリサイド化プロセスにおける熱処理を実施しているときの半導体基板の温度の時間推移を示すグラフである。
【図７Ａ】第１の比較例に係るシリサイド化プロセスを用いて抵抗体の表面にシリサイド層を形成した場合の抵抗体周辺の各層の状態を示す断面図である。
【図７Ｂ】第１の比較例に係るシリサイド化プロセスを用いて抵抗体の表面に形成されたシリサイド層を示す断面図である。
【図８Ａ】第１の比較例に係るシリサイド化プロセスを用いてｎウェルの表面にシリサイド層を形成した場合のｎウェル周辺の各層の状態を示す断面図である。
【図８Ｂ】第１の比較例に係るシリサイド化プロセスを用いてｎウェルの表面に形成されたシリサイド層を示す断面図である。
【図９】開示の技術の実施形態に係るシリサイド化プロセスにおける処理の流れを示す工程フロー図である。
【図１０】開示の技術の実施形態に係るシリサイド化プロセスにおける第１の熱処理及び第２の熱処理を実施しているときの半導体基板の温度の時間推移を示すグラフである。
【図１１】比較例及び実施例に係る各サンプルにおける抵抗素子のシート抵抗値の大きさ及びばらつきを示すグラフである。
【図１２】比較例及び実施例に係る各サンプルにおけるショットキーバリアダイオードの順方向電圧の大きさを示すグラフである。
【図１３】比較例及び実施例に係る各サンプルにおけるシリサイド層（コバルトダイシリサイド）に含まれるチタンの割合を重量パーセントで示すグラフである。
【発明を実施するための形態】
【００１２】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与している。
【００１３】
図１Ａは、開示の技術の実施形態に係る製造方法を用いて製造される半導体装置の一例である抵抗素子１の構成を示す平面図である。図１Ｂは、図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。抵抗素子１は、半導体基板１０上に設けられたポリシリコンを含んで構成される抵抗体２０と、抵抗体２０の表面に形成されたシリサイド層５１と、を有している。
【００１４】
半導体基板１０は、例えばｐ型の導電型を有する単結晶シリコンで構成されている。半導体基板１０の表層部には、ｐ型の導電型を有するｐウェル１２が設けられている。また、半導体基板１０の表層部には、ｐウェル１２の表面を覆うように、ＳｉＯ２等の絶縁体で構成される絶縁分離膜１１ａが設けられている。抵抗体２０は、絶縁分離膜１１ａ上において、ｐウェル１２の形成領域と重なる位置に設けられている。抵抗体２０の側面は、ＳｉＯ２等の絶縁体で構成されるサイドウォール２１で覆われている。
【００１５】
半導体基板１０の表面は、ＳｉＯ２等の絶縁体で構成される絶縁膜３０によって覆われている。抵抗体２０、シリサイド層５１及びサイドウォール２１は、絶縁膜３０によって覆われている。絶縁膜３０内には、シリサイド層５１に達するビア３１ａ及び３１ｂが設けられている。ビア３１ａは、抵抗体２０の一方の端部に対応する位置においてシリサイド層５１に接続され、ビア３１ｂは、抵抗体２０の他方の端部に対応する位置においてシリサイド層５１に接続されている。絶縁膜３０の表面には、ビア３１ａに接続された抵抗配線４１ａ及びビア３１ｂに接続された抵抗配線４１ｂが設けられている。
【００１６】
抵抗体２０の表面にシリサイド層５１を形成することで、抵抗配線４１ａと抵抗配線４１ｂとの間の抵抗値を小さくすることができ、抵抗素子１において所望の抵抗値を得ることができる。なお、図１Ａでは、絶縁分離膜１１ａ、シリサイド層５１、ビア３１ａ、３１ｂ、及び抵抗配線４１ａ、４１ｂ以外の構成要素の図示が省略されている。
【００１７】
図２Ａは、開示の技術の実施形態に係る製造方法を用いて製造される半導体装置の他の例であるショットキーバリアダイオード（以下ＳＢＤと称する）２の構成を示す平面図である。図２Ｂは、図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。ＳＢＤ２は、半導体基板１０の表層部に設けられたｎ型の導電型を有するｎウェル１３と、ｎウェルの表面に形成されたシリサイド層５２及び５３と、を含んで構成されている。ＳＢＤ２は、ｎウェル１３とシリサイド層５２との接合によって生じるショットキー障壁を利用したダイオードであり、順方向電圧Ｖｆの大きさが、ｐｎ接合ダイオードと比較して小さいという特長を有する。
【００１８】
ｎウェル１３の表層部には、ｎウェル１３の中央部を囲む環状形状を有する絶縁分離膜１１ｂが設けられている。また、半導体基板１０の表層部には、ｎウェル１３の外周を囲む絶縁分離膜１１ｃが設けられている。また、ｎウェル１３の表層部の絶縁分離膜１１ｂと１１ｃとの間にコンタクト部１４が設けられている。コンタクト部１４は、ｎ型の導電型を有し、絶縁分離膜１１ｂの外周を囲む環状形状を有している。また、ｎウェル１３の表層部には、絶縁分離膜１１ｂの内側において絶縁分離膜１１ｂに接するガードリング１５が設けられている。ガードリング１５は、ｐ型の導電型を有し、絶縁分離膜１１ｂと同様、ｎウェル１３の中央部を囲む環状形状を有している。
【００１９】
シリサイド層５２は、絶縁分離膜１１ｂの内側に設けられ、ｎウェル１３の中央部においてｎウェル１３の表面を覆っている。シリサイド層５２は、ＳＢＤ２のアノード電極として機能する。一方、シリサイド層５３は、絶縁分離膜１１ｂの外側に設けられたコンタクト部１４の表面を覆っている。シリサイド層５３は、ＳＢＤ２のカソード電極として機能する。
【００２０】
半導体基板１０の表面は、絶縁膜３０によって覆われている。また、絶縁膜３０内には、シリサイド層５２に接続されたビア３２及びシリサイド層５３に接続されたビア３３が設けられている。絶縁膜３０の表面には、ビア３２に接続されたアノード配線４２及びビア３３に接続されたカソード配線４３が設けられている。なお、抵抗素子１及びＳＢＤ２は、同一の半導体基板１０上に設けられていてもよい。
【００２１】
以下に、抵抗素子１及びＳＢＤ２の双方を含む開示の技術の実施形態に係る半導体装置の製造方法について説明する。なお、抵抗素子１及びＳＢＤ２の双方を含む回路の一例として、ＤＣ−ＤＣコンバータが挙げられる。開示の技術は、抵抗素子１及びＳＢＤ２の少なくとも一方を含む場合にも適用することが可能である。図３Ａ〜図３Ｊは、開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
【００２２】
はじめに、ｐ型の導電型を有する単結晶シリコンで構成される半導体基板１０を用意する（図３Ａ）。
【００２３】
次に、例えば、公知のＳＴＩ（Shallow Trench Isolation）法を用いて半導体基板１０の表層部の所定領域にＳｉＯ２等の絶縁体によって構成される深さ３００ｎｍ程度の絶縁分離膜１１ａ、１１ｂ及び１１ｃを形成する（図３Ｂ）。
【００２４】
次に、公知のイオン注入法を用いて半導体基板１０のＳＢＤ２の形成領域にリンなどのｎ型不純物を例えば１×１０１３／ｃｍ３の濃度で注入することにより、当該領域にｎウェル１３を形成する。続いて、公知のイオン注入法を用いて半導体基板１０の抵抗素子１の形成領域にボロンなどのｐ型不純物を例えば１×１０１３／ｃｍ３の濃度で注入することにより、当該領域にｐウェル１２を形成する（図３Ｃ）。
【００２５】
次に、公知の熱酸化法を用いて半導体基板１０の表面にゲート酸化膜（図示せず）を形成する。その後、公知のＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート酸化膜上にポリシリコンを形成する。このポリシリコンは、半導体基板１０上に形成される図示しないトランジスタのゲート及び抵抗素子１の抵抗体２０を構成する。続いて、公知のフォトグラフィー技術及びエッチング技術を用いてポリシリコンをパターニングすることで、トランジスタのゲート（図示せず）及び抵抗体２０を形成する。抵抗体２０は、絶縁分離膜１１ａ上に形成される（図３Ｄ）。
【００２６】
次に、トランジスタのゲート（図示せず）及び抵抗体２０の側面及び上面を覆うように半導体基板１０の表面にＳｉＯ２等の絶縁膜を形成し、公知の異方性エッチング技術を用いてこの絶縁膜をエッチバックすることで、トランジスタのゲート（図示せず）及び抵抗体の側面を覆うサイドウォール２１を形成する（図３Ｄ）。
【００２７】
次に、公知のイオン注入法を用いてｎウェル１３の表面の絶縁分離膜１１ｂの外側にリンなどのｎ型不純物を例えば１×１０１５／ｃｍ３の濃度で注入することにより、当該部位にコンタクト部１４を形成する（図３Ｅ）。なお、このｎ型不純物注入工程において、半導体基板１０上に形成される図示しないｎチャネル型トランジスタのソース／ドレインが形成される。
【００２８】
次に、公知のイオン注入法を用いてｎウェル１３の表面の絶縁分離膜１１ｂの内側にボロンなどのｐ型不純物を例えば１×１０１５／ｃｍ３の濃度で注入することにより、当該部位にガードリング１５を形成する（図３Ｅ）。なお、このｐ型不純物注入工程において、半導体基板１０上に形成される図示しないｐチャネル型トランジスタのソース／ドレインが形成される。
【００２９】
以降の工程では、シリサイド化プロセスを用いて抵抗体２０の表面及びｎウェル１３の表面にシリサイド層を形成する。図４は、開示の技術の第１の実施形態に係るシリサイド化プロセスにおける処理の流れを示す工程フロー図である。
【００３０】
工程Ｐ１において、抵抗体２０及びｎウェル１３の表面に形成された自然酸化膜をウェットエッチングまたはドライエッチングによって除去する。その後、公知のスパッタ法を用いて、ポリシリコンで構成される抵抗体２０の表面及びシリコンで構成されるｎウェル１３の表面を覆うように、半導体基板１０上にコバルトを主として含む厚さ７ｎｍ程度の金属膜５０を形成する（図３Ｆ）。
【００３１】
工程Ｐ２において、公知のスパッタ法を用いて、金属膜５０上にチタンを主として含む厚さ７ｎｍ程度のキャップ膜６０を形成する（図３Ｆ）。キャップ膜６０は、金属膜５０のコバルトの酸化を防止する役割を担う。
【００３２】
工程Ｐ３において、半導体基板１０を窒素雰囲気中において第１の温度Ｔ１で加熱する。この熱処理を以下において第１の熱処理という。第１の熱処理は、加熱時間が数秒〜数十秒程度の短時間であるＲＴＡ（Rapid Thermal Anneal）によって行われる。第１の熱処理により、抵抗体２０のポリシリコンと金属膜５０のコバルトとが反応して主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層５１ａが抵抗体２０の表面に形成される。同様に、ｎウェル１３のシリコンと金属膜５０のコバルトとが反応してコバルトモノシリサイド（ＣｏＳｉ）を主として含むシリサイド層５２ａ、５３ａがｎウェル１３の表面に形成される（図３Ｇ）。なお、絶縁分離膜１１ａ、１１ｂ及び１１ｃ上にはシリサイド層は形成されない。また、第１の熱処理によりキャップ膜６０のチタンが窒化される。第１の温度Ｔ１は、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の形成を阻害するチタン−コバルト合金の形成を抑制する温度であることが好ましく、例えば、４８０℃以上５１０℃以下であることが好ましい。
【００３３】
工程Ｐ４において、半導体基板１０を窒素雰囲気中において第１の温度Ｔ１よりも高い第２の温度Ｔ２で加熱する。この熱処理を以下において第２の熱処理という。第２の熱処理は、第１の熱処理と同様、ＲＴＡによって行われる。第２の熱処理は、金属膜５０及びキャップ膜６０を残したままの状態で行われる。また、第１の実施形態に係るシリサイド化プロセスにおいては、第１の熱処理の後に半導体基板１０の温度を下げることなく第２の熱処理が行われる。第２の熱処理により、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の形成が促進される。また、金属膜５０中及びチタン−コバルト合金中に拡散しているチタンの、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）への拡散及びシリサイド層５１ａ、５２ａ、５３ａと抵抗体２０またはｎウェル１３との界面付近への拡散が促進される。チタンの拡散により、ＳＢＤ２におけるショットキー障壁のバリアハイトが低下して、ＳＢＤ２の順方向電圧Ｖｆが小さくなる。一方、第１の熱処理によってキャップ膜６０のチタンが窒化されるので、第２の熱処理において、第１の温度Ｔ１よりも高い第２の温度Ｔ２で加熱してもシリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の形成を阻害するチタン−コバルト合金の形成は抑制される。第２の温度Ｔ２は、チタンの、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）への拡散及びシリサイド層５１ａ、５２ａ、５３ａと抵抗体２０またはｎウェル１３との界面付近への拡散を促進させる温度であることが好ましい。第２の温度Ｔ２は、例えば、５４０℃以上５８０℃以下であることが好ましい。
【００３４】
工程Ｐ５において、薬液処理により、チタン−コバルト合金、金属膜５０のコバルトのうちシリサイド層を形成しない未反応のコバルト及びキャップ膜６０を除去する（図３Ｈ）。
【００３５】
工程Ｐ６において、半導体基板１０を窒素雰囲気中において第２の温度Ｔ２よりも高い第３の温度Ｔ３で加熱する。この熱処理を以下において第３の熱処理という。第３の熱処理は、第１の熱処理及び第２の熱処理と同様、ＲＴＡによって行われる。第３の熱処理により、シリサイド層５１ａ、５２ａ、５３ａを構成するコバルトモノシリサイド（ＣｏＳｉ）が、より抵抗の小さいコバルトダイシリサイド（ＣｏＳｉ２）に相転移する。すなわち、コバルトダイシリサイド（ＣｏＳｉ２）を主として含むシリサイド層５１、５２、５３が形成される（図３Ｉ）。第３の温度Ｔ３は、例えば７００℃程度である。
【００３６】
上記のシリサイド化プロセスにおける工程Ｐ１〜Ｐ６が完了した後、公知のＣＶＤ法を用いて半導体基板１０の表面にＳｉＯ２等の絶縁体で構成される絶縁膜３０を形成する（図３Ｊ）。抵抗体２０の表面に形成されたシリサイド層５１及びｎウェル１３の表面に形成されたシリサイド層５２、５３は、絶縁膜３０によって覆われる。続いて、公知のフォトグラフィー技術及びエッチング技術を用いて、シリサイド層５１、５２及び５３に達するコンタクトホールを形成する。次に、これらのコンタクトホールをタングステン等の導電体で埋めることで、ビア３１ａ、３１ｂ、３２及び３３を形成する（図３Ｊ）。次に、スパッタ法を用いて絶縁膜３０の表面にアルミニウム等の導電膜を形成し、公知のフォトグラフィー技術及びエッチング技術を用いてこの導電膜をパターニングすることで、抵抗配線４１ａ、４１ｂ、アノード配線４２及びカソード配線４３を形成する。
【００３７】
図５は、上記した開示の技術の第１の実施形態に係るシリサイド化プロセスにおける第１の熱処理（工程Ｐ３）及び第２の熱処理（工程Ｐ４）を実施しているときの半導体基板１０の温度の時間推移を示すグラフである。第１の実施形態に係るシリサイド化プロセスでは、半導体基板１０は、室温（２５℃）から第１の温度Ｔ１にまで加熱され、第１のアニール時間Ａ１が経過するまで第１の温度Ｔ１にて加熱された状態が維持される。その後、半導体基板１０は、第１の温度Ｔ１よりも高い第２の温度Ｔ２にまで加熱され、第２のアニール時間Ａ２が経過するまで、第２の温度Ｔ２にて加熱された状態が維持される。その後、半導体基板１０は、室温（２５℃）にまで冷却される。このように、第１の実施形態に係るシリサイド化プロセスでは、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が、互いに処理温度が異なる２段階の熱処理によって行われる。
【００３８】
図６Ａは、第１の比較例に係るシリサイド化プロセスを用いて、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理を実施しているときの半導体基板１０の温度の時間推移を示すグラフである。第１の比較例に係るシリサイド化プロセスでは、半導体基板１０は、室温（２５℃）から温度ＴＸ１にまで加熱され、アニール時間Ａｘが経過するまで温度ＴＸ１にて加熱された状態が維持される。その後、半導体基板１０は、室温（２５℃）にまで冷却される。なお、温度ＴＸ１は、開示の技術の実施形態に係る第２の熱処理における第２の温度Ｔ２に等しいものとする（ＴＸ１＝Ｔ２）。また、アニール時間Ａｘは、開示の技術の実施形態に係る第１の熱処理におけるアニール時間Ａ１と第２の熱処理におけるアニール時間Ａ２とを合計した長さに相当するものとする（Ａｘ＝Ａ１＋Ａ２）。このように、第１の比較例に係るシリサイド化プロセスでは、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が１段階の熱処理によって行われる。
【００３９】
図７Ａは、第１の比較例に係るシリサイド化プロセスを用いて抵抗素子１を構成する抵抗体２０の表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層５１ａを形成した場合の抵抗体２０周辺の各層の状態を示す断面図である。図７Ｂは、第１の比較例に係るシリサイド化プロセスを用いて抵抗素子１を構成する抵抗体２０の表面に主としてコバルトダイシリサイド（ＣｏＳｉ２）を含むシリサイド層５１を形成した場合の抵抗体２０周辺の各層の状態を示す断面図である。第１の比較例に係るシリサイド化プロセスによれば、比較的高温の温度ＴＸ１（＝Ｔ２）にて熱処理が行われる。これにより、キャップ膜６０のチタンは、その一部が金属膜５０のコバルト中に拡散し、他の一部がシリサイド層５１ａのコバルトモノシリサイド（ＣｏＳｉ）中に拡散する。これにより、金属膜５０中及びシリサイド層５１ａ中にチタン−コバルト合金１００が形成される。チタン−コバルト合金１００は、コバルト原子の抵抗体２０（ポリシリコン）への拡散を阻害する。従って、チタン−コバルト合金１００の成長が顕著である部位において、シリサイド層５１ａの厚さが薄くなる。チタン−コバルト合金１００が成長する部位はランダムであるので、シリサイド層５１ａの厚さは不均一となる。これにより、図７Ｂに示すように、最終的に得られるコバルトダイシリサイド（ＣｏＳｉ２）を含むシリサイド層５１の厚さも不均一となり、抵抗素子１において抵抗値のばらつきが大きくなる。
【００４０】
図８Ａは、第１の比較例に係るシリサイド化プロセスを用いてＳＢＤ２を構成するｎウェル１３の表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層５２ａ及び５３ａを形成した場合のｎウェル１３周辺の各層の状態を示す断面図である。図８Ｂは、第１の比較例に係るシリサイド化プロセスを用いてＳＢＤ２を構成するｎウェル１３の表面に主としてコバルトダイシリサイド（ＣｏＳｉ２）を含むシリサイド層５２及び５３を形成した場合のｎウェル１３周辺の各層の状態を示す断面図である。第１の比較例に係るシリサイド化プロセスによれば、上記と同様のメカニズムによってシリサイド層５２ａ及び５３ａの厚さは不均一となる。これにより、図８Ｂに示すように、最終的に得られるコバルトダイシリサイド（ＣｏＳｉ２）を含むシリサイド層５２及び５３の厚さも不均一となる。
【００４１】
図６Ｂは、第２の比較例に係るシリサイド化プロセスを用いて、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理を実施しているときの半導体基板１０の温度の時間推移を示すグラフである。第２の比較例に係るシリサイド化プロセスでは、半導体基板１０は、室温（２５℃）から温度ＴＸ２にまで加熱され、アニール時間Ａｘが経過するまで温度ＴＸ２にて加熱された状態が維持される。その後、半導体基板１０は、室温（２５℃）にまで冷却される。なお、温度ＴＸ２は、開示の技術の実施形態に係る第１の熱処理における第１の温度Ｔ１に等しいものとする（ＴＸ２＝Ｔ１＜Ｔ２）。また、アニール時間Ａｘは、開示の技術の実施形態に係る第１の熱処理におけるアニール時間Ａ１と第２の熱処理におけるアニール時間Ａ２とを合計した長さに相当するものとする（Ａｘ＝Ａ１＋Ａ２）。このように、第２の比較例に係るシリサイド化プロセスでは、第１の比較例と同様、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が１段階の熱処理によって行われる。
【００４２】
第２の比較例に係るシリサイド化プロセスによれば、主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が、比較的低温の温度ＴＸ２（＝Ｔ１＜Ｔ２）による１回の熱処理によって行われる。これにより、第１の比較例に係るシリサイド化プロセスを適用した場合と比較して、チタン−コバルト合金の形成が抑制される。しかしながら、処理温度が比較的低温であるため、コバルトモノシリサイド（ＣｏＳｉ）の成長が促進されず、シリサイド層５１ａ、５２ａ、５３ａの厚さが不十分となる。これにより抵抗素子１の抵抗値が高くなり、更に抵抗値のばらつきが大きくなる。また、処理温度が比較的低温であるため、チタンのシリサイド層５２ａ、５３ａへの拡散及びシリサイド層５２ａ、５３ａとｎウェル１３との界面付近への拡散が促進されない。これにより、ＳＢＤ２におけるショットキー障壁のバリアハイトが低下せず、第１の比較例に係るシリサイド化プロセスを適用した場合と比較して、ＳＢＤ２の順方向電圧Ｖｆが大きくなる。ＳＢＤは、順方向電圧Ｖｆの大きさがｐｎ接合ダイオードと比較して小さいことが特長の１つであるので、順方向電圧Ｖｆの増加は好ましくない。
【００４３】
一方、開示の技術の第１の実施形態に係るシリサイド化プロセスによれば、主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が、互いに処理温度が異なる２段階の熱処理によって行われる。第１の熱処理は、処理温度が比較的低い第１の温度Ｔ１によって行われる。これにより、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の形成を阻害するチタン−コバルト合金の形成を抑制しながらシリサイド層５１ａ、５２ａ、５３ａを形成することができる。また、第１の熱処理によりキャップ層６０のチタンが窒化される。
【００４４】
第２の熱処理は、処理温度が比較的高い第２の温度Ｔ２によって行われる。これにより、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の成長が促進される。キャップ層６０のチタンは、第１の熱処理において窒化されており、チタン−コバルト合金の形成が抑制されるので、シリサイド層５１ａ、５２ａ、５３ａ（コバルトモノシリサイド）の成長は阻害されにくくなる。これにより、第１の比較例に係るシリサイド化プロセスを適用した場合と比較して、シリサイド層５１ａ、５２ａ、５３ａの厚さの均一性を高めることができる。また、第２の比較例に係るシリサイド化プロセスを適用した場合と比較して、シリサイド層５１ａ、５２ａ、５３ａの厚さを厚くすることができる。すなわち、開示の技術の第１の実施形態に係るシリサイド化プロセスによれば、第１の比較例及び第２の比較例に係るシリサイド化プロセスを適用した場合と比較して、抵抗素子１における抵抗値のばらつきを小さくすることができる。
【００４５】
また、第２の熱処理によって金属膜５０中及びチタン−コバルト合金中に拡散しているチタンの、シリサイド層５１ａ、５２ａ、５３ａへの拡散及びシリサイド層５１ａ、５２ａ、５３ａと抵抗体２０またはｎウェル１３との界面付近への拡散が促進される。これにより、ＳＢＤ２におけるショットキー障壁のバリアハイトを低下させることができ、第２の比較例に係るシリサイド化プロセスを適用した場合と比較して、ＳＢＤ２の順方向電圧Ｖｆを小さくすることができる。このように、開示の技術の第１の実施形態に係るシリサイド化プロセスによれば、ＳＢＤ２の順方向電圧Ｖｆの上昇を抑えつつ、抵抗素子１の抵抗値のばらつきを小さくすることができる。
【００４６】
図９は、開示の技術の第２の実施形態に係るシリサイド化プロセスにおける処理の流れを示す工程フロー図である。第２の実施形態に係るシリサイド化プロセスは、工程Ｐ３と工程Ｐ４と間に工程Ｐ３Ａを更に含む点において第１の実施形態に係るシリサイド化プロセスと異なる。すなわち、第２の実施形態に係るシリサイド化プロセスでは、工程Ｐ３において第１の熱処理を実施した後、工程Ｐ３Ａにおいて半導体基板１０の温度を、第１の温度Ｔ１よりも低い温度にまで低下させる。工程Ｐ３Ａにおいて、半導体基板１の温度を例えば室温（２５℃）にまで低下させてもよい。その後、工程Ｐ４において、第２の熱処理が実施され、半導体基板の温度は、第２の温度Ｔ２（＞Ｔ１）にまで上昇する。
【００４７】
図１０は、上記した開示の技術の第２の実施形態に係るシリサイド化プロセスにおける第１の熱処理（工程Ｐ３）及び第２の熱処理（工程Ｐ４）を実施しているときの半導体基板１０の温度の時間推移を示すグラフである。第２の実施形態に係るシリサイド化プロセスでは、半導体基板１０は、室温（２５℃）から第１の温度Ｔ１にまで加熱され、第１のアニール時間Ａ１が経過するまで第１の温度Ｔ１にて加熱された状態が維持される。その後、半導体基板１０は、室温（２５℃）にまで冷却され、待機時間Ｂ１が経過するまで室温（２５℃）に維持される。なお、待機時間Ｂ１は、抵抗素子１及びＳＢＤ２の特性に影響を与えるパラメータではなく、特に限定されるものではないが、一例として１０分〜３０分程度である。その後、半導体基板１０は、室温（２５℃）から第１の温度Ｔ１よりも高い第２の温度Ｔ２にまで加熱され、第２のアニール時間Ａ２が経過するまで、第２の温度Ｔ２にて加熱された状態が維持される。その後、半導体基板１０は、室温（２５℃）にまで冷却される。このように、第２の実施形態に係るシリサイド化プロセスでは、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理が、互いに処理温度が異なる２段階の熱処理によって行われる。
【００４８】
開示の技術の第２の実施形態に係るシリサイド化プロセスによれば、第１の実施形態に係るシリサイド化プロセスと同様、ＳＢＤ２の順方向電圧Ｖｆの上昇を抑えつつ、抵抗素子１の抵抗値のばらつきを小さくすることができる。また、第２の実施形態に係るシリサイド化プロセスによれば、抵抗素子１において抵抗値のばらつきを抑制する効果を更に促進させることができる。そのメカニズムは、以下のように推定される。
【００４９】
すなわち、第１の実施形態に係るシリサイド化プロセスでは、第１の熱処理と第２の熱処理が連続的であるので、第１の熱処理において生成、成長したチタン−コバルト合金の核が、第２の熱処理において引き続き成長を続ける。これにより、チタン−コバルト合金が局所的に大きく成長する部位が生じ易くなる。第１の熱処理及び第２の熱処理の間、キャップ膜６０のチタンの窒化が進行し、これに伴ってチタンの供給が減少するため、チタン−コバルト合金の成長は鈍化する。
【００５０】
一方、第２の実施形態に係るシリサイド化プロセスでは、第１の熱処理の完了後、第２の熱処理を開始するまでの間に半導体基板１０の温度を室温（２５℃）にまで低下させる冷却期間が存在する。これにより、第１の熱処理において生成されたチタン−コバルト合金の核の成長が、第１の熱処理が完了した時点で一旦停止する。チタン−コバルト合金は、第２の熱処理おいて、第１の熱処理時に生成された部位とは異なる新たな部位にも生成され、成長する。第１の熱処理及び第２の熱処理の間、キャップ膜６０のチタンの窒化の進行に伴って、チタンの供給が減少するため、チタン−コバルト合金の成長は鈍化する。このように、第２の実施形態に係るシリサイド化プロセスによれば、第１の熱処理と第２の熱処理とが不連続であるので、チタン−コバルト合金の連続的な成長が起こりにくくなり、チタン−コバルト合金が局所的に大きく成長する部位が生じにくくなる。従って、第２の実施形態に係るシリサイド化プロセスによれば、第１の実施形態と比較して、コバルトモノシリサイド（Ｃｏ−Ｓｉ）の成長が阻害されにくくなり、シリサイド層の厚さの均一性が向上し、抵抗素子１における抵抗値のばらつきが小さくなったものと考えられる。
【００５１】
[実施例]
上記した開示の技術の第１の実施形態に係るシリサイド化プロセス及び第２の実施形態に係るシリサイド化プロセスを用いて抵抗素子及びＳＢＤのサンプルを作製し、抵抗素子の抵抗値及びＳＢＤの順方向電圧Ｖｆについて評価を行った。また、比較対象として開示の技術の実施形態とは異なるシリサイド化プロセスを用いて抵抗素子及びＳＢＤのサンプルを作製した。各サンプルは、シリコンまたはポリシリコンの表面に主としてコバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理の条件が互いに異なる。各サンプルにおける熱処理条件を下記の表１に示す。
【００５２】
【表１】
2018078212.tif 000003
【００５３】
実施例１及び実施例２に係るサンプルは、図５に示すように、第１の熱処理と第２の熱処理とを連続的に行う開示の技術の第１の実施形態に係るシリサイド化プロセスを用いて作製したものである。実施例３及び実施例４に係るサンプルは、図１０に示すように、第１の熱処理と第２の熱処理とを分割して行う（すなわち、第１の熱処理と第２の熱処理との間に冷却期間が存在する）開示の技術の第２の実施形態に係るシリサイド化プロセスを用いて作製したものである。表１において、Ｔ１は第１の熱処理における処理温度であり、Ａ１は第１の熱処理におけるアニール時間であり、Ｔ２は第２の熱処理における処理温度であり、Ａ２は第２の熱処理におけるアニール時間である。
【００５４】
比較例１及び比較例２に係るサンプルは、コバルトモノシリサイド（ＣｏＳｉ）を含むシリサイド層を形成するための熱処理を１段階の熱処理によって形成したものである。表１において、Ｔｘは１段階の熱処理における処理温度であり、Ａｘは１段階の熱処理におけるアニール時間である。
【００５５】
なお、各サンプルにおいて、コバルトモノシリサイド（ＣｏＳｉ）をコバルトダイシリサイド（ＣｏＳｉ２）に相転移させるための処理温度及びアニール時間は互いに同じであり、７００℃、３０秒とした。
【００５６】
図１１は、比較例１、比較例３及び実施例１〜４に係る各サンプルにおける抵抗素子のシート抵抗値の大きさ及びばらつきを示すグラフである。図１１において、棒グラフで示される抵抗値ばらつき改善率は、各サンプルにおける抵抗素子のシート抵抗値の標準偏差を、比較例１に係るサンプルにおける抵抗素子のシート抵抗値の標準偏差に対する比率で表したものである。すなわち、抵抗値ばらつき改善率は、その値が大きい程、抵抗素子の抵抗値のばらつきが小さいことを意味する。また、抵抗値ばらつき改善率が１００％を超える場合、当該サンプルの抵抗素子の抵抗値のばらつきが、比較例１に係るサンプルよりも小さいことを意味する。また、図１１において、各サンプルにおける抵抗素子のシート抵抗値の平均値が折れ線グラフで示されている。なお、標準偏差及び平均値の算出に用いたサンプル数は、それぞれ３９個である。
【００５７】
図１１に示すように、実施例１に係るサンプルにおいて、抵抗値のばらつきは、比較例１に係るサンプルに対して２％改善した。実施例２に係るサンプルにおいて、抵抗値のばらつきは、比較例１に係るサンプルに対して４％改善した。実施例３に係るサンプルにおいて、抵抗値のばらつきは、比較例１に係るサンプルに対して５５％改善した。実施例４に係るサンプルにおいて、抵抗値のばらつきは、比較例１に係るサンプルに対して５２％改善した。このように、開示の技術の第１の実施形態及び第２の実施形態に係るシリサイド化プロセスを用いて作製された実施例１〜実施例４に係るサンプルにおいては、比較例１に係るサンプルよりも抵抗素子における抵抗値のばらつきが小さくなることが確認された。また、実施例３及び実施例４に係るサンプルにおいて、抵抗値のばらつきの改善効果が顕著となった。これは、上記したように、第２の実施形態に係るシリサイド化プロセスによれば、第１の実施形態と比較して、チタン−コバルト合金の局所的な成長が抑制され、コバルトモノシリサイド（Ｃｏ−Ｓｉ）の成長が阻害されにくくなったためであると考えられる。
【００５８】
また、図１１に示すように、比較例３に係るサンプルにおいて、抵抗値のばらつきは、比較例１に係るサンプルに対して１２％悪化し、更に、シート抵抗値の大きさが比較例１に係るサンプルに対して４０％程度大きくなった。これは、比較例３においては、処理温度が低く、コバルトモノシリサイド（ＣｏＳｉ）の成長が促進されず、シリサイド層の厚さが薄くなったためであると考えられる。すなわち、コバルトモノシリサイド（ＣｏＳｉ）の成長を阻害するチタン−コバルト合金の形成を抑制するために、単に処理温度を低下させるだけでは、抵抗値のばらつきを小さくすることは困難である。
【００５９】
図１２は、比較例１、比較例３及び実施例１〜４に係る各サンプルにおけるＳＢＤの順方向電圧Ｖｆの大きさを示すグラフである。図１２において、棒グラフで示されるＳＢＤの順方向電圧Ｖｆの増加率は、各サンプルにおけるＳＢＤの順方向電圧Ｖｆの平均値を、比較例１に係るサンプルにおけるＳＢＤの順方向電圧Ｖｆに対する比率で表したものである。すなわち、ＳＢＤの順方向電圧Ｖｆの増加率が１００％を超える場合、当該サンプルにおけるＳＢＤの順方向電圧Ｖｆの大きさが、比較例１に係るサンプルよりも大きいことを意味する。また、図１２において、各サンプルにおけるＳＢＤの順方向電圧Ｖｆの平均値が折れ線グラフで示されている。なお、ＳＢＤの順方向電圧Ｖｆの平均値の算出に用いたサンプル数は、それぞれ３９個である。
【００６０】
図１２に示すように、比較例３に係るサンプルにおいて、ＳＢＤの順方向電圧Ｖｆの大きさが、比較例１に係るサンプルに対して５０％以上増加した。比較例３においては、比較例１よりも処理温度が低く、チタンのシリサイド層への拡散及びシリサイド層とシリコンとの界面付近への拡散が促進されず、ＳＢＤにおけるショットキー障壁のバリアハイトが比較例１よりも高くなったためであると考えられる。ＳＢＤは、順方向電圧Ｖｆの大きさがｐｎ接合ダイオードと比較して小さいことが特長の１つであるので、順方向電圧Ｖｆの増加は好ましくない。
【００６１】
実施例１〜４に係るサンプルにおいては、ＳＢＤの順方向電圧Ｖｆの大きさが、比較例１に係るサンプルに対して増加したものの、増加率は比較例３に係るサンプルよりも小さくなった。これは、第２の熱処理における処理温度Ｔ２を第１の熱処理における処理温度Ｔ１よりも高くすることで、チタンの拡散が促進され、ＳＢＤのバリアハイトが比較例３に係るサンプルよりも低下したためであると考えられる。
【００６２】
図１３は、比較例１〜３、実施例３及び４に係る各サンプルにおけるシリサイド層（コバルトダイシリサイド（ＣｏＳｉ２））に含まれるチタンの割合を重量パーセントで示すグラフである。比較例３においては、比較例１及び比較例２よりも処理温度が低く、チタンのシリサイド層への拡散が促進されず、シリサイド層に含まれるチタンの割合が比較例１及び比較例２よりも小さくなった。一方、実施例３及び実施例４においては、シリサイド層に含まれるチタンの割合が比較例１及び比較例２と同等となった。実施例３及び実施例４においては、第１の熱処理における処理温度Ｔ１が比較例３における処理温度Ｔｘと同じであるが、処理温度Ｔ１よりも高い処理温度Ｔ２による第２の熱処理を行うことでチタンのシリサイド層への拡散が促進されたためであると考えられる。
【００６３】
以上の各実施形態に関し、更に以下の付記を開示する。
【００６４】
（付記１）
半導体基板に設けられたシリコン及びポリシリコンの少なくとも一方の表面にコバルトを含む金属膜を形成する金属膜形成工程と、
前記金属膜の表面に、チタンを含むキャップ膜を形成するキャップ膜形成工程と、
前記半導体基板を窒素雰囲気中において第１の温度で加熱して前記半導体基板の所定部位にコバルトシリサイドを形成すると共に前記チタンを窒化する第１の熱処理工程と、
前記第１の熱処理工程の後に、前記半導体基板を窒素雰囲気中において前記第１の温度よりも高い第２の温度で加熱する第２の熱処理工程と、
前記キャップ膜及び未反応のコバルトを除去する除去工程と、
前記除去工程の後に前記半導体基板を前記第２の温度よりも高い第３の温度で加熱して前記コバルトシリサイドの相転移を行う第３の熱処理工程と、
を含む半導体装置の製造方法。
【００６５】
（付記２）
前記第１の温度は、チタン−コバルト合金の形成が抑制される温度である
付記１に記載の製造方法。
【００６６】
（付記３）
前記第１の温度は、４８０℃以上５１０℃以下である
付記２に記載の製造方法。
【００６７】
（付記４）
前記第２の温度は、前記チタンの前記コバルトシリサイド中への拡散を促進させる温度である
付記１から付記３のいずれか１つに記載の製造方法。
【００６８】
（付記５）
前記第２の温度は、５４０℃以上５８０℃以下である
付記４に記載の製造方法。
【００６９】
（付記６）
前記第１の熱処理工程の後に前記半導体基板の温度を下げることなく前記第２の熱処理工程に移行する
付記１から付記５のいずれか１つに記載の製造方法。
【００７０】
（付記７）
前記第１の熱処理工程の後に前記半導体基板の温度を前記第１の温度よりも低い温度にまで下げてから前記第２の熱処理工程に移行する
付記１から付記５のいずれか１つに記載の製造方法。
【００７１】
（付記８）
前記第１の熱処理工程の後に前記半導体基板の温度を室温にまで下げてから前記第２の熱処理工程に移行する
付記１から付記５のいずれか１つに記載の製造方法。
【００７２】
（付記９）
前記シリコンと、前記シリコンの表面に形成された前記コバルトシリサイドと、を含むショットキーバリアダイオードを形成する
付記１から付記８のいずれか１つに記載の製造方法。
【００７３】
（付記１０）
前記ポリシリコンと、前記ポリシリコンの表面に形成された前記コバルトシリサイドと、を含む抵抗素子を形成する
付記１から付記９のいずれか１つに記載の製造方法。
【符号の説明】
【００７４】
１  抵抗素子
２  ショットキーバリアダイオード
１０  半導体基板
１３  ｎウェル
２０  抵抗体
５０  金属膜
５１、５１ａ、５２、５２ａ、５３、５３ａ  シリサイド層
６０  キャップ膜
【図１Ａ】
2018078212.tif 000004
【図１Ｂ】
2018078212.tif 000005
【図２Ａ】
2018078212.tif 000006
【図２Ｂ】
2018078212.tif 000007
【図３Ａ】
2018078212.tif 000008
【図３Ｂ】
2018078212.tif 000009
【図３Ｃ】
2018078212.tif 000010
【図３Ｄ】
2018078212.tif 000011
【図３Ｅ】
2018078212.tif 000012
【図３Ｆ】
2018078212.tif 000013
【図３Ｇ】
2018078212.tif 000014
【図３Ｈ】
2018078212.tif 000015
【図３Ｉ】
2018078212.tif 000016
【図３Ｊ】
2018078212.tif 000017
【図４】
2018078212.tif 000018
【図５】
2018078212.tif 000019
【図６Ａ】
2018078212.tif 000020
【図６Ｂ】
2018078212.tif 000021
【図７Ａ】
2018078212.tif 000022
【図７Ｂ】
2018078212.tif 000023
【図８Ａ】
2018078212.tif 000024
【図８Ｂ】
2018078212.tif 000025
【図９】
2018078212.tif 000026
【図１０】
2018078212.tif 000027
【図１１】
2018078212.tif 000028
【図１２】
2018078212.tif 000029
【図１３】
2018078212.tif 000030