(57)【要約】【課題】貫通電極が設けられた半導体層におけるＫＯＺを狭くして、半導体装置の更なる小型化・高集積化を実現する。【解決手段】半導体基板１１と、半導体基板１１を貫通する貫通電極１６と、貫通電極１６の側面と半導体基板１１との間に設けられた絶縁膜１５と、半導体基板１１に設けられたＭＯＳトランジスタ１２とを備えており、半導体基板１１は、第１結晶軸及び第２結晶軸を有しており、第１結晶軸に沿った方向が第２結晶軸に沿った方向よりも貫通電極１６から生じるストレスの伝搬量が大きく、絶縁膜１５は、貫通電極１６の径方向の厚みであって、第１結晶軸方向に沿った厚みが、第２結晶軸方向に沿った厚みよりも大きい。【選択図】図１
2018098461.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層を貫通する貫通電極と、
前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、
前記半導体層に設けられた機能素子と
を備えており、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、
前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする半導体装置。
【請求項２】
前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記貫通電極の径方向の断面形状が四葉状の曲面形状であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁膜は、前記貫通電極の径方向の断面形状が矩形状であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
半導体層を貫通する第１貫通孔を形成する工程と、
前記第１貫通孔を絶縁材料で埋め込む工程と、
前記絶縁材料を貫通する第２貫通孔を形成する工程と、
前記第２貫通孔を導電材料で埋め込んで貫通電極を形成する工程と
を含み、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの分布量が大きく、
前記絶縁材料からなる絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
パッケージ基板と、
前記パッケージ基板上に設けられた半導体装置と
を含み、
前記半導体装置は、
半導体層と、
前記半導体層を貫通する貫通電極と、
前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、
前記半導体層に設けられた機能素子と
を備えており、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、
前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする積層半導体装置。
【請求項８】
前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする請求項７に記載の積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びに積層半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体回路の高密度化や信号伝送の高速化を図るべく、半導体チップを積層し、半導体チップ間を、Ｓｉ基板を貫通する貫通電極（Through Silicon Via：ＴＳＶ）で電気的に接続する半導体装置が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２６６２号公報
【特許文献２】特開２００６−１０８２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような半導体装置では、貫通電極を設けることにより、Ｓｉ基板における当該貫通電極の周囲にストレスが発生し、Ｓｉ基板に設けられたトランジスタや半導体回路等の機能素子の特性が影響を受ける。そのため、貫通電極の周囲には機能素子を配置することができない領域（Keep-out Zone：ＫＯＺ）が存在する。近時では、半導体装置の更なる高集積化の要請が高まっており、高集積化のためには、ＫＯＺを狭くすることが望まれる。
【０００５】
本発明は、貫通電極が設けられた半導体層におけるＫＯＺを狭くして、更なる小型化・高集積化を実現する半導体装置及び積層半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの態様では、半導体装置は、半導体層と、前記半導体層を貫通する貫通電極と、前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、前記半導体層に設けられた機能素子とを備えており、前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きい。
【０００７】
一つの態様では、半導体装置の製造方法は、半導体層を貫通する第１貫通孔を形成する工程と、前記第１貫通孔を絶縁材料で埋め込む工程と、前記絶縁材料を貫通する第２貫通孔を形成する工程と、前記第２貫通孔を導電材料で埋め込んで貫通電極を形成する工程とを含み、前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きい。
【０００８】
一つの態様では、積層半導体装置は、パッケージ基板と、前記パッケージ基板上に設けられた半導体装置とを含み、前記半導体装置は、半導体層と、前記半導体層を貫通する貫通電極と、前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、前記半導体層に設けられた機能素子とを備えており、前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きい。
【発明の効果】
【０００９】
一つの側面では、貫通電極が設けられた半導体層におけるＫＯＺを狭くして、更なる小型化・高集積化を可能とする半導体装置及び積層半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態による半導体装置の構成を示す概略断面図である。
【図２】第１の実施形態による半導体装置において、貫通電極及びその側面の絶縁膜の周囲の様子を示す横断面図である。
【図３】第１の実施形態による半導体装置の貫通電極及びその側面の絶縁膜の周囲の様子について、比較例との比較に基づいて示す横断面図である。
【図４】第１の実施形態による半導体装置において、貫通電極及びその側面の絶縁膜を形成する諸工程を示す模式図である。
【図５】第１の実施形態の変形例による半導体装置の構成を示す概略断面図である。
【図６】第１の実施形態の変形例において、貫通電極及びその側面の絶縁膜の周囲の様子を示す横断面図である。
【図７】第１の実施形態の変形例による半導体装置の貫通電極によりＳｉ基板に生じるストレス分布（Stress-YY）についてシミュレーションにより解析した結果を、比較例との比較に基づいて示す特性図である。
【図８】第１の実施形態の変形例及び比較例について、図７のＺ＝０における１次元のStress-YY値を示す特性図である。
【図９】第１の実施形態の変形例による半導体装置において、貫通電極及びその側面の絶縁膜を形成する諸工程を示す模式図である。
【図１０】第２の実施形態による積層半導体装置の構成を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１２】
［第１の実施形態］
本実施形態では、半導体基板（半導体層）を貫通する貫通電極を備えた半導体装置及びその製造方法を開示する。
【００１３】
（半導体装置の構成）
図１は、本実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、第１半導体チップ１及び第２半導体チップ２を備えており、第１半導体チップ１上に第２半導体チップ２が積層されている。
【００１４】
第１半導体チップ１は、Ｓｉ層、ここではＳｉ基板１１と、Ｓｉ基板１１上に形成されたＭＯＳトランジスタ１２と、ＭＯＳトランジスタ１２上に形成された多層配線層１３とを有している。ここで図１では、第１半導体チップ１の上下が逆転しているため、Ｓｉ基板１１下にＭＯＳトランジスタ１２及び多層配線層１３が順次設けられている。Ｓｉ基板１１は、表面のミラー指数である面指数が（１００）とされている。
【００１５】
Ｓｉ基板１１上には、層間絶縁膜１４が形成されており、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通孔１０が形成されている。貫通孔１０内には、絶縁膜１５を介して貫通電極（ＴＳＶ）１６が形成されている。即ち絶縁膜１５は、貫通電極１６の側面とＳｉ基板１１との間に設けられており、例えば、ナノ・クラスタリング・シリカ（ＮＳＣ：Nano Clustering Silica）、フッ素をドープしたシリコンガラス（ＦＳＧ：Fluorine doped Silicon Glass）等の低誘電率（low-k）材料や有機シロキサン等の有機絶縁材料により形成される。
【００１６】
図２は、貫通電極及びその側面の絶縁膜の周囲の様子を示す横断面図である。
貫通電極１６は、その径方向の断面形状（横断面形状）が略円形とされている。絶縁膜１５は、横断面形状が四葉状の曲面形状とされている。Ｓｉ基板１１は、ミラー指数の方位指数が＜１１０＞である第１結晶軸Ａ１と、方位指数が＜１００＞である第２結晶軸Ａ２とを有している。本実施形態では、絶縁膜１５は、横断面形状が四葉状の曲面形状とされることにより、第１結晶軸Ａ１の＜１１０＞方向に沿った厚みが、第２結晶軸Ａ２の＜１００＞方向に沿った厚みよりも大きい。図２では、絶縁膜１５について、＜１１０＞のうち［１１０］方向の厚みｄ１１０（［０１１］方向の厚みも同じ）、＜１００＞方向の厚みｄ１００を示しており、ｄ１１０がｄ１００よりも大きい。
【００１７】
面指数が（１００）も表面を持つＳｉ基板１１では、貫通電極１６の周囲に発生するストレスは、第２結晶軸Ａ２の＜１００＞方向に比べて、第１結晶軸Ａ１の＜１１０＞方向の方が広がり易い。即ち、貫通電極１６から生じるストレスの伝搬量は、第２結晶軸Ａ２の＜１００＞方向よりも、第１結晶軸Ａ１の＜１１０＞方向の方が大きい。
【００１８】
貫通電極の側面を覆う絶縁膜を設けることにより、Ｓｉ基板におけるストレスの伝搬を抑制することができる。本実施形態では、上記のストレスの伝搬量に対応して、絶縁膜１５は、当該伝搬量の大きい第１結晶軸Ａ１の＜１１０＞方向には最も厚く、＜１１０＞方向に比べて当該伝搬量の小さい第２結晶軸Ａ２の＜１００＞方向には最も薄くなるように、四葉状の横断面形状に形成される。このように、第１結晶軸Ａ１の＜１１０＞方向と第２結晶軸Ａ２の＜１００＞方向とで絶縁膜１５の厚みを変えることにより、ストレスが効率的に抑制される。その結果、Ｓｉ基板１１における貫通電極１６の周囲のＫＯＺ１１１を狭くすることができる。これにより、トランジスタ等の機能素子を、その特性を劣化させることなく、貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
【００１９】
機能素子であるＭＯＳトランジスタ１２は、ゲート電極１２ａ及びソース／ドレイン領域１２ｂを有しており、ＫＯＺ１１１の外側に配置されている。本実施形態では、貫通電極１６に最も近いＭＯＳトランジスタ１２がＫＯＺ１１１の外側でＫＯＺ１１１の境界に隣接するように設けられている。ＭＯＳトランジスタ１２（のゲート電極１２ａ）を覆うように層間絶縁膜１４が形成されている。
【００２０】
多層配線層１３は、層間絶縁膜１３Ａ内において、配線１３ａが複数層に積層されており、下層の配線１３ａと上層の配線１３ａとがビア１３ｂを介して電気的に接続されている。最下層（図１では最上層）の配線１３ａは、接続部１２ｃを介してＭＯＳトランジスタ１２と電気的に接続されている。最下層の他の配線１３ａには、貫通電極１６の一端が電気的に接続されている。最上層（図１では最下層）の配線１３ａには、接続用パッド１３ｃを介してハンダバンプ１３ｄが設けられている。
【００２１】
第２半導体チップ２は、多層配線層１７を有している。
多層配線層１７は、層間絶縁膜１７Ａ内において、配線１７ａが複数層に積層されており、下層の配線１７ａと上層の配線１７ａとがビア１７ｂを介して電気的に接続されている。最下層の配線１７ａにはハンダバンプ１７ｃが設けられており、ハンダバンプ１７ｃに貫通電極１６の他端が電気的に接続されている。この半導体装置では、貫通電極１６を介して第１半導体チップ１の多層配線層１３と第２半導体チップ２の多層配線層１７とが電気的に接続された構造を採る。
【００２２】
図３は、本実施形態による半導体装置の貫通電極及びその側面の絶縁膜の周囲の様子について、比較例との比較に基づいて示す横断面図であり、（ａ）が比較例を、（ｂ）が本実施形態を示す。
比較例では、貫通電極１０２の側面を覆う絶縁膜１０１は、横断面形状が円環状とされている。本実施形態では、貫通電極１６の側面を覆う絶縁膜１５は、横断面形状が四葉状とされており、＜１１０＞方向が四葉の各葉状の最も厚い部分の方向であり、＜１００＞方向が最も薄い部分の方向とされている。この最も薄い部分は、例えば絶縁膜１０１と同じ厚みとされている。ＫＯＺのストレス基準値を例えば１１０ＭＰａとし、シミュレーションによるストレス分布から求めたＫＯＺとして、本実施形態のＫＯＺを１１１、比較例のＫＯＺを１１２として示す。本実施形態のＫＯＺ１１１は、比較例のＫＯＺ１１２よりも狭くなる。ＫＯＺ１１１の貫通電極１６からの最大距離は８μｍ、ＫＯＺ１１２の貫通電極１０２からの最大距離は１０μｍとなる。これらを半径とする円内領域をＫＯＺ１１１ａ，１１２ａと仮定した場合、本実施形態のＫＯＺ１１１ａでは比較例のＫＯＺ１１２ａよりも面積が３６％減少する。
【００２３】
本実施形態の絶縁膜１５は、四葉の各葉状の部分だけ、比較例の絶縁膜１０１よりも横断面積が大きい。絶縁膜１５を設けることにより、比較例の絶縁膜１０１を設ける場合に比べて貫通電極１６の電気容量が減少する。これにより、半導体装置の小型化・高集積化に加え、信号伝送の高速化が実現される。
【００２４】
（半導体装置の製造方法）
次いで、本実施形態による半導体装置の製造方法について説明する。図４は、本実施形態による半導体装置において、貫通電極及びその側面の絶縁膜を形成する諸工程を示す模式図である。（ａ）〜（ｆ）の各図において、左図が縦断面図、右図が横断面図である。
【００２５】
第１半導体チップについては、先ず、Ｓｉ基板１１の面指数（１００）の表面上にＭＯＳトランジスタ１２を形成する。ゲート電極１２ａは所定のゲート絶縁膜を介してＳｉ基板１１上にパターン形成され、ソース／ドレイン領域１２ｂはゲート電極１２ａの両側におけるＳｉ基板１１の表層に、所定の導電型の不純物のイオン注入等により形成される。
【００２６】
続いて、ゲート電極１２ａを覆うように層間絶縁膜１４を形成する。層間絶縁膜１４を貫通してゲート電極１２ａ及びソース／ドレイン領域１２ｂと導通する接続部１２ｃを形成する。
【００２７】
続いて、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通電極１６及びその側面の絶縁膜１５を形成する。
先ず、図４（ａ）に示すように、Ｓｉ基板１１及び層間絶縁膜１４に貫通孔（第１貫通孔）１０を形成する。詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いてＳｉ基板１１及び層間絶縁膜１４をエッチングする。これにより、貫通孔１０が形成される。本実施形態では、貫通孔１０は、その横断面形状が四葉状の曲面形状とされる。レジストマスクはウェット処理又はアッシング処理により除去される。
【００２８】
次に、図４（ｂ）に示すように、貫通孔１０を絶縁材料２１で埋め込む。
詳細には、ＣＶＤ法等により、貫通孔１０を埋め込むように、Ｓｉ基板１１上に絶縁材料２１を堆積する。絶縁材料２１としては、例えば、ナノ・クラスタリング・シリカ（ＮＳＣ：Nano Clustering Silica）、フッ素をドープしたシリコンガラス（ＦＳＧ：Fluorine doped Silicon Glass）等の低誘電率（low-k）材料や有機シロキサン等の有機絶縁材料を用いる。
【００２９】
次に、図４（ｃ）に示すように、Ｓｉ基板１１上の絶縁材料２１を平坦化する。
詳細には、例えば化学機械研磨法（Chemical-Mechanical Polishing：ＣＭＰ法）により、Ｓｉ基板１１上の絶縁材料２１を研磨する。これにより、Ｓｉ基板１１上の絶縁材料２１が除去され、貫通孔１０内のみを充填するように、表面が平坦化された絶縁材料２１が残存する。
【００３０】
次に、図４（ｄ）に示すように、絶縁材料２１に貫通孔２０を形成する。
詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いて絶縁材料２１をエッチングする。これにより、貫通孔（第２貫通孔）２０が形成される。貫通孔２０は、絶縁材料２１の中央部位に、その横断面形状が円形状に形成される。このとき、貫通孔２０の側面に絶縁膜１５が形成される。絶縁膜１５は、横断面形状が四葉状の曲面形状とされており、第１結晶軸Ａ１の＜１１０＞方向に沿った厚みが最も大きく、第２結晶軸Ａ２の＜１００＞方向に沿った厚みが最も小さい。レジストマスクはウェット処理又はアッシング処理により除去される。
【００３１】
次に、図４（ｅ）に示すように、貫通孔２０を導電材料２２で埋め込む。
詳細には、メッキ法等により、貫通孔２０を埋め込むように、Ｓｉ基板１１上に導電材料２２を堆積する。導電材料２２としては、例えば銅（Ｃｕ）を用いる。
【００３２】
次に、図４（ｆ）に示すように、Ｓｉ基板１１上の導電材料２２を平坦化する。
詳細には、例えばＣＭＰ法により、Ｓｉ基板１１上の導電材料２２を研磨する。これにより、Ｓｉ基板１１上の導電材料２２が除去され、貫通孔２０内のみを充填するように、表面が平坦化された導電材料２２が残存する。この導電材料２２により、貫通電極１６が形成される。
【００３３】
続いて、多層配線層１３を形成する。多層配線層１３の各層を構成する配線１３ａ及びビア１３ｂは、例えばＣｕを材料として形成される。最下層（図１では最上層）の他の配線１３ａは、接続部１２ｃを介してＭＯＳトランジスタ１２と電気的に接続される。最下層の配線１３ａには、貫通電極１６の一端が電気的に接続される。最上層（図１では最下層）の配線１３ａには、接続用パッド１３ｃを介してハンダバンプ１３ｄが設けられる。
【００３４】
第２半導体チップ２については、多層配線層１７を形成する。多層配線層１７の各層を構成する配線１７ａ及びビア１７ｂは、例えばＣｕを材料として形成される。最下層の配線１７ａにはハンダバンプ１７ｃが設けられ、ハンダバンプ１７ｃに貫通電極１６の他端が電気的に接続される。
以上により、貫通電極１６を介して第１半導体チップ１の多層配線層１３と第２半導体チップ２の多層配線層１７とが電気的に接続された半導体装置が形成される。
【００３５】
以上説明したように、本実施形態によれば、貫通電極１６が設けられたＳｉ基板１１におけるＫＯＺ１１１を狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
【００３６】
−変形例−
以下、本実施形態の変形例について説明する。本変形例では、本実施形態と同様の半導体装置を開示するが、貫通電極の側面に設けられる絶縁膜の横断面形状が異なる点で本実施形態と相違する。
【００３７】
（半導体装置の構成）
図５は、本実施形態の変形例による半導体装置の構成を示す概略断面図である。
この半導体装置は、第１の実施形態と同様に、第１半導体チップ１及び第２半導体チップ２を備えており、第１半導体チップ１上に第２半導体チップ２が積層されている。
【００３８】
第１半導体チップ１は、Ｓｉ基板１１、Ｓｉ基板１１上（図１では、第１半導体チップ１の上下が逆転しているため、Ｓｉ基板１１下となる。以下同様）に形成されたＭＯＳトランジスタ１２及びその上に形成された多層配線層１３を有している。Ｓｉ基板１１は、表面のミラー指数である面指数が（１００）とされている。
【００３９】
Ｓｉ基板１１上には、層間絶縁膜１４が形成されており、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通孔３０が形成されている。貫通孔３０内には、絶縁膜３１を介して貫通電極（ＴＳＶ）１６が形成されている。絶縁膜３１は、例えば、ナノ・クラスタリング・シリカ（ＮＳＣ：Nano Clustering Silica）、フッ素をドープしたシリコンガラス（ＦＳＧ：Fluorine doped Silicon Glass）等の低誘電率（low-k）材料や有機シロキサン等の有機絶縁材料により形成される。
【００４０】
図６は、貫通電極及びその側面の絶縁膜の周囲の様子を示す横断面図である。
貫通電極１６は、その径方向の断面形状（横断面形状）が略円形とされている。絶縁膜３１は、横断面形状が矩形状（ここでは正四角形状）とされている。Ｓｉ基板１１は、ミラー指数の方位指数が＜１１０＞である第１結晶軸Ａ１と、方位指数が＜１００＞である第２結晶軸Ａ２とを有している。本実施形態では、絶縁膜３１は、横断面形状が矩形状とされることにより、第１結晶軸Ａ１の＜１１０＞方向に沿った厚みが、第２結晶軸Ａ２の＜１００＞方向に沿った厚みよりも大きい。図５では、絶縁膜３１について、＜１１０＞のうち［１１０］方向の厚みｄ１１０（［０１１］方向の厚みも同じ）、＜１００＞方向の厚みｄ１００を示しており、ｄ１１０がｄ１００よりも大きい。
【００４１】
面指数が（１００）も表面を持つＳｉ基板１１では、貫通電極１６の周囲に発生するストレスは、第２結晶軸Ａ２の＜１００＞方向に比べて、第１結晶軸Ａ１の＜１１０＞方向の方が広がり易い。即ち、貫通電極１６から生じるストレスの伝搬量は、第２結晶軸Ａ２の＜１００＞方向よりも、第１結晶軸Ａ１の＜１１０＞方向の方が大きい。
【００４２】
貫通電極の側面を覆う絶縁膜を設けることにより、Ｓｉ基板におけるストレスの伝搬を抑制することができる。本実施形態では、上記のストレスの伝搬量に対応して、絶縁膜３１は、当該伝搬量の大きい第１結晶軸Ａ１の＜１１０＞方向には最も厚く、＜１１０＞方向に比べて当該伝搬量の小さい第２結晶軸Ａ２の＜１００＞方向には最も薄くなるように、矩形の断面形状に形成される。このように、第１結晶軸Ａ１の＜１１０＞方向と第２結晶軸Ａ２の＜１００＞方向とで絶縁膜３１の厚みを変えることにより、ストレスが効率的に抑制され、Ｓｉ基板１１における貫通電極１６の周囲のＫＯＺを狭くすることができる。これにより、トランジスタ等の機能素子を、その特性を劣化させることなく、貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
【００４３】
本変形例の絶縁膜３１では、第１の実施形態で説明した比較例の絶縁膜１０１よりも横断面積が大きい。絶縁膜３１を設けることにより、比較例の絶縁膜１０１を設ける場合に比べて貫通電極１６の電気容量が減少する。これにより、半導体装置の小型化・高集積化に加え、信号伝送の高速化が実現される。
【００４４】
図７は、本変形例による半導体装置の貫通電極によりＳｉ基板に生じるストレス分布（Stress-YY）についてシミュレーションにより解析した結果を、比較例との比較に基づいて示す特性図である。（ａ）が比較例を、（ｂ）が本実施形態を示す。図８は、本変形例及び比較例について、図７のＺ＝０における１次元のStress-YY値を示す特性図である。
比較例の半導体装置では、横断面形状が円環状の絶縁膜が貫通電極の側面を覆うように形成されている。本変形例及び比較例共に、径５μｍの貫通電極が設けられており、シミュレーションでは、温度が２５０℃から２５℃まで変化した時の残留応力を解析した。
【００４５】
図７に示すように、本変形例における絶縁膜の矩形（正四角形）の頂点付近では、比較例に比べてストレス値が小さくなっていることが判る。図８に示すように、本変形例では、比較例に比べて、絶縁膜の直近では約３３％、貫通電極の中心から１０μｍ付近では約１０％のストレス値の減少が確認できる。
【００４６】
（半導体装置の製造方法）
次いで、本変形例による半導体装置の製造方法について説明する。図９は、本変形例による半導体装置において、貫通電極及びその側面の絶縁膜を形成する諸工程を示す模式図である。（ａ）〜（ｆ）の各図において、左図が縦断面図、右図が横断面図である。
【００４７】
第１半導体チップについては、先ず、第１の実施形態と同様に、Ｓｉ基板１１の面指数（１００）の表面上にＭＯＳトランジスタ１２を形成する。
続いて、第１の実施形態と同様に、層間絶縁膜１４を形成し、層間絶縁膜１４に接続部１２ｃを形成する。
【００４８】
続いて、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通電極１６及びその側面の絶縁膜３１を形成する。
先ず、図９（ａ）に示すように、Ｓｉ基板１１及び層間絶縁膜１４に貫通孔（第１貫通孔）３０を形成する。詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いてＳｉ基板１１及び層間絶縁膜１４をエッチングする。これにより、貫通孔１０が形成される。本変形例では、貫通孔３０は、その横断面形状が矩形状とされる。レジストマスクはウェット処理又はアッシング処理により除去される。
【００４９】
次に、図９（ｂ）に示すように、貫通孔３０を絶縁材料２１で埋め込む。
詳細には、ＣＶＤ法等により、貫通孔３０を埋め込むように、Ｓｉ基板１１上に絶縁材料２１を堆積する。絶縁材料２１としては、例えば、ナノ・クラスタリング・シリカ（ＮＳＣ：Nano Clustering Silica）、フッ素をドープしたシリコンガラス（ＦＳＧ：Fluorine doped Silicon Glass）等の低誘電率（low-k）材料や有機シロキサン等の有機絶縁材料を用いる。
【００５０】
次に、図９（ｃ）に示すように、Ｓｉ基板１１上の絶縁材料２１を平坦化する。
詳細には、例えばＣＭＰ法により、Ｓｉ基板１１上の絶縁材料２１を研磨する。これにより、Ｓｉ基板１１上の絶縁材料２１が除去され、貫通孔３０内のみを充填するように、表面が平坦化された絶縁材料２１が残存する。
【００５１】
次に、図９（ｄ）に示すように、絶縁材料２１に貫通孔２０を形成する。
詳細には、Ｓｉ基板１１の表面にレジストマスクを形成し、このレジストマスクを用いて絶縁材料２１をエッチングする。これにより、貫通孔（第２貫通孔）２０が形成される。貫通孔２０は、絶縁材料２１の中央部位に、その横断面形状が円形状に形成される。このとき、貫通孔２０の側面に絶縁膜３１が形成される。絶縁膜３１は、横断面形状が矩形状とされており、第１結晶軸Ａ１の＜１１０＞方向に沿った厚みが最も大きく、第２結晶軸Ａ２の＜１００＞方向に沿った厚みが最も小さい。レジストマスクはウェット処理又はアッシング処理により除去される。
【００５２】
次に、図９（ｅ）に示すように、貫通孔２０を導電材料２２で埋め込む。
詳細には、メッキ法等により、貫通孔２０を埋め込むように、Ｓｉ基板１１上に導電材料２２を堆積する。導電材料２２としては、例えばＣｕを用いる。
【００５３】
次に、図９（ｆ）に示すように、Ｓｉ基板１１上の導電材料２２を平坦化する。
詳細には、例えばＣＭＰ法により、Ｓｉ基板１１上の導電材料２２を研磨する。これにより、Ｓｉ基板１１上の導電材料２２が除去され、貫通孔２０内のみを充填するように、表面が平坦化された導電材料２２が残存する。この導電材料２２により、貫通電極１６が形成される。
【００５４】
続いて、第１の実施形態と同様に、多層配線層１３を形成する。
第２半導体チップ２については、第１の実施形態と同様に、多層配線層１７を形成する。
以上により、貫通電極１６を介して第１半導体チップ１の多層配線層１３と第２半導体チップ２の多層配線層１７とが電気的に接続された半導体装置が形成される。
【００５５】
以上説明したように、本変形例によれば、貫通電極１６が設けられたＳｉ基板１１におけるＫＯＺ１１１を狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
【００５６】
［第２の実施形態］
本実施形態では、半導体基板（半導体層）を貫通する貫通電極を備えた半導体装置がパッケージ基板上に実装された積層半導体装置を開示する。
図１０は、本実施形態による積層半導体装置の構成を示す概略断面図である。なお、第１の実施形態による半導体装置と同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００５７】
この積層半導体装置は、パッケージ基板５０上に半導体装置４０が搭載されている。半導体装置４０は、第１の実施形態又は変形例による半導体装置であり、本実施形態では第１の実施形態による半導体装置を例示する。半導体装置４０は、パッケージ基板５０上にハンダバンプ４６により電気的に接続されており、パッケージ基板５０の裏面にはハンダバンプ５１が設けられている。ハンダバンプ４６は、径が１５０μｍ程度〜１８０μｍ程度のいわゆるＣ４バンプである。ハンダバンプ５１は、径が５００μｍ程度のいわゆるＢＧＡである。
【００５８】
半導体装置４０は、第１半導体チップ４１及び第２半導体チップ４２を備えており、第１半導体チップ４１上に第２半導体チップ４２が積層されている。
第１半導体チップ４１は、Ｓｉ基板１１、Ｓｉ基板１１上に形成されたＭＯＳトランジスタ１２及びその上に形成された多層配線層１３を有している。Ｓｉ基板１１は、表面のミラー指数である面指数が（１００）とされている。
Ｓｉ基板１１上には、層間絶縁膜１４が形成されており、Ｓｉ基板１１及び層間絶縁膜１４を貫通する貫通孔１０が形成されている。貫通孔１０内には、絶縁膜１５を介して貫通電極１６が形成されている。
【００５９】
第１の実施形態で説明したように、絶縁膜１５は、Ｓｉ基板１１におけるストレスの伝搬量の大きい第１結晶軸の＜１１０＞方向には最も厚く、＜１１０＞方向に比べて当該伝搬量の小さい第２結晶軸の＜１００＞方向には最も薄くなるように、四葉状の横断面形状に形成される。このように、第１結晶軸の＜１１０＞方向と第２結晶軸の＜１００＞方向とで絶縁膜１５の厚みを変えることにより、ストレスが効率的に抑制される。その結果、Ｓｉ基板１１における貫通電極１６の周囲のＫＯＺ１１１を狭くすることができる。これにより、トランジスタ等の機能素子を、その特性を劣化させることなく、貫通電極１６の近傍に配置することが可能となり、半導体装置の更なる小型化・高集積化が実現する。
【００６０】
貫通電極１６は、一端が多層配線層１３の下部に設けられた接続用パッド４４と、他端がＳｉ基板１１の下部に設けられた接続用パッド４５とそれぞれ電気的に接続されている。接続用パッド４５とパッケージ基板５０とがハンダバンプ４６で電気的に接続されている。この構造により、第１半導体チップ４１の多層配線層１３とパッケージ基板５０とが、貫通電極１６等を介して電気的に接続されることになる。
【００６１】
第２半導体チップ２は、Ｓｉ基板４７上（図１０では、第２半導体チップ２の上下が逆転しているため、Ｓｉ基板４７下とされている。）に多層配線層１７を有している。
第１半導体チップ４１の多層配線層１３と第２半導体チップ２の多層配線層１７とは、ハンダバンプ４３により電気的に接続されている。ハンダバンプ４３は、径が２０μｍ程度〜３０μｍ程度のいわゆるマイクロバンプである。
【００６２】
以上説明したように、本実施形態によれば、貫通電極１６が設けられたＳｉ基板１１におけるＫＯＺ１１１を狭くして、更なる小型化・高集積化を可能とする積層半導体装置が実現する。
【００６３】
上述した第１及び第２の実施形態並びに変形例では、半導体装置の半導体基板（半導体層）にＳｉ基板を用い、Ｓｉ基板を貫通する貫通電極を設ける場合について説明したが、この態様に限定されるものではない。例えば、Ｓｉ基板の替わりに他の半導体基板（半導体層）、例えばＧａＮ基板、ＧａＡｓ基板、ＩｎＰ基板、ＳｉＧｅ基板等に適用することができる。これらの半導体基板を用いる場合でも、半導体基板（半導体層）は第１結晶軸及び第２結晶軸を有しており、第１結晶軸の方向が第２結晶軸の方向よりも貫通電極から生じるストレスの伝搬量が大きい。そこで、貫通電極の側面に、第１及び第２の実施形態並びに変形例から選ばれた１種の態様の絶縁膜を設ける。この絶縁膜は、貫通電極の径方向の厚みであって、第１結晶軸方向に沿った厚みが、第２結晶軸方向に沿った厚みよりも大きい。この構成を採ることにより、貫通電極が設けられた半導体基板におけるＫＯＺを狭くして、更なる小型化・高集積化を可能とする半導体装置が実現する。
【００６４】
なお、上述した第１及び第２の実施形態並びに変形例におけるＳｉ基板、及び上記の半導体基板について、第１結晶軸及び第２結晶軸は、Ｘ線回折（X‐ray diffraction：ＸＲＤ）法やラマン分光法等の手法により見出すことができる。
【００６５】
以下、半導体装置及びその製造方法、並びに積層半導体装置の諸態様について、付記としてまとめて記載する。
【００６６】
（付記１）半導体層と、
前記半導体層を貫通する貫通電極と、
前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、
前記半導体層に設けられた機能素子と
を備えており、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、
前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする半導体装置。
【００６７】
（付記２）前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする付記１に記載の半導体装置。
【００６８】
（付記３）前記絶縁膜は、前記貫通電極の径方向の断面形状が四葉状の曲面形状であることを特徴とする付記１又は２に記載の半導体装置。
【００６９】
（付記４）前記絶縁膜は、前記貫通電極の径方向の断面形状が矩形状であることを特徴とする付記１又は２に記載の半導体装置。
【００７０】
（付記５）半導体層を貫通する第１貫通孔を形成する工程と、
前記第１貫通孔を絶縁材料で埋め込む工程と、
前記絶縁材料を貫通する第２貫通孔を形成する工程と、
前記第２貫通孔を導電材料で埋め込んで貫通電極を形成する工程と
を含み、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの分布量が大きく、
前記絶縁材料からなる絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする半導体装置の製造方法。
【００７１】
（付記６）前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする付記５に記載の半導体装置の製造方法。
【００７２】
（付記７）前記絶縁膜は、前記貫通電極の径方向の断面形状が四葉状の曲面形状であることを特徴とする付記５又は６に記載の半導体装置の製造方法。
【００７３】
（付記８）前記絶縁膜は、前記貫通電極の径方向の断面形状が矩形状であることを特徴とする付記５又は６に記載の半導体装置の製造方法。
【００７４】
（付記９）パッケージ基板と、
前記パッケージ基板上に設けられた半導体装置と
を含み、
前記半導体装置は、
半導体層と、
前記半導体層を貫通する貫通電極と、
前記貫通電極の側面と前記半導体層との間に設けられた絶縁膜と、
前記半導体層に設けられた機能素子と
を備えており、
前記半導体層は、第１結晶軸及び第２結晶軸を有しており、前記第１結晶軸の方向が前記第２結晶軸の方向よりも前記貫通電極から生じるストレスの伝搬量が大きく、
前記絶縁膜は、前記貫通電極の径方向の厚みであって、前記第１結晶軸の方向に沿った厚みが、前記第２結晶軸の方向に沿った厚みよりも大きいことを特徴とする積層半導体装置。
【００７５】
（付記１０）前記半導体層は、表面の面指数が（１００）のＳｉ層であり、
前記第１結晶軸方向の方位指数が＜１１０＞であり、前記第２結晶軸方向の方位指数が＜１００＞であることを特徴とする付記９に記載の積層半導体装置。
【符号の説明】
【００７６】
１，４１  第１半導体チップ
２，４２  第２半導体チップ
１０，２０，３０  貫通孔
１１，４７  Ｓｉ基板
１２  ＭＯＳトランジスタ
１２ａ  ゲート電極
１２ｂ  ソース／ドレイン領域
１２ｃ  接続部
１３，１７  多層配線層
１３ａ，１７ａ  配線
１３ｂ，１７ｂ  ビア
１３ｃ，４４，４５  接続用パッド
１３ｄ，４３，４６，５１  ハンダバンプ
１３Ａ，１４，１７Ａ  層間絶縁膜
１５，３１，１０１  絶縁膜
１６，１０２  貫通電極
２１  絶縁材料
２２  導電材料
４０  半導体装置
５０  パッケージ基板
１１１，１１２，１１３  ＫＯＺ
Ａ１  第１結晶軸
Ａ２  第２結晶軸
【図１】
2018098461.tif 000003
【図２】
2018098461.tif 000004
【図３】
2018098461.tif 000005
【図４】
2018098461.tif 000006
【図５】
2018098461.tif 000007
【図６】
2018098461.tif 000008
【図７】
2018098461.tif 000009
【図８】
2018098461.tif 000010
【図９】
2018098461.tif 000011
【図１０】
2018098461.tif 000012