(57)【要約】【課題】本発明が解決しようとする課題は、素子にダメージを与えずにショートパスを遮断する磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリを提供することである。【解決手段】実施形態の磁気抵抗効果素子は、第１磁性層２０と、第１磁性層２０上に設けられた非磁性層１５と、非磁性層１５上に設けられた第２磁性層１６と、第２磁性層１６側方に設けられた第１絶縁層１８と第１絶縁層１８を覆う第２絶縁層２０と、第１絶縁層１８と第２絶縁層２０との間に存在する第１導電層１９と、第２磁性層１６上の第１部分１７ａと第２絶縁層２０側方の第２部分１７ｂとを含む第１電極１７と、を具備し、第２部分１７ｂの下面の高さは第１導電層１９の上端部の高さ以下である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１磁性層と、
前記第１磁性層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁性層と、
前記第２磁性層側方に設けられた第１絶縁層と、
前記第１絶縁層の少なくとも一部を覆う第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に存在する導電層と、
前記第２磁性層上の第１部分と前記第２絶縁層側方の第２部分とを含む第１電極と、
を具備し、
前記第２部分の下面の高さは前記導電層の上端部の高さ以下である磁気抵抗効果素子。
【請求項２】
前記第１絶縁層の上端部が第２磁性層の上面より上に位置する請求項１記載の磁気抵抗効果素子。
【請求項３】
前記第２絶縁層は、前記第１磁性層側方及び前記導電層を覆う請求項１及び２記載の磁気抵抗効果素子。
【請求項４】
第１磁性層と、
第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
前記第１磁性層から前記第２磁性層に向かう第１方向に対して交差する第２方向において少なくとも前記第２磁性層と対向する部分を含む第１絶縁層と、
前記第２方向において前記第１絶縁層と対向する部分を含む第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に存在する導電層と、
前記第１方向において前記第２磁性層と対向する第１部分と前記第２方向において前記第２絶縁層と対向する第２部分とを含む電極と、を具備し、
前記第２方向において、前記第２部分及び前記導電層の間に前記第２絶縁層の少なくとも一部が設けられた磁気抵抗効果素子。
【請求項５】
前記第１絶縁層は、前記第２方向において前記第１部分と対向する部分を含む請求項４記載の磁気抵抗効果素子。
【請求項６】
前記第２絶縁層は、前記導電層及び前記第２方向において前記第１磁性層を覆う請求項４及び５記載の磁気抵抗効果素子。
【請求項７】
第１磁性層と、
第１部分及び前記第１磁性層から前記第１部分に向かう第１方向に対して交差する面に沿う方向において前記第１部分を囲んだ第２部分を含む電極と、
前記第１磁性層及び前記第１部分の間に設けられた非磁性層と、
前記第１部分及び前記非磁性層の間に設けられた第２磁性層と、
前記第１方向に対して交差する面に沿う方向において前記第２磁性層を囲んだ第１絶縁層と、
前記第１方向に対して交差する面に沿う方向において前記第１絶縁層を囲んだ第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間に存在する第１導電層と、
を具備し、
前記第１方向に対して交差する面に沿う方向において前記第２部分及び前記第１導電層の間に前記第２絶縁層の少なくとも一部が設けられた磁気抵抗効果素子。
【請求項８】
前記導電層は、前記第１磁性層と接する請求項1乃至７のいずれか１項に記載の磁気抵抗効果素子。
【請求項９】
前記第１絶縁層は、前記非磁性層を覆う請求項1乃至８のいずれか１項に記載の磁気抵抗効果素子。
【請求項１０】
前記第２絶縁層は、前記第２部分を覆う請求項１、２、４、５、７、８、９のいずれか１項に記載の磁気抵抗効果素子。
【請求項１１】
前記導電層は、前記第１磁性層が含む複数の元素のうちの少なくとも１つの元素を含む請求項1乃至１０のいずれか１項に記載の磁気抵抗効果素子。
【請求項１２】
前記第２絶縁層の周囲に第３絶縁層を含む請求項１乃至１１のいずれか１項に記載の磁気抵抗効果素子。
【請求項１３】
複数のメモリセルを備え、前記複数のメモリセルの少なくとも１つは、請求項１乃至１２のいずれか１項に記載の磁気抵抗効果素子を含む磁気メモリ。
【請求項１４】
第１磁性層を形成する工程と、
第１磁性層上に非磁性層を形成する工程と、
前記非磁性層上に第２磁性層を形成する工程と、
前記第２磁性層側方に第１絶縁層を形成する工程と、
前記第１磁性層を加工するとともに前記第１絶縁層の側面に導電層を形成する工程と、
前記第１導電層の少なくとも一部を覆う第２絶縁層を形成する工程と、
前記第２磁性層上の第１部分と前記第２絶縁層側方の第２部分を含み、前記第２部分の下面の高さは前記導電層の上端部の高さ以下である電極を形成する工程と、を含む磁気抵抗効果素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗効果素子、磁気抵抗効果素子製造方法および磁気メモリに関する。
【背景技術】
【０００２】
ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）及び磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive RAM）のように、磁気を利用した磁気抵抗効果素子が、開発されている。
【０００３】
磁気抵抗効果素子加工時に側面に付着する再付着物が電極と接触し、ショートパスとなる懸念がある。素子にダメージを与えずにショートパスを遮断する方法が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１６/００７２０４５号明細書
【特許文献２】米国特許出願公開第２０１６/００１３３９７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、素子にダメージを与えずにショートパスを遮断する磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリを提供することである。
【課題を解決するための手段】
【０００６】
上記の課題を達成するために、実施形態の磁気抵抗効果素子は、第１磁性層と、第１磁性層上に設けられた非磁性層と、非磁性層上に設けられた第２磁性層と、第２磁性層側方に設けられた第１絶縁層と、第１絶縁層を覆う第２絶縁層と、第１絶縁層と第２絶縁層との間に存在する第１導電層と、第２磁性層上の第１部分と第２絶縁層側方の第２部分とを含む第１電極と、を具備し、第２部分の下面の高さは第１導電層の上端部の高さ以下である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の磁気抵抗効果素子の断面図である。
【図２】第１の実施形態の磁気抵抗効果素子の製造方法を説明するための図である。
【図３】第１の実施形態の磁気抵抗効果素子の製造方法を説明するための図である。
【図４】第２の実施形態の磁気抵抗効果素子の断面図である。
【図５】第２の実施形態の磁気抵抗効果素子の製造方法を説明するための図である。
【図６】第３の実施形態の磁気抵抗効果素子の断面図である。
【図７】第３の実施形態の磁気抵抗効果素子の製造方法を説明するための図である。
【図８】第４の実施形態の磁気抵抗効果素子の断面図である。
【図９】第４の実施形態の磁気抵抗効果素子の製造方法を説明するための図である。
【図１０】磁気記憶装置の一例を示す図である。
【図１１】磁気記憶装置内のメモリセルを示す断面図である。
【発明を実施するための形態】
【０００８】
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは、互いに対応するものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比が異なって表される場合もある。
【０００９】
本願明細書内で、「上」及び「上方」は積層体の積層方向を示しており、また、「側面」及び「側方」は積層方向に交差する方向を示している。交差する方向としては、典型的には直交する方向が挙げられるが、必ずしもこれに限定されることは無い。一方、第１方向は積層体の積層方向を示しており、第２方向は第１方向と交差する方向を示している。なお、積層方向は、典型的には、積層体に含まれる２つの層同士の間を最短で結ぶ方向に対応している。
【００１０】
第１の実施形態
（構造）
図１を用いて、第１の実施形態の磁気抵抗効果素子の構造について、説明する。
【００１１】
図１に示されるように、第１の実施形態の磁気抵抗効果素子Ａは、下部電極１１、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５、第２磁性層１６、第１絶縁層１８、第２絶縁層２０、第１導電層１９、及び、上部電極１７を含んでいる。シフト調整層１２は、下部電極１１の上方に積層されている。スペーサー層１３は、シフト調整層１２の上方に積層されている。第１磁性層１４は、スペーサー層１３の上方に積層されている。非磁性層１５は、第１磁性層１４の上方に積層されている。第２磁性層１６は、非磁性層１５の上方に積層されている。上部電極１７は、第１部分１７ａと第２部分１７ｂを含んでいる。上部電極１７の第１部分１７ａは第２磁性層１６の上方に積層され、第２部分１７ｂは第１部分１７ａの側方に設けられている。すなわち第２方向において第１部分１７ａと第２部分１７ｂは対向しているともいえる。尚、本願明細書内の「対向」は互いに向き合っていることを示しており、例えば、第１部分１７ａと第２部分１７ｂが接する場合や第１部分１７ａと第２部分１７ｂが離間する場合であってもよく第１部分１７ａと第２部分１７ｂの間にこれらと他の構成要素があってもよい。
【００１２】
図１の例では、第１磁性層１４は、断面積Ｓ１を持つ。第２磁性層１６は、断面積Ｓ２を持ち、Ｓ２はＳ１より小さい。シフト調整層１２及びスペーサー層１３は、ほぼ同じ断面積Ｓ１を持ち、非磁性層１５は第２磁性層１６とほぼ同じ断面積Ｓ２である。
【００１３】
第２磁性層１６の側面、及び非磁性層１５の側面を覆うように、第１絶縁層１８が設けられる。第１絶縁層１８の上端部は第２磁性層１６の上面より上に位置している。また、第１絶縁層１８の側面に堆積し、第１絶縁層１８の側面を覆い、上部電極１７付近まで達するように第１導電層１９が設けられる。第１導電層１９は第１磁性層１４と接し、第１絶縁層１８の側面に下端部から上端部にかけて存在している。なお、上端部まで存在していなくてもよく、例えば上端部よりも下の位置まで存在していてもよい。すなわち、第１導電層１９の上端部の高さは、上部電極１７の第２部分１７ｂの下面の高さ以上ともいえる。そして、第１絶縁層１８及び第１導電層１９の突出した部分とともに、第１導電層１９の側面、第１磁性層１４の側面、スペーサー層１３の側面、並びにシフト調整層１２の側面を第２絶縁層２０で覆う。すなわち、第２方向において第１絶縁層１８は、第２磁性層１６及び第１部分１７ａに対向して設けられる。第２絶縁層２０は、第２方向において第１絶縁層１８、第１磁性層１４、スペーサー層１３及びシフト調整層１２と対向して設けられる。第１導電層１９は、第１絶縁層１８と第２絶縁層２０との間に存在する。第２方向において第２部分１７ｂ及び第１導電層１９の間に第２絶縁層の少なくとも一部が設けられている。第２部分１７ｂの下面の高さは第１導電層１９の上端部の高さ以下となっている。ここで、第２部分１７ｂの下面の高さとは、最も第２絶縁層２０側（第２絶縁層２０と接する場合も含む）の位置における下面の高さを指す。
【００１４】
また、第１絶縁層１８は、第１方向に対して交差する面に沿う方向において第２磁性層１６を囲んでいるともいえ、第２絶縁層２０は第１方向に対して交差する面に沿う方向において第１絶縁層１８を囲んでいるともいえる。すなわち、第１絶縁層１８は、第２磁性層１６側方を囲んでいるといえ、第２絶縁層２０は、第１絶縁層１８側方を囲んでいるともいえる。囲んでいるとは、周囲を取り囲んでもよいし、少なくとも一部が取り囲んでもよい。
【００１５】
図１に例示する第３絶縁層２１は、磁気抵抗効果素子Ａの周囲を覆い、下部電極１１及び上部電極１７と接するように設けられる。
【００１６】
例えば、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５及び第２磁性層１６は、第１方向から見ると、それぞれ円形をしている。すなわち、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５及び第２磁性層１６は、それぞれ円柱状である。
【００１７】
尚、図１の例によらず、下部電極１１と第３絶縁層２１は、接しなくてもよい。例えば、下部電極１１と第３絶縁層２１の間に第２絶縁層２０が設けられてもよいし、下部電極１１と第３絶縁層２１の間に下地層が設けられてもよい。
【００１８】
図１の例によらず、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５、及び第２磁性層１６の断面積が、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５、第２磁性層１６の順に小さくなってもよい。
【００１９】
図１では、第１絶縁層１８は、非磁性層１５及び第２磁性層１６の側面を覆っているが、少なくとも第２磁性層１６の側面を覆えばよい。
【００２０】
尚、図１では下部電極１１と第１磁性層１４との間に、シフト調整層１２とスペーサー層１３が設けられているが、省略してもよい。この場合、下部電極１１が、第１磁性層１４と接してもよい。
【００２１】
図１では示されていないが、第２磁性層１６と非磁性層１５との界面、及び第１磁性層１４と非磁性層１５との界面に、磁性層と非磁性層の原子拡散を防止する中間層が設けられてもよい。
【００２２】
図１の例によらず、第２磁性層１６と上部電極１７の間にハードマスク除去時や上部電極形成時のダメージ等から磁性層１６を保護する第２導電層を設けてもよい。
【００２３】
また、図１では示されていないが、下部電極１１とシフト調整層１２の間にシフト調整層１３、磁性層１４の結晶性を向上させる下地層を設けてもよい。
【００２４】
（動作原理）
第１磁性層１４、第２磁性層１６とそれらに挟まれる非磁性層１５とによって、磁気トンネル接合（Magnetic Tunnel Junction）が形成される。以下では、磁気抵抗効果素子を、ＭＴＪ素子ともよぶ。
【００２５】
第１磁性層１４、第２磁性層１６は磁性を持った材料を含んでおり、第１磁性層１４と第２磁性層１６を総称して磁性層ともよぶ。第２磁性層１６の磁化の方向は、可変であり、第１磁性層１４の磁化の方向は、固定状態であり所定の方向を有する。磁化の方向が可変である第２磁性層１６を記憶層、可変層、磁化自由層ともよび、磁化の向きが固定状態である第１磁性層１４を参照層、固定層ともよぶ。図１における第１磁性層１４、及び第２磁性層１６内の矢印は、第１磁性層１４、及び第２磁性層１６の磁化の方向を示している。
【００２６】
図１を用いて、垂直磁化を説明する。第１磁性層１４及び第２磁性層１６は、層面に対して垂直、或いは概ね垂直方向に磁気異方性を有する。第２磁性層１６及び第１磁性層１４の容易磁化方向は、磁性層の層面に対して垂直、或いは概ね垂直である。層面に対して垂直、或いは概ね垂直方向の容易磁化方向（磁気異方性）において、層面に対して垂直、或いは概ね垂直方向を向く磁化のことを、垂直磁化とよぶ。したがって、本実施形態のＭＴＪ素子は、垂直磁化型ＭＴＪ素子である。
【００２７】
尚、容易磁化方向とは、あるマクロなサイズの強磁性体を想定した場合に、外部磁界のない状態で自発磁化がその方向を向くと最も磁性体の内部エネルギーが低くなる方向である。
【００２８】
次に、本実施形態のＭＴＪ素子のデータ保持機構について説明する。２電極１１、１７間に第１磁性層１４と第２磁性層１６が位置している。電極１１、１７を介して第２磁性層１６に、磁化反転電流が供給された場合において、その電流によって発生するスピン偏極された電子の角運動量が第２磁性層１６の磁化（スピン）に伝達されることにより、反転する。すなわち、電流が流れる向きに応じて、第２磁性層１６の磁化の方向は、可変となる。尚、磁化反転電流とは、磁化の方向を反転させるための電流である。
【００２９】
これに対して、同様に電極１１、１７を介して第１磁性層１４にも磁化反転電流が供給される。この場合、第１磁性層１４の磁化の方向は、固定状態になっており、所定方向に維持されている。第１磁性層１４の磁化の方向が「所定方向に維持」或いは「固定状態である」とは、外部から２電極間に供給された第２磁性層１６の磁化反転電流が、第１磁性層１４内を流れた場合に、流れる前と流れた後とを比べた時に第１磁性層１４の磁化の方向が所定方向に保たれていることを意味する。
【００３０】
したがって、ＭＴＪ素子Ａにおいて、外部から２電極１１、１７を介して供給された磁化反転電流の大きい磁性層が第１磁性層１４として用いられ、且つ、第１磁性層１４よりも２電極１１、１７を介して供給された磁化反転電流の小さい磁性層が第２磁性層１６として用いられることによって、磁化の方向が可変の第２磁性層１６と磁化の方向が維持された第１磁性層１４とを含むＭＴＪ素子Ａが形成される。
【００３１】
スピン偏極された電子により磁化反転を引き起こす場合、その磁化反転電流の大きさは、磁性層のダンピング定数、保磁力、異方性磁界及び体積に比例するため、これらの値が適切に調整されることによって、第２磁性層１６の磁化反転電流と第１磁性層１４の磁化反転電流との間に差を設けることができる。
【００３２】
２電極１１、１７を介して供給された第２磁性層１６の磁化反転電流がＭＴＪ素子Ａに供給された場合に、第２磁性層１６の磁化の向きが電流の流れる向きに応じて変化し、第１磁性層１４と第２磁性層１６との相対的な磁化配列が変化する。これによって、ＭＴＪ素子Ａは、高抵抗状態（磁化配列が反平行な状態）又は低抵抗状態（磁化配列が平行な状態）のいずれか一方の状態であるかによって、データを保持することができる。
【００３３】
（各層の材料）
下部電極１１は、電気抵抗が低く、拡散耐性に優れた材料から形成されることが好ましい。下部電極１１は、平坦な垂直磁化の磁性層を成長させるために、バッファ層としての機能を有していてもよい。下部電極１１は、タンタル（Ｔａ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）等の金属層を含む積層構造を有している。
【００３４】
上部電極１７に用いられる材料は、電気抵抗が低く、拡散耐性を有する材料であることが好ましい。上部電極１７の材料には、例えば、Ｔａが用いられる。
【００３５】
スペーサー層１３には、ルテニウム（Ｒｕ）及びＴａなどの金属から形成される。
【００３６】
第１磁性層１４の材料に、例えば、ＦｅＰｄ、ＦｅＰｔ、ＣｏＰｄ、ＣｏＰｔ等のＬ１０構造又はＬ１１構造を持つ導電性の強磁性材料、ＣｏＦｅＢなど導電性の軟磁性材料、ＴｂＣｏＦｅ等の導電性のフェリ磁性材料が用いられる。第１磁性層１４は、磁性材料（例えば、ＮｉＦｅ、Ｆｅ又はＣｏなど）と非磁性材料（Ｃｕ、Ｐｄ又はＰｔなど）とから形成される導電性の人工格子でもよい。
【００３７】
シフト調整層（シフト補正層、バイアス磁界層ともよばれる）１２は、第２磁性層１６に対する第１磁性層１４からの磁界をゼロに近づけるために、第１磁性層１４に隣接するように設けられている。シフト補正層１２の磁化は、固定状態であり、シフト補正層の磁化の向きは、第１磁性層１４の磁化の向きと反対に設定される。例えば、シフト調整層１２は、第１磁性層１４と同じ材料から形成される。
【００３８】
非磁性層１５の材料に、酸化マグネシウム（ＭｇＯ）、窒化マグネシウム（ＭｇＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、あるいは、それらの積層膜等の絶縁材料が用いられる。例えば、非磁性層１５は、ＭｇＯを主成分とする絶縁膜から形成される。非磁性金属又は非磁性半導体が、非磁性層１５に用いられてもよい。
【００３９】
第２磁性層１６は、第４周期（原子番号１９番から原子番号３６番）の元素を含む磁性体から形成されている。例えば、マンガン（Ｍｎ）、鉄（Ｆｅ）、及びコバルト（Ｃｏ）からなるグループから選択される１以上の元素を主成分として含んでいる。ニッケル（Ｎｉ）が、磁性元素として、Ｍｎ、Ｆｅ及びＣｏの代わりに用いられてもよい。第２磁性層１６は、Ｍｎ、Ｆｅ及びＣｏのうち少なくとも１つに加えて、ホウ素（Ｂ）を含んでいてもよい。  第２磁性層１６は、例えば、ＣｏＦｅＢから形成される。
【００４０】
第１絶縁層１８はＨｆＮなどの絶縁体が用いられる。
【００４１】
第１導電層１９は、例えばＦｅ、Ｐｄ、Ｐｔ、Ｃｏ等を１つ以上含む膜である。
【００４２】
第２絶縁層２０は第３絶縁層２１よりも物理エッチング耐性の高い絶縁体であり、例えばＡｌＯなどが用いられる。
【００４３】
第３絶縁層２１にはＳｉＮ、ＳｉＯなどの絶縁膜が用いられる。
【００４４】
中間層（図示せず）の材料は、ＣｏＦｅＢなどである。中間層を備えることで、磁性層と非磁性層１５の 原子拡散防止等の特性向上を可能にする。
【００４５】
第２導電層（図示せず）の材料は、例えばＴａ、Ｐｔなどである。第２導電層を備えることで、ハードマスク除去時や上部電極形成時のダメージ等から磁性層１６を保護する事ができる。
【００４６】
下地層（図示せず）の材料は、例えばＴａ、Ｒｕ、Ｈｆなどを含む導電体である。下地層を備えることで、シフト調整層１３、磁性層１４の結晶性を向上させる事が出来る。
【００４７】
（製造方法）
図２及び図３を用いて、第１の実施形態のＭＴＪ素子Ａの製造方法について説明する。  図２及び図３は、本実施形態のＭＴＪ素子の製造方法の各工程を説明するための断面工程図である。
【００４８】
まず下部電極１１上に、下部電極１１側から順に、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５、第２磁性層１６及びハードマスク２３が、スパッタ法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、それぞれが堆積される。これによって、トップフリー型のＭＴＪ素子を形成するための積層体（被加工層）１Ｚが形成される（図２（ａ））。
【００４９】
尚、図示していない中間層、第２導電層及び下地層を堆積させる場合にも、スパッタ法又はＡＬＤ法などを用いる。
【００５０】
第２磁性層１６の上面に設けられるハードマスク２３は、リソグラフィ及びエッチングによって所定の形状（例えば、断面積Ｓ２（Ｓ２＜Ｓ１）、高さｄを持つ円柱状）のパターン２３Ａに加工され、第１磁性層１４、第２磁性層１６、シフト調整層１２を含む積層体１Ｚを加工するためのマスクとして用いられるパターン２３Ａが、積層体１Ｚの上部に形成される（図２（ｂ））。
【００５１】
パターン２３Ａをマスクに用いて、積層体１Ｚに対するイオンミリングが実行される。
【００５２】
積層体１Ｚを加工するためのイオンミリングは、アルゴン（Ａｒ）、クリプトン（Ｋｒ）及びキセノン（Ｘｅ）などの不活性ガスを用いたイオンミリングである。本実施形態において、積層体１Ｚは、Ａｒを用いたイオンミリングによって加工される。尚、積層体１Ｚは、ガスクラスターイオンを用いたエッチングによって加工されてもよい。
【００５３】
イオンミリングにおける積層体１Ｚに対するイオン（イオンビーム）９００の入射角度θは、例えば、積層体１Ｚ内に含まれる被加工層の層面に対して垂直な方向を基準（０°）として、５０°程度に設定される。
【００５４】
第１磁性層１４の上面をストッパとして、イオンミリングが実行されることによって、図２（ｃ）に示されるように、ハードマスク２３のパターン２３Ａに対応した形状を有する第２磁性層１６及び非磁性層１５が、第１磁性層１４上に形成される。
【００５５】
パターン２３Ａ、第２磁性層１６及び非磁性層１５を覆うように、所定の層の厚さＴ１（例えば、３ｎｍ）を有する第１絶縁層１８が、形成される（図２（ｄ））。
【００５６】
尚、第１絶縁層１８は、イオンビームスパッタ、イオンプレーティング、真空蒸着、ＡＬＤ法、又は、ＣＶＤ法などの真空成膜技術を用いて形成されたのち、自然酸化もしくは酸素・窒素プラズマ等により絶縁化されてもよい。
【００５７】
第２磁性層１６及び非磁性層１５の側面の第１絶縁層１８は、例えばＨｆＮ、ＷＮなどから選択される１つの材料から形成される。
【００５８】
第１絶縁層１８が形成された後にイオンミリングによって、非磁性層１５の側面、第２磁性層１６の側面及びパターン２３Ａの側面以外の第１絶縁層１８を除去する。さらに、第１絶縁層１８の側面に沿って再びイオンミリングを実行すると、所定の形状（例えば、シフト調整層１２、スペーサー層１３、第１磁性層１４の断面積Ｓ１）の第１磁性層１４、スペーサー層１３、及びシフト調整層１２が形成される。その際に、第１絶縁層１８の側面を覆うように第１導電層１９が形成される。（図２（ｅ））
【００５９】
第１導電層１９は、イオンミリングにより生じる残渣である。図２（ｅ）のイオンミリングを実行する際、第１磁性層１４由来の残渣が第１絶縁層１８の側面を覆うように堆積し、第１導電層１９を形成する。
【００６０】
図３（ａ）に示されるように、積層体の加工によって所定の形状（例えば、第１磁性層１４の断面積Ｓ１）のＭＴＪ素子が形成された後、ハードマスク２３（パターン２３Ａ）は例えば酸素プラズマエッチングなどによって除去される。
【００６１】
シフト調整層１２の側面、スペーサー層１３の側面、第１磁性層１４、第２磁性層１６上面、第１絶縁層１８、第１導電層１９、を覆うように、所定の層の厚さＴ１（例えば、３ｎｍ）を有する第２絶縁層２０が、形成される（図３（ｂ））。この時、角度を付けて成膜する事で、第２磁性層１６上の第２絶縁層２０は第１導電層１９の上面や側面にある第２絶縁層２０よりも薄膜にできる。
【００６２】
尚、第２絶縁層２０は、イオンビームスパッタ、イオンプレーティング、真空蒸着、ＡＬＤ法、又は、ＣＶＤ法などの真空成膜技術を用いて形成されたのち、自然酸化もしくは酸素・窒素プラズマ等により絶縁化されてもよい。
【００６３】
第２絶縁層２０が形成されたのち、第３絶縁層２１が、積層構造の第１絶縁層１８を含むＭＴＪ素子を覆うように、例えば、ＣＶＤ法によって、堆積される（図３（ｃ））。
【００６４】
図３（ｄ）に示されるように、第３絶縁層２１が形成された後、例えばイオンミリングによって、第３絶縁層２１の上面が第２磁性層１６の上面と同じかこれよりも下に位置するまで第３絶縁層２１を除去する(（図３（ｄ））。この時、第２絶縁層２０は第３絶縁層２１よりもイオンミリング耐性が高いので、第１導電層１９の上面や側面に残る。ただし、第２磁性層１６上面に形成された第２絶縁層２０の薄い部分は削られ、第２磁性層１６が露出する。
【００６５】
第２磁性層１６を露出させたのち、上部電極１７を、例えばスパッタリング法によって第２磁性層１６上、第２絶縁層２０、及び第３絶縁層２１上に形成する（図３（ｅ））。
【００６６】
以上の製造工程によって、第１の実施形態のＭＴＪ素子Ａが、形成される。
【００６７】
ここで、従来の製法では第１磁性層１４形成時の側面付着物に起因するショートが懸念されている。特に第１磁性層１４にＰｔ、Ｐｄなどの絶縁化の難しい材料を用いた場合には大きな影響が出ると考えられる。第１磁性層１４形成後に再付着物をイオンミリング等によって除去する工程はＭＴＪ素子側面にイオンミリングによるダメージを与える可能性が高く、２０ｎｍ以下の微小なＭＴＪ素子では側面ダメージの影響を無視できない。また、第１磁性層１４形成時のイオンミリングの条件によって再付着物が付かない様にコントロールするなどの方法では、ショートを完全に抑制する事は難しい。
【００６８】
第１の実施形態のＭＴＪ素子Ａは、第１導電層１９の形成後に更に第２絶縁層２０を形成する事で、ＭＴＪ素子にダメージを与えることなく、確実に第１導電層１９と上部電極１７との接触を防ぐ事が出来る。
【００６９】
第２絶縁層２０は、第１導電層１９と上部電極１７との接触を防ぐように、第１導電層の少なくとも一部を覆うものであればよい。
【００７０】
第２の実施形態
以下、図４乃至図５を参照して、第２の実施形態のＭＴＪ素子Ｂ及びその製造方法について説明する。
【００７１】
尚、本実施形態において、第１の実施形態と共通の構成要素に関する説明は、必要に応じて、行う。
【００７２】
図４を用いて、第２の実施形態のＭＴＪ素子Ｂの構造について、説明する。
【００７３】
図１に示す第１の実施形態のＭＴＪ素子Ａでは、第２絶縁層２０が第１導電層１９に沿って設けられているが、図４に示されるように、第２の実施形態のＭＴＪ素子Ｂは、第２絶縁層２０が第３絶縁層２１に沿って設けられ、突出した第１絶縁層１８と第１導電層１９を覆っている構造を有している。
【００７４】
図５を用いて、第２の実施形態のＭＴＪ素子Ｂの製造方法について説明する。ここでは、図２も適宜用いて、本実施形態のＭＴＪ素子Ｂの製造方法について説明する。
【００７５】
図５は、本実施形態のＭＴＪ素子Ｂの製造方法の各工程を説明するための断面工程図である。
【００７６】
まず、第１の実施形態と同様に、図２の工程が行われる。
【００７７】
次に、図５を用いて工程を説明する。
【００７８】
積層体の加工によって所定の形状のＭＴＪ素子が形成された後、第３絶縁層２１が、積層構造の第１絶縁層１８を含むＭＴＪ素子を覆うように、例えば、ＣＶＤ法によって、堆積される（図５（ａ））。
【００７９】
第３絶縁層２１が形成された後、例えばイオンミリングによって、ハードマスク２３と第２磁性層１６の界面よりも第３絶縁層２１が下になるまで第３絶縁層２１を除去する（図５（ｂ））。
【００８０】
尚、図５（ｂ）によらず、第３絶縁層２１を除去する際に、第３絶縁層２１が磁性層１６より上になるようにイオンミリングを行ってもよい。
【００８１】
第３絶縁層２１を除去した後、ハードマスク２３（パターン２３Ａ）は例えば酸素プラズマエッチングなどによって除去される（図５（ｃ））。
【００８２】
第１導電層１９、第３絶縁層２１上面及びＭＴＪ素子上面を覆うように、所定の層の厚さＴ１（例えば、３ｎｍ）を有する第２絶縁層２０が、例えばスパッタリング法によって、形成される。この時、角度を付けて成膜する事で、第２磁性層１６の第１導電層１９は側面より薄膜となる（図５（ｄ））。（例えば、１ｎｍ以下）
【００８３】
第２絶縁層２０形成の後、例えばスパッタエッチングなどによって第２磁性層１６の第２絶縁層２０を除去する。この時、その他の部分に堆積された第２絶縁層２０は層の厚さが厚いので完全には除去されずに残る（図５（ｅ））。
【００８４】
第２磁性層１６を露出させた後、上部電極１７を、第２磁性層１６の上面、第２絶縁層、及び第３絶縁層２１上に、例えばスパッタリング法によって形成する（図５（ｆ））。
【００８５】
以上の製造工程によって、第２の実施形態のＭＴＪ素子Ｂが、形成される。
【００８６】
第１の実施形態と同様にＭＴＪ素子にダメージを与えることなく、確実に第１導電層１９と上部電極１７との接触を防ぐ事が出来る。また、本実施形態のＭＴＪ素子Ｂは第３絶縁層２１の上面に沿って、第２絶縁層が形成されるため、製造過程がＭＴＪ素子Ａよりも簡便である。具体的には、ＭＴＪ素子Ａは第１の実施形態では、第２絶縁層２０の付いた状態で第３絶縁層２１をイオンミリングにより、削ってＭＴＪ素子上部を露出させる工程がある。第２絶縁層２０は第３絶縁層２１と比べてかなり硬いため、ＭＴＪ素子上部のくぼみ部分内部に付着した第３絶縁層２１を削るのが難しい。一方で、第２の実施形態では、ＭＴＪ素子上部を露出させる工程後に第２絶縁層２０を付けるので、第２絶縁層２０の硬さに制限が無い。また、ＭＴＪ素子上部を露出させる工程の後にパターン２３Ａを除去するので、ＭＴＪ素子上部のくぼみ内には第３絶縁層２１が形成されず、上記の様な懸念がなく、製造過程がＭＴＪ素子Ａよりも簡便である。
【００８７】
第３の実施形態
以下、図６乃至図７を参照して、第３の実施形態のＭＴＪ素子Ｃ及びその製造方法について説明する。
【００８８】
尚、本実施形態において、第２の実施形態と共通の構成要素に関する説明は、必要に応じて、行う。
【００８９】
（構造）
図６を用いて、第３の実施形態のＭＴＪ素子Ｃの構造について、説明する。
【００９０】
図４に示す第２の実施形態のＭＴＪ素子Ｂと、第３の実施形態のＭＴＪ素子Ｃの差異は、図６に示されるように、シフト調整層１２、スペーサー層１３、第１磁性層１４、及び第１導電層１９の側面を覆った第４絶縁層２２を有している点である。すなわち、第４絶縁層２２は第３絶縁層２１にも接する構造を有している。また、第２方向において、第４絶縁層２２はシフト調整層１２、スペーサー層１３、第１磁性層１４、及び第１導電層１９に対向しているともいえる。
【００９１】
第４絶縁層２２の材料は、例えばＳｉＮである。
【００９２】
（製造方法）
図７を用いて、第３の実施形態のＭＴＪ素子Ｃの製造方法について説明する。ここでは、図２も適宜用いて、本実施形態のＭＴＪ素子Ｃの製造方法について説明する。
【００９３】
図７は、本実施形態のＭＴＪ素子の製造方法の各工程を説明するための断面工程図である。
【００９４】
まず、第２の実施形態と同様に、図２の工程が行われる。
【００９５】
図７を用いて工程を説明する。
【００９６】
積層体の加工によって所定の形状のＭＴＪ素子が形成された後、第４絶縁層２２が、ＭＴＪ素子を覆うように、例えば、ＣＶＤ法によって、基板に堆積される（図７（ａ））。
【００９７】
次に第３絶縁層２１が、ＭＴＪ素子を覆うように、例えば、スパッタリング法によって、基板に堆積される（図７（ｂ））。
【００９８】
第３絶縁層２１が形成された後、例えばイオンミリングによって、第３絶縁層２１の上面が第２磁性層１６の上面と同じかこれよりも下になるまで第３絶縁層２１を除去する（図７（ｃ））。  尚、図７（ｂ）によらず、第３絶縁層２１を除去する際に、第３絶縁層２１が磁性層１６より上になるようにイオンミリングを行ってもよい。
【００９９】
第３絶縁層２１を除去した後、ハードマスク２３（パターン２３Ａ）は例えば酸素プラズマエッチングなどによって除去される（図７（ｄ））。
【０１００】
第１導電層１９、第３絶縁層２１上面及びＭＴＪ素子上面を覆うように、所定の層の厚さＴ１（例えば、３ｎｍ）を有する第２絶縁層２０が、例えばスパッタリング法によって、形成される。この時、角度を付けて成膜する事で、第２磁性層１６の第１導電層１９は側面より薄膜となる（図７（ｅ））。（例えば、１ｎｍ以下）
【０１０１】
第２絶縁層２０形成の後、例えばスパッタエッチングなどによって第２磁性層１６の絶縁層を除去する。この時、その他の部分に堆積された第２絶縁層２０は層の厚さが厚いので完全には除去されずに残る（図７（ｆ））。
【０１０２】
第２磁性層１６を露出させた後、上部電極１７を、第２磁性層の上面、第２絶縁層２０、及び第３絶縁層２１上に、例えばスパッタリング法によって形成する（図７（ｇ））。
【０１０３】
以上の製造工程によって、第３の実施形態のＭＴＪ素子Ｃが、形成される。
【０１０４】
本実施形態のＭＴＪ素子Ｃは、第１の実施形態と同様に、ＭＴＪ素子にダメージを与えることなく、第１導電層１９と上部電極１７との接触を防ぐ事が出来る。また、第２の実施形態と同様の理由により、第１の実施形態よりも簡便に製造できる。さらに、第３の実施形態では、第４絶縁層２２をＭＴＪ素子に備えることで、製造過程での自然酸化などの外的要因を防ぐことが可能である。
【０１０５】
第４の実施形態
以下、図８乃至図９を参照して、第４の実施形態のＭＴＪ素子Ｂ及びその製造方法について説明する。
【０１０６】
尚、本実施形態において、第１の実施形態と共通の構成要素に関する説明は、必要に応じて、行う。
【０１０７】
図８を用いて、第４の実施形態のＭＴＪ素子Ｂの構造について、説明する。
【０１０８】
図１に示す第１の実施形態のＭＴＪ素子Ａでは、第１絶縁層１８が非磁性層１５、第２磁性層１６側面を覆う様に形成されているが、図９に示す第４の実施形態のＭＴＪ素子Ｄは第１絶縁層１８が第２磁性層１６側面を覆っている。すなわち、第２方向において、第１絶縁層１８は、非磁性層１５とは対向せず、第２部分１７ｂと第２磁性層１６と対向している。
【０１０９】
（製造方法）
図９を用いて、第４の実施形態のＭＴＪ素子Ｄの製造方法について説明する。ここでは、図３も適宜用いて、本実施形態のＭＴＪ素子Ｄの製造方法について説明する。
【０１１０】
図９は、本実施形態のＭＴＪ素子Ｄの製造方法の各工程を説明するための断面工程図である。
【０１１１】
第１の実施形態と同様に、まず下部電極１１上に、下部電極１１側から順に、シフト調整層１２、スペーサー層１３、第１磁性層１４、非磁性層１５、第２磁性層１６及びハードマスク２３が、スパッタ法又はＡＬＤ法などを用いて、それぞれが堆積される。これによって、トップフリー型のＭＴＪ素子を形成するための積層体（被加工層）１Ｚが形成される（図９（ａ））。
【０１１２】
尚、図示していない中間層、第２導電層及び下地層を堆積させる場合にも、スパッタ法又はＡＬＤ法などを用いる。
【０１１３】
第２磁性層１６の上面に設けられるハードマスク２３は、リソグラフィ及びエッチングによって所定の形状（例えば、断面積Ｓ２（Ｓ２＜Ｓ１）、高さｄを持つ円柱状）のパターン２３Ａに加工され、第１磁性層１４、第２磁性層１６、シフト調整層１２を含む積層体１Ｚを加工するためのマスクとして用いられるパターン２３Ａが、積層体１Ｚの上部に形成される（図９（ｂ））。
【０１１４】
パターン２３Ａをマスクに用いて、積層体１Ｚに対するイオンミリングが実行される。
【０１１５】
非磁性層１５の上面をストッパとして、イオンミリングが実行されることによって、図  ９（ｃ）に示されるように、ハードマスク２３のパターン２３Ａに対応した形状を有する第２磁性層１６が、非磁性層１５上に形成される。
【０１１６】
パターン２３Ａ及び第２磁性層１６を覆うように、所定の層の厚さＴ１（例えば、３ｎｍ）を有する第１絶縁層１８が、形成される（図９（ｄ））。
【０１１７】
第１絶縁層１８が形成された後にイオンミリングによって、第２磁性層１６の側面及びパターン２３Ａの側面以外の第１絶縁層１８を除去する。さらに、第１絶縁層１８の側面に沿って再びイオンミリングを実行すると、所定の形状（例えば、シフト調整層１２、スペーサー層１３、第１磁性層１４の断面積Ｓ１及び非磁性層１５の断面積Ｓ１/２（Ｓ１＞Ｓ１/２＞Ｓ１））のシフト調整層１２、スペーサー層１３、第１磁性層１４、及び非磁性層１５が形成される。その際に、第１絶縁層１８の側面と非磁性層１５の側面を覆うように第１導電層１９が形成される（図９（ｅ））。
【０１１８】
その後、第１の実施形態と同様に図３の工程が行われる。ただし、図３の工程は、非磁性層１５の側面を第１導電層１８が覆って配置されたままで行われる。すなわち、第１絶縁層１８が非磁性層１５の側面を覆わずに、図３の工程が行われる。
【０１１９】
以上の製造工程によって、第４の実施形態のＭＴＪ素子Ｄが、形成される。
【０１２０】
非磁性層１５にイオンミリング耐性の高い材料が使われる場合において、非磁性層１５上面でイオンミリングを止める事は、第１の実施形態の第１磁性層１４上面で止める事と比べて容易である。すなわち、製造過程がＭＴＪ素子ＡよりもＭＴＪ素子Ｄの方が、簡便に作製できる。
【０１２１】
実施形態の適用例
上述の実施形態の適用例について、図１０及び図１１を用いて説明する。本実施形態のＭＴＪ素子Ａは、磁気メモリ、例えばＭＲＡＭのメモリ素子として、用いられる。本適用例において、ＳＴＴ―ＭＲＡＭ（Spin-torque transfer MRAM）が例示される。
【０１２２】
（適用例の基本構成）
図１０に示されるように、本適用例のＳＴＴ―ＭＲＡＭは、ＭＴＪ素子Ａ、カラム制御回路３Ａ、３Ｂ、ロウ制御回路４、書き込み回路５Ａ、５Ｂ、及び読み出し回路６Ａを含む。
【０１２３】
メモリセルアレイＭＣＡは、複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、メモリセルアレイＭＣＡ内にアレイ状に配置される。複数のメモリセルＭＣは、メモリセルアレイＭＣＡ内に延びる複数のビット線ＢＬ、ｂＢＬはカラム方向に延び、ワード線ＷＬに接続される。ビット線ＢＬ、ｂＢＬはカラム方向に延び、ワード線ＷＬはロウ方向に延びる。２本のビット線ＢＬ、ｂＢＬは１組のビット線対を形成している。
【０１２４】
メモリセルＭＣは、１つのＭＴＪ素子Ａと、１つの選択トランジスタ２とを含む。選択トランジスタ２は、例えば電界効果トランジスタ（Field Effect Transistor）である。
【０１２５】
ＭＴＪ素子Ａの一端は、ビット線ＢＬに接続され、ＭＴＪ素子Ａの他端は、選択トランジスタ２の電流経路の一端（ソース/ドレイン）に接続される。選択トランジスタ２の電流経路の他端（ドレイン/ソース）は、ビット線ｂＢＬに接続される。選択トランジスタ２の制御端子（ゲート）は、ワード線ＷＬに接続される。
【０１２６】
以上により、カラム方向に配列される複数のメモリセルＭＣは、共通のビット線対（ＢＬ，ｂＢＬ）に接続される。
【０１２７】
ビット線ＢＬ、ｂＢＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、ｂＢＬの活性化及び非活性化を制御する。ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４には、外部からのアドレス信号に基づいてワード線ＷＬの活性化及び非活性化を制御する。
【０１２８】
書き込み回路５Ａ、５Ｂは、カラム制御回路３Ａ、３Ｂをそれぞれ介して、ビット線ＢＬ、ｂＢＬの一端及び他端に接続される。書き込み回路５Ａ、５Ｂは、書き込み電流ＩＷＲを生成する電流源や電圧源などのソース回路、書き込み電流ＩＷＲを吸収するシンク回路を、それぞれ有する。
【０１２９】
読み出し回路６Ａは、カラム制御回路３Ａを介して、ビット線ＢＬ、ｂＢＬに接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源または電流源、読み出し信号の検知及び増幅を行うセンスアンプ、及びデータを一時的に保持するラッチ回路などを含んでいる。
【０１３０】
ＭＴＪ素子Ａに対するデータの書き込み時、メモリセルＭＣに対して、書き込み電流を供給する。
【０１３１】
書き込み回路５Ａ、５Ｂは、ＭＴＪ素子Ａに対するデータの書き込み時、メモリセルＭＣに書き込まれるデータに応じて、書き込み電流ＩＷＲをメモリセルＭＣ内のＭＴＪ素子Ａに双方向に流す。すなわち、ＭＴＪ素子Ａに書き込むデータに応じて、ビット線ＢＬからビット線ｂＢＬに向かう書き込み電流ＩＷＲ、或いはビット線ｂＢＬからビット線ＢＬに向かう書き込み電流ＩＷＲが、書き込み回路５Ａ、５Ｂから出力される。
【０１３２】
読み出し回路６Ａは、ＭＴＪ素子Ａに対するデータの読み出し時、メモリセルＭＣに対して、読み出し電流を供給する。
【０１３３】
書き込み電流ＩＷＲの電流値は磁化反転閾値より大きく設定される。読み出し電流の電流値は読み出し電流によってＭＴＪ素子Ａの記憶層の磁化が反転しないよう、磁化反転閾値より小さく設定される。
【０１３４】
読み出し電流が供給されたＭＴＪ素子Ａの抵抗値の大きさに応じて電流値または電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、読み出し出力）に基づいて、ＭＴＪ素子Ａが記憶するデータが判別される。
【０１３５】
上記構成要素のほか、メモリセルＭＣ内のＭＴＪ素子Ａは、例えば上述の実施形態にかかるＭＴＪ素子Ａは、ＭＴＪ素子Ｂでも、ＭＴＪ素子Ｃでも、ＭＴＪ素子Ｄでもよい。また、メモリセルアレイＭＣＡと同じチップ内に、例えばバッファ回路、ステートマシン（制御回路）、または、ＥＣＣ（Err Checking and Correcting）回路などが設けられてもよい。さらに、図１０及び図１１の例によらず、ＳＴＴ−ＭＲＡＭにおいて、２つの読み出し回路６ＡがメモリセルアレイＭＣＡのカラム方向の一端及び他端にそれぞれ設けられてもよい。
【０１３６】
（メモリセルの構造）
図１１において、メモリセルＭＣは、半導体基板３０のアクティブ領域内に形成される。アクティブ領域は、半導体基板３０の素子分離領域に埋め込まれた絶縁膜３１によって、区画されている。半導体基板３０上は、第３絶縁層２１Ａ、２１Ｂ、２１Ｃによって覆われている。
【０１３７】
ＭＴＪ素子Ａは、第３絶縁層２１Ｃ内に設けられている。
ＭＴＪ素子Ａの上端は、上部電極１７を介してビット線ＢＬに接続される。また、ＭＴＪ素子Ａの下端は、第３絶縁層２１Ａ、２１Ｂ内に埋め込まれたコンタクト配線ＢＥＣを介して、選択トランジスタ２のソース/ドレイン拡散層３４Ｂに接続される。選択トランジスタ２のソース/ドレイン拡散層３４Ａは、第３絶縁層２１Ａ内のコンタクト配線ｂＢＥＣを介してビット線ｂＢＬに接続される。
【０１３８】
選択トランジスタ２は、プレーナ構造の電界効果トランジスタとして構成される。すなわち、選択トランジスタ２は、ソース/ドレイン拡散層２１Ａ、及びソース/ドレイン拡散層２１Ｂ間のアクティブ領域ＡＡ上にゲート絶縁膜３２を介して、ゲート電極３３を有する。ゲート電極３３は、ロウ方向に延び、ワード線ＷＬとして用いられる。
【０１３９】
上記の他に、第３絶縁層２１Ｃ内に設けられるＭＴＪ素子Ａは、ＭＴＪ素子Ｂ、ＭＴＪ素子Ｃであってもよい。
【０１４０】
また、図９の例によらず、ＭＴＪ素子Ａはコンタクト配線ＢＥＣの直上からずれた位置に配置されてもよい。具体的には、ＭＴＪ素子Ａは例えば中間配線層を用い、選択トランジスタ２のゲート電極３３上などに配置されてもよい。
【０１４１】
さらに、選択トランジスタ２は、３次元構造の電界効果トラジスタであってもよい。３次元構造の電界効果トランジスタとしては、例えばＲＣＡＴ（Recess Channel Array Transistor）やＦｉｎＦＥＴなどがある。ＲＣＡＴは、ゲート電極が、半導体領域内の溝内にゲート絶縁膜を介して埋め込まれた構造を有する。ＦｉｎＦＥＴはゲート電極３３が、短冊状の半導体領域にゲート絶縁膜を介して立体交差した構造を有する。
【０１４２】
図１１の例によらず、２つのメモリセルＭＣがカラム方向に隣接して１つのアクティブ領域内に設けられてもよい。この場合、２つのメモリセルＭＣは、１つのビット線ｂＢＬ及びソース/ドレイン拡散層３４Ａを共有するように設けられている。これによって、メモリセルＭＣのセルサイズが縮小される。
【０１４３】
例えば本実施形態に係る磁気抵抗効果素子がメモリセルアレイに実装された場合、メモリセルアレイ中の磁気抵抗効果素子は第１磁性層１４と導電層１９が接しないものも含まれる。形成プロセスにおいて第１磁性層１４と導電層１９は接しショートパスを起こす可能性があるため、保険として第２絶縁層２０が設けられている。したがって、本実施形態に係る磁気抵抗効果素子は、第１磁性層１４と導電層１９が接しない磁気抵抗効果素子も本発明の範囲に含まれる。
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４５】
２・・・選択トランジスタ、３・・・カラム制御回路、４・・・ロウ制御回路、５・・・書き込み回路、６・・・読み出し回路、１１・・・下部電極、１２・・・シフト調整層、１３・・・スペーサー層、１４・・・第１磁性層、１５・・・非磁性層、１６・・・第２磁性層、１７・・・上部電極、１８・・・第１絶縁層、１９・・・第１導電層、２０・・・第２絶縁層、２１・・・第３絶縁層、２２・・・第４絶縁層、３０・・・半導体基板、３１・・・絶縁膜、３２・・・ゲート絶縁膜、３３・・・ゲート電極、３４・・・ソース/ドレイン拡散層
【図１】
2018078257.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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