(57)【要約】【課題】ゲイン切替用のスイッチのＯＮ抵抗の影響による大きなゲインエラーが生じないようにする。【解決手段】オペアンプ１と、オペアンプ１の反転入力端子と出力端子との間に接続した帰還抵抗Ｒｆと、オペアンプの反転入力端子と所定ノードＮ１との間に接続したゲイン抵抗Ｒｇとを備える。出力端子と所定ノードＮ１との間に複数の抵抗Ｒ１１〜Ｒ１ｎ、Ｒ３１を直列接続し、抵抗Ｒ１１〜Ｒ１ｎ、Ｒ３１のうちの隣り合う抵抗の共通接続点と反転入力端子との間に、それぞれスイッチＳＷ１１〜ＳＷ１ｎを接続する。ＯＮされた１個のスイッチが接続された１つの共通接続点と出力端子との間に接続される抵抗を帰還抵抗Ｒｆとして機能させ、ＯＮされた１つの共通接続点と所定ノードＮ１との間に接続された抵抗をゲイン抵抗Ｒｇとして機能させる。【選択図】図２
2018117273.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が正転入力端子に入力し帰還信号が反転入力端子に入力するオペアンプと、該オペアンプの前記反転入力端子と出力端子との間に接続した帰還抵抗と、前記オペアンプの前記反転入力端子と所定ノードとの間に接続したゲイン抵抗とを備え、前記帰還抵抗と前記ゲイン抵抗の抵抗値を切り替えることにより設定ゲインを変更可能にしたＰＧＡ回路であって、
前記出力端子と前記所定ノードとの間に複数の抵抗を直列接続し、該複数の抵抗のうちの隣り合う抵抗の共通接続点と前記反転入力端子との間に、それぞれスイッチを接続し、複数の前記スイッチの内のＯＮされた１個のスイッチが接続された１つの共通接続点と前記出力端子との間に接続される抵抗を前記帰還抵抗として機能させ、前記１つの共通接続点と前記所定ノードとの間に接続された抵抗を前記ゲイン抵抗として機能させるようにしたことを特徴とするＰＧＡ回路。
【請求項２】
請求項１に記載のＰＧＡ回路において、
前記スイッチは、ＯＮ時に閾値電圧が小さくなりＯＦＦ時に閾値電圧が大きくなるようバックゲートが制御されるＭＯＳトランジスタで構成されていることを特徴とするＰＧＡ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は抵抗値を切り替えることで複数のゲインから特定のゲインを選択可能にしたＰＧＡ（プログラマブル・ゲイン・アンプ）回路に関する。
【背景技術】
【０００２】
図１０に従来の差動信号用のＰＧＡ回路を示す（特許文献１、２）。図１０において、１、２はオペアンプである。３はオペアンプ１の正転入力端子に接続される本体正転入力端子、４はオペアンプ２の正転入力端子に接続される本体反転入力端子である。５はオペアンプ１の出力端子に接続される本体正転出力端子、６はオペアンプ２の出力端子に接続される本体反転出力端子である。Ｒ４はオペアンプ１の出力端子と反転入力端子の間に接続される帰還抵抗、Ｒ５はオペアンプ２の出力端子と反転入力端子との間に接続される帰還抵抗、Ｒ６はオペアンプ１の反転入力端子とオペアンプ２の反転入力端子の間に接続されるゲイン抵抗である。このＰＧＡ回路では、制御端子７の制御信号ＯＰＴＩＯＮによってゲイン抵抗Ｒ６の値を切り替えることで、所定のゲインを設定することができる。
【０００３】
図１０のＰＧＡ回路のゲインＡｖ３は、本体正転入力端子３の電圧をＶinｐ、本体反転入力端子４の電圧をＶinｎ、本体正転出力端子５の電圧をＶoutｐ、本体反転出力端子６の電圧をＶoutｎとし、Ｒ４＝Ｒ５＝Ｒｆ、Ｒ６＝Ｒｇとすると、
2018117273.tif 000003
で与えられる。
【０００４】
図１１に、抵抗値の異なるｎ個の抵抗Ｒ６１〜Ｒ６ｎの一端をオペアンプ２の反転入力端子に共通接続し、それぞれの抵抗Ｒ６１〜Ｒ６ｎの他端にスイッチＳＷ３１〜ＳＷ３ｎの一端を個々に直列接続して、そのスイッチＳＷ３１〜ＳＷ３ｎの他端をオペアンプ１の反転入力端子に共通接続して、そのスイッチＳＷ３１〜ＳＷ３ｎのいずれか１つをＯＮさせることにより、抵抗Ｒ６１〜Ｒ６ｎのうちの１つを、抵抗Ｒ６として設定できるようにしたＰＧＡ回路を示す。
【０００５】
ここでは、制御端子７の制御信号ＯＰＴＩＯＮをデコーダ８によってデコードして、ｎ個の制御信号φ１〜φｎの１つを有効にして、スイッチＳＷ３１〜ＳＷ３ｎのうちの１つをＯＮさせることで、抵抗Ｒ６１〜Ｒ６ｎのうちの１つが選択される。
【０００６】
しかし、スイッチＳＷ３１〜ＳＷ３ｎにはＯＮ抵抗Ｒswが含まれるので、上記の式（１）は、次のようになる。
2018117273.tif 000004
【０００７】
このＯＮ抵抗Ｒswが加わることによって、ゲインＡｖ３とＡｖ４に差分が発生して、そのエラーＥrr２は、
2018117273.tif 000005
となる。例えば、Ｒｇ＝Ｒｆ，Ｒsw＝Ｒｇ／１００であるとすると、ゲインエラーＥｒは約−１％となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１８５２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１１のＰＧＡ回路では、抵抗Ｒｇ，Ｒｆのマッチングがとれている（Ｒｇ＝Ｒｆ）と仮定した場合でも、ゲイン切替用のスイッチのＯＮ抵抗Ｒswの影響でゲインエラーが生じる問題がある。特に、低電圧電源で動作する場合には、そのスイッチのＯＮ抵抗が大きく影響するので、ゲインエラーが顕著となる。
【００１０】
本発明の目的は、ゲイン切替用のスイッチのＯＮ抵抗の影響により大きなゲインエラーが生じないようにしたＰＧＡ回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、入力信号が正転入力端子に入力し帰還信号が反転入力端子に入力するオペアンプと、該オペアンプの前記反転入力端子と出力端子との間に接続した帰還抵抗と、前記オペアンプの前記反転入力端子と所定ノードとの間に接続したゲイン抵抗とを備え、前記帰還抵抗と前記ゲイン抵抗の抵抗値を切り替えることにより設定ゲインを変更可能にしたＰＧＡ回路であって、前記出力端子と前記所定ノードとの間に複数の抵抗を直列接続し、該複数の抵抗のうちの隣り合う抵抗の共通接続点と前記反転入力端子との間に、それぞれスイッチを接続し、複数の前記スイッチの内のＯＮされた１個のスイッチが接続された１つの共通接続点と前記出力端子との間に接続される抵抗を前記帰還抵抗として機能させ、前記１つの共通接続点と前記所定ノードとの間に接続された抵抗を前記ゲイン抵抗として機能させるようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＰＧＡ回路において、前記スイッチは、ＯＮ時に閾値電圧が小さくなりＯＦＦ時に閾値電圧が大きくなるようバックゲートが制御されるＭＯＳトランジスタで構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明のＰＧＡ回路によれば、スイッチは、オペアンプの反転入力端子と出力端子との間に接続され、帰還抵抗やゲイン抵抗の経路には接続されないので、スイッチのＯＮ抵抗によるゲインエラーを低減できる。また、そのスイッチとして、ＯＮ時に閾値電圧が小さくなりＯＦＦ時に閾値電圧が大きくなるようバックゲートが制御されるＭＯＳトランジスタを使用することで、ゲインエラーをさらに低減できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例のＰＧＡ回路の回路図である。
【図２】本発明の実施例のＰＧＡ回路の具体的回路図である。
【図３】本発明の実施例のＰＧＡ回路のｎ＝４の場合の回路図である。
【図４】図３の実施例のＰＧＡ回路の抵抗切替の説明図である。
【図５】オペアンプの入力インピーダンスを考慮したＰＧＡ回路の回路図である。
【図６】（ａ），（ｂ）は図５のＰＧＡ回路の説明図である。
【図７】アナログスイッチの回路図である。
【図８】別の例のアナログスイッチの回路図である。
【図９】（ａ）は図７のアナログスイッチのＯＮ抵抗の特性図、（ｂ）は図８のアナログスイッチのＯＮ抵抗の特性図である。
【図１０】従来のＰＧＡ回路の回路図である。
【図１１】図１０のＰＧＡ回路の具体的回路図である。
【発明を実施するための形態】
【００１４】
図１に、本発明の差動信号用の実施例のＰＧＡ回路を示す。１、２は正転入力端子と反転入力端子と出力端子とを備えたオペアンプである。３はオペアンプ１の正転入力端子に接続される本体正転入力端子、４はオペアンプ２の正転入力端子に接続される本体反転入力端子である。５はオペアンプ１の出力端子に接続される本体正転出力端子、６はオペアンプ２の出力端子に接続される本体反転出力端子である。Ｒ１はオペアンプ１の出力端子と反転入力端子の間に接続される帰還抵抗、Ｒ２はオペアンプ２の出力端子と反転入力端子との間に接続される帰還抵抗である。Ｒ３はオペアンプ１の反転入力端子とオペアンプ２の反転入力端子の間に接続されるゲイン抵抗である。
【００１５】
このＰＧＡ回路では、制御端子７の制御信号ＯＰＴＩＯＮによって抵抗Ｒ３のみならず、抵抗Ｒ１，Ｒ２の抵抗値をも切り替えることで、所定のゲインを設定することができる。
【００１６】
そのＰＧＡ回路のゲインＡｖ１は、本体正転入力端子３の電圧をＶinｐ、本体反転入力端子４の電圧をＶinｎ、本体正転出力端子５の電圧をＶoutｐ、本体反転出力端子６の電圧をＶoutｎとし、Ｒ１＝Ｒ２＝Ｒｆ、Ｒ３＝Ｒｇとすると、
2018117273.tif 000006
によって与えられる。
【００１７】
図２に、スイッチによってゲインを設定できるようにしたＰＧＡ回路を示す。本体正転出力端子５に抵抗Ｒ１としてのｎ個の抵抗Ｒ１１〜Ｒ１ｎが直列接続され、本体反転出力端子６に抵抗Ｒ２としてのｎ個の抵抗Ｒ２１〜Ｒ２ｎが直列接続されている。そして、抵抗Ｒ１ｎとＲ２ｎの間に抵抗Ｒ３としての抵抗Ｒ３１，Ｒ３２の直列回路が接続されている。
【００１８】
さらに、抵抗Ｒ１１〜Ｒ１ｎ，Ｒ３１の各共通接続点にｎ個のスイッチＳＷ１１〜ＳＷ１ｎの一端がそれぞれ接続され、それらのスイッチＳＷ１１〜ＳＷ１ｎの他端はオペアンプ１の反転入力端子に共通接続されている。また、抵抗Ｒ２１〜Ｒ２ｎ，Ｒ３２の各共通接続点にｎ個のスイッチＳＷ２１〜ＳＷ２ｎの一端がそれぞれ接続され、それらのスイッチＳＷ２１〜ＳＷ２ｎの他端はオペアンプ２の反転入力端子に共通接続されている。
【００１９】
８は所定ビットの制御信号ＯＰＴＩＯＮをデコードするデコーダであり、制御信号ＯＰＴＩＯＮの値に応じてｎ個の制御信号φ１〜φｎのうちの何れか１個を有効にする。制御信号φ１が有効になると１番目のスイッチＳＷ１１，ＳＷ２１がＯＮし、制御信号φ２が有効になると２番目のスイッチＳＷ１２，ＳＷ２２がＯＮし、・・・・、制御信号φｎが有効になるとｎ番目のスイッチＳＷ１ｎ、ＳＷ２ｎがＯＮする。
【００２０】
図２のＰＧＡ回路において、ｎ＝４の場合の構成のＰＧＡ回路を図３に示す。抵抗Ｒ１１＝Ｒ２１＝８Ｒ、抵抗Ｒ１２＝Ｒ２２＝４Ｒ、抵抗Ｒ１３＝Ｒ２３＝２Ｒ、抵抗Ｒ１４＝Ｒ２４＝Ｒ３１＝Ｒ３２＝Ｒに、抵抗値を設定している。図３のＰＧＡ回路では、制御信号ＯＰＴＩＯＮは２ビットであり、デコーダ８によってφ１〜φ４の何れか１つが有効になる。
【００２１】
ここで、φ１が有効になったときは、スイッチＳＷ１１，ＳＷ２１のみがＯＮして、Ｒｆ＝Ｒ１１＝Ｒ２１、Ｒｇ＝Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ３１＋Ｒ３２となるので、Ｒｆ＝８Ｒ、Ｒｇ＝１６Ｒとなる。よって、式（４）にこれらＲｆ，Ｒｇを当てはめると、ゲインＡｖ１＝２となる。
【００２２】
φ２が有効になったときは、スイッチＳＷ１２，ＳＷ２２のみがＯＮして、Ｒｆ＝Ｒ１１＋Ｒ１２＝Ｒ２１＋Ｒ２２、Ｒｇ＝Ｒ１３＋Ｒ１４＋Ｒ２３＋Ｒ２４＋Ｒ３１＋Ｒ３２となるので、Ｒｆ＝１２Ｒ、Ｒｇ＝８Ｒとなる。よって、式（４）にこれらＲｆ，Ｒｇを当てはめると、ゲインＡｖ１＝４となる。
【００２３】
φ３が有効になったときは、スイッチＳＷ１３，ＳＷ２３のみがＯＮして、Ｒｆ＝Ｒ１１＋Ｒ１２＋Ｒ１３＝Ｒ２１＋Ｒ２２＋Ｒ２３、Ｒｇ＝Ｒ１４＋Ｒ２４＋Ｒ３１＋Ｒ３２となるので、Ｒｆ＝１４Ｒ、Ｒｇ＝４Ｒとなる。よって、式（４）にこれらＲｆ，Ｒｇを当てはめると、ゲインＡｖ１＝８となる。
【００２４】
φ４が有効になったときは、スイッチＳＷ１４，ＳＷ２４のみがＯＮして、Ｒｆ＝Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＝Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４、Ｒｇ＝Ｒ３１＋Ｒ３２となるので、Ｒｆ＝１５Ｒ、Ｒｇ＝２Ｒとなる。よって、式（４）にこれらＲｆ，Ｒｇを当てはめると、ゲインＡｖ１＝１６となる。
【００２５】
このように、ＯＮさせるスイッチを選択することによって、帰還抵抗Ｒｆとゲイン抵抗Ｒｇの両方が決定されて、図４に示したように、ゲインが決定される。このＰＧＡ回路では、帰還抵抗Ｒｆやゲイン抵抗Ｒｇの電流経路にスイッチが介在しないことから、スイッチのＯＮ抵抗Ｒswの影響を受けずにゲインエラーを低減することができる。理論上では、ゲインエラーはゼロであり、前記した式（３）のエラーＥrr２の分だけエラーを改善できる。特に、低電源電圧時にはスイッチのＯＮ抵抗Ｒswの影響が大きくなるため、本発明の効果は大きくなる。
【００２６】
ところが、オペアンプ１、２には有限な入力インピーダンスが存在し、それらのオペアンプ１、２の帰還経路に挿入したスイッチＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ２ｎのＯＮ抵抗にも、わずかに電流が流れる。
【００２７】
図５に、オペアンプ１側のスイッチのＯＮ抵抗をＲsw１、オペアンプ２側のスイッチのＯＮ抵抗をＲsw２、オペアンプ１の反転入力端子側の入力インピーダンスをＲin１、オペアンプ２の反転入力端子側の入力インピーダンスをＲin２として、これらを考慮したＰＧＡ回路を示す。また、図６に出力電圧を導出する説明図を示す。
【００２８】
本体正転出力端子５の出力電圧Ｖoutｐ、本体反転出力端子６の出力電圧Ｖoutｎは、Ｒsw１＝Ｒsw２＝Ｒsw、Ｒin１＝Ｒin２＝Ｒinとすると
2018117273.tif 000007
2018117273.tif 000008
で表されるので、図５のＰＧＡ回路のゲインＡｖ２は、
2018117273.tif 000009
となる。
【００２９】
よって、ゲインエラーＥrr１は、式（４）と式（７）によって、
2018117273.tif 000010
のように導出することができる。このように、ゲインエラーＥrr１は、スイッチのＯＮ抵抗Ｒswが小さいほど小さくなることが分かる。
【００３０】
そこで、スイッチのＯＮ抵抗Ｒswを小さくし、式（８）のゲインエラーを低減することについて検討する。図７に、スイッチＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ２ｎとして使用可能な一般的なアナログスイッチ１０を示す。このアナログスイッチ１０は、バックゲートを接地に接続したＮＭＯＳトランジスタＭＮ１と、バックゲートに高電圧ＶＤＤを印加したＰＭＯＳトランジスタＭＰ１を並列接続したものである。１１は入力端子、１２は出力端子、１３は制御端子、１４は制御端子１３の信号ＣＴＲＬをインバータＩＮＶ１で反転した信号ＣＴＲＬＢを出力する制御端子である。トランジスタＭＮ１は信号ＣＴＲＬで制御され、トランジスタＭＰ１は信号ＣＴＲＬＢで制御される。
【００３１】
トランジスタＭＮ１のＯＮ抵抗ＲonｎとトランジスタＭＰ１のＯＮ抵抗Ｒonｐは、次の式（９）、（１０）で導出できる。
2018117273.tif 000011
2018117273.tif 000012
ただし、
μｎ：ＮＭＯＳトランジスタの電子の移動度
μｐ：ＰＭＯＳトランジスタの正孔の移動度
Ｃox：酸化膜容量
Ｗｎ：ＮＭＯＳトランジスタのゲート幅
Ｗｐ：ＰＭＯＳトランジスタのゲート幅
Ｌｎ：ＮＭＯＳトランジスタのゲート長
Ｌｐ：ＰＭＯＳトランジスタのゲート長
Ｖgsn：ＮＭＯトランジスタのゲート・ソース間電圧
Ｖgsp：ＰＭＯＳトランジスタのゲート・ソース間電圧
Ｖthn：ＮＭＯＳトランジスタの閾値電圧
Ｖthp：ＰＭＯＳトランジスタの閾値電圧
【００３２】
ＭＯＳトランジスタでは、バックゲートよりもソースの電位が高くなると式（１０）、（１１）のように閾値電圧Ｖthｎ，Ｖthｐが大きくなる。
2018117273.tif 000013
ただし、
γ：基板バイアス効果係数
Ｖsbn：ＮＭＯＳトランジスタのソース・バックゲート間電圧
Ｖsbp：ＰＭＯＳトランジスタのソース・バックゲート間電圧
Ｖthno：Ｖsbn＝０ＶのときのＮＭＯＳトランジスタの閾値電圧
Ｖthpo：Ｖsbp＝０ＶのときのＰＭＯＳトランジスタの閾値電圧
【００３３】
２Φｆは、Ｐ基板（Ｐ型半導体）の場合、次の式（１３）で導出できる。
2018117273.tif 000014
ただし、
ｋ：ボルツマン定数（１．３８×10−23[ＣＶ／Ｋ]
Ｔ：温度（３００[Ｋ]）
ｑ：電荷（１．６×10-19[Ｃ]
Ｎsub：Ｐ基板の不純物濃度[１/ｍ3]
ｎｉ：キャリア密度[１/ｍ3]
【００３４】
図７において、“Ｈ”のときの制御信号ＣＴＲＬのレベルをＶＤＤとし、“Ｌ”のときのレベルをＧＮＤとする。Ｖin＝Ｖgsｎ、ＶＤＤ−Ｖin＝｜Ｖgsｐ｜のとき、そのアナログスイッチのＯＮ抵抗Ｒonは、次の式（１４）〜（１６）で算出できる。
2018117273.tif 000015
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【００３５】
図８にバックゲートを制御できるようにしたアナログスイッチ１０Ａを示す。ＮＭＯＳトランジスタのバックゲートをＰ基板と共通にしている標準プロセスでは、そのＮＭＯＳトランジスタのバックゲートを制御することはできないが、ＰＭＯＳトランジスタのバックゲートは自由に可変できる。そこでここでは、アナログスイッチ１０ＡのＰＭＯＳトランジスタのみのバックゲートを制御する。すなわち、入力端子１１とトランジスタＭＰ１のバックゲートとの間にＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の並列接続トランジスタを接続する。また、出力端子１２とトランジスタＭＰ１のバックゲートとの間にＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３の並列接続トランジスタを接続する。さらに、トランジスタＭＰ１のバックゲートとＶＤＤの電源との間にＰＭＯＳトランジスタＭＰ４を接続する。
【００３６】
制御信号ＣＴＲＬが“Ｈ”のときは制御信号ＣＴＲＬＢが“Ｌ”になり、トランジスタＭＰ１〜ＭＰ３、ＭＮ１〜ＭＮ３がＯＮし、トランジスタＭＰ４がＯＦＦする。このため、トランジスタＭＰ１のバックゲートはドレイン、ソースの両方に接続され、閾値電圧が小さくなる。
【００３７】
また、制御信号ＣＴＲＬが“Ｌ”のときは制御信号ＣＴＲＬＢが“Ｈ”になり、トランジスタＭＰ１〜ＭＰ３、ＭＮ１〜ＭＮ３がＯＦＦし、トランジスタＭＰ４がＯＮする。このため、トランジスタＭＰ１のバックゲートに電圧ＶＤＤが印加し、閾値電圧が大きくなる。
【００３８】
図９にアナログスイッチ１０，１０Ａについて、ＶＤＤ＝２．７[Ｖ]と、５[Ｖ]の場合の入力端子１１に入力する電圧Ｖinに対するＯＮ抵抗の特性を示す。ただし、
Ｖthno＝１．１５[Ｖ]
Ｖthpo＝−１．２[Ｖ]
γ＝０．３[１/Ｖ]
μn×Ｃox×（Ｗｎ/Ｌｎ）＝μp×Ｃox×（Ｗｐ/Ｌｐ）＝１５００[μＡ/Ｖ2]
の場合である。
【００３９】
図９をみると、ＶＤＤ＝２．７[Ｖ]のときは、アナログスイッチ１０のＯＮ抵抗は最大で約２２．５[ｋΩ]であるが、バックゲートを制御するアナログスイッチ１０ＡのＯＮ抵抗は最大でも約４[ｋΩ]と小さくなっていることが分かる。また、ＶＤＤ＝５[Ｖ]のように電源電圧が高くなると、アナログスイッチ１０、１０Ａともにほぼ同じで、約０．３[ｋΩ]にさらに小さくなっていることが分かる。
【００４０】
オペアンプ１、２の入力インピーダンスＲin１，Ｒin２が１０[ＭΩ]のときは、アナログスイッチ１０（Ｒsw＝２２．５[ｋΩ]）を用いた場合は、ゲインエラーＥrr１は式（８）により、約０．２２[％]であるが、バックゲートを制御するアナログスイッチ１０Ａ（Ｒsw＝４[ｋΩ]）を用いた場合は、約０．０４[％]に低下する。このように、バックゲートを制御するアナログスイッチ１０Ａを本発明のスイッチとして使用することによって、低電源電圧時のゲインエラーを１／５程度以下に低減することができる。
【００４１】
なお、以上説明した実施例は差動信号を扱う構成であったが、単相信号を扱う場合は、オペアンプ１，２の一方のみを使用する構成となる。例えば、オペアンプ１のみを使用する場合は、図２、図３において、抵抗Ｒ３１、Ｒ３２の共通接続点のノードＮ１を接地に接続すればよい。
【符号の説明】
【００４２】
１，２：オペアンプ、３：本体正転入力端子、４：本体反転入力端子、５：本体正転出力端子、６：本体反転出力端子、７：制御端子、８，８Ａ：デコーダ、１０，１０Ａ：アナログスイッチ
【図１】
2018117273.tif 000018
【図２】
2018117273.tif 000019
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2018117273.tif 000026
【図１０】
2018117273.tif 000027
【図１１】
2018117273.tif 000028