(57)【要約】【課題】電極膜の抵抗が低い半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、第１方向に延びる第１電極膜と、前記第１電極膜の第２方向に設けられ、前記第１方向に延びる第２電極膜と、前記第１電極膜の前記第２方向に設けられ、前記第１方向に延びる第３電極膜と、前記第２電極膜と前記第３電極膜の間に設けられ、前記第１方向に延びる絶縁部材と、前記第２方向に延び、前記第１電極膜及び前記第２電極膜を貫く第１半導体部材と、前記第２方向に延び、前記第１電極膜及び前記第３電極膜を貫く第２半導体部材と、前記第２方向に延び、第１部分が前記第２電極膜と前記第３電極膜との間に配置され、前記絶縁部材に接し、第２部分が前記第１電極膜を貫く第３半導体部材と、を備える。前記第１方向において、前記第３半導体部材の配列密度は前記第１半導体部材の配列密度及び前記第２半導体部材の配列密度よりも小さい。【選択図】図１
2018078160.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる第１電極膜と、
前記第１電極膜の前記第１方向に対して交差した第２方向に設けられ、前記第１方向に延びる第２電極膜と、
前記第１電極膜の前記第２方向に設けられ、前記第１方向に延びる第３電極膜と、
前記第２電極膜と前記第３電極膜の間に設けられ、前記第１方向に延びる絶縁部材と、
前記第２方向に延び、前記第１電極膜及び前記第２電極膜を貫く第１半導体部材と、
前記第２方向に延び、前記第１電極膜及び前記第３電極膜を貫く第２半導体部材と、
前記第２方向に延び、第１部分が前記第２電極膜と前記第３電極膜との間に配置され、前記絶縁部材に接し、第２部分が前記第１電極膜を貫く第３半導体部材と、
を備え、
前記第１方向において、前記第３半導体部材の配列密度は前記第１半導体部材の配列密度及び前記第２半導体部材の配列密度よりも小さい半導体記憶装置。
【請求項２】
前記第１半導体部材は、前記第１方向に沿って第１周期で配列されており、
前記第２半導体部材は、前記第１方向に沿って前記第１周期で配列されている請求項１記載の半導体記憶装置。
【請求項３】
前記第３半導体部材は、前記第１方向に沿って前記第１周期よりも長い第２周期で配列されている請求項２記載の半導体記憶装置。
【請求項４】
前記第２周期は前記第１周期の整数倍である請求項３記載の半導体記憶装置。
【請求項５】
第１領域においては、前記第３半導体部材は、前記第１方向に沿って前記第１周期で配列されており、
前記第１領域の前記第１方向に位置し、前記第１方向における長さが前記第１周期よりも長い第２領域においては、前記第１半導体部材及び前記第２半導体部材が配置されており、前記第３半導体部材は配置されていない請求項２記載の半導体記憶装置。
【請求項６】
基板と、
前記第１領域に設けられ、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる配線と、
前記基板と前記配線との間に接続された導電部材と、
をさらに備え、
前記第３半導体部材は、前記基板と前記配線との間に配置された請求項５記載の半導体記憶装置。
【請求項７】
前記第２電極膜の前記第１方向における端部に接続されたコンタクトをさらに備え、
前記第１領域と前記コンタクトの距離は、前記第２領域と前記コンタクトの距離よりも短い請求項５記載の半導体記憶装置。
【請求項８】
前記第１方向における前記第２領域の長さは、前記第１方向における前記第１領域の長さよりも長い請求項５記載の半導体記憶装置。
【請求項９】
前記第１方向における前記第２領域の長さは、前記第１方向における前記第１領域の長さよりも短い請求項５記載の半導体記憶装置。
【請求項１０】
前記第２方向から見て、前記第３半導体部材の最大直径は、前記第１半導体部材の最大直径及び前記第２半導体部材の最大直径よりも大きい請求項１記載の半導体記憶装置。
【請求項１１】
前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる配線をさらに備え、
前記第１半導体部材及び前記第２半導体部材は前記配線に接続されており、前記第３半導体部材は前記配線から絶縁されている請求項１記載の半導体記憶装置。
【請求項１２】
前記第１半導体部材、前記第２半導体部材及び前記第３半導体部材は、前記第１方向及び前記第２方向を含む平面に対して交差する第３方向に延び周期的に配列された複数の仮想的な第１直線、並びに、前記平面及び前記第３方向に対して交差する第４方向に延び周期的に配列された複数の仮想的な第２直線からなる格子の格子点を含むように配置されている請求項１記載の半導体記憶装置。
【請求項１３】
前記第１方向及び前記第２方向を含む平面に対して交差する第３方向において、前記第１半導体部材は４本配列されており、前記第２半導体部材は４本配列されている請求項１記載の半導体記憶装置。
【請求項１４】
前記第１方向及び前記第２方向を含む平面に対して交差する第３方向において、前記第１半導体部材は６本配列されており、前記第２半導体部材は６本配列されている請求項１記載の半導体記憶装置。
【請求項１５】
前記第１電極膜における前記第３半導体部材間にはボイドが形成されている請求項１記載の半導体記憶装置。
【請求項１６】
前記ボイドは、前記第１半導体部材、前記第２半導体部材及び前記第３半導体部材から離隔している請求項１５記載の半導体記憶装置。
【請求項１７】
前記第１半導体部材と前記第１電極膜との間に設けられた第１絶縁膜と、
前記第１半導体部材と前記第１絶縁膜との間に設けられた第２絶縁膜と、
前記第１絶縁膜と前記第１電極膜との間に設けられた第３絶縁膜と、
をさらに備え、
前記第１絶縁膜の窒素濃度は、前記第２絶縁膜の窒素濃度及び前記第３絶縁膜の窒素濃度よりも高い請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、高集積化に伴い、電極膜の抵抗が増加するという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、電極膜の抵抗が低い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に延びる第１電極膜と、前記第１電極膜の前記第１方向に対して交差した第２方向に設けられ、前記第１方向に延びる第２電極膜と、前記第１電極膜の前記第２方向に設けられ、前記第１方向に延びる第３電極膜と、前記第２電極膜と前記第３電極膜の間に設けられ、前記第１方向に延びる絶縁部材と、前記第２方向に延び、前記第１電極膜及び前記第２電極膜を貫く第１半導体部材と、前記第２方向に延び、前記第１電極膜及び前記第３電極膜を貫く第２半導体部材と、前記第２方向に延び、第１部分が前記第２電極膜と前記第３電極膜との間に配置され、前記絶縁部材に接し、第２部分が前記第１電極膜を貫く第３半導体部材と、を備える。前記第１方向において、前記第３半導体部材の配列密度は前記第１半導体部材の配列密度及び前記第２半導体部材の配列密度よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を示す斜視図である。
【図２】第１の実施形態に係る半導体記憶装置を示す平面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】図２に示すＢ−Ｂ’線による断面図である。
【図５】図２の領域Ｃを示す拡大平面図である。
【図６】図３の領域Ｄを示す拡大断面図である。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】第１の比較例に係る半導体記憶装置を示す平面図である。
【図１２】図１１に示すＥ−Ｅ’線による断面図である。
【図１３】第２の比較例に係る半導体記憶装置を示す平面図である。
【図１４】第２の実施形態に係る半導体記憶装置を示す平面図である。
【図１５】第３の実施形態に係る半導体記憶装置を示す平面図である。
【図１６】第４の実施形態に係る半導体記憶装置を示す平面図である。
【図１７】第５の実施形態に係る半導体記憶装置を示す平面図である。
【図１８】第６の実施形態に係る半導体記憶装置を示す平面図である。
【図１９】第７の実施形態に係る半導体記憶装置を示す平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２は、本実施形態に係る半導体記憶装置を示す平面図である。
図３は、図２に示すＡ−Ａ’線による断面図である。
図４は、図２に示すＢ−Ｂ’線による断面図である。
図５は、図２の領域Ｃを示す拡大平面図である。
図６は、図３の領域Ｄを示す拡大断面図である。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。シリコン基板１０上には、シリコン酸化膜１１が設けられている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からシリコン酸化膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
また、本明細書において、「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
【００１２】
シリコン酸化膜１１上には、シリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層されている。シリコン酸化膜１１、並びに、交互に積層された複数のシリコン酸化膜１２及び複数の電極膜１３により、積層体１５が形成されている。積層体１５の長手方向はＸ方向である。積層体１５をＹ方向において挟む位置には、ソース電極板１７が設けられている。ソース電極板１７の下端はシリコン基板１０に接続されている。電極膜１３の形状はＸ方向に延びる帯状であり、その最も長い長手方向はＸ方向であり、次に長い幅方向はＹ方向であり、最も短い厚さ方向はＺ方向である。
【００１３】
装置１においては、複数の積層体１５及び複数のソース電極板１７が設けられており、Ｙ方向に沿って交互に配列されている。積層体１５とソース電極板１７との間には、例えばシリコン酸化物からなる絶縁板１８（図２参照）が設けられている。
【００１４】
積層体１５内には、Ｚ方向に延び積層体１５を貫く柱状部材２０が設けられている。柱状部材２０の下端はシリコン基板１０に接し、上端は積層体１５の上面に露出している。後述するように、各柱状部材２０内には、１本のシリコンピラー３０（図５及び図６参照）が設けられている。
【００１５】
積層体１５上には、Ｙ方向に延びるソース線２１及び複数のビット線２２が設けられている。ソース線２１はビット線２２よりも上方に設けられている。ソース線２１は、プラグ２４を介してソース電極板１７の上端に接続されている。また、ビット線２２は、プラグ２３を介してシリコンピラー３０の上端に接続されている。これにより、（ビット線２２−プラグ２３−シリコンピラー３０−シリコン基板１０−ソース電極板１７−プラグ２４−ソース線２１）の電流経路が形成され、各シリコンピラー３０はビット線２２とソース線２１との間に接続される。
【００１６】
積層体１５において、上から１又は複数段の電極膜１３は、上部選択ゲート線ＳＧＤとして機能し、上部選択ゲート線ＳＧＤと柱状部材２０との交差部分毎に、上部選択ゲートトランジスタＳＴＤが構成される。また、下から１又は複数段の電極膜１３は、下部選択ゲート線ＳＧＳとして機能し、下部選択ゲート線ＳＧＳと柱状部材２０との交差部分毎に、下部選択ゲートトランジスタＳＴＳが構成される。下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の電極膜１３はワード線ＷＬとして機能し、ワード線ＷＬと柱状部材２０との交差部分毎に、メモリセルトランジスタＭＣが構成される。これにより、各シリコンピラー３０に沿って複数のメモリセルトランジスタＭＣが直列に接続され、その両端には下部選択ゲートトランジスタＳＴＳ及び上部選択ゲートトランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成されている。
【００１７】
積層体１５の上部のＹ方向中央部には、Ｘ方向に延びる絶縁部材１９が設けられており、上部選択ゲート線ＳＧＤとなる電極膜１３をＹ方向において２つに分断している。絶縁部材１９は、例えば、シリコン酸化物からなる。絶縁部材１９の形状は帯状である。絶縁部材１９は、ワード線ＷＬとなる電極膜１３には到達しておらず、従って、ワード線ＷＬとなる電極膜１３は分断していない。このため、ある１本のワード線ＷＬ上には、同じ高さに配列された２本の上部選択ゲート線ＳＧＤが配置されている。換言すれば、絶縁部材１９は、同じ高さに配列された２本の上部選択ゲート線ＳＧＤの間に配置されている。
【００１８】
図２に示すように、柱状部材２０は、ＸＹ平面に沿って略周期的に配列されている。但し、積層体１５のＹ方向中央部において柱状部材２０が間引かれており、周期性が壊されている。
【００１９】
より具体的には、柱状部材２０は、ＸＹ平面に設定された仮想的な格子Ｌａの格子点Ｌｐを含む位置に配置されている。格子Ｌａは、相互に平行な複数の仮想的な直線Ｌ１と、相互に平行な複数の仮想的な直線Ｌ２によって構成されている。直線Ｌ１は、ＸＹ平面に平行で、且つ、Ｘ方向及びＹ方向の双方に対して交差した方向に延びる。直線Ｌ２も、ＸＹ平面に平行で、且つ、Ｘ方向及びＹ方向の双方に対して交差した方向に延びる。直線Ｌ２は直線Ｌ１にも交差している。
【００２０】
以下、説明の便宜上、柱状部材２０のうち、積層体１５のＹ方向中央部、すなわち、絶縁部材１９に介在する位置に配置されたものを「柱状部材２０ａ」ともいう。柱状部材２０ａはＸ方向に沿って一列に配列されており、絶縁部材１９を分断している。また、１つの積層体１５内において、柱状部材２０ａからなる列に対して、Ｙ方向の一方側に配置された柱状部材２０を「柱状部材２０ｂ」ともいい、Ｙ方向の他方側に配置された柱状部材２０を「柱状部材２０ｃ」ともいう。「柱状部材２０」は、柱状部材２０ａ、２０ｂ及び２０ｃの総称とする。図２に示す例では、柱状部材２０ｂは直線Ｌ１に沿って４本配列されており、柱状部材２０ｃも直線Ｌ１に沿って４本配列されている。すなわち、１つの積層体１５において、柱状部材２０ｂ及び２０ｃは、絶縁部材１９の両側に、４列ずつ配列されている。
【００２１】
次に、各柱状部材２０と各電極膜１３との位置関係について説明する。柱状部材２０ａの上部は、Ｙ方向において隣り合う２本の上部選択ゲート線ＳＧＤの間に配置されている。柱状部材２０ａの中部は、ワード線ＷＬを貫いている。柱状部材２０ａの下部は、下部選択ゲート線ＳＧＳを貫いている。一方、柱状部材２０ｂの上部は上部選択ゲート線ＳＧＤを貫き、中部はワード線ＷＬを貫き、下部は下部選択ゲート線ＳＧＳを貫いている。柱状部材２０ｃと各電極膜１３との位置関係は、柱状部材２０ｂと各電極膜１３との位置関係と同様である。
【００２２】
柱状部材２０ｂ及び２０ｃは、Ｘ方向に沿って連続して配列された格子点Ｌｐに配置されている。一方、柱状部材２０ａは、Ｘ方向に沿って連続して配列された格子点Ｌｐの数個おきに配置されている。図２に示す例では、３つの格子点Ｌｐに１つの割合で柱状部材２０ａが配置されており、残りの２つの格子点Ｌｐには柱状部材２０ａは配置されていない。このため、Ｘ方向における柱状部材２０ａの配列周期Ｐａは、Ｘ方向における柱状部材２０ｂの配列周期Ｐｂ及び柱状部材２０ｃの配列周期Ｐｃよりも長い。また、配列周期Ｐｂは配列周期Ｐｃと等しい。すなわち、Ｐａ＞Ｐｂ＝Ｐｃである。配列周期Ｐａは、配列周期Ｐｂ及びＰｃの整数倍であり、図２に示す例では、３倍である。従って、Ｘ方向における柱状部材２０ａの配列密度は、Ｘ方向における柱状部材２０ｂの配列密度及び柱状部材２０ｃの配列密度よりも小さい。
【００２３】
図２〜図４に示すように、柱状部材２０の形状は、概略的には円柱形であるが、詳細にはボーリング形状である。すなわち、柱状部材２０の直径は、上端から少し低い位置で最大値をとり、この位置から上及び下に向かって連続的に小さくなり、下端において最小値をとる。
【００２４】
電極膜１３における柱状部材２０ａ間の部分には、ボイド２８が形成されている。ボイド２８は、シリコン酸化膜１２、柱状部材２０及び絶縁部材１９からは離隔している。ボイド２８内には、例えば、フッ素（Ｆ）を含む気体が封入されている。ボイド２８は、積層体１５の上部及び中部において相対的に大きく、下部において相対的に小さい。ボイド２８の形成は装置１の製造条件に依存し、製造条件によっては、ボイド２８が形成されない場合もある。
【００２５】
また、プラグ２４は、柱状部材２０ｂ内に設けられたシリコンピラー３０上、及び、柱状部材２０ｃ内に設けられたシリコンピラー３０上には設けられており、これらのシリコンピラー３０に接続されているが、柱状部材２０ａ内に設けられたシリコンピラー３０上には設けられていない。従って、柱状部材２０ａ内に設けられたシリコンピラー３０はビット線２２から絶縁されており、ＮＡＮＤストリングを形成しない。
【００２６】
図５及び図６に示すように、柱状部材２０においては、中心軸から周面に向かって、コア部材２９、シリコンピラー３０、トンネル絶縁膜３１、電荷蓄積膜３２及びシリコン酸化層３３が設けられている。コア部材２９はシリコン酸化物からなり、その形状はＺ方向を軸方向とした略円柱形である。コア部材２９は柱状部材２０の中心軸を含む位置に配置されている。シリコンピラー３０はポリシリコンからなり、その形状は、Ｚ方向に延び、下端が閉塞した円筒形である。トンネル絶縁膜３１はシリコンピラー３０の周囲に設けられており、電荷蓄積膜３２はトンネル絶縁膜３１の周囲に設けられており、シリコン酸化層３３は電荷蓄積膜３２の周囲に設けられている。トンネル絶縁膜３１、電荷蓄積膜３２及びシリコン酸化層３３の形状は、Ｚ方向を軸方向とした円筒形である。
【００２７】
トンネル絶縁膜３１は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化層３１ａ、シリコン窒化層３１ｂ及びシリコン酸化層３１ｃがこの順に積層されたＯＮＯ膜である。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。
【００２８】
一方、電極膜１３の表面上には、アルミニウム酸化層３４が設けられている。シリコン酸化層３３及びアルミニウム酸化層３４により、ブロック絶縁膜３５が構成されている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３５により、メモリ膜３６が形成されている。例えば、電荷蓄積膜３２の平均窒素濃度は、トンネル絶縁膜３１の平均窒素濃度及びブロック絶縁膜３５の平均窒素濃度よりも高い。
【００２９】
電極膜１３においては、タングステン（Ｗ）からなる本体部３８が設けられており、本体部３８の表面上には、チタン（Ｔｉ）層及びチタン窒化物（ＴｉＮ）層が積層されたバリアメタル層３９が設けられている。本体部３８はソース電極板１７に接している。本体部３８の表面におけるソース電極板１７に接した領域以外の領域は、バリアメタル層３９に接している。バリアメタル層３９はアルミニウム酸化層３４に接している。
【００３０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７〜図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図７〜図１０は、図３に相当する断面を示す。
【００３１】
先ず、図７に示すように、シリコン基板１０を用意する。次に、シリコン基板１０上の全面にシリコン酸化膜１１を形成する。次に、シリコン酸化膜１１上に、シリコン酸化膜１２及びシリコン窒化膜５１を交互に形成して、積層体１５を形成する。
【００３２】
次に、例えばリソグラフィ法により、積層体１５の上部に、Ｘ方向に延びる溝５３を形成する。溝５３は複数本形成し、Ｙ方向において周期的に配列する。溝５３は、後の工程において上部選択ゲート線ＳＧＤ（図３参照）に置換される予定のシリコン窒化膜５１を分断し、後の工程においてワード線ＷＬ（図３参照）又は下部選択ゲート線ＳＧＳ（図３参照）に置換される予定のシリコン窒化膜５１は分断しない。次に、溝５３内にシリコン酸化物を埋め込んで、絶縁部材１９を形成する。
【００３３】
次に、図８に示すように、積層体１５上にリソグラフィ法によりレジストマスク（図示せず）を形成し、このレジストマスクをマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、積層体１５にメモリホール５５が形成される。メモリホール５５の形状はＺ方向に延びる略円柱形であり、その直径は、積層体１５の上面から下方に向かって連続的に増加し、上面から少し低い位置で最大値をとり、この位置から下方に向かって連続的に減少し、積層体１５の下面において最小値をとる。メモリホール５５の底面においては、シリコン基板１０が露出している。絶縁部材１９は、一部のメモリホール５５によって分断される。
【００３４】
次に、図９に示すように、メモリホール５５内に柱状部材２０を形成する。具体的には、メモリホール５５の底面において、シリコン基板１０を起点としてシリコンをエピタキシャル成長させて、エピタキシャルシリコン部材（図示せず）を形成する。
【００３５】
次に、図５及び図６に示すように、メモリホール５５の内面上にシリコン酸化層３３を形成する。次に、シリコン窒化物を堆積させて電荷蓄積膜３２を形成する。次に、シリコン酸化物、シリコン窒化物及びシリコン酸化物をこの順に堆積させて、シリコン酸化層３１ｃ、シリコン窒化層３１ｂ及びシリコン酸化層３１ａを形成することにより、トンネル絶縁膜３１を形成する。
【００３６】
次に、シリコンを堆積させてカバーシリコン層（図示せず）を形成し、ＲＩＥを施して、カバーシリコン層、トンネル絶縁膜３１、電荷蓄積膜３２及びシリコン酸化層３３を除去して、エピタキシャルシリコン部材を露出させる。次に、シリコンを堆積させて、ボディシリコン層を形成する。ボディシリコン層はエピタキシャルシリコン部材及びトンネル絶縁膜３１に接する。カバーシリコン層及びボディシリコン層により、シリコンピラー３０が形成される。次に、シリコン酸化物を堆積させることにより、コア部材２９を形成する。コア部材２９により、メモリホール５５が埋め込まれる。このようにして、柱状部材２０が形成される。
【００３７】
次に、図９に示すように、積層体１５にスリット５７を形成する。スリット５７はＸＺ平面に沿って拡がり、Ｘ方向及びＺ方向において積層体１５を貫通する。
【００３８】
次に、図１０に示すように、例えば熱燐酸を用いたウェットエッチングを施すことにより、スリット５７を介してシリコン窒化膜５１（図９参照）を除去する。このとき、シリコン酸化膜１２、絶縁部材１９及び柱状部材２０は実質的に除去されず、柱状部材２０がシリコン酸化膜１２を支持する。これにより、シリコン酸化膜１２間にスペース５９が形成される。
【００３９】
次に、図２〜図６に示すように、スリット５７を介してアルミニウム酸化物を堆積させて、スペース５９の内面上にアルミニウム酸化層３４を形成する。アルミニウム酸化層３４は、柱状部材２０のシリコン酸化層３３、シリコン酸化膜１２及び絶縁部材１９に接する。シリコン酸化層３３及びアルミニウム酸化層３４により、ブロック絶縁膜３５が構成される。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３５により、メモリ膜３６が形成される。
【００４０】
次に、スリット５７を介してチタン窒化物及びチタンを堆積させることにより、アルミニウム酸化層３４上にバリアメタル層３９を形成する。次に、例えば、原料ガスとして六フッ化タングステンガス（ＷＦ６）を用いたＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により、スリット５７を介してスペース５９内にタングステンを堆積させて、本体部３８を形成する。次に、エッチングを施すことにより、スリット５７内からタングステン、チタン、チタン窒化物及びアルミニウム酸化物を除去し、スペース５９内にのみ残留させる。これにより、スペース５９内に電極膜１３が形成される。このようにして、シリコン窒化膜５１が電極膜１３に置換される。
【００４１】
しかしながら、上述のタングステンを堆積させる工程において、スペース５９のうち積層体１５のＹ方向中央部に位置する部分は、Ｙ方向両側のスリット５７から遠いため、タングステンが堆積されにくく、完全には埋め込まれない可能性がある。この場合、電極膜１３内にボイド２８が形成される。ボイド２８内には、ＣＶＤの原料ガス（ＷＦ６）に由来したフッ素（Ｆ）を含む気体が封入されることが多い。
【００４２】
柱状部材２０の直径が相対的に大きい積層体１５の上部及び中部においては、柱状部材２０間の距離が相対的に短く、タングステンが堆積されにくいため、ボイド２８が形成されやすい。一方、柱状部材２０の直径が相対的に小さい積層体１５の下部においては、柱状部材２０間の距離が相対的に長く、タングステンが堆積されやすいため、ボイド２８は形成されにくい。この結果、積層体１５の下部に形成されるボイド２８は、積層体１５の中部及び上部に形成されるボイド２８よりも小さくなることが多く、また、積層体１５の中部及び上部にボイド２８が形成されても、積層体１５の下部にはボイド２８が形成されない場合もある。
【００４３】
次に、シリコン酸化物を堆積させて、スリット５７の側面上に絶縁板１８を形成する。次に、タングステン等の導電材料を堆積させて、スリット５７内にソース電極板１７を形成する。
【００４４】
次に、図１に示すように、シリコンピラー３０上にプラグ２３を形成すると共に、ソース電極板１７上にプラグ２４を形成する。次に、Ｙ方向に延びるビット線２２を形成し、プラグ２３に接続させる。次に、Ｙ方向に延びるソース線２１を形成し、プラグ２４に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４５】
次に、本実施形態の効果について説明する。
本実施形態においては、積層体１５のＹ方向中央部に柱状部材２０ａを設けているため、ボイド２８の１個あたりの大きさが小さくなる。このため、Ｘ方向における電極膜１３の電気抵抗が低くなる。この結果、半導体記憶装置１の動作速度を向上させることができる。
【００４６】
また、Ｘ方向における柱状部材２０ａの配列密度を、Ｘ方向における柱状部材２０ｂ及び２０ｃの配列密度よりも低くしているため、電極膜１３のＹ方向中央部において、柱状部材２０の介在が少ない電流経路が実現されている。これにより、柱状部材２０が介在することによる電極膜１３の電気抵抗の増加を抑制し、電極膜１３の電気抵抗を低減することができる。これによっても、半導体記憶装置１の動作速度を向上させることができる。
【００４７】
更に、ボイド２８の形成を抑制することにより、積層体１５が倒壊しにくくなる。また、柱状部材２０ａが柱状部材２０ｂ及び２０ｃと共に積層体１５を支持することによっても、積層体１５が倒壊しにくくなる。
【００４８】
（第１の比較例）
次に、第１の比較例について説明する。
図１１は、本比較例に係る半導体記憶装置を示す平面図である。
図１２は、図１１に示すＥ−Ｅ’線による断面図である。
【００４９】
図１１及び図１２に示すように、本比較例に係る半導体記憶装置１０１においては、積層体１５におけるＹ方向中央部に柱状部材２０ａ（図２参照）が設けられていない。このため、電極膜１３におけるＹ方向中央部に大きなボイド２８が形成される。この結果、半導体記憶装置１０１は、半導体記憶装置１（図２参照）と比較して電極膜１３の電気抵抗が高く、動作速度が低い。また、場合によっては、積層体１５が倒壊してしまう。
【００５０】
（第２の比較例）
次に、第２の比較例について説明する。
図１３は、本比較例に係る半導体記憶装置を示す平面図である。
【００５１】
図１３に示すように、本比較例に係る半導体記憶装置１０２においては、積層体１５のＹ方向中央部において、格子Ｌａの格子点Ｌｐ毎に柱状部材２０ａが設けられている。すなわち、Ｘ方向における柱状部材２０ａの配列周期Ｐａは、柱状部材２０ｂの配列周期Ｐｂ及び柱状部材２０ｃの配列周期Ｐｃと等しい。
【００５２】
本比較例に係る半導体記憶装置１０２においては、第１の実施形態に係る半導体記憶装置１（図２参照）よりも柱状部材２０ａの配列密度が高いため、ボイド２８の形成は抑制される。しかしながら、柱状部材２０ａの配列密度が高い分だけ電極膜１３の実効的な幅、すなわち、Ｙ方向の長さが平均的に短い。このため、半導体記憶装置１０２は、半導体記憶装置１（図２参照）と比較して、電極膜１３のＸ方向における電気抵抗が高い。
【００５３】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１４は、本実施形態に係る半導体記憶装置を示す平面図である。
【００５４】
図１４に示すように、本実施形態に係る半導体記憶装置２においては、Ｚ方向から見て、柱状部材２０ａの最大直径Ｄａが、柱状部材２０ｂの最大直径Ｄｂ及び柱状部材２０ｃの最大直径Ｄｃよりも大きい。すなわち、Ｄａ＞Ｄｂ、Ｄａ＞Ｄｃである。なお、Ｚ方向から見て、柱状部材２０の形状が真円でない場合は、柱状部材２０の外接円の直径を最大直径とする。
【００５５】
前述の第１の実施形態において、柱状部材２０ａは、柱状部材２０ｂ及び２０ｃとは異なり、格子Ｌａの格子点Ｌｐ（図２参照）毎には配列されていない。このため、図８に示すリソグラフィ工程において、条件によっては、柱状部材２０ａを形成するためのメモリホール５５の形成が困難になる場合がある。
【００５６】
そこで、本実施形態においては、柱状部材２０ａを形成するためのメモリホール５５を、柱状部材２０ｂ及び２０ｃを形成するためのメモリホール５５よりも大きくする。これにより、メモリホール５５の形成が容易になる。また、この結果、製造された半導体記憶装置２において、柱状部材２０ａの最大直径が、柱状部材２０ｂの最大直径及び柱状部材２０ｃの最大直径よりも大きくなる場合がある。なお、柱状部材２０ａはメモリセルトランジスタＭＣを形成しないため、その電気的特性については考慮する必要はない。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５７】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１５は、本実施形態に係る半導体記憶装置を示す平面図である。
【００５８】
図１５に示すように、本実施形態に係る半導体記憶装置３においては、Ｘ方向に沿って、領域Ｒａと領域Ｒｂが交互に配列されている。Ｘ方向における領域Ｒｂの長さは、Ｘ方向における領域Ｒａの長さよりも長い。なお、後述する第６の実施形態において説明するように、領域Ｒｂの長さは領域Ｒａの長さよりも短くてもよく、等しくてもよい。本実施形態では、領域Ｒａには、複数本、例えば３本の柱状部材２０ａが設けられている。例えば、領域Ｒａにおいて、柱状部材２０ａは格子点Ｌｐ（図２参照）毎に設けられている。この場合、領域Ｒａにおいて、柱状部材２０ａのＸ方向における配列周期Ｐａは、柱状部材２０ｂの配列周期Ｐｂ及び柱状部材２０ｃの配列周期Ｐｃと略等しい。一方、領域Ｒｂには、柱状部材２０ａが設けられていない。柱状部材２０ｂ及び２０ｃは、領域Ｒａ及び領域Ｒｂの双方にわたって、周期的に設けられている。
【００５９】
本実施形態によれば、領域Ｒａにおいて、格子点Ｌｐ（図２参照）毎に柱状部材２０ａを設けている。このため、メモリホール５５（図８参照）を形成するためにリソグラフィが容易である。この結果、メモリホール５５を安定して形成することができ、柱状部材２０ａを安定して形成することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１６は、本実施形態に係る半導体記憶装置を示す平面図である。
【００６１】
図１６に示すように、本実施形態に係る半導体記憶装置４においては、領域Ｒａがソース線２１の直下域に設定されており、領域Ｒｂはソース線２１の直下域以外の領域に設定されている。従って、柱状部材２０ａは、シリコン基板１０とソース線２１との間に配置されている。
【００６２】
本実施形態によれば、ＮＡＮＤストリングを構成せず、メモリセルトランジスタＭＣを形成しない柱状部材２０ａを、ソース線２１の直下域に配置している。元々、ソース線２１を形成する領域にはビット線２２を配置できないため、ソース線２１の直下域に配置された柱状部材２０はＮＡＮＤストリングを構成できない。従って、本実施形態によれば、デッドスペースを有効に利用して、柱状部材２０ａを配置し、ボイド２８の形成を抑制することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第３の実施形態と同様である。
【００６３】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１７は、本実施形態に係る半導体記憶装置を示す平面図である。
【００６４】
図１７に示すように、本実施形態に係る半導体記憶装置５においては、メモリセル領域Ｒｍが設定されており、メモリセル領域ＲｍのＸ方向両側に階段領域Ｒｓが設定されている。メモリセル領域Ｒｍにおいては、積層体１５が最上層まで設けられており、積層体１５を貫くように柱状部材２０が設けられており、多数のメモリセルトランジスタＭＣが形成されている。
【００６５】
一方、階段領域Ｒｓにおいては、積層体１５が階段状に加工されており、電極膜１３毎にテラスＴが形成されている。階段領域Ｒｓには、支持部材４０が設けられている。支持部材４０の形状はＺ方向に延びる略円柱形であり、積層体１５を貫き、下端はシリコン基板１０に接触している。支持部材４０の構造は、柱状部材２０の構造と同様である。また、階段領域Ｒｓにおいては、積層体１５上にコンタクト４１が設けられている。コンタクト４１の下端は、テラスＴにおいて、電極膜１３に接続されている。階段領域Ｒｓには、メモリセルトランジスタＭＣは形成されていない。
【００６６】
そして、メモリセル領域Ｒｍにおける階段領域Ｒｓに接する位置に、領域Ｒａが設定されている。また、メモリセル領域Ｒｍには領域Ｒｂも設定されている。領域Ｒａは階段領域Ｒｓと領域Ｒｂとの間に配置されている。上述の如く、柱状部材２０ａは領域Ｒａのみに配置されている。なお、メモリセル領域Ｒｍにおいては、他にも領域Ｒａが設定されていてもよい。従って、領域Ｒａとコンタクト４１との距離ｄａは、領域Ｒｂとコンタクト４１との距離ｄｂよりも短い。すなわち、ｄａ＜ｄｂである。
【００６７】
なお、領域Ｒａと領域Ｒｂとの境界は、Ｘ方向において隣り合う２つの格子点Ｌｐ（図２参照）であって、柱状部材２０ａが配置された格子点Ｌｐと柱状部材２０ａが配置されていない格子点Ｌｐとの中点を含むＹＺ平面と定義することができる。また、メモリセル領域Ｒｍと階段領域Ｒｓとの境界は、Ｘ方向の最端部に配置された柱状部材２０に含まれる格子点Ｌｐと、この格子点ＬｐとＸ方向において隣り合い、柱状部材２０が配置されていない格子点Ｌｐとの中点を含むＹＺ平面と定義することができる。
【００６８】
本実施形態によれば、メモリセルトランジスタＭＣを形成しない柱状部材２０ａを、メモリセル領域Ｒｍにおける階段領域Ｒｓに接する領域に配置している。しかしながら、この領域に設けられた柱状部材２０は、元々ダミーとして形成されており、メモリセルトランジスタＭＣを構成していない。このため、本実施形態によれば、デッドスペースを有効に利用して柱状部材２０ａを配置し、ボイド２８の形成を抑制することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第３の実施形態と同様である。
【００６９】
（第６の実施形態）
次に、第６の実施形態について説明する。
図１８は、本実施形態に係る半導体記憶装置を示す平面図である。
【００７０】
図１８に示すように、本実施形態に係る半導体記憶装置６においては、Ｘ方向において、柱状部材２０ａが設けられていない領域Ｒｂの長さは、柱状部材２０ａが設けられいる領域Ｒａの長さよりも短い。これによっても、前述の第３の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第３の実施形態と同様である。
【００７１】
（第７の実施形態）
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る半導体記憶装置を示す平面図である。
【００７２】
図１９に示すように、本実施形態に係る半導体記憶装置７においては、柱状部材２０ｂは直線Ｌ１に沿って６本配列されており、柱状部材２０ｃも直線Ｌ１に沿って６本配列されている。
【００７３】
本実施形態によれば、１つの積層体１５において、絶縁部材１９の両側に各６列の柱状部材２０ｂ及び２０ｃが配置されているため、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、メモリセルトランジスタＭＣの集積度が高い。その反面、本実施形態においては、積層体１５のＹ方向中央部がスリット５７からより遠くなり、また、Ｙ方向中央部とスリット５７との間に介在する柱状部材２０が多くなるため、電極膜１３の材料がより到達しにくくなる。この結果、ボイド２８がより一層形成されやすくなる。このため、積層体１５のＹ方向中央部に柱状部材２０ａを設けることによる効果が大きい。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００７４】
以上説明した実施形態によれば、電極膜の抵抗が低い半導体記憶装置を実現することができる。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７６】
１〜７：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：シリコン酸化膜、１２：シリコン酸化膜、１３：電極膜、１５：積層体、１７：ソース電極板、１８：絶縁板、１９：絶縁部材、２０、２０ａ、２０ｂ、２０ｃ：柱状部材、２１：ソース線、２２：ビット線、２３：プラグ、２４：プラグ、２８：ボイド、２９：コア部材、３０：シリコンピラー、３１：トンネル絶縁膜、３１ａ：シリコン酸化層、３１ｂ：シリコン窒化層、３１ｃ：シリコン酸化層、３２：電荷蓄積膜、３３：シリコン酸化層、３４：アルミニウム酸化層、３５：ブロック絶縁膜、３６：メモリ膜、３８：本体部、３９：バリアメタル層、４０：支持部材、４１：コンタクト、５１：シリコン窒化膜、５３：溝、５５：メモリホール、５７：スリット、５９：スペース、１０１、１０２：半導体記憶装置、Ｄａ、Ｄｂ、Ｄｃ：最大直径、Ｌ１、Ｌ２：直線、Ｌａ：格子、Ｌｐ：格子点、ＭＣ：メモリセルトランジスタ、Ｐａ、Ｐｂ、Ｐｃ：配列周期、Ｒａ、Ｒｂ：領域、Ｒｍ：メモリセル領域、Ｒｓ：階段領域、ＳＧＤ：上部選択ゲート線、ＳＧＳ：下部選択ゲート線、ＳＴＤ：上部選択ゲートトランジスタ、ＳＴＳ：下部選択ゲートトランジスタ、Ｔ：テラス、ＷＬ：ワード線、ｄａ、ｄｂ：距離
【図１】
2018078160.tif 000003
【図２】
2018078160.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2018078160.tif 000015
【図１４】
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【図１５】
2018078160.tif 000017
【図１６】
2018078160.tif 000018
【図１７】
2018078160.tif 000019
【図１８】
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【図１９】
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