(57)【要約】【課題】アナログ電圧信号を生成する多数の回路のアナログテストを自らのガンマ階調電圧の生成機能を用いて行うことができる表示制御デバイスを提供する。【解決手段】電圧生成回路は入力データに応じて所要のアナログ電圧信号を生成するディジタル・アナログコンバータとして機能させることができ、選択スイッチ回路によって比較回路の参照電圧信号を任意に選べる。比較回路による比較結果が期待値に反すか否かを処理回路で判別することにより、バッファアンプ等に対するアナログセルフテストを行うことができる。電圧選択スイッチを用いればバッファアンプだけでなく、表示制御デバイス内でアナログ電圧を出力する回路のセルフテストも可能になる。表示制御デバイス１に対するアナログテストにアナログテスタを必要としない。【選択図】図１
2018004887.tif 000002
【特許請求の範囲】
【請求項１】
表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行い、表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイスであって、
ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路と、
前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のバッファアンプを有するドライバと、
前記複数のバッファアンプの出力から任意の出力を選択する出力選択スイッチ回路と、
夫々の前記バッファアンプの出力と前記出力選択スイッチ回路で選択された出力信号とを比較する比較回路と、
前記比較回路の比較結果を処理する処理回路と、
制御回路と、を有し、
前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記出力選択スイッチ回路から出力する駆動電圧信号を切り替えながら、前記出力選択スイッチ回路による出力の選択切り替え毎に前記比較回路で得られる比較結果を前記処理回路に処理させるバッファアンプのテストモードを持つ、表示制御デバイス。
【請求項２】
請求項１において、所要の判別電圧を選択する電圧選択スイッチを有し、
前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記比較回路で得られる比較結果を前記処理回路に処理させる判別電圧のテストモードを持つ、表示制御デバイス。
【請求項３】
請求項１において、前記比較回路の比較結果をラッチするラッチ回路を有し、
前記制御回路は前記ラッチ回路のラッチタイミングを待って前記処理回路に比較結果の処理を開始させる、表示制御デバイス。
【請求項４】
請求項１において、複数の前記バッファアンプの出力を入力して順次選択して出力するマルチプレクサを更に有し、
前記比較回路は前記マルチプレクサの順次選択された出力と前記出力選択スイッチ回路から出力された出力信号とを比較する、表示制御デバイス。
【請求項５】
請求項１において、前記比較回路の複数ビットの比較結果をデコードする比較結果デコーダを更に有し、
前記処理回路は前記比較結果デコーダの出力を用いて前記比較回路の比較結果を処理する、表示制御デバイス。
【請求項６】
請求項１において、前記比較回路の複数ビットの比較結果をシリアルデータに変換するパラレル・シリアル変換回路を更に有し、
前記処理回路はパラレル・シリアル変換回路の出力を用いて前記比較回路の比較結果を処理する、表示制御デバイス。
【請求項７】
請求項１において、前記電圧生成回路は、複数の電圧を生成する第１分圧回路と、制御データをデコードして分圧回路の複数の出力から一つを選択して出力する複数個の選択デコーダと、複数個の前記選択デコーダの出力とその補間値によってガンマ特性に応じた複数ビットの階調電圧を形成する第２分圧回路と、前記第２分圧回路から出力される階調電圧を前記入力データが示す階調に応じて選択して複数ビットの駆動電圧信号を出力する電圧選択回路と、夫々の前記選択デコーダに供給する制御データを記憶する記憶回路と、を含む表示制御デバイス。
【請求項８】
請求項７において、前記比較回路の比較結果に対する前記処理回路の処理に応じて前記記憶回路が記憶する制御データの誤差を演算する演算回路を更に有し、
前記制御回路は、バッファアンプのテストモードにおいて前記演算回路で演算された誤差に基づいて前記記憶回路の制御データを書き換える、表示制御デバイス。
【請求項９】
請求項１において、前記バッファアンプと前記比較回路の電源の極性を同期的に切り替える電源切り替え回路を更に有する、表示制御デバイス。
【請求項１０】
請求項１において、前記バッファアンプのテストモードにおいて前記処理回路は前記比較回路の比較結果に基づいて複数の前記バッファアンプの全てが正常か否かを処理結果として生成する、表示制御デバイス。
【請求項１１】
請求項１０において、前記複数のバッファアンプの全てが正常か否かの処理結果を出力する１ビットのテスト出力端子を有する、表示制御デバイス。
【請求項１２】
請求項１において、表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行うゲート制御ドライバと、
表示ライン単位で複数ビットの表示データをラッチし、ラッチした表示データを前記電圧生成回路に与えるラインラッチ回路と、を有する表示制御デバイス。
【請求項１３】
表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行い、表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイスであって、
ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路と、
前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のアンプを有するドライバと、
前記アンプを選択的にバッファアンプとする帰還経路を形成する第１スイッチと、前記アンプを選択的にコンパレータとする参照信号の入力経路を形成する第２スイッチと、複数の前記アンプの出力から任意の出力を選択する第３スイッチと、前記第２スイッチと同相でスイッチ制御されてアンプの出力を選択する第４スイッチとを有する選択スイッチ回路と、
前記第４スイッチから供給される比較結果を処理する処理回路と、
制御回路と、を有し、
前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させるバッファアンプのテストモードを持つ、表示制御デバイス。
【請求項１４】
請求項１３において、所要の判別電圧を選択する電圧選択スイッチを有し、
前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させる判別電圧のテストモードを持つ、表示制御デバイス。
【請求項１５】
表示パネルと、
前記表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行い、表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイスと、を有する表示パネルモジュールであって、
前記表示制御デバイスは、ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路と、
前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のバッファアンプを有するドライバと、
複数の前記バッファアンプの出力から任意の出力を選択する出力選択スイッチ回路と、
夫々の前記バッファアンプの出力と前記出力選択スイッチ回路で選択された出力信号とを比較する比較回路と、
前記比較回路の比較結果を処理する処理回路と、
制御回路と、を有し、
前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記出力選択スイッチ回路から出力する駆動電圧信号を切り替えながら、前記出力選択スイッチ回路による出力切り替え毎に前記比較回路で得られる比較結果を前記処理回路に処理させるバッファアンプのテストモードを持つ、表示パネルモジュール。
【請求項１６】
表示パネルと、
表示タイミングに同期して表示ライン単位で前記表示パネルのゲート線制御を行い、前記表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイスと、を有する表示パネルモジュールであって、
前記表示制御デバイスは、ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路と、
前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のアンプを有するドライバと、
前記アンプを選択的にバッファアンプとする帰還経路を形成する第１スイッチと、前記アンプを選択的にコンパレータとする参照信号の入力経路を形成する第２スイッチと、複数の前記アンプの出力から任意の出力を選択する第３スイッチと、前記第２スイッチと同相でスイッチ制御されて前記アンプの出力を選択する第４スイッチとを有する選択スイッチ回路と、
前記第４スイッチから供給される比較結果を処理する処理回路と、
制御回路と、を有し、
前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させるバッファアンプのテストモードを持つ、表示パネルユニットモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガンマ補正された駆動電圧信号を表示パネルに出力する表示制御デバイスに関し、特に、駆動電圧信号等のアナログ電圧信号を出力する回路のテスト技術に関し、例えば表示パネルに表示制御デバイスが搭載された表示パネルモジュールに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路デバイスにおいてアナログ電圧信号を出力する回路をテストする場合には、テスト対象のアナログ電圧信号が現れるパッドにアナログテスタのプローブピンを接触させた状態でテスト対象デバイスを動作させる。アナログテスタはプローブピンから入力した信号をアナログ的に解析して正常／異常の判別などを行う。特許文献１には複数の階調電圧を切り替えて液晶表示パネルに出力する液晶ドライバにおいて、出力端子毎に階調電圧を出力するためのＤＡＣ（ディジタル・アナログ・コンバータ）を高精度にテストするアナログテスタを用いたテスト方法について開示される。特許文献２には液晶表示装置に搭載されたガンマ補正機能を備えたソースドライバについて記載がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１７３９８号公報
【特許文献２】特開２０１６−７１３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は表示制御デバイスで生成されるアナログ電圧信号を生成するアンプなどの回路のテスト機能について検討した。例えば、ガンマ補正されたガンマ階調電圧を切り替えて表示パネルにソース線単位で駆動電圧信号を出力するアンプの機能をテストする場合に従来の如くアナログテスタのプローブピンを多数のソース駆動端子に接触させて行おうとすると以下の問題のあることが明らかにされた。第１に、表示パネルの高解像度化に伴ってソース線本数が増えるため、テスト時に必要なプローブピンの本数も増加して、高機能なアナログテスタが必要になる。ディジタルテスタだけでは当然対応することができない。第２に、ソース線及びソース駆動端子の狭ピッチが進む中でテスト時に必要なプローブピンの本数も増加すると、多数のプローブピンを接触させるエリアをソース駆動端子の近傍に十分に確保し難くなり、プローブピンを用いたテストそれ自体が難しくなってくる。
【０００５】
本発明の目的は、アナログ電圧信号を生成する多数の回路のアナログテストを自らのガンマ階調電圧の生成機能を流用して行うことができる表示制御デバイスを提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
【０００８】
〔１〕＜バッファアンプのテストモード＞
表示タイミングに同期して表示ライン単位で表示パネル（２）のゲート線制御を行い、表示パネルのソース線に接続する駆動端子（Ｓ０〜Ｓｎ）を表示ライン単位で並列的に駆動する表示制御デバイス（１）は、ガンマ補正された階調電圧（ＶＰ０〜ＶＰ２５５）を入力データ（Ｐ０〜Ｐｘ）に応じて選択することで複数ビットの駆動電圧信号（Ｖ０〜Ｖｎ）を生成する電圧生成回路（１３）と、前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のバッファアンプ（ＢＡｍｐ）を有するドライバ（１４）と、前記複数のバッファアンプの出力から任意の出力を選択する出力選択スイッチ回路（１５）と、夫々の前記バッファアンプの出力と前記出力選択スイッチ回路で選択された出力信号とを比較する比較回路（１６）と、前記比較回路の比較結果を処理する処理回路（１７）と、制御回路（１０）と、を有する。前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号（Ｖ０〜Ｖｎ）に対して前記出力選択スイッチ回路から出力する駆動電圧信号を切り替えながら、前記出力選択スイッチ回路による出力切り替え毎に前記比較回路で得られる比較結果を前記処理回路に処理させるバッファアンプのテストモードを持つ。
【０００９】
これによれば、バッファアンプのテストモードにおいて例えば入力データに従って電圧生成回路で段階的に電圧値が異なる複数ビットの駆動電圧信号を生成すれば、前記出力選択スイッチ回路による出力切り替え毎に前記比較回路で得られる比較結果は切り替え位置若しくは切り替え出力電圧を境に比較結果の正負が反転することになる。電圧生成回路で生成する駆動電圧信号を増幅するバッファアンプに異常があれば比較回路で得られる比較結果は期待値に反する結果となり、処理回路は比較結果がそのような期待値に反するか否かを判別したりすることによってバッファアンプのテスト結果を得ることが可能になる。
【００１０】
〔２〕＜他の内部回路のテストモード＞
項１において、表示制御デバイスは所要の判別電圧（３４）を選択する電圧選択スイッチ（ＳＷｍ）を有する。前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記比較回路で得られる比較結果を前記処理回路に処理させる判別電圧のテストモードを持つ。
【００１１】
これによれば、バッファアンプのセルフテストだけでなく、表示制御デバイス内でアナログ電圧を出力する回路のセルフテストも可能になる。
【００１２】
〔３〕＜ラッチ回路＞
項１において、前記比較回路の比較結果をラッチするラッチ回路（５０）を有し、前記制御回路は前記ラッチ回路のラッチタイミングを待って前記処理回路に比較結果の処理を開始させる。
【００１３】
これによれば、比較回路による比較結果の判定処理タイミングを容易に規定することができる。
【００１４】
〔４〕＜複数のバッファアンプの出力をマルチプレクスして比較回路に入力＞
項１において、複数の前記バッファアンプの出力を入力して順次選択して出力するマルチプレクサ（５１）を更に有する。前記比較回路は前記マルチプレクサの順次選択された出力と前記出力選択スイッチ回路から出力された出力信号とを比較する。
【００１５】
これによれば、比較回路が備えるべきコンパレータの数を減らすことができる。
【００１６】
〔５〕＜比較回路の比較結果をデコードして処理回路に与える＞
項１において、前記比較回路の複数ビットの比較結果をデコードする比較結果デコーダ（５３）を更に有する。前記処理回路は前記比較結果デコーダの出力を用いて前記比較回路の比較結果を処理する。
【００１７】
これによれば、処理回路はデコード結果のエンコード機能を備えなければならないが、比較結果を処理回路に渡すための信号線本数を少なくすることができる。
【００１８】
〔６〕＜比較回路の比較結果のパラレル・シリアル変換＞
項１において、前記比較回路の複数ビットの比較結果をシリアルデータに変換するパラレル・シリアル変換回路（５５）を更に有する。前記処理回路はパラレル・シリアル変換回路の出力を用いて前記比較回路の比較結果を処理する。
【００１９】
これによれば、処理回路はシリアル・パラレル変換機能が必要になるが、比較結果を処理回路に渡すための信号線本数を少なくすることができる。
【００２０】
〔７〕＜電圧生成回路＞
項１において、前記電圧生成回路は、複数の電圧を生成する第１分圧回路（４０）と、制御データをデコードして分圧回路の複数の出力から一つを選択して出力する複数個の選択デコーダ（４１，４２）と、複数個の前記選択デコーダの出力とその補間値によってガンマ特性に応じた複数ビットの階調電圧（ＶＰ０〜ＶＰ２５５）を形成する第２分圧回路（４４）と、前記第２分圧回路から出力される階調電圧を前記入力データ（Ｐ０〜Ｐｘ）が示す階調に応じて選択して複数ビットの駆動電圧信号（Ｖ０〜Ｖｎ）を出力する電圧選択回路（４５）と、夫々の前記選択デコーダに供給する制御データを記憶する記憶回路（４６）と、を含む。
【００２１】
これによれば、階調電圧の生成に多数のアナログディジタルコンバータを並列させることを要さず、比較的回路規模を縮小して複数ビットの階調電圧を生成することができる。
【００２２】
〔８〕＜ガンマ補正値の調整＞
項７において、前記比較回路の比較結果に対する前記処理回路の処理に応じて前記記憶回路が記憶する制御データの誤差を演算する演算回路（５７）を更に有する。前記制御回路は、バッファアンプのテストモードにおいて前記演算回路で演算された誤差に基づいて前記記憶回路の制御データを書き換える。
【００２３】
これによれば、バッファアンプのテストモードにおいて例えば一部のバッファアンプの出力不足を記憶回路の制御データを部分的に書き換えて対処することを可能にする。
【００２４】
〔９〕＜電源の極性切り替え＞
項１において、前記バッファアンプと前記比較回路の電源の極性を同期的に切り替える電源切り替え回路（５６）を更に有する。
【００２５】
これによれば、液晶パネルに対して極性反転駆動を行う場合にもそのバッファアンプのテストモードを対応させることができる。
【００２６】
〔１０〕＜処理回路による全バッファアンプに対するフェイル／パスの判定＞
項１において、前記バッファアンプのテストモードにおいて前記処理回路は前記比較回路の比較結果に基づいて複数の前記バッファアンプの全てが正常か否かを処理結果（３１）として生成する。
【００２７】
これによれば、ディジタルテスタを用いてバッファアンプテストモード等によるテストを行うときテスタの負担を著しく軽減することができる。駆動端子（Ｓ０〜Ｓｎ）が何ビットあってもテスト結果を受けるディジタルテスタのプローブピンは１ピンあれば足りる。
【００２８】
〔１１〕＜１ビットのテスト出力端子＞
項１０において、前記複数のバッファアンプの全てが正常か否かの処理結果を出力する１ビットのテスト出力端子（３２）を有する。
【００２９】
これによれば、バッファアンプのテストモード等によるテスト結果をテスタに出力する外部端子のピン数を最低限にすることができる。
【００３０】
〔１２〕＜ゲート制御ドライバ、ラインラッチ回路＞
項１において、表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行うゲート制御ドライバ（１８）と、表示ライン単位で複数ビットの表示データをラッチし、ラッチした表示データを前記電圧生成回路に与えるラインラッチ回路（１２）と、を有する。
【００３１】
〔１３〕＜バッファアンプとコンパレータに兼用可能なアンプのテストモード＞
表示タイミングに同期して表示ライン単位で表示パネル（２）のゲート線制御を行い、表示パネルのソース線に接続する駆動端子（Ｓ０〜Ｓｎ）を表示ライン単位で並列的に駆動する表示制御デバイス（１Ａ）は、ガンマ補正された階調電圧（ＶＰ０〜ＶＰ２５５）を入力データ（（Ｐ０〜Ｐｘ）に応じて選択することで複数ビットの駆動電圧信号（Ｖ０〜Ｖｎ）を生成する電圧生成回路（１３）と、前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のアンプ（Ａｍｐ）を有するドライバ（７０）と、選択スイッチ回路（６０）と、第４スイッチから供給される比較結果を処理する処理回路（１７Ａ）と、制御回路（１０Ａ）と、を有する。選択スイッチ回路は、前記アンプを選択的にバッファアンプとする帰還経路を形成する第１スイッチ（６１）、前記アンプを選択的にコンパレータとする参照信号の入力経路を形成する第２スイッチ（６２）、複数の前記アンプの出力から任意の出力を選択する第３スイッチ（ＳＷ０〜ＳＷｎ）、及び前記第２スイッチと同相でスイッチ制御されてアンプの出力を選択する第４スイッチ（６４）を有する。前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させるバッファアンプのテストモードを持つ。
【００３２】
これによれば、複数のアンプをバッファアンプとコンパレータに兼用するからバッファアンプとコンパレータを別々に持つことを要せず、テストモードを実現するための回路規模の縮小に寄与する。バッファアンプのセルフテスト機能については項1と同様の作用効果を奏する。但し、偶数番目のアンプの出力と奇数番目のアンプの出力とに分けてテストを行わなければならないから項１に比べてテスト時間は大凡倍増する。
【００３３】
〔１４〕＜他の内部回路のテストモード＞
項１３において、所要の判別電圧（３４）を選択する電圧選択スイッチ（ＳＷｍ）を有する。前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記電圧選択スイッチから出力した判別電圧と夫々の前記バッファアンプの出力とに対して前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させる判別電圧のテストモードを持つ。
【００３４】
これによれば、バッファアンプのセルフテストだけでなく、表示制御デバイス内でアナログ電圧を出力する回路のセルフテストも可能になる。
【００３５】
〔１５〕＜バッファアンプのテストモード＞
表示パネルモジュールは、表示パネル（２）と、前記表示タイミングに同期して表示ライン単位で表示パネルのゲート線制御を行い、表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイス（１）と、を有する。前記表示制御デバイスは、ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路（１３）と、前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のバッファアンプ（ＢＡｍｐ）を有するドライバ（１４）と、複数の前記バッファアンプの出力から任意の出力を選択する出力選択スイッチ回路（１５）と、夫々の前記バッファアンプの出力と前記出力選択スイッチ回路で選択された出力信号とを比較する比較回路（１６）と、前記比較回路の比較結果を処理する処理回路（１７）と、制御回路（１０）と、を有する。前記制御回路は、複数の前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記出力選択スイッチ回路から出力する駆動電圧信号を切り替えながら、前記出力選択スイッチ回路による出力切り替え毎に前記比較回路で得られる比較結果を前記処理回路に処理させるバッファアンプのテストモードを持つ。
【００３６】
これによれば項１と同様の作用効果を奏する。
【００３７】
〔１６〕＜バッファアンプとコンパレータに兼用可能なアンプのテストモード＞
表示パネルモジュールは、表示パネル（２）と、表示タイミングに同期して表示ライン単位で前記表示パネルのゲート線制御を行い、前記表示パネルのソース線に接続する駆動端子を表示ライン単位で並列的に駆動する表示制御デバイス（１Ａ）と、を有する。前記表示制御デバイスは、ガンマ補正された階調電圧を入力データに応じて選択することで複数ビットの駆動電圧信号を生成する電圧生成回路（１３）と、前記電圧生成回路で生成された複数ビットの駆動電圧信号を増幅して前記駆動端子から並列的に出力する複数のアンプを有するドライバ（７０）と、選択スイッチ回路（６０）と、第４スイッチから供給される比較結果を処理する処理回路（１７Ａ）と、制御回路（１０Ａ）と、を有する。前記選択スイッチ回路は、前記アンプを選択的にバッファアンプとする帰還経路を形成する第１スイッチ（６１）と、前記アンプを選択的にコンパレータとする参照信号の入力経路を形成する第２スイッチ（６２）と、複数の前記アンプの出力から任意の出力を選択する第３スイッチ（ＳＷ０〜ＳＷｎ）と、前記第２スイッチと同相でスイッチ制御されて前記アンプの出力を選択する第４スイッチ（６４）とを有する。前記制御回路は、偶数番目の前記アンプをバッファアンプとし奇数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させ、更に、奇数番目の前記アンプをバッファアンプとし偶数番目の前記アンプをコンパレータとして、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチから出力する駆動電圧信号を順次切り替えながら、前記第３スイッチによる出力切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ経由で前記処理回路に処理させるバッファアンプのテストモードを持つ。
【００３８】
これによれば項１３と同様の作用効果を奏する。
【発明の効果】
【００３９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４０】
すなわち、アナログ電圧信号を生成する多数の回路のアナログテストを自らのガンマ階調電圧の生成機能を流用して行うことができる。
【図面の簡単な説明】
【００４１】
【図１】図１は本発明の一実施の形態に係る表示制御デバイスを例示するブロック図である。
【図２】図２は図１においてバッファアンプ、出力選択スイッチ回路及びコンパレータをアナログセルフテストに用いるための構成を例示する論理回路図である。
【図３】図３は電圧生成回路の一例を示す論理回路図である。
【図４】図４はバッファアンプのテストモードにおける制御シーケンスを例示するフローチャートである。
【図５】図５はバッファアンプの出力電圧とコンパレータの参照入力電圧の関係に着目した動作説明図である。
【図６】図６は図２に対してコンパレータの出力を受けるラッチ回路を追加してアナログセルフテストのための構成を例示する論理回路図である。
【図７】図７は図２に対してコンパレータの入力にバッファアンプの出力を選択するマルチプレクサを追加してアナログセルフテストのための構成を例示する論理回路図である。
【図８】図８は図２に対してコンパレータの出力をデコードして処理回路に与えるデコーダを追加してアナログセルフテストのための構成を例示する論理回路図である。
【図９】図９は図２に対してコンパレータの系列出力をシリアル出力に変換するパラレル・シリアル変換回路を追加してアナログセルフテストのための構成を例示する論理回路図である。
【図１０】図１０は図２に対してバッファアンプの出力を受けるコンパレータの入力に入力抵抗を追加してアナログセルフテストのための構成を例示する論理回路図である。
【図１１】図１１は図２に対して極性反転駆動に対応するための電源切り替え回路を追加してアナログセルフテストのための構成を例示する論理回路図である。
【図１２】図１２は図２に対してガンマ補正値を調整するための演算回路を追加してアナログセルフテストのための構成を例示する論理回路図である。
【図１３】図１３は本発明の更に別の実施の形態としてアナログセルフテストのために必要なバッファアンプとコンパレータの数を減らした表示制御デバイスを例示するブロック図である。
【図１４】図１４は図１３において複数のアンプを半分づつ交互にバッファアンプとコンパレータに切り替えてアナログセルフテストを行う回路構成を例示する論理回路図である。
【図１５】図１５はバッファアンプのテストモードにおける制御シーケンスの別の例を示すフローチャートである。
【発明を実施するための形態】
【００４２】
図１は本発明の一実施の形態に係る表示制御デバイスが例示される。表示制御デバイス１は液晶表示パネルに代表される表示パネル２のガラス基板に実装されて表示パネルモジュールを構成する。表示パネルモジュールはタブレット端末やスマートフォンなどの電子機器に搭載される。表示制御デバイス１はアプリケーションプロセッサなどのホスト装置３に接続され、アプリケーションプログラムを実行するホスト装置３から表示データや表示コマンドを受け取って表示パネル２に画像を表示するための表示駆動制御を行う。表示パネル２には選択トランジスタと電荷蓄積容量が直列された液晶表示素子に代表される複数個の表示素子がＸ，Ｙ方向にマトリクス配置され、Ｘ方向単位で表示素子中の選択トランジスタの選択端子には対応するゲート線が接続され、表示素子中の選択トランジスタのデータ入力端子にはＹ方向単位で対応するソース線が接続され、表示素子の電荷蓄積容量表示素子の基準端子には共通電位Ｖｃｏｍが与えられる。ゲート線を共通に並列された表示素子の並列ラインを表示ラインと称する。
【００４３】
表示制御デバイス１は、制御インタフェース回路２０、画像データインタフェース２２、電源回路２３、制御回路１０、バッファメモリ１１、ラインラッチ回路１２、電圧生成回路１３、ドライバ１４、出力選択スイッチ回路１５、比較回路１６、処理回路１７及びゲート制御ドライバ１８を有する。
【００４４】
制御インタフェース回路２０はホスト装置３から表示コマンドやその他の制御データを受け、また、制御回路１０がホスト装置３に返す応答やステータス情報を出力する。画像データインタフェース２２はホスト装置から供給される画像データを所定のバスインタフェース仕様又は高速シリアルインタフェース仕様に従って入力する。
【００４５】
制御インタフェース回路２０及び画像データインタフェース２２は外部からの入出力電源ＩＯＶｃｃを動作電源電圧する。電源回路２３は、外部からのロジック用電源電圧Ｖｃｃ及びアナログ用電源電圧Ｖａａを入力してディジタル回路とアナログ回路の内部電源電圧を生成する。ＶＳＰはアナログ回路用の正極性のアナログ電源電圧、ＶＳＮはアナログ回路用の負極性のアナログ電源電圧であり、電圧生成回路１３及びドライバ１４の動作電源とされる。ＶＧＨは表示パネルのゲート駆動用の正極性高電位電源電圧、ＶＧＬは表示パネルのゲート駆動用の負極性高電位電源電圧であり、ゲート制御ドライバ１８に供給される。Ｖｄｄはロジック回路用の内部電源電圧であり、その他のロジック回路に供給される。
【００４６】
ホスト装置３から供給された画像データは制御回路１０がバッファメモリ１１に保持させる。バッファメモリに保持された画像データ、又はホスト装置から画像データストリームとして供給された画像データは、表示ライン単位でラインラッチ回路１２にラッチされる。
【００４７】
電圧生成回路１３はガンマ補正された階調電圧として例えば２５６階調の階調電圧ＶＰ０〜ＶＰ２５５を生成し、入力データＰ０〜Ｐｘに応じて階調電圧ＶＰ０〜ＶＰ２５５を選択することで複数ビットの駆動電圧信号Ｖ０〜Ｖｎを生成する。入力データＰ０〜Ｐｘを例えば１画素が２５６階調の８ビットの画像データとすると、１表示ラインが１０２４画素なら入力データＰ０〜Ｐｘは１０２４バイトのデータとされる。入力データＰ０〜Ｐｘは画像データに限らず、後述するアナログセルフテストの場合には駆動電圧信号Ｖ０〜Ｖｎに所定の階調電圧を割り当てるためのテストデータとされる。
【００４８】
電圧生成回路１３の具体例は図３に例示されるように、複数個の直列抵抗を有する第１分圧回路４０によって複数の電圧を生成し、制御データＣ000〜Ｃ006、Ｃ010〜Ｃ016、Ｃ020〜Ｃ026、Ｃ030〜Ｃ036、Ｃ040〜Ｃ046、Ｃ050〜Ｃ056、Ｃ060〜Ｃ066、Ｃ070〜Ｃ076を夫々デコードして第１分圧回路４０の上位側の１２８種の出力から一つを選択して出力する８個の選択デコーダ４１と、同じく制御データＣ080〜Ｃ086、Ｃ090〜Ｃ096、Ｃ100〜Ｃ106、Ｃ110〜Ｃ116、Ｃ120〜Ｃ126、Ｃ130〜Ｃ136、Ｃ140〜Ｃ146を夫々デコードして第１分圧回路４０の下位側の１２８種の出力から一つを選択して出力する７個の選択デコーダ４２を有する。選択デコーダ４１，４２が選択可能な第１分圧回路４０の出力は一部で重複している。選択デコーダ４１，４２は制御データＣ000〜Ｃ146に従ってガンマ特性に則った電圧を選択することになる。選択デコーダ４１，４２の出力はプリアンプ回路４３を介して第２分圧回路４４に供給され、第２分圧回路４４では、選択デコーダ４１，４２の出力とその補間値によってガンマ特性に応じた複数ビットの階調電圧ＶＰ０〜ＶＰ２５５を形成する。第２分圧回路４４から出力される階調電圧ＶＰ０〜ＶＰ２５５は電圧選択回路４５に供給され、入力データＰ０〜Ｐｘの画素単位で階調電圧ＶＰ０〜ＶＰ２５５の中から対応する階調電圧を選択して複数ビットの駆動電圧信号Ｖ０〜Ｖｎを出力する。選択デコーダ４１，４２に供給する制御データＣ000〜Ｃ146は制御回路１０が記憶回路４６に設定する。図３に示した電圧制しえ回路１３によれば、階調電圧の生成に多数のアナログディジタルコンバータを並列させることを要さず、比較的回路規模を縮小して複数ビットの階調電圧Ｖ０〜Ｖ２５５を生成することができる。
【００４９】
ドライバ１４は電圧生成回路１３で生成された複数ビットの駆動電圧信号Ｖ０〜Ｖｎを増幅して駆動端子０〜Ｓｎから並列的に出力するｎ＋１個のバッファアンプＢＡｍｐを有する。駆動端子Ｓ０〜Ｓｎには表示パネル２のソース線が結合される。バッファアンプＢＡｍｐは例えばオペアンプを用いて構成され、図ではバッファアンプＢＡｍｐの出力端子を反転入力端子に帰還させる帰還経路の図示を省略している。
【００５０】
出力選択スイッチ回路１５、比較回路１６及び処理回路１７はアナログセルフテストのために設けられた回路であり、その詳細は図２に例示される。
【００５１】
図２に例示されるように、選択スイッチ回路１５は複数のｎ＋１個のバッファアンプＢＡｍｐの出力から任意の一つの出力を選択する選択スイッチＳＷ０〜ＳＷＳｎを有する。選択スイッチＳＷ０〜ＳＷＳｎの選択信号φ０〜φｎは制御回路１０が出力する。選択スイッチＳＷ０〜ＳＷＳｎの他端はコモン線ＣＬＮに共通接続されて比較回路１６に接続される。また、選択スイッチＳＷ０〜ＳＷＳｎのコモン線ＣＬＮには、選択信号φｍでスイッチ制御されることで所定の判別電圧３４を供給する電圧選択スイッチＳＷｍが設けられている。電圧選択スイッチＳＷｍはバッファアンプＢＡｍｐ以外からのアナログ電圧をテスト可能にするものである。
【００５２】
比較回路１６はｎ＋１個のオペアンプを利用したコンパレータＣｏｍｐを有し、夫々のコンパレータＣｏｍｐの一方に入力端子には対応するバッファアンプＢＡｍｐの出力が入力され、他方の入力端子には選択スイッチＳＷ０〜ＳＷＳｎの他端のコモンノードが接続される。これによって比較回路１６は夫々のバッファバッファアンプＢＡｍｐの出力を出力選択スイッチ回路１５で選択された出力信号と比較する。その比較結果Ｄ０〜Ｄｎは処理回路１７に供給される。比較結果Ｄ０〜Ｄｎは対応するバッファアンプＢＡｍｐの出力の電圧が出力選択スイッチ回路１５で選択された出力信号の電圧よりも高いか又は低いかに応じた論理値１又は０の値を採ることになる。処理回路１７は例えばそのような性質の比較結果Ｄ０〜Ｄｎが期待通りか否かを判別する。判別結果は判別結果信号３１としてテスト出力端子３２から出力する。判別結果信号３１は期待通りであれば論理値１、それ以外であれば論理値０の１ビットのフェイル／パス信号とすることができる。図示を省略するディジタルテスタはプローブピン３３をテスト出力端子３２に接触させてそれの判別結果信号３１を取得することができる。
【００５３】
制御回路１０はホスト装置３からの表示コマンドを入力したときは表示タイミングに従って表示ライン単位でゲート線を駆動制御するための内部制御と、ゲート線の駆動期間毎にソース線に表示データに応じた駆動電圧信号を出力端子Ｓ０〜Ｓｎから並列に出力するための内部制御を行う。
【００５４】
制御回路１０は図示を省略するディジタルテスタからテストコマンドやテスト制御データなどのテスト情報３０が制御信号インタフェース２０を経由して与えられることによって表示制御デバイス１の内部のテスト動作を制御する。制御回路１０はアナログ回路系のテストモードとしてバッファアンプにテストモードと、判別電圧のテストモードを持つ。
【００５５】
テスト情報３０によってバッファアンプのテストモードが指定されると、制御回路１０は、複数の前記バッファアンプＢＡｍｐが出力する複数ビットの駆動電圧信号Ｖ０〜Ｖｎに対して出力選択スイッチ回路１５で選択する駆動電圧信号を切り替えながら、前記出力選択スイッチ回路１５の選択切り替え毎に比較回路１６で得られる比較結果を処理回路１７に処理させるテスト動作を制御する。
【００５６】
図４にはバッファアンプのテストモードにおける制御シーケンスが例示される。バッファアンプのテストモードが指定されると、制御回路１０は先ずガンマ階調電圧を設定する（Ｓ１）。即ち、ガンマ特性に則った階調電圧ＶＰ０〜ＶＰ２５５を形成するための制御データＣ000〜Ｃ146を記憶回路４６にセットする。次にラインラッチ回路１２にテスト用のデータＰ０〜Ｐｘを設定し（Ｓ２）、カウンタパラメータＣｏｕｎｔに初期値をセットする（Ｓ３）。カウンタパラメータＣｏｕｎｔは制御回路１０内でワーク領域を利用してカウンタを構成するパラメータである。ここで一例とするテストモードでは図５に例示されるように、テスト用のデータＰ０〜Ｐｘに従って電圧生成回路１３で段階的に電圧値が異なる複数ビットの駆動電圧信号Ｖ０〜Ｖｎを生成するものとすると、出力選択スイッチ回路１５の順次選択切り替え毎に比較回路１６で得られる比較結果の論理値１／０が切り替え位置を境に反転することになる。電圧生成回路１３で生成する駆動電圧信号を増幅するバッファアンプＢＡｍｐなどに異常があれば比較回路１６で得られる比較結果は期待値に反する結果となる。例えば図５に示されるように電圧生成回路１３で段階的に電圧値が異なるように生成したはずの複数ビットの駆動電圧信号Ｖ０〜Ｖｎが途中で２点鎖線で示すように変動していたとすると、参照電圧の選択位置ｔｉではその後段でも比較結果が期待値から外れて論理値０になり、また、参照電圧の選択位置ｔｊでもその後段で比較結果が期待値から外れて論理値０になるという事象を生ずることになる。比較結果がそのような期待値に反するか結果を生じているか否かを判別したりすることによってバッファアンプＢＡｍｐ等をテストすることが可能になる。従って、図４のシーケンスでは、選択スイッチＳＷ０〜ＳＷｎの中からカウンタパラメータＣｏｕｎｔで示される番号の選択スイッチがオンにされ（Ｓ４）、これによって選択された一つの駆動電圧信号を参照信号として全ての駆動信号Ｖ０〜Ｖｎと比較回路１６で比較する（Ｓ５）。比較結果は処理回路１７で例えばエンコードされ（Ｓ６）、論理値１／０の変化地点の情報が保持される（Ｓ７）。ステップＳ５の比較後にカウンタパラメータＣｏｕｎｔの値が最終値Ｎ（＝ｎ＋１）であるかの判別が行われ（Ｓ８）、最終価でなければ、カウンタパラメータＣｏｕｎｔを＋１インクリメントして上記ステップを繰り返す。最終値Ｎに達し場合には、それまでに蓄積した論理値１／０の変化地点が順次規則的に遷移していれば正常（パス）、乱れていれば異常（フェイル）として、判別結果信号３１を出力する（Ｓ１０）。
【００５７】
具体的なテスト方法は上記に限定されず、テスト用のデータＰ０〜Ｐｘの設定次第で種々の変形が可能である。例えば、出力選択スイッチ回路１５によるスイッチ選択を順次切り替えずに、図１５に例示されるように、出力選択スイッチ回路１５の特定のスイッチＳＷｉをオンに固定として（Ｓ４Ａ）、該当スイッチＳＷｉのバッファアンプＢＡｍｐの出力電圧を比較動作毎にＶＰ０〜ＶＰ２５５（又はＶ０〜Ｖｎ）に１ステップ毎に変化させたりして（Ｓ９，Ｓ１１）、比較回路１６の結果と処理回路１７を用いてアナログテストを行うことも可能である。また、テスト対象もバッファアンプＢＡｍｐのアナログ出力に対するテストに限らず、電圧選択スイッチＳＷｍを介して供給される判別電圧３４を夫々のバッファアンプＢＡｍｐの段階的に変化する駆動電圧信号Ｖ０〜Ｖｎと比較して、判別電圧３４の電圧範囲などをテストするようにしてもよい。
【００５８】
以上説明した表示制御デバイス１によれば、電圧生成回路１３はデータＰ０〜Ｐｘに応じて所要のアナログ電圧信号を生成するディジタル・アナログコンバータとして機能させることができ、選択スイッチ回路１５によって比較回路１６の参照電圧信号を任意に選べるから、比較回路１６による比較結果が期待値に反すか否かを処理回路１７で判別することにより、バッファアンプＢＡｍｐ等に対するセルフテストを行うことができる。電圧選択スイッチＳＷｍを用いればバッファアンプＢＡｍｐのセルフテストだけでなく、表示制御デバイス１内でアナログ電圧を出力する回路のセルフテストも可能になる。従って、表示制御デバイス１に対するアナログテストにアナログテスタを必要とせず、ディジタルテスタで対応可能になる。
【００５９】
図６には図２に対してコンパレータの出力を受けるラッチ回路を追加した変形例が示される。図６では比較回路１６の比較結果をラッチするラッチ回路５０を有する。ラッチ回路５０はＤラッチで構成される。ラッチタイミングは例えば制御回路１０が生成する。制御回路１０はラッチ回路５０のラッチタイミングを待って処理回路１７に比較結果の処理を開始させる。これによれば、比較回路１７による比較結果の判定処理タイミングを容易に規定することができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６０】
図７には図２に対してコンパレータの入力にバッファアンプの出力を選択するマルチプレクサを追加した変形例が示される。図７では、複数のバッファアンプＢＡｍｐの出力を入力して順次選択して出力するマルチプレクサ５１を設け、コンパレータＣｏｍｐはマルチプレクサ５１で順次選択された出力と前記出力選択スイッチ回路１５で選択された出力信号とを比較する。ここでは２個のコンパレータＣｏｍｐを採用し、一つは比較結果Ｄ０〜Ｄｉ−１を直列的に出力し、もう一つは比較結果Ｄｉ〜Ｄｎを直列的に出力する。直列的に出力された夫々の比較結果Ｄ０〜Ｄｉ−１，Ｄｉ〜Ｄｎはシリアル・パラレル変換回路５２で並列化されて処理回路１７に供給される。図７によれば、比較回路１６が備えるべきコンパレータＣｏｍｐの数を減らすことができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６１】
図８には図２に対してコンパレータの出力をデコードして処理回路に与えるデコーダを追加した変形例が示される。図８では、比較回路１６の複数ビットの比較結果Ｄ０〜Ｄｎをデコードする比較結果デコーダ５３を設け、処理回路１７には前記比較結果デコーダの出力をエンコードして比較回路１６の比較結果を処理する。ここでは２個の比較結果デコーダ５３を採用し、一つは比較結果Ｄ０〜Ｄｉ−１をデコードし、もう一つは比較結果Ｄｉ〜Ｄｎをデコードする。これによれば、処理回路１７はデコード結果のエンコード機能を備えなければならないが、比較結果を処理回路１７に渡すための信号線本数を少なくすることができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６２】
図９には図２に対してコンパレータの系列出力をシリアル出力に変換するパラレル・シリアル変換回路を追加した変形例が示される。図９では、比較回路１６の複数ビットの比較結果Ｄ０〜Ｄｎをシリアルデータに変換するパラレル・シリアル変換回路５５を追加する。処理回路１７はパラレル・シリアル変換回路５５の出力をシリアルイン・パラレルアウトの入力レジスタで受けて処理すればよい。これによれば、処理回路１７はシリアル・パラレル変換機能が必要になるが、比較結果を処理回路１７に渡すための信号線本数を少なくすることができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６３】
図１０は図２に対してバッファアンプの出力を受けるコンパレータの入力に入力抵抗を追加した変形例が示される。ここではバッファアンプＢＡｍｐの出力に直結される各コンパレータの入力端子に入力抵抗Ｒが直列的に挿入される。これにより、バッファアンプＢＡｍｐの出力に直結される各コンパレータの入力端子に対する入力ゲート容量の保護を強化することができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６４】
図１１は図２に対して極性反転駆動に対応するための電源切り替え回路を追加した変形例が示される。ここではバッファアンプＢＡｍｐとコンパレータＣｏｍｐの電源の極性を同期的に切り替える電源切り替え回路５６を採用する。電源切り替え回路５６は負極性電源電圧ＶＳＮを選択するスイッチ５６Ａと、正極性電源電圧ＶＳＰを選択するスイッチ５６Ｂとを有し、制御回路１０が出力する電源切り替え制御信号φＶＰで相補的にスイッチ制御される。これによれば、液晶パネル２に対して極性反転駆動を行う場合にもそのバッファアンプのテストモードを対応させることができる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６５】
図１２には図２に対してガンマ補正値を調整するための演算回路を追加した変形例が示される。図１２では比較回路１６の比較結果に対する処理回路１７の処理に応じて記憶回路４６が記憶する制御データＣ000〜Ｃ146の誤差を演算する誤差演算回路５７を追加する。制御回路１０は、バッファアンプのテストモードにおいて前記誤差演算回路５７で演算された誤差に基づいて記憶回路４６の制御データＣ000〜Ｃ146を書き換える。例えば、バッファアンプＢＡｍｐのテストモードにおいて例えば一部のバッファアンプＢＡｍｐの出力不足を記憶回路４６の制御データＣ000〜Ｃ146を部分的に書き換えて対処することが可能になる。一旦フェイルを生じた表示制御デバイス１であっても所要のアナログ出力機能を実現させることが可能になる。その他の構成は図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００６６】
図１３には本発明の更に別の実施の形態に係る表示制御デバイスが例示される。同図の表示制御デバイス１Ａはアナログセルフテストのために必要なバッファアンプとコンパレータの数を減らした点が図１とは相違する。即ち、電圧生成回路１３で生成された複数ビットの駆動電圧信号Ｖ０〜Ｖｎを増幅して駆動端子Ｓ０〜Ｓｎから並列的に出力するｎ＋１個のアンプＡｍｐを有するドライバ７０、選択スイッチ回路６０、選択スイッチ回路６０から供給される比較結果を処理する処理回路１７Ａ、及び制御回路１０Ａが図１とは相違される。
【００６７】
図１４に示されるように、選択スイッチ回路６０は、夫々のアンプＡｍｐを選択的にバッファアンプとする帰還経路を形成するｎ＋１個の第１スイッチ６１、夫々のアンプＡｍｐを選択的にコンパレータとする参照信号の入力経路を形成するｎ＋１個の第２スイッチ６２、夫々のアンプＡｍｐの出力の内から任意の一つのアンプＡｍｐの出力を選択する選択スイッチＳＷ０〜ＳＷｎ（以下第３スイッチＳＷ０〜ＳＷｎとも称する）、及び前記第２スイッチと同相でスイッチ制御されてアンプＡｍｐの出力を選択するｎ＋１個第４スイッチ６４を有する。コモンラインＣＬＮには第３スイッチＳＷ０〜ＳＷｎの端子の出力と第２スイッチの入力端子が結合される。偶数番目のアンプＡｍｐにおいて、第１スイッチ６１は選択信号φｘでスイッチ制御され、第２スイッチ６２は選択信号φｘの反転信号である選択信号φｘｂでスイッチ制御され、第４スイッチ６４は選択信号φｘｂでスイッチ制御される。奇数番目のアンプＡｍｐは上記とは逆に、第１スイッチ６１が選択信号φｘｂでスイッチ制御され、第２スイッチ６２が選択信号φｘでスイッチ制御され、第４スイッチ６４が選択信号φｘでスイッチ制御される。第３スイッチＳＷ０〜ＳＷｎは図１と同じく選択信号φ０〜φｎでスイッチ制御される。
【００６８】
制御回路１０Ａが持つバッファアンプのテストモードは、バッファアンプの偶数番目の複数のアンプＡｍｐをバッファアンプとし奇数番目の複数のアンプＡｍｐをコンパレータとするとき、バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチＳＷＳ０〜ＳＷｎで選択する駆動電圧信号を順次切り替えながら、前記第３スイッチＳＷ０〜ＳＷｎの選択切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ６４経由で前記処理回路１７Ａに処理させる動作を制御する。同様に、奇数番目の前記アンプＡｍｐをバッファアンプとし偶数番目の前記アンプＡｍｐをコンパレータとするときは、前記バッファアンプが出力する複数ビットの駆動電圧信号に対して前記第３スイッチＳＷ０〜ＳＷｎで選択する駆動電圧信号を順次切り替えながら、前記第３スイッチＳＷ０〜ＳＷｎの選択切り替え毎に前記コンパレータで得られる比較結果を前記第４スイッチ６４経由で前記処理回路１７Ａに処理させる動作を制御する。
【００６９】
これによれば、複数のアンプＡｍｐをバッファアンプとコンパレータに兼用するからバッファアンプとコンパレータを別々に持つことを要せず、テストモードを実現するための回路規模を縮小することができる。バッファアンプのセルフテスト機能については項１と同様の作用効果を奏する。但し、偶数番目のアンプの出力と奇数番目のアンプの出力に対するテストを分けて行わなければならないから、図１の構成に比べてテスト時間は大凡倍増する。その他の構成は図１及び図２と同じであり同一回路要素には同じ参照符号を付してその詳細な説明を省略する。
【００７０】
図１３及び図１４で説明した表示制御デバイス１Ａに対しても、電圧選択スイッチＳＷｍで選択した判別電圧３４に係るアナログセルフテストを行うことができる。更に表示制御デバイス１Ａには図６で説明したラッチ回路５０、図７で説明したマルチプレクサ５１、図８で説明したデコーダ５３、図９で説明したパラレル・シリアル変換回路５５、図１１で説明した電源切り替え回路５６、図１２で説明した誤差演算回路５７を採用することも可能である。
【００７１】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７２】
例えば、電圧生成回路で生成する階調電圧の階調数は２５６階調に限定されず適宜変更可能である。また、駆動電圧信号Ｖ０〜Ｖｎのビット数を便宜上２５６ビットとして説明したがこれについても適宜変更可能であることは言うまでもない。ガンマ補正して複数の階調電圧を生成する回路は図３に限定されず、夫々の階調電圧毎にディジタル・アナログ変換回路を持つ回路構成を採用しても良い。制御データを用いたアナログテストの具体的な方法は上記に限定されず適宜変更可能である。表示制御デバイスは表示に連動する入力装置であるタッチパネルのスキャン制御を行うタッチパネルコントローラを内蔵してもよい。その他に、表示制御デバイスはマイクロコンピュータ等の大規模集積回路にプロセッサの一周辺回路としてオンチップしてもよい。
【符号の説明】
【００７３】
１、１Ａ  表示制御デバイス
２  表示パネル
３  ホスト装置
１０，１０Ａ  制御回路
１１  バッファメモリ
１２  ラインラッチ回路
１３  電圧生成回路
１４  ドライバ
１５  出力選択スイッチ回路
１６比較回路
１７，１７Ａ  処理回路
１８  ゲート制御ドライバ
ＶＰ０〜ＶＰ２５５  階調電圧
Ｖ０〜Ｖｎ  駆動電圧信号
Ｐ０〜Ｐｘ  入力データ
２０  制御インタフェース回路
２２  画像データインタフェース
２３  電源回路
３１  判別結果信号
３２  テスト出力端子
３３  ディジタルテスタはプローブピン
３４  判別電圧
４０  第１分圧回路
Ｃ000〜Ｃ076  制御データ
４１、４２  選択デコーダ
４３  プリアンプ回路
４４  第２分圧回路
ＢＡｍｐ  バッファアンプ
ＳＷ０〜ＳＷＳｎ  選択スイッチ（第３スイッチ）
φ０〜φｎ  選択信号
ＣＬＮ  コモン線
φｍ  選択信号
Ｃｏｍｐ  コンパレータ
Ｄ０〜Ｄｎ  比較結果
５０  ラッチ回路
５１  マルチプレクサ
５３  比較結果デコーダ
５５  パラレル・シリアル変換回路
５６  電源切り替え回路
５７  誤差演算回路
６０  選択スイッチ回路
Ａｍｐ  アンプ
６１  第１スイッチ
６２  第２スイッチ
６４  第４スイッチ
７０  ドライバ
【図１】
2018004887.tif 000003
【図２】
2018004887.tif 000004
【図３】
2018004887.tif 000005
【図４】
2018004887.tif 000006
【図５】
2018004887.tif 000007
【図６】
2018004887.tif 000008
【図７】
2018004887.tif 000009
【図８】
2018004887.tif 000010
【図９】
2018004887.tif 000011
【図１０】
2018004887.tif 000012
【図１１】
2018004887.tif 000013
【図１２】
2018004887.tif 000014
【図１３】
2018004887.tif 000015
【図１４】
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【図１５】
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