(57)【要約】      （修正有）【課題】スプリアス相殺の機能を備えた遅延ロックループを有する装置を提供する。【解決手段】ＭＤＬＬ４００は、マルチプレクサ４１０の出力及びマルチプレクサの第１の入力４６６に結合される位相遅延要素４２０を有する。参照クロックラインＲＥＦが、マルチプレクサの第２の入力４０６に結合される。セレクタ４０５が、マルチプレクサのセレクタ入力に結合される。信号ディバイダ要素４５０が、位相遅延要素の出力に結合される。可変遅延コントローラ４５５が、位相遅延回路４２０のＶＣＯＰ出力４６５及びディバイダ４５０の出力に結合される第１の入力を有する。位相検出器及びチャージポンプ要素４３０が、可変遅延コントローラ４５５の出力、セレクタ４０５及びディバイダ要素４５０の第１及び第２の出力に結合される。キャパシタ４４０が、位相検出器及びチャージポンプ要素４３０の出力と、位相遅延要素４２０のコントローラ入力とに結合される。【選択図】図４Ａ
2018082444.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
マルチプレクサ、
前記マルチプレクサの出力と前記マルチプレクサの第１の入力とに結合される位相遅延要素、
前記マルチプレクサの第２の入力に結合される参照クロックライン、
前記マルチプレクサのセレクタ入力に結合されるセレクタ、
前記位相遅延要素の出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
前記可変遅延コントローラの出力と、
前記可変要素の少なくとも１つの出力と、
に結合される、前記可変遅延コントローラ、
統合された位相検出器及びチャージポンプ要素（ＰＤＣＨＰ）であって、少なくとも、
前記可変遅延コントローラの出力と、
前記セレクタと、
前記ディバイダ要素の第１及び第２の出力と、
に結合される、前記統合されたＰＤＣＨＰ、及び
前記ＰＤＣＨＰの出力に結合されるキャパシタ、
を含み、
前記キャパシタが、前記位相遅延要素のコントローラ入力にも結合される、装置。
【請求項２】
請求項１に記載の装置であって、
前記位相遅延要素が、容量性要素の電圧により各々制御される、直列に結合される複数の位相遅延要素を含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記セレクタがセレクタメモリを更に含み、
前記セレクタメモリの第１の入力が論理高に結合され、
前記セレクタメモリのクロック入力が、信号分割されたラインに結合され、
前記セレクタメモリのクリアが選択信号ラインで搬送される信号から導出される、装置。
【請求項４】
請求項１に記載の装置であって、
前記セレクタの出力が、選択ラインの選択信号を生成するため前記可変遅延コントローラの出力と組み合わされる、装置。
【請求項５】
請求項１に記載の装置であって、
位相コンパレータ要素の少なくとも１つの出力に結合される電流源、
を更に含み、
前記電流源が前記位相検出器要素により制御され、
前記位相遅延要素の位相遅延が、電流源により生成される電流の関数である、装置。
【請求項６】
請求項５に記載の装置であって、
前記可変遅延コントローラと前記デバイスに対して位相ロック出力を選択する前記セレクタとに結合される位相ロックループモードラインを更に含む、装置。
【請求項７】
請求項１に記載の装置であって、
前記セレクタが前記参照クロックラインを選択し、それにより、前記位相遅延要素の出力信号の静的位相オフセットが低減される、装置。
【請求項８】
装置であって、
第１の入力及び第２の入力を有するマルチプレクサであって、前記第１の入力がクロック参照ラインに結合される、前記マルチプレクサ、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が、前記マルチプレクサの前記第２の入力に結合される、前記位相遅延回路、
分割された信号を前記位相遅延回路の前記出力から生成する前記位相遅延回路の前記出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
第１の分割された信号を搬送する前記信号ディバイダ要素の出力に結合される第１の入力ラインと、
前記第１の分割された信号の位相遅延された分割された信号を前記可変遅延コントローラに搬送する第２の入力ラインと、
を有する前記可変遅延コントローラ、
セレクタラインを介して前記マルチプレクサに結合されるセレクタであって、前記セレクタが、前記マルチプレクサの前記第１の入力及び前記第２の入力間で選択し、前記セレクタが、前記マルチプレクサの前記第１の入力と前記第２の入力との間の選択をするため、少なくとも、
前記位相遅延回路の前記出力と、
前記分割された信号と、
前記位相遅延された分割された信号と、
を用いる前記セレクタ、
位相コンパレータ要素であって、
（ａ）  前記可変遅延コントローラの出力と、
（ｂ）  前記クロック参照クロックラインと、
（ｃ）  前記分割された信号を搬送する前記信号ディバイダ要素の出力ラインと、
（ｄ）  前記セレクタラインと、
に結合される前記位相コンパレータ要素であって、前記位相検出器が、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される、前記位相コンパレータ要素、及び
前記位相コンパレータ要素の少なくとも１つの出力に結合される電流源であって、前記位相検出器により制御される前記電流源、
を含み、
前記位相遅延回路の位相遅延が、電流源により生成される電流の関数である、システム。
【請求項９】
請求項８に記載のシステムであって、
容量性要素を更に含み、
前記容量性要素が、
前記位相コンパレータ要素の出力と、
前記位相遅延回路の制御入力と、
に結合され、
前記位相遅延回路が、前記容量性要素の電圧により制御される、直列に結合される複数の位相遅延要素を含む、システム。
【請求項１０】
請求項８に記載の装置であって、
前記セレクタが、前記参照クロックラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、装置。
【請求項１１】
請求項８に記載の装置であって、
前記可変遅延コントローラが、
ＦＥＴスイッチの第１のセットであって、
前記位相遅延された分割された信号の反転された信号に結合される第１のＰＦＥＴスイッチ、
前記セレクタラインの反転された信号に結合される第２のＰＦＥＴスイッチ、及び
前記位相遅延回路の前記出力に結合される第３のＰＦＥＴスイッチ、
を含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記可変遅延コントローラが、
ＦＥＴスイッチの第２のセットを更に含み、
前記ＦＥＴスイッチの第２のセットが、
前記位相遅延された分割された信号の反転された信号に結合される第１のＮＦＥＴスイッチと、
前記セレクタラインの反転された信号に結合される第２のＮＦＥＴスイッチと、
前記位相遅延回路の前記出力に結合される第３のＮＦＥＴスイッチ、
を含む、装置。
【請求項１３】
請求項１２に記載の装置であって、
ＦＥＴスイッチの前記第１のセットの全てが閉じている場合、前記遅延要素の遅延が増大し、
ＦＥＴスイッチの前記第２のセットの全てが閉じている場合、前記遅延要素の前記遅延が低減する、装置。
【請求項１４】
装置であって、
第１の入力及び第２の入力を有するマルチプレクサであって、前記第１の入力がクロック参照ラインに結合される、前記マルチプレクサ、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が、前記マルチプレクサの前記第２の入力に結合される、前記位相遅延回路、
分割された信号を前記位相遅延回路の前記出力から生成する前記位相遅延回路の前記出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
第１の分割された信号を搬送する前記信号ディバイダ要素の出力に結合される第１の入力と、
前記第１の分割された信号の位相遅延された分割された信号を前記可変ディバイダ要素に搬送する第２の入力ラインと、
を有する、前記前記可変遅延コントローラ、
セレクタラインを介して前記マルチプレクサに結合されるセレクタであって、前記セレクタが、前記マルチプレクサの前記第１の入力及び前記第２の入力間で選択し、前記セレクタが前記マルチプレクサの前記入力の選択をするため、少なくとも、
前記位相遅延回路の前記出力と、
前記分割された信号と、
前記位相遅延された分割された信号と、
を用い、
前記マルチプレクサの反転されたセレクタラインが位相検出器要素に結合される前記セレクタであって、
前記位相検出器要素が、
（ａ）  前記可変遅延コントローラの出力と、
（ｂ）  前記クロック参照ラインと、
（ｃ）  前記信号ディバイダ要素の出力ラインと、
（ｄ）  前記セレクタラインと、
に結合され、  少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように信号を生成するように構成される、前記位相検出器要素、及び
位相コンパレータ要素の少なくとも１つの出力に結合される電流源であって、前記位相検出器要素により制御される前記電流源、
を含み、
前記位相遅延回路の位相遅延が、電流源により生成される電流の関数であり、
前記位相検出器要素が、
前記クロック参照ラインに結合される第１のメモリ要素の入力であって、前記第１のメモリ要素の出力が前記電流源に結合される、前記入力と、
前記可変遅延出力ラインに結合される第２のメモリ要素の入力であって、前記第２のメモリ要素の出力が前記電流源の電流シンクに結合される、前記入力と、
を更に含み、
両方のメモリ要素が前記結合されたセレクタ回路によりリセットされ得る、装置。
【請求項１５】
請求項１４に記載のシステムであって、
容量性要素を更に含み、
前記容量性要素が、
前記位相コンパレータ要素の出力と、
前記位相遅延回路の制御入力と、
に結合され、
前記位相遅延回路が、前記容量性要素の電圧により制御される、直列に結合される複数の位相遅延要素を含む、システム。
【請求項１６】
請求項１５に記載のシステムであって、
前記第１のメモリ要素及び前記第２のメモリ要素がＤフリップフロップであることを更に含む、システム。
【請求項１７】
請求項１６に記載のシステムであって、
前記第１及び第２のメモリ要素両方のリセットに結合される遅延要素を更に含む、システム。
【請求項１８】
請求項１４に記載のシステムであって、
前記位相検出器が、
位相検出器マルチプレクサ、
を更に含み、
前記位相検出器マルチプレクサの第１の入力が、反転されたセレクタラインを介して前記セレクタに結合され、
前記位相検出器マルチプレクサの第２の入力が、イネーブルラインに結合される、システム。
【請求項１９】
請求項１８に記載のシステムであって、
位相検出器ドライバを更に含み、
前記位相検出器ドライバが、前記位相検出器マルチプレクサの出力に結合され、前記位相検出器ドライバが前記電流源を駆動する、システム。
【請求項２０】
請求項１８に記載のシステムであって、
前記セレクタが前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して遅延ロックループに関し、更に具体的には、スプリアス（ｓｐｕｒ）相殺を備えた遅延ロックループに関する。
【背景技術】
【０００２】
図１は、従来技術の乗算遅延ロックループ（ＭＤＬＬ）１００を図示する。１００において、参照クロックライン１０１及びフィードバックライン１０３が、それぞれ、マルチプレクサ（ＭＵＸ）１１０の第１及び第２の入力に結合される。ＭＵＸ１１０の出力信号がセレクタライン１０５により選択される。ＭＵＸ１１０の出力ラインが、直列結合された位相遅延要素１２２、１２４、及び１２６を有する遅延回路１２０に結合される。
【０００３】
遅延回路１２０の出力がＤＬＬＯＵＴ１６０である。ＤＬＬＯＵＴ１６０は、ディバイダ回路（Ｍ分周）１５０に結合される。ディバイダ回路１５０の出力が、位相検出器／チャージポンプ１３０の第１の入力に結合される。参照クロックライン１０１は、位相検出器／チャージポンプ１３０の第２の入力にも結合される。位相検出器／チャージポンプ１３０の出力がキャパシタ１４０のカソードに結合され、キャパシタ１４０のアノードが接地に結合される。キャパシタ１４０のカソードは、遅延要素１６０の信号入力に結合される。遅延回路１６０の遅延が、キャパシタ１４０を介して測定された電圧に比例する。
【０００４】
概して、ＭＤＬＬ１００は、ディバイダ回路１５０の利用を介して参照源（即ち、参照クロックライン１０１上のクロック信号）の周波数を乗算するために用いることができる。
【０００５】
「位相ロックループ」（ＰＬＬ）回路に対するＭＤＬＬの主要な利点は、「電圧制御された発振器」に関連付けられるノイズがＭＤＬＬ１００内で統合されず、従って、生じる「二乗平均平方根」（ＲＭＳ）ジッタが一層小さいことである。
【０００６】
しかし、ＭＤＬＬ１００の欠点は、「静的位相オフセット」ジッタが典型的にＰＬＬよりも高いことである。「静的位相オフセット」は概して、参照クロックライン１０１上の入力クロック信号などの入力クロック信号の位相と、対応するＤＬＬＯＵＴ１６０の位相との間の時間における平均差と定義され得る。この静的位相オフセットジッタは、ＭＤＬＬ１００の出力において、所望とされない高調波、即ち、スプリアスとなり得る。
【０００７】
「静的位相オフセット」ジッタを低減するための種々のアプローチが従来技術において取られている。１つのアプローチは、下記文献に記載されているような、ＭＤＬＬ２００のアプローチである。
【非特許文献１】”Ａ  ＤＬＬ−Ｂａｓｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｃｌｏｃｋ  Ｍｕｌｔｉｐｌｉｅｒ  ｉｎ  ０．１８μｍ  ＣＭＯＳ  ｗｉｔｈ−７０ｄＢｃ  Ｒｅｆｅｒｅｎｃｅ  Ｓｐｕｒ“  Ｐ．Ｃ．  Ｍａｕｌｉｋ  ｅｔ  ａｌ．  ＩＥＥＥ  ＪＳＳＣ，  Ｖｏｌ．  ４２，  Ｎｏ．  １，  Ａｕｇｕｓｔ  ２００７
【０００８】
従来技術のＭＤＬＬ２００において、サンプルアンドホールド位相検出器２６０が、ＲＥＦ及びＦＢ経路間の「静的位相オフセット」を低減することを助けるためにサンプリングを用いる。
【０００９】
また、ＭＤＬＬ２００は、チャージポンプの代わりに、オートゼロトランスコンダクタンス増幅器２７０を用いる。
【００１０】
また、チャージポンプの代わりにオートゼロトランスコンダクタンス増幅器２７０の出力にループフィルタ２８０が結合される。サンプルアンドホールド 位相検出器２６０は、参照クロック及びフィードバッククロック間の非常に小さな位相誤差を測定するために用いられる。オートゼロトランスコンダクタンス増幅器２７０は、シンプルなシングルエンド増幅器における入力オフセットに起因して導入される静的位相オフセットを更に低減するために用いられる。しかし、上述の手法に関する主な欠点は、サンプルアンドホールド及びオートゼロトランスコンダクタンス増幅器回路に起因する、付加的な複雑性及び電力損失である。
【００１１】
図３は、スプリアスノイズの問題に対処しようと試みる代替の従来技術のＭＤＬＬ３００を図示する。このＭＤＬＬ３００は、Ａｌｉらの米国特許出願公開番号２０１１／０１０９３５６Ａｌ「乗算遅延ロックループのためのアパーチャ生成回路」で述べられている。ＭＤＬＬ３００は、位相インターポレータを用いて参照スプリアスジッタを低減するため選択信号アパーチャを調節する。このアプローチに関する主な欠点は、インターポレータや正しい位相を選択するための付加的なロジックを用いて複数の位相を生成することに関連付けられる、複雑性及び電力損失である。
【特許文献１】米国特許出願公開番号２０１１／０１０９３５６
【００１２】
従って、以前のアプローチに関連付けられる問題点の少なくとも幾つかに対処することが必要とされている。
【発明の概要】
【００１３】
第１の態様が、マルチプレクサ、マルチプレクサの出力とマルチプレクサの第１の入力とに結合される位相遅延要素、マルチプレクサの第２の入力に結合される参照クロックライン、マルチプレクサのセレクタ入力に結合されるセレクタ、位相遅延要素の出力に結合される信号ディバイダ要素、及び可変遅延コントローラを提供する。可変遅延コントローラは、可変遅延コントローラの出力と、可変要素の少なくとも１つの出力とに結合される。統合された位相検出器及びチャージポンプ要素（ＰＤＣＨＰ）が、少なくとも、可変遅延コントローラの出力と、セレクタと、ディバイダ要素の第１及び第２の出力とに結合される。キャパシタがＰＤＣＨＰの出力に結合され、キャパシタは、位相遅延要素のコントローラ入力にも結合される。
【００１４】
第２の態様が或る装置を提供する。この装置は、第１の入力及び第２の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第１の入力がクロック参照ラインに結合される。位相遅延回路の出力が、マルチプレクサの第２の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。
【００１５】
第２の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第１の分割された信号を搬送する信号ディバイダ要素の出力に結合される第１の入力ラインと、第２の入力ラインとを有する。第２の入力ラインは、第１の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第１の入力及び第２の入力間で選択する。このセレクタは、マルチプレクサの第１の入力と第２の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。
【００１６】
第２の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも１つの出力に結合される電流源を用いる。位相コンパレータ要素は、（ａ）可変遅延コントローラの出力と、（ｂ）クロック参照ラインと、（ｃ）分割された信号を搬送する信号ディバイダ要素の出力ラインと、（ｄ）セレクタラインとに結合される。位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。
【００１７】
第３の態様が或る装置を提供する。この装置は、第１の入力及び第２の入力を有するマルチプレクサ、及びマルチプレクサの出力に結合される位相遅延回路を含む。マルチプレクサの第１の入力がクロック参照ラインに結合される。位相遅延回路の出力がマルチプレクサの第２の入力に結合される。信号ディバイダ要素が、分割された信号を位相遅延回路の出力から生成する位相遅延回路の出力に結合される。
【００１８】
第３の態様は更に可変遅延コントローラを提供する。可変遅延コントローラは、第１の分割された信号を搬送する信号ディバイダ要素の出力に結合される第１の入力ラインと、第１の分割された信号の位相遅延された分割された信号を可変遅延コントローラに搬送する第２の入力ラインとを有する。セレクタラインを介してマルチプレクサに結合されるセレクタが提供され、セレクタは、マルチプレクサの第１の入力及び第２の入力間で選択する。このセレクタは、マルチプレクサの第１の入力と第２の入力との間の選択をするため、少なくとも、位相遅延回路の出力と、分割された信号と、位相遅延された分割された信号とを用いる。
【００１９】
第３の態様は更に、位相コンパレータ要素、及び位相コンパレータ要素の少なくとも１つの出力に結合される電流源を用いる。位相コンパレータ要素は、（ａ）可変遅延コントローラの出力と、（ｂ）クロック参照ラインと、（ｃ）分割された信号を搬送する信号ディバイダ要素の出力ラインと、（ｄ）セレクタラインとに結合される。位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。電流源は位相検出器により制御される。位相遅延回路の位相遅延が、電流源により生成される電流の関数である。
【００２０】
第３の態様は更に、反転された出力選択信号を含む。位相検出器要素が、可変遅延コントローラの出力と、クロック参照ラインと、分割された信号ラインと、セレクタラインとに結合される。セレクタがセレクタメモリを更に含み、セレクタメモリの第１の入力が論理高に結合され、セレクタメモリのクロック入力が、信号分割されたラインに結合され、セレクタメモリのクリアが選択信号ラインで搬送される信号から導出される。
【図面の簡単な説明】
【００２１】
【図１】図１は、第１の従来技術のＭＤＬＬの一例を図示する。
【００２２】
【図２】図２は、第２の従来技術のＭＤＬＬの一例を図示する。
【００２３】
【図３】図３は、第３の従来技術のＭＤＬＬの一例である。
【００２４】
【図４Ａ】図４Ａは、本願の原理に従って構成される、スプリアス相殺／低減を備えた統合されたＭＤＬＬの一例である。
【００２５】
【図４Ｂ】図４Ｂは、図４Ａのスプリアス相殺を備えたＭＤＬＬ内の種々の信号の例である。
【００２６】
【図５Ａ】図５Ａは、図４Ａの可変遅延コントローラの入力及び出力を更に詳細に図示する。
【００２７】
【図５Ｂ】図５Ｂは、可変遅延コントローラの更に詳細な例である。
【００２８】
【図６】図６は、図４Ａの位相検出器、チャージポンプ、及び遅延回路要素の更に詳細な例である。
【００２９】
【図７Ａ】図７Ａは、図６の位相検出器要素の更に詳細な例である。
【００３０】
【図７Ｂ】図７Ｂは、図７ＡのＰＣＥのＰＣＥドライバの種々の入力及び出力を図示する。
【００３１】
【図７Ｃ】図７Ｃは、位相制御要素の位相制御要素ドライバの入力及び出力の例である。
【００３２】
【図８Ａ】図８Ａは、図４Ａのセレクタの入力及び出力ラインの例である。
【００３３】
【図８Ｂ】図８Ｂは、図４Ａのセレクタの更に詳細な例である。
【００３４】
【図９】図９は、図４ＡのＭＵＸ４１０と遅延回路要素との間の結合の一実施例を図示する。
【００３５】
【図１０】図１０は、図４Ａの可変遅延コントローラ、及びＭＤＬＬの残りにおけるそのサポート回路要素の利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションの例である。
【００３６】
【図１１Ａ】図１１Ａは、回路シミュレータから生成される図６における遅延調節回路に関連付けられるタイミング図の例である。
【００３７】
【図１１Ｂ】図１１Ｂは、図６における遅延調節回路に関連付けられるタイミング図の例であり、ＵＰ及びＤＮ経路遷移のときの、ＳＥＬ及びＶＣＯＰ信号のサイクル全体にわたる関係を示す。
【発明を実施するための形態】
【００３８】
図４Ａは、スプリアスが低減される又は相殺される乗算遅延ロックループ（ＭＤＬＬ）４００の一実施例を図示する。ＭＤＬＬ４００は、第１の入力及び第２の入力を有するマルチプレクサ（ＭＵＸ）４１０を含む。ＭＵＸ４１０の第１の入力はクロック参照ライン４０６に結合される。ＭＵＸ４１０のＳＥＬ４０７出力に位相遅延回路４２０が結合される。位相遅延回路４２０の出力４６５ＰＬＬＯＵＴが、フィードバックライン４６６を介してＭＵＸ４１０の第２の入力に結合される。
【００３９】
ＭＤＬＬ４００において、位相遅延回路４２０の出力４６５に信号ディバイダ要素４５０の入力が結合される。信号ディバイダ要素４５０は、分割された信号を位相遅延回路４２０の出力４６５から生成する。ここで一時的に図４Ｂに移ると、図４Ｂに図示されているのは、ディバイダ４５０により受信される出力４６５（ＯＵＴＰ３）、即ちＶＣＯＰ、の一例である。
【００４０】
図４Ａにおいて、ＭＤＬＬ４００は可変遅延コントローラ４５５を有する。可変遅延コントローラ４５５は、（ａ）位相遅延回路４２０のＶＣＯＰ出力４６５に結合される第１の入力を有する。可変遅延コントローラ４５５は更に、（ｂ）第２の入力ライン４５３を受け取るための入力を有し、第２の入力ラインは、同じく信号ディバイダ要素４５０により生成される第１の分割されたＦＢＣＬＫ信号の信号ＦＢＣＬＫ＿ＰＲＥＶを可変ディバイダ要素に搬送する。
【００４１】
図４Ｂは、ＦＢＣＬＫ信号４５１及びＦＢＣＬＫ＿ＰＲＥＶ信号４５３の一例を図示する。図４Ｂにおいて、ＶＣＯＰ４６５及びＦＢＣＬＫ信号４５１又はＦＢＣＬＫ＿ＰＲＥＶ４５３間の分周比は１８：１である。図４Ａにおいて、可変遅延コントローラ４５５は更に、結合されたＰＬＬモードライン４６３を有し、これは、ＭＤＬＬ４００がＰＬＬモードで動作しているか又はＭＤＬＬモードで動作しているかを判定する。可変遅延コントローラ４５５は更に、ＲＥＦ４０６がＭＵＸ４１０により選択されるときにのみＰＤＣＨＰ４３０及び可変遅延コントローラがアクティブであることを確実にする、結合されたイネーブル信号４５６を有し、これ以降で更に詳細に説明する、入力反転選択ＳＥＬＢ４０８信号をまた有する。
【００４２】
図４Ａにおいて、セレクタ４０５が、セレクタライン４０７を介してマルチプレクサ４１０に結合され、セレクタ４０５は、ＭＵＸ４１０の第１の入力４０６と第２のフィードバック入力４６６との間で選択する。
【００４３】
セレクタ４０５は、以下に更に詳細に説明するように、ＭＵＸ４１０の第１の入力と第２の入力との間の選択をするため、少なくとも、（ａ）位相遅延回路４２０の、フィードバックライン４６６を介して搬送されるＶＣＯＰ出力４６５と、（ｂ）ＦＢＣＬＫ＿ＰＲＥＶ分割された信号４５３と、（ｃ）ＦＢＣＬＫ信号４５１とを用いる。
【００４４】
ＭＤＤＬ４００の例示の実施例において、位相検出器要素（ＰＤ）及びチャージポンプ（ＣＰ）がいずれも、１つの物理的要素ＰＤＣＨＰ４３０に統合される。しかし、他の実施例において、位相コンパレータ要素及びチャージポンプは結合されるが、１つの物理的要素に物理的に統合されない。
【００４５】
ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の位相コンパレータ要素の第１の入力が、（ａ）可変遅延コントローラ４５５の出力ラインＶＣＯＰ＿ＤＥＬＡＹ４５７に結合され、（ｂ）ＰＤＣＨＰ４３０の位相コンパレータの第２の入力がクロック参照クロックライン４０６に結合され、（ｃ）ＰＤＣＨＰ４３０の位相コンパレータ要素の第３の入力がセレクタライン４０７に結合され、（ｄ）ＰＤＣＨＰ４３０の位相コンパレータ要素の第４の入力がＦＢＣＬＫライン４５１に結合される。ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の位相検出器は、少なくともこれらの４つのライン（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される。
【００４６】
ＭＤＬＬ４００において、ＰＤＣＨＰ４３０の電流源が、ＰＤＣＨＰの位相検出器要素の少なくとも１つの出力に結合され、これ以降で更に詳細に説明するように、位相検出器要素により電流源が制御される。位相遅延回路４２０の位相遅延が、ＰＤＣＨＰ４３０の電流源により生成される電流の関数である。
【００４７】
更に具体的には、容量性要素４４０が、（ａ）ＰＤＣＨＰ４３０のチャージポンプの出力、及び（ｂ）位相遅延回路４２０の制御入力に結合され、位相遅延回路４２０は、容量性要素４４０の電圧により制御される直列に結合される複数の個々の位相遅延要素４２１〜４２３を含む。
【００４８】
概して、ＭＤＬＬ４００において、ＭＤＬＬにおける静的オフセットの問題は、可変遅延コントローラ４５５を用いることによりＭＤＬＬ４００において低減されるか又は相殺される。可変遅延コントローラ４５５は、セレクタ４０５のＳＥＬ信号の負のエッジが、ＶＣＯ出力４６５の負のエッジから９０度オフセットされることを確実にすることを助けるフィードバックループにおいて制御される。この状況は、静的位相オフセットが低減され及び最小化されることを確実にすることを助け、一層低い参照スプリアスとなる。
【００４９】
概して、ＭＤＬＬ４００は、位相遅延回路４２０に印加される電圧を介して、電圧制御された位相遅延を実行し得る。この電圧は、ＰＤＣＨＰ４３０からの電流から導出され、これは、ＶＣＯＰ４６５の種々の分割されたバージョンから導出される。しかし、これ以降で更に詳細に説明するように、Ｍサイクル毎に、ＭＤＬＬ４００は、代わりに参照クロック４０６ラインから受信した参照クロックを用いてそれ自体を再キャリブレートする。これは、ＭＤＬＬ４００を再キャリブレートし、ジッタを低減し、それにより、ＭＤＬＬ４００の高調波スプリアスが低減される。
【００５０】
本願の原理は、ＭＤＬＬモードにあるときの静的オフセットジッタを最小化するために、ＳＥＬ（４０７）信号とＶＣＯＰ＿ＤＥＬＡＹ（４５７）信号との間の位相関係に依存する。この回路は更に、決定論（静的オフセットジッタ）及びランダムジッタをトレードオフするために、通常ＰＬＬモードとＭＤＬＬモードとの間で切り替えることもできる。セレクタ４０５は参照クロックラインを選択し、それにより、位相遅延回路の出力信号の静的位相オフセットが低減される。
【００５１】
更なる実施例において、ＰＬＬモード４６３で、ＭＤＬＬ４００は、ジッタ制御に対して更新しないように、しかし、常に非更新ＤＬＬモードにあるように通知され得る。位相ロックループモードライン４６３は可変遅延コントローラ４５５に結合され、セレクタ４０５はデバイスに対し出力のタイプを選択する。
【００５２】
図５Ａは、可変遅延コントローラ４５５の入力及び出力を更に詳細に図示する。可変遅延コントローラ４５５は、イネーブルライン４５６、Ｍ分周要素４５０から受信したＦＢＣＬＫ＿ＰＲＥＶライン４５３、位相遅延回路４２０から受信したＶＣＯＰ４６５、ＰＬＬＭＯＤＥ４６３、ＳＥＬライン４０７、及びＳＥＬＢライン４０８への入力を有する。可変遅延コントローラ４０５は、これらの種々の信号を用い、ＶＣＯＰ＿ＤＥＬＡＹ信号４５７を出力し、ＶＣＯＰ＿ＤＥＬＡＹ信号４５７はその後、位相遅延回路４２０の位相遅延を制御するため図４ＡのＰＤＣＨＰ４３０に搬送される。
【００５３】
図５Ｂは、可変遅延コントローラ４５５を更に詳細に図示する。
【００５４】
可変遅延コントローラ４５５において、ＦＥＴスイッチの第１のセット５１０が、（ａ）ＦＢＣＬＫ＿ＰＲＥＶ信号４５３信号の反転された信号５１１に結合される第１のＰＦＥＴスイッチ５１２のゲート、（ｂ）ＳＥＬＢ４０８に結合される第２のＰＦＥＴスイッチ５１３のゲート、及び（ｃ）位相遅延回路４２０の出力ＶＣＯＰ４６５に結合される第３のＰＦＥＴスイッチ５１４を含む。ＦＥＴスイッチの第１のセット５１０は、電流源として機能し得る。
【００５５】
可変遅延コントローラ４５５は更に、ＦＥＴスイッチの第２のセット５２０を含み、ＦＥＴスイッチの第２のセット５２０は、（ａ）位相遅延回路４２０の出力ＶＣＯＰ４６５に結合される第１のＮＦＥＴスイッチ５２２、（ｂ）セレクタ信号ライン４０７に結合される第２のＮＦＥＴスイッチ５２３、及び（ｃ）ＦＢＣＬＫ＿ＰＲＥＶ４５３の出力に結合される第３のＮＦＥＴ５２４スイッチを含む。ＦＥＴスイッチの第２のセット５２０は、電流シンクとして機能し得る。
【００５６】
ＦＥＴスイッチの第１のセット５１０及びＦＥＴスイッチの第２のセット５２０は、ＶＴＵＮＥノード５２５において共に結合される。更に具体的には、第３のＰＦＥＴ５１４のソースが、第１のＮＦＥＴ５２２のドレインに結合される。ＦＥＴスイッチの第１及び第２のセット５１０、５２０の各ＦＥＴは、ＶＤＤＡからＶＳＳＡへ、互いにソース・ドレイン結合される。
【００５７】
図５Ｂの可変遅延コントローラ４５５において、イネーブルライン４５６及びＰＬＬＭＯＤＥライン４６３は、共にＯＲロジック５３２に論理和演算される。ＯＲロジック５３２の出力が、ディセーブルＮＦＥＴ５３６に結合される。ディセーブルＮＦＥＴ５３６は、ＶＴＵＮＥノード５２５に結合されるドレインと、ＶＳＳＡに結合されるソースとを有する。
【００５８】
ＶＴＵＮＥノード５２５に結合されるのは、キャパシタ５４９のカソードであり、キャパシタ５４９のアノードがＶＳＳＡに結合される。キャパシタ５４９のカソードはその後、ＰＦＥＴ５５０のゲートに結合され、ＰＦＥＴ５５０は、これ以降で説明するように可変レジスタとして機能する。ＰＦＥＴ５５０のソースに結合されるのはバッファ回路５６０であり、バッファ回路５６０の入力はＶＣＯＰ４６５であり、バッファ回路５６０の出力はＶＣＯＰ＿ＤＥＬＡＹ４５７である。
【００５９】
可変遅延コントローラ４５５は下記のように機能し得る。ＶＣＯＰ４６５は、バッファ５６０において受け取られ、バッファ５６０を介する遅延の後、ＶＣＯ＿ＤＥＬＡＹ４５７として出力される。バッファ５６０を介する遅延は、バッファ５６０の各個々のＦＥＴのドレイン・ソースを介する電圧に比例する。ＰＦＥＴ５５０のドレインがＶＤＤＡに結合され、バッファ５６０の底部ＦＥＴのソースがＶＳＳＡに結合されるため、バッファ５６０の各個々のＦＥＴのドレイン・ソースを介する電圧は、ＰＦＥＴ５５０の等価抵抗に比例して増大されるか又は低減される。
【００６０】
ＮＦＥＴ５５０の等価抵抗は、そのゲート電圧により駆動され、このゲート電圧は、ノードＶＴＵＮＥ５４９におけるものと実質的に同一である。キャパシタ５４９のカソードにおいて受け取られるような、ノードＶＴＵＮＥ４６９における電圧は、電流源である、ＦＥＴスイッチの第１のセット５１０、及び、電流シンクである、ＦＥＴスイッチの第２のセット５２０により駆動される。
【００６１】
ＦＥＴスイッチの第１のセット５１０の全てが閉じている場合、可変遅延コントローラ４５５の遅延が増大し、ＦＥＴスイッチの第２のセット５２０の全てが閉じている場合、可変遅延コントローラ４５５の遅延が低減する。
【００６２】
その理由は、ＦＥＴスイッチの第１のセット５１０の全てが閉じている場合、これはキャパシタ５４９を充電し、これがその電圧が増大させ、これがＰＦＥＴ５５０へのゲート電圧を増大させ、これがバッファ回路５６０のＦＥＴ上のソース・ドレイン電圧を低減するためである。これは、入力４６５から出力４６７までの信号の伝播時間を増大させる。
【００６３】
しかし、ＦＥＴスイッチの第２のセット５２０の全てが閉じている場合、これは、キャパシタ５４９を放電し、これがその電圧を低減し、これがＰＦＥＴ５５０へのゲート電圧を低減し、これがバッファ回路５６０上のソース・ドレイン電圧を増大する。これは、入力４６５から出力４５７までの信号の伝播時間を低減する。
【００６４】
可変遅延コントローラ４５５において、ＦＥＴスイッチの第１のセット５１０か又はＦＥＴスイッチの第２のセット５２０のいずれかの全ての３つのＦＥＴスイッチは、ＶＴＵＮＥノード５２５が充電されるか又は放電される間、閉じている必要がある。また、ＦＥＴスイッチの第１のセット５１０のＦＥＴスイッチがＰＦＥＴであり、ＦＥＴスイッチの第２のセット５２０のＦＥＴスイッチがＮＦＥＴであるため、これらは同時にオンにならない。というのは、それらがいずれも、第３のＰＦＥＴスイッチ５１４及び第１のＮＦＥＴスイッチ５２２両方のゲートでＶＣＯＰ４６５を受信したためである。
【００６５】
ＶＣＯＰ信号４６５は、ＶＣＯＰの立ち下がりエッジがＳＥＬ高パルスの中心に整合されるように遅延される。これは、ＵＰ及びＤＮ電流が、同じ時間の間オンであり、安定動作ポイントに達することを補償することを助け、静的オフセットを最小化する。これは図１１Ａ及び図１１Ｂに更に示される。
【００６６】
図６は、位相遅延回路４２０に結合されるＰＤＣＨＰ４３０を更に詳細に図示する。ＰＤＣＨＰ４３０は、位相コンパレータ要素（ＰＣＥ）６９３と、結合された位相検出器電流源（ＰＤＣＳ）６９５とを含む。位相コンパレータ要素６９３への入力として結合されるのは、ＦＢＣＬＫライン４５１、ＲＥＦクロックライン４０６、ＶＣＯＰ＿ＤＥＬＡＹ４５７、及びＳＥＬＥＣＴライン４０７である。
【００６７】
チャージアップライン７３１がＰＣＥ６９３をアップ電流源６９８に結合し、チャージダウンライン７３２がＰＣＥ６９３をダウン電流源（電流ドレイン）６９９に結合する。これらの電流源６９８、６９９はその後、ライン４３１を介してキャパシタ４４０に結合される。キャパシタ４４０は、ＰＣＣＳ６９５によりソースされる又はシンクされる電流に従う可変電圧を有し、位相遅延回路４２０の制御入力にも結合される。キャパシタ４３０を介する電圧が変わるにつれて、これは位相遅延回路４２０の制御入力に印加される電圧を変える。これは、ＭＵＸ４１０から受信した信号の遅延回路４２０の位相の遅延位相に影響を与える。
【００６８】
図７Ａは、図６のＰＣＥ６９３の態様を更に詳細に図示する。ＳＥＬ４０７信号の補信号であるＳＥＬＢ４０８信号は、ＰＣＥ６９３のＭＵＸ  ＰＣＥ７０１の第１の入力として受け取られる。イネーブル信号ライン４５６は、ＭＵＸ  ＰＣＥ７０１の第２の入力として受け取られる。ＰＬＬＭＯＤＥ４６３は、ＭＵＸ  ＰＣＥ７０１により入力選択信号として用いられる。ＭＵＸ  ＰＣＥ７０１の選択された出力はその後、ＳＥＬＢ＿ＥＮＢ７０３ライン信号として搬送される。
【００６９】
ＭＵＸ  ＰＣＥ７０１において、ＰＬＬＭＯＤＥ４６３がＤＬＬ上にある（即ち、ゼロに等しい）場合、ＳＥＬＢがＳＥＬＢ＿ＥＮＢ７０３として搬送される。しかし、ＰＬＬＭＯＤＥがＰＬＬ上にある（即ち、１に等しい）場合、ＥＮＢ４５６信号が搬送される。ＥＮＢ４５６がオンであり、ＰＬＬＭＯＤＥが１に等しい場合、ＭＤＬＬ４００はＰＬＬとして動作する。しかし、ＥＮＢ４６５がオフであり、ＰＬＬＭＯＤＥが１に等しい場合、ＰＬＬはディセーブルされる。
【００７０】
図７Ｂは、ＰＣＥ６９３のＰＣＥドライバ７９９の種々の入力及び出力を図示する。ＰＣＥドライバ７９９は、参照クロックライン信号４０６及びＶＣＯＰ＿ＤＥＬＡＹライン４５７間で選択するため、ＭＵＸ  ＰＣＥ７０１からＳＥＬＢ＿ＥＮＢ７０３を受け取る。出力として、ＰＣＥドライバ７９９は、電流源６９８への第１のドライバライン６３１、及び電流シンク６９９への第２のドライバライン６３２を有する。
【００７１】
図７Ｃは、ＰＣＥドライバ７９９を更に詳細に図示する。ＲＥＦクロックライン４０６及びＶＣＯＰ＿ＤＥＬＡＹライン４５７は各々、入力としてメモリ要素において、即ち、それぞれ、第１及び第２のＤフリップフロップ７０１及び７０５において、受け取られる。静的高信号源７１３が、Ｄフリップフロップ７０１及び７０５データ入力に結合される。ＳＥＬ＿ＥＮＢ７０３は、遅延段７０４後、Ｄフリップフロップ７０１、７０５のクリア入力に結合される。
【００７２】
概して、ＰＣＥドライバ７９９は次のように機能し得る。チャージアップライン６３１及びチャージダウンライン６３２上の出力は、Ｍ番目のＶＣＯＰ４６５サイクル毎、即ち、ＭＤＬＬモードで（ＳＥＬＢ信号に基いて）ＶＣＯＰ＿ＤＥＬＡＹ信号、にリセットされる。更に具体的には、遅延回路７０４を介するＳＥＬ＿ＥＮＢの遅延の後、クロック４０６信号の搬送がクリアにされ／ゼロにリセットされ、且つ、Ｍ分周要素出力ライン４５７信号がゼロにリセットされ、それによりオフセットジッタが低減される。
【００７３】
４０６上の立ち上がりエッジは、出力６３１を高に設定する。しかし、これは７０３が低である（ＳＥＬが高である）ときにのみ成される。同様に、４５７が７０５の出力を高にするとき、７０３が低である場合は信号６３２は高になる。６３１及び６３２両方が高になると、フロップ７０１及び７０５は、７０４に起因して遅延後にクリアされる。６３１及び６３２が高である期間は、４０６及び４５７間の位相誤差を決める。アップ及びダウン電流源６９８及び６９９はこれらの期間の間オンにされ、ノード４３１を充電又は放電する。平衡状態では、６３１及び６３２が高である期間は等しくなり、４０６及び４５７間の位相誤差は最小化され、位相ロックとなる。
【００７４】
図８Ａは、入力及び出力と共にセレクタ４０５の一実施例を図示する。セレクタ８０５は、そこに入力される：（ａ）ＦＢＣＬＫ＿ＰＲＥＶライン信号４５３、（ｂ）ＰＬＬＭＯＤＥライン４６３、（ｃ）ＦＢＣＬＫライン４５１、及び（ｄ）ＶＣＯＰ出力ライン４６５を有する。これらの信号（ａ）〜（ｄ）に従って、セレクタ４０５は、ＳＥＬ４０７ライン上の選択値ＳＥＬ、及びＳＥＬＢ４０８ライン上の反転された選択値ＳＥＬＢを出力する。
【００７５】
図８Ｂはセレクタ４０５を更に詳細に開示する。
【００７６】
ＶＣＯＰ信号ライン４６５はＮＡＮＤ８０３の第１の入力に結合され、ＳＥＬ値は、セレクタフィードバックラインを介してＮＡＮＤ８０３の第２の入力に結合される。ＰＬＬＭＯＤＥライン４６３は、ＡＮＤ８０５の第１の入力に結合される。ＮＡＮＤ８０３の出力が、ＡＮＤ８０５の第２の入力に結合される。ＡＮＤ８０５の出力が、Ｄフリップフロップ８５０の反転されたクリア入力に結合される。
【００７７】
ＦＢＣＬＫライン４５１が、Ｄフリップフロップ８５０のクロックに結合される。高信号源８１０が、Ｄフリップフロップ８５０の信号入力に結合される。
【００７８】
ＦＢＣＬＫ＿ＰＲＥＶライン４５３のＦＢＢＣＬＫ＿ＰＲＥＶ信号が、ＮＡＮＤ８５３の第１の入力、及びＡＮＤ８５６の第１の入力に結合される。Ｄフリップフロップ８５０の出力が、ＮＡＮＤ８５３及びＡＮＤ８５６に結合される。ＡＮＤ８５６の出力がＳＥＬ４０７であり、ＮＡＮＤ８５３の出力がＳＥＬＢ４０８である。
【００７９】
ＦＢＣＬＫライン４５１上のＦＢＣＬＫである、分割されたクロック信号は、Ｍ番目のサイクル毎にＱ上に高出力を生成する。その結果、ＳＥＬ信号は、Ｍ番目のサイクル毎にアクティブにされ、ＳＥＬ４０７及びＰＬＬＯＵＴ４６５が高になるとＣＬＲＺ信号がアクティブになることに起因して１ＶＣＯクロックサイクル後にイナクティブにされる。
【００８０】
図９は、ＭＵＸ４１０と遅延回路要素４２０との間の結合を図示する。ＭＵＸ４１０はＳＥＬ４０７により選択される。ＭＵＸ４１０は、入力として遅延回路要素４２０又は参照クロック４０６を有する。
【００８１】
図１０は、可変遅延コントローラ４５５と、ＭＤＬＬ４００の残りにおけるそのサポート回路要素との利用を介してオフセット相殺がどのようにオフセットジッタを低減するかのシミュレーションを図示する（ｐｓはピコ秒である）。オフセット相殺回路が全プロセス／電圧／温度（ＰＶＴ）コーナーにわたって関与するとき、ジッタの著しい低減がみられる。
【００８２】
図１１Ａは、回路シミュレーションから得られたタイミング図を図示し、ＶＣＯＰ（頂部）とＳＥＬ（底部信号）との間の関係を示す。静的位相誤差を最小化するため、ＶＣＯＰの立ち下がりエッジがＳＥＬ高パルスの中心になるように遅延される。
【００８３】
図１１Ｂは、ＳＥＬ信号高パルス全体とＵＰ及びＤＮ電流がアクティブである領域とを示すことを除き、ＳＥＬ及びＶＣＯＰ信号のサイクル全体にわたる関係を示す図６における遅延調節回路に関連付けられる別のタイミング図の例である。
【００８４】
本出願に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
【図１】
2018082444.tif 000003
【図２】
2018082444.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
2018082444.tif 000013
【図８Ａ】
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【図８Ｂ】
2018082444.tif 000015
【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【手続補正書】
【提出日】平成29年12月8日(2017.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１の入力と第２の入力とを有し、前記第１の入力がクロック参照ラインに結合されるマルチプレクサと、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が前記マルチプレクサの前記第２の入力に結合される、前記位相遅延回路と、
前記位相遅延回路の出力に結合され、前記位相遅延回路の出力から分周された信号を生成する信号分周器要素と、
可変遅延コントローラであって、
前記分周された信号を搬送する前記信号分周器要素の出力に結合される第１の入力ラインと、
前記位相遅延回路の出力に結合される第２の入力ラインと、
を有する、前記可変遅延コントローラと、
セレクタラインを介して前記マルチプレクサに結合され、前記マルチプレクサの前記第１の入力と前記第２の入力との間で選択するセレクタであって、前記マルチプレクサの前記第１の入力と前記第２の入力との間の選択をするために、少なくとも、
前記位相遅延回路の出力と、
前記分周された信号と、
前記位相遅延された分周された信号と、
を用いる、前記セレクタと、
位相比較器要素であって、
（ａ）前記可変遅延コントローラの出力と、
（ｂ）前記クロック参照ラインと、
（ｃ）前記分周された信号を搬送する前記信号分周器要素の出力と、
（ｄ）前記セレクタラインと、
に結合され、少なくともこれらの４つのａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される、前記位相比較器要素と、
前記位相比較器要素の少なくとも１つの出力に結合され、前記位相比較器要素により制御される電流源と、
を含み、
前記位相遅延回路の位相遅延が、前記電流源により生成される電流の関数である、装置。
【請求項２】
請求項１に記載の装置であって、
前記電流源の出力と前記位相遅延回路の制御入力とに結合される容量性要素を更に含み、
前記位相遅延回路が、直列に結合されて前記容量性要素の電圧により制御される複数の位相遅延要素を含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記セレクタが、前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、装置。
【請求項４】
請求項１に記載の装置であって、
前記可変遅延コントローラが、
前記位相遅延された分周された信号の反転された信号に結合される第１のＰＦＥＴスイッチと、
前記セレクタラインの反転された信号に結合される第２のＰＦＥＴスイッチと、
前記位相遅延回路の出力に結合される第３のＰＦＥＴスイッチと、
を含む、ＦＥＴスイッチの第１のセットを更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記可変遅延コントローラが、
前記位相遅延された分周された信号に結合される第１のＮＦＥＴスイッチと、
前記セレクタラインに結合される第２のＮＦＥＴスイッチと、
前記位相遅延回路の出力に結合される第３のＮＦＥＴスイッチと、
を含む、ＦＥＴスイッチの第２のセットを更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記ＦＥＴスイッチの第１のセットの全てが閉じている場合に前記位相遅延回路の遅延が増大し、前記ＦＥＴスイッチの第２のセットの全てが閉じている場合に前記位相遅延回路の前記遅延が低減する、装置。
【請求項７】
システムであって、
第１の入力と第２の入力とを有するマルチプレクサであって、前記第１の入力がクロック参照ラインに結合される、前記マルチプレクサと、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記マルチプレクサの前記第２の入力に結合される出力を有する、前記位相遅延回路と、
前記位相遅延回路の出力に結合され、前記位相遅延回路の出力から分周された信号を生成する信号分周器要素と、
可変遅延コントローラであって、
前記分周された信号を搬送する前記信号分周器要素の出力に結合される第１の入力と、
前記位相遅延回路の出力に結合される第２の入力ラインと、
を有する、前記可変遅延コントローラと、
セレクタラインを介して前記マルチプレクサに結合され、前記マルチプレクサの前記第１の入力と前記第２の入力との間で選択するセレクタであって、前記マルチプレクサの入力の選択をするために、少なくとも、
前記位相遅延回路の出力と、
前記分周された信号と、
前記位相遅延された分周された信号と、
を用いる、前記セレクタと、
位相検出器要素であって、
（ａ）前記可変遅延コントローラの出力と、
（ｂ）前記クロック参照ラインと、
（ｃ）前記信号分周器要素の出力と、
（ｄ）前記セレクタラインと、
に結合され、少なくともこれらの４つの（ａ）〜（ｄ）の信号から導出されるように位相検出器信号を生成するように構成される、前記位相検出器要素と、
前記位相検出器要素の少なくとも１つの出力に結合され、前記位相検出器要素により制御される電流源と、
を含み、
前記位相遅延回路の位相遅延が、前記電流源により生成される電流の関数であり、
前記位相検出器要素が、
前記クロック参照ラインに結合される入力と、前記電流源に結合される出力とを有する第１のメモリ要素と、
前記可変遅延コントローラの出力に結合される入力と、前記電流源の電流シンクに結合される出力とを有する第２のメモリ要素と、
を更に含み、
両方のメモリ要素が前記セレクタによりリセットされ得る、システム。
【請求項８】
請求項７に記載のシステムであって、
前記電流源の出力と、前記位相遅延回路の制御入力とに結合される容量性要素を更に含み、
前記位相遅延回路が、直列に結合されて前記容量性要素の電圧により制御される複数の位相遅延要素を含む、システム。
【請求項９】
請求項１５に記載のシステムであって、
前記第１のメモリ要素と前記第２のメモリ要素とがＤフリップフロップである、システム。
【請求項１０】
請求項９に記載のシステムであって、
前記位相検出器要素が、前記第１及び第２のメモリ要素の両方のリセットに結合される遅延要素を更に含む、システム。
【請求項１１】
請求項７に記載のシステムであって、
前記位相検出器要素が、
反転されたセレクタラインを介して前記セレクタに結合される第１の入力と、イネーブルラインに結合される第２の入力とを有する位相検出器マルチプレクサを更に含む、システム。
【請求項１２】
請求項１１に記載のシステムであって、
前記位相検出器要素が、前記位相検出器マルチプレクサの出力に結合される位相検出器ドライバを更に含み、前記位相検出器ドライバが前記電流源を駆動する、システム。
【請求項１３】
請求項１１に記載のシステムであって、
前記セレクタが前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、システム。