(57)【要約】【課題】性能の高い半導体装置を提供すること。【解決手段】基板１０上に設けられたグラフェン層１２と、前記グラフェン層上に設けられたソース電極２４およびドレイン電極２６と、前記グラフェン層上に設けられたゲート絶縁膜１４と、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極２０と、前記第１ゲート電極と前記ドレイン電極との間であり、かつ前記基板内に設けられた第２ゲート電極２２と、を具備する半導体装置。【選択図】図１
2018098384.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられたグラフェン層と、
前記グラフェン層上に設けられたソース電極およびドレイン電極と、
前記グラフェン層上に設けられたゲート絶縁膜と、
前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極と前記ドレイン電極との間であり、かつ前記基板内に設けられた第２ゲート電極と、
を具備する半導体装置。
【請求項２】
前記グラフェン層と第２ゲート電極との間に設けられた絶縁膜を具備する請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極は、前記基板の一部を介し前記グラフェン層下に設けられている請求項１に記載の半導体装置。
【請求項４】
上面視において、前記第１ゲート電極の前記ドレイン電極側の一部に前記第２ゲート電極の前記ソース電極側の一部が重なる請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２ゲート電極には、基準電位が供給される請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２ゲート電極には、前記ソース電極に供給される電位が供給される請求項１から４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばグラフェン層を用いた半導体装置に関する。
【背景技術】
【０００２】
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたＦＥＴ（Field Effect Transistor）等のトランジスタが開発されている。グラフェン層上のソース電極とドレイン電極との間に第１ゲート電極と第２ゲート電極とを設けることが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−５８４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、第２ゲート電極によりドレイン電極から第１ゲート電極下のチャネルにホールが注入されることを抑制する。これにより、ドレインコンダクタンスを抑制することができ、最大発振周波数等のトランジスタ特性を向上させることができる。しかしながら、トランジスタ特性の向上は十分ではない。
【０００５】
本半導体装置は、上記課題に鑑みなされたものであり、性能の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一実施形態は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記グラフェン層上に設けられたゲート絶縁膜と、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極と前記ドレイン電極との間であり、かつ前記基板内に設けられた第２ゲート電極と、を具備する半導体装置である。
【発明の効果】
【０００７】
本半導体装置によれば、性能の高い半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係るＦＥＴの断面図である。
【図２】図２は、実施例１に係るＦＥＴの等価回路図である。
【図３】図３は、比較例１のシミュレーションに用いた２次元構造を示す図である。
【図４】図４は、比較例２における周波数に対するｈ２１を示す図である。
【図５】図５は、実施例２に係るＦＥＴの断面図である。
【図６】図６（ａ）から図６（ｃ）は、実施例２に係るＦＥＴの製造方法を示す断面図（その１）である。
【図７】図７（ａ）から図７（ｃ）は、実施例２に係るＦＥＴの製造方法を示す断面図（その２）である。
【図８】図８（ａ）から図８（ｃ）は、実施例２に係るＦＥＴの製造方法を示す断面図（その３）である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施形態は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記グラフェン層上に設けられたゲート絶縁膜と、前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極と前記ドレイン電極との間であり、かつ前記基板内に設けられた第２ゲート電極と、を具備する半導体装置である。これにより、第１ゲート電極と第２ゲート電極との距離を小さくでき、半導体装置の性能を向上させることができる。
（２）前記グラフェン層と第２ゲート電極との間に設けられた絶縁膜を具備することが好ましい。これにより、グラフェン層と第２ゲート電極との電気的接触を抑制できる。
（３）前記第２ゲート電極は、前記基板の一部を介し前記グラフェン層下に設けられていることが好ましい。これにより、グラフェン層と第２ゲート電極との電気的接触を抑制できる。
（４）上面視において、前記第１ゲート電極の前記ドレイン電極側の一部に前記第２ゲート電極の前記ソース電極側の一部が重なることが好ましい。これにより、半導体装置の性能を向上させることができる。
（５）前記第２ゲート電極には、基準電位が供給されることが好ましい。これにより、半導体装置の性能を向上させることができる。
（６）前記第２ゲート電極には、前記ソース電極に供給される電位が供給されることが好ましい。これにより、半導体装置の性能を向上させることができる。
【００１０】
［本願発明の実施形態の詳細］
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【実施例１】
【００１１】
図１は、実施例１に係るＦＥＴの断面図である。図１に示すように、基板１０上に絶縁膜１３を介しグラフェン層１２が形成されている。活性領域以外のグラフェン層１２および絶縁膜１３は除去されている。グラフェン層１２上にソース電極２４およびドレイン電極２６が設けられている。グラフェン層１２上のソース電極２４とドレイン電極２６との間にゲート絶縁膜１４を介し第１ゲート電極２０が形成されている。第１ゲート電極２０よりドレイン電極２６側の基板１０内に第２ゲート電極２２が設けられている。ゲート絶縁膜１４は、グラフェン層１２上に形成された酸化アルミニウム膜１６と酸化アルミニウム膜１６上に形成された酸化シリコン膜１８とを有している。絶縁膜１３は例えば酸化シリコン膜である。非活性領域からソース電極２４およびドレイン電極２６上に配線３０が設けられている。
【００１２】
第１ゲート電極２０および第２ゲート電極２２のゲート長をそれぞれＬｇ１およびＬｇ２とする。上面視において、第１ゲート電極２０と第２ゲート電極２２とが重なる距離をＬｏｐとする。
【００１３】
図２は、実施例１に係るＦＥＴの等価回路図である。図２に示すように、ソース電極２４とドレイン電極２６の間に第１ゲート電極２０および第２ゲート電極２２が設けられている。第１ゲート電極２０には、ゲート電圧Ｖｇが印加され、第２ゲート電極２２には基準電位Ｖｒｅｆが印加される。基準電位Ｖｒｅｆを適切に設定することにより、ドレイン電極２６から第１ゲート電極２０下のチャネルにホールが注入されることを抑制できる。これにより、高いドレイン電圧におけるチャネル内のホール濃度の増加を抑制できる。このため、ドレイン電流が飽和し、ドレインコンダクタンスを抑制できる。よって、最大発振周波数ｆｍａｘ等のＦＥＴ性能を向上させることができる。チャネルへのホールの供給を抑制するため、基準電位Ｖｒｅｆは第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。例えば、第２ゲート電極２２は、ソース電極２４に電気的に接続され、同電位となっていることが好ましい。
【００１４】
［比較例１］
実施例１の効果について説明するため、比較例１についてシミュレーションを行った。図３は、比較例１のシミュレーションに用いた２次元構造を示す図である。Ｘは平面方向、Ｙは高さ方向を示している。図３に示すように、比較例１には絶縁膜１３は設けられていない。第２ゲート電極２２は、第１ゲート電極２０とドレイン電極２６との間のゲート絶縁膜１４上に設けられている。第１ゲート電極２０および第２ゲート電極２２は、チタン膜２０ａ、金膜２０ｂおよびニッケル膜２０ｃを有している。第１ゲート電極２０および第２ゲート電極２２のゲート長をそれぞれＬｇ１およびＬｇ２とする。第１ゲート電極２０と第２ゲート電極２２との距離をＬｇｇとする。第１ゲート電極２０とソース電極２４との距離および第２ゲート電極２２とドレイン電極２６との距離をＬｇｏとする。その他の構成は実施例１と同じであり説明を省略する。
【００１５】
シミュレーション条件を以下に示す。
基板１０：６Ｈ−ＳｉＣ基板
グラフェン層１２：膜厚が０．３５ｎｍ
酸化アルミニウム（Ａｌ２Ｏ３）膜１６：膜厚が５ｎｍ
酸化シリコン（ＳｉＯ２）膜１８：膜厚が３０ｎｍ
チタン膜（Ｔｉ）２０ａ：膜厚が５ｎｍ
金（Ａｕ）膜２０ｂ：膜厚が１５０ｎｍ
ニッケル（Ｎｉ）膜２０ｃ：膜厚が１５ｎｍ
ソース電極２４、ドレイン電極２６：膜厚が１５ｎｍのニッケル（Ｎｉ）膜
Ｌｇ１＝Ｌｇ２＝０．３μｍ
Ｌｇｏ＝０．０１μｍ
Ｌｇｇ：０．０２μｍ、０．２μｍ、０．５μｍおよび１．０μｍ
第１ゲート電極２０に印加される電圧Ｖｇ１＝２Ｖ
第２ゲート電極２２に印加される電圧Ｖｇ１＝５Ｖ
ソース電極２４に印加される電圧Ｖｓ＝０Ｖ
ドレイン電極２６に印加される電圧Ｖｄ＝３Ｖ
【００１６】
図４は、比較例２における周波数に対するｈ２１を示す図である。図４において、電流利得ｈ２１が０ｄＢの周波数がほぼ遮断周波数ｆＴに相当する。図４に示すように、距離Ｌｇｇが大きくなると電流利得が小さくなり、遮断周波数ｆＴが小さくなる。これは、第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２が第１ゲート電極２０下のグラフェン層１２とドレイン電極２６との間の直列抵抗となる。ゲート長Ｌｇ１が小さくなると、この直列抵抗よる寄生抵抗の影響がより大きくなる。このため、距離Ｌｇｇが大きくなると電流利得ｈ２１および遮断周波数ｆＴが小さくなるものと考えられる。
【００１７】
このように、距離Ｌｇｇを小さくすることが好ましい。しかしながら、グラフェン層１２の同じ面に設けられた第１ゲート電極２０と第２ゲート電極２２の距離を小さくすることはむずかしい。
【００１８】
実施例１によれば、第１ゲート電極２０とドレイン電極２６との間であり、かつ基板１０内に第２ゲート電極２２が設けられている。これにより、第１ゲート電極２０と第２ゲート電極２２との距離を小さくできる。よって、半導体装置の性能（例えば電流利得および遮断周波数）を向上させることができる。
【００１９】
上面視において、第１ゲート電極２０のドレイン電極２６側の一部に第２ゲート電極２２のソース電極２４側の一部が重なる。すなわち図１の距離Ｌｏｐが正である。これにより、第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２をなくすことができる。よって、第１ゲート電極２０下のチャネルとドレイン電極２６との間の直列抵抗を小さくできる。よって、最大発振周波数ｆｍａｘおよび遮断周波数ｆＴ等のＦＥＴ性能を向上できる。距離Ｌｏｐは第１ゲート電極２０のゲート長Ｌｇ１の５％以上が好ましく１０％以上がより好ましい。距離Ｌｏｐが大きいと、第１ゲート電極２０がゲートとして機能しなくなる。よって、距離Ｌｏｐは第１ゲート電極２０のゲート長Ｌｇ１の５０％以下が好ましく、２０％以下がより好ましく、１０％以下がさらに好ましい。
【００２０】
第１ゲート電極２０と第２ゲート電極２２とは重なっていなくともよい。直列抵抗を小さくするため、第１ゲート電極２０と第２ゲート電極２２との距離Ｌｇｇは第１ゲート電極２０のゲート長Ｌｇ１の１０％以下が好ましく、５％以下がより好ましい。
【００２１】
ゲート長Ｌｇ１が小さくなると、直列抵抗の影響が大きくなる。よって、ゲート長Ｌｇは１μｍ以下が好ましく、０．８μｍ以下がより好ましく、０．５μｍ以下がさらに好ましい。第１ゲート電極２０を加工するため、ゲート長Ｌｇ１は０．１μｍ以上が好ましい。
【００２２】
第１ゲート電極２０とドレイン電極２６との間の抵抗を小さくするため、第２ゲート電極２２のゲート長Ｌｇ２は、Ｌｇ１より小さいことが好ましく、１／２Ｌｇ２以下がより好ましい。
【００２３】
また、グラフェン層１２と第２ゲート電極２２との間に絶縁膜１３が設けられていることが好ましい。これにより、グラフェン層１２と第２ゲート電極２２との電気的接触を抑制できる。
【００２４】
第２ゲート電極２２に、基準電位が供給される。これにより、ドレイン電極２６からチャネルに供給されるホールを抑制できる。チャネルへのホールの供給を抑制するため、基準電位は第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。例えば、第２ゲート電極２２には、ソース電極２４に供給される電位が供給されることが好ましい。
【００２５】
ゲート絶縁膜１４は、酸化アルミニウム膜１６を含むことが好ましい。これにより、トランジスタ特性を向上できる。酸化アルミニウム膜１６はグラフェン層１２に接触していることが好ましい。
【００２６】
ゲート絶縁膜１４は酸化アルミニウム膜１６に設けられた酸化シリコン膜１８を含むことが好ましい。これにより、ゲート絶縁膜１４を厚くできる。
【実施例２】
【００２７】
図５は、実施例２に係るＦＥＴの断面図である。図５に示すように、グラフェン層１２下に絶縁膜が設けられていない。基板１０に下面からビアが形成され、ビア内に第２ゲート電極２２が設けられている。グラフェン層１２と第２ゲート電極２２との間には基板１０の一部１０ａが残存している。基板１０の一部１０ａはゲート絶縁膜として機能する。基板１０の下面には、第２ゲート電極２２に接続する金属層２３が設けられている。
【００２８】
［実施例２の製造方法］
次に、実施例２に係るＦＥＴを製造する一例を説明する。図６（ａ）から図８（ｃ）は、実施例２に係るＦＥＴの製造方法を示す断面図である。図６（ａ）に示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。基板１０としては、ＳｉＣ層が形成されたＳｉ基板でもよい。ＳｉＣ熱昇華法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ層である。例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いグラフェン層１２を形成する場合、基板１０の最表面はＳｉＣ以外の材料層でもよい。
【００２９】
基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、アルゴン（Ａｒ）雰囲気中において、１６００℃で１分熱処理する。これにより、基板１０上に膜厚が０．３５ｎｍから０．７ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がＳＰ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。
【００３０】
図６（ｂ）に示すように、グラフェン層１２上に蒸着法を用い、膜厚が５ｎｍのアルミニウム（Ａｌ）膜１５を形成する。アルミニウム膜１５の形成は、例えばスパッタリング法を用いることもできる。アルミニウム膜１５を例えば２４時間大気に曝す。これにより、アルミニウム膜１５が自然酸化し、グラフェン層１２上に酸化アルミニウム膜１６が形成される。酸化アルミニウム膜１６はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成してもよい。
【００３１】
図６（ｃ）に示すように、フォトレジスト等のマスク層を用い、非活性領域の酸化アルミニウム膜１６およびグラフェン層１２を除去する。酸化アルミニウム膜１６を、例えばフォトレジストを現像するときのアルカリ系の現像液により除去する。さらに、グラフェン層１２を、例えば酸素プラズマを用い除去する。
【００３２】
図７（ａ）に示すように、基板１０上に酸化アルミニウム膜１６を覆うように酸化シリコン膜１８を形成する。酸化シリコン膜１８は、例えば膜厚が３０ｎｍでありＣＶＤ法を用い形成される。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。酸化アルミニウム膜１６と酸化シリコン膜１８によりゲート絶縁膜１４が形成される。ゲート絶縁膜１４は、酸化アルミニウム膜１６および酸化シリコン膜１８以外の絶縁膜でもよい。
【００３３】
図７（ｂ）に示すように、酸化シリコン膜１８上に第１ゲート電極２０を形成する。第１ゲート電極２０は、例えば酸化シリコン膜１８側から膜厚が１０ｎｍのチタン膜および膜厚が１００ｎｍの金膜である。第１ゲート電極２０は、例えば蒸着法およびリフトオフ法を用い形成する。第１ゲート電極２０としては、金膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。
【００３４】
図７（ｃ）に示すように、フォトレジスト等のマスク層をマスクに酸化シリコン膜１８および酸化アルミニウム膜１６を除去する。酸化シリコン膜１８および酸化アルミニウム膜１６の除去には例えばドライエッチング法を用いる。
【００３５】
図８（ａ）に示すように、ソース電極２４およびドレイン電極２６を例えば蒸着法およびリフトオフ法を用い形成する。ソース電極２４およびドレイン電極２６は、例えば膜厚が１５ｎｍのニッケル膜である。
【００３６】
図８（ｂ）に示すように、基板１０の下面から基板１０に穴２５を形成する。穴２５とグラフェン層１２との間には基板１０の一部１０ａを残存させる。穴２５の形成には例えばドライエッチング法を用いる。基板１０の一部１０ａの厚さは例えば５００ｎｍであり、好ましくは３００ｎｍから７００ｎｍの範囲である。第２ゲート電極２２はグラフェン層１２に基準電位を印加するための電極であり、基板１０の一部１０ａの厚さは、ゲート絶縁膜１４ほど厳密に制御されていなくてもよい。
【００３７】
図８（ｃ）に示すように、穴２５内に第２ゲート電極２２を形成する。第２ゲート電極２２は例えば金層でありメッキ法を用い形成される。穴２５に第２ゲート電極２２となる金属を埋め込むときに、基板１０の下面に金属層２３を形成する。これにより、第２ゲート電極２２に接続された金属層２３が形成される。
【００３８】
その後、ソース電極２４およびドレイン電極２６上に、例えば蒸着法およびリフトオフ法を用い配線３０を形成する。配線３０は、例えばソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのチタン膜および膜厚が１００ｎｍの金膜である。これにより、実施例２のＦＥＴが完成する。
【００３９】
図６（ａ）から図８（ｃ）では、第１ゲート電極２０を形成した後にソース電極２４およびドレイン電極２６を形成する例を説明した。第１ゲート電極２０を形成する前にソース電極２４およびドレイン電極２６を形成してもよい。
【００４０】
実施例２よれば、第２ゲート電極２２は基板１０の一部１０ａを介しグラフェン層１２下に設けられている。これにより、グラフェン層１２と第２ゲート電極２２との電気的接触を抑制できる。また、金属層２３をソース電極２４の電位（例えばグランド電位）とすることで、第２ゲート電極２２にソース電極２４の電位を供給できる。
【００４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４２】
（付記１）
基板上に設けられたグラフェン層と、
前記グラフェン層上に設けられたソース電極およびドレイン電極と、
前記グラフェン層上に設けられたゲート絶縁膜と、
前記ソース電極と前記ドレイン電極との間における前記ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極と前記ドレイン電極との間であり、かつ前記基板内に設けられた第２ゲート電極と、
を具備する半導体装置。
（付記２）
前記グラフェン層と第２ゲート電極との間に設けられた絶縁膜を具備する付記１に記載の半導体装置。
（付記３）
前記第２ゲート電極は、前記基板の一部を介し前記グラフェン層下に設けられている付記１に記載の半導体装置。
（付記４）
上面視において、前記第１ゲート電極の前記ドレイン電極側の一部に前記第２ゲート電極の前記ソース電極側の一部が重なる付記１に記載の半導体装置。
（付記５）
前記第２ゲート電極には、基準電位が供給される付記１に記載の半導体装置。
（付記６）
前記第２ゲート電極には、前記ソース電極に供給される電位が供給される付記１に記載の半導体装置。
（付記７）
前記ゲート絶縁膜は、酸化アルミニウム膜を含む付記１に記載の半導体装置。
（付記８）
前記ゲート絶縁膜は、前記酸化アルミニウム膜に設けられた酸化シリコン膜を含む付記７に記載の半導体装置。
（付記９）
前記基板はＳｉＣ基板である付記１に記載の半導体装置。
【符号の説明】
【００４３】
１０  基板
１０ａ  基板の一部
１２  グラフェン層
１３  絶縁膜
１４  ゲート絶縁膜
１５  アルミニウム膜
１６  酸化アルミニウム膜
１８  酸化シリコン膜
２０  第１ゲート電極
２０ａ  チタン膜
２０ｂ  金膜
２０ｃ  ニッケル膜
２２  第２ゲート電極
２３  金属層
２４  ソース電極
２５  穴
２６  ドレイン電極
２８  オーミック電極
３０  配線
【図１】
2018098384.tif 000003
【図２】
2018098384.tif 000004
【図３】
2018098384.tif 000005
【図４】
2018098384.tif 000006
【図５】
2018098384.tif 000007
【図６】
2018098384.tif 000008
【図７】
2018098384.tif 000009
【図８】
2018098384.tif 000010