(57)【要約】【課題】低輝度における階調性が向上された撮像素子を提供する。【解決手段】受光した光を光電変換する光電変換部、光電変換部に生じた信号電荷が蓄積される読み出しノード、及び、読み出しノードに蓄積された信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換を行う第１読み出し回路、を有する複数の画素と、信号電荷に基づく信号であって、第１読み出し回路によるアナログデジタル変換の分解能よりも小さい振幅の信号を読み出す第２読み出し回路と、を備える。【選択図】図２
2018082261.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を光電変換する光電変換部、前記光電変換部に生じた信号電荷が蓄積される読み出しノード、及び、前記読み出しノードに蓄積された前記信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換を行う第１読み出し回路、を有する複数の画素と、
前記信号電荷に基づく信号であって、前記第１読み出し回路による前記アナログデジタル変換の分解能よりも小さい振幅の信号を読み出す第２読み出し回路と、
を備えることを特徴とする撮像素子。
【請求項２】
前記第１読み出し回路は、
前記信号電荷に基づく信号と所定の閾値電圧の大小を比較する第１比較回路と、
前記第１比較回路の出力が反転した回数を計数する第１カウンタと、
前記第１比較回路の出力が反転したときに、前記読み出しノードに蓄積された前記信号電荷をリセットするリセット部と、
を有する
ことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第２読み出し回路は、
前記信号電荷に基づく信号と参照信号とを比較する第２比較回路と、
前記第２比較回路の出力が反転するまでの期間の長さを計測する第２カウンタと、
を有する
ことを特徴とする請求項２に記載の撮像素子。
【請求項４】
前記参照信号は、時間の経過に応じて大きさが変化するランプ信号であり、最大振幅が前記閾値電圧以上である
ことを特徴とする請求項３に記載の撮像素子。
【請求項５】
前記第２読み出し回路は、複数の画素毎に共通に接続されている
ことを特徴とする請求項３又は４に記載の撮像素子。
【請求項６】
前記第１読み出し回路は、前記光電変換部に生じた前記信号電荷が前記読み出しノードに転送され蓄積される蓄積期間に第１読み出しを行い、
前記第２読み出し回路は、前記第１読み出しが終了した後に第２読み出しを行う
ことを特徴とする請求項３から５のいずれか１項に記載の撮像素子。
【請求項７】
前記画素は、前記光電変換部と前記読み出しノードとの間に第１スイッチを有し、
前記第１スイッチは、前記第１読み出しが行われている間は導通状態とされ、前記第２読み出しが行われている間は非導通状態とされる
ことを特徴とする請求項６記載の撮像素子。
【請求項８】
前記第１スイッチは、転送トランジスタであり、
前記転送トランジスタの転送制御電圧は、
前記第１読み出しが行われている間は第１電圧とされ、
前記第２読み出しが行われている間は第２電圧とされ、
前記第２読み出しの後に第３電圧とされて前記転送トランジスタは導通状態となり、前記光電変換部の前記信号電荷が前記読み出しノードに転送された後に前記第２電圧とされて前記転送トランジスタは非導通状態となり、
前記第２電圧＜前記第１電圧＜前記第３電圧の関係にあり、
前記転送トランジスタの転送制御電圧が前記第３電圧とされた後に、前記第２読み出し回路による第３読み出しが行われる
ことを特徴とする請求項７に記載の撮像素子。
【請求項９】
前記参照信号は、時間の経過に応じて大きさが変化するランプ信号であり、前記第３読み出しにおける最大振幅が、前記第２読み出しにおける最大振幅以上である
ことを特徴とする請求項８に記載の撮像素子。
【請求項１０】
前記画素は、前記第１読み出し回路と前記読み出しノードとの間に第２スイッチを有し、
前記第２スイッチは、前記第１読み出し又は前記第２読み出しが行われている間は導通状態とされ、前記第３読み出しが行われている間は非導通状態とされる
ことを特徴とする請求項８又は９に記載の撮像素子。
【請求項１１】
前記第１読み出しによる読み出し結果ＡＤ１、前記第２読み出しによる読み出し結果ＡＤ２、及び、前記閾値電圧の前記第２読み出し回路による読み出し結果ＡＤ１Ｕを用いて、下式によりＡＤ変換値ＡＤを算出する信号処理部を更に備える
ＡＤ＝ＡＤ１×ＡＤ１Ｕ＋ＡＤ２
ことを特徴とする請求項６又は７に記載の撮像素子。
【請求項１２】
前記第１読み出しによる読み出し結果ＡＤ１、前記第２読み出しによる読み出し結果ＡＤ２、前記第３読み出しによる読み出し結果ＡＤ３、及び、前記閾値電圧の前記第２読み出し回路による読み出し結果ＡＤ１Ｕを用いて、下式によりＡＤ変換値ＡＤを算出する信号処理部を更に備える
ＡＤ＝ＡＤ１×ＡＤ１Ｕ＋ＡＤ２＋ＡＤ３
ことを特徴とする請求項８又は９に記載の撮像素子。
【請求項１３】
前記第２スイッチが導通状態のときの前記読み出しノードの浮遊容量Ｃｈ、前記第２スイッチが非導通状態のときの前記読み出しノードの浮遊容量Ｃｌ、前記第１読み出しによる読み出し結果ＡＤ１、前記第２読み出しによる読み出し結果ＡＤ２、前記第３読み出しによる読み出し結果ＡＤ３、及び、前記閾値電圧の前記第２読み出し回路による読み出し結果ＡＤ１Ｕを用いて、下式によりＡＤ変換値ＡＤを算出する信号処理部を更に備える
ＡＤ＝ＡＤ１×ＡＤ１Ｕ×Ｃｈ／Ｃｌ＋ＡＤ２×Ｃｈ／Ｃｌ＋ＡＤ３
ことを特徴とする請求項１０に記載の撮像素子。
【請求項１４】
前記蓄積期間の長さＴａｃｃ、前記蓄積期間における１回当りのリセット期間の長さＴｒｅｓを用いて、前記第１読み出しによる読み出し結果ＡＤ１を、下式により補正する
ＡＤ１´＝ＡＤ１×Ｔａｃｃ／（Ｔａｃｃ−Ｔｒｅｓ×ＡＤ１）
ことを特徴とする請求項６から１３のいずれか１項に記載の撮像素子。
【請求項１５】
前記読み出しノードに接続された読み出しトランジスタが、前記第１読み出し回路と前記第２読み出し回路とで共用されている
ことを特徴とする請求項１から１４のいずれか１項に記載の撮像素子。
【請求項１６】
複数の半導体基板が積層された構成を有し、
前記光電変換部及び前記読み出しノードが、受光面からみて最上層の前記半導体基板に形成され、
前記第１読み出し回路が、前記最上層以外の前記半導体基板に形成されている
ことを特徴とする請求項１から１５のいずれか１項に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子におけるＡＤ変換の階調性向上技術に関する。
【背景技術】
【０００２】
フォトダイオードを含む画素を複数有する撮像素子において、それぞれの画素にＡＤ（Analog-to-Digital）変換回路が設けられた構成が、例えば非特許文献１に開示されている。非特許文献１に記載のＡＤ変換回路では、フォトダイオードに生じた信号電荷による電圧がインバータの閾値電圧を超えたときに、インバータの出力電圧が反転すると同時に、フォトダイオードの信号電荷がリセットされる。従って、インバータの出力電圧が反転した回数をカウントすることで、入射光量に応じた信号のＡＤ変換値を得ることができる。このような構成によれば、画素の蓄積容量を超える信号電荷に基づく信号をＡＤ変換できるため、高輝度な被写体を撮影することができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】後藤正英、外８名、「画素並列信号処理３次元構造ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、２０１５年３月、Ｖｏｌ．３９、Ｎｏ．１６、ｐｐ．５−８
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１に記載のＡＤ変換回路では、例えば被写体が低輝度である場合に、フォトダイオードに生じた信号電荷による電圧が所定の蓄積期間内にインバータの閾値電圧に達しないことがある。この場合、被写体に対する低輝度側の階調性が大きく低下してしまう。そこで本発明は、低輝度における階調性が向上された撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る撮像素子は、受光した光を光電変換する光電変換部、光電変換部に生じた信号電荷が蓄積される読み出しノード、及び、読み出しノードに蓄積された信号電荷に基づく信号をデジタル信号に変換するアナログデジタル変換を行う第１読み出し回路、を有する複数の画素と、信号電荷に基づく信号であって、第１読み出し回路によるアナログデジタル変換の分解能よりも小さい振幅の信号を読み出す第２読み出し回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、低輝度における階調性が向上された撮像素子を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る撮像素子の構成を示す概略図である。
【図２】第１実施形態に係る撮像素子における画素及び第２読み出し回路の構成を示す概略図である。
【図３】第１実施形態に係る撮像素子の制御方法を示すタイミングチャートである。
【図４】第２実施形態に係る撮像素子における画素及び第２読み出し回路の構成を示す概略図である。
【図５】第２実施形態に係る撮像素子の制御方法を示すタイミングチャートである。
【図６】第３実施形態に係る撮像素子における画素及び第２読み出し回路の構成を示す概略図である。
【図７】第３実施形態に係る撮像素子の制御方法を示すタイミングチャートである。
【図８】第４実施形態に係る撮像素子における画素及び第２読み出し回路の構成を示す概略図である。
【図９】第４実施形態に係る撮像素子の制御方法を示すタイミングチャートである。
【図１０】第５実施形態に係る撮像素子の構成を示す概略図である。
【発明を実施するための形態】
【０００８】
（第１実施形態）
図１は、第１実施形態に係る撮像素子の構成を示す概略図である。本実施形態の撮像素子は、画素アレイ１０１、垂直走査回路１０２、第２読み出し回路１０３、参照信号生成回路１０４、及びクロック生成回路１０５を備えて構成される。
【０００９】
画素アレイ１０１には、複数の画素１００が行列状に配置されている。複数の画素１００は、垂直走査回路１０２から出力される制御信号により駆動されて撮像動作を行う。画素１００は、画素アレイ１０１の列毎に設けられたアナログ出力線ＶＡＬを介してアナログ信号を出力する。また、各画素１００は後述するように第１読み出し回路を有しており、画素アレイ１０１の列毎に設けられたデジタル出力線ＶＤＬを介してデジタル信号を出力する。なお、アナログ出力線ＶＡＬ及びデジタル出力線ＶＤＬは、必ずしも画素アレイ１０１の列毎に設けられている必要はなく、例えば、複数の画素１００毎に共通に設けられていてもよい。
【００１０】
第２読み出し回路１０３は、アナログ出力線ＶＡＬに出力されるアナログ信号を読み出す。参照信号生成回路１０４は、第２読み出し回路１０３がＡＤ変換を行う際に参照する参照信号ＶＲＡＭＰを供給する。クロック生成回路１０５は、クロック信号ＣＬＫを第２読み出し回路１０３に供給する。信号処理部１０６は、画素１００からデジタル出力線ＶＤＬを介して出力されるデジタル信号と、第２読み出し回路１０３から出力されるデジタル信号とに基づいて、最終的なＡＤ変換値を求める。
【００１１】
図２は、第１実施形態に係る撮像素子における画素１００、及び第２読み出し回路１０３の構成を示す概略図である。本実施形態の画素１００は、光電変換部ＰＤ、第１スイッチＳ１、読み出しトランジスタＭ２、選択トランジスタＭ３、リセットトランジスタＭ４、否定論理和ゲートＮＯＲ、及び第１読み出し回路２０１を有して構成される。制御信号ＳＷ、ＳＥＬ、ＲＥＳは、垂直走査回路１０２から出力され、それぞれ、同一行の各画素１００内の第１スイッチＳ１、選択トランジスタＭ３、否定論理和ゲートＮＯＲに接続される。
【００１２】
光電変換部ＰＤは、受光した光を光電変換する。光電変換部ＰＤに生じた信号電荷は、読み出しノードＦＤに転送される。ここで、読み出しノードＦＤとは、光電変換部ＰＤ、読み出しトランジスタＭ２、及び第１読み出し回路２０１の３つの素子の接続点に形成される浮遊容量（Floating Diffusion）領域のことをいう。図２に示す本実施形態の画素１００では、光電変換部ＰＤと読み出しノードＦＤとの間に第１スイッチＳ１が更に設けられている。第１スイッチＳ１が導通状態のときは、光電変換部ＰＤに生じた信号電荷が読み出しノードＦＤに転送されて蓄積されるが、第１スイッチＳ１が非導通状態のときは、光電変換部ＰＤに生じた信号電荷は光電変換部ＰＤに蓄積される。
【００１３】
読み出しトランジスタＭ２は、読み出しノードＦＤに転送された信号電荷に基づく信号を増幅する。選択トランジスタＭ３は、制御信号ＳＥＬにより制御され、読み出しトランジスタＭ２の出力端子とアナログ出力線ＶＡＬとの間の接続を切り替える。リセットトランジスタＭ４は、読み出しノードＦＤに転送された信号電荷をリセットする。
【００１４】
第１読み出し回路２０１は、トランジスタＭ５及びトランジスタＭ６から成るソース接地アンプと、第１カウンタ２０２とを有して構成される。ソース接地アンプにはカレントミラー回路２０３が接続される。カレントミラー回路２０３は、図２に示すように、同一行の画素１００に共通に接続されてもよいし、或いは全ての画素１００に共通に接続されてもよい。
【００１５】
ソース接地アンプは、読み出しノードＦＤに転送され蓄積された信号電荷に基づく信号が所定の閾値を超えたときに出力を反転させる。第１カウンタ２０２は、ソース接地アンプの出力が反転した回数を計数する。第１読み出し回路２０１は、第１比較回路の出力が反転すると、リセットトランジスタＭ４を用いて読み出しノードＦＤの信号電荷をリセットする。第１カウンタ２０２が計数したカウンタ値は、デジタル出力線ＶＤＬを介して出力される。
【００１６】
第２読み出し回路１０３は、電流源２１１、第２比較回路２１２、及び第２カウンタ２１３を有して構成される。第２読み出し回路１０３は、読み出しノードＦＤに転送され蓄積された信号電荷に基づく信号を、画素１００の読み出しトランジスタＭ２及び選択トランジスタＭ３を介して読み出す。画素１００の読み出しトランジスタＭ２及び選択トランジスタＭ３は、電流源２１１と共にカレントミラー回路を構成している。このため、以後の説明においては、読み出しトランジスタＭ２及び選択トランジスタＭ３を、第２読み出し回路１０３の構成の一部とする場合もある。第２比較回路２１２は、アナログ出力線ＶＡＬに出力された信号と参照信号ＶＲＡＭＰの大小を比較する。第２カウンタ２１３は、第２比較回路２１２からの出力が反転するまでの期間の長さを、クロック信号ＣＬＫを計数して計測する。
【００１７】
図３は、第１実施形態に係る撮像素子の制御方法を示すタイミングチャートである。本実施形態の撮像素子は、垂直走査回路１０２から出力される制御信号ＲＥＳ、ＳＷ、ＳＥＬにより制御される。時刻ｔ０において、制御信号ＲＥＳ及び制御信号ＳＷをＨｉとすることで、リセットトランジスタＭ４及び第１スイッチＳ１が導通状態となり、読み出しノードＦＤ及び光電変換部ＰＤの信号電荷がリセットされる。これにより、トランジスタＭ５のゲート―ドレイン間電圧が０Ｖとなる。トランジスタＭ５には電流が流れず、トランジスタＭ５と第１カウンタ２０２との間のノードＡの電圧は、ほぼ０Ｖとなる。
【００１８】
時刻ｔ１において、制御信号ＲＥＳをＬｏとすることで、光電変換部ＰＤにより光電変換された信号電荷の蓄積が開始する。光電変換部ＰＤに生じた信号電荷は、第１スイッチＳ１が導通状態であるため、光電変換部ＰＤに蓄積されると同時に読み出しノードＦＤへ転送される。読み出しノードＦＤに転送され蓄積された電荷量が増加するに従って、読み出しノードＦＤの電圧は下がっていく。読み出しノードＦＤの電圧の時間変化の傾きは、信号電荷量の増加速度と読み出しノードＦＤの浮遊容量によって決まる。画素１００の受光量が大きいほど、読み出しノードＦＤの電圧の時間変化の傾きは急峻になる。そして、読み出しノードＦＤの電圧が低下するに従って、トランジスタＭ５がノードＡに流す電流が増加する。
【００１９】
ノードＡに流れる電流がトランジスタＭ６の流せる電流量付近にまで増加すると、ノードＡの電圧が上昇する。この結果、ノードＡの電圧が否定論理和ゲートＮＯＲの閾値を超えて、リセットトランジスタＭ４によって読み出しノードＦＤの信号電荷がリセットされる。同時に、ノードＡの電圧の立ち上がり又は立下りのエッジをカウントする第１カウンタ２０２のカウント値が「０」から「１」に変化する。
【００２０】
ここで、トランジスタＭ６に流せる電流量は、カレントミラー回路２０３の電流源により決定される。従って、カレントミラー回路２０３の電流源の電流量を変えることにより、読み出しノードＦＤがリセットされる閾値電圧Ｖｔｈを所望の値に設定できる。このように、トランジスタＭ５及びトランジスタＭ６から成るソース接地アンプは、読み出しノードＦＤに蓄積された信号電荷に基づく信号と閾値電圧Ｖｔｈとを比較する比較回路（以下「第１比較回路」という）として動作する。
【００２１】
第１比較回路は、読み出しノードＦＤの信号電荷に基づく信号が所定の閾値電圧を超えたときに出力を反転させると同時に、読み出しノードＦＤの信号電荷をリセットする。これによりノードＡの電圧が下がると、リセットトランジスタＭ４が非導通状態となり、光電変換部ＰＤでの信号電荷の蓄積が再開される。この際、図２に示す否定論理和ゲートＮＯＲは、読み出しノードに蓄積された信号電荷をリセットトランジスタＭ４を用いてリセットするリセット部として機能する。なお、図２では、否定論理和ゲートＮＯＲが第１読み出し回路２０１に含まれない構成としたが、第１読み出し回路２０１が否定論理和ゲートＮＯＲを含む構成としてもよい。また、更に、第１読み出し回路２０１がリセットトランジスタＭ４を含む構成としてもよい。
【００２２】
予め定めた長さの蓄積期間ｔ１〜ｔ２において、読み出しノードＦＤがリセットされた回数を第１カウンタ２０２を用いて計数することで、蓄積期間ｔ１〜ｔ２に蓄積された信号電荷に基づく信号がＡＤ変換される。ＡＤ変換された値は、第１カウンタ２０２に保持される。続いて、時刻ｔ２において、制御信号ＳＷをＬｏとすることで、第１スイッチＳ１が非導通状態となる。
【００２３】
この結果、読み出しノードＦＤには、時刻ｔ２における信号電荷が保持される一方で、時刻ｔ２以降に光電変換部ＰＤに生じた電荷は、読み出しノードＦＤへは転送されず光電変換部ＰＤに蓄積される。時刻ｔ２において、第１読み出し回路２０１によりＡＤ変換されずに読み出しノードＦＤに保持されている電荷は、第１読み出し回路２０１によるＡＤ変換の分解能未満の信号成分である。
【００２４】
このように、第１読み出し回路２０１は、光電変換部ＰＤに生じた信号電荷が読み出しノードＦＤに転送され蓄積されている蓄積期間ｔ１〜ｔ２において、ＡＤ変換を行う。以後の説明では、この第１読み出し回路２０１によるＡＤ変換を第１ＡＤ変換と呼び、第１ＡＤ変換による読み出し結果をＡＤ１と呼ぶ。例えば図３では、ＡＤ１＝２である。蓄積期間ｔ１〜ｔ２における第１ＡＤ変換の動作は、画素アレイ１０１の全画素同時、或いは行順次で行われるが、以降説明する時刻ｔ２以降の動作は行順次で行われる。
【００２５】
時刻ｔ２の後に、制御信号ＳＥＬをＨｉとすることで、選択トランジスタＭ３が導通状態となり、読み出しノードＦＤに保持された信号電荷に基づく信号が、読み出しトランジスタＭ２によってアナログ出力線ＶＡＬを介して出力される。時刻ｔ３において、参照信号ＶＲＡＭＰの大きさが一定の傾きで時間変化を開始する。同時に、クロック信号ＣＬＫが第２カウンタ２１３に入力され、第２カウンタ２１３がクロックエッジ数のカウントを開始する。
【００２６】
期間ｔ３〜ｔ４において、参照信号ＶＲＡＭＰの電圧が、アナログ出力線ＶＡＬに出力された信号の電圧よりも小さくなると、第２比較回路２１２の出力が反転し、第２カウンタ２１３のカウント動作が停止する。この結果、第２カウンタ２１３には、第２比較回路２１２の出力が反転した時のカウント値が保持される。なお、参照信号ＶＲＡＭＰは、所定の傾きで大きさが時間変化するランプ信号に限定されず、時間の経過に応じて大きさが変化する信号であればよい。
【００２７】
このように、第２読み出し回路１０３は、読み出しノードＦＤに保持されている第１読み出し回路２０１によるＡＤ変換の分解能未満の信号成分を、期間ｔ３〜ｔ４においてＡＤ変換する。以後の説明では、この期間ｔ３〜ｔ４における第２読み出し回路１０３によるＡＤ変換を第２ＡＤ（Ｓ）変換と呼び、第２ＡＤ（Ｓ）変換による読み出し結果をＡＤ２（Ｓ）と呼ぶ。
【００２８】
続いて、時刻ｔ４において、第２ＡＤ（Ｓ）変換が終了すると、期間ｔ４〜ｔ５内において、制御信号ＲＥＳを一旦Ｈｉとした後にＬｏに戻し、読み出しノードＦＤの信号電荷をリセットする。その後、期間ｔ５〜ｔ６において、読み出しノードＦＤのリセットレベルを、第２ＡＤ（Ｓ）変換と同様にして、第２読み出し回路１０３によりＡＤ変換する。この期間ｔ５〜ｔ６における第２読み出し回路１０３によるＡＤ変換を第２ＡＤ（Ｎ）変換と呼び、第２ＡＤ（Ｎ）変換による読み出し結果をＡＤ２（Ｎ）と呼ぶ。
【００２９】
ＡＤ２（Ｓ）からＡＤ２（Ｎ）を減算することで、読み出しノードＦＤに保持された第１読み出し回路２０１の分解能未満の信号成分のＡＤ変換値が得られる。期間ｔ３〜ｔ６における第２読み出し回路１０３によるＡＤ変換を第２ＡＤ変換と呼び、第２ＡＤ変換による読み出し結果をＡＤ２と呼ぶ。
【００３０】
第２ＡＤ（Ｓ）変換期間ｔ３〜ｔ４の参照信号ＶＲＡＭＰの最大振幅（最大値と最小値の差）は、第１読み出し回路２０１による第１ＡＤ変換の分解能未満の範囲をカバーできるように、閾値電圧以上であることが望ましい。第２ＡＤ（Ｎ）変換期間ｔ５〜ｔ６の参照信号ＶＲＡＭＰの最大振幅は、第２ＡＤ（Ｓ）変換期間ｔ３〜ｔ４の参照信号ＶＲＡＭＰの最大振幅より小さくてもよい。
【００３１】
第１ＡＤ変換により得られた読み出し結果ＡＤ１、及び第２ＡＤ変換により得られた読み出し結果ＡＤ２は、後段の信号処理部１０６に送られる。信号処理部１０６は、第１読み出し回路２０１の出力及び第２読み出し回路１０３からの出力値に基づいて、最終的なＡＤ変換値ＡＤを下式（１）により算出する。ここで、閾値電圧Ｖｔｈに相当する電圧を第２読み出し回路１０３によりＡＤ変換した場合の読み出し結果ＡＤ１Ｕを用いた。
ＡＤ＝ＡＤ１×ＡＤ１Ｕ＋ＡＤ２    （１）
【００３２】
ところで、図３に示すように、蓄積期間ｔ１〜ｔ２中は、読み出しノードＦＤが複数回に渡って、一定の期間リセット状態となる。このリセット期間中は、本来蓄積されるはずの信号電荷の一部がリセットトランジスタＭ４を介して排出される。従って第１ＡＤ変換による読み出し結果ＡＤ１は、読み出しノードＦＤがリセット状態である期間Ｔｒｅｓに排出される信号電荷の分だけ小さくなっている。この誤差を補正するためには、第１ＡＤ変換による読み出し結果ＡＤ１を、例えば下式（２）のように、信号処理部１０６で補正するとよい。ここで、第１ＡＤ変換による読み出し結果ＡＤ１の補正値をＡＤ１´とし、蓄積期間Ｔａｃｃにおける１回当りのリセット期間の長さをＴｒｅｓとした。
ＡＤ１´＝ＡＤ１×Ｔａｃｃ／（Ｔａｃｃ−Ｔｒｅｓ×ＡＤ１）    （２）
【００３３】
以上説明したように、本実施形態の撮像素子は、読み出しノードに蓄積された信号電荷に基づく信号をＡＤ変換する第１読み出し回路を画素の内部に備えている。また、信号電荷に基づく信号であって、第１読み出し回路によるアナログデジタル変換の分解能よりも小さい振幅の信号を読み出す第２読み出し回路を画素の外部に備えている。このような構成により、第１読み出し回路の分解能未満の信号成分を、第２読み出し回路によって読み出すことができるため、低輝度の被写体に対する階調性が向上された撮像素子を提供することができる。
【００３４】
なお、第１読み出し回路２０１は、図２に示した構成に限らず、例えば非特許文献１の例えば図３に示されたような複数のインバータを組み合わせた構成等であってもよい。また、第２読み出し回路１０３は、図１に示した参照信号生成回路１０４、クロック生成回路１０５と共にスロープ型ＡＤ変換を前提とした回路構成以外にも、逐次比較型ＡＤ変換や巡回型ＡＤ変換等、その他のＡＤ変換方法を前提とした構成であってもよい。
【００３５】
また、第２読み出し回路１０３は、必ずしも信号電荷に基づく信号をＡＤ変換する必要はなく、代わりに、信号処理部１０６が、第２読み出し回路１０３からの出力値に基づいてＡＤ変換する構成であってもよい。第２読み出し回路１０３は、デジタル又はアナログのいずれの値を出力する場合であっても、画素１００から信号を読み出す分解能が第１読み出し回路よりも小さくなっていればよい。信号処理部１０６は、撮像素子の内部に設けられていてもよいし撮像素子の外部に設けられていてもよい。また、第１スイッチＳ１の代わりに、制御信号ＳＷと同じタイミングで開閉を行う機械的なシャッタを、撮像素子の外部に備える構成であってもよい。
【００３６】
（第２実施形態）
図４は、第２実施形態に係る撮像素子における画素１００ｂ及び第２読み出し回路１０３の構成を示す概略図である。図４に示す本実施形態の撮像素子は、第１スイッチＳ１の代わりに、光電変換部ＰＤで蓄積される電荷を読み出しノードＦＤへ転送する転送トランジスタＭ１を有している点が、図２に示す第１実施形態の撮像素子と異なっている。転送トランジスタＭ１は、光電変換部ＰＤと読み出しノードＦＤとの間に設けられ、垂直走査回路１０２から出力される制御信号ＴＸによって制御される。その他の構成については、第１実施形態と概ね同じである。以下では、主に第１実施形態と異なる構成について説明する。
【００３７】
図５は、第２実施形態に係る撮像素子の制御方法を示すタイミングチャートである。本実施形態の撮像素子は、垂直走査回路１０２から出力される制御信号ＲＥＳ、ＴＸ、ＳＥＬにより制御される。時刻ｔ１０において、制御信号ＲＥＳ及び制御信号ＴＸをＨｉとすることで、リセットトランジスタＭ４及び転送トランジスタＭ１が導通状態となり、読み出しノードＦＤ及び光電変換部ＰＤの信号電荷がリセットされる。この結果、トランジスタＭ５のゲート―ドレイン間電圧が０Ｖとなる。トランジスタＭ５には電流が流れず、トランジスタＭ５と第１カウンタ２０２との間のノードＡの電圧は、ほぼ０Ｖとなる。
【００３８】
時刻ｔ１１において、制御信号ＲＥＳをＬｏとすると共に、制御信号ＴＸをＬｏとＨｉの間の所定の中間電圧とする。転送トランジスタＭ１のチャネルのポテンシャルは制御信号ＴＸの中間電圧で決まるため、このポテンシャルを超える信号電荷が光電変換部ＰＤに蓄積されると、光電変換部ＰＤから読み出しノードＦＤへ蓄積電荷がオーバーフローする。このように、蓄積期間ｔ１１〜ｔ１２において、転送トランジスタＭ１の転送制御電圧を中間電圧とすることで、オーバーフローにより読み出しノードＦＤに信号電荷が転送され、蓄積された電荷量が増加するに従って、読み出しノードＦＤの電圧は下がっていく。
【００３９】
続いて、時刻ｔ１２において制御信号ＴＸをＬｏとすることで、第１読み出し回路２０１による第１ＡＤ変換が終了する。以降、時刻ｔ１６までの第２読み出し回路１０３による第２ＡＤ変換の動作は、図３の時刻ｔ６までの動作と同様のため、説明を省略する。
【００４０】
第２読み出し回路１０３による第２ＡＤ変換が終了した後、期間ｔ１６〜ｔ１７内において、制御信号ＴＸを一旦Ｈｉとした後にＬｏに戻すことで、光電変換部ＰＤに蓄積された信号電荷が、読み出しノードＦＤへ完全に転送される。期間ｔ１７〜ｔ１８において、アナログ出力線ＶＡＬに出力された信号の電圧と参照信号ＶＲＡＭＰの電圧を第２比較回路２１２で比較することで、第１実施形態と同様にして、第２読み出し回路１０３による第３ＡＤ（Ｓ）変換が行われる。これにより、第３ＡＤ（Ｓ）変換による読み出し結果ＡＤ３（Ｓ）が得られる。
【００４１】
このように、本実施形態では、制御信号ＴＸがＬｏとされてからＨｉとされるまでの期間ｔ１２〜ｔ１４において光電変換部ＰＤに更に蓄積された信号電荷に基づく信号成分をＡＤ変換することが可能となる。第３ＡＤ（Ｓ）変換期間ｔ１７〜ｔ１８の参照信号ＶＲＡＭＰの最大振幅（最大値と最小値の差）は、第２ＡＤ（Ｓ）変換期間ｔ１５〜ｔ１６の参照信号ＶＲＡＭＰの最大振幅以上であることが望ましい。
【００４２】
第１実施形態と同様に、ＡＤ２（Ｓ）からＡＤ２（Ｎ）を減算することで第２ＡＤ変換による読み出し結果ＡＤ２を得る。また、ＡＤ３（Ｓ）からＡＤ２（Ｎ）を減算することで第３ＡＤ変換による読み出し結果ＡＤ３を得る。ＡＤ２（Ｎ）とＡＤ３（Ｓ）とは相関関係があり、両者の減算は相関二重サンプリング（ＣＤＳ）処理となるため、読み出し結果ＡＤ３には読み出しノードＦＤで生じるｋＴＣノイズは含まれず、読み出し結果ＡＤ３は読み出し結果ＡＤ２よりも低ノイズとなる。特に、蓄積期間ｔ１１〜ｔ１２中に光電変換部ＰＤから読み出しノードＦＤへ電荷がオーバーフローせず、光ショットノイズも上記ｋＴＣノイズと比較して十分に大きくない低〜中輝度以下の光量条件において、優れた画質改善の効果が得られる。
【００４３】
第１ＡＤ変換〜第３ＡＤ変換により得られた読み出し結果ＡＤ１〜ＡＤ３は、後段の信号処理部１０６に送られる。信号処理部１０６は、最終的なＡＤ変換値ＡＤを下式（３）により算出する。
ＡＤ＝ＡＤ１×ＡＤ１Ｕ＋ＡＤ２＋ＡＤ３    （３）
【００４４】
以上説明したように、本実施形態の画素は、光電変換部と読み出しノードとの間に転送トランジスタを有している。そして、第２読み出し回路は、第２ＡＤ変換が終了した後に、光電変換部から読み出しノードへ転送された電荷に基づく信号に対して第３ＡＤ変換を行う。これにより、第１の実施形態と比較して特に低〜中輝度以下の条件における画質を改善することができる。
【００４５】
なお、第１ＡＤ変換が行われている間の転送トランジスタの転送制御電圧は、第２ＡＤ変換が行われている間の第２電圧（Ｌｏ）と、第３ＡＤ変換が行われている間の第３電圧（Ｈｉ）の間の中間電圧であればよい。すなわち、第１ＡＤ変換が行われている蓄積期間ｔ１１〜ｔ１２における転送トランジスタの第１電圧は、下式（４）を満たす中間電圧となっていればよい。
第２電圧  ＜  第１電圧  ＜  第３電圧    （４）
【００４６】
（第３実施形態）
図６は、第３実施形態に係る撮像素子における画素１００ｃ及び第２読み出し回路１０３の構成を示す概略図である。図６に示す本実施形態の撮像素子は、第１読み出し回路２０１と読み出しノードＦＤとの間に第２スイッチＳ２を有している点が、図４に示す第２実施形態の撮像素子と異なっている。第２スイッチＳ２は、垂直走査回路１０２から出力される制御信号ＥＮによって制御される。その他の構成については、第２実施形態と概ね同じである。以下では、主に第２実施形態と異なる構成について説明する。
【００４７】
図７は、第３実施形態に係る撮像素子の制御方法を示すタイミングチャートである。本実施形態の撮像素子は、垂直走査回路１０２から出力される制御信号ＲＥＳ、ＴＸ、ＥＮ、ＳＥＬにより制御される。図７に示す期間ｔ２０〜ｔ２６においては、制御信号ＥＮがＨｉであり、第２スイッチＳ２が導通状態となっている。すなわち、期間ｔ２０〜ｔ２６における撮像素子の回路及び動作は、第２実施形態と同じであるため説明を省略する。
【００４８】
第２読み出し回路１０３による第２ＡＤ変換が終了した後、期間ｔ２６〜ｔ２７内において、制御信号ＥＮをＬｏとすることで、第２スイッチＳ２が非導通状態となる。これにより、読み出しトランジスタＭ２側の読み出しノードＦＤの浮遊容量が小さくなると共に、読み出しノードＦＤの電圧がチャージインジェクション等の影響で変動する。
【００４９】
期間ｔ２７〜ｔ２８において、読み出しノードＦＤの変動後の電圧値を第２のリセットレベルとして、第２ＡＤ変換（Ｎ）と同様にして、第２読み出し回路１０３による第３ＡＤ変換（Ｎ）を行う。次に、期間ｔ２８〜ｔ２９内において、制御信号ＴＸを一旦Ｈｉとした後にＬｏに戻し、光電変換部ＰＤに蓄積された電荷を読み出しノードＦＤへ転送する。
【００５０】
その後、第２実施形態と同様にして、第２読み出し回路１０３による第３ＡＤ変換（Ｓ）を行う。そして、第３ＡＤ変換（Ｓ）による読み出し結果ＡＤ３（Ｓ）から、第３ＡＤ変換（Ｎ）による読み出し結果ＡＤ３（Ｎ）を減算することで、第３ＡＤ変換の読み出し結果ＡＤ３を得る。ＡＤ３（Ｎ）とＡＤ３（Ｓ）は相関関係にあるため、ＣＤＳ処理がなされるのは第２実施形態と同様である。
【００５１】
このように、第２読み出し回路１０３による第３ＡＤ変換が行われている間は、第２スイッチＳ２を非導通状態とすることで、読み出しノードＦＤの浮遊容量が小さくなり、読み出しノードＦＤ上での電荷から電圧への変換ゲインがより大きくなる。すなわち、光電変換部ＰＤから転送された信号電荷に基づく信号の読み出しにおける、読み出しノードＦＤでの入力換算ノイズが小さくなる。これにより、第２実施形態と比較して、特に低〜中輝度以下の光量条件において画質がより改善される。
【００５２】
第１ＡＤ変換〜第３ＡＤ変換により得られた読み出し結果ＡＤ１〜ＡＤ３は、後段の信号処理部１０６に送られる。信号処理部１０６は、最終的なＡＤ変換値ＡＤを下式（５）により算出する。ここで、第２スイッチＳ２が導通状態のときの読み出しノードＦＤの浮遊容量Ｃｈとし、第２スイッチＳ２が非導通状態のときの読み出しノードＦＤの浮遊容量Ｃｌとした。
ＡＤ＝ＡＤ１×ＡＤ１Ｕ×Ｃｈ／Ｃｌ＋ＡＤ２×Ｃｈ／Ｃｌ＋ＡＤ３    （５）
【００５３】
以上説明したように、本実施形態の画素は、第１読み出し回路と読み出しノードとの間に第２スイッチを有している。そして、第３ＡＤ変換が行われている間は、第２スイッチを非導通状態にして、読み出しノードＦＤの浮遊容量を軽くしている。これにより、第２の実施形態と比較して、特に低〜中輝度以下の条件における画質を改善することができる。
【００５４】
（第４実施形態）
図８は、第４実施形態に係る撮像素子における画素１００ｄ及び第２読み出し回路１０３の構成を示す概略図である。図８に示す本実施形態の撮像素子は、第１読み出し回路２０１と第２読み出し回路１０３で読み出しトランジスタＭ２が共用されている点が、図４に示す第２実施形態の撮像素子と異なっている。その他の構成については、第２実施形態と概ね同じである。以下では、主に第２実施形態と異なる構成について説明する。
【００５５】
図８に示す画素１００ｄは、光電変換部ＰＤ、転送トランジスタＭ１、読み出しトランジスタＭ２、選択トランジスタＭ３、リセットトランジスタＭ４ｄ、論理和ゲートＯＲ、及び第１読み出し回路２０１ｄを有している。また、第１読み出し回路２０１ｄは、選択トランジスタＭ９、トランジスタＭ１０〜Ｍ１２、及び電流源ＩＳ１、ＩＳ２、及び第１カウンタ２０２を有している。
【００５６】
選択トランジスタＭ９は、制御信号ＳＥＬの反転信号である制御信号ＳＥＬＢによって導通／非導通が制御される。本実施形態では、読み出しトランジスタＭ２、トランジスタＭ１０〜Ｍ１２、及び電流源ＩＳ１、ＩＳ２から成る構成が、差動対型の第１比較回路として動作する。この第１比較回路は基準電圧ＶＲＥＦと読み出しノードＦＤの電圧の大小関係を比較し、大小関係が逆転すると出力ノードＢの電圧を反転させる。同時に、第１比較回路は、リセットトランジスタＭ４ｄを用いて読み出しノードＦＤに蓄積された電荷をリセットする。上述の実施形態における閾値電圧Ｖｔｈに相当する値は、基準電圧ＶＲＥＦにより制御される。読み出しトランジスタＭ２、選択トランジスタＭ３を介して第２読み出し回路１０３に読み出す構成は、これまでの実施形態と同様である。
【００５７】
図９は、第４実施形態に係る撮像素子の制御方法を示すタイミングチャートである。本実施形態の撮像素子は、垂直走査回路１０２から出力される制御信号ＲＥＳ、ＴＸ、ＳＥＬ、ＳＥＬＢにより制御される。図９に示す時刻ｔ４０において、制御信号ＲＥＳ及び制御信号ＴＸをＨｉとすることで、読み出しノードＦＤ及び光電変換部ＰＤの信号電荷がリセットされる。リセット終了後は、第２実施形態と同様に制御信号ＴＸが中間電圧となり蓄積が開始される。
【００５８】
蓄積期間ｔ４１〜ｔ４２において、光電変換部ＰＤから読み出しノードＦＤへ信号電荷がオーバーフローし始めると、読み出しノードＦＤの電圧が下がり始める。読み出しノードＦＤの電圧が基準電圧ＶＲＥＦ以下になると出力ノードＢが反転する。この反転結果は、論理和ゲートＯＲを介してリセットトランジスタＭ４ｄに入力され、読み出しノードＦＤがリセットされる。リセット後に出力ノードＢが初期状態に戻ると、リセットトランジスタＭ４ｄが非導通となり蓄積が再開される。以降の動作及び処理は第２実施形態と同様のため説明を省略する。
【００５９】
以上説明したように、本実施形態の画素では、読み出しトランジスタＭ２が、第１読み出し回路と第２読み出し回路で共用されている。これにより、読み出しノードＦＤに接続される素子数が少なくなり、読み出しノードＦＤの浮遊容量が小さくなるため、低〜中輝度時のノイズが低減される。従って、第２実施形態と比較して、特に低〜中輝度以下の条件における画質を改善することができる。また、第３実施形態と比較して、第３ＡＤ変換（Ｎ）の処理を省略することができるので第３ＡＤ変換を高速化することができる。
【００６０】
（第５実施形態）
図１０は、第５実施形態に係る撮像素子の構成を示す概略図である。本実施形態の撮像素子は、第１半導体基板１０００及び第２半導体基板２０００を有して構成される。上述の実施形態の画素１００の各構成要素が、第１半導体基板１０００又は第２半導体基板２０００に配置されている。実際には、第１半導体基板１０００と第２半導体基板２０００とは積層されており、不図示の画素毎の接続手段によって上下の構成が電気的に接続されている。
【００６１】
図１０に示す第１半導体基板１０００の上面を受光面とする。この場合、第１半導体基板１０００には、光電変換部ＰＤ、読み出しトランジスタＭ２、及び選択トランジスタＭ３が、少なくとも配置される。一方、第２半導体基板２０００には、第１読み出し回路２０１、２０１ｄが、少なくとも配置される。垂直走査回路１０２、第２読み出し回路１０３、参照信号生成回路１０４、クロック生成回路１０５、信号処理部１０６や、上記以外の画素内の構成要素等は、いずれかの半導体基板上にあればよい。
【００６２】
なお、半導体基板を３枚以上積層した構成であってもよい。その場合、受光面からみて最上層にある半導体基板を第１半導体基板１０００として、上述した構成要素が少なくとも配置される。中間層にある半導体基板には第２読み出し回路１０３が配置され、最下層の半導体基板には信号処理部１０６が配置される。あるいは、第２読み出し回路１０３を構成する第１カウンタ２０２も最下部の半導体基板に配置されてもよい。
【００６３】
また、上述の実施形態においては、第２読み出し回路１０３は同一列の複数画素毎に共通に接続されるものとしたが、これに限定されない。本実施形態のように複数枚の半導体基板を積層した構成の場合には、第２読み出し回路１０３は、任意の領域内の複数の画素毎に共通に接続されていてもよい。この場合、これまで行順次動作として説明してきた各動作は、各ブロック内で任意の規則に則った点順次で行われる。
【００６４】
以上説明したように、本実施形態の撮像素子は、複数の半導体基板が積層された構成を有している。そして、光電変換部及び読み出しノードが、受光面からみて最上層の半導体基板に形成され、第１読み出し回路が、最上層以外の半導体基板に形成されている。このように、画素を構成する要素を複数の半導体基板に分散して配置することで、１画素あたりの面積を小さくすることが可能となり、画素ピッチの縮小が容易となる。
【００６５】
（その他の実施形態）
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、上述の各実施形態は、組み合わせて適用することも可能である。
【符号の説明】
【００６６】
１００、１００ｂ〜ｄ  ：画素
１０２                ：垂直走査回路
２０１、２０１ｄ      ：第１読み出し回路
１０３                ：第２読み出し回路
２０２                ：第１カウンタ
２１３                ：第２カウンタ
１０００              ：第１半導体基板
２０００              ：第２半導体基板
ＦＤ                  ：読み出しノード
Ｍ２                  ：読み出しトランジスタ
Ｍ４、Ｍ４ｄ          ：リセットトランジスタ
Ｓ１                  ：第１スイッチ
Ｓ２                  ：第２スイッチ
【図１】
2018082261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018082261.tif 000009
【図８】
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【図９】
2018082261.tif 000011
【図１０】
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