(57)【要約】【課題】本明細書は、多層基板の内部にスペース効率よくコンデンサを設けた電子機器を提供する。【解決手段】多層基板２は、複数の配線層Ｌ１−Ｌ６を備えており、締結ボルト７で電子機器２０の導電性の筐体２１に締結されている。複数の配線層Ｌ１−Ｌ６に、締結ボルト７の挿通孔１３を囲むように、配線層の積層方向で交互に第１導電領域３と第２導電領域４が形成されている。第１導電領域３と第２導電領域４は積層方向で重なるように配置されている。多層基板２には、第１ビア５と第２ビア６が設けられている。第１導電領域３は第１ビア５に接している。第２導電領域４は第２ビア６に接しているとともに、第１ビア５からは絶縁されている。第１導電領域３と第２導電領域４の一方が筐体２１と導通しており他方が多層基板２の上に実装された回路のグランドと導通している。【選択図】図２
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【特許請求の範囲】
【請求項１】
多層基板を備えた電子機器であり、
前記多層基板は、複数の配線層と、隣り合う前記配線層の間に挟まれている絶縁板を備えており、
前記多層基板は、ボルトで前記電子機器の導電性の筐体に締結されており、
複数の前記配線層に、前記ボルトが挿通される挿通孔を囲むように、前記配線層の積層方向で交互に第１導電領域と第２導電領域が形成されており、
前記第１導電領域と前記第２導電領域は前記積層方向で重なっており、
前記多層基板に、当該多層基板を貫く第１ビアと第２ビアが設けられており、
前記第１導電領域は前記第１ビアに接しており、
前記第２導電領域は前記第２ビアに接しているとともに、前記第１ビアからは絶縁されており、
前記第１導電領域と前記第２導電領域の一方が前記筐体と導通しており他方が当該多層基板上に実装された回路のグランドと導通している、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、多層基板を備えた電子機器に関する。多層基板は、複数の配線層と、隣り合う配線層の間に挟まれている絶縁板を備える基板である。
【背景技術】
【０００２】
多層基板において絶縁板を挟んだ一対の配線層に互いに対向する導電領域を設け、その一対の導電領域と絶縁板でコンデンサを構成する技術が知られている。例えば、特許文献１には、表面にＩＣチップが実装された多層基板の内部に上記したコンデンサを形成する技術が開示されている。その多層基板では、配線層の積層方向からみて、ＩＣチップと接続されるハンダバンプ群と重なる領域で、絶縁板を高誘電材で作成し、その両面に導電領域を配置してコンデンサを構成する。特許文献１によると、ハンダバンプ群の直下にコンデンサを形成することで、他の配線層に形成された配線とハンダバンプとの間のインダクタンスを下げる効果があるとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８４４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板へのチップの実装密度が高まるにつれて、各配線層の配線パターンも複雑になり、コンデンサを構成する面積を確保することが難しくなってきている。本明細書が開示する技術は、多層基板とその多層基板を収容する筐体の関係に着目し、特定の機能のコンデンサを多層基板内にスペース効率良く形成した電子機器を提供する。
【課題を解決するための手段】
【０００５】
多層基板は、電子機器の筐体にボルトで締結されることが多い。ボルト締結によって多層基板が歪むと多層基板に実装されたチップが接続不良を生じるおそれがある。そのため、多層基板においてボルトの周囲には、チップ実装制限範囲が定められている。一方、電子機器では、筐体は導電性の金属で作られ、多層基板に実装される回路が発生するノイズを、筐体へ誘導することがある。即ち、多層基板に実装される回路のグランドと筐体を、電流の直流成分は通過させずに高周波成分のみを通過させるコンデンサで接続することがある。そのようなコンデンサは、Ｙコンデンサと呼ばれる。本明細書が開示する電子機器は、多層基板に定められているチップ実装制限範囲に、絶縁板を活用したＹコンデンサを形成する。
【０００６】
本明細書が開示する電子機器は、多層基板を備えた電子機器である。多層基板は、複数の配線層と、隣り合う配線層の間に挟まれている絶縁板を備えている。多層基板は、ボルト（締結ボルト）で電子機器の導電性の筐体に締結されている。複数の配線層の夫々の締結ボルト用の挿通孔の周囲には、チップ実装制限範囲が定められている。複数の配線層の夫々には、チップ実装制限範囲内で挿通孔を囲むように、第１導電領域と第２導電領域のいずれかが形成されている。第１導電領域と第２導電領域は、配線層の積層方向で交互に配置されているとともに、積層方向からみて重なるように配置されている。また、多層基板のチップ実装制限範囲内には、多層基板を貫く第１ビアと第２ビアが設けられている。第１導電領域は第１ビアに接している。第２導電領域は第２ビアに接しているとともに、第１ビアからは絶縁されている。第１導電領域と第２導電領域の一方が筐体と導通しており他方が多層基板上に実装された回路のグランドと導通している。
【０００７】
チップ実装制限範囲には他の領域に実装されているチップとチップを接続する配線パターンを形成する必要がないため、コンデンサとして利用するのに好適である。即ち、本明細書が開示する電子機器は、チップ実装制限範囲を活用してコンデンサを構成するため、多層基板のスペースを有効活用できる。また、本明細書が開示する電子機器では、チップ実装制限範囲に形成されたコンデンサをＹコンデンサとして利用する。Ｙコンデンサの一方の電極は筐体と導通させる必要があるが、チップ実装制限範囲には多層基板を筐体に固定する締結ボルトが貫通している。即ち、多層基板の最表層のチップ実装制限範囲は筐体に接することになる。多層基板の筐体側の表層はチップ実装制限範囲で筐体と接する。第１導電領域と第２導電領域のうち、多層基板の筐体側の表層に形成される導電領域は、余分な配線パターンを要せずに筐体と導通させることができる。この点も、多層基板のスペースの有効活用に寄与する。
【０００８】
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
【図面の簡単な説明】
【０００９】
【図１】実施例の電子機器の平面図である。
【図２】図１のII−II線に沿った断面図である。
【図３】奇数番目の配線層のチップ実装制限範囲の平面図である。
【図４】偶数番目の配線層のチップ実装制限範囲の平面図である。
【発明を実施するための形態】
【００１０】
図面を参照して実施例の電子機器２０を説明する。電子機器２０は、例えば、電気自動車に搭載される機器である。より具体的には、例えば、電気自動車の走行用モータに交流電力を供給するインバータである。図１に、電子機器２０の平面図を示す。図１は、上カバーを外した筐体２１を上から見た図である。電子機器２０の筐体２１は、導電性の金属（例えばアルミニウム）で作られている。筐体２１には、多層基板２が収容されている。多層基板２には、チップ２２ａ、２２ｂ、２２ｃなどで構成される回路２２が実装されている。回路２２は、例えば、インバータのスイッチング素子を制御する制御回路である。なお、回路２２は、多層基板２の表層の全体に分散配置されている多数のチップで構成されるが、図１では、３個のチップ２２ａ−２２ｃのみを描いてあり、他のチップは図示を省略してある。図１は、筐体２１の内部構造を模式的に表した図である。
【００１１】
多層基板２は、その５か所が締結ボルト７によって筐体２１に固定されている。多層基板２を締結ボルト７で固定すると、締結ボルト７の周囲で基板が歪む。歪む範囲にチップ（電子部品）を実装すると、基板の歪みのためにチップの接続不良を生じるおそれがある。それゆえ、締結ボルト７の周囲には、チップを実装しないチップ実装制限範囲ＰＬが設けられている。詳しくは後述するが、多層基板２を平面視したときに、中央の締結ボルト７のチップ実装制限範囲ＰＬ内に導電領域が設けられている。チップ実装制限範囲ＰＬは、直径が概ね５０ｍｍの円形の範囲である。導電領域は、多層基板２の各配線層に設けられており、図１に示されているのは、多層基板２の表層の配線層に形成された第１導電領域３である。
【００１２】
図２に、図１のII−II線に沿った断面を示す。図２は、図１の中央の締結ボルト７を横断する断面図である。図２は、チップ実装制限範囲ＰＬの近傍のみの断面を示している。筐体２１の底にナット８が埋め込まれており、締結ボルト７は、多層基板２を貫通している挿通孔１３に挿通され、ナット８に螺合している。締結ボルト７のボルトヘッドの下には平ワッシャ１５が取り付けられており、平ワッシャ１５と多層基板２の表層との間には、絶縁のためのゴムワッシャ１４が取り付けられている。ナット８と締結ボルト７も導電性であるため、ナット８と締結ボルト７は筐体２１と同電位となる。しかし、先に述べたように、平ワッシャ１５と多層基板２の表層との間には、絶縁性のゴムワッシャ１４が挟まれているため、筐体２１と多層基板２の表層とは絶縁されている。
【００１３】
多層基板２は、複数の配線層Ｌ１−Ｌ６を備えており、隣り合う配線層の間に絶縁板１２（１２ａ−１２ｅ）が挟まれている。なお、絶縁板１２ａ−１２ｅのいずれか１つを区別なく表すときには絶縁板１２と表記する。絶縁板１２には、例えば、ガラスエポシキ材や、絶縁材にテフロン（登録商標）が塗布された材料が使われる。配線層Ｌ１−Ｌ６は、エッチングなどで絶縁板１２の表層に形成される。なお、多層基板２の最表層の配線層Ｌ１、Ｌ６以外の配線層Ｌ２−Ｌ５は、２枚の絶縁板に挟まれているが、配線層Ｌ２−Ｌ５の各々は、隣接するどちらの絶縁板に形成されていてもよい。配線層Ｌ１−Ｌ６には、多層基板２の表層に実装されたチップ（例えば図１のチップ２２ａ−２２ｃ）同士を接続する配線パターンや、後述する導電領域が形成されている。図２（及び後述する図３、図４）では、チップ同士を接続する配線パターンは図示を省略している。
【００１４】
多層基板２のチップ実装制限範囲ＰＬには、２個の第１ビア（ビアホール）５と、２個の第２ビア（ビアホール）６が形成されている。ビア５、６は、多層基板２を貫通する円筒状の孔であり、その内面が導電性の材料（例えば銅）で被覆されている。ビア５、６は、異なる配線層の間で導通を確保するための構造である。
【００１５】
多層基板２を配線層Ｌ１−Ｌ６の積層方向（図中のＺ方向）からみたときに、各配線層Ｌ１−Ｌ６のチップ実装制限範囲ＰＬに導電領域が設けられている。「多層基板２を配線層Ｌ１−Ｌ６の積層方向からみたとき」とは、別言すれば、「多層基板２を平面視したとき」である。図２の上から奇数番目の配線層Ｌ１、Ｌ３、Ｌ５のチップ実装制限範囲ＰＬには、第１導電領域３が設けられている。図２の上から偶数番目の配線層Ｌ２、Ｌ４、Ｌ６のチップ実装制限範囲ＰＬには、第２導電領域４が設けられている。
【００１６】
図３に、配線層Ｌ３のチップ実装制限範囲ＰＬの周辺を平面視した図を示す。図３（及び後述する図４）では、理解を助けるために、配線層Ｌ３（Ｌ４）に形成された配線パターン（図３では、第１伝導領域３と連絡パターン３４、図４では、第２伝導領域４）を薄いグレーで示してある。図３に示すように、第１導電領域３は、チップ実装制限範囲ＰＬの内側で、締結ボルト７を挿通する挿通孔１３を囲む円形をなしている。また、第１導電領域３は、第１ビア５と接している。別言すれば、第１導電領域３は、第１ビア５と導通している。一方、第１導電領域３は、第２ビア６とは離隔している。第１導電領域３は第２ビア６から絶縁されている。図３（及び後述する図４）では、第１ビア５と第２ビア６の銅で被覆された部分を濃いグレーで示してある。
【００１７】
配線層Ｌ５にも、図３に示した第１導電領域３が形成されている。配線層Ｌ３と配線層Ｌ５には、回路２２のグランド電位に保持されるグランドパターン（不図示）が形成されており、第１導電領域３は、配線層Ｌ３（Ｌ５）上に形成される連結パターン３４によってグランドパターンと導通している。別言すれば、第１導電領域３は、多層基板２に実装された回路２２のグランドと導通している。なお、多層基板２の表層の配線層Ｌ１には、チップ間を接続する配線パターンが多数形成されるため、グランドパターンは形成されていない。配線層Ｌ１には、図３と同様の円形の第１導電領域３は形成されているが、図３に示す連結パターン３４は形成されていない。ただし、配線層Ｌ１の第１導電領域３は、第１ビア５によって、他の配線層Ｌ３、Ｌ５の第１導電領域３と導通している。
【００１８】
図４に、配線層Ｌ２（Ｌ４、Ｌ６）のチップ実装制限範囲ＰＬの周辺を平面視した図を示す。図４に示すように、第２導電領域４は、チップ実装制限範囲ＰＬの内側で、締結ボルト７を挿通する挿通孔１３を囲む円形をなしている。また、第２導電領域４は、第２ビア６と接している。別言すれば、第２導電領域４は、第２ビア６と導通している。一方、第２導電領域４は、第１ビア５とは離隔している。第２導電領域４は第１ビア５から絶縁されている。
【００１９】
図２−図４から理解されるように、第１導電領域３と第２導電領域４は、挿通孔１３の範囲を除き、チップ実装制限範囲ＰＬに拡がっている。従って別言すれば、第１導電領域３と第２導電領域４は、積層方向からみて（多層基板２を平面視したときに）重なるように配置されている。
【００２０】
図２に示されているように、最下層の配線層Ｌ６は、ナット８と接している。特に、配線層Ｌ６に形成されている第２導電領域４がナット８と直接に接している。一方、配線層Ｌ６の表面に露出している第１ビア５とナット８との間には、絶縁シート９が挟まれている。先に述べたように、ナット８は導電性であるため、ナット８と筐体２１は導通している。即ち、配線層Ｌ６の第２導電領域４は電子機器２０の筐体２１と導通しており、第１ビア５は筐体２１から絶縁されている。上から奇数番目の配線層Ｌ１、Ｌ３、Ｌ５に形成された第１導電領域３は、第１ビア５を介して互いに導通しているとともに、回路２２のグランドとも導通している。一方、上から偶数番目の配線層Ｌ２、Ｌ４、Ｌ６に形成された第２導電領域４は、第２ビア６を介して互いに導通しているとともに、電子機器２０の筐体２１とも導通している。そして、第２導電領域４は第１導電領域３から絶縁されている。さらに、第１導電領域３と第２導電領域４は、複数の配線層Ｌ１−Ｌ６の積層方向からみて重なるように配置されているとともに、積層方向では交互に並んでいる。
【００２１】
絶縁板１２は、所定の誘電率を有するため、絶縁板１２を挟んで対向する第１導電領域３と第２導電領域４はコンデンサを形成する。そして、コンデンサの一方の電極（第１導電領域３）は、多層基板２に実装された回路２２のグランドと導通しており、他方の電極（第２導電領域４）は筐体と導通している。即ち、絶縁板１２と第１導電領域３と第２導電領域４は、回路２２のグランドと筐体２１の間で直流成分は通さないが交流成分を通すコンデンサ３０（Ｙコンデンサ）として機能する。
【００２２】
上記したコンデンサ３０を備える電子機器２０の利点を説明する。多層基板２は、締結ボルト７で筐体２１に固定されており、多層基板２の締結ボルト７が挿通される挿通孔１３の周囲にはチップ実装制限範囲ＰＬが形成されている。チップ実装制限範囲ＰＬには、チップ（電子部品）が配置されておらず、従って、チップ実装制限範囲ＰＬにはチップとチップを電気的に接続する配線パターンを配置しないで済む。コンデンサ３０は、多層基板２のチップ実装制限範囲ＰＬに形成されている。即ち、コンデンサ３０は、配線層Ｌ１−Ｌ６のスペースを効率よく利用して形成される。また、締結ボルト７で筐体２１に固定されている多層基板２は、その筐体側の表層のチップ実装制限範囲ＰＬが筐体２１に接する。従って、多層基板２の筐体側の表層のチップ実装制限範囲ＰＬに形成された導電領域（第２導電領域４）は、配線パターンを要することなく筐体２１と導通することができる。この点も、配線層Ｌ１―Ｌ６のスペース効率を高めることに貢献する。
【００２３】
実施例で説明した電子機器の特徴と留意点を述べる。電子機器２０は多層基板２を備えており、多層基板２は複数の配線層Ｌ１−Ｌ６を備えている。多層基板２は締結ボルト７で筐体２１に固定されており、締結ボルト７の周囲にチップ実装制限範囲ＰＬが定められている。上から奇数番目の配線層Ｌ１、Ｌ３、Ｌ５のチップ実装制限範囲ＰＬに、締結ボルト７を囲むように第１導電領域３が設けられている。偶数番目の配線層Ｌ２、Ｌ４、Ｌ６のチップ実装制限範囲ＰＬに、締結ボルト７を囲むとともに第１導電領域３と重なるように第２導電領域４が設けられている。第１導電領域３は、多層基板２を貫く第１ビア５に導通している。第２導電領域４は、多層基板２を貫く第２ビア６に導通しているとともに、第１導電領域３とは絶縁されている。第１導電領域３と第２導電領域４の一方が筐体２１と導通しており他方が多層基板２の上に実装された回路２２のグランドと導通している。
【００２４】
実施例の電子機器では、上から奇数番目の配線層Ｌ１、Ｌ３、Ｌ５に形成された第１導電領域３が回路２２のグランドと導通しており、偶数番目の配線層Ｌ２、Ｌ４、Ｌ６に形成された第２導電領域４が筐体２１と導通している。逆に、上から奇数番目の配線層に形成された第１導電領域を筐体と導通させ、偶数番目の配線層に形成された第２導電領域を回路のグランドと導通させてもよい。ただし、筐体側の表層に形成された導電領域を筐体と導通させることが望ましい。導電領域と筐体を導通させる別の配線パターンが不要になるからである。
【００２５】
実施例の電子機器２０では、図１の中央の締結ボルト７に対するチップ実装制限範囲ＰＬのみにコンデンサ３０を形成している。多層基板２の縁に近い場所の締結ボルト７に対するチップ実装制限範囲ＰＬに上記したコンデンサを形成してもよい。
【００２６】
複数の配線層の全に第１又は第２導電領域を形成しなくてもよい。チップが実装される最表層は、チップ間を接続する配線パターンが多く形成されるため、最表層には上記した第１又は第２導電領域を形成しないことも好適である。
【００２７】
本明細書が開示する技術は、あらゆる電子機器に適用することができる。
【００２８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２９】
２：多層基板
３：第１導電領域
４：第２導電領域
５：第１ビア
６：第２ビア
７：締結ボルト
８：ナット
９：絶縁シート
１２（１２ａ−１２ｅ）：絶縁板
１３：挿通孔
１４：ゴムワッシャ
１５：平ワッシャ
２０：電子機器
２１：筐体
２２：回路
２２ａ−２２ｃ：チップ
３０：コンデンサ
３４：連結パターン
Ｌ１−Ｌ６：配線層
ＰＬ：チップ実装制限範囲
【図１】
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【図２】
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【図３】
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【図４】
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