(57)【要約】【課題】濃度均一性が良好で、表面欠陥密度が低いｐ型エピタキシャル層を得ること。【解決手段】０．４°〜５°のオフ角で傾斜させたｎ+型ＳｉＣ基板１３上に、エピタキシャル成長法にて形成されたｐ型炭化珪素結晶膜２０を反転してｎ型チャネル層として使用される構造を持った炭化珪素結晶の半導体構造を有する。ｐ型炭化珪素結晶膜２０は、三角形状の表面欠陥密度が１ｃｍ-2以下であり、パーティクル起因の欠陥密度が１個／ｃｍ2以下であり、ｐ型不純物濃度が４．２５×１０15／ｃｍ3〜５．７５×１０15／ｃｍ3であり、ｐ型炭化珪素結晶膜２０中の窒素濃度が２×１０15ｃｍ-2以下である。【選択図】図６
2018082053.tif 000002
【特許請求の範囲】
【請求項１】
０．４°〜５°のオフ角で傾斜させた炭化珪素結晶基板上に、エピタキシャル成長法にて形成されたｐ型炭化珪素結晶膜を反転してｎ型チャネルとして使用される構造を持った炭化珪素結晶の半導体構造を有し、
前記ｐ型炭化珪素結晶膜は、三角形状の表面欠陥密度が１ｃｍ-2以下であることを特徴とする炭化珪素半導体素子。
【請求項２】
前記ｐ型炭化珪素結晶膜のパーティクル起因の欠陥密度が１個／ｃｍ2以下であることを特徴とする請求項１に記載の炭化珪素半導体素子。
【請求項３】
前記ｐ型炭化珪素結晶膜中のｐ型不純物濃度が４．２５×１０15／ｃｍ3〜５．７５×１０15／ｃｍ3であることを特徴とする請求項１に記載の炭化珪素半導体素子。
【請求項４】
前記ｐ型炭化珪素結晶膜中の窒素濃度が２×１０15ｃｍ-2以下であることを特徴とする請求項１に記載の炭化珪素半導体素子。
【請求項５】
０．４°〜５°のオフ角で傾斜させた炭化珪素結晶基板上に、エピタキシャル成長法によりｐ型炭化珪素結晶膜を形成する工程と、
前記ｐ型炭化珪素結晶膜を反転してｎ型チャネルとする反転工程と、を含み、
前記ｐ型炭化珪素結晶膜を形成する工程では、１６５０℃〜１７００℃の温度で加熱することを特徴とする炭化珪素半導体素子の製造方法。
【請求項６】
前記ｐ型炭化珪素結晶膜を形成する工程では、加熱時の圧力を８０００Ｐａ以下としたことを特徴とする請求項５に記載の炭化珪素半導体素子の製造方法。
【請求項７】
前記ｐ型炭化珪素結晶膜を形成する工程では、成膜速度を１０μｍ／ｈ未満としたことを特徴とする請求項５に記載の炭化珪素半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体素子および炭化珪素半導体素子の製造方法に関する。
【背景技術】
【０００２】
図７は、従来の炭化珪素を用いた半導体素子の製造工程を示す断面図である。図７には、縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化珪素素（ＳｉＣ）を用い、素子耐圧が１２００ＶのＭＯＳＦＥＴを示している。
【０００３】
はじめに、図７の（１）に示すように、ｎ+型（第１導電型）のＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を５×１０18ｃｍ-3程度含む低抵抗のＳｉＣ半導体基板１とした。このｎ+型半導体基板１の結晶学的面指数が（０００−１）面に対して、４°傾いた面の上に、窒素を１×１０16ｃｍ-3程度含むｎ-型（第１導電型）のＳｉＣ層２を１０μｍ程度エピタキシャル成長により積層する。
【０００４】
次に、図７の（２）に示すように、ＳｉＣ層２の上に幅１３μｍで深さ０．５μｍの第２導電型のｐ+層３をイオン注入法により選択的に形成する。その際のイオン種は、アルミニウムを用いる。また、不純物濃度は、１．０×１０18ｃｍ-3のボックスプロファイルとなるようにドーズ量を設定した。また、ｐ+層３間において結合していない箇所の距離は２μｍ（この部分はマスクで覆われているが図示省略している）とした。
【０００５】
その後、図７の（３）に示すように、第２導電型のチャネル層４をエピタキシャル成長法により０．５μｍ厚でｐ+層３ならびにｎ-型ＳｉＣ層２上に形成する。チャネル層４形成時の不純物は、アルミニウムとし、不純物濃度は５．０×１０15ｃｍ-3となるようにした。
【０００６】
その後、図７の（４）に示すように、ｎ型打ち返し層６として、窒素イオンが５．０×１０16ｃｍ-3、深さ１．５μｍ、幅２．０μｍになるように選択的に注入する。そして、（５）に示すように、ｐベース層４内に第１導電型（ｎ+型）ソース層７と、第２導電型（ｐ+型）コンタクト層８を選択的に形成する。
【０００７】
その後、活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。これにより、（６）に示すように、ゲート酸化膜を１００ｎｍの厚さで熱酸化により形成し、水素雰囲気中にて１０００℃付近でアニールする。そして、リンがドープされた多結晶シリコン（ｐｏｌｙ−Ｓｉ）層をゲート酸化膜上にゲート電極９として形成し、パターニングする。
【０００８】
この後、（７）に示すように、層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜後、パターニングしてから熱処理する。また、ニッケル／チタンをおもて面にスパッタ法にて成膜し、表面電極（ソース電極）１１を形成する。素子裏面にもニッケル／チタンを成膜し９７０℃で熱処理後、チタン、ニッケル、金からなる裏面電極（ドレイン電極）１２を成膜する。この後、保護膜をおもて面に付加して素子は完成する。
【０００９】
上記に示した半導体素子としては、反転してｎ型のチャネルとなるｐ型半導体領域（上記チャネル層４）の形成をイオン注入法ではなく、上記（３）に示したようなエピタキシャル成長法によって形成する技術がある（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１１１５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
反転してｎ型のチャネルとなるｐ型半導体領域をイオン注入法ではなくエピタキシャル成長法によって形成されている素子を作製するためのｐ型半導体エピタキシャル膜の成長は、ｐ+イオン注入層が０．５μｍ程度の深さで形成されているウエハ上に、エピタキシャル成長を施すため、エピタキシャル成長前の水素エッチングによる表面清浄化を行えず、表面欠陥の低減が難しい。
【００１２】
また、ｐ型半導体領域形成時の膜厚が０．４８μｍ〜０．５２μｍと薄膜であるため、膜厚制御性を良くするために、エピタキシャル成長レートを早くできない。さらに、ｐ型の面内濃度ばらつきを良くするために、ｎ型の補償ドーパントとなる残留窒素の取り込みをできるだけ少なくする必要がある点において、通常のドリフト層向けのｎ型エピタキシャル成長とは異なるものであり、特別の工夫を必要とする。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、濃度均一性が良好で、表面欠陥密度が低いｐ型エピタキシャル層を得ることを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子は、０．４°〜５°のオフ角で傾斜させた炭化珪素結晶基板上に、エピタキシャル成長法にて形成されたｐ型炭化珪素結晶膜を反転してｎ型チャネルとして使用される構造を持った炭化珪素結晶の半導体構造を有し、前記ｐ型炭化珪素結晶膜は、三角形状の表面欠陥密度が１ｃｍ-2以下であることを特徴とする。
【００１５】
また、前記ｐ型炭化珪素結晶膜のパーティクル起因の欠陥密度が１個／ｃｍ2以下であることを特徴とする。
【００１６】
また、前記ｐ型炭化珪素結晶膜中のｐ型不純物濃度が４．２５×１０15／ｃｍ3〜５．７５×１０15／ｃｍ3であることを特徴とする。
【００１７】
また、前記ｐ型炭化珪素結晶膜中の窒素濃度が２×１０15ｃｍ-2以下であることを特徴とする。
【００１８】
また、この発明にかかる炭化珪素半導体素子の製造方法は、０．４°〜５°のオフ角で傾斜させた炭化珪素結晶基板上に、エピタキシャル成長法によりｐ型炭化珪素結晶膜を形成する工程と、前記ｐ型炭化珪素結晶膜を反転してｎ型チャネルとする反転工程と、を含み、前記ｐ型炭化珪素結晶膜を形成する工程では、１６５０℃〜１７００℃の温度で加熱することを特徴とする。
【００１９】
また、前記ｐ型炭化珪素結晶膜を形成する工程では、加熱時の圧力を８０００Ｐａ以下としたことを特徴とする。
【００２０】
また、前記ｐ型炭化珪素結晶膜を形成する工程では、成膜速度を１０μｍ／ｈ未満としたことを特徴とする。
【００２１】
上記構成において、成膜温度を１６５０℃以上に上げることで特に三角欠陥を１ｃｍ-2以下の低密度まで減少できる。また、成膜速度は１０μｍ／ｈ未満とすることで膜厚バッチ間ばらつきを良好にでき、０．５μｍの膜厚を成膜する制御性を良好にできる。また、圧力を８０００Ｐａ以下に下げることで残留窒素濃度は２×１０15ｃｍ-3以下まで低減し、濃度ばらつきを５％以下にまで下げられる。このように、炭化珪素基板上にチャネル層としてｐ型エピタキシャル層を結晶成長する際、圧力、温度、成膜速度を適切に調節することにより、膜厚再現性、濃度均一性が良好で、表面欠陥密度が低いｐ型エピタキシャル層を得ることができる。
【発明の効果】
【００２２】
本発明にかかる炭化珪素半導体素子および炭化珪素半導体素子の製造方法によれば、濃度均一性が良好で、表面欠陥密度が低いｐ型エピタキシャル層が得られるという効果を有する。
【図面の簡単な説明】
【００２３】
【図１】図１は、ウエハ上の表面の三角欠陥状態を示す平面図である。
【図２】図２は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜温度と表面欠陥の関係を示す図表である。
【図３】図３は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜速度と膜厚バッチ間ばらつきの関係を示す図表である。
【図４】図４は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜時の圧力と窒素濃度との関係を示す図表である。
【図５】図５は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜時の圧力と膜厚均一性との関係を示す図表である。
【図６】図６は、実施の形態にかかる半導体素子の製造工程を示す断面図である。
【図７】図７は、従来の炭化珪素を用いた半導体素子の製造工程を示す断面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体素子の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態）
実施の形態は、上述したチャネル層（ｐ型エピタキシャル層）を結晶成長する構成を前提とする。
【００２６】
発明者らはまず、成膜温度と表面欠陥の関係を調査した。図１は、ウエハ上の表面の三角欠陥状態を示す平面図である。図２は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）成膜温度と表面欠陥の関係を示す図表である。横軸は成膜温度、縦軸は表面欠陥の密度である。図２から、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）成膜温度を１６５０℃以上に上げることで、特にエピタキシャル層の表面に形成される三角状の形状を有する三角欠陥の表面欠陥密度を１ｃｍ-2以下の低密度まで減少できることが分かった。
【００２７】
これは、成長面に付着した原子の平均自由工程が伸びたことにより、欠陥が形成されにくくなったためと考えらえる。成膜温度は上げるほど良いが、１７５０℃以上での成膜は装置の安全上好ましくない。
【００２８】
次に温度を１７００℃に固定し、成膜速度の影響を振った場合において、３回連続成膜した時の膜厚バッチ間ばらつきへの影響について調査した。図３は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜速度と膜厚バッチ間ばらつきの関係を示す図表である。横軸は成膜速度、縦軸は膜厚バッチ間ばらつきの幅および平均値を示す。
【００２９】
図３に示すように、成膜速度を１０μｍ／ｈ以上に上げていくと、膜厚バッチ間ばらつきが悪化している。これは、０．５μｍを成膜するための時間が短すぎて、制御性が悪くなっているためと考えられる。成膜速度が遅いほど制御性が向上するが、１μｍ／ｈ以下に下げるとスループットが落ちてしまい、望ましくない。
【００３０】
次に残留窒素の取り込みを抑制し、ｐ型の面内濃度ばらつきを改善するため、温度を１７００℃に固定し、窒素濃度の関係を調査した。図４は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜時の圧力と窒素濃度との関係を示す図表である。横軸は圧力、縦軸は残留窒素濃度、および濃度ばらつきである。
【００３１】
図４に示すように、圧力を８０００Ｐａ以下に下げることで、残留窒素濃度は２×１０15ｃｍ-3以下まで低減し、濃度ばらつきを５％以下にまで下げられることが分かった。これは、温度が低くなるウエハ外周部において残留窒素の影響が低減され、濃度ばらつきが改善したと考えられる。
【００３２】
図５は、ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）の成膜時の圧力と膜厚均一性との関係を示す図表である。横軸は圧力、縦軸は膜厚均一性である。図５に示すように、圧力を４０００Ｐａ以下に下げすぎると膜厚均一性が悪化するため、望ましくない。これは圧力を下げた分、ガス温度が低下し、炉内のガス温度が不均一になったためと考えられる。
【００３３】
実施の形態では、上記の各条件に基づきｐ型の炭化珪素結晶膜（反転後のｎ型のチャネル層）を形成する。
【００３４】
以下、実施の形態１にかかる半導体素子の製造工程について説明する。図６は、実施の形態にかかる半導体素子の製造工程を示す断面図である。半導体素子として、半導体基板にＳｉＣを用いたＳｉＣ  ＰｉＮダイオードの例を示す。以下の説明では、第１導電型がｎ型であり、第２導電型がｐ型である例を用いて説明する。
【００３５】
図６の（Ａ）〜（Ｈ）に示す工程は、上述した既存の工程（図７の（１）〜（３））に代えて行う。はじめに、０．４°〜５°のオフ角で傾斜させたＳｉＣ基板として、第１導電型で高濃度のｎ+型ＳｉＣ基板（半導体基板）１３を用意する。あるいは、第２導電型で高濃度のｐ+型ＳｉＣ基板であってもよい。以下は、ｎ+型ＳｉＣ基板（半導体基板）１３を例に説明する。
【００３６】
はじめに、図６の（Ａ）に示すように、ｎ+型ＳｉＣ基板１３上に、ドーパントとして窒素を１×１０15ｃｍ-3〜３×１０16ｃｍ-3程の不純物濃度でｎ-型ＳｉＣ層１４を結晶成長により形成する。
【００３７】
次に、図６の（Ｂ）に示すように、ｎ-型ＳｉＣ層１４上に、マスク酸化膜１５を１．５μｍ程度の厚さで堆積法にて形成し、フォトリソグラフィ技術を用いて選択的にマスク酸化膜１５を除去し、図６の（Ｃ）に示すように、選択的にマスク酸化膜１６を残す。この際の選択的なマスク酸化膜１５の除去の方法には、フッ酸水溶液を用いるようなウェットエッチングや、ＲＩＥに代表されるドライエッチングを用いて除去することができる。
【００３８】
その後、図６の（Ｄ）に示すように、アルミニウムイオンを不純物濃度が、１．０×１０18ｃｍ-3となるようにドーズ量を設定してイオン（アクセプタイオン）１７の注入を行い、マスク酸化膜１６を除去する。これにより、図６の（Ｅ）に示すように、ｐ+層（ｐベース領域）１８が形成された炭化珪素結晶基板を得る。そして、図６の（Ｆ）に示す犠牲酸化、例えば、０．０５μｍの厚さのＳｉＯ2の犠牲酸化膜１５ａの形成の工程の後、図６の（Ｇ）に示す犠牲酸化膜１５ａの剥離の工程により、ｐ+層１８の表面のラフネスを改善することができる。
【００３９】
その後、図６の（Ｈ）に示すように、ｐ型の炭化珪素結晶膜２０をエピタキシャル層の成長により形成する。上記の図８の（Ｇ）の工程の後、ＳｉＣ半導体基板１４を圧力６０００Ｐａかつ温度が１６６７℃の雰囲気中に、水素をキャリアガス、モノシランやプロパンを成長原料ガスとして反応させ、トリメチルアルミニウムを不純物として添加する。
【００４０】
これによって、ＳｉＣ半導体基板１４のおもて面（ｎ-型ＳｉＣ層１４およびｐ+層１８）上に、０．４８μｍ〜０．５２μｍの膜厚を有する４．２５×１０15ｃｍ-3〜５．７５×１０15ｃｍ-3の不純物濃度のｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）２０が形成される。また、この時の窒素濃度は２×１０15ｃｍ3未満であった。
【００４１】
図６の工程（Ｈ）の後、上記図７に示した工程（４）〜（７）にしたがって順次製造する。図７の工程（４）では、ｎ型打ち返し層６として、窒素イオンが５．０×１０16ｃｍ-3、深さ１．５μｍ、幅２．０μｍになるように選択的に注入する。そして、図７の（５）に示すように、ｐベース層４内に第１導電型（ｎ+型）ソース層７と、第２導電型（ｐ+型）コンタクト層８を選択的に形成する。
【００４２】
その後、活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。これにより、図７の（６）に示すように、ゲート酸化膜を１００ｎｍの厚さで熱酸化により形成し、水素雰囲気中にて１０００℃付近でアニールする。そして、リンがドープされた多結晶シリコン（ｐｏｌｙ−Ｓｉ）層をゲート酸化膜上にゲート電極９として形成し、パターニングする。
【００４３】
この後、図７の（７）に示すように、層間絶縁膜１０としてリンガラスを１．０μｍ厚で成膜後、パターニングしてから熱処理する。また、ニッケル／チタンを表面にスパッタ法にて成膜し、表面電極（ソース電極）１１を形成する。素子裏面にもニッケル／チタンを成膜し９７０℃で熱処理後、チタン、ニッケル、金からなる裏面電極（ドレイン電極）１２を成膜する。この後、保護膜を表面に付加して素子は完成する。以上により、実施の形態のＳｉＣ半導体基板を用いたＳｉＣ半導体素子を得ることができる。
【００４４】
そして、上述した実施の形態により製造したＳｉＣ半導体基板１４のｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）２０を微分干渉偏光顕微鏡を用いて、ウエハ内の５測点を１ｃｍ2の範囲で表面結晶密度を測定した。三角欠陥、ダウンフォールといったパーティクル起因の欠陥は、上記図１に示したように画像判別することが可能であり、本実施の形態では、パーティクル起因の欠陥密度が１個／ｃｍ2以下の０．２個／ｃｍ2であった。
【００４５】
以上説明したように、本発明によれば、炭化珪素基板上にチャネル層としてｐ型の炭化珪素結晶膜を結晶成長する際、圧力、温度、成膜速度を適切に調節することにより、膜厚再現性、濃度均一性が良好で、表面欠陥密度が低いｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）２０を得ることができる。
【００４６】
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４７】
以上のように、本発明にかかる半導体素子は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体素子に有用であり、特に、高耐圧を有するバイポーラ型半導体素子に有用である。
【符号の説明】
【００４８】
１，１３  ｎ+型ＳｉＣ基板（ｐ+型ＳｉＣ基板）
２，１４  ｎ-型ＳｉＣ層
３，１８  ｐベース領域（ｐ+層）
４，２０  ｐ型炭化珪素結晶膜（反転後のチャネル層）
６  ｎ型打ち返し層
７  ｎ+型ソース層
８  ｐ+型コンタクト層
９  ゲート電極
１０  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
１５、１６  マスク酸化膜
１７  アクセプタイオン
２０  ｐ型炭化珪素結晶膜（反転後のｎ型チャネル層）
【図１】
2018082053.tif 000003
【図２】
2018082053.tif 000004
【図３】
2018082053.tif 000005
【図４】
2018082053.tif 000006
【図５】
2018082053.tif 000007
【図６】
2018082053.tif 000008
【図７】
2018082053.tif 000009