(57)【要約】【課題】アクティブクランプ方式のフォワード型ＤＣＤＣコンバータにおいて、製造コストの増加を抑えつつ、入力電圧とリセット電圧との和を検出しトランスの２次コイル側に設けられる制御部へ伝える。【解決手段】入力電圧Ｖ１を直流から交流に変換しトランスＴの１次コイルＣｐを介してトランスＴの２次コイルＣｓへ伝えるスイッチング素子Ｓ１と、１次コイルＣｐに蓄積されるエネルギーをクランプコンデンサＣ１に移動させ、１次コイルＣｐに蓄積されるエネルギーをリセットさせるスイッチング素子Ｓ２と、２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１と、クランプコンデンサＣ１にかかるリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検出する電圧検出回路１２とを備えてアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ１１を構成する。【選択図】図１
2018098822.tif 000002
【特許請求の範囲】
【請求項１】
トランスと、
クランプコンデンサと、
入力電圧を直流から交流に変換し前記トランスの１次コイルを介して前記トランスの２次コイルへ伝える第１のスイッチング素子と、
前記１次コイルに蓄積されるエネルギーを前記クランプコンデンサに移動させ、前記１次コイルに蓄積されるエネルギーをリセットさせる第２のスイッチング素子と、
前記２次コイル側に設けられ、前記第１及び第２のスイッチング素子のオン、オフを制御する制御部と、
前記２次コイルの両端の各電圧を用いて、前記入力電圧と、前記クランプコンデンサにかかるリセット電圧との和を検出し前記制御部へ伝える電圧検出回路と、
を備えることを特徴とするアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ。
【請求項２】
請求項１に記載のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータであって、
前記電圧検出回路は、
前記２次コイルの一方端の電圧に生じるサージを抑える第１のサージフィルタと、
前記２次コイルの他方端の電圧に生じるサージを抑える第２のサージフィルタと、
前記第１のサージフィルタから出力される電圧のピーク値を保持する第１のピークホールド回路と、
前記第２のサージフィルタから出力される電圧のピーク値を保持する第２のピークホールド回路と、
前記第１のピークホールド回路から出力される電圧と、前記第２のピークホールド回路から出力される電圧とを加算した電圧を、前記入力電圧と前記リセット電圧との和とする加算器と、
を備えることを特徴とするアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ。
【請求項３】
請求項１に記載のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータであって、
前記電圧検出回路は、
前記２次コイルの一方端の電圧から前記２次コイルの他方端の電圧を引いた電圧に生じるサージを抑える第１のサージフィルタと、
前記２次コイルの他方端の電圧から前記２次コイルの一方端の電圧を引いた電圧に生じるサージを抑える第２のサージフィルタと、
前記第１のサージフィルタから出力される電圧のピーク値を保持する第１のピークホールド回路と、
前記第２のサージフィルタから出力される電圧のピーク値を保持する第２のピークホールド回路と、
前記第１のピークホールド回路から出力される電圧と、前記第２のピークホールド回路から出力される電圧とを加算した電圧を、前記入力電圧と前記リセット電圧との和とする加算器と、
を備えることを特徴とするアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブクランプ方式のフォワード型ＤＣＤＣコンバータに関する。
【背景技術】
【０００２】
アクティブクランプ方式のフォワード型ＤＣＤＣコンバータとして、例えば、トランスの２次コイル側に設けられる制御部が、トランスの１次コイル側に設けられるスイッチング素子の動作を制御することにより、入力電圧を目標電圧に変換するものがある。
【０００３】
このように構成されるアクティブクランプ方式のフォワード型ＤＣＤＣコンバータにおいて、入力電圧とクランプコンデンサにかかるリセット電圧との和を１次コイル側で検出し制御部に入力する場合、例えば、入力電圧とリセット電圧との和を分圧抵抗により分圧し絶縁アンプを介して制御部へ伝えることが考えられる。
【０００４】
なお、関連する技術として、トランスの２次コイルにかかる電圧のピーク値に基づいて、入力電圧を求めるという構成のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータがある。しかしながら、このように構成されるアクティブクランプ方式のフォワード型ＤＣＤＣコンバータでは、２次コイルにかかる電圧のピーク値をタイミングよく検出することが難しく、入力電圧を精度よく求めることが難しいという懸念がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１６７４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
また、上述のように、入力電圧とリセット電圧との和を分圧抵抗により分圧し絶縁アンプを介して制御部に伝えるという構成のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータでは、絶縁アンプが高価であるため、製造コストが増加してしまうという懸念がある。
【０００７】
本発明の一側面に係る目的は、製造コストの増加を抑えつつ、入力電圧とリセット電圧との和を検出しトランスの２次コイル側に設けられる制御部へ伝えることが可能なアクティブクランプ方式のフォワード型ＤＣＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る一つの形態であるアクティブクランプ方式のフォワード型ＤＣＤＣコンバータは、トランスと、クランプコンデンサと、第１及び第２のスイッチング素子と、制御部と、電圧検出回路とを備える。
【０００９】
第１のスイッチング素子は、入力電圧を直流から交流に変換し１次コイルを介してトランスの２次コイルへ伝える。
第２のスイッチング素子は、１次コイルに蓄積されるエネルギーをクランプコンデンサに移動させ、１次コイルに蓄積されるエネルギーをリセットさせる。
【００１０】
制御部は、２次コイル側に設けられ、第１及び第２のスイッチング素子のオン、オフを制御する。
電圧検出回路は、２次コイルの両端の各電圧を用いて、入力電圧と、クランプコンデンサにかかるリセット電圧との和を検出し制御部へ伝える。
【発明の効果】
【００１１】
本発明は、アクティブクランプ方式のフォワード型ＤＣＤＣコンバータにおいて、製造コストの増加を抑えつつ、入力電圧とリセット電圧との和を検出し２次コイル側に設けられる制御部へ伝えることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータの一例を示す図である。
【図２】電流ＩＬ、電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。
【図３】実施形態のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータの他の例を示す図である。
【図４】電流ＩＬ、電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。
【図５】電流ＩＬ、電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。
【図６】電圧検出回路の一例を示す図である。
【図７】電圧検出回路の他の例を示す図である。
【図８】電圧検出回路の他の例を示す図である。
【発明を実施するための形態】
【００１３】
以下図面に基づいて実施形態について詳細を説明する。
図１は、実施形態のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータの一例を示す図である。
【００１４】
図１に示すアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ１１は、電源Ｅの出力電圧である入力電圧Ｖ１を目標電圧に変換して負荷Ｌｏへ出力する電力変換装置である。以下、アクティブクランプ方式のフォワード型ＤＣＤＣコンバータ１１を単にＤＣＤＣコンバータ１１という。
【００１５】
また、ＤＣＤＣコンバータ１１は、トランスＴと、スイッチング素子Ｓ１（第１のスイッチング素子）と、スイッチング素子Ｓ２（第２のスイッチング素子）と、クランプコンデンサＣ１と、整流ダイオードＤ１、Ｄ２と、平滑インダクタＬと、平滑コンデンサＣ２と、電圧検出回路１２と、制御部１３とを備える。
【００１６】
なお、トランスＴの１次コイルＣｐと２次コイルＣｓの巻数比は、１次コイルの巻数：２次コイルの巻数＝Ｎ：１とする。
また、スイッチング素子Ｓ１、Ｓ２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とする。
【００１７】
また、制御部１３は、例えば、ＣＰＵ（Central Processing Unit）、マルチコアＣＰＵ、プログラマブルなデバイス（ＦＰＧＡ（Field Programmable Gate Array）やＰＬＤ（Programmable Logic Device）など）により構成される。
【００１８】
１次コイルＣｐの一方端は電源Ｅの正側端子及びクランプコンデンサＣ１の一方端に接続され、１次コイルＣｐの他方端はスイッチング素子Ｓ１のドレイン端子及びスイッチング素子Ｓ２のソース端子に接続されている。スイッチング素子Ｓ２のドレイン端子はクランプコンデンサＣ１の他方端に接続されている。スイッチング素子Ｓ１のソース端子及び電源Ｅの負側端子は第１のグランドに接続されている。２次コイルＣｓの一方端は整流ダイオードＤ２のカソード端子及び平滑インダクタＬの一方端に接続され、２次コイルＣｓの他方端は整流ダイオードＤ１のカソード端子に接続されている。平滑インダクタＬの他方端は平滑コンデンサＣ２の一方端及び負荷Ｌｏの一方端に接続されている。整流ダイオードＤ１のアノード端子、整流ダイオードＤ２のアノード端子、平滑コンデンサＣ２の他方端、及び負荷Ｌｏの他方端は第１のグランドと異なる第２のグランドに接続されている。
【００１９】
スイッチング素子Ｓ１は、オン、オフすることにより入力電圧Ｖ１を直流から交流に変換し一次コイルＣｐを介してトランスＴの２次コイルＣｓへ伝える。
スイッチング素子Ｓ２は、オン、オフすることにより１次コイルＣｐに蓄積されるエネルギーをクランプコンデンサＣ１に移動させ、１次コイルＣｐに蓄積されるエネルギーをリセットさせる。
【００２０】
整流ダイオードＤ１、Ｄ２は、１次コイルＣｐから２次コイルＣｓへ伝わる交流の電圧を整流する。
平滑インダクタＬ及び平滑コンデンサＣ２は、整流ダイオードＤ１、Ｄ２により整流される電圧を平滑し負荷Ｌｏへ出力する。
【００２１】
電圧検出回路１２は、第１のサージフィルタ１２１と、第２のサージフィルタ１２２と、第１のピークホールド回路１２３と、第２のピークホールド回路１２４と、加算器１２５とを備える。
【００２２】
第１のサージフィルタ１２１は、２次コイルＣｓの一方端の電圧ＶＦＬに生じるサージ電圧ＶＳ２を抑える。なお、電圧ＶＦＬは、第２のグランドを基準とする２次コイルＣｓの一方端の電位である。
【００２３】
第２のサージフィルタ１２２は、２次コイルＣｓの他方端の電圧ＶＦＷに生じるサージ電圧ＶＳ１を抑える。なお、電圧ＶＦＷは、第２のグランドを基準とする２次コイルＣｓの他方端の電位である。
【００２４】
第１のピークホールド回路１２３は、第１のサージフィルタ１２１から出力される電圧のピーク値を保持する。
第２のピークホールド回路１２４は、第２のサージフィルタ１２２から出力される電圧のピーク値を保持する。
【００２５】
加算器１２５は、第１のピークホールド回路１２３から出力される電圧ＶＨＤと、第２のピークホールド回路１２４から出力される電圧ＶＲＤとを加算する。
制御部１３は、ＤＣＤＣコンバータ１１の出力電圧Ｖｏなどに基づいて、入力電圧Ｖ１が目標電圧に変換されるように、スイッチング素子Ｓ１のオン、オフを制御するための制御信号のデューティ比を調整する。
【００２６】
また、制御部１３は、スイッチング素子Ｓ１をオンさせるとき、スイッチング素子Ｓ２をオフさせ、スイッチング素子Ｓ１をオフさせるとき、スイッチング素子Ｓ２をオンさせる。このように、スイッチング素子Ｓ２をオン、オフさせることにより、１次コイルＣｐに蓄積されるエネルギーをクランプコンデンサＣ１に移動させ、１次コイルＣｐに蓄積されるエネルギーをリセットさせる。なお、図示は省略するが、制御部１３は２次コイルＣｓ側に設けられ、スイッチング素子Ｓ１，Ｓ２を絶縁された状態で制御している。
【００２７】
また、制御部１３は、例えば、電圧検出回路１２により検出される電圧（後述する電圧Ｖ３／Ｎまたは電圧Ｖ３／Ｎ＋出力電圧Ｖｏ）が閾値以上になると、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３が過電圧であると判断し、スイッチング素子Ｓ１、Ｓ２を停止させる。
【００２８】
また、制御部１３は、例えば、電圧検出回路１２により検出される電圧（後述する電圧Ｖ３／Ｎまたは電圧Ｖ３／Ｎ＋出力電圧Ｖｏ）に基づいて、ＤＣＤＣコンバータ１１の入力電力を求める。
【００２９】
図２（ａ）は、ＤＣＤＣコンバータ１１において、平滑インダクタＬに電流ＩＬが連続に流れる場合（スイッチング素子がオン、オフする間に常に電流ＩＬがゼロよりも大きい場合）の電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。なお、ＤＣＤＣコンバータ１１の出力電流をＩｏとする。
【００３０】
図２（ａ）に示すように、平滑インダクタＬに電流ＩＬが連続に流れる場合、電圧ＶＦＬは、電流ＩＬが上昇しているとき（スイッチング素子Ｓ１がオンしているとき）、ほぼ電圧Ｖ１／Ｎになる。また、電圧ＶＦＷは、電流ＩＬが下降しているとき（スイッチング素子Ｓ１がオフしているとき）、ほぼ電圧Ｖ２／Ｎになる。また、整流ダイオードＤ１がオフするときに電圧ＶＦＷに生じるサージ電圧ＶＳ１は、第２のサージフィルタ１２２により抑えられる。また、整流ダイオードＤ２がオフするときに電圧ＶＦＬに生じるサージ電圧ＶＳ２は、第１のサージフィルタ１２１により抑えられる。そのため、第１のピークホールド回路１２３から出力される電圧ＶＨＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ１／Ｎになる。また、第２のピークホールド回路１２４から出力される電圧ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ２／Ｎになる。従って、加算器１２５から出力される電圧ＶＨＤ＋ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ３／Ｎになる。すなわち、電圧検出回路１２は、２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検出することができる。
【００３１】
図２（ｂ）は、ＤＣＤＣコンバータ１１において、平滑インダクタＬに電流ＩＬが不連続に流れる場合（スイッチング素子Ｓ１がオン、オフする間に電流ＩＬがゼロよりも大きくなる期間とゼロになる期間が存在する場合）の電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。
【００３２】
図２（ｂ）に示すように、平滑インダクタＬに電流ＩＬが不連続に流れる場合、電圧ＶＦＬは、電流ＩＬが上昇しているとき（スイッチング素子Ｓ１がオンしているとき）、ほぼ電圧Ｖ１／Ｎになる。また、電圧ＶＦＷは、電流ＩＬが下降しているとき（スイッチング素子Ｓ１のオフ期間のうちの一部の期間）、ほぼ電圧Ｖ２／Ｎになる。また、整流ダイオードＤ１がオフするときに電圧ＶＦＷに生じるサージ電圧ＶＳ１は、第２のサージフィルタ１２２により抑えられる。また、電流ＩＬがゼロになる期間（スイッチング素子Ｓ１のオフ期間のうちの残りの期間ｔ２１〜ｔ２２）、整流ダイオードＤ１、Ｄ２の近傍に生じる寄生コンデンサと平滑インダクタＬにより出力電圧Ｖｏを基準に電圧ＶＦＬが共振するが、その共振は第１のサージフィルタ１２１及び第１のピークホールド回路１２３により抑えられる。また、電流ＩＬがゼロになる期間（スイッチング素子Ｓ１のオフ期間のうちの残りの期間ｔ２１〜ｔ２２）、整流ダイオードＤ１、Ｄ２の近傍に生じる寄生コンデンサと平滑インダクタＬにより出力電圧Ｖ２／Ｎ＋電圧Ｖｏを基準に電圧ＶＦＷが共振するが、その共振は第２のサージフィルタ１２２及び第２のピークホールド回路１２４により抑えられる。そのため、第１のピークホールド回路１２３から出力される電圧ＶＨＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ１／Ｎになる。また、第２のピークホールド回路１２４から出力される電圧ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ２／Ｎ＋出力電圧Ｖｏになる。従って、加算器１２５から出力される電圧ＶＨＤ＋ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ３／Ｎ＋出力電圧Ｖｏになる。すなわち、電圧検出回路１２は、２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎ＋出力電圧Ｖｏを検出することができる。
【００３３】
このように、ＤＣＤＣコンバータ１１では、トランスＴの２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎまたは電圧Ｖ３／Ｎ＋出力電圧Ｖｏを検出する構成であり、絶縁アンプなどの高価な素子を用いる必要がないため、絶縁アンプを用いて入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３を検出する場合に比べて、製造コストの増加を抑えることができる。
【００３４】
また、ＤＣＤＣコンバータ１１によれば、電圧ＶＦＬのピーク値や電圧ＶＦＷのピーク値をタイミングよく検出する必要がないため、簡単な構成で入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎまたは電圧Ｖ３／Ｎ＋出力電圧Ｖｏを検出することができる。
【００３５】
図３は、実施形態のアクティブクランプ方式のフォワード型ＤＣＤＣコンバータの他の例を示す図である。なお、図１に示すＤＣＤＣコンバータ１１と同じ構成には同じ符号を付しその説明を省略する。
【００３６】
図３に示すアクティブクランプ方式のフォワード型ＤＣＤＣコンバータ３１において、図１に示すＤＣＤＣコンバータ１１と異なる点は、アクティブクランプ方式のフォワード型ＤＣＤＣコンバータ３１に備えられる電圧検出回路３２の構成がＤＣＤＣコンバータ１１に備えられる電圧検出回路１２と異なる点である。以下、アクティブクランプ方式のフォワード型ＤＣＤＣコンバータ３１を単にＤＣＤＣコンバータ３１という。
【００３７】
電圧検出回路３２は、第１の整流器３２１と、第２の整流器３２２と、第１のサージフィルタ３２３と、第２のサージフィルタ３２４と、第１のピークホールド回路３２５と、第２のピークホールド回路３２６と、加算器３２７とを備える。
【００３８】
第１の整流器３２１は２次コイルＣｓの一方端の電圧ＶＦＬから２次コイルＣｓの他方端の電圧ＶＦＷを引いた電圧のうち正の値の電圧｜ＶＦＬ−ＶＦＷ｜を第１のサージフィルタ３２３へ伝達する。
【００３９】
第２の整流器３２２は２次コイルＣｓの他方端の電圧ＶＦＷから２次コイルＣｓの一方端の電圧ＶＦＬを引いた電圧のうち正の値の電圧｜ＶＦＷ−ＶＦＬ｜を第２のサージフィルタ３２４へ伝達する。
第１のサージフィルタ３２３は、第１の整流器３２１からの出力である電圧｜ＶＦＬ−ＶＦＷ｜に生じるサージ電圧ＶＳ２を抑える。
【００４０】
第２のサージフィルタ３２４は、第２の整流器３２２からの出力である電圧｜ＶＦＷ−ＶＦＬ｜に生じるサージ電圧ＶＳ１を抑える。
第１のピークホールド回路３２５は、第１のサージフィルタ３２３から出力される電圧のピーク値を保持する。
【００４１】
第２のピークホールド回路３２６は、第２のサージフィルタ３２４から出力される電圧のピーク値を保持する。
加算器３２７は、第１のピークホールド回路３２５から出力される電圧ＶＨＤと、第２のピークホールド回路３２６から出力される電圧ＶＲＤとを加算する。
【００４２】
図４は、ＤＣＤＣコンバータ３１において、平滑インダクタＬに電流ＩＬが連続に流れる場合の電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。なお、ＤＣＤＣコンバータ３１の出力電流をＩｏとする。
【００４３】
図４に示すように、平滑インダクタＬに電流ＩＬが連続に流れる場合、電圧｜ＶＦＬ−ＶＦＷ｜は、電流ＩＬが上昇しているとき（スイッチング素子Ｓ１がオンしているとき）、ほぼ電圧Ｖ１／Ｎになる。また、電圧｜ＶＦＷ−ＶＦＬ｜は、電流ＩＬが下降しているとき（スイッチング素子Ｓ１がオフしているとき）、ほぼ電圧Ｖ２／Ｎになる。また、整流ダイオードＤ２がオフするときに電圧｜ＶＦＬ−ＶＦＷ｜に生じるサージ電圧ＶＳ２は、第１のサージフィルタ３２３により抑えられる。また、整流ダイオードＤ１がオフするときに電圧｜ＶＦＷ−ＶＦＬ｜に生じるサージ電圧ＶＳ１は、第２のサージフィルタ３２４により抑えられる。そのため、第１のピークホールド回路３２５から出力される電圧ＶＨＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ１／Ｎになる。また、第２のピークホールド回路３２６から出力される電圧ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ２／Ｎになる。従って、加算器３２７から出力される電圧ＶＨＤ＋ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ３／Ｎになる。すなわち、電圧検出回路３２は、２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検出することができる。
【００４４】
図５は、ＤＣＤＣコンバータ３１において、平滑インダクタＬに電流ＩＬが不連続に流れる場合の電圧ＶＦＬ、電圧ＶＦＷ、電圧ＶＨＤ、電圧ＶＲＤ、及び電圧ＶＨＤ＋ＶＲＤの一例を示す図である。
【００４５】
図５に示すように、平滑インダクタＬに電流ＩＬが不連続に流れる場合、電圧｜ＶＦＬ−ＶＦＷ｜は、電流ＩＬが上昇しているとき（スイッチング素子Ｓ１がオンしているとき）、ほぼ電圧Ｖ１／Ｎになる。また、電圧｜ＶＦＷ−ＶＦＬ｜は、電流ＩＬが下降しているとき（スイッチング素子Ｓ１のオフ期間のうちの一部の期間）、ほぼ電圧Ｖ２／Ｎになる。また、整流ダイオードＤ１がオフするときに電圧｜ＶＦＷ−ＶＦＬ｜に生じるサージ電圧ＶＳ１は、第２のサージフィルタ３２４により抑えられる。また、電流ＩＬがゼロになる期間（スイッチング素子Ｓ１のオフ期間のうちの残りの期間ｔ５１〜ｔ５２）、整流ダイオードＤ１、Ｄ２の近傍に生じる寄生コンデンサと平滑インダクタＬにより出力電圧Ｖｏを基準に電圧ＶＦＬ、ＶＦＷがそれぞれ共振するが、それら共振は電圧ＶＦＬから電圧ＶＦＷを引くこと、または、電圧ＶＦＬから電圧ＶＦＷを引くことにより相殺される。そのため、第１のピークホールド回路３２５から出力される電圧ＶＨＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ１／Ｎになる。また、第２のピークホールド回路３２６から出力される電圧ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ２／Ｎになる。従って、加算器３２７から出力される電圧ＶＨＤ＋ＶＲＤは、スイッチング素子Ｓ１がオン、オフする間、ほぼ電圧Ｖ３／Ｎになる。すなわち、電圧検出回路３２は、２次コイルＣｓの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検出することができる。
【００４６】
このように、ＤＣＤＣコンバータ３１においても、トランスＴの２次コイルの両端の電圧ＶＦＬ及び電圧ＶＦＷを用いて、入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検出する構成であり、絶縁アンプなどの高価な素子を用いる必要がないため、絶縁アンプを用いて入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３を検出する場合に比べて、製造コストの増加を抑えることができる。
【００４７】
また、ＤＣＤＣコンバータ３１によれば、電圧ＶＦＬのピーク値や電圧ＶＦＷのピーク値をタイミングよく検出する必要がないため、簡単な構成で入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検知することができる。
【００４８】
また、ＤＣＤＣコンバータ３１によれば、電流ＩＬが小さくなり（例えばゼロになり）、平滑インダクタＬや寄生コンデンサによって電圧ＶＦＬや電圧ＶＦＷが共振しても、電圧ＶＦＬから電圧ＶＦＷを引くこと、または、電圧ＶＦＬから電圧ＶＦＷを引くことにより、その共振を相殺して電圧ＶＨＤ＋ＶＲＤの変動を抑えることができるため、ＤＣＤＣコンバータ１１に比べて、より精度よく入力電圧Ｖ１とリセット電圧Ｖ２との和Ｖ３として電圧Ｖ３／Ｎを検知することができる。
【００４９】
図６（ａ）は、電圧検出回路３２の回路構成の一例を示す図である。
図６（ａ）に示す電圧検出回路３２は、ダイオードＤａ１〜Ｄａ４と、コンデンサＣａ１〜Ｃａ２と、抵抗Ｒａ１〜Ｒａ８と、オペアンプＯＰａとを備える。
【００５０】
すなわち、ダイオードＤａ１のアノード端子はダイオードＤａ２のカソード端子及び２次コイルＣｓの他方端に接続されている。ダイオードＤａ２のアノード端子はダイオードＤａ３のアノード端子、コンデンサＣａ１の一方端、コンデンサＣａ２の一方端、抵抗Ｒａ２の一方端、抵抗Ｒａ３の一方端、及び抵抗Ｒａ７の一方端に接続されている。ダイオードＤａ３のカソード端子はダイオードＤａ４のアノード端子及び抵抗Ｒａ１の一方端に接続されている。抵抗Ｒａ１の他方端は２次コイルＣｓの一方端に接続されている。ダイオードＤａ１のカソード端子はコンデンサＣａ１の他方端、抵抗Ｒａ２の他方端、及び抵抗Ｒａ４の一方端に接続されている。ダイオードＤａ４のカソード端子はコンデンサＣａ２の他方端、抵抗Ｒａ３の他方端、及び抵抗Ｒａ５の一方端に接続されている。抵抗Ｒａ４の他方端は抵抗Ｒａ５の他方端、抵抗Ｒａ６の一方端、及びオペアンプＯＰａの正側入力端子に接続されている。抵抗Ｒａ６の他方端は第２のグランドに接続されている。抵抗Ｒａ７の他方端は抵抗Ｒａ８の一方端及びオペアンプＯＰａの負側入力端子に接続されている。オペアンプＯＰａの出力端子は抵抗Ｒａ８の他方端及び制御部１３の入力端子に接続されている。
【００５１】
図６（ｂ）は、電圧検出回路３２の回路構成の他の例を示す図である。
図６（ｂ）に示す電圧検出回路３２は、ダイオードＤｂ１〜Ｄｂ４と、コンデンサＣｂ１〜Ｃｂ２と、抵抗Ｒｂ１〜Ｒｂ８と、コンパレータＣｍｐｂと、電源Ｅｂとを備える。
【００５２】
すなわち、ダイオードＤｂ１のアノード端子はダイオードＤｂ２のカソード端子及び２次コイルＣｓの他方端に接続されている。ダイオードＤｂ２のアノード端子はダイオードＤｂ３のアノード端子、コンデンサＣｂ１の一方端、コンデンサＣｂ２の一方端、抵抗Ｒｂ２の一方端、抵抗Ｒｂ３の一方端、及び抵抗Ｒｂ７の一方端に接続されている。ダイオードＤｂ３のカソード端子はダイオードＤｂ４のアノード端子及び抵抗Ｒｂ１の一方端に接続されている。抵抗Ｒｂ１の他方端は２次コイルＣｓの一方端に接続されている。ダイオードＤｂ１のカソード端子はコンデンサＣｂ１の他方端、抵抗Ｒｂ２の他方端、及び抵抗Ｒｂ４の一方端に接続されている。ダイオードＤｂ４のカソード端子はコンデンサＣｂ２の他方端、抵抗Ｒｂ３の他方端、及び抵抗Ｒｂ５の一方端に接続されている。抵抗Ｒｂ４の他方端は抵抗Ｒｂ５の他方端、抵抗Ｒｂ６の一方端、及びコンパレータＣｍｐｂの正側入力端子に接続されている。抵抗Ｒｂ７の他方端は抵抗Ｒｂ８の一方端及び電源Ｅｂの負側端子に接続されている。電源Ｅｂの正側端子はコンパレータＣｍｐｂの負側入力端子に接続されている。抵抗Ｒｂ６の他方端及び抵抗Ｒｂ８の他方端は第２のグランドに接続されている。コンパレータＣｍｐｂの出力端子は制御部１３の入力端子に接続されている。
【００５３】
図７（ａ）は、電圧検出回路３２の回路構成の他の例を示す図である。
図７（ａ）に示す電圧検出回路３２は、ダイオードＤｃ１〜Ｄｃ２と、コンデンサＣｃ１〜Ｃｃ２と、抵抗Ｒｃ１〜Ｒｃ９と、オペアンプＯＰｃとを備える。
【００５４】
すなわち、ダイオードＤｃ１のアノード端子は２次コイルＣｓの他方端、コンデンサＣｃ２の一方端、抵抗Ｒｃ３の一方端、及び抵抗Ｒｃ８の一方端に接続されている。ダイオードＤｃ２のアノード端子は抵抗Ｒｃ１の一方端、コンデンサＣｃ１の一方端、抵抗Ｒｃ２の一方端、及び抵抗Ｒｃ７の一方端に接続されている。ダイオードＤｃ１のカソード端子はコンデンサＣｃ１の他方端、抵抗Ｒｃ２の他方端、及び抵抗Ｒｃ４の一方端に接続されている。ダイオードＤｃ２のカソード端子はコンデンサＣｃ２の他方端、抵抗Ｒｃ３の他方端、及び抵抗Ｒｃ５の一方端に接続されている。抵抗Ｒｃ１の他方端は２次コイルＣｓの一方端に接続されている。抵抗Ｒｃ４の他方端は抵抗Ｒｃ５の他方端、抵抗Ｒｃ６の一方端、及びオペアンプＯＰｃの正側入力端子に接続されている。抵抗Ｒｃ６の他方端は第２のグランドに接続されている。抵抗Ｒｃ７の他方端は抵抗Ｒｃ８の他方端、抵抗Ｒｃ９の一方端、及びオペアンプＯＰｃの負側入力端子に接続されている。オペアンプＯＰｃの出力端子は抵抗Ｒｃ９の他方端及び制御部１３の入力端子に接続されている。
【００５５】
図７（ｂ）は、電圧検出回路３２の回路構成の他の例を示す図である。
図７（ｂ）に示す電圧検出回路３２は、ダイオードＤｄ１〜Ｄｄ２と、コンデンサＣｄ１〜Ｃｄ２と、抵抗Ｒｄ１〜Ｒｄ９と、コンパレータＣｍｐｄと、電源Ｅｄとを備える。
【００５６】
すなわち、ダイオードＤｄ１のアノード端子は２次コイルＣｓの他方端、コンデンサＣｄ２の一方端、抵抗Ｒｄ３の一方端、及び抵抗Ｒｄ８の一方端に接続されている。ダイオードＤｄ２のアノード端子は抵抗Ｒｄ１の一方端、コンデンサＣｄ１の一方端、抵抗Ｒｄ２の一方端、及び抵抗Ｒｄ７の一方端に接続されている。ダイオードＤｄ１のカソード端子はコンデンサＣｄ１の他方端、抵抗Ｒｄ２の他方端、及び抵抗Ｒｄ４の一方端に接続されている。ダイオードＤｄ２のカソード端子はコンデンサＣｄ２の他方端、抵抗Ｒｄ３の他方端、及び抵抗Ｒｄ５の一方端に接続されている。抵抗Ｒｄ１の他方端は２次コイルＣｓの一方端に接続されている。抵抗Ｒｄ４の他方端は抵抗Ｒｄ５の他方端、抵抗Ｒｄ６の一方端、及びコンパレータＣｍｐｄの正側入力端子に接続されている。抵抗Ｒｄ７の他方端は抵抗Ｒｄ８の他方端、抵抗Ｒｄ９の一方端、及び電源Ｅｄの負側端子に接続されている。電源Ｅｄの正側端子はコンパレータＣｍｐｄの負側入力端子に接続されている。抵抗Ｒｄ６の他方端及び抵抗Ｒｄ９の他方端は第２のグランドに接続されている。コンパレータＣｍｐｄの出力端子は制御部１３の入力端子に接続されている。
【００５７】
図８（ａ）は、電圧検出回路３２の回路構成の他の例を示す図である。
図８（ａ）に示す電圧検出回路３２は、ダイオードＤｅ１〜Ｄｅ２と、コンデンサＣｅ１〜Ｃｅ２と、抵抗Ｒｅ１〜Ｒｅ７と、オペアンプＯＰｅとを備える。
【００５８】
すなわち、ダイオードＤｅ１のアノード端子は抵抗Ｒｅ１の一方端及びダイオードＤｅ２のカソード端子に接続されている。抵抗Ｒｅ１の他方端は２次コイルＣｓの一方端に接続されている。ダイオードＤｅ１のカソード端子はコンデンサＣｅ１の一方端、抵抗Ｒｅ２の一方端、及び抵抗Ｒｅ４の一方端に接続されている。コンデンサＣｅ１の他方端は２次コイルＣｓの他方端、抵抗Ｒｅ２の他方端、コンデンサＣｅ２の一方端、及び抵抗Ｒｅ３の一方端に接続されている。ダイオードＤｅ２のアノード端子はコンデンサＣｅ２の他方端、抵抗Ｒｅ３の他方端、及び抵抗Ｒｅ５の一方端に接続されている。抵抗Ｒｅ４の他方端は抵抗Ｒｅ６の一方端及びオペアンプＯＰｅの正側入力端子に接続されている。抵抗Ｒｅ５の他方端は抵抗Ｒｅ７の一方端及びオペアンプＯＰｅの負側入力端子に接続されている。抵抗Ｒｅ６の他方端は第２のグランドに接続されている。オペアンプＯＰｅの出力端子は抵抗Ｒｅ７の他方端及び制御部１３の入力端子に接続されている。
【００５９】
図８（ｂ）は、電圧検出回路３２の回路構成の他の例を示す図である。
図８（ｂ）に示す電圧検出回路３２は、ダイオードＤｆ１〜Ｄｆ２と、コンデンサＣｆ１〜Ｃｆ２と、抵抗Ｒｆ１〜Ｒｆ７と、コンパレータＣｍｐｆと、電源Ｅｆとを備える。
【００６０】
すなわち、ダイオードＤｆ１のアノード端子は抵抗Ｒｆ１の一方端及びダイオードＤｆ２のカソード端子に接続されている。抵抗Ｒｆ１の他方端は２次コイルＣｓの一方端に接続されている。ダイオードＤｆ１のカソード端子はコンデンサＣｆ１の一方端、抵抗Ｒｆ２の一方端、及び抵抗Ｒｆ４の一方端に接続されている。コンデンサＣｆ１の他方端は２次コイルＣｓの他方端、抵抗Ｒｆ２の他方端、コンデンサＣｆ２の一方端、及び抵抗Ｒｆ３の一方端に接続されている。ダイオードＤｆ２のアノード端子はコンデンサＣｆ２の他方端、抵抗Ｒｆ３の他方端、及び抵抗Ｒｆ５の一方端に接続されている。抵抗Ｒｆ４の他方端は抵抗Ｒｆ６の一方端及びコンパレータＣｍｐｆの正側入力端子に接続されている。抵抗Ｒｆ５の他方端は抵抗Ｒｆ７の一方端及び電源Ｅｆの負側端子に接続されている。電源Ｅｆの正側端子はコンパレータＣｍｐｆの負側入力端子に接続されている。抵抗Ｒｆ６の他方端及び抵抗Ｒｆ７の他方端は第２のグランドに接続されている。コンパレータＣｍｐｆの出力端子は制御部１３の入力端子に接続されている。
【００６１】
また、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【符号の説明】
【００６２】
１１、３１  アクティブクランプ方式のフォワード型ＤＣＤＣコンバータ
１２、３２  電圧検出回路
１３  制御部
１２１、３２３  第１のサージフィルタ
１２２、３２４  第２のサージフィルタ
１２３、３２５  第１のピークホールド回路
１２４、３２６  第２のピークホールド回路
１２５、３２７  加算器
３２１  第１の整流器
３２２  第２の整流器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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