(57)【要約】【課題】逐次比較レジスタ型ＡＤ変換器における利得較正方法、及び逐次比較レジスタ型アナログデジタル変換器を提供する。【解決手段】ＳＡＲＡＤＣ（７００）における利得較正方法であって、アナログ入力信号（ＶＩＮ）のビット数を決定するステップと、アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、較正残差信号（Ｖ＊ＲＥＳ）及び較正ビット（Ｂ＊ＬＳＢ）を決定するために少なくとも１つの設定コードを使用するステップと、デジタル信号（ＣＯＵＴ）及び較正ビット（Ｂ＊ＬＳＢ）の最下位ビットを解析するステップと、前記利得モジュールにおける利得誤差の存在の指示子を決定するステップと、利得誤差を較正するステップとを含む。較正ビット（Ｂ＊ＬＳＢ）の決定は１つの追加の比較しか必要としないので、通常の動作と比較して、通常の操作を中断する必要はない。【選択図】図６Ａ
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【特許請求の範囲】
【請求項１】
逐次近似レジスタ型アナログデジタル変換器であるＳＡＲＡＤＣ（２００；７００）における利得較正方法であって、
ａ）アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最上位ビット（ＢＭＳＢ）を決定する第１段のＡＤＣ（２１０；７１０）と、
ｂ）第１段のＡＤＣ（２１０；７１０）から出力される残差信号（ＶＲＥＳ）を増幅する利得モジュール（２３０；７３０）と、
ｃ）アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）を決定する第２段のＡＤＣ（２２０；７２０）とを備えたＳＡＲＡＤＣ（２００；７００）における利得較正方法において、
前記方法はさらに、
ｄ）前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、
ｅ）前記少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを使用して、前記第１段のＡＤＣ（２１０；７１０）の較正残差信号（Ｖ＊ＲＥＳ）及び前記第２段のＡＤＣ（２２０；７２０）の較正ビット（Ｂ＊ＬＳＢ）を決定するステップと、
ｆ）デジタル信号（ＣＯＵＴ）の最下位ビット及び較正ビット（Ｂ＊ＬＳＢ）を解析するステップと、
ｇ）前記解析から、前記利得モジュール（２３０；７３０）における利得誤差の存在の表示を決定するステップと、
ｈ）利得誤差の存在が決定されたときに、利得モジュール（２３０；７３０）における利得誤差を較正することを特徴とするＳＡＲＡＤＣ（２００；７００）における利得較正方法。
【請求項２】
前記ステップｅ）はさらに、アナログ入力信号（ＶＩＮ）と少なくとも１つの設定コードの一部を表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することによって、較正残差信号（Ｖ＊ＲＥＳ）を決定するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ステップｅ）はさらに、増幅された較正残差信号（Ｖ＊ＡＭＰ）を、前記少なくとも１つの設定コードの一部を表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、較正ビット（Ｂ＊ＬＳＢ）を決定するステップを含むことを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記ステップｅ）はさらに、前記利得モジュール（２３０；７３０）が較正残差信号（Ｖ＊ＲＥＳ）を一時的に記憶することを最下位ビットが決定されるまで繰り返すステップを含むことを特徴とする請求項１〜３のうちのいずれか１つに記載の方法。
【請求項５】
前記ステップｇ）はさらに、最下位ビットと較正ビット（Ｂ＊ＬＳＢ）が異なるか否かを決定して利得モジュール（２３０；７３０）における利得誤差の存在を示すステップを含むことを特徴とする請求項１〜４のうちのいずれか１つに記載の方法。
【請求項６】
前記ステップｇ）はさらに、最下位ビットの値を決定するステップを含み、前記値が１の値を有するときに下方較正を示し、前記値が０の値を有するときに上方較正を示すことを特徴とする請求項５に記載の方法。
【請求項７】
前記ステップｇ）はさらに、最下位ビット及び較正ビット（Ｂ＊ＬＳＢ）の値を決定することを含み、
最下位ビットと較正ビット（Ｂ＊ＬＳＢ）の両方の値が０であるときに、前記利得モジュール（２３０；７３０）における利得誤差の存在を示さず、
最下位ビットと較正ビット（Ｂ＊ＬＳＢ）の両方の値が１であるときに、前記利得モジュール（２３０；７３０）における利得誤差の存在を示さず、
最下位ビットの値が０でありかつ較正ビット（Ｂ＊ＬＳＢ）の値が１であるときに、前記利得モジュール（２３０；７３０）における利得誤差の存在を上方較正で示し、
最下位ビットの値が１でありかつ較正ビット（Ｂ＊ＬＳＢ）の値が０であるときに、利得モジュール（２３０；７３０）における利得誤差の存在を下方較正で示すことを特徴とする請求項１〜４のうちのいずれか１つに記載の方法。
【請求項８】
前記ステップｈ）はさらに、前記利得モジュール（２３０；７３０）における利得誤差の存在が検出されたときに、複数の調整可能なキャパシタ（２２４ａ，２２４ｂ，…，２２４ｎ；７２４ａ，７２４ｂ，…，７２４ｎ）の少なくとも１つを調整することによって、前記第２段のＡＤＣ（２２０；７２０）を較正するステップを含むことを特徴とする請求項１〜７のうちのいずれか１つに記載の方法。
【請求項９】
逐次比較型アナログ−デジタル変換器であるＳＡＲＡＤＣ（２００；７００）であって、
アナログ入力信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最上位ビット（ＢＭＳＢ）を決定し、デジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）に対応する残差信号（ｒｅｓｉｄｕａｌ  ｓｉｇｎａｌ：ＶＲＥＳ）を出力するように構成された第１段のＡＤＣ（２１０；７１０）と、
前記第１段のＡＤＣ（２１０；７１０）から出力された残差信号（ＶＲＥＳ）を受信し、前記残差信号（ＶＲＥＳ）を増幅し、前記増幅された残差信号（ＶＡＭＰ）を出力するように構成された利得モジュール（２３０；７３０）と、
前記増幅された残差信号（ＶＡＭＰ）を受信し、増幅された残差信号（ＶＡＭＰ）から、入力アナログ信号（ＶＩＮ）に対応するデジタル信号（ＣＯＵＴ）の複数の最下位ビット（ＢＬＳＢ）を決定するように構成された第２段のＡＤＣ（２２０；７２０）と、
前記第１段のＡＤＣ（２１０；７１０）、利得モジュール（２３０；７３０）、及び第２段のＡＤＣ（２２０；７２０）を制御し、入力されたアナログ信号（ＶＩＮ）に対応するデジタル出力信号（ＣＯＵＴ）を出力するように構成された制御モジュール（２４０；７４０）とを備えたＳＡＲＡＤＣ（２００；７００）において、
前記制御モジュール（２４０；７４０）はさらに、
少なくとも１つのトリガコードを格納し、
アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出し、
前記少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを、較正残差信号（Ｖ＊ＲＥＳ）を決定するようにさらに構成された前記第１段のＡＤＣ（２１０；７１０）、並びに、較正ビット（Ｂ＊ＬＳＢ）を決定するようにさらに構成された第２段のＡＤＣ（２２０；７２０）に提供し、
デジタル信号（ＣＯＵＴ）の最下位ビット及び較正ビット（Ｂ＊ＬＳＢ）を解析し、
前記解析から、前記利得モジュール（２３０；７３０）における利得誤差の存在の指示子を決定するステップと、
前記利得誤差の存在が決定されたときに、前記利得モジュール（２３０；７３０）における較正利得誤差を開始するように構成されたことを特徴とするＳＡＲＡＤＣ（２００；７００）。
【請求項１０】
前記第１段のＡＤＣ（２１０；７１０）は、アナログ入力信号（ＶＩＮ）と、少なくとも１つの設定コードの一部を表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することによって、較正残差信号（Ｖ＊ＲＥＳ）を決定するように構成された残差生成モジュール（２１９；７１９）を備えたことを特徴とする請求項９に記載のＳＡＲＡＤＣ（２００；７００）。
【請求項１１】
前記第２段のＡＤＣ（２２０；７２０）は、増幅された較正残差信号（Ｖ＊ＡＭＰ）を、前記少なくとも１つの設定コードの一部を表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、前記較正ビット（Ｂ＊ＬＳＢ）を決定するように構成された比較器（２２６；７２６）を備えたことを特徴とする請求項９又は１０に記載のＳＡＲＡＤＣ（２００；７００）。
【請求項１２】
前記利得モジュール（２３０；７３０）は、
第１の増幅器（２３２；７３２）と、
第２の増幅器（２３６；７３６）と、
前記第１の増幅器（２３２；７３２）と前記第２増幅器（２３６；７３６）との間の第１のスイッチ（２３４；７３４）と、
前記第２の増幅器（２３６；７３６）の後段の第２のスイッチ（２３８；７３８）とを備え、
前記制御モジュール（２４０；；７３４）は、前記較正残差信号（Ｖ＊ＲＥＳ）をコンデンサ（ＣＳ）に一時的に格納するように前記第２段のＡＤＣ（２２０；７２０）が最下位ビットを決定するまで繰り返すように、前記第１のスイッチ（２３４；７３４）及び前記第２のスイッチ（２３８；７３８）を制御することを特徴とする請求項９〜１１のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；７００）。
【請求項１３】
前記制御モジュール（２４０；７４０）はさらに、最下位ビットと較正ビット（Ｂ＊ＬＳＢ）とが異なるか否かを決定し、前記差分計算モジュール（２３０；７３０）における利得誤差の存在を示すように構成された差分計算モジュール（２４７；７４７）をさらに備えたことを特徴とする請求項９〜１２のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；７００）。
【請求項１４】
前記制御モジュールは、最下位ビットの値を決定し、前記値が１の値を有するときに下方較正を示し、前記値が０の値を有するときに上方較正を示すように構成された利得較正モジュール（２４５；７４５）を備えたことを特徴とする請求項１３に記載のＳＡＲＡＤＣ（２００；７００）。
【請求項１５】
前記制御モジュール（２４０；７４０）は、前記利得モジュール（２３０；７３０）における利得誤差の存在を示す信号を、前記信号に応じて調整されるように構成された複数の調整可能なキャパシタ（２２４ａ，２２４ｂ，…，２２４ｎ；７２４ａ，７２４ｂ，…，７２４ｎ）を備えた前記第２段のＡＤＣ（２２０；７２０）に送るように構成されたことを特徴とする請求項９〜１４のうちのいずれか１つに記載のＳＡＲＡＤＣ（２００；７００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次近似レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）における利得較正方法に関する。本発明はまた、逐次比較レジスタ型アナログデジタル変換器に関する。
【背景技術】
【０００２】
アナログデジタル変換器（ＡＤＣ）は一般に知られており、アナログフロントエンドと後続のデジタル処理ブロックとの間のインターフェースとして使用されている。現代の無線通信システムは、通常、高分解能（すなわち、１２〜１４ビット）の低電力を必要とする。十分に高い電力効率を提供するために、本質的に電力効率が高いので、ＳＡＲＡＤＣが使用される。ＳＡＲＡＤＣの欠点は、ＤＡＣキャパシタのミスマッチと比較器のノイズのためにわずか８〜１２ビットの分解能に制限されていることである。
【０００３】
近年、解像度を高めることができる２段パイプラインＳＡＲＡＤＣが提案されている。２段パイプラインＳＡＲＡＤＣは、２つの独立した中分解能ＳＡＲＡＤＣと段間残差増幅器で構成されている。このパイプライン構造は第２段のノイズ要件を緩和するが、段間増幅器には低ノイズで正確な利得条件を課す。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２段ＳＡＲＡＤＣに関する既知の問題は、一般に高分解能ＡＤＣを有する場合、最高の性能を達成するために較正が必要である。具体的には、
（１）各段のＤＡＣは互いに較正する必要がある。
（２）増幅器は、較正する必要があるオフセットを有することができる。
（３）各段のＡＤＣの比較器をオフセットすることができる。
（４）増幅器は、較正する必要がある利得誤差を有することができる。
しかしながら、既知の較正プロセスでは、ＳＡＲＡＤＣの通常の動作を停止させる必要がある。このように、ＳＡＲＡＤＣは入力信号を連続的に変換することができない。別の利点は、既知の較正プロセスが、環境影響による経時変化を考慮していないことである。
【０００５】
本開示の目的は、ＳＡＲＡＤＣの通常動作を中断しない、逐次近似レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）における利得較正方法を提供することにある。
【課題を解決するための手段】
【０００６】
開示の概要
前記目的は、ＳＡＲＡＤＣにおける以下の利得較正方法によって達成され、前記方法は、
ａ）第１段のＡＤＣが、アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定するステップと、
ｂ）利得モジュールが、第１段のＡＤＣから出力された残差信号を増幅するステップと、
ｃ）第２段のＡＤＣが、アナログ入力信号に対応するデジタル信号の複数の最下位ビットを決定するステップと、
ｄ）前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出するステップと、
ｅ）少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを用いて、前記第１段のＡＤＣにおける較正残差信号と、第２段のＡＤＣにおける較正ビットとを決定するステップと、
ｆ）デジタル信号の最下位ビット及び較正ビットを解析するステップと、
ｇ）前記解析から、前記利得モジュールにおける利得誤差の存在の表示を決定するステップと、
ｈ）利得誤差の存在が決定されたときに、利得モジュールにおける利得誤差を較正するステップとを含む。
【０００７】
較正ビットの決定は、第２段のＡＤＣにおいて１つの追加の比較しか必要としないので、通常の動作と比較して、ＳＡＲＡＤＣの正常動作に大きな影響はない。具体的には、通常の操作を中断する必要はなく、ただ１つの追加の比較ステップが存在する。さらに、利得誤差があるか否かを決定すること、誤差がある場合に較正することは、ＳＡＲＡＤＣの通常の動作に影響を与えるプロセスではない。従って、較正はバックグラウンドで行うことができ、それ故、頻繁に行うことができ、それによって、環境効果による経時変化を考慮に入れることができる。
【０００８】
一実施形態では、前記ステップｅ）はさらに、アナログ入力信号と、少なくとも１つの設定コードの一部を表すアナログ信号との間の差を計算することによって、較正残差信号を決定するステップを含む。
【０００９】
一実施形態では、前記ステップｅ）はさらに、増幅された較正残差信号を、少なくとも１つの設定コードの一部を表す別のアナログ信号と比較することによって、較正ビットを決定するステップを含む。
【００１０】
一実施形態では、前記ステップｅ）はさらに、利得モジュールが、較正残差信号を一時的に記憶することを、最下位ビットが決定されるまで繰り返すステップを含む。
【００１１】
一実施形態では、前記ステップｇ）はさらに、最下位ビットと較正ビットが異なるか否かを決定し、利得モジュールにおける利得誤差の存在を示すステップを含む。好ましくは、前記ステップｇ）はさらに、最下位ビットの値を決定し、前記値が「１」の値を有するときに下方較正を示し、前記値が「０」の値を有するときに上方較正を示すステップを含む。
【００１２】
代替実施形態では、前記ステップｇ）はさらに、最下位ビット及び較正ビットの値を決定し、
最下位ビットと較正ビットの両方の値が「０」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットと較正ビットの両方の値が「１」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットの値が「０」でありかつ較正ビットの値が「１」であるときに、利得モジュールにおける利得誤差の存在を上方較正で示し、
最下位ビットの値が「１」でありかつ較正ビットの値が「０」であるときに、利得モジュール内に利得誤差の存在を下方較正で示すステップを含む。
【００１３】
一実施形態では、前記ステップｈ）はさらに、利得モジュールにおける利得誤差の存在が検出されたときに、複数の調整可能なキャパシタのうちの少なくとも１つを調整することによって第２段のＡＤＣを較正するステップを含む。
【００１４】
本開示の別の目的は、ＳＡＲＡＤＣの通常の動作を中断することなく利得誤差較正を受けることができる、逐次比較レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）を提供することにある。
【００１５】
前記目的は、以下のＳＡＲＡＤＣによって達成され、前記ＳＡＲＡＤＣは、
アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定し、前記デジタル信号の複数の最下位ビットに対応する残差信号を出力するように構成された第１段のＡＤＣと、
前記第１段のＡＤＣから出力された残差信号を受信し、残差信号を増幅して出力する利得モジュールと、
増幅された残差信号を受信し、増幅された残差信号から入力アナログ信号に対応するデジタル信号の複数の最下位ビットを決定するように構成された第２段のＡＤＣと、
前記第１段のＡＤＣ、前記利得モジュール、及び前記第２段のＡＤＣを制御するように構成された制御モジュールとを備え、
前記制御モジュールは、
入力されたアナログ信号に対応するデジタル出力信号を出力し、
少なくとも１つのトリガコードを格納し、
アナログ入力信号から決定されたバイナリコードが少なくとも１つのトリガコードと一致するか否かを検出し、
少なくとも１つのトリガコードに対応する少なくとも１つの設定コードを、較正残差信号を決定するようにさらに構成された第１段のＡＤＣ、並びに、較正ビットを決定するようにさらに構成された第２段のＡＤＣに提供し、
デジタル信号の最下位ビット及び較正ビットを解析し、
前記解析から、前記利得モジュールにおける利得誤差の存在の指示子を決定し、
前記利得誤差の存在が決定された場合、利得モジュールにおける較正利得誤差を開始するように構成される。
【００１６】
このＳＡＲＡＤＣは、既に上述した方法と同じ利点を有する。
【００１７】
一実施形態では、前記第１段のＡＤＣは、アナログ入力信号と、少なくとも１つの設定コードの一部を表すアナログ信号との間の差を計算することによって較正残差信号を決定するように構成される残差生成モジュールを備える。
【００１８】
一実施形態では、前記第２段のＡＤＣは、増幅された較正残差信号を、少なくとも１つの設定コードの一部を表す別のアナログ信号と比較することによって、較正ビットを決定するように構成された比較器を備える。
【００１９】
一実施形態では、前記利得モジュールは、
第１の増幅器と、
第２の増幅器と、
第１の増幅器と第２の増幅器との間の第１のスイッチと、
第２の増幅器の後段の第２のスイッチとを備え、
前記制御モジュールは、較正残差信号を、第１のスイッチの後段のコンデンサに一時的に格納することを、前記第２段のＡＤＣが最下位ビットを決定するまで繰り返すように、第１のスイッチ及び第２のスイッチを制御する。
【００２０】
一実施形態では、前記制御モジュールはさらに、最下位ビットと較正ビットとが異なるか否かを決定し、利得モジュール内の利得誤差の存在を示す差分計算モジュールを備える。好ましくは、前記制御モジュールは、最下位ビットの値を決定し、前記値が「１」の値を有するときに下方較正を示し、前記値が「０」の値を有するときに上方較正を示すように構成された利得較正モジュールを備える。
【００２１】
代替実施形態では、前記制御モジュールは、最下位ビット及び較正ビットの値を決定するように構成された利得較正モジュールを備え、
最下位ビットと較正ビットの両方の値が「０」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットと較正ビットの両方の値が「１」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットの値が「０」でありかつ較正ビットの値が「１」であるときに、利得モジュールにおける利得誤差の存在を上方較正で示し、
最下位ビットの値が「１」でありかつ較正ビットの値が「０」であるときに、利得モジュールにおける利得誤差の存在を下方較正で示す。
【００２２】
一実施形態では、前記制御モジュールは、利得モジュール内の利得誤差の存在を示す信号を、前記信号に応じて調整されるように構成された複数の調整可能なキャパシタを備えた第２段のＡＤＣに送るようにさらに構成される。
【００２３】
本開示は、以下の説明及び添付の図面によってさらに説明される。
【図面の簡単な説明】
【００２４】
【図１】従来の２段パイプライン逐次比較レジスタ（ＳＡＲ）型アナログデジタル変換器（ＡＤＣ）のブロック図を示す。
【図２Ａ】本開示にかかる２段パイプラインＳＡＲＡＤＣのブロック図を示す。
【図２Ｂ】図２Ａの２段パイプラインＳＡＲＡＤＣの制御モジュールのブロック図を示す。
【図２Ｃ】図２Ａの２段パイプラインＳＡＲＡＤＣの第１のＳＡＲＡＤＣのブロック図を示す。
【図２Ｄ】図２Ａの２段パイプラインＳＡＲＡＤＣの利得モジュールのブロック図を示す。
【図２Ｅ】図２Ａの２段パイプラインＳＡＲＡＤＣの第２のＳＡＲＡＤＣのブロック図を示す。
【図３】通常動作中の図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。
【図４】ＤＡＣミスマッチの較正、増幅器利得の較正、又は第２の比較器のオフセット較正中の、図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。
【図５】第１の比較器のオフセット較正中の図２Ａの２段パイプラインＳＡＲＡＤＣのタイミング図を示す。
【図６Ａ】利得誤差の較正を伴う本開示にかかる２段パイプラインＳＡＲＡＤＣのブロック図を示す。
【図６Ｂ】図６Ａの２段パイプラインＳＡＲＡＤＣの制御モジュールのブロック図を示す。
【図６Ｃ】図６Ａの２段パイプラインＳＡＲＡＤＣの第１のＳＡＲＡＤＣのブロック図を示す。
【図６Ｄ】図６Ａの２段パイプラインＳＡＲＡＤＣの利得モジュールのブロック図を示す。
【図６Ｅ】図６Ａの２段パイプラインＳＡＲＡＤＣの第２のＳＡＲＡＤＣのブロック図を示す。
【発明を実施するための形態】
【００２５】
本開示の説明
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されず、請求項によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面において、要素のいくつかのサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施のための実際の縮小に必ずしも対応していない。
【００２６】
さらに、明細書及び特許請求の範囲における第１、第２、第３などの用語は、類似の要素を区別するために使用され、必ずしも逐次的又は時間的な順序を説明するためではない。これらの用語は、適切な状況下で交換可能であり、本開示の実施形態は、本明細書に記載又は例示されている以外の順序で動作することができる。
【００２７】
さらに、説明及び特許請求の範囲における上部、下部、上、下などの用語は、説明目的で使用され、必ずしも相対的な位置を説明するためではない。そのように使用される用語は、適切な状況下で交換可能である。本明細書に記載された開示の実施形態は、本明細書に記載又は図示されている以外の向きで動作することができる。
【００２８】
さらに、様々な実施形態は、「好ましい」と呼ばれるが、例示的な方法として解釈されるべきである。この開示は、本開示の範囲を限定するものではなく実装されてもよい。
【００２９】
図１は、従来の２段パイプライン逐次近似レジスタ（ＳＡＲ）型アナログデジタル変換器（ＡＤＣ）１００のブロック図を示す。２段パイプラインＳＡＲＡＤＣ１００は、第１のＳＡＲＡＤＣ１１０と、第２のＳＡＲＡＤＣ１２０と、第１のＳＡＲＡＤＣ１１０の出力信号を増幅する利得モジュール１３０と、２段パイプラインＳＡＲＡＤＣ１００を制御する制御モジュール１４０とを備える。図１では、フルラインは、第１のＳＡＲＡＤＣ１１０がその動作を終了するまで送信される信号を示すために使用され、破線は、第１のＳＡＲＡＤＣ１１０がその動作を終了した後、第２のＳＡＲＡＤＣ１２０がその動作を終了するまでの送信される信号を示すために使用され、一点鎖線は、第２のＳＡＲＡＤＣ１２０がその動作を終了した後に送信される信号を示すために使用される。
【００３０】
動作中、アナログ入力信号ＶＩＮは、複数の最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔｓ：ＭＳＢ）を決定する第１のＳＡＲＡＤＣ１１０に入力される。複数のＭＳＢは、アナログ入力信号ＶＩＮを、入力信号ＶＩＮをサンプリングする第１の追跡及び保持モジュール１１２に供給することで決定される。制御モジュール１４０は、デジタルコードＣＭＳＢを第１のデジタルアナログ変換器（ＤＡＣ）１１４に入力し、第１のデジタルアナログ変換器（ＤＡＣ）１１４はデジタルコードＣＭＳＢを対応するアナログ信号ＶＭＳＢに変換する。第１の比較器１１６は、入力信号ＶＩＮとアナログ信号ＶＭＳＢとを比較して、２つの信号のうちのどちらが大きいかを決定する。比較結果に応じて、第１の比較器１１６はバイナリ値ＢＭＳＢを出力する。
【００３１】
バイナリ値ＢＭＳＢが「１」であるとき、入力信号ＶＩＮはアナログ信号ＶＭＳＢより大きい。同様に、バイナリ値ＢＭＳＢが「０」の場合、入力信号ＶＩＮはアナログ信号ＶＭＳＢより小さい。バイナリ検索アルゴリズムを使用して、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタル信号のＭＳＢが決定されるまで、デジタルコードＣＭＳＢを変更する。
【００３２】
少なくとも１つのクロック信号（図１には図示せず）は、２段パイプラインＳＡＲＡＤＣ１００のタイミングを制御して、アナログ入力信号ＶＩＮに対応するデジタル信号のＭＳＢ及びＬＳＢの決定の反復を提供するために設けられることが容易に理解されるであろう。
【００３３】
例えば、一実施形態では、制御モジュール１４０は、デジタルコードＣＭＳＢを「１０００」として初期化する。バイナリ値ＢＭＳＢに応じて、次の反復において、制御モジュール１４０は、デジタルコードＣＭＳＢを、バイナリ値ＢＭＳＢが「１」であるときに「１１００」にセットし、バイナリ値ＢＭＳＢが「０」であるときに「０１００」にセットする。この実施形態では、４回の反復が実行されて、入力信号ＶＩＮに対応する４個のＭＳＢを決定する。
【００３４】
当業者であれば、任意の数のＭＳＢが、あらかじめ設定された回数の反復を使用することで、第１のＳＡＲＡＤＣ１１０によって決定され得ることが明らかである。
【００３５】
ＭＳＢが第１のＳＡＲＡＤＣ１１０によって決定された後、すなわち、予め設定された反復回数が実行された後、第１のＳＡＲＡＤＣ１１０は、入力信号ＶＩＮと、デジタルコードＣＭＳＢに対応するアナログ信号ＶＭＳＢとの差を表すアナログ残差信号ＶＲＥＳを出力する。このアナログ信号ＶＲＥＳは、入力信号ＶＩＮのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔｓ）に関する情報を含む。信号ＶＲＥＳは、当該信号を増幅するために利得モジュール１３０を介して送信される。
【００３６】
動作中に、利得モジュール１３０からの増幅された信号ＶＡＭＰは、複数のＬＳＢを決定する第２のＳＡＲＡＤＣ１２０に入力される。具体的には、増幅された信号ＶＡＭＰを、増幅された信号ＶＡＭＰをサンプリングする第２の追跡及び保持モジュール１２２に供給することで複数のＬＳＢが決定される。制御モジュール１４０は、デジタルコードＣＬＳＢを第２のＤＡＣ１２４に入力し、第２のＤＡＣ１２４はデジタルコードＣＬＳＢを対応するアナログ信号ＶＬＳＢに変換する。第２の比較器１２６は、増幅された信号ＶＡＭＰとアナログ信号ＶＬＳＢとを比較して、２つの信号のどちらが大きいかを決定する。比較結果に応じて、第２の比較器１２６はバイナリ値ＢＬＳＢを出力する。
【００３７】
バイナリ値ＢＬＳＢが「１」であるとき、増幅信号ＶＡＭＰはアナログ信号ＶＬＳＢより大きい。同様に、バイナリ値ＢＬＳＢが「０」の場合、入力信号ＶＡＭＰはアナログ信号ＶＬＳＢより小さい。バイナリ検索アルゴリズムを用いて、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタル信号のＬＳＢが決定されるまで、デジタルコードＣＬＳＢを変更する。
【００３８】
第２のＳＡＲＡＤＣ１２０が予め設定された反復回数を終了した後、制御モジュール１４０は、入力信号ＶＩＮに対応するデジタルコードＣＯＵＴを出力する。ＣＯＵＴは、第１のＳＡＲＡＤＣ１１０によって決定されたＭＳＢに関する情報と、及び第２のＳＡＲＡＤＣ１２０によって決定されたＬＳＢに関する情報とを組み合わせることで、制御モジュールによって決定される。
【００３９】
図２Ａは、以下を修正するバックグラウンド較正を有する２段パイプラインＳＡＲＡＤＣ２００のブロック図を示す。
（１）ＳＡＲＡＤＣ２１０，２２０間のＤＡＣミスマッチ誤差；
（２）利得モジュール２３０のプロセス、電圧及び温度（ＰＶＴ）変動に起因する増幅器利得誤差；及び
（３）比較器２１６，２２６のオフセット誤差。
【００４０】
図２Ａでは、フルラインは、２段パイプラインＳＡＲＡＤＣ２００の通常動作中に発生する信号を示すために使用される一方、点線は、バックグラウンド較正のために実行されていた、又は実行された余分なステップに関連している、送信される信号を示すために使用される。
【００４１】
２段パイプラインＳＡＲＡＤＣ２００の通常の動作は、図１に示す従来の２段パイプラインＳＡＲＡＤＣ１００と同一のである。具体的には、入力信号ＶＩＮが第１のＳＡＲＡＤＣ２１０に入力され、第１のＳＡＲＡＤＣ２１０は上記のように多数のＭＳＢを反復的に決定する。第１のＳＡＲＡＤＣ２１０は、残差信号ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢを出力し、残差信号ＶＲＥＳは利得モジュール２３０で増幅され、増幅された信号ＶＡＭＰは第２のＳＡＲＡＤＣ２２０に入力される。第２のＳＡＲＡＤＣ２２０は、増幅された信号ＶＡＭＰに基づいて入力信号ＶＩＮのＬＳＢを決定する。ＭＳＢとＬＳＢの両方が制御モジュール２４０に格納され、ここで、それらが結合され、制御モジュール２４０は、入力信号ＶＩＮに対応するデジタルコードＣＯＵＴを出力する。
【００４２】
一実施形態では、第１のＳＡＲＡＤＣ２１０は、７ビットデジタルコードＣＭＳＢを使用し、７つの比較を行って、入力信号ＶＩＮに対応するデジタル信号の７ビットを決定し、第２のＳＡＲＡＤＣ２２０は８ビットデジタルコードＣＬＳＢを使用し、従って８つの比較を実行する。しかしながら、第２のＳＡＲＡＤＣ２２０は、２段パイプラインＳＡＲＡＤＣ２００の冗長性のために、入力信号ＶＩＮの７ビットだけを決定する。このように、この実施形態では、入力信号ＶＩＮに対応する１４ビットデジタル信号を決定するために合計１５個の比較が実行される。これにより、第１のＳＡＲＡＤＣ２１０のＬＳＢが利得モジュール２３０によって第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされるので、段間冗長性が生じ、すなわち次式を得る。
【００４３】
Ｇａｉｎ＊ＬＳＢ１ｓｔ＝ＭＳＢ２ｎｄ      （１）
【００４４】
この実施形態のタイミング図は、変換プロセスの２サイクルにわたって図３に示されている。外部クロック信号（制御モジュール２４０のタイミングモジュール（図示せず）によって生成される）は、変換プロセスを開始する。
【００４５】
第１の比較器クロック信号は、第１のＳＡＲＡＤＣ２１０の第１の比較器（図２Ａには図示せず）の動作を制御する。第１の比較器は７つの動作サイクルを有することは明らかである。第１の比較器がその動作を終了した後、利得モジュール２３０が起動される。
【００４６】
以下に説明するように、利得モジュール２３０は２段増幅器を備える。このように、第１の増幅器クロック信号は、２段増幅器の第１の増幅器がアクティブであるときを示す（すなわち、第１の増幅器クロック信号のハイからローへの遷移と、ローからハイへの遷移との間の期間を示す）。
【００４７】
同様に、第２の増幅器クロック信号は、２段増幅器の第２の増幅器がアクティブであることを示す（すなわち、第２の増幅器制御（又はクロック信号）のハイからローへの遷移と、ローからハイへの遷移との間の期間を示す）。
【００４８】
第２の比較器クロック信号は、第２のＳＡＲＡＤＣ２２０の第２の比較器（図２Ａには図示せず）の動作を制御する。第２の比較器は、第２の増幅器クロック信号によって示される第２の増幅器がアクティブであると同時に８つの動作サイクルを有することは明らかなである。
【００４９】
各ＳＡＲＡＤＣ２１０，２２０はまた、２段パイプラインＳＡＲＡＤＣ２００が使用されるアーキテクチャに応じて別の数の比較を実行してもよいことは理解されるであろう。しかしながら、直接にリンクする段間の冗長性が維持されていなければならず、第１のＳＡＲＡＤＣ２１０のＬＳＢは、第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされることが重要である。
【００５０】
図２Ａに戻ると、本開示の２段パイプラインＳＡＲＡＤＣ２００では、制御モジュール２４０は、ＭＳＢが第２のＳＡＲＡＤＣ２２０によって決定された後に、検出ステップを実行する。具体的には、制御モジュール２４０は、第１のＳＡＲＡＤＣ２１０のＭＳＢ及び第２のＳＡＲＡＤＣ２２０のＬＳＢのＭＳＢを含むバイナリコードが、プリセットバイナリコードと一致するか否かを決定する。以下ではＣＤＥＴ（図示せず）と呼ばれるこのコードが実際にプリセットされたバイナリコードと一致する場合、以下で説明するように、較正プロセスがトリガされる。一方、このコードがあらかじめ設定されたバイナリコードと一致しない場合は、較正プロセスがトリガされず、２段パイプラインＳＡＲＡＤＣ２００の標準動作が、アナログ入力信号ＶＩＮ全体がデジタル信号に変換されるまで、もしくは、又はコードＣＤＥＴがプリセットバイナリコードと一致するまで、継続される。
【００５１】
図２Ｂは、図２Ａの２段パイプラインＳＡＲＡＤＣ２００の制御モジュール２４０のブロック図を示す。制御モジュール２４０は、インターフェースモジュール２４１を備え、インターフェースモジュール２４１は、様々な入力信号を受信し、様々な出力信号を２段パイプラインＳＡＲＡＤＣ２００の他のモジュールに送信するために使用される。
【００５２】
制御モジュール２４０は、メモリモジュール２４２を備え、メモリモジュール２４２は、入力信号ＶＩＮの逐次近似の間において、各ＳＡＲＡＤＣ２１０，２２０によって検出されたバイナリコードを格納することができる。さらに、メモリモジュール２４２はまた、後述するように較正プロセスをトリガする適切なプリセットバイナリコードを格納してもよい。
【００５３】
制御モジュール２４０はまた、検出モジュール２４３を備える。検出モジュール２４３は、コードＣＤＥＴがメモリモジュール２４２に記憶されているプリセットバイナリコードと一致するか否かを検出する。プリセットバイナリコードが検出された場合、この検出は関連する較正モジュールに伝達され、すなわち、関連する較正モジュールは、ＤＡＣミスマッチ較正モジュール２４４、増幅器利得較正モジュール２４５、及びオフセット較正モジュール２４６のうちの１つである。
【００５４】
さらに、制御モジュール２４０は、２つのビット値の間の差を決定する差分計算モジュール２４７を備える。差分計算モジュール２４７は、後述するように較正に使用される。
【００５５】
当業者であれば、制御モジュール２４０は、他のモジュールとの間で信号を送受信し、かつ／又は他のモジュールから信号を受信するために、異なるモジュール間に適切な内部接続（図示せず）をさらに備えることは明らかである。
【００５６】
図２Ｃは、本開示の２段パイプラインＳＡＲＡＤＣ２００の第１のＳＡＲＡＤＣ２１０のブロック図を示す。図１に示す従来のＳＡＲＡＤＣ１１０のように、第１のＳＡＲＡＤＣ２１０は、アナログ入力信号ＶＩＮのｍ個のＭＳＢを決定するために使用され、追跡及び保持モジュール２１２と、第１のＤＡＣ２１４と、第１の比較器２１６とを備える。追跡及び保持モジュール２１２は、入力信号ＶＩＮをサンプリングして、第１の比較器オフセット補正モジュール２１８（その動作は以下に説明される）を介して第１の比較器２１６に供給する。
【００５７】
第１のＤＡＣ２１４は、ｍ個のキャパシタ２１４ａ，２１４ｂ，…，２１４ｍを備え、各キャパシタは、決定されるｍ個のＭＳＢのビットに関連する。第１のＤＡＣ２１４で受信されたデジタルコードＣＭＳＢに応じて、キャパシタ２１４ａ，２１４ｂ，…，２１４ｍの１つ以上がスイッチオンされ、デジタルコードＣＭＳＢをアナログ信号ＶＭＳＢに変換する。
【００５８】
通常動作時には、第１の比較器２１６は、ＶＩＮとＶＭＳＢとの比較に基づいてバイナリ値ＢＭＳＢを出力する。ＭＳＢが決定された後、第１のＳＡＲＡＤＣ２１０の残差生成モジュール２１９は、残差信号ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢを生成し、残差信号ＶＲＥＳは第１のＳＡＲＡＤＣ２１０から出力される。
【００５９】
図２Ａに関して上述したように、検出モジュール２４３が、コードＣＤＥＴがＤＡＣミスマッチ較正に関連するプリセットバイナリコードと一致することを検出するとき、検出モジュール２４３は、ＤＡＣミスマッチ較正モジュール２４４に較正が行われることを示す信号を送る。次に、ＤＡＣミスマッチ較正モジュール２４４は、特定のデジタル較正コードＣ＊ＭＳＢを第１のＤＡＣ２１４に送り、アナログ較正信号Ｖ＊ＭＳＢを生成する。
【００６０】
第１のＳＡＲＡＤＣ２１０がＭＳＢの決定を終了した後、コードＣＤＥＴが決定されるだけなので、信号ＶＲＥＳは既に第１のＳＡＲＡＤＣ２１０から出力されている。しかしながら、ＤＡＣミスマッチ較正がトリガされると、ＤＡＣミスマッチ較正モジュール２４４は、第１のＳＡＲＡＤＣ２１０における追加のステップをトリガする。この追加のステップは、較正残差信号を計算し、すなわち、Ｖ＊ＲＥＳ＝ＶＩＮ−Ｖ＊ＭＳＢを計算し、これは、入力信号ＶＩＮとアナログ較正信号Ｖ＊ＭＳＢとの間の差である。この計算の出力は、図２Ｃに点線で示され、これは、通常の動作中には発生しない付加的な動作である。較正残差信号Ｖ＊ＲＥＳの出力後、第１のＳＡＲＡＤＣ２１０は再び入力信号ＶＩＮのサンプリングを開始し、次の通常動作サイクルを開始する。
【００６１】
ＤＡＣミスマッチ較正中の２段パイプラインＳＡＲＡＤＣのタイミング図を図４に示します。図３に示すように、外部クロック信号は制御モジュールにより発生され、第１の比較器クロック信号は、第１のＳＡＲＡＤＣ２１０の第１の比較器２１６の動作を制御し、第１の増幅器クロック信号は、２段増幅器の第１の増幅器がアクティブであるときを示し、第２の増幅器クロック信号は、２段増幅器の第２の増幅器がアクティブであることを示し、第２の比較器クロック信号は、第２のＳＡＲＡＤＣ２２０における第２の比較器の動作を制御する。
【００６２】
図４から、ＤＡＣミスマッチ較正の間に、第１及び第２の増幅器クロック信号が変更されることが明らかである。具体的には、コードＣＤＥＴが決定された後に第１の増幅器がリセットされ、すなわち、第２のＳＡＲＡＤＣ２２０のＬＳＢのＭＳＢが決定された後である。
【００６３】
図２Ｄは、本開示の２段パイプラインＳＡＲＡＤＣ２００の利得モジュール２３０のブロック図を示す。上記のように、利得モジュール２３０は、２段増幅器の形態であり、第１の増幅器２３２と第２の増幅器２３６とを備える。増幅器２３２，２３６の間には、回路を開閉することができる第１のスイッチ２３４がある。キャパシタＣＳは、第１のスイッチ２３４の後段に配置され、閉じたときにアナログ信号を記憶することができるように配置される。
【００６４】
第２の増幅器２３２の後に、利得モジュール２３０は、回路を開閉することができる第２のスイッチ２３８を備える。第２のスイッチ２３８が閉じられると、増幅された信号ＶＡＭＰが利得モジュール２３０から出力される。利得モジュール２３０はまた、オフセット補正モジュール２３１を備え、その動作を以下に説明する。
【００６５】
図３から、通常動作時には、第１及び第２のスイッチ２３４及び２３８は、信号ＶＲＥＳが中断されることなく利得モジュール２３０内で増幅され、ＶＡＭＰがＬＳＢを決定することができる第２のＳＡＲＡＤＣ２２０に出力されるように、第１及び第２の増幅器クロック信号のそれぞれに従って閉じられることができることは明らかである。
【００６６】
しかしながら、ＤＡＣミスマッチ較正プロセスの間に、第２のＳＡＲＡＤＣ２２０が入力信号ＶＩＮのＬＳＢの決定を終了する前に、較正残差信号Ｖ＊ＲＥＳは既に決定されている。このため、第２のＳＡＲＡＤＣ２２０がＶＲＥＳに対応する増幅された信号ＶＡＭＰのビットを決定できることを確実にするために、そのビットは入力信号ＶＩＮのＬＳＢに対応し、較正残差信号Ｖ＊ＲＥＳに対応する増幅された較正信号Ｖ＊ＡＭＰは、第２のＳＡＲＡＤＣ２２０がＬＳＢの決定を終了する前に、利得モジュール２３０から出力され得ない。較正残差信号Ｖ＊ＲＥＳを受信してから増幅された較正信号Ｖ＊ＡＭＰを出力するまでのレイテンシを達成するために、図２Ｄに示す２段増幅器が有利である。
【００６７】
図４に示すように、ＶＲＥＳが第１のＳＡＲＡＤＣ２１０によって決定された後、第１の増幅器２３２はアクティブになり、信号ＶＲＥＳを増幅し、直ちにＶＡＭＰを生成する第２の増幅器２３６に通す。このように、第１及び第２のスイッチ２３４及び２３８の両方が閉じられる。しかしながら、第１のＳＡＲＡＤＣ２１０が較正残差信号Ｖ＊ＲＥＳを決定しているとき、第１のスイッチ２３４が開き、第１の増幅器２３２がリセットされる。第１のＳＡＲＡＤＣ２１０が較正残差信号Ｖ＊ＲＥＳを出力すると、第１のスイッチ２３４は再び閉じられ、第１の増幅器２３２は較正残差信号Ｖ＊ＲＥＳを増幅する。この中間増幅された信号は、その後、蓄積キャパシタＣＳ上に記憶され、第１のスイッチ２３４は再び閉じられる。このように、第１のＳＡＲＡＤＣ２１０は、蓄積キャパシタＣＳに蓄積された中間増幅信号に影響を与えることなく、次のサイクルの通常のサンプリング動作を継続することができる。第２のＳＡＲＡＤＣ２２０が最後の比較を終了すると、すなわち、入力信号ＶＩＮのすべてのＬＳＢを決定した後、第２のスイッチ２３８を開くことによって第２の増幅器２３６がリセットされる。リセットされた後、第２の増幅器２３６は、蓄積キャパシタＣＳに蓄積された中間増幅信号を増幅し、増幅された較正信号Ｖ＊ＡＭＰを第２のＳＡＲＡＤＣ２２０に出力する。以下に説明するように、第２のＳＡＲＡＤＣ２２０は、余分な比較を実行する。
【００６８】
図２Ｅは、本開示の２段パイプラインＳＡＲＡＤＣ２００の第２のＳＡＲＡＤＣ２２０のブロック図を示す。図１に示す従来のＳＡＲＡＤＣ１２０のように、第２のＳＡＲＡＤＣ２２０は、アナログ入力信号ＶＩＮの複数ｎ個のＬＳＢを決定するために使用され、追跡及び保持モジュール２２２と、第２のＤＡＣ２２４と、第２の比較器２２６とを備える。
【００６９】
追跡及び保持モジュール２２２は、入力信号ＶＡＭＰをサンプリングして第２の比較器２２６に供給する。第２のＤＡＣ２２４は、ｎ個のキャパシタ２２４ａ，２２４ｂ，…，２２４ｎを備え、各キャパシタは、決定されるべきｎ個のＬＳＢのビットに関連する。第２のＤＡＣ２２４で受信されるデジタルコードＣＬＳＢに依存して、キャパシタ２２４ａ，２２４ｂ，…，２２４ｎのうちの１つ以上がスイッチオンされ、デジタルコードＣＬＳＢをアナログ信号ＶＬＳＢに変換する。通常動作時には、第２の比較器２２６は、ＶＡＭＰとＶＬＳＢの比較に基づいてバイナリ値ＢＬＳＢを出力する。
【００７０】
上記のように、検出モジュール２４３が、コードＣＤＥＴがＤＡＣミスマッチ較正に関連するプリセットバイナリコードと一致することを検出するとき、検出モジュール２４３は、「開始」信号を用いて図２Ａの点線で示されるように較正が行われることを示す信号をＤＡＣミスマッチ較正モジュール２４４に送る。
【００７１】
上記のように、第１のＳＡＲＡＤＣ２１０は、利得モジュール２３０によって較正信号Ｖ＊ＡＭＰに増幅された較正残差信号Ｖ＊ＲＥＳを出力し、当該増幅された較正残差信号Ｖ＊ＲＥＳは、入力信号ＶＩＮに対応するデジタル信号のＬＳＢを決定することが終了した後、第２のＳＡＲＡＤＣ２２０に入力される。次に、ＤＡＣミスマッチ較正モジュール２４４は、特定のデジタル較正コードＣ＊ＬＳＢを第２のＤＡＣ２２４に送り、アナログ較正信号Ｖ＊ＬＳＢを生成する。さらに、第２のＳＡＲＡＤＣ２２０において追加の比較サイクルがトリガされる。次いで、この追加のサイクルは、入力信号、すなわち増幅された残差信号Ｖ＊ＡＭＰを、アナログ較正信号Ｖ＊ＬＳＢと比較する。この比較の出力は、Ｂ＊ＬＳＢで示される較正ビットであり、制御モジュール２４０に送られる。
【００７２】
次に、差分計算モジュール２４７は、ＣＯＵＴの最後のビットと較正ビットＢ＊ＬＳＢとの差を計算する。この比較の結果に応じて、第１のＤＡＣ２１４のキャパシタ２１４ａ，２１４ｂ，…，２１４ｍの容量値は、第１のＳＡＲＡＤＣ２１０の第１のＤＡＣと第２のＳＡＲＡＤＣ２２０の第２のＤＡＣとの間のキャパシタミスマッチに対応するように変更される。
【００７３】
この種の較正の利点は、それはバックグラウンドで実行することができ、すなわち、２段パイプラインＳＡＲＡＤＣ２００の通常動作が中断されない。第２のＳＡＲＤＡＣ２２０には１つの追加の比較サイクルしか存在しないが、図３及び図４のタイミング図に示すように、２段パイプラインＳＡＲＡＤＣ２００の合計タイミングに大きな影響はない。
【００７４】
ＤＡＣミスマッチ較正は、正しいプリセットバイナリコードＣＤＥＴの選択に基づいている。既に上述したように、第１のＳＡＲＡＤＣ２１０の残差信号は次式で与えられる。
ＶＲＥＳ＝ＶＩＮ−ＶＭＳＢ、及び
Ｖ＊ＲＥＳ＝ＶＩＮ−Ｖ＊ＭＳＢ
【００７５】
さらに、同様の式が第２のＳＡＲＡＤＣ２２０の残差信号に適用される。
ＶＲＥＳ２＝Ｇａｉｎ＊ＶＲＥＳ−ＶＬＳＢ、及び
Ｖ＊ＲＥＳ２＝Ｇａｉｎ＊Ｖ＊ＲＥＳ−Ｖ＊ＬＳＢ
これらの式を組み合わせると、次式を得る。
【００７６】
Ｖ＊ＲＥＳ２−ＶＲＥＳ
＝Ｇａｉｎ＊（ＶＭＳＢ−Ｖ＊ＭＳＢ）−（Ｖ＊ＬＳＢ−ＶＬＳＢ）
（２）
【００７７】
増幅器の利得が理想的であると仮定すると、すなわち、方程式（１）が有効であると仮定することによって、これにより、次の式が導かれる。
【００７８】
Ｖ＊ＲＥＳ２−ＶＲＥＳ
＝（ＭＳＢ２ｎｄ／ＬＳＢ１ｓｔ）＊（ＶＭＳＢ−Ｖ＊ＭＳＢ）−（Ｖ＊ＬＳＢ−ＶＬＳＢ）
（３）
【００７９】
プリセットコードＣＤＥＴの値、及びそれに応答してバイナリ較正コードＣ＊ＭＳＢ及びＣ＊ＬＳＢが設定される値に応じて、式（３）の符号は既知である。
【００８０】
一実施形態では、第１のＤＡＣの第１のキャパシタ２１４ａを較正して第２のＤＡＣの第１のキャパシタ２２４ａと良好に一致させるときに、次式を得る。
プリセットコードＣＤＥＴ＝１００００００  ０ＸＸＸＸＸＸＸ
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示す。この実施形態では、第１のＳＡＲＡＤＣ２１０は、７ビットデジタルコードＣＭＳＢを使用して７つの比較を行って、入力信号ＶＩＮに対応するデジタル信号の７ビットを決定する一方、第２のＳＡＲＡＤＣ２２０は、８ビットデジタルコードＣＬＳＢを使用して、従って８つの比較を実行する。上記のように、段間の冗長性のために、第１のＳＡＲＡＤＣ２１０のＬＳＢは、第２のＳＡＲＡＤＣ２２０のＭＳＢに直接リンクされる。この特定コードＣＤＥＴが入力信号ＶＩＮの変換中に遭遇すると、検出モジュール２４３は、ＤＡＣミスマッチ較正モジュール２４４を起動し、Ｃ＊ＭＳＢ＝０１１１１１１を第１のＤＡＣに入力する。この較正コードに基づいて、較正残差信号Ｖ＊ＲＥＳが生成される。第２のＳＡＲＡＤＣ２２０が入力信号ＶＩＮに対応するデジタルコードの最後のＬＳＢを決定した後、ＤＡＣミスマッチ較正モジュール２４４は、較正コードＣ＊ＬＳＢ＝１ＹＹＹＹＹＹＹを第２のＤＡＣに入力し、ここで、Ｙは、第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。これらのバイナリコードに基づいて、理想的には、利得誤差とオフセット誤差が正しく較正されていると仮定すると、次式を得る。
ＶＭＳＢ−Ｖ＊ＭＳＢ＝ＬＳＢ１ｓｔ、及び
Ｖ＊ＬＳＢ−ＶＬＳＢ＝ＭＳＢ２ｎｄ
このことは、Ｖ＊ＲＥＳ２−ＶＲＥＳ＝０であることを示す。
【００８１】
このため、ＶＲＥＳ２とＶ＊ＲＥＳ２の符号は同一のでなければならず、ＣＯＵＴとＢ＊ＬＳＢの最後のビットに反映されるのは、まさにこれらの符号である。このため、これらのビットの差が非ゼロである場合、第１のＤＡＣの第１のキャパシタ２１４ａと第２のＤＡＣの第１のキャパシタ２２４ａとの間にＤＡＣ較正ミスマッチが存在する。
【００８２】
誤差が検出された後、すなわち、最後の２ビット、すなわちＣＯＵＴ及びＢ＊ＬＳＢの最後のビットが「０１」又は「１０」のいずれかを形成する場合、誤差を修正する必要がある。この補正は、第１のＤＡＣの第１のキャパシタ２１４ａの容量を調整することによって行われる。具体的には、ビットが「０１」を形成する場合、第１のキャパシタ２１４ａに補正信号を送って静電容量を減少させる一方、ビットが「１０」を形成する場合、第１のキャパシタ２１４ａに補正信号を送り、容量を増加させる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
【００８３】
同様の方法で、他のプリセットされたバイナリコードが第１のＤＡＣの他のキャパシタに使用され、その結果、これらの特定のキャパシタに対して同一の容量調整が行われる。具体的には、
ＣＤＥＴ＝０１０００００  ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝００１１１１１  １ＹＹＹＹＹＹＹ
である。ここで、Ｃ＊ＤＥＴは、第１のＤＡＣの第２のキャパシタ２１４ｂのための、ＣＤＥＴに対する事前に設定された較正応答コードである。第１のＤＡＣの第３のキャパシタ２１４ｃのために、
ＣＤＥＴ＝０１１００００  ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝０１０１１１１  １ＹＹＹＹＹＹＹ
である。
第１のＤＡＣの第４のキャパシタ２１４ｄのために、
ＣＤＥＴ＝０１１１０００  ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝０１１０１１１  １ＹＹＹＹＹＹＹ
である。
第１のＤＡＣの第５のキャパシタ２１４ｅのために、
ＣＤＥＴ＝０１１１１００  ０ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝０１１１０１１  １ＹＹＹＹＹＹＹ
などである。
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。
【００８４】
これらのプリセットコードは、それぞれのＳＡＲＡＤＣで決定される他のビット数に対して発生されることができることが理解されるであろう。
【００８５】
本開示の２段パイプラインＳＡＲＡＤＣ２００は、ＰＶＴ変動に起因する増幅器利得の変化を補正するために使用することもできる。上述した増幅器利得較正とＤＡＣミスマッチ較正の主な違いは、プリセットバイナリコードＣＤＥＴ及びＣ＊ＤＥＴであり、補正が第２のＳＡＲＡＤＣモジュール２２０の第２のＤＡＣで実行されることである。具体的には、第１のＤＡＣと第２のＤＡＣとの間にキャパシタミスマッチがないと仮定すると、式（２）は以下の式となる。
【００８６】
Ｖ＊ＲＥＳ２−ＶＲＥＳ＝ＭＳＢ２ｎｄ−Ｇａｉｎ＊ＬＳＢ１ｓｔ
（４）
【００８７】
利得が正しく較正されている場合は０になる。しかしながら、利得が正確に較正されない場合、式（４）の符号は利得誤差の方向を示す。従来通り、ＶＲＥＳ２とＶ＊ＲＥＳ２の符号はＣＯＵＴとＢ＊ＬＳＢの最後のビットに反映され、これらのビットの差が非ゼロである場合、利得較正誤差が存在する。
【００８８】
利得較正のために、プリセットコードは次式で表される。
ＣＤＥＴ＝１００１０００  １ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝１００１００１  ０ＹＹＹＹＹＹＹ。
ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示す。これらのコードの場合において、利得誤差がなければ同一のアナログ値が得られることが予想される。
しかしながら、他のプリセットコードも可能であり、例えば、
ＣＤＥＴ＝ＺＺＺＺＺ０１  １ＸＸＸＸＸＸＸ、及び
Ｃ＊ＤＥＴ＝ＺＺＺＺＺ１０  ０ＹＹＹＹＹＹＹ
である。ここで、Ｘは、第２のＳＡＲＡＤＣ２２０によってまだ決定されていないバイナリ値を示し、Ｙは、第２のＳＡＲＡＤＣ２２０によって決定されたバイナリ値を示し、Ｚは未指定の２進数を示す。ＣＤＥＴとＣ＊ＤＥＴの選択における唯一の他の制限は、それらがＤＡＣミスマッチ較正をトリガするプリセットバイナリコードと一致してはならないことである。
【００８９】
このため、プリセット利得較正コードが検出されると、検出モジュール２４３は、増幅器利得較正モジュール２４５を起動する。次に、このモジュールは、検出されたコードＣＤＥＴに対応する較正コードＣ＊ＤＥＴを決定し、較正コードＣ＊ＤＥＴをインターフェースモジュール２４１に送り、インターフェースモジュール２４１は、第１のＳＡＲＡＤＣ２１０、第２のＳＡＲＡＤＣ２２０、及び利得モジュール２３０への「開始」信号と共に第１及び第２のＤＡＣのそれぞれに送る。
【００９０】
ＤＡＣミスマッチ較正と同様の方法で、較正ビットＢ＊ＬＳＢが第２のＳＡＲＡＤＣ２２０から出力され、制御モジュール２４０に送られる。差分計算モジュール２４７は、差分を計算し、誤りがあるか否かを検出する。誤差が検出された後、すなわち、最後の２ビット、すなわち、ＣＯＵＴ及びＢ＊ＬＳＢの最後のビットが「０１」又は「１０」を形成したときに、誤差を修正する必要がある。この補正は、第２のＤＡＣ２２４のキャパシタ２２４ａ，２２４ｂ，…，２２４ｎの容量値を調整することによって行われる。具体的には、ビットが「０１」を形成する場合、容量を増加させるために補正信号が送られ、ビットが「１０」を形成する場合には、静電容量を減少させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
【００９１】
本開示の２段パイプラインＳＡＲＡＤＣ２００は、第１の比較器２１６、利得モジュール２３０、及び第２の比較器２２６のうちの少なくとも１つのオフセットのために、誤りを訂正するために使用することもできる。第１の比較器２１６、利得モジュール２３０、及び第２の比較器２２６のオフセットをそれぞれＶ１，Ｖ２，Ｖ３とすると、最終残差ＶＲＥＳ２上のオフセットは次式で表される。
【００９２】
Ｖ１＋Ｖ２−Ｖ３／Ｇａｉｎ
【００９３】
ここで、Ｇａｉｎは増幅器の利得を示す。このオフセット値が冗長度より大きい場合、２段パイプラインＳＡＲＡＤＣ２００が間違ったデジタルコードを出力することが予想される。従って、第２のＳＡＲＡＤＣ２２０の残差は次式で表される。
ＶＲＥＳ２＝Ｇａｉｎ＊（ＶＩＮ＋Ｖ２）−ＶＬＳＢ−Ｖ３
【００９４】
本開示の一実施形態では、利得モジュール２３０と第２の比較器２２６による累積オフセット誤差が同時に補正され、ＤＡＣミスマッチ較正及び利得較正と同様の方法で実行される。このオフセット較正のために、プリセットコードは任意のバイナリ値をとることができるが、ＤＡＣミスマッチ較正又は利得誤差較正のいずれかに使用されるプリセットコードのいずれとも一致しないプリセットバイナリコードが選択される。
【００９５】
プリセットオフセット較正コードＣＤＥＴが検出された場合、検出モジュール２４３は、オフセット較正モジュール２４６に信号を送信し、オフセット較正モジュールは対応する較正コードＣ＊ＤＥＴをインターフェース２４１に送る。次いで、インターフェース２４１は、このコード対応コードを「開始」信号とともに第１のＳＡＲＡＤＣ２１０、第２のＳＡＲＡＤＣ２２０、及び利得モジュール２３０に送る。
【００９６】
オフセット較正では、ＣＭＳＢとＣＬＳＢのＤＡＣコードをそれぞれＣ＊ＭＳＢとＣ＊ＬＳＢに変更するだけでなく、利得モジュール２３０のオフセット補正モジュール２３１にも信号が送られる。具体的には、この信号はオフセット補正モジュール２３１の交差モジュール２３１ａに送られる（図２Ｄ参照）。この信号を受信すると、交差モジュール２３１ａは入力を切り替える。
【００９７】
一実施形態では、２段パイプラインＳＡＲＡＤＣ２００は差動回路として実現される。この実施形態では、交差モジュール２３１ａは単に正の信号と負の信号と交差し、これらの信号をオフセット補正モジュール２３１に入力する。
【００９８】
代替実施形態では、２段パイプラインＳＡＲＡＤＣ２００は、非差動回路として実現される。この実施形態では、交差モジュール２３１ａは入力信号と交差し、オフセット補正モジュールに供給される基準信号と共にオフセット補正モジュール２３１に入力される。
【００９９】
到来する信号を横切るのに続いて、第１及び第２のＤＡＣもまた反転される。言い換えると、較正コードＣ＊ＤＥＴはＣＤＥＴの論理逆数である。従って、第２のＳＡＲＤＡＣ２２０の残差は次式で表される。
Ｖ＊ＲＥＳ２
＝Ｇａｉｎ＊（−ＶＩＮ＋Ｖ２）−Ｖ＊ＬＳＢ−Ｖ３
これにより、次式が導かれる。
【０１００】
Ｖ＊ＲＥＳ２＋ＶＲＥＳ＝２＊Ｇａｉｎ＊（Ｖ２−Ｖ３／Ｇａｉｎ）
（５）
【０１０１】
ＤＡＣミスマッチ較正と同様の方法で、較正ビットＢ＊ＬＳＢが第２のＳＡＲＡＤＣ２２０から出力され、制御モジュール２４０に送られる。そして、差分計算モジュール２４７は、式（５）の符号に対応する差分を計算し、誤差があるか否かを検出する。誤差が検出された後、すなわち、ＣＯＵＴ及びＢ＊ＬＳＢの最後の２ビットが「００」又は「１１」のいずれかを形成する場合、誤差を修正する必要がある。この修正は、図２Ｄに示すように、利得モジュール２３０のオフセット補正モジュール２３１の第２の可変キャパシタモジュール２３１ｂを調整することによって（「第２」という用語は、回路の第２の部分、すなわち、この場合は利得モジュール２３０を指す）実行される。具体的には、ビットが「００」を形成する場合、容量を増加させるために補正信号が送られる一方、ビットが「１１」を形成する場合、静電容量を減少させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
【０１０２】
誤差が現在２ビットによって検出された理由、すなわち、ＣＯＵＴとＢ＊ＬＳＢの最後のビットは同一のである理由は、信号を交差させることによって、利得モジュール２３０又は第２の比較器２２６のいずれにもオフセット誤差がない場合、両方のビットは互いに反対であるためである。このため、そうでない場合は、すなわち、両方のビットが等しい場合、利得モジュール２３０及び第２の比較器２２６の少なくとも一方にオフセット誤差が存在する。
【０１０３】
補正信号は、第１の増幅器２３２及び第２の増幅器２３６の前段であって、第２のＡＤＣ段２２０の第２の比較器２２６の前段において配置された可変キャパシタモジュール２３１ｂに送られるので、オフセット信号のこれらの可能なソースのすべてを同時に補正するために同一の信号を使用できる。
【０１０４】
上記のように、第１の比較器２１６のオフセット誤差も較正することができる。原則として、利得モジュール２３０及び第２の比較器２２６におけるオフセットを較正するのと同一の技術が使用され、本開示にかかる２段パイプラインＳＡＲＡＤＣ２００のタイミングは、上記の較正プロセスに関して異なる。
【０１０５】
図２Ｃに示すように、第１のＳＡＲＡＤＣ２１０は、交差モジュール２１８ａ及び第１の可変キャパシタモジュール２１８ｂを備える（「第１の」という用語は、回路の第１の部分、すなわち、この場合は第１のＳＡＲＡＤＣ２１０を指す）第１の比較器オフセット補正モジュール２１８を備える。
【０１０６】
利得モジュール２３０及び第２の比較器２２６におけるオフセットを較正することに関しては、交差モジュール２１８ａは、較正がトリガされたときに入力信号を切り替える。このことは、ここでも、２段パイプラインＳＡＲＡＤＣ２００が差動回路又は到来信号であり、非差動回路に対する基準である場合には、正の信号及び負の信号であることができる。従来通り、プリセットバイナリコードＣＤＥＴの必要もなく、他の較正方法のためのプリセットコードのいずれとも一致しないプリセットバイナリコードを割り当てることが勧められる。信号を交差させると、第１のＤＡＣ２１４も反転され、すなわち、較正コードＣ＊ＤＥＴはコードＣＤＥＴのバイナリ逆数となる。
【０１０７】
この較正では、較正残差信号Ｖ＊ＲＥＳは生成されず、第１のＳＡＲＡＤＣ２１０には１つの追加の比較サイクルしか存在しない。従って、他の較正方法に関して上述した、利得モジュール２３０における複雑なタイミングの必要もない。
【０１０８】
この較正方法における２段パイプラインＳＡＲＡＤＣ２００のタイミング図を図５に示す。第１の比較器２１６によって実行される余分な比較は１つだけである一方、残りのタイミングは通常の動作（図３参照）と同一のであることが明らかである。追加の比較の結果は、１つの較正ビットＢ＊ＭＳＢ（図２Ａに点線で示す）を得て差分計算モジュール２４７に送られる。
【０１０９】
そして、差分計算モジュール２４７は、誤差があるか否かを検出する。誤差が検出された後、すなわち、最後の２ビットすなわちＣＯＵＴ及びＢ＊ＭＳＢにおけるＭＳＢの最後のビットが「００」又は「１１」のいずれかを形成した後、誤差を修正する必要がある。この補正は、第１のＳＡＲＡＤＣ２１０のオフセット補正モジュール２１８の第１の可変キャパシタモジュール２１８ｂを調整することによって行われる。具体的には、ビットが「００」を形成する場合、静電容量を減少させるために補正信号が送られる一方、ビットが「１１」を形成する場合、容量を増加させるために補正信号が送られる。この信号は、図２Ａの点線で示され、「補正」と呼ばれる。
【０１１０】
バックグラウンドＤＡＣミスマッチ較正、バックグラウンド利得誤差較正、及びバックグラウンド比較器オフセット誤差較正について、別々に、より詳細に説明する。各タイプのバックグラウンド較正は、単独で、又は１つ又は複数の他のタイプのバックグラウンド較正と組み合わせて使用することができることが容易に理解されるであろう。
【０１１１】
図２Ａ〜図２Ｅを参照して先に説明した要素又は構成要素は、同じ最後の２桁を有するが、「７」が先行する符号を有する（図６Ａ〜６Ｅ）。
【０１１２】
図６Ａは、本開示にかかる２段パイプラインＳＡＲＡＤＣ７００のブロック図を示す。２段パイプラインＳＡＲＡＤＣ７００は、利得誤差較正のみを備える。２段パイプラインＳＡＲＡＤＣ７００は、第１のＳＡＲＡＤＣ７１０、第２のＳＡＲＡＤＣ７２０、利得モジュール７３０、及び制御モジュール７４０を備える。２段パイプラインＳＡＲＡＤＣ７００の通常の動作は、図２Ａ〜図２Ｅを参照して上述し、図３に示すタイミング図と同一のタイミング図を有して、２段パイプラインＳＡＲＡＤＣ２００の通常の動作と同じである。
【０１１３】
さらに、利得誤差較正中の２段パイプラインＳＡＲＡＤＣ７００の動作もまた、２段パイプラインＳＡＲＡＤＣ２００に関して上述したものと同じである。従って、同じタイミング図（図４に示す）が適用される。２段パイプラインＳＡＲＡＤＣ７００と２段パイプラインＳＡＲＡＤＣ２００の主な違いは、２段パイプラインＳＡＲＡＤＣ７００は、少ないモジュール数を有し、モジュール間の少ない接続数を有する。
【０１１４】
具体的には、利得誤差較正中に、入力信号ＶＩＮは、第１のＳＡＲＡＤＣ７１０に送られ、第１のＳＡＲＡＤＣ７１０は入力信号に対応するデジタル信号のＭＳＢを生成し、残差信号ＶＲＥＳを出力する。さらに、第１のＳＡＲＡＤＣ７１０は較正コードＣ＊ＭＳＢも受信し、それに基づいて較正残差信号Ｖ＊ＲＥＳが計算される。利得モジュール７３０は、これらの両方を残差信号と較正残差信号とを増幅し、増幅された信号ＶＡＭＰ及び増幅された較正残差信号Ｖ＊ＡＭＰの両方を第２のＳＡＲＡＤＣ７２０に出力する。増幅された信号に基づいて、第２のＳＡＲＡＤＣ７２０は、入力信号ＶＩＮのＬＳＢを決定する。第１のＬＳＢを決定した後、制御モジュール７４０は、較正コードＣ＊ＭＳＢを含む較正コードＣ＊ＤＥＴを決定し、すべてのＬＳＢが決定された後、Ｃ＊ＬＳＢとなる。較正コードＣ＊ＬＳＢ及び増幅された較正信号Ｖ＊ＡＭＰを受信すると、第２のＳＡＲＡＤＣ７２０は、利得誤差があるか否かを決定するために制御モジュール内で使用される較正ビットＢ＊ＬＳＢを計算する。利得誤差がある場合、制御モジュール７４０はまた、第２のＳＡＲＡＤＣ７２０に送信される補正信号を提供する。
【０１１５】
図６Ｂに示すように、制御モジュール７４０は、インターフェースモジュール７４１、メモリモジュール７４２、検出モジュール７４３、増幅器利得較正モジュール７４５、及び差分計算モジュール７４７を備える。これらのモジュールは、２段パイプラインＳＡＲＡＤＣ２００の利得誤差較正に関して既に説明したのと同じ機能を実行する。しかしながら、メモリモジュール７４２は、利得誤差較正をトリガするコードＣＤＥＴ及びＣ＊ＤＥＴのみを記憶する。コードＣＤＥＴ及びＣ＊ＤＥＴは、利得誤差の較正に関して上記で説明したのと同じコードとすることができる。しかしながら、利得誤差校正のみが行われるため、コードＣＤＥＴ及びＣ＊ＤＥＴは、それらが、予め設定されたバイナリコードと一致しないことという制限を満たす必要はない。ここで、予め設定されたバイナリコードは、ＤＡＣミスマッチ較正がないために、これらのコードは２段パイプラインＳＡＲＡＤＣ７００で使用されないので、ＤＡＣミスマッチ較正をトリガするものである。
【０１１６】
図７Ｃは、第１のＳＡＲＡＤＣ７１０の詳細を示す。この第１のＳＡＲＡＤＣ７１０は、第１のＳＡＲＡＤＣ６１０に非常に類似している。第１のＳＡＲＡＤＣ７１０と第１のＳＡＲＡＤＣ２１０の主な違いは、第１の比較器オフセット較正モジュール２１８は、２段パイプラインＳＡＲＡＤＣ７００にオフセット較正がないので存在しないことである。
【０１１７】
第１のＳＡＲＡＤＣ７１０は、トラックアンドホールドモジュール７１２と、キャパシタ７１４ａ，７１４ｂ，…，７１４ｍを有する第１のＤＡＣ７１４と、第１の比較器７１６と、残差生成モジュール７１９とを備える。特に、ＤＡＣミスマッチ較正がないので、コンデンサ７１４ａ，７１４ｂ，…，７１４ｍはこの実施形態では調整可能である必要はない。従って、入力される「補正」信号も存在しない。さらに、これらのモジュールは、２段パイプラインＳＡＲＡＤＣ２００（図２Ｃ）の利得誤差較正に関して既に説明したのと同じ機能を果たす。
【０１１８】
図６Ｄは、利得モジュール７３０の詳細を示す。この利得モジュール７３０は、利得モジュール６３０と同一であり、このように、利得モジュール７３０と利得モジュール２３０との間の主な差異は、比較器オフセット較正モジュール２３１は、２段パイプラインＳＡＲＡＤＣ７００にオフセット較正が存在しないので存在しないことである。
【０１１９】
利得モジュール７３０は、第１の増幅器７３２と、第２の増幅器７３６と、第１のスイッチ７３４と、コンデンサＣＳと、第２のスイッチ７３８とを備える。利得モジュール２３０に関して説明したように、これらのモジュールは、残差信号を増幅し、一時的にコンデンサＣｓに信号を蓄積することができ、第２のＳＡＲＡＤＣ７２０が、較正ビットＢ＊ＬＳＢを決定するために追加の比較を実行する必要がある入力信号のＬＳＢの決定を終了することを可能にする。
【０１２０】
図６Ｅは、第２のＳＡＲＡＤＣ７２０を示す。このＳＡＲＡＤＣ７２０は、第２のＳＡＲＡＤＣ２２０と同一である。第２のＳＡＲＡＤＣ７２０は、トラックアンドホールドモジュール７２２と、第２のＤＡＣ７２４と、第２の比較器７２６とを備える。さらに、第２のＤＡＣ７２４のコンデンサ７２４ａ，７２４ｂ，…，７２４ｎは、利得誤差補正として調整可能であり、補正信号に送られ、コンデンサ７２４ａ，７２４ｂ，…，７２４ｎの少なくとも１つの容量を増減するために使用される。
【０１２１】
特定の実施形態に関して本開示の態様を説明したが、これらの態様は他の形態で実施されてもよいことは容易に理解されるであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【外国語明細書】
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