(57)【要約】【課題】化合物半導体装置において、トランジスタのゲートしきい値電圧ＶＧＳ（ｔｈ）の変動を抑制する。【解決手段】化合物半導体装置１００、ＧａＮエピ層１１４に形成される第１トランジスタ１０２を備える。第１トランジスタ１０２は、ゲート電極１２０、ソース電極１２２およびドレイン電極１２４ならびにそれらを覆う保護膜１３０を有する。第１トランジスタ１０２のゲート電極１２０の端部は保護膜１３０にオーバーハングしておらず、第１トランジスタ１０２のゲート電極１２０が形成される領域においてＧａＮエピ層１１４内のフッ素の濃度が実質的にゼロである。【選択図】図２
2018082048.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮエピ層に形成される第１トランジスタを備え、
前記第１トランジスタは、ゲート電極、ソース電極およびドレイン電極ならびにそれらを覆う保護膜を有し、前記第１トランジスタの前記ゲート電極の端部は前記保護膜にオーバーハングしておらず、前記第１トランジスタの前記ゲート電極が形成される領域において前記ＧａＮエピ層内のフッ素の濃度が実質的にゼロであることを特徴とする化合物半導体装置。
【請求項２】
前記保護膜は、酸窒化タンタルを含むことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ＧａＮエピ層に形成される第２トランジスタをさらに備え、
前記第２トランジスタは、ゲート電極、ソース電極およびドレイン電極、ならびに少なくとも前記ソース電極、前記ドレイン電極を覆う保護膜を有し、前記第２トランジスタの前記ゲート電極の端部が前記保護膜にオーバーハングしており、前記第２トランジスタの前記ゲート電極が形成される領域において、前記ＧａＮエピ層内にフッ素が存在していることを特徴とする請求項１または２に記載の化合物半導体装置。
【請求項４】
前記化合物半導体装置は、
ＲＦ信号が伝搬する経路上に設けられたスイッチと、
前記スイッチを制御するロジック回路と、
を備え、
前記ロジック回路は、前記第１トランジスタで構成され、前記スイッチは前記第２トランジスタで構成されることを特徴とする請求項３に記載の化合物半導体装置。
【請求項５】
化合物半導体装置の製造方法であって、
第１トランジスタを形成するステップを備え、
前記第１トランジスタを形成するステップは、
ソース電極、ドレイン電極を形成するステップと、
ゲート領域が開口されたレジスト層を形成するステップと、
金属を蒸着するステップと、
前記レジスト層を除去し、ゲート電極を形成するステップと、
保護膜を形成するステップと、
を備えることを特徴とする製造方法。
【請求項６】
第１トランジスタおよび第２トランジスタを備える化合物半導体装置の製造方法であって、
前記第１トランジスタおよび前記第２トランジスタそれぞれのソース電極、ドレイン電極を形成するステップと、
前記第１トランジスタのゲート領域が開口された第１レジスト層を形成するステップと、
金属を蒸着するステップと、
前記第１レジスト層を除去し、前記第１トランジスタのゲート電極を形成するステップと、
保護膜を形成するステップと、
前記保護膜上に、前記第２トランジスタのゲート領域が開口された第２レジスト層を形成するステップと、
前記保護膜の前記第２レジスト層の開口に対応する部分をエッチングするステップと、
前記第２レジスト層を除去するステップと、
前記第２トランジスタの前記ゲート電極の形状に応じた開口を有する第３レジスト層を形成するステップと、
金属を蒸着するステップと、
前記第３レジスト層を除去し、前記第２トランジスタのゲート電極を形成するステップと、
を備えることを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関する。
【背景技術】
【０００２】
近年、高速動作が可能な窒化物系化合物半導体装置の開発が進められており、特にＲＦ（Radio Frequency）回路に、ＧａＮ（窒化ガリウム）系デバイスが採用されている。たとえばＲＦスイッチＩＣ（Integrated Circuit）には、低歪み特性が要求される。図１は、従来のＧａＮ系半導体装置の断面図である。図１の化合物半導体装置２は、ＧａＮ基板１０と、ＧａＮ基板１０上に形成されるショットキーゲート構造のＨＥＭＴ（High Electron Mobility Transistor、以下、単にトランジスタという）４を備える。トランジスタ４は、ゲート電極２０、ソース電極２２およびドレイン電極２４と、それらを覆う保護膜３０を備える。ＧａＮ基板１０は、Ｓｉ（ケイ素）、ＳｉＣ（炭化ケイ素）、サファイヤなどの成長用基板１２と、その上に形成されたＧａＮを含むエピタキシャル層１４を含む。エピタキシャル層１４は、バッファ層、電子走行層、スペーサ層や電子供給層を含む。
【０００３】
低歪み特性を実現するために、図１の半導体装置２は、以下のプロセスで製造される。
ソース電極２２、ドレイン電極２４を形成後、ＳｉＮ（窒化ケイ素）やＳｉＯ２（二酸化ケイ素）などの保護膜３０が形成される。続いて、保護膜３０のゲート領域を、フッ素ガス（たとえばＣＦ４やＳＦ６等）を用いてドライエッチングし、エピタキシャル層１４を露出させる。そしてゲート領域にＮｉ／Ａｕ（ニッケル／銀）等のゲート電極２０を形成する。ゲート電極２０の断面はＴ字型であり、その端部において保護膜３０にオーバーハングしている。
【０００４】
この構造によると、ゲート電極２０の端部における電界集中が緩和され、電流コラプスの低減およびゲートリーク電流の低減を図ることができる。特許文献１には、保護膜３０にＴａＯＮ（酸窒化タンタル）を用いることにより、ゲートリーク電流をさらに低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０１１２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１のデバイス構造を採用すると、保護膜３０のドライエッチングの工程で、フッ素Ｆがエピタキシャル層１４の表面に２×１０１７ｃｍ−３程度注入される。トランジスタ４の動作時に電圧印加すると、イオン化したフッ素Ｆが移動し、それに伴いポテンシャルが変化するため、ゲートしきい値電圧ＶＧＳ（ｔｈ）やリーク電流が変動するという問題が生ずる。また、ウェハ毎に変動する時定数が異なる場合が多く、製造安定性に問題が生じる。
【０００７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ゲートしきい値電圧ＶＧＳ（ｔｈ）の変動が抑制されたトランジスタを有する化合物半導体装置の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、化合物半導体装置に関する。化合物半導体装置は、ＧａＮエピ層に形成される第１トランジスタを備える。第１トランジスタは、ゲート電極、ソース電極およびドレイン電極ならびにそれらを覆う保護膜を有し、第１トランジスタのゲート電極の端部は保護膜にオーバーハングしておらず、第１トランジスタのゲート電極が形成される領域において、ＧａＮエピ層内のフッ素の濃度が実質的にゼロである。
【０００９】
この態様によると、ゲート電極端部におけるオーバーハングを形成する必要がないため、製造工程においてフッ素系ガスを用いたドライエッチングが不要となる。これにより、ＧａＮエピ層内にフッ素が注入されるのを防止でき、ゲートしきい値ＶＧＳ（ｔｈ）の変動を抑制できる。
【００１０】
保護膜は、酸窒化タンタルを含んでもよい。これにより、ゲートリーク電流を低減できる。
【００１１】
化合物半導体装置は、ＧａＮエピ層に形成される第２トランジスタをさらに備えてもよい。第２トランジスタは、ゲート電極、ソース電極およびドレイン電極ならびにそれらを覆う保護膜を有し、第２トランジスタのゲート電極の端部が保護膜にオーバーハングしており、第２トランジスタのゲート電極が形成される領域において、ＧａＮエピ層内にフッ素が存在していてもよい。
【００１２】
化合物半導体装置は、ＲＦ信号が伝搬する経路上に設けられたスイッチと、スイッチを制御するロジック回路と、を備えてもよい。ロジック回路は、第１トランジスタで構成されてもよい。スイッチは、第２トランジスタで構成されてもよい。
【００１３】
本発明の別の態様は、製造方法である。この方法は、化合物半導体装置の製造方法であって、第１トランジスタを形成するステップを備える。第１トランジスタを形成するステップは、ソース電極、ドレイン電極を形成するステップと、ゲート領域が開口されたレジスト層を形成するステップと、金属を蒸着するステップと、レジスト層を除去し、ゲート電極を形成するステップと、保護膜を形成するステップと、を備える。
【００１４】
この態様によると、製造工程においてフッ素系ガスを用いたドライエッチングが不要となる。これにより、ＧａＮエピ層内にフッ素が注入されるのを防止でき、ゲートしきい値ＶＧＳ（ｔｈ）の変動を抑制できる。
【００１５】
本発明のさらに別の態様は、第１トランジスタおよび第２トランジスタを備える化合物半導体装置の製造方法に関する。この製造方法は、第１トランジスタおよび第２トランジスタそれぞれのソース電極、ドレイン電極を形成するステップと、第１トランジスタのゲート領域が開口された第１レジスト層を形成するステップと、金属を蒸着するステップと、第１レジスト層を除去し、第１トランジスタのゲート電極を形成するステップと、保護膜を形成するステップと、保護膜上に、第２トランジスタのゲート領域が開口された第２レジスト層を形成するステップと、保護膜の第２レジスト層の開口に対応する部分をエッチングするステップと、第２レジスト層を除去するステップと、第２トランジスタのゲート電極の形状に応じた開口を有する第３レジスト層を形成するステップと、金属を蒸着するステップと、第３レジスト層を除去し、第２トランジスタのゲート電極を形成するステップと、を備える。
【００１６】
この態様によると、ゲートしきい値ＶＧＳ（ｔｈ）の変動が抑制された第１トランジスタと、ゲートリーク電流および電流コラプスが低減・抑制された第２トランジスタとを、同一のＧａＮエピ基板上に容易に集積化できる。
【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、ゲートしきい値電圧ＶＧＳ（ｔｈ）の変動が抑制されたトランジスタを有する化合物半導体装置が提供できる。
【図面の簡単な説明】
【００１９】
【図１】従来のＧａＮ系半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の断面図である。
【図３】図２の第１トランジスタのゲートしきい値ＶＧＳ（ｔｈ）の高温通電時の変動特性を示す図である。
【図４】図４（ａ）、（ｂ）は、ＩＧＳ−ＶＧＳ特性を示す図である。
【図５】図５（ａ）〜（ｅ）は、図２の半導体装置の製造方法を示す図である。
【図６】第２の実施の形態に係る半導体装置の断面図である。
【図７】図７（ａ）〜（ｅ）は、図６の半導体装置の製造方法を示す図である。
【図８】図８（ａ）〜（ｆ）は、図６の半導体装置の製造方法を示す図である。
【図９】ＲＦ回路の一例を示す回路ブロック図である。
【図１０】制御ロジック回路の構成例を示す回路図である。
【図１１】図１０の制御ロジック回路の入出力特性を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。
【００２２】
＜第１の実施の形態＞
図２は、第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、ショットキーゲート構造のＨＥＭＴ（High Electron Mobility Transistor、以下、単に第１トランジスタという）１０２を備える。
【００２３】
ＧａＮ基板１１０はエピ基板であり、たとえばＳｉ（ケイ素）、ＳｉＣ（炭化ケイ素）、サファイヤ、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ヒ化ガリウム）などの単結晶の成長用基板１１２と、その上に形成されたＧａＮエピ層１１４を含む。ＧａＮエピ層１１４は、バッファ層、電子走行層、スペーサ層や電子供給層を含むが、ここでは省略している。
【００２４】
第１トランジスタ１０２は、ＧａＮエピ層１１４上に形成されたゲート電極１２０、ソース電極１２２およびドレイン電極１２４と、それらを覆う保護膜１３０を備える。ソース電極１２２とＧａＮエピ層１１４との間、ドレイン電極１２４ＧａＮエピ層１１４の間には、オーミック接合が形成される。保護膜１３０は主としてＧａＮエピ層１１４のＡｌ（アルミニウム）の酸化を防止するために形成される。
【００２５】
第１トランジスタ１０２のゲート電極１２０は、その端部において保護膜１３０にオーバーハングしていない。言い換えると第１トランジスタ１０２は、保護膜１３０に覆い被さる庇を有しない。またゲート電極１２０が形成される領域において、ＧａＮエピ層１１４内のフッ素の濃度が実質的にゼロである。「フッ素の濃度が実質的にゼロである」とは、フッ素の濃度が検出限界以下もしくはそれに準ずるレベルであることを含む。たとえば不純物分析手法である二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によるＧａＮエピ層中のフッ素の検出下限値は、フッ素濃度は、５×１０１５ｃｍ−３であるから、本実施の形態ではフッ素濃度は５×１０１５ｃｍ−３以下であってもよい。
【００２６】
各電極や保護膜の材料は特に限定されるものではないが、たとえばゲート電極１２０はＮｉ／Ａｕ（ニッケル／銀）等であり、ソース電極１２２およびドレイン電極１２４は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）の少なくとも一つを含有することができる。また保護膜１３０はＴａＯＮとすることが好ましい。なお保護膜１３０としては、ＳｉＮ（窒化ケイ素）やＳｉＯ２（二酸化ケイ素）を用いることもできる。
【００２７】
以上が半導体装置１００の構造である。続いてその利点を説明する。
半導体装置１００によれば、ゲート電極１２０の端部におけるオーバーハングを形成する必要がないため、製造工程においてフッ素系ガスを用いたドライエッチングが不要となる。これにより、ＧａＮエピ層１１４内にフッ素が注入されるのを防止でき、ゲートしきい値ＶＧＳ（ｔｈ）の変動を抑制できる。
【００２８】
図３は、図２の第１トランジスタ１０２のゲートしきい値ＶＧＳ（ｔｈ）の高温通電時の変動特性を示す図である。なおプロット（i）は、図２の第１トランジスタ１０２のゲートしきい値ＶＧＳ（ｔｈ）の変動特性を示し、プロット（ii）は図１のトランジスタ４のそれを示す。第１トランジスタ１０２はデプレッション型であり、ゲートしきい値ＶＧＳ（ｔｈ）は、−３．３Ｖである。図３から明らかなように、図２のデバイス構造では使用時間ゼロにおけるゲートしきい値ＶＧＳ（ｔｈ）の初期値の変動が抑制されている。また時間経過にかかわらずゲートしきい値ＶＧＳ（ｔｈ）は安定している。
【００２９】
図４（ａ）、（ｂ）は、ＩＧＳ−ＶＧＳ特性を示す図である。図４（ａ）は、保護膜１３０としてＳｉＮを用いた場合、図４（ｂ）は保護膜１３０としてＴａＯＮを用いた場合を示す。ＶＧＳ＜ＶＧＳ（ｔｈ）（すなわちＶＧＳ＜−３．３Ｖ）の範囲における電流ＩＧＳがゲートリーク電流である。保護膜１３０としてＳｉＮやＳｉＯ２などのＳｉを含有する材料を用いた場合、ゲート電極２０中のＮｉが、保護膜形成時あるいはその後の熱処理時にシリサイド化する。Ｎｉシリサイドが形成されるとショットキー障壁の低減が生じ、リーク電流が１桁程度増加する。保護膜１３０としてＴａＯＮを用いることにより、Ｎｉのシリサイド化を抑制できるため、ＳｉＮやＳｉＯ２を用いた場合に比べて、リーク電流を１桁低減することができる。
【００３０】
なお第１トランジスタ１０２は、図１のトランジスタ４と比べると、ゲートリーク電流、電流コラプスが大きくなる。なぜなら第１トランジスタ１０２のゲート電極１２０は、図１のゲート電極２０が有するオーバーハングを有さず、したがってゲート電極１２０の両端において電界集中が生じやすいためである。つまり第１トランジスタ１０２は、低ゲートリーク電流特性よりも、ゲートしきい値ＶＧＳ（ｔｈ）の変動抑制が要求される回路ブロックに好適である。
【００３１】
続いて半導体装置１００の製造方法を説明する。図５（ａ）〜（ｅ）は、図２の半導体装置１００の製造方法を示す図である。図５（ａ）において、ＧａＮ基板１１０上に、ソース電極１２２およびドレイン電極１２４が形成される。続いて、図５（ｂ）に示すように、フォトリソグラフィによってトランジスタのゲート領域に開口２０２を有するレジスト層２００が形成される。続いて図５（ｃ）に示すように、レジスト層２００の上からＮｉ／Ａｕなどの金属２０４を蒸着する。続いて図５（ｄ）に示すように、レジストアッシングにより、レジスト層２００が金属２０４とともに除去され（ゲートリフトオフ）、開口２０２の部分にゲート電極１２０が形成される。続いてプラズマ洗浄を経て、図５（ｅ）に示すように、スパッタによりＴａＯＮの保護膜１３０が形成され、第１トランジスタ１０２が形成される。
【００３２】
この製造方法によれば、ＳＦ６などのフッ素系ガスを用いたドライエッチング処理によって、第１トランジスタ１０２のゲート領域にフッ素が注入されないため、ゲートしきい値ＶＧＳ（ｔｈ）の変動が抑制される。
【００３３】
＜第２の実施の形態＞
上述のように、第１トランジスタ１０２はゲートしきい値ＶＧＳ（ｔｈ）の安定性に優れるが、ゲートリーク電流の特性において、図１のトランジスタ４に劣っている。第２の実施の形態では、ひとつの半導体チップに、ゲートしきい値ＶＧＳ（ｔｈ）の安定性が要求されるトランジスタ（第１トランジスタという）と、低ゲートリーク電流特性および低電流コラプス特性が要求されるトランジスタ（第２トランジスタという）が集積化された半導体装置１００Ａを説明する。
【００３４】
図６は、第２の実施の形態に係る半導体装置１００Ａの断面図である。半導体装置１００Ａは、ショットキーゲート構造の第１トランジスタ１０２と第２トランジスタ１０４を備える。なお図６は、第１トランジスタ１０２と第２トランジスタ１０４が隣接して配置されることを意図したものではない。
【００３５】
第１トランジスタ１０２のデバイス構造は、図２のそれと同様である。第２トランジスタ１０４は、ゲート電極１４０、ソース電極１４２およびドレイン電極１４４ならびにそれらを覆う保護膜１５０を備える。第２トランジスタ１０４のゲート電極１４０は、その端部が保護膜１５０にオーバーハングしている。第２トランジスタ１０４のゲート電極１４０が形成される領域において、ＧａＮエピ層１１４内にフッ素が存在している。
【００３６】
以上が半導体装置１００Ａの構造である。第１トランジスタ１０２は、上述のようにゲートしきい値ＶＧＳ（ｔｈ）の安定性に優れている。第２トランジスタ１０４は、ゲート電極１４０のオーバーハング構造によって電界集中が緩和され、ゲートリーク電流、電流コラプスの特性に優れている。特性の異なる第１トランジスタ１０２と第２トランジスタ１０４をひとつの半導体チップ（ダイ）に集積化し、半導体装置１００Ａの回路ブロックやデバイスごとに、適切なトランジスタのタイプを選択することで、半導体装置１００Ａの性能、機能、信頼性を高めることができる。
【００３７】
続いて図６の半導体装置１００Ａの製造方法を説明する。図７（ａ）〜（ｅ）および図８（ａ）〜（ｆ）は、図６の半導体装置１００Ａの製造方法を示す図である。
【００３８】
図７（ａ）〜（ｅ）には、主として第１トランジスタ１０２の形成プロセスが示される。図７（ａ）において、ＧａＮ基板１１０上に、第１トランジスタ１０２のソース電極１２２およびドレイン電極１２４、ならびに、第２トランジスタ１０４のソース電極１４２およびドレイン電極１４４が形成される。
【００３９】
続いて、図７（ｂ）に示すように、フォトリソグラフィによって第１トランジスタ１０２のゲート領域に開口２０２を有する第１レジスト層２００が形成される。続いて図７（ｃ）に示すように、第１レジスト層２００の上に、Ｎｉ／Ａｕなどの金属２０４を蒸着する。続いて図５（ｄ）に示すように、レジストアッシングにより、第１レジスト層２００が除去され、開口２０２の部分にゲート電極１２０が形成される。続いてプラズマ洗浄を経て、図７（ｅ）に示すように、スパッタによりＴａＯＮの保護膜１３０が形成され、第１トランジスタ１０２が形成される。このとき形成される保護膜１３０は第２トランジスタ１０４を覆う保護膜１５０も兼ねている。
【００４０】
図８（ａ）〜（ｆ）を参照し、第２トランジスタ１０４の形成プロセスを説明する。図８（ａ）に示すように、保護膜１５０上に、第２トランジスタ１０４のゲート領域に開口２０６を有する第２レジスト層２０８を形成する。続いて保護膜１５０の第２レジスト層２０８の開口２０６に対応する部分を、ＳＦ６などのフッ化ガスを用いてプラズマエッチングする。これにより保護膜１５０に開口２１０が形成される。続いて図８（ｃ）に示すように第２レジスト層２０８が除去される。続く図８（ｄ）において、第２トランジスタ１０４のゲート電極の形状に応じた開口２１２を有する第３レジスト層２１４を形成する。続いて図８（ｅ）に示すように、第３レジスト層２１４の上から、Ｎｉ／Ａｕなどの金属２１６を蒸着する。そして図８（ｆ）に示すように第３レジスト層２１４を金属層２１６とともに除去し（リフトオフ）、第２トランジスタ１０４のゲート電極１４０が形成される。必要に応じて、ゲート電極１４０の上面を保護膜（不図示）で覆ってもよい。
【００４１】
各ステップの間には、必要に応じて適切な洗浄工程を挿入することができる。
【００４２】
以上が半導体装置１００Ａの製造方法である。この製造方法によれば、性能の異なる２つのトランジスタを、同一の半導体チップ上に形成することができる。
【００４３】
＜用途＞
続いて、半導体装置１００Ａの用途を説明する。図２の半導体装置１００あるいは図６の半導体装置１００Ａは、ＲＦ回路（ＭＭＩＣ：Monolithic Microwave IC）に好適に用いることができる。図９は、ＲＦ回路５００の一例を示す回路ブロック図である。
【００４４】
ＲＦ回路５００は、入力ポートＲＦ＿Ｃと、複数の出力ポートＲＦ＿Ｏ１〜ＲＦ＿Ｏ４、複数の制御ピンＣＴＲＬ１〜ＣＴＲＬ５、電源ピンＶｓｓ、複数のスイッチＳＷ、複数の抵抗Ｒおよび制御ロジック回路５０２を備える。電源ピンＶｓｓには負の電源電圧が供給される。ＲＦ回路５００は、スイッチモードとスプリッタモードが切りかえ可能である。ＲＦ回路５００はスイッチモードにおいて、入力ポートＲＣ＿Ｃに入力されたＲＦ信号を、４つの出力ポートＲＦ＿Ｏ１〜ＲＦ＿Ｏ４のうち制御ピンＣＴＲＬ１〜ＣＴＲＬ５の電気的状態に応じて選択されたひとつから出力する。すなわちスイッチモードにおいてＲＦ回路５００は、ＳＰ４Ｔ（Single Pole 4 Throw）のスイッチとして機能する。
【００４５】
ＲＦ回路５００はスプリッタモードにおいて、入力ポートＲＣ＿Ｃに入力されたＲＦ信号を、４つの出力ポートＲＦ＿Ｏ１〜ＲＦ＿Ｏ４のうち制御ピンＣＴＲＬ１〜ＣＴＲＬ５の状態に応じて選択された複数（２個、３個あるいは４個）から出力する。すなわちスプリッタモードにおいてＲＦ回路５００は、２分岐〜４分岐のスプリッタ（分波器）として機能する。複数の抵抗Ｒは、インピーダンス整合のために設けられている。
【００４６】
制御ピンＣＴＲＬ１〜ＣＴＲＬ５には、動作モードおよび出力先のポートを指定する制御信号が入力される。制御ロジック回路５０２は、制御ピンＣＴＲＬ１〜ＣＴＲＬ５の電気的状態にもとづいて、複数のスイッチＳＷそれぞれのゲート信号を生成し、オン、オフを制御する。
【００４７】
このようなＲＦ回路５００において、ＲＦ信号が通過する複数のスイッチＳＷは、ＲＦ信号の歪み特性に影響を与えるため、ゲートリーク電流が小さいことが望ましく、したがって複数のスイッチＳＷは、第１トランジスタ１０２で構成することが望ましい。
【００４８】
当業者によれば、複数のスイッチＳＷおよび複数の抵抗のトポロジーは図９のそれに限定されないこと、出力ポート数やＲＦ回路５００の機能に応じて設計できることが理解される。
【００４９】
本実施の形態において、複数のスイッチＳＷは、第１トランジスタ１０２のデバイス構造を有し、制御ロジック回路５０２を構成するトランジスタは、第２トランジスタ１０４のデバイス構造を有する。
【００５０】
図１０は、制御ロジック回路５０２の構成例を示す回路図である。制御ロジック回路５０２は、制御ピンＣＴＲＬ１に入力される制御電圧ＶＣＴＲＬ１を受け、差動の出力ＶＯＵＴ１＋，ＶＯＵＴ１−を生成する。制御ピンＣＴＲＬ２〜ＣＴＲＬ５についても同様に構成される。出力電圧ＶＯＵＴ１＋，ＶＯＵＴ１−は、図９の複数のスイッチＳＷのいくつかのゲート電極に供給される。
【００５１】
続いて図１１を参照して、ＲＦ回路５００において生じうる問題を説明する。
【００５２】
図１１は、図１０の制御ロジック回路５０２の入出力特性を示す図である。たとえば制御電圧ＶＣＴＲＬ１に対するしきい値ＶＩＮ（ｔｈ）は１．８Ｖ程度であり、ハイレベル電圧ＶＨ（たとえば２．６Ｖ）と、ローレベル電圧ＶＬ（たとえば０．３Ｖ）の電圧切りかえ範囲内で変化するものとする。ＶＯＵＴ１＋，ＶＯＵＴ１−は、制御ロジック回路５０２のすべてのトランジスタのゲートしきい値ＶＧＳ（ｔｈ）が定格値であった場合の特性を示す。ＶＣＴＲＬ１＝０．３Ｖのとき、ＶＯＵＴ１−は０Ｖ、ＶＯＵＴ１＋は−１０Ｖとなる。またＶＣＴＲＬ１＝２．６Ｖのとき、ＶＯＵＴ１−は−１０Ｖ（ローレベル）、ＶＯＵＴ１＋は０Ｖ（ハイレベル）となる。
【００５３】
一点鎖線で示すＶＯＵＴ１＋’，ＶＯＵＴ１−’はトランジスタＱ２，Ｑ４，Ｑ５のゲートしきい値ＶＧＳ（ｔｈ）が負方向に１Ｖシフトしたときの入出力特性を表す。ゲートしきい値ＶＧＳ（ｔｈ）の変動にともない、制御電圧ＶＣＴＲＬ１に対するしきい値ＶＩＮ（ｔｈ）が２．８Ｖにシフトする。その結果、制御電圧ＶＣＴＲＬ１がハイレベル電圧ＶＨ（２．６Ｖ）のときに、ＶＯＵＴ１−’は−２Ｖ（ハイレベル）、ＶＯＵＴ１＋’は−９Ｖ（ローレベル）となり、正しい論理値を出力できなくなる。
【００５４】
これに対する対策として、制御電圧ＶＣＴＲＬ１のハイレベル電圧ＶＨを、３Ｖより高く規定することが考えられる。この場合、正しい論理値を生成できるが、ＶＣＴＲＬ１＝３ＶのときのＶＯＵＴ１−’は−９Ｖとなり、ゲートしきい値ＶＧＳ（ｔｈ）が定格である場合のＶＯＵＴ１−＝−１０Ｖに比べて、１Ｖ高くなる。これにより、電圧ＶＯＵＴ１−’が供給されるトランジスタ（図９のスイッチ）のオフの程度が弱まるため、歪み特性が悪化する。
【００５５】
従来のアーキテクチャでは、良好な歪み特性を実現するために、複数のスイッチＳＷを図１のトランジスタ４で構成する必要があり、制御ロジック回路５０２を構成するトランジスタもトランジスタ４と同一のデバイス構造としていた。そのため、制御ロジック回路５０２を構成するトランジスタのゲートしきい値ＶＧＳ（ｔｈ）の変動が不可避であり、スイッチＳＷを正しく制御できなくなり、あるいは、歪み特性が悪化するという問題が生じていた。
【００５６】
これに対して、本実施の形態では、制御ロジック回路５０２を構成するトランジスタを、第２トランジスタ１０４のデバイス構造とするため、ゲートしきい値ＶＧＳ（ｔｈ）の変動を抑制できる。これにより、スイッチＳＷに対して供給される電圧ＶＯＵＴ１＋，ＶＯＵＴ１−の変動を抑制でき、ひいてはスイッチＳＷを正しく制御し、また歪み特性を改善できる。
【００５７】
＜変形例＞
実施の形態に係る半導体装置１００，１００Ａの用途はスイッチやセレクタ、スプリット機能を有するＲＦ回路（ＭＭＩＣ）に限定されず、高周波アンプにも適用可能である。また高周波系ではなく、パワー系のＩＣにも適用可能である。
【００５８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５９】
２…半導体装置、４…トランジスタ、１０…ＧａＮ基板、１２…成長用基板、１４…ＧａＮエピ層、２０…ゲート電極、２２…ソース電極、２４…ドレイン電極、３０…保護膜、１００…半導体装置、１０２…第１トランジスタ、１０４…第２トランジスタ、１１０…ＧａＮ基板、１１２…成長用基板、１１４…ＧａＮエピ層、１２０…ゲート電極、１２２…ソース電極、１２４…ドレイン電極、１３０…保護膜、１４０…ゲート電極、１４２…ソース電極、１４４…ドレイン電極、５００…ＲＦ回路、５０２…制御ロジック回路。
【図１】
2018082048.tif 000003
【図２】
2018082048.tif 000004
【図３】
2018082048.tif 000005
【図４】
2018082048.tif 000006
【図５】
2018082048.tif 000007
【図６】
2018082048.tif 000008
【図７】
2018082048.tif 000009
【図８】
2018082048.tif 000010
【図９】
2018082048.tif 000011
【図１０】
2018082048.tif 000012
【図１１】
2018082048.tif 000013