(57)【要約】      （修正有）【課題】従来の電子装置の保護回路ではサージ耐性が低く、集積回路の外部接続端子を電子装置などの外部接続端子に直接接続することが困難であった。【解決手段】本電子装置の保護回路は、外部信号を接続すると外部接続端子１と、外部接続端子１と保護抵抗３を接続する配線層２と、外部接続端子１から入力されるサージやノイズから内部回路を保護する保護抵抗３と、保護抵抗３を分割するスリット４、５、６、７、８、９、１０と、保護抵抗３をスリット４、５、６、７、８、９、１０で分割することで構成される電流分散抵抗１１、１２、１３、１４、１５、１６、１７、１８と、電流分散抵抗１１、１２、１３、１４、１５、１６、１７、１８に接続されるＭＯＳトランジスタ１９、２０、２１、２２、２３、２４、２５、２６から構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部接続端子と、前記外部接続端子に接続される保護抵抗と、前記保護抵抗に接続される複数の半導体素子と、を備え、前記複数の半導体素子は、並列接続されている半導体デバイスを有する電子装置において、
前記保護抵抗は、スリット、溝、連続する孔、連続する凹みの少なくとも何れかで形成されるパターン部を有する電子装置
【請求項２】
前記パターン部は、前記保護抵抗に流れる電流の通電方向に沿うように設けられる請求項１に記載の電子装置
【請求項３】
前記パターン部は、前記保護抵抗の前記複数の半導体素子との接続端側から延伸するように形成される請求項２に記載の電子装置
【請求項４】
前記パターン部は、前記保護抵抗の途中まで延伸するように形成される請求項３に記載の電子装置
【請求項５】
前記パターン部は、複数のスリット、複数の溝、複数の連続する孔、複数の連続する凹みの少なくとも何れかを有する請求項１乃至４の何れかに記載の電子装置
【請求項６】
前記パターン部は、前記保護抵抗の側端部に近い方が短くなるように形成されている請求項５に記載の電子装置
【請求項７】
前記パターン部は、前記保護抵抗の前記外部接続端子に近い方が長くなるように形成した請求項５に記載の電子装置
【請求項８】
前記スリットは、端部の角を取った形状である請求項５電子装置
【請求項９】
前記パターン部は、前記複数の半導体素子と前記保護抵抗の接続箇所を複数に分割するように前記複数のスリット、前記複数の溝、前記複数の連続する孔、前記複数の連続する凹みの少なくとも何れかを配置した請求項５に記載の電子装置
【請求項１０】
前記複数の半導体素子はＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードなどの降伏特性を持つ半導体素子である請求項１に記載の電子装置
【請求項１１】
複数のスリット、若しくは複数の溝、若しくは複数の連続する孔、若しくは複数の連続する凹みにより前記保護抵抗を分割することで電流分散抵抗を複数構成し、前記電流分散抵抗を前記複数の半導体素子に接続した請求項４に記載の電子装置
【請求項１２】
前記電流分散抵抗上に電気的接続部を設ける請求項１１に記載の電子装置
【請求項１３】
前記電気的接続部から電気信号を取り出し、内部回路へ電気信号を取り出した請求項１２に記載の電子装置
【請求項１４】
前記電気的接続部から電気信号を取り出し、コンデンサと接続した請求項１２に記載の電子装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は保護抵抗と複数の半導体素子を並列接続して構成されるサージ保護回路を有する電子装置に係り、特に、微細集積回路に最適なサージ保護回路を有する電子装置に関する。
【背景技術】
【０００２】
保護抵抗と複数の半導体素子を並列接続して構成されるサージ保護回路を有する電子装置の例として、特許文献１に記載された技術がある。特許文献１には、外部接続端子に接続される複数のＭＯＳトランジスタの全てに保護抵抗を配置することで電流集中を低減することが開示されている。また、保護抵抗をＭＯＳトランジスタの近傍に配置し、外部接続端子からの八木アンテナ状の配線を用いて外部接続端子と保護抵抗を接続していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−９６８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
センサなどの小型の電子装置では、集積回路の外部接続端子を電子装置の外部接続端子に直接接続することが行われる。この場合、集積回路の外部接続端子には電子装置の外部接続端子に要求されるサージ耐性が必要になる。また、電子装置の外部接続端子のサージ耐性は集積回路に要求されるサージ耐性に比べて高い。特に、自動車用電子装置では、集積回路に要求されるサージ耐性に比べて１００倍以上のエネルギー耐量を要求する。この結果、サージ印加時に集積回路に流れる電流の大きさおよび印加される時間は、従来の集積回路に要求されるサージ耐性の１０倍以上になる。
【０００５】
このような大きなサージ耐性を得る場合、保護抵抗のサイズは大型化し、ＭＯＳトランジスタのサイズ及び個数も増加する。そして、保護抵抗およびＭＯＳトランジスタのサイズが大きくなった場合、保護抵抗をＭＯＳトランジスタの近傍に配置するレイアウトでは、レイアウト効率が悪くチップサイズが大きくなってしまう。また、サージ印加により発生する電流の電流集中によって破損する箇所については、ＭＯＳトランジスタだけではなく、配線も考慮する必要がある。配線の保護も考慮する場合、外部接続端子から八木アンテナ状の配線を用いて保護抵抗に接続したのでは配線長が長く、且つ、細くなるので配線の電流容量を増加させることが困難である。また、配線の電流容量を増加させようとすると、配線が太くなりチップサイズが増加してしまう。これらのことに対して、特許文献１は配慮が欠けていた。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、集積回路の外部接続端子のサージ耐性を大型化することなく高め、集積回路の外部接続端子を電子装置などの外部接続端子に直接接続できる電子装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、外部接続端子を保護抵抗に接続し、前記保護抵抗を複数の半導体素子を並列接続した半導体デバイスに接続し、前記保護抵抗にスリットあるいは連続する穴を配置する。
【発明の効果】
【０００８】
本発明によれば、小型でサージ耐性の高い電子装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例の電子装置の保護回路の構成
【図２】図１のＡ−Ａ’の断面
【図３】図１のＢ−Ｂ’の断面
【図４】図１のＣ部の拡大図
【図５】第１の実施例の電子装置の保護回路の回路図
【図６】ＭＯＳトランジスタ１９、２０、２１、２２、２３、２４、２５、２６の電圧電流特性
【図７】保護抵抗３にスリットを設けない場合の電子装置の保護回路の回路図
【図８】スリット４、５、６、７、８、９、１０の長さと保護抵抗３のチップサイズの関係
【図９】スリット４、５、６、７、８、９、１０の長さと保護抵抗３の許容損失の関係
【図１０】スリット４、５、６、７、８、９、１０の長さと保護抵抗３の抵抗値の関係
【図１１】スリット４、５、６、７、８、９、１０の長さと電流分散抵抗１１、１２、１３、１４、１５、１６、１７、１８の抵抗値の関係
【図１２】第２の実施例の電子装置の保護回路の回路図
【図１３】第３の実施例の電子装置の保護回路の回路図
【図１４】第４の実施例の電子装置の保護回路の回路図
【図１５】第５の実施例の電子装置の保護回路の構成
【図１６】図１５のＣ部の拡大図
【図１７】図１５のＤ部の拡大図
【図１８】第５の実施例の電子装置の保護回路の回路図
【図１９】第６の実施例の電子装置の保護回路の構成
【図２０】第７の実施例の電子装置の保護回路の構成
【図２１】第８の実施例の電子装置の保護回路の構成
【図２２】第９の実施例の電子装置の保護回路の構成
【図２３】第１０の実施例の電子装置の保護回路の構成
【図２４】第１１の実施例の電子装置の保護回路の構成
【図２５】第１２の実施例の電子装置の保護回路の構成
【図２６】第１３の実施例の電子装置の保護回路の構成
【図２７】第１３の実施例の電子装置の保護回路の回路図
【図２８】第１４の実施例の電子装置の保護回路の構成
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。なお、各実施例は、矛盾しない限り組み合わせ可能である。
【００１１】
［第１の実施例］
まず、本発明の第１の実施例である電子装置を図１〜１１により説明する。
【００１２】
図１に示すように、本実施例の電子装置の保護回路は、半導体デバイスを備える。半導体デバイスは、外部信号と接続する外部接続端子１と、外部接続端子１と保護抵抗３を接続する配線層２と、外部接続端子１から入力されるサージやノイズから内部回路を保護する保護抵抗３と、保護抵抗３を分割するスリット４〜１０と、保護抵抗３をスリット４〜１０で分割することで構成される電流分散抵抗１１〜１８と、電流分散抵抗１１〜１８に接続されるＭＯＳトランジスタ１９〜２６を備える。ＭＯＳトランジスタ１９〜２６は、並列接続された複数の半導体素子である。この半導体デバイスは、半導体装置の内部若しくは外部のセンサやアクチュエータを制御するのに用いられる。
【００１３】
図２に示す様に、保護抵抗３は、コンタクト２７を介して配線層２と接続している。保護抵抗３は、シリコン基板２９の上に設けられた酸化膜２８上に設けられている。保護抵抗３は、絶縁膜である酸化膜２８により、シリコン基板２９と絶縁されている。こうすることで、外部接続端子１に印加される正電位および負電位のサージに対して絶縁性を確保した。保護抵抗３は、ポリシリコン膜、金属膜、金属シリサイド膜などを使用できる。また、コンタクト２７には限定されず、スルーホールなどでもよい。
【００１４】
図３に示す様に、保護抵抗３は、スリット４〜１０で分割され、電流分散抵抗１１〜１８を構成する。
【００１５】
図４を用いてＭＯＳトランジスタ１９、２０の詳細を説明する。なお、ＭＯＳトランジスタ２１〜２６もＭＯＳトランジスタ１９、２０と同様な構成である。ＭＯＳトランジスタ１９は、拡散層３６に配置されたゲート電極３８により、ソース３７とドレイン３９を構成する。ソース３７は、グランドに接続される。ドレイン３９は、配線層３４、コンタクト３０、３１を介して電流分散抵抗１１に接続される。ＭＯＳトランジスタ２０は、拡散層４３に配置されたゲート電極４１により、ソース４０とドレイン４２を構成する。ソース４０は、グランドに接続する。ドレイン４２は、配線層３５、コンタクト３２、３３を介して電流分散抵抗１２に接続される。
【００１６】
図１、２、３、４に示す様に保護回路を構成することで、本実施例の保護回路の回路図は図５の様に表される。つまり、外部接続端子１から入力された電流（電圧）は、保護抵抗３を分割して構成した電流分散抵抗１１〜１８に接続される。電流分散抵抗１１、１２、１３、１４、１５、１６、１７、１８は、各々ＭＯＳトランジスタ１９、２０、２１、２２、２３、２４、２５、２６に接続される。ＭＯＳトランジスタ１９〜２６は、ゲート電極に信号を印加することで、外部接続端子１を駆動する。
【００１７】
次に、本実施例の第1の効果について説明する。
【００１８】
ＭＯＳトランジスタ１９〜２６は、図６に示す様に、ドレイン電圧を増加させるとドレイン電流が急増する降伏特性を示す。ここで、ＭＯＳトランジスタ１９〜２６のプロセスサイズが大きい場合は、図６の点線で示す様にツェナー特性になる。他方で、ＭＯＳトランジスタ１９〜２６のプロセスサイズが小さい（微細プロセス）場合は、図６の実線に示す様に、スナップバック特性になる。ここで、スナップバック特性はＭＯＳトランジスタ毎のバラツキが大きいという課題がある。
【００１９】
ここで、図７に、保護抵抗３にスリットを設けない従来構造の場合における電子装置の保護回路を示す。この従来構造における外部接続端子１に、サージ電圧が印加された場合を考える。外部接続端子１にサージが印加されると、ＭＯＳトランジスタ１９〜２６のドレイン電圧は上昇し、最もスナップバックし易いＭＯＳトランジスタが最初にスナップバックする。この結果、ＭＯＳトランジスタ１９〜２６のドレイン電圧は低下するので、最初にスナップバックしたＭＯＳトランジスタはスナップバックした状態になり、他のＭＯＳトランジスタはスナップバックしなくなる。この結果、最初にスナップバックしたＭＯＳトランジスタに電流が集中して流れ、最初にスナップバックしたＭＯＳトランジスタの接続配線が損傷してしまう。
【００２０】
この現象は、外部接続端子１に印加されるサージ電圧の立ち上がり速度が遅い場合に顕著に表れる。これは、ＭＯＳトランジスタのドレイン電圧がスナップバックする電圧まで達したとしても、ＭＯＳトランジスタがスナップバックするまでに時間を要することに起因する。つまり、サージ電圧の立ち上がり速度が速く、ＭＯＳトランジスタが実際にスナップバックするまでの時間よりもサージ電圧の立ち上がり時間が短い場合には、あるＭＯＳトランジスタのドレイン電圧がスナップバックする電圧まで達してから、他のＭＯＳトランジスタがスナップバックするまでに上昇する。すなわち、あるＭＯＳトランジスタのドレイン電圧がスナップバックするまでの遅延時間の間に、他のＭＯＳトランジスタもスナップバックする。しかし、サージ電圧の立ち上がり速度が遅い場合には、どれか1つのＭＯＳトランジスタが最初にスナップバックすると他のＭＯＳトランジスタのドレイン電圧がスナップバックする電圧まで上昇しないので、最初にスナップバックしたＭＯＳトランジスタに電流が集中する。
【００２１】
外部接続端子１に印加されるサージ電圧の立ち上がり速度は、集積回路の外部接続端子を電子装置などの外部接続端子に直接接続した場合、配線によるリアクタンス、外部接続端子に付加するコンデンサや意図的に付加したコンデンサなどにより遅くなる。つまり、集積回路の外部接続端子を、電子装置などの外部接続端子に直接接続する場合は、サージ電圧の立ち上がり速度が遅くなり、保護回路の耐量が小さくなることを考慮する必要がある。
【００２２】
次に、本実施例の保護回路の外部接続端子１にサージが印加された場合を考える。本実施例の保護回路では外部接続端子１にサージが印加されると、ＭＯＳトランジスタ１９〜２６のドレイン電圧は上昇し、最もスナップバックし易いＭＯＳトランジスタが最初にスナップバックする。しかし、最初にスナップバックしたＭＯＳトランジスタのドレイン電流は電流分散抵抗１１〜１８で制限される。そのため、最初にスナップバックしたＭＯＳトランジスタの接続配線が損傷することを防止することができる。
【００２３】
また、最初にスナップバックしたＭＯＳトランジスタがスナップバックした状態でも、最初にスナップバックしたＭＯＳトランジスタへ流れる電流の上昇に伴い、最初にスナップバックしたＭＯＳトランジスタに接続されている電流分散抵抗にも電流が流れ、電流分散抵抗とこれに流れる電流の積の分だけ外部接続端子１の電圧は上昇する。この結果、他のＭＯＳトランジスタのドレイン電圧も上昇し順次スナップバックしていく。この様に動作することで、外部接続端子１に印加されたサージのサージエネルギーを均等に電流分散抵抗１１〜１８とＭＯＳトランジスタ１９〜２６で消費する。この結果、電流分散抵抗１１〜１８とＭＯＳトランジスタ１９〜２６での損失を小さいくできるので、保護回路の小型化を実現できる。
【００２４】
また、電流分散抵抗１１〜１８によりＭＯＳトランジスタ１９〜２６へ流れる電流を制限することで、ＭＯＳトランジスタ１９〜２６への接続配線の損傷を無くすことができる。
【００２５】
つまり、電流分散抵抗を入れることで、サージ電圧の立ち上がりが遅い場合でもスナップバックによる電流集中を抑え、各ＭＯＳトランジスタ１９〜２６に均等に電流が流れる様になる。
【００２６】
次に、本実施例の第２の効果について説明する。
【００２７】
本実施例の保護回路では保護抵抗３にスリット４〜１０を設け、電流分散抵抗１１〜１８を構成する。本構成によれば、外部接続端子１、保護抵抗３、ＭＯＳトランジスタ１９〜２６が最短距離で接続される。そして、これらの間を接続する配線層２、３４、３５は短く配線幅も太くできる。この結果、配線層２、３４、３５の電流容量を増加させることができ、外部接続端子１へ印加されるサージ電圧による配線損傷を低減することができる。また、スリット４〜１０と、ＭＯＳトランジスタ１９〜２６のレイアウトピッチを容易に合わせることが可能である。このことからも、電流分散抵抗１１〜１８とＭＯＳトランジスタ１９〜２６の接続性を向上でき、チップサイズの小型化と配線層３４、３５の電流容量の向上を実現できる。
【００２８】
次に、本実施例の第３の効果について説明する。
【００２９】
図８は、スリット４〜１０の長さと、保護抵抗３のサイズの関係である。スリット４〜１０を長くしても、保護抵抗３のチップサイズは変化しない。
【００３０】
図９は、スリット４〜１０の長さと保護抵抗３の許容損失の関係である。保護抵抗３の許容損失は保護抵抗３の平面積で決まる。スリット４〜１０の分だけ保護抵抗３の平面積は減る。しかし、この量は微小なので、スリット４〜１０を長くしても保護抵抗３の許容損失はほとんど変化しない。
【００３１】
図１０はスリット４〜１０の長さと保護抵抗３の抵抗値の関係である。保護抵抗３の抵抗値は、保護抵抗３の抵抗率、幅、長さとで決まる。スリット４〜１０の分だけ保護抵抗３の幅は減る。しかし、この量は微小なので、保護抵抗３の抵抗値はほとんど変化しない。
【００３２】
図１１はスリット４〜１０の長さと電流分散抵抗１１〜１８の抵抗値の関係である。スリット４〜１０を長くすることで電流分散抵抗１１〜１８の抵抗値は比例して増加する。つまり、スリット４〜１０を長くすることで保護抵抗３のサイズ、許容損失、抵抗値などの設計値を変化させることなく、抵抗値の高い電流分散抵抗１１〜１８を実現できる。つまり、スリット４〜１０を長くすることで容易に電流分散抵抗１１〜１８の抵抗値を高くできる。電流分散抵抗１１〜１８の抵抗値を高くすることで、電流分散抵抗１１〜１８および、ＭＯＳトランジスタ１９〜２６へ流れる電流を制限することができる。その結果、ＭＯＳトランジスタ１９〜２６への接続配線の損傷を無くすことができる。なお、本効果はスリット４〜１０を電流の通電方向に配置することで、保護抵抗３の面積に対する効果を最大にできるのでより好ましいがこれに限られるものではない。仮に、スリット４〜１０を斜め方向に延伸した場合にはスリットが保護抵抗３の側端部に当たり、スリット長さが通電方向に対して制限されるからである。言い方を変えれば、スリット４〜１０を斜め方向に延伸した場合でも効果は低下するが効果があることを示す。
【００３３】
次に、本実施例の第４の効果について説明する。
【００３４】
本実施例の保護回路では、外部接続端子１から電流分散抵抗１１、ＭＯＳトランジスタ１９を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１２、ＭＯＳトランジスタ２０を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１３、ＭＯＳトランジスタ２１を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１４、ＭＯＳトランジスタ２２を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１５、ＭＯＳトランジスタ２３を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１６、ＭＯＳトランジスタ２４を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１７、ＭＯＳトランジスタ２５を介してグランドに抜けるまでの抵抗値と、外部接続端子１から電流分散抵抗１８、ＭＯＳトランジスタ２６を介してグランドに抜けるまでの抵抗値のバラツキを小さいくできる。スリット設けた場合、外部接続端子１からＭＯＳトランジスタ１９〜２６までの抵抗値は電流分散抵抗１１〜１８の抵抗値で決まるが、スリットが無い場合、端部に設けられたＭＯＳトランジスタ１９から外部接続端子１までの抵抗値が最小になる経路と中央部に配置されたＭＯＳトランジスタ２２から外部接続端子１までの抵抗値が最小になる経路は異なり、この経路の差が抵抗値のバラツキになる。従って、本実施例は、スリットが無い場合に比べて、外部接続端子１から電流分散抵抗、ＭＯＳトランジスタを介してグランドに抜けるまでの抵抗値のバラツキを小さいくできる。この結果、保護抵抗３を流れる電流を均一化でき、保護抵抗３を流れる電流の電流集中を低減でき、保護抵抗３の許容損失を増加させることが可能になり、チップサイズを小さくできる。
【００３５】
［第２の実施例］
次に、本発明の第２の実施例である電子装置を図１２により説明する。なお、第１の実施例と同様の構成については説明を省略する。
【００３６】
本実施例の電子装置の保護回路は基本的に第１の実施例の電子装置と同じであるが、ＭＯＳトランジスタ１９〜２６をダイオード接続してＭＯＳダイオード４４〜５１を配置した。この場合でも、第１の実施例の電子装置と同じ効果を得ることができる。また、本実施例では外部接続端子１を入力端子として使用することができる。
【００３７】
［第３の実施例］
次に、本発明の第３の実施例である電子装置を図１３により説明する。なお、第１の実施例と同様の構成については説明を省略する。
【００３８】
本実施例の電子装置の保護回路は基本的に第１の実施例の電子装置と同じであるが、ＭＯＳトランジスタ１９〜２６をバイポーラトランジスタ５２〜５９に置き換えた。この場合でも、第１の実施例の電子装置と同じ効果を得ることができる。また、バイポーラトランジスタ５２〜５９を配置することでトランジスタのバラツキを低減でき、各トランジスタに均等にサージ電流が流れやすくなり、チップサイズを小型にできる。
【００３９】
［第４の実施例］
次に、本発明の第４の実施例である電子装置を図１４により説明する。なお、第１の実施例と同様の構成については説明を省略する。
【００４０】
本実施例の電子装置の保護回路は基本的に第１の実施例の電子装置と同じであるが、ＭＯＳトランジスタ１９〜２６をダイオード６０〜６７に置き換えた。この場合でも、第１の実施例の電子装置と同様な効果を得ることができる。
【００４１】
［第５の実施例］
次に、本発明の第５の実施例である電子装置を図１５、１６、１８により説明する。なお、第１の実施例と同様の構成については説明を省略する。
【００４２】
本実施例の電子装置の保護回路は第1の実施例と基本的に同じででるが、以下の変更を加えた。まず、保護抵抗３に配置したスリットを短くしている。本実施例では、保護抵抗３に、保護抵抗３の長さよりも短いスリット６９〜７５を設けている。そうすることで、保護抵抗３に、抵抗６８と電流分散抵抗７６〜８３を構成している。
【００４３】
次に、本実施例の保護回路の回路図について、図１８を用いて説明する。外部接続端子１は、保護抵抗３の外部接続端子１側の部分で構成される抵抗６８と接続される。抵抗６８は、保護抵抗３を分割して構成した電流分散抵抗７６〜８３と接続される。そして、電流分散抵抗７６〜８３は、ＭＯＳトランジスタ対８４〜９１に接続される。ＭＯＳトランジスタ対８４〜９１のゲート電極に信号を印加することで、外部接続端子１は駆動される。
【００４４】
次に、保護抵抗３に、抵抗６８と電流分散抵抗７６〜８３を構成していることによる効果について説明する。
【００４５】
外部接続端子１に印加されるサージ電圧によって流れる保護抵抗３の電流は、外部接続端子１からＭＯＳトランジスタ対８４〜９１に向けて直線的に流れる傾向がある。特に、外部接続端子１の近傍では、この傾向が大きい。この結果、第1の実施例の様に外部接続端子１とスリット４〜１０までの距離が短いと、サージ電圧による電流が保護抵抗１４，１５に集中する傾向がある。この傾向を下げる為に、外部接続端子１と保護抵抗３の距離を長くする方法もある。しかし、この場合、配線層２が長くなり配線層２の電流容量が低下してしまう。また、チップサイズも増大してしまう。
【００４６】
そこで、本実施例ではスリット６９〜７５を保護抵抗３よりも短くしている。本実施例では、保護抵抗３の中間までしか延伸しないことで、保護抵抗３に抵抗６８を更に配置している。抵抗６８を配置することで、保護抵抗３や配線層２の大きさを変更することなく、外部接続端子１から電流分散抵抗７６〜８３までの距離を確保することが可能となる。リアクタンスおよび発熱による抵抗上昇などの効果で、抵抗６８を流れる電流を均一化でき、電流分散抵抗７６〜８３への電流も均一に流すことが可能となる。その結果、保護抵抗３に、均一にサージ電流が流れる様にすることができる。なお、中間を例に述べたが、これに限られるものではない。すなわち、延伸を保護抵抗３の途中までとすることで、抵抗６８を更に配置することは可能である。
【００４７】
スリット６９〜７５を短くしてすることで、電流分散抵抗７６〜８３の抵抗値は小さくなるが、配線の損傷を防ぐためにはサージ電圧の最大値と電流分散抵抗７６〜８３の抵抗値で決まる電流値よりも配線の電流容量の方が高ければ良く、この条件はスリット６９〜７５を短くしても十分に成り立たせることが可能である。なお、この効果はスリット６９〜７５を、ＭＯＳトランジスタ対８４〜９１との接続端側から延伸するように配置した場合に最大の効果を得ることができる。仮に、スリット６９〜７５をＭＯＳトランジスタ対８４〜９１との接続端側から少し離した場合、この離した隙間に抵抗成分が生じ、この抵抗成分の影響で実質的な電流分散抵抗７６〜８３の抵抗値を低下させるからである。
【００４８】
また、本実施例では、図１６や図１８に示すように、ＭＯＳトランジスタ１９〜２６をＭＯＳトランジスタ対８４〜９１に置き換えている。
【００４９】
図１６を用いてＭＯＳトランジスタ対８４、８５の詳細を説明する。なお、ＭＯＳトランジスタ対８６〜９１もＭＯＳトランジスタ対８４、８５と同様な構成である。
【００５０】
ＭＯＳトランジスタ対８４は、拡散層９８にゲート電極１００、１０２を配置してソース９９、１０３とドレイン１０１を構成する。ソース９９、１０３はグランドに接続される。ドレイン１０１は、配線層９６、コンタクト９２、９３を介して電流分散抵抗７６に接続される。
【００５１】
ＭＯＳトランジスタ対８５は、拡散層９８にゲート電極１０４、１０６を配置してソース１０３、１０７とドレイン１０５を構成する。ソース１０３、１０７はグランドに接続される。ドレイン１０５は、配線層９７、コンタクト９４、９５を介して電流分散抵抗７７に接続される。
【００５２】
この様なＭＯＳトランジスタ対とする効果について説明する。
【００５３】
隣り合うＭＯＳトランジスタのソース領域あるいはドレイン領域を共用することで、チップサイズの小型を図ることが可能となる。また、各ＭＯＳトランジスタに拡散層を個別に設ける必要が無く１つの拡散層９８で複数のＭＯＳトランジスタを配置できることからもチップサイズを小型化できる。本実施例の様に、電流分散抵抗７６〜８３の各々にＭＯＳトランジスタを２個接続しても、サージ電流の最大値はサージ電圧の最大値と電流分散抵抗７６〜８３の抵抗値で決まる。つまり、電流分散抵抗７６〜８３の各々にＭＯＳトランジスタを複数個接続しても、サージ電流の最大値はほとんど変化しないので配線の損傷を防ぐことが可能である。
【００５４】
［スリット形状の改良例］
次に、図１７を用いて、第１の実施例から第５の実施例で述べたスリット７５の先端形状の改良例について説明する。スリット７５の先端は図１７に示す様に角を取った形状にした。この様にスリットの先端形状を丸めることでサージ印加に流れるサージ印加電流がスムーズに流れ、先端部分での発熱を抑えることができる。
【００５５】
［第６の実施例］
次に、本発明の第６の実施例である電子装置を図１９により説明する。なお、図１９は第６の実施例の電子装置の保護回路の構成である。なお、第５の実施例と同様の構造については説明を省略する。
【００５６】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、保護抵抗３の側端部側のスリット６９、７５を短くし、保護抵抗３の中央部のスリット７１、７２、７３を長くした。言い換えると、中心側のスリットよりも、側端部側のスリットを短く構成している。こうすることで、側端部側の電流分散抵抗の抵抗値を小さくなり、サージ電流がより保護抵抗３の側端部に流れやすくなる。外部接続端子１が中心側に位置する場合、サージ電流は直進傾向があるため、側端部側には流れにくくなる傾向がある。本実施例によれば、外部接続端子１から遠い（側端部側にある）電流分散抵抗の抵抗を小さくしているため、より均等にサージ電流が保護抵抗３を流れる様にできる。
【００５７】
［第７の実施例］
次に、本発明の第７の実施例である電子装置を図２０により説明する。なお、図２０は第７の実施例の電子装置の保護回路の構成である。なお、第５、第６の実施例と同様の構造については説明を省略する。
【００５８】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、外部接続端子1が左側に偏った構成になっている。そして、保護抵抗３の側端部のスリット７５を短くし、外部接続端子1に近いスリット６９、７０、７１を長くした。こうすることで、サージ電流がより保護抵抗３の右側に流れやすくなる。本実施例によれば、外部接続端子１から遠い（右側端部側にある）電流分散抵抗の抵抗を小さくしているため、より均等にサージ電流が保護抵抗３を流れる様にできる。この結果、外部接続端子１が左側に偏ったとしてもサージ電流がより均等に保護抵抗３の内部を流れる様にできる。右側に外部端子１が設けられた場合も同様である。
【００５９】
［第８の実施例］
本発明の第８の実施例である電子装置を図２１により説明する。なお、第５の実施例と同様の構成については説明を省略する。
【００６０】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、スリット６９〜７５をＭＯＳトランジスタ対８４〜９１との接続端から離した。こうした場合でも、本保護回路の等価回路は第５の実施例で示した図１８の回路図と同じになる。つまり、第５の実施例と同様にサージ電圧が印加された時に流れるサージ電流がより均等に保護抵抗３の内部を流れる様にでき、且つ、サージ電圧が印加された時に流れるサージ電流によってＭＯＳトランジスタ対８４〜９１への接続配線が損傷することを防ぐことができる。
【００６１】
［第９の実施例］
本発明の第９の実施例である電子装置を図２２により説明する。なお、第５の実施例と同様の構成については説明を省略する。
【００６２】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、スリット６９、７１、７３、７５を削除してスリットの本数を少なくした。こうした場合でも、サージ電圧が印加された時にＭＯＳトランジスタ対８４〜９１へ流れる電流を制限することができる。この結果、サージ電圧が印加された時に流れるサージ電流によりＭＯＳトランジスタ対８４〜９１への接続配線が損傷することを防ぐことができる。つまり、スリット７０、７２、７４で、ＭＯＳトランジスタ対８４、８５の接続箇所と、ＭＯＳトランジスタ対８６、８７の接続箇所と、ＭＯＳトランジスタ対８８、８９の接続箇所と、ＭＯＳトランジスタ対９０、９１の接続箇所に分割することで、サージ電圧が印加された時にＭＯＳトランジスタ対８４〜９１へ流れる電流を制限することができる。また、別の言い方をすれば、スリット７０、７２、７４で保護抵抗３を分割して電流分散抵抗を複数構成して、この電流分散抵抗をＭＯＳトランジスタ対８４、８５とＭＯＳトランジスタ対８６、８７とＭＯＳトランジスタ対８８、８９とＭＯＳトランジスタ対９０、９１に接続する。そうすることで、サージ電圧が印加された時にＭＯＳトランジスタ対８４〜９１へ流れる電流を制限することができる。この結果、サージ電圧が印加された時に流れるサージ電流により、ＭＯＳトランジスタ対８４〜９１への接続配線が損傷することを防ぐことができる。
【００６３】
［第１０の実施例］
次に、本発明の第１０の実施例である電子装置を図２３により説明する。なお、第５の実施例と同様の構成については説明を省略する。
【００６４】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、スリット６９〜７５を、連続する穴の列１０８〜１１４に置き換えた。こうした場合でも、本保護回路の等価回路は第５の実施例で示した図１８の回路図と同じになる。
【００６５】
［第１１の実施例］
次に、本発明の第１１の実施例である電子装置を図２４により説明する。なお、第５の実施例と同様の構成については説明を省略する。
【００６６】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、スリット６９〜７５を斜め方向に配置したスリット１１５〜１３０に置き換えた。こうした場合でも、本保護回路の等価回路は第５の実施例で示した図１８の回路図と同じになる。
【００６７】
［第１２の実施例］
次に、本発明の第１２の実施例である電子装置を図２５により説明する。なお、第１１の実施例と同様の構成については説明を省略する。
【００６８】
本実施例の電子装置の保護回路は基本的に第１１実施例の電子装置と同じであるが、スリット１１５〜１３０を、山形のスリット１３１〜１４２に置き換えた。こうした場合でも、本保護回路の等価回路は第５の実施例で示した図１８の回路図と同じになる。
【００６９】
［第１３の実施例］
次に、本発明の第１３の実施例である電子装置を図２６、２７により説明する。なお、第５の実施例と同様の構成については説明を省略する。
【００７０】
本実施例の電子装置の保護回路は基本的に第５実施例の電子装置と同じであるが、配線層１４３を追加し、コンデンサ１４４を配置し、ＡＤ変換器などの内部回路１４５に接続した。
【００７１】
本実施例では、抵抗６８とコンデンサ１４４でフィルタを構成することができる。フィルタを配置することで外部接続端子１から入ってくるサージ電圧や高周波ノイズをこのフィルタで減衰させることができ、内部回路１４５の安定化を図ることができる。つまり、本実施例ではサージ電圧保護とフィルタ機能達成の為に使用する抵抗として抵抗６８を共用することでチップサイズを小型化できる。
【００７２】
先述したように、保護抵抗３は、シリコン基板２９と酸化膜２８により絶縁されている。この結果、外部接続端子１に印加される正電位および負電位のサージに対して絶縁性を確保している。この為、本実施例のフィルタは、外部接続端子１に電源電圧以上あるいはグランド電圧以下の電圧が入力されたとしても平均値を維持する。つまり、外部接続端子１にサージ等の高電圧が印加されたとしても、本実施例のフィルタは正常に動作することができる。
【００７３】
また、配線層１４３から内部回路１４５に信号を取り込んだ場合、外部接続端子１と内部回路１４５の間には抵抗６８が直列に入り、電流分散抵抗７６〜８３とＭＯＳトランジスタ対８４〜９１の直列回路がグランドに並列に入る。この為、配線層１４３の信号、つまり、内部回路１４５への入力信号は抵抗６８と電流分散抵抗７６〜８３とＭＯＳトランジスタ対８４〜９１で構成されるサージ保護回路で保護される。特に、抵抗６８が入ることでより高いサージ電圧の減衰効果を得ることができ、サージ電圧に弱い内部回路１４５をより強く保護することができる。この結果、内部回路１４５のサージ電圧による破壊や誤動作を防ぐことができるので、より信頼性の高い電子装置を提供できる。
【００７４】
［第１４の実施例］
次に、本発明の第１４の実施例である電子装置を図２８により説明する。なお、図２８は第１４の実施例の電子装置の保護回路の構成である。
【００７５】
本実施例の電子装置の保護回路は基本的に第１実施例の電子装置と同じであるが、配線層１４５を追加した。本保護回路の等価回路は第１３の実施例で示した図２７の回路図と基本的に同じなので、第１３の実施例と同様にサージ電圧が印加された時に流れるサージ電流がより均等に保護抵抗３の内部を流れる様にでき、且つ、サージ電圧が印加された時に流れるサージ電流によってＭＯＳトランジスタ１９〜２６への接続配線が損傷することを防ぐことができる。また、配線層１４６を付加することで等価的に抵抗６８を実現できるので、コンデンサ１４４を接続することでフィルタを構成できる様にした。フィルタを配置することで外部接続端子１から入ってくるサージ電圧や高周波ノイズをこのフィルタで減衰させることができる。この結果、内部回路１４５のサージ電圧による破壊や誤動作を防ぐことができるので、より信頼性の高い電子装置を提供できる。
【００７６】
上述した何れの実施例では、保護抵抗に形成されるパターン部としてスリットを例に説明したが、溝であっても同様の効果を奏する。同様に、保護抵抗に形成されるパターン部として連続する孔を例に説明したが、連続する凹みであっても同様の効果を奏する。また、これらのパターン部は、成膜した後にエッチング等により形成する構成に限定されず、マスキングにより成膜時に形成する等の他の構成も当然ながら含まれる。
【符号の説明】
【００７７】
１‥外部接続端子、２‥配線層、３‥保護抵抗、４‥スリット、５‥スリット、
６‥スリット、７‥スリット、８‥スリット、９‥スリット、１０‥スリット、
１１‥電流分散抵抗、１２‥電流分散抵抗、１３‥電流分散抵抗、１４‥電流分散抵抗、
１５‥電流分散抵抗、１６‥電流分散抵抗、１７‥電流分散抵抗、１８‥電流分散抵抗、
１９‥ＭＯＳトランジスタ、２０‥ＭＯＳトランジスタ、２１‥ＭＯＳトランジスタ、
２２‥ＭＯＳトランジスタ、２３‥ＭＯＳトランジスタ、２４‥ＭＯＳトランジスタ、
２５‥ＭＯＳトランジスタ、２６‥ＭＯＳトランジスタ、２７‥コンタクト、２８‥酸化膜、
２９‥シリコン基板、３０‥コンタクト、３１‥コンタクト、３２‥コンタクト、
３３‥コンタクト、３４‥配線層、３５‥配線層、３６‥拡散層、３７‥ソース、
３８‥ゲート電極、３９‥ドレイン、４０‥ソース、４１‥ゲート電極、４２‥ドレイン、
４３‥拡散層、４４‥ＭＯＳダイオード、４５‥ＭＯＳダイオード、
４６‥ＭＯＳダイオード、４７‥ＭＯＳダイオード、４８‥ＭＯＳダイオード、
４９‥ＭＯＳダイオード、５０‥ＭＯＳダイオード、５１‥ＭＯＳダイオード、
５２‥バイポーラトランジスタ、５３‥バイポーラトランジスタ、
５４‥バイポーラトランジスタ、５５‥バイポーラトランジスタ、
５６‥バイポーラトランジスタ、５７‥バイポーラトランジスタ、
５８‥バイポーラトランジスタ、５９‥バイポーラトランジスタ、６０‥ダイオード、
６１‥ダイオード、６２‥ダイオード、６３‥ダイオード、６４‥ダイオード、
６５‥ダイオード、６６‥ダイオード、６７‥ダイオード、６８‥抵抗、６９‥スリット、
７０‥スリット、７１‥スリット、７２‥スリット、７３‥スリット、７４‥スリット、
７５‥スリット、７６‥電流分散抵抗、７７‥電流分散抵抗、７８‥電流分散抵抗、
７９‥電流分散抵抗、８０‥電流分散抵抗、８１‥電流分散抵抗、８２‥電流分散抵抗、
８３‥電流分散抵抗、８４‥ＭＯＳトランジスタ対、８５‥ＭＯＳトランジスタ対、
８６‥ＭＯＳトランジスタ対、８７‥ＭＯＳトランジスタ対、８８‥ＭＯＳトランジスタ対、
８９‥ＭＯＳトランジスタ対、９０‥ＭＯＳトランジスタ対、９１‥ＭＯＳトランジスタ対、
９２‥コンタクト、９３‥コンタクト、９４‥コンタクト、９５‥コンタクト、
９６‥配線層、９７‥配線層、９８‥拡散層、９９‥ソース、１００‥ゲート電極、
１０１‥ドレイン、１０２‥ゲート電極、１０３‥ソース、１０４‥ゲート電極、
１０５‥ドレイン、１０６‥ゲート電極、１０７‥ソース、１０８‥連続する穴の列、
１０９‥連続する穴の列、１１０‥連続する穴の列、１１１‥連続する穴の列、
１１２‥連続する穴の列、１１３‥連続する穴の列、１１４‥連続する穴の列、
１１５‥スリット、１１６‥スリット、１１７‥スリット、１１８‥スリット、
１１９‥スリット、１２０‥スリット、１２１‥スリット、１２２‥スリット、
１２３‥スリット、１２４‥スリット、１２５‥スリット、１２６‥スリット、
１２７‥スリット、１２８‥スリット、１２９‥スリット、１３０‥スリット、
１３１‥スリット、１３２‥スリット、１３３‥スリット、１３４‥スリット、
１３５‥スリット、１３６‥スリット、１３７‥スリット、１３８‥スリット、
１３９‥スリット、１４０‥スリット、１４１‥スリット、１４２‥スリット、
１４３‥配線層、１４４‥コンデンサ、１４５‥内部回路、１４６‥配線層
【図１】
2018117053.tif 000003
【図２】
2018117053.tif 000004
【図３】
2018117053.tif 000005
【図４】
2018117053.tif 000006
【図５】
2018117053.tif 000007
【図６】
2018117053.tif 000008
【図７】
2018117053.tif 000009
【図８】
2018117053.tif 000010
【図９】
2018117053.tif 000011
【図１０】
2018117053.tif 000012
【図１１】
2018117053.tif 000013
【図１２】
2018117053.tif 000014
【図１３】
2018117053.tif 000015
【図１４】
2018117053.tif 000016
【図１５】
2018117053.tif 000017
【図１６】
2018117053.tif 000018
【図１７】
2018117053.tif 000019
【図１８】
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【図１９】
2018117053.tif 000021
【図２０】
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【図２１】
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【図２２】
2018117053.tif 000024
【図２３】
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【図２４】
2018117053.tif 000026
【図２５】
2018117053.tif 000027
【図２６】
2018117053.tif 000028
【図２７】
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【図２８】
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