(57)【要約】【課題】消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮するデータ通信システムを提供する。【解決手段】このデータ通信システムは、クロック信号をクロック信号線に出力すると共に、データ信号線からデータを入力し、データをオープンドレイン出力としてデータ信号線に出力する第１のデータ通信回路と、クロック信号線からクロック信号を入力すると共に、データ信号線からデータを入力し、データをオープンドレイン出力としてデータ信号線に出力する第２のデータ通信回路と、データ信号線と電源電位の配線との間に接続された第１のプルアップ抵抗と、データ信号線を選択的にプルアップするための第２のプルアップ抵抗と、第２のプルアップ抵抗に接続され、少なくともクロック信号に応答してデータ信号線のプルアップを強化するプルアップ制御回路とを備える。【選択図】図１
2018082226.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を伝送するクロック信号線と、
データを伝送するデータ信号線と、
クロック信号を前記クロック信号線に出力すると共に、前記データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力として前記データ信号線に出力する第１のデータ通信回路と、
前記クロック信号線からクロック信号を入力すると共に、前記データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力として前記データ信号線に出力する第２のデータ通信回路と、
前記データ信号線と高電位側の電源電位の配線との間に接続された第１のプルアップ抵抗と、
前記データ信号線を選択的にプルアップするための第２のプルアップ抵抗と、
前記第２のプルアップ抵抗に接続され、少なくとも前記クロック信号に応答して前記データ信号線のプルアップを強化するプルアップ制御回路と、
を備えるデータ通信システム。
【請求項２】
前記第２のプルアップ抵抗の一端が、前記データ信号線に接続されており、前記プルアップ制御回路が、高電位側の電源電位が供給されて、少なくとも前記クロック信号に応答してハイレベルのプルアップ制御信号を前記第２のプルアップ抵抗の他端に出力する、請求項１記載のデータ通信システム。
【請求項３】
前記プルアップ制御回路が、前記高電位側の電源電位の配線と前記第２のプルアップ抵抗の他端との間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含む、請求項２記載のデータ通信システム。
【請求項４】
前記スイッチ回路が、前記高電位側の電源電位の配線に接続されたソースと、前記第２のプルアップ抵抗の他端に接続されたドレインとを有するＰチャネルトランジスターを含む、請求項３記載のデータ通信システム。
【請求項５】
前記プルアップ制御回路が、クロック信号がローレベルであるときに、ハイレベルのプルアップ制御信号を出力する、請求項２〜４のいずれか１項記載のデータ通信システム。
【請求項６】
前記プルアップ制御回路が、クロック信号がローレベルになって第１の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を開始し、クロック信号がローレベルになって第２の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を終了する、請求項２〜４のいずれか１項記載のデータ通信システム。
【請求項７】
前記プルアップ制御回路が、前記第１のデータ通信回路がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号を出力する、請求項２〜６のいずれか１項記載のデータ通信システム。
【請求項８】
前記第１のデータ通信回路が、データ通信終了後にアイドル状態を設定する前にアイドル状態信号を活性化し、前記プルアップ制御回路が、アイドル状態信号に応答してハイレベルのプルアップ制御信号を出力する、請求項２〜７のいずれか１項記載のデータ通信システム。
【請求項９】
前記第１のデータ通信回路が、プッシュプル駆動によってクロック信号を前記クロック信号線に出力する、１〜８のいずれか１項記載のデータ通信システム。
【請求項１０】
前記第１及び第２のデータ通信回路が、Ｉ２Ｃ（アイ・スクエアー・シー）バスの通信プロトコルに従って通信を行う、請求項１〜９のいずれか１項記載のデータ通信システム。
【請求項１１】
１つの前記第１のデータ通信回路と、複数の前記第２のデータ通信回路とを備える、請求項１〜１０のいずれか１項記載のデータ通信システム。
【請求項１２】
クロック信号を伝送するクロック信号線と、データを伝送するデータ信号線とを含むデータ通信システムにおいて用いられる半導体装置であって、
前記クロック信号線からクロック信号を入力し、又は、クロック信号を前記クロック信号線に出力するクロック信号入出力回路と、
前記データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力として前記データ信号線に出力するデータ入出力回路と、
少なくとも前記クロック信号に応答して前記データ信号線のプルアップを強化するプルアップ制御回路と、
を備える半導体装置。
【請求項１３】
前記プルアップ制御回路が、高電位側の電源電位が供給されて、前記データ信号線をプルアップするために、少なくともクロック信号に応答してハイレベルのプルアップ制御信号を出力端子から出力する、請求項１２記載の半導体装置。
【請求項１４】
前記プルアップ制御回路が、前記高電位側の電源電位の配線と前記出力端子との間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含む、請求項１３記載の半導体装置。
【請求項１５】
前記プルアップ制御回路が、クロック信号がローレベルであるときに、ハイレベルのプルアップ制御信号を出力する、請求項１３又は１４記載の半導体装置。
【請求項１６】
前記プルアップ制御回路が、クロック信号がローレベルになって第１の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を開始し、クロック信号がローレベルになって第２の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を終了する、請求項１３又は１４記載の半導体装置。
【請求項１７】
前記クロック信号出力回路及び前記データ入出力回路の通信動作を制御する通信制御回路をさらに備え、前記プルアップ制御回路が、前記通信制御回路がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号を出力する、請求項１３〜１６のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号線及びクロック信号線を使用してデータを転送するデータ通信システムに関する。さらに、本発明は、そのようなデータ通信システムにおいて用いられる半導体装置等に関する。
【背景技術】
【０００２】
電子機器内の複数のデバイス間におけるデータ転送のために、様々なデータ通信方式が用いられている。そのようなデータ通信方式として、例えば、Ｉ２Ｃ（アイ・スクエアー・シー）バスの仕様に従ったシリアルデータ通信方式が知られている。Ｉ２Ｃバスは、データ信号線及びクロック信号線の２本の信号線で構成される非常に簡便なインターフェース・バスである。
【０００３】
Ｉ２Ｃバスにおいては、通常、プルアップ抵抗が接続された信号線を、トランジスターのオープンドレイン回路又はオープンコレクター回路で駆動することが行われている。その場合には、トランジスターがオン状態になると、トランジスターによって信号線にローレベルの電位が出力され、トランジスターがオフ状態になると、プルアップ抵抗を介して信号線にハイレベルの電位が供給される。
【０００４】
このローレベルとハイレベルとの間の遷移時間が、通信速度を決定する要因となる。ハイレベルからローレベルへの遷移においては、トランジスターのオン抵抗が小さいので、信号線が寄生容量を有していても、信号線の寄生容量に充電された電荷は急速に放電される。一方、ローレベルからハイレベルへの遷移においては、プルアップ抵抗を介して信号線の寄生容量に電荷が充電されるので、遷移時間は、プルアップ抵抗と信号線の寄生容量との時定数で決定される。
【０００５】
従って、通信速度を向上させるためには、プルアップ抵抗の抵抗値を小さくすることが考えられるが、プルアップ電流の増加や、トランジスターの駆動能力が不足してローレベルの電位が低電位側の電源電位（例えば、０Ｖ）にならないことが問題となる。このように、通信速度の向上は、消費電流の低減や通信の信頼性向上と背反しており、両者がトレードオフの関係にある。
【０００６】
関連する技術として、特許文献１には、ノイズマージン又は電力効率を妥協することなく、オープンドレイン信号の立ち上がり時間を短縮することによってデータ信号速度を向上させることを目的とするプルアップ回路が開示されている。このプルアップ回路は、オープンドレイン信号ライン上の信号のスルーレートを監視する回路と、監視されたスルーレートに応答してプルアップ電流をオープンドレイン信号ラインに提供する回路とを備える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１０１４０７号公報（段落００１２〜００１３、００４６、００６５〜００６６、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の好適な実施形態においては、信号のスルーレート（ｄＶ／ｄｔ）を監視するための回路が提供され、例えば、ローレベルからハイレベルに信号が遷移する間に、信号電圧が閾値を超え、且つ、スルーレートが正である場合にのみ、より高いプルアップ電流が提供される。
【０００９】
しかしながら、特許文献１のプルアップ回路によれば、信号電圧が閾値に達するまではプルアップが強化されないので効果が得られず、通信速度の高速化への寄与が十分ではない。また、信号電圧が閾値を超えるタイミングは、特許文献１の図３に示されているトランジスター４３のベース・エミッター間の電圧降下に依存するので、効果が得られる信号電圧にばらつきが生じる。さらに、プルアップ回路の構成が煩雑となるのでコストが上昇してしまう。
【００１０】
そこで、本発明の第１の目的は、消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮して、通信速度の高速化を可能とするデータ通信システムを提供することである。また、本発明の第２の目的は、そのようなデータ通信システムにおいて、簡単な回路構成によってデータ信号線のプルアップ状態の制御を実現することである。さらに、本発明の第３の目的は、そのようなデータ通信システムにおいて用いられる半導体装置等を提供することである。
【課題を解決するための手段】
【００１１】
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係るデータ通信システムは、クロック信号を伝送するクロック信号線と、データを伝送するデータ信号線と、クロック信号をクロック信号線に出力すると共に、データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線に出力する第１のデータ通信回路と、クロック信号線からクロック信号を入力すると共に、データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線に出力する第２のデータ通信回路と、データ信号線と高電位側の電源電位の配線との間に接続された第１のプルアップ抵抗と、データ信号線を選択的にプルアップするための第２のプルアップ抵抗と、第２のプルアップ抵抗に接続され、少なくともクロック信号に応答してデータ信号線のプルアップを強化するプルアップ制御回路とを備える。
【００１２】
本発明の第１の観点によれば、第２のプルアップ抵抗に接続されたプルアップ制御回路が、少なくともクロック信号に応答してデータ信号線のプルアップを強化することにより、データ信号線が、第１のプルアップ抵抗を介してプルアップされると共に、第２のプルアップ抵抗を介してプルアップされる。データがローレベルからハイレベルに遷移するタイミングはクロック信号に同期しているので、クロック信号に応答してデータ信号線のプルアップを強化することにより、消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮することができる。その結果、通信速度の高速化が可能となる。
【００１３】
ここで、第２のプルアップ抵抗の一端が、データ信号線に接続されており、プルアップ制御回路が、高電位側の電源電位が供給されて、少なくともクロック信号に応答してハイレベルのプルアップ制御信号を第２のプルアップ抵抗の他端に出力するようにしても良い。そのようなプルアップ制御信号を用いてデータ信号線をプルアップすることにより、少なくともクロック信号に応答してデータ信号線のプルアップを強化することができる。
【００１４】
その場合に、プルアップ制御回路が、高電位側の電源電位の配線と第２のプルアップ抵抗の他端との間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含むようにしても良い。例えば、スイッチ回路は、高電位側の電源電位の配線に接続されたソースと、第２のプルアップ抵抗の他端に接続されたドレインとを有するＰチャネルトランジスターを含むようにしても良い。それにより、簡単な回路構成によってデータ信号線のプルアップ状態の制御を実現することができる。
【００１５】
また、プルアップ制御回路は、クロック信号がローレベルであるときに、ハイレベルのプルアップ制御信号を出力するようにしても良い。クロック信号のデューティー比が約５０％である場合に、ハイレベルのプルアップ制御信号が出力される期間はデータ通信期間の約５０％である。また、データがハイレベルである期間においてはプルアップ電流が流れない。従って、プルアップ電流が増加する期間を短縮して、消費電流の増加を抑えることができる。
【００１６】
あるいは、プルアップ制御回路は、クロック信号がローレベルになって第１の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を開始し、クロック信号がローレベルになって第２の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を終了するようにしても良い。それにより、プルアップ電流が増加する期間をさらに短縮することができる。
【００１７】
さらに、プルアップ制御回路は、第１のデータ通信回路がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号を出力するようにしても良い。例えば、第１のデータ通信回路が、データ通信終了後にアイドル状態を設定する前にアイドル状態信号を活性化し、プルアップ制御回路が、アイドル状態信号に応答してハイレベルのプルアップ制御信号を出力するようにしても良い。それにより、消費電流をあまり増加させることなく、アイドル状態の設定のためにデータがローレベルからハイレベルに遷移する際の遷移時間を短縮して、次の通信開始までの間隔を短くすることができる。
【００１８】
以上において、第１のデータ通信回路が、プッシュプル駆動によってクロック信号をクロック信号線に出力しても良い。それにより、クロック信号がローレベルからハイレベルに遷移する際の遷移時間を短縮して、クロック信号の波形を改善することができる。
【００１９】
また、第１及び第２のデータ通信回路が、Ｉ２Ｃ（アイ・スクエアー・シー）バスの通信プロトコルに従って通信を行うようにしても良い。その場合には、データ信号線及びクロック信号線の２本の信号線で構成される非常に簡便なインターフェース・バスを用いて、電子機器内における複数のデバイス間のデータ転送を実現することができる。
【００２０】
さらに、上記のデータ通信システムは、１つの第１のデータ通信回路と、複数の第２のデータ通信回路とを備えるようにしても良い。その場合には、１つの第１のデータ通信回路が、複数の第２のデータ通信回路との間でデータの転送を行うことができる。
【００２１】
本発明の第２の観点に係る半導体装置は、クロック信号を伝送するクロック信号線と、データを伝送するデータ信号線とを含むデータ通信システムにおいて用いられる半導体装置であって、クロック信号線からクロック信号を入力し、又は、クロック信号をクロック信号線に出力するクロック信号入出力回路と、データ信号線からデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線に出力するデータ入出力回路と、少なくともクロック信号に応答してデータ信号線のプルアップを強化するプルアップ制御回路とを備える。なお、本願において、「入出力回路」とは、入力と出力との内の少なくとも一方を行う回路のことである。
【００２２】
本発明の第２の観点によれば、プルアップ制御回路が、少なくともクロック信号に応答してデータ信号線のプルアップを強化する。データがローレベルからハイレベルに遷移するタイミングはクロック信号に同期しているので、クロック信号に応答してデータ信号線のプルアップを強化することにより、消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮することができる。その結果、通信速度の高速化が可能となる。また、外付け部品を少なくして、データ通信のためのコストを低減することができる。
【００２３】
ここで、プルアップ制御回路が、高電位側の電源電位が供給されて、データ信号線をプルアップするために、少なくともクロック信号に応答してハイレベルのプルアップ制御信号を出力端子から出力するようにしても良い。そのようなプルアップ制御信号を用いてデータ信号線をプルアップすることにより、少なくともクロック信号に応答してデータ信号線のプルアップを強化することができる。
【００２４】
その場合に、プルアップ制御回路が、高電位側の電源電位の配線と出力端子との間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含むようにしても良い。それにより、簡単な回路構成によってデータ信号線のプルアップ状態の制御を実現することができる。
【００２５】
また、プルアップ制御回路は、クロック信号がローレベルであるときに、ハイレベルのプルアップ制御信号を出力するようにしても良い。クロック信号のデューティー比が約５０％である場合に、ハイレベルのプルアップ制御信号が出力される期間はデータ通信期間の約５０％である。また、データがハイレベルである期間においてはプルアップ電流が流れない。従って、プルアップ電流が増加する期間を短縮して、消費電流の増加を抑えることができる。
【００２６】
あるいは、プルアップ制御回路は、クロック信号がローレベルになって第１の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を開始し、クロック信号がローレベルになって第２の所定の期間が経過したときに、ハイレベルのプルアップ制御信号の出力を終了するようにしても良い。それにより、プルアップ電流が増加する期間をさらに短縮することができる。
【００２７】
さらに、半導体装置が、クロック信号出力回路及びデータ入出力回路の通信動作を制御する通信制御回路をさらに備え、プルアップ制御回路は、通信制御回路がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号を出力するようにしても良い。それにより、消費電流をあまり増加させることなく、アイドル状態の設定のためにデータがローレベルからハイレベルに遷移する際の遷移時間を短縮して、次の通信開始までの間隔を短くすることができる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係るデータ通信システムの構成例を示す回路図。
【図２】クロック信号入出力回路の第１の構成例を示す回路図。
【図３】クロック信号入出力回路の第２の構成例を示す回路図。
【図４】データ入出力回路の構成例を示す回路図。
【図５】Ｉ２Ｃバスの通信プロトコルを説明するための波形図。
【図６】第２の実施形態に係るデータ通信システムの構成例を示す回路図。
【図７】第２の実施形態におけるプルアップ制御回路の構成例を示す回路図。
【図８】第３の実施形態におけるプルアップ制御回路の構成例を示す回路図。
【図９】図８に示すプルアップ制御回路の動作タイミングを示す波形図。
【図１０】第４の実施形態におけるプルアップ制御回路の構成例を示す回路図。
【図１１】第５の実施形態におけるプルアップ制御回路の構成例を示す回路図。
【図１２】第６の実施形態に係るデータ通信システムの構成の一部を示す回路図。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るデータ通信システムの構成例を示す回路図である。図１に示すように、このデータ通信システムは、クロック信号を伝送するクロック信号線ＳＣＬ（シリアル・クロックライン）と、データを伝送するデータ信号線ＳＤＡ（シリアル・データライン）と、マスターデバイス１０と、少なくとも１つのスレーブデバイスと、プルアップ抵抗Ｒ０〜Ｒ２と、プルアップ制御回路４０とを含んでいる。
【００３０】
図１には、一例として、複数のスレーブデバイス２０及び３０が示されている。その場合には、１つのマスターデバイス１０が、複数のスレーブデバイス２０及び３０との間でデータの転送を行うことができる。このデータ通信システムは、高電位側の電源電位ＶＤＤと、低電位側の電源電位ＶＳＳとが供給されて動作する。電源電位ＶＳＳは、接地電位（０Ｖ）であっても良い。
【００３１】
マスターデバイス１０は、例えば、汎用のマイコン等であり、クロック信号をクロック信号線ＳＣＬに出力すると共に、データ信号線ＳＤＡからデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線ＳＤＡに出力する第１のデータ通信回路を含んでいる。第１のデータ通信回路は、クロック信号出力回路１１と、データ入出力回路１２と、通信制御回路１３とを有している。通信制御回路１３は、クロック信号出力回路１１及びデータ入出力回路１２の通信動作を制御する。
【００３２】
スレーブデバイス２０及び３０の各々は、例えば、ＥＥＰＲＯＭ等のメモリー、各種のセンサー、又は、表示ドライバー等であり、クロック信号線ＳＣＬからクロック信号を入力すると共に、データ信号線ＳＤＡからデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線ＳＤＡに出力する第２のデータ通信回路を含んでいる。
【００３３】
以下においては、一例として、スレーブデバイス２０の構成について説明する。スレーブデバイス２０の第２のデータ通信回路は、クロック信号入力回路２１と、データ入出力回路２２と、通信制御回路２３とを有している。通信制御回路２３は、クロック信号入力回路２１及びデータ入出力回路２２の通信動作を制御する。
【００３４】
＜クロック信号入出力回路１＞
図２は、マスターデバイス及びスレーブデバイス用のクロック信号入出力回路の第１の構成例を示す回路図である。図２に示すクロック信号入出力回路５０は、図１に示すマスターデバイス１０のクロック信号出力回路１１としても、スレーブデバイス２０のクロック信号入力回路２１としても用いることができる。クロック信号入出力回路５０は、ＡＮＤ回路５１と、ＮチャネルＭＯＳトランジスターＱＮ５１と、シュミットトリガー回路５２とを含んでいる。
【００３５】
クロック信号入出力回路５０がマスターデバイス１０において用いられる場合に、図１に示す通信制御回路１３は、ＡＮＤ回路５１の反転入力端子にクロック信号を供給すると共に、ＡＮＤ回路５１の非反転入力端子にハイレベルの出力制御信号を供給する。それにより、ＡＮＤ回路５１は、通信制御回路１３から供給されるクロック信号を反転して出力する。一方、クロック信号入出力回路５０がスレーブデバイス２０において用いられる場合に、図１に示す通信制御回路２３は、ＡＮＤ回路５１の非反転入力端子にローレベルの出力制御信号を供給する。それにより、ＡＮＤ回路５１は、ローレベルの出力信号を出力する。
【００３６】
トランジスターＱＮ５１は、ＡＮＤ回路５１の出力信号が印加されるゲートと、クロック信号線ＳＣＬに接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースとを有している。クロック信号入出力回路５０がマスターデバイス１０において用いられる場合に、トランジスターＱＮ５１は、ＡＮＤ回路５１から出力されるクロック信号を反転してオープンドレイン出力としてクロック信号線ＳＣＬに出力する。一方、クロック信号入出力回路５０がスレーブデバイス２０において用いられる場合に、トランジスターＱＮ５１は、ドレインをハイインピーダンス状態とする。
【００３７】
図２に示すクロック信号入出力回路５０において、ＮチャネルＭＯＳトランジスターＱＮ５１の替わりにＮＰＮバイポーラトランジスターを用いても良い。クロック信号入出力回路５０がマスターデバイス１０において用いられる場合に、ＮＰＮバイポーラトランジスターは、ＡＮＤ回路５１から出力されるクロック信号を反転してオープンコレクター出力としてクロック信号線ＳＣＬに出力する。一方、クロック信号入出力回路５０がスレーブデバイス２０において用いられる場合に、ＮＰＮバイポーラトランジスターは、コレクターをハイインピーダンス状態とする。
【００３８】
また、クロック信号入出力回路５０がスレーブデバイス２０において用いられる場合に、通信制御回路２３は、シュミットトリガー回路５２にハイレベルの入力制御信号を供給する。それにより、シュミットトリガー回路５２は、クロック信号線ＳＣＬから入力するクロック信号を整形して通信制御回路２３に出力する。
【００３９】
一方、クロック信号入出力回路５０がマスターデバイス１０において用いられる場合に、通信制御回路１３は、シュミットトリガー回路５２にローレベルの入力制御信号を供給する。それにより、シュミットトリガー回路５２は、動作を停止する。あるいは、マスターデバイス１０においてシュミットトリガー回路５２を省略しても良いし、スレーブデバイス２０においてシュミットトリガー回路５２以外の構成要素を省略しても良い。
【００４０】
＜クロック信号入出力回路２＞
図３は、マスターデバイス及びスレーブデバイス用のクロック信号入出力回路の第２の構成例を示す回路図である。図３に示すクロック信号入出力回路５０ａは、図１に示すマスターデバイス１０のクロック信号出力回路１１としても、スレーブデバイス２０のクロック信号入力回路２１としても用いることができる。クロック信号入出力回路５０ａは、ＮＡＮＤ回路５３と、ＡＮＤ回路５１と、ＰチャネルＭＯＳトランジスターＱＰ５１と、ＮチャネルＭＯＳトランジスターＱＮ５１と、シュミットトリガー回路５２とを含んでいる。
【００４１】
クロック信号入出力回路５０ａがマスターデバイス１０において用いられる場合に、図１に示す通信制御回路１３は、ＮＡＮＤ回路５３の第１の入力端子及びＡＮＤ回路５１の反転入力端子にクロック信号を供給すると共に、ＮＡＮＤ回路５３の第２の入力端子及びＡＮＤ回路５１の非反転入力端子にハイレベルの出力制御信号を供給する。それにより、ＮＡＮＤ回路５３及びＡＮＤ回路５１の各々は、通信制御回路１３から供給されるクロック信号を反転して出力する。
【００４２】
一方、クロック信号入出力回路５０ａがスレーブデバイス２０において用いられる場合に、図１に示す通信制御回路２３は、ＮＡＮＤ回路５３の第２の入力端子及びＡＮＤ回路５１の非反転入力端子にローレベルの出力制御信号を供給する。それにより、ＮＡＮＤ回路５３は、ハイレベルの出力信号を出力し、ＡＮＤ回路５１は、ローレベルの出力信号を出力する。
【００４３】
トランジスターＱＰ５１は、ＮＡＮＤ回路５３の出力信号が印加されるゲートと、電源電位ＶＤＤの配線に接続されたソースと、クロック信号線ＳＣＬに接続されたドレインとを有している。トランジスターＱＮ５１は、ＡＮＤ回路５１の出力信号が印加されるゲートと、クロック信号線ＳＣＬに接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースとを有している。
【００４４】
クロック信号入出力回路５０ａがマスターデバイス１０において用いられる場合に、トランジスターＱＰ５１及びＱＮ５１は、ＮＡＮＤ回路５３及びＡＮＤ回路５１からそれぞれ出力されるクロック信号を反転して、プッシュプル駆動によってクロック信号をクロック信号線ＳＣＬに出力する。一方、クロック信号入出力回路５０ａがスレーブデバイス２０において用いられる場合に、トランジスターＱＰ５１及びＱＮ５１は、それぞれのドレインをハイインピーダンス状態とする。
【００４５】
このように、第１のデータ通信回路に設けられたクロック信号入出力回路５０ａがプッシュプル駆動によってクロック信号をクロック信号線ＳＣＬに出力することにより、クロック信号がローレベルからハイレベルに遷移する際の遷移時間を短縮して、クロック信号の波形を改善することができる。
【００４６】
シュミットトリガー回路５２の動作は、第１の構成例におけるのと同様である。なお、マスターデバイス１０においてシュミットトリガー回路５２を省略しても良いし、スレーブデバイス２０においてシュミットトリガー回路５２以外の構成要素を省略しても良い。
【００４７】
＜データ入出力回路＞
図４は、マスターデバイス及びスレーブデバイス用のデータ入出力回路の構成例を示す回路図である。図４に示すデータ入出力回路６０は、図１に示すマスターデバイス１０のデータ入出力回路１２としても、スレーブデバイス２０のデータ入出力回路２２としても用いることができる。データ入出力回路６０は、ＡＮＤ回路６１と、ＮチャネルＭＯＳトランジスターＱＮ６１と、シュミットトリガー回路６２とを含んでいる。
【００４８】
データ送信時においては、図１に示すマスターデバイス１０の通信制御回路１３又はスレーブデバイス２０の通信制御回路２３が、出力制御信号をハイレベルに活性化すると共に、入力制御信号をローレベルに非活性化する。一方、データ受信時においては、通信制御回路１３又は２３が、入力制御信号をハイレベルに活性化すると共に、出力制御信号をローレベルに非活性化する。
【００４９】
ＡＮＤ回路６１は、通信制御回路１３又は２３から出力データが供給される反転入力端子と、通信制御回路１３又は２３から出力制御信号が供給される非反転入力端子とを有している。ＡＮＤ回路６１は、出力制御信号がハイレベルに活性化されているときに、通信制御回路１３又は２３から供給される出力データを反転して出力し、出力制御信号がローレベルに非活性化されているときに、ローレベルの出力信号を出力する。
【００５０】
トランジスターＱＮ６１は、ＡＮＤ回路６１の出力信号が印加されるゲートと、データ信号線ＳＤＡに接続されたドレインと、電源電位ＶＳＳの配線に接続されたソースとを有している。トランジスターＱＮ６１は、出力制御信号がハイレベルに活性化されているときに、ＡＮＤ回路６１から出力される出力データを反転してオープンドレイン出力としてデータ信号線ＳＤＡに出力し、出力制御信号がローレベルに非活性化されているときに、ドレインをハイインピーダンス状態とする。
【００５１】
図４に示すデータ入出力回路６０において、ＮチャネルＭＯＳトランジスターＱＮ６１の替わりにＮＰＮバイポーラトランジスターを用いても良い。ＮＰＮバイポーラトランジスターは、出力制御信号がハイレベルに活性化されているときに、ＡＮＤ回路６１から出力される出力データを反転してオープンコレクター出力としてデータ信号線ＳＤＡに出力し、出力制御信号がローレベルに非活性化されているときに、コレクターをハイインピーダンス状態とする。
【００５２】
シュミットトリガー回路６２は、入力制御信号がハイレベルに活性化されているときに、データ信号線ＳＤＡから入力する入力データを整形して通信制御回路１３又は２３に出力し、入力制御信号がローレベルに非活性化されているときに、動作を停止する。
【００５３】
＜プルアップ回路＞
再び図１を参照すると、マスターデバイス１０のデータ入出力回路１２の入出力端子とスレーブデバイス２０のデータ入出力回路２２の入出力端子とは、データ信号線ＳＤＡを介してワイヤードＯＲ接続されている。それにより、マスターデバイス１０とスレーブデバイス２０との間の双方向通信が可能となる。
【００５４】
クロック信号線ＳＣＬと電源電位ＶＤＤの配線との間にはプルアップ抵抗Ｒ０が接続されており、クロック信号線ＳＣＬがプルアップ抵抗Ｒ０を介してプルアップされる。なお、マスターデバイス１０において、図３に示すようなプッシュプル構成のクロック信号入出力回路５０ａが用いられる場合には、プルアップ抵抗Ｒ０を省略しても良い。
【００５５】
データ信号線ＳＤＡには、第１及び第２のプルアップ抵抗としてプルアップ抵抗Ｒ１及びＲ２が接続されている。プルアップ抵抗Ｒ１は、データ信号線ＳＤＡと電源電位ＶＤＤの配線との間に接続されており、データ信号線ＳＤＡがプルアップ抵抗Ｒ１を介してプルアップされる。プルアップ抵抗Ｒ２は、データ信号線ＳＤＡを選択的にプルアップするために設けられている。
【００５６】
プルアップ制御回路４０は、プルアップ抵抗Ｒ２に接続され、少なくともクロック信号に応答してデータ信号線ＳＤＡのプルアップを強化する。それにより、データ信号線ＳＤＡが、プルアップ抵抗Ｒ１を介してプルアップされると共に、プルアップ抵抗Ｒ２を介してプルアップされる。
【００５７】
データがローレベルからハイレベルに遷移するタイミングはクロック信号に同期しているので、クロック信号に応答してデータ信号線ＳＤＡのプルアップを強化することにより、消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮することができる。その結果、通信速度の高速化が可能となる。
【００５８】
図１に示す例においては、プルアップ抵抗Ｒ２が、データ信号線ＳＤＡに接続された一端と、プルアップ制御回路４０に接続された他端とを有している。プルアップ制御回路４０は、電源電位ＶＤＤが供給されて、少なくともクロック信号に応答してハイレベルのプルアップ制御信号ＰＵＣをプルアップ抵抗Ｒ２の他端に出力する。そのようなプルアップ制御信号ＰＵＣを用いてデータ信号線ＳＤＡをプルアップすることにより、少なくともクロック信号に応答してデータ信号線ＳＤＡのプルアップを強化することができる。
【００５９】
例えば、プルアップ制御回路４０は、電源電位ＶＤＤの配線とプルアップ抵抗Ｒ２の他端との間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含むようにしても良い。図１に示す例においては、スイッチ回路が、電源電位ＶＤＤの配線に接続されたソースと、プルアップ抵抗Ｒ２の他端に接続されたドレインとを有するＰチャネルＭＯＳトランジスターＱＰ１を含んでいる。それにより、簡単な回路構成によってデータ信号線ＳＤＡのプルアップ状態の制御を実現することができる。
【００６０】
第１の実施形態においては、トランジスターＱＰ１のゲートがクロック信号線ＳＣＬに接続されているので、トランジスターＱＰ１は、クロック信号がローレベルであるときにオン状態となり、クロック信号がハイレベルであるときにオフ状態となる。従って、プルアップ制御回路４０は、クロック信号がローレベルであるときに、ハイレベルのプルアップ制御信号ＰＵＣをプルアップ抵抗Ｒ２の他端に出力し、クロック信号がハイレベルであるときに、プルアップ抵抗Ｒ２の他端をハイインピーダンス状態とする。
【００６１】
クロック信号のデューティー比が約５０％である場合に、ハイレベルのプルアップ制御信号ＰＵＣが出力される期間はデータ通信期間の約５０％である。また、データがハイレベルである期間においてはプルアップ電流が流れない。従って、プルアップ電流が増加する期間を短縮して、消費電流の増加を抑えることができる。また、第１の実施形態におけるプルアップ制御回路４０は、既存のデバイスを用いたデータ通信システムにも簡単に適用することが可能であり、実用性が高い。
【００６２】
＜通信プロトコル＞
マスターデバイス１０の第１のデータ通信回路と、スレーブデバイス２０の第２のデータ通信回路とは、例えば、Ｉ２Ｃ（アイ・スクエアー・シー）バスの通信プロトコルに従って通信を行う。その場合には、データ信号線ＳＤＡ及びクロック信号線ＳＣＬの２本の信号線で構成される非常に簡便なインターフェース・バスを用いて、電子機器内における複数のデバイス間のデータ転送を実現することができる。
【００６３】
図５は、Ｉ２Ｃバスの通信プロトコルを説明するための波形図である。以下に、Ｉ２Ｃバスの通信プロトコルの基本的な流れについて、図１及び図５を参照しながら説明する。データ通信が行われていないアイドル状態においては、データ信号線ＳＤＡ及びクロック信号線ＳＣＬの両方がハイレベルとなっている。マスターデバイス１０は、データ通信を開始する際に、クロック信号線ＳＣＬをハイレベルに維持しながらデータ信号線ＳＤＡをハイレベルからローレベルに変化させることによって、データ通信の開始を表すスタートコンディション（Ｓ）を生成する。
【００６４】
その後、マスターデバイス１０は、所定の周波数を有するクロック信号をクロック信号線ＳＣＬに出力すると共に、７ビットのスレーブアドレスと、データ転送の方向を示す１ビットの信号（Ｒ／Ｗ）との合計８ビット（１バイト）を、データとしてデータ信号線ＳＤＡに出力する。
【００６５】
一方、スレーブデバイス２０及び３０は、クロック信号線ＳＣＬから供給されるクロック信号に同期してデータ信号線ＳＤＡからデータを受信し、受信したスレーブアドレスが自己を指定しているか否かを判定する。この例においては、スレーブアドレスがスレーブデバイス２０を指定しているものとする。
【００６６】
スレーブアドレスによって指定されたスレーブデバイス２０は、受信した１ビットの信号（Ｒ／Ｗ）に基づいて、以降のデータ通信においてマスターデバイス１０からデータを受信するか、又は、マスターデバイス１０にデータを送信するかを判定し、１ビットのローレベルのアクノリッジ（ＡＣＫ）又はハイレベルのノット・アクノリッジ（ＮＡＣＫ）をマスターデバイス１０に返信する。
【００６７】
データ転送の方向を示す１ビットの信号（Ｒ／Ｗ）が「０」（ＷＲＩＴＥ：書き込み）である場合には、マスターデバイス１０からデータ信号線ＳＤＡを介してスレーブデバイス２０に８ビットのライトデータが送信される。ライトデータを受信したスレーブデバイス２０は、１ビットのアクノリッジ（ＡＣＫ）又はノット・アクノリッジ（ＮＡＣＫ）をマスターデバイス１０に返信する。
【００６８】
一方、データ転送の方向を示す１ビットの信号（Ｒ／Ｗ）が「１」（ＲＥＡＤ：読み出し）である場合には、スレーブデバイス２０からデータ信号線ＳＤＡを介してマスターデバイス１０に８ビットのリードデータが送信される。リードデータを受信したマスターデバイス１０は、１ビットのアクノリッジ（ＡＣＫ）又はノット・アクノリッジ（ＮＡＣＫ）をスレーブデバイス２０に返信する。
【００６９】
原則的に、送信側は、クロック信号がローレベルであるときに、データをハイレベル又はローレベルに切り換えることができ、クロック信号がハイレベルであるときには、データのレベルを維持する。受信側は、クロック信号の立ち上がりタイミングで、データ信号線ＳＤＡからデータを取得する。
【００７０】
マスターデバイス１０の通信制御回路１３に設けられているステートマシンは、データ通信が終了したと判定したら、アイドル状態信号を活性化する。それにより、マスターデバイス１０は、クロック信号線ＳＣＬをハイレベルに維持しながらデータ信号線ＳＤＡをローレベルからハイレベルに変化させることによって、データ通信の終了を表すストップコンディション（Ｐ）を生成する。その結果、Ｉ２Ｃバスにアイドル状態が設定される。また、通信制御回路１３のステートマシンは、データ通信を再開する際に、アイドル状態信号を非活性化する。
【００７１】
ストップコンディション（Ｐ）を生成する際には、例外的に、クロック信号線ＳＣＬがハイレベルであるときにデータ信号線ＳＤＡのレベルを切り換える仕様になっているので、第１の実施形態においては、ストップコンディション（Ｐ）を生成する際に、データがローレベルからハイレベルに遷移する立ち上がり時間を改善することができない。しかしながら、ストップコンディション（Ｐ）以降は、Ｉ２Ｃバスがアイドル状態となって通信が停止するので、次の通信開始までの間隔を十分に確保することによって通信品質への影響を防ぐことができる。
【００７２】
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係るデータ通信システムの構成例を示す回路図である。第２の実施形態においては、図１に示す第１の実施形態におけるプルアップ制御回路４０が省略される一方、マスターデバイス１０が、クロック信号出力回路１１と、データ入出力回路１２と、通信制御回路１３とで構成される第１のデータ通信回路に加えて、プルアップ制御回路１４を含んでいる。
【００７３】
あるいは、プルアップ制御回路１４は、スレーブデバイス２０に設けられても良い。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。また、マスターデバイス１０又はスレーブデバイス２０は、半導体装置で構成されても良い。その場合には、外付け部品を少なくして、データ通信のためのコストを低減することができる。
【００７４】
マスターデバイス１０のクロック信号出力回路１１は、クロック信号ＣＬＫをプルアップ制御回路１４及びクロック信号線ＳＣＬに出力する。データ入出力回路１２は、データ信号線ＳＤＡからデータを入力し、又は、データをオープンドレイン出力又はオープンコレクター出力としてデータ信号線ＳＤＡに出力する。
【００７５】
プルアップ抵抗Ｒ１は、データ信号線ＳＤＡと電源電位ＶＤＤの配線との間に接続されており、データ信号線ＳＤＡがプルアップ抵抗Ｒ１を介してプルアップされる。プルアップ抵抗Ｒ２は、データ信号線ＳＤＡを選択的にプルアップするために設けられている。プルアップ制御回路１４は、少なくともクロック信号に応答してデータ信号線ＳＤＡのプルアップを強化する。それにより、データ信号線ＳＤＡが、プルアップ抵抗Ｒ１を介してプルアップされると共に、プルアップ抵抗Ｒ２を介してプルアップされる。
【００７６】
データがローレベルからハイレベルに遷移するタイミングはクロック信号ＣＬＫに同期しているので、クロック信号ＣＬＫに応答してデータ信号線ＳＤＡのプルアップを強化することにより、消費電流をあまり増加させることなく、データがローレベルからハイレベルに遷移する際の遷移時間を短縮することができる。その結果、通信速度の高速化が可能となる。
【００７７】
図６に示す例においては、プルアップ抵抗Ｒ２が、データ信号線ＳＤＡに接続された一端と、プルアップ制御回路１４の出力端子に接続された他端とを有している。プルアップ制御回路１４は、電源電位ＶＤＤが供給されて、データ信号線ＳＤＡをプルアップするために、少なくともクロック信号ＣＬＫに応答してハイレベルのプルアップ制御信号ＰＵＣを出力端子から出力する。そのようなプルアップ制御信号ＰＵＣを用いてデータ信号線ＳＤＡをプルアップすることにより、少なくともクロック信号ＣＬＫに応答してデータ信号線ＳＤＡのプルアップを強化することができる。
【００７８】
例えば、プルアップ制御回路１４は、電源電位ＶＤＤの配線とプルアップ制御回路１４の出力端子との間に接続され、少なくともクロック信号ＣＬＫに応答してオン状態となるスイッチ回路を含むようにしても良い。それにより、簡単な回路構成によってデータ信号線ＳＤＡのプルアップ状態の制御を実現することができる。
【００７９】
図７は、本発明の第２の実施形態におけるプルアップ制御回路の構成例を示す回路図である。図７に示すプルアップ制御回路１４は、スイッチ回路を構成するＰチャネルＭＯＳトランジスターＱＰ２を含んでいる。トランジスターＱＰ２は、クロック信号出力回路１１（図６）からクロック信号ＣＬＫが印加されるゲートと、電源電位ＶＤＤの配線に接続されたソースと、プルアップ制御回路１４の出力端子１４１に接続されたドレインとを有している。
【００８０】
トランジスターＱＰ２は、クロック信号ＣＬＫがローレベルであるときにオン状態となり、クロック信号ＣＬＫがハイレベルであるときにオフ状態となる。従って、プルアップ制御回路１４は、クロック信号ＣＬＫがローレベルであるときに、ハイレベルのプルアップ制御信号ＰＵＣを出力端子１４１から出力し、クロック信号ＣＬＫがハイレベルであるときに、出力端子１４１をハイインピーダンス状態とする。
【００８１】
クロック信号ＣＬＫのデューティー比が約５０％である場合に、ハイレベルのプルアップ制御信号ＰＵＣが出力される期間はデータ通信期間の約５０％である。また、データがハイレベルである期間においてはプルアップ電流が流れない。従って、プルアップ電流が増加する期間を短縮して、消費電流の増加を抑えることができる。
【００８２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態においては、図６に示すプルアップ制御回路１４の構成の一部が、第２の実施形態におけるのと異なっている。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。
【００８３】
図８は、本発明の第３の実施形態におけるプルアップ制御回路の構成例を示す回路図であり、図９は、図８に示すプルアップ制御回路の動作タイミングを示す波形図である。図８に示すプルアップ制御回路１４は、複数のインバーター（図８においては、一例として、インバーター１４２〜１４６を示す）と、ＯＲ回路１４７と、スイッチ回路を構成するＰチャネルＭＯＳトランジスターＱＰ２とを含んでいる。
【００８４】
図９に示すように、偶数個のインバーター１４２及び１４３は、クロック信号出力回路１１（図６）から供給されるクロック信号ＣＬＫを第１の所定の期間Ｔ１だけ遅延させて、第１の遅延クロック信号ＤＬ１を生成する。また、奇数個のインバーター１４２〜１４６は、クロック信号出力回路１１から供給されるクロック信号ＣＬＫを第２の所定の期間Ｔ２だけ遅延させると共に反転して、第２の遅延クロック信号ＤＬ２を生成する。
【００８５】
ＯＲ回路１４７は、第１の遅延クロック信号ＤＬ１が供給される第１の入力端子と、第２の遅延クロック信号ＤＬ２が供給される第２の入力端子とを有している。図９に示すように、ＯＲ回路１４７は、クロック信号ＣＬＫがローレベルになって第１の所定の期間Ｔ１が経過したときに、ローレベルの出力信号ＯＵＴを出力し、クロック信号ＣＬＫがローレベルになって第２の所定の期間Ｔ２が経過したときに、ハイレベルの出力信号ＯＵＴを出力する。
【００８６】
トランジスターＱＰ２は、ＯＲ回路１４７の出力信号ＯＵＴが印加されるゲートと、電源電位ＶＤＤの配線に接続されたソースと、プルアップ制御回路１４の出力端子１４１に接続されたドレインとを有している。トランジスターＱＰ２は、ＯＲ回路１４７の出力信号ＯＵＴがローレベルであるときにオン状態となり、ＯＲ回路１４７の出力信号ＯＵＴがハイレベルであるときにオフ状態となる。
【００８７】
従って、プルアップ制御回路１４は、クロック信号ＣＬＫがローレベルになって第１の所定の期間Ｔ１が経過したときに、ハイレベルのプルアップ制御信号ＰＵＣの出力を開始し、クロック信号ＣＬＫがローレベルになって第２の所定の期間Ｔ２が経過したときに、ハイレベルのプルアップ制御信号ＰＵＣの出力を終了する。それにより、プルアップ電流が増加する期間をさらに短縮することができる。
【００８８】
クロック信号ＣＬＫの周期Ｔは、クロック信号ＣＬＫの周波数ｆを用いて、Ｔ＝１／ｆで表される。図９に示すように、クロック信号ＣＬＫのデューティー比が５０％である場合に、クロック信号ＣＬＫがローレベルである期間はＴ／２である。ここで、クロック信号ＣＬＫがローレベルである期間の中央においてデータ信号線ＳＤＡのレベルを変化させることが一般的に採用されている。その場合に、第１の所定の期間Ｔ１及び第２の所定の期間Ｔ２は、次式（１）及び（２）で表される条件を満たすことが必要である。
０＜Ｔ１＜Ｔ／４  ・・・（１）
Ｔ／４＜Ｔ２≦Ｔ／２  ・・・（２）
【００８９】
さらに、その場合に、データ信号線ＳＤＡのレベルが変化する期間を考慮しながらプルアップ制御信号ＰＵＣの出力期間を短縮するためには、第１の所定の期間Ｔ１及び第２の所定の期間Ｔ２が、次式（３）及び（４）で表される条件を満たすことが望ましい。
０．１Ｔ≦Ｔ１≦０．２Ｔ  ・・・（３）
０．３Ｔ≦Ｔ２≦０．４Ｔ  ・・・（４）
【００９０】
なお、図６に示すマスターデバイス１０において、クロック信号ＣＬＫの周波数よりも高い周波数を有するマスタークロック信号のパルス数をカウンターによってカウントする等してクロック信号ＣＬＫを生成する場合には、カウンター等から出力される信号を用いて出力信号ＯＵＴを生成することにより、第１の所定の期間Ｔ１及び第２の所定の期間Ｔ２を設定しても良い。
【００９１】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。第４の実施形態においては、図６に示すプルアップ制御回路１４の構成の一部が、第２の実施形態におけるのと異なっている。その他の点に関しては、第４の実施形態は、第２の実施形態と同様でも良い。
【００９２】
第４の実施形態においては、図６に示すプルアップ制御回路１４が、第１のデータ通信回路の通信制御回路１３がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号ＰＵＣを出力する。それにより、消費電流をあまり増加させることなく、アイドル状態の設定のためにデータがローレベルからハイレベルに遷移する際の遷移時間を短縮して、次の通信開始までの間隔を短くすることができる。
【００９３】
図１０は、本発明の第４の実施形態におけるプルアップ制御回路の構成例を示す回路図である。図１０に示すプルアップ制御回路１４は、ＡＮＤ回路１４８と、スイッチ回路を構成するＰチャネルＭＯＳトランジスターＱＰ２とを含んでいる。
【００９４】
ＡＮＤ回路１４８は、クロック信号出力回路１１（図６）からクロック信号ＣＬＫが供給される非反転入力端子と、通信制御回路１３（図６）からアイドル状態信号ＩＤＬが供給される反転入力端子とを有している。ＡＮＤ回路１４８は、クロック信号ＣＬＫがローレベルであるとき、及び、アイドル状態信号ＩＤＬがハイレベルであるときに、ローレベルの出力信号を出力し、それ以外のときに、ハイレベルの出力信号を出力する。
【００９５】
トランジスターＱＰ２は、ＡＮＤ回路１４８の出力信号が印加されるゲートと、電源電位ＶＤＤの配線に接続されたソースと、プルアップ制御回路１４の出力端子１４１に接続されたドレインとを有している。トランジスターＱＰ２は、ＡＮＤ回路１４８の出力信号がローレベルであるときにオン状態となり、ＡＮＤ回路１４８の出力信号がハイレベルであるときにオフ状態となる。
【００９６】
図６に示す第１のデータ通信回路の通信制御回路１３は、データ通信終了後にアイドル状態を設定する前に、アイドル状態信号ＩＤＬをハイレベルに活性化する。プルアップ制御回路１４は、アイドル状態信号ＩＤＬに応答して、ハイレベルのプルアップ制御信号ＰＵＣを出力する。
【００９７】
従って、プルアップ制御回路１４は、クロック信号ＣＬＫがローレベルであるとき、及び、アイドル状態信号ＩＤＬがハイレベルであるときに、ハイレベルのプルアップ制御信号ＰＵＣを出力端子１４１から出力し、それ以外のときに、出力端子１４１をハイインピーダンス状態とする。それにより、データ通信の終了を示すストップコンディション（Ｐ）時にデータ信号線ＳＤＡのデータが遷移する立ち上がり時間を改善することが可能となる。なお、インターフェース・バスがアイドル状態にあるときには、データ信号線ＳＤＡがハイレベルとなるので、プルアップ電流は流れない。
【００９８】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。第５の実施形態においては、図６に示すプルアップ制御回路１４の構成の一部が、第３の実施形態におけるのと異なっている。その他の点に関しては、第５の実施形態は、第３の実施形態と同様でも良い。また、第５の実施形態においては、第４の実施形態と同様に、プルアップ制御回路１４が、第１のデータ通信回路の通信制御回路１３がアイドル状態を設定する際に、ハイレベルのプルアップ制御信号ＰＵＣを出力する。
【００９９】
図１１は、本発明の第５の実施形態におけるプルアップ制御回路の構成例を示す回路図である。図１１に示すプルアップ制御回路１４は、複数のインバーター（図１１においては、一例として、インバーター１４２〜１４６を示す）と、ＯＲ回路１４７と、ＡＮＤ回路１４８と、スイッチ回路を構成するＰチャネルＭＯＳトランジスターＱＰ２とを含んでいる。インバーター１４２〜ＯＲ回路１４７の動作は、図８に示す第３の実施形態におけるのと同様であるので、説明を省略する。
【０１００】
ＡＮＤ回路１４８は、ＯＲ回路１４７の出力信号ＯＵＴが供給される非反転入力端子と、通信制御回路１３（図６）からアイドル状態信号ＩＤＬが供給される反転入力端子とを有している。ＡＮＤ回路１４８は、ＯＲ回路１４７の出力信号ＯＵＴがローレベルであるとき、及び、アイドル状態信号ＩＤＬがハイレベルであるときに、ローレベルの出力信号を出力し、それ以外のときに、ハイレベルの出力信号を出力する。
【０１０１】
トランジスターＱＰ２は、ＡＮＤ回路１４８の出力信号が印加されるゲートと、電源電位ＶＤＤの配線に接続されたソースと、プルアップ制御回路１４の出力端子１４１に接続されたドレインとを有している。トランジスターＱＰ２は、ＡＮＤ回路１４８の出力信号がローレベルであるときにオン状態となり、ＡＮＤ回路１４８の出力信号がハイレベルであるときにオフ状態となる。
【０１０２】
図６に示す第１のデータ通信回路の通信制御回路１３は、データ通信終了後にアイドル状態を設定する前に、アイドル状態信号ＩＤＬをハイレベルに活性化する。プルアップ制御回路１４は、アイドル状態信号ＩＤＬに応答して、ハイレベルのプルアップ制御信号ＰＵＣを出力する。
【０１０３】
従って、プルアップ制御回路１４は、クロック信号ＣＬＫがローレベルである期間の一部、及び、アイドル状態信号ＩＤＬがハイレベルである期間において、ハイレベルのプルアップ制御信号ＰＵＣを出力端子１４１から出力し、それ以外の期間において、出力端子１４１をハイインピーダンス状態とする。
【０１０４】
＜第６の実施形態＞
図１２は、本発明の第６の実施形態に係るデータ通信システムの構成の一部を示す回路図である。第６の実施形態においては、第１〜第５の実施形態におけるプルアップ制御回路４０又は１４の替りに、図１２に示すプルアップ制御回路４０ａが用いられる。その他の点に関しては、第６の実施形態は、第１〜第５の実施形態と同様でも良い。
【０１０５】
第１〜第５の実施形態においては、プルアップ制御回路４０又は１４が、電源電位ＶＤＤの配線とプルアップ抵抗Ｒ２の他端との間に接続されていた。これに対し、第６の実施形態においては、プルアップ制御回路４０ａが、プルアップ抵抗Ｒ２の一端とデータ信号線ＳＤＡとの間に接続され、プルアップ抵抗Ｒ２の他端が、電源電位ＶＤＤに接続されている。
【０１０６】
例えば、プルアップ制御回路４０ａは、プルアップ抵抗Ｒ２の一端とデータ信号線ＳＤＡとの間に接続され、少なくともクロック信号に応答してオン状態となるスイッチ回路を含むようにしても良い。図１２に示す例においては、スイッチ回路が、ＰチャネルＭＯＳトランジスターＱＰ３と、ＮチャネルＭＯＳトランジスターＱＮ３と、インバーター４１とを含んでいる。
【０１０７】
トランジスターＱＰ３は、プルアップ抵抗Ｒ２の一端に接続されたソースと、データ信号線ＳＤＡに接続されたドレインと、クロック信号線ＳＣＬに接続されたゲートとを有している。トランジスターＱＮ３は、プルアップ抵抗Ｒ２の一端に接続されたドレインと、データ信号線ＳＤＡに接続されたソースと、インバーター４１の出力端子に接続されたゲートとを有している。
【０１０８】
インバーター４１は、クロック信号線ＳＣＬから入力端子に供給されるクロック信号を反転して出力端子から出力する。トランジスターＱＰ３及びＱＮ３で構成されるアナログスイッチは、クロック信号がローレベルのときにオン状態となり、クロック信号がハイレベルのときにオフ状態となる。
【０１０９】
あるいは、トランジスターＱＰ３のみでスイッチ回路を構成しても良い。その場合には、簡単な回路構成によってデータ信号線ＳＤＡのプルアップ状態の制御を実現することができる。第６の実施形態によっても、所望のタイミングでデータ信号線ＳＤＡのプルアップを強化することができる。
【０１１０】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
【符号の説明】
【０１１１】
１０…マスターデバイス、１１…クロック信号出力回路、１２、２２…データ入出力回路、１３、２３…通信制御回路、１４、４０、４０ａ…プルアップ制御回路、２０…スレーブデバイス、２１…クロック信号入力回路、４１…インバーター、５０、５０ａ…クロック信号入出力回路、５１、６１、１４８…ＡＮＤ回路、５２、６２…シュミットトリガー回路、５３…ＮＡＮＤ回路、６０…データ入出力回路、１４１…出力端子、１４２〜１４６…インバーター、１４７…ＯＲ回路、ＳＣＬ…クロック信号線、ＳＤＡ…データ信号線、Ｒ０〜Ｒ２…プルアップ抵抗、ＱＰ１、ＱＰ２、ＱＰ３、ＱＰ５１…ＰチャネルＭＯＳトランジスター、ＱＮ３、ＱＮ５１、ＱＮ６１…ＮチャネルＭＯＳトランジスター
【図１】
2018082226.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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