(57)【要約】      （修正有）【課題】位相ロックループにおける鋸歯状ランプ信号の整定時間を短縮する。【解決手段】位相ロックループ１００は、１マイクロ秒未満の整定時間を有する鋸歯状ランプ信号を提供するループフィルタ１０６と、ループフィルタ１０６に結合され、鋸歯状ランプ信号に基づいて発振信号を生成するように構成される、発振器１０８と、を備える。発振器１０８は、デジタル制御発振器であり、前記鋸歯状ランプ信号が、発振器チューニングワードを表す。【選択図】図１
2018082428.tif 000002
【特許請求の範囲】
【請求項１】
位相ロックループであって、
鋸歯状ランプ信号を提供するように構成されたループフィルタであって、前記鋸歯状ランプ信号が、１マイクロ秒未満の整定時間を有する、ループフィルタと、
前記ループフィルタに結合された発振器であって、鋸歯状ランプ信号に基づいて発振信号を生成するように構成される、発振器と、を備える、位相ロックループ。
【請求項２】
前記発振器が、デジタル制御発振器であり、前記鋸歯状ランプ信号が、発振器チューニングワードを表す、請求項１に記載の位相ロックループ。
【請求項３】
前記発振器の出力と前記ループフィルタの入力との間のフィードバック経路に結合された時間−デジタル変換器をさらに備える、請求項１に記載の位相ロックループ。
【請求項４】
前記位相ロックループが、タイプＩＩ位相ロックループである、請求項１に記載の位相ロックループ。
【請求項５】
前記ループフィルタが、比例経路、および前記比例経路からの値をサンプリングするように構成されたサンプリング回路を備え、前記鋸歯状ランプ信号が、前記比例経路の出力と、前記サンプリング回路の出力とに基づく、請求項１に記載の位相ロックループ。
【請求項６】
前記ループフィルタが、前記鋸歯状ランプ信号の新たなチャープを示す信号に応答してリセットするように構成された積分経路をさらに備え、前記鋸歯状ランプ信号が、前記積分経路の出力に基づく、請求項５に記載の位相ロックループ。
【請求項７】
前記ループフィルタが、前記位相ロックループがロックされた後に非アクティブである別の比例経路をさらに備える、請求項６に記載の位相ロックループ。
【請求項８】
請求項１に記載の位相ロックループを備える、レーダ装置。
【請求項９】
位相ロックループであって、
比例経路、および前記比例経路からの値をサンプリングするように構成されたサンプリング回路を備える、ループフィルタであって、前記サンプリング回路の出力と、前記比例経路の出力とに基づいて、鋸歯状ランプ信号を提供するように構成される、ループフィルタと、
前記ループフィルタに結合された発振器であって、前記鋸歯状ランプ信号に基づいて発振信号を生成するように構成される、発振器と、を備える、位相ロックループ。
【請求項１０】
前記ループフィルタが、チャープの終わりに関連する前記鋸歯状ランプ信号を初期値にするように構成され、それによって前記鋸歯状ランプ信号の整定時間を短縮する、請求項９に記載の位相ロックループ。
【請求項１１】
前記サンプリング回路が、前記鋸歯状ランプ信号の新たなチャープを示す信号に応答して、前記比例経路からの前記値をサンプリングするように構成される、請求項９に記載の位相ロックループ。
【請求項１２】
前記ループフィルタが、鋸歯状ランプの新しいチャープを示す信号に応答してリセットするように構成されたアキュムレータを含む積分経路をさらに備える、請求項９に記載の位相ロックループ。
【請求項１３】
前記ループフィルタが、前記鋸歯状ランプ信号を生成するために前記比例経路の前記出力を含む値から前記サンプリング回路の前記出力を減算するように構成された加算器を含む、請求項９に記載の位相ロックループ。
【請求項１４】
前記鋸歯状ランプ信号が、前記位相ロックループに提供される基準クロック信号の１００サイクル未満の整定時間を有する、請求項９に記載の位相ロックループ。
【請求項１５】
前記ループフィルタが、前記位相ロックループの取得モード中にアクティブであるように構成された別の比例経路をさらに備える、請求項９に記載の位相ロックループ。
【請求項１６】
前記発振器が、デジタル制御発振器を含み、前記鋸歯状ランプ信号が、前記デジタル制御発振器用の出力チューニングワードである、請求項９に記載の位相ロックループ。
【請求項１７】
位相ロックループにおいて鋸歯状ランプ信号を生成する方法であって、
前記位相ロックループのループフィルタからの信号をサンプリングすることと、
前記サンプリングからの値に基づいて前記ループフィルタの出力を調整して、前記ループフィルタの前記出力が、短縮された整定時間を有する鋸歯状ランプ信号であるようにすることと、を含む、方法。
【請求項１８】
鋸歯状ランプのチャープの開始を示すチャープ開始信号に応答して、前記ループフィルタのアキュムレータをリセットすることをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記調整することが、チャープの終わりに関連する前記ループフィルタの前記出力を初期値にする、請求項１７に記載の方法。
【請求項２０】
前記鋸歯状ランプ信号が、１マイクロ秒未満の整定時間を有する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された技術は、位相ロックループに関する。
【背景技術】
【０００２】
チャープ信号またはチャープは、周波数変調（ＦＭ）信号を指すことができる。チャープ信号は、対象物の範囲を決定するなど、レーダ用途に使用することができる。チャープ信号は、一定の期間にわたって変化する周波数を有する。時間の関数としての所望の周波数が鋸歯状ランプをとるとき、それは鋸歯状チャープと称され得る。鋸歯状チャープは、ランプ生成器を使用して、および／または位相ロックループにおいて生成することができる。
【０００３】
位相ロックループ（ＰＬＬ）は、基準信号の位相を発振器でロックする閉ループシステムである。ＰＬＬは、特定のタイプ（例えば、タイプ−Ｉ、タイプ−ＩＩ、またはそれ以上）および特定の次数（例えば、１次、２次、またはそれ以上）を有するように設計することができる。システム理論では、タイプは、ループ内の積分器の数を指すことができ、次数は、ＰＬＬシステム伝達関数における分母の次数を指すことができる。次数およびタイプの両方が、鋸歯状ランプを確実に生成するのに好適なＰＬＬの機能に影響を与える可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
特許請求の範囲に記載されている本技術革新は、いくつかの態様を各々有しており、そのうちの１つだけが望ましい属性を単独で担うものではない。特許請求の範囲を限定することなく、本開示のいくつかの顕著な特徴をここで簡単に説明する。
【０００５】
本開示の１つの態様は、ループフィルタと発振器とを備える位相ロックループである。ループフィルタは、１マイクロ秒未満の整定時間を有する鋸歯状ランプ信号を提供するように構成される。発振器は、ループフィルタに結合され、鋸歯状ランプ信号に基づいて発振信号を生成するように構成される。
【０００６】
発振器は、デジタル制御発振器であり、鋸歯状ランプ信号は、発振器のチューニングワードを表すことができる。
【０００７】
位相ロックループは、発振器の出力とループフィルタの入力との間のフィードバック経路に結合された時間−デジタル変換器をさらに備えることができる。位相ロックループは、タイプＩＩの位相ロックループとすることができる。
【０００８】
ループフィルタは、比例経路とサンプリング回路とを備えることができる。サンプリング回路は、比例経路からの値をサンプリングするように構成することができる。鋸歯状ランプ信号は、比例経路の出力およびサンプリング回路の出力に基づくことができる。ループフィルタは、積分経路をさらに備えることができ、鋸歯状ランプ信号は、積分経路の出力に基づくことができる。積分経路は、鋸歯状ランプ信号の新しいチャープを示す信号に応答してリセットするように構成することができる。ループフィルタはまた、位相ロックループがロックされた後に非アクティブである別の比例経路を備えることもできる。
【０００９】
レーダ装置は、位相ロックループを備えることができる。
【００１０】
別の態様では、位相ロックループは、ループフィルタと、発振器とを備える。ループフィルタは、比例経路と、サンプリング回路とを備える。サンプリング回路は、比例経路からの値をサンプリングするように構成される。ループフィルタは、サンプリング回路の出力および比例経路の出力に基づいて、鋸歯状ランプ信号を提供するように構成される。発振器は、ループフィルタに結合され、鋸歯状ランプ信号に基づいて発振信号を生成するように構成される。
【００１１】
ループフィルタは、チャープの終わりに関連する鋸歯状ランプ信号を初期値にするように構成することができ、それによって鋸歯状ランプ信号の整定時間を短縮することができる。
【００１２】
サンプリング回路は、鋸歯状ランプ信号の新しいチャープを示す信号に応答して、比例経路から値をサンプリングするように構成することができる。
【００１３】
ループフィルタは、アキュムレータを含む積分経路をさらに備えることができる。アキュムレータは、鋸歯状ランプの新しいチャープを示す信号に応答してリセットするように構成することができる。
【００１４】
ループフィルタは、加算器を備えることができる。加算器は、鋸歯状ランプ信号を生成するために比例経路の出力を含む値からサンプリング回路の出力を減算するように構成することができる。鋸歯状ランプ信号は、位相ロックループに提供される基準クロック信号の１００サイクル未満の整定時間を有することができる。
【００１５】
ループフィルタは、位相ロックループの取得モード中にアクティブであるように構成された別の比例経路をさらに備えることができる。
【００１６】
発振器は、デジタル制御発振器を備えることができ、鋸歯状ランプ信号は、デジタル制御発振器の出力チューニングワードとすることができる。
【００１７】
別の態様では、位相ロックループにおいて鋸歯状ランプ信号を生成する方法は、位相ロックループのループフィルタからの信号をサンプリングすることと、ループフィルタの出力を調整することと、を含む。ループフィルタの出力は、前記サンプリングからの値に基づいて調整され、その結果、ループフィルタの出力は、短縮された整定時間を有する鋸歯状ランプ信号である。
【００１８】
本方法は、鋸歯状ランプのチャープの開始を指示するチャープ開始信号に応答して、ループフィルタのアキュムレータをリセットすることをさらに含むことができる。
【００１９】
前記調整することは、チャープの終わりに関連するループフィルタの出力を初期値にすることができる。
【００２０】
鋸歯状ランプ信号は、１マイクロ秒未満の整定時間を有することができる。
【００２１】
本開示を要約する目的で、本技術革新のある態様、利点、および新規な特徴が本明細書に記載されている。必ずしもそのような利点のすべてが特定の実施形態に従って達成されるとは限らないことを理解されたい。したがって、本技術革新は、本明細書で教示または示唆されるような他の利点を必ずしも達成することなく、本明細書に教示される１つの利点または利点の群を達成または最適化する方法で具体化または実施され得る。
【００２２】
これらの図面および本明細書における関連する説明は、特定の実施形態を例示するために提供されており、限定することを意図するものではない。
【図面の簡単な説明】
【００２３】
【図１】一実施形態によるデジタルループフィルタ（ＤＬＦ）を含むデジタル位相ロックループ（ＤＰＬＬ）のシステム図である。
【図２】ＤＰＬＬに関連する鋸歯状ランプの周波数対時間のプロットを示す。
【図３】整定時間誤差を有する測定された鋸歯状ランプの時間の関数としての周波数誤差のプロットを示す。
【図４】一実施形態によるＤＬＦを含むＤＰＬＬの一部の概略ブロック図を示す。
【図５】図４のＤＬＦを含むＤＰＬＬの内部位相ロックループ信号のシミュレーションされたプロットを示す。
【図６】図４のＤＬＦを含むＤＰＬＬによって生成される測定された鋸歯状ランプのプロットを、異なるＤＬＦを含むＤＰＬＬによって生成される測定された鋸歯状ランプのプロットと比較する。
【図７】別の実施形態による発振器チューニングワードＯＴＷを提供するように構成されたＤＰＬＬの一部の概略ブロック図である。
【発明を実施するための形態】
【００２４】
特定の実施形態の以下の詳細な説明は、特定の実施形態の様々な説明を提示する。しかしながら、本明細書に記載された本技術革新は、例えば、特許請求の範囲によって定義および包含される多数の異なる方法で具体化することができる。本説明では、同一の参照番号が、同一または機能的に類似の要素を示すことができる図面を参照する。図面に示された要素は、必ずしも縮尺通りに描かれていないことが理解されよう。その上、特定の実施形態は、図に示されるよりも多くの要素および／または図に示される要素のサブセットを含むことができることが理解されよう。さらに、いくつかの実施形態は、２つ以上の図面からの特徴の任意の好適な組み合わせを組み込むことができる。
【００２５】
デジタル位相ロックループ（ＤＰＬＬ）は、先進相補型金属酸化物半導体（ＣＭＯＳ）技術における、周波数合成用の従来のアナログチャージポンプ位相ロックループ（ＣＰ−ＰＬＬ）の魅力的な代替手段であり得る。ＣＰ−ＰＬＬは依然として広く使用されているが、ＤＰＬＬは、デジタル領域でより容易に実現される利点を提供する。これらの利点には、向上した性能および／または速度が含まれ得る。ＤＰＬＬは、ＣＰ−ＰＬＬに比べてサイズおよび／またはコストの削減を伴って実装することもできる。例えば、ＣＰ−ＰＬＬは、通常、温度および電源変動に敏感な電圧制御発振器を使用する一方、ＤＰＬＬは、その環境および電源に実質的に影響を受けないように設計することができる。
【００２６】
鋸歯状チャープまたは「チャープ（ｃｈｉｒｐ）」としても知られる鋸歯状ランプは、時間とともに直線的に傾斜し、周期的である周波数を有する信号である。図２を参照して、例示的な鋸歯状ランプを説明する。鋸歯状ランプは、信号の周波数が最大周波数まで時間とともに直線的に傾斜する傾斜区間を含む。鋸歯状ランプには、また、高速遷移区間が含まれており、波形はその最大周波数から最小周波数または初期周波数に急速にリセットされる。鋸歯状ランプ信号の帯域幅は、最小周波数と最大周波数との間の周波数の範囲として定義することができる。最大周波数から最小周波数への急速な遷移の間に、ＤＰＬＬの特性のために周波数のオーバーシュートおよび／またはアンダーシュートが存在する可能性がある。例えば、ＤＰＬＬのタイプおよび／または次数は、ループ応答時間を決定することができる。ループ応答時間は、周波数誤差がほとんどまたは全くない正しい周波数値にロックするのにかかる時間に影響する。したがって、整定時間および周波数誤差は、重要な性能基準になる。したがって、高速整定時間を有する鋸歯状ランプを生成することができるＤＰＬＬを開発する必要がある。
【００２７】
本明細書では、デジタル位相ロックループにおける鋸歯状ランプ生成を高速に整定するための機器および方法が提供される。デジタル位相ロックループ（ＤＰＬＬ）によって生成される鋸歯状ランプの整定時間を改善する方法が説明される。鋸歯状ランプは、傾斜部分および鋸歯状ランプがその開始値にリセットされる高速リセット遷移部分を含む周期的な波形を有することができる。鋸歯状ランプの終わりの出力周波数は、位相誤差を大幅に変更することなく初期値に戻すことができる。これは、ＤＰＬＬのデジタル実装の特徴を有利に利用することができる。ＤＰＬＬは、鋸歯状ランプの終わり前に波形の傾斜部分でデジタル情報をサンプリングし、サンプリングされた情報を使用して波形の正確な値を決定することができる。これにより、鋸歯状ランプの整定時間を大幅に短縮することができる。
【００２８】
一実施形態では、位相ロックループは、ループフィルタと、発振器とを含む。ループフィルタは、鋸歯状ランプ信号が高速整定時間を有する鋸歯状ランプ信号を提供することができる。整定時間は、１マイクロ秒未満とすることができる。場合によっては、整定時間は、０．５マイクロ秒未満とすることができる。代替的または追加的に、整定時間は、ループフィルタを含む位相ロックループに提供される基準クロック信号の約１００サイクル未満であり得る。例えば、基準クロック周波数が１００ＭＨｚである場合、整定時間は、１マイクロ秒未満であり、約１００基準クロックサイクル未満であり得る。場合によっては、整定時間は、基準クロック信号の５０サイクル未満であり得る。発振器は、鋸歯状ランプ信号に基づいて発振信号を生成することができる。発振器は、例えば、デジタル制御発振器とすることができる。ループフィルタは、例えば、デジタルループフィルタとすることができる。ループフィルタは、比例経路と、比例経路からの値をサンプリングするように配置されたサンプリング回路とを含むことができる。比例経路からのサンプリングされた値は、ループフィルタの出力を調整し、それによって鋸歯状ランプ信号の整定時間を短縮することができる。ループフィルタはまた、周波数が傾斜し始める鋸歯状ランプ信号に関連してリセットするように構成されたアキュムレータを含む積分経路を含むことができる。
【００２９】
図１は、一実施形態によるデジタルループフィルタ（ＤＬＦ）１０６を含むデジタル位相ロックループ（ＤＰＬＬ）１００のシステム図である。図示されたＤＰＬＬ１００は、ＤＬＦ１０６に加えて、加算器１０２、アキュムレータ１０４、デジタル制御発振器（ＤＣＯ）１０８、時間−デジタル変換器（ＴＤＣ）／カウンタ１１０、および微分ブロック１１２を含む。加算器１０２の入力には、周波数コマンドワードＦＣＷが提供される。周波数コマンドワードＦＣＷは、ＤＰＬＬ１００が出力周波数ｆｏｕｔを有する出力信号を生成するために使用するデジタルデータを提供する。
【００３０】
ＤＰＬＬ１００は、時間−デジタル変換器（ＴＤＣ）およびカウンタを含むタイプＩＩのＤＰＬＬであってもよい。ＴＤＣ／カウンタは、出力位相をラジアンでＤＣＯクロック周期に正規化された１０進数に変換することができる。したがって、図示されたＴＤＣ／カウンタ１１０は、その伝達関数を表すために１／２πと標識される。この出力正規化位相は、次いで微分ブロック１１２によって微分され（デジタル領域で）、位相検出器のデジタル化された出力周波数を生成する。図１に示すように、位相検出器は、加算器１０２およびアキュムレータ１０４によって実装することができる。
【００３１】
ＴＤＣ／カウンタ１１０および微分ブロック１１２は、ＤＰＬＬにおけるシステムレベルのリターン経路を表現およびモデル化することができる。微分ブロック１１２の出力は、加算器１０２に提供される。加算器１０２は、差Δｆを提供するために、デジタル領域内の周波数コマンドワードＦＣＷから微分ブロック１１２の出力を減算することができる。差Δｆをアキュムレータ１０４に適用することができる。図１のシステムでは、加算器１０２およびアキュムレータ１０４は、デジタル領域で実現される位相検出器とすることができる。
【００３２】
図１において、アキュムレータ１０４の出力は位相誤差である。ＤＰＬＬ１００がランプ信号を生成するプロセスにあるとき、位相誤差は、一定であり得る非ゼロ値を有することができる。図１の位相誤差Φｒａｍｐは、位相誤差を表し、ＤＰＬＬ１００は、時間の関数として周波数領域において鋸歯状ランプ信号を生成している。位相誤差信号Φｒａｍｐは、ＤＰＬＬ１００内のデジタルワードによって表すことができる。本明細書の教示では、鋸歯状ランプは、鋸歯状ランプ信号、鋸歯状チャープ、または「チャープ」と称され得る。
【００３３】
位相誤差Φｒａｍｐは、ＤＬＦ１０６の入力にされる。ＤＬＦ１０６は、発振器チューニングワードＯＴＷを提供するためにデジタルフィルタリング動作を実行する。発振器チューニングワードＯＴＷは、出力周波数ｆｏｕｔを有する出力信号を提供するＤＣＯ１０８の入力に提供される。ＤＰＬＬの目的は、周波数誤差Δｆがゼロまたはほぼゼロに減少するように、出力周波数ｆｏｕｔを周波数コマンドワードＦＣＷにロックすることである
【００３４】
図１のＤＰＬＬ１００の概略ブロック図に示すように、ＤＰＬＬ１００の入力は、周波数コマンドワードＦＣＷを受信する。周波数コマンドワードＦＣＷは、ＤＰＬＬ１００への入力であり、そこから、ＤＰＬＬ１００の出力クロック信号が生成される。微分ブロック１１２の出力は、周波数誤差Δｆを提供するために周波数コマンドワードＦＣＷから減算することができ、それは積分されて位相誤差Φｒａｍｐを生成する。この位相誤差Φｒａｍｐは、デジタルループフィルタＤＬＦ１０６によってフィルタリングされた後、所望の出力周波数ｆｏｕｔを生成するようにＤＣＯ１０８を制御する。出力周波数ｆｏｕｔの式は、基準クロック周波数ｆｒｅｆにより式１で与えられる。
ｆｏｕｔ＝ＦＣＷ・ｆｒｅｆ          式１
【００３５】
周波数コマンドワードＦＣＷが鋭い遷移または高速遷移を有する信号のデジタル表現である場合、システムの応答時間のために一時的な回復時間が存在し得る。ＤＬＦ１０６に関連する教示は、周波数制御ワードＦＣＷにおける急速な遷移に続くＯＴＷの不正確さを補償することができる。
【００３６】
図２は、ＤＰＬＬ１００に関連する鋸歯状ランプの周波数対時間のプロット２００を示す。図２に示すように、鋸歯状ランプは、周期Ｔｍｏｄで周期的である。各鋸歯状ランプは、傾斜部分２０２と、鋭い遷移部分２０４とを有する。鋸歯状ランプの傾斜部分は、０とＴｍｏｄとの間の時間ｔに対する周期的な区分線形関係によって決定することができる。
【００３７】
鋭い遷移部分２０４は、鋸歯状波がその最大周波数ｆｍａｘから最低周波数値ｆｍｉｎにリセットされる鋸歯状ランプの一部を表す。鋭い遷移２０４は、時間Ｔｍｏｄによって時間的に分離された時間ｔｒ１およびｔｒ２で発生するように示されている。図２に示すように、信号帯域幅ＢＷは、最大周波数ｆｍａｘと最小周波数ｆｍｉｎとの差である。鋸歯状ランプがリセットされる時間ｔｒ１およびｔｒ２では、ＤＰＬＬが遷移状態にある間に、大きい周波数誤差Δｆが発生する可能性がある。
【００３８】
この遷移時間は、距離ドップラー解析に使用される高速ランプを生成しながらチャープ持続時間のかなりの部分を占める可能性がある。本明細書で教示するように、遷移誤差を補償するＤＬＦ１０６を含むＤＰＬＬ１００は、整定時間を改善することができる。さらに、本明細書の教示は、図２の高速遷移部分２０４と同様の高速遷移部分を含む他のチャープ波形にも適用することができる。図２は、周波数が増加するランプを有する鋸歯状ランプ信号を示しているが、本明細書で論じられる任意の好適な原理および利点は、周波数が減少し、次いで鋭い遷移を有する鋸歯状ランプ信号に適用され得る。図２は例示的な鋸歯状ランプのプロット２００を示しているが、本明細書の教示は、傾斜部分２０２などの傾斜部分が存在するが、傾斜部分が、既知の帯域幅ＢＷにわたって直線的に増減する、他の周期周波数信号または波形の生成に適用することができる。傾斜部分の間、ＤＰＬＬ１００は、ＤＬＦ１０６内のデジタル情報を使用して高速遷移部分に続く遷移誤差を修正することができるように、定常状態条件に対するロックを取得することができる。
【００３９】
図３は、比較的大きい整定時間誤差を有する測定された鋸歯状ランプ３０２および３０４の時間の関数としての周波数誤差Δｆのプロット３００を示す。図３に示すように、ＤＰＬＬに補正が含まれていない場合、整定時間誤差は、約７マイクロ秒である。比較的長い整定時間は、生成されたランプの有効期間を制限する可能性がある。
【００４０】
ＰＬＬは、ランプを生成するために一般的に使用されるモードであるタイプＩＩモードで構成されている場合、図３に示す整定時間誤差が発生しやすくなる。タイプＩＩのＰＬＬが単一周波数にロックされている場合、その位相誤差は、ゼロ付近の定常状態値に近づく可能性がある。一方、鋸歯状ランプまたは同様の周波数傾斜信号にロックすると、位相誤差Φｒａｍｐは、生成されたランプ勾配およびループフィルタ係数を含むいくつかのパラメータの関数である一定の非ゼロ定常状態値に到達することができる。例えば、位相誤差Φｒａｍｐは、ランプ勾配Ａ  Ｈｚ／ｓと比例積分（ＰＩ）フィルタρの積分係数の関数とすることができる。したがって、ランプの急峻度および／または勾配、ならびにＤＰＬＬタイプ（例えばタイプＩＩ）およびループフィルタの特性は、ＤＰＬＬが位相誤差Φｒａｍｐの定常値にロックする方法を決定する際の要因となり得る。
【００４１】
図３で観察されるように、約７マイクロ秒（ｕｓ）の比較的大きい整定時間は、ＤＰＬＬがゼロの初期値から始まる位相誤差Φｒａｍｐを取得しようとした結果であり得る。
【００４２】
典型的なシナリオでは、ＤＰＬＬのループフィルタ係数および基準クロック周波数は固定されている。したがって、ＤＰＬＬが取得する位相誤差Φｒａｍｐは、１つの鋸歯状ランプから次の鋸歯状ランプまで変化しないままであるが、但し、生成されたランプの勾配が一定であり、かつ発振器利得が正しく推定される、および／または変化しないことを条件とする。これは、取得された位相誤差を乱すことなく、各チャープの開始時にＤＰＬＬ周波数を変更することによって、後続のチャープに対する整定時間を大幅に短縮することができることを示唆している。
【００４３】
図４は、一実施形態によるＤＬＦ４０１を含むＤＰＬＬの一部の概略ブロック図４００を示す。ＤＬＦ４０１は、図１のＤＬＦ１０６の一例である。したがって、ＤＬＦ４０１は、例えばＤＰＬＬ１００に実装することができる。図示のＤＬＦ４０１は、位相検出器４０２から位相誤差Φｒａｍｐを受け取り、図１のＤＣＯ１０８のようなＤＣＯの発振器チューニングワードＯＴＷを生成する。ＤＬＦ４０１は、比例ブロック４０４、デジタルメモリ要素４０６、比例ブロック４０８、積分係数ブロック４１２、アキュムレータ４１４、デジタルメモリ要素４１６、および加算器４１０を含む。
【００４４】
ＤＬＦ４０１の第１の比例経路は、比例ブロック４０４とデジタルメモリ要素４０６とを含む。比例ブロック４０４およびデジタルメモリ要素４０６は、位相検出器４０２と加算器４１０との間に接続され、比例係数α１を有する比例フィルタ経路として動作する。図４に示すように、比例ブロック４０４は、位相誤差Φｒａｍｐを受け取り、これに比例係数α１を乗算する。デジタルメモリ要素４０６は、制御信号ｆｉｎｅ２ａｃｑによって制御され、第１の出力ＯＴＷα１を加算器４１０に提供する。特定の実施形態では、本明細書で論じた任意の好適な原理および利点によるＤＬＦは、比例ブロック４０３およびデジタルメモリ要素４０６なしで実装することができる。
【００４５】
ＤＬＦ４０１の第２の比例経路は、比例ブロック４０８を含む。図示のように、比例ブロック４０８は、位相検出器４０２と加算器４１０との間に接続され、比例係数α２を有する比例フィルタ経路として動作する。比例ブロック４０８は、位相誤差Φｒａｍｐを受け取り、これに比例係数α２を乗算して第２出力ＯＴＷα２を生成する。第２の出力ＯＴＷα２は、比例ブロック４０８によって加算器４１０にされる。
【００４６】
ＤＬＦ４０１の積分経路は、積分係数ブロック４１２と、アキュムレータ４１４とを含む。積分係数ブロック４１２およびアキュムレータ４１４は、位相検出器４０２と加算器４１０との間に接続され、積分係数ρを有する積分フィルタ経路として動作する。図４に示すように、位相誤差は積分係数ブロック４１２によって受信され、積分係数ρによって乗算される。次いで、積分係数ブロック４１２の出力は、アキュムレータ４１４によって積分され、積分出力ＯＴＷ１が生成される。積算出力ＯＴＷ１は、アキュムレータ４１４によって加算器４１０にされる。
【００４７】
デジタルメモリ要素４０６を備えた比例ブロック４０４は、ＤＰＬＬ１００がロックされていないときに有効化され、ＤＰＬＬ１００がロックされたときに凍結される。ＤＰＬＬ１００がロックを取得すると、制御信号ｆｉｎｅ２ａｃｑは、デジタルメモリ要素４０６を制御して、第１の出力ＯＴＷα１の値を凍結または保持することができる。したがって、比例ブロック４０４を含む第１の比例経路は、取得中にのみアクティブであり、ＤＰＬＬ１００がロックされると、第１の出力ＯＴＷα１は凍結され得る。デジタルメモリ要素４０６は、比例ブロック４０４の出力をサンプリングするために、フリップフロップまたは他の好適な状態要素を使用して実装することができる。
【００４８】
ＤＰＬＬ１００がロックを取得すると、第１の出力ＯＴＷα１は、デジタルメモリ要素４０６によって固定され、位相誤差Φｒａｍｐのフィルタリングは、比例積分（ＰＩ）フィルタとして機能する第２の比例経路および積分経路を介して進行する。この動作モードの間に、２つの比例経路および積分経路から加算器４１０の出力でＤＬＦ４０１によって生成される発振器チューニングワードＯＴＷの一部は、式２によって表すことができる。
ＯＴＷ＝ＯＴＷα１＋α２・Φ＋ρ∫Φｄｔ．          式２
【００４９】
サンプリング回路は、鋸歯状ランプ信号の鋭い遷移後の整定時間の改善に使用するために、ループフィルタの比例経路から値をサンプリングすることができる。例えば、ＤＬＦ４０１において、デジタルメモリ要素４１６は、ＤＬＦ４０１の第２の比例経路から値ＯＴＷα２をサンプリングするように構成される。デジタルメモリ要素４１６は、ランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔを受信するように構成される。以下でより詳細に説明するように、デジタルメモリ要素４１６およびランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔを使用して発振器チューニングワードＯＴＷを有利に調整して、鋸歯状ランプの鋭い遷移に対するＤＰＬＬ応答時間を改善することができる。
【００５０】
鋸歯状ランプのＤＬＦ４０１の分析から始めて、より詳細な分析が提供される。単一の周波数にロックされている場合、位相検出器４０２の出力は、ゼロに等しいかまたはほぼ等しいことができる。したがって、鋸歯状ランプの開始時の発振器チューニングワードＯＴＷは、式３によって表すことができる。
ＯＴＷｓｔａｒｔ＝ＯＴＷα１          式３
発振器チューニングワードＯＴＷの初期値ＯＴＷｓｔａｒｔの式３は、ＤＰＬＬがちょうどロックを取得し、制御信号ｆｉｎｅ２ａｃｑが、上述されたようにデジタルメモリ要素４０４の出力を固定周波数にロックした図２の時間ゼロに対応することができる。
【００５１】
次に、鋸歯状ランプの傾斜部分の間のＤＬＦ４０１の比例および積分経路の応答について説明する。鋸歯状ランプの周波数が、傾斜している間、位相検出器の出力は、ゼロではない一定の位相誤差Φｒａｍｐを与える。ＤＬＦ４０１の比例および積分経路によって定義されるＰＩフィルタの入力における非ゼロ位相誤差Φｒａｍｐは、出力にランプをもたらす。微積分は、定数の積分が傾斜をもたらすことを指示する。一定の位相誤差Φｒａｍｐに対してＯＴＷｒａｍｐで示される発振器チューニングワードＯＴＷのランプの一部は、式４によって表すことができる。
ＯＴＷｒａｍｐ＝ＯＴＷα１＋α２・Φｒａｍｐ＋ρ・Φｒａｍｐ・ｔ          式４
式２と同様に、式４は、比例ブロック４０６、比例ブロック４０８、およびアキュムレータ４１４を使用した積分係数ブロック４１２による発振器チューニングワード構成要素を示す。しかしながら、式４は、デジタルメモリ要素４１６が出力チューニングワードＯＴＷに及ぼす影響を考慮していない。
【００５２】
持続時間Ｔｍｏｄを有する鋸歯状チャープの場合、チャープの終わりにおける発振器チューニングワードＯＴＷの一部は、式５によって表すことができる。
ＯＴＷｅｎｄ＝ＯＴＷα１＋α２・Φｒａｍｐ＋ρ・Φｒａｍｐ・Ｔｍｏｄ          式５
式４から導出される式５はまた、比例ブロック４０６、比例ブロック４０８、およびアキュムレータ４１４を使用した積分係数ブロック４１２による発振器チューニングワード構成要素を示す。しかしながら、式５は、デジタルメモリ要素４１６が出力チューニングワードＯＴＷに及ぼす影響を考慮していない。
【００５３】
鋸歯状ランプの最大周波数と最小周波数との間の差である、帯域幅ＢＷも数式６で表されるチャープの開始時および終わりにおける発振器チューニングワードＯＴＷの差に関係付けることができる。
ＢＷ＝（α２・Φｒａｍｐ＋ρ・Φｒａｍｐ・Ｔｍｏｄ）＊ｋｖ          式６
式４および式６から導出される式６は、帯域幅ＢＷを、発振器利得ｋｖによる周波数差ＯＴＷｅｎｄ−ＯＴＷｓｔａｒｔに関連付ける。
【００５４】
連続するチャープ間の整定時間を短縮および／または最小にするために、後続のチャープの開始時の発振器チューニングワードＯＴＷを、ループを乱すことなく値ＯＴＷｅｎｄから値ＯＴＷｓｔａｒｔに瞬時に変更することができる。これは、図４に示すように、デジタルメモリ要素４１６およびランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔを使用することによって達成することができる。発振器チューニングワード積分部分ＯＴＷ１は、ランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔを使用して鋸歯状ランプの開始時にアキュムレータ４１４をリセットすることによって、ゼロにすることができる。
【００５５】
比例部分ＯＴＷα２は位相誤差に追従し、位相誤差は不変のままである。したがって、リセットパルスｃｈｉｒｐ＿ｓｔａｒｔが無効化されるとすぐに、発振器チューニングワード比例部分ＯＴＷα２がその元の値に戻り、それによりループに外乱が生じる。比例部分ＯＴＷα２を補正するために、フリップフロップとすることができるデジタルメモリ要素４１６は、その入力に発振器チューニングワード比例部分ＯＴＷα２を受け取り、サンプリングされたチューニングワードＯＴＷα２ＳＭＰを加算器４１０に提供する。チューニングワード比例部分ＯＴＷα２がランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔによって設定された間隔でサンプリングされると、加算器４１０は、サンプリングされたチューニングワードＯＴＷα２ＳＭＰを減算して上記ループの外乱を補正することができる。したがって、デジタルメモリ要素４１６は、サンプリング回路として動作し、チューニングワード比例部分ＯＴＷα２をサンプリングする。
【００５６】
したがって、ランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔおよびデジタルメモリ要素を使用して、式２の発振器チューニングワードＯＴＷは、式７によって表されるように振る舞うことができる。
ＯＴＷ＝ＯＴＷα１＋α２・Φ＋ρ∫Φｄｔ−ＯＴＷα２ＳＭＰ          式７
式７において、サンプリングされたチューニングワードＯＴＷα２ＳＭＰは、各鋸歯状ランプ（チャープ）の終わりにおける発振器チューニングワードＯＴＷの比例部分のサンプル値である。サンプリングされたチューニングワードＯＴＷα２ＳＭＰを減算すると、式２の発振器チューニングワードＯＴＷが補正され、鋸歯状ランプがその値ＯＴＷｅｎｄから値ＯＴＷｓｔａｒｔに遷移するときに、位相検出器の出力が乱されてはならない。
【００５７】
図４は、デジタルループフィルタＤＬＦ１０６の実現を示しているが、他の構成も可能である。例えば、ＤＬＦ１０６は、デジタル構成要素およびアナログ構成要素の両方を有するループフィルタとすることができる。また、加算器４１０によって提供される発振器チューニングワードＯＴＷは、最初にＤ／Ａ変換器に適用され、その後、Ｄ／Ａ変換器の出力は、ＶＣＯなどの発振器に適用することができる。
【００５８】
図５は、図１のＤＰＬＬ１００の内部位相ロックループ信号のシミュレーションされたプロットを示し、ＤＬＦは図４のＤＬＦ４０１によって実装される。図５は、上記の高速整定ランプ生成方法を使用する利点を示す。第１の曲線５０２は、時間の関数として周期的である鋸歯状ランプとしての周波数コマンドワードＦＣＷを示す。第２の曲線５０４は、位相誤差Φｒａｍｐを示し、ランプ入力で動作する図１のＤＰＬＬ１００と一致する一定の値を達成する。ＤＰＬＬシステム理論によれば、位相誤差Φｒａｍｐは、その後の鋸歯状ランプ（チャープ）の間、比較的一定の値を維持する。
【００５９】
第３の曲線５０６は、ランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔを示し、ここで、非ゼロ周期パルスが新しい鋸歯状ランプの開始時に信号に提供される。図４のＤＬＦ４０１に関して上述したように、各非ゼロパルスで、ＰＩフィルタ内のアキュムレータ４１４をリセットすることができる。これは、次に、第４の曲線５０８に示すように、発振器チューニングワード積分部分ＯＴＷ１をリセットさせることができる。
【００６０】
加えて、ランプリセット信号ｃｈｉｒｐ＿ｓｔａｒｔの各非ゼロ周期パルス上では、フィア−ス曲線５１０によって示されるように、チューニングワード比例部分ＯＴＷα２がサンプリングされ、それにより、第６の曲線５１２に示されるように、そのメモリ要素４１６が、サンプリングされたチューニングワードＯＴＷα２ＳＭＰを提供することができる。発振器チューニングワードの比例部分ＯＴＷα２は位相誤差に追従し、すべての鋸歯状ランプ（チャープ）の開始時にサンプリングされる。第７の曲線５１４は、図４の加算器４１０の出力に提供される発振器チューニングワードＯＴＷを示す。最後に、周波数誤差Δｆの８番目の曲線５１６も示されている。
【００６１】
図５の曲線５１４および５０２に示されるように、初期周波数誤差Δｆは比較的大きく（２ＭＨｚより大きい）、整定時間の約７マイクロ秒（ｕｓ）に対応する。しかしながら、後続の鋸歯状ランプ（チャープ）は、はるかに小さい誤差及び約１ｕｓの短縮された整定時間を引き起こす。最初の鋸歯状ランプの間、ＤＰＬＬ１００のＤＬＦ１０６は、ランプを生成するのに必要とされる目標位相誤差を取得する機会をまだ持っていない。第１のランプおよび各リセット信号ｃｈｉｒｐ＿ｓｔａｒｔに続いて、曲線５０４および５１０は、位相誤差Φｒａｍｐおよび発振器チューニングワード比例部分ＯＴＷα２が安定した定常状態値に達することを示す。これが起こると、ＤＬＦ１０６は、ＤＰＬＬ１００を補正して、曲線５１４の周波数誤差Δｆがゼロに近くなるかまたはほぼゼロになるようにする。
【００６２】
図６は、図４のＤＬＦを含むＤＰＬＬによって生成される測定された鋸歯状ランプに対応する曲線６０２と、従来のＤＬＦを含むＤＰＬＬによって生成される測定された鋸歯状ランプの曲線６０４とを比較する。生成されたランプは、１００ＭＨｚの帯域幅ＢＷを有し、２０μｓでは９．５ＧＨｚから９．６ＧＨｚのランプを有する。図４のＤＰＬ４０１を有するＤＰＬＬの場合、曲線６０２によって示されるように、整定時間は大幅に短縮される。
【００６３】
図４は、アキュムレータ４１４を有する積分経路と、比例ブロック４０８を有する比例経路とを有する、ＰＩフィルタとして構成されたＤＬＦ４０１を含む、ＤＰＬＬに関するものであるが、他の構成が可能である。例えば、ＤＰＬＬは、異なる次数または異なるタイプ（Ｉ、ＩＩ、ＩＩＩ、ＩＶ、またはそれ以上）であってもよい。いくつかの構成では、比例ブロック４０４およびデジタルメモリ要素４０６を有する比例経路を除去することができる。他のいくつかの構成では、アキュムレータを有するより大きいまたはより少ない比例経路および／または積分経路を実装することができる。図７は、より大きいまたはより少ない比例および／または積分経路が補正要素に含まれる追加の実施形態の例を示す。図７に示すループフィルタは、例えば、図１のＤＬＦ１０６を実装することができる。図４および／または図７のＤＬＦの特徴の任意の好適な組み合わせは、互いに実装することができる。
【００６４】
図７は、別の実施形態による発振器チューニングワードＯＴＷを提供するように構成されたＤＰＬＬの一部８００の概略ブロック図である。ＤＰＬＬの部分８００は、ＤＬＦ８０６および位相検出器４０２を含む。ＤＬＦ８０６は、積分係数ブロック８１２およびアキュムレータ８１４を有する追加の積分経路を含む点を除いて、図４のＤＬＦ４０１と同様である。加算器４１０また、図４の加算器８１０は、追加の入力を有する加算器８１０によって置き換えられる。図７に示すように、アキュムレータ８１４は、加算器８１０に追加の発振器チューニングワード積分部分ＯＴＷ１２を提供する。発振器チューニングワードＯＴＷを鋸歯状ランプの開始時に補正するために、アキュムレータ８１４は、アキュムレータ４１４と同様に、ランプリセット信号ｃｈｉｒｐｓｔａｒｔを受信する。これは、次に各鋸歯状ランプの開始時に発振器チューニングワード積分部分ＯＴＷ１２をリセットする。
【００６５】
本明細書で論じる原理および利点のいずれも、上記のシステムだけでなく、他のシステムに適用することができる。いくつかの実施形態は、本明細書に記載された特徴および／または利点のサブセットを含むことができる。上述の様々な実施形態の要素および動作は、さらなる実施形態を提供するために組み合わせることができる。本明細書で論じる方法の行為は、任意の順序で適切に実行することができる。その上、本明細書で論じる方法の行為は、連続的に、または並行して、適切に実行することができる。回路は特定の配置で図示されているが、他の同等の配置が可能である。
【００６６】
上述のいくつかの実施形態は、ＤＰＬＬに関連して例を提供している。しかしながら、実施形態の任意の好適な原理および利点は、適切にチャージポンプＰＬＬに適用することができる。より一般的には、本明細書で論じられる原理および利点のいずれも、本明細書の教示のいずれかから利益を得ることができる任意の他のシステム、装置、または方法に関連して実装することができる。例えば、本明細書で論じられる原理および利点のいずれも、鋸歯状ランプ信号の短縮された整定時間を必要とする任意の装置に関連して実施することができる。
【００６７】
本開示の態様は、様々な電子装置において実装することができる。例えば、本明細書で論じられる原理および利点のいずれかに従って実装される上記のＤＰＬＬの１つ以上は、様々な電子装置に含めることができる。電子装置の例には、レーダシステム、レーダ検出器、消費者電子製品、半導体ダイなどの消費者電子製品の部品および／またはパッケージモジュール、電子試験装置、無線通信装置などが含まれるが、これらに限定されない。電子装置の例は、通信ネットワークを含むこともできる。消費者向け電子製品には、スマートフォン、ラップトップコンピュータ、タブレットコンピュータ、スマートウォッチまたはイヤーピースなどのウェアラブルコンピュータ装置、自動車、カムコーダ、カメラ、デジタルカメラ、携帯型メモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、複写機、ファクシミリ、スキャナ、多機能周辺機器などが含まれる。さらに、電子装置は、工業用および／または医療用の製品を含む、未完成の製品を含むことができる。
【００６８】
文脈が明確に別途必要としない限り、明細書および特許請求の範囲を通して、「備える（ｃｏｍｐｒｉｓｅ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」などの語は、排他的または網羅的ではなく包括的な意味で解釈されるべきであり、言い換えれば、「含んでいるが、これに限定されない」という意味である。本明細書で一般的に使用される「結合された（ｃｏｕｐｌｅｄ）」または「接続された（ｃｏｎｎｅｃｔｅｄ）」という語は、直接接続されるか、または１つ以上の中間要素によって接続され得る２つ以上の要素を指す。したがって、図面に示された様々な概略図は、要素および構成要素の例示的な配置を示しているが、実際の実施形態では追加の介在要素、装置、特徴または構成要素が存在することがある（図示の回路の機能に悪影響がないものと仮定する）。さらに、本明細書で使用される場合、「本明細書（ｈｅｒｅｉｎ）」、「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」という語、および類似の意味の語は、本出願の特定部分ではなく、本出願全体を指すものとする。文脈が許す限り、単数または複数の数字を使用する特定の実施形態の詳細な説明内の語は、それぞれ複数または単数を含むこともできる。２つ以上の項目のリストを参照する際の「または（ｏｒ）」という語は、以下の語の解釈、リスト内のいずれかの項目、リスト内のすべての項目、およびリスト内の項目のいずれかの組み合わせを包含することを意図される。本明細書で提供されるすべての数値または距離は、測定誤差内に同様の値を含むことが意図される。
【００６９】
特定の実施形態について説明してきたが、これらの実施形態は単なる例示として提示されたものであり、本開示の範囲を限定することを意図するものではない。実際、本明細書に記載された新規な装置、システム、および方法は、様々な他の形態で具体化されてもよい。さらに、本開示の趣旨から逸脱することなく、本明細書に記載の方法およびシステムの形態における様々な省略、置換、および変更を行うことができる。添付の特許請求の範囲およびそれらの等価物は、本開示の範囲および趣旨に含まれるようなそのような形態または改変を包含するように意図される。
【符号の説明】
【００７０】
１００  デジタル位相ロックループ（ＤＰＬＬ）
１０２  加算器
１０４  アキュムレータ
１０６  デジタルループフィルタ（ＤＬＦ）
１０８  デジタル制御発振器（ＤＣＯ）
１１０  時間−デジタル変換器（ＴＤＣ）／カウンタ
１１２  微分ブロック
【図１】
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【図２】
2018082428.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
2018082428000001.pdf