(57)【要約】【課題】インターポーザの所期の強度を保ちながら、インターポーザの接続不良の発生を抑止する。【解決手段】電子回路基板２１と半導体ダイ２１との間のインターポーザ１０は、最下層の基材層１１ａ、その上の絶縁層１２、その上の基材層１１ｂを有する基体１、接続部２，３を備え、絶縁層１２は基材層１１ａ，１１ｂよりも大きな熱膨張率を有しており、基材層１１ａはスリット１３ａが形成されて複数の部分１４ａに、基材層１１ｂは平面視でスリット１３ａと異なるスリット１３ａが形成されて複数の部分１４ａにそれぞれ分割されている。【選択図】図１３
2018098463.tif 000002
【特許請求の範囲】
【請求項１】
電子回路基板と、
前記電子回路基板上に電気的に接続されたインターポーザと、
前記インターポーザ上に電気的に接続された半導体ダイと
を含み、
前記インターポーザは、最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を備え、
前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、
前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、
前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されていることを特徴とする半導体装置。
【請求項２】
前記第１層は、前記第３層の前記第２部分よりも多くの前記第１部分に分割されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１層の裏面に複数の第１接続部が設けられており、
前記第１層は、前記第１スリットにより１つ以上の前記第１接続部を含む前記第１部分に分割されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記インターポーザは、最上層の第４層を備え、
前記第４層は、前記第２層よりも小さな熱膨張率を有し、第３スリットが形成されて複数の第３部分に分割されており、
前記第４層の表面に第２接続部が設けられていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第４層は、前記第３スリットにより分割された１つの前記第３部分に全ての前記第２接続部が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２接続部と共に第３接続部が前記第４層の表面に設けられており、
前記第４層は、前記第３スリットにより前記第３接続部の形成領域が前記第２接続部の形成領域よりも多くの前記第３部分に分割されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
平面視で重畳する箇所を持つ前記第１部分及び前記第２部分には、平面視で不一致箇所が存在することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を有する基体と、
前記基体に設けられた接続部と
を備え、
前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、
前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、
前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されていることを特徴とするインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びインターポーザに関するものである。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要請に応えるべく、半導体素子そのものの微細化が進められてきたが、物理的にも、また製造コストの面でも限界が近づいている。そこで、このような半導体素子に替わる高性能化技術として、複数の半導体（Ｓｉ）ダイが実装されたインターポーザをパッケージ基板上に搭載する、いわゆる２．５Ｄと呼ばれる実装構造を備えた半導体装置が注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４２８８８号公報
【特許文献２】特開２０００−１５１０６０号公報
【特許文献３】特開２０００−２２８５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の半導体装置において、半導体ダイと、パッケージ基板等の電子回路基板とでは熱膨張率が大きく異なる。インターポーザの基材としては、半導体ダイを高密度・高精度に搭載するために、半導体ダイと熱膨張係数の近い材料であるＳｉやガラスを用いる必要がある。この場合、温度変化に起因して、インターポーザに比べて電子回路基板に大きな熱変形が発生し、インターポーザの電子回路基板との接合部に応力が集中する。その結果、インターポーザと電子回路基板との間で接続不良が生じるという問題がある。
【０００５】
本発明は、インターポーザの所期の強度を保ちながら、インターポーザの接続不良の発生を抑止することができる、信頼性の高い半導体装置及びインターポーザを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの態様では、半導体装置は、電子回路基板と、前記電子回路基板上に電気的に接続されたインターポーザと、前記インターポーザ上に電気的に接続された半導体ダイとを含み、前記インターポーザは、最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を備え、前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されている。
【０００７】
一つの態様では、インターポーザは、最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を有する基体と、前記基体に設けられた接続部とを備え、前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されている。
【発明の効果】
【０００８】
一つの側面では、本発明では、インターポーザの所期の強度を保ちながら、インターポーザの接続不良の発生を抑止することができる、信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態によるインターポーザの構成を示す概略断面図である。
【図２】基体の各基材層を示す概略平面図である。
【図３】基体の各基材層の他の例を示す概略平面図である。
【図４】本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図９】図８に引き続き、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。
【図１０】本実施形態によるインターポーザの製造方法（２）を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本実施形態によるインターポーザの製造方法（２）を工程順に示す概略断面図である。
【図１２】図１１に引き続き、本実施形態によるインターポーザの製造方法（２）を工程順に示す概略断面図である。
【図１３】本実施形態による半導体装置の構成を示す概略断面図である。
【図１４】本実施形態による半導体装置におけるインターポーザの奏する作用効果を説明するための概略断面図である。
【図１５】本実施形態による半導体装置におけるインターポーザの比較例を示す概略断面図である。
【図１６】本実施形態の変形例１によるインターポーザの構成を示す概略断面図である。
【図１７】本実施形態の変形例２によるインターポーザの構成を示す概略断面図である。
【図１８】本実施形態の変形例３によるインターポーザの構成を示す概略断面図である。
【図１９】本実施形態の変形例４によるインターポーザの構成を示す概略断面図である。
【発明を実施するための形態】
【００１０】
以下、インターポーザ及びこれを備えた半導体装置の実施形態について、図面を参照しながら詳細に説明する。
【００１１】
（インターポーザの構成）
図１は、本実施形態によるインターポーザの構成を示す概略断面図である。
このインターポーザは、基体１、基体１の裏面に設けられた第１接続部２、基体１の表面に設けられた第２接続部３、配線４、及びビア５を備えている。
【００１２】
基体１は、基材層と、基材層間に配された絶縁層とを有しており、基材層と絶縁層とが交互に積層され、最下層及び最上層が基材層とされている。図１には、各基材層について、最下層（第１層）を基材層１１ａ、中間層（第３層）を基材層１１ｂ、最上層（第４層）を基材層１１ｃと記す。中間層は２層以上である場合もある。基材層１１ａ〜１１ｃは、当該インターポーザが搭載される電子回路基板よりも、当該インターポーザ上に搭載される半導体ダイのＳｉ等に近い（又は同等の）熱膨張率を持つ材料、例えばガラスやＳｉ、ここではガラスから形成されている。第２層である絶縁層１２は、基材層１１よりも熱膨張率の大きい材料、ここでは絶縁材料である有機樹脂から形成されている。
【００１３】
第１接続部２は、第２接続部３よりも大きいサイズとされており、最下層の基材層１１ａの裏面に設けられた例えば電極パッドであり、Ｃ４バンプ又はＢＧＡを介してパッケージ基板やプリント基板等の電子回路基板と電気的に接続されるものである。
第２接続部３は、最上層の基材層１１ｃの表面に設けられた例えばマイクロバンプであり、半導体ダイと電気的に接続されるものである。
【００１４】
配線４は、絶縁層１２内に形成されている。ビア５は、基材層１１、又は基材層１１及び絶縁層１２に形成されており、配線４間、第１接続部２と配線４との間、第２接続部３と配線４との間を電気的に接続している。
【００１５】
本実施形態では、基材層について、少なくとも最下層の基材層１１ａ及び中間層の基材層１１ｂ、ここでは全ての基材層１１ａ〜１１ｃにスリットが形成されている。基材層１１ａでは第１スリットであるスリット１３ａ、基材層１１ｂでは第２スリットであるスリット１３ｂ、基材層１１ｃでは第３スリットであるスリット１３ｃと記す。基材層１１ａは、スリット１３ａにより複数の島状部分（第１部分）１４ａに分割されている。中間層の基材層１１ｂは、スリット１３ｂにより複数の島状部分（第２部分）１４ｂに分割されている。最上層の基材層１１ｃは、スリット１３ｃにより複数の島状部分（第３部分）１４ｃに分割されている。平面視において、隣り合う基材層、ここでは基材層１１ａ及び基材層１１ｂでスリット１３ａとスリット１３ｂとが異なる位置に形成されており、基材層１１ｂ及び基材層１１ｃでスリット１３ｂとスリット１３ｃとが異なる位置に形成されている。スリット１３ａ〜１３ｃ内には、絶縁層１２と同じ有機樹脂が充填されている。
【００１６】
図２は、基体の各基材層を示す概略平面図であり、（ａ）が最上層の基材層のみの上面図、（ｂ）が中間層の基材層のみの上面図、（ｃ）が最下層の基材層のみの下面図をそれぞれ示している。配線及びビアの図示は省略している。
図２（ａ）では、最上層の基材層１１ｃは、縦横方向に延在する直線状であり、最下層の基材層１１ａ及び中間層の基材層１１ｂのスリット１３ａ，１３ｂとは平面視で異なる配置のスリット１３ｃにより複数の島状部分１４ｃに分割されている。本実施形態において、最上層の基材層１１ｃでは、複数の島状部分１４ｃのうち、中央の島状部分１４ｃに全ての第２接続部１２が設けられており、第２接続部１２間の領域にはスリットは設けられていない。なお、最上層の基材層１１ｃには、スリットを形成しなくでも良い。
【００１７】
図２（ｂ）では、中間層の基材層１１ｂは、縦横方向に延在する直線状であり、最下層の基材層１１ａ及び最上層の基材層１１ｃのスリット１３ａ，１３ｃとは平面視で異なる配置のスリット１３ｂにより複数の島状部分１４ｂに分割されている。
【００１８】
図２（ｃ）では、最下層の基材層１１ａは、裏面に複数の第１接続部２が設けられており、中間層の基材層１１ｂ及び最上層の基材層１１ｃのスリット１３ｂ，１３ｃとは平面視で異なる配置のスリット１３ｃにより複数の島状部分１４ａに分割されている。基材層１１ａでは、縦横方向に延在する直線状のスリット１３ｃにより１つの第１接続部２ごとの島状部分１４に分割されている。基材層１１ａは、各基材層１１のうちで最も多くの島状部分に分割されている。
なお、図示していないが、縦横方向に延在する直線状のスリット１３ｃにより１つ又は複数の第１接続部２ごとに島状部分１４に分割しても良い。
【００１９】
図３は、基体の各基材層の他の例を示す概略平面図であり、（ａ），（ｂ）が最上層の基材層のみの上面図、（ｃ）が中間層の基材層のみの上面図である。配線及びビアの図示は省略している。
図３（ａ）では、最上層の基材層１１ｃは、縦横方向に延在する直線状、及び斜め方向に延在する直線状のスリット１３ｃより複数の島状部分１４ｃに分割されている。
図３（ｂ）では、最上層の基材層１１ｃは、縦横方向に延在する直線の矩形枠状のスリット１３ｂより２つの島状部分１４ｃに分割されている。
図２（ａ）と同様に、最上層の基材層１１ｃでは、複数の島状部分１４ｃのうち、中央の島状部分１４ｃに全ての第２接続部１２が設けられており、第２接続部１２間の領域にはスリットは設けられていない。
【００２０】
図３（ｃ）では、中間層の基材層１１ｂは、縦横方向に延在する直線状であり、例えば縦方向で位置ずれするような直線状のスリット１３ｂより複数の島状部分１４ｂに分割されている。
なお、図２及び図３の各図では、スリットが直線状である場合を例示したが、スリットの一部又は全部を曲線状とすることも可能である。
【００２１】
［インターポーザの製造方法］
以下、本実施形態によるインターポーザの製造方法について説明する。具体的には、製造方法（１），（２）の２通りの方法を例示する。
【００２２】
（製造方法（１））
図４〜図９は、本実施形態によるインターポーザの製造方法（１）を工程順に示す概略断面図である。配線の形成には、例えばセミアディティブ法を用いる。
【００２３】
先ず、図４（ａ）に示すように、ガラス基板３１上にシード層３２を形成する。
詳細には、基材層１１ｃとなる例えば１００μｍ程度の厚みのガラス基板３１上に、例えばスパッタ法によりＴｉを例えば１００ｎｍ程度の厚みに、Ｃｕを例えば２００ｎｍ程度の厚みに順次成膜する。以上により、シード層３２が形成される。
【００２４】
続いて、図４（ｂ）に示すように、レジストマスク３３を形成する。
詳細には、シード層３２上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、配線形成のための開口３３ａが形成されたレジストマスク３３が形成される。
【００２５】
続いて、図４（ｃ）に示すように、Ｃｕ３４を形成する。
詳細には、電解メッキ法により、シード層３２のレジストマスク３３の開口３３ａから露出する部分上に例えば５μｍ程度の厚みにＣｕ３４を堆積する。
【００２６】
続いて、図４（ｄ）に示すように、レジストマスク３３を除去する。
詳細には、アッシング処理又はウェットエッチングにより、レジストマスク３３を除去する。
【００２７】
続いて、図４（ｅ）に示すように、不要なシード層３２を除去する。
詳細には、シード層３２のうち露出する部分、即ちＣｕ３４の形成されていない部分をウェットエッチングにより除去する。以上により、配線４が形成される。
【００２８】
続いて、図５（ａ）に示すように、樹脂層３５を形成する。
詳細には、配線４を覆うようにガラス基板３１上に例えば有機絶縁材料を塗布し、露光及び現像を行う。有機絶縁材料のビアの形成箇所に開口３５ａを形成した後、熱又は紫外線照射により有機絶縁材料を硬化する。以上により樹脂層３５が形成される。
【００２９】
続いて、図５（ｂ）に示すように、シード層３６を形成する。
詳細には、開口３５ａ内を含む樹脂層３５上に、例えばスパッタ法によりＴｉを例えば２００ｎｍ程度の厚みに、Ｃｕを例えば１０００ｎｍ程度の厚みに順次成膜する。以上により、シード層３６が形成される。
【００３０】
続いて、図５（ｃ）に示すように、レジストマスク３７を形成する。
詳細には、シード層３６上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、バンプ形成のための開口３７ａが形成されたレジストマスク３７が形成される。
【００３１】
続いて、図５（ｄ）に示すように、Ｃｕ３８及びＳｎＡｇ３９を形成する。
詳細には、電解メッキ法により、シード層３６のレジストマスク３７の開口３７ａから露出する部分上に、例えば５μｍ程度の厚みのＣｕ３８及び例えば１０μｍ程度の厚みのＳｎＡｇ３９を順次堆積する。
【００３２】
続いて、図６（ａ）に示すように、レジストマスク３７を除去する。
詳細には、アッシング処理又はウェットエッチングにより、レジストマスク３７を除去する。
【００３３】
続いて、図６（ｂ）に示すように、不要なシード層３６を除去する。
詳細には、シード層３６のうち露出する部分、即ちＣｕ３８及びＳｎＡｇ３９の形成されていない部分をウェットエッチングにより除去する。
【００３４】
続いて、図６（ｃ）に示すように、リフローを行う。
詳細には、リフローを行うことにより、ＳｎＡｇ３９を溶融させて表面を丸くする。以上により、Ｃｕ３８及びＳｎＡｇ３９からなる第２接続部３が形成される。
【００３５】
続いて、図７（ａ）に示すように、ガラス基板３１をサポート基板４１に固定する。
詳細には、ガラス基板３１の表面（第２接続部３が形成された面）に仮接着剤４２を塗布し、サポート基板４１に固定する。サポート基板４１は、例えば厚み１ｍｍ程度のガラス板である。
【００３６】
続いて、図７（ｂ）に示すように、ガラス基板３１に開口３１ａを形成する。
詳細には、ガラス基板３１の裏面にレーザ等を用いて、配線４の表面を露出させる開口３１ａを形成する。ここで、開口３１ａと同時にガラス基板３１にスリットを形成しても良いが、本実施形態ではスリットは別工程で形成する。
【００３７】
続いて、図７（ｃ）に示すように、ビア５及び配線４を形成する。
詳細には、図４（ａ）〜（ｅ）と同様にセミアディティブ法により、開口３１ａを埋め込むビア５及びこれと接続された例えば５μｍ程度の厚みの配線４を形成する。
【００３８】
続いて、図８（ａ）に示すように、ガラス基板３１にスリット１３ｃを形成する。
詳細には、ダイシングを用いてガラス基板３１（及び樹脂層３５）にスリット１３ｃを形成する。スリット１３ｃにより、ガラス基板３１が複数の島状部分に分割される。スリット１３ｃは、レーザ等を用いて形成しても良い。
【００３９】
続いて、図８（ｂ）に示すように、絶縁樹脂層４３を形成する。
詳細には、スリット１３ｃを埋め込むように、ガラス基板３１の裏面上に例えば有機絶縁材料を塗布又は貼付する。ここでは、例えば液状の絶縁樹脂材料を例えば２０μｍ程度の厚みに塗布する。以上により、絶縁層１２となる絶縁樹脂層４３が形成される。
【００４０】
続いて、図８（ｃ）に示すように、ガラス層４４を貼付する。
詳細には、絶縁樹脂層４３上に基材層１１ｂとなる例えば１００μｍ程度の厚みのガラス層４４を貼付する。熱又は紫外線照射により絶縁樹脂層４３を硬化させて、絶縁樹脂層４３とガラス層４４とを接着させる。
【００４１】
続いて、図９（ａ）に示すように、絶縁層１２、基材層１１ａ、及び第１接続部２等を形成する。
詳細には、図７（ｂ）〜８（ｃ）と同様の一連工程を複数回行い、スリット１３ｂ、配線４、絶縁層１２、基材層１１ａ、ビア５、第１接続部２、及びスリット１３ａを形成する。第１接続部２は、例えば２μｍ程度の厚みのＣｕ４５と、例えば４μｍ程度の厚みのＮｉ及び０．０５μｍ程度の厚みのＡｕが積層されてなるＮｉ／Ａｕ４６とから構成される。
【００４２】
続いて、図９（ｂ）に示すように、仮接着剤４２及びサポート基板４１を除去し、基体１を所望のサイズに分割する。以上により、本実施形態によるインターポーザが形成される。
【００４３】
（製造方法（２））
図１０〜図１２は、本実施形態によるインターポーザの製造方法（２）を工程順に示す概略断面図である。配線の形成には、例えばサブトラクト法を用いるが、セミアディティブ法を用いても良い。
【００４４】
先ず、図１０（ａ）に示すように、ガラス基板５１上にＣｕ５２を形成する。
詳細には、基材層１１ｃとなる例えば１００μｍ程度の厚みのガラス基板５１上に、無電解メッキ法により、例えば５μｍ程度の厚みにＣｕ５２を形成する。
【００４５】
続いて、図１０（ｂ）に示すように、レジストマスク５３を形成する。
詳細には、Ｃｕ５２上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、配線形成のための開口５３ａが形成されたレジストマスク５３が形成される。
【００４６】
続いて、図１０（ｃ）に示すように、配線４を形成する。
詳細には、レジストマスク５３を用いて、ウェットエッチングによりＣｕ５２の開口５３ａから露出する箇所を除去する。以上により、配線４が形成される。
【００４７】
続いて、図１０（ｄ）に示すように、レジストマスク５３を除去する。
詳細には、アッシング処理又はウェットエッチングにより、レジストマスク５３を除去する。
【００４８】
続いて、図１１（ａ）に示すように、ガラス基板５１の裏面に絶縁樹脂層５４をラミネートする。
詳細には、ガラス基板５１を裏返し、ガラス基板５１の裏面に絶縁層１２となる例えば５０μｍ程度の厚みのフィルム状の絶縁樹脂層５４をラミネートする。
【００４９】
続いて、図１１（ｂ）に示すように、絶縁樹脂層５４及びガラス基板５１に開口５５を形成する。
詳細には、絶縁樹脂層５４及びガラス基板５１の裏面に例えばレーザを用いて、配線４の表面を露出させる開口５５を形成する。
【００５０】
続いて、図１１（ｃ）に示すように、開口５５内に導電性ペースト５６を充填する。
詳細には、開口５５内に例えばＳｎ系の導電性ペースト５６を充填し、配線４と接続されるビアを形成する。
【００５１】
続いて、図１１（ｄ）に示すように、ガラス基板５１にスリット１３ｂを形成する。
詳細には、ダイシングを用いてガラス基板５１（及び樹脂層３５）にスリット１３ｃを形成する。スリット１３ｂにより、ガラス基板５１が複数の島状部分に分割される。スリット１３ｂは、レーザ等を用いて形成しても良い。以上により、スリット１３ｂを有する中間層の基材層１１ｂを備えた層構造（基材層１１ｂ、絶縁層１２、配線４、及び導電性ペースト５６のビア）が形成される。
【００５２】
続いて、図１２（ａ）に示すように、他の層構造を形成し、これらの層構造を重ねる。
詳細には、図１０（ａ）〜図１１（ｄ）の一連工程を複数回行い、他の層構造を形成する。本実施形態では、他の層構造として、以下の２つの層構造が形成される。１つ目は、スリット１３ａを有する中間層の基材層１１ａを備えた層構造（基材層１１ａ、絶縁層１２、配線４、及び導電性ペースト５６のビア）である、２つ目は、スリット１３ｃを有する中間層の基材層１１ｃを備えた層構造（基材層１１ｃ、絶縁層１２、配線４、及び導電性ペースト５６のビア）である。
３つの層構造を、位置決めして重ね合わせる。この重畳作業を行う際に圧着等により軽く固定するが、この際に各基材層にスリットを形成するようにしても良い。
【００５３】
続いて、図１２（ｂ）に示すように、重畳された層構造を接合する。
詳細には、重畳された層構造を加熱しながら圧力を印加し、ビアと配線、配線同士を接合させる。ここでは、基材層にスリットを絶縁層１２の材料で埋め込まずに空隙を形成する場合を例示するが、埋め込むようにしても良い。
【００５４】
続いて、図１２（ｃ）に示すように、最上層の絶縁層１２に第２接続部３を形成する。
詳細には、最上層の絶縁層１２をレーザ等で開口し、配線４と電気的に接続される第２接続部３を形成する。以上により、本実施形態によるインターポーザが形成される。
【００５５】
（半導体装置の構成）
図１３は、本実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、電子回路基板２１、電子回路基板２１上に搭載されたインターポーザ１０、及びインターポーザ１０に搭載された半導体ダイ２２を備えている。
【００５６】
電子回路基板２１は、例えばパッケージ基板である。電子回路基板２１がプリント基板である場合には、インターポーザ１０は「パッケージ基板」となる。
インターポーザ１０は、上述した本実施形態によるインターポーザであり、基体１の基材層１１ａ〜１１ｃにスリット１３ａ〜１３ｃが形成されている。
【００５７】
インターポーザ１０は、裏面には電極パッドである第１接続部２が、表面には第１接続部２よりも微細な例えばマイクロバンプである第２接続部３がそれぞれ設けられている。インターポーザ１０は、電子回路基板２１と半導体ダイ２２とを電気的に接続するものであり、その表面には第２接続部３より半導体ダイ２２が接合されている。半導体ダイ２２が搭載されたインターポーザ１０は、第１接続部２に配された例えばＣ４バンプ又はＢＧＡであるバンプ２３を介して電子回路基板２１上に接合されている。
【００５８】
図１４は、本実施形態による半導体装置の奏する作用効果を説明するための概略断面図である。
インターポーザ１０では、基体１の基材である基材層１１が電子回路基板２１よりも半導体ダイ２２のＳｉ等に近い（又は同等の）熱膨張率を持つ材料からなる。最下層の基材層１１ａは、当該基材層１１ａよりも熱膨張率の高い絶縁層１２の材料が埋め込まれたスリット１３ａにより１つの第１接続部２ごとに島状部分１４に細かく分割されている。この構成により、熱膨張率の大きい電子回路基板２１が例えば矢印Ａのような熱変形を受けた場合、最下層の基材層１１ａはスリット１３ａで多数の島状部分１４ａに細分化されているために当該熱変形による伸縮に柔軟に追従して変形する。これにより、電子回路基板２１と最下層の基材層１１ａとの間の応力が大幅に軽減し、第１接続部２及びバンプ２３が損傷を受けることなく、インターポーザ１０の電子回路基板２１との高い接続信頼性が得られる。
【００５９】
インターポーザ１０では、中間層の基材層１１ｂにも絶縁層１２の材料が埋め込まれたスリット１３ｂが形成され、複数の島状部分１４ｂに分割されている。この構成により、電子回路基板２１に熱変形が生じた場合、電子回路基板２１と最下層の基材層１１ａとの間で発生した応力が中間層の基材層１１ｂに分散され、応力が更に緩和される。
【００６０】
インターポーザ１０では、最上層の基材層１１ｃにも絶縁層１２の材料が埋め込まれたスリット１３ｃが形成され、複数の島状部分１４ｃに分割されている。最上層の基材層１１ｃでは、中央の島状部分１４ｃに全ての第２接続部１２が設けられており、第２接続部１２間の領域にはスリットは設けられていない。最上層の基材層１１ｃの基材の熱膨張率は半導体ダイ２２と略同等であるため、半導体ダイ２２が例えば矢印Ｂのような熱変形を受けた場合、半導体ダイ２２と接続された全ての第２接続部３が設けられた島状部分１４ｃも略同様の熱変形を受ける。これにより、インターポーザ１０の半導体ダイ２２との高い接続信頼性が保持され、第２接続部３としてマイクロバンプやＣｕピラー等を用いて高密度の接合を行うことができる。
【００６１】
インターポーザ１０では、絶縁層１２を介して上下で隣り合う基材層において、上下のスリットが平面視で異なる。本実施形態では、最下層の基材層１１ａ及び中間層の基材層１１ｂにおいて、スリット１３ａとスリット１３ｂとが平面視で異なる。また、中間層の基材層１１ｂ及び最上層の基材層１１ｃにおいて、スリット１３ｂとスリット１３ｃとが平面視で異なる。隣り合う基材層についてスリットが平面視で同一である（スリットの位置が平面視で一致する）と、熱変形を受けるときの応力の方向がこれら２層の基材層で略同一となり、インターポーザ１０の強度の低下を招く。本実施形態では、隣り合う基材層において平面視でスリットが異なるため、熱変形を受けるときの応力の方向が２層の基材層で分散され、所期の強度を保ちながら電子回路基板２１と半導体ダイ２２との熱膨張率の差異を緩和することができる。
【００６２】
更にインターポーザ１０では、絶縁層１２を介して上下で隣り合う基材層において、平面視で重畳する箇所を持つ上下の島状部分には、平面視で不一致箇所が存在する。即ち、基材層１１ａと基材層１１ｂにおいて、平面視で重畳する箇所を持つ島状部分１４ａ，１４ｂには、平面視で不一致箇所が存在する。基材層１１ｂと基材層１１ｃにおいて、平面視で重畳する箇所を持つ島状部分１４ｂ，１４ｃには、平面視で不一致箇所が存在する。特に、基体１は、例えば図１５のような、全ての基材層１１ａ，１１ｂ，１１ｃについて平面視で同じ位置で重畳する（基材層１１ａ，１１ｂ，１１ｃについて平面視でスリット１３が一致する）島状部分１４ａ，１４ｂ，１４ｃからなる島状部分群１００を有しない。基体１が上記の不一致箇所を有すると、特に図１５のような島状部分群１００を有すると、基体１が島状部分群１００の箇所でスリット１３ａ，１３ｂ，１３ｃにより分断されることになり、強度の低下を招く虞がある。本実施形態によるインターポーザでは、基体１が上記の不一致箇所を有さず、島状部分群１００を有しないため、その強度が十分に保たれる。
【００６３】
以上説明したように、本実施形態によれば、所期の強度を保ちながら、第１及び第２接続部２，３における接続不良の発生を抑止することができる、信頼性の高いインターポーザ１０が実現する。
また、本実施形態によれば、インターポーザ１０の所期の強度を保ちながら、半導体ダイ２２と電子回路基板２１との熱膨張率の大きな差異に起因する接続不良の発生を抑止することができる信頼性の高い半導体装置が実現する。
【００６４】
［変形例］
以下、本実施形態の諸変形例について説明する。これらの変形例では、本実施形態と同様にインターポーザを開示するが、その基体の基材層に形成されたスリットの構造が異なる点で本実施形態と相違する。なお、以下の諸変形例では、本実施形態と同じ構成部材については、本実施形態と同じ符号を付して詳しい説明を省略する。
【００６５】
（変形例１）
図１６は、本実施形態の変形例１によるインターポーザの構成を示す概略断面図である。
このインターポーザは、基体１において、基材層間の絶縁層１５が基材層１１ａ〜１１ｃよりも低い弾性率材料、例えばウレタン、シリコーン、ビスマレイミド等の樹脂からなり、基材層１１ａ〜１１ｃのスリット１３ａ〜１３ｃ内も絶縁層１５と同じ低弾性率材料で埋め込まれている。この構成により、インターポーザの電子回路基板２１との間の応力が更に緩和される。その他の構成については、本実施形態と同様である。
【００６６】
変形例１によれば、所期の強度を保ちながら、第１及び第２接続部２，３における接続不良の発生を抑止することができる、信頼性の高いインターポーザ１０が実現する。
【００６７】
（変形例２）
図１７は、本実施形態の変形例２によるインターポーザの構成を示す概略断面図である。
このインターポーザは、基体１において、基材層１１〜１１ｃのスリット１３ａ〜１３ｃ内が導電材料１６、例えばハンダペースト等の各種導電性ペーストで埋め込まれている。この構成により、インターポーザの電子回路基板２１との間の応力が更に緩和される。その他の構成については、本実施形態と同様である。
【００６８】
変形例２によれば、所期の強度を保ちながら、第１及び第２接続部２，３における接続不良の発生を抑止することができる、信頼性の高いインターポーザ１０が実現する。
【００６９】
（変形例３）
図１８は、本実施形態の変形例３によるインターポーザの構成を示す概略断面図である。
このインターポーザは、基体１において、基材層１１〜１１ｃのスリット１３ａ〜１３ｃ内が空隙とされている。この構成により、インターポーザの電子回路基板２１との間の応力が更に緩和される。その他の構成については、本実施形態と同様である。
【００７０】
変形例３によれば、所期の強度を保ちながら、第１及び第２接続部２，３における接続不良の発生を抑止することができる、信頼性の高いインターポーザ１０が実現する。
【００７１】
（変形例４）
図１９は、本実施形態の変形例４によるインターポーザの構成を示す模式図であり、（ａ）が平面図、（ｂ）が（ａ）の破線Ｉ−Ｉ'に沿った断面図である。
このインターポーザは、最上層の基材層１１ｃが第１形成領域１１ｃＡと第２形成領域１１ｃＢに分けられている。第１形成領域１１ｃＡにはマイクロバンプである第２接続部３が、第２形成領域１１ｃＢには第２接続部３よりも大きいサイズの第１接続部２と同様の第３接続部６がそれぞれ設けられている。第１形成領域１１ｃＡには、スリットは形成されていない。第２形成領域１１ｃＢには、縦横方向に延在する直線状のスリット１３ｃにより１つの第３接続部６ごとの島状部分１４ｃに分割されている。変形例４では、基材層１１ｃ上に最上層の絶縁層１２が形成されている。なお、図１９（ａ）では、基材層１１ｃに形成されたスリット１３ｃを見えるようにするため、基材層１１ｃ上の絶縁層１２の図示を省略している。
【００７２】
変形例４では、各基材層１１のスリット１３内が変形例３と同様に空隙とされており、上述した製造方法（２）を利用してインターポーザが形成されている。その他の構成については、本実施形態と同様である。
【００７３】
変形例４のインターポーザでは、その表面の第１形成領域１１ｃＡには熱膨張率の小さい半導体ダイが、第２形成領域１１ｃＢには熱膨張率の大きな電子部品が搭載される。
【００７４】
変形例４によれば、所期の強度を保ちながら、第１及び第２接続部２，３，６における接続不良の発生を抑止することができる、信頼性の高いインターポーザ１０が実現する。
【００７５】
なお、本実施形態では、インターポーザにおいて、基体１の絶縁層１２にはスリットを形成していないが、絶縁層１２にもスリットを形成しても良い。但し、インターポーザの所期の強度を保持するため、この絶縁層１２のスリットを、当該絶縁層１２と隣接する基材層のスリットと一致した位置に形成することなく、当該スリットと少なくとも一部で異なる位置に形成する。絶縁層１２のスリットは、その内部を空隙としたり、絶縁層１２の材料よりも弾性率の低い材料、ハンダペースト等の各種導電性ペースト等で埋め込むことが好ましい。
【００７６】
本実施形態による半導体装置は、例えばプリント基板に搭載される。即ちこの場合、例えばパッケージ基板である電子回路基板２１上にインターポーザ１０を介して半導体ダイ２２が搭載された半導体装置が、例えばプリント基板に搭載されることになる。また、本実施形態によるインターポーザ１０を「パッケージ基板」とした場合には、例えばプリント基板上に「パッケージ基板」を介して半導体ダイ２２が搭載されて、本実施形態による半導体装置が構成される。
【００７７】
以下、半導体装置及びインターポーザの諸態様について、付記としてまとめて記載する。
【００７８】
（付記１）電子回路基板と、
前記電子回路基板上に電気的に接続されたインターポーザと、
前記インターポーザ上に電気的に接続された半導体ダイと
を含み、
前記インターポーザは、最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を備え、
前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、
前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、
前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されていることを特徴とする半導体装置。
【００７９】
（付記２）前記第１層は、前記第３層の前記第２部分よりも多くの前記第１部分に分割されていることを特徴とする付記１に記載の半導体装置。
【００８０】
（付記３）前記第１層の裏面に複数の第１接続部が設けられており、
前記第１層は、前記第１スリットにより１つ以上の前記第１接続部を含む前記第１部分に分割されていることを特徴とする付記１又は２に記載の半導体装置。
【００８１】
（付記４）前記第１層は、前記第１スリットにより１つの前記第１接続部ごとの前記第１部分に分割されていることを特徴とする付記３に記載の半導体装置。
【００８２】
（付記５）前記インターポーザは、最上層の第４層を備え、
前記第４層は、前記第２層よりも小さな熱膨張率を有し、第３スリットが形成されて複数の第３部分に分割されており、
前記第４層の表面に第２接続部が設けられていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００８３】
（付記６）前記第４層は、前記第３スリットにより分割された１つの前記第３部分に全ての前記第２接続部が設けられていることを特徴とする付記５に記載の半導体装置。
【００８４】
（付記７）前記第２接続部と共に第３接続部が前記第４層の表面に設けられており、
前記第４層は、前記第３スリットにより前記第３接続部の形成領域が前記第２接続部の形成領域よりも多くの前記第３部分に分割されていることを特徴とする付記５又は６に記載の半導体装置。
【００８５】
（付記８）前記第３接続部の形成領域は、前記第３スリットにより１つの前記第３接続部ごとの前記第３部分に分割されていることを特徴とする付記７に記載の半導体装置。
【００８６】
（付記９）平面視で重畳する箇所を持つ前記第１部分及び前記第２部分は、平面視で不一致箇所が存在することを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【００８７】
（付記１０）前記第１層及び前記第３層は、前記第１スリット及び前記第２スリット内に前記第２層と同じ材料が埋め込まれていることを特徴とする付記１〜９のいずれか１項に記載の半導体装置。
【００８８】
（付記１１）前記第１層及び前記第３層は、前記第１スリット及び前記第２スリット内に導電材料が埋め込まれていることを特徴とする付記１〜９のいずれか１項に記載の半導体装置。
【００８９】
（付記１２）前記第１層及び前記第３層は、前記第１スリット及び前記第２スリット内が空隙とされていることを特徴とする付記１〜９のいずれか１項に記載の半導体装置。
【００９０】
（付記１３）前記第３層は、前記第１層及び前記第２層よりも低い弾性率の材料からなることを特徴とする付記１〜１２のいずれか１項に記載の半導体装置。
【００９１】
（付記１４）最下層の第１層、前記第１層上の第２層、及び前記第２層上の第３層を有する基体と、
前記基体に設けられた第１接続部と、
を備え、
前記第２層は、前記第１層及び前記第３層よりも大きな熱膨張率を有しており、
前記第１層は、第１スリットが形成されて複数の第１部分に分割されており、
前記第３層は、平面視で前記第１スリットと異なる第２スリットが形成されて複数の第２部分に分割されていることを特徴とするインターポーザ。
【符号の説明】
【００９２】
１  基体
２  第１接続部
３  第２接続部
４  配線
５  ビア
６  第３接続部
１０  インターポーザ
１１ａ，１１ｂ，１１ｃ  基材層
１１ｃＡ  第１形成領域
１１ｃＢ  第２形成領域
１２，１５  絶縁層
１３ａ，１３ｂ，１３ｃ  スリット
１４ａ，１４ｂ，１４ｃ  島状部分
１６  導電材料
２１  電子回路基板
２２  半導体ダイ
２３  バンプ
３１，５１  ガラス基板
３１ａ，３３ａ，３５ａ，３７ａ，５３ａ，５５  開口
３２，３６  シード層
３３，３７，５３  レジストマスク
３４，３８，４５，５２  Ｃｕ
３５  樹脂層
３９  ＳｎＡｇ
４１  サポート基板
４２  接着剤
４３，５４  絶縁樹脂層
４４  ガラス層
４６  Ｎｉ／Ａｕ
５６  導電性ペースト
１００  島状部分群
【図１】
2018098463.tif 000003
【図２】
2018098463.tif 000004
【図３】
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【図４】
2018098463.tif 000006
【図５】
2018098463.tif 000007
【図６】
2018098463.tif 000008
【図７】
2018098463.tif 000009
【図８】
2018098463.tif 000010
【図９】
2018098463.tif 000011
【図１０】
2018098463.tif 000012
【図１１】
2018098463.tif 000013
【図１２】
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【図１３】
2018098463.tif 000015
【図１４】
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【図１５】
2018098463.tif 000017
【図１６】
2018098463.tif 000018
【図１７】
2018098463.tif 000019
【図１８】
2018098463.tif 000020
【図１９】
2018098463.tif 000021