(57)【要約】【課題】書込み後のアンチヒューズ素子の電気抵抗値のばらつきを抑制することができる半導体装置を提供する。【解決手段】一実施形態に係るアンチヒューズ素子を備える半導体装置は、第１面を含む半導体基板と、半導体基板内に配置され、かつ第１面に接して配置される第１導電型の第１不純物拡散領域と、半導体基板内に配置され、かつ第１面に接して配置される第２導電型の第２不純物拡散領域と、半導体基板内に配置され、かつ第１不純物拡散領域及び第２不純物拡散領域を取り囲むように第１面に接して配置される第２導電型の第３不純物拡散領域と、半導体基板内に配置され、かつ第１不純物拡散領域と第２不純物拡散領域とを絶縁分離する第１絶縁膜とを備える。第２導電型は、第１導電型の反対の導電型である。第１絶縁膜は、第１不純物拡散領域と第２不純物拡散領域との間に第１書込電圧が印加された際に絶縁破壊されるように構成されている。【選択図】図３
2018098445.tif 000002
【特許請求の範囲】
【請求項１】
アンチヒューズ素子を備える半導体装置であって、
第１面を含む半導体基板と、
前記半導体基板内に配置され、かつ前記第１面に接して配置される第１導電型の第１不純物拡散領域と、
前記半導体基板内に配置され、かつ前記第１面に接して配置される第２導電型の第２不純物拡散領域と、
前記半導体基板内に配置され、かつ前記第１不純物拡散領域及び前記第２不純物拡散領域を取り囲むように前記第１面に接して配置される前記第２導電型の第３不純物拡散領域と、
前記半導体基板内に配置され、かつ前記第１不純物拡散領域と前記第２不純物拡散領域とを絶縁分離する第１絶縁膜とを備え、
前記第２導電型は、前記第１導電型の反対の導電型であり、
前記第１絶縁膜は、前記第１不純物拡散領域と前記第２不純物拡散領域との間に第１書込電圧が印加された際に絶縁破壊されるように構成されている、半導体装置。
【請求項２】
前記半導体基板は、前記第１面の反対面である第２面を含み、
前記第１絶縁膜は、前記第１不純物拡散領域及び前記第２不純物拡散領域の間に配置され、かつ前記第１面から前記第２面に向かって延在する、請求項１に記載の半導体装置。
【請求項３】
前記アンチヒューズ素子を取り囲むように前記第１面に配置される第２絶縁膜を備え、
前記第１絶縁膜の幅は、前記第２絶縁膜の幅よりも小さい、請求項２に記載の半導体装置。
【請求項４】
前記第１絶縁膜中における不純物濃度は、前記第２絶縁膜中における不純物濃度よりも大きい、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、前記第１面の反対面である第２面を含み、
前記半導体基板は、前記第１面側に配置される活性層と、前記第２面側に配置される支持基板とを含み、
前記第１絶縁膜は、前記活性層と前記支持基板との間に配置され、
前記半導体基板は、前記活性層と前記支持基板との間に前記第１絶縁膜が配置される第１部分と、前記活性層と前記支持基板との間に前記第１絶縁膜が配置されない第２部分とを含み、
前記第１不純物拡散領域は、前記第１部分に位置する前記活性層に配置され、
前記第２不純物拡散領域は、前記第２部分に位置する前記活性層に配置され、
前記第３不純物拡散領域は、前記第１部分及び前記第２部分に位置する前記活性層及び前記支持基板中に配置される、請求項１に記載の半導体装置。
【請求項６】
前記アンチヒューズ素子を取り囲むように前記第１面に配置される第２絶縁膜を備え、
前記第１絶縁膜の幅は、前記第２絶縁膜の幅よりも小さい、請求項５に記載の半導体装置。
【請求項７】
前記第１絶縁膜中における不純物濃度は、前記第２絶縁膜中における不純物濃度よりも大きい、請求項６に記載の半導体装置。
【請求項８】
前記第１不純物拡散領域に隣接する前記第１面の上に配置される第３絶縁膜と、
前記第３絶縁膜の上に配置される導電膜とを備え、
前記第３絶縁膜は、前記第１不純物拡散領域と前記導電膜との間に第２書込電圧が印加された際に絶縁破壊されるように構成されている、請求項１に記載の半導体装置。
【請求項９】
アンチヒューズ素子を備える半導体装置の製造方法であって、
半導体基板の第１面に接して第２導電型の第３不純物拡散領域を形成する工程と、
前記第３不純物拡散領域中において前記第１面から前記第１面の反対面である第２面に向かって延在する第１絶縁膜を形成する工程と、
第１導電型の第１不純物拡散領域及び前記第２導電型の第２不純物拡散領域を、前記第３不純物拡散領域中において前記第１面に接し、かつ前記第１絶縁膜を挟み込むように形成する工程とを備え、
前記第２導電型は、前記第１導電型の反対の導電型である、半導体装置の製造方法。
【請求項１０】
前記アンチヒューズ素子を取り囲むように前記第１面に第２絶縁膜を形成する工程を備え、
前記第１絶縁膜の幅は、前記第２絶縁膜の幅よりも小さい、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１絶縁膜にイオン注入を行う工程を備える、請求項９に記載の半導体装置の製造方法。
【請求項１２】
支持基板と、活性層と、前記支持基板と前記活性層との間に配置される第１絶縁膜とを有する半導体基板と、前記半導体基板に形成されたアンチヒューズ素子とを備える半導体装置の製造方法であって、
前記半導体基板は、前記活性層と前記支持基板との間に前記第１絶縁膜が配置される第１部分と、前記活性層と前記支持基板との間に前記第１絶縁膜が配置されない第２部分とを有し、
前記半導体基板の前記活性層側の面である第１面に接して、前記第１部分及び前記第２部分に位置する前記支持基板中及び前記活性層中に第２導電型の第３不純物拡散領域を形成する工程と、
前記第１部分に位置する前記第３不純物拡散領域中において、前記第１面に接して第１導電型の第１不純物拡散領域を形成する工程と、
前記第２部分に位置する前記第３不純物拡散領域中において、前記第１面に接して前記第２導電型の第２不純物拡散領域を形成する工程とを備え、
前記第２導電型は、前記第１導電型の反対の導電型である、半導体装置の製造方法。
【請求項１３】
前記アンチヒューズ素子を取り囲むように前記第１面に第２絶縁膜を形成する工程を備え、
前記第１絶縁膜の幅は、前記第２絶縁膜の幅よりも小さい、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１絶縁膜にイオン注入を行う工程を備える、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。より特定的には、本発明は、不揮発性メモリを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、不揮発性メモリ素子の一種として、ＯＴＰ（One  Time  Programmable）素子が知られている。ＯＴＰ素子は、１回のみ書込み可能で、かつ消去不可の不揮発性メモリ素子である。アンチヒューズ素子は、ＯＴＰ素子の一種である。従来のアンチヒューズ素子を有する半導体装置として、米国特許第７２７７３４７号明細書（特許文献１）に記載の半導体装置が知られている。
【０００３】
特許文献１に記載の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲート電極とを有している。半導体基板は、ソース領域と、ドレイン領域とを有している。半導体基板は、第１面を有している。
【０００４】
ソース領域及びドレイン領域は、半導体基板の第１面に接して配置されている。半導体基板の導電型は、ｐ型である。ソース領域及びドレイン領域の導電型は、ｎ型である。ゲート絶縁膜は、ソース領域及びドレイン領域に挟み込まれている半導体基板の部分の上に配置されている。ゲート電極は、ゲート絶縁膜の上に配置されている。
【０００５】
特許文献１に記載の半導体装置においては、書込み時に、ソース領域又はドレイン領域とゲート電極との間に電圧が印加される。これにより、ゲート絶縁膜が絶縁破壊される。ゲート絶縁膜が絶縁破壊されることにより、ソース領域又はドレイン領域とゲート電極との間の電気抵抗値が減少し、ソース領域又はドレイン領域とゲート電極とが導通する。特許文献１に記載の半導体装置においては、この電気抵抗値の変化を利用することにより、データの書込みが行われている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７２７７３４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の半導体装置においては、ソース領域又はドレイン領域とゲート電極との間に電圧が印加された際、ゲート絶縁膜中の絶縁破壊される位置を制御することができない。また、書込みの際のゲート絶縁膜の絶縁破壊には、複数のモードが存在する。このことに起因して、特許文献１に記載半導体装置においては、書込み後の電気抵抗値にばらつきが生じる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態に係るアンチヒューズ素子を備える半導体装置は、第１面を含む半導体基板と、半導体基板内に配置され、かつ第１面に接して配置される第１導電型の第１不純物拡散領域と、半導体基板内に配置され、かつ第１面に接して配置される第２導電型の第２不純物拡散領域と、半導体基板内に配置され、かつ第１不純物拡散領域及び第２不純物拡散領域を取り囲むように第１面に接して配置される第２導電型の第３不純物拡散領域と、半導体基板内に配置され、かつ第１不純物拡散領域と第２不純物拡散領域とを絶縁分離する第１絶縁膜とを備える。第１絶縁膜は、第１不純物拡散領域と第２不純物拡散領域との間に第１書込電圧が印加された際に絶縁破壊されるように構成されている。第２導電型は、第１導電型の反対の導電型である。
【発明の効果】
【００１０】
一実施形態に係る半導体装置によると、書込み後のアンチヒューズ素子の電気抵抗値のばらつきを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置のメモリセルアレイの概略上面図である。
【図２】第１実施形態に係る半導体装置のアンチヒューズ素子の上面図である。
【図３】図２のＩＩＩ−ＩＩＩにおける断面図である。
【図４】第１実施形態に係る半導体装置の回路構成を示す模式図である。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図６】第１絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図７】第１不純物注入工程終了後における第１実施形態に係る半導体装置の断面図である。
【図８】第２絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図９】導電膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１０】第２不純物注入工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１１】サイドウォールスペーサ形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１２】第３不純物注入工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１３】層間絶縁膜形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１４】コンタクトプラグ形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図１５】比較例に係る半導体装置の断面図である。
【図１６】第２実施形態に係る半導体装置のアンチヒューズ素子の上面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】第２実施形態に係る半導体装置の回路構成を示す模式図である。
【図１９】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図２０】層間絶縁膜形成工程終了後における第２実施形態に係る半導体装置の断面図である。
【図２１】コンタクトプラグ形成工程終了後における第１実施形態に係る半導体装置の断面図である。
【図２２】第３実施形態に係る半導体装置のアンチヒューズ素子の上面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】第３実施形態に係る半導体装置の製造方法を示す工程図である。
【図２５】第１絶縁膜形成工程終了後における第３実施形態に係る半導体装置の断面図である。
【図２６】絶縁膜除去工程終了後における第１実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下に、実施形態について図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１３】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について説明する。
【００１４】
図１に示すように、第１実施形態に係る半導体装置は、不揮発性メモリＶＭを有している。不揮発性メモリＶＭは、メモリセルアレイＭＣＬと、行選択デコーダ回路ＲＯＷと、列選択デコーダ回路ＣＯＬと、センス回路ＳＥＮと、電圧生成回路ＰＧＣと、制御回路ＣＴＲとを有している。
【００１５】
メモリセルアレイＭＣＬは、複数のメモリセルＭＣを有している。各々のメモリセルＭＣは、行列状に配列されている。メモリセルＭＣは、アンチヒューズ素子ＡＦを有している。行選択デコーダ回路ＲＯＷ及び列選択デコーダ回路ＣＯＬは、読出し又は書込みの対象となるメモリセルＭＣを選択する回路である。行選択デコーダ回路ＲＯＷは、ワード線ＷＬを介してメモリセルＭＣに接続されている。列選択デコーダ回路ＣＯＬは、ビット線ＢＬを介してメモリセルＭＣに接続されている。
【００１６】
センス回路ＳＥＮは、メモリセルＭＣから出力されるビット線ＢＬ上の電圧を検知する回路である。電圧生成回路ＰＧＣは、ビット線ＢＬを介してメモリセルＭＣに接続され、書込み時にメモリセルＭＣに印加される電圧を生成する回路である。制御回路ＣＴＲは、行選択デコーダ回路ＲＯＷ、列選択デコーダ回路ＣＯＬ、センス回路ＳＥＮ、電圧生成回路ＰＧＣを制御するロジック回路である。
【００１７】
図２及び図３に示すように、アンチヒューズ素子ＡＦは、半導体基板ＳＵＢを有している。半導体基板ＳＵＢには、例えば、単結晶のシリコン（Ｓｉ）が用いられる。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第３不純物拡散領域ＩＤ３とを有している。半導体基板ＳＵＢは、第４不純物拡散領域ＩＤ４を有していてもよい。
【００１８】
第１不純物拡散領域ＩＤ１は、第１面ＦＳに接して配置されている。第１不純物拡散領域ＩＤ１の導電型は、第１導電型である。第１導電型は、ｎ型又はｐ型である。第２不純物拡散領域ＩＤ２は、第１面ＦＳに接して配置されている。第２不純物拡散領域ＩＤ２の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。すなわち、第１導電型がｎ型である場合、第２導電型はｐ型であり、第１導電型がｐ型である場合、第２導電型はｎ型である。
【００１９】
第４不純物拡散領域ＩＤ４は、第１面ＦＳに接して配置されている。第４不純物拡散領域ＩＤ４の導電型は、第１導電型である。第４不純物拡散領域ＩＤ４は、第１不純物拡散領域ＩＤ１と離間して配置されている。
【００２０】
第３不純物拡散領域ＩＤ３は、第１面ＦＳに接して配置されている。第３不純物拡散領域ＩＤ３は、第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２及び第４不純物拡散領域ＩＤ４を取り囲んでいる。このことを別の観点からいえば、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２は、第３不純物拡散領域ＩＤ３中に配置されている。第３不純物拡散領域ＩＤ３は、第１不純物拡散領域ＩＤ１及び第４不純物拡散領域ＩＤ４に挟み込まれている部分を有している。第３不純物拡散領域ＩＤ３の導電型は、第２導電型である。
【００２１】
半導体基板ＳＵＢ中には、第１絶縁膜ＤＬ１が配置されている。第１絶縁膜ＤＬ１は、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２を絶縁分離している。第１絶縁膜ＤＬ１には、例えば、二酸化珪素（ＳｉＯ２）が用いられる。
【００２２】
より具体的には、第１絶縁膜ＤＬ１は、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２の間に配置されている。すなわち、第１絶縁膜ＤＬ１は、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２により挟み込まれている。第１絶縁膜ＤＬ１は、第１面ＦＳから第２面ＳＳに向かって延在している。
【００２３】
さらに具体的には、第１面ＦＳには、溝ＴＲ１が設けられている。溝ＴＲ１は、第１面ＦＳから第２面ＳＳに向かって延在している。溝ＴＲ１中には、第１絶縁膜ＤＬ１が埋め込まれている。第１絶縁膜ＤＬ１は、幅Ｗ１を有している。幅Ｗ１は、後述する第２絶縁膜ＤＬ２の幅である幅Ｗ２よりも小さいことが好ましい。幅Ｗ１は、２０ｎｍ以下であることが好ましい。
【００２４】
第１絶縁膜ＤＬ１は、不純物を含有していてもよい。この不純物は、例えば第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２、第３不純物拡散領域ＩＤ３及び第４不純物拡散領域ＩＤ４に含まれている不純物と同一であってもよい。好ましくは、第１絶縁膜ＤＬ１中における不純物濃度は、後述する第２絶縁膜ＤＬ２中の不純物濃度よりも大きい。
【００２５】
第１実施形態に係る半導体装置においては、アンチヒューズ素子ＡＦは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第３不純物拡散領域ＩＤ３と、第１絶縁膜ＤＬ１とにより構成されている。
【００２６】
第１実施形態に係る半導体装置は、第３絶縁膜ＤＬ３を有していてもよい。第３絶縁膜ＤＬ３は、第１不純物拡散領域ＩＤ１に隣接している第１面ＦＳ上に配置されている。第３絶縁膜ＤＬ３は、第１不純物拡散領域ＩＤ１の第２不純物拡散領域ＩＤ２とは反対側に位置する第１面ＦＳ上に配置されていてもよい。このことを別の観点からいえば、第３絶縁膜ＤＬ３は、第１不純物拡散領域ＩＤ１及び第４不純物拡散領域ＩＤ４により挟み込まれる第３不純物拡散領域ＩＤ３の部分の上に配置されていてもよい。
【００２７】
第１実施形態に係る半導体装置は、導電膜ＣＬを有していてもよい。導電膜ＣＬは、第３絶縁膜ＤＬ３上に配置されている。このことを別の観点からいえば、導電膜ＣＬは、第１不純物拡散領域ＩＤ１及び第４不純物拡散領域ＩＤ４に挟み込まれる第３不純物拡散領域ＩＤ３の部分と、第３絶縁膜ＤＬ３により絶縁されながら対向していてもよい。導電膜ＣＬには、例えば不純物がドープされた多結晶のＳｉが用いられる。
【００２８】
導電膜ＣＬの両端部には、サイドウォールスペーサＳＷＳが配置されていてもよい。サイドウォールスペーサＳＷＳには、例えばＳｉＯ２が用いられる。
【００２９】
第１実施形態に係る半導体装置は、第２絶縁膜ＤＬ２を有していてもよい。第２絶縁膜ＤＬ２は、隣接するアンチヒューズ素子ＡＦを互いに絶縁分離している。第２絶縁膜ＤＬ２には、例えばＳｉＯ２が用いられる。第２絶縁膜ＤＬ２は、半導体基板ＳＵＢの第１面ＦＳに設けられている。第２絶縁膜ＤＬ２は、アンチヒューズ素子ＡＦを取り囲むように配置されている。
【００３０】
より具体的には、第１面ＦＳには、溝ＴＲ２が設けられている。溝ＴＲ２は、第１面ＦＳから第２面ＳＳに向かって延在している。溝ＴＲ２には、第２絶縁膜ＤＬ２が埋め込まれている。
【００３１】
第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤを有している。層間絶縁膜ＩＬＤには、例えばＳｉＯ２が用いられる。層間絶縁膜ＩＬＤは、第１面ＦＳ上に配置されている。層間絶縁膜ＩＬＤには、コンタクトホールＣＨが設けられている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨは、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２上に配置されている。
【００３２】
第１実施形態に係る半導体装置は、コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を有している。コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２は、コンタクトホールＣＨに埋め込まれている。コンタクトプラグＣＰ１は、第１不純物拡散領域ＩＤ１に電気的に接続されている。コンタクトプラグＣＰ２は、第２不純物拡散領域ＩＤ２に電気的に接続されている。コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２には、例えばタングステン（Ｗ）が用いられる。
【００３３】
コンタクトプラグＣＰ１及びコンタクトプラグＣＰ１とコンタクトホールＣＨとの間には、バリア膜が配置されていてもよい。バリア膜には、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が用いられる。コンタクトプラグＣＰ１と第１不純物拡散領域ＩＤ１との間及びコンタクトプラグＣＰ２と第２不純物拡散領域ＩＤ２との間には、上記のバリア膜と半導体基板ＳＵＢの第１面ＦＳとが反応することにより形成されたシリサイド膜が配置されていてもよい。
【００３４】
第１実施形態に係る半導体装置は、配線ＷＩＬ１と、配線ＷＩＬ２を有している。配線ＷＩＬ１及び配線ＷＩＬ２は、層間絶縁膜ＩＬＤ上に配置されている。配線ＷＩＬ１は、コンタクトプラグＣＰ１に電気的に接続されている。その結果、配線ＷＩＬ１は、コンタクトプラグＣＰ１を介して第１不純物拡散領域ＩＤ１に電気的に接続されている。配線ＷＩＬ２は、コンタクトプラグＣＰ２に電気的に接続されている。その結果、配線ＷＩＬ２は、コンタクトプラグＣＰ２を介して第２不純物拡散領域ＩＤ２に電気的に接続されている。配線ＷＩＬ１及び配線ＷＩＬ２には、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合金等が用いられる。
【００３５】
図４に示すように、メモリセルＭＣは、アンチヒューズ素子ＡＦと、ワード線ＷＬと、ビット線ＢＬと、選択トランジスタＳＥＬとを有している。選択トランジスタＳＥＬのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬは、行選択デコーダ回路ＲＯＷに接続されている。選択トランジスタＳＥＬのソースは、配線ＷＩＬ１に接続されている。選択トランジスタＳＥＬのドレインは、センス回路ＳＥＮ及びビット線ＢＬに接続されている。ビット線ＢＬは、列選択デコーダ回路ＣＯＬ及び電圧生成回路ＰＧＣに接続されている。センス回路ＳＥＮは、ビット線ＢＬ上の電圧変化を検知する。配線ＷＩＬ２は、接地されている。
【００３６】
以下に、実施形態に係る半導体装置の動作について説明する。
まず、アンチヒューズ素子ＡＦへの書込み動作について説明する。アンチヒューズ素子ＡＦへの書込み動作を行う際、行選択デコーダ回路ＲＯＷにより、ワード線ＷＬに電圧が印加される。これにより、選択トランジスタＳＥＬがオン状態となる。この際には、電圧生成回路ＰＧＣにより、ビット線ＢＬに書込電圧が印加される。この書込電圧は、選択トランジスタＳＥＬ、配線ＷＩＬ１及びコンタクトプラグＣＰ１を介し、第１不純物拡散領域ＩＤ１に印加される。この書込電圧により、第１絶縁膜ＤＬ１が絶縁破壊される。その結果、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２の間が導通する（第１不純物拡散領域ＩＤ１と第２不純物拡散領域ＩＤ２の間の電気抵抗値が減少する）。
【００３７】
次に、アンチヒューズ素子ＡＦからの読出し動作について説明する。アンチヒューズ素子ＡＦからの読出し動作を行う際、行選択デコーダ回路ＲＯＷにより、ワード線ＷＬに電圧が印加される。これにより、選択トランジスタＳＥＬがオン状態となる。書込み動作により第１絶縁膜ＤＬ１が絶縁破壊されている場合は、書込み動作が行われていない（第１絶縁膜ＤＬ１が絶縁破壊されていない）場合と比較し、アンチヒューズ素子ＡＦにおける電圧降下が大きくなる。その結果、ビット線ＢＬ上の電圧に変化が生じる。この電圧変化をセンス回路ＳＥＮで検知することにより、書き込まれたデータの読出しが行われる。
【００３８】
以下に、実施形態に係る半導体装置の製造方法について説明する。
図５に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、第１絶縁膜形成工程Ｓ１１と、第１不純物注入工程Ｓ１２と、第２絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２不純物注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３不純物注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。
【００３９】
図６に示すように、第１絶縁膜形成工程Ｓ１１においては、第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２の形成が行われる。第１絶縁膜形成工程Ｓ１１においては、第１に、半導体基板ＳＵＢの第１面ＦＳ上に、マスクが形成される。このマスクは、例えばＳｉＯ２膜及び窒化珪素（ＳｉＮ）膜をＣＶＤ（Chemical  Vapor  Deposition）で成膜することにより形成される。
【００４０】
第１絶縁膜形成工程Ｓ１１においては、第２に、溝ＴＲ１及び溝ＴＲ２の形成が行われる。溝ＴＲ１及び溝ＴＲ２は、上記のマスクを用いて半導体基板ＳＵＢの第１面ＦＳ側に対しＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングを行うことにより、形成される。
【００４１】
第１絶縁膜形成工程Ｓ１１においては、第３に、第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２の溝ＴＲ１及び溝ＴＲ２への埋め込みが行われる。第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２の溝ＴＲ１及び溝ＴＲ２への埋め込みは、例えば、ＣＶＤ等で第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料を溝ＴＲ１及び溝ＴＲ２内に充填することにより、行われる。
【００４２】
第１絶縁膜形成工程Ｓ１１においては、第４に、溝ＴＲ１及び溝ＴＲ２からはみ出した第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料の除去が行われる。溝ＴＲ１及び溝ＴＲ２からはみ出した第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料は、例えばＣＭＰ（Chemical  Mechanical  Polishing）により除去される。なお、溝ＴＲ１及び溝ＴＲ２からはみ出した第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２を構成する材料を除去した後に、上記のマスクはエッチングにより除去される。
【００４３】
図７に示すように、第１不純物注入工程Ｓ１２においては、第３不純物拡散領域ＩＤ３の形成が行われる。第３不純物拡散領域ＩＤ３は、半導体基板ＳＵＢの第１面ＦＳ側から不純物イオンを注入することにより行われる。なお、この際に、不純物イオンは、第１絶縁膜ＤＬ１に注入されてもよい。
【００４４】
図８に示すように、第２絶縁膜形成工程Ｓ１３においては、第３絶縁膜ＤＬ３の形成が行われる。第３絶縁膜ＤＬ３は、例えば半導体基板ＳＵＢの第１面ＦＳに対する熱酸化を行うことにより形成される。
【００４５】
図９に示すように、導電膜形成工程Ｓ１４においては、導電膜ＣＬの形成が行われる。導電膜形成工程Ｓ１４においては、第１に、第３絶縁膜ＤＬ３上に導電膜ＣＬを構成する材料の成膜が行われる。導電膜ＣＬを構成する材料の成膜は、例えばＣＶＤにより行われる。
【００４６】
導電膜形成工程Ｓ１４においては、第２に、第３絶縁膜ＤＬ３上に成膜された導電膜ＣＬを構成する材料のパターンニングが行われる。第３絶縁膜ＤＬ３上に成膜された導電膜ＣＬを構成する材料のパターンニングは、例えばフォトリソグラフィにより行われる。
【００４７】
図１０に示すように、第２不純物注入工程Ｓ１５においては、第１不純物拡散領域ＩＤ１の一部であるＬＤＤ（Lightly  Doped  Diffusion）構造ＩＤ１ａ及び第４不純物拡散領域ＩＤ４の一部であるＬＤＤ構造ＩＤ４ａが形成される。ＬＤＤ構造ＩＤ１ａ及びＬＤＤ構造ＩＤ４ａは、例えば第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２並びに導電膜ＣＬをマスクとしたイオン注入を、半導体基板ＳＵＢの第１面ＦＳ側から行うことにより形成される。
【００４８】
図１１に示すように、サイドウォールスペーサ形成工程Ｓ１６においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサＳＷＳの形成は、第３絶縁膜ＤＬ３上及び導電膜ＣＬ上にサイドウォールスペーサＳＷＳを構成する材料を成膜するとともに、成膜されたサイドウォールスペーサＳＷＳを構成する材料をエッチングすることにより行われる。
【００４９】
図１２に示すように、第３不純物注入工程Ｓ１７においては、第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２及び第４不純物拡散領域ＩＤ４の形成が行われる。第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２及び第４不純物拡散領域ＩＤ４は、例えば第１絶縁膜ＤＬ１及び第２絶縁膜ＤＬ２、導電膜ＣＬ並びにサイドウォールスペーサＳＷＳをマスクとしたイオン注入を半導体基板ＳＵＢの第１面ＦＳ側から行うことにより形成される。
【００５０】
図１３に示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ２１においては、第１に、層間絶縁膜ＩＬＤの成膜が行われる。層間絶縁膜ＩＬＤの成膜は、例えばＣＶＤにより行われる。層間絶縁膜形成工程Ｓ２１においては、第２に、コンタクトホールＣＨの形成が行われる。コンタクトホールＣＨの形成は、例えばＲＩＥ等の異方性エッチングにより行われる。
【００５１】
図１４に示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２の形成が行われる。コンタクトプラグ形成工程Ｓ２２においては、第１に、コンタクトホールＣＨ上並びに第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２上に、バリア膜の成膜が行われる。バリア膜の成膜は、例えばスパッタリングにより行われる。
【００５２】
コンタクトプラグ形成工程Ｓ２２においては、第２に、熱処理が行われる。この熱処理により、コンタクトプラグＣＰ１と第１不純物拡散領域ＩＤ１の間及びコンタクトプラグＣＰ２と第２不純物拡散領域ＩＤ２との間に、シリサイド膜が形成される。
【００５３】
コンタクトプラグ形成工程Ｓ２２においては、第２に、コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を構成する材料が、コンタクトホールＣＨ中に埋め込まれる。コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を構成する材料のコンタクトホールＣＨ中への埋め込みは、例えばＣＶＤにより行われる。
【００５４】
コンタクトプラグ形成工程Ｓ２２においては、第３に、コンタクトホールＣＨからはみ出たコンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を構成する材料の除去が行われる。コンタクトホールＣＨからはみ出たコンタクトプラグＣＰ１及びコンタクトプラグＣＰ２を構成する材料の除去は、例えばＣＭＰにより行われる。
【００５５】
配線形成工程Ｓ２３においては、配線ＷＩＬ１及び配線ＷＩＬ２の形成が行われる。配線ＷＩＬ１及び配線ＷＩＬ２の形成は、例えば配線ＷＩＬ１及び配線ＷＩＬ２を構成する材料をスパッタリングにより成膜するとともに、成膜された配線ＷＩＬ１及び配線ＷＩＬ２を構成する材料をフォトリソグラフィでパターンニングすることにより形成される。以上により、図３に示すアンチヒューズ素子ＡＦを有する第１実施形態に係る半導体装置の構造が形成される。
【００５６】
以下に、第１実施形態に係る半導体装置の効果を比較例と対比して説明する。
図１５に示すように、比較例に係る半導体装置は、第２不純物拡散領域ＩＤ２及び第１絶縁膜ＤＬ１を有していない。また、比較例に係る半導体装置においては、アンチヒューズ素子ＡＦが、第１不純物拡散領域ＩＤ１、第３絶縁膜ＤＬ３及び導電膜ＣＬにより構成されている。さらに、比較例に係る半導体装置は、導電膜ＣＬに電気的に接続されるコンタクトプラグＣＰ３と、第４不純物拡散領域ＩＤ４に電気的に接続されるコンタクトプラグＣＰ４と、コンタクトプラグＣＰ３に電気的に接続される配線ＷＩＬ３と、コンタクトプラグＣＰ４に電気的に接続されるＷＩＬ４とを有している。これらの点において、比較例に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。なお、比較例に係る半導体装置においては、配線ＷＩＬ１及び配線ＷＩＬ４は、接地されている。
【００５７】
比較例に係る半導体装置のアンチヒューズ素子ＡＦに書込みを行う場合、配線ＷＩＬ３を介して導電膜ＣＬに書込電圧が印加される。導電膜ＣＬに印加された書込電圧により、第３絶縁膜ＤＬ３が絶縁破壊される。これにより、第１不純物拡散領域ＩＤ１と導電膜ＣＬとの間が導通（第１不純物拡散領域ＩＤ１と導電膜ＣＬとの間の電気抵抗値が変化）してデータの書込みが行われる。
【００５８】
比較例に係る半導体装置においては、アンチヒューズ素子ＡＦへの書込みの際に、第３絶縁膜ＤＬ３中の絶縁破壊箇所を制御することは困難である。第３絶縁膜ＤＬ３中のどの部分が絶縁破壊されるかにより、絶縁破壊のモードに違いが生じる。
【００５９】
例えば、第１不純物拡散領域ＩＤ１及び第４不純物拡散領域ＩＤ４に挟み込まれた第３不純物拡散領域ＩＤ３の上に位置する第３絶縁膜ＤＬ３において絶縁破壊が生じる場合、第３絶縁膜ＤＬ３中にフィラメント（導電経路）が形成される。
【００６０】
このフィラメントは、ドレインの役割を果たす。その結果、比較例に係る半導体装置のアンチヒューズ素子ＡＦにおいては、書込電圧の印加により、第１不純物拡散領域ＩＤ１をソース、上記のフィラメントをドレインとする寄生トランジスタが形成されてしまう。この寄生トランジスタは、書込み後の電気抵抗値に影響を与える。この寄生トランジスタによる影響は、寄生トランジスタのゲート長により異なる。絶縁破壊される位置を制御できないため、このゲート長は制御できない。したがって、比較例に係る半導体装置のアンチヒューズ素子ＡＦにおいては、書込み後の電気抵抗値がばらついてしまう。
【００６１】
他方、絶縁破壊が第３絶縁膜ＤＬ３の端部において生じる場合、導電膜ＣＬ上のシリサイド膜が、サイドウォールスペーサＳＷＳと導電膜ＣＬとの境界を拡散し、新たな導電経路を形成する。このようなシリサイド膜の拡散は、書込み後の電気抵抗に影響を与える。
【００６２】
このように、比較例に係る半導体装置のアンチヒューズ素子ＡＦにおいては、絶縁破壊が生じる第３絶縁膜ＤＬ３の位置を制御できないことにより絶縁破壊のモードが変化してしまうため、書込み後の電気抵抗値がばらついてしまう。
【００６３】
第１実施形態に係る半導体装置のアンチヒューズ素子ＡＦにおいては、上記のとおり、書込み時の絶縁破壊は、第１絶縁膜ＤＬ１中において生じる。第１実施形態に係る半導体装置のアンチヒューズ素子ＡＦにおいても、絶縁破壊が生じる第１絶縁膜ＤＬ１中の位置を制御することは困難である。
【００６４】
しかしながら、第１実施形態に係る半導体装置のアンチヒューズ素子ＡＦにおいては、第１絶縁膜ＤＬ１及びその周囲の構造が場所によって変化しないため、絶縁破壊する第１絶縁膜ＤＬ１中の位置が異なったとしても、絶縁破壊のモードが変化しない。そのため、第１実施形態に係る半導体装置によると、アンチヒューズ素子ＡＦへの書込み後の電気抵抗値のばらつきを抑制することができる。
【００６５】
第１実施形態に係る半導体装置において、第１絶縁膜ＤＬ１が第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２の間に配置され、かつ半導体基板ＳＵＢの第１面ＦＳから第２面ＳＳに向かって延在している場合、第１絶縁膜ＤＬ１は、素子分離構造である第２絶縁膜ＤＬ２を形成する工程と同じ工程で形成することができる。そのため、この場合には、製造工程を簡略化することができる。
【００６６】
第１実施形態に係る半導体装置において、幅Ｗ１が幅Ｗ２よりも小さい場合、より低い書込電圧で第１絶縁膜ＤＬ１を絶縁破壊させることができる。そのため、この場合には、書込電圧を低電圧化し、書込電圧を供給する電圧生成回路ＰＧＣを小型化することができる。
【００６７】
第１実施形態に係る半導体装置において、第１絶縁膜ＤＬ１中の不純物濃度が第２絶縁膜ＤＬ２中の不純物濃度より大きい場合、より低い電圧で第１絶縁膜ＤＬ１を絶縁破壊させることができる。そのため、この場合には、書込電圧を低電圧化し、書込電圧を供給する電圧生成回路ＰＧＣを小型化することができる。
【００６８】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成について説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点について主に説明し、重複する説明は繰り返さない。
【００６９】
図１６及び図１７に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、第１面ＦＳと第２面ＳＳとを有している。半導体基板ＳＵＢは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第３不純物拡散領域ＩＤ３と、第４不純物拡散領域ＩＤ４とを有している。
【００７０】
第２実施形態に係る半導体装置は、第１絶縁膜ＤＬ１と、第２絶縁膜ＤＬ２と、第３絶縁膜ＤＬ３と、導電膜ＣＬとを有している。第２実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、配線ＷＩＬ１と、配線ＷＩＬ２とを有している。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と同様である。
【００７１】
第２実施形態に係る半導体装置においては、アンチヒューズ素子ＡＦは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第１絶縁膜ＤＬ１と、第３絶縁膜ＤＬ３と、導電膜ＣＬにより構成されている。
【００７２】
第２実施形態に係る半導体装置においては、コンタクトホールＣＨは、導電膜ＣＬの上にも設けられている。第２実施形態に係る半導体装置は、コンタクトプラグＣＰ３を有している。コンタクトプラグＣＰ３は、導電膜ＣＬに電気的に接続されている。コンタクトプラグＣＰ３には、例えばＷが用いられる。第２実施形態に係る半導体装置は、配線ＷＩＬ３をさらに有している。配線ＷＩＬ３は、コンタクトプラグＣＰ３に電気的に接続されている。配線ＷＩＬ３には、例えばＡｌ、Ｃｕ及びこれらの合金が用いられる。
【００７３】
図１８に示すように、第２実施形態に係る半導体装置においては、メモリセルＭＣは、アンチヒューズ素子ＡＦと、第１ワード線ＷＬ１と、第２ワード線ＷＬ２と、第１ビット線ＢＬ１と、第２ビット線ＢＬ２と、第１選択トランジスタＳＥＬ１と、第２選択トランジスタＳＥＬ２とを有している。
【００７４】
第１ワード線ＷＬ１は、第１選択トランジスタＳＥＬ１のゲートに接続されている。第１ワード線ＷＬ１は、行選択デコーダ回路ＲＯＷに接続されている。第１選択トランジスタＳＥＬ１のソースは、配線ＷＩＬ１に接続されている。第１選択トランジスタＳＥＬ１のドレインは、第１ビット線ＢＬ１及びセンス回路ＳＥＮに接続されている。第１ビット線ＢＬ１は、電圧生成回路ＰＧＣ及び列選択デコーダ回路ＣＯＬに接続されている。
【００７５】
第２ワード線ＷＬ２は、第２選択トランジスタＳＥＬ２のゲートに接続されている。第２ワード線ＷＬ２は、行選択デコーダ回路ＲＯＷに接続されている。第２選択トランジスタのＳＥＬ２のソースは、配線ＷＩＬ３に接続されている。第２選択トランジスタＳＥＬ２のドレインは、第２ビット線ＢＬ２及びセンス回路ＳＥＮに接続されている。第２ビット線ＢＬ２は、列選択デコーダ回路ＣＯＬに接続されている。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００７６】
以下に、第２実施形態に係る半導体装置の動作について説明する。
まず、第２実施形態に係る半導体装置におけるアンチヒューズ素子ＡＦ書込み動作について説明する。アンチヒューズ素子ＡＦに書込み動作を行う際、第１ワード線ＷＬ１に電圧が印加される。これにより、第１選択トランジスタＳＥＬ１がオン状態となる。また、この際には、第１ビット線ＢＬ１に、書込電圧が印加される。この書込電圧は、第１選択トランジスタＳＥＬ１、配線ＷＩＬ１及びコンタクトプラグＣＰ１を介し、第１不純物拡散領域ＩＤ１に印加される。この書込電圧により、第１絶縁膜ＤＬ１が絶縁破壊される。その結果、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２の間が導通する（第１不純物拡散領域ＩＤ１と第２不純物拡散領域ＩＤ２の間の電気抵抗値が減少する）。
【００７７】
第２実施形態に係る半導体装置のアンチヒューズ素子ＡＦは、別の書込み動作を行うことも可能である。すなわち、アンチヒューズ素子ＡＦに書込み動作を行う際、第２ワード線ＷＬ２に電圧が印加される。これにより、第２選択トランジスタＳＥＬ２がオン状態となる。また、この際には、第２ビット線ＢＬ２に、書込電圧が印加される。この書込電圧は、第２選択トランジスタＳＥＬ２、配線ＷＩＬ３及びコンタクトプラグＣＰ３を介し、導電膜ＣＬに印加される。この書込電圧により、第３絶縁膜ＤＬ３が絶縁破壊される。その結果、第１不純物拡散領域ＩＤ１及び導電膜ＣＬの間が導通する（第１不純物拡散領域ＩＤ１と導電膜ＣＬの間の電気抵抗値が減少する）。
【００７８】
次に、第２実施形態に係る半導体装置のアンチヒューズ素子ＡＦにおける読出し動作について説明する。アンチヒューズ素子ＡＦから読出し動作を行う際、第１ワード線ＷＬ１に電圧が印加される。これにより、第１選択トランジスタＳＥＬ１がオン状態となる。書込み動作により第１絶縁膜ＤＬ１が絶縁破壊されている場合、書込み動作が行われていない（第１絶縁膜ＤＬ１が絶縁破壊されていない）場合と比較して、アンチヒューズ素子ＡＦにおける電圧降下が大きくなる。その結果、第１ビット線ＢＬ１上の電圧に変化が生じる。この電圧変化をセンス回路ＳＥＮで検知することにより、アンチヒューズ素子ＡＦに書き込まれたデータの読出しが行われる。
【００７９】
第２実施形態に係る半導体装置のアンチヒューズ素子ＡＦは、別の読出し動作を行うことも可能である。すなわち、アンチヒューズ素子ＡＦから読出し動作を行う際、第２ワード線ＷＬ２に電圧が印加される。これにより、第２選択トランジスタＳＥＬ２がオン状態となる。書込み動作により第３絶縁膜ＤＬ３が絶縁破壊されている場合、書込み動作が行われていない（第３絶縁膜ＤＬ３が絶縁破壊されていない）場合と比較して、アンチヒューズ素子ＡＦにおける電圧降下が大きくなる。その結果、第２ビット線ＢＬ２上の電圧に変化が生じる。この電圧変化をセンス回路ＳＥＮで検知することにより、アンチヒューズ素子ＡＦに書き込まれたデータの読出しが行われる。
【００８０】
以下に、第２実施形態に係る半導体装置の製造方法について説明する。
図１９に示すように、第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、第１絶縁膜形成工程Ｓ１１と、第１不純物注入工程Ｓ１２と、第２絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２不純物注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３不純物注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。この点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様である。
【００８１】
第２実施形態に係る半導体装置の製造方法は、図２０に示すように、層間絶縁膜形成工程Ｓ２１において、導電膜ＣＬの上にもコンタクトホールＣＨが形成される。第２実施形態に係る半導体装置の製造方法は、図２１に示すように、コンタクトプラグ形成工程Ｓ２２において、コンタクトプラグＣＰ３が形成される。第２実施形態に係る半導体装置の製造方法は、配線形成工程Ｓ２３において、配線ＷＩＬ３が形成される。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。
【００８２】
以下に、第２実施形態に係る半導体装置の効果について説明する。
上記のとおり、第２実施形態に係る半導体装置のアンチヒューズ素子ＡＦは、第１絶縁膜ＤＬ１を絶縁破壊させること及び第３絶縁膜ＤＬ３を絶縁破壊させることにより、２通りの書込み、読出しが可能となっている。そのため、第２実施形態に係る半導体装置によると、アンチヒューズ素子ＡＦに対し多値書込み、多値読出しが可能となる。
【００８３】
（第３実施形態）
以下に、第３実施形態に係る半導体装置の構成について説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点について主に説明し、重複する説明は繰り返さない。
【００８４】
図２２及び図２３に示すように、第３実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、第１面ＦＳと第２面ＳＳとを有している。半導体基板ＳＵＢは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第３不純物拡散領域ＩＤ３と、第４不純物拡散領域ＩＤ４とを有している。
【００８５】
第３実施形態に係る半導体装置は、第１絶縁膜ＤＬ１と、第２絶縁膜ＤＬ２と、第３絶縁膜ＤＬ３と、導電膜ＣＬとを有している。第３実施形態に係る半導体装置は、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、配線ＷＩＬ１と、配線ＷＩＬ２とを有している。第３実施形態に係る半導体装置においては、アンチヒューズ素子ＡＦは、第１不純物拡散領域ＩＤ１と、第２不純物拡散領域ＩＤ２と、第３不純物拡散領域ＩＤ３と、第１絶縁膜ＤＬ１により構成されている。これらの点において、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と同様である。
【００８６】
しかしながら、第３実施形態に係る半導体装置は、半導体基板ＳＵＢの構成及び第１絶縁膜ＤＬ１の構成に関して、第１実施形態に係る半導体装置と異なっている。
【００８７】
第３実施形態に係る半導体装置において、半導体基板ＳＵＢは、支持基板ＳＳＵＢと、活性層ＡＣＬとを有している。第１面ＦＳは、活性層ＡＣＬが設けられている側に配置されている。第２面ＳＳは、支持基板ＳＳＵＢが配置されている側に設けられている。
【００８８】
第３実施形態に係る半導体装置においては、第１絶縁膜ＤＬ１は、支持基板ＳＳＵＢ及び活性層ＡＣＬの間に配置されている。すなわち、第１絶縁膜ＤＬ１は、ＢＯＸ（Buried  Oxide）層であり、半導体基板ＳＵＢは、ＳＯＩ（Silicon  On  Insulator）基板である。
【００８９】
第１絶縁膜ＤＬ１は、半導体基板ＳＵＢの一部において支持基板ＳＳＵＢと活性層ＡＣＬとの間に配置されているが、半導体基板ＳＵＢの他の部分において配置されていない。半導体基板ＳＵＢは、第１部分ＳＵＢａと、第２部分ＳＵＢｂとを有している。第１部分ＳＵＢａは、支持基板ＳＳＵＢと活性層ＡＣＬとの間に第１絶縁膜ＤＬ１が配置されている半導体基板ＳＵＢの部分である。第２部分ＳＵＢｂは、支持基板ＳＳＵＢと活性層ＡＣＬとの間に第１絶縁膜ＤＬ１が配置されていない半導体基板ＳＵＢの部分である。
【００９０】
第１不純物拡散領域ＩＤ１は、第１部分ＳＵＢａに位置する活性層ＡＣＬ中において、第１面ＦＳに接して配置されている。第２不純物拡散領域ＩＤ２は、第２部分ＳＵＢｂに位置する活性層ＡＣＬ中において、第１面ＦＳに接して配置されている。第４不純物拡散領域ＩＤ４は、第１部分ＳＵＢａに位置する活性層ＡＣＬ中において、第１面ＦＳに接して配置されている。
【００９１】
第３不純物拡散領域ＩＤ３は、活性層ＡＣＬ及び支持基板ＳＳＵＢ中において第１面ＦＳに接して配置されている。第３不純物拡散領域ＩＤ３は、第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２及び第４不純物拡散領域ＩＤ４を取り囲み、かつ第１不純物拡散領域ＩＤ１及び第４不純物拡散領域ＩＤ４に挟み込まれるように配置されている。
【００９２】
第３実施形態に係る半導体装置は、第４絶縁膜ＤＬ４を有している。第４絶縁膜ＤＬ４は、第１面ＦＳに配置されている。第４絶縁膜ＤＬ４は、第１不純物拡散領域ＩＤ１及び第２不純物拡散領域ＩＤ２の間に配置されている。第４絶縁膜ＤＬ４は、第１面ＦＳから第２面ＳＳに向かって延在している。
【００９３】
より具体的には、第１面ＦＳには、第２面ＳＳに向かう方向に延在する溝ＴＲ３が設けられており、溝ＴＲ３に第４絶縁膜ＤＬ４が埋め込まれている。第４絶縁膜ＤＬ４は、第１不純物拡散領域ＩＤ１と第２不純物拡散領域ＩＤ２とを絶縁分離している。第４絶縁膜ＤＬ４には、例えばＳｉＯ２が用いられる。
【００９４】
第４絶縁膜ＤＬ４は、幅Ｗ３を有している。第１絶縁膜ＤＬ１は、上記のとおり幅Ｗ１を有している。幅Ｗ３は、幅Ｗ１よりも大きい。第１絶縁膜ＤＬ１中の不純物濃度は、第４絶縁膜ＤＬ４中の不純物濃度及び第２絶縁膜ＤＬ２中の不純物濃度よりも大きいことが好ましい。
【００９５】
以下に、第３実施形態に係る半導体装置の製造方法について説明する。
図２４に示すように、第３実施形態に係る半導体装置は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。バックエンド工程Ｓ２は、第１実施形態に係る半導体装置の製造方法と同様である。
【００９６】
フロントエンド工程Ｓ１は、第１実施形態に係る半導体装置の製造方法と同様に、第１絶縁膜形成工程Ｓ１１と、第１不純物注入工程Ｓ１２と、第２絶縁膜形成工程Ｓ１３と、導電膜形成工程Ｓ１４と、第２不純物注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３不純物注入工程Ｓ１７とを有している。
【００９７】
第３実施形態に係る半導体装置の製造方法においては、支持基板ＳＳＵＢと活性層ＡＣＬとの間にＢＯＸ層としての第１絶縁膜ＤＬ１が予め形成されたＳＯＩ基板が用いられるため、第１絶縁膜形成工程Ｓ１１においては、第１絶縁膜ＤＬ１が形成されない。第１絶縁膜形成工程Ｓ１１においては、第４絶縁膜ＤＬ４が形成される。また、第３実施形態に係る半導体装置の製造方法は、絶縁膜除去工程Ｓ１８をさらに有している。これらの点において、第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００９８】
第１絶縁膜形成工程Ｓ１１においては、図２５に示すように、第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４の形成が行われる。第１絶縁膜形成工程Ｓ１１においては、第１に、第１面ＦＳ上にＣＶＤ等によりＳｉＯ２膜及びＳｉＮ膜をマスクが形成される。第２に、第１面ＦＳ上に形成されたマスクを用いてＲＩＥ等の異方性エッチングを行うことにより、溝ＴＲ２及び溝ＴＲ３を形成する。第３に、溝ＴＲ２及び溝ＴＲ３に第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４をＣＶＤ等で埋め込む。第４に、溝ＴＲ２及び溝ＴＲ３からはみ出た第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４をＣＭＰ等により除去する。以上により、第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４が形成される。
【００９９】
絶縁膜除去工程Ｓ１８は、第１絶縁膜形成工程Ｓ１１の後、第１不純物注入工程Ｓ１２の前に行われる。絶縁膜除去工程Ｓ１８においては、図２６に示すように、第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４の間に位置する第１絶縁膜ＤＬ１の除去が行われる。絶縁膜除去工程Ｓ１８においては、第１に、第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４の間に位置する活性層ＡＣＬ及び第１絶縁膜ＤＬ１の除去が行われる。活性層ＡＣＬ及び第１絶縁膜ＤＬ１の除去は、エッチングにより行われる。第２に、第２絶縁膜ＤＬ２及び第４絶縁膜ＤＬ４の間において、再度活性層ＡＣＬをエピタキシャル成長させる。以上により、第１絶縁膜ＤＬ１の除去が行われる。
【０１００】
以下に、第３実施形態に係る半導体装置の効果について説明する。第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置と同様に、アンチヒューズ素子ＡＦが第１不純物拡散領域ＩＤ１、第２不純物拡散領域ＩＤ２及び第３不純物拡散領域ＩＤ３並びに半導体基板ＳＵＢ中に配置される第１絶縁膜ＤＬ１により構成されているため、アンチヒューズ素子ＡＦへの書込み後の電気抵抗値のばらつきを抑制することができる。
【０１０１】
第３実施形態に係る半導体装置においては、ＳＯＩ基板のＢＯＸ層を第１絶縁膜ＤＬ１として用いることができるため、半導体基板ＳＵＢにＳＯＩ基板を用いる場合に、工程数を増加させることなく、電気抵抗値のばらつきが抑制されたアンチヒューズ素子ＡＦを得ることが可能となる。
【０１０２】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０３】
ＡＣＬ  活性層、ＡＦ  アンチヒューズ素子、ＢＬ  ビット線、ＢＬ１  第１ビット線、ＢＬ２  第２ビット線、ＣＨ  コンタクトホール、ＣＬ  導電膜、ＣＯＬ  列選択デコーダ回路、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４  コンタクトプラグ、ＣＴＲ  制御回路、ＤＬ１  第１絶縁膜、ＤＬ２  第２絶縁膜、ＤＬ３  第３絶縁膜、ＤＬ４  第４絶縁膜、ＦＳ  第１面、ＩＤ１ａ，ＩＤ４ａ  ＬＤＤ構造、ＩＤ１  第１不純物拡散領域、ＩＤ２  第２不純物拡散領域、ＩＤ３  第３不純物拡散領域、ＩＤ４  第４不純物拡散領域、ＩＬＤ  層間絶縁膜、ＭＣ  メモリセル、ＭＣＬ  アレイ、ＰＧＣ  電圧生成回路、ＲＯＷ  行選択デコーダ回路、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ１１  第１絶縁膜形成工程、Ｓ１２  第１不純物注入工程、Ｓ１３  第２絶縁膜形成工程、Ｓ１４  導電膜形成工程、Ｓ１５  第２不純物注入工程、Ｓ１６  サイドウォールスペーサ形成工程、Ｓ１７  第３不純物注入工程、Ｓ１８  絶縁膜除去工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線形成工程、ＳＥＬ  選択トランジスタ、ＳＥＬ１  第１選択トランジスタ、ＳＥＬ２  第２選択トランジスタ、ＳＥＮ  センス回路、ＳＳ  第２面、ＳＳＵＢ  支持基板、ＳＵＢ  半導体基板、ＳＵＢａ  第１部分、ＳＵＢｂ  第２部分、ＳＷＳ  サイドウォールスペーサ、ＴＲ１，ＴＲ２，ＴＲ３  溝、ＶＭ  不揮発性メモリ、Ｗ１，Ｗ２，Ｗ３  幅、ＷＩＬ１，ＷＩＬ２，ＷＩＬ３，ＷＩＬ４  配線、ＷＬ  ワード線、ＷＬ１  第１ワード線、ＷＬ２  第２ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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