(57)【要約】【課題】ＢＡＡ装置のビーム不良に伴う荷電粒子ビーム描画装置の運用コストの上昇や稼働率の低下を抑制する。【解決手段】一の実施形態によれば、アレイ状に配置された複数のアパーチャ２を有するブランキングアパーチャアレイチップを有するブランキングアパーチャアレイ装置２０４は、複数のアパーチャ２または複数の上記チップを重ねて構成されたアパーチャ２の対のそれぞれに設けられ、ブランキング制御を行う第１電極６ａと、第１電極６ａと対向し、グランド接続された第２電極６ｂと、第１電極６ａと分離してブランキング制御を行う第３電極６ｃと、第３電極６ｃと対向し、グランド接続された第４電極６ｄと、第１電極６ａに第１駆動信号を供給する第１駆動手段３と、第１駆動信号と、第１電極６ａから得られた信号とを比較する比較手段７と、比較の結果が不一致の場合、第３電極６ｃに第２駆動信号を供給する第２駆動手段８とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
アレイ状に配置された複数のアパーチャを有するブランキングアパーチャアレイチップを有し、前記複数のアパーチャまたは複数の前記ブランキングアパーチャアレイチップを重ねて構成されたアパーチャの対のそれぞれに設けられ、
ブランキング制御を行う第１電極と、
前記第１電極と対向し、グランド接続された第２電極と、
前記第１電極と分離してブランキング制御を行う第３電極と、
前記第３電極と対向し、グランド接続された第４電極と、
前記第１電極に第１駆動信号を供給する第１駆動手段と、
前記第１駆動信号と、前記第１電極から得られた信号とを比較する比較手段と、
前記比較の結果が不一致の場合、前記第３電極に第２駆動信号を供給する第２駆動手段と、
を備えるブランキングアパーチャアレイ装置。
【請求項２】
前記複数のアパーチャの前記第２駆動信号を、前記第２駆動手段の入出力手段からシリアルに転送または出力する手段を備える、請求項１に記載のブランキングアパーチャアレイ装置。
【請求項３】
前記比較手段は、第１時刻において、前記第１駆動信号と、前記第１電極から得られた信号とを比較し、
前記第２駆動手段は、前記第１時刻における前記比較の結果が不一致の場合、第２時刻に前記第３電極に前記第２駆動信号を供給するとともに、前記比較の結果が一致から不一致に変化したことを示す検出信号を出力する、
請求項２に記載のブランキングアパーチャアレイ装置。
【請求項４】
前記複数のアパーチャは、１つ以上のリダンダンシ用アパーチャを含み、
前記制御手段は、所定のアパーチャにおける前記比較の結果が不一致の場合、隣接する同じ行または列のアパーチャに機能をシフトするように順次置換え、前記リタンダンシ用アパーチャと隣接するアパーチャは、隣接するリタンダンシ用アパーチャに機能をシフトさせる、請求項１から３のいずれか１項に記載のブランキングアパーチャアレイ装置。
【請求項５】
試料を載置する連続移動可能なステージと、
荷電粒子ビームを放出するビーム源と、
複数の第１のアパーチャが形成され、前記複数の第１のアパーチャを前記荷電粒子ビームが通過することによりマルチ荷電粒子ビームを形成する成形アパーチャ部材と、
アレイ状に配置された複数の第２のアパーチャを有するブランキングアパーチャアレイチップを有するブランキングアパーチャアレイ装置と、
前記ブランキングアパーチャアレイ装置からの第２駆動信号に基づいて、前記荷電粒子ビームによる描画を制御する制御手段とを備え、
前記ブランキングアパーチャアレイ装置は、
前記複数の第２のアパーチャまたは複数の前記ブランキングアパーチャアレイチップを重ねて構成された前記複数の第２のアパーチャの対のそれぞれに設けられ、
ブランキング制御を行う第１電極と、
前記第１電極と対向し、グランド接続された第２電極と、
前記第１電極と分離してブランキング制御を行う第３電極と、
前記第３電極と対向し、グランド接続された第４電極と、
前記第１電極に第１駆動信号を供給する第１駆動手段と、
前記第１駆動信号と、前記第１電極から得られた信号とを比較する比較手段と、
前記比較の結果が不一致の場合、前記第３電極に前記第２駆動信号を供給する第２駆動手段とを有する、荷電粒子ビーム描画装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ブランキングアパーチャアレイ装置および荷電粒子ビーム描画装置に関し、例えば、マルチビーム描画方式の電子ビーム描画装置に適用される。
【背景技術】
【０００２】
半導体デバイスの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。半導体デバイスに所望の回路パターンを形成するためには、高精度の原画パターンが必要となる。ここで、電子ビーム描画技術は本質的に優れた解像性を有しており、高精度の原画パターンの生産に用いられる。
【０００３】
例えば、マルチビーム描画方式のＥＢ（電子ビーム）描画装置は、描画用にマルチビームを用いることで一度に多くのビームを照射できるため、１本の電子ビームで描画を行う場合に比べて、スループットを大幅に向上させることができる。このようなＥＢ描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各ビームをブランキングアパーチャアレイ（ＢＡＡ）装置に通す。その際、各ビームはＢＡＡ装置によって個別に偏向制御され、偏向されたビームは遮蔽物に当たり遮蔽（ブランキング）される。偏向されなかったビームは、試料上に照射される。なお、偏向されなかったビームは、試料上の所望の位置に照射されるように、ＢＡＡ装置とは別の偏向器によって偏向制御される。
【０００４】
図８は、従来のＢＡＡ装置の構成を模式的に示す模式図である。
【０００５】
図８(ａ)は、ＢＡＡ装置のブランキング動作を制御する制御回路１と、電子ビームを通すためのアパーチャ２とを示している。図８(ａ)に示すように、ＢＡＡ装置は、複数のアパーチャ２を有するアパーチャアレイを備えている。図８(ａ)のアパーチャアレイは、アレイ状に配置されたｍ×ｎ個のアパーチャ２を有している（ｍ、ｎは正の整数）。ＢＡＡ装置は、半導体チップ（ＢＡＡチップ）で構成されている。
【０００６】
図８(ｂ)は、アパーチャアレイを構成する１つのアパーチャ２の電極部分のパターン構造を模式的に示している。具体的には、図８(ｂ)は、このアパーチャ２の付近に設けられた配線４ａ、４ｂ、ビアプラグ５ａ、５ｂ、および電極６ａ、６ｂと、電極６ａを駆動する駆動回路３とを示している。電極６ａは、このアパーチャ２を通過する電子ビームを偏向するための偏向電極である。電極６ｂは、グランド（ＧＮＤ）電位が印加されるグランド電極である。以下、電極６ａを適宜「偏向電極」と表記し、電極６ｂを適宜「グランド電極」と表記する。なお、電極６ａはブランキング電極とも呼ばれ、電極６ｂはアース電極とも呼ばれる。
【０００７】
このＢＡＡ装置において、制御回路１と駆動回路３は半導体製造工程で製造される。一方、アパーチャアレイは、電極部分、すなわち、電極６ａや電極６ｂの部分を厚くする必要があるため、一般にはＭＥＭＳ（Micro Electro Mechanical Systems）製造工程で製造される。
【０００８】
制御回路１は、計算機システムから高速で転送される描画データを受信するための受信回路と、受信したデータを各アパーチャ２での偏向制御用に配信する配信回路等で構成されている。駆動回路３は、ＬＳＩ（Large Scale Integrated circuit）の内部電圧レベルを偏向電極６ａにより電子ビームを偏向するのに必要な電圧レベルに変換するレベル変換回路と、変換された電圧レベルを有する駆動信号を出力して実際に偏向電極６ａを駆動するバッファ回路等で構成されている。半導体製造工程で製造される制御回路１と駆動回路３は、ＬＳＩの出荷テスト工程において例えばスキャンテスト回路によりテストされる。
【０００９】
偏向電極６ａは、電子ビームの偏向制御用の電圧を印加するために使用される。アパーチャ２は、電子ビームが通過できるように半導体基板に形成された穴であり、アパーチャ２を挟んでＭＥＭＳ電極である偏向電極６ａとグランド電極６ｂとが配置されている。偏向電極６ａは、ビアプラグ５ａと配線４ａを介して下層の駆動回路３の出力につながっている。一方、グランド電極６ｂは、ビアプラグ５ｂと配線４ｂを介してグランド電位につながっている。配線４ａ、４ｂの例は、アルミニウム配線等の金属配線である。
【００１０】
ブランキングの際には、偏向電極６ａとグランド電極６ｂとの間に電圧を印加し、これにより発生する電界により電子ビームを偏向する。偏向電極６ａは、電気的には駆動回路３の電圧が印加されるだけで他の回路を駆動することはない。そのため、偏向電極６ａをテストするには、偏向電極６ａに直接接触する必要がある。しかしながら、偏向電極６ａに直接接触して偏向電極６ａをテストすることは、偏向電極６ａのサイズが数１０μｍ程度と小さいことから困難である。
【００１１】
そのため、偏向電極６ａの検査では、ＭＥＭＳ工程の終了時点に偏向電極６ａが剥離していないことを目視で確認したり、偏向電極６ａを駆動し配線４ａ、４ｂ間に流れる電流を測定することで配線４ａ、４ｂがショートしているかどうかをテストしたりする。しかしながら、この検査では、偏向電極６ａがオープンになっている不良は検出することができない。よって、偏向電極６ａのオープン不良は、ＢＡＡ装置をプリント基板に実装し、この基板をＥＢ描画装置に実際に搭載し、ＥＢ描画装置が電子ビームを適切に制御できるかどうかを確認することで判断されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４３１３１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＢＡＡ装置のアパーチャ２を通過する電子ビームの中に、電極６ａの不良等が原因で制御できない不良ビームが存在する場合、不良ビームを使用せず精度を落とさないで描画を行う方法がある。そして、この描画方法で使用する不良ビーム検出工程として、電子ビームが当たる位置にＸＹステージを移動し、ファラデーカップで電流を検出して電子ビームが不良かどうかをテストする方法が知られている。
【００１４】
このように、ＥＢ描画装置を使用して電極部分をテストする場合、ＢＡＡ装置の電極６ａの数が少なければテスト時間はさほど長くならない。しかしながら、ＥＢ描画装置の描画処理のスループット向上のためにＢＡＡ装置のアパーチャ２の数（電極６ａの数） が今後数万個以上に増えた場合には、長いテスト時間がかかることは問題である。
【００１５】
また、電極６ａの数が増えると、不良ビームの数が増えて不良の解析により時間がかかることになり、不良発生の影響が増大する。不良ビームを使用せず精度を落とさないで描画を行う上記方法は、不良ビームに近接するビームの近接効果等を利用して不良ビーム位置の描画を行うため、さらに不良ビームが多い場合にはこの描画方法は限界となり、正常な描画が困難になる。この場合、ＢＡＡチップ（ＢＡＡ装置）が搭載された基板全体が使用できなくなり、基板全体を不良品として交換する必要があり、経済的に問題である。そのため、電極６ａを容易かつ完全にテストでき、ＢＡＡ装置の不良個所を特定できるテスト方法が必要とされている。
【００１６】
また、ＥＢ描画装置を使用して実施する不良ビーム箇所の特定は、通常数カ月に１回の定期点検で実施されることが多い。しかしながら、定期点検後のＥＢ描画装置の使用中に電極６ａが剥離した場合は、この剥離した電極６ａによるビームが不良ビームとして認識されていないため、描画されたマスクにパターンエラーが発生する。
【００１７】
ＥＢ描画装置の使用時の電極６ａの剥離の主な原因は、ＢＡＡチップを基板に実装する際に、ＢＡＡチップと基板との熱膨張率の違いのためにチップに反りが発生し、チップの反りにより電極６ａに応力が発生することにあると考えられる。
【００１８】
今後開発されるＢＡＡチップは、スループット向上のためにアパーチャ２の数が数万以上になるため、チップサイズが大きくなる傾向にある。チップサイズが大きくなると、熱膨張率の違いによるチップの反りも大きくなり、電極６ａが剥離しやすくなる。ＥＢ描画装置の使用中に電極６ａが剥離してパターンエラーが発生した場合には、パターンエラーの原因は多数考えられるため、原因を特定するのに時間がかかり、その間ＥＢ描画装置が使用できない。そのため、ＥＢ描画装置の使用時に電極６ａの剥離を検出できる手段が必要とされている。
【００１９】
また、描画前に各アパーチャ２の電子ビームが不良かどうかをテストし、不良ビームを使用せずに描画を行う方法が知られている。この場合、テスト時に認識された不良ビームのみを不使用対象とするため、テスト後に発生した不良ビームには対処できず、パターンエラーが発生してしまう。
【００２０】
描画前のテストを描画ごとに毎回行えば、描画中に発生した不良ビームのみがパターンエラーの原因となる。しかし、今後開発されるＢＡＡチップはアパーチャ２の数が数万以上になるため、テストに長い時間がかかり、描画ごとのテストはＥＢ描画装置の稼働率を低下させてしまう。
【００２１】
ＥＢ描画装置の稼働率を低下させない現実的な運用方法としては、定期点検時のみのテストや、１週間に１回程度のテストなど、テストの頻度を落とすことが考えられる。しかし、テストの頻度を落とした分だけ、パターンエラーの影響度も大きくなる。
【００２２】
さらに、不良ビームを使用せずに描画を行う方法を採用する場合、ＢＡＡチップを基板に実装し、この基板をＥＢ描画装置に搭載して初めてビーム不良が判明する。そのため、ＢＡＡチップがビーム不良が多くて使用できないと判明した場合には、上述のように、基板に搭載されたＢＡＡチップ以外の部品も基板と共に廃却しなければならず、ＥＢ描画装置の運用コストが上がってしまう。
【００２３】
また、ＢＡＡチップが搭載された基板のテスト時にはＥＢ描画装置内を真空にする必要があるため、１枚の基板をテストするために高価なＥＢ描画装置を数日占有することになる。そのため、テストに要するコストも高価になってしまう。
【００２４】
そこで、本発明の実施形態は、ブランキングアパーチャアレイ装置のビーム不良に伴う荷電粒子ビーム描画装置の運用コストの上昇や稼働率の低下を抑制可能なブランキングアパーチャアレイ装置および荷電粒子ビーム描画装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
一の実施形態によれば、アレイ状に配置された複数のアパーチャを有するブランキングアパーチャアレイチップを有するブランキングアパーチャアレイ装置は、前記複数のアパーチャまたは複数の前記ブランキングアパーチャアレイチップを重ねて構成されたアパーチャの対のそれぞれに設けられ、ブランキング制御を行う第１電極と、前記第１電極と対向し、グランド接続された第２電極と、前記第１電極と分離してブランキング制御を行う第３電極と、前記第３電極と対向し、グランド接続された第４電極と、前記第１電極に第１駆動信号を供給する第１駆動手段と、前記第１駆動信号と、前記第１電極から得られた信号とを比較する比較手段と、前記比較の結果が不一致の場合、前記第３電極に第２駆動信号を供給する第２駆動手段とを備える。
【００２６】
また、好適には、前記複数のアパーチャの前記第２駆動信号を、前記第２駆動手段の入出力手段からシリアルに転送または出力する手段を備える。
【００２７】
さらに、好適には、前記比較手段は、第１時刻において、前記第１駆動信号と、前記第１電極から得られた信号とを比較し、前記第２駆動手段は、前記第１時刻における前記比較の結果が不一致の場合、第２時刻に前記第３電極に前記第２駆動信号を供給するとともに、前記比較の結果が一致から不一致に変化したことを示す検出信号を出力する。
【００２８】
さらに、好適には、前記複数のアパーチャは、１つ以上のリダンダンシ用アパーチャを含み、前記制御手段は、所定のアパーチャにおける前記比較の結果が不一致の場合、隣接する同じ行または列のアパーチャに機能をシフトするように順次置換え、前記リタンダンシ用アパーチャと隣接するアパーチャは、隣接するリタンダンシ用アパーチャに機能をシフトさせる。
【００２９】
別の実施形態によれば、荷電粒子ビーム描画装置は、試料を載置する連続移動可能なステージと、荷電粒子ビームを放出するビーム源と、複数の第１のアパーチャが形成され、前記複数の第１のアパーチャを前記荷電粒子ビームが通過することによりマルチ荷電粒子ビームを形成する成形アパーチャ部材と、アレイ状に配置された複数の第２のアパーチャを有するブランキングアパーチャアレイチップを有するブランキングアパーチャアレイ装置と、前記ブランキングアパーチャアレイ装置からの第２駆動信号に基づいて、前記荷電粒子ビームによる描画を制御する制御手段とを備える。また、前記ブランキングアパーチャアレイ装置は、前記複数の第２のアパーチャまたは複数の前記ブランキングアパーチャアレイチップを重ねて構成された前記複数の第２のアパーチャの対のそれぞれに設けられ、ブランキング制御を行う第１電極と、前記第１電極と対向し、グランド接続された第２電極と、前記第１電極と分離してブランキング制御を行う第３電極と、前記第３電極と対向し、グランド接続された第４電極と、前記第１電極に第１駆動信号を供給する第１駆動手段と、前記第１駆動信号と、前記第１電極から得られた信号とを比較する比較手段と、前記比較の結果が不一致の場合、前記第３電極に前記第２駆動信号を供給する第２駆動手段とを有する。
【発明の効果】
【００３０】
本発明の実施形態は、ブランキングアパーチャアレイ装置のビーム不良に伴う荷電粒子ビーム描画装置の運用コストの上昇や稼働率の低下を抑制することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】第１実施形態のＥＢ描画装置の構成を示す模式図である。
【図２】第１実施形態のアパーチャ部材の構成を示す模式図である。
【図３】第１実施形態のＢＡＡ装置の構成を示す模式図である。
【図４】第１実施形態のＢＡＡ装置の構成を示す断面図である。
【図５】第２実施形態のＢＡＡ装置の構成を示す模式図である。
【図６】第３実施形態のＢＡＡ装置の構成を示す模式図である。
【図７】第４実施形態のＢＡＡ装置の構成を示す模式図である。
【図８】従来のＢＡＡ装置の構成を模式的に示す模式図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態を、図面を参照して説明する。
【００３３】
（第１実施形態）
図１は、第１実施形態のＥＢ描画装置１００の構成を示す模式図である。図１に示すマルチビーム描画方式のＥＢ描画装置１００は、荷電粒子ビーム描画装置の一例であり、描画部１１０と制御部１２０とを備えている。
【００３４】
そして、描画部１１０は、電子鏡筒１１１、描画室１１２、ＸＹステージ１１３、およびミラー１１４を備え、電子鏡筒１１１内に電子銃２０１、照明レンズ２０２、アパーチャ部材２０３、ブランキングアパーチャアレイ（以下ＢＡＡと記す）装置２０４、縮小レンズ２０５、制限アパーチャ部材２０６、対物レンズ２０７、偏向器２０８、およびブランキングアパーチャステージ装置２０９を備えている。図１のＢＡＡ装置２０４は、基板に実装された半導体チップ（ＢＡＡチップ）であり、この基板がブランキングアパーチャステージ装置２０９上に載置されている。
【００３５】
また、制御部１２０は、制御計算機１２１、メモリ１２２、偏向制御回路１２３、ステージ位置検出器１２４、および記憶装置１２５、１２６と、これらを互いに接続するバスを備えている。制御計算機１２１は、制御手段の一例である。記憶装置１２５には、描画データが格納され、記憶装置１２６には、各ショットの照射時間データが格納される。
【００３６】
制御計算機１２１は、種々のデータの情報処理を行うデータ処理部１３１と、ＥＢ描画装置１００の描画動作を制御する描画制御部１３２とを備えている。データ処理部１３１と描画制御部１３２は、電気回路により実現されてもよいし、コンピュータプログラムをプロセッサにより実行することで実現されてもよい。データ処理部１３１および描画制御部１３２における入出力情報や演算中の情報は、メモリ１２２に都度格納される。
【００３７】
ＥＢ描画装置１００は、電子銃２０１から放出された電子ビーム２００を、照明レンズ２０２を介して、複数の穴を持ったアパーチャ部材２０３に照射する。電子ビーム２００は、荷電粒子ビームの一例である。電子ビーム２００がこれらの穴を通ることにより、マルチビーム２０ａ〜２０ｅが形成される。以下、マルチビーム２０ａ〜２０ｅの各々を、適宜「ビーム２０」と表記する。
【００３８】
ＥＢ描画装置１００はさらに、各ビーム２０をＢＡＡ装置２０４に通す。その際、各ビーム２０はＢＡＡ装置２０４によって個別に偏向制御され、偏向されたビーム２０は制限アパーチャ部材２０６に当たり遮蔽（ブランキング）される。この偏向制御は、偏向制御回路１２３を介して制御計算機１２１により行われる。図１では、符号２０ａで示すビーム２０が制限アパーチャ部材２０６に当たっている。
【００３９】
一方、ＢＡＡ装置２０４によって偏向されなかったビーム２０は、縮小レンズ２０５、制限アパーチャ部材２０６、および対物レンズ２０７を介して、ＸＹステージ１１３に載置された試料１０１上に照射される。試料１０１の例は、マスクブランクス、露光用マスク、半導体基板などである。図１では、符号２０ｂ〜２０ｄで示すビーム２０が試料１０１上に照射されている。
【００４０】
なお、ＢＡＡ装置２０４によって偏向されなかったビーム２０は、試料１０１上の所望の位置に照射されるように、偏向器２０８によって偏向制御される。
【００４１】
図２は、第１実施形態のアパーチャ部材２０３の構成を示す模式図である。
【００４２】
図２の例において、アパーチャ部材２０３の矩形領域２０３ａ内には、ｙ方向にｍ行、ｘ方向にｎ列の穴（開口部）２０３ｂが所定の配列ピッチでマトリクス状に形成されている。これらの穴２０３ｂの形状は、同じ寸法の矩形であるが、これらの形状は矩形に限られるものではなく、例えば同じ半径の円形でもよい。これらの穴２０３ｂを電子ビーム２００の一部が通過することで、マルチビーム２０ａ〜２０ｅが形成されることになる。
【００４３】
図３は、第１実施形態のＢＡＡ装置２０４の構成を示す模式図である。
【００４４】
図３(ａ)は、図８(ａ)と同様に、ＢＡＡ装置２０４のブランキング動作を制御する制御回路１と、電子ビーム２００（マルチビーム２０ａ〜２０ｅ）を通すためのアパーチャ２とを示している。図３(ａ)に示すように、ＢＡＡ装置２０４は、複数のアパーチャ２を有するアパーチャアレイを備えている。図３(ａ)のアパーチャアレイは、アレイ状に配置されたｍ×ｎ個（ｍ行、ｎ列）のアパーチャ２を有している。このように、ＢＡＡ装置２０４は、アパーチャ部材２０３の穴２０３ｂと同数のアパーチャ２を有している。
【００４５】
本実施形態のＢＡＡ装置２０４は、１段のＢＡＡチップで構成されており、このＢＡＡチップが、アレイ状に配置されたｍ×ｎ個のアパーチャ２を有している。そして、マルチビーム２０ａ〜２０ｅのブランキングはそれぞれ、１段のＢＡＡチップにおける１つのアパーチャ２で行われる。
【００４６】
一方、ＢＡＡ装置２０４は、２段のＢＡＡチップを重ねて構成されていてもよく、これらのＢＡＡチップの各々が、アレイ状に配置されたｍ×ｎ個のアパーチャ２を有していてもよい。この場合、マルチビーム２０ａ〜２０ｅのブランキングはそれぞれ、２段のＢＡＡチップにおける１対のアパーチャ２で行うことができる。例えば、あるビーム２０は、上段のＢＡＡチップの１つのアパーチャ２で偏向できると共に、下段のＢＡＡチップの対応する１つのアパーチャ２でも偏向でき、１対のアパーチャ２のいずれかでの偏向によりこのビーム２０をブランキングすることができる。このようなＢＡＡ装置２０４の詳細については、後述する。
【００４７】
図３(ｂ)は、図８(ｂ)と同様に、アパーチャアレイを構成する１つのアパーチャ２の電極部分のパターン構造を模式的に示している。具体的には、図３(ｂ)は、このアパーチャ２に対して設けられた配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、および電極６ａ〜６ｄと、電極６ａを駆動する駆動回路３とを示している。電極６ａ、６ｂ、６ｃ、６ｄはそれぞれ第１、第２、第３、第４電極の一例であり、駆動回路３は第１駆動手段の一例である。
【００４８】
図３(ａ)はさらに、比較手段の一例となる比較回路７と、第２駆動手段の一例となる保持回路８とを示している。保持回路８は、ＯＲゲート８ａとフリップフロップ回路８ｂとを備え、電極６ｃを駆動することができる。本実施形態のＢＡＡ装置２０４は、アパーチャ２と同数の比較回路７と、アパーチャ２と同数の保持回路８とを備えており、各比較回路７と各保持回路８が１つのアパーチャ２に対応している。同様に、本実施形態のＢＡＡ装置２０４は、アパーチャ２と同数の駆動回路３を備えており、各駆動回路３が１つのアパーチャ２に対応している。比較回路７と保持回路８の詳細については後述する。
【００４９】
電極６ａは、図３(ｂ)に示すアパーチャ２を通過するビーム２０を、第１方向に偏向するための偏向電極である。本実施形態の第１方向は、図中の縦方向（ｙ方向）である。電極６ｂは、グランド（ＧＮＤ）電位が印加されるグランド電極であり、電極６ａと対向している。また、電極６ｃは、図３(ｂ)に示すアパーチャ２を通過するビーム２０を、第１方向と異なる第２方向に偏向するための偏向電極であり、電極６ａと分離してブランキング制御を行う。本実施形態の第２方向は、図中の横方向（ｘ方向）である。本実施形態では、電極６ａが不良のときに電極６ｃが使用される。電極６ｄは、グランド電位が印加されるグランド電極であり、電極６ｃと対向している。以下、電極６ａ、６ｃを適宜「偏向電極」と表記し、電極６ｂ、６ｄを適宜「グランド電極」と表記する。
【００５０】
ビアプラグ５ａ、５ｅは、互いに独立したビアプラグであり、互いに接触しないように電極６ａに電気的に接続されている。一方、ビアプラグ５ｂ、５ｃ、５ｄはそれぞれ、電極６ｂ、６ｃ、６ｄに電気的に接続されている。また、配線４ａ、４ｂ、４ｃ、４ｄ、４ｅはそれぞれ、ビアプラグ５ａ、５ｂ、５ｃ、５ｄ、５ｅに電気的に接続されている。
【００５１】
このＢＡＡ装置２０４において、制御回路１、駆動回路３、比較回路７、および保持回路８は半導体製造工程で製造される。一方、アパーチャアレイは、電極部分、すなわち、電極６ａ〜６ｄの部分を厚くする必要があるためＭＥＭＳ製造工程で製造することが望ましい。
【００５２】
制御回路１および駆動回路３の動作は、前述の通りである。制御回路１は、制御計算機１２１から受信した描画データを各アパーチャ２での偏向制御用に配信する。駆動回路３は、偏向電極６ａを駆動する第１駆動信号Ｓ１を出力する。第１駆動信号Ｓ１は、偏向電極６ａによりビーム２０を偏向するのに必要な電圧レベルを有し、配線４ａおよびビアプラグ５ａを介して偏向電極６ａに供給される。
【００５３】
偏向電極６ａは、アパーチャ２を通過するビーム２０の偏向制御用の電圧を印加するために使用される。駆動回路３から偏向電極６ａに第１駆動信号Ｓ１が供給されると、偏向電極６ａとグランド電極６ｂとの間に電圧が印加され、これにより発生する電界によりビーム２０が偏向される。偏向電極６ａは、ビアプラグ５ａと配線４ａとを介して駆動回路３の出力につながっており、ビアプラグ５ｅと配線４ｅとを介して比較回路７の入力につながっている。一方、グランド電極６ｂは、ビアプラグ５ｂと配線４ｂとを介してグランド電位につながっている。
【００５４】
比較回路７は、駆動回路３から出力された第１駆動信号Ｓ１の論理レベルと、ビアプラグ５ｅから得られた信号Ｓ２の論理レベルとを比較して、この比較の結果を示す比較結果信号Ｓ３を出力する。比較回路７は、ＢＡＡ装置２０４をＥＢ描画装置１００内に搭載する前の電極テストで利用してもよいし、ＢＡＡ装置２０４がＥＢ描画装置１００内に搭載されている状態での電極テストで利用してもよい。以下の説明は、後者の電極テストを想定して記載するが、前者の電極テストにも適用可能である。
【００５５】
電極６ａをテストする場合には、テストパターンを有する第１駆動信号Ｓ１を駆動回路３からビアプラグ５ａを介して電極６ａに入力する。第１駆動信号Ｓ１は、駆動回路３とビアプラグ５ａとの間の配線４ａから比較回路７にも入力される。
【００５６】
ここで、電極６ａが正常に形成されていれば、第１駆動信号Ｓ１と同じ信号Ｓ２が電極６ａからビアプラグ５ｅおよび配線４ｅを介して比較回路７に入力される。この場合、比較回路７は、配線４ａと配線４ｅから同じ論理レベルの信号を受信するため、両信号の論理レベルが一致した場合の論理レベルを有する比較結果信号Ｓ３を出力する。
【００５７】
例えば、比較回路７を排他的論理和（ＸＯＲ）で構成した場合、電極６ａが正常であれば、比較回路７は、両信号の一致を示す「論理０」を出力する。理由は、配線４ａからの第１駆動信号Ｓ１が「論理０」であれば、配線４ｅからの信号Ｓ２も「論理０」となり、比較回路７の出力はＸＯＲ（０，０）＝０となるからである。また、配線４ａからの第１駆動信号Ｓ１が「論理１」であれば、配線４ｅからの信号Ｓ２も「論理１」となり、比較回路７の出力はＸＯＲ（１，１）＝０となるからである。
【００５８】
一方、不良がある場合は、比較回路７は後述のように動作することになる。なお、ビアプラグ５ａとビアプラグ５ｅが正常に形成され、単純なショート不良であれば、半導体製造工程で製作した駆動回路３の出力とＭＥＭＳ工程で製作した偏向電極が繋がっており、通常のスキャンテスト等による駆動回路のテスト工程にて不良はリジェクトできる。従って以下、ビアプラグ５ａがオープンの場合で、かつ、電極６ａがＶＤＤまたはＧＮＤにショートしている場合とオープンの場合とについて説明する。
【００５９】
先ず、ビアプラグ５ａがオープンで電極６ａがＶＤＤ電位（電源電位）とショートしている場合、配線４ａからの第１駆動信号Ｓ１が「論理０」のときには、比較回路７は、両信号の不一致を示す「論理１」を出力する。理由は、配線４ａからの第１駆動信号Ｓ１が「論理０」となっても、配線４ｅからの信号Ｓ２は常に「論理１」であるため、比較回路７の出力はＸＯＲ（０，１）＝１となるからである。ビアプラグ５ａがオープンで電極６ａがＶＤＤ電位とショートしている場合には、配線４ａからの第１駆動信号Ｓ１が「論理１」のときには、比較回路７は、両信号の一致を示す「論理０」を出力する。
【００６０】
また、ビアプラグ５ａがオープンで電極６ａがＧＮＤ電位（グランド電位）とショートしている場合、配線４ａからの第１駆動信号Ｓ１が「論理１」のときには、比較回路７は、両信号の不一致を示す「論理１」を出力する。理由は、配線４ａからの第１駆動信号Ｓ１が「論理１」となっても、配線４ｅからの信号Ｓ２は常に「論理０」であるため、比較回路７の出力はＸＯＲ（１，０）＝１となるからである。ビアプラグ５ａがオープンで電極６ａがＧＮＤ電位とショートしている場合には、配線４ａからの第１駆動信号Ｓが「論理０」のときには、比較回路７は、両信号の一致を示す「論理０」を出力する。
【００６１】
また、ビアプラグ５ａが正常に形成されていない等の理由で電極６ａがオープン状態の場合には、配線４ｅからの信号の論理レベルは「論理０」になるか「論理１」になるか不明である。しかしながら、電極６ａがＶＤＤ電位またはＧＮＤ電位とショートしている場合と同様に、配線４ａからの第１駆動信号Ｓ１が「論理０」と「論理１」のいずれかのときに、比較回路７の出力が「論理１」となる。
【００６２】
このように、本実施形態の電極テストでは、テストパターンを有する第１駆動信号Ｓ１を駆動回路３から電極６ａに入力し、配線４ａからの第１駆動信号Ｓ１と配線４ｅから信号Ｓ２とを比較回路７に入力する。そして、比較回路７は、両信号の論理レベルの排他的論理和の演算結果を示す比較結果信号Ｓ３を出力する。
【００６３】
そのため、電極６ａが正常であれば、第１駆動信号Ｓ１が「論理０」でも「論理１」でも、比較結果信号Ｓ３は「論理０」となる。一方、電極６ａがショート状態またはオープン状態であれば、第１駆動信号Ｓ１が「論理０」または「論理１」のときに、比較結果信号Ｓ３が「論理１」となる。よって、本実施形態によれば、ビアプラグ５ａがオープンの場合の電極６ａの不良を比較結果信号Ｓ３から判定することが可能となる。
【００６４】
比較結果信号Ｓ３は、ＯＲゲート８ａとフリップフロップ回路８ｂとを備える保持回路８に入力される。
【００６５】
ＯＲゲート８ａは、比較結果信号Ｓ３が入力される第１入力端子と、フリップフロップ回路８ｂから出力された第２駆動信号Ｓ５が入力される第２入力端子と、比較結果信号Ｓ３と第２駆動信号Ｓ５とのＯＲ演算結果を示す出力信号Ｓ４を出力する出力端子とを備えている。
【００６６】
フリップフロップ回路８ｂは、クロック（ＣＬＫ）信号が入力される端子と、出力信号Ｓ４が入力されるＤ端子とを備え、クロック信号と出力信号Ｓ４とに基づいて、偏向電極６ｃを駆動する第２駆動信号Ｓ５を生成する。第２駆動信号Ｓ５は、フリップフロップ回路８ｂのＱ端子から出力され、ＯＲゲート８ａに供給されると共に、配線４ｃおよびビアプラグ５ｃを介して偏向電極６ｃに供給される。
【００６７】
偏向電極６ｃは、アパーチャ２を通過するビーム２０の偏向制御用の電圧を印加するために使用される。保持回路８から偏向電極６ｃに第２駆動信号Ｓ５が供給されると、偏向電極６ｃとグランド電極６ｄとの間に電圧が印加され、これにより発生する電界によりビーム２０が偏向される。偏向電極６ｃは、ビアプラグ５ｃと配線４ｃとを介して保持回路８（フリップフロップ回路８ｂ）の出力につながっている。一方、グランド電極６ｄは、ビアプラグ５ｄと配線４ｄとを介してグランド電位につながっている。
【００６８】
ここで、第２駆動信号Ｓ５の詳細を説明する。保持回路８は、上述のようなＯＲゲート８ａおよびフリップフロップ回路８ｂにより、クロック信号に従って比較結果信号Ｓ３の値（論理レベル）をサンプリングする機能を有する。そして、保持回路８は、比較結果信号Ｓ３のサンプリング値が一度でも「論理１」に変化した場合には、第２駆動信号Ｓ５の値を「論理１」に継続して保持する。そのため、比較結果信号Ｓ３のサンプリング値が一度でも「論理１」に変化する前は、第２駆動信号Ｓ５の値は「論理０」に維持され、比較結果信号Ｓ３のサンプリング値が一度でも「論理１」に変化した後は、第２駆動信号Ｓ５の値は「論理１」に維持される。第２駆動信号Ｓ５は、第１保持信号の一例である。
【００６９】
よって、図３(ｂ)に示すアパーチャ２の電極６ａに不良が発生すると、比較結果信号Ｓ３のサンプリング値が「論理１」に変化し、第２駆動信号Ｓ５の値は「論理１」に維持される。その結果、このアパーチャ２を通過するビーム２０は、電極６ｃによりブランキングされ続けることになる。
【００７０】
第２駆動信号Ｓ５は、制御計算機１２１にも供給される。制御計算機１２１は、電極テストの際に第２駆動信号Ｓ５を参照することで、電極６ａに不良が発生しているか否かを確認することができる。
【００７１】
また、制御計算機１２１は、第２駆動信号Ｓ５による不良の確認結果を、描画時に利用することができる。具体的には、制御計算機１２１は、描画データに応じて各アパーチャ２に転送するデータを計算する際に、不良と認識されたアパーチャ２は使用しない前提で転送データを計算する。その結果、ＢＡＡ装置２０４が不良のアパーチャ２（電極６ａ）を有している場合であっても、制御計算機１２１は、このＢＡＡ装置２０４を用いて描画を行うことができる。この際、不良のアパーチャ２を通過するビーム２０は、電極６ｃによりブランキングされ続けるため、試料１０１には到達せず、描画には無関係となる。
【００７２】
なお、ＢＡＡ装置２０４に使用できないアパーチャ２があると、試料１０１から製造されるマスクに欠陥ができてしまうようにも思われる。しかし、実際には、描画は電子ビーム２００により試料１０１をスキャンするように行われており、試料１０１の同じ場所を同じアパーチャ２を通過した電子ビーム２００で描画し続けることはなく、異なるアパーチャ２を通過した電子ビーム２００で試料１０１の同じ場所を時分割で描画している。そのため、ＢＡＡ装置２０４に使用できないアパーチャ２があっても別のアパーチャ２で描画を行うことができるため、不良と認識されたアパーチャ２は使用しない前提で転送データを計算しても問題は生じない。
【００７３】
図４は、第１実施形態のＢＡＡ装置２０４の構成を示す断面図である。
【００７４】
ＢＡＡ装置２０４は、基板１１と、基板１１上に絶縁膜１２を介して形成された導電膜１３と、導電膜１３上に絶縁膜１４を介して形成された配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、および電極６ａ〜６ｄとを備えている。図４は、これらの配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、および電極６ａ〜６ｄのうち、配線４ａ、４ｂ、４ｅと、ビアプラグ５ａ、５ｂ、５ｅと、電極６ａ、６ｂとを含む断面を示している。図４では、配線４ａおよびビアプラグ５ａが、絶縁膜１５により、配線４ｅおよびビアプラグ５ｅと電気的に絶縁されている。
【００７５】
基板１１の例は、シリコン基板等の半導体基板である。図４は、基板１１等を貫通するように形成されたアパーチャ２を示している。電極６ａ、６ｂは、アパーチャ２を挟むように配置されている。電極６ａは、ビアプラグ５ａを介して配線４ａ上に形成されると共に、ビアプラグ５ｅを介して配線４ｅ上に形成されている。一方、電極６ｂは、ビアプラグ５ｂを介して配線４ｂ上に形成されている。図４は、アパーチャ２を通過するビーム２０が電極６ａにより偏向されて制限アパーチャ部材２０６に当たる軌道を、点線で示している。電極６ａは、第１方向（ｙ方向）にビーム２０を偏向することができ、これによりビーム２０を制限アパーチャ部材２０６に当ててブランキングすることができる。
【００７６】
これは、不図示の電極６ｃ、６ｄ、ビアプラグ５ｃ、５ｄ、および配線４ｃ、４ｄについても同様である。すなわち、電極６ｃ、６ｄは、アパーチャ２を挟むように配置されており、電極６ｃは、ビアプラグ５ｃを介して配線４ｃ上に形成され、電極６ｄは、ビアプラグ５ｄを介して配線４ｄ上に形成されている。アパーチャ２を通過するビーム２０の軌道は、電極６ａだけでなく電極６ｃによっても偏向することが可能である。電極６ｃは、第２方向（ｘ方向）にビーム２０を偏向することができ、これによりビーム２０を制限アパーチャ部材２０６に当ててブランキングすることができる。
【００７７】
ＢＡＡ装置２０４の電極部分、すなわち、電極６ａ〜６ｄの部分は、他の部分より厚く形成されている。図４は、他の部分より厚く形成された電極６ａ、６ｂを示している。そのため、本実施形態のアパーチャアレイは、ＭＥＭＳ製造工程で製造することが望ましいが、ＭＥＭＳ製造工程に限定されるものではない。
【００７８】
以上のように、本実施形態のＢＡＡ装置２０４は、電極テストのための機能や、不良のアパーチャ２を使用せずに描画を行うための機能を有している。
【００７９】
本実施形態の電極テストは、保持回路８からの第２駆動信号Ｓ５を利用するため、ＢＡＡ装置２０４をＥＢ描画装置１００に実際に搭載しなくても実行可能である。そのため、本実施形態によれば、ＢＡＡ装置２０４をＥＢ描画装置１００に搭載して、アパーチャ２ごとに時間のかかるビームテストを行うことを回避することが可能となる。本実施形態の電極テストは、ＢＡＡ装置２０４の出荷テストに適用することができ、出荷テスト時に電極６ａの不良を検出することが可能となる。
【００８０】
本実施形態では、いずれの電極６ａにも不良が発生していないＢＡＡ装置２０４を良品と判定し、いずれかの電極６ａに不良が発生しているＢＡＡ装置２０４を不良品と判定する。この判定は、第２駆動信号Ｓ５に基づいて人間がマニュアルで行ってもよいし、第２駆動信号Ｓ５に基づいて自動的に行ってもよい。
【００８１】
また、本実施形態の電極テストは、ＢＡＡ装置２０４をＥＢ描画装置１００内に搭載する前に行ってもよいし、ＢＡＡ装置２０４がＥＢ描画装置１００内に搭載されている状態で行ってもよい。前者の場合には例えば、第２駆動信号Ｓ５をテスターで検出し、ＢＡＡ装置２０４が不良であるか否かをテスターが判定する。後者の場合には例えば、上述のように、第２駆動信号Ｓ５を制御計算機１２１に入力し、ＢＡＡ装置２０４が不良であるか否かを制御計算機１２１が判定する。
【００８２】
ＢＡＡ装置２０４を基板に搭載してからテストすると、ＢＡＡ装置２０４を使用できないことが判明した場合に、基板に搭載されたＢＡＡ装置２０４以外の部品も基板と共に廃却しなければならず、ＥＢ描画装置１００の運用コストが上がってしまう。本実施形態によれば、ＢＡＡ装置２０４をＥＢ描画装置１００内に搭載せずにテストすることができるため、ＢＡＡ装置２０４を廃却するか否かを基板に搭載する前に判定することが可能となり、ＥＢ描画装置１００の運用コストを低減することが可能となる。また、本実施形態によれば、ＢＡＡ装置２０４をＥＢ描画装置１００内に搭載せずにテストすることで、ＥＢ描画装置１００の稼働率の低下を抑制することも可能となる。
【００８３】
一方、本実施形態では、不良品と判定されたＢＡＡ装置２０４でも、不良アパーチャ２が使用できず不良アパーチャ２の分だけスループットが低いＢＡＡ装置２０４として使用することが可能である。よって、従来であれば廃却されていた不良品のＢＡＡ装置２０４やこれを備える基板を使用することが可能となるため、ＥＢ描画装置１００の運用コストをさらに低減することが可能となる。本実施形態によれば、例えば出荷後に不良が生じたＢＡＡ装置２０４の使用を継続することが可能となる。
【００８４】
また、出荷後に生じた不良は例えば、描画前のテストを描画ごとに毎回行うことや、定期点検時のみにテストを行うことで検出することが考えられる。しかし、前者の場合にはテストの頻度が多いことが問題となり、後者の場合にはエラーの影響が大きくなることが問題となる。さらには、このようなテストをＥＢ描画装置１００内を真空にしてＥＢ描画装置１００内で行うと、テストのためにＥＢ描画装置１００を占有することでＥＢ描画装置１００の稼働率が低下してしまう。
【００８５】
しかしながら、本実施形態によれば、ＢＡＡ装置２０４のテストをＥＢ描画装置１００内で容易に行うことが可能であるし、ＢＡＡ装置２０４のテストをＥＢ描画装置１００外で行うことも可能であるため、テストによるＥＢ描画装置１００の稼働率の低下を抑制することが可能となる。また、本実施形態によれば、不良品のＢＡＡ装置２０４を使用し続けることもできるため、ＢＡＡ装置２０４の交換によるＥＢ描画装置１００の稼働率の低下も抑制することが可能となる。
【００８６】
よって、本実施形態によれば、ＢＡＡ装置２０４のビーム不良に伴うＥＢ描画装置１００の運用コストの上昇や稼働率の低下を抑制することが可能となる。
【００８７】
なお、本実施形態のＢＡＡ装置２０４は、１段のＢＡＡチップで構成されており、このＢＡＡチップが、アレイ状に配置されたｍ×ｎ個のアパーチャ２を有している。そして、１段のＢＡＡチップの１つのアパーチャ２ごとに、駆動回路３、配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、電極６ａ〜６ｄ、比較回路７、および保持回路８がそれぞれ設けられている。
【００８８】
一方、ＢＡＡ装置２０４は、２段のＢＡＡチップを重ねて構成されていてもよく、これらのＢＡＡチップの各々が、アレイ状に配置されたｍ×ｎ個のアパーチャ２を有していてもよい。この場合、２段のＢＡＡチップの１対のアパーチャ２ごとに、駆動回路３、配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、電極６ａ〜６ｄ、比較回路７、および保持回路８を設けることが考えられる。例えば、上段のＢＡＡチップの１つのアパーチャ２に対して駆動回路３、配線４ａ、４ｂ、４ｅ、ビアプラグ５ａ、５ｂ、５ｅ、電極６ａ、６ｂ、比較回路７、および保持回路８が設けられ、下段のＢＡＡチップの対応する１つのアパーチャ２に対して配線４ｃ、４ｄ、ビアプラグ５ｃ、５ｄ、電極６ｃ、６ｄが設けられる。この場合、第２駆動信号Ｓ５は上段のＢＡＡチップから下段のＢＡＡチップに供給される。また、この場合の電極６ａ、６ｃは、それぞれ第１および第２方向にビーム２０を偏向してもよいし、共に第１方向にビーム２０を偏向してもよい。
【００８９】
以下、第１実施形態の変形例である第２から第４実施形態について説明する。第２から第４実施形態については、第１実施形態との相違点を中心に説明する。
【００９０】
（第２実施形態）
図５は、第２実施形態のＢＡＡ装置２０４の構成を示す模式図である。
【００９１】
本実施形態では、ｍ×ｎ個のアパーチャ２用のｍ×ｎ個のフリップフロップ（以下Ｆ／Ｆとも記す）回路８ｂ同士をシリアルバスで接続するために、図５(ｂ)に示すように、Ｆ／Ｆ回路８ｂがスキャンＦ／Ｆ回路となっている。具体的には、本実施形態のＦ／Ｆ回路８ｂは、クロック端子、Ｄ端子、およびＱ端子の他に、ＳＥ（スキャンイネーブル）端子と、ＳＩ（スキャンイン）端子と、ＳＯ（スキャンアウト）端子とを備えている。これらの端子は、第２駆動手段の入出力手段の一例である。
【００９２】
各Ｆ／Ｆ回路８ｂでは、前段のＦ／Ｆ回路８ｂからの信号がＳＩ端子に入力され、後段のＦ／Ｆ回路８ｂへの信号がＳＯ端子から出力される。図５(ｂ)のＦ／Ｆ回路８ｂ、その前段のＦ／Ｆ回路８ｂ、その後段のＦ／Ｆ回路８ｂのアパーチャ２はそれぞれ、Ｋ番目のアパーチャ、Ｋ−１番目のアパーチャ、Ｋ＋１番目のアパーチャの例である（Ｋは正の整数）。図５(ａ)に示すように、制御計算機１２１もＳＥ端子、ＳＩ端子、およびＳＯ端子を備えており、制御計算機１２１のＳＩ端子からの信号が、最前段のＦ／Ｆ回路８ｂのＳＩ端子に入力され、制御計算機１２１のＳＯ端子への信号が、最後段のＦ／Ｆ回路８ｂのＳＯ端子から出力される。さらに、制御計算機１２１のＳＥ端子からの信号は、各Ｆ／Ｆ回路８ｂのＳＥ端子に入力される。
【００９３】
第１実施形態では、各Ｆ／Ｆ回路８ｂからの第２駆動信号Ｓ５が制御計算機１２１に個別に供給されるため、制御計算機１２１は多数の端子を備える必要がある。一方、本実施形態では、各Ｆ／Ｆ回路８ｂからの第２駆動信号Ｓ５がシリアルバスを介して制御計算機１２１に供給されるため、制御計算機１２１は多数の端子を備える必要がない。よって、本実施形態によれば、制御計算機１２１の端子数を減らすことが可能となる。
【００９４】
以下、Ｆ／Ｆ回路８ｂの動作についてより詳細に説明する。
【００９５】
Ｆ／Ｆ回路８ｂは、Ｄ端子に入力された出力信号Ｓ４に基づき第２駆動信号Ｓ５を生成する機能と、前段のＦ／Ｆ回路８ｂからの第２駆動信号Ｓ５をＳＩ端子で受信する機能とを有している。生成した第２駆動信号Ｓ５は、対応するアパーチャ２が不良か否かを示しており、受信した第２駆動信号Ｓ５は、前段のアパーチャ２が不良か否かを示している。
【００９６】
そして、Ｆ／Ｆ回路８ｂは、生成した第２駆動信号Ｓ５をＱ端子から出力することで、対応するアパーチャ２の電極６ｃを駆動することができる。さらに、Ｆ／Ｆ回路８ｂは、生成した第２駆動信号Ｓ５（ＯＲゲート８ａを経由した出力信号Ｓ４を含む）または受信した第２駆動信号Ｓ５をＳＯ端子から出力することができる。これらの動作は、Ｆ／Ｆ回路８ｂのＳＥ端子に入力されるＳＥ信号に基づいて制御される。また、制御計算機１２１は、最終段のＦ／Ｆ回路８ｂのＳＯ端子から出力された第２駆動信号Ｓ５を受信し、この第２駆動信号Ｓ５を利用して不良判定や描画制御を行う。
【００９７】
具体的には、Ｆ／Ｆ回路８ｂは、ＳＥ信号が「論理０」のときには、Ｄ端子に入力された出力信号Ｓ４を、クロック信号の立ち上がりエッジに同期してＱ端子およびＳＯ端子に取り込む。一方、Ｆ／Ｆ回路８ｂは、ＳＥ信号が「論理１」のときには、ＳＩ端子で受信した第２駆動信号Ｓ５を、クロック信号の立ち上がりエッジに同期してＱ端子およびＳＯ端子に取り込む。
【００９８】
制御計算機１２１のＳＥ端子から出力されたＳＥ信号は、すべてのＦ／Ｆ回路８ｂのＳＥ端子に入力され、通常動作モードとスキャンイン／スキャンアウトモードの切り替えを制御する。また、制御計算機１２１のＳＩ端子から出力された信号は、１番目（最前段）のＦ／Ｆ回路８ｂのＳＩ端子に入力され、１つ目のＦ／Ｆ回路８ｂのＳＯ端子から出力された信号は、２番目のＦ／Ｆ回路８ｂのＳＩ端子に入力される。このようなスキャンチェーンは、すべてのＦ／Ｆ回路８ｂのＳＩ端子とＳＯ端子とをシリアルに接続し、最終段のＦ／Ｆ回路８ｂのＳＯ端子は、制御計算機１２１のＳＯ端子に接続される。
【００９９】
通常動作モードでは、制御計算機１２１は、ＳＥ信号として「論理０」を出力し、Ｆ／Ｆ回路８ｂは、ＢＡＡ装置２０４の内部クロックであるクロック信号に同期してＤ端子から出力信号Ｓ４を取り込む。
【０１００】
一方、スキャンイン／スキャンアウトモードでは、制御計算機１２１は、すべてのＦ／Ｆ回路８ｂから第２駆動信号Ｓ５を取り込むための処理を行う。具体的には、制御計算機１２１は、ＳＥ信号として「論理１」を出力すると共に、不図示のクロック切り換え信号により、Ｆ／Ｆ回路８ｂに供給するクロック信号を制御計算機１２１からの外部クロックに切り替える。この場合、アパーチャ２の個数と同数のパルスを有する外部クロック、すなわち、ｍ×ｎ個のパルスを有する外部クロックが、各Ｆ／Ｆ回路８ｂに供給される。これにより、すべてのＦ／Ｆ回路８ｂのＳＯ端子から第２駆動信号Ｓ５が出力され（スキャンアウト動作）、制御計算機１２１は、これらのＦ／Ｆ回路８ｂの第２駆動信号Ｓ５をシリアルに取り込むことができる。
【０１０１】
スキャンアウト動作を行うと、Ｆ／Ｆ回路８ｂ内の第２駆動信号Ｓ５の情報（不良電極情報）は失われてしまう。そのため、制御計算機１２１は、アパーチャ２の個数と同数のパルスを有する外部クロックを各Ｆ／Ｆ回路８ｂに再度供給し、シリアルに読み込んだ第２駆動信号Ｓ５の情報を各Ｆ／Ｆ回路８ｂのＳＩ端子から各Ｆ／Ｆ回路８ｂにシリアルに書き戻す（スキャンイン動作）。
【０１０２】
なお、クロック信号に関しては、第２駆動信号Ｓ５を正確に制御計算機１２１に転送できるのであれば、スキャンイン／スキャンアウトモードでもクロック信号として内部クロックを使用してもよい。
【０１０３】
また、スキャンアウト動作やスキャンイン動作の継続期間は、クロック信号のパルスの個数（クロック数）で制御する代わりに、データ制御タイミング信号が指定する転送データ数により制御してもよい。この場合、クロック信号の供給期間は所定のクロック数分の期間に限定する必要はなく、スキャンアウト動作やスキャンイン動作の開始前や終了後もクロック信号を供給し続けてもよい。
【０１０４】
その後、制御計算機１２１は、第２駆動信号Ｓ５に基づいて、不良アパーチャ２を使用せずに描画を行うためのデータを計算し、計算したデータをＢＡＡ装置２０４に転送して描画処理を行う。
【０１０５】
スキャン動作による不良電極情報の読み出しと書き戻しの時間は、描画時間への影響が少ないため、描画前に毎回行うことが可能である。よって、本実施形態によれば、ＥＢ描画装置１００の稼働率の低下を抑制しつつ、不良電極の影響を排除した描画を行うことが可能となる。
【０１０６】
なお、第１および第２実施形態の比較回路７は、電極６ａが剥離してオープンであるか否かをテストするために設けられており、ショート不良の検出は想定されていない。ショート不良については、回路的な不具合なためのファンクションテストにより出荷テストでリジェクトされているが、ＢＡＡ装置２０４の使用中にショート不良が発生することもありうる。
【０１０７】
しかし、第２実施形態では、ＢＡＡ装置２０４をＥＢ描画装置１００に搭載した後に、ショートしているアパーチャ２の情報をスキャン動作により制御計算機１２１に取り込むことができる。この場合、ショートしているアパーチャ２の情報を不良電極情報に追加することで、使用中に発生したショート不良の電極６ａが描画に影響しないように描画を制御することが可能となる。
【０１０８】
（第３実施形態）
図６は、第３実施形態のＢＡＡ装置２０４の構成を示す模式図である。
【０１０９】
図６のＢＡＡ装置２０４は、図５に示す構成要素に加え、保持回路８とともに第２駆動手段の一例となる検出回路２１および不良情報保持回路２２をアパーチャ２ごとに備えている。図６のＢＡＡ装置２０４はさらに、圧縮回路２３を備えている。検出回路２１は、ＮＯＴゲート２１ａと、ＮＯＲゲート２１ｂとを備えている。
【０１１０】
上述のように、保持回路８は、クロック信号に従って比較結果信号Ｓ３の値をサンプリングする機能を有する。そして、保持回路８は、比較結果信号Ｓ３のサンプリング値が一度でも「論理１」に変化した場合には、第２駆動信号Ｓ５の値を「論理１」に継続して保持する。すなわち、第２駆動信号Ｓ５は、比較結果信号Ｓ３が示す比較の結果が不一致の場合の比較結果信号Ｓ３の値（論理１）を継続して保持する。以下、第２駆動信号Ｓ５を適宜「第１保持信号Ｓ５」と表記する。また、比較回路７が信号Ｓ１、Ｓ２を比較する時刻を、第１時刻と呼ぶことにする。
【０１１１】
ＮＯＴゲート２１ａは、第１保持信号Ｓ５が入力される入力端子と、第１保持信号Ｓ５のＮＯＴ演算結果を示す出力信号Ｓ６を出力する出力端子とを備えている。第１保持信号Ｓ５が「論理１」を保持する場合、出力信号Ｓ６は「論理０」を保持することになる。
【０１１２】
ＮＯＲゲート２１ｂは、出力信号Ｓ６が入力される第１入力端子と、不良情報保持回路２２からの第２保持信号Ｓ７が入力される第２入力端子と、出力信号Ｓ６と第２保持信号Ｓ７とのＮＯＲ演算結果を示す検出信号Ｓ８を出力する出力端子とを備えている。第１入力信号Ｓ５が「論理１」であり、かつ第２入力信号Ｓ７が「論理０」である場合には、検出信号Ｓ８は「論理１」となる。一方、第１入力信号Ｓ５が「論理０」であるか、または第２入力信号Ｓ７が「論理１」である場合には、検出信号Ｓ８は「論理０」となる。検出信号Ｓ８は、圧縮回路２３に入力される。検出信号Ｓ８の詳細については後述する。
【０１１３】
不良情報保持回路２２は、Ｆ／Ｆ回路８ｂと同様に、Ｄ端子、Ｑ端子、クロック端子、ＳＥ端子、ＳＩ端子、およびＳＯ端子を備えるスキャンＦ／Ｆ回路である。Ｄ端子には、Ｑ端子から出力された第２保持信号Ｓ７が入力される。クロック端子には、クロック信号が入力される。ＳＥ端子には、制御計算機１２１からのＳＥ信号が入力される。ＳＩ端子には、前段のＦ／Ｆ回路８ｂのＳＯ端子から出力された信号が入力される。
【０１１４】
不良情報保持回路２２は、図６(ｂ)に示す電極６ａが不良か否かの情報（不良情報）を保持することができ、この情報を保持する第２保持信号Ｓ７をＱ端子から出力する。例えば、電極６ａが不良ではない場合には、第２保持信号Ｓ７は「論理０」となり、電極６ａが不良である場合には、第２保持信号Ｓ７は「論理１」となる。
【０１１５】
不良情報保持回路２２の不良情報は、スキャンイン動作の際に不良情報保持回路２２のＳＩ端子から不良情報保持回路２２内に書き込まれる。よって、比較回路７が電極６ａの不良を検出し、比較結果信号Ｓ３の値が「論理０」から「論理１」に変化すると、その後に最初に行われるスキャンイン動作の際に第２保持信号Ｓ７の値が「論理０」から「論理１」に変化する。
【０１１６】
その結果、検出信号Ｓ８の値は、次のように変化する。まず、電極６ａに不良が発生する前は、第１入力信号Ｓ５は「論理０」となり、第２入力信号Ｓ７は「論理０」となるため、検出信号Ｓ８は「論理０」となる。次に、電極６ａに不良が発生した直後は、第１入力信号Ｓ５は「論理１」となり、第２入力信号Ｓ７は「論理０」となるため、検出信号Ｓ８は「論理１」となる。その後、制御計算機１２１が不良を認識して最初のスキャンイン動作が行われると、不良情報保持回路２２に「論理１」が設定され、第１入力信号Ｓ５は「論理１」となるが、第２入力信号Ｓ７は「論理１」のため、検出信号Ｓ８は「論理０」となる。
【０１１７】
このように、検出回路２１は、第１保持信号Ｓ５と第２保持信号Ｓ７とに基づいて、比較結果信号Ｓ３が示す比較の結果が一致から不一致に変化したことを検出することができる。すなわち、検出回路２１は、電極６ａに新たな不良が発生したことを検出することができる。比較回路７による第１時刻における比較の結果が不一致の場合、その後の第２時刻に電極６ｃに第２駆動信号Ｓ５が供給されるとともに、比較の結果が一致から不一致に変化したことを示す検出信号Ｓ８が出力される。この場合、検出信号２１は、「論理１」を有する検出信号Ｓ８を圧縮回路２３に出力する。
【０１１８】
圧縮回路２３は、すべてのアパーチャ２の検出回路２３から検出信号Ｓ８を受信し、これらの検出信号Ｓ８のＯＲ演算結果を示す出力信号Ｓ９を制御計算機１２１に出力する。図６(ａ)において、符号Ｓ８１，１は、ｙ座標が１でｘ座標が１のアパーチャ２の検出信号Ｓ８を示し、符号Ｓ８ｍ，ｎは、ｙ座標がｍでｘ座標がｎのアパーチャ２の検出信号Ｓ８を示す。
【０１１９】
出力信号Ｓ９は、これらの検出信号Ｓ８を圧縮した圧縮信号に相当し、いずれかのアパーチャ２において電極６ａに新たな不良が発生すると、出力信号Ｓ９の値が「論理０」から「論理１」に変化する。本実施形態では、「論理１」の出力信号Ｓ９により制御計算機１２１に割り込みを発生させる。制御計算機１２１は、この割り込みに応じて、ＢＡＡ装置２０４に転送する描画処理用のデータを変更する。
【０１２０】
本実施形態によれば、第１保持信号Ｓ５と第２保持信号Ｓ７とに基づいて検出信号Ｓ８を生成することで、新たに発生した電極不良と、制御計算機１２１がすでに認識済みの電極不良とを区別することが可能となる。制御計算機１２１は、新たに電極不良が発生したことを示す出力信号Ｓ９に基づいて、描画処理を制御することができる。
【０１２１】
以下、本実施形態の割り込み動作についてより詳細に説明する。
【０１２２】
本実施形態では、制御計算機１２１が不良電極情報をＦ／Ｆ回路８ｂに書き戻す際に、この不良電極情報と同じ不良情報が不良情報保持回路２２内に書き込まれる。本実施形態では、Ｆ／Ｆ回路８ｂ内の不良電極情報と、不良情報保持回路２２内の不良情報を、区別のために別の名で呼んでいるが、両者は同じものである。
【０１２３】
本実施形態の不良情報保持回路２２では、Ｄ端子とＱ端子が互いに接続されている。そのため、スキャンイン／スキャンアウトモードから通常動作モードに切り替わった後も、不良情報保持回路２２は、書き込まれた不良情報を継続して保持する。電極６ａに不良が発生し、第１保持信号Ｓ５の値が「論理０」から「論理１」に変化すると、検出信号Ｓ８は「論理１」となり、その結果、圧縮回路２３は出力信号Ｓ９として「論理１」を出力し、制御計算機１２１に割り込みが発生する。割り込みにより制御計算機１２１が新たな不良を認識すると、制御計算機１２１はスキャンイン動作により不良アパーチャに相当する不良情報保持回路２２に「論理１」を転送する。この後、第２保持信号Ｓ７の値は「論理１」に維持されることになり、検出信号Ｓ８は強制的に「論理０」にマスクされる。すなわち、第１保持信号Ｓ５の「論理０」が検出回路２１にてマスクされ、検出信号Ｓ８の値は「論理０」となる。その結果、検出信号Ｓ８は、電極６ａで新たな不良が発生した際だけ「論理１」になることになる。
【０１２４】
制御計算機１２１は、出力信号Ｓ９による割り込みが発生すると、描画を一時中断した後、スキャンアウト動作によりＦ／Ｆ回路８ｂから不良電極情報を取り込み、スキャンイン動作によりＦ／Ｆ回路８ｂに不良電極情報を書き戻す。このスキャンイン動作の際に、不良情報保持回路２２に不良情報が書き込まれる。そして、制御計算機１２１は、不良電極６ａを使用せずに描画を行うために、中断した描画以降のデータを生成するための再計算を行い、描画を再開する。
【０１２５】
なお、ＢＡＡ装置２０４に電極不良のアパーチャ２がある場合には、このアパーチャ２の使用を中止にする前にこのアパーチャ２を通過する電子ビーム２００が描画に寄与することで、パターンエラーが発生してしまうようにも思われる。しかし、実際には、描画は電子ビーム２００により試料１０１をスキャンするように行われており、試料１０１の同じ場所を同じアパーチャ２を通過した電子ビーム２００で描画し続けることはなく、異なるアパーチャ２を通過した電子ビーム２００で試料１０１の同じ場所を時分割で描画している。そのため、電極不良のアパーチャ２の使用を不良発生後の最初のスキャンイン動作時に中止することで、このアパーチャ２が不良発生後に繰り返し使用されることを防止することが可能となる。これにより、電極不良に伴うパターンエラーの発生を抑制することができる。
【０１２６】
よって、本実施形態によれば、描画中に新規に電極不良が発生した場合でも、パターンエラーの発生を抑制しつつ描画を行うことが可能となる。
【０１２７】
なお、本実施形態のＢＡＡ装置２０４は、複数の検出信号Ｓ８を圧縮した出力信号Ｓ９を制御計算機１２１に供給する代わりに、これらの検出信号Ｓ８そのものを制御計算機１２１に供給してもよい。この場合、制御計算機１２１は、これらの検出信号Ｓ８に基づいて描画制御を行う。ただし、制御計算機１２１の端子数を減らす観点からは、複数の検出信号Ｓ８を圧縮した出力信号Ｓ９を制御計算機１２１に供給する方が望ましい。
【０１２８】
（第４実施形態）
図７は、第４実施形態のＢＡＡ装置２０４の構成を示す模式図である。
【０１２９】
図７のＢＡＡ装置２０４は、図６に示す構成要素に加え、ＯＲゲート３１、第１マルチプレクサ３２、および第２マルチプレクサ３３をアパーチャ２ごとに備えている。なお、図面の簡略化のため、図７(ｂ)における検出回路２１および不良情報保持回路２２の図示は省略されている。
【０１３０】
また、本実施形態のアパーチャアレイは、ｍ×ｎ個（ｍ行、ｎ列）の通常のアパーチャ２に加えて、１×ｎ個（１行）のリダンダンシ用のアパーチャ２を有している。リダンダンシ用のアパーチャ２は、図７(ａ)において符号Ｒで示されている。
【０１３１】
リダンダンシ用のアパーチャ２の構造は、第１から第３実施形態で説明した通常のアパーチャ２の構造と同様である。よって、リダンダンシ用のアパーチャ２に対しては、駆動回路３、配線４ａ〜４ｅ、ビアプラグ５ａ〜５ｅ、電極６ａ〜６ｄ、比較回路７、保持回路８等がそれぞれ設けられている。ただし、リダンダンシ用のアパーチャ２に不要となる構成要素に関しては、リダンダンシ用のアパーチャ２に対して設けなくてもよい。
【０１３２】
ＢＡＡ装置２０４は、ある通常のアパーチャ２の比較結果信号Ｓ３が不一致（論理１）を示す場合には、描画処理の際に、そのアパーチャ２を使用しないで、そのアパーチャ２を含む列のリダンダンシ用のアパーチャ２を使用するように、この列内のアパーチャ２同士を置き換えて使用する。
【０１３３】
具体的には、ｙ座標がＭでｘ座標がＮのアパーチャ２Ｍ，Ｎ（１≦Ｍ≦ｍ、１≦Ｎ≦ｎ）の比較結果信号Ｓ３が不一致を示す場合、アパーチャ２Ｍ，Ｎを通過するビーム２０に適用予定の描画データを、アパーチャ２Ｍ＋１，Ｎを通過するビーム２０に適用するように描画処理を変更する。また、アパーチャ２Ｍ＋１，Ｎを通過するビーム２０に適用予定の描画データを、アパーチャ２Ｍ＋２，Ｎを通過するビーム２０に適用するように描画処理を変更する。これと同様の操作をアパーチャ２ｍ，Ｎまで順次繰り返し、アパーチャ２ｍ，Ｎを通過するビーム２０に適用予定の描画データを、アパーチャ２ｍ＋１，Ｎ（リダンダンシ用のアパーチャ２）を通過するビーム２０に適用するように描画処理を変更する。これにより、不良アパーチャ２Ｍ，Ｎを使用せずに描画を行うことが可能となる。このような描画処理の変更は、ＯＲゲート３１、第１マルチプレクサ３２、および第２マルチプレクサ３３により制御される。
【０１３４】
なお、本実施形態のアパーチャアレイは、ｍ×ｎ個（ｍ行、ｎ列）の通常のアパーチャ２に加えて、ｍ×１個（１列）のリダンダンシ用のアパーチャ２を有していてもよい。すなわち、リダンダンシ用のアパーチャ２を、行単位で設ける代わりに、列単位で設けてもよい。この場合には、不良アパーチャ２を使用しないで、不良アパーチャ２を含む行のリダンダンシ用のアパーチャ２を使用するように、この行内のアパーチャ２同士が置き換えて使用される。
【０１３５】
以下、アパーチャ２の置換処理についてより詳細に説明する。
【０１３６】
ＢＡＡ装置２０４に不良アパーチャ２が発生した場合、単に不良アパーチャ２を使用しないで描画を行うと、不使用の不良アパーチャ２の数分だけスループットが低下する。または、ＢＡＡ装置２０４における不良アパーチャ２の割合がある基準値よりも多いと、描画精度が悪くなるためＢＡＡ装置２０４を使用できない。この場合、ＢＡＡ装置２０４を廃却しなければならず、ＢＡＡ装置２０４の保守コストが高くなってしまう。
【０１３７】
そこで、本実施形態のアパーチャアレイは、描画のスループットを維持し、またはＢＡＡ装置２０４の寿命を延ばしてそのコストを安くするため、ｍ×ｎ個（ｍ行、ｎ列）の通常のアパーチャ２に加えて、１×ｎ個（１行）のリダンダンシ用のアパーチャ２を有している（符号Ｒ）。これにより、リダンダンシ用のアパーチャ２による通常のアパーチャ２の救済が可能となっている。
【０１３８】
次に、図７(ｂ)に示すアパーチャ２に対して設けられたＯＲゲート３１、第１マルチプレクサ３２、および第２マルチプレクサ３３について説明する。以下、このアパーチャ２を他のアパーチャ２と区別する際には、アパーチャ２Ｍ，Ｎと表記することにする。また、アパーチャ２Ｍ−１，Ｎを、アパーチャ２Ｍ，Ｎの「下段のアパーチャ２」と呼び、アパーチャ２Ｍ＋１，Ｎを、アパーチャ２Ｍ，Ｎの「上段のアパーチャ２」と呼ぶことにする。
【０１３９】
図７(ｂ)に示すように、ＯＲゲート３１は、第２駆動信号（第１保持信号）Ｓ５が入力される第１入力端子と、下段のアパーチャ２Ｍ−１，Ｎからの信号Ｃ１が入力される第２入力端子と、第２駆動信号Ｓ５と信号Ｃ１とのＯＲ演算結果を示す信号Ｃ２を出力する出力端子とを備えている。図７(ｂ)に示す信号Ｃ１は、下段のアパーチャ２Ｍ−１，ＮのＯＲゲート３１から出力された信号Ｃ２である。よって、図７(ｂ)に示す信号Ｃ２も、上段のアパーチャ２Ｍ＋１，ＮのＯＲゲート３１に信号Ｃ１として入力される。
【０１４０】
そのため、アパーチャ２Ｍ，ＮのＯＲゲート３１から出力される信号Ｃ２は、アパーチャ２１，Ｎ、２２，Ｎ、・・・、および２Ｍ，Ｎの電極６ａがすべて正常な場合には、論理「０」となる。一方、アパーチャ２Ｍ，ＮのＯＲゲート３１から出力される信号Ｃ２は、アパーチャ２１，Ｎ、２２，Ｎ、・・・、および２Ｍ，Ｎの電極６ａが１つでも不良な場合には、論理「１」となる。
【０１４１】
また、図７(ｂ)に示す第１マルチプレクサ３２は、信号Ａ１が入力される０側端子と、信号Ａ２が入力される１側端子と、信号Ａ３を出力するＱ端子と、信号Ａ４が入力されるＳ端子とを備えている。
【０１４２】
また、図７(ｂ)に示す第２マルチプレクサ３３は、信号Ｂ１が入力される０側端子と、信号Ｂ２が入力される１側端子と、信号Ｂ３を出力するＱ端子と、信号Ｂ４が入力されるＳ端子とを備えている。
【０１４３】
ここで、図７(ｂ)の信号Ａ１は、スキャンチェーンにおける前段の第２マルチプレクサ３３から出力された信号Ｂ３であり、描画データまたはスキャンデータ（不良電極情報）を含んでいる。図７(ｂ)の信号Ａ２は、下段のアパーチャ２Ｍ−１，Ｎの第１マルチプレクサ３２に入力される信号Ａ１と同じものである。図７(ｂ)の信号Ａ３は、０側端子に入力された信号Ａ１と、１側端子に入力された信号Ａ２のいずれかである。図７(ｂ)の信号Ａ４は、アパーチャ２Ｍ，ＮのＯＲゲート３１から出力された信号Ｃ２である。
【０１４４】
一方、図７(ｂ)の信号Ｂ１は、同じアパーチャ２Ｍ，Ｎの第１マルチプレクサ３２から出力された信号Ａ３であり、描画データまたはスキャンデータ（不良電極情報）を含んでいる。図７(ｂ)の信号Ｂ２は、上段のアパーチャ２Ｍ＋１，Ｎの第２マルチプレクサ３２に入力される信号Ｂ１と同じものである。図７(ｂ)の信号Ｂ３は、０側端子に入力された信号Ｂ１と、１側端子に入力された信号Ｂ２のいずれかであり、スキャンチェーンにおける後段の第１マルチプレクサ３２に入力される信号Ａ１となる。図７(ｂ)の信号Ｂ４は、アパーチャ２Ｍ，ＮのＯＲゲート３１から出力された信号Ｃ２である。
【０１４５】
次に、ＯＲゲート３１、第１マルチプレクサ３２、および第２マルチプレクサ３３の動作についてより詳細に説明する。この説明中、単にＯＲゲート３１、第１マルチプレクサ３２、第２マルチプレクサ３３などと表記する場合には、アパーチャ２Ｍ，ＮのＯＲゲート３１、第１マルチプレクサ３２、第２マルチプレクサ３３などを指すものとする。
【０１４６】
アパーチャ２１，Ｎ、２２，Ｎ、・・・、および２Ｍ，Ｎの電極６ａがすべて正常な場合には、図７(ｂ)の信号Ｃ２は「論理０」となる。よって、第１マルチプレクサ３２に入力される信号Ａ４と、第２マルチプレクサ３３に入力される信号Ｂ４は、共に「論理０」となる。
【０１４７】
この場合、第１マルチプレクサ３２は、０側端子の信号Ａ１を選択し、これを信号Ａ３として出力するため、下段のアパーチャ２Ｍ−１，Ｎに由来する信号Ａ２はアパーチャ２Ｍ，Ｎ用に使用されない。よって、アパーチャ２Ｍ，Ｎにおける描画処理は、アパーチャ２Ｍ，Ｎ用の描画データやスキャンデータに基づいて行われる。
【０１４８】
さらに、この場合の第２マルチプレクサ３３は、０側端子の信号Ｂ１を選択し、これを信号Ｂ３として出力するため、上段のアパーチャ２Ｍ＋１，Ｎに由来する信号Ｂ２の影響は、後段の第１マルチプレクサ３２には及ばない。
【０１４９】
一方、アパーチャ２１，Ｎ、２２，Ｎ、・・・、および２Ｍ，Ｎの電極６ａが１つでも不良な場合には、図７(ｂ)の信号Ｃ２は「論理１」となる。よって、第１マルチプレクサ３２に入力される信号Ａ４と、第２マルチプレクサ３３に入力される信号Ｂ４は、共に「論理１」となる。
【０１５０】
この場合、第１マルチプレクサ３２は、１側端子の信号Ａ２を選択し、これを信号Ａ３として出力するため、下段のアパーチャ２Ｍ−１，Ｎに由来する信号Ａ２がアパーチャ２Ｍ，Ｎ用に使用される。よって、アパーチャ２Ｍ，Ｎの電極６ａが正常な場合、アパーチャ２Ｍ，Ｎにおける描画処理は、アパーチャ２Ｍ−１，Ｎ用の描画データやスキャンデータに基づいて行われる。一方、アパーチャ２Ｍ，Ｎの電極６ａが不良な場合には、アパーチャ２Ｍ，Ｎ用の第２駆動信号Ｓ５が「論理１」となるため、アパーチャ２Ｍ，Ｎは描画とは無関係となる。
【０１５１】
さらに、この場合の第２マルチプレクサ３３は、１側端子の信号Ｂ２を選択し、これを信号Ｂ３として出力するため、上段のアパーチャ２Ｍ＋１，Ｎに由来する信号Ｂ２が、後段の第１マルチプレクサ３２に供給される。
【０１５２】
以上のように、本実施形態では、不良アパーチャ２の代わりにリダンダンシ用のアパーチャ２を使用するための置換処理が行われる。以下、アパーチャ２Ｍ，Ｎが不良アパーチャの場合を例として、置換処理の詳細について補足する。
【０１５３】
アパーチャ２Ｍ，Ｎが不良アパーチャの場合には、アパーチャ２Ｍ，Ｎを使用せず、アパーチャ２Ｍ，Ｎ、２Ｍ＋１，Ｎ、・・・、および２ｍ，Ｎの機能をそれぞれ、アパーチャ２Ｍ＋１，Ｎ、２Ｍ＋２，Ｎ、・・・、および２ｍ＋１，Ｎにシフトする。その結果、アパーチャ２Ｍ，Ｎの代わりにリダンダンシ用のアパーチャ２ｍ＋１，Ｎが使用されることになる。
【０１５４】
また、アパーチャ２Ｍ，Ｎが不良アパーチャの場合には、アパーチャ２Ｍ＋１，Ｎの第１マルチプレクサ３２は、下段のアパーチャ２Ｍ，Ｎに由来する信号Ａ２を信号Ａ３として出力し、アパーチャ２Ｍ，Ｎへの入力信号は、アパーチャ２Ｍ＋１，Ｎにシフトする。また、アパーチャ２Ｍ，Ｎの第２マルチプレクサ３３は、上段のアパーチャ２Ｍ＋１，Ｎに由来する信号Ｂ２を信号Ｂ３として出力する。そのため、アパーチャ２Ｍ，Ｎへの入力信号はアパーチャ２Ｍ＋１，Ｎに入力され、アパーチャ２Ｍ＋１，Ｎで処理した処理結果がアパーチャ２Ｍ，Ｎの第２マルチプレクサ３３に入力されることになり、アパーチャ２Ｍ，Ｎの第２マルチプレクサ３３から出力される信号Ｂ３は、アパーチャ２Ｍ，Ｎが正常でも不良でも同じものとなる。これにより、リダンダンシ機能による置換えが、スキャンチェーンにおける後段のアパーチャ２に影響することを回避することができる。
【０１５５】
なお、最上段の行のリダンダンシ用のアパーチャ２と、最下段の行の通常のアパーチャ２は、アパーチャアレイの端に存在するため、別のアパーチャ２からの信号Ａ１、Ｂ１、Ｃ１等が存在しないことが問題となり得る。しかしながら、これらの信号を「論理０」に固定することで、これら端のアパーチャ２を、端以外のアパーチャ２と同様に動作させることが可能となる。
【０１５６】
また、リダンダンシ用のアパーチャ２は、同じ列のアパーチャ２に不良がなければ使用されない。この場合、リダンダンシ用のアパーチャ２を通過するビーム２０は、強制的にブランキングされるように制御される。
【０１５７】
以上のように、本実施形態によれば、不良アパーチャ２の代わりにリダンダンシ用のアパーチャ２を使用することで、描画のスループットの低下を抑制しつつ、電極不良の影響を排除することが可能となる。
【０１５８】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１５９】
１  制御回路
２  アパーチャ
３  駆動回路
４ａ、４ｂ、４ｃ、４ｄ、４ｅ  配線
５ａ、５ｂ、５ｃ、５ｄ、５ｅ  ビアプラグ
６ａ、６ｃ  電極（偏向電極、ブランキング電極）
６ｂ、６ｄ  電極（グランド電極、アース電極）
７  比較回路
８  保持回路
８ａ  ＯＲゲート
８ｂ  フリップフロップ回路
１１  基板
１２  絶縁膜
１３  導電膜
１４  絶縁膜
１５  絶縁膜
２０  ビーム
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ  マルチビーム
２１  検出回路
２１ａ  ＮＯＴゲート
２１ｂ  ＮＯＲゲート
２２  不良情報保持回路
２３  圧縮回路
３１  ＯＲゲート
３２  第１マルチプレクサ
３３  第２マルチプレクサ
１００  ＥＢ（電子ビーム）描画装置
１０１  試料
１１０  描画部
１１１  電子鏡筒
１１２  描画室
１１３  ＸＹステージ
１１４  ミラー
１２０  制御部
１２１  制御計算機
１２２  メモリ
１２３  偏向制御回路
１２４  ステージ位置検出器
１２５  記憶装置
１２６  記憶装置
１３１  データ処理部
１３２  描画制御部
２００  電子ビーム
２０１  電子銃
２０２  照明レンズ
２０３  アパーチャ部材
２０３ａ  矩形領域
２０３ｂ  穴
２０４  ブランキングアパーチャアレイ装置
２０５  縮小レンズ
２０６  制限アパーチャ部材
２０７  対物レンズ
２０８  偏向器
２０９  ブランキングアパーチャステージ装置
【図１】
2018098355.tif 000003
【図２】
2018098355.tif 000004
【図３】
2018098355.tif 000005
【図４】
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【図５】
2018098355.tif 000007
【図６】
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【図７】
2018098355.tif 000009
【図８】
2018098355.tif 000010