(57)【要約】【課題】本発明は、薄膜トランジスタ及びその製造方法に関する。【解決手段】本発明の薄膜トランジスタは、基板、ゲート電極、誘電層、半導体層、ソース電極及びドレイン電極を含む。前記半導体層が前記基板の表面に設置され、複数のナノ半導体材料を含む。前記ソース電極及び前記ドレイン電極が前記基板に間隔をあけて設置され、それぞれ前記半導体層と電気的に接続される。前記誘電層が前記半導体層の前記基板から離れる表面に設置され、前記半導体層、前記ソース電極及び前記ドレイン電極を被覆し、前記誘電層が二層の構造であり、積層して設置された第一サブ誘電層及び第二サブ誘電層を含む。前記ゲート電極が前記誘電層の前記基板から離れる表面に設置される。前記第一サブ誘電層が特異のヒステリシス材料層であり、前記ゲート電極と直接に接触して、前記第二サブ誘電層が正常のヒステリシス材料層であり、前記第一サブ誘電層と前記半導体層との間に設置される。また、本発明は、薄膜トランジスタの製造方法を提供する。【選択図】図１７
2018098501.tif 000002
【特許請求の範囲】
【請求項１】
基板、ゲート電極、誘電層、半導体層、ソース電極及びドレイン電極を含み、
前記半導体層が前記基板の表面に設置され、複数のナノ半導体材料を含み、
前記ソース電極及び前記ドレイン電極が前記基板に間隔をあけて設置され、それぞれ前記半導体層と電気的に接続され、
前記誘電層が前記半導体層の前記基板から離れる表面に設置され、前記半導体層、前記ソース電極及び前記ドレイン電極を被覆し、前記誘電層が二層の構造であり、積層して設置された第一サブ誘電層及び第二サブ誘電層を含み、
前記ゲート電極が前記誘電層の前記基板から離れる表面に設置される薄膜トランジスタにおいて、
前記第一サブ誘電層が特異のヒステリシス材料層であり、前記ゲート電極と直接に接触して、前記第二サブ誘電層が正常のヒステリシス材料層であり、前記第一サブ誘電層と前記半導体層との間に設置されることを特徴とする薄膜トランジスタ。
【請求項２】
前記特異のヒステリシス材料層は、マグネトロンスパッタリング法によって製造された酸化物層であり、前記正常のヒステリシス材料層は、ＡＬＤ法、電子ビーム蒸発法、熱酸化法又はＰＥＣＶＤ法によって製造された酸化物層又は窒化物層であることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記特異のヒステリシス材料層は、マグネトロンスパッタリング法によって製造された金属酸化物層又はＳｉＯ２層であり、前記正常のヒステリシス材料層は、ＡＬＤ法、電子ビーム蒸発法、熱酸化法又はＰＥＣＶＤ法によって製造されたＡｌ２Ｏ３層、ＳｉＯ２層、ＨｆＯ２層、Ｙ２Ｏ３層又はＳｉ３Ｎ４層であることを特徴とする、請求項２に記載の薄膜トランジスタ。
【請求項４】
基板を提供するステップ、
前記基板の表面に半導体層を製造し、該半導体層が複数のナノ材料を含むステップ、
前記基板にソース電極とドレイン電極を製造し、前記ソース電極及び前記ドレイン電極を前記半導体層と電気的に接続させるステップ、
前記半導体層の前記基板から離れる表面に正常のヒステリシス材料層を製造し、該正常のヒステリシス材料層を第二サブ誘電層として、該第二サブ誘電層に前記半導体層、前記ソース電極及び前記ドレイン電極を被覆させるステップ、
前記第二サブ誘電層の前記基板から離れる表面にマグネトロンスパッタリング法によって、特異のヒステリシス材料層を製造し、該特異のヒステリシス材料層を第一サブ誘電層として、該第一サブ誘電層に第二サブ誘電層を被覆させ、二層の誘電層を形成するステップ、及び
前記誘電層の前記基板から離れる表面にゲート電極を製造し、該ゲート電極を前記第一サブ誘電層と直接に接触させるステップを含むことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関し、特にナノ材料を半導体層とする薄膜トランジスタに関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、現代のマイクロ電子技術の中の重要な電子部品であり、パネル表示装置に広く応用される。薄膜トランジスタは、主に、基板、ゲート電極、誘電層、半導体層、ソース電極及びドレイン電極を含む。
【０００３】
従来の誘電層は、ＡＬＤ成長法、電子ビーム蒸発法、熱酸化法、ＰＥＣＶＤ法によって製造されるＡｌ２Ｏ３層、ＳｉＯ２層、ＨｆＯ２層及びＳｉ３Ｎ４層などである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、半導体層が半導体型の単層カーボンナノチューブ（ＳＷＣＮＴ）又は二次元の半導体材料（例えばＭｏＳ２）を採用する薄膜トランジスタは、チャンネルと誘電層と間の界面形態又は誘電層の欠陥が電荷を縛るので、部品の転移特性曲線において、ヒステリシス曲線の特性が表現される。具体的には、ゲート電極の電圧ＶＧがマイナス方向からプラス方向まで走査する曲線は、プラス方向からマイナス方向まで走査するチャンネルリーク電流ＩＤの曲線と重ね合わせられないことが表現される。即ち、スィッチ電流が同じである場合、閾値電圧が同じでない。
【０００５】
従って、本発明は、ヒステリシス曲線が減少され、ひいては削除された薄膜トランジスタ及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
薄膜トランジスタは、基板、ゲート電極、誘電層、半導体層、ソース電極及びドレイン電極を含む。前記半導体層が前記基板の表面に設置され、複数のナノ半導体材料を含む。前記ソース電極及び前記ドレイン電極が前記基板に間隔をあけて設置され、それぞれ前記半導体層と電気的に接続される。前記誘電層が前記半導体層の前記基板から離れる表面に設置され、前記半導体層、前記ソース電極及び前記ドレイン電極を被覆し、前記誘電層が二層の構造であり、積層して設置された第一サブ誘電層及び第二サブ誘電層を含む。前記ゲート電極が前記誘電層の前記基板から離れる表面に設置される。前記第一サブ誘電層が特異のヒステリシス材料層であり、前記ゲート電極と直接に接触して、前記第二サブ誘電層が正常のヒステリシス材料層であり、前記第一サブ誘電層と前記半導体層との間に設置される。
【０００７】
前記特異のヒステリシス材料層は、マグネトロンスパッタリング法によって製造された酸化物層であり、前記正常のヒステリシス材料層は、ＡＬＤ法、電子ビーム蒸発法、熱酸化法又はＰＥＣＶＤ法によって製造された酸化物層又は窒化物層である。
【０００８】
前記特異のヒステリシス材料層は、マグネトロンスパッタリング法によって製造された金属酸化物層又はＳｉＯ２層であり、前記正常のヒステリシス材料層は、ＡＬＤ法、電子ビーム蒸発法、熱酸化法又はＰＥＣＶＤ法によって製造されたＡｌ２Ｏ３層、ＳｉＯ２層、ＨｆＯ２層、Ｙ２Ｏ３層又はＳｉ３Ｎ４層である。
【０００９】
薄膜トランジスタの製造方法は、基板を提供するステップ、前記基板の表面に半導体層を製造し、該半導体層が複数のナノ材料を含むステップ、前記基板にソース電極とドレイン電極を製造し、前記ソース電極及び前記ドレイン電極を前記半導体層と電気的に接続させるステップ、前記半導体層の前記基板から離れる表面に正常のヒステリシス材料層を製造し、該正常のヒステリシス材料層を第二サブ誘電層として、該第二サブ誘電層に前記半導体層、前記ソース電極及び前記ドレイン電極を被覆させるステップ、前記第二サブ誘電層の前記基板から離れる表面にマグネトロンスパッタリング法によって、特異のヒステリシス材料層を製造し、該特異のヒステリシス材料層を第一サブ誘電層として、該第一サブ誘電層に第二サブ誘電層を被覆させ、二層の誘電層を形成するステップ、及び前記誘電層の前記基板から離れる表面にゲート電極を製造し、該ゲート電極を前記第一サブ誘電層と直接に接触させるステップを含む。
【発明の効果】
【００１０】
従来技術と比べると、本発明の薄膜トランジスタの誘電層が積層して設置された特異のヒステリシス材料層及び正常のヒステリシス材料層を含み、且つ、特異のヒステリシス材料層がゲート電極を被覆し、ゲート電極と直接に接触するので、薄膜トランジスタのヒステリシス曲線が減少され、ひいては削除される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る薄膜トランジスタの構造を示す図である。
【図２】本発明の実施例１に係る比較例１の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３】本発明の実施例１に係る比較例２の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図４】本発明の実施例１に係る比較例３の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図５】本発明の実施例１に係る比較例４の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図６】本発明の実施例１の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図７】本発明の実施例２に係る薄膜トランジスタの構造を示す図である。
【図８】本発明の実施例２に係る比較例５の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図９】本発明の実施例２に係る比較例６の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１０】本発明の実施例２の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１１】本発明の実施例３に係る薄膜トランジスタの構造を示す図である。
【図１２】本発明の実施例３に係る比較例７の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１３】本発明の実施例３の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１４】本発明の実施例３の薄膜トランジスタのヒステリシス曲線が削除される安定性のテスト結果である。
【図１５】本発明の実施例４に係る比較例８の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１６】本発明の実施例４の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１７】本発明の実施例４に係る薄膜トランジスタの構造を示す図である。
【図１８】本発明の実施例５に係る比較例９の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図１９】本発明の実施例５の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２０】本発明の実施例５に係る比較例９の薄膜トランジスタの出力特性のテスト結果である。
【図２１】本発明の実施例５の薄膜トランジスタの出力特性のテスト結果である。
【図２２】本発明の実施例６に係る比較例１０の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２３】本発明の実施例６に係る比較例１１の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２４】本発明の実施例６の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２５】本発明の実施例７に係る比較例１２の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２６】本発明の実施例７の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２７】本発明の実施例８に係る比較例１４の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２８】本発明の実施例８の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図２９】本発明の実施例９に係る比較例１５の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３０】本発明の実施例９に係る比較例１６の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３１】本発明の実施例９の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３２】本発明の実施例１０に係る比較例１７の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３３】本発明の実施例１０の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３４】本発明の実施例１１の薄膜トランジスタのヒステリシス曲線のテスト結果である。
【図３５】本発明の実施例１２に係るデジタル回路の構造を示す図である。
【図３６】本発明の実施例１２に係る比較例１８のデジタル回路の入力特性曲線及び出力特性曲線である。
【図３７】本発明の実施例１２のデジタル回路の入力特性曲線及び出力特性曲線である。
【図３８】本発明の実施例１２及び比較例１８のデジタル回路は入力周波数が０．１ＫＨｚである時の周波数出力応答結果である。
【図３９】本発明の実施例１２及び比較例１８のデジタル回路は入力周波数が１ＫＨｚである時の周波数出力応答結果である。
【図４０】図３９の単一周期の周波数の出力波形を拡大する図である。
【図４１】本発明の実施例１３のデジタル回路の構造を示す図である。
【図４２】本発明の実施例１４のデジタル回路の構造を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施例について説明する。
【００１３】
発明者は、マグネトロンスパッタリング法によって製造された酸化物を誘電層として得られたヒステリシス曲線と従来の誘電層を採用して得られたヒステリシス曲線との方向が相反することを発現した。本発明は、従来の誘電層の材料が正常のヒステリシス材料であり、マグネトロンスパッタリング法によって製造された酸化物が特異のヒステリシス材料であることを定義する。
【００１４】
（実施例１）
図１を参照すると、本発明の実施例１は、薄膜トランジスタ１００を提供する。薄膜トランジスタ１００は、ボトムゲート型(Ｂｏｔｔｏｍ  Ｇａｔｅ  Ｔｙｐｅ) 薄膜トランジスタであり、基板１０１、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を含む。ゲート電極１０２が基板１０１の表面に設置される。誘電層１０３が基板１０１に設置され、ゲート電極１０２を被覆する。半導体層１０４が誘電層１０３の基板１０１から離れる表面に設置される。ソース電極１０５及びドレイン電極１０６が誘電層１０３の基板１０１から離れる表面に間隔をあけて設置され、半導体層１０４とそれぞれ電気的に接続される。半導体層１０４の、ソース電極１０５とドレイン電極１０６との間に位置する領域に、チャンネルが形成される。
【００１５】
基板１０１は、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を支持することに用いられる。基板１０１の形状及びサイズが制限されなく、実際の応用によって選択できる。基板１０１の材料は、ガラス、ポリマー、セラミックス、石英などの絶縁材料である。基板１０１も絶縁層が設置された半導体基板又は導電基板である。本実施例において、基板１０１は、二酸化珪素の絶縁層が設置されたシリコン基板である。
【００１６】
誘電層１０３は、マグネトロンスパッタリング法によって製造された酸化物層であり、ゲート電極１０２と直接に接触される。誘電層１０３の厚さが１０ナノメートル〜１０００ナノメートルである。酸化物層の材料がＡｌ２Ｏ３などの金属酸化物又は二酸化珪素などのシリコン酸化物である。本実施例において、誘電層１０３は、マグネトロンスパッタリングによって製造され、厚さが４０ナノメートルである二酸化珪素層である。
【００１７】
半導体層１０４は、複数のナノ半導体材料を含む。ナノ半導体材料は、グラフェン、カーボンナノチューブ、ＭＯＳ２、ＷＳ２、ＭｎＯ２、ＺｎＯ、ＭｏＳｅ２、ＭｏＴｅ２、ＴａＳｅ２、ＮｉＴｅ２、Ｂｉ２Ｔｅ３などである。ナノ半導体材料は、成長、転移、沈積又は塗布などの方法によって、誘電層１０３の表面に形成される。半導体層１０４は、単層又は少ない層のナノ半導体材料であり、例えば、１層〜５層である。本実施例において、半導体層１０４は、単層のカーボンナノチューブを沈積することによって、形成された単層のカーボンナノチューブネットで製造される。
【００１８】
ゲート電極１０２、ソース電極１０５及びドレイン電極１０６は、導電材料によって製造される。その製造方法は、化学蒸着法、電子ビーム蒸発法、熱沈積法又はマグネトロンスパッタリング法などである。ゲート電極１０２、ソース電極１０５及びドレイン電極１０６は、導電フィルムであることが好ましい。導電フィルムの厚さが０．５ナノメートル〜１００マイクロメートルである。導電フィルムの材料は、金属、合金、酸化インジウムスズ（ＩＴＯ）フィルム、酸化アンチモンスズ（ＡＴＯ）、銀ペースト、導電重合体又は導電カーボンナノチューブなどである。金属は、アルミニウム、銅、タングステン、モリブデン、金、チタン、ネオジム、パラジウム又はセシウムなどである。合金は、金属の合金である。本実施例において、ゲート電極１０２、ソース電極１０５及びドレイン電極１０６の材料は、チタン及び金の複合金属層であり、その厚さが４０ナノメートルである。
【００１９】
薄膜トランジスタ１００の製造方法は、下記のステップを含む。
【００２０】
ステップＳ１１：基板１０１を提供する。
【００２１】
ステップＳ１２：基板１０１の表面にゲート電極１０２を沈積する。
【００２２】
ステップＳ１３：基板１０１の表面にマグネトロンスパッタリング法によって、酸化物層を製造し、酸化物層を誘電層１０３として、酸化物層がゲート電極１０２を被覆し、ゲート電極１０２と直接に接触される。
【００２３】
ステップＳ１４：誘電層１０３の表面に半導体層１０４を製造して、半導体層１０４が複数のナノ材料を含む。
【００２４】
ステップＳ１５：誘電層１０３の表面にソース電極１０５及びドレイン電極１０６を製造して、ソース電極１０５及びドレイン電極１０６が半導体層１０４と電気的に接続される。
【００２５】
本実施例では、ステップＳ１３において、基板１０１の表面にマグネトロンスパッタリング法によって、ＳｉＯ２層を製造する。マグネトロンスパッタリング法に用いられるスパッタリングターゲットとサンプルとの間の距離が５０ミリメートル〜１２０ミリメートルであり、マグネトロンスパッタリングする前の真空度が１０−５Ｐａより小さく、マグネトロンスパッタリングするパワーが１５０Ｗ〜２００Ｗであり、キャリアガスがアルゴンガスであり、マグネトロンスパッタリングする圧力が０．２Ｐａ〜１Ｐａである。本実施例において、異なるプロセス変量を採用して、厚さが１０ナノメートル、２０ナノメートル、１００ナノメートル、５００ナノメートル、１０００ナノメートルであるＳｉＯ２層をそれぞれ製造し、これらのＳｉＯ２層を誘電層１０３とする。これにより、マグネトロンスパッタリング法によって製造されたＳｉＯ２層は特異のヒステリシス材料であることが表明される。
【００２６】
マグネトロンスパッタリング法によって製造されたＳｉＯ２層が誘電層１０３とされることが、薄膜トランジスタ１００のヒステリシス曲線にもたらす特異の影響を研究するために、本実施例が正常のヒステリシス材料を採用する比較例１〜４をそれぞれ提供する。比較例と本実施例の区別は、誘電層１０３の材料及び製造方法だけである。比較例１は、電子ビーム蒸発法によって製造され、厚さが２０ナノメートルであるＳｉＯ２層を誘電層１０３とする。比較例２は、電子ビーム蒸発法によって製造され、厚さが２０ナノメートルであるＡｌ２Ｏ３層を誘電層１０３とする。比較例３は、ＡＬＤ法によって製造され、厚さが２０ナノメートルであるＡｌ２Ｏ３層を誘電層１０３とする。比較例４は、ＡＬＤ法によって製造され、厚さが２０ナノメートルであるＨｆＯ２層を誘電層１０３とする。比較結果は表１を参照する。
【００２７】
表１  実施例１と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000003
【００２８】
本実施例における薄膜トランジスタ１００をテストする時には、半導体層１０４が空気の中に暴露される。比較例１〜４及び本実施例における薄膜トランジスタ１００がＰ型である。図２〜図６を参照すると、それぞれ、比較例１〜４及び本実施例における薄膜トランジスタ１００のヒステリシス曲線のテスト結果である。図２〜図５は、それぞれ、複数の比較サンプルのテスト結果である。更に表１を参照して、比較例１〜４における薄膜トランジスタ１００のヒステリシス曲線は、反時計回り方向が表現され、本実施例における薄膜トランジスタ１００のヒステリシス曲線は、時計回り方向が表現される。比較例１及び本実施例から、ボトムゲート型薄膜トランジスタ１００において、マグネトロンスパッタリング法によって製造されたＳｉＯ２層を誘電層１０３とすると、特異のヒステリシス曲線を得ることが分かる。
【００２９】
（実施例２）
図７を参照すると、実施例２は、薄膜トランジスタ１００Ａを提供する。薄膜トランジスタ１００Ａは、基板１０１、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を含む。半導体層１０４が基板１０１の表面に設置される。ソース電極１０５及びドレイン電極１０６が基板１０１の表面に間隔をあけて設置され、半導体層１０４とそれぞれ電気的に接続される。半導体層１０４の、ソース電極１０５とドレイン電極１０６との間に位置する領域に、チャンネルが形成される。誘電層１０３が半導体層１０４の基板１０１から離れる表面に設置され、半導体層１０４、ソース電極１０５及びドレイン電極１０６を被覆する。ゲート電極１０２は、誘電層１０３の基板１０１から離れる表面に設置される。
【００３０】
実施例２における薄膜トランジスタ１００Ａの構造と実施例１における薄膜トランジスタ１００の構造は基本的に同じであり、その区別は、薄膜トランジスタ１００Ａがトップゲート型（Ｔｏｐ  Ｇａｔｅ  Ｔｙｐｅ）薄膜トランジスタであることである。
【００３１】
薄膜トランジスタ１００Ａの製造方法は、下記のステップを含む。
【００３２】
ステップＳ２１：基板１０１を提供する。
【００３３】
ステップＳ２２：基板１０１の表面に半導体層１０４を製造し、半導体層１０４が複数のナノ材料を含む。
【００３４】
ステップＳ２３：基板１０１の表面にソース電極１０５とドレイン電極１０６を製造し、ソース電極１０５及びドレイン電極１０６を半導体層１０４と電気的に接続させる。
【００３５】
ステップＳ２４：半導体層１０４の基板１０１から離れる表面に、マグネトロンスパッタリング法によって、酸化物層を製造し、酸化物層を誘電層１０３として、酸化物層が半導体層１０４、ソース電極１０５及びドレイン電極１０６を被覆する。
【００３６】
ステップＳ２５：誘電層１０３の基板１０１から離れる表面に、ゲート電極１０２を製造し、ゲート電極１０２を誘電層１０３と直接に接触させる。
【００３７】
マグネトロンスパッタリング法によって製造されたＳｉＯ２層が誘電層１０３とされることが、薄膜トランジスタ１００Ａのヒステリシス曲線にもたらす特異の影響を研究するために、本実施例が正常のヒステリシス材料を採用する比較例５及び比較例６をそれぞれ提供する。比較例と本実施例の区別は、誘電層１０３の材料及び製造方法だけである。比較例５は、電子ビーム蒸発法によって製造され、厚さが２０ナノメートルであるＳｉＯ２層を誘電層１０３とする。比較例６は、熱酸化法によって製造され、厚さが２０ナノメートルであるＹ２Ｏ３層を誘電層１０３とする。比較結果は表２を参照する。
【００３８】
表２  実施例２と比較例のプロセス変量及びテスト結果の比較
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【００３９】
本実施例における薄膜トランジスタ１００Ａをテストする。比較例５、比較例６及び本実施例における薄膜トランジスタ１００ＡがＰ型である。図８及び図９を参照すると、比較例５及び比較例６における薄膜トランジスタ１００Ａのヒステリシス曲線は、反時計回り方向が表現される。図１０を参照すると、本実施例における薄膜トランジスタ１００Ａのヒステリシス曲線は、時計回り方向が表現される。即ち、ヒステリシスが特異である。比較例５、比較例６及び本実施例から、トップゲート型薄膜トランジスタ１００Ａにおいて、マグネトロンスパッタリング法によって製造されたＳｉＯ２層を誘電層１０３とすると、特異のヒステリシス曲線を得、且つ薄膜トランジスタ１００Ａの極性が変化しないことが分かる。
【００４０】
（実施例３）
図１１を参照すると、本発明の実施例３は、薄膜トランジスタ１００Ｂを提供する。薄膜トランジスタ１００Ｂは、ボトムゲート型薄膜トランジスタであり、基板１０１、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を含む。ゲート電極１０２が基板１０１の表面に設置される。誘電層１０３が基板１０１に設置され、ゲート電極１０２を被覆する。半導体層１０４が誘電層１０３の基板１０１から離れる表面に設置される。ソース電極１０５及びドレイン電極１０６が誘電層１０３の基板１０１から離れる表面に間隔をあけて設置され、半導体層１０４とそれぞれ電気的に接続される。半導体層１０４の、ソース電極１０５とドレイン電極１０６との間に位置する領域に、チャンネルが形成される。
【００４１】
実施例３における薄膜トランジスタ１００Ｂの構造と実施例１における薄膜トランジスタ１００の構造は基本的に同じであり、その区別は、誘電層１０３が二層の構造であり、積層して設置された第一サブ誘電層１０３１及び第二サブ誘電層１０３２を含むことである。第一サブ誘電層１０３１が特異のヒステリシス材料層であり、即ち、マグネトロンスパッタリング法によって製造されたＳｉＯ２層である。第二サブ誘電層１０３２が正常のヒステリシス材料層である。
【００４２】
薄膜トランジスタ１００Ｂの製造方法は、以下のステップを含む。
【００４３】
ステップＳ３１：基板１０１を提供する。
【００４４】
ステップＳ３２：基板１０１の表面にゲート電極１０２を沈積する。
【００４５】
ステップＳ３３：基板１０１の表面にマグネトロンスパッタリング法によって、ＳｉＯ２層を製造し、ＳｉＯ２層を第一サブ誘電層１０３１として、ＳｉＯ２層がゲート電極１０２を被覆し、ゲート電極１０２と直接に接触される。
【００４６】
ステップＳ３４：第一サブ誘電層１０３１の表面に正常のヒステリシス材料層を製造し、正常のヒステリシス材料層を第二サブ誘電層１０３２として、二層の構造を有する誘電層１０３を形成する。
【００４７】
ステップＳ３５：誘電層１０３の表面に半導体層１０４を製造し、半導体層１０４が複数のナノ材料を含む。
【００４８】
ステップＳ３６：誘電層１０３の表面にソース電極１０５及びドレイン電極１０６を製造し、ソース電極１０５及びドレイン電極１０６が半導体層１０４と電気的に接続される。
【００４９】
本実施例において、第二サブ誘電層１０３２の正常のヒステリシス材料層がＡＬＤ法によって沈積され、厚さが２０ナノメートルであるＡｌ２Ｏ３層である。マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層が正常のヒステリシス材料層のヒステリシス曲線にもたらす影響を研究するために、実施例が比較例７を提供する。比較例７と本実施例の区別は、第一サブ誘電層１０３１がＡＬＤ法によって沈積され、厚さが２０ナノメートルであるＡｌ２Ｏ３の正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表３を参照する。
【００５０】
表３  実施例３と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000005
【００５１】
本実施例における薄膜トランジスタ１００Ｂをテストする。比較例７及び本実施例における薄膜トランジスタ１００ＢがＰ型である。図１２及び図４を参照すると、比較例７における薄膜トランジスタ１００Ｂのヒステリシス曲線は、比較例３における薄膜トランジスタのヒステリシス曲線と基本的に同じである。これによって、比較例７において、マグネトロンスパッタリング法によって製造されたＳｉＯ２が薄膜トランジスタ１００Ｂのヒステリシス曲線に影響をもたらさない。図１３を参照すると、実施例３における薄膜トランジスタ１００Ｂのヒステリシス曲線が顕著に減少され、ひいては削除される。比較例７と実施例３を比較して、特異のヒステリシス材料層がゲート電極１０２と直接に接触し、チャンネルを調製する作用をもたらすことで、特異のヒステリシス材料層が特異のヒステリシス曲線を形成できることが分かる。実施例３において、特異のヒステリシス材料層の時計回り方向のヒステリシス曲線と正常のヒステリシス材料層の反時計回り方向のヒステリシス曲線とが互いに相殺するので、薄膜トランジスタのヒステリシス曲線を削除する作用をもたらす。
【００５２】
更に、本発明は、実施例３の薄膜トランジスタ１００Ｂのヒステリシス曲線が削除される安定性をテストする。図１４を参照すると、６０日が経った後、実施例３の薄膜トランジスタ１００Ｂのヒステリシス曲線がこの前のヒステリシス曲線と基本的に合う。これによって、この構造が薄膜トランジスタのヒステリシス曲線を安定的に削除できる。
【００５３】
（実施例４）
実施例４の薄膜トランジスタ１００Ｂの構造は、実施例３の薄膜トランジスタ１００Ｂの構造と基本的に同じである。その区別は、第一サブ誘電層１０３１が特異のヒステリシス材料層であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層であり、第二サブ誘電層１０３２が正常のヒステリシス材料層であり、電子ビーム蒸発法によって製造されたＳｉＯ２層であることである。
【００５４】
本実施例は、比較例８を提供する。比較例８と本実施例との区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表４を参照する。
【００５５】
表４  実施例４と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000006
【００５６】
本実施例における薄膜トランジスタ１００Ｂを測量する。比較例８及び本実施例における薄膜トランジスタ１００ＢがＰ型である。図１５を参照すると、比較例８における薄膜トランジスタが明らかなヒステリシス曲線を有する。図１６を参照すると、実施例４における薄膜トランジスタ１００Ｂのヒステリシス曲線が顕著に減少され、ひいては削除される。本実施例、比較例１及び比較例８から、電子ビーム蒸発法によって製造されたＳｉＯ２層が正常のヒステリシス材料であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層が特異のヒステリシス材料層であり、且つ特異のヒステリシス材料層がゲート電極１０２と直接に接触し、チャンネルを調製する作用をもたらすことで、特異のヒステリシス材料層が特異のヒステリシス曲線を形成できることが分かる。
【００５７】
（実施例５）
図１７を参照すると、実施例５は、薄膜トランジスタ１００Ｃを提供する。薄膜トランジスタ１００Ｃは、トップゲート型薄膜トランジスタであり、基板１０１、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を含む。半導体層１０４が基板１０１の表面に設置される。ソース電極１０５及びドレイン電極１０６が基板１０１の表面に間隔をあけて設置され、半導体層とそれぞれ電気的に接続される。半導体層１０４の、ソース電極１０５とドレイン電極１０６との間に位置する領域に、チャンネルが形成される。誘電層１０３が半導体層１０４の基板１０１から離れる表面に設置され、半導体層１０４、ソース電極１０５及びドレイン電極１０６を被覆する。ゲート電極１０２は、誘電層１０３の基板１０１から離れる表面に設置される。
【００５８】
実施例５における薄膜トランジスタ１００Ｃの構造と実施例２における薄膜トランジスタ１００Ａの構造は基本的に同じである。その区別は、誘電層１０３が二層の構造であり、積層して設置された第一サブ誘電層１０３１及び第二サブ誘電層１０３２を含むことである。第一サブ誘電層１０３１が特異のヒステリシス材料層であり、即ち、マグネトロンスパッタリング法によって製造されたＳｉＯ２層である。第二サブ誘電層１０３２が正常のヒステリシス材料層である。
【００５９】
薄膜トランジスタ１００Ｃの製造方法は、以下のステップを含む。
【００６０】
ステップＳ５１：基板１０１を提供する。
【００６１】
ステップＳ５２：基板１０１の表面に半導体層１０４を製造し、半導体層１０４が複数のナノ材料を含む。
【００６２】
ステップＳ５３：基板１０１の表面にソース電極１０５とドレイン電極１０６を製造し、ソース電極１０５及びドレイン電極１０６を半導体層１０４と電気的に接続させる。
【００６３】
ステップＳ５４：半導体層１０４の基板１０１から離れる表面に、正常のヒステリシス材料層を製造し、正常のヒステリシス材料層を第二サブ誘電層１０３２として、第二サブ誘電層１０３２が半導体層１０４、ソース電極１０５及びドレイン電極１０６を被覆する。
【００６４】
ステップＳ５５：第二サブ誘電層１０３２の基板１０１から離れる表面に、マグネトロンスパッタリング法によって、ＳｉＯ２層を製造し、ＳｉＯ２層を第一サブ誘電層１０３１として、第一サブ誘電層１０３１が第二サブ誘電層１０３２を被覆し、誘電層１０３を形成する。
【００６５】
ステップＳ５６：誘電層１０３の基板１０１から離れる表面に、ゲート電極１０２を製造し、ゲート電極１０２を第一サブ誘電層１０３１と直接に接触させる。
【００６６】
本実施例において、第二サブ誘電層１０３２の正常のヒステリシス材料層が熱酸化法によって製造され、厚さが５ナノメートルであるＹ２Ｏ３である。マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層が、正常のヒステリシス材料層のヒステリシス曲線にもたらす影響を研究するために、本実施例が比較例９を提供する。比較例９と本実施例の区別は、第一サブ誘電層１０３１が熱酸化法によって製造され、厚さが２０ナノメートルであるＹ２Ｏ３の正常のヒステリシス材料であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表５を参照する。
【００６７】
表５  実施例５と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000007
【００６８】
本実施例における薄膜トランジスタ１００Ｃを測量する。比較例９及び本実施例における薄膜トランジスタ１００ＣがＰ型である。図１８を参照すると、比較例９における薄膜トランジスタが明らかなヒステリシス曲線を有する。図１９を参照すると、マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層がゲート電極１０２と直接に接触する時には、薄膜トランジスタ１００Ｃのヒステリシス曲線が顕著に減少され、ひいては削除される。
【００６９】
更に、比較例９及び本実施例における薄膜トランジスタ１００Ｃの出力特性をテストする。出力特性曲線は、ゲート電極の電圧ＶＧによって、漏れ電流ＩＤが漏れ電圧ＶＤに従って変化する曲線である。図２０を参照すると、比較例９の薄膜トランジスタ１００Ｃがヒステリシスを有するので、ゲート電極の電圧ＶＧが０Ｖから−３Ｖまで走査する曲線と−３Ｖから０Ｖまで走査する曲線は、重なり合わない。図２１を参照すると、本実施例の薄膜トランジスタ１００Ｃがヒステリシスを有しないので、ゲート電極の電圧ＶＧの走査方向が異なっても、対応するＩＤ−ＶＤ曲線は、基本的に重なり合う。これは、薄膜トランジスタにおけるデジタル回路及びセンサーなどの方面の応用に対して、重要である。
【００７０】
（実施例６）
実施例６における薄膜トランジスタ１００Ｃの構造と実施例５における薄膜トランジスタ１００Ｃの構造は基本的に同じである。その区別は、第一サブ誘電層１０３１が特異のヒステリシス材料層であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層であり、第二サブ誘電層１０３２が正常のヒステリシス材料層であり、ＡＬＤ法によって製造されたＡｌ３Ｏ２層であることである。空気を遮断し、及び固定電荷が混在するので、実施例６における薄膜トランジスタ１００Ｃがバイポーラー薄膜トランジスタである。
【００７１】
本実施例が比較例１０及び比較例１１を提供する。比較例１０と本実施例の区別は、誘電層１０３が図７に示すような単層構造であり、且つ誘電層１０３がＡＬＤ法によって製造されたＡｌ３Ｏ２層であることだけである。比較例１１と本実施例の区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表６を参照する。
【００７２】
表６  実施例６と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000008
【００７３】
本実施例における薄膜トランジスタ１００Ｃを測量する。比較例１０、比較例１１及び本実施例における薄膜トランジスタ１００Ｃがバイポーラー薄膜トランジスタである。図２２及び図２３を参照すると、マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層がゲート電極１０２と間隔をあけて設置される時には、薄膜トランジスタのヒステリシス曲線に影響をもたらさない。図２４を参照すると、マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層がゲート電極１０２と直接に接触して設置される時には、薄膜トランジスタ１００Ｃのヒステリシス曲線が顕著に減少され、ひいては削除される。
【００７４】
（実施例７）
実施例７における薄膜トランジスタ１００Ｃの構造と実施例５における薄膜トランジスタ１００Ｃの構造は基本的に同じである。その区別は、第一サブ誘電層１０３１が特異のヒステリシス材料層であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層であり、第二サブ誘電層１０３２が正常のヒステリシス材料層であり、ＰＥＣＶＤ法によって製造されたＳｉ３Ｎ4層であることである。
【００７５】
本実施例が比較例１２及び比較例１３を提供する。比較例１２と本実施例の区別は、誘電層１０３が図７に示すような単層構造であり、且つ誘電層１０３がＰＥＣＶＤ法によって製造されたＳｉ３Ｎ4層であることだけである。比較例１３と本実施例の区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表７を参照する。
【００７６】
表７  実施例７と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000009
【００７７】
本実施例における薄膜トランジスタ１００Ｃを測量する。比較例１２及び本実施例における薄膜トランジスタ１００ＣがＮ型である。比較例１３における薄膜トランジスタがバイポーラー薄膜トランジスタである。比較例１３における薄膜トランジスタがＮ型の薄膜トランジスタではないので、本実施例の薄膜トランジスタのヒステリシス曲線と比較例１３の薄膜トランジスタのヒステリシス曲線とを比較する意義はない。Ｐ型の薄膜トランジスタとＮ型の薄膜トランジスタの種類が同じでないので、Ｐ型の薄膜トランジスタの正常のヒステリシスが反時計回り方向であり、Ｎ型の薄膜トランジスタの正常のヒステリシスが時計回り方向であるが、ヒステリシス曲線の本質が同じである。図２５及び図２６を参照すると、比較例１２のＰＥＣＶＤ法によって製造された単層のＳｉ３Ｎ4の正常のヒステリシス材料層を誘電層１０３とする薄膜トランジスタと比べて、本実施例のマグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層を第一サブ誘電層１０３１として、且つ特異のヒステリシス材料層がゲート電極１０２と直接に接触して設置される薄膜トランジスタ１００Ｃのヒステリシス曲線が顕著に減少され、ひいては削除される。
【００７８】
実施例８における薄膜トランジスタ１００Ｃの構造と実施例５における薄膜トランジスタ１００Ｃの構造は基本的に同じである。その区別は、第一サブ誘電層１０３１が特異のヒステリシス材料層であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層であり、第二サブ誘電層１０３２が正常のヒステリシス材料層であり、電子ビーム蒸発法によって製造されたＳｉＯ２層であることである。
【００７９】
本実施例が比較例１４を提供する。比較例１４と本実施例の区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表８を参照する。
【００８０】
表８  実施例６と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000010
【００８１】
本実施例における薄膜トランジスタ１００Ｃを測量する。比較例１４及び本実施例における薄膜トランジスタ１００ＣがＰ型である。図２７を参照すると、比較例１４における薄膜トランジスタが明らかなヒステリシス曲線を有する。図２８を参照すると、実施例８の薄膜トランジスタ１００Ｃのヒステリシス曲線が顕著に減少され、ひいては削除される。
【００８２】
（実施例９）
実施例９における薄膜トランジスタ１００Ａの構造と実施例２における薄膜トランジスタ１００Ａの構造は基本的に同じである。その区別は、半導体層１０４が二硫化モリブデンという二次元のナノ材料で製造されることである。
【００８３】
本実施例が比較例１５及び比較例１６を提供する。比較例１５と本実施例の区別は、薄膜トランジスタ１００の誘電層１０３が熱酸化法によって製造されたＳｉＯ２層であることだけである。比較例１６と本実施例の区別は、薄膜トランジスタ１００の誘電層１０３がＡＬＤ法によって製造されたＡｌ３Ｏ２層であることだけである。比較結果は表９を参照する。
【００８４】
表９  実施例９と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000011
【００８５】
本実施例における薄膜トランジスタ１００Ａを測量する。比較例１５、比較例１６及び本実施例における薄膜トランジスタ１００ＡがＮ型である。図２９及び図３０を参照すると、比較例１５及び比較例１６の薄膜トランジスタ１００Ａの正常のヒステリシス曲線が時計回り方向である。図３１を参照すると、本実施例の薄膜トランジスタ１００Ａのヒステリシス曲線が反時計回り方向であり、即ち、特異のヒステリシス曲線である。これによって、他の低次元のナノ半導体材料のフィルムを半導体層としても、マグネトロンスパッタリング法によって製造された酸化物層を誘電層として、薄膜トランジスタが依然として特異のヒステリシス曲線を有する。
【００８６】
（実施例１０）
実施例１０における薄膜トランジスタ１００Ｃの構造と実施例５における薄膜トランジスタ１００Ｃの構造は基本的に同じである。その区別は、第一サブ誘電層１０３１が特異のヒステリシス材料層であり、マグネトロンスパッタリング法によって製造されたＳｉＯ２層であり、第二サブ誘電層１０３２が正常のヒステリシス材料層であり、ＡＬＤ法によって製造されたＡｌ３Ｏ２層であることである。
【００８７】
本実施例が比較例１７を提供する。比較例１７と本実施例の区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表１０を参照する。
【００８８】
表１０  実施例１０と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000012
【００８９】
本実施例における薄膜トランジスタ１００Ｃを測量する。比較例１７及び本実施例における薄膜トランジスタ１００ＣがＮ型である。図３２を参照すると、比較例１７における薄膜トランジスタが明らかなヒステリシス曲線を有し、該ヒステリシス曲線が比較例１６のヒステリシス曲線と基本的に同じである。図３３を参照すると、実施例１０の薄膜トランジスタ１００Ｃのヒステリシス曲線が顕著に減少され、ひいては削除される。
【００９０】
（実施例１１）
実施例１１における薄膜トランジスタ１００の構造と実施例１における薄膜トランジスタ１００の構造は基本的に同じであり、その区別は、誘電層１０３がマグネトロンスパッタリング法によって製造されたＡｌ２Ｏ３層であるだけである。本実施例が異なるマグネトロンスパッタリングのプロセス変量を採用して、厚さが１０ナノメートル、２０ナノメートル、１００ナノメートル、５００ナノメートル、１０００ナノメートルであるＡｌ２Ｏ３層をそれぞれ製造して、これらのＡｌ２Ｏ３層を誘電層とする。その結果は、マグネトロンスパッタリング法によって製造されたＡｌ２Ｏ３層が特異のヒステリシス材料層であることが表明される。本実施例の薄膜トランジスタ１００が比較例２及び比較例３の薄膜トランジスタと比較して、結果は表１１を参照する。
【００９１】
表１１  実施例１１と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000013
【００９２】
本実施例における薄膜トランジスタ１００を測量する。本実施例における薄膜トランジスタ１００がＰ型である。図３４、図３及び図４を参照すると、本実施例の薄膜トランジスタ１００のヒステリシス曲線が時計回り方向であり、即ち、特異のヒステリシス曲線である。理解できることは、マグネトロンスパッタリング法によって製造されたＡｌ２Ｏ３層が特異のヒステリシス材料層であり、特異のヒステリシス材料層と他の正常のヒステリシス材料層が二層の誘電層１０３が形成され、ゲート電極１０２を特異のヒステリシス材料層と直接に接触させ、ヒステリシス曲線が減少され、ひいては削除される作用をもたらす。
【００９３】
（実施例１２）
図３５を参照すると、実施例１２は、ヒステリシス曲線が減少され、又は削除された薄膜トランジスタ１００Ｃを採用するデジタル回路１０を提供する。デジタル回路１０は、二つのバイポーラートップゲート型薄膜トランジスタ１００Ｃを含み、各薄膜トランジスタ１００Ｃは、基板１０１、ゲート電極１０２、誘電層１０３、半導体層１０４、ソース電極１０５及びドレイン電極１０６を含む。誘電層１０３が二層の構造であり、積層して設置された第一サブ誘電層１０３１及び第二サブ誘電層１０３２を含む。二つのバイポーラーの薄膜トランジスタ１００Ｃのゲート電極１０２が電気的に接続され、且つ二つのバイポーラーの薄膜トランジスタ１００Ｃのソース電極１０５又はドレイン電極１０６が電気的に接続される。理解できることは、本実施例のデジタル回路１０がインバーターであることである。
【００９４】
具体的には、二つのバイポーラー薄膜トランジスタ１００Ｃは、一つの基板１０１を共用し、一つのドレイン電極１０６を共用し、且つ一つのゲート電極１０２を共用する。二つバイポーラーの薄膜トランジスタ１００Ｃの半導体層１０４は、連続するカーボンナノチューブ層をパターン化することによって製造される。二つバイポーラーの薄膜トランジスタ１００Ｃの第一サブ誘電層１０３１又は第二サブ誘電層１０３２は、一回沈積することによって製造された連続する構造である。第一サブ誘電層１０３１は、マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層である。第二サブ誘電層１０３２は、ＡＬＤ法によって製造されたＡｌ２Ｏ３の正常のヒステリシス材料層である。
【００９５】
本発明は、比較例１８を提供する。比較例１８と本実施例との区別は、第一サブ誘電層１０３１が正常のヒステリシス材料層であり、第二サブ誘電層１０３２が特異のヒステリシス材料層であることだけである。比較結果は表１２を参照する。
【００９６】
表１２  実施例１２と比較例のプロセス変量及びテスト結果の比較
2018098501.tif 000014
【００９７】
本実施例は、デジタル回路１０の入力特性及び出力特性をテストする。図３６を参照すると、比較例１８のデジタル回路１０の転換閾値の差が１Ｖ以上である。図３７を参照すると、本実施例のデジタル回路１０の転換閾値の差が０.１Ｖ程度である。
【００９８】
本実施例は、デジタル回路１０の周波数応答特性をテストする。比較例１８及び本実施例のデジタル回路１０の開態電流（Ｏｎ  ｓｔａｔｅ  ｃｕｒｒｅｎｔ）が同じであり、各々の部品の移動度が同じであることを確保するようにする。これによって、ヒステリシスが周波数応答にもたらす影響を比較する。図３８は、入力周波数が０．１ＫＨｚである時の比較例１８及び本実施例のデジタル回路１０の出力応答である。図３９は、入力周波数が１ＫＨｚである時の比較例１８及び本実施例のデジタル回路１０の出力応答である。図３８から、入力周波数が０.１ＫＨｚである時には、比較例１８のデジタル回路１０は低レベルのもとで安定しないが、本実施例のデジタル回路１０から出力する反相矩形波の性能が優れることが分かる。図３９から、入力周波数が１ＫＨｚである時には、本実施例のデジタル回路１０は依然として正常に作動できるが、比較例１８のデジタル回路１０は低レベルで完全ではなく、立ち上がりエッジと立ち下りエッジの遅延時間が本実施例のデジタル回路１０の立ち上がりエッジと立ち下りエッジの遅延時間より長いことが分かる。
【００９９】
図４０を参照すると、図３９の単一周期の周波数の出力波形を拡大することによって、本実施例のデジタル回路１０の立ち上がりエッジと立ち下りエッジの遅延時間が比較例１８のデジタル回路１０の立ち上がりエッジと立ち下りエッジの遅延時間より短いことが分かる。カットオフ動作周波数の計算公式ｆ＝１／（２×ｍａｘ（ｔｒ，ｔｆ））によって、一つの部品の遅延時間が類似する時には、本実施例のデジタル回路１０のカットオフ動作周波数は、比較例１８のデジタル回路１０のカットオフ動作周波数より、５倍近く高いことが得られる。上記の実験結果は、薄膜トランジスタのヒステリシスがデジタル回路の安定性及び周波数応答特性に大きな影響をもたらすことが説明される。従って、ヒステリシスを削除することが必要である。しかも、本発明は、ヒステリシスを削除することによって、デジタル回路１０の電気性能を限り無く改善できる。
【０１００】
（実施例１３）
図４１を参照すると、本実施例は、ヒステリシス曲線が減少され、又は削除された薄膜トランジスタ１００Ｃを採用するデジタル回路１０Ａを提供する。デジタル回路１０Ａは、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のボトムゲート型薄膜トランジスタ１００Ｃを含む。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃは、基板１０１、ゲート電極１０２、誘電層１０３ａ、半導体層１０４ａ、ソース電極１０５ａ及びドレイン電極１０６を含む。誘電層１０３ａが二層の構造であり、積層して設置された第一サブ誘電層１０３１及び第二サブ誘電層１０３２ａを含む。Ｐ型のトップゲート型薄膜トランジスタ１００Ｃは、基板１０１、ゲート電極１０２、誘電層１０３ｂ、半導体層１０４ｂ、ソース電極１０５ｂ及びドレイン電極１０６を含む。誘電層１０３ｂが二層の構造であり、積層して設置された第一サブ誘電層１０３１及び第二サブ誘電層１０３２ｂを含む。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃのゲート電極１０２がＰ型のトップゲート型薄膜トランジスタ１００Ｃのゲート電極１０２と電気的に接続され、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃのソース電極１０５ａが、Ｐ型のトップゲート型薄膜トランジスタ１００Ｃのソース電極１０５ｂと電気的に接続され、或いはＮ型のトップゲート型薄膜トランジスタ１００Ｃのドレイン電極１０６がＰ型のトップゲート型薄膜トランジスタ１００Ｃのドレイン電極１０６と電気的に接続される。本実施例において、デジタル回路１０もインバーターである。
【０１０１】
具体的には、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のトップゲート型薄膜トランジスタ１００Ｃが同じ平面に位置して、一つの基板１０１を共用して、一つのドレイン電極１０６を共用して、且つ一つのゲート電極１０２を共用する。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のトップゲート型薄膜トランジスタ１００Ｃの半導体層１０４は、連続するカーボンナノチューブ層をパターン化することによって製造できる。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のトップゲート型薄膜トランジスタ１００Ｃの第一サブ誘電層１０３１は、一回沈積することによって製造された連続する構造である。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃの第二サブ誘電層１０３２ａとＰ型のトップゲート型薄膜トランジスタ１００Ｃの第二サブ誘電層１０３２ｂとが異なる正常のヒステリシス材料層を採用する。第一サブ誘電層１０３１は、マグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層である。第二サブ誘電層１０３２ａは、ＰＥＣＶＤ法によって製造されたＳｉ３Ｎ4の正常のヒステリシス材料層である。第二サブ誘電層１０３２ｂは、熱酸化法によって製造されたＹ２Ｏ３の正常のヒステリシス材料層である。
【０１０２】
（実施例１４）
図４２を参照すると、本実施例は、ヒステリシス曲線が減少され、又は削除された薄膜トランジスタ１００Ｂ及び薄膜トランジスタ１００Ｃを採用するデジタル回路１０Ｂを提供する。デジタル回路１０Ｂは、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のボトムゲート型薄膜トランジスタ１００Ｂを含む。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃは、基板１０１、ゲート電極１０２、誘電層１０３ａ、半導体層１０４ａ、ソース電極１０５ａ及びドレイン電極１０６ａを含む。誘電層１０３ａが二層の構造であり、積層して設置された第一サブ誘電層１０３１ａ及び第二サブ誘電層１０３２ａを含む。Ｐ型のトップゲート型薄膜トランジスタ１００Ｂは、ゲート電極１０２、誘電層１０３ｂ、半導体層１０４ｂ、ソース電極１０５ｂ及びドレイン電極１０６ｂを含む。誘電層１０３ｂが二層の構造であり、積層して設置された第一サブ誘電層１０３１ｂ及び第二サブ誘電層１０３２ｂを含む。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃのゲート電極１０２がＰ型のトップゲート型薄膜トランジスタ１００Ｂのゲート電極１０２と電気的に接続され、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃのソース電極１０５ａが、Ｐ型のトップゲート型薄膜トランジスタ１００Ｂのソース電極１０５ｂと電気的に接続され、或いはＮ型のトップゲート型薄膜トランジスタ１００Ｃのドレイン電極１０６ａがＰ型のトップゲート型薄膜トランジスタ１００Ｂのドレイン電極１０６ｂと電気的に接続される。本実施例において、デジタル回路１０もインバーターである。
【０１０３】
具体的には、Ｎ型のトップゲート型薄膜トランジスタ１００Ｃ及びＰ型のトップゲート型薄膜トランジスタ１００Ｂが積層して設置され、一つの基板１０１を共用して、一つのゲート電極１０２を共用する。Ｎ型のトップゲート型薄膜トランジスタ１００Ｃが直接に基板１０１の表面に設置される。誘電層１０３ａ及び誘電層１０３ｂがスルーホールを有して、ドレイン電極１０６ｂがスルーホールまで延伸し、ドレイン電極１０６ａと電気的に接続される。Ｐ型の薄膜トランジスタ１００Ｂが第一サブ誘電層１０３１ａの表面に設置される。第一サブ誘電層１０３１ａ及び第一サブ誘電層１０３１ｂがマグネトロンスパッタリング法によって製造されたＳｉＯ２の特異のヒステリシス材料層である。第二サブ誘電層１０３２ａがＰＥＣＶＤ法によって製造されたＳｉ３Ｎ４の正常のヒステリシス材料層である。第二サブ誘電層１０３２ｂがＡＬＤ法によって製造されたＡｌ２Ｏ３の正常のヒステリシス材料層である。
【０１０４】
本発明は、下記のような優れた点を有する。第一に、マグネトロンスパッタリング法によって製造された酸化物を誘電層として、特異のヒステリシス曲線を有する薄膜トランジスタが得ることができる。第二に、正常のヒステリシス材料及び特異のヒステリシス材料である二層の誘電層を採用する薄膜トランジスタがヒステリシス曲線を減少し、ひいては削除することができる。第三に、ヒステリシス曲線が減少され、ひいては削除された薄膜トランジスタで製造されたデジタル部品は、優れた電気性能を有する。
【符号の説明】
【０１０５】
１０、１０Ａ、１０Ｂ  デジタル回路
１００、１００Ａ、１００Ｂ、１００Ｃ  薄膜トランジスタ
１０１  基板
１０２  ゲート電極
１０３、１０３ａ、１０３ｂ  誘電層
１０３１、１０３１ａ、１０３１ｂ  第一サブ誘電層
１０３２、１０３２ａ、１０３２ｂ  第二サブ誘電層
１０４、１０４ａ、１０４ｂ  半導体層
１０５、１０５ａ、１０５ｂ  ソース電極
１０６、１０６ａ、１０６ｂ  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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