(57)【要約】【課題】ディープ層を深い位置まで形成できるようにしつつ、ゲート絶縁膜の耐圧を確保することができるＳｉＣ半導体装置を提供する。【解決手段】半導体基板の表面に対する法線方向から見て、ファセット面Ｆがトレンチゲート構造の先端とオーバラップしないようにする。これにより、トレンチゲート構造を形成するためのトレンチ６の底面の深さが均一になり、底面に凹凸が無い状態でゲート絶縁膜７を形成できることから、ゲート絶縁膜７の膜厚を一定にすることが可能となる。したがって、ｐ型ディープ層５やｐ型ディープ層３０を深い位置まで形成できるようにしつつ、ゲート絶縁膜７の耐圧を得ることが可能となる。【選択図】図１
2018117017.tif 000002
【特許請求の範囲】
【請求項１】
裏面側が第１導電型もしくは第２導電型の高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度とされた第１導電型のドリフト層（２）とされ、炭化珪素にて構成された半導体基板（１、２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ベース領域よりも深く高不純物濃度で構成された第２導電型のディープ層（５、３０）と、
前記ソース領域の表面から前記ベース領域よりも深く、かつ、前記ディープ層よりも浅く形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有し、一方向を長手方向として構成されたトレンチゲート構造と、
前記ベース領域と前記ソース領域および前記ディープ層に電気的に接続されるソース電極（１０）と、
前記高濃度不純物層と電気的に接続されるドレイン電極（１２）と、を有する縦型の半導体素子を備え、
前記ディープ層は、前記トレンチゲート構造の両側に配置されると共に前記トレンチゲート構造の長手方向に沿って形成されるストライプ状部（５）と、前記トレンチゲート構造の両端に対向して配置される先端対向部（３０）とを有して構成され、
前記ベース領域には、前記トレンチゲート構造の両先端のうちの一方と対向する前記先端対向部について、当該先端対向部から前記トレンチゲート構造の先端側に向かってファセット面Ｆ（Ｆ）が形成されており、当該先端対向部から前記トレンチゲート構造の先端に向かう方向における前記ファセット面Ｆの長さをファセット長Ｌとして、当該先端対向部から前記トレンチゲート構造の先端までの距離が前記ファセット長Ｌよりも長くされている炭化珪素半導体装置。
【請求項２】
前記ドリフト層には、前記ディープ層と対応する位置に凹部（５ａ、３０ａ）が形成されており、該凹部の底面から前記ディープ層が形成されており、
前記ベース領域は、前記凹部内を含めて前記ドリフト層の上に形成されたエピタキシャル膜によって構成されている請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記半導体基板はオフ角を有するオフ基板であり、
前記ベース領域および前記ソース領域の膜厚をｔ、前記凹部の深さをｄ、前記オフ角をθとして、
前記ファセット長Ｌは、Ｌ＝（ｔ−ｄ）／ｔａｎθで表される請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記半導体基板の表面に対する法線方向から見て、前記ディープ層によって囲まれた前記トレンチゲート領域が配置される領域をゲート配置領域（ＧＰ）として、
前記ゲート配置領域のうち前記ファセット面Ｆが形成される側の端部は、前記トレンチゲート構造の配置される位置よりも幅が狭くなっている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記ゲート配置領域のうち前記ファセット面Ｆが形成される側の端部は、該ゲート配置領域の先端に向かうに連れて徐々に幅が狭くされている請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記ゲート配置領域のうち前記ファセット面Ｆが形成される側の先端は鋭角の尖った形状なっている請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート配置領域のうち前記ファセット面Ｆが形成される側の端部の幅は前記トレンチゲート構造の幅以上とされている請求項４または５に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディープ層を有するトレンチゲート構造の炭化珪素（以下、ＳｉＣという）半導体装置に関する。
【背景技術】
【０００２】
高い破壊電界強度が得られるＳｉＣ半導体装置では、破壊電界強度が高いために高電界が発生し、トレンチゲート構造の素子を形成する場合、特にゲート底部に高電界が発生してしまう。このため、ゲート酸化膜に印加される電界が高くなり、ゲート酸化膜寿命が低下する。これを防ぐ為に、従来では、例えば特許文献１に示すように、トレンチゲートが形成されるトレンチの近傍に電界緩和層となるｐ型ディープ層を形成し、トレンチゲートに印加される電界を緩和できる構造が適用されている。
【０００３】
また、ＳｉＣ半導体装置では、トレンチゲート構造の素子が形成されるセル部と、セル部の周囲を囲むガードリング部とが備えられ、セル部とガードリング部との間には、これらの間を繋ぐための繋ぎ部が設けられる。そして、繋ぎ部においても、ｎ型ドリフト層の表層部にｐ型ディープ層を備えることで、セル部内や繋ぎ部内において電界集中することなく等電位線がセル部からガードリング部へ向かって伸ばされ、ガードリング部において終端させられるようにしている。
【０００４】
このようなＳｉＣ半導体装置において、ｐ型ディープ層の形成方法としてはイオン注入法が挙げられるが、ＳｉＣが非常に硬く、イオン注入による飛程が短いことから、ｐ型ディープ層を所望の深さにすることが難しい。このため、従来では、ｐ型ディープ層のイオン注入を行う前に、ｐ型ディープ層の形成予定位置においてｎ型ドリフト層をエッチングすることで凹部を形成し、それから凹部の底面にｐ型不純物をイオン注入することも提案されている。このようにすれば、ｐ型ディープ層をより深く形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０１０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＣ半導体装置では、トレンチゲート構造の長手方向に沿ってｐ型ディープ層を形成し、ｐ型ディープ層の間にトレンチゲート構造が配置されるような構造とすることもできる。このような構造においては、トレンチゲート構造の両側に配置されるｐ型ディープ層によってトレンチ底部への電界のせり上がりが抑制される。このため、トレンチ底部での電界集中を緩和でき、ゲート絶縁膜を保護することが可能となる。
【０００７】
しかしながら、それに加えてトレンチゲート構造の先端においても電界のせり上がりによる影響を抑制できるようにする必要がある。このため、トレンチゲート構造の両側にｐ型ディープ層を配置するのに加えて、トレンチゲート構造の先端とオーバラップするようにｐ型ディープ層を設けることが考えられる。このようにトレンチゲート構造の先端とオーバラップするようにｐ型ディープ層を設ければ、トレンチゲート構造の先端においても電界のせり上がりによる影響を抑制でき、ゲート絶縁膜を保護することが可能となる。
【０００８】
ところが、上記したように、ｐ型ディープ層をより深く形成するために、ｎ型ドリフト層に凹部を形成してからイオン注入することでｐ型ディープ層を形成する場合、次のような課題が発生し得る。
【０００９】
すなわち、ｐ型ディープ層をより深くするために凹部を形成しているため、ｎ型ドリフト層およびｐ型ディープ層の上にエピタキシャル成長させられるｐ型ベース領域の表面は平坦面とならない。さらに、エピタキシャル成長面には、凹部を起点としたファセット面が形成される。例えば、ＳｉＣ基板としてオフ基板が用いられるが、オフ基板のオフ方向に沿ってトレンチゲート構造の長手方向が設定される。その場合、トレンチゲート構造の一方の先端はファセット面と重なり合い、他方の先端はファセット面が無いものの凹部に起因する凹凸と重なり合う状態となる。
【００１０】
このため、トレンチゲート構造を形成するためのトレンチの底面は、深さが不均一になり、凹凸による屈曲部が形成される。そして、トレンチの屈曲部においてゲート絶縁膜の膜厚が薄くなって、ゲート絶縁膜の耐圧が得られなくなるという課題が発生する。
【００１１】
本発明は上記点に鑑みて、ディープ層を深い位置まで形成できるようにしつつ、ゲート絶縁膜の耐圧を確保することができるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置では、裏面側が第１導電型もしくは第２導電型の高濃度不純物層（１）とされていると共に表面側が高濃度不純物層よりも低不純物濃度とされた第１導電型のドリフト層（２）とされ、炭化珪素にて構成された半導体基板（１、２）と、ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、ベース領域よりも深く高不純物濃度で構成された第２導電型のディープ層（５、３０）と、ソース領域の表面からベース領域よりも深く、かつ、ディープ層よりも浅く形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜の上に形成されたゲート電極（８）と、を有し、一方向を長手方向として構成されたトレンチゲート構造と、ベース領域とソース領域およびディープ層に電気的に接続されるソース電極（１０）と、高濃度不純物層と電気的に接続されるドレイン電極（１２）と、を有する縦型の半導体素子を備えている。
【００１３】
このような構成において、ディープ層は、トレンチゲート構造の両側に配置されると共にトレンチゲート構造の長手方向に沿って形成されるストライプ状部（５）と、トレンチゲート構造の両端に対向して配置される先端対向部（３０）とを有して構成され、ベース領域には、トレンチゲート構造の両先端のうちの一方と対向する先端対向部について、当該先端対向部からトレンチゲート構造の先端側に向かってファセット面Ｆ（Ｆ）が形成されており、当該先端対向部からトレンチゲート構造の先端に向かう方向におけるファセット面Ｆの長さをファセット長Ｌとして、当該先端対向部からトレンチゲート構造の先端までの距離がファセット長Ｌよりも長くされている。
【００１４】
このような構成とすることで、ファセット面がトレンチゲート構造の先端とオーバラップしないようにできる。このため、トレンチゲート構造を形成するためのトレンチの底面の深さが均一になり、底面に凹凸が無い状態でゲート絶縁膜を形成できることから、ゲート絶縁膜の膜厚を一定にすることが可能となる。したがって、ディープ層を深い位置まで形成できるようにしつつ、ゲート絶縁膜の耐圧を得ることが可能となる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１のII-II断面図である。
【図３】図１中のトレンチゲート構造近傍の部分拡大図である。
【図４】トレンチゲート構造の先端とｐ型ディープ層をオーバラップさせる場合において上面レイアウトと断面におけるトレンチの底面の形状の関係を示した図である。
【図５】トレンチゲート構造の先端とｐ型ディープ層をオーバラップさせない場合において上面レイアウトと断面におけるトレンチの底面の形状の関係を示した図である。
【図６】図２に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】図６に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】第２実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。
【図９】第３実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造近傍の部分拡大図である。
【図１０】第４実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造近傍の部分拡大図である。
【図１１】第５実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造近傍の部分拡大図である。
【図１２】第６実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造近傍の部分拡大図である。
【図１３】他の実施形態で説明するＳｉＣ半導体装置におけるトレンチゲート構造近傍の部分拡大図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
第１実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１９】
図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部と、このセル部を囲む外周部とを有した構成とされている。外周部は、ガードリング部と、ガードリング部よりも内側、つまりセル部とガードリング部との間に配置される繋ぎ部とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
【００２０】
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１を用いて形成され、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２とｐ型ベース領域３がエピタキシャル成長されたエピタキシャル膜として形成されている。さらに、ｐ型ベース領域３の上にｎ+型ソース領域４が形成されている。ｎ+型ソース領域４については、エピタキシャル成長によって形成したエピタキシャル膜であっても良いが、本実施形態ではイオン注入によって形成している。
【００２１】
ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面で、オフ方向が＜１１−２０＞方向のオフ基板とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。なお、ここではｎ-型ドリフト層２の上にｐ型ベース領域３が直接配置される構造としているが、ｎ-型ドリフト層２の上にｎ型電流分散層を介してｐ型ベース領域３が形成される構造でも良い。ｎ型電流分散層は、ｎ-型ドリフト層２よりもｎ型不純物濃度が高濃度、つまり低抵抗とされる層である。このｎ型電流分散層を備えるようにすると、より広範囲に電流を分散して流すことが可能となり、ＪＦＥＴ抵抗を低減することが可能になる。
【００２２】
また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3程度とされ、厚みが３００ｎｍで構成されている。ｐ型ベース領域３の表層部、つまりｎ+型ソース領域４に挟まれた場所には、部分的にｐ型不純物が高濃度とされたｐ型コンタクト領域３ａが形成されている。ｎ+型ソース領域４は、ｎ-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。
【００２３】
セル部では、ｎ+型基板１の表面側においてｐ型ベース領域３およびｎ+型ソース領域４が残されており、ガードリング部では、ｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するように凹部２０が形成されている。このような構造とすることでメサ構造が構成されている。
【００２４】
また、セル部では、ｎ-型ドリフト層２の表層部に、ｐ型ベース領域３よりもｐ型不純物濃度が高くされたｐ型ディープ層５が形成されている。より詳しくは、ｐ型ディープ層５の形成予定位置においてｎ-型ドリフト層２の表面をエッチングすることで形成した凹部５ａの底面に対し、ｐ型不純物をイオン注入することでｐ型ディープ層５が形成されている。凹部５ａの深さは、例えば０．３〜０．６μｍとされており、ｐ型ディープ層５はそれよりも深い位置に形成されている。
【００２５】
ｐ型ディープ層５は、ｎ-型ドリフト層２内に複数本が等間隔に配置され、互いに交点なく離れて配置されることでストライプ状とされており、ストライプ状部を構成している。上記したｐ型ベース領域３およびｎ+型ソース領域４は、このｐ型ディープ層５の上に形成されている。
【００２６】
各ｐ型ディープ層５は、同じ不純物濃度、同じ幅、かつ、同じ深さで形成されており、例えば、ｐ型不純物濃度が１．０×１０17〜１．０×１０19ｃｍ3、幅０．７μｍ、深さ２．０μｍ程度で構成されている。各ｐ型ディープ層５は、図１に示すようにセル部の一端から他端に渡って形成されている。そして、ｐ型ディープ層５は、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端よりも更にセル部の外側に延設された後述する繋ぎ部のｐ型ディープ層３０とつながっている。
【００２７】
ｐ型ディープ層５の延設方向、すなわち凹部５ａの延設方向については任意であるが、本実施形態では、オフ方向と同じ＜１１−２０＞方向としてある。このような方向にｐ型ディープ層５を延設すると、凹部５ａのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにでき、埋込エピ時の成長が両壁面で等しくなる。このため、凹部５ａを埋め込むように形成されるｐ型ベース領域３を均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
【００２８】
なお、ｐ型ディープ層５は、ｎ-型ドリフト層２の上に直接ｐ型ベース領域３を形成するときには、ｎ-型ドリフト層２に形成されるが、ｎ-型ドリフト層２の上にｎ型電流分散層を介してｐ型ベース領域３を形成する場合には、ｎ型電流分散層に形成される。その場合、ｐ型ベース領域３の底部がｎ型電流分散層よりも浅くなるように、つまりｐ型ベース領域３の底部とｎ-型ドリフト層２との間にｎ型電流分散層が残るような構造とされると、その部分でも電流分散が行われるため好ましい。
【００２９】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、かつ、ｐ型ディープ層５よりも浅くなるように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本がそれぞれｐ型ディープ層５の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。
【００３０】
さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。なお、図１では、図を見やすくするためにトレンチゲート構造およびｐ型ディープ層５の数を減らして記載してあるが、実際には同様の構造が多数配置されている。
【００３１】
トレンチゲート構造の先端は、後述するｐ型ディープ層３０から所定距離離れされている。このため、トレンチゲート構造は、ｐ型ディープ層５とｐ型ディープ層３０とによって囲まれた領域（以下、ゲート配置領域という）ＧＰ内に配置された状態となっている。本実施形態の場合は、トレンチゲート構造の両先端からｐ型ディープ層３０までの距離が等しくされている。このトレンチゲート構造の両先端からｐ型ディープ層３０までの距離については、後で詳細に説明する。
【００３２】
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９や電極パッド部に配置されたゲートパッド３１が形成されている。ソース電極９およびゲートパッド３１は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲートパッド３１は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型コンタクト領域３ａと電気的に接触させられ、ゲートパッド３１はゲート電極８と電気的に接触させられている。
【００３３】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部が構成されている。
【００３４】
一方、ガードリング部では、上記したように、ｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するように凹部２０が形成されている。このため、セル部から離れた位置ではｎ+型ソース領域４およびｐ型ベース領域３が除去されて、ｎ-型ドリフト層２が露出させられている。そして、ｎ+型ＳｉＣ基板１の厚み方向において、凹部２０よりも内側に位置するセル部や繋ぎ部が島状に突き出したメサ部となっている。
【００３５】
また、凹部２０の下方に位置するｎ-型ドリフト層２の表層部には、セル部を囲むように、複数本のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ-型ドリフト層２に形成された凹部２１ａの底面に対し、ｐ型不純物をイオン注入することで形成されている。凹部２１ａは、メサ部を形成するための凹部２０の深さ次第では無くなっている可能性もあるが、図２では残っている場合を図示してある。また、凹部２１ａが残っている場合、凹部２１ａ内には、ｐ型ベース領域３の一部が残った状態となる。
【００３６】
ｐ型ガードリング２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル部および繋ぎ部を囲む枠形状のライン状とされている点において、直線状に形成されたｐ型ディープ層５と異なっているが、他は同様である。すなわち、ｐ型ガードリング２１はｐ型ディープ層５と同様の不純物濃度、同様の幅、同様の深さとされている。また、各ｐ型ガードリング２１の間隔については、等間隔であっても良いが、より内周側、つまりセル部側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔がセル部側で狭く外周側に向かうほど大きくされている。
【００３７】
なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル部を囲む外周耐圧構造が備えられたガードリング部が構成されている。
【００３８】
さらに、セル部からガードリング部に至るまでの間を繋ぎ部として、繋ぎ部において、ｎ-型ドリフト層２の表層部にｐ型ディープ層３０が形成されている。ｐ型ディープ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。本実施形態の場合、図１中の実線ハッチングに示したように、繋ぎ部がセル部を囲むように形成されており、さらにこの繋ぎ部の外側を囲むように、四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型ディープ層３０は、この繋ぎ部とされる実線ハッチング部分に形成されており、セル部に形成されるｐ型ディープ層５と連結されている。このため、図１および図３に示すように、ｐ型ディープ層３０はトレンチゲート構造の両先端と対向して配置される先端対向部を構成し、ｐ型ディープ層５と共にトレンチゲート構造を囲んでいる。また、ｐ型ディープ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。
【００３９】
各ｐ型ディープ層３０は、ｎ-型ドリフト層２の表面に形成された凹部３０ａの底面に対し、ｐ型不純物をイオン注入することで形成されている。ｐ型ディープ層３０の不純物濃度や深さは、上記したｐ型ディープ層５やｐ型ガードリング２１と同様とされている。
【００４０】
本実施形態では、ｐ型ディープ層３０は、トレンチゲート構造の両先端と対向する辺が丸められている。このため、ゲート配置領域ＧＰは、先端が丸められたライン状となっている。そして、ｐ型ディープ層３０とトレンチゲート構造の先端との距離が、ファセット面Ｆの形成範囲を考慮して設定されている。以下、このｐ型ディープ層３０とトレンチゲート構造の先端との距離について説明する。
【００４１】
本実施形態のように、ｎ+型基板１としてオフ方向が＜１１−２０＞方向のオフ基板を用い、かつ、ｐ型ディープ層５を形成するための凹部５ａの延設方向もオフ方向と同じ＜１１−２０＞方向とした場合、ファセット面Ｆは、ゲート配置領域ＧＰの一端に形成される。図３中において実線ハッチングで示した部分がファセット面Ｆである。ファセット面Ｆは、エピタキシャル成長の面方向依存性に起因して形成される。具体的には、凹部５ａのうち＜１１−２０＞方向を法線方向とする面の一面と対応する位置において、ｐ型ディープ層５の表面に、オフ方向に沿って傾斜するようにファセット面Ｆが形成される。
【００４２】
このファセット面Ｆの形成範囲は、ｐ型ディープ層５およびｎ-型ドリフト層２の上に形成されるｐ型ベース領域３およびｎ+型ソース領域４の膜厚とｎ+型基板１のオフ角および凹部５ａの深さによって決まり、計算によって求めることができる。具体的には、ｐ型ディープ層３０からトレンチゲート構造の先端に向かう方向、本実施形態の場合はオフ方向におけるファセット面Ｆの長さをファセット長Ｌとする。このファセット長Ｌは、ｐ型ベース領域３およびｎ+型ソース領域４の膜厚ｔと、オフ角θおよび凹部５ａの深さｄとに基づいて次式のように算出される。
【００４３】
（数１）  ファセット長Ｌ＝（ｔ−ｄ）／ｔａｎθ
このように求められるファセット長Ｌに基づき、ｐ型ディープ層３０とトレンチゲート構造の先端との距離については、ｎ+型基板１の表面に対する法線方向から見て、ファセット面Ｆがトレンチゲート構造の先端とオーバラップしない長さに設定してある。例えば、膜厚ｔが０．８μｍ、オフ角θが４°、凹部５ａのエッチング量が０．４μｍである場合、ファセット長Ｌは６μｍ程度になる。
【００４４】
なお、ここでいうｐ型ディープ層３０とトレンチゲート構造の先端との距離とは、トレンチゲート構造の長手方向に沿う中心線上において、ｐ型ディープ層３０のうち当該中心線と交差する点からトレンチゲート構造の先端までの距離を意味している。
【００４５】
また、ファセット面Ｆは、オフ方向に沿って形成され、オフ方向の上流側が凹部５ａで下流側が突き出した形状となる位置で形成され、オフ方向の上流側が突き出した形状で下流側が凹部５ａとなる位置では形成されない。このため、本実施形態の場合、ファセット面Ｆは、ゲート配置領域ＧＰのうちの図３中の紙面左側の端部に形成され、紙面右側の端部には形成されない。しかしながら、本実施形態の場合は、トレンチゲート構造を中心として、トレンチゲート構造の長手方向においてゲート配置領域ＧＰが対称形状となるように、トレンチゲート構造の両先端からｐ型ディープ層３０までの距離を一致させてある。
【００４６】
このようなｐ型ディープ層３０を形成し、かつ、ｐ型ディープ層５同士の間を所定間隔に設定することで、これらに囲まれた領域、すなわちゲート配置領域ＧＰにおいて等電位線が過剰にせり上がることを抑制できる。これにより、ｐ型ディープ層３０の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。
【００４７】
また、上記したように、各ｐ型ディープ層３０のうちトレンチゲート構造の両先端と対向する辺が丸められていることから、ゲート配置領域ＧＰの上面形状は先端が丸められたライン状とされている。ゲート配置領域ＧＰの両端の上面形状を四角形状にしても良いが、角部において電界集中が生じる可能性がある。このため、本実施形態のようにゲート配置領域ＧＰの形状を先端を丸めた形状とすることで、電界集中を緩和することが可能となる。
【００４８】
さらに、繋ぎ部においても、ｎ+型ソース領域４の表面に層間絶縁膜１０が形成されている。上記したゲートパッド３１は、繋ぎ部において、層間絶縁膜１０の上に形成されている。
【００４９】
このように、セル部とガードリング部との間に繋ぎ部を備えた構造とし、繋ぎ部にｐ型ディープ層３０を形成することで、トレンチゲート構造の両側に配置されるｐ型ディープ層５と連結している。これにより、ゲート配置領域ＧＰにおいて等電位線が過剰にせり上がることを抑制しつつ、等電位線がセル部からガードリング部に向かって伸ばされ、ガードリング部において終端させられるようにすることができる。
【００５０】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ+型ソース領域４およびｎ-型ドリフト層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。
【００５１】
また、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５およびｐ型ディープ層３０によってゲートトレンチ底部への電界の入り込みが抑制される。このため、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。
【００５２】
さらに、ｐ型ディープ層３０とトレンチゲート構造の先端との距離について、ｎ+型基板１の表面に対する法線方向から見て、ファセット面Ｆがトレンチゲート構造の先端とオーバラップしない長さに設定してある。このため、トレンチゲート構造を形成するためのトレンチ６の底面の深さが均一になり、底面に凹凸が無い状態でゲート絶縁膜７を形成できることから、ゲート絶縁膜７の膜厚を一定にすることが可能となる。これについて、図４および図５を用いて説明する。
【００５３】
図４は、従来のようにトレンチゲート構造の先端がｐ型ディープ層３０とオーバラップするようにレイアウトした場合の各部の関係を示している。また、図５は、本実施形態のように、トレンチゲート構造の先端がファセット面Ｆとオーバラップしないようにレイアウトした場合の各部の関係を示している。
【００５４】
図４および図５に示すように、凹部３０ａを形成した場合、オフ方向に沿ってファセット面Ｆが形成されることから、トレンチゲート構造のうち図中左側の先端が位置する部分において、ｐ型ベース領域３やｎ+型ソース領域４の表面には凹凸が形成されることになる。
【００５５】
そして、図４に示すように、トレンチゲート構造の先端がｐ型ディープ層３０とオーバラップするようにレイアウトした場合、ファセット面Ｆとオーバラップするようにトレンチゲート構造の先端が配置されることになる。このため、トレンチ６の底部は、図中太線で示したようにｎ+型ソース領域４の表面と同じ形状となり、ファセット面Ｆと同様の凹凸を有した形状となる。よって、トレンチ６内にゲート絶縁膜７を形成した場合に、図中の点Ａ１、Ａ２で示した屈曲部やその近傍においてゲート絶縁膜７の膜厚が薄くなり、ゲート絶縁膜７の耐圧が得られなくなる。
【００５６】
また、トレンチゲート構造のうち図中右側の先端が位置する部分についても、凹部３０ａが形成されることに起因して、ｐ型ベース領域３やｎ+型ソース領域４の表面に凹凸が形成される。このため、トレンチゲート構造の先端がｐ型ディープ層３０とオーバラップするようにレイアウトした場合、トレンチ６の底部は、図中破線で示したようにｎ+型ソース領域４の表面と同じ形状となり、凹部３０ａに対応する凹凸を有した形状となる。よって、トレンチ６内にゲート絶縁膜７を形成した場合に、図中の点Ａ３で示した屈曲部やその近傍においてゲート絶縁膜７の膜厚が薄くなり、ゲート絶縁膜７の耐圧が得られなくなる。
【００５７】
したがって、従来のようにトレンチゲート構造の先端がｐ型ディープ層３０とオーバラップするようにレイアウトした場合には、ゲート絶縁膜７の耐圧が得られなくなる。
【００５８】
一方、図５に示すように、トレンチゲート構造の先端がファセット面Ｆとオーバラップしないようにする場合、トレンチ６は、図中破線で示したようにｎ+型ソース領域４の表面が平坦となった位置に形成されることになる。
【００５９】
また、トレンチゲート構造のうち図中右側の先端が位置する部分についても、凹部３０ａが形成されることに起因して、ｐ型ベース領域３やｎ+型ソース領域４の表面に凹凸が形成される。しかしながら、トレンチゲート構造の先端をｐ型ディープ層３０から離しているため、トレンチ６を形成する位置ではｐ型ベース領域３やｎ+型ソース領域４の表面が平坦になっている。
【００６０】
このため、トレンチ６の底部も平坦な形状となる。よって、トレンチ６内にゲート絶縁膜７を形成した場合に、平坦な形状の上に形成されたゲート絶縁膜７の膜厚は均一なものとなる。よって、ゲート絶縁膜７の耐圧を得ることが可能となる。
【００６１】
参考として、実験により、一般的にゲート絶縁膜の耐圧試験として用いられているＴＺＤＢ（Time Zero Dielectric Break down）試験や高温逆バイアス試験を行ったが、ゲート絶縁膜７の破壊は見られなかった。このため、この実験結果からも、上記効果が得られていることが分かる。
【００６２】
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図６〜図７を参照して説明する。
【００６３】
〔図６（ａ）に示す工程〕
まず、半導体基板として、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させたものを用意する。
【００６４】
〔図６（ｂ）に示す工程〕
続いて、マスク４０を配置し、ｐ型ディープ層５やｐ型ディープ層３０およびｐ型ガードリング２１の形成予定領域においてマスク４０を開口させる。そして、マスク４０を用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、凹部５ａ、２１ａ、３０ａを形成する。さらに、マスク４０を用いてｐ型不純物をイオン注入する。これにより、ｐ型ディープ層５とｐ型ディープ層３０およびｐ型ガードリング２１が形成される。
【００６５】
〔図６（ｃ）に示す工程〕
マスク４０を除去した後、ｐ型ディープ層５とｐ型ディープ層３０およびｐ型ガードリング２１の上を含めて、ｎ-型ドリフト層２の上にｐ型ベース領域３をエピタキシャル成長させる。このとき、図６および図７中には記載していないが、図５に示したように、凹部３０ａが形成されることに起因して、ｐ型ディープ層３０の表面にファセット面Ｆが形成される。
【００６６】
〔図６（ｄ）に示す工程〕
ｐ型ディープ層３０の上に図示しないマスクを配置したのち、マスクのうちｎ+型ソース領域４の形成予定領域を開口させる。そして、そのマスクを用いてｎ型不純物をイオン注入することでｎ+型ソース領域４を形成する。さらに、マスクを除去したのち、改めて図示しないマスクを配置し、マスクのうちのｐ型コンタクト領域３ａの形成予定領域を開口させる。そして、そのマスクを用いてｐ型不純物をイオン注入することでｐ型コンタクト領域３ａを形成する。
【００６７】
〔図７（ａ）に示す工程〕
ｎ+型ソース領域４やｐ型ベース領域３などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ｐ型ディープ層５よりも浅い深さのゲートトレンチ６を形成する。
【００６８】
さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２が露出させられ、ｎ-型ドリフト層２の表面から複数本のｐ型ガードリング２１が配置された構造が構成される。
【００６９】
なお、ここではゲートトレンチ６と凹部２０を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。
【００７０】
〔図７（ｂ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。
【００７１】
〔図７（ｃ）に示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型コンタクト領域３ａと対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型コンタクト領域３ａおよびｎ+型ソース領域４を露出させるコンタクトホールを形成する。
【００７２】
〔図７（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９およびゲートパッド３１を形成する。なお、本図とは異なる断面において各セルのゲート電極８に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲートパッド３１とゲート電極８との電気的接続が行われるようになっている。
【００７３】
この後の工程については図示しないが、ｎ+型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００７４】
以上説明したように、本実施形態では、ｎ+型基板１の表面に対する法線方向から見て、ファセット面Ｆがトレンチゲート構造の先端とオーバラップしないようにしている。このため、トレンチゲート構造を形成するためのトレンチ６の底面の深さが均一になり、底面に凹凸が無い状態でゲート絶縁膜７を形成できることから、ゲート絶縁膜７の膜厚を一定にすることが可能となる。したがって、ｐ型ディープ層５やｐ型ディープ層３０を深い位置まで形成できるようにしつつ、ゲート絶縁膜７の耐圧を得ることが可能となる。
【００７５】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。
【００７６】
図８を参照して、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。まず、図８（ａ）、（ｂ）に示す工程として、第１実施形態で説明した図６（ａ）、（ｂ）と同様の工程を行う。そして、図８（ｃ）に示す工程として、ｐ型ベース領域３の表面にｎ+型ソース領域４をエピタキシャル成長させる。この後、図８（ｄ）に示す工程として、ｎ+型ソース領域４の表面に図示しないマスクを配置したのち、ｐ型コンタクト領域３ａの形成予定領域においてマスクを開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことでｎ+型ソース領域４を部分的に除去し、ｐ型ベース領域３を露出させる。さらに、マスクを用いてｐ型不純物をイオン注入する。これにより、ｐ型コンタクト領域３ａが形成される。
【００７７】
この後は図７（ａ）〜（ｄ）と同様の工程を行うことにより、第１実施形態と同様の構成のＳｉＣ半導体装置が完成する。このように、ｎ+型ソース領域４をｐ型ベース領域３の上にエピタキシャル成長させることによって形成しても良い。
【００７８】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してゲート配置領域ＧＰの形状を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。
【００７９】
図９に示すように、本実施形態では、トレンチゲート構造の長手方向において、トレンチゲート構造を中心としたゲート配置領域ＧＰの形状が非対称形状となっている。具体的には、ファセット面Ｆが形成される側におけるトレンチゲート構造の先端については、ｐ型ディープ層３０とトレンチゲート構造の先端との距離をファセット長Ｌ以上としている。そして、もう一方の先端については、ｐ型ディープ層３０から離れるようにしているだけで、ｐ型ディープ層３０との距離がファセット長Ｌよりも短くなっている。
【００８０】
上記したように、ファセット面Ｆは、トレンチゲート構造の一方の先端と対応する位置に形成されるだけであり、もう一方の先端と対応する位置には形成されない。したがって、少なくともファセット面Ｆが形成される側において、ｐ型ディープ層３０とトレンチゲート構造の先端との距離をファセット長Ｌ以上とし、もう一方の先端はｐ型ディープ層３０から離れていれば、トレンチ６の底面を平坦にすることができる。
【００８１】
このように、トレンチゲート構造の長手方向において、トレンチゲート構造を中心としたゲート配置領域ＧＰの形状が非対称形状となっていても、第１実施形態と同様の効果を得ることができる。また、このようなレイアウトとする場合、チャネルが形成されない無効領域を縮小できることから、ＳｉＣ半導体装置が形成されるチップの面積に対する有効面積の割合を高めることが可能となり、低オン抵抗化を図ることも可能となる。
【００８２】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してゲート配置領域ＧＰの形状を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態のように、ゲート配置領域ＧＰが非対称形状となるレイアウトについて本実施形態の構造を適用する場合を例に挙げて説明する。
【００８３】
図１０に示すように、本実施形態では、ゲート配置領域ＧＰのうちファセット面Ｆが形成される側の端部について、ｐ型ディープ層５の幅を広くすることで、ゲート配置領域ＧＰの幅が狭められている。より詳しくは、ゲート配置領域ＧＰのうちファセット面Ｆが形成される側の先端（以下、ファセット側先端という）が鋭角となるように、トレンチゲート構造の先端からファセット側先端に至るまで徐々にゲート配置領域ＧＰの幅が狭められている。ｎ+型基板１の表面に対する法線方向から見て、オフ方向に対してｐ型ディープ層５が直線状に傾斜させられることで、ゲート配置領域ＧＰの幅が変化させられている。
【００８４】
ゲート配置領域ＧＰは、ｐ型ディープ層５およびｐ型ディープ層３０によって囲まれていることから、電界の過剰なせり上がりを抑制することが可能となる。しかしながら、トレンチゲート構造が形成されている領域では、ゲート電極８等による電界の押し返し効果によって電界の過剰なせり上がりをより抑制できるものの、形成されていない領域では形成されている領域と比較すれば電界のせり上がりが大きくなる。
【００８５】
実際、オフ時にはトレンチゲート構造が形成されていない領域での電界が相対的に大きくなり、設計によってはこの位置でブレークダウンが生じて耐圧低下を発生させていることが発光解析により明らかになった。そのため、この現象を確認する目的でシミュレーションを行ったところ、トレンチゲート構造が形成されていない位置において、ｐ型ディープ層５の底部の角部で電界強度が高くなっており、この位置でブレークダウンが生じて耐圧低下を発生させる可能性があることが分かった。
【００８６】
したがって、本実施形態のように、ファセット側先端において、ゲート配置領域ＧＰの幅を狭くすることで、トレンチゲート構造が配置されていない領域での電界のせり上がりを更に抑制することが可能となる。これにより、トレンチゲート構造の先端とｐ型ディープ層３０とをオーバラップさせていないことによる電界の過剰なせり上がりを抑制でき、ＳｉＣ半導体装置の更なる耐圧向上を図ることが可能となる。
【００８７】
なお、ここでは第３実施形態のように、ゲート配置領域ＧＰが非対称形状となるレイアウトについて本実施形態の構造を適用する場合を例に挙げたが、第１、第２実施形態のような対称形状となるレイアウトについても適用可能である。その場合、ゲート配置領域ＧＰのうちファセット側先端と反対側の先端についても、ファセット側先端と同様の形状とすればよい。
【００８８】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第４実施形態に対してゲート配置領域ＧＰの形状を変更したものであり、その他については第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
【００８９】
図１１に示すように、本実施形態では、ゲート配置領域ＧＰのうちのファセット側先端について幅を狭くしつつも尖った形状にしていない。すなわち、ゲート配置領域ＧＰのうちファセット面Ｆが形成される側の端部の幅をトレンチゲート構造が配置される位置より狭くしつつ、トレンチゲート構造の幅以上の幅となるようにしている。また、ｐ型ディープ層３０のうちトレンチゲート構造の先端と対向する辺についても、トレンチゲート構造の幅以上の幅だけ残るようにしている。そして、トレンチゲート構造の先端からファセット側先端に至るまで徐々にゲート配置領域ＧＰの幅が狭められている。ｎ+型基板１の表面に対する法線方向から見て、オフ方向に対してｐ型ディープ層５が直線状に傾斜させられることで、ゲート配置領域ＧＰの幅が変化させられている。
【００９０】
このような構造にしても、トレンチゲート構造の先端の近傍までゲート配置領域ＧＰの幅が狭い領域にできることから、より電界のせり上がりを抑制することが可能となり、ＳｉＣ半導体装置の更なる耐圧向上を図ることが可能となる。
【００９１】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第４実施形態に対してゲート配置領域ＧＰの形状を変更したものであり、その他については第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
【００９２】
図１２に示すように、本実施形態では、ゲート配置領域ＧＰのうちのファセット側先端について幅を狭くしつつも尖った形状にしていない。そして、トレンチゲート構造と等しい幅だけｐ型ディープ層３０のうちトレンチゲート構造の先端と対向する辺が残るようにしている。より詳しくは、ファセット側先端において、ｐ型ディープ層５の幅を広げることで対向するｐ型ディープ層５の間の間隔がトレンチゲート構造の幅と等しくなるようにしている。そして、トレンチゲート構造側において、ファセット側先端からトレンチゲート構造の先端に至るまで徐々にｐ型ディープ層５の幅を徐々に狭くすることでゲート配置領域ＧＰの幅が徐々に広げられている。
【００９３】
このようにすれば、トレンチゲート構造の先端の近傍までゲート配置領域ＧＰの幅が狭い領域にできることから、より電界のせり上がりを抑制することが可能となり、ＳｉＣ半導体装置の更なる耐圧向上を図ることが可能となる。
【００９４】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９５】
例えば、上記実施形態では、ｐ型ディープ層３０が繋ぎ部の全域に形成されるようにしているが、必ずしも全域に形成されていなくても良い。また、ｐ型ディープ層３０については、少なくとも隣り合うｐ型ディープ層５を繋ぐ部分が備えられていれば良く、セル部の外周において例えばストライプ状とされていたり、同心状の複数の枠形状のライン状とされていても良い。
【００９６】
また、上記実施形態では、トレンチゲート構造の長手方向を＜１１−２０＞方向としたが、必ずしもこの方向である必要はない。すなわち、トレンチゲート構造の長手方向を＜１１−２０＞方向以外の方向とする場合においても、トレンチゲート構造の先端からｐ型ディープ層３０までの距離がファセット長Ｌよりも長くされていれば良い。ただし、トレンチゲート構造の長手方向を変更する場合には、それに応じてファセット長Ｌも変わることから、それに対応してトレンチゲート構造の先端からｐ型ディープ層３０までの距離を設定すればよい。
【００９７】
また、上記各実施形態では、裏面側が高濃度不純物層、表面側がそれよりも低不純物濃度なドリフト層とされ、オフ基板にて構成された半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型ドーパントをイオン注入すること、もしくはエピタキシャル成長によって裏面層を構成した半導体基板であっても良い。
【００９８】
また、上記第４〜第６実施形態では、ゲート配置領域ＧＰのうちファセット面Ｆが形成される側の端部について、トレンチゲート構造の配置される位置よりも幅を狭くする一例を示したが、これらも一例を示したに過ぎず、他のレイアウトとされていても良い。例えば、図１３に示すように、ファセット側先端については幅を狭くした領域を残す構造としつつ、ｐ型ディープ層３０のうちトレンチゲート構造の両先端と対応する辺を共に丸めた形状、好ましくは半円状に丸めた形状にすることもできる。
【００９９】
さらに、上記第１〜第６実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、トレンチゲート構造の素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【０１００】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【０１０１】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５、３０      ｐ型ディープ層
５ａ、３０ａ  凹部
８            ゲート電極
９            ソース電極
１１          ドレイン電極
Ｆ            ファセット面
【図１】
2018117017.tif 000003
【図２】
2018117017.tif 000004
【図３】
2018117017.tif 000005
【図４】
2018117017.tif 000006
【図５】
2018117017.tif 000007
【図６】
2018117017.tif 000008
【図７】
2018117017.tif 000009
【図８】
2018117017.tif 000010
【図９】
2018117017.tif 000011
【図１０】
2018117017.tif 000012
【図１１】
2018117017.tif 000013
【図１２】
2018117017.tif 000014
【図１３】
2018117017.tif 000015