(57)【要約】【課題】装置の大型化を抑制した上でサージ電圧を抑制することができるスイッチング電源装置を提供する。【解決手段】スイッチング電源装置１は、直流電源１１、ＦＥＴＱ１〜Ｑ４を有するスイッチング回路１２、トランス１３の１次巻線１３Ａ、及び、共振用インダクタ１４のみから変圧に関する部分が構成される１次回路１０と、２次巻線１３Ｂ、ＦＥＴＱ５、Ｑ６を有する整流回路２１、及び、平滑回路２２を有する２次回路２０と、制御部３０とを備える。そして、スイッチング電源装置１は、共振用インダクタ１４のインダクタンスをＬとし、ＦＥＴＱ３とＦＥＴＱ４との合成容量をＣとし、ＦＥＴＱ５、Ｑ６の寄生ダイオードの逆回復時間をＴｒｒとした場合、数式（１）を満たす。【選択図】図１
2018082526.tif 000002
【特許請求の範囲】
【請求項１】
１次回路と、２次回路と、制御部と、を備え、
前記１次回路は、
直流電力を供給する直流電源と、
第１スイッチング素子と前記第１スイッチング素子に直列接続される第２スイッチング素子とを有する第１直列回路であって前記直流電源の正極と負極との間に並列接続される前記第１直列回路、及び、第３スイッチング素子と前記第３スイッチング素子に直列接続される第４スイッチング素子とを有する第２直列回路であって前記直流電源の正極と負極との間に並列接続されると共に前記第１直列回路に並列接続される前記第２直列回路、を有し前記直流電力を交流電力に変換するスイッチング回路と、
一端が前記第１スイッチング素子と前記第２スイッチング素子との間に接続され他端が前記第３スイッチング素子と前記第４スイッチング素子との間に接続される１次巻線と、
前記第３スイッチング素子の寄生容量及び前記第４スイッチング素子の寄生容量と共に共振回路を構成する共振用インダクタと、のみから変圧に関する部分が構成され、
前記２次回路は、
前記１次巻線に磁気結合され当該１次巻線と共にトランスを構成する２次巻線と、
前記２次巻線から負荷に供給される前記交流電力を整流して直流電力を生成する複数の整流素子を有する整流回路と、を有し、
前記制御部は、少なくとも前記スイッチング回路を制御し、
前記共振用インダクタのインダクタンスをＬとし、前記第３スイッチング素子と前記第４スイッチング素子との合成容量をＣとし、前記複数の整流素子の逆回復時間をＴｒｒとした場合、以下の数式（１）を満たすことを特徴とするスイッチング電源装置。
【数１】
2018082526.tif 000007
【請求項２】
１次回路と、２次回路と、制御部と、を備え、
前記１次回路は、
直流電力を供給する直流電源と、
第１スイッチング素子と前記第１スイッチング素子に直列接続される第２スイッチング素子とを有する第１直列回路であって前記直流電源の正極と負極との間に並列接続される前記第１直列回路、及び、第３スイッチング素子と前記第３スイッチング素子に直列接続される第４スイッチング素子とを有する第２直列回路であって前記直流電源の正極と負極との間に並列接続されると共に前記第１直列回路に並列接続される前記第２直列回路、を有し前記直流電力を交流電力に変換するスイッチング回路と、
一端が前記第１スイッチング素子と前記第２スイッチング素子との間に接続され他端が前記第３スイッチング素子と前記第４スイッチング素子との間に接続される１次巻線と、
前記第３スイッチング素子に並列接続される第１コンデンサと、
前記第４スイッチング素子に並列接続される第２コンデンサと、
前記第３スイッチング素子の寄生容量、前記第４スイッチング素子の寄生容量、前記第１コンデンサの容量、及び、前記第２コンデンサの容量と共に共振回路を構成する共振用インダクタと、のみから変圧に関する部分が構成され、
前記２次回路は、
前記１次巻線に磁気結合され当該１次巻線と共にトランスを構成する２次巻線と、
前記２次巻線から負荷に供給される前記交流電力を整流して直流電力を生成する複数の整流素子を有する整流回路と、を有し、
前記制御部は、少なくとも前記スイッチング回路を制御し、
前記共振用インダクタのインダクタンスをＬａとし、前記第３スイッチング素子、前記第４スイッチング素子、前記第１コンデンサ、及び、前記第２コンデンサの合成容量をＣａとし、前記複数の整流素子の逆回復時間をＴｒｒとした場合、以下の数式（２）を満たすことを特徴とするスイッチング電源装置。
【数２】
2018082526.tif 000008
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来、スイッチング電源装置は、例えば、直流電源の電圧を変換する絶縁型のＤＣＤＣコンバータがある。スイッチング電源装置は、例えば、１次側で直流電力を交流電力に変換し当該交流電力をトランスにより降圧して２次側に供給する。そして、スイッチング電源装置は、２次側で交流電力を整流回路により整流して直流電力を生成し当該直流電力を平滑して負荷に供給する。この場合、スイッチング電源装置は、整流回路の整流素子による逆回復時間を起因とするサージ電圧が発生することがある。スイッチング電源装置は、例えば、スナバ回路を設けることによりサージ電圧を抑制している（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３８４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、スイッチング電源装置は、特許文献１のようにスナバ回路を設けることにより装置が大型化する傾向がある。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであって、装置の大型化を抑制した上でサージ電圧を抑制することができるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係るスイッチング電源装置は、１次回路と、２次回路と、制御部と、を備え、前記１次回路は、直流電力を供給する直流電源と、第１スイッチング素子と前記第１スイッチング素子に直列接続される第２スイッチング素子とを有する第１直列回路であって前記直流電源の正極と負極との間に並列接続される前記第１直列回路、及び、第３スイッチング素子と前記第３スイッチング素子に直列接続される第４スイッチング素子とを有する第２直列回路であって前記直流電源の正極と負極との間に並列接続されると共に前記第１直列回路に並列接続される前記第２直列回路、を有し前記直流電力を交流電力に変換するスイッチング回路と、一端が前記第１スイッチング素子と前記第２スイッチング素子との間に接続され他端が前記第３スイッチング素子と前記第４スイッチング素子との間に接続される１次巻線と、前記第３スイッチング素子の寄生容量及び前記第４スイッチング素子の寄生容量と共に共振回路を構成する共振用インダクタと、のみから変圧に関する部分が構成され、前記２次回路は、前記１次巻線に磁気結合され当該１次巻線と共にトランスを構成する２次巻線と、前記２次巻線から負荷に供給される前記交流電力を整流して直流電力を生成する複数の整流素子を有する整流回路と、を有し、前記制御部は、少なくとも前記スイッチング回路を制御し、前記共振用インダクタのインダクタンスをＬとし、前記第３スイッチング素子と前記第４スイッチング素子との合成容量をＣとし、前記複数の整流素子の逆回復時間をＴｒｒとした場合、以下の数式（１）を満たすことを特徴とする。
【数１】
2018082526.tif 000003
【０００７】
また、本発明に係るスイッチング電源装置は、１次回路と、２次回路と、制御部と、を備え、前記１次回路は、直流電力を供給する直流電源と、第１スイッチング素子と前記第１スイッチング素子に直列接続される第２スイッチング素子とを有する第１直列回路であって前記直流電源の正極と負極との間に並列接続される前記第１直列回路、及び、第３スイッチング素子と前記第３スイッチング素子に直列接続される第４スイッチング素子とを有する第２直列回路であって前記直流電源の正極と負極との間に並列接続されると共に前記第１直列回路に並列接続される前記第２直列回路、を有し前記直流電力を交流電力に変換するスイッチング回路と、一端が前記第１スイッチング素子と前記第２スイッチング素子との間に接続され他端が前記第３スイッチング素子と前記第４スイッチング素子との間に接続される１次巻線と、前記第３スイッチング素子に並列接続される第１コンデンサと、前記第４スイッチング素子に並列接続される第２コンデンサと、前記第３スイッチング素子の寄生容量、前記第４スイッチング素子の寄生容量、前記第１コンデンサの容量、及び、前記第２コンデンサの容量と共に共振回路を構成する共振用インダクタと、のみから変圧に関する部分が構成され、前記２次回路は、前記１次巻線に磁気結合され当該１次巻線と共にトランスを構成する２次巻線と、前記２次巻線から負荷に供給される前記交流電力を整流して直流電力を生成する複数の整流素子を有する整流回路と、を有し、前記制御部は、少なくとも前記スイッチング回路を制御し、前記共振用インダクタのインダクタンスをＬａとし、前記第３スイッチング素子、前記第４スイッチング素子、前記第１コンデンサ、及び、前記第２コンデンサの合成容量をＣａとし、前記複数の整流素子の逆回復時間をＴｒｒとした場合、以下の数式（２）を満たすことを特徴とする。
【数２】
2018082526.tif 000004
【発明の効果】
【０００８】
本発明に係るスイッチング電源装置は、装置の大型化を抑制した上でサージ電圧を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態１に係るスイッチング電源装置の構成例を示す回路図である。
【図２】図２は、比較例に係る２次巻線に印加される電圧の波形を示す図である。
【図３】図３は、実施形態１に係る２次巻線に印加される電圧の波形を示す図である。
【図４】図４は、実施形態２に係るスイッチング電源装置の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
【００１１】
〔実施形態１〕
実施形態１に係るスイッチング電源装置１について説明する。スイッチング電源装置１は、例えば、図１に示すように、直流電源１１の電圧を変換する絶縁型のＤＣＤＣコンバータである。スイッチング電源装置１は、例えば、車両に搭載され、直流電力を交流電力に変換し当該交流電力をトランス１３により降圧する。そして、スイッチング電源装置１は、降圧された交流電力を整流回路２１により整流して直流電力を生成し当該直流電力を平滑して負荷（例えばバッテリ）２３に供給する。この場合、スイッチング電源装置１は、整流回路２１の整流素子による逆回復時間を起因とするサージ電圧が発生することがある。そこで、実施形態１に係るスイッチング電源装置１は、大型化を抑制した装置によりサージ電圧を抑制する。以下、スイッチング電源装置１について詳細に説明する。
【００１２】
スイッチング電源装置１は、１次回路１０と、２次回路２０と、制御部３０とを備える。１次回路１０は、２次回路２０と絶縁されて設けられる。１次回路１０は、直流電源１１と、スイッチング回路１２と、トランス１３の１次巻線１３Ａと、共振用インダクタ１４と、のみから変圧に関する部分が構成される。これにより、スイッチング電源装置１は、装置の大型化を抑制することができる。ここで、１次回路１０の変圧に関する部分は、直流電力を供給し当該直流電力を交流電力に変換し当該交流電力を２次回路２０に供給する回路である。
【００１３】
直流電源１１は、直流電力を供給する電源である。直流電源１１は、スイッチング回路１２に接続され、当該スイッチング回路１２を介して２次回路２０の負荷２３に直流電力を供給する。
【００１４】
スイッチング回路１２は、直流電力を交流電力に変換する回路である。スイッチング回路１２は、第１〜第４のスイッチング素子から構成されたフルブリッジ回路である。例えば、スイッチング回路１２は、第１スイッチング素子としてのＦＥＴ（Ｆｉｅｌｄ-ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）Ｑ１と、第２スイッチング素子としてのＦＥＴＱ２と、第３スイッチング素子としてのＦＥＴＱ３と、第４スイッチング素子としてのＦＥＴＱ４とから構成される。ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４は、例えば、Ｎチャネル型のＭＯＳ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴである。ＦＥＴＱ１〜Ｑ４は、寄生容量及び寄生ダイオード（ボディダイオード）を有している。例えば、ＦＥＴＱ１は、寄生容量Ｃ１及び寄生ダイオードＤ１を有し、ＦＥＴＱ２は、寄生容量Ｃ２及び寄生ダイオードＤ２を有し、ＦＥＴＱ３は、寄生容量Ｃ３及び寄生ダイオードＤ３を有し、ＦＥＴＱ４は、寄生容量Ｃ４及び寄生ダイオードＤ４を有している。
【００１５】
スイッチング回路１２は、第１直列回路（進みｌｅｇ）１２ａと、第２直列回路（遅れｌｅｇ）１２ｂとを備える。第１直列回路１２ａは、ＦＥＴＱ１と、当該ＦＥＴＱ１のソース端子にドレイン端子が直列接続されるＦＥＴＱ２とを有する。第１直列回路１２ａは、ＦＥＴＱ１のドレイン端子が直流電源１１の正極に接続され、ＦＥＴＱ２のソース端子が直流電源１１の負極に接続されることで、直流電源１１の正極と負極との間に並列接続される。第２直列回路１２ｂは、ＦＥＴＱ３と、当該ＦＥＴＱ３のソース端子にドレイン端子が直列接続されるＦＥＴＱ４とを有する。第２直列回路１２ｂは、ＦＥＴＱ３のドレイン端子が直流電源１１の正極に接続され、ＦＥＴＱ４のソース端子が直流電源１１の負極に接続されることで、直流電源１１の正極と負極との間に並列接続される。さらに、第２直列回路１２ｂは、ＦＥＴＱ３のドレイン端子がＦＥＴＱ１のドレイン端子に接続され、ＦＥＴＱ４のソース端子がＦＥＴＱ２のソース端子に接続されることで、第１直列回路１２ａに並列接続される。ＦＥＴＱ１〜Ｑ４は、交流電流が流れる方向とは逆方向に寄生ダイオードＤ１〜Ｄ４がそれぞれ配置される。スイッチング回路１２は、直流電源１１から供給される直流電力をＦＥＴＱ１〜Ｑ４により交流電力に変換し当該交流電力をトランス１３の１次巻線１３Ａに供給する。
【００１６】
１次巻線１３Ａは、２次回路２０の２次巻線１３Ｂと共にトランス１３を構成し、交流電力の電圧を変圧するインダクタである。１次巻線１３Ａは、一端１３０がＦＥＴＱ１のソース端子とＦＥＴＱ２のドレイン端子との接続線に接続され、他端１３１がＦＥＴＱ３のソース端子とＦＥＴＱ４のドレイン端子との接続線に接続される。
【００１７】
共振用インダクタ１４は、ＦＥＴＱ３の寄生容量Ｃ３及びＦＥＴＱ４の寄生容量Ｃ４と共に共振回路を構成するインダクタである。共振用インダクタ１４は、例えば、１次巻線１３Ａにおいて変圧作用に寄与しない漏れインダクタである。なお、共振用インダクタ１４は、漏れインダクタの代わりに１次巻線１３Ａとは別に設けた追加インダクタとしてもよい。
【００１８】
２次回路２０は、２次巻線１３Ｂと、整流回路２１と、平滑回路２２とを備える。２次巻線１３Ｂは、１次巻線１３Ａに磁気結合され当該１次巻線１３Ａと共にトランス１３を構成する。２次巻線１３Ｂは、２次巻線部１３ａと、２次巻線部１３ｂとを備え、２次巻線部１３ａの一端１３２と２次巻線部１３ｂの一端１３４とがセンタタップＣＴでお互いに接続される。なお、トランス１３の降圧の度合は、１次巻線１３Ａと２次巻線１３Ｂ（２次巻線部１３ａ、１３ｂ）との巻数比に応じて定められる。センタタップＣＴは、平滑回路２２の平滑用インダクタ２２ａを介して負荷（バッテリ）２３の正極に接続される。２次巻線１３Ｂは、２次巻線部１３ａの他端１３３が後述するＦＥＴＱ５（第１整流素子）を介して負荷２３の負極に接続され、２次巻線部１３ｂの他端１３５が後述するＦＥＴＱ６（第２整流素子）を介して負荷２３の負極に接続される。
【００１９】
整流回路２１は、交流電力を整流して直流電力を生成する回路である。整流回路２１は、ＦＥＴＱ５と、ＦＥＴＱ６とを備える。ＦＥＴＱ５は、寄生容量Ｃ５及び寄生ダイオードＤ５を有し、ＦＥＴＱ６は、寄生容量Ｃ６及び寄生ダイオードＤ６を有している。ＦＥＴＱ５は、ドレイン端子が２次巻線部１３ａの他端１３３に接続され、ソース端子が負荷２３の負極に接続される。ＦＥＴＱ６は、ドレイン端子が２次巻線部１３ｂの他端１３５に接続され、ソース端子が負荷２３の負極に接続される。ＦＥＴＱ５、Ｑ６は、交流電流が流れる方向とは逆方向に寄生ダイオードＤ５、Ｄ６がそれぞれ配置される。整流回路２１は、ＦＥＴＱ５、Ｑ６が常にオフであれば単なるダイオード整流回路として動作するが、寄生ダイオードＤ５、Ｄ６に順方向電圧が印加される期間に同期してＦＥＴＱ５、Ｑ６をオンにして低抵抗のドレイン・ソース間にも電流を流すことによって損失を抑制する。整流回路２１は、２次巻線１３Ｂから負荷２３に供給される交流電力を整流して直流電力を生成し当該直流電力を平滑回路２２を介して負荷２３に供給する。
【００２０】
平滑回路２２は、直流電力を平滑する回路である。平滑回路２２は、平滑用インダクタ２２ａと、平滑用コンデンサ２２ｂとを備える。平滑用インダクタ２２ａは、一端２２０がセンタタップＣＴに接続され他端２２１が負荷２３の正極に接続される。平滑用コンデンサ２２ｂは、一端２２２が負荷２３の負極に接続され、他端２２３が負荷２３の正極に接続される。平滑回路２２は、整流回路２１により整流された直流電力（脈流電力）を平滑し、平滑した直流電力を負荷２３に供給する。
【００２１】
制御部３０は、スイッチング回路１２及び整流回路２１を制御するものである。制御部３０は、ＣＰＵ、記憶部を構成するＲＯＭ、ＲＡＭ及びインターフェースを含む周知のマイクロコンピュータを主体とする電子回路を含んで構成される。また、制御部３０は、スイッチング回路１２及び整流回路２１をオン・オフするパルス駆動回路３１を備える。制御部３０は、パルス駆動回路３１に制御信号を出力する。パルス駆動回路３１は、制御部３０から出力された制御信号に基づいて、スイッチング回路１２のＦＥＴＱ１〜Ｑ４、及び、整流回路２１のＦＥＴＱ５、Ｑ６のゲート端子に電圧を印加してオン・オフする。
【００２２】
スイッチング電源装置１は、整流回路２１のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるときに、整流回路２１のＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６に蓄積されたキャリアによって逆方向に電流が流れる逆回復時間が発生する。このとき、スイッチング電源装置１は、トランス１３の２次巻線部１３ａの他端１３３と２次巻線部１３ｂの他端１３５との間にサージ電圧が生じる。スイッチング電源装置１は、当該サージ電圧を抑制するために、共振用インダクタ１４のインダクタンスをＬとし、ＦＥＴＱ３の寄生容量Ｃ３とＦＥＴＱ４の寄生容量Ｃ４との合成容量をＣとし、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６の逆回復時間をＴｒｒとした場合、以下の数式（１）を満たすようにインダクタンスＬ、合成容量Ｃが設定されている。
【００２３】
【数１】
2018082526.tif 000005
【００２４】
次に、スイッチング電源装置１の動作例について説明する。スイッチング電源装置１の制御部３０は、パルス駆動回路３１に制御信号を出力し、スイッチング回路１２のＦＥＴＱ１〜Ｑ４、及び、整流回路２１のＦＥＴＱ５、Ｑ６を制御する。例えば、制御部３０は、ＦＥＴＱ１、Ｑ４をオンに設定しＦＥＴＱ２、Ｑ３をオフに設定してトランス１３の１次巻線１３Ａの一端１３０から他端１３１に向けて電流を流す。また、制御部３０は、ＦＥＴＱ１、Ｑ４をオフに設定しＦＥＴＱ２、Ｑ３をオンに設定してトランス１３の１次巻線１３Ａの他端１３１から一端１３０に向けて電流を流す。制御部３０は、これらの制御を繰り返すことにより、直流電源１１から供給される直流電力を交流電力に変換し当該交流電力をトランス１３の１次巻線１３Ａに供給する。トランス１３は、１次巻線１３Ａに交流電力が供給されると、電磁誘導によりトランス１３の２次巻線１３Ｂに誘導起電力が発生する。トランス１３は、１次巻線１３Ａと２次巻線１３Ｂとの巻数比に応じて交流電力を降圧する。そして、整流回路２１は、トランス１３により降圧された交流電力を直流電力に整流する。このとき、制御部３０は、整流回路２１の寄生ダイオードＤ５、Ｄ６に順方向電圧が印加される期間に同期してＦＥＴＱ５、Ｑ６をオンに設定する。平滑回路２２は、整流回路２１により整流された直流電力を平滑し負荷２３に供給する。
【００２５】
ここで、比較例に係るスイッチング電源装置は、共振用インダクタのインダクタンスＬ、スイッチング回路の各ＦＥＴの合成容量Ｃが上述の数式（１）を満たすように設定されていない。この場合、比較例に係るスイッチング電源装置は、整流回路のＦＥＴの寄生ダイオードに逆回復時間が発生した場合、図２に示すようにサージ電圧Ｖ１が発生していた。これに対して、実施形態１に係るスイッチング電源装置１は、整流回路２１のＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６に逆回復時間が発生した場合、上述の数式（１）を満たすようにインダクタンスＬ、合成容量Ｃが設定されているので、図３に示すように、サージ電圧Ｖ１をサージ電圧Ｖ２のようにサージ電圧を抑制することができる。
【００２６】
以上のように、実施形態１に係るスイッチング電源装置１は、直流電源１１、ＦＥＴＱ１〜Ｑ４を有するスイッチング回路１２、トランス１３の１次巻線１３Ａ、及び、共振用インダクタ１４のみから変圧に関する部分が構成される１次回路１０と、２次巻線１３Ｂ、及び、ＦＥＴＱ５、Ｑ６を有する整流回路２１を有する２次回路２０と、制御部３０とを備える。そして、スイッチング電源装置１は、共振用インダクタ１４のインダクタンスをＬとし、ＦＥＴＱ３の寄生容量Ｃ３とＦＥＴＱ４の寄生容量Ｃ４との合成容量をＣとし、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６の逆回復時間をＴｒｒとした場合、上述の数式（１）を満たす。これにより、スイッチング電源装置１は、数式（１）に示すように共振周波数の４分の１周期の時間を逆回復時間よりも長くすることで、サージ電圧Ｖ１を共振周波数に従って緩やかに立ち上げることができる。従って、スイッチング電源装置１は、整流回路２１のＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６による逆回復時間Ｔｒｒを起因とするサージ電圧Ｖ１を抑制することができる。このように、スイッチング電源装置１は、サージ電圧Ｖ１を抑制できるので、整流回路２１のＦＥＴＱ５、Ｑ６の耐電圧を下げることが可能となり、ＦＥＴＱ５、Ｑ６のオン抵抗を抑制することができる。これにより、スイッチング電源装置１は、オン抵抗による損失を抑制できるので電圧変換の効率を向上することができる。
【００２７】
そして、スイッチング電源装置１は、サージ電圧Ｖ１を抑制する場合にスナバ回路を設けなくてもよいので、装置の大型化を抑制することができる。また、スイッチング電源装置１は、サージ電圧Ｖ１による逆回復振動を抑制するためのダイオードを１次回路１０に設けなくてもよいので、装置の大型化を抑制することができる。また、スイッチング電源装置１は、部品点数を少なくすることができるので部品コストを抑制することができる。
【００２８】
〔実施形態２〕
次に、実施形態２に係るスイッチング電源装置１Ａについて説明する。実施形態２は、第２直列回路１２ｂに外付けコンデンサを接続する点で実施形態１と異なる。なお、実施形態２は、実施形態１と同一の構成要素には同じ符号を付し、その詳細な説明を省略する。スイッチング電源装置１Ａは、図４に示すように、１次回路１０Ａと、２次回路２０と、制御部３０とを備える。１次回路１０Ａは、直流電源１１と、スイッチング回路１２と、トランス１３の１次巻線１３Ａと、第１コンデンサＣ７と、第２コンデンサＣ８と、共振用インダクタ１４Ａと、のみから変圧に関する部分が構成される。ここで、１次回路１０Ａの変圧に関する部分は、直流電力を供給し当該直流電力を交流電力に変換し当該交流電力を２次回路２０に供給する回路である。第１コンデンサＣ７は、ＦＥＴＱ３に並列接続される。第２コンデンサＣ８は、ＦＥＴＱ４に並列接続される。共振用インダクタ１４Ａは、ＦＥＴＱ３の寄生容量Ｃ３、ＦＥＴＱ４の寄生容量Ｃ４、第１コンデンサＣ７、及び、第２コンデンサＣ８と共に共振回路を構成する。
【００２９】
スイッチング電源装置１Ａは、整流回路２１のＦＥＴＱ５、Ｑ６がオンからオフに切り替わるときに、整流回路２１のＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６に蓄積されたキャリアによって逆方向に電流が流れる逆回復時間が発生する。このとき、スイッチング電源装置１Ａは、トランス１３の２次巻線１３Ｂ間にサージ電圧Ｖ１が生じる。スイッチング電源装置１Ａは、当該サージ電圧Ｖ１を抑制するために、共振用インダクタ１４ＡのインダクタンスをＬａとし、ＦＥＴＱ３の寄生容量Ｃ３、ＦＥＴＱ４の寄生容量Ｃ４、第１コンデンサＣ７、及び、第２コンデンサＣ８の合成容量をＣａとし、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６の逆回復時間をＴｒｒとした場合、以下の数式（２）を満たすようにインダクタンスＬａ、合成容量Ｃａが設定される。
【００３０】
【数２】
2018082526.tif 000006
【００３１】
以上のように、実施形態２に係るスイッチング電源装置１Ａは、直流電源１１、ＦＥＴＱ１〜Ｑ４を有するスイッチング回路１２、トランス１３の１次巻線１３Ａ、第１及び第２コンデンサＣ７、Ｃ８、及び、共振用インダクタ１４Ａのみから変圧に関する部分が構成される１次回路１０Ａと、２次巻線１３Ｂ、及び、ＦＥＴＱ５、Ｑ６を有する整流回路２１を有する２次回路２０と、制御部３０とを備える。そして、スイッチング電源装置１Ａは、共振用インダクタ１４ＡのインダクタンスをＬａとし、ＦＥＴＱ３の寄生容量Ｃ３、ＦＥＴＱ４の寄生容量Ｃ４、第１コンデンサＣ７、及び、第２コンデンサＣ８の合成容量をＣａとし、ＦＥＴＱ５、Ｑ６の寄生ダイオードＤ５、Ｄ６の逆回復時間をＴｒｒとした場合、上述の数式（２）を満たす。これにより、スイッチング電源装置１Ａは、実施形態１のスイッチング電源装置１と同等の効果を有すると共に、実施形態１のスイッチング電源装置１と比較して第１及び第２コンデンサＣ７、Ｃ８が増えるが共振用インダクタ１４Ａを小さくすることができるので、装置の大型化をより抑制することができる。
【００３２】
〔変形例〕
次に、実施形態１、２の変形例について説明する。スイッチング回路１２のＦＥＴＱ１〜Ｑ４は、ＭＯＳＦＥＴに限定されず、例えば、ＩＧＢＴ（ＩｎｓｕＬａｔｅｄ  Ｇａｔｅ  ＢｉｐｏＬａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子であってもよい。
【００３３】
また、整流回路２１のＦＥＴＱ５、Ｑ６は、ＭＯＳＦＥＴに限定されず、例えば、ダイオードでもよい。
【００３４】
また、１次回路１０は、直流電源１１、スイッチング回路１２、トランス１３の１次巻線１３Ａ、及び、共振用インダクタ１４のみから変圧に関する部分が構成されるが、変圧以外の機能としてその他の電子部品を含んでもよい。同様に、１次回路１０Ａは、直流電源１１、スイッチング回路１２、トランス１３の１次巻線１３Ａ、第１コンデンサＣ７、第２コンデンサＣ８、及び、共振用インダクタ１４Ａのみから変圧に関する部分が構成されるが、変圧以外の機能としてその他の電子部品を含んでもよい。
【００３５】
また、１次回路１０は、直流電源１１、スイッチング回路１２、トランス１３の１次巻線１３Ａ、及び、共振用インダクタ１４のみから構成されてもよい。また、１次回路１０Ａは、直流電源１１、スイッチング回路１２、トランス１３の１次巻線１３Ａ、第１コンデンサＣ７、第２コンデンサＣ８、及び、共振用インダクタ１４Ａのみから構成されてもよい。
【符号の説明】
【００３６】
１、１Ａ  スイッチング電源装置
１０、１０Ａ  １次回路
１１  直流電源
１２  スイッチング回路
１２ａ  第１直列回路
１２ｂ  第２直列回路
１３  トランス
１３Ａ  １次巻線
１３０  一端
１３１  他端
１３Ｂ  ２次巻線
１４、１４Ａ  共振用インダクタ
２０  ２次回路
２１  整流回路
２２  平滑回路
２２ａ  平滑用インダクタ
２２ｂ  平滑用コンデンサ
２３  負荷
３０  制御部
Ｑ１〜Ｑ４  ＦＥＴ（第１〜第４スイッチング素子）
Ｑ５、Ｑ６  ＦＥＴ（第１、第２整流素子）
Ｃ１〜Ｃ６  寄生容量
Ｃ７  第１コンデンサ
Ｃ８  第２コンデンサ
Ｄ１〜Ｄ６  寄生ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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