(57)【要約】【課題】送受信回路の実装面積を抑制する。【解決手段】受信回路１１０は、第１コイル１０３１からの信号に応じた第２出力信号Ｆ＿ＶＯＵＴを出力する。受信制御回路１１１は、第１コイル１０３１が第１送信信号Ｖ３，Ｖ４を受けている間、受信回路１１０を制御して、第２出力信号Ｆ＿ＶＯＵＴの出力を停止する。送信回路１０９は、第１出力信号ＶＯＵＴの異常に対応した第２送信信号Ｖ５，Ｖ６を第２コイル１０３２に出力する。送信制御回路１１２は、第２コイル１０３２が第１コイル１０３１から信号を受信している間、送信回路１０９を制御して、第２送信信号Ｖ５，Ｖ６の出力を停止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１コイルと第２コイルとを含み、前記第１コイルと前記第２コイルとの間の磁気結合を介して、前記第１コイルと前記第２コイルとの間で信号の送受信を行なうように構成されたトランスフォーマと、
２つの状態のいずれかを表すパルス状の入力信号を受け、前記入力信号の切替わりに応じて第１送信信号を前記第１コイルに出力するように構成された第１回路と、
前記第２コイルからの信号に基づいて前記入力信号に応じた第１出力信号を出力するように構成された第２回路とを備え、
前記第１回路は、
前記第１コイルからの信号に応じた第２出力信号を出力するように構成された受信回路と、
前記第１コイルが前記第１送信信号を受けている間、前記受信回路を制御して、前記第２出力信号の出力を停止するように構成された受信制御回路とを含み、
前記第２回路は、
前記第１出力信号の異常に対応した第２送信信号を前記第２コイルに出力するように構成された送信回路と、
前記第２コイルが前記第１コイルから信号を受信している間、前記送信回路を制御して、前記第２送信信号の出力を停止するように構成された送信制御回路とを含む、送受信回路。
【請求項２】
前記受信制御回路は、前記受信回路を制御して、前記入力信号の切替わりのタイミングから第１インターバルが経過するまで前記第２出力信号の出力を停止するとともに、前記第１インターバルが経過するタイミングから第２インターバルが経過するまで前記第２出力信号を出力するように構成され、
前記送信制御回路は、前記送信回路を制御して、前記入力信号の状態が切替わったタイミングから第３インターバルが経過するまで前記第２送信信号の出力を停止するとともに、前記第３インターバルが経過するタイミングから第４インターバルが経過するまで前記第２送信信号を出力するように構成される、請求項１に記載の送受信回路。
【請求項３】
前記第１回路は、前記第１インターバルおよび前記第２インターバルを変更するのに必要な情報を記憶するように構成されたメモリ回路をさらに含み、
前記受信制御回路は、前記入力信号において前記２つの状態が繰り返される周期に応じて、前記第１インターバルおよび前記第２インターバルの少なくとも一方を変更するように構成される、請求項２に記載の送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気結合を介して信号の送信および受信を行なう送受信回路に関する。
【背景技術】
【０００２】
従来から、トランスフォーマに含まれる２つのコイル間の磁気結合を介して、電気的に絶縁された２つの回路間で信号の送受信を行なう送受信回路が知られている。たとえば国際公開第２０１０／１０９７５８号（特許文献１）には、電気的に絶縁された２つの回路間の信号の送受信を１つのトランスフォーマを介して行う通信システムが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１０／１０９７５８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランスフォーマに含まれる２つのコイル間の磁気結合を介して第１回路および第２回路の間で信号の送受信を行なう送受信回路は、第１回路と第２回路とが電気的に絶縁されているため、高電圧パワーデバイスなどの高い電圧を必要とする電気的負荷の駆動回路として用いられる場合がある。入力信号を受ける第１回路は、当該入力信号に応じた信号をトランスフォーマを介して第２回路に送信する。第２回路は、トランスフォーマからの信号に応じた出力信号を電気的負荷に出力する。
【０００５】
出力信号を電気的負荷に出力する第２回路においては、たとえば電気的負荷の劣化、あるいは破壊などを防止するために、出力信号の異常を検知する異常検知回路などが含まれる場合がある。異常検知回路が出力信号の異常を検知した場合、第１回路に入力信号を出力して送受信回路を制御している外部の制御機器に当該異常の発生を通知することが必要な場合がある。このような場合、第１回路と第２回路との電気的絶縁を維持するため、トランスフォーマを介して通知する必要がある。
【０００６】
たとえば国際公開第２０１０／１０９７５８号（特許文献１）に開示されている通信システムにおいては、第２回路が所定のパターンに該当するパルス信号を第１回路から受信した場合に、エラー信号を第１回路に送信する構成が開示されている。当該通信システムにおいては、第１回路からのパルス信号が所定のパターンに該当する否かを識別する必要があるため、第２回路はパターン検出回路を含む。当該パターン検出回路は、カウンタ、タイマ、およびレジスタを含むため、通信システムの回路規模（実装面積）を増大させ、小型化の障害になる可能性がある。
【０００７】
本発明は、上述のような課題を解決するためになされたものであり、その目的は、送受信回路の実装面積を抑制することである。
【課題を解決するための手段】
【０００８】
本発明に係る送受信回路は、トランスフォーマと、第１回路と、第２回路とを備える。トランスフォーマは、第１コイルと第２コイルとを含む。トランスフォーマは、第１コイルと第２コイルとの間の磁気結合を介して、第１コイルと第２コイルとの間で信号の送受信を行なう。第１回路は、２つの状態のいずれかを表すパルス状の入力信号を受け、入力信号の切替わりに応じて第１送信信号を第１コイルに出力する。第２回路は、第２コイルからの信号に基づいて入力信号に応じた第１出力信号を出力する。第１回路は、受信回路と、受信制御回路とを含む。受信回路は、第１コイルからの信号に応じた第２出力信号を出力する。受信制御回路は、第１コイルが第１送信信号を受けている間、受信回路を制御して、第２出力信号の出力を停止する。第２回路は、送信回路と、送信制御回路とを含む。送信回路は、第１出力信号の異常に対応した第２送信信号を第２コイルに出力する。送信制御回路は、第２コイルが第１コイルから信号を受信している間、送信回路を制御して、第２送信信号の出力を停止する。
【発明の効果】
【０００９】
本発明に係る送受信回路よれば、第１回路から第２回路へ送信が行なわれる入力信号の切替わりのタイミングにおいて第２回路から第１回路への送信を停止することにより、第１回路から第２回路への送信と第２回路から第１回路への送信とが同時に行なわれることがない。そのため、第１回路から第２回路への送信において使用されるトランスフォーマと、第２回路から第１回路への送信において使用されるトランスフォーマを共通化することができる。また、第１回路から第２回路へ送信が行なわれる入力信号の切替わりのタイミングにおいて第２回路から第１回路への送信を停止する構成は、遅延回路による信号遅延という簡便な方法で実現することができる。その結果、送受信回路の実装面積を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る送受信回路の回路構成を示すブロック図である。
【図２】エッジ検出回路に含まれる、立上りエッジを電圧として出力する回路のブロック図である。
【図３】エッジ検出回路に含まれる、立下りエッジを電圧として出力する回路のブロック図である。
【図４】第１回路から第２回路への送信が行なわれる場合の信号波形図である。
【図５】第１回路の受信回路を制御する受信マスク信号の変化を説明するための信号波形図の一例である。
【図６】第１回路の受信回路に含まれる、受信マスク信号を生成するためのタイミング生成回路の一例を示す図である。
【図７】第２回路の送信回路を制御する送信許可信号の変化を説明するための信号波形図の一例である。
【図８】第２回路の出力信号に異常が発生した場合の第１回路の出力信号の変化を説明するための信号波形図である。
【図９】異常検知回路の回路構成を示すブロック図の一例である。
【図１０】実施の形態２に係る送受信回路の回路構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。
【００１２】
実施の形態１．
図１は、実施の形態１に係る送受信回路１の回路構成を示すブロック図である。図１に示されるように、送受信回路１は、第１回路１０１と、第２回路１０２と、トランスフォーマ１０３とを含む。
【００１３】
トランスフォーマ１０３は、コイル１０３１，１０３２を含む。トランスフォーマ１０３は、コイル１０３１，１０３２間の磁気結合ＭＣを介して、コイル１０３１，１０３２間で信号の送受信を行なう。磁気結合とは、電気的に絶縁されたコイル間において、一方のコイルに流れる電流を変化させると、２つのコイル周辺の磁束が変化し、他方のコイルに誘導起電力が生じる結合である。
【００１４】
第１回路１０１は、エッジ検出回路１０４と、送信回路１０５と、受信回路１１０と、受信制御回路１１１とを含む。受信回路１１０および受信制御回路１１１については、第２回路１０２を説明した後に説明する。
【００１５】
エッジ検出回路１０４は、ＨｉｇｈとＬｏｗとのいずれかを表すパルス状の入力信号ＶＩＮを受ける。エッジ検出回路１０４は、入力信号ＶＩＮの立上りエッジ（ＬｏｗからＨｉｇｈへの変化）および立下りエッジ（ＨｉｇｈからＬｏｗへの変化）を検出し、検出した入力信号の変化に応じた信号としてパルス状の電圧Ｖ１，Ｖ２を送信回路１０５へ出力する。図２は、エッジ検出回路１０４に含まれる、立上りエッジを電圧Ｖ１として出力する回路のブロック図である。図２に示されるように、入力信号ＶＩＮと、入力信号ＶＩＮがインバータ１１３および遅延回路１１４を通過した後の信号とがＡＮＤ回路１１５に入力され、ＡＮＤ回路１１５から電圧Ｖ１が出力される。図３は、エッジ検出回路１０４に含まれる、立下りエッジを電圧Ｖ２として出力する回路のブロック図である。図３に示されるように、入力信号ＶＩＮと、入力信号ＶＩＮがインバータ１１３および遅延回路１１４を通過した後の信号とがＮＯＲ回路１１６に入力され、ＮＯＲ回路１１６から電圧Ｖ２が出力される。
【００１６】
再び図１を参照して、送信回路１０５は、エッジ検出回路１０４から電圧Ｖ１，Ｖ２を受けて、電圧Ｖ１，Ｖ２に応じた電圧Ｖ３，Ｖ４をトランスフォーマ１０３の駆動信号としてコイル１０３１に出力し、コイル１０３１に電位差ΔＶ１を発生させる。コイル１０３１に電位差ΔＶ１が発生すると、磁気結合ＭＣを介して、コイル１０３２に電位差ΔＶ２が発生する。
【００１７】
第２回路１０２は、第１回路１０１からの送信信号に応じた電位差ΔＶ２をコイル１０３２から受け、電位差ΔＶ２に基づいて入力信号ＶＩＮに応じた出力信号ＶＯＵＴを負荷１０に出力する。第２回路１０２は、出力信号ＶＯＵＴの異常に対応した送信信号として電圧Ｖ５，Ｖ６をコイル１０３２に出力する。
【００１８】
第２回路１０２は、受信回路１０６と、駆動回路１０７と、異常検知回路１０８と、送信回路１０９と、送信制御回路１１２とを含む。
【００１９】
受信回路１０６は、コイル１０３２に発生した電位差ΔＶ２を受けて、受信信号ＶＲＸとして復号し、駆動回路１０７に出力する。駆動回路１０７は、受信信号ＶＲＸに応じた出力信号ＶＯＵＴを負荷１０へ出力する。
【００２０】
第２回路１０２においては、たとえば負荷１０の劣化、あるいは破壊などを防止するために、出力信号ＶＯＵＴの異常を検知する異常検知回路１０８が含まれている。異常検知回路１０８が出力信号ＶＯＵＴの異常を検知した場合、第１回路１０１に入力信号ＶＩＮを出力して送受信回路１を制御している外部の制御機器に当該異常の発生を通知することが必要な場合がある。このような場合、第１回路１０１と第２回路１０２との電気的絶縁を維持するため、トランスフォーマ１０３あるいは他のトランスフォーマを介して通知する必要がある。
【００２１】
第２回路１０２から第１回路１０１への送信専用のトランスフォーマをトランスフォーマ１０３以外に別途採用することにより、第１回路１０１と第２回路１０２との電気的絶縁を維持したまま、出力信号ＶＯＵＴの異常の発生を第２回路１０２から第１回路１０１へ通知することができる。第１回路１０１から第２回路１０２への送信と第２回路１０２から第１回路１０１への送信とで別々のトランスフォーマを使用することにより、第１回路１０１から第２回路１０２への送信と第２回路１０２から第１回路１０１への送信とが混信することを回避することができる。しかし、このような構成は、２つのトランスフォーマが必要になるため、送受信回路の回路規模（実装面積）を増大させ、小型化の障害になる可能性がある。
【００２２】
トランスフォーマ１０３を介して出力信号ＶＯＵＴの異常の発生を第２回路１０２から第１回路１０１へ通知する場合、第１回路１０１から第２回路１０２への送信および第２回路１０２から第１回路１０１への送信においてトランスフォーマ１０３を共用することになるため、当該通知が第１回路１０１から第２回路１０２への送信動作が行なわれていない場合に行なわれる必要がある。このような構成として、第１回路１０１から第２回路１０２への送信動作が行なわれていないことを示す所定のパターンに該当するパルス信号を、第２回路１０２が第１回路１０１から受信した場合に第１回路１０１に当該異常を通知する構成を採用することができる。しかし、当該構成を採用する場合、第１回路１０１からのパルス信号が所定のパターンに該当する否かを識別するための他の構成が必要になる。当該構成は、カウンタ、タイマ、およびレジスタ等を含む場合があり、送受信回路の回路規模（実装面積）を増大させ、小型化の障害になる可能性がある。
【００２３】
そこで実施の形態１においては、第１回路１０１から第２回路１０２への送信が行なわれる入力信号ＶＩＮの切替わりのタイミングにおいて第２回路１０２から第１回路１０１への送信を停止する。第１回路１０１から第２回路１０２への送信と第２回路１０２から第１回路１０１への送信が同時に行なわれることがないため、第１回路１０１から第２回路１０２への送信および第２回路１０２から第１回路１０１への送信を共通のトランスフォーマ１０３を介して行うことができる。また、第１回路１０１から第２回路１０２への送信が行なわれる入力信号ＶＩＮの切替わりのタイミングにおいて第２回路１０２から第１回路１０１への送信を停止することは、遅延回路による信号遅延という簡便な方法で実現することができる。その結果、送受信回路の実装面積を抑制することができる。
【００２４】
異常検知回路１０８は、出力信号ＶＯＵＴの状態を観測し、当該状態に対応する異常検知信号Ｆ＿ＤＥＴを送信回路１０９へ出力する。送信回路１０９は、異常検知信号Ｆ＿ＤＥＴに応じた電圧Ｖ５，Ｖ６をトランスフォーマ１０３の駆動信号としてコイル１０３２へ出力する。
【００２５】
受信信号ＶＲＸの状態が切替わったタイミングから所定のインターバルの間、入力信号ＶＩＮの変化による第１回路１０１からの信号の受信動作が第２回路１０２において行なわれている。当該インターバルの間に送信回路１０９から電圧Ｖ５，Ｖ６がコイル１０３２に出力されると、コイル１０３２に発生する電位差ΔＶ２が変化してしまい、第１回路１０１からの信号がコイル１０３２の電位差ΔＶ２に正しく反映されなくなるおそれがある。そのため、送信制御回路１１２は、送信許可信号ＴＸ２＿ＥＮを送信回路１０９に出力し、受信信号ＶＲＸの状態が切替わったタイミングから所定のインターバルが経過した後、送信回路１０９の出力を許可する。
【００２６】
第１回路１０１の受信回路１１０は、第２回路１０２からの信号を電位差としてコイル１０３１から受ける。受信回路１１０は、コイル１０３１から受けた信号に応じた出力信号Ｆ＿ＶＯＵＴを出力する。出力信号Ｆ＿ＶＯＵＴは、第２回路１０２から第１回路１０１へ送信された信号を第１回路１０１の外部に伝えるための信号である。入力信号ＶＩＮの立上りエッジおよび立下りエッジの検出タイミングを表すエッジ検出信号ＶＥＤの立ち上がりエッジから所定のインターバルの間、入力信号ＶＩＮの変化による第１回路１０１から第２回路１０２への送信動作が第１回路１０１において行なわれている。当該インターバルの間にコイル１０３１に発生する電位差ΔＶ１は、第２回路１０２からの信号を受信したことによって生じたものではない。そのため、受信制御回路１１１は、エッジ検出信号ＶＥＤの立ち上がりエッジから所定のインターバルの間、コイル１０３１に発生する電位差ΔＶ１を受けても出力信号Ｆ＿ＶＯＵＴを出力しないように、受信マスク信号ＲＸ１＿ＥＮによって受信回路１１０を制御する（マスク制御）。
【００２７】
図４は、第１回路１０１から第２回路１０２への送信が行なわれる場合の信号波形図である。図４に示されるように、時刻Ｔ１１において生じる入力信号ＶＩＮの立上りエッジに対応する電圧Ｖ１（Ｈｉｇｈ），Ｖ２（Ｌｏｗ）が送信回路１０５へ出力される。電圧Ｖ１，Ｖ２は、送信回路１０５において、コイル１０３１に電流が流れるように正の電圧Ｖ３，負の電圧Ｖ４にそれぞれ変換される。送信回路１０５は、電圧Ｖ３，Ｖ４をコイル１０３１へ出力する。コイル１０３１に電流が流れることにより、磁気結合しているコイル１０３２に誘導電流が誘起され、コイル１０３２に電位差ΔＶ２が発生する。電位差ΔＶ２は、受信回路１０６において入力信号ＶＩＮ（Ｈｉｇｈ）に対応する受信信号ＶＲＸ（Ｈｉｇｈ）として復号され、受信信号ＶＲＸが駆動回路１０７へ出力される。
【００２８】
時刻Ｔ１２においては、入力信号ＶＩＮの立下りエッジに対応する電圧Ｖ１（Ｌｏｗ），Ｖ２（Ｈｉｇｈ）が送信回路１０５へ出力される。電圧Ｖ１，Ｖ２は、送信回路１０５において、コイル１０３１に入力信号ＶＩＮの立ち上がり時とは逆向きに電流が流れるように負の電圧Ｖ３，正の電圧Ｖ４にそれぞれ変換されて、電圧Ｖ３，Ｖ４がコイル１０３１へ出力される。
【００２９】
コイル１０３１に入力信号ＶＩＮの立ち上がり時とは逆向きの電流が流れることにより、コイル１０３２に入力信号ＶＩＮの立ち上がり時とは逆向きの電位差ΔＶ２が発生する。電位差ΔＶ２は、受信回路１０６において入力信号ＶＩＮ（Ｌｏｗ）に対応する受信信号ＶＲＸ（Ｌｏｗ）として復号され、受信信号ＶＲＸが駆動回路１０７へ出力される。
【００３０】
第１回路１０１から第２回路１０２への送信は、入力信号ＶＩＮの状態の切替わりの時刻Ｔ１１から電圧Ｖ１がＨｉｇｈである所定のインターバル、および入力信号ＶＩＮの状態の切替わりの時刻Ｔ１２から電圧Ｖ２がＨｉｇｈである所定のインターバルにおいて行なわれる。
【００３１】
図５は、第１回路１０１の受信回路１１０を制御する受信マスク信号ＲＸ１＿ＥＮの変化を説明するための信号波形図の一例である。図５に示されるように、エッジ検出信号ＶＥＤは、電圧Ｖ１およびＶ２の論理和の信号である。受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２１において生じるエッジ検出信号ＶＥＤの立上りエッジからインターバルΔＳ１経過後の時刻Ｔ２２においてＬｏｗからＨｉｇｈとなる。受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２１において生じるエッジ検出信号ＶＥＤの立上りエッジからインターバルΔＳ２経過後の時刻Ｔ２３においてＨｉｇｈからＬｏｗとなる。受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２２から時刻Ｔ２３までのインターバル（ΔＳ２−ΔＳ１）の間Ｈｉｇｈである。
【００３２】
受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２４において生じるエッジ検出信号ＶＥＤの立上りエッジからインターバルΔＳ１経過後の時刻Ｔ２４においてＬｏｗからＨｉｇｈとなる。受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２４において生じるエッジ検出信号ＶＥＤの立上りエッジからインターバルΔＳ２経過後にＨｉｇｈからＬｏｗとなる。受信マスク信号ＲＸ１＿ＥＮは、時刻Ｔ２５から時刻Ｔ２６までのインターバル（ΔＳ２−ΔＳ１）の間Ｈｉｇｈである。
【００３３】
受信マスク信号ＲＸ１＿ＥＮは、入力信号ＶＩＮの状態が切替わって第１回路１０１から第２回路１０２への送信が行なわれている間Ｌｏｗとなる。受信回路１１０は、受信マスク信号ＲＸ１＿ＥＮがＬｏｗであるインターバル（図５においては時刻Ｔ２１〜Ｔ２２および時刻Ｔ２４〜Ｔ２５）においては、出力信号Ｆ＿ＶＯＵＴの出力を停止する。受信回路１１０は、受信マスク信号ＲＸ１＿ＥＮがＨｉｇｈであるインターバル（図５においては時刻Ｔ２２〜Ｔ２３および時刻Ｔ２５〜Ｔ２６）において出力信号Ｆ＿ＶＯＵＴを出力する。
【００３４】
図６は、受信回路１１０に含まれる、インターバルΔＳ１，ΔＳ２を決定するためのタイミング生成回路の一例を示す図である。図６に示されるように、エッジ検出信号ＶＥＤが遅延回路１１７へ入力される。遅延回路１１７の遅延時間がインターバルΔＳ１のタイミングを決定する。遅延回路１１７の出力は遅延回路１１８に入力され、更に遅延された信号が出力される。遅延回路１１７，１１８の遅延時間の和がΔＳ２のタイミングを決定する。
【００３５】
図７は、第２回路１０２の送信回路１０９を制御する送信許可信号ＴＸ２＿ＥＮの変化を説明するための信号波形図の一例である。図７に示されるように、送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３１において生じる受信信号ＶＲＸの立上りエッジからインターバルΔＳ３経過後の時刻Ｔ３２においてＬｏｗからＨｉｇｈとなる。送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３１において生じる受信信号ＶＲＸの立上りエッジからインターバルΔＳ４経過後の時刻Ｔ３３においてＨｉｇｈからＬｏｗとなる。送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３２から時刻Ｔ３３までのインターバル（ΔＳ４−ΔＳ３）の間Ｈｉｇｈである。
【００３６】
送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３４において生じる受信信号ＶＲＸの立下りエッジからインターバルΔＳ３経過後の時刻Ｔ３５においてＬｏｗからＨｉｇｈとなる。送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３４において生じる受信信号ＶＲＸの立下りエッジからインターバルΔＳ４経過後の時刻Ｔ３６においてＨｉｇｈからＬｏｗとなる。送信許可信号ＴＸ２＿ＥＮは、時刻Ｔ３５から時刻Ｔ３６までのインターバル（ΔＳ４−ΔＳ３）の間Ｈｉｇｈである。
【００３７】
送信許可信号ＴＸ２＿ＥＮは、入力信号ＶＩＮの状態が切替わって第１回路１０１から第２回路１０２への送信が行なわれている間Ｌｏｗとなる。送信回路１０９は、送信許可信号ＴＸ２＿ＥＮがＬｏｗであるインターバル（図６においては時刻Ｔ３１〜Ｔ３２および時刻Ｔ３４〜Ｔ３５）においては、異常検知信号Ｆ＿ＤＥＴに対応する電圧Ｖ５，Ｖ６をコイル１０３２へ出力しない。送信回路１０９は、送信許可信号ＴＸ２＿ＥＮがＨｉｇｈであるインターバル（図６においては時刻Ｔ３２〜Ｔ３３および時刻Ｔ３５〜Ｔ３６）において電圧Ｖ５，Ｖ６をコイル１０３２へ出力する。
【００３８】
第２回路１０２から送信した出力信号ＶＯＵＴの異常が、第１回路１０１から出力されるのは、送信許可信号ＴＸ２＿ＥＮおよび受信マスク信号ＲＸ１＿ＥＮのいずれもがＨｉｇｈであるインターバルにおいてである。以下では、第２回路１０２の出力信号ＶＯＵＴに発生した異常が当該インターバルにおいて第１回路１０１の出力信号Ｖ＿ＦＯＵＴに反映されることを、信号波形図を参照しながら説明する。
【００３９】
図８は、第２回路１０２の出力信号ＶＯＵＴに異常が発生した場合の第１回路１０１の出力信号Ｆ＿ＶＯＵＴの変化を説明するための信号波形図である。図８に示されるように、時刻Ｔ２において、出力信号ＶＯＵＴに異常な立上りエッジが発生している。異常検知回路１０８は、当該立上りエッジを検知し、異常検出信号Ｆ＿ＤＥＴを時刻Ｔ２においてＬｏｗからＨｉｇｈに切り替えて送信回路１０９に出力する。受信信号ＶＲＸがＨｉｇｈからＬｏｗとなる時刻Ｔ１と送信許可信号ＴＸ２＿ＥＮがＬｏｗからＨｉｇｈとなる時刻Ｔ３とのインターバルは、インターバルΔＳ３よりも小さい（Ｔ３−Ｔ１＜ΔＳ３）。時刻Ｔ２においては、送信許可信号ＴＸ２＿ＥＮおよび受信マスク信号ＲＸ１＿ＥＮのいずれもがＬｏｗである。送信回路１０９は、電圧Ｖ５，Ｖ６をコイル１０３２へ出力しない。その結果、時刻Ｔ２において出力信号ＶＯＵＴに発生した異常は、第１回路１０１へ送信されず、第１回路１０１の出力信号Ｆ＿ＶＯＵＴはＬｏｗのまま変化しない。
【００４０】
時刻Ｔ６において、出力信号ＶＯＵＴに異常な立下りエッジが発生している。異常検知回路１０８は、当該立下りエッジを検知し、異常検出信号Ｆ＿ＤＥＴを時刻Ｔ２においてＬｏｗからＨｉｇｈに切り替えて送信回路１０９に出力する。受信信号ＶＲＸがＬｏｗからＨｉｇｈとなる時刻Ｔ４と時刻Ｔ６とのインターバルは、インターバルΔＳ３よりも大きく、インターバルΔＳ４よりも小さい（ΔＳ３＜Ｔ６−Ｔ４＜ΔＳ４）。時刻Ｔ６においては、送信許可信号ＴＸ２＿ＥＮおよび受信マスク信号ＲＸ１＿ＥＮのいずれもがＨｉｇｈである。送信回路１０９は、電圧Ｖ５，Ｖ６をコイル１０３２へ出力する。第１回路１０１の受信回路１１０は、コイル１０３１に生じる電位差に応じた出力信号Ｆ＿ＶＯＵＴを出力する。時刻Ｔ６において出力信号ＶＯＵＴに発生した異常は第１回路１０１へ送信され、出力信号Ｆ＿ＶＯＵＴが時刻Ｔ６においてＬｏｗからＨｉｇｈへ変化する。
【００４１】
出力信号ＶＯＵＴにおいて発生する異常の類型は１つとは限らず、様々な類型の異常が想定される。出力信号ＶＯＵＴで発生した異常の類型は、外部機器に通知されることが望ましい。そこで、実施の形態１においては、異常検知回路１０８において、検出された異常の類型に対応する異常検出信号Ｆ＿ＤＥＴの波形を予め規定しておく。
【００４２】
図９は、異常検知回路１０８の回路構成を示すブロック図の一例である。図９に示されるように、異常検知回路１０８は、１パルス出力回路１１９と、２パルス出力回路１２０と、３パルス出力回路１２１と、ＯＲ回路１２２とを含む。出力信号ＶＯＵＴに発生する異常は、異常Ｅ１〜Ｅ３の３つの類型に分類されるとする。異常Ｅ１に対応する信号は、１パルス出力回路１１９に入力される。１パルス出力回路１１９は、１パルスの信号をＯＲ回路１２２に出力する。異常Ｅ２に対応する信号は、２パルス出力回路１２０に入力される。２パルス出力回路１２０は、２パルスの信号をＯＲ回路１２２に出力する。異常Ｅ３に対応する信号は、３パルス出力回路１２１に入力される。３パルス出力回路１２１は、３パルスの信号をＯＲ回路１２２に出力する。ＯＲ回路１２２は、３つの入力信号の論理和信号を異常検出信号Ｆ＿ＤＥＴとして出力する。出力信号ＶＯＵＴに発生する異常の類型と、異常検出信号Ｆ＿ＤＥＴの波形を予め対応付けておくことにより、第１回路１０１の出力信号Ｆ＿ＶＯＵＴのパルス数をカウントすることで出力信号ＶＯＵＴに発生した異常がどのような類型の異常かを容易に判断することができる。異常の類型は４以上であってもよい。
【００４３】
以上、本発明に係る送受信回路よれば、第１回路から第２回路へ送信が行なわれる入力信号の切替わりのタイミングにおいて第２回路から第１回路への送信を停止することにより、第１回路から第２回路への送信と第２回路から第１回路への送信とが同時に行なわれることがない。そのため、第１回路から第２回路への送信において使用されるトランスフォーマと、第２回路から第１回路への送信において使用されるトランスフォーマを共通化することができる。また、第１回路から第２回路へ送信が行なわれる入力信号の切替わりのタイミングにおいて第２回路から第１回路への送信を停止する構成は、遅延回路による信号遅延という簡便な方法で実現することができる。その結果、送受信回路の実装面積を抑制することができる。
【００４４】
実施の形態２．
図６に示されるタイミング生成回路に含まれる遅延回路１１７，１１８の遅延時間は、入力信号ＶＩＮの周期に応じて変更されることが望ましい。実施の形態２においては、当該遅延時間が、変更可能な構成について説明する。
【００４５】
図１０は、実施の形態２に係る送受信回路２の回路構成を示すブロック図である。図１０に示されるように第１回路２０１は、図１に示される第１回路１０１の構成に加えて、メモリ回路１２３をさらに含む。メモリ回路１２３以外の構成は実施の形態１と同様であるため説明を繰り返さない。
【００４６】
メモリ回路１２３は、受信制御回路１１１に含まれるタイミング生成回路の遅延時間を調整するデータを格納する。入力信号ＶＩＮにおいてＨｉｇｈとＬｏｗとが繰り返される周期が変更された場合でも、当該データにより図６に示される遅延回路１１７および遅延回路１１８のそれぞれの遅延時間が調整可能である。その結果、受信回路１１０の動作を許可する制御信号ＲＸ１＿ＥＮがＨｉｇｈであるインターバルが調整可能となる。
【００４７】
制御信号ＲＸ１＿ＥＮがＨｉｇｈであるインターバルに、第１回路２０１の送信回路１０５の出力信号Ｖ３，Ｖ４が変化すると、コイル１０３１に電位差ΔＶ１が生じる。当該電位差ΔＶ１は、第２回路１０２からの送信によって生じた電位差ではないにも関わらず、受信回路１１０から電位差ΔＶ１に応じた出力信号Ｆ＿ＶＯＵＴが出力されてしまう。
【００４８】
受信制御回路１１１に含まれるタイミング生成回路の遅延時間を調整することにより、受信回路１１０の出力信号Ｆ＿ＶＯＵＴが、第１回路１０１から第２回路１０２への送信が行なわれている間に変化することを防止することができる。その結果、第１回路１０１の出力信号Ｆ＿ＶＯＵＴによって、第２回路１０２の出力信号ＶＯＵＴの異常が誤って検知されることを防止することができる。
【００４９】
以上、実施の形態２に係る送受信回路によれば、実施の形態１と同様に送受信回路の実装面積を抑制することができる。また、実施の形態２に係る送受信回路によれば、入力信号の周期が変化しても、第１回路の受信回路の出力を許可するタイミングを調整することにより、第１回路から第２回路への送信が行なわれている間に第１回路の受信回路から出力信号が出力されることを防止することができる。その結果、第１回路の出力信号によって第２回路の出力信号の異常が誤って検知されることを防止することができる。
【００５０】
今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５１】
１，２  送受信回路、１０  負荷、１０１，２０１  第１回路、１０２  第２回路、１０３  トランスフォーマ、１０４  エッジ検出回路、１０５，１０９  送信回路、１０６，１１０  受信回路、１０７  駆動回路、１０８  異常検知回路、１１１  受信制御回路、１１２  送信制御回路、１１３  インバータ、１１４，１１７，１１８  遅延回路、
１１５  ＡＮＤ回路、１１６  ＮＯＲ回路、１１９，１２０，１２１  パルス出力回路、１２２  ＯＲ回路、１２３  メモリ回路、１０３１，１０３２  コイル。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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