(57)【要約】【課題】微細な凹部に金属膜を良好な埋め込み性で埋め込むことができる金属膜の埋め込み方法を提供する。【解決手段】基板Ｗに形成された凹部３に金属膜を埋め込む金属膜の埋め込み方法であって、基板Ｗの全面に第１の金属膜５を成膜して凹部３を埋め込む工程と、基板の全面をＣＭＰにより研磨し、少なくとも基板表面のフィールド部分の第１の金属膜５を除去する工程と、基板Ｗの全面に第１の金属膜５と同じ金属からなる第２の金属膜６を成膜する工程と、基板Ｗに対してアニール処理を施し、第２の金属膜６を凹部３内にリフローさせる工程とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板に形成された凹部に金属膜を埋め込む金属膜の埋め込み方法であって、
基板の全面に第１の金属膜を成膜して前記凹部を埋め込む工程と、
前記基板の全面をＣＭＰにより研磨し、少なくとも基板表面のフィールド部分の前記第１の金属膜を除去する工程と、
前記基板の全面に第１の金属膜と同じ金属からなる第２の金属膜を成膜する工程と、
前記基板に対してアニール処理を施し、前記第２の金属膜を前記凹部内にリフローさせる工程と
を有することを特徴とする金属膜の埋め込み方法。
【請求項２】
前記基板は、基体と、該基体上に形成された下地膜を有し、前記凹部は前記下地膜に形成されていることを特徴とする請求項１に記載の金属膜の埋め込み方法。
【請求項３】
前記基体は半導体からなり、前記下地膜は前記基体の所定の下部構造の上に形成された層間絶縁膜であり、前記凹部はトレンチであることを特徴とする請求項２に記載の金属膜の埋め込み方法。
【請求項４】
前記基板の上にバリア膜を成膜する工程をさらに有し、前記第１の金属膜は前記バリア膜の上に形成されることを特徴とする請求項１から請求項３のいずれか１項に記載の金属膜の埋め込み方法。
【請求項５】
前記バリア膜は、ＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ、Ｍｎ、Ｃｏ、Ｒｕから選択される少なくとも１種からなることを特徴とする請求項４に記載の金属膜の埋め込み方法。
【請求項６】
前記第１の金属膜および前記第２の金属膜は、Ｃｏ、Ｒｕ、Ｎｉ、Ｍｎ、Ｃｕ、Ａｌ、Ｒｈ、Ｐｔ、Ｐｄ、Ａｇから選択される少なくとも１種、またはこれらの少なくとも１種を含む合金からなることを特徴とする請求項１から請求項５のいずれか１項に記載の金属膜の埋め込み方法。
【請求項７】
前記凹部の幅が３０ｎｍ未満であることを特徴とする請求項１から請求項６のいずれか１項に記載の金属膜の埋め込み方法。
【請求項８】
前記凹部の幅が５ｎｍ以下であることを特徴とする請求項７に記載の金属膜の埋め込み方法。
【請求項９】
前記第１の金属膜の厚さは、前記凹部の間口が塞がれない程度の厚さであることを特徴とする請求項１から請求項８のいずれか１項に記載の金属膜の埋め込み方法。
【請求項１０】
前記第１の金属膜を成膜した際に、前記第１の金属膜により前記凹部の間口が塞がれた際に、前記ＣＭＰによる研磨により、前記間口の前記第１の金属を除去することを特徴とする請求項１から請求項８のいずれか１項に記載の金属膜の埋め込み方法。
【請求項１１】
前記第２の金属膜の厚さは、前記基板表面のフィールド部分の前記第２の金属膜がリフローにより全て前記凹部に埋め込まれる程度の厚さであることを特徴とする請求項１から請求項１０のいずれか１項に記載の金属膜の埋め込み方法。
【請求項１２】
前記第１の金属膜は、ＣＶＤまたはＡＬＤにより成膜することを特徴とする請求項１から請求項１１のいずれか１項に記載の金属膜の埋め込み方法。
【請求項１３】
前記第２の金属膜は、ＰＶＤにより成膜することを特徴とする請求項１から請求項１２のいずれか１項に記載の金属膜の埋め込み方法。
【請求項１４】
前記リフローさせる工程の後、さらに前記基板の全面をＣＭＰにより研磨して平坦化する工程を有することを特徴とする請求項１から請求項１３のいずれか１項に記載の金属膜の埋め込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属膜の埋め込み方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造工程においては、トレンチやホール等の凹部に配線や電極として金属膜を埋め込む工程が存在する。近時、半導体デバイスの微細化にともない、トレンチやホールの微細化も進んでいる。
【０００３】
例えば、配線材料を微細なトレンチやホールへ埋め込む場合、より低抵抗な材料が求められ、そのため配線材料としてバルクの抵抗が低い銅（Ｃｕ）が多用されている。
【０００４】
一方、近時、線幅３２ｎｍ以下のさらなる微細配線が求められており、Ｃｕは、電子の平均自由行程が４０ｎｍと大きいため、このような微細配線では電子の配線側面や粒界への衝突により散乱による配線抵抗の増大が懸念される。このため、次世代の配線材料として、バルクの抵抗値はＣｕほど低くはないが、材料中での電子の平均自由行程がＣｕよりも小さいコバルト（Ｃｏ）やニッケル（Ｎｉ）が検討されている。
【０００５】
また、配線や電極に用いられる金属膜としては、他に、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）等も用いられている。
【０００６】
ところで、凹部に金属膜を埋め込む場合、化学蒸着法（ＣＶＤ）、物理蒸着法（ＰＶＤ）、原子層堆積法（ＡＬＤ）等の手法が用いられているが、凹部の微細化が進むと、これらの手法のみで微細な凹部を埋め込むことが困難な場合がある。
【０００７】
そこで、金属膜を成膜した後、アニールにより金属膜をリフローさせて微細凹部を埋め込む技術が検討されている（例えば、特許文献１、特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２０１１−５１９４８５号公報
【特許文献２】特開２０１６−１１１０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、金属膜によっては、成膜した後、アニールを行ってもリフローが十分行えず、微細な凹部を十分に埋め込めない場合もある。
【００１０】
したがって、本発明は、微細な凹部に金属膜を良好な埋め込み性で埋め込むことができる金属膜の埋め込み方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は、基板に形成された凹部に金属膜を埋め込む金属膜の埋め込み方法であって、基板の全面に第１の金属膜を成膜して凹部を埋め込む工程と、前記基板の全面をＣＭＰにより研磨し、少なくとも基板表面のフィールド部分の前記第１の金属膜を除去する工程と、前記基板の全面に第１の金属膜と同じ金属からなる第２の金属膜を成膜する工程と、前記基板に対してアニール処理を施し、前記第２の金属膜を凹部内にリフローさせる工程とを有することを特徴とする金属膜の埋め込み方法を提供する。
【００１２】
前記基板は、基体と、該基体上に形成された下地膜を有し、前記凹部は前記下地膜に形成されているものとすることができる。前記基体は半導体からなり、前記下地膜は前記基体の所定の下部構造の上に形成された層間絶縁膜であり、前記凹部はトレンチである構成とすることができる。
【００１３】
前記基板の上にバリア膜を成膜する工程をさらに有し、前記第１の金属膜は前記バリア膜の上に形成されるようにすることができる。前記バリア膜として、ＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ、Ｍｎ、Ｃｏ、Ｒｕから選択される少なくとも１種を用いることができる。
【００１４】
前記第１の金属膜および前記第２の金属膜として、Ｃｏ、Ｒｕ、Ｎｉ、Ｍｎ、Ｃｕ、Ａｌ、Ｒｈ、Ｐｔ、Ｐｄ、Ａｇから選択される少なくとも１種、またはこれらの少なくとも１種を含む合金を用いることができる。
【００１５】
前記凹部の幅が３０ｎｍ未満であることが好ましく、前記凹部の幅が５ｎｍ以下でも金属膜を埋め込むことができる。
【００１６】
前記第１の金属膜の厚さは、前記凹部の間口が塞がれない程度の厚さであることが好ましい。前記第１の金属膜を成膜した際に、前記第１の金属膜により前記凹部の間口が塞がれた際であっても、前記ＣＭＰによる研磨により、前記間口の前記第１の金属を除去すればよい。
【００１７】
前記第２の金属膜の厚さは、前記基板表面のフィールド部分の前記第２の金属膜がリフローにより全て前記凹部に埋め込まれる程度の厚さとすることができる。
【００１８】
前記第１の金属膜は、ＣＶＤまたはＡＬＤにより成膜することが好ましく、前記第２の金属膜は、ＰＶＤにより成膜することが好ましい。
【００１９】
前記リフローさせる工程の後、さらに前記基板の全面をＣＭＰにより研磨して平坦化する工程を行ってもよい。
【発明の効果】
【００２０】
本発明によれば、基板の全面に第１の金属膜を成膜して凹部を埋め込んだ後、基板の全面をＣＭＰにより研磨し、少なくとも基板表面のフィールド部分の第１の金属膜を除去し、基板の全面に第１の金属膜と同じ金属からなる第２の金属膜を成膜し、基板に対してアニール処理を施し、第２の金属膜を凹部内にリフローさせることにより、微細な凹部に金属膜を確実に埋め込むことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る金属膜の埋め込み方法を概略的に示すフローチャートである。
【図２】本発明の一実施形態に係る金属膜の埋め込み方法の工程断面図である。
【図３】第１の金属膜を成膜した際にトレンチの間口が塞がった状態を示す断面図である。
【図４】図３のトレンチの間口を塞ぐ第１の金属膜をＣＭＰにより除去した状態を示す断面図である。
【図５】実験例におけるＣｏを成膜してトレンチを埋め込んだサンプル１のＴＥＭ写真、Ｃｏを成膜した後ＣＭＰを行ったサンプル２，３のＳＥＭ写真である。
【図６】実験例におけるサンプル１〜３についてアニールを行った際のＳＥＭ写真である。
【図７】実験例において、Ｃｏ膜形成後、ＣＭＰを行ったサンプル３にＰＶＤで２０ｎｍのＣｏ膜を形成したサンプル４と、トレンチのピッチを６４ｎｍにした以外はサンプル４と同様のサンプル５についてアニールを行った際の、イニシャルとアニール後のＳＥＭ写真である。
【図８】実験例において、ＣＭＰ後のＣｏ膜の膜厚を５ｎｍとし、トレンチのピッチをそれぞれ４８ｎｍおよび６４ｎｍとしたサンプル６，７、ＣＭＰ後のＣｏ膜の膜厚を５０ｎｍとし、トレンチのピッチをそれぞれ４８ｎｍおよび６４ｎｍとしたサンプル８，９についてアニールを行った際の、イニシャルとアニール後のＳＥＭ写真である。
【図９】実験例におけるサンプル６，８のＳＴＥＭ写真である。
【図１０】金属膜埋め込みシステムの一例を概略的に示すブロック図である。
【図１１】図１０の埋め込みシステムの成膜・リフロー処理部を示す概略構成図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
【００２３】
＜金属膜の成膜方法＞
最初に、本発明の一実施形態に係る金属膜の埋め込み方法について説明する。図１は本発明の一実施形態に係る金属膜の埋め込み方法を概略的に示すフローチャート、図２はその工程断面図である。
【００２４】
まず、所定の下部構造（図示略）を有するシリコン等の半導体からなる基体１の上にＳｉＯ２膜、低誘電率（Ｌｏｗ−ｋ）膜（ＳｉＣＯ、ＳｉＣＯＨ等）等からなる層間絶縁膜（下地膜）２が形成され、層間絶縁膜（下地膜）２にトレンチ（凹部）３が所定パターンで形成された被処理基板である半導体ウエハ（以下、単にウエハと記す）Ｗを準備する（ステップ１、図２（ａ））。
【００２５】
次いで、このウエハＷに対して、必要に応じて、前処理としてデガス（Ｄｅｇａｓ）プロセスや前洗浄（プリクリーン；Ｐｒｅ−Ｃｌｅａｎ）プロセスを行った後、トレンチ３の表面を含む全面に金属膜の拡散を抑制するバリア膜４を成膜する（ステップ２、図２（ｂ））。
【００２６】
バリア膜４としては、埋め込み金属に対して高いバリア性を有し、低抵抗のものが好ましく、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、Ｃｏ、Ｒｕ等を好適に用いることができる。バリア膜４は、物理蒸着法（ＰＶＤ）で形成しても、ＣＶＤやＡＬＤで形成してもよい。バリア膜４の必要な厚さは、バリア膜４および埋め込み金属の種類や成膜条件によって異なるが、５ｎｍ程度が好ましい。なお、バリア膜４は必須ではなく、埋め込み金属が拡散しにくいものであれば下地膜である層間絶縁膜２上に直接成膜してもよい。また、バリア膜の代わりに、バリア性を有さないライナー膜を成膜してもよい。
【００２７】
次いで、バリア膜４形成後のウエハＷの全面に、第１の金属膜５を成膜し、トレンチ３を埋め込む（ステップ３、図２（ｃ））。
【００２８】
このとき、第１の金属膜５の厚さを、トレンチ３の間口が塞がれない程度の厚さとして、トレンチ３を部分的に埋め込むことが好ましい。ただし、第１の金属膜５をトレンチ３の間口が塞がる厚さで成膜しても、次の研磨工程で除去できる程度であればよい。
【００２９】
第１の金属膜５を構成する金属としては、Ｃｏ、Ｒｕ、Ｎｉ、Ｍｎ、Ｃｕ、Ａｌ、ロジウム（Ｒｈ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）を挙げることができる。これらの少なくとも１種を含む合金であってもよい。なお、第１の金属膜５がＣｏまたはＲｕのときは、バリア膜４としてこれら以外のものを用いる。
【００３０】
第１の金属膜５を成膜する手法としては、ＣＶＤ、ＡＬＤ、ＰＶＤ、無電解めっき等を用いることができる。微細な凹部に対して良好な埋め込み性を得るためには、ＣＶＤ、ＡＬＤが好ましく、中でもカバレッジ性能が良好なＡＬＤがより好ましい。
【００３１】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりウエハＷ表面の全面を研磨して、少なくとも第１の金属膜５を除去する（ステップ４、図２（ｄ））。本例では、バリア膜４も除去しているが、第１の金属膜５が完全に除去されていれば、バリア膜４を残存させてもよい。
【００３２】
図３のように、ステップ３の第１の金属膜５を成膜した際にトレンチ３の間口が塞がった場合には、図４のように、トレンチ３の間口部分の第１の金属膜５を除去できる程度に深くＣＭＰを行うことが好ましい。
【００３３】
次いで、ＣＭＰによる研磨後のウエハＷに、第１の金属膜５と同じ金属からなる第２の金属膜６を成膜する（ステップ５、図２（ｅ））。
【００３４】
第２の金属膜６は、次のリフロー処理によりトレンチ３を埋めるために成膜されるものであるから、トレンチを埋める必要はなく、フィールド部分に成膜されればよい。第２の金属膜６の膜厚は、トレンチ３の間口の閉塞を極力防止する観点から、次のリフロー処理によりトレンチが完全に埋まる程度の厚さまたはそれよりも少し厚い程度が好ましいが、それより厚く、トレンチ３の間口が塞がるような場合でも、次のリフロー処理により埋め込むことは可能である。
【００３５】
第２の金属膜６を成膜する手法についても、ＣＶＤ、ＡＬＤ、ＰＶＤ、無電解めっき等を用いることができる。第２の金属膜６は、トレンチ３を埋める必要がないので、埋め込み性よりも高純度であることが重視される。このため、成膜手法としては高純度の膜を得ることができるＰＶＤが好ましい。
【００３６】
次いで、ウエハＷに対しアニール処理を施し、ウエハＷ表面（フィールド部分）の第２の金属膜６をトレンチ３内にリフローさせる（ステップ６、図２（ｆ））。
【００３７】
これにより、微細なトレンチ内にも第２の金属膜６を埋め込むことができ、ボイド等の欠陥がほとんどない良好な埋め込み性で微細トレンチ内の金属膜の埋め込みを実現することができる。
【００３８】
アニールの条件は、埋め込み金属が流動する条件であればよく、金属の種類によって多少異なるが、温度：２００〜４００℃、時間：５〜６０ｍｉｎが好ましい。
【００３９】
アニールによるリフロー処理の後、必要に応じて、ＣＭＰにより平坦化処理を行う。
【００４０】
従来、１回の成膜で微細トレンチに対して金属膜を十分に埋め込めない場合、上記特許文献１、２のように、金属膜を成膜して微細トレンチを部分的に埋め込んだ後、アニールにより金属膜をリフローしてトレンチを埋め込む技術が知られていたが、埋め込み金属や埋め込み条件によってはアニールしてもリフローし難い場合があることが判明した。例えば、Ｃｏ膜を埋め込む場合、バリア膜の上にＣｏ膜を成膜した後、アニールしても凝集してしまうことが判明した。
【００４１】
そこで、第１の金属膜としてＣｏ膜を成膜した後、ＣＭＰを行って第１の金属膜としてのＣｏを除去し、その後アニールしてみたが、リフローは生じなかった。しかし、ＣＭＰによりフィールド部分の第１の金属膜としてのＣｏ膜を完全に除去した後、新たに第２の金属膜としてＣｏ膜を成膜した場合には、その後のアニールによってフィールド部分のＣｏ膜がリフロー可能となり、トレンチ内を埋め込めることが見出された。
【００４２】
この理由は必ずしも明確ではないが、ＣＭＰを行って第１の金属膜を除去することにより、凝集核が除去されること、または表面状態が変化することが一つの要因であると考えられる。
【００４３】
Ｃｏ以外の金属についても同様に、ＣＭＰを行って第１の金属膜を除去した後に第２の金属を成膜することによりリフローすることが可能となる。
【００４４】
このように、本手法は、金属膜を成膜したままでは微細トレンチを埋め込めない場合、およびアニールによってもフィールド部分の金属膜がリフローし難い場合の金属の埋め込み手法として有効である。特に、Ｃｏ等の標準技術が確立されていない新たな配線材料における埋め込み技術を確保する点から極めて有効な手法である。
【００４５】
本手法により、３０ｎｍ未満、さらには５ｎｍ以下、例えば１ｎｍの幅の微細トレンチを埋め込むことができる。また、本手法は、幅の広いトレンチ（凹部）よりも微細トレンチ（凹部）のほうが埋め込みやすい点、また、トレンチの間口が閉塞するほどの膜厚で第２の金属膜を成膜してもトレンチ内にリフローされる点等の、一般的な埋め込み技術や、従来のリフローによる埋め込みにはない特徴を有する。
【００４６】
また、トレンチがｂｏｗｉｎｇ形状であった場合、一般的にはトレンチ間口が塞がりやすく金属膜を埋め込み難いが、本手法では、第２の金属膜を成膜する前にＣＭＰを実施するため、間口が広がって金属膜を埋め込みやすくできることが期待される。また、埋め込み金属をメタル配線として用いる場合には、リフロー処理の後、ＣＭＰにより平坦化処理を行う場合が多いが、第２の金属膜を薄く形成すれば、フィールド部分の全ての金属膜がリフローによりトレンチ内に埋め込まれ、フィールドに金属膜が残らない状態にすることができ、リフロー処理後のＣＭＰを省略できる可能性がある。
【００４７】
＜実験例＞
以下実験例について説明する。
まず、Ｓｉウエハ上に形成されたＳｉＯ２膜にピッチ４８ｎｍ（幅２４ｎｍ）でトレンチを形成し、バリア膜としてＴａＮ膜を形成した後にＣｏをＣＶＤにより成膜してトレンチを埋め込んだサンプル（サンプル１）と、ＣｏをＣＶＤおよびＰＶＤで埋め込んだ後、異なる条件でＣＭＰしたサンプル（サンプル２、３）を作成した。サンプル１の断面の透過型電子顕微鏡（ＴＥＭ）写真およびサンプル２、３の走査型電子顕微鏡（ＳＥＭ）写真を図５に示す。この写真から明らかなように、単純にＣｏ膜を埋め込んだだけでは、２４ｎｍ幅の微細なトレンチに対する埋め込み性が悪いことがわかる。
【００４８】
次に、サンプル１〜３について、Ｎ２ガス雰囲気で４００℃のアニールを１時間行った。その際のＳＥＭ写真を図６に示す。この写真に示すように、Ｃｏ成膜後のサンプル１およびＣＭＰ後のサンプル２、３ともに、Ｃｏがリフローせず、埋め込み状態が改善されなかった。
【００４９】
次に、Ｃｏ膜形成後、ＣＭＰを行ったサンプル３にＰＶＤで２０ｎｍのＣｏ膜を形成したサンプル４と、トレンチのピッチを６４ｎｍ（トレンチ幅３２ｎｍ）にした以外はサンプル４と同様のサンプル５について、Ｎ２ガス雰囲気で４００℃のアニールを１時間行った。これらサンプルのイニシャルとアニール後のＳＥＭ写真を図７に示す。
【００５０】
これらのＳＥＭ写真に示すように、ＣＭＰ後、Ｃｏ膜を成膜することにより、アニール処理によってＣｏをリフローさせ得ることが確認された。特に、ピッチ４８ｎｍ（トレンチ幅２４ｎｍ）のサンプル４のほうが良好に埋め込まれていることが確認された。
【００５１】
次に、ＣＭＰ後のＣｏ膜の膜厚を５ｎｍとし、トレンチのピッチをそれぞれ４８ｎｍおよび６４ｎｍとしたサンプル（サンプル６，７）、ＣＭＰ後のＣｏ膜の膜厚を５０ｎｍとし、トレンチのピッチをそれぞれ４８ｎｍおよび６４ｎｍとしたサンプル（サンプル８，９）を作成し、これらについてＮ２ガス雰囲気で４００℃のアニールを１時間行った。これらサンプルの0アニール後のＳＥＭ写真を図８に示す。また、サンプル６および８の走査透過型電子顕微鏡（ＳＴＥＭ）写真を図９に示す。
【００５２】
これらの写真に示すようにＣＭＰ後のＣｏ膜の膜厚を５ｎｍとした場合、ピッチ４８ｎｍ（トレンチ幅２４ｎｍ）のサンプル６では、トレンチが完全に埋まっていた。これに対し、ピッチ６４ｎｍのサンプル７では狭い幅のトレンチは埋まっていたが、広い幅のトレンチは完全には埋まっていなかった。この結果から、従来の常識に反して微細トレンチのほうが埋まりやすいことが確認された。一方、ＣＭＰ後のＣｏ膜の膜厚を５０ｎｍと厚くした場合、トレンチの間口が詰まってＣｏがトレンチ内にリフローしないと予想されたが、実際にはピッチ４８ｎｍ（トレンチ幅２４ｎｍ）のサンプル８では、サンプル６よりも若干劣るがほぼ完全に埋め込むことができた。ピッチ６４ｎｍのサンプル９はサンプル７と同様であった。
【００５３】
また、図９に示すように、ＣＭＰ後のＣｏ膜の膜厚を５ｎｍとしたサンプル６および８では、フィールド部分のＣｏ膜がトレンチへのリフローにより完全に消失していることが確認された。
【００５４】
＜金属膜埋め込みシステム＞
次に、上述した金属膜の埋め込み方法を実施するために用いられる金属膜埋め込みシステムの一例について説明する。
【００５５】
図１０は金属膜埋め込みシステムの一例を概略的に示すブロック図、図１１は図１０の埋め込みシステムの成膜・リフロー処理部を示す概略構成図である。
【００５６】
図１０に示すように、本例の金属膜埋め込みシステム１００は、成膜・リフロー処理部２００と、ＣＭＰ処理を行うＣＭＰ処理部３００と、成膜・リフロー処理部２００とＣＭＰ処理部３００との間でウエハキャリアを搬送するキャリア搬送装置４００と、制御部５００とを有している。
【００５７】
成膜・リフロー処理部２００は、図１１に示すように、真空搬送室２０１を有し、真空搬送室２０１の４つの壁部にそれぞれゲートバルブＧを介してバリア膜成膜装置２０２、第１の金属膜成膜装置２０３、第２の金属膜成膜装置２０４、およびアニール装置２０５が接続されている。バリア膜成膜装置２０２は、ＣＶＤ、ＡＬＤ、またはＰＶＤによりバリア膜、例えばＴｉＮ膜、ＴａＮ膜、Ｔｉ膜、Ｔａ膜等を成膜するものである。第１の金属膜成膜装置２０３は、トレンチを埋め込むための第１の金属膜を成膜するものである。第２の金属膜成膜装置２０４は、ＣＭＰ後のウエハに第２の金属膜を成膜するものである。アニール装置２０５は、第２の金属膜を成膜後にウエハをアニールしてトレンチ内に第２の金属膜をリフローさせるためのものである。第１の金属膜成膜装置２０３は、埋め込み性の観点からＣＶＤ装置またはＡＬＤ装置であることが好ましく、第２の金属膜成膜装置２０４は不純物を排除する観点からＰＶＤ装置であることが好ましい。真空搬送室２０１、バリア膜成膜装置２０２、第１の金属膜成膜装置２０３、第２の金属膜成膜装置２０４、アニール装置２０５は、それぞれ真空ポンプにより排気されて所定の真空度に保持される。
【００５８】
また、真空搬送室２０１の他の壁部には３つのロードロック室２０６がゲートバルブＧ１を介して接続されている。ロードロック室２０６を挟んで真空搬送室２０１の反対側には大気搬送室２０７が設けられている。３つのロードロック室２０６は、ゲートバルブＧ２を介して大気搬送室２０７に接続されている。ロードロック室２０６は、大気搬送室２０７と真空搬送室２０１との間でウエハＷを搬送する際に、大気圧と真空との間で圧力制御するものである。
【００５９】
大気搬送室２０７のロードロック室２０６取り付け壁部とは反対側の壁部にはウエハＷを収容するキャリア（ＦＯＵＰ等）Ｃを取り付ける３つのキャリア取り付けポート２０８を有している。また、大気搬送室２０７の側壁には、ウエハＷのアライメントを行うアライメントチャンバー２０９が設けられている。大気搬送室２０７内には清浄空気のダウンフローが形成されるようになっている。
【００６０】
真空搬送室２０１内には、ウエハ搬送機構２１０が設けられている。ウエハ搬送機構２１０は、バリア膜成膜装置２０２、第１の金属成膜装置２０３、第２の金属成膜装置２０４、アニール装置２０５、およびロードロック室２０６に対してウエハＷを搬送する。ウエハ搬送機構２１０は、独立に移動可能な２つの搬送アーム２１０ａ，２１０ｂを有している。
【００６１】
大気搬送室２０７内には、ウエハ搬送機構２１１が設けられている。ウエハ搬送機構２１１は、キャリアＣ、ロードロック室２０６、アライメントチャンバー２０９に対してウエハＷを搬送するようになっている。
【００６２】
ＣＭＰ処理部３００は、ウエハに対してＣＭＰ処理を行うＣＭＰ装置およびそれに付随するウエハ搬送装置等からなっている。
【００６３】
制御部５００は、成膜・リフロー処理部２００、ＣＭＰ処理部３００、および搬送装置４００を制御するＣＰＵ（コンピュータ）を有する主制御部と、入力装置（キーボード、マウス等）、出力装置（プリンタ等）、表示装置（ディスプレイ等）、記憶装置（記憶媒体）を有している。制御部５００の主制御部は、例えば、記憶装置に内蔵された記憶媒体、または記憶装置にセットされた記憶媒体に記憶された処理レシピに基づいて、金属膜埋め込み膜システム１００に、所定の処理を実行させる。
【００６４】
以上のように構成された金属膜埋め込みシステム１００においては、例えば、図２（ａ）に示すような所定の下部構造（図示略）を有する基体１の上に層間絶縁膜（下地膜）２が形成され、層間絶縁膜（下地膜）２にトレンチ（凹部）３が所定パターンで形成されたウエハＷを所定枚数収容したキャリアＣを、成膜・リフロー処理部２００の大気搬送室２０７のキャリア取り付けポート２０８に接続する。そして、まず、ウエハ搬送機構２１１によりキャリアＣからウエハＷを取り出し、いずれかのロードロック室２０６のゲートバルブＧ２を開けてウエハＷをそのロードロック室２０６に搬入する。ゲートバルブＧ２を閉じた後、ロードロック室２０６内を真空排気する。
【００６５】
そのロードロック室２０６が、所定の真空度になった時点でウエハ搬送機構２１０によりロードロック室２０６からウエハＷを取り出す。そして、ウエハ搬送機構２１０に保持されたウエハＷをバリア膜成膜装置２０２のチャンバー内に搬入し、チャンバー内でＣＶＤ、ＡＬＤ、またはＰＶＤによりバリア膜、例えばＴｉＮ膜、ＴａＮ膜、Ｔｉ膜、Ｔａ膜等を成膜する。
【００６６】
バリア膜の成膜後、ウエハ搬送機構２１０により、バリア膜成膜装置２０２内のウエハＷを取り出し、第１の金属膜成膜装置２０３のチャンバー内に搬入し、チャンバー内で好ましくはＣＶＤ、ＡＬＤにより第１の金属膜を成膜し、トレンチ内にある程度金属膜を埋め込む。
【００６７】
次いで、ウエハ搬送機構２１０により第１の金属膜成膜後のウエハＷをチャンバーから取り出し、ウエハ搬送機構２１０からロードロック室２０６にウエハＷを搬送し、ロードロック室２０６内を大気圧に戻す。その後、ウエハ搬送機構２１１にてロードロック室２０６内のウエハＷをキャリアＣに戻す。以上の処理をキャリアＣに収容されている全てのウエハＷについて行う。
【００６８】
その後、第１の金属膜成膜後のウエハを収容したキャリアＣを搬送装置４００によりＣＭＰ処理部３００に搬送し、ＣＭＰ処理によりフィールド部分において少なくとも第１の金属膜を完全に除去する。このようなＣＭＰ処理をキャリアＣに収容されている全てのウエハについて行う。
【００６９】
その後、ＣＭＰ処理後のウエハを収容したキャリアＣを搬送装置４００により再び成膜・リフロー処理部２００へ搬送し、大気搬送室２０７のキャリア取り付けポート２０８に接続する。
【００７０】
そして、ウエハ搬送機構２１１によりキャリアＣからウエハＷを取り出し、いずれかのロードロック室２０６のゲートバルブＧ２を開けてウエハＷをそのロードロック室２０６に搬入する。ゲートバルブＧ２を閉じた後、ロードロック室２０６内を真空排気する。
【００７１】
そのロードロック室２０６が、所定の真空度になった時点でウエハ搬送機構２１０によりロードロック室２０６からウエハＷを取り出す。そして、ウエハ搬送機構２１０に保持されたウエハＷを第２の金属膜成膜装置２０４のチャンバー内に搬入し、チャンバー内で好ましくはＰＶＤにより第２の金属膜を成膜する。
【００７２】
第２の金属膜成膜後、ウエハ搬送機構２１０により、第２の金属膜成膜装置２０４内のウエハＷを取り出し、アニール装置２０５のチャンバー内に搬入し、アニール処理を行い、ウエハＷのフィールド部分の第２の金属膜をトレンチ内にリフローさせ、トレンチ内に第２の金属膜を埋め込む。アニール装置２０５でのアニール処理は、チャンバー内を所定の雰囲気、例えばＮ２ガス雰囲気等の不活性雰囲気にし、ウエハＷを例えば２００〜４００℃で５〜６０ｍｉｎの条件で行う。
【００７３】
次いで、ウエハ搬送機構２１０によりアニール処理後のウエハＷをチャンバーから取り出し、ウエハ搬送機構２１０からロードロック室２０６にウエハＷを搬送し、ロードロック室２０６内を大気圧に戻す。その後、ウエハ搬送機構２１１にてロードロック室２０６内のウエハＷをキャリアＣに戻す。以上の処理をキャリアＣに収容されている全てのウエハＷについて行う。
【００７４】
＜他の適用＞
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、本発明の技術思想の範囲内で種々変形可能である。例えば、上記実施形態で用いた金属膜埋め込みシステムは、あくまで例示であって、本実施形態に限るものではない。
【００７５】
また、上記実施形態では、トレンチが形成された層間絶縁膜に対してＣｏ膜等の金属膜を成膜してトレンチを埋め込む場合について説明したが、トレンチに限らず、ホール等他の凹部であってもよく、基板に形成された凹部に金属膜を埋め込む場合であれば適用可能である。
【００７６】
また、被処理基板として半導体ウエハを例示したが、本発明の原理上、これに限定されるものではなく、例えば液晶表示装置用基板に代表されるＦＰＤ用基板やセラミック基板等の他の基板であってもよいことは言うまでもない。
【符号の説明】
【００７７】
１；基体
２；層間絶縁膜
３；トレンチ
４；バリア膜
５；第１の金属膜
６；第２の金属膜
１００；金属膜埋め込みシステム
２００；成膜・リフロー処理部
３００；ＣＭＰ処理部
４００；搬送装置
５００；制御部
Ｗ；半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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