(57)【要約】【課題】デバイス中の、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における、フリッカーノイズを低減するモジュール手法を提供する。【解決手段】最初に、回路設計者は、デバイス中の１つ以上の表面チャネルＭＯＳＦＥＴを選択する。次いで、１つ以上の表面チャネルＭＯＳＦＥＴが、フリッカーノイズを低減するように、１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換される。１つ以上の表面チャネルＭＯＳＦＥＴの（複数の）チャネルに、１つ以上のマスクが適用されてよい。この技術は、演算増幅器、具体的には、レールツーレール演算増幅器、ならびにミキサ、リング発振器、電流ミラーなどの他のアナログおよびデジタル回路の（複数の）入力に用いることができる。【選択図】図１０
2018078330.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するための方法であって、
デバイス中の１つ以上の表面チャネルＭＯＳＦＥＴを選択することと、
前記１つ以上の表面チャネルＭＯＳＦＥＴを１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換することと、を含む方法。
【請求項２】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、前記デバイス中の１つ以上の演算増幅器の１つ以上の入力で用いられる、請求項１に記載の方法。
【請求項３】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、レールツーレール演算増幅器中で用いられる、請求項１に記載の方法。
【請求項４】
前記１つ以上のＭＯＳＦＥＴを、１つ以上の表面チャネルＭＯＳＦＥＴから１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換することは、
前記１つ以上の表面チャネルＭＯＳＦＥＴの１つ以上のチャネルにカウンタードープされたインプラントを提供するために、１つ以上のマスクを適用することを含む、請求項１に記載の方法。
【請求項５】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、表面チャネルｐチャネルＭＯＳＦＥＴを含み、
前記カウンタードープされたインプラントは、前記表面チャネルｐチャネルＭＯＳＦＥＴのチャネルに対するホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）インプラントを含む、請求項４に記載の方法。
【請求項６】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、表面チャネルｎチャネルＭＯＳＦＥＴを含み、
前記カウンタードープされたインプラントは、前記表面チャネルｎチャネルＭＯＳＦＥＴのチャネルに対するリン（Ｐ）またはヒ素（Ａｓ）インプラントを含む、請求項４に記載の方法。
【請求項７】
前記デバイスは、０．２５ミクロン以上の加工技術を用いて製作され、
前記１つ以上の表面チャネルデバイスは、１つ以上のｎチャネルＭＯＳＦＥＴを含む、請求項１に記載の方法。
【請求項８】
前記デバイスは、０．２５ミクロン未満の加工技術を用いて製作され、
前記１つ以上の表面チャネルデバイスは、１つ以上のｐ型ゲート電極ｐチャネルＭＯＳＦＥＴおよび／または１つ以上のｎ型ゲート電極ｎチャネルＭＯＳＦＥＴを含む、請求項１に記載の方法。
【請求項９】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、アナログ回路の一部である、請求項１に記載の方法。
【請求項１０】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、高精度アナログ回路の一部である、請求項１に記載の方法。
【請求項１１】
１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合されたデバイスであって、
１つ以上の埋め込みチャネルＭＯＳＦＥＴへの変換のために選択された１つ以上の表面チャネルＭＯＳＦＥＴと、
前記１つ以上の表面チャネルＭＯＳＦＥＴを前記１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換するために前記１つ以上の表面チャネルＭＯＳＦＥＴの１つ以上のチャネルに適用された１つ以上のマスクと、を備え、前記１つ以上のマスクは、前記１つ以上のチャネルにカウンタードープされたインプラントを提供する、デバイス。
【請求項１２】
前記デバイスは、演算増幅器であり、
前記１つ以上の表面チャネルＭＯＳＦＥＴは、前記演算増幅器の１つ以上の入力で用いられる、請求項１１に記載のデバイス。
【請求項１３】
前記デバイスは、レールツーレール演算増幅器である、請求項１２に記載のデバイス。
【請求項１４】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、表面チャネルｐチャネルＭＯＳＦＥＴを含み、
前記カウンタードープされたインプラントは、前記表面チャネルｐチャネルＭＯＳＦＥＴのチャネルに対するホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）インプラントを含む、請求項１１に記載のデバイス。
【請求項１５】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、表面チャネルｎチャネルＭＯＳＦＥＴを含み、
前記カウンタードープされたインプラントは、前記表面チャネルｎチャネルＭＯＳＦＥＴのチャネルに対するリン（Ｐ）またはヒ素（Ａｓ）インプラントを含む、請求項１１に記載のデバイス。
【請求項１６】
前記デバイスは、０．２５ミクロン以上の加工技術を用いて製作され、
変換のために選択された前記１つ以上の表面チャネルデバイスは、１つ以上のｎチャネルＭＯＳＦＥＴを含む、請求項１１に記載のデバイス。
【請求項１７】
前記デバイスは、０．２５ミクロン未満の加工技術を用いて作製され、
変換のために選択された前記１つ以上の表面チャネルデバイスは、1つ以上のｐ型ゲート電極ｐチャネルＭＯＳＦＥＴおよび／または１つ以上のｎ型ゲート電極ｎチャネルＭＯＳＦＥＴを含む、請求項１１に記載のデバイス。
【請求項１８】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、アナログ回路の一部である、請求項１１に記載のデバイス。
【請求項１９】
前記１つ以上の表面チャネルＭＯＳＦＥＴは、高精度アナログ回路の一部である、請求項１１に記載のデバイス。
【請求項２０】
フリッカーノイズの低減を有するように適合されたレールツーレール演算増幅器であって、
１つ以上の埋め込みチャネルＭＯＳＦＥＴへの変換のために選択された１つ以上の表面チャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記１つ以上の表面チャネルＭＯＳＦＥＴを前記１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換するために前記１つ以上の表面チャネルＭＯＳＦＥＴの１つ以上のチャネルに適用された１つ以上のマスクと、を備え、前記１つ以上のマスクは、前記１つ以上のチャネルにカウンタードープされたインプラントを提供する、レールツーレール演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズの低減に関し、より具体的には、モジュール手法を用いた高精度適用におけるＭＯＳＦＥＴのノイズの低減に関する。
【背景技術】
【０００２】
高精度アナログ（または混合信号）適用において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の低フリッカーノイズ（すなわち、１／ｆノイズ）は、重要な設計要件の１つである。概して、フリッカーノイズは、Ｓｉ−ＳｉＯ２表面におけるトラップによるキャリアのトラップおよびデトラップに起因する。
【０００３】
従来、０．２５ｕｍの相補型金属酸化膜半導体（ＣＭＯＳ）より前の古世代のＣＭＯＳ技術において、演算増幅器（ｏｐｅｒａｔｉｏｎ  ａｍｐｌｉｆｉｅｒ）（演算増幅器（ｏｐ−ａｍｐ））の入力デバイスは、埋め込みチャネルデバイスであるｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）を用いる。これらの種類の演算増幅器について、ＰＭＯＳデバイスのフリッカーノイズは、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ、表面チャネルデバイス）よりも低いが、これは、埋め込みチャネルデバイスを有することによりＭＯＳＦＥＴの導通を表面から遠ざけることによってフリッカーノイズが低減されるためである。表面に導通がない場合、埋め込みチャネルＰＭＯＳ（ＢＣＰＭＯＳ）中のキャリアは、トラップおよびデトラップによって及ぼされる影響が低い。
【０００４】
ＣＭＯＳ技術がいくつもの世代の０．２５ｕｍノードを下回るスケーリングを体験するにつれて、業界のデジタルアプリケーションに対応する移行のため、ＢＣＰＭＯＳはフリッカーノイズの課題が主要な関心事ではない表面チャネルＰＭＯＳ（ＳＣＰＭＯＳ）に取って代わられた。しかしながら、高精度アナログ（または混合信号）アプリケーションについては、ＳＣＰＭＯＳデバイスによって引き起こされる高フリッカーノイズは依然として問題を含んでいる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１５１５９９号公報
【特許文献２】特開２００１−１５６１８２号公報
【特許文献３】特開２００８−１８２３３４号公報
【特許文献４】特開２００６−２５２７４５号公報
【特許文献５】特表２００７−５２７１３８号公報
【特許文献６】特開２０１０−５６３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示は、概して、１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するための方法に関し、本方法は、１つ以上の表面チャネルＭＯＳＦＥＴを１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換すること、または１つ以上の表面チャネルＭＯＳＦＥＴを埋め込みチャネルＭＯＳＦＥＴとして提供することを含む。そのため、別様の表面チャネルＭＯＳＦＥＴは本方法を通して適合され、別様の表面チャネルＭＯＳＦＥＴは埋め込みチャネルＭＯＳＦＥＴとして製作される。一態様によれば、本方法は、かかる適合の候補としてＭＯＳＦＥＴを選択または特定することを含む。例えば、１つ以上のＭＯＳＦＥＴについて、別様の表面チャネルＭＯＳＦＥＴを埋め込みチャネルＭＯＳＦＥＴに適合／変換するために、１つの選択肢が選択および／または実装されてもよい。
【０００７】
好都合に、本方法は、特定の加工技術のＭＯＳＦＥＴの物理的設計を変更することなく、表面チャネルＭＯＳＦＥＴを埋め込みチャネルＭＯＳＦＥＴに適合するためのモジュール手法を提供する。概して、変換ステップは、種々のＣＭＯＳ技術を用いて製作されている表面チャネルＮＭＯＳおよび／またはＰＭＯＳデバイスのいずれかに適用することができる（ゆえにモジュール手法）。
【０００８】
本開示の文脈内において、「低フリッカーノイズ」または「より低いフリッカーノイズ」は、「高フリッカーノイズ」または「より高いフリッカーノイズ」を持つ表面チャネルデバイスを有することと比較した場合、デバイス中により低いフリッカーノイズを有することに関する。いくつかの実施形態において、この「低フリッカーノイズ」または「より低いフリッカーノイズ」は、固定デバイス面積、すなわち、ゲート幅Ｗ掛けるゲート長Ｌを有するデバイス中により低いフリッカーノイズを有することに関する（すなわち、デバイスはデバイス面積が変更していなくてもより低い１／ｆノイズを有する）。
【０００９】
いくつかの実施形態において、１つ以上の表面チャネルＭＯＳＦＥＴは、デバイス中の１つ以上の演算増幅器の入力（複数可）で用いられる。このＭＯＳＦＥＴは、高精度アナログ（または混合信号）アプリケーションの入力で低フリッカーノイズ（１／ｆノイズ）を有するという設計要件のために、変換ステップ用に選択されてもよい。例えば、演算増幅器の入力の表面チャネルＮＭＯＳ（これは、例えば、埋め込みチャネルＰＭＯＳに勝るその速度の利点のために入力に設置されていてもよく、また一連の処理技術を用いて製作される）は、埋め込みチャネルデバイスに変換されることができる。別の例では、演算増幅器の入力の表面チャネルＰＭＯＳ（例えば、０．２５ミクロン未満の加工技術を用いて製作される）は、より低いフリッカーノイズを達成するために、埋め込みチャネルデバイスに変換されることができる。
【００１０】
いくつかの実施形態において、１つ以上の表面チャネルＭＯＳＦＥＴがレールツーレール演算増幅器（ｏｐ−ａｍｐ）中で用いられる。これらのＭＯＳＦＥＴは、レールツーレールアプリケーションの大きい入力振幅に低フリッカーノイズが所望される場合、ＮＭＯＳおよび／またはＰＭＯＳ（例えば、二重入力レールツーレール演算増幅器で）に選択されてもよい。本方法は、入力振幅の実質的に全範囲でフリッカーノイズの低減を達成するために、ＰＭＯＳが埋め込みデバイスであっても、レールツーレールアプリケーション中の表面チャネルＮＭＯＳデバイスが埋め込みデバイスに変換されることができる、０．２５ミクロン以上の技術に特に好都合である。本方法はまた、入力振幅の実質的に全範囲でフリッカーノイズの低減を達成するために、レールツーレールアプリケーション中の表面チャネルＰＭＯＳとＮＭＯＳデバイスの両方が埋め込みデバイスに変換されることができる、０．２５ミクロン未満の技術を用いて製作されるデバイスに好都合である。
【００１１】
いくつかの実施形態において、１つ以上の表面チャネルＭＯＳＦＥＴが、これらのソースを演算増幅器（ｏｐ−ａｍｐ）の電源に接続されていてもよい。これらのＭＯＳＦＥＴは、１／ｆノイズを低減するために選択されてもよい。本方法は、入力振幅の実質的に全範囲でフリッカーノイズの低減を達成するために、ＰＭＯＳが埋め込みデバイスであっても、レールツーレールアプリケーション中の表面チャネルＮＭＯＳデバイスが埋め込みデバイスに変換されることができる、０．２５ミクロン以上の技術に特に好都合である。本方法はまた、入力振幅の実質的に全範囲でフリッカーノイズの低減を達成するために、レールツーレールアプリケーション中の表面チャネルＰＭＯＳとＮＭＯＳデバイスの両方が埋め込みデバイスに変換されることができる、０．２５ミクロン未満の技術を用いて製作されるデバイスに好都合である。
【００１２】
一態様によれば、１つ以上のＭＯＳＦＥＴを１つ以上の表面チャネルＭＯＳＦＥＴから１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換することは、１つ以上の表面チャネルＭＯＳＦＥＴのチャネル（複数可）にカウンタードープされたインプラントを提供するために、１つ以上のマスク（いくつかの場合、単一のマスクのみ）を適用することを含む。マスクは、インプラントなしで別様の表面チャネルＭＯＳＦＥＴを提供するための選択肢として利用可能であり得る。インプラントは、埋め込みチャネルデバイスが所望されるあらゆる場所に提供される。表面チャネルデバイスを埋め込みチャネルデバイスに変換するために、１つのマスクおよび１つのインプラントが用いられ得る。例えば、標準的ＣＭＯＳ技術において、例えば、０．１８ｕｍのＣＭＯＳ、マスク、およびインプラントが１／ｆノイズを低減するための随意的マスクとして分類され得る。
【００１３】
既存のＭＯＳＦＥＴ設計上へのマスクの適用は、例えば、供給者によって、種々の技術を用いて製作されているＰＭＯＳおよびＮＭＯＳデバイスの両方の上に適用されることができるモジュール手法を提供する。このマスクは、インプラントが選択されたＭＯＳＦＥＴ中に設置されることを可能にし、フリッカーノイズを低減する結果をチップ／デバイス中の必要ないかなる場所へも好都合に提供する。
【００１４】
一態様によれば、表面チャネルＭＯＳＦＥＴが表面チャネルｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）を備える場合、カウンタードープされたインプラントは、表面チャネルｐＭＯＳＦＥＴのチャネルにホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）インプラントを備える。別の態様によれば、表面チャネルＭＯＳＦＥＴが表面チャネルＮチャネルＭＯＳＦＥＴを備える場合、カウンタードープされたインプラントは、表面チャネルＮＭＯＳのチャネルにリン（Ｐ）またはヒ素（Ａｓ）インプラントを備える。
【００１５】
いくつかの実施形態において、デバイスは、０．２５ミクロン以上の加工技術を用いて製作され、この１つ以上の表面チャネルデバイスは、ｎチャネルＭＯＳＦＥＴ（複数可）を含む。この加工技術を用いて製作されるＰＭＯＳデバイスは、すでに埋め込みチャネルデバイスであり、よって表面チャネルＮＭＯＳデバイスのみが埋め込みチャネルデバイスへの変換に利用可能である。
【００１６】
いくつかの実施形態において、デバイスは、０．２５ミクロン未満の加工技術を用いて製作され、１つ以上の表面チャネルデバイスは、ｐ型ゲート電極ｐチャネルＭＯＳＦＥＴ（複数可）および／またはｎ型ゲート電極ｎチャネルＭＯＳＦＥＴ（複数可）を備える。かかる技術において、ＰＭＯＳデバイスおよびＮＭＯＳの両方が表面チャネルデバイスであり、よってどちらの種類のデバイスも選択および埋め込みチャネルデバイスへの変換に利用可能である。
【００１７】
かかるモジュール法は、フリッカーノイズが非常に望ましくないアナログ（または混合信号）回路、およびいくつかの場合、回路／チップの実際の設計を変更することが実用的でないか、または所望されない場面において、特に好都合であることに留意されたい。例えば、デバイスは、フリッカーノイズの効果が非常に望ましくないアナログ信号を増幅するための演算増幅器であってもよい。このフリッカーノイズの課題は、高精度アナログ回路においてより関連性があることがある。フリッカーノイズを減少させることを可能にする唯一の技術は、トランジスタの大きさを増大することを必要とする。それが可能であることもあるが、他の場合には面積および／または速度性能の実装のためそれは可能でない。
【００１８】
１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合されたデバイスもまた開示される。本デバイスは、本明細書中に記載のいずれかの方法を用いて適合される。本デバイスは、１つ以上の埋め込みチャネルＭＯＳＦＥＴへの変換のために選択された１つ以上の表面チャネルＭＯＳＦＥＴを含むことができる。いくつかの場合、１つ以上のＭＯＳＦＥＴが低フリッカーノイズの所望される場合に候補として選択され、および／または表面チャネルデバイス（複数可）の代わりに埋め込みチャネルデバイス（複数可）を選択するための選択肢が選ばれる。１つ以上の（別様の）表面チャネルＭＯＳＦＥＴを１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換／適合するために、１つ以上のマスクが１つ以上の表面チャネルＭＯＳＦＥＴのチャネル（複数可）に適用され、この１つ以上のマスクは、チャネル（複数可）にカウンタードープされたインプラントを提供する。
【００１９】
フリッカーノイズの低減を有するように適合されたレールツーレール演算増幅器もまた開示される。本演算増幅器は、１つ以上の埋め込みチャネルＭＯＳＦＥＴへの変換のために選択された、１つ以上の表面チャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、１つ以上の表面チャネルＭＯＳＦＥＴを１つ以上の埋め込みチャネルＭＯＳＦＥＴに変換するために、１つ以上の表面チャネルＭＯＳＦＥＴのチャネル（複数可）に適用された１つ以上のマスクとを含むことができ、この１つ以上のマスクは、チャネル（複数可）にカウンタードープされたインプラントを提供する。
【００２０】
レールツーレール増幅器以外の他の適用が想定される。例えば、本明細書に記載の方法およびデバイスの適用は、電流ミラー、リング発振器、ラジオ周波数（ＲＦ）ミキサ、およびＬＣ発振器のうちの１つ以上を含むことができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】図１Ａは、本開示の一実施形態に従う、表面チャネルＮＭＯＳデバイスと埋め込みチャネルＮＭＯＳデバイスとの対比を図示した簡略図である。
【図１Ｂ】図１Ｂは、本開示の一実施形態に従う、表面チャネルＮＭＯＳデバイスと埋め込みチャネルＮＭＯＳデバイスとの対比を図示した簡略図である。
【図２Ａ】図２Ａは、本開示の一実施形態に従う、表面チャネルＰＭＯＳデバイスと埋め込みチャネルＰＭＯＳデバイスとの対比を図示した簡略図である。
【図２Ｂ】図２Ｂは、本開示の一実施形態に従う、表面チャネルＰＭＯＳデバイスと埋め込みチャネルＰＭＯＳデバイスとの対比を図示した簡略図である。
【図２Ｃ】図２Ｃは、本開示の一実施形態に従う、表面チャネルＰＭＯＳデバイスと埋め込みチャネルＰＭＯＳデバイスとの対比を図示した簡略図である。
【図３】図３は、本開示のいくつかの実施形態に従う、二重入力レールツーレール演算増幅器を図示した簡略化された回路図である。
【図４】図４は、本開示のいくつかの実施形態に従う、電流ミラーを図示した簡略化された回路図である。
【図５】図５は、本開示のいくつかの実施形態に従う、リング発振器を図示した簡略化された回路図である。
【図６】図６は、本開示のいくつかの実施形態に従う、ＲＦミキサを図示した簡略化された回路図である。
【図７】図７は、本開示のいくつかの実施形態に従う、ＬＣ発振器を図示した簡略化された回路図である。
【図８】図８は、本開示のいくつかの実施形態に従う、低ノイズ増幅器を図示した簡略化された回路図である。
【図９】図９は、本開示のいくつかの実施形態に従う、ラジオ周波数（ＲＦ）の適用を図示した簡略化された回路図である。
【図１０】図１０は、本開示の一実施形態に従う、フリッカーノイズを低減するためのモジュール手法を図示したフロー図である。
【発明を実施するための形態】
【００２２】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するための、本明細書中に記載の種々の処理技術のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）の両方に適用可能なモジュール手法が本明細書中に開示される。特に、表面チャネルデバイスから埋め込みチャネルデバイスに変換するために、ＮＭＯＳおよび／またはＰＭＯＳデバイスにカウンタードープのインプラントを提供するための１つ以上のマスクが適用され得る。
【００２３】
０．２５ミクロン以上の処理技術において、この技術がＰＭＯＳおよびＮＭＯＳデバイスの両方にｎ＋ポリを用いるため、ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）デバイスが表面チャネルＭＯＳＦＥＴである一方、典型的にｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）デバイスのみが埋め込みチャネルＭＯＳＦＥＴである。演算増幅器（ｏｐ−ａｍｐ）の入力に埋め込みチャネルＰＭＯＳを用いると、フリッカーノイズ（すなわち、１／ｆノイズ）を低減し得る。しかしながら、（二重入力）レールツーレール演算増幅器のフリッカーノイズは、全体の入力信号振幅について低減されるべきである。これは、ＰＭＯＳデバイス（複数可）のフリッカーノイズを低減することに加え、ＮＭＯＳデバイス（複数可）のフリッカーノイズもまた低減されなければならないことを暗示する。この想定は、図３に関連してより詳細に記載される。かかる適用（および他の多くの適用）について、ＮＭＯＳデバイスは本モジュール手法を用いて埋め込みチャネルＭＯＳＦＥＴに変換され得る。
【００２４】
０．２５未満の（より新しい）、０．１８ミクロン技術などの処理技術において、ＰＭＯＳデバイスおよびＮＭＯＳデバイスの両方が表面チャネルＭＯＳＦＥＴである。ゆえに、フリッカーノイズの課題は、デバイスが精密アナログ（または混合信号）アプリケーションに用いられる場合、より新しい処理技術においてより関連性がある。ＰＭＯＳデバイスおよびＮＭＯＳデバイスの両方が、本モジュール手法を用いて埋め込みチャネルＭＯＳＦＥＴに変換され得る。フリッカーノイズは、デバイスの大きさが小さくなることによって増大するが、本モジュール手法はより新しい処理技術の利点を利用する一方でフリッカーノイズを低減する方途を提供する。
【００２５】
図１Ａは、高フリッカーノイズ（すなわち、１／ｆノイズ）を示す表面チャネルＮＭＯＳデバイスを図示したものである。図１Ｂは、本開示の一実施形態に従う埋め込みチャネルＮＭＯＳデバイスを図示したものである。図１Ｂの埋め込みチャネルＮＭＯＳは、カウンタードープされたインプラントをＮＭＯＳのチャネルに提供するために（略図中に「Ｎ−インプラント」と示される）１つ以上のマスクを適用することにより、図１Ａの表面チャネルＮＭＯＳを変換／適合／拡張することによって作製される。
【００２６】
図２Ａは、典型的に０．２５ミクロン以上の加工技術において用いられる、ｎ型ゲート電極ＰＭＯＳ設計（Ｎ＋ポリゲート）を持つ埋め込みチャネルＰＭＯＳを図示したものである。その埋め込みチャネル設計のため、表面チャネルデバイスと比較してフリッカーノイズは低い。図２Ｂは、０．２５ミクロン未満の加工技術（例えば、０．１８ミクロンの加工技術）において用いられるものなどの、図２Ａに見られるように埋め込みチャネルＰＭＯＳに取って代わった表面チャネルＰＭＯＳデバイス（Ｐ＋ポリゲートを持つ）を図示したものである。表面チャネルＰＭＯＳは、図２Ａに見られる埋め込みチャネルＰＭＯＳ設計と比較してより高いフリッカーノイズを示す。フリッカーノイズの課題に対処するため、カウンタードープされたインプラントをＰＭＯＳ（略図中、図２Ｃに「Ｐ−インプラント」と示される）のチャネルに提供するために、図２Ｂの表面チャネルＰＭＯＳ（Ｐ＋ポリゲート）を変換／適合／拡張するための１つ以上のマスクが表面チャネルＰＭＯＳに適用される。
【００２７】
典型的に、設計者は、高い漏洩を補償するためにゲート長Ｌを増大することは試みないが、これはより長いゲート長Ｌがしばしば速度の低下およびより高い寄生効果を招くためである。これらは、デジタルおよびアナログアプリケーションの両方において望ましくない効果であり得る。
【００２８】
チャネル長を増大することは、混合信号設計において常に可能ではない。速度の低下を代償としてデバイスの出力インピーダンスを増大するためにこれが望ましい設計／特定用途向け場面がいくつか存在する。しかしながら、概して、Ｌを増大させることは、性能の損失であると考えられ、これはより古い技術での作業と「同等」である。
【００２９】
例えば、高精度低速アナログ設計は、この技術を用いることができ得る。さらに、バイアス電流は典型的に、埋め込みチャネルデバイス中に存在する漏洩よりも何桁も大きい。ゆえに、漏洩はアナログ（または混合信号）アプリケーションにおいてはほとんど問題でない。また、演算増幅器の入力デバイスは、全体の供給電圧（すなわち、Ｖｄｄ）を受けないため、デバイス動作は低い方の限度に制限され得る（この限度は経験的に決定される）。フリッカーノイズは面積の関数（すなわち、ゲート幅Ｗ掛けるゲート長Ｌ）であるが、同一の面積について、埋め込みチャネルデバイスは表面チャネルデバイスと比較してより低いフリッカーノイズを提示する。
【００３０】
本モジュール手法は、表面チャネルデバイスが埋め込みチャネルデバイスに変換されるか、または基盤技術の他のＭＯＳＦＥＴデバイスに影響を及ぼすことなく埋め込みチャネルデバイスとして提供／製作されるため、特に有用である。マスクを用いるとデバイスのコストが増大し得るが、モジュール手法は、回路中にＭＯＳＦＥＴを選択することにより、回路設計者にフリッカーノイズを低減することと、特定のアナログ（または混合）信号アプリケーションに低減されたフリッカーノイズを達成するために、選択されたＭＯＳＦＥＴにインプラントを追加するためのマスク（例えば、選択肢として）を適用するための方途を提供する。回路設計者は、回路内で表面チャネルデバイスの代わりに埋め込みチャネルデバイスを用いる（例えば、より低いフリッカーノイズが所望される場合、表面チャネルＭＯＳＦＥＴを選定／特定する）という選択肢を選んでもよく、またデバイスの供給者は、選択されたＭＯＳＦＥＴに適したインプラントを提供するために、デバイスに追加のマスクを適用するように要請してもよい。
【００３１】
図３は、本開示のいくつかの実施形態に従う、（二重入力）レールツーレール演算増幅器を図示した、簡略化された回路図を図示したものである。二重入力演算増幅器は、２つのＰＭＯＳデバイス（「Ｍ１」および「Ｍ２」と示される）と、２つのＮＭＯＳデバイス（「Ｍ３」および「Ｍ４」と示される）とを備える。かかるレールツーレールアプリケーションにおいて、ＰＭＯＳデバイスがオンであるとき、およびＮＭＯＳデバイスもまたオンであるとき、フリッカーノイズは低減されるべきである。ＰＭＯＳがオンのときの電圧範囲およびＮＭＯＳがオンのときの電圧範囲は、演算増幅器がサポートする広範囲な入力振幅についてフリッカーノイズが課題である。０．２５ミクロン未満の加工技術については、モジュール手法は表面チャネルＰＭＯＳデバイスおよびＮＭＯＳデバイスを選択することができ、および表面チャネルＰＭＯＳデバイスとＮＭＯＳデバイスの両方にインプラントを提供するためにマスクを適用する。０．２５以上の処理技術については、モジュール手法は表面チャネルＮＭＯＳデバイスを選択することができ、および表面チャネルＮＭＯＳデバイスにマスクを適用する（マスクを埋め込みチャネルＰＭＯＳデバイスに適用する必要はない）。
【００３２】
本モジュール手法は、ＰＭＯＳデバイスおよび／またはＮＭＯＳデバイスが埋め込みチャネルデバイス変換されるか、または埋め込みチャネルデバイスとして提供され得るレールツーレールアプリケーションに特に適しているが、本モジュール手法はまた、他のアプリケーションにも適する。例えば、ＮＭＯＳデバイス（０．２５以上の技術において埋め込みチャネルＰＭＯＳデバイスを用いるという典型的な選定の代わりに）を用いるあらゆる演算増幅器であるが、これはＮＭＯＳデバイスがＰＭＯＳデバイスよりも高速であるためである。ＮＭＯＳデバイスが表面チャネルＭＯＳＦＥＴである場合、本モジュール手法はまた、入力表面チャネルＮＭＯＳデバイスにマスクを適用することにより、フリッカーノイズの低減においても適する。
【００３３】
図４は、本開示のいくつかの実施形態に従う、電流ミラーを図示した簡略化された回路図である。電流ミラー中の１つ以上の表面チャネルＭＯＳＦＥＴは、開示された方法の候補であり得る。埋め込みチャネルＭＯＳＦＥＴは、特に（単に）ゲート長Ｌを増大することが実践的でなく、また望ましくない場合に、表面チャネルＭＯＳＦＥＴの代わりに提供され得る。
【００３４】
図５は、本開示のいくつかの実施形態に従う、リング発振器を図示した簡略化された回路図である。多くのアナログおよびデジタル回路中に使用されるリング発振器は、ＰＬＬおよびクリックデータリカバリ（Ｃｌｉｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）の一部としてのシリアルリンク接続の基本ブロックである。リング発振器は、複数のＭＯＳＦＥＴ（Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍｂ１、Ｍｂ２、Ｍｂ３など）を備える。Ｍ１〜Ｍ６などのＭＯＳＦＥＴのうちの１つ以上が、本明細書中に開示の手法を用いて、埋め込みチャネルデバイス（複数可）として表面チャネルデバイス（複数可）の代わりに提供され得る。例えば、Ｍ１〜Ｍ６のうちのすべてが候補として選択され得る。いくつかの実施形態において、追加的にまたは組み合わせて、ＭＯＳＦＥＴのうちの１つ以上、Ｍｂ１〜Ｍｂ３が表面チャネルデバイス（複数可）の代わりに埋め込みチャネルデバイス（複数可）として提供され得る。例えば、Ｍｂ１〜Ｍｂ３のうちのすべてが候補として選択され得る。
【００３５】
図６は、本開示のいくつかの実施形態に従う、ラジオ周波数（ＲＦ）ミキサを図示した簡略化された回路図である。かかる適用において、ＲＦミキサは、Ｍ１、Ｍ２、およびＭ３などの複数のＭＯＳＦＥＴを備え得る。具体的には、ＲＦ信号を受信するＭＯＳＦＥＴは、フリッカーノイズの源のＭＯＳＦＥＴであり得る。信号およびフリッカーノイズは、局部発振器と混合され、ミキサが高い周波数に変換するブロックか低い周波数に変換するブロックかにより、より高い、またはより低い周波数で発生し得る。インプラントを提供するための本モジュール手法は、（単に）ゲート長Ｌを増大することが選択肢にないため、フリッカーノイズを低減するために特に好都合である。
【００３６】
図７は、本開示のいくつかの実施形態に従う、ＬＣ発振器を図示した簡略化された回路図である。かかるＬＣ発振器において、フリッカーノイズは典型的に、位相ノイズに関連する。バイアスデバイスであるため、Ｍ３のゲート長Ｌを増大することが可能であり得る一方、設計が概して、速度を理由として、Ｍ１およびＭ２が短いチャネルデバイスであることを要求するため、Ｍ１およびＭ２のゲート長Ｌを増大することは実践的でない場合がある。そのため、Ｍ１およびＭ２は、それらのデバイス中のフリッカーノイズの低減におけるモジュール手法の特に適した候補となり得る。さらに、特にＭ３中の電流が概して高い場合に、Ｍ３中のフリッカーノイズを低減するために、モジュール手法をＭ３に追加的に適用することもまた可能である。
【００３７】
図８は、本開示のいくつかの実施形態に従う、低ノイズ増幅器を図示した簡略化された回路図である。低ノイズ増幅器は、ＲＦ受信器の共通ブロックであり、通常はミキサの前のブロックとして提供される（例えば、図６に示されるＲＦミキサ）。典型的に、低ノイズ増幅器は、非常に少ないコンポーネントを備え、通常は図８に図示されるスキームに示されるように、ＭＯＳＦＥＴ、Ｍ１を含む。このスキームにおいて、Ｍ１からのあらゆるノイズ、より特異的にＳｎ（ｆ）が、出力Ｖｏｕｔに伝達される。ノイズスペクトルＳｎ（ｆ）の等式は、フリッカーノイズ（または１／ｆノイズ）についてフックの法則によって表され得る。Ｓｎ（ｆ）の等式中、変数αＨは、純粋に技術依存の変数である。本明細書中に記載のモジュール手法を用いることにより、この変数は、埋め込みチャネルデバイスが表面チャネルデバイスの代わりに提供されるように、インプラントをＭ１で提供することにより、フリッカーノイズを減少させるために活用され得る。
【００３８】
図９は、本開示のいくつかの実施形態に従う、ラジオ周波数（ＲＦ）の適用を図示した簡略化された回路図である。例えば図８に示す低ノイズ増幅器、例えば図６に示すＲＦミキサ、および例えば図７に示すＬＣ発振器は、連結されてＲＦアプリケーションを形成し得る。一実施形態において、表面チャネルＭＯＳＦＥＴ、Ｍ１、Ｍ２、Ｍ３、Ｍ５、およびＭ６が、本モジュール手法の候補として選択され得る。具体的には、埋め込みチャネルＭＯＳＦＥＴは、Ｍ１、Ｍ２、Ｍ３、Ｍ５、およびＭ６のうちのそれぞれに、図９に示すように、ＲＦアプリケーション中のフリッカーノイズを低減するためのインプラントを提供するマスクを提供することにより、表面チャネルデバイスの代わりに提供され得る。
【００３９】
図１０は、本開示の一実施形態に従う、フリッカーノイズを低減するためのモジュール手法を図示したフロー図である。モジュール手法は、デバイスを作るための根本的な製作工程を修正することなく、デバイスをフリッカーノイズの低減に適合するために実施され得る。ステップ１００２で、デバイス中の１つ以上の表面チャネルＭＯＳＦＥＴが選択または特定され得る。例えば、表面チャネルＭＯＳＦＥＴは、低フリッカーノイズ（すなわち、１／ｆノイズ）が所望されるあらゆる場所に、デバイスの回路設計に基づいて特定され得る。いくつかの実施形態において、回路設計者に、別様の表面チャネルＭＯＳＦＥＴ（複数可）を適合する、または根本的な製作工程を修正することなく、表面チャネルＭＯＳＦＥＴ（複数可）の代わりに埋め込みチャネルＭＯＳＦＥＴ（複数可）を提供する回路を用いることを選ぶという選択肢が提供され得る。
【００４０】
１つ以上の表面チャネルＭＯＳＦＥＴは、デバイス中の１つ以上の演算増幅器（ｏｐ−ａｍｐ）の入力（複数可）で用いられ得る。例えば、入力で表面チャネルＮＭＯＳが用いられ、低フリッカーノイズが所望される場合、ＮＭＯＳが埋め込みチャネルＮＭＯＳに変換されるように選択され得る。いくつかの場合、レールツーレールアプリケーションの少なくとも一部または全体において低フリッカーノイズが所望される場合、１つ以上の表面チャネルＭＯＳＦＥＴ、ＮＭＯＳデバイスおよび／またはＰＭＯＳデバイスが、レールツーレール演算増幅器などの（二重入力）レールツーレールアプリケーションの少なくとも一部または全体において用いられてもよい。１つ以上の表面チャネルＭＯＳＦＥＴ、または１つ以上の表面チャネルＭＯＳＦＥＴを有する特定のブロックまたはセクションが、１つ以上の表面チャネルＭＯＳＦＥＴの代わりに１つ以上の埋め込みチャネルＭＯＳＦＥＴを提供するための候補として特定または選択される。
【００４１】
選択されたＭＯＳＦＥＴについての選択肢が選ばれたという決定に際し、製作工程が、例えば、マスクおよびインプラントを適用することにより、それ／それらを埋め込みチャネルＭＯＳＦＥＴ（複数可）に変換してもよい。ステップ１００４で、選択された表面チャネルＭＯＳＦＥＴ（複数可）は、埋め込みチャネルＭＯＳＦＥＴ（複数可）に変換／適合されるか、または埋め込みチャネルＭＯＳＦＥＴ（複数可）として提供される。変換は、既存の加工技術を修正する必要なく発生する。ある意味では、本モジュール手法は、ＭＯＳＦＥＴ自体の物理設計を特定の加工技術のために変更する必要なく既存のＭＯＳＦＥＴがフリッカーノイズの低減を達成するように適合することを可能にする。１つ以上の表面チャネルＭＯＳＦＥＴのチャネル（複数可）にインプラントを提供するための１つ以上のマスク（供給者で）を適用することにより、１つ以上の表面チャネルＭＯＳＦＥＴが埋め込みチャネルＭＯＳＦＥＴに変換される。このマスクは、表面チャネルＭＯＳＦＥＴを埋め込みチャネルＭＯＳＦＥＴに変換するために、カウンタードープされたインプラントが１つ以上の表面チャネルＭＯＳＦＥＴのチャネルに蒸着されることを可能にし、その結果、インプラントの物理特性が、（変換された）ＭＯＳＦＥＴが低減されたフリッカーノイズとともに動作することができるようにする。
【００４２】
設計者の中には、フリッカーノイズを低減するために、（モジュール手法が提供する技術的解決策ではなく）アーキテクチャ的な解決策としてチョッパー増幅器を用いようとする者も存在する。しかしながら、本モジュール手法はチョッパー増幅器に勝るいろいろな利点を有することに留意されたい。典型的に、チョッパー増幅器は、所与の加工技術のフリッカーノイズを低減し得る。しかしながら、チョッピングが必ずしも問題を解決するとは限らない。実際に、チョッピングはフリッカーノイズのＤＣコンポーネントをより高い周波数にほとんど移動させず、チョッピングおよびフィルタリング後、チョッパーは信号をベースバンドに変調する。フリッカーノイズは典型的に、低周波数に存在するが、他の周波数にもまだエネルギーがある。ゆえに、チョッパー増幅器はフリッカーノイズのすべてのエネルギーを低減しない。さらに、帯域幅のうちには、チョッピングおよびフィルタリングを実施することに専念するものがあるため、チョッパー増幅器は、全帯域幅を考慮しない。アーキテクチャ的な解決策は回路の複雑性を増大し、内部または外部クロックを必要とする場合があり、ダイ面積を増大させ得る。フリッカーノイズを低減するために、本モジュール手法をチョッパー増幅器のＭＯＳＦＥＴに適用することさえも可能である。
【００４３】
当業者は、インプラントのドーズおよびエネルギーが、テクノロジＣＡＤ（ＴＣＡＤ：Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）シミュレーションなどのルーチン試験を通じて、および／またはシリコンを用いた物理的実験を実験室で行うことにより最適化され得ることを認識するであろう。
【００４４】
上述の実施形態の検討において、増幅器、トランジスタ、および／または他のコンポーネントは、特定の回路のニーズに応えるため、容易に代替、置換、または別様に修正されることができる。また、本開示の教示を実装するための同等に実行可能な選択肢を提示する補完的電子デバイス、ハードウェア、ソフトウェアなどを用いることに留意するべきである。
【００４５】
一実施例では、図面のあらゆる数の電子デバイスおよび／または回路が関連付けられる電子デバイスの基板中に用いられ得る。具体的には、関連付けられる電子デバイスは、高精度アナログ（または混合）信号アプリケーションに用いられ得る。基板は、電子デバイスの内部電子システムの種々のコンポーネントを保持し、かつ他の周辺機器のためのコネクタを提供することができる一般的な回路基板であることができる。より特異的に、基板は、電気接続を提供することができ、これによりシステムの他のコンポーネントが電気的に通信することができる。あらゆる適したプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、補助的チップセットなどを含む）、メモリ要素などが、特定の構成ニーズ、処理の需要、コンピュータ設計などに基づいて、基板に適切に連結されることができる。外部ストレージ、追加的センサ、音声／ビデオディスプレイ用コントローラ、および周辺機器デバイスなどの他のコンポーネントは、プラグインカード、ケーブル経由として基板に取り付けられてもよく、または基板自体に統合されてもよい。
【００４６】
別の実施形態の例では、図面の電子回路は、スタンドアロン型モジュール（例えば、特定の用途または機能を実施するように構成された、関連付けられたコンポーネントおよび回路を持つデバイス）として実装されてもよく、またはプラグインモジュールとして電子デバイスの特定用途向けハードウェアに実装されてもよい。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージ上に、部分的にまたは全体として容易に含まれ得ることに留意されたい。ＳＯＣとは、コンピュータのコンポーネントまたは他の電子システムを単一のチップに統合するＩＣを表す。これは、デジタル、アナログ、混合信号、およびしばしばラジオ周波数関数を含むことがあり、これらのすべてが単一のチップ基盤上に提供され得る。他の実施形態は、単一の電子パッケージ内に配置された複数の別個のＩＣを持ち、この電子パッケージと通じて互いに密にやりとりするように構成されたマルチチップモジュール（ＭＣＭ）を含むことができる。種々の他の実施形態において、増幅の機能性は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ中の１つ以上のシリコン芯中に実装され得る。本明細書中に開示される、表面チャネルＭＯＳＦＥＴを埋め込みチャネルＭＯＳＦＥＴに変換するための１つ以上のマスクは、本手法のモジュール的性質のため、加工技術から独立してＳＯＣパッケージまたはＭＣＭパッケージに適用され得る。
【００４７】
仕様、寸法、および本明細書中で概説した関連性（例えば、プロセッサの数、論理動作など）は、例および教示のみを目的として提示されたこともまた留意することが不可避である。かかる情報は、本開示の精神、または添付の特許請求の範囲を逸脱することなく、相当にさまざまであり得る。仕様は、１つの非制限的な例のみに適用され、したがって、それらはそのように解釈されるべきである。前述の記載中、例となる実施形態は特定のプロセッサおよび／またはコンポーネントの配置に関して記載された。かかる実施形態に対し、特許請求の範囲を逸脱することなく、種々の修正および変更がなされ得る。本明細書の記載および図面は、したがって、制限的な意味ではなく、例示的であると見なされる。
【００４８】
図面を参照して上述した活動は、例えば、高精度アナログ（または混合信号）アプリケーションを伴うあらゆる集積回路に適用可能であることに留意されたい。いくつかの場合、集積回路は、デジタル信号処理、特に専門ソフトウェアプログラム、またはアルゴリズムを実行することができるものを伴ってもよく、それらのうちのいくつかは、高精度アナログ（または混合信号）アプリケーションに関連付けられるデジタル化されたリアルタイムデータに関連付けられ得る。特定の実施形態は、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定関数処理、マイクロコントローラ用途などと関連することができる。
【００４９】
特定の文脈において、本明細書中に開示される特徴は、医療システム、科学計測、無線および優先通信、レーダー、産業用プロセス制御、音声およびビデオ装置、電流検出、器具類（高精細であることができる）、および他の可能性のあるデジタル処理ベースのシステムに関する種々の高精度アナログ（または混合信号）アプリケーションに適用可能であることができる。また、上述の特定の実施形態は、医用画像、患者監視、医療機器、および家庭内健康管理用のデジタル信号処理技術中に供給されることができる。これは、肺監視装置、加速度計、心拍監視装置、ペースメーカーなどを含むことができる。他の用途は、安全システム用の自動車技術（例えば、安定性制御システム、運転者支援システム、ブレーキングシステム、娯楽情報番組、およびあらゆる種類の室内用途）を伴うことができる。さらに、パワートレインシステム（例えば、ハイブリッドおよび電気自動車の）は、バッテリ監視、制御システム、通報制御、保守活動などに高精度データ変換製品を用いることができる。
【００５０】
また別の想定において、本開示の教示は、運転生産性、エネルギー効率、および信頼性を助ける処理制御システムを含む産業市場に適用可能であることができる。消費者用途において、上述の信号処理回路の教示は、画像処理、自動焦点、および画像安定化（例えば、デジタル静止画カメラ、ビデオカメラなど向け）に用いられることができる。他の消費者用途は、ホームシアターシステムの音声およびビデオプロセッサ、ＤＶＤレコーダ、および高解像度テレビを含むことができる。また別の消費者用途は、高度タッチスクリーンコントローラ（例えば、あらゆる種類の携帯用メディアデバイス向け）を伴うことができる。ゆえに、かかる技術は、スマートフォン、タブレット、安全システム、ＰＣ、ゲーム技術、仮想現実、シミュレーション訓練などの一部であることが容易に可能である。
【００５１】
本明細書中に提供された多数の例とともに、やりとりは２つ、３つ、４つ、またはそれ以上の電子コンポーネントについて記載され得るということに留意されたい。しかしながら、これは明瞭化および例のみを目的としてなされている。システムは、あらゆる適した様態で確立されることができるということが認識されるべきである。類似の設計の代替手段とともに、図面の図示されたコンポーネント、モジュール、および要素は、種々の可能な構成で組み合わせられてもよく、そのすべてが明確に本明細書の広範な範囲内である。特定の場合において、所与の組の流れの機能性うちの１つ以上を、制限した数の電子要素のみを参照することによって説明する方がより簡単である場合がある。図面およびその教示の電子回路は、容易に拡張可能であり、さらに複雑な／洗練された配置および構成とあわせて、数多くのコンポーネントを収容することができることが認識されるべきである。したがって、提供された例は、多種多様な他のアーキテクチャに潜在的に適用される際に、電子回路の範囲を制限したり、広範囲な教示を阻害したりするべきでない。
【００５２】
本明細書において、種々の特徴（例えば、要素、構成、モジュール、コンポーネント、ステップ、動作、特性など）への参照は、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「例となる実施形態」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「別の実施形態」、「いくつかの実施形態」、「種々の実施形態」、「他の実施形態」、「代替的な実施形態」および同様のものは、あらゆるかかる特徴が、本開示の１つ以上の実施形態中に含まれるが、同一の実施形態中に必ずしも組み合わされるとは限らないことを意味することが意図されることに留意されたい。
【００５３】
数多くの他の変更、置換、変化、代替、および修正は、当業者には判然とする場合があり、本開示はすべてのかかる変更、置換、変化、代替、および修正を、添付の特許請求の範囲内に入るものとして包含することが意図される。米国特許商標庁（ＵＳＰＴＯ）、および追加的に、本明細書に添付の特許請求の範囲を解釈して本明細書に関して発行されたあらゆる特許のあらゆる読者を支援するために、出願人は、出願人が、（ａ）特許請求の範囲のいずれも、本明細書の出願の期日に存在するように、用語「〜のための手段」または「〜のためのステップ」が特定の特許請求の範囲において特異的に用いられない限り、米国特許法第１１２条第６項を行使することを意図せず、（ｂ）本明細書のいかなる言及によっても、添付の本明細書に別様に反映されないいかなる意味においても本開示を制限することを意図しないことに留意することを所望する。
【００５４】
上述の装置のすべての随意的特徴は、本方法または本明細書中に記載の工程に関して実装されてもよく、また例中の仕様は、１つ以上の実施形態中のどこで用いられてもよい。第１の例において、あらゆる種類のコンピュータの一部であることができるシステム（あらゆる適切な回路、ディバイダ、コンデンサ、レジスタ、インジケータ、ＡＤＣ、ＤＦＦ、論理ゲート、ソフトウェア、ハードウェア、リンクなどを含むことができる）であって、複数の電子コンポーネントに連結されることができる回路基板をさらに含むシステムが提供される。これらの例（上記）における「〜のための手段」は、あらゆる適切なソフトウェア、回路、ハブ、コンピュータコード、論理、アルゴリズム、ハードウェア、コントローラ、インターフェース、リンク、バス、通信経路などと合わせて、本明細書中に記載のあらゆる適切なコンポーネントを用いることを含むことができる（がこれらに制限されない）。第２の例において、本システムは、実行されるとシステムに上述の活動のいずれかを実施させる機械可読命令をさらに備えるメモリを含む。
【図１Ａ】
2018078330.tif 000003
【図１Ｂ】
2018078330.tif 000004
【図２Ａ】
2018078330.tif 000005
【図２Ｂ】
2018078330.tif 000006
【図２Ｃ】
2018078330.tif 000007
【図３】
2018078330.tif 000008
【図４】
2018078330.tif 000009
【図５】
2018078330.tif 000010
【図６】
2018078330.tif 000011
【図７】
2018078330.tif 000012
【図８】
2018078330.tif 000013
【図９】
2018078330.tif 000014
【図１０】
2018078330.tif 000015
【手続補正書】
【提出日】平成30年2月2日(2018.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合されたデバイスを製造するための方法であって、
ｎ型ウェルに、カウンタードープされたインプラントを注入して、ｐ型ソースとｐ型ドレインとの間に延伸するチャネルを形成するステップであって、前記ｎ型ウェルは前記ｐ型ソース及び前記ｐ型ドレインを含み、前記カウンタードープされたインプラントはｐ型である、ステップと、
前記カウンタードープされたインプラント上にｐ型ポリシリコンゲートを形成して、演算増幅器の入力における埋め込みチャネルＭＯＳＦＥＴを提供するステップと
を含む方法。
【請求項２】
前記演算増幅器がレールツーレール演算増幅器である、請求項１に記載の方法。
【請求項３】
前記カウンタードープされたインプラントを注入することが、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を注入することを含む、請求項１に記載の方法。
【請求項４】
別の埋め込みチャネルＭＯＳＦＥＴのチャネルに、リン（Ｐ）またはヒ素（Ａｓ）を注入するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記埋め込みチャネルＭＯＳＦＥＴを、０．２５μｍ以上の加工技術を用いて製造するステップをさらに含む、請求項１に記載の方法。
【請求項６】
ｎチャネルＭＯＳＦＥＴを含む別の埋め込みチャネルＭＯＳＦＥＴを製造するステップをさらに含む、請求項５に記載の方法。
【請求項７】
前記埋め込みチャネルＭＯＳＦＥＴを、０．２５μｍ未満の加工技術を用いて製造するステップをさらに含む、請求項１に記載の方法。
【請求項８】
１つ以上の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合されたデバイスを製造するための方法であって、
ｐ型ウェルに、カウンタードープされたインプラントを注入して、ｎ型ソースとｎ型ドレインとの間に延伸するチャネルを形成するステップであって、前記ｐ型ウェルは前記ｎ型ソース及び前記ｎ型ドレインを含み、前記カウンタードープされたインプラントはｎ型である、ステップと、
前記カウンタードープされたインプラント上にｎ型ポリシリコンゲートを形成して、演算増幅器の入力における埋め込みチャネルＭＯＳＦＥＴを提供するステップと
を含む方法。
【請求項９】
前記演算増幅器がレールツーレール演算増幅器である、請求項８に記載の方法。
【請求項１０】
別の埋め込みチャネルＭＯＳＦＥＴのチャネルに、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を注入するステップをさらに含む、請求項８に記載の方法。
【請求項１１】
前記カウンタードープされたインプラントを注入することが、リン（Ｐ）またはヒ素（Ａｓ）を注入することを含む、請求項８に記載の方法。
【請求項１２】
前記埋め込みチャネルＭＯＳＦＥＴを、０．２５μｍ以上の加工技術を用いて製造するステップをさらに含む、請求項８に記載の方法。
【請求項１３】
前記埋め込みチャネルＭＯＳＦＥＴを、０．２５μｍ未満の加工技術を用いて製造するステップをさらに含む、請求項８に記載の方法。
【外国語明細書】
2018078330000001.pdf