(57)【要約】  【課題】Ｅ−ｍｏｄｅＭＯＳとＤ−ｍｏｄｅＭＯＳが混在して動作するダイヤモンド半導体を提供する。  【解決手段】水素終端ダイヤモンド半導体層上に、第１のゲート絶縁膜層及びゲートメタル層が形成された第１のＭＯＳトランジスタと第２のゲート絶縁膜層及びゲートメタル層が形成された第２のＭＯＳトランジスタであって、第１の絶縁膜は下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたＴｉＯ２膜とする２層の絶縁膜であり、第２の絶縁膜は、原子層成長法によって形成された単層の絶縁膜とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
ダイヤモンド基板上に水素終端ダイヤモンド半導体層、第１のゲート絶縁膜層及びゲートメタル層がこの順に積層された構造を有する第１のＭＯＳトランジスタと、該水素終端ダイヤモンド半導体層上に第２のゲート絶縁膜層及びゲートメタル層を有する第２のＭＯＳトランジスタを有するダイヤモンド半導体装置において、
前記第１の絶縁膜は、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたＴｉＯ２膜とする２層の絶縁膜であり、
前記第２の絶縁膜は、原子層成長法によって形成された単層の絶縁膜、
とすることを特徴としたダイヤモンド半導体装置。
【請求項２】
前記第１の絶縁膜の下層は、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であり、
前記第１の絶縁膜の上層は、スパッタリング法によって形成されたＬａＡｌＯ３、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＨｆＯ２、又は原子層成長法によって形成されたＴｉＯ２からなるいずれか１の膜であり、
前記第２の絶縁膜は、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることを特徴とした請求項１記載のダイヤモンド半導体装置。
【請求項３】
前記第１の絶縁膜の上層は、スパッタリング法によって形成されたＬａＡｌＯ３膜であることを特徴とした請求項１又は２記載のダイヤモンド半導体装置。
【請求項４】
前記第１のＭＯＳトランジスタはエンハンスメントモードのＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはデプリーションモードのＭＯＳトランジスタであることを特徴とした請求項１及至３のいずれか１に記載のダイヤモンド半導体装置。
【請求項５】
請求項１及至４のいずれか１に記載のダイヤモンド半導体装置を用いたことを特徴とするＮＯＴ動作をするロジック装置。
【請求項６】
請求項１及至４のいずれか１に記載のダイヤモンド半導体装置を用いたことを特徴とするＮＯＲ動作をするロジック装置。
【請求項７】
ダイヤモンド半導体基板上に水素終端ダイヤモンド半導体層を形成する半導体層形成工程と、
前記半導体層上に第１のゲートパターンを開口部として有する第１のレジストパターン形成工程と、
前記第１のレジストパターンの開口部に前記半導体層上に接して第１の絶縁膜からなる第１の絶縁膜パターンを形成する第１の絶縁膜パターン形成工程と、
前記第１の絶縁膜パターン上に金属からなる第１のゲートメタルパターンを形成する第１のゲートメタルパターン形成工程と、
前記第１のレジストパターンをリフトオフにより除去する第１のレジストパターン除去工程と、
前記半導体層上に第２のゲートパターンを開口部として有する第２のレジストパターン形成工程と、
前記第２のレジストパターンの開口部に前記半導体層上に接して第２の絶縁膜からなる第２の絶縁膜パターンを形成する第２の絶縁膜パターン形成工程と、
前記第２の絶縁膜パターン上に金属からなる第２のゲートメタルパターンを形成する第１のゲートメタルパターン形成工程と、
前記第２のレジストパターンをリフトオフにより除去する第２のレジストパターン除去工程と、
金属からなる配線層を形成する配線層形成工程と、
前記第１及び第２の絶縁膜に対して熱処理を行う熱処理工程を有し、
前記第１の絶縁膜は、原子層成長法によって絶縁膜Ａを形成する下層膜形成工程と、スパッタリング法による絶縁膜Ｂ又は原子層成長法によるＴｉＯ２からなる絶縁膜Ｂを形成する上層膜形成工程によって形成される２層膜からなり、
前記第２の絶縁膜は、原子層成長法によって形成される単層の絶縁膜Ｃからなり、
前記第１の絶縁膜パターン及び前記第１のメタルゲートパターンを有するエンハンスメントモード動作の第１のＭＯＳトランジスタ、及び、前記第２の絶縁膜パターン及び前記第２のメタルゲートパターンを有するデプリーションモード動作の第２のＭＯＳトランジスタを形成することを特徴としたダイヤモンド半導体装置の製造方法。
【請求項８】
前記絶縁膜ＡはＡｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であり、前記絶縁膜Ｂはスパッタリング法によって形成されたＬａＡｌＯ３、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＨｆＯ２、又は原子層成長法によって形成されたＴｉＯ２からなるいずれか１の膜であり、前記絶縁膜ＣはＡｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることを特徴とした請求項７記載のダイヤモンド半導体装置の製造方法。
【請求項９】
前記熱処理の温度は、１５０℃以上３５０℃以下であることを特徴とする請求項７又は８記載のダイヤモンド半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体ダイヤモンドは広いバンドギャップエネルギー（５．４５ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ／ｃｍ）、高いキャリア飽和速度（電子及び正孔についてそれぞれ１．５〜２．７×１０７ｃｍ／ｓ及び０．８５〜１．２×１０７ｃｍ／ｓ）（非特許文献１、２参照）、高い熱伝導率（２２Ｗ／ｃｍ・Ｋ）及び高いキャリア移動度（電子及び正孔についてそれぞれ４５００ｃｍ２／Ｖ・ｓ及び３８００ｃｍ２／Ｖ・ｓ）（非特許文献３参照）といったいくつかの際立った物理的特性を有している。このため、ダイヤモンドに基づいた電子デバイスは大きな電力、高周波、高い熱限界、及び高周波における小さな電力損失を示す。
【０００３】
最近、水素終端ダイヤモンドを使ったＭＯＳトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴとも呼ばれる）が大いに開発されるようになってきた。そして、４００℃の高温環境で約１０００Ｖの高い耐圧を得た水素終端ダイヤモンドによるＭＯＳトランジスタの報告もなされるようになってきた（非特許文献４参照）。
【０００４】
また、水素終端ダイヤモンドを使ってデプリーションモード（Ｄ−ｍｏｄｅとも称す）のＭＯＳＦＥＴが作製され、その動作が確認されるとともに、負荷抵抗をそのＭＯＳＦＥＴのドレイン側に繋げた回路が組まれ、その回路がＮＯＴロジック動作をすることが確認されている（非特許文献５，６参照）。さらに、エンハンスメントモード（Ｅ−ｍｏｄｅとも称す）のＭＯＳＦＥＴが作製され、その動作も確認されている（非特許文献７参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｐｈｙｓ．Ｒｅｖ．Ｂ，ｖｏｌ．２３，ｐｐ．３０５０−３０５７（１９８１）
【非特許文献２】Ｍａｔｅｒ．Ｔｏｄａｙ，ｖｏｌ．１１，ｐｐ．２２−２８（２００８）
【非特許文献３】Ｓｃｉｅｎｃｅ，ｖｏｌ．２９７，ｐｐ．１６７０−１６７２（２００２）
【非特許文献４】ＩＥＥＥ  ＩＥＤＭ，２０１４，１１．２．１（２０１４）
【非特許文献５】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．１０３，ｐ．０９２９０５（２０１３）
【非特許文献６】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．１０５，ｐ．０９８２１１０（２０１４）
【非特許文献７】Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．１１８，ｐ．１１５７０４（２０１５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、Ｅ−ｍｏｄｅＭＯＳトランジスタとＤ−ｍｏｄｅＭＯＳトランジスタが混在して動作をするダイヤモンド半導体装置及びその製造方法を提供することである。また、ダイヤモンド半導体によるＮＯＴやＮＯＲのロジック動作をするロジック装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の構成を下記に示す。
（構成１）
ダイヤモンド基板上に水素終端ダイヤモンド半導体層、第１のゲート絶縁膜層及びゲートメタル層がこの順に積層された構造を有する第１のＭＯＳトランジスタと、該水素終端ダイヤモンド半導体層上に第２のゲート絶縁膜層及びゲートメタル層を有する第２のＭＯＳトランジスタを有するダイヤモンド半導体装置において、
前記第１の絶縁膜は、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたＴｉＯ２膜とする２層の絶縁膜であり、
前記第２の絶縁膜は、原子層成長法によって形成された単層の絶縁膜、
とすることを特徴としたダイヤモンド半導体装置。
【０００８】
（構成２）
前記第１の絶縁膜の下層は、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であり、
前記第１の絶縁膜の上層は、スパッタリング法によって形成されたＬａＡｌＯ３、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＨｆＯ２、又は原子層成長法によって形成されたＴｉＯ２からなるいずれか１の膜であり、
前記第２の絶縁膜は、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることを特徴とした構成１記載のダイヤモンド半導体装置。
【０００９】
（構成３）
前記第１の絶縁膜の上層は、スパッタリング法によって形成されたＬａＡｌＯ３膜であることを特徴とした構成１又は２記載のダイヤモンド半導体装置。
【００１０】
（構成４）
前記第１のＭＯＳトランジスタはエンハンスメントモードのＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはデプリーションモードのＭＯＳトランジスタであることを特徴とした構成１及至３のいずれか１に記載のダイヤモンド半導体装置。
【００１１】
（構成５）
構成１及至４のいずれか１に記載のダイヤモンド半導体装置を用いたことを特徴とするＮＯＴ動作をするロジック装置。
【００１２】
（構成６）
構成１及至４のいずれか１に記載のダイヤモンド半導体装置を用いたことを特徴とするＮＯＲ動作をするロジック装置。
【００１３】
（構成７）
ダイヤモンド半導体基板上に水素終端ダイヤモンド半導体層を形成する半導体層形成工程と、
前記半導体層上に第１のゲートパターンを開口部として有する第１のレジストパターン形成工程と、
前記第１のレジストパターンの開口部に前記半導体層上に接して第１の絶縁膜からなる第１の絶縁膜パターンを形成する第１の絶縁膜パターン形成工程と、
前記第１の絶縁膜パターン上に金属からなる第１のゲートメタルパターンを形成する第１のゲートメタルパターン形成工程と、
前記第１のレジストパターンをリフトオフにより除去する第１のレジストパターン除去工程と、
前記半導体層上に第２のゲートパターンを開口部として有する第２のレジストパターン形成工程と、
前記第２のレジストパターンの開口部に前記半導体層上に接して第２の絶縁膜からなる第２の絶縁膜パターンを形成する第２の絶縁膜パターン形成工程と、
前記第２の絶縁膜パターン上に金属からなる第２のゲートメタルパターンを形成する第１のゲートメタルパターン形成工程と、
前記第２のレジストパターンをリフトオフにより除去する第２のレジストパターン除去工程と、
金属からなる配線層を形成する配線層形成工程と、
前記第１及び第２の絶縁膜に対して熱処理を行う熱処理工程を有し、
前記第１の絶縁膜は、原子層成長法によって絶縁膜Ａを形成する下層膜形成工程と、スパッタリング法による絶縁膜Ｂ又は原子層成長法によるＴｉＯ２からなる絶縁膜Ｂを形成する上層膜形成工程によって形成される２層膜からなり、
前記第２の絶縁膜は、原子層成長法によって形成される単層の絶縁膜Ｃからなり、
前記第１の絶縁膜パターン及び前記第１のメタルゲートパターンを有するエンハンスメントモード動作の第１のＭＯＳトランジスタ、及び、前記第２の絶縁膜パターン及び前記第２のメタルゲートパターンを有するデプリーションモード動作の第２のＭＯＳトランジスタを形成することを特徴としたダイヤモンド半導体装置の製造方法。
【００１４】
（構成８）
前記絶縁膜ＡはＡｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であり、前記絶縁膜Ｂはスパッタリング法によって形成されたＬａＡｌＯ３、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＨｆＯ２、又は原子層成長法によって形成されたＴｉＯ２からなるいずれか１の膜であり、前記絶縁膜ＣはＡｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることを特徴とした構成７記載のダイヤモンド半導体装置の製造方法。
【００１５】
（構成９）
前記熱処理の温度は、１５０℃以上３５０℃以下であることを特徴とする構成７又は８記載のダイヤモンド半導体装置の製造方法。
【発明の効果】
【００１６】
本発明によれば、１つのダイヤモンド半導体装置の中で、Ｅ−ｍｏｄｅ動作とＤ−ｍｏｄｅ動作をするＭＯＳトランジスタ及びその製造方法を提供することが可能になる。また、ダイヤモンド半導体によるＮＯＴやＮＯＲのロジック動作をするロジック装置を提供することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明のＥ−ｍｏｄｅＭＯＳトランジスタの構成を示す要部断面図。
【図２】本発明のＤ−ｍｏｄｅＭＯＳトランジスタの構成を示す要部断面図。
【図３】本発明のＭＯＳトランジスタの製造工程を断面図を用いて示した製造工程図。
【図４】本発明のＭＯＳトランジスタの製造工程を断面図を用いて示した製造工程図。
【図５】本発明のＭＯＳトランジスタの製造工程を断面図を用いて示した製造工程図。
【図６】本発明のＭＯＳトランジスタの製造工程を断面図を用いて示した製造工程図。
【図７】本発明のＮＯＴ回路の製造工程を平面図で示した製造工程図。
【図８】本発明のＮＯＲ回路の製造工程を平面図で示した製造工程図。
【図９】実施例１で作製したＭＯＳトランジスタの平面ＳＥＭ像。
【図１０】実施例１で作製したＭＯＳＦＥＴの電気特性を示す特性図。
【図１１】実施例１で作製したＥ−ｍｏｄｅとＤ−ｍｏｄｅＭＯＳトランジスタの電気特性を比較して示した特性図。
【図１２】実施例２で作製したＮＯＴ回路の平面写真とその回路図。（ａ）が光学顕微鏡による平面写真で、（ｂ）が回路図である。
【図１３】実施例２で作製したＮＯＴ回路の電気特性を示す特性図。
【図１４】実施例２で作製したＮＯＴ回路の電気特性を示す特性図。
【図１５】実施例３で作製したＮＯＲ回路の平面写真とその回路図。（ａ）が光学顕微鏡による平面写真で、（ｂ）が回路図である。
【図１６】実施例３で作製したＮＯＲ回路の電気特性を示す特性図。
【発明を実施するための形態】
【００１８】
シリコン半導体では、Ｅ−ｍｏｄｅとＤ−ｍｏｄｅのＭＯＳトランジスタの混載において、その混載は主にシリコン半導体へのドーパントの調整によって行われる。一方、本発明の水素終端ダイヤモンド半導体においては、その混載は、ゲート絶縁膜の構成の差によって行われる。
以下本発明を実施するための形態について図面を参照しながら説明する。
【００１９】
＜混載ＭＯＳトランジスタの構造と特徴＞
最初に、本発明の第１のＭＯＳトランジスタであるＥ−ｍｏｄｅＭＯＳトランジスタと第２のＭＯＳトランジスタであるＤ−ｍｏｄｅＭＯＳトランジスタ及びその混載トランジスタについて説明する。
第１のＥ−ｍｏｄｅＭＯＳトランジスタ１００は、図１に示すように、半導体層である水素終端ダイヤモンド層１上に形成された絶縁膜とメタル層５からなるゲート８、ソース６及びドレイン７からなる。そして、その絶縁膜は、原子層成長（ＡＬＤ）法によって形成された下層絶縁膜層２と、スパッタリング法又は原子層成長法によって形成されたＴｉＯ２膜からなる上層絶縁層３からなる２層膜である。
下層絶縁膜層２の材料は、原子層成長法によって形成された絶縁膜であれば特に制約はないが、成長温度は８０℃以上１５０℃以下にするのが好ましい。さらにトランジスタとして良好な電気特性を得るためには、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることが好ましい。また、その厚さも特に制約はないが、１ｎｍ以上１０ｎｍ以下が好ましく、２ｎｍ以上５ｎｍ以下がより好ましい。
スパッタリング法によって形成される上層絶縁膜層３の材料は、絶縁膜であれば特に制約はないが、トランジスタとして良好な電気特性を得るためには、ＬａＡｌＯ３、Ａｌ２Ｏ３、ＺｒＯ２、ＡｌＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＨｆＯ２からなるいずれか１の膜であることが好ましい。特にＬａＡｌＯ３はリーク電流が少なくなるので特に好ましい。上層絶縁膜層３の厚さは特に制約はないが、１０ｎｍ以上５０ｎｍ以下が好ましく、２０ｎｍ以上４０ｎｍ以下がより好ましい。
【００２０】
水素終端ダイヤモンド層１は、半導体層となるもので、例えばＩｂ型のダイヤモンド結晶基板上にエピタキシャル成長させて形成されるものである。
メタル層５、ソース６及びドレイン７はメタルからなる。メタルの材料は特に制約を受けないが、チタン（Ｔｉ）、金（Ａｕ）、タングステン（Ｗ）、白金（Ｐｔ）などを好んで用いることができる。特にＴｉをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないＡｕを用いることが好ましい。
【００２１】
第２のＤ−ｍｏｄｅＭＯＳトランジスタ１０１は、図２に示すように、水素終端ダイヤモンド層１上に絶縁層４とメタル層５からなるゲート９、ソース６及びドレイン７からなり、その絶縁層４は、原子層成長法によって形成された単層膜である。
絶縁層４の材料は、原子層成長法によって形成された絶縁膜であれば特に制約はないが、成長温度は８０℃以上１５０℃以下にするのが好ましい。さらにトランジスタとして良好な電気特性を得るためには、Ａｌ２Ｏ３とＨｆＯ２からなるいずれか１の膜であることが好ましい。また、その厚さも特に制約はないが、１０ｎｍ以上５０ｎｍ以下が好ましく、２０ｎｍ以上４０ｎｍ以下がより好ましい。
水素終端ダイヤモンド層１、メタル層５、ソース６及びドレイン７は第１のＭＯＳトランジスタと同じである。
【００２２】
第１のＥ−ｍｏｄｅＭＯＳトランジスタ１００及び第２のＤ−ｍｏｄｅＭＯＳトランジスタ１０１は、個々には、非特許文献７に開示がある。しかしながら、１つの水素終端ダイヤモンド層１上にＥ−ｍｏｄｅＭＯＳトランジスタとＤ−ｍｏｄｅＭＯＳトランジスタを作り分ける方法は未知で、またその作り分けをしたトランジスタがＮＯＴやＮＯＲのロジック動作をする性能を有することを予想することは難しかった。これは、水素終端ダイヤモンドからなる半導体層にダメージを与えることなく、Ｅ−ｍｏｄｅＭＯＳトランジスタの絶縁層とＤ−ｍｏｄｅＭＯＳトランジスタの絶縁層を所望の形状で作り分けることは難しいからである。
【００２３】
本発明では、詳細な検討の結果、物理的ダメージの少ないリフトオフ法の適用と、水素終端ダイヤモンドからなる半導体層に接して形成する絶縁層を原子層成長法によって形成することにより、Ｅ−ｍｏｄｅとＤ−ｍｏｄｅのＭＯＳトランジスタがともに所望の動作をする混載トランジスタとなることを見出した。
【００２４】
＜混載ＭＯＳトランジスタの製造方法＞
次に、このＥ−ｍｏｄｅとＤ−ｍｏｄｅの混載ＭＯＳトランジスタ１０２の製造方法を図３から６を用いて説明する。
まず、図３（ａ）に示すように、ダイヤモンド基板１０を準備する。ダイヤモンド基板としては、例えば、結晶面が１００のＩｂタイプが好んで用いられる。
【００２５】
その後、図３（ｂ）に示すように、ダイヤモンド基板上１０上に水素終端のダイヤモンド層１１をエピタキシャル成長させる。この水素終端ダイヤモンド層１１は、例えばＣＨ４ガスとＨ２ガスを用いたマイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜することができる。この成膜時に、例えば９００℃から９４０℃の熱処理が加わるが、この９００℃以上の熱処理により、水素終端ダイヤモンド層１１は十分な半導体特性を有する膜となる。したがって、この熱処理以外に特段のアニール処理を行わなくてもよい。
【００２６】
その後、図３（ｃ）に示すように、水素終端ダイヤモンド層１１上にレジストパターン１２をリソグラフィにより形成し、そのレジストパターン１２をマスクにして水素終端ダイヤモンド層１１をエッチングしてメサ加工された水素終端ダイヤモンド半導体層１を形成する（図３（ｄ）参照）。ここで、このエッチングにはＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングを好んで用いることができる。
【００２７】
しかる後、図４（ａ）に示すように、レジストパターン１２をＮＭＰ（ｎ−ｍｅｔｈｙｌ−２−ｐｙｒｒｏｌｉｄｏｎｅ）などのレジストストリッパー（溶剤）を用いて除去する。有機溶剤によるウェット除去であるため、水素終端ダイヤモンド半導体層１はほとんどダメージを受けない。一方、アッシングでは水素終端ダイヤモンド半導体層１の表面層がダメージを受けるので、レジストアッシング除去は好ましくない。
【００２８】
その後、図４（ｂ）に示すように、第１のＭＯＳトランジスタのゲート８（図１参照）を形成するためのレジストパターン１３を形成する。このゲート８はリフトオフ法により形成するため、レジストパターン１３は下層レジスト膜１３１と上層レジスト膜１３２からなり、上層レジスト膜１３２にリソグラフィにより第１のＭＯＳトランジスタのゲート形成用パターンを形成し、下層レジスト膜１３１を上層レジスト膜１３２の現像と同時にそのアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。このときのレジスト膜厚は、例えば、下層レジスト１３１は１．５〜２．０μｍ、上層レジスト１３２は０．３〜０．７μｍである。現像は、上層レジスト１３２と下層レジスト１３１を一貫で行い、その現像時間は、例えば、１．５〜３．０分である。
この工程で素終端ダイヤモンド半導体層１が触れるのは下層レジスト膜１３１とアルカリ現像液だけであり、素終端ダイヤモンド半導体層１はほとんどダメージを受けない。
【００２９】
その後、図４（ｃ）に示すように、絶縁膜１４をデポジション（成膜）する。この絶縁膜１４のデポジションは、水素終端ダイヤモンド半導体層１側から原子層成長法による絶縁膜Ａとスパッタリング法による絶縁膜Ｂの２層膜からなるデポジションとする。ここで、絶縁膜Ｂは原子層成長法によるＴｉＯ２膜に代えることもできる。
【００３０】
絶縁膜Ａは、前駆体ガス投入、パージ、水蒸気の投入、パージという４つのステップを１サイクルとして、このサイクルを所望の膜厚になるまで繰り返すことによりデポジションされる。物理的衝撃が少なく温度も比較的低いデポジションであるため、機械的衝撃や高温処理によりレジストパターン１３からレジスト成分が飛散し、露出している水素終端ダイヤモンド半導体層１にダメージを与え、汚染を引き起こすことは、このデポジションでは極めて起こりにくい。
【００３１】
絶縁膜Ｂのスパッタリング法としてはＲＦスパッタリングを好んで用いることができるが、ＤＣスパッタリングを用いることもできる。ＲＦスパッタリングは成膜レートが高いので特に好ましい。
ＤＣスパッタリングの場合は、例えば絶縁膜ＢとしてＡｌ２Ｏ３をデポジションする場合は、Ａｌターゲットを用い、反応性ガスとしてＯ２ガス、バッファーガスとしてＡｒガスなどを用いればよい。
ＲＦスパッタリングは物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層１の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜Ａや下層レジスト膜１３１で覆われているため、この種の問題は起こりにくい構成となっている。
【００３２】
その後、図４（ｄ）に示すように、メタルをデポジションする。メタルの材料は特に制約を受けないが、Ｔｉ、Ａｕ、Ｗ、Ｐｔなどを好んで用いることができる。特にＴｉをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないＡｕを用いることが好ましい。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。  このメタルのデポジションはある程度物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層１の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜Ａや下層レジスト膜１３１で覆われているため、この種の問題は起こりにくい構成となっている。
さらに、絶縁膜１４の形成と同じレジストパターン１３を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第１のＭＯＳトランジスタのゲート（図１参照）を形成することができる。加えて、絶縁膜１４のデポジションによってレジストパターン１３の開口部の間口が狭まるので、メタルがゲート絶縁膜パターンからはみ出して水素終端ダイヤモンド半導体層１に接触することを防ぐことができる。
【００３３】
しかる後、図５（ａ）に示すように、レジストパターン１３をＮＭＰなどのレジストストリッパー（有機溶剤）を用いて除去する。有機溶剤によるウェット除去であるため、水素終端ダイヤモンド半導体層１はほとんどダメージを受けない。この際、不要な絶縁膜やメタルはリフトオフ除去される。
【００３４】
その後、図５（ｂ）に示すように、第２のＭＯＳトランジスタのゲート９（図２参照）を形成するためのレジストパターン１６を形成する。このゲート９はリフトオフ法により形成するため、レジストパターン１６は下層レジスト膜１６１と上層レジスト膜１６２からなり、上層レジスト膜１６２にリソグラフィにより第２のＭＯＳトランジスタのゲート形成用パターンを形成し、下層レジスト膜１６１をアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。この工程で素終端ダイヤモンド半導体層１が触れるのは下層レジスト膜１６１とアルカリ現像液だけであり、素終端ダイヤモンド半導体層１はほとんどダメージを受けない。
【００３５】
リフトオフ用のレジストパターン１６を形成するに際して、１８０℃５分程度のホットプレートによる熱処理行う。この熱処理の第１の目的は、リフトオフレジストパターンの作製であるが、絶縁膜１４の熱処理も兼ねている。この熱処理により、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたＴｉＯ２膜とした絶縁膜１４を用いたＭＯＳトランジスタはＥ−ｍｏｄｅ動作をするようになる。
【００３６】
その後、図５（ｃ）に示すように、絶縁膜１７をデポジションする。この絶縁膜１７のデポジションは原子層成長法による単層膜のデポジションとする。
【００３７】
絶縁膜１７は、前駆体ガス投入、パージ、水蒸気の投入、パージという４つのステップを１サイクルとして、このサイクルを所望の膜厚になるまで繰り返すことによりデポジションされる。物理的衝撃が少なく温度も比較的低いデポジションであるため、機械的衝撃や高温処理によりレジストパターン１６からレジスト成分が飛散し、露出している水素終端ダイヤモンド半導体層１にダメージを与え、汚染を引き起こすことは、このデポジションでは極めて起こりにくい。
【００３８】
その後、図５（ｄ）に示すように、メタルをデポジションする。メタルの材料は特に制約を受けないが、このメタル１８はメタル１５と同じあるものが好ましく、Ｔｉ、Ａｕ、Ｗ、Ｐｔなどを好んで用いることができる。特にＴｉをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないＡｕを用いることが好ましい。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。
このメタルのデポジションはある程度物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層１の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜１４，１７や下層レジスト膜１６１で覆われているため、この種の問題は起こりにくい構成となっている。
さらに、絶縁膜１７の形成と同じレジストパターン１６を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第２のＭＯＳトランジスタのゲート（図２参照）を形成することができる。加えて、絶縁膜１７のデポジションによってレジストパターン１６の開口部の間口が狭まるので、メタルがゲート絶縁膜パターンからはみ出して水素終端ダイヤモンド半導体層１に接触することを防ぐことができる。
【００３９】
しかる後、図６（ａ）に示すように、レジストパターン１６をＮＭＰなどのレジストストリッパー（有機溶剤）を用いて除去する。
その後、図６（ｂ）に示すように、電極を形成するためのレジストパターン１９を形成する。電極はリフトオフ法により形成するため、レジストパターン１９は下層レジスト膜１９１と上層レジスト膜１９２からなり、上層レジスト膜１９２にリソグラフィにより電極形成用パターンを形成し、下層レジスト膜１９１をアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。
【００４０】
リフトオフ用のレジストパターン１９を形成するに際して、１８０℃５分程度のホットプレートによる熱処理行う。この熱処理の第１の目的は、リフトオフレジストパターンの作製であるが、絶縁膜１４の熱処理も兼ねている。レジストパターン１６を形成する際にも同様の熱処理を施しており、そのときの熱処理だけでも十分であるが、この電極形成用の熱処理も加わることにより、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたＴｉＯ２膜とした絶縁膜１４を用いたＭＯＳトランジスタは安定してＥ−ｍｏｄｅ動作をするようになる。
【００４１】
その後、図６（ｃ）に示すように、メタル２０をデポジションする。メタルの材料は特に制約を受けないが、オーミックコンタクトがとれ、所定の電気抵抗以下が得られる材料から選ばれる。例えば、下側からＰｄ、Ｔｉ、Ａｕからなる複合膜を好んで用いることができる。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。
しかる後、図６（ｄ）に示すように、レジストパターン１９をＮＭＰなどのレジストストリッパー（有機溶剤）を用いて除去し、不要なメタルをリフトオフ除去して、Ｅ−ｍｏｄｅ，Ｄ−ｍｏｄｅが混在しているＭＯＳトランジスタ１０２を製造する。
【００４２】
なお、上記の方法では、第１のＭＯＳトランジスタとしてＥ−ｍｏｄｅＭＯＳトランジスタを第２のＭＯＳトランジスタであるＤ−ｍｏｄｅＭＯＳトランジスタに先行して形成した。この順番を変更して第２のＤ−ｍｏｄｅＭＯＳトランジスタを形成後にＥ−ｍｏｄｅＭＯＳトランジスタを形成することも可能であるが、後者の場合はＥ−ｍｏｄｅＭＯＳトランジスタの熱処理が減る。本発明の方法によるＥ−ｍｏｄｅＭＯＳトランジスタは熱処理が重要なので、Ｅ−ｍｏｄｅＭＯＳトランジスタをＤ−ｍｏｄｅＭＯＳトランジスタに先行して形成して形成することが好ましい。
【００４３】
本発明のＥ−ｍｏｄｅＭＯＳトランジスタの熱処理としては、上記の工程では最高温度１８０℃でレジストパターン１３を形成する際に５分、レジストパターン１９を形成する際に５分の計１０分の熱処理とした。種々検討した結果、熱処理温度としては、１５０℃以上３５０℃以下とすればよいことが分かった。一方、４００℃とするとＥ−ｍｏｄｅ動作が不安定になる。
Ｅ−ｍｏｄｅＭＯＳトランジスタ単体を製造した場合は、４００℃でも十分安定したＥ−ｍｏｄｅＭＯＳトランジスタが得られたので、この事実はＥ−ｍｏｄｅＭＯＳトランジスタとＤ−ｍｏｄｅＭＯＳトランジスタを混載して製造した場合は、Ｅ−ｍｏｄｅＭＯＳトランジスタ単体を製造した場合とは異なるということを示している。
【００４４】
＜ＮＯＴ回路の製造方法＞
次に、ＮＯＴ回路の製造方法を図７を用いて説明する。なお、個々の詳細プロセスとその条件は前述の「混載ＭＯＳトランジスタの製造方法」を参照されたい。
まず、図７（ａ）に示すように、ダイヤモンド基板１０を準備する。
その後、図７（ｂ）に示すように、ダイヤモンド基板上１０上に水素終端のダイヤモンド層１１をエピタキシャル成長させる。
その後、水素終端ダイヤモンド層１１上にレジストパターンをリソグラフィにより形成し、そのレジストパターンをマスクにして水素終端ダイヤモンド層１１をエッチングしてメサ加工された水素終端ダイヤモンド半導体層１を形成する（図７（ｃ）参照）。
その後、図７（ｄ）に示すように、第１のＭＯＳトランジスタ（Ｅ−ｍｏｄｅＭＯＳトランジスタ）のゲート１２０（断面構造は図１の８を参照）を形成する。
次に、図７（ｅ）に示すように、第２のＭＯＳトランジスタ（Ｄ−ｍｏｄｅＭＯＳトランジスタ）のゲート１２１（断面構造は図２の９を参照）を形成する。
その後、図７（ｆ）に示すように、電極１２２を形成する。ここで、電極のパターンは、第１のＭＯＳトランジスタのドレインと第２のＭＯＳトランジスタのソースとゲートが電気的に接触するレイアウトとする。本方法によって、本発明のＥ−ｍｏｄｅＭＯＳトランジスタとＤ−ｍｏｄｅＭＯＳトランジスタからなるＮＯＴ回路の１０３が製造される。その特性については実施例２のところで述べる。
【００４５】
＜ＮＯＲ回路の製造方法＞
次に、ＮＯＲ回路の製造方法を図８を用いて説明する。なお、個々の詳細プロセスとその条件は前述の「混載ＭＯＳトランジスタの製造方法」を参照されたい。
まず、図８（ａ）に示すように、ダイヤモンド基板１０を準備する。
その後、図８（ｂ）に示すように、ダイヤモンド基板上１０上に水素終端のダイヤモンド層１１をエピタキシャル成長させる。
その後、水素終端ダイヤモンド層１１上にレジストパターンをリソグラフィにより形成し、そのレジストパターンをマスクにして水素終端ダイヤモンド層１１をエッチングしてメサ加工された水素終端ダイヤモンド半導体層１を形成する（図８（ｃ）参照）。
その後、図８（ｄ）に示すように、第１のＭＯＳトランジスタ（Ｅ−ｍｏｄｅＭＯＳトランジスタ）のゲート１２０を形成する。
次に、図８（ｅ）に示すように、第２のＭＯＳトランジスタ（Ｄ−ｍｏｄｅＭＯＳトランジスタ）のゲート１２１を形成する。
その後、図８（ｆ）に示すように、電極１２２を形成する。本方法によって、本発明のＥ−ｍｏｄｅＭＯＳトランジスタとＤ−ｍｏｄｅＭＯＳトランジスタからなるＮＯＲ回路の１０４が製造される。その特性については実施例３のところで述べる。
【実施例】
【００４６】
以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。
【００４７】
（実施例１）
実施例１では、本発明による半導体装置の製造方法とその電気特性について述べる。
＜半導体装置の製造方法＞
まず、Ｅｌｅｍｅｎｔ  Ｓｉｘ  ＣｏｍｐａｎｙのＩｂタイプのダイヤモンド基板１０を準備した（図３（ａ）参照）。その結晶面は１００である。
その後、図３（ｂ）に示すように、ダイヤモンド基板上１０上に水素終端のダイヤモンド層１１を約１５０ｎｍの厚さでエピタキシャル成長させた。その成膜には、ＣＨ４ガスとＨ２ガスを使用したマイクロ波プラズマＣＶＤを用いた。ＣＨ４及びＨ２のガス流量はそれぞれ０．５ｓｃｃｍ、５００ｓｃｃｍとした。圧力は８０Ｐａである。成膜中の温度は９００℃から９４０℃まで変化した。
【００４８】
その後、図３（ｃ）に示すように、水素終端ダイヤモンド層１１上にレジストパターン１２をリソグラフィにより形成し、そのレジストパターン１２をマスクにして水素終端ダイヤモンド層１１をエッチングしてメサ加工された水素終端ダイヤモンド半導体層１を形成した（図３（ｄ）参照）。
レジストとしてはＡＺ５２１４Ｅ（Ｃｌａｒｉａｎｔ（株））を用い、その膜厚は０．３〜０．７μｍとし、レジスト塗布後１１０℃２分のベークを行った。描画にはレーザーライターを用い、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ）が２．３８重量％の現像液を用いて１．０〜２．０分の現像を行った。
水素終端ダイヤモンド層１１のエッチングは容量結合プラズマＲＩＥで行った。Ｏ２ガスを用い、その流量は１００ｓｃｃｍとした。圧力は１０Ｐａである。５０Ｗで１．５分エッチングした。
しかる後、図４（ａ）に示すように、レジストパターン１２をＮＭＰ（ｎ−ｍｅｔｈｙｌ−２−ｐｙｒｒｏｌｉｄｏｎｅ）で除去した。除去時間は３０分であり、室温下で除去した。
【００４９】
その後、図４（ｂ）に示すように、第１のＭＯＳトランジスタのゲート８を形成するためのレジストパターン１３を形成した。レジストパターン１３は下層レジスト膜１３１と上層レジスト膜１３２からなる。下層レジスト膜１３１としては、ＬＯＡ  ５Ａ（日本化薬（株））を用い、その膜厚は１．５〜２．０μｍとした。塗布後のベーク温度は１８０℃であり、ベーク時間は５分とした。また、上層レジスト膜１３２としては、ＡＺ５２１４Ｅを用い、その膜厚は０．３〜０．７μｍとし、レジスト塗布後１１０℃２分のベークを行った。描画にはレーザーライターを用い、ＴＭＡＨが２．３８重量％の現像液を用いて１．５〜３．０分の現像を行った。
【００５０】
その後、図４（ｃ）に示すように、絶縁膜１４をデポジションした。この絶縁膜１４のデポジションは、水素終端ダイヤモンド半導体層１側から原子層成長法による絶縁膜Ａとスパッタリング法による絶縁膜Ｂの２層膜からなるデポジションとした。
【００５１】
絶縁膜Ａは、前駆体をＴＭＡ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｌｍｉｎｉｕｍ）、パージを１５０ｓｃｃｍのＮ２ガスとし、ＴＭＡ投入、Ｎ２ガスパージ、水蒸気投入、パージの４ステップを１サイクルにして膜厚が４．０ｎｍになるまでそのサイクルを繰り返した。ＴＭＡ及び水蒸気の投入時間は０．１秒、パージの時間は４．０秒とした。
【００５２】
絶縁膜ＢはＲＦスパッタリングにより成膜した。ターゲットとしてＬａＡｌＯ３を用い、３０Ｗ、室温（２３℃から３０℃）の条件で成膜した。スパッタガスはＡｒで、その流量は２ｓｃｃｍ、圧力は１Ｐａとした。成膜された絶縁膜ＢであるＬａＡｌＯ３膜の膜厚は２９．７ｎｍである。
【００５３】
その後、図４（ｄ）に示すように、メタルをデポジションした。メタルとしては、下層に膜厚が１０ｎｍのＴｉを、上層に膜厚が１００ｎｍのＡｕを用い、それらを蒸着法により成膜した。Ｔｉ及びＡｕの蒸着速度はそれぞれ０．０５ｎｍ／ｓ、０．２ｎｍ／ｓであった。蒸着時のチャンバー内の圧力は１．０×１０−５Ｐａから２．５×１０−５Ｐａであった。絶縁膜１４の形成と同じレジストパターン１３を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第１のＭＯＳトランジスタのゲートを形成することができた。
【００５４】
しかる後、図５（ａ）に示すように、レジストパターン１３をＮＭＰを用いて除去した。この除去は室温下で３時間かけて行った。この際、不要な絶縁膜やメタルはリフトオフ除去された。
【００５５】
その後、図５（ｂ）に示すように、第２のＭＯＳトランジスタのゲート９（図２参照）を形成するためのレジストパターン１６を形成した。レジストパターン１６は下層レジスト膜１６１と上層レジスト膜１６２からなる。下層レジスト膜１６１としては、ＬＯＡ  ５Ａを用い、その膜厚は１．５〜２．０μｍとした。塗布後のベーク温度は１８０℃であり、ベーク時間は５分とした。また、上層レジスト膜１６２としては、ＡＺ５２１４Ｅを用い、その膜厚は０．３〜０．７μｍとし、レジスト塗布後１１０℃２分のベークを行った。描画にはレーザーライターを用い、ＴＭＡＨが２．３８重量％の現像液を用いて１．５〜３．０分の現像を行った。
【００５６】
その後、図５（ｃ）に示すように、絶縁膜１７をデポジションした。この絶縁膜１７のデポジションは原子層成長法による単層膜とし、Ａｌ２Ｏ３膜をデポジションした。そこでは、前駆体をＴＭＡ、パージを１５０ｓｃｃｍのＮ２ガスとし、ＴＭＡ投入、Ｎ２ガスパージ、水蒸気投入、パージの４ステップを１サイクルにして膜厚が３０．４ｎｍになるまでそのサイクルを繰り返した。ＴＭＡ及び水蒸気の投入時間は０．１秒、パージの時間は４．０秒とした。
【００５７】
その後、図５（ｄ）に示すように、メタル１８をデポジションした。メタル１８としては、下層に膜厚が１０ｎｍのＴｉを、上層に膜厚が１００ｎｍのＡｕを用い、それらを蒸着法により成膜した。Ｔｉ及びＡｕの蒸着速度はそれぞれ０．０５ｎｍ／ｓ、０．２ｎｍ／ｓであった。蒸着時のチャンバー内の圧力は１．０×１０−５Ｐａから２．５×１０−５Ｐａであった。絶縁膜１７の形成と同じレジストパターン１６を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第２のＭＯＳトランジスタのゲートを形成することができた。
【００５８】
しかる後、図６（ａ）に示すように、レジストパターン１６をＮＭＰを用いて除去した。この除去は室温下で３時間かけて行った。この際、不要な絶縁膜やメタルはリフトオフ除去された。
その後、図６（ｂ）に示すように、電極を形成するためのレジストパターン１９を形成した。レジストパターン１９は下層レジスト膜１９１と上層レジスト膜１９２からなる。下層レジスト膜１９１としては、ＬＯＡ  ５Ａを用い、その膜厚は１．５〜２．０μｍとした。塗布後のベーク温度は１８０℃であり、ベーク時間は５分とした。また、上層レジスト膜１９２としては、ＡＺ５２１４Ｅを用い、その膜厚は０．３〜０．７μｍとし、レジスト塗布後１１０℃２分のベークを行った。描画にはレーザーライターを用い、ＴＭＡＨが２．３８重量％の現像液を用いて１．５〜３．０分の現像を行った。
【００５９】
その後、図６（ｃ）に示すように、メタル２０をデポジションした。メタル２０としては、下層に膜厚が１０ｎｍのパラジウム（Ｐｄ）、中間層に膜厚が２０ｎｍのＴｉ、そして上層に膜厚が１００ｎｍのＡｕを用い、それらを蒸着法により成膜した。Ｐｄ、Ｔｉ及びＡｕの蒸着速度はそれぞれ０．０５ｎｍ／ｓ、０．０５ｎｍ／ｓ、０．２ｎｍ／ｓであった。蒸着時のチャンバー内の圧力は１．０×１０−５Ｐａから２．５×１０−５Ｐａであった。
しかる後、図６（ｄ）に示すように、レジストパターン１９をＮＭＰを用いて除去した。この除去は室温下で３時間かけて行った。この際、不要なメタルはリフトオフ除去された。
以上の工程により、Ｅ−ｍｏｄｅ，Ｄ−ｍｏｄｅが混在しているＭＯＳトランジスタ１０２を製造した。
【００６０】
＜半導体装置の電気特性＞
前述の「半導体装置の製造法」によって作製した第１のトランジスタ（Ｅ−ｍｏｄｅＭＯＳトランジスタ）と第２のトランジスタ（Ｄ−ｍｏｄｅＭＯＳトランジスタ）の上面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像を、それぞれ図９（ａ）及び図９（ｂ）に示す。第１のＭＯＳトランジスタのゲート長（Ｌｇ）は２．０μｍ、第２のＭＯＳトランジスタのゲート長（Ｌｇ）は３．０μｍであった。
また、各々のゲートは各々に対するソースおよびドレインに対してオフセット形成されており、第１のトランジスタの場合は、ゲートとソースの間隔が１．２μｍ、ゲートとドレインの間隔が１．３μｍであった。第２のトランジスタの場合は、ゲートとソースの間隔が１．５μｍ、ゲートとドレインの間隔が２．０μｍであった。
【００６１】
作製したＭＯＳトランジスタのＶＤＳ−ＩＤＳ特性（ドレインとソース間の電圧―電流特性）を図１０に示す。ここで、同図の（ａ）は第１のトランジスタの場合で、（ｂ）は第２のトランジスタの場合である。ＶＧＳ（ゲートとソース間の電圧）を‐１．０Ｖから＋６．０Ｖまで＋１．０Ｖ刻みで振ったデータを載せており、最上端のデータはＶＧＳが６．０Ｖの場合を示す。なお、第１のトランジスタ（図１０（ａ））の場合は、‐９．０Ｖから０．０Ｖのデータが図上重なっていてその判別が難しくなっている。図１０から明らかなように、第１と第２のどちらのトランジスタもピンチオフ特性とｐチャンネル特性を示している。
【００６２】
ＩＤＳの最大値は、第１のトランジスタが‐６９．３ｍＡ／ｍｍ、第２のトランジスタが‐１１２．４ｍＡ／ｍｍであった。ＶＧＳが‐１０．０Ｖのときのゲート幅（ＷＧ）で規格化したオン抵抗は、第１のトランジスタが６３．５Ω・ｍｍ、第２のトランジスタが５６．０でΩ・ｍｍあった。図１１（ａ）のＶＧＳ−ＩＤＳ特性から示されるように、ゲートの閾値電圧（ＶＴＨ）は、第１のトランジスタが‐５．０±０．１Ｖ、第２のトランジスタが５．３±０．１Ｖであった。なお、第１のトランジスタと第２のトランジスタでＩＤＳの最大値及びＶＴＨの値は異なっているが、図１１（ｂ）に示さるように、伝達コンダクタンスｇｍの最大値は、第１のトランジスタが１６．８ｍＳ／ｍｍ、第２のトランジスタが１７．０ｍＳ／ｍｍとほぼ同等であった。
以上のことから、想定通りに、第１のトランジスタはＥ−ｍｏｄｅＭＯＳトランジスタとしての動作を行い、第２のトランジスタはＤ−ｍｏｄｅＭＯＳトランジスタとしての動作をすることを確認した。
【００６３】
（実施例２）
実施例２では、本発明によるＮＯＴロジック回路について述べる。
実施例１で述べた製造プロセスを用いて図１２に示すＮＯＴロジック回路を作製し、その電気特性を調べた。
図１２の（ａ）は作製したＮＯＴロジック回路の上面光学顕微鏡写真であり、（ｂ）はその電気回路図を示す。作製したロジック回路は、第１のトランジスタ（Ｅ−ｍｏｄｅＭＯＳトランジスタ）のソースをグラウンドとし、第１のトランジスタのドレインと第２のトランジスタ（Ｄ−ｍｏｄｅＭＯＳトランジスタ）のソース及びゲートを電気的に接合して出力端子とした回路となっている。入力端子は第１のトランジスタのゲートであり、電源を第２のトランジスタのドレインから供給する。
【００６４】
このＮＯＴ回路の入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）の関係を図１３に示す。同図では、パラメータとして電源電圧（ＶＤＤ）を‐５．０Ｖから‐２５．０Ｖまで５．０Ｖ刻みで振っている。図１３に示されるように、入力電圧Ｖｉｎとして０Ｖを与えた場合には、出力電圧Ｖｏｕｔは電源電圧ＶＤＤとほぼ同じ値となり、入力電圧Ｖｉｎとして−１０Ｖを与えた場合には、出力電圧Ｖｏｕｔはグラウンドレベルに近い値となって、この回路はロジック的にＮＯＴ動作をしていることが確認された。
【００６５】
このＮＯＴ回路の利得特性を図１４に示す。ここで、利得（Ｇａｉｎ）は‐ｄＶｏｕｔ／ｄＶｉｎで定義し、入力電圧Ｖｉｎに対する値として図示した。その結果、電源電圧ＶＤＤを‐５．０Ｖから‐２５．０Ｖに負電位を上げるにしたがい利得が１．１から２６．１に大幅に向上することが確認された。
【００６６】
（実施例３）
実施例３では、本発明によるＮＯＲロジック回路について述べる。
図１５の（ａ）は作製したＮＯＲロジック回路の上面光学顕微鏡写真であり、（ｂ）はその電気回路図を示す。作製したロジック回路は、２個のＥ−ｍｏｄｅＭＯＳトランジスタと１個のＤ−ｍｏｄｅＭＯＳトランジスタからなり、２個のＥ−ｍｏｄｅＭＯＳトランジスタはソース同士が電気的に繋がれて、グラウンドに落とされている。また、２個のＥ−ｍｏｄｅＭＯＳトランジスタのドレインとＤ−ｍｏｄｅＭＯＳトランジスタのソース及びゲートを電気的に接合して出力端子とした回路になっている。電源はＤ−ｍｏｄｅＭＯＳトランジスタのドレイン側から供給し、２個のＥ−ｍｏｄｅＭＯＳトランジスタのゲートからそれぞれ入力信号１及び２を供給する構成となっている。
【００６７】
この回路のロジック動作を評価した例を図１６に示す。図１６は、６０秒ごとに入力電圧（Ｖｉｎ１，Ｖｉｎ２）を変化させて、その時の出力電圧Ｖｏｕｔを測定した例である。入力電圧‐１０Ｖをロジック的に入力信号１、入力電圧０Ｖを入力信号０とすると、入力信号（１，１）の場合には出力電圧Ｖｏｕｔは‐０．８５±０．０５Ｖ、入力信号（１，０）の場合には出力電圧Ｖｏｕｔは‐１．８６±０．１０Ｖ、入力信号（０，１）の場合には出力電圧Ｖｏｕｔは‐１．９２±０．１０Ｖ、そして入力信号（０，０）の場合には出力電圧Ｖｏｕｔは‐１０．０Ｖとなった。この結果から、このロジック回路はＮＯＲ動作をしていることが確認できた。
【産業上の利用可能性】
【００６８】
以上、本発明により、Ｅ−ｍｏｄｅ動作をするＭＯＳトランジスタとＤ−ｍｏｄｅ動作をするトランジスタが混載されたダイヤモンド半導体装置、及びＮＯＴ動作やＮＯＲ動作を行うロジック回路が組み込まれたダイヤモンド半導体装置を提供することが可能になる。このため、本発明は、ロジック回路が組み込まれた大電力、高周波、高温対応の半導体装置の道を切り開くものとなっており、産業上大いに利用されることが期待される。
【符号の説明】
【００６９】
１：水素終端ダイヤモンド半導体層
２：下層絶縁層
３：上層絶縁層
４：絶縁層
５：メタル層
６：ソース
７：ドレイン
８：ゲート
９：ゲート
１０：ダイヤモンド基板
１１：水素終端ダイヤモンド半導体層
１２：レジストパターン
１３：レジストパターン
１４：第１の絶縁膜
１５：メタル
１６：レジストパターン
１７：第２の絶縁膜
１８：メタル
１９：レジストパターン
２０：メタル
１００：Ｅ−ｍｏｄｅＭＯＳトランジスタ
１０１：Ｄ−ｍｏｄｅＭＯＳトランジスタ
１０２：Ｄ−ｍｏｄｅ，Ｅ−ｍｏｄｅ混載ＭＯＳトランジスタ
１０３：ＮＯＴ回路
１０４：ＮＯＲ回路
１６：レジストパターン
１７：第２の絶縁膜
１３１：下層レジスト膜
１３２：上層レジスト膜
１６１：下層レジスト膜
１６２：上層レジスト膜
１９１：下層レジスト膜
１９２：上層レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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