(57)【要約】【課題】半導体装置の１辺に配置される複数のインターフェース回路に対する接続を容易とする。【解決手段】平面視において矩形状をなす半導体装置であって、半導体装置の少なくとも１辺に配置される複数の第１のインターフェース回路と、平面視において複数の第１のインターフェース回路よりも内側に、複数の第１のインターフェース回路に沿って配置される複数の第２のインターフェース回路と、複数の第２のインターフェース回路の間に設けられ、第１のインターフェース回路に接する接続領域と、を備えることを特徴とする。【選択図】図２
2018101736.tif 000002
【特許請求の範囲】
【請求項１】
平面視において矩形状をなす半導体装置であって、
前記半導体装置の少なくとも１辺に配置される複数の第１のインターフェース回路と、
平面視において前記複数の第１のインターフェース回路よりも内側に、前記複数の第１のインターフェース回路に沿って配置される複数の第２のインターフェース回路と、
前記複数の第２のインターフェース回路の間に設けられ、前記第１のインターフェース回路に接する接続領域と、
を備えることを特徴とする半導体装置。
【請求項２】
平面視において前記複数の第２のインターフェース回路よりも内側に配置されるコアロジック回路を備え、
前記接続領域には、前記コアロジック回路と前記第１のインターフェース回路とを接続する配線が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続領域には、前記第１のインターフェース回路に対してタイミング調整を行うための回路が配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のインターフェース回路は、前記半導体装置の１辺に沿う短辺を有する長方形状をなすことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の第１のインターフェース回路は、前記半導体装置の対向する２辺に配置されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の第１のインターフェース回路は、前記半導体装置の隣り合う少なくとも２辺に配置されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のインターフェース回路および前記第２のインターフェース回路は、ハードマクロから構成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の第１のインターフェース回路および前記複数の第２のインターフェース回路とバンプを介して電気的に接続される基板を備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記複数の第１のインターフェース回路の間にキャパシタが配置されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記キャパシタは、前記複数の第１のインターフェース回路の間に１つおきに配置されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記接続領域は、隣接する２つの前記第１のインターフェース回路に対応して設けられることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のインターフェース回路は、ＤＤＲ（Double Data Rate）方式で信号を入出力し、前記第２のインターフェース回路は、ＳＤＲ（Single Data Rate）方式で信号を入出力することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のインターフェース回路は、データに関連する信号を入出力し、前記第２のインターフェース回路は、コマンドまたはアドレスに関連する信号を入出力することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記半導体装置は前記基板の第１の面に実装され、前記第１のインターフェース回路は、前記第１の面に実装されるデバイスに接続され、前記第２のインターフェース回路は、前記第１の面と反対の第２の面に実装されるデバイスに接続されることを特徴とする請求項８に記載の半導体装置。
【請求項１５】
平面視において前記複数の第２のインターフェース回路よりも内側に、前記複数の第２のインターフェース回路に沿って１列または複数列に配置される複数の第３のインターフェース回路をさらに備え、
前記接続領域は、前記複数の第３のインターフェース回路の間に設けられ、前記第２のインターフェース回路および前記第３のインターフェース回路の各列を横切るように延在することを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
半導体装置におけるシリコンチップ（半導体チップ）内には、ＰＣＩｅ（Peripheral Component Interconnect Express）、ＨＤＭＩ（登録商標）（High Definition Multimedia Interface）、ＤＲＡＭ（Dynamic Random Access Memory）用インターフェースなどの外部インターフェースを構成する複数のインターフェース回路が搭載されている。特に、ＤＲＡＭはデータ転送量が多いため、必要とされるインターフェース回路の数が多く、ＤＲＡＭの搭載形態に応じてインターフェース回路の配置を適切に決める必要がある。ＤＲＡＭが半導体装置と同じ基板上の近傍に実装されている場合、複数のインターフェース回路は、ＤＲＡＭが近傍に配置されている半導体チップの１辺の外周に沿って１列に配置される。
【０００３】
しかし、近年は、ＤＲＡＭの搭載数が増加してきており、それに応じて必要なインターフェース回路の数も増加している。従来通り、半導体チップの１辺の外周に複数のインターフェース回路を配置すると、半導体チップの１辺に複数のインターフェース回路のすべてが収まりきらない場合がある。半導体チップの１辺において単純に複数のインターフェース回路を２列で配置した場合、内側のインターフェース回路が障害になるため、コアロジックから外側のインターフェース回路への配線を迂回させる必要が生じ、配線長が長くなってしまう。
【０００４】
このような状況に対して、特許文献１では、入出力インターフェースを形成するＩ／Ｏ（入出力）セルを半導体集積回路の外周と平行に２列に配置するとともに、Ｉ／Ｏセルに接続するための配線をＩ／Ｏセルの上層に形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１３１６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、Ｉ／Ｏセルの上層に設けられる配線を介してＩ／Ｏセルに接続する必要があるために、Ｉ／Ｏセルへの接続経路が複雑になってしまう。
本発明は、半導体装置の１辺に配置される複数のインターフェース回路に対する接続を容易とすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態における半導体装置は、平面視において矩形状をなす半導体装置であって、前記半導体装置の少なくとも１辺に配置される複数の第１のインターフェース回路と、平面視において前記複数の第１のインターフェース回路よりも内側に、前記複数の第１のインターフェース回路に沿って配置される複数の第２のインターフェース回路と、前記複数の第２のインターフェース回路の間に設けられ、前記第１のインターフェース回路に接する接続領域と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体装置の１辺に配置される複数のインターフェース回路に対する接続を容易とすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態における半導体装置、ＤＲＡＭ、ＰＣＢの断面図である。
【図２】第１実施形態における半導体チップの平面図である。
【図３】第１実施形態における半導体チップの部分拡大図である。
【図４】第１実施形態におけるキャパシタの接続を示す模式図である。
【図５】第２実施形態における半導体チップの平面図である。
【図６】第２実施形態における半導体チップの部分拡大図である。
【図７】第３実施形態における半導体装置、ＤＲＡＭ、ＰＣＢの断面図である。
【図８】第３実施形態における半導体チップの平面図である。
【図９】第３実施形態における半導体チップの部分拡大図である。
【図１０】第３実施形態におけるキャパシタの接続を示す模式図である。
【図１１】第４実施形態における半導体装置、ＤＲＡＭ、ＰＣＢの断面図である。
【図１２】第４実施形態における半導体チップの平面図である。
【図１３】第５実施形態における半導体チップの平面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
［第１実施形態］
まず、本発明の第1実施形態について説明する。図１は、本実施形態における半導体装置１００、ＤＲＡＭ２００、ＰＣＢ（Printed Circuit Board）３００の断面図である。半導体装置１００、ＤＲＡＭ２００は、ＰＣＢ３００の同一面上に実装されている。
【００１１】
半導体装置１００は、半導体チップ（ｄｉｅ）１１０、マイクロバンプ１２０ａ、１２０ｂ、インターポーザ１３０、ボール１４０ａ、１４０ｂを備えている。半導体チップ１１０は、シリコンウエハから作成され、平面視において矩形状をなしている。半導体チップ１１０は、インターポーザ１３０上に樹脂封止されている。半導体チップ１１０は、物理層（physical layer）のハードマクロ（以下ＰＨＹ）１１１ａ、１１１ｅと、信号パッド１１２ａ、１１２ｅとを備えている。半導体チップ１１０は、ＰＨＹ１１１ａ、１１１ｅ、信号パッド１１２ａ、１１２ｅ以外の構成要素を多数含み得るが、ここでの説明は省略する。
【００１２】
ＰＨＹ１１１ａ、１１１ｅは、半導体チップ１１０にマスク固定のハードウェアとして組み込まれた回路であって、ＤＲＡＭ２００と通信するためのインターフェースを構成する。ＰＨＹ１１１ａ、１１１ｅは、半導体チップ１１０の１辺に並列されており、特に限定されないが平面視においてそれぞれ正方形をなしている。ＰＨＹ１１１ａは、データに関するＤＱ（Data）系信号を通信し、ＰＨＹ１１１ｅは、コマンドまたはアドレスに関するＣＡ（Command Address）系信号を通信する。
【００１３】
信号パッド１１２ａ、１１２ｅは、ＰＨＹ１１１ａ、１１１ｅが信号の入出力を行うための入出力端子であり、それぞれＰＨＹ１１１ａ、１１１ｅの下面に形成される。信号パッド１１２ａ、１１２ｅは、それぞれマイクロバンプ１２０ａ、１２０ｂを介してインターポーザ１３０に結合される。
【００１４】
インターポーザ１３０は、絶縁体からなる矩形状の基板と、基板の表層または内層に形成された配線、多層の配線同士を接続するスルーホールなどから構成される。インターポーザ１３０は、ピッチの異なるマイクロバンプ１２０ａ、１２０ｂとボール１４０ａ、１４０ｂの間を、それぞれ配線１３１ａ、１３１ｂによって接続する。ボール１４０ａ、１４０ｂは、半導体装置１００の外部に信号を伝搬するための外部端子である。ボール１４０ａ、１４０ｂを含む複数のボールは、インターポーザ１３０の下面にアレイ状に配置され、インターポーザ１３０とＰＣＢ３００とを電気的に接続する。半導体装置１００のパッケージにおいて、外側のボール１４０ａには、ＤＱ系信号が割り当てられており、内側のボール１４０ｂには、ＣＡ系信号が割り当てられている。
【００１５】
ＤＲＡＭ２００は、半導体装置１００のメインメモリとして使用されるメモリである。ＤＲＡＭ２００は、ＤＲＡＭ２００の外部に信号を伝搬するための外部端子としてのボール２１０ａ、２１０ｂを備えている。ボール２１０ａ、２１０ｂを含む複数のボールは、ＤＲＡＭ２００の下面にアレイ状に配置され、ＤＲＡＭ２００とＰＣＢ３００とを電気的に接続する。ＤＲＡＭ２００のパッケージにおいて、外側のボール２１０ａには、ＤＱ系信号が割り当てられており、内側のボール２１０ｂには、ＣＡ系信号が割り当てられている。
【００１６】
ＰＣＢ３００は、絶縁体からなる基板と、基板の表層または内層に形成された配線、多層の配線同士を接続するスルーホールなどから構成される。ＰＣＢ３００は、半導体装置１００とＤＲＡＭ２００との間で信号を伝搬する配線３０１ａ、３０１ｂを備えている。配線３０１ａは、ＰＣＢ３００の表層を通り、半導体装置１００のボール１４０ａとＤＲＡＭ２００のボール２１０ａとを電気的に接続する。配線３０１ｂは、ＰＣＢ３００の内層を通り、半導体装置１００のボール１４０ｂとＤＲＡＭ２００のボール２１０ｂとを電気的に接続する。
【００１７】
このように、ＤＱ系信号が割り当てられたボール１４０ａ、２０１ａは、半導体装置１００とＤＲＡＭ２００の双方で、平面視においてパッケージの最外周に配置されている。一方、ＣＡ信号が割り当てられたボール１４０ｂ、２０１ｂは、半導体装置１００とＤＲＡＭ２００の双方で、平面視においてパッケージの内側に配置されている。このため、ＤＱ信号の配線３０１ａとＣＡ信号の配線３０１ｂとをＰＣＢ３００の異なる層に形成することにより、互いの信号配線が交差することを回避することが可能である。
【００１８】
また、ＤＱ系信号は、厳しいタイミング制約が求められるＤＤＲ（Double Data Rate）方式で転送され、ＣＡ系信号は、比較的タイミング制約が緩いＳＤＲ（Single Data Rate）方式で転送される。基板の表層に配置される配線は、基板の内層を通して配置される配線よりも短くなる。よって、ＤＱ系の信号の配線３０１ａを優先して表層に配置し、ＣＡ系の信号の配線３０１ｂを基板の内層に配置することにより、ＰＣＢ３００全体としてタイミング制約に応じた最適な配線配置を実現可能である。
【００１９】
次に、図２、図３を用いて、半導体チップ１１０の詳細な構成を説明する。図２は、半導体チップ１１０の１辺を含む拡大図であって、図１の枠Ａで囲まれた部分をＰＣＢ３００側から見た平面図である。図３は、図２の枠Ｂで囲まれた部分の拡大図である。半導体チップ１１０は複数のＰＨＹ１１１を備え、以下の説明においては、複数のＰＨＹ１１１のうちのＰＨＹ１１１ａ〜１１１ｆとそれらに関連する構成要素を例に挙げて説明する。
【００２０】
半導体チップ１１０は、ＰＨＹ１１１ａ〜１１１ｆ、信号パッド１１２ａ〜１１２ｆ、接続領域１１３ａ〜１１３ｃ、キャパシタ１１４ａ、１１４ｂ、電源パッド１１５ａ、１１５ｂ、コアロジック１１６、フリップフロップ１１７ａ〜１１７ｄを備えている。
【００２１】
ＰＨＹ１１１ａ〜１１１ｆは、半導体チップ１１０の１辺において２列に配置されている。すなわち、半導体チップ１１０は、１辺に配置される複数の第１のＰＨＹと、平面視において複数の第１のＰＨＹよりも内側に、複数の第１のＰＨＹに沿って配置される複数の第２のＰＨＹとを備えている。例えば、ＰＨＹ１１１ａ〜１１１ｄは、第１のＰＨＹであり、ＰＨＹ１１１ｅ、１１１ｆは、第２のＰＨＹである。本実施形態において、第１のＰＨＹは、ＤＱ系信号を通信するＰＨＹであって、図２においてＤＱ＿Ａ０〜Ａ３、ＤＱ＿Ｂ０〜Ｂ３、ＤＱ＿Ｃ０〜Ｃ３、ＤＱ＿Ｄ０〜Ｄ３の記号が付されている。また、本実施形態において、第２のＰＨＹは、ＣＡ系信号を通信するＰＨＹであって、図２においてＣＡ＿Ａ０〜Ａ１、ＣＡ＿Ｂ０〜Ｂ１、ＣＡ＿Ｃ０〜Ｃ１、ＣＡ＿Ｄ０〜Ｄ１の記号が付されている。
【００２２】
ＰＨＹ１１１ｂ〜１１１ｄ、１１１ｆは、上述のＰＨＹ１１１ａ、１１１ｅと同様の物理層のハードマクロであって、ＤＲＡＭ２００と通信するためのインターフェースを構成する。信号パッド１１２ｂ〜１１２ｄ、１１２ｆは、ＰＨＹ１１１ｂ〜１１１ｄ、１１１ｆが信号の入出力を行うための入出力端子であり、それぞれＰＨＹ１１１ｂ〜１１１ｄ、１１１ｆの下面に形成される。信号パッド１１２ｂ〜１１２ｄ、１１２ｆは、それぞれマイクロバンプ１２０ｂ〜１２０ｄ、１２０ｆを介してインターポーザ１３０に結合される。
【００２３】
接続領域１１３は、図２、図３においてドットが付された領域で示される。接続領域１１３は長方形状をなし、２つの第２のＰＨＹの間に設けられるとともに、２つの第１のＰＨＹに接している。例えば、接続領域１１３ｂは、第２のＰＨＹ１１１ｅ、１１１ｆの間に設けられ、第１のＰＨＹ１１１ｂ、１１１ｃに接している。接続領域１１３ｂには、コアロジック１１６からＰＨＹ１１１ｂ、１１１ｄへの配線、不図示の論理回路、フリップフロップ１１７ｂ、１１７ｄなどが配置され得る。
【００２４】
第１のＰＨＹは、２つのＰＨＹとその間の１つのキャパシタの組の繰り返しからなる配列パターンを有している。具体的には、半導体チップ１１０の１辺に、ＰＨＹ１１１ａ、キャパシタ１１４ａ、ＰＨＹ１１１ｂの組が配置され、続いてＰＨＹ１１１ｃ、キャパシタ１１４ｂ、ＰＨＹ１１１ｄの組が配置され、さらに同様の組が配置される。第２のＰＨＹは、２つの第１のＰＨＹと１つのキャパシタの組に対応して設けられ、キャパシタに対向するように配置されている。例えば、第２のＰＨＹ１１１ｅは、第１のＰＨＹ１１１ａ、１１１ｂ、キャパシタ１１４ａの組に対応し、キャパシタ１１４ａに対向するように配置されている。したがって、第２のＰＨＹの数は、第１のＰＨＹの数の約半数となる。
【００２５】
コアロジック（コアロジック回路）１１６は、平面視において複数の第２のＰＨＹよりも内側に配置され、論理回路、ＳＲＡＭ（Static Random Access Memory）などで構成される。コアロジック１１６とＰＨＹ１１１ｂとの間には、フリップフロップ１１７ａ、１１７ｂが配置され、コアロジック１１６とＰＨＹ１１１ｃとの間には、フリップフロップ１１７ｃ、１１７ｄが配置される。
【００２６】
フリップフロップ１１７ａ〜１１７ｄは、タイミング収束のために配置されたタイミング調整用の回路である。タイミング調整用の回路は、高速な信号を取り扱う場合、タイミング収束性を向上させるために、ＰＨＹ１１１の近傍に配置する必要がある。本実施形態では、例えば接続領域１１３ｂを確保することで、ＰＨＹ１１１ｂ、１１１ｃの近傍にそれぞれフリップフロップ１１７ｂ、１１７ｄが配置可能となり、タイミング収束性を向上させることが可能である。
【００２７】
キャパシタ１１４ａ、１１４ｂは、ＰＨＹ１１１ａ〜１１１ｆの電源のノイズおよびインピーダンスを低下することで電源品質を向上させることを目的としたオンダイキャパシタ（ＯｎＤｉｅＣａｐ）である。これにより、ＰＨＹ１１１ａ〜１１１ｆに必要な電流を即座に供給することができる。キャパシタ１１４ａ、１１４ｂは、図２、図３において斜線で示され、第１のＰＨＹの間に設けられる。より詳細には、キャパシタ１１４ａ、１１４ｂは、複数の第１のＰＨＹの間において１つおきに設けられる。例えば、ＰＨＹ１１１ａ、１１１ｂ間にキャパシタ１１４ａが設けられ、ＰＨＹ１１１ｂ、１１１ｃ間にキャパシタは設けられず、ＰＨＹ１１１ｃ、１１１ｄ間にキャパシタ１１４ｂが設けられる。キャパシタ１１４ａを囲む１組のＰＨＹ１１１ａ、１１１ｂ、１１１ｅは、キャパシタ１１４ａを共有している。同様に、ＰＨＹ１１１ｃ、１１１ｄ、１１１ｆは、キャパシタ１１４ｂを共有している。電源パッド１１５ａは、１組のＰＨＹ１１１ａ、１１１ｂ、１１１ｅへ電源を供給するための電源端子である。同様に、電源パッド１１５ｂは、１組のＰＨＹ１１１ｃ、１１１ｄ、１１１ｆへ電源を供給するための電源端子である。
【００２８】
次に、図４を用いてキャパシタ１１４ａを含む周辺回路を説明する。図４は、ＰＨＹ１１１ａ、１１１ｂ、１１１ｅ、キャパシタ１１４ａ、電源パッド１１５ａの接続を模式的に表した図である。キャパシタ１１４ａの第１の電極は接地線に接続され、第２の電極は、電源パッド１１５ａとＰＨＹ１１１ａ、１１１ｂ、１１１ｅに接続される。電源パッド１１５ａから各ＰＨＹへの電源線上にキャパシタ１１４ａが設けられていることで、ＰＨＹ１１１ａ、１１１ｂ、１１１ｅに供給される電源の品質を向上させることが可能となる。
【００２９】
本実施形態では、半導体チップ１１０の１辺に複数のＰＨＹ１１１が２列に配置され、内側の列のＰＨＹ１１１間には接続領域１１３が設けられる。これにより、複数のＰＨＹ１１１を半導体チップ１１０の１辺に配置しつつ、接続領域１１３を介して最外周のＰＨＹ１１１への接続を容易に行うことができる。さらに、接続領域１１３に各ＰＨＹへの配線、タイミング調整用のフリップフロップ１１７ｂ、１１７ｄなどのロジックを設けることができるため、配線性およびタイミング収束性の確保を容易とすることが可能である。また、キャパシタ１１４を最外周のＰＨＹ１１１間に設けることにより、電源の品質向上が可能である。
【００３０】
［第２実施形態］
次に、本発明の第２実施形態について説明する。本実施形態では、第１実施形態と同様に、半導体チップ１１０の１辺において複数のＰＨＹ１１１を２列に配置している。第１実施形態では、ＰＨＹ１１１の形状を特に限定していないが、本実施形態では、ＤＱ系信号を通信するＰＨＹ１１１の形状を長方形としている。
【００３１】
図５は、半導体チップ１１０の１辺を含む拡大図であって、図１の枠Ａで囲まれた部分をＰＣＢ３００側から見た平面図である。図６は、図５の枠Ｄで囲まれた部分の拡大図である。本実施形態における半導体装置１００、ＤＲＡＭ２００、ＰＣＢ３００は、第１実施形態と同様に構成されているため、第１実施形態と異なる点を中心に説明する。
【００３２】
図５、図６に示すように、ＰＨＹ１１１ａ〜１１１ｄは、長方形をなしている。第１のＰＨＹは、半導体チップ１１０において外周の１列目（最外周）に設けられ、長方形の短辺が半導体チップ１１０の１辺に隣接するように配置されている。長方形のＰＨＹ１１１を最外周に配置することで、例えばコアロジック１１６からＰＨＹ１１１ｂ、１１１ｃへの接続領域１１３ｂを確保しつつ、接続領域１１３ｂを半導体チップ１１０の１辺に平行な方向（図６のＹ軸方向）に縮小することができる。
【００３３】
仮に、各ＰＨＹの長辺を半導体チップ１１０の１辺に隣接させた場合、すべてのＰＨＹ１１１を１辺に収めるために、半導体チップ１１０の１辺が長くなってしまう可能性がある。また、接続領域１１３は図６のＹ軸方向に拡大されるため、半導体チップ１１０全体のサイズが大きくなってしまう可能性がある。これに対し、本実施形態では、半導体チップ１１０の１辺の最外周に長方形のＰＨＹ１１１の短辺が隣接するように配置することで、最外周のＰＨＹ１１１への接続領域１１３を確保しつつ、接続領域１１３として割り当てられる面積を削減することができる。これにより、半導体チップ１１０のトータルエリアを効率的に使用することが可能である。
【００３４】
［第３実施形態］
次に、本発明の第３実施形態について説明する。本実施形態では、半導体装置と同一基板上において２つのＤＲＡＭが異なる面に実装される。図７は、本実施形態における半導体装置５００、ＤＲＡＭ２００、ＤＲＡＭ４００、ＰＣＢ６００の断面図である。半導体装置５００、ＤＲＡＭ２００は、ＰＣＢ６００の上面に実装され、ＤＲＡＭ４００は、ＰＣＢ６００の下面に実装されている。
【００３５】
半導体装置５００は、半導体チップ５１０、マイクロバンプ５２０ａ〜５２０ｄ、インターポーザ５３０、ボール５４０ａ〜５４０ｄを備えている。半導体チップ５１０は、シリコンウエハから作成され、平面視において矩形状をなしている。半導体チップ５１０は、インターポーザ５３０上に樹脂封止されている。半導体チップ５１０は、ＰＨＹ５１１ａ、５１１ｃ、信号パッド５１２ａ、５１２ｃを備えている。半導体チップ５１０は、ＰＨＹ５１１ａ、５１１ｃ、信号パッド５１２ａ、５１２ｃ以外の構成要素を多数含み得るが、ここでの説明は省略する。
【００３６】
ＰＨＹ５１１ａ、５１１ｃは、半導体チップ５１０にマスク固定のハードウェアとして組み込まれた回路であって、対向デバイスのＤＲＡＭ２００、ＤＲＡＭ４００と通信するためのインターフェースを構成する。ＰＨＹ５１１ａは、ＰＣＢ６００の上面に実装されるＤＲＡＭ２００との通信を行い、ＰＨＹ５１１ｃは、ＰＣＢ６００の下面に実装されるＤＲＡＭ４００との通信を行う。
【００３７】
信号パッド５１２ａ、５１２ｃは、ＰＨＹ５１１ａ、５１１ｃが信号の入出力を行うための入出力端子であり、それぞれＰＨＹ５１１ａ、５１１ｃの下面に複数形成される。信号パッド５１２ａ、５１２ｃは、マイクロバンプ５２０ａ〜５２０ｄを介してインターポーザ５３０に結合される。
【００３８】
インターポーザ５３０は、インターポーザ１３０と同様に構成されており、ピッチの異なるマイクロバンプ５２０ａ〜５２０ｄとボール５４０ａ〜５４０ｄの間を、それぞれ配線５３１ａ〜５３１ｄによって接続する。ボール５４０ａ〜５４０ｄは、半導体装置５００の外部に信号を伝搬するための外部端子である。ボール５４０ａ〜５４０ｄを含む複数のボールは、インターポーザ５３０の下面にアレイ状に配置され、インターポーザ５３０とＰＣＢ６００とを電気的に接続する。半導体装置５００において、外側のボール５４０ａ、５４０ｂは、ＤＲＡＭ２００と接続するために使用され、内側のボール５４０ｃ、５４０ｄは、ＤＲＡＭ４００と接続するために使用されている。
【００３９】
ＤＲＡＭ４００は、ＤＲＡＭ２００とともに半導体装置５００のメインメモリとして使用されるメモリである。ＤＲＡＭ４００は、ＤＲＡＭ４００の外部に信号を伝搬するための外部端子としてのボール４１０ｃ、４１０ｄを備えている。ボール４１０ｃ、４１０ｄを含む複数のボールは、ＤＲＡＭ４００の下面（裏面）にアレイ状に配置され、ＤＲＡＭ４００とＰＣＢ６００とを電気的に接続する。
【００４０】
ＰＣＢ６００は、ＰＣＢ３００と同様に構成されており、半導体装置５００とＤＲＡＭ２００、ＤＲＡＭ４００と間で信号を伝搬する配線６０１ａ〜６０１ｄを備えている。配線６０１ａは、ＰＣＢ６００の表層を通り、半導体装置５００のボール５４０ａとＤＲＡＭ２００のボール２１０ａとを電気的に接続する。配線６０１ｂは、ＰＣＢ６００の内層を通り、半導体装置５００のボール５４０ｂとＤＲＡＭ２００のボール２１０ｂとを接続する。配線６０１ｃは、ＰＣＢ６００の内層を通り、半導体装置５００のボール５４０ｃとＤＲＡＭ４００のボール４１０ｃとを接続する。配線６０１ｄは、ＰＣＢ６００の内層と裏面の表層を通り、半導体装置５００のボール５４０ｄとＤＲＡＭ４００のボール４１０ｄとを接続する。
【００４１】
このように、ＰＣＢ６００上で半導体装置５００と同一面に実装されるＤＲＡＭ２００に対して、平面視において半導体チップ５１０の外側に配置される第１のＰＨＹが割り当てられる。一方、ＰＣＢ６００上で半導体装置５００と反対面に実装されるＤＲＡＭ４００に対して、平面視において半導体チップ５１０の内側に配置される第２のＰＨＹが割り当てられる。そのため、ＤＲＡＭ２００との信号配線をＰＣＢ６００の上層部に配置し、ＤＲＡＭ４００との信号配線をＰＣＢ６００の下層部に形成することにより、互いの信号配線の交差を回避することが可能である。
【００４２】
次に、図８、図９を用いて、半導体チップ５１０の詳細な構成を説明する。図９は、半導体チップ５１０の１辺を含む拡大図であって、図７の枠Ｅで囲まれた部分をＰＣＢ６００側から見た平面図である。図９は、図８の枠Ｆで囲まれた部分の拡大図である。半導体チップ５１０は複数のＰＨＹ５１１を備えており、複数のＰＨＹ５１１には、図８、図９において「ＤＱ＿」または「ＣＡ＿」で始まる記号が付されている。以下の説明においては、複数のＰＨＹ５１１のうちのＰＨＹ５１１ａ〜５１１ｄとそれらに関連する構成要素を例に挙げて説明する。
【００４３】
半導体チップ５１０は、ＰＨＹ５１１ａ〜５１１ｄ、信号パッド５１２ａ〜５１２ｄ、接続領域５１３ｂ、キャパシタ５１４ａ、５１４ｂ、電源パッド５１５ａ、５１５ｂ、コアロジック５１６、フリップフロップ５１７ａ、５１７ｂを備えている。
【００４４】
ＰＨＹ５１１ａ〜５１１ｄは、半導体チップ５１０の１辺において２列に配置されている。すなわち、半導体チップ５１０は、１辺に配置される複数の第１のＰＨＹと、平面視において複数の第１のＰＨＹよりも内側に、複数の第１のＰＨＹに沿って１列に配置される複数の第２のＰＨＹとを備えている。例えば、ＰＨＹ５１１ａ、５１１ｂは第１のＰＨＹであり、ＰＨＹ５１１ｃ、５１１ｄは第２のＰＨＹである。本実施形態において、第１のＰＨＹは、ＣＡ系信号およびＤＱ系信号を通信するＰＨＹであって、図８においてＣＡ＿Ａ０〜Ａ１、ＤＱ＿Ａ０〜Ａ３、ＣＡ＿Ｂ０〜Ｂ１、ＤＱ＿Ｂ０〜Ｂ３の記号が付されている。また、本実施形態において、第２のＰＨＹは、ＣＡ系信号およびＤＱ系信号を通信するＰＨＹであって、図８においてＣＡ＿Ｃ０〜Ｃ１、ＤＱ＿Ｃ０〜Ｃ３、ＣＡ＿Ｄ０〜Ｄ１、ＤＱ＿Ｄ０〜Ｄ３の記号が付されている。
【００４５】
ＰＨＹ５１１ｂ、５１１ｄは、上述のＰＨＹ５１１ａ、５１１ｃと同様の物理層のハードマクロであって、ＤＲＡＭ２００、ＤＲＡＭ４００と通信するためのインターフェースを構成する。信号パッド５１２ｂ、５１２ｄは、ＰＨＹ５１１ｂ、５１１ｄが信号の入出力を行うための入出力端子であり、それぞれＰＨＹ５１１ｂ、５１１ｄの下面に形成される。信号パッド５１２ｂ、５１２ｄは、それぞれマイクロバンプ５２０ｂ、５２０ｄを介してインターポーザ５３０に結合される。
【００４６】
接続領域５１３は、図８、図９においてドットが付された領域で示される。接続領域５１３は、長方形状をなし、２つの第２の複数のＰＨＹの間に設けられるとともに、２つの第１のＰＨＹに接している。例えば、接続領域５１３ｂは、第２のＰＨＹ５１１ｃ、５１１ｄの間に設けられ、第１のＰＨＹ５１１ｂに接している。接続領域５１３ｂには、コアロジック５１６からＰＨＹ５１１ｂへの配線、不図示の論理回路、フリップフロップ５１７ｂなどが配置され得る。
【００４７】
第１のＰＨＹは、１つのＰＨＹと該１つのＰＨＹに隣接する１つのキャパシタの組の繰り返しからなる配列パターンを有している。具体的には、半導体チップ５１０の１辺に、ＰＨＹ５１１ａとキャパシタ５１４ａの組が配置され、続いてＰＨＹ５１１ｂ、キャパシタ５１４ｂの組が配置され、さらに同様の組が配置される。さらに、キャパシタを除いてＰＨＹのみに着目すると、ＣＡ系信号を通信する２つのＰＨＹ（例えばＣＡ＿Ａ０〜Ａ１、ＣＡ＿Ｂ０〜Ｂ１）と、ＤＱ系信号を通信する４つのＰＨＹ（例えばＤＱ＿Ａ０〜Ａ３、ＤＱ＿Ｂ０〜Ｂ３）とが交互に配置されている。
【００４８】
第２のＰＨＹは、１つの第１のＰＨＹと１つのキャパシタの組に対応して設けられ、第１のＰＨＹおよびキャパシタに対向するように配置されている。例えば、第２のＰＨＹ５１１ｃは、第１のＰＨＹ５１１ａ、キャパシタ５１４ａの組に対向するように配置されている。したがって、第２の複数のＰＨＹの数は、第１の複数のＰＨＹの数とほぼ同数となる。
【００４９】
コアロジック５１６は、平面視において複数の第２のＰＨＹよりも内側に配置され、論理回路、ＳＲＡＭなどで構成される。例えばコアロジック５１６とＰＨＹ５１１ｂとの間には、フリップフロップ５１７ａ、５１７ｂが配置される。フリップフロップ５１７ａ、５１７ｂは、タイミング収束のために配置されたタイミング調整用の回路である。接続領域５１３ｂを確保することで、ＰＨＹ５１２ｂの近傍にフリップフロップ５１７ｂが配置可能となり、タイミング収束性を向上させることが可能である。
【００５０】
キャパシタ５１４ａ、５１４ｂは、ＰＨＹ５１１ａ〜５１１ｄの電源のノイズおよびインピーダンスを低下することで電源品質を向上させることを目的としたオンダイキャパシタであって、ＰＨＹ５１１ａ〜５１１ｄに必要な電流を即座に供給することができる。キャパシタ５１４ａ、５１４ｂは、図８、図９において斜線で示され、第１のＰＨＹの間に設けられる。例えば、１組のＰＨＹ５１１ａ、５１１ｃは、キャパシタ５１４ａを共有している。同様に、１組のＰＨＹ５１１ｂ、５１１ｄは、キャパシタ５１４ｂを共有している。電源パッド５１５ａは、１組のＰＨＹ５１１ａ、５１１ｃへ電源を供給するための電源端子である。同様に、電源パッド５１５ｂは、１組のＰＨＹ５１１ｂ、５１１ｄへ電源を供給するための電源端子である。
【００５１】
次に、図１０を用いてキャパシタ５１４ａを含む周辺回路を説明する。図１０は、ＰＨＹ５１１ａ、５１１ｃ、キャパシタ５１４ａ、電源パッド５１５ａの接続を模式的に表した図である。キャパシタ５１４ａの第１の電極は接地線に接続され、第２の電極は、電源パッド５１５ａとＰＨＹ５１１ａ、５１１ｃに接続される。電源パッド５１５ａから各ＰＨＹへの電源線上にキャパシタ５１４ａが設けられていることで、ＰＨＹ５１１ａ、５１１ｃに供給される電源の品質を向上させることが可能となる。
【００５２】
本実施形態では、ＰＣＢ６００において、半導体装置５００が実装される面（上面）とその反対の面（下面）にそれぞれＤＲＡＭ２００、４００が実装される。半導体装置５００の最外周には、ＤＲＡＭ２００との通信インターフェースとして第１のＰＨＹが配置される。一方、半導体装置５００の内側には、ＤＲＡＭ４００との通信インターフェースとして第２のＰＨＹが配置される。上面のＤＲＡＭ２００に対しては、半導体装置５００の外側からＰＣＢ６００の上層部を通して配線可能であり、下面のＤＲＡＭ４００に対しては、半導体装置５００の内側からＰＣＢ６００の下層部を通して配線可能である。よって互いの配線が交差することなく、ＰＣＢ６００の配線性を向上させることが可能である。
【００５３】
［第４実施形態］
次に、本発明の第４実施形態について説明する。本実施形態では、半導体チップの対向する２辺に対して複数のＰＨＹが配置される。図１１は、本実施形態における半導体装置７００、ＤＲＡＭ２００、ＤＲＡＭ８００、ＰＣＢ３００の断面図である。半導体装置７００、ＤＲＡＭ２００、ＤＲＡＭ８００は、ＰＣＢ３００の同一面上に実装されている。
【００５４】
半導体装置７００は、半導体チップ７１０、マイクロバンプ７２０ａ〜７２０ｄ、インターポーザ７３０、ボール７４０ａ〜７４０ｄを備えている。半導体チップ７１０は、シリコンウエハから作成され、平面視において矩形状をなしている。半導体チップ７１０は、インターポーザ７３０上に樹脂封止されている。半導体チップ７１０は、ＰＨＹ７１１ａ〜７１１ｄ、信号パッド７１２ａ〜７１２ｄ、接続領域７１３ａ、７１３ｂ、キャパシタ７１４ａ、７１４ｂを備えている。半導体チップ７１０は、上述の構成要素を多数含み得るが、ここでの説明は省略する。
【００５５】
ＰＨＹ７１１ａ〜７１１ｄは、半導体チップ７１０にマスク固定のハードウェアとして組み込まれた回路であって、ＤＲＡＭ２００、８００と通信するためのインターフェースを構成する。ＰＨＹ７１１ａは、ＤＲＡＭ２００のＤＱ系信号を通信し、ＰＨＹ７１１ｂは、ＤＲＡＭ２００のＣＡ系信号を通信する。ＰＨＹ７１１ｃは、ＤＲＡＭ８００のＤＱ系信号を通信し、ＰＨＹ７１１ｄは、ＤＲＡＭ８００のＣＡ系信号を通信する。
【００５６】
信号パッド７１２ａ〜７１２ｄは、ＰＨＹ７１１ａ〜７１１ｄが信号の入出力を行うための入出力端子であり、それぞれＰＨＹ７１１ａ〜７１１ｄの下面に形成される。信号パッド７１２ａ〜７１２ｄは、それぞれマイクロバンプ７２０ａ〜７２０ｄを介してインターポーザ７３０に結合される。
【００５７】
インターポーザ７３０は、インターポーザ１３０と同様に構成されており、ピッチの異なるマイクロバンプ７２０ａ〜７２０ｄとボール７４０ａ〜７４０ｄの間を、それぞれ配線７３１ａ〜７３１ｄによって接続する。ボール７４０ａ〜７４０ｄは、半導体装置７００の外部に信号を伝搬するための外部端子である。ボール７４０ａ〜７４０ｄを含む複数のボールは、インターポーザ７３０の下面にアレイ状に配置され、インターポーザ７３０とＰＣＢ３００とを電気的に接続する。半導体装置７００のパッケージにおいて、外側のボール７４０ａ、７４０ｃにはＤＱ系信号が割り当てられており、内側のボール７４０ｂ、７４０ｄには、ＣＡ系信号が割り当てられている。
【００５８】
ＤＲＡＭ８００は、ＤＲＡＭ２００とともに半導体装置７００のメインメモリとして使用されるメモリである。ＤＲＡＭ８００は、ＤＲＡＭ８００の外部に信号を伝搬するための外部端子としてのボール８１０ｃ、８１０ｄを備えている。ボール８１０ｃ、８１０ｄを含む複数のボールは、ＤＲＡＭ８００の下面にアレイ状に配置され、ＤＲＡＭ８００とＰＣＢ３００とを電気的に接続する。ＤＲＡＭ８００のパッケージにおいて、外側のボール８１０ｃは、ＤＱ系信号が割り当てられており、内側のボール８１０ｄには、ＣＡ系信号が割り当てられている。
【００５９】
ＰＣＢ３００は、半導体装置７００とＤＲＡＭ２００、８００との間で信号を伝搬する配線３０１ａ〜３０１ｄを備えている。配線３０１ａは、ＰＣＢ３００の表層を通り、半導体装置７００のボール７４０ａとＤＲＡＭ２００のボール２１０ａとを電気的に接続する。配線３０１ｂは、ＰＣＢ３００の内層を通り、半導体装置７００のボール７４０ｂとＤＲＡＭ２００のボール２１０ｂとを電気的に接続する。配線３０１ｃは、ＰＣＢ３００の表層を通り、半導体装置７００のボール７４０ｃとＤＲＡＭ８００のボール８１０ｃとを電気的に接続する。配線３０１ｄは、ＰＣＢ３００の内層を通り、半導体装置７００のボール７４０ｄとＤＲＡＭ８００のボール８１０ｄとを電気的に接続する。
【００６０】
次に、図１２を用いて半導体チップ７１０の詳細な構成を説明する。図１２は、図１１の枠Ｇで囲まれた部分をＰＣＢ３００側から見た平面図である。本実施形態では、半導体チップ７１０の対向する２辺（右辺と左辺）に対して、右辺ではＰＨＹ７１１ａ、ＰＨＹ７１１ｂを含む複数のＰＨＹ７１１が２列に配置され、左辺ではＰＨＹ７１１ｃ、ＰＨＹ７１１ｄを含む複数のＰＨＹが２列に配置されている。
【００６１】
図２と同様に、接続領域７１３ａ、７１３ｂを含む接続領域７１３はドットが付された領域で示され、キャパシタ７１４ａ、７１４ｂを含む複数のキャパシタ７１４は斜線で示されている。半導体チップ７１０の２辺のそれぞれは、図２に示す半導体チップ１１０の１辺と同様に構成されており、独立して動作可能である。例えば、半導体チップ７１０の右辺の近傍に設けられるコアロジック１１６ａは接続領域７１３ａを介してＰＨＹ７１１ｅに接続し、ＤＲＡＭ２００と通信を行うことができる。一方、半導体チップ７１０の左辺の近傍に設けられるコアロジック１１６ｂは接続領域７１３ｂを介してＰＨＹ７１１ｆに接続し、ＤＲＡＭ８００と通信を行うことができる。
【００６２】
このように、半導体チップ７１０の対向する２辺に対して、複数のＰＨＹ７１１が配置される本実施形態の構成においても、第１実施形態と同様の効果を得ることが可能である。
【００６３】
［第５実施形態］
次に、本発明の第５実施形態について説明する。本実施形態では、半導体チップの１辺と、該１辺に隣り合う辺に対して複数のＰＨＹが配置される。図１３は、図１の枠Ａに囲まれた部分をＰＣＢ３００側から見た平面図である。本実施形態では、半導体チップ１１０の１辺（右辺）に、ＰＨＹ１１１ａ、１１１ｂ、１１１ｅを含む複数のＰＨＹ１１１が２列に配置されている。さらに、半導体チップ１１０の右辺に隣接する２辺（上下辺）に、それぞれＰＨＹ群１１８ａ、１１８ｂが配置されている。ＰＨＹ群１１８ａ、１１８ｂは、図２で上述したＰＨＹ１１１ａ〜１１１ｆと同様に構成されている。すなわち、ＰＨＹ群１１８ａ、１１８ｂは、半導体チップ１１０の外周に沿って２列に配置される複数のＰＨＹ１１１（ＤＱ＿Ｅ０〜Ｅ３、ＣＡ＿Ｅ０〜Ｅ１、ＤＱ＿Ｆ０〜Ｆ３、ＣＡ＿Ｆ０〜Ｆ１）を含む。
【００６４】
図２と同様に、接続領域１１３はドットが付された領域で示され、キャパシタ１１４は斜線で示されている。接続領域１１３は、複数の第２のＰＨＹ（ＣＡ＿Ａ０〜Ａ１、ＣＡ＿Ｂ０〜Ｂ１、ＣＡ＿Ｃ０〜Ｃ１、ＣＡ＿Ｄ０〜Ｄ１、ＣＡ＿Ｅ０〜Ｅ１、ＣＡ＿Ｆ０〜Ｆ１）の間に設けられる。キャパシタ１１４は、複数の第１のＰＨＹ（ＤＱ＿Ａ０〜Ａ３、ＤＱ＿Ｂ０〜Ｂ３、ＤＱ＿Ｃ０〜Ｃ３、ＤＱ＿Ｄ０〜Ｄ３、ＤＱ＿Ｅ０〜Ｅ３、ＤＱ＿Ｆ０〜Ｆ３）の間に１つおきに設けられる。半導体チップ１１０の隣接する少なくとも２辺に配置される複数のＰＨＹ１１１は、１辺のみに配置される場合と同様に、連携して動作可能である。例えば、コアロジック１１６は、半導体チップ１１０の隣り合う２辺に設けられる複数のＰＨＹ１１１（例えばＰＨＹ１１１ｂ、１１１ｃ）に接続し、複数のＰＨＹ１１１により実現されるインターフェース機能によりＤＲＡＭ２００との通信を行うことができる。
【００６５】
このように、半導体チップ１１０の隣り合う辺に対して、複数のＰＨＹ１１１が配置される本実施形態の構成においても、第１実施形態と同様の効果を得ることが可能である。
【００６６】
［その他の実施形態］
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。例えば、半導体チップ１１０の１辺において、複数のＰＨＹが３列以上に配置されてもよい。すなわち、半導体チップ１１０は、平面視において複数の第２のＰＨＹよりも内側に、複数の第２のＰＨＹに沿って１列または複数列に配置される複数の第３のＰＨＹをさらに備えていてもよい。接続領域は、複数の第２のＰＨＹの間に加えて複数の第３のＰＨＹの間にも設けられ、第２のＰＨＹと第３のＰＨＹの各列を横切るように延在することができる。
【符号の説明】
【００６７】
１００  半導体装置
１１０  半導体チップ
１１１  ＰＨＹ（インターフェース回路）
１１１ａ〜１１１ｄ  ＰＨＹ（第１のインターフェース回路）
１１１ｅ、１１１ｆ  ＰＨＹ（第２のインターフェース回路）
１１３  接続領域
【図１】
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【図２】
2018101736.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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