(57)【要約】      （修正有）【課題】消費電力の増加を抑制しつつ、利得を上げ、帯域を拡げると共に、回路規模を抑える全差動増幅回路及び光受信回路を提供する。【解決手段】全差動増幅回路は、第１差動入力端子１０６ａ及び第２差動入力端子１０６ｂに入力される一対の差動入力信号を増幅して第１差動出力端子１０７ａ及び第２差動出力端子１０７ｂから出力する全差動増幅回路であって、一対の差動入力信号を増幅して一対の出力ノードに出力する差動増幅部１０１と、一対の出力ノードのうちの一つの出力ノードと第１差動出力端子との間に直列接続され、第１帰還路１０４ａを有する第１インバータ１０２ａ及び第１インダクタ１０５ａと、一対の出力ノードのうちのもう一つの出力ノードと第２差動出力端子１０７ｂとの間に直列接続され、第２帰還路１０４ｂを有する第２インバータ１０２ｂ及び第２インダクタ１０５ｂと、を含む。【選択図】図１
2018182694.tif 000002
【特許請求の範囲】
【請求項１】
第１差動入力端子及び第２差動入力端子に入力される一対の差動入力信号を増幅して第１差動出力端子及び第２差動出力端子から出力する全差動増幅回路であって、
前記一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部と、
前記一対の出力ノードのうちの一つの出力ノードと前記第１差動出力端子との間に直列接続された、第１インバータ及び第１インダクタと、
前記一対の出力ノードのうちのもう一つの出力ノードと前記第２差動出力端子との間に直列接続された、第２インバータ及び第２インダクタと、を含み、
前記第１インバータは出力を入力に帰還する第１帰還路を有し、前記第２インバータは出力を入力に帰還する第２帰還路を有している、全差動増幅回路。
【請求項２】
前記第１インバータの第１帰還路及び前記第２インバータの前記第２帰還路はそれぞれ帰還抵抗を含む、請求項１に記載の全差動増幅回路。
【請求項３】
前記差動増幅部は、前記一対の負荷トランジスタのためのバイアス部を含む、請求項１
又は請求項２に記載の全差動増幅回路。
【請求項４】
前記バイアス部は、前記一対の負荷トランジスタとカレントミラー回路を構成するトランジスタを含む、請求項３に記載の全差動増幅回路。
【請求項５】
前記差動増幅部は、第１導電型の一対の負荷トランジスタと、差動対を構成し、第２導電型の差動対トランジスタと、及び前記差動対トランジスタに共通の電流源とが直列に接続されて構成されている、請求項３又は請求項４に記載の全差動増幅回路。
【請求項６】
前記電流源はトランジスタを含み、前記バイアス部は前記電流源の前記トランジスタにバイアスを与える、請求項５に記載の全差動増幅回路。
【請求項７】
前記バイアス部は、前記電流源の前記トランジスタとカレントミラー回路を構成するトランジスタを含む、請求項６に記載の全差動増幅回路。
【請求項８】
前記第１導電型の一対の負荷トランジスタはＰチャネルＭＯＳトランジスタであり、前記第２導電型の差動対トランジスタはＮチャネルＭＯＳトランジスタである、請求項５に記載の全差動増幅回路。
【請求項９】
前記第１導電型の一対の負荷トランジスタはＮチャネルＭＯＳトランジスタであり、前記第２導電型の差動対トランジスタはＰチャネルＭＯＳトランジスタである、請求項５に記載の全差動増幅回路。
【請求項１０】
請求項１乃至９のいずれか一項に記載の全差動増幅回路を含み、
光信号から変換された電流信号を入力し、電圧変換して差動電圧信号を出力する光受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動増幅回路、及び光受信回路に関し、特に半導体集積回路で構成される全差動増幅回路、及び光受信回路に関する。
【背景技術】
【０００２】
近年、インターネットの普及などによるマルチメディアコンテンツの大容量化に伴い、大容量高速通信の技術開発が進んでいる。サーバやルータなどの情報通信機器間でやり取りされる電気信号の伝送も高速かつ伝送損失や反射の小さい光ファイバケーブルを用いた光伝送技術の適用が提案されている。光ファイバ伝送においては、伝送媒体は光であるが、信号識別等の信号処理を行う送受信器には集積回路が多数用いられている。
【０００３】
図１０は、光信号を受光して、信号処理のための一対の差動信号を生成する光受信回路を説明するためのブロック図である。図１０の光受信回路２９は半導体集積回路で実現され、光信号を受光して、その受信強度に応じた電流信号を発生する受光素子１８に接続される。光受信回路２９は、受光素子１８からの電流信号が入力される入力端子２７と、一対の差動信号を出力する出力端子２８ａ、２８ｂを有する光受信回路２９とを含む。光受信回路２９は、さらに受光素子１８からの電流信号を電圧信号に増幅変換する反転増幅器１９及び帰還抵抗２０で構成される前置増幅器２１と、抵抗２２及び容量２３で構成される基準電圧生成器２４と、前置増幅器２１からの電気信号と基準電圧生成器２４の基準電圧を比較増幅する全差動増幅回路２５と、全差動増幅回路が多段接続されたリミット増幅器２６とを含んで構成される。
【０００４】
図１０に示すような光受信回路２９では、これまで高速動作を可能とするバイポーラトランジスタによる集積技術が主に用いられてきたが、ＭＯＳトランジスタ技術の進歩によりバイポーラトランジスタに匹敵する高速動作の実現が可能になった。光受信回路で必要とされる全差動増幅回路の一例として、図１１に示すＮチャネルＭＯＳトランジスタを用いた全差動増幅回路がある。
【０００５】
図１１の全差動増幅回路は、ソースが共通接続され、ゲートが入力端子２０４ａ、２０４ｂにそれぞれ接続され差動対をなすＮチャネルＭＯＳトランジスタ２０１ａ、２０１ｂと、ＮチャネルＭＯＳトランジスタ２０１ａ、２０１ｂのドレインに一端がそれぞれ接続され、他端が正電源端子２１１に接続された負荷抵抗２１６ａ、２１６ｂと、ＮチャネルＭＯＳトランジスタ２０１ａ、２０１ｂの両ソースの接続点と負電源端子２１２との間に接続された定電流源２０３と、ＮチャネルＭＯＳトランジスタ２０１ａ、２０１ｂのドレインに接続された信号出力端子２１０ａ、２１０ｂを含む。
【０００６】
図１１の全差動増幅回路の差動対の片側だけを見ると、ソース接地回路である。ソース接地回路の小信号電圧利得Ａｖは負荷抵抗をＲｄとすると次の式（１）で表現できる。
【０００７】
【数１】
2018182694.tif 000003
【０００８】
ＭＯＳトランジスタの相互コンダクタンスｇｍは次の式（２）で表現される。
【０００９】
【数２】
2018182694.tif 000004
【００１０】
ここで、μはＭＯＳトランジスタのチャネルの平均電子移動度を、ＣｏｘはＭＯＳトランジスタのゲート酸化膜容量を、ＬはＭＯＳトランジスタのチャネル長を、ＷはＭＯＳトランジスタのチャネル幅を、表す。ＩｄはＭＯＳトランジスタのドレイン電流を、ＶｇｓはＭＯＳトランジスタのゲート・ソース間電圧を、ＶｔｈはＭＯＳトランジスタの閾値電圧を、表す。
【００１１】
一方、光ファイバ伝送における光ファイバは、大別して光が伝搬するコア径が１０μｍ以下のシングルモードファイバとコア径が５０μｍあるいは６２．５μｍと大きいマルチモードファイバに分類されている。マルチモードファイバはコア径が大きいので、発光素子や受光素子との光結合が容易で、安価に組み立てられる特長を有している。
【００１２】
しかし、コア径が大きいことから光伝搬経路に差が生じ、受信端では遅延差の生じた光の合成信号となり信号波形が鈍るモード分散となる。このモード分散特性を電子回路で補償する方法として、周波数特性の高周波領域の減衰を補償する方法が提案されている。
【００１３】
高周波領域の減衰を補償する減衰補償回路において、図１２に示す全差動増幅回路では、図１１の全差動増幅回路の要素に加えて一対の負荷インダクタ２１７ａ、２１７ｂをさらに有している。図１２に示す全差動増幅回路では、一対の負荷インダクタ２１７ａ、２１７ｂを負荷抵抗２１６ａ、２１６ｂに直列に挿入し、高周波におけるピーキングを利用して利得帯域を拡大する。図１２の全差動増幅回路では、高い周波数では負荷インダクタ１７ａ、１７ｂのインピーダンスが大きくなることを利用して、負荷インピーダンスを上げて、全差動増幅回路の利得の減少を抑えている。
【００１４】
半導体集積回路上のインダクタの形成は例えば、図１３に示すようにPort1とPort2との間の配線をスパイラル形状とする。図１３（ａ）は平面的な形状で構成した場合を示し、図１３（ｂ）は上層配線、下層配線やスルーホールを利用して上下配線層間でスパイラルを形成した場合を示す。インダクタのインダクタンスは、配線の面積に比例する。
【００１５】
特許文献１は全差動増幅回路に関するものであり、ＭＯＳトランジスタを用いた全差動増幅回路が提案されている。特許文献２は光受信回路に関するものであり、受光素子が光信号から変換した電流信号を入力し、電圧変換した差動電圧信号を後段の信号処理回路へ出力する光受信回路が提案されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−７２９７４号公報
【特許文献２】特開２０１５−７６６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、図１０のような光受信回路２９で用いられる全差動増幅回路２５およびリミット増幅器２６は、後段に接続されるデータ識別回路に数百ｍＶ程度の入力振幅が必要になるため、利得を高くする必要がある。
【００１８】
利得を高くするには、全差動増幅回路単体の利得を高くする方法と全差動増幅回路を多段に接続する方法がある。
【００１９】
全差動増幅回路単体の利得を大きくするには、図１１に示す全差動増幅回路では、負荷抵抗の抵抗値を大きくする方法と、相互コンダクタンスｇｍを大きくする方法がある。抵抗値を大きくすると抵抗の面積が大きくなり、抵抗の寄生容量も大きくなり帯域を制限する。相互コンダクタンスｇｍを大きくする方法では、式（２）で示すようにチャネル幅Ｗを大きくする必要があり、トランジスタの寄生容量が大きくなり帯域を制限する。また、電圧利得を大きくするとミラー効果によってゲート・ドレイン容量Ｃｇｄを増大させたものがゲートに現れて帯域が制限される。
【００２０】
さらに、図１２に示す全差動増幅回路のように、負荷インダクタ２１７ａ、２１７ｂで帯域を拡大して全差動増幅回路の利得を大きくする場合、相互コンダクタンスｇｍを大きくするとトランジスタの寄生容量が大きくなり帯域が制限される。一方、ドレイン電流Ｉｄを増やす方法では、図１３（ａ）のインダクタでは配線幅を増やす必要があり、配線の寄生容量が大きくなり帯域が制限される。このため、図１２に示す負荷インダクタによるピーキングで利得帯域を拡大した全差動増幅回路の多段接続では、十分に帯域を拡大できない。その一方で、利得を上げるため多段接続にしているため、消費電力は増加し、回路規模が大きくなる。
【００２１】
本発明の目的は、消費電力の増加を抑制しつつ、利得を上げ、帯域を拡げると共に、回路規模を抑える全差動増幅回路、及び光受信回路を提供することにある。
【課題を解決するための手段】
【００２２】
前記目的を達成するため、本発明に係る全差動増幅回路は、第１差動入力端子及び第２差動入力端子に入力される一対の差動入力信号を増幅して第１差動出力端子及び第２差動出力端子から出力する全差動増幅回路であって、
上記一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部と、
上記一対の出力ノードのうちの一つの出力ノードと上記第１差動出力端子との間に直列接続された、第１インバータ及び第１インダクタと、
上記一対の出力ノードのうちのもう一つの出力ノードと上記第２差動出力端子との間に直列接続された、第２インバータ及び第２インダクタと、を含み、
上記第１インバータは出力を入力に帰還する第１帰還路を有し、上記第２インバータは出力を入力に帰還する第２帰還路を有している。
【００２３】
本発明に係る光受信回路は、上記全差動増幅回路を含み、
光信号から変換された電流信号を入力し、電圧変換して差動電圧信号を出力する。
【発明の効果】
【００２４】
本発明によれば、消費電力の増加を抑制しつつ、利得を上げ、帯域を拡げると共に、回路規模を抑えることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の上位概念の実施形態による全差動増幅回路を説明するための回路図である。
【図２】本発明の第１実施形態による全差動増幅回路を説明するための回路図である。
【図３】負帰還増幅回路の基本構成図である。
【図４】図３の負帰還増幅回路の周波数特性を示す特性図である。
【図５】ＬＣフィルタ回路の周波数特性を示す特性図である。
【図６】本発明の実施形態の全差動増幅回路の周波数特性を示す特性図である。
【図７】本発明の第２実施形態による全差動増幅回路を説明するための回路図である。を示す全差動増幅回路である。
【図８】本発明の第３実施形態による全差動増幅回路を説明するための回路図である。を示す全差動増幅回路である。
【図９】本発明の第４実施形態による全差動増幅回路を説明するための回路図である。を示す全差動増幅回路である。
【図１０】光受信回路を説明するためのブロック図である。
【図１１】一般的な全差動増幅回路を示す回路図である。
【図１２】負荷インダクタンスを有する全差動増幅回路を示す回路図である。
【図１３】（ａ）及び（ｂ）は半導体集積回路上のスパイラルインダクタの形状図である。
【発明を実施するための形態】
【００２６】
本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。本発明の具体的な実施形態について説明する前に、本発明の上位概念による実施形態について説明する。図１は、本発明の上位概念の実施形態による全差動増幅回路を説明するための回路図である。
【００２７】
図１の全差動増幅回路は、第１差動入力端子１０６ａ及び第２差動入力端子１０６ｂに入力される一対の差動入力信号を増幅して第１差動出力端子１０７ａ及び第２差動出力端子１０７ｂから出力する全差動増幅回路である。第１差動入力端子１０６ａ及び第２差動入力端子１０６ｂは、一対の差動入力端子１０６である。第１差動出力端子１０７ａ及び第２差動出力端子１０７ｂは、一対の差動出力端子１０７である。
【００２８】
図１の全差動増幅回路は、上記一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部１０１を含む。さらに図１の全差動増幅回路は、上記一対の出力ノードのうちの一つの出力ノードと上記第１差動出力端子１０７ａとの間に直列接続された、第１インバータ１０２ａ及び第１インダクタ１０５ａを含む。さらに図１の全差動増幅回路は、上記一対の出力ノードのうちのもう一つの出力ノードと上記第２差動出力端子１０７ｂとの間に直列接続された、第２インバータ及び第２インダクタと、を含む。図１の第１インバータ１０２ａは、インバータ１０３ａと、インバータ１０３ａの出力を入力に帰還する第１帰還路１０４ａとを有している。図１の第２インバータ１０２ｂは、インバータ１０３ｂと、インバータ１０３ｂの出力を入力に帰還する第２帰還路１０４ｂとを有している。
【００２９】
本実施形態の全差動増幅回路によれば、差動増幅部１０１の出力ノードに接続された第１インバータ１０２ａ、第２インバータ１０２ｂが、出力を入力に帰還する第１帰還路１０４ａを有している。これによって高い電圧利得を実現できる。さらに第１インバータ１０２ａの後段の第１インダクタ１０５ａ、第２インバータ１０２ｂの後段の第２インダクタ１０５ｂによって、周波数特性にピーキングを持たせ帯域を拡大させることが可能となる。以下、本発明のより具体的な実施形態について説明する。
【００３０】
〔第１実施形態〕
初めに、本発明の第１実施形態による全差動増幅回路について、説明する。図２は、本発明の第１実施形態による全差動増幅回路を説明するための回路図である。図３は、負帰還増幅回路の基本構成図である。図４は、図３の負帰還増幅回路の周波数特性を示す特性図である。図５は、ＬＣフィルタ回路の周波数特性を示す特性図である。図６は、本発明の実施形態の全差動増幅回路の周波数特性を示す特性図である。
【００３１】
［構成の説明］
本実施形態は、全差動増幅回路の差動増幅部を、差動対をなすＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタを含んで構成した一例に関するものである。図２を参照すると、第１実施形態の全差動増幅回路は、第１差動入力端子及び第２差動入力端子の一例としての、信号入力端子４ａ、４ｂに入力される一対の差動入力信号を増幅して、第１差動出力端子及び第２差動出力端子の一例としての、信号出力端子１０ａ、１０ｂから出力する全差動増幅回路である。
【００３２】
図２の全差動増幅回路は、一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部１４と、一対の出力ノードのうちの一つの出力ノードと信号出力端子１０ａとの間に直列接続された、第１インバータ及び第１インダクタと、を含む。さらに図２の全差動増幅回路は、一対の出力ノードのうちのもう一つの出力ノードと信号出力端子１０ｂとの間に直列接続された、第２インバータ及び第２インダクタを含む。
【００３３】
差動増幅部１４は、ソースが共通接続され、ゲートが信号入力端子４ａ、４ｂにそれぞれ接続され差動対をなすＮチャネルＭＯＳトランジスタ１ａ、１ｂと、一対のＮチャネルＭＯＳトランジスタ１ａ、１ｂのソース共通接続点と負電源端子１２との間に接続された定電流源３と、ゲートが共通接続された一対のＰチャネルＭＯＳトランジスタ２ａ、２ｂと、バイアス部１３とを含む。バイアス部１３は、ソースが正電源端子１１と接続され、ゲートとドレインとが共通接続されたＰチャネルＭＯＳトランジスタ２ｃと、一端が負電源端子１２に接続された定電流源５とを含む。
【００３４】
本実施形態では、第１インバータ及び第２インバータの一例として、一対の帰還抵抗付きインバータ１５ａ、１５ｂを有する。本実施形態では、第１インダクタ及び第２インダクタの一例として、一対のインダクタ９ａ、９ｂを有する。
【００３５】
帰還抵抗付きインバータ１５ａは、ＰチャネルＭＯＳトランジスタ６ａと、ＮチャネルＭＯＳトランジスタ７ａと、抵抗８ａとを含む。帰還抵抗付きインバータ１５ａは、ＰチャネルＭＯＳトランジスタ６ａのゲートとＮチャネルＭＯＳトランジスタ７ａのゲートとが接続されて入力とし、ＰチャネルＭＯＳトランジスタ６ａのドレインとＮチャネルＭＯＳトランジスタ７ａのドレインとが接続されて出力とし、入出力間に抵抗８ａが帰還抵抗として接続されたインバータである。なお帰還抵抗付きインバータ１５ａを、以下ではインバータ１５ａと呼ぶことがある。
【００３６】
帰還抵抗付きインバータ１５ｂは、ＰチャネルＭＯＳトランジスタ６ｂと、ＮチャネルＭＯＳトランジスタ７ｂと、抵抗８ｂとを含む。ＰチャネルＭＯＳトランジスタ６ｂのゲートとＮチャネルＭＯＳトランジスタ７ｂのゲートとが接続されて入力とし、ＰチャネルＭＯＳトランジスタ６ｂのドレインとＮチャネルＭＯＳトランジスタ７ｂのドレインとが接続されて出力とし、入出力間に抵抗８ｂが帰還抵抗として接続されたインバータである。なお帰還抵抗付きインバータ１５ｂを、以下ではインバータ１５ｂと呼ぶことがある。
【００３７】
一対のインダクタ９ａ、９ｂは、その一端が帰還抵抗付きインバータ１５ａ、１５ｂの出力に接続され、他端が信号出力端子１０ａ、１０ｂにそれぞれ接続されている。
【００３８】
［動作の説明］
図２の全差動増幅器の動作について、説明する。図２において差動増幅部１４のＰチャネルＭＯＳトランジスタ２ａ、２ｂは、一対の負荷トランジスタを構成している。差動増幅部１４のバイアス部１３は、ＰチャネルＭＯＳトランジスタ２ａ、２ｂのゲートにバイアス電圧を与える。バイアス部１３のＰチャネルＭＯＳトランジスタ２ｃは、ＰチャネルＭＯＳトランジスタ２ａ、２ｂとカレントミラー回路を構成している。言い換えると、図２において差動増幅部１４は、バイアス部１３とＰチャネルＭＯＳトランジスタ２ａ、２ｂから構成されるカレントミラー型電流源負荷の差動対を構成している。差動対の片側だけ見ると、電流源負荷のソース接地回路となる。
【００３９】
差動増幅部１４の小信号利得Ａｖは、差動対を構成するＮチャネルＭＯＳトランジスタ１ａやＮチャネルＭＯＳトランジスタ１ｂの相互コンダクタンスをｇｍｎ、オン抵抗をＲｏｎ、電流源負荷のＰチャネルＭＯＳトランジスタ２ａ、２ｂのオン抵抗をＲｏｐとすると次の式（３）で表現される。
【００４０】
【数３】
2018182694.tif 000005
【００４１】
ここで、差動対を構成するＮチャネルＭＯＳトランジスタの相互コンダクタンスｇｍｎを求めると、チャネル長Ｌが２８ｎｍのプロセスを使用し、電源電圧を０．９Ｖ、ドレイン電流Ｉｄを２ｍＡ、トランジスタの閾値電圧Ｖｔｈを０．２Ｖ、ゲート・ソース電圧を０．４Ｖとすると、式（２）から次のようになり、大きな値を取れないことになる。
【００４２】
【数４】
2018182694.tif 000006
【００４３】
また、電源電圧０．９Ｖの場合、出力振幅も大きく取ることができない。出力振幅を０．３Ｖｐｐとすると、ドレイン電流Ｉｄが２ｍＡの場合、Ｒｏｎ//Ｒｏｐは１５０Ωとなる。
【００４４】
したがって、差動増幅部の小信号利得ＡＶの絶対値は、式（３）により次のようになり、大きな値を取れない。
【００４５】
【数５】
2018182694.tif 000007
【００４６】
次に、本実施形態の帰還抵抗付きインバータ１５ａ、１５ｂについて、動作を説明する。図３に負帰還増幅回路の基本構成を示す。図３の負帰還増幅回路は、１個の反転増幅回路と帰還路βとを含む。Ａは能動素子を用いて構成される増幅回路で、βは通常抵抗などの受動素子で構成される。負帰還増幅回路の閉ループ利得Ｇｃｌｏｓｅは次式で表現される。
【００４７】
【数６】
2018182694.tif 000008
【００４８】
増幅回路の利得Ａは周波数特性を有しているので、周波数特性Ａ（ω）は次の式（５）で表現される。
【００４９】
【数７】
2018182694.tif 000009
【００５０】
式（４）と式（５）より、閉ループ利得Ｇｃｌｏｓｅは次式となる。
【００５１】
【数８】
2018182694.tif 000010
【００５２】
したがって、閉ループ利得Ｇｃｌｏｓｅは開ループ利得Ａ０の１／（１＋βＡ０）倍となり、帯域は（１＋βＡ０）倍となる。図４に負帰還増幅回路の周波数特性を示す。ここでａは開ループ時の周波数特性を表し、ｂは閉ループ時の周波数特性を表す。
【００５３】
次に、帰還抵抗付きインバータ１５ａ、１５ｂの後段のインダクタ９ａ、９ｂによるピーキング回路について説明する。
【００５４】
図２に示す全差動増幅回路を多段接続する場合、一つの全差動増幅回路のインダクタ９ａ、９ｂの後段には、後段の全差動増幅回路の差動対を構成するＮチャネルＭＯＳトランジスタ１ａ、１ｂがさらにそれぞれ接続される。トランジスタのゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、およびゲート・基板間容量Ｃｇｂの寄生容量が見え、ＬＣフィルタ回路を構成する。
【００５５】
一般にＬＣフィルタ回路の周波数特性は、次の式（７）で表現される。
【００５６】
【数９】
2018182694.tif 000011
【００５７】
ωが十分に大きい領域では利得は小さくなるが、ω＝１／√（ＬＣ）付近では利得は大きくなる。ここで、Ｌを１００ｐＨ、Ｃを１００ｆＦとした場合、約５０ＧＨｚでピーキング特性となる。図５に、ＬＣフィルタ回路の周波数特性の一例を示す。
【００５８】
以上のことから、図２に示す全差動増幅回路は、差動増幅部１４と、帰還抵抗付きインバータ１５ａ、１５ｂと、インダクタ９ａ、９ｂによるピーキング回路の構成を取っている。
【００５９】
図２に示す全差動増幅回路の利得は、帰還抵抗付きインバータ１５ａ、１５ｂの入出力間に接続された抵抗８ａ、８ｂで決まる。帰還抵抗付きインバータ１５ａ、１５ｂの入力電圧は、差動増幅部１４の差動対に接続された定電流源３と、差動増幅部１４の電流源負荷のためのバイアス部１３の定電流源５で調整され、最適化される。
【００６０】
図２に示す全差動増幅回路では、後段回路の寄生容量を考慮してインダクタンスを最適にし、周波数特性を平坦に伸張することができる。
【００６１】
［効果の説明］
図６に、図２に示す全差動増幅回路の周波数特性を示す。ここでＡは図２の全差動増幅回路の差動増幅部１４の出力点における周波数特性、Ｂは図２の帰還抵抗付きインバータ１５ａの出力点における周波数特性、Ｃは図２のインダクタ９ａの後の全差動増幅回路の出力点（信号出力端子１０ａ）における周波数特性を示す。また、図２に示す全差動増幅回路では、差動増幅部１４は利得を上げる必要がないので消費電流を少なくできる。さらに帰還抵抗付きインバータ１５ａ、１５ｂを本実施形態のようにＭＯＳトランジスタを含んで構成した場合には定常電流が流れないので、図２に示す全差動増幅回路は低消費電力を実現できる。
【００６２】
〔第２実施形態〕
次に、本発明の第２実施形態による全差動増幅回路について、説明する。図７は、本発明の第２実施形態による全差動増幅回路を説明するための回路図である。
【００６３】
［構成の説明］
本実施形態は、全差動増幅回路の差動増幅部を、差動対をなすＰチャネルＭＯＳトランジスタを含んで構成した一例に関するものである。図７を参照すると、第２実施形態の全差動増幅回路は第１実施形態と同様に、第１差動入力端子及び第２差動入力端子の一例としての、信号入力端子４ａ、４ｂに入力される一対の差動入力信号を増幅して、第１差動出力端子及び第２差動出力端子の一例としての、信号出力端子１０ａ、１０ｂから出力する全差動増幅回路である。
【００６４】
図７の全差動増幅回路は第１実施形態と同様に、一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部１４を含む。さらに図７の全差動増幅回路は、一対の出力ノードのうちの一つの出力ノードと信号出力端子１０ａとの間に直列接続された、第１インバータ及び第１インダクタを含む。さらに図７の全差動増幅回路は、一対の出力ノードのうちのもう一つの出力ノードと信号出力端子１０ｂとの間に直列接続された、第２インバータ及び第２インダクタを含む。
【００６５】
本実施形態では、差動増幅部１４は、ソースが共通接続され、ゲートが信号入力端子４ａ、４ｂにそれぞれ接続され差動対をなすＰチャネルＭＯＳトランジスタ２ａ、２ｂと、一対のＰチャネルＭＯＳトランジスタ２ａ、２ｂのソース共通接続点と正電源端子１１との間に接続された定電流源３と、ゲートが共通接続された一対のＮチャネルＭＯＳトランジスタ１ａ、１ｂと、バイアス部１３とを含む。バイアス部１３は、ソースが負電源端子１２と接続され、ゲートとドレインとが共通接続されたＮチャネルＭＯＳトランジスタ１ｃと、一端が正電源端子１１に接続された定電流源５とを含む。
【００６６】
図２に示す差動増幅部１４のＮチャネルＭＯＳトランジスタ１ａ、１ｂの差動対に対して、図７に示す差動増幅部１４はＰチャネルＭＯＳトランジスタ２ａ、２ｂの差動対である。
【００６７】
本実施形態では第１実施形態と同様に、第１インバータ及び第２インバータの一例として、一対の帰還抵抗付きインバータ１５ａ、１５ｂを有する。本実施形態では第１実施形態と同様に、第１インダクタ及び第２インダクタの一例として、一対のインダクタ９ａ、９ｂを有する。一対の帰還抵抗付きインバータ１５ａ、１５ｂと、一対のインダクタ９ａ、９ｂは、第１実施形態と同様な構成のため詳細な説明を省略する。本実施形態においても、差動増幅部１４の出力ノードと信号出力端子１０ａ、１０ｂとの間に、帰還抵抗付きインバータ１５ａ及びインダクタ９ａと、帰還抵抗付きインバータ１５ｂ及びインダクタ９ｂと、が直列に接続されている。
【００６８】
図７において差動増幅部１４は、バイアス部１３とＮチャネルＭＯＳトランジスタ１ａ、１ｂから構成されるカレントミラー型電流源負荷の差動対を構成し、差動対の片側だけ見ると、図２の差動増幅部１４と同じく電流源負荷のソース接地回路となる。
【００６９】
［効果の説明］
本実施形態の全差動増幅回路によれば、図７に示す全差動増幅回路の利得は、帰還抵抗付きインバータ１５ａ、１５ｂに接続された帰還抵抗で決まり、帰還抵抗付きインバータ１５ａ、１５ｂの入力電圧は差動対の定電流源３と電流源負荷の定電流源５で調整され最適化される。さらに図７に示す全差動増幅回路では、後段回路の寄生容量を考慮してインダクタンスを最適にし、周波数特性を平坦に伸張することができる。
【００７０】
さらに本実施形態の全差動増幅回路によれば、第１実施形態と同様に、差動増幅部１４は利得を上げる必要がないので消費電流を少なくできる。さらに帰還抵抗付きインバータ１５ａ、１５ｂには定常電流が流れないので、図２に示す全差動増幅回路は低消費電力を実現できる。本実施形態のように、全差動増幅回路の差動増幅部１４をＰチャネルＭＯＳトランジスタ２ａ、２ｂの差動対を含んで構成することもできる。
【００７１】
〔第３実施形態〕
次に、本発明の第３実施形態による全差動増幅回路について、説明する。図８は、本発明の第３実施形態による全差動増幅回路を説明するための回路図である。本実施形態は第１実施形態と同様に、全差動増幅回路の差動増幅部を、差動対をなすＮチャネルＭＯＳトランジスタを含んで構成した一例に関するものである。さらに本実施形態は、第１実施形態の全差動増幅回路の差動増幅部１４をより具体的な回路構成で示したものである。第１実施形態の全差動増幅回路と同様な構成要素には、同じ参照番号を付与して、その詳細な説明を省略することとする。
【００７２】
［構成の説明］
図８の全差動増幅器は第１実施形態と同様に、差動増幅部１４と、一対の帰還抵抗付きインバータ１５ａ、１５ｂと、一対のインダクタ９ａ、９ｂとを含む。図８の差動増幅部１４は、ソースが共通接続され、ゲートが信号入力端子４ａ、４ｂにそれぞれ接続され差動対をなすＮチャネルＭＯＳトランジスタ１ａ、１ｂと、一対のＮチャネルＭＯＳトランジスタ１ａ、１ｂのソース共通接続点と負電源端子１２との間に接続されたカレントミラー回路３２と、ゲートが共通接続された一対のＰチャネルＭＯＳトランジスタ２ａ、２ｂと、バイアス部１３とを含む。
【００７３】
図８のカレントミラー回路３２では、図２の定電流源３に代えて設けられたＮチャネルＭＯＳトランジスタ３１ａと、ソースが正電源端子１１と接続され、ゲートとドレインとが共通接続されたＰチャネルＭＯＳトランジスタ２ｄと、ソースが負電源端子１２と接続され、ゲートとドレインとが共通接続されたＮチャネルＭＯＳトランジスタ３１ｂと、を含む。バイアス部１３による基準バイアスがＰチャネルＭＯＳトランジスタ２ｄに与えられ、ＮチャネルＭＯＳトランジスタ３１ｂ、３１ａがカレントミラー回路を構成している。
【００７４】
バイアス部１３で生成した電流は、ＰチャネルＭＯＳトランジスタ２ｃとＰチャネルＭＯＳトランジスタ２ｄのチャネル幅比で折り返され、差動対の電流源負荷となり、また、ＮチャネルＭＯＳトランジスタ３１ａとＮチャネルＭＯＳトランジスタ３１ｂのチャネル幅比で差動対の電流となる。
【００７５】
［効果の説明］
本実施形態の全差動増幅回路によれば、図８に示す全差動増幅回路の利得は、帰還抵抗付きインバータ１５ａ、１５ｂに接続された帰還抵抗で決まり、帰還抵抗付きインバータ１５ａ、１５ｂの入力電圧は差動対の定電流源３と電流源負荷の定電流源５で調整され最適化される。さらに図８に示す全差動増幅回路では、後段回路の寄生容量を考慮してインダクタンスを最適にし、周波数特性を平坦に伸張することができる。
【００７６】
さらに本実施形態の全差動増幅回路によれば、第１実施形態と同様に、差動増幅部１４は利得を上げる必要がないので消費電流を少なくできる。さらに帰還抵抗付きインバータ１５ａ、１５ｂには定常電流が流れないので、図２に示す全差動増幅回路は低消費電力を実現できる。
【００７７】
〔第４実施形態〕
次に、本発明の第４実施形態による全差動増幅回路について、説明する。図９は、本発明の第４実施形態による全差動増幅回路を説明するための回路図である。本実施形態は第１実施形態や第３実施形態と同様に、全差動増幅回路の差動増幅部を、差動対をなすＮチャネルＭＯＳトランジスタを含んで構成した一例に関するものである。さらに本実施形態は、第１実施形態の全差動増幅回路の差動増幅部１４をより具体的な回路構成で示したものである。第１実施形態や第３実施形態の全差動増幅回路と同様な構成要素には、同じ参照番号を付与して、その詳細な説明を省略することとする。
【００７８】
［構成の説明］
図９の全差動増幅器は第１実施形態と同様に、差動増幅部１４と、一対の帰還抵抗付きインバータ１５ａ、１５ｂと、一対のインダクタ９ａ、９ｂとを含む。図９の差動増幅部１４は、ソースが共通接続され、ゲートが信号入力端子４ａ、４ｂにそれぞれ接続され差動対をなすＮチャネルＭＯＳトランジスタ１ａ、１ｂと、一対のＮチャネルＭＯＳトランジスタ１ａ、１ｂのソース共通接続点と負電源端子１２との間に接続されたＮチャネルＭＯＳトランジスタ３１ａと、バイアス部１３とを含む。
【００７９】
本実施形態のバイアス部１３は、図２の定電流源５に代えて、ＮチャネルＭＯＳトランジスタ３１ｃ、３１ｂと、抵抗３０と、を含む。本実施形態のバイアス部１３では、ＮチャネルＭＯＳトランジスタ３１ｃのドレインとゲートが共通接続されソースが負電源端子１２に接続され、抵抗３０は共通接続されたＮチャネルＭＯＳトランジスタ３１ｃのドレイン及びゲートと、正電源端子１１との間に接続され、ＮチャネルＭＯＳトランジスタ３１ｂは負電源端子１２に接続され、ゲートがＮチャネルＭＯＳトランジスタ３１ｃのゲートに接続され、ドレインがＰチャネルＭＯＳトランジスタ２ｃのゲート及びドレインに接続されている。
【００８０】
本実施形態のバイアス部１３の出力は、ＮチャネルＭＯＳトランジスタ３１ａのゲートに与えられている。本実施形態のバイアス部１３は、ＮチャネルＭＯＳトランジスタ３１ｃ、３１ｂでカレントミラー回路を構成しており、ＮチャネルＭＯＳトランジスタ３１ｃ、３１ｂはＮチャネルＭＯＳトランジスタ３１ａとカレントミラー回路を構成している。
【００８１】
本実施形態のバイアス部１３は、抵抗３０とＮチャネルＭＯＳトランジスタ３１ｃで生成した電流は、ＮチャネルＭＯＳトランジスタ３１ｃと３１ｂのチャネル幅比で折り返され、ＰチャネルＭＯＳトランジスタ２ｃとＰチャネルＭＯＳトランジスタ２ａ、２ｂのチャネル幅比で差動対の電流源負荷となり、また、ＮチャネルＭＯＳトランジスタ３１ａとＮチャネルＭＯＳトランジスタ３１ｃのチャネル幅比で差動対の電流となる。
【００８２】
［効果の説明］
本実施形態の全差動増幅回路によれば、図９に示す全差動増幅回路の利得は、帰還抵抗付きインバータ１５ａ、１５ｂに接続された帰還抵抗で決まり、帰還抵抗付きインバータ１５ａ、１５ｂの入力電圧は差動対の定電流源３と電流源負荷の定電流源５で調整され最適化される。さらに図９に示す全差動増幅回路では、後段回路の寄生容量を考慮してインダクタンスを最適にし、周波数特性を平坦に伸張することができる。
【００８３】
さらに本実施形態の全差動増幅回路によれば、第１実施形態と同様に、差動増幅部１４は利得を上げる必要がないので消費電流を少なくできる。さらに帰還抵抗付きインバータ１５ａ、１５ｂには定常電流が流れないので、図２に示す全差動増幅回路は低消費電力を実現できる。
【００８４】
〔その他の実施形態〕
上述した第１乃至第４実施形態の全差動増幅回路を適用することにより、光信号から変換された電流信号を入力し、電圧変換して差動電圧信号を出力する光受信回路を構成することができる。例えば、図１０の光受信回路２９の全差動増幅回路２５や、全差動増幅回路が多段接続されたリミット増幅器２６に、上述した構成の第１乃至第４実施形態の全差動増幅回路を適用して、本発明の実施形態の光受信回路を構成することができる。
【００８５】
こうして得られた光受信回路は、低消費電力を実現できる。
【００８６】
以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。
【００８７】
本発明の実施形態による全差動増幅回路は、特に、データ通信速度２５Ｇｂ／ｓ以上の光受信モジュールに適用される半導体集積回路に有益なものであり、これに限らず、高利得および広帯域を必要とする差動増幅回路全般に対して広く適用可能である。
【００８８】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）第１差動入力端子及び第２差動入力端子に入力される一対の差動入力信号を増幅して第１差動出力端子及び第２差動出力端子から出力する全差動増幅回路であって、
前記一対の差動出力信号を増幅して一対の出力ノードに出力する差動増幅部と、
前記一対の出力ノードのうちの一つの出力ノードと前記第１差動出力端子との間に直列接続された、第１インバータ及び第１インダクタと、
前記一対の出力ノードのうちのもう一つの出力ノードと前記第２差動出力端子との間に直列接続された、第２インバータ及び第２インダクタと、を含み、
前記第１インバータは出力を入力に帰還する第１帰還路を有し、前記第２インバータは出力を入力に帰還する第２帰還路を有している、全差動増幅回路。
（付記２）前記第１インバータの第１帰還路及び前記第２インバータの前記第２帰還路はそれぞれ帰還抵抗を含む、付記１に記載の全差動増幅回路。
（付記３）前記差動増幅部は、前記一対の負荷トランジスタのためのバイアス部を含む、付記１又は付記２に記載の全差動増幅回路。
（付記４）前記バイアス部は、前記一対の負荷トランジスタとカレントミラー回路を構成するトランジスタを含む、付記３に記載の全差動増幅回路。
（付記５）前記差動増幅部は、第１導電型の一対の負荷トランジスタと、差動対を構成し、第２導電型の差動対トランジスタと、及び前記差動対トランジスタに共通の電流源とが直列に接続されて構成されている、付記３又は付記４に記載の全差動増幅回路。
（付記６）前記電流源はトランジスタを含み、前記バイアス部は前記電流源の前記トランジスタにバイアスを与える、付記５に記載の全差動増幅回路。
（付記７）前記バイアス部は、前記電流源の前記トランジスタとカレントミラー回路を構成するトランジスタを含む、付記６に記載の全差動増幅回路。
（付記８）前記第１導電型の一対の負荷トランジスタはＰチャネルＭＯＳトランジスタであり、前記第２導電型の差動対トランジスタはＮチャネルＭＯＳトランジスタである、付記５に記載の全差動増幅回路。
（付記９）前記第１導電型の一対の負荷トランジスタはＮチャネルＭＯＳトランジスタであり、前記第２導電型の差動対トランジスタはＰチャネルＭＯＳトランジスタである、付記５に記載の全差動増幅回路。
（付記１０）前記第１インダクタ及び前記第２インダクタのインダクタンスによって周波数特性の帯域を制御する、付記１乃至付記９のいずれか一つに記載の全差増増幅回路。
（付記１１）前記第１インバータ及び前記第２インバータの前記帰還抵抗の抵抗値によって電圧利得と出力電圧を制御する、付記２乃至付記９のいずれか一つに記載の全差増増幅回路。
（付記１２）付記１乃至１１のいずれか一つに記載の全差動増幅回路を含み、
光信号から変換された電流信号を入力し、電圧変換して差動電圧信号を出力する光受信回路。
（付記１３）前記全差動増幅回路が多段接続されている、付記１２に記載の光受信回路。
【符号の説明】
【００８９】
１ａ、１ｂ    ＮチャネルＭＯＳトランジスタ
２ａ、２ｂ    ＰチャネルＭＯＳトランジスタ
３    定電流源
４ａ、４ｂ    信号入力端子
５    定電流源
６ａ、６ｂ    ＰチャネルＭＯＳトランジスタ
７ａ、７ｂ    ＮチャネルＭＯＳトランジスタ
８ａ、８ｂ    抵抗
９ａ、９ｂ    インダクタ
１０ａ、１０ｂ    信号出力端子
１１    正電源端子
１２    負電源端子
１３    バイアス部
１４    差動増幅部
１５ａ、１５ｂ    帰還抵抗付きインバータ
１８    受光素子
１９    反転増幅器
２０    帰還抵抗
２１    前置増幅器
２２    抵抗
２３    容量
２４    基準電圧生成器
２５    全差動増幅回路
２６    リミット増幅器
２７    入力端子
２８ａ、２８ｂ    出力端子
２９    光受信回路
３０    抵抗
３１ａ、３１ｂ、３１ｃ    ＮチャネルＭＯＳトランジスタ
３２    カレントミラー回路
【図１】
2018182694.tif 000012
【図２】
2018182694.tif 000013
【図３】
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【図４】
2018182694.tif 000015
【図５】
2018182694.tif 000016
【図６】
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【図７】
2018182694.tif 000018
【図８】
2018182694.tif 000019
【図９】
2018182694.tif 000020
【図１０】
2018182694.tif 000021
【図１１】
2018182694.tif 000022
【図１２】
2018182694.tif 000023
【図１３】
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