(57)【要約】【課題】ソフトエラーが生じた際に、回路の異常を確実に検出することができる信号処理回路を提供する。【解決手段】信号処理装置を、論理回路部１と、記憶手段２と、制御手段３と、異常検知手段４を備える構成とする。論理回路部１は、コンフィグレーションメモリのデータに基づいた回路パターンを形成する。記憶手段２は、受信回路と信号処理回路とを論理回路部１に形成するデータを保持する。受信回路は、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する。信号処理回路は、フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で信号処理を行う。制御手段３は、記憶手段２に記憶されているデータをコンフィグレーションメモリに書き込み、論理回路部１に受信回路と、信号処理回路を形成する。異常検知手段４は、フレーム中のデータを基に、論理回路部の異常を検知する。【選択図】      図１
2018197959.tif 000002
【特許請求の範囲】
【請求項１】
コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路部と、
シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う信号処理回路とを前記論理回路部に形成するデータを記憶する記憶手段と、
前記記憶手段に記憶されている前記データを前記コンフィグレーションメモリに書き込み、前記論理回路部に前記受信回路と、前記信号処理回路とを形成する制御手段と、
前記信号処理回路において処理される前記フレーム中のデータを基に、前記論理回路部の異常を検知する異常検知手段と
を備えることを特徴とする信号処理装置。
【請求項２】
前記異常検知手段は、前記フレーム中の異常の有無を示す前記ヘッダを監視し、異常の有無を示す前記ヘッダのデータが異常を示すものであるときに、前記論理回路部に異常が生じていると判断することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記制御手段は、前記論理回路部に、現用系と予備系に対応する少なくとも２組の前記受信回路と、前記信号処理回路とを形成し、
前記論理回路部は、前記異常検知手段が現用系の前記信号処理回路において異常を検知したときに、入力される前記フレームの処理を予備系の前記受信回路と、前記信号処理回路によって行うことを特徴とする請求項１または２に記載の信号処理装置。
【請求項４】
入力される前記フレームの処理を予備系の前記受信回路と、前記信号処理回路によって開始したとき、現用系として動作していた前記受信回路と、前記信号処理回路に対応する前記コンフィグレーションメモリのデータのエラー訂正を行うエラー訂正手段をさらに備えることを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記記憶手段は、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍のパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う信号処理回路とを前記論理回路部に形成する第２のデータを保持し、
前記制御手段は、入力される信号に基づいて、前記記憶手段の前記データまたは前記第２のデータのいずれかを前記コンフィグレーションメモリに書き込むことを特徴とする請求項１から４いずれかに記載の信号処理装置。
【請求項６】
コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路部と、
あらかじめ設定されたデータ長のシリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍のパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う信号処理回路とを前記論理回路部に形成するデータを保持する記憶手段と、
前記記憶手段に記憶されている前記データを前記コンフィグレーションメモリに書き込み、前記論理回路部に前記受信回路と、前記信号処理回路を形成する制御手段と、
前記コンフィグレーションメモリのデータのエラー訂正を行うエラー訂正手段と
を備えることを特徴とする信号処理装置。
【請求項７】
シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う信号処理回路とを、コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路に形成し、
入力された前記フレームを前記受信回路と、前記信号処理回路で処理し、
前記信号処理回路において処理される前記フレーム中のデータを基に、前記論理回路の異常を検知することを特徴とする信号処理方法。
【請求項８】
前記フレーム中のあらかじめ設定された位置のデータを監視し、前記あらかじめ設定された位置のデータが異常を示すものであるときに、前記論理回路に異常が生じていると判断することを特徴とする請求項７に記載の信号処理方法。
【請求項９】
シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍のパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う信号処理回路とを、コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路に形成し、
前記コンフィグレーションメモリのデータのエラー訂正を行い、
入力された前記フレームを前記受信回路と、前記信号処理回路で処理することを特徴とする信号処理方法。
【請求項１０】
コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路に、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う第１の信号処理回路、または、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する受信回路と、前記フレーム中の異常の有無を示すヘッダ間隔の整数倍のパラレル数で、前記パラレル信号に変換された前記フレームの信号処理を行う第２の信号処理回路のいずれかを形成する際に、
要求されるエラーの検出頻度に基づいて前記第１の信号処理回路または前記第２の信号処理回路のいずれかを選択する回路形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関するものであり、特に、信号処理回路の異常を検出する技術に関するものである。
【背景技術】
【０００２】
高速デジタル通信装置において信号処理等を行う通信回路にＦＰＧＡ（Field-Programmable Gate Array）が広く用いられるようになっている。デジタル光通信では、大容量のデータが伝送させるため、通信回路は、大容量のデータを高速で処理する必要がある。そのため、そのような用途の通信回路には、高速で大容量のＦＧＰＡが用いられる。
【０００３】
ＦＰＧＡは、自由に配線を切り替え、所望の回路構成をプログラマブルに実現できることが特徴である。目的とする回路は、ＦＰＧＡ内のコンフィグレーションメモリに回路データを書き込み、コンフィグレーションメモリに設定された値に基づいて、ＦＰＧＡ内の配線を接続することで形成される。
【０００４】
しかし、コンフィグレーションメモリにおいてソフトエラーが生じた場合には、保持値が反転してＦＰＧＡの回路が書き換わり、ＦＰＧＡの動作に影響が出る恐れがある。そのため、ＦＰＧＡ上に形成された回路にソフトエラーによる異常が生じた際には、異常を短時間で検出して対応する必要がある。
【０００５】
一方でソフトエラーは、自律訂正機能を備えることで修正することが可能である。そのため、短時間の信号断が共用される用途では、予備系への切り替え等を行わずにエラーを訂正して信号処理を継続することも行われる。よって、ＦＰＧＡを用いた通信回路では、ソフトエラー起因の異常への対応を用途に応じて適切に行うことが必要である。そのため、通信回路においてソフトエラー起因の異常に対応するための様々な技術の開発が行われている。そのような、ＦＰＧＡにおいてソフトエラーによる回路パターンの異常に対応する技術としては、例えば、特許文献１のような技術が開示されている。
【０００６】
特許文献１は、現用系と予備系の信号処理回路を形成したＦＰＧＡを有する電子装置に関するものである。特許文献１の電子装置は、ＦＰＧＡのソフトエラーに起因した障害を検出した際に現用系から予備系への切り替えを行うことで信号処理を継続するとともに、エラーの訂正を行っている。特許文献１は、そのような構成とすることで、ソフトエラーが発生した際に、ＦＰＧＡの論理回路で構成されるシステムを迅速に復旧することができるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−２０１８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１の電子装置では、ＦＰＧＡの論理回路上の現用系の信号処理回路においてソフトエラーに起因する障害を検出した際に切り替えを行っている。そのため、ソフトエラーに起因する障害を、時間を要さずに確実に検出できないと、予備系への切り替えを短時間で行うことができずに信号処理に影響が生じる恐れがある。よって、特許文献１の技術は、信号処理の停止が許容されないような通信回路において、ＦＰＧＡのソフトエラー起因による回路の異常に対応する技術としては十分ではない。
【０００９】
本発明は、上記の課題を解決するため、ソフトエラー起因による回路の異常が生じた際に、信号断が許容されない等の回路の用途に対応して異常を検出することができる信号処理回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の信号処理装置は、論理回路部と、記憶手段と、制御手段と、異常検知手段を備えている。論理回路部は、コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する。記憶手段は、受信回路と信号処理回路とを論理回路部に形成するデータを保持する。受信回路は、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する。信号処理回路は、フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、パラレル信号に変換されたフレームの信号処理を行う。制御手段は、記憶手段に記憶されているデータをコンフィグレーションメモリに書き込み、論理回路部に受信回路と、信号処理回路を形成する。異常検知手段は、信号処理回路において処理されるフレーム中のデータを基に、論理回路部の異常を検知する。
【００１１】
本発明の信号処理方法は、受信回路と信号処理回路とをコンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する論理回路に形成する。受信回路は、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する。信号処理回路は、フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、パラレル信号に変換されたフレームの信号処理を行う。本発明の信号処理方法は、入力されたフレームを受信回路と、信号処理回路で処理する。本発明の信号処理方法は、信号処理回路において処理されるフレーム中のデータを基に、論理回路の異常を検知する。
【発明の効果】
【００１２】
本発明によると、信号断が許容されない等の回路の用途に対応して、ソフトエラー起因の回路の異常を検出することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の構成の概要を示す図である。
【図２】本発明の第２の実施形態の構成の概要を示す図である。
【図３】本発明の第２の実施形態の通信回路の構成の例を示す図である。
【図４】本発明の第２の実施形態の信号処理におけるタイムチャートの例を示す図である。
【図５】本発明の第２の実施形態の論理回路において生じる障害の例を示す図である。
【図６】本発明の第２の実施形態の論理回路において生じる障害の例を示す図である。
【図７】説明のため簡略化した回路において行われる信号処理のタイムチャートの例を示した図である。
【図８】本発明の第２の実施形態の通信回路の構成の例を示す図である。
【図９】本発明の第２の実施形態の信号処理におけるタイムチャートの例を示す図である。
【図１０】本発明の信号処理装置の他の構成の例を示す図である。
【発明を実施するための形態】
【００１４】
（第１の実施形態）
本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態の信号処理装置の構成の概要を示したものである。本実施形態の信号処理装置は、論理回路部１と、記憶手段２と、制御手段３と、異常検知手段４を備えている。論理回路部１は、コンフィグレーションメモリに保持されているデータに基づいた回路パターンを形成する。記憶手段２は、受信回路と信号処理回路とを論理回路部１に形成するデータを保持する。受信回路は、シリアル信号として入力される複数のフレームをそれぞれパラレル信号に変換する。信号処理回路は、フレーム中の異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数で、パラレル信号に変換されたフレームの信号処理を行う。制御手段３は、記憶手段２に記憶されているデータをコンフィグレーションメモリに書き込み、論理回路部１に受信回路と、信号処理回路とを形成する。異常検知手段４は、信号処理回路において処理されるフレーム中のデータを基に、論理回路部の異常を検知する。
【００１５】
本実施形態の信号処理装置は、論理回路部１に形成された信号処理回路において、入力されたフレームの異常の有無を示すヘッダ間隔の整数倍とは異なるパラレル数によって信号処理を行っている。そのため、複数のフレームが信号処理回路に入力されたときに、フレーム中の異常の有無を示すヘッダ位置は信号処理回路内において一定にはならずに少しずつずれる。そのため、本実施形態の信号処理装置は、信号処理回路において信号処理が行われるフレーム中の異常の有無を示すデータを監視することで、ソフトエラー起因の異常がいずれかの箇所に生じていた場合に、値の反転によって異常を検出することが可能になる。そのため、本実施形態の信号処理装置は、論理回路部１にソフトエラー起因の生じた際に、時間を要することなく異常を確実に検出することができる。その結果、本実施形態の信号処理装置は、信号断が許容されない等の回路の用途に対応したソフトエラー起因の回路の異常の検出を行うことができる。
【００１６】
（第２の実施形態）
本発明の第２の実施形態について図を参照して詳細に説明する。図２は、本実施形態の信号処理装置１０の構成の概要を示したものである。本実施形態の信号処理装置１０は、論理回路部１１と、回路データ記憶部１２と、エラー訂正部１３と、制御部１４と、異常検知部１５を備えている。本実施形態の信号処理装置１０は、プログラミング可能な論理回路を有するＦＰＧＡ（Field-Programmable Gate Array）上に形成された回路によって信号処理を行う装置である。
【００１７】
論理回路部１１は、ＦＰＧＡとして形成され回路データ記憶部１２に保存されたデータに基づいて用途に応じた回路設計の論理回路が形成される。論理回路部１１は、内部にコンフィグレーションメモリを有し、コンフィグレーションメモリに書き込まれたデータを基に、配線の結合等を行って回路パターンを形成する。コンフィグレーションメモリは、例えば、ＳＲＡＭ（Static Random Access Memory）によって形成される。コンフィグレーションメモリは、不揮発性の半導体メモリ素子などＳＲＡＭ以外の素子によって形成されていてもよい。また、本実施形態の論理回路部１１は、第１の実施形態の論理回路部１に相当する。
【００１８】
回路データ記憶部１２は、論理回路部１１に回路パターンを形成する際に、コンフィグレーションメモリに書き込むデータであるコンフィグレーションデータを保存している。すなわち、回路データ記憶部１２は、論理回路部１１上に形成される回路パターンのデータを保存している。回路データ記憶部１２は、信号処理装置１０の外部に備えられていてもよい。また、本実施形態の回路データ記憶部１２は、第１の実施形態の記憶手段２に相当する。
【００１９】
エラー訂正部１３は、コンフィグレーションメモリに保持されているデータのエラーチェックを行い、エラーが生じた場合にエラー訂正を行う。エラー訂正部１３は、例えば、ＣＲＣ（Cyclic Redundancy Check）によって、コンフィグレーションメモリに保持されたデータのチェックおよびエラーの訂正を行う。
【００２０】
制御部１４は、回路データ記憶部１２に記憶されているデータを基に、コンフィグレーションメモリにデータの書き込みを行う。すなわち、制御部１４は、回路データ記憶部１２に記憶されているデータを基にした論理回路部１１上での回路パターンの形成を制御する。また、本実施形態の制御部１４は、第1の実施形態の制御手段３に相当する。
【００２１】
異常検知部１５は、論理回路部１１の出力データを監視し、論理回路部１１の異常の発生を検知する。異常検知部１５は、論理回路部１１で生成されたフレームのヘッダに異常を示す値が格納されているときに論理回路部１１に異常が生じていると判断する。また、異常の検知は、論理回路部１１内に形成された回路によって行われてもよい。異常検知部１５は、論理回路部１１に異常が発生したことを検知すると、異常が発生したことを示す信号を信号処理装置１０が備えられている装置の制御部等に出力する。また、本実施形態の異常検知部１５は、第1の実施形態の異常検知手段４に相当する。
【００２２】
図３は、論理回路部１１に形成される通信回路２０の例を、機能ブロックを基に示した図である。図３の通信回路２０は、受信部２１と、ＯＴＵ（Optical-Channel Transport Unit）フレーム同期部２２と、ＯＴＵフレーム品質確認部２３と、ビット変換部２４と、イーサフレーム同期部２５と、イーサフレーム品質確認部２６を備えている。
【００２３】
通信回路２０は、入力されるイーサネット（登録商標）フレーム（以下、イーサフレームと記載）のＯＴＵフレームへの収容等の信号処理を行う。本実施形態では、受信回路である受信部２１に６６−Ｆｒａｍｅのフォーマットのイーサフレームが入力される。６６−Ｆｒａｍｅのフォーマットでは、６６ｂｉｔ中の６４ｂｉｔがユーザデータや制御コードのデータに割り当てられ、残り２ｂｉｔは、ヘッダとして割り当てられている。ヘッダとして割り当てられる２ｂｉｔには、異常の有無を示すデータが割り当てられる。よって、６６−Ｆｒａｍｅのフォーマットのフレーム中には、６６ｂｉｔ周期で異常の有無を示すヘッダ部が含まれている。
【００２４】
受信部２１は、入力されるシリアル信号をパラレル信号に変換してＯＴＵフレーム同期部２２に出力する。図３の例では、１０本の入力信号がそれぞれ通信回路２０に入力され、パラレル信号に変換されている。本実施形態の受信部２１は、入力されたシリアル信号を６４ｂｉｔパラレルの信号に変換する。１０本の信号が入力されているので、主信号幅は、６４ｂｉｔ×１０＝６４０ｂｉｔとなる。
【００２５】
ＯＴＵフレーム同期部２２およびＯＴＵフレーム品質確認部２３は、イーサフレームとして入力されるフレームをＯＴＵフレームに収容する処理を行う信号処理回路として機能する。ＯＴＵフレーム同期部２２およびＯＴＵフレーム品質確認部２３は、パラレル数６４０、すなわち、６４０ｂｉｔの信号幅で動作する。６６−Ｆｒａｍｅのフォーマットのフレーム中では、６６ｂｉｔ単位でデータが収納されている。よって、６４０ｂｉｔの信号幅、すなわち、パラレル数が６４０のとき、ヘッダとして割り当てられる２ｂｉｔの位置は、６４０ｂｉｔの中で少しずつずれて収納される。
【００２６】
ＯＴＵフレーム同期部２２にて同期がとられ、ＯＴＵフレーム品質確認部２３においてエラーチェック等が行われたフレームは、ＯＴＵフレームとしてビット変換部２４に出力される。ビット変換部２４では、主信号は、６４０ｂｉｔから６６０ｂｉｔの信号幅に変換さて、イーサフレーム同期部２５に出力される。イーサフレーム同期部２５に入力されたフレームは、同期確認等が行われイーサフレーム品質確認部２６を介して上位レイヤの回路に出力される。
【００２７】
図４は、ＯＴＵフレーム内に格納されるイーサフレーム（６６−Ｆｒａｍｅ）のフォーマットを示したものである。図４で。「０」「１」で示している箇所が、各イーサフレームの先頭位置である。６４０パラレルをイーサフレームのパラレル数である６６で割ると、６４０／６６＝９．７０となり割り切れないことがわかる。そのため、６６−Ｆｒａｍｅのイーサフレームのヘッダの位置は、図４のように６４０パラレル内で位置が変化する。
【００２８】
上述した通り、イーサフレーム（６６−Ｆｒａｍｅ）では、６６ｂｉｔ中、６４ｂｉｔがペイロードとして設定され、ユーザパケットや制御コードが格納されている。また、残りの２ｂｉｔには、Ｓｙｎｃ＿ｈｅｄｅｒが格納される。Ｓｙｎｃ＿ｈｅｄｅｒの２ｂｉｔの定義は、
００：異常値
１０：ユーザデータ
０１：制御コード
１１：異常値
と設定されている。すなわち、Ｓｙｎｃ＿ｈｅｄｅｒは、「１０」または「０１」の場合のみ、正常フレームとして定義されている。図４は、Ｓｙｎｃ＿ｈｅｄｅｒが「０１」の場合を示しており、ペイロードには任意値が入る。
【００２９】
また、６４０ｂｉｔパラレルフォーマットに６６−Ｆｒａｍｅ信号を入れると、３３クロックで６６−Ｆｒａｍｅが３２０フレーム収容されて一巡する。そのため、６４０ｂｉｔパラレルのいずれかのビットに故障が生じても、３３クロックに１回、Ｓｙｎｃ＿ｈｅｄｅｒがエラーになる。
【００３０】
ここで、ＦＰＧＡの主信号系が、コンフィグレーションメモリのエラーで、自律訂正まで３０ｍsec要する場合について検討する。図５は、６４０ｂｉｔパラレル信号伝送用回路の信号線の１箇所がソフトエラーで配線断になった場合を示している。このような状態は、配線断の他に、例えば、グランド電位へのショート、電源電位へのショート、および、他の配線とのショート等によって起こりうる。配線断が生じている場合には、配線断の箇所のビットを通過する信号は正しく伝えられない。
【００３１】
また、図６は、６４０ｂｉｔパラレル信号伝送用回路のフリップフロップの１個がソフトエラーで故障して信号が出力されない場合を示している。図５および図６では、フリップフロップを「ＦＦ」として示している。図６の例において、故障しているフリップフロップに対応するビットを通過する信号は、正しく伝えられない。
【００３２】
簡単のためスケールを小さくし、主信号のビット幅が１３ｂｉｔパラレル、イーサフレームに相当するフレームが４ｂｉｔ幅である場合の例を、図７を参照して説明する。図７は、主信号のビット幅が１３ｂｉｔパラレル、イーサフレームに相当するフレームが４ｂｉｔ幅で処理される場合のタイムチャートを示したものである。図７の例において、フレームの４ｂｉｔのうち、Ｓｙｎｃ＿ｈｅｄｅｒは、Ｎｏ．１の１ｂｉｔ、ペイロードは、Ｎｏ．２から４の３ｂｉｔに割り当てられているとする。
【００３３】
図７の例では、４クロックで、４−Ｆｒａｍｅを１３個収容することができる。すなわち、４（４−Ｆｒａｍｅのｂｉｔ数）×１３（収容フレーム数）＝１３（ｂｉｔ幅）×４（クロック数）が成り立っている。図７の例では、４クロック中の１３ｂｉｔパラレル中に、必ず１ｂｉｔのＳｙｎｃ＿ｈｅｄｅｒが存在する。このとき、１３ｂｉｔのパラレル中のソフトエラーで故障が生じた場合には。４クロックに１回エラーの影響が確実にＳｙｎｃ＿ｈｅｄｅｒに現れる。そのため、Ｓｙｎｃ＿ｈｅｄｅｒを監視することで、ソフトエラー起因の回路の異常を短時間で確実に検出することが可能になる。よって、ヘッダ部の周期の整数倍とは異なるパラレル数で信号の処理を行うことで、回路の異常を確実に検知することができる。回路の異常を確実に検知し、異常を検知したことを示す信号を出力する構成とすることで、信号処理装置１０が備えられている通信装置等は、異常に適切に対応することができる。
【００３４】
次に入力されるイーサフレームの繰り返し単位の整数倍のパラレル数の回路で、イーサフレームのＯＴＵフレームへ収容等の信号処理が行われる場合の例について説明する。図８は、６６−ＦｒａｍｅのイーサフレームをＯＴＵフレームに収容する処理を６６０パラレルで行う場合の回路構成の例を通信回路３０として示している。また、図９は、６−ＦｒａｍｅのイーサフレームをＯＴＵフレームに収容する処理を６６０パラレルで行う場合のタイムチャートである。
【００３５】
図８の通信回路３０は、受信部３１と、ビット変換部３２と、ＯＴＵフレーム同期部３３と、ＯＴＵフレーム品質確認部３４と、イーサフレーム同期部３５と、イーサフレーム品質確認部３６を備えている。通信回路３０の各部位の単体の機能は、通信回路２０と同様であるが、通信回路３０では、ＯＴＵフレーム同期部３３等における信号処理が６６０ｂｉｔの信号幅、すなわち、入力されるフレームの単位である６６ｂｉｔの正の整数倍で行われる。
【００３６】
図９では、パラレル数がイーサフレームの１ブロックのデータ量である６６ｂｉｔの倍数のため、Ｓｙｎｃ＿ｈｅｄｅｒの位置が、クロック位置に関係なく固定される。そのため、６６０ｂｉｔパラレルのいずれかのビットに発生したエラーがＳｙｎｃ＿ｈｅｄｅｒに当たる確率は、２／６６＝０．０３となり、約３％である。
【００３７】
すなわち、６４０ｂｉｔパラレルの場合は、Ｓｙｎｃ＿ｈｅｄｅｒエラーは、１００パーセントの確率で発生するが、６６０ｂｉｔパラレルの場合は、Ｓｙｎｃ＿ｈｅｄｅｒエラーは、３パーセントの確率に低減される。
【００３８】
エラーの発生確率を抑制しソフトエラーをエラー訂正機能によって訂正しながら処理を継続することで、冗長化等を行わなくても、許容され得る時間内での信号断のみで信号処理を計測することができる。
【００３９】
次に、ＯＴＵフレームの信号処理回路のパラレル数を整数倍と整数倍以外のいずれに設定するかの回路の設定基準について説明する。始めに、ＦＰＧＡのコンフィグレーションメモリにおいて生じるソフトエラーについて説明する。コンフィグレーションメモリにおいてソフトエラーが生じると、保持値が反転し、ＦＰＧＡ上に形成されている論理回路の回路は、反転した値に応じた構成に書き換わる。そのため、コンフィグレーションメモリのソフトエラーによって、ＦＰＧＡの動作に影響が生じる。
【００４０】
例えば、ＦＰＧＡをＯＴＮ（Optical Transport Network）の主信号回路に用いていた場合には、エラーによって下記の３種類の影響が生じうる。
（１）主信号ラインの回路が書き換わり、主信号にｂｉｔエラーが観測される。
（２）主信号ラインの回路が書き換わり、ｂｉｔエラー個数が設定された閾値を超えてアラームが発生する。
（３）主信号ラインの回路が書き換わり、フレーム同期が外れて、フレーム同期アラームとなる。
【００４１】
次に、ソフトエラーの影響の具体的な例について検討する。２０ｎｍプロセスによる大規模ＦＰＧＡにおいては、コンフィグレーションメモリのデータ量は、３００Ｍｂｉｔ程度になっている。また、１ＭｂｉｔあたりのソフトエラーＦＩＴ（Failure In Time）数は、約３３ＦＩＴ／Ｍｂｉｔ程度である。この場合、コンフィグレーションメモリにおけるソフトエラーのＦＩＴ数は、３００Ｍｂｉｔ×３３ＦＩＴ／Ｍｂｉｔ＝１００００ＦＩＴ程度となる。
【００４２】
ＦＰＧＡは、配線の容易性を考慮して、縦配線と横配線で形成されるスイッチマトリクスを多く用意している。縦配線をｎ本、横配線をｍ本とした場合、スイッチマトリクスの交点はｎ×ｍ個となる。コンフィグレーションメモリには、スイッチマトリクスの数に対応するｂｉｔ数のメモリ素子が必要となる。
【００４３】
ＦＰＧＡの領域をほぼ使用可能上限まで使用した場合でも、スイッチマトリクスにおいて実際に使用されている交点は、搭載数の１／１０程度とされている。すなわち、コンフィグレーションメモリにおけるソフトエラーのＦＩＴ数は、上記で算出したＦＩＴ数は、１／１０の１０００ＦＩＴ程度ととみなすことができる
約１０００ＦＩＴの大規模ＦＰＧＡを５０００台出荷し、１０年間使用したとすると、部品稼働時間の合計は、５０００台×１０年×３６５日×２４時間＝４．３８×１０８時間程度となる。よって、ソフトエラーによる故障が発生する装置の予測数は、１０００×１０−９×４．３８＝４３８台となる。すなわち、１０年間で４３８台程度のソフトエラーによる故障の発生が見込まれる。５０００台を出荷したとすると、４３８台は出荷数の４パーセント程度である。
【００４４】
通信機器は、予期せぬ故障に備えて、冗長化されていることが多い。しかし、出荷数の約４パーセントに故障の発生が予測されるような装置では、冗長化によって通信品質を確保したとしても故障対応が煩雑になりコストも上昇するため対応が必要である。
【００４５】
ソフトエラーによる故障への対応は、例えば、ＦＰＧＡに用いるコンフィグレーションメモリのエラーを自律訂正する機能を付加することで行われる。コンフィグレーションメモリのエラーを自律訂正する方法としては、例えば、ＣＲＣ（Cyclic Redundancy Check）機能を付加する方法が用いられる。
【００４６】
ＣＲＣ機能では、コンフィグレーションメモリ上においてＣＲＣエラーを監視し、ソフトエラーによってＣＲＣエラーが発生した際に、自律訂正によってエラービットの訂正が行われる。しかし、コンフィグレーションメモリにソフトエラーによって反転したビットが生じた際に、ＣＲＣ処理を行って訂正が完了するまでには時間を要する。例えば、２０ｎｍプロセスの高速大容量のＦＰＧＡでは、ＣＲＣを並列処理で行っても訂正に３０ｍｓｅｃ程度の時間を要する。
【００４７】
コンフィグレーションメモリのエラー訂正の時間を考慮して、ソフトエラーが発生した際の主信号回路への影響について検討する。主信号が３０ｍｓｅｃ程度、エラーの発生および訂正によって停止した場合には、主信号回路が処理を行うデータの内容によって通信品質への影響は、次のように異なる。
（１）音声回線などに用いられている場合には、信号処理の停止による３０ｍｓｅｃ程度の雑音は、人間の耳で聴き取る際の影響は小さい。また、映像回線であった場合にも、３０ｍｓｅｃ程度の映像の乱れは、人間の目では気がつかない場合が多い。
（２）高速大容量のデータ回線の場合、例えば、１００Ｇｂｐｓ装置であれば、３０ｍｓｅｃで通過するデータは、最大で１００Ｇｂｉｔ／ｓｅｃ×０．０３ｓｅｃ＝３Ｇｂｉｔ程度である。バイト数に換算すると、０．３８５Ｇバイトとなる。１５００バイトのフレームが流れていたと仮定すると、０．３８Ｇ／１５００＝２．５×１０５パケットが消失し、再送等を行ってもリカバリーは困難である。
【００４８】
すなわち、（１）のように影響が顕在化しない場合もあるが、（２）のように通信に大きな影響を与える場合もあり得る。（２）のような場合には、冗長化した構成とし、早期にアラームを検出して冗長系に切り替えることが必要となる。
【００４９】
以上より、コンフィグレーションメモリに発生するソフトエラーへの対応としては、設計段階で用途に応じて次のいずれかの方法を基にした設計が行われることが望ましい。
（１）コンフィグレーションメモリのソフトエラーによって３０ｍｓｅｃ程度、主信号が停止するエラーが発生した場合に、エラーを訂正し、訂正完了後に正常動作に復帰させる。
（２）コンフィグレーションメモリのソフトエラーによって主信号にエラーが生じた場合に、可能な限り早くアラームを検知して、冗長系への切り替えを行う。
【００５０】
以上より、大容量のデータ通信等で信号の停止が許容されない用途では、冗長化構造とともに、パラレル数を整数倍以外に設定して、確実に異常を検知することが望ましい。一方で、音声など一時的に信号が停止しても実用上、問題が生じない用途では冗長化等の構成の複雑化をせずに、エラー訂正を行いながら運用するため、エラーの検出が行われにくいようにパラレル数を整数倍に設定して動作させることが望ましい。また、このような設定手法は、ＦＰＧＡの製造者やＦＰＧＡの世代によらずに共通の対策として行うことができるので、回路の流用性が向上する。
【００５１】
第２の実施形態では、受信部においてシリアル信号から変換したパラレル信号のパラレル数を６４ビットとしたが、８０ビット等の他の設定値であってもよい。そのようなとき、ＯＴＵフレームの信号処理回路におけるパラレル数を８００とした場合に、６６−Ｆｒａｍｅでは８００／６６＝１２．１となるため、Ｓｙｎｃ＿ｈｅｄｅｒの位置は、固定されない。よって、パラレル数を８００とした場合には、異常が生じた場合に確実に検出することができる。一方で、パラレル数を６６の整数倍とすると、Ｓｙｎｃ＿ｈｅｄｅｒの位置が固定されるので、アラーム発生の頻度を抑制することができる。
【００５２】
以上のように本実施形態の信号処理回路１０では、論理回路部１１に形成する信号処理回路のパラレル数を適切に設定することで用途に応じた頻度で異常を検知することができる。すなわち、異常を示すヘッダの繰り返し周期の正の整数倍とは異なるパラレル数で信号を処理することによって短時間で確実に異常を検出することができる。また、異常を示すヘッダの繰り返し周期の正の整数倍のパラレル数で信号を処理することによって異常の検出頻度を下げ、コンフィグレーションメモリのエラー訂正を行いつつ信号処理を継続することができる。以上より、本実施形態の信号処理回路１０は、回路の用途に対応して、ソフトエラー起因の回路の異常を検出することができる。
【００５３】
図１０は、論理回路部に形成する通信回路を冗長化した構成の例を模式的に示したものである。図１０の信号処理装置４０は、論理回路部４１と、回路データ記憶部４２と、エラー訂正部４３と、制御部４４と、異常検出部４５を備えている。各部位の構成と機能は、第２の実施形態の信号処理装置１０とそれぞれ同様である。制御部４４は、回路データ記憶部４２のデータに基づいて、論理回路部４１のコンフィグレーションメモリにデータの書き込みを行い、第１の通信回路４６と、第２の通信回路４７を論理回路部４１上に形成する。
【００５４】
第1の通信回路４６と、第２の通信回路４７を同一の構成とすることで、一方を現用系、もう一方を予備系として冗長化した構成とすることができる。第1の通信回路４６と、第２の通信回路４７は、それぞれ第２の実施形態の通信回路２０と同様の構成とすることができる。通信回路２０は、ソフトエラーが生じた際に、異常を短時間で検出することができるので、信号処理装置４０は、現用系の通信回路で異常を検知した際に予備系に切り替えることで信号の処理を停止することなく継続して行うことができる。
【００５５】
また、図１０の例では、同一の論理回路部４１に現用系と予備系の通信回路を形成しているが、現用系と予備系の通信回路は、それぞれ、別のＦＰＧＡ上に形成されていてもよい。そのような構成とする場合には、コンフィグレーションデータを保存する回路データ記憶部１２は、現用系と予備系のＦＰＧＡ間で共有していてもよい。
【００５６】
また、第２の実施形態の信号処理装置１０は、回路データ記憶部１２にＳｙｎｃ＿ｈｅｄｅｒの繰り返し周期の正の整数倍または正の整数倍以外のパラレル数のいずれかのデータを記憶しているが、両方のデータを記憶していてもよい。そのような構成とする場合には、例えば、同一の機能の信号処理装置を設計に応じて使い分けわれる場合に、正の整数倍または正の整数倍以外のパラレル数のデータを回路データ記憶部に保存した状態とする。制御部は、いずれかを選択する信号の入力を受け付け、指定された側のデータをコンフィグレーションメモリに書き込む。そのような構成とすることで、同一の信号処理装置を設計者が要求特性に応じて使い分けられるようになるため、汎用性が向上する。
【符号の説明】
【００５７】
１    論理回路部
２    記憶手段
３    制御手段
４    異常検知手段
１０    信号処理装置
１１    論理回路部
１２    回路データ記憶部
１３    エラー訂正部
１４    制御部
１５    異常検知部
２０    通信回路
２１    受信部
２２    ＯＴＵフレーム同期部
２３    ＯＴＵフレーム品質確認部
２４    ビット変換部
２５    イーサフレーム同期部
２６    イーサフレーム品質確認部
３０    通信回路
３１    受信部
３２    ビット変換部
３３    ＯＴＵフレーム同期部
３４    ＯＴＵフレーム品質確認部
３５    イーサフレーム同期部
３６    イーサフレーム品質確認部
４０    信号処理装置
４１    論理回路部
４２    回路データ記憶部
４３    エラー訂正部
４４    制御部
４５    異常検出部
４６    第1の通信回路
４７    第２の通信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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