(57)【要約】【課題】電荷読出領域における電界集中を抑えて暗電流の発生を抑制でき、放射線環境下でも高感度且つ広ダイナミックレンジな撮像が可能な光検出素子を提供する。【解決手段】ｐ型の基体領域１と、基体領域１の上部に埋め込まれ、基体領域１とフォトダイオードを構成するｎ型の電荷生成埋込領域５と、電荷生成埋込領域５の上面に設けられたｐ型のシールド領域６と、シールド領域６の上面に接して設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられた透明電極１４と、基体領域１の上部に埋め込まれたｐ型のウェル領域１１と、電荷生成埋込領域５側のウェル領域１１の端部において、基体領域１の上部に埋め込まれたｎ＋型の電荷読出領域８とを備え、透明電極１４の電位がゲート絶縁膜４を介してシールド領域６の表面に及ぼす静電ポテンシャル効果により、シールド領域６の表面にｐ型の電荷をピンニングする。【選択図】図３
2018182044.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基体領域と、
前記基体領域の上部に埋め込まれ、前記基体領域とフォトダイオードを構成する第２導電型の電荷生成埋込領域と、
前記電荷生成埋込領域の上面に設けられた前記基体領域よりも高不純物密度の第１導電型のシールド領域と、
前記シールド領域の上面に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた透明電極と、
前記基体領域の上部に埋め込まれた、前記基体領域よりも高不純物密度の第１導電型のウェル領域と、
前記電荷生成埋込領域側の前記ウェル領域の端部において、前記基体領域の上部に埋め込まれ、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
を備え、前記透明電極の電位が前記ゲート絶縁膜を介して前記シールド領域の表面に及ぼす静電ポテンシャル効果により、前記シールド領域の表面に第１導電型の電荷をピンニングすることを特徴とする光検出素子。
【請求項２】
前記電荷読出領域から離間して前記ウェル領域の上部に埋め込まれ、前記電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、
前記電荷読出領域と前記リセットドレイン領域との間の前記ウェル領域の上方となる前記ゲート絶縁膜上に設けられたリセットゲート電極と、
を更に備えることを特徴とする請求項１に記載の光検出素子。
【請求項３】
前記リセットゲート電極に印加する電圧により、前記電荷読出領域に蓄積された電荷を前記リセットドレイン領域へ排出し、前記電荷読出領域をリセットすることを特徴とする請求項２に記載の光検出素子。
【請求項４】
前記電荷生成埋込領域及び前記シールド領域に前記電荷読出領域が接していることを特徴とする請求項１〜３のいずれか１項に記載の光検出素子。
【請求項５】
前記電荷生成埋込領域及び前記シールド領域から前記電荷読出領域が離間し、
前記電荷生成埋込領域及び前記シールド領域と前記電荷読出領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に設けられた転送ゲート電極を更に備え、
前記転送ゲート電極に印加する電圧により、前記電荷生成埋込領域から前記電荷読出領域へ信号電荷を転送することを特徴とする請求項１〜３のいずれか１項に記載の光検出素子。
【請求項６】
第１導電型の基体領域と、
前記基体領域の上部に埋め込まれ、前記基体領域とフォトダイオードを構成する第２導電型の電荷生成埋込領域と、
前記電荷生成埋込領域の上面に設けられた前記基体領域よりも高不純物密度の第１導電型のシールド領域と、
前記シールド領域の上面に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた透明電極と、
前記基体領域の上部に埋め込まれた、前記基体領域よりも高不純物密度の第１導電型のウェル領域と、
前記電荷生成埋込領域側の前記ウェル領域の端部において、前記基体領域の上部に埋め込まれ、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
を備える画素を複数配列し、
前記画素のそれぞれにおいて、前記透明電極の電位が前記ゲート絶縁膜を介して前記シールド領域の表面に及ぼす静電ポテンシャル効果により、前記シールド領域の表面に第１導電型の電荷をピンニングすることを特徴とする固体撮像装置。
【請求項７】
前記画素のそれぞれにおいて、
前記電荷読出領域から離間して前記ウェル領域の上部に埋め込まれ、前記電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、
前記電荷読出領域と前記リセットドレイン領域との間の前記ウェル領域の上方となる前記ゲート絶縁膜上に設けられたリセットゲート電極と、
を更に備えることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記画素のそれぞれにおいて、前記リセットゲート電極に印加する電圧により、前記電荷読出領域に蓄積された電荷を対応する前記リセットドレイン領域へ排出し、前記電荷読出領域をリセットすることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記画素のそれぞれにおいて、前記電荷生成埋込領域及び前記シールド領域に前記電荷読出領域が接していることを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記画素のそれぞれにおいて、前記電荷生成埋込領域及び前記シールド領域から前記電荷読出領域が離間し、
前記画素のそれぞれが、前記電荷生成埋込領域及び前記シールド領域と前記電荷読出領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に設けられた転送ゲート電極を更に備え、
前記画素のそれぞれにおいて、前記転送ゲート電極に印加する電圧により、前記電荷生成埋込領域から前記電荷読出領域へ信号電荷が転送されることを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記画素を複数配列した画素領域の周辺に設けられ、前記透明電極のそれぞれに対し、前記シールド領域と前記ゲート絶縁膜の界面の表面電位を、前記第１導電型の電荷でピンニングさせる第１電圧と、該第１電圧より前記電荷生成埋込領域のチャネルポテンシャルが深くなる方向にシフトした第２電圧とを、１フレーム内を時分割したタイミングで印加するフォトゲート走査駆動回路を更に備えることを特徴とする請求項６〜１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
前記画素領域の周辺に設けられ、前記リセットゲート電極のそれぞれに対し、前記第２電圧と同一方向にシフトした極性で、前記電荷読出領域から前記リセットドレイン領域に電荷を排出して前記電荷読出領域をリセットするリセット電圧を、前記第２電圧が印加させている期間内に、前記リセットゲート電極のそれぞれに印加するリセットトランジスタ走査駆動回路を更に備えることを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
フォトゲート構造を備える画素を複数配列した固体撮像装置の駆動方法であって、
前記フォトゲート構造を構成する透明電極のそれぞれに対し、信号電荷とは逆極性の電荷をピンニングする第１電圧と、該第1電圧より電荷生成埋込領域のチャネルポテンシャルが深くなる方向にシフトした第２電圧を、１フレーム内を時分割したタイミングで印加することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐放射線特性を有する光検出素子、並びにこの光検出素子を配列した固体撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
放射線耐性を有する固体撮像装置の画素として、透明電極をゲート電極としたＭＯＳ構造を用いた光電変換部（この光電変換部を以下において、「フォトゲート部」と称する。）が提案されている（特許文献１参照。）。フォトゲート部は、ｐ型の基体領域の上部に設けられたｎ型の電荷生成埋込領域を備え、透明電極は、電荷生成埋込領域の表面上に絶縁膜を介して設けられる。そして、電荷生成埋込領域にチャネル部が形成される。
【０００３】
特許文献１に記載されたフォトゲート部を有する固体撮像装置（フォトゲート型固体撮像装置）の場合、フォトゲート部で行われた光電変換によって発生した電荷は、電荷生成埋込領域に隣接して設けられるｎ型の電荷読出領域（電荷検出部）に蓄積され、電荷読出領域での電位変化が信号として読み出される。ここで信号電荷が電子である場合、フォトゲート部での暗電流の発生を抑えるために、半導体表面を少数キャリアである正孔で埋めて不活性化させるピンニング動作を実行する。特許文献１に記載された発明においては、このピンニング動作のために、フォトゲート部の透明電極に常時、一定の負電圧を印加させている。また、固体撮像装置の電荷検出動作マージンを確保するため、フォトゲート部におけるドレインをなす電荷読出領域の電位を十分高い正電圧にすることが求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１６／０１３２２７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、上記の条件で常時表面電位をピンニングした状態でフォトゲート型固体撮像装置を駆動すると、電荷読出領域のフォトゲート部に接する境界部で非常に強い電界が形成され、大きな暗電流が発生するという新たな知見を見いだした。
【０００６】
上記問題に鑑み、本発明は、電荷読出領域における電界集中を抑えて暗電流の発生を抑制でき、放射線環境下でも高感度且つ広ダイナミックレンジな撮像が可能な光検出素子、及びこの光検出素子を画素とする固体撮像装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様は、（ａ）第１導電型の基体領域と、（ｂ）基体領域の上部に埋め込まれ、基体領域とフォトダイオードを構成する第２導電型の電荷生成埋込領域と、（ｃ）電荷生成埋込領域の上面に設けられた基体領域よりも高不純物密度の第１導電型のシールド領域と、（ｄ）シールド領域の上面に接して設けられたゲート絶縁膜と、（ｅ）ゲート絶縁膜上に設けられた透明電極と、（ｆ）基体領域の上部に埋め込まれた、基体領域よりも高不純物密度の第１導電型のウェル領域と、（ｇ）電荷生成埋込領域側のウェル領域の端部において、基体領域の上部に埋め込まれ、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域とを備える光検出素子であることを要旨とする。本発明の第１の態様に係る「シールド領域」は、フォトゲート型の構造以外の光検出素子では仮想電極(Virtual Phase)と呼ばれることもあり、この仮想電極の上に更に透明電極を形成する意義はないと考えられていた。電荷生成埋込領域の上面にシールド領域と透明電極を配置することは不適切であるという従来の技術的な常識に反しシールド領域と透明電極を採用することにより、第１の態様に係る光検出素子においては、透明電極の電位がゲート絶縁膜を介してシールド領域の表面に及ぼす静電ポテンシャル効果により、シールド領域の表面に第１導電型の電荷をピンニングすることができる。
【０００８】
本発明の第２の態様は、第１の態様に係る光検出素子を画素として採用し、この画素を複数配列した固体撮像装置である。したがって、第２の態様に係る固体撮像装置においても、画素のそれぞれにおいて、透明電極の電位がゲート絶縁膜を介してシールド領域の表面に及ぼす静電ポテンシャル効果により、シールド領域の表面に第１導電型の電荷をピンニングする。
【０００９】
本発明の第３の態様は、フォトゲート構造を備える画素を複数配列した固体撮像装置の駆動方法によって、上述した技術的課題を解決せんとするものである。即ち、第３の態様に係る固体撮像装置の駆動方法においては、フォトゲート構造を構成する透明電極のそれぞれに対し、信号電荷とは逆極性の電荷をピンニングする第１電圧と、該第1電圧より電荷生成埋込領域のチャネルポテンシャルが深くなる方向にシフトした第２電圧を、１フレーム内を時分割したタイミングで印加する固体撮像装置の駆動方法によって、フォトゲート構造を備える画素の電荷読出領域における電界集中を抑えるものである。
【発明の効果】
【００１０】
本発明によれば、電荷読出領域における電界集中を抑えて暗電流の発生を抑制でき、放射線環境下でも高感度且つ広ダイナミックレンジな撮像が可能な光検出素子、及びこの光検出素子を画素とする固体撮像装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るフォトゲート型固体撮像装置の全体構成の概略を模式的に説明する回路図である。
【図２】第１の実施形態に係るフォトゲート型固体撮像装置が備える１画素分の光検出素子の概略を模式的に説明する平面図である。
【図３】図３（ａ）は図２中のＡ−Ａ線方向から見た断面図であり、図３（ｂ）は図２中のＢ−Ｂ線方向から見た断面図である。
【図４】第１の実施形態に係る光検出素子のフォトゲート部において、深さ方向のポテンシャル分布を示す図である。
【図５】第１の実施形態に係る光検出素子の動作の例を示すポテンシャルプロファイルである。
【図６】第１の実施形態に係るフォトゲート型固体撮像装置の駆動タイミングを説明するチャート図である。
【図７】比較例に係るフォトゲート型固体撮像装置における暗電流の変化を、複数のフォトゲート電圧の場合のそれぞれについて、累積度数分布を用いて示す図である。
【図８】比較例に係るフォトゲート型固体撮像装置において、フォトゲート部及び電荷検出部の境界で暗電流が過剰に発生する現象を模式的に説明する図である。
【図９】本発明の第２の実施形態に係るフォトゲート型固体撮像装置の全体構成の概略を模式的に説明する回路図である。
【図１０】図１０（ａ）は、第２の実施形態に係る光検出素子の電荷蓄積時のポテンシャル分布を示す図であり、図１０（ｂ）は、第２の実施形態に係る光検出素子のリセット及び信号検出時のポテンシャル分布を示す図である。
【図１１】第２の実施形態に係るフォトゲート型固体撮像装置の駆動タイミングを説明するチャート図である。
【図１２】本発明の第３の実施形態に係るフォトゲート型固体撮像装置が備える１画素分の光検出素子の概略を模式的に説明する平面図である。
【図１３】図１２中のＣ−Ｃ線方向から見た断面図である。
【図１４】本発明の第４の実施形態に係るフォトゲート型固体撮像装置の全体構成の概略を模式的に説明する回路図である。
【図１５】第４の実施形態に係るフォトゲート型固体撮像装置が備える１画素分の光検出素子の概略を模式的に説明する平面図である。
【図１６】図１６（ａ）は図１５中のＤ−Ｄ線方向から見た断面図であり、図１６（ｂ）は図１５中のＥ−Ｅ線方向から見た断面図である。
【図１７】第４の実施形態に係る光検出素子の動作の例を示すポテンシャルプロファイルである。
【図１８】第４の実施形態に係るフォトゲート型固体撮像装置の駆動タイミングを説明するチャート図である。
【図１９】図１９（ａ）は、第４の実施形態に係る光検出素子の電荷蓄積時のポテンシャル分布を示す図であり、図１９（ｂ）は、第４の実施形態に係る光検出素子のリセット及び信号検出時のポテンシャル分布を示す図である。
【図２０】本発明の第５の実施形態に係るフォトゲート型固体撮像装置が備える１画素分の光検出素子の概略を模式的に説明する平面図である。
【図２１】図２０中のＦ−Ｆ線方向から見た断面図である。
【図２２】第５の実施形態に係る固体撮像装置のフォトゲート走査駆動回路の第１電圧及び第２電圧を生成するレベルシフターを説明する回路図である。
【図２３】第５の実施形態に係るフォトゲート型固体撮像装置の駆動タイミングを説明するチャート図である。
【図２４】図２４（ａ）は、第５の実施形態に係る光検出素子のリセット及び信号検出時のポテンシャル分布を示す図であり、図２４（ｂ）は、第５の実施形態に係る光検出素子の電荷蓄積時のポテンシャル分布を示す図である。
【図２５】第５の実施形態に係る光検出素子のフォトゲート部において、深さ方向のポテンシャル分布を示す図である。
【図２６】本発明の第６の実施形態に係るフォトゲート型固体撮像装置が備える１画素分の光検出素子の概略を模式的に説明する平面図である。
【図２７】図２６中のＧ−Ｇ線方向から見た断面図である。
【図２８】図２８（ａ）は、第６の実施形態に係る光検出素子のリセット及び信号検出時のポテンシャル分布を示す図であり、図２８（ｂ）は、第６の実施形態に係る光検出素子の電荷蓄積時のポテンシャル分布を示す図である。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の第１〜第６の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
また、以下に示す第１〜第６の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。更に、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１４】
また、図面において、ｎ又はｐを冠した領域や層が半導体領域や半導体層等の半導体を材料とする部材や構成要素を意味することは、当業者には自明な事項である。また、図面中でｎやｐに付した＋の上付き文字は、＋が付記されていない半導体領域に比して、相対的に不純物密度が高い半導体領域であることを意味し、ｎやｐの右上に付した−の上付き文字は、−が付記されていない半導体領域に比して、相対的に不純物密度が低い半導体領域であることを意味する。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係るフォトゲート型固体撮像装置は、図１に示すように、複数のフォトゲート型の画素（光検出素子）Ｑijがマトリクス状に配列された画素領域と、画素領域の周辺に配列されたリセットトランジスタ走査駆動回路２２、選択トランジスタ走査駆動回路２３及び読出回路２４を有する周辺回路部を備える。
【００１６】
第１の実施形態に係る画素Ｑijは、図２、図３（ａ）及び図３（ｂ）に示すように、第１導電型（ｐ型）の基体領域１と、基体領域１の上部に埋め込まれ、基体領域１とフォトダイオードを構成する第２導電型（ｎ型）の電荷生成埋込領域５と、電荷生成埋込領域５の上面に設けられ、基体領域１よりも高不純物密度のｐ型のシールド領域６と、シールド領域６の上面に接して設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられた透明電極１４とを備えるフォトゲート型の構造の光検出素子である。シールド領域６は、フォトゲート型の構造以外の光検出素子では仮想電極とも呼ばれることもあり、仮想電極の上に透明電極１４を形成する意味は、技術常識上考えられない。よって、従来のフォトゲート型の構造において、電荷生成埋込領域５の上面にｐ型のシールド領域６を配置することは不適切な設計であると考えられていた。
【００１７】
第１の実施形態に係る画素Ｑijでは、この従来の技術常識に反するシールド領域６を積極的に配置したフォトゲート型の構造において、基体領域１の上部に埋め込まれ、基体領域１よりも高不純物密度のｐ型のウェル領域１１を更に備える。そして電荷生成埋込領域５側のウェル領域１１の端部において、電荷生成埋込領域５よりも高不純物密度のｎ＋型の電荷読出領域８を電荷生成埋込領域５及びシールド領域６に接して埋め込んでいる。又、電荷生成埋込領域５よりも高不純物密度のｎ＋型のリセットドレイン領域７が、ウェル領域１１の上部に電荷読出領域８から離間して埋め込まれている。更に、第１の実施形態に係る画素Ｑijは、電荷読出領域８とリセットドレイン領域７との間のウェル領域１１の上方となるゲート絶縁膜４上に設けられたリセットゲート電極１２を備える。
【００１８】
第１の実施形態に係る画素Ｑijのフォトゲート部ＰＧ(i,j)は、電荷生成埋込領域５と、シールド領域６と、シールド領域６の直上の透明電極１４が、その間の薄いゲート絶縁膜４を挟んで存在する領域で構成される。
【００１９】
透明電極１４は、フォトゲート部ＰＧ(i,j)へ入射する光ｈνの波長に対して透明な材料が選択できる。透明電極１４は、燐（Ｐ）、砒素（Ａｓ）等のｎ型の不純物をドープした多結晶シリコン（ドープドポリシリコン）膜で形成すれば、透明電極１４と電荷読出領域８との境界を自己整合的に定めることが可能であり、製造プロセス上便利である。ドープドポリシリコン（ＤＯＰＯＳ）膜以外にも、例えば、酸化錫（ＳｎＯ2）、錫（Ｓｎ）を添加した酸化インジウム（ＩＴＯ）、アルミニウム（Ａｌ）を添加した酸化亜鉛（ＡＺＯ）、ガリウム（Ｇａ）を添加した酸化亜鉛（ＧＺＯ）、インジウム（Ｉｎ）を添加した酸化亜鉛（ＩＺＯ）等の酸化物薄膜（透明導電性酸化物）を用いてもよい。
【００２０】
なお、リセットゲート電極１２についても、第２導電型の不純物をドープしたドープドポリシリコンを用いれば、リセットゲート電極１２と電荷読出領域８との境界、及びリセットゲート電極１２とリセットドレイン領域７との境界を自己整合的に定めることが可能であり、製造プロセス上便利であるが、ＤＯＰＯＳ膜以外を採用しても構わない。
【００２１】
ゲート絶縁膜４としては、シリコン酸化膜を用いた単なるＭＯＳ型のトランジスタだけに限定されるものではない。即ち、ゲート絶縁膜４としては、シリコン酸化膜の他、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳ型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。
【００２２】
図３（ａ）及び図３（ｂ）では、「基体領域１」として、ｐ型の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、半導体基板の代わりに、ｐ型の半導体基板上に、半導体基板よりも低不純物密度のｐ型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１として採用してもよく、ｎ型の半導体基板上に、ｐ型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１として採用してもよく、ＳＯＩ構造のｐ型の半導体層（ＳＯＩ層）を基体領域１として採用してもよい。
【００２３】
図２に示すように、第１の実施形態に係る画素Ｑijの平面パターンは、例えば矩形状に設計可能である。図２は、ゲート絶縁膜４を除いた状態の画素Ｑijの上面を示す。図２の右側から左側へ、ｐ＋型の接続領域３、透明電極１４、ｎ＋型の電荷読出領域８、リセットゲート電極１２及びｎ＋型のリセットドレイン領域７が左右方向に並んで配置されてフォトゲート型の構造を実現している。なお、図２には図１に示した増幅トランジスタＳＦ(i,j)及び選択トランジスタＳＬ(i,j)は図示していない。
【００２４】
図３（ａ）及び図３（ｂ）に示すように、画素Ｑijの周辺部において、基体領域１の上部にｐ型の画素分離用埋込領域２が画素Ｑijを囲むように埋め込まれている。画素分離用埋込領域２の上部には、画素Ｑijのそれぞれを互いに分離する画素分離用絶縁膜９が埋め込まれている。電荷生成埋込領域５と画素分離用絶縁膜９との間には画素分離用埋込領域２が位置している。シールド領域６と画素分離用絶縁膜９の間の画素分離用埋込領域２の上部の一部には、ゲート絶縁膜４に接して、画素分離用埋込領域２よりも高不純物密度のｐ＋型の接続領域３が埋め込まれて、ｐ型の画素分離用埋込領域２と電気的に接続されている。即ち、シールド領域６の右側の端部はｐ＋型の接続領域３を介してｐ型の画素分離用埋込領域２に電気的に接続される。この結果、ｐ型のシールド領域６の端部はｐ＋型の接続領域３を介してｐ型の基体領域１に電気的に短絡されて接地電位となる。
【００２５】
図２及び図３（ａ）のいずれも左側に示したように、画素Ｑijの基体領域１の上部にはｐ型のウェル領域１１がｐ型の画素分離用埋込領域２と同一の深さ、同一不純物密度で埋め込まれている。ウェル領域１１の上部の一部には、ゲート絶縁膜４に接して、電荷生成埋込領域５よりも高不純物密度でｎ型のリセットドレイン領域７が埋め込まれている。ｐ型のウェル領域１１とｐ型の画素分離用埋込領域２は共通した領域として同一工程で形成することが可能である。共通した領域として一体化したｐ型のウェル領域１１とｐ型の画素分離用埋込領域２は「画素分離領域」として機能することができる。なお、ｐ型の画素分離用埋込領域２とｐ型のウェル領域１１とは必ずしも同一の深さ、同一不純物密度である必要はないが、製造工程が複雑化する。
【００２６】
図３（ａ）に示すように、ウェル領域１１と電荷生成埋込領域５との界面となる領域には、ゲート絶縁膜４に接して、電荷生成埋込領域５よりも高不純物密度でｎ＋型の電荷読出領域８が埋め込まれている。リセットドレイン領域７及び電荷読出領域８の間のウェル領域１１の上方となるゲート絶縁膜４上には、リセットゲート電極１２が設けられて、ｎＭＯＳトランジスタと等価な構造でリセットトランジスタＲＴ(i,j)が実現されている。リセットトランジスタＲＴ(i,j)はリセットゲート電極１２に高位電圧を印加して電荷読出領域８の電荷をリセットドレイン領域７に排出する。
【００２７】
図１の等価回路表示においては、第１の実施形態に係る画素Ｑijは、図１中のマトリクスの一部としてｉ行、ｊ列に点線囲み中に示されている。画素Ｑijは、フォトゲート部ＰＧ(i,j)と、このフォトゲート部ＰＧ(i,j)に隣接して設けられた電荷検出部ＦＤ(i,j)と、電荷検出部ＦＤ(i,j)の電位をリセットするリセットトランジスタＲＴ(i,j)と、電荷検出部ＦＤ(i,j)の電位変化を増幅する増幅トランジスタＳＦ(i,j)と、増幅トランジスタＳＦ(i,j)の出力を選択する選択トランジスタＳＬ(i,j)を備える構造として表現される（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎは２以上の正の整数。）。図１中には、説明の都合上、４個の画素Ｑijが簡略化して例示されているが、２行×２列のパターンに限定されるものではない。例えば、ｍ＝３００〜１００００程度、ｎ＝２００〜８０００程度等の種々のｍ行×ｎ列の２次元マトリクスが、設計仕様に応じて任意の数が配列されることは勿論である。
【００２８】
リセットトランジスタ走査駆動回路２２からは、マトリクスの行数ｍに応じたｍ本のリセット駆動線が出力している。例えばマトリクスのｉ行及び（ｉ＋１）行に属する画素Ｑij，Ｑi+1,jのそれぞれのリセットトランジスタＲＴ(i,j)，ＲＴ(i+1,j)のゲートに、リセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)が接続されている。リセットトランジスタ走査駆動回路２２は、ｉ行及び（ｉ＋１）行のリセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)を介して、ｉ行及び（ｉ＋１）行に属する画素Ｑij，Ｑi+1,jのリセットトランジスタＲＴ(i,j)，ＲＴ(i+1,j)に印加する電圧を、行単位で制御する。図示を省略しているが、マトリクスの（ｉ−１）行や（ｉ＋２）行等の他の行に属するリセットトランジスタも同様に、行単位で制御される。リセットトランジスタ走査駆動回路２２の高位側電圧Ｖ（Ｈ）としては、例えば一般的な電源電圧を採用できる。リセットトランジスタ走査駆動回路２２の低位側電圧としては、接地電圧等を採用できる。
【００２９】
選択トランジスタ走査駆動回路２３からは、マトリクスの行数ｍに応じたｍ本の選択駆動線が出力している。例えばマトリクスのｉ行及び（ｉ＋１）行に属する画素Ｑij，Ｑi+1,jのそれぞれの選択トランジスタＳＬ(i,j)，ＳＬ(i+1,j)のゲートに、選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)が接続されている。選択トランジスタ走査駆動回路２３は、選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)を介して、マトリクスのｉ行及び（ｉ＋１）行に属する画素Ｑij，Ｑi+1,jの選択トランジスタＳＬ(i,j)，ＳＬ(i+1,j)に印加する電圧を、行単位で制御する。図示を省略しているが、マトリクスの（ｉ−１）行や（ｉ＋２）行等の他の行に属する選択トランジスタも同様に、行単位で制御される。選択トランジスタ走査駆動回路２３の高位側電圧Ｖ（Ｈ）としては、リセットトランジスタ走査駆動回路２２と同様に、例えば一般的な電源電圧を採用できる。選択ランジスタ走査駆動回路の低位側電圧としては、接地電圧等を採用できる。
【００３０】
リセットトランジスタＲＴ(i,j)のドレイン側には電圧線が接続され、ＤＣ電圧であるリセットドレイン電圧ＶＲＤが印加されている。増幅トランジスタＳＦ(i,j)のドレイン側には電圧線が接続され、ＤＣ電圧である増幅ドレイン電圧ＶＤＤが印加されている。フォトゲート部ＰＧ(i,j)のソース側、リセットトランジスタＲＴ(i,j)のソース側、増幅トランジスタＳＦ(i,j)のゲート側は接続され、この接続点に、等価回路としてダイオード表示した電荷検出部ＦＤ(i,j)のカソード側が接続されている。電荷検出部ＦＤ(i,j)を構成しているダイオードのアノード側は接地されている。なお、フォトゲート部ＰＧ(i,j)のドレイン側は存在しない。
【００３１】
増幅トランジスタＳＦ(i,j)のソース側は選択トランジスタＳＬ(i,j)のドレイン側に接続されている。選択トランジスタＳＬ(i,j)，ＳＬ(i+1,j)ソース側には、読出回路２４に接続された出力信号線Ｖsig(j)が設けられ、この出力信号線Ｖsig(j)を介して、選択された画素Ｑij，Ｑi+1,jの出力信号が読出回路２４に伝達される。同様に、選択トランジスタＳＬ(i,j+1)，ＳＬ(i+1,j+1)ソース側には、読出回路２４に接続された出力信号線Ｖsig(j+1)が設けられ、この出力信号線Ｖsig(j+1)を介して、選択された画素Ｑij+1，Ｑi+1,j+1の出力信号が読出回路２４に伝達される。読出回路２４では、伝達された出力信号に対して所定の処理が実行され、処理後の出力信号は、最終的に半導体チップの外部へ出力される。
【００３２】
第１の実施形態に係る画素Ｑijにおいては、蓄積期間にフォトゲート部ＰＧ(i,j)における光電変換により発生した信号電荷が、読出期間に電荷読出領域８から読み出される。第１の実施形態に係る画素Ｑijにおいては、透明電極１４に０Ｖ近傍の一定値（ＤＣ）であるフォトゲート電圧ＶＰＧを印加することにより、ゲート絶縁膜４の直下のシールド領域６の多数キャリアである正孔（ホール）でシールド領域６の表面電位が図４に示すようにピンニングされる。即ち、シールド領域６がｐ型であれば、透明電極１４の直下のシールド領域６の多数キャリアである正孔でシールド領域６の表面電位がピンニングされることにより、ゲート絶縁膜４とシールド領域６との界面の界面準位が不活性化される。
【００３３】
ここで、「０Ｖ近傍」とは、ｐ型のシールド領域６表面まで正孔で埋められる条件はほぼフラットバンド条件となり、フラットバンド条件となるゲート電圧はシールド領域６の不純物密度や透明電極１４の材料、ゲート絶縁膜４中の電荷等に依存し、０Ｖから負方向又は正方向に多少シフトした値を含む意味である。これにより、電荷読出領域８の電位を高い値としても電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)間の電界集中が抑制され、暗電流が抑制されて耐放射線性能が確保されると共に、十分な信号検出マージンを確保することが可能となる。
【００３４】
図４に破線の曲線で示すように、透明電極１４に印加するフォトゲート電圧ＶＰＧが正（ＶＰＧ＞０Ｖ）の場合には、シールド領域６が空乏化している。一方、図４に実線の曲線で示すように、透明電極１４に印加するフォトゲート電圧ＶＰＧが０Ｖ（ＶＰＧ＝０Ｖ）の場合には、透明電極１４の電位がゲート絶縁膜４を介して電荷生成埋込領域５及びシールド領域６の表面に及ぼす静電ポテンシャル効果によって、ｐ型のシールド領域６表面に多数キャリア（正孔）をピンニングする。電荷生成埋込領域５のチャネルポテンシャルはフォトゲート電圧ＶＰＧが正の場合よりも浅くなるが、図４に示すように電荷を保持できる程度の深さを有する。ガンマ線照射により半導体表面の準位が大幅に増大するが、フォトゲート電圧ＶＰＧが０Ｖの場合には表面が多量の正孔で埋められるため不活性化され、暗電流の増大は阻止される。
【００３５】
また、半導体素子にガンマ線が照射されると、半導体表面の酸化膜中に多量の電子正孔対が発生し、動きの遅い正孔が取り残されて酸化膜の半導体表面側に正電荷が集まる。これが半導体表面を空乏化させて大きな暗電流となる。ここで、半導体界面の準位が多いと一層大きな暗電流となる。しかし、フォトゲート構造では、図３（ａ）及び図３（ｂ）に示すように、半導体表面に厚い酸化膜が形成された通常のｐｎ接合型光電変換部に比べ、電荷生成埋込領域５の上には厚さ４ｎｍ〜１０ｎｍ程度の薄いゲート絶縁膜４しか存在せず、ゲート絶縁膜４中に生成される正孔の絶対量は僅かである。更に上記界面準位の不活性化と合わせて、耐放射線特性は大幅に改善される。
【００３６】
図５は、第１の実施形態に係る画素Ｑijの動作の例を示すポテンシャルプロファイルである。透明電極１４には、ｐ型のシールド領域６の表面に多数キャリア（正孔）をピンニングするように、０Ｖ近傍の一定値（ＤＣ）であるフォトゲート電圧ＶＰＧを印加する。リセットドレイン電圧ＶＲＤがピンニング時のチャネルポテンシャルより十分深い場合には、フォトゲート部ＰＧ(i,j)で光電変換された信号電荷（電子）は定常的に電荷読出領域８に転送可能であるため、フォトゲート部ＰＧ(i,j)には蓄積しない。したがって、電荷読出し時の電荷検出部ＦＤ(i,j)の容量は小さく、電荷電圧変換ゲインを高くすることができ、高い電圧感度が達成される。
【００３７】
図６は、図１中で水平方向に延びるそれぞれの駆動線のうち、ｉ行及び（ｉ＋１）行のリセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)；選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)に着目したタイミング図である。ここで、行順次で読み出すことを前提として、「１Ｈ」は行読出し周期であり、「１Ｖ」はフレーム読出し周期である。
【００３８】
ｉ行目の画素Ｑijの動作に着目した場合、蓄積期間Storage(i)では光電変換蓄積動作を行う。図６では図示しないが、蓄積期間Storage(i)において、各画素Ｑijのそれぞれの透明電極１４には、半導体表面をピンニングさせるように０Ｖ近傍の一定値（ＤＣ）であるフォトゲート電圧ＶＰＧが印加される。
【００３９】
次に、ｉ行目の画素Ｑijにおける読出期間Read(i)では、図６では図示しないが、蓄積期間Storage(i)から継続して、各画素Ｑijのそれぞれの透明電極１４には、半導体表面をピンニングさせるように０Ｖ近傍の一定値（ＤＣ）であるフォトゲート電圧ＶＰＧが印加されている。選択トランジスタ走査駆動回路２３の選択駆動線ＤＳＬ(i)が、読出期間に高位電圧レベルになって画素信号を出力線に読み出す。読み出しの途中でリセットトランジスタ走査駆動回路２２のリセット駆動線ＤＲＴ(i)が高位電圧レベルとなることで、電荷読出領域８がリセットされる。
【００４０】
リセット動作の直前には、リセット動作までの間に電荷検出部ＦＤ(i,j)に蓄積された信号電荷の信号Sig(i)が電荷読出領域８から読み出される。リセット動作の直後には、電荷検出部ＦＤ(i,j)の信号電荷が排出されたリセットレベルの信号Res(i)が電荷読出領域８から読み出される。そして読出回路２４で、蓄積された信号電荷の信号Sig(i)及びリセットレベルの信号Res(i)の差をとる相関２重サンプリング（ＣＤＳ)動作が実行されることにより、増幅トランジスタＳＦ(i,j)の閾値ばらつきなどを除去した正味の信号を得る。
【００４１】
続けて、（ｉ＋１）行目、（ｉ＋２）行目、（ｉ＋３）行目、…と、それぞれの行において、時間方向に１水平走査期間単位でシフトしながらｉ行目の場合と同様の動作が繰り返され、フォトゲート型固体撮像装置の画素領域全体の読み出しが実行される。いずれの行においても、電荷読出領域８とフォトゲート部ＰＧ(i,j)間の電位差は小さい値のままの状態が維持され、電界集中が防止される。
【００４２】
＜比較例＞
次に、フォトゲート電圧ＶＰＧを常時一定に保って、図１〜図３（ｂ）で示したフォトゲート型固体撮像装置の画素Ｑijのシールド領域６が無い構造を「比較例」として、図７及び図８を参照して説明する。図７中の横軸は、比較例に係る画素の暗時出力レベルを示し、縦軸は暗電流の発生頻度を累積度数で示す。リセットドレイン電圧ＶＲＤの値は２Ｖ程度である。常時一定値で印加されるフォトゲート電圧ＶＰＧをパラメータとして、０Ｖ〜−２Ｖの間で変化させた。
【００４３】
比較例に係るフォトゲート型固体撮像装置の場合、図７に示すように、常時一定値で印加されるフォトゲート電圧ＶＰＧを負方向へ変化させるに従い、暗電流が急激に大きくなることが分かる。この理由としては、電荷検出部ＦＤ(i,j)の電圧が正の高い値で保持されているのに対して、フォトゲート電圧ＶＰＧは負方向に大きくなるから、図８に示すように、電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)間の電界集中により、電荷検出部ＦＤ(i,j)である電荷読出領域８のフォトゲート部ＰＧ(i,j)との境界部で、トラップアシステッドトンネリング（ＴＡＴ）やバンド間トンネリング（ＢＴＢＴ）現象が起こり、過剰な電子が発生したと考えられる。
【００４４】
この電界集中を回避するためには、電荷検出部ＦＤ(i,j)の電圧即ちリセットドレイン電圧ＶＲＤの値を、例えば１Ｖ程度の低い値にする必要があるが、その場合、電荷検出部ＦＤ(i,j)における可能な信号振幅が小さくなってしまう。即ち比較例に係るフォトゲート電圧ＶＰＧが常時一定に保たれたフォトゲート型固体撮像装置の場合、電荷検出マージンが大幅に低下することになる。即ち、ダイナミックレンジの低下を招く。
【００４５】
これに対して、第１の実施形態に係るフォトゲート型固体撮像装置によれば、透明電極に印加する電圧が負電圧ではなく、０Ｖ近傍であっても、透明電極１４がゲート絶縁膜４を介してシールド領域６に及ぼす静電ポテンシャル効果により、シールド領域６の表面に多数キャリアとなる電荷（正孔）をピンニングすることができ、暗電流の発生を抑制できる。また、電荷検出部ＦＤ(i,j)の電圧即ちリセットドレイン電圧ＶＲＤの値を小さくしなくても電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)間の電界集中を回避することができるので、電荷検出マージンを確保することができる。したがって、放射線環境下でも高感度且つ広ダイナミックレンジな撮像が可能となる。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係るフォトゲート型固体撮像装置では、フォトゲート部ＰＧ(i,j)に印加するフォトゲート電圧ＶＰＧが一定値ではなく、２値の間でクロッキング動作する場合を説明する。第２の実施形態に係るフォトゲート型固体撮像装置は、図９に示すように、複数のフォトゲート型の画素Ｑijがマトリクス状に配列された画素領域の周辺に配列された２値駆動用のフォトゲート走査駆動回路２１を更に備える点が、図１に示した第１の実施形態に係るフォトゲート型固体撮像装置の回路構成と異なる。
【００４７】
フォトゲート走査駆動回路２１は、図２、図３（ａ）及び図３（ｂ）に示した画素Ｑijの透明電極１４のそれぞれに対し、シールド領域６とゲート絶縁膜４の界面の表面電位を、シールド領域６の多数キャリアでピンニングさせる第１電圧と、第1電圧より電荷生成埋込領域のチャネルポテンシャルが深くなる方向にシフトした第２電圧を印加し、２値間でのクロッキング動作の駆動をする。即ち、図１１に示したようなタイミングチャートに従い、１フレーム内を「蓄積期間」と「読出期間」に時分割し、蓄積期間には第１電圧を、読出期間には第２電圧を、各画素Ｑijのそれぞれの透明電極１４に印加してクロッキング動作をさせる。
【００４８】
図９に示すように、フォトゲート走査駆動回路２１からは、マトリクスの行数ｍに応じたｍ本のフォトゲート駆動線が出力している。例えば、ｉ行及び（ｉ＋１）行の画素Ｑij，Ｑi+1,jのフォトゲート部ＰＧ(i,j)，ＰＧ(i+1,j)のそれぞれのゲートに、フォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)が接続されている。フォトゲート走査駆動回路２１は、フォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)を介して、マトリクスのｉ行及び（ｉ＋１）行に属するフォトゲート部ＰＧ(i,j)，ＰＧ(i+1,j)に印加する電圧を、行単位で制御する。図示を省略しているが、マトリクスの（ｉ−１）行や（ｉ＋２）行等の他の行に属するフォトゲート部も同様に、行単位で制御される。
【００４９】
フォトゲート走査駆動回路２１は、第１電圧印加部２１１及び第２電圧印加部２１２を有する。第１電圧印加部２１１は、光電変換蓄積作用によりフォトゲート部ＰＧ(i,j)内に発生した電荷を蓄積する蓄積期間用の第１電圧Ｖ(pin)を印加する端子である。第１電圧Ｖ(pin)の印加により、フォトゲート部ＰＧ(i,j)の直下のシールド領域６に、出力信号の電荷とは逆極性の電荷が蓄積されるピンニング動作が実現する。第１電圧Ｖ(pin)は、出力信号の電荷に対するポテンシャルが浅くなるように、フォトゲート部ＰＧ(i,j)に印加される。
【００５０】
第２電圧印加部２１２は、フォトゲート部ＰＧ(i,j)で蓄積期間に光電変換された信号電荷を信号として検出する読出期間用の第２電圧Ｖ(rd)を印加する端子である。第２電圧Ｖ(rd)は、出力信号となる信号電荷に対するポテンシャルが深くなるように、フォトゲート部ＰＧ(i,j)に印加される。読出期間となる第２電圧Ｖ(rd)の印加中に、電荷検出部ＦＤ(i,j)をなす電荷読出領域８をリセットドレイン電圧ＶＲＤにリセットする。このリセット動作の前には信号電荷が蓄積した状態であり、リセット動作の後は信号電荷を排出した状態であるから、リセット動作の前後の電位差から、光電変換による正味の信号成分を読み取る。
【００５１】
後述するように、電荷検出部ＦＤ(i,j)をなす電荷読出領域８の電位を高くして電荷検出マージンを確保すると共に、フォトゲート部ＰＧ(i,j)の透明電極１４の電圧も第２電圧Ｖ(rd)と高くできるため、読出期間中、電荷検出部ＦＤ(i,j)をなす電荷読出領域８とフォトゲート部ＰＧ(i,j)の透明電極１４間の電位差を低い値に留めることが可能となる。
【００５２】
また、蓄積期間にはフォトゲート部ＰＧ(i,j)に第１電圧Ｖ(pin)が印加されるが、電荷検出部ＦＤ(i,j)をなす電荷読出領域８は浮遊状態のため、フォトゲート電圧ＶＰＧが第２電圧Ｖ(rd)から第１電圧Ｖ(pin)へ低下するのに伴い、該フォトゲート部ＰＧ(i,j)の透明電極１４と電荷検出部ＦＤ(i,j)をなす電荷読出領域８の間の容量結合により、電荷読出領域８の電位も低下する。このため、蓄積期間中も、電荷検出部ＦＤ(i,j)をなす電荷読出領域８とフォトゲート部ＰＧ(i,j)の透明電極１４間の電位差を低い値に留めることが可能となる。
【００５３】
第１電圧Ｖ(pin)は、第２電圧Ｖ(rd)より低い電圧に決定される。第２電圧Ｖ(rd)及び第１電圧Ｖ(pin)の決定には、リセットドレイン領域７に印加されるリセットドレイン電圧ＶＲＤのリセットレベルが考慮される。第２の実施形態に係るフォトゲート型固体撮像装置では、１次元計算により信号電荷に対する電荷生成埋込領域５のポテンシャルをシミュレーションした結果、リセットレベルは２〜３Ｖ程度、フォトゲート部ＰＧ(i,j)に印加する第２電圧Ｖ(rd)は０〜１Ｖ程度に設定できることが新たな知見として得られた。電荷検出部ＦＤ(i,j)の電圧はリセットレベルからリセットフィードスルー分（一般的には０．５Ｖ以下の正の値）低下した値であるから、読出期間中、下記の条件が実現されている：
（電荷検出部ＦＤ(i,j)の電圧）−（フォトゲート電圧ＶＰＧ）≦２〜３Ｖ
これらの電圧によるポテンシャル関係は、段落［００６１］〜［００６３］において説明される。
【００５４】
蓄積期間では、フォトゲート部ＰＧ(i,j)に印加する第１電圧Ｖ(pin)は、上述の１次元計算によりピンニング動作が可能な値として、０Ｖ近傍に設定できる。電荷検出部ＦＤ(i,j)の電圧とフォトゲート電圧ＶＰＧの電位差は、前述のように、上記読出期間の値が蓄積期間の開始時に維持され、更にその後信号電荷が蓄積するに伴い電荷検出部ＦＤ(i,j)の電位は低下するから、電荷検出部ＦＤ(i,j)の電圧とフォトゲート電圧ＶＰＧの電位差は一層小さくなる。第２電圧Ｖ(rd)及び第１電圧Ｖ(pin)は、例示した値以外、上述したように読出時に電荷検出マージンが確保でき、蓄積時にピンニングができる他の値の場合にも適用可能である。フォトゲート走査駆動回路２１から出力される第１電圧Ｖ(pin)及び第２電圧Ｖ(rd)はいずれも、公知のレベルシフター等を用いて段階的にシフトさせることにより生成できる。
【００５５】
図９に示した第２の実施形態に係るフォトゲート型固体撮像装置では、読み出し行毎にフォトゲート部ＰＧ(i,j)に印加する電圧を変更するため、行単位でフォトゲート電圧ＶＰＧを制御する駆動信号が、フォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)に出力される。それぞれのフォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)は垂直走査回路により選択され、読出期間中は高位電圧レベルになるように、また、蓄積期間中は読出期間中より低い電圧になるように、すべてのフォトゲート部ＰＧ(i,j)が駆動される。
【００５６】
図１１は、図９中で水平方向に延びるそれぞれの駆動線のうち、ｉ行及び（ｉ＋１）行のフォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)；リセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)；選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)に着目したタイミング図である。ここで、行順次で読み出すことを前提として、「１Ｈ」は行読出し周期であり、「１Ｖ」はフレーム読出し周期である。
【００５７】
まず、ｉ行目の画素Ｑijにおける蓄積期間Storage(i)では、フォトゲート部ＰＧを第１電圧Ｖ(pin)として光電変換蓄積動作を行う。次に、ｉ行目の画素Ｑijにおける読出期間Read(i)では、選択トランジスタ走査駆動回路２３の選択駆動線ＤＳＬ(i)が、読出期間に高位電圧レベルになって画素信号を出力線に読み出す。読み出しより少し前に、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)が第２電圧Ｖ(rd)となり、その途中でリセットトランジスタ走査駆動回路２２のリセット駆動線ＤＲＴ(i)が高位電圧レベルとなることで、電荷読出領域８がリセットされる。
【００５８】
リセット動作の直前には、リセット動作までの間に電荷検出部ＦＤ(i,j)に蓄積された信号電荷の信号Sig(i)が電荷読出領域８から読み出される。リセット動作の直後には、電荷検出部ＦＤ(i,j)の信号電荷が排出されたリセットレベルの信号Ｒｅｓ(i)が電荷読出領域８から読み出される。そして読出回路２４で、蓄積された信号電荷の信号Sig(i)及びリセットレベルの信号Ｒｅｓ(i)の差をとる相関２重サンプリング（ＣＤＳ)動作が実行されることにより、正味の信号を得る。なお、読出期間Read(i)中はシールド領域６の表面ピンニングが出来なくなるが、この読出期間Read(i)はフレーム期間（１Ｖ）に比べ極く短時間に抑えることができるから、前述のように、この間に発生する暗電流の影響は無視できる。
【００５９】
読出期間終了後、蓄積期間となり、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)は、フォトゲート部ＰＧ(i,j)がピンニングする第１電圧Ｖ(pin)に変化する。電荷検出部ＦＤ(i,j)の電荷読出領域８は、読出期間の内リセットトランジスタ走査駆動回路２２のリセット駆動線ＤＲＴ(i)が高位電圧レベルである期間以外では浮遊状態である。そのため、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)が、読出期間の高位電圧レベルである第２電圧Ｖ(rd)から蓄積期間の低位電圧レベルである第１電圧Ｖ(pin)に変化すると、電荷読出領域８のレベルも低位電圧レベルにシフトする。したがって、電荷検出部ＦＤ(i,j)と電荷読出領域８の間の電位差は小さい値のままの状態が維持され、電界集中が防止され、暗電流発生が抑制される。なお、フォトゲート駆動線ＤＰＧ(i)が第１電圧Ｖ(pin)と第２電圧Ｖ(rd)との間で変化するタイミングは、当該変化が信号線へ影響するのを抑えるため、図１１に示すように選択駆動線ＤＳＬ(i)がオフ（低位電圧レベル）の期間が望ましい。
【００６０】
続けて、（ｉ＋１）行目、（ｉ＋２）行目、（ｉ＋３）行目、…と、それぞれの行において、時間方向に１水平走査期間単位でシフトしながらｉ行目の場合と同様の動作が繰り返され、フォトゲート型固体撮像装置の画素領域全体の読み出しが実行される。いずれの行においても、電荷読出領域８とフォトゲート部ＰＧ(i,j)間の電位差は小さい値のままの状態が維持され、電界集中が防止される。
【００６１】
次に、リセット動作及び信号検出動作中の読出期間と、光電変換蓄積動作中の蓄積期間とにおける、それぞれの画素Ｑijのポテンシャル状態の変化を、図１０（ａ）及び図１０（ｂ）を参照して説明する。図１０（ｂ）に示すように、信号を検出して読み出す読出期間中は、フォトゲート部ＰＧ(i,j)の透明電極１４の第２電圧Ｖ(rd)は比較的高く、ポテンシャルは深い。そしてリセットトランジスタＲＴ(i,j)をターン・オンすることにより、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)の下の電荷生成埋込領域５のポテンシャルは、高い電位に応じて、深いポテンシャルΦpd（Ｈ）にリセットされる。
【００６２】
フォトゲート部ＰＧ(i,j)の透明電極１４の第２電圧Ｖ(rd)及びリセットトランジスタＲＴ(i,j)のリセットドレイン電圧ＶＲＤを適宜設定することで、フォトゲート部ＰＧ(i,j)下の電荷生成埋込領域５にも電荷が蓄積される。そして、リセットトランジスタＲＴ(i,j)をオフ状態にして、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)下の電荷生成埋込領域５の電荷を浮遊状態に変化させる。なお、以下ではフォトゲート部ＰＧ(i,j)下のチャネルにも電荷が蓄積される場合について述べるが、電荷検出部ＦＤ(i,j)のみに電荷が蓄積される場合にも本発明は適用可能である。
【００６３】
次に、蓄積期間において、画素Ｑijは、光電変換蓄積動作に移行する。フォトゲート部ＰＧ(i,j)の透明電極１４に印加するフォトゲート電圧ＶＰＧを、シールド領域６が正孔で覆われるピンニング状態になるまで低い第１電圧Ｖ(pin)にシフトする。図１０（ａ）に示すように、信号電荷を蓄積している蓄積期間においては、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)下の電荷生成埋込領域５に蓄積した電荷は浮遊状態であるため、フォトゲート部ＰＧ(i,j)と電荷生成埋込領域５及び電荷検出部ＦＤ(i,j)との間の容量結合により、フォトゲート部ＰＧ(i,j)のゲート電圧の電位変化に伴い、電荷生成埋込領域５のポテンシャルは比較的浅いΦpd（Ｌ）にシフトする。図示しないが、電荷検出部ＦＤ(i,j)のみに電荷が蓄積される場合には、フォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)との間の容量結合により、電荷検出部ＦＤ(i,j)の低い電位へのシフトが可能である。
【００６４】
したがって、電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)間の電位差が小さい状態が維持されるので、光電変換蓄積動作において、フォトゲート部ＰＧ(i,j)のシールド領域６はピンニング状態に起因する表面での暗電流発生が抑制されると共に、電界集中による暗電流も抑制される。信号の読み出しは、次の読出期間の始めであって、リセット動作の直前に行われる。即ち図１０（ｂ）の状態に戻り、信号電荷によりリセットレベルΦpd（Ｈ）からの電位のずれ量により、正味の信号量を求めることができる。
【００６５】
図１０（ｂ）に示すようにフォトゲート電圧ＶＰＧを第２電圧Ｖ(rd)としてリセット動作すると、フォトゲート部ＰＧ(i,j)のチャネルに電荷を蓄積した状態とすることができる。フォトゲート電圧ＶＰＧが第２電圧Ｖ(rd)の場合、シールド領域６の表面ピンニングが出来なくなるが、フォトゲート電圧ＶＰＧが第２電圧Ｖ(rd)となる読出期間はフレーム期間に比べ極く短時間に抑えることができるから、この間に発生する暗電流の影響は無視できる。なお、フォトゲート部ＰＧ(i,j)で光電変換された信号電荷（電子）は、電荷読出領域８及びフォトゲート部ＰＧ(i,j)に蓄積する。したがって、電荷読出し時の検出部容量が大きいため電荷電圧変換ゲインが低く、電圧感度は低いが、蓄積可能電荷量を多くすることができる。
【００６６】
更に、読出期間中に行われるリセット動作が終了した後の電荷読出領域８の電位は浮遊状態であり、読出期間終了後、図１０（ａ）に示すように、フォトゲート電圧ＶＰＧを、ピンニング動作が可能な低い電圧に変更することで、電荷読出領域８の電位も低い電位にシフトする。即ち、読出期間終了後で光電変換蓄積動作中は、フォトゲート部ＰＧ(i,j)はピンニング動作し、且つフォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)間の電位差も小さい値になる。したがって、光電変換蓄積動作中の暗電流発生を大幅に低減することが可能となる。
【００６７】
以上のように、第２の実施形態に係るフォトゲート型固体撮像装置によれば、第１の実施形態に係るフォトゲート型固体撮像装置と同様に、蓄積期間に電荷検出マージンを確保しながらフォトゲート部ＰＧ(i,j)のゲートに０Ｖ近傍の第１電圧Ｖ(pin)を印加してピンニングさせても、電荷検出部ＦＤ(i,j)における電界集中を抑えて暗電流の発生を抑制することができる。
【００６８】
更に、第２の実施形態に係る画素Ｑijにおいては、フォトゲート走査駆動回路２１を用いてフォトゲート電圧ＶＰＧを可変とし、１フレーム内を時分割して、読出期間中はフォトゲート電圧ＶＰＧを高位電圧レベルである第２電圧Ｖ(rd)とすると共に、リセットレベルの電圧を高くしてリセットすることで、電荷読出領域８の電位を高くする。これにより電荷検出マージンを確保すると共に、フォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)間の電位差を小さくでき、読出期間中の電界集中を抑えることができ、読出期間中の過剰な暗電流発生が抑制される。
【００６９】
なお、第５及び第６の実施形態として後述するが、第２の実施形態で説明したフォトゲート電圧ＶＰＧを２値の間でクロッキングする動作は、第２の実施形態に係る画素Ｑijのシールド領域６を含まない構造の画素にも適用可能である。理由は、電荷読出時はフォトゲート部ＰＧ(i,j)が高電圧なので電荷読出領域８との電位差は小さく抑えられ、電荷蓄積時はフォトゲート電圧ＶＰＧを低くしてもフローティング状態の電荷読出領域８の電位も引き下げられるから、フォトゲート部ＰＧ(i,j)との電位差は小さいままに抑制されるからである。
【００７０】
（第３の実施形態）
本発明の第３の実施形態に係るフォトゲート型の画素Ｑａijは、図１２に示すように、フォトゲート部ＰＧ(i,j)及び電荷検出部ＦＤ(i,j)の平面パターンがいずれも環状である点が、第１の実施形態の場合と異なる。図１２及び図１３に示すように、中央から外側に向かって、リセットドレイン領域７ａ、リセットゲート電極１２ａ、電荷読出領域８ａ、電荷生成埋込領域５ａ及びシールド領域６ａと、電荷生成埋込領域５ａ及びシールド領域６ａの上方の透明電極１４ａが同心円状に配列されている。
【００７１】
第３の実施形態に係る画素Ｑａijは、フォトゲート部ＰＧ(i,j)を構成する透明電極１４ａと、このフォトゲート部ＰＧ(i,j)に隣接して設けられた電荷検出部ＦＤ(i,j)を構成する電荷読出領域８ａと、電荷読出領域８ａの電位をリセットするリセットトランジスタのリセットゲート電極１２ａとリセットドレイン領域７ａを有する。図１２及び図１３には図示しないが、第３の実施形態に係る画素Ｑａijは、電荷読出領域８ａの電位変化を増幅する増幅トランジスタと、増幅トランジスタの出力を選択する選択トランジスタとを有する。
【００７２】
第３の実施形態に係る画素Ｑａijは、図１３に示すように、ｐ型の基体領域１ａと、基体領域１ａの上面に接して設けられたゲート絶縁膜４ａとを備える。基体領域１ａの上部の一部にはｎ型の電荷生成埋込領域５ａが設けられている。電荷生成埋込領域５ａの上部には、ゲート絶縁膜４ａに接してシールド領域６ａが設けられている。電荷生成埋込領域５ａ及びシールド領域６ａの上方となるゲート絶縁膜４ａ上には、平面パターンで環状の透明電極１４ａが設けられている。
【００７３】
図１２に示すように、第３の実施形態に係る画素Ｑａijの平面パターンは矩形状であり、矩形の内部に環状のフォトゲート部ＰＧ(i,j)が配置されている。図１２は、ゲート絶縁膜４ａを除いた状態の画素Ｑａijの上面であるが、図１３に示すように、画素Ｑａijの基体領域１ａの周縁側の上部には、ｐ型の画素分離用埋込領域２ａが設けられ、画素分離用埋込領域２ａの上部の一部には、ゲート絶縁膜４ａに接して、画素分離用埋込領域２ａよりも高不純物密度のｐ＋型の接続領域３ａが設けられ、チャネルストップ領域として機能している。画素Ｑａijのそれぞれは、ｐ型の画素分離用埋込領域２ａ及びｐ＋型の接続領域３ａにより互いに分離されるので、ガンマ線照射により劣化し易い画素分離用の酸化膜（図示せず）を電荷生成埋込領域５ａから遠ざけることができる。
【００７４】
画素Ｑａijの基体領域１ａの中央の上部には、ｐ型の画素分離用埋込領域２ａと同一の深さ、同一不純物密度でｐ型のウェル領域１１ａが設けられている。ウェル領域１１ａの上部の中央の一部には、ゲート絶縁膜４ａに接して、電荷生成埋込領域５ａよりも高不純物密度でｎ＋型のリセットドレイン領域７ａが設けられている。ウェル領域１１ａの上部の一部と、電荷生成埋込領域５ａの上部の一部とに跨った位置には、ゲート絶縁膜４ａに接して、電荷生成埋込領域５ａよりも高不純物密度でｎ＋型の電荷読出領域８ａが設けられている。ｐ型のウェル領域１１ａとｐ型の画素分離用埋込領域２ａは共通した領域として同一工程で形成すれば製造工程が簡略化できる。なお、製造工程の複雑化を考慮しなければ、ｐ型の画素分離用埋込領域２ａとｐ型のウェル領域１１ａとが同一の深さ、同一不純物密度である必要は、必ずしも存在しない。
【００７５】
リセットドレイン領域７ａ及び電荷読出領域８ａの間のウェル領域１１ａの上方となるゲート絶縁膜４ａ上には、平面パターンで環状のリセットゲート電極１２ａが設けられている。第３の実施形態に係るフォトゲート型固体撮像装置のそれぞれ層又は領域等の構造については、第１の実施形態に係るフォトゲート型固体撮像装置における同名の層又は領域等の構造と等価であるため、重複説明を省略する。
【００７６】
第３の実施形態に係る画素Ｑａijは、図１に示した第１の実施形態に係る画素Ｑijを置換して適用可能であり、この場合の第３の実施形態に係るフォトゲート型固体撮像装置の動作は、図６を用いて説明した第１の実施形態に係るフォトゲート型固体撮像装置の動作と同様である。或いは、第３の実施形態に係る画素Ｑａijは、図１に示した第２の実施形態に係る画素Ｑijを置換して適用可能であり、この場合の第３の実施形態に係るフォトゲート型固体撮像装置の動作は、図１１を用いて説明した第２の実施形態に係るフォトゲート型固体撮像装置の動作と同様である。
【００７７】
第３の実施形態に係るフォトゲート型固体撮像装置によれば、第１及び第２の実施形態に係るフォトゲート型固体撮像装置の場合と同様に、電荷検出マージンを確保しながらフォトゲート部ＰＧ(i,j)のゲートに０Ｖ近傍の電圧を印加してピンニングさせることができ、電荷検出部ＦＤ(i,j)における電界集中を抑えて暗電流の発生を抑制することができる。
【００７８】
（第４の実施形態）
本発明の第４の実施形態に係るフォトゲート型固体撮像装置は、図１４に示すように、電荷転送部をそれぞれ有する複数のフォトゲート型の画素Ｑｂijがマトリクス状に配列された画素領域と、画素領域の周辺に配列された転送トランジスタ走査駆動回路３１、リセットトランジスタ走査駆動回路３２、選択トランジスタ走査駆動回路３３及び読出回路３４等を有する周辺回路部を備える。
【００７９】
第４の実施形態に係る画素Ｑｂijは、図１５、図１６（ａ）及び図１６（ｂ）に例示したように、ｐ型の基体領域１ｂと、基体領域１ｂの上面に設けられた基体領域１ｂとフォトダイオードを構成するｎ型の電荷生成埋込領域５ｂと、電荷生成埋込領域５ｂの上面に設けられたｐ型のシールド領域６ｂと、シールド領域６ｂの上面に接して設けられたゲート絶縁膜４ｂと、ゲート絶縁膜４ｂ上に設けられた透明電極１４ｂを備えるフォトゲート型の構造である点で第１の実施形態に係る画素Ｑijと同様である。このフォトゲート型の構造画素Ｑｂijは、更に基体領域１ｂの上部に埋め込まれ、電荷生成埋込領域５ｂよりも高不純物密度のｎ型の電荷読出領域８ｂと、電荷読出領域８ｂから離間して埋め込まれ、電荷生成埋込領域５ｂよりも高不純物密度のｎ型のリセットドレイン領域７ｂと、電荷読出領域８ｂとリセットドレイン領域７ｂとの間の基体領域１ｂの上方となるゲート絶縁膜４ｂ上に設けられたリセットゲート電極１２ｂとを備える点でも、第１の実施形態に係る画素Ｑijと同様である。
【００８０】
しかしながら、第４の実施形態に係る画素Ｑｂijは、透明電極１４ｂと電荷読出領域８ｂとの間に、基体領域１ｂ及びゲート絶縁膜４の上で、透明電極１４ｂとギャップｄを空けて隣接する転送ゲート電極１５ｂを更に備える点で第１の実施形態に係る画素Ｑijとは異なる。後述するように、転送ゲート電極１５ｂに印加する電圧を低電圧から高電圧に変化させることにより、電荷生成埋込領域５ｂから電荷読出領域８ｂへ信号電荷が転送される。転送ゲート電極１５ｂと透明電極１４ｂの間のギャップｄは加工最小スペースに設計すればよい。
【００８１】
また、ｎ型の電荷生成埋込領域５は画素分離用絶縁膜９ｂとはｐ型の画素分離用埋込領域２ｂで分離され、一部は画素分離用埋込領域２ｂよりも高不純物密度のｐ＋型の接続領域３ｂが介在している。即ち、ｐ型のシールド領域６ｂの端部はｐ＋型の接続領域３ｂを介して画素周辺部のｐ型の画素分離用埋込領域２ｂに電気的に接続されている。この結果、ｐ型のシールド領域６ｂの端部はｐ＋型の接続領域３ｂを介してｐ型の基体領域１ｂに電気的に短絡されている。図１７は、図１６（ａ）に対応する断面の第４の実施形態に係る画素Ｑｂijのポテンシャル分布を示す。
【００８２】
図１４に示した転送トランジスタ走査駆動回路３１は、画素Ｑｂijの転送ゲート電極１５ｂのそれぞれに対し印加する電圧を低電圧として、光電変換で発生した信号電荷を電荷生成埋込領域５ｂに蓄積させる第１電圧と、転送ゲート電極１５ｂに印加する電圧を高電圧として、電荷生成埋込領域５ｂに蓄積した電荷を電荷検出部８ｂに転送する第２電圧を、各画素Ｑｂijのそれぞれの、転送ゲート電極１５ｂに印加する。また、各画素Ｑｂijのそれぞれの透明電極１４ｂに印加する電圧ＶＰＧとしては、ｐ型のシールド領域６ｂ表面に多数キャリア（正孔）をピンニングするように、０Ｖ近傍の一定値（ＤＣ）を印加する。
【００８３】
図１８は、図１４中で水平方向に延びるそれぞれの駆動線のうち、ｉ行及び（ｉ＋１）行の転送駆動線ＤＴＸ(i)，ＤＴＸ(i+1)；リセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)；選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)に着目したタイミング図である。ここで、行順次で読み出すことを前提として、「１Ｈ」は行読出し周期であり、「１Ｖ」はフレーム読出し周期である。
【００８４】
ｉ行目で見た場合、蓄積期間Storage(i)では選択ゲート信号ＤＳＬ(i)を低電圧にして画素を信号線から切り離すと共に、転送ゲート信号ＤＴＸ(i)を低電圧として光電変換蓄積動作を行う。なお、フォトゲート部ＰＧ(i,j)に信号電荷を蓄積させる際、透明電極１４ｂの電圧ＶＰＧは、図１（ｃ）の場合と同様、ｐ型のシールド領域６ｂ表面に多数キャリア（正孔）をピンニングするように、０Ｖ近傍の電圧となる一定値（ＤＣ）を印加する。
【００８５】
読出期間Read(i)では選択ゲート信号ＤＳＬを高電圧にして画素を信号線に読み出すと共に、読出期間Read(i)の先頭でリセットゲート信号ＤＲＴ(i)を高電圧にしてリセットＲｅｓ(i)読出しを行った後、読出期間Read(i)の途中で転送ゲート信号ＤＴＸ(i)が高電圧となり、その直後に信号Sig(i)読出しを行う。そして読出回路３４で、リセットレベルの信号Res(i) 及び蓄積された信号電荷の信号Sig(i)の差をとる相関２重サンプリング（ＣＤＳ)動作が実行されることにより、増幅トランジスタＳＦ(i,j)の閾値ばらつきだけでなく、リセットノイズも除去された正味の信号を得る。
【００８６】
図１９（ａ）に示すように、光電変換蓄積時には転送ゲート電極１５ｂに印加する電圧を低電圧として、光電変換で発生した信号電荷を電荷生成埋込領域５ｂに蓄積する。図１９（ｂ）に示すように、電荷転送時には転送ゲート電極１５ｂに印加する電圧を高電圧として、電荷生成埋込領域５ｂに蓄積した電荷を電荷検出部８ｂに転送する。
【００８７】
第４の実施形態に係るフォトゲート型固体撮像装置によれば、第１〜第３の実施形態の場合と同様に、電荷検出マージンを確保しながらフォトゲート部ＰＧ(i,j)のゲートに０Ｖ近傍の電圧を印加してピンニングさせることができ、暗電流の発生を抑制することができる。
【００８８】
なお、図１５、図１６（ａ）及び図１６（ｂ）に示した第４の実施形態に係る画素Ｑｂijのシールド領域６ｂの上面に透明電極１４ｂが無い構造は、埋め込みフォトダイオード構造として知られる公知のものである。第４の実施形態に係る画素Ｑｂijのように、シールド領域６ｂの上面にゲート絶縁膜４ｂを介して透明電極１４ｂを設けることは、電極材料として一般的に使われるポリシリコンが青色のような短波長光を吸収し、色再現性が低下するため、通常の環境で使われるイメージセンサの場合には好ましくない。また、第１の実施形態で既に述べたとおり、シールド領域６ｂ自体、仮想電極と呼ばれることもあり、その上に電極を形成する意味は通常用途では考えられない。更に、透明電極１４ｂを形成する場合、透明電極１４ｂと転送ゲート電極１５ｂの間のギャップｄの形成が加工上の課題となる。これに対して、特異な構造を有する第４の実施形態に係る画素Ｑｂijでは、若干の短波長光感度を犠牲にしているものの、光電変換部の表面にシールド領域６ｂのみを有する従来構造の場合問題であった、放射線によりシールド領域６ｂ表面が空乏化し暗電流が急増するのを、透明電極１４ｂでシールド領域６ｂ表面の空乏化を防止できるため、加工上の課題を克服して非常に高い耐放射線性能を得ることを目的としており、顕著な効果を奏するものである。
【００８９】
（第５の実施形態）
既に述べたとおり、第１〜第４の実施形態で説明したシールド領域６，６ａ，６ｂは、フォトゲート型の構造以外の光検出素子では仮想電極と呼ばれることもあり、仮想電極の上に透明電極１４，１４ａ，１４ｂを形成することは技術常識上考えられないものであった。即ち、従来の技術常識では、フォトゲート型の構造を構成している電荷生成埋込領域５，５ａ，５ｂの上にｐ型のシールド領域６，６ａ，６ｂを配置することは不適切な設計であると考えられていた。
【００９０】
このため第１〜第４の実施形態で説明した発明に至る前に、本発明者らはシールド領域６，６ａ，６ｂを配置しない構造において、周辺回路であるフォトゲート走査駆動回路２１の工夫により、電荷読出領域８，８ａ，８ｂのフォトゲート部に接する境界部で非常に強い電界が形成されるという課題を解決することを模索した。本発明の第５の実施形態に係るフォトゲート型固体撮像装置は、図９に示した第２の実施形態に係るフォトゲート型固体撮像装置と同様に、複数のフォトゲート型の画素Ｑｃijがマトリクス状に配列された画素領域と、画素領域の周辺に配列されたフォトゲート走査駆動回路２１、リセットトランジスタ走査駆動回路２２及び選択トランジスタ走査駆動回路２３等を有する周辺回路部を備える。
【００９１】
第５の実施形態に係る画素Ｑｃijは、図２０及び図２１に例示したように、ｐ型の基体領域１ｃ、この基体領域１ｃの上部に埋め込まれたｎ型の電荷生成埋込領域５ｃ、この電荷生成埋込領域５ｃに接したゲート絶縁膜４ｃ、このゲート絶縁膜４ｃの上に設けられた透明電極１４ｃを有するフォトゲート部ＰＧ(i,j)と、電荷生成埋込領域５ｃに接続された電荷生成埋込領域５ｃよりも高不純物密度でｎ型の電荷読出領域８ｃとを有する画素である。即ち、第５の実施形態に係る画素Ｑｃijは、図２、図３（ａ）及び図３（ｂ）に示した電荷生成埋込領域５ｃの上面にゲート絶縁膜４と接して設けられたシールド領域６が無い点で、第１の実施形態で説明した画素Ｑijと異なる。第５の実施形態に係る画素Ｑｃijのフォトゲート部ＰＧ(i,j)は、電荷生成埋込領域５ｃと、電荷生成埋込領域５ｃの直上の透明電極１４ｃが、その間の薄いゲート絶縁膜４ｃを挟んで存在する領域で構成される。
【００９２】
図２０及び図２１に示した画素Ｑｃijの透明電極１４ｃのそれぞれに対し、図９に示したフォトゲート走査駆動回路２１は、電荷生成埋込領域５ｃとゲート絶縁膜４ｃの界面の表面電位を、電荷生成埋込領域５ｃの少数キャリアでピンニングさせる第１電圧と、第1電圧より電荷生成埋込領域５ｃのチャネルポテンシャルが深くなる方向にシフトした第２電圧を印加する。即ち、図２３に示したようなタイミングチャートに従い、１フレーム内を「蓄積期間」と「読出期間」に時分割し、蓄積期間には第１電圧を、読出期間には第２電圧を、各画素Ｑｃijのそれぞれの透明電極１４ｃに印加する。
【００９３】
画素Ｑｃijにおいては、フォトゲート部ＰＧ(i,j)における光電変換により、蓄積期間に発生した信号電荷が、読出期間に電荷読出領域８ｃから読み出される。図２１に示すように、第５の実施形態に係る画素Ｑｃijにおいては、蓄積期間に透明電極１４ｃに第１電圧を印加することにより、ゲート絶縁膜４ｃの直下に少数キャリアである正孔（ホール）が誘起されて反転層５１ｃが形成される。
【００９４】
既に述べたとおり、半導体素子にガンマ線が照射されると、半導体表面の酸化膜中に多量の電子正孔対が発生し酸化膜の半導体表面側に正電荷が集まる。これが半導体表面を空乏化させて大きな暗電流となる。第５の実施形態に係る画素Ｑｃijにおいては、電荷生成埋込領域５ｃがｎ型であるので、蓄積期間に透明電極１４ｃの直下の電荷生成埋込領域５ｃの表面に多量の正孔（ホール）による反転層５１ｃが形成される。正孔で電荷生成埋込領域５ｃの表面電位が蓄積期間にピンニングされることにより、ゲート絶縁膜４ｃと電荷生成埋込領域５ｃとの界面の界面準位が不活性化される。特に、第５の実施形態に係るフォトゲート構造では、図２１に示すように、電荷生成埋込領域５ｃの上には薄いゲート絶縁膜４ｃしか存在せず、ゲート絶縁膜４ｃ中に生成される正孔の絶対量は僅かである。よって、第５の実施形態に係る画素Ｑｃijによっても上記の界面準位の不活性化と合わせて、耐放射線特性は大幅に改善されることは第１〜第４の実施形態に係るに係る画素Ｑij，Ｑａij，Ｑｂij，Ｑｃijと同様である。
【００９５】
図２０に示すように、第５の実施形態に係る画素Ｑｃijの平面パターンは、例えば矩形状に設計可能である。図２０は、ゲート絶縁膜４ｃを除いた状態の画素Ｑｃijの上面を示す。なお、図２０には図９に示した増幅トランジスタＳＦ(i,j)及び選択トランジスタＳＬ(i,j)は図示していない。断面図として図２１の左側に一部が露出しているが、図２０に示すように、画素Ｑｃijの周辺部において、基体領域１ｃの上部にｐ型の画素分離用埋込領域２ｃが設けられている。画素分離用埋込領域２ｃの上部の一部には、ゲート絶縁膜４ｃに接して、画素分離用埋込領域２ｃよりも高不純物密度のｐ型の接続領域３ｃが画素Ｑｃijを囲むように設けられている。
【００９６】
図２０及び図２１のいずれも右側に示したように、画素Ｑｃijの基体領域１ｃの上部には、ｐ型のウェル領域１１ｃが画素分離用埋込領域２ｃと同じ深さで設けられている。ウェル領域１１ｃの上部の一部には、ゲート絶縁膜４ｃに接して、電荷生成埋込領域５ｃよりも高不純物密度でｎ型のリセットドレイン領域７ｃが設けられている。なお、通常、ｐ型のウェル領域１１ｃとｐ型の画素分離用埋込領域２ｃは共通した領域として形成される。
【００９７】
ウェル領域１１ｃと電荷生成埋込領域５ｃの間には、ゲート絶縁膜４ｃに接して、電荷生成埋込領域５ｃよりも高不純物密度でｎ型の電荷読出領域８ｃが設けられている。リセットドレイン領域７ｃ及び電荷読出領域８ｃの間のウェル領域１１ｃの上方となるゲート絶縁膜４ｃ上には、リセットゲート電極１２ｃが設けられて、ｎＭＯＳトランジスタと等価な構造でリセットトランジスタＲＴ(i,j)が実現されている。リセットトランジスタはリセットゲート電極１２ｃに高位電圧を印加して電荷読出領域８ｃの電荷をリセットドレイン領域７ｃに排出する。
【００９８】
第５の実施形態に係るフォトゲート型固体撮像装置の蓄積期間では、フォトゲート部ＰＧ(i,j)に印加する第１電圧Ｖ(pin)を、第２の実施形態に係るフォトゲート型固体撮像装置において説明したような１次元計算により、−１Ｖ〜−２Ｖ程度に設定する。電荷検出部ＦＤ(i,j)の電圧とフォトゲート電圧ＶＰＧの電位差は、前述のように、上記読出期間の値が蓄積期間の開始時に維持され、更にその後信号電荷が蓄積するに伴い電荷検出部ＦＤ(i,j)の電位は低下するから、電荷検出部ＦＤ(i,j)の電圧とフォトゲート電圧ＶＰＧの電位差は一層小さくなる。第２電圧Ｖ(rd)及び第１電圧Ｖ(pin)は、例示した値以外、上述したように読出時に電荷検出マージンが確保でき、蓄積時にピンニングができる他の値の場合にも適用可能である。
【００９９】
フォトゲート走査駆動回路２１から出力される第１電圧Ｖ(pin)及び第２電圧Ｖ(rd)はいずれも、公知のレベルシフター等を用いて段階的にシフトさせることにより生成できる。フォトゲート走査駆動回路２１を構成するレベルシフターは、図２２に示すように、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを複数組み合わせたロジック回路で実現できる。図２２中の回路は、第２電圧Ｖ(rd)として０Ｖ、第１電圧Ｖ(pin)として−２Ｖの出力電圧を生成する場合を例示している。
【０１００】
図２２の回路の左側に示す入力側に、例えば低位電圧側が０Ｖ、高位電圧側が１．５Ｖとなるパルスを入力すると、レベルシフター（１）を用いて、低位電圧側の入力電圧０Ｖを−２Ｖへシフトして、図２２の回路の右側に示す出力側に低位電圧側が第１電圧Ｖ(pin)となるパルスを出力できる。この段階では高位電圧側の電圧は１．５Ｖのままであるが、次にレベルシフター（２）を用いて、高位電圧側の入力電圧１．５Ｖを０Ｖへシフトすれば、低位電圧側は第１電圧Ｖ(pin)のまま高位電圧側が第２電圧Ｖ(rd)となるパルスを出力できる。
【０１０１】
尚、図２２の回路の下半分のｎＭＯＳトランジスタ側の領域には、初段の第１ｐウェル領域ＰＷ１と、後段の第２ｐウェル領域ＰＷ２とが左右に並べて配置されている。第１ｐウェル領域ＰＷ１は０Ｖであるが、第２ｐウェル領域ＰＷ２は−２Ｖになるため、０Ｖの設置電圧であるｐ型の基板との間に、ディープｎウェル領域ＤＮＷが設けられている。図２２の回路の上半分のｐＭＯＳトランジスタ側の領域には、１．５Ｖに対応する通常のｎウェル領域ＮＷが配置されている。
【０１０２】
図２３は、図９中で水平方向に延びるそれぞれの駆動線のうち、ｉ行及び（ｉ＋１）行のフォトゲート駆動線ＤＰＧ(i)，ＤＰＧ(i+1)；リセット駆動線ＤＲＴ(i)，ＤＲＴ(i+1)；選択駆動線ＤＳＬ(i)，ＤＳＬ(i+1)に着目したタイミング図である。まず、ｉ行目の画素Ｑｃijにおける読み出しでは、選択トランジスタ走査駆動回路２３の選択駆動線ＤＳＬ(i)が、読出期間に高位電圧レベルになって画素信号を出力線に読み出す。読み出しより少し前に、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)が高位電圧レベルとなり、その途中でリセットトランジスタ走査駆動回路２２のリセット駆動線ＤＲＴ(i)が高位電圧レベルとなることで、電荷読出領域８がリセットされる。
【０１０３】
リセット動作の直前には、リセット動作までの間に電荷検出部ＦＤ(i,j)に蓄積された信号電荷の信号Sig(i)が電荷読出領域８ｃから読み出される。リセット動作の直後には、電荷検出部ＦＤ(i,j)の信号電荷が排出されたリセットレベルの信号Ｒｅｓ(i)が電荷読出領域８から読み出される。そして読出回路２４で、蓄積された信号電荷の信号Sig(i)及びリセットレベルの信号Res(i)の差をとる相関２重サンプリング（ＣＤＳ)動作が実行されることにより、正味の信号を得る。
【０１０４】
読出期間終了後、蓄積期間となり、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)は、フォトゲート部ＰＧ(i,j)がピンニングする低位電圧レベルの値に変化する。図２５に、第５の実施形態に係る画素Ｑｃijの透明電極１４ｃにフォトゲート電圧ＶＰＧとして蓄積期間に負電位を印加して、フォトゲート部ＰＧ(i,j)の表面でピンニングを行った場合のポテンシャルを示す。フォトゲート部ＰＧ(i,j)下の反転層５１ｃでは、蓄積期間においてピンニング状態により、表面での暗電流発生が抑制され、耐放射線特性が向上する。また、電荷生成埋込領域５ｃのポテンシャルで一番深い所がチャネル５２ｃとなる。
【０１０５】
電荷検出部ＦＤ(i,j)の電荷読出領域８ｃは、読出期間の内リセットトランジスタ走査駆動回路２２のリセット駆動線ＤＲＴ(i)が高位電圧レベルである期間以外では浮遊状態である。そのため、フォトゲート走査駆動回路２１のフォトゲート駆動線ＤＰＧ(i)が、読出期間の高位電圧レベルから蓄積期間の低位電圧レベルに変化すると、電荷読出領域８ｃのレベルも、低位電圧レベルにシフトする。したがって、電荷検出部ＦＤ(i,j)と電荷読出領域８ｃの間の電位差は小さい値のままの状態が維持され、電界集中が防止され、暗電流発生が抑制される。なお、フォトゲート駆動線ＤＰＧ(i)が第１電圧Ｖ(pin)と第２電圧Ｖ(rd)との間で変化するタイミングは、当該変化が信号線へ影響するのを抑えるため、図２３に示すように選択駆動線ＤＳＬ(i)がオフ（低位電圧レベル）の期間が望ましい。
【０１０６】
次に、（ｉ＋１）行目の画素Ｑｃi+1,jは、時間方向に１水平走査期間シフトして、ｉ行目の場合と同様に駆動される。続けて、（ｉ＋２）行目、（ｉ＋３）行目、…と、それぞれの行において、時間方向に１水平走査期間単位でシフトしながらｉ行目の場合と同様の動作が繰り返され、フォトゲート型固体撮像装置の画素領域全体の読み出しが実行される。いずれの行においても、電荷読出領域８とフォトゲート部ＰＧ(i,j)間の電位差は小さい値のままの状態が維持され、電界集中が防止される。
【０１０７】
リセット動作及び信号検出動作中の読出期間と、光電変換蓄積動作中の蓄積期間とにおける、それぞれの画素Ｑｃijのポテンシャル状態の変化を、図２４を参照して説明する。図２４（ａ）に示すように、信号を検出して読み出す読出期間中は、フォトゲート部ＰＧ(i,j)の透明電極１４ｃの電圧は比較的高く、ポテンシャルは深い。そしてリセットトランジスタＲＴ(i,j)をターン・オンすることにより、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)の下の電荷生成埋込領域５ｃに生成されるチャネル５２ｃのポテンシャルは、高い電位に応じて、深いポテンシャルΦpd（Ｈ）にリセットされる。
【０１０８】
フォトゲート部ＰＧ(i,j)のゲート電圧及びリセットトランジスタＲＴ(i,j)のリセットドレイン電圧ＶＲＤを適宜設定することで、フォトゲート部ＰＧ(i,j)下のチャネル５２ｃにも電荷が蓄積される。そして、リセットトランジスタＲＴ(i,j)をオフ状態にして、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)下のチャネル５２ｃの電荷を浮遊状態に変化させる。なお、以下ではフォトゲート部ＰＧ(i,j)下のチャネル５２ｃにも電荷が蓄積される場合について述べるが、電荷検出部ＦＤ(i,j)のみに電荷が蓄積される場合にも本発明は適用可能である。
【０１０９】
次に、フォトゲート部ＰＧ(i,j)の透明電極１４ｃに印加するフォトゲート電圧ＶＰＧを、蓄積期間において、電荷生成埋込領域５ｃの表面に生成される反転層５１ｃが正孔で覆われるピンニング状態になるまで低い電圧にシフトする。画素Ｑｃijは、光電変換蓄積動作に移行する。図２４（ｂ）に示すように、信号電荷を蓄積している蓄積期間においては、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)下のチャネル５２ｃに蓄積した電荷は浮遊状態であるため、フォトゲート部ＰＧ(i,j)とチャネル５２ｃ及び電荷検出部ＦＤ(i,j)との間の容量結合により、フォトゲート部ＰＧ(i,j)のゲート電圧の電位変化に伴い、チャネル５２ｃのポテンシャルは比較的浅いΦpd（Ｌ）にシフトする。図示しないが、電荷検出部ＦＤ(i,j)のみに電荷が蓄積される場合には、フォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)との間の容量結合により、電荷検出部ＦＤ(i,j)の低い電位へのシフトが可能である。
【０１１０】
したがって、電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)間の電位差が小さい状態が維持されるので、光電変換蓄積動作において、フォトゲート部ＰＧ(i,j)のチャネル５２ｃはピンニング状態に起因する表面での暗電流発生が抑制されると共に、電界集中による暗電流も抑制される。信号の読み出しは、次の読出期間の始めであって、リセット動作の直前に行われる。即ち図２４（ａ）の状態に戻り、信号電荷によりリセットレベルΦpd（Ｈ）からの電位のずれ量により、正味の信号量を求めることができる。
【０１１１】
第５の実施形態に係る画素Ｑｃijにおいては、フォトゲート電圧ＶＰＧを可変とし、読出期間中はフォトゲート電圧ＶＰＧを高位電圧レベルとすると共に、リセットレベルの電圧を高くしてリセットすることで、電荷読出領域８ｃの電位を高くする。これにより、第１〜第４の実施形態で説明したシールド領域６，６ａ，６ｂが無い構造であっても、電荷検出マージンを確保すると共に、フォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)間の電位差を小さくでき、読出期間中の電界集中を抑えることができ、読出期間中の過剰な暗電流発生が抑制される。
【０１１２】
更に、読出期間中に行われるリセット動作が終了した後の電荷読出領域８の電位は浮遊状態であり、読出期間終了後、フォトゲート電圧ＶＰＧを、ピンニング動作が可能な低い電圧に変更することで、電荷読出領域８の電位も低い電位にシフトする。即ち、読出期間終了後で光電変換蓄積動作中は、フォトゲート部ＰＧ(i,j)はピンニング動作し、且つフォトゲート部ＰＧ(i,j)と電荷検出部ＦＤ(i,j)間の電位差も小さい値になる。したがって、光電変換蓄積動作中の暗電流発生を大幅に低減することが可能となる。
【０１１３】
よって第５の実施形態に係るフォトゲート型固体撮像装置によれば、第１〜第４の実施形態で説明したシールド領域６，６ａ，６ｂが無い構造にもかかわらず、フォトゲート走査駆動回路２１を用いることにより、１フレーム内を時分割して、蓄積期間に電荷検出マージンを確保しながらフォトゲート部ＰＧ(i,j)のゲートに負電圧を印加してピンニングさせても、電荷検出部ＦＤ(i,j)における電界集中を抑えて暗電流の発生を抑制することができる。
【０１１４】
（第６の実施形態）
本発明の第６の実施形態に係るフォトゲート型固体撮像装置は、図９に示した第２の実施形態に係るフォトゲート型固体撮像装置と同様に、複数の画素Ｑｄijがマトリクス状に配列された画素領域と、画素領域の周辺に配列されたフォトゲート走査駆動回路２１、リセットトランジスタ走査駆動回路２２及び選択トランジスタ走査駆動回路２３等を有する周辺回路部を備える。第６の実施形態に係るフォトゲート型固体撮像装置は、図２６及び図２７に示すように、フォトゲート部ＰＧ(i,j)及び電荷検出部ＦＤ(i,j)の平面パターンがいずれも環状である点が、第５の実施形態の場合と異なるが、第１〜第４の実施形態で説明したシールド領域６，６ａ，６ｂが無い構造である点では第５の実施形態の場合と同様である。
【０１１５】
第６の実施形態に係る画素Ｑｄijは、フォトゲート部ＰＧ(i,j)を構成する透明電極１４ｄと、このフォトゲート部ＰＧ(i,j)に隣接して設けられた電荷検出部ＦＤ(i,j)を構成する電荷読出領域８ｄと、電荷読出領域８ｄの電位をリセットするリセットトランジスタのリセットゲート電極１２ｄとリセットドレイン領域７ｄを有する。また、第６の実施形態に係る画素Ｑｄijは、図２６及び図２７では図示を省略するが、電荷読出領域８ｄの電位変化を増幅する増幅トランジスタと、増幅トランジスタの出力を選択する選択トランジスタとを有する。
【０１１６】
第６の実施形態に係る画素Ｑｄijは、図２７に示すように、ｐ型の基体領域１ｄと、この基体領域１ｄの上面に接して設けられたゲート絶縁膜４ｄとを備える。基体領域１ｄの上部の一部には、ゲート絶縁膜４ｄに接して、ｎ型の電荷生成埋込領域５ｄが設けられている。電荷生成埋込領域５ｄの上部には、反転層５１ｄが形成される。電荷生成埋込領域５ｄの上方となるゲート絶縁膜４ｄ上には、平面パターンで環状の透明電極１４ｄが設けられている。
【０１１７】
図２６に示すように、第６の実施形態に係る画素Ｑｄijは平面パターンで矩形状であり、矩形の中央に環状のフォトゲート部ＰＧ(i,j)が配置されている。図２６は、ゲート絶縁膜４ｄを除いた状態の画素Ｑｄijの上面を示すが、図２７に示すように、画素Ｑｄijの基体領域１ｄの周縁側の上部には、ｐ型の画素分離用埋込領域２ｄが設けられている。画素分離用埋込領域２ｄの上部の一部には、ゲート絶縁膜４ｄに接して、画素分離用埋込領域２ｄよりも高不純物密度のｐ型の接続領域３ｄが設けられ、チャネルストップ領域として機能している。
【０１１８】
画素Ｑｄijの基体領域１ｄの中央の上部にはｐ型のウェル領域１１ｄがｐ型の画素分離用埋込領域２ｄと同じ深さで設けられている。ウェル領域１１ｄの上部の中央の一部には、ゲート絶縁膜４ｄに接して、電荷生成埋込領域５ｄよりも高不純物密度でｎ型のリセットドレイン領域７ｄが設けられている。ウェル領域１１ｄの上部の一部と、電荷生成埋込領域５ｄの上部の一部とに跨った位置には、ゲート絶縁膜４ｄに接して、電荷生成埋込領域５ｄよりも高不純物密度でｎ型の電荷読出領域８ｄが設けられている。ｐ型のウェル領域１１ｄとｐ型の画素分離用埋込領域２ｄは共通した領域として形成することが可能である。
【０１１９】
リセットドレイン領域７ｄ及び電荷読出領域８ｄの間のウェル領域１１ｄの上方となるゲート絶縁膜４ｄ上には、平面パターンで環状のリセットゲート電極１２ｄが設けられている。第６の実施形態に係るフォトゲート型固体撮像装置のそれぞれ層又は領域等の構造については、第５の実施形態に係るフォトゲート型固体撮像装置における同名の層又は領域等の構造と等価であるため、重複説明を省略する。
【０１２０】
第６の実施形態に係るフォトゲート型固体撮像装置の動作は、図２３を用いて説明した第５の実施形態に係るフォトゲート型固体撮像装置の動作と同様である。第６の実施形態に係る画素Ｑｄijは、図２８（ａ）に示すように、信号を検出して読み出す読出期間中は、フォトゲート部ＰＧ(i,j)の透明電極１４ｄの電圧は比較的高く、ポテンシャルは深い。また、リセットトランジスタをターン・オンすることにより、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)の下のチャネル５２ｄのポテンシャルは、第５の実施形態に係る画素Ｑｃijの場合と同様に、深いポテンシャルΦpd（Ｈ）にリセットされる。
【０１２１】
そしてリセットトランジスタをオフ状態にして、電荷検出部ＦＤ(i,j)及びフォトゲート部ＰＧ(i,j)下のチャネル５２ｄの電荷を浮遊状態に変化させる。次に、蓄積期間においては、フォトゲート部ＰＧ(i,j)の透明電極１４ｄに印加するフォトゲート電圧ＶＰＧを、電荷生成埋込領域５ｄの表面に生成される反転層５１ｄが正孔で覆われるピンニング状態になるまで低い電圧にシフトして、光電変換蓄積動作に移行する。
【０１２２】
信号電荷を蓄積している蓄積期間においては、図２８（ｂ）に示すように、第５の実施形態に係る画素Ｑｃijの場合と同様に、チャネル５２ｄのポテンシャルは比較的浅いΦpd（Ｌ）にシフトし、電荷検出部ＦＤ(i,j)とフォトゲート部ＰＧ(i,j)の間の電位差は小さい値の状態が維持される。よって、第６の実施形態に係るフォトゲート型固体撮像装置によれば、第１〜第４の実施形態で説明したシールド領域６，６ａ，６ｂが無い構造であっても、フォトゲート走査駆動回路を用いることにより、１フレーム内を時分割して、蓄積期間に電荷検出マージンを確保しながらフォトゲート部ＰＧ(i,j)のゲートに負電圧を印加してピンニングさせても、電荷検出部ＦＤ(i,j)における電界集中を抑えて暗電流の発生を抑制することができるという第５の実施形態の場合と同様な効果を奏することができる。
【０１２３】
（その他の実施形態）
本発明は上記した第１〜第６の実施形態によって説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１２４】
例えば、第３又は第６の実施形態に係る画素Ｑａij，Ｑｄijには、平面パターンで、ほぼ八角形状である環状のフォトゲート部ＰＧ(i,j)及び電荷検出部ＦＤ(i,j)が示されていたが、環状としては、八角形状以外にも、四角形状、六角形状或いは十角以上の多角形状等が含まれてよい。また、円形状及び楕円形状であってもよい。
【０１２５】
また、既に述べた第１〜第６の実施形態等の説明においては、信号電荷が電子であって、画素Ｑij，Ｑａij，Ｑｂij，Ｑｃij，Ｑｄij内のトランジスタがｎ型の場合を例示して行ったが、本発明はこれに限定されるものではない。信号電荷が正孔であって、画素Ｑij，Ｑａij，Ｑｂij，Ｑｃij，Ｑｄij内のトランジスタがｐ型の場合についても、極性を逆にすることで本発明は同様に適用可能である。
【０１２６】
また、既に述べた第１〜第６の実施形態等の説明においては、２次元フォトゲート型固体撮像装置（エリアセンサ）を例示的に説明したが、本発明は２次元フォトゲート型固体撮像装置に限定して解釈するべきではない。例えば、図１にその一部を例示的に示した２次元マトリクスにおいて、ｉ＝１又はｊ＝１と固定し、画素Ｑijを１次元に配列した１次元フォトゲート型固体撮像装置（ラインセンサ）を構成してもよいことは、上記開示の内容から、容易に理解できるはずである。
【０１２７】
以上のとおり、本発明は上記に記載していない様々な実施形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１２８】
Ｑij，Ｑａij，Ｑｂij，Ｑｃij，Ｑｄij…フォトゲート型の画素（光検出素子）
１，１ａ，１ｂ，１ｃ，１ｄ…基体領域
２，２ａ，２ｂ，２ｃ，２ｄ…画素分離用埋込領域
３，３ａ，３ｂ，３ｃ，３ｄ…接続領域
４，４ａ，４ｂ，４ｃ，４ｄ…ゲート絶縁膜
５，５ａ，５ｂ，５ｃ，５ｄ…電荷生成埋込領域
６，６ａ，６ｂ…シールド領域
７，７ａ，７ｂ，７ｃ，７ｄ…リセットドレイン領域
８，８ａ，８ｂ，８ｃ，８ｄ…電荷読出領域
９，９ｂ…画素分離用絶縁膜
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ…ウェル領域
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ…リセットゲート電極
１４，１４ａ，１４ｂ，１４ｃ，１４ｄ…透明電極
１５ｂ…転送ゲート電極
２１…フォトゲート走査駆動回路
２２，３２…リセットトランジスタ走査駆動回路
２３，３３…選択トランジスタ走査駆動回路
２４，３４…読出回路
３１…転送トランジスタ走査駆動回路
５１ｃ，５１ｄ…反転層
５２ｃ，５２ｄ…チャネル
２１１…第１電圧印加部
２１２…第２電圧印加部
【図１】
2018182044.tif 000003
【図２】
2018182044.tif 000004
【図３】
2018182044.tif 000005
【図４】
2018182044.tif 000006
【図５】
2018182044.tif 000007
【図６】
2018182044.tif 000008
【図７】
2018182044.tif 000009
【図８】
2018182044.tif 000010
【図９】
2018182044.tif 000011
【図１０】
2018182044.tif 000012
【図１１】
2018182044.tif 000013
【図１２】
2018182044.tif 000014
【図１３】
2018182044.tif 000015
【図１４】
2018182044.tif 000016
【図１５】
2018182044.tif 000017
【図１６】
2018182044.tif 000018
【図１７】
2018182044.tif 000019
【図１８】
2018182044.tif 000020
【図１９】
2018182044.tif 000021
【図２０】
2018182044.tif 000022
【図２１】
2018182044.tif 000023
【図２２】
2018182044.tif 000024
【図２３】
2018182044.tif 000025
【図２４】
2018182044.tif 000026
【図２５】
2018182044.tif 000027
【図２６】
2018182044.tif 000028
【図２７】
2018182044.tif 000029
【図２８】
2018182044.tif 000030