(57)【要約】【課題】過電圧に対する保護性能を向上させることができ、かつ、集積度を向上させることができる半導体集積回路及び駆動システムを提供する。【解決手段】半導体集積回路は、ｐ型半導体層１０Ｃ（第１半導体領域）と、ｎ型ウエル領域１１（第２半導体領域）を有し、ｎ型ウエル領域１１が第１電極及び第２電極とされ、かつ、ｎ型半導体領域１３（第２半導体領域）が抵抗体とされる第１抵抗素子４３１とを備える。第１抵抗素子４３１において、第１電極に通常動作電圧が印加されるとｐｎ接合部１３Ｊから抵抗体内に空之層１３ａが形成される。また、第１抵抗素子４３１では、第１電極に過電圧が印加されると接合部１３Ｊから抵抗体内に形成される空之層１３ａの延びが大きくなり、抵抗値が高くなる。これにより、過電圧は第１抵抗素子４３１により電圧降下させることができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
他の領域から電気的に分離された第１導電型の第１半導体領域と、
前記第１半導体領域の主面部に形成された第１導電型とは反対の第２導電型の第２半導体領域を有し、前記第２半導体領域の一端部が第１電極とされ、他端部が第２電極とされ、かつ、前記一端部と前記他端部との間が抵抗体とされ、前記第１電極に第１電圧が印加されると前記第１半導体領域と前記第２半導体領域との接合部から前記抵抗体内に空之層が形成され、前記第１電極に前記第１電圧よりも高い第２電圧が印加されると前記接合部から前記抵抗体内に形成される空之層の延びが大きくされる第１抵抗素子と、
を備えた半導体集積回路。
【請求項２】
前記第１電極の接合深さは前記抵抗体の接合深さよりも深く、かつ、前記第１電極の前記第１半導体領域との接合部の不純物濃度は前記抵抗体の前記第１半導体領域との接合部の不純物濃度よりも低くされている請求項１に記載の半導体集積回路。
【請求項３】
電源端子と、
前記電源端子に第１主電極が接続され、外部負荷に第２主電極が接続される駆動素子と、
前記駆動素子の制御電極に接続され、前記駆動素子の動作を制御する制御回路と、
前記電源端子に前記第１電極が接続され、前記第１主電極が前記第２電極に接続された前記第１抵抗素子を含んで構成される第１保護回路と、
を備えた請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記第１抵抗素子は複数の抵抗素子を有し、この複数の抵抗素子は前記電源端子と前記第１主電極との間に電気的に直列に接続されている請求項３に記載の半導体集積回路。
【請求項５】
前記第１保護回路と前記制御回路との間に第２抵抗素子を含んで構成される第２保護回路を更に備え、前記第２抵抗素子はシリコン多結晶膜により構成されている請求項３又は請求項４に記載の半導体集積回路。
【請求項６】
請求項３〜請求項５のいずれか１つに記載の前記半導体集積回路と、
前記半導体集積回路に電源を供給する電源発生源と、
前記電源発生源と前記電源端子との間に配設され、前記電源発生源から前記電源端子への電源の供給を切替えるスイッチ回路と、
を備えた駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び駆動システムに関する。
【背景技術】
【０００２】
下記特許文献１にはミラー装置用モータ制御回路が開示され、下記特許文献２には負荷駆動装置の過電圧保護回路が開示されている。
モータ制御回路は、ツェナダイオードが電源間に挿入されたサージ保護回路を備えている。サージ保護回路では、電源の一方に過電圧が印加されるとツェナダイオードが降伏し、電源の他方へ過電圧を抜くことができる。
また、過電圧保護回路は、電源と比較器の出力との間に、電気的に直列に接続された複数のツェナダイオードが挿入された電圧制限手段を備えている。比較器の出力及び電圧制限手段は出力段のダーリントン（Darlington）接続されたバイポーラトランジスタのベース電極に接続されている。電圧制限手段では、電源に過電圧が印加されると複数のツェナダイオードが降伏する。この降伏電流は、出力段のバイポーラトランジスタのベース電極に流れてこのバイポーラトランジスタを動作させる。このため、過電圧をグランドへ抜くことができる。
【０００３】
上記サージ保護回路又は過電圧保護回路では、約１１０Ｖの過電圧となるロードダンプノイズや約３００Ｖに達する過電圧となるフィールドディケイノイズから内部素子を保護することができる。ロードダンプノイズは、自動車のエンジンが動作中であって、オルタネータが電源ラインに電流を供給中にバッテリラインが断線したときに生じるノイズである。また、フィールドディケイノイズは、オルタネータのフィールドコイルから放出されるノイズである。
【０００４】
ところで、前述のサージ保護回路又は過電圧保護回路では、許容電流の大きなツェナダイオードが必要とされる。例えば、半導体集積回路に搭載する場合、平面視において矩形状のツェナダイオードの一辺の寸法は数ｍｍにも達する。このため、サージ保護回路又は過電圧保護回路の占有面積が増大し、過電圧に対する保護性能の向上と集積度の向上とを両立させるためには、改善の余地があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５６２９５５５号公報
【特許文献２】特公平６−８１４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事実を考慮し、過電圧に対する保護性能を向上させることができ、かつ、集積度を向上させることができる半導体集積回路及び駆動システムを提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１実施態様に係る半導体集積回路は、他の領域から電気的に分離された第１導電型の第１半導体領域と、第１半導体領域の主面部に形成された第１導電型とは反対の第２導電型の第２半導体領域を有し、第２半導体領域の一端部が第１電極とされ、他端部が第２電極とされ、かつ、一端部と他端部との間が抵抗体とされ、第１電極に第１電圧が印加されると第１半導体領域と第２半導体領域との接合部から抵抗体内に空之層が形成され、第１電極に第１電圧よりも高い第２電圧が印加されると接合部から抵抗体内に形成される空之層の延びが大きくされる第１抵抗素子と、を備えている。
【０００８】
第１実施態様に係る半導体集積回路は、第１導電型の第１半導体領域の主面部に形成された第２導電型の第２半導体領域を有する第１抵抗素子を備える。第１半導体領域は他の領域から電気的に分離される。第１抵抗素子は、第２半導体領域の一端部を第１電極とし、第２半導体領域の他端部を第２電極とし、第２半導体領域の第１電極と第２電極との間を抵抗体として構成される。
【０００９】
ここで、第１抵抗素子では、第１電極に第１電圧が印加されると、第１半導体領域と第２半導体領域との接合部から抵抗体内に空之層が形成される。抵抗体では空之層により制限された範囲内において、第１電圧に応じた電流が第１電極から第２電極へ流れる。例えば、半導体集積回路に使用される通常動作電圧が第１電圧として第１電極に印加されると、抵抗体の抵抗値が低い状態において、通常動作電圧に応じた電流が第１抵抗素子に流れる。
一方、第１電極に第１電圧よりも高い第２電圧が印加されると、接合部から抵抗体内に形成される空之層の延びが大きくされる。抵抗体では、第２電圧に応じた空之層の延びにより大きく電流経路が制限された範囲内において、第２電圧に応じた電流が第１抵抗素子に流れる。例えば、過電圧が第２電圧として第１電極に印加されると、抵抗体の抵抗値が高い状態において、過電圧は第１抵抗素子に流れるので、過電圧を電圧降下させることができる。
このため、過電圧が印加されたときに、第１抵抗素子において抵抗体の抵抗値を高くすることができるので、第１抵抗素子の占有面積を小さくすることができ、かつ、高い抵抗体により過電圧を電圧降下させることができる。
【００１０】
本発明の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、第１電極の接合深さは抵抗体の接合深さよりも深く、かつ、第１電極の第１半導体領域との接合部の不純物濃度は抵抗体の第１半導体領域との接合部の不純物濃度よりも低くされている。
【００１１】
第２実施態様に係る半導体集積回路によれば、第１電極の接合深さが抵抗体の接合深さよりも深くされ、かつ、第１電極の不純物濃度が抵抗体の不純物濃度よりも低いので、第２半導体領域の不純物濃度プロファイルが抵抗体よりも第１電極において緩やかになる。このため、第１電極において接合部から第１半導体領域、第２半導体領域のそれぞれに延びる空之層を大きくすることができるので、第１電極において過電圧に対する接合部の破壊耐圧を向上させることができる。
【００１２】
本発明の第３実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、電源端子と、電源端子に第１主電極が接続され、外部負荷に第２主電極が接続される駆動素子と、駆動素子の制御電極に接続され、駆動素子の動作を制御する制御回路と、電源端子に第１電極が接続され、第１主電極が第２電極に接続された第１抵抗素子を含んで構成される第１保護回路と、を備えている。
【００１３】
第３実施態様に係る半導体集積回路は、電源端子と、駆動素子と、制御回路と、第１抵抗素子を含んで構成される第１保護回路とを備える。駆動素子は、第１主電極を電源端子に接続し、第２主電極を外部負荷に接続し、制御電極を制御回路に接続する。駆動素子の動作は制御回路により制御される。
ここで、第１保護回路は第１抵抗素子を含んで構成され、第１抵抗素子は電源端子と駆動素子との間に挿入される。詳しく説明すると、第１抵抗素子の第１電極は電源端子に接続され、第１抵抗素子の第２電極は駆動素子の第１主電極に接続される。このため、電源端子に過電圧が印加されたときに第１抵抗素子において抵抗体の抵抗値を高くし、第１抵抗素子を用いて駆動素子に入力される前に過電圧を電圧降下させることができる。この結果、駆動素子の過電圧による破壊耐圧を向上させることができる。
【００１４】
本発明の第４実施態様に係る半導体集積回路では、第３実施態様に係る半導体集積回路において、第１抵抗素子は複数の抵抗素子を有し、この複数の抵抗素子は電源端子と第１主電極との間に電気的に直列に接続されている。
【００１５】
第４実施態様に係る半導体集積回路によれば、第１抵抗素子は複数の抵抗素子を有し、複数の抵抗素子は電源端子と第１主電極との間に電気的に直列に接続される。このため、電源端子に第２電圧、例えば過電圧が印加されたとき、複数の抵抗素子により段階的に過電圧を電圧降下させることができるので、第１保護回路の破壊耐圧を向上させることができる。
【００１６】
本発明の第５実施態様に係る半導体集積回路は、第３実施態様又は第４実施態様に係る半導体集積回路において、第１保護回路と制御回路との間に第２抵抗素子を含んで構成される第２保護回路を更に備え、第２抵抗素子はシリコン多結晶膜により構成されている。
【００１７】
第５実施態様に係る半導体集積回路は、第１保護回路と制御回路との間に第２保護回路を備える。第２保護回路は第２抵抗素子を含んで構成され、第２抵抗素子はシリコン多結晶膜により構成されている。第２抵抗素子では、第１抵抗素子に比し安定した電流を流すことができる。
【００１８】
本発明の第６実施態様に係る駆動システムは、第３実施態様〜第５実施態様のいずれか１つに係る半導体集積回路と、半導体集積回路に電源を供給する電源発生源と、電源発生源と電源端子との間に配設され、電源発生源から電源端子への電源の供給を切替えるスイッチ回路と、を備えている。
【００１９】
第６実施態様に係る駆動システムは、半導体集積回路と、電源発生源と、スイッチ回路とを備える。電源発生源は半導体集積回路の電源端子に電源を供給する。スイッチ回路は、電源発生源と電源端子との間に配設され、電源発生源から電源端子への電源の供給を切替える。
このように構築される駆動システムにおいて、電源端子に第２電圧、例えば過電圧が印加されたときに第１抵抗素子において抵抗体の抵抗値を高くし、第１抵抗素子を用いて駆動素子に入力される前に過電圧を電圧降下させることができる。この結果、第１保護回路の占有面積を小さくすることができ、かつ、半導体集積回路の駆動素子の過電圧による破壊耐圧を向上させることができる。
【発明の効果】
【００２０】
本発明によれば、過電圧に対する保護性能を向上させることができ、かつ、集積度を向上させることができる半導体集積回路及び駆動システムを提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施の形態に係る半導体集積回路及びこの半導体集積回路を含む駆動システムの回路構成図である。
【図２】図１に示される半導体集積回路に搭載される第１保護回路の第１抵抗素子の回路図である。
【図３】（Ａ）は図２に示される第１抵抗素子及び図１に示される半導体集積回路に搭載される第２保護回路の第２抵抗素子の縦断面構造を示す要部拡大断面図、（Ｂ）は図１に示される半導体集積回路に搭載される駆動回路の駆動素子及び制御回路を構築するトランジスタの縦断面構造を示す要部拡大断面図である。
【図４】図３に示される第１抵抗素子の拡大平面図である。
【図５】（Ａ）は図３に示される通常動作電圧が印加された状態における第１抵抗素子の要部拡大断面図、（Ｂ）は過電圧が印加された状態における第１抵抗素子の（Ａ）に対応した要部拡大断面図である。
【図６】図５に示される第１抵抗素子の電圧−電流特性を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、図１〜図６を用いて、本発明の一実施の形態に係る半導体集積回路及び駆動システムを説明する。
【００２３】
（半導体集積回路及び駆動システムの回路構成）
図１に示されるように、本実施の形態に係る駆動システム１は、自動車等の車両に搭載されている。この駆動システム１は、電源発生源２と、スイッチ回路３と、半導体集積回路（IC: Integrated Circuits）４とを備えている。駆動システム１は外部負荷５に接続され、外部負荷５は駆動システム１により駆動される。本実施の形態では、外部負荷５として電動モータが使用されている。
【００２４】
（１）電源発生源の構成
電源発生源２は車両に積載されたバッテリである。電源発生源２は通常動作電圧としての第１電圧を半導体集積回路４に供給する。第１電圧は例えば直流12V 又は直流24V である。
【００２５】
（２）スイッチ回路の構成
スイッチ回路３は、電源発生源２と半導体集積回路４との間に配設され、第１スイッチ素子３１及び第２スイッチ素子３２を含んで構成されている。第１スイッチ素子３１は、電源発生源２の正電圧端子（プラス端子）に接続された第１端子Ａと、負電圧端子（マイナス端子）に接続された第２端子Ｂとを有し、第１端子Ａと第２端子Ｂとを切替える。第１スイッチ素子３１は半導体集積回路４の第１電源端子４１に接続されている。
第２スイッチ素子３２は、電源発生源２の正電圧端子に接続された第１端子Ｃと、負電圧端子に接続された第２端子Ｄとを有し、第１スイッチ素子３１の切換に連動して第１端子Ｃと第２端子Ｄとを切替える。第２スイッチ素子３２は半導体集積回路４の第２電源端子４２に接続されている。
ここで、切換えに連動するとは、第１スイッチ素子３１が第１端子Ａへの接続から第２端子Ｂへの接続に切換るとき、この第１スイッチ素子３１の切換に連動して、第２スイッチ素子３２が第２端子Ｄへの接続から第１端子Ｃへの接続に切換わることを意味する。また、第１スイッチ素子３１が第２端子Ｂへの接続から第１端子Ａへの接続に切換るとき、第２スイッチ素子３２が第１端子Ｃへの接続から第２端子Ｄへの接続に切換わる。
【００２６】
本実施の形態では、半導体集積回路４の第１電源端子４１と第２電源端子４２との間に容量素子６が電気的に並列に接続されている。詳しく説明すると、容量素子６は、第１スイッチ素子３１と第１電源端子４１との間に一方の電極を接続し、第２スイッチ素子３２と第２電源端子４２との間に他方の電極を接続している。この容量素子６は、電源間に発生するノイズを吸収する平滑コンデンサとして使用されている。
【００２７】
（３）半導体集積回路の構成
半導体集積回路４は、第１電源端子４１及び第２電源端子４２と、第１保護回路４３と、第２保護回路４４と、制御回路４５と、駆動回路４６と、第１出力端子４７及び第２出力端子４８とを含んで構成されている。
【００２８】
（３−１）第１保護回路の構成
第１保護回路４３は、第１電源端子４１及び第２電源端子４２と駆動回路４６との間であって、第１電源端子４１及び第２電源端子４２と第２保護回路４４との間に配設されている。第１保護回路４３は第１抵抗素子４３１と第１抵抗素子４３２とを備えている。図２に示されるように、第１抵抗素子４３１は電気的に直列に接続された複数の抵抗素子４３１Ａ及び抵抗素子４３１Ｂにより構成されている。抵抗素子４３１Ａの第１電極としての一端は第１電源端子４１に接続され、第２電極としての他端は抵抗素子４３１Ｂの第１電極としての一端に接続されている。抵抗素子４３１Ｂの第２電極としての他端は駆動回路４６及び第２保護回路４４に接続されている。
【００２９】
詳しく説明すると、第１電源端子４１に通常動作電圧が印加されるとき、第１抵抗素子４３１の抵抗素子４３１Ａ、抵抗素子４３１Ｂのそれぞれの抵抗値は低い。例えば、第１電源端子４１に12V が印加されるとき、抵抗素子４３１Ａ、抵抗素子４３１Ｂのそれぞれの抵抗値は例えば0.35Ω 〜0.38Ω とされる。一方、第１電源端子４１に第２電圧としての過電圧が印加されるとき、第１抵抗素子４３１の抵抗素子４３１Ａ、抵抗素子４３１Ｂのそれぞれの抵抗値は高くなる。そして、第１抵抗素子４３１により、過電圧を電圧降下させることができる。例えば、第１電源端子４１に100V 〜300V の過電圧が印加されるとき、抵抗素子４３１Ａ、抵抗素子４３１Ｂのそれぞれの抵抗値は1.6Ω 〜3.6Ω に変化する。
なお、第１抵抗素子４３１は、本実施の形態では２個の抵抗素子４３１Ａ及び抵抗素子４３１Ｂを電気的に直列に接続した２段構成としているが、３個以上の抵抗素子を電気的に直列に接続した３段以上の多段構成としてもよい。
【００３０】
図１に示される第１抵抗素子４３２は、図１及び図２に示される第１抵抗素子４３１と同様の構成とされ、電気的に直列に接続された複数の抵抗素子により構成されている。第１抵抗素子４３２の一端は第２電源端子４２に接続され、第１抵抗素子４３２の他端は駆動回路４６及び第２保護回路４４に接続されている。
第１抵抗素子４３１の動作と同様に、通常動作電圧が印加されると第１抵抗素子４３２の抵抗値は低く、過電圧が印加されると第１抵抗素子４３２の抵抗値は高くなる。
【００３１】
（３−２）第２保護回路の構成
図１に示されるように、第２保護回路４４は、第２抵抗素子４４１と、第２抵抗素子４４２と、第１サイリスタ４４３と、第２サイリスタ４４４とを備えている。
第２抵抗素子４４１の第１電極としての一端は第１保護回路４３の第１抵抗素子４３１の第２電極（抵抗素子４３１Ｂの第２電極）に接続され、第２電極としての他端は制御回路４５に接続されている。第２抵抗素子４４２の第１電極としての一端は第１保護回路４３の第１抵抗素子４３２の第２電極に接続され、第２電極としての他端は制御回路４５に接続されている。
第２抵抗素子４４１、第２抵抗素子４４２のそれぞれの抵抗値は、例えば50Ω に設定されている。
【００３２】
第１サイリスタ４４３は、カソード電極を第２抵抗素子４４１の第２電極及び制御回路４５に接続し、アノード電極を第２サイリスタ４４４のアノード電極に接続し、ゲート電極をアノード電極に接続している。すなわち、第１電源端子４１に正電圧の動作電源電圧（第１電圧）が印加されるとき、第１電源端子４１から制御回路４５へ動作電源電圧を供給する第１電源配線４１１に対して、第１サイリスタ４４３は逆方向に接続されている。
第２サイリスタ４４４は、カソード電極を第２抵抗素子４４２の第２電極及び制御回路４５に接続し、ゲート電極をアノード電極に接続している。同様に、第２電源端子４２に動作電源電圧が印加されるとき、第２電源端子４２から制御回路４５へ動作電源電圧を供給する第２電源配線４２１に対して、第２サイリスタ４４４は逆方向に接続されている。
【００３３】
（３−３）駆動回路の構成
図１に示されるように、駆動回路４６は、第１駆動素子４６１と、第２駆動素子４６２とを含んで構成されている。
第１駆動素子４６１は、本実施の形態において、第１導電型としてのｎチャネル型絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）により構成されている。好ましくは、第１駆動素子４６１は、二重拡散構造を有する高耐圧構造のDMOS（Double diffusion Metal Oxide Semiconductor）により構成されている。第１駆動素子４６１の一方の主電極は第１抵抗素子４３１の第２電極（抵抗素子４３１Ｂの第２電極）に接続され、他方の主電極は第１出力端子４７に接続されている。第１出力端子４７は外部負荷５に接続される構成とされている。第１駆動素子４６１の制御電極は制御回路４５に接続され、第１駆動素子４６１の動作は制御回路４５により制御されている。
第１駆動素子４６１には第１フライホイールダイオード（還流ダイオード）４６３が電気的に並列に接続されている。第１フライホイールダイオード４６３のアノード電極は第１駆動素子４６１の一方の主電極に接続され、カソード電極は第１駆動素子４６１の他方の主電極に接続されている。
【００３４】
一方、第２駆動素子４６２は、第１駆動素子４６１と同様にｎチャネル型IGFET、好ましくはDMOSにより構成されている。第２駆動素子４６２の一方の主電極は第１抵抗素子４３２の第２電極に接続され、他方の主電極は第２出力端子４８に接続されている。第２出力端子４８は外部負荷５に接続される構成とされている。第２駆動素子４６２の制御電極は制御回路４５に接続され、第１駆動素子４６１と同様に、第２駆動素子４６２の動作は制御回路４５により制御されている。
第２駆動素子４６２には、第１フライホイールダイオード４６３と同様の第２フライホイールダイオード４６４が電気的に並列に接続されている。第２フライホイールダイオード４６４のアノード電極は第２駆動素子４６２の一方の主電極に接続され、カソード電極は第２駆動素子４６２の他方の主電極に接続されている。
【００３５】
（半導体集積回路のデバイス構成）
まず、図１に示される半導体集積回路４は、図３（Ａ）及び図３（Ｂ）に示される基板１０をベースとして構成されている。本実施の形態において、基板１０は、半導体基板１０Ａと、半導体基板１０Ａ上に形成された絶縁層１０Ｂと、絶縁層１０Ｂ上に形成された半導体層１０Ｃとを含んで構成されている。
半導体基板１０Ａには、第１導電型とは反対の第２導電型としてのｐ型シリコン単結晶基板が使用されている。絶縁層１０Ｂには、シリコン単結晶基板の表面を酸化して形成されたシリコン酸化膜が使用されている。半導体層１０Ｃには、絶縁層１０Ｂに貼り合わせたｐ型シリコン単結晶基板が使用されている。半導体層１０Ｃは例えば1014 atoms/cm3 の低い不純物濃度（不純物密度）に設定されている。すなわち、本実施の形態では、基板１０にはSOI（Silicon On Insulator）構造が採用されている。
なお、基板１０には、SIMOX（Separation by IMplantation of OXygen）方式により形成されたSOI構造や、SOI構造を持たない通常の半導体基板を使用することができる。
【００３６】
（１）制御回路を構築するIGFETのデバイス構成
図３（Ｂ）の左側に示されるように、半導体集積回路４には、制御回路４５を構築するトランジスタとしてｐチャネル型IGFETＱが配設されている。IGFETＱは半導体層１０Ｃに形成されたｎ型ウエル領域１１の主面部に配設されている。ｎ型ウエル領域１１は、例えば1014 atoms/cm3 の不純物濃度であって、半導体層１０Ｃよりも若干高い不純物濃度に設定され、ｎ型ウエル領域１１の主面から半導体層１０Ｃとのｐｎ接合部までの接合深さｘj１は例えば6.0 μｍ に設定されている。IGFETＱは、半導体層１０Ｃの主面上に形成された素子分離領域１０Ｄに周囲を囲まれ、素子分離領域１０Ｄを介して他の領域と電気的に分離されている。素子分離領域１０Ｄには、例えば半導体層１０Ｃの表面を選択的に酸化して形成されたシリコン酸化膜が使用されている。
【００３７】
IGFETＱは、チャネル形成領域と、一対の主電極としてのｐ型半導体領域１６と、ゲート絶縁膜１７と、ゲート電極１８とを含んで構成されている。チャネル形成領域はｎ型ウエル領域１１の主面部に形成される。ｐ型半導体領域１６は、例えば1020 atoms/cm3 の高い不純物濃度に設定され、ｐ型半導体領域１６の主面からのｎ型ウエル領域１１とのｐｎ接合部までの接合深さｘj３は例えば0.5 μｍ に設定されている。ゲート絶縁膜１７は、一対のｐ型半導体領域１６間においてｎ型ウエル領域１１の主面上に形成され、例えばシリコン酸化膜により形成されている。ゲート電極１８は、ゲート絶縁膜１７上に形成され、例えばシリコン多結晶膜により形成されている。シリコン多結晶膜には不純物として燐等が添加されて、ゲート電極１８の抵抗値が調整されている。
【００３８】
なお、ゲート絶縁膜１７は、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜により形成してもよい。また、ゲート電極１８は、シリコンと高融点金属との化合物である高融点金属シリサイド膜、又はシリコン多結晶膜若しくは高融点金属シリサイド膜上に高融点金属膜を積層した複合膜により形成してもよい。さらに、図示を省略するが、制御回路４５には、IGFETＱと反対の導電型のｎチャネル型IGFETが配設されている。ｎチャネルIGFETは、IGFETＱと同様の構造により構成されている。
【００３９】
（２）制御回路を構築するバイポーラトランジスタのデバイス構成
図３（Ｂ）の中央に示されるように、半導体集積回路４には、制御回路４５を構築するトランジスタとして縦型構造のｐｎｐ型バイポーラトランジスタＴが配設されている。バイポーラトランジスタＴは、素子分離領域１０Ｄに周囲を囲まれた半導体層１０Ｃの主面部に配設されている。
【００４０】
バイポーラトランジスタＴは、ｐ型コレクタ電極（主電極）と、ｎ型ベース電極（制御電極）と、ｐ型エミッタ電極（主電極）とを含んで構成されている。
コレクタ電極は半導体層１０Ｃの主面部に形成されたｐ型ウエル領域１２により構成されている。ｐ型ウエル領域１２はｎ型ウエル領域１１の不純物濃度と同等の不純物濃度に設定され、ｐ型ウエル領域１２の主面からの拡散深さはｎ型ウエル領域１１の接合深さｘj１と同等とされている。ｐ型ウエル領域１２の主面部にはｐ型半導体領域１６が形成されている。このｐ型半導体領域１６には図示を省略した配線が接続され、ｐ型半導体領域１６と配線とのコンタクト抵抗が小さくされている。
ベース電極はｐ型ウエル領域１２の主面部に形成されたｎ型半導体領域１３により構成されている。ｎ型半導体領域１３は、例えば1016 atoms/cm3 の不純物濃度であって、ｎ型ウエル領域１１よりも高い不純物密度に設定されている。ｎ型半導体領域１３（半導体層１０Ｃ）の主面からｎ型半導体領域１３とｐ型ウエル領域１２とのｐｎ接合部までの接合深さｘj２は例えば2.0 μｍ に設定されている。ｎ型半導体領域１３の主面部にはｎ型半導体領域１５が形成されている。ｎ型半導体領域１５には図示を省略した配線が接続され、ｎ型半導体領域１５と配線とのコンタクト抵抗が小さくされている。ｎ型半導体領域１５は例えば1020 atoms/cm3 の高い不純物濃度に設定され、ｎ型半導体領域１５の主面からの拡散深さはｐ型半導体領域１６の接合深さｘj３と同等とされている。
エミッタ電極はｎ型半導体領域１３の主面部に形成されたｐ型半導体領域１６により構成されている。ｐ型半導体領域１６には図示を省略した配線が接続され、ｐ型半導体領域１６と配線とのコンタクト抵抗が小さくされている。
【００４１】
（３）駆動回路の駆動素子のデバイス構成
図３（Ｂ）の右側に示されるように、駆動回路４６の第１駆動素子４６１は、素子分離領域１０Ｄに周囲を囲まれ、半導体層１０Ｃの主面部に形成されたｎ型ウエル領域１１に配設されている。第１駆動素子４６１は、前述の通りDMOSにより構成され、チャネル形成領域と、一方及び他方の主電極と、ゲート絶縁膜１７と、ゲート電極１８とを含んで構成されている。
【００４２】
第１駆動素子４６１のチャネル形成領域はｎ型ウエル領域１１の主面部に形成されたｐ型半導体領域１４により構成されている。ｐ型半導体領域１４は、例えばｎ型半導体領域１３の不純物濃度と同等に設定され、かつ、同等の接合深さｘj２に設定されている。
一方の主電極は、ソース電極とされ、ｐ型半導体領域１４の主面部に形成されたｎ型半導体領域１５により構成されている。このｎ型半導体領域１５及びｐ型半導体領域１４は二重拡散構造とされている。一方の主電極は、図示を省略した配線を通して第１保護回路４３の第１抵抗素子４３１の他方の電極に接続されている。
他方の主電極は、ドレイン電極とされ、ｎ型ウエル領域１１とこのｎ型ウエル領域１１の主面部に形成されたｎ型半導体領域１５とにより構成されている。このｎ型半導体領域１５は、図示を省略した配線を通して第１出力端子４７に接続されている。
ゲート絶縁膜１７は、ｐ型半導体領域１４上及びｎ型ウエル領域１１上に形成されている。ゲート電極１８はゲート絶縁膜１７上に形成されている。
なお、図１に示される駆動回路４６の第２駆動素子４６２の構成は第１駆動素子４６１の構成と同様とされている。また、第１フライホイールダイオード４６３は第１駆動素子４６１のｐ型半導体領域１４（アノード電極）とｎ型ウエル領域１１（カソード電極）とのｐｎ接合部に付加されている。一方、第２フライホイールダイオード４６４は第１フライホイールダイオード４６３と同様の構成とされている。
【００４３】
（４）第１保護回路の第１抵抗素子のデバイス構成
図２に示される第１抵抗素子４３１の抵抗素子４３１Ａは、図３（Ａ）の左側に示されるように、素子分離領域１０Ｄに周囲を囲まれ、半導体層１０Ｃの主面部に配設されている。前述の通り、抵抗素子４３１Ａは、第１電極、抵抗体及び第２電極を含んで構成されている。
【００４４】
第１電極はｎ型ウエル領域１１を主要素として構成され、このｎ型ウエル領域１１の主面部にはｎ型半導体領域１５が形成されている。ｎ型半導体領域１５には図示を省略した配線が接続され、ｎ型半導体領域１５と配線とのコンタクト抵抗が小さくされている。ｎ型ウエル領域１１は、図３（Ｂ）の左側に示されるIGFETＱ、図３（Ｂ）の右側に示される第１駆動素子４６１のそれぞれを形成するｎ型ウエル領域１１と同一構造を有し、かつ、半導体集積回路４の製造過程において同一工程により形成されている。従って、ｎ型ウエル領域１１は1014 atoms/cm3 の不純物濃度に設定され、ｎ型ウエル領域１１の接合深さｘj１が例えば6.0 μｍに設定されている。
第２電極は、第１電極と同様にｎ型ウエル領域１１を主要素として構成されている。
【００４５】
図３（Ａ）に示されるように、抵抗体は、半導体層１０Ｃの主面部に形成され、第１電極と第２電極との間に配置されると共に、双方に一体に形成（電気的に接続）されたｎ型半導体領域１３により構成されている。ｎ型半導体領域１３は、図３（Ｂ）に示されるバイポーラトランジスタＴのベース領域を形成するｎ型半導体領域１３と同一構造により形成され、かつ、半導体集積回路４の製造過程において同一工程により形成されている。従って、抵抗体のｎ型半導体領域１３は例えば1014 atoms/cm3 の不純物濃度に設定され、ｎ型半導体領域１３の接合深さｘj２は例えば2.0μｍに設定されている。
【００４６】
図４に示されるように、本実施の形態において、第１電極、抵抗体及び第２電極を含む抵抗素子４３１Ａの電流方向の全長Ｌ１は例えば120 μｍ に設定され、抵抗素子４３１Ａの電流方向と直交する方向の全幅Ｗ１は例えば75 μｍ に設定されている。さらに、抵抗体の電流方向の全長Ｌ２は例えば40 μｍ 〜70 μｍに設定され、抵抗体の電流方向と直交する方向の全幅Ｗ２は例えば25 μｍ に設定されている。
なお、図２に示される第１抵抗素子４３１の抵抗素子４３１Ｂ、図１に示される第２抵抗素子４３２の直列に接続された抵抗素子のそれぞれは、抵抗素子４３１Ａと同一構造とされている。
【００４７】
（５）第２保護回路の第２抵抗素子のデバイス構成
図１に示される第２保護回路４４の第２抵抗素子４４１は、図３（Ａ）の右側に示されるように、素子分離領域１０Ｄ上に配設されている。第２抵抗素子４４１は、ここではシリコン多結晶膜１８Ｒにより形成されている。第２抵抗素子４４１は、IGFETＱ、第１駆動素子４６１のそれぞれのゲート電極１８と同一構造により形成され、かつ、半導体集積回路４の製造過程において同一工程により形成されている。なお、シリコン多結晶膜１８Ｒは、添加される不純物濃度を調整してゲート電極１８の抵抗値よりも高い抵抗値に設定されている。
図１に示される第２保護回路４４の第２抵抗素子４４２は第２抵抗素子４４１と同一の構成とされている。
【００４８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路４は、図３（Ａ）に示されるように、ｐ型半導体層１０Ｃ（第１半導体領域）の主面部に形成されたｎ型ウエル領域１１（第２半導体領域）を有する第１抵抗素子４３１を備える。半導体層１０Ｃは他の領域（例えば半導体基板１０Ａ、ｎ型ウエル領域１１等）から電気的に分離される。第１抵抗素子４３１は、ｎ型ウエル領域１１を第１電極とし、ｎ型ウエル領域１１を第２電極とし、第１電極と第２電極との間のｎ型半導体領域１３を抵抗体として構成される。
【００４９】
ここで、図５（Ａ）に示されるように、第１抵抗素子４３１の抵抗素子４３１Ａでは、第１電極に通常動作電圧が印加されると、半導体層１０Ｃとｎ型半導体領域１３とのｐｎ接合部１３Ｊから抵抗体内に空之層１３ａが形成される。勿論、ｐｎ接合部１３Ｊから半導体層１０Ｃ側へも空之層１３ｂが形成される。抵抗体では空之層１３ａにより制限された範囲内（ｎ型半導体領域１３内）において、通常動作電圧に応じた電流ｉが第１電極から第２電極へ流れる。例えば、通常動作電圧が12V とされ、この通常動作電圧が第１電極に印加されると、抵抗体の抵抗値は例えば0.35Ω と低く、この抵抗値が低い状態において通常動作電圧に応じた電流ｉが抵抗素子４３１Ａに流れる。
【００５０】
一方、図５（Ｂ）に示されるように、第１電極に第１電圧よりも高い過電圧が印加されると、ｐｎ接合部１３Ｊから抵抗体内に形成される空之層１３ａの延びが大きくなる。抵抗体では、過電圧に応じた空之層１３ａの延びにより大きく電流経路が制限された範囲内において、過電圧に応じた電流ｉｓが抵抗素子４３１Ａに流れる。
例えば、図６に示されるように、110V の過電圧が第１電極に印加されると、抵抗体の抵抗値が例えば1.6Ω と高くなり、抵抗素子４３１により過電圧を電圧降下させることができる。
また、図６に示されるように、300V の過電圧が第１電極に印加されると、抵抗体の抵抗値が例えば3.6Ω と高くなり、抵抗素子４３１により過電圧を電圧降下させることができる。
このため、過電圧が印加されたときに第１抵抗素子４３１において抵抗体の抵抗値を高くすることができるので、第１抵抗素子４３１の占有面積を小さくすることができる。加えて、抵抗体の抵抗値を高くすることができるので、第１抵抗素子４３１を用いて過電圧を電圧降下させることができる。
第１抵抗素子４３１の抵抗素子４３１Ｂ、第２抵抗素子４３２のそれぞれの抵抗素子についても同様の作用効果を得ることができる。
【００５１】
従って、半導体集積回路４では、過電圧に対する保護性能を向上させることができ、かつ、集積度を向上させることができる半導体集積回路４を提供することができる。本実施の形態に係る半導体集積回路４では、従来のツェナダイオードを用いたサージ保護回路又は過電圧保護回路に比し、約１５分の１〜２５分の１の占有面積において過電圧に対する保護性能を向上させることができる。
【００５２】
また、本実施の形態に係る半導体集積回路４では、図３（Ａ）に示されるように、第１抵抗素子４３１の第１電極（ｎ型ウエル領域１１）の接合深さｘj１が抵抗体（ｎ型半導体領域１３）の接合深さｘj２よりも深くされる。加えて、第１電極の不純物濃度が抵抗体の不純物濃度よりも低い。これにより、第１電極の不純物濃度プロファイルが抵抗体の不純物濃度プロファイルよりも緩やかになる。
このため、図５（Ｂ）に示されるように、第１電極において半導体層１０Ｃとｎ型ウエル領域１１とのｐｎ接合部１１Ｊからの空之層１１ａ及び空之層１１ｂの延びを大きくすることができるので、過電圧に対する第１電極の破壊耐圧を向上させることができる。
加えて、ｐｎ接合部１１Ｊに形成される寄生容量並びに寄生ダイオードも、過電圧に対する第１電極の破壊耐圧の向上に有効に作用させることができる。
【００５３】
さらに、本実施の形態に係る半導体集積回路４は、図１に示されるように、第１電源端子４１及び第２電源端子４２と、第１駆動素子４６１及び第２駆動素子４６２（駆動回路４６）と、制御回路４５と、第１抵抗素子４３１及び第１抵抗素子４３２を含んで構成される第１保護回路４３とを備える。
第１駆動素子４６１は、第１主電極を第１電源端子４１に接続し、第２主電極を外部負荷５に接続し、制御電極を制御回路４５に接続する。第２駆動素子４６２は、第１主電極を第２電源端子４２に接続し、第２主電極を外部負荷５に接続し、制御電極を制御回路４５に接続する。第１駆動素子４６１及び第２駆動素子４６２の動作は制御回路４５により制御される。
【００５４】
ここで、第１保護回路４３は第１抵抗素子４３１及び第１抵抗素子４３２を含んで構成される。第１抵抗素子４３１は第１電源端子４１と第１駆動素子４６１との間に挿入される。第１抵抗素子４３２は第２電源端子４１と第２駆動素子４６２との間に挿入される。
詳しく説明すると、第１抵抗素子４３１の第１電極は第１電源端子４１に接続され、第１抵抗素子４３１の第２電極は第１駆動素子４６１の第１主電極に接続される。第１抵抗素子４３２の第１電極は第２電源端子４２に接続され、第１抵抗素子４３２の第２電極は第２駆動素子４６２の第１主電極に接続される。
このため、図５（Ｂ）に示されるように、第１電源端子４１に過電圧が印加されたときに第１抵抗素子４３１において抵抗体の抵抗値を高くし、第１抵抗素子４３１を用いて第１駆動素子４６１に入力される前に過電圧を電圧降下させることができる。同様に、第２電源端子４２に過電圧が印加されたときに第１抵抗素子４３２において抵抗体の抵抗値を高くし、第１抵抗素子４３２を用いて第２駆動素子４６２に入力される前に過電圧を電圧降下させることができる。
この結果、第１駆動素子４６１、第２駆動素子４６２のそれぞれの過電圧による破壊耐圧を向上させることができる。
【００５５】
また、本実施の形態に係る半導体集積回路４では、図１及び図２に示されるように、第１抵抗素子４３１は複数の抵抗素子４３１Ａ及び抵抗素子４３１Ｂを有し、複数の抵抗素子４３１Ａ及び抵抗素子４３１Ｂは第１電源端子４１と第１駆動素子４６１の第１主電極との間に電気的に直列に接続される。このため、第１電源端子４１に過電圧が印加されたとき、複数の抵抗素子４３１Ａ及び抵抗素子４３１Ｂにより段階的に過電圧を電圧降下させることができるので、第１保護回路４３の破壊耐圧を向上させることができる。
同様に、第１抵抗素子４３２は複数の抵抗素子により構成されるので、第１抵抗素子４３２では第１抵抗素子４３１と同様の作用効果を得ることができる。
【００５６】
さらに、本実施の形態に係る半導体集積回路４は、図１に示されるように、第１保護回路４３と制御回路４５との間に第２保護回路４４を備える。第２保護回路４４は第２抵抗素子４４１及び第２抵抗素子４４２を含んで構成され、図３（Ａ）に示されるように、第２抵抗素子４４１及び第２抵抗素子４４２はシリコン多結晶膜１８Ｒにより構成される。このため、第２抵抗素子４４１及び第２抵抗素子４４２は、第１抵抗素子４３１及び第１抵抗素子４３２に比し電流を安定させることができる。
【００５７】
また、図１に示されるように、本実施の形態に係る駆動システム１は、半導体集積回路４と、電源発生源２と、スイッチ回路３とを備える。電源発生源２は半導体集積回路４に電源を供給する。スイッチ回路３は、電源発生源２と半導体集積回路４の第１電源端子４１及び第２電源端子４２との間に配設され、電源発生源２から第１電源端子４１又は第２電源端子４２への電源の供給を切替える。
このように構築される駆動システム１において、第１電源端子４１又は第２電源端子４２に過電圧が印加されたときに、図５（Ｂ）に示されるように第１抵抗素子４３１又は第１抵抗素子４３２において抵抗体の抵抗値を高くすることができる。このため、第１抵抗素子４３１を用いて第１駆動素子４６１に入力される前に過電圧を電圧降下させることができる。一方、第２抵抗素子４３２を用いて第２駆動素子４６２に入力される前に過電圧を電圧降下させることができる。この結果、半導体集積回路４の第１駆動素子４６１又は第２駆動素子４６２の過電圧による破壊耐圧を向上させることができる。
【００５８】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。
本発明は、半導体集積回路の駆動回路において、駆動素子をバイポーラトランジスタにより構成してもよい。
また、本発明は、外部負荷として、発光ダイオード（LED: Light Emitting Diode）を用いてもよい。
【符号の説明】
【００５９】
１…駆動システム、２…電源発生源、３…スイッチ回路、４…半導体集積回路、４１…第１電源端子、４２…第２電源端子、４３…第１保護回路、４３１、４３２…第１抵抗素子、４３１Ａ、４３１Ｂ…抵抗素子、４４…第２保護回路、４４１、４４２…第２抵抗素子、４５…制御回路、４６…駆動回路、４６１…第１駆動素子、４６２…第２駆動素子、５…外部負荷、１０…基板、１０Ｃ…半導体層（第１半導体領域）、１１…ｎ型ウエル領域（第２半導体領域）、１２…ｐ型ウエル領域、１３…ｎ型半導体領域（第２半導体領域）、１４、１６…ｐ型半導体領域、１５…ｎ型半導体領域、１８…ゲート電極、１８Ｒ…シリコン多結晶膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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