(57)【要約】【課題】  半導体装置の特性および／または信頼性を向上する。【解決手段】  第１半導体素子を有する第１基板と、第２半導体素子を有する第２基板と、第１基板と第２基板との間に配された第１配線構造と、第１配線構造と第２基板との間に配された第２配線構造と、を備える半導体装置であって、第１配線構造は絶縁体膜を含み、絶縁体膜の第２配線構造に対向する面には第１溝と第２溝と第３溝が設けられており、第１溝の中には導電体で構成された第１部分が設けられており、第２溝の中には誘電体で構成された第２部分が設けられており、第３溝の中には導電体で構成された第３部分が設けられており、第２部分は第１部分と第３部分との間に位置し、第１部分は第２配線構造の導電体で構成された第４部分に接合している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１半導体素子を有する第１基板と、
第２半導体素子を有する第２基板と、
前記第１基板と前記第２基板との間に配された第１配線構造と、
前記第１配線構造と前記第２基板との間に配された第２配線構造と、
を備える半導体装置であって、
前記第１配線構造は絶縁体膜を含み、
前記絶縁体膜の前記第２配線構造に対向する面には第１溝と第２溝と第３溝が設けられており、
前記第１溝の中には導電体で構成された第１部分が設けられており、
前記第２溝の中には誘電体で構成された第２部分が設けられており、
前記第３溝の中には導電体で構成された第３部分が設けられており、
前記第２部分は前記第１部分と前記第３部分との間に位置し、
前記第１部分は前記第２配線構造の導電体で構成された第４部分に接合していることを特徴とする半導体装置。
【請求項２】
前記第３部分は前記第２配線構造の導電体で構成された部分に接合している、請求項１に記載の半導体装置。
【請求項３】
前記第２部分の誘電率は前記絶縁体膜の誘電率よりも低い、請求項１または２に記載の半導体装置。
【請求項４】
前記誘電体は気体である、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記誘電体は前記絶縁体膜の前記複数の溝の外の部分を覆う部分と、前記第２部分と、を有する誘電体膜である、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１部分は銅で構成されており、
前記第１部分と前記絶縁体膜との間には銅とは異なる導電体材料を主成分とする導電体層が配されており、
前記第２部分は前記絶縁体膜と界面を成している、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２部分は前記第２配線構造の導電体で構成された部分に対向する、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２部分は前記第２配線構造の絶縁体で構成された部分に対向する、請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２配線構造は第４溝と第５溝とを有する絶縁体膜を含み、
前記第４溝の中には前記第４部分が設けられており、
前記第２溝は前記第５溝に対向する、請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１半導体素子はフォトダイオードであり、前記第２半導体素子はトランジスタである、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１基板および前記第２基板を含む半導体デバイスと、
前記半導体デバイスを収容するパッケージと、
を備える、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の半導体装置と、
前記半導体装置から出力された信号を処理する処理装置と、
を備える電子機器。
【請求項１３】
第１半導体素子を有する第１基板と、前記第１基板の上に配された第１配線構造を含む第１部品を用意する段階と、
第２半導体素子を有する第２基板と、前記第２基板の上に配された第２配線構造を含む第２部品を用意する段階と、
前記第１部品と前記第２部品とを、前記第１基板と前記第２基板との間に前記第１配線構造および前記第２配線構造が位置するように接合する段階と、
を有する半導体装置の製造方法であって、
前記用意された前記第１部品の前記第１配線構造は絶縁体膜を含み、
前記絶縁体膜の前記接合する段階で前記第２配線構造に対向する面には第１溝と第２溝と第３溝が設けられており、
前記第１溝の中には導電体で構成された第１部分が位置し、
前記第２溝の中には誘電体で構成された第２部分が位置し、
前記第３溝の中には導電体で構成された第３部分が位置し、
前記第２部分は前記第１部分と前記第３部分との間に位置し、
前記接合では、前記第１部分は前記第２配線構造の導電体で構成された第４部分に接合することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１部品を用意する段階は、
前記第１溝と前記第２溝の中に導電体材料を配置する段階と、
前記導電体材料に研磨処理を施す段階と、
前記研磨処理の後に、前記第１溝の中の前記導電体材料を残留させつつ、前記第２溝の中の前記導電体材料を除去する段階と、を含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２溝はスクライブ領域に設けられており、
前記接合によって得られた前記第１部品と前記第２部品の複合体を、前記スクライブ領域において切断して、前記第１部分を含む第１チップと前記第３部分を含む第２チップとを段階を有する、請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記用意された前記第２部品の前記第２配線構造は第４溝と第５溝を有する第２絶縁体膜を含み、
前記第４溝の中には前記第４部分が位置し、
前記第５溝の中には誘電体または真空で構成された第５部分が位置し、
前記接合では前記第２溝と前記第５溝とが対向することを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記接合する段階において、前記第２部分と前記第２絶縁体膜とが対向する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
半導体素子を有する基板と、
前記基板の上に配された配線構造と、を備えるウエハであって、
前記配線構造は周囲の雰囲気までの距離が１００ｎｍ未満である面を有する絶縁体膜を含み、
前記絶縁体膜の前記面には第１溝と第２溝と第３溝が設けられており、
前記第１溝の中には導電体で構成された第１部分が設けられており、
前記第２溝の中には誘電体で構成された第２部分が設けられており、
前記第３溝の中には導電体で構成された第３部分が設けられており、
前記第２部分は前記第１部分と前記第３部分との間に位置し、
前記第１部分および前記第３部分の前記雰囲気までの距離が１００ｎｍ未満であることを特徴とするウエハ。
【請求項１９】
前記第２部分は空隙である、請求項１８に記載のウエハ。
【請求項２０】
請求項１８または１９に記載のウエハの製造方法であって、
前記第１溝、前記第２溝および前記第３溝の中に導電体材料を配置する段階と、
前記導電体材料に研磨処理を施す段階と、
前記研磨処理の後に、前記第１溝の中の前記導電体材料を残留させつつ、前記第２溝の中の前記導電体材料を除去する段階と、を含む、ウエハの製造方法法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関する。
【背景技術】
【０００２】
ダマシン構造を有する配線において、ダミーパターンを配置することでＣＭＰ法による平坦処理の際に生じるディッシングやエロージョンを抑制することが知られている。
【０００３】
特許文献１には、配線層を、一方の表面が層間絶縁膜の表面と同一面上に位置した電極パッドと、電極パッドの周囲に配設されたダミー電極と、によって構成することが開示されている。
【０００４】
特許文献２には、スクライブ領域にダミー配線を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６７３６号公報
【特許文献２】特開２０１５−２１３１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、特許文献１のダミーパターンの存在が、半導体装置の特性および／または信頼性を低下させうるという課題を見出した。
【０００７】
そこで本発明は、半導体装置の特性および／または信頼性を向上する上で有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための手段は、第１半導体素子を有する第１基板と、第２半導体素子を有する第２基板と、前記第１基板と前記第２基板との間に配された第１配線構造と、前記第１配線構造と前記第２基板との間に配された第２配線構造と、を備える半導体装置であって、前記第１配線構造は絶縁体膜を含み、前記絶縁体膜の前記第２配線構造に対向する面には第１溝と第２溝と第３溝が設けられており、前記第１溝の中には導電体で構成された第１部分が設けられており、前記第２溝の中には誘電体で構成された第２部分が設けられており、前記第３溝の中には導電体で構成された第３部分が設けられており、前記第２部分は前記第１部分と前記第３部分との間に位置し、前記第１部分は前記第２配線構造の導電体で構成された第４部分に接合していることを特徴とする。
【０００９】
上記課題を解決するための手段は、第１半導体素子を有する第１基板と、前記第１基板の上に配された第１配線構造を含む第１部品を用意する段階と、第２半導体素子を有する第２基板と、前記第２基板の上に配された第２配線構造を含む第２部品を用意する段階と、前記第１部品と前記第２部品とを、前記第１基板と前記第２基板との間に前記第１配線構造および前記第２配線構造が位置するように接合する段階と、を有する半導体装置の製造方法であって、前記用意された前記第１部品の前記第１配線構造は絶縁体膜を含み、前記絶縁体膜の前記接合する段階で前記第２配線構造に対向する面には第１溝と第２溝と第３溝が設けられており、前記第１溝の中には導電体で構成された第１部分が位置し、前記第２溝の中には誘電体で構成された第２部分が位置し、前記第３溝の中には導電体で構成された第３部分が位置し、前記第２部分は前記第１部分と前記第３部分との間に位置し、前記接合では、前記第１部分は前記第２配線構造の導電体で構成された第４部分に接合することを特徴とする。
【００１０】
上記課題を解決するための手段は、半導体素子を有する基板と、前記基板の上に配された配線構造と、を備えるウエハであって、前記配線構造は周囲の雰囲気までの距離が１００ｎｍ未満である面を有する絶縁体膜を含み、前記絶縁体膜の前記面には第１溝と第２溝と第３溝が設けられており、前記第１溝の中には導電体で構成された第１部分が設けられており、前記第２溝の中には誘電体で構成された第２部分が設けられており、前記第３溝の中には導電体で構成された第３部分が設けられており、前記第２部分は前記第１部分と前記第３部分との間に位置し、前記第１部分および前記第３部分の前記雰囲気までの距離が１００ｎｍ未満であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、半導体装置の特性および／または信頼性を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置を説明する模式図。
【図２】半導体装置の製造方法を説明する模式図。
【図３】半導体装置の製造方法を説明する模式図。
【図４】半導体装置の製造方法を説明する模式図。
【図５】半導体装置を説明する模式図。
【図６】半導体装置の製造方法を説明する模式図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。なお、同じ名称であるが異なる符号を付した要素については、必要に応じて第１、第２・・・と修飾して区別することができる。
【００１４】
＜第１実施形態＞
図１（ａ）は本実施形態の半導体装置ＩＳが備える半導体デバイスＩＣの一例の断面図を示している。本例の半導体装置は撮像装置であり、半導体デバイスＩＣは撮像装置のための構造を有するが、半導体装置は撮像装置に限らず、演算装置や記憶装置、制御装置であってもよい。
【００１５】
半導体装置ＩＳは、半導体素子を有する基板１００と、半導体素子を有する基板２００と、を備える。半導体装置ＩＳは、基板１００と基板２００との間に配された配線構造１１０と、配線構造１１０と基板２００との間に配された配線構造２１０と、を備える。配線構造１１０と配線構造２１０とが接合界面３００で接合されている。
【００１６】
配線構造１１０は溝１３１と溝１３２と溝１３３を有する絶縁体膜１３０を含む。絶縁体膜１３０の配線構造２１０に対向する面が対向面３０１である。溝１３１と溝１３２と溝１３３は対向面３０１に設けられた凹部である。対向面３０１のうちの凹部の外は平坦部である。溝１３１の中には導電体で構成された部分である導電体部１４１が設けられている。溝１３２の中には誘電体で構成された部分である誘電体部１５２が設けられている。溝１３３の中には導電体で構成された部分である導電体部１４３が設けられている。誘電体部１５２は導電体部１４１と導電体部１４３との間に位置している。導電体部１４１、１４２は配線構造１１０の一部である。このように導電体部１４１が配された溝１３１と導電体部１４３が配された溝１３３との間の溝１３２に導電体ではなく誘電体で構成された部分を配置することで、配線構造１１０の配線容量を低減できる。従って、配線構造１１０の電気的特性を向上することができる。
【００１７】
配線構造２１０は溝２３１と溝２３２と溝２３３を有する絶縁体膜２３０を含む。絶縁体膜２３０の配線構造１１０に対向する面が対向面３０２である。溝２３１と溝２３２と溝２３３は対向面３０２に設けられた凹部である。対向面３０２のうちの凹部の外は平坦部である。溝２３１の中には導電体で構成された部分である導電体部２４１が設けられている。溝２３２の中には誘電体で構成された部分である誘電体部２５２が設けられている。溝２３３の中には導電体で構成された部分である導電体部２４３が設けられている。誘電体部２５２は導電体部２４１と導電体部２４３との間に位置している。導電体部２４１、２４３は配線構造１１０の一部である。このように導電体部２４１が配された溝２３１と導電体部２４３が配された溝２３３との間の溝２３２に導電体ではなく誘電体で構成された部分である誘電体部２５２を配置することで、配線構造２１０の配線容量を低減できる。従って、配線構造１１０の電気的特性を向上することができる。
【００１８】
本例では、導電体部１４１は導電体部２４１に接合しており、導電体部１４３は導電体部２４３に接合している。絶縁体膜１３０は絶縁体膜２３０に接合している。導電体部１４１が導電体部２４１に接合し、導電体部１４３は導電体部２４３に接合することにより、配線構造１１０と配線構造２１０とが電気的および機械的に結合されている。これにより、半導体装置ＩＣは基板１００の回路と基板２００の回路とが電気的に接続された構成を有している。導電体部１４１、１４３、２４１、２４３のそれぞれは、例えば、バリアメタル層と銅層とを含みうる。主に銅層が上述した結合を成しうる。バリアメタル層は銅層と絶縁体膜１３０、２３０との間に配されている。バリアメタル層は、銅とは異なる導電体材料を主成分とする導電体層であり、例えばタンタル、タンタル化合物、チタン、チタン化合物の層である。
【００１９】
誘電体部１５２、２５２を構成する誘電体は、絶縁体膜１３０、２３０を構成する絶縁体と同じ材料であってもよい。誘電体は絶縁体とも言い換えることができる。本例の誘電体部１５２、２５２を構成する誘電体は気体である。この気体としては空気または不活性ガスでありうるが、他の気体でもよい。誘電体部１５２、２５２を構成する誘電体は固体であってもよい。溝１３２の中には誘電体で構成された部分である誘電体部１５２の代わりに、真空で構成された部分である真空部が設けられていてもよい。誘電体部２５２も同様に真空部であってもよい。“真空”の第１の意味は、誘電体部１５２、２５３を構成する誘電体が大気圧よりも低い圧力を示す気体であることである。真空の第２の意味は、気体、液体および固体のうちの少なくともいずれかの性質を示す物質が存在しない空間であることである。誘電体部１５２、２５３が真空部である場合、第１の意味の真空で構成されている。つまり、誘電体部１５２、２５３が真空部であっても、誘電体としての気体は存在する。誘電体部１５２、２５２が気体で構成される場合、誘電体部１５２、２５２のことを空隙部あるいは空間部と称することができる。誘電体部１５２、２５２が空隙部であれば、接合界面３００に生じる応力を空隙部で緩和できる。例えば、絶縁体膜１３０、２３０の熱膨張や導電体部１４１、１４３、２４１、２４３の熱膨張を空隙部の変形により吸収できる。従って、接合界面３００における接合の信頼性を向上できる。
【００２０】
本例は絶縁体膜１３０の対向面３０１の平坦部と、絶縁体膜２３０の対向面３０２の平坦部とが接触して、接合界面３００を構成している。これに限らず、絶縁体膜１３０の対向面３０１と絶縁体膜２３０の対向面３０２との間に接着層を設けることができる。その場合、接合界面３００は、接着層と対向面３０１との間と、接着層と対向面３０２との間と、にそれぞれ形成される。
【００２１】
誘電体部１５２の誘電率は絶縁体膜１３０の誘電率よりも低いことが好ましい。誘電体部１５２の誘電率が絶縁体膜１３０の誘電率よりも同じかより高くても、溝１３２が、溝１３１や溝１３３と同様に導電体で構成された部分が配されるよりも、配線構造１１０の配線容量を低減することができる。同様に、誘電体部２５２の誘電率は絶縁体膜２３０の誘電率よりも低いことが好ましい。誘電体部１５２、２５２を気体で構成すれば、誘電体部１５２、２５２の誘電率を絶縁体膜１３０、２３０の誘電率よりも低くすることが容易である。絶縁体膜１３０、２３０の誘電率は例えば２以上５以下であり、誘電体部１５２、２５２の誘電率は１以上３以下である。誘電体部１５２、２５２は固体と気体の双方で構成されていてもよい。固体と気体の双方で構成された誘電体部１５２、２５２は、固体層と気体層とで形成してもよいし、多孔質体で形成してもよい。本例の誘電体部は絶縁体膜に接しており、誘電体部と絶縁体膜は界面を成している。溝１３２、２３２の中には誘電体部の他に導電体が設けられていてもよい。
【００２２】
図１（ｂ）は光電変換装置ＩＳを備える撮像システムＳＹＳの構成の一例を示している。撮像システムＳＹＳは、光学系ＯＵ、制御装置ＣＵ，処理装置ＰＵ、表示装置ＤＵ、記憶装置ＭＵの少なくともいずれかをさらに備え得る。撮像システムＳＹＳの詳細に関する説明は後述する。
【００２３】
以下、半導体デバイスＩＣの詳細を説明する。基板１００はシリコンなどの半導体で構成され、表面と裏面を有する。主に半導体からなる基板１００を半導体基板と称することもできる。基板１００の表面には転送トランジスタが配置されている。転送トランジスタはソースを成すｎ型の半導体領域１０３とドレインを成すｎ型の半導体領域１０４と、ゲートを成すゲート電極１０５を有する。基板１００には、シリコンなどの半導体層に、素子分離部１０６によって半導体領域１０３、１０４を有する活性領域が画定されている。
【００２４】
基板１００には、半導体領域１０３はフォトダイオードのカソードである。半導体領域１０４はフローティングディフュージョンである。フォトダイオードは埋め込み構造を有することができる。
【００２５】
配線構造１１０は、層間絶縁膜１１１、１１２と、複数のコンタクトプラグを含むコンタクト層１１４と、複数の配線を含む配線層１１５とを含む。本例の配線層１１５はシングルダマシン構造を有する銅配線層であるが、デュアルダマシン構造を有する銅配線層であってもよいし、アルミニウム配線層であってもよい。さらに、配線構造１１０は、導電体部１４１と配線層１１５の配線を接続する接続部１２１、導電体部１４３と配線層１１５の配線を接続する接続部１２３と、を有している。配線構造１１０に含まれる配線層の層数は任意に設定可能である。
【００２６】
基板２００はシリコンなどの半導体で構成され、表面と裏面を有する。主に半導体層からなる基板２００を半導体基板と称することもできる。基板２００の表面には増幅トランジスタが配置されている。増幅トランジスタはソースを成すｎ型の半導体領域２０３とドレインを成すｎ型の半導体領域２０４と、ゲートを成すゲート電極２０５を有する。基板２００には、シリコンなどの半導体層に、素子分離部２０６によって半導体領域２０３、２０４を有する活性領域が画定されている。
【００２７】
配線構造２１０は、層間絶縁膜２１１、２１２と、複数のコンタクトプラグを含むコンタクト層２１４と、複数の配線を含む配線層２１５、２２５とを含む。本例の配線層２１５はシングルダマシン構造を有する銅配線層であり、配線層２２５はデュアルダマシン構造を有する銅配線層であるが、配線層２１５、２２５はアルミニウム配線層であってもよい。さらに、配線構造２１０は、導電体部２４１と配線層２２５の配線を接続する接続部２２１、導電体部２４３と配線層２２５の配線を接続する接続部２２３と、を有している。配線構造２１０に含まれる配線層の層数は任意に設定可能である。
【００２８】
配線構造１１０と配線構造２１０は導電体部１４１、１４３、２４１、２４３を介して電気的に接続されている。これにより、半導体領域１０４とゲート電極２０５とが電気的に接続されている。フォトダイオードにおける光電変換によって生成され、ｎ型の半導体領域１０３で蓄積された電荷は、ゲート電極１０５によって形成された転送チャネルを介して、ｎ型の半導体領域１０４に転送される。ｎ型の半導体領域１０４に転送された電荷に基づく電位は配線構造１１０と配線構造２１０とを介してゲート電極２０５へと伝達される。ソースフォロワ回路などの読み出し回路を成す増幅トランジスタによって、ゲート電極２０５へ伝達された電位は増幅された画素信号として出力される。
【００２９】
基板１００の裏面側には誘電体膜１６０、複数のカラーフィルタを含むカラーフィルタアレイ１７０、複数のマイクロレンズを含むマイクロレンズアレイ１８０がこの順に配置されている。複数のカラーフィルタ及び複数のマイクロレンズはそれぞれが１つのフォトダイオードに対応して、すなわち画素毎に配置されているが、複数画素に対して１つずつ設けられていてもよい。
【００３０】
＜第２実施形態＞
第２実施形態として、第１実施形態で説明した半導体装置ＩＳの製造方法を図２〜４を用いて説明する。なお、半導体装置ＩＳの製造方法においては、以下の説明における各段階に到るための全ての工程を下記の順に経る必要はなく、少なくとも１つの段階を省略したり、段階の順番を入れ替えたり、或る段階に到るための所定の工程を外注したりすることができる。
【００３１】
図２（ａ）〜（ｄ）は部材１２０となる部品１２を作製するための段階ａ〜ｄを示している。
【００３２】
図２（ａ）で示す段階ａでは、まず、例えばシリコンなどの半導体ウエハである基板１０に、素子分離部１０６を形成する。素子分離部１０６は、酸化シリコンなどの絶縁体を含み、例えばＬＯＣＯＳやＳＴＩ構造を有する。そして、基板１０に任意の導電型のウエル（不図示）を形成する。その後、光電変換素子やトランジスタを構成するｎ型の半導体領域１０３、１０４、及びｐ型の半導体領域（不図示）を形成する。また、転送トランジスタのゲート電極１０５を形成する。ゲート電極１０５は例えば、ポリシリコン層の堆積及びパターニングによって形成され、このポリシリコン層からはゲート電極１０５以外のゲート電極や配線も形成される。
【００３３】
次に、基板１０の表面上に配線構造１１を形成する。具体的には、まず、ゲート電極１０５を覆うように層間絶縁膜１１１を形成する。層間絶縁膜１１１は例えば酸化シリコン膜である。層間絶縁膜１１１にコンタクトホールを形成し、コンタクトホール内にバリアメタル膜及びタングステン膜を形成する。バリアメタル膜及びタングステン膜の余分な部分を除去することでコンタクト層１１４を形成する。そして、層間絶縁膜１１１およびコンタクト層１１４の上に層間絶縁膜１１２を形成する。層間絶縁膜１１２は酸化シリコン層の単層膜であってもよいし、酸化シリコン層と、炭化シリコン層および／または窒化シリコン層との複層膜であってもよい。層間絶縁膜１１２は３．８以下の誘電率を有するｌｏｗ−ｋ絶縁層を含むことができる。層間絶縁膜１１２にトレンチを形成し、配線層１１５をシングルダマシン法により形成する。層間絶縁膜１１２は銅などの金属の拡散防止層や、トレンチ形成時のエッチングストップ層、化学機械研磨（ＣＭＰ）処理に対するキャップ層を含むこともできる。
【００３４】
さらに、層間絶縁膜１１２と配線層１１５の上に絶縁体膜１３０を形成する。絶縁体膜１３０は酸化シリコン層の単層膜であってもよいし、酸化シリコン層と、炭化シリコン層および／または窒化シリコン層との複層膜であってもよい。絶縁体膜１３０は、対向面３０１となる上面３１を有する。上面３１は外面とも称することができる。絶縁体膜１３０の基板１０側の面は下面あるいは内面と称することができる。
【００３５】
絶縁体膜１３０の上面３１上に所定のパターンのマスク３１０を形成し、マスク３１０を用いて絶縁体膜１３０をエッチングし、上面３１に溝１３１、１３２、１３３を含む複数の溝（トレンチ）を形成する。また、溝１３１、１３３と配線層１１５との間に位置する孔１１６、１１８（ビアホール）を形成する。溝１３１、１３３と孔１１６、１１８の形成の順序は問わない。つまりトレンチファーストでもビアファーストでもよい。ここではビアファーストの例を示している。マスク３１０はフォトレジストのパターニングにより形成できる他、無機材料のパターニングによって得られるハードマスクであってもよい。
【００３６】
図２（ｂ）に示す段階ｂでは、溝１３１、１３２、１３３を含む複数の溝を埋めるように銅の拡散防止機能を有するバリアメタル膜（不図示）と、銅膜とからなる導電体材料を成膜する。導電体材料に化学機械研磨（ＣＭＰ）などの研磨処理を施すことによって、溝１３１、１３２、１３３外の余分なバリアメタル膜及び銅膜除去する。このようにデュアルダマシン法によって、溝１３１、１３２、１３３の中にバリアメタル層と銅層とを含む導電体部１４１、１４２、１４３がそれぞれ形成される。また、孔１１６、１１８の中にバリアメタル層と銅層とを含む接続部１２１、１２３が形成される。
【００３７】
なお、溝１３１、１３２、１３３を設ける絶縁体膜１３０を形成する前に、接続部１２１、１２３を層間絶縁膜に形成しておくことで、導電体部１４１、１４２、１４３をシングルダマシン法によって形成することができる。その場合には上記段階ａにおいて絶縁体膜１３０に孔１１６、１１８を設ける必要はない。
【００３８】
次に、図２（ｃ）に示す段階ｃでは、複数の溝の各々に配された複数の導電体部のうちの一部である導電体部１４２が露出するようにマスク３２０が形成される。マスク３２０はフォトレジストのパターニングにより行うことができる。
【００３９】
次に、図２（ｄ）に示す段階ｄでは、マスク３２０を用いて硫酸などの薬液によるウエットエッチング処理により、溝１３２内の導電体部１４２を除去する。これにより、溝１３２の中は、誘電体部１５２としての空隙部となる。
【００４０】
以上の段階ａ〜ｄを経て、基板１０上に配線構造１１を有する部品１２を用意できる。部品１２は、シリコンなどの半導体ウエハである基板１０の上に配線構造１１を有するものであるから、ウエハと称することができる。
【００４１】
後述する接合の段階（段階ｉ）までは、導電体部１４１、１４３および絶縁体膜１３０の対向面３０１となる上面３１の平坦部は保護膜で覆われていてもよい。保護膜の厚みは１００ｎｍ未満、さらには１０ｎｍ未満でありうる。そのため、導電体部１４１、１４３は、周囲の雰囲気までの距離が１００ｎｍ未満、さらには１０ｎｍ未満でありうる。絶縁体膜１３０の対向面３０１となる上面３１も、周囲の雰囲気までの距離が１００ｎｍ未満、さらには１０ｎｍ未満でありうる。保護膜によって導電体部１４１、１４３の酸化等を抑制できるが、保護膜は必須ではない。保護膜を設けない場合には、絶縁体膜１３０の上面３１や導電体部１４１、１４３は周囲の雰囲気に曝されることになり、絶縁体膜１３０の上面３１や導電体部１４１、１４３から周囲の雰囲気までの距離はゼロになる。
【００４２】
溝１３１と溝１３３との間に溝１３２を配置することにより、段階ｂにおけるＣＭＰ処理時のディッシングがエロージョンやの発生を抑制できる。ディッシングの発生を抑制することで、導電体部１４１、１４３の上面と絶縁体膜１３０の上面３１の平坦部の平坦性を向上することができる。また、エロージョンの発生を抑制することで、導電体部１４１、１４３の上面と、対向面３０１である絶縁体膜１３０の上面３１を含む複合面の平坦性を向上することができる。溝１３２に形成された導電体部１４２は段階ｄにおいて除去されるため、溝１３２はダミーの溝ということができる。溝１３１、１３２、１３３を含む複数の溝のパターンは、ディッシングやエロージョンの発生を抑制するために適切に設計すればよい。
【００４３】
図３（ｅ）〜（ｈ）は第２部材２２０となる第２部品を作製する段階ｅ〜ｈを示している。
【００４４】
図３（ｅ）で示す段階ｅでは、まず、例えばシリコンウエハなどの基板２０に、素子分離部２０６を形成する。素子分離部２０６は、酸化シリコンなどの絶縁体を含み、例えばＬＯＣＯＳやＳＴＩ構造を有する。そして、基板２０に任意の導電型のウエル（不図示）を形成する。その後、トランジスタのソース、ドレインを構成するｎ型の半導体領域２０３、２０４、及びｐ型の半導体領域（不図示）を形成する。また、増幅トランジスタのゲート電極２０５を形成する。ゲート電極２０５は例えば、ポリシリコン層の堆積及びパターニングによって形成され、このポリシリコン層からはゲート電極２０５以外のゲート電極や配線も形成される。
【００４５】
次に、基板２０の表面上に配線構造２１を形成する。具体的には、まず、ゲート電極２０５を覆うように層間絶縁膜２１１を形成する。層間絶縁膜２１１は例えば酸化シリコン膜である。層間絶縁膜２１１にコンタクトホールを形成し、コンタクトホール内にバリアメタル膜及びタングステン膜を形成する。バリアメタル膜及びタングステン膜の余分な部分を除去することでコンタクト層２１４を形成する。そして、層間絶縁膜２１１およびコンタクト層２１４の上に層間絶縁膜２１２を形成する。層間絶縁膜２１２は酸化シリコン層の単層膜であってもよいし、酸化シリコン層と、炭化シリコン層および／または窒化シリコン層との複層膜であってもよい。層間絶縁膜２１２は３．８以下の誘電率を有するｌｏｗ−ｋ絶縁層を含むことができる。層間絶縁膜２１２にトレンチを形成し、配線層２１５をシングルダマシン法により形成する。層間絶縁膜２１２は銅などの金属の拡散防止層や、トレンチ形成時のエッチングストップ層、化学機械研磨（ＣＭＰ）処理に対するキャップ層を含むこともできる。
【００４６】
さらに、層間絶縁膜２１２と配線層２１５の上に絶縁体膜２３０を形成する。絶縁体膜２３０は酸化シリコン層の単層膜であってもよいし、酸化シリコン層と、炭化シリコン層および／または窒化シリコン層との複層膜であってもよい。絶縁体膜２３０は、対向面３０２となる上面３２を有する。上面３２は外面とも称することができる。絶縁体膜２３０の基板２０側の面は下面あるいは内面と称することができる。絶縁体膜２３０の上面３２の上に所定のパターンのマスク３２０を形成し、マスク３２０を用いて絶縁体膜２３０をエッチングし、上面３１に溝２３１、２３２、２３３を含む複数の溝（トレンチ）を形成する。また、溝２３１、２３３と配線層２１５との間に位置する孔２１６、２１８（ビアホール）を形成する。溝２３１、２３３と孔２１６、２１８の形成の順序は問わない。つまりトレンチファーストでもビアファーストでもよい。ここではビアファーストの例を示している。マスク３２０はフォトレジストのパターニングにより形成できる他、無機材料のパターニングによって得られるハードマスクであってもよい。
【００４７】
図３（ｆ）に示す段階ｆでは、溝２３１、２３２、２３３を含む複数の溝を埋めるように銅の拡散防止機能を有するバリアメタル膜（不図示）と、銅膜とからなる導電体材料を成膜する。導電体材料に化学機械研磨（ＣＭＰ）などの研磨処理を施すことによって、溝２３１、２３２、２３３外の余分なバリアメタル膜及び銅膜を除去する。このようにデュアルダマシン法によって、溝２３１、２３２、２３３の中にバリアメタル層と銅層とを含む導電体部２４１、２４２、２４３がそれぞれ形成される。また、孔２１６、２１８の中にバリアメタル層と銅層とを含む接続部２２１、２２３が形成される。
【００４８】
なお、溝２３１、２３２、２３３を設ける絶縁体膜２３０を形成する前に、接続部２２１、２２３を層間絶縁膜に形成しておくことで、導電体部２４１、２４２、２４３をシングルダマシン法によって形成することができる。その場合には上記段階ｅにおいて絶縁体膜２３０に孔２１６、２１８を設ける必要はない。
【００４９】
次に、図３（ｇ）に示す段階ｇでは、複数の溝の各々に配された複数の導電体部のうちの一部である導電体部２４２が露出するようにマスク３２０が形成される。マスク３２０はフォトレジストのパターニングにより行うことができる。
【００５０】
次に、図３（ｈ）に示す段階ｈでは、マスク３２０を用いて硫酸などの薬液によるウエットエッチング処理により、溝２３２内の導電体部２４２を除去する。これにより、溝２３２の中は、誘電体部２５２としての空隙部となる。
【００５１】
以上の段階ｅ〜ｈを経て、基板２０上に配線構造２１を有する部品２２を用意できる。部品２２は、シリコンなどの半導体ウエハである基板２０の上に配線構造２１を有するものであるから、ウエハと称することができる。
【００５２】
後述する接合の段階（段階ｉ）までは、導電体部２４１、２４３および絶縁体膜２３０の上面３２は保護膜で覆われていてもよい。保護膜の厚みは１００ｎｍ未満、さらには１０ｎｍ未満でありうる。そのため、導電体部２４１、２４３は、周囲の雰囲気までの距離が、保護膜の厚さ分の１００ｎｍ未満、さらには１０ｎｍ未満でありうる。絶縁体膜２３０の上面３２も、周囲の雰囲気までの距離が、保護膜の厚さ分の１００ｎｍ未満、さらには１０ｎｍ未満でありうる。保護膜によって導電体部２４１、２４３の酸化等を抑制できるが、保護膜は必須ではない。保護膜を設けない場合には、絶縁体膜２３０の上面３２や導電体部２４１、２４３は周囲の雰囲気に曝されることになり、絶縁体膜２３０の上面３２や導電体部２４１、２４３から周囲の雰囲気までの距離はゼロになる。
【００５３】
溝２３１と溝２３３との間に溝２３２を配置することにより、段階ｆにおけるＣＭＰ処理時のディッシングがエロージョンやの発生を抑制できる。ディッシングの発生を抑制することで、導電体部２４１、２４３の上面と絶縁体膜２３０の上面３１の平坦部の平坦性を向上することができる。また、エロージョンの発生を抑制することで、導電体部２４２、２４３の上面と、対向面３０２である絶縁体膜２３０の上面３１を含む複合面の平坦性を向上することができる。溝２３２に形成された導電体部２４２は段階ｈにおいて除去されるため、溝２３２はダミーの溝ということができる。溝２３１、２３２、２３３を含む複数の溝のパターンは、ディッシングやエロージョンの発生を抑制するために適切に設計すればよい。
【００５４】
図４（ｉ）、（ｊ）は半導体装置を作製する段階ｉ、ｊを示している。
【００５５】
部品１２と部品２２が、基板１０と基板２０との間に配線構造１１、２１が位置し、配線構造１１と配線構造２１とが互いに対向するように貼り合せる。なお、上述したように、保護膜によって絶縁体膜１３０、２３０の上面や導電体部１４１、１４３、２４１、２４３を覆う場合には、保護膜は除去することが好ましい。ただし、保護膜の厚さが１０ｎｍ未満であれば、保護膜を除去しなくても、導電体部１４１、１４３と導電体部２４１、２４３とを接合できる。
【００５６】
貼り合せ方法は、部品１２と部品２２の表面をそれぞれプラズマ活性化処理を行い、部品１２と部品２２を仮接合する。本実施形態では導電体部１４１、１４３、２４１、２４３のディッシングや対向面３０１、３０２のエロージョンを抑制することができる。そのため、接合の際の、接合界面３００の平坦性が向上し、接合強度を向上させることができる。その後、例えば３５０℃の熱処理を行うことで絶縁体膜１３０と絶縁体膜２３０とを接合し、また、導電体部１４１と導電体部２４１とを接合し、導電体部１４３と導電体部２４３とを接合する。導電体部１４１、１４３、２４１、２４３は必要個所のみに設けられている。それらの間の溝１３２、２３２の導電体部１４２、２４２は段階ｄ、ｈで除去されているため、熱処理の際の導電体部１４１、１４３の膨張による影響が小さくなり接着性の低下を防ぐ効果がある。
【００５７】
次に、図４（ｊ）に示す段階ｊでは部品１２と部品２２とを貼り合せた後、基板１０を薄化して光電変換部の近傍に受光面を形成する。薄化は、ＣＭＰ法やエッチングによって行うことが可能である。その後に、基板１０の受光面上に、誘電体膜１６０、カラーフィルタアレイ１７０、マイクロレンズアレイ１８０を形成する。誘電体膜１６０は表面保護層や平坦化層、反射防止層を含みうる。
【００５８】
その後、ダイシング段階において、部品１２と部品２２との複合体をダイシングすることにより、複合体を複数の半導体デバイスＩＣに分割する。ダイシングによって、基板１０、２０はそれぞれの半導体デバイスＩＣにおける基板１００、２００となる。配線構造１１、２１はそれぞれの半導体デバイスＩＣにおける配線構造１１０、２１０となる。さらに、必要に応じて、パッケージング段階において、半導体デバイスＩＣをパッケージングする。
【００５９】
このようにして、第１実施形態で説明した半導体装置ＩＳを得ることができる。本実施形態によれば、配線容量を低減できるために半導体装置の電気的特性を向上できる。また、接合界面３００での応力を緩和できるため、接合の信頼性を向上でき、製造歩留まりも向上できる。
【００６０】
＜第３実施形態＞
第３実施形態として、第１実施形態で説明した半導体装置ＩＳ、および／または、第２実施形態で説明した半導体装置ＩＳの製造方法の変形例を、図５を用いて説明する。
【００６１】
図５（ａ）に示す例では、絶縁体膜１３０に設けられた複数の溝の中の導電体で構成された他の部分として、導電体部１４２、１４４、１４６、１４９を示している。絶縁体膜１３０に設けられた複数の溝の中の誘電体で構成された他の部分として、誘電体部１５１、１５５、１５７、１５８を示している。また、図５（ａ）は、絶縁体膜２３０に設けられた複数の溝の中の導電体で構成された他の部分として、導電体部２４２、２４５、２４６、２４８を示している。絶縁体膜２３０に設けられた複数の溝の中の誘電体で構成された他の部分として、誘電体部２５１、２５４、２５７、２５９を示している。第１実施形態における導電体部１４１、１４３は、導電体部１４２、１４４、１４６、１４９の何れかに置き換えが可能である。同様に導電体部２４１、２４３は、導電体部２４２、２４５、２４６、２４８の何れかに置き換えが可能である。
【００６２】
導電体部１４４と誘電体部２５４、誘電体部１５５と導電体部２４５、導電体部１４６と導電体部２４６は、それぞれ互いに対向している。誘電体部１５７と誘電体部２５７、誘電体部１５８と導電体部２４８、導電体部１４９と誘電体部２５９は、それぞれ互いに対向している。誘電体部１５１と絶縁体膜２３０、および、導電体部１４２と絶縁体膜２３０は、それぞれ互いに対向している。本例では、導電体部１４４、１４６、１４９および誘電体部１５５、１５７、１５８は部分的に絶縁体膜２３０に対向しているが、これらは絶縁体膜２３０に対向していなくてもよい。誘電体部２５１と絶縁体膜１３０、および導電体部２４２と絶縁体膜１３０は、それぞれ互いに対向している。本例では、導電体部２４２、２４５、２４６、２４８および誘電体部２５４、２５７、２５９は部分的に絶縁体膜１３０に対向しているが、これらは絶縁体膜に対向していなくてもよい。誘電体部や絶縁体部が部分的に絶縁体膜に対向していることは、これらの誘電体部や絶縁体部が本来対向する誘電体部や絶縁体部との幅の違いや、接合時のアライメントのズレに起因するものである。
【００６３】
なお、対向とは、２つの部分の間に、２つの部分とは別の部材が介在している場合と、２つの部分の間に何も介在していない場合の両方を含む。これらの互いに対向する、誘電体部と導電体部の組、誘電体部と誘電体部の組、導電体部と導電体部の組、誘電体部と絶縁体膜の組、導電体部と絶縁体膜の組の少なくともいずれかは、互いに接触していてもよい。さらに、これらの互いに接触する組は、互いに接合していてもよい。接合とは接触の一種であって、２つの部分の間に結合力が生じている場合を意味する。
【００６４】
第１実施形態で説明した複数の導電体部の間に誘電体部が位置する関係は、配線構造１１０と配線構造２１０の少なくとも一方で満足していればよく、複数の導電体部の間に誘電体部に対向する部分の構造は本例のように適宜変更が可能である。例えば、誘電体部と当該誘電体部の両側の導電体部との間には別の誘電体部や導電体部が有ってもよい。この場合、別の導電体部は導電体部と対向せずに、誘電体部材や誘電体膜と対向していてもよい。
【００６５】
図５（ｂ）に示す例では、溝１３２に連続して、下層の配線層１１５まで到達する孔１１７が設けられている。そして配線層１１５はアルミニウム配線層である。仮に配線層１１５が銅配線層であれば、導電体部が除去される溝１３２の下に孔１１７があると、孔１１７を介して配線層１１５がエッチャントに侵されてしまう。一方、本例では、配線層１１５をアルミニウム配線層とし、アルミニウムよりも銅に対するエッチングレートが高い（例えば１０倍以上）エッチャントを用いる。つまり、配線層１１５自身をエッチングストッパとして用いる。このようにすることで、配線層１１５へのダメージを低減できる。
【００６６】
図５（ｃ１）に示す段階ｃ１は、第２実施形態の段階ｃあるいは段階ｇに相当する段階であり、本例では段階ｃに基づく変形例を説明する。ダマシン法によって溝１３２にはバリアメタル層１４２１と銅層１４２２とを含む導電体部１４２が配されている。
【００６７】
図５（ｃ２）に示す段階ｃ２は、第２実施形態の段階ｄあるいは段階ｈに相当する段階であり、本例では段階ｄに基づく変形例を説明する。段階ｃ２では、段階ｃ１で形成された導電体部１４２のうち、バリアメタル層１４２１を残留させつつ銅層１４２２を除去する。バリアメタル層１４２１よりも銅層１４２２に対するエッチングレートが高い（例えば１０倍以上）エッチャントを用いることで、バリアメタル層１４２１を残すことができる。これにより銅層１４２２が存在していた部分に空隙部を形成できる。導電体であるバリアメタル層１４２１が残るため配線容量の低減の効果は低下するが、空隙部を形成できるため、応力を緩和することができる。また、バリアメタル層１４２１を残すことで、銅層１４２２の除去時のエッチャントによる絶縁体膜１３０の汚染を抑制できる。
【００６８】
図５（ｃ１）、（ｃ２）で説明した例において、図５（ｂ）の例と同様に、溝１３２に連続して下層の配線層１１５まで到達する孔１１７が設けることができる。孔１１７の底にバリアメタル層１４２１を残すことで、配線層１１５の導電材料の種類に関わらず、銅層１４２２のエッチング時の配線層１１５へのダメージを低減できる。
【００６９】
図５（ｄ１）に示す段階ｄ１、図５（ｄ２）に示す段階ｄ２は、第２実施形態の段階ｄあるいは段階ｈの後に有し得る段階であり、本例では段階ｄの後に有する段階として説明する。段階ｄ１では、段階ｄで空隙部が形成された溝１３２に誘電体材料３５０を埋め込む。誘電体材料３５０は、スピンオングラス（ＳＯＧ）材料をスピンコーティング法などの塗布法により成膜し、加熱して硬化させて形成できる。塗布法を用いて誘電体材料３５０を形成することで、誘電体材料３５０の上面は平坦化される。これに限らず、誘電体材料３５０をＣＶＤ法を用いて形成することも可能である。
【００７０】
段階ｄ２では、段階ｄ１で埋め込まれた誘電体材料３５０のうち、溝１３２の外に位置する部分をＣＭＰ法やエッチバック法によって除去する。段階ｄ１で誘電体材料３５０の上面を塗布法によって平坦にしておけば、この除去段階も良好に行うことができる。段階ｄ２では、誘電体材料３５０は導電体部１４１、１４２の上に位置する部分が少なくとも除去される必要がある。誘電体材料３５０のうち、溝１３２の中に位置する部分が固体の誘電体部１５２となる。誘電体部１５２を固体とすることにより、接合界面３００での接合面積が増大し、接合強度を高めることができる。誘電体材料３５０に絶縁体膜１３０よりも誘電率の低い材料を用いれば、容量低減と接合強度の向上のバランスを適正化できる。誘電体材料３５０に多孔質材料を用いれば、導電体部１４１、１４２の熱膨張による変形の、誘電体部１５２での吸収にも有利に作用する。
【００７１】
このように、誘電体部１５２を固体とすることにより、接合界面３００での接合面積が増大し、接合強度を高めることができる。誘電体材料３５０に絶縁体膜１３０よりも誘電率の低い材料を用いれば、容量低減と接合強度の向上のバランスを適正化できる。
【００７２】
図５（ｅ１）に示す段階ｅ１、図５（ｅ２）に示す段階ｅ２は、第２実施形態の段階ｄあるいは段階ｈの後に有し得る段階であり、本例では段階ｄの後に有する段階として説明する。段階ｅ１では、段階ｄで空隙部が形成された溝１３２と導電体部１４１、１４２を覆う誘電体膜３６０を形成する。溝１３２の形状に沿った誘電体膜３６０はＣＶＤ法を用いて形成することができる。
【００７３】
段階ｅ２では、段階ｅ１で形成された誘電体膜３６０のうち、導電体部１４１、１４２の上に位置する部分を除去して導電体部１４１、１４２の上に開口３６１、３６２を形成する。導電体部１４１、１４３は、開口３６１、３６２を介して導電体部２４１、２４３に接合されることになる。開口３６１、３６２は不図示のマスクを用いて誘電体膜３６０をエッチングして部分的に除去すればよい。溝１３２の中には誘電体膜３６０が残る。誘電体膜３６０は、溝１３２の外の部分（平坦部）を覆う部分と、溝１３２の中に位置する部分を有する。溝１３２の中に残る部分が固体の誘電体部１５２となり、誘電体膜３６０の厚さを溝１３２の寸法に合わせて制御することで溝１３２の中には空隙部も残りうる。そのため、応力緩和や容量低減に有利である。開口３６１、３６２の形成後に絶縁体膜１３０上に残された誘電体膜３６０は、接合界面３００の接合強度を増すための接着層でありうる。このほか、誘電体膜３６０は、絶縁体膜１３０上に接合される配線構造２１の導電体部の金属に対する拡散防止層、あるいは保護膜でありうる。誘電体膜３６０の厚さは１００ｎｍ未満であることが好ましい。
【００７４】
＜第４実施形態＞
第２実施形態で説明した半導体装置ＩＳの製造方法の変形例を説明する。本例は、部品１２と部品２２との複合体のうち、ダイシングされるスクライブ領域の構成に関する。
【００７５】
図６（ａ）は、図４（ｉ）で示した段階ｉの直前の、部品１２と部品２２とを対向配置した状態を示している。部品１２はデバイス領域４１１とデバイス領域４１２との間にスクライブ領域４１０を有している。デバイス領域４１１とデバイス領域４１２の各々には、上述した導電体部１４１、１４３と誘電体部１５２が配されている。スクライブ領域４１０には絶縁体膜１３０の溝４３１に配された誘電体部４５１、絶縁体膜１３０の溝４３２に配された誘電体部４５２が配されている。誘電体部４５１、４５２はデバイス領域４１１の導電体部１４１、１４３と、デバイス領域４１２の導電体部１４１、１４３と、の間に位置することになる。誘電体部４５１と誘電体部４５２との間には導電体部は存在していない。本例では、段階ｉの前の状態でスクライブ領域４１０には絶縁体膜１３０の溝に配された導電体部が配されていない。
【００７６】
部品２２はデバイス領域４２１とデバイス領域４２２との間にスクライブ領域４２０を有している。デバイス領域４２１とデバイス領域４２２の各々には、上述した導電体部２４１、２４３と誘電体部２５２が配されている。誘電体部４５３、４５４はデバイス領域４２１の導電体部２４１、２４３と、デバイス領域４２２の導電体部２４１、２４３と、の間に位置することになる。スクライブ領域４２０には絶縁体膜２３０の溝４３３に配された誘電体部４５３、絶縁体膜２３０の溝４３４に配された誘電体部４５４が配されている。誘電体部４５３と誘電体部４５４との間には導電体部は存在していない。本例では、スクライブ領域４２０には絶縁体膜２３０の溝に配された導電体部が配されていない。
【００７７】
なお、段階ｄの前の状態では、溝４３１、４３２には導電体部が配されている。これにより、溝への導電体部の形成をＣＭＰ法を用いたダマシン法によって行っても、デバイス領域４１１、４１２におけるスクライブ領域４１０の近傍部におけるディッシングやエロージョンを抑制できる。同様に、段階ｈの前の状態では、溝４３３、４３４に導電体部を配することで、デバイス領域４２１、４２２におけるスクライブ領域４２０の近傍部におけるディッシングやエロージョンを抑制できる。
【００７８】
溝４３１、４３２に配された導電体部は段階ｄで除去され、溝４３３、４３４に配された導電体部は段階ｈで除去される。これにより図６（ａ）のような状態となっている。
【００７９】
図６（ｂ）は、図４（ｊ）で示した段階ｊの状態を示している。部品１２のデバイス領域４１１と部品２２のデバイス領域４２１とが接合され、部品１２のデバイス領域４１２と部品２２のデバイス領域４２２とが接合される。そして、スクライブ領域４１０とスクライブ領域４２０とが接合される。本例では、スクライブ領域４１０の誘電体部４５１とスクライブ領域４２０の誘電体部４５３とが対向し、スクライブ領域４２０の誘電体部４５２とスクライブ領域４２０の誘電体部４５４とが対向する。これに限らず、誘電体部４５１、４５２が絶縁体膜１３０に対向したり、誘電体部４５３、４５４が絶縁体膜２３０に対向したりしてもよい。その後、不図示のカラーフィルタアレイやマイクロレンズアレイ等を形成する。
【００８０】
図６（ｃ）は、段階ｊの後のダイシング段階を示している。ダイシング方法によって、部品１２をスクライブ領域４１０で切断し、部品２２をスクライブ領域４２０で切断する。これにより、デバイス領域４１１とデバイス領域４２１とが接合されてなる半導体デバイスＩＣと、デバイス領域４１２とデバイス領域４２２とが接合されてなる半導体デバイスＩＣとに分割する。
【００８１】
本実施形態では、スクライブ領域４１０、４２０において溝の中を導電体部ではなく、誘電体部にしている。そのため、スクライブ領域４１０、４２０に存在する導電体部を可及的に減らすか、無くすことができる。そのため、スクライブ領域４１０、４２０の導電体部がダイシングに与える好ましくない影響を低減できる。好ましくない影響とは、ダイシングソーへのダメージや、ダイシングが困難になること、導電体部の除去の導電体による汚染などである。
【００８２】
図１（ｂ）に示した撮像システムＳＹＳは、カメラや撮影機能を有する情報端末などの電子機器でありうる。また、撮像システムＳＹＳは、車両や船舶、飛行体などの輸送機器でありうる。輸送機器としての撮像システムＳＹＳは、光電変換装置ＩＳを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。
【００８３】
半導体装置ＩＳは半導体チップＩＣだけでなく、さらに半導体チップＩＣを収容するパッケージＰＫＧをさらに備えることもできる。光電変換装置としての半導体装置ＩＳのパッケージＰＫＧは、半導体チップＩＣが固定された基体と、半導体チップＩＣに対向するガラス等の蓋体と、を含みうる。基体に設けられた端子と半導体チップＩＣに設けられた端子とは、ボンディングワイヤやバンプ等の接続部材で接続される。
【００８４】
光学系ＯＵは光電変換装置としての半導体装置ＩＳに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＵは半導体装置ＩＳを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＵは半導体装置ＩＳから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体デバイスである。表示装置ＤＵは半導体装置ＩＳで得られた画像を表示する、ＥＬ表示デバイスや液晶表示デバイスである。記憶装置ＭＵは、半導体装置ＩＳで得られた画像を記憶するもので、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
【００８５】
以上、説明した実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。本開示の内容には上記説明で明文化したことだけでなく、図面の記載や製造工程の説明から把握可能な全ての事項を含む。
【符号の説明】
【００８６】
ＩＳ  半導体装置
１００、２００  基板
１１０、２１０  配線構造
１３０  絶縁体膜
３０１  対向面
１３１、１３２、１３３  溝
１４１、１４３、２４１  導電体部
１５２  誘電体部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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