(57)【要約】      （修正有）【課題】簡易な方式でメモリチップにアクセスしてテストすることが可能な半導体装置を提供する。【解決手段】複数のチップを共通のパッケージ内に搭載する半導体装置１において、所定の機能を有するロジックチップＰＵと、ロジックチップと接続され、データを記憶するメモリチップＭＤとを備える。メモリチップは、メモリチップの動作試験を行うメモリチップ試験回路と、メモリチップ試験回路と、パッケージの外部に設けられたシリアルバスとの間でデータの授受を実行するためのシリアルバスインタフェース回路ＳＩＦとを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のチップを共通のパッケージ内に搭載する半導体装置において、
所定の機能を有するロジックチップと、
前記ロジックチップと接続され、データを記憶するメモリチップとを備え、
前記メモリチップは、
前記メモリチップの動作試験を行うメモリチップ試験回路と、
前記メモリチップ試験回路と、前記パッケージの外部に設けられたシリアルバスとの間でデータの授受を実行するためのシリアルバスインタフェース回路とを含む、半導体装置。
【請求項２】
前記メモリチップは、貫通電極により互いが電気的に接続された積層型の複数のメモリダイを含み、
前記複数のメモリダイのうちの少なくとも１つのメモリダイに前記メモリチップ試験回路と、前記シリアルバスインタフェース回路とが設けられる、請求項１記載の半導体装置。
【請求項３】
前記メモリチップは、
最下層に設けられたベースダイと、
前記ベースダイの上層に設けられ、貫通電極により互いが電気的に接続された積層型の複数のメモリダイとを含み、
前記ベースダイに前記メモリチップ試験回路と、前記シリアルバスインタフェース回路とが設けられる、請求項１記載の半導体装置。
【請求項４】
前記ベースダイは、外部との接続に用いられるバンプをさらに含む、請求項３記載の半導体装置。
【請求項５】
前記ロジックチップと、前記メモリチップとはシリコンインターポーザを介して接続される、請求項１記載の半導体装置。
【請求項６】
前記シリアルバスインタフェース回路は、
クロック信号用のクロックバッファと、
データ信号用のデータバッファとを含む、請求項１記載の半導体装置。
【請求項７】
システムボードと、
前記システムボード上に設けられた全体を制御する全体制御部と、
前記システムボード上に設けられた複数の半導体装置と、
前記全体制御部と前記複数の半導体装置とを接続するシリアルバスとを備え、
各前記半導体装置は、複数のチップを共通のパッケージ内に搭載する半導体装置であって、
所定の機能を有するロジックチップと、
前記ロジックチップと接続され、データを記憶するメモリチップとを含み、
前記メモリチップは、
前記メモリチップの動作試験を行うメモリチップ試験回路と、
前記メモリチップ試験回路と、前記パッケージの外部に設けられた前記シリアルバスとの間でデータの授受を実行するためのシリアルバスインタフェース回路とを有する、半導体集積システム。
【請求項８】
前記複数の半導体装置には、識別情報がそれぞれ割り当てられ、
前記全体制御部は、前記シリアルバスを介して割り当てられた識別情報に従って対応する半導体装置のメモリチップにアクセスして、前記動作試験の実行を指示する、請求項７記載の半導体装置。
【請求項９】
各前記半導体装置は、複数のメモリチップが設けられ、
前記識別情報は、上位ビットと、下位ビットとを含み、
前記全体制御部は、前記シリアスバスを介して割り当てられた前記上位ビットおよび前記下位ビットの少なくとも一方に基づいて、前記複数の半導体装置のうちの対応する半導体装置にアクセスし、前記上位ビットおよび前記下位ビットの他方に基づいて、前記対応する半導体装置のうちの前記複数のメモリチップのうちの対応するメモリチップにアクセスして、前記動作試験の実行を指示する、請求項８記載の半導体集積システム。
【請求項１０】
前記メモリチップは、貫通電極により互いが電気的に接続された積層型の複数のメモリダイを含み、
前記複数のメモリダイのうちの少なくとも１つのメモリダイに前記メモリチップ試験回路と、前記シリアルバスインタフェース回路とが設けられる、請求項７記載の半導体集積システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置および半導体集積システムに関し、メモリチップを有する半導体装置に関する。
【背景技術】
【０００２】
大容量のメモリチップと画像処理などの特定の機能を有するロジックチップとを同一のパッケージに搭載した，ＭＣＰ（Multi Chip Package）またはＭＣＭ（Multi-Chip Module）と呼ばれる半導体装置が普及してきている。
【０００３】
この点で、特開２００３−７７２９６号公報においては、ＭＣＰ内のロジックチップに自己テスト回路（BIST：ビルトインセルフテスト回路）を搭載し、同じく同封されたメモリチップのテストを行う実施形態が提案されている。
【０００４】
しかしながら、ロジックチップからのメモリチップに対してアクセスする方式であり、直接メモリチップにアクセスしてテスト・デバッグする構成については開示していない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−７７２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方で、パッケージ外部のピンから直接メモリチップにアクセスしてテストする仕組みが必要になってきている。
【０００７】
本開示は、上記の課題を解決するためのものであって、簡易な方式でメモリチップにアクセスしてテストすることが可能な半導体装置および半導体集積システムを実現することを目的とする。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施例によれば、複数のチップを共通のパッケージ内に搭載する半導体装置において、所定の機能を有するロジックチップと、ロジックチップと接続され、データを記憶するメモリチップとを備える。メモリチップは、メモリチップの動作試験を行うメモリチップ試験回路と、メモリチップ試験回路と、パッケージの外部に設けられたシリアルバスとの間でデータの授受を実行するためのシリアルバスインタフェース回路とを含む。
【発明の効果】
【００１０】
一実施例によれば、メモリチップは、シリアルバスインタフェース回路を含むため簡易な方式でメモリチップにアクセスすることが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に基づく半導体装置１の構成を説明する図である。
【図２】実施形態１に基づく半導体装置１の断面構造を説明する図である。
【図３】実施形態１に基づくメモリチップＭＤの構成を説明する図である。
【図４】実施形態１に基づくベースダイ１０２の機能ブロックを説明する図である。
【図５】実施形態１に基づくシリアルバスインタフェース回路ＳＩＦの構成を説明する図である。
【図６】実施形態１に基づくシステムボードＳＤの構成を説明する図である。
【図７】実施形態１の変形例に基づくメモリチップＭＤ＃の構成を説明する図である。
【図８】実施形態２に基づく半導体装置１＃の構成を説明する図である。
【図９】実施形態３に基づくシステムボードＳＤ＃の構成を説明する図である。
【発明を実施するための形態】
【００１２】
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１３】
（実施形態１）
図１は、実施形態１に基づく半導体装置１の構成を説明する図である。
【００１４】
図１に示されるように半導体装置１は、複数のチップを共通のパッケージ内に搭載する半導体装置である。
【００１５】
具体的には、半導体装置１は、ロジックチップＰＵと、メモリチップＭＤとを含む。
ロジックチップＰＵは、プロセッサユニット等の所定の機能を実現するように組み込まれたチップである。
【００１６】
メモリチップＭＤは、データを記憶するメモリ素子で構成されたチップである。
ロジックチップＰＵは、メモリチップＭＤと接続され、クロック、制御信号、アドレスおよびデータとを互いに授受する。たとえば、ロジックチップＰＵからのクロックに同期してメモリチップＭＤは動作する。また、メモリチップＭＤは、ロジックチップＰＵからの制御信号およびアドレスの入力に従ってアクセスされ、メモリチップＭＤからロジックチップＰＵに対してデータを読み出したり、あるいは、ロジックチップＰＵからメモリチップＭＤに対してデータを書き込んだりする。
【００１７】
また、本例においては、メモリチップＭＤには、テスト回路ＴＣおよびシリアルバスインタフェース回路ＳＩＦが組み込まれている。
【００１８】
メモリチップＭＤは、一例として、ＤＲＡＭ（Dynamic Random Access Memory）素子を含む。
【００１９】
半導体装置１のテスト回路ＴＣは、シリアルバスインタフェース回路ＳＩＦを介して外部端子ＳＤＡＰと外部端子ＳＣＬＰとを含む。
【００２０】
外部端子ＳＤＡＰは、シリアルなデータ通信を実行するためのデータ端子である。外部端子ＳＣＬＰは、シリアルなデータ通信を実行するためのタイミングを規定するクロック端子である。
【００２１】
外部端子ＳＤＡＰ，ＳＣＬＰは、半導体装置１の外部に設けられたシリアルバスと接続される。
【００２２】
本例においては、シリアルバスインタフェース回路ＳＩＦとして一例としてI2C（Inter-Integrated Circuit）等の標準シリアルバスインタフェース回路を用いる。
【００２３】
テスト回路ＴＣは、ＢＩＳＴ回路であり、メモリチップＭＤ内部のＤＲＡＭ素子の動作等をテストする。
【００２４】
実施形態１に基づく半導体装置１は、メモリチップＭＤにシリアルバスインタフェース回路ＳＩＦを搭載し、外部のシリアルバスを介してテスト回路ＴＣに対してテスト指令を指示することが可能である。また、テスト回路ＴＣからシリアルバスを介して出力結果（テスト結果）を取得することが可能である。
【００２５】
実施形態１に基づく半導体装置１は、メモリチップＭＤのテスト回路ＴＣへアクセスするためのI2C等の標準のシリアルバスの外部端子ＳＤＡＰ，ＳＣＬＰを設ける。外部端子ＳＤＡＰ，ＳＣＬＰは、標準のシリアルバスに接続される。
【００２６】
実施形態１におけるメモリチップＭＤは、積層型のメモリチップ（半導体記憶装置）であり、当該半導体記憶装置にはテスト回路ＴＣが設けられている。当該テスト回路ＴＣは、I2C等の標準のシリアルバスの信号から内部でＤＲＡＭ素子のテストを実行する回路であり、外部端子ＳＤＡＰ，ＳＣＬＰを介して、直接制御可能に設けられている。メモリチップＭＤは、通常動作では、プロセッサユニット等のロジックチップＰＵにより制御される。具体的には、メモリチップＭＤは、クロック、制御信号、アドレス、データの授受によりプロセッサユニット等のロジックチップＰＵと直接通信を行い、外部からの直接アクセスは発生しない。メモリチップＭＤは、プロセッサユニット等のキャッシュメモリやパケットバッファとして利用される。
【００２７】
したがって、実施形態１に従う構成により簡易な方式でメモリチップＭＤにアクセスすることが可能である。従来、テストピンを設けてアクセスする方式も提案されていたが、当該テストピンを設けた仕様はシステム設計側への負荷が大きくなりコストもかかることになる。一方で、既存のシリアルバスを用いた方式であるならばシステム設計側としては何ら新しいテスト用の特殊なバスを導入する事なく、既存のバスを利用しながら簡易な方式でテストすることが可能となる。
【００２８】
図２は、実施形態１に基づく半導体装置１の断面構造を説明する図である。
図２に示させるように、メモリチップＭＤは、ロジックチップＰＵと、シリコンインタポーザＳＩＰを介して接続される。
【００２９】
シリコンインタポーザＳＩＰは、メモリチップＭＤとロジックチップＰＵとの間を超微細配線で接続する。
【００３０】
シリコンインタポーザＳＩＰは、有機基板１０を介して電気的に外部のパッケージボール１３と直接接続されている。外部のパッケージボールは、外部端子として機能する。本例においては、外部端子ＳＤＡＰ，ＳＣＬＰとして機能する。
【００３１】
また、メモリチップＭＤは、積層型の複数のメモリダイで構成される。
図３は、実施形態１に基づくメモリチップＭＤの構成を説明する図である。
【００３２】
図３に示されるように、メモリチップＭＤは、最下層に設けられたベースダイ１０２と、ベースダイ１０２の上層に設けられた、複数のメモリダイ１００とを含む。
【００３３】
ベースダイ１０２および複数のメモリダイ１００は、縦構造の貫通電極ＴＳＶを介して互いに電的に接続されている。
【００３４】
貫通電極ＴＳＶは、ベースダイ１０２の下部に設けられたバンプＢＰを介してシリコンインタポーザＳＩＰと電気的に接続される。
【００３５】
図４は、実施形態１に基づくベースダイ１０２の機能ブロックを説明する図である。
図４に示されるように、ベースダイ１０２には、テスト回路ＴＣと、シリアルバスインタフェース回路ＳＩＦとが搭載される。
【００３６】
シリアルバスインタフェース回路ＳＩＦは、外部端子ＳＤＡＰと外部端子ＳＣＬＰと接続される。
【００３７】
テスト回路ＴＣは、シリアルバスインタフェース回路ＳＩＦを介して外部端子ＳＤＡＰおよび外部端子ＳＣＬＰから入力されるデータに基づいて制御される。また、テスト回路ＴＣからのテスト結果は、シリアルバスインタフェース回路ＳＩＦを介して外部端子ＳＤＡＰに出力される。
【００３８】
図５は、実施形態１に基づくシリアルバスインタフェース回路ＳＩＦの構成を説明する図である。
【００３９】
図５に示されるように、シリアルバスインタフェース回路ＳＩＦは、クロック信号用のクロックバッファＳＣＬＢと、データ信号用のデータバッファＳＤＡＢと、シリアルリンク部ＳＬとを含む。
【００４０】
シリアルリンク部ＳＬは、クロック信号用のクロックバッファＳＣＬＢと、データ信号用のデータバッファＳＤＡＢと接続される。
【００４１】
シリアルリンク部ＳＬは、シリアルバスを介して入力されるシリアルクロックおよびシリアルデータを受けてテスト回路ＴＣに対しテスト指令を出力する。また、シリアルリンク部ＳＬは、テスト回路ＴＣからの出力結果（テスト結果）を受けて、シリアルバスに対してシリアルクロックおよびシリアルデータを出力する。
【００４２】
外部端子ＳＣＬＰは、クロックバッファＳＣＬＢと接続される。外部端子ＳＤＡＰは、データバッファＳＤＡＢと接続される。
【００４３】
クロックバッファＳＣＬＢは、アンプＡＰ１と、インバータＩＶ１と、トランジスタＴＲ１とを含む。
【００４４】
データバッファＳＤＡＢは、アンプＡＰ２と、インバータＩＶ２と、トランジスタＴＲ２とを含む。
【００４５】
シリアルクロック（ＳＣＬ＿ＤＡＴＡ、ＳＣＬ＿ＯＵＴ）およびシリアルデータ（ＳＤＡ＿ＤＡＴＡ、ＳＤＡ＿ＯＵＴ）は、クロックバッファＳＣＬＢおよびデータバッファＳＤＡＢを介してシリアルリンク部ＳＬとの間でデータが授受される。
【００４６】
クロックバッファＳＣＬＢおよびデータバッファＳＤＡＢを介したシリアルリンク部ＳＬとシリアルバスとの間でデータ通信の方式については、一般的であるのでその詳細な説明については説明しない。一例として、I2Cのシリアルバスの通信方式を利用することが可能である。
【００４７】
図６は、実施形態１に基づくシステムボードＳＤの構成を説明する図である。
図６に示されるように、システムボードＳＤ（マザーボード）上には、全体を制御する全体制御部ＭＣＵと、周辺デバイス５と、半導体装置１と、シリアルバスＳＢとが搭載される。周辺デバイス５は、一例として各種センサの半導体装置を搭載してもよい。なお、周辺デバイス５は、センサに限られない。
【００４８】
全体制御部ＭＣＵと周辺デバイス５および半導体装置１とがシリアルバスＳＢを介して接続されており、シリアルバスＳＢは、抵抗素子Ｒ０，Ｒ１を介して電源電圧ＶＣＣによりプルアップされる。シリアルバスＳＢは、シリアルデータバスＳＤＢと、シリアルクロックバスＳＣＢとを含む。シリアルデータバスＳＤＢは、シリアルデータ用に設けられる。シリアルクロックバスＳＣＢは、シリアルクロック用に設けられる。
【００４９】
なお、図示していないが、各デバイスである全体制御部ＭＣＵ、周辺デバイス５および半導体装置１には、シリアルバスインタフェースがそれぞれ設けられており、互いにデータ通信することが可能である。一例として、I2Cのシリアルバスの通信方式を利用することが可能である。
【００５０】
全体制御部ＭＣＵは、シリアルバスＳＢを介して各半導体装置１に対してアクセスすることが可能である。実施形態に従うメモリチップＭＤは、システムボードＳＤ上において、試験を行う際に、特殊なメモリチップ用のバスを導入する必要が無い。既存の標準のシリアルバスを用いてメモリチップＭＤを試験することが可能となる。さらに、標準のシリアルバスを用いてテスト回路（BIST回路）を制御するためテスト用のプログラム・デバッグソフトウェア開発の工数も削減することが可能である。
【００５１】
（変形例）
図７は、実施形態１の変形例に基づくメモリチップＭＤ＃の構成を説明する図である。
【００５２】
図７に示されるように、メモリチップＭＤ＃は、複数のメモリダイ１００＃を含む。
図３で説明したメモリチップＭＤと比較して、ベースダイを配置していない点が異なる。
【００５３】
具体的には、複数のメモリダイ１００＃のみで構成されている。
そして、上記で説明したのと同様に複数のメモリダイ１００＃は、縦構造の貫通電極ＴＳＶを介して互いに電的に接続されている。
【００５４】
貫通電極ＴＳＶは、下部のメモリダイ１００＃に設けられたバンプＢＰを介してシリコンインタポーザＳＩＰと電気的に接続される。
【００５５】
下部のメモリダイ１００＃には、テスト回路ＴＣと、シリアルバスインタフェース回路ＳＩＦとが設けられる。
【００５６】
他の構成については同様であるのでその詳細な説明については繰り返さない。
一般的に、ベースダイとメモリダイとでは別のプロセスノードを適用している場合が多いが、実施形態１の変形例においては、メモリダイのプロセスノードだけで実施形態１と同様の効果を得ることが可能であり、コストをさらに低減することが可能である。
（実施形態２）
図８は、実施形態２に基づく半導体装置１＃の構成を説明する図である。
【００５７】
図８に示されるように、半導体装置１＃は、複数のメモリチップＭＤＡ，ＭＤＢと、共通のロジックチップＰＵとを共通のパッケージ内に搭載する。
【００５８】
メモリチップＭＤＡおよびＭＤＢは、それぞれロジックチップＰＵからアクセス可能なように構成されている。
【００５９】
他の構成については図１と同様であるのでその詳細な説明については繰り返さない。
メモリチップＭＤＡは、テスト回路ＴＣＡおよびシリアルバスインタフェース回路ＳＩＦＡとを含む。
【００６０】
メモリチップＭＤＢは、テスト回路ＴＣＢおよびシリアルバスインタフェース回路ＳＩＦＢとを含む。
【００６１】
テスト回路ＴＣＡおよびＴＣＢは、テスト回路ＴＣと基本的に同様である。
シリアルバスインタフェース回路ＳＩＦＡおよびＳＩＦＢは、シリアルバスインタフェース回路ＳＩＦと基本的に同様である。
【００６２】
外部端子ＳＤＡＰおよび外部端子ＳＣＬＰは、シリアルバスインタフェース回路ＳＩＦＡおよびＳＩＦＢの共通の端子として設けられている。
【００６３】
本例においては、メモリチップＭＤＡおよびＭＤＢにそれぞれ識別情報が割り当てられている場合が示されている。
【００６４】
具体的には、メモリチップＭＤＡには、識別情報ＩＤ（０ｘ０）が割り当てられる。一例として、メモリチップＭＤＡに対応してシリアルバスのデバイスＩＤ（０ｘ０）が設定される。また、メモリチップＭＤＢには、識別情報ＩＤ（０ｘ１）が割り当てられる。一例として、メモリチップＭＤＢに対応してシリアルバスのデバイスＩＤ（０ｘ１）が設定される。
【００６５】
実施形態２に基づく半導体装置１＃は、メモリチップＭＤＡ，ＭＤＢにシリアルバスインタフェース回路ＳＩＦＡおよびＳＩＦＢをそれぞれ搭載する。シリアルバスインタフェース回路ＳＩＦＡ，ＳＩＦＢは、メモリチップＭＤＡ，ＭＤＢにそれぞれ割り当てられている識別情報に従って外部のシリアルバスを介して入力されるテスト指令の入力を受け付ける。
【００６６】
当該テスト指令に従ってテスト回路ＴＣＡ，ＴＣＢがそれぞれ試験する。また、テスト回路ＴＣＡ，ＴＣＢは、外部のシリアルバスを介して出力結果（テスト結果）を出力することが可能である。
【００６７】
当該構成により、半導体装置１＃に含まれる各々のメモリチップに対してシリアルバスを介してシステム上から直接試験することが可能である。
【００６８】
また、本例においては、共通の外部端子ＳＤＡＰ，ＳＣＬＰを用いて、複数のメモリチップにアクセスすることが可能である。したがって、半導体装置内に複数のメモリチップが搭載される場合であっても、当該半導体装置の外部端子として必要となるシリアルバス端子の数を最小限にすることが可能である。
（実施形態３）
図９は、実施形態３に基づくシステムボードＳＤ＃の構成を説明する図である。
【００６９】
図９に示されるように、システムボードＳＤ＃（マザーボード）上には、全体を制御する全体制御部ＭＣＵと、複数の半導体装置１Ａ〜１Ｃと、シリアルバスＳＢとが搭載される。
【００７０】
半導体装置１Ａは、複数のメモリチップＭＤＡ，ＭＤＢ，ＭＤＣ，ＭＤＤと、ロジックチップＰＵとを共通のパッケージ内に搭載する。
【００７１】
メモリチップＭＤＡ，ＭＤＢ，ＭＤＣ，ＭＤＤは、それぞれロジックチップＰＵからアクセス可能なように構成されている。他の構成については図１と同様であるのでその詳細な説明については繰り返さない。
【００７２】
本例においては、メモリチップＭＤＡ〜ＭＤＤにはそれぞれ識別情報が割り当てられている場合が示されている。また、複数の半導体装置１Ａ〜１Ｃに対してもそれぞれ識別情報が割り当てられている場合が示されている。
【００７３】
具体的には、シリアルバスのデバイスＩＤのうちの上位ビットと、下位ビットとに分けて、上位ビットを半導体装置用、下位ビットを対応する半導体装置のメモリチップ用に割り当てる。
【００７４】
一例として、半導体装置１Ａ〜１Ｃにそれぞれ対応してシリアルバスのデバイスＩＤの上位ビットＩＤ１を割り当てる。具体的には、半導体装置１Ａに対応してシリアルバスのデバイスＩＤ１（０ｘ０）が設定される。また、半導体装置１Ｂに対応してシリアルバスのデバイスＩＤ１（０ｘ１）が設定される。また、半導体装置１Ｃに対応してシリアルバスのデバイスＩＤ１（０ｘ２）が設定される。
【００７５】
また、各半導体装置１Ａ〜１Ｃ内のメモリチップに対応してシリアルバスのデバイスＩＤの下位ビットＩＤ０を割り当てる。具体的には、メモリチップＭＤＡに対応してシリアルバスのデバイスＩＤ０（０ｘ０）が設定される。また、メモリチップＭＤＢに対応してシリアルバスのデバイスＩＤ０（０ｘ１）が設定される。メモリチップＭＤＣに対応してシリアルバスのデバイスＩＤ０（０ｘ２）が設定される。また、メモリチップＭＤＤに対応してシリアルバスのデバイスＩＤ０（０ｘ３）が設定される。
【００７６】
なお、本例においては、周辺デバイスが設けられていないが、周辺デバイス５をさらにシステムボードＳＤ＃上に搭載してもよい。なお、周辺デバイス５は、センサに限られない。
【００７７】
全体制御部ＭＣＵと半導体装置１Ａ〜１ＣとがシリアルバスＳＢを介して接続されており、シリアルバスＳＢは、抵抗素子Ｒ０，Ｒ１を介して電源電圧ＶＣＣによりプルアップされる。なお、図示していないが、各デバイスである全体制御部ＭＣＵおよび半導体装置１Ａ〜１Ｃには、上記したシリアルバスインタフェースがそれぞれ設けられており、互いにデータ通信することが可能である。一例として、I2Cのシリアルバスの通信方式を利用することが可能である。
【００７８】
全体制御部ＭＣＵは、識別情報の上位ビットを用いてシリアルバスＳＢを介して各半導体装置１に対してアクセスすることが可能である。さらに、全体制御部ＭＣＵは、識別情報の下位ビットを用いてシリアルバスＳＢを介して対応する半導体装置内のメモリチップに対してアクセスすることが可能である。
【００７９】
実施形態に従うメモリチップＭＤは、システムボードＳＤ上において、試験を行う際に、特殊なメモリチップ用のバスを導入する必要が無い。既存の標準のシリアルバスを用いてメモリチップＭＤを試験することが可能となる。さらに、標準のシリアルバスを用いてテスト回路（BIST回路）を制御するためテスト用のプログラム・デバッグソフトウェア開発の工数も削減することが可能である。
【００８０】
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８１】
１，１Ａ，１Ｂ，１Ｃ  半導体装置、５  周辺デバイス、１０  有機基板、１３  パッケージボール、１００  メモリダイ、１０２  ベースダイ、ＡＰ１，ＡＰ２  アンプ、ＢＰ  バンプ、ＭＣＵ  全体制御部、ＭＤ，ＭＤＡ，ＭＤＢ，ＭＤＣ，ＭＤＤ  メモリチップ、ＰＵ  ロジックチップ、Ｒ０，Ｒ１  抵抗素子、ＳＢ  シリアルバス、ＳＣＢ  シリアルクロックバス、ＳＣＬＰ，ＳＤＡＰ  外部端子、ＳＤ  システムボード、ＳＤＡＢ  データバッファ、ＳＤＢ  シリアルデータバス、ＳＩＦ，ＳＩＦＡ，ＳＩＦＢ  シリアルバスインタフェース回路、ＳＩＰ  シリコンインタポーザ、ＳＬ  シリアルリンク部、ＴＣ，ＴＣＡ，ＴＣＢ  テスト回路、ＴＲ１，ＴＲ２  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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