(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置は、第１の窒化物半導体層Ｓ１よりなるバッファ層と、第２の窒化物半導体層Ｓ２よりなるチャネル層と、第３の窒化物半導体層Ｓ３よりなる障壁層とが順次積層され、この上に形成されたメサ型の第４の窒化物半導体層Ｓ４よりなるキャップ層を有する。そして、キャップ層の一方の側に形成されたソース電極ＳＥと、他方の側に形成されたドレイン電極ＤＥと、キャップ層上に形成された第１ゲート電極ＧＥ１と、を有する。そして、第１ゲート電極ＧＥ１とキャップ層とは、ショットキー接合している。このように、キャップ層（Ｓ４）上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けることで、ゲート電圧の印加時において、キャップ層の全体に電界がかかり、空乏層が広がるため、ゲートリーク電流を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成されたメサ型の第４窒化物半導体層と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の一方の側に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の他方の側に形成されたドレイン電極と、
前記第４窒化物半導体層上に形成された第１ゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力以上であり、
前記第１ゲート電極と、前記第４窒化物半導体層とは、ショットキー接合している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープ層である、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープのＧａＮ層である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープ層と前記ノンドープ層上に形成されたｎ型層との積層膜である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープのＧａＮ層とｎ型のＧａＮ層との積層膜である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第４窒化物半導体層は、ｐ型層と前記ｐ型層上に形成されたノンドープ層との積層膜である、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ノンドープ層上にｎ型層を有する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第４窒化物半導体層は、ｐ型のＧａＮ層とノンドープのＧａＮ層とｎ型のＧａＮ層との積層膜である、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第４窒化物半導体層は、ｎ型層と前記ｎ型層上に形成された第１ノンドープ層と前記第１ノンドープ層上に形成されたｐ型層と前記ｐ型層上に形成された第２ノンドープ層との積層膜である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第４窒化物半導体層は、ｎ型のＧａＮ層とノンドープの第１ＧａＮ層とｐ型のＧａＮ層とノンドープの第２ＧａＮ層との積層膜である、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープ層と前記ノンドープ層上に形成されたｐ型層との積層膜である、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第４窒化物半導体層は、ノンドープのＧａＮ層とｐ型のＧａＮ層との積層膜である、半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記第３窒化物半導体層および前記第１ゲート電極上に形成された第１絶縁膜と、
前記第１ゲート電極上に、前記第１絶縁膜の開口部を介して形成された第２ゲート電極と、
を有し、
前記第２ゲート電極は、前記第１ゲート電極より、前記ソース電極側または前記ドレイン電極側に延在している、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１絶縁膜の膜厚は、前記第４窒化物半導体層の膜厚より大きい、半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記第３窒化物半導体層および前記第１ゲート電極上に形成された第１絶縁膜と、
前記第１ゲート電極上に、前記第１絶縁膜の第１開口部を介して形成された第２ゲート電極と、
前記第２ゲート電極および前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２ゲート電極上に、前記第２絶縁膜の第２開口部を介して形成された第３ゲート電極と、を有する、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第３ゲート電極は、前記第１ゲート電極より、前記ソース電極側または前記ドレイン電極側に延在している、半導体装置。
【請求項１７】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層上に前記第４窒化物半導体層とショットキー接合する第１導電性膜を形成する工程、
（ｅ）前記第４窒化物半導体層と前記第１導電性膜を加工することにより、メサ型の前記第４窒化物半導体層と第１ゲート電極との積層体を形成し、前記積層体の両側の前記第３窒化物半導体層を露出させる工程、を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力以上である、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
（ｆ）前記第１ゲート電極および前記第３窒化物半導体層上に第１絶縁膜を形成する工程、
（ｇ）前記第１ゲート電極上に前記第１絶縁膜の第１開口部を介して第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第４窒化物半導体層として、ｎ型層と前記ｎ型層上に形成された第１ノンドープ層と、前記第１ノンドープ層上に形成されたｐ型層と前記ｐ型層上に形成された第２ノンドープ層と、を順次形成する工程である、半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
（ｈ）前記第２ゲート電極および前記第１絶縁膜上に、第２絶縁膜を形成する工程、
（ｉ）前記第２ゲート電極上に前記第２絶縁膜の第２開口部を介して第３ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置やその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体を用いたトランジスタは、例えば、ＡｌＧａＮ／ＧａＮ界面のような異なる窒化物半導体の界面に生成する２次元電子ガスをチャネル（電流経路）として利用している。このため、このようなトランジスタは、高速スイッチング特性を実現し、また、電源の低損失化や小型化ができるデバイスとして期待されている。
【０００３】
特に、ＧａＮ系窒化物半導体を用いたトランジスタの中でも、ノーマリーオフ特性を有するトランジスタは有用であり、ノーマリーオフ特性を持たせるための構造が検討されている。
【０００４】
例えば、特許文献１（特開２０１１−２９５０６号公報）には、サファイアからなる基板の主面上に、ＡｌＮ層からなるバッファ層と、アンドープのＧａＮ層と、アンドープのＡｌＧａＮ層と、ｐ型ＡｌＧａＮ層と、ｐ型ＡｌＧａＮ層上のＰｄ又はＷＳｉからなる金属層と、を有するノーマリーオフ型の半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２９５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリーオフ特性を持たせるためのトランジスタの構造（メサ型構造）について検討している。
【０００７】
しかしながら、上記特許文献１に記載されるようなトランジスタ（いわゆる、ｐ型の窒化物半導体上にゲート電極を有するＪＦＥＴ）は、ｐ型の窒化物半導体とゲート電極とがオーミック接続しているため、ゲートリーク電流が非常に高いという課題があった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層よりなるバッファ層と、第２窒化物半導体層よりなるチャネル層と、第３窒化物半導体層よりなる障壁層とが順次積層され、この上に形成されたメサ型の第４窒化物半導体層よりなるキャップ層（２ＤＥＧ解消層）と、を有する。そして、キャップ層の一方の側に形成されたソース電極と、他方の側に形成されたドレイン電極と、キャップ層上に形成されたゲート電極と、を有する。そして、ゲート電極とキャップ層とは、ショットキー接合している。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１窒化物半導体層（バッファ層）と、第２窒化物半導体層（チャネル層）と、第３窒化物半導体層（障壁層）と、第４窒化物半導体層（キャップ層）と、第４窒化物半導体層（キャップ層）とショットキー接合する導電性膜とを順次形成する。そして、第４窒化物半導体層（キャップ層）と導電性膜を加工することにより、メサ型の第４窒化物半導体層（キャップ層）とゲート電極との積層体を形成する。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す平面図である。
【図４】実施の形態１の半導体装置の第１ゲート電極の近傍のバンドプロファイルを示す図である。
【図５】メサ型の第４の窒化物半導体層の膜厚と、閾値との関係を示すグラフである。
【図６】ゲート電圧とゲートリーク電流との関係を示すグラフである。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２の半導体装置の第１ゲート電極の近傍の構成を示す断面図である。
【図１６】実施の形態２の半導体装置の第１ゲート電極の近傍のバンドプロファイルを示す図である。
【図１７】実施の形態３の半導体装置の第１ゲート電極の近傍の構成を示す断面図である。
【図１８】実施の形態３の半導体装置の第１ゲート電極の近傍のバンドプロファイルを示す図である。
【図１９】実施の形態４の半導体装置の第１ゲート電極の近傍の構成を示す断面図である。
【図２０】実施の形態４の半導体装置の第１ゲート電極の近傍のバンドプロファイルを示す図である。
【図２１】実施の形態５の半導体装置の第１ゲート電極の近傍の構成を示す断面図である。
【図２２】実施の形態５の半導体装置の第１ゲート電極の近傍のバンドプロファイルを示す図である。
【図２３】実施の形態６の半導体装置の構成を示す断面図である。
【図２４】実施の形態６の半導体装置の構成を示す平面図である。
【図２５】実施の形態６の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態６の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態６の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態６の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態６の半導体装置の製造工程を示す断面図である。
【図３０】比較例の半導体装置のゲート電極の近傍の構成とバンドプロファイルを示す図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２１】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた高耐圧（例えば、耐圧６００Ｖ程度）のトランジスタである（実施の形態１〜６についても同じ）。
【００２２】
本実施の形態の半導体装置においては、基板ＳＵＢ上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の一部の上には、第４の窒化物半導体層Ｓ４が形成されている。なお、基板ＳＵＢ上に、核生成層やその上の高抵抗バッファ層を形成した後、第１の窒化物半導体層Ｓ１等を形成してもよい。
【００２３】
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００２４】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
【００２５】
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００２６】
前述したように、基板ＳＵＢ上には、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の一部の上には、第４の窒化物半導体層Ｓ４が形成されている。
【００２７】
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
【００２８】
第３の窒化物半導体層Ｓ３は、第１の窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
【００２９】
第４の窒化物半導体層Ｓ４は、メサ型（メサ形状、凸状、ライン状）である。この第４の窒化物半導体層Ｓ４は、第２の窒化物半導体層Ｓ２と電子親和力が等しいか、または、第２の窒化物半導体層Ｓ２より電子親和力が大きい（Ｓ４≧Ｓ２）。
【００３０】
第１の窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１の窒化物半導体層Ｓ１よりＡｌ組成が大きい。また、メサ型の第４の窒化物半導体層Ｓ４は、キャップ層とも呼ばれ、例えば、ｉ−ＧａＮよりなる。このように、メサ型の第４の窒化物半導体層Ｓ４（キャップ層）は、ノンドープ層（例えば、ｉ−ＧａＮ層）である。ノンドープ層とは、意図的な不純物を導入していない層を意味する。
【００３１】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。このメサ型の第４の窒化物半導体層（キャップ層）Ｓ４と、第１ゲート電極ＧＥ１とは、後述するように、ショットキー接合している。
【００３２】
また、第１ゲート電極ＧＥ１上には、層間絶縁膜ＩＬ１が形成されている。そして、第１ゲート電極ＧＥ１上には、層間絶縁膜ＩＬ１の開口部を介して第２ゲート電極ＧＥ２が形成されている。また、第３の窒化物半導体層（障壁層）Ｓ３上であって、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１中には、コンタクトホール（接続孔）が形成され、このコンタクトホールの内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、下層の第３の窒化物半導体層（障壁層）Ｓ３とオーミック接続している。
【００３３】
図１〜図３を参照しながら、本実施の形態の半導体装置の平面構成についてさらに詳細に説明する。図２、図３は、本実施の形態の半導体装置の構成を示す平面図である。前述の図１は、図２のＡ−Ａ部に対応し、図２は、図３の一部に対応する。
【００３４】
図２に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。そして、ドレイン電極ＤＥとソース電極ＳＥとの間には、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体が配置されている。この積層体（第１ゲート電極ＧＥ１）は、Ｙ方向に長辺を有する矩形状である。第１ゲート電極ＧＥ１のゲート長は、例えば、２μｍ程度、ゲート幅は、例えば、２００ｍｍ程度である。そして、第２ゲート電極ＧＥ２は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体より一回り大きく、その平面形状は、Ｙ方向に長辺を有する矩形状である。
【００３５】
図２に示す、ドレイン電極ＤＥ、第２ゲート電極ＧＥ２およびソース電極ＳＥは、図３に示すように、繰り返して複数配置されている。
【００３６】
即ち、図３の下半分の領域に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。そして、ドレイン電極ＤＥとソース電極ＳＥとの間には、第２ゲート電極ＧＥ２が配置されている。
【００３７】
また、複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図３においては、中央部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００３８】
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図３においては、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００３９】
複数の第２ゲート電極ＧＥ２は、ゲート線ＧＬにより接続される。このゲート線ＧＬは、第２ゲート電極ＧＥ２の一端側（図３においては、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数の第２ゲート電極ＧＥ２が配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の端部（図３においては、左側）に設けられたゲートパッドＧＰと接続される。
【００４０】
なお、前述したとおり、第２ゲート電極ＧＥ２の下方には、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体が配置されるが、ゲート線ＧＬの下方にも、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体が配置されている。
【００４１】
また、上記ゲート線ＧＬ、第２ゲート電極ＧＥ２、第１ゲート電極ＧＥ１、ソースパッドＳＰ、ソース電極ＳＥおよびドレイン電極ＤＥは、図３の中央部のドレインパッドＤＰを軸として上下対称に配置されている。
【００４２】
そして、上記ソース電極ＳＥ、ドレイン電極ＤＥ、第２ゲート電極ＧＥ２、第１ゲート電極ＧＥ１は、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する略矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬ、ソースパッドＳＰ、ゲートパッドＧＰは、素子分離領域ＩＳＯ上に配置されている。素子分離領域ＩＳＯは、イオン注入等により、窒化物半導体層において結晶性が破壊された高抵抗領域である。
【００４３】
ここで、第２の窒化物半導体層Ｓ２と第３の窒化物半導体層Ｓ３の界面においては、２ＤＥＧ（２次元電子ガス)が発生する（図１）。但し、第１ゲート電極ＧＥ１の下においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４が設けられているため、２ＤＥＧの発生が抑止される。このため、ゲート電極ＧＥに所定の電位（閾値電位）を印加した場合にのみ、２ＤＥＧの発生が抑止されている第１ゲート電極ＧＥ１の下方に、チャネルが形成され、トランジスタがオン状態となる。このように、本実施の形態のトランジスタは、ノーマリーオフ特性を有する。
【００４４】
そして、本実施の形態のトランジスタにおいては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４と、第１ゲート電極ＧＥ１とがショットキー接合（接続、接触）している。別の言い方をすれば、第１ゲート電極ＧＥ１をショットキーゲート電極としている。このような窒化物半導体層とショットキー接合する材料としては、仕事関数の大きい金属材料または金属化合物材料が挙げられる。このようなショットキーゲート電極を、“metal”、“ＭＧ”と示す場合がある。第１ゲート電極ＧＥ１の材料としては、例えば、ＴｉＮ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄなどを用いることができる。また、これらの材料を複合した材料を用いてもよい。また、縮退したｎ＋ポリシリコンまたはｐ＋ポリシリコンを金属材料の代わりに用いてもよい。なお、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４と、第１ゲート電極ＧＥ１とのショットキー接合部は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の全部である必要はなく、一部であってもよい。
【００４５】
このように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けることで、ゲート電圧の印加時において、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の全体に電界がかかり、空乏層が広がるため、ゲートリーク電流を抑制することができる。
【００４６】
図４は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍のバンドプロファイルを示す図である。具体的には、第１ゲート電極ＧＥ１の近傍であるＢ−Ｂ部（図１）のバンドプロファイルを示す。図４において、（ａ）は、第１ゲート電圧Ｖｇが０Ｖの場合、（ｂ）は、２Ｖの場合、（ｃ）は、５Ｖの場合を示す。図４に示すように、図４（ａ）に示すオフ状態（Ｖｇ＝０Ｖ）から第１ゲート電極ＧＥ１に正電圧をかけていくと、伝導帯端のポテンシャルが下がっていき、ポテンシャルが低いＣ点（チャネルとなるＳ３／Ｓ２界面）がフェルミ準位（一点鎖線）に達すると電子がたまり始める（図４（ｂ））。この時のゲート電圧が閾値（Ｖｔｈ、例えば、２Ｖ）であり、本実施の形態のトランジスタはノーマリーオフ特性（Ｖｔｈ＞０Ｖ）を有することが分かる。そして、より高いゲート電圧（Ｖｇ＞Ｖｔｈ、例えば、５Ｖ）を印加すると、Ｃ点の電子密度が上がりチャネルが形成されて完全にオン状態となる。この際、電子の移動度は、例えば、１５００ｃｍ２／Ｖｓｅｃ以上と高くなり、チャネルは低抵抗となる。
【００４７】
なお、閾値（Ｖｔｈ）は、Ｓ１〜Ｓ４の組成や厚さによって変化する。図５は、メサ型の第４の窒化物半導体層（キャップ層、ＧａＮ ｃａｐ）の膜厚と、閾値（Ｖｔｈ）との関係を示すグラフである。例えば、第１の窒化物半導体層（バッファ層）Ｓ１を、厚さ１０００ｎｍ、Ａｌ濃度５％のＡｌＧａＮとし、第２の窒化物半導体層（チャネル層）Ｓ２を、厚さ３０ｎｍのＧａＮとし、第３の窒化物半導体層（障壁層）Ｓ３を、厚さ６０ｎｍ、Ａｌ濃度２５％のＡｌＧａＮとする。さらに、第１ゲート電極ＧＥ１を、ショットキー障壁高さ１．０ＶのＴｉＮとする。この場合、図５に示すように、横軸のメサ型の第４の窒化物半導体層（キャップ層）Ｓ４の膜厚（ｎｍ）が、大きくなるにしたがって、縦軸の閾値（Ｖｔｈ、Ｖ）が、大きくなる。例えば、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、６０ｎｍのＧａＮとすると、閾値（Ｖｔｈ）は、２Ｖ程度となる。なお、図４は、上記条件におけるバンド図である。
【００４８】
前述したように、ゲート電圧が閾値を越えてさらに高くなると、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁が、第１ゲート電極ＧＥ１側において、下に引き下げられる（図４（ｃ））。ここで、（１）第１ゲート電極ＧＥ１側からホールが、Ｓ３／Ｓ２界面に放出されるルートＲ１、（２）Ｃ点（チャネルとなるＳ３／Ｓ２界面）にたまった電子が、第１ゲート電極ＧＥ１側に放出されるルートＲ２により、ゲートリーク電流が生じる。しかしながら、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたので、ホールに対する障壁（ルートＲ１）が大きく（高く）なり、また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４に空乏層が広がり、ゲートリーク電流を抑えることができる。図４（ｃ）において、１Ｖ以上のホールに対する障壁（ルートＲ１）が残存する。また、第１の窒化物半導体層（バッファ層）Ｓ１により、電子に対する障壁（ルートＲ２）も、大きく（高く）なっており、ゲートリーク電流を抑えることができる。
【００４９】
さらに、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４をノンドープ層（例えば、ｉ−ＧａＮ）としたので、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁を、第１ゲート電極ＧＥ１側において、大きく下に引き下げることができ（図４（ａ）〜図４（ｃ））、耐圧を大きくすることができる。
【００５０】
図３０は、比較例の半導体装置（トランジスタ）のゲート電極の近傍の構成とバンドプロファイルを示す図である。図３０（ａ）は比較例の構成を示し、図３０（ｂ）は、ゲート電圧Ｖｇが０Ｖの場合のバンドプロファイルを示す。図３０（ａ）に示すように、比較例の半導体装置は、キャップ層（ｐ＋ＧａＮ／ｐＧａＮ）Ｓ４上に、オーミック接続させたゲート電極ＧＥを有する、いわゆる、ＪＥＦＴ構造である。なお、キャップ層（ｐ＋ＧａＮ／ｐＧａＮ）Ｓ４の下には、障壁層（ＡｌＧａＮ）Ｓ３が設けられ、さらに、その下にはチャネル層（ＧａＮ）Ｓ２が設けられている。また、図３０（ｂ）に示すように、オーミック接続させたゲート電極ＧＥを設けた場合、ホールに対する障壁が小さい（低い）。
【００５１】
このような、比較例の半導体装置は、ノーマリーオフ特性を有するとはいえ閾値電圧が低く、０Ｖ近傍である。さらに、ゲート電圧を、閾値（Ｖｔｈ）を超えて高くすると、ｐＧａＮ／ＡｌＧａＮ接合部に順バイアスがかかり、ゲート電極ＧＥが、ｐ＋ＧａＮの表面にオーミック接続されているため、比較的小さなゲート電圧（例えば、３Ｖ程度）でも大きなゲートリーク電流（例えば、室温（２５℃）で１ｍＡ以上）が流れる。また、ゲートリーク電流が大きいと、ゲートドライバに大容量のブートストラップキャパシタが必要になり、また、ゲート駆動回路へのスピードアップコンデンサの適用が困難になる。
【００５２】
これに対し、本実施の形態の半導体装置（トランジスタ）によれば、前述したように、ゲートリーク電流を抑制することができる。これにより、ゲートドライバのブートストラップキャパシタの容量を小さくすることできる。また、ゲート駆動回路へのスピードアップコンデンサを有効に機能させることができる。
【００５３】
図６は、本実施の形態の半導体装置におけるゲート電圧とゲートリーク電流との関係を示すグラフである。例えば、第１の窒化物半導体層（バッファ層）Ｓ１を、厚さ１０００ｎｍ、Ａｌ濃度５％のＡｌＧａＮとし、第２の窒化物半導体層（チャネル層）Ｓ２を、厚さ３０ｎｍのＧａＮとし、第３の窒化物半導体層（障壁層）Ｓ３を、厚さ１０ｎｍ、Ａｌ濃度２５％のＡｌＧａＮとする。さらに、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、６０ｎｍのｉ−ＧａＮとし、第１ゲート電極ＧＥ１を、ショットキー障壁高さ１．０ＶのＴｉＮとする。この場合、図６に示すように、横軸のゲート電圧（Ｖｇ、Ｖ）が、大きくなるにしたがって、縦軸の単位ゲート幅あたりのゲートリーク電流（Ａ／ｍｍ）が、大きくなるものの、２５℃、７５℃、１２５℃、１７５℃のいずれの環境下においても、ゲートリーク電流が１μＡ／ｍｍ以下であることが分かる。例えば、１７５℃、Ｖｇ＝５Ｖでのゲートリーク電流は０．１μＡ／ｍｍ以下であり、高温でも実用に問題ないレベルにゲートリーク電流を抑えられることが分かる。
【００５４】
また、前述したように、本実施の形態においては、第２ゲート電極ＧＥ２は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体より一回り大きい（図１、図２）。このように、第２ゲート電極ＧＥ２を、ソース電極ＳＥ側またはドレイン電極ＤＥ側に延在させることにより、フィールドプレート効果を奏することができる。即ち、第２ゲート電極ＧＥ２の端部を、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体の端部より、ドレイン側へ延在させることにより、ドレイン電極ＤＥへの高電圧の印加時において、第１、第２ゲート電極ＧＥ１、ＧＥ２のドレイン側の端部近傍における電界集中を緩和することができる。このような効果をフィールドプレート効果と言う。なお、ここでは、ドレイン側においてのフィールドプレート効果について説明したが、ソース側についても、フィールドプレート効果を奏する。即ち、第２ゲート電極ＧＥ２の端部を、ソース側に延在させることにより、第１、第２ゲート電極ＧＥ１、ＧＥ２のソース側の端部近傍における電界集中を緩和することができる。
【００５５】
また、層間絶縁膜（パシベーション膜）ＩＬ１への電界集中を避けるため、層間絶縁膜ＩＬ１の膜厚を、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の膜厚よりも厚くすることが好ましい（図１）。特に、層間絶縁膜ＩＬ１の誘電率を考慮した等価絶縁膜厚さを、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の誘電率を考慮した等価絶縁膜厚より大きくすることで、上記電界集中を十分に緩和することができる。
【００５６】
［製法説明］
次いで、図７〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図１４は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００５７】
図７に示すように、基板ＳＵＢを準備し、第１〜第３の窒化物半導体層を順次形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよい。なお、通常、基板ＳＵＢ上に、この後形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。なお、基板ＳＵＢ上に、核生成層および高抵抗バッファ層を形成した後、第１〜第３の窒化物半導体層を順次形成してもよい。核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができ、この層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム（ＧａＮ）層と、窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
【００５８】
次いで、基板ＳＵＢ上に、第１の窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１０００ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比は、ＡｌＸＧａ１−ＸＮとする場合に、Ｘ＝０．０５（Ａｌ濃度５％）とする。このＸについては、０以上０．１５以下（０≦Ｘ≦０．１５）で調整可能である。Ｘを大きくするほど閾値を上昇させることができる。このＡｌＧａＮ層は、例えば、ノンドープ層である。即ち、意図的なｎ型の不純物（例えば、Ｓｉ）やｐ型の不純物（例えば、Ｍｇ）のドープは行われていない。
【００５９】
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を有機金属気相成長法などを用いて、３０ｎｍ程度エピタキシャル成長させる。このＧａＮ層は、ノンドープ層である。なお、ＧａＮ層に代えて、Ａｌ濃度５％以下のＡｌＧａＮ層としてもよい。
【００６０】
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、６０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＹＧａ１−ＹＮとする場合に、Ｙ＝０．２５（Ａｌ濃度２５％）とする。このＹについては、Ｘより大きく０．４未満（Ｘ＜Ｙ＜０．４）で調整可能である。Ｙを大きくするほど、２ＤＥＧの濃度が上昇し、トランジスタのオン抵抗を低減することができる。しかしながら、Ｙを大きくするほど、閾値が低下するため、上記範囲内とすることが好ましい。このＡｌＧａＮ層は、ノンドープ層であるが、ｎ型の不純物（例えば、Ｓｉ）をドープしてもよい。
【００６１】
ここで、第２の窒化物半導体層（チャネル層）Ｓ２と、第３の窒化物半導体層（障壁層）Ｓ３との界面には、前述したように、２ＤＥＧ（図示せず)が発生する。
【００６２】
次いで、図８に示すように、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ＧａＮ層を有機金属気相成長法などを用いて、６０ｎｍ程度エピタキシャル成長させる。このＧａＮ層は、ノンドープ層である。この第４の窒化物半導体層（キャップ層）Ｓ４の成膜により、上記２ＤＥＧが消失する。第４の窒化物半導体層（キャップ層）Ｓ４が厚いほど、閾値は高く、ゲートリーク電流は減少する。しかしながら、オン電圧（チャネル抵抗を十分低下させるのに必要なゲート電圧）が上昇するため、第４の窒化物半導体層（キャップ層）Ｓ４の膜厚は、１０ｎｍ〜２００ｎｍ程度とすることが好ましい。
【００６３】
なお、図８には示していないが、この後、活性領域ＡＣ上に設けられたフォトレジスト膜をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域を形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化した素子分離領域が形成される。この素子分離領域で囲まれた領域が活性領域ＡＣとなる（図３）。
【００６４】
また、第１〜第４の窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。また、層中への不純物の導入も容易となる。
【００６５】
次いで、図９に示すように、第４の窒化物半導体層Ｓ４上に、第１ゲート電極ＧＥ１となる導電性膜１１を形成する。例えば、第４の窒化物半導体層（キャップ層）Ｓ４上に、第１ゲート電極ＧＥ１用の導電性膜１１として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて３０ｎｍ程度の膜厚で堆積する。導電性膜（例えば、ＴｉＮ）の膜厚としては、３０ｎｍ以上とすることが好ましい。第１ゲート電極ＧＥ１用の導電性膜１１としては、前述したように、第４の窒化物半導体層Ｓ４とショットキー接合する材料を用いる。例えば、ＴｉＮ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄなど、また、これらの材料の複合材料、また、ｎ＋ポリシリコンまたはｐ＋ポリシリコンを用いることができる。このように、第１ゲート電極ＧＥ１用の導電性膜１１と、第４の窒化物半導体層（キャップ層）Ｓ４との界面にはショットキー接合が形成される。
【００６６】
次いで、図１０に示すように、フォトリソグラフィ技術を用いて、第１ゲート電極ＧＥ１形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、ＴｉＮ膜をエッチングすることにより第１ゲート電極ＧＥ１を形成する。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。具体的には、例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、第１ゲート電極（ＴｉＮ膜）ＧＥ１の下層の第４の窒化物半導体層（キャップ層）Ｓ４をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４を加工する。これにより、メサ型の第４の窒化物半導体層Ｓ４および第１ゲート電極ＧＥ１の積層体が形成される。
【００６７】
この段階においては、メサ型の第４の窒化物半導体層Ｓ４が第３の窒化物半導体層（障壁層）Ｓ３上に部分的（例えば、Ｙ方向に長辺を有する矩形状）に形成されている。一方、メサ型の第４の窒化物半導体層Ｓ４の両側の第３の窒化物半導体層Ｓ３の露出部においては、第４の窒化物半導体層Ｓ４が除去されたため、２ＤＥＧ（図示せず）が再発生する。
【００６８】
この後、上記フォトレジスト膜を除去する。なお、第１ゲート電極ＧＥ１の加工後に、フォトレジスト膜を除去し、第１ゲート電極ＧＥ１をマスクとして、第４の窒化物半導体層Ｓ４をエッチングしてもよい。
【００６９】
次いで、図１１に示すように、第１ゲート電極ＧＥ１上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、ＢＰＳＧ（boron phospho silicate glass）膜をＣＶＤ（chemical vapor deposition）法などを用いて１３０ｎｍ程度堆積する。次いで、８００℃程度の熱処理（リフロー）を行って、ＢＰＳＧ膜表面を平坦化する（図１２）。なお、ＢＰＳＧ膜の下層に、２０ｎｍ程度の膜厚の窒化シリコン膜を、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法などを用いて形成し、層間絶縁膜ＩＬ１を窒化シリコン膜とその上のＢＰＳＧ膜との積層膜としてもよい。このように、層間絶縁膜として、ＢＰＳＧ膜を用いることにより、層間絶縁膜ＩＬ１の厚膜化を図ることができ、また、平坦性を向上させることができる。例えば、層間絶縁膜ＩＬ１の膜厚（例えば、１３０ｎｍ）は、第４の窒化物半導体層（キャップ層）Ｓ４の膜厚よりも厚い。
【００７０】
次いで、図１３に示すように、第２ゲート電極ＧＥ２を形成する。まず、フォトリソグラフィおよびエッチング技術を用いて、第１ゲート電極ＧＥ１上の層間絶縁膜ＩＬ１を除去し、開口部を形成する。例えば、第１ゲート電極ＧＥ１の上方の層間絶縁膜ＩＬ１上に、開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングする。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、第１ゲート電極ＧＥ１の一部が露出する。
【００７１】
次いで、第１ゲート電極ＧＥ１の露出部（開口部）および層間絶縁膜ＩＬ１上に、第２ゲート電極ＧＥ２用の導電性膜として、例えば、Ａｌ膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。第２ゲート電極ＧＥ２用の導電性膜の構成材料や膜厚は適宜調整可能である。次いで、フォトリソグラフィ技術を用いて、第２ゲート電極ＧＥ２形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、Ａｌ膜をエッチングすることにより第２ゲート電極ＧＥ２を形成する。この際、第２ゲート電極ＧＥ２のゲート長を第１ゲート電極ＧＥ１のゲート長より大きくする。より具体的には、第２ゲート電極ＧＥ２の端部を、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体の端部より、ドレイン側またはソース側へ延在させる。これにより、前述したように、フィールドプレート効果を奏することができる。なお、この第２ゲート電極ＧＥ２を、第１層目の配線とみなしてもよい。
【００７２】
また、第２ゲート電極ＧＥ２の下層の層間絶縁膜（ＢＰＳＧ膜）ＩＬ１は、厚膜化され、また、その表面が平坦化されているため、第２ゲート電極ＧＥ２のソース側またはドレイン側に集中する電界を緩和することができる。
【００７３】
次いで、図１４に示すように、ソース電極ＳＥ、ドレイン電極ＤＥを形成する。まず、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールを形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールを形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、第１ゲート電極ＧＥ１の両側に位置するソース電極接続領域およびドレイン電極接続領域の第３の窒化物半導体層（障壁層）Ｓ３が露出する。
【００７４】
次いで、このコンタクトホール中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて２０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。
【００７５】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。
【００７６】
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接続（接触）する材料を用いることが好ましい。
【００７７】
このように、本実施の形態においては、第１ゲート電極ＧＥ１と、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４とは、ショットキー接合しており、ソース電極ＳＥまたはドレイン電極ＤＥと、第３の窒化物半導体層（障壁層）Ｓ３とは、オーミック接続している。オーミック接続には前述したような熱処理が必要である。なお、上記導電性膜（Ａｌ／Ｔｉ膜）のＴｉ膜は、熱処理後、Ａｌ膜中に取り込まれる。
【００７８】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【００７９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００８０】
（実施の形態２）
上記実施の形態１においては、第４の窒化物半導体層Ｓ４（キャップ層）を、単層膜としたが、２層膜としてもよい。ここでは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４をノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４２ａとその上のｎ型層（例えば、ｎＧａＮ）Ｓ４２ｂとの２層膜とする。
【００８１】
［構造説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の構成以外は、実施の形態１の場合と同様である。図１５は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍の構成を示す断面図である。
【００８２】
図１５に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板（ＳＵＢ）上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３上には、第４の窒化物半導体層Ｓ４が形成され、第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。
【００８３】
ここで、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４をノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４２ａとその上のｎ型層（例えば、ｎＧａＮ）Ｓ４２ｂとの積層膜としている。そして、ｎ型層（例えば、ｎＧａＮ）Ｓ４２ｂと、第１ゲート電極ＧＥ１とは、ショットキー接合している。
【００８４】
図１６は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍のバンドプロファイルを示す図である。図１６において、（ａ）は、第１ゲート電圧Ｖｇが０Ｖの場合、（ｂ）は、１．５Ｖの場合、（ｃ）は、８Ｖの場合を示す。図１６に示すように、図１６（ａ）に示すオフ状態（Ｖｇ＝０Ｖ）から第１ゲート電極に正電圧をかけていくと、伝導帯端のポテンシャルが下がっていき、ポテンシャルが低いＣ点（チャネルとなるＳ３／Ｓ２界面）がフェルミ準位（一点鎖線）に達して電子がたまり始める（図１６（ｂ））。この時のゲート電圧が閾値（Ｖｔｈ、例えば、１．５Ｖ）であり、本実施の形態のトランジスタはノーマリーオフ特性（Ｖｔｈ＞０Ｖ）を有することが分かる。そして、より高いゲート電圧（Ｖｇ＞Ｖｔｈ、例えば、８Ｖ）を印加すると、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁が、第１ゲート電極ＧＥ１側において、下に引き下げられる。
【００８５】
ここで、本実施の形態においても、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたので、ホールに対する障壁（ルートＲ１）が大きく（高く）なり、また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４に空乏層が広がり、ゲートリーク電流を抑えることができる。また、第１の窒化物半導体層（バッファ層）Ｓ１により、電子に対する障壁（ルートＲ２）も、大きく（高く）なっており、ゲートリーク電流を抑えることができる。
【００８６】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の一部をノンドープ層（例えば、ｉ−ＧａＮ）としたので、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁を、第１ゲート電極ＧＥ１側において、大きく下に引き下げることができ、耐圧を大きくすることができる。
【００８７】
さらに、本実施の形態においては、第１ゲート電極ＧＥ１側にｎ型層（例えば、ｎＧａＮ）Ｓ４２ｂを設けたので、ｎ型層Ｓ４２ｂのバンドは下に凸型となり、ルートＲ１の障壁の幅が大きくなる。よって、ホールのトンネル確率を低減し、より効果的にゲートリーク電流を低減することができる。
【００８８】
［製法説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の形成工程以外は、実施の形態１の場合と同様である。
【００８９】
例えば、第３の窒化物半導体層（障壁層）Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４２ａとその上のｎ型層（例えば、ｎＧａＮ）Ｓ４２ｂとの積層膜を形成する。例えば、ノンドープのＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させた後、ｎ型の不純物（例えば、Ｓｉ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させる。ノンドープのＧａＮ層（ｉ−ＧａＮ）のＮｄは、１Ｅ１６ｃｍ−３以下であり、ｎ型のＧａＮ層のＮｄは５Ｅ１８ｃｍ−３程度である。Ｎｄは、層中の不純物の濃度を意味し、例えば、１Ｅ１６ｃｍ−３は、１×１０１６ｃｍ−３である。
【００９０】
（実施の形態３）
上記実施の形態２においては、第４の窒化物半導体層Ｓ４（キャップ層）を、２層膜としたが、３層膜としてもよい。ここでは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４をｐ型層（例えば、ｐＧａＮ）Ｓ４３ａと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４３ｂと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４３ｃとの３層膜とする。
【００９１】
［構造説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の構成以外は、実施の形態１、２の場合と同様である。図１７は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍の構成を示す断面図である。
【００９２】
図１７に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板（ＳＵＢ）上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３上には、第４の窒化物半導体層Ｓ４が形成され、第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。
【００９３】
ここで、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、ｐ型層（例えば、ｐＧａＮ）Ｓ４３ａと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４３ｂと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４３ｃとの積層膜としている。そして、ｎ型層（例えば、ｎＧａＮ）Ｓ４３ｃと、第１ゲート電極ＧＥ１とは、ショットキー接合している。
【００９４】
図１８は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍のバンドプロファイルを示す図である。図１８において、（ａ）は、第１ゲート電圧Ｖｇが０Ｖの場合、（ｂ）は、２Ｖの場合、（ｃ）は、１０Ｖの場合を示す。図１８に示すように、図１８（ａ）に示すオフ状態（Ｖｇ＝０Ｖ）から第１ゲート電極に正電圧をかけていくと、伝導帯端のポテンシャルが下がっていき、ポテンシャルが低いＣ点（チャネルとなるＳ３／Ｓ２界面）がフェルミ準位（一点鎖線）に達して電子がたまり始める（図１８（ｂ））。この時のゲート電圧が閾値（Ｖｔｈ、例えば、２Ｖ）であり、本実施の形態のトランジスタはノーマリーオフ特性（Ｖｔｈ＞０Ｖ）を有することが分かる。そして、より高いゲート電圧（Ｖｇ＞Ｖｔｈ、例えば、１０Ｖ）を印加すると、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁が、第１ゲート電極ＧＥ１側において、下に引き下げられる。
【００９５】
ここで、本実施の形態においても、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたので、ホールに対する障壁（ルートＲ１）が大きく（高く）なり、また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４に空乏層が広がり、ゲートリーク電流を抑えることができる。また、第１の窒化物半導体層（バッファ層）Ｓ１により、電子に対する障壁（ルートＲ２）も、大きく（高く）なっており、ゲートリーク電流を抑えることができる。
【００９６】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の一部をノンドープ層（例えば、ｉ−ＧａＮ）としたので、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁を、第１ゲート電極ＧＥ１側において、大きく下に引き下げることができ、耐圧を大きくすることができる。
【００９７】
さらに、本実施の形態においては、第１ゲート電極ＧＥ１側にｎ型層（例えば、ｎＧａＮ）Ｓ４３ｃを設けたので、ｎ型層Ｓ４３ｃのバンドは下に凸型となり、ルートＲ１の障壁の幅が大きくなる。よって、ホールのトンネル確率を低減し、より効果的にゲートリーク電流を低減することができる。また、本実施の形態においては、第３の窒化物半導体層（障壁層）Ｓ３側にｐ型層（例えば、ｐＧａＮ）Ｓ４３ａを設けたので、ｐ型層Ｓ４３ａのバンドは上に凸型となり、ルートＲ２の障壁の幅が大きくなる。よって、電子のトンネル確率を低減し、より効果的にゲートリーク電流を低減することができる。
【００９８】
なお、本実施の形態においては、ｐ型層Ｓ４３ａとｎ型層Ｓ４３ｃのバンドの湾曲が相殺し合うため、点Ｃに電子がたまり始める電位（閾値）は、実施の形態１の場合と同様に２Ｖ程度となる。
【００９９】
［製法説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の形成工程以外は、実施の形態１の場合と同様である。
【０１００】
例えば、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ｐ型層（例えば、ｐＧａＮ）Ｓ４３ａと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４３ｂと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４３ｃとの積層膜を形成する。例えば、ｐ型の不純物（例えば、Ｍｇ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させ、次いで、ノンドープのＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させた後、ｎ型の不純物（例えば、Ｓｉ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させる。ｐ型のＧａＮ層のＮｄは１Ｅ１８ｃｍ−３程度でノンドープのＧａＮ層（ｉ−ＧａＮ）のＮｄは、１Ｅ１６ｃｍ−３以下であり、ｎ型のＧａＮ層のＮｄは１Ｅ１８ｃｍ−３程度である。
【０１０１】
（実施の形態４）
上記実施の形態３においては、第４の窒化物半導体層Ｓ４（キャップ層）を、３層膜としたが、４層膜としてもよい。ここでは、第４の窒化物半導体層Ｓ４（キャップ層）を、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ａと、その上のｐ型層（例えば、ｐＧａＮ）Ｓ４４ｂと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ｃと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４４ｄとの４層膜とする。このように、ｐ型層をノンドープ層で挟む構成としてもよい。
【０１０２】
［構造説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の構成以外は、実施の形態１〜３の場合と同様である。図１９は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍の構成を示す断面図である。
【０１０３】
図１９に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板（ＳＵＢ）上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３上には、第４の窒化物半導体層Ｓ４が形成され、第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。
【０１０４】
ここで、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ａと、その上のｐ型層（例えば、ｐＧａＮ）Ｓ４４ｂと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ｃと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４４ｄとの積層膜としている。そして、ｎ型層（例えば、ｎＧａＮ）Ｓ４４ｄと、第１ゲート電極ＧＥ１とは、ショットキー接合している。
【０１０５】
図２０は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍のバンドプロファイルを示す図である。図２０において、（ａ）は、第１ゲート電圧Ｖｇが０Ｖの場合、（ｂ）は、３Ｖの場合、（ｃ）は、１０Ｖの場合を示す。図２０に示すように、図２０（ａ）に示すオフ状態（Ｖｇ＝０Ｖ）から第１ゲート電極に正電圧をかけていくと、伝導帯端のポテンシャルが下がっていき、ポテンシャルが低いＣ点（チャネルとなるＳ３／Ｓ２界面）がフェルミ準位（一点鎖線）に達して電子がたまり始める（図２０（ｂ））。この時のゲート電圧が閾値（Ｖｔｈ、例えば、３Ｖ）であり、本実施の形態のトランジスタはノーマリーオフ特性（Ｖｔｈ＞０Ｖ）を有することが分かる。そして、より高いゲート電圧（Ｖｇ＞Ｖｔｈ、例えば、１０Ｖ）を印加すると、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁が、第１ゲート電極ＧＥ１側において、下に引き下げられる。
【０１０６】
ここで、本実施の形態においても、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたので、ホールに対する障壁（ルートＲ１）が大きく（高く）なり、また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４に空乏層が広がり、ゲートリーク電流を抑えることができる。また、第１の窒化物半導体層（バッファ層）Ｓ１により、電子に対する障壁（ルートＲ２）も、大きく（高く）なっており、ゲートリーク電流を抑えることができる。
【０１０７】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の一部をノンドープ層（例えば、ｉ−ＧａＮ）としたので、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁を、第１ゲート電極ＧＥ１側において、大きく下に引き下げることができ、耐圧を大きくすることができる。
【０１０８】
さらに、本実施の形態においては、第１ゲート電極ＧＥ１側にｎ型層（例えば、ｎＧａＮ）Ｓ４４ｄを設けたので、ｎ型層Ｓ４４ｄのバンドは下に凸型となり、ルートＲ１の障壁の幅が大きくなる。よって、ホールのトンネル確率を低減し、より効果的にゲートリーク電流を低減することができる。また、本実施の形態においては、第３の窒化物半導体層（障壁層）Ｓ３側にｐ型層（例えば、ｐＧａＮ）Ｓ４４ｂを設けたので、ｐ型層Ｓ４４ｂのバンドは上に凸型となり、ルートＲ２の障壁の幅が大きくなる。よって、電子のトンネル確率を低減し、より効果的にゲートリーク電流を低減することができる。
【０１０９】
加えて、本実施の形態においては、ｐ型層Ｓ４４ｂの下層にノンドープ層を設けたので、ｐ型不純物のＡｌＧａＮバリア層Ｓ３への拡散を抑え、２次元電子ガスの移動度低下を抑えることができる。
【０１１０】
［製法説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の形成工程以外は、実施の形態１の場合と同様である。
【０１１１】
例えば、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ａと、その上のｐ型層（例えば、ｐＧａＮ）Ｓ４４ｂと、その上のノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４４ｃと、その上のｎ型層（例えば、ｎＧａＮ）Ｓ４４ｄとの積層膜を形成する。
【０１１２】
例えば、ノンドープのＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させた後、ｐ型の不純物（例えば、Ｍｇ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させる。次いで、ノンドープのＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させた後、ｎ型の不純物（例えば、Ｓｉ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させる。ｐ型のＧａＮ層のＮｄは１Ｅ１８ｃｍ−３程度である。また、ｐ型のＧａＮ層の上下の１０ｎｍ程度の厚さのノンドープのＧａＮ層（ｉ−ＧａＮ）においては、ｐ型の不純物（例えば、Ｍｇ）の拡散領域においても、Ｎｄは、１Ｅ１６〜１Ｅ１７ｃｍ−３程度となる。また、ｎ型のＧａＮ層のＮｄは１Ｅ１８ｃｍ−３程度である。
【０１１３】
このように、ｐ型のＧａＮ層の上下の１０ｎｍ程度の厚さのノンドープのＧａＮ層（ｉ−ＧａＮ）のＮｄを、１Ｅ１６〜１Ｅ１７ｃｍ−３程度とすることにより、Ｓ３／Ｓ２界面の２次元電子ガスの移動度を、実施の形態１の場合と同程度の１５００ｃｍ２/Ｖｓｅｃに維持することができる。
【０１１４】
（実施の形態５）
本実施の形態においては、第４の窒化物半導体層Ｓ４（キャップ層）を、ノンドープ層と、その上に形成されたｐ型層の２層膜とする。
【０１１５】
［構造説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の構成以外は、実施の形態１の場合と同様である。図２１は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍の構成を示す断面図である。
【０１１６】
図２１に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板（ＳＵＢ）上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３上には、第４の窒化物半導体層Ｓ４が形成され、第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。
【０１１７】
ここで、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４５ａと、その上のｐ型層（例えば、ｐＧａＮ）Ｓ４５ｂとの積層膜としている。そして、ｐ型層（例えば、ｐＧａＮ）Ｓ４５ｂと、第１ゲート電極ＧＥ１とは、ショットキー接合している。
【０１１８】
図２２は、本実施の形態の半導体装置（トランジスタ）の第１ゲート電極の近傍のバンドプロファイルを示す図である。図２２において、（ａ）は、第１ゲート電圧Ｖｇが０Ｖの場合、（ｂ）は、３Ｖの場合、（ｃ）は、１０Ｖの場合を示す。図２２に示すように、図２２（ａ）に示すオフ状態（Ｖｇ＝０Ｖ）から第１ゲート電極に正電圧をかけていくと、伝導帯端のポテンシャルが下がっていき、ポテンシャルが低いＣ点（チャネルとなるＳ３／Ｓ２界面）がフェルミ準位（一点鎖線）に達して電子がたまり始める（図２２（ｂ））。この時のゲート電圧が閾値（Ｖｔｈ、例えば、３Ｖ）であり、本実施の形態のトランジスタはノーマリーオフ特性（Ｖｔｈ＞０Ｖ）を有することが分かる。そして、より高いゲート電圧（Ｖｇ＞Ｖｔｈ、例えば、１０Ｖ）を印加すると、Ｃ点の電子密度が上がりチャネルが形成されて完全にオン状態となる。この際、電子の移動度は、例えば、１５００ｃｍ２／Ｖｓｅｃ以上と高くなり、チャネルは低抵抗となる。
【０１１９】
本実施の形態においても、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたので、ホールに対する障壁（ルートＲ１）が大きく（高く）なり、ゲートリーク電流を抑えることができる。また、第１の窒化物半導体層（バッファ層）Ｓ１により、電子に対する障壁（ルートＲ２）も、大きく（高く）なっており、ゲートリーク電流を抑えることができる。
【０１２０】
さらに、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の一部をノンドープ層（例えば、ｉ−ＧａＮ）としたので、第１ゲート電極ＧＥ１とチャネルとの間のポテンシャル障壁を、第１ゲート電極ＧＥ１側において、大きく下に引き下げることができ、耐圧を大きくすることができる。
【０１２１】
但し、本実施の形態においては、第１ゲート電極ＧＥ１側にｐ型層（例えば、ｐＧａＮ）Ｓ４５ｂを設けたので、バンドが上に凸型となり、障壁の幅が若干小さくなるが、上記のショットキーゲート電極（第１ゲート電極ＧＥ１）を設けたことにより、ホールに対する障壁は大きく（高く）なっており、ゲートリーク電流を低減することができる。
【０１２２】
例えば、第１の窒化物半導体層（バッファ層）Ｓ１を、厚さ１０００ｎｍ、Ａｌ濃度５％のＡｌＧａＮとし、第２の窒化物半導体層（チャネル層）Ｓ２を、厚さ３０ｎｍのＧａＮとし、第３の窒化物半導体層（障壁層）Ｓ３を、厚さ１０ｎｍ、Ａｌ濃度２５％のＡｌＧａＮとする。さらに、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を、５０ｎｍのｉ−ＧａＮと、その上の１０ｎｍのｐＧａＮとの積層膜とし、第１ゲート電極ＧＥ１を、ショットキー障壁高さ１．０ＶのＴｉＮとする。この場合、閾値は、４Ｖ程度となる。なお、ｐＧａＮのバンドギャップは、３．４ｅＶである。そして、本構造においても、ルートＲ１のポテンシャル障壁は十分高くて厚いため、トランジスタが完全にオン状態になるＶｇ＝８Ｖでも、１Ｖ以上の障壁高さが残り（図２２（ｃ））、ゲートリーク電流は十分小さい。例えば、Ｔ＝１７５℃、Ｖｇ＝８Ｖでのリーク電流は０．１μＡ／ｍｍ以下であり、高温でも実用に問題ないレベルに抑えられている。
【０１２３】
［製法説明］
本実施の形態の半導体装置の構成は、第４の窒化物半導体層Ｓ４（キャップ層）の形成工程以外は、実施の形態１の場合と同様である。
【０１２４】
例えば、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ノンドープ層（例えば、ｉ−ＧａＮ）Ｓ４５ａと、その上のｐ型層（例えば、ｐＧａＮ）Ｓ４５ｂとの積層膜を形成する。例えば、ノンドープのＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させた後、ｐ型の不純物（例えば、Ｍｇ）をドープしながらＧａＮ層を有機金属気相成長法などを用いて、１０ｎｍ程度エピタキシャル成長させる。ノンドープのＧａＮ層（ｉ−ＧａＮ）のＮｄは、１Ｅ１６ｃｍ−３以下であり、ｐ型のＧａＮ層のＮｄは１Ｅ１９ｃｍ−３程度である。
【０１２５】
（実施の形態６）
本実施の形態においては、第１〜第３ゲート電極を設け、層間絶縁膜を２層（ＩＬ１、ＩＬ２）とする。
【０１２６】
［構造説明］
本実施の形態の半導体装置の構成は、基板ＳＵＢから第１ゲート電極ＧＥ１までの構成は、実施の形態１の場合と同様である。図２３は、本実施の形態の半導体装置の構成を示す断面図であり、図２４は、本実施の形態の半導体装置の構成を示す平面図である。
【０１２７】
図２３に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、基板（ＳＵＢ）上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３上には、第４の窒化物半導体層Ｓ４が形成され、第４の窒化物半導体層（キャップ層）Ｓ４上には第１ゲート電極ＧＥ１が形成されている。
【０１２８】
そして、第１ゲート電極ＧＥ１上には、層間絶縁膜ＩＬ１が形成されている。さらに、第１ゲート電極ＧＥ１上には、層間絶縁膜ＩＬ１の開口部を介して第２ゲート電極ＧＥ２が形成されている。加えて、第２ゲート電極ＧＥ２上には、層間絶縁膜ＩＬ２が形成され、第２ゲート電極ＧＥ２上には、層間絶縁膜ＩＬ２の開口部を介して第３ゲート電極ＧＥ３が形成されている。
【０１２９】
また、第３の窒化物半導体層（障壁層）Ｓ３上であって、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１およびＩＬ２中には、コンタクトホール（接続孔）が形成され、このコンタクトホールの内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。
【０１３０】
ここで、本実施の形態においては、第２ゲート電極ＧＥ２は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体と同程度の大きさであり、その平面形状は、Ｙ方向に長辺を有する矩形状である（図２４）。そして、第３ゲート電極ＧＥ３は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体より大きく、その平面形状は、Ｙ方向に長辺を有する矩形状である。ここでは、第３ゲート電極ＧＥ３は、第１ゲート電極ＧＥ１より、ドレイン電極ＤＥ側に延在している（図２４）。
【０１３１】
このように、本実施の形態においては、第３ゲート電極ＧＥ３を、第２ゲート電極ＧＥ２を介して層間絶縁膜ＩＬ２上に引出し、さらに、ドレイン電極ＤＥ側に延在させている。このような構成により、フィールドプレート効果を奏することができる。また、本実施の形態においては、層間絶縁膜（ＩＬ１、ＩＬ２）が多層構造となるため、第３ゲート電極ＧＥ３下に位置する層間絶縁膜ＩＬ１、ＩＬ２の厚膜化を図ることができ、ドレイン電極ＤＥへの高電圧の印加時において、第１、第２、第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３のドレイン側の端部近傍における電界集中を緩和することができる。
【０１３２】
ここでは、第３ゲート電極ＧＥ３を、第１ゲート電極ＧＥ１より、ドレイン電極ＤＥ側に延在させたが、ソース電極ＳＥ側に延在させてもよい。
【０１３３】
［製法説明］
次いで、図２５〜図２９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２５〜図２９は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３４】
図２５に示すように、基板ＳＵＢを準備し、第１〜第４の窒化物半導体層を順次形成し、第４の窒化物半導体層Ｓ４上に、第１ゲート電極ＧＥ１となる導電性膜を形成する。基板ＳＵＢは、実施の形態１の場合と同様の材料を用いることができる。また、第１〜第４の窒化物半導体層および導電性膜は、実施の形態１の場合と同様の材料を用い、実施の形態１の場合と同様にして形成することができる。
【０１３５】
次いで、図２６に示すように、導電性膜とその下層の第４の窒化物半導体層（キャップ層）Ｓ４をパターニングすることにより、メサ型の第４の窒化物半導体層Ｓ４および第１ゲート電極ＧＥ１の積層体を形成する。この積層体は、実施の形態１の場合と同様にして形成することができる。
【０１３６】
次いで、第１ゲート電極ＧＥ１上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、１００ｎｍ程度の膜厚の窒化シリコン膜を、ＰＥＣＶＤ法などを用いて形成する。
【０１３７】
次いで、図２７に示すように、第２ゲート電極ＧＥ２を形成する。まず、フォトリソグラフィおよびエッチング技術を用いて、第１ゲート電極ＧＥ１上の層間絶縁膜ＩＬ１を除去し、開口部を形成する。例えば、第１ゲート電極ＧＥ１の上方の層間絶縁膜ＩＬ１上に、開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングする。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、第１ゲート電極ＧＥ１の一部が露出する。
【０１３８】
次いで、第１ゲート電極ＧＥ１の露出部（開口部）および層間絶縁膜ＩＬ１上に、第２ゲート電極ＧＥ２用の導電性膜として、例えば、Ａｌ膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。第２ゲート電極ＧＥ２用の導電性膜の構成材料や膜厚は適宜調整可能である。次いで、フォトリソグラフィ技術を用いて、第２ゲート電極ＧＥ２形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、Ａｌ膜をエッチングすることにより第２ゲート電極ＧＥ２を形成する。この際、例えば、第２ゲート電極ＧＥ２のゲート長を第１ゲート電極ＧＥ１のゲート長と同程度とする。
【０１３９】
次いで、図２８に示すように、第２ゲート電極ＧＥ２上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ２として、酸化シリコン膜をＣＶＤ法などを用いて１００ｎｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。
【０１４０】
次いで、図２９に示すように、第３ゲート電極ＧＥ３を形成する。まず、フォトリソグラフィおよびエッチング技術を用いて、第２ゲート電極ＧＥ２上の層間絶縁膜ＩＬ２を除去し、開口部を形成する。例えば、第２ゲート電極ＧＥ２の上方の層間絶縁膜ＩＬ２上に、開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ２をエッチングする。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ２をエッチングする。これにより、第２ゲート電極ＧＥ２の一部が露出する。
【０１４１】
次いで、第２ゲート電極ＧＥ２の露出部（開口部）および層間絶縁膜ＩＬ２上に、第３ゲート電極ＧＥ３用の導電性膜として、例えば、Ａｌ膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。第３ゲート電極ＧＥ３用の導電性膜の構成材料や膜厚は適宜調整可能である。次いで、フォトリソグラフィ技術を用いて、第３ゲート電極ＧＥ３形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、Ａｌ膜をエッチングすることにより第３ゲート電極ＧＥ３を形成する。この際、第３ゲート電極ＧＥ３のゲート長を第１ゲート電極ＧＥ１や第２ゲート電極ＧＥ２のゲート長より大きくする。より具体的には、第３ゲート電極ＧＥ３の端部を、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第１ゲート電極ＧＥ１の積層体の端部または第２ゲート電極ＧＥ２の端部より、ドレイン側またはソース側へ延在させる。これにより、前述したように、フィールドプレート効果を奏することができる。なお、前述の第２ゲート電極ＧＥ２を、第１層目の配線とみなし、第３ゲート電極ＧＥ３を、第３層目の配線とみなしてもよい。
【０１４２】
次いで、実施の形態１の場合と同様にして、ソース電極ＳＥ、ドレイン電極ＤＥを形成する。まず、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１、ＩＬ２中に、コンタクトホールを形成する。次いで、このコンタクトホール中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ２上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。次いで、導電性膜（Ａｌ／Ｔｉ膜）をパターニングする。
【０１４３】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ２上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【０１４４】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１４５】
なお、本実施の形態においては、実施の形態１の場合と同様に、第４の窒化物半導体層（キャップ層）Ｓ４を単層膜として形成したが、第４の窒化物半導体層（キャップ層）Ｓ４を、実施の形態２〜５において説明した多層膜としてもよい。
【０１４６】
また、上記実施の形態２〜５において、第４の窒化物半導体層（キャップ層）Ｓ４中にノンドープ層と不純物を導入した層（ｐ型層またはｎ型層）とを設ける場合には、ノンドープ層を不純物を導入した層より厚く、これらの膜厚の比を１より大きくすることが好ましい。言い換えれば、ノンドープ層の膜厚（ｔｉ）と、ｐ型層またはｎ型層（複数の不純物を導入した層を有する場合にはその総厚）の膜厚（ｔｄ）との比（ｔｉ／ｔｄ）は、１より大きい。
【０１４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４８】
１１  導電性膜
ＡＣ  活性領域
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＧＥ  ゲート電極
ＧＥ１  第１ゲート電極
ＧＥ２  第２ゲート電極
ＧＥ３  第３ゲート電極
ＧＬ  ゲート線
ＧＰ  ゲートパッド
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＳＯ  素子分離領域
Ｓ１  第１の窒化物半導体層（バッファ層）
Ｓ２  第２の窒化物半導体層（チャネル層）
Ｓ３  第３の窒化物半導体層（障壁層）
Ｓ４  第４の窒化物半導体層（キャップ層）
Ｓ４２ａ  ノンドープ層
Ｓ４２ｂ  ｎ型層
Ｓ４３ａ  ｐ型層
Ｓ４３ｂ  ノンドープ層
Ｓ４３ｃ  ｎ型層
Ｓ４４ａ  ノンドープ層
Ｓ４４ｂ  ｐ型層
Ｓ４４ｃ  ノンドープ層
Ｓ４４ｄ  ｎ型層
Ｓ４５ａ  ノンドープ層
Ｓ４５ｂ  ｐ型層
ＳＥ  ソース電極
ＳＰ  ソースパッド
ＳＵＢ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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