(57)【要約】【課題】終端のカット位置によって耐圧が左右されない半導体装置を提供すること。【解決手段】絶縁膜は、複数の第２半導体層のうちの横方向の終端に位置する第２半導体層の側面、または複数の第３半導体層のうちの終端に位置する第３半導体層の側面に設けられている。半導電性膜は、絶縁膜の側面に設けられ、第１電極および第２電極と電気的に接続されている。半導電性膜は、第２半導体層の抵抗率および第３半導体層の抵抗率よりも高く、絶縁膜の抵抗率よりも低い抵抗率をもつ。【選択図】図１
2018206914.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極上に設けられた第１導電型の第１半導体層と、
前記第１半導体層上に設けられ、前記第１電極と前記第２電極とを結ぶ縦方向に延びる複数の第１導電型の第２半導体層と、
前記第１半導体層上で前記縦方向に延び、前記縦方向に対して交差する横方向で前記第２半導体層に隣接する複数の第２導電型の第３半導体層と、
前記第３半導体層上に設けられた第２導電型の第４半導体層と、
前記第４半導体層の表面に設けられ、前記第２電極と接続された第１導電型の第５半導体層と、
前記第４半導体層に対向するゲート電極と、
前記第４半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記複数の第２半導体層のうちの前記横方向の終端に位置する第２半導体層の側面、または前記複数の第３半導体層のうちの前記終端に位置する第３半導体層の側面に設けられた絶縁膜と、
前記絶縁膜の側面に設けられ、前記第１電極および前記第２電極と電気的に接続された半導電性膜であって、前記第２半導体層の抵抗率および前記第３半導体層の抵抗率よりも高く、前記絶縁膜の抵抗率よりも低い抵抗率をもつ半導電性膜と、
を備えた半導体装置。
【請求項２】
前記半導電性膜は、前記第１半導体層に接している請求項１記載の半導体装置。
【請求項３】
前記第４半導体層は、前記第２電極に接し、
前記半導電性膜は、前記第４半導体層に接している請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜および前記半導電性膜は、前記複数の第２半導体層および前記複数の第３半導体層が配置された領域を連続して囲んでいる請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半絶縁膜は、シリコン窒化膜である請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記半絶縁膜は、多結晶シリコン膜である請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
前記半導電性膜の側面に設けられた樹脂をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記絶縁膜は、前記縦方向に延び前記第１半導体層に達するトレンチの側壁に設けられ、
前記半導電性膜は、前記トレンチ内における前記絶縁膜の側面に設けられている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
前記トレンチの外側で前記第１半導体層上に設けられた第６半導体層をさらに備えた請求項８記載の半導体装置。
【請求項１０】
前記トレンチ内における前記半導電性膜の内側に設けられた絶縁材をさらに備えた請求項８または９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えば電力制御用の半導体装置（パワーデバイス）として、スーパージャンクション構造と呼ばれるＰ型ピラー層とＮ型ピラー層との周期的配列構造をもつ縦型デバイスが知られている。スーパージャンクション構造は、Ｐ型ピラー層とＮ型ピラー層に含まれるチャージ量（不純物量）を同程度にすることで、同じ耐圧を得るときの不純物濃度よりも高い不純物濃度に設計しながらドリフト領域を全空乏化して高耐圧を保持しつつ、不純物がドープされたＮ型ピラー層を通して電流を流すことで、低オン抵抗を実現する構造である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５６４５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スーパージャンクション構造に終端レス構造を組み合わせて実施する際の実施形態において、終端のカット位置によって耐圧が左右されない半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１電極と、第２電極と、第１導電型の第１半導体層と、複数の第１導電型の第２半導体層と、複数の第２導電型の第３半導体層と、第２導電型の第４半導体層と、第１導電型の第５半導体層と、ゲート電極と、ゲート絶縁膜と、絶縁膜と、半導電性膜と、を備えている。前記第１半導体層は、前記第１電極上に設けられている。前記第２半導体層は、前記第１半導体層上に設けられ、前記第１電極と前記第２電極とを結ぶ縦方向に延びている。前記第３半導体層は、前記第１半導体層上で前記縦方向に延び、前記縦方向に対して交差する横方向で前記第２半導体層に隣接している。前記第４半導体層は、前記第３半導体層上に設けられている。前記第５半導体層は、前記第４半導体層の表面に設けられ、前記第２電極と接続されている。前記ゲート電極は、前記第４半導体層に対向している。前記ゲート絶縁膜は、前記第４半導体層と前記ゲート電極との間に設けられている。前記絶縁膜は、前記複数の第２半導体層のうちの前記横方向の終端に位置する第２半導体層の側面、または前記複数の第３半導体層のうちの前記終端に位置する第３半導体層の側面に設けられている。前記半導電性膜は、前記絶縁膜の側面に設けられ、前記第１電極および前記第２電極と電気的に接続されている。前記半導電性膜は、前記第２半導体層の抵抗率および前記第３半導体層の抵抗率よりも高く、前記絶縁膜の抵抗率よりも低い抵抗率をもつ。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の模式平面図。
【図３】実施形態の半導体装置の模式断面図。
【図４】（ａ）および（ｂ）は、実施形態の半導体装置の模式平面図。
【図５】（ａ）および（ｂ）は、実施形態の半導体装置の模式平面図。
【図６】（ａ）は、スーパージャンクション構造の耐圧シミュレーションに用いたモデルであり、（ｂ）は、（ａ）のモデルにおける耐圧の終端カット位置依存性傾向を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
【０００９】
また、実施形態では半導体材料はシリコンとするが、半導体材料は、シリコンに限らず、例えば、炭化シリコン、窒化ガリウム、酸化ガリウムなどであってもよい。
【００１０】
また、以下の実施形態において、不純物濃度はキャリア濃度と置き換えて言うことができる。キャリア濃度は、実効的な不純物濃度とみなすことができる。
【００１１】
図１は、実施形態の半導体装置の模式断面図である。図１は、半導体装置の終端側の一部分の断面を表す。
【００１２】
実施形態の半導体装置は、第１電極としてのドレイン電極１１と、第２電極としてのソース電極１２との間に半導体層が設けられ、ドレイン電極１１とソース電極１２とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。
【００１３】
半導体層は、不純物がドープされたシリコン層であり、Ｎ＋型のドレイン層２１と、Ｎ型ピラー層２２と、Ｐ型ピラー層２３と、Ｐ型のベース層２４と、Ｎ＋型のソース層２５とを有する。
【００１４】
ドレイン層２１およびソース層２５のＮ型不純物濃度は、Ｎ型ピラー層２２のＮ型不純物濃度よりも高い。
【００１５】
第１半導体層としてのドレイン層２１は、第１電極としてのドレイン電極１１上に設けられ、ドレイン電極１１に接している。
【００１６】
ドレイン層２１上に、第２半導体層としての複数のＮ型ピラー層２２と、第３半導体層としての複数のＰ型ピラー層２３とを有するスーパージャンクション構造が設けられている。
【００１７】
図２は、スーパージャンクション構造の平面レイアウトの一例を示す。
【００１８】
図１に示すように、Ｎ型ピラー層２２は縦方向に延び、ドレイン層２１に接している。Ｐ型ピラー層２３も縦方向に延びている。Ｐ型ピラー層２３は、ドレイン層２１に接していても、接していなくてもよい。
【００１９】
Ｎ型ピラー層２２とＰ型ピラー層２３は、上記縦方向に対して交差する横方向（ドレイン層２１の主面に対して平行な方向）で互いに隣接し、ＰＮ接合を形成している。
【００２０】
Ｎ型ピラー層２２とＰ型ピラー層２３は上記横方向に交互に配列され、スーパージャンクション構造は複数のＮ型ピラー層２２と複数のＰ型ピラー層２３との周期的配列構造をもつ。
【００２１】
図２に示すように、Ｎ型ピラー層２２およびＰ型ピラー層２３は、周期的配列方向に対して交差する方向（例えば直交する方向）にストライプ状に延びている。
【００２２】
図１に示すように、Ｐ型ピラー層２３上に、第４半導体層としてのベース層２４が設けられている。ベース層２４は、Ｎ型ピラー層２２の一部にも広がっている。終端側のベース層２４は、Ｎ型ピラー層２２の領域で途切れることなく、終端まで延びている。
【００２３】
ベース層２４の表面に、第５半導体層としてのソース層２５が選択的に設けられている。また、ベース層２４の表面に、ベース層２４よりもＰ型不純物濃度が高いＰ＋型のベースコンタクト層２６が設けられている。
【００２４】
ソース層２５の上面の一部、Ｎ型ピラー層２２の上面、およびＮ型ピラー層２２とソース層２５との間のベース層２４の上面の上に、ゲート絶縁膜４１が設けられている。そのゲート絶縁膜４１上に、ゲート電極３０が設けられている。
【００２５】
ゲート電極３０は層間絶縁膜４２で覆われている。その層間絶縁膜４２を覆うように第２電極としてのソース電極１２が設けられている。ソース電極１２は、ソース層２５およびベースコンタクト層２６に接している。
【００２６】
図２に示す例では、スーパージャンクション構造の周期的配列方向（横方向）における右側の終端にはＰ型ピラー層２３が配置され、左側の終端にはＮ型ピラー層２２が配置されている。図１は、Ｐ型ピラー層２３が配置された右側の終端付近の縦断面を表す。
【００２７】
終端のＰ型ピラー層２３の側面には、絶縁膜６１が設けられている。絶縁膜６１は、例えば熱酸化法で形成されたシリコン酸化膜（ＳｉＯ２膜）である。絶縁膜６１の下端はドレイン層２１に達している。
【００２８】
絶縁膜６１は、図２に示すように、左側の終端のＮ型ピラー層２２の側面にも設けられている。絶縁膜６１は、スーパージャンクション構造の領域を連続して囲んでいる。
【００２９】
絶縁膜６１の側面に、半導電性膜６２が設けられている。図２に示すように、半導電性膜６２は、スーパージャンクション構造の領域を連続して囲んでいる。
【００３０】
半導電性膜６２は、Ｎ型ピラー層２２の抵抗率およびＰ型ピラー層２３の抵抗率よりも高く、絶縁膜６１の抵抗率よりも低い抵抗率をもつ。半導電性膜６２は、例えば、１０７〜１０１０（Ωｃｍ）の抵抗率をもつSInSiN（Semi-Insulated Silicon Nitride）膜である。SInSiN膜におけるシリコン組成比は、Ｓｉ３Ｎ４におけるシリコン組成比よりも高い。または、半導電性膜６２は、SIPOS（Semi-Insulated POlycrystalline Silicon）膜である。
【００３１】
図１に示すように、半導電性膜６２は、最も終端側の最外ベース層２４の表面に接して設けられ、電気的にソース電極１２にも接している。また、半導電性膜６２は、ドレイン層２１にも接している。したがって、半導電性膜６２は、ドレイン電極１１およびソース電極１２と電気的に接続されている。
【００３２】
絶縁膜６１および半導電性膜６２を形成する前に、ドレイン層２１上の半導体層に、ドレイン層２１に達するトレンチＴが形成される。トレンチＴは、スーパージャンクション構造の領域を連続して囲む。
【００３３】
そして、そのトレンチＴの側壁（Ｐ型ピラー層２３の側面またはＮ型ピラー層２２の側面）、およびトレンチＴのボトム（ドレイン層２１の表面）に沿ってコンフォーマルに絶縁膜６１が形成される。
【００３４】
トレンチＴのボトムの絶縁膜６１を例えばＲＩＥ（Reactive Ion Etching）法で除去した後、最外ベース層２４の表面、トレンチＴ内の絶縁膜６１の側面、およびトレンチＴのボトムに沿ってコンフォーマルに半導電性膜６２が形成される。半導電性膜６２は、最外ベース層２４の表面、およびトレンチＴのボトムのドレイン層２１の表面に接する。
【００３５】
その後のパッケージング工程で、トレンチＴ内に樹脂５０が埋め込まれる。樹脂５０は、半導電性膜６２の側面、およびドレイン層２１上の半導電性膜６２の表面を覆う。
【００３６】
以上説明した半導体装置において、ドレイン電極１１とソース電極１２との間に電位差が与えられる。ドレイン電極１１に印加される電位は、ソース電極１２に印加される電位よりも高い。
【００３７】
半導体装置のオン動作時には、ゲート電極３０にしきい値以上の電位が与えられ、ベース層２４におけるゲート電極３０に対向する領域に反転層（Ｎ型のチャネル）が形成される。そして、ドレイン層２１、Ｎ型ピラー層２２、チャネル、およびソース層２５を通じて、ドレイン電極１１とソース電極１２との間を電子電流が流れる。
【００３８】
ゲート電極３０の電位がしきい値より低い電位になると、チャネルがカットオフされ、半導体装置はオフ状態となる。このオフ状態のとき、ベース層２４とＮ型ピラー層２２とのＰＮ接合から、およびＰ型ピラー層２３とＮ型ピラー層２２とのＰＮ接合から空乏層が広がり、半導体装置の耐圧が保持される。
【００３９】
スーパージャンクション構造において、終端カット位置によってはチャージアンバランスによるＣＩＢ（Charge ImBalance）崩れを起こし、設計通りの耐圧が得られない場合があり得る。
【００４０】
図６（ａ）は、スーパージャンクション構造の耐圧シミュレーションに用いたモデルであり、図６（ｂ）は、図６（ａ）のモデルにおける耐圧の終端カット位置依存性傾向を示すグラフである。
【００４１】
図６（ｂ）のグラフの横軸は、終端カット位置Ａ１、Ａ２、Ａ３、Ａ４、およびＡ５を表し、それらＡ１、Ａ２、Ａ３、Ａ４、およびＡ５は、図６（ａ）において破線で表すカット位置を表す。縦軸は、耐圧（Ｖ）を表す。
【００４２】
図６（ａ）の構造においては、図６（ｂ）のグラフにおける１点鎖線で表すように、終端カット位置の違いによる耐圧変動が大きい。Ｎ型ピラー層２２とＰ型ピラー層２３との境界でカットしたＡ２、Ａ４の場合に耐圧が急激に低下する。
【００４３】
これに対して実施形態によれば、図１に示すように、チップ終端のＰ型ピラー層２３の側面（またはＮ型ピラー層２２の側面）に、絶縁膜６１を介して半導電性膜６２が形成され、半導電性膜６２はドレイン電極１１とソース電極１２に電気的に接続されている。したがって、その半導電性膜６２を通じてドレイン電極１１とソース電極１２との間に微弱な電流が流れる。この半導電性膜６２に流れる電流は、チップ終端側面に縦方向に均等なポテンシャル分布を形成する。
【００４４】
図１において、等電位線を破線で表す。ドレイン電極１１とソース電極１２との間に例えば６００Ｖが印加され、図１に表される等電位線はソース電極１２側から順に１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖ、および５００Ｖの等電位線を表す。
【００４５】
それら等電位線は、半導電性膜６２中に発生した等電位線の位置に集束する。したがって、終端において縦方向に均等な電位分布が形成され、図６（ｂ）のシミュレーション結果において実線で表されるように、カット位置に依らずに高い耐圧を保持できる。スーパージャンクション構造のどこでカットしても耐圧が急激に低下することがない。
【００４６】
また、パッケージングの樹脂５０に含まれる可動イオンのような外部電荷が終端の電界を曲げ、高温でリークが増大する問題が懸念される。しかし、実施形態によれば、半導電性膜６２が外部電荷の影響を遮断することができる。
【００４７】
図３は、実施形態の半導体装置の他の例の模式断面図である。
【００４８】
ドレイン層２１上の半導体層に、縦方向に延びドレイン層２１に達するトレンチＴが形成される。そのトレンチＴの側壁およびボトムに沿ってコンフォーマルに絶縁膜６１が形成される。その後、トレンチＴのボトムに形成された絶縁膜６１を例えばＲＩＥ法で除去し、トレンチＴ内に絶縁膜６１の側面およびトレンチＴのボトムに沿ってコンフォーマルに半導電性膜６２が形成される。半導電性膜６２の下端部はトレンチＴのボトムでドレイン層２１に接する。
【００４９】
さらに、トレンチＴ内における半導電性膜６２の内側に絶縁材６３が埋め込まれる。絶縁材６３は、例えばシリコン酸化膜である。トレンチＴ内の絶縁膜６１、半導電性膜６２、および絶縁材６３上に、層間絶縁膜４２が形成される。
【００５０】
トレンチＴの外側には、ドレイン層２１上に設けられた第６半導体層として、ドレイン層２１と同じ導電型のＮ型層２７が設けられている。
【００５１】
この図３に示す構造においても、チップ終端のＰ型ピラー層２３の側面（またはＮ型ピラー層２２の側面）に、絶縁膜６１を介して半導電性膜６２が形成され、半導電性膜６２はドレイン電極１１とソース電極１２に電気的に接続されている。したがって、その半導電性膜６２を通じてドレイン電極１１とソース電極１２との間に微弱な電流が流れる。この半導電性膜６２に流れる電流は、チップ終端側面に縦方向に均等なポテンシャル分布を形成する。
【００５２】
図３において、等電位線を破線で表す。ドレイン電極１１とソース電極１２との間に例えば６００Ｖが印加され、図３に表される等電位線はソース電極１２側から順に１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖ、および５００Ｖの等電位線を表す。
【００５３】
それら等電位線は、半導電性膜６２中に発生した等電位線の位置に集束する。したがって、終端において縦方向に均等な電位分布が形成され、図６（ｂ）のシミュレーション結果において実線で表されるように、カット位置に依らずに高い耐圧を保持できる。スーパージャンクション構造のどこでカットしても耐圧が急激に低下することがない。
【００５４】
図４（ａ）〜図５（ｂ）は、スーパージャンクション構造の平面レイアウトの他の例を示す模式平面図である。
【００５５】
図４（ａ）は、Ｎ型ピラー層２２とＰ型ピラー層２３の周期的配列方向の両端において、Ｎ型ピラー層２２でカットした例を表す。
【００５６】
図４（ｂ）は、Ｎ型ピラー層２２とＰ型ピラー層２３の周期的配列方向の両端において、Ｐ型ピラー層２３でカットした例を表す。
【００５７】
図５（ａ）は、Ｎ型ピラー層２２とＰ型ピラー層２３の周期的配列方向の両端において、Ｎ型ピラー層２２でカットした例を表す。その終端のＮ型ピラー層２２は、スーパージャンクション構造の周期的配列方向に沿った方向にも連続して形成され、スーパージャンクション構造を囲んでいる。
【００５８】
図５（ｂ）は、Ｎ型ピラー層２２とＰ型ピラー層２３の周期的配列方向の両端において、Ｐ型ピラー層２３でカットした例を表す。その終端のＰ型ピラー層２３は、スーパージャンクション構造の周期的配列方向に沿った方向にも連続して形成され、スーパージャンクション構造を囲んでいる。
【００５９】
以上説明した実施形態では、ＭＯＳＦＥＴ構造の半導体装置を例示したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造の半導体装置であってもよい。ＩＧＢＴ構造の半導体装置は、例えば、図１、３における電極１１とＮ＋形の層２１との間にＰ＋形の層（コレクタ層）を備える。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１１…ドレイン電極、１２…ソース電極、２１…ドレイン層、２２…Ｎ型ピラー層、２３…Ｐ型ピラー層、２４…ベース層、２５…ソース層、３０…ゲート電極、４１…ゲート絶縁膜、５０…樹脂、６１…絶縁膜、６２…半導電性膜、６３…絶縁材
【図１】
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【図２】
2018206914.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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