(57)【要約】【課題】複数の電極の電位を異なるものとする工程を伴う検査またはストレス試験を行った後に、これらの電極同士を低インピーダンスで短絡接続する。【解決手段】半導体装置１０１は、平面視において、活性領域と、活性領域とは別の領域に終端領域とを有するものである。半導体装置１０１は、第１電極８０と、第２電極８１と、金属電極膜８７Ｓとを有する。第１電極８０は活性領域Ｒ１に配置されている。第２電極８１は、終端領域に配置されており、第１電極８０とは分離されており、第１プローブ用電極部８１Ｐが設けられている。金属電極膜８７Ｓは第１電極８０と第２電極８１とを電気的に接続している。【選択図】図１
2018120879.tif 000002
【特許請求の範囲】
【請求項１】
平面視において、活性領域と、前記活性領域とは別の領域に終端領域とを有する半導体装置であって、
前記活性領域に配置された第１電極と、
前記終端領域に配置され、前記第１電極とは分離され、プローブ用電極部が設けられた第２電極と、
前記第１電極と前記第２電極とを電気的に接続する金属電極膜と
を備える、半導体装置。
【請求項２】
前記終端領域は前記活性領域を囲んでいる、請求項１に記載の半導体装置。
【請求項３】
第１側面を有する第１電極と、
前記第１電極から平面視において分離され、プローブ用電極部が設けられ、前記第１側面に対向する第２側面を有する第２電極と、
前記第１電極の前記第１側面と前記第２電極の前記第２側面との間をつなぐ金属電極膜と
を備える、半導体装置。
【請求項４】
前記第２電極に設けられた前記プローブ用電極部はプローブ痕を有する、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記平面視において前記プローブ用電極部は３０μｍ四方の領域を含む、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記平面視において前記第１電極は前記第２電極よりも大きい、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１電極と前記第２電極との間の最短距離は前記金属電極膜の膜厚の２倍よりも小さい、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１電極および前記第２電極から分離された分離電極と、
前記分離電極上に部分的に形成され、絶縁体からなる表面保護層と
をさらに備える、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記表面保護層は有機物からなる、請求項８に記載の半導体装置。
【請求項１０】
第１導電型を有する半導体基板と、
前記半導体基板上に設けられ、ワイドバンドギャップ半導体から作られ、前記第１導電型を有するドリフト層と、
前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、
前記第１ウェル領域の各々の上に設けられ、前記第１ウェル領域によって前記ドリフト層から分離され、前記第１導電型を有するソース領域と、
前記第１ウェル領域とゲート絶縁膜を介して対向する分離電極と、
前記ドリフト層上に設けられ、前記第２導電型を有する少なくとも１つの第２ウェル領域と、
前記半導体基板に電気的に接続された第３電極と
をさらに備え、
前記第１電極は、前記ソース領域と電気的に接続されたオーミックコンタクト部を有し、
前記第２電極は、前記第２ウェル領域に電気的に接続され、かつ、前記第１電極から分離されている、
請求項１から７のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１電極は、前記複数の第１ウェル領域の間における前記ドリフト層に接続され、かつ、前記第３電極との間でユニポーラ通電が可能なダイオード特性を示すショットキー電極を有する、請求項１０に記載の半導体装置。
【請求項１２】
前記第１ウェル領域と前記ゲート絶縁膜との間に、前記第１導電型のチャネル領域を備える、請求項１０または１１に記載の半導体装置。
【請求項１３】
第１電極と、前記第１電極から分離され、プローブ用電極部を有する第２電極とを形成する工程と、
前記第２電極へ前記第１電極の電位と異なる電位を加える工程と、
前記第２電極へ前記第１電極の電位と異なる電位を加える工程の後に、前記第１電極と前記第２電極とを電気的に接続する金属電極膜を形成する工程と
を備える、半導体装置の製造方法。
【請求項１４】
前記金属電極膜を形成する工程は、めっき法によって行われる、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記金属電極膜を形成する工程は、シャドウマスクを介した堆積法によって行われる、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
第１導電型を有する半導体基板と、前記半導体基板上に設けられ、ワイドバンドギャップ半導体から作られ、前記第１導電型を有するドリフト層と、前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域と、前記第１ウェル領域の各々の上に設けられ、前記第１ウェル領域によって前記ドリフト層から分離され、前記第１導電型を有するソース領域と、前記第１ウェル領域とゲート絶縁膜を介して対向する分離電極と、前記ドリフト層上に設けられ、前記第２導電型を有する少なくとも１つの第２ウェル領域と、前記半導体基板に電気的に接続された第３電極と、を形成する工程をさらに備え、
前記第１電極は、前記ソース領域に電気的に接続され、かつ、前記第３電極との間で、前記複数の第１ウェル領域の間における前記ドリフト層を介してユニポーラ通電が可能なダイオード特性を有し、
前記第２電極は、前記第２ウェル領域に電気的に接続され、かつ、前記第１電極から分離されており、
前記第２電極へ前記第１電極の電位と異なる電位を加える工程は、前記第２電極と前記第３電極との間に、前記第１電極と前記第３電極との間の電圧よりも低い電圧を加えることによって、前記第２ウェル領域と前記ドリフト層とによるｐｎ接合に順方向バイアスを与える工程を含む、
請求項１３から１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いたｐｎダイオードに順方向電流を流し続けると順方向電圧が増加することが知られている（例えば、下記の非特許文献１参照）。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である三角積層欠陥（ショックレー型積層欠陥ともいう）が結晶中に拡張するためと考えられている（例えば、下記の非特許文献２参照）。ｐｎダイオードの順方向電圧の増加は、三角積層欠陥が電流の流れを阻害するためと考えられる。順方向電圧のこの増加は信頼性の劣化を引き起こし得る。
【０００３】
このような順方向電圧シフトは、炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）でも同様に発生するとの報告がある（例えば、下記の非特許文献３参照）。ＭＯＳＦＥＴ構造はソース・ドレイン間に寄生ｐｎダイオード（ボディダイオード）を有しており、順方向電流がこのボディダイオードに流れると、ｐｎダイオードと同様の信頼性劣化を引き起こす。ＭＯＳＦＥＴチップに還流ダイオードとして、低い順方向電圧を有するショットキーバリアダイオードチップが並列接続される場合、この問題は軽減される。しかしながら、ダイオードが外付けされると、装置の部品点数が増加してしまう。一方、還流ダイオードとしての機能のすべてまたは一部をＭＯＳＦＥＴのボディダイオードが担う場合、上述した信頼性劣化がＭＯＳＦＥＴチップに及び得る。
【０００４】
この問題に対応する方法として、例えば、下記の特許文献１において言及されているように、ｐｎダイオード構造に順方向電流を長時間流し、この前後における順方向電圧の変化を測定する、ストレス試験がある。ストレス試験において劣化の大きい素子を製品から排除（スクリーニング）することで、より高い信頼性を確保することができる。劣化有無を判定するために着目される順方向電圧の変動量は、積層欠陥の面積に比例する。この面積の拡張速度は、ｐｎダイオードを通して注入される少数キャリアの積算量におおよそ比例する。この積算量は、電流の大きさと、電流を流す時間とに依存する。短時間で試験を終えることを意図して電流が過度に大きくされると、ダイオード素子が過度に発熱することで、チップまたは試験装置が損傷してしまうことがある。一方で、電流を小さくすると、試験に長時間を要し、その結果、チップコストが増大するなど、実用上の問題が生じる。
【０００５】
一方、ＭＯＳＦＥＴなどユニポーラ型トランジスタとしての半導体チップには、還流ダイオードとして、上述したように信頼性劣化につながり得るｐｎダイオードに代わり、多数キャリアのみで通電するダイオード、すなわちユニポーラ型ダイオード、を内蔵させることが可能である。例えば、下記の特許文献２および３では、ＭＯＳＦＥＴのユニットセル内にユニポーラ型ダイオードとしてＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）が内蔵されている。ユニポーラ型トランジスタの活性領域としてのユニットセル内に、ボディダイオードの動作電圧よりも低い動作電圧を有するユニポーラ型ダイオードが内蔵されることで、実使用時において活性領域内のボディダイオードに順方向電流が流れないようにすることができる。これにより活性領域の特性劣化を抑制することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、活性領域以外の領域、特に活性領域の周りの終端領域、には、寄生ダイオードが存在するものの、当該領域の構造または機能に鑑み、ユニポーラ型ダイオードを配置することができない箇所がある。この箇所に基底面転位など起点が存在すると、三角積層欠陥が拡張することでトランジスタの特性が劣化してしまう。具体的には、ソース・ドレイン電流を通電した際の電圧降下が大きくなる。その結果、実使用時に熱暴走することで素子破壊に至る可能性が懸念される。このため、たとえユニポーラ型トランジスタにＳＢＤが内蔵されていても、ストレス試験によるスクリーニングには有用性がある。ここでＳＢＤの動作電圧は寄生ダイオードの動作電圧よりも低くされていることから、ストレス試験に用いられるストレス電流の大部分は主に、試験が必要な寄生ダイオードではなく、内蔵ＳＢＤを通ってしまう。内蔵ＳＢＤを通る電流も、素子の発熱を引き起こすジュール熱の発生原因となる。よって、素子の発熱に起因したチップまたは評価設備の熱損傷を防ぐことができる程度に、ストレス電流を小さくする必要がある。この結果、試験時間が長くなってしまう。
【０００７】
さらに、ストレス電流が活性領域に流れる量が多い場合、活性領域中の寄生ｐｎダイオードにも電流が流れ始める。その結果、本来ストレス試験が不要な活性領域で積層欠陥が生成する。この積層欠陥はＭＯＳＦＥＴの順方向電圧を変動させることがある。順方向電圧が仕様から外れたものが除去される場合、チップの製造歩留まりが低くなる。
【０００８】
以上のように、ユニポーラ型ダイオードが内蔵されたトランジスタにおいて、そのスクリーニングのためのストレス試験に長時間を要するという課題があった。またストレス試験に起因したトランジスタ特性の変動が大きいという課題があった。これらの課題の原因となる三角積層欠陥の生成は、ＳｉＣについてよく知られているが、その他のワイドバンドギャップ半導体においても生じ得るものである。
【０００９】
このような問題に対して本発明者らは、活性領域においてドリフト層上に設けられた第１ウェル領域と、終端領域においてドリフト層上に設けられた第２ウェル領域との両方に電気的に接続されたソース電極を形成する前に、活性領域中の第１ウェル領域と、終端領域中の第２ウェル領域とのそれぞれに接続された第１および第２電極を設けることを検討してきた。上記ストレス電流を第１電極ではなく第２電極のみに流すことにより、ストレス電流は主に第１ウェル領域ではなく第２ウェル領域に流れる。これによりストレス電流は主に活性領域ではなく終端領域に選択的に流れる。よって、試験されているチップ中の発熱量を抑えつつ、終端領域において第２ウェル領域とドリフト層とによって形成されるｐｎダイオードへのストレス電流密度を増大させることができる。これにより、必要となるスクリーニング時間を短縮することができる。また、スクリーニングの際に活性領域の特性が変動することを抑制することで、歩留り低減を抑制することができる。それによりスクリーニングコストを低減することで、安価なチップが実現される。
【００１０】
実使用時には、第１電極と第２電極とが短絡されていることが好ましい。この短絡がなされないことで第２ウェル領域の電位が適切にソース電位（第１電極の電位）に保たれないと、スイッチング動作のときなどに第２ウェル領域に高電位が発生し得る。この高電位が第２ウェル領域上の絶縁膜を破壊することが懸念される。よってストレス試験後に第１電極と第２電極との間を接続することが望まれる。
【００１１】
上述したような、活性領域にユニポーラ型ダイオードを内蔵させたユニポーラ型トランジスタにおいてのみならず、一般に半導体装置において、検査またはストレス試験を行った後に、複数の電極間を接続することが必要な場合がある。例えば下記の特許文献４では、まず複数の半導体素子の検査が行われることで、良品の半導体素子と不良品の半導体素子とが判別される。その後、良品の半導体素子のソース電極パッドのみがソース電極端子にワイヤーボンディングにより接続される。これにより、複数の半導体素子を有する半導体装置を、高い歩留まりを確保しつつ、低コストで製造することができる。しかしながら、ワイヤーボンディングで接続する方法では、以下の２つの問題が生じる。
【００１２】
第１にチップコストが増大する。ワイヤーボンディングを行うためにはパッド領域は比較的大きなサイズを要する。このパッド領域は、活性領域ではなく、素子としての本来の機能を有するユニットセルを配置することができる領域ではない。このため、ワイヤーボンディング用のパッド領域を設けると、所定の素子抵抗を有するチップのサイズが大きくなってしまう。チップサイズが大きくなるほどコストが増大し、この問題は、炭化珪素などのワイドバンドギャップ半導体から作られた単結晶基板を用いる場合に特に顕著となる。また、多くのボンディングワイヤーを打つことが必要となる場合もあり、その場合、プロセスコストが増大する。
【００１３】
第２に、ボンディングワイヤーの寄生インピーダンスに起因した問題が生じ得る。例えば、上述した第１および第２電極間の接続がワイヤーボンディングによって行われる場合は、終端領域と活性領域との間が単一のソース電極で接続される場合と異なり、終端領域と活性領域との間が大きな寄生インダクタンスを介して接続されることとなる。寄生インダクタンスは、ボンディングワイヤーが長いほど、また各ボンディングワイヤーが細くボンディングワイヤーの本数が少ないほど、大きくなる。この寄生インピーダンスに起因して、第２ウェル領域の電位がソース電位と乖離する。例えば半導体装置の過渡応答時に、第２電極に流れるソース電流または変位電流が時間的に変化した際、寄生インダクタンス（Ｌｓ）と電流の時間変化（ｄｉ／ｄｔ）との積に応じた逆起電力が発生することで、第２ウェル領域の電位がソース電位から乖離し、それにより様々な問題が引き起こされる。具体的には、第２ウェル領域上の絶縁膜が破壊されたり、寄生インダクタンスと半導体中の寄生容量とが組み合わさることで発振が生じたりし得る。このため、寄生インダクタンスが大きい場合はスイッチング速度を低く抑えなければならないという問題が生じる。電力用半導体装置ではスイッチング速度が低いほどスイッチング損失が大きい傾向があるため、スイッチング速度の制約は電力損失の増大にもつながり得る。
【００１４】
一方、下記の特許文献５では、複数の半導体チップを形成し、所望の特性を実現することができないと判断された不良チップ領域の電極が絶縁性の材料からなるマスク部によって覆われる。それ以外の領域においては、絶縁保護層内を貫通する配線層によって、電極間が相互に接続される。この技術では、絶縁保護層の形成と、絶縁保護層を貫通する開口部を形成するための、フォトリソグラフィーおよびエッチングによるパターニングとが必要となる。このためプロセスコストが増大する。さらに、絶縁保護層の形成工程には一般に高い温度への加熱が必要となることから、既に形成された構造に対して悪影響を与えることがあり、特に、形成済みの電極の酸化を引き起こすことがある。またエッチング工程が電極に悪影響を与えることがあり、特に、ウェットエッチングのエッチング液が電極に与える悪影響が懸念され得る。また配線層が貫通孔を通る構造によっては、寄生インピーダンスが問題となり得る。
【００１５】
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、複数の電極の電位を異なるものとする工程を伴う検査またはストレス試験を行った後にこれらの電極同士を低インピーダンスで短絡接続することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一の局面に従う半導体装置は、平面視において、活性領域と、活性領域とは別の領域に終端領域とを有するものである。半導体装置は、第１電極と、第２電極と、金属電極膜とを有する。第１電極は活性領域に配置されている。第２電極は、終端領域に配置されており、第１電極とは分離されており、プローブ用電極部が設けられている。金属電極膜は第１電極と第２電極とを電気的に接続している。
【００１７】
本発明の他の局面に従う半導体装置は、第１電極と、第２電極と、金属電極膜とを有する。第１電極は第１側面を有する。第２電極は、第１電極から平面視において分離されており、プローブ用電極部が設けられており、第１側面に対向する第２側面を有する。金属電極膜は第１電極の第１側面と第２電極の第２側面との間をつないでいる。
【００１８】
本発明の半導体装置の製造方法は、次の工程を有する。第１電極と、第１電極から分離され、プローブ用電極部を有する第２電極とが形成される。第２電極へ第１電極の電位と異なる電位が加えられる。第２電極へ第１電極の電位と異なる電位が加えられた後に、第１電極と第２電極とを電気的に接続する金属電極膜が形成される。
【発明の効果】
【００１９】
本発明の一の局面に従う半導体装置によれば、活性領域に位置する第１電極とは別に、終端領域に位置する第２電極が設けられる。第２電極へ第１電極の電位と異なる電位を加えることによる終端領域に対する検査またはストレス試験を、第２電極を用いて行うことができる。これにより活性領域に流れる電流を抑制することができる。よって検査またはストレス試験において、第１に、活性領域における発熱量がより小さくなる。よって、より大きな電流を用いることが可能となるので、検査またはストレス試験をより短時間で行うことができる。第２に、検査またはストレス試験による活性領域への影響が抑制される。これにより、検査またはストレス試験に起因した半導体特性の変動が生じにくくなる。以上から、検査またはストレス試験の時間を短くすることができ、また検査またはストレス試験に起因した半導体特性の変動を抑えることができる。また、第１電極および第２電極の間をまたがる金属電極膜によって第１電極および第２電極の間が低インピーダンスで短絡接続される。
【００２０】
本発明の他の局面に従う半導体装置によれば、第２電極へ第１電極の電位と異なる電位を加えることによる検査またはストレス試験を、金属電極膜の形成前に第２電極を用いて行うことができる。これにより第１電極の近傍領域に流れる電流を抑制することができる。よって検査またはストレス試験において、第１に、第１電極の近傍領域における発熱量がより小さくなる。よって、より大きな電流を用いることが可能となるので、検査またはストレス試験をより短時間で行うことができる。第２に、検査またはストレス試験による第１電極の近傍領域への影響が抑制される。これにより、検査またはストレス試験に起因した半導体特性の変動が生じにくくなる。以上から、検査またはストレス試験の時間を短くすることができ、また検査またはストレス試験に起因した半導体特性の変動を抑えることができる。また、互いに対向する第１電極の第１側面と第２電極の第２側面との間をつなぐ金属電極膜によって、第１電極および第２電極の間が低インピーダンスで短絡接続される。
【００２１】
本発明の半導体装置の製造方法によれば、第２電極へ第１電極の電位と異なる電位を加えることによる検査またはストレス試験を、金属電極膜の形成前に第２電極を用いて行うことができる。これにより第１電極の近傍領域に流れる電流を抑制することができる。よって検査またはストレス試験において、第１に、第１電極の近傍領域における発熱量がより小さくなる。よって、より大きな電流を用いることが可能となるので、検査またはストレス試験をより短時間で行うことができる。第２に、検査またはストレス試験による第１電極の近傍領域への影響が抑制される。これにより、検査またはストレス試験に起因した半導体特性の変動が生じにくくなる。以上から、検査またはストレス試験の時間を短くすることができ、また検査またはストレス試験に起因した半導体特性の変動を抑えることができる。また、第１電極および第２電極の間をまたがる金属電極膜によって第１電極および第２電極の間が低インピーダンスで短絡接続される。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００４−２８９０２３号公報
【特許文献２】特開２００３−０１７７０１号公報
【特許文献３】国際公開第２０１４／０３８１１０号
【特許文献４】特開２０１０−２５１７７２号公報
【特許文献５】特開２０１３−１４９８０５号公報
【非特許文献】
【００２３】
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  ＥＬＥＣＴＲＯＮＩＣ  ＭＡＴＥＲＩＡＬＳ，  Ｖｏｌ．  ３９，  Ｎｏ．  ６，  ｐｐ．  ６８４−６８７  （２０１０）  “Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｏｐｔｉｃａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔｓ  ｉｎ  ４Ｈ−ＳｉＣ  Ｄｅｖｉｃｅｓ”
【非特許文献２】ＰＨＹＳＩＣＡＬ  ＲＥＶＩＥＷ  ＬＥＴＴＥＲＳ，  Ｖｏｌ．  ９２，  Ｎｏ．  １７，  １７５５０４  （２００４）  “Ｄｒｉｖｉｎｇ  Ｆｏｒｃｅ  ｏｆ  Ｓｔａｃｋｉｎｇ−Ｆａｕｌｔ  Ｆｏｒｍａｔｉｏｎ  ｉｎ  ＳｉＣ  ｐ−ｉ−ｎ  Ｄｉｏｄｅｓ”
【非特許文献３】ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  Ｖｏｌ．  ２８，  Ｎｏ．  ７，  ｐｐ．  ５８７−５８９  （２００７）  ”Ａ  Ｎｅｗ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｉｎ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ”
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の一工程を概略的に示す平面図である。
【図４】比較例の半導体装置の構成を概略的に示す平面図である。
【図５】図３の線Ｖ−Ｖに沿う概略的な部分断面図である。
【図６】図３の線ＶＩ−ＶＩに沿う概略的な部分断面図である。
【図７】図２の変形例を示す部分断面図である。
【図８】本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。
【図９】図８の線ＩＸ−ＩＸに沿う概略的な部分断面図である。
【発明を実施するための形態】
【００２５】
以下、図面に基づいて本発明の実施の形態について説明する。
【００２６】
＜実施の形態１＞
（構成）
図１および図２を参照して、はじめに本実施の形態のＭＯＳＦＥＴ１０１（半導体装置）の構成について説明する。ＭＯＳＦＥＴ１０１は、平面視において、活性領域Ｒ１（図２）と、活性領域Ｒ１とは別に終端領域Ｒ２とを有する。活性領域Ｒ１にはユニットセルが周期的に配置されている。各ユニットセルには、半導体素子としてＭＯＳＦＥＴ素子が設けられている。またＭＯＳＦＥＴ１０１は、詳しくは後述するが、ＳＢＤが内蔵されたものである。終端領域Ｒ２には、上記ユニットセルが配置されていない。終端領域Ｒ２は典型的には、活性領域Ｒ１と基板１０の外端（図２における右端）との間に配置されており、ＭＯＳＦＥＴ１０１の耐圧特性を高めるための構成が設けられている。終端領域Ｒ２は、好ましくは活性領域Ｒ１を囲んでおり、より好ましくは終端領域Ｒ１を完全に囲んでいる。
【００２７】
ＭＯＳＦＥＴ１０１は、ｎ型（第１導電型）を有する基板１０（半導体基板）と、基板１０上の半導体層と、ゲート絶縁膜５０と、フィールド絶縁膜５２と、層間絶縁膜５５と、ソース電極８０（第１電極）と、試験電極８１（第２電極）と、金属膜８７と、ゲート電極８２（分離電極）と、オーミック電極７９と、ドレイン電極８５（第３電極）とを有する。上記半導体層は、ｎ型を有するドリフト層２０と、ｐ型（第１導電型と異なる第２導電型）を有する複数の第１ウェル領域３０と、ｐ型を有する第２ウェル領域３１と、ｎ型を有するソース領域４０と、ｐ型を有するＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域３７とを含む。
【００２８】
基板１０は、半導体からなり、例えば、４Ｈのポリタイプを有する炭化珪素からなる。基板１０の不純物濃度はドリフト層２０の不純物濃度よりも高いことが好ましい。基板１０の一方面（図２における上面）の面方位は、例えば、（０００１）面から４°程度傾斜した面である。
【００２９】
ドレイン電極８５は基板１０の他方面（図２における下面）上に、オーミック電極７９を介して設けられている。オーミック電極７９は基板１０の下面に接している。これによりドレイン電極８５は基板１０に電気的にオーミック接続されている。
【００３０】
ドリフト層２０は基板１０上に設けられている。ドリフト層２０は、ワイドバンドギャップ半導体から作られており、本実施の形態においては、六方晶系の結晶構造を有する炭化珪素から作られている。なお本実施の形態においては、基板１０上の半導体層全体が、ワイドバンドギャップ半導体としての炭化珪素から作られている。すなわち半導体層は炭化珪素層である。
【００３１】
複数の第１ウェル領域３０は、活性領域Ｒ１に配置されており、ドリフト層２０上に互いに分離されて設けられている。これにより、半導体層上において互いに隣り合う第１ウェル領域３０の間に、ドリフト層２０からなる第１離間領域２１または第２離間領域２２が設けられている。第１離間領域２１および第２離間領域２２は、例えば交互に配置されている。なおドリフト層２０上において複数の第１ウェル領域３０は、図２に示すような一の平面における断面視において互いに分離されて設けられていればよく、これら複数の第１ウェル領域３０はこの断面視以外の箇所で互いにつながっていてもよい。
【００３２】
ソース領域４０は、半導体層の表層部において、第１ウェル領域３０の各々の上に設けられている。ソース領域４０の深さは第１ウェル領域３０の深さよりも浅く、ソース領域４０は第１ウェル領域３０によってドリフト層２０から分離されている。ソース領域４０にｎ型を付与するための導電型不純物（ドナー不純物）としては、例えば窒素（Ｎ）が用いられる。
【００３３】
第１ウェル領域３０は、ＭＯＳＦＥＴ１０１において周期的に設けられるユニットセルのそれぞれに配置されている。よって複数の第１ウェル領域３０が周期的に配置されている。第１ウェル領域３０の各々は、半導体層の表層部においてソース領域４０と第２離間領域２２との間にｐ型の第１高濃度領域３５を有する。第１高濃度領域３５は、第１ウェル領域３０の他の領域の不純物濃度に比してより高い不純物濃度を有する。よって第１高濃度領域３５は第１ウェル領域３０中の他の部分よりも低い電気抵抗を有する。
【００３４】
第２ウェル領域３１は、活性領域Ｒ１の周囲の終端領域Ｒ２に配置されており、ドリフト層２０上において複数の第１ウェル領域３０から分離されて設けられている。第１ウェル領域３０と第２ウェル領域３１との間の離間領域の幅は、第１離間領域２１の幅とおおよそ同程度である。第２ウェル領域３１の面積は単一の第１ウェル領域３０の面積よりも大きい。第２ウェル領域３１は、平面レイアウトにおいてソース電極８０よりも外側（図２における右側）へ張り出している。第２ウェル領域３１は、半導体層の表層部に位置する第２高濃度領域３６を有する。第２高濃度領域３６は、第２ウェル領域３１の他の領域の不純物濃度に比してより高い不純物濃度を有する。よって第２高濃度領域３６は第２ウェル領域３１中の他の部分よりも低い電気抵抗を有する。
【００３５】
第２ウェル領域３１は、第１ウェル領域３０と同じ種類の導電型不純物による、同様の濃度プロファイルを有していることが好ましく、この場合、第１ウェル領域３０および第２ウェル領域３１を同時に形成することができる。また第２高濃度領域３６は、第１高濃度領域３５と同じ種類の導電型不純物による、同様の濃度プロファイルを有していることが好ましく、この場合、第１高濃度領域３５および３６を同時に形成することができる。第１ウェル領域３０および第２ウェル領域３１にｐ型を付与するための導電型不純物（アクセプタ不純物）としては、例えばアルミニウム（Ａｌ）が用いられる。
【００３６】
ＪＴＥ領域３７は、第２ウェル領域３１の外周側（図２における右側）に配置されており、第２ウェル領域３１とつながっている。ＪＴＥ領域３７は、第２ウェル領域３１の不純物濃度よりも低い不純物濃度を有する。
【００３７】
ゲート絶縁膜５０は、第１ウェル領域３０上に設けられており、ソース領域４０と第１離間領域２１との間で第１ウェル領域３０に跨っている。ゲート絶縁膜５０は、酸化珪素から作られていることが好ましく、例えば熱酸化膜である。
【００３８】
ゲート電極８２は、ゲート電極部６０と、ゲート電極部６０に接するゲート配線層８２ｗとを有する。ゲート電極部６０は、ゲート絶縁膜５０上に設けられており、ゲート絶縁膜５０を介してソース領域４０と第１離間領域２１との間で第１ウェル領域３０に跨っている。この構成により、第１ウェル領域３０のうち第１離間領域２１とソース領域４０との間でゲート絶縁膜５０を介してゲート電極部６０と対向する部分がチャネル領域としての機能を有する。チャネル領域は、ゲート電極部６０の電位の制御によってＭＯＳＦＥＴ１０１がオン状態とされた際に反転層が形成される領域である。ゲート配線層８２ｗの材料の抵抗率は、ゲート電極部６０の材料の抵抗率よりも低いことが好ましい。ゲート電極８２はソース電極８０および試験電極８１と電気的に絶縁されている。言い換えれば、ゲート電極８２はソース電極８０および試験電極８１と短絡されていない。
【００３９】
フィールド絶縁膜５２は終端領域Ｒ２において半導体層上に設けられている。よってフィールド絶縁膜５２は、第１ウェル領域３０から分離されて第２ウェル領域３１上に設けられている。フィールド絶縁膜５２の厚さはゲート絶縁膜５０の厚さよりも大きい。フィールド絶縁膜５２はゲート絶縁膜５０の外周側に配置されている。ゲート電極部６０は、フィールド絶縁膜５２上へ延びた部分を有する。図２に示す構成においては、フィールド絶縁膜５２はゲート絶縁膜５０の外周端と接する内周端を有する。フィールド絶縁膜５２の内周端は、第２高濃度領域３６の活性領域Ｒ１側の端部よりも、活性領域Ｒ１に近い方が好ましい。これは、ゲート絶縁膜５０が第２高濃度領域３６上にまで形成されると、第２高濃度領域３６が高い不純物濃度を有することに起因して、形成されるゲート絶縁膜５０の絶縁特性が第２高濃度領域３６上において低くなるためである。なおフィールド絶縁膜５２の内周端は、第２ウェル領域３１の平面視内、すなわち第２ウェル領域３１上にあることが好ましい。
【００４０】
層間絶縁膜５５は、ゲート絶縁膜５０およびフィールド絶縁膜５２上に設けられたゲート電極部６０を覆っている。層間絶縁膜５５は酸化珪素から作られていることが好ましい。層間絶縁膜５５には、終端領域Ｒ２においてゲート電極部６０を露出するゲートコンタクトホール９５が設けられている。ゲートコンタクトホール９５においてゲート電極部６０にゲート電極８２のゲート配線層８２ｗが接続されている。ゲートコンタクトホール９５と、ゲート電極８２のゲート配線層８２ｗとは、平面レイアウトにおいて第２ウェル領域３１に包含されている。これは、ドレイン電極８５に印加される高電圧をソース電位に維持された第２ウェル領域３１が遮蔽することで、ドレイン電圧に対して格段に低い電位を有するゲート配線層８２ｗの下部にある絶縁膜（図２の構成においてはフィールド絶縁膜５２）に高電圧が印加されるのを防ぐためである。
【００４１】
ゲート絶縁膜５０および層間絶縁膜５５を有する絶縁層には活性領域コンタクトホール９０が設けられている。活性領域コンタクトホール９０は、半導体層の活性領域Ｒ１の表面を部分的に露出しており、具体的には、ソース領域４０の一部と、第１高濃度領域３５と、第２離間領域２２とを露出している。フィールド絶縁膜５２および層間絶縁膜５５を有する絶縁層には終端領域試験電極コンタクトホール９２が設けられている。終端領域試験電極コンタクトホール９２は、半導体層の終端領域Ｒ２の表面を部分的に露出しており、本実施の形態においては、第２ウェル領域３１の第２高濃度領域３６を部分的に露出している。
【００４２】
ソース電極８０は、ゲート絶縁膜５０、ゲート電極部６０および層間絶縁膜５５を有する構造上に設けられている。ソース電極８０は、活性領域Ｒ１に配置されており、平面レイアウトにおいて活性領域Ｒ１を包含している。ソース電極８０は、ショットキー電極７５と、第１オーミックコンタクト部７０と、ソース配線層８０ｗとを含む。ショットキー電極７５と第１オーミックコンタクト部７０とはソース配線層８０ｗによって互いに短絡されている。ソース電極８０は層間絶縁膜５５上において、終端領域Ｒ２側に側面Ｓ１（第１側面）を有する。
【００４３】
ショットキー電極７５は、活性領域コンタクトホール９０の底に配置されており、第１ウェル領域３０の間におけるドリフト層２０に接続されている。言い換えれば、ショットキー電極７５は、第２離間領域２２においてドリフト層２０に接している。これによりソース電極８０は第２離間領域２２においてドリフト層２０にショットキー接続されている。この構成によりショットキー電極７５は、ドレイン電極８５との間でユニポーラ通電が可能なダイオード特性を示す。すなわちＭＯＳＦＥＴ１０１の活性領域Ｒ１にはＳＢＤが内蔵されている。よってソース電極８０は、第１ウェル領域３０の間においてドリフト層２０へユニポーラ通電が可能なダイオード特性を有している。このＳＢＤの拡散電位は、ドリフト層２０と第１ウェル領域３０とによるｐｎ接合の拡散電位よりも低い。ショットキー電極７５は、第２離間領域２２の表面を包含していることが好ましいが、包含していなくてもよい。一方、ＭＯＳＦＥＴ１０１の終端領域Ｒ２にはＳＢＤが内蔵されていない。
【００４４】
第１オーミックコンタクト部７０は、活性領域コンタクトホール９０の底に配置されており、ソース領域４０に接している。これによりソース電極８０はソース領域４０と電気的にオーミック接続されている。第１オーミックコンタクト部７０は活性領域コンタクトホール９０内において第１ウェル領域３０の第１高濃度領域３５にも接している。これによりソース電極８０は第１ウェル領域３０の第１高濃度領域３５とオーミック接続されている。第１オーミックコンタクト部７０が第１高濃度領域３５と接することで、第１オーミックコンタクト部７０と第１ウェル領域３０との間の電子または正孔の授受がより容易となる。
【００４５】
試験電極８１はゲート電極８２およびソース電極８０から分離されている。試験電極８１は、第３オーミックコンタクト部７２と、試験配線層８１ｗとを有している。第３オーミックコンタクト部７２は、終端領域試験電極コンタクトホール９２の底に配置されており、第２ウェル領域３１の第２高濃度領域３６に接している。これにより第３オーミックコンタクト部７２は第２ウェル領域３１の第２高濃度領域３６と電気的にオーミック接続している。この構成により試験電極８１は、第２ウェル領域３１に接し、かつ第２ウェル領域３１とオーミック接続されている。なお、ここでいうオーミック接続とは、第２ウェル領域３１と試験電極８１との間で電子および正孔の授受が容易に行える程度の電気的特性を示す接続のことをいう。平面レイアウトにおいて、試験電極８１は、終端領域Ｒ２に配置されており、好ましくは活性領域Ｒ１をできるだけ完全に囲んでいるが、完全に囲んでいなくてもよい。フィールド絶縁膜５２とゲート絶縁膜５０との境界は、終端領域試験電極コンタクトホール９２よりも活性領域Ｒ１に近い箇所に位置している。その結果、終端領域試験電極コンタクトホール９２は、層間絶縁膜５５だけではなくフィールド絶縁膜５２も貫いている。よって第３オーミックコンタクト部７２は、フィールド絶縁膜５２に設けられた終端領域試験電極コンタクトホール９２内に配置されている。層間絶縁膜５５上において試験電極８１は活性領域Ｒ１側に、ソース電極８０の側面Ｓ１に対向する側面Ｓ２（第２側面）を有する。
【００４６】
第２高濃度領域３６は、第３オーミックコンタクト部７２の直下のみならず、第２ウェル領域３１内の広範囲に渡って延伸されている。これは第２ウェル領域３１のチップ平面方向の抵抗、すなわちシート抵抗、を下げる働きを有する。第２高濃度領域３６は、ＭＯＳＦＥＴ１０１のスイッチング動作時に第２ウェル領域３１内部の電位が変動することに起因して第２ウェル領域３１の上にあるゲート絶縁膜５０またはフィールド絶縁膜５２が破壊することを防ぐ役割を果たす。例えばＭＯＳＦＥＴ１０１のターンオフ動作時に、ドレイン電極８５の電位が急激に増大することにより、第２ウェル領域３１およびドリフト層２０の間のｐｎ接合にかかる逆バイアスが急激に増大する。このとき第２ウェル領域３１内では、アクセプタの空乏化に伴い放出された正孔が、第２ウェル領域３１内をチップ平面方向に移動し、終端領域試験電極コンタクトホール９２を通って、０Ｖに接地されたソース電極８０の方へ排出される。これが変位電流であり、スイッチング速度が増大するほど大きくなる。変位電流の大きさと電流経路の抵抗との積に応じた電圧分だけ、第２ウェル領域３１の各場所の電位が増大する。これを低減し、第２ウェル領域３１上の絶縁膜の破壊を防ぐためには、上述したように第２高濃度領域３６を広範囲に形成することが好ましい。
【００４７】
なお、第２ウェル領域３１上には、ｎ型の領域が形成されていてもよい。つまり、第２ウェル領域３１と第２ウェル領域３１の上方にある絶縁膜との間にｎ型領域が配設されていてもよい。
【００４８】
金属膜８７は、ソース金属電極膜８７Ｓ（金属電極膜）およびゲート金属電極膜８７Ｇを有する。金属膜８７は、本実施の形態においては、めっき膜である。ソース金属電極膜８７Ｓはソース電極８０および試験電極８１の各々を少なくとも部分的に覆っている。ソース金属電極膜８７Ｓは、ソース電極８０および試験電極８１上にまたがることによって、ソース電極８０と試験電極８１とを電気的に接続している。ソース金属電極膜８７Ｓはソース電極８０の側面Ｓ１と試験電極８１の側面Ｓ２との間をつないでいる。ゲート金属電極膜８７Ｇはゲート電極８２を少なくとも部分的に覆っている。ソース金属電極膜８７Ｓとゲート金属電極膜８７Ｇとは互いに分離されている。よって、ゲート金属電極膜８７Ｇに覆われたゲート電極８０は、ソース金属電極膜８７Ｓに覆われたソース電極８０および試験電極８１から電気的に分離された電極（分離電極）である。なお、ソース金属電極膜８７Ｓはソースパッドとして用いられ、ゲート金属電極膜８７Ｇはゲートパッドとして用いられる。
【００４９】
図１を参照して、ＭＯＳＦＥＴ１０１の上面には、ソース電極８０と、試験電極８１と、ゲート電極８２とが設けられている。これらの電極は互いに分離されている。本実施の形態においては、ソース電極８０および試験電極８１は、平面視において（図１の視野における２次元的レイアウトにおいて）互いに分離されている。ただし、層間絶縁膜５５上に露出されている領域のソース電極８０と試験電極８１とが互いに分離されていればよく、積層方向においてこれらの電極が、例えば層間絶縁膜５５の一部を介して互いに重複していてもよい。すなわち、ソース金属電極膜８７Ｓを形成する前の段階において、ソース電極８０と試験電極８１とが、電気的に絶縁されていればよい。
【００５０】
ソース電極８０と試験電極８１との間の最短距離、言い換えれば側面Ｓ１およびＳ２（図２）間の最短距離、は１μｍ以上１００μｍ以下であることが好ましい。この距離が１μｍ未満の場合、ソース電極８０と試験電極８１とが適切に分離されないプロセス不良が発生する可能性が高くなる。望ましくは、ソース電極８０の厚さの半分よりも大きいことが望ましい。なお、ここでいうソース電極８０の厚さとは、層間絶縁膜５５上に形成された部分のソース電極８０の厚さとする。またこの距離が１００μｍ以下の場合、比較的小さな厚さのソース金属電極膜８７Ｓであっても、ソース金属電極膜８７Ｓのめっき成長時に、側面Ｓ１から成長する部分と、側面Ｓ２から成長する部分とがつながりやすくなる。すなわち、ソース電極８０と試験電極８１との間がつながりやすくなる。より好ましくは、この距離は、ソース金属電極膜８７Ｓの膜厚の２倍よりも小さくされる。
【００５１】
ソース電極８０と試験電極８１とは、ＭＯＳＦＥＴ１０１内の至る所で十分に近接していることが好ましい。これにより、ＭＯＳＦＥＴ１０１内の至る所で、側面Ｓ１およびＳ２（図２）の間の距離が十分に小さくなる。よってソース金属電極膜８７Ｓの成長時に、側面Ｓ１から成長する部分と、側面Ｓ２から成長する部分とが、ＭＯＳＦＥＴ１０１内の至る所でつながりやすくなる。すなわち、ソース電極８０と試験電極８１との間がＭＯＳＦＥＴ１０１内の至る所でつながりやすくなる。ソース電極８０と試験電極８１との間がＭＯＳＦＥＴ１０１内の至る所でつながっている場合、ソース電極８０と試験電極８１との間の寄生インピーダンスは極めて小さく、両者を単一のソース電極とみなすことができる。
【００５２】
ただし、ソース電極８０と試験電極８１とは、ＭＯＳＦＥＴ１０１の少なくとも一部の箇所においてソース金属電極膜８７Ｓによって接続されていればよく、ＭＯＳＦＥＴ１０１の一部の箇所において、ソース電極８０と試験電極８１との間の距離が大きいことに起因して両者が分離されていてもよい。
【００５３】
ゲート電極８２とソース電極８０または試験電極８１との間の最短距離は、ソース電極８０と試験電極８１との間の最短距離よりも大きくされる。これにより、ゲート金属電極膜８７Ｇとソース金属電極膜８７Ｓとの接触を、より容易に避けることができる。
【００５４】
平面視において、ソース電極８０は試験電極８１よりも大きい。これにより、半導体素子であるＭＯＳＦＥＴ素子として機能する面積を広くすることができる。好ましくは、試験電極８１よりもソース電極８０が２倍以上大きい。
【００５５】
試験電極８１は、ソース電極８０およびゲート電極８２の間に位置する部分を有することが好ましい。これにより、平面レイアウトにおいて、ソース電極８０と試験電極８１との間がゲート電極８２によって隔てられないようにすることができる。よってソース金属電極膜８７Ｓによってソース電極８０と試験電極８１との間をより広い範囲でつなぐことができる。
【００５６】
試験電極８１には第１プローブ用電極部８１Ｐが設けられている。「プローブ用電極部」は、電極のうちプローブ用電極部としての機能を有する領域、すなわちプローブ針を当てることができる程度に十分な大きさを有する領域であり、３０μｍ四方以上の大きさを有することが好ましい。図１の平面視においては、試験電極８１は、第１プローブ用電極部８１Ｐと、プローブ用電極部の幅よりも小さい幅で線状に延在している部分とを有する。試験電極８１のうち第１プローブ用電極部８１Ｐ以外の部分の幅を上記のように小さくすることにより、試験電極８１が設けられる終端領域Ｒ２（図２）の大きさを抑えることができる。これにより、ＭＯＳＦＥＴ１０１のオン抵抗などの装置性能に直結する活性領域Ｒ１の大きさを保ちつつ、チップサイズを抑えることができる。なおプローブ用電極部の形状は図１に示すものに限定されるものではなく、試験電極８１に平面視において３０μｍ四方以上の領域があれば、この領域がプローブ用電極部としての機能を有する。
【００５７】
なおソース電極８０には第２プローブ用電極部８０Ｐが設けられていることが好ましい。またゲート電極８２には第３プローブ用電極部８２Ｐが設けられていることが好ましい。ソース電極８０およびゲート電極８２は、典型的には３０μｍ四方以上の領域を有するので、通常、第２プローブ用電極部８０Ｐおよび第３プローブ用電極部８２Ｐが設けられていると言える。
【００５８】
詳細は後述するが、金属膜８７の形成前に試験電極８１にドレイン電極８５を上回る電位を印加することで、第２ウェル領域３１とドリフト層２０との間に形成される寄生ｐｎダイオードに高密度のストレス電流を流すストレス試験が行われる。この電位印加のためにプローブ針が当てられることで生じたプローブ痕を第１プローブ用電極部８１Ｐは有している。
【００５９】
（製造方法）
図３を参照して、ＭＯＳＦＥＴ１０１（図２）を得るためには、金属膜８７を有しない製造途中の半製品１０１Ｐがまず形成される。
【００６０】
まず基板１０の一方面上に半導体層が形成される。なお、この半導体層は、そのままドリフト層２０となる部分を含む層である。具体的には、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度でドナー不純物が添加された炭化珪素が５μｍ〜５０μｍ程度の厚さで基板１０上にエピタキシャル成長させられる。
【００６１】
次に、半導体層の表面にフォトレジストなどにより注入マスクが形成される。この注入マスクを用いて選択的に、アクセプタ不純物としてＡｌがイオン注入される。このとき、Ａｌのイオン注入の深さは半導体層の厚さを超えない０．５μｍ〜３μｍ程度とされる。また、イオン注入されるＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲で半導体層のドナー濃度より多いものとされる。その後、注入マスクが除去される。本工程によりＡｌがイオン注入された領域が第１ウェル領域３０および第２ウェル領域３１となる。よって第１ウェル領域３０および第２ウェル領域３１は一括して形成され得る。
【００６２】
次に、半導体層の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いて選択的に、アクセプタ不純物としてＡｌがイオン注入される。このとき、Ａｌのイオン注入の深さは半導体層の厚さを超えない０．５μｍ〜３μｍ程度とされる。また、イオン注入されるＡｌの不純物濃度は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲で半導体層の第１の不純物濃度より高く、かつ第１ウェル領域３０のＡｌ濃度よりも低いものとされる。その後、注入マスクが除去される。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
【００６３】
次に、半導体層の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いて選択的に、ドナー不純物であるＮがイオン注入される。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅くされる。また、イオン注入されたＮの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲で第１ウェル領域３０のアクセプタ濃度を超えるものとされる。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００６４】
次に、半導体層の表面にフォトレジストなどにより、別の注入マスクが形成される。この注入マスクを用いてアクセプタ不純物であるＡｌがイオン注入される。その後、注入マスクが除去される。本工程によってＡｌが注入された領域が第１高濃度領域３５および３６となる。アクセプタ不純物のイオン注入は、第１高濃度領域３５および３６を低抵抗化する目的で、基板１０または半導体層を１５０℃以上に加熱しながら行われることが好ましい。
【００６５】
上述したイオン注入工程の順番は任意である。次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃、３０秒〜１時間のアニールが行われる。これにより、イオン注入された導電型不純物が電気的に活性化される。半導体層のうち、不純物イオンが注入されていないｎ型の領域がドリフト層２０に相当する。
【００６６】
続いて、活性領域Ｒ１にほぼ対応した位置以外の領域に、膜厚が０．５〜２μｍ程度の二酸化珪素膜からなるフィールド絶縁膜５２が形成される。例えば、フィールド絶縁膜５２をＣＶＤ法により全面に形成した後、活性領域Ｒ１にほぼ対応した位置のフィールド絶縁膜５２が、フォトリソグラフィー技術およびエッチング技術を用いて除去される。
【００６７】
続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化することにより、酸化珪素からなる所望の厚さのゲート絶縁膜５０が形成される。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜が減圧ＣＶＤ法により形成され、この膜をパターニングすることによりゲート電極部６０が形成される。続いて層間絶縁膜５５が減圧ＣＶＤ法により形成される。続いて、半導体層のうち第１オーミックコンタクト部７０が形成されることになる部分を露出する開口部が、層間絶縁膜５５およびゲート絶縁膜５０に形成される。また半導体層のうち第３オーミックコンタクト部７２が形成されることになる部分を露出する開口部が、層間絶縁膜５５およびフィールド絶縁膜５２に形成される。
【００６８】
次に、スパッタ法などによりニッケル（Ｎｉ）を主成分とする金属層が形成される。続いてこの膜に対して６００℃〜１１００℃の温度での熱処理が行なわれる。これにより上記開口部内において炭化珪素層と金属層との間にシリサイドが形成される。続いて金属層のうちシリサイド化されずに残留した部分が除去される。この除去は、例えば、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより行い得る。以上により第１オーミックコンタクト部７０および第３オーミックコンタクト部７２が形成される。
【００６９】
続いて、基板１０の下面に、Ｎｉを主成分とする金属層が形成される。この金属層を熱処理することにより、基板１０の裏側にオーミック電極７９が形成される。
【００７０】
次に、フォトレジストなどを用いたパターニング技術により、第２離間領域２２上のゲート絶縁膜５０および層間絶縁膜５５と、ゲートコンタクトホール９５が設けられる位置の層間絶縁膜５５とが除去される。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。
【００７１】
続いて、スパッタ法などにより、ショットキー電極７５が堆積される。堆積される材料は、チタン（Ｔｉ）、モリブデン（Ｍｏ）またはニッケル（Ｎｉ）が好ましい。
【００７２】
その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法によりＡｌなどの配線金属層を形成し、これがフォトリソグラフィー技術により所定の形状に加工される。これにより、第１オーミックコンタクト部７０とショットキー電極７５とに接触するソース配線層８０ｗと、第３オーミックコンタクト部７２に接触する試験配線層８１ｗと、ゲート電極部６０に接触するゲート配線層８２ｗとが形成される。さらに、基板１０の下面に形成されたオーミック電極７９の表面上に、金属層であるドレイン電極８５が形成される。
【００７３】
以上により、基板１０と、基板１０上の上述した半導体層と、ゲート絶縁膜５０と、フィールド絶縁膜５２と、層間絶縁膜５５と、ソース電極８０と、試験電極８１と、ゲート電極８２と、ドレイン電極８５とを有する、ＭＯＳＦＥＴ１０１の半製品１０１Ｐが形成される。半製品１０１Ｐにおいて、第１プローブ用電極部８１Ｐ、第２プローブ用電極部８０Ｐおよび第３プローブ用電極部８２Ｐ（図１）は表面に露出されている。
【００７４】
次にこの半製品１０１Ｐに対してストレス試験が行われる。この目的で、試験電極８１へソース電極８０の電位と異なる電位が加えられる。具体的には、ドレイン電極８５に対して試験電極８１の電位を高めることで、第２ウェル領域３１およびドリフト層２０によるｐｎ接合に順方向バイアスが与えられる。この電位印加のために、試験電極８１の第１プローブ用電極部８１Ｐ（図１）にプローブ針が接触させられる。このとき、プローブ針と第１プローブ用電極部８１Ｐとの接触抵抗を低減するためにプローブ針を第１プローブ用電極部８１Ｐ中にめり込ませる必要があり、その結果、第１プローブ用電極部８１Ｐにはプローブ痕が形成される。ここで、プローブ痕とは、第１プローブ用電極部８１Ｐの表面にプローブ針がめり込んだ形跡のことであり、例えば第１プローブ用電極部８１Ｐの表面形状が凹凸になっている状態を示す。このとき、第１プローブ用電極部８１Ｐには、第１プローブ用電極部８１Ｐよりも下層におけるパターン形状、すなわち段差によって形成される表面凹凸が形成される場合があるが、第１プローブ用電極部８１Ｐよりも下層におけるパターン形状に依存しない第１プローブ用電極部８１Ｐの表面凹凸がプローブ痕である。
【００７５】
上記のストレス試験において、試験電極８１およびドレイン電極８５の間に加えられる電圧は、ソース電極８０およびドレイン電極８５の間の電圧よりも低くされる。言い換えれば、ソース電極８０の電位は試験電極８１の電位よりも低くされる。好ましくは、ソース電極８０の電位はドレイン電極８５の電位に対して寄生ｐｎダイオードの拡散電位を超えない電位とされる。ソース電極８０の電位は、外部から電位を与えることなくフローティング電位とされてもよい。その場合においても、ソース電極８０の電位は、試験電極８１の電位とドレイン電極８５の電位との間の電位となるため、試験電極８１の電位よりも低くなる。
【００７６】
上記のように電位が印加されることで、第１ウェル領域３０とドリフト層２０との間に形成された寄生ｐｎダイオードに比して、第２ウェル領域３１とドリフト層２０との間に形成された寄生ｐｎダイオードに優先的にストレス電流が流れる。なお上記の電位印加の際に、ゲート電極８２の電位は、試験電極８１と同等か、または、チャネルを確実にオフにするために試験電極８１よりも低い電位とされることが好ましい。
【００７７】
第２ウェル領域３１とドリフト層２０との間に形成された寄生ｐｎダイオードにストレス電流が印加されている際に、この寄生ｐｎダイオードの箇所に、基底面転位など、欠陥の起点が存在すると、三角積層欠陥が拡張する。欠陥の拡張は、ソース電極８０または試験電極８１と、ドレイン電極８５との間の通電特性に影響を与える。
【００７８】
このストレス試験を行った後、各電極間の通電特性が測定され、異常のある製品は排除される。すなわち、複数の半製品１０１Ｐが形成された後に、これらに対して、ストレス試験によるスクリーニングが行われる。通電特性は抵抗値または耐圧特性であってもよい。例えば試験電極８１とドレイン電極８５との間に電流を流し、電圧降下の大きい素子が排除される。また同様の測定をストレス試験前にも行っておき、ストレス試験前後での特性変動量から、排除の必要有無が判定されてもよい。
【００７９】
再び図２を参照して、上記のように寄生ｐｎダイオードへ通電ストレスを加えた後、金属膜８７が、メッキ法により形成される。好ましくは、めっき法は無電界めっき法である。無電界めっき法では、金属膜８７は、露出されたソース電極８０、試験電極８１およびゲート電極８２に選択的に形成される。
【００８０】
めっき法を用いることにより金属膜８７は、ソース電極８０、試験電極８１およびゲート電極８２から等方的に成長する。すなわち金属膜８７は、ソース電極８０、試験電極８１およびゲート電極８２の上面上においてのみならず側面上にも成長する。このため、互いの距離が近接されたソース電極８０の側面Ｓ１と試験電極８１の側面Ｓ２との間では、両者の側面に形成されためっき膜の成長表面同士が接触することで、側面Ｓ１と側面Ｓ２との間をつなぐ金属膜８７が形成される。一方、ソース電極８０および試験電極８１の各々とゲート電極８２との間の距離は、ソース電極８０と試験電極８１との間の距離よりも大きい。このため、ソース電極８０および試験電極８１の各々とゲート電極８２とが金属膜８７によって短絡されることはない。言い換えれば、金属膜８７は、互いに分離されたソース金属電極膜８７Ｓおよびゲート金属電極膜８７Ｇとして形成される。
【００８１】
無電界めっき法で形成される金属膜８７の材料は、Ａｌ、Ｃｕ、ＮｉまたはＡｕなどが好ましい。金属膜８７の膜厚は、ソース電極８０と試験電極８１との間をつなぐために、ソース電極８０と試験電極８１との間の距離の半分よりも大きい必要がある。一方で、この膜厚は加工の容易性の点から２０μｍ以下であることが望ましい。
【００８２】
以上によりＭＯＳＦＥＴ１０１が得られる。
【００８３】
（実使用時における還流動作）
ソース電極８０の電位がドレイン電極８５の電位を上回った際、ＭＯＳＦＥＴ１０１は還流動作を行う。活性領域Ｒ１においては、内蔵ＳＢＤに電流が流れるため、第１ウェル領域３０とドリフト層２０とによって形成されるｐｎダイオードには順方向電流が流れない。一方、終端領域Ｒ２においては、ＳＢＤが内蔵されていないため、第２ウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードに順方向電流が流れる。
【００８４】
なお、終端領域Ｒ２において第２ウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードの箇所に、基底面転位など、欠陥の起点が存在したとすると、三角積層欠陥が拡張することでトランジスタの特性が劣化してしまう。本実施の形態のＭＯＳＦＥＴ１０１は、上述したスクリーニングを経ているため、このような特性劣化が生じにくい。
【００８５】
（比較例）
比較例のＭＯＳＦＥＴ１９９（図４〜図６）は、上述した試験電極８１を有しない。このため、ストレス試験における電位の印加はソース電極８０を用いて行わなければならない。ここで、ソース電極８０は、ｐｎダイオードよりも動作電圧の低いＳＢＤが内蔵された活性領域Ｒ１にも接触している。このためストレス電流のうち大部分が、ストレス試験を必要としない活性領域Ｒ１に流れてしまう。活性領域Ｒ１に内蔵されたＳＢＤを通電した電流も、デバイス内の電圧降下に応じたジュール熱を発生することで、素子の発熱を引き起こす。この発熱によるチップまた評価設備の熱損傷を防ぐために、通電する電流量を抑える必要がある。その結果、終端領域Ｒ２において第２ウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードへのストレス電流密度が低くなる。よってストレス試験に要する時間が長くなってしまう。
【００８６】
さらに、ストレス電流が活性領域Ｒ１に流れる量が多い場合、活性領域Ｒ１において第１ウェル領域３０とドリフト層２０との間で形成される寄生ｐｎダイオードにも電流が流れ始める。これは、ＳＢＤの電流密度が増えるに従って、第２離間領域２２で生じる電圧降下が大きくなることで、ｐｎダイオードにかかる順方向電圧が増大するためである。その結果、本来ストレス試験が不要な活性領域Ｒ１で積層欠陥が生成し、それによりＭＯＳＦＥＴ１９９の順方向電圧などが変わってしまうことが起こりうる。そのような製品がスクリーニングによって除外されると、製造歩留りが低下してしまう。
【００８７】
（効果）
本実施の形態によれば、活性領域Ｒ１に位置する第１ウェル領域３０に接するソース電極８０とは別に、終端領域Ｒ２に位置する第２ウェル領域３１に電気的に接続された試験電極８１が設けられる。第２ウェル領域３１およびドリフト層２０によるｐｎ接合に順方向バイアスを印加するストレス試験は、金属膜８７の形成前に試験電極８１を用いて行われる。これにより活性領域Ｒ１に流れるストレス電流を抑制することができる。よって、第１に、ストレス試験中の活性領域Ｒ１における発熱量がより小さくなる。よって、より大きな電流をストレス試験に用いることが可能となるので、ストレス試験をより短時間で行うことができる。第２に、ストレス試験中の活性領域Ｒ１における積層欠陥の生成が抑制される。これにより、ストレス試験に起因したトランジスタ特性の変動が生じにくくなる。以上から、ストレス試験の時間を短くすることができ、またストレス試験に起因したトランジスタ特性の変動を抑えることができる。
【００８８】
第１プローブ用電極部８１Ｐにより、外部からストレス電流を容易に印加することができる。特に、ストレス電流を印加するためのプローブ針を容易に当てることができる。第１プローブ用電極部８１Ｐがプローブ痕を有することにより、ストレス電流が既に印加済みであることを識別することができる。
【００８９】
上記ストレス試験後、ソース電極８０および試験電極８１の間がソース金属電極膜８７Ｓにより短絡されることで、第２ウェル領域３１の電位がフローティング電位となることが避けられ、具体的にはソース電極８０とほぼ同電位にされる。これにより、第２ウェル領域３１上のゲート絶縁膜５０およびフィールド絶縁膜５２に高電圧が印加されるのを防ぐことができる。
【００９０】
ソース電極８０および試験電極８１の間の短絡接続のために、これらにまたがるソース金属電極膜８７Ｓが用いられる。これにより、ボンディングワイヤーが用いられる場合と比して、短絡接続のインピーダンスを低くすることができる。インピーダンスの低減は、ＭＯＳＦＥＴ１０１の高速動作のために特に有利である。また、ソース電極８０および試験電極８１の間の短絡接続のためにワイヤーボンディング用の領域を確保する必要がないので、チップサイズがより小さくなる。これにより製造コストを低減することができる。
【００９１】
ソース金属電極膜８７Ｓは、互いに対向するソース電極８０の第１側面と試験電極８１の第２側面との間をつないでいる。これによりソース電極８０と試験電極８１とが短距離で接続されるので、短絡接続のインピーダンスをより低くすることができる。またこの短絡接続のための電気的経路は、互いに対向するソース電極の側面Ｓ１と試験電極の側面Ｓ２との間に設けられる。これにより、この電気的経路を配置するためのコンタクトホール、およびこのコンタクトホールが設けられる絶縁膜を形成する必要がない。よって製造プロセスが簡素化されるので、ＭＯＳＦＥＴ１０１の製造コストを低減することができる。
【００９２】
ソース金属電極膜８７Ｓは、めっき法によって形成される。これにより、ソース電極８０および試験電極８１の各々とゲート電極８２との間の最短距離を十分に大きくしておけば、ゲート電極８２に接しないソース金属電極膜８７Ｓをパターニング工程なしに形成することができる。
【００９３】
（変形例）
図７を参照して、変形例のＭＯＳＦＥＴ１０１ａ（半導体装置）においては、フィールド絶縁膜５２および層間絶縁膜５５を有する絶縁層に終端領域ソース電極コンタクトホール９１が設けられている。終端領域ソース電極コンタクトホール９１は、半導体層の終端領域Ｒ２の表面を部分的に露出しており、本実施の形態においては、第２ウェル領域３１の第２高濃度領域３６を部分的に露出している。終端領域ソース電極コンタクトホール９１は終端領域試験電極コンタクトホール９２よりも、より活性領域Ｒ１近くに配置されている。
【００９４】
またＭＯＳＦＥＴ１０１ａにおいては、ソース電極８０は第２オーミックコンタクト部７１を含む。第２オーミックコンタクト部７１はソース配線層８０ｗによってショットキー電極７５および第１オーミックコンタクト部７０の各々と短絡されている。第２オーミックコンタクト部７１は、終端領域ソース電極コンタクトホール９１の底に配置されており、第２ウェル領域３１の第２高濃度領域３６とオーミック接続している。これによりソース電極８０は第２ウェル領域３１の第２高濃度領域３６とオーミック接続されている。第２オーミックコンタクト部７１が第２高濃度領域３６と接することで、第２オーミックコンタクト部７１と第２ウェル領域３１との間の電子または正孔の授受がより容易となる。
【００９５】
本変形例によれば、試験電極８１が設けられていない箇所においても、終端領域ソース電極コンタクトホール９１を介した電気的接続によって、第２ウェル領域３１の電位をソース電極８０の電位に、より近づけることができる。このことは、図１と異なり試験電極８１がソース電極８０を完全に囲んでいない場合に、特に有用である。
【００９６】
なお本変形例によっても、図２の構成には及ばないものの、ストレス試験中に活性領域Ｒ１を流れる電流を抑制する効果が得られる。なぜならば、金属膜８７形成前のストレス試験時における試験電極８１とソース電極８０との間の電気的経路である第２ウェル領域３１（特にその第２高濃度領域３６）のシート抵抗は、金属膜８７のシート抵抗に比して格段に高く、よって試験電極８１から活性領域Ｒ１の方へ漏れるストレス電流は十分に小さくされ得るためである。
【００９７】
平面レイアウトにおいて、終端領域ソース電極コンタクトホール９１は活性領域Ｒ１をできるだけ完全に囲むように形成され、それに沿って試験電極８１も活性領域Ｒ１をできるだけ完全に囲むように形成されることが好ましい。
【００９８】
なお、本実施の形態では第２ウェル領域３１は活性領域Ｒ１を完全に囲んでいるが、囲んでいなくてもよい。図１に示されるように、第２ウェル領域３１はゲート電極８２のうち、第３プローブ用電極部８２Ｐの下方に形成されていればよく、活性領域Ｒ１とは別の領域に形成されていればよい。
【００９９】
また、本実施の形態では活性領域Ｒ１にはプレーナ型のＭＯＳＦＥＴセルが配置されているが、トレンチ型のＭＯＳＦＥＴが配置されていてもよい。
【０１００】
さらに、ＭＯＳＦＥＴセルの構造は、多角形であっても櫛型であってもよい。
【０１０１】
本実施の形態では、活性領域Ｒ１にはユニポーラ型デバイスとしてＭＯＳＦＥＴセルが配置された場合を説明したが、活性領域Ｒ１にはショットキーバリアダイオードが配設されていてもよい。すなわち、本実施の形態に係る半導体装置の別の例として、半導体装置がショットキーバリアダイオードであってもよい。この場合、活性領域Ｒ１にはＭＯＳＦＥＴセルが配置されず、ショットキーバリアダイオードが形成される。終端領域Ｒ２には、電界緩和領域としてＪＴＥやＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）などのｐ型領域が形成され、ショットキーバリアダイオードのアノード電極とｐ型領域の少なくとも一部とが電気的に接続される。このｐ型領域が第２ウェル領域３１に相当するため、本実施の形態と同様の効果が得られる。
【０１０２】
＜実施の形態２＞
図８を参照して、本実施の形態のＭＯＳＦＥＴ１０２（半導体装置）のゲート電極８２は、平面視において、第３プローブ用電極部８２Ｐとしての領域（図１のゲート電極８２全体に対応）に加えて、第３プローブ用電極部８２Ｐの幅よりも小さい幅で第３プローブ用電極部８２Ｐから終端領域Ｒ２を線状に延在している配線領域を有する。
【０１０３】
さらに図９を参照して、ＭＯＳＦＥＴ１０２は、ゲート電極８２上に部分的に形成された表面保護層５７を有する。表面保護層５７は、ゲート電極８２のうち、第３プローブ用電極部８２Ｐのように外部との電気的なコンタクトを要する部分を露出しており、かつ第３プローブ用電極部８２Ｐから延びる配線領域を覆っていることが好ましい。なお表面保護層５７は、ソース電極８０および試験電極８１の各々を少なくとも部分的に露出しており、好ましくはソース電極８０および試験電極８１から離れて設けられている。
【０１０４】
表面保護層５７は絶縁体からなる。表面保護層５７の材料は、５００℃以下の温度で形成可能なものであることが好ましい。具体的には、表面保護層５７の材料は、有機物が好ましく、特にポリイミドが好ましい。
【０１０５】
金属膜８７は、本実施の形態においては、ソース電極８０と試験電極８１とゲート電極８２とのうち表面保護層５７によって覆われていない部分にのみ選択的に形成されている。
【０１０６】
表面保護層５７の厚さは、表面保護層５７の上面（図９における上面）が金属膜８７の上面よりも高くなるように選択されることが好ましい。加工の容易性の点からは、表面保護層５７の厚さは３０μｍ以下が好ましい。
【０１０７】
ＭＯＳＦＥＴ１０２の製造方法においては、ソース電極８０、試験電極８１およびゲート電極８２の形成後、かつ金属膜８７の形成前に、表面保護層５７が形成される。その後の金属膜８７の形成において、ソース電極８０、試験電極８１およびゲート電極８２のうち表面保護層５７により覆われた部分には、金属膜８７としてのめっき膜が成長しない。好ましくは、表面保護層５７を形成する工程は、前述したストレス試験前に行われる。これにより、ストレス試験において生じ得る外乱から表面保護層５７によってＭＯＳＦＥＴ１０２が保護される。
【０１０８】
表面保護層５７は、例えば次のように形成される。まずポリイミドが塗布される。その後、フォトリソグラフィーを用いたパターニングにより、表面保護層５７のパターンが形成される。次に、１５０℃から５００℃の温度による加熱処理によってポリイミドが硬化される。
【０１０９】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１０】
本実施の形態によれば、金属膜８７の形成前に表面保護層５７が設けられることにより、ソース電極８０または試験電極８１とゲート電極８２との間をつなぐように金属膜８７が成長することが、より確実に防止される。これによりソース電極８０または試験電極８１とゲート電極８２との間の距離をより小さくすることができる。よってチップのサイズをより小さくすることができる。それにより製造コストを低減することができる。
【０１１１】
表面保護層５７が有機物からなる場合、表面保護層５７を比較的低温で形成することができる。これにより、表面保護層５７の形成前の構造へ加わる、熱に起因したダメージを抑えることができる。
【０１１２】
また表面保護層５７が設けられることにより、ソース電極８０または試験電極８１とゲート電極８２との間の意図しない短絡を防止することができる。ソース電極８０または試験電極８１とゲート電極８２との境界の領域で電極にひっかき傷が入るなどといった外乱によって電極が引き伸ばされた場合、表面保護層５７がないと上記のような短絡が生じ得る。
【０１１３】
なお表面保護層５７が設けられたＭＯＳＦＥＴの電極レイアウトは、図８に示すものに限定されるわけではなく、例えば図１に示すものであってもよい。この場合、表面保護層５７は、例えば、ゲート電極８２のうち試験電極８１に近接する部分の上に設けられる。それにより、ゲート電極８２と試験電極８１とが金属膜８７によって短絡することが防止される。逆に、表面保護層５７が設けられない場合（すなわち実施の形態１）の電極レイアウトとして、例えば図８に示すように、第３プローブ用電極部８２Ｐから延びる配線領域がゲート電極８２に設けられた構成が用いられてもよい。
【０１１４】
＜実施の形態３＞
本実施の形態では、めっき法に代わり、以下のように、シャドウマスクを介した堆積法によって金属膜８７を形成する。
【０１１５】
まずシャドウマスクが準備される。シャドウマスクは、金属膜８７のパターンに対応した開口部を有する。シャドウマスクは、例えばステンレスから作られた金属板である。
【０１１６】
次にシャドウマスクが、作成途中のＭＯＳＦＥＴに重ね合わされる。この重ね合わせにおいて、シャドウマスクの開口部は、ソース電極８０および試験電極８１（図１）の両方にまたがる領域を含む。
【０１１７】
次に、真空雰囲気下で、スパッタ法または蒸着法などの堆積法により、開口部のパターンに対応して金属薄膜が堆積される。これにより金属膜８７が形成される。
【０１１８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１１９】
本実施の形態によれば、実施の形態１と異なり、平面視における金属膜８７のパターンをシャドウマスクの開口部のパターンによって任意に定めることができる。これにより、第１に、ソース電極８０と試験電極８１との間の距離が大きくても、ソース電極８０と試験電極８１とをつなぐソース金属電極膜８７Ｓを形成することができる。ソース電極８０と試験電極８１との間の距離を大きくすることにより、ソース電極８０と試験電極８１との分離不良の発生に起因した製造歩留まりの低下を抑えることができる。よって製造コストを低減することができる。
【０１２０】
第２に、ソース電極８０、試験電極８１およびゲート電極８２のうち露出されている部分のうち、任意の部分にだけ金属膜８７を形成することができる。よって、ソース電極８０、試験電極８１およびゲート電極８２の一部を、ＭＯＳＦＥＴの完成時点においても露出されたままとすることができる。この露出された部分を、ＭＯＳＦＥＴ外部との電気的接続を取るための端子部として用いることができる。この端子部は、例えば、ＭＯＳＦＥＴ外部との電気的接続のためのボンディングワイヤーを接続する部分として用いることができる。この場合、金属膜８７は、例えば、ソース電極８０と試験電極８１との分離領域の近傍にのみ形成される。このような端子部が設けられる場合、金属膜８７の材料は、端子部の材料として適していなくてもよい。よって金属膜８７の材料を、ソース電極８０、試験電極８１およびゲート電極８２の材料と異なる様々な金属材料の中からより自由に選択し得る。
【０１２１】
なお上記各実施の形態においては第１導電型がｎ型とされかつ第２導電型がｐ型とされているが、反対に、第１導電型がｐ型とされかつ第２導電型がｎ型とされてもよい。この場合、電位の高低について前述した内容も反対となる。
【０１２２】
また上記各実施の形態において、ショットキー電極７５およびソース電極８０が同じ材料で作られてもよい。この場合、ショットキー電極７５およびソース電極８０が一括して形成され得る。
【０１２３】
また上記各実施の形態においては半導体装置としてＭＯＳＦＥＴについて説明したが、ゲート絶縁膜の材料として酸化物以外の材料が用いられてもよい。言い換えれば、半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また半導体装置はＭＩＳＦＥＴに限定されるものではなく、ユニポーラ型ダイオードを内蔵した他のユニポーラ型トランジスタであってもよい。ユニポーラ型トランジスタは、例えば、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【０１２４】
また上記各実施の形態においてはユニポーラ型トランジスタにＳＢＤが内蔵されているが、ＳＢＤ素子が内蔵される代わりに、第１ウェル領域３０の間においてドリフト層２０へユニポーラ通電が可能なダイオード特性をソース電極８０が有してもよい。具体的には、ＳＢＤを内蔵する代わりに、例えば、ゲートにオフ電位が与えられた状態でソースからドレインへの方向のみの通電を許容するチャネル特性を有するＦＥＴが用いられてもよい。すなわち、第１ウェル領域３０のうち、ソース領域４０とドリフト層２０との間に挟まれるチャネル領域上にｎ型のチャネル領域を形成した構造を用いてもよい。第１ウェル領域３０とゲート絶縁膜５０との間にチャネル領域が形成されるため、ゲート電極部６０に電圧が印加されない場合でも、ソース電極８０の電位をドレイン電極８５よりも高くすることによってソースからドレインへの方向へユニポーラ通電が可能となる。なお、チャネル領域は、エピタキシャル成長によって形成されてもよいし、イオン注入によって形成されてもよい。
【０１２５】
また上記各実施の形態においてはドリフト層２０の材料であるワイドバンドギャップ半導体として炭化珪素が用いられるが、他のワイドバンドギャップ半導体が用いられてもよい。炭化珪素に限らず、シリコンの再結合エネルギーよりも大きい再結合エネルギーを有するワイドギャップ半導体では、寄生ｐｎダイオードに順方向電流が流れた場合に結晶欠陥が生成することが考えられる。ワイドバンドギャップ半導体は、例えば、シリコンのバンドギャップ（１．１２ｅＶ）の２倍程度のバンドギャップを有する半導体として定義される。なお検査またはストレス試験の目的が上記結晶欠陥の生成に関連したものではない場合は、ドリフト層の材料は任意の半導体であり得る。
【０１２６】
本明細書では電気的に低抵抗での接続を「オーミック接続」と称し、それを実現するための構造を「オーミックコンタクト部」または「オーミック電極」と称する。「低抵抗での接続」とは、例えば、１００Ωｃｍ２以下の接触抵抗を有する接続を意味するものであり、電流・電圧特性として完全な線形性を有する狭義のオーミック特性が満たされる必要はない。
【０１２７】
上記各実施の形態においては終端領域に囲まれた活性領域にＳＢＤ素子およびＭＯＳＦＥＴ素子が設けられている場合について説明したが、活性領域に形成される半導体素子はこれら以外であってもよい。そのような場合であっても、活性領域に位置する第１電極とは別に、終端領域に位置する第２電極を設けることができる。第２電極へ第１電極の電位と異なる電位を加えることによる終端領域に対する検査またはストレス試験を、金属電極膜の形成前に第２電極を用いて行うことができる。これにより活性領域に流れる電流を抑制することができる。よって検査またはストレス試験において、第１に、活性領域における発熱量がより小さくなる。よって、より大きな電流を用いることが可能となるので、検査またはストレス試験をより短時間で行うことができる。第２に、検査またはストレス試験による活性領域への影響が抑制される。これにより、検査またはストレス試験に起因した半導体特性の変動が生じにくくなる。以上から、検査またはストレス試験の時間を短くすることができ、また検査またはストレス試験に起因した半導体特性の変動を抑えることができる。また、第１電極および第２電極の間をまたがる金属電極膜によって第１電極および第２電極の間が低インピーダンスで短絡接続される。このような接続方法は、複数の電極間を分離した状態で異なる電位による検査またはストレス試験を与えた上で複数の電極を低インピーダンスで短絡する方法として、様々な用途に適用することができ、低コストおよび高速動作のメリットを享受することができる。
【０１２８】
また上記各実施の形態においては第１電極および第２電極のそれぞれが活性領域および終端領域に配置されている場合について説明したが、第１電極および第２電極が配置される箇所はこれら以外であってもよい。そのような場合であっても、第２電極へ第１電極の電位と異なる電位を加えることによる検査またはストレス試験を、金属電極膜の形成前に第２電極を用いて行うことができる。これにより第１電極の近傍領域に流れる電流を抑制することができる。よって検査またはストレス試験において、第１に、第１電極の近傍領域における発熱量がより小さくなる。よって、より大きな電流を用いることが可能となるので、検査またはストレス試験をより短時間で行うことができる。第２に、検査またはストレス試験による第１電極の近傍領域への影響が抑制される。これにより、検査またはストレス試験に起因した半導体特性の変動が生じにくくなる。以上から、検査またはストレス試験の時間を短くすることができ、また検査またはストレス試験に起因した半導体特性の変動を抑えることができる。また、互いに対向する第１電極の第１側面と第２電極の第２側面との間をつなぐ金属電極膜によって、第１電極および第２電極の間が低インピーダンスで短絡接続される。
【０１２９】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【０１３０】
Ｒ１  活性領域、Ｒ２  終端領域、１０  基板（半導体基板）、２０  ドリフト層、２１  第１離間領域、２２  第２離間領域、３０  第１ウェル領域、３１  第２ウェル領域、３５  第１高濃度領域、３６  第２高濃度領域、４０  ソース領域、５０  ゲート絶縁膜、５２  フィールド絶縁膜、５５  層間絶縁膜、５７  表面保護層、６０  ゲート電極部、７０  第１オーミックコンタクト部、７１  第２オーミックコンタクト部、７２  第３オーミックコンタクト部、７５  ショットキー電極、７９  オーミック電極、８０  ソース電極（第１電極）、８０Ｐ  第２プローブ用電極部、８０ｗ  ソース配線層、８１ｗ  試験配線層、８２ｗ  ゲート配線層、８１  試験電極（第２電極）、８１Ｐ  第１プローブ用電極部、８２  ゲート電極（分離電極）、８２Ｐ  第３プローブ用電極部、８５  ドレイン電極、８７  金属膜、８７Ｇ  ゲート金属電極膜、８７Ｓ  ソース金属電極膜（金属電極膜）、８９  配線部、９０  活性領域コンタクトホール、９１  終端領域ソース電極コンタクトホール、９２  終端領域試験電極コンタクトホール、９５  ゲートコンタクトホール、１０１，１０１ａ，１０２  ＭＯＳＦＥＴ（半導体装置）、１０１Ｐ  半製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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