(57)【要約】【課題】配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。【解決手段】半導体装置は、第１半導体ダイ１と、第１半導体ダイ１上に接続された第２半導体ダイ２とを備えており、第１半導体ダイ１は、クロックツリー構造４の２段目構成からＮ段目構成（Ｎは３以上の整数）のバッファ４ｂを有しており、第２半導体ダイ２は、Ｎ段目構成のバッファ４ｂと電気的に接続されたロジック回路５を有している。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体装置において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体と、
前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体と
を有する半導体装置。
【請求項２】
前記第１半導体は、前記クロックツリーの１段目のバッファを有する請求項１に記載の半導体装置。
【請求項３】
前記Ｎ段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される請求項１又は２に記載の半導体装置。
【請求項４】
前記第１半導体は、前記第１半導体に含まれる半導体基板を貫通する貫通電極を含む請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
複数の前記貫通電極は、前記第１半導体の下面の全面に対して一様に配置される請求項４に記載の半導体装置。
【請求項６】
前記第１半導体は、前記貫通電極と接続される電源配線を有する請求項４又は５に記載の半導体装置。
【請求項７】
前記半導体装置は、クロック信号を診断する診断回路を有する請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
半導体装置の製造方法において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体を形成し、
前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体を、前記第１半導体の上に積層し、
前記Ｎ段目のバッファを前記論理回路に接続する半導体装置の製造方法。
【請求項９】
前記第１半導体は、前記クロックツリーの１段目のバッファを有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記Ｎ段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体は、前記第１半導体に含まれる半導体基板を貫通する貫通電極が形成される請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
複数の前記貫通電極は、前記第１半導体の下面の全面に対して一様に配置される請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体は、前記貫通電極と接続される電源配線を有する請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置は、クロック信号を診断する診断回路を有する請求項８〜１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体の技術分野において、微細化（スケーリング）に限界が来ていると言われており、今後、微細化に頼らない性能向上が求められてきている。このような微細化に頼らない高密度実装技術として、半導体ダイの積層を行う３次元実装技術がある。従来、半導体ダイ同士の３次元実装を行う場合には、メモリ回路よりも消費電力が高いロジック回路を最下層の半導体ダイに配置し、その半導体ダイの上部にメモリ回路等の低電力の半導体ダイを配置することが行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３６１０４号公報
【特許文献２】特開２００８−２５１６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置のスケーリングが進むにつれて、セルサイズは縮小されるが、配線のサイズはセルサイズほど縮小することは困難である。３次元実装の場合でも、スケーリングされるほど配線の混雑度（コンジェッション）が増加する。配線混雑度が増加すれば、配線領域が確保できないため、迂回しなければならない配線も生じ、デバイス性能や製造歩留まりに悪影響が及ぼされる。更には、高性能のプロセッサは数ＧＨｚという高周波数で動作するため、半導体ダイ内でロジック回路がクロック信号によるクロストーク等の影響を受ける。このクロストーク等のシグナル・インティグリティへの影響は非常に大きく、この影響を防止するには、クロック配線の周囲にシールド配線を設けることが必要である。そのため、配線混雑度は更に悪化し、デバイス性能や製造歩留まりに影響を与えることとなる。
【０００５】
本発明は、配線混雑度を改善して、高密度の３次元実装を実現する高性能の半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの観点では、半導体装置は、前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体と、前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体とを有する。
【０００７】
一つの観点では、半導体装置の製造方法は、前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体を形成し、前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体を、前記第１半導体の上に積層し、前記Ｎ段目のバッファを前記論理回路に接続する。
【発明の効果】
【０００８】
一つの側面では、配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の構成を示す概略断面図である。
【図２】第１の実施形態による半導体装置に備えられるクロックツリー構造とロジック回路との関係を示す模式図である。
【図３】第１の実施形態による半導体装置の第１半導体ダイの貫通電極を示す概略平面図である。
【図４】第１の実施形態による積層半導体装置の構成を示す概略断面図である。
【図５】第１の実施形態による半導体装置におけるクロックツリー構造の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。
【図６】第１の実施形態による半導体装置におけるクロックツリー構造のクロック配線を示す概略平面図である。
【図７】第１の実施形態による半導体装置におけるクロックツリー構造の他の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。
【図８】第１の実施形態による半導体装置におけるクロックツリー構造（クロックメッシュを含む）の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。
【図９】第１の実施形態による半導体装置におけるクロックツリー構造（クロックメッシュを含む）のクロック配線を示す概略平面図である。
【図１０】第１の実施形態による半導体装置におけるクロックツリー構造（クロックメッシュを含む）の他の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。
【図１１】第１の実施形態による半導体装置の物理的構成の一部を示す概略断面図である。
【図１２】マイクロバンプの配置例を示す概略平面図である。
【図１３】第１半導体ダイにおけるＰＬＬ回路の周辺の構成を示す模式図である。
【図１４】第１の実施形態による積層半導体装置の製造方法１を工程順に示す概略断面図である。
【図１５】第１の実施形態による積層半導体装置の製造方法２を工程順に示す概略断面図である。
【図１６】第２の実施形態で付加されるクロック信号の冗長回路の一例を示す模式図である。
【図１７】第２の実施形態で付加されるクロック信号の自己診断回路の一例を示す模式図である。
【図１８】第２の実施形態で付加されるチェックイネーブル信号生成回路の一例を示す模式図である。
【図１９】第２の実施形態で付加された自己診断回路等によるクロック信号の診断フローを示す図である。
【図２０】第３の実施形態の半導体装置の比較例における電源配線パターンの構成を示す概略斜視図である。
【図２１】第３の実施形態による半導体装置における電源配線パターンの構成を示す概略斜視図である。
【図２２】第４の実施形態による構成例１の半導体装置の第１半導体ダイの一部を示す概略平面図である。
【図２３】第４の実施形態による構成例２の半導体装置の第１半導体ダイの一部を示す概略平面図である。
【図２４】第４の実施形態による構成例３の半導体装置の一部を示す概略平面図である。
【図２５】第４の実施形態による構成例３の半導体装置において、ＲＡＭの構成例を示す概略斜視図である。
【図２６】第５の実施形態による構成例１の半導体装置の概略を示す模式図である。
【図２７】第５の実施形態による構成例２の半導体装置の概略を示す模式図である。
【図２８】第５の実施形態による構成例３の半導体装置の概略を示す模式図である。
【図２９】第５の実施形態による構成例４の半導体装置の概略を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、３次元実装技術を適用した半導体装置及び半導体装置の製造方法の諸実施形態について、図面を参照して詳細に説明する。
【００１１】
［第１の実施形態］
（半導体装置の構成）
図１は、第１の実施形態による半導体装置の構成を示す概略断面図である。
この半導体装置は、ボトム（Bottom）ダイである第１半導体ダイ１と、第１半導体ダイ１上に積層されたトップ（Top）ダイである第２半導体ダイ２とを備え、第１半導体ダイ１と第２半導体ダイ２とがマイクロバンプ等のバンプ３により接続されている。第１半導体ダイ１と第２半導体ダイ２とは、フェース・トゥー・フェース（Face to Face）で接続されている。
【００１２】
図２は、第１の実施形態による半導体装置に備えられるロジック回路と、当該ロジック回路に含まれるフリップフロップ回路に対してクロック信号を供給するクロックツリー構造との関係を示す模式図である。
本実施形態による半導体装置は、第１部分４Ａ及び第２部分４Ｂを有するクロックツリー構造４と、フリップフロップ回路等のロジック回路５とを備えている。クロックツリー構造４のメイン構成である第１部分４Ａが第１半導体ダイ１に、クロックツリー構造４の残余構成である第２部分４Ｂ及びロジック回路５が第２半導体ダイ２にそれぞれ配されている。ロジック回路５は、第２部分４Ｂと配線６により電気的に接続されている。クロックツリー構造４は、第１部分４Ａと第２部分４Ｂとがバンプ３を介して電気的に接続されて構成される。
【００１３】
図１に示すように、第１半導体ダイ１は、第１半導体基板１１と、第１半導体基板１１上に形成された第１素子形成層１２と、第１半導体基板１１の下面（裏面）に設けられたＣ４バンプ等のバンプ１３とを備えている。
第１素子形成層１２は、クロック回路の第１部分、電源配線、及び信号配線等を有している。第１素子形成層１２の最下部には、電源配線と接続された接続パッド１４が設けられている。
【００１４】
第１半導体基板１１には、当該第１半導体基板１１を貫通し、上面（表面）で接続パッド１４と接続されたＴＳＶ（Through Silicon Via）等の貫通電極１５を有している。半導体基板１１では、図３に示すように、複数の電極領域１１Ａが半導体基板１１の下面（裏面）の全面に亘って一様に配置される。図３の例では、半導体基板１１の裏面の全面に亘って、複数の電極領域１１Ａがそれぞれ等間隔に均一配置されている。各電極領域１１Ａ内には貫通電極１５が設けられており、電極領域１１Ａ内で貫通電極１５の周辺の部位は、セル配置禁止領域１１ａとされている。バンプ１３は、第１半導体基板１１の下面で貫通電極１５と接続されている。
【００１５】
第２半導体ダイ２は、第２半導体基板１６と、第２半導体基板１６上（図１では第２半導体基板１６下）に形成された第２素子形成層１７とを備えている。第２素子形成層１７は、第１素子形成層１１とバンプ３により接続されている。
第２素子形成層１７は、ロジック回路、クロック回路の第２部分、及び当該第２部分とロジック回路とを接続する配線等とを備えている。
【００１６】
図４に示すように、この半導体装置がパッケージ基板１０上にバンプ１３により接続され、積層半導体装置が構成される。パッケージ基板１０から貫通電極１５を介して半導体装置に電力が供給される。
【００１７】
図５は、第１の実施形態による半導体装置におけるクロックツリー構造の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。図６は、クロックツリー構造のクロック配線を示す概略平面図である。
クロックツリー構造４は、いわゆるＨツリーの等長配線構造とされており、ＰＬＬ（Phase Locked Loop）回路４ａと、各段を構成するバッファ回路４ｂ及びクロック配線４ｃとを有している。クロックツリー構造４において、１段目構成は、１つのバッファ回路４ｂ及びクロック配線４ｃからなる。２段目構成は、１段目構成から例えば２つに枝分かれした２つのバッファ回路４ｂ及びクロック配線４ｃからなる。３段目構成は、２段目構成の各バッファ回路４ｂからそれぞれ例えば２つに枝分かれした４つのバッファ回路４ｂ及びクロック配線４ｃからなる。このようにして、最終段構成はその前段の構成の各バッファ回路４ｂからそれぞれ例えば２つに枝分かれした所定数のバッファ回路４ｂ及びクロック配線４ｃからなる。図５の例では、２段目構成〜最終段構成に至るまでの任意の段をＮ段目構成（Ｎは３以上の整数）と呼ぶ。更に、最終段構成の各バッファ回路４ｂと接続されたバッファ回路４ｂと、ロジック回路５に接続されるまでのバッファ回路４ｂ及びクロック配線４ｃにより終端構造が構成される。クロックツリー構造４は、ＰＬＬ回路４ａと、１段目構成〜最終段構成及び終端構造とを有して構成される。
【００１８】
本実施形態では、少なくとも２段目構成〜Ｎ段目構成（の全て）、図５の例では１段目リピータと共に２段目構成〜最終段構成（の全て）がクロックツリー構造４の第１部分４Ａであり、第１半導体ダイ１に配されている。ＰＬＬ回路４ａ、１段目構成、及び終端構造がクロックツリー構造４の第２部分４Ｂであり、終端構造と接続されたロジック回路５と共に第２半導体ダイ２に配されている。
【００１９】
クロックツリー構造は、図７のように第１半導体ダイ及び第２半導体ダイに配しても良い。
本実施形態では、少なくとも２段目構成〜Ｎ段目構成（の全て）、図７の例ではＰＬＬ回路４ａ及び１段目構成〜最終段構成（の全て）がクロックツリー構造４の第１部分４Ａであり、第１半導体ダイ１に配されている。終端構造がクロックツリー構造４の第２部分４Ｂであり、終端構造と接続されたロジック回路５と共に第２半導体ダイ２に配されている。
【００２０】
図８は、第１の実施形態による半導体装置におけるクロックツリー構造の他の具体的構成及びクロックツリー構造と接続されるフリップフロップ回路を示す模式図である。図９は、クロックツリー構造におけるクロックメッシュを示す概略平面図である。
クロックツリー構造４は、Ｈ字型の分岐構造を有するいわゆるＨツリーの等長配線構造とされており、ＰＬＬ回路４ａと、各段を構成するバッファ回路４ｂ及びクロック配線４ｃと、メッシュ配線によりクロック信号を分配するクロックメッシュ６を有している。１段目構成は、１つのバッファ回路４ｂ及びクロック配線４ｃからなる。２段目構成は、１段目構成から例えば２つに枝分かれした２つのバッファ回路４ｂ及びクロック配線４ｃからなる。３段目構成は、２段目構成の各バッファ回路４ｂからそれぞれ例えば２つに枝分かれした４つのバッファ回路４ｂ及びクロック配線４ｃからなる。このようにして、最終段構成はその前段の構成の各バッファ回路４ｂからそれぞれ例えば２つに枝分かれした所定数のバッファ回路４ｂ及びクロック配線４ｃからなる。最終段構成の各バッファ回路４ｂと各クロックメッシュ６とがそれぞれ接続されている。図８の例では、２段目構成〜最終段構成及びクロックメッシュ６に至るまでの任意の段をＮ段目構成（Ｎは３以上の整数）と呼ぶ。更に、各クロックメッシュ６と接続されたバッファ回路４ｂと、ロジック回路５に接続されるまでのバッファ回路４ｂ及びクロック配線４ｃにより終端構造が構成される。クロックツリー構造４は、ＰＬＬ回路４ａと、１段目構成〜最終段構成及びクロックメッシュ６と終端構造とを有して構成される。
【００２１】
本実施形態では、少なくとも２段目構成〜Ｎ段目構成（の全て）、図８の例では１段目リピータと共に２段目構成〜最終段構成及びクロックメッシュ６（の全て）がクロックツリー構造４の第１部分４Ａであり、第１半導体ダイ１に配されている。ＰＬＬ回路４ａ、１段目構成、及び終端構造がクロックツリー構造４の第２部分４Ｂであり、終端構造と接続されたロジック回路５と共に第２半導体ダイ２に配されている。
【００２２】
クロックツリー構造は、図１０のように第１半導体ダイ及び第２半導体ダイに配しても良い。
本実施形態では、少なくとも２段目構成〜Ｎ段目構成（の全て）、図１０の例ではＰＬＬ回路４ａ及び１段目構成〜最終段構成及びクロックメッシュ６（の全て）がクロックツリー構造４の第１部分４Ａであり、第１半導体ダイ１に配されている。終端構造がクロックツリー構造４の第２部分４Ｂであり、終端構造と接続されたロジック回路５と共に第２半導体ダイ２に配されている。
クロックツリー構造としては、上記の各構成例の他、どのような構造でも採用することができる。
【００２３】
図１１は、本実施形態による半導体装置の物理的構成の一部を示す概略断面図である。
第１半導体ダイ１では、第１素子形成層１２に、電源配線２１、クロックツリー構造のうちの第１部分、及び信号配線２４が設けられている。図１１の例では、クロックツリー構造の第１部分をクロックマクロ２２及びクロック配線２３で代表して示している。電源配線２１は、貫通電極１５と接続されている。クロック配線２３の一端は、クロックマクロ２２に接続されている。
【００２４】
第２半導体ダイ２では、第２素子形成層１７に、電源配線２５、クロックツリー構造のうちの第２部分、信号配線２９、及びクロック配線３０が設けられている。図１１の例では、クロックツリー構造の第２部分をフリップフロップ回路２６、クロックマクロ２７、クロック配線２８、及び配線３０で代表して示している。配線３０は、フリップフロップ回路２６とクロックマクロ２７を接続している。
【００２５】
第１半導体ダイ１と第２半導体ダイ２との間には、電源配線２１と電源配線２５、信号配線２４と信号配線２９、クロック配線２３の他端とクロック配線２８の他端等が、それぞれバンプ３により接続されている。
信号配線２４，２９間を接続するバンプ３ａと、電源配線２１，２５を接続するバンプ３ｂとは、例えば図１２のように、千鳥状に交互に配置される。
【００２６】
上記の図５又は図８のように、ＰＬＬ回路をフリップフロップ回路等のロジック回路と同じ第２半導体ダイ２に配する場合、電源供給はロジック回路と同様に行われるために問題はない。クロックツリー構造のメイン構成は第１半導体ダイ１に備えられるため、ＰＬＬ回路からの出力信号を第１半導体ダイ１に接続する必要がある。
【００２７】
上記の図７又は図１０のように、ＰＬＬ回路をクロックツリー構造の第１部分と同じ第１半導体ダイ１に配する場合、ＰＬＬ回路の配置箇所に貫通電極を設けることはできない。この場合には、第１半導体ダイ１におけるＰＬＬ回路の周辺の構成は、例えば図１３のようになる。図１３（ａ）が概略斜視図、図１３（ｂ）が概略平面図である。
第１半導体ダイ１において、貫通電極１５は、ＰＬＬ回路３１を除いて、ＶＤＤ配線３２、クロック配線３３、アナログ電源（ＡＶＤＤ）配線３４、及びＧＮＤ配線３５に接続されている。この場合、第２半導体ダイ２に不要であるＡＶＤＤ配線３４は、上部の電源配線（パワープレーン）には接続しない。
【００２８】
本実施形態による半導体装置では、Face to Face構造が採用されている。例えばFace to Back構造とすれば第１半導体ダイと第２半導体ダイとの接続経路に貫通電極を設けることを要し、例えば信号ディレイのタイミング計算等に影響を及ぼす可能性がある。Face to Face構造が採用することにより、第１半導体ダイ１と第２半導体ダイ２とをマイクロバンプ等で接続する際に、接続経路に余計な容量等を発生させる貫通電極が不要となる。
【００２９】
本実施形態による半導体装置では、第１半導体ダイ１には、クロックツリー構造のメイン構成である第１部分が配されている。第２半導体ダイ２には、ロジック回路と、クロックツリー構造の残部である第２部分とが配され、ロジック回路と第２部分とが電気的に接続されている。第１部分と第２部分とがバンプ３を介して電気的に接続されている。クロックツリー構造は、その大部分の構成が第１部分であり、第２部分は第１部分に比較して少ない構成とされている。
【００３０】
第２半導体ダイ２に配されたクロックツリー構造の部分は、上記の第２部分のみであるため、第２半導体ダイ２におけるロジック回路の周辺の配線混雑度が改善される。更には、第１半導体ダイ１に、クロックツリー構造の大部分である第１部分が備えられるため、第２半導体ダイ２ではロジック回路に対するクロック信号によるクロストーク等のシグナル・インティグリティへの影響は極めて小さい。そのため、第２半導体ダイ２に配すべきシールド配線が削減され、配線混雑度が大幅に改善される。これにより、第２半導体ダイ２のロジック回路の配線構造の自由度が増加する。また、第１半導体ダイ１の主な構造体がクロックツリー構造の第１部分であるため、第１半導体ダイ１には熱源が殆ど存在せず、第１半導体ダイ１に対する温度への考慮は不要となる。以上の構成を採ることにより、高密度の３次元実装を実現する高性能の半導体装置が実現する。
【００３１】
本実施形態による半導体装置において、第１半導体ダイ１にフリップフロップ回路等の多数のロジック回路を配さない構成とした場合では、極めて均一な構造のクロック配線を構築することが可能となり、クロックスキューを可及的に抑えることができる。また、第２半導体ダイ２にどのようなロジック回路が配置されても流用することが可能な第１半導体ダイ１を作製することが可能となる。
【００３２】
本実施形態による半導体装置では、第１半導体ダイ１にクロックツリー構造４の大部分である第１部分４Ａを配する構成を採るにあたり、第１半導体ダイ１の第１素子形成層１２下において、全面に亘って一様に配置されるように複数の貫通電極１５が配置される。この構成により、第１半導体ダイ１及び第２半導体ダイ２に十分な電力が供給される。多数の貫通電極１５を第１素子形成層１２下の全面に配するため、第１素子形成層１２における実装領域は制限されるが、クロックツリー構造４の第１部分４Ａを実装するに十分な領域を確保することは可能である。
【００３３】
（積層半導体装置の製造方法）
次に、本実施形態による積層半導体装置の製造方法について説明する。
【００３４】
−製造方法１−
図１４は、第１の実施形態による積層半導体装置の製造方法１を工程順に示す概略断面図である。（ｂ）は（ａ）の第１及び第２半導体ダイの断面の一部拡大図であり、（ｄ）は（ｃ）の第１及び第２半導体ダイの断面の一部拡大図である。
【００３５】
先ず、図１４（ａ）に示すように、第１半導体ダイ１及び第２半導体ダイ２を形成する。
第１半導体ダイ１では、第１半導体基板１１上に第１素子形成層１２を形成し、第１半導体基板１１の裏面に、第１半導体基板１１を貫通して第１素子形成層１２の接続パッドと接続される貫通電極１５を形成する。第１半導体基板１１の裏面において、各貫通電極１５にＣ４バンプ等のバンプ１３を接続する。
第１素子形成層１２は、図１４（ｂ）に示すように、電源配線２１、クロックツリー構造のうちの第１部分、及び信号配線２４が形成される。図１４（ｂ）では、クロックツリー構造の第１部分をクロックマクロ２２及びクロック配線２３で代表して示している。電源配線２１は、貫通電極１５と接続される。
【００３６】
第２半導体ダイ２では、第２半導体基板１６上に第２素子形成層１７を形成する。
第２素子形成層１７は、図１４（ｂ）に示すように、電源配線２５、クロックツリー構造のうちの第２部分、信号配線２９、及びクロック配線３０が形成される。図１４（ｂ）では、クロックツリー構造の第２部分をフリップフロップ回路２６、クロックマクロ２７、クロック配線２８、及びクロック配線３０で代表して示している。
【００３７】
続いて、図１４（ｃ）に示すように、第１半導体ダイ１と第２半導体ダイ２とをFace to Faceで接続する。
詳細には、第１半導体ダイ１の表面に、第２半導体ダイ２の表面を、マイクロバンプ等のバンプ３により接続する。このとき、図１４（ｄ）に示すように、電源配線２１と電源配線２５、信号配線２４と信号配線２９、クロックツリー構造の第１部分と第２部分（図１４（ｄ）の例では、クロック配線２３とクロック配線２８）が、それぞれバンプ３により接続される。ここで、クロックツリー構造の第１部分と第２部分とがバンプ３を介して電気的に接続され、第１半導体ダイ１及び第２半導体ダイ２に亘るクロックツリー構造が形成される。
【００３８】
続いて、図１４（ｅ）に示すように、第１半導体ダイ１及び第２半導体ダイ２からなる半導体装置をパッケージ基板１０に接続する。
詳細には、第１半導体ダイ１及び第２半導体ダイ２からなる半導体装置をパッケージ基板１０上に配し、第１半導体ダイ１の裏面に設けられたＣ４バンプ等のバンプ１３により接続する。
以上により、積層半導体装置が形成される。
【００３９】
−製造方法２−
図１５は、第１の実施形態による積層半導体装置の製造方法２を工程順に示す概略断面図である。
先ず、図１５（ａ）に示すように、第１半導体ダイ１をパッケージ基板１０に接続する。
詳細には、第１半導体ダイ１をパッケージ基板１０上に配し、第１半導体ダイ１の裏面に設けられたＣ４バンプ等のバンプ１３により接続する。
【００４０】
続いて、図１５（ｂ）に示すように、第２半導体ダイ２を第１半導体ダイ１とFace to Faceで接続する。
詳細には、第１半導体ダイ１の表面に、第２半導体ダイ２の表面を、マイクロバンプ等のバンプ３により接続する。このとき、第１半導体ダイ１の第１素子形成層１２に配されたクロックツリー構造の第１部分と、第２半導体ダイ２の第２素子形成層１７に配されたクロックツリー構造の第２部分とがバンプ３を介して電気的に接続され、第１半導体ダイ１及び第２半導体ダイ２に亘るクロックツリー構造が構成される。
以上により、積層半導体装置が形成される。
【００４１】
以上説明したように、本実施形態によれば、半導体ダイの積層構造において、ロジック回路が配された第２半導体ダイの配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。
【００４２】
［第２の実施形態］
本実施形態では、第１の実施形態による半導体装置のクロックツリー構造に、クロック信号の自己診断回路等が付加された構成を開示する。
第１の実施形態による半導体装置では、クロック配線が第１半導体ダイ１から第２半導体ダイ２へバンプ３を介して接続されるため、第１及び第２半導体ダイ１，２間を接続するバンプ３で接続不良が発生する可能性がある。この状況に対応すべく、クロック信号の冗長回路、自己診断回路、及びチェックイネーブル信号生成回路が配されている。
【００４３】
図１６は、第２の実施形態で付加されるクロック信号の冗長回路の一例を示す模式図である。
この冗長回路４０は、第１半導体ダイ１と第２半導体ダイ２との間を接続している全てのクロック信号を冗長化させて２重にクロック信号（CLK1，CLK2）を伝搬させるものである。
冗長回路４０は、バンプ３を挟んで第１半導体ダイ１に備えられる第１構成部４１と、第２半導体ダイ２に備えられる第２構成部４２とを有している。冗長回路４０は、第１構成部４１の後段に、クロックディレイの調整を行うタップコントローラ４３を有している。第１構成部４１は、CLK1，CLK2のバッファ回路４４ａ，４４ｂを有している。第２構成部４２は、CLK1，CLK2のバッファ回路４５ａ，４５ｂと、CLK1と後述するCLK1の選択信号（CLK1_SEL）とが入力するＡＮＤ回路４６ａと、CLK2とCLK2の後述する選択信号（CLK2_SEL）とが入力するＡＮＤ回路４６ｂとを有している。更に、ＡＮＤ回路４６ａ，４６ｂと接続されたＯＲ回路４６ｃが設けられており、クロック信号（CLK）が出力される。
【００４４】
図１７は、第２の実施形態で付加されるクロック信号の自己診断回路の一例を示す模式図である。
この自己診断回路５０は、第２半導体ダイ２に配されている。図１７（ａ）に示すように、CLK1の入力側では、複数のフリップフロップ回路４７ａ、ＡＮＤ回路４８ａ、ＯＲ回路４９ａ、及びフリップフロップ回路５１ａが設けられている。同様に、CLK2の入力側では、複数のフリップフロップ回路４７ｂ、ＡＮＤ回路４８ｂ、ＯＲ回路４９ｂ、及びフリップフロップ回路５１ｂが設けられている。複数のフリップフロップ回路４７ａ及びＡＮＤ回路４８ａにより、パルスカウンタ（又は加算器）が構成される。複数のフリップフロップ回路４７ｂ及びＡＮＤ回路４８ｂにより、パルスカウンタ（又は加算器）が構成される。パルスカウンタ（又は加算器）で動作させ、ある一定域まで動作したならば、問題ないものと判断される。バンプ３で接続不良を起こしていたならば、パルスカウンタ（又は加算器）が動作しないため、判断が可能である。更に、フリップフロップ回路５１ａ，５１ｂからの出力がそれぞれ入力されるＡＮＤ回路５２ａ，５２ｂ，５２ｃ，５２ｄが設けられている。ＡＮＤ回路５２ａからはCLK1,2共に正常である旨の信号（CLK_OK）が出力される。ＡＮＤ回路５２ｂからはCLK1がエラーである旨の信号（CLK1_ERR）が出力される。ＡＮＤ回路５２ｃからはCLK2がエラーである旨の信号（CLK2_ERR）が出力される。ＡＮＤ回路５２ｄからはCLK1,2共にエラーである旨の信号（CLK_NG）が出力される。
【００４５】
図１７（ｂ）に示すように、自己診断回路５０には、ＯＲ回路５３及びＡＮＤ回路５４ａ，５４ｂ，５４ｃが設けられている。ＯＲ回路５３には、ＡＮＤ回路５２ａからのCLK_OKと、ＡＮＤ回路５２ｃからのCLK2_ERRとが入力する。ＡＮＤ回路５４ａには、ＯＲ回路５３からの出力と、後述するチェックイネーブル信号（CHK_EN）とが入力し、CLK1_SELが出力される。ＡＮＤ回路５４ｂには、ＡＮＤ回路５２ｂからのCLK1_ERRと、CHK_ENとが入力し、CLK2_SELが出力される。ＡＮＤ回路５４ｃには、ＡＮＤ回路５２ｄからのCLK_NGと、CHK_ENとが入力し、CLK1,2共にエラーである旨を警告する信号（CLK_ALARM）が出力される。CLK1_SEL及びCLK2_SELは、それぞれ冗長回路４０のＡＮＤ回路４６ａ，４６ｂに入力される。
【００４６】
図１８は、第２の実施形態で付加されるチェックイネーブル信号生成回路の一例を示す模式図である。
このチェックイネーブル信号生成回路６０は、図１８（ａ）に示す前段部分６１が第１半導体ダイ１に、図１８（ｂ）に示す後段部分６２が第２半導体ダイ２にそれぞれ備えられる。
【００４７】
図１８（ａ）のように、前段部分６１では、初段に第１半導体ダイ１のクロックツリー最終段構成の特定の箇所からのCLK3（図１６のCLK1，CLK2と同様）が入力される複数のフリップフロップ回路（又は加算器）５５、ＡＮＤ回路５６、ＯＲ回路５７、及びフリップフロップ回路５８が設けられている。フリップフロップ回路５８からの出力がそれぞれ入力されるバッファ回路５９ａ，５９ｂ，５９ｃが設けられている。バッファ回路５９ａからは第１チェックイネーブル信号（CHK_EN1）が、バッファ回路５９ｂからは第２チェックイネーブル信号（CHK_EN2）が、バッファ回路５９ｃからは第３チェックイネーブル信号（CHK_EN3）がそれぞれ出力される。
【００４８】
図１８（ｂ）に示すように、後段部分６２では、バッファ回路６３ａ，６３ｂ，６３ｃ、ＡＮＤ回路６４ａ，６４ｂ，６４ｃ、及びＯＲ回路６５が設けられている。バッファ回路６３ａ，６３ｂ，６３ｃには、CHK_EN1、CHK_EN2、及びCHK_EN3が入力される。ＡＮＤ回路６４ａにはCHK_EN1及びCHK_EN2が、ＡＮＤ回路６４ｂにはCHK_EN1及びCHK_EN3が、ＡＮＤ回路６４ｃにはCHK_EN2及びCHK_EN3がそれぞれ入力される。ＯＲ回路６５では、ＡＮＤ回路６４ａ，６４ｂ，６４ｃからの出力が多数決されてチェックイネーブル信号（CHK_EN）が出力される。CHK_ENは、自己診断回路５０のＡＮＤ回路５４ａ，５４ｂ，５４ｃにそれぞれ入力される。
【００４９】
図１９は、第２の実施形態で付加された自己診断回路等によるクロック信号の診断フローを示す図である。
この診断フローでは、冗長回路４０及び自己診断回路５０を駆動させ、クロックツリー構造の第１半導体ダイ１から第２半導体ダイ２へのクロック信号の疎通確認が開始される（ステップＳ１）。
【００５０】
ステップＳ１と並行して、チェックイネーブル信号生成回路６０を駆動させ（ステップＳ２）、CHK_ENを伝搬させる（ステップＳ３）。
自己診断回路５０において、CLK1及びCLK2の伝搬の有無が判定される（ステップＳ４）。CLK1及びCLK2の双方の伝搬が確認された場合には、CLK1が選択され（ステップＳ５）、CLK1_SELが出力される。CLK1及び CLK2の双方の伝搬が確認されたものではない場合には、先ずCLK1のみの伝搬の有無が判定される（ステップＳ６）。CLK1のみの伝搬が確認された場合には、CLK1が選択され（ステップＳ５）、CLK1_SELが出力される。CLK1の伝搬が確認されない場合には、CLK2のみの伝搬の有無が判定される（ステップＳ７）。CLK2のみの伝搬が確認された場合には、CLK2が選択され（ステップＳ８）、CLK2_SELが出力される。CLK2の伝搬も確認されない場合には、CLK1及びCLK2の双方の伝搬がないこととなるため、CLK_ALARMが出力される（ステップＳ９）。
【００５１】
以上説明したように、本実施形態によれば、半導体ダイの積層構造において、ロジック回路が配された第２半導体ダイの配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。
更に、クロックツリー構造にクロック信号の自己診断回路等が付加されたことにより、クロック信号の信頼性及び歩留まりが向上する。
【００５２】
［第３の実施形態］
本実施形態では、第１（及び第２）の実施形態による半導体装置において、第１半導体ダイの電源配線を強化した構成を開示する。
【００５３】
図２０は、第３の実施形態の半導体装置の比較例における電源配線パターンの構成を示す概略斜視図である。
比較例では、ＧＮＤ配線、ＶＤＤ配線の電源配線パターン、及び信号の配線パターンは、第１半導体ダイにおいては、例えば２層からなるメインパワーメッシュ７１、例えば各々４分割された２層からなるパワープレーン７２、及びパッド７３が順次積層されている。第２半導体ダイにおいては、パッド７４、例えば各々４分割された２層からなるパワープレーン７５、例えば２層からなるメインパワーメッシュ７６が順次積層されている。第１及び第２半導体ダイの双方において、メインパワーメッシュより細くピッチの狭いストライプメッシュ構造とされたサブパワーメッシュが追加され、全体の電源配線構造が構築される。第２半導体ダイでは、比較例の電源配線パターンが配されることで、パワープレーン７５の部位に一般的な配線を配することはできない。メインパワーメッシュ７６の部位でも、一般的な配線を配することができる領域には限りがある。
【００５４】
第１の実施形態による半導体装置では、クロック回路の大部分を占める第１部分が第１半導体ダイに配され、第２半導体ダイには残余の第２部分が配される。従って、電源配線パターンのうちの第１半導体ダイに配される部分を強化することは比較的容易である。
【００５５】
図２１は、第３の実施形態による半導体装置における電源配線パターンの構成を示す概略斜視図である。
本実施形態では、ＧＮＤ配線、ＶＤＤ配線の電源配線パターン、及び信号の配線パターンは、第１半導体ダイにおいては、例えば４層からなるメインパワーメッシュ８１、例えば各々４分割された４層からなるパワープレーン８２、及びパッド８３が順次積層されている。第２半導体ダイにおいては、パッド８４及び例えば４層からなるメインパワーメッシュ８５が順次積層されている。このように、第１半導体ダイに配するパワープレーンを比較例の例えば２倍とすることで、第２半導体ダイのパワープレーンをパワーメッシュに変更することができる。これにより、メインパワーメッシュ８５の部位にも一般的な配線を通過させることができ、配線配置の自由度が向上する。ここで、パッド８３，８４を千鳥構造からストライプ構造に変更することにより、電源配線パターンのうちの第２半導体ダイの部分をより効率の良い構造とすることが可能である。
【００５６】
以上説明したように、本実施形態によれば、半導体ダイの積層構造において、ロジック回路が配された第２半導体ダイの配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。
更に、電源配線パターンのうちの第１半導体ダイに配される電源配線部分を強化することにより、第２半導体ダイに配される電源配線部分が簡素化され、第２半導体ダイの配線混雑度がより緩和され、更なる高密度の３次元実装が可能となる。
【００５７】
［第４の実施形態］
本実施形態では、第１（〜第３）の実施形態による半導体装置に、ＲＡＭマクロが配された構成を開示する。
【００５８】
（構成例１）
図２２は、第４の実施形態による構成例１の半導体装置の第１半導体ダイの一部を示す概略平面図である。
構成例１では、半導体装置の第１半導体ダイ１における貫通電極１５の電極領域１１Ａ間の領域に、キャッシュ部又はヒストリー用等のＲＡＭマクロ９１が配置される。ＲＡＭマクロ９１は、マイクロバンプを介して第２半導体ダイに配されたロジック回路と電気的に接続される。この場合、ＲＡＭマクロ９１とロジック回路との間における信号の入出力はマイクロバンプを介して行われるため、マイクロバンプのピッチを狭くすることで、ディレイ設計において有利となる。
【００５９】
（構成例２）
図２３は、第４の実施形態による構成例２の半導体装置の第１半導体ダイの一部を示す概略平面図である。
構成例２では、特に巨大なＲＡＭマクロを考慮して、半導体装置の第１半導体ダイ１における貫通電極１５の電極領域１１Ａ間の領域に、十字形状のＲＡＭマクロ９２が配置される。ＲＡＭマクロ９２は、マイクロバンプを介して第２半導体ダイに配されたロジック回路と電気的に接続される。
【００６０】
（構成例３）
図２４は、第４の実施形態による構成例３の半導体装置の一部を示す概略平面図である。
構成例３では、ＲＡＭマクロを第１部分及び第２部分に分割し、第１部分を第１半導体ダイに、第２部分を第２半導体ダイにそれぞれ配する。具体的には、第１半導体ダイ１については、貫通電極１５の電極領域１１Ａ間の領域に、ＲＡＭマクロ９３の第１部分９３ａが配置される。第２半導体ダイ２については、ＲＡＭマクロ９３の第２部分９３ｂが配置される。この半導体装置では、図２５に示すように、第１部分９３ａにはＲＡＭ間配線９４ａが、第２部分９３ｂにはＲＡＭ間配線９４ｂが接続され、ＲＡＭ間配線９４ａ，９４ｂがマイクロバンプを介して電気的に接続され、ＲＡＭマクロ９３が構成される。
【００６１】
以上説明したように、本実施形態によれば、半導体ダイの積層構造において、ロジック回路が配された第２半導体ダイの配線混雑度を改善して、高密度の３次元実装を可能とする高性能の半導体装置が実現する。
更に、構成例１，２のようにＲＡＭマクロを第１半導体ダイのみに配したり、構成例３のようにＲＡＭマクロを第１半導体ダイ及び第２半導体ダイに分割配置することにより、第２半導体ダイの配線混雑度がより緩和される。そのため、第２半導体ダイに配するロジック回路を増加させたり、第２半導体ダイの実装面積を圧縮して第２半導体ダイを縮小することも可能となる。
【００６２】
［第５の実施形態］
本実施形態では、第１（〜第４）の実施形態による半導体装置において、第１半導体ダイに諸々の回路や配線構造が配された構成を開示する。
【００６３】
（構成例１）
図２６は、第５の実施形態による構成例１の半導体装置の概略を示す模式図である。
構成例１では、半導体装置の第１半導体ダイ１にＤＦＴ（Design For Testability）回路１０１が配置される。第１の実施形態で説明したように、第１半導体ダイには、半導体基板の全面に複数の貫通電極が配置される構成を採る。そのため、第１半導体ダイに通常のロジック回路を配することは困難であり、性能を悪化させる可能性がある。そこで構成例１では、ロジック回路との関連性の低いＤＦＴ回路１０１を第１半導体ダイ１に配する。ＤＦＴ回路１０１には、ロジック回路のような高速な動作を必要としない回路構成が多数存在するため、ロジック回路が配された第２半導体ダイと異なる第１半導体ダイに実装することは比較的容易である。具体的には、図２６のように、第１半導体ダイ１にはクロックツリー構造の第１部分４Ａ及びＤＦＴ回路１０１が配され、第２半導体ダイ２にはクロックツリー構造の第２部分４Ｂ及びロジック回路５が配置される。
なお、第４の実施形態の各構成例において、ＲＡＭマクロに接続されるメモリＢＩＳＴ（Build In Self Test）等のＤＦＴ回路も第１半導体ダイに実装される。
【００６４】
（構成例２）
図２７は、第５の実施形態による構成例２の半導体装置の概略を示す模式図である。
構成例２では、半導体装置の第１半導体ダイ１にリセット信号回路等の非同期回路１０２が配置される。具体的には、図２７のように、第１半導体ダイ１にはクロックツリー構造の第１部分４Ａ及び非同期回路１０２が配され、第２半導体ダイ２にはクロックツリー構造の第２部分４Ｂ及びロジック回路５が配置される。
【００６５】
（構成例３）
図２８は、第５の実施形態による構成例３の半導体装置の概略を示す模式図である。
構成例３では、半導体装置の第１半導体ダイ１に長距離配線（及びそのリピーター）１０３が配置される。具体的には、図２８のように、第１半導体ダイ１にはクロックツリー構造の第１部分４Ａ及び長距離配線１０３が配され、第２半導体ダイ２にはクロックツリー構造の第２部分４Ｂ及びロジック回路（長距離配線のドライバ及びレシーバを含む）が配置される。
【００６６】
長距離配線１０３は、他の一般配線と殆ど並走することがないため、クロストークノイズの影響を受け難くなる。長距離配線１０３は、クロックツリー構造の大部分を占める第１部分４Ａと共に第１半導体ダイ１に配される。第１半導体ダイ１には長距離配線１０３を配する領域は十分に存在するため、長距離配線１０３の配置について問題になることはないと考えられる。
【００６７】
（構成例４）
図２９は、第５の実施形態による構成例４の半導体装置の概略を示す模式図である。
構成例４では、半導体装置の第１半導体ダイ１に、ＤＦＴ回路１０１、非同期回路１０２、長距離配線１０３、及びＲＡＭ１０４（例えば、図２２のＲＡＭマクロ９１等）が備えられる。具体的には、図２９のように、第１半導体ダイ１にはクロックツリー構造の第１部分４Ａと、ＤＦＴ回路１０１、非同期回路１０２、長距離配線１０３、及びＲＡＭ１０４とが配置される。第２半導体ダイ２には、クロックツリー構造の第２部分４Ｂ及びロジック回路５が配置される。
【００６８】
以上説明したように、本実施形態によれば、半導体ダイの積層構造において、ロジック回路が配された第２半導体ダイの配線混雑度を改善して、高密度の３次元実装が可能となる。
更に、第１半導体ダイ１にＤＦＴ回路１０１、非同期回路１０２、長距離配線１０３、ＲＡＭ１０４等を適宜配することにより、第２半導体ダイ２の配線混雑度が緩和され、より高密度の３次元実装を可能とする高性能の半導体装置が実現する。
【００６９】
以下、半導体装置及び半導体装置の製造方法の諸態様について、付記としてまとめて記載する。
【００７０】
（付記１）半導体装置において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体と、
前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体と
を有する半導体装置。
【００７１】
（付記２）前記第１半導体は、前記クロックツリーの１段目のバッファを有する付記１に記載の半導体装置。
【００７２】
（付記３）前記Ｎ段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される付記１又は２に記載の半導体装置。
【００７３】
（付記４）前記第１半導体は、前記第１半導体に含まれる半導体基板を貫通する貫通電極を含む付記１〜３のいずれか１項に記載の半導体装置。
【００７４】
（付記５）複数の前記貫通電極は、前記第１半導体の下面の全面に対して一様に配置される付記４に記載の半導体装置。
【００７５】
（付記６）前記第１半導体は、前記貫通電極と接続される電源配線を有する付記４又は５に記載の半導体装置。
【００７６】
（付記７）前記半導体装置は、クロック信号を診断する診断回路を有する付記１〜６のいずれか１項に記載の半導体装置。
【００７７】
（付記８）前記第１半導体は、ＤＦＴ回路を有している付記１〜７のいずれか１項に記載の半導体装置。
【００７８】
（付記９）前記第１半導体は、非同期回路を有している付記１〜８のいずれか１項に記載の半導体装置。
【００７９】
（付記１０）前記第１半導体は、ＲＡＭを有している付記１〜９のいずれか１項に記載の半導体装置。
【００８０】
（付記１１）前記第１半導体は、長距離配線を有している付記１〜１０のいずれか１項に記載の半導体装置。
【００８１】
（付記１２）半導体装置の製造方法において、
前記半導体装置に含まれる論理回路に対してクロック信号を供給するバッファが複数段接続されたクロックツリーにおける２段目からＮ段目（Ｎは３以上の整数）のバッファを含む第１半導体を形成し、
前記Ｎ段目のバッファと電気的に接続される論理回路を含む第２半導体を、前記第１半導体の上に積層し、
前記Ｎ段目のバッファを前記論理回路に接続する半導体装置の製造方法。
【００８２】
（付記１３）前記第１半導体は、前記クロックツリーの１段目のバッファを有する付記１２に記載の半導体装置の製造方法。
【００８３】
（付記１４）前記Ｎ段目のバッファは、前記論理回路に対してクロック信号を供給するクロックメッシュに接続される付記１２又は１３に記載の半導体装置の製造方法。
【００８４】
（付記１５）前記第１半導体は、前記第１半導体に含まれる半導体基板を貫通する貫通電極が形成される付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１６）複数の前記貫通電極は、前記第１半導体の下面の全面に対して一様に配置される付記１５に記載の半導体装置の製造方法。
【００８６】
（付記１７）前記第１半導体は、前記貫通電極と接続される電源配線を有する付記１５又は１６に記載の半導体装置の製造方法。
【００８７】
（付記１８）前記半導体装置は、クロック信号を診断する診断回路を有する付記１２〜１７のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記１９）前記第１半導体は、ＤＦＴ回路を有する付記１２〜１８のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記２０）前記第１半導体は、非同期回路を有する付記１２〜１９のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記２１）前記第１半導体は、ＲＡＭを有する付記１２〜２０のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記２２）前記第１半導体は、長距離配線を有する付記１２〜２１のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００９２】
１  第１半導体ダイ
２  第２半導体ダイ
３，１３  バンプ
４  クロックツリー構造
４Ａ  第１部分（クロックツリー構造）
４Ｂ  第２部分（クロックツリー構造）
４ａ，３１  ＰＬＬ回路
４ｂ  バッファ回路
４ｃ，２３，２８，３０，３３  クロック配線
５  ロジック回路
６  クロックメッシュ
１０  パッケージ基板
１１  第１半導体基板
１１Ａ  電極領域
１１ａ  セル配置禁止領域
１２  第１素子形成層
１４  接続パッド
１５  貫通電極
１６  第２半導体基板
１７  第２素子形成層
２１，２５  電源配線
２２，２７  クロックマクロ
２４，２９  信号配線
２６  フリップフロップ回路
３２  ＶＤＤ配線
３４  ＡＶＤＤ配線
３５  ＧＮＤ配線
４０  冗長回路
４１  第１構成部
４２  第２構成部
４３  タップコントローラ
４４ａ，４４ｂ，４５ａ，４５ｂ，５９ａ，５９ｂ，５９ｃ，６３ａ，６３ｂ，６３ｃ  バッファ回路
４６ａ，４６ｂ，５２ａ，５２ｂ，５２ｃ，５２ｄ，５４ａ，５４ｂ，５４ｃ，５６，６４ａ，６４ｂ，６４ｃ  ＡＮＤ回路
４６ｃ，４９ａ，４９，５３，５７，６５  ＯＲ回路
４７ａ，４７ｂ，５１ａ，５１ｂ，５５，５８  フリップフロップ回路
５０  自己診断回路
６１  チェックイネーブル信号生成回路の前段部分
６２  チェックイネーブル信号生成回路の後段部分
７１，７６，８１，８５  メインパワーメッシュ
７２，７５，８２  パワープレーン
７３，７４，８３，８４  パッド
９１，９２，９３  ＲＡＭマクロ
９３ａ  第１部分（ＲＡＭマクロ）
９３ｂ  第２部分（ＲＡＭマクロ）
９４ａ，９４ｂ  ＲＡＭ間配線
１０１  ＤＦＴ回路
１０２  非同期回路
１０３  長距離配線
１０４  ＲＡＭ
【図１】
2018182213.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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