(57)【要約】【課題】  より正確にデータを読み出す。【解決手段】  半導体記憶装置は、メモリセルに接続されたビット線及びソース線と、第１読み出し電圧をソース線に印加するドライバ３１と、ビット線に接続されたキャパシタ３０と、ソース線に第１読み出し電圧が印加されてから、ビット線の電圧が第１電圧になるまでの第１時間を求める読み出し回路２４と、第１時間を用いてメモリセルのデータを判定する判定回路５０とを含む。【選択図】  図５
2018092695.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子を含むメモリセルと、
前記メモリセルに接続されたビット線及びソース線と、
第１読み出し動作において、第１読み出し電圧を前記ソース線に印加する第１ドライバと、
前記第１読み出し動作の後の第２読み出し動作において、前記第１読み出し電圧と異なる第２読み出し電圧を前記ソース線に印加する第２ドライバと、
前記ビット線に接続されたキャパシタと、
前記ソース線に前記第１読み出し電圧が印加されてから、前記ビット線の電圧が第１電圧になるまでの第１時間を求める読み出し回路と、
前記第１読み出し動作において、前記第１時間を用いて前記メモリセルのデータを判定する判定回路と
を具備し、
前記読み出し回路は、前記第１読み出し動作により読み出されたデータがエラーである場合、前記ソース線に前記第２読み出し電圧が印加されてから、前記ビット線の電圧が前記第１電圧になるまでの第２時間を求め、
前記判定回路は、前記第２読み出し動作において、前記第１時間及び前記第２時間を用いて前記メモリセルのデータを判定する
半導体記憶装置。
【請求項２】
前記判定回路は、
前記第１読み出し動作時に、前記第１時間と、参照データとを比較して、前記メモリセルのデータを判定し、
前記第２読み出し動作時に、前記第１時間と、前記第２時間とを比較して、前記メモリセルのデータを判定する
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１時間をデータとして格納する第１レジスタと、
前記第２時間をデータとして格納する第２レジスタと
をさらに具備する
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２読み出し動作のそれぞれにおいて、クロック信号をカウントし、第１及び第２カウント値を出力するカウンタをさらに具備し、
前記第１カウント値は、前記第１時間に対応し、
前記第２カウント値は、前記第２時間に対応する
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記ビット線の電圧と、参照電圧とを比較するコンパレータをさらに具備し、
前記カウンタは、前記コンパレータの出力に応じてカウント動作を停止する
請求項４に記載の半導体記憶装置。
【請求項６】
前記読み出し回路は、
第２電圧と、前記ビット線の電圧とを比較する第１コンパレータと、
前記第２電圧より高い第３電圧と、前記ビット線の電圧とを比較する第２コンパレータと
を含み、
前記第１読み出し動作における前記第１及び第２コンパレータの出力は、前記第１時間に対応し、
前記第２読み出し動作における前記第１及び第２コンパレータの出力は、前記第２時間に対応する
請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項７】
可変抵抗素子を含むメモリセルと、
前記メモリセルに接続されたビット線及びソース線と、
第１読み出し動作において、第１読み出し電圧を前記ソース線に印加する第１ドライバと、
前記第１読み出し動作の後の第２読み出し動作において、前記第１読み出し電圧と異なる第２読み出し電圧を前記ソース線に印加する第２ドライバと、
前記ビット線に接続されたキャパシタと、
前記ビット線に接続された入力端子を有し、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータ回路と、
前記ビット線に接続された入力端子を有し、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータ回路と、
前記第１及び第２インバータ回路の出力信号を用いて、前記メモリセルのデータを判定する判定回路と
を具備し、
前記第２ＰＭＯＳトランジスタのサイズは、前記第１ＰＭＯＳトランジスタのサイズより大きい
半導体記憶装置。
【請求項８】
前記第２ＮＭＯＳトランジスタのサイズは、前記第１ＮＭＯＳトランジスタのサイズより小さい
請求項７に記載の半導体記憶装置。
【請求項９】
可変抵抗素子を含むメモリセルと、
前記メモリセルに接続されたビット線及びソース線と、
第１読み出し動作において、第１読み出し電圧を前記ソース線に印加する第１ドライバと、
前記第１読み出し動作の後の第２読み出し動作において、前記第１読み出し電圧と異なる第２読み出し電圧を前記ソース線に印加する第２ドライバと、
前記ビット線に接続されたキャパシタと、
前記ビット線に接続された入力端子を有し、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータ回路と、
前記ビット線に接続された入力端子を有し、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータ回路と、
前記第１及び第２インバータ回路の出力信号を用いて、前記メモリセルのデータを判定する判定回路と
を具備し、
前記第２ＮＭＯＳトランジスタのサイズは、前記第１ＮＭＯＳトランジスタのサイズより小さい
半導体記憶装置。
【請求項１０】
前記判定回路は、
前記第１読み出し動作時に、前記出力信号と、参照データとを比較して、前記メモリセルのデータを判定し、
前記第２読み出し動作時に、前記第１読み出し動作における第１出力信号と、前記第２読み出し動作における第２出力信号とを比較して、前記メモリセルのデータを判定する
請求項７乃至９のいずれかに記載の半導体記憶装置。
【請求項１１】
可変抵抗素子を含むメモリセルと、
前記メモリセルに接続されたビット線及びソース線と、
第１読み出し動作において、第１読み出し電圧を前記ソース線に印加する第１ドライバと、
前記第１読み出し動作の後の第２読み出し動作において、前記第１読み出し電圧と異なる第２読み出し電圧を前記ソース線に印加する第２ドライバと、
前記ビット線に接続されたキャパシタと、
前記ビット線に接続された入力端子を有し、前記ビット線の電圧が第１電圧になった場合に第１論理レベルを出力するインバータ回路と、
前記インバータ回路の出力端子に接続された第１入力端子と、クロック信号を受ける第２入力端子とを有するＡＮＤゲートと、
前記ＡＮＤゲートの出力をカウントするカウンタと、
前記カウンタのカウント値を用いて、前記メモリセルのデータを判定する判定回路と
を具備する半導体記憶装置。
【請求項１２】
前記判定回路は、
前記第１読み出し動作時に、前記カウント値と、参照データとを比較して、前記メモリセルのデータを判定し、
前記第２読み出し動作時に、前記第１読み出し動作における第１カウント値と、前記第２読み出し動作における第２カウント値とを比較して、前記メモリセルのデータを判定する
請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第２読み出し電圧は、前記第１読み出し電圧より高い
請求項１乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記第１読み出し電圧を前記ソース線に印加する前、及び前記第２読み出し電圧を前記ソース線に印加する前に、前記キャパシタを放電する放電素子をさらに具備する
請求項１乃至１３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
携帯情報端末に用いられるプロセッサは、低消費電力であることが求められる。プロセッサの低消費電力化の方法の１つとして、待機電力の大きいＳＲＡＭ（static random access memory）で構成されるキャッシュメモリを、不揮発性記憶素子を用いた不揮発性メモリで置き換える方法がある。ＳＲＡＭは、トランジスタの微細化に伴い、動作時、待機時共にリーク電流が大きくなる。このため、キャッシュメモリを不揮発性メモリで置き換えることにより、待機時にキャッシュメモリを電源遮断することが可能となり、待機時の消費電力を削減することができる。
【０００３】
例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ）をキャッシュメモリとして使用することにより、プロセッサの低消費電力化を実現しようとする試みが検討されている。ＭＲＡＭは、現在提案されている不揮発性メモリの中で高い書き換え耐性と、高速に読み出し及び書き込みを行う動作性能と、高集積可能なセル面積との３つの特徴を同時に満たしうるメモリである。ＭＲＡＭをキャッシュメモリとして利用する際に動作速度が他の不揮発性メモリに比べて高速であることと、面積効率が他の不揮発性メモリに比べて高く、大容量の高速キャッシュをプロセッサに搭載できることが期待されている。
【０００４】
ＭＲＡＭの読み出し動作では、参照セルを用いた電流比較の読み出し方式が知られている。この読み出し方式では、高ＭＲ（magnetoresistance）比、低ＲＡ（resistance area product）、低ばらつきのＭＴＪ（magnetic tunnel junction）素子を実現することが正確な読み出し動作を行うための必須条件となる。しかしながら、ＭＴＪ素子の微細化が進展すると、もしくはＲＡが高くなると、一定のセル電流を担保できなくなり、読み出しエラーが発生してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／０３２３４０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、より正確にデータを読み出すことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、可変抵抗素子を含むメモリセルと、前記メモリセルに接続されたビット線及びソース線と、第１読み出し動作において、第１読み出し電圧を前記ソース線に印加する第１ドライバと、前記第１読み出し動作の後の第２読み出し動作において、前記第１読み出し電圧と異なる第２読み出し電圧を前記ソース線に印加する第２ドライバと、前記ビット線に接続されたキャパシタと、前記ソース線に前記第１読み出し電圧が印加されてから、前記ビット線の電圧が第１電圧になるまでの第１時間を求める読み出し回路と、前記第１読み出し動作において、前記第１時間を用いて前記メモリセルのデータを判定する判定回路とを具備する。前記読み出し回路は、前記第１読み出し動作により読み出されたデータがエラーである場合、前記ソース線に前記第２読み出し電圧が印加されてから、前記ビット線の電圧が前記第１電圧になるまでの第２時間を求める。前記判定回路は、前記第２読み出し動作において、前記第１時間及び前記第２時間を用いて前記メモリセルのデータを判定する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】図１に示したカラム制御回路のブロック図。
【図３】図２に示したメモリブロックの回路図。
【図４】図３に示したＭＴＪ素子の断面図。
【図５】読み出し回路及び読み出しドライバの回路図。
【図６】データ判定回路の回路図。
【図７】ＭＴＪ素子の抵抗値分布を説明する図。
【図８】ＭＴＪ素子のサイズと読み出し電流との関係を説明する図。
【図９】メモリセルに流れる読み出し電流パスを説明する図。
【図１０】読み出し電流パス上の時定数ＲＣを説明する図。
【図１１】平行状態及び反平行状態のＭＴＪ素子に流れる読み出し電流を説明する図。
【図１２】平行状態及び反平行状態において読み出し電流により充電されるキャパシタの電圧を説明する図。
【図１３】第１実施形態に係る読み出し動作を示すフローチャート。
【図１４】シングルエンドモードにおける読み出し動作のタイミング図。
【図１５】シングルエンドモードにおけるデータ判定動作を示すフローチャート。
【図１６】ＭＴＪ素子の印加電圧と抵抗値との関係を説明する図。
【図１７】自己参照モードにおける読み出し動作のタイミング図。
【図１８】自己参照モードにおけるデータ判定動作を示すフローチャート。
【図１９】第２実施形態に係る読み出し回路の回路図。
【図２０】第３実施形態に係る読み出し回路の回路図。
【図２１】第４実施形態に係る読み出し回路の回路図。
【図２２】第５実施形態に係る読み出し回路の回路図。
【図２３】第５実施形態に係る読み出し動作のタイミング図。
【図２４】読み出し電圧の設定方法を説明する図。
【図２５】第６実施形態に係る読み出し回路の回路図。
【図２６】第７実施形態に係る読み出し回路の回路図。
【図２７】読み出し動作におけるグローバルビット線の放電の様子を説明する図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア、ソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
本実施形態では、半導体記憶装置としてＭＲＡＭ（Magnetic Random Access Memory）を例に挙げて説明する。
【００１１】
［第１実施形態］
［１］半導体記憶装置の構成
図１は、第１実施形態に係る半導体記憶装置（ＭＲＡＭ）１０のブロック図である。半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラム制御回路１４、ＥＣＣ（Error Checking and Correcting）回路１５、入出力回路（Ｉ／Ｏ回路）１６、アドレスレジスタ１７、制御回路（コントローラ）１８、及び電圧発生回路１９を備える。
【００１２】
メモリセルアレイ１１は、複数のメモリセルＭＣを備える。各メモリセルＭＣは、記憶素子としてのＭＴＪ（magnetic tunnel junction）素子を含む。メモリセルＭＣの具体的な構成については後述する。
【００１３】
メモリセルアレイ１１には、ロウ方向に延びる複数のワード線ＷＬ、ロウ方向に交差するカラム方向に延びる複数のローカルビット線ＬＢＬ、及びカラム方向に延びる複数のローカルソース線ＬＳＬが配設される。メモリセルＭＣは、１本のワード線ＷＬ、１本のローカルビット線ＬＢＬ、及び１本のローカルソース線ＬＳＬに接続される。
【００１４】
ロウデコーダ１２は、複数のワード線ＷＬに接続される。ロウデコーダ１２は、アドレスレジスタ１７からロウアドレスを受ける。ロウデコーダ１２は、ロウアドレスをデコードするとともに、デコード信号（ロウ選択信号）に基づいてワード線ＷＬを選択する。ロウデコーダ１２は、例えばワード線ＷＬを駆動するドライバ（図示せず）を備える。
【００１５】
カラムデコーダ１３は、アドレスレジスタ１７からカラムアドレスを受ける。カラムデコーダ１３は、カラムアドレスをデコードし、デコード信号（カラム選択信号）をカラム制御回路１４に送る。
【００１６】
カラム制御回路１４は、複数のローカルビット線ＬＢＬ、及び複数のローカルソース線ＬＳＬに接続される。カラム制御回路１４は、選択されたカラムに対して、データの読み出し、データの書き込み、及びデータの消去を行う。カラム制御回路１４は、読み出し回路（センスアンプ）、及び書き込み回路（ライトドライバ）などを含む。カラム制御回路１４の具体的な構成については後述する。
【００１７】
入出力回路１６は、入出力端子Ｉ／Ｏを介して、外部装置に接続される。入出力回路１６は、外部装置との間で、データの受け渡しを行う。入出力回路１６とカラム制御回路１４との間のデータの受け渡しは、バス２０を介して行われる。バス２０は、双方向データバスである。
【００１８】
制御回路１８は、半導体記憶装置１０の全体動作を制御する。制御回路１８は、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥを外部装置（ホストコントローラなど）から受ける。信号名に付記された“／”は、アクティブ・ローを表す。
【００１９】
制御回路１８は、これらの外部制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡＤＤとコマンドＣＭＤとを識別する。そして、制御回路１８は、アドレスＡＤＤを、アドレスレジスタ１７を介してロウデコーダ１２及びカラムデコーダ１３に送る。また、制御回路１８は、コマンドＣＭＤをデコードする。制御回路１８は、外部制御信号及びコマンドに従って、データの読み出し、及びデータの書き込み、及びデータの消去の各々に関するシーケンス制御を行う。
【００２０】
電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧を含む）を発生する。電圧発生回路１９は、制御回路１８により制御され、必要な電圧を発生する。
【００２１】
［１−１］カラム制御回路１４の構成
図２は、図１に示したカラム制御回路１４のブロック図である。図２では、ビット線及びソース線が階層化される構成例を示している。しかし、これに限定されず、ビット線及びソース線が階層化されていなくてもよい。メモリセルアレイとビット線及びソース線との対応関係は、任意に設定可能である。
【００２２】
メモリセルアレイ１１は、複数のメモリブロックＭＢ０〜ＭＢｊを備える。“ｊ”は、１以上の整数である。なお、本実施形態の説明では、複数のメモリブロックＭＢ０〜ＭＢｊを特に区別する必要がない場合は、枝番号を省略して記載し、この枝番号なしの記載に関する説明は、複数のメモリブロックＭＢ０〜ＭＢｊの各々に共通する。他の枝番号付きの参照符号についても同様に扱われる。各メモリブロックＭＢは、マトリクス状に配置された複数のメモリセルＭＣを備える。メモリブロックＭＢには、複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）、複数のローカルビット線ＬＢＬ、及び複数のローカルソース線ＬＳＬが配設される。“ｎ”は、１以上の整数である。
【００２３】
カラム制御回路１４は、カラム選択回路２１−０〜２１−ｊ、カラム選択回路２２−０〜２２−ｊ、書き込み回路２３−０〜２３−ｊ、読み出し回路２４−０〜２４−ｊ、読み出しドライバ２５−０〜２５−ｊ、及びデータバッファ２６−０〜２６−ｊを備える。
【００２４】
カラム選択回路２１は、メモリブロックＭＢに配設された複数のローカルビット線ＬＢＬに接続される。カラム選択回路２１は、カラムデコーダ１３からのカラム選択信号に基づいて、１本のローカルビット線ＬＢＬを選択する。カラム選択回路２１は、選択されたローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続する。
【００２５】
カラム選択回路２２は、メモリブロックＭＢに配設された複数のローカルソース線ＬＳＬに接続される。カラム選択回路２２は、カラムデコーダ１３からのカラム選択信号に基づいて、１本のローカルソース線ＬＳＬを選択する。カラム選択回路２２は、選択されたローカルソース線ＬＳＬをグローバルソース線ＧＳＬに接続する。
【００２６】
書き込み回路２３は、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬに接続される。書き込み動作において、書き込み回路２３は、選択されたメモリセルに、例えば電流を流すことによって、選択メモリセルにデータを書き込む。
【００２７】
読み出し回路２４は、グローバルビット線ＧＢＬに接続され、読み出しドライバ２５は、グローバルソース線ＧＳＬに接続される。読み出し動作において、読み出しドライバ２５は、グローバルソース線ＧＳＬに読み出し電圧を印加する。読み出し動作において、読み出し回路２４は、選択されたメモリセルに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。読み出し回路２４及び読み出しドライバ２５の詳細については後述する。
【００２８】
データバッファ２６は、書き込み動作において、メモリセルに書き込むべき書き込みデータを一時的に格納する。データバッファ２６は、読み出し動作において、メモリセルから読み出された読み出しデータを一時的に格納する。
【００２９】
［１−２］メモリブロックＭＢの構成
図３は、図２に示したメモリブロックＭＢの回路図である。
【００３０】
メモリブロックＭＢには、ロウ方向に延びる複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）、カラム方向に延びる複数のローカルビット線ＬＢＬ（ＬＢＬ０〜ＬＢＬｍ）、及びカラム方向に延びる複数のローカルソース線ＬＳＬ（ＬＳＬ０〜ＬＳＬｍ）が配設される。“ｍ”は、１以上の整数である。複数のローカルビット線ＬＢＬと複数のローカルソース線ＬＳＬとは交互に配置される。
【００３１】
メモリセルＭＣは、記憶素子としてのＭＴＪ（magnetic tunnel junction）素子２７、及びセルトランジスタ（選択トランジスタ）２８を備える。ＭＴＪ素子２７は、抵抗状態の変化によってデータを記憶し、例えば電流によってデータを書き換え可能な磁気抵抗素子（磁気抵抗効果素子）である。セルトランジスタ２８は、例えばｎチャネルＭＯＳ（metal oxide semiconductor）トランジスタから構成される。
【００３２】
ＭＴＪ素子２７の一端は、ローカルビット線ＬＢＬに接続され、その他端は、セルトランジスタ２８のドレインに接続される。セルトランジスタ２８のゲートは、ワード線ＷＬに接続され、そのソースは、ローカルソース線ＬＳＬに接続される。
【００３３】
［１−３］ＭＴＪ素子２７の構成
次に、ＭＴＪ素子２７の構成の一例について説明する。図４は、図３に示したＭＴＪ素子２７の断面図である。
【００３４】
ＭＴＪ素子２７は、下部電極２７Ａ、記憶層（自由層）２７Ｂ、非磁性層（トンネルバリア層）２７Ｃ、参照層（固定層）２７Ｄ、及び上部電極２７Ｅが順に積層されて構成される。例えば、下部電極２７Ａは、セルトランジスタ２８に電気的に接続され、上部電極２７Ｅは、ローカルビット線ＬＢＬに電気的に接続される。なお、記憶層２７Ｂと参照層２７Ｄとの積層順序は逆転していても構わない。
【００３５】
記憶層２７Ｂ及び参照層２７Ｄはそれぞれ、強磁性材料から構成される。トンネルバリア層２７Ｃは、例えばＭｇＯなどの絶縁材料から構成される。
【００３６】
記憶層２７Ｂ及び参照層２７Ｄはそれぞれ、例えば垂直方向の磁気異方性を有し、それらの容易磁化方向は垂直方向である。ここで、垂直方向の磁気異方性とは、磁化方向が膜面（上面又は下面）に対して垂直又はほぼ垂直となることを示す。ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを含むものとする。なお、記憶層２７Ｂ及び参照層２７Ｄの磁化方向は、面内方向であってもよい。
【００３７】
記憶層２７Ｂは、磁化方向が可変である（反転する）。“磁化方向が可変”とは、ＭＴＪ素子２７に所定の書き込み電流を流した場合に、記憶層２７Ｂの磁化方向が変化できることを意味する。参照層２７Ｄは、磁化方向が不変である（固定される）。“磁化方向が不変”とは、ＭＴＪ素子２７に所定の書き込み電流を流した場合に、参照層２７Ｄの磁化方向が変化しないことを意味する。
【００３８】
参照層２７Ｄは、記憶層２７Ｂよりも十分大きな垂直磁気異方性エネルギー（或いは保磁力）を持つように設定される。磁気異方性の設定は、磁性層の材料、面積、及び膜厚を調整することで可能である。このようにして、記憶層２７Ｂの磁化反転電流を小さくし、参照層２７Ｄの磁化反転電流を記憶層２７Ｂの磁化反転電流よりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層２７Ｂと磁化方向が不変の参照層２７Ｄとを備えたＭＴＪ素子２７を実現できる。
【００３９】
本実施形態では、ＭＴＪ素子２７に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２７の磁化状態を制御するスピン注入書き込み方式が用いられる。ＭＴＪ素子２７は、記憶層２７Ｂと参照層２７Ｄとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかを取り得る。すなわち、ＭＴＪ素子２７は、可変抵抗素子である。
【００４０】
ＭＴＪ素子２７に対して、記憶層２７Ｂから参照層２７Ｄへ向かう書き込み電流を流すと、記憶層２７Ｂと参照層２７Ｄとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２７の抵抗値は最も低くなり、ＭＴＪ素子２７は低抵抗状態に設定される。ＭＴＪ素子２７の低抵抗状態を、例えばデータ“０”と規定する。
【００４１】
一方、ＭＴＪ素子２７に対して、参照層２７Ｄから記憶層２７Ｂへ向かう書き込み電流を流すと、記憶層２７Ｂと参照層２７Ｄとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２７の抵抗値は最も高くなり、ＭＴＪ素子２７は高抵抗状態に設定される。ＭＴＪ素子２７の高抵抗状態を、例えばデータ“１”と規定する。
【００４２】
これにより、ＭＴＪ素子２７を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２７の抵抗状態とデータとの割り当ては任意に設定可能である。
【００４３】
［１−４］読み出し回路２４及び読み出しドライバ２５の構成
次に、読み出し回路２４及び読み出しドライバ２５の構成について説明する。図５は、読み出し回路２４及び読み出しドライバ２５の回路図である。図５には、１本のグローバルビット線ＧＢＬ及び１本のグローバルソース線ＧＳＬに接続される読み出し回路２４及び読み出しドライバ２５を抽出して示している。
【００４４】
図５では、１つのメモリセルＭＣを抽出して示している。メモリセルＭＣの一端は、カラム選択回路２１に含まれるカラム選択スイッチ２１Ａを介してグローバルビット線ＧＢＬに接続される。メモリセルＭＣの他端は、カラム選択回路２２に含まれるカラム選択スイッチ２２Ａを介してグローバルソース線ＧＳＬに接続される。カラム選択スイッチ２１Ａ、２２Ａは、例えば、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが並列接続された転送ゲートから構成される。カラム選択スイッチ２１Ａ、２２Ａは、カラムデコーダ１３からカラム選択信号ＣＬ、／ＣＬを受け、カラム選択信号ＣＬがハイレベル（カラム選択信号／ＣＬがローレベル）の場合にオンする。カラム選択信号／ＣＬは、カラム選択信号ＣＬの反転信号である。
【００４５】
グローバルビット線ＧＢＬには、キャパシタ３０が接続される。キャパシタ３０の一方の電極は、グローバルビット線ＧＢＬに接続され、キャパシタ３０の他方の電極は、接地端子ＶＳＳに接続される。キャパシタ３０は、読み出し動作において、メモリセルＭＣに流れる読み出し電流による電荷を積算する。
【００４６】
読み出しドライバ２５は、スイッチング素子３１、３２、及び電源線３３、３４を備える。スイッチング素子３１、３２は、例えばｎチャネルＭＯＳトランジスタから構成される。ＭＯＳトランジスタ３１のソースは、グローバルソース線ＧＳＬに接続され、そのドレインは、電源線３３に接続され、そのゲートには、制御回路１８から読み出し信号（第１読み出し信号）ＲＤ１が入力される。ＭＯＳトランジスタ３２のソースは、グローバルソース線ＧＳＬに接続され、そのドレインは、電源線３４に接続され、そのゲートには、制御回路１８から読み出し信号（第２読み出し信号）ＲＤ２が入力される。
【００４７】
後述するように、本実施形態では、シングルエンドモード及び自己参照モードの２回の読み出し動作が実行可能である。ＭＯＳトランジスタ３１は、シングルエンドモードにおいて使用され、ＭＯＳトランジスタ３２は、自己参照モードにおいて使用される。電源線３３には、電圧発生回路１９により、シングルエンドモード用の読み出し電圧（第１読み出し電圧）ＶＲ１が印加される。電源線３４には、電圧発生回路１９により、自己参照モード用の読み出し電圧（第２読み出し電圧）ＶＲ２が印加される。
【００４８】
グローバルビット線ＧＢＬは、スイッチング素子４０を介して、読み出し回路２４に接続される。スイッチング素子４０は、例えばｎチャネルＭＯＳトランジスタから構成される。ＭＯＳトランジスタ４０のドレインは、グローバルビット線ＧＢＬに接続され、そのソースは、配線４１に接続され、そのゲートには、制御回路１８からリードイネーブル信号ＲＥが入力される。
【００４９】
読み出し回路２４は、ＴＤＣ（Time-to-Digital Converter）から構成される。読み出し回路２４は、ｎチャネルＭＯＳトランジスタ（放電素子）４２、ｐチャネルＭＯＳトランジスタ４３、インバータ回路４４、及びカウンタ４６を備える。ｎチャネルＭＯＳトランジスタは、ＮＭＯＳトランジスタと表記される場合があり、ｐチャネルＭＯＳトランジスタは、ＰＭＯＳトランジスタと表記される場合がある。
【００５０】
ＭＯＳトランジスタ４２のドレインは、配線４１に接続され、そのソースは、接地端子ＶＳＳに接続され、そのゲートには、制御回路１８からプリディスチャージ信号ＰＤＥが入力される。
【００５１】
インバータ回路４４の入力端子（ノードＮ１に対応する）は、配線４１に接続される。インバータ回路４４は、ｐチャネルＭＯＳトランジスタ４４ＡとｎチャネルＭＯＳトランジスタ４４Ｂとが直列接続されて構成される。ＭＯＳトランジスタ４４Ａのソースは、ＭＯＳトランジスタ４３を介して電源端子ＶＤＤに接続され、そのドレインは、ノードＮ２（インバータ回路４４の出力端子に対応する）に接続され、そのゲートは、ノードＮ１を介して配線４１に接続される。ＭＯＳトランジスタ４３のゲートには、制御回路１８からセンスアンプイネーブル信号／ＳＥが入力される。ＭＯＳトランジスタ４４Ｂのドレインは、ノードＮ２に接続され、そのソースは、接地端子ＶＳＳに接続され、そのゲートは、ノードＮ１を介して配線４１に接続される。
【００５２】
ＡＮＤゲート４５の第１入力端子には、制御回路１８からクロック信号ＣＬＫが入力され、その第２入力端子は、ノードＮ２に接続される。
【００５３】
カウンタ４６は、複数のＤラッチ回路４７−０〜４７−ｋ、及び複数のインバータ回路４８−０〜４８−ｋを備える。なお、カウンタ４６は、図５以外の任意の回路を用いてもよい。
【００５４】
Ｄラッチ回路４７は、クロック信号の立ち下がりエッジで入力端子Ｄのデータをラッチし、このラッチしたデータを出力端子Ｑから出力する。Ｄラッチ回路４７は、制御回路１８からリセット信号ＲＳＴを受け、リセット信号ＲＳＴがハイレベルとしてアサートされた場合に、リセットされる。
【００５５】
Ｄラッチ回路４７−０のクロック端子は、ＡＮＤゲート４５の出力端子に接続され、その入力端子Ｄは、インバータ回路４８−０の出力端子に接続され、その出力端子Ｑは、インバータ回路４８−０の入力端子と、次段のＤラッチ回路４７−１のクロック端子とに接続される。Ｄラッチ回路４７−１〜４７−ｋ及びインバータ回路４８−１〜４８−ｋの接続関係は、Ｄラッチ回路４７−０及びインバータ回路４８−０の接続関係と同じである。
【００５６】
Ｄラッチ回路４７−０〜４７−ｋの出力は、バス４９を介して、（ｋ＋１）ビットの出力信号ＯＵＴ＜ｋ：０＞として読み出し回路２４から出力される。このように構成されたカウンタ４６は、クロック信号ＣＬＫをカウントアップし、（ｋ＋１）ビットのデジタル信号（デジタルデータ）を出力する。
【００５７】
［１−５］データ判定回路５０の構成
次に、読み出し回路２４から出力信号ＯＵＴ＜ｋ：０＞を受けるデータ判定回路５０の構成について説明する。図６は、データ判定回路５０の回路図である。データ判定回路５０は、カラム制御回路１４に含まれる。
【００５８】
データ判定回路５０は、読み出し回路２４から送られるデジタル信号を用いて、メモリセルＭＣに記憶されたデータを判定する。データ判定回路５０は、レジスタ５１〜５４、乗算器５５、コンパレータ（Ｃｏｍｐ）５６、５７、及びセレクタ（マルチプレクサ）５８を備える。
【００５９】
レジスタ５１は、シングルエンドモードにおける出力信号ＯＵＴ＜ｋ：０＞を格納する。レジスタ５１は、制御回路１８から送られるイネーブル信号ＥＮ１がハイレベルとしてアサートされた場合に、出力信号ＯＵＴ＜ｋ：０＞を格納する。レジスタ５２は、自己参照モードにおける出力信号ＯＵＴ＜ｋ：０＞を格納する。レジスタ５２は、制御回路１８から送られるイネーブル信号ＥＮ２がハイレベルとしてアサートされた場合に、出力信号ＯＵＴ＜ｋ：０＞を格納する。
【００６０】
レジスタ５３は、デジタルデータからなる参照データ（基準データ）Ｄｒｅｆを格納する。参照データＤｒｅｆは、メモリセルＭＣのデータ“１”とデータ“０”とを判定するために使用される。
【００６１】
レジスタ５４は、所定のα値を格納する。乗算器５５は、レジスタ５２の出力に、レジスタ５４のα値を乗算する。
【００６２】
コンパレータ５６の第１入力端子には、レジスタ５３から参照データＤｒｅｆが入力され、その第２入力端子には、レジスタ５１の出力が入力される。コンパレータ５６は、レジスタ５１の出力が参照データＤｒｅｆより小さい場合に、データ“０”（ＭＴＪ素子が平行状態であることを示す）を出力し、レジスタ５１の出力が参照データＤｒｅｆより大きい場合に、データ“１”（ＭＴＪ素子が反平行状態であることを示す）を出力する。
【００６３】
コンパレータ５７の第１入力端子には、レジスタ５１の出力が入力され、その第２入力端子には、乗算器５５の出力が入力される。コンパレータ５７は、レジスタ５１の出力が乗算器５５の出力より小さい場合に、データ“０”を出力し、レジスタ５１の出力が乗算器５５の出力より大きい場合に、データ“１”を出力する。乗算器５５のα値は、自己参照読み出しにおいて、メモリセルＭＣのデータがより正確に判定できる値に設定される。データ判定の詳細については後述する。
【００６４】
セレクタ５８の第１入力端子は、コンパレータ５６の出力端子に接続され、その第２入力端子は、コンパレータ５７の出力端子に接続され、その制御端子には、制御回路１８から選択信号ＳＥＬが入力される。セレクタ５８は、選択信号ＳＥＬに基づいて、シングルエンドモード時には、コンパレータ５６の出力を選択し、自己参照モード時には、コンパレータ５７の出力を選択する。
【００６５】
［２］動作
次に、上記のように構成された半導体記憶装置１０の動作について説明する。
【００６６】
図７は、ＭＴＪ素子の抵抗値分布を説明する図である。図７には、平行状態のＭＴＪ素子における抵抗値分布ＲＰと、反平行状態のＭＴＪ素子における抵抗値分布ＲＡＰとが示されている。図７の横軸がＭＴＪ素子に印加される電圧［Arbitrary unit］であり、図７の縦軸がＭＴＪ素子の数（ビット数）［Arbitrary unit］である。
【００６７】
平行状態におけるＭＴＪ素子の抵抗値は、反平行状態におけるＭＴＪ素子の抵抗値より低くなる。しかし、平行状態の抵抗値が高いＭＴＪ素子が存在し、このようなＭＴＪ素子は、反平行状態の分布とオーバーラップしている。図７の破線に含まれるＭＴＪ素子は、データを正確に読み出すことができず、読み出しエラーとなる。
【００６８】
図８は、ＭＴＪ素子のサイズ（ＭＴＪ径）と読み出し電流との関係を説明する図である。図８から、ＭＴＪ素子のサイズが小さくなるにつれて、ＭＴＪ素子の読み出し電流が小さくなることが分かる。すなわち、ＭＴＪ素子のサイズが小さくなるにつれて、ＭＴＪ素子の抵抗値が大きくなる。ＭＴＪ素子のサイズを小さくすることで、半導体記憶装置の記憶容量を大きくすることができるので、ＭＴＪ素子の微細化が望ましい。
【００６９】
本実施形態では、ＭＴＪ素子の抵抗値が高くなり、読み出し電流が小さくなった場合に、有効な読み出し方式を開示する。このために、読み出し電流によってキャパシタ３０を充電する時間に基づく時定数を利用して、読み出し動作を行う。
【００７０】
［２−１］読み出し動作の概要
図９は、メモリセルＭＣに流れる読み出し電流パスを説明する図である。なお、図９では、ビット線及びソース線の階層化構造を省略して示しており、ビット線ＢＬ及びソース線ＳＬに接続された複数のメモリセルＭＣと周辺回路との関係を示している。
【００７１】
読み出しドライバ２５は、ソース線ＳＬに読み出し電圧ＶＲを印加する。あるワード線が選択されると、読み出しドライバ２５、ソース線ＳＬ、選択メモリセルＭＣ、ビット線ＢＬ、及びキャパシタ３０を順に経由するパスで読み出し電流が流れる。読み出し動作において、ビット線ＢＬが観測点となり、ビット線ＢＬに接続された読み出し回路２４がデータを読み出す。
【００７２】
図１０は、読み出し電流パス上の時定数ＲＣを説明する図である。図１０（ａ）は、ＭＴＪ素子のサイズが相対的に大きい場合の図であり、図１０（ｂ）は、ＭＴＪ素子のサイズが相対的に小さい場合の図である。図１０において、ＭＴＪ素子では、反平行状態（ＡＰ状態）の抵抗値が、平行状態（Ｐ状態）の抵抗値より大きい。よって、反平行状態の時定数ＲＣは、平行状態の時定数ＲＣより大きい。
【００７３】
読み出し電流パス上の時定数ＲＣは、ＭＴＪ成分（図１０のハッチングが付された部分）と、寄生成分（図１０のハッチングが付されていない部分）とに分けられる。ＭＴＪ成分は、ＭＴＪ素子の抵抗値に関する時定数である。寄生成分は、ＭＴＪ素子が接続された配線に関する時定数である。寄生成分の時定数は、図１０に示すように、概略一定である。
【００７４】
図１０（ａ）の場合、平行状態の時定数と反平行状態の時定数との差を大きくするには、ＭＴＪ素子の磁気抵抗比（ＭＲ比：magnetoresistance ratio）を大きくする必要がある。ＭＴＪ素子のＭＲ比は、ＭＴＪ素子を構成する材料に起因するところが大きいため、ＭＴＪ素子のＭＲ比を大きくするのは容易ではない。
【００７５】
図１０（ｂ）の場合、ＭＴＪ素子の抵抗値が大きいため、平行状態の時定数と反平行状態の時定数との差が十分大きい。よって、読み出し動作に時定数を利用することで、メモリセルが記憶するデータをより正確に読み出すことができる。また、ＭＴＪ素子のサイズが小さくなるにつれて、平行状態の時定数と反平行状態の時定数との差が大きくなるので、ＭＲ比を大きくしなくても、メモリセルが記憶するデータをより正確に読み出すことができる。
【００７６】
図１１は、平行状態及び反平行状態のＭＴＪ素子に流れる読み出し電流を説明する図である。図１１の横軸が時間、図１１の縦軸が読み出し電流を表している。図１１には、カラム選択信号ＣＬ、ワード線ＷＬ、及びセンスアンプイネーブル信号ＳＥがアサートされるタイミングを例示している。図１１から理解できるように、平行状態のＭＴＪ素子に流れる読み出し電流は、反平行状態のＭＴＪ素子に流れる読み出し電流より大きい。
【００７７】
図１２は、平行状態及び反平行状態において読み出し電流により充電されるキャパシタ３０の電圧（すなわちビット線ＢＬの電圧）を説明する図である。図１２の横軸が時間、図１２の縦軸がキャパシタ３０の電圧を表している。図１２から理解できるように、キャパシタ３０の電圧が所定電圧（例えば図１２の横方向の破線の電圧）になる時間は、反平行状態の方が平行状態より遅い。この時間差を読み出しに利用することで、メモリセルが記憶するデータをより正確に読み出すことができる。
【００７８】
［２−２］読み出し動作のフロー
次に、読み出し動作のフローについて説明する。図１３は、第１実施形態に係る読み出し動作を示すフローチャートである。
【００７９】
制御回路１８は、シングルエンドモードで読み出し動作を実行する（ステップＳ１００）。シングルエンドモードとは、メモリセルＭＣに１回の読み出し電流を流し、この１回の読み出し電流に基づいて、メモリセルＭＣに記憶されたデータを読み出すモードである。
【００８０】
続いて、ＥＣＣ回路１５は、メモリセルアレイ１１から読み出された複数ビットのデータに対してエラーチェックを行う（ステップＳ１０１）。
【００８１】
ステップＳ１０１においてエラーがないと判定された場合、制御回路１８は、メモリセルアレイ１１から読み出されたデータを外部装置に出力する（ステップＳ１０５）。
【００８２】
ステップＳ１０１においてエラーがあると判定された場合、ＥＣＣ回路１５は、エラー訂正が可能であるか否かを判定する（ステップＳ１０２）。ＥＣＣ回路１５の訂正能力、すなわち、ＥＣＣ回路１５が訂正できるエラービット数は、任意に設定可能である。ＥＣＣ回路１５の訂正能力を大きくすると、ＥＣＣ回路１５の処理時間が長く、かつ回路規模が大きくなる傾向にある。
【００８３】
ステップＳ１０２において訂正可能である判定された場合、ＥＣＣ回路１５は、エラー訂正を行う（ステップＳ１０３）。続いて、制御回路１８は、訂正されたデータをメモリセルアレイ１１に再書き込みする（ステップＳ１０４）。その後、ステップＳ１０５に移行し、データ出力が行われる。
【００８４】
一方、ステップＳ１０２において訂正可能でないと判定された場合、制御回路１８は、自己参照モードで読み出し動作を実行する（ステップＳ１０６）。自己参照モードとは、メモリセルＭＣに時間をずらして２回の読み出し電流を流し、この２回の読み出し電流に基づいて、メモリセルＭＣに記憶されたデータを読み出すモードである。このように、抵抗値が固定された参照セルに流れる参照電流を用いず、メモリセルＭＣに対して２回の読み出しを実行し、この２回の読み出しの比較結果を用いてデータを判定する方式を、自己参照読み出しと称する。
【００８５】
続いて、ＥＣＣ回路１５は、メモリセルアレイ１１から読み出された複数ビットのデータに対してエラーチェックを行う（ステップＳ１０７）。
【００８６】
ステップＳ１０７においてエラーがないと判定された場合、制御回路１８は、メモリセルアレイ１１から読み出されたデータを、メモリセルアレイ１１にライトバックする（ステップＳ１０８）。自己参照モードを実行すると、メモリセルＭＣのデータが破壊される可能性がある。よって、ステップＳ１０８においてライトバックを行うことで、メモリセルＭＣは、読み出し前のデータを正確に記憶することができる。その後、ステップＳ１０５に移行し、データ出力が行われる。
【００８７】
なお、読み出し電流は、ＭＴＪ素子を平行状態に設定する方向に流れる。よって、ＭＴＪ素子が反平行状態である場合、データが書き換えられる可能性がある。よって、ライトバック処理では、反平行状態のＭＴＪ素子、すなわちデータ“１”を記憶したメモリセルのみライトバック処理を行うようにしてもよい。
【００８８】
ステップＳ１０７においてエラーがあると判定された場合、読み出しエラーとなる。よって、制御回路１８は、リカバリー動作を行う（ステップＳ１０９）。リカバリー動作では、読み出し動作で使用された各種配線の電圧がリセットされる。制御回路１８は、読み出しエラーである旨の信号を外部装置に出力してもよい。
【００８９】
［２−３］シングルエンドモードにおける読み出し動作の詳細
次に、シングルエンドモードにおける読み出し動作の詳細について説明する。図１４は、シングルエンドモードにおける読み出し動作のタイミング図である。以下に、図５の回路図を参照して、読み出し動作を説明する。
【００９０】
時刻ｔ１において、カラムデコーダ１３は、選択されたカラム選択信号ＣＬをハイレベルにし、ロウデコーダ１２は、選択されたワード線ＷＬをハイレベルにする。これにより、カラム選択スイッチ２１Ａ、２２Ａがオンするとともに、メモリセルＭＣのセルトランジスタ２８がオンする。なお、図１４の例では、簡略化のために、カラム選択信号ＣＬ及びワード線ＷＬが同時にハイレベルにされる。しかし、カラム選択信号ＣＬ及びワード線ＷＬがともにハイレベルであるアクティベート状態が趣旨であり、カラム選択信号ＣＬがワード線ＷＬよりも早くハイレベルにされてもよいし、逆の関係でもよい。
【００９１】
時刻ｔ２において、制御回路１８は、リードイネーブル信号ＲＥをハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４０がオンし、グローバルビット線ＧＢＬが配線４１に接続される。
【００９２】
時刻ｔ３において、制御回路１８は、プリディスチャージ信号ＰＤＥをハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４２がオンし、配線４１及びグローバルビット線ＧＢＬがほぼ接地電圧ＶＳＳまで放電される。また、時刻ｔ３において、制御回路１８は、リセット信号ＲＳＴをハイレベルとしてアサートする。これにより、カウンタ４６がリセットされる。
【００９３】
時刻ｔ４において、プリディスチャージ信号ＰＤＥ及びリセット信号ＲＳＴがともにローレベルにされる。これにより、ＭＯＳトランジスタ４２がオフするとともに、カウンタ４６のリセットが解除される。
【００９４】
時刻ｔ５において、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされる。これにより、ＭＯＳトランジスタ４３がオンするとともに、インバータ回路４４が動作可能となる。また、時刻ｔ５において、読み出し信号ＲＤ１がハイレベルとしてアサートされる。これにより、ＭＯＳトランジスタ３１がオンし、グローバルソース線ＧＳＬにシングルエンドモード用の読み出し電圧ＶＲ１が印加される。
【００９５】
時刻ｔ５以降、メモリセルＭＣに読み出し電流が流れ、この読み出し電流によりキャパシタ３０が充電される。これにより、配線４１の電圧が上昇する。インバータ回路４４は、閾値電圧を有する。インバータ回路４４の閾値電圧は、ＭＯＳトランジスタ４４Ａ、４４Ｂの閾値電圧、及びサイズなどにより決定される。インバータ回路４４は、配線４１の電圧が閾値電圧より低い場合、ノードＮ２からハイレベルを出力し、配線４１の電圧が閾値電圧以上である場合、ノードＮ２からローレベルを出力する。インバータ回路４４の閾値電圧は、接地電圧ＶＳＳ（０Ｖ）より高く、かつ読み出し電圧ＶＲ１より低い値に設定される。
【００９６】
ＡＮＤゲート４５の第１入力端子には、制御回路１８からクロック信号ＣＬＫが入力される。クロック信号ＣＬＫは、高周波クロックからなり、例えば１ＧＨｚ程度の周波数を有する。ＡＮＤゲート４５は、インバータ回路４４の出力がハイレベルである間、クロック信号ＣＬＫを出力する。なお、読み出し電圧ＶＲ１、ＶＲ１は、クロック信号ＣＬＫの周期と整合性のある充電時間になるように、適宜設定することができる。
【００９７】
カウンタ４６は、ＡＮＤゲート４５から出力されるクロック信号ＣＬＫをカウントし、カウント値を出力信号ＯＵＴ＜ｋ：０＞として出力する。カウンタ４６から出力されるデジタルデータは、時間に対応する。すなわち、カウンタ４６は、キャパシタ３０の充電を開始してから、配線４１の電圧がインバータ回路４４の閾値電圧に到達するまでの時間を計測している。
【００９８】
時刻ｔ６において、読み出し信号ＲＤ１がローレベルにされ、センスアンプイネーブル信号／ＳＥがハイレベルにされる。これにより、ＭＯＳトランジスタ３１、４３がオフする。時刻ｔ７において、リードイネーブル信号ＲＥがローレベルにされ、ＭＯＳトランジスタ４０がオフする。時刻ｔ８において、カラム選択信号ＣＬ及びワード線ＷＬがローレベルにされ、カラム選択スイッチ２１Ａ、２２Ａ、及びセルトランジスタ２８がオフする。
【００９９】
（データ判定動作）
次に、シングルエンドモードにおけるデータ判定動作の一例について説明する。図１５は、シングルエンドモードにおけるデータ判定動作を示すフローチャートである。データ判定動作は、図６に示したデータ判定回路５０により行われる。
【０１００】
制御回路１８は、イネーブル信号ＥＮ１をアサートする。これにより、レジスタ５１は、（ｋ＋１）ビットの出力信号ＯＵＴ＜ｋ：０＞、すなわちシングルエンドモードのデータを格納する（ステップＳ２００）。
【０１０１】
続いて、コンパレータ５６は、レジスタ５１から送られるシングルエンドモードのデータと、レジスタ５３から送られる参照データＤｒｅｆとを比較する（ステップＳ２０１）。参照データＤｒｅｆは、メモリセルＭＣがデータ“０”を記憶している場合の計測時間と、メモリセルＭＣがデータ“１”を記憶している場合の計測時間との間の時間（例えば中間の時間）に対応するデジタルデータである。コンパレータ５６は、レジスタ５１の出力が参照データＤｒｅｆより小さい場合に、データ“０”（すなわちＭＴＪ素子が平行状態であることを示す）を出力し、レジスタ５１の出力が参照データＤｒｅｆより大きい場合に、データ“１”（すなわちＭＴＪ素子が反平行状態であることを示す）を出力する。
【０１０２】
続いて、セレクタ５８は、コンパレータ５６の比較結果を、メモリセルの記憶データとして出力する（ステップＳ２０２）。
【０１０３】
［２−４］自己参照モードにおける読み出し動作の詳細
次に、自己参照モードにおける読み出し動作の詳細について説明する。図１３で説明したように、シングルエンドモードで読み出されたデータがエラー訂正不可能である場合、自己参照モードが実行される。
【０１０４】
図１６は、ＭＴＪ素子の印加電圧と抵抗値との関係を説明する図である。ＭＴＪ素子の印加電圧と抵抗値との関係は、平行状態“Ｐ”と反平行状態“ＡＰ”とで振る舞いが異なる。反平行状態において、ＭＴＪ素子の印加電圧が大きくなるにつれて、ＭＴＪ素子の抵抗値は大きく低下する。一方、平行状態において、ＭＴＪ素子の印加電圧が大きくなるにつれて、ＭＴＪ素子の抵抗値は多少低下するが、低下の幅は小さい。
【０１０５】
具体的には、反平行状態において、印加電圧Ｖ１の時のＭＴＪ素子の抵抗値は大きく、印加電圧Ｖ２（＞Ｖ１）の時のＭＴＪ素子の抵抗値は小さい。一方、平行状態において、印加電圧Ｖ１の時のＭＴＪ素子の抵抗値は、印加電圧Ｖ２（＞Ｖ１）の時のＭＴＪ素子の抵抗値とそれほど変わらない。
【０１０６】
よって、読み出し電圧を変えて２回の読み出し動作を実行し、２回の読み出し動作の結果の差を基準データと比較する。これにより、メモリセルＭＣが記憶したデータが“０”であるか“１”であるかを判定できる。さらに、本実施形態では、１回目の読み出し動作は、前述したシングルエンドモードの読み出し結果を利用する。自己参照モードは、２回目の読み出し動作に対応する。
【０１０７】
図１７は、自己参照モードにおける読み出し動作のタイミング図である。以下に、図５の回路図を参照して、読み出し動作を説明する。
【０１０８】
読み出しドライバ２５の動作以外は、前述したシングルエンドモードと同じである。具体的には、時刻ｔ５において、読み出し信号ＲＤ２がハイレベルとしてアサートされる。これにより、ＭＯＳトランジスタ３２がオンし、グローバルソース線ＧＳＬに自己参照モード用の読み出し電圧ＶＲ２が印加される。自己参照モード用の読み出し電圧ＶＲ２は、シングルエンドモード用の読み出し電圧ＶＲ１より大きく設定される。図１６の例では、シングルエンドモード用の読み出し電圧ＶＲ１は、電圧Ｖ１に対応し、自己参照モード用の読み出し電圧ＶＲ２は、電圧Ｖ２に対応する。
【０１０９】
その後、シングルエンドモードと同様に、カウンタ４６によって、配線４１の電圧がインバータ回路４４の閾値電圧に到達するまでの時間が計測される。
【０１１０】
（データ判定動作）
次に、自己参照モードにおけるデータ判定動作の一例について説明する。図１８は、自己参照モードにおけるデータ判定動作を示すフローチャートである。データ判定動作は、図６に示したデータ判定回路５０により行われる。
【０１１１】
制御回路１８は、イネーブル信号ＥＮ２をアサートする。これにより、レジスタ５２は、出力信号ＯＵＴ＜ｋ：０＞、すなわち自己参照モードのデータを格納する（ステップＳ３００）。
【０１１２】
続いて、乗算器５５は、レジスタ５２に格納されたデータに、レジスタ５４に格納されたα値を乗算する（ステップＳ３０１）。図１６に示すように、反平行状態では、電圧Ｖ１、Ｖ２のように読み出し電圧を変えて２回の読み出し（第１及び第２読み出し）を行った場合、第２読み出しの方が第１読み出しより抵抗値が小さい。よって、第２読み出しの方が第１読み出しより読み出し電流が十分大きくなるため、第２読み出しの計測時間は、第１読み出しの計測時間より十分小さくなる。すなわち、第１読み出しと第２読み出しとでカウンタ４６による計測時間の差が十分大きくなる。
【０１１３】
一方、図１６に示すように、平行状態では、電圧Ｖ１、Ｖ２を用いて第１及び第２読み出しを行った場合、第１読み出しと第２読み出しとで読み出し電流の差が小さく（ほとんど同じ）、カウンタ４６による計測時間の差が小さい。なお、“Ｖ１＜Ｖ２”であるため、平行状態及び反平行状態のそれぞれにおいて、第２読み出しの方が第１読み出しより計測時間が短い。
【０１１４】
本実施形態では、第１読み出しの第１計測時間と、第２読み出しの計測時間をα（＞１）倍した第２計測時間とを比較した場合、反平行状態では、“第１計測時間＞第２計測時間”、すなわち、α倍する前の関係が維持され、平行状態では、“第１計測時間＜第２計測時間”、すなわち、α倍する前の関係が逆転するように、α値を設定する。すなわち、α値は、（１）反平行状態において、第１読み出しの計測時間をα倍した第２計測時間が、第１読み出しの第１計測時間より小さくなり、かつ（２）平行状態において、第１読み出しの計測時間をα倍した第２計測時間が、第１読み出しの第１計測時間より大きくなるように設定される。α値は、例えば、２〜３に設定される。第１読み出しは、シングルエンドモードに対応し、第２読み出しは、自己参照モードに対応する。
【０１１５】
続いて、コンパレータ５７は、レジスタ５１から送られるシングルエンドモードのデータと、乗算器５５の出力データとを比較する（ステップＳ３０２）。そして、コンパレータ５７は、レジスタ５１の出力が乗算器５５の出力より小さい場合に、ＭＴＪ素子が平行状態を表すデータ“０”を出力し、レジスタ５１の出力が乗算器５５の出力より大きい場合に、ＭＴＪ素子が反平行状態を表すデータ“１”を出力する。
【０１１６】
続いて、セレクタ５８は、コンパレータ５７の比較結果を、メモリセルの記憶データとして出力する（ステップＳ３０３）。
【０１１７】
なお、自己参照モードのデータ判定は、上記手法と異なる手法を用いてもよい。例えば、第１読み出しと第２読み出しとの時間の差が基準値より大きい場合に、データ“１”と判定し、第１読み出しと第２読み出しとの時間の差が基準値以下である場合に、データ“０”と判定してもよい。
【０１１８】
［３］第１実施形態の効果
以上詳述したように第１実施形態では、シングルエンドモードで第１読み出し動作を実行し、第１読み出し動作により読み出したデータがエラーである場合、自己参照モードで第２読み出しを実行する。シングルエンドモードでは、第１読み出し電圧ＶＲ１を用いてメモリセルＭＣに読み出し電流を流し、キャパシタ３０を充電する。読み出し回路２４は、キャパシタ３０の電圧（配線４１の電圧）がインバータ回路４４の閾値電圧以上になるまでの第１時間（デジタルデータ）を計測する（求める）。データ判定回路５０は、第１時間と、参照データとを比較して、メモリセルＭＣのデータを判定するようにしている。
【０１１９】
また、自己参照モードでは、第１読み出し電圧ＶＲ１より高い第２読み出し電圧ＶＲ２を用いてメモリセルＭＣに読み出し電流を流し、キャパシタ３０を充電する。読み出し回路２４は、キャパシタ３０の電圧がインバータ回路４４の閾値電圧以上になるまでの第２時間（デジタルデータ）を計測する（求める）。データ判定回路５０は、シングルエンドモードの第１時間と、自己参照モードの第２時間とを比較して、メモリセルＭＣのデータを判定するようにしている。
【０１２０】
従って第１実施形態によれば、時定数（ＲＣ）の時間情報をデジタル情報として読み出すことができる。これにより、時間情報の大小関係でＭＴＪ素子の抵抗状態を判定するため、より高抵抗なＭＴＪ素子の読み出しが可能となる。また、ＭＴＪ素子の抵抗値が高いほど、読み出しマージンが大きくなるため、より正確にデータの読み出しを行うことができる。
【０１２１】
また、シングルエンドモードで読み出したデータがエラーである場合、自己参照モードに切り替え、２つの時間情報を用いて、ＭＴＪ素子の抵抗状態を判定している。これにより、データの読み出しをより正確に行うことができ、信頼性の高い半導体記憶装置１０を実現できる。
【０１２２】
また、本実施形態は、ＭＴＪ素子の抵抗値が高くなり、読み出し電流が小さくなった場合に特に有効である。
【０１２３】
また、データ読み出し用の参照セルが不要である。これにより、メモリセルアレイの面積を低減できる。
【０１２４】
［第２実施形態］
第２実施形態は、第１実施形態のインバータ回路４４に換えてコンパレータを用い、このコンパレータは、グローバルビット線ＧＢＬの電圧が閾値電圧以上であるか否かを判定するようにしている。図１９は、第２実施形態に係る読み出し回路２４の回路図である。
【０１２５】
読み出し回路２４は、コンパレータ６０を備える。コンパレータ６０の負側入力端子は、配線４１に接続され、その正側入力端子には、参照電圧Ｖｒｅｆが入力される。コンパレータ６０の出力端子は、ＡＮＤゲート４５の第２入力端子に接続される。コンパレータ６０は、配線４１の電圧が参照電圧Ｖｒｅｆより低い場合にハイレベルを出力し、配線４１の電圧が参照電圧Ｖｒｅｆ以上である場合にローレベルを出力する。参照電圧Ｖｒｅｆは、接地電圧ＶＳＳ（０Ｖ）より高く、かつ読み出し電圧ＶＲ１より低い値に設定される。
【０１２６】
読み出し回路２４は、キャパシタ３０の充電を開始してから、配線４１の電圧が参照電圧Ｖｒｅｆ以上になるまでの時間を計測する。この時、コンパレータ６０は、配線４１の電圧を検知する。コンパレータ６０以外の動作は、第１実施形態と同じである。
【０１２７】
第２実施形態では、参照電圧Ｖｒｅｆを任意に設定可能である。さらに、半導体記憶装置１０を製造した後でも、参照電圧Ｖｒｅｆを所望の値に設定可能である。その他の効果は、第１実施形態と同じである。
【０１２８】
［第３実施形態］
第３実施形態は、閾値電圧の異なる複数のインバータ回路を用意し、これらインバータ回路を用いて、配線４１の充電時間を計測するようにしている。図２０は、第３実施形態に係る読み出し回路２４の回路図である。
【０１２９】
読み出し回路２４は、検知回路６１を備える。検知回路６１は、複数のインバータ回路６２（６２−０〜６２−ｋ）を備える。インバータ回路６２−０〜６２−ｋはそれぞれ、ｐチャネルＭＯＳトランジスタ６３−０〜６３−ｋと、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋとを備える。
【０１３０】
ＭＯＳトランジスタ６３−０〜６３−ｋのソースは、ＭＯＳトランジスタ４３のドレインに接続される。ＭＯＳトランジスタ６３−０〜６３−ｋのドレインはそれぞれ、ＭＯＳトランジスタ６４−０〜６４−ｋのドレインに接続される。ＭＯＳトランジスタ６４−０〜６４−ｋのソースは、接地端子ＶＳＳに接続される。
【０１３１】
インバータ回路６２−０〜６２−ｋの入力端子は、配線４１に接続される。すなわち、ｐチャネルＭＯＳトランジスタ６３−０〜６３−ｋのゲート、及びｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋのゲートは、配線４１に接続される。インバータ回路６２−０〜６２−ｋの出力端子は、バス４９に接続される。すなわち、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋのドレインは、バス４９に接続される。
【０１３２】
インバータ回路６２−０〜６２−ｋの閾値電圧は、この順に高くなる。インバータ回路６２−０の閾値電圧が最も低く、インバータ回路６２−ｋの閾値電圧が最も高い。この関係を満たすために、ｐチャネルＭＯＳトランジスタ６３−０〜６３−ｋのサイズは、この順に大きくなる。ｐチャネルＭＯＳトランジスタ６３−０のサイズが最も小さく、ｐチャネルＭＯＳトランジスタ６３−ｋのサイズが最も大きい。換言すると、ｐチャネルＭＯＳトランジスタ６３−０〜６３−ｋの電流駆動力は、この順に大きくなる。
【０１３３】
ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋのサイズは、この順に小さくなる。ｎチャネルＭＯＳトランジスタ６４−０のサイズが最も大きく、ｎチャネルＭＯＳトランジスタ６４−ｋのサイズが最も小さい。換言すると、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋの電流駆動力は、この順に小さくなる。なお、ＭＯＳトランジスタのサイズは、ゲート幅（チャネル幅）に対応する。ゲート幅は、ゲート電極が延びる方向におけるゲート電極の長さであり、換言すると、チャネル方向（チャネル長方向）と直交する方向（チャネル幅方向）におけるゲート電極の長さである。
【０１３４】
なお、このトランジスタのサイジングは、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋのサイズを固定して、ｐチャネルＭＯＳトランジスタ６３−０のサイズだけで調整することも可能である。また、同様に、ｐチャネルＭＯＳトランジスタ６３−０のサイズを固定して、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋのサイズだけで調整することも可能である。
【０１３５】
信号ＲＥ、／ＳＥ、ＰＤＥのタイミングは、第１実施形態と同じである。上記のように構成された読み出し回路２４において、配線４１の電圧が接地電圧ＶＳＳである場合、インバータ回路６２−０〜６２−ｋの出力は全てハイレベル（全てデータ“１”）である。配線４１の電圧が連続的に上昇すると、最初にインバータ回路６２−０の出力がローレベル（データ“０”）になり、その後、インバータ回路６２−１〜６２−ｋから順にローレベルを出力する。これにより、読み出し回路２４は、キャパシタ３０の充電を開始してから、配線４１の電圧が所定の電圧に到達するまでの時間を計測することができる。
【０１３６】
出力信号／ＯＵＴ＜ｋ：０＞は、“１１１．．．”を初期値として、計測時間が経過するにつれて小さくなる。よって、出力信号／ＯＵＴ＜ｋ：０＞は、反転されて（すなわち、出力信号ＯＵＴ＜ｋ：０＞として）、データ判定回路５０に送られる。出力信号／ＯＵＴ＜ｋ：０＞に合わせてデータ判定回路５０の動作を変更してもよい。
【０１３７】
第３実施形態によれば、複数のＭＯＳトランジスタのみを用いて読み出し回路２４を構成することができる。これにより、読み出し回路２４をより容易に実現できる。その他の効果は、第１実施形態と同じである。
【０１３８】
なお、ｐチャネルＭＯＳトランジスタ６３−０〜６３−ｋは、プレーナ型ＦＥＴ（Field Effect Transistor）に限らず、３次元トランジスタであるフィン型ＦＥＴ（ＦｉｎＦＥＴ）で構成してもよい。ＦｉｎＦＥＴは、基板上に設けられた半導体フィンと、半導体フィンの上面及び両側面にゲート絶縁膜を介して設けられたゲート電極と、ゲート電極の両側の半導体フィンにそれぞれ設けられたソース領域及びドレイン領域とを備える。ＦｉｎＦＥＴの電流駆動力は、フィンの数を増やす（マルチフィン構造）ことで大きくできる。すなわち、プレーナ型ＦＥＴのサイズ（ゲート幅）を変えることは、ＦｉｎＦＥＴのフィンの数を変えることに対応する。同様に、ｎチャネルＭＯＳトランジスタ６４−０〜６４−ｋについても、ＦｉｎＦＥＴで構成してもよい。
【０１３９】
［第４実施形態］
第４実施形態は、複数の抵抗素子を用いて複数の参照電圧を生成し、これら参照電圧と配線４１の電圧とを複数のコンパレータを用いて比較するようにしている。図２１は、第４実施形態に係る読み出し回路２４の回路図である。
【０１４０】
検知回路６１は、複数の抵抗素子６５（６５−０〜６５−（ｋ＋１））と、複数のコンパレータ６６（６６−０〜６６−ｋ）とを備える。抵抗素子６５−０〜６５−（ｋ＋１）は、参照電圧Ｖｒｅｆ１と参照電圧Ｖｒｅｆ２との間の電圧を分圧する。参照電圧Ｖｒｅｆ２は、接地電圧ＶＳＳ（０Ｖ）より高く、かつ読み出し電圧ＶＲ１より低い値に設定される。参照電圧Ｖｒｅｆ１は、接地電圧ＶＳＳ（０Ｖ）より高く、かつ参照電圧Ｖｒｅｆ２より低く設定される。抵抗素子６５−０〜６５−（ｋ＋１）は直列接続され、抵抗素子６５−０の一端には、参照電圧Ｖｒｅｆ１が供給され、抵抗素子６５−（ｋ＋１）の一端には、参照電圧Ｖｒｅｆ２が供給される。
【０１４１】
コンパレータ６６−０〜６６−ｋの正側入力端子は、配線４１に接続される。コンパレータ６６−０の負側入力端子は、抵抗素子６５−０と抵抗素子６５−１との接続ノードに接続される。同様に、コンパレータ６６−１〜６５−（ｋ＋１）の負側入力端子はそれぞれ、抵抗素子６５−１〜６５−（ｋ＋１）の接続ノードに接続される。コンパレータ６６−０〜６６−ｋの出力端子は、バス４９に接続される。
【０１４２】
コンパレータ６６は、配線４１の電圧が参照電圧以上である場合に、ハイレベルを出力する。よって、読み出し回路２４は、配線４１の電圧が所定の電圧に到達するまでの時間を計測することができる。その他の効果は、第１実施形態と同じである。
【０１４３】
［第５実施形態］
第５実施形態では、シングルエンドモードにおいて、第１読み出し電圧を用いて、グローバルビット線に接続された第１キャパシタを充電し、第１キャパシタの電圧と参照電圧とを比較してデータを読み出す。自己参照モードでは、第１及び第２読み出し電圧をそれぞれ用いて、グローバルビット線に接続された第１及び第２キャパシタを充電し、第１及び第２キャパシタの電圧を比較してデータを読み出すようにしている。
【０１４４】
［１］読み出し回路２４の構成
図２２は、第５実施形態に係る読み出し回路２４の回路図である。なお、図２２において、カラム選択スイッチ２１Ａ、２１Ｂは図示を省略している。
【０１４５】
グローバルビット線ＧＢＬは、転送ゲート７０−１を介して配線７１−１に接続される。転送ゲート７０−１は、読み出し信号ＲＤ１がハイレベル（読み出し信号／ＲＤ１がローレベル）である場合にオンする。キャパシタ３０−１は、配線７１−１に接続される。キャパシタ３０−１の一方の電極は、配線７１−１に接続され、キャパシタ３０−１の他方の電極は、接地端子ＶＳＳに接続される。
【０１４６】
配線７１−１は、ｎチャネルＭＯＳトランジスタ４０−１を介して配線４１に接続される。ＭＯＳトランジスタ４０−１のゲートには、制御回路１８からリードイネーブル信号ＲＥ１が入力される。配線４１は、ｎチャネルＭＯＳトランジスタ４２−１を介して接地端子ＶＳＳに接続される。ＭＯＳトランジスタ４２−１のゲートには、制御回路１８からプリディスチャージ信号ＰＤＥ１が入力される。
【０１４７】
読み出し回路２４は、センスアンプ７２を備える。センスアンプ７２は、ｐチャネルＭＯＳトランジスタ４３−１、４３−２、７３−１、７３−２と、ｎチャネルＭＯＳトランジスタ７４−１、７４−２とを備える。
【０１４８】
ＭＯＳトランジスタ４３−１のソースは、電源端子ＶＤＤに接続され、そのゲートには、制御回路１８からセンスアンプイネーブル信号／ＳＥが入力される。ＭＯＳトランジスタ４３−２のソースは、電源端子ＶＤＤに接続され、そのゲートには、センスアンプイネーブル信号／ＳＥが入力される。
【０１４９】
ＭＯＳトランジスタ７３−１とＭＯＳトランジスタ７４−１とは、インバータ回路を構成する。ＭＯＳトランジスタ７３−１のソースは、ＭＯＳトランジスタ４３−１のドレインに接続され、そのドレインは、ノードＮ１１に接続され、そのゲートは、ノードＮ１２に接続される。ＭＯＳトランジスタ７４−１のドレインは、ノードＮ１１に接続され、そのソースは、接地端子ＶＳＳに接続され、そのゲートは、ノードＮ１２に接続される。
【０１５０】
ＭＯＳトランジスタ７３−２とＭＯＳトランジスタ７４−２とは、インバータ回路を構成する。ＭＯＳトランジスタ７３−２のソースは、ＭＯＳトランジスタ４３−２のドレインに接続され、そのドレインは、ノードＮ１２に接続され、そのゲートは、ノードＮ１１に接続される。ＭＯＳトランジスタ７４−２のドレインは、ノードＮ１２に接続され、そのソースは、接地端子ＶＳＳに接続され、そのゲートは、ノードＮ１１に接続される。センスアンプ７２は、ノードＮ１１から出力信号ＯＵＴを出力し、ノードＮ１２から出力信号／ＯＵＴする。出力信号／ＯＵＴは、出力信号ＯＵＴの反転信号である。なお、プリディスチャージ信号ＰＤＥ１がアサートされた場合に、ノードＮ１１とノードＮ１２とを同電位にするイコライズ用のＮチャネルＭＯＳトランジスタを備えていてもよい。
【０１５１】
グローバルビット線ＧＢＬは、転送ゲート７０−２を介して配線７１−２に接続される。転送ゲート７０−２は、読み出し信号ＲＤ２がハイレベル（読み出し信号／ＲＤ２がローレベル）である場合にオンする。キャパシタ３０−２は、配線７１−２に接続される。キャパシタ３０−２の一方の電極は、配線７１−２に接続され、キャパシタ３０−２の他方の電極は、接地端子ＶＳＳに接続される。キャパシタ３０−２の容量は、キャパシタ３０−２の容量と概略同じに設定される。
【０１５２】
配線７１−２は、ｎチャネルＭＯＳトランジスタ４０−２を介して配線７５に接続される。ＭＯＳトランジスタ４０−２のゲートには、制御回路１８からリードイネーブル信号ＲＥ２が入力される。配線７５は、ｎチャネルＭＯＳトランジスタ４２−２を介して接地端子ＶＳＳに接続される。ＭＯＳトランジスタ４２−２のゲートには、制御回路１８からプリディスチャージ信号ＰＤＥ２が入力される。
【０１５３】
セレクタ７６の第１入力端子は、配線７５に接続され、その第２入力端子には、参照電圧Ｖｒｅｆが入力され、その制御端子には、制御回路１８から選択信号ＳＥＬが入力される。セレクタ７６は、選択信号ＳＥＬに基づいて、シングルエンドモード時には、参照電圧Ｖｒｅｆを出力し、自己参照モード時には、配線７５の電圧を出力する。
【０１５４】
［２］動作
次に、上記のように構成された半導体記憶装置１０の動作について説明する。図２３は、第５実施形態に係る読み出し動作のタイミング図である。第１実施形態と同様に、読み出し動作では、シングルエンドモードが実行され、シングルエンドモードにおいてエラーが訂正可能でない場合に、自己参照モードが実行される。
【０１５５】
（シングルエンドモード）
まず、シングルエンドモードが実行される。時刻ｔ１において、ロウデコーダ１２は、選択されたワード線ＷＬをハイレベルにする。図示は省略するが、第１実施形態と同様に、カラムデコーダ１３は、選択されたカラム選択信号ＣＬをハイレベルにする。
【０１５６】
時刻ｔ２において、制御回路１８は、リードイネーブル信号ＲＥ１をハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４０−１がオンし、キャパシタ３０−１が配線４１に接続される。
【０１５７】
時刻ｔ３において、制御回路１８は、プリディスチャージ信号ＰＤＥ１をハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４２−１がオンし、配線４１及びキャパシタ３０−１がほぼ接地電圧ＶＳＳまで放電される。時刻ｔ４において、プリディスチャージ信号ＰＤＥ１がローレベルにされる。これにより、ＭＯＳトランジスタ４２−１がオフする。
【０１５８】
時刻ｔ５において、読み出し信号ＲＤ１がハイレベルとしてアサートされる。これにより、ＭＯＳトランジスタ３１がオンし、グローバルソース線ＧＳＬにシングルエンドモード用の読み出し電圧ＶＲ１が印加される。また、時刻ｔ５において、転送ゲート７０−１がオンし、グローバルビット線ＧＢＬが配線４１に接続される。これにより、メモリセルＭＣに読み出し電流が流れ、この読み出し電流によりキャパシタ３０−１が充電される。
【０１５９】
時刻ｔ６において、読み出し信号ＲＤ１及びリードイネーブル信号ＲＥ１がローレベルにされる。これにより、ＭＯＳトランジスタ３１、４０−１、及び転送ゲート７０−１がオフする。
【０１６０】
時刻ｔ７において、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされる。これにより、ＭＯＳトランジスタ４３−１、４３−２がオンし、センスアンプ７２は、ノードＮ１１、Ｎ１２の電圧に基づいてデータを検知する。この時、ノードＮ１２には、セレクタ７６から参照電圧Ｖｒｅｆが入力される。
【０１６１】
時刻ｔ８において、センスアンプイネーブル信号／ＳＥがハイレベルにされ、ＭＯＳトランジスタ４３−１、４３−２がオフされる。これにより、センスアンプ７２は、ノードＮ１１、Ｎ１２の電圧に基づいてデータをラッチする。
【０１６２】
センスアンプ７２は、ノードＮ１１の電圧（すなわち、配線４１の電圧）が参照電圧Ｖｒｅｆより高い場合、出力信号／ＯＵＴとしてデータ“０”を出力し、ノードＮ１１の電圧が参照電圧Ｖｒｅｆより低い場合、出力信号／ＯＵＴとしてデータ“１”を出力する。
【０１６３】
参照電圧Ｖｒｅｆは、ＭＴＪ素子が平行状態（メモリセルがデータ“０”を記憶している状態）であるか、ＭＴＪ素子が反行状態（メモリセルがデータ“１”を記憶している状態）であるかを判定するために用いられる。すなわち、参照電圧Ｖｒｅｆは、平行状態のＭＴＪ素子に流れる読み出し電流によって充電された配線４１の電圧と、反平行状態のＭＴＪ素子に流れる読み出し電流によって充電された配線４１の電圧との間の電圧（例えば中間の電圧）に設定される。
【０１６４】
ＭＴＪ素子が平行状態である場合、読み出し電流が大きく、ＭＴＪ素子が反平行状態である場合、読み出し電流が小さい。よって、ＭＴＪ素子が平行状態である場合、出力信号／ＯＵＴがデータ“０”となり、ＭＴＪ素子が反平行状態である場合、出力信号／ＯＵＴがデータ“１”となる。最終的に、出力信号／ＯＵＴが読み出しデータとして外部に出力される。
【０１６５】
時刻ｔ９において、ワード線ＷＬがローレベルにされ、セルトランジスタ２８がオフする。
【０１６６】
（自己参照モード）
次に、自己参照モードについて説明する。
【０１６７】
時刻ｔ１０において、ロウデコーダ１２は、選択されたワード線ＷＬをハイレベルにする。  
時刻ｔ１１において、制御回路１８は、リードイネーブル信号ＲＥ１、ＲＥ２をハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４０−１がオンし、キャパシタ３０−１が配線４１に接続される。キャパシタ３０−１は、前述したシングルエンドモード時の電荷を保持している。よって、配線４１は、シングルエンドモード時の電圧に充電される。また、ＭＯＳトランジスタ４０−２がオンし、キャパシタ３０−２が配線７５に接続される。
【０１６８】
時刻ｔ１２において、制御回路１８は、プリディスチャージ信号ＰＤＥ２をハイレベルとしてアサートする。これにより、ＭＯＳトランジスタ４２−２がオンし、配線７５及びキャパシタ３０−２がほぼ接地電圧ＶＳＳまで放電される。時刻ｔ１３において、プリディスチャージ信号ＰＤＥ２がローレベルにされる。これにより、ＭＯＳトランジスタ４２−２がオフする。
【０１６９】
時刻ｔ１４において、読み出し信号ＲＤ２がハイレベルとしてアサートされる。これにより、ＭＯＳトランジスタ３２がオンし、グローバルソース線ＧＳＬに自己参照モード用の読み出し電圧ＶＲ２が印加される。また、時刻ｔ１４において、転送ゲート７０−２がオンし、グローバルビット線ＧＢＬが配線７５に接続される。これにより、メモリセルＭＣに読み出し電流が流れ、この読み出し電流によりキャパシタ３０−２が充電される。
【０１７０】
第１実施形態と同様に、自己参照モード用の読み出し電圧ＶＲ２は、シングルエンドモード用の読み出し電圧ＶＲ１より大きく設定される。また、読み出し電圧ＶＲ２のパルス幅は、読み出し電圧ＶＲ１のパルス幅より小さく設定される。読み出し電圧ＶＲ１のパルス幅は、読み出し信号ＲＤ１をネゲートするタイミングで制御可能であり、読み出し電圧ＶＲ２のパルス幅は、読み出し信号ＲＤ２をネゲートするタイミングで制御可能である。読み出し電圧ＶＲ１と読み出し電圧ＶＲ２との大きさ、及びこれらのパルス幅は、ＭＴＪ素子の平行状態と反平行状態とを判別可能なように最適に設定される。読み出し電圧ＶＲ１、ＶＲ２の設定方法については後述する。
【０１７１】
時刻ｔ１５において、読み出し信号ＲＤ２及びリードイネーブル信号ＲＥ１、ＲＥ２がローレベルにされる。これにより、ＭＯＳトランジスタ３２、４０−１、４０−２、及び転送ゲート７０−２がオフする。
【０１７２】
時刻ｔ１６において、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされる。これにより、ＭＯＳトランジスタ４３−１、４３−２がオンし、センスアンプ７２は、ノードＮ１１、Ｎ１２の電圧に基づいてデータを検知する。この時、ノードＮ１２には、セレクタ７６から配線７５の電圧（すなわち、キャパシタ３０−２の電圧）が印加される。
【０１７３】
時刻ｔ１７において、センスアンプイネーブル信号／ＳＥがハイレベルにされ、ＭＯＳトランジスタ４３−１、４３−２がオフされる。これにより、センスアンプ７２は、ノードＮ１１、Ｎ１２の電圧に基づいてデータをラッチする。
【０１７４】
センスアンプ７２は、ノードＮ１１の電圧（すなわち、配線４１の電圧）がノードＮ１２の電圧（すなわち、配線７５の電圧）より高い場合、出力信号／ＯＵＴとしてデータ“０”を出力し、ノードＮ１１の電圧がノードＮ１２の電圧より低い場合、出力信号／ＯＵＴとしてデータ“１”を出力する。最終的に、出力信号／ＯＵＴが読み出しデータとして外部に出力される。
【０１７５】
時刻ｔ１８において、ワード線ＷＬがローレベルにされ、セルトランジスタ２８がオフする。
【０１７６】
［３］読み出し電圧ＶＲ１、ＶＲ２について
次に、読み出し電圧ＶＲ１、ＶＲ２の設定方法について説明する。図２４は、読み出し電圧の設定方法を説明する図である。図２４（ａ）の横軸が時間、縦軸がキャパシタ３０−１の電圧である。図２４（ｂ）の横軸が時間、縦軸がキャパシタ３０−２の電圧である。図２４の時刻ゼロが充電開始時に対応する。図２４には、平行状態のＭＴＪ素子に流れる電流でキャパシタを充電した場合の曲線（図２４の“Ｐ”）、反平行状態のＭＴＪ素子に流れる電流でキャパシタを充電した場合の曲線（図２４の“ＡＰ”）、及び曲線“Ｐ”と曲線“ＡＰ”との平均値（図２４の“Ｒｅｆ”）を載せている。なお、曲線“Ｒｅｆ”の時間Ｔ１及び時間Ｔ２における電圧が参照電圧Ｖｒｅｆとなる。
【０１７７】
前述したように、自己参照モードにおける読み出し電圧ＶＲ２は、シングルエンドモードにおける読み出し電圧ＶＲ１より大きい。図２４（ａ）に示すように、読み出し電圧ＶＲ１を用いて平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−１を充電した場合、時刻Ｔ１において、キャパシタ３０−１の電圧（配線４１の電圧に対応する）は、電圧Ｖｐ１となる。読み出し電圧ＶＲ１を用いて反平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−１を充電した場合、時刻Ｔ１において、キャパシタ３０−１の電圧は、電圧Ｖａｐ１（＜Ｖｐ１）となる。
【０１７８】
図２４（ｂ）に示すように、読み出し電圧ＶＲ２を用いて平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−２を充電した場合、時刻Ｔ２において、キャパシタ３０−２の電圧（配線７５の電圧に対応する）は、電圧Ｖｐ２となる。読み出し電圧ＶＲ２を用いて反平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−２を充電した場合、時刻Ｔ２において、キャパシタ３０−２の電圧は、電圧Ｖａｐ２（＜Ｖｐ２）となる。
【０１７９】
すなわち、ＭＴＪ素子が平行状態の場合、シングルエンドモードにおける電圧Ｖｐ１は、自己参照モードにおける電圧Ｖｐ２より高くなる。一方、ＭＴＪ素子が反平行状態の場合、シングルエンドモードにおける電圧Ｖａｐ１は、自己参照モードにおける電圧Ｖａｐ２より低くなる。これにより、ＭＴＪ素子が平行状態である場合、出力信号／ＯＵＴがデータ“０”となり、ＭＴＪ素子が反平行状態である場合、出力信号／ＯＵＴがデータ“１”となる。
【０１８０】
時刻Ｔ１が読み出し電圧ＶＲ１のパルス幅に対応し、時刻Ｔ２が読み出し電圧ＶＲ２のパルス幅に対応する。上記のように読み出し電圧ＶＲ１と読み出し電圧ＶＲ２との大きさ、及びこれらのパルス幅を設定することで、ＭＴＪ素子の平行状態と反平行状態とを正確に判別することができる。
【０１８１】
［４］第５実施形態の効果
以上詳述したように第５実施形態では、シングルエンドモードで第１読み出し動作を実行し、第１読み出し動作により読み出したデータがエラーである場合、自己参照モードで第２読み出しを実行する。シングルエンドモードでは、第１読み出し電圧ＶＲ１を用いてメモリセルＭＣに読み出し電流を流し、キャパシタ３０−１を充電する。読み出し回路２４は、キャパシタ３０−１の電圧（配線４１の電圧）と、参照電圧Ｖｒｅｆとを比較して、メモリセルＭＣのデータを判定するようにしている。
【０１８２】
また、自己参照モードでは、第１読み出し電圧ＶＲ１より高い第２読み出し電圧ＶＲ２を用いてメモリセルＭＣに読み出し電流を流し、キャパシタ３０−２を充電する。読み出し回路２４は、シングルエンドモード時のキャパシタ３０−１の電圧と、キャパシタ３０−２の電圧とを比較して、メモリセルＭＣのデータを判定するようにしている。
【０１８３】
従って第５実施形態によれば、１回の読み出し動作（シングルエンドモード）でメモリセルＭＣのデータを読み出すことができる。また、電圧レベルを比較することで、データの読み出しが可能である。
【０１８４】
また、シングルエンドモードで読み出したデータがエラーである場合、自己参照モードに切り替え、２つの電圧レベルを用いて、ＭＴＪ素子の抵抗状態を判定している。これにより、データの読み出しをより正確に行うことができ、信頼性の高い半導体記憶装置１０を実現できる。
【０１８５】
［第６実施形態］
第６実施形態は、第１実施形態の変形例であり、プリチャージ型の読み出し動作を行うようにしている。すなわち、グローバルビット線ＧＢＬ（及びキャパシタ３０）を例えば電源電圧ＶＤＤに充電した後、メモリセルＭＣによってグローバルビット線ＧＢＬを放電する時間を計測する。
【０１８６】
［１］読み出し回路２４の構成
図２５は、第６実施形態に係る読み出し回路２４の回路図である。図２５の大部分は、第１実施形態で説明した図５と同じであり、以下に、図５と異なる部分のみ説明する。
【０１８７】
プリチャージ回路８０は、配線４１に接続される。プリチャージ回路８０は、配線４１を所定電圧（例えば電源電圧ＶＤＤ）にプリチャージする。プリチャージ回路８０は、ｐチャネルＭＯＳトランジスタから構成される。ＭＯＳトランジスタ８０のソースは、電源端子ＶＤＤに接続され、そのドレインは、配線４１に接続され、そのゲートには、制御回路１８からプリチャージ信号／ＰＣＥが入力される。プリチャージ信号／ＰＣＥは、第１実施形態で説明したプリディスチャージ信号ＰＤＥの論理が反転された信号である。
【０１８８】
インバータ回路８１の入力端子は、インバータ回路４４のノードＮ２に接続され、その出力端子は、ＡＮＤゲート４５の一方の入力端子に接続される。
【０１８９】
ディスチャージ回路８２は、グローバルソース線ＧＢＬに接続される。ディスチャージ回路８２は、ｎチャネルＭＯＳトランジスタ３１、３２を備える。ディスチャージ回路８２は、読み出し電圧ＶＲ１と読み出し電圧ＶＲ２とのレベルが異なる以外は、第１実施形態で説明した読み出しドライバ２５と同じ回路構成である。
【０１９０】
電源線３３には、電圧発生回路１９により、シングルエンドモード用の読み出し電圧ＶＲ１が印加される。電源線３４には、電圧発生回路１９により、自己参照モード用の読み出し電圧ＶＲ２が印加される。読み出し電圧ＶＲ１は、接地電圧ＶＳＳより高く、電源電圧ＶＤＤより低く設定される。読み出し電圧ＶＲ２は、接地電圧ＶＳＳより高く、読み出し電圧ＶＲ１より低く設定される。
【０１９１】
［２］動作
次に、上記のように構成された半導体記憶装置１０の動作について説明する。第６実施形態に係る読み出し動作のタイミング図は、プリディスチャージ信号ＰＤＥがプリチャージ信号／ＰＣＥに替わる以外は、第１実施形態で説明した図１４及び図１７と同じである。以下では、第１実施形態と異なる部分のみ説明する。
【０１９２】
まず、シングルエンドモードについて説明する。制御回路１８は、プリチャージ信号／ＰＣＥをローレベルとしてアサートする。これにより、プリチャージ回路８０は、キャパシタ３０を概略電源電圧ＶＤＤまで充電する。
【０１９３】
続いて、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされるとともに、読み出し信号ＲＤ１がハイレベルとしてアサートされる。これにより、配線４１が放電されるとともに、カウンタ４６がクロック信号ＣＬＫをカウントする。
【０１９４】
続いて、インバータ回路４４は、配線４１の電圧が自身の閾値電圧より低くなった場合に、ハイレベルを出力する。これにより、カウンタ４６のカウント動作が終了する。その後、第１実施形態と同様に、データ判定動作が行われる。
【０１９５】
次に、自己参照モードについて説明する。自己参照モードでは、放電時に、読み出し電圧ＶＲ２（＜ＶＲ１）が用いられる。それ以外の動作は、前述したシングルエンドモードと同じである。その後、第１実施形態と同様に、データ判定動作が行われる。
【０１９６】
第６実施形態によれば、グローバルビット線ＧＢＬを電源電圧ＶＤＤからインバータ回路４４の閾値電圧まで放電する時間を用いて、メモリセルＭＣのデータを読み出すことができる。それ以外の効果は、第１実施形態と同じである。また、第６実施形態は、第２乃至４実施形態に適用することも可能である。
【０１９７】
［第７実施形態］
第７実施形態は、第５実施形態の変形例であり、プリチャージ型の読み出し動作を行うようにしている。
【０１９８】
［１］読み出し回路２４の構成
図２６は、第７実施形態に係る読み出し回路２４の回路図である。図２６の大部分は、第５実施形態で説明した図２２と同じであり、以下に、図２２と異なる部分のみ説明する。
【０１９９】
プリチャージ回路８０−１は、配線４１に接続される。プリチャージ回路８０−１は、配線４１を所定電圧（例えば電源電圧ＶＤＤ）にプリチャージする。プリチャージ回路８０−１は、ｐチャネルＭＯＳトランジスタから構成される。ＭＯＳトランジスタ８０−１のソースは、電源端子ＶＤＤに接続され、そのドレインは、配線４１に接続され、そのゲートには、制御回路１８からプリチャージ信号／ＰＣＥ１が入力される。プリチャージ信号／ＰＣＥ１は、第５実施形態で説明したプリディスチャージ信号ＰＤＥ１の論理が反転された信号である。
【０２００】
プリチャージ回路８０−２は、配線７５に接続される。プリチャージ回路８０−２は、配線７５を所定電圧（例えば電源電圧ＶＤＤ）にプリチャージする。プリチャージ回路８０−２は、ｐチャネルＭＯＳトランジスタから構成される。ＭＯＳトランジスタ８０−２のソースは、電源端子ＶＤＤに接続され、そのドレインは、配線７５に接続され、そのゲートには、制御回路１８からプリチャージ信号／ＰＣＥ２が入力される。プリチャージ信号／ＰＣＥ２は、第５実施形態で説明したプリディスチャージ信号ＰＤＥ２の論理が反転された信号である。
【０２０１】
ディスチャージ回路８２は、グローバルソース線ＧＢＬに接続される。ディスチャージ回路８２の構成は、第６実施形態と同じである。
【０２０２】
［２］動作
次に、上記のように構成された半導体記憶装置１０の動作について説明する。第７実施形態に係る読み出し動作のタイミング図は、プリディスチャージ信号ＰＤＥ１、ＰＤＥ２がプリチャージ信号／ＰＣＥ１、／ＰＣＥ２に替わる以外は、第５実施形態で説明した図２３と同じである。以下では、第５実施形態と異なる部分のみ説明する。
【０２０３】
まず、シングルエンドモードについて説明する。制御回路１８は、プリチャージ信号／ＰＣＥ１をローレベルとしてアサートする。これにより、プリチャージ回路８０−１は、キャパシタ３０−１を概略電源電圧ＶＤＤまで充電する。
【０２０４】
続いて、読み出し信号ＲＤ１がハイレベルとしてアサートされる。これにより、電源線３３の読み出し電圧ＶＲ１に応じて、グローバルビット線ＧＢＬが放電される。その後、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされ、センスアンプ７２は、メモリセルのデータを検知する。
【０２０５】
ＭＴＪ素子が平行状態である場合、読み出し電流が大きく、ＭＴＪ素子が反平行状態である場合、読み出し電流が小さい。よって、ＭＴＪ素子が平行状態である場合、出力信号ＯＵＴがデータ“０”となり、ＭＴＪ素子が反平行状態である場合、出力信号ＯＵＴがデータ“１”となる。最終的に、出力信号ＯＵＴが読み出しデータとして外部に出力される。
【０２０６】
（自己参照モード）
次に、自己参照モードについて説明する。自己参照モードでは、放電時に、読み出し電圧ＶＲ２（＜ＶＲ１）が用いられる。制御回路１８は、プリチャージ信号／ＰＣＥ２をローレベルとしてアサートする。これにより、プリチャージ回路８０−２は、キャパシタ３０−２を概略電源電圧ＶＤＤまで充電する。
【０２０７】
続いて、読み出し信号ＲＤ２がハイレベルとしてアサートされる。これにより、電源線３４の読み出し電圧ＶＲ２に応じて、グローバルビット線ＧＢＬが放電される。その後、センスアンプイネーブル信号／ＳＥがローレベルとしてアサートされ、センスアンプ７２は、メモリセルのデータを検知する。
【０２０８】
図２７は、読み出し動作におけるグローバルビット線ＧＢＬの放電の様子を説明する図である。図２７（ａ）の横軸が時間、縦軸がキャパシタ３０−１の電圧である。図２７（ｂ）の横軸が時間、縦軸がキャパシタ３０−２の電圧である。
【０２０９】
図２７（ａ）に示すように、読み出し電圧ＶＲ１を用いて平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−１を放電した場合、時刻Ｔ１において、キャパシタ３０−１の電圧（配線４１の電圧に対応する）は、電圧Ｖｐ１となる。読み出し電圧ＶＲ１を用いて反平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−１を放電した場合、時刻Ｔ１において、キャパシタ３０−１の電圧は、電圧Ｖａｐ１（＞Ｖｐ１）となる。
【０２１０】
図２７（ｂ）に示すように、読み出し電圧ＶＲ２を用いて平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−２を放電した場合、時刻Ｔ２において、キャパシタ３０−２の電圧（配線７５の電圧に対応する）は、電圧Ｖｐ２となる。読み出し電圧ＶＲ２を用いて反平行状態のＭＴＪ素子に読み出し電流を流し、この読み出し電流によりキャパシタ３０−２を放電した場合、時刻Ｔ２において、キャパシタ３０−２の電圧は、電圧Ｖａｐ２（＞Ｖｐ２）となる。
【０２１１】
すなわち、ＭＴＪ素子が平行状態の場合、シングルエンドモードにおける電圧Ｖｐ１は、自己参照モードにおける電圧Ｖｐ２より低くなる。一方、ＭＴＪ素子が反平行状態の場合、シングルエンドモードにおける電圧Ｖａｐ１は、自己参照モードにおける電圧Ｖａｐ２より高くなる。これにより、ＭＴＪ素子が平行状態である場合、出力信号ＯＵＴがデータ“０”となり、ＭＴＪ素子が反平行状態である場合、出力信号ＯＵＴがデータ“１”となる。最終的に、出力信号ＯＵＴが読み出しデータとして外部に出力される。
【０２１２】
時刻Ｔ１が読み出し電圧ＶＲ１のパルス幅に対応し、時刻Ｔ２が読み出し電圧ＶＲ２のパルス幅に対応する。上記のように読み出し電圧ＶＲ１と読み出し電圧ＶＲ２との大きさ、及びこれらのパルス幅を設定することで、ＭＴＪ素子の平行状態と反平行状態とを正確に判別することができる。
【０２１３】
［３］第７実施形態の効果
第７実施形態によれば、グローバルビット線ＧＢＬが所定時間（時刻Ｔ１、Ｔ２）だけ放電された後の電圧を用いて、メモリセルＭＣのデータを読み出すことができる。それ以外の効果は、第５実施形態と同じである。
【０２１４】
なお、上記各実施形態で示したＭＲＡＭは、ＳＴＴ−ＭＲＡＭ（spin transfer torque型magnetoresistive random access memory）であってもよい。
【０２１５】
また、上記各実施形態では、半導体記憶装置として、磁気抵抗効果素子を用いたＭＲＡＭを例に挙げて説明したが、これに限定されるものではなく、ＭＲＡＭと同様の抵抗変化型のメモリ、例えばＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などにも適用可能である。
【０２１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１７】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム制御回路、１５…ＥＣＣ回路、１６…入出力回路、１７…アドレスレジスタ、１８…制御回路、１９…電圧発生回路、２０…バス、２１，２２…カラム選択回路、２３…書き込み回路、２４…読み出し回路、２５…読み出しドライバ、２６…データバッファ、２７…ＭＴＪ素子、２８…セルトランジスタ、３０…キャパシタ、５０…データ判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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