(57)【要約】【課題】サーチアクセスの高速化が可能な内容参照メモリを提供することにある。【解決手段】内容参照メモリは、複数のメモリセルと、前記複数のメモリセルに結合されたマッチ線と、前記複数のメモリセルのおのおのに結合されたサーチ線と、前記マッチ線に結合されたマッチ線出力回路と、前記マッチ線に結合され、前記マッチ線の電位を変更させる電位変更回路と、を含む。【選択図】図３
2018206452.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに結合されたマッチ線と、
前記複数のメモリセルのおのおのに結合されたサーチ線と、
前記マッチ線に結合されたマッチ線出力回路と、
前記マッチ線に結合され、前記マッチ線の電位を変更させる電位変更回路と、を含む、
内容参照メモリ。
【請求項２】
請求項１に記載の内容参照メモリにおいて、
前記複数のメモリセルは、前記電位変更回路と前記マッチ線出力回路との間に配置される、内容参照メモリ。
【請求項３】
請求項１に記載の内容参照メモリにおいて、さらに、
前記複数のメモリセルのおのおのに結合されたワード線と、
前記ワード線に結合されたワード線ドライバと、を含み、
前記電位変更回路は、前記ワード線ドライバと前記複数のメモリセルとの間に設けられる、内容参照メモリ。
【請求項４】
請求項１に記載の内容参照メモリにおいて、
前記複数のメモリセルのおのおのは、ＴＣＡＭセルである、内容参照メモリ。
【請求項５】
マッチ線と、
前記マッチ線に接続された複数のメモリセルと、
前記マッチ線に接続された出力回路と、
前記マッチ線に接続され、前記マッチ線の電位を引く抜くためのマッチ線引き抜き増幅回路と、を含み、
前記複数のメモリセルは、前記マッチ線引き抜き増幅回路と前記出力回路との間に、配置される、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記マッチ線引き抜き増幅回路は、
前記マッチ線にゲートが接続された第１ＰチャネルＭＯＳトランジスタと、
前記マッチ線にゲートが接続された第１ＮチャネルＭＯＳトランジスタと、
第２ＮチャネルＭＯＳトランジスタと、
前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタとの共通接続ノードに、ゲートが接続された第２ＰチャネルＭＯＳトランジスタと、
前記共通接続ノードにゲートが接続された第３ＮチャネルＭＯＳトランジスタと、
第４ＮチャネルＭＯＳトランジスタと、を含み、
前記第１ＰチャネルＭＯＳトランジスタ、前記第１ＮチャネルＭＯＳトランジスタおよび前記第２ＮチャネルＭＯＳトランジスタのソースドレイン経路は、第１参照電位と第２参照電位との間に、直列に接続され、
前記第２ＰチャネルＭＯＳトランジスタ、前記第３ＮチャネルＭＯＳトランジスタおよび前記第４ＮチャネルＭＯＳトランジスタのソースドレイン経路は、前記第１参照電位と前記第２参照電位との間に、直列に接続され、
前記第２ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタとの共通接続ノードは前記マッチ線に接続される、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１ＮチャネルＭＯＳトランジスタおよび前記第２ＮチャネルＭＯＳトランジスタのゲート長は、前記第３ＮチャネルＭＯＳトランジスタおよび前記第４ＮチャネルＭＯＳトランジスタのゲート長より長い、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第３ＮチャネルＭＯＳトランジスタおよび前記第４ＮチャネルＭＯＳトランジスタのゲート幅は、前記第１ＮチャネルＭＯＳトランジスタおよび前記第２ＮチャネルＭＯＳトランジスタのゲート幅より広い、半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第１ＮチャネルＭＯＳトランジスタ、前記第２ＮチャネルＭＯＳトランジスタ、前記第３ＮチャネルＭＯＳトランジスタおよび前記第４ＮチャネルＭＯＳトランジスタは、ＦｉｎＦＥＴである、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記第１ＮチャネルＭＯＳトランジスタ、前記第２ＮチャネルＭＯＳトランジスタ、前記第３ＮチャネルＭＯＳトランジスタおよび前記第４ＮチャネルＭＯＳトランジスタは、ＦｉｎＦＥＴである、半導体装置。
【請求項１１】
請求項７に記載の半導体装置において、さらに、
前記第４ＮチャネルＭＯＳトランジスタのゲートに接続された遅延素子を含み、
前記遅延素子は、第５ＮチャネルＭＯＳトランジスタおよび第６ＮチャネルＭＯＳトランジスタと、を含み、
前記第１ＮチャネルＭＯＳトランジスタおよび前記第２ＮチャネルＭＯＳトランジスタのゲート長は、前記第５ＮチャネルＭＯＳトランジスタおよび前記第６ＮチャネルＭＯＳトランジスタのゲート長と等しい、半導体装置。
【請求項１２】
請求項８に記載の半導体装置において、さらに、
前記第４ＮチャネルＭＯＳトランジスタのゲートに接続された遅延素子を含み、
前記遅延素子は、第５ＮチャネルＭＯＳトランジスタおよび第６ＮチャネルＭＯＳトランジスタと、を含み、
前記第１ＮチャネルＭＯＳトランジスタおよび前記第２ＮチャネルＭＯＳトランジスタのゲート幅は、前記第５ＮチャネルＭＯＳトランジスタおよび前記第６ＮチャネルＭＯＳトランジスタのゲート幅と等しい、半導体装置。
【請求項１３】
請求項１１に記載の半導体装置において、
前記第１ＮチャネルＭＯＳトランジスタ、前記第２ＮチャネルＭＯＳトランジスタ、前記第５ＮチャネルＭＯＳトランジスタおよび前記第６ＮチャネルＭＯＳトランジスタは、ＦｉｎＦＥＴである、半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記第１ＮチャネルＭＯＳトランジスタ、前記第２ＮチャネルＭＯＳトランジスタ、前記第５ＮチャネルＭＯＳトランジスタおよび前記第６ＮチャネルＭＯＳトランジスタは、ＦｉｎＦＥＴである、半導体装置。
【請求項１５】
請求項５に記載の半導体装置において、さらに、
前記マッチ線の一端に接続された第１プリチャージ回路と、
前記マッチ線の他端に接続された第２プリチャージ回路と、を有する、半導体装置。
【請求項１６】
第１内容参照メモリと、第２内容参照メモリと、を含み、
前記第１内容参照メモリは、
複数の第１メモリセルと、
前記複数の第１メモリセルに結合された第１マッチ線と、
前記複数の第１メモリセルのおのおのに結合された第１サーチ線と、
前記第１サーチ線に結合された第１マッチ線出力回路と、
前記第１サーチ線に結合され、前記第１サーチ線の電位を変更させる電位変更回路と、を含む、
前記第２内容参照メモリは、
複数の第２メモリセルと、
前記複数の第２メモリセルに結合された第２マッチ線と、
前記複数の第２メモリセルのおのおのに結合された第２サーチ線と、
前記第２サーチ線に結合された第２マッチ線出力回路と、を含む、
半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１マッチ線は、前記第２マッチ線より、長い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は内容参照メモリに関し、特に、半導体装置に内蔵可能な内容参照メモリ及び内容参照メモリを内蔵する半導体装置に適用可能である。
【背景技術】
【０００２】
連想メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワード(エントリ)の中から検索ワード(サーチデータ)に一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。
【０００３】
ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”の情報を記憶可能である。“ドントケア”は“０”および“１”のどちらでも良いことを示す。
【０００４】
ＴＣＡＭを用いたＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。ＩｏＴ（Internet of Things）の様に、あらゆる物がネットワークにつながる事が予想されている。ＩｏＴでは、ネットワークのルーティングのようにＴＣＡＭの要求が増大しているが、汎用ＴＣＡＭではシステムのスピードや規模が大きくなるため、システムオンチップＳｏＣとして半導体チップにＴＣＡＭ装置を内蔵することが求められる様になってきた。
【０００５】
特許文献１は、ＴＣＡＭを用いたＴＣＡＭ装置の一例を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１７−４５４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＡＭにおいて、サーチアクセスの高速化が非常に重要である。サーチアクセスのクリティカルパスであるマッチ線は、１つエントリを構成する複数のメモリセルが接続される。そのため、マッチ線の負荷容量は比較的大きく、サーチアクセスの高速化がしにくい。
【０００８】
本開示の課題は、サーチアクセスの高速化が可能な内容参照メモリを提供することにある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、内容参照メモリは、複数のメモリセルと、前記複数のメモリセルに結合されたマッチ線と、前記複数のメモリセルのおのおのに結合されたサーチ線と、前記マッチ線に結合されたマッチ線出力回路と、前記マッチ線に結合され、前記マッチ線の電位を変更させる電位変更回路と、を含む。
【発明の効果】
【００１２】
上記内容参照メモリによれば、サーチアクセスの高速化が可能である。
【図面の簡単な説明】
【００１３】
【図１】内容参照メモリのサーチアクセスを説明するための図である。
【図２】マッチ線ＭＬ［０］の電位変化を説明するための図である。
【図３】実施形態に係る内容参照メモリの構成例を示す図である。
【図４】実施態様に係るマッチ線ＭＬ［０］の電位変化を説明するための図である。
【図５】実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。
【図６】図５のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。
【図７】実施例に係るＴＣＡＭ装置の構成を示すブロック図である。
【図８】実施例に係るＴＣＡＭマクロセルの１エントリに対応する回路例を示す図である。
【図９】マッチ線ＭＬがハイレベルを維持する場合を説明する図である。
【図１０】マッチ線ＭＬがローレベルへ遷移する場合を維持する場合を説明する図である。
【図１１】図８のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２の製造ばらつきの影響を説明する図である。
【図１２】図８のＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４の製造ばらつきの影響を説明する図である。
【図１３】ゲート長およびゲート幅の関係を示す図である。
【図１４】Ｆｉｎ型トランジスタ（ＦｉｎＦＥＴ）へ適用した場合を説明する図である。
【図１５】Ｆｉｎ型トランジスタＦｉｎＦＥＴの構造を概念的に示す図である。
【図１６】図８の遅延素子ＤＬ１の回路図を示す図である。
【図１７】遅延素子の素子レイアウトを説明する図である。
【図１８】変形例に係るＴＣＡＭマクロセルの１エントリに対応する回路例を示す図である。
【図１９】応用例に係る半導体装置の模式的なブロック図である。
【発明を実施するための形態】
【００１４】
最初に、本発明者により検討された課題について説明する。
【００１５】
図１は、内容参照メモリのサーチアクセスを説明するための図である。図1に示されるように、内容参照メモリは、複数のメモリセルＭＣ００−ＭＣ０ｎと、複数のメモリセルＭＣ００−ＭＣ０ｎに接続されたマッチ線ＭＬ［０］と、マッチ線ＭＬ［０］に接続されたマッチ線出力回路ＭＯ０と、マッチ線出力回路ＭＯ０に接続されたマッチ信号出力線ＭＬｏ０と、を含む。マッチ線出力回路ＭＯ０は、ラッチ回路ＬＴ０を含む。ラッチ回路ＬＴ０の入力はマッチ線ＭＬ［０］に接続され、ラッチ回路ＬＴ０の出力はマッチ信号出力線ＭＬｏ０に接続され、ラッチ回路ＬＴ０の制御端子はマッチ出力イネーブル信号ＭＥＮが供給される。マッチ出力イネーブル信号ＭＥＮがハイレベルの様な選択レベルとされると、ラッチ回路ＬＴ０はマッチ線ＭＬ［０］の電位を取り込み、取り込まれた電位をマッチ信号出力線ＭＬｏ０へ出力する。また、複数のメモリセルＭＣ００−ＭＣ０ｎは、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］に接続される。
【００１６】
サーチアクセルが行われる場合、複数のメモリセルＭＣ００−ＭＣ０ｎに格納されたデータワード(エントリ)が、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］から入力される検索ワード(サーチデータ)に一致しているか否かが検索される。一致の場合、マッチ線ＭＬ［０］のハイレベルの様なプリチャージ電位は維持される。不一致の場合、マッチ線ＭＬ［０］のハイレベルの様なプリチャージ電位が接地電位（ＧＮＤ、Ｖｓｓ）の様なローレベルへ変化する。ローレベルへ変化したマッチ線ＭＬ［０］の電位レベルが、ラッチ回路ＬＴ０に取り込まれ、マッチ信号出力線ＭＬｏ０へ出力される。サーチアクセルの速度は、検索ワード(サーチデータ)が供給されてから、マッチ信号出力線ＭＬｏ０へ出力されるまでの速度と見做すことが出来る。
【００１７】
図１から理解されるように、マッチ線ＭＬ［０］には、1つのエントリを構成する複数のメモリセルＭＣ００−ＭＣ０ｎが接続されるので、マッチ線ＭＬ［０］の負荷容量は比較的大きい。例えば、データワード(エントリ)と検索ワード(サーチデータ)とが、1ビットのみ異なる場合、マッチ線ＭＬ［０］の負荷容量は1つのメモリセルにより放電されることになるので、サーチアクセスの速度は遅くなるという課題がある。
【００１８】
また、マッチ線出力回路ＭＯ０から一番遠くに配置されたメモリセルＭＣ００のみが不一致の場合、メモリセルＭＣ００によりマッチ線ＭＬ［０］の負荷容量が放電されることになるので、サーチアクセスの速度は最も遅くなるという課題もある。
【００１９】
また、サーチアクセスの速度は、複数のメモリセルＭＣ００−ＭＣ０ｎのトランジスタの製造ばらつき、あるいは、複数のメモリセルＭＣ００−ＭＣ０ｎのデータ比較部を構成するトランジスタの製造ばらつきによっても、影響を受ける。マッチ線ＭＬ［０］の負荷容量がメモリセルＭＣ００−ＭＣ０ｎのデータ比較部を構成するトランジスタにより放電されるが、メモリセルＭＣ００−ＭＣ０ｎのデータ比較部を構成するトランジスタの製造ばらつきにより、マッチ線ＭＬ［０］のローレベルの様なレベル自体が変化する。
【００２０】
図２は、マッチ線ＭＬ［０］の電位変化を説明するための図である。図２は、不一致の場合におけるマッチ線ＭＬ［０］の電位変化を示すシミュレーション波形である。縦軸は電圧を示し、横軸は時間を示す。ＳＬはサーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］の波形を示し、ＭＥＮはマッチ出力イネーブル信号ＭＥＮの波形を示す。また、ＭＬ［０］はマッチ線ＭＬ［０］の波形を示し、ＭＬｏ０はマッチ信号出力線ＭＬｏ０の波形を示す。
【００２１】
図２において、ＳＬの波形がローレベルからハイレベルへ変化することで、サーチアクセスが開始される。これにより、ＭＬ［０］の波形で示されるように、マッチ線ＭＬ［０］のレベルが徐々にローレベルに向けて変化する。ＭＥＮの波形がローレベルからハイレベルへ変化することで、その時点でのマッチ線ＭＬ［０］のレベルがラッチ回路ＬＴ０に取り込まれて、ＭＬｏ０の波形で示されるように、マッチ信号出力線ＭＬｏ０がハイレベルからローレベルへ変化する。
【００２２】
ＭＬ［０］の波形において、波形Ｌ１と波形Ｌ２とは上述した製造ばらつきの影響によるマッチ線ＭＬ［０］のローレベルの電位の変化を示している。波形Ｌ２は、波形Ｌ１に比べて、製造ばらつきがある場合を示している。波形Ｌ２のローレベル側への変化の傾きは、波形Ｌ１のそれに比べて、緩やかとなっていると共に、波形Ｌ２のローレベルの電位自体が、波形Ｌ１のそれより高くなっている。また、ＭＬｏ０の波形において、波形Ｌ３は波形Ｌ１の場合のマッチ信号出力線ＭＬｏ０の電位変化を示し、波形Ｌ４は波形Ｌ２の場合のマッチ信号出力線ＭＬｏ０の電位変化を示す。このように、マッチ信号出力線ＭＬｏ０の電位変化の時刻は、波形Ｌ３と比較して、波形Ｌ４では遅くなるという課題がある。
【００２３】
以下、実施形態、実施例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【００２４】
＜実施形態＞
図３は実施形態に係る内容参照メモリの構成例を示す図である。
【００２５】
内容参照メモリ１０は、例えば、半導体装置に内蔵されている。内容参照メモリ１０は、複数のメモリセルＭＣ００−ＭＣ０ｎと、複数のメモリセルＭＣ００−ＭＣ０ｎに接続されたマッチ線ＭＬ［０］と、マッチ線ＭＬ［０］に接続されたマッチ線電位変更回路部ＭＬＤＣと、マッチ線ＭＬ［０］に接続されたマッチ線出力回路ＭＯ０と、マッチ線出力回路ＭＯ０に接続されたマッチ信号出力線ＭＬｏ０と、を含む。
【００２６】
マッチ線電位変更回路部ＭＬＤＣは、マッチ線ＭＬ［０］の電位を変更させる電位変更回路ＤＣ０を有する。電位変更回路ＤＣ０は第１マッチ出力イネーブル信号ＭＡＥのハイレベルの様な選択レベルに応じて、マッチ線ＭＬ［０］の電位を放電ないし引き抜くために設けられる。電位変更回路ＤＣ０はマッチ線引き抜き増幅回路という事もできる。
【００２７】
マッチ線電位変更回路ＭＬＤＣはマッチ線ＭＬ［０］の一端側に接続され、マッチ線出力回路ＭＯ０はマッチ線ＭＬ［０］の他端側に接続されている。すなわち、マッチ線電位変更回路ＭＬＤＣとマッチ線出力回路ＭＯ０とは、マッチ線ＭＬ［０］に接続された複数のメモリセルＭＣ００−ＭＣ０ｎを挟む様に、半導体装置が形成される半導体チップ上に配置される。
【００２８】
マッチ線出力回路ＭＯ０は、ラッチ回路ＬＴ０を含む。ラッチ回路ＬＴ０の入力はマッチ線ＭＬ［０］に接続され、ラッチ回路ＬＴ０の出力はマッチ信号出力線ＭＬｏ０に接続され、ラッチ回路ＬＴ０の制御端子は第２マッチ出力イネーブル信号ＭＥＮが供給される。マッチ出力イネーブル信号ＭＥＮがハイレベルの様な選択レベルとされると、ラッチ回路ＬＴ０はマッチ線ＭＬ［０］の電位を取り込み、取り込まれた電位をマッチ信号出力線ＭＬｏ０へ出力する。また、複数のメモリセルＭＣ００−ＭＣ０ｎは、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］に接続される。なお、第２マッチ出力イネーブル信号ＭＥＮは、第１マッチ出力イネーブル信号ＭＡＥを遅延させた信号である。
【００２９】
サーチアクセルが行われる場合、複数のメモリセルＭＣ００−ＭＣ０ｎに格納されたデータワード(エントリ)が、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］から入力される検索ワード(サーチデータ)に一致しているか否かが検索される。一致の場合、マッチ線ＭＬ［０］のハイレベルの様なプリチャージ電位は維持される。不一致の場合、マッチ線ＭＬ［０］のハイレベルの様なプリチャージ電位が接地電位（ＧＮＤ、Ｖｓｓ）の様なローレベルへ変化するが、電位変更回路ＤＣ０がマッチ線ＭＬ［０］のローレベルへの変化を加速させるように、マッチ線ＭＬ［０］の電位を放電ないし引き抜く。
【００３０】
図４は、実施態様に係るマッチ線ＭＬ［０］の電位変化を説明するための図である。図４は、図２と同様に、不一致の場合におけるマッチ線ＭＬ［０］の電位変化を示すシミュレーション波形である。縦軸は電圧を示し、横軸は時間を示す。ＳＬはサーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］の波形を示し、ＭＥＮは第１マッチ出力イネーブル信号ＭＥＮの波形を示す。また、ＭＬ［０］はマッチ線ＭＬ［０］の波形を示し、ＭＬｏ０はマッチ信号出力線ＭＬｏ０の波形を示す。
【００３１】
図４において、ＳＬの波形がローレベルからハイレベルへ変化することで、サーチアクセスが開始される。これにより、ＭＬ［０］の波形で示されるように、マッチ線ＭＬ［０］のレベルが徐々にローレベルに向けて変化する。ＭＥＮの波形がローレベルからハイレベルへ変化することで、その時点でのマッチ線ＭＬ［０］のレベルがラッチ回路ＬＴ０に取り込まれて、ＭＬｏ０の波形で示されるように、マッチ信号出力線ＭＬｏ０がハイレベルからローレベルへ変化する。
【００３２】
ＭＬ［０］の波形において、波形Ｌ１と波形Ｌ２とは上述した製造ばらつきの影響によるマッチ線ＭＬ［０］のローレベルの電位の変化を示している。波形Ｌ２は、波形Ｌ１に比べて、製造ばらつきがある場合を示しているが、波形Ｌ２は途中から、波形５となっている。波形５は、マッチ線電位変更回路部ＭＬＤＣ内の電位変更回路ＤＣ０による、マッチ線ＭＬ［０］のローレベルへの変化の加速の波形に対応しており、マッチ線ＭＬ［０］の電位が放電ないし引き抜かれる。これにより、メモリセルＭＣ００−ＭＣ０ｎのデータ比較部を構成するトランジスタの製造ばらつきが存在する場合であっても、マッチ線ＭＬ［０］のローレベルのレベル差が、波形１とほぼ同等のレベルとできる。したがって、内容参照メモリのサーチアクセスの高速化が可能となる。
【００３３】
また、データワード(エントリ)と検索ワード(サーチデータ)とが、1ビットのみ異なる場合であっても、マッチ線電位変更回路部ＭＬＤＣ内の電位変更回路ＤＣ０が設けられるので、マッチ線ＭＬ［０］のローレベルへの変化が加速され、内容参照メモリのサーチアクセスの高速化が可能である。
【００３４】
また、マッチ線出力回路ＭＯ０から一番遠くに配置されたメモリセルＭＣ００のみが不一致の場合においても、マッチ線電位変更回路部ＭＬＤＣ内の電位変更回路ＤＣ０による、マッチ線ＭＬ［０］のローレベルへの変化が加速され、内容参照メモリのサーチアクセスの高速化が可能である。
【００３５】
実施態様によれば、マッチ線電位変更回路部ＭＬＤＣ内の電位変更回路ＤＣ０を設けることにより、マッチ線ＭＬ［０］のローレベルへの変化が加速され、内容参照メモリのサーチアクセスの高速化が可能である。
【実施例】
【００３６】
［ＴＣＡＭセルの構成］
図５は、実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。図５を参照して、ＴＣＡＭセル（メモリセルＭＣ、または、ビットセル（ｂｉｔｃｅｌｌ）とも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１２をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１２は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。
【００３７】
ＴＣＡＭセルは、ビット線対ＢＴ，ＢＢ、サーチ線対ＳＴ，ＳＢ、マッチ線ＭＬ、およびワード線ＷＬＡ，ＷＬＢと接続される。ビット線対ＢＴ，ＢＢは、図７のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＴ，ＳＢは、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。
【００３８】
マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、第１ワード線、第２ワード線という事もできる。
【００３９】
Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＡと接続される。
【００４０】
Ｙセル１２は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＢと接続される。
【００４１】
データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６〜Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地ノードＧＮＤとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＴ，ＳＢとそれぞれ接続される。
【００４２】
なお、ＢＣＡＭのメモリセルは、例えば、図５において、ワード線ＷＬＢ，Ｙセルを削除し、ＭＯＳトランジスタＱ８のゲート電極を、Ｘセルの記憶ノードＮＤ１＿ｎへ接続することで構成できる。
【００４３】
図６は、図５のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。
【００４４】
図５および図６を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“ｘ”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“ｘ”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。
【００４５】
上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＴが“１”、かつ、サーチ線ＳＢが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＴが“０”、かつ、サーチ線ＳＢが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。
【００４６】
逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“ｘ”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“Ｘ”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電位ＶＤＤレベル）は維持される。
【００４７】
上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。
【００４８】
［アレイの構成］
図７は、実施例に係るＴＣＡＭ装置の構成を示すブロック図である。ＴＣＡＭ装置１は、例えば、半導体装置に内蔵されている。図７を参照して、ＴＣＡＭ装置１は、ＴＣＡＭマクロセル１０とプライオリティエンコーダ（ＰＲＥＮ）３０とを含む。ＴＣＡＭマクロセル１０は、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０（単にセルアレイとも称する）と、書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）２１とサーチ線ドライバ（ＳＤ）２２とを含み入出力回路部ＩＯと、マッチ線出力回路部（ＭＯ）２３と、制御論理回路（ＣＮＴ）２４と、図５のワード線ＷＬＡ，ＷＬＢを駆動するためのワード線ドライバ（ＷＬＤ）２５と、を含む。ＴＣＡＭマクロセル１０は、さらに、マッチ線電位変更回路部（ＭＬＤＣ）２６を含む。
【００４９】
セルアレイ２０は、行列状（Ｍ＋１行；ｎ＋１列）に配列されたＴＣＡＭセル（ＭＣ００−ＭＣ０ｎ、ＭＣｍ０−ＭＣｍｎ）を含む。セルアレイ２０は、行数（エントリ数）がＭ＋１（Ｍは、正の整数）であり、列数（エントリのビット数）がｎ＋１（ｎは、正の整数）の場合が示されている。
【００５０】
セルアレイ２０の各列に対応して、ｎ＋１個のビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）と、ｎ＋１個のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）とが設けられる。セルアレイ２０の各行に対応して、Ｍ＋１本のマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）と、Ｍ＋１本のＸセル用のワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）と、Ｍ＋１本のＹセル用のワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）とが設けられている。ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）は第１ワード線であり、ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）は第２ワード線である。
【００５１】
書込みドライバおよび読み出し用センスアンプ２１は、書込みドライバＷＤと、読み出し用センスアンプＳＡとを含む。書込みドライバＷＤは、書込み時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルに書込みデータを供給する。読み出し用センスアンプＳＡは、読み出し時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルから読み出されたデータを増幅して出力する。
【００５２】
サーチ線ドライバ２２は、検索時に、サーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）を介して各ＴＣＡＭセルにサーチデータを供給する。
【００５３】
制御論理回路（ＣＮＴ）２４は、ＴＡＣＭマクロセル１０全体の動作を制御する。たとえば、制御論理回路２４は、検索時には、サーチコマンドを受け取り、サーチ線ドライバ２２と、マッチ線出力回路部（ＭＯ）２３に制御信号を出力することによって、サーチ線ドライバ（ＳＤ）２２、マッチ線出力回路部（ＭＯ）２３、およびプリチャージ回路(第１プリチャージ回路)ＰＣの動作を制御する。制御論理回路２４は、書込み時には、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５とに制御信号を出力することによって、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５との動作を制御する。また、制御論理回路２４は、読み出し時には、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとに制御信号を出力することによって、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとの動作を制御する。
【００５４】
制御論理回路２４は、マッチ線電位変更回路部（ＭＬＤＣ）２６へ第１マッチ出力イネーブル信号ＭＡＥを出力し、また、マッチ線出力回路部（ＭＯ）２３へ第２マッチ出力イネーブル信号ＭＥＮを出力する。第１マッチ出力イネーブル信号ＭＡＥおよび第２マッチ出力イネーブル信号ＭＥＮの供給される配線が制御論理回路２４とマッチ線電位変更回路部（ＭＬＤＣ）２６およびマッチ線出力回路部（ＭＯ）２３との間に設けられる。
【００５５】
制御論理回路２４は、プリチャージを指示するプリチャージイネーブル信号ＰＣＥをプリチャージ回路ＰＣへ出力し、サーチ動作ないしサーチアクセス動作を指示するサーチ線イネーブル信号ＳＬＥをサーチ線ドライバ２２へ出力する。
【００５６】
マッチ線出力回路部（ＭＯ）２３は、セルアレイの行にそれぞれ対応する複数のマッチ線出力回路ＭＯ０−ＭＯｍを有する。マッチ線出力回路ＭＯ０−ＭＯｍの入力は対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）にそれぞれ接続され、マッチ線出力回路ＭＯ０−ＭＯｍの出力は対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）にそれぞれ接続される。マッチ線出力回路ＭＯ０−ＭＯｍは、さらに、第２マッチ出力イネーブル信号ＭＥＮを入力されている。マッチ線出力回路ＭＯ０−ＭＯｍは、検索時に、対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）の電位に基づいて、対応するＴＣＡＭセルデータと入力サーチデータの対応部分とが一致するか否かの検出信号を生成して、対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）へ出力する。この例では、マッチ線出力回路ＭＯ０−ＭＯｍのおのおのは、検索時に対応するマッチ線ＭＬ［０］−ＭＬ［Ｍ］をプリチャージ電位とするためのプリチャージ回路ＰＣを含む。
【００５７】
マッチ線電位変更回路部（ＭＬＤＣ）２６は、セルアレイの行にそれぞれ対応する複数の電位変更回路（マッチ線引き抜き増幅回路）ＤＣ０−ＤＣｍを有する。電位変更回路ＤＣ０−ＤＣｍは、対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）にそれぞれ接続されており、第１マッチ出力イネーブル信号ＭＡＥを入力される。電位変更回路ＤＣ０−ＤＣｍは、第１マッチ出力イネーブル信号ＭＡＥのハイレベルの様な選択レベルに応じて、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）の電位を放電ないし引き抜くために設けられる。電位変更回路ＤＣ０−ＤＣｍは、マッチ線電位引く抜き回路ないし、マッチ線電位放電回路という事もできる。マッチ線電位変更回路（ＭＬＤＣ）２６は、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０とワード線ドライバ（ＷＬＤ）２５との間に配置される。また、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０は、マッチ線電位変更回路部（ＭＬＤＣ）２６とマッチ線出力回路部（ＭＯ）２３との間に配置される。
【００５８】
プライオリティエンコーダ（ＰＲＥＮ）３０は、通常動作における検索時において、複数のマッチ信号出力線ＭＬo０−ＭＬｏｍの内の複数が一致を示す信号レベルとされた場合、所定の優先順位に従って、１つのマッチ信号出力線を選択するために設けられる。
【００５９】
図８は、実施例に係るＴＣＡＭマクロセルの１エントリに対応する回路例を示す図である。図８には、マッチ線ＭＬ［０］と、マッチ線ＭＬ［０］の一端に接続されるマッチ線電位変更回路（ＭＬＤＣ）２６内の電位変更回路（マッチ線引き抜き増幅回路）ＤＣ０と、マッチ線ＭＬ［０］の他端に接続されるマッチ線出力回路部（ＭＯ）２３のマッチ線出力回路ＭＯ０及びプリチャージ回路ＰＣと、が描かれている。複数のＴＣＡＭセル（ＭＣ００−ＭＣ０ｎ）がマッチ線ＭＬ［０］に接続されており、サーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）が複数のＴＣＡＭセル（ＭＣ００−ＭＣ０ｎ）に接続されている。なお、図８には、図面の簡素化の為、ビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）、ワード線ＷＬＡ［０］、ワード線ＷＬＢ［０］は、その記載を省略されている。他のエントリも、図８に示される回路例と、同様に構成される。
【００６０】
マッチ線出力回路ＭＯ０は、インバータ回路ＩＶ１−ＩＶ４を含み、インバータ回路ＩＶ１およびＩＶ２によってラッチ回路ＬＴ０が構成される。ラッチ回路ＬＴ０の入力は、インバータ回路ＩＶ３を介して、マッチ線ＭＬ［０］に接続される。ラッチ回路ＬＴ０の出力はインバータ回路ＩＶ４を介して、マッチ信号出力線ＭＬｏ０へ接続される。インバータ回路ＩＶ２及びＩＶ３は、第２マッチ出力イネーブル信号ＭＥＮ、および、インバータ回路ＩＶ５により生成された第２マッチ出力イネーブル信号ＭＥＮの反転信号により、その動作が制御される。第２マッチ出力イネーブル信号ＭＥＮは、遅延素子ＤＬ１およびＤＬ２により、第１マッチ出力イネーブル信号ＭＡＥを遅延させて生成される。第２マッチ出力イネーブル信号ＭＥＮがハイレベルの様な選択レベルとされると、インバータ回路ＩＶ３はオン状態とされ、インバータ回路ＩＶ２はオフ状態とされて、マッチ線ＭＬ［０］のレベルをラッチ回路ＬＴ０に取り込む。第２マッチ出力イネーブル信号ＭＥＮがローレベルの様な非選択レベルとされると、インバータ回路ＩＶ３はオフ状態とされ、インバータ回路ＩＶ２はオン状態とされて、マッチ線ＭＬ［０］のレベルがラッチ回路ＬＴ０に保持される。
【００６１】
プリチャージ回路ＰＣは、ＰチャネルＭＯＳトランジスタＰＭ４により構成される。ＰチャネルＭＯＳトランジスタＰＭ４は、マッチ線ＭＬ［０］をハイレベルの様なプリチャージ電位へ充電するために設けられている。ＰチャネルＭＯＳトランジスタＰＭ４のゲートは、例えば、プリチャージイネーブル信号ＰＣＥを受ける。プリチャージイネーブル信号ＰＣＥは、サーチ動作ないしサーチアクセス動作を指示するサーチ線イネーブル信号ＳＬＥの反転信号の様な信号とされる。すなわち、サーチ動作ないしサーチアクセス動作では無い場合、プリチャージイネーブル信号ＰＣＥはローレベルの様な選択レベルとされ、プリチャージ回路ＰＣはマッチ線ＭＬ［０］をプリチャージする。一方、サーチ動作ないしサーチアクセス動作の場合、プリチャージイネーブル信号ＰＣＥはハイレベルの様な非選択レベルとされ、プリチャージ回路ＰＣはマッチ線ＭＬ［０］のプリチャージを停止する。
【００６２】
電位変更回路（マッチ線引き抜き増幅回路）ＤＣ０は、マッチ線ＭＬ［０］にゲートが接続されたＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１と、ＮチャネルＭＯＳトランジスタＮＭ２と、を含む。ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２のソースドレイン経路は、電源電位の様な第１参照電位Ｖｃｃと接地電位の様な第２参照電位Ｖｓｓとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＭ２のゲートはオア回路ＯＲ１の出力に接続され、第１遅延マッチ出力イネーブル信号ＭＡＥ１を受ける。オア回路ＯＲ１は、第１マッチ出力イネーブル信号ＭＡＥと、遅延素子ＤＬ１により遅延された第２遅延マッチ出力イネーブル信号ＭＡＥ２とを受ける。
【００６３】
電位変更回路ＤＣ０は、また、第１参照電位Ｖｃｃと第２参照電位Ｖｓｓとの間に、そのソースドレイン経路が直列に接続されたＰチャネルＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジスタＮＭ３およびＮチャネルＭＯＳトランジスタＮＭ４と、を含む。ＰチャネルＭＯＳトランジスタＰＭ２とＮチャネルＭＯＳトランジスタＮＭ３との共通接続ノードは、マッチ線ＭＬ［０］に接続される。ＰチャネルＭＯＳトランジスタＰＭ２及びＮチャネルＭＯＳトランジスタＮＭ３のゲートは、ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１の共通接続ノードＭＬＢ（ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１のドレイン）に接続される。ＮチャネルＭＯＳトランジスタＮＭ４のゲートは、遅延素子ＤＬ１により、第１マッチ出力イネーブル信号ＭＡＥを遅延させて生成される第２遅延マッチ出力イネーブル信号ＭＡＥ２を受ける。
【００６４】
電位変更回路ＤＣ０は、また、ＰチャネルＭＯＳトランジスタＰＭ３を含む。ＰチャネルＭＯＳトランジスタＰＭ３のソースドレイン経路は第１参照電位Ｖｃｃと共通接続ノードＭＬＢとの間に接続され、そのゲートは第１遅延マッチ出力イネーブル信号ＭＡＥ１を受ける。
【００６５】
次に、図９及び図１０を用いて、電位変更回路ＤＣ０の動作を説明する。
【００６６】
図９はマッチ線ＭＬ［０］がハイレベルを維持する場合を説明する図であり、図１０はマッチ線ＭＬ［０］がローレベルへ遷移する場合を維持する場合を説明する図である。
【００６７】
図９において、サーチ線イネーブル信号ＳＬＥがローレベルからハイレベルへ変化することで、サーチアクセスが開始される。複数のメモリセルＭＣ００−ＭＣ０ｎに格納されたデータワード(エントリ)が、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］から入力される検索ワード(サーチデータ)に一致する場合、マッチ線ＭＬ［０］はハイレベルの様なプリチャージ電位は維持される。
【００６８】
その後、第１遅延マッチ出力イネーブル信号ＭＡＥ１がローレベルからハイレベルへ遷移し、続いて、第２遅延マッチ出力イネーブル信号ＭＡＥ２はローレベルからハイレベルへ遷移する。
【００６９】
第１遅延マッチ出力イネーブル信号ＭＡＥ１のハイレベルにより、ＰチャネルＭＯＳトランジスタＰＭ３がオン状態からオフ状態へ遷移する。また、ＮチャネルＭＯＳトランジスタＮＭ２がオフ状態からオン状態へ遷移する。これにより、ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１は、マッチ線ＭＬ［０］のハイレベルに従って、オフ状態およびオン状態とされるので、点線で示されるように、共通接続ノードＭＬＢがローレベルへ徐々に遷移する。この時、第２遅延マッチ出力イネーブル信号ＭＡＥ２のハイレベルにより、ＮチャネルＭＯＳトランジスタＮＭ４がオフ状態からオン状態へ遷移する。その結果、ＰチャネルＭＯＳトランジスタＰＭ２およびＮチャネルＭＯＳトランジスタＮＭ３は、共通接続ノードＭＬＢのローレベルによって、オン状態およびオフ状態とされ、マッチ線ＭＬ［０］はハイレベルの様なプリチャージ電位を維持する。その後、第２マッチ出力イネーブル信号ＭＥＮのローレベルからハイレベルへの遷移に従って、ラッチ回路ＬＴ０がマッチ線ＭＬ［０］のハイレベルを取り込んで保持し、ラッチ回路ＬＴ０に保持されたハイレベルがマッチ信号出力線ＭＬｏ０へ出力される。
【００７０】
図１０において、サーチ線イネーブル信号ＳＬＥがローレベルからハイレベルへ変化することで、サーチアクセスが開始される。複数のメモリセルＭＣ００−ＭＣ０ｎに格納されたデータワード(エントリ)が、サーチ線対ＳＴ［０］、ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］から入力される検索ワード(サーチデータ)と不一致の場合、マッチ線ＭＬ［０］はハイレベルの様なプリチャージ電位からローレベルへ徐々に遷移する。
【００７１】
その後、第１遅延マッチ出力イネーブル信号ＭＡＥ１がローレベルからハイレベルへ遷移し、続いて、第２遅延マッチ出力イネーブル信号ＭＡＥ２はローレベルからハイレベルへ遷移する。
【００７２】
第１遅延マッチ出力イネーブル信号ＭＡＥ１のハイレベルにより、ＰチャネルＭＯＳトランジスタＰＭ３がオン状態からオフ状態へ遷移する。また、ＮチャネルＭＯＳトランジスタＮＭ２がオフ状態からオン状態へ遷移する。これにより、ＰチャネルＭＯＳトランジスタＰＭ１およびＮチャネルＭＯＳトランジスタＮＭ１は、マッチ線ＭＬ［０］のレベル遷移に従って、弱いオン状態および弱いオフ状態とされるので、点線で示されるように、共通接続ノードＭＬＢのレベルがハイレベルより少しローレベル側へ遷移する。この時、第２遅延マッチ出力イネーブル信号ＭＡＥ２のハイレベルにより、ＮチャネルＭＯＳトランジスタＮＭ４がオフ状態からオン状態へ遷移する。その結果、ＰチャネルＭＯＳトランジスタＰＭ２およびＮチャネルＭＯＳトランジスタＮＭ３は、共通接続ノードＭＬＢの弱いハイレベルによって、オフ状態およびオン状態とされ、マッチ線ＭＬ［０］のレベルは高速に放電ないし引き抜かれることにより、ローレベルへと遷移する。すなわち、第２遅延マッチ出力イネーブル信号ＭＡＥ２により、マッチ線ＭＬ［０］を追加駆動する。その後、第２マッチ出力イネーブル信号ＭＥＮのローレベルからハイレベルへの遷移に従って、ラッチ回路ＬＴ０がマッチ線ＭＬ［０］のローレベルを取り込んで保持し、ラッチ回路ＬＴ０に保持されたローレベルがマッチ信号出力線ＭＬｏ０へ出力される。
【００７３】
図１０に示されるように、電位変更回路ＤＣ０はマッチ線ＭＬ［０］のレベルを高速に放電ないし引き抜く。これにより、サーチアクセスの速度はマッチ線ＭＬ［０］の負荷容量を放電するメモリセルの数ないし、メモリセルの位置に影響を受けることがない。また、サーチアクセスの速度は、複数のメモリセルＭＣ００−ＭＣ０ｎのトランジスタの製造ばらつき、あるいは、複数のメモリセルＭＣ００−ＭＣ０ｎのデータ比較部を構成するトランジスタの製造ばらつきによっても、影響を受けることがない。
【００７４】
図１１は図８のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２の製造ばらつきの影響を説明する図であり、図１２は図８のＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４の製造ばらつきの影響を説明する図である。
【００７５】
図８において、(a)として四角形の点線で囲まれたＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２は、サーチ結果が一致の場合における共通接続ノードＭＬＢの電位を放電させるトランジスタである。このＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２において製造ばらつきが発生した場合、共通接続ノードＭＬＢのハイレベルからローレベルへの遷移の速度が、図１１に示される様に、波形Ｌ６から波形Ｌ７へ変化する。すなわち、共通接続ノードＭＬＢの遷移速度が遅くなってしまう。このため、共通接続ノードＭＬＢの遷移が線Ｌ７に示されるように遷移すると、第２遅延マッチ出力イネーブル信号ＭＡＥ２はローレベルからハイレベルへ遷移時（活性化時）に誤動作が発生する場合がある。
【００７６】
一方、図８において、(ｂ)として四角形の点線で囲まれたＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４は、サーチ結果が不一致の場合におけるマッチ線ＭＬ［０］の電位を高速に放電させるトランジスタである。このＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４において製造ばらつきが発生した場合、マッチ線ＭＬ［０］のハイレベルからローレベルへの遷移の速度が、図１２に示される様に、波形Ｌ８から波形Ｌ９へ変化する。すなわち、マッチ線ＭＬ［０］の遷移速度が遅くなってしまい、マッチ線ＭＬ［０］の電位の放電ないし引き抜きが遅くなってしまい、サーチアクセスの高速化が制限されてしまう虞がある。
【００７７】
図１１および図１２で説明された課題の対策として、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート長（Ｌｇ１）は、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のおのおののゲート長（Ｌｇ２）より、長くされる（Ｌｇ１＞Ｌｇ２）。また、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のおのおののゲート幅（Ｗｇ２）は、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート幅（Ｗｇ１）より、広くされる（Ｗｇ２＞Ｗｇ１）。
【００７８】
すなわち、ゆっくり動くマッチ線ＭＬ［０］の電位を直に受ける（ａ）に示すトランジスタＮＭ１，ＮＭ２はそのばらつきによる閾値変動によって動作マージンが変わるため、トランジスタＮＭ１，ＮＭ２のゲート長を大きくして、ばらつきを軽減する。これに対して、マッチ線ＭＬ［０］を駆動する（ｂ）のトランジスタＮＭ３，ＮＭ４はマッチ線ＭＬ［０］の大きな負荷容量を高速に動作させるために、トランジスタＮＭ３，ＮＭ４のゲート幅を大きくする。
【００７９】
これにより、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート長を長くすることにより、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２におけるローカル製造ばらつきによる影響を低減することが出来る。また、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のおのおののゲート幅を広くすることにより、マッチ線ＭＬ［０］の遷移速度を加速することが可能である。
【００８０】
図１３は、ゲート長およびゲート幅の関係を示す図である。
【００８１】
図１３には、メモリセル領域Ｒｍｃ、図８のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２の形成領域Ｒａおよび図８のＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４の形成領域Ｒｂが描かれている。各領域Ｒｍｃ，Ｒａ，Ｒｂには、ゲートパターン（ＧＭ，Ｇ１，Ｇ２，ＧＰ０，Ｇ３，Ｇ４，ＧＰ１）およびＮ型不純物層パターン（Ｎ１，Ｎ２，Ｎ３）が、マッチ線ＭＬ［０］側の領域ＲＭＬ［０］およびマッチ線ＭＬ［１］側の領域ＲＭＬ［１］について描かれている。ＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４はプレーナ型のＭＯＳトランジスタであり、Ｎ型不純物層パターン（Ｎ１，Ｎ２，Ｎ３）は各ＮチャネルＭＯＳトランジスタのソースまたはドレインとされる領域である。
【００８２】
なお、複雑さを避けるため、例示的に、領域ＲＭＬ［０］側において、主に、ゲートの間隔（ピッチ）に関する記号（ｐ１、ｐ２、ｐ３）及びその説明が行われ、領域ＲＭＬ［１］側において、主に、ゲート幅およびゲート長に関する記号およびその説明が行われる。ゲートの間隔（ピッチ）は、1対のゲートパターンにおいて、一方のゲートパターンの中心と他方のゲートパターンの中心との間の間隔を意味する。
【００８３】
また、図１３は、単結晶シリコンなどの半導体基板に形成されるＮチャネルＭＯＳトランジスタのレイアウトであり、Ｎ型不純物層パターン（Ｎ１，Ｎ２，Ｎ３）の外側は、シリコン酸化物の様な絶縁膜が形成されている。ゲート（ＧＭ，Ｇ１，Ｇ２，ＧＰ０，Ｇ３，Ｇ４，ＧＰ１）は、例えば、多結晶シリコン膜により形成される。Ｎ型不純物層パターン（Ｎ２，Ｎ３）において、その内部に記載されている記号（Ｖｓｓ，ＭＬＢ［０］，ＭＬＢ［１］，ＭＬ［０］，ＭＬ［１］）は、そのＮ型不純物層パターンに接続される信号配線または接続ノードを示している。図１３において、ＭＬＢ［０］図８における共通接続ノードＭＬＢを示しており、ＭＬＢ［１］はマッチ線ＭＬ［１］に接続される電位変更回路ＤＣ１の共通接続ノードＭＬＢを示している。
【００８４】
メモリセル領域Ｒｍｃには、２つのメモリセルＭＣの領域が示されており、各メモリセルＭＣの領域には、４つのＮチャネルＭＯＳトランジスタの４本のゲートＧＭが例示的に示される。各ゲートＧＭは、ゲート幅がＷｇ３、ゲート長がＬｇ２として描かれる。Ｎ１はＮ型不純物層パターンを示している。４本のゲートＧＭの間隔（ピッチ）は距離ｐ２である。
【００８５】
領域Ｒａには、図８において、（ａ）で囲まれた部分のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のパターンが示されている。ＮチャネルＭＯＳトランジスタＮＭ１のゲートＧ１と、ＮチャネルＭＯＳトランジスタＮＭ２のゲートＧ２と、ゲートパターンＧＰ０と、が示される。ゲートＧ１およびＧ２は、ゲート幅がＷｇ１、ゲート長がＬｇ１として描かれる。Ｎ２はＮ型不純物層パターンを示している。ゲートＧ１、Ｇ２及びＧＰ０の間隔（ピッチ）は距離ｐ１であり、距離ｐ２より広くされている（ｐ１＞ｐ２）。
【００８６】
領域Ｒｂには、図８において、（ｂ）で囲まれた部分のＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のパターンが示されている。ＮチャネルＭＯＳトランジスタＮＭ３のゲートＧ３と、ＮチャネルＭＯＳトランジスタＮＭ４のゲートＧ４と、ゲートパターンＧＰ１と、が示される。ゲートＧ３およびＧ４は、ゲート幅がＷｇ２、ゲート長がＬｇ２として描かれる。Ｎ３は不純物層パターンを示している。ゲートＧ３、Ｇ４及びＧＰ１の間隔（ピッチ）は距離ｐ２（ｐ１＞ｐ２）である。
【００８７】
ここで、ゲートＧ３、Ｇ４及びＧＰ１の間隔（ｐ２）はゲートＧＭの間隔（ｐ２）と同一にされている。一方、ゲートＧ１、Ｇ２及びＧＰ０の間隔（ｐ１）は、ゲート長Ｌｇ１がゲート長Ｌｇ２より長いので、ゲート間隔はそろわないが、メモリセルＭＣのセル高と、同じ高さとなる様にレイアウトされる。ゲート幅は、Ｗｇ１≦Ｗｇ３＜Ｗｇ２の様な関係とされる。
【００８８】
これにより、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート長を長くすることにより、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２におけるローカル製造ばらつきによる影響を低減することが出来る。また、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のおのおののゲート幅を広くすることにより、マッチ線ＭＬ［０］の遷移速度を加速することが出来る。
【００８９】
図１４は、図１３の技術思想を、Ｆｉｎ型トランジスタ（ＦｉｎＦＥＴ）へ適用した場合を説明する図である。
【００９０】
メモリセル領域Ｒｍｃには、２つのメモリセルＭＣの領域を示しており、各メモリセルＭＣの領域には、４つのＮチャネルＭＯＳトランジスタの４本のゲートＧＭが例示的に示される。各ゲートＧＭは、ゲート幅がＷｇ３、ゲート長がＬｇ５として描かれる。ゲートＧＭの間隔（ピッチ）は距離ｐ３である。ｆｍ１、ｆｍ２、ｆｍ３はフィンであり、この例では、３本のフィンｆｍ１、ｆｍ２、ｆｍ３がメモリセルＭＣに利用される。３本のフィンｆｍ１、ｆｍ２、ｆｍ３の間隔（ピッチ）は距離ｐ４である。
【００９１】
領域Ｒａには、図８において、（ａ）で囲まれた部分のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のパターンが示されている。ＮチャネルＭＯＳトランジスタＮＭ１のゲートＧ１と、ＮチャネルＭＯＳトランジスタＮＭ２のゲートＧ２と、ゲートパターンＧＰ０と、が示される。ゲートＧ１およびＧ２は、ゲート幅がＷｇ３、ゲート長がＬｇ４として描かれる。ゲート長Ｌｇ４は、ゲート長Ｌｇ５より、長くされている（Ｌｇ４＞Ｌｇ５）。ゲートＧ１、Ｇ２及びＧＰ０の間隔（ピッチ）は距離ｐ３である。ｆａ１、ｆａ２はフィンであり、この例では、２本のフィンｆａ１、ｆａ２がＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２に利用される。２本のフィンｆａ１、ｆａ２の間隔（ピッチ）は距離ｐ４である。ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２は、２本のフィンｆａ１、ｆａ２を利用して、２対のトランジスタを並列接続した構成とされている。ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート幅は、Ｗｇ３ｘ２とされる。
【００９２】
領域Ｒｂには、図８において、（ｂ）で囲まれた部分のＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のパターンが示されている。ＮチャネルＭＯＳトランジスタＮＭ３のゲートＧ３と、ＮチャネルＭＯＳトランジスタＮＭ４のゲートＧ４と、ゲートパターンＧＰ１と、が示される。ゲートＧ３およびＧ４は、ゲート幅がＷｇ３、ゲート長がＬｇ５として描かれる。ゲートＧ３、Ｇ４及びＧＰ１の間隔（ピッチ）は距離ｐ３である。ｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４はフィンであり、この例では、４本のフィンｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４がＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４に利用される。４本のフィンｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４の間隔（ピッチ）は距離ｐ４である。ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４は、４本のフィンｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４を利用して、４対のトランジスタを並列接続した構成とされており、そのゲート幅が広くされている。すなわち、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のおのおののゲート幅は、Ｗｇ５ｘ４とされる。
【００９３】
ここで、領域Ｒｍｃ、Ｒａ，Ｒｂにおいてゲートの間隔（ｐ３）は同じであり、また、フィン（ｆｍ１−ｆｍ３、ｆａ１，ｆａ２、ｆｂ１−ｆｂ４）の間隔（ｐ４）も同じである。さらに、フィン（ｆｍ１−ｆｍ３、ｆａ１，ｆａ２、ｆｂ１−ｆｂ４）の幅は、Ｗｇ３として記載がある様に、同じである。フィンの数は、この例では、２本（領域Ｒａ）＜３本（領域Ｒｍｃ）＜４本（領域Ｒｂ）としたが、（領域Ｒａのフィン数）≦（領域Ｒｍｃのフィン数）＜（領域Ｒｂのフィン数）の様な関係とするのが好ましい。なお、図１４のフィンｆｍ１−ｆｍ３、ｆａ１，ｆａ２、ｆｂ１−ｆｂ４の幅は、Ｗｇ３として記載がある様に、同じである。
【００９４】
以上により、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のおのおののゲート長Ｌｇ４は、領域Ｒｍｃ、Ｒａ，Ｒｂにおいてゲートの間隔ｐ３を変えない範囲以内において、ゲート長Ｌｇ５より、長くされている（Ｌｇ４＞Ｌｇ５）。これにより、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２におけるローカル製造ばらつきによる影響を低減することが出来る。さらにばらつきを低減させるため、２本のフィンｆａ１、ｆａ２を利用して、多段接続のトランジスタとしている。
【００９５】
一方、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４は、４本のフィンｆｂ１、ｆｂ２、ｆｂ３、ｆｂ４を利用して、４対のトランジスタを並列接続した構成である。これにより、ＮチャネルＭＯＳトランジスタＮＭ３およびＮＭ４のゲート幅を広くすることにより、マッチ線ＭＬ［０］の遷移速度を加速することが出来る。
【００９６】
図１５は、Ｆｉｎ型トランジスタＦｉｎＦＥＴの構造を概念的に示す図である。図１５を用いて、図１４の説明で記載されるＦｉｎ型トランジスタの構成、そのゲート幅、ゲート長を、説明する。ＦｉｎＦＥＴは、例えば、シリコン基板６０と、シリコン基板６０上に形成された絶縁膜６１と、絶縁膜６１の形成されていないシリコン基板６０上に形成されたシリコンからなるフィン６２と、フィン６２の上面及び側面に形成されゲート絶縁膜６３と、ゲート絶縁膜６３を覆う様に延在する多結晶シリコン膜から形成されたゲート（Ｇ）６４を有する。フィン６２において、ゲート絶縁膜６３に覆われている部分がＦｉｎ型トランジスタＦｉｎＦＥＴのチャネル領域とされ、それ以外の部分はＦｉｎ型トランジスタＦｉｎＦＥＴのソース領域またはドレイン領域とされる。フィン６２は、図１４のフィンｆｍ１−ｆｍ３、ｆａ１，ｆａ２、ｆｂ１−ｆｂ４である。ＦｉｎＦＥＴのゲート長Ｌｇは、ゲートＧの幅である。ＦｉｎトランジスタＦｉｎＦＥＴのゲート幅Ｗｇは、フィン６２の高さをＨとし、フィン６２の幅をＷとした場合、Ｗｇ＝Ｗ＋２Ｈである。すなわち、図１４に記載のゲート幅Ｗｇ３は、フィンｆｍ１−ｆｍ３、ｆａ１，ｆａ２、ｆｂ１−ｆｂ４の高さおよび幅を考慮して記載されている。
【００９７】
図１３及び図１４に示されるように、マッチ線ＭＬ［０］を直に受けるＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２（図８の（ａ）参照）は製造ばらつきの影響を軽減するために、そのゲート長を大きくした場合、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のゲート容量は大きくなる。そのため、共通接続ノードＭＬＢの駆動タイミングは少なからず遅くなる。したがって、第２遅延マッチ出力イネーブル信号ＭＡＥ２のローレベルからハイレベルへの遷移タイミングないし駆動タイミングも、それに合わせて遅くする必要がある。そのため、第２遅延マッチ出力イネーブル信号ＭＡＥ２の遅延に利用される遅延素子ＤＬ１（図８の（ｃ）参照）に用いられるトランジスタの素子レイアウトを、ＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２の素子レイアウトと合わせることで、ＰＶＴ（Process/Voltage/Temperature）ばらつきに対する耐性を向上させることが可能である。
【００９８】
以下、ＰＶＴばらつきに対する耐性の向上に関し、図面を用いて説明する。
【００９９】
図１６は、図８の遅延素子ＤＬ１の回路図を示す。図１７は、遅延素子の素子レイアウトを説明する図である。
【０１００】
図１６に示されるように、遅延素子ＤＬ１は、この例では、３つの遅延段ＤＬＹ１−ＤＬＹ３から構成される。各遅延段ＤＬＹ１−ＤＬＹ３は、ＰチャネルＭＯＳトランジスタＰＭｄ、ＮチャネルＭＯＳトランジスタＮＭｄ１、ＮＭｄ２、及びインバータ回路ＩＶｄ、を含む。ＰチャネルＭＯＳトランジスタＰＭｄ、ＮチャネルＭＯＳトランジスタＮＭｄ１、ＮＭｄ２のソースドレインパスは、第一電源電位Ｖｃｃと第２電源電位Ｖｓｓとの間に直列に接続され、そのゲートは共通接続される。ＰチャネルＭＯＳトランジスタＰＭｄとＮチャネルＭＯＳトランジスタＮＭｄ２の共通接続ノードはインバータ回路ＩＶｄの入力に接続される。各遅延段ＤＬＹ１−ＤＬＹ３において、ＮチャネルＭＯＳトランジスタＮＭｄ１、ＮＭｄ２により、主な信号の遅延が発生される。
【０１０１】
図１７は、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２の形成領域である領域Ｒａと、ＮチャネルＭＯＳトランジスタＮＭｄ１，ＮＭｄ２の形成領域である領域Ｒｃと、の素子レイアウトを示している。なお、領域Ｒａは、図１３に示される領域Ｒａの一部分を抜粋して示している。そのため、詳しい説明は省略される。
【０１０２】
領域Ｒｃには、ＮチャネルＭＯＳトランジスタＮＭｄ１，ＮＭｄ２のゲートＧｄ１，Ｇｄ２、Ｎ型不純物層パターンＮ５が描かれる。
【０１０３】
図１７から理解されるように、ＮチャネルＭＯＳトランジスタＮＭｄ１，ＮＭｄ２のゲート長Ｌｇ１およびゲート幅Ｗｇ１は、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２のそれと同じにされている。ゲートの間隔（ｐ１）も同じにされている。
【０１０４】
この様にすることで、第２遅延マッチ出力イネーブル信号ＭＡＥ２の変化タイミングのグローバルばらつきによるＴＣＡＭマクロセル１０の動作マージンの劣化を緩和することが可能である。すなわち、サーチ動作の動作マージンを改善することが出来る。
【０１０５】
ＮチャネルＭＯＳトランジスタＮＭｄ１，ＮＭｄ２は、図１４で説明されたような、Ｆｉｎ型トランジスタＦｉｎＦＥＴで構成できる。この場合、ＮチャネルＭＯＳトランジスタＮＭｄ１，ＮＭｄ２のゲートパターンおよびフィン数は、図１４の領域Ｒａに記載のＮチャネルＭＯＳトランジスタＮＭ１およびＮＭ２のゲートパターンＧ１，Ｇ２及びフィンｆａ１，ｆａ２と同じ構成とされる。
【０１０６】
（変形例１）
図１８は、変形例に係るＴＣＡＭマクロセルの１エントリに対応する回路例を示す図である。図１８に示されるＴＣＡＭマクロセル１０ａは、図８のＴＣＡＭマクロセル１０に対して、プリチャージ回路(第２プリチャージ回路)ＰＣ１が追加された構成である。プリチャージ回路ＰＣ１の構成及び動作はプリチャージ回路(第１プリチャージ回路)ＰＣの構成及び動作と同じである。プリチャージ回路ＰＣ１以外の他の構成は、図８と同じである。実施例で説明された事項は、図１８に適用可能である。
【０１０７】
追加されたプリチャージ回路ＰＣ１は、電位変更回路ＤＣ０の近傍のマッチ線ＭＬ［０］に配置される。プリチャージ回路ＰＣは、マッチ線出力回路ＭＯ０の近傍のマッチ線ＭＬ［０］に配置される。したがって、マッチ線ＭＬ［０］が両サイドから、プリチャージ回路ＰＣおよびＰＣ１により、プリチャージされることになる。
【０１０８】
すなわち、プリチャージ回路ＰＣ１は、マッチ線ＭＬ［０］の一端に接続されて、マッチ線ＭＬ［０］の一端側からマッチ線ＭＬ［０］をハイレベルの様なプリチャージ電位へプリチャージする。一方、プリチャージ回路ＰＣは、マッチ線ＭＬ［０］の他端側に接続されて、マッチ線ＭＬ［０］の他端側からマッチ線ＭＬ［０］をハイレベルの様なプリチャージ電位へプリチャージする。すなわち、プリチャージ回路ＰＣによるプリチャージ電流Ｉ１の流れる方向とプリチャージ回路ＰＣ１によるプリチャージ電流Ｉ２の流れる方向とが、逆の向きになる。
【０１０９】
配線エレクトロマイグレーション(ＥＭ)において、１方向から電流が流れ続けるのではなく、逆方向からも流れるようにすると、移動した金属が元の位置へ戻って、ＥＭ耐性が改善する。ＴＣＡＭマクロセル１０ａにおいては、マッチ線ＭＬを駆動するメモリセルＭＣがプリチャージ回路から離れた場所にある場合、電流経路が一方向になってしまうので、ＥＭ耐性が向上できない。これを改善するために、マッチ線ＭＬの両端にプリチャージ回路（ＰＣ，ＰＣ１）を接続した。これにより、ＴＣＡＭマクロセルのＥＭ耐性が向上する。
【０１１０】
なお、図１８から電位変更回路ＤＣ０を除いた構成でも、マッチ線ＭＬの両端にプリチャージ回路（ＰＣ，ＰＣ１）を接続した場合の効果を得ることが可能である。
【０１１１】
(応用例)
図１９は、応用例に係る半導体装置の模式的なブロック図である。
【０１１２】
半導体装置ＩＣは、２つのＴＣＡＭマクロセルＴＣＡＭ１、ＴＣＡＭ２を有する。半導体装置ＩＣは、さらに、中央処理装置ＣＰＵ、周辺回路ＰＥＲＩ、メモリ装置ＲＡＭおよび入出力インターフェースＩＦを含む。
【０１１３】
ＴＣＡＭマクロセルＴＣＡＭ１は、図３−図１８で説明されたＴＣＡＭマクロセル１０（または１０ａ）である。すなわち、ＴＣＡＭマクロセル１０はマッチ線電位変更回路部（ＭＬＤＣ）２６を有している。一方、ＴＣＡＭマクロセルＴＣＡＭ２は、図１で説明された様な、マッチ線電位変更回路部（ＭＬＤＣ）２６を有さないＴＣＡＭマクロセルである。例えば、ＴＣＡＭマクロセルＴＣＡＭ２は、図３、図７および図８において、マッチ線電位変更回路部（ＭＬＤＣ）２６、電位変更回路ＤＣ０を削除することにより、構成することも出来る。
【０１１４】
ＴＣＡＭマクロセルＴＣＡＭ１とＴＣＡＭマクロセルＴＣＡＭ２とは、それに含まれるマッチ線ＭＬの長さが異なる。ＴＣＡＭマクロセルＴＣＡＭ１に含まれるマッチ線ＭＬ１の長さＬ１０は、ＴＣＡＭマクロセルＴＣＡＭ２に含まれるマッチ線ＭＬ２の長さＬ１１より長い（Ｌ１０＞Ｌ１１）。
【０１１５】
半導体装置ＩＣに内蔵ＴＣＡＭマクロセルが複数搭載される場合、一般的にそのビット幅(エントリのビット数)は一種類ではない。ビット幅(エントリのビット数)が小さいと、必然的にマッチ線ＭＬの負荷容量は軽くなるため、マッチ線電位変更回路部（ＭＬＤＣ）２６を設ける必要はなくなる。応用例では、エントリのビット数が大ビットの構成のＴＣＡＭマクロセルではマッチ線電位変更回路部（ＭＬＤＣ）２６を設けたＴＣＡＭマクロセルＴＣＡＭ１を採用する。一方、エントリのビット数が少ビットの構成のＴＣＡＭマクロセルではマッチ線電位変更回路部（ＭＬＤＣ）２６を設けない小ビット構成のＴＣＡＭマクロセルＴＣＡＭ２を採用する。したがって、ＴＣＡＭマクロセルＴＣＡＭ１とＴＣＡＭマクロセルＴＣＡＭ２とを、半導体装置ＩＣに混載させることで、低消費電力・小面積な半導体装置ＩＣが実現できる。
【０１１６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１１７】
１：ＴＣＡＭ装置
１０：ＴＣＡＭマクロセル
３０：プライオリティエンコーダ（ＰＲＥＮ）
２０：ＣＡＭセルアレイ（ＣＡＲＹ）
２１：書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）
２２：サーチ線ドライバ（ＳＤ）
２３：マッチ線出力回路部（ＭＯ）
２４：制御論理回路（ＣＮＴ）
２５：ワード線ドライバ（ＷＬＤ）
２６：マッチ線電位変更回路部（ＭＬＤＣ）
ＤＣ０−ＤＣｍ：電位変更回路
ＭＣ００−ＭＣ０ｎ、ＭＣｍ０−ＭＣｍｎ：ＴＣＡＭセル
ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］：ビット線対
ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］：サーチ線対
ＷＬＡ［０］−ＷＬＡ［Ｍ］、ＷＬＢ［０］−ＷＬＢ［Ｍ］：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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