(57)【要約】      （修正有）【課題】高速起動することができる発振器を有し、消費電力を抑えることができる映像再生装置を提供する。【解決手段】前後のフレームで映像データが異なるか否かを判定するためのデータと、当該データのＮＡＬヘッダ解析回路１２２と、一時停止状態から瞬時にクロック信号を生成することのできる発振器１２７ａ〜１２７ｃと、表示部１２５と、を用いる映像再生装置１２０であって、解析回路で前後のフレームで映像データが同じであると判定されたとき、発振器はクロック信号の生成を停止し、電力消費を抑える。このとき、表示部１２５では既に保持されている映像データの表示を引き続き行う。【選択図】図１
2018101884.tif 000002
【特許請求の範囲】
【請求項１】
第１の発振器と、表示部と、を有する映像再生装置であって、
前記第１の発振器は、電圧制御発振器を有し、
前記表示部は、画素と、前記画素の駆動回路と、を有し、
前記画素は、表示素子と、第１のトランジスタと、を有し、
前記表示素子と前記第１のトランジスタとは電気的に接続され、
前記電圧制御発振器は信号伝達回路を有し、
前記信号伝達回路は、インバータ回路と、第２のトランジスタと、を有し、
前記インバータ回路の出力端子には、前記第２のトランジスタが電気的に接続され、
前記第１の発振器は前記駆動回路と電気的に接続され、
前記第１のトランジスタおよび前記第２のトランジスタは、半導体層に金属酸化物を有する映像再生装置。
【請求項２】
請求項１において、
さらに、第１の回路と、第２の回路と、第３の回路と、を有し、
前記第１の回路は、受信信号の分類を行う機能を有し、
前記第２の回路は、前記受信信号が前フレームの受信信号と同じか否かを判定する機能を有し、
前記第３の回路は、前記第２の回路の判定結果に従って前記第１の発信器の制御を行う機能を有し、
前記第１の回路は前記第２の回路と電気的に接続され、
前記第２の回路は前記第３の回路と電気的に接続され、
前記第３の回路は前記第１の発信器と電気的に接続される映像再生装置。
【請求項３】
請求項２において、
さらに、第４の回路と、第５の回路と、を有し、
前記第４の回路は、前記受信信号を伸張して映像データを生成する機能を有し、
前記第５の回路は、前記映像データを保持する機能を有し、
前記第２の回路は前記第４の回路と電気的に接続され、
前記第４の回路は前記第５の回路と電気的に接続され、
前記第５の回路は前記駆動回路と電気的に接続されている映像再生装置。
【請求項４】
請求項３において、
さらに第２の発信器を有し、
前記第２の発信器は前記第１の発信器と同様の構成を有し、
前記第２の発信器は前記第５の回路と電気的に接続され、
前記第２の発信器は前記第３の回路と電気的に接続されている映像再生装置。
【請求項５】
請求項４または５において、
さらに第３の発信器を有し、
前記第３の発信器は前記第１の発信器と同様の構成を有し、
前記第３の発信器は前記第４の回路と電気的に接続され、
前記第３の発信器は前記第３の回路と電気的に接続されている映像再生装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第１のトランジスタのソースまたはドレインの一方は、前記表示素子の一方の電極と電気的に接続され、
前記第２のトランジスタのゲートは、前記駆動回路と電気的に接続されている映像再生装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記電圧制御発振器は、第１乃至第ｎ（ｎは３以上の奇数）の信号伝達回路を有し、
前記第１乃至第ｎの信号伝達回路は、それぞれ前記インバータ回路と、前記第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
前記インバータ回路の出力端子には、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのゲートには前記第３のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記容量素子の一方の電極は、前記インバータ回路の高電位電源端子と電気的に接続され、
前記容量素子の他方の電極は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１の信号伝達回路が有する前記インバータ回路の入力端子と、前記第ｎの信号伝達回路が有する前記第２のトランジスタのソースまたはドレインの他方とは電気的に接続されている映像再生装置。
【請求項８】
第１の回路が第ｍのフレーム（ｍは自然数）で第２の信号を受信し、
第２回路が前記第１の信号と、第ｍ−１のフレームで前記第１の回路が受信した第１の信号とを比較して、同じか否かを判定し、
前記第１の信号および前記第２の信号が異なるとき、
第３の回路は第１の発信器に電源電圧を供給し、
前記第１の発信器はクロック信号を生成して表示部の画素の駆動回路に供給し、
前記駆動回路は前記画素に映像信号の書き込みを行い、
前記画素は前記映像信号を保持し、かつ表示素子で表示を行い、
前記第１の信号および前記第２の信号が同じであるとき、
第３の回路は第１の発信器への電源電圧の供給を停止し、
前記第１の発信器はクロック信号の生成を停止し、
前記駆動回路は動作を停止し、
前記画素は第ｍ−１フレーム以前に書き込まれ、保持されている映像信号の表示を行う映像再生装置の動作方法。
【請求項９】
請求項１乃至７のいずれか一項に記載の映像再生装置と、
マイクと、スピーカと、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、映像再生装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置である場合があり、または半導体装置を有している場合がある。
【背景技術】
【０００４】
テレビジョン放送では、限られた放送帯域で映像データの伝送が行われるため、放送局は映像データに圧縮処理などの符号化（エンコード）を施している。下記の特許文献１には、ソースデバイスと宛先デバイスの間を、チャネルを介して符号化したビデオデータを送る構成について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１４−５３５２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
映像コンテンツの高解像度化に伴い、大きなデータ量の映像データに対応した符号化技術が確立されつつある。例えば、超高精細テレビジョン（ＵＨＤＴＶ：Ｕｌｔｒａ  ｈｉｇｈ  ｄｅｆｉｎｉｔｉｏｎ  ｔｅｌｅｖｉｓｉｏｎ）で行われる放送においては、ＩＴＵ−Ｔ  Ｈ．２６５（ＩＳＯ／ＩＥＣ  ２３００８−２）と呼ばれる映像データの高圧縮化技術が、国際規格として採用されている。
【０００７】
８Ｋ４Ｋテレビなどの映像再生装置は、画素数が膨大であるため、画像データを更新する際に必要な画素容量への充放電に関わる消費電力が大きい。また、ゲートドライバおよびソースドライバの高速化、フレームメモリの高容量化および高速化、ならびに圧縮された膨大な映像データに対して伸長処理などを行うことも消費電力増加の要因となっている。
【０００８】
したがって、本発明の一態様では、消費電力を抑えることができる映像再生装置を提供することを目的の一つとする。または、高速起動することができる発振器を有する映像再生装置を提供することを目的の一つとする。または、発振周波数を制御する信号を記憶する発振器を有する映像再生装置を提供することを目的の一つとする。または、信頼性の高い映像再生装置を提供することを目的の一つとする。または、新規な発振器などを提供することを目的の一つとする。または、新規な映像再生装置などを提供することを目的の一つとする。または、上記映像再生装置の動作方法を提供することを目的の一つとする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、前後のフレームで映像データが異なるか否かを判定するためのデータと、その解析回路と、一時停止状態から瞬時にクロック信号を生成することのできる発振器と、表示部と、を有する。解析回路で前後のフレームで映像データが同じであると判定されたとき、発振器はクロック信号の生成を停止し、電力消費を抑える。このとき、表示部では既に保持されている映像データの表示を引き続き行うことができる。
【００１１】
本発明の一態様は、第１の発振器と、表示部と、を有する映像再生装置であって、第１の発振器は、電圧制御発振器を有し、表示部は、画素と、画素の駆動回路と、を有し、画素は、表示素子と、第１のトランジスタと、を有し、表示素子と第１のトランジスタとは電気的に接続され、電圧制御発振器は信号伝達回路を有し、信号伝達回路は、インバータ回路と、第２のトランジスタと、を有し、インバータ回路の出力端子には、第２のトランジスタが電気的に接続され、第１の発振器は駆動回路と電気的に接続され、第１のトランジスタおよび第２のトランジスタは、半導体層に金属酸化物を有する映像再生装置である。
【００１２】
さらに、第１の回路と、第２の回路と、第３の回路と、を有し、第１の回路は、受信信号の分類を行う機能を有し、第２の回路は、受信信号が前フレームの受信信号と同じか否かを判定する機能を有し、第３の回路は、第２の回路の判定結果に従って第１の発信器の制御を行う機能を有し、第１の回路は第２の回路と電気的に接続され、第２の回路は第３の回路と電気的に接続され、第３の回路は第１の発信器と電気的に接続されていてもよい。
【００１３】
さらに、第４の回路と、第５の回路と、を有し、第４の回路は、受信信号を伸張して映像データを生成する機能を有し、第５の回路は、映像データを保持する機能を有し、第２の回路は第４の回路と電気的に接続され、第４の回路は第５の回路と電気的に接続され、第５の回路は駆動回路と電気的に接続されていてもよい。
【００１４】
さらに、第２の発信器を有し、第２の発信器は第１の発信器と同様の構成を有し、第２の発信器は第５の回路と電気的に接続され、第２の発信器は第３の回路と電気的に接続されていてもよい。
【００１５】
さらに、第３の発信器を有し、第３の発信器は第１の発信器と同様の構成を有し、第３の発信器は第４の回路と電気的に接続され、第３の発信器は第３の回路と電気的に接続されていてもよい。
【００１６】
第１のトランジスタのソースまたはドレインの一方は、表示素子の一方の電極と電気的に接続され、第２のトランジスタのゲートは、駆動回路と電気的に接続される。
【００１７】
電圧制御発振器は、第１乃至第ｎ（ｎは３以上の奇数）の信号伝達回路を有し、第１乃至第ｎの信号伝達回路は、それぞれインバータ回路と、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、インバータ回路の出力端子には、第２のトランジスタのソースまたはドレインの一方が電気的に接続され、第２のトランジスタのゲートには第３のトランジスタのソースまたはドレインの一方が電気的に接続され、容量素子の一方の電極は、インバータ回路の高電位電源端子と電気的に接続され、容量素子の他方の電極は、第１のトランジスタのゲートと電気的に接続され、第１の信号伝達回路が有するインバータ回路の入力端子と、第ｎの信号伝達回路が有する第２のトランジスタのソースまたはドレインの他方とは電気的に接続される。
【００１８】
また、本発明の他の一態様は、第１の回路が第ｍのフレーム（ｍは自然数）で第２の信号を受信し、第２回路が第１の信号と、第ｍ−１のフレームで第１の回路が受信した第１の信号とを比較して、同じか否かを判定し、第１の信号および第２の信号が異なるとき、第３の回路は第１の発信器に電源電圧を供給し、第１の発信器はクロック信号を生成して表示部の画素の駆動回路に供給し、駆動回路は画素に映像信号の書き込みを行い、画素は映像信号を保持し、かつ表示素子で表示を行い、第１の信号および第２の信号が同じであるとき、第３の回路は第１の発信器への電源電圧の供給を停止し、第１の発信器はクロック信号の生成を停止し、駆動回路は動作を停止し、画素は第ｍ−１フレーム以前に書き込まれ、保持されている映像信号の表示を行う映像再生装置の動作方法である。
【発明の効果】
【００１９】
本発明の一態様によって、消費電力を抑えることができる映像再生装置を提供することができる。または、高速起動することができる発振器を有する映像再生装置を提供することができる。または、発振周波数を制御する信号を記憶する発振器を有する映像再生装置を提供することができる。または、信頼性の高い映像再生装置を提供することができる。または、新規な発振器などを提供することができる。または、新規な映像再生装置などを提供することができる。または、上記映像再生装置の動作方法を提供することができる。
【００２０】
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】映像再生装置を含む放送システムの基本構成を説明する図。
【図２】Ｈ．２６５／ＨＥＶＣ技術にて圧縮されたデータの階層構造を説明する図、およびＮＡＬデータの基本的な構成を説明する図。
【図３】映像再生装置の動作を説明する図。
【図４】発振器（ＰＬＬ）の構成を説明する図。
【図５】電圧制御発振器および信号伝達回路の構成を説明する図。
【図６】電圧制御発振器の動作を説明するタイミングチャート。
【図７】信号伝達回路の構成を説明する図。
【図８】電圧制御発振器および信号伝達回路の構成を説明する図。
【図９】信号伝達回路の構成を説明する図。
【図１０】電圧制御発振器の構成を説明する図。
【図１１】電圧制御発振器の動作を説明するタイミングチャート。
【図１２】信号伝達回路の構成を説明する図。
【図１３】電圧制御発振器の構成を説明する図。
【図１４】信号伝達回路の構成を説明する図。
【図１５】信号伝達回路のノードＦＤ１およびノードＮＤ１における電位を説明する図、および当該電位の変動が相殺されるメカニズムを説明する図。
【図１６】信号伝達回路の構成を説明する図。
【図１７】表示部を説明する図、および画素回路を説明する図。
【図１８】表示パネルの構成を説明する図。
【図１９】表示パネルの構成を説明する断面図。
【図２０】表示パネルの構成を説明する断面図。
【図２１】アイドリングストップ駆動を説明する図。
【図２２】電子機器を説明する図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２４】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２５】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２６】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２７】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型および各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２８】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００２９】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００３０】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３１】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様である映像再生装置について、図面を参照して説明する。
【００３３】
本発明の一態様の映像再生装置は、発振中に電源電圧の供給を停止し、電源電圧の供給を再開したときに、電源電圧供給停止直前の周波数で速やかに発振することのできる電圧制御発振器を有する。
【００３４】
当該電圧制御発振器は、電源電圧の供給が停止されて発振が停止した場合においても、電源電圧の供給再開時に速やかに発振を開始することができる。つまり、特定の発振周波数の出力信号に同期して動作する回路を高速に起動することができる。したがって、映像再生装置が有する各種回路の再起動時の動作遅延が起こりにくいため、わずかなアイドル時間でも頻繁に各種回路を停止することができ、消費電力を低減することができる。
【００３５】
図１に本発明の一態様の映像再生装置を含む放送システムの基本構成を示す。放送システムは、信号送信機１００、信号受信機１１０、および映像再生装置１２０を有する。
【００３６】
信号送信機１００は、圧縮装置１０１および変調装置１０２を有する。圧縮装置１０１は、例えば、８Ｋ４Ｋ映像などの膨大な映像データをＨ．２６５／ＨＥＶＣの圧縮技術に基づいて圧縮する。変調装置１０２は、伝送するべき信号に対してアナログ変調を行い、伝送に適切な電気信号に変換する。
【００３７】
信号受信機１１０は、アンテナ１１１および復調装置１１２を有する。アンテナ１１１は、信号送信機１００から送信された電波を取得する。復調装置１１２は、信号送信機にて変調された電気信号を元の信号に復元する。復調された電気信号は、映像再生装置１２０に送信される。
【００３８】
映像再生装置１２０は、システムレイヤヘッダ解析回路１２１、ＮＡＬヘッダ解析回路１２２、伸長処理回路１２３、フレームメモリ１２４、表示部１２５、クロック制御回路１２６、および発振器１２７ａ乃至１２７ｃ等を有する構成とすることができる。映像再生装置１２０は、受信信号の解析、受信信号の伸張および映像の再生などが行われる。なお、ここでは、発振器が３つである例を示すが、数は限定されない。また、表示部１２５は、駆動回路１２５ａおよび表示領域１２５ｂを有する。
【００３９】
システムレイヤヘッダ解析回路１２１では、受信信号に含まれるシステムレイヤのヘッダ解析を行い、当該受信信号が映像信号であるか、音声信号であるかなどの分類を行う。
【００４０】
次に、ＮＡＬヘッダ解析回路１２２にて、ＮＡＬヘッダ解析を行う。ここで、ＮＡＬ（Ｎｅｔｗｏｒｋ  Ａｂｓｔｒａｃｔｉｏｎ  Ｌａｙｅｒ）に続くＲＢＳＰ（Ｒａｗ  Ｂｙｔｅ  Ｓｅｑｕｅｎｃｅ  Ｐａｙｌｏａｄ）の属性を判別する。その後、伸長処理回路１２３にて、ＲＢＳＰの属性に基づいた伸長処理を行う。
【００４１】
伸長された信号が映像データである場合、当該映像データはフレーム毎にフレームメモリ１２４にて一時保存され、駆動回路１２５ａを介して表示領域１２５ｂに送信される。
【００４２】
クロック制御回路１２６は、発振器１２７ａ乃至１２７ｃなどの動作を制御することができる。発振器１２７ａ乃至１２７ｃは、それぞれ、伸長処理回路１２３、フレームメモリ１２４または駆動回路１２５ａなどにクロック信号を供給することができる。ＮＡＬヘッダ解析回路１２２にて、フレーム間での画像の変化の有無を判別することができ、フレーム間における画像の変化に関する情報が、クロック制御回路１２６に送信される。クロック制御回路１２６は、ＮＡＬヘッダ解析回路から受信した情報をもとに、発振器１２７ａ乃至１２７ｃの動作を制御する。例えば、フレーム間での画像の変化が無い場合、クロック制御回路１２６は、発振器１２７ａ乃至１２７ｃの動作を停止させることができる。
【００４３】
ここで、発振器１２７ａ乃至１２７ｃは、位相同期回路（ＰＬＬ）の構成を有し、本発明の一態様の電圧制御発振器（ＶＣＯ）を有する。当該電圧制御発振器は、瞬時にクロック信号を出力することができる。または、瞬時に発振周波数を変更することができる。
【００４４】
８Ｋ４Ｋなどの映像信号は非常に膨大なデータ量で構成されるため、圧縮して送信する必要がある。例えば、映像信号の圧縮には、Ｈ．２６５／ＨＥＶＣ技術が用いられる。
【００４５】
図２（Ａ）に、Ｈ．２６５／ＨＥＶＣ技術にて圧縮されたデータの階層構造を示す。
【００４６】
Ｈ．２６５／ＨＥＶＣ技術において、コアのデータに相当する符号化データを扱うレイヤは、Ｖｉｄｅｏ  Ｃｏｄｉｎｇ  Ｌａｙｅｒ（ＶＣＬ）と呼ばれる。
【００４７】
ＶＣＬのデータは、ＮＡＬと呼ばれるビデオのストリーム伝送を目的としたレイヤにて統合される。ここで、ＶＣＬデータに付随する情報を含むデータ（Ｎｏｎ−ＶＣＬデータ）も統合される。
【００４８】
さらに、ＮＡＬのデータは、システムレイヤにて、映像、音声、その他の情報が、多重化される。
【００４９】
図２（Ｂ）にＮＡＬのデータの基本的な構成を示す。ＮＡＬのデータは、多くのＮＡＬの最小単位（ＮＡＬユニット）から構成される。ＮＡＬユニットは大きく分けると、Ｎｏｎ−ＶＣＬのデータを有するＮＡＬユニット（ＮＡＬユニット（Ｎｏｎ−ＶＣＬ））と、ＶＣＬのデータを有するＮＡＬユニット（ＮＡＬユニット（ＶＣＬ））に分類される。
【００５０】
実際のデータにおいては、まず、ＮＡＬユニット（Ｎｏｎ−ＶＣＬ）が送信され、当該ＮＡＬユニット（Ｎｏｎ−ＶＣＬ）において、後続のＮＡＬユニット（ＶＣＬ）のデータ属性が定義される。当該ＮＡＬユニット（ＶＣＬ）は、対応するＮＡＬユニット（Ｎｏｎ−ＶＣＬ）にて定義されたデータ属性に対応する映像データを有する。
【００５１】
図２（Ｃ）にＮＡＬユニットの構成を示す。ＮＡＬユニットは、ＮＡＬヘッダ、ＲＢＳＰ、ＲＢＳＰ  ｔｒａｉｌｉｎｇ  ｂｉｔｓから構成される。ＮＡＬヘッダは、ＮＡＬユニットの種類を表す識別子（ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅ）やスケーラビリティで用いられるｎｕｈ＿ｌａｙｅｒ＿ｉｄ、ｎｕｈ＿ｔｅｍｐｏｒａｌ＿ｉｄ＿ｐｌｕｓ１などの、後続するＲＢＳＰに関する情報が含まれている。ＲＢＳＰには、ＶＣＬデータやＮｏｎ−ＶＣＬデータが含まれている。
【００５２】
ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅは、６ビットのデータから構成されている。当該６ビットのデータにおいては、後続のＲＢＳＰがどのようなＶＣＬデータであるか、または、どのようなＮｏｎ−ＶＣＬデータであるかを定義している。
【００５３】
Ｈ．２６５／ＨＥＶＣ技術において、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅには、拡張用の枠や未定義枠が設けられている。例えば、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅ＝４８乃至６３の未定義枠がある。
【００５４】
本発明の一態様では、フレーム間の映像情報が全く同じである場合、そのことを示すＮＡＬヘッダとして、当該未定義枠を使うものとする。ここでは、フレーム間の映像情報が全く同じである場合、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅは４８となることとする。ただし、未定義枠であれば、これに限定されない。
【００５５】
また、図２（Ｂ）では、１フレーム分の画像データを伸長するに際に、実際に送られてくるＮＡＬユニットの順番を示している。映像再生装置１２０は初めに、ＮＡＬユニット（Ｎｏｎ−ＶＣＬ）を受け取る。当該ＮＡＬユニット（Ｎｏｎ−ＶＣＬ）にて定義されたデータ形式に従って、後続のＮＡＬユニット（ＶＣＬ）のデータの伸長処理が行われる。
【００５６】
したがって、連続するフレーム間の映像情報が全く同じである場合、信号送信機１００はエンコードを行う時点で、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅ＝４８となるＮＡＬユニット（Ｎｏｎ−ＶＣＬ）を先頭に配置することが効果的である。映像再生装置１２０は、先頭のＮＡＬユニットのｎａｌ＿ｕｎｉｔ＿ｔｙｐｅが４８であった場合、それ以降のデータは、前のフレームと全く同じと判定できるため、伸長処理を省略することができる。
【００５７】
次に、ＮＡＬヘッダ解析回路１２２によるＮＡＬヘッダ解析の結果が前フレームの映像情報と全く同じである場合、すなわち、ＮＡＬヘッダ解析回路１２２がｎａｌ＿ｕｎｉｔ＿ｔｙｐｅ＝４８のＮＡＬを受け取った場合の動作の説明を図３を用いて行う。
【００５８】
この場合、先頭のＮＡＬのヘッダ解析を行う時点で、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅが４８であることが判定される。この情報をもとに、クロック制御回路１２６は発振器１２７ａ乃至１２７ｃの制御を行う。具体的には、クロック制御回路１２６から出力される制御信号により、発振器１２７ａ乃至１２７ｃのそれぞれが有する電圧制御発振器（ＶＣＯ）の電源電圧ＶＤＤを遮断することができる。
【００５９】
これにより、電圧制御発振器（ＶＣＯ）の動作が停止し、発振器１２７ａ乃至１２７ｃはクロック信号を出力しなくなる。したがって、伸長処理回路１２３、フレームメモリ１２４、駆動回路１２５ａの動作を停止させることができる。このとき、本発明の一態様の表示領域１２５ｂは、画素に保持されたデータをもとに表示を行い続けることができる。本明細書では、当該表示動作をアイドリングストップ駆動という。
【００６０】
以上により、発振器１２７ａ乃至１２７ｃがクロック信号を出力するための消費電力、伸長処理回路１２３の消費電力、フレームメモリ１２４のデータ更新に伴う消費電力、および駆動回路１２５ａ（ゲートドライバおよびソースドライバ）を駆動するための消費電力が不要となる。したがって、映像再生装置１２０全体で、消費電力を大きく削減できる。
【００６１】
上記では、ＮＡＬのヘッダ解析を行い、ヘッダ情報に応じて、伸長処理回路１２３、フレームメモリ１２４、表示領域１２５ｂを駆動するためのクロック信号を停止させる例を示した。さらに、発振器１２７ａ乃至１２７ｃは、発振周波数を瞬時に変更する駆動を行うことも可能である。
【００６２】
例えば、通常の表示動作では、標準的なフレームレートである６０Ｈｚのクロック信号を出力し、映像データの変化が小さい場合、または小さいと予測できる場合は、フレームレートを１／２とする３０Ｈｚのクロック信号を出力することができる。当該動作もアイドリングストップ駆動の一態様であり、消費電力を削減することができる。
【００６３】
また、本発明の一態様の映像再生装置１２０は、アイドリングストップ駆動している状態から速やかに通常動作への復帰が可能である。例えば、初期状態において図３に示した状態のように、あるフレームで発振器１２７ａ乃至１２７ｃの動作が停止され、伸長処理回路１２３、フレームメモリ１２４、駆動回路１２５ａの動作が停止している状態とする。
【００６４】
ここで、次フレームにおいて、ＮＡＬヘッダ解析回路１２２によるＮＡＬヘッダ解析の結果が前フレームの映像情報と異なる場合、すなわち、ＮＡＬヘッダ解析回路１２２がｎａｌ＿ｕｎｉｔ＿ｔｙｐｅ＝４８以外のＮＡＬを受け取った場合の動作の説明を行う。
【００６５】
この場合、先頭のＮＡＬのヘッダ解析を行う時点で、ｎａｌ＿ｕｎｉｔ＿ｔｙｐｅが４８以外であることが判定される。この情報をもとに、クロック制御回路１２６は発振器１２７ａ乃至１２７ｃの制御を行う。具体的には、クロック制御回路１２６から出力される制御信号により、発振器１２７ａ乃至１２７ｃが有する各電圧制御発振器（ＶＣＯ）に電源電圧ＶＤＤを供給することができる。
【００６６】
これにより、発振器１２７ａ乃至１２７ｃは動作状態となり、瞬時に規定のクロック信号を出力する。したがって、伸長処理回路１２３、フレームメモリ１２４、駆動回路１２５ａは、速やかに動作を再開させることができる。
【００６７】
このように、本発明の一態様の電圧制御発振器（ＶＣＯ）は、発振中に電源電圧ＶＤＤの供給を停止し、電源電圧ＶＤＤの供給を再開したときに、電源電圧ＶＤＤの供給停止直前の周波数で速やかに発振することができる。
【００６８】
次に、発振器１２７ａ乃至１２７ｃに用いることのできる発振器（ＰＬＬ）および当該発振器に用いることができる電圧制御発振器（ＶＣＯ）について説明を行う。
【００６９】
図４に、本発明の一態様の発振器（ＰＬＬ）の構成の一例を示す。発信器（ＰＬＬ）は位相比較器１０、ループフィルタ１５、電圧制御発振器２１および分周器２５を有する。位相比較器１０は二つの入力信号の位相差を検出する機能を有し、ｆｉｎ（基本周波数）およびｆｏｕｔ／Ｎ（比較周波数）の周波数を持つ信号の位相差を電圧信号として出力する。ループフィルタ１５は、電圧制御発振器２１に入力するための直流電圧信号ＤＡＴＡを生成する機能を有する。ループフィルタ１５には、位相比較器１０の出力信号に含まれる高周波数成分を取り除く必要があるため、ローパスフィルタなどが用いられる。電圧制御発振器２１は、ＤＡＴＡに依存して特定の発振周波数を示す出力信号を出力する機能を有する。分周器２５は、電圧制御発振器２１から出力された特定の発振周波数を示す出力信号を１／Ｎ（Ｎは整数）倍に変化させた信号を生成する機能を有する。
【００７０】
図５（Ａ）は、本発明の一態様の電圧制御発振器２１の回路図であり、ｎ段（ｎは奇数）の回路２０を有するリングオシレータ２２と、バッファ回路２３を有する。前段の回路２０の出力端子ＯＵＴは後段の回路２０の入力端子ＩＮと電気的に接続され、最終段の回路２０の出力端子ＯＵＴは１段目の回路２０の入力端子ＩＮおよびバッファ回路２３の入力端子と電気的に接続される。
【００７１】
回路２０は、リングオシレータの信号伝達回路として機能させることができる。回路２０は入力信号に対して反転信号を出力する機能を有し、奇数段が接続されることでリングオシレータ２２を構成し、特定の発振周波数の出力信号を出力することができる。バッファ回路２３は、リングオシレータ２２が出力する出力信号を外部へ出力する際に電流を増幅する機能を有する。なお、バッファ回路２３を設けない構成とすることもできる。
【００７２】
図５（Ｂ）は、回路２０の回路図である。回路２０は、トランジスタ４１、トランジスタ４２と、トランジスタ４３と、トランジスタ４４と、容量素子Ｃ１と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。
【００７３】
図５（Ｂ）に示す回路２０において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。
【００７４】
なお、図５（Ｂ）に示す構成ではトランジスタ４１をｐチャネル型、トランジスタ４２をｎチャネル型としたＣＭＯＳ回路でインバータ４０を構成した例を示しているが、本発明の一態様はこれに限定されず、インバータ４０はＮＭＯＳ型インバータまたはＰＭＯＳ型インバータであってもよい。また、トランジスタ４４がｎチャネル型である場合の例を示しているが、ｐチャネル型トランジスタに置き換えてもよい。
【００７５】
ここで、トランジスタ４３のゲート、容量素子Ｃ１の一方の電極、トランジスタ４４のソースまたはドレインの一方が接続される配線をノードＦＤとする。また、トランジスタ４１のゲートおよびトランジスタ４２のゲートが電気的に接続される配線は、回路２０の入力端子ＩＮとして機能する。また、トランジスタ４３のソースまたはドレインの他方と電気的に接続される配線は、回路２０の出力端子ＯＵＴとして機能する。
【００７６】
図５（Ｂ）において、トランジスタ４１のソースまたはドレインの他方は、配線７１と電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＧＮＤ）と電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４のゲートは、配線６１（Ｗ）と電気的に接続される。
【００７７】
配線７１（ＶＤＤ）および配線７２（ＧＮＤ）は、電源線としての機能を有することができる。配線７１（ＶＤＤ）は高電位電源線として機能させることができ、例えば電源電圧ＶＤＤを供給する。配線７２（ＧＮＤ）は低電位電源線として機能させることができ、例えば０Ｖまたは接地電位ＧＮＤを供給する。なお、電源電圧の供給を停止するとき、配線７１（ＶＤＤ）は、例えば０Ｖまたは接地電位ＧＮＤを供給する。
【００７８】
配線６１（Ｗ）は、トランジスタ４４の導通を制御する信号線として機能させることができる。配線７３（ＷＤ）は、ノードＦＤに所望の電位を供給するための信号線として機能させることができる。
【００７９】
図５（Ｂ）に示す回路２０の動作、および図５（Ａ）に示す電圧制御発振器２１の動作を説明する。
【００８０】
まず、回路２０のトランジスタ４４を導通させ、配線７３（ＷＤ）の電位に対応するアナログデータをノードＦＤに書き込む。その後、トランジスタ４４を非導通として、ノードＦＤに当該アナログデータを保持する。
【００８１】
トランジスタ４３はノードＦＤに保持したアナログデータに応じて導通、非導通が制御される。トランジスタ４３が導通する場合、回路２０は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は発振する。一方、トランジスタ４３が非導通の場合、回路２０の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【００８２】
トランジスタ４３のオン電流は、ノードＦＤに保持したアナログデータに応じて制御される。ノードＦＤに比較的高いアナログ電位が与えられているとき、トランジスタ４３のオン抵抗は低い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は大きくなる。一方、ノードＦＤに比較的低いアナログ電位が与えられているとき、トランジスタ４３のオン抵抗は高い値をとる。すなわち、電圧制御発振器２１の出力信号の発振周波数は小さくなる。つまり、電圧制御発振器２１は、回路２０のノードＦＤに保持させるアナログ電位に応じて発振周波数を制御することができる。
【００８３】
トランジスタ４３およびトランジスタ４４にはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。
【００８４】
ＯＳトランジスタはオフ電流が小さいため、トランジスタ４４をオフ状態としたときに、ノードＦＤの電位を長時間保持することができる。また、トランジスタ４３をオフ状態としたときに、回路２０の出力端子ＯＵＴの電位（リングオシレータ２２における後段の回路２０の入力端子ＩＮの電位）を長時間保持することができる。
【００８５】
したがって、電圧制御発振器２１が発振しているときにノードＦＤの電位を”Ｌ”レベルとして発振を停止させた場合、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに発振を停止させる直前の電圧が保持される。例えば、１段目の回路２０の出力端子ＯＵＴ（２段目の回路２０の入力端子ＩＮ）に”Ｈ”レベルの電位が保持され、２段目の回路２０の出力端子ＯＵＴ（３段目の回路２０の入力端子ＩＮ）に”Ｌ”レベルの電位が保持される。
【００８６】
そのため、電圧制御発振器２１は、ノードＦＤの電位を”Ｌ”レベルとして発振を長時間停止させた場合でも、再びノードＦＤの電位を”Ｈ”レベルとすることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに保持された電圧に従って速やかに発振を再開することができる。
【００８７】
電圧制御発振器２１の発振を停止する場合には、配線７１（ＶＤＤ）から電源電圧ＶＤＤ（”Ｈ”レベル）の供給を停止することが有効である。具体的には、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベル（０ＶまたはＧＮＤ電位など）に変化させる。このとき、インバータ４０は機能しなくなるため、回路２０は信号を伝達できなくなる。すなわち、電圧制御発振器２１は発振を停止する。
【００８８】
また、配線７１（ＶＤＤ）は、容量素子Ｃ１を介してノードＦＤと接続されているため、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベルへと変化させることで容量結合により、ノードＦＤの電位は”Ｌ”レベルへと低下する。したがって、トランジスタ４３は非導通となる。
【００８９】
つまり、電源電圧ＶＤＤの供給の停止とともにトランジスタ４３を非導通とすることができる。また、トランジスタ４３が非導通となると同時に、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧を保持することができる。
【００９０】
電圧制御発振器２１の発振を再開する場合には、配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給すればよい。このとき、インバータ４０は動作状態となる。また、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、容量結合によりノードＦＤの電位は”Ｈ”レベルに上昇する。したがって、トランジスタ４３は導通し、電圧制御発振器２１は発振を速やかに再開する。
【００９１】
当該動作は、トランジスタ４３およびトランジスタ４４にはオフ電流が非常に小さい、チャネル形成領域にＯＳトランジスタを用いることで可能となる。トランジスタ４３にシリコントランジスタなどの比較的オフ電流が大きいトランジスタを用いた場合は、回路２０の入力端子ＩＮおよび出力端子ＯＵＴに発振停止直前の電圧を保持することが困難となり、電圧制御発振器２１は発振を速やかに再開することができなくなる。また、トランジスタ４４に比較的オフ電流が大きいトランジスタを用いた場合は、ノードＦＤの信号保持が困難となる。
【００９２】
図６（Ａ）は、図５（Ａ）に示す電圧制御発振器２１に図５（Ｂ）に示す回路２０を用いた場合の駆動方法の一例を示すタイミングチャートである。ＶＤＤは配線７１（ＶＤＤ）の電位、ＷＤは配線７３（ＷＤ）の電位、Ｗは配線６１（Ｗ）の電位、ＦＤはノードＦＤの電位、ＩＮは特定の回路２０の入力端子ＩＮの電位、ＯＵＴは特定の回路２０の出力端子ＯＵＴの電位である。また、正論理を与える電圧をＶ１（”Ｈ”レベル）とし、負論理を与える電圧をＧＮＤ（”Ｌ”レベル）とする。
【００９３】
時刻Ｔ０にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線７３（ＷＤ）にアナログ電位Ｖａを供給する。なお、Ｖａはトランジスタ４３のしきい値電圧（Ｖｔｈ）以上の値とする。
【００９４】
時刻Ｔ１にて、配線６１（Ｗ）に”Ｈ”レベルの電位を供給することで、トランジスタ４４が導通し、ノードＦＤの電位がＶａとなる。これに伴ってトランジスタ４３が導通するため、電圧制御発振器２１は発振を開始する。ただし、初めて動作させる場合においては、回路２０の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。
【００９５】
時刻Ｔ２にて配線６１（Ｗ）に”Ｌ”レベルの電位を供給することで、トランジスタ４４は非導通となり、ノードＦＤにアナログ電位Ｖａが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【００９６】
時刻Ｔ３にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位を供給すると、インバータ４０が非動作となるとともに、容量素子Ｃ１を介した容量結合によりノードＦＤの電位が低下し、”Ｌ”レベルとなる。したがって、トランジスタ４３は非導通となる。トランジスタ４３が非導通となることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。このとき、特定の回路２０において、入力端子ＩＮには”Ｌ”レベルの電位が、出力端子ＯＵＴには”Ｈ”レベルの電位が保持されたものとする。
【００９７】
時刻Ｔ４にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位を供給すると、インバータ４０が動作状態となるとともに、容量素子Ｃ１を介した容量結合によりノードＦＤの電位が昇圧され、Ｖａとなる。したがって、トランジスタ４３は導通する。トランジスタ４３が導通することで、各回路２０は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると速やかに発振することができる。
【００９８】
回路２０は、図７（Ａ）に示す構成であってもよい。図７（Ａ）に示す回路２０は、トランジスタ４１、トランジスタ４２と、トランジスタ４３と、トランジスタ４４と、トランジスタ４５と、容量素子Ｃ１と、を有する。
【００９９】
図７（Ａ）に示す回路２０において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４５のソースまたはドレインの一方と電気的に接続される。トランジスタ４５のゲートはトランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４５のソースまたはドレインの他方は、トランジスタ４３のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、トランジスタ４４のソースまたはドレインの一方と電気的に接続される。トランジスタ４３のゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４２のソースまたはドレインの他方と電気的に接続される。
【０１００】
図７（Ａ）に示す回路２０は、トランジスタ４５を有する点、トランジスタ４５のゲートがトランジスタ４１のソースまたはドレインの他方と電気的に接続する点、および容量素子Ｃ１の他方の電極がトランジスタ４２のソースまたはドレインの他方と電気的に接続する点が図５に示す回路２０と異なる。なお、図７（Ｂ）に示すように、トランジスタ４３のソースまたはドレインの一方がトランジスタ４１のソースまたはドレインの一方と電気的に接続され、トランジスタ４３のソースまたはドレインの他方とトランジスタ４５のソースまたはドレインの一方が電気的に接続される構成であってもよい。
【０１０１】
図７（Ａ）、（Ｂ）に示す回路２０では、インバータ４０の出力側と回路２０の出力端子ＯＵＴとの間にトランジスタ４５が設けられ、トランジスタ４５のゲートが配線７１（ＶＤＤ）と電気的に接続されている。したがって、配線７１（ＶＤＤ）に電源電圧ＶＤＤを供給するとインバータ４０が動作状態となり、かつトランジスタ４５が導通し、回路２０は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１は発振する。また、電源電圧ＶＤＤの供給を停止するとインバータ４０が非動作状態となり、かつトランジスタ４５が非導通となるため、回路２０の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１は発振しない。
【０１０２】
電圧制御発振器２１が発振しているときに電源電圧ＶＤＤの供給を停止すると、配線７１（ＶＤＤ）の電圧レベルが”Ｈ”レベルから”Ｌ”レベルに変化する。したがって、トランジスタ４５が非導通となり、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１が発振を停止する直前の電圧が保持される。
【０１０３】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、トランジスタ４５が導通し、電圧制御発振器２１は発振を速やかに再開する。
【０１０４】
図６（Ｂ）に図５（Ａ）に示す電圧制御発振器２１に図７（Ａ）または図７（Ｂ）に示す回路２０を用いた場合の駆動方法の一例を示すタイミングチャートを示す。
【０１０５】
時刻Ｔ０にて、配線７３（ＷＤ）にアナログ電位Ｖａを供給する。なお、Ｖａはトランジスタ４３のしきい値電圧（Ｖｔｈ）以上の値とする。
【０１０６】
時刻Ｔ１にて、配線６１（Ｗ）に”Ｈ”レベルの電位を供給することで、トランジスタ４４が導通し、ノードＦＤの電位がＶａとなる。
【０１０７】
時刻Ｔ２にて、配線６１（Ｗ）に”Ｌ”レベルの電位を供給することで、トランジスタ４４は非導通となり、ノードＦＤにアナログ電位Ｖａが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【０１０８】
時刻Ｔ３にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）を供給すると、トランジスタ４５が導通するため、電圧制御発振器２１は発振を開始する。ただし、初めて動作させる場合においては、回路２０の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。
【０１０９】
時刻Ｔ４にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位を供給すると、トランジスタ４５は非導通となる。トランジスタ４５が非導通となることで、各回路２０の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【０１１０】
時刻Ｔ５にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位を供給すると、トランジスタ４５は導通する。トランジスタ４５が導通することで、各回路２０は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１は、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると速やかに発振することができる。
【０１１１】
また、発振器１２７ａ乃至１２７ｃは、図８（Ａ）に示す電圧制御発振器２１ｂの構成を有していてもよい。電圧制御発振器２１ｂは、配線６６（ＳＥ）からの選択信号に応じて動作する信号伝達回路を有する。図８（Ｂ）は、電圧制御発振器２１ｂの信号伝達回路として用いることのできる回路２０である。
【０１１２】
前述した図７（Ａ）、（Ｂ）に示す回路２０の構成は、トランジスタ４５のゲートが配線７１（ＶＤＤ）に接続され、電源電圧ＶＤＤの印加の有無でトランジスタ４５の導通を制御する構成である。図８（Ｂ）に示す回路２０では、トランジスタ４５のゲートが配線６６（ＳＥ）に接続され、配線６６（ＳＥ）からの選択信号に応じてトランジスタ４５の導通が制御される。したがって、電源電圧ＶＤＤを常時供給した状態であっても電圧制御発振器２１ｂは発振の停止、再開を速やかに行うことができる。
【０１１３】
上述した回路２０（図５（Ｂ）、図７（Ａ）、（Ｂ）、図８（Ｂ））は、ノードＦＤの電位を書き換えることによって異なる発振周波数の出力信号を出力することのできる構成であったが、マルチコンテキスト機能を備えた回路を電圧制御発振器の信号伝達回路に用いてもよい。
【０１１４】
マルチコンテキスト機能を有する信号伝達回路を用いることで、発振周波数の切り替えが容易になる。ここで、コンテキストとは、電圧制御発振器の発振を制御する回路構成を意味し、選択されたコンテキストに保持されたアナログ電位に従って、電圧制御発振器は特定の発振周波数で発振する。
【０１１５】
図９（Ａ）は、２つのコンテキスト機能を備えた回路２４の回路図である。回路２４は、トランジスタ４１、トランジスタ４２と、トランジスタ４３ａと、トランジスタ４３ｂと、トランジスタ４４ａと、トランジスタ４４ｂと、トランジスタ４６ａと、トランジスタ４６ｂと、容量素子Ｃ１と、容量素子Ｃ２と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。また、トランジスタ４３ａ、トランジスタ４４ａ、トランジスタ４６ａおよび容量素子Ｃ１は、第１のコンテキストを構成する。また、トランジスタ４３ｂ、トランジスタ４４ｂ、トランジスタ４６ｂおよび容量素子Ｃ２は、第２のコンテキストを構成する。
【０１１６】
図９（Ａ）に示す回路２４において、トランジスタ４１のゲートは、トランジスタ４２のゲートと電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのゲートは、トランジスタ４４ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのソースまたはドレインの他方はトランジスタ４６ａのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ａのゲートは、容量素子Ｃ１の一方の電極と電気的に接続される。容量素子Ｃ１の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのゲートは、トランジスタ４４ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのソースまたはドレインの他方はトランジスタ４６ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ４３ｂのゲートは、容量素子Ｃ２の一方の電極と電気的に接続される。容量素子Ｃ２の他方の電極は、トランジスタ４１のソースまたはドレインの他方と電気的に接続される。トランジスタ４６ａのソースまたはドレインの他方は、トランジスタ４６ｂのソースまたはドレインの他方と電気的に接続される。
【０１１７】
なお、図９（Ｂ）に示すように、トランジスタ４６ａをインバータ４０の出力側とトランジスタ４３ａとの間に設け、トランジスタ４６ｂをインバータ４０の出力側とトランジスタ４３ｂとの間に設けてもよい。この場合、トランジスタ４３ａのソースまたはドレインの他方とトランジスタ４３ｂのソースまたはドレインの他方は電気的に接続される。
【０１１８】
ここで、トランジスタ４３ａのゲート、容量素子Ｃ１の一方の電極、トランジスタ４４ａのソースまたはドレインの一方が接続される配線をノードＦＤ１とする。トランジスタ４３ｂのゲート、容量素子Ｃ２の一方の電極、トランジスタ４４ｂのソースまたはドレインの一方が接続される配線をノードＦＤ２とする。また、トランジスタ４１のゲートおよびトランジスタ４２のゲートが電気的に接続される配線は、回路２４の入力端子ＩＮとして機能する。また、図９（Ａ）において、トランジスタ４６ａのソースまたはドレインの他方およびトランジスタ４６ｂのソースまたはドレインの他方と電気的に接続される配線は、回路２４の出力端子ＯＵＴとして機能する。また、図９（Ｂ）において、トランジスタ４３ａのソースまたはドレインの他方およびトランジスタ４３ｂのソースまたはドレインの他方と電気的に接続される配線は、回路２４の出力端子ＯＵＴとして機能する。
【０１１９】
図９（Ａ）、（Ｂ）において、トランジスタ４１のソースまたはドレインの他方は、配線７１（ＶＤＤ）と電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＧＮＤ）と電気的に接続される。トランジスタ４４ａのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４ａのゲートは、配線６２（Ｗ１）と電気的に接続される。トランジスタ４６ａのゲートは、配線６４（ＳＥ１）と電気的に接続される。トランジスタ４４ｂのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。トランジスタ４４ｂのゲートは、配線６３（Ｗ２）と電気的に接続される。トランジスタ４６ｂのゲートは、配線６５（ＳＥ２）と電気的に接続される。
【０１２０】
配線６２（Ｗ１）は、トランジスタ４４ａの導通を制御する信号線として機能させることができる。配線６３（Ｗ２）は、トランジスタ４４ｂの導通を制御する信号線として機能させることができる。配線６４（ＳＥ１）は、トランジスタ４６ａの導通を制御する信号線として機能させることができる。配線６５（ＳＥ２）は、トランジスタ４６ｂの導通を制御する信号線として機能させることができる。配線７３（ＷＤ）は、ノードＦＤ１またはノードＦＤ２に所望の電位を供給するための信号配線として機能させることができる。
【０１２１】
図１０は、回路２４を適用することのできる電圧制御発振器２１ｃであり、ｎ段（ｎは奇数）の回路２４を有するリングオシレータ２６と、バッファ回路２７を有する。前段の回路２４の出力端子ＯＵＴは後段の回路２４の入力端子ＩＮと電気的に接続され、最終段の回路２４の出力端子ＯＵＴは１段目の回路２４の入力端子ＩＮおよびバッファ回路２７の入力端子と電気的に接続される。なお、バッファ回路２７を設けない構成とすることもできる。
【０１２２】
図９（Ａ）、（Ｂ）に示す回路２４の動作、および当該回路２４を適用した図１０に示す電圧制御発振器２１ｃの動作を説明する。まず、トランジスタ４４ａを導通させ、配線７３（ＷＤ）の電位ＶｂをノードＦＤ１に書き込む。その後、トランジスタ４４ａを非導通として、ノードＦＤ１にアナログ電位Ｖｂを保持する。また、配線７３（ＷＤ）の電位をＶｃに変化させた後、トランジスタ４４ｂを導通させ、配線７３（ＷＤ）の電位ＶｃをノードＦＤ２に書き込む。その後、トランジスタ４４ｂを非導通として、ノードＦＤ２にアナログ電位Ｖｃを保持する。
【０１２３】
トランジスタ４３ａは、ノードＦＤ１に保持したアナログデータに応じて導通、非導通が制御される。また、トランジスタ４３ｂは、ノードＦＤ２に保持したアナログデータに応じて導通、非導通が制御される。
【０１２４】
トランジスタ４３ａのオン電流は、ノードＦＤ１に保持したアナログデータに応じて制御される。また、トランジスタ４３ｂのオン電流は、ノードＦＤ２に保持したアナログデータに応じて制御される。第１のコンテキストにおいて、ノードＦＤ１に比較的高いアナログ電位が与えられているとき、トランジスタ４３ａのオン抵抗は低い値をとる。すなわち、電圧制御発振器２１ｃの出力信号の発振周波数は大きくなる。一方、ノードＦＤ１に比較的低いアナログ電位が与えられているとき、トランジスタ４３ａのオン抵抗は高い値をとる。すなわち、電圧制御発振器２１ｃの出力信号の発振周波数は小さくなる。第２のコンテキストも同様にノードＦＤ２の電位に応じて、電圧制御発振器２１ｃの出力信号の発振周波数が変化する。
【０１２５】
第１のコンテキストにおいて、トランジスタ４６ａは配線６４（ＳＥ１）から入力される信号により、導通、非導通が制御される。配線６４（ＳＥ１）の電位が”Ｈ”レベルのとき、トランジスタ４６ａは導通する。したがって、トランジスタ４３ａがノードＦＤ１の電位Ｖｂに応じたオン状態であって、かつトランジスタ４６ａが導通する場合、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１ｃは、第１の発振周波数で発振する。一方、トランジスタ４６ａが非導通の場合、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１ｃは発振しない。
【０１２６】
また、第２のコンテキストにおいて、トランジスタ４６ｂは配線６５（ＳＥ２）から入力される信号により、導通、非導通が制御される。配線６５（ＳＥ２）の電位が”Ｈ”レベルのとき、トランジスタ４６ｂは導通する。したがって、トランジスタ４３ｂがノードＦＤ２の電位Ｖｃに応じたオン状態であって、かつトランジスタ４６ｂが導通する場合、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１ｃは、第２の発振周波数で発振する。一方、トランジスタ４６ｂが非導通の場合、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１ｃは発振しない。
【０１２７】
つまり、第１のコンテキストまたは第２のコンテキストのいずれか一方を選択することで、電圧制御発振器２１ｃは周波数の異なる第１の発振周波数または第２の発振周波数で発振することができる。第１のコンテキストを選択するには、配線６４（ＳＥ１）の電位を”Ｈ”レベル、配線６５（ＳＥ２）の電位を”Ｌ”レベルとすればよい。また、第２のコンテキストを選択するには、配線６４（ＳＥ１）の電位を”Ｌ”レベル、配線６５（ＳＥ２）の電位を”Ｈ”レベルとすればよい。
【０１２８】
トランジスタ４３ａ、トランジスタ４３ｂ、トランジスタ４６ａおよびトランジスタ４６ｂにはオフ電流が非常に小さい、チャネル形成領域にＯＳトランジスタを用いることが好ましい。当該トランジスタを用いることで、トランジスタ４６ａ、トランジスタ４６ｂをオフ状態とした場合、回路２４の出力端子ＯＵＴの電位（リングオシレータ２６における後段の回路２４の入力端子ＩＮの電位）は、長期間保持される。
【０１２９】
したがって、第１のコンテキストを選択した場合、電圧制御発振器２１ｃが第１の発振周波数で発振しているときにトランジスタ４６ａを非導通として電圧制御発振器２１ｃの発振を停止させると、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１ｃが発振を停止する直前の電圧が保持される。そのため、電圧制御発振器２１ｃは、トランジスタ４６ａを非導通として発振を長時間停止させた場合でも、再びトランジスタ４６ａを導通することで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに保持された電圧に従って速やかに第１の発振周波数で発振を再開することができる。同様に第２のコンテキストを選択した場合も、第２の発振周波数で発振しているときに、電圧制御発振器２１ｃの発振を長時間停止させた場合であっても、速やかに第２の発振周波数で発振を再開することができる。
【０１３０】
電圧制御発振器２１ｃの発振を停止する場合には、配線７１（ＶＤＤ）からの電源電圧ＶＤＤ（”Ｈ”レベル）の供給を停止すればよい。具体的には、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベル（０ＶまたはＧＮＤ電位など）に変化させる。このとき、インバータ４０は機能しなくなるため、回路２４は信号を伝達できなくなる。すなわち、電圧制御発振器２１ｃは発振を停止する。
【０１３１】
また、第１のコンテキストを選択した場合において、配線７１（ＶＤＤ）の電圧レベルを”Ｈ”レベルから”Ｌ”レベルへと変化させることにより容量素子Ｃ１を介した容量結合が起こり、ノードＦＤ１の電位は”Ｌ”レベルへと低下する。すなわち、トランジスタ４３ａは非導通となる。つまり、電源電圧ＶＤＤの供給の停止とともにトランジスタ４３ａを非導通とすることができる。また、トランジスタ４３ａが非導通となると同時に各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに、第１の発振周波数で発振している電圧制御発振器２１ｃが発振を停止する直前の電圧が保持される。
【０１３２】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、容量素子Ｃ１を介した容量結合が起こりノードＦＤ１の電位は”Ｈ”レベルに上昇する。したがって、トランジスタ４３ａは導通し、電圧制御発振器２１ｃは第１の発振周波数で発振を速やかに再開する。同様に第２のコンテキストを選択した場合も、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに第２の発振周波数で発振している電圧制御発振器２１ｃが発振を停止する直前の電圧を保持することができ、電源電圧ＶＤＤを再度供給したときに第２の発振周波数で発振を速やかに再開することができる。
【０１３３】
図１１（Ａ）は、図１０に示す電圧制御発振器２１ｃに図９（Ａ）または図９（Ｂ）に示す回路２４を用いた場合の駆動方法の一例を示すタイミングチャートである。ＶＤＤは配線７１（ＶＤＤ）の電位、ＷＤは配線７３（ＷＤ）の電位、Ｗ１は配線６２（Ｗ１）の電位、Ｗ２は配線６３（Ｗ２）の電位、ＦＤ１はノードＦＤ１の電位、ＦＤ２はノードＦＤ２の電位、ＳＥ１は配線６４（ＳＥ１）の電位、ＳＥ２は配線６５（ＳＥ２）の電位、ＩＮは特定の回路２４の入力端子ＩＮの電位、ＯＵＴは特定の回路２４の出力端子ＯＵＴの電位である。また、正論理を与える電圧をＶ１（”Ｈ”レベル）とし、負論理を与える電圧をＧＮＤ（”Ｌ”レベル）とする。
【０１３４】
時刻Ｔ０にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線７３（ＷＤ）にアナログ電位Ｖｂを供給する。なお、Ｖｂはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上の値とする。
【０１３５】
時刻Ｔ１にて、配線６２（Ｗ１）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ａが導通し、ノードＦＤ１の電位がＶｂとなる。
【０１３６】
時刻Ｔ２にて、配線６２（Ｗ１）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ａは非導通となり、ノードＦＤ１にアナログ電位Ｖｂが保持される。その後、配線７３（ＷＤ）にはアナログ電位Ｖｃが供給される。ここでは、Ｖｃはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上であってＶｂより小さい値とする。
【０１３７】
時刻Ｔ３にて、配線６３（Ｗ２）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ｂが導通し、ノードＦＤ２の電位がＶｃとなる。
【０１３８】
時刻Ｔ４にて、配線６３（Ｗ２）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ｂは非導通となり、ノードＦＤ２にアナログ電位Ｖｃが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【０１３９】
時刻Ｔ５にて、配線６４（ＳＥ１）に”Ｈ”レベルの電位を供給するとトランジスタ４６ａは導通し、回路２４は入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１ｃが第１の発振周波数で発振し始める。ただし、初めて動作させる場合においては、回路２４の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。このとき、配線６４（ＳＥ１）に”Ｈ”レベルの電位が供給され、配線６５（ＳＥ２）に”Ｌ”レベルの電位が供給されることで、第１のコンテキスト回路が選択された状態となる。
【０１４０】
時刻Ｔ６にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位が供給されると、インバータ４０が非動作となり、第１の発振周波数で発振している電圧制御発振器２１ｃの発振が停止するとともに、容量素子Ｃ１を介した容量結合によりノードＦＤ１の電位が低下し、”Ｌ”レベルとなる。したがって、トランジスタ４３ａは非導通となる。トランジスタ４３ａが非導通となることで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【０１４１】
時刻Ｔ７にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位が供給されると、容量素子Ｃ１を介した容量結合によりノードＦＤ１の電位が昇圧され、Ｖｂとなる。したがって、トランジスタ４３ａは導通する。トランジスタ４３ａが導通することで、各回路２４は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１ｃは配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると、第１の発振周波数で速やかに発振することができる。
【０１４２】
時刻Ｔ８にて、配線６４（ＳＥ１）に”Ｌ”レベルの電位を供給し、配線６５（ＳＥ２）に”Ｈ”レベルの電位を供給すると、トランジスタ４６ａは非導通となり、トランジスタ４６ｂは導通状態となる。すなわち、第２のコンテキスト回路が選択された状態となる。すなわち、電圧制御発振器２１ｃは、第２の発振周波数で発振する。
【０１４３】
このとき、ノードＦＤ２に保持されている電位Ｖｃは、ノードＦＤ１に保持されている電位Ｖｂより小さいため、トランジスタ４３ｂのオン抵抗はトランジスタ４３ａのオン抵抗よりも大きくなる。したがって、第２の発振周波数は、第１の発振周波数よりも小さくなる。
【０１４４】
また、図１０に示す電圧制御発振器２１ｃの信号伝達回路に用いることのできるマルチコンテキスト機能を備えた回路は、図１２（Ａ）、（Ｂ）に示す回路２４であってもよい。
【０１４５】
図１２（Ａ）は、２つのコンテキスト機能を備えた回路２４の回路図である。回路２４は、トランジスタ４１、トランジスタ４２と、トランジスタ４３ａと、トランジスタ４３ｂと、トランジスタ４４ａと、トランジスタ４４ｂと、トランジスタ４６ａと、トランジスタ４６ｂと、トランジスタ４７と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。ここで、トランジスタ４１およびトランジスタ４２は、インバータ４０を構成する。また、トランジスタ４３ａ、トランジスタ４４ａ、トランジスタ４６ａおよび容量素子Ｃ１は、第１のコンテキストを構成する。また、トランジスタ４３ｂ、トランジスタ４４ｂ、トランジスタ４６ｂおよび容量素子Ｃ２は、第２のコンテキストを構成する。
【０１４６】
図１２（Ａ）に示す回路２４は、トランジスタ４７を有する点、トランジスタ４７のゲートがトランジスタ４１のソースまたはドレインの一方と電気的に接続する点、および容量素子Ｃ１の他方の電極および容量素子Ｃ２の他方の電極がトランジスタ４２のソースまたはドレインの他方と電気的に接続する点が図９（Ａ）に示す回路２４と異なる。
【０１４７】
なお、図１２（Ａ）では、インバータ４０と、第１のコンテキストおよび第２のコンテキストとの間にトランジスタ４７を設ける構成であるが、図１２（Ｂ）に示すように第１のコンテキストおよび第２のコンテキストと、出力端子ＯＵＴとの間にトランジスタ４７を設ける構成であってもよい。
【０１４８】
トランジスタ４７にはオフ電流が非常に小さい、チャネル形成領域にＯＳトランジスタを用いることが好ましい。当該トランジスタを用いることで、トランジスタ４７をオフ状態とした場合、回路２４の出力端子ＯＵＴの電位（リングオシレータ２６における後段の回路２４の入力端子ＩＮの電位）は、長期間保持される。
【０１４９】
図１２（Ａ）、（Ｂ）に示す回路２４では、インバータ４０の出力側と回路２４の出力端子ＯＵＴとの間にトランジスタ４７が設けられ、トランジスタ４７のゲートが配線７１（ＶＤＤ）と電気的に接続されている。したがって、配線７１（ＶＤＤ）に電源電圧ＶＤＤを供給するとインバータ４０が動作状態となり、かつトランジスタ４７が導通する。そして、トランジスタ４６ａまたはトランジスタ４６ｂのいずれか一方が導通状態であれば、回路２４は入力信号に対して反転信号を出力する。すなわち、電圧制御発振器２１ｃは発振する。また、電源電圧ＶＤＤの供給を停止するとインバータ４０が非動作状態となり、かつトランジスタ４７が非導通となるため、回路２４の信号の伝達経路は遮断される。すなわち、電圧制御発振器２１ｃは発振しない。
【０１５０】
電圧制御発振器２１ｃが発振しているときに電源電圧ＶＤＤの供給を停止すると、配線７１（ＶＤＤ）の電圧レベルが”Ｈ”レベルから”Ｌ”レベルに変化する。したがって、トランジスタ４７が非導通となり、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴに電圧制御発振器２１ｃが発振を停止する直前の電圧が保持される。
【０１５１】
配線７１（ＶＤＤ）に電源電圧ＶＤＤを再度供給したときには、配線７１（ＶＤＤ）の電圧レベルが”Ｌ”レベルから”Ｈ”レベルに変化するため、トランジスタ４７が導通し、電圧制御発振器２１ｃは発振を速やかに再開する。
【０１５２】
図１１（Ｂ）は図１０に示す電圧制御発振器２１ｃに図１２（Ａ）または図１２（Ｂ）に示す回路２４を用いた場合の駆動方法の一例を示すタイミングチャートである。
【０１５３】
時刻Ｔ０にて、配線７３（ＷＤ）にアナログ電位Ｖｂを供給する。なお、Ｖｂはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上の値とする。
【０１５４】
時刻Ｔ１にて、配線６２（Ｗ１）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ａが導通し、ノードＦＤ１の電位がＶｂとなる。
【０１５５】
時刻Ｔ２にて、配線６２（Ｗ１）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ａは非導通となり、ノードＦＤ１にアナログ電位Ｖｂが保持される。その後、配線７３（ＷＤ）にはアナログ電位Ｖｃが供給される。ここでは、Ｖｃはトランジスタ４３ａおよびトランジスタ４３ｂのしきい値電圧（Ｖｔｈ）以上であってＶｂより小さい値とする。
【０１５６】
時刻Ｔ３にて、配線６３（Ｗ２）に”Ｈ”レベルの電位を供給することで、トランジスタ４４ｂが導通し、ノードＦＤ２の電位がＶｃとなる。
【０１５７】
時刻Ｔ４にて、配線６３（Ｗ２）に”Ｌ”レベルの電位を供給することで、トランジスタ４４ｂは非導通となり、ノードＦＤ２にアナログ電位Ｖｃが保持される。その後、配線７３（ＷＤ）には”Ｌ”レベルの電位が供給される。
【０１５８】
時刻Ｔ５にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位（電源電圧ＶＤＤ）、配線６４（ＳＥ１）に”Ｈ”レベルの電位を供給すると、トランジスタ４７およびトランジスタ４６ａは導通し、回路２４は入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１ｃが第１の発振周波数で発振し始める。ただし、初めて動作させる場合においては、回路２４の入力端子ＩＮの電位が定まっていないため、発振初期に動作が安定せず不規則な信号を出力する。このとき、配線６４（ＳＥ１）に”Ｈ”レベルの電位が供給され、配線６５（ＳＥ２）に”Ｌ”レベルの電位が供給されることで、第１のコンテキスト回路が選択された状態となる。
【０１５９】
時刻Ｔ６にて、配線７１（ＶＤＤ）に”Ｌ”レベルの電位が供給されると、インバータ４０が非動作となり、第１の発振周波数で発振している電圧制御発振器２１ｃの発振が停止するとともに、トランジスタ４７は非導通となる。トランジスタ４７が非導通となることで、各回路２４の入力端子ＩＮおよび出力端子ＯＵＴの電位は保持される。
【０１６０】
時刻Ｔ７にて、配線７１（ＶＤＤ）に”Ｈ”レベルの電位が供給されると、トランジスタ４７は導通する。トランジスタ４７が導通することで、各回路２４は保持されている入力信号に対して出力信号を出力する。すなわち、電圧制御発振器２１ｃは、配線７１（ＶＤＤ）に電源電圧ＶＤＤが再度供給されると、第１の発振周波数で速やかに発振することができる。
【０１６１】
時刻Ｔ８にて、配線６４（ＳＥ１）に”Ｌ”レベルの電位を供給し、配線６５（ＳＥ２）に”Ｈ”レベルの電位を供給すると、トランジスタ４６ａは非導通となり、トランジスタ４６ｂは導通状態となる。すなわち、第２のコンテキスト回路が選択された状態となり、電圧制御発振器２１ｃは第２の発振周波数で発振する。
【０１６２】
また、発振器１２７ａ乃至１２７ｃは、図１３に示す電圧制御発振器２１ｃの構成を有していてもよい。電圧制御発振器２１ｃは、マルチコンテキスト機能を備え、電圧制御発振器２１ｂと同様に発振周波数の切り替えを容易に行うことができる。また、所望の周波数のクロック信号を正確に出力する機能も有する。
【０１６３】
図１４（Ａ）、（Ｂ）は、電圧制御発振器２１ｃの信号伝達回路として用いることのできる回路２８である。図１４（Ａ）と図１４（Ｂ）とはトランジスタ４７に位置が異なるほかは同じ構成である。クロック信号を出力するための基本的な構成は、図１２（Ａ）、（Ｂ）に示す回路２４と同じであるが、第１のコンテキスト回路にトランジスタ４８ａおよび容量素子Ｃ３を備える。また、第２のコンテキストと回路には、第２のコンテキスト回路にトランジスタ４８ｂおよび容量素子Ｃ４を備える。
【０１６４】
トランジスタ４８ａのソースまたはドレインの一方は、トランジスタ４４ａのソースまたはドレインの他方および容量素子Ｃ３の一方の電極と電気的に接続される。当該接続部をノードＮＤ１とする。トランジスタ４８ａのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。また、トランジスタ４８ａのゲートは、配線６７（Ｗ３）と電気的に接続される。
【０１６５】
トランジスタ４８ｂのソースまたはドレインの一方は、トランジスタ４４ｂのソースまたはドレインの他方および容量素子Ｃ４の一方の電極と電気的に接続される。当該接続部をノードＮＤ２とする。トランジスタ４８ｂのソースまたはドレインの他方は、配線７３（ＷＤ）と電気的に接続される。また、トランジスタ４８ｂのゲートは、配線６８（Ｗ３）と電気的に接続される。
【０１６６】
図１２（Ａ）、（Ｂ）などの信号伝達回路の構成において、ノードＦＤ１に所望のアナログ電位を保持するためには、配線６２（Ｗ１）の電位を”Ｈ”レベルとしてトランジスタ４４ａを導通させ、配線７３（ＷＤ）の電位をノードＦＤ１に書き込み、配線６２（Ｗ１）の電位を”Ｌ”レベルとしてトランジスタ４４ａを非導通にさせる動作を行う。
【０１６７】
ここで、配線６２（Ｗ１）の電位を”Ｌ”レベルとするとき、トランジスタ４４ａのゲート−ソース間（またはゲート−ドレイン間）の容量結合により、ノードＦＤ１の電位はわずかに低下する。
【０１６８】
そのため、トランジスタ４４ａのオン抵抗はわずかに増加し、電圧制御発振器２１ｂから出力されるクロック信号の周波数は、所望の値よりも小さくなることがある。
【０１６９】
図１４に示す回路２８が有する第１のコンテキスト回路の一例の動作について、図１５（Ａ）に示すタイミングチャートを用いて説明する。なお、以下の動作についての説明では、トランジスタ４３ａ、４４ａ、４８ａがｎチャネル型であり、しきい値電圧が０Ｖであるものと仮定する。なお、第２のコンテキスト回路も同様に動作させることができる。
【０１７０】
時刻Ｔ０にて、配線６７（Ｗ３）の電位が”Ｈ”レベルとなり、トランジスタ４８ａが導通する。また、配線６２（Ｗ１）の電位が”Ｈ”レベルとなり、トランジスタ４４ａが導通する。よって、配線７３（ＷＤ）の電位が、トランジスタ４８ａを介してノードＮＤ１に供給される。また、配線７３（ＷＤ）の電位が、トランジスタ４８ａ、４４ａを介してノードＦＤ１に供給される。
【０１７１】
そして、ノードＦＤ１の電位Ｖａに従い、第１のコンテキスト回路から出力される信号の遅延時間が定まる。
【０１７２】
次に、時刻Ｔ１にて配線６２（Ｗ１）の電位が”Ｈ”レベルから”Ｌ”レベルに変化し、トランジスタ４４ａは非導通になる。このとき、配線６２（Ｗ１）の電位変化に伴い、トランジスタ４４ａのゲートとソース間の容量結合（またはゲートとドレイン間の容量結合）により、ノードＦＤ１の電位はわずかに低下し、電位Ｖａ’となる。当該電位Ｖａ’は、ノードＦＤ１において保持される。
【０１７３】
次に、時刻Ｔ２にて、配線６７（Ｗ３）の電位が”Ｈ”レベルから”Ｌ”レベルに変化し、トランジスタ４８ａは非導通になる。このとき、配線６７（Ｗ３）の電位変化に伴い、トランジスタ４８ａのゲートとソース間の容量結合（またはゲートとドレイン間の容量結合）により、ノードＮＤ１の電位はわずかに低下し、電位Ｖａ’’となる。当該電位Ｖａ’’は、ノードＮＤ１において保持される。
【０１７４】
次いで、時刻Ｔ３にて、配線６２（Ｗ１）の電位が”Ｌ”レベルから”Ｈ”レベルに変化し、トランジスタ４４ａは導通する。このとき、配線６２（Ｗ１）の電位変化に伴い、トランジスタ４４ａのゲートとソース間の容量結合、およびゲートとドレイン間の容量結合により、ノードＦＤ１の電位およびノードＮＤ１の電位は、わずかに上昇する。この時刻Ｔ３におけるノードＦＤ１の電位およびノードＮＤ１の電位の上昇は、時刻Ｔ１および時刻Ｔ２におけるノードＦＤ１の電位およびノードＮＤ１の電位の低下を極めて高い精度で相殺する効果があり、時刻Ｔ３以降のノードＦＤ１の電位は電位Ｖａに非常に近い値となる。
【０１７５】
図１５（Ａ）の時刻Ｔ３において、ノードＦＤ１およびノードＮＤ１における電位の変動が相殺されるメカニズムについで、図１５（Ｂ）を用いて説明する。
【０１７６】
図１５（Ｂ）は、第１のコンテキスト回路から、トランジスタ４４ａ、４８ａと、容量素子Ｃ１、Ｃ２を抽出した図に相当する。図１５（Ｂ）において、トランジスタ４８ａのゲートとソースまたはドレインの一方との間の容量をＣａ、トランジスタ４８ａのゲートとソースまたはドレインの他方との間の容量をＣｂ、トランジスタ４４ａのゲートとソースまたはドレインの一方との間の容量をＣｃ、トランジスタ４４ａのゲートとソースまたはドレインの他方との間の容量をＣｄとする。
【０１７７】
時刻Ｔ１にて、配線６２（Ｗ１）の電位が”Ｈ”レベルから”Ｌ”レベルに変化するとき、ノードＦＤ１（容量素子Ｃ１）の電荷をｑ１とすると、ノードＦＤ１の電位変化は−ｑ１×Ｃｄ／（Ｃｄ＋Ｃ１）で表すことができる。このとき、ノードＮＤ１はトランジスタ４８ａを介して配線７３（ＷＤ）と電気的に接続されているため、電位の変動は起こらない。
【０１７８】
次に、時刻Ｔ２にて、配線６７（Ｗ３）の電位が”Ｈ”レベルから”Ｌ”レベルに変化するとき、ノードＮＤ１（容量素子Ｃ２）の電荷をｑ２とすると、ノードＮＤ１の電位変化は−ｑ２×Ｃｂ／（Ｃｂ＋Ｃｃ＋Ｃ２）で表すことができる。
【０１７９】
次に、時刻Ｔ３にて、配線６２（Ｗ１）の電位が”Ｌ”レベルから”Ｈ”レベルとなるとき、ノードＦＤ１の電位変化は＋ｑ１×Ｃｄ／（Ｃｄ＋Ｃ１）で表すことができる。また、ノードＮＤ１の電位変化は、＋ｑ２×Ｃｃ／（Ｃｂ＋Ｃｃ＋Ｃ２）で表すことができる。ここで、トランジスタ４８ａおよび４４ａのサイズを同じと仮定した場合、理想的にはＣｂ＝Ｃｃとなる。したがって、時刻Ｔ１および時刻Ｔ２において生じたノードＦＤ１およびノードＮＤ１の電位の変動は、時刻Ｔ３におけるノードＦＤ１およびノードＮＤ１の電位の変動により相殺することができる。
【０１８０】
回路２０、回路２４および回路２８に用いるトランジスタは、バックゲートを設けた構成であってもよい。例えば、図１６（Ａ）、（Ｂ）は、図５（Ｂ）に示す回路２０のトランジスタ４３およびトランジスタ４４にバックゲートを設けた構成である。図１６（Ａ）は、当該バックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。図１６（Ａ）では、一例としてバックゲートが低電位を供給する配線７２（ＧＮＤ）と接続する例を示しているが、その他の配線に接続する構成であってもよい。また、図１６（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少させることができる。また、所望のトランジスタが適切な電気特性を有するように、図１６（Ａ）および図１６（Ｂ）の構成などを組み合わせた構成としてもよい。なお、バックゲートが設けられないトランジスタがあってもよい。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８２】
（実施の形態２）
本実施の形態では、本発明の一態様の映像再生装置に用いることのできるディスプレイについて説明する。
【０１８３】
図１７（Ａ）に表示部１２５の構成例を示す。表示部１２５は、表示領域１２５ｂ、駆動回路１２５ａに相当する回路３１３２および回路３１３３を有する。回路３１３２は、例えば、走査線ドライバとして機能する。また、回路３１３３は、例えば信号線ドライバとして機能する。
【０１８４】
表示部１２５は、各々が略平行に配設され、かつ、回路３１３２によって電位が制御されるｍ本の走査線３１３５を有する。また、各々が略平行に配設され、かつ、回路３１３３によって電位が制御されるｎ本の信号線３１３６を有する。さらに、表示領域３１３１はｍ行ｎ列のマトリクス状に配設された複数の画素３１３０を有する。なお、ｍ、ｎは、ともに２以上の整数である。
【０１８５】
表示領域１２５ｂにおいて、各走査線３１３５は、画素３１３０のうち、いずれかの行に配設されたｎ個の画素３１３０と電気的に接続される。また、各信号線３１３６は、画素３１３０のうち、いずれかの列に配設されたｍ個の画素３１３０に電気的に接続される。
【０１８６】
図１７（Ｂ）および図１７（Ｃ）は、画素３１３０の構成例を示す回路図である。図１７（Ｂ）に示す画素３１３０Ｂは、自発光型表示装置の画素であり、図１７（Ｃ）に示す画素３１３０Ｃは、液晶表示装置の画素である。
【０１８７】
画素３１３０Ｂは、トランジスタ３４３１と、容量素子３２３３と、トランジスタ３２３２と、トランジスタ３４３４と、発光素子３１２５を有する。画素３１３０Ｂは、データ信号が与えられるｎ列目の信号線３１３６（以下、信号線ＤＬ＿ｎという）と、ゲート信号が与えられるｍ行目の走査線３１３５（以下、走査線ＧＬ＿ｍという）と、電位供給線ＶＬ＿ａと、電位供給線ＶＬ＿ｂに電気的に接続されている。
【０１８８】
また、複数の画素３１３０Ｂを、それぞれ副画素として用いて、それぞれの副画素から異なる波長域の光を発光させることで、カラー画像を表示することができる。例えば、赤の波長域の光を発する画素３１３０Ｂ、緑の波長域の光を発する画素３１３０Ｂ、および青の波長域の光を発する画素３１３０Ｂを１つの画素として用いることができる。
【０１８９】
なお、組み合わせる光の波長域は、赤、緑、および青に限定されず、シアン、黄およびマゼンタであってもよい。１つの画素に少なくとも３種類の異なる波長域の光を発する副画素を設けることで、カラー画像を表示することができる。
【０１９０】
また、赤、緑、および青に、イエロー、シアン、マゼンタ、白などを一種以上追加してもよい。例えば、赤、緑、および青に加えて、黄の波長域の光を発する副画素を加えてもよい。また、シアン、黄、およびマゼンタに赤、緑、青、白などを一種以上追加してもよい。例えば、シアン、黄、およびマゼンタに加えて、青の波長域の光を発する副画素を加えてもよい。１つの画素に４種類以上の異なる波長域で発光する副画素を設けることで、表示する画像の色の再現性をさらに高めることができる。
【０１９１】
また、１つの画素に用いる、赤、緑、青の画素数比（または発光面積比）は、必ずしも１：１：１である必要は無い。例えば、画素数比（発光面積比）を赤：緑：青＝１：１：２としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：２：３としてもよい。
【０１９２】
また、白色光を発する副画素に、赤、緑、青などのカラーフィルタを組み合わせて、カラー表示を実現することもできる。また、赤、緑、または青の波長域の光を発する副画素それぞれに、赤、緑、または青の波長域の光を透過するカラーフィルタを組み合わせてもよい。
【０１９３】
ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０１９４】
図１７（Ｃ）に示す画素３１３０Ｃは、トランジスタ３４３１と、容量素子３２３３と、液晶素子３４３２と電気的に接続されている。画素３１３０Ｃは、信号線ＤＬ＿ｎと、走査線ＧＬ＿ｍと、容量線ＣＬとに電気的に接続されている。
【０１９５】
液晶素子３４３２の一対の電極の一方の電位は、画素回路３１３７の仕様に応じて適宜設定される。液晶素子３４３２に含まれる液晶は、ノード３４３６に書き込まれるデータにより配向状態が設定される。なお、複数の画素回路３１３７のそれぞれが有する液晶素子３４３２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよい。容量線ＣＬの電位の値は、画素回路３１３７の仕様に応じて適宜設定される。容量素子３２３３は、ノード３４３６に書き込まれたデータを保持する保持容量としての機能を有する。
【０１９６】
液晶素子３４３２のモードとしては、例えば、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
【０１９７】
図１８（Ａ）乃至（Ｃ）を用いて、表示部１２５として機能する表示パネルのデバイス構造を説明する。図１８（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、基板４００６によって封止されている。図１８（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、単結晶半導体または多結晶半導体で形成された信号線ドライバ４００３、および走査線ドライバ４００４が実装されている。また、信号線ドライバ４００３、走査線ドライバ４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
【０１９８】
図１８（Ｂ）および図１８（Ｃ）において、基板４００１上に設けられた画素部４００２と、走査線ドライバ４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線ドライバ４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線ドライバ４００４とは、基板４００１とシール材４００５と基板４００６とによって、表示素子と共に封止されている。図１８（Ｂ）および図１８（Ｃ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、単結晶半導体または多結晶半導体で形成された信号線ドライバ４００３が実装されている。図１８（Ｂ）および図１８（Ｃ）においては、信号線ドライバ４００３、走査線ドライバ４００４、または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
【０１９９】
また図１８（Ｂ）および図１８（Ｃ）においては、信号線ドライバ４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線ドライバを別途形成して実装しても良いし、信号線ドライバの一部または走査線ドライバの一部のみを別途形成して実装しても良い。
【０２００】
なお、別途形成したドライバの接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを用いることができる。図１８（Ａ）は、ＣＯＧにより信号線ドライバ４００３、走査線ドライバ４００４を実装する例であり、図１８（Ｂ）は、ＣＯＧにより信号線ドライバ４００３を実装する例であり、図１８（Ｃ）は、ＴＣＰにより信号線ドライバ４００３を実装する例である。また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。また第１の基板上に設けられた画素部および走査線ドライバは、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
【０２０１】
図１９（Ａ）および図１９（Ｂ）は、図１８（Ｂ）においてＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図１９（Ａ）の表示パネル４０００Ａは液晶表示装置の例であり、図１９（Ｂ）の表示パネル４０００Ｂは自発光型表示装置の例である。
【０２０２】
表示パネル４０００Ａは電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。表示パネル４０００Ａは、ボトムゲート型のトランジスタ４０１０、４０１１および容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。表示パネル４０００Ｂも同様である。
【０２０３】
また、基板４００１上に設けられた画素部４００２と走査線ドライバ４００４は、トランジスタを複数有しており、図１９（Ａ）および図１９（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線ドライバ４００４に含まれるトランジスタ４０１１とを例示している。図１９（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図１９（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
【０２０４】
一般に、画素に設けられる容量素子の容量は、画素に配置されるトランジスタのリーク電流等を考慮して、所定の期間において電荷が保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、もしくは１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
【０２０５】
図１９（Ａ）において、液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【０２０６】
スペーサ４０３５は、絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお、球状のスペーサを用いていても良い。
【０２０７】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２０８】
また、配向膜を用いないブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０２０９】
画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【０２１０】
本実施の形態で用いるＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０２１１】
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上にドライバ部または画素部を作り分けて作製することが可能となるため、表示装置の部品点数を削減することができる。
【０２１２】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などを用いることができる。
【０２１３】
シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
【０２１４】
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物、Ｉｎ−Ｍ系酸化物、Ｍ−Ｚｎ系酸化物、またはＩｎ−Ｚｎ酸化物で表記される膜とすることができる。
【０２１５】
半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０２１６】
また、上記材料等で形成した金属酸化物は、不純物や酸素欠損などを制御することで透光性を有する導電体として作用させることができる。したがって、上述した半導体層に加え、トランジスタの他の構成要素であるソース電極、ドレイン電極およびゲート電極などを透光性を有する導電体で形成することで、透光性を有するトランジスタを構成することができる。当該透光性を有するトランジスタを表示装置の画素に用いることで、表示素子を透過または発するが当該トランジスタを透過することができるため、開口率を向上させることができる。
【０２１７】
表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２１８】
表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう。）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【０２１９】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０２２０】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２２１】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【０２２２】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【０２２３】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【０２２４】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【０２２５】
図１９（Ｂ）において、発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
【０２２６】
隔壁４５１０は、有機絶縁材料または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２２７】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０２２８】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。また、基板４００１、基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２２９】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０２３０】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０２３１】
また、必要であれば、発光素子の射出面に偏光板または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２３２】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０２３３】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
【０２３４】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０２３５】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【０２３６】
第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
【０２３７】
図２０（Ａ）は、図１９（Ａ）に示すトランジスタ４０１１、４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図２０（Ｂ）は、図１９（Ｂ）に示すトランジスタ４０１１、４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。
【０２３８】
トランジスタ４０１０、４０１１において、電極４０１７はゲート電極としての機能を有する。また、配線４０１４は、ソース電極またはドレイン電極としての機能を有する。また、絶縁層４１０３はゲート絶縁膜としての機能を有する。トランジスタ４０１０、４０１１は、半導体層４０１２を有する。半導体層４０１２として、結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体、などを用いればよい。また、必要に応じて、半導体層４０１２の導電率を高めるため、または、トランジスタのしきい値電圧を制御するために、半導体層４０１２に不純物を導入してもよい。
【０２３９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２４０】
（実施の形態３）
本実施の形態では、本発明の一態様の映像再生装置が有する表示部で行うことができる動作モードについて図２１（Ａ）乃至（Ｃ）を用いて説明する。
【０２４１】
なお、以下では、通常のフレーム周波数（代表的には６０Ｈｚ以上２４０Ｈｚ以下）で動作する通常動作モード（Ｎｏｒｍａｌ  ｍｏｄｅ）と、低速のフレーム周波数で動作するアイドリングストップ（ＩＤＳ）駆動モードと、を例示して説明する。アイドリングストップ駆動は、実施の形態１で説明したクロック信号の制御を利用して行うことができる。
【０２４２】
なお、ＩＤＳ駆動モードとは、画像データの書き込み処理を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データの書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その間の画像データの書き込みに要する分の消費電力を削減することができる。ＩＤＳ駆動モードは、例えば、通常動作モードの１／１００乃至１／１０程度のフレーム周波数とすることができる。静止画は、連続するフレーム間でビデオ信号が同じである。よって、ＩＤＳ駆動モードは、静止画を表示する場合に特に有効である。ＩＤＳ駆動を用いて画像を表示させることで、消費電力が低減されるとともに、画面のちらつき（フリッカー）が抑制され、眼精疲労も低減できる。
【０２４３】
図２１（Ａ）乃至（Ｃ）は、画素回路、および通常駆動モードとＩＤＳ駆動モードを説明するタイミングチャートである。なお、図２１（Ａ）では、第１の表示素子５０１（ここでは液晶素子）と、第１の表示素子５０１に電気的に接続される画素回路５０６と、を示している。また、図２１（Ａ）に示す画素回路５０６では、信号線ＳＬと、ゲート線ＧＬと、信号線ＳＬおよびゲート線ＧＬに接続されたトランジスタＭ１と、トランジスタＭ１に接続される容量素子ＣｓＬＣとを示している。
【０２４４】
トランジスタＭ１は、データＤ１のリークパスと成り得る。よって、トランジスタＭ１のオフ電流は小さいほど好ましい。トランジスタＭ１としては、チャネルが形成される半導体層に金属酸化物を有するトランジスタを用いることが好ましい。金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）または酸化物半導体（ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、ＯＳトランジスタを用いた例を説明する。ＯＳトランジスタは、多結晶シリコンなどを用いたトランジスタよりも非導通状態時のリーク電流（オフ電流）が極めて低い特徴を有する。トランジスタＭ１にＯＳトランジスタを用いることで容量素子ＣｓＬＣに供給された電荷を長期間保持することができる。
【０２４５】
なお、図２１（Ａ）に示す回路図において、液晶素子ＬＣはデータＤ１のリークパスとなる。したがって、適切にＩＤＳ駆動を行うには、液晶素子ＬＣの抵抗率を１．０×１０１４Ω・ｃｍ以上とすることが好ましい。
【０２４６】
なお、上記ＯＳトランジスタのチャネル領域には、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物などを好適に用いることができる。また、上記Ｉｎ−Ｇａ−Ｚｎ酸化物としては、代表的には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］近傍の組成を用いることができる。
【０２４７】
図２１（Ｂ）は、通常駆動モードでの信号線ＳＬおよびゲート線ＧＬにそれぞれ与える信号の波形を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数（例えば６０Ｈｚ）で動作する。１フレーム期間を期間Ｔ１からＴ３までで表すと、各フレーム期間でゲート線ＧＬに走査信号を与え、信号線ＳＬからデータＤ１を容量素子ＣｓＬＣに書き込む動作を行う。この動作は、期間Ｔ１からＴ３までで同じデータＤ１を書き込む場合、または異なるデータを書き込む場合でも同じである。
【０２４８】
一方、図２１（Ｃ）は、ＩＤＳ駆動モードでの信号線ＳＬおよびゲート線ＧＬに、それぞれ与える信号の波形を示すタイミングチャートである。ＩＤＳ駆動では低速のフレーム周波数（例えば１Ｈｚ）で動作する。１フレーム期間を期間Ｔ１で表し、その中でデータの書き込み期間を期間ＴＷ、データの保持期間を期間ＴＲＥＴで表す。ＩＤＳ駆動モードは、期間ＴＷでゲート線ＧＬに走査信号を与え、信号線ＳＬのデータＤ１を書き込み、期間ＴＲＥＴでゲート線ＧＬをローレベルの電圧に固定し、トランジスタＭ１を非導通状態として一旦書き込んだデータＤ１を保持させる動作を行う。なお、低速のフレーム周波数としては、例えば、０．１Ｈｚ以上６０Ｈｚ未満とすればよい。
【０２４９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２５０】
（実施の形態４）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２２に示す。
【０２５１】
図２２（Ａ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、低消費電力化することができる。
【０２５２】
図２２（Ｂ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９０３に本発明の一態様の表示装置を用いることで、低消費電力化することができる。
【０２５３】
図２２（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。映像再生機能として本発明の一態様を用いることで、低消費電力化することができる。
【０２５４】
図２２（Ｄ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。映像再生機能として本発明の一態様を用いることで、低消費電力化することができる。
【０２５５】
図２２（Ｅ）携帯電話機の一例であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。映像再生機能として本発明の一態様を用いることで、低消費電力化することができる。
【０２５６】
図２２（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。映像再生機能として本発明の一態様を用いることで、低消費電力化することができる。
【０２５７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２５８】
１０    位相比較器
１５    ループフィルタ
２０    回路
２１    電圧制御発振器
２１ｂ    電圧制御発振器
２１ｃ    電圧制御発振器
２２    リングオシレータ
２３    バッファ回路
２４    回路
２５    分周器
２６    リングオシレータ
２７    バッファ回路
２８    回路
４０    インバータ
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４３ａ    トランジスタ
４３ｂ    トランジスタ
４４    トランジスタ
４４ａ    トランジスタ
４４ｂ    トランジスタ
４５    トランジスタ
４６ａ    トランジスタ
４６ｂ    トランジスタ
４７    トランジスタ
４８ａ    トランジスタ
４８ｂ    トランジスタ
６１    配線
６２    配線
６３    配線
６４    配線
６５    配線
６６    配線
６７    配線
６８    配線
７１    配線
７２    配線
７３    配線
１００    信号送信機
１０１    圧縮装置
１０２    変調装置
１１０    信号受信機
１１１    アンテナ
１１２    復調装置
１２０    映像再生装置
１２１    システムレイヤヘッダ解析回路
１２２    ＮＡＬヘッダ解析回路
１２３    伸長処理回路
１２４    フレームメモリ
１２５    表示部
１２５ａ    駆動回路
１２５ｂ    表示領域
１２６    クロック制御回路
１２７ａ    発振器
１２７ｃ    発振器
５０１    表示素子
５０６    画素回路
９０１    筐体
９０２    表示部
９０３    表示部
９０４    センサ
９１１    筐体
９１２    表示部
９１９    カメラ
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９５１    筐体
９５２    表示部
９５３    操作ボタン
９５４    外部接続ポート
９５５    スピーカ
９５６    マイク
９５７    カメラ
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    表示部
９６６    操作キー
９６７    スピーカ
９６８    ズームレバー
９６９    レンズ
９７１    筐体
９７３    表示部
９７４    操作キー
９７５    スピーカ
９７６    通信用接続端子
９７７    光センサ
３１２５    発光素子
３１３０    画素
３１３０Ｂ    画素
３１３０Ｃ    画素
３１３１    表示領域
３１３２    回路
３１３３    回路
３１３５    走査線
３１３６    信号線
３１３７    画素回路
３２３２    トランジスタ
３２３３    容量素子
３４３１    トランジスタ
３４３２    液晶素子
３４３４    トランジスタ
３４３６    ノード
４０００Ａ    表示パネル
４０００Ｂ    表示パネル
４００１    基板
４００２    画素部
４００３    信号線ドライバ
４００４    走査線ドライバ
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    トランジスタ
４０１１    トランジスタ
４０１２    半導体層
４０１３    液晶素子
４０１４    配線
４０１５    電極
４０１７    電極
４０１８    ＦＰＣ
４０１８ｂ    ＦＰＣ
４０１９    異方性導電層
４０２０    容量素子
４０２１    電極
４０３０    電極層
４０３１    電極層
４０３２    絶縁層
４０３３    絶縁層
４０３５    スペーサ
４１０３    絶縁層
４１１０    絶縁層
４１１１    絶縁層
４１１２    絶縁層
４５１０    隔壁
４５１１    発光層
４５１３    発光素子
４５１４    充填材
【図１】
2018101884.tif 000003
【図２】
2018101884.tif 000004
【図３】
2018101884.tif 000005
【図４】
2018101884.tif 000006
【図５】
2018101884.tif 000007
【図６】
2018101884.tif 000008
【図７】
2018101884.tif 000009
【図８】
2018101884.tif 000010
【図９】
2018101884.tif 000011
【図１０】
2018101884.tif 000012
【図１１】
2018101884.tif 000013
【図１２】
2018101884.tif 000014
【図１３】
2018101884.tif 000015
【図１４】
2018101884.tif 000016
【図１５】
2018101884.tif 000017
【図１６】
2018101884.tif 000018
【図１７】
2018101884.tif 000019
【図１８】
2018101884.tif 000020
【図１９】
2018101884.tif 000021
【図２０】
2018101884.tif 000022
【図２１】
2018101884.tif 000023
【図２２】
2018101884.tif 000024