(57)【要約】【課題】  アライメント精度を担保した接続構造を提供することができる半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、第１金属配線が設けられた第１配線層と、前記第１配線層と離間して前記第１配線層下に積層され、第２金属配線が設けられた第２配線層と、前記第１金属配線よりも上方には延在せず前記第１金属配線と前記第２金属配線とを接続する第１ビアと、前記第１金属配線よりも上方から、前記第１ビアの上面および側面に接しつつ前記第２金属配線まで延びる第２ビアと、を備えることを特徴とする半導体装置。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１金属配線が設けられた第１配線層と、
前記第１配線層と離間して前記第１配線層下に積層され、第２金属配線が設けられた第２配線層と、
前記第１金属配線よりも上方には延在せず前記第１金属配線と前記第２金属配線とを接続する第１ビアと、
前記第１金属配線よりも上方から、前記第１ビアの上面および側面に接しつつ前記第２金属配線まで延びる第２ビアと、を備えることを特徴とする半導体装置。
【請求項２】
前記第２ビアは、前記第２金属配線よりも下方には貫通せずに前記第２金属配線に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２配線層と離間して前記第２配線層下に積層され、第３金属配線が設けられた第３配線層を備え、
前記第２ビアは、前記第２金属配線を貫通して前記第３金属配線まで延びていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２ビアの径は、前記第１金属配線と前記第２金属配線との間よりも、前記第２金属配線と前記第３金属配線との間において、小さくなっていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２ビアは、前記半導体装置の表面に露出する電極まで延びていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１ビアは、前記第２ビアを挟むように複数設けられ、
前記第１金属配線よりも上方における前記第２ビアの径は、前記複数の前記第１ビアの間隔よりも大きいことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
第１金属配線が設けられた第１配線層と、前記第１配線層と離間して前記第１配線層下に積層され第２金属配線が設けられた第２配線層と、前記第１金属配線よりも上方には延在せず前記第１金属配線と前記第２金属配線とを接続する第１ビアと、を備える接続構造において、
前記第１金属配線よりも上方から、前記第１ビアの上面および側面に接しつつ前記第２金属配線まで延びる第２ビアを形成する、ことを特徴とする半導体装置の製造方法。
【請求項８】
前記接続構造は、前記第２ビアが形成される箇所の少なくとも一部に、金属の犠牲ビアを備え、
前記第２ビアを形成する工程において、研摩により前記犠牲ビアを露出させ、露出した前記犠牲ビアに対してエッチングした後に金属を充填することで、前記第２ビアを形成することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
チップが形成されたウェハを積層して得られる３次元デバイスは、上下チップ間の信号伝達や電力供給が要求されるため、上下チップを相互に接続する配線が要求されている。当該配線として、配線層と配線層とを貫通する貫通ビアが用いられている。貫通ビアを用いて配線層を接続する方法として、１層目配線および２層目配線に貫通ビアを形成してコンタクトをとる構造が開示されている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−９１４２３号公報
【特許文献２】特開２００２−２６５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェハを積層する場合のウェハボンディングアライメント精度には限界がある。また、フォトリソグラフィの合わせ精度にも限界がある。複数の配線層を貫通ビアで接続するためには、これらのアライメント精度を担保した接続構造が要求される。
【０００５】
本発明は、アライメント精度を担保した接続構造を提供することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、半導体装置は、第１金属配線が設けられた第１配線層と、前記第１配線層と離間して前記第１配線層下に積層され、第２金属配線が設けられた第２配線層と、前記第１金属配線よりも上方には延在せず前記第１金属配線と前記第２金属配線とを接続する第１ビアと、前記第１金属配線よりも上方から、前記第１ビアの上面および側面に接しつつ前記第２金属配線まで延びる第２ビアと、を備える。
【発明の効果】
【０００７】
アライメント精度を担保した接続構造を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）および（ｂ）は３次元積層の接続方法を例示する図である。
【図２】半導体装置の断面を例示する図である。
【図３】（ａ）は図２の接続構造の拡大断面図であり、（ｂ）は（ａ）の第２ビア周辺の上面図である。
【図４】（ａ）は図３（ａ）に対応する図であり、（ｂ）は（ａ）のＡ線断面図であり、（ｃ）は（ａ）のＢ線断面図であり、（ｄ）は（ａ）のＣ線断面図であり、（ｅ）は（ａ）のＤ線断面図である。
【図５】（ａ）〜（ｄ）はミスアライメントを説明するための図である。
【図６】（ａ）〜（ｄ）はミスアライメントを説明するための図である。
【図７】接触面積を例示する図である。
【図８】（ａ）〜（ｄ）は変形例を例示する図である。
【図９】（ａ）〜（ｆ）は半導体装置の製造方法を例示する図である。
【図１０】（ａ）〜（ｃ）は半導体装置の製造方法の他の例である。
【発明を実施するための形態】
【０００９】
実施例の説明に先立って、チップが形成されたウェハを積層して得られる３次元デバイス（半導体装置）の接続構造について説明する。
【００１０】
近年、半導体装置は、製造限界や物理限界の理由からムーアの法則の限界に達しつつあり、微細化が鈍化してきている。プロセッサ性能は微細化と共に向上してきているが、更なるシステムの性能向上を達成するために、これまでの単層デバイスのアセンブリからデバイスチップを積層する３次元デバイスが盛んに開発されている。
【００１１】
３次元デバイスは、メモリバンド幅の向上や消費電力の削減に一役を担ってきており、これからのデバイス技術として主力となりつつある。しかしながら、ハイエンドサーバやスーパーコンピューティングシステムといった高性能データ処理システムは、情報爆発時代を迎え更にデータ処理能力を向上させる必要性に迫られている。
【００１２】
３次元デバイスは、上下チップ間の信号伝達や電力供給が必要なため、上下チップを相互に接続する配線を必要としている。当該配線としてデバイス間を貫通する貫通ビアが用いられる。上下間のバンド幅を飛躍的に向上したデバイスではミクロンレベルの貫通ビアからサブミクロンの貫通ビアを形成し、数百万本ものビア接続が要求される場合がある。
【００１３】
現在の貫通ビアは、例えば、５μｍ〜１０μｍレベルであるが、０．２μｍレベルのビア接続が要求される場合がある。このような微細なビア接続は、これまでのパッケージレベルではなく、トランジスタ、マクロレベルの接続となる。マクロレベルのデバイス接続には、サブミクロンのビア形成が要求される。３次元実装における貫通ビアの形成においては、ビアラスト法によりデバイスに貫通ビアを形成し、マイクロバンプを用いた端子接続方法により上下間を接続する。
【００１４】
マイクロバンプは、はんだ材料を用いて接続する方法が一般的である。しかしながら、端子形成の微細化は、例えば２０μｍピッチが限界である。更に微細化を目指すためには金属ピラー構造をダイレクトに接続する方法があげられるが、ピラー形成においても例えば５μｍピッチ程度が製造限界である。また、上下間のピラー接続のアライメント性能も限界があるために、これ以上の微細端子形成は技術的な課題が大きい。一方、３次元実装に必要な貫通ビアのピッチも製造限界があり、通常の貫通ビアでも、例えば１０μｍピッチが製造の限界である。
【００１５】
図１（ａ）および図１（ｂ）は、３次元積層の接続方法を例示する図である。図１（ａ）は、チップレベルの接続について例示する図である。図１（ａ）で例示するように、チップレベルの接続では、上部チップ２０１と下部チップ２０２とを接続する場合に、上部チップ２０１の接続端子２０３と下部チップ２０２の接続端子２０４とを接続する。しかしながら、接続端子ピッチの形成限界と、チップ同士を接続するチップボンディング精度の限界がある。
【００１６】
図１（ｂ）は、ウェハレベルの接続方法について例示する図である。図１（ｂ）で例示するように、ウェハ３０１に形成された上部デバイスと、ウェハ３０２に形成された下部デバイスとを接続する場合に、ウェハレベルでの積層を行って貫通ビア３０３を形成することで、微細な貫通ビアの形成が可能となる。ウェハレベルでデバイスウェハを１０μｍ以下まで極端に薄くし、デバイスに貼り合わせる技術によるウェハレベル積層技術を用いることで、積層されたデバイスウェハを前工程のフォトリソグラフィの精度で加工することが可能となる。その結果、サブミクロンの上下端子の形成が可能となる。
【００１７】
したがって、これまでのパッケージレベルの上下積層方法と異なる、高精度で微細な接続方法が可能となる。しかしながら、アライメント精度は、ウェハボンディングの位置合わせ精度、その後のフォトリソグラフィの合わせ精度が課題となる。また、貫通ビアのピッチをサブミクロンで形成するためには、前工程のフォトリソグラフィ精度でビアを形成する必要がある。
【００１８】
微細接続ピッチを達成するためには、１）貫通ビアのアスペクト比を保ちながら深さ方向のレベルをより浅くする、２）チップ接合のアライメント性能の限界を超える積層方法を採用することで解決することが有効である。例えば、接続貫通ビアを用いて配線を接続する方法として、１層目配線と２層目配線とを接続する貫通ビアを形成し、コンタクトをとる構造が考えられる。
【００１９】
しかしながら、ウェハレベルの積層方法を用いたとしても上下デバイスのウェハボンディングアライメント精度は機械精度により０．５μｍ程度が限界である。また、フォトリソグラフィの合わせ精度にも限界がある。上下間の貫通ビアを用いてデバイスの配線同士を接続するためには、これらのアライメント精度を担保した接続構造が必要となる。アライメントの位置ずれがあると貫通ビアとデバイス配線のコンタクト性が保てず、場合によっては接続不良を引き起こす。
【００２０】
そこで、以下の実施例では、アライメント精度を担保した接続構造を提供することができる半導体装置およびその製造方法について説明する。
【実施例１】
【００２１】
図２は、デバイス１０１とデバイス１０２とが積層されることで得られる半導体装置（３次元デバイス）１００の断面を例示する図である。デバイス１０１は、ウェハの一部に形成されている。デバイス１０２は、他のウェハの一部に形成されている。半導体装置１００では、デバイス１０１の裏面に露出するように形成された電極１０３から延び、デバイス１０１の配線層の金属配線とデバイス１０２の配線層の金属配線とを接続する第２ビア４０が形成されている。図２では、第２ビア４０にのみハッチを付してある。以下、第２ビア４０の周辺の接続構造αについて説明する。
【００２２】
図３（ａ）は、図２の接続構造αの拡大断面図である。図３（ａ）で例示するように、接続構造αは、第１配線層Ｍ１の下に、第２配線層Ｍ２および第３配線層Ｍ３がこの順に積層された構造を有している。配線層と配線層との間にはＳｉ層等の半導体層が設けられている。それにより、配線層と配線層とが離間している。半導体層のハッチは省略してある。一例として、第１配線層Ｍ１および第２配線層Ｍ２は図２のデバイス１０１に備わる配線層であり、第３配線層Ｍ３は図３のデバイス１０２に備わる配線層である。
【００２３】
第１配線層Ｍ１には、第１金属配線１０が形成されている。第１金属配線１０の下方において、第２配線層Ｍ２に第２金属配線２０が形成されている。第２金属配線２０の下方において、第３配線層Ｍ３に第３金属配線３０が形成されている。第１金属配線１０、第２金属配線２０および第３金属配線３０は、Ｃｕ等の金属からなる。第１配線層Ｍ１よりも上方から第１金属配線１０および第２金属配線２０と接触しつつ、第３金属配線３０まで第２ビア４０が形成されている。また、第１金属配線１０と第２金属配線２０とを接続する複数の第１ビア５０ａ，５０ｂが形成されている。第１ビア５０ａ，５０ｂは、第１金属配線１０よりも上方には延在しておらず、第２金属配線２０よりも下方にも延在していない。また、第１ビア５０ａ，５０ｂは、第１金属配線１０の開口の内面の一部を成すように第２金属配線２０まで延びている。第２ビア４０および第１ビア５０ａ，５０ｂは、Ｃｕ等の金属からなる。
【００２４】
図３（ｂ）は、図３（ａ）の第２ビア４０周辺の上面図である。図３（ｂ）で例示するように、第１金属配線１０よりも上方において、第２ビア４０の径は、第１ビア５０ａと第１ビア５０ｂとの間隔よりも大きい径を有している。それにより、第２ビア４０は、第１ビア５０ａ，５０ｂの上面および側面に接しつつ、前記第１金属配線１０よりも上方から第３金属配線３０まで延びている。
【００２５】
図４（ａ）は、図３（ａ）に対応する図であり、図３（ａ）で描かれた範囲以外の領域を含んでいる。図４（ｂ）は、図４（ａ）のＡ線断面図であり、第２ビア４０の周辺の断面図である。図４（ｂ）は、第１金属配線１０よりも上方の断面に相当する。図４（ｂ）で例示するように、第１金属配線１０よりも上方の第２ビア４０は、例えば略円形を有しており、他の配線層の金属配線とは接続されていない。
【００２６】
図４（ｃ）は、図４（ａ）のＢ線断面図であり、第２ビア４０の周辺の断面図である。図４（ｃ）は、第１配線層Ｍ１と第２配線層Ｍ２との間の断面に相当する。図４（ａ）および図４（ｃ）で例示するように、第１金属配線１０と第２金属配線２０とは、複数の第１ビア５０ａ，５０ｂによって接続されている。第１ビア５０ａと第１ビア５０ｂとは、第２ビア４０を介して互いに対向するように位置している。また、第２ビア４０は、第１ビア５０ａ，５０ｂに接触しつつ、配線層の積層方向に延びている。第１ビア５０ａ，５０ｂは、図４（ｂ）で例示した第２ビア４０の外縁よりも内側に位置している。また、第１ビア５０ａ，５０ｂの径は、第２ビア４０の径よりも小さくなっている。
【００２７】
図４（ｄ）は、図４（ａ）のＣ線断面図であり、第２ビア４０の周辺の断面図である。図４（ｄ）は、第２配線層Ｍ２における断面に相当する。図４（ｄ）で例示するように、第２金属配線２０に開口が形成され、当該開口を第２ビア４０が貫通している。なお、第２金属配線２０の開口の径は、第２配線層Ｍ２よりも上方の第２ビア４０の径よりも小さくなっている。
【００２８】
図４（ｅ）は、図４（ａ）のＤ線断面図であり、第２ビア４０の周辺の断面図である。図４（ｅ）は、第２配線層Ｍ２と第３配線層Ｍ３との間の断面に相当する。図４（ｅ）で例示するように、第２ビア４０は、配線層の積層方向において、第２配線層Ｍ２よりも上方では大きい径を有し、第２配線層Ｍ２以下では小さい径を有している。
【００２９】
本実施例によれば、第２ビア４０は、第１金属配線１０よりも上方から、第１ビア５０ａ，５０ｂの上面および側面に接しつつ第２金属配線２０および第３金属配線３０まで延びている。それにより、第２ビア４０と第１金属配線１０との接触面積を大きくすることができる。例えば、デバイス１０１とデバイス１０２とをボンディングする際にミスアライメントが生じ、デバイス１０１の位置が所望の位置からズレたとする。またはフォトリソグラフィの合わせ精度が低下したとする。この場合、第２ビア４０を形成する箇所が所望の位置からズレることになる。しかしながら、第１金属配線１０よりも上方で第２ビア４０が第１ビア５０ａ，５０ｂの上面と接するような径を有しているため、第２ビア４０の位置が所望の位置からズレても第１ビア５０ａ，５０ｂと第２ビア４０との接触が維持される。それにより、アライメント精度を担保した接続構造を提供することができる。また、第１金属配線１０にランドを設けなくても第２ビア４０と第１金属配線１０および第２金属配線２０との接触面積が確保されることから、第１金属配線１０にランドを設けなくてもよい。したがって、配線資源の無駄を省くことができる。
【００３０】
また、第２ビア４０は、第１配線層Ｍ１と第２配線層Ｍ２との間よりも、第２配線層Ｍ２と第３配線層Ｍ３との間の方において、小さい径を有している。この場合、第２ビア４０と第２金属配線２０との接触面積が大きくなる。
【００３１】
ここで、ミスアライメントについて説明する。図５（ａ）で例示するように、通常、第２ビア４０を配線層の金属配線に接続する場合、アライメント精度を担保するために、第１金属配線１０のビア接続部分の面積を大きくしたランドＬが設けられる。この場合、図５（ｂ）で例示するように０．２μｍ程度のミスアライメントが生じても、第２ビア４０と第１金属配線１０との接触面積を維持することができる。したがって、図７で例示するように、ミスアライメントが生じても生じなくても、接触面積が同様となる。しかしながら、ランドＬの径は配線幅よりも広くなるため、隣接した配線とのショートマージンを保証するために配線間隔が広くなる。その結果、デバイスの配線資源に無駄が生じる。
【００３２】
次に、図５（ｃ）で例示するように、ランド形状を設けない場合においては、図７で例示するように、ミスアライメントが生じていなくても大きい接触面積が得られない。図５（ｄ）で例示するように０．２μｍ程度のミスアライメントが生じると、図７で例示するように、接触面積がさらに小さくなる。それにより、断線が生じるか、コンタクト抵抗が高くなる。
【００３３】
次に、図６（ａ）で例示するように、第１金属配線１０と第２金属配線２０との間に、第２ビア４０と接触するビア６０ａ，６０ｂを部分的に設けることが考えられる。この場合、図６（ｂ）で例示するように０．２μｍ程度のミスアライメントが生じても、接触面積の低下を抑制することができる。しかしながら、図７で例示するように、十分な接触面積が得られるわけではない。
【００３４】
これらに対して、本実施例においては、図６（ｃ）で例示するように、第１金属配線１０と第２金属配線２０とを接続する第１ビア５０ａ，５０ｂの上面及び側面と、第２ビア４０とが接触している。それにより、ミスアライメントが生じていない場合において、図７で例示するように、２倍以上の低コンタクト抵抗が得られる。また、図６（ｄ）のように０．２μｍ程度のミスアライメントが生じた場合でも、本実施例を使用しない場合でミスアライメントが無い場合と同等のコンタクト抵抗が得られる。
【００３５】
図８（ａ）〜図８（ｄ）は、変形例を例示する図である。図８（ａ）は、図３（ａ）で例示した例である。図８（ｂ）では、第２ビア４０が第３金属配線３０まで延びておらず、第１金属配線１０から第２金属配線２０まで延びて第２金属配線２０に接続されている。この例においても、第１金属配線１０と第２金属配線２０とが第１ビア５０ａ，５０ｂを介して接続され、第２ビア４０が第１ビア５０ａ，５０ｂの上面および側面と接している。それにより、十分な接触面積が得られる。ミスアライメントが生じたとしても、第２ビア４０と第１ビア５０ａ，５０ｂとの接触が得られる。以上のことから、アライメント精度を担保した接続構造を提供することができる。
【００３６】
図８（ｃ）では、第１ビア５０ａ，５０ｂのいずれか（例えば第１ビア５０ａ）が設けられていない。この例においても、第２ビア４０が第１ビア５０ｂの上面および側面と接している。この場合、ミスアライメントが生じたとしても、第２ビア４０と第１ビア５０ｂとの接触が得られる、それにより、アライメント精度を担保した接続構造を提供することができる。図８（ｄ）では、第１ビア５０ａ，５０ｂが第２金属配線２０から第３金属配線３０にまでさらに延びている。この構成では、第１金属配線１０、第２金属配線２０および第３金属配線３０の十分な大きさの接触面積が得られる。
【００３７】
図９（ａ）〜図９（ｆ）は、半導体装置１００の製造方法を例示する図である。図９（ａ）で例示するように、上下に積層する２つのデバイスウェハを用いる。上側ウェハ８１および下側ウェハ８２にはあらかじめ第２ビアのコンタクト部分の配線構造（第１金属配線１０、第２金属配線２０、第３金属配線３０等）、ランド構造、ビア構造（第１ビア５０ａ，５０ｂ等）等を形成しておく。まず、上側ウェハ８１と下側ウェハ８２とを、陽極酸化法等を用いてウェハボンディングによりボンディングする。
【００３８】
次に、図９（ｂ）で例示するように、第２ビア４０が形成される箇所に対して、ウェットエッチングにより選択エッチングする。例えば、０．２μｍ径のビアホール８３を開口し、第１ビア５０ａ，５０ｂの上面の少なくとも一部と、第１ビア５０ａ，５０ｂの側面とを露出させる。
【００３９】
次に、図９（ｃ）で例示するように、ビアホール８３にシードメタル８４をＣＶＤ法等により形成する。次に、図９（ｄ）で例示するように、ビアホール８３を埋め込み金属８５によって埋め込む。ビアホール８３への埋め込みは電解メッキ法を用いてもよいが、アスペクト比が高く埋め込み困難な場合は無電解めっき法を用いビア底より優先成長させてもよい。埋め込み金属８５は、Ｃｕが低抵抗であることから理想であるが、はんだ系材料でもよい。
【００４０】
次に、図９（ｅ）で例示するように、バックグラインディング法により、上側ウェハ８１の裏面を研削する。それにより、埋め込み金属８５を第２ビア４０とする。次に、上側ウェハ８１に対して裏面配線のパターニングを行うことで、第２ビア４０に接続される電極１０３を形成する。次に、上側ウェハ８１の裏面に対して、パッシベーション樹脂を塗布し、はんだバンプを搭載する。ボンディングと第２ビア、裏面電極を形成した積層デバイスウェハはダイシング工程により個片化しパッケージに搭載する。以上の工程により、図９（ｆ）で例示するように、半導体装置１００が完成する。
【００４１】
図１０（ａ）〜図１０（ｃ）は、半導体装置１００の製造方法の他の例である。なお、図１０（ａ）〜図１０（ｃ）では、説明の簡略化のため、第１金属配線１０、第２金属配線２０、第３金属配線３０、第１ビア５０ａ，５０ｂなどを省略し、第２ビア４０の形成手法の詳細だけを表す図である。図１０（ａ）で例示するように、上下に積層する２つのデバイスウェハを用いる。上側ウェハ９１および下側ウェハ９２にはあらかじめ第２ビアのコンタクト部分の配線構造（第１金属配線１０、第２金属配線２０、第３金属配線３０等）、ランド構造、ビア構造（第１ビア５０ａ，５０ｂ）等を形成しておく。上側ウェハ９１には配線工程前のバルク工程で犠牲用のＳｉ第２ビアを形成する。例えば、Ｓｉバルクのビアを０．２μｍ径とし、深さを２μｍとすることができる。ドライエッチングによる開口後にタングステンビア９３をＣＶＤ法等で充填する。上側ウェハ９１と下側ウェハ９２とを、陽極酸化法を用いてウェハボンディングによりボンディングする。ウェハボンディングのアライメント精度は、例えば０．２μｍである。
【００４２】
次に、図１０（ｂ）で例示するように、ボンディング後の上側ウェハ９１の裏面に対してバックグラインディング法で研削する。例えば、Ｓｉの残し厚さを１．５μｍとし、タングステンビア９３が十分露出する厚さとする。タングステンビア９３に対して、ウェットエッチングにより選択エッチングする。それにより、例えば、０．２μｍ径のビアホール９４が開口される。開口部の底は絶縁膜が露出しているためにウェットエッチングは選択比によりエッチンストップする。配線の第２ビア４０が貫通する部分を開口しておくことで、異方性絶縁膜エッチングにより下側ウェハ９２の配線までエッチングすることができる。Ｓｉと絶縁膜のエッチング選択比によりマスクレスとすることができる。エッチングストップは接続端部のメタルランドでなされるため、深度が異なったビアでも第２ビアの形成が可能である。
【００４３】
次に、開口された第２ビアにＣＶＤ法等によりＳｉＯ２を側壁に成膜する。ＳｉＯ２膜はビア深さ方向でデポ膜厚が薄くなるため、この性質を利用してＳｉ基板のみに成長させる。
【００４４】
次に、図１０（ｃ）で例示するように、ビアホール９４に、バリアメタルをＣＶＤ法により形成する。バリアメタルは、例えば、タングステンナイトライド等である。次に、ビアホール９４を埋め込み金属９５によって埋め込む。ビアホール９４への埋め込みは電解メッキ法を用いてもよいが、アスペクト比が高く埋め込み困難な場合は無電解めっき法を用いビア底より優先成長させてもよい。埋め込み金属９５は、Ｃｕが低抵抗であることから理想であるが、はんだ系材料でもよい。この埋め込み金属９５が第２ビア４０として機能する。
【００４５】
次に、上側ウェハ９１に対して裏面配線のパターニングを行うことで、第２ビア４０に接続される電極を形成する。次に、上側ウェハ９１の裏面に対して、パッシベーション樹脂を塗布し、はんだバンプを搭載する。ボンディングと第２ビア、裏面電極を形成した積層デバイスウェハはダイシング工程により個片化しパッケージに搭載する。第２ビアのアライメント精度はウェハボンディングのアライメント精度が律速するため０．２μｍの位置ずれ量で上下間配線に接続されていたが、第１金属配線１０、第２金属配線２０、第３金属配線３０へのコンタクト性は良く、オープン不良も抑制されている。以上のような工程を利用することにより、半導体装置１００を完成させることができる。
【００４６】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４７】
１０  第１金属配線
２０  第２金属配線
３０  第３金属配線
４０  第２ビア
５０ａ，５０ｂ  第１ビア
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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