(57)【要約】【課題】  接続端子に保護回路の電源電位を超えるが入力されても、他の素子への影響が低減されている半導体装置を提供する。【解決手段】  一様態は、半導体素子と、前記半導体素子の出力に基づいた信号を出力する接続端子と、前記接続端子に接続された保護回路と、前記接続端子に接続された電圧制限素子と、を有し、  前記保護回路は、第１電位である第１電源線と、前記第１電位より低い第２電位である第２電源線に接続され、前記電圧制限素子に供給される電位は、前記第２電位より高く、前記第１電位より低い半導体装置に関する。【選択図】  図１
2018092992.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子の出力に基づいた信号を出力する接続端子と、
前記接続端子に接続された保護回路と、
前記接続端子に接続された電圧制限素子と、
を有し、
前記保護回路は、第１電位である第１電源線と、前記第１電位より低い第２電位である第２電源線に接続され、
前記電圧制限素子に供給される電位は、前記第２電位より高く、前記第１電位より低い
ことを特徴とする半導体装置。
【請求項２】
前記半導体素子は、半導体基板に形成された第１不純物領域を有し、
前記電圧制限素子は、前記半導体基板に形成された第２不純物領域を有し、
前記保護回路は、前記基板に配され、
前記第１不純物領域と前記第２不純物領域の間にはＰＮ接合がある請求項１に記載の半導体装置。
【請求項３】
前記半導体素子の前記第１不純物領域は信号保持部を有する請求項２に記載の半導体装置。
【請求項４】
前記電圧制限素子は、前記接続端子と前記第２半導体領域との間で電荷の流れを生じさせることにより接続端子の電位を制限するように構成されている請求項２または３に記載の半導体装置。
【請求項５】
前記電圧制限素子はＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）トランジスタであり、
前記電圧制限素子に供給される電位は、前記ＭＯＳトランジスタのゲートに供給され、
前記第２不純物領域が前記ＭＯＳトランジスタのドレインであり、前記トランジスタのソースが前記接続端子に接続される請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記電圧制限素子は、ダイオードであり、
前記ダイオードのアノードまたはカソードは、前記接続端子に接続され、
前記ダイオードのアノードまたはカソードのもう一方は、前記第２不純物領域であり、
電圧制限素子に供給される電位は、前記第２不純物領域に供給される請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体素子は、光電変換素子を有する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体素子は、前記光電変換素子及び前記光電変換素子から信号を読み出す読み出し回路を有する請求項７に記載の半導体装置。
【請求項９】
前記半導体素子は、第１方向に並んで配された複数の光電変換素子を有する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体素子は、メモリ素子である請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体素子と前記電圧制限素子との間にスイッチを有する請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１１に記載の前記半導体装置を複数有し、
前記複数の半導体装置の接続端子からの出力が入力されるパッドを有する半導体システム。
【請求項１３】
前記複数の半導体装置において、スイッチは異なるタイミングでオンとなる請求項１２に記載の半導体システム。
【請求項１４】
請求項１２または１３に記載の半導体システムを有し、原稿を読み取って画像データを生成する読み取り部と、
前記画像データに基づくデータを処理する処理部と、を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体システム、及び電子機器に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサの半導体装置は、光電変換素子を含む単位画素及び前記単位画素で光電変換された電気信号を読み出すための読み出し回路を含む半導体素子を有する。また、前記半導体素子からの出力に基づいた信号を半導体装置の外部に出力するための接続端子、半導体素子と接続端子の間に配される保護回路などを有する。
【０００３】
特許文献１の半導体装置は、保護ダイオードの他にクランプ手段を有する。接続端子に外部から電源電位を超える信号が入力されると、保護回路を構成する不純物領域に形成される寄生バイポーラトランジスタがオンする。これにより、半導体基板に電流が流れることがある。この電流を抑制するため、特許文献１では、半導体装置にクランプ手段を設けている。
【０００４】
保護ダイオードが動作する前にクランプ手段が動作することで、接続端子の電圧をほぼ電源電位にクランプすることができる。これにより、寄生バイポーラトランジスタがオンすることにより半導体基板に流れる電流を低減し、同一半導体基板の他の回路に生じる不具合を低減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−８６６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１においては、クランプ回路に入力される電圧が電源電圧と同じである。そのため、保護回路の寄生バイポーラトランジスタがオンにならない状態であっても、保護回路の寄生バイポーラトランジスタのＰＮ接合に順バイアスが印加されることで、保護回路に微小電流が生れる可能性がある。この微小電流が、保護回路を有する装置における、他の素子に影響を及ぼすことがある。引用文献１には、この微小電流による課題については詳細には述べられていない。
【課題を解決するための手段】
【０００７】
本発明の一様態は、半導体素子と、前記半導体素子の出力に基づいた信号を出力する接続端子と、前記接続端子に接続された保護回路と、前記接続端子に接続された電圧制限素子と、を有し、
前記保護回路は、第１電位である第１電源線と、前記第１電位より低い第２電位である第２電源線に接続され、前記電圧制限素子に供給される電位は、前記第２電位より高く、前記第１電位より低いことを特徴とする半導体装置に関する。
【発明の効果】
【０００８】
半導体装置において、接続端子に保護回路の高電位側の電源電位を上回る電圧、または、低電位側の電源電位を下回る電圧が入力されたときにおいても、半導体装置内の他の素子への影響を低減できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の構成を示す等価回路図である。
【図２】（ａ）第１の実施形態の半導体装置の構成を示す等価回路図、及び（ｂ）半導体装置の一部の断面図である。
【図３】従来の課題を説明する図である。
【図４】（ａ）第１の実施形態の半導体装置の構成を示す等価回路図、及び（ｂ）半導体装置の一部の断面図である。
【図５】（ａ）第２の実施形態の半導体装置の構成を示す等価回路図、及び（ｂ）半導体装置の一部の断面図である。
【図６】（ａ）第２の実施形態の半導体装置の構成を示す等価回路図、及び（ｂ）半導体装置の一部の断面図である。
【図７】第３の実施形態の半導体装置の構成を示す等価回路図である。
【図８】第３の実施形態の半導体装置の構成を示す等価回路図である。
【図９】第４の実施形態の半導体装置の構成を示す等価回路図である。
【図１０】第４の実施形態の電子機器の構成を示す等価回路図である。
【図１１】第４の実施形態の半導体装置の構成を示す回路図である。
【図１２】第５の実施形態の電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜第１の実施形態＞
本実施の形態の半導体装置の概念図を図１に示す。本実施の形態の半導体装置は、半導体基板に配された半導体素子１０５と、半導体基板に配され、半導体素子１０５の出力に基づいた信号を出力する接続端子１０１と、接続端子１０１に接続された保護回路１０２を有する。また、本実施の形態の半導体装置は、接続端子１０１に接続された電圧制限素子１０３を有する。本明細書において接続端子とは、半導体装置において、外部素子と接続される端子であり、例えば、入力端子や接続端子である。
【００１１】
保護回路１０２は、第１電位Ｖ１である第１電源線２０１と、第１電位Ｖ１より低い第２電位Ｖ２である第２電源線２０２に接続されている。たとえば、第１電位Ｖ１は電源電位であり、第２電位Ｖ２は接地電位である。
【００１２】
半導体素子１０５は、半導体基板に形成された第１不純物領域を有し、電圧制限素子１０３は、半導体基板に形成された第２不純物領域を有し、第１不純物領域と第２不純物領域の間にはＰＮ接合がある。
【００１３】
電圧制限素子１０３には、保護回路１０２に入力される最も低い電位である第２電位Ｖ２より高く、保護回路１０２に入力される最も高い電位である第１電位Ｖ１より低い中間電位Ｖｍが中間電源１０４より供給される。
【００１４】
図２（ａ）および（ｂ）を参照しながら、実施形態１の半導体装置の具体例として、半導体素子１０５がフォトダイオードであり、電圧制限素子１０３がクリップ回路１０８である半導体装置について説明する。図２は半導体装置の構成を示す等価回路である。図２（ｂ）は図２（ａ）の半導体装置の一部の断面図である。
【００１５】
保護回路１０２は、例えばＰＭＯＳトランジスタ１０２Ｐ（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）とＮＭＯＳトランジスタ１０２ＮからなるＧＧＭＯＳ（ｇｒｏｕｎｄｅｄ  ｇａｔｅ  ＭＯＳ）である。具体的には、保護回路１０２は、接続端子と第１電源線２０１との間に接続されたＰＭＯＳトランジスタ１０２Ｐ、および、接続端子と第２電源２０２との間に接続されたＮＭＯＳトランジスタ１０２Ｎを含む。保護回路１０２の各ＭＯＳトランジスタにおいて、ゲートとソースとがショートされている。
【００１６】
また、保護回路１０２が接続される第１電源線２０１の第１電位は電源電位ＶＤＤであり、第２電源線２０２の第２電位は接地電位ＧＮＤである。保護回路１０２に中間電源１０４から供給される電位Ｖｍは、接地電位ＧＮＤより高く電源電位ＶＤＤより低い電位である。
【００１７】
電圧制限素子１０３であるクリップ回路１０８では、ＰＭＯＳトランジスタのゲートに中間電源１０４が接続され、中間電源１０４から電圧が印加されている。
【００１８】
図２（ｂ）において、半導体素子１０５として、フォトダイオードを示す。フォトダイオードのカソードとして機能するＮ型不純物領域ＮＷＬは、半導体基板１００のＰ型領域ＮＳＵＢに配されている。Ｎ型不純物領域ＮＷＬは、Ｎ型領域ＰＳＵＢに電気的に接続されており、電源電位ＶＤＤである。フォトダイオードのアノードのとして機能するＰ型不純物領域３０５は、Ｎ型領域ＮＳＵＢとの間にＰＮ接合があり、電気的にフローティングな状態であり、発生した電荷（ホール）を蓄積するための信号保持部として機能する。
【００１９】
保護回路１０２のＰＭＯＳトランジスタ１０２Ｐにおいてソース及びドレインとなるＰ型不純物領域３０２ｐ１及び３０２ｐ２は、Ｎ型不純物領域ＮＷＬ１０２に形成されている。また、保護回路１０２のＮＭＯＳトランジスタ１０２Ｎにおいてソース及びドレインとなるＮ型不純物領域３０２ｎ１及び３０２ｎ２は、Ｐ型不純物領域ＰＷＬ１０２に形成されている。
【００２０】
Ｎ型不純物領域ＮＷＬ１０２には、Ｎ型不純物領域３０２ｎ３を介して第１電源線２０１より電源電位ＶＤＤが供給されている。また、Ｐ型不純物領域ＰＷＬ１０２には、Ｐ型不純物領域３０２ｐ３を介して第２電源線２０２より接地電位ＧＮＤが供給されている。
【００２１】
電圧制限素子１０３として機能するクリップ回路１０８のＰＭＯＳトランジスタにおいてソース及びドレインとなるＰ型半導体領域３０８ｎ１及び３０８ｎ２は、Ｎ型不純物領域ＮＷＥＬ１０３に形成されている。Ｎ型不純物領域ＮＷＬ１０３には、Ｎ型不純物領域３０８ｎを介して、電源配線から電源電位ＶＤＤが供給されている。電圧制限素子１０３は、接続端子１０１とＰ型半導体領域３０８ｐ１との間で電荷の流れを生じさせることにより、接続端子１０１の電位を制限する機能を有する。
【００２２】
詳細については後述するが、このような半導体装置において、電圧制限素子１０３に供給される電位を、第１電位である電源電位ＶＤＤより低く、第２電位である接地電位ＧＮＤより高い、中間電位Ｖｍとする。具体的には、クリップ回路のＮＭＯＮＳトランジスタのゲートに供給される電位を、電源電にＶＤＤより低く、接地電位ＧＮＤより高くする。これにより、保護回路１０３から半導体基板に微小電流が流れることによる、該半導体基板内に配された半導体素子等の別の素子に対するノイズなどの影響を、低減することができる。
【００２３】
以下に、特許文献１に記載された従来の半導体装置における課題と、本実施の形態に係る半導体装による効果について、詳細に説明する。
【００２４】
特許文献１の図１及び図２において、クランプ回路がＰＭＯＳトランジスタで構成され、該ＰＭＯＳトランジスタのゲートに電源電位Ｖｄｄが供給されている。クランプ回路は、入力端子の電圧に、電源電位Ｖｄｄを越えかつ第１の保護ダイオードをオンさせる電圧に達しない電圧が印加されたとき、接続端子をほぼ電源電位Ｖｄｄにクランプする。
【００２５】
この場合、接続端子が電源Ｖｄｄをやや超えたのち、保護回路のＧＧＭＯＳが動作する前に、クランプ回路のＰＭＯＳのソース端子（Ｓ）とドレイン端子（Ｄ）の間に電流が流れる。すなわち、入力端子からクランプ回路のＰＭＯＳトラジスタを介して電源Ｖｄｄ側に電流が流れる。これにより、入力端子が、ほぼ電源電位Ｖｄｄにクランプされることが記載されている。
【００２６】
特許文献１では、クランプ回路のＰＭＯＳトランジスタのゲート電位を電源電位Ｖｄｄとしており、この場合、接続端子の電位は、およそ電位（Ｖｄｄ＋｜Ｖｔｈｐｃ｜）にクリップされると予想される。ここで、Ｖｔｈｐｃは、クランプ回路のＰＭＯＳトラジスタの閾値電圧であり、｜Ｖｔｈｐｃ｜は、閾値電圧Ｖｔｈｐｃの絶対値である。
【００２７】
ここで、本実施形態の半導体装置で解決する課題の説明のため、上述のように、電圧制限素子（特許文献１ではクランプ回路）に電源電位Ｖｄｄを供給して接続端子の電位を制限する半導体装置の課題について説明する。
【００２８】
保護回路はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有し、保護回路において、ＰＭＯＳトランジスタのソース及びドレインとなるＰ型不純物領域はＮ型不純物領域ＮＷＬに形成されている。また、ＮＭＯＳトランジスタのソース及びドレインとなるＮ型不純物領域はＰ型不純物領域ＰＷＬに形成されている。
【００２９】
上述の通り、入力端子が電源電位Ｖｄｄを超えると、保護回路のダイオードとなるＰＭＯＳトランジスタのドレインであるＰ型不純物領域の電位が、電位（Ｖｄｄ＋｜Ｖｔｈｐｃ｜）となる。すなわち、電源電位ＶＤＤが印加されているＮ型不純物領域ＮＷＬの電位を超える。すると、ＰＭＯＳトランジスタの寄生ダイオードのＰＮ接合に順方向のバイアス電圧がかかる。
【００３０】
保護回路のダイオードにおいて、ＰＮ接合に順方向電圧Ｖｆ（例えば０．７Ｖ）以上の順バイアス電圧がかかると、ダイオードがＯＮ状態となり、大きな電流が流れる。しかし、ＰＮ接合の電圧が０Ｖより高く０．７Ｖ未満であっても、ＰＮ接合に順バイアス電圧がかかれば、ダイオードには微小な電流が流れる。
【００３１】
これによる課題を図３を用いて説明する。保護回路のダイオードにおいて、ＰＮ接合に順方向電圧Ｖｆ以上の順バイアス電圧がかかる場合を考える。この場合、保護回路１０２が有するＰＭＯＳトランジスタのドレインであるＰ型不純物領域３０２ｐ２からＮ型不純物領域ＮＷＬ１０２に対して暗電流が流れる。よって、半導体基板ＮＳＵＢに対しても電荷（ここではホール）が注入される。
【００３２】
このホールは、半導体基板ＮＳＵＢでは、少数キャリアとして半導体基板ＮＳＵＢ内を移動できる。そのため、半導体基板１０２に配される、保護回路１０２以外の半導体素子５０５までホールが到達することがある。このホールは、半導体素子５０５において、ノイズや測定精度低下の原因になり、半導体素子５０５に影響を与える。したがって、保護回路１０２のダイオードを介して半導体基板に与えられる電荷を抑制、すなわち微小電流を低減することが好ましい。このような課題は特許文献１には記載されていない。
【００３３】
そこで、本実施の形態の半導体装置では、電圧制限素子１０３に供給される電位を、保護回路１０２に入力される最も高い電位である電源電位ＶＤＤより低い値とする。具体的には、クリップ回路１０８のトランジスタのゲートに供給される中間電位を、中間電位Ｖｍ＝ＶＤＤ―α（αは正の値であって、ＶＤＤより小さい値）とする。
【００３４】
これにより、接続端子１０１の電位はＶＤＤ―α＋｜Ｖｔｈｐ｜に制限される。すなわち、保護回路１０２のＰＭＯＳトランジスタのドレインであるＰ型不純物領域３０２ｐ２の電位を、Ｖｄｄ―α＋｜Ｖｔｈｐ｜とすることができる。ここで、Ｖｔｈｐは、電圧制限素子１０３のＰＭＯＳトランジスタの閾値電圧である。よって、Ｐ型不純物領域３０２ｐ２と、電源電位ＶＤＤが供給されているＮ型不純物領域ＮＷＬ１０２の電位差は、クリップ回路１０８のトランジスタのゲートに電源電位ＶＤＤを供給している場合よりαだけ小さくなる。
【００３５】
このため、Ｐ型不純物領域３０２ｐ２とＮ型不純物領域ＮＷＬ１０２のＰＮ接合における順方向のバイアス電圧が、クリップ回路１０８のトランジスタのゲートに電源電位ＶＤＤを供給している場合より小さくなる。よって、保護回路１０２のダイオードを介して半導体基板に与えられる電荷を抑制、すなわち微小電流を低減することができる。
【００３６】
更に、接続端子の電位が電源電位ＶＤＤを超えないようにすることで、保護回路１０２のダイオードから半導体基板への微小電流を、理論的にはなくすことができる。具体的には、図２（ａ）及び（ｂ）のように、クリップ回路１０８をＰＭＯＳトランジスタで構成する。更に、ＰＭＯＳトランジスタのゲートに供給される中間電位Ｖｍを電源電位ＶＤＤからＰＭＯＳトランジスタの閾値Ｖｔｈｐより低い電位（Ｖｍ＜ＶＤＤ−｜Ｖｔｈｐ｜）にする。
【００３７】
このとき、クリップ回路１０８のＰＭＯＳトランジスタのソース端子（Ｓ）とドレイン端子（Ｄ）の間を、接続端子１０１から電源ＶＤＤに向かって電流が流れ、接続端子１０１の電位を、電源ＶＤＤより低い電位に維持する。その結果、接続端子１０１の電位は、電源電位ＶＤＤを超えない。よって、保護回路１０２のダイオードを介して、半導体基板に流れる微小電流をなくす、または非常に小さくすることができる。
【００３８】
また、これまで接続端子１０１に、保護回路１０２に供給される電源電位のうち高い第１電位（例えばＶＤＤ）を超える電位が供給される場合について説明したが、本発明はこれに限定されない。
【００３９】
接続端子に、保護回路１０２に供給される電源電位のうち低い第２電位（例えばＧＮＤ）を下回る電位が供給される場合についても、同様の効果を有する。この場合には、電圧制限素子１０３としてＮＭＯＳトランジスタを有するクリップ回路１０８を用いる。
【００４０】
図４（ａ）および（ｂ）を参照しながら、図２（ａ）及び（ｂ）の半導体装置の変形例について説明する。図２（ａ）及び（ｂ）の半導体装置と同様の構成、機能、効果を有する部分については、説明を省略ずる。図４（ａ）は、半導体装置の構成を示す等価回路であり、図４（ｂ）は図４（ａ）の半導体装置の一部の断面図である。
【００４１】
保護回路１０２に中間電源１０４から供給される中間電位Ｖｍは、第２電位Ｖ２である接地電位ＧＮＤより高く第１電位Ｖ１である電源電位ＶＤＤより低い電位である。
【００４２】
電圧制限素子１０３であるクリップ回路１０８では、ＮＭＯＳトランジスタのゲートに中間電源１０４が接続され、中間電源１０４から電圧が印加されている。
【００４３】
図４（ｂ）において、半導体素子１０５として、フォトダイオードを示す。フォトダイオードのアノードとして機能するＰ型不純物領域ＰＷＬは、半導体基板１００のＰ型領域ＰＳＵＢに配されている。Ｐ型不純物領域ＰＷＬは、Ｐ型領域ＰＳＵＢに電気的に接続されており、接地電位ＧＮＤである。フォトダイオードのカソードのＮ型不純物領域３０６は、Ｐ型領域ＰＳＵＢとの間にＰＮ接合があり、電気的にフローティングな状態であり、発生した電子を蓄積するための信号保持部として機能する。
【００４４】
電圧制限素子１０３として機能するクリップ回路１０８のＮＭＯＳトランジスタにおいてソース及びドレインとなるＮ型半導体領域３０８ｎ１及び３０８ｎ２は、Ｐ型不純物領域ＰＷＥＬ１０３に形成されている。Ｐ型不純物領域ＰＷＬ１０３には、Ｐ型不純物領域３０８ｐを介して、電源配線から接地電位ＧＮＤが供給されている。
【００４５】
このような半導体装置において、電圧制限素子１０３に供給される電位を、保護回路１０２に供給される２つの電源電位のうち低い方の第２電位Ｖ２より高い電位である、中間電位とする。ここでは、第２電位が、接地電位ＧＮＤのため、中間電位を接地電位ＧＮＤより高い電位とする。具体的には、クリップ回路のＮＭＯＮＳトランジスタのゲートに供給される電位を、接地電位ＧＮＤより高くする。
【００４６】
この場合には、接続端子１０１に第２電位Ｖ２（図３（ｂ）ではＧＮＤ）より低い電位が供給されると、保護回路１０２のＮＭＯＳトランジスタ１０２ｎのドレインの電位の方がソースの電位（ＧＮＤ）より低くなる。すると、ＮＭＯＳトランジスタ１０２ｎのドレインとして機能するＮ型不純物領域３０２ｎ１とＰ型半導体領域ＰＷＬ１０２の間のＰＮ接合に順バイアス電圧がかかる。
【００４７】
これにより、ＮＭＯＳトランジスタ１０２ｎからなるダイオードの順方向電圧を超えていないとしても、保護回路１０２に微小電流が流れる。この微小電流起因する電子が、Ｐ型半導体基板ＰＳＵＢ中を移動しＰ型不純物領域ＰＷＬを介してＮ型不純物領域３０６に到達すると、半導体素子１０５にとって偽信号となる。
【００４８】
一方、電圧制限素子１０３のＮＭＯＳトランジスタのゲートに供給する電位を第２電位Ｖ２（図３（ｂ）ではＧＮＤ）より高い電位とすることで、接続端子の電位の低下を抑制することができる。よって、保護回路１０２から半導体基板ＮＳＵＢに流れる微小電流を低減することができる。具体的には、接続端子の電位を、電位（ＧＮＤ−｜Ｖｔｈｎ｜）から、電位（ＧＮＤ＋α−｜Ｖｔｈｎ｜）とすることができる。ここで、Ｎｔｈｎは、電圧制限素子１０３のＮＭＯＳトランジスタの閾値電圧、αは電圧制限素子１０３のＮＭＯＳトランジスタのゲートに供給する電位から電源電位Ｖ２を引いた値であり正の値である。
【００４９】
これにより、保護回路１０３から半導体基板に微小電流が流れることによる、該半導体基板内に配された半導体素子等の別の素子に対するノイズなどの影響を、低減することができる。
【００５０】
以上のように、電圧制限素子１０３に供給される電位を、中間電位とすることで、サージ等により接続端子に保護回路に供給される電源電位以上の電位が供給された場合にも、半導体基板に流れる微小電流を低減することができる。ここで、中間電にとは、保護回路１０２に供給される２つの電源電位のうち、高い電位である第１電位より低く、低い電位である第２電位より高い電位である。
【００５１】
また、常に電源が印加されている半導体素子にとっては、この微小な暗電流によるホールの影響は大きくないが、電気的にフローティングの状態にあり、例えば信号保持機能を有する領域を有する半導体素子１０５への影響は大きい。信号保持部を有する不純物領域のある半導体素子１０５としては、例えば、光電変換素子、保持容量、メモリ素子等がある。
【００５２】
以下に、半導体素子１０５として、半導体基板ＮＳＵＢまたは、半導体基板ＮＳＵＢ内に形成されたＮＷＬをカソードとし、その中に形成されたＰ型不純物領域をアノードとするフォトダイオードを例として説明する。ここでも図３を用いて説明する。
【００５３】
該フォトダイオードは、半導体基板ＮＳＵＢ、または半導体基板ＮＳＵＢに形成されたＮＷＬに入射された光が光電変換されて発生した電荷（ホール）をアノードで蓄積し、光を電気信号として得る。保護回路１０２はダイオード接続されたＰＭＯＳトランジスタ及びダイオード接続されたＮＭＯＳトランジスタを有する。保護回路１０２のＰＭＯＳトランジスタのソース、及びドレインとなるＰ型不純物領域３０２ｐ１及び３０２ｐ２は、Ｎ型不純物領域ＮＷＬ１０２内に形成されている。
【００５４】
フォトダイオードのＮ型不純物領域ＮＷＬ及び保護回路１０２のＰＭＯＳトランジスタのソース及びドレインが配されるＮＷＬ１０２は、共に半導体基板ＮＳＵＢに配されている。
【００５５】
この半導体素子１０５の動作中に、接続端子１０１に保護回路１０２の第１電位より高い電位が供給されると、上述のように保護回路１０２のＰＮ接合に微小な暗電流が流れることがある。ここで、図３において、保護回路１０２のソース及びドレインが配されるＮ型不純物領域ＮＷＬ１０２、半導体基板ＮＳＵＢ、及びフォトダイオードのカソードＮＷＬは、同じ導電型（Ｎ型）を有する。
【００５６】
よって、微小電流により、ホールがＮ型不純物領域ＮＷＬ１０２から半導体基板ＮＳＵＢを経由して、フォトダイオードのアノードまで到達することがある。フォトダイオードのアノードに到達したホールは、光電変換により発生したものではないため、偽信号となる。
【００５７】
特に、フォトダイオードは広い範囲のキャリアを捕獲できるほど、高感度であり性能がよいとされる。そのため、光信号によるホールではなく、上記経由でＮ型不純物領域ＮＷＬ付近に拡散してくるホールまで捕獲してしまいやすい。よって、保護回路１０２に流れてしまう微小電流が半導体素子１０５であるフォトダイオードに影響し、フォトダイオードの測定精度を低下させる可能性がある。
【００５８】
本実施形態の半導体装置では、電圧制限素子１０３であるクリップ回路１０８のトランジスタのゲート電圧を中間電位Ｖｍに設定する。具体的には、中間電位を、保護回路１０２の２つの電源電位のうち、低い方の第２電位（例えばＧＮＤ）より高く、高い方の第１電位（例えばＶＤＤ）より低い電位とする。これにより、保護回路１０２から半導体基板に流れる微小電流を低減することができる。
【００５９】
更に、電圧制限素子１０３のｐＭＯＳトランジスタのゲートに以下の中間電位Ｖｍｐが供給される構成とする。中間電位Ｖｍｐは、保護回路１０２の高い方の第１電位（例えばＶＤＤ）からＰＭＯＳトランジスタの閾値Ｖｔｈｐを引いた電位より低い電位（Ｖｍｐ＜ＶＤＤ−｜Ｖｔｈｐ｜）とする。また、電圧制限素子１０３のＮＭＯＳトランジスタのゲートに以下の中間電位Ｖｍｎが供給される構成とする。中間電位Ｖｍｎは、第２電位（例えばＧＮＤ）からＰＭＯＳトランジスタの閾値の絶対値｜Ｖｔｈｎ｜を足した電位より高い電位（Ｖｍ＜ＧＮＤ＋｜Ｖｔｈｎ｜）とする。
【００６０】
これにより、入力端子の電位を、保護回路の２つの電源電位のうち、低い方の第２電位Ｖ２（例えばＧＮＤ）より高く、高い方の第１電位Ｖ１（例えばＶＤＤ）より低い電圧の範囲内とできる。その結果、保護回路１０２のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのソース及びドレインと、それらが形成されるウエルとが常に逆バイアスになり、微小な暗電流によるホールをほぼなくすことができる。その結果フォトダイオードで捕獲される偽信号のホールを大きく低減することができる。
【００６１】
図２（ｂ）に示すように、Ｎ型の半導体基板ＮＳＵＢを用いるときは、半導体基板ＮＳＵＢ中を移動できる少数キャリアであるホールを低減、発生させないことが効果的である。よって、接続端子１０１の電位が第１電位Ｖ１を超える量を減らす、または超えないようにクリップ回路１０８を構成する。
【００６２】
また、図４（ｂ）に示すように、Ｐ型の半導体基板ＰＳＵＢを用いるときは、半導体基板ＰＳＵＢ中を移動できる少数キャリアである電子を発生させないことが効果的である。よって、接続端子１０１の電位が第２電位Ｖ２を下回る量が少なくなる、または下回らないようにクリップ回路１０８を構成するとよい。
【００６３】
なお、保護回路１０２と半導体素子１０５を分離するよう、例えば、半導体基板がＮ型半導体基板ＮＳＵＢの場合にＰ型不純物をイオン注入する工程を設けることもできる。具体的には、半導体基板ＮＳＵＢの、保護回路１０２のＰＭＯＳトランジスタのドレイン領域と半導体素子１０５の間に、Ｐ型不純物をイオン注入する工程を設けもよい。しかし、本実施の形態の構成は、新たにイオン注入工程を追加する必要がないため、導体製造工程を増やすことなく、コストを増加させずに保護回路１０２からの微小電流を低減、またはなくすことができる。
【００６４】
したがって、本実施形態では、抵コストで偽信号のすくない半導体デバイスを提供することができる。
【００６５】
＜第２の実施形態＞
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）を参照して第２の実施形態を説明する。本実施形態において、第１の実施形態と同様の構成、機能、効果を有する部分については、説明を省略する。本実施形態では、電圧制限素子１０３としてのクリップ回路をダイオード６０３で構成する点が第１の実施形態と異なる。
【００６６】
図５（ａ）に、本実施形態の半導体装置の等価回路を、図５（ｂ）に半導体装置の一部の断面図を示す。図５（ｂ）に示すように、ダイオード６０３は、アノードとなるＰ型不純物領域ＰＷＬと、カソードとなるＮ型不純物領域６０３ｎ２を有する。Ｎ型不純物領域６０３ｎ２は、接続端子１０１に接続され、Ｐ型不純物領域ＰＷＬには、Ｐ型不純物領域６０３ｐを介して中間電位Ｖｍが供給されている。Ｐ型不純物領域ＰＷＬは、Ｎ型半導体領域ＮＷＬ１０２−１及びＮ型半導体領域ＮＷＬ１０２−２によって囲まれ、半導体基板ＰＳＵＢと電気的に分離されている。
【００６７】
図５（ａ）及び（ｂ）では、半導体基板ＰＳＵＢの導電型はＰ型であるため、少数キャリアは電子となる。この場合、半導体基板ＰＳＵＢに配される半導体素子１０５への影響を抑制するためには、保護回路１０２から半導体基板ＰＳＵＢへの電子の流入を抑制することが好ましい。
【００６８】
よって、中間電位Ｖｍを、保護回路１０２に供給される２つの電源電位のうち低い方の第２電位Ｖ２にダイオード６０３の順方向電圧Ｖｆｌの絶対値を足した電位より高い電位とする。すなわち、Ｖｍ＞Ｖ２＋｜Ｖｆｌ｜とする。例えば、第２電位Ｖ２がＧＮＤ（０Ｖ）、ダイオード６０３の順方向電圧が０．７Ｖの場合、中間電位Ｖｍを０．７Ｖより高く（Ｖｍ＞０．７Ｖ）設定する。
【００６９】
これにより、接続端子１０１の電位が第２電位Ｖ２を下回った場合、ダイオード６０３に電流が流れ、接続端子１０１の電位が第２電位Ｖ２以上となる。よって、保護回路１０２から半導体基板ＰＳＵＢに流れる微小電流を低減、またはなくすことができ、半導体基板ＰＳＵＢに配される半導体素子１０５への影響を低減、なくすことができる。
【００７０】
図６（ａ）及び（ｂ）に、図５（ａ）及び（ｂ）に示す半導体装置の変形例を示す。図６（ａ）は、半導体装置の等価回路を示し、図６（ｂ）は半導体装置の一部の断面図を示す。
【００７１】
図６（ｂ）に示すように、ダイオード６０３は、アノードとなるＰ型不純物領域ＰＷＬと、カソードとなるＮ型不純物領域６０３ｎを有する。Ｎ型不純物領域６０３ｎには中間電位Ｖｍが供給され、Ｐ型不純物領域ＰＷＬは、Ｐ型不純物領域６０３ｐ２を介して接続端子１０１に接続されている。Ｐ型不純物領域ＰＷＬは、Ｎ型半導体領域ＮＷＬ１０２−１及びＮ型半導体領域ＮＷＬ１０２−２によって囲まれ、半導体基板ＰＳＵＢと電気的に分離されている。
【００７２】
図６（ａ）及び（ｂ）では、半導体基板ＮＳＵＢの導電型はＮ型であるため、少数キャリアはホールとなる。この場合、半導体基板ＮＳＵＢに配される半導体素子１０５への影響を抑制するためには、保護回路１０２から半導体基板ＮＳＵＢへのホールの流入を抑制することが好ましい。すなわち、接続端子１０１の電位が第１電位（例えばＶＤＤ）を上回らないようにすることがこのましい。
【００７３】
よって、中間電位Ｖｍを、保護回路１０２に供給される２つの電源電位のうち高い方の第１電位Ｖ１からダイオード６０３の順方向電圧Ｖｆｌの絶対値を引いた電位より低い電位とする。すなわち、Ｖｍ＜Ｖ１―｜Ｖｆｌ｜とする。例えば、第２電位Ｖ１が電位ＶＤＤ、ダイオード６０３の順方向電圧が０．７Ｖの場合、中間電圧Ｖｍを、ＶＤＤから０．７Ｖを引いた値より低い電位（Ｖｍ＜ＶＤＤ−０．７Ｖ）に設定をする。
【００７４】
これにより、接続端子１０１の電位が第１電位Ｖ１を超えた場合、ダイオード６０３に電流が流れ、接続端子１０１の電位が第１電位Ｖ１以下となる。よって、保護回路１０２から半導体基板ＰＳＵＢに流れる微小電流を低減、またはなくすことができ、半導体基板ＰＳＵＢに配される半導体素子１０５への影響を低減、なくすことができる。
【００７５】
したがって、本実施形態においても、基板に注入される電子またはホールを低減することができ、その結果フォトダイオードで検出される偽信号を大きく低減することができる。
【００７６】
＜第３の実施形態＞
図７及び８を参照しながら本実施形態の半導体装置を説明する。本実施の形態では、実施形態１に示すようにクリップ回路がＭＯＳトランジスタからなる場合における、ＭＯＳトランジスタのゲートに入力される中間電位Ｖｍを生成する素子について説明する。
【００７７】
図７に示すように、クリップ回路１０８がＮＭＯＳトランジスタの場合、中間電位Ｖｍをダイオオード接続されたＮＭＯＳトラジスタを２つ有する中間電位生成部１０６ｎで生成することができる。すなわち、クリップ回路１０８と中間電位生成部１０６ｎを、ＮＭＯＳトラジスタで構成する。これにより、クリップ回路１０８のＮＭＯＳトランジスタの閾値のばらつきに応じて、中間電位生成部１０６ｎのＮＭＯＳトランジスタの閾値も追従する。
【００７８】
そのため、接続端子１０１の電圧を、ＮＭＯＳトランジスタの閾値のばらつきの影響をあまり受けずに安定して調整することができる。また接地電位ＧＮＤの変動に対しても、接続端子１０１の電位を安定して調整することができる。
【００７９】
また、図８を用いて、クリップ回路１０８がＰＭＯＳトランジスタからなる場合について説明する。中間電位Ｖｍをダイオード接続されたＰＭＯＳトランジスタを２つ有する中間生成部１０６ｐで生成することができる。すなわち、クリップ回路１０８と中間電位生成部１０６ｐを、ＰＭＯＳトラジスタで構成する。これにより、クリップ回路１０８のＰＭＯＳトランジスタの閾値のばらつきに応じて、中間電位生成部１０６ｐのＰＭＯＳトランジスタの閾値も追従する。
【００８０】
そのため、接続端子１０１の電圧を、ＰＭＯＳトランジスタの閾値のばらつきの影響をあまり受けずに安定して調整することができる。また電源電位ＶＤＤの変動に対しても、入力端子１０１の電位を安定して調整することができる。
【００８１】
以上より、保護回路１０２が配される半導体基板に配される半導体素子１０５、例えば、フォトダイオードで検出される偽信号を大きく低減することができる。
【００８２】
＜第４の実施形態＞
図９及び図１０を参照して本実施形態に係る半導体装置を説明する。本実施形態では、図４の半導体装置において半導体素子１０５と電圧制限素子１０３の間にスイッチ１０７が配されている。また、本実施形態の半導体装置は、スイッチが配された半導体装置（ここでは変動体チップ）が基板上に複数配され、接続されていてもよい。
【００８３】
図９に、半導体素子１０５と接続端子１０１の間にスイッチ１０７が配されている半導体装置を示す。図９の半導体装置の半導体素子１０５、スイッチ１０７、電圧制限素子１０３、保護回路１０２及び接続端子１０１は、同一の半導体基板に配されている。この半導体装置を半導体チップと称する。
【００８４】
図１０には、図９に示された半導体チップが基板上に複数配され、それぞれの半導体チップの接続端子１０１が、半導体チップの外部に配される共通のパッド５０１に接続されている半導体システムの例を示す。ここでは、複数の接続端子１０１は、並列接続され、不図示の外部のアナログフロントエンド（ＡＦＤ）などに接続されている。
【００８５】
図１０の半導体装置において、１つの半導体チップのみスイッチ１０７をオンさせ、その他の半導体チップのスイッチ１０７はオフすることで、１つの半導体素子１０５の出力を選択的に半導体チップの外部に出力できる。よって、それぞれの半導体チップに対してＡＦＤ等の外部素子を配さず、複数の半導体チップに対して１つ、またはいくつかのＡＦＤ等の外部素子を配し、マルチプレクス方式で各半導体チップからＡＦＤ等に信号を出力することができる。したがって、ＡＦＤ等の外部素子の数を減らすことができ、半導体システムのサイズを縮小し、コストを削減することができる。
【００８６】
また、すべての半導体装置のスイッチがオフ状態のとき、接続端子１０１の電位はサージの入力に対して変動しやすくなる。接続端子１０１の電位がサージによって変動することで、保護回路１０２から基板に微小電流が流れ、半導体素子１０５のノイズや測定精度の低下の原因となる。よって、半導体チップは、それぞれ実施形態１乃至３のいずれか１つの半導体装置の電圧制限素子１０３の構成を有することにより、保護回路１０２から半導体基板への微小電流を低下、または防止することができる。
【００８７】
本実施形態の半導体システムとしては、例えば、半導体素子１０５として光電変換素子（フォトダイオード）を有する半導体チップを複数有するラインセンサとすることができる。ラインセンサとした場合の１つの半導体チップの回路図を図１１に示す。
【００８８】
図１１に記載の半導体装置は、複数の第１の方向に並んだ光電変換素子７０１を有する。更に、半導体装置は、光電変換素子７０１に対応する読み出し回路７１５、共通出力線７０７、及び出力アンプ７０８を有する。
【００８９】
図１１において、画素７１４は光電変換素子部である。光電変換素子７０１は、ここではフォトダイオードである。本実施例では複数の画素７１４が行状に配される。光電変換素子７０１への入射光の量に応じた光信号が画素７０４から読み出し回路７１５によって読み出される。読み出し回路７１５は、光信号を読み出すための回路である。各画素７１４に対応して対応する読み出し回路７１５が配される。読み出し回路７１５は、リセットトランジスタ７０２、アンプ７０３、第１スイッチ７０４、ラインメモリ７０５、第２スイッチ７０６を含みうる。リセットトランジスタ７０２は光電変換素子７０１をリセットする。アンプ７０３は光信号を増幅して出力する。第１スイッチ７０４は、アンプ７０３からの出力をラインメモリ７０５に伝達するためのトランジスタである。ラインメモリ７０５は、画素からの信号を保持する容量である。第２スイッチ７０６は、ラインメモリ７０５に保持された光信号を後段の回路に伝達するためのトランジスタである。
【００９０】
読み出し回路７１５の後段には共通出力線７０７が配される。複数のラインメモリ７０５が、対応する第２スイッチ７０６を介して、共通出力線７０７に電気的に接続される。主走査回路７１６は、複数の第２スイッチ７０６のオンオフを制御する。主走査回路７１６の制御によって、複数の画素７１４からの光信号が、共通出力線７０７に順次読み出されうる。共通出力線７０７の後段には、出力アンプ７０８が配される。出力アンプ７０８は、共通出力線７０７に読み出された光信号を増幅して出力する。本実施形態において、共通出力線７０７と出力アンプ７０８とが出力回路を構成する。ＴＧ７１８は、回路ブロックの動作タイミングを規定するクロック信号を出力する。制御回路７１９はラインセンサの駆動に必要な制御を行う回路である。
【００９１】
本実施例において、画素７１４、読み出し回路７１５、出力回路はアナログ回路である。主走査回路７１６、ＴＧ７１８、制御回路７１９、その他の回路７１０はデジタル回路である。これらの回路ブロックは光信号を処理するために必要な回路である。すなわち、これらの回路はいずれも信号処理回路に含まれる。また、信号処理回路は、アナログ信号をデジタル信号に変換するアナログデジタル変換回路（以下、ＡＤＣ）を含んでもよい。
【００９２】
図１１において、信号配線７０９は、ＴＧ７１８とその他の回路７１０とを電気的に接続する。信号配線７１０は、ＴＧ７１８と主走査回路７１６とを電気的に接続する。信号配線７１１は、ＴＧ７１８と制御回路７１９とを電気的に接続する。信号配線７１２は、ＴＧ７１８とリセットスイッチ７０２のゲートとを電気的に接続する。信号配線７１３は、ＴＧ７１８と第１スイッチ７０４のゲートとを電気的に接続する。実際には、さらに多くの信号配線が配されてもよい。信号配線７０９〜７１３は、例えば、ＴＧ７１８から出力されるクロック信号を伝達する。
【００９３】
読み出し回路７１５には、アンプ７０３が含まれる。出力回路には、出力アンプ７０８が含まれる。出力アンプ７０８の出力は、図１乃至図１０における半導体素子１０５の出力である。半導体素子１０５の出力にスイッチ１０７、電圧制限素子１０３、保護回路１０２、接続端子１０１であるパッド電極が順に配線で接続されている。
【００９４】
このような半導体装置を複数並べて構成されるラインセンサでは、それぞれの半導体チップからの出力を、スイッチ１０７により、異なるタイミングで行う。このような構成において、全ての半導体チップからの出力が終わった後、各半導体装置のフォトダイオードに電荷を蓄積する蓄積期間が設けられていてもよい。この場合、蓄積期間の間、全てのスイッチ１０７はオフ状態となる。そのため、各半導体チップの接続端子１０１はフローティング状態となり、サージが入力された場合には、接続端子１０１の電位は、サージに大きく影響される。
【００９５】
このようなラインセンサにおいては、第１乃至第３の実施形態のいずれかの半導体装置を有することによる効果が特に顕著となる。すなわち、各半導体チップ（半導体装置）が、実施形態１乃至３のいずれかの電圧制限素子１０３を有することで、サージの影響による保護回路１０２から半導体基板への微小電流を効果的に低減することができる。これにより、フォトダイオードで検出される偽信号が大きく低減され、フォトダイオードの測定精度が向上する。
【００９６】
なお、これまでの説明において、保護回路１０２をＧＧＭＯＳで形成する場合を説明したが、本発明はこれに限定されない。保護回路がダイオードの場合でも、保護回路の電源電位Ｖ１以上、または電源電位Ｖ２以下の電位が接続端子１０１に入力されることで、ダイオードのＰＮ接合で微小な暗電流となるホールまたは電子は生じる。よって、保護回路１０２がダイオードによって構成される場合でも、上記第１乃至第３の実施の形態のいずれか１つの半導体装置とすることで、上記効果が得られる。
【００９７】
（第５の実施の形態）
図１２のブロック図を参照して、本実施形態に係る電子機器の一例である、画像読み取り装置８００の構成例を説明する。画像読み取り装置８００は、例えばＭＦＰ（多機能周辺装置）や、スキャナ、複写機でありうる。画像読み取り装置８００は、クロック乗せ換え回路４００と、読み取り部８１０と、発振回路８２０と、画像処理部８３０とを有しうる。
【００９８】
読み取り部８１０は、原稿を読み取って画像データを生成する。読み取り部８１０は、光源、縮小光学部品、ラインセンサ、アナログ／デジタル変換器、コントローラ等で構成されうる。ラインセンサには、第４の実施形態で説明したラインセンサを用いることができる。発振回路８２０は、基準クロックを生成して読み取り部８１０とクロック乗せ換え回路４００とへ供給する。読み取り部８１０は供給された基準クロックに従って動作する。基準クロックの周波数は例えば数１００ＭＨｚでありうる。
【００９９】
クロック乗せ換え回路４００は、上述のように、基準クロックに従って読み取り部８１０から画像データを受け取り、スペクトラム拡散クロックに従って画像データを画像処理部８３０へ供給する。画像処理部８３０は供給された画像データの処理を行う。よって、処理部は、読み取り部８１０から出力された画像データに基づくデータを処理する。
【０１００】
読み取り部８１０、発振回路８２０及びクロック乗せ換え回路４００は画像読み取り装置８００の可動部に搭載されてもよく、画像処理部８３０は画像読み取り装置８００の本体部に搭載されてもよい。クロック乗せ換え回路４００と画像処理部８３０とは例えば数十センチメートルのワイヤーハーネスによって接続されうる。
【符号の説明】
【０１０１】
１０１  接続端子
１０２  保護回路
１０８  クリップ回路
１０４  中間電源
１０５  半導体素子
１０６  ＭＯＳ
６０３  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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