(57)【要約】【課題】入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子の消費電力を低減する。【解決手段】ＣＭＯＳ型の固体撮像素子の画素ＰＸを構成するフォトダイオードＰＤと電荷読出トランジスタＱｔとを半導体基板ＳＢに設け、上記画素を構成する増幅トランジスタＱａｎを半導体基板ＳＢ上に埋込絶縁層ＢＯＸを介して設けられた半導体層ＳＬに設けた。そして、埋込絶縁層領域ＴＢＲの半導体基板ＳＢに、増幅トランジスタＱａｎのしきい位置電圧を制御するためのバックゲート用のｐ＋型の半導体領域ＢＧＲ１を設けた。【選択図】図４
2018207000.tif 000002
【特許請求の範囲】
【請求項１】
第１面および前記第１面の裏側の第２面を有する半導体基板と、
前記半導体基板の前記第１面に配置された複数の画素と、
を備え、
前記画素は、
入射光を電荷に変換する光電変換素子と、
前記光電変換素子に直列に接続された第１電界効果トランジスタと、
前記第１電界効果トランジスタの出力にゲート電極が接続された第２電界効果トランジスタと、
を有し、
前記半導体基板の前記第１面は、
前記第１面上に絶縁層を介して半導体層が設けられた第１領域と、
前記第１面上に前記絶縁層および前記半導体層が設けられていない第２領域と、
を有し、
前記光電変換素子および前記第１電界効果トランジスタは、前記第２領域の前記半導体基板に設けられ、
前記第２電界効果トランジスタは、前記第１領域の前記半導体層に設けられ、
前記第１領域の前記半導体基板には、前記第２電界効果トランジスタのしきい値電圧を制御するためのバックゲート用の半導体領域が設けられている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体層には、前記バックゲート用の半導体領域に制御電圧を供給する制御電圧供給用の半導体領域が設けられている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板には、前記第１領域と前記第２領域との境界に第１分離部が設けられている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の前記第２面には、前記光電変換素子からの空乏層が前記第２面に延びるのを抑制する抑制層が設けられている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記抑制層は、ＨｆとＯとを主成分として含む、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板の前記第２面側には、前記入射光の受光領域以外を覆うように遮光層が設けられている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２電界効果トランジスタは、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記ｎチャネル型の電界効果トランジスタの配置領域の前記半導体基板には、ｐ型半導体領域が設けられ、
前記ｐチャネル型の電界効果トランジスタの配置領域の前記半導体基板には、前記ｐ型半導体領域に隣接してｎ型半導体領域が設けられ、
前記バックゲート用の半導体領域は、
前記ｎチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記ｐ型半導体領域内に設けられたバックゲート用のｐ型半導体領域と、
前記ｐチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記ｎ型半導体領域内に設けられたバックゲート用のｎ型半導体領域と、
を有する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ｐ型半導体領域と前記ｎ型半導体領域との境界には第２分離部が設けられている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体基板の前記第１面の上方に、前記光電変換素子に平面視で重なるように、前記光電変換素子とは異なる色の光を検出する有機光電変換素子を配置した、半導体装置。
【請求項１０】
第１面および前記第１面の裏側の第２面を有する第１半導体基板と、
前記第１半導体基板の前記第１面に配置された複数の第１画素と、
を備え、
前記第１画素は、
入射光を電荷に変換する第１光電変換素子と、
前記第１光電変換素子に直列に接続された第１電界効果トランジスタと、
前記第１電界効果トランジスタの出力にゲート電極が接続された第２電界効果トランジスタと、
を有し、
前記第１半導体基板の前記第１面は、
前記第１面上に第１絶縁層を介して第１半導体層が設けられた第１領域と、
前記第１面上に前記第１絶縁層および前記第１半導体層が設けられていない第２領域と、
を有し、
前記第１光電変換素子および前記第１電界効果トランジスタは、前記第２領域の前記第１半導体基板に設けられ、
前記第２電界効果トランジスタは、前記第１領域の前記第１半導体層に設けられ、
前記第１領域の前記第１半導体基板には、前記第２電界効果トランジスタのゲート電極に平面視で重なるように、前記第２電界効果トランジスタのしきい値電圧を制御するための第１のバックゲート用の半導体領域が設けられ、
第３面および前記第３面の裏側の第４面を有する第２半導体基板と、
前記第２半導体基板の前記第３面に配置された複数の第２画素と、
を備え、
前記第２画素は、
前記入射光のうち、前記第１光電変換素子とは異なる色の光を検出して電荷に変換する第２光電変換素子と、
前記第２光電変換素子に直列に接続された第３電界効果トランジスタと、
前記第３電界効果トランジスタの出力にゲート電極が接続された第４電界効果トランジスタと、
を有し、
前記第２半導体基板の前記第３面は、
前記第３面上に第２絶縁層を介して第２半導体層が設けられた第３領域と、
前記第３面上に前記第２絶縁層および前記第２半導体層が設けられていない第４領域と、
を有し、
前記第２光電変換素子および前記第３電界効果トランジスタは、前記第４領域の前記第２半導体基板に設けられ、
前記第４電界効果トランジスタは、前記第３領域の前記第２半導体層に設けられ、
前記第３領域の前記第２半導体基板には、前記第４電界効果トランジスタのゲート電極に平面視で重なるように、前記第４電界効果トランジスタのしきい値電圧を制御するための第２のバックゲート用の半導体領域が設けられ、
前記第１半導体基板の前記第２面と、前記第２半導体基板の前記第４面とは、前記第１光電変換素子と前記第２光電変換素子とが平面視で重なった状態で接合されている、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１半導体基板の厚さと前記第２半導体基板の厚さとが互いに異なる、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第１半導体層に、前記第１のバックゲート用の半導体領域に制御電圧を供給する第１の制御電圧供給用の半導体領域が設けられ、
前記第２半導体層に、前記第２のバックゲート用の半導体領域に制御電圧を供給する第２の制御電圧供給用の半導体領域が設けられている、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記第１半導体基板には、前記第１領域と前記第２領域との境界に第３分離部が設けられ、
前記第２半導体基板には、前記第３領域と前記第４領域との境界に第４分離部が設けられている、半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、
前記第１半導体基板の前記第２面と前記第２半導体基板の前記第４面との間には、前記第１光電変換素子から前記第２面への空乏層の延びおよび前記第２光電変換素子から前記第４面への空乏層の延びを抑制する抑制層が設けられている、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記抑制層は、ＨｆとＯとを主成分として含む、半導体装置。
【請求項１６】
請求項１０記載の半導体装置において、
前記第２電界効果トランジスタは、第１のｎチャネル型の電界効果トランジスタおよび第１のｐチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記第１のｎチャネル型の電界効果トランジスタの配置領域の前記第１半導体基板には、第１のｐ型半導体領域が設けられ、
前記第１のｐチャネル型の電界効果トランジスタの配置領域の前記第１半導体基板には、前記第１のｐ型半導体領域に隣接して第１のｎ型半導体領域が設けられ、
前記第１のバックゲート用の半導体領域は、
前記第１のｎチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第１のｐ型半導体領域内に設けられた第１のバックゲート用のｐ型半導体領域と、
前記第１のｐチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第１のｎ型半導体領域内に設けられた第１のバックゲート用のｎ型半導体領域と、
を有し、
前記第４電界効果トランジスタは、第２のｎチャネル型の電界効果トランジスタおよび第２のｐチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記第２のｎチャネル型の電界効果トランジスタの配置領域の前記第２半導体基板には、第２のｐ型半導体領域が設けられ、
前記第２のｐチャネル型の電界効果トランジスタの配置領域の前記第２半導体基板には、前記第２のｐ型半導体領域に隣接して第２のｎ型半導体領域が設けられ、
前記第２のバックゲート用の半導体領域は、
前記第２のｎチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第２のｐ型半導体領域内に設けられた第２のバックゲート用のｐ型半導体領域と、
前記第２のｐチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第２のｎ型半導体領域内に設けられた第２のバックゲート用のｎ型半導体領域と、
を有する、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１のｐ型半導体領域と前記第１のｎ型半導体領域との境界には第５分離部が設けられ、
前記第２のｐ型半導体領域と前記第２のｎ型半導体領域との境界には第６分離部が設けられている、半導体装置。
【請求項１８】
請求項１０記載の半導体装置において、
前記第１半導体基板には、前記第１半導体層の主面から前記第２面に達する第７分離部が設けられ、
前記第２半導体基板には、前記第７分離部に平面視で重なるように前記第２半導体層の主面から前記第４面に達する第８分離部が設けられ、
前記第７分離部および前記第８分離部の内部には、前記第１半導体層の主面と前記第２半導体層の主面とを貫通する貫通配線が形成されている、半導体装置。
【請求項１９】
請求項１０記載の半導体装置において、
前記入射光の経路に、前記第１光電変換素子および前記第２光電変換素子に平面視で重なるように、前記第１光電変換素子および前記第２光電変換素子とは異なる色の光を検出する有機光電変換素子を配置した、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等のような固体撮像素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ＣＭＯＳ型固体撮像装置について記載がある。この特許文献１には、半導体基板に受光部を設け、かつ、半導体基板上に絶縁層を介して設けられた半導体層にアンプトランジスタを設け、アンプトランジスタをｐチャネル型のトランジスタで構成して、受光部から読み出される信号のリニアリティを良好にする技術が開示されている。
【０００３】
また、例えば、特許文献２には、絶縁体層上に半導体層を設けたＳＯＩ構造を採用したＭＯＳＦＥＴについて記載がある。この特許文献２には、半導体層上のＭＯＳＦＥＴのソース電位と、絶縁体層内のバイアス電極のバックバイアス電位とを同電位にすることで、基板バイアス効果を回避してＣＭＯＳソースフォロワ回路を構成する技術が開示されている。
【０００４】
また、例えば、特許文献３には、半導体基板上に設けられたＣＭＯＳソースフォロワ回路について記載があり、ＣＭＯＳソースフォロワ回路のＮチャネル型トランジスタおよびＰチャネル型トランジスタの各々のしきい値電圧をバックバイアス電圧制御回路で制御する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２４７８７号公報
【特許文献２】特開平８−４６１４５号公報
【特許文献３】米国特許出願公開第２００４／０１０４７６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子においては、消費電力を低減することが望まれている。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置では、半導体基板の第１面は、第１面上に絶縁層を介して半導体層が設けられた第１領域と、第１面上に前記絶縁層および前記半導体層が設けられていない第２領域とを有している。第２領域の半導体基板には、固体撮像素子の画素を構成する光電変換素子と第１電界効果トランジスタとが設けられ、第１領域の半導体層には、画素を構成する第２電界効果トランジスタが設けられている。そして、第１領域の半導体基板には、前記第２電界効果トランジスタのしきい値電圧を制御するためのバックゲート用の半導体領域が設けられている。
【発明の効果】
【０００９】
一実施の形態によれば、入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子の消費電力を低減できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の一例の全体的な概略構成図である。
【図２】実施の形態１の画素の一例の基本的な等価回路図である。
【図３】図１の画素の拡大平面図である。
【図４】図３のＩ−Ｉ線の概略断面図である。
【図５】図４の変形例における図３のＩ−Ｉ線の概略断面図である。
【図６】一般的なソースフォロワ回路の回路図である。
【図７】図６のソースフォロワ回路の入出力特性を示した図である。
【図８】実施の形態１の半導体装置の製造工程の半導体基板の要部断面図である。
【図９】図８の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１０】図９の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１１】図１０の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１２】図１１の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１３】図１２の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１４】図１３の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１５】図１４の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
【図１６】実施の形態２の画素の一例の基本的な等価回路図である。
【図１７】実施の形態２の画素の拡大平面図である。
【図１８】図１７のＩＩ−ＩＩ線の概略断面図である。
【図１９】一般的なＣＭＯＳソースフォロワ回路の入出力特性を示した図である。
【図２０】実施の形態２の画素のＣＭＯＳソースフォロワ回路とバックゲート制御回路との接続例を示した回路図である。
【図２１】図２０のＣＭＯＳソースフォロワ回路のバックバイアスを変化させたときの入出力特性を示した図である。
【図２２】図１８の変形例の図１７のＩＩ−ＩＩ線の概略断面図である。
【図２３】実施の形態２の変形例２の画素の拡大平面図である。
【図２４】図２３のＩＩＩ−ＩＩＩ線の概略断面図である。
【図２５】図２４の変形例の図２３のＩＩＩ−ＩＩＩ線の概略断面図である。
【図２６】実施の形態３の画素の拡大平面図である。
【図２７】図２６のＩＶ−ＩＶ線の概略断面図である。
【図２８】実施の形態４の画素の拡大平面図である。
【図２９】図２８のＶ−Ｖ線の概略断面図である。
【図３０】画素の変形例の拡大平面図である。
【図３１】図３０の画素の配置例を示した画素領域の要部平面図である。
【図３２】画素の変形例の拡大平面図である。
【図３３】図３２の画素の配置例を示した画素領域の要部平面図である。
【図３４】画素のレイアウトの変形例を示した画素領域の要部平面図である。
【図３５】画素のレイアウトの変形例を示した画素領域の要部平面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
＜半導体装置の全体構成例＞
図１は本実施の形態１に係る半導体装置の一例の全体的な概略構成図である。なお、Ｘ，Ｙは平面視で互いに交差（好適には直交）する２つの方向を示している。また、平面視とは半導体チップ（以下、単にチップという）ＣＨＰの主面に垂直な方向から見た場合を意味する。
【００１７】
本実施の形態１の半導体装置は、例えば、裏面照射（Back Side Illumination：ＢＳＩ）型のＣＭＯＳ（Complementary MOS）イメージセンサ等のような固体撮像装置ＳＳである。固体撮像装置ＳＳを構成するチップＣＨＰの主面には、画素領域ＰＸＲ、垂直駆動回路ＹＤ、カラム信号処理回路ＣＳ、水平駆動回路ＸＤ、制御回路ＣＣおよび出力回路ＯＣ等が配置されている。
【００１８】
画素領域ＰＸＲには、複数の画素ＰＸと、複数の行選択信号線ＸＬと、これに交差（直交）する複数の垂直信号線ＹＬとが配置されている。各画素ＰＸは、チップＣＨＰに入射した光を電気信号（画素信号）に変換する光電変換回路であり、行選択信号線ＸＬと垂直信号線ＹＬとの交点近傍に配置されている。各行選択信号線ＸＬは、Ｘ方向に並んだ複数の画素ＰＸと垂直駆動回路ＹＤとを電気的に接続する配線であり、Ｘ方向に延在した状態で、Ｙ方向に沿って所定の間隔毎に配置されている。各垂直信号線ＹＬは、Ｙ方向に並んだ複数の画素ＰＸとカラム信号処理回路ＣＳとを電気的に接続する配線であり、Ｙ方向に延在した状態で、Ｘ方向に沿って所定の間隔毎に配置されている。
【００１９】
垂直駆動回路ＹＤは、画素領域ＰＸＲの画素ＰＸを行単位で順次選択する回路であり、例えば、シフトレジスタで構成されている。垂直駆動回路ＹＤの選択信号は、各行選択信号線ＸＬを通じて複数の画素ＰＸに送られる。そして、垂直駆動回路ＹＤによって選択された複数の画素ＰＸの画素信号は、各垂直信号線ＹＬを通じて各カラム信号処理回路ＣＳに送られる。
【００２０】
カラム信号処理回路ＣＳは、1行分の画素ＰＸから出力される画素信号を画素ＰＸの列毎に取り込み、黒基準画素領域（図示しないが、有効画素領域の周囲に形成される）からの信号によりノイズ除去や信号増幅等の信号処理を行う回路である。カラム信号処理回路ＣＳは、画素ＰＸの列ごとに配置されている。カラム信号処理回路ＣＳの出力段と水平信号線ＸＳＬとの間には、水平選択スイッチ（図示せず）が設けられており、各カラム信号処理回路ＣＳは、水平選択スイッチを介して水平信号線ＸＳＬと電気的に接続される。
【００２１】
水平駆動回路ＸＤは、水平走査パルスを順次出力することによって、カラム信号処理回路ＣＳの各々を順番に選択し、カラム信号処理回路ＣＳの各々から画素信号を水平信号線ＸＳＬに出力させる回路であり、例えば、シフトレジスタで構成されている。
【００２２】
制御回路ＣＣは、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路ＹＤ、カラム信号処理回路ＣＳおよび水平駆動回路ＸＤ等の動作の基準となるクロック信号や制御信号等を生成する回路である。
【００２３】
出力回路ＯＣは、カラム信号処理回路ＣＳの各々から水平信号線ＸＳＬを通じて順次送られる信号に対して信号処理を行い出力する回路である。
【００２４】
＜画素の回路構成例＞
図２は本実施の形態１の画素の一例の基本的な等価回路図である。画素ＰＸは、フォトダイオードＰＤと、複数の画素トランジスタＱとを有している。フォトダイオードＰＤは、入射光ＰＬを電荷に変換する光電変換素子である。フォトダイオードＰＤで変換された電荷は、フォトダイオードＰＤの接合容量に蓄積される。
【００２５】
画素トランジスタＱは、例えば、電荷読出トランジスタ（第１電界効果トランジスタ）Ｑｔと、リセットトランジスタＱｒと、増幅トランジスタ（第２電界効果トランジスタ）Ｑａｎと、垂直選択トランジスタＱｙｎとの４つのトランジスタを有している。ただし、画素トランジスタＱの構成は、これに限定されるものではなく変更可能であり、例えば、電荷読出トランジスタＱｔと、リセットトランジスタＱｒと、増幅トランジスタＱａｎとの３つのトランジスタを有する構成としても良い。
【００２６】
電荷読出トランジスタＱｔは、フォトダイオードＰＤに蓄積した電荷を読み出し、フローティングディフュージョンＦＤに転送するトランジスタであり、例えば、ｎチャネル型の電界効果トランジスタで構成されている。リセットトランジスタＱｒは、フローティングディフュージョンＦＤの電圧を初期設定時の状態にリセットするトランジスタであり、例えば、ｎチャネル型の電界効果トランジスタで構成されている。これらリセットトランジスタＱｒ、電荷読出トランジスタＱｔおよびフォトダイオードＰＤは、電源端子ＴＶＤと基準端子ＴＶＳ１との間に直列に接続されている。なお、電源端子ＴＶＤは高電位側の電源電圧Ｖｄｄを供給するための端子であり、基準端子ＴＶＳ１は、基準電位（例えば、ＧＮＤ）側の電源電圧を供給するための端子である。
【００２７】
上記フローティングディフュージョンＦＤは、リセットトランジスタＱｒと電荷読出トランジスタＱｔとの接続中点に対応する部分（電荷読出トランジスタＱｔの出力に対応する領域）であり、増幅トランジスタＱａｎのゲート電極に電気的に接続されている。フローティングディフュージョンＦＤに転送された電荷は一定値の電圧を保つ。増幅トランジスタＱａｎは、利得１のアンプで、ゲート電圧とほぼ同じ電圧をソース電極から出力するトランジスタで構成されている。この増幅トランジスタＱａｎのドレイン電極は、接地（増幅トランジスタＱａｎがｎチャネル型の電界効果トランジスタの場合は電源端子ＴＶＤ、ｐチャネル型の電界効果トランジスタの場合は基準端子ＴＶＳ１）に接続されており、一般的にソースフォロワ回路と呼ばれている。ソースフォロワ回路の特徴は、入力インピーダンスが高く、出力インピーダンスが低い点にある。入力インピーダンスが高いと、その回路を使ったことによる影響が少なくなる一方、出力インピーダンスが低いと、より多くの負荷を駆動することができる。また、増幅トランジスタＱａｎのソース電極は、垂直選択トランジスタＱｙｎを介して垂直信号線ＹＬと電気的に接続されている。なお、増幅トランジスタＱａｎとリセットトランジスタＱｒとの接続中点には電源端子ＴＶＤが電気的に接続されている。また、垂直信号線ＹＬの一端には、水平選択トランジスタＱｘｓが電気的に接続されている。
【００２８】
この画素ＰＸの情報（画素信号）の読出し時には、リセットトランジスタＱｒをオフしてフローティングディフュージョンＦＤをフローティングにした状態で、電荷読出トランジスタＱｔのゲート電極に垂直読出しパルスφＴＧを印加する。すると電荷読出トランジスタＱｔがオンし、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位が変化する。このフローティングディフュージョンＦＤの信号電圧が増幅トランジスタＱａｎのゲート電極に印加され、増幅トランジスタＱａｎによって信号電流に変換される。そして、垂直選択トランジスタＱｙｎのゲート電極に垂直選択パルスφＳＥＬが印加されると垂直選択トランジスタＱｙｎがオンし、信号電流が垂直信号線ＹＬに流れる。なお、この信号電流は、水平選択パルスにより導通した水平選択トランジスタＱｘｓを経て、水平信号線ＸＳＬに流れ、出力回路ＯＣ（図１参照）から出力される。また、フローティングディフュージョンＦＤを初期電圧に設定するためのリセットの際には、リセットトランジスタＱｒのゲート電極にリセットパルスφＲを印加して、リセットトランジスタＱｒをオンさせる。
【００２９】
＜半導体基板および画素の構造例＞
図３は図１の画素の拡大平面図、図４は図３のＩ−Ｉ線の概略断面図、図５は図４の変形例における図３のＩ−Ｉ線の概略断面図である。なお、増幅トランジスタＱａｎおよびリセットトランジスタＱｒと、フローティングディフュージョンＦＤとを接続する配線はＩ−Ｉ線から外れているが説明の便宜上図示している。
【００３０】
まず、チップＣＨＰを構成する半導体基板（以下、単に基板という）ＳＢの構成について説明する。基板ＳＢは、例えば、シリコン（Ｓｉ）単結晶からなる平面視で四角形状の薄板からなり、チップＣＨＰの主面に対応する主面（第１面）と、その裏側の裏面（第２面）とを有している。そして、基板ＳＢの主面内には、埋込絶縁層領域（第１領域）ＴＢＲと、基板領域（第２領域）ＢＫＲとが配置されている。なお、図３は平面図であるが、図面を見易くするため埋込絶縁層領域ＴＢＲにハッチングを付した。
【００３１】
埋込絶縁層領域ＴＢＲには、図４に示すように、基板ＳＢの主面上に薄型の埋込絶縁層ＢＯＸを介して半導体層ＳＬが設けられている。すなわち、埋込絶縁層領域ＴＢＲは、ＳＯＴＢ（Silicon on Thin Buried Oxide）構造になっている。このＳＯＴＢ構造は、薄型の埋込絶縁層ＢＯＸによりショートチャネル効果を抑制できるので、チャネルへの不純物導入を低減または不要にすることができる。このため、不純物ゆらぎに因る、しきい値電圧のバラツキを低減でき、電源電圧を低くすることができる。また、電界効果トランジスタのゲート電極直下のボディが薄型の埋込絶縁層ＢＯＸにより基板ＳＢと分離されているので、電界効果トランジスタのソースおよびドレインと基板ＳＢとのｐｎ接合リークを無くすことができ、ボディの電圧制御性を向上させることができる。また、薄型の埋込絶縁層ＢＯＸの厚さは、例えば、１０〜３０ｎｍ程度と薄いので、基板ＳＢ側からボディの電圧を制御する場合の制御性を向上させることができる。また、薄型の埋込絶縁層ＢＯＸの厚さが薄いので、基板領域ＢＫＲの基板ＳＢにも素子を形成することができる。また、半導体層ＳＬの厚さは、例えば、５〜３０ｎｍ程度と薄いので、半導体層ＳＬに完全空乏化型の電界効果トランジスタを設けることができる。さらに、埋込絶縁層ＢＯＸにより、基板ＳＢで生じたノイズが半導体層ＳＬに入るのを防止することができる。一方、基板領域ＢＫＲには、基板ＳＢの主面上に薄型の埋込絶縁層ＢＯＸおよび半導体層ＳＬが設けられていない。すなわち、基板領域ＢＫＲは、基板ＳＢの単体構造になっている。この基板領域ＢＫＲには、後述のように、上記したフォトダイオードＰＤ等が配置されている。
【００３２】
また、基板ＳＢには、例えば、溝型の分離部ＳＴ１〜ＳＴ３が形成されている。基板領域ＢＫＲの分離部ＳＴ１は、例えば、基板ＳＢの主面から基板ＳＢの裏面まで達している。一方、埋込絶縁層領域ＴＢＲの分離部ＳＴ２，ＳＴ３は、例えば、半導体層ＳＬの主面から薄型の埋込絶縁層ＢＯＸを貫通して基板ＳＢの裏面まで達している。
【００３３】
このうちの分離部ＳＴ１，ＳＴ３は、個々の画素ＰＸを取り囲むように形成されている。これにより、個々の画素ＰＸ間を電気的に分離することができる。一方、分離部（第１分離部、第３分離部）ＳＴ２は、埋込絶縁層領域ＴＢＲと基板領域ＢＫＲとの境界（ここでは埋込絶縁層領域ＴＢＲ側）に形成されている。これにより、電荷読出トランジスタＱｔと、他の３つの画素トランジスタとを電気的に分離することができる。また、この分離部ＳＴ２により、光電変換によりフォトダイオードＰＤで生じた電荷が埋込絶縁層領域ＴＢＲ側に移動したり、逆に、埋込絶縁層領域ＴＢＲの電荷が基板領域ＢＫＲ側（フォトダイオードＰＤ側）に移動したりするのを抑制または防止することができる。このため、フォトダイオードＰＤで光電変換した電気信号にノイズが載るのを抑制または防止することができる。
【００３４】
ただし、図５に示すように、埋込絶縁層領域ＴＢＲと基板領域ＢＫＲとの境界における基板ＳＢに分離部ＳＴ２を設けないことも可能である。これにより、基板領域ＢＫＲと埋込絶縁層領域ＴＢＲとでｐ型ウエルＰＷを共有でき、基板領域ＢＫＲと埋込絶縁層領域ＴＢＲとでｐ型ウエルを別々に形成する工程を省略できるので、製品コストを低減できる。また、幅を広く必要とする分離部ＳＴ２を無くせる分、個々の画素ＰＸの面積を縮小できるので、画素領域ＰＸＲの面積を縮小することができる。なお、図５では、埋込絶縁層領域ＴＢＲと基板領域ＢＫＲとの境界における半導体層ＳＬには溝型の分離部ＳＴ４を設けている。
【００３５】
次に、画素ＰＸの構成例（基板ＳＢの主面側）について説明する。
【００３６】
図３および図４に示すように、基板領域ＢＫＲにおいて溝型の分離部ＳＴ１，ＳＴ２で囲まれた活性領域には、上記したフォトダイオードＰＤ、電荷読出トランジスタＱｔ、フローティングディフュージョンＦＤおよびウエル給電領域ＷＳＲが配置されている。
【００３７】
フォトダイオードＰＤは、所定の波長の光を電荷に変換する光電変換素子である。ここでは、緑色の波長の光を光電変換する場合を例示するが、これに限定されるものではなく、例えば、赤色や青色の波長の光や赤外線や紫外線を電荷に変換するようにしても良い。
【００３８】
フォトダイオードＰＤは、図３に示すように、例えば、平面視で略四角形状に形成されており、図４に示すように、断面視で基板ＳＢのｐ型ウエルＰＷＢ内に形成されたｎ型の半導体領域ＤＫＲと、その上部（基板ＳＢの主面側上部）に形成されたｐ＋型の半導体領域ＤＡＲとを有している。
【００３９】
ｎ型の半導体領域ＤＫＲは、フォトダイオードＰＤのカソード側の領域である。このｎ型の半導体領域ＤＫＲには、例えば、リン（Ｐ）またはヒ素（Ａｓ）が導入されている。一方、ｐ＋型の半導体領域ＤＡＲは、フォトダイオードＰＤのアノード側の領域であり、ホール（正孔）を高濃度に蓄積する機能を備えている。このｐ＋型の半導体領域ＤＡＲには、例えば、ホウ素（Ｂ）が導入されている。
【００４０】
電荷読出トランジスタＱｔは、例えば、ｎチャネル型の電界効果トランジスタで構成されており、ゲート電極ＴＧと、ゲート絶縁膜ＴＧｉと、ソース・ドレイン用のｎ型の半導体領域ＱＡＲと、ソース・ドレイン用のｎ＋型の半導体領域ＱＢＲとを有している。
【００４１】
ゲート電極ＴＧは、例えば、低抵抗なポリシリコン膜からなり、図３に示すように、フォトダイオードＰＤの１つの角部に配置されている。ここでは、ゲート電極ＴＧが、例えば、平面視で三角形状に形成されているが、これに限定されるものではなく種々の形状に変更可能である。ゲート絶縁膜ＴＧｉは、例えば、酸化シリコン膜からなり、ゲート電極ＴＧと基板ＳＢの主面との間に形成されている。なお、ゲート電極ＴＧとゲート絶縁膜ＴＧｉの積層体の側面には、サイドウォールスペーサＳＷ１が形成されている。サイドウォールスペーサＳＷ１は、例えば、酸化シリコン膜により形成されている。
【００４２】
電荷読出トランジスタＱｔの一方のソース・ドレイン用のｎ型の半導体領域ＱＡＲは、フォトダイオードＰＤのｎ型の半導体領域ＤＫＲと共有になっている。また、他方のソース・ドレイン用のｎ＋型の半導体領域ＱＢＲは、上記したフローティングディフュージョンＦＤとなっている。このｎ＋型の半導体領域ＱＢＲには、例えば、リンまたはヒ素が導入されている。
【００４３】
図３に示すウエル給電領域ＷＳＲは、基板ＳＢのｐ型ウエルＰＷＢの電位を固定するためにｐ型ウエルＰＷＢに電位を供給する給電領域であり、フォトダイオードＰＤの近傍に配置されている。ウエル給電領域ＷＳＲは、例えば、ｐ＋型の半導体領域によって形成されており、ｐ型ウエルＰＷＢと電気的に接続されている。このウエル給電領域ＷＳＲには、リンまたはヒ素が導入されている。
【００４４】
一方、図３および図４に示すように、埋込絶縁層領域ＴＢＲの半導体層ＳＬにおいて、溝型の分離部ＳＴ２，ＳＴ３で囲まれた活性領域には、上記したリセットトランジスタＱｒ、増幅トランジスタＱａｎ、垂直選択トランジスタＱｙｎおよびバックゲート給電領域（制御電圧供給用の半導体領域）ＢＳＲ1が図３の左右方向に沿って並んで配置されている。
【００４５】
リセットトランジスタＱｒ、増幅トランジスタＱａｎおよび垂直選択トランジスタＱｙｎは、例えば、ｎチャネル型の電界効果トランジスタからなり、それぞれゲート電極ＲＧ，ＡＧ１，ＹＧ１と、ゲート絶縁膜ＲＧｉ，ＡＧｉ１，ＹＧｉ１と、ソース・ドレイン用のｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲとを有している。
【００４６】
ゲート電極ＲＧ，ＡＧ１，ＹＧ１は、図３に示すように、図３の上下方向に延在する帯状のパターンで形成されている。このうち、増幅トランジスタＱａｎのゲート電極ＡＧ１のゲート長（チャネル長：図３の左右方向の長さ）は、リセットトランジスタＱｒおよび垂直選択トランジスタＱｙｎのゲート電極ＲＧ，ＹＧ１のゲート長（チャネル長）より長い。これにより、ＲＴＳ（Random Telegraph Signal）ノイズを低減することができる。また、ゲート電極ＲＧ，ＡＧ１，ＹＧ１は、図４に示すように、例えば、低抵抗なポリシリコン膜からなり、その上部には、例えば、ニッケルシリサイド（ＮｉＳｉ）等からなるシリサイド層ＭＳが形成されている。
【００４７】
ゲート絶縁膜ＲＧｉ，ＡＧｉ１，ＹＧｉ１は、例えば、酸化シリコン膜からなり、ゲート電極ＲＧ，ＡＧ１、ＹＧ１と半導体層ＳＬの主面との間に形成されている。なお、ゲート絶縁膜ＲＧｉ，ＡＧｉ１，ＹＧｉ１とゲート電極ＲＧ，ＡＧ１，ＹＧ１とシリサイド層ＭＳとの積層体の側面には、サイドウォールスペーサＳＷ２が形成されている。サイドウォールスペーサＳＷ２は、例えば、酸化シリコン膜により形成されている。
【００４８】
ソース・ドレイン用のｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲは、半導体層ＳＬに形成されたｎ型の半導体領域ＮＲと、その上に積層されたｎ＋型のエピタキシャル層ＥＮＲとの積み上げ構造で構成されている。ｎ型の半導体領域ＮＲは、低不純物濃度のｎ−型の半導体領域ＮＲ１と、高不純物濃度のｎ＋型の半導体領域ＮＲ２とを有している。ｎ＋型のエピタキシャル層ＥＮＲの表層には、例えば、ニッケルシリサイド（ＮｉＳｉ）等からなるシリサイド層ＭＳが形成されている。ソース・ドレインを積み上げ構造とした理由は、ＳＯＴＢ構造の場合、上記のように半導体層ＳＬが薄いので、抵抗が高くなり寄生抵抗によってトランジスタを流れる電流が下がることや半導体層ＳＬの表層にシリサイド層ＭＳを充分に形成することができないこと等を考慮したものである。
【００４９】
このようなｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲには、例えば、リンまたはヒ素が導入されている。このうち、垂直選択トランジスタＱｙｎと増幅トランジスタＱａｎとの間のｎ＋型の半導体領域ＱＤＲは、垂直選択トランジスタＱｙｎと増幅トランジスタＱａｎとで共有されている。また、リセットトランジスタＱｒと増幅トランジスタＱａｎとの間のｎ＋型の半導体領域ＱＥＲは、リセットトランジスタＱｒと増幅トランジスタＱａｎとで共有されている。
【００５０】
このように本実施の形態１では、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒを一方向に単純に並べて配置した。また、埋込絶縁層領域ＴＢＲの垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの隣接間でｎ＋型の半導体領域ＱＤＲ，ＱＥＲを共有させた。これらにより、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの占有面積を小さくすることができる。また、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒを並べて配置したことにより、プロセス上のバラツキを低減できるので、画素トランジスタＱの動作信頼性を向上できる。
【００５１】
また、ソースフォロワ回路を構成する増幅トランジスタＱａｎを埋込絶縁層領域ＴＢＲに設けることにより、増幅トランジスタＱａｎを低電圧で動作させることができるので、固体撮像装置ＳＳの消費電力を低減できる。また、基板ＳＢからのノイズを埋込絶縁層ＢＯＸで遮断できるので、固体撮像装置ＳＳの画質を向上させることができる。
【００５２】
さらに、埋込絶縁層領域ＴＢＲ側は基板領域ＢＫＲよりも分離部の占有面積を小さくできるので、埋込絶縁層領域ＴＢＲ側に増幅トランジスタＱａｎを設けたことにより、基板領域ＢＫＲに増幅トランジスタＱａｎを設ける場合より画素トランジスタＱの占有面積を縮小できる。
【００５３】
また、埋込絶縁層領域ＴＢＲにおいて垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの配置領域内の基板ＳＢには、ｐ型ウエル（ｐ型半導体領域）ＰＷＴが形成されている。ｐ型ウエルＰＷＴには、例えば、ホウ素が導入されている。そして、本実施の形態１では、埋込絶縁層領域ＴＢＲの基板ＳＢの主面側（ｐ型ウエルＰＷＴ内の上部）において増幅トランジスタＱａｎのゲート電極ＡＧ１に対向する位置に、バックゲート用のｐ＋型の半導体領域（バックゲート用の半導体領域、バックゲート用のｐ型半導体領域）ＢＧＲ１が形成されている。このバックゲート用のｐ＋型の半導体領域ＢＧＲ１は、薄型の埋込絶縁層ＢＯＸを介して増幅トランジスタＱａｎのボディ（チャネル）に所定の電圧を印加することで増幅トランジスタＱａｎのしきい値電圧を制御するための領域である。このバックゲート用のｐ＋型の半導体領域ＢＧＲ１は、平面視で増幅トランジスタＱａｎのゲート電極ＡＧ１に重なるように形成されている。ｐ＋型の半導体領域ＢＧＲ１には、例えば、ホウ素が導入されている。
【００５４】
図３に示すバックゲート給電領域ＢＳＲ1は、上記したバックゲート用のｐ＋型の半導体領域ＢＧＲ１に所定の電圧を印加するための給電領域である。このバックゲート供給領域ＢＳＲ1は、フォトダイオードＰＤから遠い位置に配置する方が好ましい。その理由は、バックゲート給電領域ＢＳＲ1で発生した電子（入射光ＰＬの有無とは無関係に生じた電子）が拡散してフォトダイオードＰＤに入るとノイズの原因になるからである。本実施の形態１では、バックゲート供給領域ＢＳＲ1が埋込絶縁層領域ＴＢＲ内に配置されている。そして、バックゲート供給領域ＢＳＲ1は、フォトダイオードＰＤとの間に画素トランジスタＱが介在されるように配置されている。バックゲート給電領域ＢＳＲ1には、例えば、ホウ素が導入されている。
【００５５】
このバックゲート供給領域ＢＳＲ1は、埋込絶縁層ＢＯＸを貫通して上記バックゲート用のｐ＋型の半導体領域ＢＧＲ１と電気的に接続されている。また、図３に示すように、バックゲート給電領域ＢＳＲ1は、半導体層ＳＬの主面より上層の配線ＷＬ1を通じてバックゲート制御回路ＢＧＣと電気的に接続されている。バックゲート制御回路ＢＧＣは、バックゲート給電領域ＢＳＲ１（すなわち、バックゲート用のｐ＋型の半導体領域ＢＧＲ１）に供給する電圧を制御する回路である。このバックゲート制御回路ＢＧＣは、例えば、同じチップＣＨＰの画素領域ＰＸＲの外側の基板領域ＢＫＲに配置されている。ただし、バックゲート制御回路ＢＧＣを画素領域ＰＸＲ内に配置しても良いし、画素領域ＰＸＲの内側または外側の埋込絶縁層領域ＴＢＲに配置しても良い。
【００５６】
このような基板ＳＢの主面上には、図４に示すように、フォトダイオードＦＤおよび画素トランジスタＱ等を覆うように層間絶縁膜ＩＦ１が堆積されている。層間絶縁膜ＩＦ１は、例えば、酸化シリコン膜からなり、その上面には、配線ＷＬ１（図３参照）、配線ＷＬ２（図４参照）、配線ＷＬ３（図３および図４参照）および配線ＷＬ４，ＷＬ５（図３参照）等が形成されている。配線ＷＬ１〜ＷＬ５は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）またはクロムシリサイド（ＣｒＳｉ）等で形成されている。
【００５７】
配線ＷＬ２は、基板ＳＢの裏面からフォトダイオードＰＤを透過してきた光をフォトダイオードＦＤ側に反射する機能を備えており、平面視でフォトダイオードＰＤを覆うように形成されている。配線ＷＬ３は、増幅トランジスタＱａｎのゲート電極ＡＧ１およびリセットトランジスタＱｒの一方のｎ＋型の半導体領域ＱＦＲと、電荷読出トランジスタＱｔの一方のソース・ドレイン用のｎ＋型の半導体領域ＱＢＲ（フローティングディフュージョンＦＤ）とを電気的に接続する配線である。配線ＷＬ４は、上記した垂直信号線ＹＬに相当する配線であり、垂直選択トランジスタＱｙｎの一方のｎ＋型の半導体領域ＱＣＲと電気的に接続されている。配線ＷＬ５は、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの共有のｎ＋型の半導体領域ＱＥＲと電源端子ＴＶＤとを電気的に接続する配線である。
【００５８】
次に、画素ＰＸにおける基板ＳＢの裏面側について説明する。
【００５９】
本実施の形態１の固体撮像装置ＳＳは、基板ＳＢの裏面（画素トランジスタＱ等が形成された面の裏側の面）から光を受光するＢＳＩ型となっている。基板ＳＢの裏面は、基板ＳＢの主面側と異なり段差が無く平坦になっているため、段差に起因する光のケラレや乱反射を防止できる。また、配線ＷＬ１〜ＷＬ５や画素トランジスタＱの影響を少なくすることができるので、１単位の画素ＰＸに入射する光の量を増大させることができる。また、入射光ＰＬの入射角の変化に因る感度の低下を抑制できる。このため、入射光ＰＬの受光効率を向上させることができるので、固体撮像装置ＳＳの感度を向上させることができる。したがって、暗い場所でも画像を鮮明に撮影できる。
【００６０】
ここでは、図４に示すように、基板ＳＢの裏面から照射される入射光ＰＬの経路に沿って順に、マイクロレンズＭＬ、カラーフィルタＣＦ、層間絶縁膜ＩＦ２、反射防止膜ＡＦおよび誘電体膜（抑制層）ＤＥが配置されている。
【００６１】
マイクロレンズＭＬは、入射光ＰＬをフォトダイオードＰＤに集光するレンズである。マイクロレンズＭＬは、例えば、酸化シリコンで形成された平凸レンズからなり、その凸面側を外側に向け、かつ、平坦面側をカラーフィルタＣＦに向けた状態で設置されている。
【００６２】
また、カラーフィルタＣＦは、赤、緑、青の３原色のうち、一色の波長の光（ここでは、例えば、緑色の波長の光）を透過させるフィルタであり、マイクロレンズＭＬと平面視で重なるように配置されている。このカラーフィルタＣＦの平面視で外周には、配線ＷＬ６が形成されている。この配線ＷＬ６は、例えば、アルミニウム、金、銀、銅、クロムシリサイド等からなり、入射光ＰＬが１単位の画素ＰＸのフォトダイオードＰＤ以外に進む（光クロストーク）のを抑制する機能（すなわち、導波路としての機能）を備えている。このため、配線ＷＬ６の厚さは、カラーフィルタＣＦより厚くなっている。
【００６３】
反射防止膜ＡＦは、入射光ＰＬが基板ＳＢの裏面で乱反射するのを防止する機能を備えており、平面視でカラーフィルタＣＦに重なるように、また、断面視で層間絶縁膜ＩＦ２と誘電体膜ＤＥとの間に形成されている。この反射防止膜ＡＦの平面視で外周には、配線ＷＬ７が形成されている。この配線ＷＬ７は、上記配線ＷＬ６と同じ材料からなり、配線ＷＬ６と同じ機能を備えている。なお、層間絶縁膜ＩＦ２は、例えば、酸化シリコン膜からなる。
【００６４】
誘電体膜ＤＥは、例えば、酸化ハフニウム（ＨｆＯ２）膜（ＨｆとＯとを主成分として含む膜）等からなり、基板ＳＢの裏面（基板領域ＢＫＲおよび埋込絶縁層領域ＴＢＲ）の全域を覆うように設けられている。この誘電体膜ＤＥは、例えば、基板ＳＢの裏面側から照射された入射光ＰＬが基板ＳＢの裏面で反射されるのを抑制する、反射防止機能を有している。また、誘電体膜ＤＥは、例えば、誘電体膜ＤＥと基板ＳＢとの界面付近に形成される固定電荷に起因して、ｎ型の半導体領域ＤＫＲから基板ＳＢの裏面に延びる空乏層が基板ＳＢの裏面に達するのを防止する機能を有している。これにより、基板ＳＢの裏面の界面準位から放出される電子（入射光の有無とは無関係に生じた電子）に起因する暗電流や暗時白点（白傷とも呼ばれる）を低減できる。ただし、誘電体膜ＤＥは、酸化ハフニウム膜に限定されるものではなく種々変更可能であり、例えば、ジルコニウム（Ｚｒ）、アルミニウム、タンタル（Ｔａ）、チタン（Ｔｉ）、イットリウム（Ｙ）またはランタン（Ｌｎ）等の少なくとも１つの元素と酸素（Ｏ）との化合物で構成しても良い。
【００６５】
一方、埋込絶縁層領域ＴＢＲ内の基板ＳＢの裏面において誘電体膜ＤＥ上には、埋込絶縁層領域ＴＢＲの全域を覆うように配線ＷＬ８が形成されている。この配線ＷＬ８は、埋込絶縁層領域ＴＢＲに光が入るのを防止する遮光層としての機能を有している。ここでは、配線ＷＬ８が、上記した反射防止膜ＡＦの外周の配線ＷＬ７と同じ材料からなり、配線ＷＬ７と接続（一体で形成）されている場合が例示されている。ただし、配線ＷＬ８は、配線ＷＬ７と接続（一体で形成）されていなくても良い。
【００６６】
このようなＢＳＩ型の固体撮像装置ＳＳでは、基板ＳＢの裏面から照射された入射光ＰＬが、マイクロレンズＭＬで集光され、カラーフィルタＣＦで分光され、さらに誘電体膜ＤＥを透過してフォトダイオードＰＤに入射される。この入射光ＰＬの一部は、基板ＳＢを透過して基板ＳＢの主面側の配線ＷＬ２で反射され、再び、基板ＳＢに入り、その一部がフォトダイオードＰＤに入射される。このように配線ＷＬ２からの反射光をフォトダイオードＰＤで取り込むので感度を向上させることができる。したがって、配線ＷＬ２は、上記したように、反射率の高い材料で構成することが望ましい。
【００６７】
ところで、図２に示したように、垂直信号線ＹＬと１単位の画素ＰＸとを電気的に接続するために垂直選択トランジスタＱｙｎをオンし、リセットトランジスタＱｒをオンすると、フローティングディフュージョンＦＤの電圧がリセットされる。その結果、リセットトランジスタＱｒのしきい値電圧をＶｔｈｒとすると、フローティングディフュージョンＦＤの電圧は、おおよそ（Ｖｄｄ−Ｖｔｈｒ）の値に設定される。
【００６８】
ここで、上記したようにフローティングディフュージョンＦＤは、増幅トランジスタＱａｎのゲート電極ＡＧ１と電気的に接続されているので、リセット時には、増幅トランジスタＱａｎのゲート電極ＡＧ１にも（Ｖｄｄ−Ｖｔｈｒ）に相当する電圧が印加される。その結果、増幅トランジスタＱａｎはオン状態となり、リセット電流が流れる。しかし、このリセット電流には、光電変換した信号が載っていないので、無駄な電流になる。すなわち、このリセット電流分だけ消費電力が浪費されることになる。このメカニズムによる消費電力の浪費は、画素数が増えると増大する。固体撮像装置ＳＳでは、解像度を上げるために画素数を増やす傾向にあるので、如何にして上記の消費電力の増大を抑えるかが重要な課題の１つである。
【００６９】
そこで、本実施の形態１では、上記したフローティングディフュージョンＦＤのリセット時には、ソースフォロワ回路に電流がほとんど流れないように、増幅トランジスタＱａｎのバックバイアスを調整する。具体的には、増幅トランジスタＱａｎのしきい値電圧Ｖｔｈａを高い値に設定する。すなわち、増幅トランジスタＱａｎのバックゲート用のｐ＋型の半導体領域ＢＧＲ１に負の電圧を印加する（増幅トランジスタがｐチャネル型の電界効果トランジスタの場合は、バックゲート用のｎ＋型の半導体領域に正の電圧を印加する）。リセット時の増幅トランジスタＱａｎのオーバードライブは、Ｖｄｄ−Ｖｔｈ−Ｖｔｈａなので、増幅トランジスタＱａｎのしきい値電圧Ｖｔｈａを上げることで、オーバードライブが減り、リセット電流を低減できる。その結果、画素ＰＸを増やしても、固体撮像装置ＳＳの消費電力の増大を抑制することができる。
【００７０】
また、図６は一般的なソースフォロワ回路の回路図である。このソースフォロワ回路は固体撮像装置の増幅トランジスタに適用されている。定電流電源から一定電流が流れ、出力側との電流の出入りがないとすると、おおよそ、Ｖｏｕｔ＝Ｖｉｎ−Ｖｔｈａ（Ｖｏｕｔは出力電圧、Ｖｉｎは入力電圧、Ｖｔｈａは増幅トランジスタＱａｎのしきい値電圧）になる。図７は図６のソースフォロワ回路の入出力特性を示している。理想的には破線で示すように、Ｖｏｕｔ＝Ｖｉｎの関係である。しかし、実際には、実線で示すように、増幅トランジスタＱａｎのしきい値電圧Ｖｔｈａの分だけ、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低くなる。これが電荷読出し時（信号電荷を電圧に変換するとき）の誤差になる。特に、固体撮像装置ＳＳでは、入射光の量に比例して増幅トランジスタＱａｎのゲート電極ＡＧ１に入力電圧Ｖｉｎが印加され、ソース電極に電圧が出力される。ソースフォロワ回路を構成する増幅トランジスタＱａｎに、しきい値電圧Ｖｔｈａによるオフセットがあると、明暗に依存して出力電圧がずれるため、画像に歪み（Ｖｏｕｔ＝Ｖｉｎの理想的な関係からのずれに起因する画像の劣化）が生じる。したがって、固体撮像装置では、明るい場所でも暗い場所でも画像を鮮明に撮影できることが重要な課題の１つとなっている。
【００７１】
そこで、本実施の形態１では、１単位の画素ＰＸから信号を読み出す動作時には、ソースフォロワ回路を構成する増幅トランジスタＱａｎの入力電圧と出力電圧とが同じになるように、増幅トランジスタＱａｎのバックバイアスを調整する。具体的には、増幅トランジスタＱａｎのしきい値電圧Ｖｔｈａを０Ｖか、または０Ｖより下げる。すなわち、増幅トランジスタＱａｎのバックゲート用のｐ＋型の半導体領域ＢＧＲ１に正の電圧を印加する（増幅トランジスタがｐチャネル型の電界効果トランジスタの場合は、バックゲート用のｎ＋型の半導体領域に負の電圧を印加する）。これにより、固体撮像装置ＳＳの電荷読出し時に、増幅トランジスタＱａｎの出力電圧のずれ（しきい値電圧Ｖｔｈａ分のオフセット）の発生を防止できる。すなわち、増幅トランジスタＱａｎにおいて、入力電圧に比例した出力電圧を得ることができるので、歪みのない画像を得ることができる。したがって、明るい場所でも暗い場所でも鮮明な画像を得ることができる。
【００７２】
次に、本実施の形態１の半導体装置（固体撮像装置ＳＳ）の製造方法例について説明する。
【００７３】
まず、図８に示すように、マザー基板ＭＳＢを貼り合せ法等により作製する。マザー基板ＭＳＢの支持基板ＳＳＢは、例えば、シリコン単結晶からなり、その主面上には埋込絶縁層ＢＯＸ０を介してｐ型の基板ＳＢが設けられている。さらに、この基板ＳＢの主面上には、埋込絶縁層ＢＯＸを介してｐ型の半導体層ＳＬが形成されている。埋込絶縁層ＢＯＸの厚さは、例えば、１０ｎｍ〜３０ｎｍ程度、半導体層ＳＬの厚さは、例えば、５ｎｍ〜３０ｎｍ程度である。
【００７４】
続いて、図９に示すように、半導体層ＳＬの主面から埋込絶縁層ＢＯＸ０に達する溝Ｔを形成後、この溝Ｔを埋め込むように半導体層ＳＬ上に絶縁膜を堆積する。その後、その絶縁膜が溝Ｔ内に残されるように絶縁膜の上部をＣＭＰ（Chemical Mechanical Polishing）法等で除去する。これにより、溝型の分離部ＳＴ１〜ＳＴ３を形成する。
【００７５】
次いで、図１０に示すように、半導体層ＳＬ上に、埋込絶縁層領域ＴＢＲを覆い、基板領域ＢＫＲを露出するレジスト膜Ｒ１をリソグラフィ技術で形成する。続いて、そのレジスト膜Ｒ１をエッチングマスクとして、基板領域ＢＫＲの半導体層ＳＬ、埋込絶縁層ＢＯＸおよび分離部ＳＴ１上部をエッチングにより除去する。
【００７６】
次いで、レジスト膜Ｒ１をマスクとして、基板領域ＢＫＲの基板ＳＢにホウ素等をイオン注入することでｐ型ウエルＰＷＢを形成してレジスト膜Ｒ１を除去する。続いて、図１１に示すように、基板ＳＢの主面上にゲート絶縁膜ＴＧｉを熱酸化法等で形成した後、その上にゲート電極ＴＧを形成する。
【００７７】
次いで、マザー基板ＭＳＢの主面上に、埋込絶縁層領域ＴＢＲおよびフローティングディフュージョンＦＤの形成領域を覆うレジスト膜（図示せず）をリソグラフィ技術で形成する。続いて、そのレジスト膜およびゲート電極ＴＧをマスクとして基板ＳＢにリンまたはヒ素等をイオン注入してｎ型の半導体領域ＤＫＲ（ＱＡＲ）を形成し、さらに、ホウ素等をイオン注入してｐ＋型の半導体領域ＤＡＲを形成し、レジスト膜を除去する。これにより、フォトダイオードＰＤを形成する。
【００７８】
次いで、マザー基板ＭＳＢの主面上に、埋込絶縁層領域ＴＢＲおよびフォトダイオード形成領域を覆うレジスト膜（図示せず）をリソグラフィ技術で形成する。続いて、そのレジスト膜およびゲート電極ＴＧをマスクとして基板ＳＢにリンまたはヒ素等をイオン注入してｎ＋型の半導体領域ＱＢＲ（フローティングディフュージョンＦＤ）を形成し、レジスト膜を除去する。これにより、電荷読出トランジスタＱｔを形成する。
【００７９】
次いで、図１２に示すように、埋込絶縁層領域ＴＢＲのマザー基板ＭＳＢの主面上に、バックゲート形成領域が露出され、それ以外が覆われるレジスト膜Ｒ２をリソグラフィ技術で形成する。続いて、そのレジスト膜Ｒ２をマスクとして、埋込絶縁層領域ＴＢＲの基板ＳＢに、ホウ素等をイオン注入することで、バックゲート用のＰ＋型の半導体領域ＢＧＲ１を形成する。
【００８０】
次いで、図１３に示すように、マザー基板ＭＳＢの主面上に、埋込絶縁層領域ＴＢＲが露出され、基板領域ＢＫＲが覆われるレジスト膜Ｒ３をリソグラフィ技術で形成する。続いて、埋込絶縁層領域ＴＢＲの半導体層ＳＬに、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒ等を形成する。すなわち、半導体層ＳＬ上にゲート絶縁膜ＹＧｉ１，ＡＧｉ１，ＲＧｉを熱酸化法等で同時に形成した後、その上ゲート電極ＹＧ１，ＡＧ１，ＲＧを同時に形成する。続いて、ソース・ドレイン用のｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲを形成する。このｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲは、半導体層ＳＬにｎ型の半導体領域ＮＲを形成した後に、半導体層ＳＬ上にｎ＋型のエピタキシャル層を選択的に成長させることで形成されている。その後、サイリサイドプロセスにより、ゲート電極ＹＧ１，ＡＧ１，ＲＧの上面およびｎ＋型の半導体領域ＱＣＲ，ＱＤＲ，ＱＥＲ，ＱＦＲの表面にシリサイド層を形成する。
【００８１】
次いで、図１４に示すように、マザー基板ＳＢの主面上に、配線層を形成する。すなわち、まず、マザー基板ＳＢの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＦ１をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。続いて、その層間絶縁膜ＩＦ１にコンタクトホールＣＨを形成した後、その層間絶縁膜ＩＦ１上にタングステン等のような金属膜を堆積する。その後、その金属膜がコンタクトホールＣＨ内に残るように金属膜の上部をＣＭＰ法等により除去することで、コンタクトホールＣＨ内にプラグＰＧを形成する。続いて、層間絶縁膜ＩＦ１上に、金属膜をスパッタリング法等により堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングして配線ＷＬ２，ＷＬ３等を形成する。その後、配線ＷＬ２，ＷＬ３等を覆うように層間絶縁膜ＩＦ１上に層間絶縁膜ＩＦ３をＣＶＤ法等により堆積する。
【００８２】
次いで、層間絶縁膜ＩＦ３の上面に支持基板（図示せず）を貼り合せた後、マザー基板ＭＳＢの裏面の支持基板ＳＳＢおよび埋込絶縁層ＢＯＸ０をＣＭＰ法等で除去する。これにより、図１５に示すように、基板ＳＢの裏面を露出させる。
【００８３】
続いて、図４に示したように、基板ＳＢの裏面上に、誘電体膜ＤＥを形成した後、その上に、上記と同様にして配線ＷＬ７，ＷＬ８等を形成する。誘電体膜ＤＥと配線ＷＬ７，ＷＬ８等との間に絶縁膜を介在させても良い。これにより、誘電体膜ＤＥと配線ＷＬ７，ＷＬ８等とが直接接触するのを防止できるので、誘電体膜ＤＥと配線ＷＬ７，ＷＬ８等との接触による不具合を解消できる。また、配線ＷＬ７，ＷＬ８等のパターニング時に誘電体膜ＤＥが部分的に削られるのを防止できる。
【００８４】
次いで、基板ＳＢの裏面側において、フォトダイオードＰＤに対向する位置（平面視で配線ＷＬ７で囲まれた受光領域）に反射防止膜ＡＦを設置した後、配線ＷＬ７，ＷＬ８および反射防止膜ＡＦ等を覆うように誘電体膜ＤＥ上に層間絶縁膜ＩＦ２をＣＶＤ法等により堆積する。続いて、層間絶縁膜ＩＦ２上に上記と同様に配線ＷＬ６を形成した後、基板ＳＢの裏面側において、フォトダイオードＰＤに対向する位置（平面視で配線ＷＬ６で囲まれた受光領域）に、カラーフィルタＣＦおよびマイクロレンズＭＬを順に設置する。その後、基板ＳＢの主面側の層間絶縁膜ＩＦ３上の支持基板を取り外して固体撮像装置ＳＳを製造する。
【００８５】
なお、上記の例では、増幅トランジスタをｎチャネル型の電界効果トランジスタで構成したが、これに限定されるものではなく、増幅トランジスタをｐチャネル型の電界効果トランジスタで構成することもできる。
【００８６】
（実施の形態２）
＜ＣＭＯＳソースフォロワ回路を用いた画素の回路構成例＞
図１６は本実施の形態２の画素の一例の基本的な等価回路図である。
【００８７】
本実施の形態２では、画素ＰＸの増幅トランジスタＱａが、ＣＭＯＳソースフォロワ回路（相補型のソースフォロワ回路）で構成されている。すなわち、増幅トランジスタＱａが、ｎチャネル型の増幅トランジスタＱａｎと、ｐチャネル型の増幅トランジスタＱａｐとを有している。
【００８８】
この増幅トランジスタＱａは、電源端子ＴＶＤと基準端子ＴＶＳ２との間に直列に接続されている。すなわち、ｎチャネル型の増幅トランジスタＱａｎのゲート電極とｐチャネル型の増幅トランジスタＱａｐのゲート電極とは互いに電気的に接続され、ＣＭＯＳソースフォロワ回路の入力端子になっている。このＣＭＯＳソースフォロワ回路の入力端子は、電荷読出トランジスタＱｔの出力（すなわち、フローティングディフュージョンＦＤ）と電気的に接続されている。また、ｎチャネル型の増幅トランジスタＱａｎのドレイン電極は電源端子ＴＶＤと電気的に接続され、ｐチャネル型の増幅トランジスタＱａｐのドレイン電極は基準端子ＴＶＳ２と電気的に接続されている。さらに、ｎチャネル型の増幅トランジスタＱａｎのソース電極とｐチャネル型の増幅トランジスタＱａｐのソース電極とは互いに電気的に接続され、ＣＭＯＳソースフォロワ回路の出力になっている。このＣＭＯＳソースフォロワ回路の出力は、垂直選択トランジスタＱｙｎに電気的に接続されている。なお、ｐチャネル型の増幅トランジスタＱａｐは、利得１のアンプで、ゲート電圧とほぼ同じ電圧をソース電極から出力するトランジスタで構成されている。
【００８９】
ＣＭＯＳソースフォロワ回路を用いた場合、フローティングディフュージョンＦＤのリセットの際に、ＣＭＯＳソースフォロワ回路の入力端子に、Ｖｄｄ−Ｖｔｈｒ（Ｖｔｈｒ：リセットトランジスタのしきい値電圧）の電圧が印加される。ＣＭＯＳソースフォロワ回路の入力端子にＶｄｄ−Ｖｔｈｒの電圧が印加されるところは、基準電位（例えば、ＧＮＤ）に近いので、ドレイン電流がほとんど流れない。これがＣＭＯＳソースフォロワ回路を使用するメリットである。
【００９０】
＜ＣＭＯＳソースフォロワ回路を用いた画素の構成例＞
次に、画素ＰＸの構成例について説明する。図１７は本実施の形態２の画素の拡大平面図、図１８は図１７のＩＩ−ＩＩ線の概略断面図である。なお、配線ＷＬ３はＩＩ−ＩＩ線から外れているが説明の便宜上図示している。
【００９１】
本実施の形態２では、図１７および図１８に示すように、図３および図４で説明した構造に加えて、埋込絶縁層領域ＴＢＲの半導体層ＳＬにおいて、溝型の分離部ＳＴ２，ＳＴ３，ＳＴ５で囲まれた活性領域に、増幅トランジスタＱａｐおよびバックゲート給電領域ＢＳＲ２が配置されている。
【００９２】
増幅トランジスタＱａｐは、例えば、ｐチャネル型の電界効果トランジスタからなり、ゲート電極ＡＧ２と、ゲート絶縁膜ＡＧｉ２と、ソース・ドレイン用のｐ＋型の半導体領域ＱＧＲ，ＱＨＲとを有している。
【００９３】
ゲート電極ＡＧ２およびゲート絶縁膜ＡＧｉ２の構造は、上記ゲート電極ＡＧ１およびゲート絶縁膜ＡＧｉ１と同じである。増幅トランジスタＱａｐのゲート電極ＡＧ２は配線ＷＬ３を通じて、増幅トランジスタＱａｎのゲート電極ＡＧ１、リセットトランジスタＱｒのｎ＋型の半導体領域ＱＦＲおよび電荷読出トランジスタＱｔのｎ＋型の半導体領域ＱＢＲ（すなわち、フローティングディフュージョンＦＤ）と電気的に接続されている。なお、ゲート絶縁膜ＡＧｉ２とゲート電極ＡＧ２とシリサイド層ＭＳとの積層体の側面には、サイドウォールスペーサＳＷ２（図１８参照）が形成されている。
【００９４】
ソース・ドレイン用のｐ＋型の半導体領域ＱＧＲ，ＱＨＲは、半導体層ＳＬに形成されたｐ型の半導体領域ＰＲと、その上に積層されたｐ＋型のエピタキシャル層ＥＰＲとの積み上げ構造で構成されている。ｐ型の半導体領域ＰＲは、低不純物濃度のｐ−型の半導体領域ＰＲ１と、高不純物濃度のｐ＋型の半導体領域ＰＲ２とを有している。ｐ＋型のエピタキシャル層ＥＰＲの表層には、シリサイド層ＭＳが形成されている。ソース・ドレインを積み上げ構造とした理由は、上記と同じである。このようなｐ＋型の半導体領域ＱＧＲ，ＱＨＲには、例えば、ホウ素が導入されている。
【００９５】
増幅トランジスタＱａｐのドレイン用のｐ＋型の半導体領域ＱＧＲは、配線ＷＬ１０（図１７参照）を通じて基準端子ＴＶ２(図１６参照)と電気的に接続されている。また、ソース用のｐ＋型の半導体領域ＱＨＲは、配線ＷＬ１１（図１７参照）を通じて増幅トランジスタＱａｎと垂直選択トランジスタＱｙｎとの共有のｎ＋型の半導体領域ＱＤＲと電気的に接続され、電荷読出し時には、垂直信号線ＹＬと電気的に接続される。なお、この例では、垂直選択トランジスタＱｙｎをｎチャネル型としたが、ｐチャネル型とすることもできる。
【００９６】
このような画素トランジスタＱの配置による効果は前記実施の形態１と同じである。また、ＣＭＯＳソースフォロワ回路を構成する増幅トランジスタＱａｎ，Ｑａｐを埋込絶縁層領域ＴＢＲに設けたことによる効果も前記実施の形態１と同じである。
【００９７】
また、本実施の形態２では、図１８に示すように、埋込絶縁層領域ＴＢＲにおいて増幅トランジスタＱａｐの配置領域の基板ＳＢに、ｎ型ウエル（ｎ型半導体領域）ＮＷＴが形成されている。ｎ型ウエルＮＷＴには、例えば、リンまたはヒ素が導入されている。このｎ型ウエルＮＷＴとｐ型ウエル（ｐ型半導体領域）ＰＷＴとは、それらの間に形成された溝型の分離部（第２分離部、第５分離部）ＳＴ５で電気的に分離されている。溝型の分離部ＳＴ５は、半導体層ＳＬの主面から埋込絶縁層ＢＯＸを貫通して基板ＳＢまで達しているが、他の溝型の分離部ＳＴ２，ＳＴ３より浅い位置で終端しており、分離部ＳＴ５の下方にはｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとのｐｎ接合が形成されている。
【００９８】
また、ｎ型ウエルＮＷＴおよびｐ型ウエルＰＷＴの下方には、深いｎ型ウエルＤＮＷが形成されている。深いｎ型ウエルＤＮＷには、例えば、リンまたはヒ素が導入されている。この深いｎ型ウエルＤＮＷを設けたことにより、増幅トランジスタＱａｐ，Ｑａｎのチャネルに印加されるバックバイアスをシフトする際に、ｎ型ウエルＮＷＴとｐ型ウエルＰＷＴとの間を分離でき、ｎ型ウエルＮＷＴとｐ型ウエルＰＷＴとの間のリーク電流を抑制または防止できる。また、深いｎ型ウエルＤＮＷおよびｎ型ウエルＮＷＴと、ｐ型ウエルＰＴとの境界で直流（ＤＣ）的に絶縁されるため、ｎチャネル型のトランジスタ（画素トランジスタＱ）で発生したノイズを深いｎ型ウエルＤＮＷで阻止できる。
【００９９】
また、本実施の形態２では、埋込絶縁層領域ＴＢＲの基板ＳＢの主面側（ｎ型ウエルＮＷＴ内の上部）において、増幅トランジスタＱａｐのゲート電極ＡＧ２に対向する位置にバックゲート用のｎ＋型の半導体領域（バックゲート用の半導体領域、バックゲート用のｎ型半導体領域）ＢＧＲ２が形成されている。このバックゲート用のｎ＋型の半導体領域ＢＧＲ２は、薄型の埋込絶縁層ＢＯＸを介して増幅トランジスタＱａｐのボディ（チャネル）に所定の電圧を印加することで増幅トランジスタＱａｐのしきい値電圧を制御するための領域である。このバックゲート用のｎ＋型の半導体領域ＢＧＲ２は、平面視でゲート電極ＡＧ２に重なるように形成されている。ｎ＋型の半導体領域ＢＧＲ２には、例えば、リンまたはヒ素が導入されている。
【０１００】
図１７に示すバックゲート給電領域（制御電圧供給用の半導体領域）ＢＳＲ２は、上記したバックゲート用のｎ＋型の半導体領域ＢＧＲ２に所定の電圧を印加するための給電領域である。このバックゲート供給領域ＢＳＲ２は、上記バックゲート供給領域ＢＳＲ１と同じ理由から、フォトダイオードＰＤから遠い位置に配置する方が好ましく、バックゲート供給領域ＢＳＲ１と同様に配置されている。バックゲート給電領域ＢＳＲ２には、例えば、リンまたはヒ素が導入されている。
【０１０１】
このバックゲート供給領域ＢＳＲ２は、埋込絶縁層ＢＯＸを貫通して上記バックゲート用のｎ＋型の半導体領域ＢＧＲ２と電気的に接続されている。また、バックゲート給電領域ＢＳＲ２は、半導体層ＳＬの主面より上層の配線ＷＬ１２（図１７参照）を通じてバックゲート制御回路ＢＧＣと電気的に接続されている。ここでは、バックゲート制御回路ＢＧＣは、バックゲート給電領域ＢＳＲ１，ＢＳＲ２（すなわち、バックゲート用のｐ＋型の半導体領域ＢＧＲ１およびｎ＋型の半導体領域ＢＧＲ２）に供給する電圧を制御する回路である。バックゲート制御回路ＢＧＣの配置は、上記と同じである。また、上記以外の構成は前記実施の形態１と同じである。
【０１０２】
ところで、図１９は一般的なＣＭＯＳソースフォロワ回路の入出力特性を示している。ＣＭＯＳソースフォロワ回路の入出力特性は、ＣＭＯＳソースフォロワ回路を構成するトランジスタのしきい値電圧に起因して一般に非線形になる。ＣＭＯＳソースフォロワ回路への入力電圧Ｖｉｎが基準電位Ｖｓｓ（接地電位ＧＮＤに相当）の場合、ＣＭＯＳソースフォロワ回路を構成するｐチャネル型の電界効果トランジスタのしきい値電圧Ｖｔｈｐ程度の電圧が出力電圧Ｖｏｕｔに載る。また、入力電圧Ｖｉｎが電源電位Ｖｃｃ（電源電位Ｖｄｄに相当）の場合、ＣＭＯＳソースフォロワ回路を構成するｎチャネル型の電界効果トランジスタのしきい値電圧Ｖｔｈｎ程度の電圧のオフセットが出力電圧Ｖｏｕｔにかかる。
【０１０３】
そこで、本実施の形態２では、画素ＰＸの動作時とスタンバイ時とで、ＣＭＯＳソースフォロワ回路を構成する増幅トランジスタＱａ（Ｑａｎ，Ｑａｐ）のバックバイアスを制御することで、それぞれの状態に適した入出力特性が得られるよう調整した。図２０は本実施の形態２の画素のＣＭＯＳソースフォロワ回路とバックゲート制御回路との接続例を示した回路図である。バックゲート制御回路ＢＧＣは、ＣＭＯＳソースフォロワ回路の出力と電気的に接続されており、この出力に応じて増幅トランジスタＱａｎ，Ｑａｐのバックバイアス（ｐ＋型の半導体領域ＢＧＲ１およびｎ＋型の半導体領域ＢＧＲ２に印加する電圧）を調整することが可能になっている。
【０１０４】
この図２０のＣＭＯＳソースフォロワ回路のバックバイアスを変化させたときの入出力特性を図２１に示す。波形ＣＶ１は、画素ＰＸのスタンバイ時のＣＭＯＳソースフォロワ回路の入出力特性を示している。デッドギャップＤＤＧ（出力電圧がほぼ平らになる部分）では、両方の増幅トランジスタＱａｎ，Ｑａｐはオフ状態である。すなわち、ＣＭＯＳソースフォロワ回路への入力電圧Ｖｉｎが（Ｖｃｃ＋Ｖｓｓ）／２−｜Ｖｔｈｐ｜と（Ｖｃｃ＋Ｖｓｓ）／２＋Ｖｔｈｎとの間で発生しており、入力電圧Ｖｉｎの中心値（Ｖｃｃ＋Ｖｓｓ）／２では電流は全く流れない。このように、本実施の形態２では、画素ＰＸのスタンバイ時には、波形ＣＶ１が得られるように（すなわち、ＣＭＯＳソースフォロワ回路に電流がほとんど流れないように）、増幅トランジスタＱａｎ，Ｑａｐのバックバイアスを調整する。具体的には、増幅トランジスタＱａｎ，Ｑａｐのしきい値電圧Ｖｔｈａを高い値に設定する。すなわち、増幅トランジスタＱａｎのバックゲート用のｐ＋型の半導体領域ＢＧＲ１に負の電圧を印加し、増幅トランジスタＱａｐのバックゲート用のｎ＋型の半導体領域ＢＧＲ２に正の電圧を印加する。その結果、画素ＰＸを増やしても、固体撮像装置ＳＳの消費電力の増大を抑制することができる。
【０１０５】
一方、波形ＣＶ２，ＣＶ３は、画素ＰＸの読出し動作時のＣＭＯＳソースフォロワ回路の入出力特性を示している。実線で示す波形ＣＶ２では、両方の増幅トランジスタＱａｎ，Ｑａｐのしきい値電圧がバックゲート制御回路ＢＧＣによって０（零）になるように設定されている。これは、入力電圧Ｖｉｎ＝（Ｖｃｃ＋Ｖｓｓ）／２の場合に、理想的に電流が全く流れないことを意味する。しかし、現実には、プロセス起因のバラツキ等により両方の増幅トランジスタＱａｎ，Ｑａｐのしきい値電圧が０（零）にならない場合があり、両方の増幅トランジスタＱａｎ，Ｑａｐのしきい値電圧の仕上がり値に応じて微小な電流が流れる場合がある。この状態では、入力電圧Ｖｉｎ＝（Ｖｃｃ＋Ｖｓｓ）／２の付近での入力電圧と出力電圧との間の線形性は実現されない。
【０１０６】
そこで、本実施の形態２では、画素ＰＸの読出し動作時には、ＣＭＯＳソースフォロワ回路の入力電圧と出力電圧とが同じになり、かつ、入出力特性が線形になるように、増幅トランジスタＱａｎ，Ｑａｐのバックバイアスを調整する。具体的には、増幅トランジスタＱａｎ，Ｑａｐのプロセス起因のバラツキ等を考慮して、増幅トランジスタＱａｎ，Ｑａｐの実際のしきい値電圧Ｖｔｈａを０Ｖか、または０Ｖより下げるようにする。すなわち、増幅トランジスタＱａｎのバックゲート用のｐ＋型の半導体領域ＢＧＲ１に正の電圧を印加し、増幅トランジスタＱａｐのバックゲート用のｎ＋型の半導体領域ＢＧＲ２に負の電圧を印加する。このようなバックゲート制御回路ＢＧＣの制御により得られたのが波形ＣＶ３である。この場合、入力電圧Ｖｉｎ＝（Ｖｃｃ＋Ｖｓｓ）／２の付近で電流は常に流れ、全ての入力電圧に対して出力電圧の線形性が維持されている。これにより、固体撮像装置ＳＳの電荷読出し時に、ＣＭＯＳソースフォロワ回路の入出力特性のリニアリティを実現することができる。したがって、前記実施の形態１と同様に、低照度の光照射時等においても画像の歪の発生を抑制または防止できる。これら以外の構成や効果は前記実施の形態１で説明したのと同じである。
【０１０７】
（実施の形態２の変形例１）
図２２は図１８の変形例の図１７のＩＩ−ＩＩ線の概略断面図である。
【０１０８】
ここでは、埋込絶縁層領域ＴＢＲの基板ＳＢのｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの間に溝型の分離部ＳＴ６が形成されている。溝型の分離部ＳＴ６は、半導体層ＳＬの主面から埋込絶縁層ＢＯＸを貫通して基板ＳＢの裏面まで達している。このため、ｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとは、溝型の分離部ＳＴ６により電気的に完全に分離されている。
【０１０９】
この場合、ｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの間のｐｎ接合に起因するリーク電流がないので、消費電力を図１８の構造より低減できる。また、埋込絶縁層ＢＯＸ上の画素トランジスタＱが高周波で動作し、高速信号を処理し、かつ、増幅トランジスタＱａｎ，Ｑａｐをバックゲートで制御する場合、ｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの交流（ＡＣ）的なカップリングを抑制できる。さらに、深いｎ型ウエルＤＮＷ（図１８参照）が不要なので、プロセス工程削減により製造コストを低減することができる。これら以外の構成や効果は前記実施の形態１，２で説明したのと同じである。
【０１１０】
（実施の形態２の変形例２）
図２３は本実施の形態２の変形例２の画素の拡大平面図、図２４は図２３のＩＩＩ−ＩＩＩ線の概略断面図である。なお、配線ＷＬ３はＩＩＩ−ＩＩＩ線から外れているが説明の便宜上図示している。
【０１１１】
変形例２では、図２３および図２４に示すように、図１７および図１８で説明した構造に加えて、埋込絶縁層領域ＴＢＲの半導体層ＳＬにおいてｐチャネル型の増幅トランジスタＱａｐの隣に、ｐチャネル型の垂直選択トランジスタＱｙｐが配置されている。そして、ｎチャネル型の垂直選択トランジスタＱｙｎと、ｐチャネル型の垂直選択トランジスタＱｙｐとでＣＭＯＳ回路が形成されている。すなわち、垂直選択トランジスタが、いわゆる、トランスミッションゲート回路になっている。なお、図２３の符号φＳＥＬｎ、φＳＥＬｐは、垂直選択パルスを示している。
【０１１２】
ｐチャネル型の垂直選択トランジスタＱｙｐは、例えば、ｐチャネル型の電界効果トランジスタからなり、ゲート電極ＹＧ２と、ゲート絶縁膜ＹＧｉ２と、ソース・ドレイン用のｐ＋型の半導体領域ＱＨＲ，ＱＩＲとを有している。
【０１１３】
ゲート電極ＹＧ２およびゲート絶縁膜ＹＧｉ２の構造は、上記ゲート電極ＹＧ１およびゲート絶縁膜ＹＧｉ１と同じである。なお、ゲート絶縁膜ＹＧｉ２とゲート電極ＹＧ２とシリサイド層ＭＳとの積層体の側面には、サイドウォールスペーサＳＷ２が形成されている。
【０１１４】
ソース・ドレイン用のｐ＋型の半導体領域ＱＩＲの構造は、上記したｐ＋型の半導体領域ＱＧＲ，ＱＨＲと同じである。ｐチャネル型の垂直選択トランジスタＱｙｐのｐ＋型の半導体領域ＱＨＲは、ｐチャネル型の増幅トランジスタＱａｐと共有になっている。このｐ＋型の半導体領域ＱＨＲは、配線ＷＬ１３を通じてｎチャネル型の垂直選択トランジスタＱｙｎのソース・ドレイン用のｎ＋型の半導体領域ＱＤＲと電気的に接続されている。一方、ｐチャネル型の垂直選択トランジスタＱｙｐのｐ＋型の半導体領域ＱＩＲは、配線ＷＬ１４を通じてｎチャネル型の垂直選択トランジスタＱｙｎのソース・ドレイン用のｎ＋型の半導体領域ＱＣＲと電気的に接続され、垂直信号線ＹＬと電気的に接続されている。
【０１１５】
ここで、上記した図１７では、ｎチャネル型の垂直選択トランジスタＱｙｎが、ＣＭＯＳソースフォロワ回路の出力端子と垂直信号線ＹＬ（図１６等参照）とを接続するパストランジスタの役割を果たしている。しかし、パストランジスタは、入力電圧が、しきい値電圧分だけシフトする場合がある。変形例２では、垂直選択トランジスタをトランスミッションゲート回路にすることにより、しきい値電圧のシフトを解消することができる。したがって、パストランジスタのゲート入力電圧をしきい値電圧分だけ昇圧することなく、固体撮像装置ＳＳの動作安定性および動作信頼性を向上させることができる。また、前記の昇圧をするための昇圧回路を省略でき、回路の占有面積を低減できる利点もある。これら以外の構成や効果は前記実施の形態１，２で説明したのと同じである。
【０１１６】
（変形例２の変形例）
図２５は図２４の変形例の図２３のＩＩＩ−ＩＩＩ線の概略断面図である。
【０１１７】
ここでは、埋込絶縁層領域ＴＢＲの基板ＳＢのｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの間に、半導体層ＳＬの主面から基板ＳＢの裏面まで達する溝型の分離部ＳＴ６が形成されている。これにより、ｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとが、溝型の分離部ＳＴ６により電気的に完全に分離されている。この場合、図２３および図２４で説明した効果に加えて、図２２で説明した効果を得ることができる。これら以外の構成や効果は前記実施の形態１，２で説明したのと同じである。
【０１１８】
（実施の形態３）
＜有機光電変換素子を用いた画素の構成例＞
図２６は本実施の形態３の画素の拡大平面図、図２７は図２６のＩＶ−ＩＶ線の概略断面図である。
【０１１９】
本実施の形態３では、図２６および図２７に示すように、入射光ＰＬを基板ＳＢの主面側から入射させる表面照射型のＣＭＯＳイメージセンサが例示されている。そして、光電変換素子として、フォトダイオードＰＤの他に有機光電変換素子ＯＰＤが使用されている。有機光電変換素子ＯＰＤは、図２６に示すように、平面視でフォトダイオードＰＤを覆うように重なって設置され、図２７に示すように、断面視でマイクロレンズＭＬとフォトダイオードＰＤとの間に設置されている。
【０１２０】
有機光電変換素子ＯＰＤは、下部電極ＰＤＥと上部電極ＰＵＥとそれらに挟まれた有機光電変換膜ＯＰＦとを有している。有機光電変換膜ＯＰＦは、入射光ＰＬのうちの特定の波長領域の光を吸収（検出）して電子に変換する特性を持つ有機材料で形成されている。ここでは、例えば、緑色の波長の光を吸収（検出）して電子に変換する有機光電変換膜ＯＰＦが使用されている。この有機光電変換膜ＯＰＦの材料としては、例えば、ローダーミン系色素、メラシアニン系色素またはキナクリドン等を含む公知の有機材料等が使用されている。
【０１２１】
下部電極ＰＤＥおよび上部電極ＰＵＥは、例えば、インジウム錫（ＩＴＯ）膜または酸化インジウム亜鉛膜等のような光透過性を有する公知の透明導電膜で形成されている。下部電極ＰＤＥは、ＣＭＯＳソースフォロワ回路の増幅トランジスタＱａｎ，Ｑａｐのゲート電極ＡＧ１，ＡＧ２およびリセットトランジスタＱｒのソース用のｎ＋型の半導体領域ＱＦＲと電気的に接続されている。なお、有機光電変換膜ＯＰＦとフォトダイオードＰＤとの間において基板ＳＢの主面上には、反射防止膜ＡＦが設けられている。また、埋込絶縁層領域ＴＢＲ内の基板ＳＢの主面上方には、受光領域以外を覆うように配線ＷＬ１５が形成されている。この配線ＷＬ１５は、受光領域以外に光が入るのを防止する遮光機能を有している。
【０１２２】
また、この実施の形態３では、基板ＳＢに形成されたフォトダイオードＰＤが、有機光電変換膜ＯＰＦで検出する色とは異なる色の波長の光（例えば、青色や赤色の波長の光）を吸収（検出）して電荷に変換する構成になっている。なお、このフォトダイオードＰＤが接続される画素トランジスタ（ソースフォロワ回路）は前記実施の形態１，２で説明したものが他の場所に配置されている。すなわち、この場合のフローティングディフュージョンＦＤは、有機光電変換素子ＯＰＤが接続されたソースフォロワ回路とは別のソースフォロワ回路に金属配線を介して電気的に接続されている（図示せず）。
【０１２３】
本実施の形態３によれば、光電変換素子として有機光電変換素子ＯＰＤを用いた場合でも前記実施の形態１，２と同様の効果を得ることができる。また、個々の画素ＰＸにおいて、異なる色の波長の光を検出する光電変換素子（フォトダイオードＰＤおよび有機光電変換素子ＯＰＤ）を同一平面位置に重ねて配置したことにより、画素領域ＰＸＲの占有面積を大幅に縮小することができる。このため、チップサイズを小型化することができる。一方、チップサイズを変えないならば、画素数を大幅に増やせるので、固体撮像装置ＳＳの画質を向上させることができる。これら以外の構成や効果は前記実施の形態１，２で説明したのと同じである。なお、ここでは、ソースフォロワ回路をＣＭＯＳソースフォロワ回路としたが、前記実施の形態１と同様のソースフォロワ回路としても良い。また、垂直選択トランジスタをトランスミッションゲート回路としたが、前記実施の形態１と同様に単体のｎチャネル型の垂直選択トランジスタで構成しても良い。
【０１２４】
（実施の形態４）
図２８は本実施の形態４の画素の拡大平面図、図２９は図２８のＶ−Ｖ線の概略断面図である。なお、図２８は図２９の上側の基板ＳＢの主面の拡大平面図を示している。
【０１２５】
本実施の形態４では、図２８に示すように、基板領域ＢＫＲの基板ＳＢに電荷蓄積層ＥＡＬが設けられている。この電荷蓄積層ＥＡＬは、有機光電変換素子ＯＰＤで変換された電荷を蓄える領域であり、電荷読出トランジスタＱｔ２と電気的に接続されている。電荷読出トランジスタＱｔ２は、ｎチャネル型の電界効果トランジスタからなり、基板ＳＢに設けられている。なお、符号ＴＧ２は、電荷読出トランジスタＱｔ２のゲート電極を示している。
【０１２６】
また、埋込絶縁層領域ＴＢＲには、有機光電変換素子ＯＰＤ用の画素トランジスタＱ（増幅トランジスタＱａｎ２、リセットトランジスタＱｒ２および垂直選択トランジスタＱｙｎ２）が設置されている。この増幅トランジスタＱａｎ２、リセットトランジスタＱｒ２および垂直選択トランジスタＱｙｎ２の構成は、それぞれフォトダイオードＰＤ用の増幅トランジスタＱａｎ、リセットトランジスタＱｒおよび垂直選択トランジスタＱｙｎと同じである。そして、有機光電変換素子ＯＰＤ用の電荷読出トランジスタＱｔ２の一方のｎ＋型の半導体領域ＱＢＲ２（フローティングディフュージョンＦＤ２）は、増幅トランジスタＱａｎ２のゲート電極ＡＧ１およびリセットトランジスタＱｒ２のｎ＋型の半導体領域ＱＦＲと電気的に接続されている。
【０１２７】
また、図２８に示すように、基板領域ＢＫＲには、リセットトランジスタＱｒ３が配置されている。このリセットトランジスタＱｒ３は、有機光電変換素子ＯＰＤの下部電極ＰＤＥの電圧をリセットするためのトランジスタである。このリセットトランジスタＱｒ３は、例えば、ｎチャネル型の電界効果トランジスタからなり、ゲート電極ＲＧ３と、ゲート絶縁膜（図示せず）と、ソース・ドレイン用のｎ＋型の半導体領域ＱＪＲ，ＱＫＲとを有している。ゲート電極ＲＧ３は、例えば、低抵抗なポリシリコンからなり、例えば、平面帯状にパターニングされている。ゲート絶縁膜は、酸化シリコン膜からなり、ゲート電極ＲＧ３と基板ＳＢとの間に形成されている。ｎ＋型の半導体領域ＱＪＲ，ＱＫＲは、上記ｎ＋型の半導体領域ＱＢＲと同じ構成になっている。一方のｎ＋型の半導体領域ＱＪＲは配線を通じて電源電位Ｖｄｄ２を供給する電源端子と電気的に接続されている。一般に、電源電位Ｖｄｄ２は、フォトダイオードＰＤのリセットトランジスタＱｒの電源電位Ｖｄｄとは異なり、Ｖｄｄ２＞Ｖｄｄであることが多い。もちろん、Ｖｄｄ２＝Ｖｄｄ、Ｖｄｄ２＜Ｖｄｄとすることもできる。他方のｎ＋型の半導体領域ＱＫＲは配線を通じて有機光電変換素子ＯＰＤの下部電極ＰＤＥ（図２９参照）と電気的に接続されている。
【０１２８】
また、本実施の形態４では、図２９に示すように、２枚の基板（第１半導体基板、第２半導体基板）ＳＢ，ＳＢの裏面（第２面、第４面）同士が裏面の裏面絶縁膜ＢｉＬ，ＢｉＬを介してハイブリッド接合されている。ハイブリッド接合は、基板ＳＢ，ＳＢの各々の裏面の電極ＭＥ，ＭＥ同士の接合と裏面絶縁膜ＢｉＬ，ＢｉＬ同士の接合とを同一の熱処理工程で行う接合のことである。電極ＭＥ，ＭＥは、例えば、銅（Ｃｕ）からなる。電極ＭＥ，ＭＥ同士は、熱処理時の銅原子のグレイン成長中の相互拡散により接合される。裏面絶縁膜ＢｉＬ，ＢｉＬ同士は、熱処理による脱水縮合反応により界面にてシリコンと酸素との共有結合が形成されることで接合される。
【０１２９】
電極ＭＥ，ＭＥは、配線（貫通配線）ＷＬ２０，ＷＬ２１の一端と電気的に接続されている。配線ＷＬ２０，ＷＬ２１は、分離部（第３分離部、第４分離部、第７分離部、第８分離部）ＳＴ２，ＳＴ２の内部に形成されている。この配線ＷＬ２０，ＷＬ２１の他端は、各基板ＳＢの主面側の分離部ＳＴ２，ＳＴ２の上面から露出されている。一方の配線ＷＬ２０の他端は、コンタクトホールＣＨＳ内のプラグを通じて、一方の基板ＳＢ側（図２９の上側）の垂直選択トランジスタＱｙｎのｎ＋型の半導体領域ＱＣＲと電気的に接続されている。コンタクトホールＣＨＳ内のプラグは、例えば、タングステンからなり、コンタクトホールＣＨＳ内に埋め込まれている。コンタクトホールＣＨＳは、平面視で配線ＷＬ２０およびｎ＋型の半導体領域ＱＣＲの両方に重なるように層間絶縁膜ＩＦ１に形成されている。他方の配線ＷＬ２１の他端は、他方の基板ＳＢ側（図２９の下側）で垂直信号線ＹＬと電気的に接続される。このような構造により、一方（図２９の上側）の基板ＳＢの主面（第１面）側の素子および配線と、他方（図２９の下側）の基板ＳＢの主面（第３面）側の素子および配線とが電気的に接続され、それ以外の接合面は物理的に接合されている。なお、電極ＭＥ，ＭＥの直径は、基板ＳＢ，ＳＢ同士の接合時に電極ＭＥ，ＭＥ同士の合わせずれを考慮して、配線ＷＬ２０，ＷＬ２１より大径になっている。
【０１３０】
また、一方の基板ＳＢの画素（第１画素）ＰＸと他方の基板ＳＢの画素（第２画素）ＰＸとの構造は同じである。また、一方の基板ＳＢの埋込絶縁層領域ＴＢＲの埋込絶縁層（第１絶縁層）ＢＯＸおよび半導体層（第１半導体層）ＳＬと、他方の基板ＳＢの埋込絶縁層領域（第３領域）ＴＢＲの埋込絶縁層（第２絶縁層）ＢＯＸおよび半導体層（第２半導体層）ＳＬとは同じである。また、一方の基板ＳＢの主面側の垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの構造と、他方の基板ＳＢの主面側の垂直選択トランジスタＱｙｎ、増幅トランジスタ（第４電界効果トランジスタ）ＱａｎおよびリセットトランジスタＱｒの構造とは同じである。また、一方の基板ＳＢのバックゲート用のｎ＋型の半導体領域（第１のバックゲート用の半導体領域）ＢＧＲ１の構造と、他方の基板ＳＢのバックゲート用のｎ＋型の半導体領域（第２のバックゲート用の半導体領域）ＢＧＲ１の構造とは同じである。さらに、一方の基板ＳＢのバックゲート給電領域（第１の制御電圧供給用の半導体領域）ＢＳＲ１の構造と、他方の基板ＳＢのバックゲート給電領域（第２の制御電圧供給用の半導体領域）ＢＳＲ１の構造とは同じである。
【０１３１】
裏面絶縁膜ＢｉＬは、例えば、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜または酸化アルミニウム膜の単体膜、またはこれらの積層膜により形成されている。裏面絶縁膜ＢｉＬは、各基板ＳＢの裏面全面に設けられ、光経路の主軸周辺では光が透過する。このため、裏面絶縁膜ＢｉＬの厚さを調整することで裏面絶縁膜ＢｉＬに反射防止膜としての機能を持たせるようにしても良い。これにより、画素ＰＸの感度を向上させることができる。また、裏面絶縁膜（抑制層）ＢｉＬが酸化ハフニウム膜を有する場合には、上記したように、フォトダイオードＰＤ，ＰＤのｎ型の半導体領域ＤＫＲから基板ＳＢの裏面まで空乏層が延びるのを防止できるので、暗電流や暗時白点の増加を抑制または防止することができる。
【０１３２】
また、本実施の形態４では、入射光ＰＬの光経路の主軸に沿って、有機光電変換素子ＯＰＤ、フォトダイオード（第２光電変換素子）ＰＤｂ（ＰＤ）およびフォトダイオード（第１光電変換素子）ＰＤｒ（ＰＤ）が図の下から順に配置されている。
【０１３３】
有機光電変換素子ＯＰＤは、例えば、緑色の波長の光を光電変換するようになっている。図２９の基板領域ＢＫＲの上側の基板ＳＢのフォトダイオードＰＤｒは、例えば、赤色の波長の光を光電変換するようになっている。図２９の基板領域（第４領域）ＢＫＲ下側の基板ＳＢのフォトダイオードＰＤｂは、例えば、青色の波長の光を光電変換するようになっている。上下の基板ＳＢ，ＳＢの厚さは、フォトダイオードＰＤｂ，ＰＤｒが受光する光の波長に応じて異なっている。すなわち、赤色の光の波長を受光するフォトダイオードＰＤｒが配置された上側の基板ＳＢの厚さが、青色の光の波長を受光するフォトダイオードＰＤｂが配置された下側の基板ＳＢの厚さより厚く形成されている。なお、一方の基板ＳＢの主面側の電荷読出トランジスタ（第１電界効果トランジスタ）Ｑｔと、他方の基板ＳＢの主面側の電荷読出トランジスタ（第３電界効果トランジスタ）Ｑｔとは、それぞれのｎ型の半導体領域ＤＫＲ，ＤＫＲの深さが異なるだけで他は同じである。
【０１３４】
これらの有機光電変換素子ＯＰＤおよび２個のフォトダイオードＰＤｂ，ＰＤｒは、平面視で重なるように配置されている。すなわち、１単位の画素ＰＸで、赤、緑および青の３色の分光が可能になっている。なお、１つの画素ＰＸで３色の分光が可能なのでカラーフィルタは設置されていない。
【０１３５】
本実施の形態４では、前記実施の形態１〜３で得られた効果の他に以下の効果を得ることができる。すなわち、１単位の画素ＰＸで３色の分光が可能なので、画素領域ＰＸＲの占有面積を大幅に縮小することができる。このため、チップサイズを縮小することができる。一方、チップサイズを変えないならば画素数を大幅に増やせる。ベイヤ配列による１画素で１色の情報を得る構成に比べて、単位占有面積当たりの画素情報を３倍にすることができる。また、フォトダイオードＰＤｒ，ＰＤｂが裏面絶縁膜ＢｉＬで電気的に分離されているため、赤と青の信号が混じらず、色が混じること（混色）による画質の劣化が起こらない。したがって、固体撮像装置ＳＳの画質を向上させることができる。これら以外の構成や効果は前記実施の形態１〜３で説明したのと同じである。
【０１３６】
なお、ここでは、ソースフォロワ回路として前記実施の形態１のソースフォロワ回路を例示したが、前記変形例２等と同様にＣＭＯＳソースフォロワ回路を用いても良い。この場合、埋込絶縁層領域ＴＢＲ側は、図１８等のようにＣＭＯＳフォロワ回路を例示した基板ＳＢを２枚用意し、その各々の裏面同士を接合した状態になる。すなわち、一方（図２９の上側）の基板ＳＢの増幅トランジスタ（第２電界効果トランジスタ）Ｑａは、ｎチャネル型の増幅トランジスタＱａｎ（第１のｎチャネル型の電界効果トランジスタ）と、ｐチャネル型の増幅トランジスタＱａｐ（第１のｐチャネル型の電界効果トランジスタ）とを有する。また、一方の基板ＳＢの埋込絶縁層領域ＴＢＲには、ｐ型ウエル（第１のｐ型半導体領域）ＰＷＴとｎ型ウエル（第１のｎ型半導体領域）ＮＷＴとが設けられている。ｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの間には分離部（第５分離部）ＳＴ５が設けられている。そして、一方の基板ＳＢのｐ型ウエルＰＷＴには、バックゲート用のｐ＋型半導体領域（第１のバックゲート用のｐ型半導体領域）ＢＧＲ１が設けられ、ｎ型ウエルＮＷＴには、バックゲート用のｎ＋型半導体領域（第１のバックゲート用のｎ型半導体領域）ＢＧＲ２が設けられている。他方（図２９の下側）の基板ＳＢの増幅トランジスタ（第４電界効果トランジスタ）Ｑａは、ｎチャネル型の増幅トランジスタＱａｎ（第２のｎチャネル型の電界効果トランジスタ）と、ｐチャネル型の増幅トランジスタＱａｐ（第２のｐチャネル型の電界効果トランジスタ）とを有する。また、他方の基板ＳＢの埋込絶縁層領域ＴＢＲには、ｐ型ウエル（第２のｐ型半導体領域）ＰＷＴとｎ型ウエル（第２のｎ型半導体領域）ＮＷＴとが設けられている。このｐ型ウエルＰＷＴとｎ型ウエルＮＷＴとの間にも分離部（第６分離部）ＳＴ５が設けられている。そして、他方の基板ＳＢのｐ型ウエルＰＷＴには、バックゲート用のｐ＋型半導体領域（第２のバックゲート用のｐ型半導体領域）ＢＧＲ１が設けられ、ｎ型ウエルＮＷＴには、バックゲート用のｎ＋型半導体領域（第２のバックゲート用のｎ型半導体領域）ＢＧＲ２が設けられている。
【０１３７】
また、垂直選択トランジスタを単体のｎチャネル型の垂直選択トランジスタで構成したが、前記実施の形態２，３と同様にトランスミッションゲート回路としても良い。
【０１３８】
（画素レイアウトの変形例１）
図３０は画素レイアウトの変形例１の拡大平面図である。
【０１３９】
この変形例１では、例えば、４つのフォトダイオードＰＤで１つのフローティングディフュージョンＦＤを共有している。すなわち、１つのフローティングディフュージョンＦＤの４つの角部の各々の近傍に電荷読出トランジスタＱｔを介してフォトトランジスタＰＤが配置されている。また、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの単位画素トランジスタＵＱを４つのフォトダイオードＰＤで共有している。これにより、画素の占有面積を大幅に縮小できるので、画素領域の占有面積を縮小できる。また、画素領域の占有面積を変えないならば画素数を大幅に増やすことができる。
【０１４０】
また、増幅トランジスタＱａｎは、図３０の左右方向において、ゲート電極ＡＧ１の位置が、フローティングディフュージョンＦＤの位置と一致するように配置されている。これにより、増幅トランジスタＱａｎのゲート電極ＡＧ１とフローティングディフュージョンＦＤとを配線ＷＬ２２によりほぼ直線的に接続することができる。このため、配線ＷＬ２２の配線長を短くすることができる上、全体的な配線レイアウトを簡素化することができる。なお、ここでは図面を見易くするため配線ＷＬ２２のみを示し、他の配線を省略しているが、配線の接続状態は前記実施の形態１と同じである。また、図３０の断面構造は図４等と同じである。
【０１４１】
図３１は図３０の画素の配置例を示した画素領域の要部平面図である。
【０１４２】
画素領域ＰＸＲには、基板領域ＢＫＲと、埋込絶縁層領域ＴＢＲとが図３１の上下方向に沿って規則的に交互に並んで配置されている。基板領域ＢＫＲおよび埋込絶縁層領域ＴＢＲの各々は、図３１の左右方向に沿って連続的に延在している。
【０１４３】
図３０の４個のフォトダイオードＰＤおよび上記単位画素トランジスタＵＱは、図３１の左右方向に沿って規則的に並んで配置されている。このうち、４個のフォトダイオードＰＤの一群は基板領域ＢＫＲに配置され、単位画素トランジスタＵＱは埋込絶縁層領域ＴＢＲに配置されている。
【０１４４】
ウエル給電領域ＷＳＲは、同一行の基板領域ＢＫＲ内の複数のフォトダイオードＰＤで共有になっている。すなわち、同一行の基板領域ＢＫＲのｐ型ウエルは、その同一行の基板領域ＢＫＲ内の複数のフォトダイオードＰＤで共有になっており、その共有のｐ型ウエルＰＷＢ毎にウエル給電領域ＷＳＲが設けられている。これにより、ウエル給電領域ＷＳＲの数を減らせるので、画素領域ＰＸＲの占有面積を縮小することができる。
【０１４５】
これら以外の構成や効果は前記実施の形態１で説明したのと同じである。なお、ここでは、ソースフォロワ回路として前記実施の形態１のソースフォロワ回路を例示したが、前記変形例２等と同様にＣＭＯＳソースフォロワ回路を用いても良い。また、垂直選択トランジスタを単体のｎチャネル型の垂直選択トランジスタで構成したが、前記実施の形態２，３と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態３，４と同様に有機光電変換素子を設けても良い。また、前記実施の形態４と同様に、２枚の基板ＳＢ，ＳＢを貼り合せる構成としても良い。
【０１４６】
（画素レイアウトの変形例２）
図３２は画素の変形例の拡大平面図である。
【０１４７】
この変形例２では、垂直選択トランジスタＱｙｎ、増幅トランジスタＱａｎおよびリセットトランジスタＱｒの単位画素トランジスタＵＱを８個のフォトダイオードＰＤで共有している。すなわち、上記した４個のフォトダイオードＰＤの一群が単位画素トランジスタＵＱを挟むように配置されている。言い換えると、４個のフォトダイオードＰＤの一群の間に、単位画素トランジスタＵＱが配置されている。これにより、８個のフォトダイオードＰＤで１つの単位画素トランジスタＵＱを使用することが可能な構成になっている。
【０１４８】
図３３は図３２の画素の配置例を示した画素領域の要部平面図である。
【０１４９】
ここでは、図３３の上下方向に隣接する埋込絶縁層領域ＴＢＲの間に、４個のフォトダイオードＰＤの一群が２段配置されている。この場合、図３１に対して、１行分の埋込絶縁層領域ＴＢＲを無くすことができる。また、ウエル給電領域ＷＳＲの数を図３１の場合より減らすことができる。したがって、画素領域ＰＸＲの占有面積を図３１の場合より縮小できる。また、画素領域ＰＸＲの占有面積を変えないならば画素数を図３１の場合より増やすことができる。
【０１５０】
これら以外の構成や効果は前記実施の形態１と同じである。なお、この場合もソースフォロワ回路として前記変形例２等と同様にＣＭＯＳソースフォロワ回路を用いても良い。また、垂直選択トランジスタとして前記実施の形態２，３と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態３，４と同様に有機光電変換素子を設けても良い。また、前記実施の形態４と同様に、２枚の基板ＳＢ，ＳＢを貼り合せる構成としても良い。
【０１５１】
（画素レイアウトの変形例３）
図３４は図３２の画素の配置の変形例を示した画素領域の要部平面図である。
【０１５２】
この変形例３では、図３２の画素が千鳥状に配置されている。すなわち、図３４の左右方向に隣接する画素の位置が、図３４の上下方向にずれている。そして、埋込絶縁層領域ＴＢＲが複数個に分断され、分散した状態で配置されている。言い換えると、複数個の埋込絶縁層領域ＴＢＲが互いに離れて配置されている。埋込絶縁層領域ＴＢＲのＳＯＴＢ構造の場合、半導体層ＳＬ(図４等参照)が薄く、かつ、単位画素トランジスタＵＱの下に埋込絶縁層ＢＯＸ（図４等参照）があるので、単位画素トランジスタＵＱで発生した熱の放熱性が、基板ＳＢに設けたトランジスタの場合に比べて低下する。これに対して、この変形例３では、埋込絶縁層領域ＴＢＲを分散配置したことにより、埋込絶縁層領域ＴＢＲに設けた単位画素トランジスタＵＱの放熱性を向上させることができる。したがって、埋込絶縁層領域ＴＢＲに設けた単位画素トランジスタＵＱの動作信頼性を向上させることができる。
【０１５３】
また、図３５は図３４の画素レイアウトの変形例を示した画素領域の要部平面図である。
【０１５４】
この図３５では、上下方向に隣接する画素の間隔が図３４より狭くなっている。この場合、図３４の画素レイアウトと同様の効果が得られる他、図３４の画素レイアウトより画素領域ＰＸＲの占有面積を縮小できる。
【０１５５】
これら以外の構成や効果は前記実施の形態１と同じである。なお、図３４および図３５の場合もソースフォロワ回路として前記変形例２等と同様にＣＭＯＳソースフォロワ回路を用いても良い。また、垂直選択トランジスタとして前記実施の形態２，３と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態３，４と同様に有機光電変換素子を設けても良い。また、前記実施の形態４と同様に、２枚の基板ＳＢ，ＳＢを貼り合せる構成としても良い。
【０１５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５７】
例えば、同一チップ内に、固体撮像素子の他に、メモリやＣＰＵ（Central Processing Unit）等のような集積回路が配置された他の半導体装置にも適用できる。
【符号の説明】
【０１５８】
ＳＳ  固体撮像装置
ＣＨＰ  半導体チップ
ＰＸＲ  画素領域
ＰＸ  画素
ＹＤ  垂直駆動回路
ＣＳ  カラム信号処理回路
ＸＤ  水平駆動回路
ＣＣ  制御回路
ＯＣ  出力回路
ＸＬ  行選択信号線
ＸＳＬ  水平信号線
ＹＬ  垂直信号線
Ｑ  画素トランジスタ
ＵＱ  単位画素トランジスタ
ＳＢ  半導体基板
ＳＴ１〜ＳＴ６  溝型の分離部
ＢＫＲ  基板領域
ＰＷ，ＰＷＢ  ｐ型ウエル
ＷＳＲ  ウエル給電領域
ＰＤ，ＰＤｒ，ＰＤｂ  フォトダイオード
ＤＫＲ  ｎ型の半導体領域
ＤＡＲ  ｐ＋型の半導体領域
ＦＤ，ＦＤ２  フローティングディフュージョン
Ｑｔ，Ｑｔ２  電荷読出トランジスタ
ＴＧ，ＴＧ２  ゲート電極
ＴＧｉ  ゲート絶縁膜
ＱＡＲ  ｎ型の半導体領域
ＱＢＲ，ＱＢＲ２  ｎ＋型の半導体領域
ＴＢＲ  埋込絶縁層領域
ＰＷＴ  ｐ型ウエル
ＮＷＴ  ｎ型ウエル
Ｑａｎ，Ｑａｐ  増幅トランジスタ
ＡＧ１，ＡＧ２  ゲート電極
ＡＧｉ１，ＡＧｉ２  ゲート絶縁膜
Ｑｙｎ，Ｑｙｐ  垂直選択トランジスタ
ＹＧ１，ＹＧ２  ゲート電極
ＹＧｉ１，ＹＧｉ２  ゲート絶縁膜
Ｑｒ，Ｑｒ２，Ｑｒ３  リセットトランジスタ
ＲＧ，ＲＧ３  ゲート電極
ＲＧｉ  ゲート絶縁膜
ＱＣＲ  ｎ＋型の半導体領域
ＱＤＲ  ｎ＋型の半導体領域
ＱＥＲ  ｎ＋型の半導体領域
ＱＦＲ  ｎ＋型の半導体領域
ＱＧＲ  ｐ＋型の半導体領域
ＱＨＲ  ｐ＋型の半導体領域
ＱＩＲ  ｐ＋型の半導体領域
ＱＪＲ  ｎ＋型の半導体領域
ＱＫＲ  ｎ＋型の半導体領域
ＮＲ  ｎ型の半導体領域
ＮＲ１  ｎ−型の半導体領域
ＮＲ２  ｎ＋型の半導体領域
ＰＲ  ｐ型の半導体領域
ＰＲ１  ｐ−型の半導体領域
ＰＲ２  ｐ＋型の半導体領域
ＥＮＲ  ｎ＋型のエピタキシャル層
ＥＰＲ  ｐ＋型のエピタキシャル層
ＭＳ  シリサイド層
ＢＧＲ１  ｐ＋型の半導体領域
ＢＧＲ２  ｎ＋型の半導体領域
ＢＳＲ1，ＢＳＲ２  バックゲート給電領域
ＢＧＣ  バックゲート制御回路
ＩＦ１，ＩＦ２，ＩＦ３  層間絶縁膜
ＷＬ１〜ＷＬ８，ＷＬ１０〜ＷＬ１５，ＷＬ２０〜ＷＬ２２  配線
ＭＬ  マイクロレンズ
ＣＦ  カラーフィルタ
ＡＦ  反射防止膜
ＤＥ  誘電体膜
ＭＥ  電極
ＢｉＬ  裏面絶縁膜
【図１】
2018207000.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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