(57)【要約】【課題】  ＳＯＩ基板内に形成された消去デバイスを有する、改善された単一ポリ不揮発性メモリセル構造を提供する。【解決手段】  単一ポリ不揮発性メモリセルは、半導体層を含むＳＯＩ基板と、前記半導体層にある第１ＯＤ領域及び第２ＯＤ領域と、前記第１ＯＤ領域を前記第２ＯＤ領域から分離する絶縁領域と、前記第１ＯＤ領域に配置されたＰＭＯＳ選択トランジスタと、前記第１ＯＤ領域に配置されたＰＭＯＳフローティングゲートトランジスタと、を含む。前記ＰＭＯＳフローティングゲートトランジスタは、前記第１ＯＤ領域の上にあるフローティングゲートを含む。前記フローティングゲートから前記第２ＯＤ領域まで連続的に延び、前記第２ＯＤ領域に容量的に結合されたフローティングゲート拡張部がある。【選択図】  図２
2018101767.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、埋め込み酸化物層と、半導体層とを含むシリコンオンインスレータ（ＳＯＩ）基板と、
前記半導体層にある第１酸化物規定（ＯＤ）領域及び第２酸化物規定（ＯＤ）領域と、
前記半導体層内にある絶縁領域であって、該絶縁領域は前記第１ＯＤ領域を前記第２ＯＤ領域から分離する、絶縁領域と、
前記第１ＯＤ領域に配置されたＰＭＯＳ選択トランジスタと、
前記第１ＯＤ領域に配置されたＰＭＯＳフローティングゲートトランジスタであって、該ＰＭＯＳフローティングゲートトランジスタは、前記ＰＭＯＳ選択トランジスタに直列に接続されており、該ＰＭＯＳフローティングゲートトランジスタは、前記第１ＯＤ領域の上にあるフローティングゲートを含む、ＰＭＯＳフローティングゲートトランジスタと、
前記フローティングゲートから前記第２ＯＤ領域まで連続的に延び、前記第２ＯＤ領域に容量的に結合されたフローティングゲート拡張部と、を含む単一ポリ不揮発性メモリセル。
【請求項２】
前記ＰＭＯＳ選択トランジスタは、選択ゲートと、該選択ゲートと前記半導体層との間にある選択ゲート酸化物層と、Ｐ＋ソースドーピング領域と、Ｐ＋ドレイン／ソースドーピング領域と、を含み、
前記Ｐ＋ソースドーピング領域は、ソースラインに電気的に接続された、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項３】
前記ＰＭＯＳフローティングゲートトランジスタは、前記フローティングゲートと、前記フローティングゲートと前記半導体層との間にあるフローティングゲート酸化物層と、Ｐ＋ドレインドーピング領域と、前記Ｐ＋ドレイン／ソースドーピング領域と、を含み、
前記Ｐ＋ドレイン／ソースドーピング領域は、前記ＰＭＯＳ選択トランジスタと前記ＰＭＯＳフローティングゲートトランジスタにより共有される、請求項２に記載の単一ポリ不揮発性メモリセル。
【請求項４】
前記半導体層内にあるＮウェルをさらに含み、
前記Ｎウェルは前記第１ＯＤ領域と完全に重なる、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項５】
前記半導体層内にあり、前記第２ＯＤ領域と完全に重なるイオンウェルと、
前記第２ＯＤ領域内の前記イオンウェルの強度ドープ領域と、をさらに含む、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項６】
前記イオンウェルは、Ｎウェル又はＰウェルを含む、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項７】
前記強度ドープ領域は、Ｎ＋ドーピング領域である、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項８】
前記強度ドープ領域は、Ｐ＋ドーピング領域である、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項９】
前記フローティングゲート拡張部は、前記第１ＯＤ領域と前記第２ＯＤ領域との間にある前記絶縁領域を横断し、前記第２ＯＤ領域に部分的に重なることで、前記強度ドープ領域に容量的に結合される、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１０】
前記第２ＯＤ領域、前記強度ドープ領域、フローティングゲート酸化物層及び前記強度ドープ領域に容量的に結合された前記フローティングゲート拡張部が、まとめて消去デバイスを構成する、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１１】
動作において、選択ゲートは選択ゲート電圧ＶＳＧに結合され、前記ＰＭＯＳ選択トランジスタのＰ＋ソースドーピング領域は、ソースライン電圧ＶＳＬに電気的に結合され、前記Ｐ＋ドレイン／ソースドーピング領域及び前記フローティングゲートは電気的にフローティングし、前記ＰＭＯＳフローティングゲートトランジスタのＰ＋ドレインドーピング領域はビットライン電圧ＶＢＬに電気的に結合され、前記強度ドープ領域は消去ライン電圧ＶＥＬに電気的に結合された、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１２】
前記フローティングゲート拡張部と前記第２ＯＤ領域との重なり領域は、前記フローティングゲートと前記第１ＯＤ領域との重なり領域よりも小さい、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項１３】
前記フローティングゲート拡張部と前記第２ＯＤ領域との重なり領域は、前記フローティングゲートと前記第１ＯＤ領域との重なり領域よりも大きい、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項１４】
前記第１ＯＤ領域に連続する電荷収集領域をさらに含み、
前記電荷収集領域は、当該単一ポリ不揮発性メモリセルの動作中に前記半導体層内に蓄積された余剰の電子及び正孔を取集する、請求項４に記載の単一ポリ不揮発性メモリセル。
【請求項１５】
前記電荷収集領域は、第三ＯＤ領域と、該第三ＯＤ領域内にあるＮ＋ドーピング領域と、該Ｎ＋ドーピング領域と前記フローティングゲートの直下の前記半導体層とを接続するブリッジ領域と、を含む、請求項１４に記載の単一ポリ不揮発性メモリセル。
【請求項１６】
前記Ｎウェルは、前記第三ＯＤ領域及び前記ブリッジ領域と重なる、請求項１５に記載の単一ポリ不揮発性メモリセル。
【請求項１７】
選択ゲートと同じ側に、Ｐ＋ドーピング領域に連続するＮ＋ドーピング領域をさらに含むことで、突合せ接点領域を形成する、請求項１に記載の単一ポリ不揮発性メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関する。より詳細には、シリコンオンインスレータ（Silicon-on-insulator：ＳＯＩ）基板上に消去デバイスを有する単一ポリ不揮発性メモリセルの構造に関する。
【背景技術】
【０００２】
単一ポリ不揮発性メモリは、本技術分野で既知である。図１は、単一ポリ不揮発性メモリセルの概略配置図である。図１に示すように、単一ポリ不揮発性メモリセル１０は、直列に接続された二つのＰＭＯＳトランジスタ１２及び１４を含む。ＰＭＯＳトランジスタ１２は、選択ゲート２２と、Ｐ＋ソースドーピング領域３２と、Ｐ＋ドレイン／ソースドーピング領域３４と、を含む。ＰＭＯＳトランジスタ１４は、フローティングゲート２４と、Ｐ＋ドレイン／ソースドーピング領域３４と、Ｐ＋ドレインドーピング領域３６と、を含む。直列に接続された二つのＰＭＯＳトランジスタ１２及び１４はＰ＋ドレイン／ソースドーピング領域３４を共有する。単一ポリ不揮発性メモリセル１０は、ＣＭＯＳ論理プロセスと完全互換性がある。
【０００３】
動作において、ＰＭＯＳトランジスタ１２の選択ゲート２２は、選択ゲート電圧ＶＳＧに結合され、ＰＭＯＳトランジスタ１２のＰ＋ソースドーピング領域３２は、ソースライン接点を介してソースライン電圧ＶＳＬに電気的に結合され、Ｐ＋ドレイン／ソースドーピング領域３４及びフローティングゲート２４は電気的にフローティングし、ＰＭＯＳトランジスタ１４のＰ＋ドレインドーピング領域３６は、ビットライン接点を介してビットライン電圧ＶＢＬに電気的に結合され、プログラムモード下では、電子はフローティングゲート２４に選択的に注入され、記憶される。メモリ構造は、低電圧で動作される。
【０００４】
単一ポリ不揮発性メモリは、標準的なＣＭＯＳ論理プロセスと互換性があるため、混合モード回路及びマイクロコントローラ（システムオンチップ、ＳＯＣ等）における組み込みメモリ、組み込み不揮発性メモリの分野に応用される。
【０００５】
ＮＶＭ装置をますます小さく製造しようとする傾向がある。ＮＶＭ装置が更に小さくなるため、メモリシステムのビット当たりのコストが減少するであろうということが期待される。しかし、先行技術のＮＶＭセルの拡張性は、メモリアレイ領域のシャロートレンチアイソレーション（shallow  trench  isolation：ＳＴＩ）の深さよりも深い接合深さまで基体に注入されるＩ／Ｏイオンウェルを注入する方式によって制限される。
【発明の概要】
【０００６】
本発明の一つの目的は、ＳＯＩ（silicon-on-insulator）基板内に形成された消去デバイスを有する、改善された単一ポリ不揮発性メモリセル構造を提供することである。
【０００７】
本発明の別の目的は、小さくされたメモリセルサイズを有する、改善された単一ポリ再プログラム可能な（multi-time  programmable）（ＭＴＰ）不揮発性メモリセルを提供することである。
【０００８】
本発明の第一の観点によれば、シリコン基板と、埋め込み酸化物層と、半導体層とを含むシリコンオンインスレータ（ＳＯＩ）基板と、前記半導体層にある第１酸化物規定（ＯＤ）領域及び第２酸化物規定（ＯＤ）領域と、前記半導体層内にある絶縁領域であって、該絶縁領域は前記第１ＯＤ領域を前記第２ＯＤ領域から分離する、絶縁領域と、前記第１ＯＤ領域に配置されたＰＭＯＳ選択トランジスタと、前記第１ＯＤ領域に配置されたＰＭＯＳフローティングゲートトランジスタであって、該ＰＭＯＳフローティングゲートトランジスタは、前記ＰＭＯＳ選択トランジスタに直列に接続されており、該ＰＭＯＳフローティングゲートトランジスタは、前記第１ＯＤ領域の上にある（overlying）フローティングゲートを含む、ＰＭＯＳフローティングゲートトランジスタと、前記フローティングゲートから前記第２ＯＤ領域まで連続的に延び、前記第２ＯＤ領域に容量的に結合されたフローティングゲート拡張部と、を含む単一ポリ不揮発性メモリセルである。
【０００９】
前記ＰＭＯＳ選択トランジスタは、選択ゲートと、該選択ゲートと前記半導体層との間にある選択ゲート酸化物層と、Ｐ＋ソースドーピング領域と、Ｐ＋ドレイン／ソースドーピング領域と、を含み、前記Ｐ＋ソースドーピング領域は、ソースラインに電気的に接続される。
【００１０】
前記ＰＭＯＳフローティングゲートトランジスタは、前記フローティングゲートと、前記フローティングゲートと前記半導体層との間にあるフローティングゲート酸化物層と、Ｐ＋ドレインドーピング領域と、前記Ｐ＋ドレイン／ソースドーピング領域と、を含み、前記Ｐ＋ドレイン／ソースドーピング領域は、前記ＰＭＯＳ選択トランジスタと前記ＰＭＯＳフローティングゲートトランジスタにより共有される。
【００１１】
一つの実施形態によれば、Ｎウェル又はＰウェル等のイオンウェルが前記半導体層内に配されることができる。前記イオンウェルは、前記第２ＯＤ領域と完全に重なる。Ｎ＋又はＰ＋ドーピング領域等の強度ドープ領域が前記第二領域内のイオンウェル内に配される。前記第二領域、前記強度ドープ領域、前記フローティングゲート酸化物層及び前記強度ドープ領域に容量的に結合された前記フローティングゲート拡張部が、まとめて消去デバイスを構成する。
【００１２】
別の実施形態によれば、当該単一ポリ不揮発性メモリセルは、前記第１ＯＤ領域に連続する電荷収集領域をさらに含み、前記電荷収集領域は、当該単一ポリ不揮発性メモリセルの動作中に前記半導体層内に蓄積された余剰の電子及び正孔を収集する。前記電荷収集領域は、第三ＯＤ領域と、該第三ＯＤ領域内にあるＮ＋ドーピング領域と、該Ｎ＋ドーピング領域と前記フローティングゲートの直下の前記半導体層とを接続するブリッジ領域と、を含む。
【００１３】
さらに別の実施形態によれば、当該単一ポリ不揮発性メモリセルは、前記選択ゲートと同じ側に、前記Ｐ＋ドーピング領域と連続するＮ＋ドーピング領域をさらに含むことで、突合せ接点領域を形成する。
【００１４】
本発明のこれらの目的及び他の目的は、当業者とっては、様々な図表及び図面において例示される好ましい実施形態についての発明を実施するための形態を読めば、疑いなく明らかとなるものである。
【００１５】
添付の図面は、実施形態のさらなる理解を提供するために含まれ、この明細書に組み込まれるととともに、この明細書の一部を構成する。それらの図面は、いくつかの実施形態を例示し、発明を実施するための形態とともに、それらの原理を説明するのに役立つ。
【図面の簡単な説明】
【００１６】
【図１】図１は、先行技術の単一ポリ不揮発性メモリセルを示す概略配置図である。
【図２】図２は、本発明の一つの実施形態に従う単一ポリ不揮発性メモリセルの一部を示す概略配置図である。
【図３】図３は、図２の線Ｉ−Ｉ´に沿ったメモリセルユニットの断面図である。
【図４】図４は、図２の線ＩＩ−ＩＩ´に沿ったメモリセルユニットの断面図である。
【図５】図５は、本発明の別の実施形態に従う、図２の単一ポリ不揮発性メモリの変形を示す。
【図６】図６は、本発明の別の実施形態に従う、図２の単一ポリ不揮発性メモリの変形を示す。
【図７】図７は、本発明の別の実施形態に従う、図２の単一ポリ不揮発性メモリの変形を示す。
【図８】図８は、図２から図７まで明記されたような、メモリセルユニットのプログラミング（programming：ＰＧＭ）動作、読出（reading：ＲＥＡＤ）動作又は消去（erasing：ＥＲＳ）動作の例示の動作条件を図示する。
【図９】図９は、本発明の別の実施形態に従う単一ポリ不揮発性メモリセルの一部を示す概略配置図である。
【図１０】図１０は、図９の線ＩＩＩ−ＩＩＩ´に沿ったメモリセルユニットの断面図である。
【図１１】図１１は、図９の線ＩＶ−ＩＶ´に沿ったメモリセルユニットの断面図である。
【図１２】図１２は、本発明のさらに別の実施形態に従う、図９の単一ポリ不揮発性メモリセルの変形を示す。
【図１３】図１３は、図９及び図１２まで明記されたような、メモリセルユニットのプログラミング（ＰＧＭ）動作、読出（ＲＥＡＤ）動作又は消去（ＥＲＳ）動作についての例示の動作条件を示す。
【発明を実施するための形態】
【００１７】
全ての図面が図式的であることに留意すべきである。明瞭性及び便宜上の目的のため、図の部分の相対的な寸法及び比率は、大きさにおいて、誇張されているか、又は縮小されている。同じ参照符号は、概して、修正された、及び異なる実施形態における対応する、又は類似の特徴を参照するために使用される。
【００１８】
以下の説明において、多数の特定の詳細が、本発明の完全な理解を提供するために与えられる。しかし、本発明がこれらの特定の詳細なしで実施され得るということは、当業者にとって明らかであろう。さらに、いくつかのシステム構成及び処理ステップは、これらが当業者には良く知られているはずであるので、詳細に開示されない。他の実施例が利用され得るとともに、構造上の変更、論理的な変更、及び電気的な変更が、本発明の範囲からはずれずに行われ得る。
【００１９】
同様に、装置の実施例を示す図は、半図式的（semi-diagrammatic）であり、正確な縮尺ではなく、いくつかの寸法は、提示の明瞭性のために、図面において誇張されている。同様に、複数の実施例がいくつかの共通の特徴を有するとして開示及び説明される場合には、類似の（like  or  similar）特徴は、その特徴の図解及び記述を簡略化するために、通常、類似の参照符号によって説明されることになる。
【００２０】
本発明は、消去デバイスを有する単一ポリ不揮発性メモリに関連し、これは、再プログラム可能なメモリ（ＭＴＰ）として機能することができる。単一ポリ不揮発性メモリは、ＳＯＩ（シリコンオンインスレータ（silicon-on-insulator）又はセミコンダクタオンインスレータ（semiconductor-on-insulator））基板に製造される。ＳＯＩ基板は、シリコン基板と、埋め込み酸化物層と、その埋め込み酸化物層上にあるシリコン（又は半導体）アクティブ層と、を含むことができる。単一ポリ不揮発性メモリデバイスは、シリコン（又は半導体）アクティブ層内又はこの層上に製造される。ＳＯＩ基板は、従来のＳＩＭＯＸ方法を用いて製造されることのできる、任意の商業的に入手可能なＳＯＩ製品であってよく、それらには限られない。単一ポリ不揮発性メモリデバイスは、完全に空乏化したＳＯＩデバイス又は部分的に空乏化したＳＯＩデバイスであってよい。
【００２１】
図２は、本発明の一つの実施形態に従う単一ポリ不揮発性メモリの一部を示す概略配置図である。図３は、図２の線Ｉ−Ｉ´に沿った断面図である。図４は、図２の線ＩＩ−ＩＩ´に沿った断面図である。図２に示すように、単一ポリ不揮発性メモリ１は、例えば、４つのメモリセルユニットＣ１〜Ｃ４である、複数のメモリセルを含む。図２のメモリセルの配置は、説明することのみを目的としていると理解される。図２においては、たとえば、３つの酸化物規定（ＯＤ）領域ＯＤ１、ＯＤ２及びＯＤ３が示されている。本発明の実施形態によれば、メモリセルユニットＣ１及びＣ２は酸化物規定領域ＯＤ１上に製造され、メモリセルユニットＣ３及びＣ４は酸化物規定領域ＯＤ２上に製造される。
【００２２】
本発明の実施形態によれば、酸化物規定領域ＯＤ１、ＯＤ２及びＯＤ３は、基準ｙ軸に沿って延びたストライプ形状領域であることができる。酸化物規定領域ＯＤ１、ＯＤ２及びＯＤ３は、シャロートレンチアイソレーション（ＳＴＩ）領域３００によって互いに絶縁されている。２つのワードラインＷＬ１及びＷＬ２のみが図２に示されている。その２つのワードラインＷＬ１及びＷＬ２は、酸化物規定領域ＯＤ１及びＯＤ２と交差し、基準ｘ軸に沿って延びている。消去デバイス２５０は酸化物規定領域ＯＤ３上に製造することができる。本発明の実施形態によれば、消去デバイス２５０は、４つのメモリセルユニットＣ１〜Ｃ４により共有されることができる。
【００２３】
本発明の実施形態によれば、酸化物規定領域ＯＤ３が、酸化物規定領域ＯＤ１と酸化物規定領域ＯＤ２との間に介在している。酸化物規定領域ＯＤ３は、２つのワードラインＷＬ１及びＷＬ２とは間隔を置いている。酸化物規定領域ＯＤ３は、上方から見ると、２つのワードラインＷＬ１及びＷＬ２とは重なっていない。
【００２４】
本発明の実施形態によれば、メモリセルユニットＣ１及びメモリセルユニットＣ２は、同一のＰ＋ドレイン／ソースドーピング領域及び同一のビットライン接点を共有する。本発明の実施形態によれば、メモリセルユニットＣ３及びメモリセルユニットＣ４は、同一のＰ＋ドレインドーピング領域及び同一のビットライン接点を共有する。
【００２５】
図２、図３及び図４に示すように、４つのメモリセルユニットの各々（メモリセルユニットＣ１を例にとる）は、ＰＭＯＳ選択トランジスタ１０２と、ＰＭＯＳ選択トランジスタ１０２に直列に接続されたＰＭＯＳフローティングゲートトランジスタ１０４と、を含む。ＰＭＯＳ選択トランジスタ１０２及びＰＭＯＳフローティングゲートトランジスタ１０４は、ＳＯＩ基板２００の半導体層２３０内に規定された酸化物規定領域ＯＤ１上にまとめて形成されている。メモリセルユニットＣ２のセル構造は、メモリセルユニットＣ１のものとは鏡面対称である。メモリセルユニットＣ３及びＣ４のセル構造は、それぞれ、メモリセルユニットＣ１及びＣ２のものとは鏡面対称である。
【００２６】
半導体層２３０は、単結晶シリコン層であってよく、これに限られない。ＳＯＩ基板２００は、埋め込み酸化物層２２０と、シリコン基板２１０と、をさらに含むことができる。半導体層２３０は、埋め込み酸化物層２２０によってシリコン基板２１０から電気的に絶縁されている。ＳＴＩ領域３００は、埋め込み酸化物層２２０に連続する（contiguous  with）。シリコン基板２１０は、Ｐ型シリコン基板であってよく、これに限られない。半導体層２３０においては、酸化物規定領域ＯＤ１と完全に重なるＮウェル３１０が、イオン注入法を用いることで形成されることができる。いくつかの実施形態においては、チャネルが真性シリコン内に形成されることができるため、Ｎウェル３１０は省くことができる。
【００２７】
ＰＭＯＳ選択トランジスタ１０２は、選択ゲート１１０と、選択ゲート１１０と半導体層２３０との間にある選択ゲート酸化物層１１２と、Ｐ＋ソースドーピング領域１３２と、Ｐ＋ドレイン／ソースドーピング領域１３４と、を含む。ＰＭＯＳフローティングゲートトランジスタ１０４は、フローティングゲート１２０、フローティングゲート１２０と半導体層２３０との間にあるフローティングゲート酸化物層１２２と、Ｐ＋ドレイン／ソースドーピング領域１３４と、Ｐ＋ドレインドーピング領域１３６と、を含む。ＰＭＯＳ選択トランジスタ１０２及びＰＭＯＳフローティングゲートトランジスタ１０４は、Ｐ＋ドレイン／ソースドーピング領域１３４を共有する。簡潔性のため、選択ゲート１１０及びフローティングゲート１２０の側壁上のスペーサは図示していない。
【００２８】
図２及び図４から分かるように、基準ｘ方向に沿って延び、酸化物規定領域ＯＤ３と重なる延長部（又はフローティングゲート拡張部）１２０ａを、フローティングゲート１２０は含む。延長部１２０ａは、フローティングゲート１２０の幅よりも小さい幅を有する。本発明の実施形態によれば、延長部１２０ａと酸化物規定領域ＯＤ３との重なり領域（overlapping  area  between）は、フローティングゲート１２０と酸化物規定領域ＯＤ１との重なり領域よりも小さい。
【００２９】
酸化物規定領域ＯＤ３において、強度ドープ領域１３８が形成されている。強度ドープ領域１３８は、Ｎ＋ドーピング領域又はＰ＋ドーピング領域であってよい。Ｎウェル又はＰウェル等のイオンウェル３２０が半導体層２３０内に形成され、酸化物規定領域ＯＤ３と完全に重なる。あるいは、強度ドープ領域１３８は、真性シリコン内に形成されることができ、そのような場合には、イオンウェルは酸化物規定領域ＯＤ３には形成されない。フローティングゲートの形状は説明することのみを目的としていると理解される。
【００３０】
本発明の実施形態によれば、酸化物規定領域ＯＤ３、強度ドープ領域１３８、フローティングゲート酸化物層１２２並びに強度ドープ領域１３８及び酸化物規定領域ＯＤ３に容量的に結合された延長部１２０ａが、まとめて消去デバイス２５０を構成する。
【００３１】
動作において、ＰＭＯＳ選択トランジスタ１０２の選択ゲート１１０は、ワードライン接点５１０を介して選択ゲート電圧ＶＳＧに結合され、ＰＭＯＳ選択トランジスタ１０２のＰ＋ソースドーピング領域１３２は、電気的にソースライン（ＳＬ）接点を介してソースライン電圧ＶＳＬに電気的に結合され、Ｐ＋ドレイン／ソースドーピング領域１３４及びフローティングゲート１２０は電気的にフローティングし、ＰＭＯＳフローティングゲートトランジスタ１０４のＰ＋ドレインドーピング領域１３６は、ビットライン（ＢＬ）接点を通じてビットライン電圧ＶＢＬに電気的に結合される。強度ドープ領域１３８は、消去ライン（ＥＬ）接点を通じて消去ライン電圧ＶＥＬに電気的に結合される。
【００３２】
プログラムモード下では、電子は、チャネルホットエレクトロン（channel  hot  electron：ＣＨＥ）注入によってフローティングゲート１２０に選択的に注入される。消去モード（セクタ又はチップ消去）下では、電子は、ファウラー−ノルトハイム（ＦＮ）トンネリング（Fowler-Nordheim  tunneling）によって、フローティングゲート１２０から消去されることができる。
【００３３】
図５から図７は、本発明の別の実施形態に従う、消去デバイスを有する単一ポリ不揮発性メモリの変形を示す。
【００３４】
図５に示すように、図５に示す単一ポリ不揮発性メモリ２と図２に示す単一ポリ不揮発性メモリ１との違いは、単一ポリ不揮発性メモリ２が、酸化物規定領域ＯＤ１に連続する電荷収集領域５０をさらに含むことである。電荷収集領域５０は、単一ポリ不揮発性メモリセルの動作中の半導体層２３０に蓄積された余剰（redundant）電子及び正孔を収集することができる。
【００３５】
本発明の実施形態によれば、電荷収集領域５０は、酸化物規定領域ＯＤ４と、酸化物規定領域ＯＤ４内のＮ＋ドーピング領域５００と、Ｎ＋ドーピング領域５００とフローティングゲート１２０直下の半導体層２３０とを接続するブリッジ領域５２０と、を含む。Ｎウェル３１０は、酸化物規定領域ＯＤ４及びブリッジ領域５２０と重なることができる。Ｎウェル（ＮＷ）接点がＮ＋ドーピング領域５００上に提供されて、電荷収集領域５０をＮウェル電圧ＶＮＷに電気的に結合することができる。図５において、２つのメモリセルユニットＣ１及びＣ２は、１つの電荷収集領域を共有し、２つのメモリセルユニットＣ３及びＣ４は、１つの電荷収集領域を共有する。
【００３６】
図６に示すように、図６に示す単一ポリ不揮発性メモリ３と図２に示す単一ポリ不揮発性メモリ１との違いは、単一ポリ不揮発性メモリ３が、選択ゲート１１０と同じ側に、Ｐ＋ソースドーピング領域１３２と連続する（contiguous  with）Ｎ＋ドーピング領域１６２をさらに含むことで、突合せ接点領域６０を形成する。Ｎ＋ドーピング領域１６２及びＰ＋ドーピング領域１３２は、いずれもソースライン電圧ＶＳＬに電気的に結合されている。
【００３７】
図７に示すように、図７示す単一ポリ不揮発性メモリ４と図２に示す単一ポリ不揮発性メモリ１との違いは、単一ポリ不揮発性メモリ４が、酸化物規定領域ＯＤ１に連続する電荷収集領域５０をさらに含むことである。電荷収集領域５０は、単一ポリ不揮発性メモリセルの動作中の半導体層２３０に蓄積された余剰（redundant）電子及び正孔を収集することができる。電荷収集領域５０は、図５に記載されている。単一ポリ不揮発性メモリ４が、選択ゲート１１０と同じ側に、Ｐ＋ドーピング領域１３２と連続するＮ＋ドーピング領域１６２も含むことで、突合せ接点領域６０を形成する。Ｎ＋ドーピング領域１６２及びＰ＋ドーピング領域１３２は、いずれもソースライン電圧ＶＳＬに電気的に結合されている。
【００３８】
図８は、図２から図７に明記されたようなメモリセルユニットのプログラミング（ＰＧＭ）動作、読出（ＲＥＡＤ）動作又は消去（ＥＲＡＳＥ）動作の例示の動作条件を図示する。図８に示すように、プログラミング（ＰＧＭ）動作時、ソースライン（ＳＬ）は電圧ソースＶＰＰに結合される。例えば、ＶＰＰは５〜９Ｖに及ぶことができる。ビットライン（ＢＬ）は、グラウンドである（ＶＢＬ＝０Ｖ）。選択ゲート（ＳＧ）１１０には、０〜１／２ＶＰＰの間の電圧ソースが提供される。消去ライン（ＥＬ）には、０〜ＶＰＰの間の電圧ソースが提供される。図５及び図７に示したような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００は電圧ソースＶＰＰに結合される。プログラム禁止（ＰＧＭ−inhibit）動作下、又はプログラム非選択（ＰＧＭ−unselect）動作下でのメモリセルに対する電圧条件も、図８に挙げられている。
【００３９】
消去（ＥＲＳ）動作時、ソースライン（ＳＬ）はグラウンドである（ＶＳＬ＝０Ｖ）。ビットライン（ＢＬ）はグラウンドである（ＶＢＬ＝０Ｖ）。選択ゲート（ＳＧ）１１０はグラウンドである（ＶＳＧ＝０Ｖ）。消去ライン（ＥＬ）には、電圧ソースＶＥＥが提供される。例えば、ＶＥＥは、８〜１８Ｖに及ぶことができる。図５及び図７に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００はグラウンドである（ＶＮＷ＝０Ｖ）。あるいは、ソースライン（ＳＬ）は、電圧ソースＶＢＢに結合されることができる。例えば、ＶＢＢは、−４〜−８Ｖに及ぶことができる。ビットライン（ＢＬ）は、電圧ソースＶＢＢに結合される。選択ゲート（ＳＧ）１１０は、電圧ソースＶＢＢに結合される。消去ライン（ＥＬ）には、ＶＥＥが提供される。例えば、ＶＥＥは、８〜１８Ｖに及ぶことができる。図５及び図７に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００は電圧ソースＶＢＢに結合される。
【００４０】
ＲＥＡＤ動作時、ソースライン（ＳＬ）は電圧ソースＶＲＥＡＤに結合される。例えば、ＶＲＥＡＤは、２〜２．８Ｖに及ぶことができる。ビットライン（ＢＬ）は０．４Ｖに結合されることができる（ＶＢＬ＝０．４Ｖ）。選択ゲート（ＳＧ）１１０はグラウンドである（ＶＳＧ＝０Ｖ）。消去ライン（ＥＬ）はグラウンドである（ＶＥＬ＝０Ｖ）。図５及び図７に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００はＶＲＥＡＤに結合される。読出非選択（ＲＥＡＤ−unselect）動作下でのメモリセルに対する電圧条件も、図８に挙げられている。
【００４１】
図９及び図１１を参照されたい。図９は、本発明の別の実施形態に従う単一ポリ不揮発性メモリの一部を示す概略配置図である。図１０は、図９の線ＩＩＩ−ＩＩＩ´に沿ったメモリセルユニットの断面図である。図１１は、図９の線ＩＶ−ＩＶ´に沿ったメモリセルユニットの断面図である。図９に示すように、単一ポリ不揮発性メモリ５は、例えば、４つのメモリセルユニットＣ１〜Ｃ４を含む、複数のメモリセルを含む。図９のメモリセルの配置は、説明することのみを目的としていると理解される。図９において、例えば、３つの酸化物規定領域ＯＤ１、ＯＤ２及びＯＤ３が示されている。本発明の実施形態によれば、メモリセルユニットＣ１及びＣ２は、酸化物規定領域ＯＤ１上に製造され、メモリセルユニットＣ３及びＣ４は、酸化物規定領域ＯＤ２上に製造される。
【００４２】
本発明の実施形態によれば、酸化物規定領域ＯＤ１及びＯＤ２は、基準ｙ軸に沿って延びたストライプ形状領域であることができる。酸化物規定領域ＯＤ１、ＯＤ２及びＯＤ３は、シャロートレンチアイソレーション（ＳＴＩ）領域３００によって互いに絶縁されている。２つのワードラインＷＬ１及びＷＬ２のみが図９に示されている。その２つのワードラインＷＬ１及びＷＬ２は、酸化物規定領域ＯＤ１及びＯＤ２と交差し、基準ｘ軸に沿って延びている。消去デバイス４５０は酸化物規定領域ＯＤ３上に製造することができる。本発明の実施形態によれば、消去デバイス２５０は、４つのメモリセルユニットＣ１〜Ｃ４により共有されることができる。
【００４３】
本発明の実施形態によれば、酸化物規定領域ＯＤ３が、酸化物規定領域ＯＤ１と酸化物規定領域ＯＤ２との間に介在している。酸化物規定領域ＯＤ３は、２つのワードラインＷＬ１及びＷＬ２とは間隔を置いている。酸化物規定領域ＯＤ３は、上方から見ると、２つのワードラインＷＬ１及びＷＬ２とは重なっていない。
【００４４】
本発明の実施形態によれば、メモリセルユニットＣ１及びメモリセルユニットＣ２は、同一のＰ＋ドレイン／ソースドーピング領域及び同一のビットライン接点を共有する。本発明の実施形態によれば、メモリセルユニットＣ３及びメモリセルユニットＣ４は、同一のＰ＋ドレインドーピング領域及び同一のビットライン接点を共有する。
【００４５】
図９、図１０及び図１１に示すように、４つのメモリセルユニットの各々（メモリセルユニットＣ１を例にとる）は、ＰＭＯＳ選択トランジスタ１０２と、ＰＭＯＳ選択トランジスタ１０２に直列に接続されたＰＭＯＳフローティングゲートトランジスタ１０４と、を含む。ＰＭＯＳ選択トランジスタ１０２及びＰＭＯＳフローティングゲートトランジスタ１０４は、ＳＯＩ基板２００の半導体層２３０内に規定された酸化物規定領域ＯＤ１上にまとめて形成されている。メモリセルユニットＣ２のセル構造は、メモリセルユニットＣ１のものとは鏡面対称である。メモリセルユニットＣ３及びＣ４のセル構造は、それぞれ、メモリセルユニットＣ１及びＣ２のものとは鏡面対称である。
【００４６】
半導体層２３０は、単結晶シリコン層であってよく、これに限られない。ＳＯＩ基板２００は、埋め込み酸化物層２２０と、シリコン基板２１０と、をさらに含むことができる。半導体層２３０は、埋め込み酸化物層２２０によってシリコン基板２１０から電気的に絶縁されている。ＳＴＩ領域３００は、埋め込み酸化物層２２０に連続する。シリコン基板２１０は、Ｐ型シリコン基板であってよく、これに限られない。半導体層２３０においては、酸化物規定領域ＯＤ１と完全に重なるＮウェル３１０が、イオン注入法を用いることで形成されることができる。いくつかの実施形態においては、チャネルが真性シリコン内に形成されることができるため、Ｎウェル３１０は省くことができる。
【００４７】
ＰＭＯＳ選択トランジスタ１０２は、選択ゲート１１０と、選択ゲート１１０と半導体層２３０との間にある選択ゲート酸化物層１１２と、Ｐ＋ソースドーピング領域１３２と、Ｐ＋ドレイン／ソースドーピング領域１３４と、を含む。ＰＭＯＳフローティングゲートトランジスタ１０４は、フローティングゲート１２０、フローティングゲート１２０と半導体層２３０との間にあるフローティングゲート酸化物層１２２と、Ｐ＋ドレイン／ソースドーピング領域１３４と、Ｐ＋ドレインドーピング領域１３６と、を含む。ＰＭＯＳ選択トランジスタ１０２及びＰＭＯＳフローティングゲートトランジスタ１０４は、Ｐ＋ドレイン／ソースドーピング領域１３４を共有する。簡潔性のため、選択ゲート１１０及びフローティングゲート１２０の側壁上のスペーサは図示していない。
【００４８】
図２及び図４から分かるように、基準ｘ方向に沿って延び、酸化物規定領域ＯＤ３と重なる延長部（又はフローティングゲート拡張部）１２０ｂを、フローティングゲート１２０は含む。延長部１２０ｂは、フローティングゲート１２０の幅よりも大きい幅を有する。本発明の実施形態によれば、延長部１２０ｂと酸化物規定領域ＯＤ３との重なり領域は、フローティングゲート１２０と酸化物規定領域ＯＤ１との重なり領域よりも大きい。
【００４９】
酸化物規定領域ＯＤ３において、強度ドープ領域１３８が形成されている。強度ドープ領域１３８は、Ｎ＋ドーピング領域又はＰ＋ドーピング領域であってよい。Ｎウェル又はＰウェル等のイオンウェル３２０が酸化物規定領域ＯＤ３内に形成される。実施形態によれば、強度ドープ領域１３８はＮ＋ドーピング領域であり、イオンウェル３２０は、Ｎウェルである。別の実施形態によれば、強度ドープ領域１３８はＰ＋ドーピング領域であり、イオンウェル３２０は、Ｐウェルである。フローティングゲートの形状は説明することのみを目的としていると理解される。
【００５０】
本発明の実施形態によれば、酸化物規定領域ＯＤ３、強度ドープ領域１３８、フローティングゲート酸化物層１２２並びに強度ドープ領域１３８及び酸化物規定領域ＯＤ３に容量的に結合された延長部１２０ｂが、まとめて消去デバイス４５０を構成する。酸化物規定領域ＯＤ３及び強度ドープ領域１３８は、制御ゲートしての役目も果たすことができる。
【００５１】
動作時において、ＰＭＯＳ選択トランジスタ１０２の選択ゲート１１０は、ワードライン接点５１０を介して選択ゲート電圧ＶＳＧに結合され、ＰＭＯＳ選択トランジスタ１０２のＰ＋ソースドーピング領域１３２は、電気的にソースライン（ＳＬ）接点を介してソースライン電圧ＶＳＬに電気的に結合され、Ｐ＋ドレイン／ソースドーピング領域１３４及びフローティングゲート１２０は電気的にフローティングし、ＰＭＯＳフローティングゲートトランジスタ１０４のＰ＋ドレインドーピング領域１３６は、ビットライン（ＢＬ）接点を通じてビットライン電圧ＶＢＬに電気的に結合される。強度ドープ領域１３８は、制御ゲート電圧ＶＣＧに電気的に結合される。
【００５２】
プログラムモード下では、電子は、チャネルホットエレクトロン（channel  hot  electron：ＣＨＥ）注入によってフローティングゲート１２０に選択的に注入される。消去モード（セクタ又はチップ消去）下では、電子は、ファウラー−ノルトハイム（ＦＮ）トンネリング（Fowler-Nordheim  tunneling）によって、フローティングゲート１２０から消去されることができる。
【００５３】
図１２は、本発明のさらに別の実施形態に従う、消去デバイスを有する単一ポリ不揮発性メモリの変形を示す。
【００５４】
図１２に示すように、図１２に示す単一ポリ不揮発性メモリ６と図９に示す単一ポリ不揮発性メモリ５との違いは、単一ポリ不揮発性メモリ６が、酸化物規定領域ＯＤ１に連続する電荷収集領域５０をさらに含むことである。電荷収集領域５０は、単一ポリ不揮発性メモリセルの動作中の半導体層２３０に蓄積された余剰電子及び正孔を収集することができる。
【００５５】
本発明の実施形態によれば、電荷収集領域５０は、酸化物規定領域ＯＤ４と、酸化物規定領域ＯＤ４内のＮ＋ドーピング領域５００と、Ｎ＋ドーピング領域５００とフローティングゲート１２０直下の半導体層２３０とを接続するブリッジ領域５２０と、を含む。Ｎウェル３１０は、酸化物規定領域ＯＤ４及びブリッジ領域５２０と重なることができる。Ｎウェル（ＮＷ）接点がＮ＋ドーピング領域５００上に提供されて、電荷収集領域５０をＮウェル電圧ＶＮＷに電気的に結合することができる。図１２において、２つのメモリセルユニットＣ１及びＣ２は、１つの電荷収集領域を共有し、２つのメモリセルユニットＣ３及びＣ４は、１つの電荷収集領域を共有する。
【００５６】
図１３は、図９及び図１２に明記されたようなメモリセルユニットのプログラミング（ＰＧＭ）動作、読出（ＲＥＡＤ）動作又は消去（ＥＲＡＳＥ）動作の例示の動作条件を図示する。図１３に示すように、プログラミング（ＰＧＭ）動作時、ソースライン（ＳＬ）は電圧ソースＶＰＰに結合される。例えば、ＶＰＰは５〜９Ｖに及ぶことができる。ビットライン（ＢＬ）は、グラウンドである（ＶＢＬ＝０Ｖ）。選択ゲート（ＳＧ）１１０には、０〜１／２ＶＰＰの間の電圧ソースが提供される。制御ゲート（ＣＧ）には、０〜１／２ＶＰＰの間の電圧ソースが提供される。図１２に示したような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００は電圧ソースＶＰＰに結合される。プログラム禁止（ＰＧＭ−inhibit）動作下、又はプログラム非選択（ＰＧＭ−unselect）動作下でのメモリセルに対する電圧条件も、図１３に挙げられている。
【００５７】
消去（ＥＲＳ）動作時、ソースライン（ＳＬ）は電圧ソースＶＥＥに結合される（ＶＥＥは８〜１８Ｖに及ぶことができる）。ビットライン（ＢＬ）は電圧ソースＶＥＥに結合される。選択ゲート（ＳＧ）１１０は電圧ソースＶＥＥ又はＶＥＥ−ΔＶ（ΔＶ＞Ｖｔ）に結合される。制御ゲート（ＣＧ）はグラウンドである（ＶＣＧ＝０Ｖ）。例えば、ＶＥＥは、８〜１８Ｖに及ぶことができる。図５及び図７に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００はグラウンドである（ＶＮＷ＝０Ｖ）。図１２に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００はグラウンドである。
【００５８】
ＲＥＡＤ動作時、ソースライン（ＳＬ）は電圧ソースＶＲＥＡＤに結合される。例えば、ＶＲＥＡＤは、２〜２．８Ｖに及ぶことができる。ビットライン（ＢＬ）は０．４Ｖに結合されることができる（ＶＢＬ＝０．４Ｖ）。選択ゲート（ＳＧ）１１０はグラウンドである（ＶＳＧ＝０Ｖ）。制御ゲート（ＣＧ）はグラウンドである（ＶＣＧ＝０Ｖ）。図１２に示すような電荷収集領域５０を有するメモリセルに対しては、Ｎ＋ドーピング領域５００はＶＲＥＡＤに結合される。読出非選択（ＲＥＡＤ−unselect）動作下でのメモリセルに対する電圧条件も、図１３に挙げられている。
【００５９】
当業者であれば、本装置及び本方法の多くの修正物及び代替物が、発明の教示を保持しつつなされることができることに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。
【図１】
2018101767.tif 000003
【図２】
2018101767.tif 000004
【図３】
2018101767.tif 000005
【図４】
2018101767.tif 000006
【図５】
2018101767.tif 000007
【図６】
2018101767.tif 000008
【図７】
2018101767.tif 000009
【図８】
2018101767.tif 000010
【図９】
2018101767.tif 000011
【図１０】
2018101767.tif 000012
【図１１】
2018101767.tif 000013
【図１２】
2018101767.tif 000014
【図１３】
2018101767.tif 000015
【手続補正書】
【提出日】平成29年12月4日(2017.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単一ポリ不揮発性メモリセルであって、
シリコン基板、埋め込み酸化物層、及び半導体層を含むシリコンオンインスレータ（ＳＯＩ）基板と、
前記半導体層にある第１酸化物規定（ＯＤ）領域及び第２酸化物規定（ＯＤ）領域と、
前記半導体層内に位置し、かつ前記第１ＯＤ領域を前記第２ＯＤ領域から分離する絶縁領域と、
前記第１ＯＤ領域に配置されたＰＭＯＳ選択トランジスタと、
前記第１ＯＤ領域に配置されるとともに、前記ＰＭＯＳ選択トランジスタに直列に接続され、かつ前記第１ＯＤ領域の上にあるフローティングゲートを含むＰＭＯＳフローティングゲートトランジスタと、
前記フローティングゲートから前記第２ＯＤ領域まで延伸し、かつ前記第２ＯＤ領域に容量的に結合されたフローティングゲート拡張部と、
前記第１ＯＤ領域に連続する電荷収集領域とを含み、       
前記電荷収集領域は、前記単一ポリ不揮発性メモリセルの動作中に前記半導体層内に蓄積された余剰の電子及び正孔を取集する、単一ポリ不揮発性メモリセル。
【請求項２】
前記ＰＭＯＳ選択トランジスタは、選択ゲートと、該選択ゲートと前記半導体層との間にある選択ゲート酸化物層と、Ｐ＋ソースドーピング領域と、Ｐ＋ドレイン／ソースドーピング領域と、を含み、
前記Ｐ＋ソースドーピング領域は、ソースラインに電気的に接続された、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項３】
前記ＰＭＯＳフローティングゲートトランジスタは、前記フローティングゲートと、前記フローティングゲートと前記半導体層との間にあるフローティングゲート酸化物層と、Ｐ＋ドレインドーピング領域と、前記Ｐ＋ドレイン／ソースドーピング領域と、を含み、
前記Ｐ＋ドレイン／ソースドーピング領域は、前記ＰＭＯＳ選択トランジスタと前記ＰＭＯＳフローティングゲートトランジスタにより共有される、請求項２に記載の単一ポリ不揮発性メモリセル。
【請求項４】
前記半導体層内にあるＮウェルをさらに含み、
前記Ｎウェルは前記第１ＯＤ領域と完全に重なる、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項５】
前記半導体層内にあり、前記第２ＯＤ領域と完全に重なるイオンウェルと、
前記第２ＯＤ領域内の前記イオンウェルの強度ドープ領域と、をさらに含む、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項６】
前記イオンウェルは、Ｎウェル又はＰウェルを含む、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項７】
前記強度ドープ領域は、Ｎ＋ドーピング領域である、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項８】
前記強度ドープ領域は、Ｐ＋ドーピング領域である、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項９】
前記フローティングゲート拡張部は、前記第１ＯＤ領域と前記第２ＯＤ領域との間にある前記絶縁領域を横断し、前記第２ＯＤ領域に部分的に重なることで、前記強度ドープ領域に容量的に結合される、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１０】
前記第２ＯＤ領域、前記強度ドープ領域、フローティングゲート酸化物層及び前記強度ドープ領域に容量的に結合された前記フローティングゲート拡張部が、まとめて消去デバイスを構成する、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１１】
動作において、選択ゲートは選択ゲート電圧ＶＳＧに結合され、前記ＰＭＯＳ選択トランジスタのＰ＋ソースドーピング領域は、ソースライン電圧ＶＳＬに電気的に結合され、前記Ｐ＋ドレイン／ソースドーピング領域及び前記フローティングゲートは電気的にフローティングし、前記ＰＭＯＳフローティングゲートトランジスタのＰ＋ドレインドーピング領域はビットライン電圧ＶＢＬに電気的に結合され、前記強度ドープ領域は消去ライン電圧ＶＥＬに電気的に結合された、請求項５に記載の単一ポリ不揮発性メモリセル。
【請求項１２】
前記フローティングゲート拡張部と前記第２ＯＤ領域との重なり領域は、前記フローティングゲートと前記第１ＯＤ領域との重なり領域よりも小さい、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項１３】
前記フローティングゲート拡張部と前記第２ＯＤ領域との重なり領域は、前記フローティングゲートと前記第１ＯＤ領域との重なり領域よりも大きい、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項１４】
前記電荷収集領域は、第三ＯＤ領域と、該第三ＯＤ領域内にあるＮ＋ドーピング領域と、該Ｎ＋ドーピング領域と前記フローティングゲートの直下の前記半導体層とを接続するブリッジ領域と、を含む、請求項１に記載の単一ポリ不揮発性メモリセル。
【請求項１５】
Ｎウェルは、前記第三ＯＤ領域及び前記ブリッジ領域と重なる、請求項１４に記載の単一ポリ不揮発性メモリセル。
【請求項１６】
単一ポリ不揮発性メモリセルであって、
シリコン基板、埋め込み酸化物層、及び半導体層を含むシリコンオンインスレータ（ＳＯＩ）基板と、
前記半導体層にある第１酸化物規定（ＯＤ）領域及び第２酸化物規定（ＯＤ）領域と、
前記半導体層内に位置し、かつ前記第１ＯＤ領域を前記第２ＯＤ領域から分離する絶縁領域と、
前記第１ＯＤ領域に配置され、選択ゲートを有するＰＭＯＳ選択トランジスタと、
前記第１ＯＤ領域に配置されるとともに、前記ＰＭＯＳ選択トランジスタに直列に接続され、かつ前記第１ＯＤ領域の上にあるフローティングゲートを含むＰＭＯＳフローティングゲートトランジスタと、
前記フローティングゲートから前記第２ＯＤ領域まで延伸し、かつ前記第２ＯＤ領域に容量的に結合されたフローティングゲート拡張部と、
前記選択ゲートと同じ側に、Ｐ＋ドーピング領域に連続するＮ＋ドーピング領域をさらに含むことで、突合せ接点領域を形成する、単一ポリ不揮発性メモリセル。
【外国語明細書】
2018101767000001.pdf