(57)【要約】【課題】ＳＢＤを内蔵することで還流時のバイポーラ動作を抑制し、内蔵ＳＢＤの作製が容易な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】半導体基体１００のおもて面には、ｎ-型ドリフト層２と、ｐ型ベース層６と、ｎ++型ソース領域７と、ｎ++型ソース領域７とｐ型ベース層６を貫通し、ｎ-型ドリフト層２に達するトレンチ１８と、が設けられる。炭化珪素半導体装置は、隣り合うトレンチ１８間に、側面と底面とがなす角度が１５°〜８０°であるメサ部２１を有し、ｎ-型ドリフト層２とショットキー接合を形成する、メサ部２１の底面に設けられたＳＢＤ部１９を備える。【選択図】図１
2018182234.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第２半導体層に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
隣り合う前記トレンチ間に、側面と底面とのなす角度が１５°〜８０°であるメサ部を有し、前記第１半導体層とショットキー接合を形成する、前記メサ部の底面に設けられた金属電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１半導体層の内部に選択的に設けられた、前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
前記第１半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域と、
を備え、
前記金属電極は、前記第２半導体領域と前記第３半導体領域との間の距離と同程度の幅を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記半導体基板に設けられた、主電流が流れる活性領域と、
前記活性領域の周囲を囲む終端領域と、
を備え、
前記金属電極は、前記トレンチと平行に前記活性領域に設けられ、
前記トレンチの端は、前記金属電極の端より少なくとも０．５μｍ、前記終端領域側に設けられ、
前記金属電極間の間隔は、２４０μｍより短いことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記金属電極間の間隔は、１６０μｍより短いことを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記金属電極と前記第１電極は共通の上部電極を有することを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
前記金属電極を構成する金属膜が、前記活性領域全面に覆われていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項７】
前記金属電極を構成する金属膜が、前記活性領域のＭＯＳゲート構造が設けられている領域のみを覆うことを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項８】
前記半導体基板に設けられた、主電流が流れる活性領域と、
前記活性領域の周囲を囲む終端領域と、
を備え、
前記金属電極は、前記活性領域を取り囲むように前記終端領域内に設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項９】
前記金属電極は、前記メサ部の底面と側面の一部のみに設けられていることを特徴とする請求項１〜８のいずれか一つに記載の炭化珪素半導体装置。
【請求項１０】
前記金属電極は、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ａｕ、Ｐｔのいずれか一つを含むことを特徴とする請求項１〜９のいずれか一つに記載の炭化珪素半導体装置。
【請求項１１】
第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
隣り合う前記トレンチ間に、側面と底面とのなす角度が１５°〜８０°であるメサ部を形成する第６工程と、
前記メサ部の底面に、前記第１半導体層とショットキー接合を形成する金属電極を形成する第７工程と、
前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第８工程と、
前記半導体基板の裏面に第２電極を形成する第９工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
【０００３】
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース領域とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電された場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、信頼性が低減する。
【０００４】
この問題について、回路上に、ＭＯＳＦＥＴにショットキーバリアダイオード （ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。
【０００５】
このため、ＳＢＤはｎ型ドリフト層とソース電極とを接続する必要があるため、基板表面にｐ型のチャネル部を貫通するコンタクトトレンチを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献１参照）。
【０００６】
図１２は、ＳＢＤを内蔵する従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示すように、従来例は、ｎ+型炭化珪素基板１のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ２４と、を備える。具体的には、ｎ+型炭化珪素基板１上にｎ-型ドリフト層２となるｎ-型層をエピタキシャル成長させてなる。ｎ+型炭化珪素基板１のおもて面（ｎ-型ドリフト層２側の面）側に、ｐ型ベース層６、ｎ++型ソース領域７、トレンチ１８、ゲート絶縁膜９およびゲート電極１０からなるＭＯＳゲート構造が設けられている。
【０００７】
また、ｎ+型炭化珪素基板１の裏面にドレイン電極１６が設けられている。コンタクトトレンチ２４は、内壁がソース電極１２と接続するショットキーメタルで覆われ、内壁に露出する半導体領域と当該ショットキーメタルとのショットキーを形成したトレンチである。このように、図１２では、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設けている。
【０００８】
ソース電極１２に正電圧が印加され、ドレイン電極１６に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース層６とｎ-型ドリフト層２との間のｐｎ接合が順バイアスされる。図１２において、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計することで、寄生ｐｎダイオードのバイポーラ動作を抑止し、バイポーラ動作による経年劣化を防止することができる。
【０００９】
また、トレンチ間にショットキー領域を含む技術がある。例えば、共通のダイにショットキー装置及びＭＯＳＦＥＴの両方を形成して含み、トレンチ型ＭＯＳＦＥＴは、それぞれがゲート構造を支持する複数のトレンチを含み、ショットキー装置は、ダイの最上面に配置されかつその面の一部にショットキー接触しているショットキーバリアを含み、ＭＯＳＦＥＴ装置のトレンチ群間にそれぞれが配置された複数のショットキー領域を含む（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−２０４１７９号公報
【特許文献２】特開２００５−５７２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１では、トレンチ内壁にＳＢＤを形成する必要があり、ショットキーメタルをトレンチ内壁に均一に成膜する必要がある。このプロセスの難易度は高く、トレンチ内壁を覆いきれない等のプロセス不具合がでると良品率が上がらないという問題点がある。また、ゲートトレンチとコンタクトトレンチの２つのトレンチを別工程で形成しなければならないため工数が増える。さらに、ショットキー電極をパターニングする必要があり、この工程も微細化でセルピッチが短くなるとプロセスの難易度が高くなり、ショットキー電極を作製することが困難になる。
【００１２】
この発明は、上述した問題点を解消するため、ＳＢＤを内蔵することで還流時のバイポーラ動作を抑制し、内蔵ＳＢＤの作製が容易な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域および前記第２半導体層に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。隣り合う前記トレンチ間に、側面と底面とのなす角度が１５°〜８０°であるメサ部を有し、前記第１半導体層とショットキー接合を形成する、前記メサ部の底面に金属電極が設けられる。
【００１４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体層の内部に選択的に設けられた、前記トレンチの底に接する、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、前記第１半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域と、を備え、前記金属電極は、前記第２半導体領域と前記第３半導体領域との間の距離と同程度の幅を有することを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板に設けられた、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を備え、前記金属電極は前記トレンチと平行に前記活性領域に設けられ、前記トレンチの端は、前記金属電極の端より少なくとも０．５μｍ、前記終端領域側に設けられ、前記金属電極間の間隔は、２４０μｍより短いことを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極間の間隔は、１６０μｍより短いことを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極と前記第１電極は共通の上部電極を有することを特徴とする。
【００１８】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極を構成する金属膜が、前記活性領域全面に覆われていることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極を構成する金属膜が、前記活性領域のＭＯＳゲート構造が設けられている領域のみを覆うことを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極は、前記活性領域を取り囲むように前記終端領域内に設けられていることを特徴とする。
【００２１】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極は、前記メサ部の底面と側面の一部のみに設けられていることを特徴とする。
【００２２】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極は、Ｔｉ、Ｎｉ、Ｗ、Ｍｏ、Ａｕ、Ｐｔのいずれか一つを含むことを特徴とする。
【００２３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素半導体装置の製造方法は、まず、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、隣り合う前記トレンチ間に、側面と底面とのなす角度が１５°〜８０°であるメサ部を形成する第６工程を行う。次に、前記メサ部の底面に、前記第１半導体層とショットキー接合を形成する金属電極を形成する第７工程を行う。次に、前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第８工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第９工程を行う。
【００２４】
上述した発明によれば、ＳＢＤ部が活性領域のメサ部に設けられている。メサ部の側面と底面がなす角度は１５°〜８０°であり、角度θが浅いため、その上にメタルを被覆することは容易であり、カバレッジがよく、不良品の発生が少なくなる。トレンチ上のメタルカバレッジ対策として導入される、メタルＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等の装置を導入する必要がない。また、メサ部は、エッジ終端領域を形成する際に同時に形成できるため、メサ部を形成するための工数が不要であり、現行のトレンチ型ＭＯＳＦＥＴの製造工程がこのまま活用でき、作製コストが増加することがない。また、ＳＢＤ部をメサ部に形成しているため、表面荒れを低減するために、半導体基体カーボンキャップと呼ばれるカーボンコート層を形成することもできる。
【００２５】
また、メサ部の側壁にｎ++型ソース領域およびｐ++型コンタクト領域を設けることで、ソース電極とのコンタクト面積を増やすことができる。また、ＳＢＤ部が活性領域のメサ部に設けられているため、ソース電極とＳＢＤ部を同一のＡｌ電極で接続することができ、ショットキー電極を活性領域でパターニングする工程が必要なく、作製コストを低減させることができる。また、ＭＯＳゲート構造で水素遮蔽のＴｉとＳＢＤ部のＴｉとを同一層で形成するため、作製コストが増加することがない。
【発明の効果】
【００２６】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ＳＢＤを内蔵することで還流時のバイポーラ動作を抑制し、内蔵ＳＢＤの作製が容易であるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の図２における領域Ｓの拡大図である。
【図４】実施の形態１にかかる炭化珪素半導体装置においてＳＢＤ幅と、寄生ｐｎダイオードとＳＢＤの電流比との関係を示すグラフである。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図８】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図９】実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。
【図１０】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１１】実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１２】ＳＢＤを内蔵する従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２８】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２９】
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
【００３０】
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）１００に、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０と、を備える。活性領域２０は、オン状態のときに電流が流れる領域である。エッジ終端領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００３１】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板：第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ++型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
【００３２】
ｎ型領域５の内部には、第１ｐ+型領域（第２導電型の第２半導体領域）３、第２ｐ+型領域（第２導電型の第３半導体領域）４がそれぞれ選択的に設けられている。第２ｐ+型領域４は、下側第２ｐ+型領域４ａ、上側第２ｐ+型領域４ｂからなる。第１ｐ+型領域３は、トレンチ１８の底に接するように設けられている。第１ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、トレンチ１８の底付近に、第１ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。第１ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
【００３３】
また、第１ｐ+型領域３の幅は、トレンチ１８の幅よりも広い。トレンチ１８の底部は、第１ｐ+型領域３に達してもよいし、ｐ型ベース層６と第１ｐ+型領域３に挟まれたｎ型領域５内に位置し、第１ｐ+型領域３と接触していなくてもよい。下側第２ｐ+型領域４ａは、ｎ-型ドリフト層２と離して、上側第２ｐ+型領域４ｂと接するように選択的に設けられている。第１ｐ+型領域３と第２ｐ+型領域４は、例えばアルミニウム（Ａｌ）がドーピングされている。
【００３４】
ｐ型ベース層６の内部には、互いに接するようにｎ++型ソース領域７およびｐ++型コンタクト領域８がそれぞれ選択的に設けられている。ｐ++型コンタクト領域８の深さは、例えばｎ++型ソース領域７と同じ深さでもよいし、ｎ++型ソース領域７よりも深くてもよい。
【００３５】
トレンチ１８は、基体おもて面からｎ++型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５および第１ｐ+型領域３に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッドに電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
【００３６】
ソース電極（第１電極）１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ++型ソース領域７およびｐ++型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極１２上には、ソース電極パッド１４が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１６が設けられている。
【００３７】
また、金属膜１３が、層間絶縁膜１１、ソース電極１２を覆うように基体おもて面の活性領域２０全面に設けられている。金属膜１３は、層間絶縁膜１２に水素（Ｈ2）の侵入を遮蔽するためにチタン（Ｔｉ）であることが好ましいが、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）等のＳｉＣとショットキー接合を形成する他の金属でもかまわない。
【００３８】
隣り合うトレンチ１８の間には、底面がｎ型領域５に達するメサ部２１が設けられている。このメサ部２１は、側面（傾斜面）と底面とがなす角度θが１５°〜８０°である。深さ方向にほぼ垂直（９０°）に形成されるトレンチ１８と異なり、メサ部２１の角度θは浅いため、その上にメタルを被覆することは容易であり、カバレッジがよい。
【００３９】
また、メサ部２１の底面では、金属膜１３がｎ型領域５とショットキー接合を形成し、炭化珪素半導体装置に内蔵されるＳＢＤ部１９を構成する。ＳＢＤ部１９は、ソース電極１２と共にソース電極パッド１４に接続され、内蔵ＳＢＤとなる。ＳＢＤ部１９は、ソース電極１２と共通の上部電極のソース電極パッド１４を有するため、別途ショットキー電極を設ける必要がない。また、メサ部２１の側面には、ｎ++型ソース領域７およびｐ++型コンタクト領域８を設けることができる。傾斜している面にｎ++型ソース領域７およびｐ++型コンタクト領域８を設けるため、ソース電極１２とのコンタクト面積を増やすことができる。
【００４０】
ここで、メサ部２１の下部に位置する上側第２ｐ+型領域４ｂ間の幅ｗ１は、下側第２ｐ+型領域４ａと第１ｐ+型領域３との間の幅ｗ２と同程度であることが好ましい。半導体装置の耐圧は、ｐ型領域間の幅で決めるため、幅ｗ１と幅ｗ２が異なると半導体装置内で耐圧が異なる部分ができてしまい好ましくないためである。
【００４１】
また、メサ部２１の下部に位置する下側第２ｐ+型領域４ａ間の幅ｗ３は、幅ｗ１より広くてもかまわない。活性領域の耐圧は幅ｗ３と幅ｗ２の広い方で決まり、広い方が耐圧は低くなり、オン抵抗は小さくなる。幅ｗ３と幅ｗ２の幅は同じことが望ましい。
【００４２】
エッジ終端領域３０に近い活性領域２０の周辺には、ゲートパッド電極に接続するゲートランナー１５が配置される。エッジ終端領域３０は、全域にわたってｐ型ベース層６が除去され、炭化珪素基体１００のおもて面にエッジ終端領域３０を活性領域２０よりも低くした（ドレイン側に凹ませた）段差３５が形成され、段差３５の底面にｎ-型ドリフト層２が露出されている。また、エッジ終端領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（ここでは２つ、内側からｐ-型の第１ＪＴＥ構造３２とｐ--型の第２ＪＴＥ構造３３）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパとして機能するｎ+型半導体領域３４が設けられている。
【００４３】
第１ＪＴＥ構造３２および第２ＪＴＥ構造３３は、それぞれ、ｎ-型ドリフト層２に選択的に設けられている。第１ＪＴＥ領域３２は、ｐ型ベース層６に設けられたｐ++型コンタクト領域８に接する。このＪＴＥ構造で耐圧構造が構成される。
【００４４】
図１では、２つのトレンチＭＯＳゲート構造のみを図示しているが、さらに多くのトレンチゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
【００４５】
図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図１は、図２のＡ−Ａ’断面である。図２に示すように、ＳＢＤ部１９は、トレンチ１８と平行に配置されている。図３は、実施の形態１にかかる炭化珪素半導体装置の図２における領域Ｓの拡大図である。図３に示すように、トレンチ１８の端部は、ＳＢＤ部１９の端部より長さｘだけ外側（エッジ終端領域側）に設けられる。この長さｘは、例えば、０．５μｍより短いことが好ましい。また、図３に示すように、複数（図３では３つ）のトレンチ１８間にＳＢＤ部１９が配置されている。ＳＢＤ部１９間の間隔ｙは短い方が好ましい。間隔が短いとＳＢＤ部の数が少なくなり、還流時にＳＢＤ部１９に流れる電流が少なくなり、寄生ｐｎダイオードに多くの電流が流れてしまい、バイポーラ劣化が起こりやすくなるためである。
【００４６】
ここで、ＳＢＤ部１９間の間隔ｙの好ましい値について説明する。図４は、実施の形態１にかかる炭化珪素半導体装置においてＳＢＤ幅と、寄生ｐｎダイオードとＳＢＤの電流比との関係を示すグラフである。図４において、横軸は、ＳＢＤ部１９からＭＯＳゲート構造までの距離Ｄであり、単位はμｍである。縦軸は、寄生ｐｎダイオードに流れる電流のＳＢＤ部１９に流れる電流に対する比（Ｂ／Ｕ）である。
【００４７】
図４は、ＳｉＣ−ＭＯＳＦＥＴに求められる定格電流３００Ａ／ｃｍ2、ＳｉＣ−ＭＯＳＦＥＴに保証してほしい定格電流の１０倍の３０００Ａ／ｃｍ2、および３０Ａ／ｃｍ2の計測結果である。ＳｉＣ−ＭＯＳＦＥＴにおいて、Ｂ／Ｕが１．０を超えると、バイポーラ動作により経時的に特性が変化するため、Ｂ／Ｕは１．０以下が好ましい。このため、定格電流３００Ａ／ｃｍ2の場合、距離Ｄは１２０μｍ以下であることが好ましい。距離ＤはＳＢＤ部１９間の間隔ｙの１／２以下であるため、ＳＢＤ部１９間の間隔ｙは、２４０μｍ以下であることが好ましい。
【００４８】
さらに、寄生ｐｎダイオードに流れる電流を少なくし、バイポーラ動作により経時的に特性を抑えるため、距離Ｄは８０μｍ以下であることがより好ましい。このため、ＳＢＤ部１９間の間隔ｙは、１６０ｍ以下であることがより好ましい。
【００４９】
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図５〜７は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面に、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ-型ドリフト層２を例えば３０μｍの厚さでエピタキシャル成長させる。
【００５０】
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、第１ｐ+型領域３および下側第２ｐ+型領域４ａを選択的に形成する。最も外側の下側第２ｐ+型領域４ａは、エッジ終端領域３０にまで延在するように形成する。例えば、第１ｐ+型領域３および下側第２ｐ+型領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。
【００５１】
次に、下側ｎ型領域５ａ、第１ｐ+型領域３および下側第２ｐ+型領域４ａの上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、上側ｎ型領域５ｂの表面層に、上側第２ｐ+型領域４ｂを選択的に形成する。最も外側の上側第２ｐ+型領域４ｂは、エッジ終端領域３０にまで延在するように形成する。例えば、上側第２ｐ+型領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度が下側第２ｐ+型領域４ａと同程度となるように設定してもよい。
【００５２】
次に、上側ｎ型領域５ｂおよび上側第２ｐ+型領域４ｂの上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５に示されている。
【００５３】
次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３０におけるｐ型ベース層６およびｎ++型ソース領域７の表面に段差３５を形成し、ｐ型ベース層６およびｎ型領域５の一部を除去して、ｎ型領域５を露出させる。同時に、活性領域２０におけるｐ型ベース層６およびｎ++型ソース領域７の表面にメサ部２１を形成し、ｐ型ベース層６の一部を除去して、ｎ型領域５を露出させる。
【００５４】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ++型ソース領域７を選択的に形成する。例えば、ｎ++型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ここまでの工程で、ｎ+型炭化珪素基板１のおもて面上にｎ-型ドリフト層２およびｐ型ベース層６を順に積層してなる炭化珪素基体１００が作製される。
【００５５】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６およびｎ++型領域７の表面層にｐ++型コンタクト領域８を選択的に形成する。例えば、ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
【００５６】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域３０におけるｎ型領域５の表面層に第１ＪＴＥ構造３２、第２ＪＴＥ構造３３を選択的に形成する。例えば、第１ＪＴＥ構造３２、第２ＪＴＥ構造３３を形成するためのイオン注入時のドーズ量を、不純物濃度がそれぞれ３×１０17／ｃｍ3、６×１０17／ｃｍ3程度となるように設定してもよい。
【００５７】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、エッジ終端領域３０におけるｎ型領域５の表面層にｎ+型半導体領域３４を選択的に形成する。例えば、ｎ+型半導体領域３４を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。
【００５８】
次に、熱処理（アニール）を行って、例えばｐ+型ベース領域３、ｎ++型ソース領域７、ｐ++型コンタクト領域８、第１ＪＴＥ構造３２、第２ＪＴＥ構造３３、ｎ+型半導体領域３４を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００５９】
次に、ｐ型ベース層６の表面（すなわちｎ++型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィおよびエッチングにより、ｎ++型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達するトレンチ１８を形成する。トレンチ１８の底部は、第１ｐ+型ベース領域３に達する。
【００６０】
次に、ｎ++型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿って、二酸化珪素（ＳｉＯ2）のゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【００６１】
次に、ゲート絶縁膜９上に、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１８内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１８内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１８の上方（層間絶縁膜１１側）からソース電極パッド１４側に突出していてもよい。
【００６２】
次に、ゲート絶縁膜９、ゲート電極１０およびメサ部２１を覆うように、例えばリンガラス（ＰＳＧ）を１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。ここまでの状態が図６に示されている。
【００６３】
次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
【００６４】
次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。
【００６５】
次に、炭化珪素基体１００の裏面（ｎ+型炭化珪素基板１の裏面）に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１６を形成する。その後、例えば１０００℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１とドレイン電極１６とをオーミック接合する。
【００６６】
次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、メサ部２１の底面にｎ型領域５を露出させる。次に、ｐ型ベース層６のおもて面の全面に金属膜１３を、例えばＴｉで形成する。ここまでの状態が図７に示されている。次に、例えば５００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理（アニール）することで、メサ部２１の底面に金属膜１３とｎ型領域５とのショットキー接合を有するＳＢＤ部１９を形成する。
【００６７】
次に、例えばスパッタ法によって、ソース電極１２、層間絶縁膜１１およびＳＢＤ部１９を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、活性領域２０を覆うように残すことによって、ソース電極パッド１４を形成する。
【００６８】
次に、ドレイン電極１６の表面に、例えばチタン、ニッケルおよび金を順に積層することによって、ドレイン電極パッドを形成する。以上のようにして、図１に示す半導体装置が完成する。
【００６９】
以上、説明したように、実施の形態１ではＳＢＤ部が活性領域のメサ部に設けられている。メサ部の側面と底面がなす角度は１５°〜８０°であり、角度θが浅いため、その上にメタルを被覆することは容易であり、カバレッジがよく、不良品の発生が少なくなる。トレンチ上のメタルカバレッジ対策として導入される、メタルＣＶＤ等の装置を導入する必要がない。また、メサ部は、エッジ終端領域を形成する際に同時に形成できるため、メサ部を形成するための工数が不要であり、現行のトレンチ型ＭＯＳＦＥＴの製造工程がこのまま活用でき、作製コストが増加することがない。また、ＳＢＤ部をメサ部に形成しているため、表面荒れを低減するために、半導体基体カーボンキャップと呼ばれるカーボンコート層を形成することもできる。
【００７０】
また、メサ部の側壁にｎ++型ソース領域およびｐ++型コンタクト領域を設けることで、ソース電極とのコンタクト面積を増やすことができる。また、ＳＢＤ部が活性領域のメサ部に設けられているため、ソース電極とＳＢＤ部を同一のＡｌ電極で接続することができ、ショットキー電極を活性領域でパターニングする工程が必要なく、作製コストを低減させることができる。また、ＭＯＳゲート構造で水素遮蔽のＴｉとＳＢＤ部のＴｉとを同一層で形成するため、作製コストが増加することがない。
【００７１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。また、図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。
【００７２】
図８、９に示すように、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メサ部２１がゲートランナー１５の外側のエッジ終端領域３０に設けられていることである。このため、図９に示すように、ＳＢＤ部１９はゲートランナー１５の外側を取り囲むように形成されている。
【００７３】
また、エッジ終端領域３０に設けたＳＢＤ部１９だけでは、寄生ｐｎダイオードに流れる電流を十分に減少させることができないため、活性領域２０にもＳＢＤを設ける必要がある。このＳＢＤは、従来技術のトレンチ型、平面型または実施の形態１のメサ型のいずれでもかまわない。従来技術のトレンチ型、平面型でも、エッジ終端領域３０に設けたＳＢＤ部１９があるため、従来よりも活性領域２０のＳＢＤを減らすことができ、従来技術のトレンチ型、平面型を形成するための工数を削減することができる。
【００７４】
また、実施の形態２では、エッジ終端領域３０に延在したｐ++型コンタクト領域８の下部に下側第２ｐ+型領域が設けられている。これは、ＳＢＤ部１９の下部のｐ+型領域間の幅を共通にして、耐圧を維持するためである。
【００７５】
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法においてメサ部２１をエッジ終端領域３０に形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面にｎ-型ドリフト層２をエピタキシャル成長させる。次に、実施の形態１と同様に、エッジ終端領域３０におけるｐ型ベース層６およびｎ++型ソース領域７の表面に段差３５を形成し、ｐ型ベース層６およびｎ-型ドリフト層２の一部を除去して、ｎ型領域５を露出させる工程までの工程を行う。
【００７６】
次に、実施の形態１と同様に、ｐ型ベース層６およびｎ型領域５の表面層にｐ++型コンタクト領域８を選択的に形成する工程から、導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す工程を行う。
【００７７】
次に、エッジ終端領域３０における層間絶縁膜１１およびゲート絶縁膜９の表面にメサ部２１を形成し、ｎ型領域５を露出させる。この後、実施の形態１と同様にｐ型ベース層６のおもて面の全面に金属膜１３を、例えばＴｉで形成する工程以降の工程を行うことにより、図７に示す半導体装置が完成する。ここで、金属膜１３は、活性領域２０とエッジ終端領域３０のおもて面の全面に形成する。
【００７８】
以上、説明したように、実施の形態２によれば、ＳＢＤ部がエッジ終端領域のメサ部に設けられている。実施の形態１と同様にメサ部の側面と底面がなす角度は１５°〜８０°であり、角度θが浅いため、その上にメタルを被覆することは容易であり、カバレッジがよく、不良品の発生が少なくなる。
【００７９】
また、実施の形態２によれば、新たな工程を追加することなく、エッジ終端領域にＳＢＤ部を設けることができる。エッジ終端領域にＳＢＤ部を設けたため、活性領域に設けるＳＢＤが少なくてもよく、その分活性領域にＭＯＳゲート構造を形成することができる。また、エッジ終端領域のメサ部により、外周部のｐｎ接合を保護することができる。
【００８０】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１０は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図１０に示すように、実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ショットキー接合を形成する金属膜１３がＳＢＤ部１９の周辺のみに形成されている点である。このため、ＭＯＳゲート構造に、例えば、層間絶縁膜１１およびゲート絶縁膜９の表面に、金属膜１３が設けられていなく、メサ部２１の側面の一部は、ニッケルシリサイド層２２が設けられている。
【００８１】
金属膜１３がＳＢＤ部１９の周辺のみに形成されているため、金属膜１３をＴｉ以外の金属を使用することができる。例えば、抵抗の大きいタングステン（Ｗ）を使用することができる。
【００８２】
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。実施の形態３にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法においてメサ部２１の底面と側面の一部に金属膜１３を成膜し、金属膜１３より上部（ソース電極側）の側面の一部にニッケル膜を成膜し、熱処理によりニッケルシリサイド層２２を形成すればよい。
【００８３】
具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面にｎ-型ドリフト層２をエピタキシャル成長させる。次に、実施の形態１と同様に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、メサ部２１の底面にｎ型領域５を露出させる工程までの工程を行う。
【００８４】
次に、メサ部２１の金属膜１３が設けられた側面にニッケル膜を形成する。シンタリング（熱処理）により炭化珪素半導体部（ｎ++型ソース領域７およびｐ++型コンタクト領域８）とニッケル膜とを反応させてニッケルシリサイド膜２２を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。
【００８５】
次に、メサ部２１の底面と、底面が接する側面の一部に金属膜１３を、例えばＴｉで形成する。次に、例えば５００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理（アニール）することで、メサ部２１の底面に金属膜１３とｎ型領域５とのショットキー接合を有するＳＢＤ部１９を形成する。
【００８６】
この後、実施の形態１と同様にドレイン電極１６を形成する工程以降の工程を行うことにより、図８に示す半導体装置が完成する。
【００８７】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を有する。さらに、実施の形態３では、ショットキーメタルとなる金属膜はＳＢＤ部のみに形成され、ＭＯＳゲート構造の領域に形成されていない。このため、金属膜をＴｉ以外の金属を使用することができる。例えば、抵抗の大きいタングステンを使用することができる。
【００８８】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１１は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図１１に示すように、実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ショットキー接合を形成する金属膜１３が活性領域２０の終端領域２５に設けられていない点である。終端領域２５は、活性領域２０のＭＯＳゲート構造が設けられている領域とエッジ終端領域３０との間の領域である。
【００８９】
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態４にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。実施の形態４にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において、ｐ型ベース層６のおもて面の全面に金属膜１３を形成した後、終端領域２５の金属膜１３を除去すればよい。
【００９０】
具体的には、まず、実施の形態１と同様に、ｐ型ベース層６のおもて面の全面に金属膜１３を、例えばＴｉで形成する。次に、金属膜１３をパターニングして選択的に除去することによって、終端領域２５にＳｉＯ2を露出させる。
【００９１】
この後、実施の形態１と同様に、ショットキー接合を有するＳＢＤ部１９を形成する工程から、ドレイン電極１６を形成する工程以降の工程を行うことにより、図１１に示す半導体装置が完成する。
【００９２】
以上、説明したように、実施の形態４によれば、ショットキーメタルとなる金属膜は、終端領域に形成されていない。このため、ＳｉＯ2との密着性の良いＡｌをＳｉＯ2と接触させられる。実施の形態４では、Ａｌ形成前にＴｉをパターニングできるので、Ｔｉのサイドエッチを気にせずウェットエッチングが行える。このため、終端領域にＴｉ残りを起こさないように、オーバーエッチング量を多くとりたいが、Ａｌ下のサイドエッチングが進んでしまうために必要だったエッチング時間の調整と検査工程が不要となる。
【００９３】
また、実施の形態１〜４では、メサ部２１の側面は２つの段差が設けられているが、段差は１つであっても２つより多くてもかまわない。
【００９４】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、ｎ型ベース領域の内部に、イオン注入により図２のｐ型不純物濃度プロファイルと同様の不純物濃度プロファイルでｎ+型の高濃度インプラ領域を形成すればよい。
【産業上の利用可能性】
【００９５】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００９６】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  第１ｐ+型領域
４  第２ｐ+型領域
４ａ  下側第２ｐ+型領域
４ｂ  上側第２ｐ+型領域
５  ｎ型領域
５ａ  下側ｎ型領域
５ｂ  上側ｎ型領域
６  ｐ型ベース層
７  ｎ++型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  金属膜
１４  ソース電極パッド
１５  ゲートランナー
１６  ドレイン電極
１８  トレンチ
１９  ＳＢＤ部
２０  活性領域
２１  メサ部
２２  ニッケルシリサイド層
２４  コンタクトトレンチ
２５  終端領域
３０  エッジ終端領域
３２  第１ＪＴＥ構造
３３  第２ＪＴＥ構造
３４  ｎ+型半導体領域
３５  段差
１００  炭化珪素基体
【図１】
2018182234.tif 000003
【図２】
2018182234.tif 000004
【図３】
2018182234.tif 000005
【図４】
2018182234.tif 000006
【図５】
2018182234.tif 000007
【図６】
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【図７】
2018182234.tif 000009
【図８】
2018182234.tif 000010
【図９】
2018182234.tif 000011
【図１０】
2018182234.tif 000012
【図１１】
2018182234.tif 000013
【図１２】
2018182234.tif 000014