(57)【要約】【課題】側壁に内蔵ＳＢＤを形成したコンタクトトレンチの幅を狭化でき、オン抵抗を低減できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体基体１００のおもて面には、ｎ-型ドリフト層２と、ｐ型ベース層６と、ｎ++型ソース領域７と、ｎ++型ソース領域７とｐ型ベース層６を貫通し、ｎ-型ドリフト層２に達するゲートトレンチ１８およびコンタクトトレンチ１９と、が設けられる。コンタクトトレンチ１９は、ゲートトレンチ１８と離して設けられ、ショットキー金属１５は、コンタクトトレンチ１９の内部に埋め込まれ、コンタクトトレンチ１９の側壁にｎ-型ドリフト層２とのショットキー接合を形成する。オーミック金属１４は、コンタクトトレンチ１９の底に設けられ、ｎ-型ドリフト層２とのオーミック接合を形成する。【選択図】図１
2018182235.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極上に設けられた層間絶縁膜と、
前記第１半導体領域および前記第２半導体層に接する第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記第１トレンチと離して設けられ、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第２トレンチと、
前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１半導体層とのショットキー接合を形成する金属電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記金属電極は、前記第２トレンチの内部の体積の３０％以上を満たしていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属電極は、前記第２トレンチの底から、少なくとも前記第２半導体層と前記第１半導体領域との界面まで埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２トレンチの底に前記第１半導体層とのオーミック接合を形成する第２金属電極をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記金属電極は、前記第２トレンチの外側に突出していることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記金属電極は、前記第２トレンチの外側に突出し、前記層間絶縁膜および前記第１電極を覆うことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項７】
第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチを形成する第４工程と、
前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記ゲート電極上に層間絶縁膜を形成する第６工程と、
前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第７工程と、
前記半導体基板の裏面に第２電極を形成する第８工程と、
前記第１トレンチと離して、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第２トレンチを形成する第９工程と、
前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１半導体層とのショットキー接合を形成する金属電極を形成する第１０工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
【０００３】
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース層とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電された場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、信頼性が低減する。
【０００４】
この問題について、回路上に、ＭＯＳＦＥＴにショットキーバリアダイオード （ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。
【０００５】
このため、ＳＢＤはｎ型ドリフト層とソース電極とを接続する必要があるため、基板表面にｐ型のチャネル部を貫通するトレンチコンタクトを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献１参照）。
【０００６】
図１２は、ＳＢＤを内蔵する従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示すように、従来例は、ｎ+型炭化珪素基板１のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ１９と、を備える。具体的には、ｎ+型炭化珪素基板１上にｎ-型ドリフト層２となるｎ-型層をエピタキシャル成長させてなる。ｎ+型炭化珪素基板１のおもて面（ｎ-型ドリフト層２側の面）側に、ｐ型ベース層６、ｎ++型ソース領域７、ゲートトレンチ１８、ゲート絶縁膜９およびゲート電極１０からなるＭＯＳゲート構造が設けられている。
【０００７】
また、ｎ+型炭化珪素基板１の裏面にドレイン電極１６が設けられている。コンタクトトレンチ１９は、内壁がソース電極１２と接続するショットキーメタルで覆われ、内壁に露出する半導体領域と当該ショットキーメタルとのショットキーを形成したトレンチである。このように、図１２では、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設けている。
【０００８】
ソース電極１２に正電圧が印加され、ドレイン電極１６に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース層６とｎ-型ドリフト層２との間のｐｎ接合が順バイアスされる。図１２において、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計することで、寄生ｐｎダイオードのバイポーラ動作を抑止し、バイポーラ動作による経年劣化を防止することができる。
【０００９】
図１２に示す従来の炭化珪素半導体装置では、ＳＢＤを内蔵するため、外付けＳＢＤを必要とせず、コストダウンできる。さらに、コンタクトトレンチ１９を設けてトレンチ側壁にＳＢＤを形成するため、平面型のＳＢＤを内蔵するより高密度にＳＢＤを形成でき、セルピッチの短縮が可能になり、オン抵抗と順方向損失を低減できる。また、内蔵したＳＢＤがボディダイオードとして働くため、ボディダイオード劣化と還流時の低損失化が可能である。
【００１０】
また、コンタクト（接触）用トレンチにアルミニウム（Ａｌ）／チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）膜の被覆やタングステン（Ｗ）等の金属電極を埋め込んだ導電体により、表面のソース電極とコンタクトを取る技術が開示されている（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−２０４１７９号公報
【特許文献２】特開２００８−１７７３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来の炭化珪素半導体装置において、さらなるセルピッチの短縮を行い、オン抵抗を低減するためには、コンタクトトレンチの幅を狭化することが有効である。しかしながら、コンタクトトレンチの幅を狭化すると、コンタクトトレンチ内のショットキーバリアメタルのカバレッジが悪化して、コンタクトトレンチ側壁に内蔵ＳＢＤを形成できなくなる場合がある。この場合、内蔵ＳＢＤがボディダイオードとして働かないため、ボディダイオード劣化と還流時の損失を防止することができないという問題がある。
【００１３】
この発明は、上述した問題点を解消するため、側壁に内蔵ＳＢＤを形成したコンタクトトレンチの幅を狭化でき、オン抵抗を低減できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチが設けられる。前記第１トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１半導体領域および前記第２半導体層に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１トレンチと離して、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第２トレンチが設けられる。前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１半導体層とのショットキー接合を形成する金属電極が設けられる。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記金属電極は、前記第２トレンチの内部の体積の３０％以上を満たしていることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記金属電極は、前記第２トレンチの底から、少なくとも第２半導体層と第１半導体領域との界面まで埋め込まれていることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの底に前記第１半導体層とのオーミック接合を形成する第２金属電極をさらに備えることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記金属電極は、前記第２トレンチの外側に突出していることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記金属電極は、前記第２トレンチの外側に突出し、前記層間絶縁膜および前記第１電極を覆うことを特徴とする。
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチを形成する第４工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第６工程を行う。次に、前記第１半導体領域および前記第２半導体層に接する第１電極を形成する第７工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第８工程を行う。次に、前記第１トレンチと離して、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第２トレンチを形成する第９工程を行う。次に、前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１半導体層とのショットキー接合を形成する金属電極を形成する第１０工程を行う。
【００２１】
上述した発明によれば、コンタクトトレンチ（第２トレンチ）の内部に、炭化珪素半導体層とショットキー接合を形成するショットキー金属が埋め込まれている。これにより、コンタクトトレンチの側壁にショットキー金属を成膜する必要がなくなり、コンタクトトレンチの幅を狭化しても、コンタクトトレンチ側壁に内蔵ＳＢＤを形成できる。このため、ＳＤＢを内蔵したトレンチ型炭化珪素半導体装置のセルピッチを短縮することが可能となり、オン抵抗を低減できる。
【発明の効果】
【００２２】
本発明にかかる半導体装置および半導体装置の製造方法によれば、側壁に内蔵ＳＢＤを形成したコンタクトトレンチの幅を狭化でき、オン抵抗を低減できるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図８】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図９】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１１】実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１２】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
【００２６】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板：第１導電型の半導体基板）１上にｎ-型ドリフト層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６と、ｎ++型ソース領域（第１導電型の第１半導体領域）７、ゲートトレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト層２のソース側（ソース電極１２側）の表面層には、ｐ型ベース層６に接するようにｎ型領域５が設けられている。ｎ型領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
【００２７】
ｎ型領域５の内部には、ｐ+型領域３が選択的に設けられている。ｐ+型領域３は、後述するゲートトレンチ１８およびコンタクトトレンチ１９の底に接するように設けられている。ｐ+型領域３は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型ドリフト層２との界面に達しない深さで設けられている。ｐ+型領域３を設けることで、ゲートトレンチ１８およびコンタクトトレンチ１９の底付近に、ｐ+型領域３とｎ型領域５との間のｐｎ接合を形成することができる。ｐ+型領域３は、ｐ型ベース層６よりも不純物濃度が高い。
【００２８】
また、ｐ+型領域３の幅は、ゲートトレンチ１８およびコンタクトトレンチ１９の幅よりも広い。ゲートトレンチ１８およびコンタクトトレンチ１９の底は、ｐ+型領域３に達してもよいし、ｐ型ベース層６とｐ+型領域３に挟まれたｎ型領域５内に位置し、ｐ+型領域３と接触していなくてもよい。
【００２９】
ｐ型ベース層６の内部には、ｎ++型ソース領域７が選択的に設けられている。また、図１には記載していないが、ｎ++型ソース領域７と接するようにｐ++型コンタクト領域を設けてもよい。ｐ++型コンタクト領域の深さは、例えばｎ++型ソース領域７と同じ深さでもよいし、よりも深くてもよい。
【００３０】
ゲートトレンチ１８は、基体おもて面からｎ++型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５およびｐ+型領域３に達する。ゲートトレンチ１８の内部には、ゲートトレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッドに電気的に接続されている。層間絶縁膜１１は、ゲートトレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
【００３１】
コンタクトトレンチ１９は、隣り合うゲートトレンチ１８間に、ゲートトレンチ１８に平行に、かつゲートトレンチ１８と離して設けられる。コンタクトトレンチ１９は、基体おもて面からｎ++型ソース領域７およびｐ型ベース層６を貫通し、ｎ型領域５およびｐ+型領域３に達する。コンタクトトレンチ１９の底には、炭化珪素半導体層とオーミック接合を形成するオーミック金属１４が設けられている。オーミック金属１４は例えばニッケル（Ｎｉ）からなる。
【００３２】
また、コンタクトトレンチ１９の内部は、炭化珪素半導体層とショットキー接合を形成するショットキー金属１５が埋め込まれている。ショットキー金属１５は例えばタングステン（Ｗ）からなる。ここで、ショットキー金属１５は、コンタクトトレンチ１９の内部の体積の３０％以上を満たしていてもよい。より具体的には、ショットキー金属１５は、コンタクトトレンチ１９の内部で、コンタクトトレンチ１９の底から、ｐ型ベース層６とｎ++型ソース領域７との界面より上側（ソース電極１２側）まで設けられる。また、ショットキー金属１５は、ソース電極１２と共にソース電極パッド１３に接続され、内蔵ＳＢＤとなる。
【００３３】
コンタクトトレンチ１９の内部に、ショットキー金属１５を埋め込むため、コンタクトトレンチ１９の側壁にショットキー金属１５を成膜する必要がなくなる。このため、コンタクトトレンチ１９の幅を狭化しても、コンタクトトレンチ側壁に内蔵ＳＢＤを形成できる。また、コンタクトトレンチ１９の底にオーミック金属１４を設けることで、コンタクトトレンチ１９の側壁のショットキー接合の面積を減らすことなく、ｐ+型領域３を設置することができる。
【００３４】
ソース電極（第１電極）１２は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ++型ソース領域７に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２は、コンタクトトレンチ１９の内部において、ｎ++型ソース領域７と接する領域およびｐ型ベース層６と接する領域の一部に設けられている。これにより、ｎ++型ソース領域７とソース電極１２とのコンタクト面積およびｐ型ベース層６とソース電極１２とのコンタクト面積が大きくなり、低コンタクト抵抗化が可能となる。また、コンタクト抵抗を増加させずに微細化が可能となる。
【００３５】
また、ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタルを設けてもよい。ソース電極１２上には、ソース電極パッド１３が設けられている。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、図示を省略するドレイン電極（第２電極）が設けられている。
【００３６】
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図２〜７は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。例えば、ｎ-型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ-型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図２に記載される。
【００３７】
次に、ｎ-型ドリフト層２の上に、下側ｎ型領域５ａをエピタキシャル成長させる。例えば、下側ｎ型領域５ａを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この下側ｎ型領域５ａは、ｎ型領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、下側ｎ型領域５ａの表面層に、ｐ+型領域３を選択的に形成する。例えば、ｐ+型領域３を形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に記載される。
【００３８】
次に、下側ｎ型領域５ａ、ｐ+型領域３の上に、上側ｎ型領域５ｂをエピタキシャル成長させる。例えば、上側ｎ型領域５ｂを形成するためのエピタキシャル成長の条件を、下側ｎ型領域５ａの不純物濃度と同程度となるように設定してもよい。この上側ｎ型領域５ｂは、ｎ型領域５の一部であり、下側ｎ型領域５ａと上側ｎ型領域５ｂを合わせて、ｎ型領域５となる。
【００３９】
次に、上側ｎ型領域５ｂおよびｐ+型領域３の上に、ｐ型ベース層６をエピタキシャル成長させる。例えば、ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、ｐ型ベース層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。
【００４０】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ++型ソース領域７を選択的に形成する。例えば、ｎ++型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ここまでの状態が図４に記載される。
【００４１】
次に、基体おもて面（ｎ++型ソース領域７側の面）上に、酸化膜を例えば１．５μｍ以上２．５μｍ以下程度の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜の、コンタクトトレンチ１９に対応する部分を除去する。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてエッチングを行い、底部およびコーナー部がｐ+型領域３に達する深さでコンタクトトレンチ１９を形成する。
【００４２】
次に、上記酸化膜の残部を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新たに酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜の、ゲートトレンチ１８に対応する部分を除去する。次に、酸化膜のパターニングに用いたレジストマスクを除去した後、酸化膜の残部をマスクとしてエッチングを行い、ゲートトレンチ１８を形成する。また、ゲートトレンチ１８とコンタクトトレンチ１９とを形成する順序を入れ替えてもよい。また、同時に形成してもよい。
【００４３】
次に、上記酸化膜の残部を除去した後、ゲートトレンチ１８の内壁に沿うように、ゲート絶縁膜９となる例えば１０ｎｍ以上５００ｎｍ以下程度の厚さの酸化膜（ＳｉＯ2膜）を堆積し、８００℃以上１２００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理する。次に、ゲートトレンチ１８の内部の酸化膜の内側に埋め込むように、基体おもて面上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を０．３μｍ以上１．５μｍ以下程度の厚さで堆積する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングしてゲート電極１０を形成する。
【００４４】
次に、基体おもて面上に、層間絶縁膜１１として例えば０．５μｍ以上１．５μｍ以下程度の厚さの酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１をパターニングしてコンタクトホールを形成する。このとき、層間絶縁膜１１とともに上記酸化膜もパターニングして、各半導体領域を露出させる。これにより、層間絶縁膜１１のパターニングに用いたレジスト膜の開口部（すなわちコンタクトホール）には、基体おもて面およびコンタクトトレンチ１９の内壁に、ｎ++型ソース領域７、ｐ型ベース層６、ｎ-型ドリフト領域２およびｐ+型領域３が露出される。
【００４５】
次に、層間絶縁膜１１のパターニングに用いたレジスト膜を残した状態で、レジスト膜の開口部に露出するコンタクトトレンチ１９の側壁に沿ってＳｉＯ2膜２０を堆積（形成）する。また、ＳｉＯ2膜２０は、層間絶縁膜１１を形成する際に堆積した上記酸化膜をフォトリソグラフィおよびエッチングによりパターニングする際、コンタクトトレンチ１９の側壁に残すことで、ＳｉＯ2膜２０としてもよい。ここまでの状態が図５に示されている。
【００４６】
次に、基体おもて面上に、Ｎｉ膜を堆積（形成）する。次に、例えば４００℃〜６００℃の熱処理を加えることで、ＳｉＣとＮｉの接触部のみシリサイド層を形成し、ＳｉＯ2膜上の未反応のＮｉ層はウェット処理で取り除く。その後ｎ+型炭化珪素基板１の裏面に、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。再度、１０００℃程度のシンタリング（熱処理）により炭化珪素半導体部（ｐ+型領域３、ｎ++型ソース領域７およびｐ型ベース層６）とＮｉ膜とを反応させてニッケルシリサイド膜を形成する。同時に、裏面にもシリサイド層を形成する。次に、ソース電極１２、オーミック金属１４を形成する。ここまでの状態が図６に示されている。
【００４７】
次に、ＳｉＯ2膜２０を例えばフッ酸（ＨＦ）で除去した後、例えばスパッタ法によって、タングステン（Ｗ）をコンタクトトレンチ１９に埋め込むように堆積しエッチングすることで、コンタクトトレンチ１９の内部にタングステンを残す。その際、エッチバックしてタングステンを基体表部より内側に残すようにエッチングしてもよい。次に、例えば４００℃〜６００℃のシンタリング（熱処理）により炭化珪素半導体部（ｐ+型領域３およびｐ型ベース層６）とタングステンとを反応させてショットキーコンタクトを形成する。ここまでの状態が図７に示されている。
【００４８】
次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように堆積（形成）する。その後、アルミニウム膜を選択的に除去することによって、ソース電極パッド１３を形成する。
【００４９】
次に、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極を形成する。このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５０】
以上、説明したように、実施の形態１は、コンタクトトレンチの内部に、炭化珪素半導体層とショットキー接合を形成するショットキー金属が埋め込まれている。これにより、コンタクトトレンチの側壁にショットキー金属を成膜する必要がなくなり、コンタクトトレンチの幅を狭化しても、コンタクトトレンチ側壁に内蔵ＳＢＤを形成できる。このため、ＳＤＢを内蔵したトレンチ型炭化珪素半導体装置のセルピッチを短縮することが可能となり、オン抵抗を低減できる。
【００５１】
また、実施の形態１は、コンタクトトレンチの底に、炭化珪素半導体層とオーミック接合を形成するオーミック金属が埋め込まれている。このため、コンタクトトレンチの側壁のショットキー接合の面積を減らすことなく、ショットキー金属とソース電極と接続することができる。
【００５２】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、コンタクトトレンチ１９の底にオーミック金属１４が設けられていない点である。
【００５３】
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法とオーミック金属１４を形成しないことが異なる。具体的には、まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる工程から層間絶縁膜１１をパターニングしてコンタクトホールを形成する工程を順に行う（図２〜５参照）。
【００５４】
次に、層間絶縁膜１１のパターニングに用いたレジスト膜を残した状態で、レジスト膜の開口部に露出するコンタクトトレンチ１９の側壁および底に沿ってＳｉＯ2膜２０を堆積（形成）する。また、ＳｉＯ2膜２０は、層間絶縁膜１１を形成する際に堆積した上記酸化膜をフォトリソグラフィおよびエッチングによりパターニングする際、コンタクトトレンチ１９の側壁および底に残すことで、ＳｉＯ2膜２０としてもよい。ここまでの状態が図９に示されている。
【００５５】
次に、基体おもて面上に、Ｎｉ膜を堆積（形成）する。例えば４００℃〜６００℃の熱処理を加えることで、ＳｉＣとＮｉの接触部のみシリサイド層を形成し、ＳｉＯ2膜上の未反応のＮｉ層はウェット処理で取り除く。その後ｎ+型炭化珪素基板１の裏面に、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。再度、１０００℃程度のシンタリング（熱処理）により炭化珪素半導体部（ｐ+型領域３およびｎ++型ソース領域７）とＮｉ膜とを反応させてニッケルシリサイド膜を形成する。次に、ソース電極１２を形成する。
【００５６】
その後、実施の形態１と同様に、コンタクトトレンチ１９の内部にタングステンを残す工程以降の工程を順に行うことで、図８に示すＭＯＳＦＥＴが完成する。
【００５７】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態２では、コンタクトトレンチの底にオーミック金属を設けていない。オーミック金属を設けないため、実施の形態１よりコンタクトトレンチの幅を狭くすることができ、半導体装置のセルピッチをさらに縮小させることができる。
【００５８】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ショットキー金属１５がコンタクトトレンチ１９の内部を完全に埋め、基体表部より外側に突出している点である。
【００５９】
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態３にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法とショットキー金属１５を形成する工程が異なる。具体的には、まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる工程から炭化珪素半導体部とＮｉ膜とを反応させてニッケルシリサイド膜を形成する工程を順に行う（図２〜６参照）。
【００６０】
次に、ＳｉＯ2膜２０を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新たに酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜のコンタクトトレンチ１９に対応する部分を除去する。次に、例えばスパッタ法によって、タングステンをコンタクトトレンチ１９に埋め込むように堆積しエッチングすることで、コンタクトトレンチ１９の内部にタングステンを残す。その際、パターニングとエッチングを施すことでタングステンが基体表部より外側に突出するようにする。次に、例えば４００℃〜６００℃のシンタリング（熱処理）により炭化珪素半導体部（ｐ+型領域３およびｐ型ベース層６）とタングステンとを反応させてショットキーコンタクトを形成する。
【００６１】
その後、実施の形態１と同様に、アルミニウム膜を堆積（形成）する工程以降の工程を順に行うことで、図１０に示すＭＯＳＦＥＴが完成する。
【００６２】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態３では、エッチバックしてタングステンを基体表部より内側に残す工程を省略することができる。
【００６３】
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態４にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ショットキー金属１５がコンタクトトレンチ１９の内部を完全に埋め、基体表部を覆っている点である。
【００６４】
（実施の形態４にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態４にかかる炭化珪素半導体装置の製造方法について説明する。実施の形態４にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態１にかかる炭化珪素半導体装置の製造方法とショットキー金属１５を形成する工程が異なる。具体的には、まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｎ-型ドリフト層２をエピタキシャル成長させる工程から炭化珪素半導体部とＮｉ膜とを反応させてニッケルシリサイド膜を形成する工程を順に行う（図２〜６参照）。
【００６５】
次に、ＳｉＯ2膜２０を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新たに酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより酸化膜をパターニングし、酸化膜のコンタクトトレンチ１９に対応する部分を除去する。次に、例えばスパッタ法によって、タングステンを基体おもて面上に堆積（形成）し、タングステンをコンタクトトレンチ１９に埋め込む。次に、例えば４００℃〜６００℃のシンタリング（熱処理）により炭化珪素半導体部（ｐ+型領域３およびｐ型ベース層６）とタングステンとを反応させてショットキーコンタクトを形成する。
【００６６】
その後、実施の形態１と同様に、アルミニウム膜を堆積（形成）する工程以降の工程を順に行うことで、図１０に示すＭＯＳＦＥＴが完成する。
【００６７】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。さらに、実施の形態４では、タングステンを堆積後、パターニングする工程を省略することができる。
【００６８】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度、各部の形成条件等は要求される仕様等に応じて種々設定される。また、炭化珪素でできた炭化珪素基板にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６９】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００７０】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  ｐ+型領域
５  ｎ型領域
５ａ  下側ｎ型領域
５ｂ  上側ｎ型領域
６  ｐ型ベース層
７  ｎ++型ソース領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ソース電極パッド
１４  オーミック金属
１５  ショットキー金属
１６  ドレイン電極
１８  ゲートトレンチ
１９  コンタクトトレンチ
２０  ＳｉＯ2膜
１００  炭化珪素基体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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