(57)【要約】【課題】ＢＯＸ層に残留させる変形の程度をより大きくすることができる半導体装置を提供する。【解決手段】基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている。【選択図】  図５
2018101740.tif 000002
【特許請求の範囲】
【請求項１】
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
半導体装置。
【請求項２】
非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる、
請求項１に記載の半導体装置。
【請求項３】
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている、
請求項１に記載の半導体装置。
【請求項４】
非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる、
請求項３に記載の半導体装置。
【請求項５】
ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる、
請求項１に記載の半導体装置。
【請求項６】
ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる、
請求項１に記載の半導体装置。
【請求項７】
ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている、
請求項１に記載の半導体装置。
【請求項８】
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
請求項７に記載の半導体装置。
【請求項９】
アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である、
請求項１に記載の半導体装置。
【請求項１０】
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている、
請求項１に記載の半導体装置。
【請求項１１】
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている、
請求項１に記載の半導体装置。
【請求項１２】
アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる、
請求項１に記載の半導体装置。
【請求項１３】
アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である、
請求項１に記載の半導体装置。
【請求項１４】
アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下である、
請求項１に記載の半導体装置。
【請求項１５】
非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている、
請求項１に記載の半導体装置。
【請求項１６】
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
ＳＯＩ層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法。
【請求項１７】
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する、
請求項１６に記載の半導体装置の製造方法。
【請求項１９】
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
電子機器。
【請求項２０】
上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである、
請求項１９に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
【背景技術】
【０００２】
半導体装置における電気的特性の向上を目的として、チャネル領域に応力を加えることによってキャリア移動度を向上させるといったことが提案されている。チャネル領域に応力を加える方法として、チャネル領域を形成する材料とは格子定数が異なる材料を用いて下地層を形成した後にその上にチャネル領域を形成するといった方法や、ゲート電極上やソースドレイン領域上に応力を有する膜（応力膜）を形成するといった方法が提案されている。例えば、特開２０１１−１９９１１２号公報（特許文献１）には、チャネル領域を有するトランジスタ上に、チャネル領域に歪みを発生させるストレスライナー膜を設けるといったことが記載されている。
【０００３】
また、ＳＯＩ（Silicon on Insulator）基板を用いた半導体装置において、クリープ（Creep）現象による変形をＢＯＸ層（Buried Oxide層）に残留させることで、ＢＯＸ層上のTop Si層（ＳＯＩ層）に応力を加えるといった方法が提案されている（例えば、非特許文献１参照）。これは、膜応力をもつＳｉＮ膜をＳＯＩ層上に堆積し、高温アニールを施すことでＢＯＸ層にクリープによる変形を生じさせ、ＳｉＮ膜の除去後においてもＳＯＩ層に応力を加えるといった方法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９９１１２号公報
【０００５】
【非特許文献１】A.Bonnevialle et al.,“A New Method to Induce Local Tensile Strain in SOI Wafers: First Strain Results of the "BOXCreep" Technique”,Extended Abstracts of the 2015 International Conference on Solid State Devices and Materials, Sapporo, 2015,pp1110-1111, STMicroelectronics
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＯＩ基板のＢＯＸ層にクリープによる変形を残留させる方法は、チャネル領域全般に応力を加えることができるといった利点を備えている。しかしながら、キャリア移動度の更なる向上のために、ＢＯＸ層に残留させる変形の程度をより大きくすることができる構造や方法の開発が求められている。
【０００７】
従って、本開示の目的は、ＢＯＸ層に残留させる変形の程度をより大きくすることができる半導体装置や半導体装置の製造方法、更には、係る半導体装置を備えた電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示の第１の態様に係る半導体装置は、
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
半導体装置である。
【０００９】
上記の目的を達成するための本開示の第１の態様に係る半導体装置の製造方法は、
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
ＳＯＩ層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法である。
【００１０】
上記の目的を達成するための本開示の第１の態様に係る電子機器は、
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
電子機器である。
【発明の効果】
【００１１】
本開示の半導体装置にあっては、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されている。この構造によれば、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留しやすくなるので、キャリア移動度の更なる向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１Ａないし図１Ｃは、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。
【図２】図２Ａ及び図２Ｂは、図１Ｃに引き続き、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。
【図３】図３Ａないし図３Ｃは、メサ構造をＳＯＩ層に止めた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
【図４】図４Ａないし図４Ｃは、メサ構造をＢＯＸ層に及ばせた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
【図５】図５は、メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。
【図６】図６は、高温アニール処理を施す時間とＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。
【図７】図７は、高温アニール処理を施す温度とＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。
【図８】図８は、図５に対応するグラフであって、ＳＯＩ層をより厚膜にした場合における、メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。
【図９】図９は、ＢＯＸ層の膜厚やＢＯＸ層の除去量と、ＳＯＩ層の応力との関係を説明するための、応力シミュレーションのグラフである。メサ構造の差に起因するＳＯＩ層の応力の差を説明するための、応力シミュレーションのグラフである。
【図１０】図１０Ａないし図１０Ｃは、第１の実施形態に係る半導体装置の製造方法を説明するための、模式的な断面図である。
【図１１】図１１Ａ及び図１１Ｂは、図１０Ｃに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。
【図１２】図１２Ａ及び図１２Ｂは、図１１Ｂに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。
【図１３】図１３Ａないし図１３Ｃは、図１２Ｂに引き続き、半導体装置の製造方法を説明するための、模式的な断面図である。
【図１４】図１４Ａは、メサ構造をＳＯＩ層に止めた構成の半導体装置の構造を説明するための模式的な平面図である。図１４Ｂは、図１４ＡのＡ−Ａ断面図である。
【図１５】図１５Ａは、非アクティブ領域の一部においてＢＯＸ層を除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１５Ｂは、図１５ＡのＢ−Ｂ断面図である。
【図１６】図１６Ａは、非アクティブ領域の全てにおいてＢＯＸ層を全て除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１６Ｂは、図１６ＡのＣ−Ｃ断面図である。
【図１７】図１７は、ＳＯＩ層の応力とメサ構造の面積との関係を説明するための、応力シミュレーションのグラフである。
【図１８】図１８Ａは、非アクティブ領域の全てにおいてＢＯＸ層を途中まで除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１８Ｂは、図１８ＡのＤ−Ｄ断面図である。
【図１９】図１９Ａ及び図１９Ｂは、ＢＯＸ層を全て除去した構成とＢＯＸ層を途中まで除去した構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図１９Ａは図１６Ｂに対応し、図１９Ｂは図１８Ｂに対応する。
【図２０】図２０Ａは、非アクティブ領域の全てにおいてＢＯＸ層を全て除去し更に基板の上部を一部除去した構成の半導体装置の構造を説明するための模式的な平面図である。図２０Ｂは、図２０ＡのＥ−Ｅ断面図である。
【図２１】図２１Ａ及び図２１Ｂは、ＢＯＸ層を全て除去し更に基板の上部を一部除去した構成と、他の構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図２１Ａは図２０Ｂに対応し、図２１Ｂは図１６Ｂに対応する。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明
２．第１の実施形態
３．その他
【００１４】
［本開示に係る、半導体装置、半導体装置の製造方法、及び、電子機器、全般に関する説明］
本開示に係る半導体装置や係る半導体装置を用いた電子機器、及び、本開示の半導体装置の製造方法によって製造される半導体装置（以下、これらを単に、本開示と呼ぶ場合がある）において、非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる構成とすることができる。
【００１５】
上述した好ましい構成を含む本開示において、ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成とすることができる。この場合において、非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる構成とすることができる。
【００１６】
上述した各種の好ましい構成を含む本開示において、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる構成とすることができる。また、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる構成とすることができる。
【００１７】
上述した各種の好ましい構成を含む本開示において、半導体装置は、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている構成とすることができる。
【００１８】
この場合において、
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている構成とすることができる。
【００１９】
上述した各種の好ましい構成を含む本開示において、アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である構成とすることができる。あるいは又、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている構成とすることができる。
【００２０】
上述した各種の好ましい構成を含む本開示において、アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている態様とすることができる。
【００２１】
上述した各種の好ましい構成を含む本開示の半導体装置は、アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる構成とすることができる。
【００２２】
上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である構成とすることができる。
【００２３】
上述した各種の好ましい構成を含む本開示において、アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である構成とすることができる。
【００２４】
上述した各種の好ましい構成を含む本開示において、非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている構成とすることができる。
【００２５】
上述したように、本開示に係る半導体装置の製造方法は、
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
ＳＯＩ層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む。
【００２６】
この場合において、ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む構成とすることができる。
【００２７】
上述した好ましい構成を含む本開示に係る半導体装置の製造方法において、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する構成とすることができる。
【００２８】
上述したように、本開示に係る電子機器は、
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている。
【００２９】
この場合において、上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである構成とすることができる。
【００３０】
本開示に用いられるＳＯＩウエハーなどのＳＯＩ基板の構成は、本開示の実施に支障がない限り、特に限定するものではない。例えば、ＳＯＩ基板は、支持基板と活性基板との少なくとも一方に酸化膜を形成した後、これらを熱処理下で貼り合わせ、その後、活性基板を所定厚まで研磨するといった方法で構成することができる。
【００３１】
応力膜を構成する材料は、高温アニール処理時において所定の応力が保持される限りは、特に限定するものではない。より具体的には、応力を有し、且つ、ＳＯＩ層やＢＯＸ層よりも剛性が大きい材料であればよい。
【００３２】
応力膜を構成する材料として、例えば、窒化シリコン（ＳｉＮX）を挙げることができる。窒化シリコンから成る膜は、例えばＣＶＤ法などの周知の方法によって成膜することができる。膜の応力の向きやその大きさは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などによって制御することができる。例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて圧縮応力を持つ膜を形成することができるし、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）を用いて引張応力を持つ膜を形成することができる。各種の膜や層における応力値は、ラマン分光法やＴＥＭを用いたＮＢＤ（Nano Beam Diffraction）法によるひずみ測定によって測定することができる。
【００３３】
クリープによる変形を起こさせるといった観点から、基本的には、ＢＯＸ層を構成する材料における融点の絶対温度に対して約半分程度以上の温度で高温アニール処理を行なうことが好ましい。具体的には、１１００°Ｃ以上、より好ましくは、１２００°Ｃ以上で行なうことが好ましい。定性的には、クリープによる変形の程度は、高温アニール処理を行なう処理時間が長いほど大きくなり、また、高温アニール処理を行なう温度が高いほど大きくなる。
【００３４】
本明細書における各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、以下の説明で用いる各図面は模式的なものであり、実際の寸法やその割合を示すものではない。
【００３５】
［第１の実施形態］
第１の実施形態は、本開示の第１の態様に係る、半導体装置、半導体装置の製造方法、及び、電子機器に関する。
【００３６】
本開示の理解を助けるため、先ず、ＳＯＩ層上に応力膜を形成した状態で高温アニール処理を施したときの変形について説明する。
【００３７】
図１Ａないし図１Ｃは、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。図２Ａ及び図２Ｂは、図１Ｃに引き続き、圧縮応力を有する応力膜を形成した場合に、高温アニール処理で生ずる変形を説明するための模式図である。
【００３８】
図１Ａは、ＳＯＩ基板１の断面を示す。ＳＯＩ基板１は、たとえばシリコンから成る基板１０、基板１０上に形成されたＢＯＸ層１１、ＢＯＸ層１１上に形成されたＳＯＩ層１２から成る。
【００３９】
図１Ｂは、ＳＯＩ層上に応力膜を形成した状態を示す。応力膜２０は、例えば、窒化シリコンから構成されている。ここでは、ｎＭＯＳ型用として、応力膜２０は圧縮応力を有するように形成されているとして説明する。圧縮応力を有する応力膜２０は、外側に向かって広がろうとする性質を示す。このため、応力膜２０下のＳＯＩ層１２には、外側に広げる方向の力が作用する。
【００４０】
図１Ｃは、応力膜が形成されたＳＯＩ基板に高温アニール処理を施すときの変形を模式的に示す。
【００４１】
基本的には、降伏加重よりも小さい力が物体に作用しても物体に変形は残留しない。しかしながら、力が作用している状態で物体を高温環境下に晒しておくと、時間の経過とともに物体に変形が生じ残留する現象、即ち、所謂クリープ現象が起こる。
【００４２】
応力膜２０が形成されたＳＯＩ基板１について、例えば、１２００°Ｃ下で２分といった条件でアニール処理を行なう。一般的に、材料の融点の絶対値の半分を超える高温環境下であると、クリープによる変形が起こりやすくなる。ＢＯＸ層１１を形成する酸化シリコンの融点は約１８００°Ｃであるので、ＢＯＸ層１１には、ＳＯＩ層１２に引っ張られる形でクリープによる変形が生ずる。
【００４３】
図２Ａは、高温アニール処理後に常温に戻された状態のＳＯＩ基板を模式的に示す。図２Ｂは、更に、応力膜を除去した状態を示す。
【００４４】
常温に戻った状態において、ＢＯＸ層１１にはクリープによる変形がある程度残留する。通常、応力膜２０を除去すれば、ＳＯＩ層１２への応力も緩和される。しかしながら、ＢＯＸ層１１にはクリープによる変形が残留している。従って、ＢＯＸ層１１上のＳＯＩ層１２には、外側に向かって広がろうとする方向、換言すれば、ＳＯＩ層１２の結晶格子を広げる方向に力が作用する。
【００４５】
上述の例では、応力膜２０は圧縮応力を有するとして説明した。応力膜２０が引張応力を有する場合、ＢＯＸ層１１には、内側に狭まる方向の変形が生ずる。結果として、ＢＯＸ層１１上のＳＯＩ層１２には、内側に向かって狭まろうとする方向、換言すれば、ＳＯＩ層１２の結晶格子を狭める方向に力が作用する。
【００４６】
次いで、非引用文献１に開示された、メサ構造をＳＯＩ層に止めた構成における高温アニール処理について説明する。
【００４７】
図３Ａないし図３Ｃは、メサ構造をＳＯＩ層に止めた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
【００４８】
図３Ａは、応力膜が形成されたＳＯＩ基板を用いて、応力膜、ＳＯＩ層をパターニングしてメサ構造を形成した状態を示す。基板１０とＢＯＸ層１１とはパターニングされていない。尚、説明の都合上、応力膜２０は圧縮応力を有するとして説明するが、これに限るものではない。後述する図４についても同様である。
【００４９】
図３Ａに示すメサ構造に高温アニール処理を施すときの変形を、図３Ｂに模式的に示す。その後、常温に戻された状態で、応力膜を除去した状態を、図３Ｃに示す。
【００５０】
ＢＯＸ層１１は、より剛性の高い基板１０に拘束された状態である。従って、高温アニール処理によってＢＯＸ層１１が軟化したとしても、基板１０の影響によって変形の程度が抑制される（図３Ｂ参照）。
【００５１】
常温に戻されると、高温アニール処理による変形がＢＯＸ層１１に残留する。従って、応力膜２０を除去した状態においても、ＢＯＸ層１１に残留する変形に起因してＳＯＩ層１２には結晶格子を広げる方向に力が作用する（図３Ｃ参照）。しかしながら、ＢＯＸ層１１に残留する変形の程度が抑制されているので、ＳＯＩ層１２への力の作用もある程度で抑えられてしまう。
【００５２】
そこで、本開示では、高温アニール処理によるＢＯＸ層の変形をより促すため、メサ構造をＢＯＸ層にまで施す構成とした。
【００５３】
図４Ａないし図４Ｃは、メサ構造をＢＯＸ層に及ばせた構成において、高温アニール処理で生ずる変形を説明するための模式図である。
【００５４】
図４Ａは、応力膜が形成されたＳＯＩ基板を用いて、応力膜、ＳＯＩ層、及び、ＢＯＸ層をパターニングしてメサ構造を形成した状態を示す。基板１０はパターニングされていない。尚、説明の都合上、応力膜２０は圧縮応力を有するとして説明するが、これに限るものではない。
【００５５】
図４Ａに示すメサ構造に高温アニール処理を施すときの変形を、図４Ｂに模式的に示す。その後、常温に戻された状態で、応力膜２０を除去した状態を、図４Ｃに示す。
【００５６】
図４Ａに示す構造では、ＢＯＸ層１１が細分化されている。従って、メサ構造のＢＯＸ層１１にあっては、基板１０の拘束の程度が緩和されると共に、応力膜２０の力が及ぶ体積も小さくなる。これによって、高温アニール処理によるＢＯＸ層１１の変形がより促進される（図４Ｂ参照）。
【００５７】
常温に戻されると、高温アニール処理による変形がＢＯＸ層１１に残留する。このように、アクティブ領域を形成するＳＯＩ層１２が配置される部分のＢＯＸ層１１は、ＳＯＩ基板１に施された高温アニール処理で生じたクリープによる変形が残留するように構成されており、また、高温アニール処理によるＢＯＸ層１１の変形がより促進されているので、ＳＯＩ層１２への力の作用はより大きくなり、ＳＯＩ層１２には結晶格子を広げる方向に力が作用する。（図４Ｃ参照）。
【００５８】
図５に、メサ構造をＳＯＩ層に止めた構成（従来の構造と呼ぶ場合がある）と、メサ構造をＢＯＸ層に及ばせた構成（本開示の構造）とについての、ＳＯＩ層の応力を比較したグラフを示す。
【００５９】
いずれの構成においても、ＳＯＩ基板１は同一の仕様である。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。高温アニール処理の条件は、温度１２００°Ｃ、１０分間といった条件である。ＳＯＩ層１２の応力は、高温アニール処理後、応力膜２０を除去した状態での応力である。グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層１２の応力である。後述する他のグラフにおいても同様である。
【００６０】
グラフから明らかなように、本開示の構造は、従来の構造に対して、ＳＯＩ層１２の応力が３倍以上の値となっている。従って、アクティブ領域におけるＢＯＸ層１１上のＳＯＩ層１２には、常温において１００ＭＰａを超える応力を加えることができ、ＳＯＩ層１２内の電子の移動度はより向上する。ｎＭＯＳ型のトランジスタを構成するとすれば、配線抵抗やコンタクトの接触抵抗を除いたドレイン・ソース間のオン抵抗Ｒonの低減効果も、従来の構造の３倍以上になると予想される。
【００６１】
このようにして、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２には、結晶格子が広げられるように応力が加えられる構成とすることができる。
【００６２】
ｐＭＯＳ型のトランジスタを形成する場合、ＳＯＩ層１２には結晶格子を狭める方向に力が作用することが好ましい。従って、ｐＭＯＳ型のトランジスタを構成するのであれば、引張応力を有する応力膜２０を形成して、上述したと同様の工程を行なえばよい。これによって、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２には、結晶格子が狭められるように応力が加えられる構成とすることができる。
【００６３】
ＢＯＸ層１１に残留する変形を大きくするといった観点からは、高温アニール処理を行なう処理時間は、長いほど好ましい。図６を参照して、高温アニール処理を行なう処理時間と、ＳＯＩ層１２の応力との関係について説明する。
【００６４】
図６は、上述した本開示の構造において、温度１２００°Ｃでの高温アニール処理を施す時間を、１０分間、５分間、２分間としたときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。
【００６５】
グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層１２の応力である。図６に示すグラフから明らかなように、高温アニール処理を施す時間が長いほど、ＳＯＩ層１２の応力が大きくなるといった関係があることがわかる。
【００６６】
また、ＢＯＸ層１１に残留する変形を大きくするといった観点からは、高温アニール処理を施すときの温度は、高いほうが好ましい。図７を参照して、高温アニール処理を施すときの温度と、ＳＯＩ層１２の応力との関係について説明する。
【００６７】
図７は、上述した本開示の構造において、温度１３００°Ｃで２分間の高温アニール処理と、温度１２００°Ｃで２分間の高温アニール処理とを施したときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。
【００６８】
グラフの横軸は、メサ構造の中心からの距離であり、グラフの縦軸は、ＳＯＩ層の応力である。図７に示すグラフから明らかなように、高温アニール処理を施す温度が高いほど、ＳＯＩ層１２の応力が大きくなるといった関係があることがわかる。
【００６９】
以上、高温アニール処理の処理時間やその温度とＳＯＩ層の応力の関係について説明した。次いで、ＳＯＩ層の厚さと応力の関係について説明する。
【００７０】
ＳＯＩ層１２は厚くなるほど応力は分散する。従って、定性的には、ＳＯＩ層１２は或る程度薄いことが望ましい。
【００７１】
図８は、図５に対応するグラフであって、ＳＯＩ層をより厚膜にした場合における、メサ構造の差に起因するＳＯＩ層の応力の差を説明するためのグラフである。具体的には、ＳＯＩ層１２の厚さは１５０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状である。高温アニール処理の条件は、温度１２００°Ｃ、２分間である。
【００７２】
この場合においても、本開示の構造は、従来の構造に対して、ＳＯＩ層１２の応力が３倍以上の値となっている。しかしながら、図５と対比すると、ＳＯＩ層１２の応力は若干低下している。ＳＯＩ層１２の応力をある程度確保するといった観点からは、アクティブ領域におけるＳＯＩ層１２の厚さは２００ナノメートル以下であることが好ましい。
【００７３】
以上、ＳＯＩ層の厚さと応力の関係について説明した。次いで、ＢＯＸ層１１の厚さや、ＢＯＸ層１１に施すエッチング処理量について説明する。
【００７４】
ＢＯＸ層１１が薄くなればなるほど、基板１０の拘束による影響が大きくなり、高温アニール処理の変形が抑制される。基本的には、ＢＯＸ層１１は、１００ナノメートル以上の厚さであることが好ましい。
【００７５】
また、メサ構造を形成する際に、ＢＯＸ層１１を途中までエッチングするなどといった構成においても、所定の効果を得ることができる。
【００７６】
図９は、ＢＯＸ層の膜厚やＢＯＸ層の除去量と、ＳＯＩ層の応力との関係を説明するためのグラフである。
【００７７】
図９には、ＢＯＸ層１１の厚さ４００ナノメートル且つメサ構造でＢＯＸ層１１を全て除去した構成（［４００/４００ｎｍ］と表す）、ＢＯＸ層１１の厚さ１０００ナノメートル且つメサ構造でＢＯＸ層１１を全て除去した構成（［１０００/１０００ｎｍ］と表す）、ＢＯＸ層１１の厚さ１０００ナノメートル且つメサ構造でＢＯＸ層１１を４００ナノメートル除去した構成（［４００/１０００ｎｍ］と表す）といった本開示構成において、温度１２００°Ｃでの高温アニール処理を１０分間施したときのＳＯＩ層１２の応力を示した。
【００７８】
グラフから、ＢＯＸ層１１を全て除去するといった構成の場合、ＢＯＸ層１１の厚さ４００ナノメートルの場合よりも、ＢＯＸ層１１の厚さ１０００ナノメートルの場合のほうが応力が高くなることが分かる。これは、ＢＯＸ層１１が厚いほど、基板１０の拘束による影響が小さくなり高温アニール処理の変形が促進されることを示している。
【００７９】
また、ＢＯＸ層１１の厚さ１０００ナノメートル且つ４００ナノメートルを除去した［４００/１０００ｎｍ］の構成は、ＢＯＸ層１１の厚さ４００ナノメートルでＢＯＸ層１１を全て除去した構成［４００/４００ｎｍ］よりも応力が大きい。これは、エッチングした領域下にＢＯＸ層１１が残っているため、基板１０の拘束による影響が緩和されているためと考えられる。
【００８０】
ＢＯＸ層１１を途中までエッチングするといった構成の場合、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１の厚さとの差、即ち、メサ構造の部分とそれ以外とでＢＯＸ層１１の厚さの差は５０ナノメートル以上とすることが好ましい。
【００８１】
尚、メサ構造の際のエッチング処理を、ＢＯＸ層１１を超えて行なうといった構成、即ち、基板１０側にもエッチングを施すといった構成とすることもできる。
【００８２】
上述した構造の半導体装置は種々の電子機器に用いることができる。例えば、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプなどに適用することができる。
【００８３】
引き続き、本開示の第１の態様に係る半導体装置、及び、半導体装置の製造方法について説明する。
【００８４】
後述する図１３Ｃなどに示す第１の実施形態に係る半導体装置は、
基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１のうち少なくとも一部において、ＢＯＸ層１１の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層１２が配置される部分のＢＯＸ層１１は、ＳＯＩ層１２に応力を加えるための変形が残留するように構成されている。
【００８５】
第１の実施形態に係る半導体装置の製造方法は、
基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を用いて形成される半導体装置の製造方法であって、
ＳＯＩ層１２上に応力膜２０を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜２０とＳＯＩ層１２を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１のうち少なくとも一部について、ＢＯＸ層１１の一部あるいは全てを除去し、
次いで、応力膜２０の応力によってＢＯＸ層１１にクリープが生ずるようにＳＯＩ基板１全体に高温アニール処理を施した後、応力膜２０を除去する、
ことによってＢＯＸ層１１にクリープによる変形を残留させる工程を含む。
【００８６】
図１０ないし図１３は、第１の実施形態に係る半導体装置の製造方法を説明するための、模式的な断面図である。
【００８７】
［工程−１００］（図１０Ａないし図１０Ｃ、参照）
基板１０と、基板１０上に形成されたＢＯＸ層１１と、ＢＯＸ層１１上に形成されたＳＯＩ層１２とから成るＳＯＩ基板１を準備し（図１０Ａ参照）、ＳＯＩ基板１を熱酸化してＳＯＩ層１２表面に酸化膜１３を形成する（図１０Ｂ参照）。次いで、素子分離エッチング時のマスクや平坦化時のエッチングストッパとなる窒化シリコンを酸化膜１３上に堆積させることで、応力膜２０を形成する（図１０Ｃ参照）。
【００８８】
基本的には、ｎＭＯＳ型トランジスタを形成するときは、圧縮方向の応力を有する応力膜２０を形成し、ｐＭＯＳ型トランジスタを形成するときは、引張方向の応力を有する応力膜２０を形成すればよい。上述したように、応力膜２０の応力やその向きは、成膜法の種類や、成膜時の雰囲気、エネルギー線による曝露、膜中の水素密度の設定などで調整することができる。
【００８９】
［工程−１１０］（図１１Ａ及び図１１Ｂ、参照）
次いで、応力膜２０、酸化膜１３、及び、ＳＯＩ層１２についてエッチングを施し、メサ構造となる部分を切り離す。具体的には、アクティブ領域（符号ＡＣＡで表す）の周囲の非アクティブ領域（符号ＩＮＡで表す）にエッチングを施す。エッチングは、ドライエッチングであってもよいしウェットエッチングであってもよい。
【００９０】
先ず、アクティブ領域ＡＣＡに対応するように、応力膜２０を周知の方法でパターニングする（図１１Ａ参照）。次いで、パターニングされた応力膜２０をマスクとして、ＳＯＩ層１２、酸化膜１３、ＢＯＸ層１１にエッチングを施し、メサ構造を形成する（図１１Ｂ参照）。図で示す例では、非アクティブ領域ＩＮＡのＢＯＸ層１１を残さずにエッチングしたが、これに限るものではない。
【００９１】
尚、後述する高温アニール処理でＳＯＩ層１２に応力を与えるため、応力膜２０の厚さは、メサ構造形成の時点において５０ナノメートル以上残るように設定することが好ましい。
【００９２】
［工程−１２０］
次いで、高温アニール処理を施す。高温アニール処理を行なう温度や時間は、半導体装置の仕様に応じて適宜好適に設定すればよい。基本的には、１１００°Ｃ以上、１分間以上の処理を行なうことが好ましい。高温アニール処理により起こる変形については、図４Ａないし図４Ｃを参照して説明した内容と同様であるので、説明を省略する。
【００９３】
［工程−１３０］（図１２Ａ及び図１２Ｂ、並びに、図１３Ａ、参照）
その後、例えばＨＤＰ法（High Density Plasma）などを用いて素子分離絶縁層３０を成膜する（図１２Ａ参照）。
【００９４】
次いで、平坦化を行なう。例えば、応力膜２０をストッパとしてエッチングなどの処理を行う（図１２Ｂ参照）。その後、例えばＣＭＰ法（Chemical Mechanical Polishing）を用いて平坦化を行い、応力膜２０や酸化膜１３を除去し、アクティブ領域のＳＯＩ層１２を露出させる（図１３Ａ参照）。
［工程−１４０］（図１３Ｂ及び図１３Ｃ、参照）
その後、アクティブ領域のＳＯＩ層１２にトランジスタを形成する。例えば、不純物注入、ゲート絶縁膜３１とゲート電極３２の形成（図１３Ｂ参照）、ソース／ドレイン電極３３の形成（図１３Ｃ）といった工程を適宜行なえばよい。尚、図示の都合上、平坦化膜やそれに設けられる開口などの図示は省略した。
【００９５】
以上、第１の実施形態に係る半導体装置の製造方法を説明した。
【００９６】
尚、必要な場合には、ＢＯＸ層１１の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板１０の一部を除去する工程を更に含んでもよい。
【００９７】
ｎＭＯＳ型とｐＭＯＳ型が混在するような場合には、ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２上には圧縮応力を有する応力膜２０を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層１２上には引張応力を有する応力膜２０を形成すればよい。応力膜２０は、周知のパターニング法で適宜必要な箇所に形成することができる。
【００９８】
あるいは又、ｎＭＯＳ型とｐＭＯＳ型が混在し、例えば両者に電気的な差をつけたいといったような場合には、例えば一方はメサ構造としないといった構成も考えられる。また、同一ウエハ面内において、特定の箇所にのみ本開示を適用することでウエハの反りを緩和するといった効果を得ることもできる。
【００９９】
尚、ＢＯＸ層１１のエッチングはアクティブ領域に対して、必ずしも垂直である必要はない。例えば、ＳＯＩ層１２の下側に入り込むような形状、あるいは、外側に広がるような形状であってもよい。
【０１００】
次いで、本開示の半導体装置のレイアウトについて説明する。
【０１０１】
図１４Ａは、メサ構造をＳＯＩ層に止めた構成の半導体装置の構造を説明するための模式的な平面図である。図１４Ｂは、図１４ＡのＡ−Ａ断面図である。
【０１０２】
ＳＯＩ層１２のみをエッチングしてメサ構造とする従来の構造では、図１４に示すように、ウエハ面内でＢＯＸ層１１の膜厚は均一になる。これに対し、ＢＯＸ層１１までエッチングする本開示の構造では、ウエハ面内でＢＯＸ層１１の膜厚が均一ではなくなる。
【０１０３】
図１５Ａは、非アクティブ領域の一部においてＢＯＸ層を除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１５Ｂは、図１５ＡのＢ−Ｂ断面図である。
【０１０４】
後述する他の図面も含め、非アクティブ領域には、ＢＯＸ層１１を含む全面を覆うように素子分離絶縁層３０が設けられている。図１５は、３つのアクティブ領域の群の周囲についてはＢＯＸ層を全て除去し、アクティブ領域間についてはＢＯＸ層をそのまま残した構造の例である。非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる。図１６は、３つのアクティブ領域の群の周囲についてはＢＯＸ層を全て除去し、アクティブ領域間についてもＢＯＸ層を全て除去した構造の例である。これらの図に示すように、本開示の構造では、ＢＯＸ層１１の一部が素子分離絶縁層３０に置き換わる。
【０１０５】
ここで、ＳＯＩ層の応力とメサ構造の面積との関係について説明する。
【０１０６】
図１７は、ＳＯＩ層の応力とメサ構造の面積との関係を説明するための模式的なグラフである。上述した本開示の構造において、メサ構造の面積を異にして、温度１２００°Ｃでの高温アニール処理を２分間施すとしたときの、ＳＯＩ層の応力を示すグラフである。ＳＯＩ層１２の厚さは３０ナノメートル、ＢＯＸ層１１の厚さは４００ナノメートル、メサ構造は、一辺の長さが２マイクロメートルの矩形状、一辺の長さが４マイクロメートルの矩形状、一辺が３０マイクロメートルで他辺が１６０マイクロメートルの矩形状である。
【０１０７】
グラフから明らかなように、メサ構造の面積が小さい程、より具体的には、チャネル領域におけるチャネル長方向の幅が狭い程、ＳＯＩ層１２に残留する応力値が大きくなる傾向が認められる。これは、メサ構造の面積が狭いほどＢＯＸ層１１のクリープによる変形が促されることに起因している。従って、アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下とすることが好ましい。
【０１０８】
上述のことから、基本的には、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層１１は、その全てが除去されている構成、換言すれば、アクティブ領域を細分化するようにＢＯＸ層１１をエッチングする図１６の構成が好ましい。例えば、総合的なＷ長が長いマルチゲートタイプのトランジスタに適用する場合などは、各ソース／ドレイン脇のBOX層をエッチングすることでより顕著に効果を奏することができる。
【０１０９】
尚、ＢＯＸ層１１は途中までエッチングする態様であってもよい。図１８Ａは、非アクティブ領域の全てにおいてＢＯＸ層を途中まで除去した構成の半導体装置の構造を説明するための模式的な平面図である。図１８Ｂは、図１８ＡのＤ−Ｄ断面図である。
【０１１０】
図１８に示す構造では、アクティブ領域と非アクティブ領域とでＢＯＸ層の膜厚が異なるといった構造となる。
【０１１１】
尚、非アクティブ領域に位置するＢＯＸ層１１は、厚さが異なる複数の領域を含んでいるといった構成とすることもできる。例えば、ウエハ内の或る特定部分ではＢＯＸ層１１は全て除去、他の特定部分ではＢＯＸ層１１を一部残して除去といった構成が混在してもよい。図１９Ａ及び図１９Ｂは、ＢＯＸ層１１を全て除去した構成とＢＯＸ層１１を途中まで除去した構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図１９Ａは図１６Ｂに対応し、図１９Ｂは図１８Ｂに対応する。
【０１１２】
例えば、ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層１１とは、それぞれ厚さが異なるように構成されている半導体装置とすることができる。
【０１１３】
また、場合によっては、ＢＯＸ層１１の下の基板１０にまでエッチングを施すといった構成であってもよい。図２０Ａは、非アクティブ領域の全てにおいてＢＯＸ層１１を全て除去し更に基板の上部を一部除去した構成の半導体装置の構造を説明するための模式的な平面図である。図２０Ｂは、図２０ＡのＥ−Ｅ断面図である。ＢＯＸ層１１の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている構成である。
【０１１４】
尚、例えばウエハ内の或る特定部分ではＢＯＸ層１１は全て除去、他の特定部分ではＢＯＸ層１１の下の基板１０の上部を一部除去といった構成が混在してもよい。図２１Ａ及び図２１Ｂは、ＢＯＸ層１１を全て除去し更に基板１０の上部を一部除去した構成と、他の構成とが混在する半導体装置の構造を説明するための模式的な断面図である。図２１Ａは図１９Ｂに対応し、図２１Ｂは図１６Ｂに対応する。
【０１１５】
また、非アクティブ領域に位置するＢＯＸ層１１および基板１０は、それぞれ、厚さが異なる複数の領域を含んでいるといった構成ともできる。例えば、ＢＯＸ層１１の全てが除去されてなる領域に位置する基板１０面のうち少なくとも一部において、基板１０の一部が除去されており、ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板１０の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板１０の厚さとは、異なるように構成されている半導体装置とすることができる。
【０１１６】
［その他］
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
【０１１７】
尚、本開示の技術は以下のような構成も取ることができる。
【０１１８】
［Ａ１］
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
半導体装置。
［Ａ２］
非アクティブ領域に位置するＢＯＸ層は、厚さが異なる複数の領域を含んでいる、
上記［Ａ１］に記載の半導体装置。
［Ａ３］
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されている、
上記［Ａ１］または［Ａ２］に記載の半導体装置。
［Ａ４］
非アクティブ領域に位置するＢＯＸ層および基板は、それぞれ、厚さが異なる複数の領域を含んでいる、
上記［Ａ３］に記載の半導体装置。
［Ａ５］
ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が広げられるように応力が加えられる、
上記［Ａ１］ないし［Ａ４］のいずれかに記載の半導体装置。
［Ａ６］
ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層には、結晶格子が狭められるように応力が加えられる、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ７］
ｎＭＯＳ型のトランジスタを形成するアクティブ領域とｐＭＯＳ型のトランジスタを形成するアクティブ領域とを備えており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層と、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層とは、それぞれ厚さが異なるように構成されている、
上記［Ａ１］ないし［Ａ６］のいずれかに記載の半導体装置。
［Ａ８］
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部が除去されており、
ｎＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さと、ｐＭＯＳ型のトランジスタを形成するアクティブ領域に隣接する非アクティブ領域に位置する基板の厚さとは、異なるように構成されている、
上記［Ａ７］に記載の半導体装置。
［Ａ９］
アクティブ領域に位置するＢＯＸ層の厚さと、アクティブ領域に隣接する非アクティブ領域に位置するＢＯＸ層の厚さとの差は、５０ナノメートル以上である、
上記［Ａ１］ないし［Ａ８］のいずれかに記載の半導体装置。
［Ａ１０］
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層は、その全てが除去されている、
上記［Ａ１］ないし［Ａ８］のいずれかに記載の半導体装置。
［Ａ１１］
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ基板に施された高温アニール処理で生じたクリープによる変形が残留するように構成されている、
上記［Ａ１］ないし［Ａ１０］のいずれかに記載の半導体装置。
［Ａ１２］
アクティブ領域におけるＢＯＸ層上のＳＯＩ層には、常温において１００ＭＰａを超える応力が加えられる、
上記［Ａ１］ないし［Ａ１１］のいずれかに記載の半導体装置。
［Ａ１３］
アクティブ領域におけるＳＯＩ層の厚さは２００ナノメートル以下である、
上記［Ａ１］ないし［Ａ１２］のいずれかに記載の半導体装置。
［Ａ１４］
アクティブ領域におけるチャネル長方向の幅は３０マイクロメートル以下である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
［Ａ１５］
非アクティブ領域には、ＢＯＸ層を含む全面を覆うように素子分離絶縁層が設けられている、
上記［Ａ１］ないし［Ａ１４］のいずれかに記載の半導体装置。
【０１１９】
［Ｂ１］
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成される半導体装置の製造方法であって、
ＳＯＩ層上に応力膜を形成し、
次いで、アクティブ領域に隣接する非アクティブ領域に位置する応力膜とＳＯＩ層を除去し、
その後、アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部について、ＢＯＸ層の一部あるいは全てを除去し、
次いで、応力膜の応力によってＢＯＸ層にクリープが生ずるようにＳＯＩ基板全体に高温アニール処理を施した後、応力膜を除去する、
ことによってＢＯＸ層にクリープによる変形を残留させる工程を含む、
半導体装置の製造方法。
［Ｂ２］
ＢＯＸ層の全てが除去されてなる領域に位置する基板面のうち少なくとも一部において、基板の一部を除去する工程を更に含む、
上記［Ｂ１］に記載の半導体装置の製造方法。
［Ｂ３］
ｎＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には圧縮応力を有する応力膜を形成し、ｐＭＯＳ型のトランジスタを形成するアクティブ領域のＳＯＩ層上には引張応力を有する応力膜を形成する、
上記［Ｂ１］または［Ｂ２］に記載の半導体装置の製造方法。
【０１２０】
［Ｃ１］
基板と、基板上に形成されたＢＯＸ層と、ＢＯＸ層上に形成されたＳＯＩ層とから成るＳＯＩ基板を用いて形成された半導体装置を備えた電子機器であって、
アクティブ領域に隣接する非アクティブ領域に配置されたＢＯＸ層のうち少なくとも一部において、ＢＯＸ層の一部あるいは全てが除去されており、
アクティブ領域を形成するＳＯＩ層が配置される部分のＢＯＸ層は、ＳＯＩ層に応力を加えるための変形が残留するように構成されている、
電子機器。
［Ｃ２］
上記電子機器は、ディスプレイ、イメージセンサ、メモリ、ＲＦスイッチ、パワーアンプ、または、ローノイズアンプである、
上記［Ｃ１］に記載の電子機器。
【符号の説明】
【０１２１】
１・・・ＳＯＩ基板、１０・・・基板、１１・・・ＢＯＸ層、１２・・・ＳＯＩ層、１３・・・酸化膜、２０・・・応力膜、３０・・・素子分離絶縁層、３１・・・ゲート絶縁膜、３２・・・ゲート電極、３３・・・ソース／ドレイン電極、ＡＣＡ・・・アクティブ領域、ＩＮＡ・・・非アクティブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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