(57)【要約】【課題】静電損傷の防止を図る電子回路、集積回路及びモータアセンブリを提供する。【解決手段】電子回路は、出力ポートと、外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートと、整流回路とを含む。前記整流回路は、前記第１の交流入力ポートと結合される第１の入力端子と、前記第２の交流入力ポートと結合される第２の入力端子と、第１の出力端子と、第２の出力端子とを含む。前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい。前記電子回路は、更に、前記第１の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第１の双方向静電保護回路と、前記第２の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第２の双方向静電保護回路と、前記出力ポートと前記整流回路の前記第２の出力端子との間に結合される第３の双方向静電保護回路とを含む。【選択図】図１
2018101775.tif 000002
【特許請求の範囲】
【請求項１】
出力ポートと、
外部交流電源と接続される第１の交流入力ポート及び第２の交流入力ポートと、
前記第１の交流入力ポートと結合される第１の入力端子と、前記第２の交流入力ポートと結合される第２の入力端子と、第１の出力端子と、第２の出力端子とを有する整流回路であって、前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい、整流回路と、
前記第１の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第１の双方向静電保護回路と、
前記第２の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第２の双方向静電保護回路と、
前記出力ポートと前記整流回路の前記第２の出力端子との間に結合される第３の双方向静電保護回路と、
を備えることを特徴とする電子回路。
【請求項２】
前記第２の出力端子は、フローティング接地端であることを特徴とする、請求項１に記載の電子回路。
【請求項３】
更に、前記整流回路の前記第１の出力端子と前記第２の出力端子との間に結合される第４の双方向静電保護回路、及び／又は前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合される第５の双方向静電保護回路を備えることを特徴とする、請求項１に記載の電子回路。
【請求項４】
前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することを特徴とする、請求項３に記載の電子回路。
【請求項５】
前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、静電検出回路及び半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記半導体素子は、前記静電検出回路によって、導通状態になるように制御されて、放電路を形成して、静電気を放出することを特徴とする、請求項３に記載の電子回路。
【請求項６】
前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、双方向トリガダイオードを備えるか、又は前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のツェナーダイオード及び第２のツェナーダイオードを備え、前記第１のツェナーダイオードのカソードは、前記第２のツェナーダイオードのカソードと結合され、前記第１のツェナーダイオードのアノード及び前記第２のツェナーダイオードのアノードは、前記双方向静電保護回路の２つのポートであるか、又は前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のツェナーダイオード及び第２のツェナーダイオードを備え、前記第１のツェナーダイオードのアノードは、前記第２のツェナーダイオードのアノードと結合され、前記第１のツェナーダイオードのカソード及び前記第２のツェナーダイオードのカソードは、前記双方向静電保護回路の２つのポートであることを特徴とする、請求項３に記載の電子回路。
【請求項７】
前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、逆並列に接続される２つのサブ保護回路を備え、前記２つのサブ保護回路の各々は、ＰＮＰトランジスタ、ＮＰＮトランジスタ、第２の抵抗器、及び複数のダイオードを備え、
前記ＰＮＰトランジスタのベース電極は、前記ＮＰＮトランジスタのコレクタ電極と電気的に結合され、
前記ＰＮＰトランジスタのコレクタ電極は、前記ＮＰＮトランジスタのベース電極と電気的に結合され、前記第２の抵抗器を介して、前記ＮＰＮトランジスタのエミッタ電極に結合され、
前記複数のダイオードは、前記ＮＰＮトランジスタの前記コレクタ電極と前記ＮＰＮトランジスタの前記エミッタ電極との間に結合され、
前記ＰＮＰトランジスタのエミッタ電極は、他方のサブ保護回路の前記ＮＰＮトランジスタの前記エミッタ電極に電気的に結合され、前記２つのサブ保護回路の前記ＮＰＮトランジスタの前記エミッタ電極は、前記双方向静電保護回路の２つのポートであることを特徴とする、請求項３に記載の電子回路。
【請求項８】
前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のダイオード、第２のダイオード、第３のダイオード、第４のダイオード、第３の抵抗器、第１のコンデンサ、ＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第４の抵抗器、及び第２のＮＭＯＳトランジスタを備え、
前記第１のダイオードのアノードは、前記第２のダイオードのカソードと電気的に結合され、前記第１のダイオードのカソードは、前記第３のダイオードのカソードと電気的に結合され、前記第２のダイオードのカソード及び前記第３のダイオードのアノードは、前記双方向静電保護回路の２つのポートであり、
前記第４のダイオードのカソードは、前記第３のダイオードのアノードと電気的に結合され、前記第４のダイオードのアノードは、前記第２のダイオードのアノードと電気的に結合され、
前記第３の抵抗器の一端は、前記第１のダイオードの前記カソードと電気的に結合され、前記第３の抵抗器の他端は、前記第１のコンデンサの一端と電気的に結合され、前記第１のコンデンサの他端は、前記第２のダイオードの前記アノードと電気的に結合され、
前記ＰＭＯＳトランジスタのドレインは、前記第１のダイオードの前記カソードと電気的に結合され、前記ＰＭＯＳトランジスタのゲートは、前記第３の抵抗器の他端及び前記第１のＮＭＯＳトランジスタのゲートと電気的に結合され、前記ＰＭＯＳトランジスタのソースは、前記第１のＮＭＯＳトランジスタのドレイン及び前記第２のＮＭＯＳトランジスタのゲートと電気的に結合され、前記第１のＮＭＯＳトランジスタのソースは、前記第２のダイオードの前記アノードと電気的に結合され、
前記第２のＮＭＯＳトランジスタのドレインは、前記第４の抵抗器を介して、前記第１のダイオードの前記カソードと電気的に結合され、前記第２のＮＭＯＳトランジスタのソースは、前記第２のダイオードの前記アノードと電気的に結合されることを特徴とする、請求項３に記載の電子回路。
【請求項９】
ハウジングと、
前記ハウジングに配置される半導体基板と、
請求項１乃至８のいずれか一項に記載の電子回路と、
を備えることを特徴とする集積回路。
【請求項１０】
モータ及びモータ駆動回路を備えるモータアセンブリであって、前記モータ駆動回路は、請求項９に記載の集積回路を備えることを特徴とするモータアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、静電保護の分野に関し、特に、静電保護回路、集積回路、及び集積回路を用いるモータアセンブリに関する。
【背景技術】
【０００２】
[0002]  ＥＳＤ（静電放電）は、電子部品を損傷させたり、集積回路の電気的過剰ストレス（ＥＳＯ）を生じさせたりする可能性がある。また、非常に高いＥＳＤ電圧により、電子部品又は集積回路は、永久的に損傷する可能性があり、電子部品及び集積回路は、正常に働くことができない。したがって、静電損傷の防止は、電子部品及び集積回路の設計及び製造にとって重要な研究方面になった。
【発明の概要】
【課題を解決するための手段】
【０００３】
[0003]  電子回路は、出力ポートと、外部交流電源と接続する第１の交流入力ポート及び第２の交流入力ポートと、整流回路とを含む。前記整流回路は、前記第１の交流入力ポートと結合される第１の入力端子と、前記第２の交流入力ポートと結合される第２の入力端子と、第１の出力端子と、第２の出力端子とを含む。前記第１の出力端子の電圧は、前記第２の出力端子の電圧よりも大きい。前記電子回路は、更に、前記第１の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第１の双方向静電保護回路と、前記第２の交流入力ポートと前記整流回路の前記第２の出力端子との間に結合される第２の双方向静電保護回路と、前記出力ポートと前記整流回路の前記第２の出力端子との間に結合される第３の双方向静電保護回路とを含む。
【０００４】
[0004]  前記第２の出力端子は、フローティング接地端であることが好ましい。
【０００５】
[0005]  前記電子回路は、更に、前記整流回路の前記第１の出力端子と前記整流回路の前記第２の出力端子との間に直列に結合されるツェナーダイオード及び限流抵抗器を含むことが好ましい。
【０００６】
[0006]  前記電子回路は、更に、前記整流回路の前記第１の出力端子と前記第２の出力端子との間に結合される第４の双方向静電保護回路を含むことが好ましい。
【０００７】
[0007]  前記電子回路は、更に、前記第１の交流入力ポートと前記第２の交流入力ポートとの間に結合される第５の双方向静電保護回路を含むことが好ましい。
【０００８】
[0008]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することが好ましい。
【０００９】
[0009]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、静電検出回路及び半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記半導体素子は、前記静電検出回路によって、導通状態になるように制御されて、放電路を形成して、静電気を放出することが好ましい。
【００１０】
[0010]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、双方向トリガダイオードを備えることが好ましい。
【００１１】
[0011]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のツェナーダイオード及び第２のツェナーダイオードを備え、前記第１のツェナーダイオードのカソードは、前記第２のツェナーダイオードのカソードと結合され、前記第１のツェナーダイオードのアノード及び前記第２のツェナーダイオードのアノードは、前記双方向静電保護回路の２つのポートであることが好ましい。
【００１２】
[0012]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のツェナーダイオード及び第２のツェナーダイオードを備え、前記第１のツェナーダイオードのアノードは、前記第２のツェナーダイオードのアノードと結合され、前記第１のツェナーダイオードのカソード及び前記第２のツェナーダイオードのカソードは、前記双方向静電保護回路の２つのポートであることが好ましい。
【００１３】
[0013]  好ましくは、前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、逆並列に接続される２つのサブ保護回路を備え、前記２つのサブ保護回路の各々は、ＰＮＰトランジスタ、ＮＰＮトランジスタ、第２の抵抗器、及び複数のダイオードを備える。前記ＰＮＰトランジスタのベース電極は、前記ＮＰＮトランジスタのコレクタ電極と電気的に結合される。前記ＰＮＰトランジスタのコレクタ電極は、前記ＮＰＮトランジスタのベース電極と電気的に結合され、前記第２の抵抗器を介して、前記ＮＰＮトランジスタのエミッタ電極に結合される。前記複数のダイオードは、前記ＮＰＮトランジスタの前記コレクタ電極と前記ＮＰＮトランジスタの前記エミッタ電極との間に結合され、前記ＰＮＰトランジスタのエミッタ電極は、他方のサブ保護回路の前記ＮＰＮトランジスタの前記エミッタ電極に電気的に結合され、前記２つのサブ保護回路の前記ＮＰＮトランジスタの前記エミッタ電極は、前記双方向静電保護回路の２つのポートである。
【００１４】
[0014]  好ましくは、前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、第１のダイオード、第２のダイオード、第３のダイオード、第４のダイオード、第３の抵抗器、第１のコンデンサ、ＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第４の抵抗器、及び第２のＮＭＯＳトランジスタを備える。前記第１のダイオードのアノードは、前記第２のダイオードのカソードと電気的に結合され、前記第１のダイオードのカソードは、前記第３のダイオードのカソードと電気的に結合され、前記第２のダイオードのカソード及び前記第３のダイオードのアノードは、前記双方向静電保護回路の２つのポートである。前記第４のダイオードのカソードは、前記第３のダイオードのアノードと電気的に結合され、前記第４のダイオードのアノードは、前記第２のダイオードのアノードと電気的に結合される。前記第３の抵抗器の一端は、前記第１のダイオードの前記カソードと電気的に結合され、前記第３の抵抗器の他端は、前記第１のコンデンサの一端と電気的に結合され、前記第１のコンデンサの他端は、前記第２のダイオードの前記アノードと電気的に結合される。前記ＰＭＯＳトランジスタのドレインは、前記第１のダイオードの前記カソードと電気的に結合され、前記ＰＭＯＳトランジスタのゲートは、前記第３の抵抗器の他端及び前記第１のＮＭＯＳトランジスタのゲートと電気的に結合され、前記ＰＭＯＳトランジスタのソースは、前記第１のＮＭＯＳトランジスタのドレイン及び前記第２のＮＭＯＳトランジスタのゲートと電気的に結合され、前記第１のＮＭＯＳトランジスタのソースは、前記第２のダイオードの前記アノードと電気的に結合され、前記第２のＮＭＯＳトランジスタのドレインは、前記第４の抵抗器を介して、前記第１のダイオードの前記カソードと電気的に結合され、前記第２のＮＭＯＳトランジスタのソースは、前記第２のダイオードの前記アノードと電気的に結合される。
【００１５】
[0015]  集積回路は、ハウジングと、前記ハウジングに配置される半導体基板と、前記半導体基板上に配置される電子回路とを含む。前記集積回路は、前記ハウジングから延びている第１の入力ポート、第２の入力ポート及び出力ポートを含む。前記集積回路は、更に、フローティング接地端と、前記第１の入力ポートと前記フローティング接地端との間に結合される第１の双方向静電保護回路と、前記第２の入力ポートと前記フローティング接地端との間に結合される第２の双方向静電保護回路と、前記出力ポートと前記フローティング接地端との間に結合される第３の双方向静電保護回路とを含む。
【００１６】
[0016]  前記電子回路は、更に、前記第１の入力ポートに結合される第１の入力端子と、前記第２の入力ポートに結合される第２の入力端子と、第１の出力端子と、第２の出力端子とを有する整流回路を備えることが好ましい。
【００１７】
[0017]  前記電子回路は、更に、前記整流回路の前記第１の出力端子と前記第２の出力端子との間に結合される第４の双方向静電保護回路を備えることが好ましい。
【００１８】
[0018]  前記電子回路は、更に、前記第１の入力ポートと前記第２の入力ポートとの間に結合される第５の双方向静電保護回路を備えることが好ましい。
【００１９】
[0019]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、少なくとも１つの半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記少なくとも１つの半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出することが好ましい。
【００２０】
[0020]  前記第１、第２、第３、第４及び第５の双方向静電保護回路の少なくとも１つは、静電検出回路及び半導体素子を備え、前記電子回路に、静電気が発生していないとき、前記半導体素子は、高抵抗状態であり、前記電子回路に、静電気が発生すると、前記半導体素子は、前記静電検出回路によって、導通状態になるように制御されて、放電路を形成して、静電気を放出することが好ましい。
【００２１】
[0021]  モータアセンブリは、モータ及びモータ駆動回路を含み、前記モータ駆動回路は、上記の集積回路を備える。
【図面の簡単な説明】
【００２２】
【図１】一実施形態による静電保護回路を有する電子回路のブロック図である。
【図２】別の実施形態による静電保護回路を有する電子回路のブロック図である。
【図３】別の実施形態による静電保護回路を有する電子回路のブロック図である。
【図４】別の実施形態による静電保護回路を有する電子回路のブロック図である。
【図５】別の実施形態による静電保護回路を有する電子回路のブロック図である。
【図６ａ】電子回路の静電保護回路の回路図である。
【図６ｂ】電子回路の静電保護回路の回路図である。
【図６ｃ】電子回路の静電保護回路の回路図である。
【図６ｄ】電子回路の静電保護回路の回路図である。
【図６ｅ】電子回路の静電保護回路の回路図である。
【図７】一実施形態による集積回路のブロック図である。
【図８】別の実施形態による集積回路のブロック図である。
【図９】別の実施形態による集積回路のブロック図である。
【図１０】一実施形態によるモータアセンブリの概略図である。
【発明を実施するための形態】
【００２３】
[0032]  上記の図と併せて、本開示を説明するために、以下の実施例を用いる。
【００２４】
[0033]  以下、本開示の実施形態の技術的解決手段について、本開示の実施形態の図面と併せて、明瞭且つ完全に説明する。説明された実施形態は、本開示の実施形態の全てではなく、その一部にすぎないことは明らかである。本開示の実施形態に基づいて、創作作業を行うことなく当業者によって得られる他のいずれの実施形態も、本開示の保護範囲に属する。図面は、参照及び例示することを意図するものに過ぎず、本開示を限定することを意図するものではないことを理解されたい。図面中の接続は、説明を分かりやすくすることを意図するものに過ぎず、接続方式を限定することを意図するものではない。
【００２５】
[0034]  ある部品が他の部品に「接続される（connected）」と記載されている場合、ある部品を他の部品に直接接続することができるか、又は、同時に介在部品が存在し得ることに留意されたい。別段の定義がない限り、本開示の全ての技術用語及び科学用語は、当業者により一般的に理解されるものと同じ定義を有する。本明細書では、本開示の用語は、実施形態を説明することを意図するものに過ぎず、本開示を限定することを意図するものではない。
【００２６】
[0035]  図１は、一実施形態による静電機能を有する電子回路を示す。電子回路は、出力ポートＱ０と、外部交流電源ＡＣを接続するための第１の交流入力ポートＰ１と、第２の交流入力ポートＰ２と、静電保護回路１００と、整流回路２００と、ターゲット回路３００とを含むことができる。整流回路２００の第１の入力端子Ａ１は、第１の交流入力ポートＰ１に接続され、整流回路２００の第２の入力端子Ａ２は、第２の交流入力ポートＰ２に接続される。整流回路２００の第１の出力端子Ｑ１は、ターゲット回路３００の第１の入力端子Ａ３に接続され、整流回路２００の第２の出力端子Ｑ２は、ターゲット回路３００の第２の入力端子Ａ４に接続される。ターゲット回路３００の出力端子Ｑ３は、出力ポートＱ０に接続される。
【００２７】
[0036]  本願の電子回路の場合、整流回路２００の第１の出力端子Ｑ１の電圧は、整流回路２００の第２の出力端子Ｑ２の電圧よりも大きく、具体的には、整流回路２００の第２の出力端子Ｑ２は、図２に示すように、フローティング状態にすることができるが、これに限られないことに留意されたい。
【００２８】
[0037]  静電保護回路１００は、第１の静電保護回路１１０、第２の静電保護回路１２０、及び第３の静電保護回路１３０を含むことができる。
【００２９】
[0038]  第１の静電保護回路１１０の一端は、第１の交流入力ポートＰ１に接続され、他端は、整流回路２００の第２の出力端子Ｑ２に接続される。第２の静電保護回路１２０の一端は、第２の交流入力ポートＰ２に接続され、他端は、整流回路２００の第２の出力端子Ｑ２に接続される。第３の静電保護回路１３０の一端は、出力ポートＱ０に接続され、他端は、整流回路２００の第２の出力端子Ｑ２に接続される。
【００３０】
[0039]  本実施形態の上記の電子回路の構成では、外部交流が静電気に導入されると、静電気は、外部交流電源の第１の交流入力ポートＰ１及び第２の交流入力ポートＰ２をそれぞれ流れることができる。そして、静電気は、第３の静電保護回路１３０及び出力ポートＱ０を流れて、図２の点線のような放電路を形成する。したがって、外部交流電源から導入される静電気は、放電路を直接通って、電子回路の電子部品を損傷させるのを回避する。電子回路の信頼性を向上させることができる。
【００３１】
[0040]  もちろん、実際の応用では、静電気が、電子回路の出力ポートによって導入される場合、静電気は、上方に形成される放電路を通って放電されて、ターゲット回路の電子部品を損傷させるのを回避するようにすることもできる。本実施形態は、電子回路が導入される方法に限定されない。しかしながら、それが可能である方法にかかわらず、放電路は、第１の静電保護回路１１０、第２の静電保護回路１２０、及び第３の静電保護回路１３０又は整流回路によって形成されて、静電気によってターゲット回路の電子部品を損傷させるのを回避することができる。本開示は、以下の実施形態の説明を参照することにより、本明細書に全てを網羅されるべきではない。
【００３２】
[0041]  第１の静電保護回路１１０、第２の静電保護回路１２０、及び第３の静電保護回路１３０は、双方向静電保護回路にすることができ、すなわち、３つの静電保護回路は、実際の必要に応じて、双方向導通を実現することができて、電子回路の静電気を放電することができるようになっていて、３つの静電保護回路の特定の回路構成は、限定されない。
【００３３】
[0042]  一実施形態では、整流回路２００は、図１及び図２に示すように、全波整流ブリッジを含むことができ、下記の電子回路の各実施形態の整流回路は、全波整流ブリッジによって例示することができる。整流回路２００は、この種の回路構造に限られないことに留意されたい。
【００３４】
[0043]  この実施形態では、放電路は、第１、第２及び第３の静電保護回路によって形成することができ、交流入力ポート又は出力ポートから導入される静電気を放電することができる。したがって、静電気は、電子回路のターゲット回路を流れず、電子部品を損傷させることを回避することができる。
【００３５】
[0044]  図３は、別の実施形態による電子回路を示す。図３の電子回路は、いくつかの電子部品を除いて、電子回路と同様である。
【００３６】
[0045]  電子回路は、更に、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に直列に接続される第１のツェナーダイオードＺＤ１及び限流抵抗器Ｒ１を含むことができる。
【００３７】
[0046]  第１のツェナーダイオードＺＤ１は、整流回路２００の２つの端子の間に設置されて、電圧を安定させることができる。しかしながら、第１のツェナーダイオードＺＤ１は、通常、数十ボルト未満の電圧制限に用いられるので、数キロボルトの静電電圧を放出するのに用いることができず、静電電流は、常に、第１のツェナーダイオードＺＤ１を流れ、これにより、その寿命を弱める可能性がある。
【００３８】
[0047]  限流抵抗器Ｒ１は、大きい抵抗を有する第１のツェナーダイオードＺＤ１と結合される。第１のツェナーダイオードＺＤ１及び限流抵抗器Ｒ１を有する分岐部の分圧は、増加される。
【００３９】
[0048]  図３に示すように、静電気が、電子回路の第１の交流入力ポートＰ１又は第２の交流入力ポートＰ２から導入されると、第１のツェナーダイオードＺＤ１及び限流抵抗器Ｒ１から構成される分岐部のインピーダンスは大きく、静電気は、点線の経路によって放電されて、静電電流が、静電放電の分岐部の第１のツェナーダイオードＺＤ１を流れるのを回避するようになっていて、第１のツェナーダイオードＺＤ１を保護することができる。
【００４０】
[0049]  本実施形態の静電気を放電するための放電路は、図３に示す点線に限られず、図２の点線を形成することができる。放電路の形成の特定の経路は、本開示の電子回路の特定の作動に限定されない。
【００４１】
[0050]  本実施形態の第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０の回路構成及び動作特性は、図１の対応する静電保護回路のそれらと同じである。
【００４２】
[0051]  図４は、静電保護回路の数を除いて、図３の電子回路と同様である電子回路を示す。
【００４３】
[0052]  静電保護回路は、更に、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に結合される第４の静電保護回路１４０、及び／又は第１の交流入力ポートＰ１と第２の交流入力ポートＰ２との間に結合される第５の静電保護回路１５０を含むことができる。
【００４４】
[0053]  第１の静電保護回路１１０、第２の静電保護回路１２０、第３の静電保護回路１３０及び第４の静電保護回路１４０を含むが、第５の静電保護回路１５０を含まない静電保護回路１００、及び第１の静電保護回路１１０、第２の静電保護回路１２０、第３の静電保護回路１３０及び第５の静電保護回路１５０を含むが、第４の静電保護回路１４０の回路構造を含まない静電保護回路１００については、図４を参照することができ、引用によりここで組み込まれることに留意されたい。
【００４５】
[0054]  本開示の別の好ましい実施形態として、上記の好ましい実施形態に基づいて、電子回路は、更に、図５に示すように、整流回路２００の第１の出力端子Ｑ１と第２の出力端子Ｑ２との間に接続される第１のツェナーダイオードＺＤ１及び限流抵抗器Ｒ１を含むことができる。
【００４６】
[0055]  本実施形態に設けられる静電保護回路を備える電子回路の場合、電子回路の入力端子及び出力端子、出力ポート、及び外部交流電源の２つの交流入力ポートから導入される両方の静電気は、静電保護回路１００の１つ又は複数の静電保護回路に接続されて、放電路を形成して、静電気が放出されて、ターゲット回路の電子部品を損傷させるのを回避するようにすることができる。
【００４７】
[0056]  第４の静電保護回路１４０を有する静電保護回路１００を有する電子回路の場合、外部交流電源が、電子回路に電力を供給すると、第４の静電保護回路１４０と整流回路２００のダイオードとの間に、放電路が形成される。整流回路２００のダイオード及び第１のツェナーダイオードＺＤ１の逆降伏を回避することができることによって、整流回路の内部部品及び第１のツェナーダイオードＺＤ１を保護することができる。
【００４８】
[0057]  第５の静電保護回路１５０を有する静電保護回路１００を有する電子回路の場合、外部交流電源が、電子回路に供給されると、第５の静電保護回路１５０は、外部交流電源の第１の交流入力ポートＰ１及び第２の交流入力ポートＰ２に直接接続することができる。そして、放電路が、図４の点線のように形成されて、外部交流電源によって直接導入される静電気が、放出されて、電子回路の電子部品を損傷させるのを回避するようになっている。
【００４９】
[0058]  上記実施形態のいずれか１つによる静電保護回路では、静電保護回路の特定の回路構成を、分類方法によって、以下に説明する。上記の実施形態の静電保護回路の回路構成は、下記の回路構造に限られず、他の方法で構成されて、静電保護回路を形成することもでき、これは、本開示の中心の構成要素から逸脱することなく、当業者によって修正することができることに留意されたい。
【００５０】
[0059]  上記実施形態のいずれか１つの静電保護回路１００の静電保護回路の各々の回路構成を説明する場合、本開示は、静電保護回路１００の基礎を構成する第１の静電保護回路１１０のみに基づき、第２の静電保護回路１２０及び第３の静電保護回路１３０は、一例として説明され、上記実施形態の第４の静電保護回路１４０及び第５の静電保護回路１５０の回路構造は、本発明のそれと同様であり、詳細に説明しない。
【００５１】
[0060]  一実施形態では、上記実施形態のいずれか１つの静電保護回路１００、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０のいずれか１つには、静電保護回路が設けられ、少なくとも１つの半導体素子を備えることができる。
【００５２】
[0061]  本開示は、少なくとも１つの半導体素子の種類、数及び構成を限定しないことに留意されたい。電子回路が、静電気を発生しないとき、少なくとも１つの半導体素子は、高抵抗状態であり、電子回路の動作電流が、これらの静電保護回路を流れないことにより、電子回路の正常動作へのこれらの静電保護回路の影響を回避するようになっている。電子回路に、静電気が発生すると、すなわち、上記の電子回路が、静電気を導入すると、少なくとも１つの半導体素子は、アバランシェ降伏状態で動作して、上記実施形態で説明したように放電路を形成するようにすることができ、静電気を放出することができる。
【００５３】
[0062]  放電路は、ターゲット回路３００を通らないので、電子回路に導入される静電気が、ターゲット回路３００に入らないことによって、ターゲット回路３００の電子部品が、静電破壊されるのを防止する。
【００５４】
[0063]  別の実施形態では、静電保護回路は、静電検出回路及び少なくとも１つの半導体素子を含むことができる。
【００５５】
[0064]  第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０の１つは、静電検出回路及び少なくとも１つの半導体素子を含むことができる。
【００５６】
[0065]  電子回路が、静電気を発生しないとき、静電検出回路によって制御される少なくとも１つの半導体素子は、高抵抗状態であり、電子回路の動作電流が、これらの静電保護回路を流れないことにより、電子回路の正常動作へのこれらの静電保護回路の影響を回避するようになっている。
【００５７】
[0066]  電子回路に、静電気が発生すると、すなわち、静電検出回路が、静電気の電流又は電圧を検出すると、少なくとも１つの半導体素子は、導通状態で動作して、図２及び図３で説明したように放電路を形成するようにすることができ、静電気を放出することができる。
【００５８】
[0067]  電子回路によって形成される放電路は、ターゲット回路を通らないので、ターゲット回路の電子部品が、静電気を伴う動作電圧の急増により、破壊されるのを防止する。
【００５９】
[0068]  図６ａに示すように、静電回路の１つは、双方向トリガダイオードを含むことができる。すなわち、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０のいずれかは、双方向トリガダイオードＤＩＡＣを含むことができる。
【００６０】
[0069]  電子回路が、静電気を発生しないとき、双方向トリガダイオードは、高抵抗状態である。電子回路に、静電気が発生すると、すなわち、上記の電子回路が、静電気を導入すると、双方向トリガダイオードは、アバランシェ降伏状態で動作して、放電路を形成して、静電気を放出するようにすることができる。
【００６１】
[0070]  図６ｂに示すように、静電回路の１つは、逆直列に結合される２つのツェナーダイオードを含むことができる。第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０のいずれか１つは、第２のツェナーダイオードＺＤ２及び第３のツェナーダイオードＺＤ３を含むことができる。第２のツェナーダイオードＺＤ２のカソードは、第３のツェナーダイオードＺＤ３のカソードと結合される。第２のツェナーダイオードＺＤ２のアノード及び第３のツェナーダイオードＺＤ３のアノードは、静電保護回路の２つのポートである。
【００６２】
[0071]  電子回路が、静電気を発生しないとき、静電保護回路は、導通されない。電子回路に、静電気が発生すると、２つのツェナーダイオードの一方は、アバランシェ降伏状態であり、２つのツェナーダイオードの他方は、導通され、これにより、静電保護回路は、導通されて、放電路を形成して、静電気を放出する。
【００６３】
[0072]  別の実施形態では、第２のツェナーダイオードＺＤ２のアノードは、第３のツェナーダイオードＺＤ３のアノードと結合される。第２のツェナーダイオードＺＤ２のカソード及び第３のツェナーダイオードＺＤ３のカソードは、静電保護回路の２つのポートである。
【００６４】
[0073]  図６ｃに示すように、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０のいずれか１つは、逆並列に接続される２つのサブ保護回路を含むことができる。この実施形態では、２つのサブ保護回路は、図６ｃの２つの破線のボックスと同じ構造を有することができる。２つのサブ保護回路の各々は、ＰＮＰトランジスタＱＡ１、ＮＰＮトランジスタＱＡ２及び第２の抵抗器Ｒ２を含むことができる。
【００６５】
[0074]  ＰＮＰトランジスタＱＡ１のベース電極は、ＮＰＮトランジスタＱＡ２のコレクタ電極に電気的に結合される。ＰＮＰトランジスタＱＡ１のコレクタ電極は、ＮＰＮトランジスタＱＡ２のベース電極に電気的に結合され、第２の抵抗器Ｒ２を介して、ＮＰＮトランジスタＱＡ２のエミッタ電極に電気的に結合される。ＰＮＰトランジスタＱＡ１のエミッタ電極は、他方のサブ保護回路のＮＰＮトランジスタのエミッタ電極に電気的に結合される。ＮＰＮトランジスタＱＡ２のエミッタ電極は、静電保護回路の２つのポートである。
【００６６】
[0075]  上述の構造を有する静電保護回路の動作原理について、図６ｃの右側の破線のボックスのサブ保護回路を取り上げて説明する。電子回路が、静電気を発生しないとき、ＰＮＰトランジスタＱＡ１は、オフにされ、サブ保護回路は、オンにされない。電子回路が、静電気を有する（すなわち、静電電圧が発生する）とき、ＰＮＰトランジスタＱＡ１のエミッタ電極とベース電極との間の電圧差は、０．７Ｖであり、コレクタ電流は、ゼロである。したがって、ＰＮＰトランジスタＱＡ１は、オフにされて、静電電圧が、たいてい、ＮＰＮトランジスタＱＡ２のコレクタ電極とエミッタ電極との間になるようになっていて、コレクタ電極とエミッタ電極との間の電圧が、アバランシェ降伏閾値に達すると、漏れ電流が、ＮＰＮトランジスタＱＡ２のコレクタ電極及びエミッタ電極を流れることができ、漏れ電流は、増加し、ＰＮＰトランジスタＱＡ１のベース電流は、徐々に増加し、ＰＮＰトランジスタＱＡ１は、オンにされる。
【００６７】
[0076]  ＰＮＰトランジスタＱＡ１のコレクタ電流は、ＮＰＮトランジスタＱＡ２のベース電流であるので、ＰＮＰトランジスタＱＡ１がオンにされると、漏れ電流が増加するにつれて、ＰＮＰトランジスタＱＡ１のコレクタ電流は、増加する。すなわち、ＮＰＮトランジスタＱＡ２のベース電流は、増加する。ＮＰＮトランジスタＱＡ２は、完全に導通状態になるまで、飽和状態になり、ＰＮＰトランジスタＱＡ１のエミッタ電極及びベース電極及びＮＰＮトランジスタＱＡ２のコレクタ電極及びエミッタ電極は、低抵抗路を有して、放電路を形成して、静電気を放出する。
【００６８】
[0077]  電子回路の静電電流が、図６ｃに示す静電保護回路の下のポートから入ると、放電路は、左の破線のボックスのサブ保護回路によって形成される。この過程は、上記の右の破線のボックスのサブ保護回路の説明と同様であり、ここでは、本実施例を繰り返さない。
【００６９】
[0078]  本実施形態は、図６ｃに示すように、双方向に導通している本実施形態の静電保護回路を用いて、放電路を形成し、静電気を放出して、静電気によってターゲット回路の電子部品を損傷させるのを回避することができる。
【００７０】
[0079]  図６ｄは、複数のダイオードが、ＮＰＮトランジスタのコレクタ電極とエミッタ電極との間に結合されることを除いて、図６ｃの静電保護回路と同様である静電保護回路を示す。
【００７１】
[0080]  ＰＮＰトランジスタＱＡ１がオンにされると、複数のダイオードは、電圧を制限して、ＮＰＮトランジスタＱＡ２をオフにするように構成され、これにより、逆降伏を回避することができる。
【００７２】
[0081]  別の実施形態では、複数のダイオードは、特定のインピーダンスを有して、電圧を制限する他の素子に取って代わられることができ、電子回路において特定のインピーダンスを有する他の素子の接続方法は、図６ｄに示す回路のそれと同様である。
【００７３】
[0082]  図６ｅに示すように、第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０のいずれか１つは、第１のダイオードＤx1、第２のダイオードＤx2、第３のダイオードＤx3、第４のダイオードＤx4、第３の抵抗器Ｒ３、第１のコンデンサＣ１、ＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第４の抵抗器Ｒ４、及び第２のＮＭＯＳトランジスタを含むことができる。
【００７４】
[0083]  第１のダイオードＤx1のアノードは、第２のダイオードＤx2のカソードに電気的に結合される。第１のダイオードＤx1のカソードは、第３のダイオードＤx3のカソードに電気的に結合される。第４のダイオードＤx4のカソードは、第３のダイオードＤx3のアノードに電気的に結合される。第４のダイオードＤx4のアノードは、第２のダイオードＤx2のアノードに電気的に結合される。第２のダイオードＤx2のカソード及び第３のダイオードＤx3のアノードは、静電保護回路の２つのポートである。
【００７５】
[0084]  第１のダイオードＤx1、第２のダイオードＤx2、第３のダイオードＤx3及び第４のダイオードＤx4は、全波整流ブリッジ回路を形成するので、静電保護回路は、双方向に導通している。
【００７６】
[0085]  第３の抵抗器Ｒ３の一端は、第１のダイオードＤx1のカソードに電気的に結合され、第３の抵抗器Ｒ３の他端は、第１のコンデンサＣ１の一端に電気的に結合される。第１のコンデンサＣ１の他端は、第２のダイオードＤx2のアノードに電気的に結合される。
【００７７】
[0086]  ＰＭＯＳトランジスタのドレイン電極は、第１のダイオードＤx1のカソードに電気的に結合され、ＰＭＯＳトランジスタのゲート電極は、第３の抵抗器Ｒ３の他端及び第１のＮＭＯＳトランジスタのゲート電極に電気的に結合される。ＰＭＯＳトランジスタのソース電極は、第１のＮＭＯＳトランジスタのドレイン電極及び第２のＮＭＯＳトランジスタのゲート電極に電気的に結合される。第２のＮＭＯＳトランジスタのドレイン電極は、第１のダイオードＤx1のカソードに電気的に結合される。第２のＮＭＯＳトランジスタのソース電極は、第２のダイオードＤx2のアノードに電気的に結合される。
【００７８】
[0087]  静電保護回路１００の静電保護回路の各々の特定の回路構造は、実際の必要に応じて決定することができる。具体的には、上述の図６ａ〜図６ｅから選択することができる。
【００７９】
[0088]  図７は、一実施形態による集積回路のブロック図を示す。集積回路は、ハウジング７１０と、ハウジングに配置される半導体基板７２０と、半導体基板７２０上に配置される電子回路７３０とを含むことができる。集積回路は、更に、ハウジング７１０から延びている第１の入力ポート７４０、第２の入力ポート７５０及び出力ポート７６０を含むことができる。
【００８０】
[0089]  第１の入力ポート７４０及び第２の入力ポート７５０は、外部交流電源７７０に結合される。
【００８１】
[0090]  電子回路７３０は、フローティング接地端７３１と、第１の入力ポート７４０とフローティング接地端７３１との間に結合される第１の双方向静電保護回路７３２と、第２の入力ポート７５０とフローティング接地端７３１との間に結合される第２の双方向静電保護回路７３３と、出力ポート７６０とフローティング接地端７３１との間に結合される第３の双方向静電保護回路７３４とを含むことができる。
【００８２】
[0091]  集積回路に、静電気が発生すると、放電路が、第１の双方向静電保護回路７３２、第２の双方向静電保護回路７３３、第３の双方向静電保護回路７３４、第１の入力ポート７４０、第２の入力ポート７５０及び出力ポート７６０によって形成されて、静電気を放出することができる。電子回路の電子部品は、静電気によって損傷するのを回避することができる。
【００８３】
[0092]  別の実施形態では、電子回路７３０は、更に、図８に示すように、整流回路７３５を含むことができる。整流回路７３５は、２つの入力端子Ａ１及びＡ２と、２つの出力端子Ｑ１及びＱ２とを含むことができる。２つの入力端子Ａ１及びＡ２は、それぞれ、第１の入力ポート７４０及び第２の入力ポート７５０に電気的に結合される。低電圧の一方の出力端子（図８に示すようにＱ２）は、フローティング接地端７３１に電気的に結合される。
【００８４】
[0093]  別の実施形態では、フローティング接地端７３１を省略することができる。
【００８５】
[0094]  図８に示すように、電子回路７３０は、更に、整流回路７３５の２つの出力端子の間に直列に結合されるツェナーダイオード及び限流抵抗器を含むことができる。
【００８６】
[0095]  第１の双方向静電保護回路７３２、第２の双方向静電保護回路７３３及び第３の双方向静電保護回路７３４は、上記の第１の静電保護回路１１０、第２の静電保護回路１２０及び第３の静電保護回路１３０、更に、第４の静電保護回路１４０及び第５の静電保護回路１５０から選択することができる。
【００８７】
[0096]  別の実施形態では、図９に示すように、電子回路７３０は、更に、整流回路７３５の２つの出力ポートの間に結合される第４の双方向静電回路７３６、及び／又は第１の入力ポート７４０と第２の入力ポート７５０との間に結合される第５の双方向静電回路７３７を含むことができる。
【００８８】
[0097]  第４の双方向静電回路７３６及び第５の双方向静電回路７３７は、第１、第２及び第３の双方向静電回路を有する同じ構造を有することができる。
【００８９】
[0098]  代替的に、フローティング接地端と結合されるフローティング接地は、ハウジング内又はハウジングの外側に配置することができる。フローティング接地が、ハウジングの外側に配置される場合、ポートをハウジングの外側に設けて、ハウジング内のフローティング接地端と接続することもできる。したがって、ポートが、フローティング接地である場合、ハウジング内のフローティング接地端は、フローティング接地に結合される。別の実施形態では、フローティング接地端をハウジングの外側に直接設置して、必要な場合に、フローティング接地に接続されるようにすることもできる。本開示は、ハウジング内外を、特に明記していない。
【００９０】
[0099]  図１０は、一実施形態によるモータアセンブリを示す。モータアセンブリは、モータ１０１０及びモータ駆動回路１０２０を含むことができる。モータ駆動回路１０２０は、集積回路１０２１を含むことができる。集積回路１０２１は、上記の集積回路と同様であり、本実施形態は、詳細に説明しない。
【００９１】
[00100]  したがって、本開示の一実施形態による応用装置が、更に提供される。応用装置は、上記のモータアセンブリを含むことができる。任意選択的に、応用装置は、ポンプ、ファン、家庭用電気機器、車両等にすることができ、ここで、家庭用電気機器は、例えば、洗濯機、食器洗浄機、レンジフード、換気扇等にすることができる。
【００９２】
[00101]  以上、本開示の好ましい実施形態が説明され、これらは、本開示を限定することを意図するものではない。本開示の精神及び原理の範囲の全ての修正、均等代替及び改良は、本開示の保護範囲内である。
【符号の説明】
【００９３】
１００  静電保護回路
１１０  第１の静電保護回路
１２０  第２の静電保護回路
１３０  第３の静電保護回路
１４０  第４の静電保護回路
１５０  第５の静電保護回路
２００  整流回路
３００  ターゲット回路
７１０  ハウジング
７２０  半導体基板
７３０  電子回路
７３１  フローティング接地端
７３２  第１の双方向静電保護回路
７３３  第２の双方向静電保護回路
７３４  第３の双方向静電保護回路
７３５  整流回路
７３６  第４の双方向静電回路
７３７  第５の双方向静電回路
７４０  第１の入力ポート
７５０  第２の入力ポート
７６０  出力ポート
７７０  外部交流電源
１０１０  モータ
１０２０  モータ駆動回路
１０２１  集積回路
Ａ１  第１の入力端子
Ａ２  第２の入力端子
Ａ３  第１の入力端子
Ａ４  第２の入力端子
ＡＣ  外部交流電源
Ｃ１  第１のコンデンサ
ＤＩＡＣ  双方向トリガダイオード
Ｄx1  第１のダイオード
Ｄx2  第２のダイオード
Ｄx3  第３のダイオード
Ｄx4  第４のダイオード
Ｐ１  第１の交流入力ポート
Ｐ２  第２の交流入力ポート
Ｑ０  出力ポート
Ｑ１  第１の出力端子
Ｑ２  第２の出力端子
Ｑ３  出力端子
ＱＡ１  ＰＮＰトランジスタ
ＱＡ２  ＮＰＮトランジスタ
Ｒ１  限流抵抗器
Ｒ２  第２の抵抗器
Ｒ３  第３の抵抗器
Ｒ４  第４の抵抗器
ＺＤ１  第１のツェナーダイオード
ＺＤ２  第２のツェナーダイオード
ＺＤ３  第３のツェナーダイオード
【図１】
2018101775.tif 000003
【図２】
2018101775.tif 000004
【図３】
2018101775.tif 000005
【図４】
2018101775.tif 000006
【図５】
2018101775.tif 000007
【図６ａ】
2018101775.tif 000008
【図６ｂ】
2018101775.tif 000009
【図６ｃ】
2018101775.tif 000010
【図６ｄ】
2018101775.tif 000011
【図６ｅ】
2018101775.tif 000012
【図７】
2018101775.tif 000013
【図８】
2018101775.tif 000014
【図９】
2018101775.tif 000015
【図１０】
2018101775.tif 000016
【外国語明細書】
2018101775000001.pdf