(57)【要約】【課題】新規な半導体装置又は表示システムの提供。【解決手段】表示部の基板として半導体基板を用い、表示部に設けられるトランジスタを、半導体基板を用いて形成する。これにより、画素間のトランジスタ特性のばらつきを抑えつつ、画素密度を上げることができる。また、駆動回路、信号生成回路、レベルシフタに用いられるトランジスタを、半導体基板を用いて形成する。これにより、これらの回路を表示部の基板上に直接形成することができ、チップと基板の貼り合わせが不要となる。また、これらの回路同士を容易に接続することができ、配線の複雑化による信号の遅延又は消費電力の増大を防止することができる。【選択図】図１
2018101783.tif 000002
【特許請求の範囲】
【請求項１】
画素部と、駆動回路と、信号生成回路と、レベルシフタと、を有し、
前記レベルシフタは、前記信号生成回路から入力された信号を増幅して、増幅された信号を前記駆動回路に出力する機能を有し、
前記画素部は、第１のトランジスタを有する画素を有し、
前記駆動回路は、第２のトランジスタを有し、
前記信号生成回路は、第３のトランジスタと、第４のトランジスタと、を有し、
前記レベルシフタは、第５のトランジスタを有し、
前記第１のトランジスタのチャネル領域と、前記第２のトランジスタのチャネル領域と、前記第３のトランジスタのチャネル領域は、半導体基板に形成され、
前記第４のトランジスタのチャネル領域と、前記第５のトランジスタのチャネル領域のそれぞれは、半導体膜に形成され、
前記半導体膜は、金属酸化物を有する半導体装置。
【請求項２】
請求項１において、
前記信号生成回路は、記憶装置を有し、
前記記憶装置は、前記第４のトランジスタを有する半導体装置。
【請求項３】
請求項１又は２において、
前記第４のトランジスタ及び前記第５のトランジスタは、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタの上に積層されている半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記画素は、第６のトランジスタと、発光素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記発光素子の一方の電極と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのチャネル領域は、金属酸化物を有する半導体膜に形成される半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記半導体基板は、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板、又はＳＯＩ基板である半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置と、ホストと、を有し、
前記信号生成回路は、前記ホストから入力された画像データに基づいて映像信号を生成する機能を有する表示システム。
【請求項７】
請求項６において、
前記半導体装置は、演算回路を有し、
前記ホストは、ソフトウェアを有し、
前記演算回路により、第１のニューラルネットワークが構成され、
前記ソフトウェアにより、第２のニューラルネットワークが構成され、
前記第１のニューラルネットワークは、前記画素部に表示された映像が視認される際の環境に関する情報に基づいて、画像処理に用いられるパラメータを出力する機能を有し、
前記第２のニューラルネットワークは、教師あり学習を行う機能を有し、
前記教師あり学習によって更新された前記第２のニューラルネットワークの重み係数は、前記第１のニューラルネットワークに出力される表示システム。
【請求項８】
請求項６又は７に記載の表示システムを搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示システム及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【０００３】
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００４】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイは、映像の表示に広く用いられている。これらの表示装置に用いられているトランジスタとしては主にシリコン半導体などが用いられているが、近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。例えば特許文献１、２には、半導体層に、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを、表示装置の画素に用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−９６０５５号公報
【特許文献２】特開２００７−１２３８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、新規な半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、集積度が高い半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、耐圧性が高い半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、動作が高速な半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、信頼性が高い半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、消費電力が低い半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、ユーザーの嗜好に合った画像処理が可能な半導体装置又は表示システムの提供を課題とする。
【０００７】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、画素部と、駆動回路と、信号生成回路と、レベルシフタと、を有し、レベルシフタは、信号生成回路から入力された信号を増幅して、増幅された信号を駆動回路に出力する機能を有し、画素部は、第１のトランジスタを有する画素を有し、駆動回路は、第２のトランジスタを有し、信号生成回路は、第３のトランジスタと、第４のトランジスタと、を有し、レベルシフタは、第５のトランジスタを有し、第１のトランジスタのチャネル領域と、第２のトランジスタのチャネル領域と、第３のトランジスタのチャネル領域は、半導体基板に形成され、第４のトランジスタのチャネル領域と、第５のトランジスタのチャネル領域のそれぞれは、半導体膜に形成され、半導体膜は、金属酸化物を有する半導体装置である。
【０００９】
また、本発明の一態様に係る半導体装置において、信号生成回路は、記憶装置を有し、記憶装置は、第４のトランジスタを有していてもよい。
【００１０】
また、本発明の一態様に係る半導体装置において、第４のトランジスタ及び第５のトランジスタは、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタの上に積層されていてもよい。
【００１１】
また、本発明の一態様に係る半導体装置において、画素は、第６のトランジスタと、発光素子と、を有し、第１のトランジスタのソース又はドレインの一方は、発光素子の一方の電極と電気的に接続され、第６のトランジスタのソース又はドレインの一方は、第１のトランジスタのゲートと電気的に接続され、第６のトランジスタのチャネル領域は、金属酸化物を有する半導体膜に形成されてもよい。
【００１２】
また、本発明の一態様に係る半導体装置において、半導体基板は、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板、又はＳＯＩ基板であってもよい。
【００１３】
また、本発明の一態様に係る表示システムは、上記の半導体装置と、ホストと、を有し、信号生成回路は、ホストから入力された画像データに基づいて映像信号を生成する機能を有する表示システムである。
【００１４】
また、本発明の一態様に係る表示システムにおいて、半導体装置は、演算回路を有し、ホストは、ソフトウェアを有し、演算回路により、第１のニューラルネットワークが構成され、ソフトウェアにより、第２のニューラルネットワークが構成され、第１のニューラルネットワークは、画素部に表示された映像が視認される際の環境に関する情報に基づいて、画像処理に用いられるパラメータを出力する機能を有し、第２のニューラルネットワークは、教師あり学習を行う機能を有し、教師あり学習によって更新された第２のニューラルネットワークの重み係数は、第１のニューラルネットワークに出力されてもよい。
【００１５】
また、本発明の一態様に係る電子機器は、上記の表示システムを搭載した電子機器である。
【発明の効果】
【００１６】
本発明の一態様により、新規な半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、集積度が高い半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、耐圧性が高い半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、動作が高速な半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、信頼性が高い半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、消費電力が低い半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、ユーザーの嗜好に合った画像処理が可能な半導体装置又は表示システムを提供することができる。
【００１７】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】表示システムの構成例を示す図。
【図２】表示部及び画素部の構成例を示す図。
【図３】表示部の構成例を示す図。
【図４】表示部の構成例を示す図。
【図５】表示部の構成例を示す図。
【図６】駆動回路の構成例を示す図。
【図７】信号生成回路の構成例を示す図。
【図８】補正の例を示す図。
【図９】記憶装置の構成例を示す図。
【図１０】レジスタの構成例を示す図。
【図１１】レジスタの構成例を示す図。
【図１２】レジスタの構成例を示す図。
【図１３】タイミングチャート。
【図１４】バッファの構成例及び動作例を示す図。
【図１５】差動アンプの構成例及び動作例を示す図。
【図１６】レベルシフタの構成例及び動作例を示す図。
【図１７】表示システムの構成例を示す図。
【図１８】表示システムの構成例を示す図。
【図１９】ニューラルネットワークの構成例を示す図。
【図２０】ニューラルネットワークの構成例を示す図。
【図２１】ニューラルネットワークの構成例を示す図。
【図２２】回路の構成例を示す図。
【図２３】フローチャート。
【図２４】フローチャート。
【図２５】半導体装置の構成例を示す図。
【図２６】オフセット回路の構成例を示す図。
【図２７】メモリセルアレイの構成例を示す図。
【図２８】オフセット回路の構成例を示す図。
【図２９】メモリセルアレイの構成例を示す図。
【図３０】タイミングチャート。
【図３１】タイミングチャート。
【図３２】タイミングチャート。
【図３３】半導体装置の構成例を示す図。
【図３４】トランジスタの構成例を示す図。
【図３５】エネルギーバンド構造を示す図。
【図３６】半導体装置の構成例を示す図。
【図３７】表示装置の構成例を示す図。
【図３８】ヘッドマウントディスプレイの構成例を示す図。
【図３９】プロジェクターの構成例を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
また、本発明の一態様には、半導体装置、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。
【００２１】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
【００２２】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
【００２３】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２４】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２５】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２６】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２７】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２８】
また、異なる図面間で同じ符号が付されている構成要素は、特に説明がない限り、同じものを表す。
【００２９】
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及び表示システムについて説明する。
【００３１】
＜表示システムの構成例＞
図１に、表示システム１０の構成例を示す。表示システム１０は、表示部２０、ホスト３０を有する。表示システム１０は、ホスト３０から出力される各種信号に基づいて、表示部２０に映像を表示する機能を有する。なお、本明細書等に記載する「映像」という用語は、動画に限らず、画像も含めるものとする。つまり、本明細書等に記載の「映像」という用語は、「画像」という用語に置き換えることができる場合がある。ホスト３０から表示部２０に出力される信号には、表示部２０に表示される映像に対応するデータ（以下、画像データともいう）が含まれる。
【００３２】
表示部２０は、ホスト３０から入力された画像データに基づいて、映像を表示する機能を有する。表示部２０は、画素部２１、駆動回路２３、駆動回路２４、信号生成回路２５、レベルシフタ２６を有する。
【００３３】
画素部２１は、複数の画素２２によって構成され、映像を表示する機能を有する。画素２２はそれぞれ表示素子を有し、所定の階調を表示する機能を有する。駆動回路２３及び駆動回路２４から出力される信号により、画素２２が表示する階調が制御され、画素部２１に所定の映像が表示される。
【００３４】
図２（Ａ）に、画素部２１の構成例を示す。複数の画素２２はそれぞれ、配線ＳＬ及び配線ＧＬと接続されている。また、配線ＧＬはそれぞれ駆動回路２３と接続され、配線ＳＬはそれぞれ駆動回路２４と接続されている。
【００３５】
映像を表示するための信号（以下、映像信号ともいう）を画素２２に入力する場合に、駆動回路２３は選択信号を画素２２に供給する機能を有する。具体的には、駆動回路２３は、配線ＧＬに選択信号を供給する機能を有し、配線ＧＬは、駆動回路２３から出力された選択信号を伝える機能を有する。
【００３６】
駆動回路２４は映像信号を画素２２に供給する機能を有する。具体的には、駆動回路２４は、配線ＳＬに映像信号を供給する機能を有し、配線ＳＬは、駆動回路２４から出力された映像信号を伝える機能を有する。駆動回路２３によって選択信号が送られた画素２２に映像信号が供給されることにより、映像信号の書き込みが行われる。
【００３７】
画素２２に設けられる表示素子の例としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、表示素子として、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、発光素子の例としては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、半導体レーザなどの、自発光性の発光素子が挙げられる。
【００３８】
図２（Ｂ−１）に、発光素子を用いた画素２２の構成例を示す。図２（Ｂ−１）に示す画素２２は、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１、発光素子ＬＥを有する。なお、ここではトランジスタＴｒ１１、Ｔｒ１２をｎチャネル型としているが、トランジスタの極性は適宜変更することができる。
【００３９】
トランジスタＴｒ１１のゲートは配線ＧＬと接続され、ソース又はドレインの一方はトランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。トランジスタＴｒ１２のソース又はドレインの一方は容量素子Ｃ１１の他方の電極、及び発光素子ＬＥの一方の電極と接続され、ソース又はドレインの他方は電位Ｖａが供給される配線と接続されている。発光素子ＬＥの他方の電極は、電位Ｖｃが供給される配線と接続されている。トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１２のゲート、及び容量素子Ｃ１１の一方の電極と接続されたノードを、ノードＮ１とする。また、トランジスタＴｒ１２のソース又はドレインの一方、及び容量素子Ｃ１１の他方の電極と接続されたノードを、ノードＮ２とする。
【００４０】
ここでは、電位Ｖａを高電源電位とし、電位Ｖｃを低電源電位とした場合について説明する。また、容量素子Ｃ１１は、ノードＮ２の電位を保持するための保持容量としての機能を有する。
【００４１】
なお、本明細書等において、トランジスタのソースとは、チャネル領域として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。
【００４２】
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係にしたがってソースとドレインの呼び方が入れ替わる。
【００４３】
トランジスタＴｒ１１は、配線ＳＬの電位のノードＮ１への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタＴｒ１１をオン状態とすることにより、映像信号に対応する配線ＳＬの電位がノードＮ１に供給され、画素２２の書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタＴｒ１１をオフ状態とすることにより、ノードＮ１の電位が保持される。
【００４４】
そして、ノードＮ１、Ｎ２の間の電圧に応じてトランジスタＴｒ１２のソース−ドレインの間に流れる電流量が制御され、発光素子ＬＥが当該電流量に応じた輝度で発光する。これにより、画素２２の階調を制御することができる。なお、トランジスタＴｒ１２は飽和領域で動作させることが好ましい。
【００４５】
また、図２（Ｂ−２）に、液晶素子を用いた画素の構成例を示す。図２（Ｂ−２）に示す画素２２は、トランジスタＴｒ２１、容量素子Ｃ２１、液晶素子ＬＣを有する。なお、ここでは、トランジスタＴｒ２１をｎチャネル型としているが、トランジスタの極性は適宜変更することができる。
【００４６】
トランジスタＴｒ２１のゲートは配線ＧＬと接続され、ソース又はドレインの一方は液晶素子ＬＣの一方の電極、及び容量素子Ｃ２１の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。液晶素子ＬＣの他方の電極、及び容量素子Ｃ２１の他方の電極は、それぞれ所定の電位が供給される配線と接続されている。トランジスタＴｒ２１のソース又はドレインの一方、液晶素子ＬＣの一方の電極、及び容量素子Ｃ２１の一方の電極と接続されたノードを、ノードＮ３とする。
【００４７】
液晶素子ＬＣの他方の電極の電位は、複数の画素２２で共通の電位（コモン電位）としてもよいし、容量素子Ｃ２１の他方の電極と同電位としてもよい。また、液晶素子ＬＣの他方の電極の電位は、画素２２ごとに異なっていてもよい。また、容量素子Ｃ２１は、ノードＮ３の電位を保持するための保持容量としての機能を有する。
【００４８】
トランジスタＴｒ２１は、配線ＳＬの電位のノードＮ３への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタＴｒ２１をオン状態とすることにより、配線ＳＬの電位がノードＮ３に供給され、画素２２の書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタＴｒ２１をオフ状態とすることにより、ノードＮ３の電位が保持される。
【００４９】
液晶素子ＬＣは、一対の電極と、一対の電極間の電圧が印加される液晶材料を含んだ液晶層と、を有する。液晶素子ＬＣに含まれる液晶分子の配向は、一対の電極間に印加される電圧の値に応じて変化し、これにより液晶層の透過率が変化する。そのため、配線ＳＬからノードＮ３に供給する電位を制御することにより、画素２２の階調を制御することができる。
【００５０】
上記の動作を配線ＧＬごとに順次行うことにより、第１フレーム分の映像を表示することができる。
【００５１】
なお、配線ＧＬの選択には、プログレッシブ方式を用いてもよいし、インターレース方式を用いてもよい。また、配線ＳＬへの映像信号の供給は、配線ＳＬに順次映像信号を供給する点順次駆動を用いて行ってもよいし、全ての配線ＳＬに一斉に映像信号を供給する線順次駆動を用いて行ってもよい。また、複数の配線ＳＬごとに順に、映像信号を供給してもよい。
【００５２】
その後、第２のフレーム期間において、第１のフレーム期間と同様の動作により、映像の表示が行われる。これにより、画素部２１に表示される映像が書き換えられる。
【００５３】
図１に示す信号生成回路２５は、ホスト３０から入力された画像データに基づいて、映像信号を生成する機能を有する。信号生成回路２５によって生成された映像信号は駆動回路２４に出力される。また、信号生成回路２５は、駆動回路２３が選択信号を出力するタイミングを制御するタイミング信号、及び、駆動回路２４が映像信号を出力するタイミングを制御するタイミング信号などを生成する機能を有する。
【００５４】
レベルシフタ２６は、入力された信号のレベルを変換する機能を有する。具体的には、レベルシフタ２６は、信号生成回路２５から出力された電位を、駆動回路２３に用いられる電位に変換する機能を有する。信号生成回路２５からレベルシフタ２６にタイミング信号が入力されると、レベルシフタ２６はタイミング信号を増幅して、駆動回路２３に出力する。増幅されたタイミング信号は、駆動回路２３において選択信号の生成に用いられる。また、液晶素子を用いて表示を行う場合など、駆動回路２３に負電位が用いられる場合、負電位はレベルシフタ２６によって生成される。なお、レベルシフタ２６は駆動回路２３に内蔵されていてもよい。
【００５５】
ホスト３０は、表示部２０に出力する各種信号を生成することにより、表示部２０に表示される映像を制御する機能を有する。ホスト３０は、プロセッサ３１、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３２、記憶装置３３、インターフェース３４、インターフェース３５を有する。プロセッサ３１、ＧＰＵ３２、記憶装置３３、インターフェース３４、インターフェース３５はそれぞれ、システムバス３６を介して互いの回路と電気的に接続されている。
【００５６】
プロセッサ３１は、演算装置及び制御装置としての機能を有し、ホスト３０に設けられた各種回路の動作を制御する機能を有する。プロセッサ３１としては、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、マイクロプロセッサ（ＭＰＵ：ＭｉｃｒｏＰｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）などを用いることができる。
【００５７】
ＧＰＵ３２は、画像データを生成するための画像処理を行う機能を有する。ホスト３０は、画像処理を行う際、プロセッサ３１を汎用処理用のプロセッサ、ＧＰＵ３２をグラフィックス処理用のプロセッサとして用いることができる。２次元又は３次元の画像処理などの複雑で演算量が大きい処理が必要とされる場合、このような処理をＧＰＵ３２によって行うことにより、プロセッサ３１の負担を低減することができる。
【００５８】
記憶装置３３は、ホスト３０における処理に用いられるデータを格納する機能を有する。記憶装置３３として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性メモリ、又は、フラッシュメモリ、磁気記憶装置（ハードディスクドライブ、磁気メモリなど）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発性メモリを用いることができる。また、揮発性メモリと不揮発性メモリの両方を用いて構成することもできる。また、記憶装置３３として、後述するＯＳトランジスタを有する記憶装置を用いることもできる。
【００５９】
インターフェース３４は、表示部２０との通信を行う機能を有する。具体的には、インターフェース３４は、表示部２０への信号の送信、又は表示部２０から入力された信号の受信を行う機能を有する。ホスト３０において生成された画像データは、インターフェース３４を介して信号生成回路２５に出力される。
【００６０】
インターフェース３５は、ホスト３０の外部に設けられた装置４０との通信を行う機能を有する。具体的には、インターフェース３５は、装置４０への信号の送信、又は装置４０から入力された信号の受信を行う機能を有する。装置４０としては、例えば、キーボード、マウスなどの入力装置、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）などの記憶装置、外光センサ、イメージセンサ、マイク、アンテナなどのセンサ類などが挙げられる。
【００６１】
なお、図１に示すホスト３０の構成は一例であり、ホスト３０に含まれる装置や回路は適宜変更することができる。例えばホスト３０は、動作速度や容量が異なる複数の記憶装置を有していてもよい。また、ホスト３０は、それぞれ異なる装置４０と通信を行う複数のインターフェース３５を有していてもよい。また、ホスト３０は、画像処理の内容に応じてＧＰＵ３２を有していなくてもよい。
【００６２】
以上の通り、表示部２０とホスト３０を用いて表示システム１０が構成される。
【００６３】
表示部２０に設けられた各種回路には、それぞれトランジスタが用いられている。ここで、表示部２０の基板としてはガラス基板がしばしば用いられる。その場合、これらのトランジスタは主に、ガラス基板上に成膜された半導体膜を用いて形成される。しかしながら、このようなトランジスタには、ガラス基板表面の凹凸、半導体膜の結晶性の不均一性などに起因して、特性のばらつきが生じ得る。さらに、画素部２１を高密度化するためにトランジスタの微細化が要求される場合、画素２２が有するトランジスタの特性のばらつきの影響が増大し、映像の品質が低下し得る。このような問題は、ＶＲ（Ｖｉｒｔｕａｌ  Ｒｅａｌｉｔｙ）、ＡＲ（Ａｕｇｍｅｎｔｅｄ  Ｒｅａｌｉｔｙ）など、極めて高い画素密度が要求される用途においては特に顕著になる。
【００６４】
また、駆動回路２３、駆動回路２４、信号生成回路２５、レベルシフタ２６は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式、又はＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｉｌｍ）方式などを用いることにより、画素部２１が形成されたガラス基板上に設けることができる。しかしながら、チップとガラス基板の貼り合わせる際、貼り合わせ精度が問題となり得る。また、ガラス基板に形成された回路とチップとを接続するための配線の形成が必要となり、配線の複雑化による信号の遅延又は消費電力の増大などの問題が生じ得る。
【００６５】
ここで、本発明の一態様においては、表示部２０の基板として半導体基板を用い、表示部２０に設けられるトランジスタを、当該半導体基板を用いて形成する。例えば、画素２２に用いられるトランジスタを、当該半導体基板を用いて形成する。これにより、複数の画素２２が有するそれぞれのトランジスタの特性のばらつきを抑えつつ、トランジスタを微細化して画素密度を上げることができる。また、駆動回路２３、駆動回路２４、信号生成回路２５、レベルシフタ２６に用いられるトランジスタを、当該半導体基板を用いて形成することができる。これにより、これらの回路を表示部２０の基板上に直接形成することができ、チップと基板の貼り合わせが不要となる。また、これらの回路同士を当該半導体基板上で容易に接続することができ、配線の複雑化による信号の遅延又は消費電力の増大を防止することができる。
【００６６】
さらに、本発明の一態様においては、表示部２０に設けられる回路のうち、高い耐圧性が要求される回路にはＯＳトランジスタを用いることができる。ＯＳトランジスタは、チャネル領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）などと比較して耐圧性が高いため、レベルシフタ２６などの高電圧が印加される回路に用いられるトランジスタとして好適である。さらに、ＯＳトランジスタは、半導体基板を用いて形成された回路の上に積層することができる。これにより、表示部２０の面積を縮小し、半導体基板の面積を削減し、コストの低減を図ることができる。
【００６７】
なお、高耐圧のＳｉトランジスタを微細なＳｉトランジスタと同一半導体基板上に形成するプロセスを採用し、高耐圧のＳｉトランジスタを高い耐圧性が要求される回路に用いることも可能である。しかし、一般的に高耐圧のＳｉトランジスタの形成には特殊なプロセスが必要であり、その特殊なプロセスの開発は、次世代の微細化プロセスの開発の後に行われる場合がある。つまり、高耐圧のＳｉトランジスタを形成可能なプロセスの開発は、微細化プロセスの開発よりも遅れてしまう場合がある。このため、高耐圧のＳｉトランジスタを微細なＳｉトランジスタと同一半導体基板上に形成する場合には、次世代の微細なＳｉトランジスタの形成のプロセスを採用できない可能性があり、前世代の微細なＳｉトランジスタを形成するプロセスを採用する必要がある。しかしながら、上記のように、微細なＳｉトランジスタの上にＯＳトランジスタを積層することにより、高耐圧のＳｉトランジスタが不要となる。よって、Ｓｉトランジスタの十分な微細化が可能となる。
【００６８】
上記の構成を有する表示部２０の具体例を、以下説明する。図３に、表示部２０の構成例を示す。図３に示す表示部２０は、半導体基板１００、絶縁層１１０を有する。半導体基板１００には、画素２２、回路２３ａ、回路２４ａ、回路２５ａが設けられている。また、絶縁層１１０上には、回路２３ｂ、回路２４ｂ、回路２５ｂ、レベルシフタ２６が設けられている。
【００６９】
回路２３ａ、２３ｂによって駆動回路２３が構成されている。すなわち、駆動回路２３を構成する一部の回路は半導体基板１００に設けられ、他の一部の回路は絶縁層１１０上に設けられている。同様に、回路２４ａ、２４ｂによって駆動回路２４が構成され、回路２５ａ、２５ｂによって信号生成回路２５が構成されている。回路２３ａと回路２３ｂ、回路２４ａと回路２４ｂ、回路２５ａと回路２５ｂはそれぞれ、配線を介して接続されている。
【００７０】
画素２２、回路２３ａ、回路２４ａ、回路２５ａが有するトランジスタは、半導体基板１００を用いて形成されており、これらのトランジスタのチャネル領域は半導体基板１００に形成される。半導体基板１００を用いたトランジスタは、集積度、特性の均一性、動作速度などの点で優れている。
【００７１】
画素２２に半導体基板１００を用いたトランジスタを用いることにより、画素密度が高く、画素２２間でトランジスタのばらつきが小さい画素部２１を構成することができる。また、回路２３ａ、回路２４ａ、回路２５ａに半導体基板１００を用いたトランジスタを用いることにより、駆動回路２３、駆動回路２４、信号生成回路２５に含まれる回路の微細化、特性の均一化、又は動作速度の向上を図ることができる。また、これらの回路同士、又はこれらの回路と画素２２との接続を簡易化することができる。
【００７２】
半導体基板１００は、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：登録商標）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル領域に単結晶半導体を有する。
【００７３】
一方、回路２３ｂ、回路２４ｂ、回路２５ｂ、レベルシフタ２６が有するトランジスタは絶縁層１１０上に形成されており、これらのトランジスタのチャネル領域は、絶縁層１１０上に成膜された半導体膜に形成される。当該半導体膜としては、金属酸化物を有する膜を用いることが好ましい。
【００７４】
ＯＳトランジスタは、Ｓｉトランジスタなどと比較して耐圧性が高い。そのため、レベルシフタ２６や、駆動回路２３、駆動回路２４、信号生成回路２５に含まれる、特に高耐圧性が要求される回路は、ＯＳトランジスタを用いて形成することが好ましい。
【００７５】
また、金属酸化物は、シリコンなどの半導体よりもエネルギーギャップが大きく、少数キャリア密度を低くすることができるため、ＯＳトランジスタがオフ状態であるときに、ＯＳトランジスタのソースとドレイン間を流れる電流（以下、オフ電流ともいう）は極めて小さい。そのため、例えば信号生成回路２５に含まれる記憶回路を、回路２５ｂとしてＯＳトランジスタを用いて形成することにより、Ｓｉトランジスタなどを用いる場合と比較して、長期間にわたってデータを保持することができる。これにより、記憶装置への電力の供給が停止された期間においてもデータを保持することができる。また、所定の周期でデータの書き込みを行う動作（リフレッシュ動作）が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることができる。従って、表示部２０に含まれる記憶装置は、絶縁層１１０上に設けられたＯＳトランジスタを用いて形成することが好ましい。
【００７６】
以上のように、半導体基板１００を用いたトランジスタとＯＳトランジスタを用いることにより、表示部２０に含まれる回路を、要求される特性に応じて構成することができる。
【００７７】
また、ＯＳトランジスタは、半導体基板１００を用いたトランジスタ上に積層することができる。そのため、図３に示すように、絶縁層１１０上に設けられた回路は、半導体基板１００に設けられた回路と重なる領域を有するように積層することができる。これにより、表示部２０の面積を縮小することができる。
【００７８】
なお、駆動回路２３及び駆動回路２４は、ＯＳトランジスタを用いずに、半導体基板１００を用いたトランジスタによって構成してもよい。この場合、回路２３ｂ及び回路２４ｂは省略される。
【００７９】
また、回路２３ｂ、回路２４ｂ、回路２５ｂ、レベルシフタ２６に用いられるトランジスタは、ＯＳトランジスタに限定されない。例えば、半導体膜の材料として、非単結晶半導体（非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコン、又は、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウム、など）、ガリウムヒ素などの化合物半導体、有機半導体などを用いることもできる。
【００８０】
また、図３においては、画素２２に含まれるトランジスタが半導体基板１００を用いて構成されている例を示しているが、画素２２の構成はこれに限定されない。例えば図４に示すように、画素２２に含まれる一部のトランジスタを有する回路２２ａを半導体基板１００に形成し、画素２２に含まれる他のトランジスタを有する回路２２ｂを絶縁層１１０上に形成することもできる。例えば、図２（Ｂ−１）におけるトランジスタＴｒ１１を絶縁層１１０上に形成し、トランジスタＴｒ１２を半導体基板１００上に形成することができる。
【００８１】
トランジスタＴｒ１１は、電荷を保持する機能を有するため、オフ電流が小さいトランジスタを用いることが好ましい。一方、トランジスタＴｒ１２は、発光素子ＬＥの発光を制御する電流を供給する機能を有するため、高速な動作が可能なトランジスタを用いることが好ましい。従って、トランジスタＴｒ１１として絶縁層１１０上に形成されたＯＳトランジスタを用い、トランジスタＴｒ１２として半導体基板１００に形成されたトランジスタを用いることにより、長期間の映像信号の保持と高速動作の両立が可能な画素２２を構成することができる。
【００８２】
また、図５に示すように、画素２２に含まれる全てのトランジスタを絶縁層１１０上に設けることもできる。例えば、図２（Ｂ−１）におけるトランジスタＴｒ１１及びトランジスタＴｒ１２をＯＳトランジスタで構成する場合、又は、図２（Ｂ−２）におけるトランジスタＴｒ２１をＯＳトランジスタで構成する場合は、図５に示すように、画素部２１を絶縁層１１０上に設ければよい。これにより、半導体基板１００に追加のスペースを設けることができ、回路２３ａ、回路２４ａ、回路２５ａの高性能化、又は他の回路の追加を行うことができる。
【００８３】
トランジスタＴｒ１１又はトランジスタＴｒ２１としてＯＳトランジスタを用いる場合、画素２２に映像信号を極めて長期間にわたって保持することができる。これにより、画素部２１に表示される映像に変化がない場合、又は変化が一定以下である場合に、映像信号の更新の頻度を極めて低く設定することができる。映像信号の更新の頻度は、例えば、１日に１回以上且つ１秒間に０．１回未満、好ましくは１時間に１回以上且つ１秒間に１回未満、より好ましくは３０秒間に１回以上且つ１秒間に１回未満とすることができる。
【００８４】
以上のように、本発明の一態様においては、半導体基板１００上に設けられたトランジスタと、絶縁層１１０上に設けられたトランジスタを用いて表示部２０を構成することにより、表示部２０に設けられた回路の耐圧性、動作速度、信頼性の向上、又は微細化を実現することができる。
【００８５】
＜駆動回路の構成例＞
図６（Ａ）に、駆動回路２３の構成例を示す。駆動回路２３は、シフトレジスタ２０１、バッファ２０２を有する。シフトレジスタ２０１にタイミング信号（スタートパルスＧＳＰやクロック信号ＧＣＬＫなど）が供給されると、駆動回路２３から配線ＧＬに選択信号が供給される。なお、シフトレジスタ２０１及びバッファ２０２は、トランジスタを用いて構成されている。レベルシフタ２６によって増幅されたタイミング信号は、スタートパルスＧＳＰとしてシフトレジスタ２０１に入力される。
【００８６】
図６（Ａ）には、レベルシフタ２６によって増幅されたタイミング信号が、スタートパルスＧＳＰ及びクロック信号ＧＣＬＫとしてシフトレジスタ２０１に入力される構成を示している。この場合、レベルシフタ２６に加え、シフトレジスタ２０１、バッファ２０２も高耐圧のＯＳトランジスタを用いて構成することが好ましい。
【００８７】
また、レベルシフタ２６を省略し、バッファ２０２によりシフトレジスタ２０１から出力される信号を増幅する構成としてもよい。この場合、バッファ２０２は、レベルシフタの機能も有することになるため、耐圧性の高いＯＳトランジスタを用いて構成することが好ましい。一方、シフトレジスタ２０１には高耐圧性が要求されないため、定電圧で動作可能な回路を用いることができる。よって、例えば図３乃至図５において、回路２３ａとしてシフトレジスタ２０１を形成し、回路２３ｂとしてバッファ２０２を形成することができる。
【００８８】
なお、バッファ２０２を図１におけるレベルシフタ２６として用いてもよい。この場合、レベルシフタ２６が駆動回路２３に内蔵された構成となる。
【００８９】
図６（Ｂ）に、駆動回路２４の構成例を示す。駆動回路２４は、コントローラ２１１、シフトレジスタ２１２、ラッチ回路２１３、レベルシフタ２１４、パストランジスタロジック回路２１５、増幅回路２１６を有する。
【００９０】
コントローラ２１１は、シフトレジスタ２１２及びラッチ回路２１３の動作を制御する機能を有する。具体的には、コントローラ２１１は、シフトレジスタ２１２の動作を制御するスタートパルスＳＳＰ、クロック信号ＳＣＬＫなどの各種信号を生成する機能を有する。また、コントローラ２１１は、ラッチ回路２１３の動作を制御するラッチ信号ＬＳなどの各種信号を生成する機能を有する。
【００９１】
シフトレジスタ２１２は、スタートパルスＳＳＰ、クロック信号ＳＣＬＫなどの各種制御信号に従って、ラッチ回路２１３における映像信号のサンプリングのタイミングを制御する機能を有する。具体的には、シフトレジスタ２１２は、スタートパルスＳＳＰ、クロック信号ＳＣＬＫなどの各種制御信号に従ってサンプリング信号を生成し、ラッチ回路２１３に出力する。
【００９２】
ラッチ回路２１３は、映像信号をサンプリングし、保持する機能を有する。具体的には、ラッチ回路２１３は、シフトレジスタ２１２において生成されたサンプリング信号に従って映像信号をサンプリングし、保持する。そして、ラッチ回路２１３は、コントローラ２１１から供給されるラッチ信号ＬＳに従って、保持された映像信号をレベルシフタ２１４に出力する。
【００９３】
レベルシフタ２１４は、ラッチ回路２１３から出力された映像信号の電位のレベルを変更する機能、すなわちレベルシフトを行う機能を有する。
【００９４】
パストランジスタロジック回路２１５は、レベルシフタ２１４においてレベルシフトされた映像信号を、デジタルからアナログに変換する機能を有する。なお、パストランジスタロジック回路２１５に入力される映像信号には、配線ＳＬに供給される電位の極性に関する情報が含まれる。パストランジスタロジック回路２１５は、映像信号をデジタル信号からアナログ信号に変換する際に、極性に関する情報に従って映像信号の電位の極性を定める機能を有する。
【００９５】
増幅回路２１６は、パストランジスタロジック回路２１５から入力された信号を変換して、配線ＳＬに出力する機能を有する。
【００９６】
駆動回路２４が扱う電圧は、駆動回路２３が扱う電圧よりも低いことが多く、また、駆動回路２４は動作が高速であることが好ましい。そのため、駆動回路２４に含まれる回路は、図３乃至図５における半導体基板１００に設けることが好ましい。ただし、レベルシフタ２１４及び／又は増幅回路２１６の高耐圧性を重視する場合は、これらの回路を絶縁層１１０上に設けられたＯＳトランジスタを用いて形成することもできる。これにより、レベルシフタ２１４及び／又は増幅回路２１６の耐圧性を向上させることができる。これにより、表示部２０は、コントローラ２１１、シフトレジスタ２１２、ラッチ回路２１３及び、パストランジスタロジック回路２１５が、回路２４ａとして半導体基板１００に設けられ、レベルシフタ２１４及び増幅回路２１６が、回路２４ｂとして絶縁層１１０上に設けられた構成とすることができる。
【００９７】
以上のように、半導体基板１００上に設けられたトランジスタと、絶縁層１１０上に設けられたトランジスタを用いて、駆動回路２３又は駆動回路２４を構成することができる。
【００９８】
＜信号生成回路の構成例＞
図７に、信号生成回路２５の具体的な構成例を示す。図７に示す信号生成回路２５は、コントローラ２２１、インターフェース２２２、フレームメモリ２２３、画像処理回路２２４、記憶装置２２５、レジスタ２２６、タイミングコントローラ２２７、センサコントローラ２２８、クロック生成回路２２９、タッチセンサコントローラ２３０を有する。
【００９９】
コントローラ２２１は、信号生成回路２５に含まれる各種回路の動作を制御する機能を有する。具体的には、コントローラ２２１は、画像処理回路２２４、レジスタ２２６などの回路の動作を制御するための制御信号を生成する機能を有する。
【０１００】
なお、コントローラ２２１は、信号生成回路２５に含まれる各種回路への電力の供給を制御する機能を有していてもよい。例えばコントローラ２２１は、画素部２１に映像が表示されない場合、又は表示される映像に変化がない場合などに、動作が必要とされない回路への電力の供給を遮断すること（以下、パワーゲーティングともいう）ができる。
【０１０１】
インターフェース２２２は、ホスト３０と通信を行う機能を有する。具体的には、インターフェース２２２は、ホスト３０から出力された信号を受信する機能を有する。ホスト３０から信号生成回路２５に出力される信号としては、画像データを含む信号、各種制御信号などが挙げられる。また、インターフェース２２２は、信号生成回路２５において生成された信号を、ホスト３０に送信する機能を有する。
【０１０２】
フレームメモリ２２３は、信号生成回路２５に入力された画像データを記憶する機能を有する。ホスト３０から信号生成回路２５に入力された画像データが圧縮されている場合は、フレームメモリ２２３には圧縮データが格納される。そして、フレームメモリ２２３から出力された圧縮データは、デコーダによって伸長された後、画像処理回路２２４に出力される。なお、当該デコーダはフレームメモリ２２３とインターフェース２２２との間に配置することもできる。
【０１０３】
画像処理回路２２４は、画像処理を行う機能を有する。具体的には、画像処理回路２２４は、画像データに対して各種の補正処理を施すことにより、映像信号を生成する機能を有する。画像処理回路２２４において行われる補正処理の例としては、映像の明るさを調整する処理（調光処理）、映像の色調を調整する処理（調色処理）、ガンマ補正などが挙げられる。図７には、画像処理回路２２４が、調光処理を行う機能を有する調光回路２３１、調色処理を行う機能を有する調色回路２３２、ガンマ補正を行う機能を有するガンマ補正回路２３３を有する構成例を示す。
【０１０４】
記憶装置２２５は、画像処理回路２２４によって生成された映像信号を一時的に記憶する機能を有し、ラインバッファとして用いることができる。記憶装置２２５から駆動回路２４に映像信号が出力される。
【０１０５】
レジスタ２２６は、信号生成回路２５の動作に用いられるデータを格納する機能を有する。具体的には、レジスタ２２６は、コントローラ２２１による各種処理に用いられるデータ、画像処理回路２２４による画像処理に用いられるパラメータ、タイミングコントローラ２２７によるタイミング信号の生成に用いられるパラメータなどを格納する機能を有する。
【０１０６】
画像処理に用いられるパラメータは、レジスタ２２６から画像処理回路２２４に出力され、画像処理回路２２４は当該パラメータに基づいて画像処理を行う。また、タイミング信号の生成に用いられるパラメータは、レジスタ２２６からタイミングコントローラ２２７に出力され、タイミングコントローラ２２７は当該パラメータに基づいてタイミング信号の生成を行う。従って、レジスタ２２６に格納されたパラメータを変更することにより、画像処理の内容、タイミング信号の波形を制御することができる。
【０１０７】
より具体的には、調光回路２３１、調色回路２３２、ガンマ補正回路２３３による処理の内容を、これらの回路に入力されるパラメータを変更することにより制御することができる。処理の内容を変更する際は、レジスタ２２６に格納されたパラメータが、新たに調光回路２３１、調色回路２３２、ガンマ補正回路２３３に出力される。
【０１０８】
なお、画像処理回路２２４は、レジスタ２２６から入力されたパラメータを格納するための記憶装置を有していてもよい。この場合、当該記憶装置にはＯＳトランジスタを用いることが好ましい。これにより、画像処理回路２２４への電力の供給が停止された期間においてもパラメータを保持することができる。また、電力の供給が再開された際、画像処理を素早く再開することができる。
【０１０９】
タイミングコントローラ２２７は、駆動回路２３、駆動回路２４、タッチセンサコントローラ２３０などで用いられるタイミング信号を生成する機能を有する。タイミング信号の波形は、レジスタ２２６に格納されたパラメータに基づいて決定される。なお、駆動回路２３に入力されるタイミング信号は、レベルシフタ２６によってレベルシフトされる。
【０１１０】
センサコントローラ２２８は、センサコントローラ２２８と接続されたセンサによって検出された情報に基づいて、検出信号を生成する機能を有する。例えば、図７に示すように、センサコントローラ２２８は、光センサ２４１、開閉センサ２４２、加速度センサ２４３と接続することができる。光センサ２４１は、外光を検出し、外光の強度に応じた信号を生成する機能を有する。開閉センサ２４２は、表示部２０が折りたたみ式の携帯情報端末などである場合に、表示部２０の開閉を検出し、開閉に応じた信号を生成する機能を有する。加速度センサ２４３は、表示部２０の傾きを検出し、傾きに応じた信号を生成する機能を有する。なお、傾きの測定に用いられるセンサは加速度センサ２４３に限られず、例えば、ジャイロセンサなどを用いることもできる。
【０１１１】
センサコントローラ２２８は、光センサ２４１、開閉センサ２４２、又は加速度センサ２４３によって生成された信号に基づいて制御信号を生成する。センサコントローラ２２８によって生成された制御信号は、コントローラ２２１に出力される。そして、コントローラ２２１は、入力された制御信号に応じて、画像処理回路２２４による調光処理の制御などを行うことができる。
【０１１２】
クロック生成回路２２９は、信号生成回路２５で使用されるクロック信号を生成する機能を有する。
【０１１３】
なお、図７に示すように、表示部２０には、タッチの有無、タッチ位置などの、タッチに関する情報（以下、タッチ情報ともいう）を検出する機能を有するタッチセンサユニット２７が設けられていてもよい。この場合、信号生成回路２５にはタッチセンサコントローラ２３０を設けることができる。
【０１１４】
タッチセンサコントローラ２３０は、タッチセンサユニット２７の動作を制御する機能を有する。タッチセンサユニット２７で検出されたタッチ情報を含む信号は、タッチセンサコントローラ２３０で処理された後、インターフェース２２２を介してホスト３０に送信される。そして、ホスト３０は、タッチ情報を反映した画像データを生成し、信号生成回路２５に送信することができる。なお、信号生成回路２５が画像データにタッチ情報を反映させる機能を有していてもよい。また、タッチセンサコントローラ２３０は、タッチセンサユニット２７に設けられていてもよい。
【０１１５】
また、画素２２が発光素子を有する場合、駆動回路２４は発光素子に流れる電流を検出する機能を有する回路（電流検出回路）を有していてもよい。この場合、画像処理回路２２４にはＥＬ補正回路２３４を設けてもよい。ＥＬ補正回路２３４は、発光素子に流れる電流に基づいて画像データを補正し、発光素子の輝度を調節する機能を有する。
【０１１６】
また、画像処理回路２２４は、表示部２０の仕様に応じて、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有していてもよい。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像信号に変換する機能をもつ回路である。すなわち、表示部２０がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示部２０がＲＧＢＹの４色の画素を有する場合、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。
【０１１７】
図３乃至図５に示すように、信号生成回路２５は、半導体基板１００に設けられたトランジスタと絶縁層１１０上に設けられたトランジスタの両方を用いて構成することができる。そのため、例えば、データの記憶を行うフレームメモリ２２３、記憶装置２２５、レジスタ２２６、及び／又は画像処理回路２２４に含まれる記憶装置などを、ＯＳトランジスタを用いて絶縁層１１０上に形成し、その他の回路を半導体基板１００に設けることができる。また、図７に示す、信号生成回路２５に含まれる各回路はそれぞれ、半導体基板１００に設けられたトランジスタと絶縁層１１０上に設けられたトランジスタの両方を用いて構成されていてもよい。
【０１１８】
［パラメータ］
画像処理回路２２４における画像処理は、入力された画像データＸに対して調光、調色、ガンマ補正などの補正を施し、補正データＹを生成することにより行われる。この補正の方法は、補正の内容や精度に応じて自由に設定することができる。ここでは一例として、テーブル方式による補正と関数近似方式による補正について説明する。
【０１１９】
テーブル方式は、図８（Ａ）に示すように、画像処理回路２２４に入力され得る画像データＸそれぞれに対応する補正データＹを予め準備しておき、入力された画像データＸに対応する補正データＹを出力する方法である。この方法を用いる場合、画像データＸと補正データＹの対応を表すルックアップテーブルが、パラメータとしてレジスタ２２６に格納される。
【０１２０】
テーブル方式にはルックアップテーブルが用いられるため、補正に必要なパラメータの数は比較的多くなる。しかしながら、画像データＸに対応する補正データＹを個別に設定できるため、精度の高い補正を行うことができる。
【０１２１】
一方、あらかじめ経験的に画像データＸに対する補正データＹを決定できる場合には、関数近似方式を用いることができる。関数近似方式は、画像処理回路２２４に入力され得る画像データＸの範囲を複数の領域に区分し、各領域において画像データＸと補正データＹの関係を近似式によって規定する方式である。図８（Ｂ）では、Ｘの範囲を領域Ａ、Ｂ、Ｃに区分し、各領域の画像データＸと補正データＹの関係をそれぞれ直線で近似している。そして、画像処理回路２２４に画像データＸが入力されると、当該画像データＸが属する領域の近似直線に基づいて補正データＹが算出される。
【０１２２】
図８（Ｂ）に示す関数近似方式を用いる場合、領域の区分数や、直線を定義するための値ａ１、ａ２、ａ３、ｂ１、ｂ２、ｂ３などが、補正のパラメータとしてレジスタ２２６に格納される。
【０１２３】
関数近似方式は、補正データＹを近似によって算出する方法であるため、補正の精度はテーブル方式に劣る。しかしながら、補正に必要なパラメータの数はテーブル近似よりも少ないため、レジスタ２２６に格納されるデータの量を抑えることができる。
【０１２４】
なお、関数近似方式における領域の区分数は特に限られない。区分数が多いほど補正の精度は向上し、区分数が少ないほど簡易に補正を行うことができる。また、ここでは線形関数によって近似が行われる場合について説明したが、非線形関数によって近似してもよい。
【０１２５】
以上のように、画像処理回路２２４は、レジスタ２２６に格納されたパラメータを用いて画像処理を行うことができる。
【０１２６】
また、タイミングコントローラ２２７は、レジスタ２２６に格納されたパラメータを用いて、タイミング信号を生成することができる。図８（Ｃ）に、タイミング信号を生成するタイミングコントローラ２２７の動作例を示す。信号Ｓｒｅｆはタイミングコントローラ２２７に入力される基準信号であり、信号ＴＳはタイミングコントローラ２２７によって生成されるタイミング信号である。
【０１２７】
タイミングコントローラ２２７は、基準信号Ｓｒｅｆを基準として、信号ＴＳがローレベルからハイレベルになるタイミング、及びハイレベルからローレベルになるタイミングを設定することにより、信号ＴＳの波形を変更することができる。そして、これらのタイミングの設定は、レジスタ２２６から入力されたパラメータを用いて行われる。図８（Ｃ）において、Ｒａは、基準信号Ｓｒｅｆがハイレベルになってから信号ＴＳがローレベルである期間を定義するパラメータであり、Ｒｂは、Ｒａに対応する期間後に信号ＴＳがハイレベルになってから、信号ＴＳがハイレベルを維持し続ける期間を定義するパラメータである。よって、レジスタ２２６から入力されるパラメータを変更することにより、タイミングコントローラ２２７によって生成されるタイミング信号の波形を変更することができる。
【０１２８】
なお、レジスタ２２６には、上記以外のパラメータを格納することもできる。レジスタ２２６に格納できる他のパラメータとしては、例えば、ＥＬ補正回路２３４のデータ、ユーザーによって設定される、映像の輝度、映像の色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ２３０の感度などが挙げられる。
【０１２９】
［パワーゲーティング］
コントローラ２２１は、ホスト３０から入力される画像データに変化がない場合、又は画像データの変化が一定以下の場合、信号生成回路２５内の一部の回路（例えば、フレームメモリ２２３、画像処理回路２２４、記憶装置２２５、レジスタ２２６、タイミングコントローラ２２７など）への電力の供給を停止することができる。この場合、例えば、ホスト３０から信号生成回路２５に、画像データに変化がないことを示す信号が入力され、当該信号に基づいてコントローラ２２１がパワーゲーティングを行う構成を用いることができる。
【０１３０】
なお、パワーゲーティングが行われる回路は、信号生成回路２５に含まれる回路に限定されない。例えば、駆動回路２３、駆動回路２４、又はレベルシフタ２６に対してパワーゲーティングを行うこともできる。
【０１３１】
フレームメモリ２２３、記憶装置２２５、又はレジスタ２２６に対してパワーゲーティングを行う場合、これらの記憶装置はＯＳトランジスタを用いて構成することが好ましい。これにより、電力の供給が停止された期間においても、格納されたデータを保持することができる。また、電力の供給が再開された際、映像信号の生成を素早く再開することができる。なお、画像処理回路２２４がパラメータを格納するための記憶装置を有する場合、当該記憶装置もＯＳトランジスタを用いて構成することが好ましい。
【０１３２】
信号生成回路２５に含まれる回路のうち、ＯＳトランジスタを用いて構成される記憶装置は、図３乃至図５における絶縁層１１０上に設けることができ、その他の回路は半導体基板１００に設けることができる。これにより、信号生成回路２５を、画素部２１、駆動回路２３、駆動回路２４及びレベルシフタ２６と同一の基板に形成することができ、映像信号及びタイミング信号の送受信を高速に行うことができる。
【０１３３】
［記憶装置の構成例］
図９（Ａ）に、フレームメモリ２２３、記憶装置２２５、又は画像処理回路２２４に設けられる記憶装置に用いることができる、記憶装置２５０の構成例を示す。記憶装置２５０は、制御部２５１、セルアレイ２５２、周辺回路２５３を有する。周辺回路２５３は、センスアンプ回路２５４、駆動回路２５５、メインアンプ２５６、入出力回路２５７を有する。
【０１３４】
制御部２５１は、記憶装置２５０を制御する機能を有する。例えば、制御部２５１は、駆動回路２５５、メインアンプ２５６、および入出力回路２５７を制御する機能を有する。
【０１３５】
駆動回路２５５には、複数の配線ＷＬ、配線ＣＳＥＬが接続されている。駆動回路２５５は、複数の配線ＷＬ、配線ＣＳＥＬに出力する信号を生成する。
【０１３６】
セルアレイ２５２は、複数のメモリセル２５８を有する。メモリセル２５８は、配線ＷＬ、配線ＬＢＬ（又は配線ＬＢＬＢ）、配線ＢＧＬと接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、配線ＬＢＬＢは、ローカルビット線である。図９（Ａ）の例では、セルアレイ２５２の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
【０１３７】
図９（Ｂ）に、メモリセル２５８の構成例を示す。メモリセル２５８は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル２５８は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。ここでは、トランジスタＭＷ１はバックゲートをもつトランジスタである。トランジスタＭＷ１のバックゲートは、配線ＢＧＬと接続されている。配線ＢＧＬには、電位Ｖｂｇが入力される。
【０１３８】
トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル２５８を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、記憶装置２５０のリフレッシュ動作の頻度を低減できる。また、電力の供給が遮断されても、記憶装置２５０は長時間画像データを保持することが可能である。また、電位Ｖｂｇを負電位にすることで、トランジスタＭＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル２５８の保持時間を長くすることができる。
【０１３９】
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。チャネル幅で規格化したＯＳトランジスタのオフ電流は、ソースドレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＭＷ１に用いるＯＳトランジスタのオフ電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、又は、１×１０−２１Ａ以下、又は１×１０−２４Ａ以下が好ましい。又は、オフ電流は８５℃にて１×１０−１５Ａ以下、又は１×１０−１８Ａ以下、又は１×１０−２１Ａ以下であることが好ましい。
【０１４０】
また、ＯＳトランジスタのチャネル領域に含まれる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むこと好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）が代表的である。これら金属酸化物は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、金属酸化物をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような金属酸化物は、高純度化された金属酸化物と呼ぶことができる。例えば、金属酸化物のキャリア密度は、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、より好ましくは１×１０１０ｃｍ−３未満であり、且つ、１×１０−９ｃｍ−３以上とすることができる。
【０１４１】
また、金属酸化物はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい。このため、ＯＳトランジスタはＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。そのため、トランジスタＭＷ１にＯＳトランジスタを用いることにより、容量素子ＣＳ１に保持される電位の範囲を広げることができる。
【０１４２】
セルアレイ２５２は、センスアンプ回路２５４に積層して設けられている。センスアンプ回路２５４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、配線ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、配線ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
【０１４３】
センスアンプ回路２５４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２５４の構成は、図９（Ａ）の構成例に限定されない。
【０１４４】
メインアンプ２５６は、センスアンプ回路２５４および入出力回路２５７と接続されている。メインアンプ２５６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ２５６は省略することができる。
【０１４５】
入出力回路２５７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ２５６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ２５６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路２５７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
【０１４６】
上記のように、フレームメモリ２２３をＯＳトランジスタを用いて構成することにより、電力の供給が停止された期間においても、画像データを保持することができる。そのため、フレームメモリ２２３、画像処理回路２２４、又は記憶装置２２５に設けられる記憶装置に対してパワーゲーティングを行う場合に、電力の供給が再開された際、ホスト３０から画像データが入力される前に映像信号の生成を開始することができる。つまり、当該記憶装置に保持された画像データから映像信号の生成ができるため、クイックスタートが可能なパワーゲーティングを行うことができる。
【０１４７】
なお、図９に示す記憶装置２５０は、図７における画像処理回路２２４に設けることもできる。この場合、画像処理回路２２４に設けられた当該記憶装置２５０に、調光回路２３１、調色回路２３２、ガンマ補正回路２３３において用いられるパラメータを記憶することができる。そして、画像処理回路２２４への電力の供給が停止された期間においても、画像処理回路２２４に設けられた記憶装置２５０に、パラメータを保持することができる。
【０１４８】
メモリセル２５８以外の回路が有するトランジスタとしては、ＯＳトランジスタ以外のトランジスタ、例えば、半導体基板にチャネル領域が形成されるトランジスタを用いてもよい。この場合、メモリセル２５８を図３乃至図５における絶縁層１１０上に設けることができ、その他の回路は半導体基板１００に設けることができる。
【０１４９】
なお、図９に示す記憶装置２５０は、図１における記憶装置３３として用いることもできる。
【０１５０】
［レジスタの構成例］
図１０に、レジスタ２２６の具体的な構成例を示す。図１０に示すレジスタ２２６は、レジスタ部３００ａ、レジスタ部３００ｂを有する。レジスタ部３００ａは、複数のレジスタ３０１ａを有する。レジスタ部３００ｂは、複数のレジスタ３０１ｂを有する。複数のレジスタ３０１ｂによって、スキャンチェーンレジスタが構成されている。レジスタ部３００ｂには、入力データ（データＳｃａｎ  Ｉｎ）及びスキャンクロック信号（信号Ｓｃａｎ  Ｃｌｏｃｋ）が入力される。
【０１５１】
レジスタ３０１ａは揮発性レジスタである。レジスタ３０１ａの回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。コントローラ２２１、画像処理回路２２４、タイミングコントローラ２２７には、対応するレジスタ３０１ａからデータが入力される。そして、コントローラ２２１、画像処理回路２２４、タイミングコントローラ２２７は、レジスタ部３００ａから供給されるデータにしたがって、処理内容が制御される。
【０１５２】
レジスタ３０１ｂは、電源が遮断された状態でもデータが消失しない不揮発性レジスタであることが好ましい。レジスタ３０１ｂを不揮発化するため、ここでは、レジスタ３０１ｂは、ＯＳトランジスタを用いた記憶回路を備えている。これにより、レジスタ３０１ｂへの電力の供給が停止された期間においても、レジスタ３０１ｂに格納されたデータを保持することができる。
【０１５３】
レジスタ２２６に格納しているデータを更新する場合、まず、レジスタ部３００ｂのデータを変更する。レジスタ部３００ｂの各レジスタ３０１ｂのデータを書き換えた後、レジスタ部３００ｂの各レジスタ３０１ｂのデータを、レジスタ部３００ａの各レジスタ３０１ａに一括してロードする。これにより、コントローラ２２１、画像処理回路２２４、タイミングコントローラ２２７は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、信号生成回路２５の安定した動作を実現できる。
【０１５４】
また、レジスタ部３００ａとレジスタ部３００ｂとを備えることで、画像処理回路２２４、タイミングコントローラ２２７が動作中でも、レジスタ部３００ｂのデータを更新することができる。これにより、レジスタ２２６に格納されるパラメータを、表示状況に応じてリアルタイムで変更することができ、消費電力を効果的に削減することができる。
【０１５５】
また、レジスタ３０１ｂとして不揮発性レジスタを用いることにより、レジスタ２２６への電力の供給が停止された期間においても、レジスタ２２６にパラメータを保持することができる。レジスタ２２６への電力の供給を停止する際は、レジスタ３０１ｂにデータを退避（セーブ）させてから電力を遮断する。また、電力が復帰した後は、レジスタ３０１ｂに退避させたデータをレジスタ３０１ａに復帰（ロード）させて通常動作を再開する。なお、レジスタ３０１ａに格納されているデータとレジスタ３０１ｂに格納されているデータとが整合しない場合は、レジスタ３０１ａのデータをレジスタ３０１ｂにセーブした後、あらためて、レジスタ３０１ｂの保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、レジスタ部３００ｂに更新データを挿入中などが挙げられる。
【０１５６】
図１１に、レジスタ３０１ａ、レジスタ３０１ｂの回路構成例を示す。図１１には、レジスタ部３００ｂの２段分のレジスタ３０１ｂと、これらレジスタ３０１ｂに対応する２個のレジスタ３０１ａを示している。
【０１５７】
レジスタ３０１ａは、保持回路３２０、セレクタ３３０、フリップフロップ回路３４０を有する。セレクタ３３０とフリップフロップ回路３４０とでスキャンフリップフロップ回路が構成されている。
【０１５８】
保持回路３２０には、信号ＳＡＶＥ２、信号ＬＯＡＤ２が入力される。保持回路３２０は、トランジスタＴｒ３１乃至Ｔｒ３６、容量素子Ｃ３１、Ｃ３２を有する。トランジスタＴｒ３１、Ｔｒ３２はＯＳトランジスタである。トランジスタＴｒ３１、Ｔｒ３２をバックゲート付きのＯＳトランジスタとしてもよい。
【０１５９】
トランジスタＴｒ３１、Ｔｒ３３、Ｔｒ３４および容量素子Ｃ３１により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴｒ３２、Ｔｒ３５、Ｔｒ３６および容量素子Ｃ３２により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路３４０が保持する相補データを記憶する。トランジスタＴｒ３１のソース又はドレインの一方は容量素子Ｃ３１と接続され、トランジスタＴｒ３２のソース又はドレインの一方は容量素子Ｃ３２と接続されている。ここで、トランジスタＴｒ３１、Ｔｒ３２はＯＳトランジスタであるため、トランジスタＴｒ３１、Ｔｒ３２をオフ状態とすることにより、容量素子Ｃ３１、Ｃ３２に蓄積された電荷を長期間にわたって保持することができる。そのため、レジスタ２２６に保持されたデータを容量素子Ｃ３１、Ｃ３２に退避させることにより、電力の供給が停止された状態でも長時間データを保持することが可能なレジスタ２２６を実現することができる。
【０１６０】
トランジスタＴｒ３１、Ｔｒ３２以外のトランジスタは、半導体基板にチャネル領域が形成されるトランジスタで構成することができる。従って、トランジスタＴｒ３１、Ｔｒ３２を図３乃至図５における絶縁層１１０上に設けることができ、その他のトランジスタは半導体基板１００に設けることができる。
【０１６１】
保持回路３２０は、信号ＳＡＶＥ２に従い、フリップフロップ回路３４０が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路３４０にロードする。
【０１６２】
フリップフロップ回路３４０の入力端子には、セレクタ３３０の出力端子が接続され、データ出力端子には、レジスタ３０１ａの入力端子が接続されている。フリップフロップ回路３４０は、インバータ３４１乃至３４６、アナログスイッチ３４７、３４８を有する。アナログスイッチ３４７、３４８の導通状態は、信号Ｓｃａｎ  Ｃｌｏｃｋによって制御される。フリップフロップ回路３４０は、図１１の回路構成に限定されず、様々なフリップフロップ回路３４０を適用することができる。
【０１６３】
セレクタ３３０の２個の入力端子の一方には、レジスタ３０１ａの出力端子が接続され、他方には、前段のフリップフロップ回路３４０の出力端子が接続されている。なお、レジスタ部３００ｂの初段のセレクタ３３０の入力端子は、レジスタ２２６の外部からデータが入力される。
【０１６４】
レジスタ３０１ａは、インバータ３５１乃至３５３、クロックドインバータ３５４、アナログスイッチ３５５、バッファ３５６を有する。レジスタ３０１ａは信号ＬＯＡＤ１に基づいて、フリップフロップ回路３４０のデータをロードする。レジスタ３０１ａのトランジスタはＳｉトランジスタで構成すればよい。
【０１６５】
次に、レジスタ２２６の動作例を説明する。図１２に、図１１に示すレジスタ２２６の構成を簡略化して示す。ここでは、レジスタ２２６がＮ段（Ｎは２以上の整数）のレジスタ３０１ａ（３０１ａ［１］乃至［Ｎ］）、保持回路３２０（３２０［１］乃至［Ｎ］）、フリップフロップ回路３４０（３４０［１］乃至［Ｎ］）を有する場合について説明する。
【０１６６】
図１２において、データＤＲはフリップフロップ回路３４０からレジスタ３０１ａに出力されるデータを示し、データＤＳはレジスタ３０１ａからフリップフロップ回路３４０に出力されるデータを示し、データＤＳＲはフリップフロップ回路３４０と保持回路３２０の間で入出力されるデータを示し、データＤＯＳは保持回路３２０に格納されているデータを表す。また、レジスタ３０１ａ［１］乃至［Ｎ］からは、それぞれデータＱ１乃至ＱＮが出力される。データＱ１乃至ＱＮは、レジスタ２２６から出力されるパラメータなどに対応する。
【０１６７】
図１３は、図１２に示すレジスタ２２６の動作例を示すタイミングチャートである。ここでは一例として、フリップフロップ回路３４０［１］乃至［Ｎ］に、データＤ１乃至ＤＮが格納される場合について説明する。
【０１６８】
まず、期間Ｔ１において、データＤＮ乃至Ｄ１が、データＳｃａｎ  Ｉｎとして順に入力され、フリップフロップ回路３４０［１］乃至［Ｎ］にデータＤ１乃至ＤＮが格納される。その結果、データＤＲ［１］乃至［Ｎ］、及びデータＤＳＲ［１］乃至［Ｎ］として、データＤ１乃至ＤＮが出力される。
【０１６９】
次に、期間Ｔ２において、信号ＬＯＡＤ１がハイレベルとなる。これにより、データＤＲ［１］乃至［Ｎ］として出力されたデータＤ１乃至ＤＮが、レジスタ３０１ａ［１］乃至［Ｎ］に格納される。その結果、データＱ１乃至ＱＮ、及びデータＤＳ［１］乃至［Ｎ］として、データＤ１乃至ＤＮが出力される。このように、データＳｃａｎ  Ｉｎとして順次入力されたデータは、データＱ１乃至ＱＮとして一括で出力される。これにより、レジスタ２２６から出力されるパラメータを一括して変更することが出来る。
【０１７０】
次に、期間Ｔ３において、信号ＳＡＶＥ１がハイレベルとなる。これにより、データＤＳ［１］乃至［Ｎ］として出力されたデータＤ１乃至ＤＮが、フリップフロップ回路３４０［１］乃至［Ｎ］に格納される。その結果、データＤＲ［１］乃至［Ｎ］、及びデータＤＳＲ［１］乃至［Ｎ］として、データＤ１乃至ＤＮが出力される。
【０１７１】
なお、図１３に示すように、期間Ｔ２と期間Ｔ３の間の期間において、データＳｃａｎ  Ｉｎが変動し、フリップフロップ回路３４０［１］乃至［Ｎ］に格納されたデータが変更されても、データＱ１乃至ＱＮは変更されない。また、期間Ｔ３における動作により、フリップフロップ回路３４０［１］乃至［Ｎ］のデータを、データＱ１乃至ＱＮで上書きすることができ、レジスタ３０１ａ［１］乃至［Ｎ］に格納されているデータとフリップフロップ回路３４０［１］乃至［Ｎ］に格納されているデータを整合させることができる。これにより、フリップフロップ回路３４０［１］乃至［Ｎ］に格納されるデータが更新されている最中に後述するデータの退避を行う場合でも、データの整合性が保たれた状態でデータを退避することができる。また、退避されたデータの復帰を高速に行うことができる。
【０１７２】
次に、期間Ｔ４において、信号ＳＡＶＥ２がハイレベルとなる。これにより、データＤＳＲ［１］乃至［Ｎ］として出力されたデータＤ１乃至ＤＮが、保持回路３２０［１］乃至［Ｎ］に格納される。すなわち、フリップフロップ回路３４０［１］乃至［Ｎ］に格納されたデータが、保持回路３２０［１］乃至［Ｎ］に退避される。その結果、データＤＯＳ［１］乃至［Ｎ］が、データＤ１乃至ＤＮとなる。具体的には、図１１の容量素子Ｃ３１、Ｃ３２の電極の電位が、データＤ１乃至ＤＮに対応した電位となる。
【０１７３】
次に、期間Ｔ５において、レジスタ２２６への電源電位ＶＤＤの供給が停止される、これにより、レジスタ３０１ａ、保持回路３２０、フリップフロップ回路３４０からのデータの出力が停止される。ただし、保持回路３２０に格納されているデータＤＯＳ［１］乃至［Ｎ］は、レジスタ２２６への電力の供給が停止された期間においても保持されている。具体的には、図１１の容量素子Ｃ３１、Ｃ３２によって、データＤ１乃至ＤＮに対応した電位が保持されている。
【０１７４】
次に、期間Ｔ６において、レジスタ２２６への電力の供給が再開され、信号ＬＯＡＤ２がハイレベルとなる。このとき、保持回路３２０に保持されていたデータＤ１乃至ＤＮが、データＤＳＲ［１］乃至［Ｎ］として出力され、フリップフロップ回路３４０［１］乃至［Ｎ］に格納される。すなわち、保持回路３２０［１］乃至［Ｎ］に退避されたデータが、フリップフロップ回路３４０［１］乃至［Ｎ］に復帰される。その結果、データＤＲ［１］乃至［Ｎ］としてデータＤ１乃至ＤＮが出力される。
【０１７５】
次に、期間Ｔ７において、信号ＬＯＡＤ１がハイレベルとなる。これにより、データＤＲ［１］乃至［Ｎ］として出力されたデータＤ１乃至ＤＮが、レジスタ３０１ａ［１］乃至［Ｎ］に格納される。その結果、データＱ１乃至ＱＮ、及びデータＤＳ［１］乃至［Ｎ］として、データＤ１乃至ＤＮが出力される。これにより、保持回路３２０［１］乃至［Ｎ］から復帰されたデータが、データＱ１乃至ＱＮとして外部に出力される。
【０１７６】
以上のように、レジスタ２２６は、順次入力されたデータに対応して、外部への出力を一括で変更することができる。また、レジスタ２２６は、電力の供給が停止される期間において、退避したデータを保持することができる。
【０１７７】
＜レベルシフタの構成例＞
次に、レベルシフタの構成例について説明する。以下に説明するレベルシフタは、バッファ４１０及び差動アンプ４２０を用いて構成されており、図１におけるレベルシフタ２６として用いることができる。
【０１７８】
［バッファ］
図１４（Ａ）に、レベルシフタに用いられるバッファ４１０の構成例を示す。バッファ４１０は、トランジスタＴｒ４１乃至Ｔｒ４８と、容量素子Ｃ４１、Ｃ４２と、を有する。容量素子Ｃ４１の一方の電極、及びトランジスタＴｒ４５のゲートと接続されたノードを、ノードＮ４１とする。また、容量素子Ｃ４２の一方の電極、及びトランジスタＴｒ４６のゲートと接続されたノードを、ノードＮ４２とする。
【０１７９】
配線ＶＤＤＬは、電位ＶＤＤが供給される配線であり、配線ＶＳＳＬは、電位ＶＳＳが供給される配線である。なお、電位ＶＤＤは、電位ＶＳＳよりも高い電位であるとする。
【０１８０】
次に、バッファ４１０の動作例について説明する。
【０１８１】
図１４（Ｂ）は、バッファ４１０の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ１１乃至時刻Ｔ１４における、入力端子ＩＮａ、入力端子ＩＮｂ、出力端子ＯＴＢＦ、ノードＮ４１、ノードＮ４２の電位の変化を示している。
【０１８２】
入力端子ＩＮａには、低レベル電位として電位ＶＳＳ２、又は、高レベル電位として電位ＶＤＤ２のどちらかが印加され、入力端子ＩＮｂには、電位ＶＳＳ２、又は、電位ＶＤＤ２のどちらかが印加される。電位ＶＳＳ２は、電位ＶＳＳよりも低い電位、又は電位ＶＳＳと同等の電位であり、電位ＶＤＤ２は、電位ＶＤＤよりも低い電位である。出力端子ＯＴＢＦには、入力端子ＩＮａ、及び入力端子ＩＮｂの電位に応じて、電位ＶＤＤ、又は電位ＶＳＳのどちらかが出力される。
【０１８３】
時刻Ｔ１１において、入力端子ＩＮａには、電位ＶＤＤ２が入力され、入力端子ＩＮｂには、電位ＶＳＳ２が入力される。トランジスタＴｒ４１は、ダイオード接続の構成となっているため、ノードＮ４１の電位が上昇する（図１４（Ｂ）では、Ｖ１１まで上昇する旨を図示している。）。また、トランジスタＴｒ４４のゲートに電位ＶＤＤ２が印加されるため、トランジスタＴｒ４４は、オン状態となり、ノードＮ４２の電位は電位ＶＳＳまで下降する。トランジスタＴｒ４３のゲートには、電位ＶＳＳが印加されるため、トランジスタＴｒ４３はオフ状態となる。
【０１８４】
ここで、ノードＮ４１と、トランジスタＴｒ４５と、に着目する。トランジスタＴｒ４５はオン状態であるため、ノードＮ４３の電位は、徐々に上昇する。加えて、トランジスタＴｒ４６はオフ状態であるため、ノードＮ４３の電位の上昇に伴って、ノードＮ４１の電位も上昇する（図１４（Ｂ）では、Ｖ１２まで上昇する旨を図示している。）。つまり、トランジスタＴｒ４５のゲートの電位が高くなるため、トランジスタＴｒ４５に流れるオン電流が増加する。これにより、ノードＮ４３の電位は、電位ＶＤＤまで上昇することになる。
【０１８５】
ところで、トランジスタＴｒ４７のゲートの電位は、ノードＮ４１の電位と等しいため、前述したノードＮ４３の電位の上昇に伴って、トランジスタＴｒ４７に流れるオン電流は、増加する。また、ノードＮ４２は、電位ＶＳＳとなっているため、トランジスタＴｒ４８は、オフ状態となっている。そのため、出力端子ＯＴＢＦから、電位ＶＤＤが出力される。
【０１８６】
時刻Ｔ１２において、入力端子ＩＮａには、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、時刻Ｔ１２以前から引き続き、電位ＶＳＳ２が入力される。トランジスタＴｒ４１は、入力端子ＩＮａから入力された電位ＶＳＳ２により、オフ状態となり、トランジスタＴｒ４２は、入力端子ＩＮｂから入力された電位ＶＳＳ２により、引き続き、オフ状態となる。加えて、トランジスタＴｒ４４のゲートには、電位ＶＳＳ２が入力されるため、トランジスタＴｒ４４は、オフ状態となる。上述の動作によって、ノードＮ４１、及びノードＮ４２は、フローティング状態となり、ノードＮ４１、及びノードＮ４２のそれぞれの電位は保持される。このため出力端子ＯＴＢＦから出力される電位に変化は生じない。
【０１８７】
時刻Ｔ１３において、入力端子ＩＮａには、時刻Ｔ１３以前から引き続き、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、電位ＶＤＤ２が入力される。トランジスタＴｒ４２は、ダイオード接続の構成となっているため、ノードＮ４２の電位が上昇する。トランジスタＴｒ４３のゲートは、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、オン状態となり、ノードＮ４１の電位は電位ＶＳＳまで下降する。また、トランジスタＴｒ４６のゲートは、同様に、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、オン状態となり、ノードＮ４３の電位は電位ＶＳＳまで下降する。
【０１８８】
ここで、トランジスタＴｒ４８に着目する。トランジスタＴｒ４８のゲートは、入力端子ＩＮｂからの電位ＶＤＤ２が入力されるため、導通状態となり、出力端子ＯＴＢＦから出力される電位は、徐々に下降し、電位ＶＳＳとなる。
【０１８９】
時刻Ｔ１４において、入力端子ＩＮａには、時刻Ｔ１４以前から引き続き、電位ＶＳＳ２が入力される。また、入力端子ＩＮｂには、電位ＶＳＳ２が入力される。トランジスタＴｒ４１は、入力端子ＩＮａから入力された電位ＶＳＳ２により、引き続き、オフ状態となり、トランジスタＴｒ４２は、入力端子ＩＮｂから入力された電位ＶＳＳ２により、オフ状態となる。加えて、トランジスタＴｒ４３のゲートには、電位ＶＳＳ２が入力されるため、トランジスタＴｒ４３は、オフ状態となる。上述の動作によって、ノードＮ４１、及びノードＮ４２は、フローティング状態となり、ノードＮ４１、及びノードＮ４２のそれぞれの電位は保持される。このため出力端子ＯＴＢＦから出力される電位に変化は生じない。
【０１９０】
このように、バッファ４１０を図１４（Ａ）に示す回路構成にすることで、入力端子ＩＮａ、及び入力端子ＩＮｂの入力電位に応じて、出力端子ＯＴＢＦから電位ＶＤＤ、又は電位ＧＮＤを出力することができる。
【０１９１】
なお、バッファ４１０のノードＮ４３の電位は、出力端子ＯＴＢＦの電位の影響（例えば、バッファ４１０の外部から出力端子ＯＴＢＦに印加される電位の影響など。）を受けないため、バッファ４１０は安定した電位を出力することができる。
【０１９２】
［差動アンプ］
図１５（Ａ）に、レベルシフタに用いられる差動アンプ４２０の構成例を示す。差動アンプ４２０は、トランジスタＴｒ５１乃至Ｔｒ５７、容量素子Ｃ５１を有する。
【０１９３】
図１５（Ｂ）は、差動アンプ４２０の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ２１乃至時刻Ｔ２４における、入力端子ＩＮＤ、出力端子ＯＴＤ、配線ＶＢＩＡＳＬ、配線ＶＢＧＬ、配線ＶＢＧ２Ｌの電位の変化を示している。
【０１９４】
入力端子ＩＮＤには、高レベル電位として電位ＶＤＬ、又は低レベル電位として電位ＧＮＤの一方が印加される。
【０１９５】
配線ＲＥＦＬは、参照電位を与える配線であり、参照電位は、入力端子ＩＮＤに入力される電位と比較される。その比較結果に応じて、出力端子ＯＴＤから出力される電位が、電位ＶＤＤ２、又は電位ＶＳＳ２の一方に定まる。なお、電位ＶＤＤ２より低く、かつ電位ＶＳＳ２よりも高い電位が出力端子ＯＴＤから出力される場合もあるが、ここでは簡単のため、出力端子ＯＴＤから出力される電位は、電位ＶＤＤ２、又は電位ＶＳＳ２とする。なお、本動作例において、参照電位は、電位ＶＤＬよりも低く、電位ＧＮＤよりも高い電位であるとする。例えば、参照電位を（電位ＶＤＬ＋電位ＧＮＤ）／２の電位として、配線ＲＥＦＬから与える構成としてもよい。
【０１９６】
なお、配線ＶＢＧＬは、トランジスタＴｒ５１、及びトランジスタＴｒ５２のそれぞれのバックゲートに電位を与える配線である。特に、配線ＶＢＧＬの電位を高電位とすることにより、トランジスタＴｒ５１、及びトランジスタＴｒ５２は、電流源として機能する。具体的には、トランジスタＴｒ５１の第２端子とゲートが等電位になっているので、トランジスタＴｒ５１のゲート−ソース間電圧は０Ｖとなる。このとき、トランジスタＴｒ５１のバックゲートの電位を高電位にすることで、トランジスタＴｒ５１の電圧−電流特性をマイナス側にシフトさせ、トランジスタＴｒ５１のゲートに電圧が印加されていないときに電流が流れる状態とすることができる（以後、これをノーマリーオン状態と呼称する。）。このため、トランジスタＴｒ５１のゲート−ソース間電圧が０Ｖであっても、トランジスタＴｒ５１の第１端子から第２端子の方向に電流が流れる。なお、トランジスタＴｒ５１の第２端子の電位は、電位ＶＤＤ２よりもトランジスタＴｒ５１のしきい値電圧分低下した電位となる。
【０１９７】
また、トランジスタＴｒ５２のゲート−ソース間電圧も０Ｖとなっているため、上述と同様に、トランジスタＴｒ５２のバックゲートの電位を高電位にすることで、トランジスタＴｒ５２の第１端子から第２端子の方向に電流が流れる。なお、トランジスタＴｒ５２の第２端子の電位は、電位ＶＤＤ２よりもトランジスタＴｒ５２のしきい値電圧分低下した電位となる。
【０１９８】
また、配線ＶＢＧ２Ｌは、トランジスタＴｒ５６のバックゲートに電位を与える配線であり、特に、配線ＶＢＧ２Ｌの電位を高電位とすることで、トランジスタＴｒ５６を電流源として機能する。具体的には、トランジスタＴｒ５６のバックゲートの電位を高電位にすることで、トランジスタＴｒ５６をノーマリーオン状態にすることができる。このため、トランジスタＴｒ５６のゲート−ソース間電圧、つまり、容量素子Ｃ５１に保持されている電位が０Ｖであっても、トランジスタＴｒ５６に電流が流れる。
【０１９９】
なお、配線ＶＢＩＡＳＬは、調整電位を与える配線であり、差動アンプ４２０が適切に動作するような電位を供給する。
【０２００】
時刻Ｔ２１において、入力端子ＩＮＤには、電位ＶＤＬが入力される。また、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には、高レベル電位（図１５（Ｂ）では、Ｈｉｇｈと表記する。）が入力される。
【０２０１】
このとき、トランジスタＴｒ５３のゲートの電位は電位ＶＤＬであり、トランジスタＴｒ５４のゲートの参照電位よりも高くなっている。そのため、トランジスタＴｒ５３のオン電流は、トランジスタＴｒ５４のオン電流よりも大きくなる。
【０２０２】
ところで、トランジスタＴｒ５５のオン電流は、トランジスタＴｒ５５のゲートに印加されている調整電位と、ソースの電位と、によって定まる。また、キルヒホッフの法則より、トランジスタＴｒ５５のオン電流は、トランジスタＴｒ５３のオン電流と、トランジスタＴｒ５４のオン電流と、の和と等しくなる。
【０２０３】
トランジスタＴｒ５１、及びトランジスタＴｒ５２では、それぞれのバックゲートに高レベル電位が印加されているため、トランジスタＴｒ５１、及びトランジスタＴｒ５２のそれぞれは、電流源として機能する。トランジスタＴｒ５４のオン電流は、トランジスタＴｒ５３のオン電流よりも小さいため、容量素子Ｃ５１の一方の電極に電荷が保持される。なお、容量素子Ｃ５１の一方の電極の電位は、電位ＶＤＤ２からトランジスタＴｒ５２のしきい値電圧分低下した電位（以後、ＶＤＤ２−Ｖｔｈと記載する。）となる。
【０２０４】
ここで、トランジスタＴｒ５６に着目する。トランジスタＴｒ５６のゲートの電位は、容量素子Ｃ５１の第１端子の電位とほぼ等しいため、ＶＤＤ２−Ｖｔｈとなる。更に、トランジスタＴｒ５６のバックゲートに高レベル電位が印加されているため、トランジスタＴｒ５６はノーマリーオン状態となっている。そのため、トランジスタＴｒ５６に電流が流れる。
【０２０５】
また、トランジスタＴｒ５７のゲートには、調整電位が印加されているため、トランジスタＴｒ５７は導通状態となり、トランジスタＴｒ５７に電流が流れる。ところで、トランジスタＴｒ５６のオン電流は、トランジスタＴｒ５６のゲートにＶＤＤ２−Ｖｔｈが印加され、かつトランジスタＴｒ５６のバックゲートに高電位が印加されているため、トランジスタＴｒ５７のオン電流よりも大きくなる。そのため、出力端子ＯＴＤから出力される電位は、電位ＶＤＤ２となる。
【０２０６】
時刻Ｔ２２において、入力端子ＩＮＤには、電位ＧＮＤが入力される。また、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には、時刻Ｔ２２以前から引き続き、高レベル電位が入力される。
【０２０７】
このとき、トランジスタＴｒ５３のゲートの電位は電位ＧＮＤとなるので、トランジスタＴｒ５３のオン電流は、トランジスタＴｒ５４のオン電流よりも小さくなる。また、トランジスタＴｒ５３のサイズなどによっては、トランジスタＴｒ５３は非導通状態となるが、本動作例では、トランジスタＴｒ５３には、トランジスタＴｒ５４のオン電流よりも小さい、オン電流が生じるものとする。
【０２０８】
ところで、前述したとおり、トランジスタＴｒ５５のオン電流は、トランジスタＴｒ５３のオン電流と、トランジスタＴｒ５４のオン電流と、の和と等しい。しかし、トランジスタＴｒ５４のオン電流は、トランジスタＴｒ５３のオン電流よりも大きいため、容量素子Ｃ５１の第１端子に保持された電荷は放電され、容量素子Ｃ５１の一方の電極の電位は、電位ＶＳＳ２の近傍まで低下する。
【０２０９】
ここで、トランジスタＴｒ５６に着目する。トランジスタＴｒ５６のゲートの電位は、容量素子Ｃ５１と第１端子の電位とほぼ等しいため、電位ＶＳＳ２の近傍の電位となる。このため、トランジスタＴｒ５６のオン電流は、時刻Ｔ２２直前のオン電流よりも小さくなる。
【０２１０】
トランジスタＴｒ５７のゲートには、調整電位が印加されているため、トランジスタＴｒ５７は導通状態となっており、時刻Ｔ２２以前から引き続き、トランジスタＴｒ５７の第１端子から第２端子に電流が流れている。トランジスタＴｒ５７のオン電流は、トランジスタＴｒ５６のオン電流よりも大きいため、出力端子ＯＴＤから出力される電位は、電位ＶＳＳ２となる。
【０２１１】
時刻Ｔ２３において、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、には低レベル電位が印加される。つまり、トランジスタＴｒ５１、トランジスタＴｒ５２、及びトランジスタＴｒ５６のそれぞれのバックゲートに低レベル電位が印加されることになり、トランジスタＴｒ５１、トランジスタＴｒ５２、及びトランジスタＴｒ５６のそれぞれが非導通状態となる。このようにすることで、トランジスタＴｒ５１、トランジスタＴｒ５２、及びトランジスタＴｒ５６に流れる貫通電流を削減して、差動アンプ４２０の消費電力を低減することができる。つまり、入力端子ＩＮＤの電位が電位ＧＮＤである場合、配線ＶＢＧＬと、配線ＶＢＧ２Ｌと、の電位を低レベル電位とすることで、低消費電力化が実現できる。
【０２１２】
［レベルシフタ］
次に、上記のバッファ４１０及び差動アンプ４２０を用いたレベルシフタ４００の構成例について説明する。図１６（Ａ）に、レベルシフタ４００、ロジック回路４３０の構成例を示す。なお、ロジック回路４３０は、レベルシフタ４００への入力信号を生成する回路である。
【０２１３】
ロジック回路４３０は、フリップフロップ回路ＤＳＲ１と、フリップフロップ回路ＤＳＲ２と、ＡＮＤ回路ＬＧａと、ＡＮＤ回路ＬＧｂと、を有する。但し、ＡＮＤ回路ＬＧａと、ＡＮＤ回路ＬＧｂと、は、それぞれ第２入力端子に入力された信号の論理を反転する機能を有する。実際の構成としては、ＡＮＤ回路の２つある入力端子の一方にインバータを電気的に接続する構成とすればよい。
【０２１４】
なお、配線ＩＮＬは、ロジック回路４３０に入力信号を供給する配線であり、配線ＣＬＫＬは、ロジック回路４３０を駆動するためのクロック信号を供給する配線である。
【０２１５】
ロジック回路４３０は、配線ＩＮＬに入力された信号をレベルシフトする場合において、クロック信号に同期して、出力端子ＬＯＴａ、及び出力端子ＬＯＴｂからそれぞれ対応したパルス信号を出力する機能を有する。
【０２１６】
レベルシフタ４００は、差動アンプ４２０＿１と、差動アンプ４２０＿２と、バッファ４１０と、を有する。差動アンプ４２０＿１、及び差動アンプ４２０＿２には、前述した差動アンプ４２０を適用することができる。なお、差動アンプ４２０＿１の出力端子ＯＴＤ、及びバッファ４１０の入力端子ＩＮａと接続されたノードを、ノードＮＤａとする。また、差動アンプ４２０＿２の出力端子ＯＴＤ、及びバッファ４１０の入力端子ＩＮｂと接続されたノードを、ノードＮＤｂとする。
【０２１７】
次に、レベルシフタ４００及びロジック回路４３０の動作例について説明する。図１６（Ｂ）は、レベルシフタ４００及びロジック回路４３０の動作例を示すタイミングチャートである。該タイミングチャートは、時刻Ｔ３１乃至時刻Ｔ３６における、配線ＣＬＫＬ、配線ＩＮＬ、出力端子ＬＯＴａ、出力端子ＬＯＴｂ、ノードＮＤａ、ノードＮＤｂ、配線ＯＴＬの電位の変化を示している。
【０２１８】
時刻Ｔ３１において、配線ＩＮＬに、低レベル電位Ｌ（ＧＮＤ）から高レベル電位Ｈ（ＶＤＬ）に遷移する信号が入力される。
【０２１９】
時刻Ｔ３２において、ロジック回路４３０は、該信号の遷移後の最初のクロック信号の立ち上がりエッジに同期して、出力端子ＬＯＴａから高レベル電位Ｈ（ＶＤＬ）のパルス信号を出力する。その結果、差動アンプ４２０＿１の入力端子ＩＮＤに、高レベル電位Ｈ（ＶＤＬ）が入力されるため、差動アンプ４２０＿１の出力端子ＯＴＤから、電位ＶＤＤ２が出力される。したがって、ノードＮＤａの電位は、電位ＶＤＤ２となる。
【０２２０】
一方、出力端子ＬＯＴｂからは、低レベル電位Ｌ（ＧＮＤ）が出力され、差動アンプ４２０＿２の入力端子に低レベル電位Ｌ（ＧＮＤ）が入力される。したがって、差動アンプ４２０＿２の出力端子ＯＴＤから、電位ＶＳＳ２が出力され、ノードＮＤｂの電位が、電位ＶＳＳ２となる。
【０２２１】
そのため、バッファ４１０の入力端子ＩＮａには、電位ＶＤＤ２が入力され、バッファ４１０の入力端子ＩＮｂには、電位ＶＳＳ２が入力される。バッファ４１０は、入力端子ＩＮａに電位ＶＤＤ２が、入力端子ＩＮｂに電位ＶＳＳ２が入力されることにより、出力端子ＯＴＢＦから、電位ＶＤＤが出力される。したがって、配線ＯＴＬから電位ＶＤＤが出力される。
【０２２２】
なお、出力端子ＬＯＴａから出力されたパルス信号の長さは、配線ＣＬＫＬに入力されたクロック信号の１周期の長さとなる。したがって、時刻Ｔ３３において、出力端子ＬＯＴａから出力されたパルス信号は、低レベル電位Ｌ（ＧＮＤ）に低下し、それに伴い、差動アンプ４２０＿１の出力端子ＯＴＤ、及びノードＮＤａの電位は、電位ＶＳＳ２まで低下する。なお、バッファ４１０の出力端子ＯＴＢＦから出力される電位は、時刻Ｔ３３以前から引き続き、電位ＶＤＤとなる。したがって、配線ＯＴＬからは、電位ＶＤＤが出力される。
【０２２３】
時刻Ｔ３４において、配線ＩＮＬに、高レベル電位Ｈ（ＶＤＬ）から低レベル電位Ｌ（ＧＮＤ）に遷移する信号が入力される。
【０２２４】
時刻Ｔ３５において、ロジック回路４３０は、該信号の遷移後の最初のクロック信号の立ち上がりエッジに同期して、出力端子ＬＯＴｂから高レベル電位Ｈ（ＶＤＬ）のパルス信号を出力する。その結果、差動アンプ４２０＿２の入力端子ＩＮＤに、高レベル電位Ｈ（ＶＤＬ）が入力されるため、差動アンプ４２０＿２の出力端子ＯＴＤから、電位ＶＤＤ２が出力される。したがって、ノードＮＤｂの電位は、電位ＶＤＤ２となる。
【０２２５】
一方、出力端子ＬＯＴａからは、低レベル電位Ｌ（ＧＮＤ）が出力され、差動アンプ４２０＿１の入力端子に低レベル電位Ｌ（ＧＮＤ）が入力される。したがって、差動アンプ４２０＿１の出力端子ＯＴＤから、電位ＶＳＳ２が出力され、ノードＮＤａの電位が、電位ＶＳＳ２となる。
【０２２６】
そのため、バッファ４１０の入力端子ＩＮａには、電位ＶＳＳ２が入力され、バッファ４１０の入力端子ＩＮｂには、電位ＶＤＤ２が入力される。バッファ４１０は、入力端子ＩＮａに電位ＶＳＳ２が、入力端子ＩＮｂに電位ＶＤＤ２が入力されることにより、出力端子ＯＴＢＦから、電位ＶＳＳが出力される。したがって、配線ＯＴＬから電位ＶＳＳが出力される。
【０２２７】
なお、出力端子ＬＯＴｂから出力されたパルス信号の長さは、配線ＣＬＫＬに入力されたクロック信号の１周期の長さとなる。したがって、時刻Ｔ３６において、出力端子ＬＯＴｂから出力されたパルス信号は、低レベル電位Ｌ（ＧＮＤ）に低下し、それに伴い、差動アンプ４２０＿２の出力端子ＯＴＤ、及びノードＮＤｂの電位は、電位ＶＳＳ２まで低下する。なお、バッファ４１０の出力端子ＯＴＢＦから出力される電位は、時刻Ｔ３６以前から引き続き、電位ＶＳＳとなる。したがって、配線ＯＴＬからは、電位ＶＳＳが出力される。
【０２２８】
このように、レベルシフタ４００への入力信号をロジック回路４３０で生成する構成にすることによって、入力電位を高電位側又は低電位側にレベルシフトすることができる。なお、レベルシフタ４００は、例えば、液晶素子のゲートドライバに入力するタイミング信号をレベルシフトする機能として用いればよい。
【０２２９】
図１４（Ａ）に示すバッファ４１０、及び図１５（Ａ）に示す差動アンプ４２０には、ＯＳトランジスタを用いることが好ましい。これにより、耐圧性の高いレベルシフタ４００を構成することができる。このレベルシフタ４００は、図３乃至図５におけるレベルシフタ２６として、絶縁層１１０上に設けることができる。
【０２３０】
一方、ロジック回路４３０は、図３乃至図５における半導体基板１００に設けることが好ましい。これにより、ロジック回路４３０の回路規模を小さくすることができる。なお、ロジック回路４３０は、信号生成回路２５の内部に設けることもできる。
【０２３１】
なお、上記のレベルシフタ４００は、図１におけるレベルシフタ２６の他、図６（Ａ）におけるバッファ２０２、図６（Ｂ）におけるレベルシフタ２１４又は増幅回路２１６に用いることもできる。
【０２３２】
以上の通り、本発明の一態様においては、表示部２０に含まれる各種の回路を、半導体基板１００に設けられたトランジスタと、絶縁層１１０上に設けられたＯＳトランジスタを用いて形成することができる。これにより、表示部２０の信頼性、耐圧性、動作速度の向上、又は微細化を実現することができる。
【０２３３】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０２３４】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した表示システムの他の構成例について説明する。具体的には、ニューラルネットワークを用いた画像処理が可能な表示システムについて説明する。
【０２３５】
＜表示システムの構成例＞
図１７に、表示システム１０の構成例を示す。図１７に示す表示システム１０は、表示部２０が演算回路２８を有する点、ホスト３０にソフトウェア３７が格納されている点において、図７と相違する。
【０２３６】
演算回路２８は、周囲の環境に応じて、映像信号を補正するための信号を生成する機能を有する。具体的には、演算回路２８はニューラルネットワークＮＮ１を構成しており、ニューラルネットワークＮＮ１は、画素部２１に表示された映像が視認される際の環境に関する情報（以下、環境情報ともいう）に基づいて、画像処理回路２２４による画像処理に用いられるパラメータを生成する機能を有する。なお、ニューラルネットワークＮＮ１は、環境情報を学習データ、所望のパラメータを教師データとして学習済みのニューラルネットワークである。
【０２３７】
上記の環境情報の例としては、例えば、外光の強度、外光の入射角度、表示部２０の傾き、表示部２０とユーザーの目の距離、映像のフレームレートなどが挙げられる。
【０２３８】
ニューラルネットワークＮＮ１には、環境情報に対応するデータ（以下、環境データともいう）が入力される。そして、ニューラルネットワークＮＮ１は、環境データを入力データとして用いて演算を行い、環境に適した映像を表示するためのパラメータを出力する機能を有する。このパラメータはコントローラ２２１を介して画像処理回路２２４に入力され、調光回路２３１、調色回路２３２、又はガンマ補正回路２３３に用いられる。
【０２３９】
例えば、環境情報として外光の強度を用いる場合、環境データはセンサコントローラ２２８によって生成することができる。具体的には、外光の強度が光センサ２４１によって検出され、センサコントローラ２２８は当該検出結果に基づいて環境データを生成し、コントローラ２２１に出力する。そして、コントローラ２２１は環境データを演算回路２８に出力する。これにより、ニューラルネットワークＮＮ１に環境データが入力される。その後、ニューラルネットワークＮＮ１は環境データを入力データとして用いて演算を行い、画像処理に用いられるパラメータを出力する。これにより、画像処理回路２２４は、ニューラルネットワークＮＮ１によって生成されたパラメータを用いて画像処理を行うことができる。なお、演算回路２８は、信号生成回路２５の内部に設けられていてもよい。
【０２４０】
また、ホスト３０が有するソフトウェア３７は、ニューラルネットワークＮＮ２を構成している。そして、ニューラルネットワークＮＮ２は、ニューラルネットワークＮＮ１と同様の機能に加え、教師あり学習を行う機能を有する。具体的には、ニューラルネットワークＮＮ２は、環境データを入力データ、画像処理のパラメータを教師データとして用い、学習を行う機能を有する。なお、教師データとして用いられるパラメータは、ユーザーの嗜好に沿った映像の表示に用いられるパラメータであり、例えば、調光回路２３１、調色回路２３２、又はガンマ補正回路２３３において用いられるパラメータである。
【０２４１】
ニューラルネットワークＮＮ２の学習は、例えば、所定の環境下においてユーザーが表示部２０に表示された映像の設定（明るさ、色調など）を好みに合わせて調節することにより行うことができる。このときニューラルネットワークＮＮ２は、当該所定の環境に対応する環境データ（学習データ）と、ユーザーによって調節された映像の設定に対応するパラメータ（教師データ）と、を用いて学習を行う。これにより、ニューラルネットワークＮＮ２を、環境データに基づいてユーザーの嗜好に沿った映像を表示するためのパラメータを出力することが可能なニューラルネットワークに構築することができる。
【０２４２】
例えば、環境情報として外光の強度を用いる場合、外光の強度に応じた環境データが、光センサ２４１及びセンサコントローラ２２８を用いて生成され、インターフェース２２２及びインターフェース３４を介してニューラルネットワークＮＮ２に入力される。また、当該外光の強度下においてユーザーが指定した映像の設定に対応するパラメータが、インターフェース２２２及びインターフェース３４を介してニューラルネットワークＮＮ２に入力される。
【０２４３】
そして、ニューラルネットワークＮＮ２は、環境データを入力データ、パラメータを教師データとして用いて学習を行う。これにより、ニューラルネットワークＮＮ２の重み係数が更新される。そして、更新された重み係数は、インターフェース２２２を介して演算回路２８に出力され、ニューラルネットワークＮＮ１の重み係数として用いられる。これにより、ニューラルネットワークＮＮ２による学習の成果を、ニューラルネットワークＮＮ１に反映させることができる。
【０２４４】
このように、ニューラルネットワークによるパラメータの算出はハードウェア（演算回路２８）を用いて行いつつ、ニューラルネットワークの学習はソフトウェア３７を用いて行うことができる。これにより、演算回路２８に学習機能を備えたニューラルネットワークを構成するハードウェアを設ける必要がなくなる。つまり、ニューラルネットワークＮＮ１の回路規模を小さくすることができるため、半導体基板上への搭載が容易となり、表示部２０の構成を簡易化することができる。
【０２４５】
なお、ニューラルネットワークＮＮ１の構成は、ニューラルネットワークＮＮ２の構成と対応させる。又は、ニューラルネットワークＮＮ１を、ニューラルネットワークＮＮ１とニューラルネットワークＮＮ２の出力の誤差が一定の範囲内に収まるように構成する。例えば、ニューラルネットワークＮＮ１及びニューラルネットワークＮＮ２を共に階層型パーセプトロンとする場合、階層数、及び各階層が有するニューロンの個数を等しくする。
【０２４６】
ホスト３０は、ソフトウェア３７を実行する際は、プロセッサ３１、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３２、記憶装置３３（図１参照）などを用いて処理を行う。また、ソフトウェア３７には、上記のニューラルネットワークの他、インターネットブラウザ、動画再生ソフトなどの他のソフトウェアが含まれていてもよい。
【０２４７】
以上のような学習機能を備えたニューラルネットワークを表示システム１０に用いることにより、ユーザーに好まれる映像の設定の予測、及び、当該予測に基づく画像処理を行うことができる。
【０２４８】
なお、演算回路２８は、半導体基板に設けられたトランジスタと、絶縁層上に設けられたトランジスタを用いて構成することができる。具体的には、図１８に示すように、半導体基板１００に設けられた回路２８ａと、絶縁層１１０上に設けられた回路２８ｂによって、演算回路２８を構成することができる。例えば、回路２８ｂに電荷の保持を担うＯＳトランジスタを設け、回路２８ａにその他のトランジスタを設けることができる。
【０２４９】
＜ニューラルネットワーク＞
次に、ニューラルネットワークＮＮ１、ＮＮ２に用いることが可能な、ニューラルネットワークの構成例について説明する。
【０２５０】
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
【０２５１】
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。
【０２５２】
例えば、後述する積和演算回路を畳み込み演算の特徴抽出フィルター、若しくは全結合演算回路として用いることによって、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ）による特徴量の抽出を行うことができる。なお、特徴抽出フィルターの各重み係数に乱数を用いて値を設定することができる。
【０２５３】
ニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。図１９は、階層型ニューラルネットワークの一例を示した図である。第（ｋ−１）層（ｋは２以上の整数）は、ニューロンをＰ個（Ｐは１以上の整数）有し、第ｋ層は、ニューロンをＱ個（Ｑは１以上の整数）有し、第（ｋ＋１）層は、ニューロンをＲ個（Ｒは１以上の整数）有する。
【０２５４】
第（ｋ−１）層の第ｐニューロン（ｐは１以上Ｐ以下の整数）の出力信号ｚｐ（ｋ−１）と重み係数ｗｑｐ（ｋ）と、の積が第ｋ層の第ｑニューロン（ｑは１以上Ｑ以下の整数）に入力されるものとし、第ｋ層の第ｑニューロンの出力信号ｚｑ（ｋ）と重み係数ｗｒｑ（ｋ＋１）と、の積が第（ｋ＋１）層の第ｒニューロン（ｒは１以上Ｒ以下の整数）に入力されるものとし、第（ｋ＋１）層の第ｒニューロンの出力信号をｚｒ（ｋ＋１）とする。
【０２５５】
このとき、第ｋ層の第ｑニューロンへ入力される信号の総和ｕｑ（ｋ）は、次の式で表される。
【０２５６】
【数１】
2018101783.tif 000003
【０２５７】
また、第ｋ層の第ｑニューロンからの出力信号ｚｑ（ｋ）を次の式で定義する。
【０２５８】
【数２】
2018101783.tif 000004
【０２５９】
関数ｆ（ｕｑ（ｋ））は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、式（１．１）の積和演算は、後述する積和演算回路によって実現できる。また、式（１．２）の演算は、例えば、図２２（Ａ）に示す回路５０１によって実現できる。
【０２６０】
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
【０２６１】
ここで、図２０に示す、全Ｌ層（ここでのＬは３以上の整数とする。）からなる階層型ニューラルネットワークを考える（つまり、ここでのｋは２以上（Ｌ−１）以下の整数）。第１層は、階層型ニューラルネットワークの入力層となり、第Ｌ層は、階層型ニューラルネットワークの出力層となり、第２層乃至第（Ｌ−１）層は、隠れ層となる。
【０２６２】
第１層（入力層）は、ニューロンをＰ個有し、第ｋ層（隠れ層）は、ニューロンをＱ［ｋ］個（Ｑ［ｋ］は１以上の整数である。）有し、第Ｌ層（出力層）は、ニューロンをＲ個有する。
【０２６３】
第１層の第ｓ［１］ニューロン（ｓ［１］は１以上Ｐ以下の整数）の出力信号をｚｓ［１］（１）とし、第ｋ層の第ｓ［ｋ］ニューロン（ｓ［ｋ］は１以上Ｑ［ｋ］以下の整数）の出力信号をｚｓ［ｋ］（ｋ）とし、第Ｌ層の第ｓ［Ｌ］ニューロン（ｓ［Ｌ］は１以上Ｒ以下の整数）の出力信号をｚｓ［Ｌ］（Ｌ）とする。
【０２６４】
また、第（ｋ−１）層の第ｓ［ｋ−１］ニューロン（ｓ［ｋ−１］は１以上Ｑ［ｋ−１］以下の整数）の出力信号ｚｓ［ｋ−１］（ｋ−１）と重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）と、の積ｕｓ［ｋ］（ｋ）が第ｋ層の第ｓ［ｋ］ニューロンに入力されるものとし、第（Ｌ−１）層の第ｓ［Ｌ−１］ニューロン（ｓ［Ｌ−１］は１以上Ｑ［Ｌ−１］以下の整数）の出力信号ｚｓ［Ｌ−１］（Ｌ−１）と重み係数ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）と、の積ｕｓ［Ｌ］（Ｌ）が第Ｌ層の第ｓ［Ｌ］ニューロンに入力されるものとする。
【０２６５】
次に、教師あり学習について説明する。教師あり学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果（教師データ、又は教師信号という場合がある）と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【０２６６】
教師あり学習の具体例として、逆伝播誤差方式による学習方法について説明する。図２１は、逆伝播誤差方式による学習方法を説明する図である。逆伝播誤差方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
【０２６７】
例えば、第１層の第ｓ［１］ニューロンに入力データを入力し、第Ｌ層の第ｓ［Ｌ］ニューロンから出力データｚｓ［Ｌ］（Ｌ）を出力されたとする。ここで、出力データｚｓ［Ｌ］（Ｌ）に対する教師信号をｔｓ［Ｌ］としたとき、誤差エネルギーＥは、出力データｚｓ［Ｌ］（Ｌ）及び教師信号ｔｓ［Ｌ］によって表すことができる。
【０２６８】
誤差エネルギーＥに対して、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）の更新量を∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）とすることで、新たに重み係数を変更することができる。ここで、第ｋ層の第ｓ［ｋ］ニューロンの出力値ｚｓ［ｋ］（ｋ）の誤差δｓ［ｋ］（ｋ）を∂Ｅ／∂ｕｓ［ｋ］（ｋ）と定義すると、δｓ［ｋ］（ｋ）及び∂Ｅ／∂ｗｓ［ｋ］ｓ［ｋ−１］（ｋ）は、それぞれ次の式で表すことができる。
【０２６９】
【数３】
2018101783.tif 000005
【０２７０】
【数４】
2018101783.tif 000006
【０２７１】
ｆ’（ｕｓ［ｋ］（ｋ））は、ニューロン回路の出力関数の導関数である。なお、式（１．３）の演算は、例えば、図２２（Ｂ）に示す回路５０２によって実現できる。また、式（１．４）の演算は、例えば、図２２（Ｃ）に示す回路５０３によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
【０２７２】
また、例えば、式（１．３）のΣδｓ［ｋ＋１］（ｋ＋１）・ｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）の部分の演算は、後述する積和演算回路によって実現できる。
【０２７３】
ここで、第（ｋ＋１）層が出力層のとき、すなわち、第（ｋ＋１）層が第Ｌ層であるとき、δｓ［Ｌ］（Ｌ）及び∂Ｅ／∂ｗｓ［Ｌ］ｓ［Ｌ−１］（Ｌ）は、それぞれ次の式で表すことができる。
【０２７４】
【数５】
2018101783.tif 000007
【０２７５】
【数６】
2018101783.tif 000008
【０２７６】
式（１．５）の演算は、図２２（Ｄ）に示す回路５０４によって実現できる。また、式（１．６）の演算は、図２２（Ｃ）に示す回路５０３によって実現できる。
【０２７７】
つまり、式（１．１）乃至式（１．６）により、全てのニューロン回路の誤差δｓ［ｋ］（ｋ）及びδｓ［Ｌ］（Ｌ）を求めることができる。なお、重み係数の更新量は、誤差δｓ［ｋ］（ｋ）、δｓ［Ｌ］（Ｌ）及び所望のパラメータなどに基づいて、設定される。
【０２７８】
上記のニューラルネットワークを用いることにより、図１７に示す表示システム１０を構成することができる。
【０２７９】
＜表示システムの動作例＞
次に、図１７に示す表示システム１０の動作例を説明する。ここでは一例として、光センサ２４１によって検出された外光の強度を環境データとして用いる場合について説明する。
【０２８０】
図２３、図２４に、表示システム１０の動作例を表すフローチャートを示す。図２３は、ニューラルネットワークＮＮ２を用いて学習を行う際の動作例を示し、図２４は、ニューラルネットワークＮＮ１を用いて、画像処理に用いられるパラメータを変更する際の動作例を示す。
【０２８１】
［学習］
まず、ある環境下において、ユーザーが表示部２０に表示される映像を調整する（ステップＳ１）。例えば、ユーザーは好みに応じて、映像の輝度や色調などの設定を手動で調整する。なお、映像の調整方法は特に限定されない。例えば、表示部２０に設けられた操作ボタンなど（図示せず）を用いてもよいし、タッチセンサユニット２７を用いて情報の入力を行ってもよい。
【０２８２】
次に、ステップＳ１においてユーザーによって映像の調整が行われたときの環境データを取得する（ステップＳ２）。例えば、光センサ２４１及びセンサコントローラ２２８を用いて、外光の強度に対応するデータが生成される。この外光の強度に対応するデータは、ニューラルネットワークＮＮ２の学習に用いられる学習データに対応する。
【０２８３】
次に、画像処理に用いられるパラメータが取得される（ステップＳ３）。具体的には、ステップＳ１においてユーザーによって設定が調整された映像を表示する際、画像処理回路２２４において用いられている画像処理のパラメータが取得される。このパラメータは、ニューラルネットワークＮＮ２の学習に用いられる教師データに対応する。なお、パラメータは、コントローラ２２１が有する記憶装置、レジスタ２２６などから読み出される。
【０２８４】
次に、信号生成回路２５からホスト３０に、学習データ及び教師データが入力される（ステップＳ４）。なお、学習データ及び教師データは、ホスト３０が有する記憶装置などに一時的に格納される。そして、ソフトウェア３７によって構成されているニューラルネットワークＮＮ２は、信号生成回路２５から入力された学習データ及び教師データを用いて学習を行う（ステップＳ５）。
【０２８５】
具体的には、環境データが、ソフトウェア３７にプログラムとして構築されているニューラルネットワークＮＮ２の入力層のニューロンに、学習データとして入力される。これにより、ニューラルネットワークＮＮ２の学習が行われる。
【０２８６】
ニューラルネットワークＮＮ２の重み係数の初期値は、乱数によって決定してもよい。なお、重み係数の初期値は学習速度（例えば、重み係数の収束速度、ニューラルネットワークの予測精度など）に影響を与える場合があるため、学習速度が遅い場合は、重み係数の初期値を変更してもよい。
【０２８７】
ニューラルネットワークＮＮ２に環境データが入力されると、ニューラルネットワークＮＮ２によって演算が行われ、出力層から演算結果が出力される。そして、この出力データと教師データとの差が許容範囲を超える場合、教師データを用いて重み係数の更新が行われる。なお、重み係数の更新の方法としては、前述した逆伝播誤差方式などを用いることができる。
【０２８８】
重み係数が更新された後、再度環境データがニューラルネットワークＮＮ２に入力され、演算が行われる。そして、ニューラルネットワークＮＮ２の出力データと教師データとの差が許容範囲内に収まるまで、演算及び重み係数の更新が繰り返される。なお、誤差の許容範囲は自由に設定することができる。
【０２８９】
最終的に、ニューラルネットワークＮＮ２の出力データと教師データとの差が許容範囲内に収まると、学習が終了する。そして、ニューラルネットワークＮＮ２が有する重み係数が、学習データ及び教師データと共に、コントローラ２２１が有する記憶装置、ホスト３０が有する記憶装置などに記憶される。
【０２９０】
その後、次の学習データがある場合は（ステップＳ６でＮＯ）、改めて環境データの取得（ステップＳ２）が行われる。なお、学習を継続する場合は、再度ユーザーによる映像の調整（ステップＳ１）を行ってもよい。一方、次の学習データがない場合は（ステップＳ６でＹＥＳ）、学習が終了し、ニューラルネットワークＮＮ２の重み係数が確定する。
【０２９１】
以上の動作により、ニューラルネットワークの学習を行うことができる。なお、ここでは環境情報として外光の強度を用いたが、ニューラルネットワークの学習に用いられる環境情報はこれに限られない。例えば、外光の強度の代わりに、又は外光の強度に加えて、光センサ２４１を用いて検出した外光の入射角度を用いてもよいし、加速度センサ又はジャイロセンサを用いて検出した、表示部２０の向き又は傾きを用いてもよい。
【０２９２】
［パラメータの変更］
次に、上記のステップＳ１乃至Ｓ８の動作による学習の結果を用いて、画像処理のパラメータを変更する際の動作について説明する。図２４に、パラメータを変更する際の動作例を示す。
【０２９３】
まず、図２３のステップＳ２と同様の動作により、環境データを取得する（ステップＳ１１）。取得された環境データは、ニューラルネットワークＮＮ１の入力データとして用いられる。
【０２９４】
次に、ニューラルネットワークＮＮ１に重み係数が入力される。具体的には、図２３のステップＳ５において行われた学習によって得られたニューラルネットワークＮＮ２の重み係数が、ホスト３０からインターフェース２２２を介して演算回路２８に入力され、ニューラルネットワークＮＮ１に適用される。これにより、ニューラルネットワークＮＮ１の重み係数が更新され、ニューラルネットワークＮＮ２の学習の成果がニューラルネットワークＮＮ１に反映される。
【０２９５】
また、ステップＳ１１で取得された環境データが演算回路２８に入力される。これにより、環境データがニューラルネットワークＮＮ１の入力層のニューロンに入力される。
【０２９６】
次に、ステップＳ１２において入力された重み係数及び環境データに基づいて、ニューラルネットワークＮＮ１による演算が行われる（ステップＳ１３）。この演算により、画像処理回路２２４で用いられるパラメータが出力データとして得られる。パラメータの例としては、調光回路２３１で用いられるパラメータ、調色回路２３２で用いられるパラメータ、又はガンマ補正回路２３３で用いられるパラメータなどが挙げられる。
【０２９７】
次に、ニューラルネットワークＮＮ１による演算によって得られたパラメータが、コントローラ２２１を介してレジスタ２２６に出力される（ステップＳ１４）。そして、レジスタ２２６に格納されたパラメータが画像処理回路２２４に出力されることにより、画像処理回路２２４による画像処理の内容が更新される（ステップＳ１５）。そして、更新された画像処理回路２２４を用いて映像信号が生成され、画素部２１に映像が表示される。
【０２９８】
上記の動作により、ニューラルネットワークＮＮ１によって得られたパラメータを用いて、画像処理の内容の変更を行うことができる。
【０２９９】
なお、上記のように、ニューラルネットワークの学習をホスト３０側のソフトウェアで行い、その学習の結果を演算回路２８が構成するニューラルネットワークＮＮ１に反映させる構成を用いることにより、演算回路２８に学習機能を備えたニューラルネットワークを構成するハードウェアを設ける必要がなくなり、表示部２０の構成を簡易化することができる。また、ニューラルネットワークＮＮ１によるパラメータの出力を効率的に行うことができる。
【０３００】
＜積和演算回路＞
次に、上述したニューラルネットワークを実現するための積和演算処理回路として用いることが可能な、半導体装置の構成例について説明する。
【０３０１】
図２５は、積和演算処理回路として用いることが可能な半導体装置８００のブロック図を示しており、半導体装置８００は、オフセット回路８１０と、メモリセルアレイ７２０と、を有する。
【０３０２】
オフセット回路８１０は、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］（ｎは１以上の整数である。）と、電流源回路ＣＵＲＥＦと、を有する。
【０３０３】
メモリセルアレイ７２０は、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ個、合計ｍ×ｎ個のメモリセルＡＭと、列方向にｍ個のメモリセルＡＭｒｅｆと、を有する。メモリセルＡＭと、メモリセルＡＭｒｅｆと、は、メモリセルアレイ７２０において、ｍ×（ｎ＋１）のマトリクス状に設けられている。特に、図２５のメモリセルアレイ７２０では、ｉ行目ｊ列目に位置するメモリセルＡＭを、メモリセルＡＭ［ｉ，ｊ］（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）と表記し、ｉ行目に位置するメモリセルＡＭｒｅｆを、メモリセルＡＭｒｅｆ［ｉ］と表記する。
【０３０４】
なお、メモリセルＡＭは、第１アナログデータに応じた電位を保持し、メモリセルＡＭｒｅｆは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
【０３０５】
列出力回路ＣＯＴ［ｊ］は、端子ＣＴ１１［ｊ］と、端子ＣＴ１２［ｊ］を有する。また、電流源回路ＣＵＲＥＦは、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］と、端子ＣＴｒｅｆを有する。
【０３０６】
配線ＯＲＰは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］と接続され、配線ＯＳＰは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］と接続され、配線ＯＲＭは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］と接続され、配線ＯＳＭは、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］と接続されている。配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＰは、オフセット回路８１０に制御信号を供給するための配線である。
【０３０７】
列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］は、配線Ｂ［ｊ］と接続されている。
【０３０８】
電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆは、配線Ｂｒｅｆと接続されている。加えて、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］は、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］と接続されている。
【０３０９】
メモリセルＡＭ［ｉ，ｊ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤ［ｊ］と、配線Ｂ［ｊ］と、配線ＶＲと接続されている。
【０３１０】
メモリセルＡＭｒｅｆ［ｉ］は、配線ＲＷ［ｉ］と、配線ＷＷ［ｉ］と、配線ＷＤｒｅｆと、配線Ｂｒｅｆと、配線ＶＲと接続されている。
【０３１１】
配線ＷＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に選択信号を供給するための配線として機能し、配線ＲＷ［ｉ］は、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］に基準電位、又は第２アナログデータに応じた電位のどちらかを与える配線として機能する。配線ＷＤ［ｊ］は、ｊ列目のメモリセルＡＭに書き込むデータを供給する配線として機能し、配線ＶＲは、メモリセルＡＭ又はメモリセルＡＭｒｅｆからデータを読み出す際に、メモリセルＡＭ又はメモリセルＡＭｒｅｆに所定の電位を与えるための配線として機能する。
【０３１２】
配線Ｂ［ｊ］は、列出力回路ＯＵＴ［ｊ］からメモリセルアレイ７２０のｊ列目に有するメモリセルＡＭに信号を供給する配線として機能する。
【０３１３】
配線Ｂｒｅｆは、電流源回路ＣＵＲＥＦからメモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれに信号を供給する配線として機能する。
【０３１４】
なお、図２５に示す半導体装置８００は、オフセット回路８１０、メモリセルアレイ７２０、列出力回路ＣＯＴ［１］、列出力回路ＣＯＴ［ｊ］、列出力回路ＣＯＴ［ｎ］、電流源回路ＣＵＲＥＦ、端子ＣＴ１１［１］、端子ＣＴ１１［ｊ］、端子ＣＴ１１［ｎ］、端子ＣＴ１２［１］、端子ＣＴ１２［ｊ］、端子ＣＴ１２［ｎ］、端子ＣＴ１３［１］、端子ＣＴ１３［ｊ］、端子ＣＴ１３［ｎ］、端子ＣＴｒｅｆ、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＯＳＰ、配線ＯＲＰ、配線ＯＲＭ、配線ＯＳＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線ＶＲ、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【０３１５】
なお、図２５に示す半導体装置８００は構成例であり、状況に応じて、場合によって、又は、必要に応じて、半導体装置８００の構成を変更することができる。例えば、半導体装置８００の回路構成によっては、配線ＷＤ［ｊ］と配線ＶＲと、をまとめて１本の配線として共有する構成であってもよい。また、半導体装置８００の回路構成によっては、配線ＯＲＰと配線ＯＳＰと、をまとめて１本の配線として共有し、また、配線ＯＲＭと配線ＯＳＭと、をまとめて１本の配線として共有する構成であってもよい。
【０３１６】
［オフセット回路］
次に、オフセット回路８１０に適用できる回路構成の例について説明する。図２６に、オフセット回路８１０の一例として、オフセット回路８１１を示す。
【０３１７】
オフセット回路８１１は、電源電圧の供給のため、配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続されている。具体的には、列出力回路ＣＯＴ［１］乃至列出力回路ＣＯＴ［ｎ］は、それぞれ配線ＶＤＤ１Ｌ、及び配線ＶＳＳＬと電気的に接続され、電流源回路ＣＵＲＥＦは、配線ＶＤＤ１Ｌと電気的に接続されている。配線ＶＤＤ１Ｌは、高レベル電位を与える配線であり、配線ＶＳＳＬは、低レベル電位を与える配線である。
【０３１８】
初めに、列出力回路ＣＯＴ［ｊ］の内部の回路構成について説明する。列出力回路ＣＯＴ［ｊ］は、回路ＳＩ［ｊ］と、回路ＳＯ［ｊ］と、配線ＯＬ［ｊ］と、を有する。加えて、回路ＳＩ［ｊ］は、トランジスタＴｒ７１乃至トランジスタＴｒ７３と、容量素子Ｃ７１と、を有し、回路ＳＯ［ｊ］は、トランジスタＴｒ７４乃至トランジスタＴｒ７６と、容量素子Ｃ７２と、を有する。なお、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６は、ｎチャネル型のトランジスタであり、トランジスタＴｒ７４は、ｐチャネル型のトランジスタである。
【０３１９】
列出力回路ＣＯＴ［ｊ］の回路ＳＩ［ｊ］において、トランジスタＴｒ７１の第１端子は、配線ＯＬ［ｊ］と接続され、トランジスタＴｒ７１の第２端子は、配線ＶＳＳＬと接続され、トランジスタＴｒ７１のゲートは、容量素子Ｃ７１の第１端子と接続されている。トランジスタＴｒ７２の第１端子は、配線ＯＬ［ｊ］と接続され、トランジスタＴｒ７２の第２端子は、容量素子Ｃ７１の第１端子と接続され、トランジスタＴｒ７２のゲートは、配線ＯＳＰと接続されている。トランジスタＴｒ７３の第１端子は、容量素子Ｃ７１の第１端子と接続され、トランジスタＴｒ７３の第２端子は、配線ＶＳＳＬと接続され、トランジスタＴｒ７３のゲートは、配線ＯＲＰと接続されている。容量素子Ｃ７１の第２端子は、配線ＶＳＳＬと接続されている。回路ＳＩ［ｊ］をこのような構成にすることによって、回路ＳＩ［ｊ］は、配線ＯＬ［ｊ］に流れる電流を排出する電流生成回路として機能する。
【０３２０】
列出力回路ＣＯＴ［ｊ］の回路ＳＯ［ｊ］において、トランジスタＴｒ７４の第１端子は、配線ＯＬ［ｊ］と接続され、トランジスタＴｒ７４の第２端子は、配線ＶＤＤ１Ｌと接続され、トランジスタＴｒ７４のゲートは、容量素子Ｃ７２の第１端子と接続されている。トランジスタＴｒ７５の第１端子は、配線ＯＬ［ｊ］と接続され、トランジスタＴｒ７５の第２端子は、容量素子Ｃ７２の第１端子と接続され、トランジスタＴｒ７５のゲートは、配線ＯＳＭと接続されている。トランジスタＴｒ７６の第１端子は、容量素子Ｃ７２の第１端子と接続され、トランジスタＴｒ７６の第２端子は、配線ＶＤＤ１Ｌと接続され、トランジスタＴｒ７６のゲートは、配線ＯＲＭと接続されている。容量素子Ｃ７２の第２端子は、配線ＶＤＤ１Ｌと接続されている。回路ＳＯ［ｊ］をこのような構成にすることによって、回路ＳＯ［ｊ］は、配線ＯＬ［ｊ］に電流を吐き出す電流生成回路として機能する。
【０３２１】
なお、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６のそれぞれのチャネル形成領域は、実施の形態３で説明するＣＡＣ−ＯＳを有するのが好ましい。
【０３２２】
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、ＯＳトランジスタが非導通状態であるときにソース−ドレイン間に流れるリーク電流を非常に小さくすることができる。トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６として、ＯＳトランジスタを用いることにより、トランジスタＴｒ７１乃至トランジスタＴｒ７３、トランジスタＴｒ７５、トランジスタＴｒ７６のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。
【０３２３】
次に、電流源回路ＣＵＲＥＦの内部構成について説明する。電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］と、トランジスタＴｒ７８と、を有する。なお、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］と、トランジスタＴｒ７８と、は、それぞれｐチャネル型トランジスタである。
【０３２４】
トランジスタＴｒ７７［ｊ］の第１端子は、端子ＣＴ１３［ｊ］と接続され、トランジスタＴｒ７７［ｊ］の第２端子は、配線ＶＤＤ１Ｌと接続され、トランジスタＴｒ７７［ｊ］のゲートは、トランジスタＴｒ７８のゲートと接続されている。トランジスタＴｒ７８の第１端子は、端子ＣＴｒｅｆと接続され、トランジスタＴｒ７８の第２端子は、配線ＶＤＤ１Ｌと接続され、トランジスタＴｒ７８のゲートは、端子ＣＴｒｅｆと接続されている。つまり、電流源回路ＣＵＲＥＦは、カレントミラー回路として機能する。
【０３２５】
そのため、電流源回路ＣＵＲＥＦは、端子ＣＴｒｅｆの電位を参照して、トランジスタＴｒ７８のソース−ドレイン間に流れる電流と、トランジスタＴｒ７７［ｊ］のソース−ドレイン間に流れる電流と、のそれぞれを等しくする機能を有する。
【０３２６】
なお、配線ＯＬ［ｊ］は、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］と、端子ＣＴ１２［ｊ］と、を電気的に接続する配線である。
【０３２７】
なお、図２６に示すオフセット回路８１１は、列出力回路ＣＯＴ［１］、列出力回路ＣＯＴ［ｊ］、列出力回路ＣＯＴ［ｎ］、電流源回路ＣＵＲＥＦ、回路ＳＩ［１］、回路ＳＩ［ｊ］、回路ＳＩ［ｎ］、回路ＳＯ［１］、回路ＳＯ［ｊ］、回路ＳＯ［ｎ］、端子ＣＴ１１［１］、端子ＣＴ１１［ｊ］、端子ＣＴ１１［ｎ］、端子ＣＴ１２［１］、端子ＣＴ１２［ｊ］、端子ＣＴ１２［ｎ］、端子ＣＴ１３［１］、端子ＣＴ１３［ｊ］、端子ＣＴ１３［ｎ］、端子ＣＴｒｅｆ、トランジスタＴｒ７１、トランジスタＴｒ７２、トランジスタＴｒ７３、トランジスタＴｒ７４、トランジスタＴｒ７５、トランジスタＴｒ７６、トランジスタＴｒ７７［１］、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７７［ｎ］、トランジスタＴｒ７８、容量素子Ｃ７１、容量素子Ｃ７２、配線ＯＬ［１］、配線ＯＬ［ｊ］、配線ＯＬ［ｎ］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、配線ＯＳＭ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＤＤ１Ｌ、配線ＶＳＳＬのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【０３２８】
なお、図２５のオフセット回路８１０の構成は、図２６のオフセット回路８１１の構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路８１１の構成を変更することができる。
【０３２９】
［メモリセルアレイ］
次に、メモリセルアレイ７２０に適用できる回路構成の例について説明する。図２７に、メモリセルアレイ７２０の一例として、メモリセルアレイ７２１を示す。
【０３３０】
メモリセルアレイ７２１は、メモリセルＡＭと、メモリセルＡＭｒｅｆと、を有する。メモリセルアレイ７２１が有する全てのメモリセルＡＭのそれぞれは、トランジスタＴｒ６１と、トランジスタＴｒ６２と、容量素子Ｃ５２と、を有する。メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれは、トランジスタＴｒ６１と、トランジスタＴｒ６２と、容量素子Ｃ５２と、を有する。
【０３３１】
メモリセルアレイ７２１の接続構成について、メモリセルＡＭ［ｉ，ｊ］に着目して説明する。トランジスタＴｒ６１の第１端子は、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と接続され、トランジスタＴｒ６１の第２端子は、配線ＷＤ［ｊ］と接続され、トランジスタＴｒ６１のゲートは、配線ＷＷ［ｉ］と接続されている。トランジスタＴｒ６２の第１端子は、配線Ｂ［ｊ］と接続され、トランジスタＴｒ６２の第２端子は、配線ＶＲと接続される。容量素子Ｃ５２の第２端子は、配線ＲＷ［ｉ］と接続されている。
【０３３２】
メモリセルＡＭ［ｉ，ｊ］において、トランジスタＴｒ６１の第１端子と、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、の接続箇所をノードＮ［ｉ，ｊ］とする。本実施の形態において、ノードＮ［ｉ，ｊ］には、第１アナログデータに応じた電位を保持する。
【０３３３】
次に、メモリセルＡＭｒｅｆ［ｉ］に着目して説明する。トランジスタＴｒ６１の第１端子は、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と接続され、トランジスタＴｒ６１の第２端子は、配線ＷＤｒｅｆと接続され、トランジスタＴｒ６１のゲートは、配線ＷＷ［ｉ］と接続されている。トランジスタＴｒ６２の第１端子は、配線Ｂｒｅｆと接続され、トランジスタＴｒ６２の第２端子は、配線ＶＲと接続される。容量素子Ｃ５２の第２端子は、配線ＲＷ［ｉ］と接続されている。
【０３３４】
メモリセルＡＭｒｅｆ［ｉ］において、トランジスタＴｒ６１の第１端子と、トランジスタＴｒ６２のゲートと、容量素子Ｃ５２の第１端子と、の接続箇所をノードＮｒｅｆ［ｉ］とする。
【０３３５】
なお、トランジスタＴｒ６１、及びトランジスタＴｒ６２は、それぞれＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ６１、及びトランジスタＴｒ６２のそれぞれのチャネル形成領域は、実施の形態３で説明するＣＡＣ−ＯＳを有するのが好ましい。
【０３３６】
トランジスタＴｒ６１、及びトランジスタＴｒ６２として、ＯＳトランジスタを用いることにより、トランジスタＴｒ６１、及びトランジスタＴｒ６２のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ６１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ６１が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、半導体装置の消費電力を低減することができる。
【０３３７】
なお、トランジスタＴｒ６２、トランジスタＴｒ７１、トランジスタＴｒ７４、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７８は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタＴｒ６２、トランジスタＴｒ７１、トランジスタＴｒ７４、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７８のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタＴｒ６２、トランジスタＴｒ７１、トランジスタＴｒ７４、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７８の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ６２、トランジスタＴｒ７１、トランジスタＴｒ７４、トランジスタＴｒ７７［ｊ］、トランジスタＴｒ７８のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
【０３３８】
なお、図２７に示すメモリセルアレイ７２１は、メモリセルＡＭ［１，１］、メモリセルＡＭ［ｉ，１］、メモリセルＡＭ［ｍ，１］、メモリセルＡＭ［１，ｊ］、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｍ，ｊ］、メモリセルＡＭ［１，ｎ］、メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｍ，ｎ］、メモリセルＡＭｒｅｆ［１］、メモリセルＡＭｒｅｆ［ｉ］、メモリセルＡＭｒｅｆ［ｍ］、配線ＲＷ［１］、配線ＲＷ［ｉ］、配線ＲＷ［ｍ］、配線ＷＷ［１］、配線ＷＷ［ｉ］、配線ＷＷ［ｍ］、配線ＷＤ［１］、配線ＷＤ［ｊ］、配線ＷＤ［ｎ］、配線ＷＤｒｅｆ、配線Ｂ［１］、配線Ｂ［ｊ］、配線Ｂ［ｎ］、配線Ｂｒｅｆ、配線ＶＲ、ノードＮ［１，１］、ノードＮ［ｉ，１］、ノードＮ［ｍ，１］、ノードＮ［１，ｊ］、ノードＮ［ｉ，ｊ］、ノードＮ［ｍ，ｊ］、ノードＮ［１，ｎ］、ノードＮ［ｉ，ｎ］、ノードＮ［ｍ，ｎ］、ノードＮｒｅｆ［１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｍ］、トランジスタＴｒ６１、トランジスタＴｒ６２、容量素子Ｃ５２のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
【０３３９】
また、上述した半導体装置８００は、場合によって、状況に応じて、又は、必要に応じて、半導体装置８００の機能を損なわない範囲であれば、半導体装置８００が有する回路を適宜変更してもよい。
【０３４０】
［動作例］
ここでは、半導体装置８００の動作の一例について説明する。なお、本動作例で説明する半導体装置８００は、オフセット回路８１０として、図２８に示すオフセット回路８１５を適用し、かつ半導体装置８００のメモリセルアレイ７２０として、図２９に示すメモリセルアレイ７６０を適用した構成とする。
【０３４１】
図２８に示すオフセット回路８１５は、図２６のオフセット回路８１１と同様の構成とであり、列出力回路ＣＯＴ［ｊ］と、列出力回路ＣＯＴ［ｊ＋１］と、電流源回路ＣＵＲＥＦと、を図示している。
【０３４２】
なお、図２８には、列出力回路ＣＯＴ［ｊ］において、回路ＳＯ［ｊ］のトランジスタＴｒ７４の第１端子、又はトランジスタＴｒ７５の第１端子から配線ＯＬ［ｊ］に流れる電流をＩＣ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］において、回路ＳＯ［ｊ＋１］のトランジスタＴｒ７４の第１端子、又はトランジスタＴｒ７５の第１端子から配線ＯＬ［ｊ＋１］に流れる電流をＩＣ［ｊ＋１］と記載する。また、電流源回路ＣＵＲＥＦにおいて、端子ＣＴ１３［ｊ］から流れる電流と、端子ＣＴ１３［ｊ＋１］から流れる電流と、端子ＣＴｒｅｆから流れる電流と、をＩＣＭｒｅｆと記載する。更に、列出力回路ＣＯＴ［ｊ］において、配線ＯＬ［ｊ］から回路ＳＩ［ｊ］のトランジスタＴｒ７１の第１端子、又はトランジスタＴｒ７２の第１端子に流れる電流をＩＣＰ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］において、配線ＯＬ［ｊ＋１］から回路ＳＩ［ｊ＋１］のトランジスタＴｒ７１の第１端子、又はトランジスタＴｒ７２の第１端子に流れる電流をＩＣＰ［ｊ＋１］と記載する。そして、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に出力する電流をＩＢ［ｊ］と記載し、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に出力する電流をＩＢ［ｊ＋１］と記載する。
【０３４３】
図２９に示すメモリセルアレイ７６０は、図２７に示すメモリセルアレイ７２１と同様の構成であり、本動作例の説明として、図２９は、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］を図示している。
【０３４４】
なお、図２９には、配線Ｂ［ｊ］から入力される電流をＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から入力される電流をＩＢ［ｊ＋１］と記載し、配線Ｂｒｅｆから入力される電流をＩＢｒｅｆと記載する。また、配線Ｂ［ｊ］から出力される電流をΔＩＢ［ｊ］と記載し、配線Ｂ［ｊ＋１］から出力される電流をΔＩＢ［ｊ＋１］と記載する。
【０３４５】
図３０乃至図３２に、半導体装置８００の動作例のタイミングチャートを示す。図３０のタイミングチャートは、時刻Ｔ４１乃至時刻Ｔ４５における、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、電流ΣＩ［ｉ，ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値であり、電流ΣＩ［ｉ，ｊ＋１］は、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をｉについて和をとった値である。また、図３０のタイミングチャートにおいて、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位は、常に低レベル電位である（図示しない。）。
【０３４６】
図３１のタイミングチャートは、図３０のタイミングチャートの時刻Ｔ４５より先の時刻の動作を示しており、時刻Ｔ５１まで記載している。図３１のタイミングチャートは、時刻Ｔ４６乃至時刻Ｔ５１における配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動を示している。なお、時刻Ｔ４６乃至時刻Ｔ５１において、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動はなく、また、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動はないので、図３１では省略している。
【０３４７】
図３２のタイミングチャートは、図３１のタイミングチャートの時刻Ｔ５２より先の時刻の動作を示しており、時刻Ｔ５７まで記載している。図３０のタイミングチャートは、時刻Ｔ５２乃至時刻Ｔ５７におけるノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、ノードＮｒｅｆ［ｉ＋１］、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］の電位の変動を示し、電流ΣＩ［ｉ，ｊ］、電流ΣＩ［ｉ，ｊ＋１］、及び電流ＩＢｒｅｆの大きさの変動を示している。なお、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭのそれぞれの電位は、低レベル電位のまま変動せず、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆのそれぞれの電位は、接地電位のまま変動しないため、図３２のタイミングチャートでは、配線ＷＷ［ｉ］、配線ＷＷ［ｉ＋１］、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、配線ＷＤｒｅｆ、配線ＯＲＰ、配線ＯＳＰ、配線ＯＲＭ、及び配線ＯＳＭの電位の変動の記載を省略している。また、図３２のタイミングチャートは、後述するΔＩＢ［ｊ］、ΔＩＢ［ｊ＋１］の電流の大きさの変動も記載している。
【０３４８】
時刻Ｔ４１から時刻Ｔ４２までにおいて、配線ＷＷ［ｉ］に高レベル電位（図３０ではＨｉｇｈと表記している。）が印加され、配線ＷＷ［ｉ＋１］に低レベル電位（図３０ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤ［ｊ］には接地電位（図３０ではＧＮＤと表記している。）よりもＶＰＲ−ＶＸ［ｉ，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］にはそれぞれ基準電位（図３０ではＲＥＦＰと表記している。）が印加されている。
【０３４９】
なお、電位ＶＸ［ｉ，ｊ］、及び電位ＶＸ［ｉ，ｊ＋１］は、第１アナログデータに対応する電位である。また、電位ＶＰＲは、参照アナログデータに対応する電位である。
【０３５０】
このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ，ｊ］とが接続されるため、ノードＮ［ｉ，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ］となる。同様に、メモリセルＡＭ［ｉ，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ，ｊ＋１］とが接続されるため、ノードＮ［ｉ，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ］とが接続されるため、ノードＮｒｅｆ［ｉ］の電位は、ＶＰＲとなる。
【０３５１】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ］は、次の式で表すことができる。
【０３５２】
【数７】
2018101783.tif 000009
【０３５３】
ｋは、トランジスタＴｒ６２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Ｖｔｈは、トランジスタＴｒ６２のしきい値電圧である。
【０３５４】
このとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］となる。
【０３５５】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ，ｊ＋１］は、次の式で表すことができる。
【０３５６】
【数８】
2018101783.tif 000010
【０３５７】
このとき、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］となる。
【０３５８】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ］は、次の式で表すことができる。
【０３５９】
【数９】
2018101783.tif 000011
【０３６０】
このとき、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］となる。
【０３６１】
なお、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となる。このため、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］への電位の保持は行われない。
【０３６２】
時刻Ｔ４２から時刻Ｔ４３までにおいて、配線ＷＷ［ｉ］に低レベル電位が印加される。このとき、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６１は非導通状態となる。
【０３６３】
また、配線ＷＷ［ｉ＋１］には、時刻Ｔ４２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、時刻Ｔ４２以前から非導通状態となっている。
【０３６４】
上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は非導通状態となっているため、時刻Ｔ４２から時刻Ｔ４３までの間では、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］のそれぞれの電位が保持される。
【０３６５】
特に、上述のとおり、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１にＯＳトランジスタを適用することによって、トランジスタＴｒ６１のソース−ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
【０３６６】
時刻Ｔ４２から時刻Ｔ４３までにおいて、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、非導通状態となっているため、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］、及び配線ＷＤｒｅｆからの電位の印加によって、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのノードに保持されている電位が書き換えられることは無い。
【０３６７】
時刻Ｔ４３から時刻Ｔ４４までにおいて、配線ＷＷ［ｉ］に低レベル電位が印加され、配線ＷＷ［ｉ＋１］に高レベル電位が印加されている。加えて、配線ＷＤ［ｊ］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ］大きい電位が印加され、配線ＷＤ［ｊ＋１］には接地電位よりもＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ４２から引き続き、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］には、それぞれ基準電位が印加されている。
【０３６８】
なお、電位ＶＸ［ｉ＋１，ｊ］、及び電位ＶＸ［ｉ＋１，ｊ＋１］は、第１アナログデータに対応する電位である。
【０３６９】
このとき、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６１は、導通状態となる。そのため、メモリセルＡＭ［ｉ＋１，ｊ］において、配線ＷＤ［ｊ］とノードＮ［ｉ＋１，ｊ］とが接続されるため、ノードＮ［ｉ＋１，ｊ］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ］となる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］において、配線ＷＤ［ｊ＋１］とノードＮ［ｉ＋１，ｊ＋１］とが接続されるため、ノードＮ［ｉ＋１，ｊ＋１］の電位は、ＶＰＲ−ＶＸ［ｉ＋１，ｊ＋１］となり、メモリセルＡＭｒｅｆ［ｉ＋１］において、配線ＷＤｒｅｆとノードＮｒｅｆ［ｉ＋１］とが接続されるため、ノードＮｒｅｆ［ｉ＋１］の電位は、ＶＰＲとなる。
【０３７０】
ここで、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ］は、次の式で表すことができる。
【０３７１】
【数１０】
2018101783.tif 000012
【０３７２】
このとき、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１１［ｊ］から配線Ｂ［ｊ］に流れる電流は、Ｉ０［ｉ，ｊ］＋Ｉ０［ｉ＋１，ｊ］となる。
【０３７３】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ０［ｉ＋１，ｊ＋１］は、次の式で表すことができる。
【０３７４】
【数１１】
2018101783.tif 000013
【０３７５】
このとき、列出力回路ＣＯＴ［ｊ＋１］の端子ＣＴ１１［ｊ＋１］から配線Ｂ［ｊ＋１］に流れる電流は、Ｉ０［ｉ，ｊ＋１］＋Ｉ０［ｉ＋１，ｊ＋１］となる。
【０３７６】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ０［ｉ＋１］は、次の式で表すことができる。
【０３７７】
【数１２】
2018101783.tif 000014
【０３７８】
このとき、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから配線Ｂｒｅｆに流れる電流は、Ｉｒｅｆ０［ｉ］＋Ｉｒｅｆ０［ｉ＋１］となる。
【０３７９】
時刻Ｔ４４から時刻Ｔ４５までの間において、時刻Ｔ４１から時刻Ｔ４２までの動作、又は時刻Ｔ４３から時刻Ｔ４４までの動作と同様に、残りのメモリセルＡＭに第１アナログデータに対応する電位が書き込まれ、残りのメモリセルＡＭｒｅｆに電位ＶＰＲが書き込まれるものとする。したがって、全てのメモリセルＡＭのそれぞれのトランジスタＴｒ６２に流れる電流の総和は、Ｂ［ｊ］から流れる電流となり、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。
【０３８０】
ここで、電流源回路ＣＵＲＥＦについて着目する。電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆと電気的に接続されている配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ０［ｉ］（このΣはｉについて和をとっている。）の電流が流れるため、該電流は、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆの電位に応じて、トランジスタＴｒ７８の第２端子から第１端子への方向に出力される。
【０３８１】
ところで、図３０において、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流をＩＣＭｒｅｆと記載しているが、本明細書では、時刻Ｔ４９より前の時刻において、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流をＩＣＭｒｅｆ０と記載する。
【０３８２】
したがって、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流ＩＣＭｒｅｆ０は、次の式のように示すことができる。
【０３８３】
【数１３】
2018101783.tif 000015
【０３８４】
なお、電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］のゲートの電位がトランジスタＴｒ７８のゲートの電位（端子ＣＴｒｅｆの電位）と等しいため、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］のそれぞれから同じ電流ＩＣＭｒｅｆ０を出力する。ただし、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］とトランジスタＴｒ７８と、のそれぞれのトランジスタサイズ、構成は同じものとする。
【０３８５】
時刻Ｔ４６以降かつ時刻Ｔ５１以前については、図３１を用いて説明する。時刻Ｔ４６から時刻Ｔ４７までの間において、配線ＯＲＰを高レベル電位とし、配線ＯＲＭを高レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７３のゲートに高レベル電位が印加されるため、トランジスタＴｒ７３は導通状態となる。そのため、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれの容量素子Ｃ７１の第１端子に低レベル電位が印加され、容量素子Ｃ５１の電位が初期化される。また、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７６のゲートに高レベル電位が印加されるため、トランジスタＴｒ７６は導通状態となる。そのため、列出力回路ＯＵＴ［１］乃至列出力回路ＯＵＴ［ｎ］のそれぞれの容量素子Ｃ７２の第１端子に低レベル電位が印加され、容量素子Ｃ７２の電位が初期化される。なお、時刻Ｔ４６の時点において、配線ＯＳＰには低レベル電位を印加して、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７２を非導通状態とし、配線ＯＳＭには低レベル電位を印加して、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７５を非導通状態としている。
【０３８６】
時刻Ｔ４７から時刻Ｔ４８までの間において、配線ＯＲＰ及び配線ＯＲＭを低レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７３のゲートに低レベル電位が印加されるため、トランジスタＴｒ７３は非導通状態となる。また、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７６のゲートに低レベル電位が印加されるため、トランジスタＴｒ７６は非導通状態となる。
【０３８７】
時刻Ｔ４８から時刻Ｔ４９までの間において、配線ＯＳＰを高レベル電位とする。このとき、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７２のゲートに高レベル電位が印加されるため、トランジスタＴｒ７２は導通状態となる。ところで、列出力回路ＣＯＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が大きいとき、トランジスタＴｒ７２の第１端子から、トランジスタＴｒ７２の第２端子を経由して、容量素子Ｃ７１の第１端子に電流が流れ、容量素子Ｃ７１によって正の電位が保持される。これにより、トランジスタＴｒ７１のゲートの電位が保持されるため、トランジスタＴｒ７１のソース−ドレイン間に、トランジスタＴｒ７１のゲートの電位に応じた電流が流れる。
【０３８８】
なお、時刻Ｔ４９の時点において、配線ＯＳＰには低レベル電位を印加して、回路ＳＩ［１］乃至回路ＳＩ［ｎ］のそれぞれのトランジスタＴｒ７２を非導通状態としている。このとき、トランジスタＴｒ７１のゲートの電位は、容量素子Ｃ７１によって保持されているため、時刻Ｔ４９以降もトランジスタＴｒ７１のソース−ドレイン間に同じ大きさの電流が流れ続ける。
【０３８９】
時刻Ｔ５０から時刻Ｔ５１までの間において、配線ＯＳＭを高レベル電位とする。このとき、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７５のゲートに高レベル電位が印加されるため、トランジスタＴｒ７５は導通状態となる。ところで、列出力回路ＣＯＴ［ｊ］から出力される電流ＩＢ［ｊ］は、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）となる。ここで、電流ＩＢ［ｊ］よりも電流ＩＣＭｒｅｆ０が小さいとき、容量素子Ｃ７２の第１端子から、トランジスタＴｒ７５の第２端子を経由して、トランジスタＴｒ７５の第１端子に電流が流れ、容量素子Ｃ７２によって負の電位が保持される。これにより、トランジスタＴｒ７４のゲートの電位が保持されるため、トランジスタＴｒ７４のソース−ドレイン間に、トランジスタＴｒ７４のゲートの電位に応じた電流が流れる。
【０３９０】
なお、時刻Ｔ５１の時点において、配線ＯＳＭには低レベル電位を印加して、回路ＳＯ［１］乃至回路ＳＯ［ｎ］のそれぞれのトランジスタＴｒ７５を非導通状態としている。このとき、トランジスタＴｒ７４のゲートの電位は、容量素子Ｃ７２によって保持されているため、時刻Ｔ５１以降もトランジスタＴｒ７４のソース−ドレイン間に同じ大きさの電流が流れ続ける。
【０３９１】
なお、図３１のタイミングチャートでは、トランジスタＴｒ７２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ４８から時刻Ｔ４９までの間の動作）は、トランジスタＴｒ７５を導通状態、又は非導通状態の切り替え動作（時刻Ｔ５０から時刻Ｔ５１までの間の動作）の前に行っていたが、オフセット回路８１５の動作の順序はこれに限定されない。例えば、トランジスタＴｒ７５を導通状態、又は非導通状態の切り替え動作（時刻Ｔ５０から時刻Ｔ５１までの間の動作）を先に行い、後に、トランジスタＴｒ７２の導通状態、又は非導通状態の切り替え動作（時刻Ｔ４８から時刻Ｔ４９までの間の動作）を行ってもよい。
【０３９２】
ここで、時刻Ｔ４６以降から時刻Ｔ５２（図３２に記載）までにおける、列出力回路ＣＯＴ［ｊ］に着目する。列出力回路ＣＯＴ［ｊ］において、配線ＯＬ［ｊ］からトランジスタＴｒ７１の第１端子に流れる電流をＩＣＰ［ｊ］とし、トランジスタＴｒ７４の第１端子から配線ＯＬ［ｊ］に流れる電流をＩＣ［ｊ］とする。また、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］には、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］からの電流ＩＣＭｒｅｆ０が入力される。列出力回路ＣＯＴ［ｊ］と接続されている配線Ｂ［ｊ］には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｎ，ｊ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂ［ｊ］には、ΣＩ０［ｉ，ｊ］（このΣはｉについて和をとっている。）の電流が流れる。時刻Ｔ４６から時刻Ｔ５２までの間では、列出力回路ＣＯＴ［ｊ］において、入力される電流ＩＣＭｒｅｆ０と出力されるΣＩ０［ｉ，ｊ］と、に過不足が生じたとき、回路ＳＯ［ｊ］によって電流ＩＣ［ｊ］を配線ＯＬ［ｊ］に供給する、又は、回路ＳＩ［ｊ］によって電流ＩＣＰ［ｊ］を配線ＯＬ［ｊ］から排出する、動作が行われる。したがって、上記より次の式が成り立つ。
【０３９３】
【数１４】
2018101783.tif 000016
【０３９４】
時刻Ｔ５２以降は、図３２を用いて説明する。時刻Ｔ５２から時刻Ｔ５３までにおいて、配線ＲＷ［ｉ］に基準電位（図３２ではＲＥＦＰと表記している。）よりもＶＷ［ｉ］高い電位が印加される。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
【０３９５】
なお、電位ＶＷ［ｉ］は、第２アナログデータに対応する電位である。
【０３９６】
なお、トランジスタＴｒ６２のゲートの電位の増加分は、配線ＲＷ［ｉ］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子Ｃ５２の容量、トランジスタＴｒ６２のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＲＷ［ｉ］の電位の増加分もトランジスタＴｒ６２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としていることに相当する。
【０３９７】
容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ［ｉ］上昇する。
【０３９８】
ここで、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２の第１端子から第２端子に流れる電流を考える。配線Ｂ［ｊ］からメモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ］は、次の式で表すことができる。
【０３９９】
【数１５】
2018101783.tif 000017
【０４００】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ］から流れる電流は、Ｉ［ｉ，ｊ］−Ｉ０［ｉ，ｊ］（図３２では、ΔＩ［ｉ，ｊ］と表記する。）増加する。
【０４０１】
同様に、配線Ｂ［ｊ＋１］からメモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉ［ｉ，ｊ＋１］は、次の式で表すことができる。
【０４０２】
【数１６】
2018101783.tif 000018
【０４０３】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂ［ｊ＋１］から流れる電流は、Ｉ［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］（図３２では、ΔＩ［ｉ，ｊ＋１］と表記する。）増加する。
【０４０４】
更に、配線ＢｒｅｆからメモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２の第１端子を介して第２端子に流れる電流Ｉｒｅｆ［ｉ］は、次の式で表すことができる。
【０４０５】
【数１７】
2018101783.tif 000019
【０４０６】
つまり、配線ＲＷ［ｉ］に電位ＶＷ［ｉ］を印加することによって、配線Ｂｒｅｆから流れる電流は、Ｉｒｅｆ［ｉ］−Ｉｒｅｆ０［ｉ］（図３２では、ΔＩｒｅｆ［ｉ］と表記する。）増加する。
【０４０７】
ここで、電流源回路ＣＵＲＥＦについて着目する。電流源回路ＣＵＲＥＦと電気的に接続されている配線Ｂｒｅｆには、メモリセルＡＭｒｅｆ［１］乃至メモリセルＡＭｒｅｆ［ｍ］のそれぞれのトランジスタＴｒ６２に流れる電流を足し合わせた電流が流れる。つまり、配線Ｂｒｅｆには、ＩＢｒｅｆ＝ΣＩｒｅｆ［ｉ］（このΣはｉについて和をとっている。）の電流が流れる。該電流は、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆの電位に応じて、トランジスタＴｒ７８の第２端子から第１端子への方向に出力される。
【０４０８】
したがって、電流源回路ＣＵＲＥＦの端子ＣＴｒｅｆから出力される電流ＩＣＭｒｅｆは、次の式のように示すことができる。
【０４０９】
【数１８】
2018101783.tif 000020
【０４１０】
なお、電流源回路ＣＵＲＥＦは、トランジスタＴｒ７７［１］乃至トランジスタＴｒ７７［ｎ］のゲートの電位がトランジスタＴｒ７８のゲートの電位（端子ＣＴｒｅｆの電位）と等しいため、端子ＣＴ１３［１］乃至端子ＣＴ１３［ｎ］のそれぞれから同じ電流ＩＣＭｒｅｆを出力する。
【０４１１】
ここで、配線Ｂ［ｊ］から出力される電流ΔＩＢ［ｊ］について考える。時刻Ｔ５１乃至時刻Ｔ５２では、数式（２．４）を満たすため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］は出力されない。
【０４１２】
時刻Ｔ５２乃至時刻Ｔ５３においては、配線ＲＷ［ｉ］に基準電位よりもＶＷ［ｉ］高い電位が印加されて、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン間電流が変化するため、配線Ｂ［ｊ］から電流ΔＩＢ［ｊ］が出力される。具体的には、列出力回路ＣＯＴ［ｊ］において、回路ＳＯでは、トランジスタＴｒ７４の第１端子から配線ＯＬ［ｊ］に電流ＩＣ［ｊ］が流れ、回路ＳＩでは、配線ＯＬ［ｊ］からトランジスタＴｒ７１の第１端子に電流ＩＣＰ［ｊ］が流れる。そして、列出力回路ＣＯＴ［ｊ］の端子ＣＴ１２［ｊ］には、電流源回路ＣＵＲＥＦの端子ＣＴ１３［ｊ］からの電流ＩＣＭｒｅｆが入力されるため、電流ΔＩＢ［ｊ］は、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れるソース−ドレイン電流をｉについて足し合わせたΣＩ［ｉ，ｊ］を用いて、次の式で表すことができる。
【０４１３】
【数１９】
2018101783.tif 000021
【０４１４】
数式（２．８）に、数式（２．１）乃至数式（２．７）を用いることで、次の式が得られる。
【０４１５】
【数２０】
2018101783.tif 000022
【０４１６】
つまり、数式（２．９）より、電流ΔＩＢ［ｊ］は、第１アナログデータである電位ＶＸ［ｉ，ｊ］と、第２アナログデータである電位ＶＷ［ｉ］と、の積の和に応じた値となる。これにより、電流ΔＩＢ［ｊ］を計測することによって、第１アナログデータと第２アナログデータとの積和値を求めることができる。
【０４１７】
時刻Ｔ５２から時刻Ｔ５３までにおいて、配線ＲＷ［ｉ］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位にしたとき、ＶＷ［ｇ］＝０（ｇは１以上ｍ以下であり、かつｉではない整数である。）となるので、数式（２．９）より、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ，ｊ］ＶＷ［ｉ］が出力される。つまり、メモリセルＡＭ［ｉ，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］から出力される。
【０４１８】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ，ｊ＋１］ＶＷ［ｉ］となり、メモリセルＡＭ［ｉ，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］から出力される。
【０４１９】
時刻Ｔ５３から時刻Ｔ５４までにおいて、配線ＲＷ［ｉ］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれ時刻Ｔ５１から時刻Ｔ５２までの間の電位に戻る。
【０４２０】
時刻Ｔ５４から時刻Ｔ５５までにおいて、配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ［ｉ＋１］高い電位を印加するものとする。このとき、時刻Ｔ５２から時刻Ｔ５３までの動作と同様に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されるため、トランジスタＴｒ６２のゲートの電位が上昇する。
【０４２１】
なお、電位ＶＷ［ｉ＋１］は、第２アナログデータに対応する電位である。
【０４２２】
なお、先述のとおり、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ［ｉ＋１］上昇する。
【０４２３】
ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ［ｉ＋１］上昇することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ］としたとき、配線Ｂ［ｊ］から流れる電流は、Ｉ［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］（図３２では、ΔＩ［ｉ＋１，ｊ］と表記する。）増加することになる。同様に、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ＋１，ｊ＋１］としたとき、配線Ｂ［ｊ＋１］から流れる電流は、Ｉ［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］（図３２では、ΔＩ［ｉ＋１，ｊ＋１］と表記する。）増加することになる。更に、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ＋１］としたとき、配線Ｂｒｅｆから流れる電流は、Ｉｒｅｆ［ｉ＋１］−Ｉｒｅｆ０［ｉ＋１］（図３２では、ΔＩｒｅｆ［ｉ＋１］と表記する。）増加することになる。
【０４２４】
時刻Ｔ５４から時刻Ｔ５５までの動作は、時刻Ｔ５２から時刻Ｔ５３までの動作と同様に考えることができるので、時刻Ｔ５４から時刻Ｔ５５までの動作に対して、数式（２．９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋＶＸ［ｉ＋１，ｊ］ＶＷ［ｉ＋１］となる。つまり、メモリセルＡＭ［ｉ＋１，ｊ］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ］から出力される。
【０４２５】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋＶＸ［ｉ＋１，ｊ＋１］ＶＷ［ｉ＋１］となり、メモリセルＡＭ［ｉ＋１，ｊ＋１］に格納された第１アナログデータと、配線ＲＷ［ｉ＋１］に印加された選択信号に相当する第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］から出力される。
【０４２６】
時刻Ｔ５２から時刻Ｔ５３までにおいて、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ５３から時刻Ｔ５４までの間の電位に戻る。
【０４２７】
時刻Ｔ５６から時刻Ｔ５７までにおいて、配線ＲＷ［ｉ］、及び配線ＲＷ［ｉ＋１］を除く配線ＲＷ［１］乃至配線ＲＷ［ｍ］のそれぞれの電位を基準電位とし、配線ＲＷ［ｉ］に基準電位よりもＶＷ２［ｉ］高い電位を印加し、配線ＲＷ［ｉ＋１］に基準電位よりもＶＷ２［ｉ＋１］低い電位を印加するものとする。このとき、時刻Ｔ５２から時刻Ｔ５３までの動作と同様に、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されるため、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２のゲートの電位が上昇する。同時に、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されるため、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２のゲートの電位が下降する。
【０４２８】
なお、電位ＶＷ２［ｉ］、及び電位ＶＷ２［ｉ＋１］は、第２アナログデータに対応する電位である。
【０４２９】
なお、メモリセルＡＭ、及びメモリセルＡＭｒｅｆにおけるそれぞれの容量結合係数を１としているため、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれの容量素子Ｃ５２の第２端子に、電位ＶＷ２［ｉ］が印加されることによって、ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位は、それぞれＶＷ２［ｉ］上昇する。また、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、電位−ＶＷ２［ｉ＋１］が印加されることによって、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれＶＷ２［ｉ＋１］下降する。
【０４３０】
ノードＮ［ｉ，ｊ］、ノードＮ［ｉ，ｊ＋１］、及びノードＮｒｅｆ［ｉ］の電位がそれぞれＶＷ２［ｉ］上昇することにより、メモリセルＡＭ［ｉ，ｊ］、メモリセルＡＭ［ｉ，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ］のそれぞれのトランジスタＴｒ６２に流れる電流の量が増加する。ここで、メモリセルＡＭ［ｉ，ｊ］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ］とし、メモリセルＡＭ［ｉ，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ］のトランジスタＴｒ６２に流れる電流をＩｒｅｆ［ｉ］とする。
【０４３１】
また、ノードＮ［ｉ＋１，ｊ］、ノードＮ［ｉ＋１，ｊ＋１］、及びノードＮｒｅｆ［ｉ＋１］の電位がそれぞれＶＷ２［ｉ＋１］下降することにより、メモリセルＡＭ［ｉ＋１，ｊ］、メモリセルＡＭ［ｉ＋１，ｊ＋１］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれのトランジスタＴｒ６２に流れる電流の量が減少する。ここで、メモリセルＡＭ［ｉ＋１，ｊ］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ］とし、メモリセルＡＭ［ｉ＋１，ｊ＋１］のトランジスタＴｒ６２に流れる電流をＩ２［ｉ，ｊ＋１］とし、メモリセルＡＭｒｅｆ［ｉ＋１］のトランジスタＴｒ６２に流れる電流をＩ２ｒｅｆ［ｉ＋１］とする。
【０４３２】
このとき、配線Ｂ［ｊ］に流れる電流は、（Ｉ２［ｉ，ｊ］−Ｉ０［ｉ，ｊ］）＋（Ｉ２［ｉ＋１，ｊ］−Ｉ０［ｉ＋１，ｊ］）（図３２では、ΔＩ［ｊ］と表記する。）増加することになる。また、配線Ｂ［ｊ＋１］に流れる電流は、（Ｉ２［ｉ，ｊ＋１］−Ｉ０［ｉ，ｊ＋１］）＋（Ｉ２［ｉ＋１，ｊ＋１］−Ｉ０［ｉ＋１，ｊ＋１］）（図３２では、ΔＩ［ｊ＋１］と表記し、ΔＩ［ｊ＋１］は負の電流であるとする。）増加することになる。そして、配線Ｂｒｅｆ［ｊ］に流れる電流は、（Ｉｒｅｆ［ｉ，ｊ］−Ｉｒｅｆ０［ｉ，ｊ］）＋（Ｉｒｅｆ［ｉ＋１，ｊ］−Ｉｒｅｆ０［ｉ＋１，ｊ］）（図３２では、ΔＩＢｒｅｆと表記する。）増加することになる。
【０４３３】
時刻Ｔ５６から時刻Ｔ５７までの動作は、時刻Ｔ５２から時刻Ｔ５３までの動作と同様に考えることができるので、時刻Ｔ５６から時刻Ｔ５７までの動作に対して、数式（２．９）を用いると、配線Ｂ［ｊ］から出力される差分電流は、ΔＩＢ［ｊ］＝２ｋ｛ＶＸ［ｉ，ｊ］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ］ＶＷ２［ｉ＋１］｝となる。つまり、メモリセルＡＭ［ｉ，ｊ］及びメモリセルＡＭ［ｉ＋１，ｊ］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の各々の積の足し合わせに対応したデータが、配線Ｂ［ｊ］から出力される。
【０４３４】
また、同様に、配線Ｂ［ｊ＋１］から出力される差分電流は、ΔＩＢ［ｊ＋１］＝２ｋ｛ＶＸ［ｉ，ｊ＋１］ＶＷ２［ｉ］−ＶＸ［ｉ＋１，ｊ＋１］ＶＷ２［ｉ＋１］｝となり、メモリセルＡＭ［ｉ，ｊ＋１］及びメモリセルＡＭ［ｉ＋１，ｊ＋１］に格納されたそれぞれの第１アナログデータと、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］に印加された選択信号に相当するそれぞれの第２アナログデータと、の積に対応したデータが、配線Ｂ［ｊ＋１］から出力される。
【０４３５】
時刻Ｔ５７以降において、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］には接地電位を印加している。このとき、メモリセルＡＭ［ｉ，１］乃至メモリセルＡＭ［ｉ，ｎ］、メモリセルＡＭ［ｉ＋１，１］乃至メモリセルＡＭ［ｉ＋１，ｎ］、メモリセルＡＭｒｅｆ［ｉ］、及びメモリセルＡＭｒｅｆ［ｉ＋１］のそれぞれの容量素子Ｃ５２の第２端子に、接地電位が印加されるため、ノードＮ［ｉ，１］乃至ノードＮ［ｉ，ｎ］、ノードＮ［ｉ＋１，１］乃至ノードＮ［ｉ＋１，ｎ］、ノードＮｒｅｆ［ｉ］、及びノードＮｒｅｆ［ｉ＋１］の電位は、それぞれ時刻Ｔ５５から時刻Ｔ５６までの間の電位に戻る。
【０４３６】
以上のように、図２５に示す回路を構成することによって、上述したニューラルネットワークの計算に必要な積和演算処理を実行できる。また、該積和演算はデジタル値による演算でないため、大規模なデジタル回路を構成する必要が無いため、回路規模をより小さくすることができる。
【０４３７】
ここで、第１アナログデータを重み係数として、複数の第２アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンの重み係数ｗｓ［ｋ］・１（ｋ）乃至ｗｓ［ｋ］・Ｑ［ｋ−１］（ｋ）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］にそれぞれ第（ｋ−１）層の各ニューロンの出力信号ｚ１・ｓ［ｋ］（ｋ−１）乃至ｚＱ［ｋ−１］・ｓ［ｋ］（ｋ−１）を第２アナログデータとして供給することで、第ｋ層の第ｓ［ｋ］ニューロンに入力される信号の総和ｕｓ［ｋ］（ｋ）を計算することができる。つまり、式（１．１）に示した積和演算を半導体装置７００によって実現することができる。
【０４３８】
また、教師付き学習で重み係数の更新を行うとき、メモリセルＡＭ［１，ｊ］乃至メモリセルＡＭ［ｍ，ｊ］に、第ｋ層の第ｓ［ｋ］ニューロンから第（ｋ＋１）層の各ニューロンに信号が送られるときに掛かる重み係数ｗ１・ｓ［ｋ］（ｋ＋１）乃至ｗＱ［ｋ＋１］ｓ［ｋ］（ｋ＋１）を第１アナログデータとして格納し、配線ＲＷ［１］乃至配線ＲＷ［ｍ］に第（ｋ＋１）層の各ニューロンの誤差δ１（ｋ＋１）乃至δＱ［ｋ＋１］（ｋ＋１）を第２アナログデータとして供給すると、式（１．３）におけるΣｗｓ［ｋ＋１］・ｓ［ｋ］（ｋ＋１）・δｓ［ｋ＋１］（ｋ＋１）の値を、配線Ｂ［ｊ］に流れる差分電流ΔＩＢ［ｊ］から得ることができる。つまり、式（１．３）に示した演算の一部を半導体装置７００によって実現することができる。
【０４３９】
なお、本実施の形態で説明した半導体装置８００に含まれる回路はそれぞれ、半導体基板に設けられたトランジスタと、絶縁層上に設けられたトランジスタを用いて構成することができる。具体的には、図３３に示すように、半導体基板１００に設けられた回路８１０ａと、絶縁層１１０上に設けられた回路８１０ｂによって、オフセット回路を構成することができる。また、半導体基板１００に設けられた回路７２０ａと、絶縁層１１０上に設けられた回路７２０ｂによって、メモリセルアレイを構成することができる。
【０４４０】
例えば、図２６又は図２８に示すトランジスタのうち、トランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７５、Ｔｒ７６には回路８１０ｂに設けられたＯＳトランジスタを用い、その他のトランジスタは、回路８１０ａに設けることができる。また、図２７又は図２９に示すトランジスタＴｒ６１には回路７２０ｂに設けられたＯＳトランジスタを用い、トランジスタＴｒ９２は、回路７２０ａに設けることができる。
【０４４１】
以上の通り、本発明の一態様に係る表示システムは、ニューラルネットワークを用いることにより、環境に応じてユーザーの嗜好に沿う画像処理を行うことができる。
【０４４２】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０４４３】
（実施の形態３）
本実施の形態では、上記実施の形態で説明した表示システム１０に用いることができるトランジスタの構成例について説明する。
【０４４４】
＜ＯＳトランジスタの構成例＞
図３４（Ａ）は、トランジスタ６０１の構成例を示す上面図である。図３４（Ｂ）は、図３４（Ａ）のＸ１−Ｘ２線断面図であり、図３４（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図３４（Ｂ）は、トランジスタ６０１のチャネル長方向の断面構造を示す図であり、図３４（Ｃ）は、トランジスタ６０１のチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図３４（Ａ）では、一部の構成要素が省略されている。
【０４４５】
トランジスタ６０１は、図３乃至図５、図１８、図３３において絶縁層１１０上に形成されるトランジスタとして用いることができる。
【０４４６】
本発明の一態様に係る半導体装置は、絶縁層６１２乃至６２０、金属酸化物膜６２１乃至６２４、導電層６５０乃至６５３を有する。トランジスタ６０１は絶縁表面に形成される。図３４では、トランジスタ６０１が絶縁層６１１上に形成される場合を例示している。トランジスタ６０１は絶縁層６１８及び絶縁層６１９で覆われている。
【０４４７】
なお、トランジスタ６０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０４４８】
導電層６５０は、トランジスタ６０１のゲート電極として機能する領域を有する。導電層６５１、導電層６５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層６５３は、バックゲート電極として機能する領域を有する。絶縁層６１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層６１４乃至絶縁層６１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層６１８は層間絶縁層としての機能を有する。絶縁層６１９はバリア層としてとしての機能を有する。
【０４４９】
金属酸化物膜６２１乃至６２４をまとめて酸化物層６３０と呼ぶ。図３４（Ｂ）、図３４（Ｃ）に示すように、酸化物層６３０は、金属酸化物膜６２１、金属酸化物膜６２２、金属酸化物膜６２４が順に積層されている領域を有する。また、一対の金属酸化物膜６２３は、それぞれ導電層６５１、導電層６５２上に位置する。トランジスタ６０１がオン状態のとき、チャネル形成領域は酸化物層６３０のうち主に金属酸化物膜６２２に形成される。
【０４５０】
金属酸化物膜６２４は、金属酸化物膜６２１乃至６２３、導電層６５１、導電層６５２を覆っている。絶縁層６１７は金属酸化物膜６２３と導電層６５０との間に位置する。導電層６５１、導電層６５２はそれぞれ、金属酸化物膜６２３、金属酸化物膜６２４、絶縁層６１７を介して、導電層６５０と重なる領域を有する。
【０４５１】
導電層６５１及び導電層６５２は、金属酸化物膜６２１及び金属酸化物膜６２２を形成するためのハードマスクから作製されている。そのため、導電層６５１及び導電層６５２は、金属酸化物膜６２１および金属酸化物膜６２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜６２１、６２２、導電層６５１、導電層６５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜６２１及び金属酸化物膜６２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層６５１及び導電層６５２を形成する。
【０４５２】
絶縁層６１１乃至６１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層６１１乃至６１８はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層６１１乃至６１８を構成する層は、複数の絶縁材料を含んでいてもよい。
【０４５３】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
【０４５４】
酸化物層６３０の酸素欠損の増加を抑制するため、絶縁層６１６乃至絶縁層６１８は、酸素を含む絶縁層であることが好ましい。絶縁層６１６乃至絶縁層６１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層６３０に酸素を供給することで、酸化物層６３０の酸素欠損を補償することができる。トランジスタ６０１の信頼性および電気的特性を向上することができる。
【０４５５】
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
【０４５６】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。
【０４５７】
酸化物層６３０の水素濃度の増加を防ぐために、絶縁層６１２乃至６１９中の水素濃度を低減することが好ましい。特に絶縁層６１３乃至６１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０４５８】
上掲の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０４５９】
トランジスタ６０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層６３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層６３０から酸素が放出されること、酸化物層６３０に水素が侵入することを抑えることができる。トランジスタ６０１の信頼性、電気的特性を向上できる。
【０４６０】
例えば、絶縁層６１９をバリア層として機能させ、かつ絶縁層６１１、６１２、６１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
【０４６１】
絶縁層６１１乃至６１８の構成例を記す。この例では、絶縁層６１１、６１２、６１５、６１９は、それぞれ、バリア層として機能する。絶縁層６１６乃至６１８は過剰酸素を含む酸化物層である。絶縁層６１１は窒化シリコンであり、絶縁層６１２は酸化アルミニウムであり、絶縁層６１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層６１４乃至６１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層６１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層６１８は、酸化シリコンである。絶縁層６１９は酸化アルミニウムである。
【０４６２】
導電層６５０乃至６５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０４６３】
導電層６５０乃至６５３の構成例を記す。導電層６５０は窒化タンタル、又はタングステン単層である。あるいは、導電層６５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層６５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層６５２の構成は導電層６５１と同じである。導電層６５３は窒化タンタルであり、導電体はタングステンである。
【０４６４】
トランジスタ６０１のオフ電流の低減のために、金属酸化物膜６２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜６２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０４６５】
酸化物層６３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜６２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ６０１を実現できる。
【０４６６】
金属酸化物膜６２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜６２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜６２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜６２１、６２３、６２４も、金属酸化物膜６２２と同様の酸化物で形成することができる。特に、金属酸化物膜６２１、６２３、６２４は、それぞれ、Ｇａ酸化物で形成することができる。
【０４６７】
金属酸化物膜６２２と金属酸化物膜６２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ６０１の閾値電圧が変動してしまう。そのため、金属酸化物膜６２１は、構成要素として、金属酸化物膜６２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜６２２と金属酸化物膜６２１の界面には、界面準位が形成されにくくなり、トランジスタ６０１の閾値電圧等の電気的特性のばらつきを低減することができる。
【０４６８】
金属酸化物膜６２４は、構成要素として、金属酸化物膜６２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜６２２と金属酸化物膜６２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ６０１の電界効果移動度を高くすることができる。
【０４６９】
金属酸化物膜６２１乃至６２４のうち、金属酸化物膜６２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層６１６、６１７から離れている金属酸化物膜６２２にチャネルを形成することができる。
【０４７０】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０４７１】
そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜６２２を形成し、Ｇａ酸化物で金属酸化物膜６２１、６２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜６２１乃至６２３を形成する場合、Ｉｎの含有率は金属酸化物膜６２２のＩｎの含有率を金属酸化物膜６２１、６２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
【０４７２】
例えば、金属酸化物膜６２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜６２１、６２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０４７３】
トランジスタ６０１に安定した電気的特性を付与するには、酸化物層６３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
【０４７４】
例えば、酸化物層６３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層６３０の炭素濃度も同様である。
【０４７５】
酸化物層６３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜６２２のアルカリ土類金属の濃度についても同様である。
【０４７６】
酸化物層６３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【０４７７】
上掲した金属酸化物膜６２２の不純物濃度は、ＳＩＭＳにより得られる値である。
【０４７８】
金属酸化物膜６２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ６０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜６２２中の酸素欠損を低減することで、トランジスタ６０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜６２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。
【０４７９】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜６２２にチャネル形成領域が設けられるので、金属酸化物膜６２２に水素が含まれていると、トランジスタ６０１はノーマリーオン特性となりやすい。このため、金属酸化物膜６２２中の水素はできる限り低減されていることが好ましい。
【０４８０】
図３４は、酸化物層６３０が４層構造の例であるが、これに限定されない。例えば、酸化物層６３０を金属酸化物膜６２１又は金属酸化物膜６２３のない３層構造とすることができる。又は、酸化物層６３０の任意の層の間、酸化物層６３０の上、酸化物層６３０の下のいずれか二箇所以上に、金属酸化物膜６２１乃至６２４と同様の金属酸化物膜を１層又は複数を設けることができる。
【０４８１】
図３５を参照して、金属酸化物膜６２１、６２２、６２４の積層によって得られる効果を説明する。図３５は、トランジスタ６０１のチャネル形成領域のエネルギーバンド構造の模式図である。
【０４８２】
図３５中、Ｅｃ６１６ｅ、Ｅｃ６２１ｅ、Ｅｃ６２２ｅ、Ｅｃ６２４ｅ、Ｅｃ６１７ｅは、それぞれ、絶縁層６１６、金属酸化物膜６２１、金属酸化物膜６２２、金属酸化物膜６２４、絶縁層６１７の伝導帯下端のエネルギーを示している。
【０４８３】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０４８４】
絶縁層６１６、６１７は絶縁体であるため、Ｅｃ６１６ｅとＥｃ６１７ｅは、Ｅｃ６２１ｅ、Ｅｃ６２２ｅ、およびＥｃ６２４ｅよりも真空準位に近い（電子親和力が小さい）。
【０４８５】
金属酸化物膜６２２は、金属酸化物膜６２１、６２４よりも電子親和力が大きい。例えば、金属酸化物膜６２２と金属酸化物膜６２１との電子親和力の差、および金属酸化物膜６２２と金属酸化物膜６２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０４８６】
トランジスタ６０１のゲート電極（導電層６５０）に電圧を印加すると、金属酸化物膜６２１、金属酸化物膜６２２、金属酸化物膜６２４のうち、電子親和力が大きい金属酸化物膜６２２に主にチャネルが形成される。
【０４８７】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜６２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０４８８】
また、金属酸化物膜６２１と金属酸化物膜６２２との間には金属酸化物膜６２１と金属酸化物膜６２２の混合領域が存在する場合がある。また、金属酸化物膜６２４と金属酸化物膜６２２との間には金属酸化物膜６２４と金属酸化物膜６２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜６２１、６２２、６２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。
【０４８９】
このようなエネルギーバンド構造を有する酸化物層６３０において、電子は主に金属酸化物膜６２２を移動することになる。そのため、金属酸化物膜６２１と絶縁層６１２との界面に、又は、金属酸化物膜６２４と絶縁層６１３との界面に準位が存在したとしても、これらの界面準位により、酸化物層６３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ６０１のオン電流を高くすることができる。
【０４９０】
また、図３５に示すように、金属酸化物膜６２１と絶縁層６１６の界面近傍、および金属酸化物膜６２４と絶縁層６１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ６２６ｅ、Ｅｔ６２７ｅが形成され得るものの、金属酸化物膜６２１、６２４があることにより、金属酸化物膜６２２をトラップ準位Ｅｔ６２６ｅ、Ｅｔ６２７ｅから離すことができる。
【０４９１】
なお、Ｅｃ６２１ｅとＥｃ６２２ｅとの差が小さい場合、金属酸化物膜６２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ６２６ｅに達することがある。トラップ準位Ｅｔ６２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ６２２ｅとＥｃ６２４ｅとのエネルギー差が小さい場合も同様である。
【０４９２】
トランジスタ６０１の閾値電圧の変動が低減され、トランジスタ６０１の電気的特性を良好なものとするため、Ｅｃ６２１ｅとＥｃ６２２ｅとの差、Ｅｃ６２４ｅとＥｃ６２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。
【０４９３】
なお、トランジスタ６０１はバックゲート電極を有さない構造とすることもできる。
【０４９４】
＜表示部のトランジスタ＞
次に、半導体基板に設けられたトランジスタと、絶縁層上に設けられたトランジスタとが積層された構造の例について説明する。図３６に、トランジスタＴｒ１００と、トランジスタＴｒ２００と、容量素子Ｃ１００と、が積層された半導体装置６６０の積層構造の例を示す。
【０４９５】
トランジスタＴｒ１００は、図３乃至図５、図１８、図３３における半導体基板１００に設けられたトランジスタに対応する。トランジスタＴｒ２００は、図３乃至図５、図１８、図３３における絶縁層１１０上に設けられたトランジスタに対応する。容量素子Ｃ１００は、例えば、図２、図９、図１１、図１４、図１５、図２６乃至図２９に示す容量素子に対応する。なお、以下では、半導体基板として単結晶シリコンウエハを用いた例について説明する。
【０４９６】
半導体装置６６０は、ＣＭＯＳ層６７１、配線層Ｗ１乃至Ｗ５、トランジスタ層６７２、配線層Ｗ６、Ｗ７の積層で構成されている。
【０４９７】
ＣＭＯＳ層６７１には、トランジスタＴｒ１００が設けられている。トランジスタＴｒ１００のチャネル形成領域は、単結晶シリコンウエハ８７０に設けられている。図３６には、トランジスタＴｒ１００のゲート電極６７３が、配線層Ｗ１乃至Ｗ５を介して、容量素子Ｃ１００の一方の電極６７５と接続されている構成例を示している。
【０４９８】
トランジスタ層６７２には、絶縁層６１１上にトランジスタＴｒ２００が設けられている。図３６では、トランジスタＴｒ２００がトランジスタ６０１（図３４）と同様の構造を有する。トランジスタＴｒ２００のソース又はドレインの一方に相当する電極６７４は、容量素子Ｃ１００の一方の電極６７５と接続されている。なお、図３６には、トランジスタＴｒ２００がバックゲート電極を配線層Ｗ５に有する場合を例示している。また、配線層Ｗ６には、容量素子Ｃ１００が設けられている。
【０４９９】
このように、単結晶シリコンウエハ８７０に設けられたトランジスタＴｒ１００と、絶縁層６１１上に設けられたトランジスタＴｒ２００を用いることにより、図３乃至図５、図１８、図３３に示す構成を実現することができる。
【０５００】
＜金属酸化物＞
次に、上記のＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
【０５０１】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０５０２】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０５０３】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０５０４】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０５０５】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０５０６】
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０５０７】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０５０８】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０５０９】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０５１０】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０５１１】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０５１２】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０５１３】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０５１４】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０５１５】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０５１６】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０５１７】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０５１８】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０５１９】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０５２０】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０５２１】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０５２２】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０５２３】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０５２４】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、さまざまな半導体装置に最適である。
【０５２５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０５２６】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した表示部２０に用いることができる表示装置の構成例について説明する。
【０５２７】
図３７に、画素部９１０及び駆動回路９２０を有する表示装置９００の構成例を示す。なお、画素部９１０、駆動回路９２０はそれぞれ、図１における画素部２１、駆動回路２３に対応する。
【０５２８】
図３７では、半導体基板９０１、トランジスタ９５１ｎ、トランジスタ９５１ｐ、トランジスタ９６１、トランジスタ９６２、素子分離領域９１８、発光素子９８０、基板９９１、接着層９９２、絶縁膜９９３、遮光層９９４、着色層９９５、接着層９９６等を示している。
【０５２９】
半導体基板９０１にトランジスタのチャネル形成領域を設けることができる。表示装置の作製における加熱工程によって、半導体基板９０１は収縮しにくいため、トランジスタや表示素子の特性の劣化、又は作製工程の歩留まりの低下を抑制し、精細度の高い表示装置を作製できる。
【０５３０】
画素部９１０及び駆動回路９２０は、それぞれ、ｐ型のトランジスタのみを有していてもよく、ｎ型のトランジスタのみを有していてもよく、ｐ型のトランジスタとｎ型のトランジスタの両方を有していてもよい。図３７では、画素部９１０において、半導体基板９０１上にそれぞれｎ型の、トランジスタ９６１及びトランジスタ９６２が設けられている例を示す。また、図３７では、駆動回路９２０において、半導体基板９０１上にｐ型のトランジスタ９５１ｐとｎ型のトランジスタ９５１ｎとが設けられている例を示す。
【０５３１】
トランジスタ９５１ｐは、ｐ型のトランジスタである。トランジスタ９５１ｐは、ｎウェル９１２ｎ、ｐ型不純物領域９１３ｐ、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域９１４ｐ、ゲート絶縁膜９１５、ゲート９１６ａ、サイドウォール９１７、絶縁膜９２１、絶縁膜９２２、導電膜９２３ａ、導電膜９２３ｂ、導電膜９２４ａ、及び導電膜９２４ｂを有する。
【０５３２】
トランジスタ９５１ｐが有するｐ型不純物領域９１３ｐの一方は、導電膜９２３ａを介して、絶縁膜９２２上の導電膜９２４ａと接続されており、他方は、導電膜９２３ｂを介して、絶縁膜９２２上の導電膜９２４ｂと接続されている。
【０５３３】
トランジスタ９５１ｎは、ｐウェル９１２ｐ、ｎ型不純物領域９１３ｎ、ＬＤＤ領域９１４ｎ、ゲート絶縁膜９１５、ゲート９１６ｂ、サイドウォール９１７、絶縁膜９２１、絶縁膜９２２、導電膜９２３ｃ、導電膜９２３ｄ、導電膜９２４ｃ、及び導電膜９２４ｄを有する。
【０５３４】
トランジスタ９５１ｎが有するｎ型不純物領域９１３ｎの一方は、導電膜９２３ｃを介して、絶縁膜９２２上の導電膜９２４ｃと接続されており、他方は、導電膜９２３ｄを介して、絶縁膜９２２上の導電膜９２４ｄと接続されている。
【０５３５】
トランジスタ９６１は、ｎ型のトランジスタである。トランジスタ９６１は、ｐウェル９１２ｐ、ｎ型不純物領域９１３ｎ、ＬＤＤ領域９１４ｎ、ゲート絶縁膜９１５、ゲート９１６ｃ、サイドウォール９１７、絶縁膜９２１、絶縁膜９２２、導電膜９２３ｅ、導電膜９２３ｆ、導電膜９２４ｅ、及び導電膜９２４ｆを有する。
【０５３６】
トランジスタ９６１が有するｎ型不純物領域９１３ｎの一方は、導電膜９２３ｅを介して、絶縁膜９２２上の導電膜９２４ｅと接続されており、他方は、導電膜９２３ｆを介して、絶縁膜９２２上の導電膜９２４ｆと接続されている。
【０５３７】
トランジスタ９６２は、ｎ型のトランジスタである。トランジスタ９６２は、ｐウェル９１２ｐ、ｎ型不純物領域９１３ｎ、ＬＤＤ領域９１４ｎ、ゲート絶縁膜９１５、ゲート９１６ｄ、サイドウォール９１７、絶縁膜９２１、絶縁膜９２２、導電膜９２３ｇ、導電膜９２３ｈ、導電膜９２４ｇ、及び導電膜９２４ｈを有する。
【０５３８】
トランジスタ９６２が有するｎ型不純物領域９１３ｎの一方は、導電膜９２３ｇを介して、絶縁膜９２２上の導電膜９２４ｇと接続されており、他方は、導電膜９２３ｈを介して、絶縁膜９２２上の導電膜９２４ｈと接続されている。
【０５３９】
トランジスタ９６１のゲート９１６ｃは、トランジスタ９６２のソース又はドレインと接続されている。具体的には、ゲート９１６ｃは、導電膜９２３ｉを介して、導電膜９２４ｇと接続されている。そして、導電膜９２４ｇは、導電膜９２３ｇを介して、ｎ型不純物領域９１３ｎと接続されている。
【０５４０】
図３７に示すように、同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板９０１の一部にｎウェル９１２ｎ又はｐウェル９１２ｐを形成してもよい。例えば、ｎ型の結晶性半導体基板を用いた場合、半導体基板９０１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェル９１２ｐを形成してもよい。同様に、例えば、ｐ型の結晶性半導体基板を用いた場合、半導体基板９０１にｎ型の導電性を付与するリンなどの不純物元素を添加してｎウェル９１２ｎを形成してもよい。
【０５４１】
各トランジスタは一対のｎ型不純物領域９１３ｎ又は一対のｐ型不純物領域９１３ｐを有する。一対の不純物領域の一方は、ソース領域として機能し、他方は、ドレイン領域として機能する。ｎ型不純物領域９１３ｎには、ｎ型の導電性を付与するリンなどの不純物元素が含まれる。ｐ型不純物領域９１３ｐには、ｐ型の導電性を付与するホウ素などの不純物元素が含まれる。
【０５４２】
各トランジスタは、低濃度不純物領域を有していてもよい。ｎ型のトランジスタのＬＤＤ領域９１４ｎには、ｎ型の導電性を付与するリンなどの不純物元素が含まれる。ｐ型のトランジスタのＬＤＤ領域９１４ｐには、ｐ型の導電性を付与するホウ素などの不純物元素が含まれる。
【０５４３】
ゲート絶縁膜９１５は、半導体基板９０１と各トランジスタのゲートの間に位置する。各トランジスタのゲートは、ゲート絶縁膜９１５を挟んで、半導体基板９０１のチャネル形成領域と重なる。
【０５４４】
各トランジスタは、素子分離領域９１８により電気的に分離されている。素子分離領域９１８は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
【０５４５】
発光素子９８０は、電極９８１、ＥＬ層９８３、及び電極９８５を有する。発光素子９８０は、基板９９１側に光を射出する。
【０５４６】
電極９８１及び電極９８５のうち、一方は、陽極として機能し、他方は、陰極として機能する。電極９８１及び電極９８５の間に、発光素子９８０の閾値電圧より高い電圧を印加すると、ＥＬ層９８３に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層９８３において再結合し、ＥＬ層９８３に含まれる発光物質が発光する。
【０５４７】
トランジスタ９６１のソース又はドレインは、導電膜９２７を介して、絶縁膜９２５上の電極９８１と電気的に接続されている。
【０５４８】
絶縁膜９２２及び絶縁膜９２５等の上面には、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０５４９】
電極９８１は画素電極として機能し、発光素子９８０ごとに設けられている。隣り合う２つの電極９８１は、絶縁膜９２８によって電気的に絶縁されている。電極９８５は、共通電極として機能し、複数の発光素子９８０にわたって設けられている。
【０５５０】
図３７では、絶縁膜９２８が無機絶縁膜である例を示すが、絶縁膜９２８は有機絶縁膜であってもよい。
【０５５１】
半導体基板９０１とは異なる基板上で作製された、絶縁膜９９３、遮光層９９４、及び着色層９９５は、接着層９９６によって、半導体基板９０１と貼り合わされている。トランジスタ等に比べて微細な加工が必要とされない機能素子又は機能膜のみを基板上に作製する場合は、基板の熱収縮の影響を受けにくいこともある。そのため、絶縁膜９９３、遮光層９９４、及び着色層９９５等は、半導体基板上に作製しなくても構わない。なお、作製において微細な加工が必要な場合は、絶縁膜９９３、遮光層９９４、及び着色層９９５等も、半導体基板上に作製することが好ましい。
【０５５２】
例えば、基板９９１上に、絶縁膜９９３、遮光層９９４、及び着色層９９５を直接形成してもよい。なお、発光素子又はトランジスタが、水分等の不純物により劣化しやすい場合、基板９９１のガスバリア性が低いと、表示装置の信頼性が不十分となる場合がある。基板９９１にガスバリア性が低い材料（有機樹脂など）を用いる場合には、絶縁膜９９３のガスバリア性が高いことが好ましい。そのため、作製基板上で作製した絶縁膜９９３、遮光層９９４、及び着色層９９５を接着層９９６で半導体基板９０１上に転置した後、作製基板を剥離し、絶縁膜９９３と基板９９１とを接着層９９２で貼り合わせてもよい。耐熱性の高い作製基板上で高温をかけて絶縁膜９９３を形成することで、絶縁膜９９３のガスバリア性を高めることができる。
【０５５３】
発光素子９８０は、接着層９９６を介して着色層９９５と重なる。絶縁膜９２８は、接着層９９６を介して遮光層９９４と重なる。
【０５５４】
なお、図３７においては、画素部９１０に発光素子９８０が設けられた構成例を示したが、画素部９１０に設けられる表示素子は発光素子に限られない。例えば、発光素子９８０に代えて液晶素子を設けることもできる。この場合、液晶素子として反射型液晶素子を用い、光が基板９９１側に射出される構成とすることが好ましい。
【０５５５】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【０５５６】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した表示システムを搭載することが可能な電子機器について説明する。
【０５５７】
電子機器としては、例えば、テレビジョン装置、プロジェクター、プロジェクションテレビ（リアプロジェクター）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０５５８】
また、本発明の一態様の電子機器は二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
【０５５９】
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
【０５６０】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【０５６１】
図３８（Ａ）、（Ｂ）に、ヘッドマウントディスプレイ７９００の斜視図を示す。図３８（Ｃ）は、ヘッドマウントディスプレイ７９００の使用者の顔に接する面の概略図である。
【０５６２】
ヘッドマウントディスプレイ７９００は、本体７９０２及び装着部７９０３を有し、本体７９０２には、表示装置７９０１及びレンズ７９０４が取り付けられている。使用者は、レンズ７９０４を通して、表示装置７９０１の表示を視認することができる。
【０５６３】
装着部７９０３の長さ及びレンズ７９０４の位置は、使用者によって、適宜変更できる仕様である。
【０５６４】
ヘッドマウントディスプレイ７９００は、ヘッドトラッキング装置等の視線追従装置を有することが好ましい。これにより、使用者の視線を追跡し、視線に合った表示を行うことで、臨場感を高めることができる。
【０５６５】
また、ヘッドマウントディスプレイ７９００は、アンテナ、バッテリ、カメラ、スピーカ、ヘッドホン、イヤホン、マイク、及び操作ボタンのうち、一つ以上を有することが好ましい。
【０５６６】
ヘッドマウントディスプレイ７９００は、使用者が装着する本体（表示ユニット）とは別に、映像処理又は音声処理等を行うプロセッサを含むユニット、本体に電力を供給するバッテリを含むユニット等を有していてもよい。各ユニットは、有線又は無線により接続することができる。
【０５６７】
本実施の形態では、没入型のヘッドマウントディスプレイを例示したが、本発明の一態様の表示装置は、透過型のヘッドマウントディスプレイに適用されてもよい。
【０５６８】
ヘッドマウントディスプレイは使用者が頭に装着して用いるため、長時間使用しても疲労しないように、軽量であることが望まれる。本発明の一態様の表示装置は、小型及び薄型にすることが容易であるため、軽量化が可能であり、ヘッドマウントディスプレイに好適に用いることができる。
【０５６９】
本発明の一態様の表示装置は、高い精細度を有するため、複雑な構成（例えば、両眼視差を含む画像や、立体視用のメガネ）を用いなくとも、使用者が画像に立体感を得ることができる。そのため、ヘッドマウントディスプレイの表示内容への高い没入感が得られる。
【０５７０】
図３９に、プロジェクター７９１０を示す。プロジェクター７９１０は、表示装置７９１１と光学系７９１２を有する。なお、プロジェクター７９１０から投射された画像はスクリーン７９１３に投影される。
【０５７１】
表示装置７９１１は、表示素子として有機ＥＬ素子を有していてもよい。自発光の表示素子を用いることで、プロジェクター７９１０に、別途、光源を設ける必要がない。したがって、プロジェクター７９１０を軽量、かつ、小型にすることができる。
【０５７２】
図３９（Ａ）は三板式のプロジェクターであり、３つの表示装置７９１１を有する。各表示装置７９１１は、凹曲面の表示面を有する。
【０５７３】
図３９（Ｂ）は単板式のプロジェクターであり、１つの表示装置７９１１を有する。表示装置７９１１は、凸曲面の表示面を有する。
【０５７４】
図３９（Ｃ）は超短焦点のプロジェクターである。投射したいスクリーン又は壁等の近くに配置することができるため、狭い場所や限られた空間での使用に効果的である。
【０５７５】
光学系７９１２は、ミラー、プリズム、位相差板、レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルム、及びＩＲフィルムのうち、少なくとも一つを有することが好ましい。例えば、表示装置７９１１から射出された光は、ズームレンズを通してスクリーンに投影される。
【０５７６】
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
【符号の説明】
【０５７７】
１０    表示システム
２０    表示部
２１    画素部
２２    画素
２３    駆動回路
２４    駆動回路
２５    信号生成回路
２６    レベルシフタ
２７    タッチセンサユニット
２８    演算回路
３０    ホスト
３１    プロセッサ
３２    ＧＰＵ
３３    記憶装置
３４    インターフェース
３５    インターフェース
３６    システムバス
３７    ソフトウェア
４０    装置
１００    半導体基板
１１０    絶縁層
２０１    シフトレジスタ
２０２    バッファ
２１１    コントローラ
２１２    シフトレジスタ
２１３    ラッチ回路
２１４    レベルシフタ
２１５    パストランジスタロジック回路
２１６    増幅回路
２２１    コントローラ
２２２    インターフェース
２２３    フレームメモリ
２２４    画像処理回路
２２５    記憶装置
２２６    レジスタ
２２７    タイミングコントローラ
２２８    センサコントローラ
２２９    クロック生成回路
２３０    タッチセンサコントローラ
２３１    調光回路
２３２    調色回路
２３３    ガンマ補正回路
２３４    ＥＬ補正回路
２４１    光センサ
２４２    開閉センサ
２４３    加速度センサ
２５０    記憶装置
２５１    制御部
２５２    セルアレイ
２５３    周辺回路
２５４    センスアンプ回路
２５５    駆動回路
２５６    メインアンプ
２５７    入出力回路
２５８    メモリセル
３００    レジスタ部
３０１    レジスタ
３２０    保持回路
３３０    セレクタ
３４０    フリップフロップ回路
３４１    インバータ
３４６    インバータ
３４７    アナログスイッチ
３４８    アナログスイッチ
３５１    インバータ
３５３    インバータ
３５４    クロックドインバータ
３５５    アナログスイッチ
３５６    バッファ
４００    レベルシフタ
４１０    バッファ
４２０    差動アンプ
４３０    ロジック回路
５０１    回路
５０２    回路
５０３    回路
５０４    回路
６０１    トランジスタ
６１１    絶縁層
６１２    絶縁層
６１３    絶縁層
６１４    絶縁層
６１５    絶縁層
６１６    絶縁層
６１７    絶縁層
６１８    絶縁層
６１９    絶縁層
６２０    絶縁層
６２１    金属酸化物膜
６２２    金属酸化物膜
６２３    金属酸化物膜
６２４    金属酸化物膜
６３０    酸化物層
６５０    導電層
６５１    導電層
６５２    導電層
６５３    導電層
６６０    半導体装置
６７１    ＣＭＯＳ層
６７２    トランジスタ層
６７３    ゲート電極
６７４    電極
６７５    電極
７００    半導体装置
７２０    メモリセルアレイ
７２１    メモリセルアレイ
７６０    メモリセルアレイ
８００    半導体装置
８１０    オフセット回路
８１１    オフセット回路
８１５    オフセット回路
８７０    単結晶シリコンウエハ
９００    表示装置
９０１    半導体基板
９１０    画素部
９１２    ウェル
９１３    不純物領域
９１４    ＬＤＤ領域
９１５    ゲート絶縁膜
９１６    ゲート
９１７    サイドウォール
９１８    素子分離領域
９２０    駆動回路
９２１    絶縁膜
９２２    絶縁膜
９２３    導電膜
９２４    導電膜
９２５    絶縁膜
９２７    導電膜
９２８    絶縁膜
９５１    トランジスタ
９６１    トランジスタ
９６２    トランジスタ
９８０    発光素子
９８１    電極
９８３    ＥＬ層
９８５    電極
９９１    基板
９９２    接着層
９９３    絶縁膜
９９４    遮光層
９９５    着色層
９９６    接着層
７９００    ヘッドマウントディスプレイ
７９０１    表示装置
７９０２    本体
７９０３    装着部
７９０４    レンズ
７９１０    プロジェクター
７９１１    表示装置
７９１２    光学系
【図１】
2018101783.tif 000023
【図２】
2018101783.tif 000024
【図３】
2018101783.tif 000025
【図４】
2018101783.tif 000026
【図５】
2018101783.tif 000027
【図６】
2018101783.tif 000028
【図７】
2018101783.tif 000029
【図８】
2018101783.tif 000030
【図９】
2018101783.tif 000031
【図１０】
2018101783.tif 000032
【図１１】
2018101783.tif 000033
【図１２】
2018101783.tif 000034
【図１３】
2018101783.tif 000035
【図１４】
2018101783.tif 000036
【図１５】
2018101783.tif 000037
【図１６】
2018101783.tif 000038
【図１７】
2018101783.tif 000039
【図１８】
2018101783.tif 000040
【図１９】
2018101783.tif 000041
【図２０】
2018101783.tif 000042
【図２１】
2018101783.tif 000043
【図２２】
2018101783.tif 000044
【図２３】
2018101783.tif 000045
【図２４】
2018101783.tif 000046
【図２５】
2018101783.tif 000047
【図２６】
2018101783.tif 000048
【図２７】
2018101783.tif 000049
【図２８】
2018101783.tif 000050
【図２９】
2018101783.tif 000051
【図３０】
2018101783.tif 000052
【図３１】
2018101783.tif 000053
【図３２】
2018101783.tif 000054
【図３３】
2018101783.tif 000055
【図３４】
2018101783.tif 000056
【図３５】
2018101783.tif 000057
【図３６】
2018101783.tif 000058
【図３７】
2018101783.tif 000059
【図３８】
2018101783.tif 000060
【図３９】
2018101783.tif 000061