(57)【要約】      （修正有）【課題】半導体材料としてＧａＮ等の窒化物半導体を用いた化合物半導体装置において、リーク電流を抑制する。【解決手段】半導体装置１００は、窒化物半導体のキャリア走行層１０３と、キャリア走行層１０３の上方に設けられ、Ｉｎ及びＡｌを含有し、Ｉｎ組成比が第１の組成比である第１領域１２０と、第１領域１２０よりもＩｎ組成比が小さい第２の組成比である第２領域１２１とを有する、窒化物半導体のキャリア供給層１０６と、キャリア供給層１０６の上方に設けられたゲート電極１１０と、ゲート電極１１０を挟んで、キャリア供給層１０６の第１領域１２０の上方に設けられたソース電極１０８及びドレイン電極１０９と、を有する。ゲート電極１１０のドレイン電極１０９側の端部の下方に、第２領域１２１を有する。【選択図】図１
2018120934.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体のキャリア走行層と、
前記キャリア走行層の上方に設けられ、Ｉｎ及びＡｌを含有し、Ｉｎ組成比が第１の組成比である第１領域と前記第１領域よりもＩｎ組成比が小さい第２の組成比である第２領域とを有する、窒化物半導体のキャリア供給層と、
前記キャリア供給層の前記第２領域の上方に設けられたゲート電極と、
前記ゲート電極を挟んで、前記キャリア供給層の前記第１領域の上方に設けられたソース電極及びドレイン電極と
を有し、
前記ゲート電極の前記ドレイン電極側の端部の下方に前記第２領域を有することを特徴とする化合物半導体装置。
【請求項２】
前記キャリア供給層の上面に対して垂直な方向において、前記第２領域と前記ゲート電極とが重なることを特徴とする、請求項１に記載の化合物半導体装置。
【請求項３】
前記キャリア供給層の上面に対して垂直な方向において、前記第２領域は前記ゲート電極の前記ドレイン電極側の端部よりも前記ドレイン電極側に延伸した領域まで設けることを特徴とする、請求項１または２に記載の化合物半導体装置。
【請求項４】
前記第２領域のＩｎ組成比は前記キャリア走行層側から前記キャリア供給層の上面側に向かって、連続的或いは段階的に小さくなることを特徴とする、請求項１乃至３の何れかに記載の化合物半導体装置。
【請求項５】
窒化物半導体のキャリア走行層を形成し、
前記キャリア走行層の上方に、Ｉｎ及びＡｌを含有し、Ｉｎ組成比が第１の組成比である窒化物半導体のキャリア供給層を形成し、
前記キャリア供給層において、前記第１の組成比よりもＩｎ組成比が小さい第２の組成比である低Ｉｎ領域を形成し、
前記低Ｉｎ領域を挟む領域であって、前記低Ｉｎ領域以外の領域の上方にソース電極及びドレイン電極を形成し、
前記低Ｉｎ領域の上方にゲート電極を形成するに際し、前記キャリア供給層の上面に対して垂直な方向において前記ゲート電極の前記ドレイン電極側端部が前記低Ｉｎ領域と重なる領域に前記ゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記キャリア走行層及び前記キャリア供給層を含む窒化物半導体積層構造に熱を加えることによりＩｎを離脱させて、前記低Ｉｎ領域を形成することを特徴とする、請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記キャリア供給層の上面に対して垂直な方向において、前記低Ｉｎ領域と前記ゲート電極とが重なるように前記低Ｉｎ領域を形成することを特徴とする、請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
前記キャリア供給層の上面に対して垂直な方向において、前記ゲート電極の前記ドレイン電極側の端部よりも前記ドレイン電極側に延伸した領域まで前記低Ｉｎ領域を形成することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩｎＡｌＮをキャリア供給層に、ＧａＮをキャリア走行層に用いた高電子移動度トランジスタ（ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴ）が知られている。ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、ＡｌＧａＮをキャリア供給層に用いたＨＥＭＴ（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ）と比べて、ＩｎＡｌＮとＧａＮとの間の伝導帯下端のエネルギーの不連続量が、ＡｌＧａＮとＧａＮとの間の伝導帯下端のエネルギーの不連続量よりも大きい。また、ＩｎＡｌＮの自発分極による電荷量がＡｌＧａＮの自発分極よりも大きいため、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴは高いキャリア電子密度を有する。ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、高い電子密度を達成できるため、キャリア供給層の厚さをＡｌＧａＮ／ＧａＮ−ＨＥＭＴと比較して薄く形成することができる。したがって、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、大出力かつ高い相互コンダクタンス（ｇｍ）等の良好な化合物半導体装置の特性を示す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４９４６１号公報
【特許文献２】特開２０１４−９００２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、キャリア供給層内部に含まれるＩｎに起因してゲートリーク電流が大きい。大きなゲートリーク電流の発生はキャリア供給層にＩｎＡｌＧａＮを用いた場合にも生じる。ゲートリーク電流が大きいと、得られる化合物半導体装置の特性が悪化する。
【０００５】
本発明の１つの側面では、ゲートリーク電流を抑制した化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、窒化物半導体のキャリア走行層と、前記キャリア走行層の上方に設けられ、Ｉｎ及びＡｌを含有し、Ｉｎ組成比が第１の組成比である第１領域と前記第１領域よりもＩｎ組成比が小さい第２の組成比である第２領域とを有する、窒化物半導体のキャリア供給層と、前記キャリア供給層の前記第２領域の上方に設けられたゲート電極と、前記ゲート電極を挟んで、前記キャリア供給層の前記第１領域の上方に設けられたソース電極及びドレイン電極とを有し、前記ゲート電極の前記ドレイン電極側の端部の下方に前記第２領域を有することを特徴とする。
【０００７】
化合物半導体装置の製造方法の一態様には、窒化物半導体のキャリア走行層を形成し、前記キャリア走行層の上方に、Ｉｎ及びＡｌを含有し、Ｉｎ組成比が第１の組成比である窒化物半導体のキャリア供給層を形成し、前記キャリア供給層において、前記第１の組成比よりもＩｎ組成比が小さい第２の組成比である低Ｉｎ領域を形成し、前記低Ｉｎ領域を挟む領域であって、前記低Ｉｎ領域以外の領域の上方にソース電極及びドレイン電極を形成し、前記低Ｉｎ領域の上方にゲート電極を形成するに際し、前記キャリア供給層の上面に対して垂直な方向において前記ゲート電極の前記ドレイン電極側端部が前記低Ｉｎ領域と重なる領域に前記ゲート電極を形成することを特徴とする。
【発明の効果】
【０００８】
一実施態様によれば、ゲートリーク電流を抑制することができ良好な特性を有する化合物半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る化合物半導体装置を示す図である。
【図２】想定しうる態様に係る化合物半導体装置を示す図である。
【図３】第１の実施形態に係る化合物半導体装置及び想定しうる態様の化合物半導体装置に対して、Ｉ−Ｖ特性を示すグラフである。
【図４】想定しうる態様に係る化合物半導体装置の点線Ｂで囲まれた部分におけるキャリア供給層を上から見た拡大図である
【図５】第１の実施形態に係る化合物半導体装置の点線Ａで囲まれた部分におけるキャリア供給層の第１領域と第２領域との境界を上から見た拡大図である。
【図６】想定しうる態様に係る化合物半導体装置の点線Ｂで囲まれた部分の拡大断面図である。
【図７】第１の実施形態に係る化合物半導体装置の点線Ａで囲まれた部分の拡大断面図である。
【図８】化合物半導体装置のゲート電圧をマイナスに印加したときのバンド図の一例である。
【図９】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その１）である。
【図１０】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その２）である。
【図１１】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その３）である。
【図１２】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その４）である。
【図１３】第１の実施形態に係る化合物半導体装置の製造工程を例示する図（その５）である。
【図１４】第２の実施形態に係る化合物半導体装置を示す図である。
【図１５】第３の実施形態に係る化合物半導体装置を示す図である。
【図１６】第４の実施形態に係るディスクリートパッケージを示す図である。
【図１７】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１８】第６の実施形態に係る電源装置を示す結線図である。
【図１９】第７の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１１】
（第１の実施形態）
第１の実施形態に係る化合物半導体装置の構造について図１を用いて説明する。図１は、第１の実施形態に係る化合物半導体装置を例示する断面図である。
【００１２】
図１に示されるように、第１の実施形態に係る化合物半導体装置１００は、基板１０１とバッファ層１０２と、キャリア走行層１０３と、スペーサ層１０５と、キャリア供給層１０６と、保護膜１０７と、ソース電極１０８と、ドレイン電極１０９及びゲート電極１１０とを有する。バッファ層１０２は基板１０１の上方に設けられ、キャリア走行層１０３はバッファ層１０２の上方に設けられる。キャリア供給層１０６には、第１領域１２０及び第２領域１２１が含まれる。第２領域１２１は第１領域１２０よりもＩｎ組成比が小さい領域であり、第１領域１２０はキャリア供給層１０６中の第２領域１２１以外の領域を表す。スペーサ層１０５はキャリア走行層１０３の上方に設けられ、キャリア供給層１０６はスペーサ層１０５の上方に設けられる。ソース電極１０８、ドレイン電極１０９及びゲート電極１１０はキャリア供給層１０６の上方に設けられる。保護膜１０７はキャリア供給層１０６を覆い、ソース電極１０８及びゲート電極１１０の間とゲート電極１１０及びドレイン電極１０９との間に設けられる。キャリア走行層１０３には２次元電子ガス（２ＤＥＧ：２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）１０４が発生している。領域１１１は、素子分離領域を表している。
【００１３】
基板１０１は、例えばＳｉ、ＳｉＣ、ＧａＮ、サファイア等の材料により形成される。基板１０１の導電性は、半絶縁性、導電性のどちらであっても良い。本実施形態では、基板１０１は例えば半絶縁性のＳｉＣにより形成される。基板１０１の材料にＳｉＣを用いることで、基板と基板の上方に設けられた化合物半導体積層構造との格子整合性が良くなり、第１の実施形態に係る化合物半導体装置１００の転位や欠陥が少なくなる。基板１０１の材料にＳｉＣを用いることで、ＳｉＣの高い熱伝導率より半導体装置の動作時の熱を効率よく逃がすことができるため、第１の実施形態に係る化合物半導体装置１００の特性が良くなる。基板１０１に半絶縁性の材料を用いることで、基板１０１と２次元電子ガス１０４との間での容量成分を小さくすることができ、第１の実施形態に係る化合物半導体装置１００の高周波特性が高くなる。
【００１４】
バッファ層１０２は、例えばＡｌｘＧａ（１−ｘ）Ｎ（０≦ｘ≦１）の組成比で表される材料により形成される。本実施形態では、バッファ層１０２は例えばＡｌＧａＮにより形成される。バッファ層１０２にＡｌを含む材料を用いることで電極側から基板側への縦方向の耐圧が高くなる。バッファ層１０２は例えば１ｎｍ〜８００ｎｍの厚みで設けられている。バッファ層１０２の厚みが１ｎｍ未満であると、第１の実施形態に係る化合物半導体装置１００の縦方向耐圧が小さくなり、第１の実施形態に係る化合物半導体装置１００動作時においてバッファリーク電流が大きくなり、半導体装置１００の特性が悪化する。バッファ層１０２の厚みが８００ｎｍを超えると、例えば炭素（Ｃ）や酸素（Ｏ）といったバッファ層１０２中に不可避に含まれる不純物により電子がトラップされて電流コラプスが発生する可能性がある。
【００１５】
本実施形態では、バッファ層１０２としてＡｌＧａＮの単層を用いて説明したが、ＡｌＧａＮの単層の代わりにＡｌＮの単層を用いても良いし、低温成長で形成したＧａＮの単層を用いても良い。或いは、Ａｌｘ１Ｇａ（１−ｘ１）Ｎ（０≦ｘ１≦１）層とＡｌｘ２Ｇａ（１−ｘ２）Ｎ（０≦ｘ２≦１）層とを交互に積層した超格子構造を用いても良い。このとき、Ｘ１及びＸ２はＸ１＜Ｘ２の関係を満たす。バッファ層１０２に超格子構造を用いることでキャリア走行層１０３やキャリア供給層１０６の結晶性が良くなり良好なデバイス特性を有する化合物半導体装置を得られる。膜厚方向において基板から遠ざかるにつれて連続的或いは段階的にＡｌ組成が減少するＡｌＧａＮ層を用いてもよい。その際、ＡｌＧａＮ層は単層でもよいし、例えば３層の組成の異なるＡｌＧａＮ層を複数層形成してもよい。基板から遠ざかるにつれてＡｌ組成を減少させることで、キャリア走行層１０３のＧａＮとの格子整合性を高め、キャリア走行層１０３の結晶性を良好にできる。更に、バッファ層１０２を高抵抗化するための不純物元素としてＦｅをドープしても良い。バッファ層１０２にＦｅ等の不純物元素をドープすることにより、バッファ層１０２の抵抗を高くでき、バッファリーク電流を抑制できる。
【００１６】
キャリア走行層１０３は例えばｉ−ＧａＮ（ｉｎｔｅｎｔｉｏｎａｌｌｙ  ｕｎ−ｄｏｐｅｄ  ＧａＮ）により形成される。キャリア走行層１０３は例えば５００ｎｍ〜５０００ｎｍの厚みで設けられている。キャリア走行層１０３の厚みが１ｎｍ未満であると、シート抵抗が大きくなり第１の実施形態に係る化合物半導体装置１００の出力が低下する。キャリア走行層１０３の厚みが３０００ｎｍを超えると、ピンチオフリーク電流が大きく第１の実施形態に係る化合物半導体装置１００の特性が悪化する。
【００１７】
キャリア走行層１０３において、キャリア走行層１０３とバッファ層１０２とが接する部分の近傍にＦｅをドープしても良い。Ｆｅをドープすることでキャリア走行層１０３とバッファ層１０２とが接する部分の近傍のキャリア走行層１０３の抵抗が高くなり、バッファリーク電流を抑制することができる。キャリア走行層１０３とキャリア供給層１０６とが接する部分の近傍のキャリア走行層１０３においては、Ｆｅ等の不純物元素をドープしないほうが好ましい。キャリア走行層１０３とキャリア供給層１０６とが接する部分の近傍のキャリア走行層１０３にＦｅ等の不純物元素をドープすると、Ｆｅ等の不純物元素による不純物散乱が発生する。このため、２次元電子ガス１０４内における電子の実効的な移動度が下がり、第１の実施形態に係る化合物半導体装置１００の特性が悪化する。
【００１８】
スペーサ層１０５は例えばＡｌＮにより形成される。スペーサ層１０５は例えば１ｎｍ〜１０ｎｍの厚みで形成される。スペーサ層１０５の厚みが１ｎｍ未満であると、シート抵抗が大きくなり第１の実施形態に係る化合物半導体装置１００の出力が低下する。スペーサ層１０５の厚みが１０ｎｍを超えると、スペーサ層１０５の結晶性が悪くなりクラックや転位が発生することでゲートリーク電流が発生し、第１の実施形態に係る化合物半導体装置１００の特性が悪化する。
【００１９】
キャリア供給層１０６は例えばＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ｘ＞０、ｙ＞０）の組成比で表される、ＩｎとＡｌとを含有する材料により形成される。本実施形態では、キャリア供給層１０６においてＩｎ組成比の異なる２つの領域が設けられている。キャリア供給層１０６の第１領域１２０は例えばＩｎ０．１７Ａｌ０．８３Ｎの組成比で形成される。キャリア供給層１０６の第２領域１２１は、前記第１領域１２０よりもＩｎ組成比が小さく形成される。図示の簡単化のため、第１領域１２０と第２領域１２１との境界は明確にしているが、第１領域１２０と第２領域１２１との境界は必ずしも明確である必要はなく、第１領域１２０から第２領域１２１にかけてのＩｎ組成比の変化は段階的あるいは連続的であってもよい。本実施形態では、キャリア供給層１０６の第２領域１２１はＩｎ０．０５Ａｌ０．９５Ｎの組成比で形成される。キャリア供給層１０６の第１領域１２０は例えば１ｎｍ〜３０ｎｍの厚みで設けられている。キャリア供給層１０６の第１領域１２０の厚みが１ｎｍ未満であると、シート抵抗が大きくなり第１の実施形態に係る化合物半導体装置１００の出力が低下する。キャリア供給層１０６の第１領域１２０の厚みが３０ｎｍを超えると、キャリア供給層１０６の結晶性が悪くなり、ゲートリーク電流が発生するため第１の実施形態に係る化合物半導体装置１００の特性が悪化する。本実施形態のキャリア供給層１０６の第１領域１２０の厚みは例えば１０ｎｍ程度である。キャリア供給層１０６の第２領域１２１の厚みは、キャリア供給層１０６の第１領域１２０の厚みよりも小さく形成される。
【００２０】
図１に示される第１の実施形態に係る化合物半導体装置１００において、キャリア供給層１０６の第１領域１２０では、Ｉｎ組成比が０．１７であり、ｉ−ＧａＮにより形成されるキャリア走行層１０３と格子整合する。キャリア供給層１０６にＩｎＡｌＮを用いた場合、ＩｎＡｌＮ内の自発分極によりキャリア走行層１０３に２次元電子ガス１０４が誘起される。特にＩｎ組成比が１７％〜１８％の範囲にあると、ＩｎＡｌＮ内の自発分極は大きくなる。キャリア供給層１０６の第２領域１２１ではＩｎ組成比が例えば５％で形成される。第２領域１２１のＩｎ組成比は、ＩｎＡｌＮ内の自発分極が大きくなるＩｎ組成比１７％よりも小さい組成比である。したがって、キャリア供給層１０６の第１領域１２０下方のキャリア走行層１０３に発生する２次元電子ガス量よりも、キャリア供給層１０６第２領域１２１下方のキャリア走行層１０３に発生する２次元電子ガス量の方が小さい。
【００２１】
ソース電極１０８及びドレイン電極１０９は、例えばＴｉ／Ａｌにより形成される。電極材料としてはＴｉ／Ａｌに限らず、キャリア供給層１０６、スペーサ層１０５、キャリア走行層１０３の何れかとオーミック接触がとれる材料であれば、どのような材料であっても良い。本実施形態ではキャリア供給層１０６の上方にソース電極１０８及びドレイン電極１０９が設けられているが、オーミック接触がとれるのであれば本実施形態の構造に限らない。例えば、キャリア供給層１０６に溝が設けられ、当該溝に電極材料を埋め込んでスペーサ層１０５と接するようにソース電極１０８或いはドレイン電極１０９が設けられていてもよい。キャリア供給層１０６及びスペーサ層１０５に溝が設けられ、当該溝に電極材料を埋め込んでキャリア走行層１０３と接するようにソース電極１０８或いはドレイン電極１０９が設けられていてもよい。
【００２２】
ゲート電極１１０は、例えばＮｉ／Ａｕにより形成される。電極材料としてはＮｉ／Ａｕに限らず、キャリア供給層１０６とショットキー接触がとれるのであれば、どのような材料であっても良い。
【００２３】
保護膜１０７は、例えばシリコン窒化膜（ＳｉＮ膜）により形成される。シリコン窒化膜以外にも、例えば単層のシリコン酸化膜（ＳｉＯ２膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、または単層のアルミニウム窒化膜（ＡｌＮ膜）等の材料により形成してもよい。保護膜１０７を、ＳｉＮ膜、ＳｉＯ２膜、ＳｉＯＮ膜及びＡｌＮ膜から選択された何れか２層以上を積層した膜により形成しても良い。
【００２４】
保護膜１０７は、例えば１ｎｍ〜２０００ｎｍの厚みで形成される。保護膜１０７を設けることで、キャリア供給層１０６の例えばＡｌの酸化を抑制することができる。Ａｌが酸化するとキャリア供給層１０６に酸化アルミニウム起因の不純物準位が形成される。この不純物準位は電子のトラップ源となるため電流コラプスが発生する。保護膜１０７を設けることにより、Ａｌの酸化を抑制し電流コラプスの発生を抑制することができて、第１の実施形態に係る化合物半導体装置１００の特性が良くなる。保護膜１０７を形成する手段以外の手段によってキャリア供給層１０６の例えばＡｌの酸化を抑制したり、Ｉｎ或いはＮの離脱を抑制したりできるのであれば保護膜１０７は設けなくてもよい。
【００２５】
素子分離領域１１１は、例えばアルゴン（Ａｒ）を注入することにより形成される。化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層１０６とスペーサ層１０５とが接する部分よりも深い部分まで行う。スペーサ層１０５が設けられていない場合は、化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層１０６とキャリア走行層１０３とが接する部分よりも深い部分まで行う。キャリア供給層１０６と、スペーサ層１０５またはキャリア走行層１０３とが接する部分までアルゴンを注入することで、２次元電子ガス１０４が発生しない素子分離領域１１１が画定される。素子分離領域１１１により、化合物半導体積層構造における活性領域が画定される。
【００２６】
素子分離は、上記のアルゴンを注入する方法の代わりに、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて行っても良い。ＳＴＩ法を用いる場合においても、キャリア供給層１０６と、スペーサ層１０５またはキャリア走行層１０３とが接する部分までエッチングして溝を形成することにより素子分離を行う。簡単化のため、第１の実施形態における図１以降では、素子分離領域１１１の図示は省略する。
【００２７】
図２は、第１の実施形態に係る化合物半導体装置の構成を採ることによるゲートリーク電流抑制の効果の調査に用いた、想定しうる態様に係る構成を有する想定例を示した図である。図２に示されるように、想定しうる態様は第１の実施形態と同様にＳｉＣ基板、化合物半導体積層構造を有する。化合物半導体積層構造の上方にゲート電極１１０、ソース電極１０８及びドレイン電極１０９が形成される。保護膜１０７は、化合物半導体積層構造を覆い、ソース電極１０８及びゲート電極１１０の間とゲート電極１１０及びドレイン電極１０９との間に形成される。想定しうる態様の化合物半導体装置の構造は、キャリア供給層９０６に他の領域よりもＩｎ組成比の小さい領域が設けられていない点で第１の実施形態に係る化合物半導体装置の構造とは異なる。
【００２８】
図３は第１の実施形態に係る構造及び想定しうる態様の構造に対して、ゲート電圧を０Ｖから−１０Ｖまで変化させた時のゲート電流値の変化を示すグラフである。図３において、横軸はゲート電圧を示し、縦軸はゲート電極に流れる電流値を示す。図３のグラフにおいて、ゲート電圧が０Ｖ未満のときに流れる電流がゲートリーク電流である。第１の実施形態に係る構造ではゲート電極に−１０Ｖを印加した時のゲート電流値は１×１０−５Ａ／ｍｍであった。一方、想定しうる態様の構造ではゲート電圧に−１０Ｖを印加した時のゲート電流値は１×１０−３Ａ／ｍｍであった。第１の実施形態の構造のようにキャリア供給層１０６に他の領域よりもＩｎ組成比の小さい領域を設けることでゲートリーク電流が抑制されることが確認できる。
【００２９】
図４は、図２の想定しうる態様において点線Ｂで囲まれた部分のキャリア供給層９０６の上面図である。図４で示されるように、想定しうる態様のＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、ＩｎＡｌＮを材料に用いたキャリア供給層９０６にＩｎの凝集した領域Ｚが多数存在する。Ｉｎの凝集した領域Ｚは、キャリア供給層９０６の周りの領域と比較してＩｎ組成比が大きくなる。つまり、Ｉｎの凝集した領域Ｚは、キャリア供給層９０６の周りの領域と比較してＡｌ組成比の小さい領域である。Ｉｎ又はＡｌを含有する窒化物半導体ではＡｌ組成比が小さいとバンドギャップが小さい。キャリア走行層１０３の上方のキャリア供給層９０６にバンドギャップの小さい領域が存在すると、バンドギャップの小さい領域を介してゲートリーク電流が発生する。
【００３０】
ゲートリーク電流は化合物半導体装置のゲート電圧が閾値電圧未満の時に流れるゲート電流のことである。ゲートリーク電流は、ゲート−ドレイン間電流とも呼ばれる。ゲートリーク電流が発生するということは、ゲート電極から化合物半導体積層構造へと電子が注入されるということである。注入された電子はゲート電極の電界集中が発生している領域において加速される。過度に加速された場合、電子はインパクトイオン化現象により、結晶格子との衝突により電子・正孔対を発生させる。この時、発生した正孔は、化合物半導体積層構造中のゲート電極下の領域或いはその近傍に溜まる。正孔が溜まると、化合物半導体積層構造中のゲート電極下の領域或いはその近傍のポテンシャルが低下する。その結果、ドレイン電極１０９からソース電極１０８へリーク電流が発生し、そのリーク電流における電子がインパクトイオン化し、更に電子・正孔対が発生する。更に発生した電子・正孔対の正孔は、化合物半導体積層構造のゲート電極下の領域或いはその近傍に更に溜まり、その領域におけるポテンシャルの更なる低下を引き起こし、ドレイン電極１０９からソース電極１０８へのリーク電流が更に増大する。最終的には、ソース・ドレイン電極間に流れる電流量が急激に増大し、化合物半導体装置がブレークダウンするため化合物半導体装置の特性が悪化する
【００３１】
ゲート電圧が閾値未満の時のゲート電圧は、例えば、−数Ｖ程度である。高出力化を目的とした化合物半導体装置の場合、ドレイン電極１０９に印加される電圧は数十Ｖ程度であるため、ゲート電位とドレイン電位との間の電位差は大きい。電界は、距離に対する電位の変化量で表される。ドレイン電位の電位降下は、化合物半導体積層構造において、ゲート電極のドレイン電極側の端部と化合物半導体積層構造とが接する部分で顕著に起こる。つまり、ゲート電極のドレイン電極側の端部において電界集中が発生する。その結果、ゲートリーク電流が発生する。
【００３２】
図５は、図１において点線Ａで囲まれた部分におけるキャリア供給層１０６の第１領域１２０と第２領域１２１との境界を上から見た拡大図である。図５中の点線で囲まれた領域はＩｎが凝集した領域Ｚである。図５に示されるように、想定しうる態様のキャリア供給層９０６の上面図である図４と比較して、Ｉｎが凝集した領域Ｚがキャリア供給層１０６中に占める割合は小さい。バンドギャップの小さなＩｎが凝集した領域Ｚがキャリア供給層１０６中に占める割合が小さいと、ゲートリーク電流は抑制され、得られる化合物半導体装置の特性が良くなる。
【００３３】
第１の実施形態に係る半導体装置１００では、キャリア供給層１０６において、ゲート電極１１０のドレイン電極１０９側の端部とキャリア供給層１０６とが接する部分で電界集中が発生する。キャリア供給層１０６に発生した電界集中によって、キャリア供給層１０６の伝導帯底のバンドの傾きは大きくなる。キャリア供給層１０６の伝導帯底のバンドの傾きが大きいと、ゲート電極１１０に存在している電子が、例えば熱励起等によりキャリア供給層１０６の障壁を飛び越える確率が大きくゲートリーク電流が発生しやすい。或いは、ゲート電極１１０に存在している電子が、キャリア供給層１０６のエネルギー障壁を透過する確率が大きくゲートリーク電流が発生しやすい。
【００３４】
キャリア供給層１０６のＩｎの凝集した領域は、Ｉｎの凝集した領域の周りの領域と比較してＡｌ組成比の小さい領域であり、バンドギャップが小さくゲートリーク電流が発生しやすい。電界集中しやすい部分にＩｎの凝集した領域が存在すると、Ｉｎの凝集した領域の小さなバンドギャップに加えて、電界集中による伝導帯底の傾きも大きいため、特にゲートリーク電流が発生しやすい。第１の実施形態では、キャリア供給層１０６において、電界集中が発生しやすいゲート電極１１０のドレイン電極１０９側の端部とキャリア供給層１０６とが接する部分におけるＩｎの凝集した領域が占める割合を小さくする。このような構成を採ることにより、ゲートリーク電流を小さくすることができ、得られる化合物半導体装置の特性が良くなる。
【００３５】
図１で示されるように、本実施形態ではキャリア供給層１０６は第１領域１２０と第２領域１２１とを有する。キャリア供給層１０６の第１領域１２０では、Ｉｎ組成比が０．１７である。キャリア供給層１０６の第２領域１２１ではＩｎ組成比が５％で構成されており、第１領域１２０と比較してＡｌ組成比が大きいためバンドギャップが大きい。第２領域１２１は、キャリア供給層１０６において、ゲート電極１１０のドレイン電極１０９側の端部とキャリア供給層１０６とが接する部分に設けられている。
【００３６】
図６は、図２の想定しうる態様において点線Ｂで囲まれた部分の拡大断面図である。簡単化のため、スペーサ層１０５の図示は省略している。
【００３７】
図７は、図１において点線Ａで囲まれた部分の拡大断面図である。簡単化のため、スペーサ層１０５の図示は省略している。キャリア供給層１０６の厚さをｄとする。第２領域１２１は第１領域１２０よりもＩｎ組成比が小さく、Ａｌ組成比が高いので、第２領域１２１は第１領域１２０よりもバンドギャップが大きい領域である。本実施形態においては、第１領域１２０よりもバンドギャップの大きい第２領域１２１が存在するため、ゲートリーク電流を小さくすることができ、得られる化合物半導体装置の特性が良くなる。
【００３８】
図８はゲート電圧をマイナスに印加したときの化合物半導体装置のバンド図の一例である。図８（ａ）は想定しうる態様である図６のＸＸ断面のバンド図であり、第１領域１２０の断面のバンド図である。図８（ｂ）は第１の実施形態である図７のＴＴ′断面のバンド図であり、第１領域１２０よりもＩｎ組成比の小さい第２領域１２１と第１領域１２０を含む断面のバンド図である。
【００３９】
図８（ｂ）に示されるように、想定しうる態様とは異なり、ゲート電極側から見たキャリア走行層１０３側への第１領域１２０及び第２領域１２１により構成されるキャリア供給層１０６のエネルギー障壁ΔＥ２が存在する。第１領域１２０よりもＩｎ組成比の小さい第２領域１２１の方がバンドギャップが大きいため、図８（ａ）の想定しうる態様のゲート電極１１０側から見たキャリア走行層１０３側へのエネルギー障壁ΔＥ１よりも第１の実施形態におけるゲート電極１１０側から見たキャリア走行層１０３側へのエネルギー障壁ΔＥ２の方が大きい。そのため、ゲート電極１１０に存在している電子が、例えば熱によるエネルギーを吸収したとしても、キャリア供給層１０６のエネルギー障壁の高さを飛び越える確率は小さいためゲートリーク電流が発生しにくい。また、ゲート電極１１０に存在している電子が、例えば熱によるエネルギーを吸収したとしても、キャリア供給層１０６のエネルギー障壁を透過する確率が小さいためゲートリーク電流が発生しにくい。
【００４０】
想定しうる態様との比較によれば、キャリア供給層１０６において電界集中が起こりやすい部分に第２領域１２１を設けることで、電界集中によるキャリア供給層１０６の伝導帯底の傾きが大きい部分における、ゲート電極１１０側から見たキャリア走行層１０３側へのエネルギー障壁の高さを大きくすることができる。したがって、ゲート電極１１０側から見たキャリア走行層１０３側へのエネルギー障壁を飛び越える電子や、キャリア供給層１０６のエネルギー障壁を透過する電子が少なくなるため、ゲートリーク電流を抑制することができ、得られる化合物半導体装置の特性が良くなる。
【００４１】
また、図５で示されるように、Ｉｎ組成比が低い領域である第２領域１２１においては、Ｉｎの存在する量が少ないため、キャリア供給層１０６中に存在するＩｎが凝集した領域Ｚの占める割合が小さい。したがって、たとえ第１領域１２０と第２領域１２１に跨ってキャリア供給層１０６の膜厚方向全域にわたってＩｎが凝集した領域Ｚが存在する場合でも、ゲートリーク電流が小さいので得られる化合物半導体装置の特性が良くなる。
【００４２】
更に、第２領域１２１のＩｎ組成比は、ＩｎＡｌＮ内の自発分極が大きくなるＩｎ組成比が例えば１７％よりも小さい組成比である。したがって、キャリア供給層１０６の膜厚方向において第１領域１２０のみで形成された領域の下方のキャリア走行層１０３に発生する２次元電子ガス量よりも、第２領域１２０を含む領域の下方のキャリア走行層に発生する２次元電子ガス量の方が小さい。そのため、本実施形態では小さいゲート電圧で空乏層を広げることができるため、キャリア供給層１０６の電界集中が小さい。キャリア供給層１０６に発生した電界集中が小さい場合、キャリア供給層１０６の伝導帯底のバンドの傾きは小さい。キャリア供給層１０６の伝導帯底のバンドの傾きが小さいと、ゲート電極１１０に存在している電子が、例えば熱励起等によりキャリア供給層１０６の障壁を飛び越える確率が小さくゲートリーク電流が小さい。また、ゲート電極１１０に存在している電子が、キャリア供給層１０６のエネルギー障壁を透過する確率が小さいためゲートリーク電流が小さく得られる化合物半導体装置の特性が良くなる。
【００４３】
（第１の実施形態に係る化合物半導体装置の製造方法）
次に、第１の実施形態に係る化合物半導体装置の製造方法について図９〜図１３を用いて説明する。図９〜図１３は、第１の実施形態に係る半導体装置の製造工程を例示する図である。
【００４４】
図９に示されるように、成長用基板として、例えば半絶縁性のＳｉＣ基板１０１上に、バッファ層１０２、キャリア走行層１０３、スペーサ層１０５、キャリア供給層１０６を順次形成する。
【００４５】
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、ＧａＮ基板、サファイア基板、ＧａＡｓ基板等を用いても良い。また、基板の導電性は、半絶縁性、導電性のどちらでも良い。
【００４６】
半絶縁性のＳｉＣ基板１０１の上方に、例えば有機金属気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法により、ＡｌＧａＮのバッファ層１０２を形成する。ＭＯＶＰＥ装置のチャンバー内には、原料ガスとしてＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、ＮＨ３が供給される。超格子構造を形成する、或いは、組成の異なるＡｌＧａＮ層を複数層形成する場合にはＴＭＡとＴＭＧの供給量を調整することにより形成する。また、バッファ層１０２を介してのリーク電流を抑制するためにバッファ層１０２に不純物元素を導入してバッファ層１０２を高抵抗化してもよい。バッファ層１０２を高抵抗化する場合は、バッファ層１０２の成長中にＦｅ、Ｍｇ、Ｃ等の不純物元素をドープする。不純物元素としてＦｅをドープする場合には、Ｆｅの原料ガスとして例えばＣｐ２Ｆｅ（シクロペンタジエニル鉄、通称、フェロセン）が用いられる。また、不純物元素としてＭｇをドープする場合には、原料ガスには例えばＣｐ２Ｍｇ（シクロペンタンジエニルマグネシウム）が用いられる。Ｆｅ、Ｍｇをドープする場合においては、キャリアガスとしてＭＯＶＰＥ装置のチャンバーに水素（Ｈ２）が供給される。不純物元素としてＣをドープする場合には、ＴＭＧやＴＭＡのＩＩＩ族の原料ガスの供給量に対するアンモニアのＶ族の原料ガスの供給量の比（Ｖ／ＩＩＩ比）を調整することにより、バッファ層１０２にドープされるＣ濃度を調整することができる。具体的には、Ｖ／ＩＩＩ比を小さく設定することで、バッファ層１０２におけるＣ濃度を大きくすることができる。
【００４７】
ＭＯＶＰＥ法により、キャリア走行層１０３は、バッファ層１０２の上方に例えばＧａＮにより形成する。ＧａＮの成長条件としては原料ガスとしてＴＭＧガス及びＮＨ３ガスの混合ガスを用いる。キャリア走行層１０３は５００ｎｍ〜５０００ｎｍの厚みに形成する。本実施形態のキャリア走行層１０３の厚みは、例えば３０００ｎｍ以上で形成する。
【００４８】
ＭＯＶＰＥ法を用いて、スペーサ層１０５は、キャリア走行層１０３の上方に例えばＡｌＮにより形成する。ＡｌＮの成長条件としては原料ガスとしてＴＭＡガス及びＮＨ３ガスの混合ガスを用いて、例えば１ｎｍ程度で形成する。
【００４９】
ＭＯＶＰＥ法を用いて、キャリア供給層１０６は、スペーサ層１０５の上方に例えばＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ｘ＞０、ｙ＞０）により形成する。ＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ｘ＞０、ｙ＞０）の成長条件としては原料ガスとしてトリメチルインジウム（ＴＭＩ）ガス、ＴＭＡガス、ＴＭＧガス、及びＮＨ３ガスの混合ガスを用いる。ＩｎＡｌＧａＮの組成比に応じて、Ｉｎ源であるＴＭＩガス、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定することにより調整する。本実施形態のキャリア供給層１０６の厚みは、３ｎｍ〜１０ｎｍで形成する。キャリア供給層１０６の成長中に、例えばＳｉ、Ｇｅ等のドナー不純物をドープすることにより―導電型をｎ型としても良い。
【００５０】
キャリア供給層１０６を形成した後、例えばアルゴン（Ａｒ）を注入することにより素子分離領域を形成する（不図示）。化合物半導体積層構造へのアルゴンの注入は、少なくともキャリア供給層１０６とスペーサ層１０５とが接する部分よりも深い部分まで行う。キャリア供給層１０６と、スペーサ層１０５とが接する部分よりも深い部分までアルゴンを注入することで、２次元電子ガスが発生しない素子分離領域が確定される。素子分離領域により化合物半導体積層構造においての活性領域が確定される。素子分離は、２次元電子ガスが発生しない領域を形成できればよく、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造のドライエッチングには、例えば塩素系のエッチングガスを用いる。ＳＴＩ法を用いる場合においても、キャリア供給層１０６と、スペーサ層１０５またはキャリア走行層１０３とが接する部分までエッチングにより溝を形成して素子分離を行う。
【００５１】
図１０に示されるように、キャリア供給層１０６において、他のキャリア供給層１０６の領域よりもＩｎ組成比の小さい第２領域１２１を形成する。第２領域１２１の具体的な形成方法は、先ずキャリア供給層１０６の表面にＳｉＯ２１３０をＭＯＶＰＥ法により形成する。例えばフッ素を含むガスを用いたドライエッチングによりＳｉＯ２１３０に例えば８００ｎｍの幅の開口部を形成する。次に、酸素雰囲気中で開口部を有するＳｉＯ２１３０を含む化合物半導体積層構造に熱処理を施すことで、開口部から露出したキャリア供給層１０６にＩｎ−Ｏを形成する。Ｉｎ−Ｏは固相状態が不安定でありキャリア供給層１０６から離脱しやすい。ＳｉＯ２１３０の開口部からキャリア供給層１０６に存在するＩｎが離脱してキャリア供給層１０６に第２領域１２１が形成される。熱処理により形成された第２領域１２１は、キャリア供給層１０６の表面からＩｎ−Ｏが離脱して形成されるため、Ｉｎの濃度に分布が生じる。キャリア供給層１０６の第２領域１２１のＩｎ組成比はキャリア走行層１０３側からキャリア供給層１０６の表面に向かって、連続的又は段階的に小さくなっている。熱処理以外の方法でキャリア供給層１０６の第２領域１２１を形成する場合、例えば再成長により第２領域１２１を形成する場合においては、第２領域１２１のＩｎ組成比が一定となっていても良い。キャリア供給層１０６に第２領域１２１を形成した後、ＳｉＯ２１３０を除去する。
【００５２】
図１１に示されるように、キャリア供給層１０６上にソース電極１０８及びドレイン電極１０９を形成する。ソース電極１０８及びドレイン電極１０９の具体的な形成方法は、先ずキャリア供給層１０６の全面にレジストをスピンコート法により塗布する。ソース電極１０８を形成する領域を開口する開口部と、ドレイン電極１０９を形成する領域を開口する開口部とをレジストに形成する。レジストパターンが形成されている面に、真空蒸着により、Ｔｉ膜を形成し、形成されたＴｉ膜の上にＡｌ膜を形成することにより金属の多層膜を形成する。その後、多層の金属膜を表面に有する化合物半導体積層構造を有機溶媒等に浸漬させることにより、レジストパターンの上に形成されている金属の多層膜をレジストパターンと共にリフトオフにより除去する。これにより、レジストパターンの開口部が形成されていた領域において残存している金属の多層膜によりソース電極１０８およびドレイン電極１０９が形成される。キャリア供給層１０６上にソース電極１０８及びドレイン電極１０９が形成された化合物半導体積層構造を、窒素雰囲気中にて熱処理を行い、ソース電極１０８及びドレイン電極１０９とキャリア供給層１０６との間におけるオーミックコンタクトを確立する。
【００５３】
図１２に示されるように、キャリア供給層１０６、ソース電極１０８及びドレイン電極１０９上に保護膜１０７が形成される。保護膜１０７の具体的な形成方法は、先ずキャリア供給層１０６、ソース電極１０８及びドレイン電極１０９上に、プラズマＣＶＤ法により、原料ガスとして、例えば、シラン、アンモニア等を用いて、シリコン窒化膜（ＳｉＮ膜）が形成される。その後、保護膜１０７上にレジストを塗布し、ゲート電極１１０を形成する予定の領域に対応するレジストの領域を露光、現像することにより、レジストに開口が形成される。開口はキャリア供給層１０６の第２領域１２１とレジストパターンの開口のドレイン電極１０９側端部とが接するように形成される。以上により、開口を有するレジストパターンが形成される。レジストパターンが形成された保護膜１０７を、フッ素系或いは塩素系ガスを用いたドライエッチングすることにより保護膜１０７に開口を形成する。保護膜１０７の除去方法においてはドライエッチングではなく、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングにより除去してもよい。続いて、レジストを除去する。以上により、ゲート電極１１０形成予定領域に開口を有する保護膜１０７が形成される。
【００５４】
図１３に示されるように、キャリア供給層１０６上にゲート電極１１０を形成する。ゲート電極１１０の具体的な形成方法は、先ず保護膜１０７及びキャリア供給層１０６の全面にスピンコート法によりレジストを塗布する。保護膜１０７の開口に対応する領域にレジストの領域を露光、現像することによりレジストに開口が形成される。開口を有するレジストパターンが形成されている面に、真空蒸着によりＮｉ膜を形成し、形成されたＮｉ膜の上にＡｕ膜を形成することにより金属の多層膜を形成する。その後、Ｎｉ及びＡｕを表面に有する化合物半導体積層構造を有機溶媒等に浸漬させることにより、レジストパターンの上に形成されている金属の多層膜をレジストパターンと共に、リフトオフにより除去する。これにより、保護膜１０７の上のレジストパターンの開口部が形成されていた領域において、残存している金属の多層膜により、ゲート電極１１０が形成される。
以上の工程により、本実施形態における化合物半導体装置を製造することができる。
【００５５】
（第２の実施形態）
第２の実施形態に係る化合物半導体装置の構造について図１４を用いて説明する。図１４は、第２の実施形態に係る半導体装置を例示する断面図である。第１の実施形態と同様の構成については第１の実施形態と同じ番号を付し、説明を省略する。
【００５６】
図１４に示されるように、第２の実施形態に係る半導体装置２００は、基板１０１の上に、バッファ層１０２、キャリア走行層１０３、スペーサ層１０５、Ｉｎ組成比が大きい第１領域２２０と第１領域２２０と比較してＩｎ組成比の小さい第２領域２２１を含むキャリア供給層２０６が順に積層される。キャリア供給層２０６の上には、ゲート電極１１０、ソース電極１０８及びドレイン電極１０９と保護膜１０７が形成される。素子分離領域１１１は簡単化のため省略している。
【００５７】
基板１０１は半絶縁性のＳｉＣにより形成されており、バッファ層１０２はＡｌＧａＮにより形成される。キャリア走行層１０３はｉ−ＧａＮにより形成されており、スペーサ層１０５はＡｌＮにより形成されており、キャリア供給層２０６はＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ｘ＞０、ｙ＞０）により形成される。キャリア走行層１０３において、キャリア走行層１０３とスペーサ層１０５との界面近傍には２次元電子ガスが生成される。
【００５８】
第２の実施の形態においては、第１の実施形態における半導体装置１００とキャリア供給層１０６において第２領域１２１が形成される領域が異なる。図１４に示されるように、基板１０１と平行な方向において、第２領域２２１の長さは、ゲート電極１１０とキャリア供給層２０６とが接する領域の長さと等しい。キャリア供給層２０６の上面に対して垂直な方向において、ゲート電極１１０のドレイン電極１０９側の端部と第２領域２２１とが重なっている。更に、ゲート電極１１０のドレイン電極１０９側の端部のみならず、キャリア供給層２０６のゲート電極１１０の領域に対応した全領域がＩｎ組成比の低い第２領域２２１として形成される。ゲートリーク電流はゲート電極１１０のドレイン電極１０９側の端部以外の領域でも起こるため、キャリア供給層２０６のゲート電極１１０に対応した領域を低いＩｎ組成比とすることでゲートリーク電流をより一層抑制することができ、得られる化合物半導体装置の特性が更に良くなる。
【００５９】
尚、上記以外の内容については、第１の実施形態と同様である。
【００６０】
（第３の実施形態）
第３の実施形態に係る化合物半導体装置の構造について図１５を用いて説明する。図１５は、第３の実施形態に係る半導体装置を例示する断面図である。第１の実施形態と同様の構成については第１の実施形態と同じ番号を付し、説明を省略する。
【００６１】
図１５に示されるように、第３の実施形態に係る化合物半導体装置３００は、基板１０１の上に、バッファ層１０２、キャリア走行層１０３、スペーサ層１０５、Ｉｎ組成比が大きい第１領域３２０と第１領域３２０と比較してＩｎ組成比の小さい第２領域３２１を含むキャリア供給層３０６が順に積層される。キャリア供給層３０６の上にはゲート電極１１０、ソース電極１０８及びドレイン電極１０９と、保護膜１０７が形成される。素子分離領域１１１は簡単化のため省略している。
【００６２】
基板１０１は半絶縁性のＳｉＣにより形成されており、バッファ層１０２はＡｌＧａＮにより形成される。キャリア走行層１０３はｉ−ＧａＮにより形成されており、スペーサ層１０５はＡｌＮにより形成されており、キャリア供給層３０６はＩｎｘＡｌｙＧａ（１−ｘ−ｙ）Ｎ（ｘ＞０、ｙ＞０）により形成される。キャリア走行層１０３において、キャリア走行層１０３とスペーサ層１０５との界面近傍には２次元電子ガスが生成される。
【００６３】
第３の実施形態においては、第１及び第２の実施形態における半導体装置とキャリア供給層における第２領域が形成される領域が異なる。図１５に示されるように、キャリア供給層３０６の上面に対して垂直な方向においてゲート電極１１０と第２領域３２１は重なり、基板１０１と平行な方向において、第２領域３２１の長さは、ゲート電極１１０とキャリア供給層３０６とが接する領域の長さよりも大きい。
【００６４】
キャリア供給層３０６の上面に対して垂直な方向において、ゲート電極１１０のドレイン電極１０９側の端部と第２領域３２１とが重なっている。また、ゲートリーク電流が発生したときのゲートリーク電流の経路であるキャリア供給層３０６のゲート電極１１０直下の領域がＩｎ組成比の低い第２領域３２１として形成される。更に、ゲート電極１１０のドレイン電極１０９側端部よりもドレイン電極１０９側に延伸した領域まで第２領域が形成される。このような構成を採ることで、確実にゲート電極１１０のドレイン電極１０９側の端部の電界集中の発生を抑制することができる。このため、より一層ゲートリーク電流の発生を抑制することができ、得られる化合物半導体装置の特性が更に良くなる。
【００６５】
尚、上記以外の内容については、第１の実施形態と同様である。
【００６６】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１６は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００６７】
第４の実施形態では、図１６に示すように、第１〜第３の何れかの実施形態のＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定される。また、ドレイン電極１０９が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続される。ソース電極１０８に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続される。ゲート電極１１０に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続される。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされる。
【００６８】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００６９】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴを備えたＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路に関する。ＰＦＣ回路とは、力率を改善し、例えば高調波の発生を抑制することができる回路のことである。図１７は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００７０】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極１０９と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続される。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続される。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続される。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続される。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続される。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、第５実施形態では、スイッチ素子１２５１に、第１〜第３の何れかの実施形態のＨＥＭＴが用いられることで、ＰＦＣ回路の特性がよくなる。
【００７１】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００７２】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１８は、第６の実施形態に係る電源装置を示す結線図である。
【００７３】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００７４】
一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００７５】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００７６】
第６の実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の何れかの実施形態のＨＥＭＴが用いられることで電源装置の特性が良くなる。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００７７】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１９は、第７の実施形態に係る増幅器を示す結線図である。
【００７８】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００７９】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の何れかの実施形態のＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。第１〜第３の何れかの実施形態のＨＥＭＴを備えていることで増幅器の特性が良くなる。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００８０】
（その他）
なお、第１の実施形態に係る基板、バッファ層、キャリア走行層、スペーサ層、キャリア供給層、保護膜等の種々の変形例は、第２から第３の実施形態における半導体装置にも適用可能である。
【００８１】
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらの電極が単層から構成されていてもよい。また、これらの電極の形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ又はＰｔが含まれていてもよい。
【００８２】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００８３】
１００  第１の実施形態に係る化合物半導体装置
１０１  基板
１０２  バッファ層
１０３  キャリア走行層
１０４  ２次元電子ガス（２ＤＥＧ）
１０５  スペーサ層
１０６  キャリア供給層
１０７  保護膜
１０８  ソース電極
１０９  ドレイン電極
１１０  ゲート電極
１１１  素子分離領域
１２０  第１領域（Ｉｎ組成比が大きい領域）
１２１  第２領域（Ｉｎ組成比が小さい領域）
１３０  ＳｉＯ２
２００  第２の実施形態に係る化合物半導体装置
２０６  キャリア供給層
２２０  第１領域（Ｉｎ組成比が大きい領域）
２２１  第２領域（Ｉｎ組成比が小さい領域）
３００  第３の実施形態に係る化合物化合物半導体装置
３０６  キャリア供給層
３２０  第１領域（Ｉｎ組成比が大きい領域）
３２１  第２領域（Ｉｎ組成比が小さい領域）
９０６  キャリア供給層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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