(57)【要約】【課題】  デューティ訂正回路を含む不揮発性メモリ、及び該不揮発性メモリを含むストレージ装置を提供する。【解決手段】  不揮発性メモリは、ＤＣＣ（duty  correction  circuit）トレーニング区間の間、外部クロック信号を受信するように構成されたクロックピンと、ＤＣＣトレーニング区間の間、外部クロック信号に基づいた内部クロック信号に対するデューティ訂正動作を並列的に遂行する複数のメモリチップと、該複数のメモリチップに共通して接続された入出力ピンとを含み、各メモリチップは、内部クロック信号に対するデューティ訂正動作を遂行するＤＣＣと、ＤＣＣの出力端子と上記入出力ピンとの間に接続されるように構成された出力バッファとを含む。【選択図】      図８
2018206389.tif 000002
【特許請求の範囲】
【請求項１】
デューティ訂正回路（ＤＣＣ）トレーニング区間の間、外部クロック信号を受信するように構成されたクロックピンと、
前記ＤＣＣトレーニング区間の間、前記外部クロック信号に基づいた内部クロック信号に対するデューティ訂正動作を並列的に遂行する複数のメモリチップと、
前記複数のメモリチップに共通して接続された入出力ピンと、を含み、
前記複数のメモリチップそれぞれは、
前記内部クロック信号に対する前記デューティ訂正動作を遂行するＤＣＣと、
前記ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された出力バッファと、を含む、
不揮発性メモリ。
【請求項２】
前記ＤＣＣトレーニング区間の間、前記複数のメモリチップにそれぞれ含まれた前記出力バッファは、いずれもディセーブルされ、前記入出力ピンは、フローティングされることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記ＤＣＣトレーニング区間の間、前記複数のメモリチップのうち第１メモリチップに含まれた第１出力バッファだけイネーブルされ、残りのメモリチップに含まれた前記出力バッファは、ディセーブルされ、イネーブルされた前記第１出力バッファの出力は、前記入出力ピンを介して、外部に出力されることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
前記複数のメモリチップそれぞれは、
前記クロックピンを介して、前記外部クロック信号を受信し、受信した前記外部クロック信号から、前記内部クロック信号を生成する内部回路をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性メモリ。
【請求項５】
前記外部クロック信号は、前記ＤＣＣトレーニング区間の間、既定周波数でトグリングする読み取りイネーブル信号であることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性メモリ。
【請求項６】
前記読み取りイネーブル信号は、前記ＤＣＣトレーニング区間の間、前記出力バッファの動作と係わりなく、前記既定周波数でトグリングすることを特徴とする請求項５に記載の不揮発性メモリ。
【請求項７】
前記外部クロック信号は、前記ＤＣＣトレーニング区間の間、既定周波数でトグリングするデータストローブ信号であることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性メモリ。
【請求項８】
前記ＤＣＣトレーニング区間は、既定個数のクロックサイクルを含むことを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリ。
【請求項９】
前記複数のメモリチップそれぞれは、デューティ訂正開始コマンドが印加されれば、前記デューティ訂正動作を始め、デューティ訂正終了コマンドが印加されれば、前記デューティ訂正動作を終了することを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリ。
【請求項１０】
前記複数のメモリチップそれぞれは、第１セットフィーチャコマンドが印加されれば、前記デューティ訂正動作を始め、第２セットフィーチャコマンドが印加されれば、前記デューティ訂正動作を終了することを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリ。
【請求項１１】
前記クロックピン及び前記入出力ピンと前記複数のメモリチップとの間に配置され、前記クロックピンを介して、前記外部クロック信号を受信し、受信した外部クロック信号をバッファリングすることにより、バッファリングされたクロック信号を、前記複数のメモリチップに提供するように構成されたバッファチップをさらに含むことを特徴とする請求項１乃至１０のいずれか一項に記載の不揮発性メモリ。
【請求項１２】
前記バッファチップは、前記複数のメモリチップのうち一つに含まれた前記出力バッファの出力に対するデューティ訂正動作を遂行する第１  ＤＣＣを含むことを特徴とする請求項１１に記載の不揮発性メモリ。
【請求項１３】
デューティ訂正回路（ＤＣＣ）トレーニング区間の間、外部クロック信号を受信するように構成されたクロックピンと、
データ信号またはデータストローブ信号を送受信するように構成された入出力ピンと、
前記クロックピン及び前記入出力ピンに接続され、前記外部クロック信号をバッファリングすることにより、バッファリングされたクロック信号を生成するバッファチップと、
前記バッファリングされたクロック信号に基づいた内部クロック信号に対するデューティ訂正動作を並列的に遂行する複数のメモリチップと、を含み、
前記バッファチップは、
前記複数のメモリチップのうち一つから受信した出力信号に対するデューティ訂正動作を遂行する第１  ＤＣＣと、
前記第１  ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された第１出力バッファと、を含む、
不揮発性メモリ。
【請求項１４】
前記ＤＣＣトレーニング区間の間、前記第１出力バッファは、ディセーブルされ、前記入出力ピンは、フローティングされることを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記ＤＣＣトレーニング区間の間、前記第１出力バッファは、イネーブルされ、イネーブルされた前記第１出力バッファの出力は、前記入出力ピンを介して、外部に出力されることを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１６】
前記複数のメモリチップそれぞれは、
前記内部クロック信号に対する前記デューティ訂正動作を遂行する第２  ＤＣＣと、
前記第２  ＤＣＣの出力端子と前記バッファチップとの間に接続されるように構成された第２出力バッファと、を含むことを特徴とする請求項１３乃至１５のいずれか一項に記載の不揮発性メモリ。
【請求項１７】
前記ＤＣＣトレーニング区間の間、前記複数のメモリチップのうち第１メモリチップに含まれた前記第２出力バッファだけイネーブルされ、残りのメモリチップに含まれた前記第２出力バッファは、ディセーブルされ、イネーブルされた前記第２出力バッファの出力は、前記バッファチップに提供されることを特徴とする請求項１６に記載の不揮発性メモリ。
【請求項１８】
前記外部クロック信号は、前記ＤＣＣトレーニング区間の間、既定周波数でトグリングする読み取りイネーブル信号であることを特徴とする請求項１３乃至１７のいずれか一項に記載の不揮発性メモリ。
【請求項１９】
デューティ訂正回路（ＤＣＣ）トレーニング区間の間、外部クロック信号を受信するように構成されたクロックピンと、
データ信号またはデータストローブ信号を送受信するように構成された入出力ピンと、
前記クロックピン及び前記入出力ピンに接続されたメモリチップと、を含み、
前記メモリチップは、
前記クロックピンを介して、前記外部クロック信号を受信し、受信した前記外部クロック信号から、内部クロック信号を生成する内部回路と、
前記内部クロック信号に対するデューティ訂正動作を遂行するＤＣＣと、
前記ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された出力バッファと、を含む、
不揮発性メモリ。
【請求項２０】
前記ＤＣＣトレーニング区間の間、前記出力バッファは、ディセーブルされ、前記入出力ピンは、フローティングされることを特徴とする請求項１９に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、さらに詳細には、デューティ訂正回路（ＤＣＣ：duty  correction  circuit）を含む不揮発性メモリ、前記不揮発性メモリを含むストレージ装置、及び前記ストレージ装置の動作方法に関する。
【背景技術】
【０００２】
ストレージ装置は、不揮発性メモリ及び不揮発性メモリを制御するためのコントローラを含む。従来には、不揮発性メモリとコントローラとの通信が、ＤＲＡＭ（dynamic  random  access  memory）またはＳＲＡＭ（static  random  access  memory）のような高速メモリを含むメモリシステムに比べて低い動作周波数でなされた。しかし、最近では、不揮発性メモリとコントローラとの通信が高い動作周波数で行われることが要求されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本開示の技術的思想は、読み取りデータの有効ウィンドウを確保するためのＤＣＣトレーニング時間を短縮させることにより、性能を向上させることができる不揮発性メモリ、及び前記不揮発性メモリを含むストレージ装置を提供することである。
【課題を解決するための手段】
【０００４】
本開示の技術的思想による不揮発性メモリは、ＤＣＣトレーニング区間の間、外部クロック信号を受信するように構成されたクロックピン、前記ＤＣＣトレーニング区間の間、前記外部クロック信号に基づいた内部クロック信号に対するデューティ訂正動作を並列的に遂行する複数のメモリチップ、及び前記複数のメモリチップに共通して接続された入出力ピンを含み、前記複数のメモリチップそれぞれは、前記内部クロック信号に対する前記デューティ訂正動作を遂行するＤＣＣ、及び前記ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された出力バッファを含む。
【０００５】
本開示の他の技術的思想による不揮発性メモリは、ＤＣＣトレーニング区間の間、外部クロック信号を受信するように構成されたクロックピン、データ信号またはデータストローブ信号を送受信するように構成された入出力ピン、前記クロックピン及び前記入出力ピンに接続され、前記外部クロック信号をバッファリングすることにより、バッファリングされたクロック信号を生成するバッファチップ、前記バッファリングされたクロック信号に基づいた内部クロック信号に対するデューティ訂正動作を並列的に遂行する複数のメモリチップを含み、前記バッファチップは、前記複数のメモリチップのうち一つから受信した出力信号に対するデューティ訂正動作を遂行する第１  ＤＣＣ、及び前記第１  ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された第１出力バッファを含む。
【０００６】
本開示の他の技術的思想による不揮発性メモリは、ＤＣＣトレーニング区間の間、外部クロック信号を受信するように構成されたクロックピン、データ信号またはデータストローブ信号を送受信するように構成された入出力ピン、前記クロックピン及び前記入出力ピンに接続されたメモリチップを含み、前記メモリチップは、前記クロックピンを介して、前記外部クロック信号を受信し、受信した前記外部クロック信号から、内部クロック信号を生成する内部回路、前記内部クロック信号に対するデューティ訂正動作を遂行するＤＣＣ、及び前記ＤＣＣの出力端子と前記入出力ピンとの間に接続されるように構成された出力バッファを含む。
【発明の効果】
【０００７】
本開示の技術的思想によれば、マルチチップメモリに含まれた各メモリチップにおいて、ＤＣＣトレーニングを並列的に行うことにより、ＤＣＣトレーニングに要する時間を短縮させることができる。また、各メモリチップにおいてＤＣＣトレーニングを行うことにより、高速で動作する不揮発性メモリから出力されるデータの有効データウィンドウを確保することができるので、不揮発性メモリの性能を向上させることができる。
【０００８】
一実施形態において、各メモリチップに含まれた出力バッファをいずれもディセーブルさせることにより、ＤＣＣトレーニング区間からリードアウト区間を除去することができるので、ＤＣＣトレーニングに要する時間及び電力消費をさらに減らすことができる。一実施形態において、複数のメモリチップのうち一つのメモリチップに含まれた出力バッファだけイネーブルさせることにより、マルチチップメモリに含まれたメモリチップの個数に係わりなく、ＤＣＣトレーニング区間において、リードアウト区間を一定に維持することができ、残りのメモリチップに含まれた出力バッファは、ディセーブルされることにより、ＤＣＣトレーニングにおいて、電力消費を減らすことができる。
【図面の簡単な説明】
【０００９】
【図１】本開示の一実施形態によるストレージ装置を概略的に示すブロック図である。
【図２】図１のストレージ装置の一例のＤＣＣトレーニング動作を示すブロック図である。
【図３】図２のストレージ装置で遂行されるＤＣＣトレーニング動作を示すタイミング図である。
【図４】本開示の一実施形態による、図２の不揮発性メモリの一例を示す図面である。
【図５】図１のストレージ装置の一例のＤＣＣトレーニング動作を示すブロック図である。
【図６】図５のストレージ装置で遂行されるＤＣＣトレーニング動作を示すタイミング図である。
【図７】本開示の一実施形態による、図５の不揮発性メモリの一例を示す図面である。
【図８】本開示の一実施形態による不揮発性メモリを詳細に示すブロック図である。
【図９】本開示の一実施形態によるメモリチップの一例を示すブロック図である。
【図１０Ａ】本開示の一実施形態によるメモリチップの他の例を示すブロック図である。
【図１０Ｂ】図１０Ａのメモリチップに含まれたＤＣＡ回路を示す回路図である。
【図１１Ａ】本開示の一部実施形態によるデューティ訂正シーケンスを示すタイミング図である。
【図１１Ｂ】本開示の一部実施形態によるデューティ訂正シーケンスを示すタイミング図である。
【図１２】本開示の一実施形態によるストレージ装置を概略的に示すブロック図である。
【図１３】本開示の一実施形態による不揮発性メモリを詳細に示すブロック図である。
【図１４】本開示の一実施形態によるストレージ装置を概略的に示すブロック図である。
【図１５】本開示の一実施形態による不揮発性メモリを詳細に示すブロック図である。
【図１６】本開示の一実施形態によるストレージ装置を概略的に示すブロック図である。
【図１７】本開示の一実施形態による不揮発性メモリを詳細に示すブロック図である。
【図１８】本開示の一部実施形態によるストレージ装置の動作方法を示すフローチャートである。
【図１９】本開示の一部実施形態によるストレージ装置の動作方法を示すフローチャートである。
【図２０】本開示の一実施形態による電子装置を示すブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本開示の一実施形態によるストレージ装置ＳＤ１を概略的に示すブロック図である。図１を参照すれば、ストレージ装置ＳＤ１は、不揮発性メモリ（ＮＶＭ：non-volatile  memory）１０及びコントローラ２０を含み、不揮発性メモリ１０は、第１メモリチップ１００及び第２メモリチップ２００を含む。不揮発性メモリ１０は、少なくとも第１メモリチップ１００及び第２メモリチップ２００を含む複数の不揮発性メモリチップを含み、それにより、「マルチチップメモリ」と称することができる。例えば、第１メモリチップ１００及び第２メモリチップ２００それぞれは、ＤＤＰ（dual  die  package）またはＱＤＰ（quadruple  die  package）でもある。一実施形態において、第１メモリチップ１００及び第２メモリチップ２００それぞれは、ＮＡＮＤフラッシュメモリチップでもある。しかし、本発明は、それに限定されるものではなく、第１メモリチップ１００及び第２メモリチップ２００のうち少なくとも一つは、ＲｅＲＡＭ（resistive  random  access  memory）、ＰＲＡＭ（phase-change  random  access  memory）、ＭＲＡＭ（magnetic  random  access  memory）のような抵抗性メモリチップであってもよい。
【００１１】
不揮発性メモリ１０とコントローラ２０は、第１信号ラインＳＬ１ないし第３信号ラインＳＬ３を介して通信することができる。第１信号ラインＳＬ１を介して、クロック信号ＣＬＫが伝送され、第１信号ラインＳＬ１を「クロック信号ライン」と称することができる。本実施形態において、クロック信号ＣＬＫは、特定区間において、所定周波数でトグリングすることができ、それにより、ストレージ装置ＳＤ１は、非同期式システムであると言える。例えば、クロック信号ＣＬＫは、データ入出力速度に対応する周波数でトグリングすることができる。第２信号ラインＳＬ２を介して、データストローブ信号ＤＱＳが伝送され、第２信号ラインＳＬ２を「データストローブ信号ライン」と称することができる。第３信号ラインＳＬ３を介して、コマンド及びアドレスが伝送され、続いて、データＤＱが伝送される。それにより、第３信号ラインＳＬ３を「入出力ライン」または「データライン」と称することができる。
【００１２】
不揮発性メモリ１０は、第１ピンＰ１ないし第３ピンＰ３を含み、第１メモリチップ１００及び第２メモリチップ２００は、第１ピンＰ１ないし第３ピンＰ３それぞれに共通して接続される。第１ピンＰ１ないし第３ピンＰ３は、第１パッドないし第３パッドと称することもできる。第１ピンＰ１は、第１信号ラインＳＬ１に接続され、「クロックピン」と称することができる。第２ピンＰ２は、第２信号ラインＳＬ２に接続され、第３ピンＰ３は、第３信号ラインＳＬ３に接続される。以下では、第２ピンＰ２及び第３ピンＰ３を「入出力ピン」と称することができる。一方、コントローラ２０は、第１信号ラインＳＬ１ないし第３信号ラインＳＬ３にそれぞれ接続される第１ピンＰ１’ないし第３ピンＰ３’を含む。
【００１３】
不揮発性メモリ１０に対する読み取り動作時、不揮発性メモリ１０は、クロック信号ＣＬＫ、例えば、読み取りイネーブル信号を受信し、データストローブ信号ＤＱＳ及びデータＤＱを出力することができる。ＤＤＲ（double  data  rate）モードにおいて、データＤＱは、データストローブ信号ＤＱＳの立ち上がり上昇エッジ及び立ち下がりエッジに同期され、出力、例えば、順次に出力される。それにより、順次に出力される第１データ及び第２データのデータウィンドウは、データストローブ信号ＤＱＳのロジックハイ区間及びロジックロー区間にそれぞれ対応する。このとき、データストローブ信号ＤＱＳは、クロック信号ＣＬＫを基に生成されるので、クロック信号ＣＬＫのロジックハイ区間とロジックロー区間との比率、例えば、デューティ比により、第１データ及び第２データのデータウィンドウが決定される。
【００１４】
クロック信号ＣＬＫにおいて「デューティミスマッチ」が発生する場合、クロック信号ＣＬＫのロジックハイ区間及びロジックロー区間が、例えば、ロジックハイ区間の長さとロジックロー区間の長さとが互いに異なり、言い換えれば、ロジックハイ区間とロジックロー区間との比率が１：１ではないことがある。このとき、第１データ及び第２データは、互いに異なるデータウィンドウを有することができ、第１データ及び第２データの有効データウィンドウが低減し、結果として、不揮発性メモリ１０の性能低下が発生しうる。従って、クロック信号ＣＬＫのデューティミスマッチを解消するために、クロック信号ＣＬＫに対するデューティ訂正を行うことにより、有効データウィンドウを確保する方案が要求される。
【００１５】
第１メモリチップ１００は、ＤＣＣ（duty  correction  circuit）１２０及び出力バッファ１４０を含み、第２メモリチップ２００は、ＤＣＣ  ２２０及び出力バッファ２４０を含んでもよい。ＤＣＣ  １２０，２２０は、クロック信号ＣＬＫのデューティミスマッチを低減させたり改善させたりするために、クロック信号ＣＬＫに対するデューティ訂正動作を並列的に遂行することができる。出力バッファ１４０，２４０は、ＤＣＣ  １２０，２２０の出力をそれぞれバッファリングすることができ、第２ピンＰ２または第３ピンＰ３に接続される。一実施形態において、出力バッファ１４０，２４０がデータストローブ信号出力バッファである場合、出力バッファ１４０，２４０は、第２ピンＰ２に接続される。一実施形態において、出力バッファ１４０，２４０がデータ信号出力バッファである場合、出力バッファ１４０，２４０は、第３ピンＰ３に接続される。
【００１６】
不揮発性メモリ１０は、非同期システムであり、常時トグリングする周波数が存在しないので、ＤＣＣ  １２０，２２０は、クロック信号ＣＬＫが印加される区間でのみデューティ訂正動作を遂行することができる。一実施形態において、不揮発性メモリ１０は、読み取りイネーブル信号をクロック信号ＣＬＫとして利用して、デューティ訂正動作を遂行することができる。もし不揮発性メモリ１０に対する読み取り動作が遂行される読み取り区間中、読み取りデータが出力されるリードアウト区間でデューティ訂正動作が遂行される場合、デューティ訂正動作により、各クロックサイクルごとにクロックデューティが変わり、それにより、読み取りデータの有効データウィンドウが低減してしまう。
【００１７】
従って、一実施形態において、ＤＣＣ  １２０，２２０は、リードアウト区間ではない専用区間において、デューティ訂正動作を遂行することができる。以下では、デューティ訂正動作の専用区間を「ＤＣＣトレーニング区間」と称し、ＤＣＣトレーニング区間で遂行されるＤＣＣ  １２０，２２０の動作を「ＤＣＣトレーニング」と称する。一実施形態において、「ＤＣＣトレーニング区間」は、既定個数のクロックサイクルを含んでもよい。ＤＣＣトレーニング区間の間、クロック信号ＣＬＫ、例えば、読み取りイネーブル信号は、出力バッファ１４０，２４０の動作と係わりなく、既定周波数でトグリングすることができる。
【００１８】
一実施形態において、ＤＣＣトレーニングは、読み取り区間中、リードアウト区間前の読み取りレイテンシ区間に行われる。一実施形態において、ＤＣＣトレーニングは、ストレージ装置ＳＤ１に電源が印加されるパワーアップ区間に行われる。もしＤＣＣ  １２０，２２０において、ＤＣＣトレーニングを順次に行う場合、ＤＣＣトレーニング区間は、相当に長くなる。不揮発性メモリ１０に含まれたメモリチップの個数が「ｍ」であり、各メモリチップに対するＤＣＣトレーニング区間が「Ａ」であるならば、不揮発性メモリ１０の全体ＤＣＣトレーニング区間は、「ｍ＊Ａ」に対応する。従って、不揮発性メモリ１０に含まれたメモリチップの個数が増加するにつれ、全体ＤＣＣトレーニング区間が長くなり、それにより、不揮発性メモリ１０の性能が低下してしまう。しかし、本実施形態によれば、ＤＣＣ  １２０，２２０は、ＤＣＣトレーニングを並列的に行うことにより、不揮発性メモリ１０に含まれたメモリチップの個数が増加しても、全体ＤＣＣトレーニング区間は、一定であり、それにより、不揮発性メモリ１０の性能低下を防止することができる。
【００１９】
一部実施形態において、ストレージ装置ＳＤ１は、電子装置に内蔵される内部メモリでもある。例えば、ストレージ装置ＳＤ１は、ＳＳＤ（solid-state  drive）、エンベデッドＵＦＳ（universal  flash  storage）メモリ装置またはｅＭＭＣ（embedded  multi-media  card）でもある。一部実施形態において、ストレージ装置ＳＤ１は、電子装置に着脱可能な外装メモリでもある。例えば、ストレージ装置ＳＤ１は、ＵＦＳ（universal  flash  storage）メモリカード、ＣＦ（compact  flash）、ＳＤ（Secure  digital）、Micro−ＳＤ（micro  secure  digital）、Mini−ＳＤ（mini  secure  digital）、ｘＤ（extreme  digital）またはメモリスティック（memory  stick）でもある。
【００２０】
図２は、図１のストレージ装置の一例（ＳＤ１ａ）のＤＣＣトレーニング動作を示すブロック図であり、図３は、図２のストレージ装置ＳＤ１ａで遂行されるＤＣＣトレーニング動作を示すタイミング図である。
【００２１】
図２及び図３を参照すれば、ストレージ装置ＳＤ１ａは、不揮発性メモリ１０ａ及びコントローラ２０を含み、不揮発性メモリ１０ａは、第１メモリチップ１００ａ及び第２メモリチップ２００ａを含む。第１メモリチップ１００ａは、内部回路１１０、ＤＣＣ  １２０及び出力バッファ１４０ａを含み、第２メモリチップ２００ａは、内部回路２１０、ＤＣＣ  ２２０及び出力バッファ２４０ａを含んでもよい。
【００２２】
ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、不揮発性メモリ１０ａは、第１ピンＰ１を介して、コントローラ２０から外部クロック信号、例えば、読み取りイネーブル信号ｎＲＥを受信することができる。読み取りイネーブル信号ｎＲＥは、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、所定周波数でトグリングすることができる。以下では、外部クロック信号が読み取りイネーブル信号ｎＲＥである実施形態を中心に説明する。しかし、本発明は、それに限定されるものではなく、外部クロック信号は、不揮発性メモリ１０ａの動作を示す多様な制御信号のうち一つでもある。一部実施形態において、データストローブ信号ＤＱＳがクロック信号ＣＬＫにも利用される。
【００２３】
内部回路１１０は、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、読み取りイネーブル信号ｎＲＥを受信し、内部読み取りイネーブル信号ｎＲＥｉを生成することができる。内部回路１１０は、読み取りイネーブル信号ｎＲＥが、第１メモリチップ１００ａに受信された後から、ＤＣＣ  １２０に入力されるまでの、第１メモリチップ１００ａ内における読み取りイネーブル信号ｎＲＥの伝達経路を総称するものであり、クロック分配（distribution）回路と称することもできる。内部回路１１０に受信された読み取りイネーブル信号ｎＲＥでデューティミスマッチが発生しないとしても、読み取りイネーブル信号ｎＲＥが、内部回路１１０を介して伝達されることにより、内部読み取りイネーブル信号ｎＲＥｉでデューティミスマッチが発生しうる。従って、ＤＣＣ  １２０は、内部クロック信号パスの最終段階に配置される。
【００２４】
ＤＣＣ  １２０は、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、内部読み取りイネーブル信号ｎＲＥｉに対して、デューティ訂正動作を遂行することにより、デューティが訂正された読み取りイネーブル信号ｎＲＥｃ（以下、「訂正（corrected）読み取りイネーブル信号」と称する）を生成することができる。出力バッファ１４０ａは、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、ディセーブルされる。具体的には、出力バッファ１４０ａの出力は、３状態（tri−state）、すなわち、ハイインピーダンス（Ｈｉ−Ｚ：high  impedance）状態であり、出力バッファ１４０ａは、第２ピンＰ２または第３ピンＰ３と電気的に接続されず、第２ピンＰ２または第３ピンＰ３は、フローティングされる。
【００２５】
内部回路２１０は、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、読み取りイネーブル信号ｎＲＥを受信し、内部読み取りイネーブル信号ｎＲＥｉ’を生成することができる。内部回路１１０，２１０に含まれた素子は、互いに異なり、内部回路１１０，２１０は、同一読み取りイネーブル信号ｎＲＥを受信しても、異なる内部読み取りイネーブル信号ｎＲＥｉ，ｎＲＥｉ’をそれぞれ生成することができる。ＤＣＣ  ２２０は、内部読み取りイネーブル信号ｎＲＥｉ’に対して、デューティ訂正動作を遂行することにより、訂正読み取りイネーブル信号ｎＲＥｃ’を生成することができる。ＤＣＣ  １２０，２２０は、互いに並列的にデューティ訂正動作を遂行することができ、実質的に、同時にデューティ訂正動作を遂行することができる。出力バッファ２４０ａは、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、ディセーブルされる。具体的には、出力バッファ２４０ａの出力は、３状態、すなわち、ハイインピーダンス（Ｈｉ−Ｚ）状態であり、出力バッファ２４０ａは、第２ピンＰ２または第３ピンＰ３と電気的に接続されず、第２ピンＰ２または第３ピンＰ３は、フローティングされる。
【００２６】
本実施形態によれば、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、出力バッファ１４０ａ，２４０ａがディセーブルされるので、ＤＣＣ  １２０，２２０の出力がコントローラ２０に提供されない。それにより、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤからリードアウト区間が除去されるので、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤが減少する。また、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤにおいて、リードアウト区間を確保しなくてもよいので、ＤＣＣ  １２０，２２０は、並列的にデューティ訂正動作を遂行することができる。従って、不揮発性メモリ１０ａに含まれるメモリチップの個数が増加しても、全体ＤＣＣトレーニング区間は、メモリチップの個数に係わりなく、一定に維持することができる。さらに、出力バッファ１４０ａ，２４０ａがディセーブルされるので、ＤＣＣトレーニング動作における電力消費を減らすことができる。
【００２７】
図４は、本開示の一実施形態による、図２の不揮発性メモリの一例１０ａ’を示す。図４を参照すれば、不揮発性メモリ１０ａ’は、基板ＳＵＢ、及び複数のメモリチップＭＣ１ないしＭＣ５を含み、複数のメモリチップＭＣ１ないしＭＣ５は、基板ＳＵＢ上に垂直方向に積層される。基板ＳＵＢ上には、入出力ピンＰｎが配置され、複数のメモリチップＭＣ１ないしＭＣ５の入出力ノードＮＤは、入出力ピンＰｎと接続される。例えば、入出力ピンＰｎと入出力ノードＮＤは、ワイヤボンディングで互いに接続され、このとき、ワイヤボンディングのために、複数のメモリチップＭＣ１ないしＭＣ５は、水平方向にスキューをもって積層される。
【００２８】
一実施形態において、ＤＣＣトレーニング区間の間、複数のメモリチップＭＣ１ないしＭＣ５に含まれた出力バッファは、いずれもハイインピーダンス状態（Ｈｉ−Ｚ）であり、複数のメモリチップＭＣ１ないしＭＣ５の入出力ノードＮＤは、入出力ピンＰｎと電気的に接続されない。それにより、複数のメモリチップＭＣ１ないしＭＣ５から、データＤＱまたはデータストローブ信号ＤＱＳが出力されず、入出力ピンＰｎは、フローティングされる。
【００２９】
図５は、図１のストレージ装置の一例（ＳＤ１ｂ）のＤＣＣトレーニング動作を示すブロック図であり、図６は、図５のストレージ装置ＳＤ１ｂで遂行されるＤＣＣトレーニング動作を示すタイミング図である。
【００３０】
図５及び図６を参照すれば、ストレージ装置ＳＤ１ｂは、不揮発性メモリ１０ｂ及びコントローラ２０を含み、不揮発性メモリ１０ｂは、第１メモリチップ１００ｂ及び第２メモリチップ２００ｂを含む。第１メモリチップ１００ｂは、内部回路１１０、ＤＣＣ  １２０及び出力バッファ１４０ｂを含み、第２メモリチップ２００ｂは、内部回路２１０、ＤＣＣ  ２２０及び出力バッファ２４０ｂを含んでもよい。
【００３１】
出力バッファ１４０ｂは、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、イネーブルされ、第２ピンＰ２または第３ピンＰ３と電気的に接続される。従って、ＤＣＣ  １２０の出力、すなわち、訂正読み取りイネーブル信号ｎＲＥｃは、第２ピンＰ２または第３ピンＰ３を介して、コントローラ２０に伝達される。一方、出力バッファ２４０ｂは、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、ディセーブルされる。具体的には、出力バッファ２４０ｂの出力は、３状態、すなわち、ハイインピーダンス（Ｈｉ−Ｚ）状態であり、出力バッファ２４０ｂは、第２ピンＰ２または第３ピンＰ３と電気的に接続されず、第２ピンＰ２または第３ピンＰ３は、フローティングされる。従って、ＤＣＣ  ２２０の出力、すなわち、訂正読み取りイネーブル信号ｎＲＥｃ’は、コントローラ２０に伝達されない。
【００３２】
コントローラ２０は、第２信号ラインＳＬ２または第３信号ラインＳＬ３を介して、出力バッファ１４０ｂの出力を受信することができ、それにより、不揮発性メモリ１０ｂに対するデューティ訂正動作をモニタリングすることができる。一実施形態において、コントローラ２０は、モニタリング結果を基に、デューティ訂正動作の終了時点を決定することができ、決定された終了時点で、デューティ訂正終了コマンドまたはセットフィーチャコマンドを不揮発性メモリ１０ｂに伝送することができる。しかし、本発明は、それに限定されるものではなく、コントローラ２０は、既定クロックサイクル個数に該当するＤＣＣトレーニング区間が終了すれば、デューティ訂正終了コマンドまたはセットフィーチャコマンドを、不揮発性メモリ１０ｂに伝送することもできる。
【００３３】
本実施形態によれば、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤの間、出力バッファ１４０ｂ，２４０ｂのうち一つだけイネーブルされるので、ＤＣＣ  １２０，２２０のうち１つの出力だけコントローラ２０に提供される。それにより、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤにおいて、１つのメモリチップに対するリードアウト区間だけ必要であるので、全てのメモリチップに対するリードアウト区間が必要な場合に比べ、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤが減少する。また、ＤＣＣトレーニング区間ＤＣＣ＿ＰＤにおいて、１つのメモリチップに対するリードアウト区間だけ必要であるので、ＤＣＣ  １２０，２２０は、並列的にデューティ訂正動作を遂行することができる。従って、不揮発性メモリ１０ｂに含まれるメモリチップの個数が増加しても、全体ＤＣＣトレーニング区間は、メモリチップの個数に係わりなく、一定に維持することができる。さらに、出力バッファ１４０ｂ，２４０ｂのうち一つだけイネーブルされるので、ＤＣＣトレーニング動作における電力消費を減らすことができる。
【００３４】
図７は、本開示の一実施形態による、図５の不揮発性メモリの一例（１０ｂ’）を示す。本実施形態による不揮発性メモリ１０ｂ’は、図４の不揮発性メモリ１０ａ’の変形実施形態に対応するが、重複説明は省略する。
【００３５】
図７を参照すれば、不揮発性メモリ１０ｂ’は、基板ＳＵＢ、及び複数のメモリチップＭＣ１ないしＭＣ５を含んでもよい。一実施形態において、ＤＣＣトレーニング区間の間、複数のメモリチップＭＣ１ないしＭＣ５のうち、第１メモリチップＭＣ１に含まれた出力バッファだけイネーブルされ、残りのメモリチップＭＣ２ないしＭＣ５に含まれた出力バッファは、いずれもハイインピーダンス（Ｈｉ−Ｚ）状態である。従って、第１メモリチップＭＣ１の入出力ノードＮＤだけ入出力ピンＰｎと電気的に接続され、残りのメモリチップＭＣ２ないしＭＣ５の入出力ノードＮＤは、入出力ピンＰｎと電気的に接続されない。それにより、第１メモリチップＭＣ１から出力されるデータＤＱ、すなわち、Ｄｏｕｔまたはデータストローブ信号ＤＱＳだけ入出力ピンＰｎに伝達される。
【００３６】
図８は、本開示の一実施形態による不揮発性メモリ１０Ａを詳細に示すブロック図である。不揮発性メモリ１０Ａは、図１の不揮発性メモリ１０の一例でもある。
【００３７】
図８を参照すれば、不揮発性メモリ１０Ａは、クロックピン１０１、入出力ピン１０２、及び複数のメモリチップ１００，２００，３００を含んでもよい。不揮発性メモリ１０Ａは、クロックピン１０１を介して、コントローラ２０から、外部クロック信号ＣＬＫ、例えば、読み取りイネーブル信号を受信することができ、入出力ピン１０２を介して、コントローラ２０に、データストローブ信号ＤＱＳまたはデータＤＱを提供することができる。例えば、クロックピン１０１は、図１の第１ピンＰ１に対応し、入出力ピン１０２は、図１の第２ピンＰ２または第３ピンＰ３に対応する。
【００３８】
第１メモリチップ１００は、クロックピン１０１に接続されるように構成された第１ノードＮＤ１１、及び入出力ピン１０２に接続されるように構成された第２ノードＮＤ１２を含んでもよい。第１メモリチップ１００は、第１ノードＮＤ１１を介して、外部クロック信号ＣＬＫを受信することができる。第１メモリチップ１００に入力された外部クロック信号ＣＬＫの伝達パス（以下、「クロック信号パス」と称する）でデューティミスマッチが発生しうるので、ＤＣＣ  １２０は、第１メモリチップ１００において、クロック信号パスの最終段階に配置される。
【００３９】
ＤＣＣ  １２０は、外部クロック信号ＣＬＫに基づいた内部クロック信号に対して、デューティ訂正動作を遂行し、出力バッファ１４０は、ＤＣＣ  １２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ１は、ターンオンされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続され、出力バッファ１４０の出力は、第２ノードＮＤ１２を介して、入出力ピン１０２に提供される。一実施形態において、スイッチＳＷ１は、ターンオフされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続されない。第２メモリチップ２００及び第ｎメモリチップ３００の構成並びに動作は、第１メモリチップ１００と実質的に類似している。一実施形態において、スイッチＳＷ２，ＳＷ３は、いずれもターンオフされ、出力バッファ２４０，３４０の出力は、第２ノードＮＤ２２，ＮＤ３２にそれぞれ接続されない。
【００４０】
第１メモリチップ１００において、第１ノードＮＤ１１を介して、外部クロック信号ＣＬＫが入力される時点から、第２ノードＮＤ１２を介して、出力信号が出力される時点まで、第１時間Ｔ１が所要される。第２メモリチップ２００において、第１ノードＮＤ２１を介して、外部クロック信号ＣＬＫが入力される時点から、第２ノードＮＤ２２を介して、出力信号が出力される時点まで、第２時間Ｔ２が所要される。第ｎメモリチップ３００において、第１ノードＮＤ３１を介して、外部クロック信号ＣＬＫが入力される時点から、第２ノードＮＤ３２を介して、出力信号が出力される時点まで、第ｎ時間Ｔｎが所要される。このとき、第１メモリチップ１００ないし第ｎメモリチップ３００の内部構成は、互いに異なり、第１時間Ｔ１ないし第ｎ時間Ｔｎは、互いに異なる。従って、第１メモリチップ１００ないし第ｎメモリチップ３００において、ＤＣＣトレーニングを順次に行わなければならない制約条件が生ずる。
【００４１】
しかし、本実施形態によれば、第１メモリチップ１００ないし第ｎメモリチップ３００の出力バッファ１４０，２４０，３４０をいずれもディセーブルさせるか、あるいは第１メモリチップ１００ないし第ｎメモリチップ３００の出力バッファ１４０，２４０，３４０のうち一つだけイネーブルさせることにより、ＤＣＣトレーニング区間において、リードアウト区間を考慮せず、第１メモリチップ１００ないし第ｎメモリチップ３００において、ＤＣＣトレーニングを並列的に行うことができる。
【００４２】
図９は、本開示の一実施形態によるメモリチップの一例（１００Ａ）を示すブロック図である。図９を参照すれば、メモリチップ１００Ａは、内部回路１１０、ＤＣＣ  １２０ａ、マルチプレクサ１３０及び出力バッファ１４０を含んでもよい。内部回路１１０は、読み取りイネーブル信号ｎＲＥを受信し、受信した読み取りイネーブル信号ｎＲＥに基づいた内部読み取りイネーブル信号ｎＲＥｉを生成することができる。例えば、内部回路１１０は、複数のインバータ、例えば、偶数個のインバータを含んでもよい。読み取りイネーブル信号ｎＲＥでデューティミスマッチが発生した場合、内部読み取りイネーブル信号ｎＲＥｉでも、デューティミスマッチが発生しうる。一方、読み取りイネーブル信号ｎＲＥでデューティミスマッチが発生していない場合にも、内部回路１１０を経ながら、内部イネーブル信号ｎＲＥｉでデューティミスマッチが発生しうる。
【００４３】
ＤＣＣ  １２０ａは、内部読み取りイネーブル信号ｎＲＥｉに対してデューティ訂正動作を遂行することにより、訂正読み取りイネーブル信号ｎＲＥｃを生成することができる。ＤＣＣ  １２０ａは、内部読み取りイネーブル信号ｎＲＥｉで発生したデューティミスマッチを除去することができ、それにより、訂正読み取りイネーブル信号ｎＲＥｃのデューティ比は、１：１であるか、あるいは１：１に近接することができる。一実施形態により、ＤＣＣ  １２０ａは、デューティ訂正動作を遂行するための多様な構成を有することができる。本明細書に記載されたＤＣＣ  １２０ａの構成及び動作は、例示的なものであり、本発明は、それに限定されるものではない。
【００４４】
マルチプレクサ１３０は、第１内部データＤｉｎ１及び第２内部データＤｉｎ２を受信し、訂正読み取りイネーブル信号ｎＲＥｃにより、第１内部データＤｉｎ１及び第２内部データＤｉｎ２から出力信号ｎＲＥｃ’を生成することができる。一実施形態において、メモリチップ１００Ａは、ランダムデータ生成器をさらに含み、第１内部データＤｉｎ１及び第２内部データＤｉｎ２は、ランダムデータ生成器で生成される。一実施形態において、メモリチップ１００Ａは、レジスタをさらに含み、第１内部データＤｉｎ１及び第２内部データＤｉｎ２は、レジスタにあらかじめ保存されたデータでもある。例えば、第１内部データＤｉｎ１は、論理「１」であり、第２内部データＤｉｎ２は、論理「０」でもある。マルチプレクサ１３０は、訂正読み取りイネーブル信号ｎＲＥｃのロジックハイ区間においては、第１内部データＤｉｎ１を出力し、訂正読み取りイネーブル信号ｎＲＥｃのロジックロー区間においては、第２内部データＤｉｎ２を出力することにより、出力信号ｎＲＥｃ’を生成することができる。
【００４５】
一方、ＤＣＣ  １２０ａから出力された訂正読み取りイネーブル信号ｎＲＥｃから、マルチプレクサ１３０から出力された出力信号ｎＲＥｃ’までのパスにおいて、出力信号ｎＲＥｃ’のデューティミスマッチが発生しうる。従って、メモリチップ１００Ａは、出力信号ｎＲＥｃ’のデューティミスマッチを検出するためのフィードバックループを有することができる。具体的には、出力信号ｎＲＥｃ’は、ＤＣＣ  １２０ａにフィードバックされ、ＤＣＣ  １２０ａは、出力信号ｎＲＥｃ’に対してデューティ訂正動作を遂行することができる。それにより、出力バッファ１４０に入力される信号のデューティを正確に訂正することができる。
【００４６】
出力バッファ１４０は、マルチプレクサ１３０から出力信号ｎＲＥｃ’を受信し、イネーブル信号ＥＮによってイネーブルされる。イネーブル信号ＥＮが活性化されれば、出力バッファ１４０は、イネーブルされ、出力信号ｎＲＥｃ’は、入出力ピン１０２に提供される。一方、イネーブル信号ＥＮが非活性化されれば、出力バッファ１４０は、ディセーブルされ、出力信号ｎＲＥｃ’は、入出力ピン１０２に提供されず、入出力ピン１０２は、フローティングされる。
【００４７】
図１０Ａは、本開示の一実施形態によるメモリチップの他の例１００Ｂを示すブロック図であり、図１０Ｂは、図１０Ａのメモリチップ１００Ｂに含まれたＤＣＡ回路（１２１）を示す回路図である。本実施形態によるメモリチップ１００Ｂは、図９のメモリチップ１００Ａの変形実施形態に対応し、重複説明は省略する。
【００４８】
図１０Ａを参照すれば、メモリチップ１００Ｂは、内部回路１１０、ＤＣＣ（１２０ｂ）及び出力バッファ１４０を含み、ＤＣＣ（１２０ｂ）は、デューティサイクル調整（ＤＣＡ：ＤｕｔｙＣｙｃｌｅＡｄｊｕｓｔｍｅｎｔ）回路１２１、第１リピータ（ＲＰＴ）１２２及び第２リピータ（ＲＰＴ）１２３、チャージポンプ１２４、比較器（ＣＯＭＰ）１２５、及びアップ／ダウンカウンタ１２６を含んでもよい。ＤＣＡ回路１２１は、内部読み取りイネーブル信号ｎＲＥｉのデューティサイクルを調整することにより、調整（adjusted）読み取りイネーブル信号ｎＲＥａを生成することができる。
【００４９】
第１リピータ１２２は、調整読み取りイネーブル信号ｎＲＥａを受信し、第２リピータ１２３は、第１リピータ１２２の出力から、第１クロック信号ＣＬＫＰ及び第２クロック信号ＣＬＫＮを出力することができる。第１クロック信号ＣＬＫＰ及び第２クロック信号ＣＬＫＮそれぞれは、調整読み取りイネーブル信号ｎＲＥａに基づいたデューティ比を有し、第２クロック信号ＣＬＫＮは、第１クロック信号ＣＬＫＰに対して反転位相を有することができる。しかし、本発明は、それに限定されるものではなく、一部実施形態において、第２リピータ１２３は、調整読み取りイネーブル信号ｎＲＥａに基づいたクロック信号及び基準（reference）信号を出力することもできる。
【００５０】
チャージポンプ１２４は、第１クロック信号ＣＬＫＰ及び第２クロック信号ＣＬＫＮからチャージポンピングを介して、第１チャージポンプ信号ＣＰＵＭＰＰ及び第２チャージポンプ信号ＣＰＵＭＰＮをそれぞれ生成することができる。例えば、第１チャージポンプ信号ＣＰＵＭＰＰは、第１クロック信号ＣＬＫＰのロジックハイ区間で増大し、第１クロック信号ＣＬＫＰのロジックロー区間で減少することができる。同様に、第２チャージポンプ信号ＣＰＵＭＰＮは、第２クロック信号ＣＬＫＮのロジックハイ区間で増大し、第２クロック信号ＣＬＫＮのロジックロー区間で減少することができる。従って、第１クロック信号ＣＬＫＰ及び第２クロック信号ＣＬＫＮでデューティミスマッチが発生し、第１クロック信号ＣＬＫＰでロジックハイ区間が相対的に長く、第２クロック信号ＣＬＫＮでロジックハイ区間が相対的に短ければ、第１クロック信号ＣＬＫＰ及び第２クロック信号ＣＬＫＮの数クロックサイクル後、第１チャージポンプ信号ＣＰＵＭＰＰは、増大する一方、第２チャージポンプ信号ＣＰＵＭＰＮは、減少する。
【００５１】
比較器１２５は、第１チャージポンプ信号ＣＰＵＭＰＰ及び第２チャージポンプ信号ＣＰＵＭＰＮを比較し、比較結果信号（counting  result  signal）ＣＲを生成することができる。例えば、第１チャージポンプ信号ＣＰＵＭＰＰが第２チャージポンプ信号ＣＰＵＭＰＮより大きければ、比較結果信号ＣＲを論理ハイに生成し、第１チャージポンプ信号ＣＰＵＭＰＰが第２チャージポンプ信号ＣＰＵＭＰＮほど大きくなければ、比較結果信号ＣＲを論理ローに生成することができる。アップ／ダウンカウンタ１２６は、比較結果信号ＣＲから制御信号ＣＳを生成することができる。例えば、制御信号ＣＳは、４ビットデジタルコードによって生成され、比較結果信号ＣＲが論理ハイであるならば、制御信号ＣＳのコードを１だけ増加させ、比較結果信号ＣＲが論理ローであるならば、制御信号ＣＳのコードを１だけ減少させる。
【００５２】
図１０Ａ及び図１０Ｂを参照すれば、ＤＣＡ回路１２１は、第１  ＰＭＯＳトランジスタＰＭ１１ないしＰＭ１４、第２  ＰＭＯＳトランジスタＰＭ２１ないしＰＭ２５、第１  ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４、及び第２  ＮＭＯＳトランジスタＮＭ２１ないしＮＭ２５を含んでもよい。第１  ＰＭＯＳトランジスタＰＭ１１ないしＰＭ１４は、電源電圧端子ＶＤＤに共通して接続され、第１  ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４は、接地電圧端子ＶＳＳに共通して接続され、第１  ＰＭＯＳトランジスタＰＭ１１ないしＰＭ１４、及び第１  ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４は、制御信号ＣＳによって駆動される。第２  ＰＭＯＳトランジスタＰＭ２１ないしＰＭ２５、及び第２  ＮＭＯＳトランジスタＮＭ２１ないしＮＭ２５は、内部読み取りイネーブル信号ｎＲＥｉによって駆動される。
【００５３】
例えば、制御信号ＣＳは、４ビットデジタルコードである。例えば、制御信号ＣＳのコードが１だけ増加すれば、第１  ＰＭＯＳトランジスタＰＭ１１ないしＰＭ１４のうち一部がターンオフされ、第１  ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４のうち一部がターンオンされ、それにより、内部読み取り信号ｎＲＥｉに比べ、調整内部読み取り信号ｎＲＥａの論理ハイ区間が減少する。例えば、制御信号ＣＳのコードが１だけ減少すれば、第１  ＰＭＯＳトランジスタＰＭ１１ないしＰＭ１４のうち一部がターンオンされ、第１  ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４のうち一部がターンオフされ、それにより、内部読み取り信号ｎＲＥａに比べ、調整内部読み取り信号ｎＲＥａの論理ハイ区間が増加する。
【００５４】
図１１Ａ及び図１１Ｂは、本開示の一部実施形態によるデューティ訂正シーケンスをそれぞれ示すタイミング図である。
【００５５】
図１１Ａを参照すれば、デューティ訂正シーケンスは、セットフィーチャタイプと定義される。コントローラは、不揮発性メモリの通常動作以前に、セットフィーチャコマンドを発行することができる。具体的には、該セットフィーチャコマンドは、不揮発性メモリのフィーチャまたは動作条件を設定するコマンドである。一実施形態において、該セットフィーチャコマンドを受信することにより、デューティ訂正イネーブルシーケンスが開始される。具体的には、デューティ訂正シーケンスは、第１区間ＰＲ１ないし第３区間ＰＲ３を含んでもよい。
【００５６】
第１区間ＰＲ１において、データライン（例えば、ＳＬ３（図１））を介して、第１セットフィーチャコマンドＳＦ１とアドレスＡＤＤＲとが順次に印加され、続いて、デューティ訂正動作開始を指示する書き込みデータＷＤが伝送される。第１区間ＰＲ１で印加される書き込みデータＷＤにより、不揮発性メモリの動作フィーチャは、通常動作からデューティ訂正シーケンスに修正される。書き込みデータＷＤが伝送された後、レディ／ビジー（ready／busy）信号
【００５７】
2018206389.tif 000003
は、ビジー状態に変更される。
【００５８】
第２区間ＰＲ２において、データラインを介して、ランダム読み取りコマンドＲＲとアドレスＡＤＤＲとが順次に印加され、続いて、ランダム読み取りデータＲＤが伝送される。一実施形態において、不揮発性メモリは、ランダムデータ生成器を含み、ランダムデータ生成器で生成されるランダムデータを、ランダム読み取りデータＲＤとして出力することができる。一実施形態において、不揮発性メモリは、レジスタを含み、レジスタにあらかじめ保存されたデータを、ランダム読み取りデータＲＤに出力することができる。
【００５９】
第３区間ＰＲ３において、データラインを介して、第２セットフィーチャコマンドＳＦ２とアドレスＡＤＤＲとが順次に印加され、続いて、デューティ訂正動作終了を指示する書き込みデータＷＤが印加される。第３区間ＰＲ３で印加される書き込みデータＷＤにより、不揮発性メモリの動作フィーチャは、デューティ訂正シーケンスから通常動作に修正される。書き込みデータＷＤが伝送された後、レディ／ビジー信号
【００６０】
2018206389.tif 000004
は、ビジー状態に変更される。
【００６１】
図１１Ｂを参照すれば、デューティ訂正シーケンスは、コマンドタイプに定義される。まず、データラインを介して、デューティ訂正開始コマンド（duty  correction  start  command）ＤＣＳ及びアドレスＡＤＤＲが順次に印加され、それにより、不揮発性メモリにおいて、デューティ訂正動作が開始され、ＤＣＣトレーニング区間が開始される。このとき、該デューティ訂正開始コマンドは、デューティ訂正イネーブルコマンドと称することもできる。
【００６２】
続いて、データラインを介して、ＤＣＣトレーニングを介したランダム読み取りデータＲＤが伝送される。続いて、データラインを介して、デューティ訂正終了コマンド（duty  correction  end  command）ＤＣＥ及びアドレスＡＤＤＲが順次に印加され、それにより、不揮発性メモリにおいて、デューティ訂正動作が終わり、ＤＣＣトレーニング区間が終わる。このとき、該デューティ訂正終了コマンドは、デューティ訂正ディセーブルコマンドと称することもできる。
【００６３】
図１１Ａまたは図１１Ｂに例示されたデューティ訂正シーケンスの間、クロック信号、例えば、読み取りイネーブル信号は、活性化され、所定周波数でトグリングすることができる。デューティ訂正シーケンスが開始された後、読み取りイネーブル信号は、不揮発性メモリのＤＣＣ機能または動作環境により、数十サイクルまたは数百サイクルをトグリングする。かような読み取りイネーブル信号のトグリングを利用し、各メモリチップに含まれたＤＣＣは、内部読み取りイネーブル信号で発生しうるデューティミスマッチを訂正することができる。一方、デューティ訂正シーケンスが終わった後、不揮発性メモリは、通常の読み取り動作またはプログラム動作を開始することができる。デューティ訂正シーケンスが終われば、不揮発性メモリに対する通常の読み取り動作内またはプログラム動作内にクロック信号が入力されるとき、各メモリチップに含まれたＤＣＣは、デューティが訂正されたクロック信号を続けて提供することができる。
【００６４】
一実施形態において、デューティ訂正シーケンスは、不揮発性メモリに電源が印加されるパワーアップシーケンス後に遂行される。一実施形態において、デューティ訂正シーケンスは、不揮発性メモリの遊休（idle）状態で周期的に遂行される。一実施形態において、デューティ訂正シーケンスは、不揮発性メモリの読み取り区間のうち、リードアウト区間以前の読み取りレイテンシ区間の一部で遂行される。
【００６５】
図１２は、本開示の一実施形態によるストレージ装置ＳＤ２を概略的に示すブロック図である。本実施形態によるストレージ装置ＳＤ２は、図１のストレージ装置ＳＤ１の変形実施形態に対応し、図１ないし図１１Ｂを参照して述べた内容は、本実施形態にも適用される。
【００６６】
図１２を参照すれば、ストレージ装置ＳＤ２は、不揮発性メモリ３０及びコントローラ２０を含み、不揮発性メモリ３０は、第１メモリチップ１００及び第２メモリチップ２００、並びにバッファチップ４００を含む。バッファチップ４００は、第１ピンＰ１ないし第３ピンＰ３と、第１メモリチップ１００及び第２メモリチップ２００との間に接続され、内部回路４１０及び出力バッファ４３０を含んでもよい。バッファチップ４００は、周波数ブースティングインターフェース（ＦＢＩ：frequency  boosting  interface）回路と称することもできる。
【００６７】
内部回路４１０は、第１ピンＰ１を介して、外部クロック信号ＣＬＫを受信し、受信した外部クロック信号ＣＬＫをバッファリングすることにより、バッファリングされたクロック信号ＣＬＫｂを生成することができる。内部回路４１０は、バッファリングされたクロック信号ＣＬＫｂを、第１メモリチップ１００及び第２メモリチップ２００に提供することができる。出力バッファ４３０は、第１メモリチップ１００及び第２メモリチップ２００の出力信号をバッファリングし、バッファリングされた出力信号を、第２ピンＰ２または第３ピンＰ３を介して、コントローラ２０に提供することができる。
【００６８】
ＤＣＣトレーニング区間において、ＤＣＣ  １２０，２２０は、バッファリングされたクロック信号ＣＬＫｂに基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行することができる。一実施形態において、ＤＣＣトレーニング区間において、出力バッファ１４０，２４０は、いずれもディセーブルされ、ＤＣＣ  １２０，２２０の出力は、バッファチップ４００及びコントローラ２０に提供されない。このとき、不揮発性メモリ３０に含まれた第１メモリチップ１００及び第２メモリチップ２００に対してＤＣＣトレーニングを並列的に行うことができる。
【００６９】
一実施形態において、ＤＣＣトレーニング区間において、出力バッファ１４０，２４０のうち一つだけイネーブルされ、例えば、出力バッファ１４０がイネーブルされる。このとき、イネーブルされた出力バッファ１４０の出力は、バッファチップ４００に提供される。一実施形態において、出力バッファ４３０は、ディセーブルされ、ＤＣＣ  １２０の出力は、コントローラ２０に提供されず、第２ピンＰ２または第３ピンＰ３は、フローティングされる。一実施形態において、出力バッファ４３０は、イネーブルされ、イネーブルされた出力バッファ４３０は、出力バッファ１４０の出力をバッファリングすることができる。このとき、出力バッファ４３０の出力は、コントローラ２０に提供される。
【００７０】
一実施形態において、バッファチップ４００は、ＤＣＣをさらに含み、該ＤＣＣは、出力バッファ１４０の出力に対してデューティ訂正動作を遂行することができる。このとき、不揮発性メモリ３０に含まれた第１メモリチップ１００及び第２メモリチップ２００、並びにバッファチップ４００のいずれに対してもＤＣＣトレーニングを行うことができる。以下では、図１３を参照し、バッファチップ４００がＤＣＣをさらに含む実施形態について説明する。一方、一実施形態において、第１メモリチップ１００及び第２メモリチップ２００は、ＤＣＣ  １２０，２２０を含まず、バッファチップ４００だけＤＣＣを含んでもよい。
【００７１】
図１３は、本開示の一実施形態による不揮発性メモリ３０Ａを詳細に示すブロック図である。不揮発性メモリ３０Ａは、図１２の不揮発性メモリ３０の一例でもある。
【００７２】
図１３を参照すれば、不揮発性メモリ３０Ａは、クロックピン３０１、入出力ピン３０２、複数のメモリチップ１００，２００，３００、及びバッファチップ４００を含んでもよい。不揮発性メモリ３０Ａは、クロックピン３０１を介して、コントローラ２０から外部クロック信号ＣＬＫ、例えば、読み取りイネーブル信号を受信し、入出力ピン３０２を介して、コントローラ２０に、データストローブ信号ＤＱＳまたはデータＤＱを提供することができる。例えば、クロックピン３０１は、図１の第１ピンＰ１に対応し、入出力ピン３０２は、図１の第２ピンＰ２または第３ピンＰ３に対応する。
【００７３】
バッファチップ４００は、クロックピン３０１に接続されるように構成された第１ノードＮＤ４１、入出力ピン３０２に接続されるように構成された第２ノードＮＤ４２、ＤＣＣ  ４２０、出力バッファ４３０、及びスイッチＳＷ４を含んでもよい。また、バッファチップ４００は、第３ノードＮＤ４３及び第４ノードＮＤ４４をさらに含んでもよい。第３ノードＮＤ４３は、複数のメモリチップ１００，２００，３００に含まれた第１ノードＮＤ１１，ＮＤ２１，ＮＤ３１に共通して接続され、第４ノードＮＤ４４は、複数のメモリチップ１００，２００，３００に含まれた第２ノードＮＤ１２，ＮＤ２２，ＮＤ３２に共通して接続される。
【００７４】
バッファチップ４００は、第１ノードＮＤ４１を介して、外部クロック信号ＣＬＫを受信し、第３ノードＮＤ４３を介して、バッファリングされたクロック信号ＣＬＫｂを出力することができる。第１メモリチップ１００、第２メモリチップ２００及び第ｎメモリチップ３００は、第１ノードＮＤ１１，ＮＤ２１，ＮＤ３１を介して、バッファリングされたクロック信号ＣＬＫｂを受信することができる。ＤＣＣ  １２０，２２０，３２０は、バッファリングされたクロック信号ＣＬＫｂに基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行し、出力バッファ１４０，２４０，３４０は、対応するＤＣＣ  １２０，２２０，３２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ１，ＳＷ２，ＳＷ３のうちスイッチＳＷ１だけターンオンされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続され、出力バッファ１４０の出力は、第２ノードＮＤ１２を介して、バッファチップ４００の第４ノードＮＤ４４に提供される。
【００７５】
バッファチップ４００で、ＤＣＣ４２０は、第１メモリチップ１００に含まれた出力バッファ１４０から受信した出力信号に対して、デューティ訂正動作を遂行することができる。出力バッファ４３０は、ＤＣＣ  ４２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ４は、ターンオフされ、出力バッファ４３０の出力は、第２ノードＮＤ４２に提供されない。それにより、入出力ピン３０２は、フローティングされ、コントローラ２０は、出力バッファ４３０の出力を受信することができない。
【００７６】
一実施形態において、スイッチＳＷ４は、ターンオンされ、出力バッファ４３０の出力は、第２ノードＮＤ４２を介して、入出力ピン３０２に提供される。それにより、コントローラ２０は、出力バッファ４３０の出力を受信することができる。コントローラ２０は、出力バッファ４３０の出力を受信し、それにより、不揮発性メモリ３０Ａに対するデューティ訂正動作をモニタリングすることができる。一実施形態において、コントローラ２０は、モニタリング結果を基に、デューティ訂正動作終了時点を決定し、決定された終了時点で、デューティ訂正終了コマンドまたはセットフィーチャコマンドを不揮発性メモリ３０Ａに伝送することができる。しかし、本発明は、それに限定されるものではなく、コントローラ２０は、既定クロックサイクル個数に該当するＤＣＣトレーニング区間が終了すれば、デューティ訂正終了コマンドまたはセットフィーチャコマンドを不揮発性メモリ３０Ａに伝送することもできる。
【００７７】
バッファチップ４００は、複数のメモリチップ１００，２００，３００の第２ノードＮＤ１２，ＮＤ２２，ＮＤ３２のキャパシティブローディング（capacitive  loadings）を、不揮発性メモリ３０Ａの入出力ピン３０２のキャパシティブローディングから切断（cut  off）または分離することができる。それにより、出力データは、迅速にスウィングすることができるので、不揮発性メモリ３０Ａのデータ伝達性能を向上させることができる。また、バッファチップ４００は、クロックピン３０１のキャパシティブローディングから、複数のメモリチップ１００，２００，３００の第１ノードＮＤ１１，ＮＤ２１，ＮＤ３１のキャパシティブローディングを切断または分離することができる。それにより、クロック信号ＣＬＫは、高速動作時、信号無欠性を維持することができる。
【００７８】
図１４は、本開示の一実施形態によるストレージ装置ＳＤ３を概略的に示すブロック図である。本実施形態によるストレージ装置ＳＤ３は、図１３のストレージ装置ＳＤ２の変形実施形態に対応し、図１ないし図１３を参照して述べた内容は、本実施形態にも適用される。
【００７９】
図１４を参照すれば、ストレージ装置ＳＤ３は、不揮発性メモリ４０及びコントローラ２０を含み、不揮発性メモリ４０は、第１メモリチップ１００、第２メモリチップ２００、第３メモリチップ６００及び第４メモリチップ７００、並びに第１バッファチップ４００及び第２バッファチップ５００を含む。第１バッファチップ４００は、第１メモリチップ１００及び第２メモリチップ２００に共通して接続され、第１バッファチップ４００と、第１メモリチップ１００及び第２メモリチップ２００は、第１セットＳＥＴ１を構成することができる。第２バッファチップ５００は、第３メモリチップ６００及び第４メモリチップ７００に共通して接続され、第２バッファチップ５００と、第３メモリチップ６００及び第４メモリチップ７００は、第２セットＳＥＴ２を構成することができる。
【００８０】
第１バッファチップ４００は、第１ピンＰ１ないし第３ピンＰ３と、第１メモリチップ１００及び第２メモリチップ２００との間に接続され、内部回路４１０及び出力バッファ４３０を含んでもよい。内部回路４１０は、第１ピンＰ１を介して、外部クロック信号ＣＬＫを受信し、受信した外部クロック信号ＣＬＫをバッファリングすることにより、第１バッファリングされたクロック信号ＣＬＫｂ１を生成することができる。第２バッファチップ５００は、第１ピンＰ１ないし第３ピンＰ３と、第３メモリチップ６００及び第４メモリチップ７００との間に接続され、内部回路５１０及び出力バッファ５３０を含んでもよい。内部回路５１０は、第１ピンＰ１を介して、外部クロック信号ＣＬＫを受信し、受信した外部クロック信号ＣＬＫをバッファリングすることにより、第２バッファリングされたクロック信号ＣＬＫｂ２を生成することができる。
【００８１】
ＤＣＣトレーニング区間において、第１メモリチップ１００及び第２メモリチップ２００は、第１バッファリングされたクロック信号ＣＬＫｂ１に基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行し、第３メモリチップ６００及び第４メモリチップ７００は、第２バッファリングされたクロック信号ＣＬＫｂ２に基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行することができる。例えば、第１メモリチップ１００、第２メモリチップ２００、第３メモリチップ６００及び第４メモリチップ７００は、実質的に同時にデューティ訂正動作を遂行することができる。
【００８２】
一実施形態において、ＤＣＣトレーニング区間において、第１メモリチップ１００、第２メモリチップ２００、第３メモリチップ６００及び第４メモリチップ７００に含まれた出力バッファは、いずれもディセーブルされる。一実施形態において、ＤＣＣトレーニング区間において、第１メモリチップ１００及び第２メモリチップ２００のうち一つに含まれた出力バッファだけイネーブルされ、第３メモリチップ６００及び第４メモリチップ７００のうち一つに含まれた出力バッファだけイネーブルされる。一実施形態において、ＤＣＣトレーニング区間において、出力バッファ４３０，５３０は、いずれもディセーブルされる。一実施形態において、ＤＣＣトレーニング区間において、出力バッファ４３０，５３０のうち一つだけイネーブルされる。
【００８３】
一実施形態において、第１バッファチップ４００及び第２バッファチップ５００それぞれは、ＤＣＣをさらに含み、第１バッファチップ４００に含まれたＤＣＣは、第１メモリチップ１００及び第２メモリチップ２００のうち１つの出力信号に対して、デューティ訂正動作を遂行し、第２バッファチップ５００に含まれたＤＣＣは、第３メモリチップ６００及び第４メモリチップ７００のうち１つの出力信号に対して、デューティ訂正動作を遂行することができる。このとき、不揮発性メモリ４０に含まれた第１メモリチップ１００、第２メモリチップ２００、第３メモリチップ６００及び第４メモリチップ７００、並びに第１バッファチップ４００及び第２バッファチップ５００のいずれに対してもＤＣＣトレーニングを行うことができる。以下では、図１５を参照し、第１バッファチップ４００及び第２バッファチップ５００がＤＣＣをさらに含む実施形態について説明する。一方、一実施形態において、第１メモリチップ１００、第２メモリチップ２００、第３メモリチップ６００及び第４メモリチップ７００は、ＤＣＣを含まず、第１バッファチップ４００及び第２バッファチップ５００だけＤＣＣを含んでもよい。
【００８４】
図１５は、本開示の一実施形態による不揮発性メモリ４０Ａを詳細に示すブロック図である。不揮発性メモリ４０Ａは、図１４の不揮発性メモリ４０の一例でもある。図１５を参照すれば、不揮発性メモリ４０Ａは、クロックピン４０１、入出力ピン４０２、複数のメモリチップ１００，２００，６００，７００、並びに第１バッファチップ４００及び第２バッファチップ５００を含んでもよい。不揮発性メモリ４０Ａは、クロックピン４０１を介して、コントローラ２０から、外部クロック信号ＣＬＫ、例えば、読み取りイネーブル信号を受信し、入出力ピン４０２を介して、コントローラ２０に、データストローブ信号ＤＱＳまたはデータＤＱを提供することができる。例えば、クロックピン４０１は、図１の第１ピンＰ１に対応し、入出力ピン４０２は、図１の第２ピンＰ２または第３ピンＰ３に対応する。
【００８５】
第１バッファチップ４００は、クロックピン４０１に接続されるように構成された第１ノードＮＤ４１、入出力ピン４０２に接続されるように構成された第２ノードＮＤ４２、ＤＣＣ  ４２０、出力バッファ４３０、及びスイッチＳＷ４を含んでもよい。また、第１バッファチップ４００は、第３ノードＮＤ４３及び第４ノードＮＤ４４をさらに含んでもよい。第３ノードＮＤ４３は、複数のメモリチップ１００，２００に含まれた第１ノードＮＤ１１，ＮＤ２１に共通して接続され、第４ノードＮＤ４４は、複数のメモリチップ１００，２００に含まれた第２ノードＮＤ１２，ＮＤ２２に共通して接続される。
【００８６】
第１バッファチップ４００は、第１ノードＮＤ４１を介して、外部クロック信号ＣＬＫを受信し、第３ノードＮＤ４３を介して、第１バッファリングされたクロック信号ＣＬＫｂ１を出力することができる。複数のメモリチップ１００，２００は、第１ノードＮＤ１１，ＮＤ２１を介して、第１バッファリングされたクロック信号ＣＬＫｂ１を受信することができる。ＤＣＣ  １２０，２２０は、第１バッファリングされたクロック信号ＣＬＫｂ１に基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行し、出力バッファ１４０，２４０は、対応するＤＣＣ  １２０，２２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ１，ＳＷ２のうちスイッチＳＷ１だけターンオンされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続され、出力バッファ１４０の出力は、第２ノードＮＤ１２を介して、第１バッファチップ４００の第４ノードＮＤ４４に提供される。
【００８７】
第１バッファチップ４００において、ＤＣＣ４２０は、メモリチップ１００に含まれた出力バッファ１４０から受信した出力信号に対して、デューティ訂正動作を遂行することができる。出力バッファ４３０は、ＤＣＣ  ４２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ４は、ターンオンされ、出力バッファ４３０の出力は、第２ノードＮＤ４２を介して、入出力ピン４０２に提供される。それにより、コントローラ２０は、出力バッファ４３０の出力を受信することができる。一実施形態において、スイッチＳＷ４は、ターンオフされ、出力バッファ４３０の出力は、第２ノードＮＤ４２に提供されない。それにより、入出力ピン４０２は、フローティングされ、コントローラ２０は、出力バッファ４３０の出力を受信することができない。
【００８８】
第２バッファチップ５００は、クロックピン４０１に接続されるように構成された第１ノードＮＤ５１、入出力ピン４０２に接続されるように構成された第２ノードＮＤ５２、ＤＣＣ  ５２０、出力バッファ５３０、及びスイッチＳＷ５を含んでもよい。また、第２バッファチップ５００は、第３ノードＮＤ５３及び第４ノードＮＤ５４をさらに含んでもよい。第３ノードＮＤ５３は、複数のメモリチップ６００，７００に含まれた第１ノードＮＤ６１，ＮＤ７１に共通して接続され、第４ノードＮＤ５４は、複数のメモリチップ６００，７００に含まれた第２ノードＮＤ６２，ＮＤ７２に共通して接続される。
【００８９】
第２バッファチップ５００は、第１ノードＮＤ５１を介して、外部クロック信号ＣＬＫを受信し、第３ノードＮＤ５３を介して、第２バッファリングされたクロック信号ＣＬＫｂ２を出力することができる。複数のメモリチップ６００，７００は、第１ノードＮＤ６１，ＮＤ７１を介して、第２バッファリングされたクロック信号ＣＬＫｂ２を受信することができる。ＤＣＣ  ６２０，７２０は、第２バッファリングされたクロック信号ＣＬＫｂ２に基づいた内部クロック信号に対して、デューティ訂正動作を並列的に遂行し、出力バッファ６４０，７４０は、対応するＤＣＣ  ６２０，７２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ６，ＳＷ７のうちスイッチＳＷ６だけターンオンされ、出力バッファ６４０の出力は、第２ノードＮＤ６２と接続され、出力バッファ６４０の出力は、第２ノードＮＤ６２を介して、第２バッファチップ５００の第４ノードＮＤ５４に提供される。
【００９０】
第２バッファチップ５００において、ＤＣＣ５２０は、メモリチップ６００に含まれた出力バッファ６４０から受信した出力信号に対して、デューティ訂正動作を遂行することができる。出力バッファ５３０は、ＤＣＣ  ５２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ５は、ターンオフされ、出力バッファ５３０の出力は、第２ノードＮＤ５２に提供されない。
【００９１】
一実施形態において、スイッチＳＷ４は、ターンオンされ、スイッチＳＷ５は、ターンオフされ、出力バッファ４３０の出力が、第２ノードＮＤ４２を介して、入出力ピン４０２に提供される。それにより、コントローラ２０は、出力バッファ４３０の出力を受信することができる。コントローラ２０は、出力バッファ４３０の出力を受信し、それにより、不揮発性メモリ４０Ａに対するデューティ訂正動作をモニタリングすることができる。一実施形態において、コントローラ２０は、モニタリング結果を基に、デューティ訂正動作終了時点を決定し、決定された終了時点で、デューティ訂正終了コマンドまたはセットフィーチャコマンドを、不揮発性メモリ４０Ａに伝送することができる。しかし、本発明は、それに限定されるものではなく、コントローラ２０は、既定クロックサイクル個数に該当するＤＣＣトレーニング区間が終了すれば、デューティ訂正終了コマンドまたはセットフィーチャコマンドを、不揮発性メモリ４０Ａに伝送することもできる。
【００９２】
図１６は、本開示の一実施形態によるストレージ装置ＳＤ４を概略的に示すブロック図である。本実施形態によるストレージ装置ＳＤ４は、図１のストレージ装置ＳＤの変形実施形態に対応し、図１ないし図１１Ｂを参照して述べた内容は、本実施形態にも適用される。
【００９３】
図１６を参照すれば、ストレージ装置ＳＤ４は、不揮発性メモリ５０及びコントローラ２０を含み、不揮発性メモリ５０は、メモリチップ１００を含む。不揮発性メモリ５０は、「シングルチップメモリ」と称することができる。メモリチップ１００は、ＤＣＣ  １２０及び出力バッファ１４０を含んでもよい。ＤＣＣトレーニング区間において、ＤＣＣ  １２０は、外部クロック信号ＣＬＫに基づいた内部クロック信号に対して、デューティ訂正動作を遂行することができる。また、ＤＣＣトレーニング区間において、出力バッファ１４０は、ディセーブルされる。具体的には、出力バッファ１４０の出力は、３状態、すなわち、ハイインピーダンス（Ｈｉ−Ｚ）状態であり、出力バッファ１４０は、第２ピンＰ２または第３ピンＰ３と電気的に接続されず、第２ピンＰ２または第３ピンＰ３は、フローティングされる。それにより、ＤＣＣトレーニング動作時、消費電力を減らすことができ、ＤＣＣトレーニング区間において、リードアウト区間が除去されるので、ＤＣＣトレーニング区間が減少する。
【００９４】
図１７は、本開示の一実施形態による不揮発性メモリ５０Ａを詳細に示すブロック図である。不揮発性メモリ５０Ａは、図１６の不揮発性メモリ５０の一例でもある。図１７を参照すれば、不揮発性メモリ５０Ａは、クロックピン１０１、入出力ピン１０２及びメモリチップ１００を含んでもよい。不揮発性メモリ５０Ａは、クロックピン１０１を介して、コントローラ２０から、外部クロック信号ＣＬＫ、例えば、読み取りイネーブル信号を受信し、入出力ピン１０２を介して、コントローラ２０に、データストローブ信号ＤＱＳまたはデータＤＱを提供することができる。例えば、クロックピン１０１は、図１の第１ピンＰ１に対応し、入出力ピン１０２は、図１の第２ピンＰ２または第３ピンＰ３に対応する。
【００９５】
メモリチップ１００は、クロックピン１０１に接続されるように構成された第１ノードＮＤ１１、及び入出力ピン１０２に接続されるように構成された第２ノードＮＤ１２を含んでもよい。メモリチップ１００は、第１ノードＮＤ１１を介して、外部クロック信号ＣＬＫを受信することができる。ＤＣＣ  １２０は、外部クロック信号ＣＬＫに基づいた内部クロック信号に対して、デューティ訂正動作を遂行し、出力バッファ１４０は、ＤＣＣ  １２０の出力をバッファリングすることができる。一実施形態において、スイッチＳＷ１は、ターンオンされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続され、出力バッファ１４０の出力は、第２ノードＮＤ１２を介して、入出力ピン１０２に提供される。一実施形態において、スイッチＳＷ１は、ターンオフされ、出力バッファ１４０の出力は、第２ノードＮＤ１２と接続されない。
【００９６】
図１８は、本開示の一実施形態によるストレージ装置の動作方法を示すフローチャートである。例えば、不揮発性メモリ１０及びコントローラ２０は、図１の不揮発性メモリ１０及びコントローラ２０に対応する。
【００９７】
段階Ｓ１１０において、コントローラ２０は、ＤＣＣトレーニング開始を指示する開始コマンドを発行し、クロック信号ＣＬＫを活性化させる。例えば、該開始コマンドは、セットフィーチャコマンドによっても具現される。例えば、該開始コマンドは、デューティ訂正開始コマンドに対応する。段階Ｓ１２０において、コントローラ２０は、開始コマンド、及び活性化されたクロック信号ＣＬＫを、不揮発性メモリ１０に伝送する。例えば、該開始コマンドは、第３信号ラインＳＬ３を介して、コントローラ２０から不揮発性メモリ１０に伝送され、クロック信号ＣＬＫは、第１信号ラインＳＬ１を介して、コントローラ２０から不揮発性メモリ１０に伝送される。
【００９８】
段階Ｓ１３０において、不揮発性メモリ１０に含まれた複数のメモリチップは、クロック信号ＣＬＫに対して、デューティ訂正動作を同時に遂行する。段階Ｓ１４０において、不揮発性メモリ１０に含まれた全ての出力バッファは、ディセーブルされる。段階Ｓ１７０において、コントローラ２０は、ＤＣＣトレーニング終了を指示する終了コマンドを発行し、クロック信号ＣＬＫを非活性化させる。例えば、該終了コマンドは、セットフィーチャコマンドによっても具現される。例えば、該終了コマンドは、デューティ訂正終了コマンドに対応する。段階Ｓ１８０において、コントローラ２０は、終了コマンド、及び非活性化されたクロック信号ＣＬＫを、不揮発性メモリ１０に伝送する。段階Ｓ１９０において、不揮発性メモリ１０に含まれたメモリチップは、デューティ訂正動作を終了する。
【００９９】
図１９は、本開示の一実施形態によるストレージ装置の動作方法を示すフローチャートである。本実施形態による動作方法は、図１８に例示された動作方法の変形実施形態に対応し、重複説明は省略する。
【０１００】
段階Ｓ１１０において、コントローラ２０は、ＤＣＣトレーニング開始を指示する開始コマンドを発行し、クロック信号ＣＬＫを活性化させる。段階Ｓ１２０において、コントローラ２０は、該開始コマンド、及び活性化されたクロック信号ＣＬＫを、不揮発性メモリ１０に伝送する。段階Ｓ１３０において、不揮発性メモリ１０に含まれた複数のメモリチップは、クロック信号ＣＬＫに対して、デューティ訂正動作を同時に遂行する。
【０１０１】
段階Ｓ１５０において、不揮発性メモリ１０に含まれた出力バッファのうち一つだけイネーブルされ、残りの出力バッファは、ディセーブルされる。段階Ｓ１６０において、不揮発性メモリ１０は、イネーブルされた出力バッファから出力されるランダムデータを、コントローラ２０に伝送する。例えば、ランダムデータは、第３信号ラインＳＬ３を介して、コントローラ２０に伝送される。段階Ｓ１７０において、コントローラ２０は、ＤＣＣトレーニング終了を指示する終了コマンドを発行し、クロック信号ＣＬＫを非活性化させる。段階Ｓ１８０において、コントローラ２０は、終了コマンド、及び非活性化されたクロック信号ＣＬＫを、不揮発性メモリ１０に伝送する。段階Ｓ１９０において、不揮発性メモリ１０に含まれたメモリチップは、デューティ訂正動作を終了する。
【０１０２】
図２０は、本開示の一実施形態による電子装置を示すブロック図である。図２０を参照すれば、電子装置１０００は、プロセッサ１１００、メモリ装置１２００、ストレージ装置１３００、モデム１４００、入出力（Ｉ／Ｏ）装置１５００及び電源１６００を含んでもよい。プロセッサ１１００、メモリ装置１２００、ストレージ装置１３００、モデム１４００、入出力装置１５００及び電源１６００は、バス１７００を介して、互いに通信することができる。本実施形態において、ストレージ装置１３００は、図１ないし図１９を参照して述べた実施形態によっても具現される。一実施形態において、ストレージ装置１３００は、不揮発性メモリ及びコントローラを含み、該不揮発性メモリは、複数のメモリチップを含み、各メモリチップは、ＤＣＣ及び出力バッファを含んでもよい。複数のメモリチップに含まれたＤＣＣは、互いに並列的にＤＣＣトレーニングを行うことができ、複数のメモリチップに含まれた出力バッファは、いずれもディセーブルされるか、あるいは複数のメモリチップのうち一つに含まれた出力バッファだけイネーブルされ、残りのメモリチップに含まれた出力バッファは、ディセーブルされる。それにより、ストレージ装置１３００において、該ＤＣＣトレーニング区間を短縮させることができ、該ＤＣＣトレーニング動作時、電力消費を減らすことができる。また、該ＤＣＣトレーニングにより、読み取りデータの有効データウィンドウを確保することができるので、ストレージ装置１３００の性能、及びそれによる電子装置１０００の全体性能が向上することができる。
【０１０３】
以上のように、図面及び明細書でもって、例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態について説明したが、それらは、ただ本開示の技術的思想を説明するための目的で使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
【産業上の利用可能性】
【０１０４】
本発明の、デューティ訂正回路を含む不揮発性メモリ、及び該不揮発性メモリを含むストレージ装置は、例えば、保存関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１０５】
１０Ａ    不揮発性メモリ
２０      コントローラ
１００，２００，３００    メモリチップ
１０１    クロップピン
１０２    入出力ピン
１２０，２２０，３２０    ＤＣＣ
１４０，２４０，３４０    出力バッファ
【図１】
2018206389.tif 000005
【図２】
2018206389.tif 000006
【図３】
2018206389.tif 000007
【図４】
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【図５】
2018206389.tif 000009
【図６】
2018206389.tif 000010
【図７】
2018206389.tif 000011
【図８】
2018206389.tif 000012
【図９】
2018206389.tif 000013
【図１０Ａ】
2018206389.tif 000014
【図１０Ｂ】
2018206389.tif 000015
【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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