(57)【要約】【課題】精度が良く、消費電力を低減できるサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを提供すること。【解決手段】デルタシグマ変調信号をフィルター処理して得られるフィルター出力値のサンプリングレートを変換するサンプリングレート変換回路であって、前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部と、前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部と、を備え、前記サンプリング部は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力することを特徴とするサンプリングレート変換回路。【選択図】図１
2018101868.tif 000002
【特許請求の範囲】
【請求項１】
デルタシグマ変調信号をフィルター処理して得られるフィルター出力値のサンプリングレートを変換するサンプリングレート変換回路であって、
前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部と、
前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部と、を備え、
前記サンプリング部は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力することを特徴とするサンプリングレート変換回路。
【請求項２】
前記フィルター出力値の前記出力タイミングの周波数は、前記サンプリングタイミングに基づくサンプリング周波数よりも高い請求項１に記載のサンプリングレート変換回路。
【請求項３】
隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、
前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、
前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、
前記ｓ１は、下記（１）式で表される請求項２に記載のサンプリングレート変換回路。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（１）
【請求項４】
隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、
前記ｔ２と前記ｔ３との間に、２つの前記出力タイミングがあり、前記２つの出力タイミングをｔｃおよびｔｄ（但し、ｔｃ＜ｔｄ）とし、
前記ｔｃにおける前記フィルター出力値をＹｃ、前記ｔｄにおける前記フィルター出力値をＹｄ、前記ｔｄの次の前記出力タイミングにおける前記フィルター出力値をＹｅ、前記ｔ３における前記サンプリング値をｓ３としたとき、
前記ｓ３は、下記（２）式で表される請求項２または３に記載のサンプリングレート変換回路。
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ  ・・・（２）
【請求項５】
前記フィルター出力値の前記出力タイミングの周波数は、前記サンプリングタイミングに基づくサンプリング周波数よりも低い請求項１に記載のサンプリングレート変換回路。
【請求項６】
隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、
前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、
前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、
前記ｓ１は、下記（３）式で表される請求項５に記載のサンプリングレート変換回路。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（３）
【請求項７】
隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、
前記ｔ２と前記ｔ３との間に、前記出力タイミングがなく、
前記ｔ３よりも後の前記出力タイミングにおける前記フィルター出力値をＹｃ、前記ｔ３における前記サンプリング値をｓ３としたとき、
前記ｓ３は、下記（４）式で表される請求項５または６に記載のサンプリングレート変換回路。
ｓ３＝（ｔ３−ｔ２）Ｙｃ  ・・・（４）
【請求項８】
被測定信号で規定されるタイミングで基準クロックをカウントするレシプロカルカウント値生成回路であって、
レシプロカルカウント値を生成するレシプロカルカウント値生成部と、
請求項１ないし７のいずれか１項に記載のサンプリングレート変換回路と、を備えることを特徴とするレシプロカルカウント値生成回路。
【請求項９】
物理量を検出する検出部と、
前記検出部から出力された被測定信号が入力される請求項８に記載のレシプロカルカウント値生成回路と、を備えることを特徴とする物理量センサー。
【請求項１０】
前記物理量は振動に関する物理量である請求項９に記載の物理量センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーに関するものである。
【背景技術】
【０００２】
基準信号（基準クロック）の周波数と被測定信号の周波数との比に対応する信号であるデルタシグマ変調信号を生成する周波数デルタシグマ変調信号出力装置が知られている。
【０００３】
周波数デルタシグマ変調信号出力装置は、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）を有し、そのＦＤＳＭにより、基準信号を用いて被測定信号を周波数デルタシグマ変調し、デルタシグマ変調信号（以下、「ＤＳＭ信号（Delta Sigma Modulation信号）」と言う）を生成し、出力する。
【０００４】
また、所定の出力レートでフィルターから出力されたデータから、例えば線形近似のような方法を用いて補間データを求め、所定のサンプリングレートでのサンプリングタイミングにおいてデータを得る方法が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３２４３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の装置では、補完の際にノイズシェーピング機能について考慮されておらず、ノイズシェーピング効果を有効に得ることができない。
【０００７】
本発明の目的は、精度が良く、消費電力を低減できるサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００９】
本発明のサンプリングレート変換回路は、デルタシグマ変調信号をフィルター処理して得られるフィルター出力値のサンプリングレートを変換するサンプリングレート変換回路であって、
前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部と、
前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部と、を備え、
前記サンプリング部は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力することを特徴とする。
【００１０】
この発明では、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。
【００１１】
本発明のサンプリングレート変換回路では、前記フィルター出力値の前記出力タイミングの周波数は、前記サンプリングタイミングに基づくサンプリング周波数よりも高いことが好ましい。
【００１２】
これにより、フィルター出力周波数とサンプリング周波数の大小関係が前記のように固定されることで、各場合分けが簡易になる。
【００１３】
本発明のサンプリングレート変換回路では、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、
前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、
前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、
前記ｓ１は、下記（１）式で表されることが好ましい。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（１）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００１４】
本発明のサンプリングレート変換回路では、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、
前記ｔ２と前記ｔ３との間に、２つの前記出力タイミングがあり、前記２つの出力タイミングをｔｃおよびｔｄ（但し、ｔｃ＜ｔｄ）とし、
前記ｔｃにおける前記フィルター出力値をＹｃ、前記ｔｄにおける前記フィルター出力値をＹｄ、前記ｔｄの次の前記出力タイミングにおける前記フィルター出力値をＹｅ、前記ｔ３における前記サンプリング値をｓ３としたとき、
前記ｓ３は、下記（２）式で表されることが好ましい。
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ  ・・・（２）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００１５】
本発明のサンプリングレート変換回路では、前記フィルター出力値の前記出力タイミングの周波数は、前記サンプリングタイミングに基づくサンプリング周波数よりも低いことが好ましい。
【００１６】
これにより、フィルター出力周波数とサンプリング周波数の大小関係が前記のように固定されることで、各場合分けが簡易になる。
【００１７】
本発明のサンプリングレート変換回路では、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、
前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、
前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、
前記ｓ１は、下記（３）式で表されることが好ましい。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（３）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００１８】
本発明のサンプリングレート変換回路では、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、
前記ｔ２と前記ｔ３との間に、前記出力タイミングがなく、
前記ｔ３よりも後の前記出力タイミングにおける前記フィルター出力値をＹｃ、前記ｔ３における前記サンプリング値をｓ３としたとき、
前記ｓ３は、下記（４）式で表されることが好ましい。
ｓ３＝（ｔ３−ｔ２）Ｙｃ  ・・・（４）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００１９】
本発明のレシプロカルカウント値生成回路は、被測定信号で規定されるタイミングで基準クロックをカウントするレシプロカルカウント値生成回路であって、
レシプロカルカウント値を生成するレシプロカルカウント値生成部と、
本発明のサンプリングレート変換回路と、を備えることを特徴とする。
【００２０】
この発明では、レシプロカルカウント値生成回路により、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つ。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。
【００２１】
本発明の物理量センサーは、物理量を検出する検出部と、
前記検出部から出力された被測定信号が入力される本発明のレシプロカルカウント値生成回路と、を備えることを特徴とする。
【００２２】
この発明では、レシプロカルカウント値生成回路により、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つ。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。
【００２３】
本発明の物理量センサーでは、前記物理量は振動に関する物理量であることが好ましい。
これにより、振動に関する物理量を精度良く検出することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明のレシプロカルカウント値生成回路の第１実施形態を示すブロック図である。
【図２】図１に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。
【図３】図１に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【図４】図１に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【図５】本発明のレシプロカルカウント値生成回路の第２実施形態を示すブロック図である。
【図６】図５に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。
【図７】本発明のレシプロカルカウント値生成回路の第３実施形態を示すブロック図である。
【図８】本発明のレシプロカルカウント値生成回路の第４実施形態を示すブロック図である。
【図９】本発明のレシプロカルカウント値生成回路の第５実施形態を示すブロック図である。
【図１０】本発明の物理量センサーの１例である加速度センサーの実施形態における検出部の内部構造を示す図である。
【図１１】図１０中のＡ−Ａ線での断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明のサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを添付図面に示す実施形態に基づいて詳細に説明する。
【００２６】
＜第１実施形態＞
図１は、本発明のレシプロカルカウント値生成回路の第１実施形態を示すブロック図である。図２は、図１に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。図３および図４は、それぞれ、図１に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【００２７】
なお、図面には、被測定信号を「Ｆｘ」、基準クロック（基準信号）を「Ｆｓ」と記載する（他の実施形態の図面も同様）。
【００２８】
また、以下の説明では、被測定信号の位相を異ならせた信号も「被測定信号」と言う。
また、信号のレベルが「ロー（Ｌｏｗ）」の場合を「０」、信号のレベルが「ハイ（Ｈｉｇｈ）」の場合を「１」とも言う。
【００２９】
また、信号の反転には、信号の立ち上がり、すなわち、信号が「０」から「１」になる場合のみを表す場合と、信号の立ち下がり、すなわち、信号が「１」から「０」になる場合のみを表す場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「０」から「１」になる場合および信号が「１」から「０」になる場合の両方を表す場合とが含まれる。
【００３０】
また、信号の反転エッジは、信号のレベルの反転を表す部分であり、前記の通り、信号の反転エッジには、信号の立ち上がりエッジのみを表す場合と、信号の立ち下がりエッジのみを表す場合と、信号の立ち上がりエッジおよび立ち下がりエッジの両方（両エッジ）を表す場合とが含まれる。
【００３１】
但し、以下の説明では、基準クロック（基準信号）および被測定信号のそれぞれについて、前記のうちの１つを例に挙げて説明を行う。本実施形態では、基準クロックについては、信号の反転は、信号の立ち上がりとし、被測定信号については、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【００３２】
図１に示すレシプロカルカウント値生成回路１（レシプロカルカウント値生成装置）は、周波数が既知である基準クロック（基準信号）Ｆｓの周波数と被測定信号（Ｆｘ）の周波数との比に対応する値（または前記値を生成するために用いられる値）であるレシプロカルカウント値（レシプロカルカウント値を示す信号）を生成する回路（装置）である。レシプロカルカウント値生成回路１では、レシプロカルカウント方式を採用しており、被測定信号を動作クロックとして用い、その被測定信号の周波数は、基準クロックの周波数よりも低い。
【００３３】
まず、レシプロカルカウント値生成回路１の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
【００３４】
レシプロカルカウント値生成回路１は、被測定信号（Ｆｘ）で規定されるタイミングで基準クロック（Ｆｓ）をカウントする回路（レシプロカルカウント値生成回路）であり、レシプロカルカウント値を生成するレシプロカルカウント値生成部１０と、サンプリングレート変換回路５００とを備えている。このレシプロカルカウント値生成回路１によれば、後述するサンプリングレート変換回路５００の説明で述べる効果が得られる。
【００３５】
本実施形態では、レシプロカルカウント値生成回路１は、電気的に並列に接続され、位相の異なる複数の被測定信号（Ｆｘ）がそれぞれ入力され、基準クロック（Ｆｓ）を用いて、複数の被測定信号（Ｆｘ）のレベルの反転を表す反転エッジを検出する複数の第１のカウンターの１例である複数のカウンター３と、基準クロック（Ｆｓ）をカウントする第２のカウンターの１例であるカウンター５と、基準クロック（Ｆｓ）で規定されるタイミングにおける被測定信号（Ｆｘ）の反転エッジの検出数と、前記タイミングにおけるカウンター５のカウント値との積を、被測定信号（Ｆｘ）で規定される区間において積算し、レシプロカルカウント値を生成するレシプロカルカウント値生成部１０とを備えている。以下、「電気的に接続」を単に「接続」とも言う。
【００３６】
また、レシプロカルカウント値生成部１０は、前記積を積算する場合のみならず、前記積を積算した場合と同様の結果を得ることが可能な構成も含まれる。
【００３７】
このレシプロカルカウント値生成回路１によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。また、各カウンター３に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。
【００３８】
また、不感期間無く漏れずにカウントすることができ、１次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。また、例えば、出力側に移動平均フィルターを設ける場合、その移動平均フィルターの構成や移動平均フィルター処理を簡素化することができる。
【００３９】
また、各カウンターにおける被測定信号（Ｆｘ）の反転エッジの検出数は、複数の被測定信号（Ｆｘ）における信号の立ち上がり数と立ち下がり数の合計値である。これにより、被測定信号（Ｆｘ）の実効入力周波数が２倍になるので、オーバーサンプリング効果によりＳＮ比を向上させることができる。
【００４０】
また、各カウンターにおける被測定信号（Ｆｘ）の反転エッジの検出数は、前記合計値に限らず、複数の被測定信号（Ｆｘ）における信号の立ち上がり数または立ち下がり数であるのがよい。これにより、回路構成を簡素化することができる。以下、具体的に説明する。
【００４１】
レシプロカルカウント値生成回路１は、少なくとも１つの遅延素子２と、複数の第１のカウンターの１例である複数のカウンター３と、加算器４と、第２のカウンターの１例であるカウンター５と、乗算器６と、積分器７と、差分演算器８と、フィルターの１例であるローパスフィルター４５と、サンプリングレート変換回路５００とを備えている。各カウンター３は、電気的に並列に接続されている。また、遅延素子２の数は、カウンター３の数よりも１つ少ない。本実施形態では、カウンター３の数をｎ（ｎは、２以上の整数）、遅延素子２の数をｎ−１とする。なお、ｎの上限は、特に限定されないが、例えば１０００程度とすることができる。
【００４２】
また、各カウンター３と、加算器４と、乗算器６と、積分器７と、差分演算器８と、ローパスフィルター４５と、サンプリングレート変換回路５００とは、入力側から出力側に向って、この順序で接続されている。
【００４３】
カウンター３は、本実施形態では、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）で構成されている。
【００４４】
すなわち、カウンター３は、基準クロック（基準信号）Ｆｓの立ち上がりエッジに同期して被測定信号Ｆｘをラッチして第１データを出力するラッチ３１（第１ラッチ）と、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力するラッチ３２（第２ラッチ）と、前記第１データと前記第２データの排他的論理和を演算して出力データを生成する排他的論理和回路３３とを備えている。なお、ラッチ３１、ラッチ３２としては、それぞれ、例えば、Ｄラッチ等を用いることができ、ラッチ３１およびラッチ３２は、例えば、Ｄフリップフロップ回路等で構成される。
【００４５】
遅延素子２は、被測定信号を遅延する機能を有しており、隣り合う２つのカウンター３の入力側において、その２つのカウンター３の間に接続されている。したがって、被測定信号は、所定のカウンター３のラッチ３１の入力端子に入力され、また、被測定信号は、遅延素子２で遅延され、別のカウンター３のラッチ３１の入力端子に入力され、以下、同様に、被測定信号は、遅延素子２でさらに遅延され、別のカウンター３のラッチ３１の入力端子に入力される。また、遅延素子２としては、本実施形態では、インバーターが用いられている。
【００４６】
また、カウンター５の入力端子には、基準クロックが入力され、カウンター５の出力端子は、乗算器６の一方の入力端子に接続されている。また、カウンター５としては、例えば、フリーランカウンター等を用いることができる。また、加算器４の出力端子は、乗算器６の他方の入力端子に接続されている。
【００４７】
また、積分器７は、加算器７１と、加算器７１の出力側に電気的に接続されたラッチ７２とを備えている。ラッチ７２としては、例えば、Ｄラッチ等を用いることができる。
【００４８】
また、差分演算器８は、ラッチ８１と、減算器８２とを備えている。ラッチ８１の出力端子は、減算器８２のマイナス側の入力端子に接続されている。ラッチ８１としては、例えば、Ｄラッチ等を用いることができる。
【００４９】
また、積分器７のラッチ７２の出力端子は、差分演算器８の減算器８２のプラス側の入力端子およびラッチ８１の入力端子と、加算器７１の一方の入力端子とに、それぞれ、接続されている。また、乗算器６の出力端子は、加算器７１の他方の入力端子に接続されている。
【００５０】
なお、加算器４、乗算器６、積分器７および差分演算器８により、レシプロカルカウント値生成部１０の主要部が構成される。
【００５１】
また、サンプリングレート変換回路５００は、重み付け係数生成部５０１と、サンプリング部５０２とを備えている（図２参照）。なお、サンプリングレート変換回路５００については、後で詳述する。
【００５２】
また、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子２のうちの初段の遅延素子２の入力端子と、積分器７の加算器７１のリセット端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、入力されている。
【００５３】
また、基準クロックは、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、カウンター５の入力端子と、積分器７のラッチ７２のクロック入力端子とに、それぞれ、入力されている。
【００５４】
次に、レシプロカルカウント値生成回路１の動作について説明する。
なお、図面には、被測定信号を「Ｆｘ」、基準クロックを「Ｆｓ」と記載する。
【００５５】
図１に示すように、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子２のうちの初段の遅延素子２の入力端子と、積分器７の加算器７１のリセット端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、入力される。
【００５６】
また、基準クロックは、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、カウンター５の入力端子と、積分器７のラッチ７２のクロック入力端子とに、それぞれ、入力される。
【００５７】
また、被測定信号は、遅延素子２で遅延され、別のカウンター３のラッチ３１の入力端子に入力される。これにより、各カウンター３のラッチ３１の入力端子には、周波数が同一で位相の異なる被測定信号が入力される。
【００５８】
各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち上がりエッジに同期して被測定信号をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、排他的論理和回路３３は、基準クロックが１周期推移する間の被測定信号の反転回数が偶数であれば「０」、奇数であれば「１」を出力する。これにより、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【００５９】
各カウンター３から出力された信号は、それぞれ、加算器４に入力される。加算器４は、各カウンター３から出力された信号が示す数値を加算し、出力する。
【００６０】
また、カウンター５は、基準クロックをカウントし、その基準クロックのカウント値を出力する。
【００６１】
次に、乗算器６は、加算器４から出力された数値と、カウンター５から出力されたカウント値とを乗算し、その乗算値を出力する。
【００６２】
次に、積分器７では、加算器７１は、現在の乗算値と、ラッチ７２にラッチされている１つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【００６３】
次に、差分演算器８では、減算器８２は、現在の積分器７から出力された信号が示す値から、ラッチ８１にラッチされている１つ前の信号が示す値を減算し、出力する。この出力は、レシプロカルカウント値の総和である。このレシプロカルカウント値の総和をカウンター３の数で除算すると、１つのカウンター３に対応するレシプロカルカウント値が得られる。
【００６４】
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター３の１つ分の出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジの数である。
【００６５】
また、レシプロカルカウント値の総和は、すべてのカウンター３の出力から得られたレシプロカルカウント値を合計した値である。
【００６６】
また、本発明におけるレシプロカルカウント値とは、本実施形態における狭義のレシプロカルカウント値に限らず、レシプロカルカウント値の総和、積算されたレシプロカルカウント値、積算されたレシプロカルカウント値の総和等を含む。
【００６７】
次に、差分演算器８から出力された信号は、ローパスフィルター４５で処理が行われる。これにより、ローパスフィルター４５で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター４５に限らず、例えば、移動平均フィルター等を設けてもよい。
【００６８】
次に、ローパスフィルター４５から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【００６９】
次に、サンプリングレート変換回路５００について説明する。
サンプリングレート変換回路５００は、周波数デルタシグマ変調されたデルタシグマ変調信号をフィルター処理して得られるフィルター出力値（ローパスフィルター４５から出力される信号）のサンプリングレート（サンプリング周波数）を変換する回路である。サンプリングレート変換回路５００は、前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部５０１と、前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部５０２とを備えている。また、サンプリング部５０２は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力する。
【００７０】
これにより、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、ローパスフィルター４５により、ノイズ成分を低減することができ、精度を向上させることができる。以下、具体的に説明する。
【００７１】
サンプリングレート変換回路５００は、ローパスフィルター４５から出力されるフィルター出力値のサンプリングレート（サンプリング周波数）を変換する機能を有している。
【００７２】
すなわち、サンプリングレート変換回路５００は、フィルター出力値の出力タイミングにおいて、その出力タイミングの直前の区間に対応するフィルター出力値を求める。そして、サンプリングタイミングにおいて、そのサンプリングタイミングの直前の区間における占有時間で重み付けしたフィルター出力値の和を、サンプリング値として求める。
【００７３】
以下、サンプリングレート変換回路５００が行うサンプリングレートを変換する処理について、具体的に１例を挙げて説明する。
【００７４】
フィルター出力値の出力タイミングの周波数（以下、「フィルター出力周波数（フィルター出力レート）」とも言う）をｆａ、サンプリングタイミングに基づくサンプリング周波数（サンプリングレート）をｆｂとしたとき、ｆａ＞ｆｂの場合と、ｆａ＜ｆｂの場合とに分けて説明する。
【００７５】
（ｆａ＞ｆｂの場合）
まず、「フィルター出力値の出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも高い」と設定した場合について説明する。
【００７６】
ｆａ＞ｆｂとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が高い」と固定されることで、各場合分けが簡易になる。
【００７７】
図３に示すように、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、前記ｓ１は、下記（１）式で表される。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（１）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００７８】
また、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、前記ｔ２と前記ｔ３との間に、２つの前記出力タイミングがあり、前記２つの出力タイミングをｔｃおよびｔｄ（但し、ｔｃ＜ｔｄ）とし、前記ｔｃにおける前記フィルター出力値をＹｃ、前記ｔｄにおける前記フィルター出力値をＹｄ、前記ｔｄの次の前記出力タイミングにおける前記フィルター出力値をＹｅ、前記ｔ３における前記サンプリング値をｓ３としたとき、前記ｓ３は、下記（２）式で表される。
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ  ・・・（２）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。  
【００７９】
以下、具体的に説明する。
図３に示すように、まず、フィルター出力値の出力タイミングを、順次、ｔａ、ｔｂ、ｔｃ、ｔｄ、ｔｅ、ｔｆとする。
【００８０】
また、フィルター出力値を、順次、Ｙａ、Ｙｂ、Ｙｃ、Ｙｄ、Ｙｅ、Ｙｆとする。
また、サンプリングタイミングを、順次、ｔ０、ｔ１、ｔ２、ｔ３、ｔ４とする。
また、サンプリング値を、順次、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４とする。
【００８１】
このような場合、ｔ０とｔ１との間、ｔ１とｔ２との間、ｔ３とｔ４との間には、それぞれ、１つの出力タイミングがあるので、ｓ１、ｓ２、ｓ４については、それぞれ、前記（１）式が適用される。
【００８２】
また、ｔ２とｔ３との間には、２つの出力タイミングがあるので、ｓ３については、前記（２）式が適用される。
【００８３】
すなわち、各サンプリング値ｓ１、ｓ２、ｓ３、ｓ４は、それぞれ、下記のように表される。
【００８４】
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ
ｓ２＝（ｔｂ−ｔ１）Ｙｂ＋（ｔ２−ｔｂ）Ｙｃ
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ
ｓ４＝（ｔｅ−ｔ３）Ｙｅ＋（ｔ４−ｔｅ）Ｙｆ
【００８５】
ここで、（ｔａ−ｔ０）、（ｔ１−ｔａ）、（ｔｂ−ｔ１）、（ｔ２−ｔｂ）、（ｔｃ−ｔ２）、（ｔｄ−ｔｃ）、（ｔ３−ｔｄ）、（ｔｅ−ｔ３）、（ｔ４−ｔｅ）が重み付け係数であり、この重み付け係数は、重み付け係数生成部５０１により求められる。そして、サンプリング部５０２は、前記サンプリング値ｓ１〜ｓ４を求め、出力する。すなわち、サンプリング部５０２は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値ｓ１〜ｓ４として出力する。
【００８６】
ここで、前記「不感期間無く」の「不感期間」とは、カウントを行わない期間を言う。また、「無く」とは、実質的にないことであり、カウント漏れが無いのであれば、例えば、１％程度の不感期間はあってもよい。
【００８７】
（ｆａ＜ｆｂの場合）
次に、「フィルター出力値の前記出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも低い」と設定した場合について説明する。
【００８８】
ｆａ＜ｆｂとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が低い」と固定されることで、各場合分けが簡易になる。
【００８９】
図４に示すように、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、前記ｓ１は、下記（３）式で表される。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（３）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【００９０】
また、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、前記ｔ２と前記ｔ３との間に、前記出力タイミングがなく、前記ｔ３よりも後の前記出力タイミングにおける前記フィルター出力値をＹｃ、前記ｔ３における前記サンプリング値をｓ３としたとき、前記ｓ３は、下記（４）式で表される。
ｓ３＝（ｔ３−ｔ２）Ｙｃ  ・・・（４）
【００９１】
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。  以下、具体的に説明する。
【００９２】
図４に示すように、まず、フィルター出力値の出力タイミングを、順次、ｔａ、ｔｂ、ｔｃ、ｔｄとする。
【００９３】
また、フィルター出力値を、順次、Ｙａ、Ｙｂ、Ｙｃ、Ｙｄとする。
また、サンプリングタイミングを、順次、ｔ０、ｔ１、ｔ２、ｔ３、ｔ４とする。
また、サンプリング値を、順次、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４とする。
【００９４】
このような場合、ｔ０とｔ１との間、ｔ１とｔ２との間、ｔ３とｔ４との間には、それぞれ、１つの出力タイミングがあるので、ｓ１、ｓ２、ｓ４については、それぞれ、前記（３）式が適用される。
【００９５】
また、ｔ２とｔ３との間には出力タイミングがないので、ｓ３については、前記（４）式が適用される。
【００９６】
すなわち、各サンプリング値ｓ１、ｓ２、ｓ３、ｓ４は、それぞれ、下記のように表される。
【００９７】
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ
ｓ２＝（ｔｂ−ｔ１）Ｙｂ＋（ｔ２−ｔｂ）Ｙｃ
ｓ３＝（ｔ３−ｔ２）Ｙｃ
ｓ４＝（ｔｃ−ｔ３）Ｙｃ＋（ｔ４−ｔｃ）Ｙｄ
【００９８】
ここで、（ｔａ−ｔ０）、（ｔ１−ｔａ）、（ｔｂ−ｔ１）、（ｔ２−ｔｂ）、（ｔ３−ｔ２）、（ｔｃ−ｔ３）、（ｔ４−ｔｃ）が重み付け係数であり、この重み付け係数は、重み付け係数生成部５０１により求められる。そして、サンプリング部５０２は、前記サンプリング値ｓ１〜ｓ４を求め、出力する。すなわち、サンプリング部５０２は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値ｓ１〜ｓ４として出力する。
【００９９】
なお、ｆａ＝ｆｂの場合は、ｆａ＞ｆｂの場合と、ｆａ＜ｆｂの場合とのいずれか一方に含めて処理することが可能である。
【０１００】
以上説明したように、レシプロカルカウント値生成回路１によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。
【０１０１】
また、各カウンター３に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができる。これにより、精度を向上させることができる。
【０１０２】
また、不感期間無く漏れずにカウントすることができ、１次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。また、例えば、出力側に移動平均フィルターを設ける場合、その移動平均フィルターの構成や移動平均フィルター処理を簡素化することができる。
【０１０３】
また、サンプリングレート変換回路５００により、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、ローパスフィルター４５により、ノイズ成分を低減することができ、精度を向上させることができる。
【０１０４】
以下に、サンプリングレート変換回路５００により精度を向上させることができる理由を説明する。
【０１０５】
まず、周波数デルタシグマ変調器から出力されるＤＳＭ信号は、所定のゲートタイムで不感期間無く繰り返しカウント（サンプリング）を行った際に得られるカウント値の列（データ列）に相当する。この場合に得られるカウント値に含まれる雑音は、ノイズシェーピング効果により高周波帯域に移動する。このため、ＤＳＭ信号から高周波を除去することにより、被測定信号成分を精度良く抽出することが可能となる。このような周波数デルタシグマ変調器を備えるカウンターは、サンプリングレート（サンプリング周波数）を高くするほど、分解能が向上する等の特徴を有する。
【０１０６】
ここで、前記ノイズシェーピング効果を得るには、カウントに不感期間が無いことが必要である。すなわち、カウント漏れが生じると、ノイズシェーピング効果を得ることができない。このカウント漏れは、外乱として観測される。
【０１０７】
したがって、サンプリングレートを変換する場合、変換前のデータ列と、変換後のデータ列とは、比例している（線形である）ことが必要である。すなわち、カウント漏れ、２重カウント等による不要なデータの混入等がないようにする必要がある。サンプリングレート変換回路５００では、前記の要件を満足しており、このため、前述した効果を得ることができる。
【０１０８】
また、以下に変形例を説明する。
（１）カウンター３およびカウンター５としては、それぞれ、前記の構成に限定されず、他の構成のカウンターを用いることができる。他のカウンターとしては、例えば、リプルカウンター等が挙げられる。
【０１０９】
（２）被測定信号の周波数は、基準クロックの周波数よりも高くてもよい。
（３）差分演算器８（エッジ検出数演算回路）よりも後段（出力側）の回路については、動作クロックとして、基準クロックを用いてもよく、また、被測定信号を用いてもよい。
【０１１０】
（３−１）差分演算器８（エッジ検出数演算回路）よりも後段の回路について、動作クロックとして基準クロックを用いる。
【０１１１】
これにより、被測定信号の周波数よりも基準クロックの周波数の方が高い場合、処理を分散させつつ、適確に時間内に演算を終了させることができる。
【０１１２】
（３−２）差分演算器８（エッジ検出数演算回路）よりも後段の回路について、動作クロックとして被測定信号を用いる。
【０１１３】
これにより、被測定信号の周波数よりも基準クロックの周波数の方が低い場合、低周波数のクロックでのパイプライン処理により消費電力を低減することができる。
【０１１４】
＜第２実施形態＞
図５は、本発明のレシプロカルカウント値生成回路の第２実施形態を示すブロック図である。図６は、図５に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。なお、図５では、回路中のバスを太線で示す（他の図も同様）。
【０１１５】
なお、図面には、位相の異なる各被測定信号を区別するために、「Ｆｘ」に、添え字（０、１、・・・、３１）を付す（他の実施形態の図面も同様）。
【０１１６】
また、図面には、各ラッチ３１から出力された信号を「Ｓ」と記載し、前記各信号を区別するために、添え字（０、１、・・・、３１）を付す（他の実施形態の図面も同様）。
【０１１７】
以下、第２実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１１８】
なお、第２実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１１９】
すなわち、第２実施形態では、カウンター３（第１のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、基準クロック（Ｆｓ）のカウントを行う。
【０１２０】
これにより実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。
【０１２１】
より詳細には、第２実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、基準クロックのカウントを行う。
【０１２２】
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。
【０１２３】
図５に示すように、第２実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１と、少なくとも１つの遅延素子１２と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４と、加算器４と、フィルターの１例であるローパスフィルター４５と、サンプリングレート変換回路５００とを備えている。各カウンター３は、電気的に並列に接続されている。また、遅延素子１２の数は、カウンター３の数よりも１つ少ない。本実施形態では、カウンター３の数を３２、遅延素子１２の数を３１とする。また、ラッチ１３およびラッチ１４の数は、それぞれ、カウンター３の数と等しく、３２である。
【０１２４】
また、エッジ検出部９と、カウンター１１と、各ラッチ１４と、加算器４と、差分演算器８と、ローパスフィルター４５と、サンプリングレート変換回路５００とは、入力側から出力側に向って、この順序で接続されている。なお、差分演算器８、ローパスフィルター４５およびサンプリングレート変換回路５００については、それぞれ、前記第１実施形態と同様であるので、その説明は省略する。
【０１２５】
また、エッジ検出部９は、遅延素子９１と、排他的論理和回路９２とを備えている。遅延素子９１の出力端子は、排他的論理和回路９２の一方の入力端子に接続されている。また、遅延素子９１としては、本実施形態では、バッファーが用いられている。
【０１２６】
このエッジ検出部９の出力端子は、カウンター１１の入力端子に接続され、カウンター１１の出力端子は、各ラッチ１４の入力端子に接続されている。そして、ラッチ１４の出力端子は、加算器４の入力端子に接続されている。また、カウンター１１としては、例えば、アップカウンター等を用いることができる。
【０１２７】
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている。また、各ラッチ１３の出力端子は、各ラッチ１４のクロック入力端子に接続されている。
【０１２８】
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４のクロック入力端子に接続されている。また、ラッチ１３およびラッチ１４としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０１２９】
また、遅延素子１２で遅延されない被測定信号が入力されるカウンター３に接続されたラッチ１３の出力端子は、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子に、それぞれ、接続されている。
【０１３０】
遅延素子１２は、被測定信号を遅延する機能を有しており、隣り合う２つのカウンター３の入力側において、その２つのカウンター３の間に接続されている。したがって、被測定信号は、所定のカウンター３のラッチ３１に入力され、また、被測定信号は、遅延素子１２で遅延され、別のカウンター３のラッチ３１に入力され、以下、同様に、被測定信号は、遅延素子１２でさらに遅延され、別のカウンター３のラッチ３１に入力される。また、遅延素子１２としては、本実施形態では、バッファーが用いられている。
【０１３１】
また、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力されている。
【０１３２】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
【０１３３】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図５に示すように、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力される。
【０１３４】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力される。
【０１３５】
また、被測定信号は、遅延素子１２で遅延され、別のカウンター３のラッチ３１の入力端子に入力される。これにより、各カウンター３のラッチ３１の入力端子には、周波数が同一で位相の異なる被測定信号が入力される（図６参照）。
【０１３６】
エッジ検出部９では、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジが検出される。すなわち、エッジ検出部９は、基準クロック（Ｆｓ）の立ち上がりエッジに同期したパルスおよび基準クロック（Ｆｓ）の立ち下がりエッジに同期したパルスを有するパルス信号（Ｐ）を出力する。
【０１３７】
また、エッジ検出部９から出力されたパルス信号（Ｐ）は、カウンター１１に入力され、カウンター１１は、エッジ検出部９から出力されるパルス信号（Ｐ）のパルスをカウントし、そのパルスのカウント値を出力する。
【０１３８】
また、パルス信号（Ｐ）は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、ラッチ１３のクロック入力端子とに、それぞれ、入力される。
【０１３９】
また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号（Ｆｘ０〜Ｆｘ３１）をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち下がりエッジに同期して被測定信号をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１４０】
また、各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
【０１４１】
また、カウンター１１から出力されたカウント値は、各ラッチ１４に入力される。各ラッチ１４は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０１４２】
図６に示す例では、各カウンター３のうちの所定のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「６」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「６」と「３４」であり、レシプロカルカウント値は、２８（＝３４−６）である。
【０１４３】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３４」であり、レシプロカルカウント値は、２７（＝３４−７）である。
【０１４４】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３５」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３５」であり、レシプロカルカウント値は、２８（＝３５−７）である。
【０１４５】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「１０」、立ち下がりで、「３７」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「１０」と「３７」であり、レシプロカルカウント値は、２７（＝３７−１０）である。
【０１４６】
次に、加算器４は、各ラッチ１４から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０１４７】
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター３のうちの１つの出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジおよび立ち下がりエッジの数である。
【０１４８】
また、レシプロカルカウント値の総和は、すべてのカウンター３の出力から得られた前記レシプロカルカウント値を合計した値である。
【０１４９】
次に、加算器４から出力された信号は、ローパスフィルター４５で処理が行われる。これにより、ローパスフィルター４５で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター４５に限らず、例えば、移動平均フィルター等を設けてもよい。
【０１５０】
次に、ローパスフィルター４５から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【０１５１】
以上のような第２実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０１５２】
また、第２実施形態では、被測定信号だけでなく、基準クロックについても、信号の反転を、信号の立ち上がりおよび立ち下がりの両方と規定しているので、さらに精度を向上させることができる。
【０１５３】
＜第３実施形態＞
図７は、本発明のレシプロカルカウント値生成回路の第３実施形態を示すブロック図である。
【０１５４】
以下、第３実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１５５】
なお、第３実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１５６】
図７に示すように、第３実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１と、ラッチ１８と、少なくとも１つの遅延素子（図示せず）と、複数の第１のカウンターの１例であるカウンター３０（図示は１つ）と、複数のラッチ１７（図示は１つ）と、数え上げ部１９と、乗算器２５と、カウンター２０と、ラッチ２４と、ラッチ２６と、加算器２７と、フィルターの１例であるローパスフィルター４５と、サンプリングレート変換回路５００とを備えている。
【０１５７】
本実施形態では、カウンター３０は、第２実施形態の３２個分のカウンター３と同様であり、１個で、３２個分のカウンター３を示している（３２個分のカウンター３の機能を有している）。すなわち、カウンター３０は、第２実施形態の３２個のラッチ３１に相当する図示しない３２個のラッチと、３２個のラッチ３２（図には、１個のみ図示されている）と、第２実施形態の３２個の排他的論理和回路３３に相当する３２個の排他的論理和回路３３０（図には、１個のみ図示されている）とを備えている。同様に、ラッチ１７は、第２実施形態の３２個分のラッチ１４と同様であり、１個で、３２個分のラッチ１４を示している（３２個分のラッチ１４の機能を有している）。したがって、カウンター３０およびラッチ１７については、その説明は省略する。
【０１５８】
また、カウンター３０と、ラッチ１７と、数え上げ部１９と、乗算器２５と、加算器２７と、差分演算器８と、ローパスフィルター４５と、サンプリングレート変換回路５００とは、入力側から出力側に向って、この順序で接続されている。また、数え上げ部１９は、「１」ビットの数え上げを行う機能を有している。なお、差分演算器８、ローパスフィルター４５およびサンプリングレート変換回路５００については、それぞれ、前記第１実施形態と同様であるので、その説明は省略する。
【０１５９】
また、エッジ検出部９と、カウンター１１と、ラッチ１８と、乗算器２５とは、入力側から出力側に向って、この順序で接続されている。
【０１６０】
また、カウンター２０と、ラッチ２４とは、入力側から出力側に向って、この順序で接続されている。
【０１６１】
なお、図示は省略するが、カウンター３０の入力側には、前記第２実施形態と同様に、複数（本実施形態では、３１個）の遅延素子が接続されている。
【０１６２】
また、カウンター２０は、ラッチ２１、ラッチ２２および排他的論理和回路２３を備えており、前記第１実施形態および第２実施形態のカウンター３と同様に構成されている。そして、被測定信号は、このカウンター２０のラッチ２１の入力端子に入力されている。
【０１６３】
また、前記ラッチ１７、ラッチ１８、ラッチ２１、ラッチ２２およびラッチ２６としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０１６４】
基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
【０１６５】
また、エッジ検出部９の出力端子は、カウンター３０の第２実施形態の各ラッチ３１に相当する図示しない各ラッチのクロック入力端子および各ラッチ３２のクロック入力端子と、カウンター１１の入力端子と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、各ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、接続されている。
【０１６６】
また、乗算器２５の出力端子は、加算器２７の一方の入力端子に接続されている。また、加算器２７の出力端子は、ラッチ２６の入力端子に接続され、ラッチ２６の出力端子は、加算器２７の他方の入力端子に接続されている。また、ラッチ２４の出力端子は、加算器２７のリセット端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、接続されている。
【０１６７】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図７に示すように、途中までは、第２実施形態と同様であり、カウンター３０の排他的論理和回路３３０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１６８】
また、エッジ検出部９から出力され、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号は、カウンター１１と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、入力される。
【０１６９】
また、カウンター３０から出力された信号は、それぞれ、ラッチ１７により、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期してラッチされ、出力される。
【０１７０】
次に、数え上げ部１９は、カウンター３０から出力された信号の「１」ビットの数え上げを行う。すなわち、カウンター１１の各カウント値のときのカウンター３０から出力された信号の「１」の数を数える。
【０１７１】
また、カウンター１１から出力されたカウント値は、ラッチ１８に入力される。ラッチ１８は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して前記カウント値をラッチし、出力する。
【０１７２】
次に、乗算器２５は、数え上げ部１９から出力された数値と、ラッチ１８から出力されたカウンター１１のカウント値とを乗算し、その乗算値を出力する。この乗算値は、加算器２７の一方の入力端子に入力される。
【０１７３】
また、カウンター２０では、ラッチ２１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号をラッチして第１データを出力し、ラッチ２２は、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路２３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、カウンター２０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１７４】
カウンター２０から出力された信号は、ラッチ２４により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７のリセット端子に入力される。
【０１７５】
乗算器２５から出力された乗算値は、加算器２７の一方の入力端子に入力される。また、加算器２７の出力は、ラッチ２６により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７の他方の入力端子に入力される。
【０１７６】
加算器２７は、現在の乗算値と、ラッチ２６にラッチされている１つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０１７７】
次に、加算器２７から出力された信号は、ローパスフィルター４５で処理が行われる。これにより、ローパスフィルター４５で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター４５に限らず、例えば、移動平均フィルター等を設けてもよい。
【０１７８】
次に、ローパスフィルター４５から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【０１７９】
以上のような第３実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０１８０】
＜第４実施形態＞
図８は、本発明のレシプロカルカウント値生成回路の第４実施形態を示すブロック図である。
【０１８１】
以下、第４実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１８２】
なお、第４実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１８３】
第４実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。また、第２のカウンターの１例であるカウンター１１０は、基準クロック（Ｆｓ）の立ち上がりをカウントする第１のカウント部１１１と、基準クロック（Ｆｓ）の立ち下がりをカウントする第２のカウント部１１２とを備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で検出されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１０（第２のカウンター）は、基準クロック（Ｆｓ）のカウントにおいて、第１のカウント部１１１により基準クロック（Ｆｓ）の立ち上がりをカウントし、第２のカウント部１１２により基準クロック（Ｆｓ）の立ち下がりをカウントする。
【０１８４】
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。
【０１８５】
図８に示すように、第４実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１０と、少なくとも１つの遅延素子１２と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４１と、複数のラッチ１４２と、加算器４と、フィルターの１例であるローパスフィルター４５と、サンプリングレート変換回路５００とを備えている。各カウンター３は、電気的に並列に接続されている。また、遅延素子１２の数は、カウンター３の数よりも１つ少ない。本実施形態では、カウンター３の数を３２、遅延素子１２の数を３１とする。また、ラッチ１３、ラッチ１４１およびラッチ１４２の数は、それぞれ、カウンター３の数と等しく、３２である。
【０１８６】
また、加算器４と、差分演算器８と、ローパスフィルター４５と、サンプリングレート変換回路５００とは、入力側から出力側に向って、この順序で接続されている。
【０１８７】
なお、エッジ検出部９、各遅延素子１２、各カウンター３、差分演算器８、ローパスフィルター４５およびサンプリングレート変換回路５００については、それぞれ、前記第１実施形態または第２実施形態と同様であるので、その説明は省略する。
【０１８８】
カウンター１１０は、第１のカウント部１１１と、第２のカウント部１１２と、インバーター１１３（位相反転回路）とを備えている。第２のカウント部１１２は、インバーター１１３の出力側に接続されている。そして、インバーター１１３と第２のカウント部１１２とで構成される直列回路と、第１のカウント部１１１とは、並列に接続されている。また、第１のカウント部１１１の出力端子は、各ラッチ１４１の入力端子に接続され、第２のカウント部１１２の出力端子は、各ラッチ１４２の入力端子に接続されている。そして、各ラッチ１４１の出力端子および各ラッチ１４２の出力端子は、それぞれ、加算器４の入力端子に接続されている。また、第１のカウント部１１１および第２のカウント部１１２としては、それぞれ、例えば、アップカウンター等を用いることができる。
【０１８９】
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている。
【０１９０】
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４１のクロック入力端子およびラッチ１４２のクロック入力端子に接続されている。また、ラッチ１３、ラッチ１４１およびラッチ１４２としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０１９１】
また、遅延素子１２で遅延されない被測定信号が入力されるカウンター３に接続されたラッチ１３の出力端子は、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子に、それぞれ、接続されている。
【０１９２】
また、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力されている。
【０１９３】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子と、カウンター１１０の第１のカウント部１１１の入力端子およびインバーター１１３の入力端子とに、それぞれ、入力されている。
【０１９４】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図８に示すように、途中までは、第２実施形態と同様であり、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１９５】
一方、基準クロックは、カウンター１１０に入力される。第１のカウント部１１１は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
【０１９６】
また、基準クロックは、インバーター１１３で、その位相が反転され、第２のカウント部１１２に入力される。第２のカウント部１１２は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
【０１９７】
各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
【０１９８】
また、第１のカウント部１１１から出力されたカウント値は、各ラッチ１４１に入力される。各ラッチ１４１は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０１９９】
同様に、第２のカウント部１１２から出力されたカウント値は、各ラッチ１４２に入力される。各ラッチ１４２は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０２００】
次に、加算器４は、各ラッチ１４１および各ラッチ１４２から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０２０１】
次に、加算器４から出力された信号は、ローパスフィルター４５で処理が行われる。これにより、ローパスフィルター４５で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター４５に限らず、例えば、移動平均フィルター等を設けてもよい。
【０２０２】
次に、ローパスフィルター４５から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【０２０３】
以上のような第４実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０２０４】
＜第５実施形態＞
図９は、本発明のレシプロカルカウント値生成回路の第５実施形態を示すブロック図である。
【０２０５】
以下、第５実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０２０６】
なお、第５実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０２０７】
図９に示すように、第５実施形態のレシプロカルカウント値生成回路１は、インバーター１１５（位相反転回路）と、第２のカウンターの１例であるカウンター１１０と、少なくとも１つの遅延素子１２と、複数の第１のカウンターの１例である複数のカウンター２８０と、複数のラッチ１４１と、複数のラッチ１４２と、加算器４と、差分演算器８と、フィルターの１例であるローパスフィルター４５と、サンプリングレート変換回路５００とを備えている。各カウンター２８０は、電気的に並列に接続されている。また、遅延素子１２の数は、カウンター２８０の数よりも１つ少ない。本実施形態では、カウンター２８０の数を３２、遅延素子１２の数を３１とする。また、ラッチ１４１およびラッチ１４２の数は、それぞれ、カウンター２８０の数と等しく、３２である。
【０２０８】
また、加算器４と、差分演算器８と、ローパスフィルター４５と、サンプリングレート変換回路５００とは、入力側から出力側に向って、この順序で接続されている。
【０２０９】
なお、各遅延素子１２、差分演算器８、ローパスフィルター４５およびサンプリングレート変換回路５００については、それぞれ、前記第１実施形態または第２実施形態と同様であるので、その説明は省略する。
【０２１０】
カウンター２８０は、第１のカウント部２８と、第２のカウント部２９と、ラッチ１３１と、ラッチ１３２と、オア回路１３３とを備えている。
【０２１１】
第１のカウント部２８は、ラッチ２８１、２８２および排他的論理和回路２８３を備えている。また、第２のカウント部２９は、ラッチ２９１、２９２および排他的論理和回路２９３を備えている。この第１のカウント部２８および第２のカウント部２９については、それぞれ、前記第１、第２、第４実施形態のカウンター３と同様であるので、その説明は省略する。
【０２１２】
また、第１のカウント部２８の出力端子は、ラッチ１３１の入力端子に接続され、第２のカウント部２９の出力端子は、ラッチ１３２の入力端子に接続されている。なお、第１のカウント部２８およびラッチ１３１で構成される直列回路と、第２のカウント部２９およびラッチ１３２で構成される直列回路とは、電気的に並列に接続されている。また、ラッチ１３１の出力端子およびラッチ１３２の出力端子は、それぞれ、オア回路１３３の入力端子に接続されている。また、ラッチ１３１およびラッチ１３２としては、例えば、Ｄラッチ等を用いることができる。なお、遅延素子１２については、前記第４実施形態の遅延素子１２と同様であるので、その説明は省略する。
【０２１３】
また、カウンター１１０は、互いに並列に接続された第１のカウント部１１１と、第２のカウント部１１２とを備えている。また、第１のカウント部１１１の出力端子は、各ラッチ１４１の入力端子に接続され、第２のカウント部１１２の出力端子は、各ラッチ１４２の入力端子に接続されている。そして、各ラッチ１４１の出力端子および各ラッチ１４２の出力端子は、それぞれ、加算器４の入力端子に接続されている。また、第１のカウント部１１１および第２のカウント部１１２としては、それぞれ、例えば、アップカウンター等を用いることができる。また、各ラッチ１４１および各ラッチ１４２としては、例えば、Ｄラッチ等を用いることができる。
【０２１４】
また、差分演算器８は、ラッチ８１と、減算器８２とを備えている。ラッチ８１の出力端子は、減算器８２のマイナス側の入力端子に接続されている。ラッチ８１としては、例えば、Ｄラッチ等を用いることができる。
【０２１５】
また、加算器４の出力端子は、差分演算器８の減算器８２のプラス側の入力端子およびラッチ８１の入力端子とに、それぞれ、接続されている。
【０２１６】
また、インバーター１１５の出力端子は、カウンター１１０の第２のカウント部１１２の入力端子と、各カウンター２８０の第１のカウント部２８のラッチ２８１のクロック入力端子、ラッチ２８２のクロック入力端子およびラッチ１３１のクロック入力端子とに、それぞれ、接続されている。
【０２１７】
また、各カウンター２８０のうち、遅延素子１２により遅延されていない被測定信号が入力されるカウンター２８０については、出力端子は、対応するラッチ１４１のクロック入力端子と、対応するラッチ１４２のクロック入力端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、接続されている。また、その他のカウンター２８０については、それぞれ、出力端子は、対応するラッチ１４１のクロック入力端子および対応するラッチ１４２のクロック入力端子に、それぞれ、接続されている。なお、前記カウンター２８０に代えて、他のカウンター２８０の出力端子が差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子に接続されていてもよい。また、各ラッチ１４１、各ラッチ１４２およびラッチ８１としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０２１８】
また、被測定信号は、複数のカウンター２８０のうちの所定のカウンター２８０のラッチ２８１の入力端子およびラッチ２９１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力されている。
【０２１９】
また、基準クロックは、カウンター１１０の第１のカウント部１１１の入力端子と、インバーター１１５の入力端子と、各カウンター２８０の第２のカウント部２９のラッチ２９１のクロック入力端子、ラッチ２９２のクロック入力端子およびラッチ１３２のクロック入力端子とに、それぞれ、入力されている。
【０２２０】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図９に示すように、基準クロックは、カウンター１１０の第１のカウント部１１１およびインバーター１１５にそれぞれ入力される。第１のカウント部１１１は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
【０２２１】
また、基準クロックは、インバーター１１５で、その位相が反転され、第２のカウント部１１２に入力される。第２のカウント部１１２は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
【０２２２】
また、各カウンター２８０の第１のカウント部２８からは、それぞれ、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０２２３】
また、各カウンター２８０の第２のカウント部２９からは、それぞれ、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０２２４】
但し、第１のカウント部２８と第２のカウント部２９とでは、そのクロック入力端子に入力される信号が、第１のカウント部２８では、前記インバーター１１５で基準クロックの位相を反転してなる反転基準クロックであり、第２のカウント部２９では、基準クロックである点が異なる。
【０２２５】
また、各カウンター２８０の第１のカウント部２８から出力された信号は、それぞれ、ラッチ１３１により、前記インバーター１１５で基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジに同期してラッチされ、出力される。
【０２２６】
また、各カウンター２８０の第２のカウント部２９から出力された信号は、それぞれ、ラッチ１３２により、基準クロックの立ち上がりエッジに同期してラッチされ、出力される。
【０２２７】
次に、各カウンター２８０において、それぞれ、ラッチ１３１から出力された信号およびラッチ１３２から出力された信号は、それぞれ、オア回路１３３に入力され、そのオア回路１３３で所定の演算処理が行われ、出力される。
【０２２８】
また、第１のカウント部１１１から出力されたカウント値は、各ラッチ１４１に入力される。各ラッチ１４１は、それぞれ、対応するカウンター２８０から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０２２９】
同様に、第２のカウント部１１２から出力されたカウント値は、各ラッチ１４２に入力される。各ラッチ１４２は、それぞれ、対応するカウンター２８０から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０２３０】
次に、加算器４は、各ラッチ１４１および各ラッチ１４２から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０２３１】
次に、差分演算器８では、減算器８２は、現在の加算器４から出力された信号が示す値から、ラッチ８１にラッチされている１つ前の信号が示す値を減算し、出力する。この出力は、レシプロカルカウント値の総和である。
【０２３２】
次に、加算器４から出力された信号は、ローパスフィルター４５で処理が行われる。これにより、ローパスフィルター４５で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター４５に限らず、例えば、移動平均フィルター等を設けてもよい。
【０２３３】
次に、ローパスフィルター４５から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【０２３４】
以上のような第５実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０２３５】
また、エッジ検出部９（アナログ要素）を用いないので、より安定した動作が可能となる。
【０２３６】
＜物理量センサーの実施形態＞
図１０は、本発明の物理量センサーの１例である加速度センサーの実施形態における検出部の内部構造を示す図である。図１１は、図１０中のＡ−Ａ線での断面図である。
【０２３７】
以下、物理量センサーの１例である加速度センサーの実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０２３８】
図１０および図１１に示すように、本実施形態の加速度センサー１００（物理量センサー）は、振動に関する物理量の１例である加速度を検出する検出部２００と、検出部２００から出力された被測定信号が入力されるレシプロカルカウント値生成回路１（レシプロカルカウント値生成回路１については、図１等を参照）とを備えている。検出部２００とレシプロカルカウント値生成回路１とは電気的に接続されている。なお、レシプロカルカウント値生成回路１については、既に説明したので、その説明は省略する。
【０２３９】
検出部２００は、平板状のベース部２１０と、ベース部２１０に継ぎ手部２１１を介して接続された略矩形平板状の可動部２１２と、ベース部２１０と可動部２１２とに掛け渡された物理量検出素子の１例である加速度検出素子２１３と、少なくとも上記各構成要素を内部に収納するパッケージ２２０とを備えている。
【０２４０】
この検出部２００は、外部端子２２７、２２８、内部端子２２４、２２５、外部接続端子２１４ｅ、２１４ｆ、接続端子２１０ｂ、２１０ｃ等を経由して加速度検出素子２１３の励振電極に印加される駆動信号によって、加速度検出素子２１３の振動梁２１３ａ、２１３ｂが所定の周波数で発振（共振）する。そして、検出部２００は、加わる加速度に応じて変化する加速度検出素子２１３の共振周波数を被測定信号（検出信号）として出力する。
【０２４１】
この被測定信号は、レシプロカルカウント値生成回路１に入力され、レシプロカルカウント値生成回路１は、前記実施形態で説明したように動作する。
【０２４２】
また、検出部２００の数は、本実施形態では１つであるが、これに限らず、例えば、２つ、または３つでもよい。検出部２００を３つ設け、各検出部２００の検出軸を互いに直交（交差）させることにより、互いに直交する３つの検出軸のそれぞれの軸方向の加速度を検出することが可能である。
【０２４３】
以上のような加速度センサー１００によっても、その加速度センサー１００が備えるレシプロカルカウント値生成回路１は、前述した実施形態と同様の効果を発揮することができる。これにより、加速度センサー１００は、加速度を精度良く検出することができる。
【０２４４】
以上、本発明のサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。
【０２４５】
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【０２４６】
また、前記実施形態では、物理量センサーとして、加速度センサーを例に挙げて説明したが、本発明では、物理量センサーは、物理量の変化を周波数変化として検出することが可能なものであれば、これに限定されず、この他、例えば、質量センサー、超音波センサー、角加速度センサー、容量センサー等が挙げられる。
【０２４７】
また、本発明の物理量センサーは、例えば、傾斜計、地震計、ナビゲーション装置、姿勢制御装置、ゲームコントローラー、携帯電話、スマートフォン、デジタルスチルカメラ等の各種の電子機器や、自動車等の各種の移動体等に適用することが可能である。すなわち、本発明では、本発明の物理量センサーを備えた電子機器、本発明の物理量センサーを備えた移動体等を提供することが可能である。
【符号の説明】
【０２４８】
１…レシプロカルカウント値生成回路、２…遅延素子、３…カウンター、４…加算器、５…カウンター、６…乗算器、７…積分器、８…差分演算器、９…エッジ検出部、１０…レシプロカルカウント値生成部、１１…カウンター、１２…遅延素子、１３…ラッチ、１４…ラッチ、１７…ラッチ、１８…ラッチ、１９…数え上げ部、２０…カウンター、２１…ラッチ、２２…ラッチ、２３…排他的論理和回路、２４…ラッチ、２５…乗算器、２６…ラッチ、２７…加算器、２８…第１のカウント部、２９…第２のカウント部、３０…カウンター、３１…ラッチ、３２…ラッチ、３３…排他的論理和回路、４５…ローパスフィルター、５００…サンプリングレート変換回路、５０１…重み付け係数生成部、５０２…サンプリング部、７１…加算器、７２…ラッチ、８１…ラッチ、８２…減算器、９１…遅延素子、９２…排他的論理和回路、１００…加速度センサー、１１０…カウンター、１１１…第１のカウント部、１１２…第２のカウント部、１１３…インバーター、１１５…インバーター、１３１…ラッチ、１３２…ラッチ、１３３…オア回路、１４１…ラッチ、１４２…ラッチ、２００…検出部、２１０…ベース部、２１０ｂ…接続端子、２１０ｃ…接続端子、２１１…継ぎ手部、２１２…可動部、２１３…加速度検出素子、２１３ａ…振動梁、２１３ｂ…振動梁、２１４ｅ…外部接続端子、２１４ｆ…外部接続端子、２２０…パッケージ、２２４…内部端子、２２５…内部端子、２２７…外部端子、２２８…外部端子、２８０…カウンター、２８１…ラッチ、２８２…ラッチ、２８３…排他的論理和回路、２９１…ラッチ、２９２…ラッチ、２９３…排他的論理和回路、３３０…排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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