(57)【要約】【課題】出力電流へのノイズの混入を抑制することができるパッシブマトリクス構造の感圧センサ及びそれを実現するシフトレジスタを提供する。【解決手段】感圧センサは、１つ以上のシフトレジスタを含む走査駆動回路が形成された第１の基材と、第１の基材が貼付実装され、走査駆動回路に接続された複数の駆動電極が形成された第２の基材と、複数の検出電極が形成された第３の基材と、第２の基材と第３の基材との間に挿入された感圧導電材料層とを備える感圧センサであって、走査駆動回路は、複数の駆動電極から駆動電圧を印加する駆動電極を順次あるいは一括で選択でき、選択状態の前記駆動電極に所定の電圧を印加し、非選択状態の駆動電極を選所定の電圧とは異なる電圧で保持する。【選択図】図２
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【特許請求の範囲】
【請求項１】
１つ以上のシフトレジスタを含む走査駆動回路が形成された第１の基材と、
前記第１の基材が貼付実装され、前記走査駆動回路に接続された複数の駆動電極が形成された第２の基材と、
複数の検出電極が形成された第３の基材と、
前記第２の基材と前記第３の基材との間に挿入された感圧導電材料とを備える感圧センサにおいて、
前記走査駆動回路は、前記複数の駆動電極から電圧を印加する駆動電極を順次あるいは一括で選択でき、選択状態の前記駆動電極に所定の電圧を印加し、非選択状態の前記駆動電極を前記所定の電圧とは異なる電圧で保持する、感圧センサ。
【請求項２】
前記第３の基材に貼付実装され、前記複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路が形成された第４の基材をさらに備えた、請求項１に記載の感圧センサ。
【請求項３】
前記出力選択回路は、前記複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極を一定電位で保持する、請求項２に記載の感圧センサ。
【請求項４】
複数の駆動電極が形成された第２の基材と、
複数の検出電極が形成された第３の基材と、
前記第２の基材と前記第３の基材との間に挿入された感圧導電材料と、
前記第３の基材に貼付実装され、前記複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路が形成された第４の基材を備える感圧センサにおいて、
前記出力選択回路は、前記複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極を所定の電圧で保持する、感圧センサ。
【請求項５】
前記第２の基材に貼付実装され、前記複数の駆動電極に接続された１つ以上のシフトレジスタを有する走査駆動回路が形成された第１の基材をさらに備えた、請求項４に記載の感圧センサ。
【請求項６】
請求項１〜３及び５のいずれかに記載の走査駆動回路に含まれるシフトレジスタであって、
入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードをゲート入力とするとともに第１クロック入力と第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、
前記充電ノードと第１電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、
前記第１電圧源と前記第１出力との間をドレイン・ソース間で接続するとともにゲートが前記第１出力に接続された第４薄膜トランジスタと、
前記第１出力をゲート入力として前記ステージのデータ入力と前記ステージの第２出力との間をドレイン・ソース間で接続する第５薄膜トランジスタと、
ゲートとソースまたはドレインの一方とが前記第１クロック入力とは逆位相電位となる第２クロック入力に接続された第６薄膜トランジスタと、
前記第６薄膜トランジスタのソースまたはドレインの他方と前記第１電圧源との間をドレイン・ソース間で接続するとともに前記充電ノードをゲート入力とする第７薄膜トランジスタと、
前記第６薄膜トランジスタと前記第７薄膜トランジスタとの接続ノードをゲート入力とするとともに第２電圧源と第２出力との間をドレイン・ソース間で接続する第８薄膜トランジスタとを含む、シフトレジスタ。
【請求項７】
請求項２〜５のいずれかに記載の出力選択回路に含まれるシフトレジスタであって、
入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、
前記第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードをゲート入力とするとともに第１クロック入力と第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、
前記充電ノードと第１電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、
前記第１電圧源と前記第１出力との間をドレイン・ソース間で接続するとともにゲートが前記第１出力に接続された第４薄膜トランジスタと、
前記第１出力をゲート入力として前記ステージのデータ入力と前記ステージの第２出力との間をドレイン・ソース間で接続する第５薄膜トランジスタと、
ゲートとソースまたはドレインの一方とが前記第１クロック入力とは逆位相電位となる第２クロック入力に接続された第６薄膜トランジスタと、
前記第６薄膜トランジスタのソースまたはドレインの他方と前記第１電圧源との間をドレイン・ソース間で接続するとともに前記充電ノードをゲート入力とする第７薄膜トランジスタと、
前記第６薄膜トランジスタと前記第７薄膜トランジスタとの接続ノードをゲート入力とするとともに第２電圧源と第２出力との間をドレイン・ソース間で接続する第８薄膜トランジスタとを含む、シフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力を測定する感圧センサ及びこれに用いられるシフトレジスタに関するものである。
【背景技術】
【０００２】
可撓（フレキシブル）性を有する二枚のフィルム基材の相互間に、導電層が塗布された複数の行・列電極が交差する態様（パッシブマトリクス構造）で配置された感圧センサが知られている（例えば特許文献１参照）。この種の感圧センサは、圧力が加えられると、交差する態様で配置された導電層同士が接触し、これにより抵抗値が変化する。そして、この抵抗値の変化を検知することにより、加えられた圧力の面内分布を測定することができる。
【０００３】
また近年、印刷プロセスで作製する薄膜トランジスタ（印刷ＴＦＴ）が注目を集めている（例えば非特許文献１参照）。ここで印刷プロセスとは、コーティングや印刷法（インクジェット、凸版、凹版、平版、孔版等）により、真空工程を用いずに半導体素子を作製する方法を指す。真空工程を多用するエレクトロニクス分野において、印刷プロセスは生産方式の革新技術として有望である。また、印刷ＴＦＴは大面積、低コスト、低環境負荷、低温形成、フレキシブルといった可能性を持っていることが注目されている。
【０００４】
パッシブマトリクス構造の感圧センサに対し、印刷ＴＦＴで構成された駆動回路のフィルムを実装し、設計自由度の高い感圧センサを、可撓性を制限すること無く、低コストで提供する技術が提案されている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５７９９２号公報
【特許文献２】特開２０１６−３１２６１号公報
【非特許文献】
【０００６】
【非特許文献１】「特集  次世代ディスプレイを実現するフレキシブル有機エレクトロニクス」、月刊ＯＰＴＲＯＮＩＣＳ、株式会社オプトロニクス、２０１１年５月号、第３０巻、第３５３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２を例とする従来の感圧センサでは、印刷ＴＦＴで構成された駆動回路において、非選択状態の駆動電極を高インピーダンス状態（ＨｉＺ）で保持していたため、意図しない経路の電流（ノイズ電流）が出力電流に混入するという問題が生じていた。
【０００８】
本発明は、出力電流へのノイズの混入を抑制することができるパッシブマトリクス構造の感圧センサ及びこれを実現するシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明において、以下の特徴は単独で、若しくは、適宜組合わされて備えられている。
【００１０】
上記の目的を達成するための本発明の一局面は、１つ以上のシフトレジスタを含む走査駆動回路（スキャンドライバ）が形成された第１の基材と、第１の基材が貼付実装され、走査駆動回路に接続された複数の駆動電極が形成された第２の基材（上部マトリクスフィルム）と、複数の検出電極が形成された第３の基材（下部マトリクスフィルム）と、第２の基材と第３の基材との間に挿入された感圧導電材料層とを備える感圧センサにおいて、走査駆動回路（スキャンドライバ）は、複数の駆動電極から駆動電圧を印加する駆動電極を順次あるいは一括で選択でき、選択状態の駆動電極に所定の電圧を印加し、非選択状態の駆動電極を所定の電圧とは異なる電圧で保持する、感圧センサである。
【００１１】
また、第３の基材上に貼付実装され、複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路（データセレクタ）が形成された第４の基材をさらに備えてもよい。
【００１２】
また、出力選択回路（データセレクタ）は、複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極を一定電位で保持してもよい。
【００１３】
また、本発明の他の局面は、複数の駆動電極が形成された第２の基材と、複数の検出電極が形成された第３の基材と、第２の基材と第３の基材との間に挿入された感圧導電材料と、第３の基材に貼付実装され、複数の検出電極に接続された１つ以上のシフトレジスタを有する出力選択回路が形成された第４の基材を備える感圧センサにおいて、出力選択回路は、複数の検出電極から出力電圧を検出する検出電極を順次あるいは一括で選択でき、非選択状態の検出電極を所定の電圧で保持する、感圧センサである。
【００１４】
また、第２の基材に貼付実装され、複数の駆動電極に接続された１つ以上のシフトレジスタを有する走査駆動回路が形成された第１の基材をさらに備えてもよい。
【００１５】
また、本発明の他の局面は、上述の走査駆動回路または出力選択回路に含まれるシフトレジスタであって、入力がなされるゲートとソースまたはドレインの一方とがダイオード接続された第１薄膜トランジスタと、第１薄膜トランジスタのソースまたはドレインの他方とステージの第１出力との間の充電ノードをゲート入力とするとともに第１クロック入力と第１出力との間をドレイン・ソース間で接続する第２薄膜トランジスタと、充電ノードと第１電圧源との間をドレイン・ソース間で接続する第３薄膜トランジスタと、第１電圧源と第１出力との間をドレイン・ソース間で接続するとともにゲートが第１出力に接続された第４薄膜トランジスタと、第１出力をゲート入力としてステージのデータ入力とステージの第２出力との間をドレイン・ソース間で接続する第５薄膜トランジスタと、ゲートとソースまたはドレインの一方とが第１クロック入力とは逆位相電位となる第２クロック入力に接続された第６薄膜トランジスタと、第６薄膜トランジスタのソースまたはドレインの他方と第１電圧源との間をドレイン・ソース間で接続するとともに充電ノードをゲート入力とする第７薄膜トランジスタと、第６薄膜トランジスタと第７薄膜トランジスタとの接続ノードをゲート入力とするとともに第２電圧源と第２出力との間をドレイン・ソース間で接続する第８薄膜トランジスタとを含む、シフトレジスタである。
【発明の効果】
【００１６】
本発明によれば、出力電流へのノイズの混入を抑制することができるパッシブマトリクス構造の感圧センサ及びこれを実現するシフトレジスタを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る感圧センサの構成図
【図２】本発明の第１の実施形態に係る感圧センサの回路構成図
【図３Ａ】本発明の第１の実施形態に係るスキャンドライバのフィルム貼付構造の説明図
【図３Ｂ】本発明の第１の実施形態に係るデータセレクタのフィルム貼付構造の説明図
【図４】本発明の第１の実施形態に係る印刷ＴＦＴ層構造の説明図
【図５Ａ】従来技術における出力電流検出の概念説明図
【図５Ｂ】従来技術におけるノイズ電流発生の概念説明図
【図６Ａ】本発明の第１の実施形態に係る出力電流検出の概念説明図
【図６Ｂ】本発明の第１の実施形態に係るノイズ電流発生防止の概念説明図
【図７】本発明の第１の実施形態に係るシフトレジスタ（１段分）の回路及び動作説明図
【図８】本発明の第１の実施形態に係る入力信号ＣＫ１及びＣＫ２のタイミング説明図
【図９】本発明の第２の実施形態に係る感圧センサの回路構成図
【図１０Ａ】本発明の第２の実施形態に係る出力電流検出の概念説明図
【図１０Ｂ】本発明の第２の実施形態に係るノイズ電流発生防止の概念説明図
【図１１】本発明の第３の実施形態に係る感圧センサの回路構成図
【図１２Ａ】本発明の第３の実施形態に係る出力電流検出の概念説明図
【図１２Ｂ】本発明の第３の実施形態に係るノイズ電流発生防止の概念説明図
【発明を実施するための形態】
【００１８】
本発明に係る感圧センサの実施形態を、図面を参照して詳細に説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る感圧センサ１００の構成を示す図である。図１の左図は、感圧センサ１００の初期状態と加圧状態とを示す断面図であり、図１の右図は、感圧センサ１００の層及びフィルムを分解した斜視図である。この感圧センサ１００は、１つ以上のシフトレジスタを備えるスキャンドライバ６（走査駆動回路）が形成された第１の基材と、スキャンドライバ６に接続された複数の駆動電極１とが一方の面に積層された上部マトリクスフィルム４（第２の基材）と、複数の検出電極２が積層された下部マトリクスフィルム５（第３の基材）と、上部マトリクスフィルム４と下部マトリクスフィルム５との間に積層された感圧導電材料層３とを含む。また、下部マトリクスフィルム５上に積層された第４の基材には、複数の検出電極２に接続された１つ以上のシフトレジスタを備えるデータセレクタ７（出力選択回路）がさらに形成されている。駆動電極１と検出電極２とは、上部マトリクスフィルム４と下部マトリクスフィルム５とを積層した際に、平面視において交差する態様で配置されており、感圧導電材料層３を介したそれらの交差点各々が感圧センサの配列を構成する。なお、駆動電極１およびスキャンドライバ６は、上部マトリクスフィルム４の感圧導電材料層３と向き合う面に積層されている。なお、第１乃至第４の基材は可撓性を有するフィルム基材であることが好ましい。
【００２０】
図２は、感圧センサ１００の回路構成を示す図である。スキャンドライバ６およびデータセレクタ７は、各々、ＴＦＴと薄膜キャパシタとで構成された回路であり、上部マトリクスフィルム４及び下部マトリクスフィルム５とは別のフィルム基材（第１の基材及び第４の基材）上に印刷プロセスを用いて積層して作製され、それぞれ上部マトリクスフィルム４及び下部マトリクスフィルム５に貼付実装されている。以下では、特に断らない限り、第１の基材とこれに積層されたスキャンドライバ６とを単にスキャンドライバ６と呼び、第４の基材とこれに積層されたデータセレクタ７とを単にデータセレクタ７と呼ぶ。
【００２１】
スキャンドライバ６は、各駆動電極１を順次に選択し、選択された駆動電極１に外部から入力される駆動電圧を印加する機能を有する。非選択時の駆動電極１は一定電圧Ｖ２に保持される。スキャンドライバ６は、入力信号ＳＴ１，ＣＫ１＋，ＣＫ１−，Ｖ１を全てＬレベル電圧にすることにより、全ての駆動電極１を同時に選択することもできる。
【００２２】
データセレクタ７は、各検出電極２から出力電圧を検出する電極を順次に選択する機能を有する。非選択時の検出電極２は一定電圧Ｖ２に保持される。データセレクタ７は、入力信号ＳＴ２，ＣＫ２＋，ＣＫ２−，Ｖ１を全てＬレベル電圧にすることにより、全ての検出電極２を同時に選択することもできる。なお、非選択時の駆動電極１及び検出電極２の一定電圧Ｖ２は、典型的には０Ｖが用いられる。このため、以下の実施例ではＶ２＝０Ｖを例に説明するが、Ｖ２の値は任意に設定が可能である。
【００２３】
スキャンドライバ６及びデータセレクタ７は、それぞれ静電気保護素子８を備える。静電気保護素子８は、ＴＦＴのゲート端子を浮遊端子とすることによって形成できる浮遊ゲートＴＦＴ型保護素子である。
【００２４】
感圧センサ１００ではｐ型ＴＦＴを用いているが、ｎ型を用いても良い。その場合は入出力信号の位相が反転することになる。
【００２５】
図３Ａは、スキャンドライバ６の貼付構造を説明する図である。また、図３Ｂは、データセレクタ７の貼付構造を説明する図である。スキャンドライバ６及びデータセレクタ７に余分な圧力が加わらないように、図３Ａに示すように、上部マトリクスフィルム４は、スキャンドライバ６及び複数の駆動電極１が積層された面が下部マトリクスフィルム５に面するように積層されており、下部マトリクスフィルム５のスキャンドライバ６に面する箇所が刳り貫かれている。また、図３Ｂに示すように、下部マトリクスフィルム５は、データセレクタ７及び複数の駆動電極１が積層された面が上部マトリクスフィルム４に面するように積層されており、上部マトリクスフィルム４のデータセレクタ７に面する箇所が刳り貫かれている。
【００２６】
図４は、スキャンドライバ６及びデータセレクタ７に用いるＴＦＴの層構造を説明する図である。ＴＦＴは、可撓性を有するフィルム基材９（第１の基材及び第４の基材に相当）と、ゲート電極層１０と、ゲート絶縁層１１と、ソース・ドレイン電極層１２と、半導体層１４と、半導体保護層１５と、層間絶縁層１６と、層間配線層１７とを備える。フィルム基材９を除く全ての層は凸版印刷法、反転オフセット印刷法、グラビア印刷法、スクリーン印刷法等の各種印刷方法を用いて形成することが可能である。印刷方法を用いれば真空成膜方法に比べて低温環境下で形成し易いため、フィルム等の可撓性を有する基材に形成することが容易である。
【００２７】
図５Ａ及び図５Ｂは、従来技術に係る感圧センサにおけるノイズ電流発生の概念を説明する図である。図５Ａは、電流が設計上期待される経路を流れる状態、すなわち、ノイズ電流が発生しない状態を示す。図５Ｂは、電流が設計上期待されない経路を流れる状態、すなわち、ノイズ電流が発生する状態を示す。図５Ａに矢印で示すように、電流が設計上期待される経路を流れる状態では、電流は、選択された駆動電極Ｄ２と選択された検出電極Ｓ３との間の抵抗（感圧導電材料層３）を経由して流れる。しかしながら、従来技術に係る駆動方法では、非選択の駆動電極Ｄ１、Ｄ３、Ｄ４および検出電極Ｓ１、Ｓ２、Ｓ４は、高インピーダンス状態（ＨｉＺ）となるため、−４〜０Ｖ間の電位になり得る。このため、感圧センサの圧力分布状態によっては、図５Ｂに矢印で示すように、選択された駆動電極Ｄ２と選択された検出電極Ｓ３との間の抵抗ではない別の抵抗を経由して電流が流れることで、意図しない電流の経路が発生してしまい（ノイズ電流）、適正な出力電流の検出ができない場合があった。
【００２８】
図６Ａ及び図６Ｂは、感圧センサ１００におけるノイズ電流発生防止の概念を説明する図である。図６Ａは、電流が設計上期待される経路を流れる状態を示す。図６Ｂは、設計上期待されない経路に関わる抵抗間に電位差が生じない状態を示す。図６Ａに示すように、感圧センサ１００に係る駆動方法では、非選択の駆動電極１（Ｄ１、Ｄ３、Ｄ４）および全ての検出電極２（Ｓ１〜Ｓ４）が同一の定電圧（Ｖ２＝０Ｖ）になる。このため、図６Ｂに示すように、意図しない経路に関わる抵抗の両端には電位差が生じず、ノイズ電流が発生しない。これにより、圧力分布状態に依らず適正な出力電流の検出ができる。
【００２９】
次に、スキャンドライバ６及びデータセレクタ７の構成単位であるシフトレジスタ（１段分）について詳細に説明する。
【００３０】
図７は、シフトレジスタ（１段分）の回路構成（左図）及び動作（右図）を説明する図である。シフトレジスタは、保持キャパシタ２３に入力信号（電位／電荷）を注入（充電）する機能を有する入力ＴＦＴ１８と、次段の入力ＴＦＴ１８へ信号（電位／電荷）を転送する機能を有する転送ＴＦＴ１９と、保持キャパシタから電荷を放出（放電）する機能を有するリセットＴＦＴ２０と、非選択期間（ＴＲＮがＨレベルの期間）において、ＯＦＦしている転送ＴＦＴ１９から漏れる電荷をＶ１へ排出する機能を有するシャントＴＦＴ２１と、選択期間（ＴＲＮがＬレベルの期間）のみＤＩＮをＯＵＴに出力し、非選択期間は高インピーダンス状態になる機能を有する第一出力ＴＦＴ２２と、ＴＦＴ２５およびＴＦＴ２６で構成され、保持キャパシタ２３の充電ノード（ＮＡ）電位と逆位相の電位（ＮＢ電位）を生成する機能を有するインバータと、ＮＢ電位をゲート入力として非選択期間にＶ２をＯＵＴに出力し、選択期間は高インピーダンス状態になる機能を有する第二出力ＴＦＴ２７とを備える。シャントＴＦＴ２１は、転送ＴＦＴ１９に比べて、サイズ（チャネル幅／チャネル長）を１／１０以下程度に小さく設計することが望ましい。
【００３１】
図７右図のシフトレジスタの動作を示すタイミングチャートでは、各信号電位の位相関係（タイミング）を示している。特にクロック信号ＣＫ＋およびＣＫ−は逆位相の関係にあり、入力するシフトレジスタが奇数段か偶数段かによって入力端子が入れ替わる（図７右図とは逆に、ＣＫ＋がＴＦＴ２５に入力され、ＣＫ−がＴＦＴ１９に入力される場合もある）。
【００３２】
図７の単段シフトレジスタを図２に示す様に直列多段に接続（隣接する前段ＴＲＮと後段ＩＮを接続し、さらに後段ＴＲＮを前段ＲＳＴにも接続する）し、クロック信号ＣＫ＋およびＣＫ−を奇数段か偶数段かによって入力端子を入れ替えて接続し、初段ＩＮと終段ＲＳＴとにトリガパルス信号ＳＴを入力することにより（初段ＩＮと終段ＲＳＴとのパルスタイミングが同時になるように、総段数に応じてパルス周期を調節する必要がある）、各駆動電極及び各検出電極を順次選択する回路を実現できる。
【００３３】
図８は、スキャンドライバ６及びデータセレクタ７の入力信号ＣＫ１及びＣＫ２のタイミングを説明した図である。なお、入力信号ＳＴ１及びＳＴ２のパルス幅は、入力信号ＣＫ１及びＣＫ２の半周期相当が望ましい。
【００３４】
以上で開示した実施形態によれば、ＴＦＴで構成された駆動回路を適用したパッシブマトリクス構造の感圧センサ１００において、出力電流へのノイズ電流の混入を防ぐことができる。
【００３５】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る感圧センサ１０１の回路構成を示す図である。スキャンドライバ３６は、特許文献２を例とする従来の感圧センサに用いられていた、非選択時の駆動電極１を高インピーダンス状態（ＨｉＺ）に保持する機能を有するスキャンドライバである。従来のスキャンドライバと本発明のデータセレクタ７との組み合わせでも、出力電流へのノイズ電流の混入を防ぐことができる。
【００３６】
図１０Ａ及び図１０Ｂは、感圧センサ１０１におけるノイズ電流発生防止の概念を説明する図である。図１０Ａは、電流が設計上期待される経路を流れる状態を示す。図１０Ｂは、設計上期待されない経路に関わる抵抗間に電位差が生じない状態を示す。図１０Ａに示すように、感圧センサ１０１に係る駆動方法では、非選択時のスキャンドライバ３６の出力はＨｉＺであるが、非選択の駆動電極１（Ｄ１、Ｄ３、Ｄ４）は感圧導電材料層３の抵抗によりＶ２＝０Ｖにのみ接続されているので、時間が経てばいずれ０Ｖになる。従って十分な放電時間を確保すれば、図１０Ｂに示すように、非選択の駆動電極１（Ｄ１、Ｄ３、Ｄ４）および全ての検出電極２（Ｓ１〜Ｓ４）が同一の定電圧（Ｖ２＝０Ｖ）になるため、意図しない経路に関わる抵抗の両端には電位差が生じず、ノイズ電流が発生しなくなる。これにより、圧力分布状態に依らず適正な出力電流の検出ができる。感圧センサ１０１は感圧センサ１００に比べて、スキャンドライバ３６の回路構成を簡素化できるという長所があるが、非選択時の駆動電極１の電位が０Ｖに安定するまで時間を要するため、動作速度が遅くなってしまうという短所もある。
【００３７】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る感圧センサ１０２の回路構成を示す図である。データセレクタ３７は、特許文献２を例とする従来の感圧センサに用いられていた、非選択時の検出電極２を高インピーダンス状態（ＨｉＺ）に保持する機能を有するデータセレクタである。本発明のスキャンドライバ６と従来のデータセレクタとの組み合わせでも、出力電流へのノイズ電流の混入を防ぐことができる。
【００３８】
図１２Ａ及び図１２Ｂは、感圧センサ１０２におけるノイズ電流発生防止の概念を説明する図である。図１２Ａは、電流が設計上期待される経路を流れる状態を示す。図１２Ｂは、設計上期待されない経路に関わる抵抗間に電位差が生じない状態を示す。図１２Ａに示すように、感圧センサ１０２に係る駆動方法では、非選択の駆動電極１（Ｄ１、Ｄ３、Ｄ４）はＶ２＝０Ｖに保持されるが、非選択時のデータセレクタ３７の出力はＨｉＺであり、非選択時の検出電極２は感圧導電材料層３の抵抗により−４Ｖと０Ｖとに接続されているので、−４〜０Ｖの間の電圧となる。従って、非選択の検出電極２（Ｓ１、Ｓ２、Ｓ４）に関してはノイズ電流が発生し得る。しかし、選択された検出電極２（Ｓ３）はオペアンプ（検出回路の一部）のイマジナリーショートによってＶ２＝０Ｖに保持されることと、非選択の駆動電極１（Ｄ１、Ｄ３、Ｄ４）が全て０Ｖであることから、選択時の検出電極２に関しては、意図しない経路に関わる抵抗の両端には電位差が生じず、ノイズ電流が発生しなくなる。これにより、圧力分布状態に依らず適正な出力電流の検出ができる。感圧センサ１０２は感圧センサ１００に比べて、データセレクタ３７の回路構成を簡素化できるという長所があるが、検出電極２の選択／非選択の切替時に充放電を要するため、動作速度が遅くなってしまうという短所もある。
【産業上の利用可能性】
【００３９】
本発明は、エレクトロニクス、ロボテクス、機械工学等の分野に利用できる。
【符号の説明】
【００４０】
１    駆動電極
２    検出電極
３    感圧導電材料層
４    上部マトリクスフィルム（第２の基材）
５    下部マトリクスフィルム（第３の基材）
６    スキャンドライバ（走査駆動回路）
７    データセレクタ（出力選択回路）
８    静電気保護素子（浮遊ゲートＴＦＴ型）
９    フィルム基材
１０    ゲート電極層
１１    ゲート絶縁層
１２    ソース・ドレイン電極層
１４    半導体層
１５    半導体保護層
１６    層間絶縁層
１７    層間配線層
１８    入力ＴＦＴ
１９    転送ＴＦＴ
２０    リセットＴＦＴ
２１    シャントＴＦＴ
２２    第一出力ＴＦＴ
２３    保持キャパシタ
２５    第一インバータＴＦＴ
２６    第二インバータＴＦＴ
２７    第二出力ＴＦＴ
３６    スキャンドライバ（走査駆動回路）
３７    データセレクタ（出力選択回路）
１００、１０１、１０２    感圧センサ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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