(57)【要約】【課題】外的振動が与えられても良好な周波数特性を有する出力信号を出力するとともに、ロックアップ時間を短くする。【解決手段】周波数シンセサイザ１は、基準信号を出力する基準発振器１０と、第１周波数の第１発振信号を出力する第１ＰＬＬ回路２０と、第１発振信号を分周する分周器３０と、第１周波数よりも高い第２周波数の第２発振信号を出力する第２ＰＬＬ回路４０とを備える。第１ＰＬＬ回路２０は、第１位相比較器２１２から出力された信号に含まれる第１帯域の信号を通過させ、通過した信号を第１制御電圧として第１電圧制御発振器２３に出力する第１ループフィルタ２２を有し、第２ＰＬＬ回路４０は、第２位相比較器４１２から出力された信号に含まれる、第１帯域よりも広い第２帯域の信号を通過させ、通過した信号を第２制御電圧として第２電圧制御発振器４３に出力する第２ループフィルタ４２を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準信号を出力する発振器と、第１周波数の第１発振信号を出力する第１位相制御発振器と、前記第１発振信号を分周する分周器と、前記第１周波数よりも高い第２周波数の第２発振信号を出力する第２位相制御発振器とを備える周波数シンセサイザであって、
前記第１位相制御発振器は、
第１制御電圧に基づいて前記第１発振信号を出力する第１電圧制御発振器と、
前記基準信号と前記第１発振信号との位相差を示す第１位相差信号を出力する第１位相比較器と、
前記第１位相差信号に含まれる第１帯域の信号を通過させ、通過した信号を前記第１制御電圧として前記第１電圧制御発振器に出力する第１ループフィルタとを有し、
前記第２位相制御発振器は、
第２制御電圧に基づいて前記第２発振信号を出力する第２電圧制御発振器と、
前記分周器により分周された信号と前記第２発振信号との位相差を示す第２位相差信号を出力する第２位相比較器と、
前記第２位相差信号に含まれる、前記第１帯域よりも広い第２帯域の信号を通過させ、通過した信号を前記第２制御電圧として前記第２電圧制御発振器に出力する第２ループフィルタとを有する、
周波数シンセサイザ。
【請求項２】
前記第１位相制御発振器は、前記第１発振信号を第１分周比で分周した第１分周信号を出力する第１分周器をさらに有し、
前記第１位相比較器は、前記基準信号と前記第１分周信号との位相差を示す前記第１位相差信号を出力し、
前記第２位相制御発振器は、前記第２発振信号を第２分周比で分周した第２分周信号を出力する第２分周器をさらに有し、
前記第２位相比較器は、前記分周器により分周された信号と、前記第２分周信号との位相差を示す前記第２位相差信号を出力する、
請求項１に記載の周波数シンセサイザ。
【請求項３】
前記周波数シンセサイザに与えられた振動の周波数を検出する検出部と、
検出された周波数に基づいて前記第１ループフィルタの前記第１帯域を設定する設定部とをさらに備える、
請求項２に記載の周波数シンセサイザ。
【請求項４】
前記第１位相比較器は、チャージポンプにより、前記基準信号と前記第１分周信号との位相差を示す前記第１位相差信号を出力し、
前記設定部は、前記チャージポンプが前記基準信号と前記第１分周信号との位相差に応じて出力する電流量を変化させることにより前記第１帯域を設定する、
請求項３に記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関する。
【背景技術】
【０００２】
従来、所望の周波数の発振信号を出力するための回路として、ＰＬＬ（Phase Locked Loop）回路を用いた周波数シンセサイザが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４４２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＰＬＬ回路に入力される基準信号の出力源には、周波数安定度が高く位相雑音が少ない水晶発振器が一般的に用いられる。しかしながら、水晶発振器は、圧電現象を利用していることから、外的振動や衝撃が加えられることによって基準信号に雑音が含まれてしまう。そうすると、ＰＬＬ回路の出力信号の周波数特性が劣化し、周波数シンセサイザの出力信号の周波数特性も劣化してしまうという問題がある。
【０００５】
これに対して、ＰＬＬ回路に設けられるループフィルタの通過帯域を狭くして、基準信号に含まれる雑音を除去することが考えられる。しかしながら、ループフィルタの通過帯域を狭くすると、ＰＬＬ回路におけるロックアップ時間が長くなるという問題がある。
【０００６】
そこで、本発明はこれらの点に鑑みてなされたものであり、外的振動が与えられても良好な周波数特性を有する出力信号を出力するとともに、ロックアップ時間が短い周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る周波数シンセサイザは、基準信号を出力する発振器と、第１周波数の第１発振信号を出力する第１位相制御発振器と、前記第１発振信号を分周する分周器と、前記第１周波数よりも高い第２周波数の第２発振信号を出力する第２位相制御発振器とを備える周波数シンセサイザであって、前記第１位相制御発振器は、第１制御電圧に基づいて前記第１発振信号を出力する第１電圧制御発振器と、前記基準信号と前記第１発振信号との位相差を示す第１位相差信号を出力する第１位相比較器と、前記第１位相差信号に含まれる第１帯域の信号を通過させ、通過した信号を前記第１制御電圧として前記第１電圧制御発振器に出力する第１ループフィルタとを有し、前記第２位相制御発振器は、第２制御電圧に基づいて前記第２発振信号を出力する第２電圧制御発振器と、前記分周器により分周された信号と前記第２発振信号との位相差を示す第２位相差信号を出力する第２位相比較器と、前記第２位相差信号に含まれる、前記第１帯域よりも広い第２帯域の信号を通過させ、通過した信号を前記第２制御電圧として前記第２電圧制御発振器に出力する第２ループフィルタとを有する。
【０００８】
前記第１位相制御発振器は、前記第１発振信号を第１分周比で分周した第１分周信号を出力する第１分周器をさらに有し、前記第１位相比較器は、前記基準信号と前記第１分周信号との位相差を示す前記第１位相差信号を出力し、前記第２位相制御発振器は、前記第２発振信号を第２分周比で分周した第２分周信号を出力する第２分周器をさらに有し、前記第２位相比較器は、前記分周器により分周された信号と、前記第２分周信号との位相差を示す前記第２位相差信号を出力してもよい。
【０００９】
前記周波数シンセサイザは、前記周波数シンセサイザに与えられた振動の周波数を検出する検出部と、検出された周波数に基づいて前記第１ループフィルタの前記第１帯域を設定する設定部とをさらに備えてもよい。
【００１０】
前記第１位相比較器は、チャージポンプにより、前記基準信号と前記第１分周信号との位相差を示す前記第１位相差信号を出力し、前記設定部は、前記チャージポンプが前記基準信号と前記第１分周信号との位相差に応じて出力する電流量を変化させることにより前記第１帯域を設定してもよい。
【発明の効果】
【００１１】
本発明によれば、外的振動が与えられても良好な周波数特性を有する出力信号を出力するとともに、ロックアップ時間が短くすることができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る周波数シンセサイザの構成を示す図である。
【図２】従来の周波数シンセサイザの構成を示す図である。
【図３】従来の周波数シンセサイザの位相雑音特性の測定結果を示す図である。
【図４】従来の周波数シンセサイザの基準発振器に制振材を設けることにより防振対策を施した場合の位相雑音特性の測定結果を示す図である。
【図５】第１実施形態に係る周波数シンセサイザの位相雑音特性の測定結果を示す図である。
【図６】第２実施形態に係る第１ＰＬＬ−ＩＣの構成を示す図である。
【発明を実施するための形態】
【００１３】
＜第１実施形態＞
［周波数シンセサイザ１の構成］
図１は、第１実施形態に係る周波数シンセサイザ１の構成を示す図である。周波数シンセサイザ１は、基準発振器１０と、第１位相制御発振器としての第１ＰＬＬ回路２０と、分周器３０と、第２位相制御発振器としての第２ＰＬＬ回路４０とを備える。
【００１４】
第１ＰＬＬ回路２０は、周波数シンセサイザ１に与えられる振動に対応する周波数の雑音を除去する第１ループフィルタ２２を備えており、当該雑音が除去された第１発振信号を出力する。第１ループフィルタ２２は、周波数シンセサイザ１に加えられる振動の周波数として想定される周波数よりも低い周波数をカットオフ周波数とするローパスフィルタである。これにより、周波数シンセサイザ１に振動が与えられた場合にも、第１ＰＬＬ回路２０が出力する発振信号に含まれる、振動により印加された雑音は低減される。
【００１５】
第２ＰＬＬ回路４０は、第１ループフィルタ２２よりも信号の通過帯域幅が広い第２ループフィルタ４２を備えており、第２発振信号を出力する。第２ループフィルタ４２のカットオフ周波数は第１ループフィルタ２２のカットオフ周波数よりも高く、第２ループフィルタ４２における信号の通過帯域幅が広いことから、第２ＰＬＬ回路４０は高速にロックアップする。これにより、周波数シンセサイザ１は、振動が与えられても良好な周波数特性を維持し、短いロックアップ時間で出力信号を出力することができる。
【００１６】
続いて、周波数シンセサイザ１が備える各構成について説明する。
基準発振器１０は、例えば、恒温槽内蔵水晶発振器（OCXO: Oven-Controlled Crystal Oscillator）等の水晶発振器であり、所定周波数の基準信号を生成する。本実施形態の基準発振器１０は、５０ＭＨｚの基準信号を生成する。基準発振器１０は、生成した基準信号を、第１ＰＬＬ回路２０に出力する。
【００１７】
第１ＰＬＬ回路２０は、第１ＰＬＬ−ＩＣ（Integrated Circuit）２１と、第１ループフィルタ２２と、第１電圧制御発振器２３とを備える。第１ＰＬＬ−ＩＣ２１は、第１分周器２１１及び第１位相比較器２１２として機能する集積回路である。
【００１８】
第１分周器２１１は、第１電圧制御発振器２３が出力する第１周波数の第１発振信号を第１分周比で分周することにより第１分周信号を生成する。第１分周器２１１は、第１分周信号を第１位相比較器２１２に出力する。
【００１９】
第１位相比較器２１２は、基準発振器１０から出力された基準信号と、第１電圧制御発振器２３から出力された第１発振信号との位相差に基づいて第１位相差信号を出力する。第１位相比較器２１２は、基準信号と第１分周信号との位相差を示す第１位相差信号を第１ループフィルタ２２に出力する。
【００２０】
第１ループフィルタ２２は、例えばローパスフィルタである。第１ループフィルタ２２は、第１位相比較器２１２から出力された信号に含まれる第１帯域の周波数の信号を通過させる。第１帯域は、周波数シンセサイザ１に与えられる振動に基づいて予め設定される。ここでは、周波数シンセサイザ１に与えられる振動の周波数が５Ｈｚ〜５００Ｈｚであるものとし、第１帯域を０〜５Ｈｚとする。これにより、第１ループフィルタ２２は、周波数シンセサイザ１に与えられる振動によって生じる雑音を低減することができる。第１ループフィルタ２２は、通過した信号を第１制御電圧として第１電圧制御発振器２３に出力する。
【００２１】
第１電圧制御発振器２３は、第１制御電圧に基づいて第１周波数の第１発振信号を出力する。第１周波数は、例えば２ＧＨｚである。第１電圧制御発振器２３は、第１発振信号を、第１ＰＬＬ−ＩＣ２１と、分周器３０とに出力する。
【００２２】
ここで、第１電圧制御発振器２３は、外的振動の影響を受けにくい基板パターン、チップインダクタ、コンデンサによって構成されることが好ましい。また、第１電圧制御発振器２３は、第１発振信号を第２電圧制御発振器４３が出力する周波数に逓倍した場合に、位相雑音の劣化が小さくなるように、狭帯域、かつ良好な位相雑音特性を有する発振器であることが好ましい。また、第１発振信号の周波数は、予め定められた所定周波数であることが好ましい。すなわち、第１ＰＬＬ回路２０において、第１分周比は固定値であることが好ましい。
【００２３】
分周器３０は、第１発振信号を所定の分周比で分周する。分周器３０は、分周された信号を第２ＰＬＬ回路４０に出力する。
【００２４】
第２ＰＬＬ回路４０は、第２ＰＬＬ−ＩＣ４１と、第２ループフィルタ４２と、第２電圧制御発振器４３とを備える。
第２ＰＬＬ−ＩＣ４１は、第２分周器４１１及び第２位相比較器４１２として機能する集積回路である。
【００２５】
第２分周器４１１は、第２電圧制御発振器４３が出力する第２周波数の第２発振信号を第２分周比で分周することにより第２分周信号を生成する。第２分周器４１１は、第２分周信号を第２位相比較器４１２に出力する。本実施形態において周波数シンセサイザ１の出力信号の周波数を変更する場合には、第２分周比を変更するものとする。
【００２６】
第２位相比較器４１２は、分周器３０により分周された信号と、第２電圧制御発振器４３から出力された第２発振信号との位相差に基づいて第２位相差信号を出力する。第２位相比較器４１２は、基準信号と第２分周信号との位相差を示す第２位相差信号を第２ループフィルタ４２に出力する。
【００２７】
第２ループフィルタ４２は、例えばローパスフィルタである。第２ループフィルタ４２は、第２位相比較器４１２から出力された信号に含まれる、第１帯域よりも帯域幅が広い第２帯域の周波数の信号を通過させる。第２帯域は、周波数シンセサイザ１に求められるロックアップ時間に基づいて予め設定される。本実施形態では第２帯域を０〜２０ｋＨｚとする。第２ループフィルタ４２は、通過した信号を第２制御電圧として第２電圧制御発振器４３に出力する。
【００２８】
第２電圧制御発振器４３は、第２制御電圧に基づいて、第２周波数の第２発振信号を出力する。第２周波数は、第１周波数よりも高い周波数であり、例えば９ＧＨｚである。第２電圧制御発振器４３は、第２発振信号を第２ＰＬＬ−ＩＣ４１に出力するとともに、周波数シンセサイザ１の出力信号ｆｏｕｔとして外部に出力する。
【００２９】
［位相雑音特性の測定結果］
続いて、周波数シンセサイザ１の位相雑音特性の測定結果について、従来の周波数シンセサイザの測定結果と比較しながら説明する。まず、比較対象である従来の周波数シンセサイザ１００の測定結果について説明する。図２は、従来の周波数シンセサイザ１００の構成を示す図である。
【００３０】
図２に示すように、従来の周波数シンセサイザ１００は、基準発振器と、ＰＬＬ−ＩＣと、ループフィルタと、電圧制御発振器とを備える。従来の周波数シンセサイザ１００の基準発振器は、周波数シンセサイザ１の基準発振器１０と同じように水晶発振器であり、５０ＭＨｚの基準信号を出力する。また、従来の周波数シンセサイザ１００の電圧制御発振器は、周波数シンセサイザ１と同様に９ＧＨｚの出力信号を出力するものとする。
【００３１】
図３は、従来の周波数シンセサイザ１００の位相雑音特性の測定結果を示す図である。図３において実線で示す特性は、従来の周波数シンセサイザ１００に振動を与えなかったときの位相雑音特性を示している。また、破線で示す特性は、従来の周波数シンセサイザ１００に５Ｈｚ〜５００Ｈｚの振動を与えたときの位相雑音特性を示している。
【００３２】
従来の周波数シンセサイザ１００は、振動が与えられることにより、振動に対応する周波数の雑音が出力信号に重畳される。図３に示されるように、振動を与えたときの位相雑音特性は、振動を与えない場合の位相雑音特性に比べて劣化していることが確認できる。
【００３３】
図４は、従来の周波数シンセサイザ１００の基準発振器に制振材を設けることにより防振対策を施した場合の位相雑音特性の測定結果を示す図である。図４において実線で示す特性は、従来の周波数シンセサイザ１００の基準発振器に防振対策を施した状態で振動を与えた場合の位相雑音特性の測定結果を示している。また、破線で示す特性は、従来の周波数シンセサイザ１００の基準発振器に防振対策を施さない状態で振動を与えた場合の位相雑音特性の測定結果を示す図である。図４に示されるように、基準発振器に防振対策を施したことにより、５０Ｈｚ〜５００Ｈｚの間で、位相雑音特性が改善していることが確認できるものの、５０Ｈｚ以下の周波数では、位相雑音特性がほとんど改善していないことも確認できる。
【００３４】
図５は、本実施形態に係る周波数シンセサイザ１の位相雑音特性の測定結果を示す図である。図５において実線で示す特性は、周波数シンセサイザ１に５Ｈｚ〜５００Ｈｚの振動を与えた場合の位相雑音特性の測定結果を示している。また、破線で示す特性は、従来の周波数シンセサイザ１００の基準発振器に防振対策を施した状態で振動を与えた場合の位相雑音特性の測定結果を示している。
【００３５】
周波数シンセサイザ１の位相雑音特性は、２Ｈｚ〜５Ｈｚ、４００Ｈｚ〜８００Ｈｚ付近で、従来の周波数シンセサイザ１００の基準発振器に防振対策を施したときの位相雑音特性に比べて劣化している。しかしながら、周波数シンセサイザ１の位相雑音特性は、５Ｈｚ〜４００Ｈｚでは、従来の周波数シンセサイザ１００の基準発振器に防振対策を施したときの位相雑音特性に比べて大きく改善していることが確認できる。
【００３６】
なお、２Ｈｚ〜５Ｈｚ、４００Ｈｚ〜８００Ｈｚ付近における位相雑音特性の劣化は、第１電圧制御発振器２３から出力された第１発振信号を逓倍したことにより、第１発振信号に含まれる位相雑音が増幅されたことに起因する劣化である。このため、上述したように、当該劣化が小さくなるように、第１電圧制御発振器２３を、狭帯域、かつ良好な位相雑音特性を有する発振器とすることが好ましい。
【００３７】
［第１実施形態の効果］
以上のとおり、第１実施形態に係る周波数シンセサイザ１は、第１ループフィルタ２２を有する第１ＰＬＬ回路２０と、第２ループフィルタ４２を有する第２ＰＬＬ回路４０とを備える。第１ループフィルタ２２は、第１位相比較器２１２から出力された信号に含まれる第１帯域の信号を通過させ、通過した信号を第１制御電圧として第１電圧制御発振器２３に出力する。第２ループフィルタ４２は、第２位相比較器４１２から出力された信号に含まれる、第１帯域よりも広い第２帯域の信号を通過させ、通過した信号を第２制御電圧として第２電圧制御発振器４３に出力する。
【００３８】
第１ＰＬＬ回路２０は、外的振動により基準信号に重畳された雑音を第１ループフィルタ２２によって減衰させるので、耐振動性能を向上させることができる。第１ＰＬＬ回路２０の帯域幅を狭くした結果、第１ＰＬＬ回路２０から出力される第１発振信号の周波数を変更した場合のロックアップ時間が遅くなる。しかしながら、本実施形態に係る周波数シンセサイザ１は、出力信号の周波数を変更する場合に、第１ＰＬＬ回路２０から出力される第１発振信号の周波数を変更せずに、ロックアップ時間が短い第２ＰＬＬ回路４０における第２分周比を変化させることにより、出力信号の周波数を変更することができる。これにより、周波数シンセサイザ１の出力信号の周波数を変更した場合のロックアップ時間を短縮することができる。よって、周波数シンセサイザ１は、外的振動が与えられても良好な周波数特性を維持し、短いロックアップ時間で所望の周波数の出力信号を出力することができる。
【００３９】
＜第２実施形態＞
［振動の周波数に基づいて第１ループフィルタ２２の通過帯域を設定する］
続いて、第２実施形態について説明する。第２実施形態では、周波数シンセサイザ１に与えられる振動の周波数を検出し、当該周波数に基づいて第１ループフィルタ２２の通過帯域を設定する点で第１実施形態と異なる。以下、第２実施形態に係る周波数シンセサイザ１について説明する。なお、第１実施形態と同じ部分については適宜説明を省略する。
【００４０】
図６は、第２実施形態に係る第１ＰＬＬ−ＩＣ２１の構成を示す図である。図６に示すように、第１ＰＬＬ−ＩＣ２１は、検出部２１３と、設定部２１４とを備える。
【００４１】
検出部２１３は、周波数シンセサイザ１に与えられた振動の周波数を検出する。例えば、検出部２１３は、周波数シンセサイザ１に与えられた振動の波形を測定する。そして、検出部２１３は、測定した波形のフーリエ変換を行い、測定した波形に含まれる振動の周波数を特定することにより、所定レベル以上の振動の周波数を検出する。検出部２１３は、第２ループフィルタ４２におけるカットオフ周波数よりも低い１以上の周波数のうち、最も低い周波数を検出する。検出部２１３は、検出した周波数を示す情報を設定部２１４に出力する。
【００４２】
設定部２１４は、検出された周波数に基づいて第１ループフィルタ２２の第１帯域を設定する。例えば、第１位相比較器２１２は、チャージポンプにより構成されており、位相差を示す信号として、位相差に比例した電流を出力する。設定部２１４は、チャージポンプが位相差に応じて出力する電流量を変化させることにより第１帯域を設定する。
【００４３】
例えば、設定部２１４は、検出された周波数が低くなればなるほど、チャージポンプが位相差に応じて出力する電流量が少なくなるように第１位相比較器２１２の設定を行う。チャージポンプから出力される電流量が少なくなると、第１ループフィルタ２２を構成するコンデンサに対して流入又は流出する電流量が減少する。この結果、第１ループフィルタ２２から出力される制御電圧の時間的な変化が緩やかになり、第１ループフィルタ２２の第１帯域が狭くなる。また、チャージポンプから出力される電流量が多くなると、第１ループフィルタ２２を構成するコンデンサに対して流入又は流出する電流量が増加する。この結果、第１ループフィルタ２２から出力される制御電圧の時間的な変化が急になり、第１ループフィルタ２２の第１帯域が広くなる。
【００４４】
［第２実施形態の効果］
以上のとおり、第２実施形態に係る周波数シンセサイザ１は、自身に与えられた振動の周波数を検出し、当該周波数に基づいて第１ループフィルタ２２の第１帯域を設定する。このようにすることで、周波数シンセサイザ１は、設置環境に適した第１帯域を自動的に設定し、当該設置環境における耐振動性能を向上させることができる。
【００４５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。例えば、第２実施形態において、第１ＰＬＬ−ＩＣ２１が検出部２１３と設定部２１４とを備えることとしたが、これに限らず、第１ＰＬＬ−ＩＣ２１とは別に検出部２１３と設定部２１４とが設けられてもよい。また、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４６】
１・・・周波数シンセサイザ、１０・・・基準発振器、２０・・・第１ＰＬＬ回路、２１・・・第１ＰＬＬ−ＩＣ、２１１・・・第１分周器、２１２・・・第１位相比較器、２１３・・・検出部、２１４・・・設定部、２２・・・第１ループフィルタ、２３・・・第１電圧制御発振器、３０・・・分周器、４０・・・第２ＰＬＬ回路、４１・・・第２ＰＬＬ−ＩＣ、４１１・・・第２分周器、４１２・・・第２位相比較器、４２・・・第２ループフィルタ、４３・・・第２電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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