(57)【要約】【課題】モールドストレスによる主要トランジスタのスレショルド電圧差を補償する不揮発性メモリ装置を提供する。【解決手段】本発明の不揮発性メモリ装置は、基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイ領域と、第１ページバッファ及び第２ページバッファが配置されたページバッファ領域と、を備え、メモリセルアレイ領域と第１ページバッファとの間の第１距離は、メモリセルアレイ領域と第２ページバッファとの間の第２距離よりも短く、第１ページバッファは、第１制御信号によって駆動される第１トランジスタを含み、第２ページバッファは、第１制御信号に相応する第２制御信号によって駆動される第２トランジスタを含み、第１トランジスタ及び第２トランジスタに対する設計条件及び工程条件のうちの少なくとも一つは、互いに異なる。【選択図】図１０
2018182311.tif 000002
【特許請求の範囲】
【請求項１】
基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイ領域と、
第１ページバッファ及び第２ページバッファが配置され、前記メモリセルアレイ領域と前記第１ページバッファとの間の第１距離が前記メモリセルアレイ領域と前記第２ページバッファとの間の第２距離よりも短いページバッファ領域と、を備え、
前記第１ページバッファは、第１制御信号によって駆動される第１トランジスタを含み、
前記第２ページバッファは、前記第１制御信号に相応する第２制御信号によって駆動される第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタに対する設計条件及び工程条件のうちの少なくとも一つは、互いに異なることを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルに対する読み取り動作時及び書き込み動作時に、前記第１ページバッファ及び前記第２ページバッファにおいてそれぞれ対応する同一機能を遂行することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１ページバッファ及び前記第２ページバッファが活性化される区間において、前記第１制御信号の電圧レベルは、前記第２制御信号の電圧レベルと同一であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記設計条件は、トランジスタサイズを含み、
前記第１トランジスタの第１サイズは、前記第２トランジスタの第２サイズと異なることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第１トランジスタは、第１ＮＭＯＳトランジスタに相応し、
前記第２トランジスタは、第２ＮＭＯＳトランジスタに相応し、
前記第１ＮＭＯＳトランジスタの第１長は、前記第２ＮＭＯＳトランジスタの第２長よりも短いか、又は、
前記第１ＮＭＯＳトランジスタの第１幅は、前記第２ＮＭＯＳトランジスタの第２幅よりも狭いことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記第１トランジスタは、第１ＰＭＯＳトランジスタに相応し、
前記第２トランジスタは、第２ＰＭＯＳトランジスタに相応し、
前記第１ＰＭＯＳトランジスタの第１長は、前記第２ＰＭＯＳトランジスタの第１長よりも長いか、又は、
前記第１ＰＭＯＳトランジスタの第１幅は、前記第２ＰＭＯＳトランジスタの第２幅よりも広いことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記第１制御信号及び前記第２制御信号は、前記第１ページバッファ及び前記第２ページバッファにそれぞれ連結された第１ビットライン及び第２ビットラインをプリチャージするための第１ビットライン電圧制御信号及び第２ビットライン電圧制御信号にそれぞれ相応することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記設計条件は、レイアウト配置を含み、
前記第１ページバッファが配置される第１領域は、前記メモリセルアレイ領域に隣接する第１境界と前記第１境界に対向する第２境界と、を有し、
前記第１トランジスタは、前記第１境界及び前記第２境界のうちから、前記第２境界により隣接して配置されることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記第２ページバッファが配置される第２領域は、前記第１ページバッファに隣接する第３境界と、前記第３境界に対向する第４境界と、を有し、
前記第２トランジスタは、前記第３領域及び前記第４境界のうちから、前記第３境界により隣接して配置されることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記工程条件は、トランジスタ形成のためのイオンインプラント工程に適用されるインプラント濃度を含み、
前記第１トランジスタに対する第１インプラント濃度は、前記第２トランジスタに対する第２インプラント濃度よりも高いことを特徴とする請求項１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、より詳細には、三次元（３Ｄ：３−ｄｉｍｅｎｓｉｏｎａｌ）メモリセルアレイを含む垂直型不揮発性メモリ装置に関する。
【背景技術】
【０００２】
メモリ装置は、データ保存に使用され、揮発性メモリ装置と不揮発性メモリ装置とに区分される。不揮発性メモリ装置の一例として、フラッシュメモリ装置は、携帯電話、デジタルカメラ、携帯用情報端末機（ＰＤＡ）、移動式コンピュータ装置、固定式コンピュータ装置、及びその他の装置に使用される。垂直型不揮発性メモリ装置は、三次元メモリセルアレイ及び周辺回路を含む。この場合、周辺回路に含まれるトランジスタは、三次元メモリセルアレイの形成工程によるモールドストレス（ｍｏｌｄ  ｓｔｒｅｓｓ）を受ける。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ページバッファの位置によってモールドストレスによる主要トランジスタのスレショルド電圧差を補償する不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイ領域と、第１ページバッファ及び第２ページバッファが配置され、前記メモリセルアレイ領域と前記第１ページバッファとの間の第１距離が前記メモリセルアレイ領域と前記第２ページバッファとの間の第２距離よりも短いページバッファ領域と、を備え、前記第１ページバッファは、第１制御信号によって駆動される第１トランジスタを含み、前記第２ページバッファは、前記第１制御信号に相応する第２制御信号によって駆動される第２トランジスタを含み、前記第１トランジスタ及び前記第２トランジスタに対する設計条件及び工程条件のうちの少なくとも一つは、互いに異なる。
【０００５】
一実施形態による不揮発性メモリ装置は、基板上に垂直に積層された複数のメモリセルが配置されたメモリセルアレイ領域と、第１ページバッファ及び第２ページバッファが配置され、前記メモリセルアレイ領域と前記第１ページバッファとの間の第１距離が前記メモリセルアレイ領域と前記第２ページバッファとの間の第２距離よりも短いページバッファ領域と、を備え、前記第１ページバッファは、第１制御信号によって駆動されて第１サイズを有する第１トランジスタを含み、前記第２ページバッファは、前記第１制御信号に相応する第２制御信号によって駆動されて前記第１サイズと異なる第２サイズを有する第２トランジスタを含む。
【発明の効果】
【０００６】
本発明によると、ページバッファの位置によって、ページバッファの各々に含まれる同一目的トランジスタのサイズ、位置、又はインプラント濃度などをそれぞれ異なるようにすることにより、同一目的トランジスタのスレショルド電圧差を補償することができる。具体的には、メモリセルアレイ領域に隣接するページバッファに含まれるトランジスタのスレショルド電圧を変更することにより、同一目的トランジスタのスレショルド電圧差を補償することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイに含まれるメモリブロックの一例を示す等価回路図である。
【図３】図２のメモリブロックを示す斜視図である。
【図４】本発明の一実施形態によるメモリセルアレイ及びページバッファユニットを詳細に示す図である。
【図５Ａ】本発明の一実施形態によるページバッファの一例を示す回路図である。
【図５Ｂ】図５Ａのページバッファに印加される制御信号を例示的に示すタイミング図である。
【図６】本発明の一実施形態による不揮発性メモリ装置のレイアウト図である。
【図７】図６のページバッファ領域に配置された第１ページバッファ及び第２ページバッファを概略的に示す上面図である。
【図８】本発明の一実施形態によるページバッファ領域の一例のレイアウト図である。
【図９Ａ】図８のそれぞれ異なるＹ地点に配置されたページバッファに含まれるトランジスタのスレショルド電圧散布を示すグラフである。
【図９Ｂ】図８のそれぞれ異なるＸ地点に配置されたページバッファに含まれるトランジスタのスレショルド電圧散布を示すグラフである。
【図１０】本発明の一実施形態による不揮発性メモリ装置を示す断面図である。
【図１１】本発明の一実施形態によるページバッファの位置によるトランジスタのスレショルド電圧改善を示すグラフである。
【図１２】本発明の一実施形態によるページバッファユニットを詳細に示す回路図である。
【図１３】本発明の一実施形態によるページバッファ領域の一例のレイアウト図である。
【図１４Ａ】本発明の比較例によるページバッファ領域を示す図である。
【図１４Ｂ】本発明の一実施形態によるページバッファ領域を示す図である。
【図１５Ａ】本発明の一実施形態による不揮発性メモリ装置の製造工程に用いられるイオン注入マスクを示す図である。
【図１５Ｂ】本発明の一実施形態による不揮発性メモリ装置の製造工程に用いられるイオン注入マスクの第１例を示す図である。
【図１５Ｃ】本発明の一実施形態による不揮発性メモリ装置の製造工程に用いられるイオン注入マスクの第２例を示す図である。
【図１５Ｄ】本発明の一実施形態による不揮発性メモリ装置の製造工程に用いられるイオン注入マスクの第３例を示す図である。
【図１６】本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【図１７】本発明の一実施形態による不揮発性メモリ装置を含むＳＳＤシステムを示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【０００９】
図１は、本発明の一実施形態による不揮発性メモリ装置１００を示すブロック図である。
【００１０】
図１を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ページバッファユニット１２０、ロウデコーダ１３０、制御ロジック１４０、及び電圧生成部１５０を含む。図示していないが、メモリ装置１００は、データ入出力回路又は入出力インターフェースを更に含む。
【００１１】
メモリセルアレイ１１０は、ビットラインＢＬを介してページバッファユニット１２０に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介してロウデコーダ１３０に連結される。メモリセルアレイ１１０は複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは複数のメモリセルを含む。例えば、メモリセルはフラッシュメモリセルである。以下では、メモリセルがＮＡＮＤフラッシュメモリセルである場合を例とし、本発明の実施形態について詳細に説明する。しかし、本発明はそれに限定されるものではなく、メモリセルは、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、又はＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような抵抗型メモリセルである。
【００１２】
各メモリセルは１又はそれ以上のビットを保存し、具体的に、各メモリセルは、シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）、又はトリプルレベルセル（ＴＬＣ：ｔｒｉｐｌｅ  ｌｅｖｅｌ  ｃｅｌｌ、ＴＬＣ）として利用される。一実施形態において、メモリセルアレイ１１０に含まれる複数のメモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうちの一部のメモリブロックはシングルレベルセルブロックであり、他のメモリブロックはマルチレベルセルブロック又はトリプルレベルセルブロックである。
【００１３】
メモリセルアレイ１１０は三次元メモリセルアレイを含み、各ＮＡＮＤストリングは基板上に垂直に積層されたワードラインにそれぞれ連結されたメモリセルを含む。三次元メモリセルアレイは、シリコン基板上に配置された活性領域と、メモリセルの動作に対する回路であって基板上又は基板内に形成された回路と、を有するメモリセルアレイの少なくとも１つの物理的レベルにモノリシックに形成される。用語「モノリシック」は、アレイを構成する各レベルの層がアレイにおいて各下部レベルの層の真上に積層されるものを意味する。
【００１４】
一実施形態において、三次元メモリセルアレイは、少なくとも１つのメモリセルが他のメモリセル上に位置するように垂直方向に配置されたＮＡＮＤストリングを含む。少なくとも１つのメモリセルは電荷トラップ層を含む。米国特許公開公報第７，６７９，１３３号、米国特許公開公報第８，５５３，４６６号、米国特許公開公報第８，６５４，５８７号、米国特許公開公報第８，５５９，２３５号、及び米国特許出願公開公報第２０１１／０２３３６４８号は、三次元メモリアレイが複数レベルで構成され、ワードライン及び／又はビットラインがレベル間に共有される三次元メモリアレイについての適切な構成について詳細に説明するものであり、本明細書に引用形式で結合される。
【００１５】
制御ロジック１４０は、メモリコントローラから受信したコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを基に、メモリセルアレイ１１０にデータを書き込んだり、メモリセルアレイ１１０からデータを読み取ったりするための各種制御信号を出力する。それにより、制御ロジック１４０は、メモリ装置１００内の各種動作を全般的に制御する。具体的に、制御ロジック１４０は、電圧生成部１５０に電圧制御信号ＣＴＲＬ＿ｖｏｌを提供し、ロウデコーダ１３０にロウアドレスＸ−ＡＤＤＲを提供し、ページバッファユニット１２０にカラムアドレスＹ−ＡＤＤＲを提供する。しかし、本発明はそれに限定されるものではなく、制御ロジック１４０は、電圧生成部１５０、ロウデコーダ１３０、及びページバッファユニット１２０に他の制御信号を更に提供することができる。
【００１６】
電圧生成部１５０は、電圧制御信号ＣＴＲＬ＿ｖｏｌを基に、メモリセルアレイ１１０に対するプログラムの読み取り動作及び消去動作を遂行するための多種の電圧を生成する。具体的に、電圧生成部１５０は、ワードライン電圧ＶＷＬ、例えばプログラム電圧、読み取り電圧、パス電圧、消去検証電圧、プログラム検証電圧などを生成する。また、電圧生成部１５０は、電圧制御信号ＣＴＲＬ＿ｖｏｌを基に、ストリング選択ライン電圧及びグラウンド選択ライン電圧を更に生成する。また、電圧生成部１５０は、メモリセルアレイ１１０に提供する消去電圧を更に生成する。
【００１７】
ロウデコーダ１３０は、ロウアドレスＸ−ＡＤＤＲに応答し、メモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうちの一つを選択し、選択されたメモリブロックのワードラインＷＬのうちの１本を選択し、複数のストリング選択ラインＳＳＬのうちの１本を選択する。ページバッファユニット１２０は、カラムアドレスＹ−ＡＤＤＲに応答し、ビットラインＢＬのうちの一部のビットラインを選択する。具体的に、ページバッファユニット１２０は、動作モードによって、書き込みドライバ又は感知増幅器として動作する。
【００１８】
ページバッファユニット１２０は、複数のページバッファ（ＰＢ１〜ＰＢｎ）を含む。一実施形態において、各ページバッファは、１本のビットラインに連結される。一実施形態において、各ページバッファは１つのビットライングループに連結され、１つのビットライングループに含まれる複数のビットラインは１つのページバッファを共有する。例えば、４本のビットラインは１つのビットライングループを構成し、４本のビットラインは１つのページバッファを共有する。
【００１９】
複数のページバッファ（ＰＢ１〜ＰＢｎ）は、それぞれ実質的に同一構成を有する。具体的に、複数のページバッファ（ＰＢ１〜ＰＢｎ）は、対応する同一機能を遂行するトランジスタ（例えば、図４のＴＲａ〜ＴＲｎ）をそれぞれ含む。一実施形態において、トランジスタに対する設計条件及び工程条件のうちの少なくとも一つはそれぞれ異なる。これについては、図４を参照してより詳細に説明する。
【００２０】
図２は、図１のメモリセルアレイ１１０に含まれるメモリブロックＢＬＫａの一例を示す等価回路図である。
【００２１】
図２を参照すると、メモリブロックＢＬＫａは、メモリブロック（ＢＬＫ１〜ＢＬＫｚ）のうちの一つに対応し、複数のＮＡＮＤストリング（ＮＳ１１〜ＮＳ３３）、複数のワードライン（ＷＬ１〜ＷＬ８）、複数のビットライン（ＢＬ１〜ＢＬ３）、複数のグラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）、複数のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。ここで、ＮＡＮＤストリングの本数、ワードラインの本数、ビットラインの本数、グラウンド選択ラインの本数、及びストリング選択ラインの本数は、実施形態によって多様に変更される。
【００２２】
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間に、ＮＡＮＤストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間に、ＮＡＮＤストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間に、ＮＡＮＤストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が提供される。各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列に連結されたストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１〜ＭＣ８）、及びグラウンド選択トランジスタＧＳＴを含む。以下では、便宜上ＮＡＮＤストリングをストリングと称する。
【００２３】
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）に連結される。複数のメモリセル（ＭＣ１〜ＭＣ８）は、それぞれ対応するワードライン（ＷＬ１〜ＷＬ８）に連結される。グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）に連結される。ストリング選択トランジスタＳＳＴは対応するビットライン（ＢＬ１〜ＢＬ３）に連結され、グラウンド選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結される。
【００２４】
本実施形態において、同一高のワードライン（例えば、ＷＬ１）はそれそれ共通に連結され、ストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）はそれぞれ分離され、グラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）もそれぞれ分離される。図２において、３本のストリング選択ライン（ＳＳＬ１〜ＳＳＬ３）が同一高のワードラインを共有するように図示しているが、本発明はそれに限定されるものではない。例えば、２本のストリング選択ラインが同一高のワードラインを共有する。他の例を挙げると、４本のストリング選択ラインが同一高のワードラインを共有する。
【００２５】
図２において、各ストリングは１つのストリング選択トランジスタＳＳＴを含むように図示しているが、本発明はそれに限定されるものではなく、各ストリングは直列連結された上部ストリング選択トランジスタ及び下部ストリング選択トランジスタを含んでもよい。また、図２において、各ストリングは１つのグラウンド選択トランジスタＧＳＴを含むように図示しているが、本発明はそれに限定されるものではなく、各ストリングは直列連結された上部グラウンド選択トランジスタ及び下部グラウンド選択トランジスタを含んでもよい。この場合、上部グラウンド選択トランジスタは対応するグラウンド選択ライン（ＧＳＬ１〜ＧＳＬ３）に連結され、下部グラウンド選択トランジスタは共通グラウンド選択ラインに共通に連結される。
【００２６】
図３は、図２のメモリブロックＢＬＫａを示す斜視図である。
【００２７】
図３を参照すると、メモリブロックＢＬＫａは、基板ＳＵＢに対して垂直方向に形成さる。図３において、メモリブロックＢＬＫａが２本の選択ライン（ＧＳＬ、ＳＳＬ）、８本のワードライン（ＷＬ１〜ＷＬ８）、そして３本のビットライン（ＢＬ１〜ＢＬ３）を含むように図示しているが、実際には、それらより更に多くてもよく、少なくてもよい。
【００２８】
基板ＳＵＢは、第１導電型（例えば、ｐタイプ）を有し、基板ＳＵＢ上において、Ｘ方向に沿って伸張し、第２導電型（例えば、ｎタイプ）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢ領域上にＸ方向に沿って伸張する複数の絶縁膜ＩＬがＺ方向に沿って順次に提供され、複数の絶縁膜ＩＬは、Ｚ方向に沿って特定距離ほど離隔される。例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含む。
【００２９】
隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、Ｘ方向に沿って順次に配置され、Ｚ方向に沿って複数の絶縁膜ＩＬを貫通する複数のピラ（ｐｉｌｌａｒｓ）Ｐが提供される。例えば、複数のピラＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。具体的に、各ピラＰの表面層（ｓｕｒｆａｃｅ  ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能する。一方、各ピラＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップ（ａｉｒ  ｇａｐ）を含む。
【００３０】
隣接する２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラＰ、及び基板ＳＵＢの露出した表面に沿って、電荷保存層ＣＳ（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｌａｙｅｒ）が提供される。電荷保存層ＣＳは、ゲート絶縁層（又は、「トンネリング絶縁層」ともいう）、電荷トラップ層、及びブロッキング絶縁層を含む。例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）構造を有する。また、隣接する２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出した表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１〜ＷＬ８）のようなゲート電極ＧＥが提供される。
【００３１】
複数のピラＰ上には、ドレインコンタクトＤＲがそれぞれ提供される。例えば、ドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。ドレインコンタクトＤＲ上に、Ｙ方向に伸張してＸ方向に沿って特定距離ほど離隔されて配置されたビットライン（ＢＬ１〜ＢＬ３）が提供される。
【００３２】
図４は、本発明の一実施形態によるメモリセルアレイ１１０及びページバッファユニット１２０を詳細に示す図である。
【００３３】
図４を参照すると、メモリセルアレイ１１０は第１ＮＡＮＤストリングＮＳ１〜第ｎＮＡＮＤストリングＮＳｎを含み、ページバッファユニット１２０は第１ページバッファＰＢ１〜第ｎページバッファＰＢｎを含む。第１ページバッファＰＢ１は第１ビットラインＢＬ１を介して第１ＮＡＮＤストリングＮＳ１に連結され、第２ページバッファＰＢ２は第２ビットラインＢＬ２を介して第２ＮＡＮＤストリングＮＳ２に連結され、第ｎページバッファＰＢｎは第ｎビットラインＢＬｎを介して第ｎＮＡＮＤストリングＮＳｎに連結される。
【００３４】
一実施形態において、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎは、第１方向（例えば、Ｙ方向）に沿って互いに隣接する。それにより、第１ページバッファＰＢ１はメモリセルアレイ１１０に最も隣接し、第２ページバッファＰＢ２はメモリセルアレイ１１０に２番目に隣接する。このように、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎはＹ方向に沿った位置がそれぞれ異なるように配置され、それによりメモリセルアレイ１１０において、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎまでの距離はそれぞれ異なる。
【００３５】
第１ページバッファＰＢ１〜第ｎページバッファＰＢｎは、対応する同一機能を遂行する第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎをそれぞれ含む。具体的に、メモリセルアレイ１１０に含まれるメモリセルに対する読み取り動作時及び書き込み動作時に、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎは、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎにおいてそれぞれ対応する同一機能を遂行する。それにより、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎを同一目的トランジスタと称する。
【００３６】
第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎは、それぞれ対応する第１制御信号ＣＯＮ１〜第ｎ制御信号ＣＯＮｎによって駆動される。第１制御信号ＣＯＮ１〜第ｎ制御信号ＣＯＮｎは、制御ロジック１４０（例えば、図１参照）から受信される。一実施形態において、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎが活性化される区間において、第１制御信号ＣＯＮ１〜第ｎ制御信号ＣＯＮｎの電圧レベルはそれぞれ同一である。しかし、本発明はそれに限定されるものではなく、一部実施形態において、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎが活性される区間のうちの少なくとも一部の区間で、第１制御信号ＣＯＮ１〜第ｎ制御信号ＣＯＮｎの電圧レベルは異なる。
【００３７】
一実施形態により、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎに対する設計条件はそれぞれ異なる。一実施形態において、該設計条件はトランジスタサイズであり、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎのサイズはそれぞれ異なる。例えば、第１トランジスタＴＲａの幅は第２トランジスタＴＲｂの幅と異なる。例えば、第１トランジスタＴＲａの長さは第２トランジスタＴＲｂの長さと異なる。それについては、図７〜図１１を参照して後述する。一実施形態において、設計条件はレイアウト配置であり、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎは、各ページバッファＰＢ１〜ＰＢｎが配置される領域において、互いに異なる位置に配置される。それについては、図１２〜図１４Ｂを参照して後述する。
【００３８】
一実施形態により、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎに対する工程条件はそれぞれ異なる。一実施形態において、工程条件はトランジスタ形成のためのイオンインプラント工程に適用されるインプラント濃度であり、第１トランジスタＴＲａ〜第ｎトランジスタＴＲｎに対するインプラント濃度はそれぞれ異なる。例えば、第１トランジスタＴＲａに対する第１インプラント濃度は第２トランジスタＴＲｂに対する第２インプラント濃度よりも高い。
【００３９】
図５Ａは、本発明の一実施形態によるページバッファＰＢの一例を示す回路図である。
【００４０】
図５Ａを参照すると、ページバッファＰＢは図４の第１ページバッファＰＢ１〜第ｎページバッファＰＢｎのうちの一つに対応し、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎは実質的にそれぞれ同一構成を有する。ページバッファＰＢは、センシングノードＳＯにそれぞれ連結されるプリチャージ回路ＰＣ（ｐｒｅｃｈａｒｇｅ  ｃｉｒｃｕｉｔ）、センシングラッチＳＬ（ｓｅｎｓｉｎｇ  ｌａｔｃｈ）、データラッチＤＬ（ｄａｔａ  ｌａｔｃｈ）、及びキャッシュラッチＣＬ（ｃａｃｈｅ  ｌａｔｃｈ）を含む。データラッチＤＬの個数は、メモリセルに保存されるデータビットによって変更される。また、ページバッファＰＢは、ビットライン選択トランジスタＴＲ１、ビットライン電圧制御トランジスタＴＲ２、プリチャージトランジスタＴＲ３、及びモニタリングトランジスタ（ＴＲ４〜ＴＲ６）を更に含む。モニタリングトランジスタＴＲ５のゲートはモニタ制御信号ＭＯＮ＿Ｄによって制御され、モニタリングトランジスタＴＲ６のゲートはモニタ制御信号ＭＯＮ＿Ｃによって制御される。
【００４１】
ページバッファＰＢにおいて、プリチャージ回路ＰＣ、ビットライン電圧制御トランジスタＴＲ２、プリチャージトランジスタＴＲ３、モニタリングトランジスタ（ＴＲ４、ＴＲ５）、センシングラッチＳＬ、及びデータラッチＤＬは、メインユニットＭＵ（ｍａｉｎ  ｕｎｉｔ）を構成する。メインユニットＭＵはページバッファＰＢ内の主要トランジスタを含み、本明細書では「ページバッファ」が実質的に「メインユニット」を指す。ビットライン選択トランジスタＴＲ１は高電圧トランジスタによって具現されるため、複数のページバッファに含まれる高電圧トランジスタはメインユニットＭＵと異なるウェル領域に配置される。また、キャッシュラッチＣＬはデータラインに直接連結されるため、複数のページバッファに含まれるキャッシュラッチはページバッファ領域の下端に配置される。
【００４２】
ページバッファＰＢは、ビットラインＢＬを介してＮＡＮＤストリングに連結される。ページバッファＰＢは、プログラム動作時、ＮＡＮＤストリングに含まれるメモリセルのうちから選択されたメモリセルのプログラム完了の如何を検証する。具体的に、ページバッファＰＢは、プログラム検証動作時、ビットラインＢＬを介して感知されたデータをセンシングラッチＳＬに保存する。センシングラッチＳＬに保存された感知されたデータにより、ターゲットデータが保存されたデータラッチＤＬが設定される。例えば、感知されたデータがプログラム完了を示す場合、データラッチＤＬは、後続するプログラムループで選択されるメモリセルに対するプログラム禁止（ｉｎｈｉｂｉｔ）設定に転換される。
【００４３】
ページバッファＰＢは、制御ロジック１４０（例えば、図１参照）からセンシングラッチＳＬに保存されたデータをデータラッチＤＬに保存するためのセットパルスＳＰ（ｓｅｔ  ｐｕｌｓｅ）を受信する。セットパルスＳＰに応答して、ページバッファＰＢは、センシングラッチＳＬに保存されたデータにより、データラッチＤＬを設定する。キャッシュラッチＣＬは、外部から提供される入力データを一時保存する。プログラム動作時、キャッシュラッチＣＬに保存されるターゲットデータがデータラッチＤＬにも保存される。
【００４４】
図５Ｂは、図５ＡのページバッファＰＢに印加される制御信号を例示的に示すタイミング図である。
【００４５】
図５Ａ及び図５Ｂを参照すると、Ｔ０時点において、センシングノードＳＯをプリチャージするために、プリチャージ制御信号ＬＯＡＤがローレベル（例えば、０Ｖ）に提供される。それにより、プリチャージトランジスタＴＲ３がターンオンされ、センシングノードＳＯの電圧レベルは、電源電圧レベル（例えば、ＶＤＤ）に上昇する。また、センシングノードＳＯに連結されたビットラインＢＬをプリチャージするために、ビットライン電圧制御信号ＢＬＳＨＦが電源電圧レベル（例えば、ＶＤＤ）に遷移される。それにより、ビットライン電圧制御トランジスタＴＲ２がターンオンされ、ビットラインＢＬの電圧レベルは、所定のビットライン電圧に上昇する。ビットラインＢＬに対するプリチャージ動作はプリチャージトランジスタＴＲ３がターンオフされるまで進められる。このとき、ビットラインクランピング制御信号ＢＬＣＬＡＭＰ、グラウンド制御信号ＳＯＧＮＤ、モニタ制御信号ＭＯＮ＿Ｓはローレベル（例えば、０Ｖ）に提供され、ビットラインセットアップ制御信号ＢＬＳＥＴＵＰは電源電圧レベル（例えば、ＶＤＤ）に提供される。
【００４６】
Ｔ１時点において、センシングノードＳＯのデベロップ（ｄｅｖｅｌｏｐ）動作が進められる。センシングノードＳＯのデベロップのために、プリチャージ制御信号ＬＯＡＤ及びモニタ制御信号ＭＯＮ＿Ｓは、電源電圧レベル（例えば、ＶＤＤ）に遷移する。それにより、選択されたメモリセルのプログラム状態に対応してセンシングノードＳＯの電圧が低下し、センシングノードＳＯの電圧は、センシングラッチＳＬに保存される。Ｔ２時点において、センシングラッチＳＬに保存されたデータによりデータラッチＤＬにデータがラッチされる。このとき、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎのデータラッチＤＬに対するセットパルス（ＳＰ１〜ＳＰｎ）が順次に印加される。
【００４７】
一実施形態において、各ページバッファに含まれる同一目的トランジスタは、ビットライン電圧制御信号ＢＬＳＨＦが印加されるビットライン電圧制御トランジスタＴＲ２、プリチャージ制御信号ＬＯＡＤが印加されるプリチャージ制御トランジスタＴＲ３、ビットラインセットアップ信号ＢＬＳＥＴＵＰ、ビットラインクランピング制御信号ＢＬＣＬＡＭＰ、グラウンド制御信号ＳＯＧＮＤ、モニタ制御信号ＭＯＮ＿Ｓがそれぞれ印加されるトランジスタ、又はセンシングラッチＳＬに含まれるトランジスタである。このとき、それぞれ異なるページバッファに含まれる同一目的トランジスタに印加される制御信号の電圧レベルは同一である。
【００４８】
一実施形態において、各ページバッファに含まれる同一目的トランジスタは、セットパルス（ＳＰ１〜ＳＰｎ）が印加されるトランジスタである。このとき、それぞれ異なるページバッファに含まれる同一目的トランジスタに印加される制御信号の電圧レベルはそれぞれ異なる。
【００４９】
図６は、本発明の一実施形態による不揮発性メモリ装置２００のレイアウト図である。
【００５０】
図６を参照すると、不揮発性メモリ装置２００は、メモリセルアレイ領域２１０、ページバッファ領域２２０、ロウデコーダ領域２３０、及び周辺回路領域２４０を含む。メモリセルアレイ領域２１０には、基板上に垂直に積層された複数のメモリセルが配置される。例えば、メモリセルアレイ領域２１０に図１のメモリセルアレイ１１０が配置される。ページバッファ領域２２０は、メモリセルアレイ領域２１０に対して第１方向（例えば、Ｙ方向）に隣接し、複数のページバッファが配置される。例えば、ページバッファ領域２２０に図１のページバッファユニット１２０が配置される。
【００５１】
また、ロウデコーダ領域２３０に図１のロウデコーダ１３０が配置され、周辺回路領域２４０に図１の制御ロジック１４０及び電圧発生部１５０が配置される。以下では、ページバッファ領域２２０に配置されたトランジスタのスレショルド電圧差を補償する多様な方法について説明する。しかし、本発明はそれに限定されるものではなく、本発明による多様な実施形態は、ロウデコーダ領域２３０及び周辺回路領域２４０に配置されたトランジスタのスレショルド電圧差を補償することに適用される。
【００５２】
図７は、図６のページバッファ領域２２０に配置された第１ページバッファ７１及び第２ページバッファ７２を概略的に示す上面図である。
【００５３】
図７を参照すると、第１ページバッファ７１とメモリセルアレイ領域２１０との間の第１方向に沿った第１距離Ｄ１は、第２ページバッファ７２とメモリセルアレイ領域２１０との間の第１方向に沿った第２距離Ｄ２よりも短い。言い換えると、第１ページバッファ７１はメモリセルアレイ領域２１０に隣接する上端ページバッファの一例であり、第２ページバッファ７２はメモリセルアレイ領域２１０に対して離隔する下端ページバッファの一例である。
【００５４】
第１ページバッファ７１及び第２ページバッファ７２は、それぞれ第１トランジスタ７１１及び第２トランジスタ７２１を含む。第１トランジスタ７１１及び第２トランジスタ７２１は、それぞれ第１ページバッファ及び第２ページバッファで対応する同一機能を遂行する。それにより、第１トランジスタ７１１及び第２トランジスタ７２１を同一目的トランジスタ又は同一機能トランジスタと称する。
【００５５】
具体的に、第１トランジスタ７１１は、ソースＳ１、ゲートＧ１、及びドレインＤ１を含み、第１制御信号によって駆動される。第２トランジスタ７２１は、ソースＳ２、ゲートＧ２、及びドレインＤ２を含み、第１制御信号に相応する第２制御信号によって駆動される。例えば、第１制御信号及び第２制御信号は図４のビットライン電圧制御信号ＢＬＳＨＦであり、第１トランジスタ７１１及び第２トランジスタ７２１は図４のビットライン電圧制御トランジスタＴＲ２である。この場合、第１ページバッファ７１及び第２ページバッファ７２が活性化されるとき、第１制御信号及び第２制御信号は同一電圧レベルを有する。
【００５６】
メモリセルアレイ領域２１０にメモリセルを垂直に配置するためには、階段型モールド構造物の形成工程を遂行しなければならないが、この過程で発生するモールドストレスにより、ページバッファ領域２２０内において、ページバッファの位置によりトランジスタのスレショルド電圧差（ｖａｒｉａｔｉｏｎ）が存在してしまう。以下では、ページバッファの位置によるトランジスタのスレショルド電圧差の原因及び具体的な様相について詳細に説明する。
【００５７】
具体的に、ページバッファ領域２２０において、チップ反り（ｃｈｉｐ  ｗａｒｐａｇｅ）によるローカルストレスとウェーハ反り（ｗａｆｅｒ  ｗａｒｐａｇｅ）によるグローバルストレスとの方向が同一である場合、ページバッファ領域２２０において、下端に配置された第２ページバッファ７２内の第２トランジスタ７２１で引っ張りストレスがより大きくなる。それにより、第１トランジスタ７１１及び第２トランジスタ７２１がＮＭＯＳトランジスタである場合、第２トランジスタ７２１のスレショルド電圧は、第１トランジスタ７１１のスレショルド電圧よりも低くなる。一方、第１トランジスタ７１１及び第２トランジスタ７２１がＰＭＯＳトランジスタである場合、第２トランジスタ７２１のスレショルド電圧は、第１トランジスタ７１１のスレショルド電圧よりも高くなる。
【００５８】
また、トランジスタの引っ張り（ｔｅｎｓｉｌｅ）状況において、不純物ディフィージョン、例えばボロンディフィージョン（ｂｏｒｏｎ  ｄｉｆｆｕｓｉｏｎ）現象が激しくなるが、ページバッファ領域２２０において下端に配置された第２トランジスタ７２１でのボロンディフィージョン量が、ページバッファ領域２２０において上端に配置された第１トランジスタ７１１のボロンディフュージョン量よりもより多くなる。それにより、第１トランジスタ７１１及び第２トランジスタ７２１がＮＭＯＳトランジスタである場合、第２トランジスタ７２１のスレショルド電圧は、第１トランジスタ７１１のスレショルド電圧よりも低くなる。一方、第１トランジスタ７１１及び第２トランジスタ７２１がＰＭＯＳトランジスタである場合、第２トランジスタ７２１のスレショルド電圧は、第１トランジスタ７１１のスレショルド電圧よりも高くなる。
【００５９】
図８は、本発明の一実施形態によるページバッファ領域２２０ａの一例のレイアウト図である。
【００６０】
図８を参照すると、ページバッファ領域２２０ａは、図６のページバッファ領域２２０の一例に対応する。例えば、ページバッファ領域２２０ａは、第２方向（例えば、Ｘ方向）に隣接する第１ページバッファユニットＰＢＵ１〜第３ページバッファユニットＰＢＵ３を含む。第１ページバッファユニットＰＢＵ１は、第１方向（例えば、Ｙ方向）に隣接する第１ページバッファＰＢ＿１〜第８ページバッファＰＢ８＿Ｌを含む。第２ページバッファユニットＰＢＵ２は、第１方向に隣接する第１ページバッファＰＢ１＿Ｃ〜第８ページバッファＰＢ８＿Ｃを含む。第３ページバッファユニットＰＢＵ３は、第１方向に隣接する第１ページバッファＰＢ１＿Ｒ〜第８ページバッファＰＢ８＿Ｒを含む。
【００６１】
図９Ａは、図８のそれぞれ異なるＹ地点に配置されたページバッファに含まれるトランジスタのスレショルド電圧散布を示し、図９Ｂは、図８のそれぞれ異なるＸ地点に配置されたページバッファに含まれるトランジスタのスレショルド電圧散布を示すグラフである。図９Ａ及び図９Ｂは、例えば各ページバッファに含まれるビットライン電圧制御トランジスタＴＲ２（例えば、図４参照）のスレショルド電圧散布を示す。
【００６２】
図８及び図９Ａを参照すると、横軸はトランジスタのスレショルド電圧Ｖｔｈを示し、縦軸はトランジスタの個数を示す。第１散布９１はメモリセルアレイ領域との間の第１方向に沿った距離が第１値未満であるページバッファ（例えば、ＰＢ１＿Ｌ〜ＰＢ２＿Ｒ）に含まれるトランジスタの散布を示し、第２散布９２はメモリセルアレイ領域との間の第１方向に沿った距離が第１値以上であり第２値未満であるページバッファ（例えば、ＰＢ３＿Ｌ〜ＰＢ４＿Ｒ）に含まれるトランジスタの散布を示し、第３散布９３はメモリセルアレイ領域との間の第１方向に沿った距離が第２値以上であり第３値未満であるページバッファ（例えば、ＰＢ５＿Ｌ〜ＰＢ６＿Ｒ）に含まれるトランジスタの散布を示し、第４散布９４はメモリセルアレイ領域との間の第１方向に沿った距離が第３値以上であるページバッファ（例えば、ＰＢ７＿Ｌ〜ＰＢ８＿Ｒ）に含まれるトランジスタの散布を示す。第１散布９１と第４散布９４との間のスレショルド電圧スキュー（ｓｋｅｗ）である第１スキューΔＶ１は相対的に大きく、例えば第１スキューΔＶ１は約９０ｍＶ程である。
【００６３】
図８及び図９Ｂを参照すると、横軸はトランジスタのスレショルド電圧Ｖｔｈを示し、縦軸はトランジスタの個数を示す。第５散布９５はページバッファ領域２２０ａにおいて中心領域に配置されたページバッファ（例えば、ＰＢ１＿Ｃ、ＰＢ２＿Ｃなど）に含まれるトランジスタの散布を示し、第６散布９６はページバッファ領域においてエッジ領域に配置されたページバッファ（例えば、ＰＢ１＿Ｌ、ＰＢ２＿Ｌなど）に含まれるトランジスタの散布を示す。第５散布９５と第６散布９６との間のスレショルド電圧スキューである第２スキューΔＶ２は相対的に小さく、例えば第２スキューΔＶ２は約５ｍＶ程である。
【００６４】
このように、ページバッファ領域２２０ａにおいて、ページバッファのＹ方向の位置によるトランジスタのスレショルド電圧差（即ち、第１スキューΔＶ１）は、ページバッファのＸ方向の位置によるトランジスタのスレショルド電圧差（即ち、第２スキューΔＶ２）よりもはるかに大きくなる。従って、以下では、ページバッファのＹ方向の位置によるトランジスタのスレショルド電圧差を補償するための多様な方法について説明する。しかし、本発明は、Ｙ方向に沿って互いに異なる位置に配置されたページバッファだけではなく、Ｘ方向に沿って互いに異なる位置に配置されたページバッファについても適用される。
【００６５】
図１０は、本発明の一実施形態による不揮発性メモリ装置を示す断面図である。例えば、図１０は、図７のＸ−Ｘ’線による断面図に対応する。
【００６６】
図７及び図１０を参照すると、基板ＳＵＢは、メモリセルアレイ領域２１０及びページバッファ領域２２０に区分される。メモリセルアレイ領域２１０には、層間絶縁膜ＩＬ、ゲート電極ＧＥの積層構造、及びチャネルホールＣＨを含むメモリセルアレイが形成される。ページバッファ領域２２０には、ゲート電極Ｇ１、ソースＳ１、及びドレインＤ１を含む第１トランジスタ７１１、並びにゲート電極Ｇ２、ソースＳ２、及びドレインＤ２を含む第２トランジスタ７２１が形成される。ゲート電極（Ｇ１、Ｇ２）、ソース電極（Ｓ１、Ｓ２）、及びドレイン電極（Ｄ１、Ｄ）２の上部には、コンタクトＣＴがそれぞれ形成される。コンタクトＣＴの上部には、金属パターンＭＴがそれぞれ形成される。
【００６７】
一実施形態において、第１トランジスタ７１１及び第２トランジスタ７２１は、ＮＭＯＳトランジスタである。第１トランジスタ７１１及び第２トランジスタ７２１は、それぞれ第１ページバッファ及び第２ページバッファに含まれ、互いに同一機能を遂行する。一実施形態において、第１トランジスタ７１１の第１チャネル長Ｌ１は、第２トランジスタ７２１の第２チャネル長Ｌ２よりも短い。一実施形態において、第１トランジスタ７１１の第１幅は、第２トランジスタ７２１の第２幅よりも狭い。一実施形態において、第１トランジスタ７１１の第１チャネル長Ｌ１及び第１幅は、第２トランジスタ７２１の第２チャネル長Ｌ２及び第２幅よりもそれぞれ小さい。
【００６８】
このように、メモリセルアレイ領域２１０に相対的に隣接する第１ページバッファに含まれる第１トランジスタ７１１の第１サイズは、メモリセルアレイ領域２１０において、相対的に遠い第２ページバッファに含まれる第２トランジスタ７１２の第２サイズよりも小さい。トランジスタは、サイズが小さいほどスレショルド電圧が低下し、サイズが大きいほどスレショルド電圧が上昇する。従って、第１トランジスタ７１１のスレショルド電圧は低くなり、それにより第１トランジスタ７１１と第２トランジスタ７２１との間のスレショルド電圧差を低減させることができる。このように、本実施形態によると、第１トランジスタ７１１及び第２トランジスタ７２１のサイズを互いに異なるように決定することにより、第１トランジスタ７１１と第２トランジスタ７２１との間のスレショルド電圧変化を補償することができる。
【００６９】
図示していないが、一実施形態において、第１トランジスタ及び第２トランジスタは、第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタに相応する。第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタは、それぞれ第１ページバッファ及び第２ページバッファに含まれ、互いに同一機能を遂行する。一実施形態において、第１ＰＭＯＳトランジスタの第１チャネル長は、第２ＰＭＯＳトランジスタの第２チャネル長よりも長くなる。一実施形態において、第１ＰＭＯＳトランジスタの第１幅は、第２ＰＭＯＳトランジスタの第２幅よりも広くなる。一実施形態において、第１ＰＭＯＳトランジスタの第１チャネル長及び第１幅は、第２ＰＭＯＳトランジスタの第２チャネル長及び第２幅よりもそれぞれ大きくなる。
【００７０】
このように、メモリセルアレイ領域２１０に相対的に隣接する第１ページバッファに含まれる第１ＰＭＯＳトランジスタの第１サイズは、メモリセルアレイ領域２１０において、相対的に遠い第２ページバッファに含まれる第２ＰＭＯＳトランジスタの第２サイズよりも大きくなる。トランジスタは、サイズが小さいほどスレショルド電圧が低下し、サイズが大きいほどスレショルド電圧が上昇する。従って、第１ＰＭＯＳトランジスタのスレショルド電圧は高くなり、それにより第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタとの間のスレショルド電圧差を低減させることができる。このように、本実施形態によると、第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタのサイズを互いに異なるように決定することにより、第１ＰＭＯＳトランジスタと第２ＰＭＯＳトランジスタとの間のスレショルド電圧変化を補償することができる。
【００７１】
図１１は、本発明の一実施形態によるページバッファの位置によるトランジスタのスレショルド電圧改善を示すグラフである。
【００７２】
図１１を参照すると、横軸はページバッファ、即ちトランジスタのＹ方向に沿った位置を示し、縦軸はトランジスタのスレショルド電圧を示す。第１ケース１１１は、各ページバッファにおいて同一機能を遂行するトランジスタＴＲ２（例えば、図４参照）のサイズが同一である場合、ページバッファの位置によるトランジスタのスレショルド電圧を示す。この場合、メモリセルアレイ領域に隣接するトランジスタのスレショルド電圧とメモリセルアレイ領域から離隔するトランジスタのスレショルド電圧との差が相対的に大きい。
【００７３】
第２ケース１１２は、本発明の一実施形態により、各ページバッファにおいて同一機能を遂行するトランジスタＴＲ２（例えば、図４参照）のサイズが調節された場合のページバッファの位置によるトランジスタのスレショルド電圧を示す。この場合、メモリセルアレイ領域に隣接するトランジスタのスレショルド電圧とメモリセルアレイ領域において離隔するトランジスタのスレショルド電圧との差が第１ケース１１１に比べて小さい。従って、ページバッファの位置によるトランジスタのスレショルド電圧変化が補償されたということが分かる。
【００７４】
図１２は、本発明の一実施形態によるページバッファユニットＰＢＵを詳細に示す回路図である。
【００７５】
図１２を参照すると、ページバッファユニットＰＢＵは、図１のページバッファユニット１２０の一例に対応し、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎを含む。本実施形態において、ページバッファユニットＰＢＵに含まれる多数の構成要素は、ページバッファ領域内の位置によって、即ちレイアウトによって、高電圧ユニットＨＵ、メインユニットＭＵ、及びキャッシュユニットＣＵに区分される。
【００７６】
高電圧ユニットＨＵは、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎにそれぞれ含まれる高電圧トランジスタ、例えば第１ビットライン選択トランジスタＴＲ１１〜第ｎビットライン選択トランジスタＴＲ１ｎを含む。第１ビットライン選択トランジスタＴＲ１１〜第ｎビットライン選択トランジスタＴＲ１ｎは、第１ビットライン選択信号ＢＬＳＬＴ１〜第ｎビットライン選択信号ＢＬＳＬＴｎによってそれぞれ制御される。一実施形態において、第１ビットライン選択信号ＢＬＳＬＴ１〜第ｎビットライン選択信号ＢＬＳＬＴｎの電圧レベルはそれぞれ同一である。しかし、本発明はそれに限定されるものではなく、一実施形態において、第１ビットライン選択信号ＢＬＳＬＴ１〜第ｎビットライン選択信号ＢＬＳＬＴｎの電圧レベルはそれぞれ異なる。第１ビットライン選択信号ＢＬＳＬＴ１〜第ｎビットライン選択信号ＢＬＳＬＴｎは、それぞれ図５ＡのＢＬＳＬＴに対応する。キャッシュユニットＣＵには、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎにそれぞれ含まれる第１キャッシュラッチＣＬ１〜第ｎキャッシュラッチＣＬｎが配置される。第１キャッシュラッチＣＬ１〜第ｎキャッシュラッチＣＬｎは、データラインＤＬ１〜ＤＬｎを介してデータ通信する。
【００７７】
メインユニットＭＵは、第１ページバッファＰＢ１〜第ｎページバッファＰＢｎにそれぞれ含まれる第１メインユニットＭＵ１〜第ｎメインユニットＭＵｎを含む。例えば、第１メインユニットＭＵ１は、第１ページバッファＰＢ１において、第１ビットライン選択トランジスタＴＲ１１及び第１キャッシュラッチＣＬ１を除いた他の構成要素を含む。例えば、第１メインユニットＭＵ１〜第ｎメインユニットＭＵｎは、それぞれ図５ＡのメインユニットＭＵと実質的に類似した構成を有する。
【００７８】
第１メインユニットＭＵ１〜第ｎメインユニットＭＵｎは、少なくとも第１ビットライン電圧制御トランジスタＴＲ２１〜第ｎビットライン電圧制御トランジスタＴＲ２ｎをそれぞれ含む。第１ビットライン電圧制御トランジスタＴＲ２１〜第ｎビットライン電圧制御トランジスタＴＲ２ｎは、第１ビットライン電圧制御信号ＢＬＳＨＦ１〜第ｎビットライン電圧制御信号ＢＬＳＨＦｎによってそれぞれ制御される。一実施形態において、第１ビットライン電圧制御信号ＢＬＳＨＦ１〜第ｎビットライン電圧制御信号ＢＬＳＨＦｎの電圧レベルはそれぞれ同一である。しかし、本発明はそれに限定されるものではなく、一実施形態において、第１ビットライン電圧制御信号ＢＬＳＨＦ１〜第ｎビットライン電圧制御信号ＢＬＳＨＦｎの電圧レベルはそれぞれ異なる。
【００７９】
図１３は、本発明の一実施形態によるページバッファ領域２２０ｂの一例のレイアウト図である。
【００８０】
図１３を参照すると、ページバッファ領域２２０ｂは、高電圧領域２２１、メイン領域２２２、及びキャッシュ領域２２３を含む。例えば、高電圧領域２２１、メイン領域２２２、及びキャッシュ領域２２３は、図１２の高電圧ユニットＨＵ、メインユニットＭＵ、及びキャッシュユニットＣＵにそれぞれ対応する。
【００８１】
具体的に、高電圧領域２２１には高電圧ユニットＨＵが配置され、高電圧ユニットＨＵは、例えば第１ビットライン選択トランジスタＴＲ１１〜第ｎビットライン選択トランジスタＴＲ１ｎ（図１２参照）を含む。メイン領域２２２には、第１メインユニットＭＵ１〜第ｎメインユニットＭＵｎが第１方向（例えば、Ｙ方向）に沿って一列に配置される。キャッシュ領域２２３には、第１キャッシュラッチＣＬ１〜第ｎキャッシュラッチＣＬｎが第１方向に沿って一列に配置される。
【００８２】
図１４Ａは、本発明の比較例によるページバッファ領域３００を示し、図１４Ｂは、本発明の一実施形態によるページバッファ領域４００を示す図である。
【００８３】
図１４Ａを参照すると、ページバッファ領域３００は、第１方向に沿って一列に配置された第１メインユニット３１０ａ〜第ｎメインユニット３１０ｎ、及び第１キャッシュラッチ３２０ａ〜第ｎキャッシュラッチ３２０ｎを含む。第１メインユニット３１０ａ〜第３メインユニット３１０ｃは、第１ビットラインＢＬ１〜第３ビットラインＢＬ３にそれぞれ連結される第１トランジスタ（３１１ａ〜３１１ｃ）をそれぞれ含む。また、第１メインユニット３１０ａ〜第３メインユニット３１０ｃは、第１信号ラインＳＯＣ１〜第３信号ラインＳＯＣ３にそれぞれ連結される第２トランジスタ（３１２ａ〜３１２）ｃをそれぞれ更に含む。
【００８４】
例えば、第１トランジスタ（３１１ａ〜３１１ｃ）は、ビットライン電圧制御トランジスタに相応する。以下では、第１トランジスタ（３１１ａ〜３１１ｃ）をビットライン電圧制御トランジスタ（３１１ａ〜３１１ｃ）と称する。例えば、第２トランジスタ（３１２ａ〜３１２ｃ）は、パストランジスタに相応する。以下では、第２トランジスタ（３１２ａ〜３１２ｃ）をパストランジスタ（３１２ａ〜３１２ｃ）と称する。パストランジスタ（３１２ａ〜３１２ｃ）は、それぞれパストランジスタ制御信号ＳＯ＿ＰＡＳＳによって制御される。
【００８５】
第１メインユニット３１０ａは、メモリセルアレイ領域２１０（例えば、図６参照）に隣接する第１境界（ｉｎｔｅｒｆａｃｅ）ＩＦ１、及び第１境界ＩＦ１に対向する第２境界ＩＦ２を有し、ビットライン電圧制御トランジスタ３１１ａは第１境界ＩＦ１に隣接するように配置され、パストランジスタ３１２ａは第２境界ＩＦ２に隣接するように配置される。第２メインユニット３１０ｂは、第１メイン領域３１０ａに隣接する第３境界ＩＦ３、及び第３境界ＩＦ３に対向する第４境界ＩＦ４を有し、ビットライン電圧制御トランジスタ３１１ｂは第４境界ＩＦ４に隣接するように配置され、パストランジスタ３１２ｂは第３境界ＩＦ３に隣接するように配置される。このように、第１メインユニット３１０ａと第２メインユニット３１０ｂとは、ミラーリングされたレイアウト構造を有する。第３メインユニット３１０ｃは、第２メインユニット３１０ｂに隣接する第５境界ＩＦ５、及び第５境界ＩＦ５に対向する第６境界ＩＦ６を有する。ビットライン電圧制御トランジスタ３１１ｃは第５境界ＩＦ５に隣接するように配置され、パストランジスタ３１２ｃは第６境界ＩＦ６に隣接するように配置される。このように、第２メインユニット３１０ｂと第３メインユニット３１０ｃとは、ミラーリングされたレイアウト構造を有する。
【００８６】
三次元メモリセルアレイを含む不揮発性メモリ装置は、モールドストレスにより、ページバッファの位置によって各ページバッファに含まれるトランジスタのスレショルド電圧がそれぞれ異なることになる。例えば、第１メインユニット３１０ａに含まれるビットライン電圧制御トランジスタ３１１ａのスレショルド電圧ＴＨ１ａと、第ｎメインユニット３１０ｎに含まれるビットライン電圧制御トランジスタのスレショルド電圧ＴＨｎａとの差、即ちミスマッチＭ１は、相当大きくなる。
【００８７】
図１４Ｂを参照すると、ページバッファ領域４００は、第１方向に沿って一列に配置された第１メインユニット４１０ａ〜第ｎメインユニット４１０ｎ、及び第１キャッシュラッチ４２０ａ〜第ｎキャッシュラッチ４２０ｎを含む。第１メインユニット４１０ａ〜第３メインユニット４１０ｃは、第１ビットラインＢＬ１〜第３ビットラインＢＬ３にそれぞれ連結される第１トランジスタ（４１１ａ〜４１１ｃ）をそれぞれ含む。また、第１メインユニット４１０ａ〜第３メインユニット４１０ｃは、第１信号ラインＳＯＣ１〜第３信号ラインＳＯＣ３にそれぞれ連結される第２トランジスタ（４１２ａ〜４１２ｃ）をそれぞれ更に含む。
【００８８】
例えば、第１トランジスタ（４１１ａ〜４１１ｃ）は、ビットライン電圧制御トランジスタに相応する。以下では、第１トランジスタ（４１１ａ〜４１１ｃ）をビットライン電圧制御トランジスタ（４１１ａ〜４１１ｃ）と称する。例えば、第２トランジスタ（４１２ａ〜４１２ｃ）は、パストランジスタに相応する。以下では、第２トランジスタ（４１２ａ〜４１２ｃ）をパストランジスタ（４１２ａ〜４１２ｃ）と称する。パストランジスタ（４１１ａ〜４１１ｃ）は、それぞれパストランジスタ制御信号ＳＯ＿ＰＡＳＳによって制御される。しかし、本発明はビットライン電圧制御トランジスタ及びパストランジスタに限定されるものではない。
【００８９】
第１メインユニット４１０ａは、メモリセルアレイ領域２１０（例えば、図６参照）に隣接する第１境界ＩＦ１、及び第１境界ＩＦ１に対向する第２境界ＩＦ２を有し、ビットライン電圧制御トランジスタ４１１ａは、第１境界ＩＦ１及び第２境界ＩＦ２のうちの第２境界ＩＦ２により隣接するように配置される。それにより、ビットライン電圧制御トランジスタ４１１ａは、図１４Ａのビットライン電圧制御トランジスタ３１１ａよりも下端に位置することになる。
【００９０】
本実施形態によると、ビットライン電圧制御トランジスタ４１１ａとメモリセルアレイ領域との間の第１方向に沿った距離は、図１４Ａのビットライン電圧制御トランジスタ３１１ａとメモリセルアレイ領域との間の第１方向に沿った距離よりも長くなる。従って、ビットライン電圧制御トランジスタ４１１ａに対する引っ張りストレスが低減し、ビットライン電圧制御トランジスタ４１１ａのスレショルド電圧ＴＨ１ｂは、図１４Ａのビットライン電圧制御トランジスタ３１１ａのスレショルド電圧ＴＨ１ａよりも低くなる。それにより、例えばビットライン電圧制御トランジスタ（４１１ａ、４１１ｂ）間のスレショルド電圧差（即ち、ＴＨ１ｂ−ＴＨ２ｂ）は、ビットライン電圧制御トランジスタ（３１１ａ、３１１ｂ）間のスレショルド電圧差（即ち、ＴＨ１ａ−ＴＨ２ａ）に比べて低下する。
【００９１】
第２メインユニット４１０ｂは、第１メイン領域４１０ａに隣接する第３境界ＩＦ３、及び第３境界ＩＦ３に対向する第４境界ＩＦ４を有し、ビットライン電圧制御トランジスタ４１１ｂは、第３境界ＩＦ３及び第４境界ＩＦ４のうちの第３境界ＩＦ３により隣接するように配置される。それにより、ビットライン電圧制御トランジスタ４１１ｂは、図１４Ａのビットライン電圧制御トランジスタ３１１ｂよりも第１方向にメモリセルアレイ領域に隣接して位置することになる。
【００９２】
本実施形態によると、ビットライン電圧制御トランジスタ４１１ｂとメモリセルアレイ領域との間の第１方向に沿った距離は、図１４Ａのビットライン電圧制御トランジスタ３１１ｂとメモリセルアレイ領域との間の第１方向に沿った距離よりも短くなる。従って、ビットライン電圧制御トランジスタ４１１ｂに対する引っ張りストレスが増大し、ビットライン電圧制御トランジスタ４１１ｂのスレショルド電圧ＴＨ２ｂは、図１４Ａのビットライン電圧制御トランジスタ３１１ｂのスレショルド電圧ＴＨ２ａよりも高くなる。それにより、例えばビットライン電圧制御トランジスタ（４１１ａ、４１１ｂ）間のスレショルド電圧差（即ち、ＴＨ１ｂ−ＴＨ２ｂ）を低減させることができる。
【００９３】
本実施形態によると、ページバッファ領域４００において、スレショルド電圧差が大きい主要トランジスタ、例えばビットライン電圧制御トランジスタ（４１１ａ〜４１１ｃ）の位置を変更し、それにより、ページバッファの位置によるビットライン電圧制御トランジスタ（４１１ａ〜４１１ｃ）のスレショルド電圧差を補償することができる。第１メインユニット４１０ａに含まれるビットライン電圧制御トランジスタ４１１ａのスレショルド電圧ＴＨ１ｂと、第ｎメインユニット４１０ｎに含まれるビットライン電圧制御トランジスタのスレショルド電圧ＴＨｎｂとの差、即ちミスマッチＭ２は、図１４ＡのミスマッチＭ１に比べて大きく減少する。
【００９４】
図１４Ｂでは、ページバッファ領域４００が、メインユニット（４１０ａ〜４１０ｎ）及びキャッシュラッチ（４２０ａ〜４２０ｎ）を含むように区分して例示したが、本発明はそれに限定されるものではない。一実施形態において、メインユニット４１０ａ及びキャッシュラッチ４２０ａは、第１方向に互いに隣接するように配置される。その場合にも、ビットライン電圧制御トランジスタ４１１ａは、従来に比べてメモリセルアレイ領域から遠くなるように配置される。それにより、ビットライン電圧制御トランジスタ（４１１ａ、４１１ｂ）間のスレショルド電圧差を減らすことができる。
【００９５】
また、図１４Ａ及び図１４Ｂでは、第１トランジスタがビットライン電圧制御トランジスタである場合、例えばＮＭＯＳトランジスタである場合について説明したが、本発明はそれに限定されるものではない。一実施形態において、ページバッファの位置によるスレショルド電圧差が大きいトランジスタは、ＰＭＯＳトランジスタＴＲ３（例えば、図５Ａ参照）である。この場合、図１４Ｂを参照して説明した本実施形態は、ＰＭＯＳトランジスタについて適用される。
【００９６】
図１５Ａ〜図１５Ｄは、本発明の一実施形態による不揮発性メモリ装置の製造工程に用いられるイオン注入マスクを示す。
【００９７】
図１５Ａを参照すると、不揮発性メモリ装置５００は、メモリセルアレイ領域５１０及びページバッファ／周辺回路領域５２０を含む。メモリセルアレイ領域５１０には、基板上に垂直に積層された複数のメモリセルが配置される。例えば、メモリセルアレイ領域５１０に、図１のメモリセルアレイ１１０が配置される。ページバッファ／周辺回路領域５２０は、メモリセルアレイ領域５１０に第１方向（例えば、Ｙ方向）に隣接して複数のページバッファ及び周辺回路が配置される。例えば、ページバッファ／周辺回路領域５２０に、図１のページバッファユニット１２０、制御ロジック１４０、及び電圧発生部１５０が配置される。
【００９８】
ページバッファ／周辺回路領域５２０には、複数のトランジスタが配置され、例えば第１ＮＭＯＳトランジスタ５２１及び第２ＮＭＯＳトランジスタ５２２、並びに第１ＰＭＯＳトランジスタ５２３及び第２ＰＭＯＳトランジスタ５３４を含む。第１ＮＭＯＳトランジスタ５２１及び第１ＰＭＯＳトランジスタ５２３はメモリセルアレイ領域５１０に隣接するように配置され、第２ＮＭＯＳトランジスタ５２２及び第２ＰＭＯＳトランジスタ５２４はメモリセルアレイ領域５１０から離隔して配置される。
【００９９】
メモリセルアレイ領域５１０に、三次元メモリセルを形成する過程で発生するモールドストレスによって、ページバッファ／周辺回路領域５２０内の複数のトランジスタは、メモリセルアレイ領域５１０からの距離によって、ボロンディフュージョン現象が異なって発生する。具体的には、第１ＮＭＯＳトランジスタ５２１及び第２ＮＭＯＳトランジスタ５２２の場合、メモリセルアレイ領域５１０からの距離が増大するほど、チャネル領域のボロンディフュージョン現象が深くなり、それによりスレショルド電圧が低下する。従って、第１ＮＭＯＳトランジスタ５２１のスレショルド電圧は、第２ＮＭＯＳトランジスタ５２２のスレショルド電圧よりも高い。一方、第１ＰＭＯＳトランジスタ５２３及び第２ＰＭＯＳトランジスタ５２４の場合、メモリセルアレイ領域５１０からの距離が増大するほど、ソース／ドレイン領域のボロンディフュージョン現象が深くなり、それによりスレショルド電圧が上昇する。従って、第１ＰＭＯＳトランジスタ５２３のスレショルド電圧は、第２ＰＭＯＳトランジスタ５２４のスレショルド電圧よりも低い。
【０１００】
図１５Ｂを参照すると、不揮発性メモリ装置５００ａは、メモリセルアレイ領域５１０及びページバッファ／周辺回路領域５２０を含む。ページバッファ／周辺回路領域５２０に複数のトランジスタを形成するためのイオン注入工程を遂行するために、少なくとも２枚の第１マスクＭＫ１ａ及び第２マスクＭＫ１ｂを使用する。例えば、第１マスクＭＫ１ａはメモリセルアレイ領域５１０に隣接するトランジスタを形成するために使用され、第２マスクＭＫ１ｂはメモリセルアレイ領域５１０から離隔するトランジスタを形成するために使用される。このように、ページバッファ／周辺回路領域５２０において、メモリセルアレイ領域５１０との距離によって、少なくとも２枚の第１マスクＭＫ１ａ及び第２マスクＭＫ１ｂを適用することにより、第１マスクＭＫ１ａが適用される領域と第２マスクＭＫ１ｂが適用される領域とのインプラント濃度を互いに異なるようにする。
【０１０１】
図１５Ｃを参照すると、不揮発性メモリ装置５００ｂは、メモリセルアレイ領域５１０及びページバッファ／周辺回路領域５２０を含む。ページバッファ／周辺回路領域５２０に複数のトランジスタを形成するためのイオン注入工程を遂行するために、少なくとも２枚の第１マスクＭＫ２ａ及び第２マスクＭＫ２ｂを使用する。例えば、第１マスクＭＫ２ａは、ページバッファ／周辺回路領域５２０の内側領域において、メモリセルアレイ領域５１０に隣接するトランジスタを形成するために使用され、第２マスクＭＫ２ｂは、ページバッファ／周辺回路領域５２０の外郭領域において、メモリセルアレイ領域５１０に隣接するトランジスタ、及びメモリセルアレイ領域５１０から離隔するトランジスタを形成するために使用される。それにより、第１マスクＭＫ２ａが適用される領域と第２マスクＭＫ２ｂが適用される領域とのインプラント濃度を互いに異なるようにする。
【０１０２】
図１５Ｄを参照すると、不揮発性メモリ装置５００ｃは、メモリセルアレイ領域５１０及びページバッファ／周辺回路領域５２０を含む。ページバッファ／周辺回路領域５２０に複数のトランジスタを形成するためのイオン注入工程を遂行するために、少なくとも２枚の第１マスクＭＫ３ａ及び第２マスクＭＫ３ｂを使用する。例えば、第１マスクＭＫ３ａはメモリセルアレイ領域５１０に隣接するトランジスタを形成するために使用され、第２マスクＭＫ３ｂはメモリセルアレイ領域５１０から離隔するトランジスタを形成するために使用される。その場合、第１マスクＭＫ３ａが適用される領域に対するインプラント回数と第２マスクＭＫ３ｂが適用される領域に対するインプラント回数とを異なるようにし、それにより第１マスクＭＫ３ａが適用される領域と第２マスクＭＫ３ｂが適用される領域とのインプラント濃度を互いに異なるようにする。
【０１０３】
図１６は、本発明の一実施形態によるメモリ装置１００’を示すブロック図である。
【０１０４】
図１６を参照すると、不揮発性メモリ装置１００’は、メモリセルアレイ１１０、ページバッファユニット１２０’、ロウデコーダ１３０、制御ロジック１４０、及び電圧生成部１５０を含む。不揮発性メモリ装置１００’は、図１の不揮発性メモリ装置１００の変形実施形態に対応する。図１〜図１５Ｄを参照して説明した内容は本実施形態にも適用されるため、重複説明を省略する。
【０１０５】
本実施形態によると、ページバッファユニット１２０’は、少なくとも２つのページバッファグループ、例えば第１ページバッファ１２０ａ及び第２ページバッファグループ１２０ｂを含む。例えば、ページバッファユニット１２０’は、第１方向（例えば、図８のＹ方向）に隣接する複数のページバッファ（ＰＢ１＿Ｌ〜ＰＢ８＿Ｌ）（例えば、図８参照）を含む。この場合、第１ページバッファグループ１２０ａはメモリセルアレイ１１０に相対的に近いページバッファ（例えば、ＰＢ１＿Ｌ〜ＰＢ４＿Ｌ）を含み、第２ページバッファグループ１２０ｂはメモリセルアレイ１１０から相対的に遠いページバッファ（例えば、ＰＢ５＿Ｌ〜ＰＢ８＿Ｌ）を含む。
【０１０６】
一実施形態において、第１ページバッファグループ１２０ａに含まれるページバッファにそれぞれ含まれる同一機能を遂行する第１トランジスタ（例えば、ビットライン電圧制御トランジスタ）は第１サイズを有し、第２ページバッファグループ１２０ｂに含まれるページバッファにそれぞれ含まれて第１トランジスタと同一機能を遂行する第２トランジスタは、第１サイズと異なる第２サイズを有する。例えば、第１トランジスタ及び第２トランジスタがＮＭＯＳトランジスタである場合、第１サイズは第２サイズよりも小さい。例えば、第１トランジスタ及び第２トランジスタがＰＭＯＳトランジスタである場合、第１サイズは第２サイズよりも大きい。
【０１０７】
一実施形態において、第１ページバッファグループ１２０ａに含まれるページバッファにそれぞれ含まれる同一機能を遂行する第１トランジスタ（例えば、ビットライン電圧制御トランジスタ）は、各ページバッファが配置された領域においてメモリセルアレイ領域から相対的に遠い下端に配置される。また、第２ページバッファグループ１２０ｂに含まれるページバッファにそれぞれ含まれて第１トランジスタと同一機能を遂行する第２トランジスタは、各ページバッファが配置された領域において、メモリセルアレイ領域から相対的に近い上端に配置される。
【０１０８】
一実施形態において、第１ページバッファグループ１２０ａに含まれるページバッファにおいて、奇数番目ページバッファにそれぞれ含まれる同一機能を遂行する第１トランジスタ（例えば、ビットライン電圧制御トランジスタ）は、各ページバッファが配置された領域においてメモリセルアレイ領域から相対的に遠い下端に配置され、第１ページバッファグループ１２０ａに含まれるページバッファにおいて、偶数番目ページバッファにそれぞれ含まれる同一機能を遂行する第１トランジスタは、各ページバッファが配置された領域においてメモリセルアレイ領域から相対的に近い上端に配置される。また、第２ページバッファグループ１２０ｂに含まれるページバッファにそれぞれ含まれて第１トランジスタと同一機能を遂行する第２トランジスタは、各ページバッファが配置された領域においてメモリセルアレイ領域から相対的に近い上端に配置される。
【０１０９】
このように、本実施形態によると、ページバッファユニット１２０’に含まれる複数のページバッファは、位置によって複数のページバッファグループに区分され、各ページバッファグループに対して同一設計条件又は同一工程条件が適用され、それぞれ異なるページバッファグループに対しては、それぞれ異なる設計条件又はそれぞれ異なる工程条件が適用される。
【０１１０】
図１７は、本発明の一実施形態によるメモリ装置を含むＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｒｉｖｅ）システムを示すブロック図である。
【０１１１】
図１７を参照すると、ＳＳＤシステム１０００は、ホスト１１００、及びＳＳＤ１２００を含む。ＳＳＤ１２００は、信号コネクタ（ｓｉｇｎａｌ  ｃｏｎｎｅｃｔｏｒ）を介してホスト１１００と信号を送受信し、電源コネクタ（ｐｏｗｅｒ  ｃｏｎｎｅｃｔｏｒ）を介して電源が入力される。ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０、及び複数のメモリ装置（１２３０、１２４０、１２５０）を含む。複数のメモリ装置（１２３０、１２４０、１２５０）は、垂直積層型ＮＡＮＤフラッシュメモリ装置である。複数のメモリ装置（１２３０、１２４０、１２５０）は、それぞれチャネル（Ｃｈ１〜Ｃｈｎ）を介して、ＳＳＤコントローラ１２１０と通信する。このとき、複数のメモリ装置（１２３０、１２４０、１２５０）のうちの少なくとも一つは、図１〜図１６を参照して説明した実施形態を利用して具現される。
【０１１２】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１１３】
本発明の不揮発性メモリ装置は、例えば電子装置関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１１４】
７１、７２    第１、第２ページバッファ
９１〜９６    第１〜第６散布
１００、１００’、２００、５００、５００ａ、５００ｂ、５００ｃ    不揮発性メモリ装置
１１０    メモリセルアレイ
１１１、１１２    第１、第２ケース
１２０、１２０’、ＰＢＵ    ページバッファユニット
１３０    ロウデコーダ
１４０    制御ロジック
１５０    電圧生成部
２１０、５１０    メモリセルアレイ領域
２２０、２２０ａ、２２０ｂ、３００、４００    ページバッファ領域
２２１    高電圧領域
２２２    メイン領域
２２３    キャッシュ領域
２３０    ロウデコーダ領域
２４０    周辺回路領域
３１０ａ〜３１０ｎ、４１０ａ〜４１０ｎ    第１〜第ｎメインユニット
３１１ａ〜３１１ｃ、４１１ａ〜４１１ｃ    第１トランジスタ（ビットライン電圧制御トランジスタ）
３１２ａ〜３１２ｃ、４１２ａ〜４１２ｃ    第２トランジスタ（パストランジスタ）
３２０ａ〜３２０ｎ、４２０ａ〜４２０ｎ    第１〜第ｎキャッシュラッチ   
５２０    ページバッファ／周辺回路領域
５２１、５２２    第１、第２ＮＭＯＳトランジスタ
５２３、５２４    第１、第２ＰＭＯＳトランジスタ
７１１、７２１    第１、第２トランジスタ
１０００    ＳＳＤシステム
１１００    ホスト
１２００    ＳＳＤ
１２１０    ＳＳＤコントローラ
１２２０    補助電源装置
１２３０、１２４０、１２５０    メモリ装置
【図１】
2018182311.tif 000003
【図２】
2018182311.tif 000004
【図３】
2018182311.tif 000005
【図４】
2018182311.tif 000006
【図５Ａ】
2018182311.tif 000007
【図５Ｂ】
2018182311.tif 000008
【図６】
2018182311.tif 000009
【図７】
2018182311.tif 000010
【図８】
2018182311.tif 000011
【図９Ａ】
2018182311.tif 000012
【図９Ｂ】
2018182311.tif 000013
【図１０】
2018182311.tif 000014
【図１１】
2018182311.tif 000015
【図１２】
2018182311.tif 000016
【図１３】
2018182311.tif 000017
【図１４Ａ】
2018182311.tif 000018
【図１４Ｂ】
2018182311.tif 000019
【図１５Ａ】
2018182311.tif 000020
【図１５Ｂ】
2018182311.tif 000021
【図１５Ｃ】
2018182311.tif 000022
【図１５Ｄ】
2018182311.tif 000023
【図１６】
2018182311.tif 000024
【図１７】
2018182311.tif 000025