(57)【要約】      （修正有）【課題】本出願は、発光ダイオードチップの不良に起因する画面不良を最小限に抑える発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置を提供する。【解決手段】発光ダイオードチップは、半導体基板、第１パッドＰ１と第２パッドＰ２を有しながら、半導体基板上に互いに並んで設けられた第１及び第２発光ダイオードＤ１，Ｄ２、第１及び第２発光ダイオードそれぞれの第１パッドに共通に接続した第１電極Ｅ１、及び第１及び第２発光ダイオードのそれぞれの第２パッドに共通に接続した第２電極Ｅ２を備え、第１および第２発光ダイオードは、電気的に並列接続することができる。【選択図】図４
2018101785.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、および
第１パッドと第２パッドを有しながら前記半導体基板上に互いに並んで設けられた第１及び第２発光ダイオードと、
前記第１及び第２発光ダイオードそれぞれの第１パッドに共通に接続した第１電極、および
前記第１及び第２発光ダイオードそれぞれの第２パッドに共通に接続した第２電極を備え、
前記第１及び第２発光ダイオードは、電気的に並列接続された発光ダイオードチップ。
【請求項２】
前記第１及び第２発光ダイオードを覆う絶縁層をさらに備え、
前記第１電極は、前記絶縁層に設けられた第１パッドコンタクトホールを通じて前記第１及び第２発光ダイオードそれぞれの第１パッドに接続され、
前記第２電極は、前記絶縁層に設けられた第２パッドコンタクトホールを通じて前記第１及び第２発光ダイオードそれぞれの第２パッドに接続された、請求項１に記載の発光ダイオードチップ。
【請求項３】
前記第１及び第２発光ダイオードそれぞれが、
前記半導体基板に設けられた第１半導体層と、
前記第１半導体層の一側上に設けられた活性層、および
前記活性層上に設けられた第２半導体層を備え、
前記第１パッドは、前記第２半導体層上に設けられ、前記第２パッドは、前記第１半導体層上に設けられた、請求項１に記載の発光ダイオードチップ。
【請求項４】
基板上に設けられた駆動薄膜トランジスタを含む画素と、
前記画素を覆う第１平坦化層と、
前記第１平坦化層上に配置され、第１電極と第２電極を有する発光ダイオードチップと、
前記駆動薄膜トランジスタと前記発光ダイオードチップの第１電極に電気的に接続した画素電極、および
前記発光ダイオードチップの第２電極に電気的に接続した共通電極を備え、
前記発光ダイオードチップは、半導体基板上に並列に設けられた第１及び第２発光ダイオードを含む、発光ダイオードディスプレイ装置。
【請求項５】
前記第１及び第２発光ダイオードそれぞれが、
前記半導体基板に設けられた第１半導体層と、
前記第１半導体層の一側上に設けられた活性層と、
前記活性層上に設けられた第２半導体層と、
前記第２半導体層上に設けられた第１パッド、および
前記第１半導体層上に設けられた第２パッドを備える、請求項４に記載の発光ダイオードディスプレイ装置。
【請求項６】
前記発光ダイオードチップが、前記第１及び第２発光ダイオードを覆う絶縁層をさらに備え、
前記第１電極は、前記絶縁層に設けられた第１パッドコンタクトホールを通じて前記第１及び第２発光ダイオードそれぞれの第１パッドに共通して接続され、
前記第２電極は、前記絶縁層に設けられた第２パッドコンタクトホールを通じて前記第１及び第２発光ダイオードそれぞれの第２パッドに共通して接続された、請求項５に記載の発光ダイオードディスプレイ装置。
【請求項７】
前記基板上に設けられた共通の電源ラインをさらに備え、
前記画素電極は、前記第１平坦化層の上面に設けられて前記駆動薄膜トランジスタと前記発光ダイオードチップの第１電極に電気的に接続され、
前記共通電極は、前記第１平坦化層の上面に設けられて前記共通電源ラインと前記発光ダイオードチップの第２電極に電気的に接続された、請求項４〜６のいずれか一項に記載の発光ダイオードディスプレイ装置。
【請求項８】
前記第１平坦化層に設けられて前記発光ダイオードチップを収納する凹部、および
前記第１平坦化層と前記発光ダイオードチップを覆う第２平坦化層をさらに備え、
前記画素電極と前記共通電極のそれぞれは、前記第２平坦化層上に設けられた、請求項４〜６のいずれか一項に記載の発光ダイオードディスプレイ装置。
【請求項９】
前記基板上に設けられた共通の電源ラインをさらに備え、
前記画素電極は、前記第２平坦化層の上面に設けられて前記駆動薄膜トランジスタと前記発光ダイオードチップの第１電極に電気的に接続され、
前記共通電極は、前記第２平坦化層の上面に設けられて前記共通電源ラインと前記発光ダイオードチップの第２電極に電気的に接続された、請求項８に記載の発光ダイオードディスプレイ装置。
【請求項１０】
互いに隣接するように配置された少なくとも３つの画素を有する単位画素をさらに備え、
前記凹部は、前記単位画素を構成する画素それぞれ毎に異なる深さで設けられた、請求項８に記載の発光ダイオードディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置に関するものである。
【背景技術】
【０００２】
ディスプレイ装置は、テレビやモニターの表示画面以外に、ノートブックコンピュータ、タブレットコンピュータ、スマートフォン、携帯表示機器、携帯情報機器などの表示画面として広く用いられている。
【０００３】
液晶ディスプレイと有機発光ディスプレイ装置は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）を用いて映像を表示する。液晶ディスプレイ装置は、自発光型ではないため、液晶ディスプレイパネルの下部に配置されたバックライトユニットから照射される光を利用して映像を表示する。このような液晶ディスプレイ装置は、バックライトユニットを有するのでデザインに制約があり、輝度と応答速度が低下し得る。また有機発光ディスプレイ装置は、有機物を含んでいるので、水分に脆弱で、信頼性と寿命が低下し得る。
【０００４】
最近では、マイクロ発光ダイオードチップを利用した発光ダイオードディスプレイ装置の研究開発が進められており、このような発光ダイオードディスプレイ装置は、高画質と高信頼性を有するため、次世代ディスプレイとして脚光を浴びている。
【０００５】
しかし、従来の発光ダイオードディスプレイ装置は、マイクロ発光ダイオードチップを薄膜トランジスタのアレイ基板に実装する工程で発生するマイクロ発光ダイオードチップの不良、あるいは転写不良によって画面不良が発生し、これを直接的に修理するには、コストと技術的な難易度の問題があり、冗長性方式は転写時間が２倍以上長くなるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本出願は、背景となる技術の問題点を解決するためのものであり、発光ダイオードチップの不良に起因する画面不良を最小限に抑える発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置を提供することを技術的課題とする。
【課題を解決するための手段】
【０００７】
前述した技術的課題を達成するための本出願に係る発光ダイオードチップは、半導体基板、第１パッドと第２パッドを有しながら、半導体基板上に互いに並んで設けられた第１及び第２発光ダイオード、第１および第２発光ダイオードそれぞれの第１パッドに共通に接続した第１電極および第１および第２発光ダイオードそれぞれの第２パッドに共通に接続した第２電極を含み、第１および第２発光ダイオードは、電気的に並列接続され得る。
【発明の効果】
【０００８】
前記課題の解決手段によれば、本出願に係る発光ダイオードチップおよび発光ダイオードディスプレイ装置は、冗長性方式に比べて転写時間も少なく、画素不良は冗長性方式と同様に顕著に少なく、発光ダイオードディスプレイの量産性を確保可能であるという効果がある。
【０００９】
前述の本出願の効果に加えて、本出願の他の特徴および利点は、以下の記述や、その技術および説明から、本出願が属する技術分野で通常の知識を有する者に明確に理解されるだろう。
【図面の簡単な説明】
【００１０】
【図１】本出願の一例に係る発光ダイオードディスプレイ装置の構成を説明するための図である。
【図２】図１に示された画素の構成を説明するための回路図である。
【図３】本出願に係る発光ダイオードチップの平面図である。
【図４】本出願に係る発光ダイオードチップの側面図である。
【図５】本出願に係る発光ダイオードチップを駆動薄膜トランジスタに転写した接続構造を説明するための図である。
【図６】図２に示された一つの画素で、駆動薄膜トランジスタと発光ダイオードチップの接続構造を説明するための断面図である。
【図７】図６に示された凹部の変形例を説明するための図である。
【発明を実施するための形態】
【００１１】
本出願の利点および特徴、そしてそれらを達成する方法は、添付の図と共に詳細に後述する一例を参照すると明確になるだろう。しかし、本発明は、以下で開示する一例に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本出願の一例は、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。
【００１２】
本出願の一例を説明するために図に開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図に示された事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する詳細な説明が本発明の要旨を不必要に曖昧にすると判断された場合、その詳細な説明は省略する。
【００１３】
本明細書で言及した「備える」、「有する」、「からなる」などが使用されている場合は、「〜だけ」が使用されていない限り、他の部分が追加され得る。構成要素を単数で表現する場合に特に明示的な記載事項がない限り、複数が含まれる場合を含む。
【００１４】
構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。
【００１５】
位置関係の説明である場合には、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜隣に」など２つの部分の位置関係が説明されている場合は、「すぐに」または「直接」が使用されていない限り、二つの部分の間に１つ以上の他の部分が位置することもできる。
【００１６】
時間の関係に対する説明である場合には、例えば、「〜後に」、「〜に続いて」、「〜次に」、「〜前に」などで時間的前後関係が説明されている場合は、「すぐに」または「直接」が使用されていない限り連続していない場合も含み得る。
【００１７】
第１、第２などがさまざまな構成要素を記述するために使用されるが、このような構成要素はこのような用語によって制限されない。このような用語は、ただ一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下に記載されている第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。
【００１８】
「第１水平軸方向」、「第２水平軸方向」および「垂直軸方向」は、互いの関係が垂直からなる幾何学的な関係だけに解釈してはならず、本出願の構成が機能的に作用することができる範囲内で、より広い方向性を有することを意味し得る。
【００１９】
「少なくとも一つ」の用語は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。たとえば、「第１項目、第２項目及び第３項目のうち少なくとも一つ」の意味は、第１項目、第２項目または第３項目のそれぞれのみならず、第１項目、第２項目及び第３項目の中で2つ以上から提示することができるすべての項目の組み合わせを意味し得る。
【００２０】
本出願のいくつかの例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動と駆動が可能であり、各例が互いに独立的に実施可能であり得、連関関係で共に実施することもできる。
【００２１】
以下では、本出願に係る発光ダイオードチップ及びこれを含む発光ダイオードディスプレイ装置の好ましい例を添付の図を参照して詳細に説明する。各図の構成要素に参照符号を付加するにおいて、同一の構成要素に対しては、たとえ他の図上に表示されていても、可能な限り同一の符号を有することができる。
【００２２】
図１は、本出願の一例に係る発光ダイオードディスプレイ装置の構成を説明するための図であり、図２は、図１に示された画素（ＳＰ）の構成を説明するための回路図である。
【００２３】
図１及び図２を参照すると、本例に係る発光ダイオードディスプレイ装置は、第１基板１００、複数の発光ダイオードチップ３００、及び第２基板５００を備える。
【００２４】
前記第１基板１００は、薄膜トランジスタのアレイ基板として、ガラスまたはプラスチック材質からなり得る。一例による第１基板１００は、表示領域（ＡＡ）および非表示領域（ＩＡ）を備える。
【００２５】
前記表示領域（ＡＡ）は、第１基板１００の端部を除いた残りの部分に設けられる。このような表示領域（ＡＡ）は、映像を表示する画素アレイが配置される領域として定義することができる。
【００２６】
前記非表示領域（ＩＡ）は、第１基板１００に設けられた表示領域（ＡＡ）を除いた残りの部分に設けられるもので、表示領域（ＡＡ）を囲む第１基板１００の端の部分と定義され得る。このような非表示領域（ＩＡ）は、表示領域（ＡＡ）の外郭周辺として表示領域（ＡＡ）とは異なり、映像が表示されず、画素アレイの駆動のための配線と回路などが配置される領域として定義することができる。たとえば、非表示領域（ＩＡ）は、表示領域（ＡＡ）の上側の周辺に定義された第１非表示領域、表示領域（ＡＡ）の下側周辺に定義された第２非表示領域、表示領域（ＡＡ）の左側周辺に定義された第３非表示領域、および表示領域（ＡＡ）の右側周辺に定義された第４非表示領域を有することができる。
【００２７】
一例による第１基板１００は、複数のゲートライン（ＧＬ）、複数のデータライン（ＤＬ）、複数の駆動電源ライン（ＰＬ）、複数の共通電源ライン（ＣＬ）、複数の画素（ＳＰ）を備える。
【００２８】
前記複数のゲートライン（ＧＬ）のそれぞれは、第１基板１００上に設けられるもので、基板１００の第１水平軸方向（Ｘ）に沿って長く延長され、第２水平軸方向（Ｙ）に沿って一定の間隔で離隔される。ここで、第１水平軸方向（Ｘ）は、基板１００の長辺の長さ方向と平行な方向と定義することができ、第２水平軸方向（Ｙ）は、第１基板１００の短辺の長さ方向と平行な方向と定義することができるが、その逆の方向に定義することもできる。
【００２９】
前記複数のデータライン（ＤＬ）は、複数のゲートライン（ＧＬ）と交差するように、第１基板１００上に設けられるもので、第１基板１００の第２水平軸方向（Ｙ）に沿って長く延長され、第１水平軸方向（Ｘ）に沿って一定の間隔で離隔される。
【００３０】
前記複数の駆動電源ライン（ＰＬ）は、複数のデータライン（ＤＬ）それぞれと平行するように、第１基板１００上に設けられるもので、複数のデータライン（ＤＬ）それぞれと共に形成することができる。このような複数の駆動電源ライン（ＰＬ）それぞれは、外部から提供される画素駆動電源を隣接した画素（ＳＰ）に供給する。
【００３１】
前記複数の駆動電源ライン（ＰＬ）それぞれは、ゲートライン（ＧＬ）と平行するように、第１基板１００の第１非表示領域に設けられた一つの第１駆動電源の共通ラインに共通して接続することができる。前記いずれか一つの第１駆動電源の共通ラインは、外部から提供される画素駆動電源を複数の駆動電源ライン（ＰＬ）それぞれに分配する役割をする。前記第１駆動電源の共通ラインは、複数のデータライン（ＤＬ）それぞれと電気的に分離されるようにゲートライン（ＧＬ）と同一層に設けられ、ビアホールを通じて複数の駆動電源ライン（ＰＬ）それぞれの先端と電気的に接続することができる。
【００３２】
さらに、前記画素駆動電源は、複数の駆動電源ライン（ＰＬ）それぞれの一側端と他側端に供給することもできる。このため、複数の駆動電源ライン（ＰＬ）それぞれの一側端部は、第１基板１００の第１非表示領域に設けられた一つの第１駆動電源の共通ラインに共通して接続し、複数の駆動電源ライン（ＰＬ）それぞれの他側端は、第１基板１００の第２非表示領域に設けられた一つの第２駆動電源の共通ラインに共通して接続する。この場合には、本例は、第１及び第２駆動電源の共通ラインを通じて複数の駆動電源ライン（ＰＬ）それぞれの上側端および下側端それぞれに画素駆動電源を印加することにより、複数の駆動電源ライン（ＰＬ）それぞれの位置別のライン抵抗などにより、複数の駆動電源ライン（ＰＬ）それぞれで発生する駆動電源の電圧降下を最小限に抑えることができる。
【００３３】
前記第１及び第２駆動電源の共通ラインのそれぞれは、複数のゲートライン（ＧＬ）と同一層に設けられ、ビアホールを通じて複数の駆動電源ライン（ＰＬ）それぞれの先端と電気的に接続することができる。
【００３４】
前記複数の共通電源ライン（ＣＬ）は、複数のゲートライン（ＧＬ）それぞれと平行するように、第１基板１００上に設けられるもので、複数のゲートライン（ＧＬ）それぞれと共に形成することができる。このような複数の共通電源ライン（ＣＬ）のそれぞれは、外部から提供される共通電源を隣接した画素（ＳＰ）に供給する。このような複数の共通電源ライン（ＣＬ）のそれぞれは、パネル駆動部９００から個別に共通電源の供給を受けることができる。この場合、パネル駆動部９００は、複数の共通電源ライン（ＣＬ）それぞれに供給される共通電源の電圧レベルを個別に制御して、発光ダイオードチップ３００の電気的特性の変化、および／または後述する駆動薄膜トランジスタの電気的特性の変化を補償することができる。
【００３５】
さらに、複数の共通電源ライン（ＣＬ）は、第１基板１００の第３及び第４非表示領域のうち少なくとも一つの非表示領域に設けられた共通電源供給ラインに共通して接続することができる。前記共通電源供給ラインは、外部から提供される共通電源を複数の共通電源ライン（ＣＬ）のそれぞれに分配する役割をする。前記共通電源供給ラインは、複数のゲートライン（ＧＬ）それぞれと電気的に分離されるように、データライン（ＤＬ）と同一層に設けられ、ビアホールを通じて複数の共通電源ライン（ＣＬ）それぞれの先端と電気的に接続することができる。
【００３６】
前記複数の画素（ＳＰ）それぞれは、ゲートライン（ＧＬ）とデータライン（ＤＬ）によって定義される画素領域に設けられる。複数の画素（ＳＰ）それぞれは、実際の光が発光する最小単位の領域として、サブ画素と定義することができる。隣接する少なくとも３つの画素（ＳＰ）は、カラー表示のための一つの単位画素を構成することができる。例えば、一つの単位画素は、隣接する赤色画素、緑色画素、および青色画素を含み、輝度向上のために白色画素をさらに含むこともできる。
【００３７】
前記複数の画素（ＳＰ）のそれぞれは、画素回路（ＰＣ）を備える。
【００３８】
前記画素回路（ＰＣ）は、画素（ＳＰ）内に定義された回路領域に設けられ、隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）および駆動電源ライン（ＰＬ）に接続し、発光ダイオードチップ３００に接続する。このような画素回路（ＰＣ）は、駆動電源ライン（ＰＬ）から供給される画素駆動電源をベースに、ゲートライン（ＧＬ）からのゲートパルスに応答してデータライン（ＤＬ）からのデータ信号に応じて発光ダイオードチップ３００に流れる電流を制御する。一例による画素回路（ＰＣ）は、スイッチング薄膜トランジスタ（Ｔ１）、駆動薄膜トランジスタ（Ｔ２）、及びコンデンサ（Ｃｓｔ）を備える。
【００３９】
前記スイッチング薄膜トランジスタ（Ｔ１）は、ゲートライン（ＧＬ）に接続したゲート電極、データライン（ＤＬ）に接続した第１電極、及び駆動薄膜トランジスタ（Ｔ２）のゲート電極（Ｎ１）に接続した第２電極を備える。ここで、前記スイッチング薄膜トランジスタ（Ｔ１）の第１および第２電極は、電流の方向に応じて、ソース電極またはドレイン電極になり得る。このような前記スイッチング薄膜トランジスタ（Ｔ１）は、ゲートライン（ＧＬ）に供給されるゲートパルスによってスイッチングされ、データライン（ＤＬ）に供給されるデータ信号を駆動薄膜トランジスタ（Ｔ２）に供給する。
【００４０】
駆動薄膜トランジスタ（Ｔ２）は、スイッチング薄膜トランジスタ（Ｔ１）から供給される電圧および／またはコンデンサ（Ｃｓｔ）の電圧によってターンオンすることにより駆動電源ライン（ＰＬ）から発光ダイオードチップ３００に流れる電流量を制御する。このため、一例による駆動薄膜トランジスタ（Ｔ２）は、前記スイッチング薄膜トランジスタ（Ｔ１）の第２電極（Ｎ１）に接続したゲート電極、駆動電源ライン（ＰＬ）に接続したドレイン電極、および発光ダイオードチップ３００に接続するソース電極を備える。このような駆動薄膜トランジスタ（Ｔ２）は、スイッチング薄膜トランジスタ（Ｔ１）から供給されるデータ信号に基づいて駆動電源ライン（ＰＬ）から発光ダイオードチップ３００に流れるデータ電流を制御することにより、データ信号に比例する明るさで発光ダイオードチップ３００を発光させる。
【００４１】
前記コンデンサ（Ｃｓｔ）は、駆動薄膜トランジスタ（Ｔ２）のゲート電極（Ｎ１）とソース電極間の重畳領域に設けられ駆動薄膜トランジスタ（Ｔ２）のゲート電極に供給されるデータ信号に対応する電圧を保存し、保存した電圧で駆動薄膜トランジスタ（Ｔ２）をターンオンさせる。
【００４２】
前記複数の発光ダイオードチップ３００のそれぞれは、該当画素（ＳＰ）の画素回路（ＰＣ）と共通電源ライン（ＣＬ）間に電気的に接続することにより画素回路（ＰＣ）、すなわち、駆動薄膜トランジスタ（Ｔ２）から共通電源ライン（ＣＬ）に流れる電流に比例する明るさで発光する。一例に係る発光ダイオードチップ３００は、赤色光、緑色光、青色光、及び白色光のうちいずれか一つの光を放出する。また、発光ダイオードチップ３００は、マイクロ発光ダイオードチップであり得る。ここで、マイクロ発光ダイオードチップは、１〜１００マイクロメートルのスケールを有することができるが、これに限定されず、画素領域のうち画素回路（ＰＣ）が占める領域を除いた残りの発光領域のサイズよりも小さいサイズを有することができる。このような発光ダイオードチップ３００の構造については後述することにする。
【００４３】
前記第２基板５００は、第１基板１００を覆うように配置されるもので、対向基板、カラーフィルタアレイ基板、または封止基板（encapsulation substrate）として定義することができる。このような第２基板５００は、第１基板１００の表示領域（ＡＡ）を囲むシーラントによって、第１基板１００と対向合着され得る。
【００４４】
さらに、本発明の一例に係る発光ダイオードディスプレイ装置は、ゲート駆動回路７００、およびパネル駆動部９００をさらに備える。
【００４５】
前記ゲート駆動回路７００は、パネル駆動部９００から入力するゲート制御信号に応じてゲートパルスを生成して、ゲートラインに供給する。一例によるゲート駆動回路７００は、各画素（ＳＰ）に設けられる薄膜トランジスタと同一な工程で、第１基板１００の第３非表示領域に内蔵される。例えば、ゲート駆動回路７００は、表示領域（ＡＡ）の左側および／または右側非表示領域に設けられ得るが、これに限定されず、ゲートラインにゲートパルスを供給することができる任意の非表示領域に設けられる。
【００４６】
選択的に、ゲート駆動回路７００は、駆動集積回路の形態で製作され得る。この場合には、一例によるゲート駆動回路７００は、複数のゲートラインと一対一で接続するように、第１基板１００の第３および／または第４非表示領域に実装され得る。他の例に係るゲート駆動回路７００は、ゲート軟性回路フィルムに実装することができ、この場合には、ゲート軟性回路フィルムは、第１基板１００の第３および／または第４非表示領域に設けられたゲートパッド部に付着され、これにより、ゲート駆動回路７００は、ゲート軟性回路フィルムとゲートパッド部を通じて複数のゲートラインと一対一で接続することができる。
【００４７】
前記パネル駆動部９００は、第１基板１００の第１非表示領域に設けられたパッド部に接続して、ディスプレイ駆動システムから供給される映像データに対応する映像を表示領域（ＡＡ）に表示する。一例によるパネル駆動部９００は、複数のデータ軟性回路フィルム９１０、複数のデータ駆動集積回路９３０、プリント回路基板９５０、タイミング制御部９７０、および電源回路９９０を含んで構成される。
【００４８】
前記複数のデータ軟性回路フィルム９１０のそれぞれは、フィルム貼付工程により、第１基板１００のパッド部に付着される。
【００４９】
前記複数のデータ駆動集積回路９３０のそれぞれは、複数のデータ軟性回路フィルム９１０のそれぞれに個別に実装される。このようなデータ駆動集積回路９３０は、タイミング制御部９７０から提供される画素データとデータ制御信号を受信し、データ制御信号に基づいて画素データをアナログ形式の画素別のデータ電圧に変換して、該当するデータライン（ＤＬ）に供給する。
【００５０】
前記プリント回路基板９５０は、複数のデータ軟性回路フィルム９１０と接続する。プリント回路基板９５０は、タイミング制御部９７０と、電源回路９９０を支持し、パネル駆動部９００の構成間の信号および電源を伝達する役割をする。
【００５１】
前記タイミング制御部９７０は、プリント回路基板９５０に実装され、プリント回路基板９５０に設けられたユーザコネクタを通じてディスプレイ駆動システムから提供される映像データとタイミング同期信号を受信する。タイミング制御部９７０は、タイミング同期信号に基づいて映像データを表示領域（ＡＡ）の画素配置構造に適合するように整列して画素データを生成し、生成した画素データを、データ駆動集積回路９３０に提供する。また、タイミング制御部９７０は、タイミング同期信号に基づいて、データ制御信号とゲート制御信号それぞれを生成して、複数のデータ駆動集積回路９３０およびゲート駆動回路７００それぞれの駆動タイミングを制御する。
【００５２】
前記電源回路９９０は、プリント回路基板９５０に実装され、外部から入力する入力電源を用いて、表示領域（ＡＡ）に映像を表示するために必要な各種電圧を生成して、該当構成に供給する。
【００５３】
さらに、前記パネル駆動部９００は、プリント回路基板９５０に接続した制御ボードをさらに含むことができる。この場合には、前記タイミング制御部９７０と、電源回路９９０は、プリント回路基板９５０に実装せずに制御ボードに実装する。これにより、前記プリント回路基板９５０は、複数のデータ軟性回路フィルム９１０と制御ボード間の信号および電源を伝達する役割だけをする。
【００５４】
図３は、図２に示された発光ダイオードチップを説明するための平面図であり、図４は、図３に示された線Ｉ−Ｉ’の断面図である。
【００５５】
図３及び図４を参照すると、本例に係る発光ダイオードチップ３００は、半導体基板３１０、第１発光ダイオード（Ｄ１）、第２発光ダイオード（Ｄ２）、絶縁層３１５、第１電極（Ｅ１）及び第２電極（Ｅ２）を備える。
【００５６】
前記半導体基板３１０は、第１発光ダイオード（Ｄ１）と第２発光ダイオード（Ｄ２）それぞれの製造のための基板として用いられる。半導体基板３１０は、第１発光ダイオード（Ｄ１）が設けられる第１領域（Ａ１）、第２発光ダイオード（Ｄ２）が設けられる第２領域（Ａ２）を含む。一例による半導体基板３１０は、サファイア基板（sapphire substrate）またはシリコン基板などの半導体物質を含むことができる。このような半導体基板３１０は、一定の光透過率を有する。
【００５７】
前記第１発光ダイオード（Ｄ１）は、半導体基板３１０の第１領域（Ａ１）上に設けられる。一例による第１発光ダイオード（Ｄ１）は、発光層（ＥＬ）、第１パッド（Ｐ１）及び第２パッド（Ｐ２）を備える。
【００５８】
前記発光層（ＥＬ）は、第１パッド（Ｐ１）と第２パッド（Ｐ２）間に流れる電流に応じた電子と正孔の再結合によって発光する。一例による発光層（ＥＬ）は、第１半導体層３２０、活性層３３０、及び第２半導体層３５０を備える。
【００５９】
前記第１半導体層３２０は、活性層３３０に電子を提供する。一例による第１半導体層３２０は、ｎ−ＧａＮ系半導体物質からなり得、ｎ−ＧａＮ系半導体物質としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎＧａＮなどが挙げられる。ここで、第１半導体層３２０のドーピングに用いられる不純物としては、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅ、またはＣなどを用いることができる。
【００６０】
前記活性層３３０は、第１半導体層３２０の一側上に設けられる。このような活性層３３０は、井戸層と井戸層よりもバンドギャップが高い障壁層を有する多重量子井戸（MQW;Multi Quantum Well）構造を有する。一例による活性層３３０は、ＩｎＧａＮ／ＧａＮなどの多重量子井戸構造を有することができる。
【００６１】
前記第２半導体層３５０は、活性層３３０上に設けられ、活性層３３０に正孔を提供する。一例による第２半導体層３５０は、ｐ−ＧａＮ系半導体物質からなり得、ｐ−ＧａＮ系半導体物質としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎＧａＮなどが挙げられる。ここで、第２半導体層３５０のドーピングに用いられる不純物としては、Ｍｇ、Ｚｎ、またはＢｅなどを用いることができる。
【００６２】
前記第１パッド（Ｐ１）は、第２半導体層３５０上に設けられる。一例による第１パッド（Ｐ１）は、第２半導体層３５０に正孔を提供する第１発光ダイオード（Ｄ１）のアノード電極として用いることができる。このような第１パッド（Ｐ１）は、第１電極（Ｅ１）と電気的に接続する。
【００６３】
前記第２パッド（Ｐ２）は、活性層３３０と第２半導体層３５０から電気的に分離されるように、第１半導体層３２０の他側上に設けられる。一例による第２パッド（Ｐ２）は、第１半導体層３２０に電子を提供する第１発光ダイオード（Ｄ１）のカソード電極に用いることができる。このような第２パッド（Ｐ２）は、第２電極（Ｅ２）と電気的に接続する。
【００６４】
一例による第１及び第２パッド（Ｐ１、Ｐ２）のそれぞれは、発光ダイオードチップ３００の光放出方向によって導電性透明物質または導電性反射物質からなり得る。一例としては、導電性透明物質は、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）などを挙げられるが、これに限定されない。また、導電性反射物質は、Ａｕ、Ｗ、Ｐｔ、Ｓｉ、Ｉｒ、Ａｇ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒなどの金属物質およびその合金の中のいずれか一つ以上を含む物質からなり得るが、これに限定されない。例えば、発光ダイオードチップ３００に放出される光を半導体基板３１０の方に進行させる場合には、第１及び第２パッド（Ｐ１、Ｐ２）のそれぞれは、導電性反射物質からなり、発光ダイオードチップ３００に放出される光を半導体基板３１０とは反対の方向に進行させる場合には、第１及び第２パッド（Ｐ１、Ｐ２）のそれぞれは、導電性透明物質からなり得る。
【００６５】
前記第２発光ダイオード（Ｄ２）は、第１発光ダイオード（Ｄ１）と平行するように半導体基板３１０の第２領域（Ａ２）上に設けられる。一例による第２発光ダイオード（Ｄ２）は、発光層（ＥＬ）、第１パッド（Ｐ１）及び第２パッド（Ｐ２）を備える。このような構成を有する第２発光ダイオード（Ｄ２）は、第１発光ダイオード（Ｄ１）と同一な工程によって同一な構造で形成されるので、これに対する具体的な説明は省略する。
【００６６】
前記絶縁層３１５は、第１及び第２発光ダイオード（Ｄ１、Ｄ２）を覆うように半導体基板３１０に設けられる。つまり、絶縁層３１５は、第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの前面と側面を囲むように、半導体基板３１０上に設けることによって、第１および第２発光ダイオード（Ｄ１、Ｄ２）間を電気的に絶縁しながら外部の衝撃からの損傷を防止する。一例による絶縁層３１５は、シリコン酸化物（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）のような無機物質で構成したり、ベンゾシクロブテン（benzocyclobutene）またはフォトアクリル（photo acryl）のような有機物質からなり得る。
【００６７】
前記第１電極（Ｄ１）は、絶縁層３１５上に設けられ、第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第１パッド（Ｐ１）に共通して接続する。すなわち、第１電極（Ｄ１）は、第１発光ダイオード（Ｄ１）の第１パッド（Ｐ１）と第２発光ダイオード（Ｄ２）の第１パッド（Ｐ１）のそれぞれと重畳するように絶縁層３１５に設けられた第１パッドコンタクトホール（ＰＣＨ１）を通じて第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第１パッド（Ｐ１）に共通して接続する。このような第１電極（Ｅ１）は、絶縁層３１５上で第２電極（Ｅ２）を迂回して、第１および第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第１パッド（Ｐ１）に共通に接続し、これにより第１および第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第１パッド（Ｐ１）は、互いに並列接続する。
【００６８】
一例による第１電極（Ｅ１）は、第１接続電極（Ｐ１ａ）、第２接続電極（Ｐ１ｂ）およびブリッジ電極（Ｐ１ｃ）を備えることができる。
【００６９】
前記第１接続電極（Ｐ１ａ）は、半導体基板３１０に定義された第１領域（Ａ１）上の絶縁層３１５に設けられ、第１パッドコンタクトホール（ＰＣＨ１）を通じて第１発光ダイオード（Ｄ１）の第１パッド（Ｐ１）に接続する。
【００７０】
前記第２接続電極（Ｐ１ｂ）は、半導体基板３１０に定義された第２領域（Ａ２）上の絶縁層３１５に設けられ、第１パッドコンタクトホール（ＰＣＨ１）を通じて第２発光ダイオード（Ｄ２）の第１パッド（Ｐ１）に接続する。このような第２接続電極（Ｐ１ｂ）は、絶縁層３１５上で、ブリッジ電極（Ｐ１ｃ）と第２電極（Ｅ２）を間に置いて第１接続電極（Ｐｌａ）と並んで設けられる。
【００７１】
前記ブリッジ電極（Ｐ１ｃ）は、第１及び第２発光ダイオード（Ｄ１、Ｄ２）間の絶縁層３１５上に設けられ、第１接続電極（Ｐ１ａ）と第２接続電極（Ｐ１ｂ）を電気的に接続する。
【００７２】
前記第２電極（Ｅ２）は、絶縁層３１５上に設けられ、第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第２パッド（Ｐ２）に共通して接続する。すなわち、第２電極（Ｅ２）は、第１発光ダイオード（Ｄ１）の第２パッド（Ｐ２）と第２発光ダイオード（Ｄ２）の第２パッド（Ｐ２）それぞれと重畳するように絶縁層３１５に設けられた第２パッドコンタクトホール（ＰＣＨ２）を通じて第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第２パッド（Ｐ２）に共通に接続し、これにより、第１及び第２発光ダイオード（Ｄ１、Ｄ２）それぞれの第２パッド（Ｐ２）は、互いに並列接続する。
【００７３】
一例による第１及び第２電極（Ｅ１、Ｅ２）それぞれは、発光ダイオードチップ３００の光放出方向によって導電性透明性物質または導電性反射物質からなり得る。一例としては、導電性透明物質は、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）などを挙げることができるが、これに限定されない。また、導電性反射物質は、Ａｕ、Ｗ、Ｐｔ、Ｓｉ、Ｉｒ、Ａｇ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒなどの金属物質とその合金の中のいずれか一つ以上を含む物質からなり得るが、これに限定されない。例えば、発光ダイオードチップ３００に放出される光を半導体基板３１０の方に進行させる場合には、第１および第２電極（Ｅ１、Ｅ２）それぞれは、導電性反射物質からなり、発光ダイオードチップ３００に放出される光を半導体基板３１０とは反対の方向に進行させる場合には、第１および第２電極（Ｅ１、Ｅ２）それぞれは、導電性透明物質からなり得る。
【００７４】
このような本例に係る発光ダイオードチップ３００は、第１及び第２電極（Ｅ１、Ｅ２）を有する第１部分３００ａ及び半導体基板３１０の背面と対応する第２部分３００ｂを有する。このような発光ダイオードチップ３００は、チップ実装工程によって、第１基板１００に設けられた各画素領域に実装され、画素回路（ＰＣ）と共通電源ライン（ＣＬ）間に電気的に接続する。例えば、発光ダイオードチップ３００の第１電極（Ｅ１）は、画素回路（ＰＣ）、すなわち、駆動薄膜トランジスタ（Ｔ２）のソース電極に電気的に接続し、発光ダイオードチップ３００の第２電極（Ｅ２）は、共通電源ライン（ＣＬ）に電気的に接続する。これにより、発光ダイオードチップ３００は、該当する画素回路（ＰＣ）の駆動薄膜トランジスタ（Ｔ２）から供給されるデータ電流によって発光する。
【００７５】
本例に係る発光ダイオードチップ３００は、半導体基板３１０上に電気的に並列接続した２つの発光ダイオード（Ｄ１、Ｄ２）を有することで、２つの発光ダイオード（Ｄ１、Ｄ２）のいずれか一つを冗長性発光ダイオードとして用いることができる。したがって、本例では、発光ダイオードチップの不良を最小限に抑えることができ、冗長性発光ダイオードを各画素に追加で配置する必要がないので、転写工程（またはチップ実装工程）時間を減らし、量産性を向上させることができる。
【００７６】
図５は、本出願の一例に係る発光ダイオードチップを駆動薄膜トランジスタに転写した接続構造を説明するための図である。
【００７７】
図５を図２と結びつけると、本例に係る発光ダイオードディスプレイ装置は、複数の画素（ＳＰ）、第１平坦化層１１０、発光ダイオードチップ３００、画素電極（ＡＥ）、および共通電極（ＣＥ）を備える。
【００７８】
前記複数の画素（ＳＰ）それぞれは、第１基板１００上に設けられた駆動薄膜トランジスタ（Ｔ２）を含む画素回路（ＰＣ）を備える。
【００７９】
駆動薄膜トランジスタ（Ｔ２）は、ゲート電極（ＧＥ）、半導体層（ＳＣＬ）、オーミックコンタクト層（ＯＣＬ）、ソース電極（ＳＥ）、およびドレイン電極（ＤＥ）を備える。
【００８０】
前記ゲート電極（ＧＥ）は、第１基板１００上にゲートライン（ＧＬ）と共に形成される。このようなゲート電極（ＧＥ）は、ゲート絶縁層１０３によって覆われる。
【００８１】
前記ゲート絶縁層１０３は、無機物質からなる単一層または複数の層で構成することができ、シリコン酸化物（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）などで構成することができる。
【００８２】
前記半導体層（ＳＣＬ）は、ゲート電極（ＧＥ）と重畳（overlap）するように、ゲート絶縁層１０３上に予め設定されたパターン（または島）の形態で設けられる。このような半導体層（ＳＣＬ）は、アモルファスシリコン（amorphous silicon）、多結晶シリコン（polycrystalline silicon）、酸化物（oxide）および有機物（organic material）の中のいずれかひとつから成る半導体物質で構成され得るが、これに限定されない。
【００８３】
前記オーミックコンタクト層（ＯＣＬ）は、半導体層（ＳＣＬ）上に予め設定されたパターン（または島）の形態で備えられる。ここで、オーミックコンタクト層（ＰＣＬ）は、半導体層（ＳＣＬ）とソース／ドレイン電極（ＳＥ、ＤＥ）間のオーミックコンタクトのためのものであり、省略可能である。
【００８４】
前記ソース電極（ＳＥ）は、半導体層（ＳＣＬ）の一側と重畳するようにオーミックコンタクト層（ＯＣＬ）の一側上に形成される。ソース電極（ＳＥ）は、データライン（ＤＬ）および駆動電源ライン（ＰＬ）と共に形成される。
【００８５】
前記ドレイン電極（ＤＥ）は、半導体層（ＳＣＬ）の他側と重畳しながら、ソース電極（ＳＥ）と離隔するようにオーミックコンタクト層（ＯＣＬ）の他側上に形成される。前記ドレイン電極（ＤＥ）は、ソース電極（ＳＥ）と共に形成されるもので、隣接する駆動電源ライン（ＰＬ）から分岐したり、突出したりする。
【００８６】
付加的に、画素回路（ＰＣ）を構成するスイッチング薄膜トランジスタ（Ｔ１）は、前記駆動薄膜トランジスタ（Ｔ２）と同一な構造で形成される。ここで、スイッチング薄膜トランジスタ（Ｔ１）のゲート電極は、ゲートライン（ＧＬ）から分岐したり突出したりして、スイッチング薄膜トランジスタ（Ｔ１）の第１電極は、データライン（ＤＬ）から分岐したり突出したりして、スイッチング薄膜トランジスタ（Ｔ１）の第２電極は、ゲート絶縁層１０３に設けられたビアホールを通じて駆動薄膜トランジスタ（Ｔ２）のゲート電極（ＧＥ）と接続する。
【００８７】
前記画素回路（ＰＣ）は、層間絶縁層１０５によって覆うことができる。前記層間絶縁層１０５は、駆動薄膜トランジスタ（T2）を含む画素回路（ＰＣ）を覆うように、第１基板１００の全面に設けられる。一例による層間絶縁層１０５は、シリコン酸化物（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）のような無機物質で構成したり、ベンゾシクロブテン（benzocyclobutene）またはフォトアクリル（photo acryl）のような有機物質からなり得る。このような層間絶縁層１０５は、省略可能である。
【００８８】
前記第１平坦化層（または保護層）１１０は、画素（ＳＰ）、すなわち画素回路（ＰＣ）を覆うように基板１００の全面に設けたり、層間絶縁層１０５を覆うように、第１基板１００の全面に設けたりできる。このような第１平坦化層１１０は、駆動薄膜トランジスタ（Ｔ２）を含む画素回路（ＰＣ）を保護しながら、層間絶縁層１０５上に平坦面を提供する。一例による第１平坦化層１１０は、フォトアクリル（photo acryl）またはベンゾシクロブテン（benzocyclobutene）のような有機物質からなり得るが、工程の便宜上、フォトアクリル物質からなることが好ましい。
【００８９】
前記発光ダイオードチップ３００は、転写方式を通じて画素回路（ＰＣ）と接続する。発光ダイオードチップ３００は、画素回路（ＰＣ）と接続した第１及び第２電極（Ｅ１、Ｅ２）を有する第１部分３００ａ及び第１部分３００ａとは反対の第２部分３００ｂを有し、一例に係る発光ダイオードチップ３００は、発光層（ＥＬ）、第１電極（Ｅ１）、及び第２電極（Ｅ２）を備え、これらに対する具体的な説明は、前述したので省略する。
【００９０】
前記画素電極（ＡＥ）は、駆動薄膜トランジスタ（Ｔ２）と、発光ダイオードチップ３００の第１電極（Ｅ１）に電気的に接続するもので、アノード電極として定義することができる。画素電極（ＡＥ）は、発光ダイオードチップ３００の第１電極（Ｅ１）と駆動薄膜トランジスタ（Ｔ２）に重畳する第１平坦化層１１０上に設けられる。このような画素電極（ＡＥ）は、層間絶縁層１０５と、第１平坦化層１１０を貫通して設けられた第１回路コンタクトホール（ＣＣＨ１）を通じて、駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）に電気的に接続し、発光ダイオードチップ３００の第１電極（Ｅ１）に電気的に接続する。これにより、発光ダイオードチップ３００の第１電極（Ｅ１）は、画素電極（ＡＥ）を通じて駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）と電気的に接続する。このように、画素電極（ＡＥ）は、発光ダイオードディスプレイ装置が前面発光（top emission）方式の場合、透明導電性物質からなり、発光ダイオードディスプレイ装置がバックライト（bottom emission）方式の場合は、光反射導電性物質からなり得る。ここで、透明導電性物質は、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）などが挙げられるが、これに限定されない。光反射導電性物質は、Ａｌ、Ａｇ、Ａｕ、Ｐｔ、またはＣｕなどが挙げられるが、これに限定されない。光反射導電性物質からなる画素電極（ＡＥ）は、光反射導電性物質を含む単一層又は前記単一層を積層した多重層からなり得る。
【００９１】
前記第１回路コンタクトホール（ＣＣＨ１）は、駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部と重畳する層間絶縁層１０５と、第１平坦化層１１０に設けられて駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部を露出させる。このような第１回路コンタクトホール（ＣＣＨ１）は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程によって駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部と重畳する層間絶縁層１０５と第１平坦化層１１０を除去して設けることができる。
【００９２】
前記共通電極（ＣＥ）は、発光ダイオードチップ３００の第２電極（Ｅ２）と共通電源ライン（ＣＬ）に電気的に接続するもので、カソード電極と定義することができる。共通電極（ＣＥ）は、発光ダイオードチップ３００の第２電極（Ｅ２）と共通電源ライン（ＣＬ）に重畳する第１平坦化層１１０上に設けられる。ここで、共通電極（ＣＥ）は、画素電極（ＡＥ）と同一な物質からなり得る。このような共通電極（ＣＥ）は、ゲート絶縁層１０３と層間絶縁層１０５および、第１平坦化層１１０を貫通して設けられた第２回路コンタクトホール（ＣＣＨ２）を通じて共通電源ライン（ＣＬ）に電気的に接続し、発光ダイオードチップ３００の第２電極（Ｅ２）に電気的に接続する。これにより、発光ダイオードチップ３００の第２電極（Ｅ２）は、共通電極（ＣＥ）を通じて共通電源ライン（ＣＬ）と電気的に接続する。
【００９３】
前記第２回路コンタクトホール（ＣＣＨ２）は、共通の電源ライン（ＣＬ）の一部と重畳するゲート絶縁層１０３と層間絶縁層１０５および、第１平坦化層１１０に設けられ、共通電源ライン（ＣＬ）の一部を露出させる。このような第２回路コンタクトホール（ＣＣＨ２）はフォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、共通電源ライン（ＣＬ）の一部と重畳するゲート絶縁層１０３と層間絶縁層１０５および、第１平坦化層１１０を除去して設けられる。
【００９４】
前記画素電極（ＡＥ）及び前記共通電極（ＣＥ）は、第１及び第２回路コンタクトホール（ＣＣＨ１、ＣＣＨ２）を含む第１平坦化層１１０上に電極物質を蒸着する蒸着工程とフォトリソグラフィー工程およびエッチング工程を用いた電極パターニング工程によって同時に設けられる。
【００９５】
本例に係る発光ダイオードディスプレイ装置は、第２基板５００をさらに備える。
【００９６】
前記第２基板５００は、第１基板１００のパッド部を除いた残りの部分を覆うように配置することによって、第１基板１００上に設けられた画素アレイを保護するもので、カラーフィルタアレイ基板、対向基板、または封止基板と定義することができる。例えば、一例に係る第２基板５００は、透明なガラス材質または透明プラスチック材質からなり得るが、これに限定されない。
【００９７】
一例による第２基板５００は、ブラックマトリックス５１０を備える。
【００９８】
前記ブラックマトリックス５１０は、第１基板１００に設けられた各画素（ＳＰ）の開口領域を定義する。つまり、ブラックマトリックス５１０は、各画素（ＳＰ）の発光ダイオードチップ３００と重畳する開口領域を除いた残りの遮光領域と重畳する第２基板５００上に設けられることで、隣接する開口領域間の混色を防止する。一例によるブラックマトリクス５１０は、複数のゲートライン（ＧＬ）と、複数の共通電源ライン（ＣＬ）および、各画素（ＳＰ）の画素回路（ＰＣ）それぞれを覆う複数の第１遮光パターン、複数のデータライン（ＤＬ）と、複数の駆動電源ライン（ＰＬ）それぞれを覆う複数の第２遮光パターン、及び第２基板５００の端部を覆う第３遮光パターンを備えることができる。ここで、第１〜第３遮光パターンは、同一な層に設けることができ、これによりブラックマトリックス５１０は、メッシュ形態を有し得る。
【００９９】
さらに、第２基板５００は、ブラックマトリックス５１０によって定義される開口領域に設けられた光抽出層５３０をさらに備えることができる。前記光抽出層５３０は、透明物質からなり、発光ダイオードチップ３００から放出される光を外部に抽出する役割をする。発光ダイオードチップ３００と向き合う光抽出層５３０の対向面は、発光ダイオードチップ３００から放出される光の直進性を向上させるためのレンズ形状を有することができる。このような光抽出層５３０は、第２基板５００に設けられたブラックマトリックス５１０と開口領域間の段差を最小限にする役割もある。
【０１００】
一方、各画素（ＳＰ）に配置された発光ダイオードチップ３００が白色光を放出する場合には、第２基板５００は、前記光抽出層５３０の代わりに開口領域に設けられたカラーフィルタ層５３０を備える。
【０１０１】
前記カラーフィルタ層５３０は、複数の画素（ＳＰ）それぞれに定義された色相に対応する赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタを備えることができる。このようなカラーフィルタ層５３０は、画素（ＳＰ）から放出される白色光の中で、該当画素と対応する色相の波長を有する光のみを透過させる。
【０１０２】
本例に係る発光ダイオードディスプレイ装置は、画素（ＳＰ）と、発光ダイオードチップ３００を含む第１基板１００の上面を覆う封止層（encapsulation layer）１６０をさらに備える。
【０１０３】
前記封止層１６０は、画素（ＳＰ）と、発光ダイオードチップ３００を覆うように、第２基板５００と第１基板１００の間に設けられる。つまり、封止層１６０は、画素（ＳＰ）と、発光ダイオードチップ３００を含む第１基板１００の上面にコーティングすることによって、第１基板１００に設けられた画素（ＳＰ）および発光ダイオードチップ３００を保護する。一例による封止層１６０は、ＯＣＡ（optical clear adhesive）またはＯＣＲ（optical clear resin）であり得るが、これに限定されない。
【０１０４】
一例による封止層１６０は、熱および／または光硬化性樹脂からなり、液状状態で第１基板１００の上面にコーティングした後、熱および／または光を用いた硬化工程により硬化することができる。ここで、封止層１６０の硬化工程は、第１基板１００の上面にコーティングした封止層１６０と第２基板５００の合着工程以後に行なうことができる。このような封止層１６０は、第１基板１００と第２基板５００の合着工程時、第２基板５００が押さえられることを緩衝する役割もする。
【０１０５】
本例に係る発光ダイオードディスプレイ装置は、第１基板１００と発光ダイオードチップ３００の間に配置された反射層１０１をさらに備える。
【０１０６】
前記反射層１０１は、発光ダイオードチップ３００と重畳するようにゲート絶縁層１０３と第１基板１００間に配置する。一例による反射層１０１は、駆動薄膜トランジスタ（Ｔ２）のゲート電極（ＧＥ）と同一の物質からなり、ゲート電極（ＧＥ）と同一な層に設けることができる。このような反射層１０１は、発光ダイオードチップ３００から入射する光を第２基板５００の方に反射させる。これにより、本例に係る発光ダイオードディスプレイ装置は、反射層１０１を含むことにより、前面発光（top emission）構造を有する。
【０１０７】
選択的に、前記反射層１０１は、駆動薄膜トランジスタ（Ｔ２）のソース／ドレイン電極（ＳＥ／ＤＥ）と同一の物質からなり、ソース／ドレイン電極（ＳＥ／ＤＥ）と同一の層に設けてもよい。
【０１０８】
このように、本例では、発光ダイオードチップ３００と画素回路（ＰＣ）を接続する画素電極（ＡＥ）及び前記共通電極（ＣＥ）を同時に形成することができるので、電極の接続工程を単純化することができ、発光ダイオードチップ３００と画素回路（ＰＣ）を接続する工程の時間を大幅に短縮させ、これにより発光ダイオードディスプレイ装置の生産性を向上させることができる。
【０１０９】
図６は、図２に示した一つの画素で駆動薄膜トランジスタと発光ダイオードチップの接続構造を説明するための断面図である。
【０１１０】
図６を図２の結びつけると、本例に係る発光ダイオードディスプレイ装置は、複数の画素（ＳＰ）、第１平坦化層１１０、凹部１３０、発光ダイオードチップ３００、第２平坦化層１４０、画素電極（ＡＥ）、および共通電極（ＣＥ）を備える。
【０１１１】
前記複数の画素（ＳＰ）と第１平坦化層１１０それぞれは、図５に示したのと同様であるため、これに対する重複説明は省略する。
【０１１２】
前記凹部１３０は、画素（ＳＰ）で定義された発光領域に設けられ、発光ダイオードチップ３００を収納する。ここで、画素（ＳＰ）の発光領域は、発光ダイオードチップ３００と重畳する領域を含んで定義されるもので、より詳細には、画素領域のうち画素回路（ＰＣ）が設けられた回路領域を除いた残りの領域として定義することができる。
【０１１３】
一例による凹部１３０は、画素回路（ＰＣ）を覆うように第１基板１００上に設けられた第１平坦化層１１０から一定の深さ（Ｄ１）を有するように凹に設けられる。ここで、凹部１３０は、発光ダイオードチップ３００の厚さ（または全体の高さ）に対応する深さ（Ｄ１）を有するように、第１平坦化層１１０の上面１１０ａから凹に設けることができる。ここで、凹部１３０の底面１３０ａは、発光ダイオードチップ３００の厚さに基づいて設定された深さ（Ｄ１）を有するように画素（ＳＰ）の発光領域と重畳する第１平坦化層１１０の一部、第１平坦化層１１０の全体、第１平坦化層１１０の全体と層間絶縁層１０５の一部、または第１平坦化層１１０と層間絶縁層１０５およびゲート絶縁層１０３の全体を除去して形成することもできる。例えば、凹部１３０は、第１平坦化層１１０の上面１１０ａから２〜６マイクロメートルの深さを有するように設けることができる。このような凹部１３０の底面１３０ａの大きさは、発光ダイオードチップ３００の第２部分３００ｂよりも広いサイズを有するホーム（groove）またはカップ（cup）形態を有することができる。
【０１１４】
このような凹部１３０は、発光ダイオードチップ３００を収納することにより、発光ダイオードチップ３００の転写（transfer）工程時、発光ダイオードチップ３００のミスアライメントを最小限に抑えアライン精度を向上させ、さらに発光ダイオードチップ３００の厚さ（または高さ）によるディスプレイ装置の厚さの増加を最小限に抑える。
【０１１５】
このような凹部１３０は、発光ダイオードチップ３００を支持する。ここで、凹部１３０は、接着部材３０５を通じて発光ダイオードチップ３００を支持することができる。
【０１１６】
前記接着部材３０５は、凹部１３０の底面１３０ａと、発光ダイオードチップ３００との間に介在して、発光ダイオードチップ３００を凹部１３０の底面１３０ａに付着させる。一例による接着部材３０５は、発光ダイオードチップ３００の第２部分３００ｂ、すなわち半導体基板３１０の裏面に付着（またはコーティング）され、発光ダイオードチップ３００を凹部１３０に実装する実装工程時に凹部１３０の底面１３０ａに接着することができる。他の例に係る接着部材３０５は、凹部１３０の底面１３０ａにドッティング（dotting）して、発光ダイオードチップ３００の実装工程時に加えられる加圧力によって広がることにより、発光ダイオードチップ３００の第２部分３００ｂ、すなわち半導体基板３１０の裏面に接着することができる。これにより、凹部１３０に実装された発光ダイオードチップ３００は、接着部材３０５によって一時的に位置固定することができる。したがって、本例によると、発光ダイオードチップ３００の実装工程は、発光ダイオードチップ３００を凹部１３０の底面１３０ａに単純付着する方式で行なうことにより、発光ダイオードチップ３００の実装工程の時間が短縮され得る。
【０１１７】
一例に係る発光ダイオードチップ３００の実装工程は、赤色画素それぞれに赤色の発光ダイオードチップを実装する工程、緑色画素それぞれに緑色の発光ダイオードチップを実装する工程、および青色画素それぞれに青色の発光ダイオードチップを実装する工程を含むことができ、白色画素それぞれに白色の発光ダイオードチップを実装する工程をさらに含むことができる。
【０１１８】
一例に係る発光ダイオードチップ３００の実装工程は、画素それぞれに白色の発光ダイオードチップを実装する工程だけを含むことができる。この場合には、第１基板１００または第２基板５００は、各画素と重畳するカラーフィルタ層を備える。カラーフィルタ層は、白色光の中で該当画素と対応する色相の波長を有する光のみを透過させる。
【０１１９】
一例に係る発光ダイオードチップ３００の実装工程は、画素それぞれに第１色相の発光ダイオードチップを実装する工程だけを含むことができる。この場合には、第１基板１００または第２基板５００は、波長変換層、及び各画素と重畳するカラーフィルタ層を備える。波長変換層は、第１色相の発光ダイオードチップから入射する光の一部を基に、第２色相の光を放出する。カラーフィルタ層は、第１色相の光と第２色相の光の混合による白色光の中で、該当画素と対応する色相の波長を有する光のみを透過させる。ここで、第１色相は青色であり得、第２色相は黄色であり得る。
【０１２０】
前記第２平坦化層１４０は、発光ダイオードチップ３００を覆うように、第１平坦化層１１０上に設けられる。第２平坦化層１４０は、第１平坦化層１１０の上面と凹部１３０に配置された発光ダイオードチップ３００の周囲と発光ダイオードチップ３００の上面を覆うように、第１基板１００の全面上に設けられる。ここで、第２平坦化層１４０は、凹部１３０に配置された発光ダイオードチップ３００の周囲の空間を埋めながら、凹部１３０に配置された発光ダイオードチップ３００の第１および第２電極（Ｅ１、Ｅ２）の両方を覆うことができる程度の厚さに設けることができる。このような第２平坦化層１４０は、第１平坦化層１１０上に平坦面を提供する。また、第２平坦化層１４０は、凹部１３０に配置された発光ダイオードチップ３００の周囲の空間を埋めることにより、接着部材３０５によって凹部１３０に１次固定された発光ダイオードチップ３００を２次的に固定する役割もする。
【０１２１】
前記画素電極（ＡＥ）は、駆動薄膜トランジスタ（Ｔ２）と発光ダイオードチップ３００の第１電極（Ｅ１）に電気的に接しているもので、アノード電極として定義することができる。画素電極（ＡＥ）は、発光ダイオードチップ３００の第１電極（Ｅ１）と駆動薄膜トランジスタ（Ｔ２）に重畳する第２平坦化層１４０上に設けられる。このような画素電極（ＡＥ）は、層間絶縁層１０５と、第１平坦化層１１０及び第２平坦化層１４０を貫通して設けられた第１回路コンタクトホール（ＣＣＨ１）を通じて駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）に電気的に接続され、第２平坦化層１４０に設けられた第１電極コンタクトホール（ＥＣＨ１）を通じて発光ダイオードチップ３００の第１電極（Ｅ１）に電気的に接続する。これにより、発光ダイオードチップ３００の第１電極（Ｅ１）は、画素電極（ＡＥ）を通じて駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）と電気的に接続する。このように画素電極（ＡＥ）は、発光ダイオードディスプレイ装置が前面発光（top emission）方式の場合、透明導電性物質からなり、発光ダイオードディスプレイ装置がバックライト（bottom emission）方式の場合、光反射導電物質からなり得る。ここで、透明導電性物質は、ＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）などを挙げられるが、これに限定されない。光反射導電性物質は、Ａｌ、Ａｇ、Ａｕ、Ｐｔ、またはＣｕなどを挙げられるが、これに限定されない。光反射導電性物質からなる画素電極（ＡＥ）は、光反射導電性物質を含む単一層又は前記単一層が積層された多重層からなり得る。
【０１２２】
前記第１回路コンタクトホール（ＣＣＨ１）は、駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部と重畳する層間絶縁層１０５と、第１平坦化層１１０及び第２平坦化層１４０に設けられ駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部を露出させる。このような第１回路コンタクトホール（ＣＣＨ１）は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程によって駆動薄膜トランジスタ（Ｔ２）のソース電極（ＳＥ）の一部と重畳する層間絶縁層１０５と、第１平坦化層１１０及び第２平坦化層１４０を除去して設けることができる。
【０１２３】
前記第１電極コンタクトホール（ＥＣＨ１）は、発光ダイオードチップ３００の第１電極（Ｅ１）の一部または全体を露出させることで、第１回路コンタクトホール（ＣＣＨ１）と共に設けられる。このような第１電極コンタクトホール（ＥＣＨ１）は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、発光ダイオードチップ３００の第１電極（Ｅ１）の一部または全体と重畳する第２平坦化層１４０を削除して設けることができる。ここで、第１回路コンタクトホール（ＣＣＨ１）と第１電極コンタクトホール（ＥＣＨ１）が異なる深さを有するので、本例では、ハーフトーンマスクを用いたフォトリソグラフィー工程を通じて第２平坦化層１４０上にマスクパターンを形成し、マスクパターンを用いたエッチング工程を通じて、第１回路コンタクトホール（ＣＣＨ１）と第１電極コンタクトホール（ＥＣＨ１）それぞれを同時に形成することができる。
【０１２４】
前記共通電極（ＣＥ）は、発光ダイオードチップ３００の第２電極（Ｅ２）と共通電源ライン（ＣＬ）に電気的に接続するもので、カソード電極と定義することができる。共通電極（ＣＥ）は、発光ダイオードチップ３００の第２電極（Ｅ２）と共通電源ライン（ＣＬ）に重畳する第２平坦化層１４０上に設けられる。ここで、共通電極（ＣＥ）は、画素電極（ＡＥ）と同一の物質からなり得る。このような共通電極（ＣＥ）は、ゲート絶縁層１０３と層間絶縁層１０５と、第１平坦化層１１０及び第２平坦化層１４０を貫通して設けられた第２回路コンタクトホール（ＣＣＨ２）を通じて共通電源ライン（ＣＬ）に電気的に接続し、第２平坦化層１４０に設けられた第２電極コンタクトホール（ＥＣＨ２）を通じて発光ダイオードチップ３００の第２電極（Ｅ２）に電気的に接続する。これにより、発光ダイオードチップ３００の第２電極（Ｅ２）は、共通電極（ＣＥ）を通じて共通電源ライン（ＣＬ）と電気的に接続する。
【０１２５】
前記第２回路コンタクトホール（ＣＣＨ２）は、共通電源ライン（ＣＬ）の一部と重畳するゲート絶縁層１０３と層間絶縁層１０５と第１平坦化層１１０及び第２平坦化層１４０に設けられ、共通電源ライン（ＣＬ）の一部を露出させる。このような第２回路コンタクトホール（ＣＣＨ２）は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、共通電源ライン（ＣＬ）の一部と重畳するゲート絶縁層１０３と層間絶縁層１０５と第１平坦化層１１０及び第２平坦化層１４０を除去して設けることができる。第２回路コンタクトホール（ＣＣＨ２）は、第１回路コンタクトホール（ＣＣＨ１）と第１電極コンタクトホール（ＥＣＨ１）と共に設けられる。
【０１２６】
前記第２電極コンタクトホール（ＥＣＨ２）は、発光ダイオードチップ３００の第２電極（Ｅ２）の一部または全体を露出させるもので、第２回路コンタクトホール（ＣＣＨ２）と共に設けられる。このような第２電極コンタクトホール（ＥＣＨ２）は、フォトリソグラフィ工程とエッチング工程を用いたホールパターニング工程により、発光ダイオードチップ３００の第２電極（Ｅ２）の一部または全体と重畳する第２平坦化層１４０を削除して設けることができる。ここで、第２回路コンタクトホール（ＣＣＨ２）と第２電極コンタクトホール（ＥＣＨ２）は、第１回路コンタクトホール（ＣＣＨ１）と第１電極コンタクトホール（ＥＣＨ１）と同一なホールパターニング工程によって設けられ得る。
【０１２７】
前記画素電極（ＡＥ）及び前記共通電極（ＣＥ）は、第１及び第２回路コンタクトホール（ＣＣＨ１、ＣＣＨ２）と、第１及び第２電極コンタクトホール（ＥＣＨ１、ＥＣＨ２）を含む第２平坦化層１４０上に電極物質を蒸着する蒸着工程とフォトリソグラフィー工程およびエッチング工程を用いた電極パターニング工程によって同時に設けることができる。これにより、本例は、発光ダイオードチップ３００と画素回路（ＰＣ）を接続する画素電極（ＡＥ）及び前記共通電極（ＣＥ）を同時に形成することができるので、電極の接続工程を単純化することができ、発光ダイオードチップ３００と画素回路（ＰＣ）を接続する工程の時間を大幅に短縮させ、これにより発光ダイオードディスプレイ装置の生産性を向上させられる。
【０１２８】
図７は、図６に示した凹部の変形例を説明するのための図面である。
【０１２９】
図７を参照すると、変形例に係る各画素（ＳＰ）に設けられる凹部１３０は、同一の深さを有したり、各画素（ＳＰ）ごとに異なる深さ（Ｄ１、Ｄ２、Ｄ３）を有するように、第１平坦化層１１０から凹に形成することができる。ここで、凹部１３０の深さ（Ｄ１、Ｄ２、Ｄ３）は、第１平坦化層１１０の上面１１０ａと凹部１３０のそれぞれの底面１３０ａとの間の距離として定義することができる。
【０１３０】
各画素（ＳＰ）に設けられる凹部１３０は、一つの単位画素（ＵＰ）を構成する隣接した少なくとも３つの画素（ＳＰ１、ＳＰ２、ＳＰ３）それぞれ異なる深さ（Ｄ１、Ｄ２、Ｄ３）に設けることができる。つまり、凹部１３０は、画素に配置される発光ダイオードチップ３００の高さを基に、第１平坦化層１１０からそれぞれ異なる深さ（Ｄ１、Ｄ２、Ｄ３）で設けることで、色相別の発光ダイオードチップ間の高さの偏差（または段差）を除去したり、最小限に抑える。
【０１３１】
本例に係る発光ダイオードディスプレイ装置は、カラー画像を実現するために、赤色画素（ＳＰ１）、緑色画素（ＳＰ２）、および青色画素（ＳＰ３）を備え、発光ダイオードチップ３００は、色相別に区分して、該当する色相の画素に設けられた凹部１３０に配置する。ここで、色相別の発光ダイオードチップは、製造工程上の工程誤差などによりそれぞれ異なる高さ（または厚み）を有し得る。たとえば、色相別の発光ダイオードチップの厚みは、赤色、緑色、および青色の順に厚いことがあり得る。この場合、凹部１３０の深さ（Ｄ１、Ｄ２、Ｄ３）は、発光ダイオードチップ３００の高さに基づいて、赤色画素（ＳＰ１）、緑色画素（ＳＰ２）、および青色画素（ＳＰ３）の順に深く設けることができる。
【０１３２】
したがって、本例は、画素に配置される発光ダイオードチップ３００の高さ（または厚み）に基づいて、各画素に設けられる凹部１３０の深さをそれぞれ異なる深さに設定することにより、各画素に配置された発光ダイオードチップ３００の最上部面、例えば、第１電極（Ｅ１）の上面を同一の水平線上（ＨＬ）に位置させることができ、これにより、前記第１及び第２電極のコンタクトホールのパターニング工程で色相別の発光ダイオードチップの厚さ偏差により、発光ダイオードチップ３００の第１電極（または第２電極）が露出しないオープン不良を防止することができる。また、本例は、前面発光（top emission）構造では、各画素にそれぞれ異なる深さ（Ｄ１、Ｄ２、Ｄ３）で設ける凹部１３０を通じて、各画素の発光ダイオードチップ３００と反射層１０１間の光学距離を最適化することにより、反射層１０１の反射効率を向上させることができ、これにより、発光ダイオードチップ３００の光効率を最大化することができる。
【０１３３】
以上で説明した本発明は、前述した例および添付の図に限定されるものではなく、本発明の技術的事項を逸脱しない範囲内で、複数の置換、変形及び変更が可能であることが、本発明が属する技術分野で通常の知識を有する者にとって明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲とそれと等価概念から導出されるすべての変更または変形された形態が、本発明の範囲に含まれるものと解釈されなければならない。
【符号の説明】
【０１３４】
１００：第１基板
１０１：反射層
１１０：第１平坦化層
１３０：凹部
１４０：第２平坦化層
１６０：封止層
３００：発光ダイオードチップ
３０５：接着部材
３１５：絶縁層
５００：第２基板
７００：ゲート駆動回路
９００：パネル駆動部
【図１】
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【図２】
2018101785.tif 000004
【図３】
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【図４】
2018101785.tif 000006
【図５】
2018101785.tif 000007
【図６】
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【図７】
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