(57)【要約】【課題】容量の急激な変化を抑制することが可能な半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、第１導電形の第１半導体層と、第２導電形の第１半導体領域と、第２導電形の第２半導体領域と、側壁領域と、を含む。前記第１半導体層は、第１方向と交差した第１面及び第２面を有する。前記第１半導体領域は、第１半導体層中に設けられている。前記第２半導体領域の少なくとも一部の位置は、前記第１面の位置と、前記第１半導体領域の位置と、の間にある。前記側壁領域は、前記第１半導体領域と前記第１半導体層との間に設けられている。前記第１半導体領域は、前記第２導電形の第１層と、前記第２導電形の第２層と、を含む。前記第２層における前記第２導電形の不純物濃度は、前記第１層における前記第２導電形の不純物濃度とは異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向と交差した第１面及び第２面を有し、前記第２面から前記第１面に向かう方向は前記第１方向に沿う、第１導電形の第１半導体層と、
前記第１半導体層中に設けられた第２導電形の第１半導体領域と、
前記第１半導体領域と電気的に接続された前記第２導電形の第２半導体領域であって、前記第１方向における前記第２半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の位置と、前記第１方向における前記第１半導体領域の位置と、の間にある、前記第２半導体領域と、
前記第１導電形の第３半導体領域であって、前記第１方向における前記第３半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の前記位置と、前記第１方向における前記第２半導体領域の前記少なくとも一部の位置と、の間にある、前記第３半導体領域と、
制御電極と、
前記制御電極と前記第２半導体領域との間に設けられた第１絶縁膜と、
前記第１半導体層と電気的に接続された第１電極と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
前記第１半導体領域と前記第１半導体層との間に設けられた側壁領域と、
を備え、
前記第１半導体領域は、
前記第２導電形の第１層と、
前記第２導電形の第２層と、
を含み、前記第１層から前記第２層に向かう方向は前記第１方向に沿い、前記第２層における前記第２導電形の不純物濃度は、前記第１層における前記第２導電形の不純物濃度とは異なる、半導体装置。
【請求項２】
前記側壁領域は、絶縁体を含む、請求項１記載の半導体装置。
【請求項３】
前記絶縁体は、前記第１方向と交差する第２方向において、前記第１層、及び、前記第２層と接する、請求項２記載の半導体装置。
【請求項４】
前記側壁領域は、半導体を含む、請求項１記載の半導体装置。
【請求項５】
前記半導体は、前記第１方向と交差する第２方向において、前記第１層、及び、前記第２層と接する、請求項４記載の半導体装置。
【請求項６】
前記第１導電形の第４半導体領域をさらに備え、
前記第１方向における前記第４半導体領域の位置は、前記第１方向における前記第１面の位置と前記第１方向における前記第１半導体領域の前記位置と、の間にある、請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
第１方向と交差した第１面及び第２面を有し、前記第２面から前記第１面に向かう方向は前記第１方向に沿う、第１導電形の第１半導体層と、
前記第１半導体層中に設けられた第２導電形の第１半導体領域と、
前記第１半導体領域と電気的に接続された前記第２導電形の第２半導体領域であって、前記第１方向における前記第２半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の位置と、前記第１方向における前記第１半導体領域の位置と、の間にある、前記第２半導体領域と、
前記第１導電形の第３半導体領域であって、前記第１方向における前記第３半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の前記位置と、前記第１方向における前記第２半導体領域の前記少なくとも一部の位置と、の間にある、前記第３半導体領域と、
制御電極と、
前記制御電極と前記第２半導体領域との間に設けられた第１絶縁膜と、
前記第１半導体層と電気的に接続された第１電極と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備え、
前記第１方向と交差する方向において前記１半導体領域と前記第１半導体層との間に空隙があり、
前記第１半導体領域は、
前記第２導電形の第１層と、
前記第２導電形の第２層と、
を含み、前記第１層から前記第２層に向かう方向は、前記第１方向に沿い、前記第２層における前記第２導電形の不純物濃度は、前記第１層における前記第２導電形の不純物濃度とは異なる、半導体装置。
【請求項８】
前記第１半導体層は、第１導電形の半導体部分領域を含み、
前記第１方向と交差する方向において、前記半導体部分領域は、前記第２半導体領域及び前記第３半導体領域と重なる、請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
第１方向と交差した第１面及び第２面を有し、前記第２面から前記第１面に向かう方向は前記第１方向に沿う、第１導電形の第１半導体膜の前記第１面に、溝を形成する工程と、
前記溝の側面の上に、絶縁体を含む側壁領域を形成する工程と、
選択エピタキシャル成長法を用いて、前記溝内に、第２導電形の第１層と、前記第１層と第２導電形の不純物濃度が異なった、第２導電形の第２層と、を含む第１半導体領域を形成する工程と、
前記第１面から、前記第１半導体膜に、前記第１半導体領域と電気的に接続された、前記第２導電形の第２半導体領域を形成する工程と、
前記第２半導体領域の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に制御電極を形成する工程と、
前記第２半導体領域の一部の上に前記第１導電形の第３半導体領域を形成する工程と、
前記第１半導体膜と電気的に接続された第１電極を形成する工程と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項１０】
前記溝内に前記第１半導体領域を形成した後、前記溝から前記絶縁体を除去する工程をさらに備えた、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記溝から絶縁体を除去した後、前記第１層と前記第１半導体膜との間、及び、前記第２層と前記第１半導体膜との間に半導体を形成する工程をさらに備えた、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１半導体領域の一部を除去する工程をさらに備え、
前記溝の側面の上に前記絶縁体を含む前記側壁領域を形成する前記工程は、
前記絶縁体を、前記第１面の上、前記溝の第１側面の上、前記溝の第２側面の上、及び、前記溝の底面の上に形成する工程と、
前記絶縁体の、前記第１面の上の部分、及び、前記底面の上の部分を除去する工程と、
を、含み、
前記第１半導体領域を形成する工程は、
選択エピタキシャル成長法を用いて、第２導電形の第１層と、前記第１層と第２導電形の不純物濃度が異なった、第２導電形の第２層と、を含む第１半導体領域を、前記溝内と、前記第１半導体膜の第１面の上と、に形成する工程、
を、含み、
前記第１半導体領域の一部を除去する前記工程は、前記第１面の上に形成された前記第１半導体領域の一部を除去することを含む、請求項９〜１１のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えば、ＤＴＭＯＳでは、低電圧でｎ形ドリフト層を空乏化し、高電圧印加時のｎ形ドリフト層の電界強度を均一にする。これにより、高い耐圧を確保する。このような半導体装置において、容量の急激な変化を抑制することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、容量の急激な変化を抑制することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１導電形の第１半導体層と、第２導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、制御電極と、第１絶縁膜と、第１電極と、第２電極と、側壁領域と、を含む。前記第１半導体層は、第１方向と交差した第１面及び第２面を有する。前記第２面から前記第１面に向かう方向は前記第１方向に沿う。前記第１半導体領域は、第１半導体層中に設けられている。前記第２半導体領域は、前記第１半導体領域と電気的に接続されている。前記第１方向における前記第２半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の位置と、前記第１方向における前記第１半導体領域の位置と、の間にある。前記第１方向における前記第３半導体領域の少なくとも一部の位置は、前記第１方向における前記第１面の前記位置と、前記第１方向における前記第２半導体領域の前記少なくとも一部の位置と、の間にある。前記第１絶縁膜は、前記制御電極と前記第２半導体領域との間に設けられている。前記第１電極は、前記第１半導体層と電気的に接続されている。前記第２電極は、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。前記側壁領域は、前記第１半導体領域と前記第１半導体層との間に設けられている。前記第１半導体領域は、前記第２導電形の第１層と、前記第２導電形の第２層と、を含む。前記第１層から前記第２層に向かう方向は前記第１方向に沿う。前記第２層における前記第２導電形の不純物濃度は、前記第１層における前記第２導電形の不純物濃度とは異なる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置を例示する模式断面図である。
【図２】図２は、参考例に係るドレイン電圧と、ドレイン〜ソース間容量と、の関係を示す模式図である。
【図３】図３は、第１実施形態に係るドレイン電圧と、ドレイン〜ソース間容量と、の関係を示す模式図である。
【図４】図４（ａ）〜図４（ｈ）は、第１実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。
【図５】図５は、１つの製造方法に従って製造された半導体装置を示す模式断面図である。
【図６】図６は、第２実施形態に係る半導体装置を例示する模式断面図である。
【図７】図７（ａ）〜図７（ｂ）は、第２実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。
【図８】図８は、第３実施形態に係る半導体装置を例示する模式断面図である。
【図９】図９（ａ）〜図９（ｃ）は、第３実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。
【図１０】図１０（ａ）〜図１０（ｅ）は、第４実施形態に係る半導体装置の製造方法を例示する模式断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式断面図である。図１には、第１方向、第２方向、及び、第３方向が示される。本明細書では、第１方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第２方向とする。第２方向はＸ軸方向である。Ｚ軸方向、及び、Ｘ軸方向のそれぞれと交差、例えば、直交する１つの方向を第３方向とする。第３方向はＹ軸方向である。第１実施形態において、半導体は、例えば、シリコン（Ｓｉ）である。しかし、Ｓｉ以外の半導体とすることも可能である。また、Ｓｉは、炭素（Ｃ）を含んでいてもよい。
【０００９】
図１に示すように、第１実施形態に係る半導体装置は、第１導電形の第１半導体層１と、第２導電形の第１半導体領域１０と、第２導電形の第２半導体領域２０と、第１導電形の第３半導体領域３０と、制御電極Ｇと、第１絶縁膜６０と、第１電極Ｄと、第２電極Ｓと、側壁領域５０と、を含む。
【００１０】
第１半導体層１は、Ｚ軸方向において、Ｚ軸方向と交差した第１面１ａと、第２面１ｂと、を有する。第２面１ｂから第１面１ａに向かう方向は、Ｚ軸方向に沿う。第１半導体層１は、例えば、ｎ形ドレイン領域である。第１半導体層１は、低濃度ｎ形ドレイン層２と、高濃度ｎ＋形ドレイン層３と、含む。高濃度ｎ＋形ドレイン層３のｎ形不純物の濃度は、低濃度ｎ形ドレイン層２のｎ形不純物濃度よりも、高い。低濃度ｎ形ドレイン層２は、第１半導体層１の第１面１ａ側に、設けられている。高濃度ｎ＋形ドレイン層３は、第１半導体層１の第２面１ｂ側に、設けられている。低濃度ｎ形ドレイン層２は、高濃度ｎ＋形ドレイン層３の上に、設けられている。低濃度ｎ形ドレイン層２は、高濃度ｎ＋形ドレイン層３と接する。例えば、低濃度ｎ形ドレイン層２は、ｎ形ドリフト層である。
【００１１】
第１半導体領域１０は、Ｚ軸方向に沿って、第１半導体層１内に、設けられている。第１半導体領域１０は、例えば、ｐ形ピラー領域である。第１半導体領域１０は、Ｚ軸方向に沿って、第２導電形の第１層１１と、第２導電形の第２層１２と、を含む。実施形態において、第１層１１の導電形、及び、第２層１２の導電形は、それぞれ、ｐ形である。第２層１２は、第１層１１とｐ形不純物濃度が異なる。第２層１２のｐ形不純物濃度は、第１層１１のｐ形不純物濃度よりも、高くてもよいし、低くてもよい。第２層１２のｐ形不純物濃度と、第１層１１のｐ形不純物濃度と、に、不純物濃度の差があればよい。
【００１２】
第１半導体領域１０は、第１層１１と、第２層１２と、を少なくとも含んでいればよい。例えば、実施形態の第１半導体領域１０は、さらに、第３層１３、第４層１４、第５層１５、及び、第６層１６を含む。これらの第３層１３〜第６層１６の導電形は、いずれも第２導電形である。第３層１３、及び、第５層１５のｐ形不純物濃度は、第１層１１のｐ形不純物濃度と、例えば、等しい。第４層１４、及び、第６層１６のｐ形不純物濃度は、第２層１２の不純物濃度と、例えば、等しい。しかし、第１層１１〜第６層１６のｐ形不純物濃度は、これに限られるものではない。例えば、第１層１１〜第６層１６のｐ形不純物濃度は、Ｚ軸方向において、第１半導体層１の第２面１ｂ側から第１面１ａへ向かって、順に高くしてもよい。反対に、第１層１１〜第６層１６のｐ形不純物濃度は、Ｚ軸方向において、第１半導体層１の第２面１ｂ側から第１面１ａへ向かって、順に低くしてもよい。その他、第１層１１〜第６層１６には、あらゆるｐ形不純物濃度の設定が可能である。第１半導体領域１０は、７層以上の層が設けられてもよい。層数は、任意である。
【００１３】
側壁領域５０は、Ｚ軸方向に沿って、第１半導体領域１０と、第１半導体層１と、の間に、設けられている。側壁領域５０は、例えば、絶縁体５１を含む。絶縁体５１の１つの例は、例えば、シリコン酸化物である。絶縁体５１は、シリコン酸化物に限られるものではない。図１に示す断面において、側壁領域５０の絶縁体５１は、第１側面５０ａと、第２側面５０ｂと、を含む。絶縁体５１の第１側面５０ａ、及び、絶縁体５１の第２側面５０ｂは、それぞれ、第１半導体領域１０と接する。図１に示す断面において、第１半導体領域１０は、絶縁体５１の第１側面５０ａと、絶縁体５１の第２側面５０ｂと、の間にある。第１層１１のＸ軸方向の幅１１ｘ、第２層１２のＸ軸方向の幅１２ｘ、・・・、第６層１６のＸ軸方向の幅１６ｘは、それぞれ、例えば、絶縁体５１の第１側面５０ａと、絶縁体５１の第２側面５０ｂと、の間の距離５０ｘによって決まる。このため、第１層１１のＸ軸方向の幅１１ｘ、第２層１２のＸ軸方向の幅１２ｘ、・・・、第６層１６のＸ軸方向の幅１６ｘは、例えば、“寸法のばらつき”を、小さく抑えることができる。さらに、第１層１１〜第６層１６の位置は、絶縁体５１の第１側面５０ａと、絶縁体５１の第２側面５０ｂと、の間に、自己整合的に決まる。第１層１１〜第６層１６は、“位置ずれ”も起き難い。
【００１４】
第２半導体領域２０は、第１半導体層１の第１面１ａから、第１半導体層１に設けられている。第２半導体領域２０は、第１半導体領域１０と電気的に接続されている。第２半導体領域２０は、例えば、ｐ形ベース領域である。例えば、Ｚ軸方向における第２半導体領域２０の少なくとも一部の位置は、Ｚ軸方向における第１面１ａの位置と、Ｚ軸方向における第１半導体領域１０の位置と、の間にある。
【００１５】
第３半導体領域３０は、第１半導体層１の第１面１ａから、第２半導体領域２０に設けられている。第３半導体領域３０は、例えば、ｎ形ソース領域である。Ｚ軸方向における第３半導体領域３０の少なくとも一部の位置は、Ｚ軸方向における第１面１ａの位置と、Ｚ軸方向における第２半導体領域２０の少なくとも一部の位置と、の間にある。
【００１６】
制御電極Ｇは、第１半導体層１と、第３半導体領域３０と、の間において、第２半導体領域２０の上に設けられている。制御電極Ｇは、例えば、ゲート電極である。
【００１７】
第１絶縁膜６０は、制御電極Ｇと、第２半導体領域２０と、の間に、設けられている。第１絶縁膜６０は、例えば、ゲート絶縁膜である。制御電極Ｇの上には、第２絶縁膜６１が設けられている。第２絶縁膜６１は、例えば、層間絶縁膜である。
【００１８】
第１電極Ｄは、第１半導体層１と電気的に接続されている。第１電極Ｄは、例えば、ドレイン電極である。
【００１９】
第２電極Ｓは、第３半導体領域３０と電気的に接続されている。第２電極Ｓは、第２半導体領域２０に、第２導電形の第４半導体領域４０を介して、第２半導体領域２０と電気的に接続されている。第２電極Ｓは、例えば、ソース電極である。第４半導体領域４０は、第１半導体層１の第１面１ａから、第３半導体領域３０と、第２半導体領域２０と、に、設けられている。例えば、Ｚ軸方向における第４半導体領域４０の位置は、Ｚ軸方向における第１面１ａの位置と、Ｚ軸方向における第１半導体領域１０の位置と、の間にある。第４半導体領域４０のｐ形不純物濃度は、例えば、第２半導体領域２０のｐ形不純物濃度よりも高い。第４半導体領域４０は、例えば、高濃度ｐ形コンタクト層である。
【００２０】
図２は、参考例に係るドレイン電圧Ｖｄと、ドレイン〜ソース間容量Ｃｄｓと、の関係を示す模式図である。図３は、第１実施形態に係るドレイン電圧と、ドレイン〜ソース間容量と、の関係を示す模式図である。
【００２１】
参考例は、第１半導体領域１０のｐ形不純物の濃度に、差がない場合である。参考例では、図２に示すように、ドレイン電圧Ｖｄが、電圧Ｖｄｄｅｐに達すると、ドレイン〜ソース間容量Ｃｄｓが急激に変化、例えば、急激に減少する。これは、ドレイン電圧Ｖｄが、電圧Ｖｄｄｅｐに達すると、第１半導体領域１０と、低濃度ｎ形ドレイン層２（ｎ形ドリフト層）と、が、一気に空乏化するためである。
【００２２】
第１実施形態では、図３に示すように、参考例に比較して、ドレイン〜ソース間容量Ｃｄｓが、急激に減少することはない。第１実施形態では、ドレイン〜ソース間容量Ｃｄｓは、ドレイン電圧Ｖｄの上昇に伴って、緩やかに減少する。これは、第１半導体領域１０が、ｐ形不純物の濃度が異なった、少なくとも２つの第１層１１と、第２層１２と、を含むためである。第１実施形態に係る半導体装置の第１半導体領域１０では、例えば、第１層１１〜第６層１６において、ｐ形不純物の濃度が低い層から、空乏化する。空乏化は、ｐ形不純物の濃度が高い層へ向けて、進む。第１実施形態に係る半導体装置によれば、ドレイン〜ソース間容量Ｃｄｓの急激な変化を抑制できる。
【００２３】
第１実施形態では、第１半導体領域１０と、第１半導体層１と、の間に、側壁領域５０が設けられている。第１半導体領域１０において、例えば、第１層１１のＸ軸方向の幅１１ｘ〜第６層１６のＸ軸方向の幅１６ｘと、は、それぞれ、側壁領域５０の第１側面５０ａと、側壁領域５０の第２側面５０ｂと、の間の距離５０ｘによって決めることができる。このような第１層１１〜第６層１６においては、それぞれ、“寸法のばらつき”を、小さく抑えることができる。“寸法のばらつき”を小さくできると、第１層１１〜第６層１６のそれぞれと、第１半導体層１の、例えば、低濃度ｎ形ドレイン層２と、の間の、“容量のばらつき”を、小さく抑えることができる。第１実施形態に係る半導体装置によれば、例えば、装置間における“特性のばらつき”が小さく、装置ごとの品質が、より均一となった半導体装置を得ることができる。
【００２４】
さらに、第１層１１〜第６層１６の位置は、絶縁体５１の第１側面５０ａと、絶縁体５１の第２側面５０ｂと、の間に、自己整合的に決まる。第１層１１〜第６層１６は、“位置ずれ”も起き難い。この観点からも、第１実施形態に係る半導体装置によれば、装置ごとの品質は、より均一にできる。
【００２５】
第１実施形態に係る半導体装置は、例えば、以下に説明する製造方法を用いて製造すると、第１実施形態に係る半導体装置を、製造工程数の増加を抑制しつつ、製造することができる。
【００２６】
図４（ａ）〜図４（ｈ）は、第１実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。図５は、１つの製造方法に従って製造された半導体装置を示す模式断面図である。
【００２７】
図４（ａ）に示すように、Ｚ軸方向と交差した面１ａａと、第２面１ｂと、を有した、第１半導体膜１Ｆに、溝７０を形成する。第１半導体膜１Ｆは、第１半導体層１の一部となる。第２面１ｂから面１ａａに向かう方向は、Ｚ軸方向に沿う。溝７０は、面１ａａに形成される。本例では、第１半導体層１（第１半導体膜１Ｆ）は、低濃度ｎ形ドレイン層２と、高濃度ｎ＋形ドレイン層３と、含む。高濃度ｎ＋形ドレイン層３は、第１半導体層１（第１半導体膜１Ｆ）の第２面１ｂ側に、設けられている。低濃度ｎ形ドレイン層２は、高濃度ｎ＋形ドレイン層３の上に、設けられている。低濃度ｎ形ドレイン層２は、高濃度ｎ＋形ドレイン層３と接する。
【００２８】
次に、溝７０の側面７０ａの上に、絶縁体５１を含む側壁領域５０を形成する。本例では、図４（ｂ）に示すように、第１半導体膜１Ｆの面１ａａの上と、溝７０の第１側面７０ａの上と、溝７０の第２側面７０ｂの上と、溝７０の底面７０ｃの上と、に絶縁体５１を含む側壁領域５０を形成する。絶縁体５１は、例えば、シリコン酸化物である。絶縁体５１が、例えば、シリコン酸化物であった場合には、第１半導体膜１Ｆを熱酸化すること、あるいは、例えば、ＣＶＤ法を用いたシリコン酸化物の堆積にて形成することができる。
【００２９】
次に、図４（ｃ）に示すように、第１半導体膜１Ｆの面１ａａの上の部分に、絶縁体５１を含む側壁領域５０を介して、マスク部材８０を形成する。マスク部材８０は、例えば、フォトレジスト層である。
【００３０】
次に、図４（ｄ）に示すように、マスク部材８０をマスクに用いて、絶縁体５１を、溝７０の底面７０ｃの上から除去する。次に、マスク部材８０を、絶縁体５１を含む側壁領域５０の上から除去する。
【００３１】
選択エピタキシャル成長法を用いて、溝７０に、第２導電形の第１層１１と、第１層と第２導電形の不純物濃度が異なった、第２導電形の第２層１２と、を、少なくとも含む第１半導体領域１０を形成する。本例では、図４（ｅ）に示すように、選択エピタキシャル成長法を用いて、溝７０の底面７０ｃの上に、第１層１１を形成する。第１層１１は、例えば、ｐ形Ｓｉである。ｐ形Ｓｉは、例えば、Ｓｉを含むガスと、ｐ形不純物、例えば、ボロンを含むガスと、を、成膜装置の処理チャンバ（図示せず）内に流すことで形成される。絶縁体５１は、例えば、シリコン酸化物である。溝７０の底面７０ｃの部分は、Ｓｉ、例えば、ｎ形Ｓｉである。第１層１１は、Ｓｉ（例えば、ｎ形Ｓｉ）の上と、シリコン酸化物の上とで、例えば、ｐ形Ｓｉの成長レートが違う成膜条件によって形成される。例えば、第１層１１は、ｐ形Ｓｉの成長レートが、Ｓｉ（例えば、ｎ形Ｓｉ）の上において速く、シリコン酸化物の上において遅くなる成膜条件によって形成される。あるいは、第１層１１は、シリコン酸化物の上において、ｐ形Ｓｉが、成長しなくなるような成膜条件によって形成される。これにより、第１層１１を、例えば、ｎ形Ｓｉの上に、選択的にエピタキシャル成長させることができる。本明細書では、このような成膜方法を、選択エピタキシャル成長法という。
【００３２】
次に、図４（ｆ）に示すように、選択エピタキシャル成長法を用いて、第１層１１の上に、第２層１２を形成する。第２層１２は、例えば、ｐ形Ｓｉである。第２層１２を形成する際には、処理チャンバ（図示せず）内に、ｐ形不純物、例えば、ボロンを含むガスの流量を、第１層１１を形成した際と、変える。これにより、第１層１１とｐ形不純物濃度が異なった、第２層１２を、第１層１１の上に選択的にエピタキシャル成長させることができる。次に、第３層１３〜第６層１６を、第１層１１の形成、及び、第２層１２と同様に、選択エピタキシャル成長法を用い、かつ、第３層１３〜第６層１６それぞれにおいて、ｐ形不純物濃度が、それぞれ設計された値となるように、例えば、ボロンを含むガスの流量を制御して、形成する。これにより、溝７０内に、少なくとも第１層１１と、第２層１２と、を含む第１半導体領域１０が形成される。本例では、第１半導体領域１０は、第１層１１〜第６層１６を、含む。
【００３３】
次に、第１半導体膜１Ｆの面１ａａから、第１半導体膜１Ｆに、第１半導体領域１０と電気的に接続された、第２導電形の第２半導体領域２０を形成する。本例では、図４（ｇ）に示すように、第１半導体膜１Ｆの面１ａａの上にある、絶縁体５１を含む側壁領域５０と、第６層１６と、を、例えば、化学的機械的研磨する。これにより、第１半導体膜１Ｆの面１ａａの上から、絶縁体５１を含む側壁領域５０を除去する。次に、図４（ｈ）に示すように、例えば、第１導電形の第２半導体層（部分半導体領域４）を、第１半導体膜１Ｆの面１ａａの上と、第１半導体領域１０の第６層１６の上と、側壁領域５０の絶縁体５１の上と、に、形成する。第２半導体層（部分半導体領域４）の導電形は、例えば、ｎ形である。第２半導体層（部分半導体領域４）は、例えば、ｎ形エピタキシャル層である。第２半導体層の形成には、例えば、ＣＶＤ法が用いられる。第２半導体層（部分半導体領域４）を形成することで、第１半導体層１が形成される。第１半導体層１は、低濃度ｎ形ドレイン層２と、高濃度ｎ＋形ドレイン層３と、第２半導体層（部分半導体領域４）と、を含む。第２半導体層（部分半導体領域４の表面が、第１半導体層１の第１面１ａとなる。次に、第１半導体層１の第１面１ａから、第１半導体層１の、例えば、第２半導体層（部分半導体領域４内に、第２導電形の第２半導体領域２０を形成する。第２半導体領域２０は、第１半導体領域１０と電気的に接続されるように、第１半導体領域１０と接する。
【００３４】
この後、周知の製造方法に従って、第１絶縁膜６０と、制御電極Ｇと、第３半導体領域３０と、第１電極Ｄと、第２絶縁膜６１と、第２電極Ｓと、を形成する。本例では、図５に示すように、例えば、第１半導体層１の第１面１ａに、例えば、熱酸化法を用いて、第１絶縁膜６０を、形成する。これにより、第２半導体領域２０の上に、第１絶縁膜６０が形成される。次に、第１絶縁膜６０の上に、導電物を形成する。次に、導電物、及び、第１絶縁膜６０をパターニングし、制御電極Ｇを形成する。次に、例えば、制御電極Ｇをマスクに用いて、第１導電形の不純物を、第２半導体領域２０に導入する。これにより、第２半導体領域２０に、第１導電形の第３半導体領域３０が形成される。次に、制御電極Ｇの上に、第２絶縁膜６１を形成する。次に、第２導電形の第４半導体領域４０を、第１半導体層１の第１面１ａから、第３半導体領域３０と、第２半導体領域２０と、にかけて形成する。次に、第１半導体層１と電気的に接続された、第１電極Ｄと、第２半導体領域２０と、第３半導体領域３０と、に電気的に接続された第２電極Ｓと、を形成する。
【００３５】
このようにして、図５に示すような、第１実施形態に係る半導体装置を製造することができる。図５に示す半導体装置では、第１半導体層１は、第２半導体層（部分半導体領域４）を含む。第２半導体層（部分半導体領域４）は、第１導電形であり、第１導電形の第１半導体層１に含まれる。Ｚ軸方向と交差する方向（例えば、Ｘ軸方向）において、第２半導体層（半導体部分領域４）は、第２半導体領域２０及び第３半導体領域３０と重なる。このように、第１実施形態に係る半導体装置は、第１半導体層１が、例えば、低濃度ｎ形ドレイン層２と、高濃度ｎ＋形ドレイン層３と、第２半導体層（部分半導体領域４）と、を備えていてもよい。第２半導体層（部分半導体領域４）は、例えば、ｎ形エピタキシャル層である。第２半導体層（部分半導体領域４）は、第１半導体層１の第１面１ａ側に、設けられている。第２半導体層（部分半導体領域４）は、例えば、低濃度ｎ形ドレイン層２の上に、設けられ、例えば、低濃度ｎ形ドレイン層２と、接する。第２半導体領域２０は、例えば、第２半導体層（部分半導体領域４）に、設けられている。
【００３６】
このような製造方法によれば、例えば、第１層１１〜第６層１６を、選択エピタキシャル成長法を用いて形成する。このため、製造工程数の増加を抑制しつつ、第１実施形態に係る半導体装置を製造することができる。
【００３７】
さらに、第１層１１〜第６層１６は、成膜装置の処理チャンバ（図示せず）から、製造中の半導体装置をアンロードすることなく、形成することができる。このため、半導体装置のスループットが向上する。
【００３８】
例えば、低濃度ｎ形ドレイン層２を、複数層、例えば、６層に分け、第１層１１〜第６層１６を、１層ずつ、ｐ形不純物のドーズ量を変えながらイオン注入を行って形成する場合、を想定する。この場合、成膜工程と、ＰＥＰ（Photo Engraving Process）工程と、イオン注入工程と、レジストアッシング工程と、洗浄工程と、が繰り返される。製造中の半導体装置は、例えば、成膜装置、レジスト塗布装置、露光装置、現像装置、イオン注入装置、アッシング装置、及び、洗浄装置等の半導体製造装置に対して、アンロードと、ロードと、を繰り返さなければならない。このため、製造工程において、製造中の半導体装置の搬送が多くなり、半導体装置のスループットが低下しやすい。
【００３９】
上記製造方法によれば、第１層１１〜第６層１６を、成膜装置の処理チャンバ（図示せず）の中で形成することができる。例えば、製造工程において、製造中の半導体装置は、半導体製造装置に対するアンロード、及び、ロードの回数を、減らすことができる。したがって、半導体装置のスループットを、向上させることができる。
【００４０】
（第２実施形態）
図６は、第２実施形態に係る半導体装置を例示する模式断面図である。
【００４１】
図６に示すように、第２実施形態に係る半導体装置が、第１実施形態に係る半導体装置と異なるところは、側壁領域５０に代えて、Ｚ軸方向に沿って、第１半導体領域１０と、第１半導体層１と、の間に、空隙５２（例えば、空間）が設けられること、である。Ｚ軸方向と交差する方向において、第１半導体領域１０と第１半導体層１との間に、空隙５２がある。本例では、空隙５２は、Ｚ軸方向に沿って、少なくとも第１層１１と、第２層１２と、を含む第１半導体領域１０と、第１半導体層１の、低濃度ｎ形ドレイン層２と、の間に設けられている。空隙５２は、例えば、絶縁体として機能する。
【００４２】
第１半導体層１に、空隙５２を設ける場合には、例えば、以下のように製造すればよい。
【００４３】
図７（ａ）〜図７（ｂ）は、第２実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。
【００４４】
上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、選択エピタキシャル成長法を用いて、溝７０内に、第２導電形の第１層１１と、第１層１１と第２導電形の不純物濃度が異なった、第２導電形の第２層１２と、を、少なくとも含む第１半導体領域１０を形成する。
【００４５】
次に、図７（ａ）に示すように、溝７０から、絶縁体５１を除去する。これにより、第１半導体領域１０と、第１半導体膜１Ｆと、の間に、空隙５２が形成される。空隙５２は、例えば、Ｚ軸方向に沿う。絶縁体５１の除去は、例えば、図４（ｆ）に示したように、例えば、第１層１１〜第６層１６を含む第１半導体領域１０を形成した後に、除去されてもよいし、図４（ｇ）に示したように、絶縁体５１を含む側壁領域５０と、第６層１６と、を、例えば、化学的機械的研磨した後に、除去されてもよい。
【００４６】
次に、図７（ｂ）に示すように、空隙５２の中が、例えば、完全に充填されないような成膜条件にて、第１導電形の第２半導体層（部分半導体領域４）を、第１半導体膜１Ｆの面１ａａの上と、第１半導体領域１０の第６層１６の上と、空隙５２の上と、に、形成する。これにより、第１半導体層１が形成される。第１半導体層１の第１面１ａは、第２半導体層の表面に対応する。第１半導体層１の第１面１ａから、第２半導体層（部分半導体領域４）内に、第２導電形の第２半導体領域２０を形成する。第２半導体領域２０は、第１半導体領域１０と電気的に接続されるように、第１半導体領域１０と接する。
【００４７】
以下、上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、第１絶縁膜６０と、制御電極Ｇと、第２絶縁膜６１と、第３半導体領域３０と、第１電極Ｄと、第２電極Ｓと、を形成する。
【００４８】
第２実施形態に係る半導体装置のように、側壁領域５０の代わりに、Ｚ軸方向に沿って、第１半導体領域１０と、第１半導体層１と、の間に、空隙５２を、有していてもよい。第２実施形態に係る半導体装置によれば、Ｚ軸方向において第１半導体領域１０と第１半導体層１との間に、空隙５２があるので、例えば、耐圧を、さらに向上できる。
【００４９】
（第３実施形態）
図８は、第３実施形態に係る半導体装置を例示する模式断面図である。
【００５０】
図８に示すように、第３実施形態に係る半導体装置が、第１実施形態に係る半導体装置と異なるところは、側壁領域５０が、絶縁体５１に代えて、半導体５３を含むことである。半導体５３は、ｎ形であっても、ｐ形であっても、どちらでもよい。
【００５１】
第１半導体層１に、半導体５３を含む側壁領域５０を設ける場合には、例えば、以下のように製造すればよい。
【００５２】
図９（ａ）〜図９（ｃ）は、第３実施形態に係る半導体装置の製造方法の１つを例示する模式断面図である。
【００５３】
上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、選択エピタキシャル成長法を用いて、溝７０内に、第２導電形の第１層１１と、第１層１１と第２導電形の不純物濃度が異なった、第２導電形の第２層１２と、を、少なくとも含む第１半導体領域１０を形成する。
【００５４】
次に、図９（ａ）に示すように、溝７０から、絶縁体５１を除去する。これにより、Ｚ軸方向に沿って、第１半導体領域１０と、第１半導体膜１Ｆと、の間に、設けられた、空隙５２が形成される。絶縁体５１の除去は、例えば、図４（ｆ）に示したように、例えば、第１層１１〜第６層１６を含む第１半導体領域１０を形成した後に、除去されてもよいし、図４（ｇ）に示したように、絶縁体５１を含む側壁領域５０と、第６層１６と、を、例えば、化学的機械的研磨した後に、除去されてもよい。
【００５５】
次に、図９（ｂ）に示すように、空隙５２の中を、充填するような成膜条件にて、第１導電形の第２半導体層（部分半導体領域４）を、第１半導体膜１Ｆの面１ａａの上と、第１半導体領域１０の第６層１６の上と、空隙５２内にある第１層１１〜第６層１６それぞれの側面の上と、空隙５２内にある第１半導体層の側面の上と、に、形成する。このようにして、空隙５２が第２半導体層（部分半導体領域４）によって充填され、半導体５３として、第１導電形の第２半導体層（部分半導体領域４）を含む側壁領域５０が形成される。
【００５６】
次に、図９（ｃ）に示すように、第１半導体層１の第１面１ａから、第１半導体層１の、例えば、第２半導体層（部分半導体領域４）内に、第２導電形の第２半導体領域２０を形成する。第２半導体領域２０は、第１半導体領域１０と電気的に接続されるように、第１半導体領域１０と接する。
【００５７】
以下、上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、第１絶縁膜６０と、制御電極Ｇと、第２絶縁膜６１と、第３半導体領域３０と、第１電極Ｄと、第２電極Ｓと、を形成する。
【００５８】
第３実施形態に係る半導体装置のように、側壁領域５０は、半導体５３を含んでいてもよい。本例では、半導体５３に、例えば、第１導電形の第２半導体層（部分半導体領域４となる膜）を用いる。このため、半導体５３は、第１半導体層１と同じ、例えば、ｎ形となる。半導体５３のｎ形不純物の濃度は、例えば、第２半導体層（部分半導体領域４となる膜）のｎ形不純物の濃度と、同じとなる。半導体５３に、例えば、第２半導体層（部分半導体領域４となる膜）を用いると、例えば、半導体５３を含む側壁領域５０を、製造工程の増加を抑制しつつ、形成できる、という利点を得ることができる。
【００５９】
ただし、半導体５３の導電形は、第１半導体層１の導電形と同じ、例えば、ｎ形とする必要はない。例えば、第１半導体領域１０の導電形と同じ、ｐ形としてもよい。第１半導体領域１０は、ｐ形不純物の濃度が異なった、少なくとも２つの第１層１１と、第２層１２と、を含む。このため、半導体５３の導電形が、ｐ形であったとしても、第１実施形態と同様に、容量の急激な変化を抑制できる。また、半導体５３のｎ形、または、ｐ形不純物の濃度を調節することにより、例えば、耐圧を、さらに向上させることも可能である。
【００６０】
なお、絶縁体５１を除去した後、半導体５３の代わりに、絶縁体５１とは異なった絶縁体を、第１半導体領域１０と、第１半導体層１と、の間に、充填することも可能である。絶縁体５１がシリコン酸化物であった場合には、側壁領域５０は、シリコン酸化物とは異なった、絶縁体、例えば、シリコン窒化物、シリコン酸窒化物、及び、金属酸化物などを含む。
【００６１】
（第４実施形態）
図１０（ａ）〜図１０（ｅ）は、第４実施形態に係る半導体装置の製造方法を例示する模式断面図である。
【００６２】
上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、溝７０の側面７０ａの上に、絶縁体５１を含む側壁領域５０を形成する。本例では、図１０（ａ）に示すように、第１半導体膜１Ｆの面１ａａの上と、溝７０の第１側面７０ａの上と、溝７０の第２側面７０ｂの上と、溝７０の底面７０ｃの上と、に絶縁体５１を含む側壁領域５０を形成する。絶縁体５１は、例えば、シリコン酸化物である。絶縁体５１が、例えば、シリコン酸化物であった場合には、第１半導体膜１Ｆを熱酸化すること、あるいは、例えば、ＣＶＤ法を用いたシリコン酸化物の堆積にて形成することができる。
【００６３】
次に、図１０（ｂ）に示すように、絶縁体５１を、例えば、ＲＩＥ法を用いて異方性エッチングし、絶縁体５１を、第１半導体膜１Ｆの面１ａａの上と、溝７０の底面７０ｃの上と、から除去する。このようにして、絶縁体５１を、溝７０の第１側面７０ａの上と、溝７０の第２側面７０ｂの上と、に残す。
【００６４】
次に、図１０（ｃ）に示すように、選択エピタキシャル成長法を用いて、溝７０の底面７０ｃの上と、第１半導体膜１Ｆの面１ａａの上と、に、第１層１１を形成する。第１層１１は、例えば、ｐ形Ｓｉである。ｐ形Ｓｉは、例えば、Ｓｉを含むガスと、ｐ形不純物、例えば、ボロンを含むガスと、を、成膜装置の処理チャンバ（図示せず）内に流すことで形成される。
【００６５】
次に、図１０（ｄ）に示すように、選択エピタキシャル成長法を用いて、第１層１１の上に、第２層１２を形成する。第２層１２は、例えば、ｐ形Ｓｉである。第２層１２を形成する際には、処理チャンバ（図示せず）内に、ｐ形不純物、例えば、ボロンを含むガスの流量を、第１層１１を形成した際と、変える。これにより、第１層１１とｐ形不純物濃度が異なった、第２層１２を、第１層１１の上に選択的にエピタキシャル成長させることができる。次に、第３層１３〜第６層１６を、第１層１１の形成、及び、第２層１２と同様に、選択エピタキシャル成長法を用い、かつ、第３層１３〜第６層１６それぞれにおいて、ｐ形不純物濃度が、それぞれ設計された値となるように、例えば、ボロンを含むガスの流量を制御して、形成する。これにより、溝７０内に、少なくとも第１層１１と、第２層１２と、を含む第１半導体領域１０が形成される。本例において、第１層１１〜第６層１６は、第１半導体膜１Ｆの第１面１ａａの上にも形成される。
【００６６】
次に、図１０（ｅ）に示すように、第１半導体膜１Ｆの面１ａａの上にある、第１層１１〜第６層１６を、例えば、化学的機械的研磨する。これにより、第１層１１〜第６層１６は、第１半導体膜１Ｆの面１ａａの上から、除去される。第１半導体膜１Ｆの面１ａａにおいて、第１半導体膜１Ｆの表面が露出する。溝７０内には、絶縁体５１の上面５１ａと、第６層１６の上面１６ａと、が、露出する。
【００６７】
以下、上述した第１実施形態に係る半導体装置の製造方法の１つの例に従って、例えば、第２半導体層（部分半導体領域４となる膜）と、第２半導体領域２０と、第１絶縁膜６０と、制御電極Ｇと、第２絶縁膜６１と、第３半導体領域３０と、第１電極Ｄと、第２電極Ｓと、を形成する。
【００６８】
なお、第４実施形態に係る半導体装置の製造方法は、第２実施形態と組み合わせること、及び、第３実施形態と組み合わせること、も可能である。
【００６９】
このような第４実施形態に係る半導体装置の製造方法であると、第１層１１と、第２層１２と、を少なくとも含む第１半導体領域１０の形成に際し、例えば、第１実施形態において用いられたＰＥＰ工程を、省略することができる。省略できる工程は、例えば、図４（ｃ）を参照して説明したＰＥＰ工程である。
【００７０】
第４実施形態に係る半導体装置の製造方法では、第１半導体領域１０の形成に際して、例えば、レジスト塗布装置、露光装置、現像装置、アッシング装置、及び、洗浄装置等の半導体製造装置に対するアンロードと、ロードと、を省略できる。したがって、第４実施形態に係る半導体装置の製造方法によれば、第１実施形態に係る半導体装置のスループット、第２実施形態に係る半導体装置のスループット、及び、第３実施形態に係る半導体装置のスループットを、それぞれ、向上させることができる。
【００７１】
以上、実施形態によれば、容量の急激な変化を抑制することが可能な半導体装置及びその製造方法を提供できる。
【００７２】
以上、具体例を参照しつつ、本発明の第１実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１導電形の第１半導体層１、第２導電形の第１半導体領域１０、第２導電形の第２半導体領域２０、第１導電形の第３半導体領域３０、制御電極Ｇ、第１絶縁膜６０、第１電極Ｄ、及び、第２電極Ｓ、側壁領域５０の材料等は、実施形態に記載したものに限られることはない。
【００７３】
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。  
その他、本発明の第１〜第４実施形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び、修正例に想到し得るものであり、それら変更例、及び、修正例についても本発明の範囲に属するものと了解される。
【００７４】
本発明の第１〜第４実施形態を説明したが、第１〜第４実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な第１〜第４実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら第１〜第４実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１…第１導電形の第１半導体層、１Ｆ…第１半導体膜、１ａ…第１半導体層１の第１面、１ａ…面、１ｂ…第１半導体層１の第２面、２…低濃度ｎ形ドレイン層、３…高濃度ｎ＋形ドレイン層、４…第１導電形の第２半導体層（部分半導体領域）、１０…第２導電形の第１半導体領域、１１…第１層、１１ｘ…第１層１１のＸ軸方向の幅、１２…第２層、１２ｘ…第２層１２のＸ軸方向の幅、１３…第３層、１３ｘ…第３層１３のＸ軸方向の幅、１４…第４層、１４ｘ…第４層１４のＸ軸方向の幅、１５…第５層、１５ｘ…第５層１５のＸ軸方向の幅、１６…第６層、１６ｘ…第６層１６のＸ軸方向の幅、１６ａ…第６層１６の上面、２０…第２導電形の第２半導体領域、３０…第１導電形の第３半導体領域、４０…第２導電形の第４半導体領域、５０…側壁領域、５０ａ…側壁領域５０の第１側面、５０ｂ…側壁領域５０の第２側面、５１…絶縁体、５１ａ…絶縁体５１の上面、５２…空隙、５３…半導体、６０…第１絶縁膜、６１…第２絶縁膜、７０…溝、７０ａ…溝７０の第１側面、７０ｂ…溝７０の第２側面、７０ｃ…溝７０の底面、８０…マスク部材、Ｃｄｓ…ドレイン〜ソース間容量、Ｄ…第１電極、Ｇ…制御電極、Ｓ…第２電極、Ｖｄ…ドレイン電圧、Ｖｄｄｅｐ…電圧
【図１】
2018182092.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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