(57)【要約】【課題】半導体パッケージのピックアップ時にバリの発生を抑制すること。【解決手段】配線基板（１１）上の半導体チップ（１２）を封止剤で封止した半導体パッケージ（１０）の製造方法であって、半導体パッケージ基板（１５）の樹脂層（１３）側からＶブレード（２８）で分割予定ラインに沿ってＶ溝（２９）を形成し、Ｖ溝に沿って配線基板を分割して個々の半導体パッケージに分割してパッケージ側面（２３）に斜面（２５）と鉛直面（２６）を形成し、パッケージ上面（２２）及びパッケージ側面にシールド層（１６）を形成した。このとき、パッケージ間隔の鉛直面側でアスペクト比を調整することで、パッケージ上面及びパッケージ斜面に適度のシールド層を形成してシールド効果を確保し、パッケージの鉛直面及びパッケージ間の溝底にシールド層を薄く形成してバリの発生を抑えるようにした。【選択図】図４
2018182236.tif 000002
【特許請求の範囲】
【請求項１】
交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップがマウントされて封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割された半導体パッケージを製造する半導体パッケージの製造方法であって、
該半導体パッケージ基板の該配線基板側を粘着層を有する支持部材上に貼着する貼着工程と、
該貼着工程を実施した後に、該封止剤側から該分割予定ラインに沿って加工工具で少なくとも該封止剤の途中まで切り込み、該封止剤の少なくとも上面が第１の幅である溝を形成する溝形成工程と、
該溝形成工程を実施した後に、該封止剤側から該第１の幅よりも細い第２の幅の切削ブレードを使用して該溝に沿って該支持部材の途中まで切り込み、隣接する該半導体パッケージ間が所定間隔Ｘｍｍ離間するように分割する分割工程と、
該分割工程を実施した後に、該封止剤側上方から導電性材料で、該半導体パッケージの側面及び該封止剤上面にシールド層を形成するシールド層形成工程と、
該シールド層形成工程を実施した後に、該シールド層が形成された半導体パッケージをピックアップするピックアップ工程と、を備え、
該第１の幅と該第２の幅は、分割後の各半導体パッケージの該封止剤上面から下面に向かう途中で、該封止剤上面よりも外形サイズが大きくなるように各側面に傾斜又は段差が生じる幅に設定され、
該半導体パッケージの該傾斜又該段差の下端から該支持部材に切り込んだ溝底までの側面長さをＹｍｍとした際に、該シールド層形成時に該側面には形成されるが該半導体パッケージ間の該溝底に形成される量が低減するアスペクト比Ｙ／Ｘになるように、該第１の幅、該第２の幅、該側面長さＹｍｍ及びシールド層形成条件が設定されること、を特徴とする半導体パッケージの製造方法。
【請求項２】
交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップがマウントされて封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割された半導体パッケージを製造する半導体パッケージの製造方法であって、
該半導体パッケージ基板を該分割予定ラインに沿って分割すると共に、各半導体パッケージの該封止剤上面から下面に向かう途中で、該封止剤上面よりも外形サイズが大きくなるように各側面に傾斜又は段差を形成する分割工程と、
該分割された個々の半導体パッケージの隣接する該半導体パッケージ同士を所定間隔Ｘｍｍ離間させて整列して、該配線基板側を保持ジグに保持又は支持部材に貼着する半導体パッケージ整列工程と、
該封止剤側上方から導電性材料で、該半導体パッケージの側面及び該封止剤上面にシールド層を形成するシールド層形成工程と、
該シールド層形成工程を実施した後に、該シールド層が形成された半導体パッケージをピックアップするピックアップ工程と、を備え、
該半導体パッケージの該傾斜又は該段差の下端から該保持ジグ又は該支持部材までの側面長さをＹｍｍとした際に、該シールド層形成時に該側面には形成されるが該半導体パッケージ間底面に形成される量が低減するアスペクト比Ｙ／Ｘになるように、該傾斜又は該段差、該側面長さＹｍｍ、該所定間隔Ｘｍｍ及びシールド層形成条件が設定されること、を特徴とする半導体パッケージの製造方法。
【請求項３】
該半導体パッケージ整列工程では、該保持ジグ又は該支持部材の保持面を格子状の溝で区画した各領域に該半導体パッケージが載置され、隣接する該半導体パッケージ同士が該所定間隔Ｘｍｍ離間して整列し、
該溝の溝幅が該半導体パッケージ同士の該所定間隔Ｘｍｍよりも大きく形成されていることを特徴とする請求項２に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールド機能を有する半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
一般に、携帯電話等の携帯通信機器に用いられる半導体パッケージには、通信特性の悪影響を防止するために外部への電磁ノイズの漏洩を抑制することが求められている。このため、半導体パッケージにシールド機能を持たせる必要があり、シールド機能を持った半導体パッケージとして、インターポーザ基板上に搭載された半導体チップを封止剤で封止して、封止剤層の外面に沿ってシールド層を形成したものが知られている。シールド層は、板金シールドで形成される場合もあるが、板厚が厚くなることによって機器の小型化や薄型化の阻害要因になる。このため、スパッタ法、スプレー塗布法、ＣＶＤ（chemical  Vapor  Deposition）法、インクジェット法、スクリーン印刷法等によってシールド層を薄く形成する技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９２３３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、分割後に半導体パッケージを整列させて、上方からスパッタ等で半導体パッケージにシールド層を形成すると、隣接するパッケージ間にシールド層が堆積する。この半導体パッケージをピックアップする際に、パッケージ間のシールド層が引きちぎられる等して大きなバリになったり、パッケージ間が未分割になったりするという問題があった。別途、加工工具等によって半導体パッケージからバリを除去する必要があるが、バリ取り作業に多大な時間を要すると共に、加工工具を用いても半導体パッケージから取り切れないバリが存在する。
【０００５】
本発明はかかる点に鑑みてなされたものであり、半導体パッケージのピックアップ時にバリの発生を抑制することができる半導体パッケージの製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体パッケージの製造方法は、交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップがマウントされて封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割された半導体パッケージを製造する半導体パッケージの製造方法であって、該半導体パッケージ基板の該配線基板側を粘着層を有する支持部材上に貼着する貼着工程と、該貼着工程を実施した後に、該封止剤側から該分割予定ラインに沿って加工工具で少なくとも該封止剤の途中まで切り込み、該封止剤の少なくとも上面が第１の幅である溝を形成する溝形成工程と、該溝形成工程を実施した後に、該封止剤側から該第１の幅よりも細い第２の幅の切削ブレードを使用して該溝に沿って該支持部材の途中まで切り込み、隣接する該半導体パッケージ間が所定間隔Ｘｍｍ離間するように分割する分割工程と、該分割工程を実施した後に、該封止剤側上方から導電性材料で、該半導体パッケージの側面及び該封止剤上面にシールド層を形成するシールド層形成工程と、該シールド層形成工程を実施した後に、該シールド層が形成された半導体パッケージをピックアップするピックアップ工程と、を備え、該第１の幅と該第２の幅は、分割後の各半導体パッケージの該封止剤上面から下面に向かう途中で、該封止剤上面よりも外形サイズが大きくなるように各側面に傾斜又は段差が生じる幅に設定され、該半導体パッケージの該傾斜又該段差の下端から該支持部材に切り込んだ溝底までの側面長さをＹｍｍとした際に、該シールド層形成時に該側面には形成されるが該半導体パッケージ間の該溝底に形成される量が低減するアスペクト比Ｙ／Ｘになるように、該第１の幅、該第２の幅、該側面長さＹｍｍ及びシールド層形成条件が設定されること、を特徴とする。
【０００７】
本発明の他の一態様の半導体パッケージの製造方法は、交差する分割予定ラインによって区画された配線基板上の複数領域に複数の半導体チップがマウントされて封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割された半導体パッケージを製造する半導体パッケージの製造方法であって、該半導体パッケージ基板を該分割予定ラインに沿って分割すると共に、各半導体パッケージの該封止剤上面から下面に向かう途中で、該封止剤上面よりも外形サイズが大きくなるように各側面に傾斜又は段差を形成する分割工程と、該分割された個々の半導体パッケージの隣接する該半導体パッケージ同士を所定間隔Ｘｍｍ離間させて整列して、該配線基板側を保持ジグに保持又は支持部材に貼着する半導体パッケージ整列工程と、該封止剤側上方から導電性材料で、該半導体パッケージの側面及び該封止剤上面にシールド層を形成するシールド層形成工程と、該シールド層形成工程を実施した後に、該シールド層が形成された半導体パッケージをピックアップするピックアップ工程と、を備え、該半導体パッケージの該傾斜又は該段差の下端から該保持ジグ又は該支持部材までの側面長さをＹｍｍとした際に、該シールド層形成時に該側面には形成されるが該半導体パッケージ間底面に形成される量が低減するアスペクト比Ｙ／Ｘになるように、該傾斜又は該段差、該側面長さＹｍｍ、該所定間隔Ｘｍｍ及びシールド層形成条件が設定されること、を特徴とする。
【０００８】
これらの構成によれば、分割後の半導体パッケージの封止剤上面から下面に向かう途中で、半導体パッケージの上面よりも外形サイズが大きくなるように側面に傾斜又は段差が形成される。この傾斜又は段差によって側面が上下に分けられており、側面の上下の境界位置で隣り合う半導体パッケージの間隔をＸｍｍ、側面の下側の深さをＹｍｍとしたときのアスペクト比（縦横比）Ｙ／Ｘの調整によって半導体パッケージの下面側にシールド層が形成され難くなっている。半導体パッケージの側面のシールド層と溝底のシールド層が分離され易くなって、半導体パッケージをピックアップしたときのバリを抑えることができる。よって、バリの除去作業が不要になるため、加工品質及び加工時間を改善することができる。
【０００９】
本発明の他の一態様の半導体パッケージの製造方法において、該半導体パッケージ整列工程では、該保持ジグ又は該支持部材の保持面を格子状の溝で区画した各領域に該半導体パッケージが載置され、隣接する該半導体パッケージ同士が該所定間隔Ｘｍｍ離間して整列し、該溝の溝幅が該半導体パッケージ同士の該所定間隔Ｘｍｍよりも大きく形成されている。
【発明の効果】
【００１０】
本発明によれば、隣り合う半導体パッケージの間でアスペクト比を調整することで、溝底にシールド層を形成し難くして、半導体パッケージのピックアップ時にバリの発生を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態の半導体パッケージの断面模式図である。
【図２】比較例の半導体パッケージの製造方法の説明図である。
【図３】第１の実施の形態の半導体パッケージの製造方法の説明図である。
【図４】第１の実施の形態の半導体パッケージの製造方法の説明図である。
【図５】第２の実施の形態の半導体パッケージの製造方法の説明図である。
【図６】第２の実施の形態の半導体パッケージの製造方法の説明図である。
【図７】半導体パッケージの側面形状のバリエーションの一例を示す図である。
【図８】試験体の断面模式図である。
【図９】試験体のステップカバレッジとアスペクト比の関係を示す図である。
【図１０】半導体パッケージの変形例を示す図である。
【図１１】半導体パッケージ基板に対する溝形成の変形例を示す図である。
【図１２】半導体パッケージの変形例を示す図である。
【図１３】切削ブレードの変形例を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して、本実施の形態の半導体パッケージの製造方法について説明する。図１は、本実施の形態の半導体パッケージの断面模式図である。図２は、比較例の半導体パッケージの製造方法の説明図である。なお、以下の実施の形態はあくまでも一例を示すものであり、各工程間に他の工程を備えてもよいし、工程の順序を適宜入れ換えてもよい。
【００１３】
図１に示すように、半導体パッケージ１０は、いわゆるＥＭＩ（Electro-Magnetic  Interference）で遮断を要する全てのパッケージの半導体装置であり、外面のシールド層１６によって周囲への電磁ノイズの漏洩を抑制するように構成されている。シールド層１６の内側では、配線基板（インターポーザ基板）１１の上面に実装された半導体チップ１２が樹脂層（封止剤）１３で封止され、配線基板１１の下面にバンプ１４が配設されている。配線基板１１には、半導体チップ１２に接続される電極やグランドライン１７を含む各種配線が形成されている。
【００１４】
半導体チップ１２は、半導体基板上のデバイス毎に半導体ウエーハを個片化して形成され、配線基板１１の所定の位置にマウントされている。また、パッケージ側面２３にはパッケージ上面２２から下方に向かって外側に広がるような斜面２５が形成されており、この斜面２５に対してスパッタ法等によって上方からシールド層１６が形成されている。一般的な半導体パッケージの鉛直なパッケージ側面とは異なり、パッケージ側面２３の斜面２５がシールド層１６の形成方向に対して斜めに交差しているため、斜面２５にシールド層１６が形成され易くなっている。
【００１５】
ところで、図２Ａに示すように、比較例の半導体パッケージ１００は、配線基板１０１上の半導体チップ１０２を樹脂層１０３で封止した半導体パッケージ基板１０５を、切削ブレード１１１を用いてフルカットすることで形成される。分割後の半導体パッケージ１００には、テープ１０６に整列されてスパッタ等によって上方からシールド層１０７（図２Ｂ参照）が形成される。この場合、パッケージ上面１０８に対してパッケージ側面１０９が直交しているため、パッケージ間隔を十分に空けなければ適度な厚みのシールド層１０７を形成することができない。よって、シールド層１０７の形成時間が長くなると共に、材料及び装置コストが高くなっていた。
【００１６】
図２Ｂに示すように、シールド層１０７の形成後にテープ１０６から半導体パッケージ１００をピックアップすると、パッケージ間の溝底１１０にもシールド層１０７が厚く堆積しているため、半導体パッケージ１００と共にパッケージ間のシールド層１０７がテープ１０６から剥がされる。半導体パッケージ１００のピックアップによってパッケージ間でシールド層１０７が引きちぎられ、パッケージ側面１０９の下側にバリ１１２が残存したり、パッケージ間でシールド層１０７が切断されなかったりする場合がある。このため、半導体パッケージ１００の歩留りが低くなると共に、さらにバリ取り作業が必要になって多大な時間を要するという不具合が生じる。
【００１７】
ここで、本件発明者らがシールド層の厚みとパッケージ間のアスペクト比（縦横比）との関係を調べたところ、バリが発生し易いパッケージ側面の下側ではシールド層の厚みがパッケージ間のアスペクト比の影響を強く受けることを発見した。そこで、本実施の形態では、パッケージ側面の上側では側面を傾斜させたり、パッケージ間隔を広げたりして適度な厚みのシールド層を形成し、パッケージ側面の下側ではパッケージ間隔を狭めて（アスペクト比を大きくして）シールド層の厚みを減少させている。パッケージ側面の下側でシールド層を薄くすることで、パッケージ下部のバリの発生を抑えることが可能になっている。
【００１８】
以下、図３及び図４を参照して、第１の実施の形態の半導体パッケージの製造方法について説明する。図３及び図４は、第１の実施の形態の半導体パッケージの製造方法の説明図である。なお、図３Ａはマウント工程、図３Ｂは基板作成工程、図３Ｃは貼着工程、図３Ｄは溝形成工程のそれぞれ一例を示す図である。また、図４Ａは分割工程、図４Ｂ及び図４Ｃはシールド層形成工程、図４Ｄはピックアップ工程のそれぞれ一例を示す図である。
【００１９】
図３Ａに示すように、先ずマウント工程が実施される。マウント工程では、配線基板１１の表面が交差する分割予定ラインで格子状に区画されており、区画された複数の領域に複数の半導体チップ１２がマウントされる。配線基板１１内にはグランドライン１７等の配線が形成され、配線基板１１の下面にはバンプ１４が配設されている。この場合、半導体チップ１２の上面の電極にワイヤ１９の一端が接続され、配線基板１１の表面の電極１８にワイヤ１９の他端が接続される。なお、ワイヤボンディングに限らず、半導体チップ１２の下面の電極を配線基板１１の表面の電極に直接接続するフリップチップボンディングが実施されてもよい。
【００２０】
図３Ｂに示すように、マウント工程が実施された後に基板作成工程が実施される。基板作成工程では、複数の半導体チップ１２がマウントされた配線基板１１の表面側に封止剤２４が供給され、各半導体チップ１２が封止剤２４で封止されて半導体パッケージ基板１５（図３Ｃ参照）が作成される。この場合、半導体チップ１２が実装された配線基板１１の下面が保持ジグ（不図示）に保持されており、配線基板１１の上面を覆うように枠型３２が配置されている。枠型３２の上壁には注入口３３が開口しており、注入口３３の上方には封止剤２４の供給ノズル３４が位置付けられている。
【００２１】
そして、供給ノズル３４から注入口３３を通じて配線基板１１の上面に封止剤２４が供給されて半導体チップ１２が封止される。この状態で、封止剤２４が加熱又は乾燥されることで硬化されて、配線基板１１の上面に樹脂層１３（図３Ｃ参照）を形成した半導体パッケージ基板１５が作成される。なお、封止剤２４は、硬化性を有するものが用いられ、例えば、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、不飽和ポリエステル樹脂、アクリルウレタン樹脂、又はポリイミド樹脂等から選択することができる。また、封止剤２４は液状に限らず、シート状、パウダー状の樹脂を使用することもできる。このようにして、配線基板１１上の複数の半導体チップ１２が一括で封止される。
【００２２】
なお、基板作成工程後に半導体パッケージ基板１５（樹脂層１３（図３Ｃ参照））の表面を研削によって平坦化してもよい。半導体パッケージ基板１５を研削装置（不図示）にて研削することにより、半導体チップ１２を被覆する樹脂層１３を所望の厚みに調整することができる。このように、基板作成工程の後に平坦化工程が実施されてもよい。また、半導体パッケージ基板１５が予め用意されている場合には、マウント工程、基板作成工程を省略してもよい。
【００２３】
図３Ｃに示すように、基板作成工程が実施された後に粘着工程が実施される。粘着工程では、粘着層を有する支持部材としてリングフレーム（不図示）の中央の開口部を塞ぐように粘着テープ３５が貼着されて、この粘着テープ３５上に半導体パッケージ基板１５の配線基板１１側が貼着される。この場合、半導体パッケージ基板１５のバンプ１４が粘着テープ３５の粘着層に入り込んで、粘着テープ３５を介して半導体パッケージ基板１５がリングフレームに良好に支持される。なお、粘着工程では、上面視円形状のリングフレームが使用されてもよいし、上面視四角形状のリングフレームが使用されてもよい。
【００２４】
図３Ｄに示すように、粘着工程が実施された後に溝形成工程が実施される。溝形成工程では、半導体パッケージ基板１５の配線基板１１側が粘着テープ３５を介してチャックテーブル（不図示）に保持される。先端がＶ字形状に形成されたＶブレード２８（加工工具）で樹脂層（封止剤）１３側から配線基板１１（半導体パッケージ基板１５）の厚み方向途中まで切り込まれて、分割予定ラインに対応する領域に沿ってＶ溝２９が形成される。Ｖブレード２８は、ダイヤモンド砥粒等を結合剤で固めて、先端がＶ字形状の円板状に成形されており、スピンドル（不図示）の先端に装着されている。
【００２５】
この場合、Ｖブレード２８は、半導体パッケージ基板１５の外側で分割予定ラインに位置合わせされ、半導体パッケージ基板１５の外側で配線基板１１の厚み方向途中までの深さまで降ろされる。そして、このＶブレード２８に対して半導体パッケージ基板１５が水平方向に切削送りされ、分割予定ラインに沿って半導体パッケージ基板１５がハーフカットされて、樹脂層１３の少なくとも上面に第１の幅ｔ１であるＶ溝２９が形成される。このハーフカットが繰り返されることで、半導体パッケージ基板１５の上面に分割予定ラインに沿って複数のＶ溝２９が形成される。
【００２６】
なお、本実施の形態では、Ｖブレード２８の先端が尖ったＶ字形状に形成されたが、この構成に限定されない。Ｖブレード２８の先端は、半導体パッケージ基板１５に対してＶ溝２９を形成可能な形状であればよい。例えば、図１３に示すように、切削ブレード９９の先端が平坦なＶ字形状に形成されていてもよい。よって、切削ブレードの先端がＶ字形状とは、切削ブレードの先端まで尖った完全なＶ字形状に限らず、切削ブレードの先端が平坦な略Ｖ字形状を含む形状である。また、Ｖブレードの先端のＶ字面は直線的に傾斜している必要はなく、僅かに丸みを帯びていてもよい。
【００２７】
図４Ａに示すように、溝形成工程が実施された後に分割工程が実施される。分割形成工程では、第１の幅ｔ１よりも狭い第２の幅ｔ２の切削ブレード３６が使用され、Ｖ溝２９に沿って樹脂層１３側から粘着テープ３５の途中まで切り込まれて個々の半導体パッケージ１０に分割される。切削ブレード３６は、ダイヤモンド砥粒等を結合剤で固めて、先端が矩形形状の円板状に成形されており、スピンドル（不図示）の先端に装着されている。切削ブレード３６の先端が矩形形状であるため、Ｖ溝２９の溝底から粘着テープ３５に向かって鉛直な矩形溝３７が形成される。
【００２８】
この場合、切削ブレード３６は、半導体パッケージ基板１５の外側で分割予定ラインに位置合わせされ、半導体パッケージ基板１５の外側で粘着テープ３５の厚み方向途中までの深さまで切削ブレード３６が降ろされる。そして、この切削ブレード３６に対して半導体パッケージ基板１５が水平方向に切削送りされ、分割予定ラインに沿って半導体パッケージ基板１５がフルカットされて、隣接する半導体パッケージ１０が所定間隔Ｘｍｍ離間するように分割される。このフルカットが繰り返されることで、半導体パッケージ基板１５が分割予定ラインに沿って個片化される。
【００２９】
また、切削ブレード３６の第２の幅ｔ２はＶ溝２９の第１の幅ｔ１よりも狭いため、パッケージ上面（封止剤上面）２２から下面に向かう途中で、パッケージ上面２２よりも外形サイズが大きくなるようにパッケージ側面２３に斜面２５が形成される。パッケージ側面２３では、斜面２５側ではパッケージ間隔が広くなり、鉛直面２６側ではパッケージ間隔が狭くなっている。詳細は後述するが、パッケージ側面２３の下側（鉛直面２６側）でパッケージ間隔を狭くすることで、アスペクト比を大きくしてパッケージ間の溝底３８にシールド層１６（図４Ｂ参照）を堆積し難くしている。
【００３０】
図４Ｂに示すように、分割工程が実施された後にシールド層形成工程が実施される。シールド層形成工程では、樹脂層１３の上方から導電性材料でパッケージ上面２２及びパッケージ側面２３にシールド層１６が形成される。この場合、各半導体パッケージ１０が粘着テープ３５を介して保持ジグ（不図示）に保持される。そして、所定のシールド層形成条件で半導体パッケージ１０に対して上方からスパッタ等によって導電性材料が成膜されて、パッケージ上面２２及びパッケージ側面２３に所望な厚みのシールド層１６が形成される。
【００３１】
このとき、パッケージ側面２３の斜面２５がパッケージ上面２２から下方に向かって外側に広がるように傾斜しており、斜面２５がシールド層１６の形成方向（鉛直方向）に対して斜めに交差している。よって、半導体パッケージ１０にシールド層１６を形成する際に、パッケージ上面２２だけでなく斜面２５にも、十分なシールド効果を発揮できる厚みでシールド層１６が形成される。パッケージ側面２３の鉛直面２６やパッケージ間の溝底３８にもシールド層１６が形成されるが、パッケージ間（矩形溝３７）のアスペクト比に応じてシールド層１６の厚みが調整される。
【００３２】
より詳細には、図４Ｃに示すように、パッケージ間のアスペクト比（縦横比）は、斜面２５の下端から粘着テープ３５に切り込んだ溝底３８までの深さ（側面長さ）をＹｍｍ、鉛直面２６の対向間隔をＸｍｍとした際にＹ／Ｘで表される。シールド層形成時にはパッケージ側面２３にシールド層１６が形成されるが、パッケージ間の溝底３８に形成されるシールド層１６の厚みが低減されるアスペクト比になるように、第１の幅ｔ１、第２の幅ｔ２（図４Ａ参照）、深さＹｍｍ、シールド層形成条件が設定されている。なお、これら各条件には、実験的、経験的又は理論的に求められた値が設定される。
【００３３】
パッケージ側面２３の斜面２５や鉛直面２６の上側はアスペクト比の影響を受け難く、パッケージ側面２３の鉛直面２６の下側やパッケージ間の溝底３８はアスペクト比の影響を受け易くなっている。このため、斜面２５や鉛直面２６の上側はアスペクト比に関わらず適度な厚みでシールド層１６を形成することができる。これに対し、鉛直面２６の下側や溝底３８はパッケージ間のアスペクト比に応じてシールド層１６の厚みが可変される。アスペクト比が大きければ鉛直面２６の下側や溝底３８のシールド層１６の厚みが小さくなり、アスペクト比が小さければ鉛直面２６の下側や溝底３８のシールド層１６の厚みが大きくなる。
【００３４】
アスペクト比の調整は、鉛直面２６の対向間隔Ｘｍｍが分割予定ラインのライン幅に依存しているため、主に斜面２５の下端から溝底３８までの深さＹｍｍを可変することで実施される。鉛直面２６側でアスペクト比を大きくすることで、アスペクト比の影響を受け難い斜面２５や鉛直面２６の上側にはシールド層１６が適度な厚みで形成され、アスペクト比の影響を受け易い鉛直面２６の下側や溝底３８にはシールド層１６が薄く形成される。よって、半導体パッケージ１０の上側ではシールド層１６で電磁ノイズの漏洩が抑えられ、半導体パッケージ１０の下側ではシールド層１６を薄くしてバリの発生が抑えられる。
【００３５】
配線基板１１のグランドライン１７は、パッケージ側面２３の斜面２５の下側で外部に露出している。斜面２５の下側には適度な厚みでシールド層１６が形成され、シールド層１６がグランドライン１７に接続されるため、半導体パッケージ１０で生じた電磁ノイズがグランドライン１７を通じて半導体パッケージ１０外に逃がされる。なお、パッケージ側面２３の鉛直面２６の下側ではシールド層１６が薄くなるが、配線基板１１の多数の配線によって電磁ノイズがカットされている。したがって、半導体パッケージ１０の周囲の電子部品への電磁ノイズの漏洩が全体的に防止される。
【００３６】
なお、シールド層１６は、銅、チタン、ニッケル、金等のうち一つ以上の金属によって成膜された厚さ数μｍ以上の多層膜であり、例えば、スパッタ法、イオンプレーディング法、スプレー塗布法、ＣＶＤ（chemical  Vapor  Deposition）法、インクジェット法、スクリーン印刷法によって形成される。また、シールド層１６は、真空雰囲気下で上記の多層膜を有する金属フィルムをパッケージ上面２２及びパッケージ側面２３に接着する真空ラミネートによって形成してもよい。このようにして、パッケージ上面２２及びパッケージ側面２３がシールド層１６でカバーされた半導体パッケージ１０が製造される。
【００３７】
図４Ｄに示すように、シールド層形成工程が実施された後にピックアップ工程が実施される。ピックアップ工程では、シールド層１６が形成された半導体パッケージ１０がピッカー（不図示）等によってピックアップされる。この場合、パッケージ間のアスペクト比の調整によって、パッケージ側面２３の鉛直面２６の下側やパッケージ間の溝底３８でシールド層１６の堆積が抑えられている。よって、半導体パッケージ１０のピックアップ時に、粘着テープ３５の溝底３８からシールド層１６が引き剥がされず、パッケージ下部にバリが発生し難くなっている。
【００３８】
以上のように、第１の実施の形態の半導体パッケージ１０の製造方法によれば、アスペクト比の調整によって半導体パッケージ１０の下面側にシールド層１６が形成され難くなることで、半導体パッケージをピックアップしたときのバリを抑えることができる。よって、バリの除去作業が不要になるため、加工品質及び加工時間を改善することができる。また、粘着テープ３５上で溝形成工程からピックアップ工程までの一連の工程が実施されるため、粘着テープ３５からトレイ等に半導体パッケージ１０を移し替える必要がなく、作業工数を減らすことができる。
【００３９】
次に、図５及び図６を参照して、第２の実施の形態の半導体パッケージの製造方法について説明する。第２の実施の形態は、保護テープに半導体パッケージを整列させた状態でシールド層を形成する点について第１の実施の形態と相違している。したがって、第１の実施の形態の半導体パッケージの製造方法と同様な構成については簡略化して説明する。図５及び図６は、第２の実施の形態の半導体パッケージの製造方法の説明図である。図５Ａはマウント工程、図５Ｂは基板作成工程、図５Ｃは分割工程、図６Ａは半導体パッケージ整列工程、図６Ｂ及び図６Ｃはシールド層形成工程、図６Ｄはピックアップ工程のそれぞれ一例を示す図である。
【００４０】
図５Ａに示すように、先ずマウント工程が実施される。マウント工程では、配線基板１１の分割予定ラインで区画された複数の領域に複数の半導体チップ１２がマウントされる。この配線基板１１内にはグランドライン１７等の配線が形成され、配線基板１１の下面にはバンプ１４が配設されている。そして、半導体チップ１２の上面の電極にワイヤ１９の一端が接続され、配線基板１１の表面の電極１８にワイヤ１９の他端が接続される。なお、ワイヤボンディングに限らず、半導体チップ１２の下面の電極を配線基板１１の表面の電極に直接接続するフリップチップボンディングが実施されてもよい。
【００４１】
図５Ｂに示すように、マウント工程が実施された後に基板作成工程が実施される。基板作成工程では、保持ジグ（不図示）上の配線基板１１に対して枠型３２の注入口３３を通じて供給ノズル３４から封止剤２４が供給され、配線基板１１上の複数の半導体チップ１２が封止剤２４で封止される。この状態で、封止剤２４が加熱又は乾燥によって硬化されて、配線基板１１の上面に樹脂層１３（図５Ｃ参照）が形成された半導体パッケージ基板１５が作成される。なお、封止基板作成工程の後には、樹脂層１３を研削で平坦化する平坦化工程が実施されてもよい。また、半導体パッケージ基板１５が予め用意されている場合には、マウント工程、基板作成工程を省略してもよい。
【００４２】
図５Ｃに示すように、基板作成工程が実施された後に分割工程が実施される。分割工程では、第１の実施の形態の溝形成工程と同様にして、Ｖブレード２８で樹脂層１３側がハーフカットされて、分割予定ラインに沿ってＶ溝２９が形成される。さらに、第１の実施の形態の分割工程と同様にして、切削ブレード３６で配線基板１１がフルカットされて、半導体パッケージ基板１５が分割予定ラインに沿って個々の半導体パッケージ１０に分割される。このように、Ｖブレード２８と切削ブレード３６を用いたステップカットによって、半導体パッケージ基板１５が個片化される。
【００４３】
半導体パッケージ基板１５にはＶ溝２９が形成されると共に、Ｖ溝２９の溝底に狭幅の矩形溝３７が形成されている。このため、パッケージ上面２２から下面に向かう途中で、パッケージ上面２２よりも外形サイズが大きくなるようにパッケージ側面２３に斜面２５が形成される。パッケージ側面２３では、斜面２５側ではパッケージ間隔が広くなり、鉛直面２６側ではパッケージ間隔が狭くなっている。よって、後段の半導体パッケージ整列工程で、半導体パッケージ１０の下側でパッケージ間隔が狭くなるように整列させることができる。
【００４４】
図６Ａに示すように、分割工程が実施された後に半導体パッケージ整列工程が実施される。半導体パッケージ整列工程では、分割後の半導体パッケージ１０が支持部材としての保護テープ４１上に整列される。この場合、保護テープ４１の保持面には格子状の浅溝（溝）４２が形成されており、浅溝４２によって保持面が複数の領域に区画されている。各領域に半導体パッケージ１０が載置されて、隣接する半導体パッケージ１０同士が所定間隔Ｘｍｍだけ離間して整列される。浅溝４２の溝幅Ｗｍｍがパッケージ間隔Ｘｍｍよりも大きいため、浅溝４２の内側に半導体パッケージ１０の鉛直面２６が食み出している。なお、保護テープ４１の代わりに、保持ジグ上に半導体パッケージ１０が保持されてもよい。
【００４５】
図６Ｂに示すように、半導体パッケージ整列工程が実施された後にシールド層形成工程が実施される。シールド層形成工程では、樹脂層１３の上方から導電性材料でパッケージ上面２２及びパッケージ側面２３にシールド層１６が形成される。このとき、パッケージ側面２３の斜面２５がパッケージ上面２２から下方に向かって外側に広がるように傾斜しているため、パッケージ上面２２だけでなく斜面２５にもシールド層１６が所望の厚みで形成される。パッケージ側面２３の鉛直面２６や保護テープ４１の浅溝４２の溝底４３にもシールド層１６が形成されるが、パッケージ下側のパッケージ間のアスペクト比に応じてシールド層１６の厚みが調整される。
【００４６】
より詳細には、図６Ｃに示すように、パッケージ間のアスペクト比（縦横比）は、斜面２５の下端から保護テープ４１の浅溝４２の溝底４３までの深さ（側面長さ）をＹｍｍ、鉛直面２６の対向間隔をＸｍｍとした際にＹ／Ｘで表される。シールド層形成時にはパッケージ側面２３にシールド層１６が形成されるが、パッケージ間の溝底４３に形成されるシールド層１６の厚みが低減されるアスペクト比になるように、斜面２５の傾斜、深さＹｍｍ、所定間隔Ｘｍｍ、シールド層形成条件が設定されている。なお、これら各条件には、実験的、経験的又は理論的に求められた値が設定される。
【００４７】
アスペクト比の調整は、主に保護テープ４１に対する整列時に、鉛直面２６の対向間隔Ｘｍｍと保護テープ４１の浅溝４２の深さＹｍｍを可変することで実施される。鉛直面２６側でアスペクト比を大きくすることで、アスペクト比の影響を受け難い斜面２５や鉛直面２６の上側にはシールド層１６が適度な厚みで形成され、アスペクト比の影響を受け易い鉛直面２６の下側や溝底４３にはシールド層１６が薄く形成される。さらに、半導体パッケージ１０の鉛直面２６が浅溝４２の内側に食み出しているため、鉛直面２６と浅溝４２の間でシールド層１６が分離されている。よって、半導体パッケージ１０のピックアップ時にバリの発生が抑えられている。
【００４８】
配線基板１１のグランドライン１７は、パッケージ側面２３の斜面２５の下側で外部に露出している。斜面２５の下側には適度な厚みでシールド層１６が形成され、シールド層１６がグランドライン１７に接続されるため、半導体パッケージ１０で生じた電磁ノイズがグランドライン１７を通じて半導体パッケージ１０外に逃がされる。なお、半導体パッケージ１０の鉛直面２６の下側ではシールド層１６が薄くなるが、配線基板１１の多数の配線によって電磁ノイズがカットされている。したがって、半導体パッケージ１０の周囲の電子部品への電磁ノイズの漏洩が全体的に防止される。
【００４９】
なお、シールド層１６は、銅、チタン、ニッケル、金等のうち一つ以上の金属によって成膜された厚さ数μｍ以上の多層膜であり、例えば、スパッタ法、イオンプレーディング法、スプレー塗布法、ＣＶＤ（chemical  Vapor  Deposition）法、インクジェット法、スクリーン印刷法によって形成される。また、シールド層１６は、真空雰囲気下で上記の多層膜を有する金属フィルムをパッケージ上面２２及びパッケージ側面２３に接着する真空ラミネートによって形成してもよい。このようにして、パッケージ上面２２及びパッケージ側面２３がシールド層１６でカバーされた半導体パッケージ１０が製造される。
【００５０】
図６Ｄに示すように、シールド層形成工程が実施された後にピックアップ工程が実施される。ピックアップ工程では、シールド層１６が形成された半導体パッケージ１０がピッカー（不図示）等によってピックアップされる。この場合、パッケージ間のアスペクト比の調整によって、パッケージ側面２３の鉛直面２６の下側やパッケージ間の溝底４３でシールド層１６の堆積が抑えられている。さらに、鉛直面２６と浅溝４２の間でシールド層１６が分離されているため、半導体パッケージ１０のピックアップ時に浅溝４２内にシールド層１６が残ってバリが発生し難くなっている。
【００５１】
以上のように、第２の実施の形態の半導体パッケージ１０の製造方法によれば、第１の実施の形態と同様に、アスペクト比の調整によって半導体パッケージ１０の下面側にシールド層１６が形成され難くなることで、半導体パッケージをピックアップしたときのバリを抑えることができる。よって、バリの除去作業が不要になるため、加工品質及び加工時間を改善することができる。
【００５２】
なお、上記の第１、第２の実施の形態の半導体パッケージの側面形状は、上記構成に限定されない。半導体パッケージの側面形状は、隣り合う半導体パッケージのパッケージ間隔が、半導体パッケージの上面から下面に向かう途中で狭くなるような側面形状であればよい。以下、変形例の半導体パッケージの側面形状について説明する。図７は、半導体パッケージの側面形状のバリエーションの一例を示す図である。
【００５３】
図７Ａに示すように、第１、第２の実施の形態の半導体パッケージでは、樹脂層１３と配線基板１１に亘ってパッケージ側面２３に斜面２５が形成される構成にしたが、この構成に限定されない。例えば、図７Ｂに示すように、樹脂層１３にのみ斜面２５が形成される構成にしてもよい。この場合、比較的にブレードの消耗が少ない樹脂層１３だけをＶブレードで切削することで、Ｖブレードの消耗を抑えてブレードライフを長くすることができる。Ｖブレードの消耗による形状変更を抑えることで、Ｖ溝の角度管理を容易にすることができる。
【００５４】
また、図７Ｃに示すように、パッケージ上面２２から下面に向かう途中で、パッケージ上面２２よりも外形サイズが大きくなるようにパッケージ側面２３に段差５５が形成される構成にしてもよい。この場合、広幅の切削ブレードと狭幅の切削ブレードのステップカットにより、パッケージ側面２３に段差５５が形成される。パッケージ側面２３の上段側でパッケージ間隔を広くとることで、パッケージ側面２３の上段側に適度な厚みでシールド層１６が形成される。また、パッケージ側面２３の下段側でパッケージ間のアスペクト比を調整することで、パッケージ間の溝底３８のシールド層１６を薄く形成してバリの発生が抑えられる。
【００５５】
また、図７Ｄに示すように、パッケージ上面２２から下面に向かう途中で、パッケージ上面２２よりも外形サイズが大きくなるようにパッケージ側面２３に湾曲面５６が形成される構成にしてもよい。この場合、広幅の湾曲ブレードと狭幅の切削ブレードのステップカットにより、パッケージ側面２３に湾曲面５６と鉛直面２６が形成される。湾曲面５６がシールド層１６の形成方向（鉛直方向）に交差するため、湾曲面５６に適度な厚みでシールド層１６を形成することができる。また、半導体パッケージ１０の鉛直面２６側でパッケージ間のアスペクト比を調整することで、パッケージ間の溝底３８のシールド層１６を薄く形成してバリの発生が抑えられる。
【００５６】
さらに、図７Ｅに示すように、パッケージ上面２２から下面に向かう途中で、外径サイズが最も大きくなるようにパッケージ側面２３に斜面５８、５９が形成される構成にしてもよい。この場合、Ｖブレードで上下両面から切削することで、パッケージ側面２３に斜面５８、５９が形成される。斜面５８、５９の境界位置のパッケージ間隔をＸｍｍとして、境界位置よりも下側でパッケージ間のアスペクト比を調整することで、半導体パッケージの下側でシールド層１６を薄くしてピックアップ時のバリの発生が抑えられる。
【００５７】
続いて、半導体パッケージのステップカバレッジ（step  coverage）とアスペクト比の関係について説明する。図８は、試験体の断面模式図である。図９は、試験体のステップカバレッジとアスペクト比の関係を示す図である。
【００５８】
図８に示すように、Ｖ溝６２と矩形溝６３が形成された４種類の試験体６１に対して、１８０℃、８×１０−４Ｐａの条件下でイオンプレーティング法によってシールド層を形成した。４種類の試験体６１として、溝幅Ｘｍｍ、溝深さＹｍｍとしたときのアスペクト比Ｙ／Ｘが１、２、３、４になる矩形溝６３を形成した試験体６１を用意した。各試験体６１について、上面６４のシールド層の厚み、Ｖ溝下部６５のシールド層の厚み、矩形溝上部６６のシールド層の厚み、矩形溝下部６７のシールド層の厚み、溝底６８のシールド層の厚みを、それぞれ電子顕微鏡の観察画像に基づいて測定した。
【００５９】
そして、試験体６１の上面６４のシールド層の厚みを基準にして、Ｖ溝下部６５、矩形溝上部６６、矩形溝下部６７、溝底６８のシールド層の厚みのステップカバレッジを図９にまとめた。なお、Ｖ溝下部６５、矩形溝上部６６、矩形溝下部６７、溝底６８等の特定部分のステップカバレッジは、各特定部分のシールド層の厚みと上面のシールド層の厚みから、次式（１）で算出される。また、アスペクト比は矩形溝６３の溝幅と深さから、次式（２）で算出される。
式（１）
step  coverage＝（特定部分厚／上面厚）×１００［％］
式（２）
アスペクト比＝矩形溝の溝幅／矩形溝の深さ
【００６０】
図９Ａに示すように、試験体６１の上面６４に対するＶ溝下部６５のステップカバレッジは、矩形溝６３のアスペクト比の変化に関わらず約９０％を維持していた。また、図９Ｂに示すように、試験体６１の上面６４に対する矩形溝上部６６のステップカバレッジは、矩形溝６３のアスペクト比の変化に関わらず約６０％を維持していた。したがって、Ｖ溝下部６５と矩形溝上部６６のシールド層の厚みは、矩形溝６３のアスペクト比に依存しないことが判明した。このため、矩形溝６３のアスペクト比を高くしても、Ｖ溝６２では約９０％のステップカバレッジが得られてシールド性が高められ、矩形溝上部６６でも約６０％のステップカバレッジが得られて配線基板内のグランドラインに接地可能になっている。
【００６１】
図９Ｃに示すように、試験体６１の上面６４に対する矩形溝下部６７のステップカバレッジは、矩形溝６３のアスペクト比が２以下の低い間は約６０％を維持していたが、アスペクト比が４まで増加すると約３５％まで低下した。図９Ｄに示すように、試験体６１の上面６４に対する溝底６８のステップカバレッジは、矩形溝６３のアスペクト比が増加するのに伴って減少し、アスペクト比が４まで増加すると約４０％まで低下した。したがって、矩形溝下部６７と溝底６８のシールド層の厚みは、矩形溝６３のアスペクト比に強く依存することが判明した。このため、矩形溝６３のアスペクト比を高くすることで、矩形溝下部６７及び溝底６８のステップカバレッジを小さくしてバリの発生を抑えることが可能になっている。このようにして、Ｖ溝６２と矩形溝６３の比率を調整することで、シールド性の向上とバリの抑制を実現することが可能になっている。
【００６２】
なお、第１、第２の実施の形態においては、配線基板に１つの半導体チップを実装した半導体パッケージを例示したが、この構成に限定されない。配線基板に複数の半導体チップを実装した半導体パッケージを製造してもよい。例えば、図１０Ａに示すように、配線基板７１に複数（例えば、３つ）の半導体チップ７２ａ−７２ｃを実装し、半導体チップ７２ａ−７２ｃをまとめてシールドした半導体パッケージ７０を製造するようにしてもよい。この場合、パッケージ単位で半導体パッケージ基板７５にＶ溝が形成され、パッケージ単位で半導体パッケージ基板７５が分割される。なお、半導体チップ７２ａ−７２ｃは同一機能を有してもよいし、異なる機能を有してもよい。
【００６３】
また、図１０Ｂに示すように、配線基板８２に複数（例えば、２つ）の半導体チップ８２ａ、８２ｂを実装し、半導体チップ８２ａ、８２ｂを個別にシールドした半導体パッケージ（ＳＩＰ）８０を製造するようにしてもよい。この場合、チップ単位で半導体パッケージ基板８０にＶ溝が形成され、パッケージ単位で半導体パッケージ基板が分割される。これにより、半導体チップ８２ａ、８２ｂの間にシールド層８６が形成され、半導体チップ８２ａ、８２ｂの相互間で電磁ノイズの影響を防止することができる。なお、半導体チップ８２ａ、８２ｂは同一機能を有してもよいし、異なる機能を有してもよい。
【００６４】
また、上記の第１、第２の実施の形態においては、加工工具としてＶブレードを用いてＶ溝が形成されたが、この構成に限定されない。例えば、図１１Ａに示すように、加工工具として通常の切削ブレード９１を用いて半導体パッケージ基板１５にＶ溝を形成するようにしてもよい。この場合、半導体パッケージ基板１５の分割予定ライン上の鉛直面Ｐに対して切削ブレード９１を所定角度だけ一方側に傾けて切削した後に、鉛直面Ｐに対して切削ブレード９１を所定角度だけ他方側に傾けて切削する。これにより、切削ブレード９１によって半導体パッケージ基板１５の上面がＶ状に切り取られて、分割予定ラインに沿ってＶ溝が形成される。
【００６５】
また、図１１Ｂに示すように、加工工具としてレーザアブレーション用の加工ヘッド９３を用いて半導体パッケージ基板１５にＶ溝を形成するようにしてもよい。この場合、半導体パッケージ基板１５の分割予定ライン上の鉛直面Ｐに対して加工ヘッド９３を所定角度だけ一方向に傾けてアブレーション加工を実施した後に、鉛直面Ｐに対して加工ヘッド９３を所定角度だけ他方側に傾けてアブレーション加工を実施する。半導体パッケージ基板１５に対して吸収性を有するレーザ光線によって、半導体パッケージ基板１５の上面がＶ字状に切り取られて、分割予定ラインに沿ってＶ溝が形成される。なお、レーザアブレーションとは、レーザ光線の照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。
【００６６】
また、図１１Ｃに示すように、加工工具としてプロファイラ９５を用いて半導体パッケージ基板１５にＶ溝を形成するようにしてもよい。プロファイラ９５はアルミ基台９６の略Ｖ字状の加工面にダイヤモンド砥粒から成る砥粒層９７を電着して構成されている。プロファイラ９５は、Ｖブレードと比較して消耗し難く、Ｖ字形状を長く維持し続けることができる。また、上記の図７Ｂ−図７Ｅに示す半導体パッケージを製造する場合にも、パッケージ基板に対する溝形成時や分割時に、加工工具としてレーザ加工の加工ヘッドやプロファイラが用いられてもよい。
【００６７】
また、上記の第１、第２の実施の形態及び変形例においては、半導体チップがワイヤを介して配線基板の電極にワイヤボンディングされた半導体パッケージを製造する構成について説明したが、この構成に限定されない。図１２に示すように、半導体パッケージ８９は、半導体チップ１２が配線基板１１の電極に直接接続されてフリップチップボンディングされていてもよい。
【００６８】
また、第１、第２の実施の形態では、半導体パッケージ基板に対するＶ溝の形成と半導体パッケージ基板の分割が同一の装置で実施されてもよいし、別々の装置で実施されてもよい。
【００６９】
また、上記の第１、第２の実施の形態においては、半導体パッケージ基板の分割が切削ブレードを用いて実施されたが、この構成に限定されない。半導体パッケージ基板の分割は、半導体パッケージ基板を個々の半導体パッケージを分割する構成であればよく、例えば、アブレーション加工によって半導体パッケージ基板を個々の半導体パッケージに分割してもよい。
【００７０】
また、上記の第１の実施の形態においては、溝形成工程は加工工具で配線基板の途中まで切り込む構成にしたが、この構成に限定されない。溝形成工程は、加工工具で少なくとも樹脂層の途中まで切り込む構成であればよい。
【００７１】
また、上記の第１の実施の形態においては、支持部材として粘着テープを例示したがこの構成に限定されない。支持部材は、半導体パッケージ基板を支持するものであればよく、例えば、サブストレートで構成されていてもよい。したがって、貼着工程では、半導体パッケージ基板の配線基板側をリングフレームに貼着された粘着テープに貼着する構成に限らず、半導体パッケージ基板の配線基板側を、粘着層を介してサブストレートに貼着する構成にしてもよい。
【００７２】
また、上記の第２の実施の形態においては、半導体パッケージ整列工程は、浅溝が形成された保護テープや保持ジグに半導体パッケージが整列される構成にしたが、この構成に限定されない。半導体パッケージ整列工程は、浅溝が形成されていない平坦な保護テープや保持ジグに半導体パッケージが整列されてもよい。この場合、半導体パッケージの傾斜や段差から保護テープや保持ジグの保持面までの深さによって、パッケージ間のアスペクト比が調整される。
【００７３】
また、上記の第２の実施の形態においては、支持部材として保護テープを例示したがこの構成に限定されない。支持部材は、半導体パッケージを粘着層で支持するものであればよく、例えば、サブストレートで構成されてもよい。サブストレートには浅溝が形成されていてもよいし、浅溝が形成されていなくてもよい。したがって、半導体パッケージ整列工程では、半導体パッケージが保護テープ上や保持ジグ上に整列される構成に限らず、半導体パッケージがサブストレート上にワックスで固定されて整列されていてもよい。
【００７４】
また、半導体パッケージは、携帯電話等の携帯通信機器に用いられる構成に限らず、カメラ等の他の電子機器に用いられてもよい。
【００７５】
また、本実施の形態及び変形例を説明したが、本発明の他の実施の形態として、上記各実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
【００７６】
また、本発明の実施の形態は上記の各実施の形態及び変形例に限定されるものではなく、本発明の技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらには、技術の進歩又は派生する別技術によって、本発明の技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、本発明の技術的思想の範囲内に含まれ得る全ての実施形態をカバーしている。
【００７７】
また、本実施の形態では、本発明を半導体パッケージの製造方法に適用した構成について説明したが、所定の膜厚のシールド層が形成される他のパッケージ部品の製造方法に適用することも可能である。
【産業上の利用可能性】
【００７８】
以上説明したように、本発明は、半導体パッケージのピックアップ時にバリの発生を抑制することができるという効果を有し、特に、携帯通信機器に用いられる半導体パッケージの製造方法に有用である。
【符号の説明】
【００７９】
１０  半導体パッケージ
１１  配線基板
１２  半導体チップ
１３  樹脂層（封止剤）
１５  半導体パッケージ基板
１６  シールド層
２２  パッケージ上面（封止剤上面）
２３  パッケージ側面（側面）
２４  封止剤
２５  斜面（側面の傾斜）
２８  Ｖブレード（加工工具）
２９  Ｖ溝（溝）
３５  粘着テープ
３６  切削ブレード
３７  矩形溝
３８  矩形溝の溝底
４１  保護テープ
４２  浅溝（溝）
５５  段差
【図１】
2018182236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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