(57)【要約】  【課題】半導体集積回路間を接続するマイクロバンプ等の接続部の異常を、簡易な構成で精度よく検知する。  【解決手段】半導体装置は、信号接続部を介して接続される第１の半導体集積回路と第２の半導体集積回路とを備え、前記第１の半導体集積回路は、負荷回路を含み、前記第２の半導体集積回路は、前記負荷回路に前記信号接続部を介して接続される発振回路と、前記発振回路から出力される発振信号を増幅する増幅回路と、前記増幅された発振信号の周波数を検知するカウンタ回路と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号接続部を介して接続される第１の半導体集積回路と第２の半導体集積回路とを備え、
前記第１の半導体集積回路は、
負荷回路を含み、
前記第２の半導体集積回路は、
前記負荷回路に前記信号接続部を介して接続される発振回路と、
前記発振回路から出力される発振信号を増幅する増幅回路と、
前記増幅された発振信号の周波数を検知するカウンタ回路と、を含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記発振回路は、コンデンサを含み、前記負荷回路からの電荷の充放電を前記コンデンサが繰り返すことにより前記発振信号を出力する
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１の半導体集積回路は、
送信回路と、
前記送信回路からの送信信号に応じた出力信号又は固定された出力信号を前記第２の半導体集積回路へ出力する、前記負荷回路としての駆動回路と、
前記送信回路からの送信信号及び固定信号のいずれかを選択して前記駆動回路へ出力する第１の選択回路と、を含む
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第２の半導体集積回路は、
受信回路と、
前記信号接続部に接続され、前記受信回路及び前記発振回路のいずれかを前記第１の半導体集積回路からの入力信号の出力先として選択する第２の選択回路と、を含む
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
通信モードとテストモードを備え、
前記通信モードでは、前記第１の選択回路は、前記送信回路からの送信信号を選択し、前記第２の選択回路は、前記受信回路を選択し、
前記テストモードでは、前記第１の選択回路は、前記固定信号を選択し、前記第２の選択回路は、前記発振回路を選択する
半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第１の半導体集積回路は、複数組の前記送信回路、前記第１の選択回路、及び前記駆動回路を含み、
前記第２の半導体集積回路は、複数組の前記第２の選択回路、及び前記受信回路を含む
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
通信モードとテストモードを備え、
前記通信モードでは、前記各組の第１の選択回路は、対応する前記送信回路からの送信信号を選択し、前記各組の第２の選択回路は、対応する前記受信回路を選択し、
前記テストモードでは、前記複数組のうち１組の前記第１の選択回路が選択され、当該選択された第１の選択回路は前記固定信号を選択し、前記第１の半導体集積回路で選択された１組に対応する１組の前記第２の選択回路が選択され、当該選択された第２の選択回路は前記発振回路を選択する
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記第１の半導体集積回路及び前記第２の半導体集積回路は、インターポーザ上に搭載され、前記インターポーザ内の配線を介して接続され、
前記信号接続部は、前記インターポーザ上に形成されたマイクロバンプである
半導体装置。
【請求項９】
半導体装置に搭載され、前記半導体装置に搭載された他の半導体集積回路と信号接続部を介して接続される半導体集積回路であって、
前記他の半導体集積回路の備える負荷回路に前記信号接続部を介して接続される発振回路と、
前記発振回路から出力される発振信号を増幅する増幅回路と、
前記増幅された発振信号の周波数を検知するカウンタ回路と、を含む
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体集積回路に関する。
【背景技術】
【０００２】
一般的に、ＳｉＰ（System in Package）などの３次元実装を有する半導体集積回路は、例えば半田やシリコン貫通電極（ＴＳＶ：Through Silicon Via）を介して、基板に接続される。
【０００３】
特許文献１には、測定対象の物理量を測定するセンサ装置に関して、「本発明は、抵抗値変化を周波数変化として出力するセンサ装置において、測定対象の物理量に応じてその抵抗値が変化する可変抵抗と、前記可変抵抗に接続された発振回路であって、前記可変抵抗の一端に直列接続された第１キャパシタと、前記第１キャパシタにその出力端が直列接続された第１インバータと、前記可変抵抗の他端にその入力端が直列接続された第２インバータと、前記第２インバータに並列接続された第２キャパシタ及び抵抗を有し、前記可変抵抗の抵抗値により発振周波数が変化する発振回路とを備える。」と記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３００５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、ＤＲＡＭ（Dynamic Random Access Memory）の標準化団体であるJEDEC（Joint Electron Device Engineering Council）で規格化がなされているＨＢＭ（High Bandwidth Memory）を搭載したＳｉＰ（System in Package）を例に考える。ＳｉＰでは、Ｓｉ（シリコン）インターポーザに代表される微細配線基板上にＨＢＭとこれと通信するＬＳＩ（Large-scale Integrated Circuit）とが搭載され、両者はインターポーザ内の配線を介して電気的に接続される。インターポーザ上に搭載されるＨＢＭ及びＬＳＩは、マイクロバンプと呼ばれる約２０μｍ径の半田で、インターポーザ上の配線に接続される。
【０００６】
上記のようなマイクロバンプは、通常のバンプの約１００倍のマイグレーションによる故障率を有することが報告されている。そのため、配線の破断や接続不良が実装上の課題になっている。また、実装する際には、配線が破断する前に（破断が進行している間に）異常を検知して、修理や交換等の保守を適切に行えることが要求される。また、インターポーザ上には多数のマイクロバンプ部が設けられるため、これらの異常を検知する仕組みは、回路規模の増加を小さく抑えるように簡易な構成で実現することが求められる。
【０００７】
特許文献１は、測定対象の抵抗値変化を周波数変化として出力するテレメータ等のセンサ装置に関するものであり、半導体装置の接続部の異常を検知する構成に適用することはできない。
【０００８】
本発明の目的は、半導体集積回路間を接続するマイクロバンプ等の接続部の異常を、簡易な構成で精度よく検知する技術を提供することにある。
【課題を解決するための手段】
【０００９】
本願は、上記課題の少なくとも一部を解決する手段を複数含んでいるが、その例を挙げるならば、以下のとおりである。半導体装置は、信号接続部を介して接続される第１の半導体集積回路と第２の半導体集積回路とを備え、前記第１の半導体集積回路は、負荷回路を含み、前記第２の半導体集積回路は、前記負荷回路に前記信号接続部を介して接続される発振回路と、前記発振回路から出力される発振信号を増幅する増幅回路と、前記増幅された発振信号の周波数を検知するカウンタ回路と、を含む。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路間を接続するマイクロバンプ等の接続部の異常を、簡易な構成で精度よく検知することができる。
【００１１】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置の基本構成を示す図である。
【図２】発振回路の基本構成例を示す図である。
【図３】発振回路のタイミングチャート（正常な例）である。
【図４】発振回路のタイミングチャート（異常が発生した例）である。
【図５】発振回路の実装構成例を示す図である。
【図６】半導体装置の実装構成の一例を示す図である。
【図７】半導体装置の実装構成の他の例を示す図である。
【発明を実施するための形態】
【００１３】
本実施形態に係る半導体装置では、２つの半導体集積回路がインターポーザ等の回路基板上に実装され、マイクロバンプ等の接続部を介して回路基板上の配線と接続される。２つの半導体集積回路は、回路基板内の配線を介して接続される。一方の半導体集積回路には発振回路が設けられ、接続部を含む信号線（２つの半導体集積回路を結ぶ信号線）と接続先の他方の半導体集積回路とが当該発振回路の負荷の一部として接続される。発振回路には、コンデンサと抵抗で構成される弛張発振回路を用いることができる。ここで、例えば接続部に破断あるいは破断の進行が発生した場合、信号線の抵抗値が変化して発振周波数を変化させるため、この発振周波数をカウンタで計測することで、接続部を含む信号線の破断あるいは破断の進行を検知することができる。
【００１４】
図１は、本実施形態に係る半導体装置の基本構成を示す図である。図１は、信号線の異常の検知に関する主要な構成を示し、他の回路等の構成は省略している。以下では、半導体集積回路としてＬＳＩ（Large-scale Integrated Circuit）を例に取って説明する。
【００１５】
半導体装置では、２つのＬＳＩ１００及びＬＳＩ１０１がインターポーザ等の回路基板上に実装され、これらのＬＳＩは、回路基板上に形成されたマイクロバンプ等の信号接続部１０２を介して信号線で接続されている。ＬＳＩ１００内には、負荷回路１０４が配置され、ＬＳＩ１０１内には、発振回路１０３が配置されている。また、ＬＳＩ１０１内には、増幅回路１０６とカウンタ回路１０５とが配置されている。
【００１６】
発振回路１０３の発振回路負荷１０７は、負荷回路１０４と信号接続部１０２とで構成され、発振回路負荷１０７によって発振回路１０３の発振周波数が決定される。発振回路１０３から出力される発振信号は、増幅回路１０６で増幅及び整形され、カウンタ回路１０５でその周波数がカウントされる。
【００１７】
信号接続部１０２の破断や破断の進行は、発振回路負荷１０７の変化として現れるため、発振回路１０３の発振周波数を変化させる。カウンタ回路１０５で発振周波数を監視することで、発振回路負荷１０７の変化、すなわち、信号接続部１０２の破断や破断の進行を検知することができる。なお、カウンタ回路１０５は、接続の異常を示す信号や、接続の異常の進行状態を示す信号を、例えばＬＳＩ１０１内の他の回路や、ＬＳＩ１０１外部の他の回路や装置に出力してもよい。
【００１８】
図２は、発振回路の基本構成例を示す図である。図２は、信号線の異常の検知に関する主要な構成を示し、他の回路等の構成は省略している。
【００１９】
発振回路１０３は、信号線Ｓと、抵抗１０と、コンデンサ１１と、スイッチ１２と、抵抗１３と、電流源１４と、スイッチ１５と、コンデンサ１６とを含む。
【００２０】
信号線Ｓの入力側の接続点には、抵抗１０を介してコンデンサ１１の一端が接続され、コンデンサ１１の他端は接地されている。抵抗１０とコンデンサ１１の間の接続点には、スイッチ１２の入力端が接続され、スイッチ１２の出力端側にはスイッチ１５が接続されている。スイッチ１２の制御端は、信号線Ｓに接続され、信号線Ｓの電圧Ｖｏ´によりオンオフが制御される。スイッチ１２とスイッチ１５の間の接続点には、抵抗１３の一端が接続され、抵抗１３の他端は接地されている。また、スイッチ１２とスイッチ１５の間のもう１つの接続点には、コンデンサ１６の一端が接続され、コンデンサ１６の他端は接地されている。信号線Ｓの出力側の接続点には、スイッチ１５の入力端が接続され、スイッチ１５の出力端は電流源１４を介して接地されている。スイッチ１５の制御端は、スイッチ１２の出力端側に接続され、制御電圧Ｖｃｔｌによりオンオフが制御される。
【００２１】
図３は、発振回路のタイミングチャート（正常な例）である。
【００２２】
時刻ｔ＝０でＬＳＩ１００の電源ＶＤＤが投入されたとすると、コンデンサ１１の初期電荷はゼロであることから、電源ＶＤＤから負荷回路１０４、信号接続部１０２、及び抵抗１０を介して、コンデンサ１１に電荷が供給及び蓄積（充電）され、Ｖｏ´が上昇する。
【００２３】
（ａ）Ｖｏ´がスイッチ１２のスレッショルド電圧Ｖｔｈ１を超えると、スイッチ１２がオンしてコンデンサ１６及び抵抗１３に電荷が供給され、Ｖｃｔｌが上昇する。（ｂ）Ｖｃｔｌがスイッチ１５のスレッショルド電圧Ｖｔｈ２を超えると、スイッチ１５がオンし、電流源１４によってコンデンサ１１から電荷が放電され、Ｖｏ´が下降する。（ｃ）Ｖｏ´がＶｔｈ１を下回ると、スイッチ１２がオフし、コンデンサ１６に蓄積された電荷が抵抗１３を介してグランドに放電され、Ｖｃｔｌが下降する。（ｄ）ＶｃｔｌがＶｔｈ２を下回るとスイッチ１５がオフし、電源ＶＤＤからコンデンサ１１に再び電荷が供給及び蓄積されて、Ｖｏ´が上昇する。
【００２４】
上記の（ａ）〜（ｄ）の動作が繰り返されることで、発振回路１０３の出力電圧Ｖｏ´は、ある周期の信号として出力されることになる。この出力信号Ｖｏ´を増幅回路１０６に入力してクリップさせることで、増幅回路１０６の出力信号Ｖｏは、ある周期の矩形波として出力される。この出力信号Ｖｏをカウンタ回路１０５に入力して、カウンタ回路１０５が一定区間カウントする（例えば図中の破線で囲った部分）ことで、発振回路１０３の発振周波数を検知することができる。
【００２５】
図４は、発振回路のタイミングチャート（異常が発生した例）である。図４は、信号接続部１０２に破断あるいは破断の進行が発生し、負荷１０７の接続抵抗がＲＢ１（図３）からＲＢ２に上昇した場合（ＲＢ１＜ＲＢ２）を示している。
【００２６】
この場合、上述の（ａ）及び（ｄ）においてコンデンサ１１に電荷が蓄積される際、電圧上昇の時間が長くなる。これに伴い、出力信号Ｖｏの周期が長くなるため、カウンタ回路１０５が検知する発振周波数が、図３の場合と比べ少なくなる。このように、カウンタ回路１０５は、発振周波数の差分を判定することで、信号接続部１０２の抵抗値変化を検知することができる。また、発振周波数や発振周波数の変化に基づいて、ＬＳＩ１００とＬＳＩ１０１の間の接続部及びそれを含む信号線の異常を検知することができる。
【００２７】
図５は、発振回路の実装構成例を示す図である。図５は、信号線の異常の検知に関する主要な構成を示し、他の回路等の構成は省略している。図２と異なる構成を中心に説明する。
【００２８】
図２のスイッチ１２は、インバータ１８及びＰＭＯＳ（p-Channel Metal-Oxide Semiconductor）トランジスタ１７によって代替される。図２のスイッチ１５、電流源１４、及びコンデンサ１６は、ＮＭＯＳ（n-Channel Metal-Oxide Semiconductor）トランジスタ１９によって代替される。
【００２９】
具体的には、ＰＭＯＳトランジスタ１７のソースは、抵抗１０とコンデンサ１１の間の接続点に接続される。ＰＭＯＳトランジスタ１７のドレインは、ＮＭＯＳトランジスタ１９のゲートに接続される。ＰＭＯＳトランジスタ１７のゲートは、信号線Ｓの入力側と出力側の間の接続点に、インバータ１８を介して接続される。ＮＭＯＳトランジスタ１９のドレインは、信号線Ｓの出力側の接続点に接続される。ＮＭＯＳトランジスタ１９のソースは接地される。
【００３０】
電源ＶＤＤの投入時は、Ｖｏ´がゼロ（＝Ｌ）であるためにインバータ１８の出力はＨであり、ＰＭＯＳトランジスタ１７のゲートにはＨが印加され、ＰＭＯＳトランジスタ１７はオフ状態となる。ＰＭＯＳトランジスタ１７がオフ時は、ＮＭＯＳトランジスタ１９のゲートは抵抗１３を介してグランドに接続されるため、ＮＭＯＳトランジスタ１９はオフ状態となる。Ｖｏ´がインバータ１８のスレッショルド電圧Ｖｔｈ３を超えると、インバータ１８の出力はＬとなり、ＰＭＯＳトランジスタ１７がオンする。ＰＭＯＳトランジスタ１７がオンしてＶｃｔｌが上昇すると、ＮＭＯＳトランジスタ１９のスレッショルド電圧Ｖｔｈ４を越えた時点で、ＮＭＯＳトランジスタ１９に電流が流れ始め、コンデンサ１１から電荷が放電され、Ｖｏ´が下降する。Ｖｏ´がＶｔｈ３を下回ると、ＰＭＯＳトランジスタ１７がオフする。ＮＭＯＳトランジスタ１９のゲートとソース間の寄生容量は、コンデンサ１６と同じ役割を果たすため、そこに蓄積された電荷が抵抗１３を介してグランドに放電され、Ｖｃｔｌが下降する。ＶｃｔｌがＶｔｈ４を下回るとＮＭＯＳトランジスタ１９がオフし、電源ＶＤＤからコンデンサ１１に再び電荷が供給及び蓄積されて、Ｖｏ´が上昇する。
【００３１】
図６は、半導体装置の実装構成の一例を示す図である。図６は、一方のＬＳＩが備える送信部の駆動回路を負荷回路１０４として利用し、受信部を備える他方のＬＳＩに発振回路１０３を実装した例を示している。なお、図６は、ＬＳＩ間を接続する１系統の信号線を示している。
【００３２】
ＬＳＩ１００は、送信回路２０と、駆動回路２１（負荷回路１０４）と、選択回路２２と、制御回路２３とを含む。駆動回路２１は、いわゆるＣＭＯＳ（Complementary Metal-oxide Semiconductor）インバータで構成され、ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２とを含む。駆動回路２１の出力は、信号接続部１０２を介してＬＳＩ１０１と接続される。駆動回路２１の入力は、前段の選択回路２２に接続される。選択回路２２は、送信回路２０からの送信信号（送信データ）及び固定信号（Ｌ）のいずれかを入力として選択し、駆動回路２１に出力する。選択回路２２は、制御回路２３に接続され、入力の選択は、制御回路２３により制御される。
【００３３】
ＬＳＩ１０１は、受信回路２４と、選択回路２５と、制御回路２６と、発振回路１０３と、増幅回路１０６と、カウンタ回路１０５とを含む。選択回路２５の入力は、信号接続部１０２を介してＬＳＩ１００と接続される。選択回路２５の出力は、後段の発振回路１０３と受信回路２４に接続される。選択回路２５は、発振回路１０３及び受信回路２４のいずれかを出力先として選択し、入力信号を出力する。選択回路２５は、制御回路２６に接続され、出力先の選択は、制御回路２６により制御される。
【００３４】
ＬＳＩ１００及びＬＳＩ１０１は、ＬＳＩ１００及びＬＳＩ１０１を結ぶ信号線について、通常の通信モードと、異常を検知するテストモードとを切り替えて動作することができる。つまり、通信モードでは、制御回路２３は、選択回路２２の入力に送信回路２０からの送信信号を選択し、制御回路２６は、選択回路２５の出力先に受信回路２４を選択する。テストモードでは、制御回路２３は、選択回路２２の入力に固定信号（Ｌ）を選択し、制御回路２６は、選択回路２５の出力先に発振回路１０３を選択する。なお、通信モードとテストモードの切り替えは、例えば、制御回路２３から制御回路２６へ又は制御回路２６から制御回路２３へ、図示しない信号線を介して切替信号を送信することで、同期的に実行すればよい。テストの実行タイミングは、例えば、半導体装置が搭載された機器が起動された時である。
【００３５】
通信モードでは、送信回路２０から出力される送信信号は、選択回路２２を介して駆動回路２１に入力されてその値に応じた出力信号に変換され、信号接続部１０２を介してＬＳＩ１０１に伝送される。ＬＳＩ１００から伝送された信号は、選択回路２５に入力され、選択回路２５を介して受信回路２４で受信される。
【００３６】
テストモードでは、選択回路２２は、固定信号（Ｌ）を駆動回路２１に出力する。これにより、駆動回路２１の入力はＬに論理固定され、ＰＭＯＳトランジスタ２１１がオンされ、ＮＭＯＳトランジスタ２１２がオフされる。つまり、駆動回路２１からは、Ｈに固定された出力信号が出力される。受信側の選択回路２５は、発振回路１０３を出力先に選択する。すると、ＰＭＯＳトランジスタ２１１のオン抵抗が発振回路１０３の負荷となり、上述した発振動作が実行される。
【００３７】
図７は、半導体装置の実装構成の他の例を示す図である。図７は、ＬＳＩ間が複数系統の信号線で接続されている場合を示している。図６と異なる構成を中心に説明する。各信号線は、それぞれ信号接続部１０２を含む。
【００３８】
ＬＳＩ１００は、複数組の送信回路２０、駆動回路２１（負荷回路１０４）、及び選択回路２２を含む。ＬＳＩ１０１は、複数組の受信回路２４、及び選択回路２５を含む。各組の駆動回路２１は、それぞれ対応する信号接続部１０２を介して、対応する選択回路２５に接続される。
【００３９】
各選択回路２２は、制御回路２３に接続され、各選択回路２２の入力の選択は、制御回路２３により制御される。各選択回路２５は、制御回路２６に接続され、各選択回路２５の出力先の選択は、制御回路２６により制御される。
【００４０】
ＬＳＩ１００及びＬＳＩ１０１は、ＬＳＩ１００及びＬＳＩ１０１を結ぶ複数の信号線のうち、いずれか１つのテスト対象の信号線についてテストモードを適用する（他の信号線については通信モードを適用する）ことができる。つまり、テストモードでは、制御回路２３は、テスト対象の１系統の選択回路２２を選択し、当該選択した選択回路２２の入力に固定信号（Ｌ）を選択する。制御回路２６は、送信側で選択された１系統に対応する選択回路２５を選択し、当該選択した選択回路２５の出力先に発振回路１０３を選択する。これにより、選択された１系統の駆動回路２１のＰＭＯＳトランジスタ２１１のオン抵抗が発振回路１０３の負荷となり、上述した発振動作が実行され、選択した１系統のテストを実行することができる。
【００４１】
以上、本発明の一実施形態について説明した。本実施形態によれば、半導体集積回路間を接続するマイクロバンプ等の接続部の異常を、簡易な構成で検知することができる。また、本実施形態によれば、負荷抵抗を発振周波数に変換して検出することにより、マイクロバンプ等の破断や破断の進行により発生する微小な抵抗値変化を捉えることが可能となり、接続部の異常を精度よく検知することができる。また、本実施形態によれば、一般的な半導体集積回路に実装されている送信部の一部を負荷として利用することができるので、回路規模の増加を小さく押えることができる。
【００４２】
本発明は、上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した各実施形態は、本発明を分かりやすく説明したものであり、本発明は、必ずしも説明した全ての構成を備えるものに限定されるものではないし、一般的に必要な構成を排除するものでもない。また、制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らないし、一般的に必要な制御線や信号線を排除するものでもない。
【００４３】
本発明は、２つの半導体集積回路を含む半導体装置に限られず、情報機器、制御機器、自動車の制御部等に用いられる半導体ＬＳＩ、半導体ＬＳＩパッケージ、プリント配線基板、回路基板等にも適用可能である。
【符号の説明】
【００４４】
１０…抵抗、１１…コンデンサ、１２…スイッチ、１３…抵抗、１４…電流源、１５…スイッチ、１６…コンデンサ、１７…ＰＭＯＳトランジスタ、１８…インバータ、１９…ＮＭＯＳトランジスタ、２０…送信回路、２１…駆動回路、２２…選択回路、２３…制御回路、２４…受信回路、２５…選択回路、２６…制御回路、１０２…信号接続部、１０３…発振回路、１０４…負荷回路、１０５…カウンタ回路、１０６…増幅回路、１０７…発振回路負荷、２１１…ＰＭＯＳトランジスタ、２１２…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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