(57)【要約】【課題】弾性応力緩和によって歪み緩和バッファ層の歪みが抑制され性能が向上した半導体装置を提供する。【解決手段】基板はパターン形成領域及び周辺領域を含み、基板のパターン形成領域上には第１歪み緩和バッファ層が配置され、基板の周辺領域上には第２歪み緩和バッファ層が配置される。基板上には第１絶縁膜パターンが配置され、第１歪み緩和バッファ層内には第１絶縁膜パターンの少なくとも一部が配置され、第１絶縁膜パターンの上面は第１歪み緩和バッファ層で覆われる。また基板上には第２絶縁膜パターンが配置され、第２歪み緩和バッファ層内には第２絶縁膜パターンの少なくとも一部が配置され、第２絶縁膜パターンの上面は第２歪み緩和バッファ層で覆われる。第１歪み緩和バッファ層上にはゲート電極が配置される。【選択図】図５
2018101772.tif 000002
【特許請求の範囲】
【請求項１】
パターン形成領域及び周辺領域を含む基板、
前記基板の前記パターン形成領域上の第１歪み緩和バッファ層、
前記基板の前記周辺領域上の第２歪み緩和バッファ層、
前記基板上の第１絶縁膜パターンであって、前記第１絶縁膜パターンの少なくとも一部は前記第１歪み緩和バッファ層内に配置され、前記第１絶縁膜パターンの上面は前記第１歪み緩和バッファ層で覆われる第１絶縁膜パターン、
前記基板上の第２絶縁膜パターンであって、前記第２絶縁膜パターンの少なくとも一部は前記第２歪み緩和バッファ層内に配置され、前記第２絶縁膜パターンの上面は前記第２歪み緩和バッファ層で覆われる第２絶縁膜パターン、及び
前記第１歪み緩和バッファ層上のゲート電極を含む、ことを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜パターンは前記基板の一部及び前記第１歪み緩和バッファ層の一部にわたって伸び、
前記第２絶縁膜パターンは前記基板の一部及び前記第２歪み緩和バッファ層の一部にわたって伸びる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の上面から前記第１絶縁膜パターンの上面までの高さは前記基板の上面から前記第２絶縁膜パターンの上面までの高さと実質的に同一である、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁膜パターンは第１下部と前記第１下部上の第１上部を含み、
前記基板の上面から前記第１上部の上面までの高さは前記基板の上面から前記第２絶縁膜パターンの上面までの高さと実質的に同一であり、
前記基板の上面から前記第１絶縁膜パターンの上面までの高さは前記基板の上面から前記第１下部の下面までの高さより大きい、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２絶縁膜パターンは第２下部と前記第２下部上の第２上部を含み、
前記基板の上面から前記第２上部の上面までの高さは前記基板の上面から前記第２下部の下面までの高さより大きい、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１絶縁膜パターンは前記基板の一部及び前記第１歪み緩和バッファ層の一部にわたって伸び、
前記第１絶縁膜パターンの前記第１上部は前記第１歪み緩和バッファ層内に配置される、ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記基板はシリコン基板であり、
前記第１歪み緩和バッファ層及び前記第２歪み緩和バッファ層はシリコン及びゲルマニウムを含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ゲート電極は前記周辺領域上に形成されていない、ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記周辺領域はリソグラフィ工程のショット境界領域を含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
第１パターン形成領域及び周辺領域を含む基板、
前記基板の前記第１パターン形成領域上に、第１下部化合物半導体層及び第１上部化合物半導体層を含む第１化合物半導体層、
前記基板の前記周辺領域上に、第１下部化合物半導体層及び第２上部化合物半導体層を含む第２化合物半導体層、
前記基板の一部及び前記第１下部化合物半導体層にわたって伸びる第１絶縁膜パターンであって、前記第１絶縁膜パターンの上面は前記第１上部化合物半導体層で覆われる第１絶縁膜パターン、
前記基板の一部及び前記第２下部化合物半導体層にわたって伸びる第２絶縁膜パターンであって、前記第２絶縁膜パターンの上面は前記第２上部化合物半導体層で覆われる第２絶縁膜パターン、
前記第１化合物半導体層上の第１フィン型パターン、及び
前記第１フィン型パターンと交差する第１ゲート電極を含む、ことを特徴とする半導体装置。
【請求項１１】
前記第１絶縁膜パターンの形状と前記第２絶縁膜パターンの形状は実質的に同一である、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１絶縁膜パターン及び第２絶縁膜パターンは網状、線形及び円形を含む、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１絶縁膜パターンは第１方向に伸びる第１部分と前記第１絶縁膜パターンが網状を有するように前記第１方向とは異なる方向である第２方向に伸びる第２部分を含み、
前記第２絶縁膜パターンは前記第２絶縁膜パターンが線形を有するように前記第１方向に伸びる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第１化合物半導体層上の第３化合物半導体層、
前記第２化合物半導体層上の第４化合物半導体層、及び
前記第１上部化合物半導体層の一部及び前記第３化合物半導体層の一部にわたって伸びる第３絶縁膜パターンをさらに含む、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記第２上部化合物半導体層の一部及び前記第４化合物半導体層の一部にわたって伸びる第４絶縁膜パターンをさらに含む、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記基板は第２パターン形成領域をさらに含み、
前記半導体装置は、
前記第２パターン形成領域の前記基板上に、第３下部化合物半導体層及び第３上部化合物半導体層を含む第３化合物半導体層、
前記第１上部化合物半導体層の一部及び前記第３下部化合物半導体層にわたって伸びる第３絶縁膜パターンであって、前記第３絶縁膜パターンの上面は前記第３上部化合物半導体層で覆われる第３絶縁膜パターン、及び
前記第３化合物半導体層上の第２フィン型パターンをさらに含み、
前記第２フィン型パターンは前記第１フィン型パターンの物質とは異なる物質を含む、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
パターン形成領域及び周辺領域を含む基板、
前記基板の前記パターン形成領域上の第１ＳｉＧｅ（シリコンゲルマニウム）層、
前記基板の前記周辺領域上の第２ＳｉＧｅ（シリコンゲルマニウム）層であって、前記第２ＳｉＧｅ層のゲルマニウム分率は前記第１ＳｉＧｅ層のゲルマニウム分率と実質的に同一である第２ＳｉＧｅ層、
前記基板の一部及び前記第１ＳｉＧｅ層の一部にわたって伸びる第１絶縁膜パターン、
前記基板の一部及び前記第２ＳｉＧｅ層の一部にわたって伸びる第２絶縁膜パターン、
前記第１ＳｉＧｅ層上のフィン型パターンであって、前記第１ＳｉＧｅ層の格子定数とは異なる格子定数を有する物質を含むフィン型パターン、及び
前記フィン型パターンと交差するゲート電極を含む、ことを特徴とする半導体装置。
【請求項１８】
前記パターン形成領域はＰＭＯＳ形成領域であり、
前記フィン型パターンは前記第１ＳｉＧｅ層のゲルマニウム分率より大きなゲルマニウム分率を有するＳｉＧｅ（シリコンゲルマニウム）層を含む、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記パターン形成領域はＮＭＯＳ形成領域であり、
前記フィン型パターンはシリコンパターンを含む、ことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記第１ＳｉＧｅ層のゲルマニウム分率は前記基板の厚さ方向に一定であり、
前記第２ＳｉＧｅ層のゲルマニウム分率は前記基板の厚さ方向に一定であり、
前記基板の厚さ方向は前記基板の上面に実質的に直角である、ことを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の概念は半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
金属酸化膜半導体（ＭＯＳ）トランジスタのフィーチャサイズの減少によってゲート長及びそれに伴うチャネル長が減少した。また、チャネル長の減少によって電荷移動度が減少した。電荷移動度の減少はＭＯＳトランジスタの飽和電流を向上させるのに障害物となり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の概念が解決しようとする課題は、弾性応力緩和（ｅｌａｓｔｉｃ  ｓｔｒｅｓｓ  ｒｅｌａｘａｔｉｏｎ）によって歪み緩和バッファ層（ｓｔｒａｉｎ  ｒｅｌａｘｅｄ  ｂｕｆｆｅｒ  ｌａｙｅｒ）の歪みが抑制され性能が向上した半導体装置を提供することである。
【０００４】
本発明の概念が解決しようとする他の課題は、ＤＳＡ（Ｄｉｒｅｃｔｅｄ  Ｓｅｌｆ  Ａｓｓｅｍｂｌｙ）工程によって弾性応力緩和されたバッファ層を形成する半導体装置製造方法を提供することである。
【０００５】
本発明の概念が解決しようとする課題は以上で言及した課題に制限されず、言及しなかった他の課題は下記の記載から当業者によって明らかに理解可能であろう。
【課題を解決するための手段】
【０００６】
本発明の概念の一実施形態によると、半導体装置は次のように提供される。基板はパターン形成領域及び周辺領域を含む。前記基板の前記パターン形成領域上には第１歪み緩和バッファ層が配置される。前記基板の周辺領域上には第２歪み緩和バッファ層が配置される。前記基板上には第１絶縁膜パターンが配置される。前記第１歪み緩和バッファ層内には前記第１絶縁膜パターンの少なくとも一部が配置される。前記第１絶縁膜パターンの上面は前記第１歪み緩和バッファ層で覆われる。前記基板上には第２絶縁膜パターンが配置される。前記第２歪み緩和バッファ層内には前記第２絶縁膜パターンの少なくとも一部が配置される。前記第２絶縁膜パターンの上面は前記第２歪み緩和バッファ層で覆われる。前記第１歪み緩和バッファ層上にはゲート電極が配置される。
【０００７】
本発明の概念の一実施形態によると、半導体装置は次のように提供される。基板は第１パターン形成領域及び周辺領域を含む。第１化合物半導体層は前記基板の前記第１パターン形成領域上に第１下部化合物半導体層及び第１上部化合物半導体層を含む。第２化合物半導体層は前記基板の前記周辺領域上に第２下部化合物半導体層及び第２上部化合物半導体層を含む。第１絶縁膜パターンは前記基板の一部及び前記第１下部化合物半導体層にわたって伸びる。前記第１絶縁膜パターンの上面は前記第１上部化合物半導体層で覆われる。第２絶縁膜パターンは前記基板の一部及び前記第２下部化合物半導体層にわたって伸びる。前記第２絶縁膜パターンの上面は前記第２上部化合物半導体層で覆われる。前記第１化合物半導体層上には第１フィン型パターンが配置される。第１ゲート電極は前記第１フィン型パターンと交差する。
【０００８】
本発明の概念の一実施形態によると、半導体装置はつぎのように提供される。基板はパターン形成領域及び周辺領域を含む。前記基板のパターン形成領域上には第１ＳｉＧｅ（シリコンゲルマニウム）層が配置される。前記基板の前記周辺領域上には第２ＳｉＧｅ層が配置される。前記第２ＳｉＧｅ層のゲルマニウム分率は前記第１ＳｉＧｅ層のゲルマニウム分率と実質的に同一である。第１絶縁膜パターンは前記基板の一部及び前記第１ＳｉＧｅ層の一部にわたって伸びる。第２絶縁膜パターンは前記基板の一部及び前記第２ＳｉＧｅ層の一部にわたって伸びる。前記第１ＳｉＧｅ層上にはフィン型パターンが配置される。前記フィン型パターンは前記第１ＳｉＧｅ層の格子定数とは異なる格子定数を有する物質を含む。ゲート電極は前記フィン型パターンと交差する。
【０００９】
本発明の概念の一実施形態によると、半導体装置の製造方法は次のように提供される。基板のパターン形成領域及び基板の周辺領域上には下部化合物半導体層が形成される。前記下部化合物半導体層上にはブロック共重合体膜が形成される。前記ブロック共重合体膜の相分離工程によって、複数の第１パターンと前記複数の第１パターンの二つの隣接した第１パターン間の空間を満たす複数の第２パターンが形成される。前記複数の第２パターンを除去することによって、前記下部化合物半導体層上にマスクパターンが形成される。マスクパターンで前記下部化合物半導体層を除去することによって、前記パターン形成領域に第１トレンチが形成され、前記周辺領域に第２トレンチが形成される。前記第１トレンチを満たす第１絶縁膜パターン及び前記第２トレンチを満たす第２絶縁膜パターンが形成される。前記第１絶縁膜パターン及び第２絶縁膜パターン上には上部化合物半導体層が形成される。
【００１０】
本発明の概念の一実施形態によると、半導体装置の製造方法は次のように提供される。ウエハ上には下部化合物半導体層が形成される。前記下部化合物半導体層上にはブロック共重合体膜が形成される。前記ブロック共重合体膜上にアニーリング工程を実施して、前記ブロック共重合体膜から複数の第１パターンと前記複数の第１パターンの二つの隣接した第１パターン間の空間を満たす複数の第２パターンが形成される。前記複数の第１パターンが除去される。エッチングマスクとして前記複数の第２パターンを用いて、前記下部化合物半導体層を貫通する複数のトレンチが形成される。前記複数のトレンチに複数の絶縁膜パターンが形成される。前記複数の絶縁膜パターン上には上部化合物半導体層が形成される。
【発明の効果】
【００１１】
本発明に係る半導体装置においては、基板上の歪み緩和バッファ層内に絶縁膜パターンが介在配置されているので、例えば、基板と歪み緩和バッファ層の弾性応力が相異なる場合でも適切な弾性応力を有する絶縁膜パターンの介在により歪み緩和バッファ層の弾性応力を、基板の弾性応力にマッチさせ、歪み緩和バッファ層の（絶縁膜パターンが無い場合に発生し得た）歪みを抑制（解消）し、性能が向上した半導体装置を提供できる。
【図面の簡単な説明】
【００１２】
本発明の概念の前記及び他の特徴は添付図面を参照して実施形態を詳細に説明することによってより明らかになるであろう。
【図１】複数の半導体ダイ領域が幾つかの実施形態によって配列された半導体装置を含むウエハの平面図である。
【図２】図１の半導体ダイ領域の一つを示す図である。
【図３】図２の素子形成領域の一部の平面図である。
【図４】図２の周辺領域の一部の平面図である。
【図５】図３及び図４の線Ａ−Ａ及びＢ−Ｂに沿って取った断面図である。
【図６】歪み緩和バッファ層のゲルマニウム分率を示すグラブである。
【図７】歪み緩和バッファ層のゲルマニウム分率を示すグラブである。
【図８】歪み緩和バッファ層のゲルマニウム分率を示すグラブである。
【図９】幾つかの実施形態による半導体装置を示す図である。
【図１０】幾つかの実施形態による半導体装置を示す図である。
【図１１】幾つかの実施形態による半導体装置を示す図である。
【図１２】幾つかの実施形態による半導体装置を示す図である。
【図１３】幾つかの実施形態による半導体装置を示す図である。
【図１４】幾つかの実施形態による半導体装置を示す図である。
【図１５】幾つかの実施形態による半導体装置を示す図である。
【図１６】幾つかの実施形態による半導体装置を示す図である。
【図１７】幾つかの実施形態による半導体装置を示す図である。
【図１８】幾つかの実施形態による半導体装置を含む半導体ダイ領域を示す図である。
【図１９】図１８の第２パターン形成領域の第３絶縁膜の形状を示す平面図である。
【図２０】図１８の線Ａ−Ａ、線Ｂ−Ｂ及び線Ｃ−Ｃに沿って取った断面図である。
【図２１】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２２】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２３】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２４】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２５】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２６】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２７】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２８】幾つかの実施形態による半導体装置製造方法を示す図である。
【図２９】幾つかの実施形態による半導体装置製造方法を示す図である。
【発明を実施するための形態】
【００１３】
幾つかの断面図の対応平面図及び／又は斜視図は示されていないが、ここに例示された素子構造の断面図は平面図に例示されるように二つの相異なる方向及び／又は斜視図に例示される三つの相異なる方向に伸びる複数の素子構造を支援する。前記二つの相異なる方向は互いに直交してもよく直交しなくてもよい。前記三つの相異なる方向は前記二つの相異なる方向に直交する第３方向を含むことができる。前記複数の素子構造は同じ電子装置に統合されることができる。例えば、素子構造（例えば、メモリセル構造又はトランジスタ構造）が断面図に例示されている場合、電子装置は該電子装置の平面図に例示されているように複数の素子構造（例えば、メモリセル構造又はトランジスタ構造）を含むことができる。前記複数の素子構造はアレイで及び／又は２次元パターンで配列されることができる。
【００１４】
実施形態の詳細な説明
以下、添付図面を参照して本発明の概念の実施形態を詳細に説明する。しかし、本発明の概念は多様な形態に具現でき、ここに開示した実施形態に限定されると解釈されてはならない。図面で、層及び領域の厚さは明確にするために誇張されることもある。また、ある要素が他の要素又は基板“上”にあると言うとき、その要素は前記他の要素の直ぐ上にあるか或いはその間に介在物が存在する場合があることが理解可能であろう。また、ある要素が他の要素に“結合”又は“連結”されているというとき、その要素は前記他の要素に直接結合又は連結されるか或いはその間に介在物が存在する場合があることが理解可能であろう。明細書及び図面全般にわたって同じ参照番号は同じ要素を指示することができる。
【００１５】
幾つかの実施形態による半導体装置に関する図面はフィン型パターン形状のチャネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を例示するが、実施形態はこれに制限されるものではない。もちろん、幾つかの実施形態による半導体装置がトンネルトランジスタ（ｔｕｎｎｅｌｉｎｇ  ＦＥＴ）、ナノワイヤを含むトランジスタ、ナノシートを含むトランジスタ又は３次元（３Ｄ）トランジスタを含むことは可能である。
【００１６】
以下、幾つかの実施形態による半導体装置を図１〜図８を参照して説明する。
【００１７】
図１は複数の半導体ダイ領域５０が幾つかの実施形態によって配列された半導体装置を含むウエハ２０の平面図、図２は図１の半導体ダイ領域５０の一つを示す図、図３は図２の素子形成領域ＤＦの一部ＰＲ１の平面図、図４は図２の周辺領域ＰＥＲＩの一部ＳＢの平面図、図５は図３及び図４の線Ａ−Ａ及びＢ−Ｂについての断面図、図６〜図８は歪み緩和バッファ層のゲルマニウム分率を示すグラブである。
【００１８】
参考までに、図３及び図４は第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０の形状を説明するためにフィン型パターン及びゲート電極の図示は省略する。
【００１９】
図１〜図８を参照すると、幾つかの実施形態による半導体装置は、基板１００、第１歪み緩和バッファ層１１０、第２歪み緩和バッファ層２１０、第１絶縁膜パターン１２０、第２絶縁膜パターン２２０及び第１ゲート電極１４０を含む。
【００２０】
基板１００は素子形成領域ＤＦ及び周辺領域ＰＥＲＩを含む。周辺領域ＰＥＲＩは素子形成領域ＤＦの周辺領域として規定される。例えば、周辺領域ＰＥＲＩは素子形成領域ＤＦを取り囲む。
【００２１】
図１及び図２を参照すると、以下で素子形成領域ＤＦ及び周辺領域ＰＥＲＩをより具体的に説明する。図１は各々の半導体ダイ領域５０に分離されていない複数の半導体ダイ領域５０を含むウエハ２０を示す。図２はスクライビング工程を用いてウエハ２０を切断することによってウエハ２０から分離された半導体ダイ領域５０を示す。
【００２２】
ウエハ２０は複数の整列された半導体ダイ領域５０を含む。スクライビング工程に用いられるスクライビングラインによって各々の半導体ダイ領域５０がウエハ２０内で互いに分離される。
【００２３】
半導体ダイ領域５０は素子形成領域ＤＦを含む。素子形成領域ＤＦはリソグラフィ工程のレチクルを用いて規定される。例えば、素子パターが描かれたレチクルを通じて光源から露光光線を放出することによってフォトレジスト膜上に転写された領域が素子形成領域ＤＦである。レチクル上に描かれた素子パターンはゲート電極などを含む。素子形成領域ＤＦはリソグラフィ工程のショット領域であり得る。素子形成領域ＤＦは素子パターンが形成されるパターン形成領域であり得る。例えば、素子形成領域ＤＦは第１パターン形成領域ＰＲ１を含む。
【００２４】
半導体ダイ領域５０は素子形成領域ＤＦの周辺として規定された周辺領域ＰＥＲＩを含む。例えば、周辺領域ＰＥＲＩは素子形成領域ＤＦを取り囲む。周辺領域ＰＥＲＩはレチクルを用いてフォトレジスト膜上に転写された領域の内の周辺に位置する。周辺領域ＰＥＲＩは、例えば、リソグラフィ工程のショット境界領域ＳＢを含む。周辺領域ＰＥＲＩは、例えば、ゲート電極が形成されない領域である。レチクルを用いて素子形成領域ＤＦがウエハ２０上に繰り返し転写されると、ショット境界領域ＳＢは隣接した素子形成領域ＤＦを互いに分離させる領域として機能する。
【００２５】
周辺領域ＰＥＲＩはスクライビング工程などに用いられるスクライビングラインの一部を含み得るが、本発明の概念はこれに限定されない。例えば、スクライビング工程などに用いられた後に残ったスクライビングラインが周辺領域ＰＥＲＩに沿って位置しても良い。スクライビングラインはゲータ電極が形成されるリソグラフィ工程のショット領域を含まないので、スクライビングラインに対応するウエハ２０又は基板１００上にゲータ電極が形成されない。
【００２６】
図２〜図５で半導体ダイ領域５０は基板１００を含むので、基板１００は素子形成領域ＤＦ及び周辺領域ＰＥＲＩを含む。例えば、基板１００は第１パターン形成領域ＰＲ１及びショット境界領域ＳＢを含む。
【００２７】
基板１００はバルクシリコン、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、又はシリコン基板を含むか、或いはシリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ）、シリコンカーバイド、アンチモン化インジウム、テルル化鉛化合物、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、又はアンチモン化ガリウムなどの材料を含むが、本発明の概念はこれに制限されない。
【００２８】
幾つかの実施形態による半導体装置において、基板１００はシリコンを含むシリコン基板であるとして説明する。
【００２９】
基板１００上には第１歪み緩和バッファ層１１０が形成される。第１歪み緩和バッファ層１１０は素子形成領域ＤＦの第１パターン形成領域ＰＲ１に形成される。第１歪み緩和バッファ層１１０は第１下部歪み緩和バッファ層１１１及び第１上部歪み緩和バッファ層１１２を含む。
【００３０】
基板１１０上には第２歪み緩和バッファ層２１０が形成される。第２歪み緩和バッファ層２１０は周辺領域ＰＥＲＩのショット境界領域ＳＢに形成される。第２歪み緩和バッファ層２１０は第２下部歪み緩和バッファ層２１１及び第２上部歪み緩和バッファ層２１２を含む。
【００３１】
第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１は同じレベルに形成され、第１上部歪み緩和バッファ層１１２及び第２上部歪み緩和バッファ層２１２は他の同じレベルに形成される。ここで使う“同じレベル”という用語は同じ製造工程によって形成されることを意味する。
【００３２】
以下で第１下部歪み緩和バッファ層１１１及び第１上部歪み緩和バッファ層１１２を区分する方法を説明する。
【００３３】
第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は化合物半導体を含み得る。第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は、例えば、ＩＶ−ＩＶ族化合物半導体又はＩＩＩ−Ｖ属化合物半導体を含む。例えば、ＩＶ−ＩＶ族化合物半導体から形成された第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及びスズ（Ｓｎ）のうち少なくとも２種以上を含むシリコンゲルマニウムなどの２元化合物又は３元化合物、或いはこれにＩＶ族元素がドープされた化合物であり、例えば、ＩＩＩ−Ｖ族化合物半導体で形成された第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の少なくとも１種であるＩＩＩ族元素とリン（Ｐ）及びヒ素（Ａｓ）の１種であるＶ族元素の結合によって形成される２元化合物、３元化合物又は４元化合物の一つである。
【００３４】
第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０はエピタキシャル成長法を用いて基板１００上に形成される。例えば、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は大気圧化学蒸着（ＡＰＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、超高真空化学蒸着（ＵＨＤ−ＣＶＤ）、分子線エピタキシ（ＭＢＥ）、有機金属化学蒸着（ＭＯＣＶＤ）などを用いて形成されるが、本発明の概念はこれに制限されない。
【００３５】
第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は基板１００と類似した結晶構造を有する。例えば、基板１００として使われるシリコン基板はダイアモンド結晶構造を有する。この場合、化合物半導体を含む第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は基板１００のダイアモンド結晶構造と類似した閃亜鉛鉱（亜鉛ブレンド、ｚｉｎｃ−ｂｌｅｎｄｅ）構造を有する。
【００３６】
一実施形態において、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は、ＳｉＧｅ（シリコンゲルマニウム）層である。例えば、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は各々第１パターン形成領域ＰＲ１及びショット境界領域ＳＢで弾性応力が緩和されたＳｉＧｅ（シリコンゲルマニウム）層である。
【００３７】
第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は、例えば、Ｓｉ１−ｘＧｅｘを含む。ここで、ｘは０よりは大きくて１よりは小さい。第１歪み緩和バッファ層１１０のゲルマニウム分率及び第２歪み緩和バッファ層２１０のゲルマニウム分率は基板１００のゲルマニウム分率より高い。
【００３８】
例えば、図６のように、第１歪み緩和バッファ層１１０は第１歪み緩和バッファ層１１０の厚さ方向に、つまり基板１００の厚さ方向に均一なゲルマニウム分率ｘ（即ち、図６における縦軸表示「Ｇｅ％」＝１００ｘ）を有する。例えば、厚さ方向（Ｚ方向）は第１歪み緩和バッファ層１１０が形成された基板１００の上面に実質的に直角である。図６で、Ｚ軸は基板１００、第１下部歪み緩和バッファ層１１１及び第１上部歪み緩和バッファ層１１２の配列を示す。Ｚ軸上の数字は参照番号１００、１１１、及び１１２に対応する。第１下部歪み緩和バッファ層１１１のゲルマニウム分率ｘは第１上部歪み緩和バッファ層１１２のゲルマニウム分率ｘと同一である。格子定数を考慮すると、第１歪み緩和バッファ層１１０の格子定数は基板１００の厚さ方向に一定である。
【００３９】
第２歪み緩和バッファ層２１０は第１歪み緩和バッファ層１１０と同じレベルに形成される。例えば、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０は同じ製造工程によって形成される。この場合、第２歪み緩和バッファ層２１０のゲルマニウム分率は第１歪み緩和バッファ層１１０のゲルマニウム分率と同一である。
【００４０】
一実施形態において、図７に示すように、第１歪み緩和バッファ層１１０は基板１００から遠くなるにつれてゲルマニウム分率が連続して増加する部分を有する。例えば、第１歪み緩和バッファ層１１０は基板１００から遠くなるにつれて格子定数が連続して増加する部分を含む。
【００４１】
例えば、第１下部歪み緩和バッファ層１１１のゲルマニウム分率は基板１００から遠くなるにつれて連続して増加する。例えば、第１下部歪み緩和バッファ層１１１の格子定数は基板１００から遠くなるにつれて連続して増加する。第１上部歪み緩和バッファ層１１２のゲルマニウム分率又は第１上部歪み緩和バッファ層１１２の格子定数は基板１００の厚さ方向に一定である。
【００４２】
“Ａ物質の格子定数”という用語はＡ物質の完全に弛緩された状態の格子定数を意味する。例えば、Ａ物質の上側にＢ物質が位置し、Ａ物質の下側にＣ物質が位置するとき、Ｂ物質とＣ物質の間に位置するＡ物質の格子定数はＢ物質及び／又はＣ物質によって影響されて変わることがある。しかし、本発明の説明においては、Ａ物質の格子定数はＢ物質及び／又はＣ物質によって影響されない格子定数を意味するとして説明する。
【００４３】
例えば、Ｓｉ基板上にＳｉ０．７５Ｇｅ０．２５膜が形成され、Ｓｉ０．７５Ｇｅ０．２５膜が完全に歪んだ状態にある場合、Ｓｉ基板上に形成されたＳｉ０．７５Ｇｅ０．２５膜の格子定数はシリコンの格子定数と実質的に同一である。一方、Ｓｉ０．７５Ｇｅ０．２５膜が完全に弛緩した場合、Ｓｉ０．７５Ｇｅ０．２５膜の格子定数はＳｉ基板の格子定数より大きい。本発明の説明において、Ｓｉ０．７５Ｇｅ０．２５膜の格子定数はＳｉ基板の格子定数より大きいとして説明する。
【００４４】
一実施形態において、図８に示すように、第１歪み緩和バッファ層１１０は基板１００から遠くなるにつれてゲルマニウム分率が段階的に増加する部分を含む。例えば、第１歪み緩和バッファ層１１０は基板１００から遠くなるにつれて格子定数が段階的に増加する部分を含む。
【００４５】
例えば、第１下部歪み緩和バッファ層１１１のゲルマニウム分率は基板１００から遠くなるにつれて段階的に増加する。例えば、第１下部歪み緩和バッファ層１１１の格子定数は基板１００から遠くなるにつれて段階的に増加する。第１上部歪み緩和バッファ層１１２のゲルマニウム分率、即ち第１上部歪み緩和バッファ層１１２の格子定数は基板１００の厚さ方向に一定である。
【００４６】
図６〜図８において、第１上部歪み緩和バッファ層１１２のゲルマニウム分率は基板１００の厚さ方向に一定であるものとして示されているが、本発明の概念はこれに制限されない。第１上部歪み緩和バッファ層１１２もゲルマニウム分率が連続して増加するか段階的に増加する部分を含み得る。
【００４７】
基板１００はシリコンを含み、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０はシリコン及びゲルマニウムを含むので、第１歪み緩和バッファ層１１０及び第２歪み緩和バッファ層２１０の格子定数は基板１００の格子定数より大きい。
【００４８】
図６〜図８は基板１００のゲルマニウム分率が０であることを示すが、本発明の概念はこれに制限されない。例えば、基板１００は、例えば基板１００上のゲルマニウム含有薄膜から拡散されるゲルマニウムを含む。一実施形態において、基板１００の製造工程で、熱力学的安定性のための不純物が基板１００に含まれる。この場合、ゲルマニウムが基板１００の不純物として含まれ得る。
【００４９】
再び図５を参照すると、第１絶縁膜パターン１２０が基板１００上に形成される。第１絶縁膜パターン１２０の少なくとも一部は第１歪み緩和バッファ層１１０内に配置される。
【００５０】
一実施形態において、第１絶縁膜パターン１２０は基板１００の一部及び第１歪み緩和バッファ層１１０の一部にわたって伸びるように形成される。例えば、第１絶縁膜パターン１２０は基板１００の厚さ方向に基板１００の一部から第１歪み緩和バッファ層１１０の一部まで伸びる。第１絶縁膜パターン１２０の下面は基板１００の一部と接触し、第１絶縁膜パターン１２０の上面は第１歪み緩和バッファ層１１０の一部と接触する。
【００５１】
第１絶縁膜パターン１２０の上面は、第１歪み緩和バッファ層１１０により覆われる。即ち、基板１００から第１絶縁膜パターン１２０の上面までの高さＨ１は第１歪み緩和バッファ層１１０の厚さより小さい。
【００５２】
第１絶縁膜パターン１２０は上部１２２及び下部１２１を含む。第１絶縁膜パターンの下部１２１は基板１００内に形成され、第１絶縁膜パターンの上部１２２は第１歪み緩和バッファ層１１０内に形成される。例えば、第１絶縁膜パターン１２０の下部１２１は基板１００内に埋め込まれ、第１絶縁膜パターンの上部１２２は第１歪み緩和バッファ層１１０内に埋め込まれる。例えば、第１絶縁膜パターン１２０は基板１００及び第１歪み緩和バッファ層１１０と接触する側壁１２０Ｓを有することができる。第１絶縁膜パターン１２０の側壁１２０Ｓは基板１００の厚さ方向に伸びる。
【００５３】
第１絶縁膜パターン１２０の上部１２２は第１上部１２２とも称され、第１絶縁膜パターン１２０の下部１２１は第１下部１２１とも称される。同様に、第２絶縁膜パターン２２０の上部２２２は第２上部２２２とも称され、第２絶縁膜パターン２２０の下部２２１は第２下部２２１とも称される。
【００５４】
例えば、第１絶縁膜パターン１２０は基板１００の一部から第１下部歪み緩和バッファ層１１１の一部まで伸びる。第１上部歪み緩和バッファ層１１２は第１絶縁膜パターン１２０の上面を覆う。第１絶縁膜パターンの上部１２２は第１下部歪み緩和バッファ層１１１内に形成される。第１絶縁膜パターンの上部１２２の側壁１２０Ｓは第１下部歪み緩和バッファ層１１１により取り囲まれる。
【００５５】
同様にして第２絶縁膜パターン２２０が基板１００上に形成される。第２絶縁膜パターン２２０の少なくとも一部は第２歪み緩和バッファ層２１０内に位置する。
【００５６】
例えば、第２絶縁膜パターン２２０は基板１００の一部から第２歪み緩和バッファ層２１０の一部まで伸びるように形成される。第２絶縁膜パターン２２０の上面は、第２下部歪み緩和バッファ層２１０により覆われる。基板１００から第２絶縁膜パターン２２０の上面までの高さＨ２は第２歪み緩和バッファ層２１１の厚さより小さい場合がある。第２絶縁膜パターン２２０の側壁２２０Ｓは基板１００の厚さ方向に基板１００の一部から第２歪み緩和バッファ層２１０の一部まで伸びることができる。
【００５７】
第２絶縁膜パターン２２０は上部２２２及び下部２２１を含む。第２絶縁膜パターン２２０の下部２２１は基板１００内に形成され、第２絶縁膜パターン２２０の上部２２２は第２歪み緩和バッファ層２１０内に形成される。
【００５８】
例えば、第２絶縁膜パターン２２０は基板１００の一部及び第２下部歪み緩和バッファ層２１１の一部にわたって伸びる。第２上部歪み緩和バッファ層２１２は第２絶縁膜パターン２２０の上面を覆う。第２絶縁膜パターンの上部２２２は第２下部絶縁膜パターン層２１１内に形成される。第２絶縁膜パターンの上部２２２の側壁は第２下部歪み緩和バッファ層２１１により取り囲まれる。
【００５９】
第１上部歪み緩和バッファ層１１２及び第１下部歪み緩和バッファ層１１１の境界は、第１絶縁膜パターン１２０の上面の上方にあってもよく、第２上部歪み緩和バッファ層２１２及び第２下部歪み緩和バッファ層２１１の境界は、第２絶縁膜パターン２２０の上面の上方にあってもよい。例えば、第１上部歪み緩和バッファ層１１２及び第１下部歪み緩和バッファ層１１１の境界は、第１絶縁膜パターン１２０の上面と同一平面にあってもよく、第２上部歪み緩和バッファ層２１２及び第２下部歪み緩和バッファ層２１１の境界は、第２絶縁膜パターン２２０の上面と同一平面にあってもよい。一実施形態において、第１絶縁膜パターン１２０の上面及び第２絶縁膜パターン２２０の上面は基板１００の上面から実質的に同一の高さに位置してもよい。
【００６０】
幾つかの実施形態において、第１絶縁膜パターン１２０の高さは第１下部歪み緩和バッファ層１１１の厚さＨ１より大きくてもよく、第２絶縁膜パターン２２０の高さは第２下部歪み緩和バッファ層２１１の厚さＨ２より大きくても良い。
【００６１】
製造工程を考慮すると、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１は同時に形成された後、第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０が形成される。従って、基板１００から第１絶縁膜パターン１２０の上面までの高さＨ１は、基板１００から第２絶縁膜パターン２２０の上面までの高さＨ２と実質的に同一であっても良い。
【００６２】
幾つかの実施形態において、第１絶縁膜パターン１２０の形状及び第２絶縁膜パターン２２０の形状は平面図で見て互いに同一であり得る。例えば、第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０は網状に形成される。
【００６３】
図３において、第１絶縁膜パターン１２０は第１方向Ｘに伸びる第１部分１２０ａ及び第２方向Ｙに伸びる第２部分１２０ｂを含む。一実施形態において、前述した基板１００の厚さ方向（Ｚ）は第１方向Ｘ及び第２方向Ｙに実質的に直角である。互いに異なる方向に伸びる第１絶縁膜パターン１２０の第１部分１２０ａ及び第１絶縁膜パターン１２０の第２部分１２０ｂは互いに交差する。
【００６４】
図４において、第２絶縁膜パターン２２０は第１方向Ｘに伸びる第１部分２２０ａ及び第２方向Ｙに伸びる第２部分２２０ｂを含む。互いに異なる方向に伸びる第２絶縁膜パターンの第１部分２２０ａ及び第２絶縁膜パターンの第２部分２２０ｂは互いに交差する。一実施形態において、前述した基板１００の厚さ方向（Ｚ）は第１方向Ｘ及び第２方向Ｙに実質的に直角である。一実施形態において、図４の第１方向Ｘは図３の第１方向Ｘと実質的に同一方向であり、図４の第２方向Ｙは図３の第２方向Ｙと実質的に同一方向である。
【００６５】
第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１は第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０によって規定される方形に取り囲まれる。例えば、第１下部歪み緩和バッファ層１１１は第１絶縁膜パターン１２０の第１部分１２０ａ及び第２部分１２０ｂによって規定される方形に取り囲まれ、第２下部歪み緩和バッファ層２１１は第２絶縁膜パターン２２０の第１部分２２０ａ及び第２部分２２０ｂによって規定される方形に取り囲まれる。
【００６６】
第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０の材質は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率物質及びこれらの組合せを含む。
【００６７】
第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０は後述するＤＳＡ（ｄｉｒｅｃｔｅｄ  ｓｅｌｆ  ａｓｓｅｍｂｌｙ）で形成されたパターンを用いて形成される。
【００６８】
レチクル（縮小露光用のフォトマスク）上に描かれたパターンがウエハ２０上に繰り返し転写されるとき、レチクルを用いる隣接ショット領域間の空間（例えば、周辺領域ＰＥＲＩ）にはパターン形状が形成されなくてもよい。従って、レチクルを用いる写真工程が用いられるとき、周辺領域ＰＥＲＩには第２絶縁膜パターン２２０が本来は形成されなくてもよい。
【００６９】
しかし、ＤＳＡ工程はウエハ２０上に全体的に形成されたブロック共重合体膜を用いるので、ＤＳＡ工程で形成されたパターンはウエハ２０上に全体的に形成される。従って、ＤＳＡ工程で形成されたパターンが用いられるとき、素子形成領域ＤＦの第１絶縁膜パターン１２０だけでなく周辺領域ＰＥＲＩの第２絶縁膜パターン２２０も形成される。
【００７０】
第１フィン型パターン１３０は第１歪み緩和バッファ層１１０上に形成される。第１フィン型パターン１３０は第１歪み緩和バッファ層１１０から突出する。
【００７１】
第１フィン型パターン１３０は下部１３１及び上部１３２を含む。第１フィン型パターンの下部１３１は第１歪み緩和バッファ層１１０の一部をエッチングすることによって形成される。例えば、第１フィン型パターンの下部１３１は第１上部歪み緩和バッファ層１１２の一部をエッチングすることによって形成される。第１フィン型パターンの上部１３２は第１歪み緩和バッファ層１１０とは異なる格子定数を有する物質を含み得る。一実施形態において、第１フィン型パターンの上部１３２は第１上部歪み緩和バッファ層１１２の格子定数とは異なる格子定数を有する物質を含む。
【００７２】
例えば、第１パターン形成領域ＰＲ１がＰ型金属酸化膜半導体（ＰＭＯＳ）の場合、第１フィン型パターンの上部１３２は第１上部歪み緩和バッファ層１１２の格子定数より大きな格子定数を有する物質を含む。例えば、第１フィン型パターンの上部１３２はＳｉ１−ｙＧｅｙを含む。ここで、ｙは０より大きくて１以下であってもよい。
【００７３】
第１フィン型パターンの上部のゲルマニウム分率は第１上部歪み緩和バッファ層１１２のゲルマニウム分率より大きい。即ち、第１フィン型パターンの上部は第１上部歪み緩和バッファ層１１２のゲルマニウム分率より大きなゲルマニウム分率を有するシリコンゲルマニウムパターンを含むか、或いは第１フィン型パターンの上部１３２はゲルマニウム単一パターンを含む。
【００７４】
一実施形態において、第１パターン形成領域ＰＲ１がＮ型金属酸化膜半導体（ＮＭＯＳ）形成領域の場合、第１フィン型パターンの上部１３２は第１上部歪み緩和バッファ層１１２の格子定数より小さな格子定数を有する物質を含む。例えば、第１フィン型パターンの上部１３２はシリコン単一パターンである。代替案として、第１フィン型パターンの上部１３２は高い電子移動度を有するＩＩＩ−Ｖ族化合物半導体物質を含む。
【００７５】
図５において、第１フィン型パターン１３０は第１フィン型パターンの下部１３１を含むものとして示されているが、本発明の概念はこれに制限されない。第１フィン型パターン１３０は第１フィン型パターンの上部１３２のみにより、つまり第１フィン型パターンの下部１３１なしに構成できる。
【００７６】
フィールド絶縁層１０５は第１フィン型パターン１３０の側壁を部分的に取り囲む。第１フィン型パターン１３０の少なくとも一部はフィールド絶縁層１０５の上面より突出する。フィールド絶縁層１０５の材質は、例えば、酸化物、窒化物、酸窒化物又はこれらの組合せを含むが、本発明の概念はこれに制限されない。
【００７７】
第１ゲート電極１４０は第１フィン型パターン１３０上に形成される。第１ゲート電極１４０は第１フィン型パターン１３０と交差するように形成される。例えば、第１ゲート電極１４０の材質は、例えば不純物がドープされたポリシリコン、金属、窒化金属又はこれらの組合せを含む。
【００７８】
図５において、第１ゲート電極１４０は、例えば、リプレースメント工程（ｒｅｐｌａｃｅｍｅｎｔ  ｐｒｏｃｅｓｓ）（又は、ゲートラスト工程（ｇａｔｅ−ｌａｓｔ  ｐｒｏｃｅｓｓ））によって形成されるが、本発明の概念はこれに制限されない。
【００７９】
第１ゲート絶縁膜１４５は第１ゲート電極１４０と第１フィン型パターン１３０の間に形成される。第１ゲート絶縁膜１４５は、例えば、酸化ケイ素、酸化金属又はこれらの組合せを含む。
【００８０】
第１ゲート電極１４０の側壁上には第１ゲートスペーサ１５０が形成される。第１ゲートスペーサ１５０は、例えば、酸化ケイ素、窒化ケイ素又は酸窒化ケイ素を含むが、本発明の概念はこれに制限されない。
【００８１】
第２歪み緩和バッファ層２１０上にはダミーチャネル層２３５が形成される。ダミーチャネル層２３５は第２上部歪み緩和バッファ層２１２の格子定数とは異なる格子定数を有する物質を含み得る。ダミーチャネル層２３５の形成がＰＭＯＳ形成領域に含まれた第１フィン型パターンの上部１３２の層形成と同時であるとき、ダミーチャネル層２３５は第２上部歪み緩和バッファ層２１２の格子定数より大きな格子定数を有する物質を含む。一実施形態において、ダミーチャネル層２３５の層形成がＮＭＯＳ形成領域に含まれた第１フィン型パターンの上部１３２の層形成と同時であるとき、ダミーチャネル層２３５は第２上部歪み緩和バッファ層２１２の格子定数より小さな格子定数を有する物質を含むか或いは高い電子移動度を有するＩＩＩ−Ｖ族化合物半導体を含む。
【００８２】
一実施形態において、ダミーチャネル層２３５は第２歪み緩和バッファ層２１０上に形成されなくてもよい。素子形成領域ＤＦを露出させる絶縁膜パターンが形成された後に第１フィン型パターンの上部１３２に含まれた物質層が形成される場合、ダミーチャネル層２３５は第２歪み緩和バッファ層２１０上に形成されなくてもよい。
【００８３】
一実施形態において、ゲート電極は基板１００の周辺領域ＰＥＲＩ上に形成されなくてもよい。
【００８４】
第１ゲート電極１４０及びダミーチャネル層２３５上には層間絶縁膜１９０が形成される。層間絶縁膜１９０の材質は例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率物質又はこれらの組合せを含む。
【００８５】
図９及び図１０は幾つかの実施形態による半導体装置を説明するための図である。図１１及び図１２は別の幾つかの実施形態による半導体装置を説明するための図である。説明の便宜のため、以下では、図１〜図８を参照した以前の説明では触れなかった相違点を説明する。
【００８６】
参考までに、図９と図１０の第１方向Ｘへの断面図、及び図１１と図１２の第１方向Ｘへの断面図は各々、図５と類似しても良い。
【００８７】
図９及び図１０を参照すると、第１パターン形成領域ＰＲ１に形成された第１絶縁膜パターン１２０及びショット境界領域ＳＢに形成された第２絶縁膜パターン２２０は各々第２方向Ｙに縦方向に伸びる矩形である。第１絶縁膜パターン１２０は、複数本が配列されている。第２絶縁膜パターン２２０は複数本が配列されている。説明の便宜のため、二つ以上の第１絶縁膜パターン１２０を指したい場合、「第１絶縁膜パターン１２０」は複数の第１絶縁膜パターン１２０を指し、二つ以上の第２絶縁膜パターン２２０を指したい場合、「第２絶縁膜パターン２２０」は複数の第２絶縁膜パターン２２０を指す。
【００８８】
互いに平行に伸びる第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０は互いに連結されなくてもよい。例えば、第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０は第１方向Ｘに伸びる部分を含まなくてもよい。
【００８９】
図１１及び図１２を参照すると、第１パターン形成領域ＰＲ１に形成された第１絶縁膜パターン１２０及びショット境界領域ＳＢに形成された第２絶縁膜パターン２２０は各々、円形を有する。第１絶縁膜パターン１２０は第１方向Ｘ及び第２方向Ｙに配列される。第２絶縁膜パターン２２０は第１方向Ｘ及び第２方向Ｙに配列される。
【００９０】
図１３は幾つかの実施形態による半導体装置を示す。説明の便宜のため、以下では、図１〜図８を参照した以前の説明では触れなかった相違点を中心に説明する。
【００９１】
図１３を参照すると、幾つかの実施形態による半導体装置において、第１絶縁膜パターン１２０は第１歪み緩和バッファ層１１０内に配置され、第２絶縁膜パターン２２０は第２歪み緩和バッファ層２１０内に配置される。
【００９２】
第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０は第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１内に形成される。第１絶縁膜パターン１２０の高さ及び第２絶縁膜パターン２２０の高さは第１下部歪み緩和バッファ層１１１の厚さ及び第２下部歪み緩和バッファ層２１１の厚さより小さい。
【００９３】
第１絶縁膜パターン１２０と基板１００の間には第１下部歪み緩和バッファ層１１１の一部が介在し、第２絶縁膜パターン２２０と基板１００の間には第２下部歪み緩和バッファ層２１１の一部が介在する。例えば、第１下部歪み緩和バッファ層１１１の一部は第１絶縁膜パターン１２０の下面と基板１００の間に介在し、第２下部歪み緩和バッファ層２１１の一部は第２絶縁膜パターン２１１の下面と基板１００の間に介在する。
【００９４】
一実施形態において、第１絶縁膜パターン１２０の高さは第１下部歪み緩和バッファ層１１１の厚さと実質的に同一であってもよく、第２絶縁膜パターン２２０の高さは第２下部歪み緩和バッファ層２１１の厚さと実質的に同一であっても良い。この場合、第１絶縁膜パターン１２０の下面は基板１００と接触し、第２絶縁膜パターン２２０の下面は基板１００と接触する。
【００９５】
図１４及び図１５は幾つかの実施形態による半導体装置を示す。説明の便宜のための、以下では図１〜図８を参照して説明しなかった相違点を中心に説明する。
【００９６】
図１４及び図１５を参照すると、幾つかの実施形態による半導体装置において、第１パターン形成領域ＰＲ１に形成された第１絶縁膜パターン１２０の形状及びショット境界領域ＳＢに形成された第２絶縁膜パターン２２０の形状は半導体装置の上方から見て互いに異なる。
【００９７】
即ち、第１絶縁膜パターン１２０は互いに交差する、第１方向Ｘに伸びる第１部分１２０ａ及び第２方向Ｙに伸びる第２部分１２０ｂを含む。例えば、第１絶縁膜パターン１２０は網状である。第２絶縁膜パターン２２０は第２方向Ｙに縦方向に伸びる複数のライン状の細長いパターンを含む。例えば、第２絶縁膜パターン２２０は矩形である。
【００９８】
図１４の第１絶縁膜パターンの二つの隣接した第１部分１２０ａの間で第１方向Ｘに沿って取った断面図及び図１５の第１方向Ｘに沿って取った断面図は各々図５と類似する。一実施形態において、図１４の第１絶縁膜パターンの二つの隣接した第２部分１２０ｂの間で第２方向Ｙに沿って取った断面図では第１絶縁膜パターン１２０を見ることができる。しかし、図１５の二つの隣接した第２絶縁膜パターン２２０の間で第２方向Ｙに沿って取った断面図では第２絶縁膜パターン２２０は見ることができない。
【００９９】
例えば、第１絶縁膜パターン１２０はＤＳＡ工程で形成されたパターン及びレチクルを用いる写真工程で形成されたパターンを用いることによって形成される。
【０１００】
しかし、第２絶縁膜パターン２２０を形成するにはＤＳＡ工程で形成されたパターンのみを用いることができる。例えば、第１絶縁膜パターンの第２部分１２０ｂ及び第２絶縁膜パターン２２０はＤＳＡ工程で形成されたパターンを用いて形成される。一方、第１絶縁膜パターンの第１部分１２０ａはレチクルを用いる写真工程で形成されたパターンを用いて形成される。
【０１０１】
図１６は幾つかの実施形態による半導体装置を示す。説明の便宜のため、以下では、図１〜図８を参照した以前の説明では触れなかった相違点を中心に説明する。
【０１０２】
図１６を参照すると、幾つかの実施形態による半導体装置は、第３歪み緩和バッファ層１１５、第４歪み緩和バッファ層２１５、第３絶縁膜パターン１２５及び第４絶縁膜パターン２２５をさらに含むことができる。
【０１０３】
第３歪み緩和バッファ層１１５は第１歪み緩和バッファ層１１０上に形成される。第３歪み緩和バッファ層１１５は第３下部歪み緩和バッファ層１１６及び第３上部歪み緩和バッファ層１１７を含む。第４歪み緩和バッファ層２１５は第２歪み緩和バッファ層２１０上に形成される。第４歪み緩和バッファ層２１５は第４歪み緩和バッファ層２１６及び第４上部歪み緩和バッファ層２１７を含む。
【０１０４】
第３下部歪み緩和バッファ層１１６及び第４下部歪み緩和バッファ層２１６は同じレベルに形成でき、第３上部歪み緩和バッファ層１１７及び第４上部歪み緩和バッファ層２１７は同じレベルに形成できる。
【０１０５】
第３下部歪み緩和バッファ層１１６及び第３上部歪み緩和バッファ層１１７は、第３絶縁膜パターン１２５の上面を基準として区分される。例えば、第３下部歪み緩和バッファ層１１６と第３上部歪み緩和バッファ層１１７の間の境界は第３絶縁膜パターン１２５の上面と同一の平面にあり得る。
【０１０６】
第３歪み緩和バッファ層１１５及び第４歪み緩和バッファ層２１５は化合物半導体を含み得る。幾つかの実施形態による半導体装置において、第３歪み緩和バッファ層１１５及び第４歪み緩和バッファ層２１５は、ＳｉＧｅ（シリコンゲルマニウム）層であるとして説明する。第３歪み緩和バッファ層１１５及び第４歪み緩和バッファ層２１５は、例えば、Ｓｉ１−ｗＧｅｗを含む。ここで、ｗは０より大きくて１よりは小さい。第３歪み緩和バファー層１１０のゲルマニウム分率は第１歪み緩和バッファ層２１５のゲルマニウム分率より大きく、第４歪み緩和バッファ層２１５のゲルマニウム分率は第２歪み緩和バッファ層２１０のゲルマニウム分率より大きい。
【０１０７】
第１パターン形成領域ＰＲ１がＰＭＯＳ形成領域である場合、第１フィン型パターンの上部１３２は第３上部歪み緩和バッファ層１１７の格子定数より大きな格子定数を有する物質を含み得る。例えば、第１フィン型パターンの上部１３２は第３上部歪み緩和バッファ層１１７のゲルマニウム分率より大きなゲルマニウム分率を有するシリコンゲルマニウムパターンを含むか或いは第１フィン型パターンの上部１３２はゲルマニウム単一パターンである。
【０１０８】
第１パターン形成領域ＰＲ１がＮＭＯＳ形成領域である場合、第１フィン型パターンの上部１３２は第３上部歪み緩和バッファ層１１７の格子定数より小さな格子定数を有する物質を含む。
【０１０９】
図６において第１下部歪み緩和バッファ層１１１について示したのと同様に、第３下部歪み緩和バッファ層１１６のゲルマニウム分率及び第４下部歪み緩和バッファ層１１７のゲルマニウム分率は基板１００の厚さ方向に一定であってもよい。別の一実施形態において、図７及び図８において第１下部歪み緩和バッファ層１１１について示したのと同様に、第３下部歪み緩和バッファ層１１６のゲルマニウム分率及び第４下部歪み緩和バッファ層２１６のゲルマニウム分率は基板１００から遠くなるにつれて増加する。
【０１１０】
第３絶縁膜パターン１２５は第１絶縁膜パターン１２０の上方に形成される。第３絶縁膜パターン１２５の少なくとも一部は第３歪み緩和バッファ層１１５内に配置される。例えば、第３絶縁膜パターン１２５は第１歪み緩和バッファ層１１０の一部及び第３歪み緩和バッファ層１１５の一部にわたって形成される。第３絶縁膜パターン１２５の上面は第３歪み緩和バッファ層１１５により覆われる。即ち、第３絶縁膜パターン１２５は第１歪み緩和バッファ層１１０及び第３歪み緩和バッファ層１１５内に形成される。
【０１１１】
第３絶縁膜パターン１２５は上部１２７及び下部１２６を含む。第３絶縁膜パターンの下部１２６は第１歪み緩和バッファ層１１０内に形成され、第３絶縁膜パターンの上部１２７は第３歪み緩和バッファ層１１５内に形成される。
【０１１２】
第３絶縁膜パターン１２５は第１上部歪み緩和バッファ層１１２の一部及び第３下部歪み緩和バッファ層１１６にわたって伸びる。第３上部歪み緩和バッファ層１１７は第３絶縁膜パターン１２５の上面を覆う。別の実施形態では、第３絶縁膜パターン１２５の上面は第３下部歪み緩和バッファ層１１６内に形成される。
【０１１３】
第４絶縁膜パターン２２５は第２絶縁膜パターン２２０上に形成される。第４絶縁膜パターン２２５の少なくとも一部は第４歪み緩和バッファ層２１５内に配置される。例えば、第４絶縁膜パターン２２５は第２歪み緩和バッファ層２１０の一部及び第４歪み緩和バッファ層２１５の一部にわたって形成される。第４絶縁膜パターン２２５の上面は第４歪み緩和バッファ層２１５で覆われる。別の実施形態では、第４絶縁膜パターン２２５は第２歪み緩和バッファ層２１０及び第４歪み緩和バッファ層２１５内に形成される。
【０１１４】
第４絶縁膜パターン２２５は上部２２７及び下部２２６を含む。第４絶縁膜パターンの下部２２６は第２歪み緩和バッファ層２１０内に形成され、第４絶縁膜パターンの上部２２７は第４歪み緩和バッファ層２１５内に形成される。
【０１１５】
第４絶縁膜パターン２２５は第２上部歪み緩和バッファ層２１２の一部及び第４下部歪み緩和バッファ層２１６にわたって伸びることができる。第４上部歪み緩和バッファ層２１７は第４絶縁膜パターン２２５の上面を覆うことができる。第４絶縁膜パターンの上部２２７は第４下部歪み緩和バッファ層２１６内に形成されることができる。
【０１１６】
幾つかの実施形態による半導体装置において、基板１００から第３絶縁膜パターン１２５の上面までの高さＨ３は基板１００から第４絶縁膜パターン２２５の上面までの高さＨ４と実質的に同一である。
【０１１７】
基板１００から第３絶縁膜パターン１２５の下面までの高さは基板１００から第１絶縁膜パターン１２０の上面までの高さＨ１より大きい。また、基板１００から第４絶縁膜パターン２２５の下面までの高さは基板１００から第２絶縁膜パターン２２０の上面までの高さＨ２より大きい。
【０１１８】
図１６において、第１絶縁膜パターン１２０及び第３絶縁膜パターン１２５は基板１００の厚さ方向に配列され、第２絶縁膜パターン２２０及び第４絶縁膜パターン２２５は基板１００の厚さ方向に配列されるが、本発明の概念はこれに制限されない。
【０１１９】
上から見ると、第３絶縁膜パターン１２５及び第４絶縁膜パターン２２５の形状は、例えば、網状、線形及び円形を含む。また、上から見ると、第３絶縁膜パターン１２５の形状及び第４絶縁膜パターン２２５の形状は互いに同一であるか、又は異なる。
【０１２０】
図１７は幾つかの実施形態による半導体装置を示す。説明の便宜のため、以下では、図１６を参照した以前の説明では触れなかった相違点を中心に説明する。
【０１２１】
図１７を参照すると、幾つかの実施形態による半導体装置において、周辺領域ＰＥＲＩ上には第３絶縁膜パターン１２５と類似した絶縁膜パターンが形成されない。基板１００上の素子形成領域において第３絶縁膜パターン１２５が形成されるレベルの周辺領域ＰＥＲＩには、第２歪み緩和バッファ層２１０の一部及び第４歪み緩和バッファ層２１５の一部にわたって伸びる絶縁膜パターンが形成されない。
【０１２２】
例えば、第３絶縁膜パターン１２５はレチクルを用いる写真工程で形成されたパターンを用いて形成される。周辺領域ＰＥＲＩには絶縁膜パターンを形成するためのパターンが形成されないので、第３絶縁膜パターン１２５が形成されるレベルの周辺領域ＰＥＲＩには絶縁膜パターンが形成されない。
【０１２３】
図１８は幾つかの実施形態による半導体装置を含む半導体ダイ領域５０を示す。図１９は図１８の第２パターン形成領域ＰＲ２上の第３絶縁膜パターンの形状を示す平面図である。図２０は図１８の線Ａ−Ａ、線Ｂ−Ｂ及び線Ｃ−Ｃに沿って取った断面図である。説明の便宜のため、以下では、図１〜図８を参照した以前の説明では触れなかった相違点を中心に説明する。
【０１２４】
参考までに、第１パターン形成領域の第１絶縁膜パターンの形状は図３と実質的に同一であり、ショット境界領域の第２絶縁膜パターンの形状は図４と実質的に同一である。また、図１９ではフィン型パターン及びゲート電極の図示を省略する。追加として、図１７の断面線Ａ−Ａ及びＢ−Ｂは図３及び図４の断面線に対応する。
【０１２５】
図１８〜図２０を参照すると、幾つかの実施形態による半導体装置は、基板１００、第１歪み緩和バッファ層１１０、第２歪み緩和バッファ層２１０、第５歪み緩和バッファ層３１０、第１絶縁膜パターン１２０、第２絶縁膜パターン２２０、第５絶縁膜パターン３２０、第１ゲート電極１４０及び第２ゲート電極３４０を含む。
【０１２６】
素子形成領域ＤＦは第１パターン形成領域ＰＲ１及び第２パターン形成領域ＰＲ２を含む。第１パターン形成領域ＰＲ１及び第２パターン形成領域ＰＲ２は互いに離隔するか、又は隣接した領域である。
【０１２７】
幾つかの実施形態による半導体装置において、第１パターン形成領域ＰＲ１はＰＭＯＳ形成領域、第２パターン形成領域ＰＲ２はＮＭＯＳ形成領域であるとして説明する。
【０１２８】
基板１００、第１歪み緩和バッファ層１１０、第２歪み緩和バッファ層２１０、第１絶縁膜パターン１２０、第２絶縁膜パターン２２０及び第１ゲート電極１４０は図１〜図８を参照して説明したので、以下では、相違点のみを簡単に説明する。
【０１２９】
第５歪み緩和バッファ層３１０は基板１００上に形成される。第５歪み緩和バッファ層３１０は第２パターン形成領域ＰＲ２に形成される。第５歪み緩和バッファ層３１０は第５下部歪み緩和バッファ層３１１及び第５上部歪み緩和バッファ層３１２を含む。第５上部歪み緩和バッファ層３１２と第５下部歪み緩和バッファ層３１１の境界は第５絶縁膜パターン３２０の上面と共面であってもよい。
【０１３０】
第１下部歪み緩和バッファ層１１１及び第５下部歪み緩和バッファ層３１１は同じレベルに形成でき、第１上部歪み緩和バッファ層１１２及び第５上部歪み緩和バッファ層３１２は同じレベルに形成できる。第５歪み緩和バッファ層３１０は化合物半導体を含み得る。例えば、第５歪み緩和バッファ層３１０は、例えば、ＳｉＧｅ（シリコンゲルマニウム）層を含む。
【０１３１】
第５絶縁膜パターン３２０は基板１００上に形成される。第５絶縁膜パターン３２０の少なくとも一部は第５歪み緩和バッファ層３１０内に配置される。例えば、第５絶縁膜パターン３２０は基板１００の一部及び第５歪み緩和バッファ層３１０の一部にわたって形成される。第５絶縁膜パターン３２０の上面は第５歪み緩和バッファ層３１０で覆われる。
【０１３２】
第５絶縁膜パターン３２０は上部３２２及び下部３２１を含む。第５絶縁膜パターンの下部３２１は基板１００内に形成され、第５絶縁膜パターンの上部３２２は第５歪み緩和バッファ層３１０内に形成される。第５絶縁膜パターン３２０は基板１００の一部及び第５下部歪み緩和バッファ層３１１にわたって伸びる。第５上部歪み緩和バッファ層３１２は第５絶縁膜パターン３２０の上面を覆う。第５絶縁膜パターン３２０の上部３２２は第５下部歪み緩和バッファ層３１１内に形成される。
【０１３３】
図３及び図１９を参照すると、第１絶縁膜パターン１２０の形状及び第５絶縁膜パターン３２０の形状は平面図上で見て互いに同一であり得る。第１絶縁膜パターン１２０及び第５絶縁膜パターン３２０は同じレベルに形成できる。
【０１３４】
図１９で、第５絶縁膜パターン３２０は第１方向Ｘに伸びる第１部分３２０ａ及び第２方向Ｙに伸びる第２部分３２０ｂを含む。互いに異なる方向に伸びる第５絶縁膜パターンの第１部分３２０ａ及び第５絶縁膜パターンの第２部分３２０ｂは互いに交差する。
【０１３５】
第２フィン型パターン３３０は第５歪み緩和バッファ層３１０上に形成される。第２フィン型パターン３３０は第５歪み緩和バッファ層３１０から突出する。
【０１３６】
第２フィン型パターン３３０は下部３３１及び上部３３２を含む。第２フィン型パターンの下部３３１は第５歪み緩和バッファ層３１０の一部をエッチングすることによって、より具体的には第５上部歪み緩和バッファ層３１２の一部をエッチングすることによって形成される。第２フィン型パターンの上部３３２は第５歪み緩和バッファ層３１０とは異なる格子定数を有する物質を含み得る。例えば、第２フィン型パターンの上部３３２は第５上部歪み緩和バッファ層３１２の格子定数とは異なる格子定数を有する物質を含む。
【０１３７】
幾つかの実施形態による半導体装置において、第１フィン型パターンの上部１３２は第１上部歪み緩和バッファ層１１２の格子定数より大きい格子定数を有する物質を含み、第２フィン型パターンの上部３３２は第５上部歪み緩和バッファ層３１２の格子定数より小さい格子定数を有する物質又は高い電子移動度を有する化合物半導体を含む。
【０１３８】
例えば、第２フィン型パターンの上部３３２は第１フィン型パターンの上部１３２とは異なる物質を含む。第１フィン型パターンの上部１３２は第１上部歪み緩和バッファ層１１２より大きいゲルマニウム分率を有するシリコンゲルマニウムパターン、又はゲルマニウム単一パターンを含む。第２フィン型パターンの上部３３２はシリコンパターン又はＩＩＩ−Ｖ化合物半導体パターンを含む。
【０１３９】
図２０で、第１フィン型パターン１３０及び第２フィン型パターン３３０は第２方向Ｙに（図で縦方向に）伸びる。しかし、本発明の概念はこれに制限されない。
【０１４０】
第２ゲート電極３４０は第２フィン型パターン３３０と交差するように第２フィン型パターン３３０の上に形成される。第２ゲート電極３４０と第２フィン型パターン３３０の間には第２ゲート絶縁膜３４５が形成される。第２ゲート電極３４０の側壁上には第２ゲートスペーサ３５０が形成される。
【０１４１】
図２１〜図２９は幾つかの実施形態による半導体装置の製造方法を示す。
【０１４２】
図２１を参照すると、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１が第１パターン形成領域ＰＲ１及びショット境界領域ＳＢを含む基板１００上に形成される。
【０１４３】
第１下部歪み緩和バッファ層１１１は第１パターン形成領域ＰＲ１に形成され、第２下部歪み緩和バッファ層２１１はショット境界領域ＳＢに形成される。エピタキシャル成長法によって、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１は同時に形成される。
【０１４４】
エピタキシャル成長法によって、第１挿入半導体膜１１３及び第２挿入半導体膜２１３が各々第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１上に形成される。第１挿入半導体膜１１３及び第２挿入半導体膜２１３は第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１とは異なる物質を含み得る。例えば、第１挿入半導体膜１１３及び第２挿入半導体膜２１３はシリコン層を含むが、本発明の概念はこれに制限されない。
【０１４５】
一実施形態において、第１挿入半導体膜１１３及び第２挿入半導体膜２１３は形成されない。
【０１４６】
図２２を参照すると、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１上にはブロック共重合体膜１８０が形成される。例えば、ブロック共重合体膜１８０はウエハ（図１の２０）の上に全体的に形成されることができる。例えば、ブロック共重合体膜１８０は、図示のように、ウエハ２０の上面に全面的に形成される。
【０１４７】
ブロック共重合体膜１８０に含まれたブロック共重合体はブロック形態で結合された親水性重合体及び疎水性重合体を含む。例えば、ブロック共重合体は、ポリスチレン−ブロック−ポリメチルメタクリレート（ＰＳ−ｂ−ＰＭＭＡ）、ポリブタジエン−ブロック−ポリブチルメタクリレート、ポリブタジエン−ブロック−ポリジメチルシロキサン、ポリブタジエン−ブロック−ポリメチルメタクリレート、ポリブタジエン−ブロック−ポリビニルピリジン、ポリブチルアクリレート−ブロック−ポリメチルメタクリレート、ポリブチルアクリレート−ブロック−ポリビニルピリジン、ポリイソプレン−ブロック−ポリビニルピリジン、ポリイソプレン−ブロック−ポリメチルメタクリレート、ポリヘキシルアクリレート−ブロック−ポリビニルピリジン、ポリイソブチレン−ブロック−ポリブチルメタクリレート、ポリイソブチレン−ブロック−ポリメチルメタクリレート、ポリイソブチレン−ブロック−ポリブチルメタクリレート、ポリイソブチレン−ブロック−ポリジメチルシロキサン、ポリブチルメタクリレート−ブロック−ポリブチルアクリレート、ポリエチルエチレン−ブロック−ポリメチルメタクリレート、ポリスチレン−ブロック−ポリブチルメタクリレート、ポリスチレン−ブロック−ポリブタジエン、ポリスチレン−ブロック−ポリイソプレン、ポリスチレン−ブロック−ポリジメチルシロキサン、ポリスチレン−ブロック−ポリビニルピリジン、ポリエチルエチレン−ブロック−ポリビニルピリジン、ポリエチレン−ブロック−ポリビニルピリジン、ポリビニルピリジン−ブロック−ポリメチルメタクリレート、ポリエチレンオキシド−ブロック−ポリイソプレン、ポリエチレンオキシド−ブロック−ポリブタジエン、ポリエチレンオキシド−ブロック−ポリスチレン、ポリエチレンオキシド−ブロック−ポリメチルメタクリレート、ポリエチレンオキシド−ブロック−ポリジメチルシロキサン、ポリスチレン−ブロック−ポリエチレンオキシド、ポリスチレン−ブロック−ポリメチルメタクリレート−ブロック−ポリスチレン、ポリブタジエン−ブロック−ポリブチルメタクリレート−ブロック−ポリブタジエン、ポリブタジエン−ブロック−ポリジメチルシロキサン−ブロック−ポリブタジエン、ポリブタジエン−ブロック−ポリメチルメタクリレート−ブロック−ポリブタジエン、ポリブタジエン−ブロック−ポリビニルピリジン−ブロック−ポリブタジエン、ポリブチルアクリレート−ブロック−ポリメチルメタクリレート−ブロック−ポリブチルアクリレート、ポリブチルアクリレート−ブロック−ポリビニルピリジン−ブロック−ポリブチルアクリレート、ポリイソプレン−ブロック−ポリビニルピリジン−ブロック−ポリイソプレン、ポリイソプレン−ブロック−ポリメチルメタクリレート−ブロック−ポリイソプレン、ポリヘキシルアクリレート−ブロック−ポリビニルピリジン−ブロック−ポリヘキシルアクリレート、ポリイソブチレン−ブロック−ポリブチルメタクリレート−ブロック−ポリイソブチレン、ポリイソブチレン−ブロック−ポリメチルメタクリレート−ブロック−ポリイソブチレン、ポリイソブチレン−ブロック−ポリブチルメタクリレート−ブロック−ポリイソブチレン、ポリイソブチレン−ブロック−ポリジメチルシロキサン−ブロック−ポリイソブチレン、ポリブチルメタクリレート−ブロック−ポリブチルアクリレート−ブロック−ポリブチルメタクリレート、ポリエチルエチレン−ブロック−ポリメチルメタクリレート−ブロック−ポリエチルエチレン、ポリスチレン−ブロック−ポリブチルメタクリレート−ブロック−ポリスチレン、ポリスチレン−ブロック−ポリブタジエン−ブロック−ポリスチレン、ポリスチレン−ブロック−ポリイソプレン−ブロック−ポリスチレン、ポリスチレン−ブロック−ポリジメチルシロキサン−ブロック−ポリスチレン、ポリスチレン−ブロック−ポリビニルピリジン−ブロック−ポリスチレン、ポリエチルエチレン−ブロック−ポリビニルピリジン−ブロック−ポリエチルエチレン、ポリエチレン−ブロック−ポリビニルピリジン−ブロック−ポリエチレン、ポリビニルピリジン−ブロック−ポリメチルメタクリレート−ブロック−ポリビニルピリジン、ポリエチレンオキシド−ブロック−ポリイソプレン−ブロック−ポリエチレンオキシド、ポリエチレンオキシド−ブロック−ポリブタジエン−ブロック−ポリエチレンオキシド、ポリエチレンオキシド−ブロック−ポリスチレン−ブロック−ポリエチレンオキシド、ポリエチレンオキシド−ブロック−ポリメチルメタクリレート−ブロック−ポリエチレンオキシド、ポリエチレンオキシド−ブロック−ポリジメチルシロキサン−ブロック−ポリエチレンオキシド、又は  ポリスチレン−ブロック−ポリエチレンオキシド−ブロック−ポリスチレンを含むことができる。
ブロック共重合体膜１８０は、例えば、溶媒に溶かされた後、スピンコーティング法によって形成される。溶媒は、例えば、トルエンである。コーティング後、溶媒はブロック共重合体膜１８０から蒸発することができる。
【０１４８】
図２３を参照すると、ブロック共重合体膜１８０はアニーリング工程で処理される。アニーリング工程は、例えば、ブロック共重合体膜１８０に紫外線（ＵＶ）照射か又は加熱を行なう。アニーリング工程はブロック共重合体のガラス転移温度（Ｔｇ）以上で実施される。
【０１４９】
アニーリング工程によって、ブロック共重合体膜１８０内では微小相分離（ｍｉｃｒｏ−ｐｈａｓｅ  ｓｅｐａｒａｔｉｏｎ）現象が発生し得る。第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１上には第１パターン１８１ａ及び第２パターン１８１ｂを含むパターン膜１８１が形成される。例えば、第１パターン１８１ａは図３及び図４の第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０に対応する位置に形成される。従って、第２パターン１８１ｂは互いに離隔し、第１パターン１８１ａは二つの隣接した第２パターン１８１ｂの間のギャップを満たす。また、第１パターン１８１ａ及び第２パターン１８１ｂは互いに異なる特性を有し得る。
【０１５０】
以下、図２４及び図２５を参照してブロック共重合体の相分離工程を説明する。
【０１５１】
ＤＳＡ工程はブロック共重合体の相分離工程を用いることができる。ＤＳＡ（Ｄｉｒｅｃｔｅｄ  Ｓｅｌｆ  Ａｓｓｅｍｂｌｙ）工程とはパターンを自ら形成する方法を意味する。ＤＳＡ工程は化学的パターン形成方法で、ブロック共重合体を適用して微小パターンを形成する方法である。ブロック共重合体は互いに異なる特性を有し単一分子に合成される２種の重合体を含む。
【０１５２】
ＤＳＡ工程は分子の自己組立現象に基づく。半導体微小加工が限界に至り、ＥＵＶ量産にもかかわらず微小加工の難易度が次第に高くなるので、ＤＳＡ工程の必要性が増加している。
【０１５３】
図２４及び図２５を参照すると、ブロック共重合体に関して、第１重合体ブロックＡ及び第２重合体ブロックＢの各一端間の共有結合によってブロック接合が形成される。ブロック接合によって連結されていない他端は互いに反発する。例えば、第１重合体ブロックＡ及び第２重合体ブロックＢの一方は親水性を現わし、他方は疎水性を現わす。親水性重合体ブロックは極性を有してもよい。
【０１５４】
第１重合体ブロックＡ及び第２重合体ブロックＢが不規則的に位置する均質状態でアニーリング工程を実施する場合、第１重合体ブロックＡ及び第２重合体ブロックＢは、第１重合体ブロックＡ及び第２重合体ブロックＢが自ら組み立てられ互いに異なるドメインに分離される微小相分離状態となる。第１重合体ブロックＡ間のピッチＰは微小相分離状態で一定である。即ち、第１重合体ブロックＡドメインの幅及び第２重合体ブロックＢドメインの幅は各々一定である。重合体ブロックＡ、Ｂドメインの各幅は各重合体ブロックＡ、Ｂの分子量によって決定される。
【０１５５】
図２６を参照すると、第１パターン１８１ａ及び第２パターン１８１ｂの一つを除去することによって、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１上にはマスクパターン１８２が形成される。例えば、第１パターン１８１ａを除去することによって第２パターン１８１ｂを含むマスクパターン１８２が形成される。ここで、マスクパターン１８２は第１パターン１８１ａの除去後に残った第２パターン１８１ｂに対応する。
【０１５６】
図２７を参照すると、マスクパターン１８２を用いて第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１を選択的に除去することによって第１トレンチ１１０ｔ及び第２トレンチ２１０ｔが形成される。第１トレンチ１１０ｔは第１パターン形成領域ＰＲ１に形成され、第２トレンチ２０１ｔはショット境界領域ＳＢに形成される。
【０１５７】
第１トレンチ１１０ｔ及び第２トレンチ２１０ｔは基板１００を露出させる。例えば、第１トレンチ１１０ｔの側壁の一部及び第２トレンチ２１０ｔの側壁の一部は基板１００によって規定される。第１トレンチ１１０ｔ及び第２トレンチ２１０ｔが形成されるにつれて、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１では弾性応力が緩和される。
【０１５８】
一実施形態において、マスクパターン１８２は第１トレンチ１１０ｔ及び第２トレンチ２１０ｔが形成される際にエッチングマスクとして機能する  ついで、マスクパターン１８２が除去されることができる。
【０１５９】
図２８を参照すると、第１トレンチ１１０ｔを満たす第１絶縁膜パターン１２０及び第２トレンチ２１０ｔを満たす第２絶縁膜パターン２２０が形成される。
【０１６０】
第１トレンチ１１０ｔ及び第２トレンチ２１０ｔが満たされると共に第１挿入半導体膜１１３及び第２挿入半導体膜２１３を覆う絶縁膜が形成される（図示せず）。ついで、第１下部歪み緩和バッファ層１１１及び第２下部歪み緩和バッファ層２１１が露出されるまで該絶縁膜が平坦化される。
【０１６１】
図２９を参照すると、第１絶縁膜パターン１２０及び第２絶縁膜パターン２２０上には第１上部歪み緩和バッファ層１１２及び第２上部歪み緩和バッファ層２１２が形成される。エピタキシャル成長法によって第１上部歪み緩和バッファ層１１２及び第２上部歪み緩和バッファ層２１２が形成される。
【０１６２】
第１上部歪み緩和バッファ層１１２上にはプリチャネル膜１３５が形成され、第２上部歪み緩和バッファ層２１２上にはダミーチャネル層２３５が形成される。
【０１６３】
図５を参照すると、第１フィン型パターン１３０と該第１フィン型パターン１３０と交差する第１ゲート電極が形成される。
【０１６４】
第１歪み緩和バッファ層１１０、第１下部歪み緩和バッファ層１１１、及び第１上部歪み緩和バッファ層１１２は各々、材質的には例えば、第１化合物半導体層１１０、第１下部化合物半導体層１１１、及び第１上部化合物半導体層１１２と言える。また、第１歪み緩和バッファ層１１０、第１下部歪み緩和バッファ層１１１及び第１上部歪み緩和バッファ層１１２は各々、別の材質的には例えば、第１ＳｉＧｅ（シリコンゲルマニウム）層１１０、第１下部ＳｉＧｅ層１１１、及び第１上部ＳｉＧｅ層１１２とも言える。
【０１６５】
同様に、第２歪み緩和バッファ層２１０、第２下部歪み緩和バッファ層２１１、及び第２上部歪み緩和バッファ層２１２は各々、材質的には例えば、第２化合物半導体層２１０、第２下部化合物半導体層２１１及び第２上部化合物半導体層２１２と言える。また、第２歪み緩和バッファ層２１０、第２下部歪み緩和バッファ層２１１、及び第２上部歪み緩和バッファ層２１２は各々、別の材質的には例えば、第２ＳｉＧｅ層２１０、第２下部ＳｉＧｅ層２１１及び第２上部ＳｉＧｅ層２１２とも言える。
【０１６６】
以上で本発明の概念をその実施形態に基づいて図示し説明したが、当業者であれば以降の請求範囲で規定するような本発明の概念の精神及び範囲から逸脱することなしに多様な変形形態及び詳細が可能であることが明らかに理解可能であろう。
【符号の説明】
【０１６７】
２０      ウエハ
５０      半導体ダイ領域
１００      基板
１０５      フィールド絶縁層
１１０      第１歪み緩和バッファ層
１１０ｔ      第１トレンチ
１１１      第１下部歪み緩和バッファ層
１１２      第１上部歪み緩和バッファ層
１１３      第１挿入半導体膜
２１３      第２挿入半導体膜
１１５      第３歪み緩和バッファ層
１１６      第３下部歪み緩和バッファ層
１１７      第３上部歪み緩和バッファ層
１２０      第１絶縁膜パターン
１２０ａ、１２０ｂ      （第１絶縁膜パターン１２０のうち）第１、第２方向Ｘ、Ｙに伸びる第１、第２部分
１２１      （第１絶縁膜パターンの）下部、第１下部
１２２      （第１絶縁膜パターンの）上部、第１上部
１２５      第３絶縁膜パターン
１２６      （第３絶縁膜パターンの）下部、第３下部
１２７      （第３絶縁膜パターンの）上部、第３上部
１３０      第１フィン型パターン
１３１、１３２      （第１フィン型パターンの）下部、上部
１３５      プリチャネル膜
１４０      第１ゲート電極
１４５      第１ゲート絶縁膜
１５０      第１ゲートスペーサ
１８０      ブロック共重合体膜
１８１      パターン膜
１８１ａ、１８１ｂ      （パターン膜１８１の）第１、第２パターン
１８２      マスクパターン
１９０      層間絶縁膜
２１０      第２歪み緩和バッファ層
２１０ｔ      第２トレンチ
２１１      第２下部歪み緩和バッファ層
２１２      第２上部歪み緩和バッファ層
２１５      第４歪み緩和バッファ層
２１６      第４下部歪み緩和バッファ層
２１７      第４上部歪み緩和バッファ層
２２０      第２絶縁膜パターン
２２０ａ、２２０ｂ      （第２絶縁膜パターン２２０のうち）第１、第２方向Ｘ、Ｙに伸びる第１、第２部分
２２１      （第２絶縁膜パターンの）下部、第２下部
２２２      （第２絶縁膜パターンの）上部、第２上部
２３５      ダミーチャネル層
３１０      第５歪み緩和バッファ層
３１１      第５下部歪み緩和バッファ層
３１２      第５上部歪み緩和バッファ層
３２０      第５絶縁膜パターン
３２０ａ、３２０ｂ      （第５絶縁膜パターン３２０のうち）第１、第２方向Ｘ、Ｙに伸びる第１、第２部分
３３０      第２フィン型パターン
３３１、３３２      （第２フィン型パターンの）下部、上部
３４０      第２ゲート電極
３４５      第２ゲート絶縁膜
３５０      第２ゲートスペーサ
ＤＦ      素子形成領域
ＰＲ１      素子形成領域ＤＦの一部、第１パターン形成領域
ＰＲ２      素子形成領域ＤＦの一部、第２パターン形成領域
ＰＥＲＩ      周辺領域
ＳＢ      周辺領域ＰＥＲＩの一部、ショット境界領域
【図１】
2018101772.tif 000003
【図２】
2018101772.tif 000004
【図３】
2018101772.tif 000005
【図４】
2018101772.tif 000006
【図５】
2018101772.tif 000007
【図６】
2018101772.tif 000008
【図７】
2018101772.tif 000009
【図８】
2018101772.tif 000010
【図９】
2018101772.tif 000011
【図１０】
2018101772.tif 000012
【図１１】
2018101772.tif 000013
【図１２】
2018101772.tif 000014
【図１３】
2018101772.tif 000015
【図１４】
2018101772.tif 000016
【図１５】
2018101772.tif 000017
【図１６】
2018101772.tif 000018
【図１７】
2018101772.tif 000019
【図１８】
2018101772.tif 000020
【図１９】
2018101772.tif 000021
【図２０】
2018101772.tif 000022
【図２１】
2018101772.tif 000023
【図２２】
2018101772.tif 000024
【図２３】
2018101772.tif 000025
【図２４】
2018101772.tif 000026
【図２５】
2018101772.tif 000027
【図２６】
2018101772.tif 000028
【図２７】
2018101772.tif 000029
【図２８】
2018101772.tif 000030
【図２９】
2018101772.tif 000031