(57)【要約】【課題】消費電力の増大を抑制すること。【解決手段】ニューラルネットワークを構成する半導体装置であって、基板２０と、基板２０上に搭載され、複数のニューロン素子１０をそれぞれ含む半導体チップ１４ａ及び半導体チップ１４ｂと、基板２０上に設けられ、半導体チップ１４ａに含まれる複数のニューロン素子１０と半導体チップ１４ｂに含まれる複数のニューロン素子１０を接続する複数の配線層２２と、を備え、複数の配線層２２のうちの配線層２２ａと配線層２２ｂは抵抗値が異なっている、半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
ニューラルネットワークを構成する半導体装置であって、
基板と、
前記基板上に搭載され、複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップと、
前記基板上に設けられ、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を接続する複数の配線層と、を備え、
前記複数の配線層のうちの第１配線層と第２配線層は抵抗値が異なっている、半導体装置。
【請求項２】
前記第１配線層と前記第２配線層は、エレクトロマイグレーションによって抵抗値が異なっている、請求項１記載の半導体装置。
【請求項３】
前記複数の配線層は、錫−ビスマス系の半田又は錫−インジウム系の半田で形成されている、請求項１または２記載の半導体装置。
【請求項４】
前記複数の配線層は、前記第１半導体チップ及び前記第２半導体チップの動作に伴って流れる電流量に応じて抵抗値が変化する、請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記基板を加熱する加熱体と、
前記加熱体を制御する制御部と、を備え、
前記制御部は、前記第１半導体チップ及び前記第２半導体チップが動作する際に前記加熱体を制御して前記基板を加熱する、請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
ニューラルネットワークを構成する半導体装置の製造方法であって、
基板上に錫−ビスマス系の半田又は錫−インジウム系の半田を含む複数の配線層を形成する工程と、
前記基板上に複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップを搭載して、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を前記複数の配線層で接続する工程と、を備える半導体装置の製造方法。
【請求項７】
前記第１半導体チップ及び前記第２半導体チップを動作させた後に、前記複数の配線層を融点以上の温度に加熱する工程を備える、請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ビッグデータ解析などのために、脳の情報処理様式を真似た演算処理モデルであるニューラルネットワークが検討されている。ニューラルネットワークは、ニューロン素子とニューロン素子間を結合するシナプス（重み）とによって演算処理を実行していく。ニューラルネットワークとして、例えば抵抗変化型可変抵抗素子を有する積和演算装置をニューロン素子に備えたニューラルネットワークが知られている（例えば、特許文献１）。また、シナプス結合強度を抵抗変化型メモリの抵抗値を用いて表したり、シナプス結合作用を電界効果トランジスタの抵抗値を変化させて行ったりすることが知られている（例えば、特許文献２、３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８２７８２号公報
【特許文献２】特開２０１０−１４６５１４号公報
【特許文献３】特開平１−２３３６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ニューラルネットワークが大規模になるにつれてニューロン素子の数が増大し、その結果、ニューロン素子間の結合数が増大する。このため、ニューロン素子間の結合の重みをメモリデバイスに記憶させる構成では、大容量のメモリデバイスが用いられるようになり、消費電力の増大が生じてしまう。
【０００５】
１つの側面では、消費電力の増大を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、ニューラルネットワークを構成する半導体装置であって、基板と、前記基板上に搭載され、複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップと、前記基板上に設けられ、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を接続する複数の配線層と、を備え、前記複数の配線層のうちの第１配線層と第２配線層は抵抗値が異なっている、半導体装置である。
【０００７】
１つの態様では、ニューラルネットワークを構成する半導体装置の製造方法であって、基板上に錫−ビスマス系の半田又は錫−インジウム系の半田を含む複数の配線層を形成する工程と、前記基板上に複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップを搭載して、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を前記複数の配線層で接続する工程と、を備える半導体装置の製造方法である。
【発明の効果】
【０００８】
１つの側面として、消費電力の増大を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は実施例１に係る半導体装置によって構成されるニューラルネットワークの概念図である。
【図２】図２（ａ）は実施例１に係る半導体装置の平面図、図２（ｂ）は図２（ａ）の一部を拡大した平面図である。
【図３】図３（ａ）から図３（ｄ）は実施例１に係る半導体装置の製造方法を示す断面図（その１）である。
【図４】図４（ａ）から図４（ｃ）は実施例１に係る半導体装置の製造方法を示す断面図（その２）である。
【図５】図５（ａ）は実験に用いたサンプルの断面図、図５（ｂ）はＳｎＢｉ半田層に電流を流した後のサンプルの断面図である。
【図６】図６はサンプルにおける電流を流した時間と抵抗増加率との関係を示す図である。
【図７】図７（ａ）から図７（ｃ）は配線層にＳｎＢｉ半田層を用いることの効果を説明する図である。
【図８】図８は比較例に係る半導体装置の平面図である。
【図９】図９（ａ）及び図９（ｂ）は１つの配線層で複数の重みを表現できることを説明する図である。
【図１０】図１０（ａ）及び図１０（ｂ）は複数の配線層の抵抗値を略同じに戻す方法を説明する図である。
【図１１】図１１は実施例２に係る半導体装置を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施例について説明する。
【実施例１】
【００１１】
図１は、実施例１に係る半導体装置によって構成されるニューラルネットワーク５００の概念図である。図１のように、ニューラルネットワーク５００は、複数のニューロン素子１０を含む。複数のニューロン素子１０のうちの左列は入力層を構成する入力ユニットであり、右列は出力層を構成する出力ユニットであり、その間は中間層を構成する隠れユニットである。入力ユニットは外部からの信号を受け取り、出力ユニットは外部に信号を出力する。
【００１２】
ニューロン素子１０では、前段の複数のニューロン素子１０からの出力値を重み付けした値の総和を算出し、この算出値に基づいて「１」又は「０」を出力する。ニューラルネットワークでは、複数のニューロン素子１０がこのような処理を行うことで演算処理が実行されていく。
【００１３】
図２（ａ）は、実施例１に係る半導体装置１００の平面図、図２（ｂ）は、図２（ａ）の一部を拡大した平面図である。なお、図１のように前段のニューロン素子１０は後段の複数のニューロン素子１０に電気的に接続されるが、図２（ａ）及び図２（ｂ）では図の明瞭化のためにこの点は省略している。図２（ａ）及び図２（ｂ）のように、実施例１の半導体装置１００は、基板２０上に複数の半導体チップ１４が搭載されている。基板２０は、例えば樹脂、ガラス、又はセラミックなどの絶縁基板である。複数の半導体チップ１４それぞれは、図１の同一列に配置された複数のニューロン素子１０を含む。つまり、図２（ａ）の左端の半導体チップ１４は入力層を構成する入力ユニットを含み、右端の半導体チップ１４は出力層を構成する出力ユニットを含み、その間の半導体チップ１４は中間層を構成する隠れユニットを含む。ニューロン素子１０は、半導体トランジスタで構成された複数の論理セル１２を含む。
【００１４】
複数の半導体チップ１４のうちの隣接した半導体チップ１４に含まれるニューロン素子１０は、基板２０上に設けられた配線層２２で接続されている。すなわち、隣接した半導体チップ１４ａ及び半導体チップ１４ｂに含まれるニューロン素子１０は配線層２２で接続されている。配線層２２は、例えば錫−ビスマス（ＳｎＢｉ）系の半田を主成分とする層である。半導体チップ１４ａと半導体チップ１４ｂを接続する複数の配線層２２のうちの配線層２２ａと配線層２２ｂは抵抗値が異なっている。この点の詳細については後述する。なお、図２（ｂ）では、配線層２２が接続する電極を点線で示している。
【００１５】
図３（ａ）から図４（ｃ）は、実施例１に係る半導体装置１００の製造方法を示す断面図である。図３（ａ）のように、上面に金属膜２４、下面に金属膜２６、内部に内部配線層２８が形成された基板２０を準備する。金属膜２４、金属膜２６、及び内部配線層２８は、例えば銅（Ｃｕ）で形成されている。上面の金属膜２４は、後述する電解メッキにおいてシード層となる。
【００１６】
図３（ｂ）のように、基板２０の上面にレジスト膜５２を塗布した後、フォトリソグラフィ法を用いてレジスト膜５２をパターニングする。レジスト膜５２は、パターニングによって、配線層２２が形成される領域及び半導体チップ１４の電極が接続される領域が除去される。
【００１７】
図３（ｃ）のように、金属膜２４をシード層とした電解メッキ法によって、基板２０の上面にニッケル（Ｎｉ）層３０と錫−ビスマス（ＳｎＢｉ）半田層３２を順に形成する。ＳｎＢｉ半田層３２の組成は共晶組成又は共晶組成近傍となるようにする。例えばＳｎ−５７ｗｔ％Ｂｉの組成のＳｎＢｉ半田層３２を形成する。Ｎｉ層３０はＳｎの拡散を抑制するバリア層としての機能を有する。その後、図３（ｄ）のように、レジスト膜５２を剥離する。
【００１８】
図４（ａ）のように、ＳｎＢｉ半田層３２を融点（１３９℃）以上の温度に加熱して溶融させ、ＳｎＢｉ半田層３２を共晶組織からなる半田とする。その後、ＳｎＢｉ半田層３２をマスクとしたエッチング法によって金属膜２４を除去する。これにより、図４（ｂ）のように、ＳｎＢｉ半田層３２とＮｉ層３０と金属膜２４とをそれぞれ含む配線層２２及び半田含有層３４が形成される。すなわち、配線層２２及び半田含有層３４は、ＳｎＢｉ半田を主成分とする層である。なお、配線層２２は、半導体装置１００の動作において配線層２２を流れる電流によってＳｎＢｉ半田がエレクトロマイグレーションを起こす電流密度（１０４Ａ／ｃｍ２）以上となるように断面積が設定される。
【００１９】
図４（ｃ）のように、半導体チップ１４の電極１６を半田含有層３４に接合することで、半導体チップ１４を基板２０の上面に搭載する。これにより、半導体チップ１４に含まれるニューロン素子１０は配線層２２に接続される。
【００２０】
ここで、発明者が行った実験について説明する。図５（ａ）は、実験に用いたサンプル６００の断面図、図５（ｂ）は、ＳｎＢｉ半田層６１６に電流を流した後のサンプル６００の断面図である。図５（ａ）のように、サンプル６００は、絶縁基板６１０上にＣｕ層６１２、Ｎｉ層６１４、及びＳｎＢｉ半田層６１６を順に形成した後、Ｓｉ基板６３０上のＣｕ層６３２をＳｎＢｉ半田層６１６に１８０℃の温度で接合することで形成した。Ｃｕ層６３２とＳｎＢｉ半田層６１６の境界部分にはＣｕＳｎ金属間化合物層６３４が形成された。なお、ＳｎＢｉ半田層６１６は共晶組織からなる半田とし、Ｃｕ層６３２の直径は１００μｍ、高さは５０μｍとした。
【００２１】
サンプル６００を１２５℃又は１５０℃に加熱した状態で、Ｓｉ基板６３０上のＣｕ層６３２から絶縁基板６１０上のＣｕ層６１２に向かって、電流密度が４×１０４Ａ／ｃｍ２となる電流を流した。このような電流を流すことで、図５（ｂ）のように、ＳｎＢｉ半田層６１６にエレクトロマイグレーションが発生して共晶組織が消滅し、ＳｎとＢｉに分離した。すなわち、Ｂｉは電子が流れる方向に移動してＢｉ層６４０を形成し、Ｂｉが抜けた領域にはＳｎが補填されてＮｉＳｎ金属間化合物層６４２が形成された。このように、エレクトロマイグレーションによってＳｎＢｉ半田層６１６がＳｎとＢｉに相分離したのは、ＳｎとＢｉはエレクトロマイグレーション耐性が異なるためである。
【００２２】
図６は、サンプル６００における電流を流した時間と抵抗増加率との関係を示す図である。図６の横軸は、Ｃｕ層６３２とＣｕ層６１２の間に電流を流した時間（ｈ）である。縦軸は、Ｃｕ層６３２とＣｕ層６１２の間の抵抗増加率（％）であり、初期状態での抵抗値（初期抵抗値）から増加した分を初期抵抗値で割った値を示している。図６のように、サンプル６００を１２５℃に加熱した場合では、電流を流し始めてから３０００ｈが経過するまで抵抗増加率は徐々に大きくなり、３０００ｈ経過後の抵抗増加率は８０％程度となった。サンプル６００を１５０℃に加熱した場合では、電流を流し始めてから１００ｈ程度経過すると抵抗増加率が８０％程度となり、その後は８０％程度の抵抗増加率を保持した。このように、Ｃｕ層６３２とＣｕ層６１２の間に電流を流すことで抵抗値が高くなったのは、ＳｎＢｉ半田層６１６にエレクトロマイグレーションが発生して電気抵抗の高いＢｉ層６４０が形成されたためと考えられる。なお、ＳｎＢｉ共晶半田の電気抵抗率は０．３５μΩ・ｍであるのに対し、Ｂｉの電気抵抗率は１．２９μΩ・ｍである。
【００２３】
また、図６の結果から、ＳｎＢｉ半田層６１６はエレクトロマイグレーションが発生しても破断は生じずに８０％程度の抵抗増加率に留まることが分かる。また、電流を流した時間（すなわち電流量）に応じて抵抗値が徐々に増加することが分かる。これは、ＳｎＢｉ半田層６１６がエレクトロマイグレーションの進行に伴ってＳｎとＢｉに徐々に分離していき、その結果、抵抗値が徐々に増加したものと考えられる。また、サンプル６００の温度が異なると、電流を流した時間に対する抵抗増加率の増え方が異なることが分かる。サンプル６００の温度が高いほど抵抗値が速やかに増加することが分かる。これは、サンプル６００の温度を高くすることでエレクトロマイグレーションの進行が早められるためと考えられる。
【００２４】
実施例１の半導体装置１００は、上述したように、配線層２２はＳｎＢｉ半田層を含んでいる。ここで、ニューラルネットワークを構成する半導体装置１００の配線層２２にＳｎＢｉ半田層を用いることの効果を説明する。図７（ａ）から図７（ｃ）は、配線層２２にＳｎＢｉ半田層を用いることの効果を説明する図である。図７（ａ）は、製造直後における半導体装置１００の平面図、図７（ｂ）及び図７（ｃ）は、半導体チップ１４に含まれるニューロン素子１０の学習後における半導体装置１００の平面図及び断面図である。
【００２５】
図７（ａ）のように、半導体装置１００の製造直後では、複数の配線層２２の全てにおいてＳｎＢｉ半田層は共晶組織からなる半田であり、抵抗値は全てほぼ同じ大きさになっている。すなわち、配線層２２ａと配線層２２ｂの抵抗値はほぼ同じ大きさになっている。
【００２６】
図７（ｂ）のように、ニューロン素子１０の学習が進んでいくと、ニューロン素子１０間の結合度が高い部分と低い部分とが発生する。ニューロン素子１０間の結合度が高い部分は配線層２２を流れる電流量（積算電流値）が大きく、結合度が低い部分は配線層２２を流れる電流量（積算電流値）が小さい。なお、図７（ｂ）においては、電流量の大きさを矢印の大きさで表していて、配線層２２ａを流れる電流量は配線層２２ｂを流れる電流量よりも大きくなっている。
【００２７】
図５（ａ）から図６で説明したように、ＳｎＢｉ半田層を含む配線層２２において、電流量の大きい配線層２２ａは、エレクトロマイグレーションが進行し易いため、ＳｎとＢｉに分離し易い。すなわち、図７（ｃ）のように、配線層２２ａはＢｉ含有層３６とＳｎ含有層３８に分離し易い。よって、配線層２２ａの抵抗値は高くなる。一方、電流量の小さい配線層２２ｂは、エレクトロマイグレーションが進行し難いため、ＳｎとＢｉに分離し難い。よって、配線層２２ｂの抵抗値は高くなり難い。
【００２８】
このように、ニューロン素子１０間の結合度の大きさに応じて配線層２２の抵抗値が変化することから、配線層２２の抵抗値によってニューロン素子１０間の重みを表現することができる。
【００２９】
図８は、比較例に係る半導体装置１０００の平面図である。図８のように、比較例の半導体装置１０００では、基板２０上に搭載された複数の半導体チップ１４は、基板２０上に設けられたＣｕ配線層５４で接続されている。複数の半導体チップ１４それぞれに対応して、複数のニューロン素子１０の結合の重みに関する情報を記憶するメモリデバイス５６が設けられている。その他の構成は、実施例１と同じであるため説明を省略する。
【００３０】
比較例の半導体装置１０００では、隣接する半導体チップ１４はＣｕ配線層５４で接続されているため、図５（ａ）から図６で説明したような抵抗値の変化は生じ難い。このため、ニューロン素子１０間の結合の重みを記憶するためのメモリデバイス５６が設けられている。ニューラルネットワークが大規模になるに連れてニューロン素子１０の数が増大し、ニューロン素子１０間の結合数が増大することから、大容量のメモリデバイス５６が用いられるようになる。大容量のメモリデバイス５６が用いられることで消費電力の増大が生じてしまう。
【００３１】
一方、実施例１によれば、図２（ｂ）のように、半導体チップ１４ａと半導体チップ１４ｂに含まれる複数のニューロン素子１０を接続する複数の配線層２２のうちの配線層２２ａと配線層２２ｂの抵抗値が異なっている。これにより、配線層２２の抵抗値でニューロン素子１０間の重みを表現することができる。よって、メモリデバイス５６を削減することができ、消費電力の増大を抑制することができる。また、比較例でメモリデバイス５６が搭載されていた領域に、実施例１では半導体チップ１４を配置することが可能となるため高集積化が可能となる。
【００３２】
図７（ｂ）及び図７（ｃ）で説明したように、配線層２２ａと配線層２２ｂは、エレクトロマイグレーションによって抵抗値が異なっている。これにより、配線層２２ａと配線層２２ｂを流れる電流量によって配線層２２ａと配線層２２ｂの抵抗値が異なることになるため、ニューロン素子１０間の結合度の大きさに応じて抵抗値を容易に異ならせることができる。
【００３３】
配線層２２は錫−ビスマス（Ｓｎ−Ｂｉ）系の半田で形成されている。図５（ａ）から図６で説明したように、ＳｎＢｉ半田は、電流が流れるとエレクトロマイグレーションによってＳｎとＢｉに分離して電気抵抗の大きいＢｉ層が形成されるが、エレクトロマイグレーションによる切断は生じない。したがって、ニューロン素子１０間の結合度の大きさに応じて抵抗値を容易に異ならせることができる。
【００３４】
実施例１の製造方法によれば、図４（ｂ）のように、基板２０上にＳｎ−Ｂｉ系の半田を含む複数の配線層２２を形成する。図４（ｃ）のように、基板２０上に複数の半導体チップ１４を搭載して、複数の半導体チップ１４に含まれる複数のニューロン素子１０を配線層２２で接続する。これにより、配線層２２は電流量によって抵抗値が異なるようになるため、ニューロン素子１０間の結合度に応じて抵抗値が異なる。よって、ニューロン素子１０間の重みを配線層２２の抵抗値で表すことができる。したがって、ニューロン素子１０間の重みを記憶するメモリデバイス５６を削減することができ、消費電力の増大を抑制することができる。
【００３５】
また、実施例１によれば、配線層２２は、半導体チップ１４の動作に伴って流れる電流量に応じて抵抗値が変化することから、ニューロン素子１０間の重みの変化を配線層２２の抵抗値の変化で実現することができる。
【００３６】
また、実施例１によれば、１つの配線層２２でニューロン素子１０間の重みを複数表現することができる。図９（ａ）及び図９（ｂ）は、１つの配線層２２で複数の重みを表現できることを説明する図である。図９（ａ）のように、配線層２２は、抵抗Ｒと容量ＣのＲＣ回路で表すことができる。ＲＣ回路における時定数τは、τ＝ＲＣ（抵抗Ｒ×容量Ｃ）で表される。図６で説明したように配線層２２の抵抗値は電流が流れる時間が長くなるほど高くなることから、出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｄｄ（１−ｅｘｐ（−ｔ／τ））で表される。なお、Ｖｄｄは電源電圧、ｔは時間である。したがって、横軸を時間、縦軸を電圧で表したグラフでは、出力電圧Ｖｏｕｔは図９（ｂ）のように表される。なお、図９（ｂ）では、入力電圧Ｖｉｎを太実線で示している。
【００３７】
図９（ｂ）のように、時間ｔが時定数τの２．３倍（ｔ＝２．３ＲＣ）を経過すると、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄ（すなわち、入力電圧Ｖｉｎ）の約０．９倍（０．９Ｖｄｄ）となる。つまり、時定数τの２．３倍（２．３ＲＣ）は、外部出力ＶｏｕｔがＶｄｄの９０％になるまでに経過する時間である。時定数τは抵抗Ｒの大きさによって変化することから、外部出力Ｖｏｕｔが０．９Ｖｄｄになるまでに経過する時間ｔは抵抗Ｒの大きさによって変化する。したがって、時間ｔによって複数の重み（例えば重み１〜重み４）を表現することができる。つまり、１つの配線層２２で複数の重みを表現することができる。
【００３８】
このように、１つの配線層２２で複数の重みが表現できることで、配線層２２の密度を緩和させることができ、配線層２２の製造性を容易にできる。なお、ここでは、１つの配線層２２で複数の重みを表現する方法として、配線層２２の抵抗Ｒの変化に伴う時定数τの変化を利用する場合を例に示したが、配線層２２の抵抗Ｒの変化に伴う他のパラメータの変化を利用する場合でもよい。
【００３９】
なお、実施例１では、配線層２２はＳｎ−Ｂｉ系の半田で形成されている場合を例に示したが、錫−インジウム（Ｓｎ−Ｉｎ）系の半田で形成されている場合など、その他の場合でもよい。配線層２２がＳｎ−Ｉｎ系の半田で形成されている場合でも、エレクトロマイグレーションによってＳｎとＩｎに分離するとともに破断が生じないため、ニューロン素子１０間の結合度の大きさに応じて抵抗値を容易に異ならせることができる。なお、ＳｎＩｎ共晶半田の電気抵抗率は０．１５μΩ・ｍであり、Ｉｎの電気抵抗率は０．０８μΩ・ｍである。
【００４０】
ここで、ニューロン素子１０間の重みをリセットするために、複数の配線層２２の抵抗値を略同じに戻す方法について説明する。図１０（ａ）及び図１０（ｂ）は、複数の配線層２２の抵抗値を略同じに戻す方法を説明する図である。なお、略同じとは、完全に同じである場合に限られず、ニューロン素子１０間の重みが同じであると見なせる程度に同じ場合を含むものである。
【００４１】
図１０（ａ）のように、半導体装置１００をオーブンなどの加熱容器６０内に投入し、配線層２２をＳｎＢｉ半田の融点以上の温度に加熱することで、配線層２２をＳｎＢｉ共晶半田の状態に戻してもよい。図１０（ｂ）のように、ハロゲンや赤外ランプなどの光源６２から配線層２２に向かって光線６４を照射し、配線層２２をＳｎＢｉ半田の融点以上の温度に加熱することで、配線層２２をＳｎＢｉ共晶半田の状態に戻してもよい。配線層２２をＳｎＢｉ共晶半田の初期状態に戻すことで、複数の配線層２２の抵抗値を略同じにすることができる。
【００４２】
このように、半導体チップ１４を動作させた後に複数の配線層２２を融点以上の温度に加熱する工程を実施することで、複数の配線層２２の抵抗値が略同じとなる初期状態に戻すことができる。よって、半導体装置１００に対して別の学習を実行させることができるようになる。
【００４３】
図１０（ａ）のように、半導体装置１００を加熱容器６０内に投入して配線層２２を加熱する場合、簡便な装置によって配線層２２を加熱させることができる。なお、この場合、基板２０には耐熱性の高い材料（例えば、ガラス、又はセラミックス、あるいは無機フィラーを７０％以上含有する樹脂基板）を用いることが好ましい。また、加熱容器６０はオーブン以外の場合であってもよい。
【００４４】
図１０（ｂ）のように、光源６２からの光線６４を配線層２２に照射することで配線層２２を加熱する場合、配線層２２を局所的に加熱させることができる。なお、光源６２はハロゲンランプの場合に限られず、レーザ光源などの他の光源の場合であってもよい。
【実施例２】
【００４５】
図１１は、実施例２に係る半導体装置２００を示す図である。図１１のように、実施例２の半導体装置２００では、基板２０がホットプレートやヒータなどの加熱体７０上に配置されている。加熱体７０は、基板７２上に設けられ、ケーブル７４を介して制御部７６に接続されている。制御部７６は、例えばＣＰＵ（Central Processing Unit）などのプロセッサである。制御部７６は、制御用サーバなどの通信部（不図示）に入力された情報に基づき加熱体７０を制御して基板２０を加熱する。例えば、制御部７６は、半導体チップ１４の動作に伴って配線層２２を電流が流れるときに加熱体７０を制御して基板２０を加熱する。その他の構成は、実施例１と同じであるため説明を省略する。
【００４６】
実施例２によれば、加熱体７０と、加熱体７０を制御する制御部７６と、を備える。制御部７６は、半導体チップ１４が動作する際に加熱体７０を制御して基板２０を加熱する。実施例１の図６で説明したように、基板２０の温度が異なると、配線層２２に電流が流れた時間に対する抵抗増加率が異なるようになる。したがって、制御部７６によって加熱体７０を制御して基板２０を加熱させることで、配線層２２の抵抗上昇量を制御し易くなり、その結果、配線層２２の抵抗値を所望の値に制御し易くなる。なお、図６の実験結果から、基板２０の温度が１２５℃の場合では配線層２２の抵抗は略リニアに上昇する。したがって、配線層２２の抵抗が略リニアに上昇する範囲である１２５℃程度の温度に基板２０を加熱することが好ましい。
【００４７】
また、実施例２によれば、制御部７６が加熱体７０を制御して配線層２２を加熱することで、複数の配線層２２の抵抗値が略同じとなる初期状態に戻してニューロン素子１０間の重みをリセットすることもできる。すなわち、制御部７６は、半導体チップ１４の動作中に基板２０を加熱する温度（第１温度）よりも高い温度（第２温度）で基板２０を加熱して複数の配線層２２の抵抗値を略同じに戻してもよい。
【００４８】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４９】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）ニューラルネットワークを構成する半導体装置であって、基板と、前記基板上に搭載され、複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップと、前記基板上に設けられ、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を接続する複数の配線層と、を備え、前記複数の配線層のうちの第１配線層と第２配線層は抵抗値が異なっている、半導体装置。
（付記２）前記第１配線層と前記第２配線層は、エレクトロマイグレーションによって抵抗値が異なっている、付記１記載の半導体装置。
（付記３）前記複数の配線層は、錫−ビスマス系の半田又は錫−インジウム系の半田で形成されている、付記１または２記載の半導体装置。
（付記４）前記錫−ビスマス系の半田及び前記錫−インジウム系の半田は共晶組成を有する、付記３記載の半導体装置。
（付記５）前記複数の配線層は、前記第１半導体チップ及び前記第２半導体チップの動作に伴って流れる電流量に応じて抵抗値が変化する、付記１から４のいずれか一項記載の半導体装置。
（付記６）前記基板を加熱する加熱体と、前記加熱体を制御する制御部と、を備え、前記制御部は、前記第１半導体チップ及び前記第２半導体チップが動作する際に前記加熱体を制御して前記基板を第１温度に加熱する、付記１から５のいずれか一項記載の半導体装置。
（付記７）前記制御部は、前記加熱体を制御して前記基板を前記第１温度よりも高い第２温度に加熱して前記第１配線層と前記第２配線層の抵抗値を略同じにする、付記６記載の半導体装置。
（付記８）ニューラルネットワークを構成する半導体装置の製造方法であって、基板上に錫−ビスマス系の半田又は錫−インジウム系の半田を含む複数の配線層を形成する工程と、前記基板上に複数のニューロン素子をそれぞれ含む第１半導体チップ及び第２半導体チップを搭載して、前記第１半導体チップに含まれる前記複数のニューロン素子と前記第２半導体チップに含まれる前記複数のニューロン素子を前記複数の配線層で接続する工程と、を備える半導体装置の製造方法。
（付記９）前記第１半導体チップ及び前記第２半導体チップを動作させた後に、前記複数の配線層を融点以上の温度に加熱する工程を備える、付記８記載の半導体装置の製造方法。
【符号の説明】
【００５０】
１０  ニューロン素子
１２  論理セル
１４〜１４ｂ  半導体チップ
１６  電極
２０  基板
２２〜２２ｂ  配線層
２４、２６  金属膜
２８  内部配線層
３０  Ｎｉ層
３２  ＳｎＢｉ半田層
３４  半田含有層
３６  Ｂｉ含有層
３８  Ｓｎ含有層
５２  レジスト膜
５４  Ｃｕ配線層
５６  メモリデバイス
６０  加熱容器
６２  光源
６４  光線
７０  加熱体
７２  基板
７４  ケーブル
７６  制御部
１００、２００  半導体装置
５００  ニューラルネットワーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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