(57)【要約】【課題】マルチフィンガー構造のトランジスタにおける効率及び耐圧の低下を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００には、チャネル層１０２と、チャネル層１０２上のキャリア供給層１０３と、キャリア供給層１０３上の複数のゲート電極１１１、複数のソース電極及び複数のドレイン電極１１３と、複数のドレイン電極１１３が共通に接続されたドレイン配線と、が含まれる。ドレイン配線には、平面視で、複数のドレイン電極１１３から離間した基部と、基部から延在し、ドレイン電極１１３と重なる櫛歯部１２３ｙと、が含まれる。櫛歯部１２３ｙには、平面視で、基部と繋がる第１の領域１２３ａと、櫛歯部１２３ｙの基部とは反対側の隅１２３ｃに設けられた第２の領域１２３ｂと、が含まれる。第２の領域１２３ｂの材料の電気抵抗率は第１の領域１２３ａの材料の電気抵抗率より高い。【選択図】図３
2018206915.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、
前記チャネル層上のキャリア供給層と、
前記キャリア供給層上の複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記複数のドレイン電極が共通に接続されたドレイン配線と、
を有し、
前記ドレイン配線は、平面視で、
前記複数のドレイン電極から離間した基部と、
前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、
を有し、
前記櫛歯部は、平面視で、
前記基部と繋がる第１の領域と、
前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、
を有し、
前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高いことを特徴とする半導体装置。
【請求項２】
前記第２の領域は、前記隅を含む前記櫛歯部の縁に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のゲート電極、前記複数のソース電極及び前記複数のドレイン電極は、第１の方向を長手方向とし、前記第１の方向に直交する第２の方向に配列していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のソース電極が共通に接続されたソース配線を有し、
前記ソース配線は、平面視で、前記櫛歯部から離間しており、前記ドレイン電極と重なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
チャネル層上にキャリア供給層を形成する工程と、
前記キャリア供給層上に複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成する工程と、
前記複数のドレイン電極が共通に接続されるドレイン配線を形成する工程と、
を有し、
前記ドレイン配線は、平面視で、
前記複数のドレイン電極から離間した基部と、
前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、
を有し、
前記櫛歯部は、平面視で、
前記基部と繋がる第１の領域と、
前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、
を有し、
前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの構造の一つにマルチフィンガー構造がある。マルチフィンガー構造は高出力のトランジスタに好適であり、例えばモノリシックマイクロ波集積回路（monolithic microwave integrated circuit：ＭＭＩＣ）中の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）に採用される。
【０００３】
しかしながら、マルチフィンガー構造のトランジスタでは、効率が低下しやすかったり、耐圧が低下しやすかったりする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１５７４０７号公報
【特許文献２】特開２０１６−２１５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、マルチフィンガー構造のトランジスタにおける効率及び耐圧の低下を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の一態様には、チャネル層と、前記チャネル層上のキャリア供給層と、前記キャリア供給層上の複数のゲート電極、複数のソース電極及び複数のドレイン電極と、前記複数のドレイン電極が共通に接続されたドレイン配線と、が含まれる。前記ドレイン配線には、平面視で、前記複数のドレイン電極から離間した基部と、前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、が含まれる。前記櫛歯部には、平面視で、前記基部と繋がる第１の領域と、前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、が含まれる。前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高い。
【０００７】
半導体装置の製造方法の一態様では、チャネル層上にキャリア供給層を形成し、前記キャリア供給層上に複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成し、前記複数のドレイン電極が共通に接続されるドレイン配線を形成する。前記ドレイン配線には、平面視で、前記複数のドレイン電極から離間した基部と、前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、が含まれる。前記櫛歯部には、平面視で、前記基部と繋がる第１の領域と、前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、が含まれる。前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高い。
【発明の効果】
【０００８】
上記の半導体装置等によれば、ドレイン配線の櫛歯部に適切な第１の領域及び第２の領域が含まれるため、マルチフィンガー構造のトランジスタにおける効率及び耐圧の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置における電極及び配線のレイアウトを示す図である。
【図２】図１中のＩ−Ｉ線に沿った断面図である。
【図３】図１中の二点鎖線で囲まれた領域を拡大して示す図である。
【図４Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図５】第２の実施形態に係る半導体装置における櫛歯部の構成を示す図である。
【図６Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図７】第３の実施形態に係る半導体装置における櫛歯部の構成を示す図である。
【図８】第４の実施形態に係るディスクリートパッケージを示す図である。
【図９】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１０】第６の実施形態に係る電源装置を示す結線図である。
【図１１】第７の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
本願発明者は、従来のマルチフィンガー構造の半導体装置における効率の低下及び耐圧の低下の原因を究明すべく鋭意検討を行った。この結果、ドレイン電極に数十Ｖという高電圧が印加された時に、ドレイン電極上に形成されたドレイン配線のソース配線側の角部近傍に電界が集中し、この影響がゲート電極にも及び、ゲート電極に発熱や劣化が生じて、効率が低下したり、耐圧が低下したりすることが明らかになった。更に、この問題点は、ゲート配線に特定の構成を採用することで解消できることも判明した。
【００１１】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＨＥＭＴを備えた半導体装置の一例に関する。図１は、第１の実施形態に係る半導体装置における電極及び配線のレイアウトを示す図であり、図２は、図１中のＩ−Ｉ線に沿った断面図である。
【００１３】
第１の実施形態に係る半導体装置１００には、図２に示すように、基板１０１上のチャネル層１０２及びキャリア供給層１０３が含まれる。図１及び図２に示すように、キャリア供給層１０３上に、第１の方向を長手方向とするゲート電極１１１、ソース電極１１２及びドレイン電極１１３が形成されている。ソース電極１１２及びドレイン電極１１３は、第１の方向に直交する第２の方向に交互に配置されており、ゲート電極１１１はソース電極１１２とドレイン電極１１３との間に配置されている。キャリア供給層１０３はパッシベーション膜１１０により覆われている。
【００１４】
半導体装置１００には、ゲート電極１１１が共通に接続されたゲート配線１２１、ソース電極１１２が共通に接続されたソース配線１２２、及びドレイン電極１１３が共通に接続されたドレイン配線１２３が含まれる。ゲート配線１２１は、第２の方向を長手方向としており、平面視で、ゲート電極１１１を横切り、ゲート電極１１１の上面と接触している。ソース配線１２２は、第２の方向を長手方向としており、平面視で、ゲート電極１１１、ソース電極１１２及びドレイン電極１１３を横切り、ソース電極１１２の上面と接触している。ソース配線１２２は、平面視で、櫛歯部１２３ｙから離間しており、ドレイン電極１１３と重なる。ドレイン配線１２３には、平面視で、ドレイン電極１１３から離間した基部１２３ｘと、基部１２３ｘから延在し、ドレイン電極１１３と重なる櫛歯部１２３ｙと、が含まれる。例えば、基部１２３ｘは第２の方向を長手方向とし、櫛歯部１２３ｙは第１の方向を長手方向とする。櫛歯部１２３ｙはドレイン電極１１３上まで延在し、ドレイン電極１１３の上面と接触している。
【００１５】
ここで、櫛歯部１２３ｙの詳細について説明する。図３は、図１中の二点鎖線で囲まれた領域を拡大して示す図である。図３（ａ）は電極及び配線のレイアウトを示す図であり、図３（ｂ）は図３（ａ）中のＩ−Ｉ線に沿った断面図である。
【００１６】
櫛歯部１２３ｙには、第１の領域１２３ａ及び第２の領域１２３ｂが含まれ、第２の領域１２３ｂの材料の電気抵抗率は第１の領域１２３ａの材料の電気抵抗率より高い。第２の領域１２３ｂは、平面視で櫛歯部１２３ｙのソース配線１２２側の隅１２３ｃを含む縁に設けられている。
【００１７】
半導体装置１００では、櫛歯部１２３ｙのソース配線１２２側の隅１２３ｃに、第１の領域１２３ａよりも電気抵抗率が高い第２の領域１２３ｂが設けられているため、隅１２３ｃ近傍における電界集中を緩和することができる。従って、電界集中に伴うゲート電極１１１の発熱や劣化を抑制し、効率の低下及び耐圧の低下を抑制することができる。
【００１８】
次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図４Ａ乃至図４Ｂは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１９】
先ず、図４Ａ（ａ）に示すように、基板１０１上にチャネル層１０２及びキャリア供給層１０３を形成し、キャリア供給層１０３上にゲート電極１１１、ソース電極１１２及びドレイン電極１１３を形成する。
【００２０】
次いで、図４Ａ（ｂ）に示すように、ドレイン電極１１３を覆うパッシベーション膜１１０を形成する。パッシベーション膜１１０は、ゲート電極１１１及びソース電極１１２をも覆うように形成する。
【００２１】
その後、図４Ａ（ｃ）に示すように、ドレイン電極１１３の上面を露出する開口部１１０ａをパッシベーション膜１１０に形成する。
【００２２】
続いて、図４Ｂ（ｄ）に示すように、開口部１１０ａの内側に第２の領域１２３ｂを形成し、図４Ｂ（ｅ）に示すように、開口部１１０ａの内側に第１の領域１２３ａを形成する。第１の領域１２３ａを形成する際に、基部１２３ｘも形成する。このようにしてドレイン配線１２３が形成される。
【００２３】
別途、ゲート配線１２１及びソース配線１２２も形成する。例えば、開口部１１０ａの形成の際に、ゲート電極１１１の上面を露出する開口部及びソース電極１１２の上面を露出する開口部を形成しておき、第１の領域１２３ａ及び基部１２３ｘを形成する際に、ゲート配線１２１及びソース配線１２２を形成してもよい。
【００２４】
このようにして第１の実施形態に係る半導体装置１００を製造することができる。
【００２５】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、櫛歯部の構成の点で第１の実施形態と相違している。図５は、第２の実施形態に係る半導体装置における櫛歯部の構成を示す図である。図５（ａ）はレイアウトを示す図であり、図５（ｂ）は図５（ａ）中のＩ−Ｉ線に沿った断面図である。
【００２６】
第２の実施形態に係る半導体装置２００には、第１の実施形態の櫛歯部１２３ｙに代えて櫛歯部２２３ｙが設けられている。櫛歯部２２３ｙには、Ｃｕの第１の領域２２３ａ及びＡｌの第２の領域２２３ｂが含まれる。Ｃｕの電気抵抗率は１６．７８ｎΩ・ｍであり、Ａｌの電気抵抗率は２８．２ｎΩ・ｍであり、第２の領域２２３ｂの電気抵抗率は第１の領域２２３ａの電気抵抗率より高い。櫛歯部２２３ｙのソース配線１２２側の隅２２３ｃはテーパ状の平面形状を有し、第２の領域２２３ｂはＵ字状の平面形状を有し、平面視で櫛歯部２２３ｙの隅２２３ｃを含む縁に設けられている。他の構成は第１の実施形態と同様である。
【００２７】
櫛歯部２２３ｙのドレイン電極１１３の上面と接触する面において、第２の方向における寸法をＷ、第１の方向における寸法をＬとしたとき、第２の領域２２３ｂの幅Ｗ2は０．１５Ｗ〜０．１８Ｗ、例えばＷ／６であることが好ましく、第２の領域２２３ｂが設けられている部分の第１の方向における寸法Ｌ2は０．１０Ｌ〜０．１５Ｌ、例えばＬ／８であることが好ましい。幅Ｗ2が０．１５Ｗ未満であるか、寸法Ｌ2が０．１０Ｌ未満であると、電界集中を緩和する効果を得にくいことがある。幅Ｗ2が０．１８Ｗ超であるか、寸法Ｌ2が０．１５Ｌ超であると、櫛歯部１２３ｙの電気抵抗が高く十分な電流を得にくいことがある。
【００２８】
半導体装置２００では、櫛歯部２２３ｙのソース配線１２２側の隅２２３ｃに第２の領域２２３ｂが設けられているため、隅２２３ｃ近傍における電界集中を緩和することができる。従って、電界集中に伴うゲート電極１１１の発熱や劣化を抑制し、効率の低下及び耐圧の低下を抑制することができる。
【００２９】
次に、第２の実施形態に係る半導体装置２００の製造方法について説明する。図６Ａ乃至図６Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００３０】
先ず、図６Ａ（ａ）に示すように、基板１０１上にチャネル層１０２及びキャリア供給層１０３を形成し、キャリア供給層１０３上にゲート電極１１１、ソース電極１１２及びドレイン電極１１３を形成する。
【００３１】
基板１０１は、例えば半絶縁性のＳｉＣ基板である。チャネル層１０２は、例えば厚さが２．５μｍ〜３．５μｍの不純物の意図的なドーピングが行われていないｉ型のＧａＮ層（ｉ−ＧａＮ層）である。キャリア供給層１０３は、例えば厚さが５ｎｍ〜５０ｎｍのＡｌＧａＮ層、ＩｎＡｌＧａＮ層又はＩｎＧａＮ層である。基板１０１とチャネル層１０２との間に、ＡｌＮ層、ＡｌＧａＮ層又はＧａＮ層等のバッファ層を形成してもよい。バッファ層が超格子構造を備えていてもよい。キャリア供給層１０３上に、ｎ型のＧａＮ層（ｎ−ＧａＮ層）等のキャップ層を形成してもよい。これらの窒化物半導体層等の化合物半導体層は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法等の結晶成長法により形成することができる。
【００３２】
ソース電極１１２及びドレイン電極１１３は、例えば、厚さが１０ｎｍ〜３０ｎｍのＴａ層、及びその上の厚さが１８０ｎｍ〜２２０ｎｍのＡｌ層を含む。ソース電極１１２及びドレイン電極１１３は、例えばリフトオフ法により形成することができる。ゲート電極１１１は、例えば、厚さが５ｎｍ〜１５ｎｍのＮｉ層、及びその上の厚さが２８０ｎｍ〜３２０ｎｍのＡｕ層を含む。ゲート電極１１１も、例えばリフトオフ法により形成することができる。
【００３３】
ゲート電極１１１、ソース電極１１２及びドレイン電極１１３の形成後、図６Ａ（ｂ）に示すように、ゲート電極１１１、ソース電極１１２及びドレイン電極１１３を覆うパッシベーション膜１１０を形成する。パッシベーション膜１１０は、例えば厚さが４０ｎｍ〜６０ｎｍのシリコン窒化膜である。パッシベーション膜１１０は、例えば化学気相成長（chemical vapor deposition：ＣＶＤ）法、原子層堆積（atomic layer deposition：ＡＬＤ）法、又はスパッタ法により形成することができる。次いで、ドレイン電極１１３の上面を露出する開口部１１０ａをパッシベーション膜１１０に形成する。
【００３４】
その後、図６Ａ（ｃ）に示すように、パッシベーション膜１１０及びドレイン電極１１３上に、第２の領域を形成する部分を開口したレジストパターン２５１を形成する。図６Ａ（ｃ）以降の図には、図５（ｂ）に対応する部分を示す。
【００３５】
続いて、図６Ｂ（ｄ）に示すように、レジストパターン２５１上及びレジストパターン２５１の開口部内に金属膜２６１を形成する。金属膜２６１の形成では、例えば、スパッタ法により種メタルを形成した後、めっき法により種メタル上にＡｌ膜を形成する。例えば、種メタルは、Ｔｉ膜、その上のＰｔ膜、及びその上のＡｕ膜を含む。
【００３６】
次いで、図６Ｂ（ｅ）に示すように、金属膜２６１を第２の領域の形状にパターニングする。この結果、第２の領域２２３ｂが得られる。金属膜２６１は、例えばミリング又はエッチングによりパターニングすることができる。
【００３７】
その後、図６Ｂ（ｆ）に示すように、レジストパターン２５１を除去する。
【００３８】
続いて、図６Ｃ（ｇ）に示すように、パッシベーション膜１１０及び第２の領域２２３ｂ上に、第１の領域を形成する部分を開口したレジストパターン２５２を形成する。
【００３９】
次いで、図６Ｃ（ｈ）に示すように、レジストパターン２５２の開口部内に金属膜２６２を形成する。金属膜２６２の形成では、例えば、レジストパターン２５２の形成前にスパッタ法により種メタルを形成しておき、レジストパターン２５２の形成後にめっき法により種メタル上にＣｕ膜を形成する。例えば、この種メタルも、Ｔｉ膜、その上のＰｔ膜、及びその上のＡｕ膜を含む。
【００４０】
その後、図６Ｃ（ｉ）に示すように、レジストパターン２５２を除去する。更に、レジストパターン２５２で覆っていた種メタルも除去する。この結果、第１の領域２２３ａが得られる。このようにして櫛歯部２２３ｙを形成することができる。第１の領域２２３ａを形成する際に、基部１２３ｘも形成する。このようにしてドレイン配線１２３が形成される。
【００４１】
別途、ゲート配線１２１及びソース配線１２２も形成する。例えば、開口部１１０ａの形成の際に、ゲート電極１１１の上面を露出する開口部及びソース電極１１２の上面を露出する開口部を形成しておき、第１の領域２２３ａ及び基部１２３ｘを形成する際に、ゲート配線１２１及びソース配線１２２を形成してもよい。
【００４２】
このようにして第２の実施形態に係る半導体装置２００を製造することができる。
【００４３】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、櫛歯部の構成の点で第１の実施形態と相違している。図７は、第３の実施形態に係る半導体装置における櫛歯部の構成を示す図である。図７（ａ）はレイアウトを示す図であり、図７（ｂ）は図７（ａ）中のＩ−Ｉ線に沿った断面図である。
【００４４】
第３の実施形態に係る半導体装置３００には、第１の実施形態の櫛歯部１２３ｙに代えて櫛歯部３２３ｙが設けられている。櫛歯部３２３ｙには、Ｃｕの第１の領域３２３ａ及びＡｌの第２の領域３２３ｂが含まれる。Ｃｕの電気抵抗率は１６．７８ｎΩ・ｍであり、Ａｌの電気抵抗率は２８．２ｎΩ・ｍであり、第２の領域３２３ｂの電気抵抗率は第１の領域３２３ａの電気抵抗率より高い。櫛歯部３２３ｙのソース配線１２２側の隅２２３ｃは円弧状の平面形状を有し、第２の領域３２３ｂはＵ字状の平面形状を有し、平面視で櫛歯部３２３ｙの隅３２３ｃを含む縁に設けられている。他の構成は第１の実施形態と同様である。
【００４５】
櫛歯部３２３ｙのドレイン電極１１３の上面と接触する面において、第２の方向における寸法をＷ、第１の方向における寸法をＬとしたとき、第２の領域３２３ｂの幅Ｗ2は０．１５Ｗ〜０．１８Ｗ、例えばＷ／６であることが好ましく、第２の領域３２３ｂが設けられている部分の第１の方向における寸法Ｌ2は０．１０Ｌ〜０．１５Ｌ、例えばＬ／８であることが好ましい。
【００４６】
半導体装置３００では、櫛歯部３２３ｙのソース配線１２２側の隅３２３ｃに第２の領域３２３ｂが設けられているため、隅３２３ｃ近傍における電界集中を緩和することができる。従って、電界集中に伴うゲート電極１１１の発熱や劣化を抑制し、効率の低下及び耐圧の低下を抑制することができる。
【００４７】
第３の実施形態に係る半導体装置３００の製造方法では、例えば、レジストパターン２５１及び２５２の平面形状を、半導体装置２００の製造方法から変更する。他の処理は第２の実施形態に係る半導体装置２００の製造方法と同様である。
【００４８】
これらの実施形態に係る半導体装置は、例えばモノリシックマイクロ波集積回路（ＭＭＩＣ）に好適である。
【００４９】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図８は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００５０】
第４の実施形態では、図８に示すように、第１〜第３の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン配線１２３に接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース配線１２２に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート配線１２１に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００５１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５２】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図９は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００５３】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第３の実施形態のいずれかのＨＥＭＴが用いられている。
【００５４】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００５５】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１０は、第６の実施形態に係る電源装置を示す結線図である。
【００５６】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００５７】
一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００５８】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００５９】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第３の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００６０】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１１は、第７の実施形態に係る増幅器を示す結線図である。
【００６１】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００６２】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第３の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００６３】
なお、基板上の化合物半導体積層構造に含まれる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物半導体を用いることができる。また、これらの混晶を用いることもできる。
【００６４】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６５】
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。
【００６６】
第１の領域及び第２の領域の材料は、第２の領域の材料の電気抵抗率が第１の領域の材料の電気抵抗率より高ければ、限定されない。例えば、Ａｇ、Ｃｕ、Ａｕ、Ａｌ又はＴａが第１の領域及び第２の領域に用いることができる。
【００６７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６８】
（付記１）
チャネル層と、
前記チャネル層上のキャリア供給層と、
前記キャリア供給層上の複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記複数のドレイン電極が共通に接続されたドレイン配線と、
を有し、
前記ドレイン配線は、平面視で、
前記複数のドレイン電極から離間した基部と、
前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、
を有し、
前記櫛歯部は、平面視で、
前記基部と繋がる第１の領域と、
前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、
を有し、
前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高いことを特徴とする半導体装置。
【００６９】
（付記２）
前記第２の領域は、前記隅を含む前記櫛歯部の縁に設けられていることを特徴とする付記１に記載の半導体装置。
【００７０】
（付記３）
前記複数のゲート電極、前記複数のソース電極及び前記複数のドレイン電極は、第１の方向を長手方向とし、前記第１の方向に直交する第２の方向に配列していることを特徴とする付記１又は２に記載の半導体装置。
【００７１】
（付記４）
前記櫛歯部の前記ドレイン電極の上面と接触する面の、前記第２の方向における寸法をＷ、前記第１の方向における寸法をＬとしたとき、前記第２の領域の幅は０．１５Ｗ〜０．１８Ｗであり、前記第２の領域が設けられている部分の前記第１の方向における寸法は０．１０Ｌ〜０．１５Ｌであることを特徴とする付記３に記載の半導体装置。
【００７２】
（付記５）
前記複数のソース電極が共通に接続されたソース配線を有し、
前記ソース配線は、平面視で、前記櫛歯部から離間しており、前記ドレイン電極と重なることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００７３】
（付記６）
前記第１の領域及び前記第２の領域は、Ａｇ、Ｃｕ、Ａｕ、Ａｌ又はＴａを含むことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００７４】
（付記７）
前記櫛歯部は前記隅にテーパ状又は円弧状の平面形状を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００７５】
（付記８）
チャネル層上にキャリア供給層を形成する工程と、
前記キャリア供給層上に複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成する工程と、
前記複数のドレイン電極が共通に接続されるドレイン配線を形成する工程と、
を有し、
前記ドレイン配線は、平面視で、
前記複数のドレイン電極から離間した基部と、
前記基部から延在し、前記ドレイン電極と重なる櫛歯部と、
を有し、
前記櫛歯部は、平面視で、
前記基部と繋がる第１の領域と、
前記櫛歯部の前記基部とは反対側の隅に設けられた第２の領域と、
を有し、
前記第２の領域の材料の電気抵抗率は前記第１の領域の材料の電気抵抗率より高いことを特徴とする半導体装置の製造方法。
【符号の説明】
【００７６】
１００、２００、３００：半導体装置
１０２：チャネル層
１０４：キャリア供給層
１１１：ゲート電極
１１２：ソース電極
１１３：ドレイン電極
１２１：ゲート配線
１２２：ソース配線
１２３：ドレイン配線
１２３ａ、２２３ａ、３２３ａ：第１の領域
１２３ｂ、２２３ｂ、３２３ｂ：第２の領域
１２３ｘ：基部
１２３ｙ、２２３ｙ、３２３ｙ：櫛歯部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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