(57)【要約】【課題】本発明は、アレイ型積層セラミック電子部品及びその実装基板に関する。【解決手段】複数の第１誘電体層及び複数の第２誘電体層が厚さ方向に積層されて形成され厚さ方向に相対する第１及び第２主面、幅方向に相対する第１及び第２側面、及び長さ方向に相対する第１及び第２端面を有するセラミック本体と、複数の第１誘電体層上に形成され一つの第１誘電体層を介して対向するように配置される第１及び第２内部電極と、複数の第２誘電体層上に形成され一つの第２誘電体層を介して対向するように配置される第３及び第４内部電極と、セラミック本体の第１端面に形成され第１内部電極と連結される第１外部電極と、セラミック本体の第１側面に形成され第２内部電極と連結される第２外部電極と、セラミック本体の第２端面に形成され第３内部電極と連結される第３外部電極と、セラミック本体の第２側面に形成され第４内部電極と連結される第４外部電極とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の第１誘電体層及び複数の第２誘電体層が厚さ方向に積層されて形成され、厚さ方向に相対する第１及び第２主面、幅方向に相対する第１及び第２側面、及び長さ方向に相対する第１及び第２端面を有するセラミック本体と、
前記複数の第１誘電体層上に形成され、一つの第１誘電体層を介して対向するように配置される第１及び第２内部電極と、
前記複数の第２誘電体層上に形成され、一つの第２誘電体層を介して対向するように配置される第３及び第４内部電極と、
前記セラミック本体の第１端面に形成され、前記第１内部電極と連結される第１外部電極と、
前記セラミック本体の第１側面に形成され、前記第２内部電極と連結される第２外部電極と、
前記セラミック本体の第２端面に形成され、前記第３内部電極と連結される第３外部電極と、
前記セラミック本体の第２側面に形成され、前記第４内部電極と連結される第４外部電極と、を含む、アレイ型積層セラミック電子部品。
【請求項２】
第１誘電体層、第１及び第２内部電極は第１キャパシタ部を形成し、前記第２誘電体層、第３及び第４内部電極は第２キャパシタ部を形成する、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項３】
前記第２誘電体層は、前記第１誘電体層の厚さ方向の下部に配置される、請求項１または２に記載のアレイ型積層セラミック電子部品。
【請求項４】
前記第１内部電極は前記第１端面に引出される第１リード部を含み、前記第２内部電極は前記第１側面に引出される第２リード部を含み、前記第３内部電極は前記第２端面に引出される第３リード部を含み、前記第４内部電極は前記第２側面に引出される第４リード部を含む、請求項１から３のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項５】
前記第１誘電体層の積層数及び前記第２誘電体層の積層数が異なる、請求項１から４のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項６】
前記第１誘電体層及び前記第２誘電体層は異なる材料を含む、請求項１から５のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項７】
前記第１誘電体層及び前記第２誘電体層の厚さは異なる、請求項１から６のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項８】
複数の第１誘電体層、第１及び第２内部電極を含む第１キャパシタ部と前記第１キャパシタ部の厚さ方向の下部に配置され、複数の第２誘電体層、第３及び第４内部電極を含む第２キャパシタ部とが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記第１内部電極と連結される第１信号電極と、
前記複合体の第１側面に形成され、前記第２内部電極と連結される第１接地電極と、
前記複合体の第２端面に形成され、前記第３内部電極と連結される第２信号電極と、
前記複合体の第４端面に形成され、前記第４内部電極と連結される第２接地電極と、を含む、アレイ型積層セラミック電子部品。
【請求項９】
前記第１キャパシタ部の最下端の内部電極は第２内部電極であり、前記第２キャパシタ部の最上端の内部電極は第４内部電極である、請求項８に記載のアレイ型積層セラミック電子部品。
【請求項１０】
前記第１キャパシタ部の最下端の内部電極は第２内部電極、前記第２キャパシタ部の最上端の内部電極は第４内部電極であり、前記第１キャパシタ部の最下端の内部電極と前記第２キャパシタ部の最上端の内部電極は一誘電体層を介して対向する、請求項８または９に記載のアレイ型積層セラミック電子部品。
【請求項１１】
前記第１キャパシタ部及び前記第２キャパシタ部は相互独立的に動作する、請求項８から１０のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１２】
前記第１キャパシタ部及び前記第２キャパシタ部は異なる容量を有する、請求項８から１１のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１３】
前記第１キャパシタ部の電流方向及び前記第２キャパシタ部の電流方向は反対である、請求項８から１２のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１４】
前記第１及び第２内部電極は一つの第１誘電体層を介して対向するように複数の第１誘電体層上に形成され、前記第３及び第４内部電極は一つの第２誘電体層を介して対向するように複数の第２誘電体層上に形成される、請求項８から１３のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１５】
前記第１内部電極は前記第１端面に引出される第１リード部を含み、前記第２内部電極は前記第１側面に引出される第２リード部を含み、前記第３内部電極は前記第２端面に引出される第３リード部を含み、前記第４内部電極は第２側面に引出される第４リード部を含む、請求項８から１４のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１６】
バッテリーからの供給を受ける第１電源を安定化させて電力管理部に供給する第１キャパシタ部と前記第１キャパシタ部の下部に配置され、前記電力管理部で変換された第２電源の供給を受けて安定化させ、駆動電源を供給する第２キャパシタ部とが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記バッテリーと連結されて前記第１電源を前記第１キャパシタ部に伝達する第１信号電極と、
前記複合体の第２端面に形成され、前記電力管理部と連結されて前記第２電源を前記第２キャパシタ部に伝達する第２信号電極と、
前記複合体の第１側面に形成され、第１キャパシタ部を接地するための第１接地電極と、
前記複合体の第２側面に形成され、第２キャパシタ部を接地するための第２接地電極と、を含む、アレイ型積層セラミック電子部品。
【請求項１７】
前記第１キャパシタ部は複数の第１誘電体層、第１及び第２内部電極を含み、前記第２キャパシタ部は複数の第２誘電体層、第３及び第４内部電極を含む、請求項１６に記載のアレイ型積層セラミック電子部品。
【請求項１８】
前記第１内部電極は前記第１信号電極と連結され、前記第２内部電極は前記第１接地電極と連結され、前記第３内部電極は前記第２信号電極と連結され、前記第４内部電極は前記第２接地電極と連結される、請求項１７に記載のアレイ型積層セラミック電子部品。
【請求項１９】
前記第１キャパシタ部の最下端の内部電極は第２内部電極であり、前記第２キャパシタ部の最上端の内部電極は第４内部電極である、請求項１６から１８のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項２０】
バッテリーからの供給を受ける電圧を変換する電力管理部で変換された第１電源の供給を受けて安定化させ、駆動電源を供給する第１キャパシタ部と前記電力管理部で変換された第２電源の供給を受けて安定化させ、駆動電源を供給する第２キャパシタ部とが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記電力管理部と連結されて前記第１電源を前記第１キャパシタ部に伝達する第１信号電極と、
前記複合体の第２端面に形成され、前記電力管理部と連結されて前記第２電源を前記第２キャパシタ部に伝達する第２信号電極と、
前記複合体の第１側面に形成され、第１キャパシタ部を接地するための第１接地電極と、
前記複合体の第２側面に形成され、第２キャパシタ部を接地するための第２接地電極と、を含む、アレイ型積層セラミック電子部品。
【請求項２１】
上部に３つ以上の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置される請求項１から２０のいずれか一項に記載のアレイ型積層セラミック電子部品と、
前記電極パッドと前記アレイ型積層セラミック電子部品を連結するはんだと、を含む、アレイ型積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ型積層セラミック電子部品及びその実装基板に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としてキャパシタやインダクタ、圧電素子、バリスタ、サーミスタなどがある。
【０００３】
上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所を有する。
【０００４】
上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）やプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、携帯電話などの多様な電子製品の回路基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。
【０００５】
このような積層セラミックキャパシタは、複数の誘電体層と内部電極とを交互に積層して積層体を形成した後、上記積層体を焼成し、外部電極を設置して製造される。一般に、上記内部電極の積層数によって製品の容量が決定される。
【０００６】
一方、上記積層セラミックキャパシタを印刷回路基板に実装するためには、一定の面積が求められる。
【０００７】
このとき、多様な電気的特性を有する複数の積層セラミックキャパシタを一つの印刷回路基板に実装する場合、それぞれの積層セラミックキャパシタが正常的に動作するためには、一定の空間が確保されなければならない。
【０００８】
最近は、電子製品の小型化の傾向に伴い、このような電子製品に用いられる積層セラミックキャパシタにも超小型化及び超高容量化が求められている。
【０００９】
しかし、電子製品がスリム（ｓｌｉｍ）化及び小型化される場合、積層セラミックキャパシタを実装することができる空間が限定されて製品設計が困難になる。
【００１０】
つまり、多様な電気的特性を有する複数の積層セラミックキャパシタを一つの印刷回路基板にともに実装するにあたり、電子製品のサイズを小型化するのに限界があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】韓国公開特許第１０−２００５−００４４０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、アレイ型積層セラミック電子部品及びその実装基板を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施形態は、複数の第１誘電体層及び複数の第２誘電体層が厚さ方向に積層されて形成され、厚さ方向に相対する第１及び第２主面、幅方向に相対する第１及び第２側面、及び長さ方向に相対する第１及び第２端面を有するセラミック本体と、上記複数の第１誘電体層上に形成され、一つの第１誘電体層を介して対向するように配置される第１及び第２内部電極と、上記複数の第２誘電体層上に形成され、一つの第２誘電体層を介して対向するように配置される第３及び第４内部電極と、上記セラミック本体の第１端面に形成され、上記第１内部電極と連結される第１外部電極と、上記セラミック本体の第１側面に形成され、上記第２内部電極と連結される第２外部電極と、上記セラミック本体の第２端面に形成され、上記第３内部電極と連結される第３外部電極と、上記セラミック本体の第２側面に形成され、上記第４内部電極と連結される第４外部電極と、を含むアレイ型積層セラミック電子部品を提供することができる。
【００１４】
上記第１誘電体層、第１及び第２内部電極は第１キャパシタ部を形成し、上記第２誘電体層、第３及び第４内部電極は第２キャパシタ部を形成することができる。
【００１５】
上記第２誘電体層は、上記第１誘電体層の厚さ方向の下部に配置されることができる。
【００１６】
上記第１内部電極は上記第１端面に引出される第１リード部を含み、上記第２内部電極は上記第１側面に引出される第２リード部を含み、上記第３内部電極は上記第２端面に引出される第３リード部を含み、上記第４内部電極は上記第２側面に引出される第４リード部を含むことができる。
【００１７】
上記第１誘電体層の積層数及び上記第２誘電体層の積層数は異なることができる。
【００１８】
上記第１誘電体層及び上記第２誘電体層は異なる材料を含むことができる。
【００１９】
上記第１誘電体層及び上記第２誘電体層の厚さは異なることができる。
【００２０】
本発明の他の一実施形態は、複数の第１誘電体層、第１及び第２内部電極を含む第１キャパシタ部と上記第１キャパシタ部の厚さ方向の下部に配置され、複数の第２誘電体層、第３及び第４内部電極を含む第２キャパシタ部とが結合された六面体状の複合体と、上記複合体の第１端面に形成され、上記第１内部電極と連結される第１信号電極と、上記複合体の第１側面に形成され、上記第２内部電極と連結される第１接地電極と、上記複合体の第２端面に形成され、上記第３内部電極と連結される第２信号電極と、上記複合体の第２側面に形成され、上記第４内部電極と連結される第２接地電極と、を含むアレイ型積層セラミック電子部品を提供することができる。
【００２１】
上記第１キャパシタ部の最下端の内部電極は第２内部電極であり、上記第２キャパシタ部の最上端の内部電極は第４内部電極であることができる。
【００２２】
上記第１キャパシタ部の最下端の内部電極は第２内部電極、上記第２キャパシタ部の最上端の内部電極は第４内部電極であり、上記第１キャパシタ部の最下端の内部電極と上記第２キャパシタ部の最上端の内部電極は一誘電体層を介して対向することができる。
【００２３】
上記第１キャパシタ部及び上記第２キャパシタ部は相互独立的に動作することができる。
【００２４】
上記第１キャパシタ部及び上記第２キャパシタ部は異なる容量を有することができる。
【００２５】
上記第１キャパシタ部の電流方向及び上記第２キャパシタ部の電流方向は反対であることができる。
【００２６】
上記第１及び第２内部電極は一つの第１誘電体層を介して対向するように複数の第１誘電体層上に形成され、上記第３及び第４内部電極は一つの第２誘電体層を介して対向するように複数の第２誘電体層上に形成されることができる。
【００２７】
上記第１内部電極は上記第１端面に引出される第１リード部を含み、上記第２内部電極は上記第１側面に引出される第２リード部を含み、上記第３内部電極は上記第２端面に引出される第３リード部を含み、上記第４内部電極は上記第２側面に引出される第４リード部を含むことができる。
【００２８】
本発明の他の一実施形態は、バッテリーからの供給を受ける第１電源を安定化させて電力管理部に供給する第１キャパシタ部と上記第１キャパシタ部の下部に配置され、上記電力管理部で変換された第２電源の供給を受けて安定化させ、駆動電源を供給する第２キャパシタ部とが結合された六面体状の複合体と、上記複合体の第１端面に形成され、上記バッテリーと連結されて上記第１電源を上記第１キャパシタ部に伝達する第１信号電極と、上記複合体の第２端面に形成され、上記電力管理部と連結されて上記第２電源を上記第２キャパシタ部に伝達する第２信号電極と、上記複合体の第１側面に形成され、第１キャパシタ部を接地するための第１接地電極と、上記複合体の第２側面に形成され、第２キャパシタ部を接地するための第２接地電極と、を含むアレイ型積層セラミック電子部品を提供することができる。
【００２９】
上記第１キャパシタ部は複数の第１誘電体層、第１及び第２内部電極を含み、上記第２キャパシタ部は複数の第２誘電体層、第３及び第４内部電極を含むことができる。
【００３０】
上記第１内部電極は上記第１信号電極と連結され、上記第２内部電極は上記第１接地電極と連結され、上記第３内部電極は上記第２信号電極と連結され、上記第４内部電極は上記第２接地電極と連結されることができる。
【００３１】
上記第１キャパシタ部の最下端の内部電極は第２内部電極であり、上記第２キャパシタ部の最上端の内部電極は第４内部電極であることができる。
【００３２】
本発明の他の一実施形態は、バッテリーからの供給を受ける電圧を変換する電力管理部で変換された第１電源の供給を受けて安定化させ、駆動電源を供給する第１キャパシタ部と上記電力管理部で変換された第２電源の供給を受けて安定化させ、駆動電源を供給する第２キャパシタ部とが結合された六面体状の複合体と、上記複合体の第１端面に形成され、上記電力管理部と連結されて上記第１電源を上記第１キャパシタ部に伝達する第１信号電極と、上記複合体の第２端面に形成され、上記電力管理部と連結されて上記第２電源を上記第２キャパシタ部に伝達する第２信号電極と、上記複合体の第１側面に形成され、第１キャパシタ部を接地するための第１接地極と、上記複合体の第２側面に形成され、第２キャパシタ部を接地するための第２接地極と、を含むアレイ型積層セラミック電子部品を提供することができる。
【００３３】
本発明のさらに他の一実施形態は、上部に３つ以上の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置されたアレイ型積層セラミックキャパシタと、上記電極パッドと上記アレイ型積層セラミック電子部品を連結するはんだと、を含むアレイ型積層セラミック電子部品の実装基板を提供することができる。
【発明の効果】
【００３４】
本発明の一実施形態によると、一つのセラミック本体に異なる容量を有する複数のキャパシタ部を結合して構成することで、素子の基板実装面積を減少させることができる。
【００３５】
また、本発明の一実施形態によると、複数のキャパシタ部間のバッファ層の省略により、セラミック本体の厚さを減少させることができ、寄生キャパシタンスを容易に制御することができる。
【００３６】
本発明の一実施形態によると、第１及び第２キャパシタ部の電流方向が反対になるようにすることで、等価直列インダクタンスを低減させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態によるアレイ型積層セラミック電子部品を概略的に示した斜視図である。
【図２】図１のＡ−Ａ'線に沿った断面図である。
【図３】本発明の一実施形態によるアレイ型積層セラミック電子部品のセラミック本体を示した斜視図である。
【図４】本発明の一実施形態によるアレイ型積層セラミック電子部品のセラミック本体の分解斜視図である。
【図５ａ】図２のＢ−Ｂ'、Ｃ−Ｃ'線に沿った断面図である。
【図５ｂ】図２のＤ−Ｄ'、Ｅ−Ｅ'線に沿った断面図である。
【図６】図１のＡ−Ａ'線に沿った断面図で、第１キャパシタ部及び第２キャパシタ部を示した図面である。
【図７】本発明の一実施形態によるアレイ型積層セラミック電子部品の電流経路を示すための平面図である。
【図８】本発明の一実施形態によるアレイ型積層セラミック電子部品の回路配線との連結構造を説明するための図面である。
【図９】本発明の一実施形態によるアレイ型積層セラミック電子部品が印刷回路基板に実装された形状を概略的に示した斜視図である。
【図１０】図９の平面図である。
【図１１】本発明の他の一実施形態による駆動電源供給システムを示した回路図である。
【図１２】本発明のさらに他の一実施形態による駆動電源供給システムを示した回路図である。
【発明を実施するための形態】
【００３８】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３９】
以下では、本発明の一実施形態によるアレイ型積層セラミック電子部品、特にアレイ型積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
【００４０】
アレイ型積層セラミック電子部品１００
【００４１】
図１は本発明の一実施形態によるアレイ型積層セラミック電子部品１００を概略的に示した斜視図であり、図２は図１のＡ−Ａ'線に沿った断面図であり、図３は本発明の一実施形態によるアレイ型積層セラミック電子部品のセラミック本体を示した斜視図であり、図４は本発明の一実施形態によるアレイ型積層セラミック電子部品のセラミック本体の分解斜視図である。
【００４２】
本発明の一実施形態によるアレイ型積層セラミック電子部品において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、電子製品の誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００４３】
図１から図４を参照すると、本発明の一実施形態によるアレイ型積層セラミック電子部品１００は、複数の第１誘電体層１１１ａ及び複数の第２誘電体層１１１ｂが厚さ方向に積層されて形成され、厚さ方向に相対する第１及び第２主面１、２、幅方向に相対する第１及び第２側面３、４、長さ方向に相対する第１及び第２端面５、６を有するセラミック本体１１０と、上記複数の第１誘電体層１１１ａ上に形成され、一つの第１誘電体層を介して対向するように配置される第１及び第２内部電極１２１、１２２と、上記複数の第２誘電体層１１１ｂ上に形成され、一つの第２誘電体層を介して対向するように配置される第３及び第４内部電極１２３、１２４と、上記セラミック本体の第１端面５に形成され、上記第１内部電極１２１と連結される第１外部電極１３１と、上記セラミック本体の第１側面３に形成され、上記第２内部電極１２２と連結される第２外部電極１３２と、上記セラミック本体の第２端面６に形成され、上記第３内部電極１２３と連結される第３外部電極１３３と、上記セラミック本体の第２側面４に形成され、上記第４内部電極１２４と連結される第４外部電極１３４と、を含むことができる。
【００４４】
本発明の一実施形態において、セラミック本体１１０の形状は、特に制限されないが、図面に示されているように、例えば、六面体状を有することができる。
【００４５】
本発明の一実施形態において、セラミック本体１１０は、厚さ（Ｔ）方向に相対する第１、第２主面１、２、幅（Ｗ）方向に相対する第１、第２側面３、４及び長さ（Ｌ）方向に相対する第１、第２端面５、６を有することができ、上記第１及び第２主面は、上記セラミック本体１１０の上面及び下面に示されることもできる。
【００４６】
また、これに限定されないが、上記セラミック本体の厚さをＴｂ、上記セラミック本体の幅をＷｂとするとき、Ｔｂ＞Ｗｂであることができる。上記セラミック本体がＴｂ＞Ｗｂを満たす場合、誘電体層及び内部電極の積層数を増加させることで、高容量のアレイ型積層セラミック電子部品を提供することができる。
【００４７】
本発明の一実施形態によると、上記第１及び第２誘電体層１１１ａ、１１１ｂを形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００４８】
上記第１及び第２誘電体層１１１ａ、１１１ｂを形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などのような多様な種類の添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【００４９】
図２及び図４に示されているように、上記複数の第２誘電体層１１１ｂは、上記複数の第１誘電体層１１１ａの下部に形成されることができる。即ち、複数の第２誘電体層が厚さ方向に積層された後、積層された上記第２誘電体層の厚さ方向の上部に複数の第１誘電体層が再び厚さ方向に積層されることができる。
【００５０】
図４を参照すると、上記第１誘電体層１１１ａの厚さ方向の上部及び上記第２誘電体層１１１ｂの厚さ方向の下部には、内部電極が形成されていない誘電体層が積層されることができ、それぞれセラミック本体の上部カバー層及び下部カバー層１１２、１１３を構成することができる。
【００５１】
上記第１から第４内部電極１２１、１２２、１２３、１２４を形成する材料は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００５２】
上記第１内部電極１２１及び第２内部電極１２２は上記第１誘電体層１１１ａを介して対向するように積層されることができ、上記第３内部電極１２３及び第４内部電極１２４は上記第２誘電体層１１１ｂを介して対向するように積層されることができる。
【００５３】
上記第１外部電極１３１は、上記第１内部電極１２１と連結され、上記セラミック本体１１０の第１端面５に形成されることができ、上記第２外部電極１３２は、上記第１外部電極と異なる極性で上記第２内部電極１２２と連結され、上記セラミック本体１１０の第１側面３に形成されることができる。
【００５４】
上記第３外部電極１３３は、上記第１外部電極と同一極性を有することができ、上記第３内部電極１２３と連結され、上記セラミック本体１１０の第２端面６に形成されることができる。上記第４外部電極１３４は、上記第３外部電極と異なる極性で上記第４内部電極１２４と連結され、上記セラミック本体１１０の第２側面４に形成されることができる。
【００５５】
上記第１から第４外部電極１３１、１３２、１３３、１３４は、基板実装の容易性のために、実装面である第２主面の少なくとも一部まで延長されることができる。
【００５６】
上記第１外部電極１３１は、第１端面５から第１端面と接する角を覆いながら上記第１、第２主面１、２及び第１、第２側面３、４に延長されることができる。また、上記第３外部電極１３３は、第２端面６から第２端面と接する角を覆いながら上記第１、第２主面１、２及び第１、第２側面３、４に延長されることができる。
【００５７】
上記第２外部電極１３２及び上記第４外部電極１３４は、上記第１及び第３外部電極１３１、１３３と異なる極性を有し、上記第１外部電極及び第３外部電極１３１、１３３から所定間隔離隔されて上記第１外部電極と第３外部電極との間に配置されることができる。
【００５８】
上記第２外部電極１３２は、上記第１側面３に形成されることができ、上記第１側面３から上記第１及び第２主面１、２に延長されることができる。また、上記第４外部電極１３４は、上記第２側面４に形成されることができ、上記第２側面４から上記第１及び第２主面１、２に延長されることができる。
【００５９】
上記第１から第４外部電極１３１、１３２、１３３、１３４は、上記第１から第４内部電極１２１、１２２、１２３、１２４と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上の導電性金属で形成されることができる。
【００６０】
上記第１から第４外部電極１３１、１３２、１３３、１３４は、上記導電性金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。
【００６１】
図５ａ及び図５ｂは図２のＢ−Ｂ'、Ｃ−Ｃ'、Ｄ−Ｄ'、Ｅ−Ｅ'線に沿った断面図で、本発明の実施形態による第１から第４内部電極１２１、１２２、１２３、１２４の形状を示した平面図である。また、図６は図１のＡ−Ａ'線に沿った断面図で、第１キャパシタ部及び第２キャパシタ部を示した図面である。
【００６２】
図５ａ及び図５ｂを参照すると、セラミック本体１１０内において、上記第１及び第２内部電極１２１、１２２は上記第１誘電体層１１１ａ上に交互に形成されることができ、上記第３及び第４内部電極１２３、１２４は上記第２誘電体層１１１ｂ上に交互に形成されることができる。また、それぞれの内部電極１２１、１２２、１２３、１２４は、メイン部（ｍａｉｎ  ｐｏｒｔｉｏｎ）とリード部（ｌｅａｄ  ｐｏｒｔｉｏｎ）に分けられる（図５ａ及び図５ｂには、理解の便宜のために、メイン部とリード部との境界部分が点線で示されている）。内部電極の「メイン部」は、積層方向からみたとき、対向する第１及び第２内部電極または第３及び第４内部電極が重畳する部分で、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）に寄与する主要部分であり、内部電極の「リード部」は、メイン部から延長されて外部電極への接続を提供する部分である。
【００６３】
本発明の一実施形態によると、図５ａに示されているように、上記第１内部電極１２１は、上記セラミック本体１１０の第１端面５に引出され、第１外部電極１３１と連結される第１リード部１２１ａを含むことができる。
【００６４】
また、上記第２内部電極１２２は、上記第１側面３に引出され、第２外部電極１３２と連結される第２リード部１２２ａを含むことができる。
【００６５】
図５ｂを参照すると、上記第３内部電極１２３は、上記第２端面６に引出され、第３外部電極１３３と連結される第３リード部１２３ａを含むことができる。
【００６６】
上記第４内部電極１２４は、上記第２側面４に引出され、第４外部電極１３４と連結される第４リード部１２４ａを含むことができる。
【００６７】
図６に示されているように、第１誘電体層１１１ａ、第１及び第２内部電極１２１、１２２は第１キャパシタ部Ｃ１を形成し、上記第２誘電体層１１１ｂ、第３及び第４内部電極１２３、１２４は第２キャパシタ部Ｃ２を形成することができ、上記第２キャパシタ部Ｃ２は上記第１キャパシタ部Ｃ１の厚さ方向の下部に配置されることができる。
【００６８】
上記第１キャパシタ部の上部には上部カバー層が配置されることができ、上記第２キャパシタ部の下部には下部カバー層が配置されることができる。
【００６９】
また、上記セラミック本体１１０は、上記第１キャパシタ部Ｃ１と上記第２キャパシタ部Ｃ２とが結合された複合体とみなすことができる。
【００７０】
一方、上記第１キャパシタ部Ｃ１及び上記第２キャパシタ部Ｃ２は相互独立的に動作することができる。
【００７１】
上記第１キャパシタ部Ｃ１及び上記第２キャパシタ部Ｃ２は同一容量を有することができる。
【００７２】
本発明の一実施形態によると、上記第１キャパシタ部Ｃ１及び上記第２キャパシタ部Ｃ２は、誘電体層及び内部電極の積層数が異なるように構成されることができ、異なる容量を有することができる。換言すると、上記第１キャパシタ部に含まれた第１誘電体層１１１ａと上記第２キャパシタ部に含まれた第２誘電体層１１１ｂの積層数が異なることができる。これにより、第１及び第２内部電極１２１、１２２の積層数と第３及び第４内部電極１２３、１２４の積層数が異なるため、第１キャパシタ部Ｃ１及び第２キャパシタ部Ｃ２の容量は異なることができる。
【００７３】
また、上記第１キャパシタ部及び第２キャパシタ部は、上記第１誘電体層及び第２誘電体層の厚さを異ならせるか、または上記第１誘電体層及び上記第２誘電体層が異なる材料を含むようにすることで、異なる容量を有することができる。
【００７４】
このとき、上記それぞれの第１及び第２キャパシタ部は、必要に応じて、高誘電率のＢＴ母材を用いた誘電体層を含むことができ、これとは反対に、低誘電率のＣＴ母材を主原料とする誘電体層を含んで構成されることができる。
【００７５】
また、上記第１及び第２キャパシタ部は、全て同一材料、厚さ及び誘電率を有する誘電体層からなるか、その一部または全部を異なる材料及び誘電率を有する誘電体層を含むように構成することができる。
【００７６】
他の例として、上記それぞれのキャパシタ部は、容量を考慮して、高容量のキャパシタ部には高誘電率のＢＴ母材を用いた誘電体層が含まれるようにし、低容量のキャパシタ部には低誘電率のＣＴ母材を用いた誘電体層が含まれるように構成することができる。
【００７７】
しかし、本発明のキャパシタ部では、高容量のキャパシタ部であっても、ＥＳＲ値を高めるために、低誘電率の誘電体層を使用し、誘電体層の積層数を高めて構成するなど多様な形態及び構造によって変更されることができる。
【００７８】
したがって、本発明の一実施形態によると、それぞれのキャパシタ部別に誘電体層及び内部電極の積層数を調節することで、一つのチップに異種容量を有する複数のキャパシタ部を具現することができる。
【００７９】
図７は本発明の一実施形態によるアレイ型積層セラミック電子部品の電流経路を示すための平面図である。
【００８０】
図７に示されているように、第１キャパシタ部Ｃ１は、第１外部電極１３１と第２外部電極１３２を連結する電流経路を有することができ、第２キャパシタ部Ｃ２は、第３外部電極１３３と第４外部電極１３４を連結する電流経路を有することができる。
【００８１】
本発明の一実施形態によると、各キャパシタ部に形成された一対の外部電極が対向する面に形成されず、隣接した面に配置されることで、電流経路が短縮されて各キャパシタ部の等価直列抵抗（ＥＳＲ）値を減少させることができる。
【００８２】
本発明の一実施形態によると、上記第１及び第３外部電極１３１、１３３は、外部からの電流供給を受ける信号電極であることができ、上記第２及び第４外部電極１３２、１３４は接地のための接地電極であることができる。
【００８３】
上記第１及び第３外部電極１３１、１３３が信号電極、上記第２及び第４外部電極１３２、１３４が接地電極である場合、上記第１キャパシタ部では第１外部電極から上記第２外部電極に電流が流れてキャパシタンスが形成され、上記第２キャパシタ部では第３外部電極から上記第４外部電極に電流が流れてキャパシタンスが形成されることができる。上記の場合、図７に示されているように、第１キャパシタ部及び第２キャパシタ部の電流方向は反対であることができる。上記第１キャパシタ部及び第２キャパシタ部の電流方向を反対に形成することで、各電流による磁界が相殺されることができる。これにより、アレイ型積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）を低減させることができる。
【００８４】
一方、図６に示されているように、上記第１キャパシタ部Ｃ１に含まれた第１及び第２内部電極１２１、１２２のうち最下端に配置された内部電極は第２内部電極であり、上記第２キャパシタ部Ｃ２に含まれた第３及び第４内部電極１２３、１２４のうち最上端に配置された内部電極は第４内部電極であることができる。
【００８５】
また、本発明の一実施形態によると、上記第１キャパシタ部の最下端に配置された第２内部電極及び上記第２キャパシタ部の最上端に配置された第４内部電極は、一誘電体層を介して対向するように配置されることができる。
【００８６】
一般に、第１キャパシタ部と第２キャパシタ部を厚さ方向に積層する場合、第１キャパシタ部と第２キャパシタ部との間に寄生キャパシタンスが形成されることを防止するためには、第１キャパシタ部と第２キャパシタ部との間に内部電極が形成されていないバッファ層を配置する必要がある。
【００８７】
しかし、本発明の一実施形態によると、第１キャパシタ部と第２キャパシタ部が接する領域で接地電極１３２、１３４と連結される第２内部電極１２２と第４内部電極１２４を隣接するように配置することで、第１キャパシタ部Ｃ１と第２キャパシタ部Ｃ２との間に配置されるバッファ層を省略することができる。
【００８８】
一般に、異なる極性の内部電極が誘電体層を介して対向するように配置される場合、キャパシタンスが形成され、本発明の一実施形態と異なって、第１キャパシタ部の最下端の内部電極及び第２キャパシタ部の最上端の内部電極が異なる極性を有すると、寄生キャパシタンスが形成されるようになる。しかし、このような寄生キャパシタンスの形成を防止すべく、第１キャパシタ部と第２キャパシタ部との間に厚いバッファ層を形成すると、セラミック本体（複合体）の厚さが増加するという問題が生じる。
【００８９】
一方、本発明の一実施形態によると、第１キャパシタ部の最下端に配置された第２内部電極、第２キャパシタ部の最上端に配置された第４内部電極及びその間に存在する一誘電体層（第１または第２誘電体層と同一厚さで形成されてもよい）による寄生キャパシタンスが発生せず、これらが上記バッファ層の役割を行うことができるため、バッファ層が省略できるようになる。
【００９０】
図８は本発明の一実施形態によるアレイ型積層セラミック電子部品の回路配線との連結構造を説明するための図面である。
【００９１】
本発明の一実施形態によると、図８に示されているように、本発明のアレイ型積層セラミック電子部品が２つの平行な信号用配線と連結されても、配線パターンが曲がることなく回路との連結が可能になる。
【００９２】
以下では、本発明の一実施形態によるアレイ型積層セラミック電子部品の製造方法について説明する。
【００９３】
まず、複数の第１及び第２セラミックシートを設ける。
【００９４】
上記第１及び第２セラミックシートは、セラミック本体の第１及び第２誘電体層を形成するためのもので、セラミック粉末やバインダー、溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法によって数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【００９５】
次に、上記それぞれの第１セラミックシートの一面に所定の厚さで導電性ペーストを印刷することで第１及び第２内部電極を形成し、それぞれの第２セラミックシートの一面に所定の厚さで導電性ペーストを印刷することで第３及び第４内部電極を形成する。
【００９６】
上記導電性ペーストの印刷方法は、スクリーン印刷法やグラビア印刷法などを用いることができ、上記導電性ペーストは、金属粉末やセラミック粉末、シリカ（ＳｉＯ２）粉末などを含むことができる。
【００９７】
また、上記金属粉末は、銀（Ａｇ）、鉛（Ｐｂ）、白金などの貴金属材料及びニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）のうち少なくとも一つまたはこれらの合金を用いることができる。
【００９８】
その後、第１及び第２内部電極が形成された複数の第１セラミックシートを、上記第１セラミックシートを介して上記第１及び第２内部電極が対向配置されるように積層する。同様に、第３及び第４内部電極が形成された複数の第２セラミックシートを、上記第２セラミックシートを介して上記第３及び第４内部電極が対向配置されるように積層して第１及び第２キャパシタ部を形成する。
【００９９】
このとき、上記第１及び第２キャパシタ部は、異なる容量を有するように形成されることができる。
【０１００】
また、上記第１及び第２キャパシタ部は、誘電率が異なるセラミックシートにそれぞれ形成されることもできる。これにより、上記それぞれのキャパシタ部は、このようなセラミックシートの誘電率差により、異なる容量を具現するとき、一つのアレイ型積層セラミック電子部品においてより多様な容量の組合せが可能になる。
【０１０１】
次いで、上記第１及び第２キャパシタ部を厚さ方向に積層して加圧し、厚さ方向に沿って配置された複数のキャパシタ部を含む積層体を設ける。
【０１０２】
その後、上記積層体を一つのチップに対応する領域に切断及び焼成して、対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面を有し、上記第１から第４内部電極がそれぞれ第１端面、第１側面、第２端面、第２側面に露出するセラミック本体を設ける。
【０１０３】
次いで、上記セラミック本体の第１及び第２端面に、上記第１及び第３内部電極と連結されるように第１及び第３外部電極を形成し、上記セラミック本体の第１及び第２側面に、上記第２及び第４内部電極と連結されるように第２及び第４外部電極を形成する。
【０１０４】
このとき、上記第１から第４外部電極は、下面実装のために、上記セラミック本体の第１及び第２主面の一部に延長して形成することができる。
【０１０５】
また、上記第１から第４外部電極は、実装時に実装面の方向を考慮しなくてもよいように、電子部品の方向性を除去して上記セラミック本体の第１及び第２主面の一部まで延長して形成することができる。
【０１０６】
一方、上記第１から第４外部電極の実装面に、必要に応じて、めっき層をさらに形成することができる。上記めっき層は、完成されたアレイ型積層セラミック電子部品を印刷回路基板にはんだで実装するとき、相互間の接着強度を高めるためのものである。
【０１０７】
アレイ型積層セラミック電子部品の実装基板２００
【０１０８】
図９は本発明の一実施形態によるアレイ型積層セラミック電子部品が印刷回路基板に実装された形状を概略的に示した斜視図であり、図１０は図９の平面図である。
【０１０９】
図９及び図１０を参照すると、本実施形態によるアレイ型積層セラミック電子部品１００の実装基板２００は、アレイ型積層セラミック電子部品１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に形成された３つ以上の電極パッドと、を含む。
【０１１０】
上記電極パッドは、上記アレイ型積層セラミック電子部品の第１から第４外部電極１３１、１３２、１３３、１３４とそれぞれ連結される第１から第４電極パッド２２１、２２２、２２３、２２４からなることができる。
【０１１１】
即ち、上記第１及び第３電極パッド２２１、２２３は、それぞれ第１及び第２信号電極と連結されることができ、上記第２及び第４電極パッド２２２、２２４は、それぞれ第１及び第２接地電極と連結されることができる。
【０１１２】
このとき、アレイ型積層セラミック電子部品の第１から第４外部電極をそれぞれ第１から第４電極パッド上に接触されるように位置した状態で、はんだ付けによって印刷回路基板２１０と電気的に連結されることができる。
【０１１３】
特に、本発明の一実施形態によると、上記第１及び第２接地電極と連結される第２及び第４電極パッドは連続して一つの電極パッドとして形成されることもできる。
【０１１４】
他の実施形態（１）
【０１１５】
図１１は駆動電源が必要な所定の端子に、バッテリー及び電力管理部を通じて駆動電源を供給する駆動電源供給システムを示した回路図である。
【０１１６】
図１１を参照すると、上記駆動電源供給システムは、バッテリー３００、第１電源安定化部４００、電力管理部５００及び第２電源安定化部６００を含むことができる。
【０１１７】
バッテリー３００は、電力管理部５００に電源を供給することができる。ここで、バッテリー３００が電力管理部５００に供給する電源を第１電源と定義する。
【０１１８】
第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部５００に供給することができる。具体的には、第１電源安定化部４００は、バッテリー３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシタＣ１を含むことができる。上記キャパシタＣ１は、第１電源に含まれたノイズを減少させることができる。
【０１１９】
また、上記キャパシタＣ１は、電荷を充電することができる。また、電力管理部５００が瞬間的に大きい電流を消費する場合、上記キャパシタＣ１は、充電された電荷を放電させることで、電力管理部５００の電圧変動を抑制することができる。
【０１２０】
上記キャパシタＣ１は、高容量キャパシタであることができる。
【０１２１】
電力管理部５００は、電子機器に入力される電力をその電子機器に適するように変換させ、電力を分配、充電、制御する役割をする。したがって、電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えることができる。
【０１２２】
また、電力管理部５００は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されることができる。
【０１２３】
なお、電力管理部５００は、低電圧降下レギュレータ（Ｌｏｗ  Ｄｒｏｐｏｕｔ  Ｒｅｇｕｌａｔｏｒ、ＬＤＯ）で具現されることもできる。
【０１２４】
電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受ける所定の素子が求める電源となることができる。
【０１２５】
第２電源安定化部６００は、上記第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、電力管理部５００から駆動電源の供給を受ける所定の素子が連結されることができる。
【０１２６】
第２電源安定化部６００は、電力管理部５００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタＣ２を含むことができる。
【０１２７】
第２電源安定化部６００は、上記第２電源Ｖ２に含まれたノイズを減少させることができる。また、第２電源安定化部６００は、出力端Ｖｄｄに安定的に電源を供給することができる。なお、上記キャパシタＣ２は、高容量キャパシタであることができる。
【０１２８】
本発明の一実施形態によるアレイ型積層セラミック電子部品１００は、上記第１キャパシタ部Ｃ１と第２キャパシタ部Ｃ２を一つのチップとして構成することができる。これにより、素子の集積度を向上させ、配線を短くかつ厚く設計することができる。また、本発明のアレイ型積層セラミック電子部品を２つの平行な配線と連結する場合、配線が曲がることなく連結することができる。
【０１２９】
他の実施形態（２）
【０１３０】
図１２は本発明のさらに他の一実施形態による駆動電源供給システムを示した回路図である。
【０１３１】
図１２を参照すると、上記駆動電源供給システムは、バッテリー３００、第１電源安定化部４００、電力管理部５００、第２電源安定化部６００及び第３電源安定化部７００を含むことができる。
【０１３２】
バッテリー３００は、電力管理部５００に電源を供給することができる。
【０１３３】
第１電源安定化部４００は、バッテリーから電力管理部に供給される電源Ｖを安定化させ、安定化された電源を電力管理部５００に供給することができる。具体的には、第１電源安定化部４００は、バッテリー３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシタ部Ｃを含むことができる。上記キャパシタ部Ｃは、バッテリーから電力管理部に供給される電源Ｖに含まれたノイズを減少させることができる。
【０１３４】
また、上記キャパシタ部Ｃは、電荷を充電することができる。なお、電力管理部５００が瞬間的に大きい電流を消費する場合、上記キャパシタ部Ｃは、充電された電荷を放電させることで、電力管理部５００の電圧変動を抑制することができる。
【０１３５】
上記キャパシタＣは、高容量キャパシタであることが好ましい。
【０１３６】
電力管理部５００は、電子機器に入力される電力をその電子機器に適するように変換させ、電力を分配、充電、制御する役割をする。したがって、電力管理部５００は、一般的にＤＣ／ＤＣコンバータを備えることができる。
【０１３７】
また、電力管理部５００は、電力管理回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されることができる。
【０１３８】
なお、電力管理部５００は、低電圧降下レギュレータ（Ｌｏｗ  Ｄｒｏｐｏｕｔ  Ｒｅｇｕｌａｔｏｒ、ＬＤＯ）で具現されることもできる。
【０１３９】
電力管理部５００は、バッテリーから電力管理部に供給された電源Ｖを第１電源Ｖ3及び第２電源Ｖ4に変換することができる。上記第１電源Ｖ3及び第２電源Ｖ4は、それぞれ駆動電源の供給を受ける所定の素子が求める電源となることができる。
【０１４０】
第２電源安定化部６００は、上記第１電源Ｖ3を安定化させ、安定化された第１電源を第１集積回路８００に伝達することができる。第２電源安定化部６００は、電力管理部５００と第１集積回路８００との間に形成されたキャパシタ部Ｃ１を含むことができ、本実施形態では上記第２電源安定化部に含まれたキャパシタ部を第１キャパシタ部Ｃ１と定義することができる。
【０１４１】
第２電源安定化部６００は、上記第１電源Ｖ3に含まれたノイズを減少させることができる。また、第２電源安定化部６００は、第１集積回路８００に安定的に電源を供給することができる。
【０１４２】
第３電源安定化部７００は、上記第２電源Ｖ4を安定化させ、安定化された第２電源を第２集積回路９００に伝達することができる。第３電源安定化部７００は、電力管理部５００と第２集積回路９００との間に形成されたさらに他のキャパシタ部Ｃ２を含むことができ、本実施形態では上記第３電源安定化部に含まれたキャパシタ部を第２キャパシタ部Ｃ２と定義することができる。
【０１４３】
第３電源安定化部７００は、上記第２電源Ｖ4に含まれたノイズを減少させることができる。また、第３電源安定化部７００は、第２集積回路９００に安定的に電源を供給することができる。
【０１４４】
上記第１及び第２キャパシタ部Ｃ１、Ｃ２は、高容量キャパシタであることができる。
【０１４５】
本発明の一実施形態によるアレイ型積層セラミック電子部品１００は、上記第１キャパシタ部Ｃ１と第２キャパシタ部Ｃ２を一つのチップとして構成することができる。これにより、素子の集積度を向上させ、配線を短くかつ厚く設計することができる。また、本発明のアレイ型積層セラミック電子部品を２つの平行な配線と連結する場合、配線が曲がることなく連結することができる。
【０１４６】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【０１４７】
１００  アレイ型積層セラミック電子部品
１１０  セラミック本体
１１１ａ、１１１ｂ  第１及び第２誘電体層
１１２、１１３  カバー層
１２１、１２２、１２３、１２４  第１から第４内部電極
１３１、１３２、１３３、１３４  第１から第４外部電極
２１０  印刷回路基板
２２１、２２２、２２３、２２４  第１から第４電極パッド
【図１】
2018182334.tif 000003
【図２】
2018182334.tif 000004
【図３】
2018182334.tif 000005
【図４】
2018182334.tif 000006
【図５ａ】
2018182334.tif 000007
【図５ｂ】
2018182334.tif 000008
【図６】
2018182334.tif 000009
【図７】
2018182334.tif 000010
【図８】
2018182334.tif 000011
【図９】
2018182334.tif 000012
【図１０】
2018182334.tif 000013
【図１１】
2018182334.tif 000014
【図１２】
2018182334.tif 000015
【手続補正書】
【提出日】平成30年7月17日(2018.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第１誘電体層及び複数の第２誘電体層が厚さ方向に積層されて形成され、厚さ方向に相対する第１及び第２主面、幅方向に相対する第１及び第２側面、及び長さ方向に相対する第１及び第２端面を有するセラミック本体と、
前記複数の第１誘電体層上に形成され、一つの第１誘電体層を介して対向するように配置される第１及び第２内部電極と、
前記複数の第２誘電体層上に形成され、一つの第２誘電体層を介して対向するように配置される第３及び第４内部電極と、
前記セラミック本体の第１端面に形成され、前記第１内部電極と連結される第１外部電極と、
前記セラミック本体の第１側面に形成され、前記第２内部電極と連結される第２外部電極と、
前記セラミック本体の第２端面に形成され、前記第３内部電極と連結される第３外部電極と、
前記セラミック本体の第２側面に形成され、前記第４内部電極と連結される第４外部電極と、を含み、
前記第１誘電体層、第１及び第２内部電極は第１キャパシタ部を形成し、前記第２誘電体層、第３及び第４内部電極は第２キャパシタ部を形成し、
前記第１キャパシタ部が前記第２キャパシタ部の上部に配置されるとき、前記第１キャパシタ部の最下端には第２内部電極が配置され、前記第２キャパシタ部の最上端には前記第２内部電極と同一極性を有する第４内部電極が配置され、
前記第１キャパシタ部と前記第２キャパシタ部との間には、前記第１誘電体層の一層および前記第２誘電体層の一層より厚いバッファ層を有しない、
アレイ型積層セラミック電子部品。
【請求項２】
前記第１内部電極は前記第１端面に引出される第１リード部を含み、前記第２内部電極は前記第１側面に引出される第２リード部を含み、前記第３内部電極は前記第２端面に引出される第３リード部を含み、前記第４内部電極は前記第２側面に引出される第４リード部を含む、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項３】
前記第１誘電体層の積層数及び前記第２誘電体層の積層数が異なる、請求項１または２に記載のアレイ型積層セラミック電子部品。
【請求項４】
前記第１誘電体層及び前記第２誘電体層は異なる材料を含む、請求項１から３のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項５】
前記第１誘電体層及び前記第２誘電体層の厚さは異なる、請求項１から４のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項６】
複数の第１誘電体層、第１及び第２内部電極を含む第１キャパシタ部と前記第１キャパシタ部の厚さ方向の下部に配置され、複数の第２誘電体層、第３及び第４内部電極を含む第２キャパシタ部とが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記第１内部電極と連結される第１信号電極と、
前記複合体の第１側面に形成され、前記第２内部電極と連結される第１接地電極と、
前記複合体の第２端面に形成され、前記第３内部電極と連結される第２信号電極と、
前記複合体の第２側面に形成され、前記第４内部電極と連結される第２接地電極と、を含み、
前記第１キャパシタ部の最下端の内部電極は第２内部電極であり、前記第２キャパシタ部の最上端の内部電極は第４内部電極であり、
前記第１キャパシタ部と前記第２キャパシタ部との間には、前記第１誘電体層の一層および前記第２誘電体層の一層より厚いバッファ層を有しない、
アレイ型積層セラミック電子部品。
【請求項７】
前記第１キャパシタ部の最下端の内部電極と前記第２キャパシタ部の最上端の内部電極は一誘電体層を介して対向する、請求項６に記載のアレイ型積層セラミック電子部品。
【請求項８】
前記第１キャパシタ部及び前記第２キャパシタ部は相互独立的に動作する、請求項６または７に記載のアレイ型積層セラミック電子部品。
【請求項９】
前記第１キャパシタ部及び前記第２キャパシタ部は異なる容量を有する、請求項６から８のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１０】
前記第１キャパシタ部の電流方向及び前記第２キャパシタ部の電流方向は反対である、請求項６から９のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１１】
前記第１及び第２内部電極は一つの第１誘電体層を介して対向するように複数の第１誘電体層上に形成され、前記第３及び第４内部電極は一つの第２誘電体層を介して対向するように複数の第２誘電体層上に形成される、請求項６から１０のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１２】
前記第１内部電極は前記第１端面に引出される第１リード部を含み、前記第２内部電極は前記第１側面に引出される第２リード部を含み、前記第３内部電極は前記第２端面に引出される第３リード部を含み、前記第４内部電極は第２側面に引出される第４リード部を含む、請求項６から１１のいずれか一項に記載のアレイ型積層セラミック電子部品。
【請求項１３】
バッテリーからの供給を受ける第１電源を安定化させて電力管理部に供給する第１キャパシタ部と前記第１キャパシタ部の下部に配置され、前記電力管理部で変換された第２電源の供給を受けて安定化させ、駆動電源を供給する第２キャパシタ部とが結合された六面体状の複合体と、
前記複合体の第１端面に形成され、前記バッテリーと連結されて前記第１電源を前記第１キャパシタ部に伝達する第１信号電極と、
前記複合体の第２端面に形成され、前記電力管理部と連結されて前記第２電源を前記第２キャパシタ部に伝達する第２信号電極と、
前記複合体の第１側面に形成され、第１キャパシタ部を接地するための第１接地電極と、
前記複合体の第２側面に形成され、第２キャパシタ部を接地するための第２接地電極と、を含み、
前記第１キャパシタ部は複数の第１誘電体層、第１及び第２内部電極を含み、前記第２キャパシタ部は複数の第２誘電体層、第３及び第４内部電極を含み、
前記第１内部電極は前記第１信号電極と連結され、前記第２内部電極は前記第１接地電極と連結され、前記第３内部電極は前記第２信号電極と連結され、前記第４内部電極は前記第２接地電極と連結され、
前記第１キャパシタ部の最下端の内部電極は第２内部電極であり、前記第２キャパシタ部の最上端の内部電極は第４内部電極であり、
前記第１キャパシタ部と前記第２キャパシタ部との間には、前記第１誘電体層の一層および前記第２誘電体層の一層より厚いバッファ層を有しない、
アレイ型積層セラミック電子部品。
【請求項１４】
上部に３つ以上の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置される請求項１から１３のいずれか一項に記載のアレイ型積層セラミック電子部品と、
前記電極パッドと前記アレイ型積層セラミック電子部品を連結するはんだと、を含む、アレイ型積層セラミック電子部品の実装基板。