(57)【要約】【課題】表示品位を向上することが可能な表示装置を提供する。【解決手段】第１及び第２スイッチング素子と電気的に接続されるゲート配線と、第１スイッチング素子と電気的に接続される第１ソース配線と、第２スイッチング素子と電気的に接続される第２ソース配線と、第１スイッチング素子と電気的に接続された第１コンタクト部及び第１コンタクト部から第２方向に延出した第１長さの第１帯状電極を有する第１画素電極と、第２スイッチング素子と電気的に接続された第２コンタクト部及び第２コンタクト部から第２方向に延出し第１長さと異なる第２長さの第２帯状電極を有する第２画素電極と、を備え、ゲート配線は第２画素電極に対応する位置において第２帯状電極から離れる側に屈曲している屈曲部を有し、第２ソース配線は第１コンタクト部と第２コンタクト部との間に位置し、第１コンタクト部及び第２コンタクト部は平面視において第２方向にずれて配置されている。【選択図】  図２
2018092204.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２スイッチング素子と、第１方向に延出し前記第１及び第２スイッチング素子と電気的に接続されるゲート配線と、前記第１方向と交差する第２方向に延出し前記第１スイッチング素子と電気的に接続される第１ソース配線と、前記第２方向に延出し前記第１ソース配線と前記第１方向に間隔をあけて配置され前記第２スイッチング素子と電気的に接続される第２ソース配線と、前記第１スイッチング素子と電気的に接続された第１コンタクト部及び前記第１コンタクト部から前記第２方向に延出した第１長さの第１帯状電極を有する第１画素電極と、前記第２スイッチング素子と電気的に接続された第２コンタクト部及び前記第２コンタクト部から前記第２方向に延出し前記第１長さと異なる第２長さの第２帯状電極を有する第２画素電極と、を備えた第１基板と、
前記第１基板と対向する第２基板と、を備え、
前記ゲート配線は、前記第２画素電極に対応する位置において、前記第２帯状電極から離れる側に屈曲している屈曲部を有し、
前記第２ソース配線は、前記第１コンタクト部と前記第２コンタクト部との間に位置し、
前記第１コンタクト部及び前記第２コンタクト部は、平面視において、前記第２方向にずれて配置されている、表示装置。
【請求項２】
前記第２長さは前記第１長さよりも長い、請求項１に記載の表示装置。
【請求項３】
前記第２帯状電極の本数は前記第１帯状電極の本数よりも多い、請求項１又は２に記載の表示装置。
【請求項４】
前記第１基板は、さらに、第３スイッチング素子と、前記第３スイッチング素子と電気的に接続された第３コンタクト部及び前記第３コンタクト部から延出し前記第１及び第２長さとは異なる第３長さの第３帯状電極を有する第３画素電極と、を備えた、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記第３画素電極は、前記第２画素電極と前記第２方向に並んで配置されており、
前記ゲート配線は、前記第２画素電極と前記第３画素電極との間に位置している、請求項４に記載の表示装置。
【請求項６】
前記第３長さは、前記第１及び前記第２長さよりも短い、請求項４に記載の表示装置。
【請求項７】
前記屈曲部は、前記第２画素電極に対応する位置において、前記第３画素電極側に屈曲している、請求項４に記載の表示装置。
【請求項８】
第１方向に延出する第１ゲート配線と、前記第１方向に延出し前記第１ゲート配線と前記第１方向と交差する第２方向に間隔をあけて配置される第２ゲート配線と、前記第２方向に延出するソース配線と、前記第１ゲート配線及び前記ソース配線に電気的に接続する第１スイッチング素子と、前記第２ゲート配線及び前記ソース配線に電気的に接続する第２スイッチング素子と、前記第１スイッチング素子に電気的に接続された第１コンタクト部及び前記第１コンタクト部から前記第２方向に延出した第１長さの第１帯状電極を有する第１画素電極と、前記第２スイッチング素子と電気的に接続された第２コンタクト部及び前記第２コンタクト部から前記第２方向に延出し前記第１長さと異なる第２長さの第２帯状電極を有する第２画素電極と、を備えた第１基板と、
前記第１基板と対向する第２基板と、を備え、
前記第１ゲート配線は、前記第１画素電極と前記第２画素電極との間に配置され、前記第２画素電極に向かって屈曲している屈曲部を有し、
前記第１長さは、前記第２長さよりも長い、表示装置。
【請求項９】
前記第１基板は、さらに、前記第１ゲート配線に電気的に接続された第３スイッチング素子と、前記第３スイッチング素子と電気的に接続された第３コンタクト部及び前記第３コンタクト部から延出し前記第１及び第２長さとは異なる第３長さの第３帯状電極を有する第３画素電極と、を備えた、請求項８に記載の表示装置。
【請求項１０】
前記第３画素電極は、前記第１画素電極と前記第１方向に並んで配置され、
前記第１コンタクト部と前記第３コンタクト部は、平面視において、前記第２方向にずれて配置されている、請求項９に記載の表示装置。
【請求項１１】
前記第３長さは、前記第１長さよりも短く、前記第２長さよりも長い、請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した液晶表示装置が実用化されている。このような横電界モードの液晶表示装置は、一方の基板に形成された画素電極及び共通電極を備えている。
【０００３】
このような横電界モードの液晶表示装置において、各色の画素が色毎に異なる画素面積を有し、各画素面積に対する画素電極の面積比が異なる構成により、各色表示の画素の特性を均一化する技術が知られている。また、赤色、緑色、青色の各副画素に加えて白色副画素を追加し、赤色及び青色の各副画素の面積を緑色及び白色の各副画素の面積に略２倍とし、緑色及び白色の各副画素の数を赤色及び青色の各副画素の２倍とするレイアウトを適用することで、配線数を増やさず、解像度の低下を軽減する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０９８２０号公報
【特許文献２】特開２０１２−１１８５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位を向上することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１及び第２スイッチング素子と、第１方向に延出し前記第１及び第２スイッチング素子と電気的に接続されるゲート配線と、前記第１方向と交差する第２方向に延出し前記第１スイッチング素子と電気的に接続される第１ソース配線と、前記第２方向に延出し前記第１ソース配線と前記第１方向に間隔をあけて配置され前記第２スイッチング素子と電気的に接続される第２ソース配線と、前記第１スイッチング素子と電気的に接続された第１コンタクト部及び前記第１コンタクト部から前記第２方向に延出した第１長さの第１帯状電極を有する第１画素電極と、前記第２スイッチング素子と電気的に接続された第２コンタクト部及び前記第２コンタクト部から前記第２方向に延出し前記第１長さと異なる第２長さの第２帯状電極を有する第２画素電極と、を備えた第１基板と、前記第１基板と対向する第２基板と、を備え、前記ゲート配線は、前記第２画素電極に対応する位置において、前記第２帯状電極から離れる側に屈曲している屈曲部を有し、前記第２ソース配線は、前記第１コンタクト部と前記第２コンタクト部との間に位置し、前記第１コンタクト部及び前記第２コンタクト部は、平面視において、前記第２方向にずれて配置されている、表示装置が提供される。
本実施形態によれば、
第１方向に延出する第１ゲート配線と、前記第１方向に延出し前記第１ゲート配線と前記第１方向と交差する第２方向に間隔をあけて配置される第２ゲート配線と、前記第２方向に延出するソース配線と、前記第１ゲート配線及び前記ソース配線に電気的に接続する第１スイッチング素子と、前記第２ゲート配線及び前記ソース配線に電気的に接続する第２スイッチング素子と、前記第１スイッチング素子に電気的に接続された第１コンタクト部及び前記第１コンタクト部から前記第２方向に延出した第１長さの第１帯状電極を有する第１画素電極と、前記第２スイッチング素子と電気的に接続された第２コンタクト部及び前記第２コンタクト部から前記第２方向に延出し前記第１長さと異なる第２長さの第２帯状電極を有する第２画素電極と、を備えた第１基板と、前記第１基板と対向する第２基板と、を備え、前記第１ゲート配線は、前記第１画素電極と前記第２画素電極との間に配置され、前記第２画素電極に向かって屈曲している屈曲部を有し、前記第１長さは、前記第２長さよりも長い、表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態の表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板ＡＲにおける画素の第１構成例を対向基板の側から見た概略平面図である。
【図３】図３は、図２に示したスイッチング素子ＳＷ２及びＳＷ３の構造例を概略的に示す平面図である。
【図４】図４は、本実施形態における各画素とカラーフィルタとのレイアウトの一例を概略的に示す平面図である。
【図５】図５は、図２に示した画素ＰＸ１乃至ＰＸ６を含む液晶表示パネルＬＰＮの構成を概略的に示す断面図である。
【図６】図６は、図１に示したアレイ基板ＡＲにおける画素の第２構成例を対向基板の側から見た概略平面図である。
【図７】図７は、図１に示したアレイ基板ＡＲにおける画素の第３構成例を対向基板の側から見た概略平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【０００９】
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１０】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。
【００１１】
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。ゲート配線Ｇ（Ｇ１〜Ｇｎ）は、それぞれ概ね第１方向Ｘに沿って延出し、第１方向Ｘに交差する第２方向Ｙに並んでいる。ソース配線Ｓ（Ｓ１〜Ｓｍ）は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。なお、ゲート配線Ｇ及びソース配線Ｓは、後述するように、画素レイアウトあるいは画素形状に合わせて屈曲していてもよい。スイッチング素子ＳＷは、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極ＰＥは、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、アクティブエリアＡＣＴにおいて、複数の画素ＰＸに亘って共通に形成され、各画素電極ＰＥと向かい合っている。蓄積容量ＣＳは、例えば、共通電極ＣＥと画素電極ＰＥとの間に形成される。
【００１２】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、アクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳに接続されている。給電部ＶＳは、共通電極ＣＥに対してコモン電位を供給する。
【００１３】
図２は、図１に示したアレイ基板ＡＲにおける画素の第１構成例を対向基板の側から見た概略平面図である。なお、ここでは、横電界モードを適用した画素構造を例に説明するが、図中には説明に必要な主要部のみを図示している。
【００１４】
アレイ基板ＡＲは、ゲート配線Ｇ１乃至Ｇ２、ソース配線Ｓ１乃至Ｓ４、スイッチング素子ＳＷ１乃至ＳＷ６、共通電極ＣＥ、画素電極ＰＥ１乃至ＰＥ６、第１配向膜ＡＬ１などを備えている。
【００１５】
ゲート配線Ｇ１乃至Ｇ２は、第１方向Ｘに沿ってそれぞれ延出している。ソース配線Ｓ１乃至Ｓ４は、概ね第２方向Ｙに沿ってそれぞれ延出し、ゲート配線Ｇ１乃至Ｇ２と交差している。ソース配線Ｓ１とソース配線Ｓ２とのピッチＰＴ１、及び、ソース配線Ｓ２とソース配線Ｓ３とのピッチＰＴ２は、ほぼ同等である。ソース配線Ｓ３とソース配線Ｓ４とのピッチＰＴ３は、ピッチＰＴ１及びピッチＰＴ２よりも大きい。
【００１６】
第１方向Ｘに並んだ画素ＰＸ１乃至ＰＸ３は互いに異なる色の色画素であり、また、画素ＰＸ４乃至ＰＸ６も互いに異なる色の色画素である。第２方向Ｙに並んだ画素ＰＸ１及びＰＸ４は同一色の画素であり、例えば赤色（Ｒ）画素である。第２方向Ｙに並んだ画素ＰＸ２及びＰＸ５は同一色の画素であり、例えば緑色（Ｇ）画素である。第２方向Ｙに並んだ画素ＰＸ３及びＰＸ６は互いに異なる色の画素であり、例えば画素ＰＸ３が青色（Ｂ）画素であり、画素ＰＸ６が白色（Ｗ）画素である。画素ＰＸ１及び画素ＰＸ４は、ソース配線Ｓ１及びソース配線Ｓ２の間に位置している。画素ＰＸ２及び画素ＰＸ５は、ソース配線Ｓ２及びソース配線Ｓ３の間に位置している。画素ＰＸ３及び画素ＰＸ６は、ソース配線Ｓ３及びソース配線Ｓ４の間に位置している。
【００１７】
画素ＰＸ１乃至ＰＸ３は、第２方向Ｙに対して時計回りに鋭角に交差する第１延出方向Ｄ１に延出している。各画素ＰＸ１乃至ＰＸ３の両側に位置するソース配線Ｓ１乃至Ｓ４はいずれも第１延出方向Ｄ１に延出している。画素ＰＸ４乃至ＰＸ６は、第２方向Ｙに対して反時計回りに鋭角に交差する第２延出方向Ｄ２に延出している。各画素ＰＸ４乃至ＰＸ６の両側に位置するソース配線Ｓ１乃至Ｓ４はいずれも第２延出方向Ｄ２に延出している。なお、第２方向Ｙと第１延出方向Ｄ１とのなす角度θ１は、第２方向Ｙと第２延出方向Ｄ２とのなす角度θ２とほぼ同一である。
【００１８】
共通電極ＣＥは、アレイ基板ＡＲの略全域に亘って延在し、画素ＰＸ１乃至ＰＸ６に共通に形成されている。すなわち、共通電極ＣＥは、ゲート配線Ｇ１乃至Ｇ２の上方を跨いで第２方向Ｙに延在するとともに、ソース配線Ｓ１乃至Ｓ４の上方を跨いで第１方向Ｘに延在し、画素ＰＸ１乃至ＰＸ６のそれぞれに配置されている。なお、共通電極ＣＥには、画素ＰＸ１乃至ＰＸ６の各々において、画素電極とスイッチング素子とを電気的に接続するための開口部が形成されている。
【００１９】
画素ＰＸ１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。スイッチング素子ＳＷ１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。画素電極ＰＥ１は、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、スイッチング素子ＳＷ１と電気的に接続されている。
【００２０】
画素ＰＸ２は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。スイッチング素子ＳＷ２は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。画素電極ＰＥ２は、ソース配線Ｓ２とソース配線Ｓ３との間に位置し、画素電極ＰＥ１に隣接している。また、画素電極ＰＥ２は、スイッチング素子ＳＷ２と電気的に接続されている。
【００２１】
画素ＰＸ３は、スイッチング素子ＳＷ３及び画素電極ＰＥ３を備えている。スイッチング素子ＳＷ３は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。画素電極ＰＥ３は、ソース配線Ｓ３とソース配線Ｓ４との間に位置し、画素電極ＰＥ２に隣接している。また、画素電極ＰＥ３は、スイッチング素子ＳＷ３と電気的に接続されている。
【００２２】
同様に、画素ＰＸ４は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷ４、及び、スイッチング素子ＳＷ４と電気的に接続された画素電極ＰＥ４を備えている。画素ＰＸ５は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されたスイッチング素子ＳＷ５、及び、スイッチング素子ＳＷ５と電気的に接続された画素電極ＰＥ５を備えている。画素ＰＸ６は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されたスイッチング素子ＳＷ６、及び、スイッチング素子ＳＷ６と電気的に接続された画素電極ＰＥ６を備えている。
【００２３】
スイッチング素子ＳＷ１乃至ＳＷ６は、例えば薄膜トランジスタ（ＴＦＴ）である。
【００２４】
画素電極ＰＥ１乃至ＰＥ６は、それぞれ共通電極ＣＥに対向している。
画素電極ＰＥ１乃至ＰＥ３は、それぞれ第１延出方向Ｄ１に延出した画素形状に対応した島状に形成されている。画素電極ＰＥ１は、スイッチング素子ＳＷ１と電気的に接続されたコンタクト部ＣＴ１及びコンタクト部ＣＴ１から延出した少なくとも一本の帯状電極ＰＡ１を有している。画素電極ＰＥ２は、スイッチング素子ＳＷ２と電気的に接続されたコンタクト部ＣＴ２及びコンタクト部ＣＴ２から延出した少なくとも一本の帯状電極ＰＡ２を有している。画素電極ＰＥ３は、スイッチング素子ＳＷ３と電気的に接続されたコンタクト部ＣＴ３及びコンタクト部ＣＴ３から延出した少なくとも一本の帯状電極ＰＡ３を有している。
【００２５】
コンタクト部ＣＴ２は、コンタクト部ＣＴ１と第１方向Ｘに沿った同一直線上に並んでいる。コンタクト部ＣＴ３は、コンタクト部ＣＴ１とは同一直線上からずれた位置に配置されている。このコンタクト部ＣＴ３は、コンタクト部ＣＴ１及びＣＴ２よりも、ゲート配線Ｇ２に近接する側に位置している。図示した例では、コンタクト部ＣＴ３は、ゲート配線Ｇ１を挟んで、コンタクト部ＣＴ１及びＣＴ２とは反対側に位置している。
【００２６】
帯状電極ＰＡ１乃至ＰＡ３は、それぞれ第１延出方向Ｄ１に延出している。すなわち、帯状電極ＰＡ１は、ゲート配線Ｇ２から離間する側に向かってコンタクト部ＣＴ１から延出している。同様に、帯状電極ＰＡ２は、ゲート配線Ｇ２から離間する側に向かってコンタクト部ＣＴ２から延出している。帯状電極ＰＡ２は、帯状電極ＰＡ１と同等の長さを有している。帯状電極ＰＡ３は、ゲート配線Ｇ２から離間する側に向かってコンタクト部ＣＴ３から延出している。帯状電極ＰＡ３は、帯状電極ＰＡ１などとは異なる長さを有しており、図示した例では、帯状電極ＰＡ１よりも長い長さを有している。つまり、画素電極ＰＥ３の第１延出方向Ｄ１に沿った全長は、画素電極ＰＥ１及び画素電極ＰＥ２の第１延出方向Ｄ１に沿った全長よりも長い。
【００２７】
帯状電極ＰＡ１の本数は帯状電極ＰＡ２の本数と同数であり、帯状電極ＰＡ３の本数は帯状電極ＰＡ１の本数よりも多い。図示した例では、画素電極ＰＥ１は第１方向Ｘに並んだ２本の帯状電極ＰＡ１を有し、画素電極ＰＥ２は第１方向Ｘに並んだ２本の帯状電極ＰＡ２を有し、画素電極ＰＥ３は第１方向Ｘに並んだ３本の帯状電極ＰＡ３を有している。
【００２８】
画素電極ＰＥ４乃至ＰＥ６は、それぞれ第２延出方向Ｄ２に延出した画素形状に対応した島状に形成されている。画素電極ＰＥ４は、スイッチング素子ＳＷ４と電気的に接続されたコンタクト部ＣＴ４及びコンタクト部ＣＴ４から延出した少なくとも一本の帯状電極ＰＢ１を有している。画素電極ＰＥ５は、スイッチング素子ＳＷ５と電気的に接続されたコンタクト部ＣＴ５及びコンタクト部ＣＴ５から延出した少なくとも一本の帯状電極ＰＢ２を有している。画素電極ＰＥ６は、スイッチング素子ＳＷ６と電気的に接続されたコンタクト部ＣＴ６及びコンタクト部ＣＴ６から延出した少なくとも一本の帯状電極ＰＢ３を有している。コンタクト部ＣＴ１乃至ＣＴ３は、第１方向Ｘに沿った同一直線上に並んでいる。
【００２９】
帯状電極ＰＢ１乃至ＰＢ３は、それぞれ第２延出方向Ｄ２に延出している。すなわち、帯状電極ＰＢ１は、ゲート配線Ｇ１に近接する側に向かってコンタクト部ＣＴ４から延出している。同様に、帯状電極ＰＢ２は、ゲート配線Ｇ１に近接する側に向かってコンタクト部ＣＴ５から延出している。帯状電極ＰＢ２は、帯状電極ＰＢ１と同等の長さを有している。帯状電極ＰＢ３は、ゲート配線Ｇ１に近接する側に向かってコンタクト部ＣＴ６から延出している。帯状電極ＰＢ３は、帯状電極ＰＢ１などとは異なる長さを有しており、図示した例では、帯状電極ＰＢ１よりも短い長さを有している。つまり、画素電極ＰＥ６の第２延出方向Ｄ２に沿った全長は、画素電極ＰＥ４及び画素電極ＰＥ５の第２延出方向Ｄ２に沿った全長よりも短い。
【００３０】
帯状電極ＰＢ１の本数は帯状電極ＰＢ２の本数と同数であり、帯状電極ＰＢ３の本数は帯状電極ＰＢ１の本数よりも多い。図示した例では、画素電極ＰＥ４は第１方向Ｘに並んだ２本の帯状電極ＰＢ１を有し、画素電極ＰＥ５は第１方向Ｘに並んだ２本の帯状電極ＰＢ２を有し、画素電極ＰＥ６は第１方向Ｘに並んだ３本の帯状電極ＰＢ３を有している。
【００３１】
第１配向膜ＡＬ１は、第１延出方向Ｄ１及び第２延出方向Ｄ２に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１は、第２方向Ｙに平行な方向であり、第１延出方向Ｄ１あるいは第２延出方向Ｄ２に交差する方向である。
【００３２】
図３は、図２に示したスイッチング素子ＳＷ２及びＳＷ３の構造例を概略的に示す平面図である。図示した例では、スイッチング素子ＳＷ２及びＳＷ３は、いずれもダブルゲート構造の薄膜トランジスタによって構成されている。
【００３３】
すなわち、スイッチング素子ＳＷ２は、半導体層ＳＣ２及び中継電極ＲＥ２を備えている。半導体層ＳＣ２は、Ｕ字状に形成されており、ゲート配線Ｇ１と２箇所で交差している。半導体層ＳＣ２の一端側は、コンタクトホールＣＨ１１を介してソース配線Ｓ２に接続されている。半導体層ＳＣ２の他端側は、コンタクトホールＣＨ１２を介して中継電極ＲＥ２に接続されている。中継電極ＲＥ２は、画素電極ＰＥ２のコンタクト部ＣＴ２と重なり、コンタクトホールＣＨ１３を介してコンタクト部ＣＴ２に接続されている。
【００３４】
スイッチング素子ＳＷ３は、半導体層ＳＣ３及び中継電極ＲＥ３を備えている。半導体層ＳＣ３は、Ｕ字状に形成されており、ゲート配線Ｇ１と２箇所で交差している。半導体層ＳＣ３の一端側は、コンタクトホールＣＨ２１を介してソース配線Ｓ３に接続されている。半導体層ＳＣ３の他端側は、コンタクトホールＣＨ２２を介して中継電極ＲＥ３に接続されている。中継電極ＲＥ３は、画素電極ＰＥ３のコンタクト部ＣＴ３と重なり、コンタクトホールＣＨ２３を介してコンタクト部ＣＴ３に接続されている。
【００３５】
図示した例では、半導体層ＳＣ３は、半導体層ＳＣ２とは逆向きに形成されている。つまり、半導体層ＳＣ２は、ゲート配線Ｇ１よりも画素電極ＰＥ２に近接する側で折り返し、ゲート配線Ｇ１よりも画素電極ＰＥ２から離間する側でソース配線Ｓ２及び中継電極ＲＥ２とそれぞれ接続されている。一方、半導体層ＳＣ３は、ゲート配線Ｇ１よりも画素電極ＰＥ３から離間する側で折り返し、ゲート配線Ｇ１よりも画素電極ＰＥ３に近接する側でソース配線Ｓ３及び中継電極ＲＥ３とそれぞれ接続されている。換言すると、コンタクトホールＣＨ１１及びＣＨ１２は、ゲート配線Ｇ１を挟んで、コンタクトホールＣＨ２１及びＣＨ２２とは反対側に位置している。また、コンタクトホールＣＨ１３も、ゲート配線Ｇ１を挟んで、コンタクトホールＣＨ２３とは反対側に位置している。あるいは別の見方をすれば、画素電極ＰＥ２のコンタクト部ＣＴ２に設けられたコンタクトホールＣＨ１３と、隣接する画素の画素電極ＰＥ３のコンタクト部ＣＴ３に設けられたコンタクトホールＣＨ２３とを結ぶ仮想の直線は、ゲート配線Ｇ１と交差している。
【００３６】
なお、これらの半導体層ＳＣ２及びＳＣ３は、例えば多結晶シリコン（ｐ−Ｓｉ）によって形成されるが、アモルファスシリコン（ａ−Ｓｉ）や酸化物半導体などによって形成されても良い。
【００３７】
図４は、本実施形態における各画素とカラーフィルタとのレイアウトの一例を概略的に示す平面図である。
【００３８】
カラー表示を実現するための単位画素ＵＰは、複数の異なる色画素によって構成されている。単位画素ＵＰとは、アクティブエリアに表示されるカラー画像を構成する最小単位である。単位画素ＵＰは、例えば６個の色画素によって構成されている。単位画素ＵＰは、画素ＰＸ１、画素ＰＸ２、画素ＰＸ３、画素ＰＸ４、画素ＰＸ５、及び、画素ＰＸ６によって構成されている。図中においては、各画素は、それぞれ一点鎖線で示している。
【００３９】
上記の通り、画素ＰＸ１及び画素ＰＸ４は赤色画素であって、画素ＰＸ２及び画素ＰＸ５は緑色画素であって、画素ＰＸ３は青色画素であって、画素ＰＸ６は白色画素である。このような構成において、画素ＰＸ１、画素ＰＸ２、画素ＰＸ４、及び、画素ＰＸ５のそれぞれの面積は略同等である。画素ＰＸ３の面積は、画素ＰＸ１などの面積よりも大きい。
【００４０】
対向基板ＣＴは、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ４、第２配向膜ＡＬ２などを備えている。
【００４１】
遮光層ＢＭは、各画素の境界に配置されている。つまり、遮光層ＢＭは、図２に示したソース配線、ゲート配線、スイッチング素子などの配線部の上方に位置している。図２に示した例では、コンタクト部ＣＴ３（あるいはスイッチング素子ＳＷ３）の位置がコンタクト部ＣＴ１（あるいはスイッチング素子ＳＷ１）及びコンタクト部ＣＴ２（あるいはスイッチング素子ＳＷ２）が並ぶ同一直線上の位置からずれている。このため、図示した遮光層ＢＭのうち、第１方向Ｘに延出した部分は、アレイ基板ＡＲのレイアウトに対応して蛇行している。なお、遮光層ＢＭは、異なる色の画素の境界には配置される一方で、同一色の画素の境界には配置されなくても良い。
【００４２】
カラーフィルタＣＦ１は、第２方向Ｙに沿って延出した帯状に形成されている。カラーフィルタＣＦ２は、カラーフィルタＣＦ１の第１方向Ｘに隣接し、第２方向Ｙに沿って延出した帯状に形成されている。カラーフィルタＣＦ３は、カラーフィルタＣＦ２の第１方向Ｘに隣接し、島状に形成されている。カラーフィルタＣＦ４は、カラーフィルタＣＦ３の第２方向Ｙに隣接し、また、カラーフィルタＣＦ２の第１方向Ｘに隣接し、島状に形成されている。カラーフィルタＣＦ３とカラーフィルタＣＦ４とは、第２方向Ｙに沿って交互に繰り返し配置されている。
【００４３】
カラーフィルタＣＦ１は、画素ＰＸ１及び画素ＰＸ４に対応して配置されている。カラーフィルタＣＦ２は、画素ＰＸ２及び画素ＰＸ５に対応して配置されている。カラーフィルタＣＦ３は、画素ＰＸ３に対応して配置されている。カラーフィルタＣＦ４は、画素ＰＸ６に対応して配置されている。図示した例では、カラーフィルタＣＦ１は赤色（Ｒ）カラーフィルタであり、カラーフィルタＣＦ２は緑色（Ｇ）カラーフィルタであり、カラーフィルタＣＦ３は青色（Ｂ）のカラーフィルタであり、カラーフィルタＣＦ４は白色（Ｗ）カラーフィルタである。カラーフィルタＣＦ１乃至ＣＦ４は、それぞれの互いに隣接する端部が遮光層ＢＭに重なっている。
【００４４】
第２配向膜ＡＬ２は、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方向に沿って配向処理されている。第２配向膜ＡＬ２の配向処理方向Ｒ２は、例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１と互いに逆向きである。
【００４５】
図５は、図２に示した画素ＰＸ１乃至ＰＸ６を含む液晶表示パネルＬＰＮの構成を概略的に示す断面図である。
【００４６】
アレイ基板ＡＲは、ガラス基板や樹脂基板などの透明な第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、ソース配線Ｓ１乃至Ｓ４、共通電極ＣＥ、画素電極ＰＥ１乃至ＰＥ６、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。なお、ここでは、スイッチング素子やゲート配線の図示を省略している。
【００４７】
ソース配線Ｓ１乃至Ｓ４は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、ゲート配線は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。共通電極ＣＥは、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。
【００４８】
画素電極ＰＥ１乃至ＰＥ６は、第３絶縁膜１３の上に形成され、共通電極ＣＥと対向している。つまり、帯状電極ＰＡ１乃至ＰＡ３、及び、帯状電極ＰＢ１乃至ＰＢ３は、第３絶縁膜１３を介して共通電極ＣＥの上方に位置している。第３絶縁膜１３は、共通電極ＣＥと画素電極ＰＥ１乃至ＰＥ６との間に介在する層間絶縁膜に相当する。画素電極ＰＥ１及び画素電極ＰＥ４は、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥ２及び画素電極ＰＥ５は、ソース配線Ｓ２とソース配線Ｓ３との間に位置している。画素電極ＰＥ３及び画素電極ＰＥ６は、ソース配線Ｓ３とソース配線Ｓ４との間に位置している。画素電極ＰＥ１乃至ＰＥ６は、いずれも透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。画素電極ＰＥ１乃至ＰＥ６は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第３絶縁膜１３も覆っている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００４９】
一方、対向基板ＣＴは、ガラス基板や樹脂基板などの透明な第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ４、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。
【００５０】
遮光層ＢＭは、第２絶縁基板２０の内面に形成されている。遮光層ＢＭは、ソース配線Ｓ１乃至Ｓ４の上方にそれぞれ位置している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００５１】
カラーフィルタＣＦ１乃至ＣＦ４のそれぞれは、第２絶縁基板２０の内面に形成されている。カラーフィルタＣＦ１は、画素電極ＰＥ１及び画素電極ＰＥ４と対向している。カラーフィルタＣＦ２は、画素電極ＰＥ２及び画素電極ＰＥ５と対向している。カラーフィルタＣＦ３は、画素電極ＰＥ３と対向している。カラーフィルタＣＦ４は、画素電極ＰＥ６と対向している。カラーフィルタＣＦ１は、赤色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ２は、緑色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ３は、青色に着色された樹脂材料によって形成されている。カラーフィルタＣＦ４は、白色（あるいは透明）の樹脂材料によって形成されている。なお、カラーフィルタＣＦ４は省略しても良いし、厳密に無彩色のカラーフィルタでなくても良く、淡く色付いた（例えば薄黄色あるいは薄青色に色付いた）カラーフィルタであってもよい。異なる色のカラーフィルタ間の境界は、ソース配線Ｓの上方の遮光層ＢＭと重なっている。
【００５２】
オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ４を覆っている。オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ４の表面の凹凸を平坦化する。オーバーコート層ＯＣは、透明な樹脂材料によって形成されている。オーバーコート層ＯＣは、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
【００５３】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入された液晶分子ＬＭを含む液晶材料によって形成されている。
【００５４】
このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造については説明を省略する。
【００５５】
第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板２０の外面２０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。
【００５６】
以下に、上記構成の液晶表示装置における動作について説明する。
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないオフ時には、液晶層ＬＱに電圧が印加されない。つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向規制力によりＸ−Ｙ平面内において第２方向Ｙに初期配向している。つまり、液晶分子ＬＭの初期配向方向は第２方向Ｙに平行である。オフ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、例えば第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光のほとんどが、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００５７】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたオン時には、液晶層ＬＱに電圧が印加される。つまり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、例えば画素ＰＸ３の液晶分子ＬＭは、Ｘ−Ｙ平面内において、フリンジ電界と略平行な方向に配向するように反時計回りに回転し、画素ＰＸ６の液晶分子ＬＭは、Ｘ−Ｙ平面内において、フリンジ電界と略平行な方向に配向するように時計回りに回転する。このとき、液晶分子ＬＭは、電界の大きさに応じた方向に配向する。オン時には、第１偏光板ＰＬ１の第１吸収軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、オン時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００５８】
このような構成により、ノーマリーブラックモードが実現される。
上記の通り、２行×３列の６個の色画素で単位画素ＵＰを構成した場合、これらの６個の色画素は、赤色画素、緑色画素、青色画素、及び、白色画素のいずれかに割り当てられている。例えば、赤色画素としては同列の２個の色画素が割り当てられ、緑色画素としては同列の２個の色画素が割り当てられている。また、青色画素及び白色画素としては、同列の色画素がそれぞれ割り当てられている。
【００５９】
つまり、本実施形態で説明したレイアウトの単位画素ＵＰにおいては、赤色画素及び緑色画素はそれぞれ２個の色画素が割り当てられているのに対して、青色画素及び白色画素はそれぞれ１個の色画素が割り当てられており、６個の色画素のすべてがそれぞれ同等の面積である場合には、青色の輝度が不足してしまう。このため、青色画素の第１方向Ｘの長さは赤色画素及び緑色画素のそれぞれの第１方向Ｘの長さよりも長くすることで、青色画素の面積を拡大し、青色画素として必要な輝度を確保している。
【００６０】
一方で、高精細化等の要求に伴って単位画素ＵＰの第１方向Ｘの長さが制約される場合、各色画素の第１方向Ｘに沿った長さのみで、各色画素の面積を調整するには限界がある。このため、最適なカラーバランスを維持するためには、青色画素の輝度に併せて赤色画素及び緑色画素を比較的低輝度で駆動する必要がある。また、各色画素の第１方向Ｘに沿った長さの差が大きくなるほど、アレイ基板ＡＲと対向基板ＣＴとを貼り合せる工程で第１方向Ｘに貼り合わせずれが生じた際に、単位画素ＵＰにおける各色画素の面積比率が大きく変化してしまい、カラーバランスが崩れる不具合をもたらす。
【００６１】
そこで、本実施形態によれば、第１方向Ｘに並んだ３つの画素電極のうち、１つの画素電極のコンタクト部は、他の２つの画素電極のコンタクト部とは同一直線上からずれた位置に配置されている。例えば、青色画素においては、赤色画素及び緑色画素とは同一直線上からずれた位置で画素電極とスイッチング素子とが電気的に接続されている。このとき、青色画素の画素電極は、白色画素の側に突出しており、そのコンタクト部が白色画素の画素電極に近接している。これにより、青色画素において表示に寄与する面積を列方向（あるいは第２方向Ｙ）に拡大することが可能となる。このため、青色画素の高輝度化が可能となる。これにより、単位画素ＵＰにおいて、高輝度で最適なカラーバランスを得ることが可能となる。また、各色画素の第１方向Ｘの長さの差が拡大しないため、貼り合わせズレに対するカラーバランスの変化を抑制することが可能となる。したがって、表示品位を向上することが可能となる。
【００６２】
また、単位画素ＵＰにおいて、各色画素の面積は、第１方向Ｘの長さ及び第２方向Ｙの長さで調整することが可能となり、レイアウトの自由度を向上することが可能となる。
【００６３】
なお、上記の実施形態では、赤色画素及び緑色画素については等ピッチとし、青色画素及び白色画素については赤色画素及び緑色画素よりも大きなピッチとする異形レイアウトについて説明したが、異なるピッチを取る異形レイアウトについては上記とは異なる色画素の組み合わせであっても良いし、赤色画素、緑色画素、青色画素、及び、白色画素のすべてについてピッチを異ならせても良い。各色画素に配置される画素電極は、各々の画素ピッチに合わせて適宜設定された本数の帯状電極を有していればよく、上記の例に限定されるものではない。
【００６４】
次に、他の構成例について説明する。
図６は、図１に示したアレイ基板ＡＲにおける画素の第２構成例を対向基板の側から見た概略平面図である。
【００６５】
ここに示した第２構成例は、図２に示した第１構成例と比較して、ゲート配線Ｇ１の一部が屈曲している点で相違している。他の構成については、第１構成例と同一であり、説明を省略する。
【００６６】
図示した例では、第１構成例と同様に、コンタクト部ＣＴ１及びＣＴ２が第１方向Ｘに沿った同一直線上に並んでいるのに対して、コンタクト部ＣＴ３はコンタクト部ＣＴ１とは同一直線上からずれた位置に配置されており、画素電極ＰＥ３は、第２方向Ｙに沿って画素電極ＰＥ６に向かって拡張されている。
【００６７】
ゲート配線Ｇ１は、コンタクト部ＣＴ１及びＣＴ２に対応して第１方向Ｘに沿って直線状に延出し、コンタクト部ＣＴ３に対応して画素電極ＰＥ６の側に屈曲している。このようなゲート配線Ｇ１は、スイッチング素子ＳＷ１乃至ＳＷ３のそれぞれと電気的に接続されている。スイッチング素子ＳＷ１乃至ＳＷ３は、それぞれ画素電極ＰＥ１乃至ＰＥ３と電気的に接続されている。
【００６８】
このような第２構成例においても、画素ＰＸ３の表示に寄与する面積を第２方向Ｙに拡大することが可能となり、上記の第１構成例と同様の効果が得られる。加えて、第２構成例では、コンタクト部ＣＴ１乃至ＣＴ３が同一直線上に位置しないレイアウトであっても、スイッチング素子ＳＷ１乃至ＳＷ３は、いずれも同じ向きで画素電極ＰＥ１乃至ＰＥ３と接続することが可能となる。つまり、第１構成例では、図３で説明したようにスイッチング素子ＳＷ３が他のスイッチング素子ＳＷ２などとは異なる構造であったのに対して、第２構成例では、コンタクト部ＣＴ１乃至ＣＴ３のそれぞれの位置に関わらず、スイッチング素子ＳＷ１乃至ＳＷ３を同一構造で形成することが可能となる。
【００６９】
図７は、図１に示したアレイ基板ＡＲにおける画素の第３構成例を対向基板の側から見た概略平面図である。
【００７０】
ここに示した第３構成例は、図２に示した第１構成例と比較して、コンタクト部ＣＴ１乃至ＣＴ３が第１方向Ｘに沿った同一直線上に並んでおり、且つ、帯状電極ＰＡ３が帯状電極ＰＡ１及びＰＡ２よりも長く形成されている点、及び、コンタクト部ＣＴ６がコンタクト部ＣＴ４及びＣＴ５とは同一直線上からずれた位置に配置されている点で相違している。
【００７１】
図示した例では、コンタクト部ＣＴ４及びＣＴ５が第１方向Ｘに沿った同一直線上に並んでいるのに対して、コンタクト部ＣＴ６はコンタクト部ＣＴ４及びコンタクト部ＣＴ５とは同一直線上からずれた位置に配置されており、画素電極ＰＥ６は、第２方向Ｙに沿って画素電極ＰＥ３に向かって偏在している。帯状電極ＰＢ１及びＰＢ２は等々の長さを有する一方で、帯状電極ＰＢ３は帯状電極ＰＢ１より短い長さを有している。
【００７２】
ゲート配線Ｇ２は、コンタクト部ＣＴ４及びＣＴ５に対応して第１方向Ｘに沿って直線状に延出し、コンタクト部ＣＴ６に対応して画素電極ＰＥ３の側に屈曲している。このようなゲート配線Ｇ２は、スイッチング素子ＳＷ４乃至ＳＷ６のそれぞれと電気的に接続されている。スイッチング素子ＳＷ４乃至ＳＷ６は、それぞれ画素電極ＰＥ４乃至ＰＥ６と電気的に接続されている。
【００７３】
ゲート配線Ｇ１は、コンタクト部ＣＴ１乃至ＣＴ３に対応して第１方向Ｘに沿って直線状に延出している。このようなゲート配線Ｇ１は、スイッチング素子ＳＷ１乃至ＳＷ３のそれぞれと電気的に接続されている。スイッチング素子ＳＷ１乃至ＳＷ３は、それぞれ画素電極ＰＥ１乃至ＰＥ３と電気的に接続されている。
【００７４】
図示した単位画素ＵＰは、第２方向Ｙに繰り返し配置されている。つまり、帯状電極ＰＡ３の先端部は、ゲート配線Ｇ２の屈曲した部分に向かって延出している。
【００７５】
このような第３構成例においても、画素ＰＸ３の表示に寄与する面積を第２方向Ｙに拡大することが可能となり、上記の第１構成例と同様の効果が得られる。
【００７６】
以上説明したように、本実施形態によれば、表示品位を向上することが可能な液晶表示装置を提供することができる。
【００７７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
ＬＰＮ…液晶表示パネル  ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
Ｇ…ゲート配線  Ｓ…ソース配線  ＳＷ…スイッチング素子
ＰＥ…画素電極  ＰＡ、ＰＢ…帯状電極  ＣＥ…共通電極  ＣＦ…カラーフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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