(57)【要約】【課題】  低ライフタイム層を形成する技術であって、低ライフタイム層と半導体領域との位置ずれを抑制することが可能な技術を提案する。【解決手段】  半導体装置の製造方法であって、半導体基板の表面の第１範囲にｎ型またはｐ型の不純物を注入する第１注入工程と、第１範囲の一部である第２範囲に、不純物の注入深さが第１注入工程よりも浅くなるように、第１注入工程よりも高濃度にｎ型またはｐ型の不純物を注入することによって、不純物の注入領域の下部の領域に結晶欠陥を形成する第２注入工程と、第１注入工程と第２注入工程の実施後に第１範囲にレーザを照射して第１注入工程における不純物の注入深さを加熱する第１加熱工程と、第１加熱工程の実施後に、第２範囲にレーザを照射して、第２注入工程における不純物の注入深さを加熱する第２加熱工程を有する。【選択図】図４
2018182080.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の表面の第１範囲にｎ型またはｐ型の不純物を注入する第１注入工程と、
前記第１範囲の一部である第２範囲に、不純物の注入深さが前記第１注入工程よりも浅くなるように、前記第１注入工程よりも高濃度にｎ型またはｐ型の不純物を注入する第２注入工程であって、前記第２注入工程における不純物注入領域の下部の前記第１注入工程における不純物注入領域の下部の領域に結晶欠陥を形成する第２注入工程と、
前記第１注入工程と前記第２注入工程の実施後に、前記第１範囲にレーザを照射して、前記第１注入工程における不純物の注入深さを加熱する第１加熱工程と、
前記第１加熱工程の実施後に、前記第２範囲にレーザを照射して、前記第２注入工程における不純物の注入深さを加熱する第２加熱工程、
を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置の製造方法に関する。
【０００２】
特許文献１には、ヘリウム線を照射することで、半導体基板の内部に低ライフタイム層を形成する技術が開示されている。低ライフタイム層を形成することで、半導体装置の特性を向上させることができる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のようにヘリウム線を照射する方法では、照射位置の制御が難しく、低ライフタイム層の形成位置の精度が低い。このため、ｐ型またはｎ型の半導体領域に対して、低ライフタイム層の形成位置がずれる場合があった。本明細書では、低ライフタイム層を形成する技術であって、低ライフタイム層と半導体領域との位置ずれを抑制することが可能な技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書は、半導体装置の製造方法を提案する。この製造方法は、第１注入工程と、第２注入工程と、第１加熱工程と、第２加熱工程を有する。前記第１注入工程では、半導体基板の表面の第１範囲にｎ型またはｐ型の不純物を注入する。前記第２注入工程では、前記第１範囲の一部である第２範囲に、不純物の注入深さが前記第１注入工程よりも浅くなるように、前記第１注入工程よりも高濃度にｎ型またはｐ型の不純物を注入することによって、前記第２注入工程における不純物注入領域の下部の前記第１注入工程における不純物注入領域の下部の領域に結晶欠陥を形成する。前記第１加熱工程では、前記第１注入工程と前記第２注入工程の実施後に、前記第１範囲にレーザを照射して、前記第１注入工程における不純物の注入深さを加熱する。前記第２加熱工程では、前記第１加熱工程の実施後に、前記第２範囲にレーザを照射して、前記第２注入工程における不純物の注入深さを加熱する。
【０００６】
なお、第１注入工程と第２注入工程は、いずれを先に実施してもよい。また、第１注入工程で注入される不純物と第２注入工程で注入される不純物は、同じ導電型であってもよいし、異なる導電型であってもよい。
【０００７】
第１注入工程では、第１範囲に不純物が注入される。ここでは、不純物が、比較的深い位置に注入される。以下では、第１注入工程における不純物注入領域を、第１注入領域という。第２注入工程では、第１範囲の一部である第２範囲に不純物が注入される。以下では、第２注入工程における不純物注入領域を、第２注入領域という。第２注入工程では、不純物が第１注入工程よりも浅い位置に注入される。また、第２注入工程では、第１注入工程よりも高濃度に不純物が注入される。このため、第２注入領域には、第１注入領域よりも高濃度に結晶欠陥が形成される。また、第２注入領域に高濃度に不純物が注入されることで、第２注入領域の下部（深い側）の領域にも結晶欠陥が形成される。このとき、結晶欠陥は、第２注入領域の下部の第１注入領域の下部の領域まで分布する。
【０００８】
次に、第１加熱工程で、第１範囲へのレーザの照射によって、第１注入工程における不純物の注入深さ（すなわち、第１注入領域の深さ）が加熱される。第１注入領域が加熱されることで、第１注入領域内の不純物が活性化するとともに、第１注入領域内の結晶欠陥が消滅する。これによって、第１注入領域に、ｎ型またはｐ型の特性を有する半導体領域（以下、第１半導体領域という）が形成される。このとき、高濃度に結晶欠陥が形成されている第２注入領域でレーザが乱されるので、第２注入領域の下部の第１半導体領域が加熱され難い。その結果、第２注入領域の下部の第１半導体領域の加熱温度が低くなる。このため、その第１半導体領域の下部に多くの結晶欠陥が残存する。すなわち、第２注入領域の下部の第１半導体領域の下部に残存する結晶欠陥が多くなる。結晶欠陥が多く残存する領域は、低ライフタイム層となる。その後、第２加熱工程で第２注入工程における不純物の注入深さ（すなわち、第２注入領域の深さ）が加熱されることで、第２注入領域内の不純物が活性化するとともに、第２注入領域内の結晶欠陥が消滅する。これによって、第２注入領域に、ｎ型またはｐ型の特性を有する半導体領域（以下、第２半導体領域という）が形成される。したがって、第２半導体領域の下部（より詳細には、第２半導体領域の下部の第１半導体領域の下部）に、低ライフタイム層が配置されている構造が得られる。この製造方法によれば、第２半導体領域の下部に正確に低ライフタイム層を設けることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置１０の断面図。
【図２】半導体装置１０の製造方法の説明図。
【図３】半導体装置１０の製造方法の説明図。
【図４】半導体装置１０の製造方法の説明図。
【図５】半導体装置１０の製造方法の説明図。
【図６】半導体装置１０の製造方法の説明図。
【図７】半導体装置１０の製造方法の説明図。
【図８】半導体装置１０の製造方法の説明図。
【図９】変形例の半導体装置の断面図。
【図１０】変形例の半導体装置の断面図。
【発明を実施するための形態】
【００１０】
実施形態の製造方法では、図１に示す半導体装置１０を製造する。半導体装置１０は、単一の半導体基板１２にＩＧＢＴ（insulated gate bipolar transistor）とダイオードが設けられている半導体装置である。以下では、半導体基板１２のうち、ＩＧＢＴが設けられている領域をＩＧＢＴ領域２０といい、ダイオードが設けられている領域をダイオード領域４０という。半導体基板１２は、シリコン製の基板である。また、半導体装置１０は、上部電極１４と、下部電極１６を有している。上部電極１４は、半導体基板１２の上面１２ａに配置されている。上部電極１４は、ＩＧＢＴのエミッタ電極とダイオードのアノード電極を兼ねている。上部電極１４は、上面１２ａ上にＡｌ（またはＡｌＳｉ）、Ｔｉ、Ｎｉ及びＡｕを順に積層した電極であり、３〜３０μｍ程度の厚みを有する。下部電極１６は、半導体基板１２の下面１２ｂに配置されている。下部電極１６は、ＩＧＢＴのコレクタ電極とダイオードのカソード電極を兼ねている。下部電極１６は、下面１２ｂ上に、Ａｌ（またはＡｌＳｉ）、Ｔｉ、Ｎｉ、Ａｕを順に積層した電極、または、下面１２ｂ上にＴｉ、Ｎｉ、Ａｕを順に積層した電極である。下部電極１６は、１〜３０μｍ程度の厚みを有する。
【００１１】
半導体基板１２の上面１２ａには、複数のトレンチが設けられている。各トレンチの深さは、４〜７μｍ程度である。各トレンチの内面は、ゲート絶縁膜３８によって覆われている。ＩＧＢＴ領域２０内に設けられたトレンチの内部に、ゲート電極３４が配置されている。ダイオード領域４０内に設けられたトレンチの内部に、制御電極３６が配置されている。各ゲート電極３４及び各制御電極３６は、ゲート絶縁膜３８によって半導体基板１２から絶縁されている。各ゲート電極３４及び各制御電極３６の上面は、層間絶縁膜１８によって覆われている。ゲート電極３４の電位は、制御電極３６の電位から独立して制御することができる。制御電極３６は、図示しない位置で上部電極１４に接続されている。
【００１２】
ＩＧＢＴ領域２０内の半導体基板１２内には、エミッタ領域２２、ボディ領域２４、ドリフト領域２６及びコレクタ領域３０が配置されている。
【００１３】
エミッタ領域２２は、ｎ型領域であり、上部電極１４に対してオーミック接続されている。エミッタ領域２２は、ゲート絶縁膜３８に接している。エミッタ領域２２は、不純物としてヒ素またはリンを含有している。エミッタ領域２２のピークｐ型不純物濃度は、１×１０１８〜１×１０２１／ｃｍ３程度である。エミッタ領域２２の厚みは、０．２〜１．５μｍ程度である。
【００１４】
ボディ領域２４は、ｐ型領域である。ボディ領域２４は、不純物としてボロンを含有している。ボディ領域２４は、ボディコンタクト領域２４ａと、低濃度ボディ領域２４ｂを有している。ボディコンタクト領域２４ａは、上部電極１４に対してオーミック接続されている。低濃度ボディ領域２４ｂは、ボディコンタクト領域２４ａよりも低いｐ型不純物濃度を有している。低濃度ボディ領域２４ｂは、エミッタ領域２２とボディコンタクト領域２４ａの下側に配置されている。低濃度ボディ領域２４ｂは、エミッタ領域２２の下側でゲート絶縁膜３８に接している。低濃度ボディ領域２４ｂのピークｐ型不純物濃度は、１×１０１６〜１×１０１９／ｃｍ３程度である。低濃度ボディ領域２４ｂの厚みは、０．２〜５μｍ程度である。
【００１５】
ドリフト領域２６は、ｎ型領域であり、ボディ領域２４の下側に配置されている。ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３８に接している。ドリフト領域２６は、ｎ型不純物としてリンを含んでいる。ドリフト領域２６の比抵抗は、４０〜１００Ωｃｍである。ドリフト領域２６の厚さは、８０〜１６５μｍ程度である。
【００１６】
コレクタ領域３０は、ｐ型領域であり、ドリフト領域２６の下側に配置されている。コレクタ領域３０は、下部電極１６に対してオーミック接続されている。コレクタ領域３０は、ｐ型不純物としてボロンを含有している。コレクタ領域３０のピークｐ型不純物濃度は、１×１０１５〜１×１０１９／ｃｍ３程度である。コレクタ領域３０の厚みは、０．２〜３μｍ程度である。
【００１７】
なお、コレクタ領域３０とドリフト領域２６の間に、ｎ型不純物濃度がドリフト領域２６よりも高いｎ型のバッファ層が設けられていてもよい。バッファ層は、ｎ型不純物としてリンを含有することができる。バッファ層のピークｎ型不純物濃度を、１×１０１５〜１×１０１８／ｃｍ３程度とすることができる。バッファ層の厚みを、０．２〜５μｍ程度とすることができる。
【００１８】
ダイオード領域４０内の半導体基板１２内には、アノードコンタクト領域４２、高濃度ｎ型領域４４、低濃度ｐ型領域４６、ドリフト領域４８及びカソード領域５０が配置されている。
【００１９】
アノードコンタクト領域４２は、ｐ型領域であり、半導体基板１２の上面１２ａに露出している。アノードコンタクト領域４２は、高いｐ型不純物濃度を有している。アノードコンタクト領域４２は、上部電極１４に対してオーミック接続されている。アノードコンタクト領域４２は、ｐ型不純物としてボロンを含有している。
【００２０】
高濃度ｎ型領域４４は、半導体基板１２の上面１２ａに露出している。高濃度ｎ型領域４４は、高いｎ型不純物濃度を有している。高濃度ｎ型領域４４は、上部電極１４に対してオーミック接続されている。高濃度ｎ型領域４４は、ｎ型不純物としてリンまたはヒ素を含有している。
【００２１】
低濃度ｐ型領域４６は、アノードコンタクト領域４２よりも低いｐ型不純物濃度を有している。低濃度ｐ型領域４６は、アノードコンタクト領域４２と高濃度ｎ型領域４４の下側に配置されている。低濃度ｐ型領域４６は、不純物としてボロンを含有している。低濃度ｐ型領域４６のピークｐ型不純物濃度は、１×１０１６〜１×１０１９／ｃｍ３程度である。低濃度ｐ型領域４６の厚みは、０．２〜５μｍ程度である。
【００２２】
ドリフト領域４８は、ｎ型領域であり、低濃度ｐ型領域４６の下側に配置されている。ドリフト領域４８のｎ型不純物濃度は、高濃度ｎ型領域４４のｎ型不純物濃度よりも低い。ドリフト領域４８は、ＩＧＢＴ領域２０内のドリフト領域２６と繋がっている。ドリフト領域４８は、ｎ型不純物としてリンを含んでいる。ドリフト領域４８の比抵抗は、４０〜１００Ωｃｍである。ドリフト領域４８の厚さは、８０〜１６５μｍ程度である。
【００２３】
カソード領域５０は、ｎ型領域であり、ドリフト領域４８の下側に配置されている。カソード領域５０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。カソード領域５０は、下部電極１６に対してオーミック接続されている。カソード領域５０は、不純物としてリンを含有している。カソード領域５０のピークｎ型不純物濃度は、１×１０１８〜１×１０２１／ｃｍ３程度である。カソード領域５０の厚みは、０．２〜３μｍ程度である。
【００２４】
ドリフト領域４８内には、結晶欠陥密度が高い低ライフタイム層５２が設けられている。低ライフタイム層５２は、低濃度ｐ型領域４６に隣接する範囲（すなわち、ドリフト領域４８の上端部）に配置されている。低ライフタイム層５２は、高濃度ｎ型領域４４の下部に配置されており、アノードコンタクト領域４２の下部には配置されていない。低ライフタイム層５２内では、その外部に比べて、高密度に結晶欠陥が分布している。結晶欠陥は、キャリアの再結合中心として機能する。したがって、低ライフタイム層５２内では、その外部に比べて、キャリアのライフタイムが短い。低ライフタイム層５２の抵抗率は、４０〜８０Ω／ｃｍ２程度である。
【００２５】
低濃度ｐ型領域４６とドリフト領域４８の界面のｐｎ接合によって、ｐｎダイオードが構成されている。上部電極１４の電位が下部電極１６の電位よりも高くなると、上部電極１４から、アノードコンタクト領域４２、低濃度ｐ型領域４６、ドリフト領域４８及びカソード領域５０を介して下部電極１６へ電流が流れる。図１に示すようにアノードコンタクト領域４２の下部に低ライフタイム層５２が設けられていないと、ダイオードに流れる電流が低いときに生じる損失が低くなる。また、ダイオードに流れる電流が高いときには、低ライフタイム層５２によって低濃度ｐ型領域４６からドリフト領域４８へのホールの流入が抑制される。したがって、ダイオードへの印加電圧が順電圧から逆電圧に切り換えられるときに、ダイオードにリカバリ電流が流れ難い。
【００２６】
次に、半導体装置１０の製造方法について説明する。なお、本実施形態の製造方法は、ダイオード領域４０の製造工程に特徴を有する。したがって、ＩＧＢＴ領域２０の製造工程については、説明を省略する。
【００２７】
図２に示すように、ダイオード領域４０内全体がドリフト領域４８によって構成されている半導体基板（加工前の半導体基板１２）を用意する。まず、図３に示すように、半導体基板１２の上面１２ａに、ｐ型不純物であるボロンをイオン注入する（第１注入工程）。これによって、ｐ型不純物濃度を上昇させた第１注入領域４６ａを形成する。図示していないが、ここでは、低濃度ｐ型領域４６を形成すべき範囲に開口を有し、その他の範囲を覆うマスクを上面１２ａ上に形成し、そのマスクを介して半導体基板１２の上面１２ａにｐ型不純物を注入する。ここでは、注入されたｐ型不純物が、低濃度ｐ型領域４６を形成すべき深さ範囲で停止するように、注入エネルギーを調節してイオン注入を実施する。これによって、第１注入領域４６ａが形成される。なお、第１注入工程では、半導体基板１２内に結晶欠陥が形成される。但し、第１注入工程で注入されるｐ型不純物の濃度が低いので、半導体基板１２内に形成される結晶欠陥は少ない。したがって、図３では、第１注入工程で形成される結晶欠陥の図示を省略している。第１注入領域４６ａに注入されたｐ型不純物は、この段階では、活性化されていない。したがって、第１注入領域４６ａは、この段階では、ｐ型半導体の特性を示さない。
【００２８】
次に、図４に示すように、フォトリソグラフィによって、半導体基板１２の上面１２ａ上にマスク６０を形成する。マスク６０は、複数の開口を有している。各開口は、上面１２ａのうち、高濃度ｎ型領域４４を形成すべき範囲に配置されている。上面１２ａのその他の範囲は、マスク６０に覆われている。次に、マスク６０を介して半導体基板１２の上面１２ａにｎ型不純物を注入する（第２注入工程）。これによって、ｎ型不純物濃度を上昇させた第２注入領域４４ａを形成する。図３、４に示すように、第２注入工程でｎ型不純物が注入される範囲は、第１注入工程でｐ型不純物が注入される範囲の一部である。第２注入工程では、ｎ型不純物としてリンまたはヒ素を注入する。第２注入工程では、第１注入工程よりも高濃度にｎ型不純物を注入する。第２注入工程では、第１注入工程でｐ型不純物が注入された深さよりも浅い深さにｎ型不純物を注入する。したがって、第１注入領域４６ａよりも上側（上面１２ａ側）の領域の一部に、ｎ型不純物濃度が上昇した第２注入領域４４ａが形成される。なお、図４に示すように、第２注入工程では、半導体基板１２内に結晶欠陥５２ａが形成される。第２注入工程では、高濃度にｎ型不純物を注入するので、高密度に結晶欠陥５２ａが形成される。特に、第２注入工程では、第１注入工程で注入されたｐ型不純物（すなわち、ボロン）に比べて原子量が大きいリンまたはヒ素がｎ型不純物として注入される。このため、第２注入工程では、半導体基板１２内に結晶欠陥が形成され易い。したがって、結晶欠陥５２ａが高密度で形成される。結晶欠陥５２ａは、上面１２ａからイオン注入方向に沿って伸びやすい。したがって、第２注入領域４４ａの内部と、第２注入領域４４ａの下部の領域に結晶欠陥５２ａが分布する。すなわち、結晶欠陥５２ａは、第２注入領域４４ａから第１注入領域４６ａを経てドリフト領域４８の上端部に至る範囲に亘って分布する。また、ｎ型不純物が注入されない範囲（マスク６０に覆われた範囲）の半導体層には、結晶欠陥５２ａはほとんど形成されない。ｎ型不純物の注入後に、マスク６０を除去する。
【００２９】
次に、図５に示すように、フォトリソグラフィによって、半導体基板１２の上面１２ａ上にマスク６２を形成する。マスク６２は、複数の開口を有している。各開口は、上面１２ａのうち、アノードコンタクト領域４２を形成すべき範囲に配置されている。次に、マスク６２を介して半導体基板１２の上面１２ａにｐ型不純物（ボロン）を注入する（第３注入工程）。これによって、ｐ型不純物濃度が上昇した第３注入領域４２ａが形成される。第３注入工程では、第１注入工程よりも高濃度にｐ型不純物を注入する。なお、第３注入工程で注入するｐ型不純物の濃度は、第２注入工程で注入するｎ型不純物の濃度よりも低い。また、第３注入工程で注入されるｐ型不純物（ボロン）の原子量は、第２注入工程で注入されるｎ型不純物（リンまたはヒ素）の原子量よりも遥かに小さい。したがって、第３注入工程で形成される結晶欠陥は少ない。このため、図５では、第３注入工程で形成される結晶欠陥の図示を省略している。
【００３０】
次に、図６に示すように、半導体基板１２の上面１２ａにレーザ９０を照射する。ここでは、比較的波長が長いレーザ９０を照射して、第１注入領域４６ａの深さを加熱する。第１注入領域４６ａが加熱されることで、第１注入領域４６ａ内のｐ型不純物が活性化する。その結果、図６に示すように、第１注入領域４６ａが形成されていた領域に低濃度ｐ型領域４６が形成される。また、加熱によって、第１注入領域４６ａ内の結晶欠陥５２ａの大部分が消滅する。このため、結晶欠陥密度が低い低濃度ｐ型領域４６が形成される。なお、第２注入領域４４ａの内部では、高密度の結晶欠陥５２ａによってレーザ９０が乱される。このため、第２注入領域４４ａの下部の第１注入領域４６ａでは、温度が上昇し難い。このため、第２注入領域４４ａの下部（より詳細には、第２注入領域４４ａの下部の第１注入領域４６ａの下部）の結晶欠陥５２ａ（すなわち、ドリフト領域４８内の結晶欠陥５２ａ）が消滅することが抑制される。したがって、第２注入領域４４ａの下部のドリフト領域４８内には、高密度の結晶欠陥５２ａが残存する。ドリフト領域４８内に残存した結晶欠陥５２ａが、低ライフタイム層５２となる。
【００３１】
次に、図７に示すように、半導体基板１２の上面１２ａにレーザ９２を照射する。ここでは、レーザ９０よりも波長が短いレーザ９２を照射して、第２注入領域４４ａと第３注入領域４２ａの深さを加熱する。これによって、第２注入領域４４ａ内のｎ型不純物が活性化するとともに、第３注入領域４２ａ内のｐ型不純物が活性化する。その結果、図７に示すように、第２注入領域４４ａが形成されていた範囲に高濃度ｎ型領域４４が形成されるとともに、第３注入領域４２ａが形成されていた範囲にアノードコンタクト領域４２が形成される。また、加熱によって、第２注入領域４４ａ内の結晶欠陥５２ａの大部分が消滅するとともに、第３注入領域４２ａ内の結晶欠陥の大部分が消滅する。このため、結晶欠陥密度が低い高濃度ｎ型領域４４及びアノードコンタクト領域４２が形成される。
【００３２】
その後、図８に示すように、半導体基板１２の上面１２ａにトレンチを形成し、トレンチ内にゲート絶縁膜３８と制御電極３６を形成する。その後、層間絶縁膜１８、上部電極１４、カソード領域５０及び下部電極１６を形成することで、図１に示すダイオード領域４０が完成する。
【００３３】
上述した製造方法によれば、高濃度ｎ型領域４４の直下に低ライフタイム層５２が形成される。このため、高濃度ｎ型領域４４の位置と低ライフタイム層５２の位置が相対的にずれることを防止することができる。すなわち、低ライフタイム層５２を高濃度ｎ型領域４４に対して正確に位置決めして形成することができる。また、高濃度ｎ型領域４４はフォトリソグラフィ技術によって形成されるので、高濃度ｎ型領域４４を形成するときの位置精度は極めて高い。したがって、低ライフタイム層５２も極めて高い位置精度で形成される。このため、低ライフタイム層５２は、高濃度ｎ型領域４４以外の半導体領域に対しても、極めて高い位置精度で形成される。従来のように、ヘリウム線を照射する方法で低ライフタイム層を形成する場合には、メタルマスク（ヘリウム線をカットするための金属板に開口が設けられた部材）を介して半導体基板にヘリウム線が照射される。この方法では、メタルマスクと半導体基板とを位置合わせするときの精度が低く、低ライフタイム層を正確に形成することができなかった。これに対し、実施形態の方法によれば、フォトリソグラフィの精度で低ライフタイム層５２を形成することができ、極めて高い位置精度で低ライフタイム層５２を形成することができる。このため、この製造方法によれば、安定した品質で半導体装置１０を製造することができる。また、この製造方法では、高濃度ｎ型領域４４を形成するときに同時に低ライフタイム層５２の結晶欠陥５２ａが形成されるので、結晶欠陥５２ａを形成するための専用の工程を行うことなく低ライフタイム層５２を形成できる。したがって、この方法によれば、低コストで半導体装置１０を製造することができる。
【００３４】
なお、上述した実施形態では、高濃度ｎ型領域４４とアノードコンタクト領域４２の下側に低濃度ｐ型領域４６が設けられていた。しかしながら、低濃度ｐ型領域４６に代えて、低濃度ｎ型領域（高濃度ｎ型領域４４よりもｎ型不純物濃度が低いｎ型領域）が配置されていてもよい。このような構成では、アノードコンタクト領域４２と低濃度ｎ型領域の界面のｐｎ接合がｐｎダイオードを構成する。この構成でも、高濃度ｎ型領域４４の下部に低ライフタイム層５２を形成することができる。
【００３５】
また、図９に示すように、低濃度ｐ型領域４６の深さ方向中間部に、低濃度ｐ型領域４６を上下に分割するｎ型領域５４が設けられていてもよい。
【００３６】
また、図１０に示すように、ＩＧＢＴ領域２０内に低ライフタイム層５６が設けられていてもよい。ＩＧＢＴ領域２０内の低ライフタイム層５６の結晶欠陥は、エミッタ領域２２に対するｎ型不純物の注入濃度を高くすることで、上述した実施例と同様の原理で形成することができる。
【００３７】
また、上述した実施形態では、単一の半導体基板にダイオードとＩＧＢＴが設けられていたが、半導体基板にダイオードのみ、または、ＩＧＢＴのみが設けられている半導体装置に、本明細書に記載の技術を適用してもよい。
【００３８】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３９】
１０    ：半導体装置
１２    ：半導体基板
１４    ：上部電極
１６    ：下部電極
１８    ：層間絶縁膜
２０    ：ＩＧＢＴ領域
２２    ：エミッタ領域
２４    ：ボディ領域
２４ａ  ：ボディコンタクト領域
２４ｂ  ：低濃度ボディ領域
２６    ：ドリフト領域
３０    ：コレクタ領域
３４    ：ゲート電極
３６    ：制御電極
３８    ：ゲート絶縁膜
４０    ：ダイオード領域
４２    ：アノードコンタクト領域
４４    ：高濃度ｎ型領域
４６    ：低濃度ｐ型領域
４８    ：ドリフト領域
５０    ：カソード領域
５２    ：低ライフタイム層
５２ａ  ：結晶欠陥
【図１】
2018182080.tif 000003
【図２】
2018182080.tif 000004
【図３】
2018182080.tif 000005
【図４】
2018182080.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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