(57)【要約】【課題】ゲート絶縁膜へのホットキャリアの注入をさらに抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間の分離溝ＴＮＣ内を埋め込む分離絶縁膜ＳＩＳの上面に凹部ＨＬが形成されている。ｐ-ドリフト領域ＤＦＴは、分離溝ＴＮＣの下側に位置し、かつｐ+ドレイン領域ＤＣに接続されている。ゲート電極ＧＥは、凹部ＨＬ内を埋め込んでいる。ｐ-ドリフト領域ＤＦＴの下側であって凹部ＨＬの真下には、ｎ型不純物領域ＮＨが位置している。【選択図】図４
2018101683.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、前記主表面に分離溝を有する半導体基板と、
前記半導体基板の前記主表面に配置された、第１導電型のソース領域と、
前記ソース領域との間で前記分離溝を挟むように前記主表面に配置された、第１導電型のドレイン領域と、
前記分離溝の下側に位置し、かつ前記ドレイン領域に接続された、第１導電型のドリフト領域と、
前記分離溝内を埋め込み、かつ上面に凹部を有する分離絶縁膜と、
前記ソース領域と前記ドリフト領域とに挟まれる前記主表面に絶縁しながら対向し、かつ前記凹部内を埋め込むゲート電極と、
前記ドリフト領域の下側であって前記凹部の真下に位置する部分を有する、第２導電型の第１不純物領域とを備えた、半導体装置。
【請求項２】
前記第１不純物領域は前記凹部の真下にのみ位置する、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域から前記ドレイン領域へ向かう方向における前記ドリフト領域の長さがＬｄであり、
前記第１不純物領域は、前記分離溝の前記ソース領域側の端部から前記長さＬｄの３分の１の寸法の範囲内に位置している、請求項１に記載の半導体装置。
【請求項４】
前記第１不純物領域の前記ドレイン領域側の端部は、前記凹部の底部から前記分離溝の底部までの深さ方向の寸法分だけ前記凹部から前記ドレイン領域側へ離れた位置よりも前記ソース領域側に位置している、請求項１に記載の半導体装置。
【請求項５】
前記ドリフト領域の下側に位置する第２導電型の第１ウエル領域と、
前記ソース領域と前記ドリフト領域との間の前記主表面に位置する第２導電型の第２ウエル領域とをさらに備え、
前記第１ウエル領域は、前記第２ウエル領域よりも低い不純物濃度を有する、請求項１に記載の半導体装置。
【請求項６】
前記ドリフト領域内であって、前記凹部の真下に位置する、第１導電型の第２不純物領域をさらに備えた、請求項１に記載の半導体装置。
【請求項７】
前記第２不純物領域は、前記第１不純物領域の濃度ピークよりも低い濃度ピークを有する、請求項６に記載の半導体装置。
【請求項８】
前記第２不純物領域の前記ドレイン領域側の端部は、前記凹部の底部から前記分離溝の底部までの深さ方向の寸法分だけ前記凹部から前記ドレイン領域側へ離れた位置よりも前記ソース領域側に位置している、請求項６に記載の半導体装置。
【請求項９】
前記凹部は、複数の凹部分を有し、
前記第２不純物領域は、前記複数の凹部分のそれぞれの真下領域に位置する複数の第２領域部分を有している、請求項６に記載の半導体装置。
【請求項１０】
前記凹部は、複数の凹部分を有し、
前記第１不純物領域は、前記複数の凹部分のそれぞれの真下領域に位置する複数の第１領域部分を有している、請求項１に記載の半導体装置。
【請求項１１】
前記複数の凹部分の各々の幅は、前記複数の凹部分のうちの互いに隣り合う凹部分間の距離よりも大きい、請求項１０に記載の半導体装置。
【請求項１２】
主表面を有し、前記主表面に位置する分離溝と、前記主表面に位置する第１導電型のソース領域と、前記ソース領域との間で前記分離溝を挟むように前記主表面に位置する第１導電型のドレイン領域と、前記分離溝の下側に位置して前記ドレイン領域に接続された第１導電型のドリフト領域と、を有する半導体基板を形成する工程と、
前記分離溝内を埋め込み、かつ上面に凹部を有する分離絶縁膜を形成する工程と、
前記ドリフト領域の下側であって前記凹部の真下に位置する第２導電型の第１不純物領域を形成する工程と、
前記ソース領域と前記ドリフト領域とに挟まれる前記主表面の上にゲート絶縁膜を挟んで対向し、かつ前記凹部内を埋め込むゲート電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項１３】
前記上面に前記凹部を有する前記分離絶縁膜を形成する工程は、
前記分離溝内を埋め込む埋込絶縁膜を形成する工程と、
前記埋込絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔の内壁を覆う被覆絶縁膜を形成する工程とを有し、
前記第１不純物領域を形成する工程は、前記貫通孔を通じて第２導電型の不純物を前記半導体基板に導入する工程を有する、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧化のために、高耐圧ＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）トランジスタのゲートとドレインとの間にＳＴＩ（Shallow  Trench  Isolation）構造を用いることが知られている。このような構造は、たとえば特開２０１５−１６２５８１号公報、特開２００９−２７８１００号公報などに開示されている。
【０００３】
上記２つの公報には、分離溝内を埋め込む分離絶縁膜の上面に溝を形成し、その溝内にゲート電極の一部が埋め込まれた構成が開示されている。
【０００４】
上記２つの公報に記載の構成では、ホットキャリア注入（ＨＣＩ：Hot  Carrier  Injection）と呼ばれる現象を改善することが可能である。ここでホットキャリア注入とは、ＬＤＭＯＳトランジスタのドレイン電界によって加速され高いエネルギーを持ったキャリア（ホットキャリア）がゲート絶縁膜に注入されてトランジスタの特性（Ｉｄｓ、Ｖｔｈ）が変動する現象である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１６２５８１号公報
【特許文献２】特開２００９−２７８１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記２つの公報に記載の技術では、ゲート絶縁膜へのホットキャリアの注入を抑制する効果が十分でない場合がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置によれば、第１導電型のソース領域とドレイン領域との間の分離溝内を埋め込む分離絶縁膜の上面に凹部が形成されている。第１導電型のドリフト領域は、分離溝の下側に位置し、かつドレイン領域に接続されている。ゲート電極は、凹部内を埋め込んでいる。ドリフト領域の下側であって凹部の真下には、第２導電型の第１不純物領域が位置している。
【０００９】
一実施の形態の半導体装置の製造方法によれば、分離溝内を埋め込み、かつ上面に凹部を有する分離絶縁膜が形成される。ドリフト領域の下側であって凹部の真下に位置する第２導電型の第１不純物領域が形成される。ソース領域とドリフト領域とに挟まれる主表面の上にゲート絶縁膜を挟んで対向し、かつ凹部内を埋め込むゲート電極が形成される。
【発明の効果】
【００１０】
前記一実施の形態によれば、ゲート絶縁膜へのホットキャリアの注入をさらに抑制することが可能な半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す半導体装置の構成を示す断面図である。
【図３】図２に示すＬＤｐＭＯＳトランジスタ部の構成を示す平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】図４のＶ−Ｖ線に沿う不純物濃度分布を示す図である。
【図６】リセス下のｎ型不純物領域の位置を説明するための部分拡大断面図である。
【図７】リセス下のｎ型不純物領域の位置を説明するための部分拡大断面図である。
【図８】図４に示す半導体装置の製造方法の第１工程を示す断面図である。
【図９】図４に示す半導体装置の製造方法の第２工程を示す断面図である。
【図１０】図４に示す半導体装置の製造方法の第３工程を示す断面図である。
【図１１】図４に示す半導体装置の製造方法の第４工程を示す断面図である。
【図１２】図４に示す半導体装置の製造方法の第５工程を示す断面図である。
【図１３】図４に示す半導体装置の製造方法の第６工程を示す断面図である。
【図１４】図４に示す半導体装置の製造方法の第７工程を示す断面図である。
【図１５】図４に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１６】比較例における半導体装置のインパクトイオン化率分布を示す図である。
【図１７】実施の形態１における半導体装置のインパクトイオン化率分布を示す図である。
【図１８】図１６および図１７のＡ−Ａ線に沿う電界強度を示す図である。
【図１９】図１６および図１７のＡ−Ａ線に沿うインパクトイオン化発生率を示す図である。
【図２０】実施の形態１と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係を示す図である。
【図２１】実施の形態１と比較例との各々におけるオフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係を示す図である。
【図２２】比較例における半導体装置の等電位線を示す図である。
【図２３】実施の形態１における半導体装置の等電位線を示す図である。
【図２４】実施の形態２における半導体装置の構成を示す断面図である。
【図２５】図２４に示す半導体装置の製造方法を示す断面図である。
【図２６】実施の形態１および２と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係を示す図である。
【図２７】実施の形態１および２と比較例との各々におけるオフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係を示す図である。
【図２８】実施の形態３における半導体装置の構成を示す断面図である。
【図２９】図２８に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３０】図２８に示す半導体装置の製造方法の第２工程を示す断面図である。
【図３１】図２８に示す半導体装置の製造方法の第３工程を示す断面図である。
【図３２】図２８に示す半導体装置の製造方法の第４工程を示す断面図である。
【図３３】図２８に示す半導体装置の製造方法の第５工程を示す断面図である。
【図３４】比較例の半導体装置の製造方法の第１工程を示す断面図である。
【図３５】比較例の半導体装置の製造方法の第２工程を示す断面図である。
【図３６】実施の形態３の変形例における半導体装置の構成を示す断面図である。
【図３７】図３６に示す半導体装置の製造方法を示す断面図である。
【図３８】実施の形態１の構成をＬＤｎＭＯＳトランジスタにも適用できることを説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態の半導体装置ＣＨは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＩ、プリドライバ回路ＰＤＲ、アナログ回路ＡＮＡ、電源回路ＰＣ、ロジック回路ＬＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。
【００１３】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【００１４】
図２に示されるように、本実施の形態の半導体装置は、高耐圧ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタと、ロジックＣＭＯＳトランジスタと、バイポーラトランジスタとを含んでいる。
【００１５】
高耐圧ＣＭＯＳトランジスタは、ｎチャネル型ＬＤ（Laterally  Diffused）ＭＯＳトランジスタＬＮＴと、ｐチャネル型ＬＤＭＯＳトランジスタＬＰＴとを有している。またロジックＣＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタＮＴＲと、ｐチャネル型ＭＯＳトランジスタＰＴＲとを有している。
【００１６】
以下において、ｎチャネル型ＬＤＭＯＳトランジスタをｎＬＤＭＯＳトランジスタと記載し、ｐチャネル型ＬＤＭＯＳトランジスタをｐＬＤＭＯＳトランジスタと記載する。またｎチャネル型ＭＯＳトランジスタをｎＭＯＳトランジスタと記載し、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと記載する。
【００１７】
各トランジスタは、半導体基板ＳＵＢの主表面ＭＳに形成されている。各トランジスタの形成領域は、ＤＴＩ（Deep  Trench  Isolation）により電気的に分離されている。ＤＴＩは、半導体基板ＳＵＢの主表面ＭＳに形成された溝ＤＴＲと、その溝ＤＴＲ内を埋め込む絶縁膜ＢＩＬとを有している。
【００１８】
ロジックＣＭＯＳトランジスタの形成領域には、半導体基板ＳＵＢの基板領域ＳＢ上に、ｐ型ウエル領域ＰＷＬと、ｎ型ウエル領域ＮＷＬとが並んで配置されている。ｐ型ウエル領域ＰＷＬにはｎＭＯＳトランジスタＮＴＲが配置されており、ｎ型ウエル領域ＮＷＬにはｐＭＯＳトランジスタＰＴＲが配置されている。
【００１９】
ｎＭＯＳトランジスタＮＴＲの形成領域とｐＭＯＳトランジスタＰＴＲの形成領域とは、ＳＴＩ（Shallow  Trench  Isolation）により電気的に分離されている。ＳＴＩは、半導体基板ＳＵＢの主表面ＭＳに形成された分離溝ＴＮＣと、その分離溝ＴＮＣ内を埋め込む分離絶縁膜ＳＩＳとを有している。
【００２０】
ＳＴＩの分離溝ＴＮＣは、ＤＴＩの溝ＤＴＲよりも主表面ＭＳから浅く配置されている。ＳＴＩの分離溝ＴＮＣは、ｐ型ウエル領域ＰＷＬおよびｎ型ウエル領域ＮＷＬよりも浅く配置されている。
【００２１】
上記ｎＭＯＳトランジスタＮＴＲは、ｎ+ソース領域ＳＣと、ｎ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとは、互いに間隔をあけて半導体基板ＳＵＢの主表面ＭＳに配置されている。ゲート電極ＧＥは、ｎ+ソース領域ＳＣとｎ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁膜ＧＩを介在して配置されている。
【００２２】
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけて半導体基板ＳＵＢの主表面ＭＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁膜を介在して配置されている。
【００２３】
バイポーラトランジスタの配置領域には、半導体基板ＳＵＢの基板領域ＳＢ上に、ｎ+埋め込み領域ＢＬが配置されている。そのｎ+埋め込み領域ＢＬ上には、ｎ-ウエル領域ＨＷＬが配置されている。そのｎ-ウエル領域ＨＷＬ上には、ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが配置されている。ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとは、ｎ-ウエル領域ＨＷＬの一部を間に挟んで互いに隣り合っている。
【００２４】
ｐ型ウエル領域ＰＷＬにはｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとが配置されている。ｎ型ウエル領域ＮＷＬにはｎ+コレクタ領域ＣＣが配置されている。ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣによりバイポーラトランジスタＢＴＲが構成されている。
【００２５】
ｐ+ベース領域ＢＣとｎ+エミッタ領域ＥＣとの間、ｎ+エミッタ領域ＥＣとｎ+コレクタ領域ＣＣとの間にはＳＴＩが配置されている。これにより、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣおよびｎ+コレクタ領域ＣＣの各々は、互いに電気的に分離されている。
【００２６】
各不純物領域（ｎ+ソース領域ＳＣ、ｎ+ドレイン領域ＤＣ、ｐ+ベース領域ＢＣ、ｎ+エミッタ領域ＥＣ、ｎ+コレクタ領域ＣＣ）には、配線層ＩＮＣが電気的に接続されている。
【００２７】
具体的には、半導体基板ＳＵＢの主表面ＭＳ上を覆うように層間絶縁膜（図示せず）が配置されている。この層間絶縁膜には、各不純物領域に達するコンタクトホールＣＮが配置されている。このコンタクトホールＣＮ内には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
【００２８】
高耐圧ＣＭＯＳトランジスタのｐＬＤＭＯＳトランジスタについては、図３および図４を用いて以下に説明する。
【００２９】
図３および図４に示されるように、ｐＬＤＭＯＳトランジスタの配置領域には、半導体基板ＳＵＢの基板領域ＳＢ上に、ｎ+埋め込み領域ＢＬが配置されている。そのｎ+埋め込み領域ＢＬ上には、ｎ-ウエル領域ＨＷＬ（第１ウエル領域）が配置されている。そのｎ-ウエル領域ＨＷＬ上には、ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬ（第２ウエル領域）とが配置されている。ｎ-ウエル領域ＨＷＬは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。
【００３０】
ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬとは、ｐｎ接合を構成するように互いに隣り合っている。ｐ-ドリフト領域ＤＦＴとｎ型ウエル領域ＮＷＬとにより構成されるｐｎ接合は半導体基板ＳＵＢの主表面ＭＳから深さ方向に沿って延びている。
【００３１】
半導体基板ＳＵＢの主表面ＭＳにはＳＴＩが配置されている。このＳＴＩは、分離溝ＴＮＣと、分離絶縁膜ＳＩＳとを有している。分離溝ＴＮＣは、ｐ-ドリフト領域ＤＦＴに配置されている。つまりｐ-ドリフト領域ＤＦＴは、分離溝ＴＮＣの周囲を取り囲むとともに、分離溝ＴＮＣの下側に位置している。分離絶縁膜ＳＩＳは、分離溝ＴＮＣを埋め込んでいる。分離絶縁膜ＳＩＳの上面には、凹部ＨＬが配置されている。この凹部ＨＬの底面は分離絶縁膜ＳＩＳ内に位置している。つまり凹部ＨＬの底部はｐ-ドリフト領域ＤＦＴに達していない。
【００３２】
ｎ型ウエル領域ＮＷＬ内の主表面ＭＳには、ｐ+ソース領域ＳＣと、ｎ+コンタクト領域ＷＣとが配置されている。ｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣとは、互いに隣接している。ｐ+ソース領域ＳＣは、ｎ型ウエル領域ＮＷＬおよびｎ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｎ+コンタクト領域ＷＣは、ｎ型ウエル領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
【００３３】
ｐ-ドリフト領域ＤＦＴ内の主表面ＭＳには、ｐ+ドレイン領域ＤＣが配置されている。ｐ+ドレイン領域ＤＣは、分離溝ＴＮＣに隣接している。ｐ+ドレイン領域ＤＣは、ｐ-ドリフト領域ＤＦＴのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣとの間で分離溝ＴＮＣを挟んでいる。
【００３４】
ｐ+ソース領域ＳＣとｐ-ドリフト領域ＤＦＴとに挟まれる主表面ＭＳの上にゲート絶縁膜ＧＩを介在してゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ-ドリフト領域ＤＦＴとに挟まれる主表面ＭＳと絶縁されながら対向している。
【００３５】
ゲート電極ＧＥは、ＳＴＩの分離絶縁膜ＳＩＳ上に乗り上げており、かつ分離絶縁膜ＳＩＳの凹部ＨＬ内を埋め込んでいる。ゲート電極ＧＥは、凹部ＨＬ内を埋め込む部分からさらにドレイン領域ＤＣ側に延在している。このゲート電極ＧＥは、分離絶縁膜ＳＩＳを介在してｐ-ドリフト領域ＤＦＴおよびｎ-ウエル領域ＨＷＬの各々と対向している。
【００３６】
ｐ-ドリフト領域ＤＦＴの下側には、凹部ＨＬの真下に位置する部分を有するようにｎ型不純物領域ＮＨ（第１不純物領域）が配置されている。ｎ型不純物領域ＮＨは、ｐ-ドリフト領域ＤＦＴに接していてもよいが、ｐ-ドリフト領域ＤＦＴに接していなくてもよい。
【００３７】
図５に示されるように、ｎ型不純物領域ＮＨは、たとえば１×１０17ｃｍ-3〜６×１０17ｃｍ-3のｎ型不純物濃度ＣＡを有している。一方、ｎ型ウエル領域ＮＷＬは、たとえば５×１０15ｃｍ-3のｎ型不純物濃度ＣＢを有している。ｎ型不純物領域ＮＨとｎ型不純物濃度ＣＡとの境界は、たとえば１×１０16ｃｍ-3のｎ型不純物濃度を有する部分である。
【００３８】
図６に示されるように、本開示において凹部ＨＬの真下とは、凹部ＨＬの底面から分離溝ＴＮＣの底面までの距離Ｈと同じ寸法Ｈだけ凹部ＨＬを平面視で拡大した領域ＲＤＢ（図３の破線で示す領域）内の真下領域を意味する。
【００３９】
ここで、凹部ＨＬのドレイン領域ＤＣ側の端部ＨＬＤから上記寸法Ｈ分だけドレイン領域ＤＣ側の位置を位置Ｐ１とする。このとき、ｎ型不純物領域ＮＨのドレイン領域ＤＣ側の端部ＮＨＤは、位置Ｐ１よりもソース領域ＳＣ側に位置している。
【００４０】
また、凹部ＨＬのソース領域ＳＣ側の端部ＨＬＳから上記寸法Ｈ分だけソース領域ＳＣ側の位置を位置Ｐ２とする。このとき、ｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳは、位置Ｐ２よりもドレイン領域ＤＣ側に位置していることが好ましい。
【００４１】
またｎ型不純物領域ＮＨは凹部ＨＬの真下にのみ位置していることが好ましい。具体的には、ｎ型不純物領域ＮＨは、上記領域ＲＤＢ内に配置されており、平面視においてこの領域ＲＤＢからはみださないことが好ましい。なお平面視とは、たとえば図３に示されるように半導体基板ＳＵＢの主表面ＭＳに対して直交する方向から見た視点を意味する。
【００４２】
また、ｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳよりもドレイン領域ＤＣ側に位置している。またｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳは、ｐ-ドリフト領域ＤＦＴのソース領域ＳＣ側の端部ＤＦＴＳよりもドレイン領域ＤＣ側に位置している。
【００４３】
しかし図７に示されるように、ｎ型不純物領域ＮＨのソース側端部ＮＨＳは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳよりもソース領域ＳＣ側に位置していてもよい。またｎ型不純物領域ＮＨのソース側端部ＮＨＳは、ｐ-ドリフト領域ＤＦＴのソース領域ＳＣ側の端部ＤＦＴＳよりもソース領域ＳＣ側に位置していてもよい。
【００４４】
図４に示されるように、ソース領域ＳＣからドレイン領域ＤＣへ向かう方向（ソース−ドレイン方向）におけるドリフト領域ＤＦＴの長さはＬｄである。凹部ＨＬは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、上記長さＬｄの３分の１の寸法の範囲内に位置している。
【００４５】
具体的には、凹部ＨＬのドレイン領域ＤＣ側の端部ＨＬＤと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の寸法Ｌｈは、上記長さＬｄの３分の１以下である。
【００４６】
またｎ型不純物領域ＮＨも、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、ドリフト領域ＤＦＴの長さＬｄの３分の１の寸法の範囲内に位置している。
【００４７】
具体的には、ｎ型不純物領域ＮＨのドレイン領域ＤＣ側の端部ＮＨＤと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法は、上記長さＬｄの３分の１以下である。
【００４８】
またｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法は、上記長さＬｄの３分の１以下である。
【００４９】
また凹部ＨＬのソース領域ＳＣ側の端部ＨＬＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の寸法Ｌｓは、ゲート絶縁膜ＧＩの膜厚以上である。
【００５０】
半導体基板ＳＵＢの主表面ＭＳ上には、層間絶縁膜ＩＳが配置されている。層間絶縁膜ＩＳには、複数のコンタクトホールＣＮ１、ＣＮ２、ＣＮ３が配置されている。コンタクトホールＣＮ１は、ｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣの双方に達している。コンタクトホールＣＮ２は、ゲート電極ＧＥに達している。コンタクトホールＣＮ３は、ｐ+ドレイン領域ＤＣに達している。
【００５１】
各コンタクトホールＣＮ１、ＣＮ２、ＣＮ３の各々には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜ＩＳ上には複数の配線層ＩＮＣが配置されている。複数の配線層の各々はプラグ導電層ＰＬに接している。
【００５２】
これにより一の配線層ＩＮＣは、プラグ導電層ＰＬを介在してｐ+ソース領域ＳＣおよびｎ+コンタクト領域ＷＣの双方に電気的に接続されている。他の配線層ＩＮＣは、プラグ導電層ＰＬを介在してゲート電極ＧＥに電気的に接続されている。さらに他の配線層ＩＮＣは、プラグ導電層ＰＬを介在してｐ+ドレイン領域ＤＣに電気的に接続されている。
【００５３】
次に、本実施の形態の製造方法について図８〜図１５を用いて説明する。
図８に示されるように、ｐ-基板領域ＳＢ上にｎ-ウエル領域ＨＷＬが形成される。ｎ-ウエル領域ＨＷＬ上にｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＤＦＴとが形成される。これにより、ｐ-基板領域ＳＢ、ｎ-ウエル領域ＨＷＬ、ｎ型ウエル領域ＮＷＬおよびｐ型ドリフト領域ＤＦＴを内部に有する半導体基板ＳＵＢが準備される。
【００５４】
図９に示されるように、半導体基板ＳＵＢの主表面上に、たとえばシリコン酸化膜よりなるゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、たとえば数μｍ〜数十μｍの膜厚で形成される。このゲート絶縁膜ＧＩ上に、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなる導電膜ＧＥ１が形成される。この導電膜ＧＥ１上に、たとえばシリコン窒化膜よりなるハードマスク層ＨＭが形成される。導電膜ＧＥ１およびハードマスク層ＨＭの各々は、たとえば数十ｎｍの膜厚で形成される。
【００５５】
この後、通常の写真製版技術およびエッチング技術によりハードマスク層ＨＭがパターニングされる。このパターニングされたハードマスク層ＨＭをマスクとして、導電膜ＧＥ１、ゲート絶縁膜ＧＩおよび半導体基板ＳＵＢがエッチングされる。このエッチングにより、半導体基板ＳＵＢの主表面ＭＳに分離溝ＴＮＣが形成される。
【００５６】
図１０に示されるように、分離溝ＴＮＣ内を埋め込むように、たとえばシリコン酸化膜よりなる絶縁膜ＢＩ（埋込絶縁膜）が形成される。この絶縁膜ＢＩの形成においては、たとえば分離溝ＴＮＣ内を埋め込むように半導体基板ＳＵＢの主表面全体上に絶縁膜ＢＩが形成される。この後、たとえばＣＭＰ（Chemical  Mechanical  Polishing）でハードマスク層ＨＭの表面が露出するまで絶縁膜ＢＩが研磨される。これにより、絶縁膜ＢＩが分離溝ＴＮＣ内のみに残存される。
【００５７】
この後、通常の写真製版技術により、フォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１は、絶縁膜ＢＩの一部表面を露出する開口を有する。このフォトレジストパターンＰＲ１をマスクとして絶縁膜ＢＩがエッチングされる。このエッチングの後、フォトレジストパターンＰＲ１がたとえばアッシングなどにより除去される。
【００５８】
図１１に示されるように、上記のエッチングにより絶縁膜ＢＩを貫通してｐ型ドリフト領域ＤＦＴに達する貫通孔ＴＨが絶縁膜ＢＩに形成される。この貫通孔ＴＨを通じて半導体基板ＳＵＢにｎ型の不純物が注入される。ｎ型不純物のイオン注入の条件は、たとえば注入エネルギーが数百ｋｅＶ〜数ＭｅＶで、ドーズ量が１０12〜１０13ｃｍ-2である。このｎ型不純物の注入により、ｐ型ドリフト領域ＤＦＴの下側であって貫通孔ＴＨの真下領域にｎ型不純物領域ＮＨが形成される。
【００５９】
図１２に示されるように、貫通孔ＴＨの内壁面を覆い、かつハードマスク層ＨＭおよび絶縁膜ＢＩの各上面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜ＩＬ（被覆絶縁膜）が形成される。絶縁膜ＩＬは、たとえば貫通孔ＴＨの深さの１／３程度の膜厚で形成される。貫通孔ＴＨの内壁面を覆う絶縁膜ＩＬの上面により凹部ＨＬの内壁面が構成される。
【００６０】
この後、ドープドポリシリコンよりなる導電膜ＧＥ２が、凹部ＨＬ内を埋め込むように、かつ絶縁膜ＩＬの上面上を覆うように形成される。導電膜ＧＥ２は、たとえば数百ｎｍの膜厚で形成される。この後、たとえばＣＭＰで絶縁膜ＩＬの表面が露出するまで導電膜ＧＥ２が研磨される。
【００６１】
図１３に示されるように、上記のＣＭＰにより凹部ＨＬの内部にのみ導電膜ＧＥ２が残存される。この後、絶縁膜ＩＬの一部およびハードマスク層ＨＭがたとえばエッチングにより除去される。
【００６２】
図１４に示されるように、上記エッチング除去により導電膜ＧＥ１の表面が露出する。また上記エッチング除去により絶縁膜ＩＬは貫通孔ＴＨ内にのみ残存される。この貫通孔ＩＬ内に残存する絶縁膜ＩＬと絶縁膜ＢＩとにより分離絶縁膜ＳＩＳが形成される。
【００６３】
半導体基板ＳＵＢの主表面ＭＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ３が形成される。導電膜ＧＥ３は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ３、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２、ＧＥ３よりなるゲート電極ＧＥが形成される。
【００６４】
図１５に示されるように、ゲート電極ＧＥの側壁にサイドウォール上の側壁絶縁膜ＳＷが形成される。この後、イオン注入などにより半導体基板ＳＵＢの主表面ＭＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの主表面ＭＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。
【００６５】
図４に示されるように、層間絶縁膜ＩＳ、プラグ導電層ＰＬ、配線層ＩＮＣなどが形成されることにより、本実施の形態の半導体装置が製造される。
【００６６】
なお、図１５における導電膜ＧＥ１、ＧＥ２、ＧＥ３は、図４において１つのゲート電極ＧＥとして示されている。また図１５における絶縁膜ＩＬ、ＢＩは、図４において１つの分離絶縁膜ＳＩＳとして示されている。また、図１５における側壁絶縁膜ＳＷは図４において省略されている。
【００６７】
また図３におけるｎＬＤＭＯＳトランジスタＬＮＴは、上記ｐＭＯＳトランジスタＬＰＴとは逆導電型の構成を有している。具体的には、ｎ+埋め込み領域ＢＬ上に、ｐ-ウエル領域ＨＷＬ（第１ウエル領域）が配置されている。そのｐ-ウエル領域ＨＷＬ上には、ｎ-ドリフト領域ＤＦＴとｐ型ウエル領域ＮＷＬ（第２ウエル領域）とが配置されている。ｐ-ウエル領域ＨＷＬ内の主表面ＭＳには、ｎ+ソース領域ＳＣと、ｐ+コンタクト領域ＷＣとが形成されている。ｎ-ドリフト領域ＤＦＴ内の主表面ＭＳには、ｎ+ドレイン領域ＤＣが形成されている。ｎ-ドリフト領域ＤＦＴの下側には、凹部ＨＬの真下に位置する部分を有するようにｐ型不純物領域ＰＨ（第１不純物領域）が配置されている。
【００６８】
次に、本実施の形態の作用効果について、図４におけるｎ型不純物領域ＮＨを有しない比較例と対比して説明する。
【００６９】
ＢｉＣ−ＤＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）分野においては、図２に示されるように、ＬＤＭＯＳトランジスタ、ＣＭＯＳトランジスタおよびバイポーラトランジスタが混載される。このような分野においても、デザインスケーリングが進んできている。これにより従来のＬＯＣＯＳ（LoCal  Oxidation  of  Silicon）に代えてＳＴＩが用いられるようになってきている。
【００７０】
この場合、ＬＤＭＯＳトランジスタのドリフト領域にもＳＴＩが用いられることになる。ＳＴＩにおいては、分離溝のコーナー部の形状がシャープである。このため、ドレインに高電圧が印加された場合に電界が分離溝のコーナー部に集中しやすい。この電界集中により、ＳＴＩの端部でインパクトイオン化が発生しやすい。インパクトイオン化により発生した電子・ホール対は、界面準位を生成したり、散乱により酸化膜に注入される。これによりホットキャリア変動が大きくなるという問題が顕著になる。特にｐＬＤＭＯＳトランジスタにおいては、ゲート絶縁膜に電子が注入されることによりゲート絶縁膜が絶縁破壊を生じる。
【００７１】
そこで本発明者は、図４における本実施の形態の構成と、図４におけるｎ型不純物領域ＮＨを有しない比較例の構成とについて、デバイス・シミュレーションによってインパクトイオン化の抑制効果について調べた。その結果を図１６および図１７に示す。
【００７２】
図１６は比較例における半導体装置のインパクトイオン化率分布を示しており、図１７は本実施の形態における半導体装置のインパクトイオン化率分布を示している。この結果から、比較例においては、図１６に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が高くなっていることがわかる。これに対して本実施の形態においては、図１７に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が比較例よりも低くなっていることがわかる。
【００７３】
また本発明者は、図１６および図１７の各々のＡ−Ａ線に沿う電界強度と、インパクトイオン化発生率とを調べた。その結果を図１８および図１９に示す。
【００７４】
図１８は図１６および図１７のＡ−Ａ線に沿う電界強度を示し、図１９は図１６および図１７のＡ−Ａ線に沿うインパクトイオン化発生率を示している。図１８および図１９の結果から、本実施の形態においては比較例よりも電界強度およびインパクトイオン化発生率の双方が低くなっていることがわかる。特にＳＴＩのソース領域側の下端付近において、本実施の形態の電界強度およびインパクトイオン化発生率が、比較例よりも低くなっていることがわかる。
【００７５】
さらに本発明者は、本実施の形態と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係と、オフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係とについて調べた。その結果を図２０および図２１に示す。
【００７６】
図２０は本実施の形態と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係を示し、図２１は本実施の形態と比較例との各々におけるオフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係を示している。図２１および図２２の結果から、本実施の形態においては比較例に比べて、オン抵抗Ｒｓｐが１〜２％増加しているものの、オフ耐圧ＢＶｏｆｆを維持したままゲート電流Ｉｇを低下できることがわかる。
【００７７】
ここでゲート電流Ｉｇとは、半導体基板ＳＵＢとゲート電極ＧＥとの間にゲート絶縁膜ＧＩなどを介在して流れる電流のことである。このため、ゲート電流Ｉｇが小さいとは、ゲート電極ＧＥに半導体基板ＳＵＢから注入されるキャリアの量が少ないことを意味する。よって、ゲート電流Ｉｇが低減されるとの上記結果から、本実施の形態では比較例よりもゲート電極ＧＥ内へのホットキャリアの注入が抑制できていることがわかる。
【００７８】
加えて本発明者は、本実施の形態と比較例との各々において、測定素子に対し一定のストレスを与えたときの半導体基板内の電位分布について調べた。その結果を図２２および図２３に示す。
【００７９】
図２２は比較例における半導体装置の等電位線を示し、図２３は本実施の形態における半導体装置の等電位線を示している。このシミュレーションにおいては、オン耐圧８０Ｖの素子に対し、ゲート電圧Ｖｇを−１．３Ｖとし、かつドレイン電圧Ｖｄを−８０Ｖとして電位分布を観察した。
【００８０】
図２２および図２３の結果から、比較例においてはＳＴＩのソース領域側の下端において−１０Ｖとなっているのに対し、本実施の形態においてはＳＴＩのソース領域側の下端において−８Ｖとなっている。また本実施の形態においては、比較例よりもＳＴＩのソース領域側の端部近傍において等電位線の間隔が広がっており、電界が緩和されていることがわかる。
【００８１】
これらの結果から、本実施の形態においては、ｎ型不純物領域ＮＨ（図４）が配置されたことによって、ＳＴＩ端部における電界が緩和され、それによりインパクトイオン化が抑えられたことでホットキャリアのゲート電極ＧＥへの注入がさらに抑制されたと考えられる。
【００８２】
以上より、本実施の形態においては図４に示すようにｐ型ドリフト領域ＤＦＴの下側であって凹部ＨＬの真下領域にｎ型不純物領域ＮＨが配置されている。このため、上記のとおりオフ耐圧ＢＶｏｆｆを維持したままゲート電極ＧＥへのホットキャリアの注入がさらに抑制でき、その結果、ゲート電流Ｉｇを抑制することができる。
【００８３】
また本実施の形態において凹部ＨＬの真下領域にのみｎ型不純物領域ＮＨが配置されている場合には、ゲート電極ＧＥへのホットキャリアの注入を抑制しつつ、ＲＥＳＵＲＦ（REduced  SURface  Field）効果により高耐圧を得ることもできる。以下、そのことを説明する。
【００８４】
図４の構成において、仮に凹部ＨＬが分離絶縁膜ＳＩＳに設けられておらず、かつｎ型不純物領域ＮＨが分離溝ＴＮＣの真下領域の全体に配置されている場合について想定する。この場合、ｎ型不純物領域ＮＨが分離溝ＴＮＣの真下領域の全体に配置されているため、ｐ-ドリフト領域ＤＦＴとｎ-ウエル領域ＨＷＬとの横方向の接合により得られるＲＥＳＵＲＦ効果が得られなくなる。この結果、電界集中が生じやすくなり、耐圧が低下する。
【００８５】
係る耐圧の低下を抑えるためには、ｐ-ドリフト領域ＤＦＴのｐ型不純物濃度を高くする必要がある。しかしｐ-ドリフト領域ＤＦＴのｐ型不純物濃度を高くすると、ＳＴＩの端部近傍での電界集中が促進される。これによりゲート電極ＧＥへのホットキャリアの注入が促進される。
【００８６】
これに対して本実施の形態では、凹部ＨＬの真下領域にのみｎ型不純物領域ＮＨが配置されている。このためｐ-ドリフト領域ＤＦＴとｎ-ウエル領域ＨＷＬとの横方向の接合長さを十分に確保することができる。これにより、ＲＥＳＵＲＦ効果によって高耐圧を得ることができる。
【００８７】
つまり、空乏層がｐ-ドリフト領域ＤＦＴとｎ-ウエル領域ＨＷＬとのｐｎ接合部から上下に拡がり、これにより電界分布が均一化され電界集中が緩和される結果、耐圧が向上する。
【００８８】
また高耐圧を得るためにｐ-ドリフト領域ＤＦＴのｐ型不純物濃度を高くする必要がない。このためｐ-ドリフト領域ＤＦＴのｐ型不純物濃度を高くした場合に生じるホットキャリア注入促進も生じない。
【００８９】
以上より、ゲート電極ＧＥへのホットキャリアの注入を抑制しつつ、ＲＥＳＵＲＦ効果により高耐圧を得ることもできる。
【００９０】
また本実施の形態においては、ｎ型不純物領域ＮＨは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、ドリフト領域ＤＦＴの長さＬｄの３分の１の寸法の範囲内に位置している。このような範囲内にｎ型不純物領域ＮＨが位置していることにより、上述したＲＥＳＵＲＦ効果による高耐圧を維持することができる。
【００９１】
また仮に凹部ＨＬのソース領域ＳＣ側の端部ＨＬＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の寸法Ｌｓがゲート絶縁膜ＧＩの膜厚未満である場合、その薄い分離絶縁膜ＳＩＳの部分を通過してホットキャリアがゲート電極ＧＥに注入されやすくなる。このため上記寸法Ｌｓがゲート絶縁膜ＧＩの膜厚以上であることにより、その薄い分離絶縁膜ＳＩＳの部分を通じてゲート電極ＧＥにホットキャリアが注入されることが抑制される。
【００９２】
またｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法が上記ドリフト領域ＤＦＴの長さＬｄの３分の１以下である。これにより、ｎ型不純物領域ＮＨによって、ゲート電極ＧＥへのホットキャリアの注入を十分に抑制することができる。
【００９３】
また図６に示されるように、ｎ型不純物領域ＮＨのドレイン領域ＤＣ側の端部ＮＨＤは、上記位置Ｐ１よりもソース領域ＳＣ側に位置している。これによりゲート電極ＧＥへのホットキャリアの注入が抑制されるとともに、上記のＲＥＳＵＲＦ効果を得ることができる。
【００９４】
また図４に示されるように、ｎ型ウエル領域ＮＷＬよりもｎ型不純物濃度の低いｎ+ウエル領域がｐ+ドリフト領域ＤＦＴと横方向に沿って接続されてｐｎ接合を構成している。これにより上記のＲＥＳＵＲＦ効果を得ることができる。
【００９５】
（実施の形態２）
図２４に示されるように、本実施の形態の構成は実施の形態１の構成と比較してｐ型不純物領域ＰＨ（第２不純物領域）が追加されている点において異なる。ｐ型不純物領域ＰＨは、ｐ-ドリフト領域ＤＦＴよりも高いｐ型不純物濃度を有している。このｐ型不純物領域ＰＨは、ｎ型不純物領域ＮＨの濃度ピークよりも低い濃度ピークを有していることが好ましい。
【００９６】
ｐ型不純物領域ＰＨは、凹部ＨＬの真下領域に配置されている。ｐ型不純物領域ＰＨは、ｐ-ドリフト領域ＤＦＴ内に配置されていれば、分離絶縁膜ＳＩＳに接していてもよく、また接していなくてもよい。ｐ型不純物領域ＰＨは、ｎ型不純物領域ＮＨと深さ方向に間隔をあけて配置されていることが好ましい。
【００９７】
ｐ型不純物領域ＰＨのドレイン領域ＤＣ側の端部ＰＨＤは、図６で説明した位置Ｐ１よりもソース領域ＳＣ側に位置している。ｐ型不純物領域ＰＨのソース領域ＳＣ側の端部ＰＨＳは、図６で説明した位置Ｐ２よりもドレイン領域ＤＣ側に位置していることが好ましい。
【００９８】
またｐ型不純物領域ＰＨは、凹部ＨＬの真下領域のみに配置されていることが好ましい。具体的にはｐ型不純物領域ＰＨは、平面視において図３で説明した領域ＲＤＢ内に配置されており、この領域ＲＤＢからはみださないことが好ましい。
【００９９】
またｐ型不純物領域ＰＨのソース領域ＳＣ側の端部ＰＨＳは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳよりもドレイン領域ＤＣ側に位置している。またｐ型不純物領域ＰＨのソース領域ＳＣ側の端部ＰＨＳは、ｐ-ドリフト領域ＤＦＴのソース側端部ＤＦＴＳよりもドレイン領域ＤＣ側に位置している。
【０１００】
しかし図７に示すｎ型不純物領域ＮＨと同様に、ｐ型不純物領域ＰＨのソース側端部ＰＨＳは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳよりもソース領域ＳＣ側に位置していてもよい。またｐ型不純物領域ＰＨのソース側端部ＰＨＳは、ｐ-ドリフト領域ＤＦＴのソース領域ＳＣ側の端部ＤＦＴＳよりもソース領域ＳＣ側に位置していてもよい。
【０１０１】
またｐ型不純物領域ＰＨは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、ドリフト領域ＤＦＴの長さＬｄの３分の１の寸法の範囲内に位置している。
【０１０２】
具体的には、ｐ型不純物領域ＰＨのドレイン領域ＤＣ側の端部ＰＨＤと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法は、上記ドリフト領域ＤＦＴの長さＬｄの３分の１以下である。
【０１０３】
またｐ型不純物領域ＰＨのソース領域ＳＣ側の端部ＰＨＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法は、上記ドリフト領域ＤＦＴの長さＬｄの３分の１以下である。
【０１０４】
なお本実施の形態の上記以外の構成は、上述した実施の形態１の構成をほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０５】
次に、本実施の形態の半導体装置の製造方法について図２５を用いて説明する。
本実施の形態の製造方法は、まず図８〜図１０に示す実施の形態１の工程と同様の工程を経る。この後、本実施の形態においては図２５に示されるように、絶縁膜ＢＩの貫通孔ＴＨを通じてｎ型不純物およびｐ型不純物が半導体基板ＳＵＢに注入される。これにより、ｎ型不純物領域ＮＨとｐ型不純物領域ＰＨとが半導体基板ＳＵＢに形成される。
【０１０６】
ｐ型不純物領域ＰＨを形成するためのｐ型不純物のイオン注入条件は、たとえばエネルギーが数十ｋｅＶで、ドーズ量が１０11〜１０12ｃｍ-2である。このｐ型不純物のイオン注入は、注入イオンのノックオンを防ぐため、ｎ型不純物領域ＮＨを形成するためのｎ型不純物のイオン注入よりも先に行われることが好ましい。
【０１０７】
この後、本実施の形態の製造方法は、図１２〜図１５に示す実施の形態１の工程と同様の工程を経る。これにより、図２４に示される本実施の形態の半導体装置が製造される。
【０１０８】
次に、本実施の形態の作用効果について説明する。
本発明者は、本実施の形態におけるオン抵抗Ｒｓｐおよびゲート電流Ｉｇの関係と、オフ耐圧ＢＶｏｆｆおよびゲート電流Ｉｇの関係とについて調べた。その結果を図２６および図２７に示す。
【０１０９】
図２６は本実施の形態と実施の形態１と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係を示している。また図２７は本実施の形態と実施の形態１と比較例との各々におけるオフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係を示している。図２６および図２７の結果から、本実施の形態においては比較例に比べてゲート電流Ｉｇを低減できるとともに、実施の形態１に比べて、オン抵抗Ｒｓｐをさらに低減できることがわかる。
【０１１０】
以上より、本実施の形態によれば、凹部ＨＬの真下にｐ型不純物領域ＰＨが追加されたことにより、ゲート電流Ｉｇを低減できるとともに、オン抵抗Ｒｓｐをさらに低減することができる。
【０１１１】
また仮にｐ型不純物領域ＰＨがｎ型不純物領域ＮＨの濃度ピークよりも高い濃度ピークを有する場合、ｎ型不純物領域ＮＨによる電界緩和の効果がｐ型不純物領域ＰＨにより相殺されるおそれがある。
【０１１２】
本実施の形態においては、ｐ型不純物領域ＰＨは、ｎ型不純物領域ＮＨの濃度ピークよりも低い濃度ピークを有している。これによりｎ型不純物領域ＮＨによる電界緩和の効果がｐ型不純物領域ＰＨにより相殺されることが抑制される。
【０１１３】
またｐ型不純物領域ＰＨのドレイン領域ＤＣ側の端部ＰＨＤは、凹部ＨＬの底部から分離溝ＴＮＣの底部までの深さ方向の寸法Ｈ分だけ、凹部ＨＬからドレイン領域ＤＣ側へ離れた位置よりもソース領域ＳＣ側に位置している。これにより、ゲート電極ＧＥへのホットキャリアの注入が抑制されるとともに、上記のＲＥＳＵＲＦ効果を得ることができる。
【０１１４】
（実施の形態３）
図２８に示されるように、本実施の形態の半導体装置は、実施の形態１の構成と比較して、凹部ＨＬが複数個の凹部分ＨＬＰを有している点と、ｎ型不純物領域ＮＨが複数個のｎ型領域部分（第１領域部分）ＮＨＰを有している点とにおいて異なっている。
【０１１５】
複数個の凹部分ＨＬＰは、平面視において互いに間隔を隔てて並走するように配置されている。つまり、平面視において複数個の凹部分ＨＬＰはいわゆる短冊状に形成されている。複数個の凹部分ＨＬＰの各々の幅ＷＡは、複数個の凹部分ＨＬＰのうち互いに隣り合う凹部分ＨＬＰ間の距離ＷＢよりも大きい。
【０１１６】
また複数個のｎ型領域部分ＮＨＰの各々は、互いに間隔を隔てて配置されている。複数個のｎ型領域部分ＮＨＰの各々は、複数個の凹部分ＨＬＰの各々の真下領域に配置されている。
【０１１７】
本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１８】
次に、本実施の形態の半導体装置の製造方法について図２９〜図３３を用いて説明する。なお図２９〜図３３においては２つの凹部分ＨＬＰと２つのｎ型領域部分が示されているが、図２４に示されるように３つの凹部分ＨＬＰと３つのｎ型領域部分が設けられてもよい。
【０１１９】
本実施の形態の製造方法は、まず図８、図９に示す実施の形態１の工程と同様の工程を経る。この後、本実施の形態においては図２９に示されるように、通常の写真製版技術により、フォトレジストパターンＰＲ２が形成される。このフォトレジストパターンＰＲ２は、絶縁膜ＢＩの一部表面を露出する開口を有する。このフォトレジストパターンＰＲ２をマスクとして絶縁膜ＢＩがエッチングされる。このエッチングの後、フォトレジストパターンＰＲ２がたとえばアッシングなどにより除去される。
【０１２０】
図３０に示されるように、上記のエッチングにより絶縁膜ＢＩを貫通してｐ型ドリフト領域ＤＦＴに達する複数の貫通孔部ＴＨＰが絶縁膜ＢＩに形成される。この複数の貫通孔部ＴＨＰを通じて半導体基板ＳＵＢにｎ型の不純物が注入される。ｎ型不純物のイオン注入の条件は、たとえば注入エネルギーが数百ｋｅＶ〜数ＭｅＶで、ドーズ量が１０12〜１０13ｃｍ-2である。このｎ型不純物の注入により、複数の貫通孔部ＴＨＰの各々の真下領域であってｐ型ドリフト領域ＤＦＴの下側に複数のｎ型領域部分ＮＨＰが形成される。複数のｎ型領域部分ＮＨＰによりｎ型不純物領域ＮＨが構成される。
【０１２１】
図３１に示されるように、複数の貫通孔部ＴＨＰの各々の内壁面を覆い、かつハードマスク層ＨＭおよび絶縁膜ＢＩの各上面を覆うように、たとえばシリコン酸化膜よりなる絶縁膜ＩＬが形成される。絶縁膜ＩＬは、たとえば貫通孔部ＴＨＰの深さの１／３程度の膜厚で形成される。貫通孔部ＴＨＰの内壁面を覆う絶縁膜ＩＬの上面により凹部分ＨＬＰの内壁面が構成される。
【０１２２】
この後、ドープドポリシリコンよりなる導電膜ＧＥ２が、複数の凹部分ＨＬＰ内を埋め込むように、かつ絶縁膜ＩＬの上面上を覆うように形成される。導電膜ＧＥ２は、たとえば数百ｎｍの膜厚で形成される。この後、たとえばＣＭＰで絶縁膜ＩＬの表面が露出するまで導電膜ＧＥ２が研磨される。
【０１２３】
図３２に示されるように、上記のＣＭＰにより複数の凹部分ＨＬＰの各々の内部にのみ導電膜ＧＥ２が残存される。この後、絶縁膜ＩＬの一部およびハードマスク層ＨＭがたとえばエッチングにより除去される。
【０１２４】
図３３に示されるように、上記エッチング除去により導電膜ＧＥ１の表面が露出する。また上記エッチング除去により絶縁膜ＩＬは貫通孔ＴＨ内にのみ残存される。この貫通孔ＩＬ内に残存する絶縁膜ＩＬと絶縁膜ＢＩとにより分離絶縁膜ＳＩＳが形成される。
【０１２５】
半導体基板ＳＵＢの主表面ＭＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ３が形成される。導電膜ＧＥ３は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ３、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２、ＧＥ３よりなるゲート電極ＧＥが形成される。
【０１２６】
この後、本実施の形態の製造方法は、図１５に示す実施の形態１の工程と同様の工程を経る。これにより、図２８に示されるのと同等の構成を有する本実施の形態の半導体装置が製造される。
【０１２７】
次に、本実施の形態の作用効果について図３４〜図３５に示す比較例と対比して説明する。
【０１２８】
比較例においては、図３４に示されるように、幅の広い１つの凹部ＨＬが形成される。この場合、導電膜ＧＥ２が形成され、図３５に示されるように導電膜ＧＥ２がエッチバックされると、導電膜ＧＥ２は凹部ＨＬを埋め込むことができない。この場合、導電膜ＧＥ２は、凹部ＨＬの側壁にのみ、サイドウォール形状で残る。
【０１２９】
これに対して本実施の形態においては、図２８に示されるように凹部ＨＬが複数の凹部分ＨＬＰを有している。このため、１つの凹部分ＨＬＰの幅ＷＡを小さくしつつも、複数の凹部分ＨＬＰ全体の幅（たとえば３×ＷＡ＋２×ＷＢ）を大きく確保することができる。
【０１３０】
このためゲート電極ＧＥへのホットキャリアの注入を抑制できながら、各凹部分ＨＬＰを導電膜ＧＥ２で埋め込むことが可能となる。
【０１３１】
また本実施の形態の製造方法においては、実施の形態１と比較して、フォトマスクを追加することなく複数の凹部分ＨＬＰを形成することができる。
【０１３２】
また凹部ＨＬの幅Ｌｔ（図１参照）が大きくなると、電界が緩和されて寿命（ΔＴＴＦ）が向上する（以下の論文参照）。このため寿命向上の観点からは凹部ＨＬの幅が大きいことが好ましい。
【０１３３】
論文：H.  Fujii  et  al.,  "A  Recessed  Gate  LDMOSFET  for  Alleviating  HCI  Effects",  Proceedings  of  the  2016  28th  ISPSD,  June  12-16,  2016,  Prague,  Czech  Republic,  pp.167-170
そこで本実施の形態では、複数の凹部分ＨＬＰの各々の幅ＷＡは、複数の凹部分ＨＬＰのうちの互いに隣り合う凹部分ＨＬＰ間の距離ＷＢよりも大きく設定されている。これにより、複数の凹部分ＨＬＰの幅ＷＡの合計を可能な限り大きく確保することが可能となり、寿命が向上する。
【０１３４】
なお、図３６に示されるように、実施の形態３の構成に、ｐ型不純物領域ＰＨが追加されてもよい。ｐ型不純物領域ＰＨは、複数のｐ型領域部分ＰＨＰを有している。複数のｐ型領域部分ＰＨＰの各々は、複数の凹部分ＨＬＰの各々の真下領域に配置されている。
【０１３５】
この変形例は、図３０に示す実施の形態３の製造工程に代えて、図３７に示すようにｎ型不純物だけでなく、ｐ型不純物も注入することにより製造される。これ以外の上記変形例の製造方法は、実施の形態３とほぼ同じであるため、その説明は繰り返さない。
【０１３６】
この変形例においては、複数のｐ型領域部分ＰＨＰを有するｐ型不純物領域ＰＨが追加されることにより、実施の形態２と同様の作用効果を得ることができる。
【０１３７】
なお上記の実施の形態１〜３においては、ｐＬＤＭＯＳトランジスタについて説明したが、本開示は図３８に示すようなｎＬＤＭＯＳトランジスタにも適用することができる。この場合においても上記と同様の作用効果を得ることができる。
【０１３８】
また上記においてはｐＬＤＭＯＳトランジスタおよびｎＬＤＭＯＳトランジスタについて説明した。しかし、本開示はｐＬＤＭＩＳ（Laterally  Diffused  Metal  Insulator  Semiconductor）トランジスタまたはｎＬＤＭＩＳトランジスタのようにゲート絶縁膜ＧＩがシリコン酸化膜以外の材質のものにも同様に適用することができる。
【０１３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４０】
ＡＮＡ  アナログ回路、ＢＣ  ベース領域、ＢＩＬ，ＩＬ  絶縁膜、ＢＬ  ｎ+埋め込み領域、ＢＴＲ  バイポーラトランジスタ、ＣＨ  半導体装置、ＣＮ，ＣＮ１，ＣＮ２，ＣＮ３  コンタクトホール、ＤＣ  ドレイン領域、ＤＦＴ  ｐ型ドリフト領域、ＤＦＴＳ，ＮＨＳ，ＰＨＳ，ＴＮＣＳ  ソース側端部、ＨＬＤ，ＮＨＤ，ＰＨＤ  ドレイン側端部、ＤＲＩ  ドライバ回路、ＤＴＲ  溝、ＥＣ  エミッタ領域、ＧＥ  ゲート電極、ＧＥ１，ＧＥ２，ＧＥ３  導電膜、ＧＩ  ゲート絶縁膜、ＨＬ  凹部、ＨＬＰ  凹部分、ＨＭ  ハードマスク層、ＨＷＬ  ウエル領域、ＩＮＣ  配線層、ＩＯＣ  入出力回路、ＩＳ  層間絶縁膜、ＬＣ  ロジック回路、ＬＮＴ  ｎＬＤＭＯＳトランジスタ、ＬＰＴ  ｐＬＤＭＯＳトランジスタ、ＭＳ  主表面、ＮＨ  ｎ型不純物領域、ＮＨＰ  ｎ型領域部分、ＮＴＲ  ｎＭＯＳトランジスタ、ＮＷＬ  ｎ型ウエル領域、Ｐ１，Ｐ２  位置、ＰＣ  電源回路、ＰＤＲ  プリドライバ回路、ＰＨ  ｐ型不純物領域、ＰＨＰ  ｐ型領域部分、ＰＬ  プラグ導電層、ＰＲ１，ＰＲ２  フォトレジスト、ＰＴＲ  ｐＭＯＳトランジスタ、ＰＷＬ  ｐ型ウエル領域、ＳＢ  基板領域、ＳＣ  ソース領域、ＳＩＳ  分離絶縁膜、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＨ  貫通孔、ＴＨＰ  貫通孔部、ＴＮＣ  分離溝、ＷＣ  コンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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