(57)【要約】【課題】高耐圧のＭＩＳＦＥＴを有する半導体装置において、当該ＭＩＳＦＥＴの面積の増大を防ぎつつ、当該ＭＩＳＦＥＴの耐圧の向上を実現する。【解決手段】高耐圧のＭＩＳＦＥＴＱ２のゲート電極Ｇ２を含むゲートパターンの高さを、低耐圧のＭＩＳＦＥＴＱ１のゲート電極Ｇ１を含むゲートパターンの高さよりも高く形成し、ＭＩＳＦＥＴＱ２のソース・ドレイン領域を構成するｎ＋型半導体領域Ｄ２を、ＭＩＳＦＥＴＱ１のソース・ドレイン領域を構成するｎ＋型半導体領域Ｄ１よりも深く形成する。【選択図】図１
2018182156.tif 000002
【特許請求の範囲】
【請求項１】
第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の上面に接し、前記第１ゲート電極の側面を露出する第１膜と、
前記第１領域の前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板の前記主面に形成された第２ソース・ドレイン領域と、
を有し、
前記第１ソース・ドレイン領域は、第１導電型の第１半導体領域を含み、前記第２ソース・ドレイン領域は、前記第１導電型の第２半導体領域を含んでおり、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、
前記第１ゲート絶縁膜、前記第１ゲート電極および前記第１膜を含む第１ゲートパターンの高さは、前記第２ゲート絶縁膜および前記第２ゲート電極を含む第２ゲートパターンの高さよりも高く、
前記第１半導体領域の深さは、前記第２半導体領域の深さよりも深い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
第３領域の前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の側面に、内部に電荷蓄積部を有する第１絶縁膜を介して形成された第４ゲート電極と、
前記半導体基板の主面に形成された第３ソース・ドレイン領域と、
を含むメモリセルをさらに有し、
前記第３ソース・ドレイン領域は、前記第１導電型の第３半導体領域を含んでおり、
前記第４ゲート電極は、前記半導体基板上に前記第１絶縁膜を介して形成されており、
前記第１ゲートパターンの高さは、前記第３ゲート絶縁膜および前記第３ゲート電極を含む第３ゲートパターンの高さよりも高く、
前記第１半導体領域の深さは、前記第３半導体領域の深さよりも深い、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ゲートパターンの側面を覆う第１サイドウォールと、
前記第２ゲートパターンの側面を覆う第２サイドウォールと、
をさらに有し、
前記第１サイドウォールの高さは、前記第２サイドウォールの高さよりも高い、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１膜の上面は、第１金属膜により覆われており、
前記第１金属膜は、前記第１ゲートパターンを構成している、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ソース・ドレイン領域は、前記第１半導体領域よりも不純物濃度が低い前記第１導電型の第４半導体領域を有し、
前記第２ソース・ドレイン領域は、前記第２半導体領域よりも不純物濃度が低い前記第１導電型の第５半導体領域を有し、
前記第４半導体領域は、前記第１半導体領域と、前記第１ゲート電極の直下の前記半導体基板の前記主面との間に配置されており、
前記第５半導体領域は、前記第２半導体領域と、前記第２ゲート電極の直下の前記半導体基板の前記主面との間に配置されている、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第１膜は、
第２絶縁膜と、
前記第２絶縁膜上に形成されたシリコン膜と、
を有し、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜を含む、半導体装置。
【請求項７】
第１領域、第２領域および第３領域を有する半導体基板と、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１領域の前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板の前記主面に形成された第２ソース・ドレイン領域と、
前記第３領域の前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の側面に、内部に電荷蓄積部を有する第１絶縁膜を介して形成された第４ゲート電極と、
前記半導体基板の主面に形成された第３ソース・ドレイン領域と、
前記半導体基板上に順に形成された第１層間絶縁膜および第２層間絶縁膜と、
前記第１層間絶縁膜および前記第２層間絶縁膜を貫通し、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域および前記第３ソース・ドレイン領域のそれぞれに電気的に接続された複数の導電性接続部と、
を有し、
前記第１ソース・ドレイン領域は、第１導電型の第１半導体領域を含み、前記第２ソース・ドレイン領域は、前記第１導電型の第２半導体領域を含み、前記第３ソース・ドレイン領域は、前記第１導電型の第３半導体領域を含んでおり、
前記第４ゲート電極は、前記半導体基板上に前記第１絶縁膜を介して形成されており、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、前記第３ゲート電極、前記第４ゲート電極および前記第３ソース・ドレイン領域は、メモリセルを構成しており、
前記第１層間絶縁膜は、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれの上面を露出し、前記第２層間絶縁膜は、前記第１ゲート電極、前記第２ゲート電極および前記第３ゲート電極のそれぞれの前記上面を覆っており、
前記第１半導体領域の深さは、前記第２半導体領域および前記第３半導体領域のそれぞれの深さよりも深い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ゲート電極の側面を覆う第１サイドウォールと、
前記第２ゲート電極の側面を覆う第２サイドウォールと、
前記第３ゲート電極の側面を覆う第３サイドウォールと、
をさらに有し、
前記第１ゲート電極のゲート長方向における前記第１サイドウォールの上面の幅は、前記第２ゲート電極のゲート長方向における前記第２サイドウォールの上面の幅、および、前記第３ゲート電極のゲート長方向における前記第３サイドウォールの上面の幅のいずれよりも大きい、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１半導体領域の深さは、前記第２半導体領域および前記第３半導体領域のそれぞれの深さよりも２倍以上大きい深さを有する、半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第２ゲート電極は、第３金属膜を含む、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２ゲート電極は、第２金属膜および前記第３金属膜を含み、
前記第２金属膜は、前記第３金属膜の下面および側面を覆っている、半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記第１ソース・ドレイン領域は、前記第１半導体領域よりも不純物濃度が低い前記第１導電型の第４半導体領域を有し、
前記第２ソース・ドレイン領域は、前記第２半導体領域よりも不純物濃度が低い前記第１導電型の第５半導体領域を有し、
前記第３ソース・ドレイン領域は、前記第３半導体領域よりも不純物濃度が低い前記第１導電型の第６半導体領域を有し、
前記第４半導体領域は、前記第１半導体領域と、前記第１ゲート電極の直下の前記半導体基板の前記主面との間に配置されており、
前記第５半導体領域は、前記第２半導体領域と、前記第２ゲート電極の直下の前記半導体基板の前記主面との間に配置されており、
前記第６半導体領域は、前記第３半導体領域と、前記第３ゲート電極の直下の前記半導体基板の前記主面との間に配置されている、半導体装置。
【請求項１３】
（ａ）第１領域、第２領域および第３領域を有する半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に第１絶縁膜を形成し、前記第２領域の前記半導体基板上に第２絶縁膜を形成し、前記第３領域の前記半導体基板上に第３絶縁膜を形成する工程、
（ｃ）前記第１領域、前記第２領域および前記第３領域の前記半導体基板上に第１導電膜を形成する工程、
（ｄ）前記第３領域の前記第１導電膜を加工して、第３ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第３ゲート電極並びに前記第１領域および前記第２領域の前記第１導電膜を覆い、内部に電荷蓄積部を有する第４絶縁膜と、第２導電膜とを順に形成する工程、
（ｆ）前記第２導電膜を加工することで、前記第３ゲート電極の側面に、前記第４絶縁膜を介して、前記第２導電膜からなる第４ゲート電極を形成し、前記第２領域の前記第２導電膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記第２導電膜、前記第４絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなる第１ダミーゲート電極を形成し、前記第２領域の前記第１導電膜を加工することで、前記第１導電膜からなる第２ダミーゲート電極を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２領域の前記半導体基板の主面に第１導電型の不純物を打ち込むことにより第２ソース・ドレイン領域を形成し、前記第３領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより第３ソース・ドレイン領域を形成する工程、
（ｉ）前記（ｇ）工程の後、前記第１領域の前記半導体基板の主面に前記第１導電型の不純物を打ち込むことにより、前記第２ソース・ドレイン領域および前記第３ソース・ドレイン領域よりも深さが深い第１ソース・ドレイン領域を形成する工程、
（ｊ）前記（ｈ）工程および前記（ｉ）工程の後、前記半導体基板上に、前記第３ゲート電極、前記第４ゲート電極、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う層間絶縁膜を形成する工程、
（ｋ）前記層間絶縁膜の上面を研磨して、前記第１ダミーゲート電極および前記第２ダミーゲート電極を露出させる工程、
（ｌ）前記（ｋ）工程の後、前記第１ダミーゲート電極を第１ゲート電極に置き換え、前記第２ダミーゲート電極を第２ゲート電極に置き換える工程、
を有し、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、前記第３ゲート電極、前記第４ゲート電極および前記第３ソース・ドレイン領域は、メモリセルを構成する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第２領域の前記半導体基板の前記主面に前記第１導電型の不純物を第２エネルギーで打ち込むことにより前記第２ソース・ドレイン領域を形成し、前記第３領域の前記半導体基板の前記主面に前記第１導電型の不純物を第３エネルギーで打ち込むことにより前記第３ソース・ドレイン領域を形成し、
前記（ｉ）工程では、前記第１領域の前記半導体基板の主面に前記第１導電型の不純物を第１エネルギーで打ち込むことにより、前記第１ソース・ドレイン領域を形成し、
前記第１エネルギーは、前記第２エネルギーおよび前記第３エネルギーのいずれよりも高い、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｌ）工程は、
（ｌ１）前記第１ダミーゲート電極を除去することで第１溝を形成し、前記第２ダミーゲート電極を除去することで第２溝を形成する工程、
（ｌ２）前記半導体基板上に第１金属膜を形成することで、前記第１溝内および前記第２溝内を埋め込む工程、
（ｌ３）前記層間絶縁膜上の前記第１金属膜を除去することで、前記第１溝内の前記第１金属膜からなる前記第１ゲート電極を形成し、前記第２溝内の前記第１金属膜からなる前記第２ゲート電極を形成する工程、
を有している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、高耐圧トランジスタを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
半導体チップには、半導体チップの外の装置との入出力を行う回路または電源回路などを備えたＩ／Ｏ（Input Output）領域がある。Ｉ／Ｏ領域には、ロジック領域（コア領域）に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）よりも高い電圧で駆動する高耐圧ＭＩＳＦＥＴが設けられる。また、高耐圧ＭＩＳＦＥＴは、不揮発性記憶素子に高電圧を供給するために用いられる場合がある。
【０００３】
特許文献１（特表２００５−５３３３７０号公報）には、フローティングゲート電極上にＯＮＯ（Oxide Nitride Oxide）膜を介してゲート電極を形成した構造を含むメモリトランジスタが記載されている。
【０００４】
特許文献２（特開２０１４−１０３２０４号公報）には、２層のポリシリコン膜からなる積層膜により構成されるゲート電極を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５３３３７０号公報
【特許文献２】特開２０１４−１０３２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば車載用半導体装置では、ノイズによる誤作動を防ぐことなどを目的として、電源を扱う素子の保護電圧を向上させることが求められている。これに対し、Ｉ／Ｏ領域の面積を増大させることにより、半導体装置の耐圧を向上させることが考えられるが、その場合、半導体装置の微細化が困難となる問題が生じる。したがって、半導体装置の信頼性の向上および微細化を共に実現するためには、Ｉ／Ｏ領域の半導体素子の面積の増大を防ぎ、かつ、当該半導体素子の耐圧を高める必要がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、第１トランジスタのゲート電極を含むゲートパターンの高さを、第２トランジスタのゲート電極を含むゲートパターンの高さよりも高く形成し、第１トランジスタのソース・ドレイン領域を構成する拡散領域を、第２トランジスタのソース・ドレイン領域を構成する拡散領域よりも深く形成するものである。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１である半導体装置の断面図である。
【図２】実施の形態１である半導体装置の平面概略図である。
【図３】実施の形態１である半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】実施の形態１である半導体装置の変形例の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】実施の形態２である半導体装置の断面図である。
【図２０】実施の形態２である半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】実施の形態３である半導体装置の断面図である。
【図２７】実施の形態３である半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】図３９に続く半導体装置の製造工程中の断面図である。
【図４１】図４０に続く半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】図４３に続く半導体装置の製造工程中の断面図である。
【図４５】図４４に続く半導体装置の製造工程中の断面図である。
【図４６】図４５に続く半導体装置の製造工程中の断面図である。
【図４７】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４８】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、電源回路などに用いられる高耐圧ＭＩＳＦＥＴ（高耐圧トランジスタ）を備えた半導体装置であり、高耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成する拡散領域を深く形成することを可能とすることで、高耐圧ＭＩＳＦＥＴの耐圧を向上させるものである。
【００１７】
なお、本実施の形態では、ロジック回路などを構成する低耐圧ＭＩＳＦＥＴ（低耐圧トランジスタ）と、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）とを高耐圧ＭＩＳＦＥＴと共に同一半導体基板上に混載する場合について説明する。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１８】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１９】
＜本実施の形態の半導体装置の構造＞
以下では、本実施の形態の半導体装置を、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置を示す断面図である。図２は、本実施の形態の半導体装置を含む半導体チップの平面概略図である。図１では、図の左側から右側に向かって順に並ぶメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれの断面図を示している。メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃは、同じ半導体基板の主面側において、平面視において重ならない位置に存在している。
【００２０】
ここで、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれは、周辺回路領域の一部である。周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路または電源回路などであり、メモリモジュール外ではＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭ（Static Random Access Memory）メモリモジュール、または外部入出力回路などである。図１においてＩ／Ｏ領域１Ｂに形成されているＭＩＳＦＥＴは高耐圧ＭＩＳＦＥＴであり、ロジック領域１Ｃに形成されているＭＩＳＦＥＴは低耐圧ＭＩＳＦＥＴである。
【００２１】
本実施の形態においては、メモリセル領域１Ａのメモリセルを構成する２つのトランジスタとして、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをＩ／Ｏ領域１Ｂおよびロジック領域１Ｃに形成することもできる。また、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれに、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００２２】
図１に示すように、本実施の形態の半導体装置は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを有する。半導体基板ＳＢは、主面（上面）と、当該主面の反対側の裏面（下面）とを備えており、上記の各種のＭＩＳＦＥＴは、半導体基板ＳＢの主面側に形成されている。半導体基板ＳＢの主面には複数の溝が形成され、当該溝内には、活性領域を規定する絶縁膜からなる素子分離領域ＳＴが形成されている。素子分離領域ＳＴは、半導体基板ＳＢの主面に沿って並ぶ各領域の間において、素子同士を電気的に分離するために設けられている。また、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれの内部においても、複数の素子の相互間を電気的に分離するために素子分離領域ＳＴが設けられている。
【００２３】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、素子分離領域ＳＴはＳＴＩ法により形成されている。
【００２４】
メモリセル領域１Ａに形成されたＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリのメモリセルＭＣは、制御トランジスタとメモリトランジスタとを含んでいる。制御トランジスタは、半導体基板ＳＢ上にゲート絶縁膜ＧＩ３を介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とを有している。ゲート絶縁膜ＧＩ３は、例えば酸化シリコン膜からなる。
【００２５】
また、メモリトランジスタは、半導体基板ＳＢ上にＯＮＯ（Oxide Nitride Oxide）膜ＯＮを介して形成されたメモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とを有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧはＯＮＯ膜ＯＮを介して隣接しており、制御トランジスタおよびメモリトランジスタは、同一のソース・ドレイン領域を共有している。なお、図示は省略しているが、メモリセルＭＣの下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウエルが形成されている。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下の半導体基板ＳＢの主面、つまりチャネル領域にはｐ型不純物が導入されている。このようなチャネル領域への不純物の導入は、制御トランジスタおよびメモリトランジスタのしきい値電圧を上げるために行われるものである。
【００２７】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００２８】
上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）若しくはＰ（リン）またはそれらの両方）が比較的低い濃度で導入されたエクステンション領域であるｎ−型半導体領域Ｅ３を有している。また、上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）のみ、または、Ａｓ（ヒ素）およびＰ（リン）の両方）が比較的高い濃度で導入された拡散領域（拡散層）であるｎ＋型半導体領域Ｄ３を有している。
【００２９】
つまり、上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物濃度が高いｎ＋型半導体領域Ｄ３に加えて、ｎ＋型半導体領域Ｄ３よりも不純物濃度が低いｎ−型半導体領域Ｅ３、つまりＬＤＤ（Lightly doped Drain）構造を有している。一対のソース・ドレイン領域のそれぞれにおいて、ｎ−型半導体領域Ｅ３はｎ＋型半導体領域Ｄ３よりも制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに近い位置に形成されている。つまり、ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ３は半導体基板ＳＢの主面に形成されており、ｎ−型半導体領域Ｅ３は、ｎ＋型半導体領域Ｄ３と、制御ゲート電極ＣＧの直下の半導体基板ＳＢの主面との間に配置されている。ここでは、ｎ−型半導体領域Ｅ３はｎ＋型半導体領域Ｄ３よりも浅く形成されている。
【００３０】
ゲート絶縁膜ＧＩ３および制御ゲート電極ＣＧからなる積層膜の一方の側面であって、メモリゲート電極ＭＧと隣接していない方の側面には、絶縁膜からなるサイドウォールＳＷが接しており、他方の側面はＯＮＯ膜ＯＮに覆われている。サイドウォールＳＷは、例えば窒化シリコン膜と酸化シリコン膜との積層膜からなる。また、上記積層膜とサイドウォールＳＷとの間には、例えば窒化シリコン膜、若しくは酸化シリコン膜、またはそれらの積層膜からなるオフセットスペーサが形成されていてもよい。
【００３１】
制御ゲート電極ＣＧを含む上記積層膜に接していない部分のＯＮＯ膜ＯＮ、つまり、半導体基板ＳＢの上面に接するＯＮＯ膜ＯＮは、半導体基板ＳＢの上面に沿って延在している。すなわち、上記積層膜の一方の側面には、半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮが接しており、当該ＯＮＯ膜ＯＮの底部は、上記積層膜の横の半導体基板ＳＢの上面に沿って延在している。つまり、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向および半導体基板ＳＢの主面に対して垂直な方向に沿う断面において、Ｌ字型の断面形状を有している。言い換えれば、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域から、メモリゲート電極ＭＧと半導体基板ＳＢとの間の領域に亘って連続的に形成されている。
【００３２】
ＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積膜、電荷保持部）を有する。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１（図６参照）と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴ（図６参照）と、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２（図６参照）との積層膜からなる。本願では図を分かりやすくするため、図６および図２７を除く他の断面図においてＯＮＯ膜ＯＮを単層で示すが、実際にはＯＮＯ膜ＯＮは上記のように積層構造を有している。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、メモリゲート電極ＭＧと半導体基板ＳＢの上面との間のそれぞれにＯＮＯ膜ＯＮが介在している。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２は、それぞれＬ字型の断面形状を有している。ＯＮＯ膜ＯＮの膜厚は、例えば１６ｎｍである。
【００３３】
ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧからなる積層膜の一方の側面であって、制御ゲート電極ＣＧ側に対して反対側の側面には、サイドウォールＳＷが接している。当該積層膜とサイドウォールＳＷとの間にはオフセットスペーサが形成されていてもよい。制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ＋型半導体領域Ｄ３のそれぞれの上面は、サイドウォールＳＷから露出している。
【００３４】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび一対のｎ＋型半導体領域Ｄ３のそれぞれの上面上には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、後述する層間絶縁膜ＩＬ１を貫通する接続用金属膜（導電性接続部）である。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層などからなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれは、例えばポリシリコン膜からなる。なお、図１では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに電気的に接続されたコンタクトプラグを示しておらず、当該コンタクトプラグは別の領域に形成されている。
【００３５】
次に、Ｉ／Ｏ領域１Ｂには、高耐圧のＭＩＳＦＥＴＱ２が形成されている。高耐圧のＭＩＳＦＥＴＱ２は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ２を介して形成されたゲート電極Ｇ２と、ゲート電極Ｇ２の横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域とを有している。当該ソース・ドレイン領域は、エクステンション領域であるｎ−型半導体領域Ｅ２と、ｎ−型半導体領域Ｅ２よりも不純物濃度が高い拡散領域であるｎ＋型半導体領域Ｄ２とを有している。ｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ２は半導体基板ＳＢの主面に形成されており、ｎ−型半導体領域Ｅ２は、ｎ＋型半導体領域Ｄ２と、ゲート電極Ｇ２の直下の半導体基板ＳＢの主面との間に配置されている。
【００３６】
ｎ−型半導体領域Ｅ２は、半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）若しくはＰ（リン）またはそれらの両方）が比較的低い濃度で導入された領域である。また、ｎ＋型半導体領域Ｄ２は、ｎ型の不純物（例えばＡｓ（ヒ素）のみ、または、Ａｓ（ヒ素）およびＰ（リン）の両方）が比較的高い濃度で導入された拡散領域である。
【００３７】
ゲート絶縁膜ＧＩ２は、例えば１５ｎｍ程度の膜厚を有し、例えば酸化シリコン膜からなる。ゲート電極Ｇ２は、例えばポリシリコン膜からなる。ゲート電極Ｇ２の側面は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、ゲート電極Ｇ２の上面を露出している。なお、図示は省略しているが、ＭＩＳＦＥＴＱ２の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウエルが形成されている。一対のｎ＋型半導体領域Ｄ２のそれぞれの上面上には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、ゲート電極Ｇ２にも、コンタクトプラグＣＰが電気的に接続されている。なお、図１では、ゲート電極Ｇ２に電気的に接続されたコンタクトプラグを示しておらず、当該コンタクトプラグは別の領域に形成されている。
【００３８】
次に、低耐圧のＭＩＳＦＥＴＱ１は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ１を介して形成されたゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域とを有している。当該ソース・ドレイン領域は、メモリセル領域１Ａに形成されたソース・ドレイン領域と同様に、エクステンション領域であるｎ−型半導体領域Ｅ１と、ｎ−型半導体領域Ｅ１よりも不純物濃度が高い拡散領域であるｎ＋型半導体領域Ｄ１とを有している。ｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ１は半導体基板ＳＢの主面に形成されており、ｎ−型半導体領域Ｅ１は、ｎ＋型半導体領域Ｄ１と、ゲート電極Ｇ１の直下の半導体基板ＳＢの主面との間に配置されている。
【００３９】
ゲート絶縁膜ＧＩ１は、例えば２ｎｍ程度の膜厚を有し、例えば酸化シリコン膜からなる。ゲート電極Ｇ１は、例えばポリシリコン膜からなる。ゲート電極Ｇ１の側面は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、ゲート電極Ｇ１の上面を露出している。なお、図示は省略しているが、ＭＩＳＦＥＴＱ１の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウエルが形成されている。ゲート電極Ｇ１および一対のｎ＋型半導体領域Ｄ１のそれぞれの上面上には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。なお、図１では、ゲート電極Ｇ１に電気的に接続されたコンタクトプラグを示しておらず、当該コンタクトプラグは別の領域に形成されている。
【００４０】
ゲート電極Ｇ２のゲート長方向の長さ（ゲート長）は、ゲート電極Ｇ１のゲート長方向の長さ（ゲート長）よりも大きい。また、Ｉ／Ｏ領域１Ｂの一対のソース・ドレイン領域の相互間の距離は、ロジック領域１Ｃの一対のソース・ドレイン領域の相互間の距離よりも大きい。ゲート電極Ｇ２のゲート長とは、図１の奥行き方向に延在するゲート電極Ｇ２の長手方向であるゲート幅方向に対して直交する方向における、ゲート電極Ｇ２の長さである。つまりゲート長方向は、平面視においてゲート電極Ｇ２を挟む一対のソース・ドレイン領域が互いに対向する方向であり、ゲート電極Ｇ２の短手方向の長さである。
【００４１】
このようにゲート電極Ｇ２のゲート長が大きく、かつゲート絶縁膜ＧＩ２が厚いのは、ＭＩＳＦＥＴＱ２が、メモリセルＭＣに高い電圧を供給することなどを目的として用いられる素子であることから、ＭＩＳＦＥＴＱ２の耐圧を高める必要があるためである。これに対して低耐圧のＭＩＳＦＥＴＱ１は、ＭＩＳＦＥＴＱ２のように高い電圧が印加されることはなく、高速な動作が求められる素子であるため、ゲート電極Ｇ１のゲート長は比較的小さく、ゲート絶縁膜ＧＩ１の膜厚は比較的小さい。
【００４２】
本実施の形態の半導体装置の１つの特徴として、拡散領域であるｎ＋型半導体領域Ｄ２の深さは、ｎ＋型半導体領域Ｄ１、Ｄ３のいずれの深さよりも深い。言い換えれば、ｎ＋型半導体領域Ｄ２を含むソース・ドレイン領域は、ｎ＋型半導体領域Ｄ１を含むソース・ドレイン領域およびｎ＋型半導体領域Ｄ３を含むソース・ドレイン領域のいずれよりも深い。ただし、本願でいうソース・ドレイン領域の深さとは、ｎ−型半導体領域Ｅ１〜Ｅ３の深さではなく、ｎ＋型半導体領域Ｄ１〜Ｄ３の深さを意味する。
【００４３】
本願でいう深さとは、半導体基板ＳＢの主面（上面）に形成された半導体領域の場合、半導体基板ＳＢの主面に対して垂直な方向（高さ方向、深さ方向、垂直方向）における距離であって、半導体基板ＳＢの上面から、当該半導体領域の最も下側（半導体基板ＳＢの裏面側）に位置する下面までの距離を指す。
【００４４】
具体的には、ｎ＋型半導体領域Ｄ２は、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さに比べて、２倍以上の深さを有している。例えば、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さは８０ｎｍであり、ｎ＋型半導体領域Ｄ２の深さは、１６０ｎｍである。このため、一対のｎ＋型半導体領域Ｄ２のそれぞれの対向する側面の面積は、一対のｎ＋型半導体領域Ｄ３のそれぞれの対向する側面の面積、および、一対のｎ＋型半導体領域Ｄ１のそれぞれの対向する側面の面積のいずれよりも大きい。なお、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの不純物濃度が最も高い位置の深さは、例えば４０ｎｍであり、ｎ＋型半導体領域Ｄ２の不純物濃度が最も高い位置の深さは、例えば８０ｎｍである。
【００４５】
また、本実施の形態の半導体装置の１つの特徴として、ゲート電極Ｇ２の上面は、ゲート電極Ｇ２上に順に形成されたＯＮＯ膜ＯＮおよびシリコン膜（導電膜）ＰＳ２により覆われている。ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２を含む膜（第１膜）は、ゲート電極Ｇ２の上面に接している。Ｉ／Ｏ領域１ＢのＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２は、ゲート電極Ｇ２のゲート長方向において、ゲート電極Ｇ２と同様の長さを有している。制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１のそれぞれの直上には、ＯＮＯ膜もポリシリコン膜も形成されていない。メモリセル領域１ＡのＯＮＯ膜ＯＮと、ゲート電極Ｇ２上のＯＮＯ膜ＯＮとは、製造工程中に分離された、元々１つの膜からなる膜、つまり、同層の膜であり、共に同じ材料である酸化シリコンおよび窒化シリコンを含んでいる。
【００４６】
制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面の高さは、ほぼ同じである。なお、ここでいう高さとは、高さ方向における距離であって、特に説明しない限り、半導体基板ＳＢの主面からの距離を指す。このため、ゲート絶縁膜ＧＩ３、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの高さと、ゲート絶縁膜ＧＩ１およびゲート電極Ｇ１からなる積層パターンの高さとに比べ、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる積層パターンの高さは高い。
【００４７】
したがって、制御ゲート電極ＣＧの側面に形成されたサイドウォールＳＷおよびゲート電極Ｇ１の側面に形成されたサイドウォールＳＷのそれぞれの高さに比べて、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる積層パターンの側面に形成されたサイドウォールＳＷの高さは高い。言い換えれば、Ｉ／Ｏ領域１Ｂのゲート電極Ｇ２の側面を覆うサイドウォールＳＷは、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２のそれぞれの側面も覆っている。なお、Ｉ／Ｏ領域１ＢのサイドウォールＳＷは、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２のそれぞれの上面を露出している。
【００４８】
ゲート電極Ｇ２の直上のＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２は、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ１の上面よりも下に形成されている。すなわち、半導体基板ＳＢ上には、メモリセルＭＣ、ＭＩＳＦＥＴＱ１、Ｑ２、サイドウォールＳＷおよびシリサイド層Ｓ１と、ゲート電極Ｇ２の直上のＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２とを覆う層間絶縁膜ＩＬ１が形成されている。つまり、層間絶縁膜ＩＬ１は、制御ゲート電極ＣＧ、シリコン膜ＰＳ２およびゲート電極Ｇ１のそれぞれの上面を露出していない。シリコン膜ＰＳ２の上面は、制御ゲート電極ＣＧおよびゲート電極Ｇ１のそれぞれの上面よりも、層間絶縁膜ＩＬ１の上面に近い。よって、ゲート電極Ｇ２の直上の層間絶縁膜ＩＬ１の下面の位置は、制御ゲート電極ＣＧおよびゲート電極Ｇ１のそれぞれの直上の層間絶縁膜ＩＬ１の下面の位置よりも高い。
【００４９】
層間絶縁膜ＩＬ１を貫通するようにコンタクトプラグＣＰが複数形成されている。層間絶縁膜ＩＬ１の上面は平坦化されており、複数のコンタクトプラグＣＰのそれぞれの上面と略同一の高さに位置している。層間絶縁膜ＩＬ１は、例えば主に酸化シリコン膜からなる。
【００５０】
層間絶縁膜ＩＬ１上およびコンタクトプラグＣＰ上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３は、例えば主に酸化シリコン膜からなる。層間絶縁膜ＩＬ３は、その上面から下面に達する配線溝を複数有しており、それらの配線溝のそれぞれの内側には、配線Ｍ１が埋め込まれている。配線Ｍ１は、例えば主にＣｕ（銅）からなり、例えば、所謂シングルダマシン法により形成されている。配線Ｍ１の上面と層間絶縁膜ＩＬ３の上面とは、略同一の面内において平坦化されている。層間絶縁膜ＩＬ３および複数の配線Ｍ１は、第１配線層を構成している。第１配線層は、半導体基板ＳＢの主面上に位置する配線層であって、半導体基板ＳＢの主面に最も近い配線層である。
【００５１】
配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続されている。すなわち、配線Ｍ１は、コンタクトプラグＣＰおよびシリサイド層Ｓ１を介して、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２、およびｎ＋型半導体領域Ｄ１〜Ｄ３のそれぞれに電気的に接続されている。なお、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２に電気的に接続された配線Ｍ１は、図１に示していない他の領域に形成されている。
【００５２】
ゲート電極Ｇ２の直上のＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２は、配線Ｍ１の下面、コンタクトプラグＣＰの上面および層間絶縁膜ＩＬ１の上面よりも下に位置している。
【００５３】
次に、図２に示す半導体チップＣＨＰの構成について説明する。半導体チップＣＨＰは平面視において矩形の形状を有しており、半導体チップＣＨＰを構成する半導体基板上に様々な半導体素子が搭載されている。半導体チップＣＨＰの主面には、データの書き換えが行われるＭＯＮＯＳメモリを複数有するメモリセル領域１Ａと、ロジック回路などが形成されたロジック領域１Ｃとがある。半導体チップＣＨＰには、メモリセル領域１Ａおよびロジック領域１Ｃのそれぞれの周囲を囲むＩ／Ｏ領域１Ｂがある。Ｉ／Ｏ領域１Ｂには、例えば、書き換えのための電源回路、または、半導体チップＣＨＰの外の装置との入出力を行う外部入出力回路が設けられている。
【００５４】
＜不揮発性メモリの動作＞
次に、不揮発性メモリの動作例について、図４７を参照して説明する。
【００５５】
図４７は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板ＳＢの上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図１に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。
【００５６】
なお、図４７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ（図６参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５７】
また、図４７の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００５８】
ＳＳＩ方式は、窒化シリコン膜ＮＴにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００５９】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６０】
ＳＳＩ方式の書込みでは、例えば図４７の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中に電子を注入することで書込みを行う。
【００６１】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６２】
ＦＮ方式の書込みでは、例えば図４７の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図６参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６３】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４７の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００６４】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００６５】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。例えば図４７の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６６】
ＦＮ方式の消去では、例えば図４７の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図６参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００６７】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４７の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００６８】
読出し時には、例えば図４７の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００６９】
＜本実施の形態の半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法を、図３〜図１４を参照して説明する。
【００７０】
図３〜図１４は、本実施の形態の半導体装置の製造工程中の断面図である。図３〜図１４においては、各図の左側から右側に向かって順に並ぶメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれの断面図を示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、Ｉ／Ｏ領域１Ｂには高耐圧のＭＩＳＦＥＴが、ロジック領域１Ｃには低耐圧のＭＩＳＦＥＴが、それぞれ形成される様子を示す。
【００７１】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、ここでは、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴをＩ／Ｏ領域１Ｂおよびロジック領域１Ｃに形成することもできる。また、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴを形成することもできる。
【００７２】
半導体装置を製造工程においては、まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
【００７３】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
【００７４】
すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、さらに半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
【００７５】
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、半導体基板ＳＢ上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、例えばメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれの間に形成される。これにより図３に示す構造を得る。
【００７６】
次に、図示は省略するが、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばＢ（ホウ素）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。なお、メモリセル、高耐圧のＭＩＳＦＥＴまたは低耐圧のＭＩＳＦＥＴなどのそれぞれの形成領域において形成するｐ型ウエルは、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、注入時にそれぞれ個別のパターニングを行うことにより、異なるイオン注入工程で形成することも可能である。
【００７７】
次に、図４に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１〜ＩＦ３を形成する。すなわち、メモリセル領域１Ａの半導体基板ＳＢの上面上に絶縁膜ＩＦ３を形成し、Ｉ／Ｏ領域１Ｂの半導体基板ＳＢの上面上に絶縁膜ＩＦ２を形成し、ロジック領域１Ｃの半導体基板ＳＢの上面上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１〜ＩＦ３としては、例えば酸化シリコン膜を用いることができる。絶縁膜ＩＦ１およびＩＦ３は、同じ工程で形成する。絶縁膜ＩＦ２は絶縁膜ＩＦ１、ＩＦ３よりも膜厚が大きい。絶縁膜ＩＦ１、ＩＦ３のそれぞれの膜厚は、例えば２ｎｍであり、絶縁膜ＩＦ２の膜厚は、例えば１５ｎｍである。
【００７８】
絶縁膜ＩＦ１〜ＩＦ３の形成工程では、まず、半導体基板ＳＢの上面上に、ＩＳＳＧ（In-Situ Steam Generation）酸化法により、比較的膜厚が大きい絶縁膜ＩＦ２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、Ｉ／Ｏ領域１Ｂに絶縁膜ＩＦ２を残し、他の領域の絶縁膜ＩＦ２を除去する。続いて、熱酸化法などを用いて、メモリセル領域１Ａおよびロジック領域１Ｃにおいて、半導体基板ＳＢ上に比較的膜厚が小さい絶縁膜ＩＦ３、ＩＦ１をそれぞれ形成する。
【００７９】
なお、絶縁膜ＩＦ３の膜厚を絶縁膜ＩＦ１の膜厚より厚くしたい場合もあるが、その際は、上記絶縁膜ＩＦ２を残して他の領域の絶縁膜ＩＦ２を除去するときに、絶縁膜ＩＦ１を形成する領域も含めて絶縁膜ＩＦ２を残し、その後絶縁膜ＩＦ３を形成する。その後、絶縁膜ＩＦ１を形成する領域の絶縁膜、つまり絶縁膜ＩＦ２および絶縁膜ＩＦ３の積層膜をフォトリソグラフィ技術およびエッチング法を用いて除去した後、絶縁膜ＩＦ３より薄い絶縁膜ＩＦ１を形成することにより、絶縁膜ＩＦ３の膜厚を絶縁膜ＩＦ１の膜厚より厚くすることが可能である。
【００８０】
その後、絶縁膜ＩＦ１〜ＩＦ３の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜（導電膜）ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１の膜厚は、例えば２５０ｎｍである。
【００８１】
次に、図５に示すように、メモリセル領域１Ａのシリコン膜ＰＳ１および絶縁膜ＩＦ３からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ３が形成される。また、このエッチング工程により、メモリセル領域１Ａのシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、平面視において所定の方向に延在するパターンである。当該所定の方向とは、図５の奥行き方向である。
【００８２】
次に、図６に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（Oxide Nitride Oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ３および制御ゲート電極ＣＧからなる積層膜の側面および上面とを覆っている。また、ＯＮＯ膜ＯＮは、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃの絶縁膜ＩＦ１、ＩＦ２およびシリコン膜ＰＳ１を含む膜の側面および上面を覆っている。
【００８３】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部（電荷蓄積膜、電荷保持部）を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。この窒化シリコン膜ＮＴが、電荷蓄積部としての役割を有する。
【００８４】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）若しくはＣＶＤ法またはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【００８５】
本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積部として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積部として使用することもできる。なお、ＯＮＯ膜ＯＮを形成する際には、半導体基板ＳＢ上に形成されたシリコン膜ＰＳ１などのパターンが高温に曝されることが考えられる。
【００８６】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。ＯＮＯ膜ＯＮの膜厚は、例えば１６ｎｍである。
【００８７】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜（導電膜）ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側面および上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側面には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。シリコン膜ＰＳ２の膜厚は、例えば６５ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で導入された膜である。
【００８８】
シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜である。また、シリコン膜ＰＳ２は、Ｉ／Ｏ領域１Ｂに形成されるゲート電極を含む積層パターンの高さを高くする役割を有する。
【００８９】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側面のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＰＳ２の場合、当該側面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。
【００９０】
次に、図７に示すように、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２の上面を覆うフォトレジスト膜ＰＲ１を半導体基板ＳＢ上に形成する。その後、フォトレジスト膜ＰＲ１をマスク（エッチング防止マスク）としてシリコン膜ＰＳ２をエッチバック（ドライエッチング、異方性エッチング）することで、メモリセル領域１Ａおよびロジック領域１ＣのＯＮＯ膜ＯＮの上面を露出させる。
【００９１】
当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ３および制御ゲート電極ＣＧからなる積層膜の両方の側面上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。これにより、メモリセル領域１Ａにおいて、上記積層膜の側面のうち、一方の側面に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、ここでは、保護膜であるフォトレジスト膜ＰＲ１に覆われたＩ／Ｏ領域１Ｂのシリコン膜ＰＳ２は除去されずに残るが、ロジック領域１Ｃのシリコン膜ＰＳ２はフォトレジスト膜ＰＲ１から露出しているため、除去される。
【００９２】
次に、図８に示すように、フォトレジスト膜ＰＲ１を除去した後、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側面に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側面に隣接するシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。また、当該フォトレジストパターンは、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２の上面を覆っている。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。同様に、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２もＯＮＯ膜ＯＮ上に残る。
【００９３】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばドライエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ３および制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、メモリセル領域１Ａおよびロジック領域１Ｃのシリコン膜ＰＳ１の上面が露出する。また、制御ゲート電極ＣＧの側面であって、メモリゲート電極ＭＧと隣接していいない方の側面が露出する。これに対し、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ１の上面は、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２に覆われている。
【００９４】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【００９５】
次に、図９に示すように、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ１および絶縁膜ＩＦ２と、ロジック領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＩＦ１とのそれぞれを、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、Ｉ／Ｏ領域１Ｂに、シリコン膜ＰＳ１からなるゲート電極Ｇ２と、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ２とを形成する。また、ロジック領域１Ｃに、シリコン膜ＰＳ１からなるゲート電極Ｇ１と、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１とを形成する。
【００９６】
次に、図１０に示すように、複数のｎ−型半導体領域Ｅ１〜Ｅ３を、イオン注入法などを用いて形成する。すなわち、例えばＡｓ（ヒ素）またはＰ（リン）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、シリコン膜ＰＳ２、ゲート電極Ｇ１、Ｇ２およびＯＮＯ膜ＯＮなどをマスク（注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することにより、ｎ−型半導体領域Ｅ１〜Ｅ３を形成する。
【００９７】
すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ３およびＯＮＯ膜ＯＮを含むパターンの横の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域Ｅ３を形成する。また、Ｉ／Ｏ領域１Ｂにおいて、シリコン膜ＰＳ２、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２およびゲート絶縁膜ＧＩ２を含む積層パターンの横の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域Ｅ２を形成する。また、ロジック領域１Ｃにおいて、ゲート電極Ｇ１およびゲート絶縁膜ＧＩ１を含む積層パターンの横の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域Ｅ１を形成する。
【００９８】
なお、ｎ−型半導体領域Ｅ３の形成前に、制御ゲート電極ＣＧ、ＭＧからなるパターンの側面と、ゲート電極Ｇ１、Ｇ２のそれぞれの側面とをそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。ｎ−型半導体領域Ｅ１〜Ｅ３のそれぞれは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００９９】
次に、図１１に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ３およびＯＮＯ膜ＯＮを含むパターンの両側の側面を覆うサイドウォールＳＷを形成する。また、同工程により、Ｉ／Ｏ領域１Ｂにおいて、シリコン膜ＰＳ２、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２およびゲート絶縁膜ＧＩ２を含む積層パターンの両側の側面を覆うサイドウォールＳＷを形成する。また、同工程により、ロジック領域１Ｃにおいて、ゲート電極Ｇ１およびゲート絶縁膜ＧＩ１を含む積層パターンの両側の側面を覆うサイドウォールＳＷを形成する。
【０１００】
サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および各ゲート電極の上面を露出させることにより、自己整合的に形成することができる。このように、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【０１０１】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ＋型半導体領域（不純物拡散領域）Ｄ３をメモリセル領域１Ａに形成し、ｎ＋型半導体領域（不純物拡散領域）Ｄ１をロジック領域１Ｃに形成する。ここでは、Ｉ／Ｏ領域１Ｂを覆うフォトレジストパターン（図示しない）を形成した状態でイオン注入を行うため、Ｉ／Ｏ領域１Ｂには不純物は打ち込まれない。
【０１０２】
すなわち、ｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を、フォトレジストパターン（図示しない）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、ＯＮＯ膜ＯＮおよびサイドウォールＳＷなどをマスク（注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、ｎ＋型半導体領域Ｄ３、Ｄ１をそれぞれ形成することができる。ｎ＋型半導体領域Ｄ３は、ｎ−型半導体領域Ｅ３よりも不純物濃度が高く、ｎ−型半導体領域Ｅ３よりも深さが深い。ｎ＋型半導体領域Ｄ１は、ｎ−型半導体領域Ｅ１よりも不純物濃度が高く、ｎ−型半導体領域Ｅ１よりも深さが深い。
【０１０３】
ここでは、例えば、Ａｓ（ヒ素）およびＰ（リン）の両方を半導体基板ＳＢの主面に対して注入する。このとき、Ａｓ（ヒ素）を打ち込む際のエネルギーは４０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。また、Ｐ（リン）を打ち込む際のエネルギーは４０ｋｅＶであり、ドーズ量は、５×１０１３ｃｍ−２である。これにより形成されたｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さは、例えば８０ｎｍであり、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの不純物濃度が最も高い位置の深さは、例えば４０ｎｍである。ここで、上記注入条件よりもエネルギーを高めることは、不純物イオンが、注入阻止マスクである制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１を突き抜けて半導体基板ＳＢの主面に注入される虞が生じるため、困難である。
【０１０４】
上記注入工程により、メモリセル領域１Ａでは、エクステンション領域であるｎ−型半導体領域Ｅ３と、ｎ−型半導体領域Ｅ１よりも不純物濃度が高い拡散領域であるｎ＋型半導体領域Ｄ３とからなり、ＬＤＤ構造を有するソース・ドレイン領域が形成される。同様に、ロジック領域１Ｃでは、エクステンション領域であるｎ−型半導体領域Ｅ１と、ｎ−型半導体領域Ｅ１よりも不純物濃度が高い拡散領域であるｎ＋型半導体領域Ｄ１とからなり、ＬＤＤ構造を有するソース・ドレイン領域が形成される。
【０１０５】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ３は、ソース・ドレイン領域を構成する。また、ロジック領域１Ｃにおいて、ゲート電極Ｇ１の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ１は、ソース・ドレイン領域を構成する。メモリセル領域１Ａとロジック領域１Ｃのそれぞれのｎ＋型半導体領域Ｄ３、Ｄ１は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１０６】
これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、それらの横の半導体基板ＳＢの主面に形成されたソース・ドレイン領域とを含むメモリセルＭＣが形成される。すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。制御トランジスタおよびメモリトランジスタは一対のソース・ドレイン領域を共有しており、制御トランジスタおよびメモリトランジスタにより、メモリセルＭＣが構成されている。
【０１０７】
また、ロジック領域１Ｃでは、ゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に形成されたソース・ドレイン領域とを含む低耐圧のＭＩＳＦＥＴＱ１が形成される。
【０１０８】
次に、図１２に示すように、メモリセル領域１Ａおよびロジック領域１Ｃを覆い、Ｉ／Ｏ領域１Ｂを露出するフォトレジスト膜ＰＲ２を半導体基板ＳＢ上に形成する。続いて、フォトレジスト膜ＰＲ２と、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２およびゲート絶縁膜ＧＩ２をマスク（注入阻止マスク）として用いてイオン注入を行うことで、Ｉ／Ｏ領域１Ｂにおいて露出する半導体基板ＳＢの主面にｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。これにより、半導体基板ＳＢの主面に一対のｎ＋型半導体領域Ｄ２を形成する。ｎ型の拡散領域である一対のｎ＋型半導体領域Ｄ２は、ゲート長方向において、ゲート電極Ｇ２の直下の半導体基板ＳＢの主面を挟むように配置される。ｎ＋型半導体領域Ｄ２は、ｎ−型半導体領域Ｅ２よりもゲート電極Ｇ２の直下の半導体基板ＳＢの主面（チャネル領域）から遠い位置に形成される。
【０１０９】
Ｉ／Ｏ領域１Ｂにおいて、ゲート電極Ｇ２の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ２は、ソース・ドレイン領域を構成する。また、Ｉ／Ｏ領域１Ｂでは、ゲート電極Ｇ２と、ゲート電極Ｇ２の横の半導体基板ＳＢの主面に形成された当該ソース・ドレイン領域とを含む高耐圧のＭＩＳＦＥＴＱ２が形成される。
【０１１０】
当該イオン注入工程において、Ａｓ（ヒ素）を打ち込む際のエネルギーは８０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。また、Ｐ（リン）を打ち込む際のエネルギーは８０ｋｅＶであり、ドーズ量は、５×１０１３ｃｍ−２である。これにより形成されたｎ＋型半導体領域Ｄ２の深さは、例えば１６０ｎｍであり、ｎ＋型半導体領域Ｄ２の不純物濃度が最も高い位置の深さは、例えば８０ｎｍである。
【０１１１】
ここでは、比較的高いエネルギーでＡｓ（ヒ素）イオンの注入を行っているが、Ｉ／Ｏ領域１Ｂにおいてマスクとして用いられるゲートパターン（ゲートスタック）は、ゲート絶縁膜ＧＩ２およびゲート電極Ｇ２のみならず、ゲート電極Ｇ２上のＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２を有している。このため、高いエネルギー条件でイオン注入を行っても、不純物イオンがゲート電極Ｇ２を突き抜けてゲート電極Ｇ２の直下の半導体基板ＳＢの主面に注入されることを防ぐことができる。
【０１１２】
したがって、高エネルギーでの打ち込みを行うことで、Ｉ／Ｏ領域１Ｂに形成されるｎ＋型半導体領域Ｄ２の深さは、メモリセル領域１Ａおよびロジック領域１Ｃのｎ＋型半導体領域Ｄ３、Ｄ１のそれぞれの深さよりも深く形成される。具体的には、ｎ＋型半導体領域Ｄ２の深さは、ｎ＋型半導体領域Ｄ３、Ｄ１のそれぞれの深さの２倍以上の深さを有する。このようにＩ／Ｏ領域１Ｂに深いｎ＋型半導体領域Ｄ２を形成する目的は、Ｉ／Ｏ領域１Ｂに形成するＭＩＳＦＥＴＱ２の耐圧を向上させることにある。これにより、図１２に示す構造を得る。
【０１１３】
次に、フォトレジスト膜ＰＲ２を除去した後、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１１４】
次に、図１３に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【０１１５】
すなわち、まず、ｎ＋型半導体領域Ｄ１〜Ｄ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【０１１６】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ｎ＋型半導体領域Ｄ３およびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。これにより、ｎ＋型半導体領域Ｄ１〜Ｄ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１のそれぞれの上面に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去する。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
【０１１７】
続いて、半導体基板ＳＢの主面全面上に、メモリセルＭＣ、ＭＩＳＦＥＴＱ１およびＱ２を覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる積層パターン（ゲートスタック）の厚さよりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【０１１８】
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２、シリコン膜ＰＳ２のいずれも露出させない。つまり、この研磨工程では、層間絶縁膜ＩＬ１の上部の一部のみを除去し、研磨工程後もシリコン膜ＰＳ２の上面は層間絶縁膜ＩＬ１に覆われている。
【０１１９】
次に、図１４に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングする。これにより、層間絶縁膜ＩＬ１を貫通するコンタクトホール（開口部、貫通孔）を複数形成する。
【０１２０】
続いて、各コンタクトホール内に、接続用の導電体として、Ｗ（タングステン）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、またはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜（例えばタングステン膜）を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図１４では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１２１】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ｎ＋型半導体領域Ｄ１〜Ｄ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上部などにシリサイド層Ｓ１を介して接続される。なお、図１４の断面図においては、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれに電気的に接続されたコンタクトプラグＣＰを示していない。ゲート幅方向に延在する制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。
【０１２２】
続いて、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線を含む第１配線層を形成する。この配線は、ダマシン技術を用いて形成することができる。すなわち、まず、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ３を貫通する複数の配線溝を形成する。それぞれの配線溝の底面の一部には、コンタクトプラグＣＰの上面が露出する。
【０１２３】
続いて、配線溝内を含む層間絶縁膜ＩＬ３上に、例えば主にＣｕ（銅）からなる導電膜を形成する。ここでは、例えばＴａ（タンタル）を含むバリア導体膜と薄い銅膜（シード膜）をスパッタリング法などにより形成した後、薄い銅膜上にめっき法により主導体膜（Ｃｕ（銅）膜）を形成することで、上記配線溝を完全に埋め込む。続いて、層間絶縁膜ＩＬ３上のバリア導体膜、薄い銅膜および主導体膜を例えばＣＭＰ法により除去し、層間絶縁膜ＩＬ３の上面を露出させる。これにより、複数の配線溝のそれぞれに埋め込まれたバリア導体膜、薄い銅膜および主導体膜からなる配線Ｍ１を形成する。なお、図面の簡略化のために、図１４では、配線Ｍ１を構成するバリア導体膜、薄い銅膜および主導体膜を一体化して示している。
【０１２４】
その後の工程の図示は省略するが、層間絶縁膜ＩＬ３および配線Ｍ１からなる第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置を形成する。
【０１２５】
＜本実施の形態の効果＞
以下に、比較例の半導体装置、つまり、Ｉ／Ｏ領域のゲート電極と、メモリセル領域またはロジック領域のゲート電極とを同等の高さで形成する場合の半導体装置の問題点を説明し、本実施の形態の半導体装置の製造方法の効果について説明する。図４８に、当該比較例である半導体装置の製造工程中の断面図を示す。比較例の半導体装置は、例えば自動車に用いられる車載用半導体装置である。
【０１２６】
車載用の半導体装置が使用される自動車は、狭い空間の中に、ノイズの発生源であるエンジンおよび数十個以上のマイクロモータを搭載して走行する。このため、車載用半導体装置が用いられるＥＣＵ（Engine Control Unit）および車載ＬＡＮ（Local Area Network）などについては、こうしたノイズによる誤作動を防ぐための対策を行うことが重要である。また、ノイズは車外からも侵入してくる。すなわち、例えば、電力施設付近を通過する際に強い電磁界を浴びる場合、または、不法・違法のパーソナル無線を使用するトラックなどが接近する場合などが考えられる。また、カーラジオの混信・妨害なども起こり得る。そのような状況では、外部からのノイズ進入を防ぐＩ／Ｏ電源の保護電圧を向上させることが重要である。
【０１２７】
図４８に示す比較例において、メモリセル領域１Ａおよびロジック領域１Ｃにそれぞれ形成されたメモリセルＭＣおよび低耐圧のＭＩＳＦＥＴＱ１の構造は、本実施の形態と同様である。これに対し、図４８に示すＩ／Ｏ領域１Ｂに高耐圧のＭＩＳＦＥＴＱＡは、ゲート電極Ｇ２上にＯＮＯ膜およびシリコン膜を有していない点と、ソース・ドレイン領域を構成するｎ＋型半導体領域ＤＡの深さが、図１に示すｎ＋型半導体領域Ｄ２に比べて浅い点とにおいて、本実施の形態と異なる。
【０１２８】
すなわち、比較例において、層間絶縁膜ＩＬ１の下のゲート絶縁膜ＧＩ２およびゲート電極Ｇ２を含むゲートパターンの高さは、ロジック領域１Ｃのゲート絶縁膜ＧＩ１およびゲート電極Ｇ１を含むゲートパターンの高さと同等である。また、比較例において、ＭＩＳＦＥＴＱ１を構成するｎ＋型半導体領域Ｄ１の深さと、ＭＩＳＦＥＴＱＡを構成するｎ＋型半導体領域ＤＡの深さとは、ほぼ同じである。このような半導体装置において、Ｉ／Ｏ領域１Ｂの素子（ＭＩＳＦＥＴＱＡ）の耐圧を向上させる方法が考えられる。
【０１２９】
すなわち、半導体装置のＩ／Ｏ領域の素子の耐圧を向上させる方法として、Ｉ／Ｏ領域の面積を増大する方法がある。例えば、ゲート電極の側面に形成するサイドウォールの幅を増大させることで、ソース・ドレイン領域のオフセット量を増大させ、これにより、ＭＩＳＦＥＴの耐圧を向上する方法がある。しかし、オフセットによりゲート電極からソース・ドレイン領域を離すことができる距離はゲート電極の高さにより決まるため、オフセットによる耐圧の向上には限界がある。また、このような方法でＩ／Ｏ領域の面積を増大させると、チップサイズが大きくなることで装置の微細化が困難となる問題と、製造コストが増大する問題とが生じる。
【０１３０】
また、半導体装置のＩ／Ｏ領域の素子の耐圧を向上させる方法として、Ｉ／Ｏ領域のゲート電極を構成するポリシリコン膜を例えば２層のポリシリコン膜からなる積層構造を有する膜として形成することが考えられる。このように積層構造のゲート電極を形成した場合、ポリシリコン膜を構成するグレインが小さくなるため、ソース・ドレイン領域を形成するために行うイオン注入工程で、不純物イオンがゲート電極を突き抜けることを抑えることできるように思われる。
【０１３１】
ＭＩＳＦＥＴを高耐圧化する方法としては、ソース・ドレイン領域を構成する拡散領域であるｎ＋型半導体領域の深さを深くすることで、ＭＩＳＦＥＴのチャネル領域を挟んで対向する一対のｎ＋型半導体領域のそれぞれの側面の面積を増大させる方法がある。このようにｎ＋型半導体領域が深いＭＩＳＦＥＴを形成するためには、ｎ＋型半導体領域を形成するために行うイオン注入を高いエネルギーで行うことが考えられる。
【０１３２】
しかし、積層構造を有するポリシリコン膜であっても、高エネルギー（例えば８０ｋｅＶ）での注入を行うと、チャネル領域に不純物が入りやすいため、ソース・ドレイン領域を深く形成することは困難である。つまり、不純物イオンがゲートパターンを突き抜けてチャネル領域に不純物が打ち込まれると、ゲート電極の直下の半導体基板の主面が導通しやすくなり、ＭＩＳＦＥＴのトランジスタとして動作しなくなる問題が生じる。
【０１３３】
そこで、本実施の形態では、図６を用いて説明した工程でＩ／Ｏ領域１Ｂのシリコン膜ＰＳ１上に形成したＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２を、図７を用いて説明したエッチング工程においてフォトレジスト膜ＰＲ１により保護することにより残している。ここでは、その後、図９を用いて説明した工程では、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなるゲートパターンを形成しており、当該ゲートパターンは、ロジック領域１Ｃのゲート電極Ｇ１を含むゲートパターンよりも高く、メモリセル領域１Ａの制御ゲート電極ＣＧを含むゲートパターンよりも高い。
【０１３４】
そして、本実施の形態では、図１２を用いて説明したように、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる高いゲートパターンをマスクとして用いて高いエネルギー（例えば８０ｋｅＶ）でイオン注入を行うことでｎ＋型半導体領域Ｄ２を形成している。このため、ゲート電極Ｇ２の高さ自体は制御ゲート電極ＣＧおよびゲート電極Ｇ１と同等であっても、当該イオン注入において不純物イオンが当該ゲートパターンを突き抜けて、高耐圧のＭＩＳＦＥＴＱ２（図１および図１４参照）のチャネル領域に打ち込まれることを防ぐことができる。
【０１３５】
これにより、イオン注入の際の突き抜けに起因して半導体装置が正常に動作しなくなることを防ぎ、かつ、深いｎ＋型半導体領域Ｄ２を有するＭＩＳＦＥＴＱ２を形成することができる。深いｎ＋型半導体領域Ｄ２を有するＭＩＳＦＥＴＱ２では、チャネル領域を挟んで対向する一対のｎ＋型半導体領域Ｄ２のそれぞれの側面の面積が増大することで、当該側面の単位面積当たりの電圧が下がることでＭＩＳＦＥＴＱ２の耐圧を向上させることができる。
【０１３６】
すなわち、図１および図１４に示すＭＩＳＦＥＴＱ２のソース・ドレイン領域を構成するｎ＋型半導体領域Ｄ２の形成位置をゲート電極Ｇ２から離してオフセットする必要がなく、平面視における表面積に対して耐圧が高いＭＩＳＦＥＴＱ２を形成することができる。つまり、半導体装置の高耐圧化および微細化の両方を実現することができる。その結果、メモリセルＭＣの書換え電圧を高めることで、書換えのしきい値電圧をより高めることができ、これにより、メモリの信頼性を向上させることができる。さらに、また、回路の耐圧マージンが向上することで、外部から進入する電磁波（ＥＭＳ：Electro Magnetic Susceptibility）に対する信頼性を向上させることができる。
【０１３７】
本実施の形態では、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型のＭＩＳＦＥＴを形成する場合においても、本実施の形態の効果を得ることができる。図１に示す各ソース・ドレイン領域を構成するｎ−型半導体領域Ｅ１〜Ｅ３およびｎ＋型半導体領域Ｄ１〜Ｄ３をｐ型半導体領域として形成する場合には、それらの半導体領域の形成工程において、半導体基板ＳＢの主面に対し、イオン注入法によりｐ型の不純物（例えばＢ（ホウ素））を打ち込む。
【０１３８】
ここで、メモリセル領域１Ａおよびロジック領域１Ｃの拡散領域であるｐ＋型半導体領域を形成するためにＢ（ホウ素）を打ち込む際のエネルギーは２０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。メモリセルＭＣおよびＭＩＳＦＥＴＱ１のそれぞれのｐ＋型半導体領域の深さは、例えば１２０ｎｍであり、当該ｐ＋型半導体領域の不純物濃度が最も高い位置の深さは、例えば６０ｎｍである。この注入条件および深さは、図４８を用いて比較例として説明した半導体装置のＩ／Ｏ領域１Ｂにおいて形成するｐ＋型半導体領域の注入条件および深さと同じである。
【０１３９】
これに対し、本実施の形態においてｐ型のＭＩＳＦＥＴＱ２をＩ／Ｏ領域１Ｂに形成する場合、ＭＩＳＦＥＴＱ２の拡散領域であるｐ＋型半導体領域を形成するためにＢ（ホウ素）を打ち込む際のエネルギーは４０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。ＭＩＳＦＥＴＱ２のｐ＋型半導体領域の深さは、例えば２４０ｎｍであり、当該ｐ＋型半導体領域の不純物濃度が最も高い位置の深さは、例えば１２０ｎｍである。このように、比較例のＩ／Ｏ領域１Ｂのｐ＋型半導体領域に比べ、本実施の形態では深いｐ＋型半導体領域を形成することができるため、Ｉ／Ｏ領域１ＢのＭＩＳＦＥＴＱ２の高耐圧化を実現することができる。
【０１４０】
＜変形例＞
以下に、本実施の形態の半導体装置の変形例の製造工程を、図１５〜図１８を用いて説明する。図１５〜図１８は、本変形例の製造工程中の断面図である。図１５〜図１８の各図では図３〜図１４と同様にメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃを示している。本変形例は、Ｉ／Ｏ領域のゲートパターンの上部に、イオン注入阻止マスクとして用いられる金属膜を追加して形成するものである。
【０１４１】
本変形例の製造工程では、まず、図３〜図６を用いて説明した工程を行う。
【０１４２】
次に、図１５に示すように、例えばスパッタリング法などを用いて、半導体基板ＳＢの主面の全面上に金属膜ＭＭを形成する。金属膜ＭＭは、例えば、Ａｌ（アルミニウム）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタンタングステン）またはＷ（タングステン）を含む。ここでは、金属膜ＭＭはアルミニウム膜からなるものとする。金属膜ＭＭの膜厚は、例えば５ｎｍである。金属膜ＭＭは、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのシリコン膜ＰＳ２の表面を覆うように形成される。
【０１４３】
次に、図１６に示すように、図７を用いて説明した工程と同様の工程を行う。すなわち、Ｉ／Ｏ領域１Ｂのシリコン膜ＰＳ２の上面および金属膜ＭＭの上面を覆うフォトレジスト膜ＰＲ１を形成する。その後、フォトレジスト膜ＰＲ１をマスク（エッチング防止）として金属膜ＭＭおよびシリコン膜ＰＳ２をエッチバックすることで、メモリセル領域１Ａおよびロジック領域１ＣのＯＮＯ膜ＯＮの上面を露出させる。これにより、メモリセル領域１Ａおよびロジック領域１Ｃの金属膜ＭＭは全て除去され、メモリセル領域１Ａのシリコン膜ＰＳ２の一部と、ロジック領域１Ｃのシリコン膜ＰＳ２とが除去される。
【０１４４】
次に、図１７に示すように、図８および図９を用いて説明した工程と同様の工程を行う。これにより、Ｉ／Ｏ領域１Ｂには、半導体基板ＳＢ上に積層されたゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２および金属膜ＭＭからなるゲートパターンが形成される。
【０１４５】
次に、図１８に示すように、図１０〜図１４を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置を形成する。ここで、図１１を用いて説明した工程においてサイドウォールＳＷを形成する際、Ｉ／Ｏ領域１Ｂでは、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２および金属膜ＭＭからなるゲートパターンの側面を覆うサイドウォールＳＷを形成する。また、図１２を用いて説明した工程では、フォトレジスト膜ＰＲ２と、金属膜ＭＭを含む当該ゲートパターンと、サイドウォールＳＷとをマスク（注入阻止マスク、保護膜）として用いてイオン注入を行うことで、拡散領域であるｎ＋型半導体領域Ｄ２を形成する。
【０１４６】
このとき、金属膜ＭＭはシリコン膜に比べて密度および質量が高いため、金属膜ＭＭをマスクとして使用することで、ｎ＋型半導体領域Ｄ２の形成時に不純物イオンがゲートパターンを突き抜けることを容易に防ぐことができる。このため、厚さ５ｎｍ以下の薄い金属膜ＭＭであっても、金属膜ＭＭをマスクとして用いることで、金属膜ＭＭの下のシリコン膜ＰＳ２、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２およびゲート絶縁膜ＧＩ２の合計の膜厚が薄くても、不純物イオンの突き抜けを防ぐことができる。したがって、当該ゲートパターンが過度に高くなることを防ぎ、かつ、不純物イオンの突き抜けに起因する半導体装置の信頼性の低下を防ぐことができる。
【０１４７】
（実施の形態２）
本実施の形態２は、ソース・ドレイン領域の形成工程の前にゲート電極を形成する製造方法であるゲートファーストの製造方法を採用している前記実施の形態１とは異なり、ソース・ドレイン領域を形成した後にゲート電極を形成する製造方法であるゲートラストの製造方法に採用しているものである。ここで、図１９に、本実施の形態の半導体装置の断面図を示す。図１９では、図１と同様にメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃを示している。
【０１４８】
図１９に示す構造において、半導体基板ＳＢ内の構造は前記実施の形態１と同様である。また、メモリセル領域１Ａに制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを備えたメモリセルＭＣが形成されている点、Ｉ／Ｏ領域１Ｂにゲート電極Ｇ２を有する高耐圧のＭＩＳＦＥＴＱ２が形成されている点、および、ロジック領域１Ｃにゲート電極Ｇ１を有する高耐圧のＭＩＳＦＥＴＱ１が形成されている点は、前記実施の形態１と同様である。
【０１４９】
ただし、本実施の形態では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２、層間絶縁膜ＩＬ１と、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１ＣのサイドウォールＳＷとのそれぞれの上面が同じ高さの面内において平坦化されている。ここで、Ｉ／Ｏ領域１Ｂのゲート長方向のサイドウォールＳＷの上面の幅は、メモリセル領域１Ａおよびロジック領域１Ｃのゲート長方向のサイドウォールＳＷの上面の幅よりも大きくなる。
【０１５０】
また、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ３との間には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が介在しており、各ソース・ドレイン領域上のコンタクトプラグＣＰは、層間絶縁膜ＩＬ１、ＩＬ２の積層膜を貫通しており、コンタクトプラグＣＰの上面は層間絶縁膜ＩＬ２の上面と同じ高さで平坦化されている。層間絶縁膜ＩＬ２は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２、層間絶縁膜ＩＬ１と、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１ＣのサイドウォールＳＷとのそれぞれの上面を覆っている。すなわち、層間絶縁膜ＩＬ１は、サイドウォールＳＷの側面を覆っている。
【０１５１】
層間絶縁膜ＩＬ１は、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２およびサイドウォールＳＷのそれぞれの上面を露出している。つまり、層間絶縁膜ＩＬ１は、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２の相互間に埋め込まれており、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの側面をサイドウォールＳＷを介して覆っている。
【０１５２】
また、ゲート電極Ｇ１およびＧ２のそれぞれの上面にシリサイド層は形成されていない。なお、図では制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層を示していないが、当該上面を覆うシリサイド層が形成されていてもよい。
【０１５３】
また、ゲート電極Ｇ１、Ｇ２のそれぞれは、金属膜により構成されているメタルゲート電極である。ゲート電極Ｇ１、Ｇ２のそれぞれを構成する当該金属膜は、ゲート電極Ｇ１、Ｇ２の仕事関数を制御する役割を有する金属膜ＭＥ１と、金属膜ＭＥ１上に形成され、ゲート電極Ｇ１を低抵抗化させる役割を有する金属膜ＭＥ２との積層膜により構成されている。また、ゲート電極Ｇ１とゲート絶縁膜ＧＩ１との間には絶縁膜ＨＫが介在しており、ゲート電極Ｇ２とゲート絶縁膜ＧＩ２との間には絶縁膜ＨＫが介在している。絶縁膜ＨＫは、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜からなり、窒化シリコンよりも高い誘電率（比誘電率）を有する材料からなる。なお、本願において、ｈｉｇｈ−ｋ膜、高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１５４】
絶縁膜ＨＫはＵ字型の断面構造を有しており、ゲート電極Ｇ１、Ｇ２のそれぞれの底面および側面を覆っている。つまり、Ｉ／Ｏ領域１Ｂにおいて、サイドウォールＳＷとゲート電極Ｇ２との間には絶縁膜ＨＫが介在しており、ロジック領域１Ｃにおいて、サイドウォールＳＷとゲート電極Ｇ１との間には絶縁膜ＨＫが介在している。また、金属膜ＭＥ１はＵ字型の断面構造を有しており、金属膜ＭＥ２の底面および側面を覆っている。つまり、Ｉ／Ｏ領域１Ｂにおいて、金属膜ＭＥ２とサイドウォールＳＷとゲート電極Ｇ２との間には絶縁膜ＨＫおよび金属膜ＭＥ１が介在しており、ロジック領域１Ｃにおいて、サイドウォールＳＷと金属膜ＭＥ２との間には絶縁膜ＨＫおよび金属膜ＭＥ１が介在している。
【０１５５】
Ｉ／Ｏ領域１Ｂの絶縁膜ＨＫは、ＭＩＳＦＥＴＱ２のゲート絶縁膜の一部として機能する。つまり、ＭＩＳＦＥＴＱ２のゲート絶縁膜は、絶縁膜ＨＫとゲート絶縁膜ＧＩ２とからなる。ロジック領域１Ｃの絶縁膜ＨＫは、ＭＩＳＦＥＴＱ１のゲート絶縁膜の一部として機能する。つまり、ＭＩＳＦＥＴＱ１のゲート絶縁膜は、絶縁膜ＨＫとゲート絶縁膜ＧＩ１とからなる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、ゲート絶縁膜を構成する膜として酸化シリコン膜のみを用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１５６】
金属膜ＭＥ１、ＭＥ２には、例えば、ＴｉＮ（窒化チタン）膜、ＴａＮ（窒化タンタル）膜、ＷＮ（窒化タングステン）膜、ＴｉＣ（炭化チタン）膜、ＴａＣ（炭化タンタル）膜、ＷＣ（炭化タングステン）膜、ＴａＣＮ（窒化炭化タンタル）膜、Ｔｉ（チタン）膜、Ｔａ（タンタル）膜、ＴｉＡｌ（チタンアルミニウム）膜またはＡｌ（アルミニウム）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。
【０１５７】
ここでは、例えば、金属膜ＭＥ１を窒化チタン（ＴｉＮ）膜により構成し、金属膜ＭＥ２をアルミニウム（Ａｌ）膜により構成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は比較的低抵抗であるため、金属膜ＭＥ２をアルミニウム膜により構成することで、ゲート電極Ｇ１、Ｇ２の低抵抗化を図ることができる。図示していない領域では、層間絶縁膜ＩＬ２を貫通するコンタクトプラグＣＰが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面に接続されている。
【０１５８】
以下に、図２０〜図２５を用いて、本実施の形態の半導体装置の製造工程について説明する。図２０〜図２５は、本実施の形態の半導体装置の製造工程中の断面図である。図２０〜図２５では、図３〜図１４と同様にメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃを示している。
【０１５９】
本実施の形態の半導体装置の製造工程では、まず、図３〜図１２を用いて説明した工程と同様の工程を行う。ただし、ここではＩ／Ｏ領域１Ｂにおいてゲート絶縁膜ＧＩ２上に設けたパターンを、ゲート電極Ｇ２ではなくダミーゲート電極ＤＧ２と呼び、ロジック領域１Ｃにおいてゲート絶縁膜ＧＩ１上に設けたパターンを、ゲート電極Ｇ１ではなくダミーゲート電極ＤＧ１と呼ぶ。ダミーゲート電極ＤＧ１、ＤＧ２のそれぞれは、後の工程で除去され、ゲート電極に置き換えられるゲートパターンである。このため、ダミーゲート電極ＤＧ１、ＤＧ２は、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【０１６０】
図９を用いて説明した工程では、Ｉ／Ｏ領域１Ｂにおいて、半導体基板ＳＢ上に順に積層されたゲート絶縁膜ＧＩ２、ダミーゲート電極ＤＧ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなるゲートパターンを形成し、ロジック領域１Ｃでは、半導体基板ＳＢ上に順に積層されたゲート絶縁膜ＧＩ１およびダミーゲート電極ＤＧ１からなるゲートパターンを形成する。また、図１２を用いて説明した工程では、半導体基板ＳＢ上に積層されたゲート絶縁膜ＧＩ２、ダミーゲート電極ＤＧ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなるゲートパターンをマスクとして、比較的高いエネルギーでイオン注入を行うことで、ｎ＋型半導体領域Ｄ１、Ｄ３よりも深いｎ＋型半導体領域Ｄ２をＩ／Ｏ領域１Ｂに形成する。
【０１６１】
次に、図２０に示すように、続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ１およびＤＧ２のそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ１およびＤＧ２のそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１を研磨する。これにより、ダミーゲート電極ＤＧ２上のＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２は除去され、サイドウォールＳＷの上部も一部除去される。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ１およびＤＧ２のそれぞれの上のシリサイド層Ｓ１は、この工程により、各ゲート電極の上部の一部と共に除去される。
【０１６２】
ここで、図１１を用いて説明した工程でＩ／Ｏ領域１Ｂに形成したサイドウォールＳＷは、ゲート絶縁膜ＧＩ２、ダミーゲート電極ＤＧ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる、比較的高いゲートパターンの側面に自己整合的に形成されている。これに対し、メモリセル領域１Ａおよびロジック領域１ＣのサイドウォールＳＷは、ゲート絶縁膜ＧＩ３、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むゲートパターンと、ゲート絶縁膜ＧＩ１およびゲート電極Ｇ１を含むゲートパターンとのそれぞれの側面に自己整合的に形成される。このため、メモリセル領域１Ａおよびロジック領域１ＣのサイドウォールＳＷの上端と下端との間の任意の高さのゲート長方向におけるサイドウォールＳＷの幅は、当該高さのゲート長方向におけるＩ／Ｏ領域１ＢのサイドウォールＳＷの幅よりも小さい。
【０１６３】
このため、上記研磨工程により各サイドウォールＳＷの上部の一部を除去し、各サイドウォールＳＷの上面を平坦化した際、Ｉ／Ｏ領域１Ｂのゲート長方向のサイドウォールＳＷの上面の幅は、メモリセル領域１Ａおよびロジック領域１Ｃのゲート長方向のサイドウォールＳＷの上面の幅よりも大きくなる。
【０１６４】
次に、図２１に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ５を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ５を加工する。これにより、絶縁膜ＩＦ５はメモリセル領域１Ａに残る。つまり、絶縁膜ＩＦ５は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆っており、ダミーゲート電極ＤＧ１、ＤＧ２を露出している。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなる。
【０１６５】
その後、ダミーゲート電極ＤＧ１、ＤＧ２をエッチングして除去する。ここでは、絶縁膜ＩＦ５を、制御ゲート電極ＣＧ、ＭＧを保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧ１、ＤＧ２を除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。ダミーゲート電極ＤＧ１、ＤＧ２が除去されたことにより、ゲート絶縁膜ＧＩ１、ＧＩ２のそれぞれの上に溝（凹部、窪み部）が形成される。つまり、Ｉ／Ｏ領域１Ｂの層間絶縁膜ＩＬ１の上面に第１溝が形成され、ロジック領域１Ｃの層間絶縁膜ＩＬ１の上面に第２溝が形成される。
【０１６６】
Ｉ／Ｏ領域１Ｂのゲート絶縁膜ＧＩ２上の第１溝は、ダミーゲート電極ＤＧ２が除去された領域であり、当該第１溝の両側の側面はサイドウォールＳＷにより構成されている。ロジック領域１Ｃのゲート絶縁膜ＧＩ１上の第２溝は、ダミーゲート電極ＤＧ１が除去された領域であり、当該第２溝の両側の側面はサイドウォールＳＷにより構成されている。
【０１６７】
次に、図２２に示すように、半導体基板ＳＢ上、つまり、上記の複数の溝のそれぞれの内面（底面および側面）上を含む層間絶縁膜ＩＬ１上に、絶縁膜ＨＫを形成する。その後、半導体基板ＳＢ上、つまり絶縁膜ＨＫ上に、上記の各溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜ＭＥ１およびＭＥ２を順に形成する。金属膜ＭＥ１およびＭＥ２からなる積層膜は、金属膜ＭＥを構成する。
【０１６８】
絶縁膜ＨＫおよび金属膜ＭＥ１の形成工程において、上記の各溝の内側は完全には埋まらず、金属膜ＭＥ２を金属膜ＭＥ１上に形成することにより、各溝は完全に埋まった状態になる。また、金属膜ＭＥ１、ＭＥ２からなる金属膜ＭＥは、層間絶縁膜ＩＬ１上にも形成される。
【０１６９】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、当該金属膜は、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、後にＩ／Ｏ領域１Ｂおよびロジック領域１Ｃに形成するＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【０１７０】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１７１】
金属膜ＭＥ１、ＭＥ２には、例えば、ＴｉＮ（窒化チタン）膜、ＴａＮ（窒化タンタル）膜、ＷＮ（窒化タングステン）膜、ＴｉＣ（炭化チタン）膜、ＴａＣ（炭化タンタル）膜、ＷＣ（炭化タングステン）膜、ＴａＣＮ（窒化炭化タンタル）膜、Ｔｉ（チタン）膜、Ｔａ（タンタル）膜、ＴｉＡｌ（チタンアルミニウム）膜またはＡｌ（アルミニウム）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【０１７２】
ここでは、例えば金属膜ＭＥ１を、窒化チタン（ＴｉＮ）膜により形成し、当該窒化チタン膜上の金属膜ＭＥ２を、アルミニウム（Ａｌ）膜により形成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極の低抵抗化を図ることができる。
【０１７３】
次に、図２３に示すように、上記の複数の溝のそれぞれの外部の不要な金属膜ＭＥ１、ＭＥ２および絶縁膜ＨＫをＣＭＰ法などによって研磨して除去することにより、各溝内に埋め込まれた絶縁膜ＨＫおよび金属膜ＭＥ１、ＭＥ２を残す。このとき、絶縁膜ＩＦ５も除去する。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを露出させる。また、Ｉ／Ｏ領域１Ｂのゲート絶縁膜ＧＩ２上の第１溝内に埋め込まれた金属膜ＭＥ１、ＭＥ２により、ゲート電極Ｇ２が形成される。また、ロジック領域１Ｃのゲート絶縁膜ＧＩ１上の第２溝内に埋め込まれた金属膜ＭＥ１、ＭＥ２により、ゲート電極Ｇ１が形成される。
【０１７４】
これにより、ロジック領域１Ｃに、ゲート電極Ｇ１およびソース・ドレイン領域を有する低耐圧のＭＩＳＦＥＴＱ１が形成され、Ｉ／Ｏ領域１Ｂに、ゲート電極Ｇ２およびソース・ドレイン領域を有する高耐圧のＭＩＳＦＥＴＱ２が形成される。
【０１７５】
ゲート電極Ｇ１の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＩ１は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。ゲート電極Ｇ２の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＩ２は、ＭＩＳＦＥＴＱ２のゲート絶縁膜を構成している。本実施の形態では、ダミーゲート電極ＤＧ１、ＤＧ２（図２０参照）を除去してゲート電極Ｇ１、Ｇ２に置き換えている。
【０１７６】
また、本実施の形態では、金属膜を用いてゲート電極Ｇ１、Ｇ２を形成し、それぞれの電極をメタルゲート電極としている。このため、ゲート電極Ｇ１、Ｇ２の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタの小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１７７】
次に、図２４に示すように、層間絶縁膜ＩＬ１の上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
【０１７８】
なお、層間絶縁膜ＩＬ２の形成前に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層（図示しない）を形成してもよい。その場合、層間絶縁膜ＩＬ２の形成前に、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのゲート電極Ｇ１、Ｇ２のそれぞれの上面を覆う絶縁膜を形成した後、当該絶縁膜から露出する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接する金属膜（例えばニッケル膜）を形成する。続いて熱処理を行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面と当該金属膜を反応させ、上記シリサイド層を形成する。その後、未反応の当該金属膜を除去する。この金属膜の除去工程では、ゲート電極Ｇ１、Ｇ２のそれぞれは上記絶縁膜に覆われているため、除去されない。その後、上記のように層間絶縁膜ＩＬ２を形成する。
【０１７９】
次に、図２５に示すように、図１４を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１、ＩＬ２からなる積層膜を貫通する複数のコンタクトプラグＣＰを形成する。その後、層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３および複数の配線Ｍ１からなる第１配線層を形成する。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置を形成する。
【０１８０】
本実施の形態では、図１２を用いて説明した工程において、半導体基板ＳＢ上に積層されたゲート絶縁膜ＧＩ２、ダミーゲート電極ＤＧ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる厚さが大きいゲートパターンをマスクとして、比較的高いエネルギーでイオン注入を行うことで、ｎ＋型半導体領域Ｄ１、Ｄ３よりも深いｎ＋型半導体領域Ｄ２をＩ／Ｏ領域１Ｂに形成している。これにより、前記実施の形態１と同様の効果を得ることができる。
【０１８１】
（実施の形態３）
本実施の形態３では、フローティングゲートスプリット構造を有するメモリセルを形成する場合において、Ｉ／Ｏ領域の高耐圧ＭＩＳＦＥＴのソース・ドレイン領域を深く形成するものである。
【０１８２】
＜本実施の形態の半導体装置の構造＞
図２６に、本実施の形態の半導体装置の断面図を示す。図２６では、図の左側から順にメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃを示している。
【０１８３】
図２６に示す構造において、メモリセル領域１Ａでは、半導体基板ＳＢの主面上に順に積層されたゲート絶縁膜ＧＩ３、フローティングゲート電極ＦＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ６からなるゲートパターンが、互いに離間して並んで配置されている。ゲート長方向におけるゲート絶縁膜ＧＩ３およびフローティングゲート電極ＦＧの幅は、当該ゲート長方向におけるＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ６の幅よりも大きく、２つの上記ゲートパターン同士の間において、ゲート絶縁膜ＧＩ３およびフローティングゲート電極ＦＧのそれぞれの端部は、横方向に突出している。
【０１８４】
ゲート絶縁膜ＧＩ３は例えば酸化シリコン膜からなり、フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧは例えばポリシリコン膜からなり、絶縁膜ＩＦ６は例えば窒化シリコン膜からなる。ＯＮＯ膜ＯＮの構成は、前記実施の形態１と同様に、電荷蓄積部である窒化シリコン膜を含む積層構造（図２７参照）を有している。
【０１８５】
隣り合う２つの上記ゲートパターン同士の間には、絶縁膜ＩＦ７、ＩＦ９を順に介して消去ゲート電極ＥＧが埋め込まれている。絶縁膜ＩＦ９は、対向するゲートパターンのそれぞれの側面と、対向するゲートパターンの相互間の下の半導体基板ＳＢの主面とを覆うように連続的に形成されている。すなわち、絶縁膜ＩＦ９は、フローティングゲート電極ＦＧの上面の一部および側面を覆っており、半導体基板ＳＢと消去ゲート電極ＥＧとの間には絶縁膜ＩＦ９が介在している。絶縁膜ＩＦ７は、フローティングゲート電極ＦＧの上面と側面の一部とを露出している。当該ゲートパターンの側面であって、消去ゲート電極ＥＧ側とは反対側の側面は、順に形成された絶縁膜ＩＦ７、ワードゲート電極ＷＧおよびサイドウォールＳＷにより覆われている。ワードゲート電極ＷＧおよびサイドウォールＳＷは、半導体基板ＳＢ上に絶縁膜ＩＦ１を介して形成されている。
【０１８６】
絶縁膜ＩＦ１、ＩＦ７、ＩＦ９は例えば酸化シリコン膜からなり、消去ゲート電極ＥＧおよびワードゲート電極ＷＧは例えばポリシリコン膜からなる。サイドウォールＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層膜からなるが、図ではサイドウォールＳＷを単層の膜として示す。消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびサイドウォールＳＷの上面は、制御ゲート電極ＣＧの上面より高く、絶縁膜ＩＦ６、ＩＦ７およびＩＦ９のそれぞれの上面より低い箇所に位置する。
【０１８７】
ゲート長方向のサイドウォールＳＷと隣り合う領域であって、ワードゲート電極ＷＧ側とは反対側の領域の半導体基板ＳＢの主面には、ｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ３からなるドレイン領域が形成されている。また、隣り合う上記ゲートパターン同士の間の半導体基板ＳＢの主面には、ｎ−型半導体領域Ｅ４からなるソース領域が形成されている。なお、半導体基板ＳＢの主面には、ｐ型半導体領域であるチャネル領域およびｐ型ウエルが形成されているが、それらの図示は省略する。上記のソース領域、ドレイン領域、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、消去ゲート電極ＥＧおよびワードゲート電極ＷＧは、フローティングゲートスプリット構造を有するメモリセルＭＣを構成している。
【０１８８】
Ｉ／Ｏ領域１Ｂでは、半導体基板ＳＢ上に、ゲート絶縁膜ＧＩ２、シリコン膜（導電膜）ＰＳ３、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２および絶縁膜ＩＦ６からなるゲートパターンが形成されている。絶縁膜ＩＦ６は、ゲート電極Ｇ２の上面を覆い、ゲート電極Ｇ２の側面を露出している。当該ゲートパターンの両側の側面は、絶縁膜ＩＦ９を介してシリコン膜ＰＳ５により覆われている。シリコン膜ＰＳ５は、自己整合的に形成され、サイドウォール状の形状を有している。シリコン膜ＰＳ５と半導体基板ＳＢの主面との間には、絶縁膜ＩＦ９が介在している。Ｉ／Ｏ領域１Ｂの絶縁膜ＩＦ９は、絶縁膜ＩＦ６の上面と、当該ゲートパターンの側面と、当該ゲートパターンの横の半導体基板ＳＢの主面とを連続的に覆っている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜からなり、ゲート電極Ｇ２は例えばポリシリコン膜からなる。
【０１８９】
ゲート電極Ｇ２の横の半導体基板ＳＢの主面には、ｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ２からなる一対のソース・ドレイン領域が形成されている。ここでは、エクステンション領域であるｎ−型半導体領域Ｅ２の深さが、拡散領域であるｎ＋型半導体領域Ｄ２の深さよりも浅いが、ｎ＋型半導体領域Ｄ２よりｎ−型半導体領域Ｅ２の方が深くてもよい。当該ソース・ドレイン領域およびゲート電極Ｇ２は、高耐圧のＭＩＳＦＥＴＱ２を構成している。ゲート電極Ｇ２の下において積層されたゲート絶縁膜ＧＩ２、シリコン膜ＰＳ３およびＯＮＯ膜ＯＮは、ＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する。
【０１９０】
ロジック領域１Ｃでは、半導体基板ＳＢ上に、ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１からなるゲートパターンが形成されている。ゲート電極Ｇ１の両側の側面は、サイドウォールＳＷにより覆われている。ゲート電極Ｇ１およびサイドウォールＳＷと半導体基板ＳＢの主面との間には、ゲート絶縁膜ＧＩ１が介在している。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜からなり、ゲート電極Ｇ１は例えばポリシリコン膜からなる。
【０１９１】
ゲート電極Ｇ１の横の半導体基板ＳＢの主面には、ｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ１からなる一対のソース・ドレイン領域が形成されている。ここでは、エクステンション領域であるｎ−型半導体領域Ｅ１の深さが、拡散領域であるｎ＋型半導体領域Ｄ１の深さよりも浅い。当該ソース・ドレイン領域およびゲート電極Ｇ１は、高耐圧のＭＩＳＦＥＴＱ１を構成している。
【０１９２】
また、メモリセル領域１Ａの消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの直上において、絶縁膜ＩＦ７またはＩＦ９の側面を覆うようにサイドウォールＳＷが形成されている。消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ｎ＋型半導体領域Ｄ１、Ｄ２、Ｄ３およびゲート電極Ｇ１のそれぞれの上面は、シリサイド層Ｓ１により覆われている。半導体基板ＳＢ上には、メモリセルＭＣ、ＭＩＳＦＥＴＱ１およびＱ２を覆うように、層間絶縁膜ＩＬ１が形成されており、前記実施の形態１と同様に、層間絶縁膜ＩＬ１を貫通するコンタクトプラグＣＰと、層間絶縁膜ＩＬ１に形成された層間絶縁膜ＩＬ３および配線Ｍ１からなる第１配線層とが形成されている。
【０１９３】
メモリセル領域１Ａのフローティングゲート電極（浮遊ゲート電極）ＦＧおよびＩ／Ｏ領域１Ｂのシリコン膜ＰＳ３は、配線、電極および半導体基板ＳＢなどに電気的に接続されておらず、回路を構成していない浮遊状態の導電膜である。
【０１９４】
ここで、メモリセル領域１Ａに形成されたゲート絶縁膜ＧＩ３、フローティングゲート電極ＦＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ６からなるゲートパターンと、Ｉ／Ｏ領域１Ｂに形成されたゲート絶縁膜ＧＩ２、シリコン膜ＰＳ３、ＯＮＯ膜ＯＮ、ゲート電極Ｇ２および絶縁膜ＩＦ６からなるゲートパターンとのそれぞれの高さは同等である。
【０１９５】
これに対し、本実施の形態の半導体装置の特徴の１つとして、Ｉ／Ｏ領域１Ｂのゲート電極Ｇ２を含む当該ゲートパターンの高さは、ロジック領域１Ｃに形成されたゲート絶縁膜ＧＩ１、ゲート電極Ｇ１からなるゲートパターンの高さよりも高い。また、Ｉ／Ｏ領域１Ｂのゲート電極Ｇ２を含む当該ゲートパターンの高さは、メモリセル領域１Ａに形成された消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびサイドウォールＳＷのいずれの高さよりも高い。
【０１９６】
したがって、Ｉ／Ｏ領域１Ｂに形成されたサイドウォール状のシリコン膜ＰＳ５の高さは、メモリセル領域１Ａの消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびサイドウォールＳＷ、並びに、ロジック領域１ＣのサイドウォールＳＷのいずれの高さよりも高い。
【０１９７】
また、本実施の形態の半導体装置の特徴の１つとして、ｎ＋型半導体領域Ｄ２の深さは、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さよりも深い。例えば、ｎ＋型半導体領域Ｄ２の深さは、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さの２倍以上の深さを有する。これは、メモリセル領域１Ａの消去ゲート電極ＥＧ、ワードゲート電極ＷＧおよびサイドウォールＳＷ、並びに、ロジック領域１Ｃのゲート電極Ｇ１およびサイドウォールＳＷのいずれよりも高さが高いＩ／Ｏ領域１Ｂの上記ゲートパターンおよびシリコン膜ＰＳ５をマスクとして使用することで、ｎ＋型半導体領域Ｄ２を高いエネルギーでのイオン注入で形成することができるためである。
【０１９８】
＜不揮発性メモリの動作＞
次に、不揮発性メモリの動作例について、図２６を参照して説明する。
【０１９９】
フローティングゲートスプリット構造を有するメモリセルＭＣにおいて、書込み動作時には、ビット線に接続されたドレイン領域に０．５Ｖを印加し、ワード線に接続されたワードゲート電極ＷＧに１Ｖを印加し、ソース領域および消去ゲート電極ＥＧに４．５Ｖを印加し、制御ゲート電極ＣＧに１０．５Ｖを印加する。これにより、ドレイン側からソース領域側に流れる電子が、浮遊状態にあるフローティングゲート電極ＦＧ内に捕獲されることで、メモリセルＭＣは書込み状態となる。
【０２００】
消去動作時には、ソース・ドレイン領域、ワードゲート電極ＷＧ、制御ゲート電極ＣＧのそれぞれに０Ｖを印加し、消去ゲート電極ＥＧに１１．５Ｖを印加することで、消去ゲート電極ＥＧ側にフローティングゲート電極ＦＧ内の電子を引き抜く。これにより、メモリセルＭＣは消去状態となる。
【０２０１】
読出し動作時には、ドレイン領域に０．５Ｖを印加し、ソース領域および消去ゲート電極ＥＧに０Ｖを印加し、ワードゲート電極ＷＧおよび制御ゲート電極ＣＧに電源電圧を印加する。このとき、フローティングゲート電極ＦＧ内の電荷の有無により、制御ゲート電極ＣＧおよびソース・ドレイン領域により構成されるＭＩＳＦＥＴのしきい値電圧が変化するため、メモリセルＭＣの書込み状態と消去状態とを判別することができる。
【０２０２】
＜本実施の形態の半導体装置の製造方法＞
以下に、図２７〜図４６を用いて、本実施の形態の半導体装置の製造方法について説明する。図２７〜図４６は、本実施の形態の半導体装置の製造工程中の断面図である。図２７〜図４６においては、各図の左側から右側に向かって順に並ぶメモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃのそれぞれの断面図を示している。
【０２０３】
まず、例えば単結晶シリコンからなる半導体基板ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域（図示しない）を形成する。
【０２０４】
続いて、図示は省略するが、メモリセル領域１Ａ、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばＢ（ホウ素）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。
【０２０５】
続いて、半導体基板ＳＢの主面に、絶縁膜ＩＦ、シリコン膜（導電膜）ＰＳ３、ＯＮＯ膜ＯＮ、シリコン膜（導電膜）ＰＳ４および絶縁膜ＩＦ６を順に形成する。絶縁膜ＩＦは、例えば熱酸化法により形成する。シリコン膜ＰＳ３、ＰＳ４および絶縁膜ＩＦ６は、例えばＣＶＤ法により形成する。ＯＮＯ膜ＯＮの形成方法は、図６を用いて説明した方法と同じである。ＯＮＯ膜ＯＮは、シリコン膜ＰＳ３上に順に積層された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２からなる。ただし、以下の説明で用いる図では、図を分かりやすくするため、ＯＮＯ膜ＯＮを単層の膜として示す。
【０２０６】
シリコン膜ＰＳ３およびＰＳ４には、例えばｐ型に不純物（例えばＢ（ホウ素））が導入されている。シリコン膜ＰＳ４の膜厚は例えば８０ｎｍであり、絶縁膜ＩＦ６の膜厚は例えば２６０ｎｍである。
【０２０７】
次に、図２８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ６、シリコン膜ＰＳ４およびＯＮＯ膜ＯＮを加工する。このとき、メモリセル領域１ＡおよびＩ／Ｏ領域１Ｂには絶縁膜ＩＦ６、シリコン膜ＰＳ４およびＯＮＯ膜ＯＮのパターンを残し、ロジック領域１Ｃの絶縁膜ＩＦ６、シリコン膜ＰＳ４およびＯＮＯ膜ＯＮは全て除去する。これにより、各領域のシリコン膜ＰＳ３の上面が露出する。図では、シリコン膜ＰＳ３の上面が露出した時点でエッチングを終了し、シリコン膜ＰＳ３の上面が後退していない構造を示しているが、シリコン膜ＰＳ３の途中深さまでエッチバックが行われ、絶縁膜ＩＦ６、シリコン膜ＰＳ４およびＯＮＯ膜ＯＮから露出するシリコン膜ＰＳ３の上面が後退してもよい。
【０２０８】
これにより、メモリセル領域１Ａには、シリコン膜ＰＳ４からなる制御ゲート電極ＣＧが形成される。また、Ｉ／Ｏ領域１Ｂでは、シリコン膜ＰＳ４からなるゲート電極Ｇ２が形成される。
【０２０９】
次に、図２９に示すように、メモリセル領域１Ａにおいて、互いに隣り合う絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなるパターン同士の間の領域を覆うフォトレジスト膜ＰＲ３を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ３は、絶縁膜ＩＦ６の直上で終端している。
【０２１０】
続いて、フォトレジスト膜ＰＲ３、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ゲート電極Ｇ２およびＯＮＯ膜ＯＮから露出するシリコン膜ＰＳ３をエッチング法により除去する。これにより、絶縁膜ＩＦの上面が露出する。ロジック領域１Ｃでは、全てのシリコン膜ＰＳ３が除去される。
【０２１１】
次に、図３０に示すように、フォトレジスト膜ＰＲ３を除去した後、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面の全面上に絶縁膜ＩＦ７を形成（堆積）する。これにより、絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮを含むパターンの上面および側面、並びに、絶縁膜ＩＦの上面は、絶縁膜ＩＦ７により覆われる。絶縁膜ＩＦ７の膜厚は例えば３６ｎｍである。絶縁膜ＩＦ７は、例えば酸化シリコン膜および窒化シリコン膜の積層膜、または、窒化シリコン膜からなる。メモリセル領域１Ａにおいて、絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなる２つのパターンの間のシリコン膜ＰＳ３の上面は、絶縁膜ＩＦ７により覆われる。
【０２１２】
続いて、ドライエッチング法により絶縁膜ＩＦ７をエッチバックすることで、絶縁膜ＩＦの上面を露出させる。これにより、絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮを含むパターンの側面を覆う絶縁膜ＩＦ７のみが残る。なお、メモリセル領域１Ａにはサイドウォール状に残る絶縁膜ＩＦ７を示しているが、図を分かりやすくするため、Ｉ／Ｏ領域１Ｂの絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ３からなるパターンの側面を覆う絶縁膜ＩＦ７の図示は省略する。
【０２１３】
次に、図３１に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａにおいて絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなる２つのパターンの間に形成されたシリコン膜ＰＳ３を加工し、これにより絶縁膜ＩＦの上面を露出させる。これにより、絶縁膜ＩＦ６、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなる２つのパターンのそれぞれの直下のシリコン膜ＰＳ３同士が互いに分離される。また、これによりメモリセル領域１Ａには、シリコン膜ＰＳ３からなるフローティングゲート電極ＦＧが形成される。よって、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびフローティングゲート電極ＦＧからなる積層パターンが複数形成される。
【０２１４】
次に、図３２に示すように、メモリセル領域１Ａの一部およびロジック領域１Ｃを覆い、Ｉ／Ｏ領域１Ｂを露出するフォトレジスト膜ＰＲ４を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ４は、図３１を用いて説明した工程でシリコン膜ＰＳ３を除去した領域の半導体基板ＳＢの主面を露出し、他の箇所において、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびフローティングゲート電極ＦＧからなる２つの積層パターンの相互間の半導体基板ＳＢの主面を覆うレジストパターンである。メモリセル領域１Ａにおいて、フォトレジスト膜ＰＲ４は、絶縁膜ＩＦ６の直上で終端している。
【０２１５】
続いて、イオン注入法を用いて、メモリセル領域１ＡおよびＩ／Ｏ領域１Ｂの半導体基板ＳＢの主面に、ｎ型の不純物（例えばＡｓ（ヒ素））を注入する。ここでは、フォトレジスト膜ＰＲ４と、メモリセル領域１Ａの絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびフローティングゲート電極ＦＧからなる積層パターンと、Ｉ／Ｏ領域１Ｂの絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ３からなる積層パターンとを注入阻止マスクとして使用する。これにより、メモリセル領域１Ａの半導体基板ＳＢの主面にｎ−型半導体領域Ｅ４を形成し、Ｉ／Ｏ領域１Ｂの半導体基板ＳＢの主面に一対のｎ−型半導体領域Ｅ２を形成する。Ｉ／Ｏ領域１Ｂの一対のｎ−型半導体領域Ｅ２は、ゲート電極Ｇ２を平面視で挟むように形成される。
【０２１６】
次に、図３３に示すように、フォトレジスト膜ＰＲ４を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなり、例えば８ｎｍの膜厚を有する。フローティングゲート電極ＦＧおよびシリコン膜ＰＳ３から露出する絶縁膜ＩＦの上面には、絶縁膜ＩＦ８が接して形成される。以下では、絶縁膜ＩＦ８の下面に接する絶縁膜ＩＦは、絶縁膜ＩＦ８と一体化しているものとして、その図示を省略する。また、フローティングゲート電極ＦＧの直下の絶縁膜ＩＦにより、ゲート絶縁膜ＧＩ３が形成され、シリコン膜ＰＳ３の直下の絶縁膜ＩＦにより、ゲート絶縁膜ＧＩ２が形成される。
【０２１７】
次に、図３４に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびフローティングゲート電極ＦＧからなる２つの積層パターンの間の絶縁膜ＩＦ８を除去する。これにより、ｎ−型半導体領域Ｅ４の上面は露出する。
【０２１８】
次に、図３５に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ９を形成する。絶縁膜ＩＦ９は、例えば酸化シリコン膜からなり、例えば１５ｎｍの膜厚を有する。フローティングゲート電極ＦＧおよびシリコン膜ＰＳ３から露出する絶縁膜ＩＦの上面には、絶縁膜ＩＦ９が接する。
【０２１９】
次に、図３６に示すように、メモリセル領域１Ａの一部と、Ｉ／Ｏ領域１Ｂおよびロジック領域１Ｃとを覆うフォトレジスト膜ＰＲ５を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ５は、メモリセル領域１Ａにおいて、ｎ−型半導体領域Ｅ４の直上を含む領域であって、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなる２つのゲートパターンの相互間の半導体基板ＳＢの主面を覆うレジストパターンであり、絶縁膜ＩＦ８を露出している。なお、図３６および以降の説明で用いる図では、図を分かりやすくするため、Ｉ／Ｏ領域１Ｂにおいて重なる絶縁膜ＩＦ８、ＩＦ９を一体化した単層の絶縁膜ＩＦ９として示す。
【０２２０】
続いて、フォトレジスト膜ＰＲ５および当該ゲートパターンをマスクとしてイオン注入することで、隣り合う２つの当該ゲートパターン同士の間の半導体基板ＳＢの主面に、ｐ型の不純物（例えばＢ（ホウ素））を例えばイオン注入法により打ち込む。これにより、半導体基板ＳＢの主面にチャネル領域（図示しない）を形成する。
【０２２１】
次に、図３７に示すように、フォトレジスト膜ＰＲ５を除去した後、メモリセル領域１Ａの一部と、Ｉ／Ｏ領域１Ｂとを覆うフォトレジスト膜ＰＲ６を半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ６は、メモリセル領域１Ａにおいて、ｎ−型半導体領域Ｅ４の直上を含む領域であって、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなる２つのゲートパターンの相互間の半導体基板ＳＢの主面を覆うレジストパターンである。フォトレジスト膜ＰＲ６は、上記チャネル領域が形成された半導体基板ＳＢの主面および絶縁膜ＩＦ８と、ロジック領域１Ｃの絶縁膜ＩＦ８とを露出している。また、メモリセル領域１Ａの絶縁膜ＩＦ９の一部と、ロジック領域１Ｃの絶縁膜ＩＦ９も、フォトレジスト膜ＰＲ６から露出している。
【０２２２】
続いて、フォトレジスト膜ＰＲ６をマスクとしてウェットエッチングを行うことで、フォトレジスト膜ＰＲ６から露出する絶縁膜ＩＦ９、ＩＦ８を除去する。これにより、メモリセル領域１Ａの一部では、半導体基板ＳＢの主面および絶縁膜ＩＦ７が露出し、ロジック領域１Ｃでは半導体基板ＳＢの主面が露出する。
【０２２３】
次に、図３８に示すように、フォトレジスト膜ＰＲ６を除去した後、例えば熱酸化法により、メモリセル領域１Ａおよびロジック領域１Ｃにおいて露出している半導体基板ＳＢの主面に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、その膜厚は例えば２ｎｍである。
【０２２４】
次に、図３９に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面の全面上に、シリコン膜（導電膜）ＰＳ５を形成する。シリコン膜ＰＳ５の膜厚は、例えば１５０ｎｍである。これにより、メモリセル領域１Ａに形成された複数の上記ゲートパターン同士の間はシリコン膜ＰＳ５により埋め込まれる。また、Ｉ／Ｏ領域１Ｂにおいて、Ｉ／Ｏ領域１Ｂの絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ３およびゲート絶縁膜ＧＩ２からなるゲートパターンの側面は、絶縁膜ＩＦ９を介してシリコン膜ＰＳ５により覆われる。
【０２２５】
次に、図４０に示すように、フォトリソグラフィ技術およびエッチング法を用いて、シリコン膜ＰＳ５に対しエッチバックを行う。これにより、メモリセル領域１Ａの絶縁膜ＩＦ６の上面およびＩ／Ｏ領域１Ｂの絶縁膜ＩＦ９の上面は露出する。メモリセル領域１Ａでは、シリコン膜ＰＳ５の上面は、絶縁膜ＩＦ６の上面より低く、制御ゲート電極ＣＧの上面およびゲート電極Ｇ２の上面のいずれよりも高い位置まで後退する。これにより、メモリセル領域１Ａの絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなる２つのゲートパターン同士の間の領域であって、ｎ−型半導体領域Ｅ４の直上の領域に埋め込まれたシリコン膜ＰＳ５からなる消去ゲート電極ＥＧが形成される。
【０２２６】
上記エッチバックの直後において、メモリセル領域１Ａでは、消去ゲート電極ＥＧおよびシリコン膜ＰＳ５のそれぞれの端部が上記ゲートパターンの側面の上端、つまり絶縁膜ＩＦ６側面の上端を覆っていることが考えられるが、その場合でも、メモリセル領域１Ａの消去ゲート電極ＥＧおよびシリコン膜ＰＳ５の最下面は、絶縁膜ＩＦ６の上面より低い箇所に位置する。
【０２２７】
Ｉ／Ｏ領域１Ｂでは、絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ３およびゲート絶縁膜ＧＩ２からなるゲートパターンの側面を覆うシリコン膜ＰＳ５のみが、サイドウォール状に残る。ここでは、ロジック領域１Ｃをフォトレジスト膜（図示しない）により覆った状態でエッチバックを行うため、ロジック領域１Ｃの半導体基板ＳＢの主面を覆うシリコン膜ＰＳ５は除去されずに残る。ここで、ロジック領域１Ｃのシリコン膜ＰＳ５の上面は、絶縁膜ＩＦ６の上面より低い箇所に位置している。
【０２２８】
次に、図４１に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびロジック領域１Ｃのそれぞれのシリコン膜ＰＳ５の一部を除去する。すなわち、メモリセル領域１Ａでは、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなる２つのゲートパターン同士の間に埋め込まれたシリコン膜ＰＳ５の一部を除去することで、絶縁膜ＩＦ１を露出させる。これにより、当該ゲートパターンの一方の側面に隣り合う領域には消去ゲート電極ＥＧが形成され、他方の側面に隣り合う領域には、シリコン膜ＰＳ５からなるワードゲート電極ＷＧが形成される。つまり、メモリセル領域１Ａの複数のゲートパターンのそれぞれは、消去ゲート電極ＥＧおよびワードゲート電極ＷＧにより挟まれている。
【０２２９】
ロジック領域１Ｃでは、上記エッチング工程によりシリコン膜ＰＳ５を加工し、絶縁膜ＩＦ１を露出させることで、シリコン膜ＰＳ５からなるゲート電極Ｇ１を形成する。ゲート電極Ｇ１の高さは消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの高さと同等である。すなわち、ゲート電極Ｇ１、消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの高さは、メモリセル領域１Ａの絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなるゲートパターンの高さよりも低い。また、ゲート電極Ｇ１、消去ゲート電極ＥＧおよびワードゲート電極ＷＧのそれぞれの高さは、Ｉ／Ｏ領域１Ｂの絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ３およびゲート絶縁膜ＧＩ２からなるゲートパターンの高さよりも低い。
【０２３０】
次に、図４２に示すように、メモリセル領域１Ａおよびロジック領域１Ｃを覆い、Ｉ／Ｏ領域１Ｂを露出するフォトレジスト膜ＰＲ７を半導体基板ＳＢ上に形成する。続いて、フォトレジスト膜ＰＲ７と、絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ３およびゲート絶縁膜ＧＩ２からなるゲートパターンと、サイドウォール状のシリコン膜ＰＳ５とをマスクとして、イオン注入を行う。ここでは、Ｉ／Ｏ領域１Ｂの半導体基板ＳＢの主面に対し、ｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。これにより、Ｉ／Ｏ領域１Ｂの当該ゲートパターンの横の半導体基板ＳＢの主面に、一対の拡散領域であるｎ＋型半導体領域Ｄ２を形成する。
【０２３１】
当該イオン注入工程において、Ａｓ（ヒ素）を打ち込む際のエネルギーは８０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。また、Ｐ（リン）を打ち込む際のエネルギーは８０ｋｅＶであり、ドーズ量は、５×１０１３ｃｍ−２である。これにより形成されたｎ＋型半導体領域Ｄ２の深さは、例えば１６０ｎｍであり、ｎ＋型半導体領域Ｄ２の不純物濃度が最も高い位置の深さは、例えば８０ｎｍである。
【０２３２】
ゲート電極Ｇ２の横の半導体基板ＳＢの主面に形成された、ｎ−型半導体領域Ｅ２およびｎ＋型半導体領域Ｄ２は、ソース・ドレイン領域を構成しており、当該ソース・ドレイン領域およびゲート電極Ｇ２は、高耐圧のＭＩＳＦＥＴＱ２を構成している。
【０２３３】
ここで注入するＡｓ（ヒ素）は、Ｉ／Ｏ領域１Ｂに形成されるソース・ドレイン領域の上面に、後のシリサイド層形成工程において過度に厚いシリサイド層が形成されることを防ぐ役割を有する。
【０２３４】
次に、図４３に示すように、フォトレジスト膜ＰＲ７を除去した後、Ｉ／Ｏ領域１Ｂを覆い、メモリセル領域１Ａおよびロジック領域１Ｃを露出するフォトレジスト膜ＰＲ８を半導体基板ＳＢ上に形成する。続いて、フォトレジスト膜ＰＲ８と、絶縁膜ＩＦ６、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、フローティングゲート電極ＦＧおよびゲート絶縁膜ＧＩ３からなるゲートパターンと、ゲート電極Ｇ１、消去ゲート電極ＥＧおよびワードゲート電極ＷＧとをマスクとして、イオン注入を行う。ここでは、メモリセル領域１Ａおよびロジック領域１Ｃの半導体基板ＳＢの主面に対し、ｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。これにより、メモリセル領域１Ａのワードゲート電極ＷＧの横の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域Ｅ３を形成し、ロジック領域１Ｃのゲート電極Ｇ１の横の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域Ｅ１を形成する。
【０２３５】
次に、図４４に示すうように、ワードゲート電極ＷＧの側面のうち、制御ゲート電極ＣＧ側とは反対側の露出している側面を覆うサイドウォールＳＷと、ゲート電極Ｇ１の両側の側面を覆うサイドウォールＳＷを形成する。サイドウォールＳＷの形成方法は、図１１を用いて説明した方法と同様である。ここでは、Ｉ／Ｏ領域１Ｂに形成されたサイドウォール状のシリコン膜ＰＳ５の側面には、サイドウォールは形成されない。その理由は、シリコン膜ＰＳ５の露出する側面は、ワードゲート電極ＷＧおよびゲート電極Ｇ１のそれぞれの側面に比べ、半導体基板ＳＢの主面に対して垂直な方向に近い角度を有しておらず、なだらかな傾斜を有しているため、シリコン膜ＰＳ５の側面を覆うように形成された絶縁膜がエッチングにより全て除去されることにある。
【０２３６】
また、サイドウォールＳＷを形成するために行うエッチング工程では、ワードゲート電極ＷＧ、ゲート電極Ｇ１およびサイドウォールＳＷから露出する絶縁膜ＩＦ１が除去される。これにより、ロジック領域１Ｃにおいてゲート電極Ｇ１の直下に位置する絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１が形成される。また、ワードゲート電極ＷＧの直下の絶縁膜ＩＦ１も、ゲート絶縁膜として機能する。
【０２３７】
メモリセル領域１Ａでは、消去ゲート電極ＥＧおよびワードゲート電極ＷＧよりも上に位置する絶縁膜ＩＦ７、ＩＦ９のそれぞれの側面を覆うサイドウォールＳＷが形成されている。
【０２３８】
次に、図４５に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、メモリセル領域１Ａおよびロジック領域１Ｃのそれぞれの半導体基板ＳＢの主面にｎ型の不純物（例えば、Ａｓ（ヒ素）およびＰ（リン））を打ち込む。これにより、メモリセル領域１Ａのワードゲート電極ＷＧの横の半導体基板ＳＢの主面に、拡散領域であるｎ＋型半導体領域Ｄ３を形成し、ロジック領域１Ｃのゲート電極Ｇ１の横の半導体基板ＳＢの主面に、拡散領域である一対のｎ＋型半導体領域Ｄ１を形成する。
【０２３９】
ｎ＋型半導体領域Ｄ１〜Ｄ３は、ｎ−型半導体領域Ｅ１〜Ｅ３よりも不純物濃度が高く、ｎ−型半導体領域Ｅ１〜Ｅ３よりも深さが深い。ここでは、Ｉ／Ｏ領域１Ｂをフォトレジスト膜（図示しない）により覆った状態でイオン注入を行うため、Ｉ／Ｏ領域１Ｂの半導体基板ＳＢの主面には不純物イオンは注入されない。
【０２４０】
ここでは、例えば、Ａｓ（ヒ素）およびＰ（リン）の両方を半導体基板ＳＢの主面に対して注入する。このとき、Ａｓ（ヒ素）を打ち込む際のエネルギーは４０ｋｅＶであり、ドーズ量は、１×１０１５ｃｍ−２である。また、Ｐ（リン）を打ち込む際のエネルギーは４０ｋｅＶであり、ドーズ量は、５×１０１３ｃｍ−２である。これにより形成されたｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さは、例えば８０ｎｍであり、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの不純物濃度が最も高い位置の深さは、例えば４０ｎｍである。
【０２４１】
上記のように、ｎ＋型半導体領域Ｄ１、Ｄ３を形成する際のイオン注入のエネルギーは、ｎ＋型半導体領域Ｄ２を形成する際のエネルギーの半分以下であるため、ｎ＋型半導体領域Ｄ２の深さは、ｎ＋型半導体領域Ｄ１、Ｄ３のそれぞれの深さよりも深い。
【０２４２】
メモリセル領域１Ａにおいて、消去ゲート電極ＥＧの直下のｎ−型半導体領域Ｅ４はソース領域を構成し、ワードゲート電極ＷＧの横の半導体基板ＳＢの主面において互いに隣接するｎ−型半導体領域Ｅ３およびｎ＋型半導体領域Ｄ３は、ドレイン領域を構成している。当該ソース・ドレイン領域と、フローティングゲート電極ＦＧ、制御ゲート電極ＣＧ、消去ゲート電極ＥＧおよびワードゲート電極ＷＧとは、フローティングゲートスプリット構造を有するメモリセルＭＣを構成している。
【０２４３】
また、ロジック領域１Ｃにおいて、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に形成されたｎ−型半導体領域Ｅ１およびｎ＋型半導体領域Ｄ１は、ソース・ドレイン領域を構成しており、当該ソース・ドレイン領域およびゲート電極Ｇ１は、低耐圧のＭＩＳＦＥＴＱ１を構成している。
【０２４４】
次に、図４６に示すように、図１３および図１４を用いて説明した工程と同様の工程を行うことで、シリサイド層Ｓ１、層間絶縁膜ＩＬ１、コンタクトプラグＣＰ、層間絶縁膜ＩＬ３および配線Ｍ１を形成する。シリサイド層Ｓ１は、消去ゲート電極ＥＧ、ワードゲート電極ＷＧ、ｎ＋型半導体領域Ｄ１、Ｄ２、Ｄ３およびゲート電極Ｇ１のそれぞれの上面を覆うように形成される。以上のようにして、本実施の形態の半導体装置が形成される。
【０２４５】
＜本実施の形態の効果＞
本実施の形態では、図４２を用いて説明した工程において、半導体基板ＳＢ上に積層された絶縁膜ＩＦ６、ゲート電極Ｇ２、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ３およびゲート絶縁膜ＧＩ２からなる厚さが大きいゲートパターンをマスクとして、比較的高いエネルギーでイオン注入を行うことで、ｎ＋型半導体領域Ｄ１、Ｄ３よりも深いｎ＋型半導体領域Ｄ２をＩ／Ｏ領域１Ｂに形成している。これにより、前記実施の形態１と同様の効果を得ることができる。
【０２４６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２４７】
例えば、前記実施の形態１の変形例で説明した金属膜ＭＭ（図１７参照）を注入阻止マスクとして使用する工程を、前記実施の形態２の半導体装置の製造方法に適用してもよい。その場合、金属膜ＭＭは、図２３を用いて説明した研磨工程により除去される。
【０２４８】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０２４９】
（付記１）第１領域、第２領域および第３領域を有する半導体基板と、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して順に形成された第１導電膜、第１絶縁膜、第１ゲート電極および第２絶縁膜を含む第１ゲートパターンと、
前記第１領域の前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板の前記主面に形成された第２ソース・ドレイン領域と、
前記第３領域の前記半導体基板上に第３ゲート絶縁膜を介して順に形成された浮遊ゲート電極、内部に電荷蓄積部を有する第３絶縁膜、制御ゲート電極および第４絶縁膜を含む第２ゲートパターンと、
前記第２ゲートパターンの第１側面に第５絶縁膜を介して形成された消去ゲート電極と、
前記第２ゲートパターンの前記第１側面の反対側の第２側面に第６絶縁膜を介して形成されたワードゲート電極と、
前記消去ゲート電極と前記半導体基板との間に形成された第７絶縁膜と、
前記ワードゲート電極と前記半導体基板との間に形成された第８絶縁膜と、
前記半導体基板の前記主面に形成された第３ソース・ドレイン領域と、
を有し、
前記第１ソース・ドレイン領域は、第１導電型の第１半導体領域を含み、前記第２ソース・ドレイン領域は、前記第１導電型の第２半導体領域を含み、前記第３ソース・ドレイン領域は、前記第１導電型の第３半導体領域を含んでおり、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、前記浮遊ゲート電極、前記制御ゲート電極、前記消去ゲート電極、前記ワードゲート電極および前記第３ソース・ドレイン領域は、メモリセルを構成しており、
前記第１半導体領域の深さは、前記第２半導体領域および前記第３半導体領域のそれぞれの深さよりも深い、半導体装置。
【０２５０】
（付記２）（ａ）第１領域、第２領域および第３領域を有する半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に第１絶縁膜を形成し、前記第２領域の前記半導体基板上に第２絶縁膜を形成し、前記第３領域の前記半導体基板上に第３絶縁膜を形成する工程、
（ｃ）前記第１領域、前記第２領域および前記第３領域の前記半導体基板上に第１導電膜を形成する工程、
（ｄ）前記第３領域の前記第１導電膜を加工して、第３ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に、前記第３ゲート電極と、前記第１領域および前記第２領域の前記第１導電膜とを覆い、内部に電荷蓄積部を有する第４絶縁膜を形成し、前記第４絶縁膜上に第２導電膜を形成する工程、
（ｆ）前記第２導電膜を加工することで、前記第３ゲート電極の側面に、前記第４絶縁膜を介して、前記第２導電膜からなる第４ゲート電極を形成し、前記第２領域の前記第２導電膜を除去する工程、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記第２導電膜、前記第４絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなる第１ゲート電極を形成し、前記第２領域の前記第１導電膜を加工することで、前記第１導電膜からなる第２ゲート電極を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２領域の前記半導体基板の主面に第１導電型の不純物を打ち込むことにより第２ソース・ドレイン領域を形成し、前記第３領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより第３ソース・ドレイン領域を形成する工程、
（ｉ）前記（ｇ）工程の後、前記第１領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより、前記第２ソース・ドレイン領域および前記第３ソース・ドレイン領域よりも深さが深い第１ソース・ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、前記第３ゲート電極、前記第４ゲート電極および前記第３ソース・ドレイン領域は、メモリセルを構成する、半導体装置の製造方法。
【０２５１】
（付記３）（付記２）の半導体装置の製造方法において、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第２導電膜上に第２金属膜を形成した後、前記第２領域および前記第３領域の前記第２金属膜を除去する工程をさらに有し、
前記（ｇ）工程では、前記第１領域の前記第２金属膜、前記第２導電膜、前記第４絶縁膜および前記第１導電膜を加工することで前記第１ゲート電極を形成し、前記第２領域の前記第１導電膜を加工することで前記第２ゲート電極を形成し、
前記（ｉ）工程では、前記第２金属膜を保護膜として用いて前記第１領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより、前記第１ソース・ドレイン領域を形成する、半導体装置の製造方法。
【０２５２】
（付記４）（ａ）第１領域、第２領域および第３領域を有する半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、第１ゲート絶縁膜を介して順に積層された第１導電膜、第１絶縁膜、第１ゲート電極および第２絶縁膜を含む第１ゲートパターンを形成し、前記第３領域の前記半導体基板上に、第３ゲート絶縁膜を介して順に積層された浮遊ゲート電極、内部に電荷蓄積部を有する第３絶縁膜、制御ゲート電極および第４絶縁膜を含む第２ゲートパターンを形成する工程、
（ｃ）前記第２ゲートパターンの第１側面を覆う第５絶縁膜と、前記第２ゲートパターンの前記第１側面の反対側の第２側面を覆う第６絶縁膜とを形成する工程、
（ｄ）前記第２ゲートパターンの前記第１側面側の前記半導体基板の主面に、第１導電型の第７半導体領域を形成する工程、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記半導体基板上に、第９絶縁膜を介して第３導電膜を形成する工程、
（ｆ）前記第３導電膜を加工することで、前記第２領域の前記第３導電膜からなる第２ゲート電極を形成し、前記第２ゲートパターンの前記第１側面に前記第５絶縁膜を介して前記第３導電膜からなる消去ゲート電極を形成し、前記第２ゲートパターンの前記第２側面に前記第６絶縁膜を介して前記第３導電膜からなるワードゲート電極を形成する工程、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより第１ソース・ドレイン領域を形成する工程、
（ｈ）前記（ｆ）工程の後、前記第２領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより第２ソース・ドレイン領域を形成し、前記第３領域の前記半導体基板の前記主面に前記第１導電型の不純物を打ち込むことにより、前記第７半導体領域を含む第３ソース・ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極および前記第２ソース・ドレイン領域は、第２電界効果トランジスタを構成し、前記浮遊ゲート電極、前記制御ゲート電極、前記消去ゲート電極、前記ワードゲート電極および前記第３ソース・ドレイン領域は、メモリセルを構成しており、
前記第１ソース・ドレイン領域の深さは、前記第２ソース・ドレイン領域および前記第３ソース・ドレイン領域のそれぞれの深さよりも深い、半導体装置。
【符号の説明】
【０２５３】
１Ａ    メモリセル領域
１Ｂ    Ｉ／Ｏ領域
１Ｃ    ロジック領域
ＣＧ    制御ゲート電極
Ｄ１〜Ｄ３    ｎ＋型半導体領域
Ｅ１〜Ｅ４    ｎ−型半導体領域
Ｇ１、Ｇ２    ゲート電極
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    ＯＮＯ膜
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
【図１】
2018182156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2018182156.tif 000007
【図６】
2018182156.tif 000008
【図７】
2018182156.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2018182156.tif 000013
【図１２】
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【図１３】
2018182156.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
2018182156.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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