(57)【要約】【課題】同じ基板に形成されたロッド型発光素子を個別に駆動することのできる発光素子を簡便な方法で製造する方法を提供する。【解決手段】本発明の実施形態にかかる製造方法は、第１導電型半導体層と、前記第１導電型半導体層の主面に形成された第１導電型の半導体ロッド、前記半導体ロッドの外周を覆う発光層、及び前記発光層の外周を覆う第２導電型半導体層を含む複数ロッド状積層体とを有する半導体構造体を準備するステップと、レジストマスクを設けずに、スパッタリング法によって、前記ロッド状積層体を覆う電極膜を形成するステップと、ウェットエッチングによって、前記ロッド状積層体の根元部の前記電極膜を除去するステップと、前記ロッド状積層体の前記電極膜に第１パッド電極を形成するステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
発光素子の製造方法であって、
第１導電型半導体層と、前記第１導電型半導体層の主面に形成された第１導電型の半導体ロッド、前記半導体ロッドの外周を覆う発光層、及び前記発光層の外周を覆う第２導電型半導体層を含む複数のロッド状積層体とを有する半導体構造体を準備するステップと、
レジストマスクを設けずに、スパッタリング法によって、前記ロッド状積層体を覆う電極膜を形成するステップと、
ウェットエッチングによって、前記ロッド状積層体の根元部の前記電極膜を除去するステップと、
前記ロッド状積層体の前記電極膜に第１パッド電極を形成するステップと
を含むことを特徴とする発光素子の製造方法。
【請求項２】
請求項１に記載の発光素子の製造方法であって、
前記電極膜は、単層である
ことを特徴とする発光素子の製造方法。
【請求項３】
請求項２に記載の発光素子の製造方法であって、
前記半導体構造体は、窒化物半導体からなり、
前記電極膜は、導電性酸化物膜又はＡｇ膜である
ことを特徴とする発光素子の製造方法。
【請求項４】
請求項３に記載の発光素子の製造方法であって、
前記電極膜を形成するステップにおいて、前記第１導電型半導体層の主面の法線方向に対して傾斜する角度からスパッタリングを行う
ことを特徴とする発光素子の製造方法。
【請求項５】
請求項４に記載の発光素子の製造方法であって、
前記ロッド状積層体を組分けして、複数の前記ロッド状積層体を含む組においては前記ロッド状積層体の前記電極膜が互いに分離しないように、前記電極膜を除去するステップの前に、レジストマスクを形成するステップを設けており、
前記第１パッド電極を形成するステップにおいて、複数の前記ロッド状積層体を含む組については、その一部の前記ロッド状積層体の前記電極膜にだけ第１パッド電極を形成する
ことを特徴とする発光素子の製造方法。
【請求項６】
請求項１から５の何れか一項に記載の発光素子の製造方法であって、
前記ロッド状積層体の前記第１導電型半導体層の主面と平行な方向における断面の平均径は５０ｎｍ〜１０μｍであり、隣接する前記ロッド状積層体の間隔は７５ｎｍ〜２００μｍである
ことを特徴とする発光素子の製造方法。
【請求項７】
請求項１〜６の何れか一項に記載の発光素子の製造方法であって、
前記電極膜を除去するステップの後に、前記電極膜から露出された前記ロッド状積層体の根元部を被覆する絶縁性の保護膜を形成するステップを有する
ことを特徴とする発光素子の製造方法。
【請求項８】
請求項７に記載の発光素子の製造方法であって、
全ての前記ロッド状積層体の前記半導体ロッドを電気的に接続する前記第１導電型半導体層に、第２パッド電極を形成するステップを有する
ことを特徴とする発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子の製造方法に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００６−３３２６５０号公報（特許文献１）がある。当該公報には、ロッド型発光素子及びその製造方法として、「第１極性層の上部に光を放出できる物質がロッドを形成し、このロッドそれぞれを包む第２極性層を形成することにより発光面積を増加させ、素子の内部に拘束されず外部に放出させる光量を増やして素子の光出力を向上させられる。」と記載されている。なお、当該公報に記載された技術では、同じ基板に形成された複数のロッド型発光素子が共通の電極によって同時に駆動される（当該公報の図５、図６、図７ｂ、図１２ｅ、図１５参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３２６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ロッド型発光素子、例えば、ロッド型ＬＥＤ素子は、ロッドの側面に発光層を形成できるので、発光層の面積を大幅に増やすことができる。そこで、小さいサイズで高い光出力を実現でき、解像度の高い自発光型ＬＥＤディスプレイ等への適用が期待されている。それを実現するためには、同じ基板に形成されたロッド型ＬＥＤを個別に駆動するか、組分けした組単位で駆動することが望ましい。但し、前述した先行技術では、それを実現することができない。
【０００５】
本発明は、同じ基板に形成されたロッド型発光素子を個別に駆動する又は組分けした組単位で駆動することのできる発光素子を簡便な方法で製造する方法を提供する。
【課題を解決するための手段】
【０００６】
前記した課題を解決するために、本発明の実施形態にかかる発光素子の製造方法は、第１導電型半導体層と、前記第１導電型半導体層の主面に形成された第１導電型の半導体ロッド、前記半導体ロッドの外周を覆う発光層、及び前記発光層の外周を覆う第２導電型半導体層を含む複数のロッド状積層体とを有する半導体構造体を準備するステップと、レジストマスクを設けずに、スパッタリング法によって、前記ロッド状積層体を覆う電極膜を形成するステップと、ウェットエッチングによって、前記ロッド状積層体の根元部の前記電極膜を除去するステップと、前記ロッド状積層体の前記電極膜に第１パッド電極を形成するステップと、を含む。
【発明の効果】
【０００７】
本発明の実施形態にかかる製造方法によれば、同じ基板に形成されたロッド型発光素子を個別に駆動することのできる発光素子を簡便な方法で製造することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態を概略的に示すフローチャートである。
【図２】図１に示したステップＳ１０２によって作製された生産物を概略的に示す断面図である。
【図３】図１に示したステップＳ１０４によって作製された生産物を概略的に示す断面図である。
【図４】図１に示したステップＳ１０６によって作製された生産物を概略的に示す断面図である。
【図５】図１に示したステップＳ１０８によって作製された生産物を概略的に示す断面図である。
【図６】図１に示したステップＳ１１０によって作製された生産物を概略的に示す断面図である。
【図７】図１に示したステップＳ１１２によって作製された生産物を概略的に示す断面図である。
【図８】図７の局部の拡大図である。
【図９】図１に示したステップＳ１１４によって作製された生産物を概略的に示す断面図である。
【図１０】図１に示したステップＳ１１６によって作製された生産物を概略的に示す断面図である。
【図１１】図１に示したステップＳ１１８によって作製された生産物を概略的に示す断面図である。
【図１２】図１に示したステップＳ１２０によって作製された生産物を概略的に示す断面図である。
【図１３】図１に示したステップＳ１２２におけるレジスト塗布のサブステップを概略的に示す断面図である。
【図１４】図１に示したステップＳ１２２によって作製された生産物を概略的に示す断面図である。
【図１５】図１に示したステップＳ１２４によって作製された生産物を概略的に示す断面図である。
【図１６】図１に示したステップＳ１２６によって作製された生産物を概略的に示す断面図である。
【図１７】図１に示したステップＳ１２８によって作製された生産物を概略的に示す断面図である。
【図１８】第１実施形態の一変形例によって製造された発光素子を概略的に示す断面図である。
【図１９】第２実施形態を概略的に示すフローチャートである。
【図２０】図１９に示したステップＳ２１３及びＳ１１４が終了したときに作製された生産物を概略的に示す断面図である。
【図２１】第２実施形態によって製造された発光素子を概略的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面に基づき発明の実施の形態を通じて本発明を説明する。
【００１０】
図１は本発明発光素子製造方法の第１実施形態を概略的に示すフローチャートである。第１実施形態の製造方法は、半導体構造体を準備するステップＳ１００と、電極膜を形成するステップＳ１１２と、ロッド状積層体の根元部の電極膜を除去するステップＳ１１４と、レジストマスクを形成するステップＳ１１６と、第２パッド電極形成位置の電極膜等を除去するステップＳ１１８と、保護膜を形成するステップＳ１２０と、レジストを塗布してエッチバックによって電極の上面を露出させるステップＳ１２２と、レジストマスクを形成するステップ１２４と、第１パッド電極を形成するステップＳ１２６と、第２パッド電極形成位置の保護膜を除去して第２パッド電極を形成するステップＳ１２８と、を含む。
【００１１】
ステップＳ１００においては、第１導電型半導体層と、第１導電型半導体層の主面に形成された第１導電型の半導体ロッド、半導体ロッドの外周を覆う発光層、及び発光層の外周を覆う第２導電型半導体層を含む複数のロッド状積層体とを有する半導体構造体１００（図６参照）を準備する。半導体構造体１００に含まれる半導体としては、例えば窒化物半導体が挙げられる。本実施形態において、「ｎ型」を「第１導電型」とし、「ｐ型」を「第２導電型」とする。ステップＳ１００は、更にｎ型半導体層を形成するステップＳ１０２、マスクを形成するステップＳ１０４、半導体ロッドを形成するステップＳ１０６、発光層を形成するステップＳ１０８、及び、ｐ型半導体層を形成するステップＳ１１０に分けることができる。
【００１２】
図２はステップＳ１０２によって作製された生産物を概略的に示す断面図である。ステップＳ１０２においては、基板１０２の主面の一つである主面１０２ａを成長面として、その主面１０２ａにバッファ層１０４を形成した後、バッファ層１０４にｎ型半導体層１０６を形成する。基板１０２としては、例えば、サファイア（Ａｌ2Ｏ3）基板、ＳｉＣ基板、窒化物半導体基板などが利用できる。バッファ層１０４としては、例えばＧａＮやＡｌＮなどの窒化物半導体が利用できる。ｎ型半導体層１０６としては、例えばｎ型ＧａＮ系半導体が利用できる。本実施形態においては、基板１０２としてサファイア基板、バッファ層１０４としてＧａＮ層、ｎ型半導体層１０６としてｎ型ＧａＮ層をそれぞれ用いた例を説明する。バッファ層１０４およびｎ型半導体層１０６を形成するための反応装置としては、例えばＭＯＣＶＤ装置を用いることができる。
【００１３】
ミラー指数が（０００１）となるサファイア基板の結晶面を成長面である主面１０２ａとするのが好ましい。ここでいう「（０００１）面」は、（０００１）面に対してわずかに傾斜した面も含む。具体的には、（０００１）面に対し０．５°以上２．０°以下のオフ角をもつ面を成長面とするのがより好ましい。
【００１４】
基板１０２にバッファ層１０４を形成する前に、基板１０２を前処理するのが好ましい。まず、基板１０２を反応装置内で加熱して、主面１０２ａを加熱処理（サーマルクリーニング）する。加熱温度としては９００〜１２００℃が挙げられ、加熱時間としては約２〜１５分が挙げられる。この加熱処理により、基板１０２の主面１０２ａを清浄化することができる。
【００１５】
その後、反応装置にＮＨ3ガスを導入して、基板１０２の主面１０２ａを窒化する。窒化処理は、例えば、処理温度を９００〜１１００℃にして、１〜３０分の処理時間で行うことができる。このような窒化処理によって、主面１０２ａに成長する窒化物半導体の表面を（０００−１）面とすることができる。
【００１６】
窒化処理後の基板１０２の主面１０２ａにバッファ層１０４を成長させる。例えば、基板１０２の温度を５５０℃とし、原料ガスを供給してＧａＮからなるバッファ層１０４を形成することができる。この場合、ガリウムの原料ガスとしてはトリメチルガリウム（ＴＭＧ）又はトリエチルガリウム（ＴＥＧ）が利用でき、窒素の原料ガスとしてはＮＨ3が利用できる。バッファ層１０４の厚さは例えば約２０ｎｍ程度とする。バッファ層１０４として非晶質のＧａＮを形成し、その後に熱処理を行ってもよい。熱処理温度は１０００℃以上、熱処理時間は数分〜１時間程度、熱処理時の雰囲気は窒素ガス又は窒素ガスとＮＨ3ガスの混合ガスとするのが好ましい。
【００１７】
更に、バッファ層１０４に、ｎ型半導体層１０６としてｎ型ＧａＮ層を形成する。ｎ型ＧａＮ層としては、例えばＳｉが添加されたＧａＮ層を形成することができる。上述の原料ガスにシランガスを追加して、Ｓｉが添加されたＧａＮ層を形成することができる。図２は基板１０２に順次バッファ層１０４及びｎ型半導体層１０６を積層した状態を概略的に示す。
【００１８】
図３はステップＳ１０４によって作製された生産物を概略的に示す断面図である。ステップＳ１０４において、ｎ型半導体層１０６の主面の一つである上面に、絶縁膜からなるマスク１０８を形成する。マスク１０８に利用できる絶縁膜としては、ＳｉＯ2、ＳｉＮ等が例示できる。マスク１０８は、その厚さ方向（図３における上下方向）に貫通した複数の貫通孔１０８ａを備えている。貫通孔１０８ａから、ｎ型半導体層１０６の上面が露出している。貫通孔１０８ａは、例えばフォトリソグラフィ技術により形成することができる。貫通孔１０８ａは、上面視において、円形、楕円形、多角形などの形状を有することができる。後述するように、マスク１０８から露出したｎ型半導体層１０６の上面に上方向が［０００−１］方向であるウルツ鉱構造の窒化物半導体を成長させる場合には、ｍ面を側面とする六角柱状の半導体ロッドが成長する。このため、貫通孔１０８ａは六角柱状の半導体ロッドが成長しやすい形状が好ましく、具体的には上面視において円形または正六角形の形状を有することが好ましい。正六角形の場合は各辺が半導体ロッドのｍ面と一致するように高精度の位置合わせが必要であり、一方、円形の場合はそのような位置合わせは不要である。したがって、円形の貫通孔がより好ましい。
【００１９】
本明細書において、前記した「上面」の「上」のように、構成要素の方位、位置等を表すときに使う「上」、「下」、「左」、「右」などの表現は、基本的に図面における構成要素間の相対的な方位、位置等を表すものであり、特に断らない限り絶対的な位置を示すことを意図したものではない。例えば、上述したｎ型半導体層１０６の「上面」は、バッファ層１０４と接していないｎ型半導体層１０６の主面を表すものであるが、図３においては上方に向いた面なので、便宜上「上面」と記載したものである。
【００２０】
図４はステップＳ１０６によって作製された生産物を概略的に示す断面図である。ステップＳ１０６において、マスク１０８の貫通孔１０８ａから露出したｎ型半導体層１０６の上面に、ｎ型の半導体ロッド１１２を形成する。半導体ロッド１１２として、例えば、ｎ型半導体層１０６と同じｎ型ＧａＮ結晶を形成することを例示して説明する。半導体ロッド１１２は、基板１０２の温度を例えば９００〜１１００℃とし、原料ガスを供給して成長させることができる。この場合、ｎ型半導体層１０６と同様に、ガリウムの原料ガスとしてはＴＭＧ又はＴＥＧが利用でき、窒素の原料ガスとしてはＮＨ3が利用でき、ｎ型不純物の原料ガスとしてはシランガスが利用できる。マスク１０８の絶縁膜がＧａＮ系半導体の成長を阻害するので、ＧａＮ結晶は貫通孔１０８ａから露出したｎ型半導体層１０６の上面から成長して、縦方向に伸びた半導体ロッドを形成することができる。半導体ロッド１１２の高さは、原料ガスの供給時間により制御することができる。
【００２１】
サファイアの基板１０２の窒化された表面を成長面とした場合、成長するＧａＮ系結晶の主な成長方向は［０００−１］方向となる。そこで、半導体ロッド１１２の主な成長方向もＧａＮ結晶の［０００−１］方向となる。即ち、半導体ロッド１１２のｎ型半導体層１０６から上方に向う方向が、ＧａＮ結晶の［０００−１］方向になる。ＧａＮ系半導体の成長方向を［０００−１］方向にすると、ＧａＮ系半導体のマイグレーションが抑制されて、横方向の成長が起こりにくい。そのため、半導体ロッド１１２は、貫通孔１０８ａ内で成長し始めた太さをほぼ維持したまま上方向に成長する。結果として、比較的均一な太さの半導体ロッド１１２が得られる。
【００２２】
ＧａＮ系結晶はウルツ鉱型（六方晶系）結晶構造を有する。半導体ロッド１１２は、［０００−１］方向に成長すると、六角柱状に成長する傾向がある。そのため、貫通孔１０８ａの形状が円形であっても、半導体ロッド１１２は円柱状ではなく、六角柱状になる傾向がある。このとき、半導体ロッド１１２の側面は、ＧａＮ系結晶のｍ面になる。なお、貫通孔１０８ａの径が大きいと、それに合わせて半導体ロッド１１２の太さも太くなる。よって、半導体ロッド１１２の太さは、貫通孔１０８ａの径によって制御することができる。
【００２３】
図５はステップＳ１０８によって作製された生産物を概略的に示す断面図である。ステップＳ１０８において、半導体ロッド１１２の外周を覆うように発光層１１４を形成する。即ち、半導体ロッド１１２の頂部だけでなく、その側面にも発光層１１４を形成する。発光層１１４は、多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ  Ｗｅｌｌ）構造を有するものであってよい。例えば、複数のＧａＮ障壁層と複数のＩｎＧａＮ井戸層が交互に積層されることによって構成されることができる。発光層１１４の形成条件を調節することによって、様々な波長の光が発光できる発光層１１４を形成することができる。例えば、青色光を発する発光層を形成する場合、基板１０２の温度を８００〜９００℃程度とし、原料ガスを供給して形成することができる。原料としては、例えば、ガリウム源としてはＴＭＧ又はＴＥＧを、窒素源としてはＮＨ3を、インジウム源としてはトリメチルインジウム（ＴＭＩ）を利用することができる。
【００２４】
図６はステップＳ１１０によって作製された生産物を概略的に示す断面図である。ステップＳ１１０において、発光層１１４の外周を覆うようにｐ型半導体層１１６を形成する。ｐ型半導体層１１６は、ｐ型ＧａＮ系半導体であってよい。ｐ型半導体層１１６は、ｐ型ＧａＮ層又はｐ型ＡｌＧａＮ層のｐ型不純物濃度を変えながら複数回積層して形成してもよい。
【００２５】
ｐ型半導体層１１６は、例えば、基板１０２の温度を８００〜９００℃とし、原料を供給して形成することができる。ガリウム源となる原料としてはＴＭＧ又はＴＥＧが利用でき、窒素源となる原料としてはＮＨ3が利用できる。なお、ｐ型不純物としてＭｇを添加する場合には、原料としては、例えばＣｐ2Ｍｇ（ビスシクロペンタジエニルマグネシウム）が利用できる。
【００２６】
図６に示したように、ｐ型半導体層１１６を形成することによって、半導体ロッド１１２、発光層１１４及びｐ型半導体層１１６を含むロッド状積層体１１０が出来上がる。ロッド状積層体１１０は、本実施形態の発光素子の発光部となる。なお、ｐ型半導体層１１６を形成することによって、ロッド状積層体１１０を複数含む半導体構造体１００を準備するステップＳ１００が終了する。
【００２７】
半導体ロッド１１２の側面に発光層１１４及びｐ型半導体層１１６を成長させるとき、隣接する半導体ロッド１１２の間隔は、発光層１１４及びｐ型半導体層１１６の成長速度に影響を与えることがある。ここでいう「半導体ロッド１１２の間隔」とは、マスク１０８（図３参照）の上面視において、半導体ロッド１１２が形成される貫通孔１０８ａの中心の間隔をいう。なお、「ロッド状積層体１１０の間隔」も同じことを指す。複数の半導体ロッド１１２を実質的に一定の間隔で配置すれば、それらの側面に形成される発光層１１４及びｐ型半導体層１１６の成長速度を実質的に一定とすることができる。例えば、ステップＳ１０４によって形成されたマスク１０８（図３参照）の上面視において、貫通孔１０８ａを正三角格子状に配列することによって、ステップＳ１０６において形成される半導体ロッド１１２の間隔を実質的に一定にすることができる。さらには、上面視において貫通孔１０８ａの中心同士を結ぶ方向が、半導体ロッド１１２を構成するＧａＮ系結晶のｍ軸方向となる方向、すなわちサファイア基板１０２のａ軸方向であることが好ましい。これによって、正三角格子状に配列された六角柱状の半導体ロッド１１２は、隣接する同士の側面が実質的に平行に向かい合うことができる。この場合、各半導体ロッド１１２の各側面に形成される発光層１１４及びｐ型半導体層１１６の成長速度を実質的に一定とすることができ、各半導体ロッド１１２に形成される発光層１１４及びｐ型半導体層１１６の膜厚を均一に近づけることができる。
【００２８】
なお、隣接する半導体ロッド１１２の間隔は、発光層１１４におけるＩｎＧａＮ井戸層のＩｎの取り込み量にも影響を及ぼす。ＩｎＧａＮ井戸層を形成するとき、Ｉｎ原料ガスの流量を同じにした場合、半導体ロッド１１２の間隔が広ければ広いほど、ＩｎＧａＮ井戸層に取り込まれるＩｎの量が多くなる。ＩｎＧａＮ井戸層におけるＩｎの比率が高ければ高いほど、ＩｎＧａＮ井戸層が放つ光の波長は長波長側にシフトする。したがって、半導体ロッド１１２の間隔を調整することによって、異なる波長の光を発光するロッド状積層体１１０を形成することができ、同じ基板１０２においてＲＧＢ三色のロッド状積層体１１０を形成することもできる。
【００２９】
例えば、ロッド状積層体１１０のｎ型半導体層１０６の主面と平行な方向における断面の平均径を５０ｎｍ〜１０μｍにして、隣接するロッド状積層体１１０の間隔を７５ｎｍ〜２００μｍの範囲で調整することよって、望む波長の光を放つロッド状積層体１１０を形成することができる。ここでいう「径」とは、ロッド状積層体１１０の断面における最大の幅の寸法をいう。なお、「平均径」とは、隣接する１０本のロッドの径の平均値をいう。また、近接するロッド状積層体１１０間は、その外周面に後述する電極膜１２０が形成できる程度に離間させる。具体的には、近接するロッド状積層体１１０の外周間の最短距離は、２５ｎｍ〜１９０μｍの範囲で調整することができる。また、ロッド状積層体１１０の高さは、１〜１００μｍとすることができる。
【００３０】
図７はステップＳ１１２によって作製された生産物を概略的に示す断面図である。ステップＳ１１２において、ロッド状積層体１１０を覆う電極膜１２０を形成する。電極膜１２０としては、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ＺｎＯ、ＩｎＧａＺｎＯ4などの導電性酸化物膜、又はＡｇ膜が例示できる。なお、電極膜１２０は、単層膜であることが好ましい。単層膜であれば、多層膜の場合に比べて、電極膜１２０を形成するプロセス及び後続のウェットエッチングのプロセスが簡潔になれるので、生産のスループットを上げて、コストを下げることができる。
【００３１】
本実施形態においては、電極膜１２０としてＩＴＯ膜を形成する場合を例示して説明する。ＩＴＯ膜が透光性を有するので、発光層１１４が放つ光を取り出しやすいメリットがある。電極膜１２０は、レジストマスクを設けずに、スパッタリング法によって形成する。その結果、図７に示したように、形成された電極膜１２０は、ロッド状積層体１１０の外周を覆うだけでなく、マスク１０８の上面も覆うことになる。便宜上、ロッド状積層体１１０を覆う部分を「電極膜ロッド部１２０ａ」とし、マスク１０８を覆う部分を「電極膜マスク部１２０ｂ」とする。
【００３２】
図８は図７の局部の拡大図であり、一つのロッド状積層体１１０の周辺を拡大して表示したものである。スパッタリング法で電極膜を形成すると、ロッド状積層体１１０の根元部１１０ａ（二点鎖線の丸で囲んだ領域）において、電極膜１２０のウイークエリアが形成される。ここでいう「ウイークエリア」は、界面、隙間又は薄肉部などが形成されたことによって、後続のウェットエッチングのプロセスにおいて、エッチング液が浸入しやすく、他の部分よりも早く除去されて、ロッド状積層体１１０が露出しやすい部分を指す。例えば、図８に示したように、電極膜ロッド部１２０ａと電極膜マスク部１２０ｂとの間に、界面１２０ｃが形成される。成膜条件を変えることによって、電極膜ロッド部１２０ａと電極膜マスク部１２０ｂとの間に隙間が形成されることも、ロッド状積層体１１０の根元部１１０ａに電極膜１２０の薄肉部が形成されることもある。
【００３３】
これらのウイークエリアにおける電極膜１２０は、次のステップのウェットエッチング過程において、他の部位の電極膜１２０より早く除去される。このようなウイークエリアは、スパッタリング法を用いた電極膜１２０の形成では電極膜１２０が角部には堆積されにくいために生じると考えられる。ウイークエリアは根元部１１０ａを取り囲む位置に形成される。ウイークエリアは例えば結晶粒界であり、他の正常に堆積された部分よりもエッチングレートが速い。
【００３４】
ステップＳ１１２において行うスパッタリングは、ｎ型半導体層１０６の主面（上面）の法線方向（基板１０２の主面１０２ａの法線と同じ方向）に対して傾斜する角度から行うことが望ましい。ここで「基板１０２の主面の法線方向に対して傾斜する角度からスパッタリングを行う」とは、ターゲットの粒子が基板１０２の主面の法線方向からではなく、当該法線方向からずれた斜めの方向から基板１０２に向かって飛来するようにスパッタリングを行うことをいう。ｎ型半導体層１０６の主面（上面）の法線方向からスパッタリングを行うと、電極膜１２０がロッド状積層体１１０の上端部に堆積しやすく、ロッド状積層体１１０の上端部の膜厚が側面の膜厚より厚くなる傾向がある。傾斜する角度からスパッタリングを行うと、ロッド状積層体１１０の側面にも電極膜１２０が堆積しやすくなり、ロッド状積層体１１０の上端部と側面に形成される電極膜１２０の膜厚差を減らすことができる。これにより、ロッド状積層体１１０の側面に比較的厚膜の電極膜１２０を形成することができるので、次のステップのウェットエッチングの完了後の該側面の電極膜１２０の残り膜厚を厚くしやすい。
【００３５】
図９は図１に示したステップＳ１１４によって作製された生産物を概略的に示す断面図である。ステップＳ１１４において、異なるロッド状積層体１１０の電極膜１２０を互いに分離させるために、ウェットエッチングによって、ロッド状積層体１１０の根元部１１０ａの電極膜１２０を除去する。上述したように、スパッタリング法で電極膜を形成すると、ロッド状積層体１１０の根元部１１０ａにウイークエリアが形成されるので、ウェットエッチング過程において、根元部１１０ａの電極膜が他の部位より早く除去される。
【００３６】
ロッド状積層体１１０の根元部の電極膜が除去され、ロッド状積層体１１０を覆う他の部分の電極膜ロッド部１２０ａがまだ残っている状態でウェットエッチングを中止すれば、図９に示したように、異なるロッド状積層体１１０を覆う電極膜１２０を互いに分離させることができる。これによって、ロッド状積層体１１０を個別に駆動して発光させることができる。
【００３７】
ステップＳ１１２において、スパッタリング法によって、ロッド状積層体１１０の根元部１１０ａにウイークエリアのある電極膜１２０を形成したので、レジストマスクを使わなくても、ウェットエッチングで根元部１１０ａにある電極膜１２０を局部的に除去することができる。ウイークエリアを利用して、簡便なウェットエッチングで異なるロッド状積層体１１０を覆う電極膜１２０を互いに分離させることができるので、ステップＳ１１２において、レジストマスクを設けて、各ロッド状積層体１１０に分離した電極膜１２０を形成する必要がない。
【００３８】
ロッド状積層体１１０の平均径が小さく、且つロッド状積層体１１０同士の間隔が狭いとき、レジストマスクの精度に対する要求が極めて高くなる。そのようなレジストマスクを形成するフォトリソグラフィの過程において、精度要求の高いフォトマスクの位置合わせなどの面倒な工程が必要である。本実施形態にかかる製造方法は、電極膜を形成するステップＳ１１２においても、ウェットエッチングで電極膜を分離させるステップＳ１１４においても、レジストマスクが不要なので、製造プロセスが簡便になり、製造スループットを高めることができ、また、製造コストを下げることができる。
【００３９】
図１０は図１に示したステップＳ１１６によって作製された生産物を概略的に示す断面図である。ステップＳ１１６において、レジストマスク１３０を形成する。レジストマスク１３０は、ステップＳ１２８で第２パッド電極を形成する予定の位置を露出させて、他の部分を覆う。
【００４０】
図１１は図１に示したステップＳ１１８によって作製された生産物を概略的に示す断面図である。ステップＳ１１８において、エッチングによって、ステップＳ１２８で第２パッド電極を形成する予定の位置にある電極膜マスク部１２０ｂ及び絶縁膜マスク１０８を除去する。
【００４１】
図１２は図１に示したステップＳ１２０によって作製された生産物を概略的に示す断面図である。ステップＳ１２０において、レジストマスク１３０を除去した後、保護膜１４０を形成する。保護膜１４０は、透明な絶縁体によって構成することができる。例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3などが例示できる。このように、電極膜１２０から露出させたロッド状積層体１１０の根元部を被覆する絶縁性の保護膜１４０を形成することが好ましい。言い換えると、上述のステップＳ１１４において離間させた電極膜ロッド部１２０ａと電極膜マスク部１２０ｂとの間を埋める絶縁性の保護膜１４０を設けることが好ましい。これにより、電極膜ロッド部１２０ａと電極膜マスク部１２０ｂとがゴミの付着などによって再び電気的に繋がる可能性を低減することができる。
【００４２】
図１３は図１に示したステップＳ１２２におけるレジスト塗布のサブステップを概略的に示す断面図である。図１４は図１に示したステップＳ１２２によって作製された生産物を概略的に示す断面図である。ステップＳ１２２において、図１３に示したように、まず保護膜１４０の最も高い面も埋まるように全面にレジストマスク１３０を塗布する。その後、エッチバックによって、電極膜ロッド部１２０ａの上部にあるレジストマスク１３０及び保護膜１４０を除去して、電極膜ロッド部１２０ａの上面を露出させる（図１４）。電極膜ロッド部１２０ａの上面を露出させる方法として、まずエッチバックによってレジストマスク１３０だけ電極膜ロッド部１２０ａの上面の高さまで除去して、その後エッチングによって電極膜ロッド部１２０ａの上部にある保護膜１４０を除去してよい。
【００４３】
図１５は図１に示したステップＳ１２４によって作製された生産物を概略的に示す断面図である。ステップＳ１２４において、電極膜ロッド部１２０ａの上面にパッド電極を形成するためのレジストマスク１３０を形成する。
【００４４】
図１６は図１に示したステップＳ１２６によって作製された生産物を概略的に示す断面図である。ステップＳ１２６において、ロッド状積層体１１０の電極膜ロッド部１２０ａの上面に第１パッド電極１５０を形成する。具体的には、まず蒸着法又はスパッタリング法などの方法よって、第１パッド電極１５０になりうる電極材料層を形成する。その後、リフトオフによって、レジストマスク１３０及びレジストマスク１３０の上に形成された電極材料層を除去すれば、図１６に示した第１パッド電極１５０が形成できる。第１パッド電極１５０の材料としては、例えば、Ａｇ、Ａｌ、Ｎｉ、Ｒｈ、Ａｕ、Ｃｕ、Ｔｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ｃｒ、Ｗなどの単体金属又はこれらの金属を主成分とする合金を好適に用いることができる。例えば、Ｔｉ及びＡｕを順次積層して電極材料層を形成することができる。
【００４５】
図１７は図１に示したステップＳ１２８によって作製された生産物を概略的に示す断面図である。ステップＳ１２８において、全てのロッド状積層体１１０の半導体ロッド１１２を電気的に接続するｎ型半導体層１０６に第２パッド電極１６０を形成する。具体的には、まず、第２パッド電極１６０を形成する予定の位置を露出させて、他の部分を覆うレジストマスクを形成する。エッチングによって、第２パッド電極１６０を形成する予定の位置にある保護膜１４０を除去して、ｎ型半導体層１０６の上面を露出させる。露出したｎ型半導体層１０６の上面に第２パッド電極１６０を形成する。
【００４６】
第２パッド電極１６０の形成は、第１パッド電極１５０の形成とほぼ同様な方法で、例えば、蒸着法又はスパッタリング法などの方法よって、Ｔｉ及びＡｕを順次積層して形成することができる。第２パッド電極１６０の材料として、他にも第１パッド電極１５０の説明で例示した材料を用いることができる。その後、レジストマスクを除去すれば、図１７に示したような発光素子が出来上がる。このように、ｎ型半導体層１０６側には共通の第２パッド電極１６０を設けることにより、各ロッド状積層体１１０に１つずつ第２パッド電極を形成する場合と比較して、配線の数を少なくすることができる。
【００４７】
本実施形態の発光素子において、各ロッド状積層体１１０に１個ずつ独立した第１パッド電極１５０を設けているので、各第１パッド電極１５０に個別に配線すれば、それぞれのロッド状積層体１１０を個別に駆動することができる。
【００４８】
図１８は第１実施形態の一変形例によって製造された発光素子を概略的に示す断面図である。この変形例と第１実施形態との違いは、第２パッド電極１６０の設置位置が異なることである。この変形例においては、基板１０２とバッファ層１０４を除去して、第２パッド電極１６０をｎ型半導体層１０６の下面に設けている。即ち、本発明の製造方法は、発光素子の実装の需要に合わせて、第２パッド電極１６０をｎ型半導体層１０６の上面にでも下面にでも設けることができる。ｎ型半導体層１０６の下面側から主に光を取り出す場合は、図１８に示すように基板１０２を除去することで、下方への光の取り出し効率を向上させることができる。
【００４９】
上述したように、第１実施形態の製造方法によって製造された発光素子において、一つの基板に形成された複数のロッド状積層体１１０について、１個ずつ個別に駆動することができる。一方、一つの基板に形成されたロッド状積層体１１０を組分けして、組ごとに駆動する需要もある。次に説明する第２実施形態は、そのような需要に応える実施形態である。
【００５０】
図１９は本発明発光素子製造方法の第２実施形態を概略的に示すフローチャートである。第２実施形態は、第１実施形態の変形である。第１実施形態に比して、第２実施形態の違いは、ステップＳ１１２とステップＳ１１４の間に、ステップＳ２１３を設けることである。
【００５１】
図２０は図１９に示したステップＳ２１３及びＳ１１４が終了したときに作製された生産物を概略的に示す断面図である。電極膜を除去するステップ１１４の前のステップＳ２１３において、ロッド状積層体１１０を組分けして、複数のロッド状積層体１１０を含む組においてはロッド状積層体１１０の電極膜１２０が互いに分離しないように、レジストマスク１３０を形成する。
【００５２】
例えば、図２０に示した例においては、３本のロッド状積層体１１０が二つの組に分けられている。左側の２本のロッド状積層体１１０が一つの組を構成しており、右側の１本のロッド状積層体１１０が単独で一つの組を構成している。次のステップ１１４のウェットエッチングの過程で、２本のロッド状積層体１１０を含む左側の組の内部においてロッド状積層体１１０の電極膜１２０が互いに分離しないように、ステップＳ２１３において、レジストマスク１３０を形成する。そうすると、ステップ１１４において、図２０に示したように、レジストマスク１３０の保護によって、左側の組の２本のロッド状積層体１１０の間では、電極膜１２０がエッチングされず分離しない。但し、ウェットエッチングによって、右側の組のロッド状積層体１１０の根元部の電極膜１２０が除去されて、二つの組の電極膜１２０が分離する。
【００５３】
図２１は第２実施形態よって製造された発光素子を概略的に示す断面図である。図２１に示したように、同じ組に属する左側の２本のロッド状積層体１１０の電極膜１２０が連結しているので、その中何れかのロッド状積層体１１０の電極膜ロッド部１２０ａの上面に第１パッド電極１５０を形成すればよい。即ち、第１パッド電極を形成するステップＳ１２６において、複数のロッド状積層体１１０を含む組については、その一部のロッド状積層体１１０の電極膜１２０にだけ第１パッド電極１５０を形成すればよい。図２１に示した左側の組においては、左側のロッド状積層体１１０の電極膜１２０にだけ第１パッド電極１５０を形成している。この第１パッド電極１５０に配線すれば、左側の組に属する２本のロッド状積層体１１０を同時に駆動することができる。なお、同じ組に属する一部のロッド状積層体１１０の電極膜１２０にだけ第１パッド電極１５０を形成することによって、第１パッド電極１５０の遮光面積を減らすことができ、図２１の上方側から光を取り出す場合には、光取出し面積を増やすことができる。
【００５４】
本発明は上述した実施形態に限定されるものではなく、様々な変形が含まれる。例えば、上述の実施形態において、「ｎ型」を「第１導電型」とし、「ｐ型」を「第２導電型」としたが、逆に「ｐ型」を「第１導電型」とし、「ｎ型」を「第２導電型」としてもよい。また、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成・ステップを備えるものに限定されるものではない。例えば、上述した実施形態では、ステップＳ１０２において、基板１０２の主面１０２ａにバッファ層１０４を形成した後、バッファ層１０４にｎ型半導体層１０６を形成したが、ｎ型半導体層１０６を直接基板１０２の主面１０２ａに形成してもよい。もし基板１０２がｎ型半導体（例えばｎ型ＧａＮ系半導体）から構成したものであれば、ｎ型半導体層１０６を形成するステップＳ１０２を省いて、直接基板１０２の主面１０２ａにマスク１０８を形成して、ｎ型の半導体ロッド１１２を形成してもよい。
【００５５】
なお、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・置換をすることも可能である。
【符号の説明】
【００５６】
１００  半導体構造体
１０２  基板
１０２ａ  主面
１０４  バッファ層
１０６  ｎ型半導体層
１０８  マスク
１０８ａ  貫通孔
１１０  ロッド状積層体
１１０ａ  根元部
１１２  半導体ロッド
１１４  発光層
１１６  ｐ型半導体層
１２０  電極膜
１２０ａ  電極膜ロッド部
１２０ｂ  電極膜マスク部
１２０ｃ  界面
１３０  レジストマスク
１４０  保護膜
１５０  第１パッド電極
１６０  第２パッド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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