(57)【要約】【課題】ハードウェア構成規模の拡大を抑えて、PLLの周波数切替速度とスプリアス抑圧性能の両立が実施できるようにする。【解決手段】ループフィルタを構成するキャパシタを可変容量ダイオード（バラクタダイオード）にし、時刻tにおけるループフィルタの出力電力とある遅延量τをもつ遅延回路によって遅延された時刻t-τにおけるループフィルタの出力電力の差を可変容量ダイオードに印加する。これにより複数のループフィルタと各ループフィルタを選択し切り替える回路を実装すること無く、ループ帯域を切り替えることが可能となり、周波数切替時間の短縮とスプリアスの抑圧が可能となる。【選択図】図１
2018182446.tif 000002
【特許請求の範囲】
【請求項１】
基準信号源と、電圧制御発振器と、ループフィルタと、前記ループフィルタからの出力電圧を入力し、前記電圧制御発振器に制御電圧を出力するループフィルタ調整回路と、前記電圧制御発振器の出力信号を分周する可変分周器と、前記基準信号源からの基準信号と前記可変分周器の出力信号の位相を比較し、位相差に応じた信号を前記ループフィルタに出力する位相比較器と、からなるＰＬＬ（Ｐｈａｓｅ-Ｌｏｃｋｅｄ-Ｌｏｏｐ）回路であって、
前記ループフィルタは、キャパシタに可変容量ダイオードを用いた低域通過フィルタであり、
前記ループフィルタ調整回路は、遅延回路と、減算回路と、絶対値回路とからなり、
前記減算回路は、前記ループフィルタからの出力電圧と、所定の遅延量をもつ前記遅延回路で遅延された前記ループフィルタからの出力電圧との差を算出し、
前記絶対値回路は、前記ループフィルタ調整回路の差を正の電圧値とし、正の電圧値を前記可変容量ダイオードに印加することを特徴とするＰＬＬ回路。
【請求項２】
前記可変容量ダイオードは、印加電圧に対して容量が低下する特性を有することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記可変容量ダイオードは、バラクタダイオード（varactor diode）であることを特徴とする請求項２記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダシステム等の送受信機に用いられるＰｈａｓｅ-Ｌｏｃｋｅｄ-Ｌｏｏｐ（ＰＬＬ）回路に関するものである。
【背景技術】
【０００２】
レーダシステム用送信機では、制御に応じて周波数を切り替えることができるように、ＰＬＬ回路が用いられている。ＰＬＬ回路は電圧制御発振器（ＶＣＯ）、ループフィルタ（ＬＦ）、位相比較器（ＰＤ）、可変分周器から構成されている。
ＰＬＬ回路では、ＶＣＯから出力された信号を可変分周器で分周し、分周された信号と基準信号の位相をＰＤで比較し、位相差に応じた信号を出力する。ＰＤからの信号はＬＦで平滑化され、平滑化した信号をＶＣＯにフィードバックすることで安定した周波数の信号の出力が可能となる。
【０００３】
上記ＰＬＬ回路の周波数切替時間は、ＬＦのループ帯域幅が広いほどＬＦからＶＣＯに入力される制御信号の応答が鋭くなり、出力信号が入力信号に位相同期するための時間が短くなる。一方ＬＦは、キャパシタと抵抗から構成されるローパスフィルタであり、ループ帯域幅を広げるとスプリアス等の雑音の抑圧特性が劣化する。
このようにＰＬＬの周波数切替速度とスプリアス抑圧特性にはトレードオフの関係にある。
【０００４】
上述のトレードオフの関係を解消する方法として、ループ帯域幅が異なる複数のＬＦを用いる方法がある（例えば、特許文献１参照）。
特許文献１に記載のＰＬＬ回路の構成を図４に示す。図４のＰＬＬ回路は複数のＬＦ（ＬＦ２１、ＬＦ２２）を備え、切替器２３でＬＦを切り替えることを行っている。図４のＰＬＬ回路では、周波数切り替え時はループ帯域幅が広いＬＦ２１を使用することで応答特性が向上し、周波数安定後はループ帯域幅が狭いＬＦ２２に切り換えて使用する。これにより、高速な周波数切替と、スプリアス性能劣化抑制の両立を可能としている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１００４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されたループ帯域幅が異なる複数のＬＦを用いる方法では、ＬＦフィルタが複数必要であり、また、ループ帯域に応じてＬＦを選択し切り替える切替器等の周辺回路が必要となる。このためハードウェアの構成が大規模となる課題があった。
【０００７】
この発明は係る課題を解決するためになされたものであり、高速な周波数切替と、スプリアス性能劣化抑制の両立が可能な、小型のＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係るＰＬＬ回路は、基準信号源と、電圧制御発振器と、ループフィルタと、前記ループフィルタからの出力電圧を入力し、前記電圧制御発振器に制御電圧を出力するループフィルタ調整回路と、前記電圧制御発振器の出力信号を分周する可変分周器と、前記基準信号源からの基準信号と前記可変分周器の出力信号の位相を比較し、位相差に応じた信号を前記ループフィルタに出力する位相比較器と、からなるＰＬＬ（Ｐｈａｓｅ-Ｌｏｃｋｅｄ-Ｌｏｏｐ）回路であって、前記ループフィルタは、キャパシタに可変容量ダイオードを用いた低域通過フィルタであり、前記ループフィルタ調整回路は、遅延回路と、減算回路と、絶対値回路とからなり、前記減算回路は、前記ループフィルタからの出力電圧と、所定の遅延量をもつ前記遅延回路で遅延された前記ループフィルタからの出力電圧との差を算出し、前記絶対値回路は、前記減算回路の差を正の電圧値とし、正の電圧値を前記可変容量ダイオードに印加するようにした。
【発明の効果】
【０００９】
この発明は、ＬＦを構成するキャパシタを可変容量ダイオードに変え、可変容量ダイオードへの印加電圧を調整するＬＦ調整回路を追加する構成とすることで、ＰＬＬの周波数切り替え時間の短縮と高域のスプリアスの抑圧を両立することが可能であり、かつ、小型化が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係るＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係るＶＣＯの出力周波数の時間変化とＬＦの出力電圧の時間変化の関係を示した図である。
【図３】本発明の実施の形態１に係る可変容量ダイオードの印加電圧とダイオード容量の関係を示した図である。
【図４】従来の複数のＬＦを用いたＰＬＬ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は、実施の形態１に係るＰＬＬ回路１００の回路構成を示すブロック図である。
ＰＬＬ回路１００は、電圧制御発振器１６（以下、ＶＣＯ１６）、ループフィルタ１２（以下、ＬＦ１２）、ループフィルタ調整回路３０（以下、ＬＦ調整回路３０）、位相比較器１１（以下、ＰＤ１１）、可変分周器１７、基準信号源１０を備える。
ＬＦ調整回路３０は、遅延回路１３、減算回路１４、絶対値回路１５から構成される。また、ＬＦ１２は、抵抗素子３１と、可変容量ダイオード３２と、キャパシタ３３から構成される低域通過フィルタである。このように本実施の形態ではＬＦ１２を構成するキャパシタの一方を可変容量ダイオード３２としている。
【００１２】
次に、本実施の形態に係るＰＬＬ回路の動作を説明する。
前述の通り、実施の形態１に係るＰＬＬ回路においては、ＬＦ１２を構成するキャパシタを可変容量ダイオードとする。
図３は本実施の形態に係る可変容量ダイオード３２の特性を示した図であり、可変容量ダイオード３２に電圧を印加することで容量が小さくなる特性を有する。可変容量ダイオードの例として、バラクタダイオード（varactor diode）が挙げられる。
【００１３】
ＬＦ調整回路３０では、時刻ｔにおけるＬＦ１２の出力電圧と、遅延量τをもつ遅延回路１３によって遅延された時刻ｔ-τにおけるＬＦ１２の出力電圧との差を、絶対値回路１５で正の値として可変容量ダイオード３２に印加する。
【００１４】
図２は、ＶＣＯ１６の出力周波数の時間変化と、ＬＦ１２の出力電圧（ＶＣＯ１６の制御電圧）の時間変化の関係を示した図である。
ＰＬＬ回路の出力周波数切換え時は、周波数の切換えに伴いＬＦ１２の出力電圧も変化する。このため、図２に示すように、ＰＬＬ回路の出力周波数切換え中の時刻ｔと時刻t−τにおけるＬＦ１２の出力電圧には出力電位差ΔＶが生じる。
ＬＦ調整回路３０は、ＰＬＬ回路の出力周波数切換え時の出力電位差ΔＶを、絶対値回路１５で正の値として可変容量ダイオード３２に印加する。
【００１５】
可変容量ダイオード３２の容量は、出力電圧差ΔＶの絶対値を印加することで小さくなる。
【００１６】
ＬＦ１２のカットオフ周波数は可変容量ダイオード３２の容量が小さいほど高くなり、結果としてＬＦ１２のループ帯域が広くなる。ＬＦ１２のループ帯域が広いほど、ＬＦ１２からＶＣＯ１６に入力される制御電圧の応答が鋭くなり、ＰＬＬ回路において出力信号が入力信号に位相同期するまでの時間が短くなる。
このようにして、ＰＬＬ回路の出力周波数切換え時の出力電位差ΔＶを、絶対値回路１５で正の値として可変容量ダイオード３２に印加することで、周波数切替時間が短くなる。
【００１７】
一方で周波数が安定し、周波数が一定である時は、ＬＦ調整回路３０において時刻ｔと時刻t−τにおけるＬＦ１２の出力電圧は一定であり、出力電位差ΔＶが生じない。
このとき、可変容量ダイオード３２の容量はＰＬＬ回路の出力周波数切換え時よりも大きく、ＬＦ１２のループ帯域も、出力周波数切換え時よりも狭くなる。
このようにして、ＰＬＬ回路の出力周波数切換時でなく、出力周波数が安定しているときは、ループ帯域が狭く、スプリアス性能劣化を抑制できる。
【００１８】
実施の形態１に係るＰＬＬ回路によれば、従来技術のように、ループ帯域が異なる複数のＬＦを用意し、複数のＬＦから所望のＬＦを選択し切り替える回路等を実装する必要が無い。
このように、本実施の形態に係るＰＬＬ回路によれば、ハードウェア構成を大規模にすることなく、ＰＬＬ回路の周波数切り替え時間の短縮と高域のスプリアスの抑圧の両立が可能となる。
【符号の説明】
【００１９】
１０  基準信号源、１1 位相比較器、１２  ループフィルタ（ＬＦ）、１３  遅延回路、１４  減算回路、１５  絶対値回路、１６  電圧制御発振器（ＶＣＯ）、１７  可変分周器、１８  基準信号源、１９  位相比較器、２０  位相検出器、２１  ループフィルタ（ＬＦ）、２２  ループフィルタ（ＬＦ）、２３  切換器、２４  電圧制御発振器（ＶＣＯ）、２５  可変分周器、３０  基準信号源、３１  抵抗素子、３２  可変容量ダイオード、３３  キャパシタ、１００ＰＬＬ回路
【図１】
2018182446.tif 000003
【図２】
2018182446.tif 000004
【図３】
2018182446.tif 000005
【図４】
2018182446.tif 000006