(57)【要約】【課題】長周期及び短周期の安定したＤＣバランスを確保しながら、高速データに対応できる伝送装置等を提供する。【解決手段】伝送装置は、並列化部と、複数の第１のスクランブル処理部と、第２のスクランブル処理部と、出力部とを有する。並列化部は、データを並列化する。第１のスクランブル処理部は、並列化されたデータ毎に備え、当該並列化されたデータに対して第１のスクランブル処理を実行する。第２のスクランブル処理部は、任意の第１のスクランブル処理部の後段に配置され、任意の第１のスクランブル処理部から第１のスクランブル処理後のデータに対して、第２のスクランブル処理を実行する。出力部は、任意の第１のスクランブル処理部以外の第１のスクランブル処理部からの第１のスクランブル処理後の第１のデータ及び、第２のスクランブル処理部からの第２のスクランブル処理後の第２のデータを重畳して出力する。【選択図】図４
2018182443.tif 000002
【特許請求の範囲】
【請求項１】
データを並列化する並列化部と、
並列化されたデータ毎に備え、当該並列化されたデータに対して第１のスクランブル処理を実行する複数の第１のスクランブル処理部と、
前記複数の第１のスクランブル処理部の内、任意の第１のスクランブル処理部の後段に配置され、前記任意の第１のスクランブル処理部から前記第１のスクランブル処理後のデータに対して、前記第１のスクランブル処理と異なる第２のスクランブル処理を実行する第２のスクランブル処理部と、
前記任意の第１のスクランブル処理部以外の前記第１のスクランブル処理部からの前記第１のスクランブル処理後の第１のデータ及び、前記第２のスクランブル処理部からの前記第２のスクランブル処理後の第２のデータを重畳して出力する出力部と
を有することを特徴とする伝送装置。
【請求項２】
対向装置からの受信信号を前記第１のデータ及び前記第２のデータに分解する分解部と、
前記第２のデータに対して、前記第２のスクランブル処理を解除する第２のデスクランブル処理を実行する第２のデスクランブル処理部と、
前記第２のデスクランブル処理部からの前記第２のデスクランブル処理後の第２のデータ及び前記第１のデータに対して、前記第１のスクランブル処理を解除する第１のデスクランブル処理を実行する第１のデスクランブル処理部と、
前記第１のデスクランブル処理部からの前記第１のデスクランブル処理後の前記第２のデータ及び前記第１のデータを出力する対向側出力部と
を有することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記出力部は、
前記第１のデータ及び前記第２のデータを重畳出力する際に先頭に同期ヘッダを付加して出力し、
前記分解部は、
前記受信信号内の同期ヘッダに基づき、前記受信信号を前記第１のデータ及び前記第２のデータを分解することを特徴とする請求項１又は２に記載の伝送装置。
【請求項４】
前記第２のスクランブル処理部の代わりに、前記任意の第１のスクランブル処理部からの第１のスクランブル処理後のデータのビット列を反転する反転処理を前記第２のスクランブル処理の代わりに実行する反転処理部を有し、
前記出力部は、
前記任意の第１のスクランブル処理部以外の前記第１のスクランブル処理部からの前記第１のスクランブル処理後の前記第１のデータ及び、前記反転処理部からの反転処理後の第２のデータを重畳して出力することを特徴とする請求項１に記載の伝送装置。
【請求項５】
対向装置からの受信信号を前記第１のデータ及び前記第２のデータに分解する分解部と、
前記第２のデータのビット列を反転する反転処理を実行する対向側反転処理部と、
前記対向側反転処理部からの反転処理後の前記第２のデータ及び前記第１のデータに対して、前記第１のスクランブル処理を解除する第１のデスクランブル処理を実行する第１のデスクランブル処理部と、
前記第１のデスクランブル処理部からの前記第１のデスクランブル処理後の前記第２のデータ及び前記第１のデータを出力する対向側出力部と
を有することを特徴とする請求項４に記載の伝送装置。
【請求項６】
データを並列化し、
並列化されたデータ毎に、当該並列化されたデータに対して第１のスクランブル処理を実行し、
前記第１のスクランブル処理後のデータの内、任意のデータに対して、前記第１のスクランブル処理と異なる第２のスクランブル処理を実行し、
前記任意のデータ以外の前記第１のスクランブル処理後の第１のデータ及び、前記第２のスクランブル処理後の第２のデータを重畳して出力する
処理を実行することを特徴とするスクランブル処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置及びスクランブル処理方法に関する。
【背景技術】
【０００２】
ディジタル信号の伝送装置では、受信したシリアルビット列の信号に含まれるクロックを抽出し、この抽出したクロックに同期して該当信号の受信動作を行う方式があるが、送信データに連続した同一符号が含まれる場合、正常なクロック抽出ができなくなる。そこで、連続した同一符号を回避しながら、送受信に適したＤＣバランスを確保するためには、送信データにスクランブル処理を実行する方法が知られている。また、例えば、ＩＥＥＥ(Institute  of  Electrical  and  Electronics  Engineers)８０２．３では、スクランブル/デスクランブルにおける生成多項式が定義されている。
【０００３】
スクランブル/デスクランブル回路では、例えば、ビット列の一部の排他的論理和を入力ビットとする線形帰還シフトレジスタ(LFSR:  Linear  Feedback  Shift  Register)が採用されている。ＬＦＳＲの生成多項式は、最大の次数(シフトレジスタの段数)が大きいほど循環周期が長く、長周期でのＤＣバランスを確保するのには有用である。しかしながら、スクランブルしようとするデータに長期間の「０」連続が続く場合や、データとスクランブルパターンとが一致するような場合では、短周期でのＤＣバランスに偏りが出る。
【０００４】
そこで、短周期でのＤＣバランスの偏りを抑制する方法としては、複数の異なる生成多項式、すなわち、異なる循環周期のスクランブル回路を直列に配置し、異なるスクランブル処理を複数回実行する方法がある。
【０００５】
また、近年、伝送速度の高速化(帯域増加)に伴い、伝送する信号のスクランブル回路も高速動作が必要となり、使用されるＬＦＳＲの生成多項式の最大次数も大きくなる傾向にある。ＬＦＳＲの生成多項式が、例えば、G(x)=1+x39+x58の場合、最大次数は「５８」となる。ＬＦＳＲは、１ビットずつスクランブル処理を実行する場合、過去５８クロック分の送出データを保持するために５８段のシフトレジスタを要し、回路規模が大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３２４９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高速な信号のスクランブル処理は論理回路動作速度の上限からシリアルデータのまま実施することはできず、並列化して動作クロックを下げて実施する。この場合、スクランブル対象データのパラレル数と、生成多項式の次数に応じて１クロックで処理しなければならない論理の深さが決定される。生成多項式の次数が多くなると、入力となるデータのbit数(レジスタ数)が増加し、ゲート段数増加やゲート間を接続する配線量の増加と集中を引き起こす。配線集中が発生すると、それぞれ近傍に回路を配置できず、さらに配線遅延が増加、結果として生成多項式の次数が大きくなるとスクランブル回路の高速動作がより困難になる。
【０００８】
しかしながら、今後の半導体微細化により論理回路の動作速度が高速化できるものの、ゲート遅延等の配線遅延を抑制するのは困難である。従って、更なる高速化によって所望の速度で操作する演算回路の実現は困難な状態にある。
【０００９】
一つの側面では、長周期及び短周期の安定したＤＣバランスを確保しながら、高速データに対応できる伝送装置及びスクランブル処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
一つの案の伝送装置は、並列化部と、複数の第１のスクランブル処理部と、第２のスクランブル処理部と、出力部とを有する。並列化部は、データを並列化する。第１のスクランブル処理部は、並列化されたデータ毎に備え、当該並列化されたデータに対して第１のスクランブル処理を実行する。第２のスクランブル処理部は、複数の第１のスクランブル処理部の内、任意の第１のスクランブル処理部の後段に配置される。更に、第２のスクランブル処理部は、任意の第１のスクランブル処理部から第１のスクランブル処理後のデータに対して、第１のスクランブル処理と異なる第２のスクランブル処理を実行する。出力部は、任意の第１のスクランブル処理部以外の第１のスクランブル処理部からの第１のスクランブル処理後の第１のデータ及び、第２のスクランブル処理部からの第２のスクランブル処理後の第２のデータを重畳して出力する。
【発明の効果】
【００１１】
一つの案では、長周期及び短周期の安定したＤＣバランスを確保しながら、高速データに対応できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施例の伝送システムの一例を示す説明図である。
【図２】図２は、伝送装置内のハードウェア構成の一例を示す説明図である。
【図３】図３は、ＮＷＩＦ部内の構成の一例を示す説明図である。
【図４】図４は、実施例１の第１のスクランブル部の構成の一例を示す説明図である。
【図５】図５は、実施例１の第２のデスクランブル部の構成の一例を示す説明図である。
【図６】図６は、実施例１の第１のスクランブル部内の各種動作タイミングの一例を示す説明図である。
【図７】図７は、実施例１の第１のデスクランブル部内の各種動作タイミングの一例を示す説明図である。
【図８】図８は、比較例のスクランブル部の構成の一例を示す説明図である。
【図９】図９は、比較例のデスクランブル部の構成の一例を示す説明図である。
【図１０】図１０は、比較例のスクランブル部の各種動作タイミングの一例を示す説明図である。
【図１１】図１１は、比較例のデスクランブル部の各種動作タイミングの一例を示す説明図である。
【図１２】図１２は、実施例２の第１のスクランブル部の構成の一例を示す説明図である。
【図１３】図１３は、実施例２の第１のデスクランブル部の構成の一例を示す説明図である。
【図１４】図１４は、実施例２の第１のスクランブル部内の各種動作タイミングの一例を示す説明図である。
【図１５】図１５は、実施例２の第１のデスクランブル部内の各種動作タイミングの一例を示す説明図である。
【図１６】図１６は、実施例３の第１のスクランブル部の構成の一例を示す説明図である。
【図１７】図１７は、実施例３の第１のデスクランブル部の構成の一例を示す説明図である。
【図１８】図１８は、実施例４の第１のスクランブル部の構成の一例を示す説明図である。
【図１９】図１９は、実施例５の第１のスクランブル部の構成の一例を示す説明図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて、本願の開示する伝送装置及びスクランブル処理方法の実施例を詳細に説明する。尚、本実施例により、開示技術が限定されるものではない。また、以下に示す実施例は、矛盾を起こさない範囲で適宜組み合わせても良い。
【実施例１】
【００１４】
図１は、本実施例の伝送システム１の一例を示す説明図である。図１に示す伝送システム１は、複数の伝送装置２と、伝送装置２との間を接続する光ファイバ３等の広帯域伝送路とを有する、例えば、ＯＴＮ（Optical  Transport  Network）等の広帯域伝送システムである。
【００１５】
図２は、伝送装置２内のハードウェア構成の一例を示す説明図である。図２に示す伝送装置２は、複数のＣＬＩＦ(Client  Interface)部１１と、ＮＷＩＦ(Network  Interface)部１２と、スイッチ部１３とを有する。ＣＬＩＦ部１１は、端末４との間の通信を司る通信ＩＦである。ＮＷＩＦ部１２は、広域伝送路等の光ファイバ３との間の通信を司る通信ＩＦである。スイッチ部１３は、ＣＬＩＦ部１１とＮＷＩＦ部１２との間の通信を切替接続するスイッチである。
【００１６】
図３は、ＮＷＩＦ部１２内の構成の一例を示す説明図である。図３に示すＮＷＩＦ部１２は、Ｓ／Ｐ(Serial/Parallel)変換部２１と、第２のデスクランブル部２２と、送信処理部２３と、第１のスクランブル部２４と、Ｅ／Ｏ(Electrical/Optical)変換部２５とを有する。Ｓ／Ｐ変換部２１は、シリアルのビット列の電気信号をパラレルのビット列に変換する。第２のデスクランブル部２２は、パラレルのビット列に対してデスクランブル処理を実行する。送信処理部２３は、デスクランブル処理後のデータに対して送信処理を実行する。第１のスクランブル部２４は、送信処理後のデータに対してスクランブル処理を実行する。Ｅ／Ｏ変換部２５は、スクランブル処理後のデータを光信号に変換し、光信号を光ファイバ３に出力する。
【００１７】
ＮＷＩＦ部１２は、Ｏ／Ｅ(Optical/Electrical)変換部２６と、第１のデスクランブル部２７と、受信処理部２８と、第２のスクランブル部２９と、Ｐ／Ｓ(Parallel/Serial)変換部３０とを有する。Ｏ／Ｅ変換部２６は、光ファイバ３からの光信号を電気信号に変換する。第１のデスクランブル部２７は、電気信号にデスクランブル処理を実行する。受信処理部２８は、デスクランブル処理後の電気信号の受信処理を実行する。第２のスクランブル部２９は、受信処理後の電気信号にスクランブル処理を実行する。Ｐ／Ｓ変換部３０は、スクランブル処理後の電気信号をシリアルのビット列に変換し、シリアルビット列の電気信号をスイッチ部１３に出力する。
【００１８】
図４は、実施例１の第１のスクランブル部２４の構成の一例を示す説明図である。図４に示す第１のスクランブル部２４は、ＦＦ(Flip  Flop)回路３１と、フレーム生成回路３２と、並列化回路３３と、２台の第１のスクランブル回路３４（３４Ａ，３４Ｂ）と、同期ヘッダ生成回路３５とを有する。第１のスクランブル部２４は、タイミング調整回路３６と、第２のスクランブル回路３７と、出力回路３８とを有する。
【００１９】
ＦＦ回路３１は、８並列のデータを保持する回路である。フレーム生成回路３２は、８並列のデータのフレーム信号を生成する回路である。並列化回路３３は、８並列のデータを２並列化するビット幅変換回路である。並列化回路３３は、例えば、受信データＤ０〜Ｄ７から、データＤ０、Ｄ２、Ｄ４及びＤ６を第１のスクランブル回路３４Ａに、データＤ１、Ｄ３、Ｄ５及びＤ７を第１のスクランブル回路３４Ｂに順次分散出力する回路である。
【００２０】
第１のスクランブル回路３４Ａは、並列化回路３３からのデータに生成多項式Ｘ１の第１のスクランブル処理を実行する回路である。尚、生成多項式Ｘ１は、長周期のＤＣバランスを安定化するための第１のスクランブル処理を実行する生成多項式である。第１のスクランブル回路３４Ａは、データＤ０、Ｄ２、Ｄ４及びＤ６のデータ毎に第１のスクランブル処理を順次実行する。
【００２１】
第１のスクランブル回路３４Ｂは、並列化回路３３からのデータに第１のスクランブル処理を実行する回路である。第１のスクランブル回路３４Ｂは、データＤ１、Ｄ３、Ｄ５及びＤ７のデータ毎に第１のスクランブル処理を順次実行する。タイミング調整回路３６は、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータの出力タイミングを調整する回路である。
【００２２】
第２のスクランブル回路３７は、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後のデータに生成多項式Ｘ２の第２のスクランブル処理を実行する回路である。尚、生成多項式Ｘ２は、短周期のＤＣバランスを安定化するための第２のスクランブル処理を実行する生成多項式である。第２のスクランブル回路３７は、第１のスクランブル処理後のデータＤ１、Ｄ３、Ｄ５及びＤ７のデータ毎に第２のスクランブル処理を順次実行する。同期ヘッダ生成回路３５は、同期ヘッダを生成する回路である。尚、同期ヘッダは、デスクランブル側で第２のスクランブル回路３７の第２のスクランブル処理のビット位置を識別可能にするための所定ビット、例えば、８ビット列のヘッダである。出力回路３８は、同期ヘッダ生成回路３５からの同期ヘッダ、タイミング調整回路３６からの第１のスクランブル処理後のデータ、第２のスクランブル回路３７からの第２のスクランブル処理後のデータをシリアル変換、すなわち重畳するＰ／Ｓ変換回路である。
【００２３】
図５は、実施例１の第１のデスクランブル部２７の構成の一例を示す説明図である。図５に示す第１のデスクランブル部２７は、フレーム同期回路４１と、分解回路４２と、タイミング調整回路４３と、第２のデスクランブル回路４４と、２台の第１のデスクランブル回路４５（４５Ａ，４５Ｂ）と、出力回路４６とを有する。
【００２４】
フレーム同期回路４１は、フレーム信号内の同期ヘッダに基づき、フレーム信号の同期を確立する回路である。分解回路４２は、フレーム信号のシリアルのビット列から２並列のデータに分解するＳ／Ｐ変換回路である。分解回路４２は、タイミング調整回路３６からの第１のスクランブル処理後のデータと、第２のスクランブル回路３７からの第２のスクランブル処理後のデータとに分解する。分解回路４２は、例えば、データＤ０、Ｄ２、Ｄ４及びＤ６をタイミング調整回路４３に出力すると共に、例えば、データＤ１、Ｄ３、Ｄ５及びＤ７を第２のデスクランブル回路４４に出力する。タイミング調整回路４３は、例えば、データＤ０、Ｄ２、Ｄ４及びＤ６の出力タイミングを調整する回路である。第１のデスクランブル回路４５Ａは、タイミング調整回路４３からのデータに生成多項式Ｘ１の第１のデスクランブル処理をデータ毎に順次実行し、第１のデスクランブル処理後のデータを出力回路４６に出力する回路である。
【００２５】
第２のデスクランブル回路４４は、データＤ１、Ｄ３、Ｄ５及びＤ７を生成多項式Ｘ２の第２のデスクランブル処理をデータ毎に順次実行し、第２のデスクランブル処理後のデータを第１のデスクランブル回路４５Ｂに出力する回路である。第１のデスクランブル回路４５Ｂは、第２のデスクランブル回路４４からの第２のデスクランブル処理後のデータに第１のデスクランブル処理をデータ毎に順次実行し、第１のデスクランブル処理後のデータを出力回路４６に出力する回路である。出力回路４６は、第１のデスクランブル回路４５Ａからの第１のデスクランブル処理後のデータと、第１のデスクランブル回路４５Ｂからの第１のデスクランブル処理後のデータを８並列化するビット幅変換回路である。
【００２６】
次に実施例１の伝送システム１の動作について説明する。図６は、実施例１の第１のスクランブル部２４内の各種動作タイミングの一例を示す説明図である。第１のスクランブル部２４は、受信信号内の伝送クロックに基づき内部回路クロックを生成する。尚、内部回路クロックのクロック周期は、伝送クロックの８クロック分の期間とする。ＦＦ回路３１は、例えば、Ｄ０〜Ｄ７の８並列の内部回路データ（Ｓ１）を入力する。
【００２７】
並列化回路３３は、フレーム生成回路３２を通じて８並列のデータ（Ｓ２）を入力する。フレーム生成回路３２は、内部回路データ（Ｓ１）の入力に応じて同期ヘッダ生成イネーブル（Ｓ３）を同期ヘッダ回路３５に入力する。並列化回路３３は、８並列のデータ（Ｓ２）を２並列に分散し、例えば、Ｄ０、Ｄ２、Ｄ４及びＤ６のデータ（Ｓ４）を第１のスクランブル回路３４Ａに入力する。同様に、並列化回路３３は、例えば、データＤ１、Ｄ３、Ｄ５及びＤ７のデータ（Ｓ５）を第１のスクランブル回路３４Ｂに入力する。
【００２８】
第１のスクランブル回路３４Ａは、並列化回路３３からのデータ（Ｓ４）に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータ（Ｓ６）をタイミング調整回路３６に出力する。尚、第１のスクランブル処理後のデータは「’」で表現し、例えば、第１のスクランブル処理後のデータＤ１は「Ｄ１’」で図示する。
【００２９】
第１のスクランブル回路３４Ｂは、並列化回路３３からのデータ（Ｓ５）に第１のスクランブル処理を実行し、スクランブル処理後のデータ（Ｓ７）を第２のスクランブル回路３７に出力する。
【００３０】
同期ヘッダ生成回路３５は、同期ヘッダ生成イネーブルに応じて同期ヘッダ（Ｓ８）を生成する。第２のスクランブル回路３７は、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後のデータ（Ｓ７）に第２のスクランブル処理を実行し、第２のスクランブル処理後のデータ（Ｓ１０）を出力回路３８に出力する。尚、第２のスクランブル処理後のデータは「”」で表現し、例えば、第２のスクランブル処理後のデータＤ１は「Ｄ１”」で図示する。
【００３１】
タイミング調整回路３６は、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータ（Ｓ６）の出力回路３８への出力タイミングを調整し、調整後のデータ（Ｓ９）を出力回路３８に出力する。尚、タイミング調整回路３６は、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータ（Ｓ６）の出力回路３８への出力タイミングを第２のスクランブル回路３７のデータ出力タイミングに合せるべく調整する。
【００３２】
更に、出力回路３８は、同期ヘッダ、タイミング調整回路３６から第１のスクランブル処理後のデータ、第２のスクランブル回路３７からの第２のスクランブル処理後のデータをシリアル変換して重畳する。そして、出力回路３８は、その重畳後のデータ（Ｓ１１）をＥ／Ｏ変換部２５に出力する。
【００３３】
第１のスクランブル部２４は、受信データを２並列化し、並列化したデータを第１のスクランブル回路３４Ａ及び第１のスクランブル回路３４Ｂに分散出力した。その結果、第１のスクランブル回路３４は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの２クロック分の期間を確保できる。同様に、第２のスクランブル回路３７は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの２クロック分の期間を確保できる。その結果、高速化した場合でも、スクランブル処理に要する時間を十分に確保できる。つまり、高速データに対応するために高速のクロックで動作するスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００３４】
第１のスクランブル回路３４は、並列化したデータに第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００３５】
更に、第２のスクランブル回路３７は、第１のスクランブル回路３４Ｂの第１のスクランブル処理後のデータに第２のスクランブル処理を実行したので、短周期のＤＣバランスを確保できる。
【００３６】
図７は、実施例１の第１のデスクランブル部２７内の各種動作タイミングの一例を示す説明図である。第１のデスクランブル部２７は、受信信号内の伝送クロックに基づき内部回路クロックを生成する。尚、内部回路クロックのクロック周期は、伝送クロックの８クロック分の期間とする。フレーム同期回路４１は、対向側の伝送装置２からフレーム信号、例えば、同期ヘッダ及びＤ０〜Ｄ７のシリアルの受信データ（Ｓ２１）を入力する。
【００３７】
分解回路４２は、フレーム信号内の同期ヘッダに基づき、受信データから、第１のスクランブル処理のみのデータ（Ｓ２２）をタイミング調整回路４３に出力すると共に、第２のスクランブル処理後のデータ（Ｓ２３）を第２のデスクランブル回路４４に出力する。フレーム同期回路４１は、受信データ内の同期ヘッダの検出に応じて、デスクランブルイネーブル（Ｓ２４）を第２のデスクランブル回路４４に入力する。
【００３８】
第２のデスクランブル回路４４は、第２のスクランブル処理後のデータ（Ｓ２３）に第２のデスクランブル処理を実行し、第２のデスクランブル処理後のデータ（Ｓ２６）を第１のデスクランブル回路４５Ｂに出力する。
【００３９】
タイミング調整回路４３は、第１のスクランブル処理後のデータ（Ｓ２２）の第１のデスクランブル回路４５Ａへの出力タイミングを調整し、調整後のデータ（Ｓ２５）を第１のデスクランブル回路４５Ａに出力する。尚、タイミング調整回路４３は、第２のスクランブル回路４４から第１のデスクランブル回路４５Ｂへの出力タイミングに第１のスクランブル回路４５Ａへのデータ出力タイミングを合せるべく調整する。
【００４０】
フレーム同期回路４１は、受信データ内の同期ヘッダの検出に応じて、デスクランブルイネーブル（Ｓ２７）を第１のデスクランブル回路４５に入力する。
【００４１】
第１のデスクランブル回路４５Ａは、タイミング調整回路４３からのタイミング調整後のデータ（Ｓ２５）に第１のデスクランブル処理を実行し、第１のデスクランブル処理後のデータ（Ｓ２８）を出力回路４６に出力する。第１のデスクランブル回路４５Ｂは、第２のデスクランブル回路４４からの第２のデスクランブル処理後のデータ（Ｓ２３）に第１のデスクランブル処理を実行し、第１のデスクランブル処理後のデータ（Ｓ２９）を出力回路４６に出力する。出力回路４６は、第１のデスクランブル回路４５Ａの第１のデスクランブル処理後のデータと、第１のデスクランブル回路４５Ｂの第１のデスクランブル処理後のデータとを８並列化し、８並列化したデータ（Ｓ３０）を受信処理部２８に出力する。
【００４２】
第１のデスクランブル部２７は、受信データを２並列化し、並列化したデータを第２のデスクランブル回路４４及びタイミング調整回路４３に分散出力した。その結果、第２のデスクランブル回路４４は、１個の受信データに対するデスクランブル処理に要する期間として伝送クロックの２クロック分の期間を確保できる。同様に、第１のデスクランブル回路４５は、１個の受信データに対するデスクランブル処理に要する期間として伝送クロックの２クロック分の期間を確保できる。その結果、高速化した場合でも、デスクランブル処理に要する時間を十分に確保できる。つまり、高速データに対応するために高速のクロックで動作するデスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００４３】
第２のデスクランブル回路４４は、並列化したデータに第２のデスクランブル処理を実行したので、短周期のＤＣバランスを確保できる。更に、第１のデスクランブル回路４５は、第１のデスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００４４】
図８は、比較例のスクランブル部２００の構成の一例を示す説明図である。比較例のスクランブル部２００は、単一のスクランブル回路２０３を有する。図８に示すスクランブル部２００は、ＦＦ回路２０１と、Ｐ／Ｓ変換回路２０２と、スクランブル回路２０３とを有する。ＦＦ回路２０１は、８並列の受信データを保持する回路である。Ｐ／Ｓ変換回路２０２は、ＦＦ回路２０１から８並列の受信データをシリアル変換する回路である。スクランブル回路２０３は、Ｐ／Ｓ変換回路２０２からのシリアル変換後のデータをデータ単位に、生成多項式Ｘ１の第１のスクランブル処理を順次実行する回路である。
【００４５】
図９は、比較例のデスクランブル部２１０の構成の一例を示す説明図である。尚、比較例のデスクランブル部２１０は、単一のデスクランブル回路２１１を有する。図９に示すデスクランブル部２１０は、デスクランブル回路２１１と、Ｓ／Ｐ変換回路２１２と、ＦＦ回路２１３とを有する。デスクランブル回路２１１は、受信したシリアルビット列のデータをデータ単位に、生成多項式Ｘ１の第１のデスクランブル処理を順次実行する回路である。Ｓ／Ｐ変換回路２１２は、デスクランブル回路２１１からのデスクランブル処理後のデータを８並列にパラレル変換する回路である。ＦＦ回路２１３は、Ｓ／Ｐ変換回路２１２から８並列のデータを保持する回路である。
【００４６】
図１０は、比較例のスクランブル部２００内の各種動作タイミングの一例を示す説明図である。比較例のスクランブル部２００は、受信信号内の伝送クロックに基づき内部回路クロックを生成する。尚、内部回路クロックのクロック周期は、伝送クロックの８クロック分の期間とする。ＦＦ回路２０１は、例えば、Ｄ０〜Ｄ７の８並列の内部回路データ（Ｓ４１）を入力する。ＦＦ回路２０１は、内部回路データ（Ｓ４２）をＰ／Ｓ変換回路２０２に入力する。
【００４７】
Ｐ／Ｓ変換回路２０２は、内部回路データ（Ｓ４２）をシリアル変換し、シリアル変換後のデータ（Ｓ４３）をスクランブル回路２０３に出力する。スクランブル回路２０３は、シリアル変換後のデータ（Ｓ４３）に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータ（Ｓ４４）を出力する。
【００４８】
比較例のスクランブル回路２０３は、１個の受信データに対するスクランブル処理に要する時間として伝送クロックの１クロック分の期間しかない。従って、スクランブル回路２０３は、実施例１の第１のスクランブル回路３４及び第２のスクランブル回路３７に比較してスクランブル処理に要する時間が短くなる。従って、比較例では、信号高速化した場合に安定したＤＣバランスを確保するのは困難である。
【００４９】
図１１は、比較例のデスクランブル部２１０内の各種動作タイミングの一例を示す説明図である。比較例のデスクランブル部２１０は、受信信号内の伝送クロックに基づき内部回路クロックを生成する。尚、内部回路クロックのクロック周期は、伝送クロックの８クロック分の期間とする。デスクランブル回路２１１は、シリアルビット列の受信データ（Ｓ５１）を入力した場合、受信データに第１のデスクランブル処理を実行し、第１のデスクランブル処理後のデータ（Ｓ５２）をＳ／Ｐ変換部２１２に出力する。
【００５０】
Ｓ／Ｐ変換部２１２は、デスクランブル処理後のデータを８並列化し、８並列化のデータ（Ｓ５３）をＦＦ回路２１３に出力する。ＦＦ回路２１３は、８並列化のデータの出力タイミングを調整した内部回路データ（Ｓ５４）を出力する。
【００５１】
比較例のデスクランブル回路２１１は、１個の受信データに対するデスクランブル処理に要する時間として伝送クロックの１クロック分の期間しかない。従って、デスクランブル回路２１１は、実施例１の第１のデスクランブル回路４５及び第２のデスクランブル回路４４に比較してデスクランブル処理に要する時間が短くなる。従って、比較例では、信号高速化した場合に安定したＤＣバランスを確保するのは困難である。
【００５２】
実施例１では、生成多項式の次数が多くなった場合でも、入力データのビット数(レジスタ数)の増加に伴う配線遅延を抑制して回路規模の増大を抑制できる。その結果、回線速度に必要な回路操作速度でのスクランブル／デスクランブル処理回路を実現できる。更に、実施例１では、２並列化するため、個々のスクランブル回路の処理レート(回路動作クロック速度)が並列数分の１、すなわち１／２に低下するため、クロック速度が１／２に低減できる。
【００５３】
実施例１では、シリアル化されたデータのうち、２回スクランブルされたビットの位置を判別するために、シリアルデータに８ビットの同期ヘッダを付加し、デスクランブル側でフレーム同期をとることで２回デスクランブルするビット位置を識別している。
【００５４】
尚、上記実施例１では、短周期のＤＣバランスを確保するために第１のスクランブル回路３４の内、第１のスクランブル回路３４Ｂの後段に第２のスクランブル回路３７を配置した。しかしながら、第２のスクランブル回路３７に限定されるものではなく、第２のスクランブル回路３７の代わりに反転回路を配置しても良く、その実施の形態につき、実施例２として以下に説明する。尚、実施例１の伝送システム１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。
【実施例２】
【００５５】
図１２は、実施例２の第１のスクランブル部２４の構成の一例を示す説明図である。図１２に示す第１のスクランブル部２４は、ＦＦ回路３１と、フレーム生成回路３２と、並列化回路３３と、２台の第１のスクランブル回路３４（３４Ａ，３４Ｂ）と、同期ヘッダ生成回路３５と、出力回路３８とを有する。タイミング調整回路３６の代わりにＦＦ回路３６１を有する。更に、第２のスクランブル回路３７の代わりに、反転回路３７１と、ＦＦ回路３７２とを有する。
【００５６】
ＦＦ回路３６１は、第１のスクランブル回路４３Ａからの第１のスクランブル処理後のデータの出力タイミングを調整し、調整後のデータを出力回路３８に出力する回路である。反転回路３７１は、第１のスクランブル回路４３Ｂからの第１のスクランブル処理後のデータのビット列を反転する反転処理を実行する回路である。ＦＦ回路３７２は、反転回路３７１からの反転処理後のデータの出力タイミングを調整し、調整後のデータを出力回路３８に出力する回路である。
【００５７】
図１３は、実施例２の第１のデスクランブル部２７の構成の一例を示す説明図である。図１３に示す第１のデスクランブル部２７は、フレーム同期回路４１と、分解回路４２と、２台の第１のデスクランブル回路４５（４５Ａ，４５Ｂ）と、出力回路４６とを有する。タイミング調整回路４３の代わりにＦＦ回路４３１を有する。更に、第２のデスクランブル回路４４の代わりに、反転回路４４１と、セレクタ回路４４２と、ＦＦ回路４４３とを有する。
【００５８】
分解回路４２は、例えば、データＤ０、Ｄ２、Ｄ４及びＤ６をＦＦ回路４３１に出力すると共に、例えば、データＤ１、Ｄ３、Ｄ５及びＤ７を反転回路４４１に出力する。ＦＦ回路４３１は、例えば、データＤ０、Ｄ２、Ｄ４及びＤ６の第１のデスクランブル回路４５Ａへの出力タイミングを調整する回路である。反転回路４４１は、データＤ１、Ｄ３、Ｄ５及びＤ７のビット列をデータ単位で反転する反転処理を実行する回路である。セレクタ回路４４２は、反転回路４４１からのビット列を選択出力する回路である。ＦＦ回路４４３は、セレクタ回路４４２からのデータの出力タイミングを調整する回路である。
【００５９】
図１４は、実施例２の第１のスクランブル部２４内の各種動作タイミングの一例を示す説明図である。反転回路３７１は、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後のデータ（Ｓ７）のビット列を反転した反転処理後のデータ（Ｓ１０Ａ）をＦＦ回路３７２経由で出力回路３８に出力する。尚、反転処理後のデータ（Ｓ１０Ａ）はバーで表現する。ＦＦ回路３６１は、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータ（Ｓ６）の出力回路３８への出力タイミングを調整し、調整後のデータ（Ｓ９Ａ）を出力回路３８に出力する。尚、ＦＦ回路３６１は、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータ（Ｓ７）の出力回路３８への出力タイミングをＦＦ回路３７２のデータ出力タイミングに合せるべく調整する。
【００６０】
更に、出力回路３８は、同期ヘッダ、ＦＦ回路３６１の第１のスクランブル処理後のデータ、ＦＦ回路３７２の反転処理後のデータをシリアル変換して重畳する。そして、出力回路３８は、その重畳後のデータ（Ｓ１１Ａ）をＥ／Ｏ変換部２５に出力する。
【００６１】
第１のスクランブル部２４は、受信データを２並列化し、並列化したデータを第１のスクランブル回路３４Ａ及び第１のスクランブル回路３４Ｂに分散出力した。その結果、第１のスクランブル回路３４は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの２クロック分の期間を確保できる。更に、反転回路３７１は、１個の受信データに対する反転処理に要する時間として伝送クロックの２クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００６２】
第１のスクランブル回路３４は、並列化したデータに第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００６３】
更に、反転回路３７１は、第１のスクランブル回路３４Ｂの第１のスクランブル処理後のデータのビット列を反転したので、短周期のＤＣバランスを確保できる。
【００６４】
図１５は、実施例２の第１のデスクランブル部２７内の各種動作タイミングの一例を示す説明図である。フレーム同期回路４１は、対向側の伝送装置２からのフレーム信号、例えば、同期ヘッダ及びＤ０〜Ｄ７のシリアルの受信データ（Ｓ２１Ａ）を入力する。
【００６５】
分解回路４２は、フレーム信号内の同期ヘッダに基づき、受信データから、第１のスクランブル処理のみのデータ（Ｓ２２Ａ）をＦＦ回路４３１に出力すると共に、反転処理後のデータ（Ｓ２３Ａ）を反転回路４４１に出力する。分解回路４２は、反転回路４４１に対して反転イネーブル（Ｓ２４Ａ）を出力する。反転回路４４１は、反転処理後のデータ（Ｓ２３Ａ）に反転処理を実行し、反転処理後のデータ（Ｓ２６Ａ）をセレクタ回路４４２及びＦＦ回路４４３を経由して第１のデスクランブル回路４５Ｂに出力する。
【００６６】
ＦＦ回路４３１は、第１のスクランブル処理のみのデータ（Ｓ２２Ａ）の第１のデスクランブル回路４５Ａへの出力タイミングを調整し、調整後のデータ（Ｓ２５Ａ）を第１のデスクランブル回路４５Ａに出力する。尚、ＦＦ回路４３１は、ＦＦ回路４４３から第１のデスクランブル回路４５Ｂへの出力タイミングを第１のスクランブル回路４５Ａへのデータ出力タイミングに合せるべく調整する。
【００６７】
第１のデスクランブル部２７は、受信データを２並列化し、並列化したデータを反転回路４４１及びＦＦ回路４３１に出力した。その結果、反転回路４４１は、１個の受信データに対する反転処理に要する期間として伝送クロックの２クロック分の期間を確保できる。更に、第１のデスクランブル回路４５は、１個の受信データに対する第１のデスクランブル処理に要する期間として伝送クロックの２クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するデスクランブル処理を実現できる。回線規模を抑制できる。
【００６８】
反転回路４４１は、並列化したデータに反転処理を実行したので、短周期のＤＣバランスを確保できる。更に、第１のデスクランブル回路４５は、第１のデスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００６９】
実施例１の第１のスクランブル部２４及び第１のデスクランブル部２７は、８ビット列を２並列化したが、８並列化しても良く、その場合の実施の形態につき、実施例３として以下に説明する。尚、実施例１の伝送システム１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。
【実施例３】
【００７０】
図１６は、実施例３の第１のスクランブル部２４の構成の一例を示す説明図である。図１６に示す第１のスクランブル部２４は、ＦＦ回路３１と、フレーム生成回路３２と、同期ヘッダ回路３５と、出力回路３８とを有する。更に、２台の第１のスクランブル回路３４の代わりに８台の第１のスクランブル回路３４Ａ〜３４Ｈ、１台のタイミング調整回路３６の代わりに４台のタイミング調整回路３６Ａ〜３６Ｄを配置した。更に、１台の第２のスクランブル回路３７の代わりに４台の第２のスクランブル回路３７Ａ〜３７Ｄを配置した。
【００７１】
第１のスクランブル回路３４Ａは、例えば、受信データＤ０に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ０を出力する回路である。タイミング調整回路３６Ａは、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータＤ０の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｂは、例えば、受信データＤ１に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ１を出力する回路である。第２のスクランブル回路３７Ａは、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後の受信データＤ１に第２のスクランブル処理を実行し、第２のスクランブル処理後のデータＤ１を出力する回路である。
【００７２】
第１のスクランブル回路３４Ｃは、例えば、受信データＤ２に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ２を出力する回路である。タイミング調整回路３６Ｂは、第１のスクランブル回路３４Ｃからの第１のスクランブル処理後のデータＤ２の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｄは、例えば、受信データＤ３に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ３を出力する回路である。第２のスクランブル回路３７Ｂは、第１のスクランブル回路３４Ｄからの第１のスクランブル処理後の受信データＤ３に第２のスクランブル処理を実行し、第２のスクランブル処理後のデータＤ３を出力する回路である。
【００７３】
第１のスクランブル回路３４Ｅは、例えば、受信データＤ４に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ４を出力する回路である。タイミング調整回路３６Ｃは、第１のスクランブル回路３４Ｅからの第１のスクランブル処理後のデータＤ４の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｆは、例えば、受信データＤ５に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ５を出力する回路である。第２のスクランブル回路３７Ｃは、第１のスクランブル回路３４Ｆからの第１のスクランブル処理後の受信データＤ５に第２のスクランブル処理を実行し、第２のスクランブル処理後のデータＤ５を出力する回路である。
【００７４】
第１のスクランブル回路３４Ｇは、例えば、受信データＤ６に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ６を出力する回路である。タイミング調整回路３６Ｄは、第１のスクランブル回路３４Ｇからの第１のスクランブル処理後のデータＤ６の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｈは、例えば、受信データＤ７に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ７を出力する回路である。第２のスクランブル回路３７Ｄは、第１のスクランブル回路３４Ｈからの第１のスクランブル処理後の受信データＤ７に第２のスクランブル処理を実行し、第２のスクランブル処理後のデータＤ７を出力する回路である。
【００７５】
出力回路３８は、同期ヘッダ生成回路３５からの同期ヘッダ、タイミング調整回路３６Ａ〜３６Ｄからの第１のスクランブル処理後のデータ及び第２のスクランブル回路３７Ａ〜３７Ｄからの第２のスクランブル処理後のデータをシリアル変換する回路である。
【００７６】
図１７は、実施例３の第１のデスクランブル部２７の構成の一例を示す説明図である。図１７に示す第１のデスクランブル部２７は、フレーム同期回路４１と、分解回路４２と、出力回路４６とを有する。２台の第１のデスクランブル回路４５の代わりに８台の第１のデスクランブル回路４５Ａ〜４５Ｈ、１台のタイミング調整回路４３の代わりに４台のタイミング調整回路４３Ａ〜４３Ｄを配置した。更に、１台の第２のデスクランブル回路４４の代わりに４台の第２のデスクランブル回路４４Ａ〜４４Ｄを配置した。
【００７７】
タイミング調整回路４３Ａは、受信データＤ０の出力タイミングを調整する回路である。第１のデスクランブル回路４５Ａは、タイミング調整回路４３Ａからの受信データＤ０に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ０を出力する回路である。第２のデスクランブル回路４４Ａは、受信データＤ１に第２のデスクランブル処理を実行し、第２のデスクランブル処理後の受信データＤ１を出力する回路である。第１のデスクランブル回路４５Ｂは、第２のデスクランブル回路４４Ａからの第２のデスクランブル処理後の受信データＤ１に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ１を出力する回路である。
【００７８】
タイミング調整回路４３Ｂは、受信データＤ２の出力タイミングを調整する回路である。第１のデスクランブル回路４５Ｃは、タイミング調整回路４３Ｂからの受信データＤ２に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ２を出力する回路である。第２のデスクランブル回路４４Ｂは、受信データＤ３に第２のデスクランブル処理を実行し、第２のデスクランブル処理後の受信データＤ３を出力する回路である。第１のデスクランブル回路４５Ｄは、第２のデスクランブル回路４４Ｂからの第２のデスクランブル処理後の受信データＤ３を第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ３を出力する回路である。
【００７９】
タイミング調整回路４３Ｃは、受信データＤ４の出力タイミングを調整する回路である。第１のデスクランブル回路４５Ｅは、タイミング調整回路４３Ｃからの受信データＤ４に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ４を出力する回路である。第２のデスクランブル回路４４Ｃは、受信データＤ５に第２のデスクランブル処理を実行し、第２のデスクランブル処理後の受信データＤ５を出力する回路である。第１のデスクランブル回路４５Ｆは、第２のデスクランブル回路４４Ｃからの第２のデスクランブル処理後の受信データＤ６を第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ６を出力する回路である。
【００８０】
タイミング調整回路４３Ｄは、受信データＤ６の出力タイミングを調整する回路である。第１のデスクランブル回路４５Ｇは、タイミング調整回路４３Ｄからの受信データＤ６に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ６を出力する回路である。第２のデスクランブル回路４４Ｄは、受信データＤ７に第２のデスクランブル処理を実行し、第２のデスクランブル処理後の受信データＤ７を出力する回路である。第１のデスクランブル回路４５Ｈは、第２のデスクランブル回路４４Ｄからの第２のデスクランブル処理後の受信データＤ７に第１のデスクランブル処理を実行し、第１のデスクランブル処理後の受信データＤ７を出力する回路である。
【００８１】
出力回路４６は、第１のデスクランブル回路４５Ａ〜４５Ｈからの第１のデスクランブル処理後のデータを８並列化するビット幅変換回路である。
【００８２】
第１のスクランブル部２４は、受信データを８並列化し、並列化したデータを第１のスクランブル回路３４Ａ〜３４Ｈに分散出力した。その結果、第１のスクランブル回路３４は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの８クロック分の期間を確保できる。更に、第２のスクランブル回路３７は、１個の受信データに対する第２のスクランブル処理に要する時間として伝送クロックの８クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００８３】
第１のスクランブル回路３４は、並列化したデータに第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００８４】
更に、第２のスクランブル回路３７は、第１のスクランブル処理後のデータに第２のスクランブル処理を実行したので、短周期のＤＣバランスを確保できる。
【００８５】
第１のデスクランブル部２７は、受信データを８並列化し、並列化したデータをタイミング調整回路４３Ａ〜４３Ｄ及び第２のデスクランブル回路４４Ａ〜４４Ｄに出力した。その結果、第２のデスクランブル回路４４Ａ〜４４Ｄは、１個の受信データに対する第２のデスクランブル処理に要する期間として伝送クロックの８クロック分の期間を確保できる。更に、第１のデスクランブル回路４５Ａ〜４５Ｈは、１個の受信データに対する第１のデスクランブル処理に要する期間として伝送クロックの８クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するデスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００８６】
第２のデスクランブル回路４４Ａ〜４４Ｄは、並列化したデータに第２のデスクランブル処理を実行したので、短周期のＤＣバランスを確保できる。更に、第１のデスクランブル回路４５Ａ〜４５Ｈは、第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００８７】
実施例３では、８並列化するため、個々のスクランブル回路の処理レートが１／８に低下するため、クロック速度が１／８に低減できる。
【００８８】
尚、実施例３では、短周期のＤＣバランスを確保するために第１のスクランブル回路３４の内、半分の第１のスクランブル回路３４の後段に第２のスクランブル回路３７を配置した。しかしながら、半分の第１のスクランブル回路３４の後段に第２のスクランブル回路３７を配置しなくても良く、適宜変更可能である。
【００８９】
実施例３には、半分の第１のスクランブル回路３４の後段に第２のスクランブル回路３７を配置し、第２のスクランブル回路３７の同一の生成多項式Ｘ２の第２のスクランブル処理を実行した。しかしながら、各第２のスクランブル回路３７の生成多項式を適宜変更可能にしても良く、適宜変更可能である。
【００９０】
また、実施例３では、第１のスクランブル回路３４の後段に第２のスクランブル回路３７及びタイミング調整回路３６を配置したが、これらに限定されるものではなく、適宜変更可能である。その実施の形態につき、実施例４として以下に説明する。
【実施例４】
【００９１】
図１８は、実施例４の第１のスクランブル部２４の構成の一例を示す説明図である。尚、実施例２の伝送システム１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。図１８に示す第１のスクランブル部２４は、ＦＦ回路３１と、フレーム生成回路３２と、同期ヘッダ生成回路３５と、出力回路３８とを有する。更に、２台の第１のスクランブル回路３４の代わりに８台の第１のスクランブル回路３４Ａ〜３４Ｈ、１台のＦＦ回路３６１の代わりに４台のＦＦ回路３６１Ａ〜３６１Ｄを配置した。更に、１台の反転回路３７１の代わりに４台の反転回路３７１Ａ〜３７１Ｄ、１台のＦＦ回路３７２の代わりに４台のＦＦ回路３７２Ａ〜３７２Ｄを有する。
【００９２】
第１のスクランブル回路３４Ａは、例えば、受信データＤ０に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ０を出力する回路である。ＦＦ回路３６１Ａは、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータＤ０の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｂは、例えば、受信データＤ１に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ１を出力する回路である。反転回路３７１Ａは、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後の受信データＤ１を反転する回路である。ＦＦ回路３７２Ａは、反転回路３７１Ａからの反転後の受信データＤ１の出力を調整する回路である。
【００９３】
第１のスクランブル回路３４Ｃは、例えば、受信データＤ２に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ２を出力する回路である。ＦＦ回路３６１Ｂは、第１のスクランブル回路３４Ｃからの第１のスクランブル処理後のデータＤ２の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｄは、例えば、受信データＤ３に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ３を出力する回路である。反転回路３７１Ｂは、第１のスクランブル回路３４Ｄからの第１のスクランブル処理後の受信データＤ３を反転する回路である。ＦＦ回路３７２Ｂは、反転回路３７１Ｂからの反転後の受信データＤ３の出力を調整する回路である。
【００９４】
第１のスクランブル回路３４Ｅは、例えば、受信データＤ４に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ４を出力する回路である。ＦＦ回路３６１Ｃは、第１のスクランブル回路３４Ｅからの第１のスクランブル処理後のデータＤ４の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｆは、例えば、受信データＤ５に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ５を出力する回路である。反転回路３７１Ｃは、第１のスクランブル回路３４Ｆからの第１のスクランブル処理後の受信データＤ５に反転する回路である。ＦＦ回路３７２Ｃは、反転回路３７１Ｃからの反転後の受信データＤ５の出力を調整する回路である。
【００９５】
第１のスクランブル回路３４Ｇは、例えば、受信データＤ６に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ６を出力する回路である。ＦＦ回路３６１Ｄは、第１のスクランブル回路３４Ｇからの第１のスクランブル処理後のデータＤ６の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｈは、例えば、受信データＤ７に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ７を出力する回路である。反転回路３７１Ｄは、第１のスクランブル回路３４Ｈからの第１のスクランブル処理後の受信データＤ７に反転する回路である。ＦＦ回路３７２Ｄは、反転回路３７１Ｄからの反転後の受信データＤ７の出力を調整する回路である。
【００９６】
出力回路３８は、同期ヘッダ生成回路３５からの同期ヘッダ、ＦＦ回路３６１Ａ〜３６１Ｄからの第１のスクランブル処理後のデータ及び、ＦＦ回路３７２Ａ〜３７２Ｄからの反転処理後のデータをシリアルビット列に変換する回路である。
【００９７】
第１のスクランブル部２４は、受信データを８並列化し、並列化したデータを第１のスクランブル回路３４Ａ〜３４Ｈに分散出力した。その結果、第１のスクランブル回路３４は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの８クロック分の期間を確保できる。更に、反転回路３７１Ａは、１個の受信データに対する反転処理に要する時間として伝送クロックの８クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【００９８】
第１のスクランブル回路３４Ａ〜３４Ｈは、並列化したデータに第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【００９９】
更に、反転回路３７１Ａ〜３７１Ｄは、第１のスクランブル回路３４Ｂの第１のスクランブル処理後のデータのビット列を反転したので、短周期のＤＣバランスを確保できる。
【０１００】
図示せぬ第１のデスクランブル部２７は、受信データを８並列化し、並列化したデータを反転回路及びＦＦ回路に出力した。その結果、反転回路は、１個の受信データに対する反転処理に要する期間として伝送クロックの８クロック分の期間を確保できる。同様に、第１のデスクランブル回路は、１個の受信データに対する第１のデスクランブル処理に要する期間として伝送クロックの８クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するデスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【０１０１】
反転回路は、並列化したデータに反転処理を実行したので、短周期のＤＣバランスを確保できる。更に、第１のデスクランブル回路は、第１のデスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。
【実施例５】
【０１０２】
図１９は、実施例５の第１のスクランブル部２４の構成の一例を示す説明図である。尚、実施例１の伝送システム１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。図１９に示す第１のスクランブル部２４は、ＦＦ回路３１と、フレーム生成回路３２と、同期ヘッダ生成回路３５と、出力回路３８とを有する。更に、２台の第１のスクランブル回路３４の代わりに８台の第１のスクランブル回路３４Ａ〜３４Ｈ、タイミング調整回路３６及び第２のスクランブル回路３７の代わりに８台の第３のスクランブル回路３９（３９Ａ〜３９Ｈ）を配置した。
【０１０３】
第３のスクランブル回路３９は、スクランブル処理の実行ＯＮ／ＯＦＦを切替可能にし、スクランブル処理がＯＮ設定中の場合、生成多項式Ｘ２の第２のスクランブル処理を実行する回路である。第３のスクランブル回路３９は、スクランブル処理がＯＦＦ設定中の場合、第２のスクランブル処理を実行せず出力タイミングを調整する回路である。
【０１０４】
第１のスクランブル回路３４Ａは、例えば、受信データＤ０に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ０を出力する回路である。第３のスクランブル回路３９Ａは、ＯＦＦ設定中のため、第１のスクランブル回路３４Ａからの第１のスクランブル処理後のデータＤ０の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｂは、例えば、受信データＤ１に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ１を出力する回路である。第３のスクランブル回路３９Ｂは、ＯＮ設定中のため、第１のスクランブル回路３４Ｂからの第１のスクランブル処理後のデータＤ１に第２のスクランブル処理を実行する回路である。
【０１０５】
第１のスクランブル回路３４Ｃは、例えば、受信データＤ２に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ２を出力する回路である。第３のスクランブル回路３９Ｃは、ＯＦＦ設定中のため、第１のスクランブル回路３４Ｃからの第１のスクランブル処理後のデータＤ２の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｄは、例えば、受信データＤ３に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ３を出力する回路である。第３のスクランブル回路３９Ｄは、ＯＮ設定中のため、第１のスクランブル回路３４Ｄからの第１のスクランブル処理後のデータＤ２に第２のスクランブル処理を実行する回路である。
【０１０６】
第１のスクランブル回路３４Ｅは、例えば、受信データＤ４に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ４を出力する回路である。第３のスクランブル回路３９Ｅは、ＯＦＦ設定中のため、第１のスクランブル回路３４Ｅからの第１のスクランブル処理後のデータＤ４の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｆは、例えば、受信データＤ５に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ５を出力する回路である。第３のスクランブル回路３９Ｆは、ＯＮ設定中のため、第１のスクランブル回路３４Ｆからの第１のスクランブル処理後のデータＤ５に第２のスクランブル処理を実行する回路である。
【０１０７】
第１のスクランブル回路３４Ｇは、例えば、受信データＤ６に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ６を出力する回路である。第３のスクランブル回路３９Ｇは、ＯＦＦ設定中のため、第１のスクランブル回路３４Ｇからの第１のスクランブル処理後のデータＤ６の出力タイミングを調整する回路である。第１のスクランブル回路３４Ｈは、例えば、受信データＤ７に第１のスクランブル処理を実行し、第１のスクランブル処理後のデータＤ７を出力する回路である。第３のスクランブル回路３９Ｈは、ＯＮ設定中のため、第１のスクランブル回路３４Ｈからのスクランブル処理後のデータＤ７に第２のスクランブル処理を実行する回路である。
【０１０８】
出力回路３８は、同期ヘッダ生成回路３５からの同期ヘッダ、第３のスクランブル回路３９Ａ〜３９Ｈからの第２のスクランブル処理後のデータ及び第１のスクランブル処理後のデータをシリアルビット列に変換する回路である。
【０１０９】
第１のスクランブル部２４は、受信データを８並列化し、並列化したデータを第１のスクランブル回路３４Ａ〜３４Ｈに分散出力した。その結果、第１のスクランブル回路３４は、１個の受信データに対する第１のスクランブル処理に要する時間として伝送クロックの８クロック分の期間を確保できる。更に、第３のスクランブル回路３９は、ＯＮ設定中の場合、１個の受信データに対する第２のスクランブル処理に要する時間として伝送クロックの８クロック分の期間を確保できる。つまり、高速データに対応するために高速のクロックで動作するスクランブル処理を実現できる。しかも、回線規模を抑制できる。
【０１１０】
第１のスクランブル回路３４Ａ〜３４Ｈは、並列化したデータに第１のスクランブル処理を実行したので、長周期のＤＣバランスを確保できる。更に、第３のスクランブル回路３９は、第１のスクランブル処理後のデータに第２のスクランブル処理を実行したので、短周期のＤＣバランスを確保できる。
【０１１１】
第３のスクランブル回路３９は、第２のスクランブル処理のＯＮ／ＯＦＦを設定可能にしたので、短周期のＤＣバランスを確保する際に柔軟に対応できる。第３のスクランブル回路３９は、生成多項式を設定変更可能にしたので、短周期のＤＣバランスを確保する際に柔軟に対応できる。
【０１１２】
尚、上記実施例のスクランブル処理は、シリアルデータを処理するＬＦＳＲを論理的に等価の並列回路に置き換えて処理することが多いが、簡単のためにシリアルデータで処理するイメージで記載した。しかしながら、並列回路に置き換えた場合でも効果は変わらない。
【０１１３】
また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【０１１４】
更に、各装置で行われる各種処理機能は、ＣＰＵ（Central  Processing  Unit）（又はＭＰＵ（Micro  Processing  Unit）、ＭＣＵ（Micro  Controller  Unit）等のマイクロ・コンピュータ）上で、その全部又は任意の一部を実行するようにしても良い。また、各種処理機能は、ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。
【符号の説明】
【０１１５】
２  伝送装置
２４  第１のスクランブル部
２７  第１のデスクランブル部
３３  並列化回路
３４  第１のスクランブル回路
３７  第２のスクランブル回路
３８  出力回路
４２  分解回路
４４  第２のデスクランブル回路
４５  第１のデスクランブル回路
４６  出力回路
３７１  反転回路
４４１  反転回路
【図１】
2018182443.tif 000003
【図２】
2018182443.tif 000004
【図３】
2018182443.tif 000005
【図４】
2018182443.tif 000006
【図５】
2018182443.tif 000007
【図６】
2018182443.tif 000008
【図７】
2018182443.tif 000009
【図８】
2018182443.tif 000010
【図９】
2018182443.tif 000011
【図１０】
2018182443.tif 000012
【図１１】
2018182443.tif 000013
【図１２】
2018182443.tif 000014
【図１３】
2018182443.tif 000015
【図１４】
2018182443.tif 000016
【図１５】
2018182443.tif 000017
【図１６】
2018182443.tif 000018
【図１７】
2018182443.tif 000019
【図１８】
2018182443.tif 000020
【図１９】
2018182443.tif 000021