(57)【要約】【課題】ランダム化タイムインターリーブデジタル／アナログ変換器を提供する。【解決手段】タイムインターリーブデジタル／アナログ変換器（ＤＡＣ）は、Ｍ個のＤＡＣコアを使用して、デジタル入力ワードを異なるＤＡＣコアに拡散しデジタル入力信号を変換して最終的なアナログ出力を生成する。Ｍ個のＤＡＣコアは、タイムインターリーブ方式で作動し、わずか１つのＤＡＣのサンプリングレートと比較して、サンプリングレートを数倍に増やすことができる。しかし、逐次タイムインターリーブＤＡＣコアは、しばしば出力において望ましくないスパーを呈する。これらのスパーをノイズフロアに拡散するために、タイムインターリーブＤＡＣコアを擬似ランダムに選択するか、ＤＡＣコアを選択する逐次的または周期的な方法を分割することができる一定の方法で選択することができる。【選択図】図１
2018182744.tif 000002
【特許請求の範囲】
【請求項１】
ランダム化タイムインターリーブ様式で作動する複数のデジタル／アナログ変換器コア（ＤＡＣコア）を備え、前記ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを有する、ランダム化タイムインターリーブデジタル／アナログ変換器（ＤＡＣ）。
【請求項２】
それぞれのＤＡＣコアに対する選択信号を発生する選択信号発生器をさらに備え、選択信号は、所与の期間に変換を行うために前記ＤＡＣコアのうちの１つを擬似ランダム化された様式で選択する、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項３】
所与の選択信号が、前記選択されたＤＡＣコアを起動することよって変換を行うためにＤＡＣコアを選択して、前記所与の選択信号におけるパルスの持続時間にわたり変換を行う、請求項２に記載のランダム化タイムインターリーブＤＡＣ。
【請求項４】
前記選択信号発生器が、前記ＤＡＣコアのうちの利用可能なものから１つのＤＡＣコアをランダムな様式で選択して、次の期間のために次のデジタル入力ワードの変換を行うランダム化論理を備える、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項５】
前記選択信号発生器が、モードを示す信号を受信し、かつ、前記モードを示す信号に基づいて、前記ランダム化タイムインターリーブＤＡＣにおけるランダム化の量に影響を与えるために前記ＤＡＣが変換を再度実行できるようになるまで、各ＤＡＣコアがビジーである期間を制御する信号を発生する論理を備える、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項６】
異なる期間に変換を行うために、選択された異なるＤＡＣコアに一連のデジタル入力ワードを分配する入力データインターリーバをさらに備える、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項７】
前記入力データインターリーバが、前記所与の期間に変換を行うための前記ＤＡＣコアのうちの１つの選択を示すランダム選択信号によって制御されるマルチプレクサを備える、請求項６に記載のランダム化タイムインターリーブＤＡＣ。
【請求項８】
前記ＤＡＣコアの出力に基づいて、前記ランダム化インターリーブＤＡＣのアナログ出力を発生する出力回路をさらに備える、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項９】
前記出力回路が、前記ＤＡＣコアの出力を合計する合計ノードを備える、請求項７に記載のランダム化タイムインターリーブＤＡＣ。
【請求項１０】
前記出力回路が、前記ランダム化タイムインターリーブＤＡＣの出力に向けた有効なアナログ出力データを有する、ＤＡＣコアの出力を選択して指示する、請求項８に記載のランダム化タイムインターリーブＤＡＣ。
【請求項１１】
前記ＤＡＣコアが各々、それぞれのマルチビットデジタル入力ワードを受信し、かつ、前記受信したデジタル入力ワードに基づいてそれぞれのアナログ出力を発生する回路を備える、請求項１に記載のランダム化タイムインターリーブＤＡＣ。
【請求項１２】
タイムインターリーブデジタル／アナログ変換器コア（ＤＡＣコア）のインターリーブスパー（ｓｐｕｒ）を低減する方法であって、
それぞれのＤＡＣコアのために選択信号を発生することであって、前記選択信号は、ランダム化されたシーケンスに従ってタイムインターリーブ様式で前記ＤＡＣコアを作動させ、前記ＤＡＣコアのうち１つのサンプルレートよりも高い実効サンプルレートを達成する、発生することと、
前記ランダム化されたシーケンスに従って前記それぞれのＤＡＣコアにデジタル入力ワードを供給するように入力インターリーバを制御することと、
前記ＤＡＣコアの出力に基づいてアナログ出力を発生することと、を含む方法。
【請求項１３】
所与の選択信号が変換を行うためにＤＡＣコアを選択して、前記選択されたＤＡＣコアを起動することにより、前記所与の選択信号におけるパルスの持続時間にわたって変換を行う、請求項１２に記載の方法。
【請求項１４】
前記入力インターリーバを制御するランダム選択信号を発生することをさらに含む、請求項１２に記載の方法。
【請求項１５】
ランダム化モードを示す信号を受信することと、
前記示されたランダム化モードに基づいて、前記ランダム化されたシーケンスを決定するために使用されるランダム化の方法を調整することと、をさらに含む、請求項１２に記載の方法。
【請求項１６】
前記ランダム化モードが、所与の期間にランダム選択のために利用可能なＤＡＣコアの数を調整する、請求項１５に記載の方法。
【請求項１７】
前記ランダム化シーケンスが、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、前記ポインタはランダムに選択される異なる開始ＤＡＣコアに周期的に移動される、請求項１２に記載の方法。
【請求項１８】
ランダム化されたシーケンスが、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、前記ポインタは異なる開始ＤＡＣコアに確率的に移動される、請求項１２に記載の方法。
【請求項１９】
出力スパーを低減するための複数のデジタル／アナログ変換器コア（ＤＡＣコア）をインターリーブする装置であって、本装置は、
少なくとも部分的にランダム化されたシーケンスに従ってタイムインターリーブの様式で前記ＤＡＣコアを作動させる手段であって、各ＤＡＣコアは第１のサンプルレートで作動する、作動させる手段と、
前記シーケンスに基づきデジタル入力ワードで前記ＤＡＣコアを駆動する手段と、
前記ＤＡＣコアのアナログ出力を結合して前記デジタル入力ワードを代表する最終アナログ出力を発生する手段と、を備え、
前記デジタル入力ワードは、前記第１のサンプルレートよりも高いサンプルレートでＤＡＣのそれぞれのアナログ出力に変換されている、装置。
【請求項２０】
受信された指示されたランダム化モードに基づいて、前記シーケンスを決定するために使用されるランダム化の方法を調整するための手段をさらに備える、請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野、特に、タイムインターリーブデジタル／アナログ変換器（ＤＡＣコア）に関する。
【背景技術】
【０００２】
多くのエレクトロニクスの用途では、デジタル／アナログ変換器（ＤＡＣまたはＤＡＣコア）がデジタル入力信号をアナログ出力信号に変換する。高速（例えば、毎秒３０メガサンプル（ＭＳＰＳ）以上）のＤＡＣコアを広帯域無線周波数、中間周波数信号処理、および汎用ベースバンドクラスを含む製品に使用することができる。これらの製品は、有線および無線通信、計装、レーダー、電子戦などの用途に使用されている。一部の高速ＤＡＣコアの分解能は、８ビットから１６ビットの範囲で、毎秒３０ＭＳＰＳからマルチギガサンプルに及ぶことがある。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の一態様は、ランダム化タイムインターリーブ様式で作動する複数のデジタル／アナログ変換器コア（ＤＡＣコア）を備え、前記ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを有する、ランダム化タイムインターリーブデジタル／アナログ変換器（ＤＡＣ）である。
【０００４】
本開示および、その特徴および利点のより完全な理解を提供するために、同様の参照数字が同様のパーツを表す添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【０００５】
【図１】本開示のいくつかの実施形態に係る、Ｍ個のＤＡＣコアを有する例示的なランダム化タイムインターリーブＤＡＣを示す。
【図２】本開示のいくつかの実施形態に係る、Ｍ個のＤＡＣコアを有するランダム化タイムインターリーブＤＡＣのタイミングおよび選択を示す。
【図３】本開示のいくつかの実施形態に係る、ＤＡＣコアをランダムにインターリーブする方法を示す。
【図４】本開示のいくつかの実施形態に係る、本開示のいくつかの実施形態に係る、異なるモードでタイムインターリーブＤＡＣを作動させる方法を示す。
【図５】タイムインターリーブＤＡＣの出力スパー（ｓｐｕｒ）を低減する方法を示す。
【図６】本開示のいくつかの実施形態に係る、別の例示的なランダム化タイムインターリーブＤＡＣを示す。そして、
【図７】本開示のいくつかの実施形態に係る、さらに別の例示的なランダム化タイムインターリーブＤＡＣを示す。
【発明を実施するための形態】
【０００６】
概要
タイムインターリーブデジタル／アナログ変換器（ＤＡＣ）は、Ｍ個のＤＡＣコアを使用して、デジタル入力ワードを異なるＤＡＣコアに拡散しデジタル入力信号を変換して最終的なアナログ出力を生成する。Ｍ個のＤＡＣコアは、タイムインターリーブ方式で作動し、わずか１つのＤＡＣのサンプリングレートと比較して、サンプリングレートを数倍に増やすことができる。しかし、逐次タイムインターリーブＤＡＣコアは、しばしば出力において望ましくないスパーを呈する。これらのスパーをノイズフロアに拡散するために、タイムインターリーブＤＡＣコアを擬似ランダム様式で選択するか、ＤＡＣコアを選択する逐次的または周期的な様式を分割することができる一定の様式で選択することができる。
【０００７】
さらに、タイムインターリーブＤＡＣおよびランダム化タイムインターリーブＤＡＣは、異なる性能目標を達成するようにプログラムすることができる。場合によっては、ランダム化タイムインターリーブＤＡＣは、異なるランダム化されたスキームで作動することができる。異なるランダム化されたスキームを選択することで、１つの性能メトリックを別のものと交換することができる。場合によっては、ランダム化の方法が異なることがある。構成可能な１つのタイムインターリーブＤＡＣでは、アイドルＤＡＣをより多くのアイドルＤＡＣコアからランダムに選択してランダム化の量を増やすことができるように、ＤＡＣが変換を安定または完了するためにより少ない時間を割り当てることができる。ノイズフロア形状の「カラー」の量は、他の性能メトリックと交換することができる。
【０００８】
タイムインターリーブＤＡＣコアの理解
ＤＡＣコアは、元のデジタル入力信号の値を表すアナログ信号によって搬送される連続的な物理量にデジタル入力信号を変換する電子回路を備える。ＤＡＣまたはＤＡＣコアを定義する重要なパラメータは、その分解能、最大サンプルレート（つまり、一度にそれを変換でき、通常は高速ＤＡＣコアの毎秒のメガサンプル（ＭＳＰＳ）で測定され、時にはコンバータの速度と呼ばれるサンプル数）、精度、および信頼性である。場合によっては、ＤＡＣコアの消費電力が懸念されることもある。単一のＤＡＣコアが、用途によって必要とされる要求を満たすことがより困難になっている。単一のＤＡＣコアの速度限界を克服するために、複数の低速ＤＡＣコアを有するタイムインターリーブＤＡＣを実装することが可能である。低速ＤＡＣコアのタイムインターリーブにより、低速ＤＡＣコアは、アナログ入力ワードを次々に（すなわち、タイムインターリーブ方式で）変換するように並列に作動しながら、実効または総計されたサンプルレートを増加させることができる。一例では、タイムインターリーブＤＡＣは、Ｍ個のＤＡＣコアを有することができる。各ＤＡＣコアは、サンプルレートとしてＦｓ／Ｍで作動することができ、ここで、Ｆｓは、望ましい総計／実効サンプルレートである。これらのＤＡＣコアの各々は、逐次に、またはラウンドロビンないし回転方式で、例えば、ＤＡＣコア＃１、ＤＡＣコア＃２、〜ＤＡＣコア＃Ｍ、ＤＡＣコア＃１、ＤＡＣコア＃２、〜など、次々に選択される。このタイムインターリーブアーキテクチャの欠点は、ＤＡＣコア間の不一致のために出力に現れる（望ましくない）インターリーブスパーである。ＤＡＣコア間の回路およびこれらのＤＡＣコアが選択される周期性の違いによって、タイムインターリーブＤＡＣコアが一般に一致していると想定される時に、（インターリーブスパーを有する）非理想的な出力が発生する。スパーまたはトーンは、タイムインターリーブＤＡＣの性能に大いに影響する歪みである。
【０００９】
ランダム化タイムインターリーブＤＡＣコア
タイムインターリーブＤＡＣコアの出力スペクトルにおけるスパーの存在に対処するために、回路設計者は、ＤＡＣコア間の不一致を低減するべくＤＡＣコアの設計および較正を試みることができる。しかしながら、設計と較正では、ＤＡＣコア、特に１５ＧＳＰＳを超えるサンプルレートのＤＡＣコア間の非一致については限られた量を取り除けるだけである。この問題に対処するために、タイムインターリーブＤＡＣコアの選択をランダム化することができる。その結果、逐次タイムインターリーブＤＡＣのために存在する周期性を低減することができ、不一致（較正後の残留不一致さえも）によって引き起こされるインターリーブスパーをノイズフロアに拡散することができ、場合によってはインターリーブスパーのエネルギーは、関心のある帯域から押し出すことができる。高速のサンプルレートを達成できることに加えて、低速のＤＡＣコアを使用することにより、低速ＤＡＣコアの設計は容易になるため、ＤＡＣコア自体の、ある設計要件（速度、複雑さ、電力、直線性、タイミングなど）を緩和することができる。
【００１０】
図１は、Ｍ個のＤＡＣコア、ＤＡＣコア１０８１、ＤＡＣコア１０８２、〜ＤＡＣコア１０８Ｍを有する例示的なランダム化タイムインターリーブＤＡＣを示す。適切なクロッキングにより、Ｍ個のＤＡＣコアは、１つのＤＡＣコアよりもはるかに高い総計または実効サンプリングレートを提供できる。複数のデジタル／アナログ変換器コア（例えば、ＤＡＣコア１０８１〜Ｍ）は、ランダム化タイムインターリーブ様式で作動する。ランダム化タイムインターリーブＤＡＣは、ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを有する。各ＤＡＣコアは、それぞれのマルチビットデジタル入力ワード、例えば各入力ＩＮ＿１、ＩＮ＿２、〜ＩＮ＿Ｍに対するＮビットのデジタル入力ワードを受信するための回路を備える。各ＤＡＣコアの回路は、受信したデジタル入力ワードに基づいてそれぞれのアナログ出力ＯＵＴ＿１、ＯＵＴ＿２、〜ＯＵＴ＿Ｍを発生することができる。一例では、ＤＡＣコアのうちの１つのサンプルレートはＦｓ／Ｍであり、総計のランダム化タイムインターリーブＤＡＣはＦｓと同じくらい高速になり得る。各ＤＡＣコアは、Ｆよりも低いサンプルレートで個別に作動する。ＤＡＣコアの選択は、少なくとも部分的にランダム化されているため、インターリーブスパーを「平均化」することができ、その負の影響を低減することができる。
【００１１】
適切なクロッキングが、選択信号発生器１１２によって供給され、ランダム選択信号１３０を発生することができる。示されているように、ランダム選択信号１３０を入力データインターリーバ１０４に供給することができ、かつ、ランダム選択信号１３０を出力回路１１０に供給することができる。ランダム選択信号１３０は、ＤＡＣコア１０８１〜Ｍのうちのどの１つが所与の期間に選択されているかを示すことができる。いくつかの実施形態では、ランダム選択信号１３０は、異なるＤＡＣコアを選択するシーケンスを表すことができ、そのシーケンスは少なくともいくつかのランダム化を有する。選択信号発生器１１２は、それぞれのＤＡＣコア（例えば、ＤＡＣコア１０８１〜Ｍ）に対する選択信号１４０１，２〜Ｍを発生することができる。選択信号１４０１，２〜Ｍは、所与の期間またはサイクルで変換を行うために、ＤＡＣコアのうちの１つを擬似ランダム方式で選択することができる。異なる位相を有する選択信号１４０１、１４０２、〜１４０Ｍは、所与の周期またはサイクルの間にデジタル入力ワードを変換し、デジタル入力ワードをアナログ出力に変換するために、Ｍ個のＤＡＣコアのうちの１つを起動またはトリガーすることができる。Ｍは３以上であり得る。
【００１２】
入力データインターリーバ
変換される一連のデジタル入力ワードを有するデジタル入力信号（ＤＩＧＩＴＡＬ  ＩＮ  １０２）は、入力データインターリーバ１０４に供給され得る。入力データインターリーバ１０４は、選択された異なるＤＡＣコアに一連のデジタル入力ワードを分配して、異なる期間に変換を行うことができる。言い換えれば、選択された１つのＤＡＣコアは、その時に一連から１つのデジタル入力ワードを受け取る。
【００１３】
いくつかの実施形態では、入力データインターリーバ１０４は、ＤＡＣコアへのそれぞれのデータ線を有するデジタル論理を備え、ランダム選択信号１３０によって指定された適切なＤＡＣコアに、一連のデジタル入力ワードの中の所与のデジタル入力ワードを分配する。いくつかの実施形態では、入力データインターリーバ１０４は、各ＤＡＣコア用のメモリを含む。メモリは、デジタル入力ワードが一定期間（例えば、ＤＡＣコアによって必要とされる持続時間の間）、ＤＡＣコアへの入力において有効であるように、デジタル入力ワードをラッチして（ランダム選択信号に従って分配されている）ＤＡＣコアへの入力に保持することができる。いくつかの実施形態では、入力データインターリーバ１０４は、デジタル入力ワードをＤＡＣコアの入力に分配するためのスイッチネットワーク、例えばマルチプレクサを含み、スイッチネットワークは、所与の期間に変換を行うＤＡＣコアのうちの１つの選択を示すランダム選択信号１３０によって制御される。
【００１４】
出力回路
ＤＡＣコアは、対応するアナログ出力ＯＵＴ＿１、ＯＵＴ＿２、〜ＯＵＴ＿Ｍをそれぞれ生成することができ、これらは、次いで出力回路１１０によって結合される。出力回路１１０は、ＤＡＣコアの出力に基づいて、ランダム化インターリーブＤＡＣのアナログ出力を発生することができる。
【００１５】
いくつかの実施形態では、出力回路は、ＤＡＣコアのすべてのアナログ出力（例えば、ＯＵＴ＿１、ＯＵＴ＿２、〜ＯＵＴ＿Ｍ）の合計を行い、ＤＡＣコアの出力を合計するための合計ノードを含む。
【００１６】
いくつかの実施形態では、出力回路は、ランダム化タイムインターリーブＤＡＣの出力、すなわちＡＮＡＬＯＧ  ＯＵＴ  １２０に向う有効なアナログ出力データを有するＤＡＣコアの出力、例えば、ＤＡＣコアが電流指示ＤＡＣである場合には電流出力を選択して指示するスイッチを備える。スイッチは、適切なクロック信号によって制御することができる。クロッキング信号は、最終アナログ出力（ＡＮＡＬＯＧ  ＯＵＴ  １２０）を適切に発生するように、ランダム選択信号１３０および／または選択信号１４０１，２，〜Ｍに対応するタイミングを有することができる。クロッキング信号は、所望のアナログ出力データを有する（選択された）ＤＡＣコアの出力を最終出力（ＡＮＡＬＯＧ  ＯＵＴ  １２０）に結合または指示することができる１つ以上のトランジスタをスイッチオンすることができる。
【００１７】
ランダム化論理、すなわち、ランダム化スキームおよびプログラム可能性
前述したように、逐次インターリーブは、Ｍ個のＤＡＣコア間の何らかの不一致、およびエラー較正後の偶数エラーが、大きな集中エネルギー量を有する離散周波数ビンにおけるスパーとして、ＤＡＣコアの出力周波数スペクトル（例えば、高速フーリエ変換によって発生するスペクトル）に現れるという特性に悩まされる。これらのスパーは、多くの用途にとって望ましくない可能性があり、タイムインターリーブＤＡＣの動的性能に大きく影響する可能性がある。この問題に対処するために、タイムインターリーブＤＡＣは、不一致エラーが「平均化」されるように、疑似ランダム化方式で動作することができる。その結果、前述のスパーは「ノイズフロア拡散する」ことができる。ＤＡＣコアの選択のランダム化は様々な方法で実装でき、以下の節ではランダム化のいくつかの例を示す。図１を再び参照すると、選択信号発生器１１２は、１つ以上の所望のランダム化スキームを実装することができるランダム化論理１１４を備える。ランダム化論理は、入力インターリーバ１０４および／または出力回路１１０を制御するランダム選択信号１３０を発生することができる。
【００１８】
いくつかの例では、ＤＡＣコアの選択の擬似ランダム化を実装するために、アイドルまたは変換準備完了ＤＡＣコア（一般に、１つ以上の他のＤＡＣコアがデジタル入力ワードの変換を行ってビジー状態である）がランダム化論理１１４によってランダムに選択されたＤＡＣコアとして選択され、所与の期間にデジタル入力ワードをアナログ出力に変換する。選択信号発生器１１２は、次の期間のために次のデジタル入力ワードの変換を行うため、ＤＡＣコアの利用可能なものから１つのＤＡＣコアをランダムな様式で選択することができるランダム化論理１１４を備える。利用可能とは、本明細書で使用される場合、ＤＡＣコアが次の期間の変換を行う準備ができていることを意味する。例えば、４つのＤＡＣコアの場合、２つのＤＡＣコアが選択のために利用可能であり、２つの他のＤＡＣコアが変換を行っていてビジーである可能性がある。ランダム化論理１１４は、２つの利用可能なＤＡＣコアのうちの１つをランダムに選択して、次の期間のために次のデジタル入力ワードに変換することができる。
【００１９】
いくつかの例では、ランダム化論理１１４は、ＤＡＣコア間の不一致によって導入されるノイズを形作る様式でランダム化を実装する。例えば、ランダム化により、ある周波数または、ある周波数セットでＤＡＣコアの周期性または逐次選択を分解して、ノイズを帯域外に移動させることがある。別の言い方をすれば、ランダム化論理１１４は、ランダム化をＤＡＣコアの選択に導入することができ、その結果、ＤＡＣコアの選択は、ある周波数または、ある周波数セット（例えば、周波数の範囲、周波数の拡散、または、ある周波数の範囲からランダムに選択された周波数）での周期的な挙動をもはや有しないようになる。
【００２０】
いくつかの例では、ランダム化論理１１４は、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、ランダムに選択される異なる開始ＤＡＣコアにポインタを周期的に移動させることによって、ランダム化を実装することができる。例えば、シーケンスは、ＤＡＣコア１を開始ＤＡＣコアとして、ＤＡＣコア１、２、３、４、１、２、３、４〜と回転してもよい。ランダム化論理１１４は、ランダムに選択される別のＤＡＣコアに開始ＤＡＣコアを周期的に（例えば、所与の周波数で）変更することができる。例えば、シーケンスは、ＤＡＣコア３を開始ＤＡＣコアとして、３、４、１、２、３、４、１、２〜から回転することができる。
【００２１】
いくつかの例では、ランダム化論理１１４は、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、ポインタを異なる開始ＤＡＣコアに確率的またはランダムに移動させることによってランダム化を実装することができる（例えば、ポインタを異なる開始ＤＡＣにランダム方式で随時変更できる）。例えば、シーケンスは、ＤＡＣコア１が開始ＤＡＣコアとして、ＤＡＣコア１、２、３、４、１、２、３、４〜と回転してもよい。ランダム化論理１１４は、ランダムに（例えば、いくつかの所定の確率関数に基づいて）、開始ＤＡＣコアを前の開始ＤＡＣコアに対する隣接ＤＡＣコアとすることができる別のＤＡＣコアに変更してもよく、またはＤＡＣコアをランダムに選択してもよい。例えば、シーケンスはＤＡＣコア４を開始ＤＡＣコアとして、４、１、２、３、４、１、２、３〜から回転することができる。
【００２２】
いくつかの例では、ランダム化論理１１４は、ランダムに選択された、ある周波数で、周波数のセットで、１つ以上の周波数で、ＤＡＣコアの回転方向を確率的に変更することによってランダム化を実装することができる。例えば、シーケンスは、ＤＡＣコア１、２、３、４、１、２、３、４〜と回転してもよい。ランダム化論理１１４は、回転方向を変更することができ、シーケンスは３、２、１、４、３、２、１、４〜になる。
【００２３】
いくつかの例では、（例えば、ランダム化論理１１４によって受信されるＭＯＤＥ信号１５０によって示される）ランダム化モードは、所与の期間にランダム選択のために利用可能なＤＡＣコアの数を調整する。利用可能なＤＡＣコアの数が多く、または少なく変化する場合、ランダム化の量も変化する。その結果、インターリーブスパーのカラーリング（例えば、インターリーブスパーの拡散の程度の尺度）も変化し得る。利用可能なＤＡＣコアの数の調整は、変換に利用可能な１つ以上のＤＡＣコアを追加することによって行うことができる（例えば、ランダム化タイムインターリーブＤＡＣは、追加して運用することができる「スペアＤＡＣコア」を有してもよく、（それらは運用しない場合には切断または電源オフになり得る）。利用可能なＤＡＣコアの数を調整する別の方法は、ＤＡＣがランダム化タイムインターリーブＤＡＣのランダム化の量に影響を与えるために変換を再度行えるようになるまで、各ＤＡＣコアがビジーである期間を制御する信号を発生することである。ＤＡＣコアがビジーである期間が短縮されると、ランダム選択のために利用可能なＤＡＣコアの数を増やすことができる。いくつかの実装では、ランダム化の量を変えるために、ＤＡＣコアのサンプリングレートを調整して、ランダム選択のために利用可能な、より多くの／より少ないＤＡＣコアを利用できるようにすることが可能である。
【００２４】
いくつかの例では、ランダム化論理１１４は、本明細書に記載される１つ以上のスキームの組み合わせなどのランダム化スキームの組み合わせを実装する。例えば、回転のための開始ＤＡＣコアのポインタ、および回転方向は両方ともランダム化することができる。本開示によって他の組み合わせが想定される。
【００２５】
ランダム化論理１１４は、場合によっては、ランダム化モード（またはスキーム）を示す信号（ＭＯＤＥ信号１５０）を受信し、示されたランダム化モードに基づいて、ランダム化シーケンスを決定するために使用されるランダム化方法を調整することができる。言い換えれば、異なる種類のランダム化スキームまたはランダム化スキームの組み合わせを選択して実装することができる。それに応じて、適切なランダム選択信号および選択信号（複数）が発生される。ランダム化は、ＤＡＣの特定の用途に合わせて構成および選択できる。プログラム可能性により、ユーザは、１つ以上の性能メトリックを別の１つ以上の性能メトリックと交換することができる。１つの可能性は、出力スペクトルにおける「カラーリング」の量に影響するランダム化モードまたはスキームを変更する能力である。いくつかの実施形態では、ランダム化モードまたはスキームの変更は、出力スペクトルにおける「カラーリング」の量に影響を与えないが、別の１つ以上の性能メトリックのための１つ以上の性能メトリックをシステムに許可することができる。いくつかの実施形態では、出力スペクトルにおける「カラーリング」の量は、ランダム化タイムインターリーブＤＡＣのランダム化の量によって影響され得る。ランダム化の量は、タイムインターリーブＤＡＣコアがどのように選択されるかによって影響を受ける可能性がある。場合によっては、ランダム化の量は、擬似ランダム化スキームで選択のために利用できるＤＡＣコアの数によって影響を受ける可能性がある（ただし、データ変換に使用できるＤＡＣコアが増えれば消費電力が増加する可能性がある）。
【００２６】
一例では、ユーザは、いくつかの性能メトリック間で一定のトレードオフを実装することを決定することができる。別の例では、使用の直前に、チップメーカーは、シリコンを変更することなく、特定のターゲット用途の性能メトリックを調整／微調整することを決定することができる。場合によっては、ランダム化モードの変更は、１つ以上の作動条件に基づいてトリガーされる。温度が高く、高温を補償するために別の性能メトリックとトレードオフすることが望ましい場合、センサー１８０または他の回路からの（例えば、センサーオンチップおよびセンサーオフチップのうちの１つ以上を含む）制御信号は、ランダム化論理１１４に合図し、ランダム化モードを変更することができる。センサーないし他の回路は、温度センサー、ジャイロスコープ、光センサー、湿度センサー、圧力センサーなどのうちの１つ以上を含むことができる。
【００２７】
場合によっては、ランダム化モードは、ＤＩＧＩＴＡＬ  ＩＮ  １０２および／またはＡＮＡＬＯＧ  ＯＵＴ  １２０の１つ以上の特性に基づいて選択される。ＤＡＣコアの性能は、帯域幅、周波数、振幅、信号内のノイズ量などの特性に基づいて変化することがある。信号の特性が特定の性能メトリックに悪影響を及ぼす可能性がある場合、ランダム化モードを調整することによって、その性能メトリックの損失を補う（または別の性能メトリックを増加させることによって損失を埋め合わせる）ことが望ましい場合がある。ＤＩＧＩＴＡＬ  ＩＮ  １０２を発生するプロセッサは、その特性を決定するために信号に関する情報を直接有している。アナログ出力信号の特性を感知するために、アナログ出力信号ＡＮＡＬＯＧ  ＯＵＴ  １２０、またはＤＡＣコアからのアナログ出力信号のいずれかを直接感知する回路（例えば、感知ＡＤＣ）を含めることができる。制御信号（例えば、ＭＯＤＥ信号１５０）は、ＤＩＧＩＴＡＬ  ＩＮ  １０２および／またはＡＮＡＬＯＧ  ＯＵＴ  １２０の１つ以上の特性に基づいてランダム化モードを変更するようにランダム化論理１１４に合図することができる。制御信号は、信号、例えば、ＤＩＧＩＴＡＬ  ＩＮ  １０２および／またはＡＮＡＬＯＧ  ＯＵＴ  １２０の１つ以上の特性に基づいて、プロセッサまたは他の適切な回路によって発生することができる。
【００２８】
例示的なタイミング図
図２は、本開示のいくつかの実施形態に係る、Ｍ個のＤＡＣコアを有するランダム化タイムインターリーブＤＡＣのタイミングおよび選択を示す。この例では、４つのＤＡＣコアがあり、これらは、（図１に示された選択信号１４０１，２，〜Ｍに対応する）ＳＥＬ１０４１、ＳＥＬ１４０２、ＳＥＬ１４０３、ＳＥＬ１４０４として示される選択信号によって制御される。ランダム化タイムインターリーブＤＡＣの実効サンプルレートで動作するクロック信号３００も示されている。ＤＡＣコアのうちのいずれの１つが所定の期間に選択されるかを示すランダム選択信号１３０も示されている。
【００２９】
選択信号のエッジによってトリガーされるタイムインターリーブアナログ／デジタル変換器（ＡＤＣ）とは対照的に、タイムインターリーブＤＡＣコアはパルス（すなわち、選択信号内のパルス）を使用してトリガーされる。パルスのタイミングは、インターリーブＤＡＣコアの性能に直接影響を与える可能性がある（パルスのタイミングは、インターリーブＡＤＣにとっては重要でない）。所与の選択信号は、変換を行うためにＤＡＣコアを選択して、選択されたＤＡＣコアを起動することにより、所与の選択信号におけるパルスの持続時間にわたって変換を行う。それ以外の場合、選択信号は論理「ロー」であるか、またはＤＡＣコアを起動しない状態を有する。
【００３０】
この例では、ＤＡＣコアは２クロックサイクルの間作動し、選択されたＤＡＣコアを起動するパルスは２クロックサイクルの持続時間を有する。例示的なランダム選択信号はＤＡＣコアを選択し、図示のような適切な選択信号が発生される。期間１の間に、ＤＡＣコア１０８２が選択され、選択信号１４０２は２クロック期間にわたって「ハイ」パルスを有する。期間２の間に、ＤＡＣコア１０８１が選択され、選択信号１４０１は２クロック期間にわたって「ハイ」パルスを有する。
【００３１】
図から分かるように、全体のランダム化タイムインターリーブＤＡＣは、サンプルを処理するのに２つのクロックサイクルの持続時間を必要とする単一のＤＡＣコアのサンプルレート（すなわち、２クロックサイクルで１サンプル）よりも高い実効サンプルレート（すなわち、各クロックサイクルで１サンプル）でサンプルを処理することができる。
【００３２】
インターリーブＤＡＣコアをランダムに作動させてインターリーブスパーを低減する例示的な方法
【００３３】
図３は、本開示のいくつかの実施形態に係る、ＤＡＣコア（例えば、図１のＤＡＣコア１０８１、ＤＡＣコア１０８２、〜ＤＡＣコア１０８Ｍ）をランダムにインターリーブする方法を示す。この方法は、タイムインターリーブＤＡＣコアのインターリーブスパーを低減することができる。３０２において、ランダム選択信号（例えば、図１のランダム選択信号１３０）および／または選択信号（例えば、図１の選択信号１４０１，２，〜Ｍ）が、それぞれのＤＡＣコアのために（例えば、図１の選択信号発生器１１２によって）発生される。ランダム選択信号および／または選択信号は、ランダム化されたシーケンスに従って、タイムインターリーブ方法でＤＡＣコアを作動させて、ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを達成することができる。ランダム化されたシーケンスは、本明細書に記載される例示的な例に従って実装され得る。３０４において、入力インターリーバ（例えば、入力データインターリーバ１０４）は、ランダム化されたシーケンスに従って制御され、デジタル入力ワードをランダム化されたシーケンスに従ってそれぞれのＤＡＣコアに供給することができる。言い換えれば、デジタル入力ワードは、ランダム化されたシーケンスに従ってＤＡＣコアに分配される。３０６において、アナログ出力（図１のＡＮＡＬＯＧ  ＯＵＴ  １２０）がＤＡＣコアの出力（例えばＯＵＴ＿１、ＯＵＴ＿２、〜ＯＵＴ＿Ｍ）に基づいて発生される。場合によっては、アナログ出力は、ＤＡＣコアの出力を結合することによって発生される。
【００３４】
図４は、本開示のいくつかの実施形態に係る、本開示のいくつかの実施形態に係る、異なるモードでタイムインターリーブＤＡＣを作動させる方法を示す。４０２において、選択信号発生器（例えば、図１の選択信号発生器１１２）は、モード、例えば特定のランダム化スキームを示す信号（例えば、図１のＭＯＤＥ信号１５０）を受信することができる。４０４において、選択信号発生器は、信号によって示されるモードに基づいて選択信号（例えば、図１の選択信号１４０１，２，〜Ｍ）を発生することができる。
【００３５】
図５は、タイムインターリーブＤＡＣの出力スパーを低減する方法を示す。５０２において、ＤＡＣコア（例えば、図１のＤＡＣコア１０８１、ＤＡＣコア１０８２、〜ＤＡＣコア１０８Ｍ）は、少なくとも部分的にランダム化されたシーケンスに従ってタイムインターリーブ方法で作動する。各ＤＡＣコアは第１のサンプルレートで作動する。５０４において、ＤＡＣコアは、シーケンスに従ってデジタル入力ワードで駆動される（デジタル入力ワードは、シーケンスに従ってＤＡＣコアに分配される）。５０６において、ＤＡＣコアのアナログ出力（例えば、図１のＯＵＴ＿１、ＯＵＴ＿２、〜ＯＵＴ＿Ｍ）が結合されて、デジタル入力ワードを代表する最終アナログ出力（例えば、図１のＡＮＡＬＯＧ  ＯＵＴ  １２０）を発生する。デジタル入力ワードは、第１のサンプルレートよりも高いサンプルレートでＤＡＣのそれぞれのアナログ出力に変換されている。言い換えれば、デジタル入力ワードは、第１のサンプルレートよりも高いレートでＤＡＣコアに分配される。
【００３６】
タイムインターリーブＤＡＣコアに対する他のランダム化スキーム
タイムインターリーブＤＡＣコアを作動させるシーケンスは、様々な方法でランダム化することができる。次の例は、さらなる例を示す。
【００３７】
図６は、本開示のいくつかの実施形態に係る、別の例示的なランダム化タイムインターリーブＤＡＣを示す。ランダム化タイムインターリーブＤＡＣは、入力データインターリーバ６０２、ＤＡＣコアのＴ個のグループ６０４１、６０４２、〜６０４Ｔ、および出力回路６０６（本明細書で説明する方法で実装することができる）を含む。説明を簡単にするために、選択信号発生器およびランダム化論理は図から省略されているが、ランダム化タイムインターリーブＤＡＣはランダム化タイムインターリーブを実装するためのこのようなパーツを含むことは当業者には理解される。
【００３８】
Ｔは３以上とすることができ、ＤＡＣコアの各グループは２つ以上のＤＡＣコアを含むことができる。ＤＡＣコアの各グループ内のＤＡＣコアの数は、必ずしも互いに同じである必要はない。入力データインターリーバ６０２は、ＤＡＣコアの選択をランダム化するのではなく、ＤＡＣコアのグループの選択をランダム化することができる。言い換えれば、入力データインターリーバ６０２は、ＤＡＣコアのどのグループがデジタルワードの次のセットに使用されるかをランダム化することができる（デジタルワードの数はグループ内のＤＡＣコアの数に等しくすることができる）。ＤＡＣコアのグループが使用／選択されるシーケンスはランダム化することができる。ＤＡＣコアの選択されたグループのＤＡＣコアは、ＤＡＣコアのグループに供給される一連のデジタルワードを変換するための逐次的なスキームに従うことができる。
【００３９】
図７は、本開示のいくつかの実施形態に係る、さらに別の例示的なランダム化タイムインターリーブＤＡＣを示す。ランダム化タイムインターリーブＤＡＣは、ＤＡＣコアのＳ個のグループ７０４１、７０４２、〜７０４Ｓ、および出力回路７０６（本明細書に記載される方法で実装することができる）を含む。説明を簡単にするために、選択信号発生器およびランダム化論理は図から省略されているが、ランダム化タイムインターリーブＤＡＣはランダム化タイムインターリーブを実装するためのこのようなパーツを含むことは当業者には理解される。
【００４０】
Ｓは２以上とすることができ、ＤＡＣコアの各グループは３つ以上のＤＡＣコアを含むことができる。ＤＡＣコアの各グループ内のＤＡＣコアの数は、必ずしも互いに同じである必要はない。この例では、デジタルワードのセットが、ＤＡＣコアのＳ個のグループ７０４１、７０４２、〜７０４Ｓに逐次に供給される（ＤＡＣコアのグループに供給されるデジタルワードのセット内のデジタルワードの数は、ＤＡＣコアのグループ内のＤＡＣコアの数に等しくすることができる）。ＤＡＣコアの各グループは、対応する入力データインターリーバ、例えば、入力データインターリーバ７０２１、７０２２、〜７０２Ｓを有する。所与のＤＡＣコアのグループの入力データインターリーバは、受信されたデジタルワードセットをグループ内のＤＡＣコアにランダム方式で分配することができる。ＤＡＣコアのグループ内に実装されるランダム化スキームは、複数のＤＡＣコアから、あるＤＡＣコアをランダムに選択するための本明細書で言及されるスキームのうちのいずれか１つを含むことができる。ＤＡＣコアのグループ、例えばＤＡＣコア７０４１、７０４２、〜７０４Ｓの内のＤＡＣコアは、少なくとも部分的にランダム化されたシーケンスで作動することができる。いくつかの実施形態では、ランダム化モードは、ＤＡＣコアのグループ７０４１、７０４２、〜７０４Ｓのうちのサブセットのみを選択して、ランダム化タイムインターリーブスキームを実装することができる。いくつかの実施形態では、ランダム化モードは、ＤＡＣコアのグループ７０４１、７０４２、〜７０４Ｓのうちのいずれか１つを所与の期間にランダム化して、ランダム化タイムインターリーブスキームを実装することができる。例えば、グループ内のＤＡＣコアは一定期間逐次に作動できるが、ランダム化された時間帯では、特定の／ランダムに選択されたグループのＤＡＣコアはランダム化タイムインターリーブ方式で作動することができる。いくつかの実施形態では、ランダム化モードは、ＤＡＣコアの特定のグループ内またはＤＡＣコアのすべてのグループに対して、ある期間のみ（周期的に、選択された周波数で、またはランダム化された時点で）ランダム化タイムインターリーブスキームを実装することができる。
【００４１】
図６〜７に示した例を再び参照すると、ＤＡＣコアのグループは、所望の作動モードに応じて、無効化または有効化され得る。いくつかの実施形態では、ランダム化モードは、１つ以上のグループ（ＤＡＣコアのグループ７０４１、７０４２、〜７０４ＳおよびＤＡＣコアのグループ６０４１、６０４２、〜６０４Ｔのうちのいずれか１つ以上）がデータ変換に使用されないようにすることができる。逆に、ランダム化モードは、データ変換のためにグループのサブセットのみを有効化することができる。
【００４２】
例
例１は、ランダム化タイムインターリーブ様式で作動する複数のデジタル／アナログ変換器コア（ＤＡＣコア）を備え、ランダム化タイムインターリーブＤＡＣは、ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを有する、ランダム化タイムインターリーブデジタル／アナログ変換器（ＤＡＣ）である。
【００４３】
例２において、例１は、それぞれのＤＡＣコアに対する選択信号を発生する選択信号発生器をさらに含むことができ、選択信号は、所与の期間に変換を行うためにＤＡＣコアの１つを擬似ランダム化された様式で選択する。
【００４４】
例３において、例１〜２のいずれか１つは、選択されたＤＡＣコアを起動することよって変換を行うためにＤＡＣコアを選択する所与の選択信号をさらに含み、所与の選択信号におけるパルスの持続時間にわたり変換を行うことができる。
【００４５】
例４において、例１〜３のいずれか１つは、ＤＡＣコアのうちの利用可能なものから１つのＤＡＣコアをランダムに選択して、次の期間のために次のデジタル入力ワードの変換を行うランダム化論理を備える、選択信号発生器をさらに含む。
【００４６】
例５において、例１〜４のいずれか１つは、モードを示す信号を受信し、かつ、ランダム化タイムインターリーブＤＡＣにおけるランダム化の量に影響を与えるためにＤＡＣが再度変換を実行できるようになるまで、モードを示す信号に基づいて、各ＤＡＣコアがビジーである期間を制御する信号を発生する、論理を備えた選択信号発生器をさらに含むことができる。
【００４７】
例６において、例１〜５のいずれか１つは、選択された異なるＤＡＣコアに一連のデジタル入力ワードを分配して、異なる期間に変換を行う入力データインターリーバをさらに含むことができる。
【００４８】
例７において、例６は、所与の期間に変換を行うためにＤＡＣコアの１つの選択を示す、ランダム選択信号によって制御されるマルチプレクサを備える入力データインターリーバを含むことができる。
【００４９】
例８において、例１〜７のいずれか１つは、ＤＡＣコアの出力に基づいて、ランダム化インターリーブＤＡＣのアナログ出力を発生する出力回路をさらに含むことができる。
【００５０】
例９において、例８は、ＤＡＣコアの出力を合計する合計ノードを備える、出力回路をさらに含むことができる。
【００５１】
例１０において、例８は、ランダム化タイムインターリーブＤＡＣの出力に向けた有効なアナログ出力データを有する、ＤＡＣコアの出力を選択して指示する出力回路をさらに含むことができる。
【００５２】
例１１において、例１〜１９のいずれか１つは、それぞれのマルチビットデジタル入力ワードを受信し、かつ、受信したデジタル入力ワードに基づいてそれぞれのアナログ出力を発生する回路を備える、ＤＡＣコア各々を含むことができる。各ＤＡＣコアは、複数のＤＡＣセルを有することができ、各セルはデジタル入力ワードのビットをＤＡＣコアの最終アナログ出力の一部に変換する。
【００５３】
例１２は、タイムインターリーブデジタル／アナログ変換器コア（ＤＡＣコア）のインターリーブスパーを低減する方法であって、それぞれのＤＡＣコアのために選択信号を発生し、選択信号は、ランダム化されたシーケンスに従ってタイムインターリーブ方法でＤＡＣコアを作動させ、ＤＡＣコアのうちの１つのサンプルレートよりも高い実効サンプルレートを達成することと、ランダム化されたシーケンスに従ってそれぞれのＤＡＣコアにデジタル入力ワードを供給するように入力インターリーバを制御することと、ＤＡＣコアの出力に基づいてアナログ出力を発生することと、を含む。
【００５４】
例１３において、例１２は、変換を行うためにＤＡＣコアを選択する所与の選択信号をさらに含み、選択されたＤＡＣコアを起動することにより、所与の選択信号におけるパルスの持続時間にわたって変換を行うことができる。
【００５５】
例１４において、例１２〜１３のいずれか１つは、入力インターリーバを制御するランダム選択信号を発生することをさらに含むことができる。
【００５６】
例１５において、例１２〜１４のいずれか１つは、ランダム化モードを示す信号を受信し、示されたランダム化モードに基づいて、ランダム化シーケンスを決定するために使用されるランダム化方法を調整することをさらに含むことができる。
【００５７】
例１６において、例１５は、所与の期間にランダム選択のために利用可能なＤＡＣコアの数を調整するランダム化モードをさらに含むことができる。
【００５８】
例１７において、例１２〜１６のいずれか１つは、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、ポインタはランダムに選択される異なる開始ＤＡＣコアに周期的に移動される、ランダム化シーケンスをさらに含むことができる。
【００５９】
例１８において、例１２〜１７のいずれか１つは、開始ＤＡＣコアを識別するポインタに基づいてラウンドロビン方式でＤＡＣコアを起動し、ポインタは異なる開始ＤＡＣコアに確率的に移動される、ランダム化されたシーケンスをさらに含むことができる。
【００６０】
例１９は、出力スパーを低減するための複数のデジタル／アナログ変換器コア（ＤＡＣコア）をインターリーブする装置であって、本装置は、少なくとも部分的にランダム化されたシーケンスに従ってタイムインターリーブ方法でＤＡＣコアを作動させ、各ＤＡＣコアは第１のサンプルレートで作動する、手段と、シーケンスに基づきデジタル入力ワードでＤＡＣコアを駆動する手段と、ＤＡＣコアのアナログ出力を結合してデジタル入力ワードを代表する最終アナログ出力を発生する手段と、を備え、デジタル入力ワードは、第１のサンプルレートよりも高いサンプルレートでＤＡＣのそれぞれのアナログ出力に変換されている。
【００６１】
例２０において、例１９は、受信された指示ランダム化モードに基づいて、シーケンスを決定するために使用されるランダム化方法を調整するための手段をさらに含むことができる。
【００６２】
例２１において、例１９〜２０のいずれか１つは、例１２〜１８の方法またはパーツのいずれか１つを実装するための手段をさらに含むことができる。
【００６３】
変形と実装
本開示は、本明細書に記載された、図３〜図５に示される方法を含む様々な方法を行うことができる装置を包含する。そのような装置は、図１および６〜７に示す回路、および本明細書に記載の機能を実装する回路を含むことができる。場合によっては、本明細書に記載の機能を果たすために、装置の１つ以上のパーツを特別に構成されたプロセッサによって提供することができる。ランダム化論理１１４に関連する機能は、プロセッサ内で実装することができる。例えば、プロセッサは、本明細書に記載の機能を果たすように構成された、１つ以上の特定用途向けコンポーネントを含むことができ、またはプログラマブル論理ゲートを含むことができる。この回路は、アナログ領域、デジタル領域、または混合信号領域で作動することができる。いくつかの例では、プロセッサは、非一時的コンピュータ媒体に格納された１つ以上の命令を実行ことによって、本明細書に記載の機能を果たすように構成されてもよい。
【００６４】
図面を参照しての上述の活動は、タイムインターリーブＤＡＣコアを含む集積回路に適用可能であることに留意されたい。ある状況では、高速ＤＡＣ、すなわちタイムインターリーブＤＡＣに関する本明細書に記載の特徴は、医療システム、科学機器、無線および有線通信システム（特に、高いサンプリングレートを必要とするシステム）、レーダー、産業プロセス制御、オーディオ／ビデオ機器、計測器、およびＤＡＣを使用するその他のシステムに適用可能であり得る。タイムインターリーブＤＡＣが提示する性能レベルは、高速通信、医用イメージング、合成開口レーダー、デジタルビーム形成通信システム、広帯域通信システム、高性能イメージング、および高度なテスト／測定システム（オシロスコープ）など、要求の厳しい市場における製品およびシステムにとって特に有益であり得る。
【００６５】
上記実施形態の議論において、特定の回路のニーズに適応するために、パーツおよびコンポーネントを容易に置き換え、置換または改変することができる。さらに、相補的な電子デバイス、ハードウェア、ソフトウェアなどを使用すると、本開示の教示を実装するために同様に実行可能な選択肢を提供することに留意されたい。
【００６６】
１つの例示的な実施形態では、図の任意の数のコンポーネントを、関連する電子デバイスの基板上に実装することができる。基板は、電子デバイスの内部電子システムの様々なコンポーネントを保持することができ、さらに、他の周辺装置のためのコネクタを提供することができる一般的な回路基板とすることができる。より具体的には、基板は、システムの他のコンポーネントが電気的に通信することができる電気的接続を提供することができる。特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、（デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）任意の適切なプロセッサ、コンピュータ可読非一時的メモリ要素などを基板に適切に結合することができる。外部記憶装置、追加のセンサー、オーディオ／ビデオディスプレイ用のコントローラ、および周辺装置などの他のコンポーネントは、ケーブルを介してプラグインカードとしてボードに取り付けられてもよいし、ボード自体に組み込まれてもよい。様々な実施形態において、本明細書に記載された機能は、これらの機能をサポートする構造内に配置された１つ以上の構成可能な（例えば、プログラム可能な）要素内で動作するソフトウェアまたはファームウェアとしてエミュレーション形態で実装され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがそれらの機能を果たすことを可能にする命令を含む非一時的なコンピュータ可読記憶媒体上に提供されてもよい。
【００６７】
別の例示的な実施形態では、図のコンポーネントは、スタンドアロンモジュール（例えば、特定のアプリケーションまたは機能を行うように構成された関連コンポーネントおよび回路を有するデバイス）として実装され、または電子デバイスのプラグインモジュールとして電子デバイスの特定用途向けハードウェアに実装されてもよい。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージに部分的または全体的に容易に含めることができることに留意されたい。ＳＯＣは、コンピュータまたは他の電子システムのコンポーネントを単一のチップに統合するＩＣを表す。それは、デジタル、アナログ、混合信号、およびしばしば無線周波数機能を含むことができ、これらはすべて単一のチップ基板上に供給され得る。他の実施形態は、単一の電子パッケージ内に配置され、電子パッケージを介して相互に密接に相互作用するように構成された複数の別個のＩＣを有するマルチチップモジュール（ＭＣＭ）を含むことができる。様々な他の実施形態では、エラー較正機能は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ内の１つ以上のシリコンコアに実装することができる。
【００６８】
本明細書で概説した仕様、寸法、および関係のすべて（例えば、プロセッサ、論理演算の数など）は、例示および教示のためだけに提供されたものであることに留意することも不可欠である。そのような情報は、本開示の精神または添付の特許請求の範囲から逸脱することなく、かなり変わり得る。仕様は、１つの非限定的な例にのみ適用され、したがって、それらはそのように解釈されるべきである。先の記載では、特定のプロセッサおよび／または構成要素の構成を参照して例示的な実施形態を記載してきた。添付の特許請求の範囲から逸脱することなく、そのような実施形態に様々な修正および変更を加えることができる。したがって、記載および図面は、限定的ではなく例示的なものとみなされるべきである。
【００６９】
本明細書で提供される多くの例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気的コンポーネントまたはパーツに関して記載され得ることに留意されたい。しかしながら、これは、明瞭化および単なる例示のためになされたものである。システムは、任意の適切な方法で統合することができることを理解すべきである。類似の設計選択肢に沿って、図の図示されたコンポーネント、モジュール、ブロック、および要素のいずれも、様々な可能な構成で組み合わせることができ、そのすべてが明らかに本明細書の広い範囲内にある。ある場合には、限られた数の電気的要素を参照するだけで、所与のフローセットの１つ以上の機能性を説明する方が簡単である。図面およびその教示の電気回路は、容易に拡張可能であり、多数の構成要素ならびに、より複雑で洗練された配置および構成に適応させることができることを理解されたい。したがって、提供された例は、電気回路の広範な教示が、無数の他のアーキテクチャに潜在的に適用されるものとして、その範囲を限定または抑えるものであってはならない。
【００７０】
なお、本明細書において、「一実施形態」、「例示的な実施形態」、「実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、コンポーネント、ステップ、操作、特性など）への言及は、いずれかのそのような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態に組み合わされてもよいし、必ずしも組み合わされなくてもよいことを意味することを意図していることに留意されたい。タイムインターリーブＤＡＣを構成する機能は、図に示されたシステムによって、またはその中で実行される可能性のある機能のいくつかのみを示していることに留意することも重要である。これらの操作の一部は、必要に応じて削除または移転することができ、またはこれらの操作は、本開示の範囲から逸脱することなく、かなり改変または変更することができる。さらに、これらの操作のタイミングはかなり改められる可能性がある。前述の動作フローは、例と議論の目的で提供されている。本開示の教示から逸脱することなく、任意の適切な配置、年表、構成、およびタイミング機構が提供され得るという点で、本明細書に記載される実施形態によって実質的な柔軟性が提供される。多数の他の変更、置換、変形、手直し、および改変が当業者に確認され得て、本開示は、添付の特許請求の範囲内に入るそのようなすべての変更、置換、変形、変更、および改変を包含することが意図されている。上述の装置のすべてのオプションの特徴は、本明細書に記載の方法またはプロセスに関して実装することもでき、例の詳細は、１つ以上の実施形態のいずれかにおいても使用することができることに留意されたい。
【符号の説明】
【００７１】
１０２  デジタル入力信号
１０４  入力データインターリーバ
１０８１〜１０８Ｍ  ＤＡＣコア
１１０  出力回路
１１２  選択信号発生器
１１４  ランダム化論理
１２０  アナログ出力信号
１３０  ランダム選択信号
１４０１〜１４０Ｍ  選択信号
１５０  ＭＯＤＥ信号
１８０  センサー
【図１】
2018182744.tif 000003
【図２】
2018182744.tif 000004
【図３】
2018182744.tif 000005
【図４】
2018182744.tif 000006
【図５】
2018182744.tif 000007
【図６】
2018182744.tif 000008
【図７】
2018182744.tif 000009
【外国語明細書】
2018182744000001.pdf