(57)【要約】      （修正有）【課題】簡素な回路構成で、かつ、従来回路と同等以上の動作特性の回路を提供する。【解決手段】電流検出用抵抗器２０に生ずる電位差によって第２のダイオード１６が導通状態となる一方、第１のダイオード１５が非導通となり、第１のカレントミラー回路４１の出力段からの第１のダイオード１５への電流の流入が阻止される状態となる場合に、第１のカレントミラー回路４１の出力段の電流を、分流用Ｐ型ＭＯＳトランジスタ７、及び、第２のカレントミラー回路４２を介してグランドへバイパスせしめ、第２のＮ型ＭＯＳトランジスタ２のソース電流が電圧生成用抵抗器２３に流入することにより生ずるゲインエラーを相殺可能に構成されたものとなっている。【選択図】図１
2018182357.tif 000002
【特許請求の範囲】
【請求項１】
同相入力電圧の非反転入力端子となる第１の入力端子と、反転入力端子となる第２の入力端子と、前記第１の入力端子に一端を接続し、他端を前記第２の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第１の演算増幅器が設けられ、その出力端子には、第１及び第２のＮ型ＭＯＳトランジスタの各々のゲートが接続され、当該第１及び第２のＮ型ＭＯＳトランジスタのソースは、共にボルテージフォロアを構成する第２の演算増幅器の非反転入力端子に接続されると共に、電圧生成用抵抗器を介してグランドに接続される一方、
前記第２のＮ型ＭＯＳトランジスタのドレインは、第１のカレントミラー回路の入力段に、前記第１のＮ型ＭＯＳトランジスタのドレインは、第２のカレントミラー回路の出力段に、それぞれ接続され、
前記第１のカレントミラー回路の出力段は、第１のダイオード及び第２の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用Ｐ型ＭＯＳトランジスタを介して前記第２のカレントミラー回路の入力段に接続され、
前記第１のＮ型ＭＯＳトランジスタのドレインと前記第２のカレントミラー回路の出力段は、第２のダイオード及び第１の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記電流検出用抵抗器に生ずる電位差によって前記第２のダイオードが導通状態となる一方、前記第１のダイオードが非導通となり、前記第１のカレントミラー回路の出力段からの前記第１のダイオードへの電流の流入が阻止される状態となる場合に、前記第１のカレントミラー回路の出力段の電流を、前記分流用Ｐ型ＭＯＳトランジスタ、及び、前記第２のカレントミラー回路を介してグランドへバイパスせしめ、前記第２のＮ型ＭＯＳトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなることを特徴とする電流検出アンプ。
【請求項２】
同相入力電圧の非反転入力端子となる第１の入力端子と、反転入力端子となる第２の入力端子と、前記第１の入力端子に一端を接続し、他端を前記第２の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第１の演算増幅器が設けられ、その出力端子には、第１及び第２のＮ型ＭＯＳトランジスタの各々のゲートが接続され、当該第１及び第２のＮ型ＭＯＳトランジスタのソースは、共に電圧生成用抵抗器を介してグランドに接続される一方、
前記第２のＮ型ＭＯＳトランジスタのドレインは、第１のカレントミラー回路の入力段に接続され、
前記第１のカレントミラー回路の出力段は、第１のダイオード及び第２の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用Ｐ型ＭＯＳトランジスタを介して第２の演算増幅器の反転入力端子に接続され、
前記第２の演算増幅器は、出力端子と反転入力端子との間に、第１の非反転増幅用抵抗器が、反転入力端子とグランドとの間に、第２の非反転増幅用抵抗器が、それぞれ接続され、
前記第１のＮ型ＭＯＳトランジスタのドレインは、第２のダイオード及び第１の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記電流検出用抵抗器に生ずる電位差によって前記第２のダイオードが導通状態となる一方、前記第１のダイオードが非導通となり、前記第１のカレントミラー回路の出力段からの前記第１のダイオードへの電流の流入が阻止される状態となる場合に、前記第１のカレントミラー回路の出力段の電流を、前記分流用Ｐ型ＭＯＳトランジスタ、及び、前記第２の非反転増幅用抵抗器を介してグランドへバイパスせしめ、前記第２のＮ型ＭＯＳトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなることを特徴とする電流検出アンプ。
【請求項３】
前記第１のカレントミラー回路は、演算増幅器とＰ型ＭＯＳトランジスタを有し、前記演算増幅器の非反転入力端子は、等価回路用第１の抵抗器を介して電源電圧が印加されると共に、入力段を形成する一方、
前記演算増幅器の反転入力端子は、等価回路用第２の抵抗器を介して、前記電源電圧が印加されると共に、前記Ｐ型ＭＯＳトランジスタのソースに接続され、
前記Ｐ型ＭＯＳトランジスタのゲートは、前記演算増幅器の出力端子に接続される一方、前記Ｐ型ＭＯＳトランジスタのドレインは、出力段を形成するよう構成されてなることを特徴とする請求項１、又は、請求項２記載の電流検出アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出用抵抗器に流れる電流を検出、増幅する電流検出アンプに係り、特に、構成の簡素化等を図ったものに関する。
【背景技術】
【０００２】
電子回路において、電流検出が必要とされる場合、例えば、電流検出用抵抗器を電流経路に設け、その抵抗器において発生する電位差を、電流検出アンプによって検出、増幅し電圧出力として得る方策があることは良く知られている通りである。
【０００３】
このような回路においては、電流検出用抵抗器の両端に接続された電流検出アンプの入力端子における同相入力電圧が、グランド電位以下から電流検出アンプに供給される電源電圧以上まで変動しても、予め設定された所望の増幅度で増幅動作がなされる必要がある。
【０００４】
従来、上述のような電圧変動の如何に関わらず安定した増幅動作を確保、実現する手段としては、例えば、特許文献１等に開示されたような技術がある。
図４には、特許文献１に開示された回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
【０００５】
この従来回路は、第１及び第２のオペアンプ５１Ａ，５１Ｂと、バッファアンプ５２と、オフセット調整用増幅器５３と、を主たる構成要素として構成されたものとなっている。
しかして、この従来回路は、まず、同相入力電圧Ｖin＋が、回路の電源電圧であるＶ＋よりも高い場合、第１のオペアンプ５１Ａが、電流制限素子であるトランジスタＱ１のベース電圧を制御して、そのコレクタ電流を制御し、入力端子６５に接続された入力抵抗器６１に流れる電流を制御する。
【０００６】
その結果、この電流検出アンプの出力電圧であるＶoutは、下記する式１により求められるように電流検出用抵抗器６３に流れる電流に比例した電圧値となる。
【０００７】
Ｖout＝(ＲL／Ｒin)×Ｒs×Ｉs・・・式１
【０００８】
なお、ここで、ＲLは、バッファアンプ５２の入力段とグランドとの間に設けられた抵抗器６４の抵抗値、Ｒinは、入力抵抗器６１の抵抗値、Ｒsは電流検出用抵抗器６３の抵抗値、Ｉsは、負荷（ＬＯＡＤ）６０に流れる電流値である。
【０００９】
また、同相入力電圧Ｖin＋が、グランド電位よりも低い場合、第２のオペアンプ５１Ｂが、第２及び第３のトランジスタＱ２，Ｑ３のベース電圧を制御することで、第２のトランジスタＱ２により入力抵抗器６２に電流が流され、第３のトランジスタＱ３により抵抗器６４に電流が流される。
【００１０】
第２及び第３のトランジスタＱ２，Ｑ３は、カレントミラー回路を構成しており、そのため、それぞれのコレクタ電流は相等しく、入力抵抗器６１，６２の抵抗値が等しい場合、出力電圧Ｖoutは、先の式１に求められる電圧値と同じとなる。
【００１１】
このように、第１のオペアンプ５１Ａと第２のオペアンプ５１Ｂの制御動作は、同相入力電圧Ｖin＋の電圧レベルに従って切り替わるが、停止状態にあった第１のオペアンプ５１Ａが動作を開始するまでには遅れが生じ、制御動作の切換時に出力電圧の一時的な低下が発生する。
【００１２】
図４に示された従来回路においては、上述の回路動作の遅延による出力電圧の一時的な低下を緩和するため、オフセット調整用増幅器５３が設けられている。
すなわち、オフセット調整用増幅器５３は、第１及び第２のオペアンプ５１Ａ，５１Ｂのオフセット電圧を制御して、第１及び第２のオペアンプ５１Ａ，５１Ｂの動作の切り替わり時に、第１のトランジスタＱ１と第３のトランジスタＱ３の各々の電流が近い値となるようにしている。
このように従来回路は、結局、バッファアンプ５２も含めると４個のオペアンプを必要とする構成である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７１９６５８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような電流検出アンプを用いて、他のゲートドライバやスイッチング電源などと共に半導体製品を製造する場合、電流検出アンプだけで４個のオペアンプを必要とするため、半導体製品全体のチップ面積の増大に伴うパッケージの大型化を招くだけでなく、コスト上昇を招く等の問題がある。
【００１５】
本発明は、上記実状に鑑みてなされたもので、従来回路に比して簡素な回路構成で、かつ、従来回路と同等以上の動作特性を実現可能な電流検出アンプを提供するものである。
【課題を解決するための手段】
【００１６】
上記本発明の目的を達成するため、本発明に係る電流検出アンプは、
同相入力電圧の非反転入力端子となる第１の入力端子と、反転入力端子となる第２の入力端子と、前記第１の入力端子に一端を接続し、他端を前記第２の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第１の演算増幅器が設けられ、その出力端子には、第１及び第２のＮ型ＭＯＳトランジスタの各々のゲートが接続され、当該第１及び第２のＮ型ＭＯＳトランジスタのソースは、共にボルテージフォロアを構成する第２の演算増幅器の非反転入力端子に接続されると共に、電圧生成用抵抗器を介してグランドに接続される一方、
前記第２のＮ型ＭＯＳトランジスタのドレインは、第１のカレントミラー回路の入力段に、前記第１のＮ型ＭＯＳトランジスタのドレインは、第２のカレントミラー回路の出力段に、それぞれ接続され、
前記第１のカレントミラー回路の出力段は、第１のダイオード及び第２の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用Ｐ型ＭＯＳトランジスタを介して前記第２のカレントミラー回路の入力段に接続され、
前記第１のＮ型ＭＯＳトランジスタのドレインと前記第２のカレントミラー回路の出力段は、第２のダイオード及び第１の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記電流検出用抵抗器に生ずる電位差によって前記第２のダイオードが導通状態となる一方、前記第１のダイオードが非導通となり、前記第１のカレントミラー回路の出力段からの前記第１のダイオードへの電流の流入が阻止される状態となる場合に、前記第１のカレントミラー回路の出力段の電流を、前記分流用Ｐ型ＭＯＳトランジスタ、及び、前記第２のカレントミラー回路を介してグランドへバイパスせしめ、前記第２のＮ型ＭＯＳトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る電流検出アンプは、
同相入力電圧の非反転入力端子となる第１の入力端子と、反転入力端子となる第２の入力端子と、前記第１の入力端子に一端を接続し、他端を前記第２の入力端子に接続する電流検出用抵抗器を備え、前記電流検出用抵抗器を流れる検出電流により当該電流検出用抵抗器に生ずる電位差を差動増幅して、前記検出電流に対応した電圧出力を可能に構成されてなる電流検出アンプであって、
前記差動増幅を行う第１の演算増幅器が設けられ、その出力端子には、第１及び第２のＮ型ＭＯＳトランジスタの各々のゲートが接続され、当該第１及び第２のＮ型ＭＯＳトランジスタのソースは、共に電圧生成用抵抗器を介してグランドに接続される一方、
前記第２のＮ型ＭＯＳトランジスタのドレインは、第１のカレントミラー回路の入力段に接続され、
前記第１のカレントミラー回路の出力段は、第１のダイオード及び第２の入力抵抗器を介して、前記電流検出用抵抗器の前記他端に接続されると共に、分流用Ｐ型ＭＯＳトランジスタを介して第２の演算増幅器の反転入力端子に接続され、
前記第２の演算増幅器は、出力端子と反転入力端子との間に、第１の非反転増幅用抵抗器が、反転入力端子とグランドとの間に、第２の非反転増幅用抵抗器が、それぞれ接続され、
前記第１のＮ型ＭＯＳトランジスタのドレインは、第２のダイオード及び第１の入力抵抗器を介して前記電流検出用抵抗器の前記一端に接続され、
前記電流検出用抵抗器に生ずる電位差によって前記第２のダイオードが導通状態となる一方、前記第１のダイオードが非導通となり、前記第１のカレントミラー回路の出力段からの前記第１のダイオードへの電流の流入が阻止される状態となる場合に、前記第１のカレントミラー回路の出力段の電流を、前記分流用Ｐ型ＭＯＳトランジスタ、及び、前記第２の非反転増幅用抵抗器を介してグランドへバイパスせしめ、前記第２のＮ型ＭＯＳトランジスタのソース電流が前記電圧生成用抵抗器に流入することにより生ずるゲインエラーの相殺を可能に構成されてなるものも好適である。
【発明の効果】
【００１７】
本発明によれば、従来と異なり、同相入力電圧に応じてフィードバックの経路を切り替えるようにして、入力電圧を増幅する演算増幅器を一つとして回路構成の簡素化を図りつつ、従来回路と同等の回路動作を確保することができ、さらに、製造コストの低減を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における電流検出アンプの第１の実施例における回路図である。
【図２】本発明の実施の形態における電流検出アンプの第２の実施例における回路図である。
【図３】本発明の実施の形態における電流検出アンプに設けられたカレントミラー回路の代替回路例を示す回路図である。
【図４】従来の電流検出アンプの回路構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電流検出アンプの第１の実施例について、図１を参照しつつ説明する。
【００２０】
この第１の実施例における電流検出アンプは、第１及び第２の演算増幅器（図１においては、それぞれ「ＯＰ１」、「ＯＰ２」と表記）１１，１２と、第１及び第２のカレントミラー回路４１，４２とを主たる構成要素として構成されたものとなっている。
【００２１】
電流検出アンプは、電流検出用抵抗器（図１においては「Ｒs」と表記）２０により検出された負荷（図１においては「ＬＯＡＤ」と表記）２６に流れる電流を、検出電流の大きさに対応した電圧出力ＶOUTとして得られるよう構成されてなるもので、かかる基本的な動作は従来回路と同様のものであるが、以下に説明するように、従来回路に比して回路構成の簡素化が図られたものとなっている。
【００２２】
まず、同相入力電圧の非反転入力端子となる第１の入力端子（図１においては「ＩＮＰ」と表記）３５、及び、同相入力電圧の反転入力端子となる第２の入力端子（図１においては「ＩＮＭ」と表記）３６の間には、電流検出用抵抗器２０が接続されており、第１の入力端子３５と電流検出用抵抗器２０との接続点には、第１の電源３１から第１の電源電圧Ｖ１が印加される一方、第２の入力端子３６と電流検出用抵抗器２０との接続点とグランドとの間には、負荷２６が接続されている。
【００２３】
第１の演算増幅器１１の非反転入力端子と第１の入力端子３５との間には、第１の入力抵抗器（図１においては「Ｒ１」と表記）２１が、反転入力端子と第２の入力端子３６との間には、第２の入力抵抗器（図１においては「Ｒ２」と表記）２２が、それぞれ接続されている。換言すれば、第２の入力抵抗器２２の一端は、電流検出用抵抗器２０の他端（第２の入力端子３６が接続された一端）に接続される一方、第１の入力端子２１の一端は、電流検出用抵抗器２０の一端に接続されている。
【００２４】
第１の演算増幅器１１の出力端子には、第１及び第２のＮ型ＭＯＳトランジスタ（図１においては、それぞれ「ＭＮ１」、「ＭＮ２」と表記）１，２のゲートが接続されている。
なお、以下、説明の便宜上、Ｎ型ＭＯＳトランジスタを「ＮＭＯＳ」と、Ｐ型ＭＯＳトランジスタを「ＰＭＯＳ」と、それぞれ称することとする。
【００２５】
第１及び第２のＮＭＯＳ１，２のソースは、共に電圧生成用抵抗器である第３の抵抗器（図１においては「Ｒ３」と表記）２３を介してグランドに接続されると共に、第２の演算増幅器１２の非反転入力端子に接続されている。
第２の演算増幅器１２は、出力端子と反転入力端子とが相互に接続されて、ボルテージフォロアとして動作するものとなっている。
【００２６】
また、第１のＮＭＯＳ１のドレインは、第２のダイオード（図１においては「Ｄ２」と表記）１６のアノード及び第４のＮＭＯＳ（図１においては「ＭＮ４」と表記）４のドレインに接続されている。第２のダイオード１６のアノードは、第１の演算増幅器１１の非反転入力端子に接続されている。
さらに、第２のＮＭＯＳ２のドレインは、第１のＰＭＯＳ５のドレインに接続されている。
【００２７】
第１のカレントミラー回路４１は、第１及び第２のＰＭＯＳ（図１においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記）５，６を有して構成されている。
すなわち、第１及び第２のＰＭＯＳ５，６のゲートは、相互に接続されると共に、入力段をなす第１のＰＭＯＳ５のドレインに接続されている。
また、第１及び第２のＰＭＯＳ５，６のソースには、第２の電源３２からの電源電圧Ｖ２が印加されるようになっている。
【００２８】
さらに、出力段をなす第２のＰＭＯＳ６のドレインには、第３のＰＭＯＳ（図１においては「ＭＰ３」と表記）７のソース及び第１のダイオード（図１においては「Ｄ１」と表記）１５のアノード接続されている。そして、第１のダイオード１５のカソードは、第１の演算増幅器１１の反転入力端子に接続されている。
【００２９】
また、第３のＰＭＯＳ（分流用Ｐ型ＭＯＳトランジスタ）７のゲートには、第３の電源３３からの電源電圧Ｖ３が印加されるようになっている一方、ドレインは、第３のＮＭＯＳ（図１においては「ＭＮ３」と表記）３のドレインに接続されている。
【００３０】
第２のカレントミラー回路４２は、第３及び第４のＮＭＯＳ３，４を有して構成されている。
すなわち、第３及び第４のＮＭＯＳ３，４のゲートは、相互に接続されると共に、入力段をなす第３のＮＭＯＳ３のドレインに接続されている一方、ソースは、共にグランドに接続されている。
そして、出力段をなす第４のＮＭＯＳ４のドレインには、先に述べたように、第１のＮＭＯＳ１のドレイン及び第２のダイオード１６のカソードが接続されている。
【００３１】
次に、かかる構成における動作について説明する。
この電流検出アンプは、同相入力電圧であるＶ１とＶ２の相互の大小関係により以下に説明するように３つの電圧条件に応じた３つの動作状態を有している。
（１）第１の電圧条件
最初に、Ｖ１＞Ｖ２−（ＶＦ１＋Ｖ３−Ｖthp）の場合の動作について説明する。
ここで、ＶＦ１は、第１のダイオード１５の順方向電圧、Ｖ３は、第３の電源３３により供給される電源電圧、Ｖthpは、ＰＭＯＳの閾値電圧である。
【００３２】
負荷２６に流れる負荷電流ＩLによって電流検出用抵抗器２０に発生する電位差ＶINは、第１及び第２の入力抵抗器２１，２２を介して差動増幅を行う第１の演算増幅器１１に入力される。
これにより、第１及び第２のＮＭＯＳ１，２は、そのゲート電圧が、第１の演算増幅器１１の出力により制御される。第１のＮＭＯＳ１のドレイン電流の増加により、第１の入力抵抗器２１における電位差が増加し、オン状態（導通状態）の第２のダイオード１６を介して第１の演算増幅器１１はフィードバック制御を受ける。
第１の入力抵抗器２１を流れる電流は、第３の抵抗器２３に流入し、そこでの電圧降下分が第２の演算増幅器１２を介して出力電圧ＶOUTとして出力されることとなる。
【００３３】
一方、この場合、第１のＮＭＯＳ１同様、第２のＮＭＯＳ２のドレイン電流も増加するが、このドレイン電流は、第１のカレントミラー回路４１を介して、第１のダイオード１５のアノードと第３のＰＭＯＳ７のソースとの接続点にミラーされる。
しかしながら、第１のダイオード１５は、Ｖ１＞Ｖ２−Ｖbeであるためにオフ状態（非導通状態）となる。ここで、Ｖbeは、第１のダイオード１５のアノードと第２の電源３２との間の第１のカレントミラー回路４１における電位差である。
【００３４】
そのため、第１のカレントミラー回路４１によりミラーされた電流は、第３のＰＭＯＳ７に流れ、さらに、第２のカレントミラー回路４２によりミラーされて、第３の抵抗器２３を介することなく、第１の入力抵抗器２１から流れてきた電流をグランドへ流すこととなる。すなわち、第１の入力抵抗器２１から流れてきた電流は、第４のＮＭＯＳ４を介してグランドにバイパスされることとなる。
結局、第２のＮＭＯＳ２のソース電流により発生する第３の抵抗器２３に生ずる電圧は相殺されて、出力電圧ＶOUTは、下記する式２により表される電圧となる。
【００３５】
ＶOUT＝ＶR3＝(Ｒ３／Ｒ１)×ＶIN・・・式２
【００３６】
ここで、ＶR3は、第３の抵抗器２３の電圧、Ｒ３は、第３の抵抗器２３の抵抗値、Ｒ１は、第１の入力抵抗器２１の抵抗値である。
【００３７】
（２）第２の電圧条件
次に、Ｖ１＜ＶOUT＋ＶＦ２の場合の動作について説明する。
ここで、ＶＦ２は、第２のダイオード１６の順方向電圧である。
この場合、第２のダイオード１６はオフ状態となり、第１のＮＭＯＳ１からの電流は流れるなくなるが、その分、第２のＮＭＯＳ２の電流が増加する。
第２のＮＭＯＳ２のドレイン電流は、第１のカレントミラー回路４１を介して第１のダイオード１５のアノード側へミラーされる。
【００３８】
第１のダイオード１５のアノード側へミラーされた電流は、第１のダイオード１５を介して第２の入力抵抗器２２へソースされることとなる。
その結果、出力電圧ＶOUTは、下記する式３により表される電圧となる。
この場合、第１及び第２の入力抵抗器２１，２２の抵抗値が同一であれば、出力電圧ＶOUTは、先の式２で求められる電圧値と同一となる。
【００３９】
ＶOUT＝(Ｒ３／Ｒ２)×ＶIN・・・式３
【００４０】
なお、Ｒ２は、第２の入力抵抗器２２の抵抗値である。
【００４１】
（３）第３の電圧条件
次に、Ｖ２−（ＶＦ１＋Ｖ３−Ｖthp）＞Ｖ１＞ＶOUT＋ＶＦ２の場合の動作について説明する。
この場合、第１及び第２のダイオード１５，１６共に、オン状態となる一方、第３のＰＭＯＳ７は、オフ状態となる。
【００４２】
かかる状態において、電流検出用抵抗器２０に発生する電位差ＶINは、下記する式４により、出力電圧ＶOUTは、下記する式５により表されるものとなる。
【００４３】
ＶIN＝Ｒ１×Ｉ１−Ｒ２×Ｉ２・・・式４
【００４４】
ＶOUT＝Ｒ３×（Ｉ１＋ＩDN2)・・・式５
【００４５】
式４において、Ｒ１は、第１の入力抵抗器２１の抵抗値、Ｒ２は、第２の入力抵抗器２２の抵抗値、Ｉ１は、第１の入力抵抗器２１を流れる電流、Ｉ２は、第２の入力抵抗器２２を流れる電流である。
また、式５において、ＩDN2は、第２のＮＭＯＳ２のドレイン電流である。
【００４６】
さらに、この場合、  第１及び第２の入力抵抗器２１，２２の抵抗値が同一である（Ｒ１＝Ｒ２）で、第３のＰＭＯＳ７がオフ状態において、第２のＮＭＯＳ２のドレイン電流ＩDN2が、ＩDN2＝−Ｉ２の条件を満たす際には、出力電圧ＶOUTは、下記する式６により表されるものとなる。
【００４７】
ＶOUT＝Ｒ３／Ｒ１×ＶIN・・・式６
【００４８】
なお、Ｖ１＞Ｖ２−Ｖbeの状態において、第２のＮＭＯＳ２のドレインにスイッチ等を設けて第２のＮＭＯＳ２を停止させても、電流検出アンプとしての動作は可能であるが、この場合、電源電圧Ｖ１が変化して第２のＮＭＯＳ２の電流を流し始めるタイミングで第１のカレントミラー回路４１の動作開始までの遅延が生ずるため、一時的に出力電圧ＶOUTが上昇してしまうという不都合がある。
本発明の実施の形態における電流検出アンプの場合、第１のカレントミラー回路４１の動作が停止しないため、上述のような回路動作の切り替わり時の遅延時間が確実に短縮されるものとなっている。
【００４９】
次に、本発明の実施の形態における電流検出アンプの第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された第１の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
【００５０】
第２の実施例における電流検出アンプが第１の実施例における電流検出アンプと異なる主要な点は、カレントミラー回路が第１のカレントミラー回路４１のみであることと、第２の演算増幅器１２が所定の増幅度で増幅動作を行う構成とした点にある。
【００５１】
以下、具体的に説明すれば、まず、第３のＰＭＯＳ７のドレインは、図１の回路例における第２のカレントミラー回路４２に代えて、第２の演算増幅器１２の反転入力端子に接続されている。
また、第２の演算増幅器１２の出力端子と反転入力端子との間には、第１の非反転増幅用抵抗器としての第４の抵抗器（図２においては「Ｒ４」と表記）２４が接続される一方、反転入力端子とグランドとの間には、第２の非反転増幅用抵抗器としての第５の抵抗器（図２においては「Ｒ５」と表記）２５が接続されている。
【００５２】
次に、かかる構成における動作について説明する。
この第２の実施例における電流検出アンプも、先の第１の実施例と同様、同相入力電圧であるＶ１とＶ２の相互の大小関係により以下に説明するように３つのの電圧条件に応じた３つの動作状態を有している。
（１）第１の電圧条件
最初に、Ｖ１＞Ｖ２−（ＶＦ１＋Ｖ３−Ｖthp）の場合の動作について説明する。
先の第１の実施例と同様、第１のダイオード１６は、オフ状態であるため、第２のＰＭＯＳ６のドレイン電流は、第１のカレントミラー回路４１によりミラーされて第３のＰＭＯＳ７に同一の電流で流れる。
【００５３】
第３のＰＭＯＳ７は、そのドレインが第２の演算増幅器１１の反転入力端子に接続されているため、ドレイン電流は、第５の抵抗器２５を介してグランドへ流れることとなる。
この第３のＰＭＯＳ７のドレイン電流をＩPM3とすると、第３の抵抗器２３に発生する電圧ＶR3と出力電圧ＶOUTとの関係は、下記する式７により表される関係となる。
【００５４】
ＶOUT＝−Ｒ４×ＩPM3＋（Ｒ４＋Ｒ５）／Ｒ５×ＶR3・・・式７
【００５５】
ここで、Ｒ４は、第４の抵抗器２４の抵抗値、Ｒ５は、第５の抵抗器２５の抵抗値である。
一方、ＶR3については、下記する式８Ａ及び式８Ｂが成立する。
【００５６】
ＶR3＝（Ｉ１＋ＩPM3）×Ｒ３・・・式８Ａ
【００５７】
ＩPM3＝ＶR3／Ｒ３−Ｉ１・・・式８Ｂ
【００５８】
これらの式より、ＶOUTは、下記する式９により表される。
【００５９】
ＶOUT＝Ｒ４×Ｉ１−｛（Ｒ４＋Ｒ５）／Ｒ５−Ｒ４／Ｒ３｝×ＶR3・・・式９
【００６０】
ここで、Ｒ３、Ｒ４、及び、Ｒ５を以下のように設定する。
【００６１】
Ｒ３＝（Ｒ４×Ｒ５）／（Ｒ４＋Ｒ５）・・・式１０
【００６２】
これにより、式９は、下記する式１１のように表される。
【００６３】
ＶOUT＝Ｒ３×（Ｒ４×Ｒ５）／Ｒ５×Ｉ１・・・式１１
【００６４】
ここで、ＶIN＝Ｉ１×Ｒ１であるため、出力電圧ＶOUTと電流検出用抵抗器２０に発生する電位差ＶINは、下記する式１２の関係となる。
【００６５】
ＶOUT＝（Ｒ３／Ｒ１）×（Ｒ４×Ｒ５）／Ｒ５×ＶIN・・・式１２
【００６６】
このように、Ｒ３、Ｒ４、及び、Ｒ５の抵抗値を適切に設定することにより、第１の実施例の場合と同様のゲインを得ることができる。
【００６７】
（２）第２の電圧条件
次に、Ｖ１＜ＶOUT＋ＶＦ２の場合の動作について説明する。
この場合、第１のダイオード１５はオン状態、第２のダイオード１６はオフ状態となる。
第２のＰＭＯＳ６のドレイン電流は、全て第２の入力抵抗器２２に流れ、出力電ＶOUTは、下記する式１３により表され、Ｒ１＝Ｒ２であれば、式１１と同一となる。
【００６８】
ＶOUT＝（Ｒ３／Ｒ２）×（Ｒ４×Ｒ５）／Ｒ５×ＶIN・・・式１３
【００６９】
（３）第３の電圧条件
次に、Ｖ２−（ＶＦ１＋Ｖ３−Ｖthp）＞Ｖ１＞ＶOUT＋ＶＦ２の場合の動作について説明する。
この場合、第１及び第２のダイオード１５，１６は、共にオン状態となる。
このため、第２のＰＭＯＳ６のドレイン電流は、第２の入力抵抗器２２に流れる電流Ｉ２と、第３のＰＭＯＳ７のドレイン電流ＩPM3とに、それぞれ分流することとなる。その結果、第３の抵抗器２３に生ずる電圧ＶR3と、電流検出用抵抗器２０に発生する電位差ＶINについて、下記する式１４及び式１５で表される関係が成立する。
【００７０】
ＶR3＝（Ｉ１−Ｉ２＋ＩPM3）×Ｒ３・・・式１４
【００７１】
ＶIN＝（Ｉ１−Ｉ２）×Ｒ１・・・式１５
【００７２】
これら式１４、及び、式１５を、先の式６に代入すると、下記する式１６を得ることができ、先に説明した第１及び第２の電圧条件における出力電圧ＶOUTと同一となる。
【００７３】
ＶOUT＝（Ｒ３／Ｒ１）×（Ｒ４×Ｒ５）／Ｒ５×ＶIN・・・式１６
【００７４】
このように、この第２の実施例にあっても、図１に示された第１の実施例の回路と同様のゲインが得られる。
但し、図１に示された回路にあっては、第３及び第４のＮＭＯＳ３，４で構成された第２のカレントミラー回路４２を用いており、回路の制御電流としての第３のＮＭＯＳ３のドレイン電流と、出力電流としての第４のＮＭＯＳ４のドレイン電流は、双方のトランジスタの特性にばらつきがあると、差異を生じるため、これが、電流検出アンプとしてのゲインエラーとなって表れる。
【００７５】
これに対して、図２に示された第２の実施例においては、図１の回路における第２のカレントミラー回路４２に相当するものを用いておらず、Ｒ３、Ｒ４、及び、Ｒ５の抵抗値の比によってゲインエラーが定まる。したがって、製造工程において、レーザー照射等によってその抵抗値を調整することで、ゲインエラーの補正が可能であり、第１の実施例の回路に比して、ゲインエラーの補正が容易である。
【００７６】
上述した第１及び第２の実施例のいずれにおいても、第１のカレントミラー回路４１が用いられているが、これを図３に示された構成に代えても好適である。
以下、図３を参照しつつ、この代替回路（以下、説明の便宜上「等価カレントミラー回路」と称する）について説明する。
この等価カレントミラー回路４３は、等価回路用演算増幅器１３と等価回路用ＰＭＯＳ８とを有して構成されものとなっている。
【００７７】
等価回路用演算増幅器１３は、その非反転入力端子に等価回路用第１の抵抗器（図３においては「Ｒ１１」と表記）２７を介して電源電圧Ｖ２が印加されると共に、第２のＮＭＯＳ２のドレインに接続されるものとなっている（図３においては、その接続部分の図示は省略）。
【００７８】
また、等価回路用演算増幅器１３の反転入力端子は、等価回路用第２の抵抗器（図３においては「Ｒ１２」と表記）２８を介して電源電圧Ｖ２が印加されると共に、等価回路用ＰＭＯＳ８のソースに接続されている。
【００７９】
等価回路用ＰＭＯＳ８は、そのゲートが等価回路用演算増幅器１３の出力端子に接続される一方、ドレインは、第３のＰＭＯＳ７のソース及び第１のダイオード１５のアノードに接続されるものとなっている（図３においては、その接続部分の図示は省略）。
なお、かかる構成における回路動作は、第１のカレントミラー回路４１と同様であるので、ここでの再度の説明は省略することとする。
【産業上の利用可能性】
【００８０】
従来回路と同等以上の動作特性を維持しつつ、回路構成の簡素化が所望される電流検出アンプに適用できる。
【符号の説明】
【００８１】
１１…第１の演算増幅器
１２…第２の演算増幅器
２０…電流検出用抵抗器
４１…第１のカレントミラー回路
４２…第２のカレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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