(57)【要約】【課題】  集積度がより向上された半導体装置の製造方法を提供する。【解決手段】  ３次元半導体メモリ装置及びその製造方法が提供される。３次元半導体メモリ装置は周辺回路領域及びセルアレイ領域を含む基板、セルアレイ領域の基板上に垂直的に積層された複数の電極を含む電極構造体、周辺回路領域の基板上に提供された周辺ロジック回路として、周辺ロジック回路は基板内にドーピングされた第１不純物を含む第１不純物領域を含むこと、第１不純物領域と連結される周辺コンタクトプラグ、及び第１不純物領域と周辺コンタクトプラグ間に介在し、第１不純物領域内にドーピングされた第２不純物を含む第２不純物領域を含む。【選択図】      図２Ｊ
2018182319.tif 000002
【特許請求の範囲】
【請求項１】
周辺回路領域及びセルアレイ領域を含む基板と、
前記セルアレイ領域の前記基板上に積層された複数の電極を含む電極構造体と、
前記周辺回路領域の前記基板上に提供された周辺ロジック回路であって、前記基板内にドーピングされた第１不純物を含む第１不純物領域を含む周辺ロジック回路と、
前記第１不純物領域と連結される周辺コンタクトプラグと、
前記第１不純物領域と前記周辺コンタクトプラグとの間に介在し、前記第１不純物領域内にドーピングされた第２不純物を含む第２不純物領域と、を含み、
前記周辺コンタクトプラグは、前記第２不純物領域と接触する下部部分及び前記下部部分に接続され垂直方向に延びる上部部分を含み、前記下部及び上部部分の各々は、上側の幅より狭い下側の幅を有し、前記下部部分の上側の幅は、前記上部部分の下側の幅より広い３次元半導体メモリ装置。
【請求項２】
前記周辺コンタクトプラグの底面は、前記第１不純物領域と離隔される請求項１に記載の３次元半導体メモリ装置。
【請求項３】
前記周辺コンタクトプラグの底面は、前記基板の上面より下に位置する請求項１又は２に記載の３次元半導体メモリ装置。
【請求項４】
前記第２不純物領域の深さは、前記第１不純物領域の深さより浅い請求項１ないし３のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項５】
前記周辺ロジック回路を覆う下部絶縁膜と、
前記電極構造体上で前記下部絶縁膜に延長される上部絶縁膜と、をさらに含み、
前記上部絶縁膜の底面は、前記周辺コンタクトプラグの前記下部部分の上面一部を覆う請求項１ないし４のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項６】
前記第２不純物領域の幅は、前記第１不純物領域の幅より小さい請求項１ないし５のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項７】
前記第２不純物領域は、炭素（Ｃ）、窒素（Ｎ）、又は弗素（Ｆ）を含む請求項１ないし６のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項８】
前記周辺コンタクトプラグにおいて、前記下部部分の垂直方向に延びる長さは、前記上部部分の垂直方向に延びる長さより短い、請求項１ないし７のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項９】
前記周辺コンタクトプラグの前記上部部分の上面は、前記電極構造体の最上層電極の上面より上に位置する請求項１ないし８のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項１０】
前記電極構造体を貫通して前記基板に連結される複数の垂直構造体をさらに含み、
前記垂直構造体の各々は、前記電極構造体の下部部分を貫通して前記基板と連結される下部半導体パターン及び前記積層構造体の上部部分を貫通して前記下部半導体パターンと連結される上部半導体パターンを含み、
前記下部半導体パターンの上面は、前記周辺コンタクトプラグの前記下部部分の上面より下に位置する請求項１ないし９のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項１１】
前記上部絶縁膜を貫通して前記電極構造体の前記電極の端部に各々接続されるセルコンタクトプラグをさらに含み、
前記周辺コンタクトプラグの上面は、前記セルコンタクトプラグの上面と共面をなす請求項５に記載の３次元半導体メモリ装置。
【請求項１２】
周辺回路領域及びセルアレイ領域を含む基板と、
前記セルアレイ領域の前記基板上に積層された複数の電極を含む電極構造体と、
前記周辺回路領域の前記基板上に提供された周辺ロジック回路であって、周辺ゲートスタック及び前記周辺ゲートスタックの両側の基板内に提供されたソース及びドレーン不純物領域を含む周辺ロジック回路と、
前記ソース及びドレーン不純物領域と各々連結される周辺コンタクトプラグと、を含み、
前記ソース及びドレーン不純物領域の各々は、
第１不純物を含む第１不純物領域と、
前記第１不純物と異なる第２不純物を含む第２不純物領域と、を含み、
前記周辺コンタクトプラグは前記ソース及びドレーン不純物領域の前記第２不純物領域と接触する３次元半導体メモリ装置。
【請求項１３】
前記周辺コンタクトプラグの各々は、
前記第２不純物領域と接触する下部部分と、
前記下部部分に接続され垂直方向に延びる上部部分と、を含み、
前記下部及び上部部分の各々は、上側の幅より狭い下側の幅を有し、前記下部部分の上側の幅は前記上部部分の下側の幅より広い請求項１２に記載の３次元半導体メモリ装置。
【請求項１４】
前記周辺コンタクトプラグの前記下部部分と前記上部部分は、境界面無しに連続的に延びる、請求項１２又は１３に記載の３次元半導体メモリ装置。
【請求項１５】
前記ソース及びドレーン不純物領域の前記第２不純物領域には、前記第１不純物と前記第２不純物が混在されている、請求項１２ないし１４のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項１６】
前記第２不純物領域の深さは、前記第１不純物領域の深さより浅い請求項１２ないし１５うち何れか一項に記載の３次元半導体メモリ装置。
【請求項１７】
前記第２不純物領域の幅は、前記第１不純物領域の幅より小さい請求項１２ないし１６のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項１８】
前記電極構造体を貫通して前記基板に連結される複数の垂直構造体をさらに含み、
前記垂直構造体の各々は、前記電極構造体の下部部分を貫通して前記基板と連結される下部半導体パターン及び前記積層構造体の上部部分を貫通して前記下部半導体パターンと連結される上部半導体パターンを含み、
前記下部半導体パターンの上面は、前記周辺コンタクトプラグの前記下部部分の上面より下に位置する請求項１２ないし１７のうち何れか一項に記載の３次元半導体メモリ装置。
【請求項１９】
周辺回路領域及びセルアレイ領域を含む基板を提供することと、
前記周辺回路領域の前記基板上に周辺構造体を形成することであって、前記周辺構造体は周辺ゲートスタック、前記周辺ゲートスタックの両側の基板内に提供されたソース及びドレーン不純物領域、及び前記周辺ゲートスタックと前記ソース及びドレーン不純物領域を覆う下部絶縁膜を含む、ことと、
前記下部絶縁膜を貫通して前記ソース及びドレーン不純物領域に各々接触する犠牲プラグを形成することと、
前記周辺構造体と離隔されて前記セルアレイ領域の前記基板上に積層された電極を含む電極構造体を形成することと、
前記電極構造体、前記周辺構造体、及び前記犠牲プラグを覆う上部絶縁膜を形成することと、
前記上部絶縁膜を貫通して前記犠牲プラグを各々露出させる上部コンタクトホールを形成することと、
前記上部コンタクトホールに露出された前記犠牲プラグを除去することと、
前記下部及び上部コンタクトホール内に前記ソース及びドレーン不純物領域と電気的に連結される周辺コンタクトプラグを各々形成することと、を含む３次元半導体メモリ装置の製造方法。
【請求項２０】
前記ソース及びドレーン不純物領域を形成することは、
前記基板内に第１不純物をドーピングして第１不純物領域を形成することと、
前記第１不純物領域内に前記第１不純物と異なる第２不純物をドーピングして第２不純物領域を形成することと、を含み、
前記犠牲プラグは、前記ソース及びドレーン不純物領域の前記第２不純物領域と接触する請求項１９に記載の３次元半導体メモリ装置の製造方法。
【請求項２１】
前記犠牲プラグを除去することは、前記ソース及びドレーン不純物領域の前記第２不純物領域を露出させる請求項２０に記載の３次元半導体メモリ装置の製造方法。
【請求項２２】
前記周辺構造体を形成することは、前記下部絶縁膜に前記第１不純物領域を露出させる下部コンタクトホールを形成することを含み、
前記下部コンタクトホールを形成した後に、前記第２不純物領域を形成する請求項２０に記載の３次元半導体メモリ装置の製造方法。
【請求項２３】
前記周辺構造体を形成することは、前記第２不純物領域を形成した後に、前記下部絶縁膜に前記第２不純物領域を露出させる下部コンタクトホールを形成することを含む請求項２０に記載の３次元半導体メモリ装置の製造方法。
【請求項２４】
前記下部及び上部コンタクトホールの各々は、上部から下部に行くほど、減少する幅を有する請求項１９ないし２３のうち何れか一項に記載の３次元半導体メモリ装置の製造方法。
【請求項２５】
前記電極構造体を貫通して前記基板と連結される垂直構造体を形成することをさらに含む請求項１９ないし２４のうち何れか一項に記載の３次元半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元半導体メモリ装置及びその製造方法に関し、より詳細には、より高集積化された３次元半導体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためにはかなり高価な装備が必要となってしまう。このため、２次元半導体装置の集積度は増加しているが、集積度を増加させる要求に充分応じているとは言えない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，８１１、０５６号公報
【特許文献２】米国特許第８，９２１，１５０号公報
【特許文献３】米国特許第８，９８７、０８９号公報
【特許文献４】米国特許第９，４４９，９８２号公報
【特許文献５】米国特許第９，４４９，９８７号公報
【特許文献６】米国特許第９，５８３，５００号公報
【特許文献７】米国特許公開第２０１０／００１３０４９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しようとする課題は集積度がより向上された半導体装置及びその製造方法を提供することにある。
【０００５】
本発明が解決しようとする課題は以上のように言及された課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【０００６】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は周辺回路領域及びセルアレイ領域を含む基板、前記セルアレイ領域の前記基板上に積層された複数の電極を含む電極構造体、前記周辺回路領域の前記基板上に提供された周辺ロジック回路であって前記基板内にドーピングされた第１不純物を含む第１不純物領域を含む周辺ロジック回路と、前記周辺ロジック回路を覆う下部絶縁膜、前記電極構造体及び前記下部絶縁膜を覆う上部絶縁膜、前記下部絶縁膜及び前記上部絶縁膜を貫通して前記第１不純物領域と連結される周辺コンタクトプラグ、及び前記第１不純物領域と前記周辺コンタクトプラグとの間に介在し、前記第１不純物領域内にドーピングされた第２不純物を含む第２不純物領域とを含み、前記周辺コンタクトプラグは前記第２不純物領域と接触する下部部分及び前記下部部分に接続され垂直方向に延びる上部部分を含み、前記下部及び上部部分の各々は上側の幅より狭い下部側の幅を有し、前記下部部分の上側の幅は前記上部部分の下部側の幅より広い。
【０００７】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、周辺回路領域及びセルアレイ領域を含む基板と、前記セルアレイ領域の前記基板上に積層された複数の電極を含む電極構造体と、前記周辺回路領域の前記基板上に提供された周辺ロジック回路であって、周辺ゲートスタック及び前記周辺ゲートスタックの両側の基板内に提供されたソース及びドレーン不純物領域を含む周辺ロジック回路と、前記ソース及びドレーン不純物領域と各々連結される周辺コンタクトプラグとを含み、前記ソース及びドレーン不純物領域の各々は、第１不純物を含む第１不純物領域、及び前記第１不純物と異なる第２不純物を含む第２不純物領域を含み、前記周辺コンタクトプラグは前記ソース及びドレーン不純物領域の前記第２不純物領域と接触することができる。
【０００８】
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置の製造方法は、周辺回路領域及びセルアレイ領域を含む基板を提供すること、前記周辺回路領域の前記基板上に周辺構造体を形成することであって、前記周辺構造体は周辺ゲートスタック、前記周辺ゲートスタックの両側の基板内に提供されたソース及びドレーン不純物領域、及び前記周辺ゲートスタックと前記ソース及びドレーン不純物領域を覆う下部絶縁膜を含む、ことと、前記下部絶縁膜を貫通して前記ソース及びドレーン不純物領域に各々接触する犠牲プラグを形成すること、前記周辺構造体と離隔されて前記セルアレイ領域の前記基板上に積層された電極を含む電極構造体を形成すること、前記電極構造体、前記周辺構造体、及び前記犠牲プラグを覆う上部絶縁膜を形成すること、前記上部絶縁膜を貫通して前記犠牲プラグを各々露出させる上部コンタクトホールを形成すること、前記上部コンタクトホールに露出された前記犠牲プラグを除去すること、及び前記下部及び上部コンタクトホール内に前記ソース及びドレーン不純物領域と電気的に連結される周辺コンタクトプラグを各々形成することを含む。
【発明の効果】
【０００９】
本発明の実施形態によれば、ＭＯＳトランジスタと接続される周辺コンタクトプラグを形成する時、コンタクトホールを上下部に分けて形成することができる。したがって、セルアレイ領域で電極の積層数が増加する時、周辺コンタクトプラグを形成するためのコンタクトホールを形成する工程のマージンが向上されることができる。
【００１０】
周辺コンタクトプラグを形成する時、犠牲プラグを利用することによって、上部及び下部コンタクトホール内に１回に導電物質を満たすことができる。
【００１１】
ソース及びドレーン不純物領域の上部にダミー不純物領域を形成することによって、犠牲プラグを除去の時、ソース及びドレーン不純物領域が損傷されることを防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る３次元半導体メモリ装置の平面図である。
【図２Ａ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｄ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｅ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｆ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｇ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｈ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｉ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図２Ｊ】本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【図３Ａ】本発明の実施形態に係る３次元半導体メモリ装置の一部分を拡大した図面であって、図２ＪのＡ部分を示す。
【図３Ｂ】本発明の実施形態に係る３次元半導体メモリ装置の一部分を拡大した図面であって、図２ＪのＡ部分を示す。
【図３Ｃ】本発明の実施形態に係る３次元半導体メモリ装置の一部分を拡大した図面であって、図２ＪのＡ部分を示す。
【図４Ａ】図２ＪのＢ部分を拡大した図面である。
【図４Ｂ】図２ＪのＢ部分を拡大した図面である。
【図５】図２ＪのＣ部分を拡大した図面である。
【図６Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置の周辺回路領域を示す平面図である。
【図６Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置の周辺回路領域を示す平面図である。
【図７Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｃ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｄ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｅ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｆ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｇ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図７Ｈ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ａ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｂ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｃ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｄ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｅ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｆ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｇ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｈ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図８Ｉ】本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【図９】本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態に係る３次元半導体メモリ装置及びその製造方法に対して詳細に説明する。
【００１４】
図１は本発明の実施形態にかかる３次元半導体メモリ装置の平面図である。図２Ａ乃至図２Ｊは本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。
【００１５】
図１及び図２Ａを参照すれば、基板１０はセルアレイ領域ＣＡＲ、連結領域ＣＮＲ、及び周辺回路領域ＰＣＲを含む。連結領域ＣＮＲはセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの間に位置する。
【００１６】
基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１０は第１導電形を有するシリコンウエハーである。
【００１７】
周辺ロジック回路が、周辺回路領域ＰＣＲの基板１０上のメモリセルにデータを書き込む及び読み出すために形成される。周辺ロジック回路はロー及びカラムデコーダー、ページバッファ、及び制御回路を含む。即ち、周辺ロジック回路はメモリセルと電気的に連結されるＮＭＯＳ及びＰＭＯＳトランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。
【００１８】
より詳細に、周辺回路領域ＰＣＲの基板１０に活性領域ＡＣＴを定義する素子分離膜１２が形成される。周辺ゲートスタックＰＧＳが活性領域ＡＣＴを横切って周辺回路領域ＰＣＲの基板１０上に配置される。
【００１９】
周辺ゲートスタックＰＧＳは基板１０上に順に積層された周辺ゲート絶縁膜２１、不純物がドーピングされたポリシリコン膜２３、ゲート金属膜２５、及びハードマスク膜２７を含む。周辺ゲート絶縁膜２１は熱酸化工程によって形成されるシリコン酸化膜である。周辺ゲートスタックＰＧＳの両側壁を覆うスペーサーが形成され、ソース及びドレーン不純物領域１３が周辺ゲートスタックＰＧＳの両側の活性領域ＡＣＴに第１不純物をドーピングして形成される。第１不純物は周期表の３族から選択された元素、例えばボロン又はホウ素（Ｂ）である。第１不純物は周期表の５族で選択された元素、例えば、リン（Ｐ）又は砒素（Ａｓ）である。ソース及びドレーン不純物領域１３はイオン注入工程で形成される。例えば、ソース及びドレーン不純物領域１３は高電流イオン注入工程で形成される。例えば、ソース及びドレーン不純物領域１３はプラズマ強化ドーピング工程で形成され、本発明の技術的思想はこれに制限されない。
【００２０】
周辺ロジック回路を形成した後に、基板１０の全面を覆う蝕刻停止膜（又はエッチストップ膜）３１及び周辺絶縁膜３３が順に形成される。蝕刻停止膜３１は周辺ロジック回路をコンフォーマルに（例えば、均一に）覆うように蒸着される。周辺絶縁膜３３は複数の絶縁膜含み、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化物、又は低誘電（ｌｏｗ−ｋ）膜などを含む。
【００２１】
図１及び図２Ｂを参照すれば、周辺ゲートスタックＰＧＳを露出させる第１下部コンタクトホール３３ａ及びソース及びドレーン不純物領域１３を各々露出させる第２下部コンタクトホール３３ｂが形成される。
【００２２】
第１及び第２下部コンタクトホール３３ａ、３３ｂは周辺絶縁膜３３上にマスクパターン（図示せず）を形成した後、周辺絶縁膜３３を異方性蝕刻して（又は異方性エッチングにより）形成される。第１下部コンタクトホール３３ａは周辺ゲートスタックＰＧＳのゲート金属膜２５を露出させ、第２下部コンタクトホール３３ｂはソース及びドレーン不純物領域１３の一部分を露出させる。
【００２３】
第１及び第２下部コンタクトホール３３ａ、３３ｂの各々は異方性蝕刻工程によって上部幅より小さい下部幅を有する。第２下部コンタクトホール３３ｂを形成する時、異方性蝕刻によって基板１０の上面がリセスされる。
【００２４】
実施形態によれば、第１及び第２下部コンタクトホール３３ａ、３３ｂを形成した後、ソース及びドレーン不純物領域１３内に第２不純物をドーピングしてダミー不純物領域１５になる。第２不純物は第１不純物と異なり、例えば炭素（Ｃ）、窒素（Ｎ）、又は弗素（Ｆ）を含む。
【００２５】
ダミー不純物領域１５で第２不純物が第１不純物と混在されてもよい。ダミー不純物領域１５での第２不純物の濃度はソース及びドレーン不純物領域１３での第１不純物の濃度より小さい。
【００２６】
ダミー不純物領域１５を形成することは、第２下部コンタクトホール３３ｂに露出された基板１０に第２不純物をイオン注入することを含む。ダミー不純物領域１５は、図３Ａに図示されたように、ソース及びドレーン不純物領域１３より浅く形成される。即ち、ダミー不純物領域１５は第２下部コンタクトホール３３ｂの周りに形成される。
【００２７】
他の例によれば、ダミー不純物領域１５は、図３Ｂに図示されたように、ソース及びドレーン不純物領域１３を形成した後、周辺絶縁膜３３を形成する前に形成されてもよい。ダミー不純物領域１５は、イオン注入工程を利用して第１不純物を基板１０内にイオン注入してソース及びドレーン不純物領域１３を形成した後、ソース及びドレーン不純物領域１３を形成する時、利用された同一なイオン注入マスクを利用してソース及びドレーン不純物領域１３上に浅く第２不純物をイオン注入して形成されてもよい。
【００２８】
これと異なりに、ダミー不純物領域１５を形成することは、図３Ｃに図示されたように、ソース及びドレーン不純物領域１３と共に形成されてもよい。例えば、ソース及びドレーン不純物領域１３を形成する時、第１不純物と第２不純物とが共にドーピングされてもよい。
【００２９】
図１及び図２Ｃを参照すれば、第１及び第２下部コンタクトホール３３ａ、３３ｂが形成された周辺絶縁膜３３上に均一な厚さに犠牲プラグ膜４１及び犠牲埋め込み膜４３が順に形成される。
【００３０】
犠牲プラグ膜４１は周辺絶縁膜３３に対して蝕刻選択性（エッチングの選択性）を有する物質で形成され、犠牲埋め込み膜４３は犠牲プラグ膜４１に対して蝕刻選択性を有する物質で形成される。犠牲プラグ膜４１は、例えばポリシリコン膜２３、シリコン膜、ゲルマニウム膜、又はシリコンゲルマニウム膜で形成される。犠牲埋め込み膜４３は、例えばシリコン酸化膜で形成される。
【００３１】
犠牲プラグ膜４１は段差塗布性（又はステップカバレッジ）が優れた蒸着工程（例えば、化学的気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）又は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）を利用して蒸着される。ここで、犠牲プラグ膜４１の厚さは第１及び第２下部コンタクトホール３３ａ、３３ｂの上部幅の約１／２より小さい。したがって、犠牲プラグ膜４１は第１及び第２下部コンタクトホール３３ａ、３３ｂの内壁を均一に覆い、第１及び第２下部コンタクトホール３３ａ、３３ｂの一部を満たす。実施形態によれば、犠牲プラグ膜４１はダミー不純物領域１５と直接接触する。これと異なりに、ダミー不純物領域１５が省略された場合、犠牲プラグ膜４１はソース及びドレーン不純物領域１３と直接接触することもできる。
【００３２】
犠牲埋め込み膜４３は犠牲プラグ膜４１が形成された第１及び第２下部コンタクトホール３３ａ、３３ｂを満たしながら、犠牲プラグ膜４１上に蒸着される。
【００３３】
図１及び図２Ｄを参照すれば、犠牲プラグ膜４１及び犠牲埋め込み膜４３を形成した後、周辺絶縁膜３３の上面が露出されるように平坦化工程が遂行される。これにしたがって、各々の第１及び第２下部コンタクトホール３３ａ、３３ｂ内に犠牲プラグ４２及び犠牲埋め込みパターン４４が形成される。
【００３４】
続いて、周辺絶縁膜３３をパターニングしてセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０を露出させる周辺絶縁パターン３５が形成される。周辺絶縁パターン３５を形成することによって、周辺回路領域ＰＣＲの基板１０上に周辺ロジック構造体ＰＳＴＲが形成され、周辺ロジック構造体ＰＳＴＲは周辺ゲートスタックＰＧＳ、ソース及びドレーン不純物領域１３、及び周辺絶縁パターン３５を含む。
【００３５】
図１及び図２Ｅを参照すれば、周辺絶縁パターン３５を形成した後、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０上にモールド構造体１１０が形成される。モールド構造体１１０は垂直的に交互に積層された犠牲膜ＳＬ及び絶縁膜ＩＬＤを含む。
【００３６】
モールド構造体１１０で、犠牲膜ＳＬは絶縁膜ＩＬＤに対して蝕刻選択性を有し、蝕刻される物質で形成される。一例として、犠牲膜ＳＬは絶縁膜ＩＬＤと異なる絶縁物質からなされる。例えば、犠牲膜ＳＬはシリコン窒化膜で形成され、絶縁膜ＩＬＤはシリコン酸化膜で形成される。犠牲膜ＳＬは実質的に同一な厚さを有し、絶縁膜ＩＬＤは一部領域で厚さが異なる。
【００３７】
より詳細に、モールド構造体１１０を形成することは、基板１０の全面上に犠牲膜ＳＬ及び絶縁膜ＩＬＤが垂直的に交互に積層された薄膜構造体を形成すること、及び薄膜構造体に対するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行することを含む。ここで、トリミング工程はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで薄膜構造体を覆うマスクパターン（図示せず）を形成する工程、薄膜構造体の一部分を蝕刻する工程、マスクパターンの水平的面積を縮小させる工程、及び薄膜構造体の一部分を蝕刻する工程とマスクパターンの水平的面積を縮小させる工程を交互に繰り返すことを含む。
【００３８】
トリミング工程によってモールド構造体１１０はセルアレイ領域ＣＡＲで連結領域ＣＮＲに延長され、連結領域ＣＮＲで階段式構造を有する。モールド構造体１１０は周辺回路領域ＰＣＲに向かって下向する形態の階段式構造を有する。このように形成されたモールド構造体１１０の垂直的高さは周辺構造体の高さより高い。一例として、モールド構造体１１０の垂直的高さは周辺構造体の高さの約２倍以上である。
【００３９】
これに加えて、モールド構造体１１０を形成するトリミング工程によって周辺絶縁パターン３５の側壁にダミースペーサーＤＳＰが形成されてもよい。ダミースペーサーＤＳＰは異方性蝕刻工程の時、蝕刻されなく、残留する犠牲膜ＳＬ及び絶縁膜ＩＬＤの一部分からなされることができる。
【００４０】
図１及び図２Ｆを参照すれば、モールド構造体１１０を形成した後、基板１０の全面上に上部平坦絶縁膜５０が形成される。上部平坦絶縁膜５０はモールド構造体１１０上で周辺構造体の上に延長され、実質的に平坦な上面を有する。上部平坦絶縁膜５０は犠牲膜ＳＬに対して蝕刻選択性を有する物質で形成される。
【００４１】
上部平坦絶縁膜５０を形成した後、セルアレイ領域ＣＡＲでモールド構造体１１０を貫通する垂直構造体ＶＳが形成される。垂直構造体ＶＳは、平面積観点で、一方向に配列されるか、或いはジグザグ形態に配列される。
【００４２】
さらに、垂直構造体ＶＳを形成する時、連結領域ＣＮＲでモールド構造体１１０の一部分を貫通するダミー垂直構造体ＤＶＳが共に形成される。ダミー垂直構造体ＤＶＳは垂直構造体ＶＳと実質的に同一な構造を有し、犠牲膜ＳＬの端部を貫通する。
【００４３】
垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳを形成することは、モールド構造体１１０、貫通して基板１０を露出させる垂直ホールを形成すること、及び各々の垂直ホール内に下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを形成することを含む。ここで、下部及び上部半導体パターンＬＳＰ、ＵＳＰは半導体物質を含み、互いに異なる決定構造を有してもよい。一例によれば、下部半導体パターンＬＳＰは柱（ｐｉｌｌａｒ）形態を有し、下部半導体パターンＬＳＰの上面は周辺回路領域ＰＣＲの犠牲プラグ４２の上面より下に位置する。さらに、上部半導体パターンＵＳＰの各々の上端に導電パッドＤが形成される。導電パッドＤは不純物がドーピングされた不純物領域であるか、或いは導電物質からなされる。垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳに対しては図５を参照してより詳細に説明する。
【００４４】
図１及び図２Ｇを参照すれば、第１層間絶縁膜６０が上部平坦絶縁膜５０上に形成され、垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳの上面を覆う。
【００４５】
第１層間絶縁膜６０を形成した後、犠牲膜ＳＬを電極ＥＬに代替（ｒｅｐｌａｃｅｍｅｎｔ）する工程が遂行される。モールド構造体１１０の犠牲膜ＳＬを電極ＥＬに代替することによって、垂直的に交互に積層された電極ＥＬ及び絶縁膜を含む電極構造体ＳＴが形成され、電極構造体ＳＴは連結領域ＣＮＲで階段式構造を有する。
【００４６】
電極ＥＬに代替する工程は、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで第１層間絶縁膜６０、上部平坦絶縁膜５０及びモールド構造体１１０を貫通して基板１０を露出させるトレンチを形成すること、トレンチに露出された犠牲膜ＳＬを制御して、絶縁膜間にゲート領域を形成すること、及びゲート領域内に電極ＥＬを各々形成することを含む。
【００４７】
ここで、トレンチは第１方向Ｄ１に延長され、第１方向Ｄ１と交差する第２方向Ｄ２に互いに離隔される。一例で、トレンチは互いに異なる長さを有し、このようにトレンチを形成することに応じてモールド構造体１１０は、平面の観点で、実質的にＨ形態を有する。トレンチは垂直構造体ＶＳと離隔され、犠牲膜ＳＬ及び絶縁膜ＩＬＤの側壁を露出させる。
【００４８】
ゲート領域を形成することは、上部平坦絶縁膜５０、絶縁膜ＩＬＤ、垂直構造体ＶＳ、及び基板１０に対して蝕刻選択性を有する蝕刻レシピを使用して犠牲膜ＳＬを等方性蝕刻（又は等方性エッチング）することを含む。
【００４９】
電極ＥＬを形成することは、ゲート領域が形成されたモールド構造体１１０上に順にバリアー金属膜及び金属膜を順に蒸着すること、及びトレンチの内壁に蒸着されたバリアー金属膜及び金属膜を異方性蝕刻することを含む。バリアー金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜からなされることができる。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質からなされる。
【００５０】
実施形態によれば、電極ＥＬを形成する前に、図５に図示されたように、ゲート領域の内壁をコンフォーマルに覆う水平絶縁パターンＨＰが形成される。水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリトランジスタのデータ格納膜の一部である。水平絶縁パターンＨＰは、例えばアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜の中の１つである。また、水平絶縁パターンＨＰを形成する前に、下部半導体パターンＬＳＰの側壁上に熱酸化膜が形成される。
【００５１】
これに加えて、トレンチに露出された基板１０内に共通ソース領域ＣＳＲが形成される。共通ソース領域ＣＳＲは第１方向Ｄ１に並べて延長され、第２方向Ｄ２に互いに離隔されて配置される。共通ソース領域ＣＳＲは基板１０と異なるタイプの不純物を基板１０内にドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ形の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
【００５２】
続いて、図１及び図２Ｇを参照すれば、電極構造体ＳＴを形成した後、第１層間絶縁膜６０及び上部平坦絶縁膜５０をパターニングして連結領域ＣＮＲにセルコンタクトホール５０ｃ及び周辺回路領域ＰＣＲに上部コンタクトホール５０ａ、５０ｂが形成される。
【００５３】
セルコンタクトホール５０ｃ及び上部コンタクトホール５０ａ、５０ｂは第１層間絶縁膜６０上にマスクパターン（図示せず）を形成した後、第１層間絶縁膜６０及び上部平坦絶縁膜５０を異方性蝕刻して形成される。一例で、セルコンタクトホール５０ｃ及び上部コンタクトホール５０ａ、５０ｂが同時に形成されることと説明したが、本発明はこれに限定されない。他の例で、上部コンタクトホール５０ａ、５０ｂはセルコンタクトホール５０ｃの一部を先ず形成した後に、セルコンタクトホール５０ｃの他の一部と共に形成されてもよい。
【００５４】
実施形態によれば、セルコンタクトホール５０ｃは連結領域ＣＮＲで電極ＥＬの終端部分を各々露出させる。セルコンタクトホール５０ｃは互いに異なる垂直的の長さ（即ち、基板１０の上面と垂直になる方向での長さ）を有する。
【００５５】
一例によれば、上部平坦絶縁膜５０は犠牲埋め込みパターン４４と同一な物質を含み、上部コンタクトホール５０ａ、５０ｂを形成する時、犠牲埋め込みパターン４４が蝕刻される。したがって、上部コンタクトホール５０ａ、５０ｂは犠牲プラグ４２を露出させる。
【００５６】
実施形態で、上部コンタクトホール５０ａ、５０ｂの垂直の深さはセルコンタクトホール５０ｃの最大垂直の深さより小さい。そして、上部コンタクトホール５０ａ、５０ｂの垂直の深さは下部コンタクトホール（図２Ｂの３３ａ、３３ｂ参照）の垂直の深さより大きい。言い換えれば、上部コンタクトホール５０ａ、５０ｂの横縦比が下部コンタクトホール（図２Ｂの３３ａ、３３ｂ参照）の横縦比より大きい。上部コンタクトホール５０ａ、５０ｂは異方性蝕刻によって上部幅より小さい下部幅を有する。上部コンタクトホール５０ａ、５０ｂの下部幅は下部コンタクトホール３３ａ、３３ｂの上部幅より小さい。また、上部コンタクトホール５０ａ、５０ｂの下部幅は犠牲埋め込みパターン４４の上部幅より大きい。図１及び図２Ｈを参照すれば、上部コンタクトホール５０ａ、５０ｂに露出された犠牲プラグ４２を除去して、下部コンタクトホール３３ａ、３３ｂの内壁を露出させる。即ち、犠牲プラグ４２を除去することに応じて下部コンタクトホール３３ａ、３３ｂが上部コンタクトホール５０ａ、５０ｂと各々連結される。
【００５７】
実施形態によれば、犠牲プラグ４２を除去することは周辺絶縁パターン３５に対して蝕刻選択性を有する蝕刻レシピを利用して犠牲プラグ４２を異方性又は等方性蝕刻する工程を含む。
【００５８】
犠牲プラグ４２を除去することによって、第１下部コンタクトホール３３ａに周辺ゲートスタックＰＧＳの金属膜が露出され、第２下部コンタクトホール３３ｂにダミー不純物領域１５が露出される。ダミー不純物領域１５は犠牲プラグ４２を除去するための蝕刻ガス（エッチングガス）又はエッチャントによってソース及びドレーン不純物領域１３が損傷されることを防止する。例えば、犠牲プラグ４２はポリシリコン膜２３からなされ、ポリシリコン膜２３を蝕刻する間にダミー不純物領域１５はソース及びドレーン不純物領域１３が形成された基板１０の一部が蝕刻されることを減少させる。
【００５９】
図１及び図２Ｉを参照すれば、連結領域ＣＮＲでセルコンタクトホール５０ｃ内にセルコンタクトプラグＣＰＬＧが形成され、周辺回路領域ＰＣＲで下部及び上部コンタクトホール３３ａ、３３ｂ、５０ａ、５０ｂ内に周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂが形成される。
【００６０】
セルコンタクトプラグＣＰＬＧ及び周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂを形成することは、上部及び下部コンタクトホール５０ａ、５０ｂ、３３ａ、３３ｂ及びセルコンタクトホール５０ｃ内にバリアー金属膜及び金属膜を順に蒸着すること及び第１層間絶縁膜６０の上面が露出されるように平坦化工程を遂行することを含む。ここで、バリアー金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜からなされることができる。金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質からなされる。実施形態によれば、セルコンタクトプラグＣＰＬＧ及び周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂが同時に形成されるので、セルコンタクトプラグＣＰＬＧの上面は周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの上面と実質的に共面をなすことができる。さらに、上部及び下部コンタクトホール５０ａ、５０ｂ、３３ａ、３３ｂ内に１回に金属膜が満たされるので、周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々は境界面無しで第１層間絶縁膜６０、上部平坦絶縁膜５０、及び周辺絶縁パターン３５を連続的に貫通する。
【００６１】
セルコンタクトプラグＣＰＬＧは第１層間絶縁膜６０及び上部平坦絶縁膜５０を貫通して電極ＥＬの端部に各々接続される。コンタクトプラグＰＬＧの垂直的長さはセルアレイ領域ＣＡＲに隣接するほど、減少される。
【００６２】
周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂは周辺ゲートスタックＰＧＳのゲート金属膜２５と接触する第１周辺コンタクトプラグＰＰＬＧａ及びソース及びドレーン不純物領域１３と電気的に連結される第２周辺コンタクトプラグＰＰＬＧｂを含む。ここで、第２周辺コンタクトプラグＰＰＬＧｂの底面は基板１０の上面より下に位置し、ダミー不純物領域１５と接触する。
【００６３】
第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂは第１層間絶縁膜６０、上部平坦絶縁膜５０、及び周辺絶縁パターン３５を連続的に貫通し、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの幅が周辺絶縁パターン３５と上部平坦絶縁膜５０との境界で異なる。言い換えれば、各々の第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々は周辺絶縁パターン３５を貫通する下部部分Ｐ１及び下部部分Ｐ１から連続的に延長されて上部平坦絶縁膜５０及び第１層間絶縁膜６０を貫通する上部部分Ｐ２を含む。ここで、上部部分Ｐ２の垂直的長さ（即ち、基板１０の上面に対して垂直になる方向での長さ）は下部部分Ｐ１の垂直的長さより大きい。下部及び上部部分Ｐ１、Ｐ２の各々は上部から下部に行くほど、減少する幅を有し、下部部分Ｐ１の上部幅は上部部分Ｐ２の下部幅より大きい。
【００６４】
図１及び図２Ｊを参照すれば、第１層間絶縁膜６０上にセルコンタクトプラグＣＰＬＧ及び第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂを覆う第２層間絶縁膜７０が形成される。
【００６５】
第２層間絶縁膜７０内にビットラインコンタクトプラグＢＰＬＧ、連結コンタクトプラグＣＮＴ、及び周辺連結コンタクトプラグＰＣＮＴが形成される。
【００６６】
ビットラインコンタクトプラグＢＰＬＧはセルアレイ領域ＣＡＲの第２層間絶縁膜７０を貫通して垂直構造体ＶＳに各々接続される。連結コンタクトプラグＣＮＴが連結領域ＣＮＲの第２層間絶縁膜７０を貫通してセルコンタクトプラグＣＰＬＧに各々接続される。周辺連結コンタクトプラグＰＣＮＴが周辺回路領域ＰＣＲの第２層間絶縁膜７０を貫通して第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂに各々接続される。
【００６７】
続いて、第２層間絶縁膜７０上にビットラインＢＬ、連結配線ＩＣＬ、及び周辺配線ＰＣＬが形成される。ビットラインＢＬはセルアレイ領域ＣＡＲの第２層間絶縁膜７０上で第２方向Ｄ２に延長され、ビットラインコンタクトプラグＢＰＬＧと連結される。連結配線ＩＣＬは連結領域ＣＮＲの第２層間絶縁膜７０上に連結コンタクトプラグＣＮＴと連結される。周辺配線ＰＣＬは周辺回路領域ＰＣＲの第２層間絶縁膜７０上で周辺連結コンタクトプラグＰＣＮＴと連結される。
【００６８】
図３Ａ乃至図３Ｃは本発明の実施形態に係る３次元半導体メモリ装置の一部分を拡大した図面であって、図２ＪのＡ部分を示す。
【００６９】
図３Ａを参照すれば、ダミー不純物領域１５がソース及びドレーン不純物領域１３内に局所的に形成される。即ち、ダミー不純物領域１５の幅はソース及びドレーン不純物領域１３の幅より小さい。第２周辺コンタクトプラグＰＰＬＧｂの底面がダミー不純物領域１５と直接接触し、ソース及びドレーン不純物領域１３と離隔される。ダミー不純物領域１５は第２周辺コンタクトプラグＰＰＬＧｂで基板１０内にリセスされた部分を囲む。
【００７０】
図３Ｂを参照すれば、ダミー不純物領域１５がソース及びドレーン不純物領域１３の上部領域に形成される。即ち、ダミー不純物領域１５の深さは前記ソース及びドレーン不純物領域１３の深さより浅い。第２周辺コンタクトプラグＰＰＬＧｂの底面はダミー不純物領域１５内に位置して、ソース及びドレーン不純物領域１３と離隔される。
【００７１】
図３Ｃに図示された実施形態で、ダミー不純物領域１５は省略されてもよい。このような場合、第２周辺コンタクトプラグＰＰＬＧｂがソース及びドレーン不純物領域１３と直接接触する。
【００７２】
他の例として、第２周辺コンタクトプラグＰＰＬＧｂがソース及びドレーン不純物領域１３と直接接触し、ここで、ソース及びドレーン不純物領域１３内に第１不純物（例えば、ボロン（Ｂ）又はリン（Ｐ））と第２不純物（例えば、炭素（Ｃ）、窒素（Ｎ）、又は弗素（Ｆ））が混在（ｃｏ‐ｄｏｐｅｄ）されている。
【００７３】
図４Ａ及び図４Ｂは図２ＪのＢ部分を拡大した図面である。
【００７４】
図４Ａ及び図４Ｂを参照すれば、第２周辺コンタクトプラグＰＰＬＧｂで下部及び上部部分Ｐ１、Ｐ２の各々は上部から下部に行くほど、減少する幅を有する。第２周辺コンタクトプラグＰＰＬＧｂで下部部分Ｐ１の上部幅Ｗ１は上部部分Ｐ２の下部幅Ｗ２より大きい。したがって、第２周辺コンタクトプラグＰＰＬＧｂは周辺絶縁パターン３５と上部平坦絶縁膜５０との間の境界で変曲点を有する。そして、上部平坦絶縁膜５０の底面は第２周辺コンタクトプラグＰＰＬＧｂの下部部分Ｐ１の上面一部を直接覆う。
【００７５】
第２周辺コンタクトプラグＰＰＬＧｂの上部部分Ｐ２は、図４Ａに図示されたように、第２周辺コンタクトプラグＰＰＬＧｂの下部部分Ｐ１と垂直的に整列される。これと異なりに、第２周辺コンタクトプラグＰＰＬＧｂの上部部分Ｐ２は、図４Ｂに図示されたように、第２周辺コンタクトプラグＰＰＬＧｂの下部部分Ｐ１とずれるように配置されてもよい。言い換えれば、第２周辺コンタクトプラグＰＰＬＧｂの上部部分Ｐ２は下部部分Ｐ１から連続的に延長され、上部部分Ｐ２の中心が下部部分Ｐ１の中心とずれる。
【００７６】
図５は図２ＪのＣ部分を拡大した図面である。
【００７７】
図５を参照すれば、垂直構造体ＶＳの各々は下部半導体パターンＬＳＰ及び上部半導体パターンＵＳＰを含む。
【００７８】
下部半導体パターンＬＳＰは、垂直ホールに露出された基板１０シード層（ｓｅｅｄ  ｌａｙｅｒ）として使用する選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ；ＳＥＧ）工程を遂行して形成される。したがって、下部半導体パターンＬＳＰは垂直ホールの下部領域を満たすピラー（ｐｉｌｌａｒ）形態に形成される。下部半導体パターンＬＳＰは単結晶又は多結晶シリコンで形成されるが、これに限定されない。例えば、下部半導体パターンＬＳＰは炭素ナノ構造物、有機半導体物質、及び化合物半導体で形成されてもよい。
【００７９】
上部半導体パターンＵＳＰは下部半導体パターンＬＳＰが形成された垂直ホール内に形成される。上部半導体パターンＵＳＰは下部半導体パターンＬＳＰと接触する。
【００８０】
より詳細に、図５を参照すれば、上部半導体パターンＵＳＰは第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。第１半導体パターンＳＰ１は下部半導体パターンＬＳＰと接続され、下端が閉じたパイプ形態又はマカロニ形態である。このような形態の第１半導体パターンＳＰ１の内部は埋め込み絶縁パターンＶＩで満たされる。また、第１半導体パターンＳＰ１は第２半導体パターンＳＰ２の内壁と下部半導体パターンＬＳＰの上面と接触される。即ち、第１半導体パターンＳＰ１は第２半導体パターンＳＰ２と下部半導体パターンＬＳＰとを電気的に連結する。
【００８１】
上部半導体パターンＵＳＰはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はこれらの混合物を含み、不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。また、水平半導体層１００は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
【００８２】
実施形態によれば、上部半導体パターンＵＳＰを形成する前に、垂直ホール内に図５に図示されたように、垂直絶縁パターンＶＰが形成される。即ち、垂直絶縁パターンＶＰは電極ＥＬと垂直構造体ＶＳとの間で絶縁膜ＩＬＤと垂直構造体の間に垂直的に延長される。また、水平絶縁パターンＨＰは電極ＥＬと第１ブロッキング絶縁膜ＢＬＫ１との間で電極ＥＬの上部面及び下部面に水平的に延長される。
【００８３】
垂直絶縁パターンＶＰは１つの薄膜又は複数の薄膜で構成される。本発明の実施形態で、垂直絶縁パターンＶＰはＮＡＮＤフラッシュメモリ装置のメモリ要素として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。例えば、電荷格納膜はトラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）を含む絶縁膜である。さらに具体的に、電荷格納膜ＣＩＬはシリコン窒化膜、シリコン酸化窒化、膜、シリコン−豊富窒化膜（Ｓｉ−ｒｉｃｈ  ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ  ｔｒａｐ  ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは電荷格納膜ＣＩＬより大きいバンドギャップを有する物質の中での１つであり、ブロッキング絶縁膜ＢＬＫはアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜である。
【００８４】
これと異なりに、垂直絶縁パターンＶＰは相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含む。
【００８５】
図６Ａ及び図６Ｂは本発明の多様な実施形態に係る３次元半導体メモリ装置の周辺回路領域を示す平面図である。
【００８６】
説明を簡易にするために、図２Ａ乃至図２Ｊを参照して説明された製造方法によって形成された３次元半導体メモリ装置と同一な技術的特徴に対する説明は省略される。
【００８７】
図６Ａ及び図６Ｂを参照すれば、周辺回路領域ＰＣＲで、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々は、先に説明したように、下部部分Ｐ１及び上部部分Ｐ２を含む。
【００８８】
図６Ａに図示された実施形態で、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々で、下部部分Ｐ１の上面は一方向に長軸を有する楕円形態を有することができる。したがって、各々の第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂで、下部部分Ｐ１と上部部分Ｐ２との間のミスアラインを防止する、或いは周辺絶縁パターン３５と上部平坦絶縁膜５０との間で第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂが切れることを防止することができる。
【００８９】
第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々で、下部部分Ｐ１の上面は、図６Ｂに図示されたように、多角形状を有してもよい。例えば、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの下部部分Ｐ１の上面は第１方向に延長される第１部分及び第２方向に延長される第２部分を含む。
【００９０】
図７Ａ乃至図７Ｈは本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【００９１】
説明を簡易にするために、先に図２Ａ乃至図２Ｊを参照して先に説明された３次元半導体メモリ装置の製造方法と同一な技術的特徴に対する説明は省略される。
【００９２】
図７Ａを参照すれば、周辺ゲートスタックＰＧＳ及びソース及びドレーン不純物領域１３が形成された基板１０の全面を覆うバッファ絶縁膜１１及び下部犠牲膜が順に形成される。
【００９３】
下部犠牲膜は基板１０の上面及び周辺ゲートスタックＰＧＳをコンフォーマルに覆う。下部犠牲膜はバッファ絶縁膜１１に対して蝕刻選択性を有する物質で形成される。バッファ絶縁膜１１は下部犠牲膜と基板１０との間で下部犠牲膜と周辺ゲートスタックＰＧＳとの間に延長される。バッファ絶縁膜１１はシリコン酸化膜であり、熱酸化工程又は蒸着工程を利用して形成される。
【００９４】
実施形態によれば、周辺回路領域ＰＣＲと連結領域ＣＮＲとの間で下部犠牲膜の一部分を蝕刻する。したがって、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲ上に下部犠牲パターンＬＳＬが形成され、周辺回路領域ＰＣＲ上にダミー犠牲パターンＤＳＬが形成される。
【００９５】
続いて、基板１０の全面を覆う下部平坦絶縁膜２０が形成される。下部平坦絶縁膜２０は均一な厚さを有し、下部犠牲パターンＬＳＬ及びダミー犠牲パターンＤＳＬ上に蒸着される。下部平坦絶縁膜２０は平坦化工程によって平坦な上面を有し、下部平坦絶縁膜２０の上面はダミー犠牲パターンＤＳＬの最上面と実質的に共面をなす。
【００９６】
図７Ｂを参照すれば、下部平坦絶縁膜２０及びダミー犠牲パターンＤＳＬを貫通する下部コンタクトホール３３ａ、３３ｂが形成される。下部コンタクトホール３３ａ、３３ｂは周辺ゲートスタックＰＧＳを露出させる第１下部コンタクトホール３３ａ及びソース及びドレーン不純物領域１３を各々露出させる第２下部コンタクトホール３３ｂを含む。
【００９７】
下部コンタクトホール３３ａ、３３ｂを形成した後、先に図２Ｂを参照して説明したように、ソース及びドレーン不純物領域１３上に第２不純物（例えば、炭素（Ｃ）、窒素（Ｎ）又は弗素（Ｆ））をドーピングしてダミー不純物領域１５になる。
【００９８】
図７Ｃを参照すれば、各々の下部コンタクトホール３３ａ、３３ｂ内に犠牲プラグ４２及び犠牲埋め込みパターン４４が形成される。
【００９９】
一例で、犠牲プラグ４２の上面及び犠牲埋め込みパターン４４の上面は下部平坦絶縁膜２０の上面と実質的に共面をなす。犠牲プラグ４２は下部平坦絶縁膜２０及びダミー犠牲パターンＤＳＬに対して蝕刻選択性を有する物質で形成される。
【０１００】
図７Ｄを参照すれば、下部平坦絶縁膜２０上に垂直的に交互に積層された犠牲膜ＳＬ及び絶縁膜ＩＬＤを含むモールド構造体１１０が形成される。
【０１０１】
モールド構造体１１０は連結領域ＣＮＲの下部平坦絶縁膜２０上で階段式構造を有する。モールド構造体１１０を形成する時、周辺回路領域ＰＣＲのダミー犠牲パターンＤＳＬが露出されるか、或いは周辺回路領域ＰＣＲの犠牲プラグ４２の上面が露出されてもよい。
【０１０２】
図７Ｅを参照すれば、モールド構造体１１０を形成した後、基板１０の全面に上部平坦絶縁膜５０が形成される。上部平坦絶縁膜５０はセルアレイ領域ＣＡＲで周辺回路領域ＰＣＲに延長され、実質的に平坦な上面を有する。
【０１０３】
上部平坦絶縁膜５０を形成した後、先に図２Ｆを参照して説明したように、垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳが形成される。この実施形態で、垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳはモールド構造体１１０、下部平坦絶縁膜２０、下部犠牲パターンＬＳＬ、及びバッファ絶縁膜１１を貫通して基板１０と連結される。
【０１０４】
図７Ｆを参照すれば、下部犠牲パターンＬＳＬ及び犠牲膜ＳＬを電極ＥＬに代替することによって電極構造体ＳＴが形成される。下部犠牲パターンＬＳＬ及び犠牲膜ＳＬを電極ＥＬに代替する工程は、先に図２Ｇを参照して説明したように、トレンチを形成すること、トレンチに露出された下部犠牲パターンＬＳＬ及び犠牲膜ＳＬを除去してゲート領域を形成すること、及びゲート領域内に電極ＥＬを各々形成することを含む。
【０１０５】
電極構造体ＳＴを形成した後、第１層間絶縁膜６０及び上部平坦絶縁膜５０をパターニングして連結領域ＣＮＲにセルコンタクトホール５０ｃ及び周辺回路領域ＰＣＲに上部コンタクトホール５０ａ、５０ｂが形成される。
【０１０６】
上部平坦絶縁膜５０に上部コンタクトホール５０ａ、５０ｂを形成する時、犠牲埋め込みパターン４４が除去されて犠牲プラグ４２が露出される。セルコンタクトホール５０ｃは連結領域ＣＮＲで電極ＥＬの終端部分を各々露出させ、最下層の電極ＥＬを露出させるセルコンタクトホールは第１層間絶縁膜６０、上部平坦絶縁膜５０、及び下部平坦絶縁膜２０を貫通する。
【０１０７】
続いて、上部コンタクトホール５０ａ、５０ｂに露出された犠牲プラグ４２を除去することによって、ダミー不純物領域１５が下部コンタクトホール３３ａ、３３ｂに露出される。ここで、犠牲プラグ４２は下部平坦絶縁膜２０及びダミー犠牲パターンＤＳＬに対して蝕刻選択性を有する蝕刻レシピを利用して蝕刻される。犠牲プラグ４２を除去する蝕刻工程によって下部コンタクトホール３３ａ、３３ｂによって基板１０が露出され、犠牲プラグ４２を蝕刻する間にダミー不純物領域１５は下部コンタクトホール３３ａ、３３ｂによって露出された基板１０が蝕刻又は損傷されることを防止する。
【０１０８】
図７Ｇを参照すれば、連結領域ＣＮＲでセルコンタクトホール５０ｃ内にセルコンタクトプラグＣＰＬＧが形成され、周辺回路領域ＰＣＲで下部及び上部コンタクトホール３３ａ、３３ｂ、５０ａ、５０ｂ内に第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂが形成される。
【０１０９】
第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々は、図２Ｉを参照して説明したように、下部平坦絶縁膜２０を貫通する下部部分Ｐ１及び下部部分Ｐ１で連続的に延長され、上部平坦絶縁膜５０及び第１層間絶縁膜６０を貫通する上部部分Ｐ２を含む。
【０１１０】
この実施形態で、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの下部部分Ｐ１の上面は最下層電極ＥＬとその直ちに上の電極ＥＬとの間に位置する。第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの上面は下部半導体パターンＬＳＰの上面より上に位置する。
【０１１１】
図７Ｈを参照すれば、第２層間絶縁膜７０がセルコンタクトプラグＣＰＬＧ及び第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの上面を覆い、第１層間絶縁膜６０上に形成される。
【０１１２】
先に説明したように、第２層間絶縁膜７０内にビットラインコンタクトプラグＢＰＬＧ、連結コンタクトプラグＣＮＴ、及び周辺連結コンタクトプラグＰＣＮＴが形成される。また、第２層間絶縁膜７０上にビットラインＢＬ、連結配線ＩＣＬ、及び周辺配線ＰＣＬが形成される。
【０１１３】
図８Ａ乃至図８Ｉは本発明の多様な実施形態に係る３次元半導体メモリ装置の製造方法を示す断面図である。
【０１１４】
説明を簡易にするために、先に図２Ａ乃至図２Ｊを参照して先に説明された３次元半導体メモリ装置の製造方法と同一な技術的特徴に対する説明は省略される。
【０１１５】
図８Ａ乃至図８Ｈに図示された実施形態によれば、ダミー不純物領域１５及び犠牲プラグ４２を形成することはモールド構造体１１０の一部分、即ち、下部モールド構造体１１０ａを形成した後に進行される。
【０１１６】
図８Ａを参照すれば、周辺回路領域ＰＣＲの基板１０上に周辺ロジック構造体ＰＳＴＲが形成される。ここで、周辺ロジック構造体ＰＳＴＲは周辺ゲートスタックＰＧＳ、ソース及びドレーン不純物領域１３、及び周辺絶縁パターン３５を含む。ここで、周辺絶縁パターン３５は周辺ゲートスタックＰＧＳ及びソース及びドレーン不純物領域１３を覆い、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲで基板１０を露出させる。
【０１１７】
図８Ｂを参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０上に下部モールド構造体１１０ａが形成される。
【０１１８】
下部モールド構造体１１０ａは基板１０上に垂直的に交互に積層された下部犠牲膜ＳＬａ及び下部絶縁膜を含む。下部モールド構造体１１０ａは周辺ロジック構造体ＰＳＴＲが形成された基板１０の全面上に下部犠牲膜ＳＬａ及び下部絶縁膜を交互に積層した後、下部犠牲膜ＳＬａ及び下部絶縁膜に対するトリミング工程を遂行して形成される。したがって、下部モールド構造体１１０ａは連結領域ＣＮＲで階段式構造を有する。
【０１１９】
これに加えて、下部モールド構造体１１０ａを形成する間に周辺絶縁パターン３５の側壁にダミースペーサーＤＳＰが形成される。ダミースペーサーＤＳＰは異方性蝕刻工程の時、蝕刻されなく残留する下部犠牲膜ＳＬａ及び下部絶縁膜の一部分からなされる。
【０１２０】
図８Ｃを参照すれば、基板１０の全面上に下部平坦絶縁膜２０が形成される。下部平坦絶縁膜２０は下部モールド構造体１１０ａと周辺ロジック構造体ＰＳＴＲとの間を満たし、実質的に平坦な上面を有する。
【０１２１】
下部平坦絶縁膜２０は基板１０の全面を覆う絶縁膜を形成した後、絶縁膜に対する平坦化工程を遂行して形成される。下部平坦絶縁膜２０は周辺ロジック構造体ＰＳＴＲを覆う。
【０１２２】
続いて、下部平坦絶縁膜２０及び周辺絶縁パターン３５を貫通する第１及び第２下部コンタクトホール３３ａ、３３ｂが形成される。第１及び第２下部コンタクトホール３３ａ、３３ｂを形成した後、先に説明したように、ソース及びドレーン不純物領域１３内にダミー不純物領域１５が形成される。
【０１２３】
図８Ｄを参照すれば、ダミー不純物領域１５を形成した後、第１及び第２下部コンタクトホール３３ａ、３３ｂ内に犠牲プラグ４２及び犠牲埋め込みパターン４４が形成される。
【０１２４】
図８Ｅを参照すれば、下部モールド構造体１１０ａ上に上部モールド構造体１１０ｂが形成される。
【０１２５】
上部モールド構造体１１０ｂは下部モールド構造体１１０ａ上に垂直的に交互に積層された上部犠牲膜ＳＬｂ及び上部絶縁膜ＩＬＤｂを含む。上部モールド構造体１１０ｂは基板１０の全面上に上部犠牲膜ＳＬｂ及び上部絶縁膜ＩＬＤｂを交互に積層した後、上部犠牲膜ＳＬｂ及び上部絶縁膜ＩＬＤｂに対するトリミング工程を遂行して形成される。上部モールド構造体１１０ｂは連結領域ＣＮＲで階段式構造を有する。
【０１２６】
上部モールド構造体１１０ｂを形成する時、周辺回路領域ＰＣＲの犠牲プラグ４２及び犠牲埋め込みパターン４４の上面を露出される。
【０１２７】
図８Ｆを参照すれば、周辺ロジック構造体ＰＳＴＲ及び下部平坦絶縁膜２０上に上部モールド構造体１１０ｂを覆う上部平坦絶縁膜５０が形成される。
【０１２８】
上部平坦絶縁膜５０を形成した後、下部及び上部モールド構造体１１０ａ、１１０ｂを貫通する垂直構造体ＶＳが形成される。一例で、垂直構造体ＶＳを形成することは、下部及び上部モールド構造体１１０ａ、１１０ｂを貫通して基板１０を露出させる垂直ホールを形成すること、及び各々の垂直ホール内に基板１０と接触する垂直半導体パターンを形成すること、及び垂直半導体パターンと下部及び上部モールド構造体１１０ａ、１１０ｂとの間に垂直絶縁パターンＶＰを形成することを含む。垂直構造体ＶＳを形成する時、先に説明したように、連結領域ＣＮＲで下部及び上部モールド構造体１１０ａ、１１０ｂを貫通するダミー垂直構造体ＤＶＳが形成されてもよい。
【０１２９】
図８Ｇを参照すれば、垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳを形成した後、第１層間絶縁膜６０が形成される。第１層間絶縁膜６０は上部平坦絶縁膜５０上で垂直構造体ＶＳ及びダミー垂直構造体ＤＶＳの上面を覆う。
【０１３０】
続いて、下部犠牲膜ＳＬａ及び上部犠牲膜ＳＬｂを電極ＥＬに代替することによって、基板１０上に垂直的に積層された電極ＥＬを含む電極構造体ＳＴが形成される。
【０１３１】
電極構造体ＳＴを形成した後、先に説明したように、第１層間絶縁膜６０及び上部平坦絶縁膜５０を貫通するセルコンタクトホール５０ｃ及び上部コンタクトホール５０ａ、５０ｂが形成される。セルコンタクトホール５０ｃは電極ＥＬの端部を各々露出させ、上部コンタクトホール５０ａ、５０ｂは犠牲プラグ４２を各々露出させる。
【０１３２】
続いて、上部コンタクトホール５０ａ、５０ｂに露出された犠牲プラグ４２を除去することによって、下部コンタクトホール３３ａ、３３ｂの内壁及びダミー不純物領域１５が露出される。
【０１３３】
図８Ｈを参照すれば、連結領域ＣＮＲでセルコンタクトホール５０ｃ内にセルコンタクトプラグＣＰＬＧが形成され、周辺回路領域ＰＣＲで下部及び上部コンタクトホール３３ａ、３３ｂ、５０ａ、５０ｂ内に第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂが形成される。第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの各々は、先に説明したように、下部部分Ｐ１及び上部部分Ｐ２を含む。実施形態で、第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの下部部分Ｐ１の垂直的長さは周辺絶縁パターン３５の厚さ及び下部平坦絶縁膜２０の厚さに応じて異なる。
【０１３４】
図８Ｉを参照すれば、第２層間絶縁膜７０がセルコンタクトプラグＣＰＬＧ及び第１及び第２周辺コンタクトプラグＰＰＬＧａ、ＰＰＬＧｂの上面を覆い、第１層間絶縁膜６０上に形成される。
【０１３５】
ビットラインコンタクトプラグＢＰＬＧ、連結コンタクトプラグＣＮＴ、及び周辺連結コンタクトプラグＰＣＮＴが、先に説明したように、第２層間絶縁膜７０内に形成される。また、ビットラインＢＬ、連結配線ＩＣＬ、及び周辺配線ＰＣＬが第２層間絶縁膜７０上に形成される。
【０１３６】
図９は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。図９を参照すれば、セルアレイ領域の基板１０上に第１及び第２電極構造体ＳＴ１、ＳＴ２が互いに離隔されて配置される。第１及び第２電極構造体ＳＴ１、ＳＴ２の各々は基板１０上に交互に積層された電極ＥＬ及び絶縁膜ＩＬＤを含む。一例で、第１及び第２電極構造体ＳＴ１、ＳＴ２は一方向に延長され、第１及び第２電極構造体ＳＴ１、ＳＴ２の間に埋め込み絶縁膜１２０が配置される。
【０１３７】
チャンネル構造体ＣＨＳは第１電極構造体ＳＴ１を貫通する第１垂直半導体柱ＶＳＰ１、及び第２電極構造体ＳＴ２を貫通する第２垂直半導体柱ＶＳＰ２、及び第１及び第２垂直半導体柱ＶＳＰ１、ＶＳＰ２を連結する水平半導体パターンＨＳＰを含む。
【０１３８】
第１及び第２垂直半導体柱ＶＳＰ１、ＶＳＰ２は第１及び第２電極構造体ＳＴ１、ＳＴ２を貫通する垂直ホール内に提供される。第１及び第２垂直半導体柱ＶＳＰ１、ＶＳＰ２の各々はそれの上端に導電パッドＤを含む。第１垂直半導体柱ＶＳＰ１はビットラインＢＬに連結され、第２垂直半導体柱ＶＳＰ２は共通ソースラインＣＳＬに連結される。
【０１３９】
水平半導体パターンＨＳＰは基板１０に形成された水平リセス領域内に提供される。水平半導体パターンＨＳＰは第１電極構造体ＳＴ１の下で第２電極構造体ＳＴ２の下に延長されて第１垂直半導体柱ＶＳＰ１及び第２垂直半導体柱ＶＳＰ２を水平的に連結する。
【０１４０】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【０１４１】
１０      基板
１１      バッファ絶縁膜
１２      素子分離膜
１３      ソース及びドレーン不純物領域
１５      ダミー不純物領域
２０      下部平坦絶縁膜
２１      周辺ゲート絶縁膜
２３      ポリシリコン膜
２５      ゲート金属膜
２７      ハードマスク膜
３１      蝕刻停止膜
３３      周辺絶縁膜
５０      上部平坦絶縁膜
６０      第１層間絶縁膜
７０      第２層間絶縁膜
１１０    モールド構造体
ＢＬ      ビットライン
ＢＰＬＧ  ビットラインコンタクトプラグ
ＣＡＲ    セルアレイ領域
ＣＨＳ    チャンネル構造体
ＣＮＲ    連結領域
ＣＰＬＧ  セルコンタクトプラグ
ＤＶＳ    ダミー垂直構造体
ＤＳＰ    ダミースペーサー
ＥＬ      電極ＥＬ
ＩＣＬ    連結配線
ＩＬＤ    絶縁膜
ＰＣＲ    周辺回路領域
ＰＣＬ    周辺配線
ＰＧＳ    周辺ゲートスタック
ＰＳＴＲ  周辺ロジック構造体
ＳＬ      犠牲膜
ＳＴ      電極構造体
ＶＳ      垂直構造体
【図１】
2018182319.tif 000003
【図２Ａ】
2018182319.tif 000004
【図２Ｂ】
2018182319.tif 000005
【図２Ｃ】
2018182319.tif 000006
【図２Ｄ】
2018182319.tif 000007
【図２Ｅ】
2018182319.tif 000008
【図２Ｆ】
2018182319.tif 000009
【図２Ｇ】
2018182319.tif 000010
【図２Ｈ】
2018182319.tif 000011
【図２Ｉ】
2018182319.tif 000012
【図２Ｊ】
2018182319.tif 000013
【図３Ａ】
2018182319.tif 000014
【図３Ｂ】
2018182319.tif 000015
【図３Ｃ】
2018182319.tif 000016
【図４Ａ】
2018182319.tif 000017
【図４Ｂ】
2018182319.tif 000018
【図５】
2018182319.tif 000019
【図６Ａ】
2018182319.tif 000020
【図６Ｂ】
2018182319.tif 000021
【図７Ａ】
2018182319.tif 000022
【図７Ｂ】
2018182319.tif 000023
【図７Ｃ】
2018182319.tif 000024
【図７Ｄ】
2018182319.tif 000025
【図７Ｅ】
2018182319.tif 000026
【図７Ｆ】
2018182319.tif 000027
【図７Ｇ】
2018182319.tif 000028
【図７Ｈ】
2018182319.tif 000029
【図８Ａ】
2018182319.tif 000030
【図８Ｂ】
2018182319.tif 000031
【図８Ｃ】
2018182319.tif 000032
【図８Ｄ】
2018182319.tif 000033
【図８Ｅ】
2018182319.tif 000034
【図８Ｆ】
2018182319.tif 000035
【図８Ｇ】
2018182319.tif 000036
【図８Ｈ】
2018182319.tif 000037
【図８Ｉ】
2018182319.tif 000038
【図９】
2018182319.tif 000039