(57)【要約】【課題】半導体集積回路のプロセス特性のバラツキによって生じる、出力バッファーの駆動能力のバラツキに対して、簡易な構成及び制御フローで、出力バッファーの駆動能力を切り換える事により、動的に適応的に信号波形整形が可能となる。【解決手段】半導体集積回路チップ内部のプロセス特性を検出するプロセスモニタ手段と、プロセス特性をコード化して記憶するコード記憶手段と、該プロセス特性コードを元にその半導体集積回路へ供給する電源の電圧を決定するＡＳＶ機能を実現する手段を備え、出力バッファーの駆動能力をソフト制御により選択可能な手段を備え、記憶手段に記憶した前記コード値を基に、出力バッファーのプロセス特性の駆動能力を推測して、出力バッファーの駆動能力の選択肢の中から適切な設定値を選択するように制御する事により、波形整形を行う事。【選択図】  図１
2018101716.tif 000002
【特許請求の範囲】
【請求項１】
以下の構成を含む、半導体集積回路の出力バッファーの制御方法；
出力バッファーの駆動能力を複数のレベルの中からソフト制御により選択可能な手段(108)を備え、
半導体集積回路チップ内部のプロセス特性または駆動電圧または温度を検知する手段を備え、
上記検知した値に応じて半導体集積回路の出力バッファーのプロセス特性の駆動能力を推測して、出力バッファーの選択肢の中から適切な設定値を選択する事により、波形整形を行う事を特徴とする。
【請求項２】
以下の構成を含む、半導体集積回路の出力バッファーの制御方法；
半導体集積回路チップ内部のプロセス特性を検出するプロセスモニタ手段（103）と、該プロセスモニタ手段（103）からの情報を元に、該半導体集積回路に供給すべき電源電圧値を算出して、コード化して記憶する電圧コード記憶手段（104）と、該コードを元にその半導体集積回路へ供給する電源の電圧を決定するＡＳＶ機能を実現する手段を備え、
出力バッファーの駆動能力をソフト制御により選択可能な手段を備え、
記憶手段に記憶した前記コード値を基に、出力バッファーのプロセス特性の駆動能力を推測して、出力バッファーの駆動能力の選択肢の中から適切な設定値を選択する事により、波形整形を行う事を特徴とする、半導体集積回路の出力バッファーの制御方法。
【請求項３】
以下の構成を含む、半導体集積回路の出力バッファーの制御方法；
ＤＤＲ３ＳＤＲＡＭインターフェース手段を備え、ＤＤＲ３ＳＤＲＡＭのZQ Calibration により検出した、ＤＤＲ３インターフェースの出力バッファー駆動能力を示す値に基づいて、他の出力バッファーの駆動能力を推測する手段を備え、
その結果から、出力バッファー駆動能力の選択肢の中から適切な設定値を選択する事により、波形整形を行う事を特徴とする、半導体集積回路の出力バッファーの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣ等の半導体集積回路の内部構造と制御に関して、出力バッファー駆動能力の制御方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高速動作と低消費電力との両立を目的として、動的に供給電圧や動作周波数を可変にするDVFS(Dynamic Voltage and Frequency Scaling)技術や、動作周波数応じて適切な電源電圧を供給するASV(Adaptive Supply Voltage)技術がある(例えば特許文献１〜３参照)。
【０００３】
ＡＳＶ技術とは、半導体集積回路の製造時のプロセスのバラツキに対応した供給電圧制御技術である。以下にＡＳＶ技術に関して簡単な説明を行う。半導体集積回路を製造する際の露光装置の状態などにより、出来上がった半導体集積回路のプロセス特性にはバラツキが発生する。そのプロセスのバラツキは、動作速度のバラツキとなって現れる。半導体製造メーカーでは、前記プロセスのバラツキが規定の範囲内である事を確認した半導体集積回路の出荷を行う事となる。ＡＳＶ技術とは、前記半導体集積回路の使用時に、製造時のプロセスのバラツキを考慮した供給電圧を設定する様に制御する技術となる。
【０００４】
半導体集積回路内のプロセスの状態を認識する為のプロセスモニタを持ち、その出力情報からその半導体集積回路のプロセス状態の認識を行う。標準より低速でしか動作できない半導体集積回路に対しては、目標となる動作周波数で正常に動作するように、供給電圧を上げて動作させる制御を行う。
【０００５】
標準より高速動作可能な半導体集積回路に対しては、目標となる動作周波数で正常に動作する範囲で供給電圧を下げて動作させる制御を行う。供給電圧を下げる事により、リーク電力は電圧に比例した削減効果が、ダイナミック電力は電圧の２乗に比例した削減効果が得られる事となる。
【０００６】
一般的に１つの半導体集積回路は複数の機能ブロックで構成されており、機能ブロック毎に其々異なる電源系統を供給する必要がある。前記ＡＳＶ機能は、前記複数の電源系統の中で特に厳密な制御が必要なＣＰＵブロックへ供給する電源に適用する場合が一般的である。
【０００７】
また一方、半導体集積回路の出力バッファーの駆動能力についても、前記プロセスのバラツキによって動作速度などの特性のバラツキが発生する。また半導体集積回路は、信号波形品質を確保するために、出力バッファーの駆動能力を選択できるようになっており、接続される負荷に応じてソフト制御により選択可能となっている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2009-10344号公報
【特許文献２】特開2013-37472号公報
【特許文献３】特許WO2008/114416号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＡＳＶ技術の構成では、半導体集積回路の製造時にＣＰＵ部のプロセスモニタの出力の認識を行い、その結果を元にチップ個体毎にその半導体集積回路のＣＰＵ部へ供給すべき電源の電圧を決定する。そして、その電圧値を電圧コードに変換して半導体集積回路内の記憶部分に格納して置く。
【００１０】
半導体集積回路の使用時には、まず基本となる電圧で半導体集積回路の起動を行った後、格納されている電圧コードを読み出すシーケンスを実行し、その後に前記シーケンスにより読み出した電圧コードを元にＣＰＵ部への供給電源の電圧の調整を行う。補正後の電源の電圧で安定した後に、通常のデータ処理が始められる事となる。
【００１１】
一方、半導体集積回路の出力バッファーの駆動能力についても、前記プロセスのバラツキによって特性のバラツキが生じてしまう。そのため信号波形整形が難しく、オーバーシュートやアンダーシュートがあったり電位が不足したりする場合がある。しかしながら、出力バッファーの駆動能力については、プロセスのバラツキに応じて複数の電圧コードを持つＡＳＶ機能は適用していない。前記複数の電源系統毎にそれぞれＡＳＶ機能を備える事は半導体集積回路の製造コストを上げてしまうためである。
【００１２】
また半導体集積回路は、信号波形品質を確保するために、出力バッファーの駆動能力を選択できるようになっており、接続される負荷に応じてソフト制御により選択可能となっている。しかしながら、バッファー駆動能力の選択を状況に応じて動的に変えるための判定手段は有していないため、半導体集積回路チップ個体毎のバッファー駆動能力のバラツキを動的に補正する事はできなかった。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の半導体集積回路の出力バッファーの制御方法は、
半導体集積回路の内部コアのプロセスの状態を検出するプロセスモニタ手段と、前記プロセスモニタ手段からの情報を元に、適するコア電源の電圧値を算出しコード化してチップ内に記憶する記憶手段を備え、そのコードを元にその半導体集積回路へ供給する電源の電圧を決定するＡＳＶ機能を備えた半導体集積回路の制御方法において、
記憶手段に記憶した前記コード値から、出力バッファーのプロセス特性のバラツキによる駆動能力のバラツキを推測して、出力バッファーの駆動能力の選択肢の中から適切な設定値を選択する事により、信号波形整形を行う事を特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体集積回路のプロセス特性のバラツキによって、出力バッファーの駆動能力に生じるバラツキに対して、簡易的な構成及び制御フローでの制御が可能となる。そしてその結果、オーバーシュートやアンダーシュートの抑制や、入力電位の不足防止なども可能となり、動的に信号波形整形が可能となる。
【図面の簡単な説明】
【００１５】
【図１】本特許の実施例における供給電圧制御機構の構成を示す図である
【図２】本特許の実施例におけるＭＦＰの全体構成を示す図である
【図３】本特許の実施例におけるモニタ回路から出力されるクロックの周波数と、補正後電圧、電圧コードの対応を示す図である。
【図４】ＡＳＩＣ製造時のプロセス速度解析フローを示した図である。
【図５】製品動作時のプロセス速度解析フローを示した図である。
【図６】製品使用時の電源供給部（１２０）から出力される電圧値と電源オンからの時間の関係を示す図である。
【図７】本特許の実施例におけるＡＳＩＣの出力バッファーの波形を示す図である。
【図８】本特許の実施例におけるＡＳＩＣの出力バッファーの波形を示す図である。
【図９】本特許の実施例におけるＡＳＩＣの出力バッファーの選択フローを示した図である。
【図１０】本特許の実施例におけるＡＳＩＣの出力バッファーの選択方法の一例を示す表である。
【図１１】本特許の実施例におけるＡＳＩＣの出力バッファーの内部構成を示す図である。
【図１２】本特許の実施例におけるＡＳＩＣの出力バッファーセレクター値とバッファー強度の対応表である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について図面を用いて説明する。
＜第一の実施例＞
本実施例では、ＡＳＶ技術をスキャン、プリント、コピー等を行う画像形成複合装置（以降ＭＦＰと称する）に適応した場合の例をあげる。
【００１７】
図１は本発明の実施例における、ＡＳＶ技術を使用したＭＦＰ制御ユニット内のＡＳＩＣとその電源供給手段の構成を表した図である。ＡＳＩＣ（１０１）は、ＣＰＵ（１０２）、プロセスモニタ回路（１０３）、電圧コード保持部（１０４）、電圧コードインターフェース部（１０５）、各種データ処理回路（１０６）、入出力バッファー（１０７）、で構成される。ＡＳＩＣ（１０１）の通常動作時には、データ入力信号が入力され、内部のデータ処理回路（１０６）によって、入力されたデータに対して様々な処理が行われ、データ出力信号として出力される事となる。
【００１８】
プロセスモニタ回路（１０３）は、ＡＳＩＣ（１０１）を製造する際の製造条件や半導体の材料などからくる、ＡＳＩＣ（１０１）内の回路の動作速度のバラツキを検出し、出力を行うものである。詳細な説明は後に行う事とする。電源供給制御部（１２０）は、ＡＳＩＣ（１０１）やその他の電気回路が動作する為の電源を複数系統供給する。ＡＳＩＣ（１０１）に供給する電源系統も複数の電源系統が必要である。
【００１９】
ここで、電源供給１はＡＳＩＣ内部のＣＰＵ部を駆動するための電源であり、ＡＳＶ対応しているものとする。本実施例では、１．００Ｖ〜１．１４Ｖの範囲を想定している。電源供給２〜５はＡＳＩＣ内部の各種データ処理回路部や入出力バッファー部を駆動するための電源であり、ＡＳＶ非対応である。具体的には、画像処理回路部（１０６）の駆動電源電圧１．１Ｖであったり、ＲＯＭ（１１１）の１つであるｅＭＭＣのインターフェース用の駆動電源電圧１．８Ｖであったりする。
【００２０】
また、ＲＡＭ（１１２）の１つであるＤＤＲ３ＳＤＲＡＭ用の駆動電源電圧１．５Ｖであったり、ＲＡＭ（１１２）の１つであるＨＤＤ用の駆動電源電圧２．５Ｖであったりする。また、ＬＡＮのＲＧＭＩＩインターフェース用の駆動電源電圧１．８Ｖであったりする。また、その他のＩＯポート用ＩＯバッファー駆動用の電源電圧３．３Ｖであったりする。
【００２１】
テスター装置（１３０）は、ＭＦＰの構成としては含まれず、ＡＳＶ技術を実行するにあたり、ＡＳＩＣ（１０１）内のプロセス状態の解析、ＡＳＩＣ（１０１）を使用する時の電源電圧（以降、補正後電源電圧とする）の決定及び、補正後電源電圧の情報をＡＳＩＣ（１０１）内に格納する為の装置となる。詳細な説明は後に行う事とする。
【００２２】
製造時のバラツキにより、高速動作ができないチップとなっている場合、プロセスモニタ回路（１０３）は低速で動作することとなるため、モニタ信号として出力されるクロックの周期は長くなり、低い周波数のクロックが出力される事となる。  ＡＳＩＣ製造元がＡＳＩＣ（１０１）を出荷する際のテスト時には、ＡＳＩＣ（１０１）にテスター装置（１３０）の接続を行い、プロセス速度以外にも様々なテストを実施する。
【００２３】
テスター装置（１３０）は、プロセスモニタ回路（１０３）からの情報により、チップの動作速度を算出し、そのチップに対して、電源電圧が何ボルトまで電圧を下げても、想定したスピードでの処理が可能かの判断を行う。テスター装置（１３０）は、前記判断を行ったうえで、そのチップが想定したスピードでの動作可能な電圧値を電圧コードに変換し、ＡＳＩＣ（１０１）内の電圧コード保持部（１０４）へ格納する。
【００２４】
図３は、第一の実施例におけるモニタ回路（１０３）から出力されるクロックの周波数と、補正後電圧、電圧コードの対応を示す図である。図２におけるＡＳＩＣ（１０１）から出力されるモニタ出力信号は、ある特定の周波数のクロック信号であり、そのクロック信号の周波数が高い場合は、高速で動作可能なチップ、低い場合は低速でしか動作できないチップという認識が可能となる。そして、高速で動作可能なチップの場合には、基準とする電源電圧より多少低い電圧でも基準電圧供給時と同等なスピードでの処理が可能という事となる。
【００２５】
また、低速でしか動作できないチップに関しては、基準電圧より多少高めの電圧を供給する事で、基準電圧供給時と同等なスピードでの処理が可能という事となる。基準電圧を１.０６Ｖとして供給した場合に、プロセスのバラツキの中心となった場合には、モニタ出力信号から出力されるクロックの周波数が２００ＭＨｚであったとすると、基準周波数が２００ＭＨｚとなる。上記の場合に、チップは所望とするスピードでの処理が可能であるとする。
【００２６】
モニタ出力信号から出力されるクロックの周波数が、２０２ＭＨｚ、２０４ＭＨｚ、２０６ＭＨｚ、２０８ＭＨｚと、基準より高い周波数のクロックが出力されている場合には、基準電圧よりも低い電源電圧を供給しても、チップは所望とするスピードでの処理が可能という事となる。
【００２７】
本実施例では、２０２ＭＨｚの場合は１．０４Ｖ、２０４ＭＨｚの場合は１．０２Ｖ、２０６ＭＨｚの場合は１．００Ｖ、の各供給電圧で、チップは所望とするスピードでの処理が可能という事とする。またその逆に、モニタ出力信号から出力されるクロックの周波数が、１９８ＭＨｚ、１９６ＭＨｚ、１９４ＭＨｚ、１９２ＭＨｚと、基準より低い周波数のクロックが出力されている場合には、基準電圧よりも高い電圧を供給して、所望とするスピードでの処理が可能な状態にする必要がある。
【００２８】
本実施例では、１９８ＭＨｚの場合は１.０８Ｖ、１９６ＭＨｚの場合は１.１０Ｖ、１９４ＭＨｚの場合は１.１２Ｖ、２０８ＭＨｚの場合は１.１４Ｖの各供給電圧で、チップは所望とするスピードでの処理が可能という事とする。ただし本実施例では、チップへの供給電圧が１.１４Ｖを超える電圧を供給する事が出来ない事とする。よって、モニタ出力信号から出力されるクロックの周波数が１９２ＭＨｚ未満の場合には、そのチップは出荷できない不良品との判断をする事とする。
【００２９】
以上のように、モニタ出力信号から出力されるクロックの周波数と、そのチップに供給する電源電圧が関係づけられる事とする。そして、ＡＳＩＣ製造時には、各チップの供給電圧をそれぞれのチップの電圧コード保持部（１０４）に格納する事となる。本実施例では、電圧コード保持部（１０４）は、３ビット幅のヒューズ回路を想定しており、前記各チップの供給電圧となる補正電圧値である１．００Ｖから１.１４Ｖを３ビットの電圧コードへと変換して、電圧コード保持部（１０４）に格納する事とする。
【００３０】
本実施例では、１．００Ｖの場合には１１１、１．０２Ｖの場合には１１０、１．０４Ｖの場合には１０１、１．０６Ｖの場合には１００、１.０８Ｖの場合には０１１、１.１０Ｖの場合には０１０、１.１２Ｖの場合には００１、１.１４Ｖの場合には０００、を各補正電圧値の電圧コードとする。
【００３１】
プロセス速度解析フローの詳細を図４により説明を行う。このフローは、ＡＳＩＣ（１０１）内部のプロセス解析を行う為、図１のようにテスター装置（１３０）を接続した構成でフローの実行を行う事とする。このフローでは、ＡＳＩＣ（１０１）にプロセス解析フローを実行させるため、ＡＳＶモード設定信号をプロセス解析モードとなるように基板上での設定を予め行っておく。
【００３２】
テスター装置（１３０）の制御により、電源供給部（１２０）の電源をオンすると（Ｓ４０１）、電源供給部（１２０）から供給される電圧は、０Ｖから徐々に上がって行き、通常電圧レベルに達したところで（Ｓ４０３のＹｅｓ）、システムリセット解除される。（Ｓ４０４）。本実施例では、通常電圧レベルは、先に説明を行ったように、１.０６Ｖとする。
【００３３】
次に、モニタ回路１０３のリングオシレータはクロックの発振を開始し、ある特定の周波数のクロックがモニタ出力信号としてテスター装置（１３０）に出力される。（Ｓ４０５）。
【００３４】
本実施例では、標準的なクロック周波数は、先に説明を行ったように２００ＭＨｚとする。テスター装置（１３０）では、詳細な説明は行わないが、内部処理回路や内部のＣＰＵ等により、ＡＳＩＣ（１０１）から入力されたモニタ出力信号の解析を行い、補正後電圧レベルの電圧値を決定する（Ｓ４０６）。テスター装置（１３０）は、内部処理回路や内部のＣＰＵ等により、補正後電圧レベルの電圧値を電圧コードへと変換を行い、ＡＳＩＣ（１０１）の電圧コード保持部（１０４）へと電圧コード入力信号として格納される。（Ｓ４０７）。  以上が、プロセス解析フローの詳細となる。
【００３５】
図２は、本発明実施例の画像形成複合装置（ＭＦＰ）２００の電気的構成を示すブロック図である。図２において、制御部（ＣＰＵ）１０２は本ＭＦＰ２００の全体の動作を制御するものであり、各処理部の設定や画像データの入出力制御等を行う。ＲＯＭ１１１には、制御部１０２が実行するプログラムや各種のデータ等が格納されている。ＲＡＭ１１２には、制御部１０２が実行するプログラムが制御部１０２の制御の下に展開される。また更にＲＡＭ１１２は、制御部１０２のワークエリア及び、複写機能で使用する第１の画像用メモリ領域や、ファクシミリ機能で使用する第２の画像用メモリ領域としても利用される。
【００３６】
時計回路２１４は、時刻情報を出力するためのものであり、１次電池２１５により駆動される。操作部２０５は、画像処理装置をユーザーが操作するための各種キーからなり、表示部２０４は、画像処理装置を操作するための各種情報を表示する。ＦＡＸ通信部２２６はアナログ電話回線を介してＦＡＸ通信を行うものである。画像読み取り部２１０は原稿を読み取る画像読み取り手段である。画像形成部２１１は画像データを記録紙に記録出力する画像形成手段であり、複写動作の場合は画像読み取り手段２１０で読み取った画像データを記録出力し、プリント動作の場合はＰＣ２５０から転送された画像データを記録出力するものである。
【００３７】
画像処理部１０６ａは読み取った画像や記録出力する画像データの変換処理を行うものであり、データ処理部１０６ｂはシステム制御における各種データの変換処理を行うものである。符号化復号化手段１０６ｃは、画像読み取り手段２１０で読み取った画像データをＦＡＸ通信手段で送信する際に予め所定の方式で符号化したり、ＦＡＸ通信手段で受信した画像データをプリント出力する際に予め所定の方式で復号化したりする機能を有する。また更に符号化復号化手段１０６ｃは、複写動作をする際に複数ページの画像情報を一時的に蓄積するために符号化したり、印字出力する際に復号化したりする機能を有する。
【００３８】
ネットワーク通信手段２２７は、プリント出力するためにＰＣ２５０から画像データを受信したり、画像読み取り手段２１０で読み取った画像データをＰＣ２５０に転送したりするネットワーク通信手段である。該ネットワーク通信手段は、ＰＣからブラウザでＨＴＴＰ接続をして装置を操作するリモートユーザーインターフェース機能でも使用される。ＵＳＢ通信手段２２５は、プリント出力するためにＰＣ２５０から画像データを受信したり、画像読み取り手段２１０で読み取った画像データをＰＣ２５０に転送したりするＵＳＢ通信手段である。
【００３９】
内部バス２２０は、制御部１０２、ＲＯＭ１１１、ＲＡＭ１１２、操作部２０５、表示部２０４、ＦＡＸ通信部２２６、ネットワーク通信部２２７、画像読み取り部２１０、画像処理部１０６ａ、データ処理部１０６ｂ、符号化複合化手段１０６ｃ、画像形成部２１１、を接続する内部バスである。内部バス２２０は、アドレス信号を転送するアドレスバス、制御信号を転送するコントロールバス及び各種データを転送するデータバスの総称であり、複数の各種バスで構成されている。
【００４０】
電源ユニット２３１は、商用交流電源から供給された電力を直流電源に変換し、電源供給部１２０へ供給する。電源供給部１２０は入力された直流電源を装置内の各電子回路部が必要とする電源電圧に変換して供給する。
【００４１】
製品使用時のＡＳＶ動作フローの詳細を図５により説明を行う。このフローは、ＡＳＩＣ（１０１）を製品内に実装した後に行う為、図１にあるプロセスモニタ回路（１３０）は接続しない構成で、モニタ出力信号、電圧コード入力信号のやり取りも行われない。製品のメイン電源スイッチによってＭＦＰの電源が投入されると、それによって電源供給部（１２０）の電源がオンされる（Ｓ５０１）。
【００４２】
電源供給部（１２０）から供給される電圧は、０Ｖから徐々に上がって行き、Ｓ５０２で標準電圧に到達すると、サブＣＰＵがリセット解除され動作を開始する（Ｓ５０３）。次にＳ５０４で、サブＣＰＵが電圧コード保持部（１０４）から電圧コードを読み出す。次にＳ５０５で、電圧コードからＣＰＵ（１０２）の補正後電源電圧を特定して電源供給部（１２０）の電圧制御インターフェース部（１２１）へ電圧を設定する。本実施例では、前記電圧コードは「１１０」として格納されている事としているため、補正後電圧は１．０２Ｖが設定される事となる。
【００４３】
電圧供給部（１２０）は電圧設定を受けて電源供給１の出力電圧を変更する。ここでＡＳＶ非対応の電源供給２〜５については電圧は変更されない。Ｓ５０６で、電源電圧が補正後電圧に到達すると、次にＳ５０７で、ＣＰＵのシステムリセットが解除される。次にＳ５０８で、ＣＰＵが立ち上げ動作開始をする。Ｓ５０９で、ＣＰＵが立ち上げ完了すると、Ｓ５１０で、ＣＰＵが処理動作開始する。
【００４４】
図６は、製品使用時の電源供給部（１２０）から出力される電源供給１の電圧値と電源オンからの時間の関係を示す図である。電源がオン（ｔ１）されてから、供給電圧は徐々に上がっていき、標準電圧に到達する。ＡＳＶ制御が実施されると、本実施例では前記電圧コードは「１１０」として格納されている事としているため、補正後電圧は１．０２Ｖが設定され、供給電圧は徐々に下がって行き、補正後電圧レベルにて供給電圧値が安定した時点（ｔ２）の後、ＣＰＵがリセット解除され、ブート動作が開始される事になる。
【００４５】
図７は、本特許の実施例におけるＡＳＩＣの出力信号の波形を示す図である。図７（ａ）はＡＳＩＣとデバイスの接続を表す図であり、ＡＳＩＣの出力端子とデバイスの入力端子が0Ωの抵抗を介して接続されている事を表している。図７（ｂ）は、ＡＳＩＣの出力端子の駆動波形を表しており、内部インピーダンスと内部容量が無いものと仮定すれば、０Ｖ〜３．３Ｖの方形波が出力される例を表している。
【００４６】
図７（ｃ）は、デバイスの入力端子での波形を表しており、プリント基板上の信号線のインピーダンスとインダクタンス及び入力容量や反射により、０Ｖ〜３．３Ｖの範囲を超えてオーバーシュートやアンダーシュートが見られる例を表している。ここで示す様に、出力端では方形波でも、入力端では波形が乱れる場合がある。
【００４７】
一方、ＡＳＩＣの出力バッファーは駆動能力を選択できるようになっていて、接続される負荷に応じてソフト制御により選択可能となっている。ここでは、12mAバッファ、8mAバッファ、4mAバッファの、３種類の駆動能力が選択可能となっているものとしている。しかしながらまた、ＡＳＩＣのプロセスばらつきによって出力バッファーの駆動能力の差異が大きい。
【００４８】
図７（ｃ）は、ダンパー抵抗値を０Ωにした場合の各波形の例であり、オーバーシュートが大きい順に、ＡＳＩＣの出力バッファーの駆動能力が強いチップで、12mAバッファを選択した場合、8mAバッファを選択した場合、4mAバッファを選択した場合、次に、ＡＳＩＣの出力バッファーの駆動能力が弱いチップで、12mAバッファを選択した場合、8mAバッファを選択した場合、4mAバッファを選択した場合、の計６パターンの波形である。ここで、オーバーシュートが大きい順に上から４つは入力端の規格を満たさず、５つ目は規格を満たし、６つ目は立ち上がりの鈍りによる遅延が大きくて規格を満たさない。
【００４９】
図８は、本特許の実施例におけるＡＳＩＣの出力信号の波形を示す図である。図８（ａ）はＡＳＩＣとデバイスの接続を表す図であり、ＡＳＩＣの出力端子とデバイスの入力端子が５６Ωの抵抗を介して接続されている事を表している。図８（ｂ）は、ＡＳＩＣの出力端子の駆動波形を表しており、内部インピーダンスと内部容量が無いものと仮定すれば、０Ｖ〜３．３Ｖの方形波が出力される例を表している。
【００５０】
図８（ｃ）は、デバイスの入力端子での波形を表しており、プリント基板上の信号線のインピーダンスとインダクタンス及び入力容量や反射により、０Ｖ〜３．３Ｖの範囲を超えてオーバーシュートやアンダーシュートが見られる例を表している。ここで示す様に、ダンパー抵抗値を調整する事により、入力端の波形は整形する事が出来る。
【００５１】
また、ＡＳＩＣの出力バッファーは駆動能力を選択できるようになっていて、接続される負荷に応じてソフト制御により選択可能となっている。ここでは、12mAバッファ、8mAバッファ、4mAバッファの、３種類の駆動能力が選択可能となっているものとしている。
しかしながらまた、ＡＳＩＣのプロセスばらつきによって出力バッファーの駆動能力の差異が大きい。
【００５２】
図８（ｃ）は、ダンパー抵抗値を５６Ωにした場合の各波形の例であり、オーバーシュートが大きい順に、ＡＳＩＣの出力バッファーの駆動能力が強いチップで、12mAバッファを選択した場合、8mAバッファを選択した場合、4mAバッファを選択した場合、次に、ＡＳＩＣの出力バッファーの駆動能力が弱いチップで、12mAバッファを選択した場合、8mAバッファを選択した場合、4mAバッファを選択した場合、の計６パターンの波形である。ここで、オーバーシュートが大きい順に上から２つは規格を満たさず、３つ目と４つ目と５つ目は規格を満たし、６つ目は立ち上がりの鈍りによる遅延が大きくて規格を満たさない。
【００５３】
この例の場合、ＡＳＩＣの出力バッファーの駆動能力が強いチップであれば、4mAバッファを選択すれば規格を満たし、ＡＳＩＣの出力バッファーの駆動能力が弱いチップであれば、8mAバッファまたは12mAバッファを選択すれば規格を満たす事になる。しかしながら、１つ１つのＡＳＩＣについて、出力バッファーの駆動能力のバラツキを示すデータはＡＳＩＣには保持していない。従って、１つ１つのＡＳＩＣについて、バッファーの駆動能力の選択を替えるためには、出力バッファーの駆動能力を示すデータに相当するものが必要になる。
【００５４】
ここで、図１に示すＡＳＩＣの内部構造に関し、ＣＰＵ（１０２）は低電圧駆動のプロセスであり、例えば１．１Ｖ程度で駆動する。また入出力バッファー（１０７）はそれよりも高い電圧で、例えば３．３Ｖ程度で駆動するプロセスである。ＣＰＵ（１０２）と入出力バッファー（１０７）はチップダイ上の位置的にも離れている。そして本来はプロセスモニタ回路１０３はＣＰＵ１０２のプロセス速度をモニタするものであるが、ＣＰＵ（１０２）のプロセス速度と入出力バッファー（１０７）のバッファー駆動能力とに相関がある事が分かった。
【００５５】
また、ＲＡＭ１１２がＤＤＲ３−ＳＤＲＡＭである場合は、ZQ Calibration により、ＤＤＲ３インターフェースのＰＶＴ補正機能を備えている。このＤＤＲ３インターフェースの出力バッファー駆動能力は、他の出力バッファー（１０７）の駆動能力と相関がある事が分かった。そこで、ＡＳＶ電圧コード及び、ＤＤＲ３インターフェースのZQ Calibrationの値から、他の出力バッファーの駆動能力を推測する事が可能となる。そしてその結果から、出力バッファー駆動能力の選択肢の中から適切な設定値を選択する事により、波形整形が可能となる。
【００５６】
図９は本発明実施例の、ＡＳＶ電圧コード及び、DDR3 ZQ Calibrationの値から、他の出力バッファーの駆動能力を推測して、出力バッファー駆動能力の選択肢の中から適切な設定値を選択するフローである。Ｓ９０１でＭＦＰ装置の電源がオンされると、Ｓ９０２で図５で示したＡＳＶシーケンスを実施して装置の起動を開始する。システムを起動する過程で、次にＤＤＲ３ＳＤＲＡＭのZQ Calibrationを実施する（Ｓ９０３）。ＤＤＲ３ＳＤＲＡＭのZQ Calibrationが終わると、ＲＯＭ１１１からＲＡＭ１１２（ＤＤＲ３ＳＤＲＡＭ）にプログラムを展開する。
【００５７】
そしてＲＡＭ１１２（ＤＤＲ３ＳＤＲＡＭ）に展開されたプログラムにて動作する。次に、Ｓ９０４で、各出力バッファーに適する出力駆動能力を算出する。ここで例えば、ＡＳＶ電圧コードが００１の場合ＣＰＵのプロセス速度は最も遅いランクから２つめである事がわかり、これに係数（ａ）＝１をかけて値１を算出する。次に、ＤＤＲ３ＳＤＲＡＭのZQ Calibrationの補正値を参照して、この値が００１の場合、これに係数（ｂ）＝２をかけて値２を算出する。
【００５８】
次に、ＡＳＶ電圧コードから算出した値＝１と、ＤＤＲ３ＳＤＲＡＭのZQ Calibrationの補正値から算出した値＝２とを足して、判定値＝３を算出する。この判定値＝３という値は出力バッファーの駆動能力が非常に弱いという事を示しているので、出力バッファーの選択としては、もっとも強い12mAバッファーを選択する事になる。そして次に、Ｓ９０５で、出力バッファーの設定として12mAバッファーを選択する。実際には、各出力バッファーは接続先のデバイスに応じて元々標準の設定値が異なるので、１ポートづつ別に演算を行う事になる。
【００５９】
例えば単にＦＥＴのオンオフを行う様な低速の信号であれば、求められる状態遷移時間（スルーレート）も速くはないので、4mAバッファーを選択する事も可能である。また、例えばＲＧＭＩＩインターフェースの様に高速（125MHz）の信号の場合は、求められる状態遷移時間（スルーレート）も速いので、12mAバッファーを選択する事になる。
【００６０】
また、動作速度は、ＰＶＴ（プロセス、電圧、温度）によって変わってしまうので、必要に応じて適時DDR3/ ZQ Calibration を実施する。Ｓ９０６で、ZQ Calibration 値に変動がある可能性があるかどうかを検知して、ZQ Calibration 値に変動がある可能性があった場合は、Ｓ９０３に戻り、再度、DDR3/ ZQ Calibrationを行う。そしてＳ９０４以降同様に動作を行う。Ｓ９０６で、DDR3/ ZQ Calibration 値に変動がある可能性がない場合は、Ｓ９０７で通常動作を続けて、スタンバイ状態を維持する。
【００６１】
図１０は、本特許の実施例におけるＡＳＩＣの出力バッファーの選択結果の対応の一例を示す表である。ここでは、ＡＳＶ電源コードは８段階ある構成であり、DDR3/ ZQ CalibrationのWRのバッファー駆動能力の結果も８ランクに正規化した構成としている。
【００６２】
図１０において、ＡＳＶ電圧コードが０００の場合ＣＰＵのプロセス速度は最も遅いランクであり、これに係数（ａ）＝１をかけて、値（ａ）＝０を算出する。ＡＳＶ電圧コードが００１の場合ＣＰＵのプロセス速度は最も遅いランクから２つめであり、これに係数（ａ）＝１をかけて、値（ａ）＝１を算出する。ＡＳＶ電圧コードが０１０の場合は係数（ａ）＝１をかけて、値（ａ）＝２を算出する。ＡＳＶ電圧コードが０１１の場合は係数（ａ）＝１をかけて、値（ａ）＝３を算出する。
【００６３】
ＡＳＶ電圧コードが１００の場合は係数（ａ）＝１をかけて、値（ａ）＝４を算出する。ＡＳＶ電圧コードが１０１の場合は係数（ａ）＝１をかけて、値（ａ）＝５を算出する。ＡＳＶ電圧コードが１１０の場合は係数（ａ）＝１をかけて、値（ａ）＝６を算出する。ＡＳＶ電圧コードが１１１の場合は係数（ａ）＝１をかけて、値（ａ）＝７を算出する。
【００６４】
次に、ＤＤＲ３ＳＤＲＡＭのZQ Calibration結果のライト時のバッファー駆動能力の設定値を参照して、この値が０００の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝０を算出する。この値が００１の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝２を算出する。この値が０１０の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝４を算出する。この値が０１１の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝６を算出する。この値が１００の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝８を算出する。
【００６５】
この値が１０１の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝１０を算出する。この値が１１０の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝１２を算出する。この値が１１１の場合、これに係数（ｂ）＝２をかけて値（ｂ）＝１４を算出する。
【００６６】
次に、ＡＳＶ電圧コードから算出した値（ａ）と、ＤＤＲ３ＳＤＲＡＭのZQ Calibrationの結果から算出した値（ｂ）とを足して、ＡＳＩＣの出力バッファー駆動能力を決定するための判定値（ａ＋ｂ）を算出している。ここでは、出力ポート１は、２１≧（ａ＋ｂ）≧１５⇒4mAバッファーを選択し、１４≧（ａ＋ｂ）≧６⇒8mAバッファーを選択し、５≧（ａ＋ｂ）≧０⇒12mAバッファーを選択している。
【００６７】
出力ポート２は、２１≧（ａ＋ｂ）≧１６⇒4mAバッファーを選択し、１５≧（ａ＋ｂ）≧８⇒8mAバッファーを選択し、７≧（ａ＋ｂ）≧０⇒12mAバッファーを選択している。  出力ポート３は、２１≧（ａ＋ｂ）≧１０⇒4mAバッファーを選択し、９≧（ａ＋ｂ）≧０⇒8mAバッファーを選択している。  出力ポート４は、２１≧（ａ＋ｂ）≧１０⇒8mAバッファーを選択し、９≧（ａ＋ｂ）≧０⇒12mAバッファーを選択している。
【００６８】
図１０では、ＡＳＶ電圧コードから算出した値（ａ）と、ＤＤＲ３ＳＤＲＡＭのZQ Calibrationの結果から算出した値（ｂ）とを足して、ＡＳＩＣの出力バッファー駆動能力を決定するための判定値（ａ＋ｂ）を算出している例を示した。しかし、ＡＳＶ電圧コードから算出した値（ａ）だけでＡＳＩＣの出力バッファー駆動能力を決定するための判定値とする事も可能である。また、ＤＤＲ３ＳＤＲＡＭのZQ Calibrationの結果から算出した値（ｂ）だけで、ＡＳＩＣの出力バッファー駆動能力を決定するための判定値とする事も可能である。
【００６９】
図１１は、本特許の実施例におけるＡＳＩＣの入出力バッファー（１０７）の内部構成で、出力バッファーの駆動能力を複数のレベルの中からソフト制御により選択可能な手段（１０８）の構成を示す図である。1100は出力バッファーであり、HighまたはLowの電圧を出力する。1110は出力バッファーの駆動能力を切り換えるセレクター信号のbit0であり、1111は出力バッファーの駆動能力を切り換えるセレクター信号のbit1である。1101は出力バッファーのデータ入力である。1102はＡＳＩＣ（１０１）の出力端子である。
【００７０】
図１２は、本特許の実施例におけるＡＳＩＣの出力バッファーセレクター値とバッファー強度の対応表である。バッファー強度選択レジスタ値Drive select 0,1 = 0,0を設定すれば、バッファー駆動能力4mA bufferが選択される。バッファー強度選択レジスタ値Drive select 0,1 = 0,1を設定すれば、バッファー駆動能力8mA bufferが選択される。バッファー強度選択レジスタ値Drive select 0,1 = 1,0を設定すれば、バッファー駆動能力12mA bufferが選択される。バッファー強度選択レジスタ値Drive select 0,1 = 1,1は設定不可としている。
【符号の説明】
【００７１】
１０１  ＡＳＩＣ
１０２  ＣＰＵ
１０３  プロセスモニタ回路
１０４  電圧コード保持部
１０５  電圧コードインターフェース部
１０６  各種データ処理回路
１０７  入出力バッファー
１０１  ＡＳＩＣ
１０６  内部のデータ処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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