(57)【要約】【課題】外部接続部に設けられている線路と半導体チップの間でボンディングワイヤによって発生するインピーダンス不整合を低減し、半導体装置の特性が劣化するのを抑制する。【解決手段】半導体装置を、半導体チップ３と、半導体チップを実装する基板２と、基板上に設けられた外部接続部１と、半導体チップと外部接続部とを接続するボンディングワイヤ４とを備えるとものし、外部接続部を、外部に接続される線路６と、ボンディングワイヤが接続され、線路よりもインピーダンスが低い低インピーダンス線路７とを備えるものとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップを実装する基板と、
前記基板上に設けられた外部接続部と、
前記半導体チップと前記外部接続部とを接続するボンディングワイヤとを備え、
前記外部接続部は、外部に接続される線路と、前記ボンディングワイヤが接続され、前記線路よりもインピーダンスが低い低インピーダンス線路とを備えることを特徴とする半導体装置。
【請求項２】
前記外部接続部は、前記半導体チップの側の下側が空洞になるように掘り込まれた掘込部を備え、
前記低インピーダンス線路は、前記掘込部の上方に位置する部分の上側の表面上に設けられた信号線路と、前記掘込部の上方に位置する部分の下側の表面上に設けられた金属層とによって構成されることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記堀込部は、高さ及び幅が前記半導体チップよりも大きいことを特徴とする、請求項２に記載の半導体装置。
【請求項４】
外部に接続される線路と、前記線路よりもインピーダンスが低い低インピーダンス線路とを備える外部接続部が設けられた基板上に、半導体チップを実装する工程と、
前記半導体チップと前記外部接続部に備えられる前記低インピーダンス線路とをボンディングワイヤによって接続する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体チップを実装する工程において、前記基板の一方の側と前記一方の側の反対側の他方の側のそれぞれに、前記外部接続部として、半導体チップ実装領域の側の下側が空洞になるように掘り込まれた掘込部を備え、前記低インピーダンス線路が、前記掘込部の上方に位置する部分の上側の表面上に設けられた信号線路と、前記堀込部の上方に位置する部分の下側の表面上に設けられた金属層とによって構成される第１外部接続部及び第２外部接続部が設けられた前記基板上に、前記半導体チップを実装し、
前記ボンディングワイヤによって接続する工程は、
前記半導体チップを前記基板の一方の側に設けられた前記第１外部接続部に備えられる前記低インピーダンス線路に第１ボンディングワイヤによって接続する工程と、
前記半導体チップを前記基板の一方の側に移動させた状態で、前記半導体チップを前記基板の他方の側に設けられた前記第２外部接続部に備えられる前記低インピーダンス線路に第２ボンディングワイヤによって接続する工程とを含むことを特徴とする、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
基板上に半導体チップを実装し、ボンディングワイヤによって接続した半導体装置がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１７９０６号公報
【特許文献２】特開２０００−５８７１４号公報
【特許文献３】特開２００９−２４６３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、例えば、図６（Ａ）、図６（Ｂ）に示すように、外部接続部１００を備える基板１０１上に半導体チップ１０２を実装し、外部接続部１００に備えられる線路１０３と半導体チップ１０２をボンディングワイヤ１０４によって接続した半導体装置（半導体パッケージ）がある。
このような半導体装置では、外部接続部１００と半導体チップ１０２の間に高低差があると、ボンディングワイヤ１０４の長さが長くなり、直列にインダクタが挿入されることになり、外部接続部１００に設けられている線路１０３と半導体チップ１０２の間でインピーダンス不整合が発生し、半導体装置の特性を劣化させることになる。
【０００５】
本発明は、外部接続部に設けられている線路と半導体チップの間でボンディングワイヤによって発生するインピーダンス不整合を低減し、半導体装置の特性が劣化するのを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、半導体装置は、半導体チップと、半導体チップを実装する基板と、基板上に設けられた外部接続部と、半導体チップと外部接続部とを接続するボンディングワイヤとを備え、外部接続部は、外部に接続される線路と、ボンディングワイヤが接続され、線路よりもインピーダンスが低い低インピーダンス線路とを備える。
１つの態様では、半導体装置の製造方法は、外部に接続される線路と、線路よりもインピーダンスが低い低インピーダンス線路とを備える外部接続部が設けられた基板上に、半導体チップを実装する工程と、半導体チップと外部接続部に備えられる低インピーダンス線路とをボンディングワイヤによって接続する工程とを含む。
【発明の効果】
【０００７】
１つの側面として、外部接続部に設けられている線路と半導体チップの間でボンディングワイヤによって発生するインピーダンス不整合を低減し、半導体装置の特性が劣化するのを抑制することができるという効果を有する。
【図面の簡単な説明】
【０００８】
【図１】（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は断面図であり、（Ｂ）は斜視図である。
【図２】（Ａ）〜（Ｃ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｄ）は、本実施形態にかかる半導体装置による効果を説明するための図である。
【図４】本実施形態にかかる半導体装置の変形例の構成を示す模式的断面図である。
【図５】本実施形態にかかる半導体装置の変形例の構成を示す模式的斜視図である。
【図６】（Ａ）、（Ｂ）は、従来の半導体パッケージの構成を示す模式図であって、（Ａ）は断面図であり、（Ｂ）は斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図６を参照しながら説明する。
本実施形態にかかる半導体装置は、図１（Ａ）、図１（Ｂ）に示すように、外部接続部１を備える基板２上に半導体チップ３を実装し、外部接続部１と半導体チップ３をボンディングワイヤ４によって接続した半導体パッケージ５である。なお、図１（Ｂ）では、半導体チップ３及びボンディングワイヤ４は図示を省略している。
【００１０】
なお、半導体装置を、半導体装置実装構造、高出力半導体装置ともいう。また、半導体パッケージを、半導体用パッケージ、パッケージ構造、半導体用パッケージ構造ともいう。
本実施形態の半導体装置（半導体パッケージ）５は、半導体チップ３と、半導体チップ３を実装する基板２と、基板２上に設けられた外部接続部１と、半導体チップ３と外部接続部１とを接続するボンディングワイヤ４とを備える。
【００１１】
そして、外部接続部１は、外部に接続される線路６と、ボンディングワイヤ４が接続され、線路６よりもインピーダンスが低い低インピーダンス線路７とを備える。
具体的には、基板２は、金属板である。なお、基板をパッケージ基板ともいう。
外部接続部１は、セラミックス基板１２に、外部に接続される線路６（ここでは５０Ω線路；特性インピーダンス線路）、及び、低インピーダンス線路７（ここでは５０Ω線路よりもインピーダンスが低い低インピーダンス線路）を設けたものである。なお、セラミックス基板を外部接続用基板ともいう。
【００１２】
ここで、低インピーダンス線路７は、基板２の半導体チップ３が実装される領域（半導体チップ実装領域）の側に設けられている。これは、外部接続部１に備えられる外部に接続される線路６の半導体チップ実装領域の側の一部を低インピーダンス線路７にしていると見ることもできる。
このように、外部接続部１の半導体チップ実装領域の側に低インピーダンス線路７を設けることで、外部接続部１と半導体チップ３の間に高低差があって、ボンディングワイヤ４の長さが長くなり、直列にインダクタが挿入されることになっても、インピーダンス不整合を低減することができ、パッケージ５の特性が劣化するのを抑制することができる。
【００１３】
なお、外部接続部１と半導体チップ３の間の高低差を小さくするために、外部接続部１（ここではセラミックス基板１２）の厚さを薄くすることも考えられるが、この場合、外部接続部１に備えられる線路６の特性インピーダンスを５０Ωに保つために、線路６を構成する信号線路（配線；ここではセラミックス基板上の配線）の幅を狭くしなければならず、配線のロスが大きくなってしまうため、好ましくない。
【００１４】
本実施形態では、外部に接続される線路６は、外部接続部１を構成するセラミックス基板１２の上側の表面上に設けられた信号線路１３と、基板２を構成する金属板（グランド）とによって構成される。
また、本実施形態では、外部接続部１は、半導体チップ３の側の下側が空洞になるように掘り込まれた掘込部８を備え、低インピーダンス線路７は、掘込部８の上方に位置する部分（ここではセラミックス基板の一部分）の上側の表面上に設けられた信号線路９と、掘込部８の上方に位置する部分の下側の表面上に設けられた金属層（グランド）１０とによって構成される。なお、掘込部８を空洞部ともいう。
【００１５】
ここでは、外部接続部１の半導体チップ３の側の下側の全体が掘込部８になっており、この掘込部８の上方に位置する部分は、半導体チップ３の側へ向けて突出する突出部１１になっている。また、突出部１１は、長さ方向及び幅方向の全体にわたって同じ厚さになっている。
このように、外部接続部１を構成するセラミックス基板の裏面側を掘り込み、空洞状にし、裏面に金属層１０を設けてグランドを信号線路９に近づけることによって、低インピーダンス線路７を形成することで、容易に低インピーダンス線路７を形成することが可能となる。
【００１６】
ここでは、ボンディングワイヤ４の長さが長くなると、ボンディングワイヤ４によるインダクタのインダクタンスによってインピーダンスが大きくなるため、これを打ち消してインダクタによる効果が低減されるように、グランドを信号線路９に近づけ、信号線路９とグランド１０との間の容量を大きくして、インピーダンスを低くするように、低インピーダンス線路７を形成している。
【００１７】
この場合、ボンディングワイヤ４の長さによって決まるボンディングワイヤ４によるインダクタのインダクタンスに応じて、特性インピーダンス（ここでは５０Ω）を考慮して、信号線路９とグランドとしての金属層１０との間の距離（ここではセラミックス基板１２の突出部１１の厚さ）によって、信号線路９とグランド１０との間の容量を決めれば良い。
【００１８】
さらに、堀込部８は、高さ及び幅が半導体チップ３よりも大きくなっていることが好ましい。
このように、外部接続部１を構成するセラミックス基板１２の突出部１１の裏面側の空洞部（掘込部）８のサイズ（厚さや幅）を、半導体チップ実装領域に実装する半導体チップ３のサイズ（厚さや幅）よりも大きくすることで、後述するようにしてボンディングワイヤ４と接続する際に外部接続部１の掘込部８に入り込むように半導体チップ３を移動させることが可能となり［例えば図２（Ｂ）参照］、ボンディングワイヤ４との接続を容易に行なえるようになり、また、パッケージ５の小型化を図ることが可能となる。
【００１９】
つまり、外部接続部１の高さ（ここではセラミックス基板１２の高さ）が高いと、ワイヤボンダ４の顕微鏡の死角となる領域が大きくなるため、外部接続部１と半導体チップ３の間隔を大きくすることが必要となり［例えば図６（Ａ）参照］、これがパッケージ５の小型化の妨げとなる。
これに対し、後述するようにしてボンディングワイヤ４と接続する際に外部接続部１の掘込部８に入り込むように半導体チップ３を移動させることで、ワイヤボンダの顕微鏡の死角となる領域が大きくなっても、外部接続部１と半導体チップ３の間隔を小さくすることができ［例えば図２（Ｂ）、図２（Ｃ）参照］、パッケージ５の小型化を図ることが可能となる。
【００２０】
次に、本実施形態にかかる半導体装置の製造方法について、図２（Ａ）〜図２（Ｃ）を参照しながら説明する。
本実施形態の半導体装置の製造方法は、外部に接続される線路６と、線路６よりもインピーダンスが低い低インピーダンス線路７とを備える外部接続部１が設けられた基板２上に、半導体チップ３を実装する工程［例えば図２（Ａ）参照］と、半導体チップ３と外部接続部１に備えられる低インピーダンス線路７とをボンディングワイヤ４によって接続する工程［例えば図２（Ａ）、図２（Ｂ）参照］とを含む。
【００２１】
また、本実施形態では、半導体チップ３を実装する工程において、基板２の一方の側と一方の側の反対側の他方の側のそれぞれに、外部接続部１として、半導体チップ実装領域の側の下側が空洞になるように掘り込まれた掘込部８を備え、低インピーダンス線路７が、掘込部８の上方に位置する部分の上側の表面上に設けられた信号線路９と、堀込部８の上方に位置する部分の下側の表面上に設けられた金属層１０とによって構成される第１外部接続部１Ａ及び第２外部接続部１Ｂが設けられた基板２上に、半導体チップ３を実装する［例えば図２（Ａ）参照］。
【００２２】
そして、ボンディングワイヤ４によって接続する工程は、半導体チップ３を基板２の一方の側に設けられた第１外部接続部１Ａに備えられる低インピーダンス線路７に第１ボンディングワイヤ４Ａによって接続する工程と、半導体チップ３を基板２の一方の側に移動させた状態で、半導体チップ３を基板２の他方の側に設けられた第２外部接続部１Ｂに備えられる低インピーダンス線路７に第２ボンディングワイヤ４Ｂによって接続する工程とを含む［例えば図２（Ａ）、図２（Ｂ）参照］。
【００２３】
さらに、第２ボンディングワイヤ４Ｂによって接続する工程において、半導体チップ３が堀込部８に入り込むように半導体チップ３を基板２の一方の側に移動させた状態で、半導体チップ３を基板２の他方の側に設けられた第２外部接続部１Ｂに備えられる低インピーダンス線路７に第２ボンディングワイヤ４Ｂによって接続することが好ましい［例えば図２（Ｂ）参照］。
【００２４】
具体的には、まず、図２（Ａ）に示すように、基板２の半導体チップ実装領域に、半導体チップ３を、図２（Ａ）中、左側に寄せて配置し、ワイヤボンディングを行なって、半導体チップ３と基板２の一方の側に設けられた外部接続部１（第１外部接続部１Ａ）に備えられる低インピーダンス線路７をボンディングワイヤ４（第１ボンディングワイヤ４Ａ）によって接続する。
【００２５】
次に、図２（Ｂ）に示すように、図２（Ｂ）中、右側に寄せた状態とし（ここでは半導体チップ３が掘込部８に入り込むように半導体チップ３を右側に寄せた状態とし）、この状態で、ワイヤボンディングを行なって、半導体チップ３と基板２の他方の側（反対側）に設けられた外部接続部１（第２外部接続部１Ｂ）に備えられる低インピーダンス線路７をボンディングワイヤ４（第２ボンディングワイヤ４Ｂ）によって接続する。
【００２６】
そして、図２（Ｃ）に示すように、半導体チップ３を、基板２の半導体チップ実装領域の中央位置（パッケージ中央）に移動させる。
このようにすることで、ワイヤボンダの顕微鏡の死角となる領域を低減することができ、ボンディングワイヤとの接続が容易となり、また、パッケージの小型化を図ることが可能となる。
【００２７】
したがって、本実施形態にかかる半導体装置及びその製造方法は、外部接続部１に設けられている線路６と半導体チップ３の間でボンディングワイヤ４によって発生するインピーダンス不整合を低減し、半導体装置５の特性が劣化するのを抑制することができるという効果を有する。
例えば、本実施形態の構造［図３（Ａ）参照］において、ボンディングワイヤ４によるインダクタのインダクタンスを約０．５ｎＨとし、外部接続部１を構成するセラミックス基板１２の厚さを約１ｍｍとし、５０Ω線路６よりもインピーダンスが低い低インピーダンス線路７の部分のセラミックス基板１２の厚さを約５００μｍとし、低インピーダンス線路７の部分のセラミックス基板１２の長さを約１．２ｍｍとし、半導体チップ３の厚さを約０．１ｍｍとし、ボンディングワイヤ４の長さを約１ｍｍとして、反射特性（反射量）のシミュレーションを行なった。
【００２８】
なお、ここでは、比較のために、外部接続部１が、５０Ω線路６のみを備え、低インピーダンス線路７を備えない比較例の構造［図３（Ｂ）参照］についても、反射特性（反射量）のシミュレーションを行なった。この比較例の構造では、外部接続部１を構成するセラミックス基板１２の厚さを全体にわたって約１ｍｍとし、掘込部８を設けず、それ以外は上述の本実施形態の構造と同様にした。
【００２９】
まず、図３（Ｃ）に示すような結果が得られた。
なお、ここでは、周波数３ＧＨｚにおける整合条件に調整している。また、図３（Ｃ）中、Ｓ２２は、本実施形態の構造［図３（Ａ）参照］における反射特性を示しており、Ｓ４４は、比較例の構造［図３（Ｂ）参照］における反射特性を示している。
比較例の構造［図３（Ｂ）参照］のように、セラミックス基板１２上の５０Ω線路６と接続した際に、ボンディングワイヤ４がインダクタとなると、図３（Ｃ）中、Ｓ４４で示すように、インピーダンスはスミスチャートのインダクティブ領域に変化する。
【００３０】
これに対し、本実施形態の構造［図３（Ａ）参照］のように、低インピーダンス線路７を挿入することで、比較例の構造［図３（Ｂ）参照］と比較して、図３（Ｃ）中、Ｓ２２で示すように、インピーダンスを、スミスチャートのキャパシティブ領域に近づけ、５０Ωに近づけることができる。この結果、インピーダンス不整合を緩和することができる。
また、図３（Ｄ）に示すような結果が得られた。
【００３１】
なお、図３（Ｄ）中、実線Ａは、本実施形態の構造［図３（Ａ）参照］のシミュレーション結果［Ｓ２２（ｄＢ）］を示しており、実線Ｂは、比較例の構造［図３（Ｂ）参照］のシミュレーション結果［Ｓ４４（ｄＢ）］を示している。
図３（Ｄ）に示すように、本実施形態の構造［図３（Ａ）参照］とし、低インピーダンス線路７を挿入することで、比較例の構造［図３（Ｂ）参照］と比較して、反射量を少なくし、反射特性を向上させることができる。例えば、周波数３ＧＨｚにおける反射量を約１０ｄＢ程度低減することができる。
【００３２】
このように、ボンディングワイヤ４を半導体チップ３に接続した際に、低インピーダンス線路７によって、ボンディングワイヤ４によるインダクタの効果を低減することができ、インピーダンス不整合を緩和することができ、反射を少なくし、反射特性を向上させることができる。この結果、パッケージ５の特性が劣化してしまうのを抑制することができる。
【００３３】
なお、上述の実施形態では、外部接続部１の半導体チップ３の側の下側の全体が掘込部８になっており、この掘込部８の上方に位置する部分は、半導体チップ３の側へ向けて突出する突出部１１になっており、突出部１１は、長さ方向及び幅方向の全体にわたって同じ厚さになっている場合を例に挙げて説明しているが［例えば図１（Ａ）、図１（Ｂ）参照］、これに限られるものではない。
【００３４】
例えば、図４に示すように、外部接続部１の半導体チップ３の側の下側の全体が掘込部８になっており、この掘込部８の上方に位置する部分は、半導体チップ３の側へ向けて突出する突出部１１になっており、突出部１１は、半導体チップ３の側から反対側へ向けて厚さが徐々に厚くなるテーパ形状になっていても良い。
また、例えば、図５に示すように、外部接続部１の半導体チップ３の側の信号線路（低インピーダンス線路７の信号線路）９の下側部分のみが掘込部８になっていても良い。なお、図５では、半導体チップ及びボンディングワイヤは図示を省略している。
【００３５】
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
半導体チップと、
前記半導体チップを実装する基板と、
前記基板上に設けられた外部接続部と、
前記半導体チップと前記外部接続部とを接続するボンディングワイヤとを備え、
前記外部接続部は、外部に接続される線路と、前記ボンディングワイヤが接続され、前記線路よりもインピーダンスが低い低インピーダンス線路とを備えることを特徴とする半導体装置。
【００３６】
（付記２）
前記外部接続部は、前記半導体チップの側の下側が空洞になるように掘り込まれた掘込部を備え、
前記低インピーダンス線路は、前記掘込部の上方に位置する部分の上側の表面上に設けられた信号線路と、前記掘込部の上方に位置する部分の下側の表面上に設けられた金属層とによって構成されることを特徴とする、付記１に記載の半導体装置。
【００３７】
（付記３）
前記堀込部は、高さ及び幅が前記半導体チップよりも大きいことを特徴とする、付記２に記載の半導体装置。
（付記４）
外部に接続される線路と、前記線路よりもインピーダンスが低い低インピーダンス線路とを備える外部接続部が設けられた基板上に、半導体チップを実装する工程と、
前記半導体チップと前記外部接続部に備えられる前記低インピーダンス線路とをボンディングワイヤによって接続する工程とを含むことを特徴とする半導体装置の製造方法。
【００３８】
（付記５）
前記半導体チップを実装する工程において、前記基板の一方の側と前記一方の側の反対側の他方の側のそれぞれに、前記外部接続部として、半導体チップ実装領域の側の下側が空洞になるように掘り込まれた掘込部を備え、前記低インピーダンス線路が、前記掘込部の上方に位置する部分の上側の表面上に設けられた信号線路と、前記堀込部の上方に位置する部分の下側の表面上に設けられた金属層とによって構成される第１外部接続部及び第２外部接続部が設けられた前記基板上に、前記半導体チップを実装し、
前記ボンディングワイヤによって接続する工程は、
前記半導体チップを前記基板の一方の側に設けられた前記第１外部接続部に備えられる前記低インピーダンス線路に第１ボンディングワイヤによって接続する工程と、
前記半導体チップを前記基板の一方の側に移動させた状態で、前記半導体チップを前記基板の他方の側に設けられた前記第２外部接続部に備えられる前記低インピーダンス線路に第２ボンディングワイヤによって接続する工程とを含むことを特徴とする、付記４に記載の半導体装置の製造方法。
【００３９】
（付記６）
前記第２ボンディングワイヤによって接続する工程において、前記半導体チップが前記堀込部に入り込むように前記半導体チップを前記基板の一方の側に移動させた状態で、前記半導体チップを前記基板の他方の側に設けられた前記第２外部接続部に備えられる前記低インピーダンス線路に前記第２ボンディングワイヤによって接続することを特徴とする、付記５に記載の半導体装置の製造方法。
【符号の説明】
【００４０】
１  外部接続部
１Ａ  第１外部接続部
１Ｂ  第２外部接続部
２  基板（グランド）
３  半導体チップ
４  ボンディングワイヤ
４Ａ  第１ボンディングワイヤ
４Ｂ  第２ボンディングワイヤ
５  半導体パッケージ（半導体装置）
６  外部に接続される線路
７  低インピーダンス線路
８  掘込部
９  信号線路
１０  金属層（グランド）
１１  突出部
１２  セラミックス基板
１３  信号線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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