(57)【要約】【課題】  ＧａＮ等のＩＩＩ族窒化物半導体表面の欠陥を低減し、トランジスタのオン電流を向上することができるＩＩＩ族窒化物半導体トランジスタ及びその製造方法を提供する。【解決手段】ＩＩＩ族窒化物半導体に対して、窒素ラジカルを供給しながら加熱することで窒素空孔による表面欠陥を低減し、その後、ゲート絶縁膜の形成やソース、ドレイン領域となるＩＩＩ族窒化物半導体膜の形成を行うことにより、トランジスタの性能向上を実現する。また、ソース、ドレイン領域と電極との接触抵抗を低減することで、トランジスタのオン電流を向上させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物半導体を表面に有する基板に対して、前記基板の表面に窒素ラジカルを照射しながら加熱する窒素ラジカル処理を行う工程を
含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体装置はトランジスタであって、
前記窒素ラジカル処理を行う第１の工程と、
前記第１の工程の後に、継続して前記基板の表面に窒素ラジカルを照射しながら、シリコンをターゲットとするＰＬＤ法により前記基板表面にシリコン窒化膜を形成し、ゲート絶縁膜を形成する第２の工程と、
前記シリコン窒化膜上にゲート電極を形成する第３の工程と、
ソース領域及びドレイン領域となる領域上の前記シリコン窒化膜を除去し、ソース電極及びドレイン電極を形成する第４の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３の工程で形成する前記ゲート電極が金属からなる
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第３の工程は、前記シリコン窒化膜上に、Ａｇ若しくはＡｇの酸窒化物とＮｉ若しくはＮｉの酸窒化物とを混合したターゲットとする酸素雰囲気下でのＰＬＤ法によりＡｇを含有するＮｉＯ膜を形成するか、又はＮｉ若しくはＮｉの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法及びＡｇ若しくはＡｇの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法によりＮｉＯ膜とＡｇ酸化膜との積層膜を形成する工程と、
前記Ａｇを含有するＮｉＯ膜又は前記ＮｉＯ膜とＡｇ酸化膜との積層膜を酸素雰囲気で２００［℃］以上の温度で熱処理し、ｐ型ＮｉＯ膜を形成する工程と、
前記ｐ型ＮｉＯ膜をパターニングし、ゲート電極を形成する工程と
を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ｐ型ＮｉＯ膜をパターニングし、ゲート電極を形成する工程において、
前記基板を、濃硫酸と過酸化水素水とを含んだ混合液に、６０［℃］以上の温度で浸漬することにより、前記ｐ型ＮｉＯ膜をエッチングする工程を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体装置はトランジスタであって、
ＩＩＩ族窒化物半導体を表面に有する基板に、ソース領域及びドレイン領域となる領域を開口したエッチングマスクを形成する第１の工程と、
前記エッチングマスクをマスクにして、前記基板の前記ソース領域及び前記ドレイン領域となる領域をエッチングする第２の工程と、
前記窒素ラジカル処理を行う第３の工程と、
第３の工程後に、継続して窒素ラジカルを照射しながら、ＩＶ族元素を含有するＩＩＩ族元素をターゲットとするＰＬＤ法によりｎ型ＩＩＩ族窒化物半導体を、前記ソース領域及び前記ドレイン領域となる領域にエピタキシャル成長させる第４の工程と、
エピタキシャル成長させた前記ｎ型ＩＩＩ族窒化物半導体上に、導電性膜を形成する第５の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第５の工程が、前記基板上にＰＬＤ法により１２ＣａＯ・７Ａｌ２Ｏ３を形成する工程と、
前記基板上にＴｉを含む膜を形成する工程と、
前記基板を２００［℃］以上の温度で、真空中で熱処理する工程と
を含むことを特徴とする請求項６記載のトランジスタの製造方法。
【請求項８】
前記半導体装置はトランジスタであって、
ＩＩＩ族窒化物半導体を表面に有する基板に、ソース領域及びドレイン領域となる領域を開口したエッチングマスクを形成する第１の工程と
前記エッチングマスクをマスクにして、前記基板の前記ソース領域及び前記ドレイン領域となる領域をエッチングする第２の工程と、
前記窒素ラジカル処理を行う第３の工程と、
第３の工程後に、継続して窒素ラジカルを照射しながら、Ｍｇを含有するＩＩＩ族元素をターゲットとするＰＬＤ法により、前記ソース領域及び前記ドレイン領域となる領域に、ｐ型ＩＩＩ族窒化物半導体をエピタキシャル成長させる第４の工程と、
エピタキシャル成長させた前記ｐ型ＩＩＩ族窒化物半導体上に、ソース電極及びドレイ
ン電極を形成する第５の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記第５の工程は、前記基板に、Ａｇを含有するＮｉＯをターゲットとするＰＬＤ法によりＡｇを含有するＮｉＯ膜を形成するか、又はＮｉＯをターゲットとするＰＬＤ法及びＡｇをターゲットとするＰＬＤ法によりＮｉＯとＡｇとの積層膜を形成する工程と、
酸素雰囲気で２００［℃］以上の温度で、前記基板を熱処理し、前記Ａｇを含有するＮｉＯ膜又は前記ＮｉＯとＡｇとの積層膜をｐ型ＮｉＯ膜とする工程と、
前記ｐ型ＮｉＯ膜をパターニングし、エピタキシャル成長させた前記ｐ型ＩＩＩ族窒化物半導体上に残置する工程と、
を含むことを特徴とする請求項８記載のトランジスタの製造方法。
【請求項１０】
前記第４の工程の後に、前記基板を５０［℃］以上のＴＭＡＨ溶液に浸漬させることを特徴とする請求項６乃至９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、少なくともソース領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さなｎ型の第３のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記第３のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第４の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、少なくともドレイン領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きなｎ型の第４のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記第３のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第４の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、ソース領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さなｎ型の第３のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記基板の、ドレイン領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第４の工程と、
前記窒素ラジカル処理を行う第５の工程と、
前記第５の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きなｎ型の第４のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第６の工程と、
前記第３のＩＩＩ族窒化物半導体及び前記第４のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第７の工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１４】
前記コンタクト電極を形成する工程は、ＰＬＤ法により金属又はＣ１２Ａ７膜を形成する工程と、ＰＬＤ法によりＴｉを形成する工程と、真空中で前記基板を加熱する工程とを、
この順に含むことを特徴とする請求項１１乃至１３のいずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記ＰＬＤ法は、ピコ秒オーダーのパルス幅のパルスレーザーを使用したＰＬＤ法であることを特徴とする請求項２乃至１４のいずれか１項記載の半導体装置の製造方法。
【請求項１６】
ＩＩＩ族窒化物半導体を用いたトランジスタであって、
前記ＩＩＩ族窒化物半導体上に、シリコン窒化膜からなるゲート絶縁膜を備え、
前記ゲート絶縁膜上にＡｇを含有するＮｉＯゲート電極を備えた
ことを特徴とするトランジスタ。
【請求項１７】
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって
ソース領域及びドレイン領域にエピタキシャル成長させたｎ型のＩＩＩ族窒化物半導体を備え、
エピタキシャル成長させた前記ｎ型のＩＩＩ族窒化物半導体上に電極を備え、
前記電極は、エピタキシャル成長させた前記ｎ型のＩＩＩ族窒化物半導体に接するＣ１２Ａ７膜を備えた
ことを特徴とするトランジスタ。
【請求項１８】
ＩＩＩ族窒化物半導体を用いたｐチャネルトランジスタであって
ソース領域及びドレイン領域にエピタキシャル成長させたｐ型のＩＩＩ族窒化物半導体を備え、
エピタキシャル成長させた前記ｐ型のＩＩＩ族窒化物半導体上に電極を備え、
前記電極は、エピタキシャル成長させた前記ｐ型のＩＩＩ族窒化物半導体に接するＡｇを含有するＮｉＯ膜を備えた
ことを特徴とするトランジスタ。
【請求項１９】
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体を有するチャネル領域を備え、
前記チャネル領域に接するソース領域は、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さな、ｎ型不純物を含有する第３のＩＩＩ族窒化物半導体を有し、
前記第３のＩＩＩ族窒化物半導体は、前記第１のＩＩＩ族窒化物半導体及び前記第２のＩＩＩ族窒化物半導体と接する
ことを特徴とするトランジスタ。
【請求項２０】
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体を有するチャネル領域を備え、
前記チャネル領域に接するドレイン領域は、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きな、ｎ型不純物を含有する第４のＩＩＩ族窒化物半導体を有し、
前記第４のＩＩＩ族窒化物半導体は、前記第１のＩＩＩ族窒化物半導体及び前記第２のＩＩＩ族窒化物半導体と接する
ことを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ族窒化物半導体装置、特にＩＩＩ族窒化物半導体を用いたＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮに代表されるＩＩＩ族窒化物ワイドギャップ半導体は、高耐圧で、高電子移動度を有するという特長により、高出力、高電圧動作を必要とするパワーデバイスへの応用が進められている。このようなパワーデバイスの代表例として、ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）が挙げられる。
ＩＩＩ族窒化物半導体を用いた絶縁ゲート型ＦＥＴの課題は、窒素の蒸気圧が高く窒素抜けが生じやすいため、ＩＩＩ族窒化物半導体表面との界面準位の少ないゲート絶縁膜の形成が困難であり、そのため閾値電圧の不安定性（Ｖｔｈシフト）やソース・ドレイン間リーク電流の増大が生じ易いこと、さらにＦＥＴの共通課題は、ＩＩＩ族窒化物半導体のソース、ドレイン領域とのコンタクト抵抗の低減が困難であることである。
【０００３】
例えば、ＧａＮ系半導体を用いたＦＥＴとして、特許文献１は、ＧａＮ上に、ＣＡＴ−ＣＶＤ法によりプラズマフリーにシリコン窒化膜を形成し、高性能な絶縁ゲート型ＦＥＴを製造する方法が開示されている。
また、特許文献２には、ＧａＮ系半導体を用いたショットキーゲート型及び絶縁ゲート型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのソース／ドレイン領域と電極との接触抵抗の低減のため、リセスエッチを行わずにＭＯＣＶＤ法によりソース／ドレイン領域のＡｌＧａＮ層上にｎ＋ＧａＮ層を選択再成長させ、ｎ＋ＧａＮ層上に電極を形成し、オーミック接触を実現する技術が開示されている。リセスエッチングを行わないため、エッチング損傷がなく、良質なｎ＋ＧａＮ層が形成でき、コンタクト抵抗を低減させるものである。
【０００４】
このように、ＧａＮ系半導体を用いたトランジスタにおいては、上記課題があり、ソース・ドレイン間リーク電流を抑制したノーマリーオフ型のトランジスタの実現とオン電流の増大を両立することは特に困難である。これらの課題を両立させるための解決手段としてゲート領域に酸化ニッケル（ＮｉＯ）を形成する技術が、例えば特許文献３に開示されている。また、非特許文献２、３においてもＮｉＯ膜を用いたゲート電極構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１０３４０８号公報
【特許文献２】特開２００８−１２４２６２号公報
【特許文献３】ＷＯ２０１４／０２０８０９
【非特許文献】
【０００６】
【非特許文献１】Ｍ．Ｈ．Ｋｉｍ、ｅｔ  ａｌ．、“Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  ｔｈｅ  ｉｎｉｔｉａｌ  ｓｔａｇｅ  ｏｆ  ＧａＮ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｏｎ  ６Ｈ−ＳｉＣ６Ｈ−ＳｉＣ  （０００１）  ａｔ  ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ”、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８９、０３１９１６（２００６）
【非特許文献２】Ｎ．  Ｋａｎｅｋｏ，  ｅｔ  ａｌ．，  “Ｎｏｒｍａｌｌｙ−ｏｆｆ  ＡｌＧａＮ／ＧａＮ  ＨＦＥＴｓ  ｕｓｉｎｇ  ＮｉＯｘ  ｇａｔｅ  ｗｉｔｈ  ｒｅｃｅｓｓ”，  ＩＥＥＥ  ＩＳＰＳＤ，  ｐｐ．２５−２８，  ２００９．
【非特許文献３】Ａ．Ｓｕｚｕｋｉ，ｅｔ  ａｌ、”ＮｉＯ  ｇａｔｅ  ＧａＮ−ｂａｓｅｄ  ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ  ｈｅｔｒｏｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ｅｘｔｒｅｍｅｌｙ  ｌｏｗ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ  ｕｓｉｎｇ  ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｒｅｇｒｏｗｎ  Ｇｅ−ｄｏｐｅｄ  ｌａｙｅｒ”ＪＪＡＰ、Ｖｏｌ．５５，Ｎｕｍ．１２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、ＩＩＩ族窒化物表面のダメージを防止する技術が開発されているものの、高性能なＦＥＴを実現するためには、更なる改善が必要である。
すなわち、ＧａＮは窒素脱離（窒素抜け）が生じ易く、ＧａＮ表面近傍には製造工程で発生した窒素空孔による欠陥が存在し得るという問題があるが、従来技術はこの問題について考慮されておらず、この問題を解消することができない。
【０００８】
上記特許文献１では、プラズマフリーで成膜することにより、下地のＧａＮ層へのプラズマダメージの発生を排除できるとされているが、前工程で発生した表面近傍の欠陥について考慮されていない。また、ＣＡＴ−ＣＶＤは、金属表面の触媒作用により、原料ガスの分解を促進するが、基本的に熱ＣＶＤであり、ＧａＮの加熱処理による窒素脱離の問題を解消できない。
【０００９】
上記特許文献２は、ＩＩＩ族窒化物基板のリセスエッチングによるプラズマダメージを排除することはできる。しかしながら現実の製造工程においては、選択再成長のマスクを形成する目的でＡｌＧａＮ層上のシリコン酸化膜をドライエッチングする際に、シリコン酸化膜の膜厚ばらつきに対応するため、オーバーエッチングは不可避である。そのため、ＡｌＧａＮ層の最表面へのプラズマダメージを回避することは困難である。さらにＭＯＣＶＤ法は１０００℃以上の高温でＧａＮを選択成長させるため、原料ガスの供給を停止し、高温状態にあるＩＩＩ族窒化物半導体基板を室温にまで冷却する過程において、ＧａＮ表面から窒素脱離が生じ、窒素空孔による結晶欠陥を防止することはできない。
【００１０】
ＭＯＣＶＤの代わりに有機金属ガスソースを用いたＭＯＭＢＥを使用することで、基板温度を比較的低い温度での選択成長は可能である。しかしながら、ＭＯＭＢＥを使用しても基板温度は８００［℃］以上であり、窒素脱離による結晶欠陥の問題は解消されない。
【００１１】
また、製造工程で発生したＩＩＩ族窒化物半導体表面の結晶欠陥を回復するための処理方法については、いずれの特許文献にも開示されていない。結晶欠陥を回復するために熱処理を施すと、窒素脱離による欠陥が新たに生じてしまうという問題がある。
【００１２】
このように、上記特許文献１、２で挙げられているＩＩＩ族窒化物半導体のゲート絶縁膜の課題もＩＩＩ族窒化物半導体とのコンタクト抵抗の課題も、窒素脱離による結晶欠陥について考慮されておらず、この結晶欠陥の問題を解消できる技術は開発されていない。
【００１３】
さらに、上記特許文献３に記載されているＮｉＯ膜は、酸化熱処理により正孔濃度を高め、良好なノーマリオフ特性を得ることができるが、酸化熱処理により基板酸化や窒素離脱に起因したＩＩＩ族窒化物半導体表面の結晶欠陥を増大させるリスクがある。そのため、温度、酸素分圧などを調整する高度な技術が必要になる。また、ゲート領域の絶縁体保護膜層の開口を、ドライエッチング法により行う場合は、ＩＩＩ族窒化物半導体表面にプラズマダメージが発生するリスクがあるが、ドライエッチング法を使用した場合の基板へのダメージの回避又は修復方法について、上記特許文献３は開示していない。
【００１４】
上記課題に鑑み、本発明は、ＩＩＩ族窒化物半導体の表面近傍の結晶欠陥を抑制しながら、高性能なＩＩＩ族窒化物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の製造方法は、
ＩＩＩ族窒化物半導体を表面に有する基板に対して、前記基板の表面に窒素ラジカルを照射しながら加熱する窒素ラジカル処理を行う工程を
含むことを特徴とする。
【００１６】
このように、ＩＩＩ族窒化物半導体が表面に露出した状態で窒素ラジカルを照射しながら加熱することにより、従来の課題であったＩＩＩ族窒化物半導体表面の窒素脱離による欠陥の発生を防止することができ、さらに、半導体装置の製造工程において、ＩＩＩ族窒化物半導体表面に窒素脱離による結晶欠陥が発生した場合においても、その欠陥を修復することができる。その結果、高性能な半導体装置を製造するためのＩＩＩ族窒化物半導体の結晶表面を容易に得ることができる。
【００１７】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
前記窒素ラジカル処理を行う第１の工程と、
前記第１の工程の後に、継続して前記基板の表面に窒素ラジカルを照射しながら、シリコンをターゲットとするＰＬＤ法により前記基板表面にシリコン窒化膜を形成し、ゲート絶縁膜を形成する第２の工程と、
前記シリコン窒化膜上にゲート電極を形成する第３の工程と、
ソース領域及びドレイン領域となる領域上の前記シリコン窒化膜を除去し、ソース電極及びドレイン電極を形成する第４の工程と
を含むことを特徴とする。
【００１８】
また、本発明に係る半導体装置の製造方法は、
前記第３の工程で形成する前記ゲート電極が金属からなることを特徴とする。
【００１９】
このような半導体装置の製造方法とすることで、
ＩＩＩ族窒化物半導体の窒素脱離による表面の結晶欠陥を防止した後にゲート絶縁膜であるシリコン窒化物を形成するため、界面準位の少ないゲート絶縁膜を形成することができ、トランジスタの安定した動作を実現することができる。
特に加熱された基板に窒素ラジカルを照射することにより、効果的に結晶欠陥の修復が可能となる。
【００２０】
また、本発明に係る半導体装置の製造方法は、
前記第３の工程は、前記シリコン窒化膜上に、Ａｇ若しくはＡｇの酸窒化物とＮｉ若しくはＮｉの酸窒化物とを混合したターゲットとする酸素雰囲気下でのＰＬＤ法によりＡｇを含有するＮｉＯ膜を形成するか、又はＮｉ若しくはＮｉの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法及びＡｇ若しくはＡｇの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法によりＮｉＯ膜とＡｇ酸化膜との積層膜を形成する工程と、
前記Ａｇを含有するＮｉＯ膜又は前記ＮｉＯ膜とＡｇ酸化膜との積層膜を酸素雰囲気で２００［℃］以上の温度で熱処理し、ｐ型ＮｉＯ膜を形成する工程と、
前記ｐ型ＮｉＯ膜をパターニングし、ゲート電極を形成する工程と
を含むことを特徴とする。
【００２１】
このように、ＮｉＯ膜を酸素雰囲気で２００［℃］以上の温度で熱処理をすることにより、ＮｉＯ膜中の正孔濃度を増大させることができる。また、酸素雰囲気下のＰＬＤ成膜中の基板温度を２００［℃］以上に昇温することで同様の効果を得ることも可能である。
いずれ場合においても、下層のシリコン窒化膜は、ＩＩＩ族窒化物半導体表面の酸化を効果的に阻止することができ、ＩＩＩ族窒化物半導体表面の窒素脱離（欠陥または深い準位）も発生せず、界面準位が増加することを容易に防止することができる。
さらに、ＮｉＯ膜にｐ型ドーパントとしてＡｇを導入することで、正孔濃度を増大させることにより、正孔濃度をＡｇの含有量（濃度）により制御可能にすることができる。
ゲート絶縁膜上に形成するＮｉＯ膜の仕事関数をＡｇの濃度により制御し、Ａｇ濃度を高くし、正孔濃度を高くすることにより、仕事関数を電子親和力２．５［ｅＶ］とＮｉＯのバンドギャップエネルギー４．０［ｅＶ］との和に近接させることができる。
その結果、高い仕事関数を有するゲート電極を形成することができ、エンハンスメント型ＦＥＴを提供することが可能となる。
【００２２】
また、本発明に係る半導体装置の製造方法は、
前記ｐ型ＮｉＯ膜をパターニングし、ゲート電極を形成する工程において、
前記基板を、濃硫酸と過酸化水素水とを含んだ混合液に、６０［℃］以上の温度で浸漬することにより、前記ｐ型ＮｉＯ膜をエッチングする工程を含むことを特徴とする。
【００２３】
このような半導体装置の製造方法とすることで、
エッチングが困難であったｐ型ＮｉＯ膜をウェットエッチング法によりエッチングすることができ、低コストでｐ型ＮｉＯ膜からなるゲート電極をパターニングすることができる。
【００２４】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
ＩＩＩ族窒化物半導体を表面に有する基板に、ソース領域及びドレイン領域となる領域を開口したエッチングマスクを形成する第１の工程と、
前記エッチングマスクをマスクにして、前記基板の前記ソース領域及び前記ドレイン領域となる領域をエッチングする第２の工程と、
前記窒素ラジカル処理を行う第３の工程と、
第３の工程後に、継続して窒素ラジカルを照射しながら、ＩＶ族元素を含有するＩＩＩ族元素をターゲットとするＰＬＤ法によりｎ型ＩＩＩ族窒化物半導体を、前記ソース領域及び前記ドレイン領域となる領域にエピタキシャル成長させる第４の工程と、
エピタキシャル成長させた前記ｎ型ＩＩＩ族窒化物半導体上に、導電性膜を形成する第５の工程とを含むことを特徴とする。
【００２５】
また、本発明に係る半導体装置の製造方法は、
前記第５の工程が、前記基板上にＰＬＤ法により１２ＣａＯ・７Ａｌ２Ｏ３（以下、「Ｃ１２Ａ７膜」という。）を形成する工程と、
前記基板上にＴｉを含む膜を形成する工程と、
前記基板を２００［℃］以上の温度で、真空中で熱処理する工程と
を含むことを特徴とする。
【００２６】
このような半導体装置の製造方法とすることで、
基板のＩＩＩ族窒化物半導体上の結晶欠陥を抑制しながら、ｎ型のドーパントを含有するＩＩＩ族窒化物半導体を再成長させることができ、再成長させたｎ型ＩＩＩ族窒化物半導体と基板との接触抵抗（コンタクト抵抗）、及びｎ型ＩＩＩ族窒化物半導体と電極（コンタクト電極）との接触抵抗が低減し、高性能なトランジスタを提供することができる。
特にＰＬＤ法は、ＭＢＥ法やＭＯＣＶＤ法による成膜と比較し、窒素脱離を効果的に防止することができる。ＩＩＩ族窒化物半導体の成膜に使用されているＭＯＣＶＤ法では基板温度が１０００［℃］以上であり、比較的低温での成膜が可能なＭＢＥ法においても基板温度は８００［℃］以上である。しかし、ＰＬＤ法は、非特許文献１に記載されているように、基板温度が７００［℃］、さらには５００［℃］以下でもＩＩＩ族窒化物半導体の結晶成長が可能である。そのため、ＭＢＥ法やＭＯＣＶＤ法と比較し基板温度を低温化でき、さらに窒素脱離を防止することができる。
また、Ｔｉを形成後に連続して２００［℃］以上の熱処理を施すことによりＣ１２Ａ７膜を効果的に還元することができる。その結果Ｃ１２Ａ７膜をｎ型ＩＩＩ族窒化物半導体にオーミック接触するコンタクト電極として用いることにより、さらに接触抵抗を低減することができる。
なお、本明細書において、エレクトライドとして知られている１２ＣａＯ・７Ａｌ２Ｏ３を、一般的な表記であるＣ１２Ａ７と記載することがある。
【００２７】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
ＩＩＩ族窒化物半導体を表面に有する基板に、ソース領域及びドレイン領域となる領
域を開口したエッチングマスクを形成する第１の工程と
前記エッチングマスクをマスクにして、前記基板の前記ソース領域及び前記ドレイン領
域となる領域をエッチングする第２の工程と、
前記窒素ラジカル処理を行う第３の工程と、
第３の工程後に、継続して窒素ラジカルを照射しながら、Ｍｇを含有するＩＩＩ族元素をターゲットとするＰＬＤ法により、前記ソース領域及び前記ドレイン領域となる領域に、ｐ型ＩＩＩ族窒化物半導体をエピタキシャル成長させる第４の工程と、
エピタキシャル成長させた前記ｐ型ＩＩＩ族窒化物半導体上に、ソース電極及びドレイ
ン電極を形成する第５の工程と、
を含むことを特徴とする。
【００２８】
また、本発明に係る半導体装置の製造方法は、
前記第５の工程は、前記基板に、Ａｇを含有するＮｉＯをターゲットとするＰＬＤ法によりＡｇを含有するＮｉＯ膜を形成するか、又はＮｉＯをターゲットとするＰＬＤ法及びＡｇをターゲットとするＰＬＤ法によりＮｉＯとＡｇとの積層膜を形成する工程と、
酸素雰囲気で２００℃以上の温度で、前記基板を熱処理し、前記Ａｇを含有するＮｉＯ膜又は前記ＮｉＯとＡｇとの積層膜をｐ型ＮｉＯ膜とする工程と、
前記ｐ型ＮｉＯ膜をパターニングし、エピタキシャル成長させた前記ｐ型ＩＩＩ族窒化物半導体上に残置する工程と、
を含むことを特徴とする。
【００２９】
このような半導体装置の製造方法とすることで、基板のＩＩＩ族窒化物半導体上の結晶欠陥を抑制しながら、ｐ型のドーパントを含有するＩＩＩ族窒化物半導体を再成長させることができ、その結果、再成長させたｐ型ＩＩＩ族窒化物半導体と基板との接触抵抗（コンタクト抵抗）、及びｐ型ＩＩＩ族窒化物半導体と電極との接触抵抗が低減し、高性能なトランジスタを提供することができる。
また、ｐ型ＮｉＯ膜をｐ型のＩＩＩ族窒化物半導体に接触するコンタクト電極として用いることにより、さらに接触抵抗を低減することができる。
【００３０】
本発明に係る半導体装置の製造方法は、
前記第４の工程の後に、前記基板を５０［℃］以上のＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）溶液に浸漬させることを特徴とする。
【００３１】
このような半導体装置の製造方法とすることで、エッチングマスクの除去が容易になる。
この理由は、ＴＭＡＨは、ＧａＮ結晶のｃ面に対するエッチング速度が小さく、ａ面、ｍ面のエッチング速度が大きいという特性があるためである。すなわち、エピタキシャル成長したＧａＮはエッチングが進まず、エッチングマスク上に堆積した多結晶ＧａＮ膜は様々な結晶面を含むため、優先的にエッチングが進む。その結果、下層のエッチングマスクが露出され易く、弗酸などで除去しやすい状態になるからである。
【００３２】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、少なくともソース領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さなｎ型の第３のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記第３のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第４の工程と
を含むことを特徴とする。
【００３３】
このように、窒素ラジカル中での加熱による結晶欠陥の回復と、ＰＬＤ法により欠陥の発生を抑制しながらソース領域にＩＩＩ族窒化物半導体を再成長させることにより、ソース領域からチャネル領域へ電子が注入された際に、電子の速度が増大し、オン電流を増大させることができるｎチャネルトランジスタを容易に製造することができる。
【００３４】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、少なくともドレイン領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の工程の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きなｎ型の第４のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記第３のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第４の工程と
を含むことを特徴とする。
【００３５】
このように、窒素ラジカル中での加熱による結晶欠陥の回復と、ＰＬＤ法により欠陥の発生を抑制しながらドレイン領域にＩＩＩ族窒化物半導体を再成長させることにより、チャネル領域からドレイン領域へ電子が注入された際に、電子の速度が増大し、オン電流を増大させることができるｎチャネルトランジスタを容易に製造することができる。
【００３６】
本発明に係る半導体装置の製造方法は、
前記半導体装置はトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体とを有する基板の、ソース領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第１の工程と、
前記窒素ラジカル処理を行う第２の工程と、
前記第２の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さなｎ型の第３のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第３の工程と、
前記基板の、ドレイン領域となる領域をエッチングし、前記第１のＩＩＩ族窒化物半導体を露出する第４の工程と、
前記窒素ラジカル処理を行う第５の工程と、
前記第５の後に、継続して窒素ラジカルを照射しながら、露出した前記第１のＩＩＩ族窒化物半導体上に、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きなｎ型の第４のＩＩＩ族窒化物半導体を、ＰＬＤ法により形成する第６の工程と、
前記第３のＩＩＩ族窒化物半導体及び前記第４のＩＩＩ族窒化物半導体上にコンタクト電極を形成する第７の工程と
を含むことを特徴とする。
【００３７】
このような半導体装置の製造方法とすることで、ソース領域からチャネル領域へ電子が注入された際に、電子の速度が増大し、また、チャネル領域からドレイン領域へ電子が注入された際に、電子の速度が増大することで、さらにオン電流を増大させることができるｎチャネルトランジスタを提供することができる。
【００３８】
本発明に係る半導体装置の製造方法は、
前記コンタクト電極を形成する工程は、ＰＬＤ法により金属又はＣ１２Ａ７膜を形成する工程と、ＰＬＤ法によりＴｉを形成する工程と、真空中で前記基板を加熱する工程とを、
この順に含むことを特徴とする。
【００３９】
このような半導体装置の製造方法とすることで、ソース領域及びドレイン領域とコンタクト電極との接触抵抗が低減し、ｎチャネルトランジスタの性能が向上する。
【００４０】
本発明に係る半導体装置の製造方法は、
前記ＰＬＤ法は、ピコ秒オーダーのパルス幅のパルスレーザーを使用したＰＬＤ法であることを特徴とする。
【００４１】
ＰＬＤ法において、ピコ秒オーダーのパルス幅のパルスレーザーを使用することで、平坦性がよく、さらにＩＩＩ族窒化物半導体においては結晶性の良好な膜を、５００℃以下の低温で形成することが可能である。それにより、窒素脱離による結晶欠陥の発生も効果的に抑制することができる。
なお、本明細書において、ピコ秒オーダーのパルス幅、すなわち１ピコ秒以上で１０００ピコ秒以下の幅のパルスレーザーを使用したＰＬＤ法を意味する。
【００４２】
本発明に係るトランジスタは、
ＩＩＩ族窒化物半導体を用いたトランジスタであって、
前記ＩＩＩ族窒化物半導体上に、シリコン窒化膜からなるゲート絶縁膜を備え、
前記ゲート絶縁膜上にＡｇを含有するＮｉＯゲート電極を備えた
ことを特徴とする。
【００４３】
このような構成のトランジスタとすることで、ＮｉＯ膜中のＡｇの濃度を制御することにより、仕事関数の大きなゲート電極を実現でき、従来製作が困難であったエンハンスメント型トランジスタを提供することができる。
【００４４】
本発明に係るトランジスタは、
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって
ソース領域及びドレイン領域にエピタキシャル成長させたｎ型のＩＩＩ族窒化物半導体を備え、
エピタキシャル成長させた前記ｎ型のＩＩＩ族窒化物半導体上に電極を備え、
前記電極は、エピタキシャル成長させた前記ｎ型のＩＩＩ族窒化物半導体に接するＣ１２Ａ７膜を備えたことを特徴とする。
【００４５】
このような構成のトランジスタとすることで、ソース領域及びドレイン領域のｎ型のＩＩＩ族窒化物半導体と電極との間の接触抵抗が低減し、ｎチャネルトランジスタのオン電流を向上させることができる。
【００４６】
本発明に係るトランジスタは、
ＩＩＩ族窒化物半導体を用いたｐチャネルトランジスタであって
ソース領域及びドレイン領域にエピタキシャル成長させたｐ型のＩＩＩ族窒化物半導体を備え、
エピタキシャル成長させた前記ｐ型のＩＩＩ族窒化物半導体上に電極を備え、
前記電極は、エピタキシャル成長させた前記ｐ型のＩＩＩ族窒化物半導体に接するＡｇを含有するＮｉＯ膜を備えたことを特徴とする。
【００４７】
このような構成のトランジスタとすることで、ソース領域及びドレイン領域のｐ型のＩＩＩ族窒化物半導体と電極との間の接触抵抗が低減し、ｐチャネルトランジスタのオン電流を向上させることができる。
【００４８】
本発明に係るトランジスタは、
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体を有するチャネル領域を備え、
前記チャネル領域に接するソース領域は、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の小さな、ｎ型不純物を含有する第３のＩＩＩ族窒化物半導体を有し、
前記第３のＩＩＩ族窒化物半導体は、前記第１のＩＩＩ族窒化物半導体及び前記第２のＩＩＩ族窒化物半導体と接する
ことを特徴とする。
【００４９】
このような構成のトランジスタとすることで、ソース領域からチャネル領域へと電子が注入された際に、電子の速度が増大し、トランジスタのオン電流を向上させることができる。
【００５０】
本発明に係るトランジスタは、
ＩＩＩ族窒化物半導体を用いたｎチャネルトランジスタであって、
第１のＩＩＩ族窒化物半導体と、前記第１のＩＩＩ族窒化物半導体上にヘテロ接合した第２のＩＩＩ族窒化物半導体を有するチャネル領域を備え、
前記チャネル領域に接するドレイン領域は、前記第１のＩＩＩ族窒化物半導体よりも電子親和力の大きな、ｎ型不純物を含有する第４のＩＩＩ族窒化物半導体を有し、
前記第４のＩＩＩ族窒化物半導体は、前記第１のＩＩＩ族窒化物半導体及び前記第２のＩＩＩ族窒化物半導体と接することを特徴とするトランジスタ。
【００５１】
このような構成のトランジスタとすることで、チャネル領域からドレイン領域へと電子が注入された際に、電子の速度が増大し、トランジスタのオン電流を向上させることができる。
この再成長するソース、ドレイン領域を高濃度ＧｅドープのＧａＮに限らず、高濃度ＧｅドープのＡｌＧａＮや高濃度ＧｅドープのＩｎＧａＮに替えることも可能である。或いは、ソース領域とドレイン領域を異なるバンドギャップのＩＩＩ族窒化物半導体に替えることも可能である。この場合、バンドギャップの大きいＩＩＩ族窒化物半導体から小さいＩＩＩ族窒化物半導体に電子が移る際には、電子の速度が増大するという効果を得ることが出来るので、より一層の大電流化が可能になる。
【発明の効果】
【００５２】
本発明のＩＩＩ族窒化物半導体を用いたトランジスタ及びその製造方法によれば、ＩＩＩ族窒化物半導体表面の結晶欠陥を抑制し、界面準位の少ないゲート絶縁膜及びソース、ドレイン領域と電極との低抵抗コンタクトを実現でき、高性能なトランジスタを得ることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体装置の製造に使用する成膜装置の概念図。
【図２】実施形態１の主要製造工程を示す断面図。
【図３】実施形態１の主要製造工程を示す断面図。
【図４】絶縁ゲート型トランジスタ特性を示すグラフ。
【図５】実施形態２の主要製造工程を示す断面図。
【図６】形成されたＩＩＩ族窒化物半導体の表面ＳＥＭ写真。
【図７】実施形態２の主要製造工程を示す断面図。
【図８】実施形態３の主要製造工程を示す断面図。
【図９】実施形態３の主要製造工程を示す断面図。
【図１０】実施形態３の主要製造工程を示す断面図。
【図１１】実施形態４の主要製造工程を示す断面図。
【図１２】実施形態５の主要製造工程を示す断面図。
【図１３】実施形態５の主要製造工程を示す断面図。
【発明を実施するための形態】
【００５４】
以下、図面を参照して本発明の実施形態について説明する。但し、以下の実施形態は、いずれも本発明の要旨の認定において限定的な解釈を与えるものではない。また、同一又は同種の部材については同じ参照符号を付して、説明を省略することがある。
【００５５】
また、簡単のため、以下の説明においては、ＩＩＩ族窒化物半導体の典型としてＧａＮ、ＡｌＧａＮ等を例に説明することがあるが、ＧａＮ、ＡｌＧａＮに限定するものではない。例えばＩｎＮ、ＧａＮ、ＡｌＮ、ＢＮの混晶等もＩＩＩ族窒化物半導体に含まれる。
【００５６】
（実施形態１）
図１は、本発明のＩＩＩ族窒化物半導体装置を製造するために使用する成膜装置の主要な構成を示す概念図である。
【００５７】
本成膜装置は、ＰＬＤ（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、成膜材料からなるターゲットの表面にパルス状のレーザを照射し、材料を蒸発（アブレーション）させ、基板に成膜する装置（以下、ＰＬＤ装置と称する）である。
【００５８】
ＰＬＤ装置は、気密性を有する真空容器であるチャンバ１の内部に、基板支持装置２、ターゲット支持装置３を備えている。基板支持装置２上には、膜を形成する対象物である基板４が載置される。
基板４は、表面にＧａＮ層を有する円形状のウェハが例示されるが、それに限定されない。
【００５９】
基板支持装置２は、内蔵されている加熱装置により、基板４を加熱し、一定温度に保持することができる。
【００６０】
ターゲット支持装置３上には、ターゲット容器５ａが支持されている。ターゲット容器５ａは、成膜材料であるターゲット６ａを収納する。従って、ターゲット支持装置３は、ターゲット容器５ａを介してターゲット６ａを支持する。
また、ターゲット支持装置３は温度制御装置を備えている。温度制御装置は、加熱又は冷却装置を備え、ターゲット容器５ａを介して、ターゲット６ａの温度を一定温度に保持することができる。
【００６１】
ターゲット容器は、チャンバ１内に複数備えることができる。図１においては、２つのターゲット容器５ａ、５ｂに、それぞれ異なるターゲット６ａ、６ｂが収納されている例を示す。そのため、連続的に複数の異なる種類の膜を形成することが可能となる。
なお、ターゲット容器の個数は２個に限定されず、それ以上であっても良く、また１個であっても良い。
【００６２】
チャンバ１は、レーザ光を導入する光透過窓７を備える。チャンバ１の外部に設置されたレーザ照射装置８から放射されたパルス状レーザは、レンズ９で集光され、光透過窓７を介してチャンバ１内部に導入され、ターゲット６ａ上に照射される。
レーザパルスの周波数は、後述するようにターゲット６ａ表面において、成膜材料に対して連続した励起を維持することができる繰り返し周波数の閾値以上とする。
レーザパルスのパルス幅は、ピコ秒オーダーとすることで、安定して表面が平坦な膜を形成することができる。
パルス幅がナノ秒オーダー以上となると熱過程により蒸発するようになり、結晶性が劣化し、フェムト秒オーダー以下となるとターゲット材料がクラスター状に飛来し、平坦性が劣化する。
パルス状レーザの中心波長、１パルスのエネルギーは、それぞれ、例えば、１０６４［ｎｍ］、５０［μＪ］とすることができるが、これに限定するものではない。また、ターゲット６ａ上でのレーザの照射領域（スポット）径は、例えば１００［μｍ］又はそれ以下に集光されるが、これに限定されるものではない。
【００６３】
ターゲット６ａ表面のレーザ光が照射された箇所では、成膜材料が蒸発する。ターゲット６ａ表面から放出された成膜材料は、プルーム１１を形成し、対向する基板４に到達した成膜材料により膜が形成される。
【００６４】
チャンバ１は、ガス導入口１２、排気口１３を備えており、圧力制御、雰囲気制御が可能である。
排気口１３には、真空ポンプが接続されており、チャンバ１内部を排気し、真空状態に保つことができる。
【００６５】
ガス導入口１２からは、必要に応じて、雰囲気制御用ガスが導入することも可能である。排気口１３と真空ポンプとの間に設置されたＡＰＣ（Ａｕｔｏ Ｐｒｅｓｓｕｒｅ Ｃｏｎｔｒｏｌｌｅｒ）バルブの開度や真空ポンプの回転数の制御により、チャンバ１の内部の圧力を一定に保持することが可能である。
【００６６】
また、本装置は、ターゲット表面の不要な酸化防止のため、基板交換のためのロードロック室を有し、成膜用のチャンバ１の排気には、ターボ分子ポンプを使用することで、ベースプレッシャーを１０−５［Ｐａ］以下とすることができる。
さらに、使用する窒素ガスは、半導体対応の高純度ガスであり、例えばガス精製器を使用し、特に酸素濃度が、１［ｐｐｂ］以下であるガスが好適に使用される。
【００６７】
さらにチャンバ１は、ラジカル照射装置１４、例えばラジカルガンを備えている。
ラジカル照射装置１４は、ＭＦＣ（マスフローコントローラ）により流量制御された窒素ガス、例えば２［ｓｃｃｍ］の窒素（Ｎ２）ガスが導入され、高周波、例えば１３．５６［ＭＨｚ］の電力が供給される。ラジカル照射装置１４は、供給された電力エネルギーにより窒素ガスから窒素ラジカル１８を発生させ、発生した窒素ラジカル１８を流出口であるノズル１５から基板４の表面に照射する。窒素ラジカルは活性であるため、基板４の表面及びターゲット６ａから基板４へ飛来した成膜材料に対する窒化作用がある。
なお、印加する電力の周波数は、上記に限定するものではない。
【００６８】
以下、本ＰＬＤ装置を使用したＩＩＩ族窒化物半導体装置を製造する方法について、図２，図３を参照しながら説明する。
図２、図３は、本実施例の絶縁ゲート型ＦＥＴの主要製造工程の断面図を示す。
【００６９】
なお、簡単のために、図面上、１つの半導体トランジスタを描画するが、複数のトランジスタがＩＩＩ族窒化物半導体基板上に形成されていてもよい。また、同様に図面上、複数のトランジスタ間を分離する分離領域も省略するが、素子分離領域としてイオン注入による不活性領域を設けてもよく、また絶縁膜を埋め込んだトレンチを設けてもよい。例えば、図２、３について、紙面に垂直方向の位置に、素子分離領域が形成されていてもよい。
素子分離のイオン注入は、フォトレジストマスクで、例えば、Ｎ（窒素）、Ｆｅ（鉄）、Ｚｎ（亜鉛）イオンを、加速電圧１００［ｋｅＶ］、ドーズ１０１５［／ｃｍ２］の条件にて行うことができる。
【００７０】
まず、ＩＩＩ族窒化物半導体基板として、（１１１）面シリコン基板、Ｃ面シリコンカーバイド、Ｇａ面ＧａＮテンプレート基板などの支持基板上に、第１のＩＩＩ族窒化物半導体層２１、例えばＧａＮ層を２［μｍ］程度エピタキシャル成長させ、その上に、第２のＩＩＩ族窒化物半導体層２２、例えばＡｌ０．１５Ｇａ０．８５Ｎを１０［ｎｍ］程度エピタキシャル成長させた基板２０を準備する。
第１のＩＩＩ族窒化物半導体層２１と第２のＩＩＩ族窒化物半導体層２２の材料を上記の組合わせとすることで、第１のＩＩＩ族窒化物半導体層２１と第２のＩＩＩ族窒化物半導体層２２とがヘテロ接合し、そのヘテロ接合界面近傍に２次元電子が形成される。
【００７１】
なお、以下では、第１のＩＩＩ族窒化物半導体層２１上に第２のＩＩＩ族窒化物半導体層２２が形成され、少なくともゲート絶縁膜を形成する領域、或いは電界効果トランジスタのチャネル領域において、第２のＩＩＩ族窒化物半導体層２２が露出した基板２０に対して説明するが、それに限定されるものではない。ＩＩＩ族窒化物半導体層が更に多層に形成された基板やＩＩＩ族窒化物半導体層の単層からなる基板であってもよい。
【００７２】
図２（ａ）に示すように、図１で示されるＰＬＤ装置１内において、基板２０は基板支持装置２で支持し、ラジカル照射装置１４により発生させた窒素ラジカル２３を照射しながら所定の温度及び時間、例えば２００［℃］以上の温度で１［分］以上の時間、保持する。
なお、上記保持条件は例示であり、温度及び時間は、基板２０の結晶欠陥の状態に合わせて決定する。表面の結晶状態は、例えば反射高速電子線回折法（ＲＨＥＥＤ）等で確認ができる。そのため、ＰＬＤ装置１にＲＨＥＥＤ等の分析装置を組み込んでもよい。
【００７３】
例えば、製造工程での起こり得るダメージにより、第２のＩＩＩ族窒化物半導体層２２の表面近傍に窒素空孔が存在する場合、例えば、基板２０に露出した第２のＩＩＩ族窒化物半導体層２２の表面に照射された窒素ラジカル２３は活性な窒素であるため、窒素空孔を埋めるように反応する。さらに基板２０を加熱することにより、窒素ラジカルの反応を促進し、また表面近傍の結晶欠陥を効果的に回復する。
【００７４】
なお、ＧａＮ系結晶の結晶欠陥回復のために加熱すると、その表面から窒素が脱離し、新たに結晶欠陥が発生することがある。しかしながら、本実施形態のように、窒素ラジカル２３を照射しながら基板２０を加熱することで、結晶欠陥を回復しながら、表面からの窒素脱離による結晶欠陥の発生を防止することができる。
【００７５】
次に図２（ｂ）に示すように、窒素ラジカル２３の基板２０への照射を継続しながら、シリコン（Ｓｉ）をターゲットとするＰＬＤ法により、蒸発させたシリコンを基板２０の表面に供給する。基板２０表面では、Ｓｉと窒素ラジカルとが反応することにより、第２のＩＩＩ族窒化物半導体層２２上に、ゲート絶縁膜となるシリコン窒化膜２４、例えば膜厚２０［ｎｍ］、が形成される。このとき、シリコンと窒素との反応を促進するため、基板２０の温度は、例えば２００［℃］とする。
【００７６】
このように、第２のＩＩＩ族窒化物半導体層２２表面からの窒素脱離を防止しながら結晶欠陥を回復させた後に、連続してシリコン窒化膜を形成するため、第２のＩＩＩ族窒化物半導体層２２とシリコン窒化膜２４との界面準位の発生を抑制することができる。
また、図２（ａ）で示す工程と図２（ｂ）で示すシリコン窒化膜の成膜工程の間も中断することなく、基板温度を２００［℃］以上にして窒素ラジカルを継続して供給し続けることにより、成膜開始時及び成膜時における窒素脱離を効果的に防止できるとともに、既に存在していた窒素欠陥に対しても復元のための活性化エネルギーを越えて欠陥を修復させることが出来る。
【００７７】
次に図２（ｃ）に示すように、Ａｇ若しくはＡｇの酸窒化物とＮｉ若しくはＮｉの酸窒化物とを混合したターゲットとする酸素雰囲気下でのＰＬＤ法によりＡｇを含有するＮｉＯ膜をシリコン窒化膜２４上に蒸着する。酸素雰囲気下で成膜することにより、ＮｉＯの酸化を促進し、正孔濃度を増加させることができる。
その後ラジカル照射装置１４に酸素ガスを供給し、酸素ラジカルを発生させ、ＮｉＯ膜表面に酸素ラジカルを照射しながら２００℃以上で、例えば１０［分］、熱処理を行う。
酸素雰囲気で熱処理を行うことで酸素欠陥を減少させ、ｐ型伝導を実現することができる。
【００７８】
その結果、Ａｇがドープされたｐ型ＮｉＯ膜２５を形成することができる。Ａｇの含有量は、例えば１〜５［ｍｏｌ％］である。また、上記熱処理の温度および時間を変えることにより、ＮｉＯ膜のキャリア濃度を変化させることができる。キャリア濃度を高めることで、ＮｉＯ膜側への空乏層の伸長を抑制できる。
なお、同一のＰＬＤ装置において、複数のターゲットを備えることにより、図２（ｂ）の工程後、基板２０を大気に晒すことなく、連続して図２（ｃ）の工程を実施することができる。これによりゲート絶縁膜であるシリコン窒化膜２４上に対して、不要な汚染等を効果的に排除することができる。
【００７９】
ＮｉＯ膜の形成工程においては、シリコン窒化膜により覆われているため、第２のＩＩＩ族窒化物半導体層２２の窒素脱離は防止できる。
さらに、シリコン窒化膜には、酸素不透過性があるため、ＮｉＯ膜形成後の酸化性雰囲気での熱処理中に、第２のＩＩＩ族窒化物半導体層２２の表面が酸化されることが防止でき、その結果、表面酸化によるトランジスタ特性の変動を防止することができる。
【００８０】
なお、ＰＬＤ法によりＡｇを含有するＮｉＯ膜を蒸着した後に、別装置にて酸素雰囲気で熱処理を施してもよい。
【００８１】
また、ＮｉＯをターゲットとするＰＬＤ法によりＮｉＯ膜を形成後に、ＡｇをターゲットとするＰＬＤ法によりＡｇを形成することで、ＮｉＯとＡｇとの積層膜を形成し、熱処理によりＡｇをＮｉＯ膜中に拡散しＡｇがドープされたｐ型ＮｉＯ膜２５を形成してもよい。形成するＡｇの膜厚により、Ａｇ濃度を可変に制御することができる。
この場合、Ａｇを拡散するための熱処理は、酸素雰囲気とする必要はなく、上層のＡｇの酸化を防止するため、真空又は窒素雰囲気で熱処理を施してもよい。ただし、非酸化性雰囲気での熱処理によりＡｇを拡散後に、酸素雰囲気で熱処理を施し、ＮｉＯ膜の正孔濃度を増大させ、ｐ型化を促進する。
【００８２】
なお、上記積層膜は、独立したＡｇとＮｉＯのターゲットを交互に使用したＰＬＤ法により形成できる。さらに、上記に限らず、Ｎｉ若しくはＮｉの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法及びＡｇ若しくはＡｇの酸窒化物をターゲットとする酸素雰囲気下でのＰＬＤ法によりＮｉＯ膜とＡｇ酸化膜との積層膜を形成しても良い。
酸化雰囲気下のＰＬＤ法によるＮｉＯ膜の形成により、ＮｉＯの酸化を促進し、正孔濃度を増加させることができる。
また、積層構造は、２層構造に限らず、異なる膜が交互に形成された３層以上の多層膜であってもよい。
【００８３】
ＮｉＯ膜は、バンドギャップの大きな酸化物半導体であるが、上記のようにＡｇをドーピングすることによりｐ型の半導体となり、ドーピングするＡｇの濃度により、ＮｉＯ膜の仕事関数を調整することができる。
ＮｉＯ膜は、電子親和力が２．５［ｅＶ］、バンドギャップが４．０［ｅＶ］という特性を有する。半導体の仕事関数は、電子親和力と伝導帯からからフェルミレベルまでのエネルギー差の和に等しいが、ｐ型半導体は、フェルミレベルが価電子帯の近くにあるため、電子親和力とバンドギャップとの和に近い値となる。
Ａｇを含有するｐ型のＮｉＯ膜の仕事関数は、Ａｇの濃度を増加させることにより、ｐ型キャリア濃度が増加し、キャリア濃度が増加するとフェルミレベルは価電子帯に近づき、状態密度を越えてドーピングすると縮退するため、伝導帯からからフェルミレベルまでのエネルギー差はバンドギャップと等価になる。従って、Ａｇを含有するｐ型のＮｉＯ膜の仕事関数は、６．５［ｅＶ］となる。この仕事関数の値は、金属で最も大きいＰｔの５．６［ｅＶ］よりも大きい値を実現することができる。
その結果、Ａｇを含有するｐ型のＮｉＯ膜をゲート電極に使用することで、従来製造が困難であったエンハンスメント型のＦＥＴを実現することが可能である。
なお、Ａｇの他ＬｉをＮｉＯのｐ型ドーパントとして用いてもよい。しかし、Ｌｉは潮解性があるため、Ａｇをドーパントとして使用することで、成膜用ターゲットの製作が容易となる。
【００８４】
なお、ＮｉＯ以外の酸化物半導体を蒸着し、その後Ａｇ又はそれ以外の元素をドーピングすることで、ｐ型半導体を構成してもよい。
また、上記実施形態においては、ゲート電極としてｐ型ＮｉＯ膜を使用したＦＥＴについて説明したが、ＮｉやＰｔ等の金属をゲート電極として用いてもよい。この場合、例えばＮｉ等の金属をターゲットとするＰＬＤ法等により金属膜をゲート絶縁膜であるシリコン窒化膜２４上に形成し、パターニングすることにより、ゲート電極を形成することができる。
【００８５】
次に図２（ｄ）に示すように、ｐ型ＮｉＯ膜２５をパターニングすることにより、ＮｉＯ膜パターン２５ａを形成する。ｐ型ＮｉＯ膜２５は、リソグラフィー工程によりフォトレジストを形成し、フォトレジストをマスクにしてドライエッチングによりパターニングすることができるが、シリコン窒化膜２４上でドライエッチングするため、基板２０の表面にドライエッチングによるダメージが加えられることはない。
【００８６】
ｐ型ＮｉＯ膜をウェットエッチングする場合には、６０［℃］以上に上げた濃硫酸と過酸化水素水を含んだ混合液に基板を浸漬することにより、ｐ型ＮｉＯ膜をエッチングすることができる。
上記混合液として、例えば濃度９０［％］の市販の濃硫酸と濃度３５［％］の市販の過酸化水素水とを、濃硫酸：過酸化水素水＝１：１〜３の体積比率で混合した液を使用することができる。
【００８７】
ウェットエッチングする場合エッチングマスクとして、パターニングしたシリコン酸化膜を使用することができる。この場合、ＣＶＤ法等によりシリコン酸化膜をｐ型ＮｉＯ膜上に形成し、リソグラフィー法によりレジストパターンをシリコン酸化膜上に形成する。その後、フッ酸によりシリコン酸化膜をエッチングすることで、シリコン酸化膜のパターンを形成することができる。
なお、シリコン酸化膜の代わりにシリコン窒化膜を使用することも可能である。シリコン窒化膜をウェットエッチングする場合、熱リン酸を使用すればよい。
【００８８】
次に図３（ａ）に示すように、例えばシリコン酸化膜を、ＣＶＤ法等により形成し、リソグラフィーとエッチングとの組合わせによりマスク２６を形成する。その後、マスク２６をエッチングマスクとして、シリコン窒化膜２４をエッチングし、第２のＩＩＩ族窒化物半導体層２２のソース（カソード）、ドレイン（アノード）領域２７ａ、２７ｂを露出する。このとき、図示しない素子分離領域上において、シリコン窒化膜２４を除去せず、残置していてもよい。
なお、マスク２６をシリコン酸化膜により形成したが、リフトオフプロセスのマスクとし使用できる膜であれば、他の材料であってもよい。
【００８９】
なお、マスク２６を形成する際に、シリコン酸化膜をフォトレジストをマスクにエッチング後に引続いてシリコン窒化膜２４をエッチングしてもよい。しかし、フォトレジストではなくマスク２６をマスクにシリコン窒化膜２４をエッチングすることにより、フォトレジスト除去のためのアッシング処理による基板２０表面の酸化を防止することができる。
【００９０】
次に図３（ｂ）に示すように、蒸着法等により、コンタクト電極形成用の第１の金属膜２８、例えばＴｉとＡｌの積層膜をこの順に形成する。
その後、第１の金属膜２８が形成された基板２０に対して熱処理を施し、オーミック接触させる。例えば第１の金属膜２８として、Ｔｉ２０［ｎｍ］／Ａｌ２００［ｎｍ］の他に、Ｔｉ／ＡｕやＨｆ／Ｎｉ／ＡｕやＹ／Ｎｉ／Ａｕを使うことも出来る。
【００９１】
なお、第１の金属膜２８を形成する前に、第２のＩＩＩ族窒化物半導体層２２表面に窒素ラジカルを照射しながら加熱することで、ドライエッチング時に第２のＩＩＩ族窒化物半導体層２２表面に生じた結晶欠陥を回復させてもよい。それにより更に低抵抗なコンタクト抵抗を実現できる。
【００９２】
次に図３（ｃ）に示すように、例えばフッ酸等によるウェットエッチング法によりシリコン酸化膜からなるマスク２６を除去し、リフトオフ法によりマスク２６上の第１の金属膜２８を除去する。その結果、ソース、ドレイン領域２７ａ、２７ｂ上の第１の金属膜２８は残置する。
【００９３】
次に図３（ｄ）に示すように、リフトオフ法により、ゲート配線用の第２の金属膜２９、例えばＮｉ２０［ｎｍ］／Ａｕ２００［ｎｍ］をＮｉＯ膜パターン２５ａ上に形成する。なおリフトオフ法は、図３（ａ）、（ｂ）、（ｃ）により説明された工程と同様であるため、詳細は割愛する。
【００９４】
以上の工程により、ゲート絶縁型ＦＥＴを得ることができる。その後、必要に応じて、ＦＥＴを覆う層間絶縁膜を形成し、コンタクト孔や配線を形成する。
【００９５】
なお、所望のゲート絶縁膜の耐圧や、誘電率を実現するため、シリコン窒化膜の膜厚は適宜決定すればよい。また、上記実施形態においては、ゲート絶縁膜としてシリコン窒化膜を用いたが、シリコン窒化膜上に、シリコン酸化膜、アルミニウム酸化膜、ハフニウム（Ｈｆ）酸化膜、ジルコニウム（Ｚｒ）酸化膜、ＨｆＺｒ酸化膜等の他の絶縁膜を形成することで、ゲート絶縁膜の耐圧や、誘電率を調整してもよい。
【００９６】
なお、上記リフトオフ法で使用するマスクは、シリコン酸化膜以外にフォトレジストを使用してもよい。
【００９７】
上記実施形態においては、ＮｉＯ膜からなるゲート電極を形成後にソース、ドレイン電極を形成したが、リフトオフ法により、ソース、ドレイン電極を形成した後に、ＮｉＯ膜からなるゲート電極及びＮｉ／Ａｕ膜からなるゲート配線を形成してもよい。
【００９８】
また、ＮｉＯ膜を直接ＩＩＩ族窒化物半導体に形成し、ゲート電極として用いた場合、ＮｉＯ膜がバンドギャップの大きいｐ型半導体であり、界面欠陥の多いヘテロＰＮ接合が形成される。その結果、リーク電流（オフ電流）が増大するという問題が生じる。しかし、上述の実施形態のようにシリコン窒化膜を設けることによりリーク電流を低減できる。
【００９９】
図４は、本実施形態により得られたＦＥＴのドレイン電流（Ｉｄ）のゲート電圧（ソース−ゲート間電圧）依存性を示す。図４（ａ）は、、ゲート絶縁膜であるシリコン窒化膜２４の成膜時の基板温度が室温の場合、図４（ｂ）は、ゲート絶縁膜であるシリコン窒化膜２４の成膜時の基板温度が２００［℃］の場合のドレイン電流（Ｉｄ）特性を示す。
【０１００】
図４（ａ）に示すように、シリコン窒化膜２４の成膜時の基板温度が室温の場合、ゲート電圧の昇圧時及び降圧時のＩｄにはヒステリシスがあり、ゲート電圧シフト量は４５０［ｍＶ］である。
一方、図４（ｂ）に示すように、シリコン窒化膜２４の成膜時の基板温度が２００［℃］の場合、ゲート電圧の昇圧時及び降圧時のＩｄのヒステリシスは確認されず、Ｉｄのゲート電圧シフト量は１００［ｍＶ］以下と良好である。この結果は、基板温度が２００［℃］でシリコン窒化膜２４を形成することにより、第２のＩＩＩ族窒化物半導体層２２とシリコン窒化膜２４との界面準位を抑制できたことを意味する。
また、シリコン窒化膜２４の成膜温度が２００［℃］の場合と異なりシリコン窒化膜２４の成膜温度が室温の場合、明らかなヒステリシスが観察されることから、窒素ラジカルによる結晶欠陥の修復には２００［℃］の温度に相当する活性化エネルギーが必要であることを意味する。
【０１０１】
なお、ゲート絶縁膜２４と第２のＩＩＩ族窒化物半導体層２２との間にｐ型のＩＩＩ族窒化物半導体を形成し、広義のＦＥＴの一種である所謂ゲート注入型トランジスタとしてもよい。
【０１０２】
なお、上記実施形態においては、基板に対して窒素ラジカルを照射しながら加熱処理を行った後に、同一チャンバ内において連続してＰＬＤ法により基板上に成膜を行ったが、マルチチャンバ装置を用いて、それぞれ異なるチャンバにおいて基板に対して処理を行い、各チャンバ間の基板の搬送を、真空搬送システムを用いて行うことも可能である。
【０１０３】
（実施形態２）
以下では、図５、図６、図７を参照し本発明の他の実施形態について説明する。
窒素ラジカル雰囲気中での熱処理によるＩＩＩ族窒化物半導体の窒素脱離に起因する表面欠陥発生防止と欠陥の回復効果を利用し、ＦＥＴのソース、ドレイン領域にＩＩＩ族窒化物をエピタキシャル成長させることで、ＦＥＴの性能向上を図ることができる。
以下では、Ｎチャネルのショットキーゲート型ＦＥＴを例に説明するが、実施形態１で開示される絶縁ゲート型ＦＥＴについても好適に適応できる。
【０１０４】
第１のＩＩＩ族窒化物半導体層２１、例えばＧａＮ層上に、第２のＩＩＩ族窒化物半導体層２２、例えばＡｌＧａＮ層が形成された基板２０を準備し、図５（ａ）に示すように、第２のＩＩＩ族窒化物半導体層２２上にシリコン酸化膜３０を、ＣＶＤ法等により、形成する。
なお、ＰＬＤ装置を使用し、加熱しながら窒素ラジカルを照射し、基板２０表面の結晶欠陥を回復した後に、Ｓｉをターゲットを使用して、酸素ラジカルを照射しながらシリコン酸化膜を形成してもよい。
【０１０５】
次に図５（ｂ）に示すように、リソグラフィーとエッチング技術の組合わせにより、フォトレジストをマスクにＦＥＴのソース領域３１ａ及びドレイン領域３１ｂとなる領域上のシリコン酸化膜３０をドライエッチングし、その後フォトレジストをアッシング処理等により除去してマスク３０ａを形成する。次に、マスク３０ａをマスクにして、ソース領域３１ａ及びドレイン領域３１ｂとなる領域の基板２０をドライエッチングし、第１のＩＩＩ族窒化物半導体層２１を表面に露出させる。
ソース領域３１ａ及びドレイン領域３１ｂとで挟まれた領域は、チャネル領域３１ｃとなる。なお、ＦＥＴのチャネル領域は、厳密には、ゲート電極による電界によって電気伝導が制御される領域であるが、本明細書においては、便宜上ソース領域３１ａ及びドレイン領域３１ｂとで挟まれた領域をチャネル領域３１ｃと称す。
【０１０６】
次に図５（ｃ）に示すように、窒素ラジカル３２を照射しながら、例えば２００［℃］に加熱し、基板２０の表面近傍の結晶欠陥を回復する。
【０１０７】
次に図５（ｄ）に示すように、ｎ型のドーパントとしてＩＶ族元素、例えばゲルマニウム（Ｇｅ）を２［ｍｏｌ％］含有するＧａをターゲットとするＰＬＤ法により、窒素ラジカルを照射しながら、Ｇｅがドーピングされたｎ型のＧａＮ層である第３のＩＩＩ族窒化物半導体３３ａ、３３ｂを、第１のＩＩＩ族窒化物半導体層２１が表面に露出したソース、ドレイン領域３１ａ、３１ｂにエピタキシャル成長させる。一方、マスク３０ａはシリコン酸化膜から構成されているため、マスク３０ａ上ではエピタキシャル成長せず、島状に成長した多結晶のＧａＮ層である、多結晶のＩＩＩ族窒化物半導体３３ｃが形成される。
【０１０８】
図６は、図５（ｄ）の工程後の表面ＳＥＭ写真である。マスク３０ａ上に、表面の凹凸のある多結晶のＩＩＩ族窒化物半導体３３ｃが形成されているのに対して、第３のＩＩＩ族窒化物半導体３３ａ、３３ｂは、表面の滑らかなエピタキシャル成長膜であることが理解できる。
【０１０９】
次に図７（ａ）に示すように、窒素ラジカル照射を停止し、Ｃ１２Ａ７をターゲットにして、ＰＬＤ法によりＣ１２Ａ７膜３４ａ、３４ｂ、３４ｃを、例えば膜厚１０〜２０［ｎｍ］、形成する。
Ｃ１２Ａ７膜のＰＬＤ法による成膜中は酸素雰囲気に切り替えても良い。また、Ｃ１２Ａ７成膜後にＰＬＤ法によって連続的にＴｉを積層することも可能である。
【０１１０】
なお、図５（ｄ）の工程後、図７（ａ）の工程の前に、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）により、多結晶のＩＩＩ族窒化物半導体３３ｃをエッチングしても良い。以下に説明するようにＴＭＡＨにより、エピタキシャル成長した第３のＩＩＩ族窒化物半導体３３ａ、３３ｂはエッチングされず、多結晶のＩＩＩ族窒化物半導体３３ｃが選択的にエッチングされる。そのため、ＩＩＩ族窒化物半導体３３ｃの下のマスク３０ａが露出し、次工程のリフトオフの工程のマスク３０ａのエッチングが、さらに容易になる。
【０１１１】
５０［℃］以上に加熱したＴＭＡＨ（重量濃度２．３８［％］の水溶液）は、ＧａＮ結晶のａ面やｍ面に対しては、エッチング作用があるが、ｃ面はエッチングしない特性がある。エピタキシャル成長したＧａＮ（第３のＩＩＩ族窒化物半導体３３ａ、３３ｂ）の表面はｃ面となるため、エッチングされない。一方、マスク３０ａ（酸化シリコン膜）上に形成されたＧａＮ膜は多結晶（多結晶のＩＩＩ族窒化物半導体３３ｃ）になるため、ａ面やｍ面を表面に有するグレインが存在する。その結果、多結晶なＧａＮ（多結晶のＩＩＩ族窒化物半導体３３ｃ）のみが選択的にエッチングされる。
【０１１２】
次に図７（ｂ）に示すように、マスク３０ａを、例えばフッ酸等によりウェットエッチング法により選択的に除去し、マスク３０ａ上の多結晶のＩＩＩ族窒化物半導体３３ｃ及びＣ１２Ａ７膜３４ｃを除去し、ソース、ドレイン領域３１ａ、３１ｂに第３のＩＩＩ族窒化物半導体３３ａ、３３ｂ及びＣ１２Ａ７膜３４ａ、３４ｂを残置する。
【０１１３】
次に図７（ｃ）に示すように、例えばＴｉ／Ａｌ膜を蒸着し、リフトオフ法により、Ｃ１２Ａ７膜３４ａ、３４ｂ上にＴｉを含有する第３の金属３５ａ、３５ｂを形成する。その後、真空中で２００［℃］以上の温度で熱処理を施し、第３の金属３５ａ、３５ｂからＴｉをＣ１２Ａ７膜３４ａ、３４ｂに熱拡散により供給する。
Ｃ１２Ａ７膜３４ａ、３４ｂは、以下に説明するように、Ｔｉを供給し、熱処理を施すことにより、高い電気伝導率を有することができる。
【０１１４】
Ｃ１２Ａ７膜は結晶格子の骨格により形成されるケージ構造に、フリー酸素イオンを包接している。包接されたフリー酸素イオンをＴｉにより還元し、電子に置き換えることにより、Ｃ１２Ａ７膜は高い伝導率を備えることができる。なお、Ａｌも還元材として機能し得る。
【０１１５】
第３の金属３５ａ、３５ｂは、Ｔｉを含む合金であってもよいが、Ｔｉ／Ａｌ膜のように下層にＴｉ層を有する積層膜の方が、効率的にＣ１２Ａ７膜３４ａ、３４ｂへのＴｉの供給ができる。
【０１１６】
Ｃ１２Ａ７は、高い電気伝導率を備えるうえ、さらに仕事関数が２．４［ｅＶ］と低いという特性のため、コンタクト抵抗を低減するという特別な効果がある。すなわち、Ｃ１２Ａ７は仕事関数が小さく、ＧａＮ表面の電子親和力よりも小さいため、Ｃ１２Ａ７とＧａＮとの間にポテンシャル障壁が生じない。その結果、コンタクト抵抗は、従来使用されてきた金属材料のコンタクト電極と比較し、コンタクト抵抗を低減できるという効果がある。
【０１１７】
なお、ＰＬＤ法により蒸着するＣ１２Ａ７膜のターゲットとして、予めＴｉ、Ａｌ等の還元材で熱処理を施したＣ１２Ａ７を使用してもよい。これにより第３の金属３５ａ、３５ｂから還元材を供給するまでもなく、高い電気伝導率を有することができる。
ＰＬＤ法の場合、レーザ光のエネルギーにより、効率的にフリー酸素を還元できる。
また、ＰＬＤ法によりＣ１２Ａ７膜を蒸着した後に水素ラジカルを照射しながら加熱処理を行うか、水素ラジカルを照射しながらＣ１２Ａ７を蒸着することで、水素の還元性により包接されたフリー酸素イオンを電子に置き換えてもよい。
【０１１８】
次に図７（ｄ）に示すように、例えばフォトレジストをマスクにしたリフトオフ法により、例えばＮｉ／Ａｕ膜からなるゲート電極３６を形成する。
【０１１９】
なお、図７（ｃ）に示すＴｉ／Ａｌ膜の成膜や図７（ｄ）に示すＮｉ／Ａｕ膜の成膜前に、本ＰＬＤ装置を用い、基板２０に対して、窒素ラジカルを照射しながら基板を加熱してもよい。基板２０表面の結晶欠陥を回復した後に、Ｔｉ／Ａｌ膜やＮｉ／Ａｕ膜を成膜することで、コンタクト抵抗の低減や閾値電圧の安定化を図ることができる。
【０１２０】
本実施形態においては、ソース、ドレイン領域に、結晶欠陥を回復した後にＩＩＩ族窒化物半導体をＰＬＤ法により形成しているため、結晶欠陥の発生を抑制しながらエピタキシャル成長させることができる。そのため、ソース、ドレイン領域のコンタクト抵抗が下がり、ＦＥＴのオン抵抗が減少する。その結果ＦＥＴのオン電流が増大する。
また、エピタキシャル成長させたＩＩＩ族窒化物半導体に直接的にオーミック接触するＣ１２Ａ７膜をコンタクト電極として使用することで、ＩＩＩ族窒化物半導体とのコンタクト抵抗をさらに減少することができ、ＦＥＴのオン電流を一層増大することができる。
【０１２１】
なお、図７（ａ）で示す工程を省略し、Ｃ１２Ａ７膜を介在させずに、例えばＴｉ／Ａｌ膜等の金属膜を直接的にソース、ドレイン領域３１ａ、３１ｂの第３のＩＩＩ族窒化物半導体３３ａ、３３ｂにオーミック接触させ、コンタクト電極としてもよい。
この場合、上記実施形態と比較し、接触抵抗は増加するものの、製造コストが低減する。
【０１２２】
（実施形態３）
実施形態２ではＮチャネルのＦＥＴについて説明したが、本発明の成膜前処理及び成膜処理を用い、ＰチャネルＦＥＴを製造することが可能である。以下では、図８、図９、図１０を参照し、ＰチャネルのＦＥＴの製造方法について説明する。
【０１２３】
第１のＩＩＩ族窒化物半導体層２１、例えばＧａＮ層、第２のＩＩＩ族窒化物半導体層２２、例えばＡｌＧａＮ層及び第４のＩＩＩ族窒化物半導体層４１、例えばＧａＮ層をこの順に形成された基板４０を準備する。
第４のＩＩＩ族窒化物半導体層４１は、第２のＩＩＩ族窒化物半導体層２２とヘテロ接合し、第４のＩＩＩ族窒化物半導体層４１に２次元ホールガスが形成されている。
【０１２４】
図８（ａ）に示すように、第４のＩＩＩ族窒化物半導体層４１上にシリコン酸化膜をＣＶＤ法等により形成する。その後、リソグラフィー技術とエッチング技術の組合わせにより、ＰチャネルＦＥＴのチャネル領域となる領域に開口部４３を有するマスク４２を形成する。
【０１２５】
次に図８（ｂ）に示すように、窒素ラジカルを照射しながら、ＰＬＤ法により、例えばｐ型のドーパントとしてＭｇを含有するＧａターゲットを使用し、基板４０にｐ型のＩＩＩ族窒化物半導体である第５のＩＩＩ族窒化物半導体４４、例えばＭｇ含有ＧａＮ、をエピタキシャル成長させる。一方、マスク４２上ではエピタキシャル成長しないため、多結晶なＩＩＩ族窒化物半導体４５、例えばＭｇ含有多結晶ＧａＮが形成される。
【０１２６】
次に図８（ｃ）に示すように、多結晶なＩＩＩ族窒化物半導体４５の表面をウェットエッチングし、膜厚を減少させ、又は微小な結晶を除去する。エッチングは、例えばＴＭＡＨを用いることで、多結晶なＩＩＩ族窒化物半導体４５が選択的にエッチングされ、エピタキシャル成長した第５のＩＩＩ族窒化物半導体４４はエッチングされない。その結果、マスク４２の露出領域が増大し、次工程のマスク除去が、さらに容易となる。
【０１２７】
次に図８（ｄ）に示すように、マスク４２をウェットエッチングし、リフトオフ法によりマスク４２上の第５のＩＩＩ族窒化物半導体４５を除去する。
【０１２８】
次に図９（ａ）に示すように、シリコン酸化膜をＣＶＤ法等により形成し、リソグラフィー技術とエッチング技術の組合わせにより、第５のＩＩＩ族窒化物半導体４４を覆うようにマスク４６を形成する。
【０１２９】
次に図９（ｂ）に示すように、マスク４６をエッチングマスクに基板４０をエッチングし、第１のＩＩＩ族窒化物半導体層２１の表面を露出させる。
【０１３０】
次に図９（ｃ）に示すように、窒素ラジカルを照射しながら、基板４０を２００［℃］以上に加熱し、結晶欠陥を回復させた後に、Ｍｇを２［ｍｏｌ％］含有するＧａをターゲットとするＰＬＤ法によりｐ型のＩＩＩ族窒化物半導体である第６のＩＩＩ族窒化物半導体４７を、露出した第１のＩＩＩ族窒化物半導体層２１の表面にエピタキシャル成長させる。このとき、マスク４６上には、多結晶なＩＩＩ族窒化物半導体４８が形成される。
【０１３１】
その後、窒素ラジカルの照射を停止し、ターゲットを変更し、例えばＡｇを含有するＮｉＯをターゲットとするＰＬＤ法により、第６のＩＩＩ族窒化物半導体４７及び多結晶なＩＩＩ族窒化物半導体４８上に、例えばＡｇがドープされたｐ型ＮｉＯ膜からなる、ｐ型のコンタクト用導電性膜４９、５０を形成する。その後、コンタクト用導電性膜４９、５０は、酸素雰囲気で２００［℃］以上の熱処理を施すことで、電気伝導率を高めることができる。
【０１３２】
なお、酸素雰囲気での熱処理は、ＰＬＤ装置内で行うこともできるが、別途の熱処理装置で熱処理を施してもよい。
【０１３３】
次に図９（ｄ）に示すように、マスク４６をウェットエッチングし、マスク４６上に形成された多結晶なＩＩＩ族窒化物半導体４８及びコンタクト用導電性膜５０をリフトオフ法により除去する。
【０１３４】
次に図１０に示すように、フォトレジストからなるマスクを使用し、電極用の導電性膜、例えばＮｉ／Ａｌを蒸着し、リフトオフ法により、ソース、ドレイン電極５１及びゲート電極５２を形成する。
【０１３５】
本実施形態においては、ソース、ドレイン領域に形成するＩＩＩ族窒化物半導体の形成時に、窒素ラジカルを照射しながら熱処理を行うことで、結晶を回復し、良好な結晶性を有するｐ型のＩＩＩ族窒化物半導体である第６のＩＩＩ族窒化物半導体４７を形成することができる。
さらに、第６のＩＩＩ族窒化物半導体４７とソース、ドレイン電極とオーミック接触させ、接触抵抗を低減するために、ｐ型ＮｉＯ膜のコンタクト用導電性膜４９を介在させている。ＮｉＯ膜の仕事関数は、Ａｇのドーピング量により調整することができ、Ａｇのドーピングにより、ＮｉＯ膜とｐ型の第６のＩＩＩ族窒化物半導体４７との接触抵抗を低減することができる。
【０１３６】
また、上記実施形態においては、Ａｇを含有するｐ型ＮｉＯ膜を、ソース及びドレイン領域とのコンタクト電極として利用したが、第５のＩＩＩ族窒化物半導体４４に接するように形成し、ゲート電極として利用してもよい。
図９（ｄ）の工程後に、再度リフトオフ法により、Ａｇを含有するｐ型ＮｉＯ膜を第５のＩＩＩ族窒化物半導体４４上に形成すればよい。なお、Ａｇを含有するｐ型ＮｉＯ膜の成膜方法は、図９（ｃ）の工程と同様である。
仕事関数が大きくかつ導電性を有するＡｇを含有するｐ型ＮｉＯ膜をショットキー型電界効果トランジスタのゲート電極に使用することで、エンハンスメント型トランジスタを実現できる。さらにＡｇ濃度を調整することでトランジスタの閾値を調整することができる。
【０１３７】
（実施形態４）
本発明による窒素ラジカル照射とＰＬＤ法による成膜との組合わせにより、窒素空孔による結晶欠陥を抑制しながら結晶性のよいＩＩＩ族窒化物を形成できる。
以下では、コンタクト抵抗をさらに低減することができるＩＩＩ族窒化物半導体の再成長技術について説明する。
【０１３８】
第１のＩＩＩ族窒化物半導体層２１、例えばＧａＮ層上に、第２のＩＩＩ族窒化物半導体層２２、例えばＡｌＧａＮ層が形成された基板２０を準備する。その後、図５（ａ）から（ｃ）の工程を経て、ソース及びドレイン領域の第１のＩＩＩ族窒化物半導体層２１を露出さ、窒素ラジカルを照射しながら熱処理を行うことにより、基板２０の表面の欠陥を回復させる。
【０１３９】
次に図１１（ａ）に示すように、第１のＩＩＩ族窒化物半導体層２１と比較して、バンドギャップの大きなｎ型の第７のＩＩＩ族窒化物半導体５３ａ、５３ｂを、それぞれソース領域３１ａ及びドレイン領域３１ｂにエピタキシャル成長させ、マスク３０ａ上に多結晶なＩＩＩ族窒化物半導体５４を形成する。
第７のＩＩＩ族窒化物半導体５３ａ、５３ｂ及び多結晶なＩＩＩ族窒化物半導体５４は、例えばＧｅを含有したＡｌＧａＮをターゲットとするＰＬＤ法により形成する。
【０１４０】
次に図１１（ｂ）に示すように、マスク３０ａをウェットエッチングし、多結晶なＩＩＩ族窒化物半導体５４をリフトオフ法により除去する。
【０１４１】
次に図１１（ｃ）に示すように、例えばフォトレジストをマスクとしてリフトオフ法により、Ｔｉ／Ａｌ膜からなるソース電極５５ａ及びドレイン電極５５ｂを形成する。
【０１４２】
次に図１１（ｄ）に示すように、例えばフォトレジストをマスクとしてリフトオフ法により、第１のＩＩＩ族窒化物半導体層２１と第２のＩＩＩ族窒化物半導体層２２とがヘテロ接合するチャネル領域３１ｃ上にＮｉ／Ａｕ膜からなるゲート電極５６を形成する。
なお、チャネル領域３１ｃは、ソース、ドレイン領域３１ａ、３１ｂと接する。
【０１４３】
本実施形態においては、第１のＩＩＩ族窒化物半導体層２１と第２のＩＩＩ族窒化物半導体層２２とのヘテロ接合により、２次元電子ガスの多くが第１のＩＩＩ族窒化物半導体層２１に生成される。
ソース領域３１ａに形成された第７のＩＩＩ族窒化物半導体５３ａは第１のＩＩＩ族窒化物半導体２１と比較して、バンドギャップが大きく、電子親和力（真空準位から伝導帯の底までのエネルギー）が小さい。
そのため、ソース領域３１ａの第７のＩＩＩ族窒化物半導体５３ａの伝導帯とチャネル領域３１ｃの第１のＩＩＩ族窒化物半導体２１の伝導帯との間に、エネルギー差が生じる。
ソース領域の第７のＩＩＩ族窒化物半導体５３ａの伝導帯から、チャネル領域の第１のＩＩＩ族窒化物半導体２１の伝導帯に注入された電子は、上記エネルギー差に相当する運動エネルギーが与えられ、速度が増大する。
従って、少なくともソース領域３１ａに、第１のＩＩＩ族窒化物半導体２１と比較して、バンドギャップが大きい第７のＩＩＩ族窒化物半導体５３ａが形成されていればよい。
【０１４４】
その結果、本実施形態のＦＥＴにおいては、ソース領域３１ａの第７のＩＩＩ族窒化物半導体５３ａとして第１のＩＩＩ族窒化物半導体層２１と同じＩＩＩ族窒化物半導体を使用した場合と比較し、ＦＥＴの動作速度を高めることができる。
【０１４５】
なお、上記実施形態では、図１１（ａ）に示す工程において、第１のＩＩＩ族窒化物半導体層２１と比較して、バンドギャップの大きなｎ型の第７のＩＩＩ族窒化物半導体５３ａ、５３ｂをエピタキシャル成長させたが、ｎ型の第７のＩＩＩ族窒化物半導体５３ａ、５３ｂとして、第１のＩＩＩ族窒化物半導体層２１と比較して、バンドギャップの小さなＩＩＩ族窒化物半導体を、例えばＧｅを含有したＩｎＧａＮをターゲットとするＰＬＤ法によりエピタキシャル成長させてもよい。
この場合、チャネル領域３１ｃの第１のＩＩＩ族窒化物半導体２１の伝導帯からドレイン領域３１ｂの第７のＩＩＩ族窒化物半導体５３ｂの伝導帯へ注入された電子は、第１のＩＩＩ族窒化物半導体２１の伝導帯と第７のＩＩＩ族窒化物半導体５３ｂの伝導帯との間のエネルギー差に相当する運動エネルギーが与えられ、速度が増大する。
その結果、ドレイン領域３１ｂの第７のＩＩＩ族窒化物半導体５３ｂとして第１のＩＩＩ族窒化物半導体層２１と同じＩＩＩ族窒化物半導体を使用した場合と比較し、ＦＥＴの動作速度を高めることができる。
従って、この場合、少なくともドレイン領域３１ｂに、第１のＩＩＩ族窒化物半導体２１と比較して、バンドギャップが小さい第７のＩＩＩ族窒化物半導体５３ｂが形成されていればよい。
【０１４６】
なお、上記実施形態はショットキーゲート型ＦＥＴについて説明したが、絶縁ゲート型ＦＥＴのソース、ドレイン領域のＩＩＩ族窒化物半導体についても適用でき、特に実施形態１で示す絶縁ゲート型ＦＥＴにも好適に適用できる。
【０１４７】
（実施形態５）
本実施形態においては、ドレイン領域に、バンドギャップの小さいＩＩＩ族窒化物半導体を形成することで、ＦＥＴの高速動作を高めることができる。
【０１４８】
図５（ｂ）の工程と同様の方法により、図１２（ａ）に示すように、リソグラフィー技術とエッチング技術とを組合わせ、ＦＥＴのソース領域３１ａとなる領域を露出するよう、シリコン酸化膜３０をパターニングしてマスク３０ｂを形成する。その後マスク３０ｂをマスクに、ソース領域３１ａとなる領域の基板２０をドライエッチングし、第１のＩＩＩ族窒化物半導体層２１を露出する。
【０１４９】
次に図１２（ｂ）に示すように、窒素ラジカルを照射しながら、例えば２００［℃］に加熱し、基板２０の表面近傍の結晶欠陥を回復させる。その後、第１のＩＩＩ族窒化物半導体層２１と比較して、バンドギャップの大きなｎ型の第７のＩＩＩ族窒化物半導体５３ａをソース領域３１ａにエピタキシャル成長させ、マスク３０ｂ上に多結晶なＩＩＩ族窒化物半導体５４を形成する。
第７のＩＩＩ族窒化物半導体５３ａ及び多結晶なＩＩＩ族窒化物半導体５７は、例えばＡｌＧａＮをターゲットとするＰＬＤ法により形成する。
【０１５０】
次に図１２（ｃ）に示すように、マスク３０ｂをウェットエッチングし、多結晶なＩＩＩ族窒化物半導体５７をリフトオフ法により除去する。
【０１５１】
次に図１２（ｄ）に示すように、図１２（ａ）と同様の方法により、ＦＥＴのドレイン領域３１ｂとなる領域を露出するマスク５８を形成する。
【０１５２】
次に図１２（ｅ）に示すように、マスク５８をマスクに基板２０をエッチングし、ドレイン領域３１ｂとなる領域の第１のＩＩＩ族窒化物半導体層２１を露出させる。
その後、窒素ラジカルを照射しながら、例えば２００［℃］に加熱し、基板２０表面の結晶欠陥を回復させる。その後、第１のＩＩＩ族窒化物半導体層２１と比較して、バンドギャップの小さなｎ型の第８のＩＩＩ族窒化物半導体５９をドレイン領域３１ｂにエピタキシャル成長させ、マスク５８上に多結晶なＩＩＩ族窒化物半導体６０を形成する。
第８のＩＩＩ族窒化物半導体５９及び多結晶なＩＩＩ族窒化物半導体６０は、例えばＧｅを含有したＩｎＧａＮをターゲットとするＰＬＤ法により形成する。
【０１５３】
次に図１３（ａ）に示すように、マスク５８をウェットエッチングし、多結晶なＩＩＩ族窒化物半導体６０をリフトオフ法により除去する。
【０１５４】
次に図１３（ｂ）に示すように、図１１（ｃ）及び（ｄ）の工程と同様に、リフトオフ法により、Ｔｉ／Ａｌ膜からなるソース電極５５ａ及びドレイン電極５５ｂを形成し、その後リフトオフ法により、チャネル領域３１ｃ上にＮｉ／Ａｕ膜からなるゲート電極５６を形成する。
なお、チャネル領域３１ｃは、ソース、ドレイン領域３１ａ、３１ｂと接する。
【０１５５】
本実施形態では、ドレイン領域に形成された第８のＩＩＩ族窒化物半導体５９は、第１のＩＩＩ族窒化物半導体２１と比較して、バンドギャップが小さく、電子親和力（真空準位から伝導帯の底までのエネルギー）が大きい。そのため、チャネル領域の第１のＩＩＩ族窒化物半導体２１の伝導帯とドレイン領域の第８のＩＩＩ族窒化物半導体５９伝導帯との間に、エネルギー差が生じる。
チャネル領域の第１のＩＩＩ族窒化物半導体２１の伝導帯から、ドレイン領域の第８のＩＩＩ族窒化物半導体５９の伝導帯に注入された電子は、上記エネルギー差に相当する運動エネルギーが与えられ、速度が増大する。
その結果、本実施形態のＦＥＴにおいては、実施形態４に対して、さらにＦＥＴの動作速度を高めることができる。
【０１５６】
なお、本実施形態においては、ソース領域３１ａに第７のＩＩＩ族窒化物半導体５３ａを形成した後に、ドレイン領域３１ｂに第８のＩＩＩ族窒化物半導体５９を形成する例を示したが、ドレイン領域３１ｂに第８のＩＩＩ族窒化物半導体５９を形成した後に、ソース領域３１ａに第７のＩＩＩ族窒化物半導体５３ａを形成してもよい。
【０１５７】
なお、上記はショットキーゲート型ＦＥＴについて説明したが、絶縁ゲート型ＦＥＴについても適用でき、特に実施形態１で示す絶縁ゲート型ＦＥＴにも好適に適用できる。
【符号の説明】
【０１５８】
１  チャンバ
２  基板支持装置
３  ターゲット支持装置  
４  基板
５ａ、５ｂ  ターゲット容器
６ａ、６ｂ  ターゲット
７  光透過窓
８  レーザ照射装置
２０  基板２０
２１  第１のＩＩＩ族窒化物半導体層
２２  第２のＩＩＩ族窒化物半導体層
２３  窒素ラジカル
２４  シリコン窒化膜
２５  ｐ型ＮｉＯ膜
２５ａ  ＮｉＯ膜パターン
２６  マスク
２７ａ  ソース領域
２７ｂ  ドレイン領域
２８  第１の金属膜
２９  第２の金属膜
３０  シリコン酸化膜
３０ａ,３０ｂ  マスク
３１ａ  ソース領域
３１ｂ  ドレイン領域
３１ｃ  チャネル領域
３２  窒素ラジカル
３３ａ、３３ｂ  第３のＩＩＩ族窒化物半導体
３３ｃ  多結晶のＩＩＩ族窒化物半導体
３４ａ、３４ｂ、３４ｃ  Ｃ１２Ａ７膜
３５ａ、３５ｂ  Ｔｉ／Ａｌ膜
３６    Ｎｉ／Ａｕ膜
４０  基板
４１  第４のＩＩＩ族窒化物半導体層
４２  マスク
４３  開口部
４４  第５のＩＩＩ族窒化物半導体
４５  多結晶なＩＩＩ族窒化物半導体
４６  マスク
４７  第６のＩＩＩ族窒化物半導体
４８  多結晶なＩＩＩ族窒化物半導体
４９  コンタクト用導電性膜
５０  コンタクト用導電性膜
５１  ソース、ドレイン電極
５２  ゲート電極５２
５３ａ、５３ｂ  第７のＩＩＩ族窒化物半導体
５４  多結晶なＩＩＩ族窒化物半導体
５５ａ  ソース電極
５５ｂ  ドレイン電極
５６  ゲート電極
５７  多結晶なＩＩＩ族窒化物半導体
５８  マスク
５９  第８のＩＩＩ族窒化物半導体
６０  多結晶なＩＩＩ族窒化物半導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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