(57)【要約】【課題】寄生容量を低くすることが可能な半導体装置および表示装置を提供する。【解決手段】  基板と、前記基板上のゲート電極と、前記ゲート電極を間にして前記基板上に設けられ、前記ゲート電極に対向するチャネル領域および前記チャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、前記ゲート電極と同一の構成材料を含むとともに、前記ゲート電極と同一の厚みを有する第１電極と、少なくとも一部が前記第１電極と対向して設けられ、前記酸化物半導体膜と同一の構成材料を含む第２電極と、少なくとも一部が前記第２電極を間にして前記第１電極と対向する位置に設けられるとともに、前記第１電極に電気的に接続された第３電極とを備えた半導体装置。【選択図】図５Ａ
2018101681.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上のゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、前記ゲート電極に対向するチャネル領域および前記チャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、
前記ゲート電極と同一の構成材料を含むとともに、前記ゲート電極と同一の厚みを有する第１電極と、
少なくとも一部が前記第１電極と対向して設けられ、前記酸化物半導体膜と同一の構成材料を含む第２電極と、
少なくとも一部が前記第２電極を間にして前記第１電極と対向する位置に設けられるとともに、前記第１電極に電気的に接続された第３電極と
を備えた半導体装置。
【請求項２】
更に、前記酸化物半導体膜の前記チャネル領域を覆うチャネル保護膜を有する
請求項１記載の半導体装置。
【請求項３】
前記チャネル保護膜は、平面視で前記ゲート電極の内側に設けられ、かつ、前記酸化物半導体膜のチャネル幅よりも拡幅して設けられている
請求項２記載の半導体装置。
【請求項４】
更に、前記酸化物半導体膜の前記低抵抗領域に電気的に接続されたソース・ドレイン電極を有する
請求項１記載の半導体装置。
【請求項５】
更に、前記酸化物半導体膜と前記ゲート電極との間の第１絶縁膜と、
金属を含み、前記酸化物半導体膜の前記低抵抗領域に接する第２絶縁膜とを有する
請求項４記載の半導体装置。
【請求項６】
更に、前記第２絶縁膜を覆う第３絶縁膜とを有し、
前記ソース・ドレイン電極は、前記第３絶縁膜および前記第２絶縁膜に設けられた接続孔を介して、前記酸化物半導体膜の前記低抵抗領域に電気的に接続されている
請求項５記載の半導体装置。
【請求項７】
前記第２絶縁膜および前記第３絶縁膜は、前記第２電極と前記第３電極との間に設けられている
請求項６記載の半導体装置。
【請求項８】
前記金属は、アルミニウム（Ａｌ）である
請求項５記載の半導体装置。
【請求項９】
前記第３電極は、前記ソース・ドレイン電極と同一の構成材料を含むとともに、前記ソース・ドレイン電極と同一の厚みを有する
請求項４記載の半導体装置。
【請求項１０】
前記第２電極は、前記酸化物半導体膜の前記低抵抗領域と同一の厚みを有する
請求項１記載の半導体装置。
【請求項１１】
前記基板に近い位置から、前記第１電極、前記第２電極および前記第３電極がこの順に設けられている
請求項１記載の半導体装置。
【請求項１２】
半導体装置と、前記半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、
前記半導体装置は、
基板と、
前記基板上のゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、前記ゲート電極に対向するチャネル領域および前記チャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、
前記ゲート電極と同一の構成材料を含むとともに、前記ゲート電極と同一の厚みを有する第１電極と、
少なくとも一部が前記第１電極と対向して設けられ、前記酸化物半導体膜と同一の構成材料を含む第２電極と、
少なくとも一部が前記第２電極を間にして前記第１電極と対向する位置に設けられるとともに、前記第１電極に電気的に接続された第３電極とを含む
表示装置。
【請求項１３】
前記半導体装置には、駆動トランジスタおよび書き込みトランジスタを有する前記複数の画素の画素回路が設けられ、
前記画素回路では、前記ゲート電極および前記酸化物半導体膜が前記駆動トランジスタを構成する
請求項１２記載の表示装置。
【請求項１４】
前記第２電極は、前記酸化物半導体膜と一体的に設けられている
請求項１３記載の表示装置。
【請求項１５】
前記半導体装置には、駆動トランジスタおよび書き込みトランジスタを有する前記複数の画素の画素回路が設けられ、
前記画素回路では、前記ゲート電極および前記酸化物半導体膜が前記書き込みトランジスタを構成する
請求項１２記載の表示装置。
【請求項１６】
前記第２電極は、前記酸化物半導体膜と一体的に設けられている
請求項１５記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有する半導体装置、およびこの半導体装置を用いた表示装置に関する。
【背景技術】
【０００２】
ＴＦＴを有する半導体装置は、例えば、表示装置等の駆動回路として用いられる（例えば、特許文献１，２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５４３６号公報
【特許文献２】特開２０１５−５６５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような半導体装置では、寄生容量をより低くすることが望まれている。
【０００５】
寄生容量を低くすることが可能な半導体装置および表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係る半導体装置は、基板と、基板上のゲート電極と、ゲート電極を間にして基板上に設けられ、ゲート電極に対向するチャネル領域およびチャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、ゲート電極と同一の構成材料を含むとともに、ゲート電極と同一の厚みを有する第１電極と、少なくとも一部が第１電極と対向して設けられ、酸化物半導体膜と同一の構成材料を含む第２電極と、少なくとも一部が第２電極を間にして第１電極と対向する位置に設けられるとともに、第１電極に電気的に接続された第３電極とを備えたものである。
【０００７】
本技術の一実施の形態に係る表示装置は、半導体装置と、半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、半導体装置は、基板と、基板上のゲート電極と、ゲート電極を間にして基板上に設けられ、ゲート電極に対向するチャネル領域およびチャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、ゲート電極と同一の構成材料を含むとともに、ゲート電極と同一の厚みを有する第１電極と、少なくとも一部が第１電極と対向して設けられ、酸化物半導体膜と同一の構成材料を含む第２電極と、少なくとも一部が第２電極を間にして第１電極と対向する位置に設けられるとともに、第１電極に電気的に接続された第３電極とを含むものである。
【０００８】
本技術の一実施の形態に係る半導体装置および表示装置は、ボトムゲート型のトランジスタを有するものであり、このトランジスタの酸化物半導体膜に低抵抗領域が設けられている。このため、平面視で低抵抗領域とゲート電極とが重なる領域を小さくした、所謂セルフアライン構造を形成することが可能となる。また、平面視で互いに重なり合う第１電極、第２電極および第３電極により、スタック構造を有する保持容量が形成される。
【発明の効果】
【０００９】
本技術の一実施の形態に係る半導体装置および表示装置によれば、セルフアライアン構造を形成することが可能となるので、寄生容量をより小さくすることが可能となる。また、スタック構造の保持容量により、より小さな面積で、より大きな容量を保持することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本技術の一実施の形態に係る表示装置の概略構成図である。
【図２】図１に示した各画素の回路構成の一例を表す図である。
【図３】図１に示した表示装置の概略構成を表す断面図である。
【図４】図３に示した半導体装置の概略構成を表す平面図である。
【図５Ａ】図４に示したＡ-Ａ’線に沿った断面構成を表す図である。
【図５Ｂ】図４に示したＢ-Ｂ’線に沿った断面構成を表す図である。
【図６】図５Ａの一部を表す断面図である。
【図７】図６に示したチャネル保護膜の構成を表す平面図である。
【図８Ａ】図６に示した半導体装置の製造方法の一工程を表す断面模式図である。
【図８Ｂ】図８Ａに続く工程を表す断面模式図である。
【図８Ｃ】図８Ｂに続く工程を表す断面模式図である。
【図８Ｄ】図８Ｃに続く工程を表す断面模式図である。
【図９Ａ】図８Ｄに続く工程を表す断面模式図である。
【図９Ｂ】図９Ａに続く工程を表す断面模式図である。
【図１０】比較例１に係るトランジスタの構成を表す断面模式図である。
【図１１】比較例２に係る半導体装置の概略構成を表す平面図である。
【図１２Ａ】図１１に示したＡ-Ａ’線に沿った断面構成を表す図である。
【図１２Ｂ】図１１に示したＢ-Ｂ’線に沿った断面構成を表す図である。
【図１３】図１１に示した半導体装置の他の例を表す平面図である。
【図１４Ａ】図１３に示したＡ-Ａ’線に沿った断面構成を表す図である。
【図１４Ｂ】図１３に示したＢ-Ｂ’線に沿った断面構成を表す図である。
【図１５】変形例に係る半導体装置の概略構成を表す平面図である。
【図１６Ａ】図１５に示したＡ-Ａ’線に沿った断面構成を表す図である。
【図１６Ｂ】図１５に示したＢ-Ｂ’線に沿った断面構成を表す図である。
【図１７】表示装置の機能構成を表すブロック図である。
【図１８】撮像装置の構成を表すブロック図である。
【図１９】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（セルフアライン構造のボトムゲート型トランジスタおよびスタック構造の保持容量を有する表示装置）
２．変形例（保持容量の第２電極と駆動トランジスタの酸化物半導体膜とが一体化している例）
３．表示装置の機能構成例
４．撮像装置の例
５．電子機器の例
【００１２】
＜実施の形態＞
［構成］
図１は、本技術の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。
【００１３】
（表示パネル１０）
表示パネル１０は、複数の画素１１が表示パネル１０の表示領域１０Ａ全面に渡って行列状に配置されたものである。表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００１４】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３とを有している。有機ＥＬ素子１３は、例えば、アノード電極（後述の図５Ａ，５Ｂのアノード電極４１）、有機層およびカソード電極が順に積層された構成を有している。有機ＥＬ素子１３は、素子容量を有している。画素回路１２は、有機ＥＬ素子１３の発光・消光を制御するものである。画素回路１２は、例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３および保持容量Ｃｓによって構成されたものであり、３Ｔｒ１Ｃの回路構成となっている。
【００１５】
書込トランジスタＴｒ２は、駆動トランジスタＴｒ１のゲートに対する、映像信号２０Ａに対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ２は、後述の信号線ＤＴＬの電圧をサンプリングするとともに駆動トランジスタＴｒ１のゲートに書き込むものである。駆動トランジスタＴｒ１は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ１は、書込トランジスタＴｒ２によってサンプリングされた電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。カットオフトランジスタＴｒ３は、例えば駆動トランジスタＴｒ１のソース（アノード電位）をリセットするように構成されている。保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の３Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、２Ｔｒ１Ｃなど、他の回路構成となっていてもよい。
【００１６】
駆動トランジスタＴｒ１、書込トランジスタＴｒ２およびカットオフトランジスタＴｒ３は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタにより形成されている。駆動トランジスタＴｒ１、書込トランジスタＴｒ２およびカットオフトランジスタＴｒ３の詳細な構成については、後述する。
【００１７】
表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬと、行方向に延在する複数の電源線ＳＳＬとを有している。表示パネル１０は、さらに、行方向に延在する複数の制御線ＡＺＬと、行方向に延在する複数のカソード線ＣＴＬとを有している。なお、各カソード線ＣＴＬが共通の１枚のシート状の金属層で構成されていてもよい。走査線ＷＳＬは、各画素１１の選択に用いられるものであり、各画素１１を行ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号に応じた信号電圧Ｖｓｉｇおよび固定電圧Ｖｏｆｓの、各画素１１への供給に用いられるものである。電源線ＤＳＬは、各画素１１に電力を供給するものであり、固定電圧Ｖｃｃを各画素１１に供給するものである。電源線ＳＳＬは、Ｖｔｈ補正準備に用いられるものであり、固定電圧Ｖｉｎｉを各画素１１に供給するものである。制御線ＡＺＬは、Ｖｔｈ補正準備に用いられるものであり、カットオフトランジスタＴｒ３のオン、オフ制御をする制御パルスを各画素１１に供給するものである。カソード線ＣＴＬは、有機ＥＬ素子１３のカソード電圧を規定するものであり、カソード電圧Ｖｃａｔｈを各画素１１に供給するものである。
【００１８】
各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ２のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ２のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ１のソースまたはドレインに接続されている。カソード線ＣＴＬは、例えば、表示領域１０Ａの周囲に設けられた部材であって、かつ基準の電圧となっている部材に接続されている。
【００１９】
書込トランジスタＴｒ２のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ２のソースまたはドレインが信号線ＤＴＬに接続されている。書込トランジスタＴｒ２のソースおよびドレインのうち信号線ＤＴＬに未接続の端子が駆動トランジスタＴｒ１のゲートに接続されている。駆動トランジスタＴｒ１のソースまたはドレインが電源線ＤＳＬに接続されている。
【００２０】
駆動トランジスタＴｒ１のソースおよびドレインのうち電源線ＤＳＬに未接続の端子が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ１のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ１のソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ１のゲート−ソース間に挿入されている。カットオフトランジスタＴｒ３のゲートは、制御線ＡＺＬに接続されている。カットオフトランジスタＴｒ３のソースまたはドレインが駆動トランジスタＴｒ１のソース端子に接続されている。カットオフトランジスタＴｒ３のソースおよびドレインのうち、駆動トランジスタＴｒ１のソース端子に未接続の端子が電源線ＳＳＬ（リセット電位）に接続されている。
【００２１】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御する。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力する。
【００２２】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２３】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電圧Ｖｓｉｇを、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給する。信号電圧Ｖｓｉｇは、映像信号２０Ａに対応する電圧値となっている。固定電圧Ｖｏｆｓは、映像信号２０Ａとは無関係の一定電圧である。信号電圧Ｖｓｉｇの最小電圧は固定電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧は固定電圧Ｖｏｆｓよりも高い電圧値となっている。
【００２４】
走査線駆動回路２４は、各走査線ＷＳＬに選択パルスを所定の単位で順次、出力する。走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、初期化や、Ｖｔｈ補正、信号電圧Ｖｓｉｇの書き込み、μ補正および発光を所望の順番で実行させる。
【００２５】
初期化とは、駆動トランジスタＴｒ１のゲート電圧を初期化する（例えばＶｏｆｓにする）ことを指している。Ｖｔｈ補正とは、駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈに近づける補正動作を指している。信号電圧Ｖｓｉｇの書き込み（信号書き込み）とは、駆動トランジスタＴｒ１のゲートに対して、信号電圧Ｖｓｉｇを、書込トランジスタＴｒ２を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ１のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖｇｓ）を、駆動トランジスタＴｒ１の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。
【００２６】
電源回路２５は、各電源線ＤＳＬに対して、定電圧を出力するものである。電源回路２５は、１フレーム期間において、各電源線ＤＳＬに定電圧（固定電圧Ｖｃｃ）を出力し続けるとともに、電源線ＳＳＬに定電圧（固定電圧Ｖｉｎｉ）を出力し続ける。ここで、固定電圧Ｖｃｃ，Ｖｉｎｉは、映像信号２０Ａとは無関係の一定電圧である。固定電圧Ｖｃｃは、有機ＥＬ素子１３の閾値電圧Ｖｅｌと、有機ＥＬ素子１３のカソード電圧Ｖｃａｔｈとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａｔｈ）以上の電圧値である。固定電圧Ｖｉｎｉは、（Ｖｏｆｓ−Ｖｔｈ）以下の電圧値である。
【００２７】
制御線駆動回路２６は、Ｖｔｈ補正準備のために制御パルスを制御端子ＡＺ（ＡＺ１〜ＡＺｋ）ごとに順次、出力する。制御線駆動回路２６は、例えば、制御信号２１Ａの入力に応じて（同期して）、複数の制御端子ＡＺを順次、選択することにより、Ｖｔｈ補正準備を実行させる。制御線駆動回路２６の各出力端子は、別々の制御端子ＡＺに接続されている。ここで、「Ｖｔｈ補正準備」とは、Ｖｔｈ補正の開始時に駆動トランジスタＴｒ１のソース電圧Ｖｓを、Ｖｔｈ補正を開始できる電圧値（固定電圧Ｖｉｎｉ）に設定することを指している。
【００２８】
図３は、表示装置１の断面構成を模式的に表したものである。表示パネル１０は、例えば半導体装置３０と、上記の有機ＥＬ素子１３を含む表示素子層４０とを備える。半導体装置３０には、例えば画素回路１２が設けられている。具体的には、半導体装置３０には例えば、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３、保持容量Ｃｓ、走査線ＷＳＬ、信号線ＤＴＬ、電源線ＤＳＬ，ＳＳＬおよび制御線ＡＺＬが設けられている。
【００２９】
図４は、半導体装置３０の平面構成を表したものであり、図４のＡ−Ａ’線に沿った断面構成を図５Ａに、図４のＢ−Ｂ’線に沿った断面構成を図５Ｂにそれぞれ表している。図５Ａ，５Ｂには、半導体装置３０とともに表示素子層４０のアノード電極４１を示している。
【００３０】
半導体装置３０では、基板３１上のそれぞれ異なる領域に、駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３および保持容量Ｃｓが配置されている。駆動トランジスタＴｒ１、書込トランジスタＴｒ２、カットオフトランジスタＴｒ３は、ボトムゲート型の薄膜トランジスタであり、例えば同じ素子構造を有している。
【００３１】
図６は、図５Ａに示したカットオフトランジスタＴｒ３および保持容量Ｃｓの構成を表している。この図６を用いてカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１、書込トランジスタＴｒ２）および保持容量Ｃｓの構成を説明する。
【００３２】
カットオフトランジスタＴｒ３は、基板３１上に、ゲート電極３２、第１絶縁膜３３、酸化物半導体膜３４、チャネル保護膜３５、第２絶縁膜３６、第３絶縁膜３７およびソース・ドレイン電極３８Ａ，３８Ｂをこの順に有している。ソース・ドレイン電極３８Ａ，３８Ｂは接続孔Ｈ１，Ｈ２により酸化物半導体膜３４（後述の低抵抗領域３４ｂ）に電気的に接続されている。ソース・ドレイン電極３８Ａ，３８Ｂは層間絶縁膜３９に覆われており、この層間絶縁膜３９上に、アノード電極４１（表示素子層４０）が設けられている。酸化物半導体膜３４には、ゲート電極３２に対向するチャネル領域３４ａと、チャネル領域３４ａに隣接した低抵抗領域３４ｂとが設けられている。チャネル領域３４ａを覆うチャネル保護膜３５は、ゲート電極３２のパターンをマスクとした基板３１の裏面側からの露光により形成されている。即ち、カットオフトランジスタＴｒ３は、所謂セルフアライン（自己整合）構造を有している。詳細は後述するが、これにより寄生容量をより小さくすることが可能となる。
【００３３】
駆動トランジスタＴｒ１および書込トランジスタＴｒ２も、上記カットオフトランジスタＴｒ３と同様の素子構造を有している。即ち、半導体装置３０は、複数のゲート電極３２および複数の酸化物半導体膜３４等を有しており、このうちの一部のゲート電極３２および一部の酸化物半導体膜３４が駆動トランジスタＴｒ１を構成し、他の一部のゲート電極３２および他の一部の酸化物半導体膜３４が書込トランジスタＴｒ２を構成し、残りのゲート電極３２および残りの酸化物半導体膜３４がカットオフトランジスタＴｒ３を構成している。
【００３４】
保持容量Ｃｓは、基板３１上に、第１電極３２Ｌ、第２電極３４Ｕおよび第３電極３８Ｕをこの順に有しており、第３電極３８Ｕは接続孔Ｈ２により、第１電極１３Ｌに電気的に接続されている。これら第１電極３２Ｌ、第２電極３４Ｕおよび第３電極３８Ｕは、平面視で互いに重なる部分を有している。即ち、保持容量Ｃｓは、電気的に接続された第１電極３２Ｌと第３電極３８Ｕとの間に、第２電極３４Ｕが挟持されたスタック構造の容量素子である。第１電極３２Ｌと第２電極３４Ｕとの間には、第１絶縁膜３３が設けられており、第２電極３４Ｕと第３電極３８Ｕとの間には、第２絶縁膜３６および第３絶縁膜３７が設けられている。第３電極３８Ｕは、層間絶縁膜３９に覆われている。
【００３５】
書込トランジスタＴｒ２のソース・ドレイン電極３８Ｂは、接続孔Ｈ３により酸化物半導体膜３４の低抵抗領域３４ｂに電気的に接続されており、駆動トランジスタＴｒ１のソース・ドレイン電極３８Ｂは、接続孔Ｈ４により酸化物半導体膜３４の低抵抗領域３４ｂに電気的に接続されている。駆動トランジスタＴｒ１のゲート電極３２は、導電膜３８Ｃを介して保持容量Ｃｓの第２電極３４Ｕに電気的に接続されている。導電膜３８Ｃは接続孔Ｈ５に設けられている（図４，５Ａ，５Ｂ）。
【００３６】
基板３１は、例えばガラス，石英，シリコン，樹脂材料または金属板等により構成されている。樹脂材料としては、例えばＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などが挙げられる。基板３１は光透過性を有している。
【００３７】
（カットオフトランジスタＴｒ３）
ゲート電極３２は、基板３１上の選択的な領域に設けられている。ゲート電極３２は、ゲート電圧が印加されることにより酸化物半導体膜３４のチャネル領域３４ａ中の電子密度を制御する役割を有している。ゲート電極３２は、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。ゲート電極３２は、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。ゲート電極３２は、例えば基板３１側から、厚み５０ｎｍ程度のチタン、厚み３００ｎｍ程度のアルミニウムおよび厚み５０ｎｍ程度のチタンをこの順に積層した積層膜により構成されている。
【００３８】
ゲート電極３２と酸化物半導体膜３４との間の第１絶縁膜３３は、ゲート絶縁膜として機能するものである。この第１絶縁膜３３は、例えば、ゲート電極３２および第１電極３２Ｌを覆うとともに、基板３１の全面にわたって設けられている。第１絶縁膜３３は、ゲート電極３２に起因した段差を覆って、平坦化する機能を有している。第１絶縁膜３３は、基板３１側から酸化物半導体膜３４への有害物質の侵入を防ぐ役割も担っており、これによりカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）の信頼性を向上させることができる。第１絶縁膜３３は、基板３１に近い位置の窒化シリコン（ＳｉＮx）膜と、この窒化シリコン膜を覆う酸化シリコン（ＳｉＯ2）膜との積層膜により構成することが好ましい。このとき、例えば窒化シリコン膜の厚みは２００ｎｍであり、酸化シリコン膜の厚みは１００ｎｍである。窒化シリコン膜は、カバレッジ（段差被覆性）に優れているので、窒化シリコン膜を含む第１絶縁膜３３にはゲート電極３２の段差に起因したクラック等が発生しにくい。また、窒化シリコン膜は水素（Ｈ）を含んでおり、この水素が、酸化物半導体膜３４中の欠陥をターミネイト（終端）する。
【００３９】
酸化物半導体膜３４は、ゲート電極３２を間にして基板３１上に設けられ、第１絶縁膜３３上の選択的な領域に配置されている。酸化物半導体膜３４には、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ）およびスズ（Ｓｎ）等の元素と、酸素とを含む化合物を用いることができる。酸化物半導体膜３４は、非晶質の酸化物半導体により構成されていてもよく、結晶性の酸化物半導体により構成されていてもよい。非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（ＩＧＺＯ）が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。酸化物半導体膜３４の厚みは、例えば３０ｎｍ程度である。
【００４０】
酸化物半導体膜３４の低抵抗領域３４ｂは、チャネル領域３４ａよりも電気抵抗の低い領域であり、チャネル領域３４ａに隣接して、チャネル領域３４ａの両側に設けられている。例えば、酸化物半導体膜３４のうち、チャネル領域３４ａ以外の部分が低抵抗領域３４ｂとなっている。
【００４１】
チャネル保護膜３５は、酸化物半導体膜３４に接し、チャネル領域３４ａ上に設けられている。チャネル保護膜３５は、酸化物半導体膜３４の低抵抗領域３４ｂを形成する際に、チャネル領域３４ａを保護するためのものであり、例えば、酸化シリコン（ＳｉＯ2）膜，窒化シリコン（ＳｉＮx）膜または酸化アルミニウム（Ａｌ2Ｏ3）膜等の単層膜または積層膜により構成されている。チャネル保護膜３５の厚みは、例えば１５０ｎｍ程度である。
【００４２】
図７は、チャネル保護膜３５の平面構成を表したものである。チャネル保護膜３５は、平面視でゲート電極３２よりも内側に、かつ、酸化物半導体膜３４のチャネル幅３４Ｗよりも拡幅して設けられている。
【００４３】
チャネル保護膜３５上の第２絶縁膜３６は、チャネル保護膜３５とともに、酸化物半導体膜３４を覆うように、例えば基板３１の全面にわたって設けられている。この第２絶縁膜３６は、酸化物半導体膜３４の低抵抗領域３４ｂに接している。本実施の形態では、この第２絶縁膜３６が金属を含んでいる。これにより、第２絶縁膜３６が接する酸化物半導体膜３４の低抵抗領域３４ｂでは、抵抗変動が抑制され、低抵抗状態が安定して維持される。また、この第２絶縁膜３６は、水素および水分等に対するバリア性も高いので、酸化物半導体膜３４のチャネル領域３４ａでは、キャリア密度の変化が抑えられる。したがって、カットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）の特性を安定化させることができる。
【００４４】
第２絶縁膜３６に含まれる金属としては、例えばアルミニウム（Ａｌ），エルビウム（Ｅｒ）およびチタン（Ｔｉ）等が挙げられる。第２絶縁膜３６は、このような金属を含む酸化膜等であり、例えば厚み２０ｎｍ程度の酸化アルミニウム（Ａｌ2Ｏ3）により構成されている。
【００４５】
第２絶縁膜３６には第３絶縁膜３７が積層されており、酸化物半導体膜３４と一対のソース・ドレイン電極３８Ａ，３８Ｂ各々との間には、第２絶縁膜３６および第３絶縁膜３７が設けられている。即ち、カットオフトランジスタＴｒ３のソース・ドレイン電極３８Ａ，３８Ｂは、第３絶縁膜３７および第２絶縁膜３６に設けられた接続孔Ｈ１，Ｈ２を介して酸化物半導体膜３４の低抵抗領域３４ｂに電気的に接続されている。書込トランジスタＴｒ２のソース・ドレイン電極３８Ｂおよび駆動トランジスタＴｒ１のソース・ドレイン電極３８Ｂも同様に、第３絶縁膜３７および第２絶縁膜３６に設けられた接続孔Ｈ３，Ｈ４を介して酸化物半導体膜３４の低抵抗領域３４ｂに電気的に接続されている（図５Ａ，５Ｂ）。
【００４６】
第３絶縁膜３７は、例えば基板３１の全面にわたって設けられている。この第３絶縁膜３７には、例えば厚み２００ｎｍ程度の酸化シリコン（ＳｉＯ2）膜を用いることができる。ソース・ドレイン電極３８Ａ，３８Ｂは、例えばゲート電極３２の直上の領域を回避して設けられていることが好ましい。これにより、ゲート電極３２とソース・ドレイン電極３８Ａ，３８Ｂとの交差領域に形成される寄生容量を低減することができる。
【００４７】
ソース・ドレイン電極３８Ａ，３８Ｂは、例えば、モリブデン（Ｍｏ），タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）およびチタン（Ｔｉ）等の金属を含んで構成されている。ソース・ドレイン電極３８Ａ，３８Ｂは、合金により構成されていてもよく、複数の金属膜を含む積層膜により構成されていてもよい。ソース・ドレイン電極３８Ａ，３８Ｂは、例えば第３絶縁膜３７上に、厚み５０ｎｍ程度のチタン、厚み３００ｎｍ程度のアルミニウムおよび厚み５０ｎｍ程度のチタンをこの順に重ねた積層膜により構成されている。
【００４８】
ソース・ドレイン電極３８Ａ，３８Ｂは、層間絶縁膜３９により覆われている。層間絶縁膜３９は、例えばソース・ドレイン電極３８Ａ，３８Ｂ上に、無機絶縁膜および有機樹脂膜をこの順に有する積層構造を有している。有機樹脂膜としては、例えば感光性を有する有機樹脂膜が用いられる。具体的には、ノボラック樹脂，ポリイミド樹脂，およびアクリル樹脂等が挙げられる。無機絶縁膜としては、例えば酸化シリコン（ＳｉＯ2）膜，窒化シリコン（ＳｉＮ）膜および酸窒化シリコン（ＳｉＯＮ）膜等が挙げられる。無機絶縁膜および有機絶縁膜のどちらか一方により層間絶縁膜３９を構成するようにしてもよい。この層間絶縁膜３９上にアノード電極４１が設けられている。アノード電極４１は、層間絶縁膜３９に設けられた接続孔を介して、カットオフトランジスタＴｒ３のソース・ドレイン電極３８Ｂに電気的に接続されている。この接続孔は、例えば平面視で接続孔Ｈ２と重なる位置に設けられている。
【００４９】
（保持容量Ｃｓ）
第１電極３２Ｌは、基板３１上の選択的な領域に設けられている。この第１電極３２Ｌは、後述するように、例えばカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）のゲート電極３２と同一工程で形成されており、ゲート電極３２と同一の構成材料からなり、ゲート電極３２と同一の厚みを有している。ここで、同一の厚みを有するとは、同一の製造工程で形成されることを表しており、製造誤差等に起因したわずかな差異を許容する。以降の説明においても同様である。
【００５０】
第２電極３４Ｕは、第１絶縁膜３３を間にして第１電極３２Ｌに対向しており、第２電極３４Ｕの少なくとも一部は、平面視で第１電極３２Ｌに重なる位置に設けられている。即ち、この第２電極３４Ｕと第１電極３２Ｌとの間に電荷が蓄えられるようになっている。第２電極３４Ｕは、後述するように、例えばカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）の酸化物半導体膜３４と同一工程で形成されている。即ち、酸化物半導体膜３４の構成材料と同じ材料を含んでおり、酸化物半導体膜３４の低抵抗領域３４ｂと同一の厚みを有している。第２電極３４Ｕは、例えば低抵抗化された酸化物半導体材料により構成されている。第２電極３４Ｕは、書込トランジスタＴｒ２の酸化物半導体膜３４に電気的に接続されており、例えばこれらは一体的に形成されている（図４，５Ａ）。
【００５１】
第３電極３８Ｕは、第２絶縁膜３６および第３絶縁膜３７を間にして第２電極３４Ｕに対向しており、第３電極３８Ｕの少なくとも一部は、平面視で第２電極３４Ｕに重なる位置に設けられている。即ち、この第３電極３８Ｕと第２電極３４Ｕとの間にも電荷が蓄えられるようになっている。第３電極３８Ｕは、第２電極３４Ｕを間にして第１電極３２Ｌにも対向している。この第３電極３８Ｕは、第３絶縁膜３７、第２絶縁膜３６および第１絶縁膜３３に設けられた接続孔Ｈ２を介して、第１電極３２Ｌに電気的に接続されている。このように、接続孔Ｈ２は、ソース・ドレイン電極３８Ｂを酸化物半導体膜３４の低抵抗領域３４ｂに接続するとともに、第３電極３８Ｕを第１電極３２Ｌに接続している。即ち、接続孔Ｈ２は、所謂シェアードコンタクトである。第３電極３８Ｕは、後述するように、例えばカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）のソース・ドレイン電極３８Ａ，３８Ｂと同一工程で形成されており、ソース・ドレイン電極３８Ａ，３８Ｂと同一の構成材料からなり、ソース・ドレイン電極３８Ａ，３８Ｂと同一の厚みを有している。第３電極３８Ｕは、カットオフトランジスタＴｒ３のソース・ドレイン電極３８Ｂに電気的に接続されており、例えばこれらは一体的に形成されている。第３電極３８Ｕは、層間絶縁膜３９により覆われている。
【００５２】
第２電極３４Ｕと駆動トランジスタＴｒ１のゲート電極３２とを電気的に接続するための導電膜３８Ｃ（図５Ｂ）は、例えばソース・ドレイン電極３８Ａ，３８Ｂと同一工程で形成されており、ソース・ドレイン電極３８Ａ，３８Ｂと同一の構成材料からなり、ソース・ドレイン電極３８Ａ，３８Ｂと同一の厚みを有している。導電膜３８Ｃは互いに異なる位置で第２電極３４Ｕと駆動トランジスタＴｒ１のゲート電極３２とに接している。
【００５３】
（表示素子層４０）
表示素子層４０は、複数の画素１１を含むと共に、駆動トランジスタＴｒ１，書込トランジスタＴｒ２およびカットオフトランジスタＴｒ３により表示駆動される有機ＥＬ素子１３を含んでいる。
【００５４】
［製造方法］
上記のような表示装置１は、例えば次のようにして製造することができる。図８Ａ〜図９Ｂは、表示装置１の製造プロセスを工程順に表したものである。なお、以下の説明では、熱プロセス等の記載は省略する。
【００５５】
まず、基板３１上にゲート電極３２および第１電極３２Ｌを同一工程で形成した後、ゲート電極３２および第１電極３２Ｌを覆うように第１絶縁膜３３を成膜する（図８Ａ）。具体的には、以下のように行う。まず、基板３１上に、例えばチタン、アルミニウムおよびチタンをこの順にスパッタリング法を用いて成膜し、金属の積層膜を形成する。次いで、この積層膜を例えばフォトリソグラフィおよびエッチングにより加工することにより、所望の形状のゲート電極３２および第１電極３２Ｌを形成する。エッチングは、例えばＣｌ系のガスを使用したドライエッチングを行う。次いで、基板３１の全面に例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて、厚み２００ｎｍ程度の窒化シリコン膜と、厚み１００ｎｍ程度の酸化シリコン膜とをこの順に成膜し、第１絶縁膜３３を形成する。窒化シリコン膜の成膜には、例えばＳｉＨ4をプロセスガスとして用いる。
【００５６】
第１絶縁膜３３を形成した後、図８Ｂに示したように、ゲート電極３２および第１電極３２Ｌそれぞれに対向する領域に酸化物半導体膜３４を島状に形成する。具体的には、まず、第１絶縁膜３３上に、例えばスパッタリング法を用いて酸化物半導体材料を成膜する。次いで、この酸化物半導体材料をフォトリソグラフィおよびエッチングにより加工する。このとき、酸化物半導体膜３４のキャリア濃度調整等を行う目的で、酸素を含む雰囲気下でのアニール処理を行うようにしてもよい。
【００５７】
続いて、この酸化物半導体膜３４を覆うようにして、基板３１の全面に例えばＣＶＤ法を用いて厚み１５０ｎｍ程度の酸化シリコン膜を成膜する。これにより、チャネル保護膜３５を形成するためのチャネル保護材料膜３５Ｐが形成される（図８Ｃ）。
【００５８】
続いて、図８Ｄに示したように、チャネル保護材料膜３５Ｐをパターニングしてチャネル保護膜３５を形成する。チャネル保護材料膜３５Ｐのパターニングは、ゲート電極３２のパターンをマスクとして裏面露光により、自己整合的に行う。具体的には、以下のように行う。まず、基板３１の全面に例えばスピン法等を用いてポジ型フォトレジストを塗布する。次いで、プリベーク等の処理を施した後、ゲート電極３２および第１電極３２Ｌのパターンをマスクとした基板３１の裏面側からの全面露光を行う。これにより、フォトレジストのパターンが自己整合的に形成される。続いて、第１電極３２Ｌ上のフォトレジストを除去するため、通常のマスクを用いて基板３１の表面側から露光を行う。その後、チャネル保護材料膜３５Ｐのエッチングを行う。このエッチングには、例えばＣＦ4系のガスを用いたドライエッチッグを用いることができる。このようなドライエッチングを施すことにより、チャネル保護膜３５から露出された酸化物半導体膜３４の領域がダメージを受けて低抵抗化される。これにより、ゲート電極３２に対向する酸化物半導体膜３４に低抵抗領域３４ｂが形成されるとともに、第１電極３２Ｌに対向する第２電極３４Ｕが形成される。即ち、カットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）には、自己整合的に低抵抗領域３４ｂが形成されるようになっている。酸化物半導体膜３４の低抵抗領域３４ｂおよび第２電極３４Ｕは、チャネル保護材料膜３５Ｐとともに、若干エッチングされるため、酸化物半導体膜３４のチャネル領域３４ａよりも薄くなる。
【００５９】
チャネル保護膜３５を形成した後、図９Ａに示したように、第２絶縁膜３６および第３絶縁膜３７をこの順に形成する。例えば、第２絶縁膜３６として、厚み２０ｎｍ程度の酸化アルミニウム（Ａｌ2Ｏ3）膜等を、スパッタリング法を用いて形成し、第３絶縁膜３７として、厚み２００ｎｍ程度の酸化シリコン膜を、ＣＶＤ法を用いて形成する。
【００６０】
次いで、図９Ｂに示したように、接続孔Ｈ１，Ｈ２（および接続孔Ｈ３〜Ｈ５）を形成する。接続孔Ｈ１（接続孔Ｈ３，Ｈ４）は、酸化物半導体膜３４の低抵抗領域３４ｂに達し、接続孔Ｈ２は、酸化物半導体膜３４の低抵抗領域３４ｂに達するとともに、第１電極３２Ｌにも達し、接続孔Ｈ５は、第２電極３４Ｕに達するとともに、第１電極３２Ｌにも達するように形成する。接続孔Ｈ１〜Ｈ５は、例えばフォトリソグラフィおよびエッチングにより形成する。エッチングは、例えばＣＦ4系のガスを用いたドライエッチッグを行う。
【００６１】
接続孔Ｈ１〜Ｈ５を形成した後、接続孔Ｈ１〜Ｈ５を埋めるようにしてソース・ドレイン電極３８Ａ，３８Ｂ、第３電極３８Ｕおよび導電膜３８Ｃを同一工程で形成する。具体的には、以下のようにして形成する。まず、第３絶縁膜３７上に、例えばチタン、アルミニウムおよびチタンをこの順にスパッタリング法を用いて成膜し、金属の積層膜を形成する。次いで、この積層膜を例えばフォトリソグラフィおよびエッチングにより加工することにより、所望の形状のソース・ドレイン電極３８Ａ，３８Ｂ、第３電極３８Ｕおよび導電膜３８Ｃが形成される。エッチングは、例えばＣl系のガスを用いたドライエッチッグを行う。ソース・ドレイン電極３８Ａ，３８Ｂを形成した後、層間絶縁膜３９を形成する。
【００６２】
このようにして、半導体装置３０を形成した後、この半導体装置３０上に、例えば、アノード電極４１、有機層およびカソード電極をこの順に形成して表示素子層４０を形成する。これにより、図１に示した表示装置１が完成する。
【００６３】
［作用、効果］
この表示装置１では、各画素１１の書込トランジスタＴｒ２へ選択パルスが供給されることで、画素が選択される。この選択された画素に映像信号２０Ａに応じた信号電圧Ｖｓｉｇが供給され、保持容量Ｃｓに保持される。この保持容量Ｃｓに保持された信号に応じて駆動トランジスタＴｒ１がオンオフ制御され、各有機ＥＬ素子１３に駆動電流が注入される。これにより、表示素子層４０が発光し、各画素から色光が取り出される。これらの色光の加法混色により、カラーの映像表示がなされる。
【００６４】
本実施の形態の半導体装置３０では、カットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）がボトムゲート型の薄膜トランジスタであり、これらがセルフアライン構造を有している。これにより、寄生容量をより小さくすることが可能となる。以下、これについて説明する。
【００６５】
図１０は、比較例１にかかるトランジスタ（トランジスタ１００）の断面構成を模式的に表したものである。このトランジスタ１００は、トップゲート型の薄膜トランジスタであり、基板３１上に、酸化物半導体膜１３４、第１絶縁膜１３３、ゲート電極１３２、第２絶縁膜１３６、第３絶縁膜１３７およびソース・ドレイン電極１３８Ａ，１３８Ｂがこの順に設けられている。トランジスタ１００はセルフアライン構造を有しており、第１絶縁膜１３３およびゲート電極１３２が、平面視で互いに同一形状を有している。酸化物半導体膜１３４には、ゲート電極１３２に対向するチャネル領域１３４ａとチャネル領域１３４ａの両側の低抵抗領域１３４ｂとが設けられている。
【００６６】
このようなトランジスタ１００では、酸化物半導体膜１３４に対して第１絶縁膜１３３およびゲート電極１３２が略垂直状に設けられているので、ゲート電極１３２と酸化物半導体膜１３４の低抵抗領域１３４ｂとの間でリークが発生しやすい。また、ゲート電極１３２および第１絶縁膜１３３を覆う第２絶縁膜１３６にクラック欠陥が発生する虞もある。このため、トランジスタ１００の歩留まりを向上させることが困難となる。
【００６７】
加えて、酸化物半導体膜１３４と同一工程で形成した第１電極と、ゲート電極１３２と同一工程で形成した第２電極とにより保持容量を構成する場合、第１電極の電気抵抗を安定して維持することが困難である。トップゲート型の薄膜トランジスタに代えて、ボトムゲート型の薄膜トランジスタを用いることも考え得るが、この場合には、寄生容量が大きくなりやすい。
【００６８】
これに対し、半導体装置３０では、ボトムゲート型のカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）を設け、これをセルフアラインで形成している。即ち、平面視でゲート電極３２と低抵抗領域３４ｂとが重なる領域が小さくなる。また、このカットオフトランジスタＴｒ３では、ゲート電極３２と酸化物半導体膜３４との間に、十分な大きさの第１絶縁膜３３が介在しているので、ゲート電極３２と酸化物半導体膜３４の低抵抗領域３４ｂとの間のリークを抑えることができる。更に、第２絶縁膜３６は、チャネル保護膜３５の高さ分のみを覆うことができればよいので、第１絶縁膜１３３およびゲート電極１３２を覆う第２絶縁膜１３６に比べて、クラックが発生しにくい。よって、セルフアライン構造によって寄生容量を小さくし、かつ、歩留まりを向上させることができる。
【００６９】
更に、このような寄生容量が低減されたカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）では、保持容量Ｃｓの形成に必要な領域を小さくすることができる。即ち、高精細化することが可能となる。
【００７０】
また、酸化物半導体膜３４と同一工程で形成する第２電極３４Ｕは、容易に低抵抗化することができ、第２電極３４Ｕの低抵抗状態を安定して維持することができる。したがって、第１電極３２Ｌと第２電極３４Ｕとの間には、安定して容量を保持することができる。
【００７１】
以上説明したように本実施の形態では、ボトムゲート型のセルフアライン構造を有するカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）を用いるようにしたので、歩留まりを低下させることなく、寄生容量をより小さくすることが可能となる。
【００７２】
また、半導体装置３０では、酸化物半導体膜３４の低抵抗領域３４ｂに接する第２絶縁膜３６に水素および水分等に対するバリア性も高い絶縁膜（酸化膜等）を用いている。これにより、酸化物半導体膜３４の低抵抗領域３４ｂの低抵抗状態が安定して維持される。ひいては、これにより、カットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）の特性を安定化させることができる。よって、半導体装置３０の信頼性を向上させることができる。
【００７３】
更に、半導体装置３０の保持容量Ｃｓは、スタック構造を有する容量素子であるので、小さい面積で、より大きな容量を保持することができる。したがって、保持容量Ｃｓは、寄生容量が低減されたカットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）とともに、高精細化に大きく寄与する。
【００７４】
また、保持容量Ｃｓの第１電極３２Ｌ，第２電極３４Ｕおよび第３電極３８Ｕはそれぞれ、カットオフトランジスタＴｒ３（駆動トランジスタＴｒ１，書込トランジスタＴｒ２）のゲート電極３２，酸化物半導体膜３４およびソース・ドレイン電極３８Ａ，１９Ｂと同一工程で形成することが可能である。このように、半導体装置３０は、フォトリソグラフィ工程の増加を抑えて、簡便な製造を行うことができる。したがって、製造にかかるコストを抑えることができる。
【００７５】
例えば、図１１〜１２Ｂに示したように、保持容量Ｃｓが非スタック構造にすることも考え得る。図１１は、比較例２に係る半導体装置３００の平面構成を表したものであり、図１１のＡ−Ａ’線に沿った断面構成を図１２Ａに、図１１のＢ−Ｂ’線に沿った断面構成を図１２Ｂにそれぞれ表している。また、半導体装置３００の他の形態を図１３〜１４Ｂに表している。図１３のＡ−Ａ’線に沿った断面構成を図１４Ａに、図１３のＢ−Ｂ’線に沿った断面構成を図１４Ｂにそれぞれ表す。
【００７６】
半導体装置３００の保持容量Ｃｓは、第１電極３２Ｌおよび第３電極３８Ｕにより構成されている。第１電極３２Ｌと第３電極３８Ｕとの間には、第１絶縁膜３３、第２絶縁膜３６および第３絶縁膜３７が介在している。このような半導体装置３００では、第１電極３２Ｌと第３電極３８Ｕとの間のみに容量が保持されるので、十分な容量を保持するためには、第１電極３２Ｌおよび第３電極３８Ｕの面積が大きくなる。このため、高精細化が困難となる。
【００７７】
これに対し、半導体装置３０では、第１電極３２Ｌと第３電極３８Ｕとの間に、第２電極３４Ｕを介在させ、かつ、第３電極３８Ｕを第１電極３２Ｌに接続させるようにしたので、スタック型の保持容量Ｃｓが形成される。これにより、小さい面積でより大きな容量を保持することができるようになる。したがって、高精細化を実現することが可能となる。
【００７８】
以下、本実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００７９】
＜変形例１＞
図１５は、上記実施の形態の変形例１に係る半導体装置（半導体装置３０Ａ）の平面構成を表したものであり、図１５のＡ−Ａ’線に沿った断面構成を図１６Ａに、図１５のＢ−Ｂ’線に沿った断面構成を図１６Ｂにそれぞれ表している。この半導体装置３０Ａでは、駆動トランジスタＴｒ１の酸化物半導体膜３４と保持容量Ｃｓの第２電極３４Ｕとが電気的に接続され、これらが一体的に設けられている。駆動トランジスタＴｒ１の酸化物半導体膜３４とカットオフトランジスタＴｒ３の酸化物半導体膜３４とは一体化して設けられている。保持容量Ｃｓの第３電極３８Ｕは、書込トランジスタＴｒ２のソース・ドレイン電極３８Ｂと電気的に接続され、これらが一体的に設けられている。この点を除き、半導体装置３０Ａは半導体装置３０と同一の構成を有し、その作用および効果も同様である。
【００８０】
書込トランジスタＴｒ２のソース・ドレイン電極３８Ａ，３８Ｂは、接続孔Ｈ６，Ｈ７により酸化物半導体膜３４に電気的に接続されている。この接続孔Ｈ７は、ソース・ドレイン電極３８Ｂを酸化物半導体膜３４の低抵抗領域３４ｂに接続するとともに、第３電極３８Ｕを第１電極３２Ｌに接続している。即ち、接続孔Ｈ７は、所謂シェアードコンタクトである。
【００８１】
カットオフトランジスタＴｒ３のソース・ドレイン電極３８Ｂは、接続孔Ｈ８により酸化物半導体膜３４に電気的に接続されている。駆動トランジスタＴｒ１のソース・ドレイン電極３８Ａ，３８Ｂは、接続孔Ｈ９，Ｈ１０により酸化物半導体膜３４に電気的に接続されている。駆動トランジスタＴｒ１のゲート電極３２は、保持容量Ｃｓの第１電極３２Ｌに電気的に接続され、これらが一体的に設けられている。
【００８２】
＜機能構成例＞
図１７は、上記実施の形態等において説明した表示装置１の機能ブロック構成を表すものである。
【００８３】
表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置１は、例えばタイミング制御部５１と、信号処理部５２と、駆動部５３と、表示画素部５４とを備えている。
【００８４】
タイミング制御部５１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部４２等の駆動制御を行うものである。信号処理部５２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部５３に出力するものである。駆動部５３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部５４の各画素を駆動するものである。表示画素部４４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子（上述の表示素子層４０）と、表示素子を画素１１毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部５３または表示画素部５４の一部を構成する各種回路に、上述の半導体装置３０，３０Ａが用いられる。
【００８５】
＜表示装置以外の適用例＞
上記実施の形態等では、半導体装置３０，３０Ａの適用例として表示装置１を例に挙げて説明したが、半導体装置３０，３０Ａは、表示装置１の他にも、図１８に示したような撮像装置（撮像装置２）に用いられてもよい。
【００８６】
撮像装置２は、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２は、例えばタイミング制御部５５と、駆動部５６と、撮像画素部５７と、信号処理部５８とを備えている。
【００８７】
タイミング制御部５５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部５６の駆動制御を行うものである。駆動部５６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部５７の各画素から信号を読み出す駆動を行うものである。撮像画素部５７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部５８は、撮像画素部５７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部５６または撮像画素部５７の一部を構成する各種回路に、上述の半導体装置３０，３０Ａ，３０Ｂが用いられる。
【００８８】
＜電子機器の例＞
上記実施の形態等において説明した表示装置１（または撮像装置２）は、様々なタイプの電子機器に用いることができる。図１９に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００８９】
電子機器３は、例えば上述の表示装置１（または撮像装置２）と、インターフェース部６０とを有している。インターフェース部６０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部６０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００９０】
以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料、厚み、または成膜方法および成膜条件等は列挙したものに限定されるものではなく、他の材料、厚みまたは成膜方法および成膜条件としてもよい。
【００９１】
また、上記実施の形態等では、金属を含む第２絶縁膜３６を設ける場合について説明したが、第２絶縁膜３６は金属を含まないものであってもよく、あるいは第２絶縁膜３６を省略するようにしてもよい。
【００９２】
更に、上記実施の形態等では、表示素子として有機ＥＬ素子１３を設ける場合について説明したが、有機ＥＬ素子１３に代えて、液晶表示素子等の他の表示素子を設けるようにしてもよい。
【００９３】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００９４】
尚、本技術は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板上のゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、前記ゲート電極に対向するチャネル領域および前記チャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、
前記ゲート電極と同一の構成材料を含むとともに、前記ゲート電極と同一の厚みを有する第１電極と、
少なくとも一部が前記第１電極と対向して設けられ、前記酸化物半導体膜と同一の構成材料を含む第２電極と、
少なくとも一部が前記第２電極を間にして前記第１電極と対向する位置に設けられるとともに、前記第１電極に電気的に接続された第３電極と
を備えた半導体装置。
（２）
更に、前記酸化物半導体膜の前記チャネル領域を覆うチャネル保護膜を有する
前記（１）記載の半導体装置。
（３）
前記チャネル保護膜は、平面視で前記ゲート電極の内側に設けられ、かつ、前記酸化物半導体膜のチャネル幅よりも拡幅して設けられている
前記（２）記載の半導体装置。
（４）
更に、前記酸化物半導体膜の前記低抵抗領域に電気的に接続されたソース・ドレイン電極を有する
前記（１）乃至（３）のうちいずれか１つに記載の半導体装置。
（５）
更に、前記酸化物半導体膜と前記ゲート電極との間の第１絶縁膜と、
金属を含み、前記酸化物半導体膜の前記低抵抗領域に接する第２絶縁膜とを有する
前記（４）記載の半導体装置。
（６）
更に、前記第２絶縁膜を覆う第３絶縁膜とを有し、
前記ソース・ドレイン電極は、前記第３絶縁膜および前記第２絶縁膜に設けられた接続孔を介して、前記酸化物半導体膜の前記低抵抗領域に電気的に接続されている
前記（５）記載の半導体装置。
（７）
前記第２絶縁膜および前記第３絶縁膜は、前記第２電極と前記第３電極との間に設けられている
前記（６）記載の半導体装置。
（８）
前記金属は、アルミニウム（Ａｌ）である
前記（５）乃至（７）のうちいずれか１つに記載の半導体装置。
（９）
前記第３電極は、前記ソース・ドレイン電極と同一の構成材料を含むとともに、前記ソース・ドレイン電極と同一の厚みを有する
前記（４）乃至（８）のうちいずれか１つに記載の半導体装置。
（１０）
前記第２電極は、前記酸化物半導体膜の前記低抵抗領域と同一の厚みを有する
前記（１）乃至（９）のうちいずれか１つに記載の半導体装置。
（１１）
前記基板に近い位置から、前記第１電極、前記第２電極および前記第３電極がこの順に設けられている
前記（１）乃至（１０）のうちいずれか１つに記載の半導体装置。
（１２）
半導体装置と、前記半導体装置上に設けられるとともに、複数の画素を含む表示素子層とを備え、
前記半導体装置は、
基板と、
前記基板上のゲート電極と、
前記ゲート電極を間にして前記基板上に設けられ、前記ゲート電極に対向するチャネル領域および前記チャネル領域に隣接する低抵抗領域を有する酸化物半導体膜と、
前記ゲート電極と同一の構成材料を含むとともに、前記ゲート電極と同一の厚みを有する第１電極と、
少なくとも一部が前記第１電極と対向して設けられ、前記酸化物半導体膜と同一の構成材料を含む第２電極と、
少なくとも一部が前記第２電極を間にして前記第１電極と対向する位置に設けられるとともに、前記第１電極に電気的に接続された第３電極とを含む
表示装置。
（１３）
前記半導体装置には、駆動トランジスタおよび書き込みトランジスタを有する前記複数の画素の画素回路が設けられ、
前記画素回路では、前記ゲート電極および前記酸化物半導体膜が前記駆動トランジスタを構成する
前記（１２）記載の表示装置。
（１４）
前記第２電極は、前記酸化物半導体膜と一体的に設けられている
前記（１３）記載の表示装置。
（１５）
前記半導体装置には、駆動トランジスタおよび書き込みトランジスタを有する前記複数の画素の画素回路が設けられ、
前記画素回路では、前記ゲート電極および前記酸化物半導体膜が前記書き込みトランジスタを構成する
前記（１２）記載の表示装置。
（１６）
前記第２電極は、前記酸化物半導体膜と一体的に設けられている
前記（１５）記載の表示装置。
【符号の説明】
【００９５】
１…表示装置、１０…表示パネル、１１…画素、１２…画素回路、１３…有機ＥＬ素子、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源回路、２６…制御線駆動回路、３０，３０Ａ…半導体装置、ＡＺＬ…制御線、ＤＴＬ…信号線、ＤＳＬ，ＳＳＬ…電源線、ＷＳＬ…走査線、Ｔｒ１…駆動トランジスタ、Ｔｒ２…書込トランジスタ、Ｔｒ３…カットオフトランジスタ、Ｃｓ…保持容量、３１…基板、３２…ゲート電極、３３…第１絶縁膜、３４…酸化物半導体膜、３４ａ…チャネル領域、３４ｂ…低抵抗領域、３５…チャネル保護膜、３６…第２絶縁膜、３７…第３絶縁膜、３８Ａ，３８Ｂ…ソース・ドレイン電極、３８Ｃ…導電膜、３９…層間絶縁膜、３２Ｌ…第１電極、３４Ｕ…第２電極、３８Ｕ…第３電極、４０…表示素子層、４１…アノード電極、２…撮像装置、３…電子機器、５１，５５…タイミング制御部、５２，５８…信号処理部、５３，５６…駆動部、５４…表示画素部、５７…撮像画素部、６０…インターフェース部、Ｈ１〜Ｈ２１…接続孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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