(57)【要約】【課題】無線受信機回路と関連する待機時間を低減する。【解決手段】受信機回路、例えば、無線受信機回路と関連する待機時間は、間引き及びデジタルフィルタリングプロセスを最初に使用することなく、受信機、例えば、無線受信機によって受信されたアナログ信号からのデジタルデータを自動利得制御回路に適用することによって低減され得、これは、間引き及びフィルタリングプロセスと関連する著しい待機時間を最小化または除去し得る。【選択図】図１
2018182738.tif 000002
【特許請求の範囲】
【請求項１】
アナログデジタル変換器（ＡＤＣ）回路であって、
入力信号の第１の表現を受信するように構成された第１の入力及びフィードバック信号を受信するように構成された第２の入力を含むループフィルタ回路と、
量子化器回路であって、
前記ループフィルタ回路の出力を受信するように構成され、かつ前記ループフィルタ回路をバイパスする前記入力信号の第２の表現を受信するように構成された少なくとも１つの入力と、
前記ループフィルタ回路をバイパスする前記入力信号の前記第２の表現の量子化を使用して利得パラメータを設けるために自動利得制御（ＡＧＣ）回路の入力に連結された、ＡＧＣ制御出力と、
入力信号の前記第１の表現と前記フィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力と、を含む、量子化器回路と、
前記量子化器信号出力を受信し、かつ前記ループフィルタ回路の前記第２の入力に前記フィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路と、を備える、ＡＤＣ回路。
【請求項２】
前記ＡＤＣの前記入力は、前記入力信号の前記第１表現及び前記入力信号の前記第２の表現が前記入力信号の同一表現であるように、前記量子化器回路の少なくとも１つの入力に連結されている、請求項１に記載のＡＤＣ回路。
【請求項３】
前記ループフィルタ回路の前記入力は、ベースバンドフィルタ及びプログラマブル利得増幅器回路の一方の出力を受信するように構成され、前記量子化器回路の前記少なくとも１つの入力は、前記ベースバンドフィルタの前記出力及び前記ベースバンドフィルタの内部ノードのうちの一方に連結されている、請求項１に記載のＡＤＣ回路。
【請求項４】
前記ループフィルタ回路の前記入力は、ベースバンドフィルタ及びプログラマブル利得増幅器回路の一方の出力を受信するように構成され、前記量子化器回路の前記少なくとも１つの入力は、ミキサー回路の出力を受信するように構成されている、請求項１に記載のＡＤＣ回路。
【請求項５】
前記ＡＧＣ回路の前記入力は、第１の入力であり、前記間引き回路は、前記ＡＧＣ回路の第２の入力に連結された出力を含む、請求項１に記載のＡＤＣ回路。
【請求項６】
前記ＡＤＣは、連続時間デルタシグマＡＤＣを含む、請求項１に記載のＡＤＣ回路。
【請求項７】
前記量子化器回路の前記少なくとも１つの第１の入力は、第１の入力及び第２の入力を含み、前記第１の入力は、前記ループフィルタ回路の出力を受信するように構成され、前記第２の入力は、前記ループフィルタ回路をバイパスする前記入力信号の前記第２の表現を受信するように構成されている、請求項１に記載のＡＤＣ回路。
【請求項８】
無線周波数（ＲＦ）受信機回路であって、
ＲＦ入力信号を受信するアンテナと、
前記アンテナに連結された入力、及び出力を含む低ノイズ増幅器（ＬＮＡ）回路と、
前記ＬＮＡ回路の前記出力を受信するように構成された第１の入力、局部発振器信号を受信するように構成された第２の入力、及び出力を含むミキサー回路であって、前記ミキサー回路が、前記受信ＲＦ信号よりも低い周波数の中間周波数信号を前記出力で提供するように、前記第１の入力で受信された前記ＬＮＡ回路の前記出力を前記第２の入力で受信された前記局部発振器信号と混合するように構成された、ミキサー回路と、
前記ミキサー回路の前記出力を受信するように構成された入力を含むベースバンドフィルタ回路と、
入力、ならびに前記ＬＮＡ回路、前記ミキサー回路、及び前記ベースバンドフィルタ回路のうちの少なくとも１つに連結され、かつその利得パラメータを設けるように構成された少なくとも１つの出力を含む自動利得制御（ＡＧＣ）回路と、
前記ベースバンドフィルタ回路及びプログラマブル利得増幅器回路のうちの一方の出力に連結されたアナログデジタル変換器（ＡＤＣ）回路であって、
フィードバック信号を受信するように構成された第１の入力ならびに前記ベースバンドフィルタ回路及び前記プログラマブル利得増幅器回路のうちの一方の前記出力を受信するように構成された第２の入力を含むループフィルタ回路と、
量子化器回路であって、
前記ループフィルタ回路の出力を受信するように構成され、かつ前記ループフィルタ回路をバイパスする前記入力信号の表現を受信するように構成された少なくとも１つの入力と、
前記自動利得制御（ＡＧＣ）回路の前記入力に連結された、ＡＧＣ制御出力と、
前記ＲＦ入力信号の前記表現と前記フィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力と、を含む、量子化器回路と、
前記量子化器信号出力を受信し、かつ前記ループフィルタ回路の前記第１の入力に前記フィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路と、
前記間引き回路の出力を復調するように構成された復調回路と、を含む、ＡＤＣ回路と、を備える、ＲＦ受信機回路。
【請求項９】
前記ループフィルタ回路の前記第１の入力は、前記量子化器回路の前記少なくとも１つの入力に連結されている、請求項８に記載のＲＦ受信機回路。
【請求項１０】
前記量子化器回路の前記少なくとも１つ入力は、前記ベースバンドフィルタの前記出力、前記プログラマブル利得増幅器回路の前記出力、及び前記ベースバンドフィルタの内部ノードのうちの１つに連結されている、請求項８に記載のＲＦ受信機回路。
【請求項１１】
かつ前記量子化器回路の前記少なくとも１つの入力は、ミキサー回路の前記出力を受信するように構成されている、請求項８に記載のＲＦ受信機回路。
【請求項１２】
前記ＡＧＣ回路の前記入力は、第１の入力であり、前記間引き回路は、前記ＡＧＣ回路の第２の入力に連結された出力を含む、請求項８に記載のＲＦ受信機回路。
【請求項１３】
前記ミキサー回路は、Ｉ／Ｑミキサー回路を含み、前記ミキサー回路の前記出力は、第１の出力及び第２の出力を含み、前記第１の出力は、同相（Ｉ）信号経路を提供し、前記第２の出力は、直交位相（Ｑ）信号経路を提供し、前記受信機は、それぞれのＩ／Ｑチャネルを含む、請求項８に記載のＲＦ受信機回路。
【請求項１４】
前記量子化器回路の前記少なくとも１つの第１の入力は、第１の入力及び第２の入力を含み、前記第１の入力は、前記ループフィルタ回路の出力を受信するように構成され、前記第２の入力は、前記ループフィルタ回路をバイパスする前記入力信号の前記表現を受信するように構成されている、請求項８に記載のＲＦ受信機回路。
【請求項１５】
前記ＡＤＣは、連続時間デルタシグマＡＤＣを含む、請求項８に記載のＲＦ受信機回路。
【請求項１６】
無線受信機利得制御のための方法であって、
無線周波数（ＲＦ）信号を受信することと、
前記ＲＦ信号の第１の表現を生成することと、
前記ＲＦ信号の前記第１の表現をアナログデジタル回路（ＡＤＣ）のループフィルタ回路の第１の入力に適用することと、
前記ループフィルタ回路の出力を前記ＡＤＣの量子化器回路の少なくとも１つの入力に適用すること、第１の量子化済みデジタル出力を生成すること、及び前記第１の量子化済みデジタル出力を間引き及びデジタルフィルタ回路に適用することと、
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器回路の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することと、
前記第２の量子化済みデジタル出力を自動利得制御回路に適用することと、を含む、方法。
【請求項１７】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
前記ベースバンドフィルタの前記出力及び前記ベースバンドフィルタの内部ノードのうちの一方を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること、ならびに第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項１８】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
ミキサー回路の出力を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項１９】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
プログラマブル利得増幅器回路の出力を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項２０】
前記ループフィルタ回路に適用された前記ＲＦ信号の前記第１の表現、及び前記ＲＦ信号の前記第２の表現は、前記ＲＦ信号の同一表現である、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、通信ネットワークに関する。
【背景技術】
【０００２】
低消費電力で動作可能な一体型無線（ＲＦ）送受信機が、様々な通信ネットワーク内、例えば、二地点間パケット基盤無線通信ネットワークでますます重要になっている。例えば、無線検針、ホームオートメーション、無線警報及びセンサネットワーク等のインターネットオブシングス（「ＩｏＴ」）システムにおいて、低シリコンエリアにおける高性能及び低電力動作の両方を実現することが重要であり得る。
【発明の概要】
【０００３】
本開示の様々な技術を使用することで、受信機回路、例えば、無線受信機回路と関連する待機時間が低減され得る。より具体的には、本開示の様々な技術を使用することで、受信機、例えば、無線受信機によって受信されたアナログ信号からのデジタルデータが、間引き及びデジタルフィルタリングプロセスを最初に使用することなく、自動利得制御（ＡＧＣ）回路に適用され得、これは、間引き及びフィルタリングプロセスと関連する著しい待機時間を最小化または除去し得る。
【０００４】
いくつかの態様において、本開示は、アナログデジタル変換器（ＡＤＣ）回路であって、入力信号の第１の表現の間の差を受信するように構成された第１の入力及びフィードバック信号を受信するように構成された第２の入力を含むループフィルタ回路と、量子化器回路であって、ループフィルタ回路の出力を受信するように構成され、かつループフィルタ回路をバイパスする入力信号の第２の表現を受信するように構成された少なくとも１つの入力、ループフィルタ回路をバイパスする入力信号の第２の表現の量子化を使用して利得パラメータを設けるために自動利得制御（ＡＧＣ）回路の入力に連結された、ＡＧＣ制御出力、及び入力信号の第１の表現とフィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力を含む、量子化器回路と、を備える、ＡＤＣ回路を対象とする。ＡＤＣ回路は、量子化器信号出力を受信し、かつループフィルタ回路の第２の入力にフィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路をさらに備える。
【０００５】
いくつかの態様において、本開示は、無線（ＲＦ）受信機回路であって、ＲＦ入力信号を受信するアンテナと、アンテナ及び出力に連結された入力を含む低ノイズ増幅器（ＬＮＡ）回路と、ＬＮＡ回路の出力を受信するように構成された第１の入力、局部発振器信号を受信するように構成された第２の入力、及び出力を含むミキサー回路であって、ミキサー回路が、受信ＲＦ信号よりも低周波数の中間周波数信号を出力で提供するために、第１の入力で受信されたＬＮＡ回路の出力を第２の入力で受信された局部発振器信号と混合するように構成されている、ミキサー回路と、ミキサー回路の出力を受信するように構成された入力を含むベースバンドフィルタ回路と、入力、ならびにＬＮＡ回路、ミキサー回路、及びベースバンドフィルタ回路のうちの少なくとも１つに連結され、かつその利得パラメータを設けるように構成された少なくとも１つの出力を含む自動利得制御（ＡＧＣ）回路と、を備える、ＲＦ受信機回路を対象とする。ＲＦ受信機回路は、ベースバンドフィルタ回路及びプログラマブル利得増幅器回路のうちの１つの出力に連結されたアナログデジタル変換器（ＡＤＣ）回路をさらに備え、ＡＤＣ回路は、フィードバック信号を受信するように構成された第１の入力ならびにベースバンドフィルタ回路及びプログラマブル利得増幅器回路のうちの一方の出力を受信するように構成された第２の入力を含むループフィルタ回路と、量子化器回路であって、ループフィルタ回路の出力を受信するように構成され、かつループフィルタ回路をバイパスする入力信号の表現を受信するように構成された少なくとも１つの入力、自動利得制御（ＡＧＣ）回路の入力に連結された、ＡＧＣ制御回路、ならびにＲＦ入力信号の表現とフィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力を含む、量子化器回路と、を含む。ＡＤＣ回路は、量子化器信号出力を受信し、かつループフィルタ回路の第１の入力にフィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路と、間引き回路の出力を復調するように構成された復調回路と、をさらに備える。
【０００６】
いくつかの態様において、本開示は、無線受信機利得制御のための方法を対象とし、本方法は、無線周波数（ＲＦ）信号を受信することと、ＲＦ信号の第１の表現を生成することと、ＲＦ信号の第１の表現をアナログデジタル回路（ＡＤＣ）のループフィルタ回路の第１の入力に適用することと、ループフィルタ回路の出力をＡＤＣの量子化器回路の少なくとも１つの入力に適用することと、第１の量子化済みデジタル出力を生成すること、ならびに第１の量子化済みデジタル出力を間引き及びデジタルフィルタ回路に適用することと、ＲＦ信号の第２の表現をＡＤＣの量子化器回路の少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することと、第２の量子化済みデジタル出力を自動利得制御回路に適用することと、を含む。
【０００７】
本概要は、本特許出願の主題の概要を提供することを意図される。本発明の排他的または徹底的な説明を提供することを意図されるものではない。詳細な説明が、本特許出願に関する更なる情報を提供するために含まれる。
【図面の簡単な説明】
【０００８】
【図１】一体型送受信機実装における受信機アーキテクチャに対する例示アプローチのブロック図を図示する。
【図２】アナログデジタル変換器に対する例示アプローチのブロック図を図示する。
【図３】周波数ｆｓ＝１／Ｔｓでサンプリングされた入力クロック信号ＣＬＫを有するＮビットフラッシュ基盤量子化器に対する例示タイミング図を図示する。
【図４】本開示による一体型送受信機実装における受信機アーキテクチャに対する別の例示アプローチのブロック図を図示する。
【図５】本開示によるアナログデジタル変換器に対する別の例示アプローチのブロック図を図示する。
【図６】本開示によるＡＤＣに対する別の例示アプローチのブロック図を図示する。
【図７】図４〜６に関して上記に説明された本開示の様々な技術を使用する、周波数ｆｓ＝１／Ｔｓでサンプリングされた入力クロック信号ＣＬＫを有するＮビットフラッシュ基盤量子化器に対する別の例示タイミング図を図示する。
【図８】本開示の様々な技術を使用する、ＡＤＣにおける待機時間を低減する例示方法を図示するフロー図である。  図面において、実際の寸法で描かれる必要はなく、同様の番号は、異なる図において類似構成要素を説明し得る。異なる接尾語を有する同様の番号は、類似構成要素の異なる事例を表現し得る。図面は、概して、例として、限定としてではなく、本文書において記載される様々な実施形態を例示する。
【発明を実施するための形態】
【０００９】
いくつかの実装において、ＲＦ受信機回路の設計は、例えば、一体型送受信機において、高性能、低電力及び低シリコンエリアの間のトレードオフによって支配される。電力を節約するために、受信機回路、例えば、無線受信機回路について、信号が存在する指示を回路が受信したときのみ電源投入することが望まれ得る。受信に際して、自動利得制御（ＡＧＣ）回路が、信号チェーンに沿って様々な回路の利得レベルを迅速に設定し、信号を受信し、その後シャットダウンするべきである。ＡＧＣ回路は、飽和から、例えば、アンテナにおける大きい電力信号からの信号チェーンに沿って回路を維持し、かつ入力信号レベルをアナログデジタル変換器のダイナミックレンジ内に維持することを試行する。待機時間が存在する場合、信号は、例えば、利得レベルが設定される前に成分を飽和し得、信号は、再送信される必要があることになり、このため電力を浪費する。
【００１０】
本開示の様々な技術を使用することで、受信機回路、例えば、無線受信機回路と関連する待機時間が低減され得る。より具体的には、本開示の様々な技術を使用することで、受信機、例えば、無線受信機によって受信されたアナログ信号からのデジタルデータが、間引き及びデジタルフィルタリングプロセスを最初に使用することなく、自動利得制御（ＡＧＣ）回路に適用され得、これは、間引き及びフィルタリングプロセスと関連する著しい待機時間を最小化または除去し得る。
【００１１】
図１は、一体型送受信機実装における受信機アーキテクチャに対する例示アプローチのブロック図を図示する。受信機回路１０は、受信機への入力において低ノイズ増幅器１４（ＬＮＡ）に連結され得るＲＦアンテナ１２を含み、入ってくるＲＦ信号ｆＲＦを同相（Ｉ）チャネルベースバンド信号ｆＩ及び直交位相（Ｑ）チャネルベースバンド信号ｆＱにダウンコンバートするＩ／Ｑミキシング回路１８に連結されたＬＮＡ出力１６を有する。オンチップ周波数発生器（ＦＲＥＱＧＥＮ）回路２０が、ミキシング演算のための信号ｆＬＯを提供し得、望ましい受信機チャネルを標的にするために使用され得る。
【００１２】
アナログベースバンドフィルタ（ＢＢＦ）回路２２Ａ、２２Ｂが、フィルタリングならびにいくつかの場合においてダウンコンバート済み信号ｆＩ及びｆＱの利得及び／または減衰を提供し得る。本実装において、ＢＢＦ回路２２Ａ、２２Ｂは、それぞれのオーバーサンプリングシグマデルタ（ΔΣ）アナログデジタル変換器（ＡＤＣ）回路２６Ａ、２６Ｂを駆動し得るそれぞれのプログラマブル利得増幅器（ＰＧＡ）回路２４Ａ、２４Ｂによって任意に追従され得る。ＡＤＣ回路２６Ａ、２６Ｂは、それぞれ、ＰＧＡ回路２４Ａ、２４Ｂ（存在する場合）の出力Ａｉ（ｔ）及びＡｑ（ｔ）をＮビットオーバーサンプリング済みデジタル信号Ｄｉ１及びＤｑ１にデジタル化し得る。オーバーサンプリング済みＮビット出力は、復調回路３０によるデジタルベースバンド内の復調のための高確度Ｍビット信号（Ｍ＞Ｎ）をもたらす間引き及びデジタルフィルタ回路２８によってダウンサンプリング及びデジタルフィルタリングされ得る。
【００１３】
図１の受信機信号チェーンにおいて、自動利得制御（ＡＧＣ）回路３２は、アナログ受信機内の様々な構成要素、例えば、ＬＮＡ回路１４、ミキサー回路１８、ＢＢＦ回路２２Ａ、２２Ｂ、及びＰＧＡ回路２４Ａ、２４Ｂのうちの１つ以上の利得を調節し得る。ＡＧＣ３２は、それが受信機のダイナミックレンジの増加を許容し得、強い干渉信号の存在における性能を改善し得るので、無線受信機全体のロバスト性及び信頼性にとって重要であり得る。
【００１４】
図１に示される例において、ＡＧＣ回路３２は、Ａｉ（ｔ）及びＡｑ（ｔ）の信号電力が特定範囲内であることを確実にするために、ＡＤＣ回路２６Ａ、２６Ｂの入力での電力レベルを変更することに応答して、ＬＮＡ回路１４、ミキサー回路１８、ＢＢＦ回路２２Ａ、２２Ｂ、及びＰＧＡ回路２４Ａ、２４Ｂのうちの１つ以上の利得を調節し得る。ΔΣＡＤＣの固有の性質によって、周波数ｆｓでオーバーサンプリングされた出力Ｄｉ１及びＤｑ１は、望ましいチャネルバンド幅ｆｂの外で大量の形作られた量子化ノイズを含有し得る。結果として、それは、デジタル出力Ｄｉ１及びＤｑ１をそれらがＡＧＣ及び復調のために利用され得る前にデジタルフィルタリング及び間引きすることによって、この量子化ノイズを除去するために望ましいものであり得る。間引き及びデジタルフィルタ回路２８の出力は、復調回路３０に適用され得る。
【００１５】
受信機信号チェーン内のΔΣＡＤＣ出力のデジタルフィルタリング及び復調は、ＡＧＣ回路３２の設計に著しい制約を付加し得、無線受信機、特に二地点間パケット基盤プロトコルの全体性能に有害であり得る。ＩｏＴ基盤アプリケーションで普及しているこのようなプロトコルにおいて、プリアンブル中に高速かつ信頼性を有するＡＧＣは、スループット効率を上昇させ、リンク信頼性を改善し、ネットワーク不安定性を低下させ、全体消費電力を最終的に節約する必要があり得る。
【００１６】
最近、次世代無線及びＩｏＴアプリケーション用の電力制約された一体型ＲＦ受信機において、連続時間（ＣＴ）ΔΣＡＤＣは、固有のアンチエイリアシング、緩和された内部演算増幅器（ｏｐａｍｐ）バンド幅要求、及び離散時間（ＤＴ）実装と比較して駆動することが容易であり得る抵抗入力によってますます普及してきている。デルタシグマ（ΔΣ）アナログデジタル変換器（ＡＤＣ）は、与えられたバンド幅内できわめて高い信号対ノイズ比（ＳＮＲ）性能を実現するためにオーバーサンプリング及びノイズシェーピングを利用し得るデータ変換器の分類である。
【００１７】
図２は、ＡＤＣに対する例示アプローチのブロック図を図示する。いくつかの例において、図２のＡＤＣ３４、例えば、図１のＡＤＣ２６ＡまたはＡＤＣ２６Ｂは、連続時間ΔΣＡＤＣであり得る。アナログ入力信号Ａ（ｔ）、例えば、図１の信号Ａｉ（ｔ）またはＡｑ（ｔ）を受信することを示される、図２のＡＤＣ３４は、連続時間ループフィルタ回路３６を含み得る。ループフィルタ回路３６は、少なくとも１つの積分器回路または共振器回路を含み得、伝達関数Ｈ（ｓ）３８を結果としてもたらす伝達関数の組み合わせとして説明され得る。図２のＡＤＣ３４は、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成された、例えば、１≦Ｎ≦５である、Ｎビット量子化器（ＱＴＺ）回路４０を含み得る。いくつかの例において、Ｎビット量子化器回路４０は、低ビット数が要求されることによってＦＬＡＳＨ  ＡＤＣとして実装され得る。量子化器回路４０は、周波数ｆｓのクロック信号によってサンプリングされたデジタル出力Ｄ１を生成し得る。
【００１８】
図２のＡＤＣ３４は、量子化器回路４０の出力に接続され、かつフィードバックにおいてループフィルタ回路３６の入力に接続されたデジタルアナログ変換器（ＤＡＣ）回路４２を含み得る。いくつかの例において、ＤＡＣ回路４２の出力Ｂ（ｔ）は、減算器回路４４によって概念的に図示されるように、ループフィルタ入力Ｅ（ｔ）を生成するためにアナログ入力信号Ａ（ｔ）から減算され得る。
【００１９】
過剰ループ遅延（ＥＬＤ）は、図２に示されるもの等のＣＴ  ΔΣＡＤＣの安定性に影響を及ぼし得る問題である。過剰ループ遅延は、量子化器回路４０の内部量子化器入力での信号（ｔ）のサンプリングとＤＡＣ回路４２の出力での対応するフィードバックパルスＢ（ｔ）の生成との間の遅延を意味する。様々な技術が、ＥＬＤの影響を軽減し、全サンプリングクロック区間Ｔｓ＝（１／ｆｓ）までの総遅延が、ΔΣＡＤＣ設計において概して許容され得る。一般的マルチビット（Ｎ＞１）ΔΣＡＤＣ設計において、内部量子化器は、ＥＬＤ要求全体に合致するようにクロックサイクルの半分未満内で、ラッチされた出力Ｄ１がＤＡＣ入力に送達されることをしばしば要求される。
【００２０】
図３は、周波数ｆｓ＝１／Ｔｓでサンプリングされた入力クロック信号ＣＬＫを有するＮビットフラッシュ基盤量子化器に対する例示タイミング図を図示する。ＣＬＫ信号の立ち上がりエッジの後、比較器ラッチリセット信号Ｒが解除される。時間Ｔ１、アクティブ再生フェーズの間、図２の量子化器回路４０内の各比較器ラッチは、基準電圧レベルに対するラッチ入力Ｃ（ｔ）での入力電圧レベルに基づいて１または０の判定を行うことを試行し得る。量子化器判定信号Ｑは、フィードバックＤＡＣ回路４２入力を駆動し得る安定出力Ｄ１を生成するために、ＣＬＫ信号の立ち下りエッジ上でＤタイプフリップフロップ（ＤＦＦ）等のメモリ要素内に記録される。
【００２１】
ＣＬＫ信号の立ち下がりエッジの後、図２の量子化器回路４０は、比較器ラッチを時間Ｔｒによって示されるリセット状態に戻し、これは、メモリ効果を軽減し、様々な内部ノードを設定し、ＣＬＫ信号の次の立ち上がりエッジ上で開始する次の再生フェーズのための入力信号Ｃ（ｔ）のサンプリングを開始し得る。この方式において、ＣＬＫ信号の立ち上がりエッジでのアクティブフェーズの開始から対応する量子化器出力Ｄ１までのＴｓ／２の半サイクル遅延が実現され得る。この例において、ラッチは、リセット状態Ｔｒでサンプリングクロックのほとんど５０％を費やす。
【００２２】
以下に詳細に説明されるように、本開示の様々な技術を使用することで、受信機回路と関連する待機時間が低減され得る。より具体的には、受信されたアナログ信号のデジタル表現が、間引き及びデジタルフィルタリングプロセスを最初に使用することなく、自動利得制御（ＡＧＣ）回路に適用され得、これは、間引き及びフィルタリングプロセスと関連する著しい待機時間を最小化または除去し得る。
【００２３】
図４は、本開示による一体型送受信機実装における受信機アーキテクチャに対する別の例示アプローチのブロック図を図示する。図４の周波数（ＲＦ）受信機回路５０は、図１のものに対する代替的受信機アーキテクチャであり、２入力ＡＤＣを利用し得る。図４の構成要素の多くは、図１に関して上記に説明されたものに類似であり、簡潔さの目的のため、再度説明されないことになる。ＰＧＡ回路２４Ａ、２４Ｂが受信機回路に図示されるが、任意である。図１と同様、図４のＡＤＣ５２Ａ、５２Ｂは、復調回路３０による受信機復調のために使用されるオーバーサンプリング済みＮビットＩチャネル及びＱチャネル出力を提供する、対応するＡＤＣ出力Ｄｉ１及びＤｑ１を有するＰＧＡ回路２４Ａ、２４Ｂのそれぞれの出力Ａｉ（ｔ）、Ａｑ（ｔ）に連結される。
【００２４】
任意のＰＧＡ回路２４Ａ、２４Ｂを含まない例示構成において、図４のＡＤＣ５２Ａ、５２Ｂは、復調回路３０による受信機復調のために使用されるオーバーサンプリング済みＮビットＩチャネル及びＱチャネル出力を提供する、対応するＡＤＣ出力Ｄｉ１及びＤｑ１を有するＢＢＦ回路２２Ａ、２２Ｂのそれぞれの出力Ｂｉ（ｔ）、Ｂｑ（ｔ）に連結される。
【００２５】
本開示によると、追加のＡＤＣ入力Ａ’（ｔ）は、ノードＸｉ及びＸｑを介して使用され、かつミキサー回路１８の出力（ｆＩ／ｆＱ）、ＢＢＦ回路２２Ａ、２２Ｂの内部ノード、ＢＢＦ回路２２Ａ、２２Ｂの出力（ＢＩ（ｔ）／ＢＱ（ｔ））、またはＰＧＡ回路２４Ａ、２４Ｂの出力（ＡＩ（ｔ）／ＡＱ（ｔ））等の直交位相受信機ベースバンドに沿って様々な地点に連結され得る。追加の入力Ａ’（ｔ）は、ＡＧＣ回路３２のために排他的に使用され得る出力Ｄｉ２、Ｄｑ２、例えば、Ｎビットナイキストレート出力を生成するために周波数ｆｓでサンプリングされ得る。結果として、図１の回路と比較して、ＡＧＣ回路３２に進むデジタルデータは、間引き及びデジタルフィルタリングを必要とせず、これによって、この演算と関連する著しい待機時間を完全に除去する。周波数ｆｓでサンプリングされた、出力Ｄｉ２及びＤｑ２、例えば、ナイキストレートＮビット出力は、したがって、受信機ベースバンドに沿って様々な地点を監視する能力を提供することによってプリアンブル中に必要に応じて、例えば、ＬＮＡ回路１４、ミキサー回路１８、ＢＢＦ回路２２Ａ、２２Ｂ、及び／またはＰＧＡ回路２４Ａ、２４Ｂのうちの１つ以上の受信機利得を迅速に調節するために使用される。言い換えると、図１のように遅い高確度信号出力Ｄｉ１及びＤｉ１をＡＧＣ回路３２に排他的に適用するのではなく、本開示の技術を使用して、Ｄｉ２及びＤｑ２信号出力が、信号チェーン内の１つ以上の構成要素の利得レベルを迅速に設定するように、速いコース信号をＡＧＣ回路３２に提供するために使用され得る。
【００２６】
図４の受信機回路５０のアーキテクチャは、デジタル間引き及びフィルタリングの必要性を除去すること、ならびに受信機アナログベースバンドに沿って可観測性を向上することによってＡＧＣ回路３２全体の複雑さを低減し得る。これらの改良は、二地点間パケット基盤無線プロトコルの信頼性、安定性及び消費電力を改善し得る。
【００２７】
図４に見られるように、ＡＧＣ回路３２は、ＡＤＣ５２Ａ、５２Ｂからの信号Ｄｉ２、Ｄｑ２、及び間引き及びデジタルフィルタ回路２８からの出力信号１０６のうちの１つ以上を受信するために、多入力、例えば、入力１００、１０２、及び１０４を含み得る。Ｄｉ２及びＤｑ２信号出力は、信号チェーン内の１つ以上の構成要素の利得レベルを迅速に設定するために速いコース信号をＡＧＣ回路３２に提供し得る。いくつかの例において、ＡＧＣ回路３２はまた、より遅い高確度信号出力Ｄｉ１及びＤｑ１を受信し得る。
【００２８】
図５は、本開示によるＡＤＣに対する別の例示アプローチのブロック図を図示する。図５のＡＤＣ５４は、図４の受信機回路のそれぞれのＩ／Ｑチャネル内でＡＤＣ５２Ａ、５２Ｂを実装するために使用され得る。簡単化のため、図５のＡＤＣ５４は、図４のＩ／Ｑチャネルに関して包括的に説明されることになり、例えば、出力Ｄｉ１／Ｄｉ２または出力Ｄｑ１／Ｄｑ２の代わりに出力Ｄ１／Ｄ２である。
【００２９】
上記に示されるように、図４のＰＧＡ回路２４Ａ、２４Ｂは、任意である。ＰＧＡ回路２４Ａ、２４Ｂを含む構成において、それらのそれぞれの出力Ａｉ（ｔ）、Ａｑ（ｔ）は、図５に示されるＡＤＣ５４または図６に示されるＡＤＣ７０等のそれぞれのＡＤＣに適用され得る。
【００３０】
任意のＰＧＡ回路２４Ａ、２４Ｂを含まない例示構成において、図４のＢＢＦ回路２２Ａ、２２Ｂのそれぞれの出力Ｂｉ（ｔ）、Ｂｑ（ｔ）は、ＰＧＡ回路２４Ａ、２４Ｂの出力Ａｉ（ｔ）及びＡｑ（ｔ）の代わりに、図５に示されるＡＤＣ５４または図６に示されるＡＤＣ７０等のそれぞれのＡＤＣに適用され得る。本開示の技術が、図５に示されるＡＤＣ５４または図６に示されるＡＤＣ７０がＰＧＡ回路２４Ａ、２４Ｂの出力Ａｉ（ｔ）、Ａｑ（ｔ）またはＢＢＦ回路２２Ａ、２２Ｂの出力Ｂｉ（ｔ）、Ｂｑ（ｔ）を受信するかどうかにかかわらず同様に働くことが理解されるべきである。
【００３１】
図５のＡＤＣ５４は、入力５８Ａ、５８Ｂを有する連続時間ループフィルタ回路３６を含み得る。ループフィルタ回路３６は、任意の増幅器、抵抗器、誘導器、スイッチ及びコンデンサを含む少なくとも１つの積分器回路または共振器回路を含み得、伝達関数Ｈ（ｓ）３８を結果としてもたらす伝達関数の組み合わせとして説明され得る。図５のＡＤＣ５４は、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成された、例えば、１≦Ｎ≦５である、Ｎビット量子化器（ＱＴＺ）回路５６を含み得る。いくつかの例において、Ｎビット量子化器回路５６は、低ビット数が要求されることによってＦＬＡＳＨ  ＡＤＣ、例えば、マルチビットＦＬＡＳＨ  ＡＤＣとして実装され得る。量子化器回路５６は、周波数ｆｓのクロック信号によってサンプリングされたデジタル出力Ｄ１を生成し得る。
【００３２】
図５のＡＤＣ５４は、量子化器回路５６の出力に接続され、かつフィードバックにおいてループフィルタ回路３６の入力５８Ｂに接続されたデジタルアナログ変換器（ＤＡＣ）回路４２、例えば、電流ステアリングＤＡＣ、スイッチトキャパシタＤＡＣ、抵抗ＤＡＣを含み得る。図５に示される例において、ループフィルタ回路３６は、ＤＡＣ回路４２の出力Ｂ（ｔ）が、減算器回路４４によって概念的に図示されるように、伝達関数Ｈ（ｓ）３８への入力である信号Ｅ（ｔ）を生成するためにアナログ入力信号Ａ（ｔ）から減算され得る、単一フィードバックループトポロジ内に実装され得る。この様式において、ループフィルタ回路３６は、入力信号１５（図４のアンテナ１２によって受信される）の第１の表現Ａ（ｔ）とフィードバック信号Ｂ（ｔ）との差を受信するように構成された入力５８を含み得る。
【００３３】
量子化器回路５６は、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成され、かつループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の第２の表現Ａ’（ｔ）を受信するように構成された１つ以上の入力６０Ａ、６０Ｂを含み得る。いくつかの構成において、量子化器回路５６は、２つの入力６０Ａ、６０Ｂを含み得る。例えば、量子化器回路５６の入力６０Ａは、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成され得、第２の入力６０Ｂは、ループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の第２の表現Ａ’（ｔ）を受信するように構成され得る。
【００３４】
他の構成において、量子化器５６は、タイムインターリーブ様式で信号Ｃ（ｔ）及びＡ’（ｔ）の両方を受信し得る１つの入力、例えば、入力６０Ａを含み得る。
【００３５】
量子化器回路５６は、２つの出力、すなわちＡＧＣ制御出力６２及び量子化器信号出力６４を含み得る。自動利得制御（ＡＧＣ）回路３２（図４の）の入力に連結された、ＡＧＣ制御出力６２は、ループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の第２の表現Ａ（ｔ）の量子化を使用して利得パラメータを設けるために信号Ｄ２をＡＧＣ回路３２に直接出力し得る。
【００３６】
復調回路２８（図４の）の入力に連結された、量子化器信号出力６４は、入力信号１５（図４のアンテナ１２によって受信される）の第１の表現Ａ（ｔ）とＤＡＣ回路４２からのフィードバック信号Ｂ（ｔ）との間の差の量子化を使用して量子化済み信号を提供するために信号Ｄ１を出力し得る。ＤＡＣ回路４２は、量子化器信号出力Ｄ１を受信し、かつフィードバック信号Ｂ（ｔ）をループフィルタ回路３６の入力５８Ｂに提供するように構成され得る。
【００３７】
図５に示されるＡＤＣアーキテクチャ、例えば、ＣＴ  ΔΣＡＤＣにおいて、追加の入力Ａ’（ｔ）は、図７の量子化器回路タイミング図に例示されるように、ＣＬＫ＿ｂａｒ中にＮビット出力Ｄ２を生成するためにＮビット量子化器回路５６によって直接変換され得る。
【００３８】
図４に関して上記に記載されたように、追加のＡＤＣ入力Ａ’（ｔ）は、ノードＸｉ及びＸｑを介して、ミキサー回路１８の出力（ｆＩ／ｆＱ）、ＢＢＦ回路２２Ａ、２２Ｂの内部ノード、ＢＢＦ回路２２Ａ、２２Ｂの出力（Ｂｉ（ｔ）／Ｂｑ（ｔ））、またはＰＧＡ回路２４Ａ、２４Ｂの出力（Ａｉ（ｔ）／Ａｑ（ｔ））若しくはＡＧＣ回路３２が観測を望み得る任意の他の信号等の直交位相受信機ベースバンドに沿って様々な地点に連結され得る。例えば、ループフィルタ回路３６の入力５８Ａは、出力、例えば、ベースバンドフィルタ２２Ａの信号Ｂｉ（ｔ）を受信するように構成され得、量子化器回路５６の入力は、ＢＢＦ回路２２Ａの出力、ＢＢＦ回路フィルタ２２Ａの内部ノード（図示されない）、及びＰＧＡ回路の出力のうちの１つに連結され得る。
【００３９】
別の例として、ループフィルタ回路３６の入力は、出力、例えば、ＢＢＦ回路２２Ａの信号Ｂｉ（ｔ）またはＰＧＡ回路の出力を受信するように構成され、量子化器回路５６の入力は、ミキサー回路、例えば、図４のミキサー回路１８の出力を受信するように構成され得る。
【００４０】
図６は、本開示によるＡＤＣに対する別の例示アプローチのブロック図を図示する。図６のＡＤＣ７０は、図４の受信機回路のそれぞれのＩ／Ｑチャネル内でＡＤＣ５２Ａ、５２Ｂを実装するために使用され得る。簡単化のため、図６のＡＤＣ７０は、図４のＩ／Ｑチャネルに関して包括的に説明されることになり、例えば、出力Ｄｉ１／Ｄｉ２または出力Ｄｑ１／Ｄｑ２の代わりに出力Ｄ１／Ｄ２である。
【００４１】
いくつかの例において、図６のＡＤＣ７０は、連続時間ΔΣＡＤＣであり得る。図６に見られるように、２入力ＡＤＣのアーキテクチャは、２アナログ入力信号を受信し得、対応する出力Ｄ１及びＤ２を生成し得る。２入力信号Ａ（ｔ）及びＡ’（ｔ）を受信した図５に示された例示ＡＤＣ５４に対して、図６に示される例示ＡＤＣ７０は、追加の入力が入力Ａ（ｔ）に直接接続され得る２入力信号を受信し得る。
【００４２】
図６のＡＤＣ７０は、入力５８Ａ、５８Ｂを有する連続時間ループフィルタ回路３６を含み得る。ループフィルタ回路３６は、任意の増幅器、抵抗器、誘導器、スイッチ及びコンデンサを含む少なくとも１つの積分器回路または共振器回路を含み得、伝達関数Ｈ（ｓ）３８を結果としてもたらす伝達関数の組み合わせとして説明され得る。図６のＡＤＣ７０は、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成された、例えば、１≦Ｎ≦５である、Ｎビット量子化器（ＱＴＺ）回路５６を含み得る。いくつかの例において、Ｎビット量子化器回路５６は、低ビット数が要求されることによってＦＬＡＳＨ  ＡＤＣとして実装され得る。量子化器回路５６は、周波数ｆｓのクロック信号によってサンプリングされたデジタル出力Ｄ１を生成し得る。
【００４３】
図６のＡＤＣ７０は、量子化器回路５６の出力に接続され、かつフィードバックにおいて接続されたデジタルアナログ変換器（ＤＡＣ）回路４２を含み得る。ＤＡＣ回路４２の出力Ｂ（ｔ）は、減算器回路４４によって概念的に図示されるように、信号Ｅ（ｔ）を生成するためにアナログ入力信号Ａ（ｔ）から減算され得る。この様式において、ループフィルタ回路３６は、入力信号１５（図４のアンテナ１２によって受信される）の第１の表現Ａ（ｔ）とフィードバック信号Ｂ（ｔ）との差を受信するように構成された入力５８を含み得る。
【００４４】
量子化器回路５６は、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成され、かつループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の第２の表現を受信するように構成された１つ以上の入力６０Ａ、６０Ｂを含み得る。図６に示される例において、ＡＤＣ７０の入力は、入力信号１５（図４のアンテナ１２によって受信される）の第１の表現Ａ（ｔ）及び入力信号１５の第２の表現Ａ（ｔ）が、入力信号１５の同一表現であるように、量子化器回路５６の１つ以上の入力に連結され得る。
【００４５】
いくつかの構成において、量子化器回路５６は、２つの入力６０Ａ、６０Ｂを含み得る。例えば、量子化器回路５６の入力６０Ａは、ループフィルタ回路３６の出力Ｃ（ｔ）を受信するように構成され得、第２の入力６０Ｂは、ループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の第２の表現Ａ’（ｔ）を受信するように構成され得る。
【００４６】
他の構成において、量子化器５６は、タイムインターリーブ様式で信号Ｃ（ｔ）及びＡ（ｔ）の両方を受信し得る１つの入力、例えば、入力６０Ａを含み得る。
【００４７】
量子化器回路５６は、２つの出力、すなわちＡＧＣ制御出力６２及び量子化器信号出力６４を含み得る。自動利得制御（ＡＧＣ）回路３２の入力に連結された、ＡＧＣ制御出力６２は、ループフィルタ回路３６をバイパスする入力信号１５（図４のアンテナ１２によって受信される）の表現Ａ（ｔ）の量子化を使用して利得パラメータを設けるために信号Ｄ２をＡＧＣ回路３２に直接出力し得る。
【００４８】
復調回路２８の入力に連結された、量子化器信号出力６４は、入力信号１５（図４のアンテナ１２によって受信される）の表現Ａ（ｔ）とＤＡＣ回路４２からのフィードバック信号Ｂ（ｔ）との間の差の量子化を使用して量子化済み信号を提供するために信号Ｄ１を出力し得る。ＤＡＣ回路４２は、量子化器信号出力Ｄ１を受信し、かつフィードバック信号Ｂ（ｔ）をループフィルタ回路３６に提供するように構成され得る。
【００４９】
図６に示されるＡＤＣアーキテクチャ、例えば、ＣＴ  ΔΣＡＤＣにおいて、追加の入力Ａ（ｔ）は、図７の量子化器回路タイミング図に例示されるように、ＣＬＫ＿ｂａｒ中にＮビット出力Ｄ２を生成するためにＮビット量子化器回路５６によって直接変換され得る。
【００５０】
図７は、図４〜６に関して上記に説明された本開示の様々な技術を使用する、周波数ｆｓ＝１／Ｔｓでサンプリングされた入力クロック信号ＣＬＫを有するＮビットフラッシュ基盤量子化器に対する別の例示タイミング図を図示する。図３の量子化器タイミング図と同様、ＣＬＫ＝１の間かつ比較器ラッチリセット信号Ｒが解除された後、量子化器判定信号Ｑが、アクティブ量子化器入力信号Ｃ（ｔ）のＮビット表現を生成する。量子化器判定信号Ｑは、その後、ＣＬＫの立ち下がりエッジ上でラッチされた出力Ｄ１を生成するために、ＤＦＦ等のメモリ機器内に記録され得る。言い換えると、出力Ｄ１及びＤ２は、信号Ｑのラッチされたバージョンである。
【００５１】
ＣＬＫの立ち下がりエッジの後、入力Ａ’（ｔ）は、量子化器回路５６に対するアクティブ入力になり、量子化器をリセットしかつ任意の内部ノードを復元するために必要とされる、時間Ｔｒによって示される十分な期間のリセットパルスＲが生成され得る。その後、ＣＬＫ＝０の間かつ比較器ラッチリセット信号Ｒが解除された後、信号Ｑは、アクティブ量子化器入力信号Ａ’（ｔ）のＮビット表現を評価する。Ｑは、その後、ＣＬＫの立ち上がりエッジ上でデジタル出力Ｄ２を生成するために、ＤＦＦ等の別のメモリ機器内に記録され得る。
【００５２】
ＣＬＫの立ち上がりエッジの後、量子化器は、Ｒ＝１の間にリセットされ、Ｒの立ち下がりエッジの後、ＣＬＫ＝１のとき、量子化器が信号Ｃ（ｔ）を変換する。ＣＬＫの立ち下がりエッジの後、量子化器は、Ｒ＝１の間にリセットされ、Ｒの立ち下がりエッジの後、ＣＬＫ＝０のとき、量子化器がＡ’（ｔ）を変換する。出力Ｄ２は、ＣＬＫの立ち上がり時間上でラッチによって捕捉され、出力Ｄ１は、立ち下がり時間上でラッチによって捕捉され、Ｃ（ｔ）とＡ’（ｔ）との間で往復する。
【００５３】
本方法を使用することで、内部ΔΣ量子化器回路５６は、図３にあるように同一区間Ｔｓ中に、ΔΣループ演算に必要なオーバーサンプリング済みＮビット信号Ｄ１、及びＤ２の値を記憶するために余分のＤＦＦの他に任意の追加のハードウェア要求なしのＮビット信号Ｄ２の両方を生成し得る。新しい出力信号Ｄ２は、ＡＤＣ信号Ａ’（ｔ）のＮビット低待機時間直接変換であり得、そのためデジタル間引きまたはフィルタリングに対する任意の必要性なしで図４のデジタルＡＧＣ回路３２に対して直接利用可能とされ得る。
【００５４】
追加の入力Ａ’（ｔ）はまた、周波数ｆｓの異なる区間上でベースバンド信号チェーンに沿って任意の地点に動的に切り替えられ得る。結果として、出力Ｄ２は、信号チェーンに沿って複数地点での信号レベルに関するタイムインターリーブ情報を提供するために使用され得る。
【００５５】
図８は、本開示の様々な技術を使用する、無線受信機のＡＤＣにおける待機時間を低減する例示方法８０を図示するフロー図である。ブロック８２において、受信機回路、例えば、図４の受信機回路５０は、例えば、図４のアンテナ１２を介して、無線周波数（ＲＦ）信号を受信し得る。ブロック８４において、受信機回路は、例えば、図４のＬＮＡ回路１４、ＢＢＦ回路２４Ａ、２４Ｂ及びＰＧＡ回路２４Ａ、２４Ｂのうちの１つ以上を使用してＲＦ信号の第１の表現を生成し得る。
【００５６】
ブロック８６において、受信機回路は、ＲＦ信号の第１の表現をアナログデジタル回路（ＡＤＣ）のループフィルタ回路、例えば、図５及び図６のＡＤＣ５４、７０のループフィルタ回路３６に適用し得る。ブロック８８において、受信機回路は、ループフィルタ回路の出力を量子化器回路、例えば、図５及び図６のＡＤＣ５４、７０の量子化器回路５６の少なくとも１つの入力に適用し、第１の量子化済みデジタル出力、例えば、図５及び図６の量子化済みデジタル出力Ｄ１を生成し、第１の量子化済みデジタル出力を間引き及びデジタルフィルタ回路、例えば、図４の間引き及びデジタルフィルタ回路２８を適用し得る。
【００５７】
ブロック９０において、受信機回路は、ＲＦ信号の第２の表現、例えば、図５の追加の入力Ａ’（ｔ）または図６の入力Ａ（ｔ）をＡＤＣの量子化器回路の１つ以上の入力に適用し、第２の量子化済みデジタル出力を生成し得る。例えば、受信機回路は、図５の追加の入力Ａ’（ｔ）または図６の入力Ａ（ｔ）を図５または６の量子化器回路５６の１つ以上の入力に適用し、第２の量子化済みデジタル出力Ｄ２を生成し得る。ブロック９２において、受信機回路は、第２の量子化済みデジタル出力Ｄ２を自動利得制御回路、例えば、図４のＡＧＣ回路３２に適用し得る。
【００５８】
上記に説明されるように、本開示の様々な受信機アーキテクチャは、受信機信号チェーン内のＡＧＣ調節のためのＡＤＣ、例えば、ＣＴ  ΔΣＡＤＣと関連する待機時間及び複雑さを低減し得る。２入力ＡＤＣ構造が実装され得、これは、追加の出力Ｄ２を生成し得る。この低待機時間出力Ｄ２は、任意の著しい追加のハードウェア要求なしでＡＧＣ回路３２に対して直接利用可能とされ得る。追加の入力、例えば、図５の入力Ａ’（ｔ）は、ベースバンド受信機信号チェーンに沿って任意の信号をＮビットナイキストレートデジタル出力に変換し得る。追加の入力Ａ’（ｔ）はまた、アナログ受信機ベースバンドに沿って信号レベルに関する動的情報を提供するために様々な信号をタイムインターリーブ形式で変換するように設定され得る。
【００５９】
提案された２入力ＡＤＣ及び受信機アーキテクチャは、ＡＧＣ解決策と関連する待機時間を低減し、かつ最小限の追加のハードウェアでこのような解決策の柔軟性を向上し得る。これは、一般的にエリア及び電力が制約されたＩｏＴアプリケーションにおいてパケット基盤二地点間プロトコルのスループット、信頼性及び安定性を改善し得る。
【００６０】
様々な注記
本明細書に説明される非限定的態様または例の各々は、それ単独であってもよく、または様々な並べ替えまたは組み合わせで他の例の１つ以上と組み合わせられ得る。
【００６１】
上記の詳細な説明は、添付図面に対する参照を含み、これは、詳細な説明の一部を形成する。図面は、例示として、本発明が実施され得る特定実施形態を示す。これらの実施形態はまた、本明細書において「態様」または「例」とも呼ばれる。このような例は、それらの示されまたは説明されたものの他に要素を含み得る。しかしながら、本発明はまた、それらの示されまたは説明された要素のみが提供される例も考慮する。さらに、本発明はまた、特定例（または１つ以上のその態様）に対して、または本明細書に示されまたは説明された他の例（または１つ以上のその態様）に対してのいずれかにおいて、それらの示されまたは説明されたものの任意の組み合わせまたは並べ替えを使用する例も考慮する。
【００６２】
本文書と参照によってそのように組み込まれる任意の文書との間の使用法が矛盾する場合には、本文書内の使用法が支配する。
【００６３】
本文書において、用語「ａ」または「ａｎ」は、特許文書で共通であるように、１つではなく１つ以上を含み、「少なくとも１つ（ａｔ  ｌｅａｓｔ  ｏｎｅ）」または「１つ以上（ｏｎｅ  ｏｒ  ｍｏｒｅ）」の任意の他の事例または使用法とは無関係である。本文書において、用語「または（ｏｒ）」は、別途示されない限り、「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、及び「Ａ及びＢ」を含むように、非排他的であることを意味するように使用される。本文書において、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「ここにおいて（ｉｎ  ｗｈｉｃｈ）」は、それぞれの用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「ここにおいて（ｗｈｅｒｅｉｎ）」のプレインイングリッシュ同義語として使用され得る。また、以下の請求項において、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」は、非限定的であり、つまり、請求項内のこのような用語の後に列記されたものの他に要素を含むシステム、機器、物品、成分、組成、またはプロセスがその請求項の範囲内に収まると依然としてみなされる。さらに、以下の請求項において、用語「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」及び「第３の（ｔｈｉｒｄ）」等は、単に符号として使用され、その対象に対する数で表した要求を負わせるように意図されるものではない。
【００６４】
本明細書に説明された方法例は、少なくとも部分的に機械実装またはコンピュータ実装され得る。いくつかの例は、上記の例に説明された方法を実施するために電子機器を構成するように動作可能な命令によってエンコードされたコンピュータ可読媒体または機械可読媒体を含み得る。このような方法の実装は、マイクロコード、アセンブリ言語コード、高級言語コードなどのようなコードを含み得る。このようなコードは、様々な方法を実施するためのコンピュータ可読命令を含み得る。コードは、コンピュータプログラム製品の部分を形成し得る。さらに、例において、コードは、実行中または他のとき等に、１つ以上の揮発性、非一時的、または不揮発性有形コンピュータ可読媒体上に実体的に記憶され得る。これらの有形コンピュータ可読媒体は、限定されるものではないが、ハードディスク、取り外し可能な磁気ディスク、取り外し可能な光学ディスク（例えば、コンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカードまたはメモリスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを含み得る。
【００６５】
上記の説明は、例示的であり、制限的ではないことを意図される。例えば、上記に説明された例（または１つ以上のその態様）は、互いとの組み合わせで使用され得る。他の実施形態が、上記の説明を再検討するに際して当分野の通常の知識を有する者等によって使用され得る。要約が、読み手が本技術の本質を迅速に確認することを許容するために、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に応じて提供される。それが請求項の範囲またはその意味することを解釈または限定するように使用されるものではないことが理解と共に承認される。また、上記の詳細な説明において、様々な特徴が本開示を整理するために共にグループ化され得る。これは、請求項に記載されていない開示された特徴が任意のクレームに対する本質であることを意図するものとして解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態の全ての特徴よりも少ないものであり得る。したがって、以下の請求項は、本明細書によって詳細な説明に例または実施形態として組み込まれ、各請求項は、別個の実施形態としてそれ単独で成り立ち、このような実施形態が様々な組み合わせまたは並べ替えにおいて互いと組み合わせられ得ることが考慮される。本発明の範囲は、添付の請求項を参照して、このような請求項が権利を与えられる等価物の全範囲と共に、決定されるべきである。
【符号の説明】
【００６６】
１０  受信機回路
１２  アンテナ
１４  低ノイズ増幅器
１５  入力信号
１６  出力
１８  ミキサー回路
２０  周波数発生器回路
２２Ａ、２２Ｂ  ベースバンドフィルタ（ＢＢＦ）回路
２４Ａ、２４Ｂ  プログラマブル利得増幅器（ＰＧＡ）回路
２６Ａ、２６Ｂ  アナログデジタル変換器（ＡＤＣ）回路
２８  デジタルフィルタ回路
３０  復調回路
３２  自動利得制御（ＡＧＣ）回路
３６  ループフィルタ回路
４０  量子化器回路
４２  デジタルアナログ変換器（ＤＡＣ）回路
４４  減算器回路
５０  受信機回路
５６  ビット量子化器回路
６４  量子化器信号出力
【図１】
2018182738.tif 000003
【図２】
2018182738.tif 000004
【図３】
2018182738.tif 000005
【図４】
2018182738.tif 000006
【図５】
2018182738.tif 000007
【図６】
2018182738.tif 000008
【図７】
2018182738.tif 000009
【図８】
2018182738.tif 000010
【手続補正書】
【提出日】平成30年5月14日(2018.5.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログデジタル変換器（ＡＤＣ）回路であって、
入力信号の第１の表現を受信するように構成された第１の入力及びフィードバック信号を受信するように構成された第２の入力を含むループフィルタ回路と、
量子化器回路であって、
前記ループフィルタ回路の出力を受信するように構成され、かつ前記ループフィルタ回路をバイパスする前記入力信号の第２の表現を受信するように構成された少なくとも１つの入力と、
前記ループフィルタ回路をバイパスする前記入力信号の前記第２の表現の量子化を使用して利得パラメータを設けるために自動利得制御（ＡＧＣ）回路の入力に連結された、ＡＧＣ制御出力と、
入力信号の前記第１の表現と前記フィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力と、を含む、量子化器回路と、
前記量子化器信号出力を受信し、かつ前記ループフィルタ回路の前記第２の入力に前記フィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路と、を備える、ＡＤＣ回路。
【請求項２】
前記ＡＤＣの前記入力は、前記入力信号の前記第１表現及び前記入力信号の前記第２の表現が前記入力信号の同一表現であるように、前記量子化器回路の少なくとも１つの入力に連結されている、請求項１に記載のＡＤＣ回路。
【請求項３】
前記ループフィルタ回路の前記入力は、ベースバンドフィルタ及びプログラマブル利得増幅器回路の一方の出力を受信するように構成され、前記量子化器回路の前記少なくとも１つの入力は、前記ベースバンドフィルタの前記出力及び前記ベースバンドフィルタの内部ノードのうちの一方に連結されている、請求項１に記載のＡＤＣ回路。
【請求項４】
前記ループフィルタ回路の前記入力は、ベースバンドフィルタ及びプログラマブル利得増幅器回路の一方の出力を受信するように構成され、前記量子化器回路の前記少なくとも１つの入力は、ミキサー回路の出力を受信するように構成されている、請求項１に記載のＡＤＣ回路。
【請求項５】
前記ＡＧＣ回路の前記入力は、第１の入力であり、前記間引き回路は、前記ＡＧＣ回路の第２の入力に連結された出力を含む、請求項１に記載のＡＤＣ回路。
【請求項６】
前記ＡＤＣは、連続時間デルタシグマＡＤＣを含む、請求項１に記載のＡＤＣ回路。
【請求項７】
前記量子化器回路の前記少なくとも１つの第１の入力は、第１の入力及び第２の入力を含み、前記第１の入力は、前記ループフィルタ回路の出力を受信するように構成され、前記第２の入力は、前記ループフィルタ回路をバイパスする前記入力信号の前記第２の表現を受信するように構成されている、請求項１に記載のＡＤＣ回路。
【請求項８】
無線周波数（ＲＦ）受信機回路であって、ＲＦ入力信号を受信するためにアンテナに連結し、
ベースバンドフィルタ回路及びプログラマブル利得増幅器回路のうちの一方の出力に連結されたアナログデジタル変換器（ＡＤＣ）回路であって、
フィードバック信号を受信するように構成された第１の入力ならびに前記ベースバンドフィルタ回路及び前記プログラマブル利得増幅器回路のうちの一方の前記出力を受信するように構成された第２の入力を含むループフィルタ回路と、
量子化器回路であって、
前記ループフィルタ回路の出力を受信するように構成され、かつ前記ループフィルタ回路をバイパスする前記入力信号の表現を受信するように構成された少なくとも１つの入力と、
前記ループフィルタ回路をバイパスする前記入力信号の前記表現の量子化を使用して利得パラメータを設けるために自動利得制御（ＡＧＣ）回路の入力に連結された、ＡＧＣ制御出力と、
前記ＲＦ入力信号の前記表現と前記フィードバック信号との間の差の量子化を使用して量子化済み信号を提供するために間引き回路の入力に連結された、量子化器信号出力と、を含む、量子化器回路と、
前記量子化器信号出力を受信し、かつ前記ループフィルタ回路の前記第１の入力に前記フィードバック信号を提供するように構成されたデジタルアナログ変換器（ＤＡＣ）回路と、
を含む、ＡＤＣ回路を備える、ＲＦ受信機回路。
【請求項９】
前記ループフィルタ回路の前記第１の入力は、前記量子化器回路の前記少なくとも１つの入力に連結されている、請求項８に記載のＲＦ受信機回路。
【請求項１０】
前記量子化器回路の前記少なくとも１つの入力は、前記ベースバンドフィルタの前記出力、前記プログラマブル利得増幅器回路の前記出力、及び前記ベースバンドフィルタの内部ノードのうちの１つに連結されている、請求項８に記載のＲＦ受信機回路。
【請求項１１】
前記量子化器回路の前記少なくとも１つの入力は、ミキサー回路の前記出力を受信するように構成されている、請求項８に記載のＲＦ受信機回路。
【請求項１２】
前記ＡＧＣ回路の前記入力は、第１の入力であり、前記間引き回路は、前記ＡＧＣ回路の第２の入力に連結された出力を含む、請求項８に記載のＲＦ受信機回路。
【請求項１３】
ミキサー回路をさらに備え、前記ミキサー回路は、Ｉ／Ｑミキサー回路を含み、前記ミキサー回路の前記出力は、第１の出力及び第２の出力を含み、前記第１の出力は、同相（Ｉ）信号経路を提供し、前記第２の出力は、直交位相（Ｑ）信号経路を提供し、前記受信機は、それぞれのＩ／Ｑチャネルを含む、請求項８に記載のＲＦ受信機回路。
【請求項１４】
前記量子化器回路の前記少なくとも１つの第１の入力は、第１の入力及び第２の入力を含み、前記第１の入力は、前記ループフィルタ回路の出力を受信するように構成され、前記第２の入力は、前記ループフィルタ回路をバイパスする前記入力信号の前記表現を受信するように構成されている、請求項８に記載のＲＦ受信機回路。
【請求項１５】
前記ＡＤＣは、連続時間デルタシグマＡＤＣを含む、請求項８に記載のＲＦ受信機回路。
【請求項１６】
無線受信機利得制御のための方法であって、
無線周波数（ＲＦ）信号を受信することと、
前記ＲＦ信号の第１の表現を生成することと、
前記ＲＦ信号の前記第１の表現をアナログデジタル回路（ＡＤＣ）のループフィルタ回路の第１の入力に適用することと、
前記ループフィルタ回路の出力を前記ＡＤＣの量子化器回路の少なくとも１つの入力に適用すること、第１の量子化済みデジタル出力を生成すること、及び前記第１の量子化済みデジタル出力を間引き及びデジタルフィルタ回路に適用することと、
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器回路の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することと、
前記第２の量子化済みデジタル出力を自動利得制御回路に適用することと、を含む、方法。
【請求項１７】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
前記ベースバンドフィルタの前記出力及び前記ベースバンドフィルタの内部ノードのうちの一方を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること、ならびに第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項１８】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
ミキサー回路の出力を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項１９】
前記ＲＦ信号の第２の表現を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することは、
プログラマブル利得増幅器回路の出力を前記ＡＤＣの前記量子化器の前記少なくとも１つの入力に適用すること及び第２の量子化済みデジタル出力を生成することを含む、請求項１６に記載の方法。
【請求項２０】
前記ループフィルタ回路に適用された前記ＲＦ信号の前記第１の表現、及び前記ＲＦ信号の前記第２の表現は、前記ＲＦ信号の同一表現である、請求項１６に記載の方法。
【請求項２１】
前記アンテナに連結された入力、及び出力を含む低ノイズ増幅器（ＬＮＡ）回路をさらに備える、請求項８に記載のＲＦ受信機回路。
【請求項２２】
低ノイズ増幅器（ＬＮＡ）回路の出力を受信するように構成された第１の入力、局部発振器信号を受信するように構成された第２の入力、及び出力を含むミキサー回路であって、前記ミキサー回路が、前記受信ＲＦ信号よりも低い周波数の中間周波数信号を前記出力で提供するように、前記第１の入力で受信された前記ＬＮＡ回路の前記出力を前記第２の入力で受信された前記局部発振器信号と混合するように構成された、ミキサー回路をさらに備える、請求項８に記載のＲＦ受信機回路。
【請求項２３】
ミキサー回路の出力を受信するように構成された入力を含むベースバンドフィルタ回路と、
入力、ならびに低ノイズ増幅器（ＬＮＡ）回路、前記ミキサー回路、及び前記ベースバンドフィルタ回路のうちの少なくとも１つに連結され、かつその利得パラメータを設けるように構成された少なくとも１つの出力を含む自動利得制御（ＡＧＣ）回路と、をさらに備える、請求項８に記載のＲＦ受信機回路。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2018182738.tif 000011
【外国語明細書】
2018182738000001.pdf