(57)【要約】【課題】電圧設定テーブルを不揮発性メモリのメモリ領域に格納する場合、その領域が大きくなってしまう。【解決手段】半導体装置は、メモリ装置と、前記メモリ装置を制御する制御装置と、を備える。前記メモリ装置は、不揮発性メモリ素子で構成され、書き換えに必要な設定情報を格納するメモリと、第一レジスタおよび書換え終了フラグを有する第一制御回路と、書き換え電圧を生成する電源回路と、を備える。前記制御装置は、書換え開始フラグを有する第二制御回路と、前記書換え開始フラグおよび前記書換え終了フラグに基づいて書換え電圧印加時間を計測するカウンタと、前記書換え電圧印加時間に基づいて次の書き換え電圧を格納する第二レジスタと、を備える。前記制御装置は、前記メモリを書き換えるコマンドを受けた場合、前記メモリ内の書き換えに必要な設定情報を読出して、前記第一レジスタに書き戻しを行う。【選択図】図１
2018092692.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置は、
メモリ装置と、
前記メモリ装置を制御する制御装置と、
を備え、
前記メモリ装置は、
不揮発性メモリ素子で構成され、書き換えに必要な設定情報を格納するメモリと、
第一レジスタおよび書換え終了フラグを有する第一制御回路と、
書き換え電圧を生成する電源回路と、
を備え、
前記制御装置は、
書換え開始フラグを有する第二制御回路と、
前記書換え開始フラグおよび前記書換え終了フラグに基づいて書換え電圧印加時間を計測するカウンタと、
前記書換え電圧印加時間に基づいて次の書き換え電圧を格納する第二レジスタと、
を備え、
前記制御装置は、前記メモリを書き換えるコマンドを受けた場合、前記メモリから書き換えに必要な設定情報を読出して、前記第一レジスタに書き戻しを行う。
【請求項２】
請求項１の半導体装置において、
前記メモリは、電荷蓄積部を有し、前記電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶するメモリセルトランジスタを備え、
前記電源回路は、
書換え動作時に前記メモリセルトランジスタの一方の主電極に供給するための書換え電圧を生成する電圧生成回路と、
前記電圧生成回路の出力電圧を検出して基準値と比較する検出回路と、
を備え、
前記第一制御回路は、前記書換え開始フラグに基づいて前記書換え電圧を前記主電極に供給し、
前記検出回路は前記書換え電圧が前記基準値よりも大きくなることを検出して前記書換え終了フラグをセットし、
前記カウンタは前記書換え開始フラグによって計数を開始し、前記書換え終了フラグによって計数を終了し、
前記第二制御回路は、前記カウンタの計数結果に基づいて前記主電極に次に印加する書換え電圧を決定する。
【請求項３】
請求項２の半導体装置において、
前記第二制御回路は、
前記カウンタの計数値が所定値よりも大きい場合は前記書換え電圧の設定値を下げ、
前記カウンタの計数値が所定値よりも小さい場合は前記書換え電圧の設定値を上げる。
【請求項４】
請求項２の半導体装置において、
前記第一制御回路は、前記検出回路による検出および比較の結果、前記書換え電圧が前記基準値よりも大きくなったことを示す場合に、前記書換え電圧の前記主電極への供給を終了する。
【請求項５】
請求項２の半導体装置において、
前記第一制御回路は、前記書換え終了フラグが活性化されず、前記書換え電圧の供給開始から所定時間が経過したときは、前記書換え電圧の設定値を所定値に下げる。
【請求項６】
請求項２の半導体装置において、
前記第二制御回路は、前記書換え電圧が所定電圧よりも大きくなるまで上昇した後、ベリファイ動作を行う。
【請求項７】
請求項２の半導体装置において、
前記電圧生成回路は、チャージポンプ回路を含む。
【請求項８】
半導体装置は、
電荷蓄積部を有し、前記電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶するメモリセルトランジスタと、
書換え動作時に前記メモリセルトランジスタの一方の主電極に供給するための昇圧電圧を生成する電圧生成回路と、
前記電圧生成回路の出力電圧を検出して基準値と比較する検出回路と、
前記書換え動作時に前記昇圧電圧を供給するタイミングを制御する制御回路と、
を備え、
前記制御回路は、前記昇圧電圧の供給を開始してから前記検出回路による検出および比較の結果が、前記昇圧電圧が前記基準値よりも大きくなることを検出するまでの時間を計測し、計測時間に基づいて前記主電極に次に印加する昇圧電圧を決定する。
【請求項９】
請求項８の半導体装置において、
前記制御回路は、
前記昇圧電圧の供給の開始を指示する開始フラグと、
前記昇圧電圧が前記基準値よりも大きくなったことを示す終了フラグと、
前記開始フラグによって計数を開始し、前記終了フラグによって計数を終了するカウンタと、
を備え、
前記制御回路は、前記カウンタの計数値に基づいて次に印加する昇圧電圧の増減を決定する。
【請求項１０】
請求項９の半導体装置において、
前記制御回路は、さらに、前記昇圧電圧の設定値を格納するレジスタを備え、
前記昇圧電圧の設定値は前記基準値に対応する。
【請求項１１】
請求項１０の半導体装置において、
前記制御回路は、
前記カウンタの計数値が所定値よりも大きい場合は前記昇圧電圧の設定値を下げ、
前記カウンタの計数値が所定値よりも小さい場合は前記昇圧電圧の設定値を上げる。
【請求項１２】
請求項８の半導体装置において、
前記制御回路は、前記検出回路による検出および比較の結果、前記昇圧電圧が前記基準値よりも大きくなったことを示す場合に、前記昇圧電圧の前記主電極への供給を終了する。
【請求項１３】
請求項８の半導体装置において、
前記制御回路は、前記終了フラグが活性化されず、前記昇圧電圧の供給開始から所定時間が経過したときは、前記昇圧電圧の設定値を所定値に下げる。
【請求項１４】
請求項８の半導体装置において、
前記制御回路は、前記昇圧電圧が所定電圧よりも大きくなるまで上昇した後、ベリファイ動作を行う。
【請求項１５】
請求項８の半導体装置において、
前記メモリセルトランジスタは、
コントロールゲートと、
電荷蓄積部と、
メモリゲートと、
ドレインと、
ソースと、
を備え、
前記制御回路は、バンド間トンネル方式による消去動作時に、前記ソースに前記昇圧電圧を印加する。
【請求項１６】
請求項８の半導体装置において、
前記電圧生成回路は、チャージポンプ回路を含む。
【請求項１７】
請求項８の半導体装置において、
前記メモリセルトランジスタを複数備えるメモリアレイを備え、
前記メモリアレイに前記書換え動作時の昇圧電圧情報を含むテーブルを格納する。
【請求項１８】
請求項１７の半導体装置において、さらに、
前記テーブルの情報を格納するレジスタを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばフラッシュメモリなどの電気的に書換え可能な不揮発性メモリ装置を内蔵する半導体装置に適用可能である。
【背景技術】
【０００２】
現在、プログラムやデータを格納しておくデバイスとして、電気的に書換え可能な不揮発性メモリ装置の一つであるフラッシュメモリが幅広く使われている。フラッシュメモリは、書き換え時に印加する電圧を読み取り時の電圧よりも高くすることで何回も記憶内容の消去・書き込みが可能なメモリ素子である。つまり、メモリ素子に対してパルス状の電圧を印加し、ゲート絶縁膜に電流を流してメモリ素子に電子を注入したり、電子を引き抜いたりすることによって書き換えを行う。 
このように、フラッシュメモリは、書き換えを行う度にゲート絶縁膜に電流を流す必要があるため、本質的に劣化を避けることができない。このため、フラッシュメモリはメモリ素子の劣化が進むと書き換えができなくなり、書き換え回数に限界があるという特徴がある。よって、書き換えの際にメモリ素子に対して適切なパルス電圧を適切なパルス幅で印加する技術が重要となってくる。
【０００３】
国際公開第２０１４／０３３８５１号（特許文献１）には、「半導体装置では、バンド間トンネル方式によるデータ消去の際に、チャージポンプ回路の出力電圧が所定の基準電圧まで回復したという条件に加えて、消去対象のメモリセルへの昇圧電圧の供給を開始してから所定の基準時間が経過したという条件が満たされたとき、消去対象のメモリセルへの昇圧電圧の供給を終了する。」ことが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／０３３８５１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の技術を実現するためには、１サイクルごとに設定するチャージポンプ回路の出力電圧値やメモリゲート電圧値等の消去時の電圧設定テーブルが必要となる。詳細に設定電圧を決めようとすると、テーブル規模が拡大してしまう。このテーブルをフラッシュメモリ等の不揮発性メモリのメモリ領域に格納する場合、その領域が大きくなってしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は、不揮発性メモリの書き換え電圧印加時間を計測し、計測時間に基づいて次の書き換え電圧を決定する。
【発明の効果】
【０００７】
上記半導体装置によれば、書き換え電圧テーブルの大きさを低減することができる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る不揮発性メモリ装置の構成および動作を説明するためのブロック図
【図２】消去電圧の波形を示す図
【図３】電源回路のチャージポンプ回路の電圧−電流特性を示す図
【図４】消去時間の上限設定を説明するための図
【図５】実施例による半導体装置の構成を示すブロック図
【図６Ａ】メモリセルの構成を模式的に示す断面図
【図６Ｂ】メモリセルの回路図記号を示す図
【図７Ａ】プログラムパルス印加動作時の状態を示す図
【図７Ｂ】消去パルス印加動作時の状態を示す図
【図７Ｃ】読出動作時の状態を示す図
【図７Ｄ】プログラムベリファイ動作時の状態を示す図
【図８】図５の不揮発性メモリ装置の全体構成を示すブロック図
【図９】消去動作時におけるチャージポンプ回路の出力電流と出力電圧の変化について説明するための図
【図１０】適切な消去パルスの印加時間の設定方法について説明するための図
【図１１】図８の不揮発性メモリ装置における消去動作を説明するための図
【図１２】図８の不揮発性メモリ装置において制御回路と電源回路間との間を流れる制御信号について説明するための図
【図１３】図１２のチャージポンプ回路の構成の一例を示す回路図
【図１４】図１２の電圧検出部の構成の一例を示す回路図
【図１５】図１２の駆動パルス生成部の動作の一例を示すタイミング図
【図１６】図８の不揮発メモリ装置の消去動作について説明するための図
【発明を実施するための形態】
【０００９】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【００１０】
まず、実施形態に係る半導体装置である不揮発性メモリ装置について図１〜４を用いて説明する。図１は実施形態に係る不揮発性メモリ装置の構成および動作を説明するためのブロック図である。図２は消去電圧の波形を示す図である。図３は電源回路のチャージポンプ回路の電圧−電流特性を示す図である。
【００１１】
実施形態に係る不揮発性メモリ装置ＮＶＭはメモリ装置ＦＭＵと制御装置ＦＣＵとを備える。メモリ装置ＦＭＵはメモリＭＲＹと第一レジスタＲＥＧ１を有する第一制御回路ＰＥ１と電源回路ＰＳＣとを備える。なお、不揮発性メモリ装置ＮＶＭがメモリ装置ＦＭＵを複数有する場合は、電源回路ＰＳＣを共用し、個々のメモリ装置ＦＭＵそれぞれが電源回路ＰＳＣを備えなくてもよい。制御装置ＦＣＵは第二制御回路ＰＥ２と第二レジスタＲＥＧ２と消去電圧印加時間を計測するカウンタＣＮＴとを備える。メモリＭＲＹはメモリアレイとその周辺回路を備え、消去等の書き換えに必要な初期設定情報（テーブル）が格納される。メモリの書き換え実施には制御装置ＦＣＵがメモリＭＲＹ内のテーブルのデータを読出して、メモリ装置ＦＭＵ内の第一レジスタＲＥＧ１に書き戻しを行う。なお、メモリの書き換えではメモリの消去動作と書込み動作が行われる。
【００１２】
メモリＭＲＹは、例えば電荷蓄積部を有し、電荷蓄積部の電荷量に応じた閾値電圧の変化によってデータを記憶するメモリセルトランジスタを備える。電源回路ＰＳＣは、例えば書換え動作時にメモリセルトランジスタの一方の主電極に供給するための書換え電圧を生成する電圧生成回路と、電圧生成回路の出力電圧を検出して基準値と比較する検出回路と、を備える。
【００１３】
不揮発性メモリ装置ＮＶＭの消去動作について以下説明する。
（１）制御装置ＦＣＵはＣＰＵ等の外部から消去コマンドを受けて消去に必要な初期設定情報をメモリ装置ＦＭＵ内のメモリＭＲＹから制御装置ＦＣＵへ転送するように制御し、制御装置ＦＣＵ内の第二レジスタＲＥＧ２に格納する。その後、制御装置ＦＣＵは第二レジスタＲＥＧ２内の初期設定情報（初期消去電圧情報）をメモリ装置ＦＭＵの第一制御回路ＰＥ１内の第一レジスタＲＥＧ１へ書き戻す。
（２）制御装置ＦＣＵの第二制御回路ＰＥ２は消去開始フラグをメモリ装置ＦＭＵおよび制御装置ＦＣＵ内のカウンタＣＮＴへ発行する。これにより、メモリ装置ＦＭＵは消去動作を開始し、制御装置ＦＣＵ内のカウンタＣＮＴはカウント動作を開始する。
（３）メモリ装置ＦＭＵは消去開始フラグおよび第一レジスタＲＥＧ１に書き込まれた情報に基づいて電源回路ＰＳＣを制御してメモリＭＲＹのメモリセルトランジスタの消去を実施する。例えば、第一制御回路ＰＥ１は、消去開始フラグに基づいて消去電圧をメモリセルトランジスタの主電極に供給する。
（４）メモリ装置ＦＭＵの第一制御回路ＰＥ１は１回目の消去動作の終了を検出した後、制御装置ＦＣＵに対して消去終了フラグを発行する。なお、消去動作終了は消去印加電圧が初期電圧に戻ったことを検出する。例えば、検出回路は消去電圧が基準値よりも大きくなることを検出して終了フラグをセットし、消去電圧の供給を停止する。これにより、制御装置ＦＣＵの第二制御回路ＰＥ２は制御装置ＦＣＵ内のカウンタＣＮＴを停止し、カウント数に対応する消去電圧印加時間（Ｔｐ）を計測する。
（５）制御装置ＦＣＵ内のカウンタＣＮＴは計測結果（カウント数）を制御装置ＦＣＵ内の第二制御回路ＰＥ２へ転送する。
（６）制御装置ＦＣＵの第二制御回路ＰＥ２は計測結果に応じた電圧値を設定してメモリ装置ＦＭＵ内の第一レジスタＲＥＧ１に設定する。例えば、第二制御回路ＰＥ２は、カウンタＣＮＴの計数結果に基づいて、次にメモリセルトランジスタの主電極に印加する消去電圧を決定する。
（７）上記（２）〜（６）を規定消去回数に達するまで実行する。
（８）消去ベリファイを実行する。
【００１４】
図３に示すように、電源回路ＰＳＣのチャージポンプ回路は電圧が所定電圧（例えばＶ１）よりも高くなると、供給電流が減少し、ポンプ能力が減少する。そこで、第二制御回路ＰＥ２はカウンタＣＮＴのカウント数と電圧増減幅の関係を下記の様に設定する。
（ａ）カウンタＣＮＴのカウント数が多い場合、電源回路ＰＳＣのチャージポンプ能力が不足していると判断し、消去電圧を下げることで高い能力で消去を行う。このときの消去電圧は例えばＶ１とし、減少電圧幅はΔＶｄである。
（ｂ）消去電圧が低いままだとＶｔｈ変動が困難である（Ｖｔｈを深くできない）ため、カウンタＣＮＴのカウント数が少なくなったところで消去電圧を上げる。このときの消去電圧は例えばＶ２とし、増加電圧幅はΔＶｉである。ここで、ΔＶｉはΔＶｄ以上とする。これにより、消去電圧を高めていくことができる。
（ｃ）上記（ａ）、（ｂ）を繰り返す。
【００１５】
以上、消去動作について説明したが、書込み動作についても同様である。書込み動作時は、「消去」を「書込み」と読み替える。なお、消去と書込みを区別しない場合は、「書換え」を使用する。
【００１６】
従来、書換え時の印加電圧の設定値は実機評価を繰返し、最適な値を決めていた。また、この値は半導体チップごとではなくマージンをもってすべての半導体チップに対応できる値となっている。本実施形態では最適な設定値（印加電圧情報）は制御装置ＦＣＵが書換え時間（カウンタＣＮＴのカウント値）から算出する。これにより、半導体チップごとの書換え特性に合わせた電圧印加が可能であり、最低限の電圧と時間で書換えを実施するので、メモリセルの信頼性向上に寄与できる。
【００１７】
また、書換え時間に基づいて印加電圧情報（電圧インクリメント幅）を決めるため、テーブル規模の削減が可能である。これにより、メモリ装置ＦＭＵ内の書換え情報格納用メモリ領域の削減、制御装置ＦＣＵ内のレジスタ数の削減および書換え情報の転送時間の削減が可能になる。
【００１８】
次に、書換え時間（消去時間および書込み時間）の上限設定について図４を用いて説明する。図４は消去時間の上限設定を説明するための図である。
【００１９】
消去時間（カウンタＣＮＴのカウント数）の上限（Ｔｍａｘ）を設定し、消去終了フラグを受信する前に、消去電圧のパルス印加時間が上限（Ｔｍａｘ）を超える場合は、制御装置ＦＣＵは、自動で消去電圧を所定電圧に降下させる（図４のＡ、例えば、７．０Ｖ⇒６．０Ｖ）。このとき、計測していた消去時間（カウンタＣＮＴ）をリセットし、上記（２）以降の処理を実行する。消去時間上限（Ｔｍａｘ）以内の場合は、上記（４）以降の処理（消去時間に応じた電圧上昇を行って次の消去電圧のパルス印加）を実施する（図４のＢ）。消去時間の上限設定について説明したが、書込み時間の上限設定についても同様である。これにより、半導体チップ毎の書換え特性に合わせた最適な電圧および幅の書換えパルスを印加することができ、メモリセルの信頼性向上に寄与することができる。
【００２０】
消去電圧をモニタし、消去電圧が所定電圧以上になるまでは消去ベリファイを行わないようにしてもよい。また、書込み電圧をモニタし、書込み電圧が所定電圧以上になるまでは書込みベリファイを行わないようにしてもよい。これにより、無駄なベリファイをスキップすることができ、書換え時間の短縮が可能となる。
【００２１】
実施形態の一例について以下の実施例を用いて説明する。
【実施例】
【００２２】
［半導体装置の構成］
図５は、実施例による半導体装置の構成を示すブロック図である。図５には、半導体装置の一例であるマイクロコンピュータは、一つの半導体チップに、ＣＰＵ（Central Processing Unit）２と、ＲＡＭ（Random Access Memory）３と、不揮発性メモリ装置４と、周辺回路５と、インターフェース回路（Ｉ／Ｆ）７と、これらを相互に接続するデータバス８と、電源回路６とを含む。
【００２３】
電源回路６は、マイクロコンピュータ１の外部から受けた外部電源電圧（ＶＣＣ）に基づいて内部電源電圧（ＶＤＤ）を生成する。内部電源電圧（ＶＤＤ）は、マイクロコンピュータ１の各部に供給される（図５では、不揮発性メモリ装置４への供給のみが代表的に示されている）。
【００２４】
不揮発性メモリ装置４は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-only Memory）またはフラッシュメモリなどである。不揮発性メモリ装置４の各メモリセルは、ゲート電極とチャネル層との間に電荷蓄積部を有する。電荷蓄積部に蓄積された電荷によってメモリセルの閾値電圧が変化し、これによって「１」、「０」の情報を記憶することができる。電荷蓄積部として、一般に、多結晶シリコン膜で形成された浮遊ゲート（フローティングゲート）、または窒化ケイ素膜などが用いられる。窒化ケイ素膜は、膜中に分散して存在する捕獲準位（トラップレベル）によって電荷を蓄積する。この実施の形態では、窒化ケイ素膜を電荷蓄積部として用いた例について説明する。次に、メモリセルの具体的構成をさらに詳しく説明する。
【００２５】
［メモリセルの構成］
図６Ａは、メモリセルの構成を模式的に示す断面図である。図６Ｂは、メモリセルの回路図記号を示す図である。図６Ａおよび図６Ｂにおいて、対応する部分には同一の参照符号を付す。
【００２６】
図６Ａおよび図６Ｂを参照して、メモリセル（「メモリセルトランジスタ」とも称する）ＭＣは、基板２０上に形成され、コントロールゲート（ＣＧ：Control Gate）２１、電荷蓄積部２２、メモリゲート（ＭＧ：Memory Gate）２３、ソース領域２４、およびドレイン領域２５を含む。コントロールゲート２１は、Ｐ型シリコン基板２０の表面上に絶縁層（図示せず）を介して形成される。電荷蓄積部２２は、コントロールゲート２１の側壁に酸化シリコン膜（図示せず）、窒化ケイ素膜（図示せず）、および酸化シリコン膜（図示せず）からなるＯＮＯ（Oxide-Nitride-Oxide）膜で形成される。ＯＮＯ膜上には、サイドウォール構造のメモリゲート２３が形成される。ソース領域２４およびドレイン領域２５は、コントロールゲート２１の左側およびメモリゲート２３の右側の基板２０にＮ型不純物を注入することによってそれぞれ形成される。基板２０に垂直な方向から見て、メモリゲート２３の一部とソース領域２４の一部とはオーバーラップし、コントロールゲート２１の一部とドレイン領域２５の一部とはオーバーラップしている。
【００２７】
メモリセルＭＣが複数配列されたメモリアレイには、各々が、メモリセル行に対応して行方向Ｘに延在する、メモリゲート線ＭＧＬ、コントロールゲート線ＣＧＬ、およびソース線ＳＬが設けられる。メモリセル列に対応して列方向Ｙに延在する主ビット線ＢＬが設けられる。各メモリセルＭＣにおいて、メモリゲート２３は、対応のメモリゲート線ＭＧＬに接続される。コントロールゲート２１は、対応のコントロールゲート線ＣＧＬに接続される。ソース領域２４は、対応のソース線ＳＬに接続される。ドレイン領域２５は、対応の主ビット線ＢＬに接続される。
【００２８】
［メモリセルの動作］
各メモリセルＭＣには固有のアドレスが割り当てられ、各メモリセルＭＣは電荷蓄積部２２の電荷量に応じた閾値電圧の変化によって１ビットのデータを記憶する。
【００２９】
図７Ａ〜図７Ｄには、メモリセルＭＣの動作時の状態が示される。図７Ａはプログラムパルス印加動作時の状態を示す図であり、図７Ｂは消去パルス印加動作時の状態を示す図であり、図７Ｃは読出動作時の状態を示す図であり、図７Ｄはプログラムベリファイ動作時の状態を示す図である。
【００３０】
図７Ａを参照して、プログラムパルス印加動作時は、メモリゲート２３に６．４〜１１Ｖの間の選択された電圧が印加され、コントロールゲート２１には１．０Ｖが印加され、ソース領域２４には３．２〜７．０Ｖの間の選択された電圧が印加され、ドレイン領域２５には０．８Ｖが印加される。これにより、ソースサイド注入（ＳＳＩ：Source Side Injection）方式により、ホットエレクトロンが電荷蓄積部２２に注入されてメモリセルＭＣの閾値電圧が高くなる。プログラムパルス印加動作は、メモリセルＭＣの閾値電圧が所定のプログラムベリファイ電圧（ＰＶ）よりも高くなるまで繰り返し行なわれる。プログラムされたメモリセルＭＣには、データ“０”と“１”のうちのたとえば“１”が記憶される（“０”と決めてもよいが、この明細書では“１”とする）。なお、メモリゲート２３の電圧は、メモリセルＭＣの閾値電圧が高くなり難い場合に正側に高いレベルに設定される。ソース領域２４の電圧は、メモリゲート２３の電圧に応じて設定される。
【００３１】
図７Ｂを参照して、消去パルス印加動作時は、メモリゲート２３に−３．３〜−８Ｖの間の選択された電圧が印加され、コントロールゲート２１には０Ｖが印加され、ソース領域２４には３．２〜７．０Ｖが印加され、ドレイン領域２５はＯＰＥＮ状態にされ、基板２０は接地される（０Ｖが印加される）。これによって、メモリゲート２３とオーバーラップしているソース領域２４の部分には高電界がかかる。このため、エネルギーバンドが曲がるので、価電子帯（Valence Band）から伝導帯（Conduction Band）に電子がトンネルするバンド間トンネル（ＢＴＢＴ：Band To Band Tunneling）が生じる。バンド間トンネルによって、価電子帯には正孔（ホール）が生成される。トンネルした電子はソース線ＳＬに到達し、価電子帯に生成された正孔の一部は基板２０に到達するので、ソース線ＳＬから基板２０に電流が流れる。生成された正孔の一部は高電界で加速されることによりホットホールとなって、電荷蓄積部２２に注入される。この結果、メモリセルＭＣの閾値電圧が低下する。
【００３２】
このバンド間トンネル方式による消去パルスの印加動作は、メモリセルＭＣの閾値電圧が所定の消去ベリファイ電圧（ＥＶ）よりも低くなるまで繰り返し行なわれる。消去されたメモリセルＭＣには、データ“０”と“１”のうちのたとえば“０”が記憶される。なお、メモリゲート２３の電圧は、メモリセルＭＣの閾値電圧が低くなり難い場合に負側に高いレベルに設定される。ソース領域２４の電圧は、メモリゲート２３の電圧に応じて設定される。
【００３３】
図７Ｃを参照して、読出動作時は、メモリゲート２３およびソース領域２４に０Ｖが印加され、コントロールゲート２１およびドレイン領域２５に１．５Ｖが印加され、ドレイン領域２５とソース領域２４の間に流れる読出し電流（Ｉｄ）が閾値電流よりも大きいか否かが判定される。読出し電流（Ｉｄ）が閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧が低いのでメモリセルＭＣの記憶データは“０”であると判定される。逆に、読出し電流（Ｉｄ）が閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧が高いのでメモリセルＭＣの記憶データは“１”であると判定される。
【００３４】
図７Ｄを参照して、プログラムベリファイ動作時は、メモリゲート２３にプログラムベリファイ電圧（ＰＶ）が印加され、ソース領域２４に０Ｖが印加され、コントロールゲート２１およびドレイン領域２５に１．５Ｖが印加され、ドレイン領域２５とソース領域２４の間に流れる読出し電流（Ｉｄ）が閾値電流よりも大きいか否かが判定される。読出し電流（Ｉｄ）が閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧がプログラムベリファイ電圧（ＰＶ）よりも低いので、プログラムは完了していないと判定される。逆に、読出し電流（Ｉｄ）が閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧がプログラムベリファイ電圧（ＰＶ）よりも高いので、プログラム完了したと判定される。
【００３５】
消去ベリファイ動作時には、図７Ｄにおいて、メモリゲート２３には、プログラムベリファイ電圧（ＰＶ）に代えて消去ベリファイ電圧（ＥＶ）が印加される。その他箇所に印加される電圧は図７Ｄの場合と同じである。ドレイン領域２５とソース領域２４の間に流れる読出し電流（Ｉｄ）が閾値電流よりも大きい場合は、メモリセルＭＣの閾値電圧が消去ベリファイ電圧（ＥＶ）よりも低いので、消去は完了したと判定される。逆に、読出し電流（Ｉｄ）が閾値電流よりも小さい場合は、メモリセルＭＣの閾値電圧が消去ベリファイ電圧（ＥＶ）よりも高いので、消去は完了していないと判定される。
【００３６】
［不揮発性メモリ装置の構成］
図８は、図５の不揮発性メモリ装置の全体構成を示すブロック図である。不揮発性メモリ装置４はメモリ装置ＦＭＵと制御装置ＦＣＵとを備える。メモリ装置ＦＭＵは、メモリＭＲＹと、第一レジスタＲＥＧ１（図示せず）を有する制御回路４０（ＰＥ１）と、電源回路５０（ＰＳＣ）と、電源切替回路６０と、を備える。メモリＭＲＹは、消去等の書き換えに必要な初期設定情報（テーブル）が格納される。メモリＭＲＹは、メモリアレイ３０、アドレスバッファ３１、入出力回路３２、ワード線デコーダ部３５、コントロールゲート線ドライバ部３６、メモリゲート線ドライバ部３７、カラム系選択回路３８、ソース線ドライバ部３３、ソース線ゲートドライバ部３４、を含む。なお、上述したように、制御装置ＦＣＵは消去開始フラグを有する第二制御回路ＰＥ２（図示せず）と第二レジスタＲＥＧ２（図示せず）と消去電圧印加時間を計測するカウンタＣＮＴ（図示せず）とを備え、上述した動作を行う。
【００３７】
メモリアレイ３０には、図６Ａ、６Ｂで説明したメモリセルＭＣが行列状に多数配列される。この実施例では、ビット線は、複数の主ビット線ＢＬと副ビット線ＳＢＬとを含む。各主ビット線ＢＬには、スイッチ用のトランジスタＱＣを介して複数の副ビット線ＳＢＬが接続される。メモリセルＭＣのドレイン領域２５は、対応の副ビット線ＳＢＬに接続される。 
アドレスバッファ３１は、不揮発性メモリ装置４の外部（例えば、図５のＣＰＵ２）から、アドレス信号（行アドレス信号、列アドレス信号）を受ける。アドレスバッファ３１は、外部から受けた行アドレス信号をワード線デコーダ部３５に出力し、列アドレス信号をカラム系選択回路３８に出力する。
【００３８】
入出力回路３２は、不揮発性メモリ装置４の外部（例えば、図５のＣＰＵ２）から受けた書込データ信号をカラム系選択回路３８に出力する。入出力回路３２は、さらに、カラム系選択回路３８から受けた読出データ信号を不揮発性メモリ装置４の外部に出力する。
【００３９】
ワード線デコーダ部３５は、アドレスバッファ３１を介して受けた行アドレス信号をデコードすることによって、メモリアレイ３０の選択行を指定する信号を出力する。 
コントロールゲート線ドライバ部３６は、ワード線デコーダ部３５によって指定された選択行に対応するコントロールゲート線ＣＧＬに、電源切替回路６０を介して受けた所定の動作電圧を供給する。 
メモリゲート線ドライバ部３７は、ワード線デコーダ部３５によって指定された選択行に対応するメモリゲート線ＭＧＬに、電源切替回路６０を介して受けた所定の動作電圧を供給する。
【００４０】
ソース線ドライバ部３３は、複数のソース線ドライバＳＬＤを含む。各ソース線ドライバＳＬＤは、対応のソース線ＳＬに、接地電圧または電源切替回路６０を介して受けた所定の動作電圧を供給する。なお、各ソース線ドライバＳＬＤは、対応のスイッチ用のトランジスタＱＡを介在してソース線ＳＬに接続される。
【００４１】
ソース線ゲートドライバ部３４は、複数のソース線ゲートドライバＳＧＤを含む。各ソース線ゲートドライバ部３４は、対応のトランジスタＱＡのゲートを駆動する。
【００４２】
カラム系選択回路３８には、主ビット線ＢＬにそれぞれ対応して複数の書込ラッチが設けられる。各書込ラッチは、入出力回路３２を介して入力された書込データを格納する。
【００４３】
カラム系選択回路３８には、さらに、アドレスバッファ３１を介して受けた列アドレス信号をデコードするカラムデコーダ回路が設けられる。カラム系選択回路３８は、データ書込時には、カラムデコーダ回路によるデコード結果および書込ラッチに格納された書込データに基づいて、選択された主ビット線ＢＬ（選択列に対応する主ビット線ＢＬ）に、接地電圧または電源切替回路６０を介して受けた所定の動作電圧を供給する。
【００４４】
カラム系選択回路３８には、さらに、選択された主ビット線ＢＬを介して読出対象のメモリセルＭＣに流れる電流を検知する読出用センスアンプ（ＳＡ：Sense Amplifier）回路、および選択された主ビット線ＢＬを介してプログラム対象または消去対象のメモリセルＭＣに流れる電流を検知するベリファイ用センスアンプ回路などが含まれる。
【００４５】
制御回路４０は図１の第一制御回路ＰＥ１に対応し、図５のＣＰＵ２などのホストから受けたコマンドに従って、プログラムパルス印加動作、消去パルス印加動作、読出動作、プログラムベリファイ動作、および消去ベリファイ動作などの各動作モードを実行する第二制御回路ＰＥ２からの制御信号に従ってメモリＭＲＹを制御する。制御回路４０は、さらに、各動作モードに必要な動作電圧が各ドライバ部に供給されるように、電源回路５０および電源切替回路６０を制御する。メモリの書き換え実施の際は、制御装置ＦＣＵがメモリＭＲＹ内のテーブルのデータを読出して、制御回路４０内の第一レジスタＲＥＧ１に書き戻しを行う。
【００４６】
より詳細には、制御回路４０は、制御装置ＦＣＵから制御信号を受ける主制御部４１と、電源回路制御部４２と、タイミング制御部４３とを含む。電源回路制御部４２は、主制御部４１の制御に従って電源回路５０を制御する。タイミング制御部４３は、主制御部４１の制御に従ってソース線ドライバ部３３に制御信号（ＳＬＤＣＴＬ）を出力することにより、各ソース線ＳＬに動作電圧（昇圧電圧（ＶＵＣＰ））を供給するタイミングを制御する。この明細書では、消去動作時にソース線ドライバ部３３に出力される制御信号（ＳＬＤＣＴＬ）を「消去パルス」とも称する。
【００４７】
図８では図示を省略しているが、タイミング制御部４３は、さらに、メモリゲート線ドライバ部３７に制御信号を出力することにより、各メモリゲート線ＭＧＬに動作電圧を供給するタイミングを制御し、コントロールゲート線ドライバ部３６に制御信号を出力することにより、各コントロールゲート線ＣＧＬに動作電圧を供給するタイミングを制御する。
【００４８】
電源回路５０は、図５の電源回路６で生成された内部電源電圧（ＶＤＤ）を正方向に昇圧または負方向に昇圧することによって、各動作モードに応じた種々の大きさの動作電圧を生成するチャージポンプ回路を含む。
【００４９】
例えば、電源回路５０は、消去パルス印加動作時にソース線に供給する昇圧電圧（ＶＵＣＰ）を生成するための構成として、図８に示すチャージポンプ回路５２と電圧検出部５３とを含む。また、電源回路５０には、各動作モードに応じた種々の大きさの動作電圧を生成するために同様の回路構成が複数設けられている。
【００５０】
電圧生成回路であるチャージポンプ回路５２は、リング発振器（図示省略）からの駆動信号（クロック）（ＤＲＶ）に基づいて内部電源電圧（ＶＤＤ）を昇圧した昇圧電圧（ＶＵＣＰ）を生成する。
【００５１】
電圧検出部５３は、チャージポンプ回路５２の出力電圧（昇圧電圧（ＶＵＣＰ））を検出し、昇圧電圧（ＶＵＣＰ）を分圧した電圧と基準電圧発生回路（図示省略）によって生成された参照電圧（Ｖｒｅｆ）とを比較する。電圧検出部５３は、昇圧電圧（ＶＵＣＰ）を分圧した電圧が参照電圧（Ｖｒｅｆ）以上となっているとき、制御信号（ＵＣＰＯＫ）を活性状態にする。チャージポンプ回路５２は、電圧検出部５３から活性状態の制御信号（ＵＣＰＯＫ）を受けたとき昇圧動作を停止する。制御信号（ＵＣＰＯＫ）は、タイミング制御部４３にも入力される。図１０、図１１で詳しく説明するように、タイミング制御部４３は、制御信号（ＵＣＰＯＫ）に基づいてソース線ドライバＳＬＤに出力する制御信号（ＳＬＤＣＴＬ）のタイミングを制御する。 
電源切替回路６０は、電源回路５０で生成された種々の大きさ動作電圧を受けて、各動作モードに応じて、供給する動作電圧の大きさや供給先を切替えるスイッチ群である（ディストリビュータとも称する）。
【００５２】
メモリアレイ３０は、一例として、図６Ａ、６ＢのメモリセルＭＣが６４行４０９６列に配列される。メモリアレイ３０は、各々が１６行５１２列のメモリセルＭＣからなる３２個のメモリブロックに分割される。したがって、メモリアレイ３０内で、３２個のメモリブロックは４行８列に配列される。各メモリブロックではソース線ＳＬが相互に接続されることにより共通になっている。
【００５３】
ソース線ドライバ部３３は、メモリブロックのソース線をそれぞれドライブするソース線ドライバＳＬＤを含む。ソース線ドライバＳＬＤにそれぞれ対応して３２個のスイッチ用のＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタＱＡが設けられる。ソース線ドライバＳＬＤの各々から出力された動作電圧は、対応のＮＭＯＳトランジスタＱＡを介して対応のメモリブロックに設けられる共通のソース線ＳＬに供給される。ＮＭＯＳトランジスタＱＡは、ソース線ゲートドライバＳＧＤから出力された信号に応じてオンまたはオフに切替わる。なお、図８には図示していないが、ソース線ドライバＳＬＤおよびＮＭＯＳトランジスタＱＡは例えば３２個設けられる。
【００５４】
［消去動作時のチャージポンプ回路の出力電圧の変化］
次に、実施例の不揮発性メモリ装置４における消去動作について説明する。
【００５５】
図９は、消去動作時におけるチャージポンプ回路の出力電流と出力電圧の変化について説明するための図である。図９では、上から順に、メモリセルの閾値電圧（Ｖｔｈ）、チャージポンプ回路の出力電流（消去電流）、図８の制御回路４０のタイミング制御部４３から出力される制御信号（消去パルス）（ＳＬＤＣＴＬ）、および図８のチャージポンプ回路５２の出力電圧（ＶＵＣＰ）の波形が示されている。
【００５６】
図８、図９を参照して、図９の第一時刻（ｔ１）から第三時刻（ｔ３）までの期間、ソース線ドライバＳＬＤに供給される制御信号（ＳＬＤＣＴＬ）が活性状態（実施例の場合、Ｈ（High）レベル）となる。この期間、メモリセルＭＣのソース領域２４に正の高電圧（ＶＵＣＰ）が印加される。このとき、メモリゲートＭＧには負の高電圧が印加されているので、ソース領域２４のうちメモリゲート２３とオーバーラップしている部分にはバンド間トンネルによって電子・正孔対が生成される。生成された電子はソース線ＳＬに到達し、生成された正孔の一部は基板２０に到達する。生成された正孔の他の一部は、高電界で加速されることによってホットホールとなって電荷蓄積部２２に注入される。このホットホールの注入によって、メモリセルＭＣの閾値電圧（Ｖｔｈ）が低下する。電荷蓄積部２２へのホットホールの注入が進むにつれてソース領域２４にかかる電界が減少するので、消去電流は次第に減少しやがて飽和する。
【００５７】
チャージポンプ回路５２は、フィードバック制御によって出力電圧（ＶＵＣＰ）を目標電圧（ＴＶ）に保つように動作する。しかしながら、消去パルス印加期間（第一時刻（ｔ１）から第三時刻（ｔ３）まで）のうち最初の間（図９の第一時刻（ｔ１）から第二時刻（ｔ２）までの期間）、比較的大きな消去電流が流れるために、消去電流がチャージポンプ回路の出力能力を超えてしまう。このため、出力電圧（ＶＵＣＰ）は目標電圧（ＴＶ）よりも一時的に低下する。時間の経過とともに消去電流は減少し、やがて消去電流がチャージポンプ回路の出力能力以下になると、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）は目標電圧（ＴＶ）まで回復する。
【００５８】
ここで、電荷蓄積部２２にホットホールが注入されることにより閾値電圧（Ｖｔｈ）が大きく低下するのは、消去パルスの印加期間の初期（第一時刻（ｔ１）から第二時刻（ｔ２）まで）である。したがって、比較的大きな消去電流が流れている間（消去電流が飽和している期間に比べ比較的大きな消去電流が流れる期間）集中的に消去パルスを印加するようにすれば、より短い消去時間で効果的に閾値電圧（Ｖｔｈ）を低下させることができる。
【００５９】
図１０は、適切な消去パルスの印加時間の設定方法について説明するための図である。
【００６０】
図１０には、消去電流が比較的小さく閾値電圧（Ｖｔｈ）の低下が小さい場合（Ａ）と、消去電流が比較的大きく閾値電圧（Ｖｔｈ）が大きく低下する場合（Ｃ）と、これらの中間の場合（Ｂ）とが示されている。消去電流が比較的小さい場合（Ａ）は、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が一時的に低下する期間（図１０の第一時刻（ｔ１）から第二時刻（ｔ２）まで）が比較的短く、消去電流が比較的大きい場合（Ｃ）は、出力電圧（ＶＵＣＰ）が一時的に低下する期間（図１０の第一時刻（ｔ１）から第六時刻（ｔ６）まで）が比較的長い。これらの中間の消去電流が流れる場合（Ｂ）は、出力電圧（ＶＵＣＰ）が一時的に低下する期間（図１０の第一時刻（ｔ１）から第四時刻（ｔ４）まで）はＡおよびＣの場合の中間になる。
【００６１】
したがって、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が一時的に低下する期間に基づいて消去パルスの印加時間を最適化することができる。具体的には、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が回復してから所定の待ち時間（Ｔｗａｉｔ）が経過したときに、ソース線ドライバＳＬＤの制御信号（ＳＬＤＣＴＬ）を非活性状態（実施例の場合、Ｌ（Low）レベル）に戻し、消去パルスの印加を終了させる。たとえば、中間的な消去電流が流れる場合（Ｂ）には第一時刻（ｔ１）から第五時刻（ｔ５）までの間、制御信号（ＳＬＤＣＴＬ）が活性化され、比較的大きな消去電流が流れる場合（Ｃ）には第一時刻（ｔ１）から第七時刻（ｔ７）までの間、制御信号（ＳＬＤＣＴＬ）が活性化される。待ち時間（Ｔｗａｉｔ）は消去時間の短縮を考慮して予め設定されるが、０であっても構わない。 
［具体的な消去動作］
図１１は、図８で示した不揮発性メモリ装置における消去動作を説明するための図である。図１１では、上から順に、メモリアレイ３０の各メモリセルＭＣのメモリゲートＭＧに印加される電圧（メモリゲート電圧（ＶＭＧ））、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）、スタートパルス信号（ＳＴＲＰＬＳ）、および３２個のソース線ドライバＳＬＤ０〜ＳＬＤ３１（図１２参照）にそれぞれ供給される制御信号（消去パルス）（ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１）の波形が示される。
【００６２】
バンド間トンネルを利用した消去方式のように消去動作時にメモリセルに流れる電流が比較的大きい場合には、チャージポンプ回路の電流供給能力に限界があるため、同時に消去を行なうことができるメモリセル数が制限される。このため、図８の不揮発性メモリ装置４では、メモリブロックごとにソース線に高電圧（昇圧電圧（ＶＵＣＰ））が印加される。
【００６３】
図１１を参照して、消去動作時には、まず、テーブルの情報が格納される第一レジスタＲＥＧ１の内容に基づいてメモリゲート電圧（ＶＭＧ）およびチャージポンプ回路５２の出力電圧（ＶＵＣＰ）がそれぞれ初期値（ＶＭＧｉｎｉｔ），初期値（ＶＵＣＰｉｎｉｔ）に設定される。図８のトランジスタＱＡはオン状態になっているとする。
【００６４】
次の第一時刻（ｔ１）で、図８の主制御部４１が、スタートパルス信号（ＳＴＲＰＬＳ）をタイミング制御部４３に出力する。タイミング制御部４３は、スタートパルス信号（ＳＴＲＰＬＳ）が活性状態（実施例の場合、Ｈレベル）に変化したことを受けて、第二時刻（ｔ２）にソース線ドライバＳＬＤ０に供給する制御信号（ＳＬＤＣＴＬ０）を活性状態（実施例の場合、Ｈレベル）にする。これによって第一メモリブロックのソース線にチャージポンプ回路５２の出力電圧（ＶＵＣＰ）が印加される。チャージポンプ回路５２の電流供給能力に限界があるせいで、出力電圧（ＶＵＣＰ）は一時的に低下する。（図８のトランジスタＱＡオンしていることが前提である。）
チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が目標電圧（例えば初期値（ＶＵＣＰｉｎｉｔ））まで回復すると、図８の電圧検出部５３は制御信号（ＵＣＰＯＫ）を活性状態にする。タイミング制御部４３は、制御信号（ＵＣＰＯＫ）が活性化されたことを受けて、第三時刻（ｔ３）にソース線ドライバＳＬＤ０に供給する制御信号（ＳＬＤＣＴＬ０）を非活性状態（実施例の場合、Ｌレベル）にし、ソース線ドライバＳＬＤ１に供給する制御信号（ＳＬＤＣＴＬ１）を活性状態（Ｈレベル）にする。この結果、第一メモリブロックのソース線への昇圧電圧（ＶＵＣＰ）の印加が終了し、第二メモリブロックのソース線への昇圧電圧（ＶＵＣＰ）の印加が開始される。
【００６５】
次に、タイミング制御部４３は、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が目標電圧（初期値（ＶＵＣＰｉｎｉｔ））まで回復した結果、制御信号（ＵＣＰＯＫ）が活性化されたことを受けて、第四時刻（ｔ４）に制御信号（ＳＬＤＣＴＬ１）を非活性化し、ソース線ドライバＳＬＤ２に供する制御信号（ＳＬＤＣＴＬ２）を活性化する。 
以下同様の制御によって、図８のタイミング制御部４３は、ソース線ドライバＳＬＤ３〜ＳＬＤ３１にそれぞれ供給する制御信号（ＳＬＤＣＴＬ３〜ＳＬＤＣＴＬ３１）を順次、活性化する。すなわち、タイミング制御部４３は、第ｉ＋１番目（１≦ｉ≦３０）の制御信号（ＳＬＤＣＴＬｉ）を活性化するときには、第ｉ番目の制御信号（ＳＬＤＣＴＬｉ−１）を非活性化する。図１１の第六時刻（ｔ６）に最後の制御信号（ＳＬＤＣＴＬ３１）が非活性状態（Ｌレベル）に戻る。この明細書では、この第一時刻（ｔ１）から第六時刻（ｔ６）までを「１サイクル」と称する。
【００６６】
１サイクルの消去動作が終了した時点で、第一レジスタＲＥＧ１の内容に基づいてメモリゲート電圧（ＶＭＧ）の設定値が所定の電圧幅（ΔＶＭＧ）だけ低下し、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）の設定値が所定の電圧幅（ΔＶＵＣＰ）だけ増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間にはより高電圧が印加される。
【００６７】
次の第七時刻（ｔ７）から時刻（ｔ１２）では、第一レジスタＲＥＧ１の内容に基づいてこの新たなメモリゲート電圧（ＶＭＧ）およびチャージポンプ回路５２の出力電圧（ＶＵＣＰ）の設定値において、第一時刻（ｔ１）から第六時刻（ｔ６）までと同様の１サイクル分の消去動作が実行される。すなわち、新たな高電圧下で更にメモリセルＭＣの閾値電圧を下げる動作が実施される。なお、第一時刻（ｔ１）から第六時刻（ｔ６）で一旦消去電流が飽和状態となっていたメモリセルは、新たな高電圧のもとで、再び図９に示されるような消去電流の特性を示す。
【００６８】
１サイクル分の消去動作が終了するごとに、第一レジスタＲＥＧ１の内容に基づいてメモリゲート電圧（ＶＭＧ）の設定値が所定の電圧幅（ΔＶＭＧ）だけさらに低下し、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）の設定値が所定の電圧幅（ΔＶＵＣＰ）だけさらに増加する。これによってメモリセルＭＣのソース領域２４とメモリゲート２３との間には、サイクルが進むにつれてより高電圧が印加される。
【００６９】
たとえば、数サイクルの消去動作が終了してメモリゲート電圧（ＶＭＧ）の設定値がある程度低下した以降、１サイクルの消去動作が完了するごとに消去ベリファイ動作が実行される。無論、最初から１サイクル毎の消去動作が完了するごとに消去ベリファイ動作が実行されても良い。各メモリセルＭＣの閾値電圧が消去ベリファイ電圧よりも低いことが確認されると消去は完了する。
【００７０】
［制御回路と電源回路との間の制御信号について］
図１２は、図８の不揮発性メモリ装置において制御回路と電源回路間との間を流れる制御信号について説明するための図である。図１２を参照して、制御回路４０は、主制御部４１と、電源回路制御部４２と、タイミング制御部４３とを含む。電源回路５０は、リング発振器５１と、チャージポンプ回路５２と、電圧検出部５３と、基準電圧発生回路５４とを含む。
【００７１】
主制御部４１は第一レジスタＲＥＧ１を備え、消去開始フラグの入力に応答してスタートパルス信号（ＳＴＲＰＬＳ）をタイミング制御部４３に出力する。第一レジスタＲＥＧ１は消去電圧の設定値等が格納され、電源回路制御部４２は第一レジスタＲＥＧ１に設定された消去電圧等に基づいて、後述する選択信号（ＳＬＣＴ）を生成する。
【００７２】
電源回路制御部４２は、主制御部４１の制御に従って、リング発振器５１の発振動作を可能にするためのイネーブル信号（ＲＩＮＧ＿ＥＮＢ）をリング発振器５１に出力する。電源回路制御部４２は、さらに、コンパレータを動作可能にするための作動信号（ＣＭＰＯＮ）と、電圧ディバイダの分圧比を選択するための選択信号（ＳＬＣＴ）とを電圧検出部５３に出力する。電源回路制御部４２は、さらに、スイッチの切替を制御するための制御信号（ＳＷＣ０，ＳＷＣ１）を電源切替回路６０に出力する。
【００７３】
リング発振器５１は、チャージポンプ回路５２に駆動信号（ＤＲＶ１，ＤＲＶ２）を出力する。駆動信号（ＤＲＶ１，ＤＲＶ２）は、互いに位相が１８０度異なるクロック信号である。
【００７４】
基準電圧発生回路５４は、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）を分圧した電圧との比較に用いられる参照電圧（Ｖｒｅｆ）と、定電流源用のＭＯＳ（Metal Oxide Semiconductor）トランジスタに供給されるバイアス電圧（ＢＩＡＳＮ）とを生成する。基準電圧発生回路５４は、生成した参照電圧（Ｖｒｅｆ）およびバイアス電圧（ＢＩＡＳＮ）を電圧検出部５３に出力する。
【００７５】
電圧検出部５３は、出力電圧（ＶＵＣＰ）の分圧電圧が参照電圧（Ｖｒｅｆ）以上となったときに、制御信号（ＵＣＰＯＫ）を活性状態（実施例の場合、Ｈレベル）にする。制御信号（ＵＣＰＯＫ）は、チャージポンプ回路５２およびタイミング制御部４３に出力される。
【００７６】
［チャージポンプ回路の構成例］
図１３は、図１２のチャージポンプ回路の構成の一例を示す回路図である。  
図１３を参照して、チャージポンプ回路５２は、電源電圧（ＶＤＤ）が入力される入力ノード８２と、昇圧電圧（ＶＵＣＰ）を出力する出力ノード８５との間に直列に接続されたＰＭＯＳ（Positive-channel MOS）トランジスタ８６およびＮＭＯＳ（Negative-channel MOS）トランジスタ８７〜９０と、コンデンサ９１〜９４とを含む。
【００７７】
ＰＭＯＳトランジスタ８６は、ゲートに制御信号（ＵＣＰＯＫ）を受ける。ＰＭＯＳトランジスタ８６は、制御信号（ＵＣＰＯＫ）が活性状態（実施例の場合、Ｈレベル）になるとオフ状態に切替わる。この結果、チャージポンプ回路５２の発振動作が停止する。すなわち、制御信号（ＵＣＰＯＫ）の活性化が実質的にチャージポンプ回路の非活性化を指示していることにもなる。
【００７８】
ＮＭＯＳトランジスタ８７〜９０の各々は、ドレインとゲートとが接続されたいわゆるダイオード接続のトランジスタである。ＮＭＯＳトランジスタ８７〜９０のドレインにはコンデンサ９１〜９４の一端がそれぞれ接続されている。
【００７９】
コンデンサ９１，９３の他端には駆動信号（ＤＲＶ１）が供給され、コンデンサ９２，９４の他端には駆動信号（ＤＲＶ２）が供給される。これによって、ＮＭＯＳトランジスタ８７〜９０は交互にオン状態になり、正電荷を入力ノード８２から出力ノード８５の方向に転送する電荷転送スイッチとして機能する。
【００８０】
［電圧検出部の構成例］ 
図１４は、図１２の電圧検出部の構成の一例を示す回路図である。図１４を参照して、電圧検出部５３は、チャージポンプ回路５２の出力電圧（ＶＵＣＰ）（昇圧電圧（ＶＵＣＰ））を分圧する電圧ディバイダ（Voltage Divider）１００と、電圧ディバイダの出力電圧（分圧電圧）と参照電圧（Ｖｒｅｆ）とを比較するコンパレータ（Comparator）１０６とを含む。
【００８１】
電圧ディバイダ１００は、昇圧電圧（ＶＵＣＰ）が入力される入力ノード１０４と接地ノード（ＶＳＳ）１１０との間に直列接続された複数の抵抗素子１０１と、選択回路１０３とを含む。選択回路１０３は、選択信号（ＳＬＣＴ）に応答して、複数の抵抗素子１０１の接続ノードのうちの１つを選択し、選択した接続ノードの電圧を出力する。たとえば、図１５において接続ノード１０２が選択されたとする。このとき、入力ノード１０４と接続ノード１０２との間の抵抗値をＲ１とし、接続ノード１０２と接地ノード１１０との間の抵抗値をＲ２とすると、分圧電圧（Ｖｄｉｖ）は、
Ｖｄｉｖ＝ＶＵＣＰ×Ｒ２／（Ｒ１＋Ｒ２）
で与えられる。したがって、より大きな昇圧電圧（ＶＵＣＰ）を得るためには、選択回路１０３によってＲ２がより小さくなるような接続ノードを選択する。
【００８２】
コンパレータ１０６は、差動段１０７と、出力段１０８と、インバータ１２６，１２７とを含む。差動段１０７は、ＰＭＯＳトランジスタ１１１，１１２と、ＮＭＯＳトランジスタ１１８〜１２１とを含む。
【００８３】
ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１８はこの順で電源ノード１０９とノード１２９との間に直列に接続される。電源ノード１０９には内部電源電圧（ＶＤＤ）が供給される。ＰＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１９はこの順で電源ノード１０９とノード１２９との間に直列に接続される。ＰＭＯＳトランジスタ１１２のゲートは、ＰＭＯＳトランジスタ１１１のゲートおよびドレインと接続される。ＰＭＯＳトランジスタ１１１，１１２は電流ミラー対を構成する。ＮＭＯＳトランジスタ１１８のゲートには参照電圧（Ｖｒｅｆ）が入力され、ＮＭＯＳトランジスタ１１９のゲートには、電圧ディバイダ１００の出力電圧（昇圧電圧（ＶＵＣＰ）の分圧電圧）が入力される。ＮＭＯＳトランジスタ１１８，１１９は差動対を構成する。 
ＮＭＯＳトランジスタ１２０，１２１はこの順でノード１２９と接地ノード１１０との間に接続される。接地ノード１１０には接地電圧（ＶＳＳ）が供給される。ＮＭＯＳトランジスタ１２０のゲートには、インバータ１２６，１２７を介して作動信号（ＣＭＰＯＮ）が入力される。したがって、ＮＭＯＳトランジスタ１２０は、作動信号（ＣＭＰＯＮ）が活性状態（Ｈレベル）になったときに導通状態になるスイッチとして機能する。ＮＭＯＳトランジスタ１２１のゲートにはバイアス電圧（ＢＩＡＳＮ）が入力される。ＮＭＯＳトランジスタ１２１は定電流源として機能する。 
出力段１０８は、ＰＭＯＳトランジスタ１１３〜１１７と、ＮＭＯＳトランジスタ１２２〜１２５と、インバータ１２８とを含む。これらのトランジスタのうち、ＰＭＯＳトランジスタ１１４は、作動信号（ＣＭＰＯＮ）が活性状態（Ｈレベル）になったときに導通状態になるスイッチとして機能し、ＰＭＯＳトランジスタ１１６およびＮＭＯＳトランジスタ１１２は、作動信号（ＣＭＰＯＮ）が活性状態（Ｈレベル）になったときに非導通状態になるスイッチとして機能する。
【００８４】
作動信号（ＣＭＰＯＮ）が活性状態（Ｈレベル）のとき、ＰＭＯＳトランジスタ１１３およびＮＭＯＳトランジスタ１２３は、電源ノード１０９および接地ノード１１０間に直列に接続される。ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１２４は、電源ノード１０９および接地ノード１１０間に直列に接続され、ＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５は、電源ノード１０９および接地ノード１１０間に直列に接続される。
【００８５】
ＰＭＯＳトランジスタ１１３はＰＭＯＳトランジスタ１１１とカレントミラーを構成し、ＮＭＯＳトランジスタ１２３はＮＭＯＳトランジスタ１２４とカレントミラーを構成するので、これらのトランジスタには等しい電流Ｉ１が流れる。
【００８６】
ＰＭＯＳトランジスタ１１５のゲートはＰＭＯＳトランジスタ１１２のドレインに接続され、ＰＭＯＳトランジスタ１１５のドレイン１３１はＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５の各ゲートに接続される。ＰＭＯＳトランジスタ１１７およびＮＭＯＳトランジスタ１２５の共通のドレインの電圧をインバータ１２８によって反転した信号が制御信号（ＵＣＰＯＫ）として出力される。
【００８７】
以上のコンパレータ１０６の構成によれば、電圧ディバイダ１００の出力電圧（昇圧電圧（ＶＵＣＰ））の分圧電圧（Ｖｄｉｖ）が参照電圧（Ｖｒｅｆ）よりも大きくなれば、ＮＭＯＳトランジスタ１１９を流れる電流が電流（Ｉ１）よりも大きくなる。この結果、ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１２５がオン状態となるので、制御信号（ＵＣＰＯＫ）がＨレベルとなる。選択信号（ＳＬＣＴ）によって設定された分圧電圧（Ｖｄｉｖ）すなわち昇圧電圧（ＶＵＣＰ）が基準電圧である参照電圧（Ｖｒｅｆ）よりも大きくなれば、制御信号（ＵＣＰＯＫ）がＨレベルとなり、図１１の説明で上述したようにソース線への昇圧電圧（ＶＵＣＰ）の印加が終了し、図１５の説明で後述するように消去終了フラグ１５２はセットされる。
【００８８】
［タイミング制御部の構成］
図１５は、図１２のタイミング制御部の構成を示すブロック図である。図１５を参照して、タイミング制御部４３は、主カウンタ１５０と、制御パルス信号（シフトパルス（ＳＦＴＰＬＳ）、クリアパルス（ＣＬＲＰＬＳ））を生成する制御パルス生成部１５１と、ソース線ドライバＳＬＤを駆動するための制御信号（ＳＬＤＣＴＬ［３１：０］）を生成する駆動パルス生成部１５５と、を含む。
【００８９】
主カウンタ１５０は、各部の動作の基準となるマスタクロック（ＭＣＬＫ）を生成する。
【００９０】
制御パルス生成部１５１は、主制御部４１から出力されたスタートパルス信号（ＳＴＲＰＬＳ）に応答して、駆動パルス生成部１５５に制御パルス信号（シフトパルス（ＳＦＴＰＬＳ）、クリアパルス（ＣＬＲＰＬＳ））を出力する。駆動パルス生成部１５５は、制御パルス信号（シフトパルス（ＳＦＴＰＬＳ）、クリアパルス（ＣＬＲＰＬＳ））に応答して、ソース線ドライバＳＬＤ０〜ＳＬＤ３１に制御信号（ＳＬＤＣＴＬ０〜ＳＬＤＣＴＬ３１）をそれぞれ出力する。 
図１２の電圧検出部５３から出力された制御信号（ＵＣＰＯＫ）を制御パルス生成部１５１に出力する。したがって、制御パルス生成部１５１は、シフトパルス（ＳＦＴＰＬＳ）を出力した後、制御信号（ＵＣＰＯＫ）が活性状態（Ｈレベル）になったことに応答して次のシフトパルス（ＳＦＴＰＬＳ）およびクリアパルス（ＣＬＲＰＬＳ）を出力する。
【００９１】
制御パルス生成部１５１に内蔵された消去終了フラグ１５２は、実施形態で説明した制御装置ＦＣＵで消去電圧の印加時間（Ｔｐ）を計測するために設けられている。制御パルス生成部１５１の消去終了フラグ１５２は、スタートパルス信号（ＳＴＲＰＬＳ）のＨレベルでクリアされ、制御信号（ＵＣＰＯＫ）のＨレベルでセットされる。
【００９２】
［不揮発性メモリ装置の消去動作］ 
図１６は、不揮発メモリ装置の消去動作について説明するための図である。 
図１５、図１６を参照して、制御パルス生成部１５１は、スタートパルス信号（ＳＴＲＰＬＳ）が活性状態（Ｈレベル）になると（１７０）、シフトパルス（ＳＦＴＰＬＳ）およびクリアパルス（ＣＬＲＰＬＳ）を出力する（１７２）。駆動パルス生成部１５５は、Ｈレベルのスタートパルス信号（ＳＴＲＰＬＳ）、シフトパルス（ＳＦＴＰＬＳ）およびクリアパルス（ＣＬＲＰＬＳ）に応答して、ソース線ドライバＳＬＤ０に出力する制御信号（ＳＬＤＣＴＬ０）を活性状態（Ｈレベル）に切替える（１７３）。この結果、図１２のチャージポンプ回路５２の出力電圧（ＶＵＣＰ）が一時的に低下する（１７４）。
【００９３】
チャージポンプ回路５２の出力電圧（ＶＵＣＰ）が目標電圧まで回復すると（１７５）、図１２の電圧検出部５３が出力する制御信号（ＵＣＰＯＫ）が活性状態（Ｈレベル）に切替わる（１７６）。Ｈレベルの制御信号（ＵＣＰＯＫ）に応答して、消去終了フラグ（ＥＥＦ）１５２がＨレベルに切替わる（１７７）。
【００９４】
制御パルス生成部１５１は、Ｈレベルの制御信号（ＵＣＰＯＫ）に応答して、次のマスタクロック（ＭＣＬＫ）の立上がりのタイミングでシフトパルス（ＳＦＴＰＬＳ）およびクリアパルス（ＣＬＲＰＬＳ）を出力する（１７８）。駆動パルス生成部１５５は、シフトパルス（ＳＦＴＰＬＳ）およびクリアパルス（ＣＬＲＰＬＳ）に応答して、ソース線ドライバＳＬＤ０に出力する制御信号（ＳＬＤＣＴＬ０）を非活性状態（Ｌレベル）に切替えるとともに、ソース線ドライバＳＬＤ１に出力する制御信号（ＳＬＤＣＴＬ１）を活性状態（Ｈレベル）に切替える（１７９）。この結果、図１２のチャージポンプ回路５２の出力電圧（ＶＵＣＰ）が一時的に低下する（１８０）。
【００９５】
以下、同様の制御動作が繰り返される。
【００９６】
以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【００９７】
例えば、実施例の半導体装置は、不揮発性メモリ装置を内蔵するマイクロコンピュータについて説明したが、ＣＰＵ等が内蔵されない半導体メモリであってもよい。
【００９８】
また、不揮発性メモリ装置はメモリ装置と制御装置とに分かれて構成されているが、メモリ装置と制御装置とは一体的に構成してもよい。
【符号の説明】
【００９９】
１：マイクロコンピュータ（半導体装置）、４：不揮発性メモリ装置、２０：シリコン基板、２１：コントロールゲート、２２：電荷蓄積部、２３：メモリゲート、２４：ソース領域、２５：ドレイン領域、３０：メモリアレイ、４０：制御回路、４１：主制御部、４２：電源回路制御部、４３：タイミング制御部、５０：電源回路、５１：リング発振器、５２：チャージポンプ回路、５３：電圧検出部、５４：基準電圧発生回路、６０：電源切替回路、１５０：主カウンタ、１５１：制御パルス生成部、１５２：消去終了フラグ、１５５：駆動パルス生成部、ＢＬ：主ビット線、ＳＢＬ：副ビット線、ＳＬＤ０〜ＳＬＤ３１：ソース線ドライバ、ＣＧＬ：コントロールゲート線、ＭＣ：メモリセル、ＭＧＬ：メモリゲート線、ＳＬ：ソース線、ＮＶＭ：不揮発性メモリ装置、ＦＭＵ：メモリ装置、ＭＲＹ：メモリ、ＰＥ１：第一制御回路、ＲＥＧ１：第一レジスタ、ＰＳＣ：電源回路、ＦＣＵ：制御装置、ＰＥ２：第二制御回路、ＣＮＴ：カウンタ、ＲＥＧ２：第二レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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