(57)【要約】【課題】回路規模を小さくし、消費電力を低減できるデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを提供すること。【解決手段】周波数デルタシグマ変調されたデルタシグマ変調信号を処理するデジタルフィルターであって、少なくとも１つの移動平均フィルターを含む複数のフィルターを備え、前記複数のフィルターのうちの所定の前記フィルターから出力される第１の信号のビット幅は、最下位ビットを含むビットを削減することで、前記所定のフィルターが処理する第２の信号のビット幅よりも小さく構成されることを特徴とするデジタルフィルター。また、前記複数のフィルターのうちの少なくとも１つの前記フィルターから出力される信号はダウンサンプルされていることが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数デルタシグマ変調されたデルタシグマ変調信号を処理するデジタルフィルターであって、
少なくとも１つの移動平均フィルターを含む複数のフィルターを備え、
前記複数のフィルターのうちの所定の前記フィルターから出力される第１の信号のビット幅は、最下位ビットを含むビットを削減することで、前記所定のフィルターが処理する第２の信号のビット幅よりも小さく構成されることを特徴とするデジタルフィルター。
【請求項２】
前記複数のフィルターのうちの少なくとも１つの前記フィルターから出力される信号はダウンサンプルされている請求項１に記載のデジタルフィルター。
【請求項３】
前記複数のフィルターは、電気的に直列に接続されており、
前記複数のフィルターのうちの初段の前記フィルターに入力される信号のビット幅は、前記初段のフィルターに入力される信号の絶対値の表現に必要なビット幅よりも小さい請求項１または２に記載のデジタルフィルター。
【請求項４】
前記複数のフィルターのうちの所定の前記フィルターから出力される信号に対し、補正値による補正を行う補正部を備える請求項１ないし３のいずれか１項に記載のデジタルフィルター。
【請求項５】
前記複数のフィルターのすべてが移動平均フィルターである請求項１ないし４のいずれか１項に記載のデジタルフィルター。
【請求項６】
前記第１の信号のビット幅は、４の倍数である請求項１ないし５のいずれか１項に記載のデジタルフィルター。
【請求項７】
被測定信号で規定されるタイミングで基準クロックをカウントするレシプロカルカウント値生成回路であって、
レシプロカルカウント値を生成するレシプロカルカウント値生成部と、
請求項１ないし６のいずれか１項に記載のデジタルフィルターと、を備えることを特徴とするレシプロカルカウント値生成回路。
【請求項８】
物理量を検出する検出部と、
前記検出部から出力された被測定信号が入力される請求項７に記載のレシプロカルカウント値生成回路と、を備えることを特徴とする物理量センサー。
【請求項９】
前記物理量は振動に関する物理量である請求項８に記載の物理量センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルフィルター、レシプロカルカウント値生成回路および物理量センサーに関するものである。
【背景技術】
【０００２】
基準信号（基準クロック）の周波数と被測定信号の周波数との比に対応する信号であるデルタシグマ変調信号を生成する周波数デルタシグマ変調信号出力装置が知られている。
【０００３】
周波数デルタシグマ変調信号出力装置は、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）を有し、そのＦＤＳＭにより、基準信号を用いて被測定信号を周波数デルタシグマ変調し、デルタシグマ変調信号を生成し、出力する。
【０００４】
また、特許文献１には、ＦＤＳＭおよびローパスフィルター部等を備える周波数測定装置が開示されている。この装置では、ローパスフィルター部の構成を簡素化して低消費電力化を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８０８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の装置では、信号のビット幅について何ら考慮されておらず、回路規模および消費電力について、改善の余地がある。
【０００７】
本発明の目的は、回路規模を小さくし、消費電力を低減できるデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００９】
本発明のデジタルフィルターは、周波数デルタシグマ変調されたデルタシグマ変調信号を処理するデジタルフィルターであって、
少なくとも１つの移動平均フィルターを含む複数のフィルターを備え、
前記複数のフィルターのうちの所定の前記フィルターから出力される第１の信号のビット幅は、最下位ビットを含むビットを削減することで、前記所定のフィルターが処理する第２の信号のビット幅よりも小さく構成されることを特徴とする。
【００１０】
この発明では、周波数デルタシグマ変調器の特徴の１つである１次のノイズシェーピング機能を損なわないように、簡素かつ小規模な構成で、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。また、１次のノイズシェーピング機能が発揮されることにより、ノイズを高周波側に効果的にシフトすることができ、これにより、デジタルフィルターによりノイズ成分を低減することができ、精度を向上させることができる。
【００１１】
本発明のデジタルフィルターでは、前記複数のフィルターのうちの少なくとも１つの前記フィルターから出力される信号はダウンサンプルされていることが好ましい。
これにより、動作速度を低下させることにより、消費電力を低減することができる。
【００１２】
本発明のデジタルフィルターでは、前記複数のフィルターは、電気的に直列に接続されており、
前記複数のフィルターのうちの初段の前記フィルターに入力される信号のビット幅は、前記初段のフィルターに入力される信号の絶対値の表現に必要なビット幅よりも小さいことが好ましい。
【００１３】
これにより、１次のノイズシェーピング効果を保ちつつ、必要なビット幅を小さくすることができる。
【００１４】
本発明のデジタルフィルターでは、前記複数のフィルターのうちの所定の前記フィルターから出力される信号に対し、補正値による補正を行う補正部を備えることが好ましい。
これにより、ダイナミックレンジを大きくすることができる。
【００１５】
本発明のデジタルフィルターでは、前記複数のフィルターのすべてが移動平均フィルターであることが好ましい。
【００１６】
これにより、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルターを実現することができる。
【００１７】
本発明のデジタルフィルターでは、前記第１の信号のビット幅は、４の倍数であることが好ましい。
【００１８】
これにより、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルターを実現することができる。
【００１９】
本発明のレシプロカルカウント値生成回路は、被測定信号で規定されるタイミングで基準クロックをカウントするレシプロカルカウント値生成回路であって、
レシプロカルカウント値を生成するレシプロカルカウント値生成部と、
本発明のデジタルフィルターと、を備えることを特徴とする。
【００２０】
この発明では、周波数デルタシグマ変調器の特徴の１つである１次のノイズシェーピング機能を損なわないように、簡素かつ小規模な構成で、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。また、１次のノイズシェーピング機能が発揮されることにより、ノイズを高周波側に効果的にシフトすることができ、これにより、デジタルフィルターによりノイズ成分を低減することができ、精度を向上させることができる。
【００２１】
本発明の物理量センサーは、物理量を検出する検出部と、
前記検出部から出力された被測定信号が入力される本発明のレシプロカルカウント値生成回路と、を備えることを特徴とする。
【００２２】
この発明では、周波数デルタシグマ変調器の特徴の１つである１次のノイズシェーピング機能を損なわないように、簡素かつ小規模な構成で、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。また、１次のノイズシェーピング機能が発揮されることにより、ノイズを高周波側に効果的にシフトすることができ、これにより、デジタルフィルターによりノイズ成分を低減することができ、精度を向上させることができる。
【００２３】
本発明の物理量センサーでは、前記物理量は振動に関する物理量であることが好ましい。
これにより、振動に関する物理量を精度良く検出することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明のレシプロカルカウント値生成回路の第１実施形態を示すブロック図である。
【図２】図１に示すレシプロカルカウント値生成回路のデジタルフィルターを示すブロック図である。
【図３】図１に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。
【図４】本発明のレシプロカルカウント値生成回路の第２実施形態を示すブロック図である。
【図５】本発明のレシプロカルカウント値生成回路の第３実施形態を示すブロック図である。
【図６】本発明のレシプロカルカウント値生成回路の第４実施形態を示すブロック図である。
【図７】図６に示すレシプロカルカウント値生成回路の遅延回路を示すブロック図である。
【図８】図６に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。
【図９】図６に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【図１０】図６に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【図１１】本発明の物理量センサーの１例である加速度センサーの実施形態における検出部の内部構造を示す図である。
【図１２】図１１中のＡ−Ａ線での断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明のデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを添付図面に示す実施形態に基づいて詳細に説明する。
【００２６】
＜第１実施形態＞
図１は、本発明のレシプロカルカウント値生成回路の第１実施形態を示すブロック図である。図２は、図１に示すレシプロカルカウント値生成回路のデジタルフィルターを示すブロック図である。図３は、図１に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。なお、図１では、回路中のバスを太線で示す（他の図も同様）。
【００２７】
なお、図面には、被測定信号を「Ｆｘ」、基準クロック（基準信号）を「Ｆｓ」と記載する（他の実施形態の図面も同様）。
【００２８】
また、図面には、位相の異なる各被測定信号を区別するために、「Ｆｘ」に、添え字（０、１、・・・、３１）を付す（他の実施形態の図面も同様）。
【００２９】
また、図面には、各ラッチ３１から出力された信号を「Ｓ」と記載し、前記各信号を区別するために、添え字（０、１、・・・、３１）を付す（他の実施形態の図面も同様）。
【００３０】
また、以下の説明では、被測定信号の位相を異ならせた信号も「被測定信号」と言う。
また、信号のレベルが「ロー（Ｌｏｗ）」の場合を「０」、信号のレベルが「ハイ（Ｈｉｇｈ）」の場合を「１」とも言う。
【００３１】
また、信号の反転には、信号の立ち上がり、すなわち、信号が「０」から「１」になる場合のみを表す場合と、信号の立ち下がり、すなわち、信号が「１」から「０」になる場合のみを表す場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「０」から「１」になる場合および信号が「１」から「０」になる場合の両方を表す場合とが含まれる。
【００３２】
また、信号の反転エッジは、信号のレベルの反転を表す部分であり、前記の通り、信号の反転エッジには、信号の立ち上がりエッジのみを表す場合と、信号の立ち下がりエッジのみを表す場合と、信号の立ち上がりエッジおよび立ち下がりエッジの両方（両エッジ）を表す場合とが含まれる。
【００３３】
但し、以下の説明では、基準クロック（基準信号）および被測定信号のそれぞれについて、前記のうちの１つを例に挙げて説明を行う。本実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【００３４】
すなわち、本実施形態では、カウンター３（第１のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、基準クロック（Ｆｓ）のカウントを行う。
【００３５】
これにより実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。
【００３６】
より詳細には、本実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、基準クロック（Ｆｓ）のカウントを行う。
【００３７】
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。
【００３８】
図１に示すレシプロカルカウント値生成回路１（レシプロカルカウント値生成装置）は、周波数が既知である基準クロック（基準信号）Ｆｓの周波数と被測定信号Ｆｘの周波数との比に対応する値（または前記値を生成するために用いられる値）であるレシプロカルカウント値（レシプロカルカウント値を示す信号）を生成する回路（装置）である。レシプロカルカウント値生成回路１では、レシプロカルカウント方式を採用しており、被測定信号を動作クロックとして用い、その被測定信号の周波数は、基準クロックの周波数よりも低い。
【００３９】
まず、レシプロカルカウント値生成回路１の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
【００４０】
レシプロカルカウント値生成回路１は、被測定信号（Ｆｘ）で規定されるタイミングで基準クロック（Ｆｓ）をカウントする回路（レシプロカルカウント値生成回路）であり、レシプロカルカウント値を生成するレシプロカルカウント値生成部１０と、デジタルフィルター６とを備えている。このレシプロカルカウント値生成回路１によれば、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能である等の後述するデジタルフィルター６の説明で述べる効果が得られる。
【００４１】
本実施形態では、レシプロカルカウント値生成回路１は、被測定信号（Ｆｘ）で規定されるタイミングで基準クロック（Ｆｓ）をカウントする回路である。このレシプロカルカウント値生成回路１は、電気的に並列に接続され、位相の異なる複数の被測定信号（Ｆｘ）がそれぞれ入力され、基準クロック（Ｆｓ）を用いて、複数の被測定信号（Ｆｘ）のレベルの反転を表す反転エッジを検出する複数の第１のカウンターの１例である複数のカウンター３と、基準クロック（Ｆｓ）をカウントする第２のカウンターの１例であるカウンター１１と、カウンター１１のカウント値等に基づいてレシプロカルカウント値を生成するレシプロカルカウント値生成部１０とを備えている。以下、「電気的に接続」を単に「接続」とも言う。
【００４２】
なお、レシプロカルカウント値生成部１０の１例としては、例えば、基準クロック（Ｆｓ）で規定されるタイミングにおける被測定信号（Ｆｘ）の反転エッジの検出数と、前記タイミングにおけるカウンター１１のカウント値との積を、被測定信号（Ｆｘ）で規定される区間において積算し、レシプロカルカウント値を生成するもの等が挙げられる。
【００４３】
このレシプロカルカウント値生成回路１によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。また、各カウンター３に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。
【００４４】
また、不感期間無く漏れずにカウントすることができ、１次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、出力側に設けられたデジタルフィルター６により、ノイズ成分を低減することができ、精度を向上させることができる。また、デジタルフィルター６の構成や処理を簡素化することができる。
【００４５】
また、前記被測定信号の反転エッジの検出数は、複数の被測定信号における信号の立ち上がり数と立ち下がり数の合計値である。これにより、被測定信号の実効入力周波数が２倍になるので、オーバーサンプリング効果によりＳＮ比を向上させることができる。
【００４６】
また、前記被測定信号の反転エッジの検出数は、前記合計値に限らず、複数の被測定信号における信号の立ち上がり数または立ち下がり数であってもよい。これにより、回路構成を簡素化することができる。以下、具体的に説明する。
【００４７】
レシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１と、少なくとも１つの遅延素子１２と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４と、加算器４と、デジタルフィルター６とを備えている。各カウンター３は、電気的に並列に接続されている。また、遅延素子１２の数は、カウンター３の数よりも１つ少ない。本実施形態では、カウンター３の数を３２、遅延素子１２の数を３１とする。また、ラッチ１３およびラッチ１４の数は、それぞれ、カウンター３の数と等しく、３２である。なお、カウンター３の数は、複数であれば特に限定されないが、その上限は、例えば、１０００程度とすることができる。
【００４８】
また、エッジ検出部９と、カウンター１１と、各ラッチ１４と、加算器４と、デジタルフィルター６とは、入力側から出力側に向って、この順序で接続されている。
【００４９】
カウンター３は、本実施形態では、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）で構成されている。
【００５０】
すなわち、カウンター３は、基準クロック（基準信号）Ｆｓの立ち上がりエッジおよび立ち下がりエッジに同期して被測定信号Ｆｘをラッチして第１データを出力するラッチ３１（第１ラッチ）と、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第１データをラッチして第２データを出力するラッチ３２（第２ラッチ）と、前記第１データと前記第２データの排他的論理和を演算して出力データを生成する排他的論理和回路３３とを備えている。なお、ラッチ３１、ラッチ３２としては、それぞれ、例えば、Ｄラッチ等を用いることができ、ラッチ３１およびラッチ３２は、例えば、Ｄフリップフロップ回路等で構成される。
【００５１】
また、エッジ検出部９は、遅延素子９１と、排他的論理和回路９２とを備えている。遅延素子９１の出力端子は、排他的論理和回路９２の一方の入力端子に接続されている。また、遅延素子９１としては、本実施形態では、バッファーが用いられている。
【００５２】
このエッジ検出部９の出力端子は、カウンター１１の入力端子に接続され、カウンター１１の出力端子は、各ラッチ１４の入力端子に接続されている。そして、ラッチ１４の出力端子は、加算器４の入力端子に接続されている。また、カウンター１１としては、例えば、アップカウンター等を用いることができる。
【００５３】
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている。また、各ラッチ１３の出力端子は、各ラッチ１４のクロック入力端子に接続されている。
【００５４】
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４のクロック入力端子に接続されている。また、ラッチ１３およびラッチ１４としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【００５５】
また、遅延素子１２は、被測定信号を遅延する機能を有しており、隣り合う２つのカウンター３の入力側において、その２つのカウンター３の間に接続されている。したがって、被測定信号は、所定のカウンター３のラッチ３１に入力され、また、被測定信号は、遅延素子１２で遅延され、別のカウンター３のラッチ３１に入力され、以下、同様に、被測定信号は、遅延素子１２でさらに遅延され、別のカウンター３のラッチ３１に入力される。また、遅延素子１２としては、本実施形態では、バッファーが用いられている。
【００５６】
次に、デジタルフィルター６について説明する。
まず、デジタルフィルター６の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
【００５７】
デジタルフィルター６は、周波数デルタシグマ変調されたデルタシグマ変調信号を処理するデジタルフィルターである。このデジタルフィルター６は、少なくとも１つの移動平均フィルターを含む複数のフィルター、本実施形態では、移動平均フィルター６１、６２、６３、６４、６５を備えている（図２参照）。また、複数のフィルターのうちの所定のフィルター、本実施形態では、移動平均フィルター６５から出力される第１の信号（減算器６５３から出力された信号）のビット幅（フィルター出力ビット幅）は、最下位ビットを含むビットを削減することで、移動平均フィルター６５（所定のフィルター）が処理する第２の信号（加算器６５１から出力された信号）のビット幅（フィルター処理ビット幅）よりも小さく構成される。
【００５８】
これにより、周波数デルタシグマ変調器の特徴の１つである１次のノイズシェーピング機能を損なわないように、簡素かつ小規模な構成で、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。また、１次のノイズシェーピング機能が発揮されることにより、ノイズを高周波側に効果的にシフトすることができ、これにより、デジタルフィルター６によりノイズ成分を低減することができ、精度を向上させることができる。
【００５９】
また、デジタルフィルター６では、移動平均フィルター６１〜移動平均フィルター６５（複数のフィルター）のうちの少なくとも１つの移動平均フィルター（フィルター）から出力される信号はダウンサンプル（分周）されている。本実施形態では、移動平均フィルター６２、６４から出力される信号がダウンサンプルされている。これにより、動作速度を低下させることにより、消費電力を低減することができる。
【００６０】
また、デジタルフィルター６では、移動平均フィルター６１〜移動平均フィルター６５（複数のフィルター）は、電気的に直列に接続されている。すなわち、加算器４の出力側から移動平均フィルター６１、６２、６３、６４、６５の順に接続されている。また、移動平均フィルター６１〜移動平均フィルター６５（複数のフィルター）のうちの初段の移動平均フィルター６１（フィルター）に入力される信号のビット幅は、初段の移動平均フィルター６１（フィルター）に入力される信号の絶対値（入力信号絶対値）の表現に必要なビット幅よりも小さい。これにより、１次のノイズシェーピング効果を保ちつつ、必要なビット幅を小さくすることができる。
【００６１】
また、デジタルフィルター６は、複数のフィルターのうちの所定のフィルター、本実施形態では、移動平均フィルター６１、６５から出力される信号に対し、補正値による補正を行う補正部の１例である加算器６６および加算器６７を備えている。これにより、ダイナミックレンジを大きくすることができる。
【００６２】
また、デジタルフィルター６が備える複数のフィルター（移動平均フィルター６１〜移動平均フィルター６５）のすべてが移動平均フィルターである。これにより、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター６を実現することができる。
【００６３】
また、デジタルフィルター６では、第１の信号のビット幅は、４の倍数である。これにより、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター６を実現することができる。以下、具体的に説明する。
【００６４】
図２に示すように、デジタルフィルター６は、複数、本実施形態では、５つ（５段）の移動平均フィルター６１、６２、６３、６４および６５と、複数、本実施形態では、２つの加算器６６および６７とを備えている。移動平均フィルター６１〜６５は、それぞれ、フィルターの１例である。
【００６５】
また、移動平均フィルター６１と、加算器６６と、移動平均フィルター６２と、移動平均フィルター６３と、移動平均フィルター６４と、移動平均フィルター６５と、加算器６７とは、入力側（加算器４の出力側）から出力側に向って、この順序で直列に接続されている。
【００６６】
デジタルフィルター６が備えるフィルターの数は、本実施形態では、５つであるが、これに限定されず、２つ、３つ、４つ、または、６つ以上でもよい。
【００６７】
また、本実施形態では、デジタルフィルター６が備える複数のフィルターのすべてが移動平均フィルターであるが、これに限定されず、デジタルフィルター６が備える複数のフィルターのうちの少なくとも１つが移動平均フィルターであればよい。この場合、複数のフィルターのうちの移動平均フィルターではないフィルターとしては、例えば、他のローパスフィルター等を用いることができる。
【００６８】
まず、１段目（初段）の移動平均フィルター６１は、シフトレジスター６１１と、減算器６１２とを備えている。シフトレジスター６１１は、４８個前のデータを記憶し、出力する機能を有している。なお、前記「４８」は、１例であり、他の数に設定してもよい。
【００６９】
また、加算器４の出力端子は、移動平均フィルター６１のシフトレジスター６１１の入力端子と、減算器６１２のプラス側の入力端子とに、それぞれ、接続されている。
【００７０】
また、シフトレジスター６１１の出力端子は、減算器６１２のマイナス側の入力端子に接続されている。
【００７１】
減算器６１２では、現在のデータから４８個前のデータが減算される。その各データは、それぞれ、加算器４から出力される信号で示される積算されたレシプロカルカウント値の総和である。これにより、減算器６１２では、レシプロカルカウント値の総和を示すデータを４８個分加算したデータが得られる。その理由を以下に説明する。
【００７２】
まず、レシプロカルカウント値の総和を示すデータの４８個分をＹｉ（ｉは、１〜４８の整数）とすると、そのＹｉは、「（Ｄｉ−１）−（Ｄｉ）」で表される。Ｄ０は、現在の積算されたレシプロカルカウント値の総和を示すデータ、Ｄ１は、１個前の積算されたレシプロカルカウント値の総和を示すデータ、・・・、Ｄ４８は、４８個前の積算されたレシプロカルカウント値の総和を示すデータである。
【００７３】
レシプロカルカウント値の総和を示すデータを４８個分加算したデータは、「［（Ｄ０）−（Ｄ１）］＋［（Ｄ１）−（Ｄ２）］＋・・・＋［（Ｄ４７）−（Ｄ４８］」である。それを計算すると、「（Ｄ０）−（Ｄ４８）」となる。これは、現在の積算されたレシプロカルカウント値の総和を示すデータから４８個前の積算されたレシプロカルカウント値の総和を示すデータを減算してなるデータである。
【００７４】
また、減算器６１２の出力端子は、加算器６６の一方の入力端子に接続され、加算器６６の出力端子は、後述する移動平均フィルター６２の加算器６２１の一方の入力端子に接続されている。また、加算器６６の他方の入力端子には、所定の補正値（補正データ）が入力されている。また、加算器６６は、補正部の１例であり、この加算器６６により、粗い補正、すなわち、粗調整が行われる。本実施形態では、動作クロックとして被測定信号や被測定信号を分周してなる信号を用いているので、動作クロックの周波数は変動する。このため、この補正により、動作クロックの周波数は変動等に伴う信号の不要な桁上がり等を防止することができる。この補正では、例えば、加算器６６から出力される信号のビット幅の中心が、ダイナミックレンジの中心になるように、補正値が設定されている。
【００７５】
２段目の移動平均フィルター６２は、加算器６２１と、シフトレジスター６２２と、減算器６２３とを備えている。シフトレジスター６２２は、４８個前のデータを記憶し、出力する機能を有している。なお、前記「４８」は、１例であり、他の数に設定してもよい。また、本実施形態では、加算器６２１は、移動平均フィルター６２の構成要素であるが、構成要素から除外してもよい。
【００７６】
また、加算器６２１の出力端子は、シフトレジスター６２２の入力端子と、減算器６２３のプラス側の入力端子と、加算器６２１の他方の入力端子とに、それぞれ、接続されている。
【００７７】
加算器６２１では、４８個のデータが加算される。そのデータは、加算器６６から出力される信号が示すデータである。これにより、４８個のデータを加算したデータが得られる。
【００７８】
また、シフトレジスター６２２の出力端子は、減算器６２３のマイナス側の入力端子に接続されている。減算器６２３については、減算器６１２と同様であるので、その説明は省略する。
【００７９】
また、減算器６２３の出力端子は、後述する移動平均フィルター６３の加算器６３１の一方の入力端子に接続されている。
【００８０】
３段目の移動平均フィルター６３は、加算器６３１と、シフトレジスター６３２と、減算器６３３とを備えている。シフトレジスター６３２は、４８個前のデータを記憶し、出力する機能を有している。なお、前記「４８」は、１例であり、他の数に設定してもよい。また、本実施形態では、加算器６３１は、移動平均フィルター６３の構成要素であるが、構成要素から除外してもよい。
【００８１】
また、加算器６３１の出力端子は、シフトレジスター６３２の入力端子と、減算器６３３のプラス側の入力端子と、加算器６３１の他方の入力端子とに、それぞれ、接続されている。加算器６３１については、加算器６２１と同様であるので、その説明は省略する。
【００８２】
また、シフトレジスター６３２の出力端子は、減算器６３３のマイナス側の入力端子に接続されている。減算器６３３については、減算器６１２と同様であるので、その説明は省略する。
【００８３】
また、減算器６３３の出力端子は、後述する移動平均フィルター６４の加算器６４１の一方の入力端子に接続されている。
【００８４】
４段目の移動平均フィルター６４は、加算器６４１と、シフトレジスター６４２と、減算器６４３とを備えている。シフトレジスター６４２は、４８個前のデータを記憶し、出力する機能を有している。なお、前記「４８」は、１例であり、他の数に設定してもよい。また、本実施形態では、加算器６４１は、移動平均フィルター６４の構成要素であるが、構成要素から除外してもよい。
【００８５】
また、加算器６４１の出力端子は、シフトレジスター６４２の入力端子と、減算器６４３のプラス側の入力端子と、加算器６４１の他方の入力端子とに、それぞれ、接続されている。加算器６４１については、加算器６２１と同様であるので、その説明は省略する。
【００８６】
また、シフトレジスター６４２の出力端子は、減算器６４３のマイナス側の入力端子に接続されている。減算器６４３については、減算器６１２と同様であるので、その説明は省略する。
【００８７】
また、減算器６４３の出力端子は、後述する移動平均フィルター６５の加算器６５１の一方の入力端子に接続されている。
【００８８】
５段目（最終段）の移動平均フィルター６５は、加算器６５１と、シフトレジスター６５２と、減算器６５３とを備えている。シフトレジスター６５２は、４個前のデータを記憶し、出力する機能を有している。また、シフトレジスター６５２の出力するデータがいくつ前にサンプリングしたものであるかについての数（本実施形態では、「４」）は、シフトレジスター６１１、６２２、６３２、６４２の前記数（本実施形態では、「４８」）よりも小さい。なお、前記「４」は、１例であり、他の数に設定してもよい。また、本実施形態では、加算器６５１は、移動平均フィルター６５の構成要素であるが、構成要素から除外してもよい。
【００８９】
また、加算器６５１の出力端子は、シフトレジスター６５２の入力端子と、減算器６５３のプラス側の入力端子と、加算器６５１の他方の入力端子とに、それぞれ、接続されている。加算器６５１については、加算器６２１と同様であるので、その説明は省略する。
【００９０】
また、シフトレジスター６５２の出力端子は、減算器６５３のマイナス側の入力端子に接続されている。減算器６５３については、減算器６１２と同様であるので、その説明は省略する。
【００９１】
また、減算器６５３の出力端子は、加算器６７の一方の入力端子に接続されている。また、加算器６７の他方の入力端子には、所定の補正値（補正データ）が入力されている。また、加算器６７は、補正部の１例であり、この加算器６７により、微細な補正、すなわち、微調整が行われる。この補正により、動作クロックの周波数は変動等に伴う信号の不要な桁上がり等を防止することができる。この補正では、例えば、加算器６７から出力される信号のビット幅の中心が、ダイナミックレンジの中心になるように、補正値が設定されている。具体例としては、例えば、加速度センサーに適用する場合は、加速度が加わっていないときの出力が可及的に「０」になるように、加算器６６および加算器６７に入力されるそれぞれの補正値が設定されている。
【００９２】
なお、各ラッチ１４および加算器４により、レシプロカルカウント値生成部１０の主要部が構成される。また、デジタルフィルター６をレシプロカルカウント値生成部１０の構成要素に含めてもよい。
【００９３】
また、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力されている。
【００９４】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
【００９５】
次に、レシプロカルカウント値生成回路１の動作について説明する。
なお、以下の説明では、理解を容易にするため、所定の信号のビット幅（ビット数）や速度（周波数）として、１例を示すが、その１例に限定されない。
【００９６】
図１に示すように、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力される。
【００９７】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力される。
【００９８】
また、被測定信号は、遅延素子１２で遅延され、別のカウンター３のラッチ３１の入力端子に入力される。これにより、各カウンター３のラッチ３１の入力端子には、周波数が同一で位相の異なる被測定信号が入力される（図３参照）。
【００９９】
エッジ検出部９では、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジが検出される。すなわち、エッジ検出部９は、基準クロック（Ｆｓ）の立ち上がりエッジに同期したパルスおよび基準クロック（Ｆｓ）の立ち下がりエッジに同期したパルスを有するパルス信号（Ｐ）を出力する。
【０１００】
また、エッジ検出部９から出力されたパルス信号（Ｐ）は、カウンター１１に入力され、カウンター１１は、エッジ検出部９から出力されるパルス信号（Ｐ）のパルスをカウントし、そのパルスのカウント値を出力する。
【０１０１】
また、パルス信号（Ｐ）は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、ラッチ１３のクロック入力端子とに、それぞれ、入力される。
【０１０２】
また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号（Ｆｘ０〜Ｆｘ３１）をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち下がりエッジに同期して被測定信号をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１０３】
また、各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
【０１０４】
また、カウンター１１から出力されたカウント値は、各ラッチ１４に入力される。各ラッチ１４は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０１０５】
図３に示す例では、各カウンター３のうちの所定のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「６」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「６」と「３４」であり、レシプロカルカウント値は、２８（＝３４−６）である。
【０１０６】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３４」であり、レシプロカルカウント値は、２７（＝３４−７）である。
【０１０７】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３５」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３５」であり、レシプロカルカウント値は、２８（＝３５−７）である。
【０１０８】
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「１０」、立ち下がりで、「３７」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「１０」と「３７」であり、レシプロカルカウント値は、２７（＝３７−１０）である。
【０１０９】
次に、加算器４は、各ラッチ１４から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０１１０】
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター３の１つ分の出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジの数である。
【０１１１】
また、レシプロカルカウント値の総和は、すべてのカウンター３の出力から得られたレシプロカルカウント値を合計した値である。
【０１１２】
また、本発明におけるレシプロカルカウント値とは、本実施形態における狭義のレシプロカルカウント値に限らず、レシプロカルカウント値の総和、積算されたレシプロカルカウント値、積算されたレシプロカルカウント値の総和等を含む。
【０１１３】
次に、加算器４から出力された信号は、デジタルフィルター６に入力される。すなわち、図２に示すように、加算器４から出力された信号は、移動平均フィルター６１のシフトレジスター６１１の入力端子と、減算器６１２のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター６１に入力される信号、移動平均フィルター６１が処理する信号および移動平均フィルター６１から出力される信号のビット幅（最小単位）は、同じであり、また、移動平均フィルター６１に入力される信号の絶対値（入力信号絶対値）の表現に必要なビット幅よりも小さい。この場合、移動平均フィルター６１に入力される信号の周波数の変化分を表現することで、入力信号絶対値の表現に必要なビット幅よりも小さくすることができる。すなわち、１次のノイズシェーピング機能を損なわないように、ビット幅を削減することができ、これにより、デジタルフィルター６の小型化を図ることができ、これによって、消費電力を低減することができる。
【０１１４】
ここで、移動平均フィルター６１に入力される信号、移動平均フィルター６１が処理する信号および移動平均フィルター６１から出力される信号のビット幅（最小単位）は、例えば、２０ビット（２０ビットは、１例）である。また、入力信号絶対値の表現に必要なビット幅は、例えば、２４ビット（２４ビットは、１例）である。
【０１１５】
また、移動平均フィルター６１から移動平均フィルター６３の加算器６３１までの回路に用いられる動作クロックは、被測定信号（Ｆｘ）の立ち上がりエッジおよび立ち下がりエッジに同期した信号であり、例えば、１９２ｋｓｐｓ（サンプル／秒）前後で回路を動作させる。
【０１１６】
また、移動平均フィルター６３の加算器６３１よりも出力側の回路から移動平均フィルター６５の加算器６５１までの回路に用いられる動作クロックは、被測定信号（Ｆｘ）の立ち上がりエッジおよび立ち下がりエッジに同期した信号を分周してなる信号であり、移動平均フィルター６１から移動平均フィルター６３の加算器６３１までの回路に用いられる動作クロックよりも周波数が低い。これは、移動平均フィルター６２から出力される信号は、ダウンサンプルされていると言い換えることができる。これにより、動作速度が低下し、消費電力を低減することができる。なお、移動平均フィルター６３の加算器６３１よりも出力側の回路から移動平均フィルター６５の加算器６５１までの回路に用いられる動作クロックは、例えば、９６ｋｓｐｓ前後で回路を動作させる。
【０１１７】
また、移動平均フィルター６５のシフトレジスター６５２および減算器６５３に用いられる動作クロックは、被測定信号（Ｆｘ）の立ち上がりエッジおよび立ち下がりエッジに同期した信号を分周してなる信号をさらに分周してなる信号であり、移動平均フィルター６３の加算器６３１よりも出力側の回路から移動平均フィルター６５の加算器６５１までの回路に用いられる動作クロックよりも周波数が低い。これは、移動平均フィルター６４から出力される信号は、ダウンサンプルされていると言い換えることができる。これにより、動作速度が低下し、消費電力を低減することができる。なお、移動平均フィルター６５のシフトレジスター６５２および減算器６５３に用いられる動作クロックは、例えば、３．２ｋｓｐｓ前後で回路を動作させる。前記１９２ｋｓｐｓ、９６ｋｓｐｓ、３．２ｋｓｐｓは、それぞれ、１例であり、諸条件に応じて適宜設定される。また、ダウンサンプルの箇所は、前記の箇所に限定されず、諸条件に応じて適宜設定される。
【０１１８】
シフトレジスター６１１からは、４８個前のデータが出力され、減算器６１２では、現在のデータから４８個前のデータが減算され、これにより、４８個のデータを平均してなる４８個分の移動平均値（４８で除算はしていない値）が得られ、その移動平均値は、加算器６６に出力される。このようにして、移動平均フィルター６１で、高域周波数成分が遮断または低減される。
【０１１９】
加算器６６では、減算器６１２から出力されたデータと補正値（補正データ）とが加算され、すなわち、補正が行われ、その加算値が出力される。
【０１２０】
次に、加算器６６から出力された信号は、移動平均フィルター６２の加算器６２１の一方の入力端子に入力され、また、加算器６２１から出力された信号は、加算器６２１の他方の入力端子に入力され、加算器６２１では、その両方の信号が示すデータが加算される。そして、加算器６２１では、最終的に、４８個分のデータが加算され、シフトレジスター６２２の入力端子と、減算器６２３のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター６２が処理する信号および移動平均フィルター６２から出力される信号のビット幅は、同じであり、また、移動平均フィルター６１が処理する信号および移動平均フィルター６１から出力される信号のビット幅よりも大きく、例えば、２６ビット（２６ビットは、１例）である。
【０１２１】
シフトレジスター６２２からは、４８個前のデータが出力され、減算器６２３では、現在のデータから４８個前のデータが減算され、これにより、４８個のデータを平均してなる４８個分の移動平均値（４８で除算はしていない値）が得られ、その移動平均値は、移動平均フィルター６３の加算器６３１に出力される。このようにして、移動平均フィルター６２で、高域周波数成分が遮断または低減される。
【０１２２】
次に、減算器６２３から出力された信号は、移動平均フィルター６３の加算器６３１の一方の入力端子に入力され、また、加算器６３１から出力された信号は、加算器６３１の他方の入力端子に入力され、加算器６３１では、その両方の信号が示すデータが加算される。そして、加算器６３１では、最終的に、４８個分のデータが加算され、シフトレジスター６３２の入力端子と、減算器６３３のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター６３が処理する信号および移動平均フィルター６３から出力される信号のビット幅は、同じであり、また、移動平均フィルター６２が処理する信号および移動平均フィルター６２から出力される信号のビット幅よりも大きく、例えば、３２ビット（３２ビットは、１例）である。
【０１２３】
シフトレジスター６３２からは、４８個前のデータが出力され、減算器６３３では、現在のデータから４８個前のデータが減算され、これにより、４８個のデータを平均してなる４８個分の移動平均値（４８で除算はしていない値）が得られ、その移動平均値は、移動平均フィルター６４の加算器６４１に出力される。このようにして、移動平均フィルター６３で、高域周波数成分が遮断または低減される。
【０１２４】
次に、減算器６３３から出力された信号は、移動平均フィルター６４の加算器６４１の一方の入力端子に入力され、また、加算器６４１から出力された信号は、加算器６４１の他方の入力端子に入力され、加算器６４１では、その両方の信号が示すデータが加算される。そして、加算器６４１では、最終的に、４８個分のデータが加算され、シフトレジスター６４２の入力端子と、減算器６４３のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター６４が処理する信号および移動平均フィルター６４から出力される信号のビット幅は、同じであり、また、移動平均フィルター６３が処理する信号および移動平均フィルター６３から出力される信号のビット幅よりも大きく、例えば、３８ビット（３８ビットは、１例）である。
【０１２５】
シフトレジスター６４２からは、４８個前のデータが出力され、減算器６４３では、現在のデータから４８個前のデータが減算され、これにより、４８個のデータを平均してなる４８個分の移動平均値（４８で除算はしていない値）が得られ、その移動平均値は、移動平均フィルター６５の加算器６５１に出力される。このようにして、移動平均フィルター６４で、高域周波数成分が遮断または低減される。
【０１２６】
次に、減算器６４３から出力された信号は、移動平均フィルター６５の加算器６５１の一方の入力端子に入力され、また、加算器６５１から出力された信号は、加算器６５１の他方の入力端子に入力され、加算器６５１では、その両方の信号が示すデータが加算される。そして、加算器６５１では、最終的に、４８個分のデータが加算され、シフトレジスター６５２の入力端子と、減算器６５３のプラス側の入力端子とに、それぞれ、入力される。この移動平均フィルター６５から出力される信号（第１の信号）のビット幅は、移動平均フィルター６５が処理する信号（第２の信号）のビット幅よりも小さい。この場合、移動平均フィルター６５が処理する信号の最下位ビットを含むビットを削減することで、ビット幅を小さくする。これにより、１次のノイズシェーピング機能を損なわないように、ビット幅を削減することができ、これにより、デジタルフィルター６の小型化を図ることができ、これによって、消費電力を低減することができる。
【０１２７】
なお、本実施形態では、最終段の移動平均フィルター６５において、出力される信号のビット幅が処理する信号のビット幅よりも小さくなっているが、このような関係を有する移動平均フィルターは、移動平均フィルター６５に限らず、他の移動平均フィルターであってもよい。また、移動平均フィルター６１〜移動平均フィルター６５のうちの複数の移動平均フィルターが前記の関係を有していてもよい。
【０１２８】
また、移動平均フィルター６５が処理する信号のビット幅は、移動平均フィルター６４が処理する信号および移動平均フィルター６４から出力される信号のビット幅よりも大きい。
【０１２９】
また、移動平均フィルター６５が処理する信号のビット幅は、例えば、４５ビット（４５ビットは、１例）である。
【０１３０】
また、移動平均フィルター６５から出力される信号のビット幅は、例えば、前記４５ビットのうちの一部、すなわち、上位ｎビット（ｎは、２以上の複数）である。具体例としては、前記４５ビットのうちの上位３２ビット（３２ビットは、１例）である。なお、さらに、前記４５ビットのうちの上位のビットを削減することも可能である。
【０１３１】
また、移動平均フィルター６５から出力される信号（第１の信号）のビット幅は、４の倍数であることが好ましい。これにより、簡易な構成で、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることが可能なデジタルフィルター６を実現することができる。
【０１３２】
シフトレジスター６５２からは、４個前のデータが出力され、減算器６５３では、現在のデータから４個前のデータが減算され、これにより、４個のデータを平均してなる４個分の移動平均値（４で除算はしていない値）が得られ、その移動平均値は、加算器６７に出力される。このようにして、移動平均フィルター６５で、高域周波数成分が遮断または低減される。
【０１３３】
加算器６７では、減算器６５３から出力されたデータと補正値（補正データ）とが加算され、すなわち、補正が行われ、その加算値が出力される。この出力は、レシプロカルカウント値の総和（移動平均値）である。
【０１３４】
以上説明したように、レシプロカルカウント値生成回路１によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。
【０１３５】
また、各カウンター３に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができる。これにより、精度を向上させることができる。
【０１３６】
また、不感期間無く漏れずにカウントすることができ、１次のノイズシェーピング効果が得られる。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター６により、ノイズ成分を低減することができ、精度を向上させることができる。また、デジタルフィルター６の構成や処理を簡素化することができる。
【０１３７】
また、デジタルフィルター６を簡素かつ小規模な構成としつつ、そのデジタルフィルター６により、１次のノイズシェーピング機能を損なわないように、必要かつ十分なビット幅の出力を得ることができ、また、消費電力を低減することができる。
【０１３８】
また、以下に変形例を説明する。
（１）カウンター３およびカウンター１１としては、それぞれ、前記の構成に限定されず、他の構成のカウンターを用いることができる。他のカウンターとしては、例えば、リプルカウンター、フリーランカウンター等が挙げられる。
（２）被測定信号の周波数は、基準クロックの周波数よりも高くてもよい。
【０１３９】
＜第２実施形態＞
図４は、本発明のレシプロカルカウント値生成回路の第２実施形態を示すブロック図である。
【０１４０】
以下、第２実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１４１】
なお、第２実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１４２】
図４に示すように、第２実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１と、ラッチ１８と、少なくとも１つの遅延素子（図示せず）と、複数の第１のカウンターの１例であるカウンター３０（図示は１つ）と、複数のラッチ１７（図示は１つ）と、数え上げ部１９と、乗算器２５と、カウンター２０と、ラッチ２４と、ラッチ２６と、加算器２７と、デジタルフィルター６とを備えている。
【０１４３】
本実施形態では、カウンター３０は、第１実施形態の３２個分のカウンター３と同様であり、１個で、３２個分のカウンター３を示している（３２個分のカウンター３の機能を有している）。すなわち、カウンター３０は、第１実施形態の３２個のラッチ３１に相当する図示しない３２個のラッチと、３２個のラッチ３２（図には、１個のみ図示されている）と、第１実施形態の３２個の排他的論理和回路３３に相当する３２個の排他的論理和回路３３０（図には、１個のみ図示されている）とを備えている。同様に、ラッチ１７は、第１実施形態の３２個分のラッチ１４と同様であり、１個で、３２個分のラッチ１４を示している（３２個分のラッチ１４の機能を有している）。したがって、カウンター３０およびラッチ１７については、その説明は省略する。
【０１４４】
また、カウンター３０と、ラッチ１７と、数え上げ部１９と、乗算器２５と、加算器２７とは、入力側から出力側に向って、この順序で接続されている。また、数え上げ部１９は、「１」ビットの数え上げを行う機能を有している。
【０１４５】
また、エッジ検出部９と、カウンター１１と、ラッチ１８と、乗算器２５とは、入力側から出力側に向って、この順序で接続されている。
【０１４６】
また、カウンター２０と、ラッチ２４とは、入力側から出力側に向って、この順序で接続されている。
【０１４７】
なお、図示は省略するが、カウンター３０の入力側には、前記第１実施形態と同様に、複数（本実施形態では、３１個）の遅延素子が接続されている。
【０１４８】
また、カウンター２０は、ラッチ２１、ラッチ２２および排他的論理和回路２３を備えており、前記第１実施形態のカウンター３と同様に構成されている。そして、被測定信号は、このカウンター２０のラッチ２１の入力端子に入力されている。
【０１４９】
また、前記ラッチ１７、ラッチ１８、ラッチ２１、ラッチ２２およびラッチ２６としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０１５０】
また、エッジ検出部９の出力端子は、カウンター３０の第２実施形態の各ラッチ３１に相当する図示しない各ラッチのクロック入力端子および各ラッチ３２のクロック入力端子と、カウンター１１の入力端子と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、各ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、接続されている。
【０１５１】
また、カウンター１１の出力端子は、ラッチ１８の入力端子に接続されている。また、ラッチ１８の出力端子は、乗算器２５の一方の入力端子に接続されている。また、数え上げ部１９の出力端子は、乗算器２５の他方の入力端子に接続されている。
【０１５２】
また、乗算器２５の出力端子は、加算器２７の一方の入力端子に接続されている。また、加算器２７の出力端子は、ラッチ２６の入力端子に接続され、ラッチ２６の出力端子は、加算器２７の他方の入力端子に接続されている。また、ラッチ２４の出力端子は、加算器２７のリセット端子に接続されている。
【０１５３】
また、加算器２７の出力端子は、デジタルフィルター６の移動平均フィルター６１のシフトレジスター６１１の入力端子と、減算器６１２のプラス側の入力端子とに、それぞれ、接続されている（図２、図４参照）。なお、デジタルフィルター６については、第１実施形態と同様であるので、その説明は省略する。
【０１５４】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
【０１５５】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図４に示すように、途中までは、第２実施形態と同様であり、カウンター３０の排他的論理和回路３３０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１５６】
また、エッジ検出部９から出力され、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号は、カウンター１１と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、入力される。
【０１５７】
また、カウンター３０から出力された信号は、それぞれ、ラッチ１７により、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期してラッチされ、出力される。
【０１５８】
次に、数え上げ部１９は、カウンター３０から出力された信号の「１」ビットの数え上げを行う。すなわち、カウンター１１の各カウント値のときのカウンター３０から出力された信号の「１」の数を数える。
【０１５９】
また、カウンター１１から出力されたカウント値は、ラッチ１８に入力される。ラッチ１８は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して前記カウント値をラッチし、出力する。
【０１６０】
次に、乗算器２５は、数え上げ部１９から出力された数値と、ラッチ１８から出力されたカウンター１１のカウント値とを乗算し、その乗算値を出力する。この乗算値は、加算器２７の一方の入力端子に入力される。
【０１６１】
また、カウンター２０では、ラッチ２１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号をラッチして第１データを出力し、ラッチ２２は、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路２３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、カウンター２０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１６２】
カウンター２０から出力された信号は、ラッチ２４により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７のリセット端子に入力される。
【０１６３】
乗算器２５から出力された乗算値は、加算器２７の一方の入力端子に入力される。また、加算器２７の出力は、ラッチ２６により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７の他方の入力端子に入力される。
【０１６４】
加算器２７は、現在の乗算値と、ラッチ２６にラッチされている１つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０１６５】
次に、加算器２７から出力された信号は、デジタルフィルター６に入力される。デジタルフィルター６では、第１実施形態で説明した処理が行われ、デジタルフィルター６からレシプロカルカウント値の総和（移動平均値）を示す信号が出力される。
【０１６６】
以上のような第２実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０１６７】
＜第３実施形態＞
図５は、本発明のレシプロカルカウント値生成回路の第３実施形態を示すブロック図である。
【０１６８】
以下、第３実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１６９】
なお、第３実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１７０】
第３実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。また、第２のカウンターの１例であるカウンター１１０は、基準クロック（Ｆｓ）の立ち上がりをカウントする第１のカウント部１１１と、基準クロック（Ｆｓ）の立ち下がりをカウントする第２のカウント部１１２とを備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で検出されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１０（第２のカウンター）は、基準クロック（Ｆｓ）のカウントにおいて、第１のカウント部１１１により基準クロック（Ｆｓ）の立ち上がりをカウントし、第２のカウント部１１２により基準クロック（Ｆｓ）の立ち下がりをカウントする。
【０１７１】
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。
【０１７２】
図５に示すように、第３実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１０と、少なくとも１つの遅延素子１２と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４１と、複数のラッチ１４２と、加算器４、デジタルフィルター６とを備えている。各カウンター３は、電気的に並列に接続されている。また、遅延素子１２の数は、カウンター３の数よりも１つ少ない。本実施形態では、カウンター３の数を３２、遅延素子１２の数を３１とする。また、ラッチ１３、ラッチ１４１およびラッチ１４２の数は、それぞれ、カウンター３の数と等しく、３２である。
【０１７３】
なお、エッジ検出部９、各遅延素子１２および各カウンター３については、それぞれ、前記第１実施形態と同様であるので、その説明は省略する。
【０１７４】
カウンター１１０は、第１のカウント部１１１と、第２のカウント部１１２と、インバーター１１３（位相反転回路）とを備えている。第２のカウント部１１２は、インバーター１１３の出力側に接続されている。そして、インバーター１１３と第２のカウント部１１２とで構成される直列回路と、第１のカウント部１１１とは、並列に接続されている。また、第１のカウント部１１１の出力端子は、各ラッチ１４１の入力端子に接続され、第２のカウント部１１２の出力端子は、各ラッチ１４２の入力端子に接続されている。そして、各ラッチ１４１の出力端子および各ラッチ１４２の出力端子は、それぞれ、加算器４の入力端子に接続されている。また、第１のカウント部１１１および第２のカウント部１１２としては、それぞれ、例えば、アップカウンター等を用いることができる。
【０１７５】
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている。
【０１７６】
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４１のクロック入力端子およびラッチ１４２のクロック入力端子に接続されている。また、ラッチ１３、ラッチ１４１およびラッチ１４２としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
【０１７７】
また、加算器４の出力端子は、デジタルフィルター６の移動平均フィルター６１のシフトレジスター６１１の入力端子と、減算器６１２のプラス側の入力端子とに、それぞれ、接続されている（図２、図４参照）。なお、デジタルフィルター６については、第１実施形態と同様であるので、その説明は省略する。
【０１７８】
また、被測定信号は、複数のカウンター３のうちの所定のカウンター３のラッチ３１の入力端子と、複数の遅延素子１２のうちの初段の遅延素子１２の入力端子とに、それぞれ、入力されている。
【０１７９】
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子と、カウンター１１０の第１のカウント部１１１の入力端子およびインバーター１１３の入力端子とに、それぞれ、入力されている。
【０１８０】
次に、レシプロカルカウント値生成回路１の動作について説明する。
図５に示すように、途中までは、第２実施形態と同様であり、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
【０１８１】
一方、基準クロックは、カウンター１１０に入力される。第１のカウント部１１１は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
【０１８２】
また、基準クロックは、インバーター１１３で、その位相が反転され、第２のカウント部１１２に入力される。第２のカウント部１１２は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
【０１８３】
各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
【０１８４】
また、第１のカウント部１１１から出力されたカウント値は、各ラッチ１４１に入力される。各ラッチ１４１は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０１８５】
同様に、第２のカウント部１１２から出力されたカウント値は、各ラッチ１４２に入力される。各ラッチ１４２は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
【０１８６】
次に、加算器４は、各ラッチ１４１および各ラッチ１４２から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
【０１８７】
次に、加算器４から出力された信号は、デジタルフィルター６に入力される。デジタルフィルター６では、第１実施形態で説明した処理が行われ、デジタルフィルター６からレシプロカルカウント値の総和（移動平均値）を示す信号が出力される。
【０１８８】
以上のような第３実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０１８９】
＜第４実施形態＞
図６は、本発明のレシプロカルカウント値生成回路の第４実施形態を示すブロック図である。図７は、図６に示すレシプロカルカウント値生成回路の遅延回路を示すブロック図である。図８は、図６に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。図９および図１０は、それぞれ、図６に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
【０１９０】
なお、図面には、論理積回路５７から出力される被測定信号（ラッチ３１に入力される直前の被測定信号）を「Ｄ」と記載し、ラッチ３１から出力される信号を「Ｓ」と記載する。また、複数のＤおよび複数のＳは、それぞれ、添え字を付して区別する。
【０１９１】
また、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号を「Ｐ」と記載する。
【０１９２】
以下、第４実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１９３】
なお、第４実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
【０１９４】
図６に示すように、第４実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１０と、遅延回路５０と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４１と、複数のラッチ１４２と、加算器４、デジタルフィルター６と、サンプリングレート変換回路５００とを備えている。各カウンター３は、電気的に並列に接続されている。
【０１９５】
すなわち、本実施形態のレシプロカルカウント値生成回路１は、第３実施形態レシプロカルカウント値生成回路１において、複数の遅延素子１２を遅延回路５０に代え、また、サンプリングレート変換回路５００を設けたものである。サンプリングレート変換回路５００は、デジタルフィルター６の出力側に接続されている。したがって、第４実施形態については、第３実施形態と同様の部分については、その説明は省略し、遅延回路５０およびサンプリングレート変換回路５００を中心に説明する。
【０１９６】
まず、遅延回路５０について説明する。
図７に示すように、遅延回路５０は、トリガー信号の１例である被検出信号（Ｆｘ）に基づいて生成される第１の信号と、第２の信号とに基づいて第３の信号を生成する巡回数制御回路５９と、複数の遅延素子５１が電気的に直列に接続され、複数の遅延素子５１の出力のうちのいずれか１つの出力をフィードバックすることでループを形成し、第３の信号を初段の遅延素子５１に入力するループ回路５８と、ラッチ信号の１例であるパルス信号（Ｐ）で複数の遅延素子５１の出力値をラッチするラッチ回路３１０とを備えている。第２の信号は、複数の遅延素子５１の出力のうちのいずれかの出力、すなわち、インバーター５３への入力信号（またはインバーター５３の出力信号）である。また、ループ回路５８は、そのループ回路５８のループの巡回数が規定の巡回数に達すると、フィードバックを停止する。このような構成により、回路規模を小さくすることができる。すなわち、ループ回路５８のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。なお、排他的論理和回路５６から出力される信号は、第１の信号の１例であり、論理積回路５７から出力される信号は、第３の信号の１例である。
【０１９７】
また、巡回数制御回路５９は、カウンター５４（バイナリカウンター）と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７とを備えている。これにより、２のべき乗の巡回数を簡易に実現することができる。
【０１９８】
また、遅延回路５０は、複数の遅延素子５１の出力のうちの所定の出力（以下、「遅延出力」とも言う）を選択する選択部５２０を備えており、ループ回路５８は、選択部５２０により選択された出力をフィードバックする。これにより、遅延量を微細に調整することができる。
【０１９９】
また、ループ回路５８のループを１巡するのに要する時間は、ラッチ回路３１０のラッチ間隔よりも長い。これにより、ラッチ回路３１０のラッチ時の位相が３６０°以上進むことが無く、これによって、後段の処理を簡素化することができる。以下、具体的に説明する。
【０２００】
遅延回路５０は、複数の遅延素子５１と、複数のラッチ３１を有するラッチ回路３１０と、複数のスイッチ５２と、インバーター５３と、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７（アンド回路）とを備えている。なお、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７と、各遅延素子５１と、各スイッチ５２と、インバーター５３とにより、ループ回路５８の主要部が構成される。また、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７とにより、巡回数制御回路５９の主要部が構成される。
【０２０１】
また、各遅延素子５１は、電気的に直列に接続されており、それぞれ、被測定信号を遅延する機能を有している。したがって、各遅延素子５１により、被測定信号は、順次遅延される。また、遅延素子５１としては、本実施形態では、バッファーが用いられている。
【０２０２】
また、遅延素子５１の数は、ラッチ３１（カウンター３）の数よりも１つ少ない。また、本実施形態では、遅延素子５１の数を３１とし、ラッチ３１の数、すなわち、カウンター３の数を３２とする。なお、各ラッチ３１は、遅延回路５０と各カウンター３とに属するものとする。
【０２０３】
また、各スイッチ５２は、電気的に並列に接続されている。また、スイッチ５２の数は、ラッチ３１（カウンター３）の数と同じである。また、本実施形態では、スイッチ５２の数を３２とする。この３２個のスイッチ５２により、選択部５２０の主要部が構成される。
【０２０４】
また、カウンター５４としては、特に限定されず、例えば、バイナリカウンター等を用いることができる。このカウンター５４の出力端子は、マルチプレクサー５５の入力端子に接続されている。また、マルチプレクサー５５には、遅延回路繰り返し回数が設定されている。遅延回路繰り返し回数は、遅延回路５０におけるループを巡回させる回数である。本実施形態では、カウンター５４からマルチプレクサー５５に入力されるカウント値は、８ビットの信号で表されており、マルチプレクサー５５は、そのカウンター５４から入力される８ビットの信号の所定のビットの値を出力する。このマルチプレクサー５５が出力する所定のビットは、マルチプレクサー５５のセレクター（Ｓｅｌ）に入力される信号で設定される。本実施形態では、１例として、セレクターで設定されている所定のビットは、２ビットとする。この場合は、遅延回路繰り返し回数は、４回であり、被測定信号の反転をトリガーとしてハイとローが２回出力される。
【０２０５】
また、排他的論理和回路５６の一方の入力端子には、被測定信号が入力されており、マルチプレクサー５５の出力端子は、排他的論理和回路５６の他方の入力端子に接続されている。
【０２０６】
また、排他的論理和回路５６の出力端子は、論理積回路５７の一方の入力端子に接続され、インバーター５３の出力端子は、カウンター５４の入力端子と、論理積回路５７の他方の入力端子とに、それぞれ、接続されている。
【０２０７】
また、論理積回路５７の出力端子は、複数の遅延素子５１のうちの初段の遅延素子５１の入力端子と、対応するラッチ３１の入力端子と、対応するスイッチ５２とに、それぞれ、接続されている。
【０２０８】
また、各遅延素子５１のそれぞれの出力端子は、対応するラッチ３１の入力端子と、対応するスイッチ５２とに、それぞれ、接続されている。
【０２０９】
また、パルス信号（Ｐ）は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、ラッチ１１３のクロック入力端子とに、それぞれ、入力されている。
【０２１０】
次に、レシプロカルカウント値生成回路１の動作について説明する。
なお、本実施形態では、１例として、遅延回路繰り返し回数を「４」とした場合について説明する。また、サンプリングレート変換回路５００については、この動作説明の後で詳述する。
【０２１１】
図６、図７に示すように、被測定信号（トリガー信号）は、遅延回路５０に入力される。また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子と、カウンター１１０の第１のカウント部１１１の入力端子およびインバーター１１３の入力端子とに、それぞれ、入力される。また、ラッチ信号の１例であるパルス信号（Ｐ）は、遅延回路５０に入力される。そして、パルス信号（Ｐ）は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、ラッチ３１のクロック入力端子とに、それぞれ、入力される。
【０２１２】
まず、遅延回路５０の動作について説明する。
図７に示すように、被測定信号は、排他的論理和回路５６の一方の入力端子に入力される。また、初期状態では、例えば、カウンター５４のカウント値出力は「０」であり、マルチプレクサー５５から排他的論理和回路５６の他方の入力端子に入力される信号は、下位２ビット目の値である「０」とする。
【０２１３】
まず、被測定信号が「１」である場合は、排他的論理和回路５６から信号「１」が出力され、信号「１」が論理積回路５７の一方の入力端子に入力される。なお、排他的論理和回路５６から出力される信号は、第１の信号の１例である。
【０２１４】
また、初期状態では、例えば、論理積回路５７の他方の入力端子に入力される信号は、「１」とする。この場合は、論理積回路５７から信号「１」が出力される。なお、論理積回路５７から出力される信号は、第３の信号の１例である。
【０２１５】
また、複数のスイッチ５２のうちの１つは、オンし（閉じ）、その他は、オフしている（開いている）。このスイッチ５２のオン、オフの選択（いずれのスイッチをオンさせるか）は、図示しない操作部を操作して行うことができる。このスイッチ５２のオン、オフの選択により、ループ回路５８のループを１巡するのに要する時間を設定することができる。すなわち、オンさせるスイッチ５２を選択することにより、位相の異なる複数の被測定信号（複数の遅延出力）のうちから所定の被測定信号（遅延出力）が選択され、フィードバックされる。
【０２１６】
なお、ループ回路５８のループを１巡するのに要する時間は、ラッチ回路３１０のラッチ間隔よりも長く設定することが好ましい。これにより、ラッチ回路３１０のラッチ時の位相が３６０°以上進むことが防止され、これによって、後段の処理を簡素化することができる。
【０２１７】
次に、論理積回路５７から出力された信号「１」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「０」となり、カウンター５４に入力される。また、論理積回路５７から出力されてインバーター５３に入力される信号は、論理積回路５７とインバーター５３との間に配置されている遅延素子５１により遅延され、その遅延量は、遅延素子５１の数に応じた値となる。なお、インバーター５３で反転してなる信号は、第２の信号の１例である。
【０２１８】
次に、カウンター５４は、カウントを行い、そのカウント値を８ビットの信号でマルチプレクサー５５に出力するが、カウンター５４に入力される信号は、「０」であるため、カウント値は、「０」である。
【０２１９】
マルチプレクサー５５は、入力された信号の下位２ビット目の値を出力するので、ここでは、排他的論理和回路５６の他方の入力端子に、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
【０２２０】
また、インバーター５３から出力された信号「０」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「０」が出力される。
【０２２１】
次に、論理積回路５７から出力された信号「０」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「１」となり、カウンター５４に入力される。カウンター５４は、カウントを行い、カウント値「１」を８ビットの信号でマルチプレクサー５５に出力する。
【０２２２】
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
【０２２３】
また、インバーター５３から出力された信号「１」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「１」が出力される。
【０２２４】
次に、論理積回路５７から出力された信号「１」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「０」となり、カウンター５４に入力される。カウンター５４は、カウントを行なうが、カウンター５４に入力される信号は、「０」であるため、カウント値は、「１」のまま変化しない。すなわち、カウンター５４は、カウント値「１」を８ビットの信号でマルチプレクサー５５に出力する。
【０２２５】
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
【０２２６】
また、インバーター５３から出力された信号「０」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「０」が出力される。
【０２２７】
次に、論理積回路５７から出力された信号「０」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「１」となり、カウンター５４に入力される。カウンター５４は、カウントを行い、カウント値「２」を８ビットの信号でマルチプレクサー５５に出力する。
【０２２８】
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「１」を出力する。これにより、排他的論理和回路５６から信号「０」が出力される。以上で、ループ回路５８のループの巡回数が、規定の巡回数である「４」となり、被測定信号（遅延出力）のフィードバックを停止し、動作を終了する。
【０２２９】
なお、本実施形態では、遅延回路５０は、遅延回路繰り返し回数が、２のべき乗のいずれかの値に設定可能に構成されているが、これに限らず、任意の値に設定可能に構成してもよい。
【０２３０】
一方、ループ回路５８のループを巡回している間は、論理積回路５７から出力される被測定信号は、複数のカウンター３のうちの所定（初段）のカウンター３のラッチ３１の入力端子と、複数の遅延素子５１のうちの初段の遅延素子５１の入力端子とに、それぞれ、入力される。また、被測定信号は、前述したように各遅延素子５１で遅延され、別の各カウンター３のラッチ３１の入力端子に入力される。
【０２３１】
これにより、各カウンター３のラッチ３１の入力端子には、周波数が同一で位相の異なる被測定信号（Ｄ０〜Ｄ３１）が入力される。ループ回路５８のループを１回、巡回させることにより、周波数が同一で位相の異なる３２個の被測定信号が得られる。また、本実施形態では、ループ回路５８のループを４回、巡回させることにより、周波数が同一で位相の異なる１２８個（半周期を１個とした場合の個数）の被測定信号が得られる。なお、遅延回路繰り返し回数は、前述したように任意に設定することが可能であり、ループ回路５８のループをＮ回（Ｎは、１以上の整数）、巡回させることにより、周波数が同一で位相の異なる（３２×Ｎ）個の被測定信号が得られる。
【０２３２】
以降の動作については、説明を省略するが、加算器４から出力された信号は、デジタルフィルター６に入力される。
【０２３３】
次に、デジタルフィルター６では、第１実施形態で説明した処理が行われ、デジタルフィルター６からレシプロカルカウント値の総和（移動平均値）を示す信号が出力される。
【０２３４】
次に、デジタルフィルター６から出力された信号は、サンプリングレート変換回路５００で処理が行われ、サンプリングレート（周波数）が変換され、そのサンプリングレート変換回路５００から出力される。
【０２３５】
なお、上記では、遅延回路５０の遅延回路繰り返し回数を「４」とした場合について説明したが、遅延回路繰り返し回数をより多くすることで、精度を向上させることができる。すなわち、同等の回路規模の回路に比べて、精度を高くすることができる。
【０２３６】
次に、サンプリングレート変換回路５００について説明する。
図８に示すように、サンプリングレート変換回路５００は、周波数デルタシグマ変調されたデルタシグマ変調信号をフィルター処理して得られるフィルター出力値（デジタルフィルター６から出力される信号）のサンプリングレート（サンプリング周波数）を変換する回路である。サンプリングレート変換回路５００は、前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部５０１と、前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部５０２とを備えている。また、サンプリング部５０２は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力する。
【０２３７】
これにより、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター６により、ノイズ成分を低減することができ、精度を向上させることができる。以下、具体的に説明する。
【０２３８】
サンプリングレート変換回路５００は、デジタルフィルター６から出力されるフィルター出力値のサンプリングレート（サンプリング周波数）を変換する機能を有している。
【０２３９】
すなわち、サンプリングレート変換回路５００は、フィルター出力値の出力タイミングにおいて、その出力タイミングの直前の区間に対応するフィルター出力値を求める。そして、サンプリングタイミングにおいて、そのサンプリングタイミングの直前の区間における占有時間で重み付けしたフィルター出力値の和を、サンプリング値として求める。
【０２４０】
以下、サンプリングレート変換回路５００が行うサンプリングレートを変換する処理について、具体的に１例を挙げて説明する。
【０２４１】
フィルター出力値の出力タイミングの周波数（以下、「フィルター出力周波数（フィルター出力レート）」とも言う）をｆａ、サンプリングタイミングに基づくサンプリング周波数（サンプリングレート）をｆｂとしたとき、ｆａ＞ｆｂの場合と、ｆａ＜ｆｂの場合とに分けて説明する。
【０２４２】
（ｆａ＞ｆｂの場合）
まず、「フィルター出力値の出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも高い」と設定した場合について説明する。
【０２４３】
ｆａ＞ｆｂとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が高い」と固定されることで、各場合分けが簡易になる。
【０２４４】
図９に示すように、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、前記ｓ１は、下記（１）式で表される。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（１）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【０２４５】
また、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、前記ｔ２と前記ｔ３との間に、２つの前記出力タイミングがあり、前記２つの出力タイミングをｔｃおよびｔｄ（但し、ｔｃ＜ｔｄ）とし、前記ｔｃにおける前記フィルター出力値をＹｃ、前記ｔｄにおける前記フィルター出力値をＹｄ、前記ｔｄの次の前記出力タイミングにおける前記フィルター出力値をＹｅ、前記ｔ３における前記サンプリング値をｓ３としたとき、前記ｓ３は、下記（２）式で表される。
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ  ・・・（２）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。  
【０２４６】
以下、具体的に説明する。
図９に示すように、まず、フィルター出力値の出力タイミングを、順次、ｔａ、ｔｂ、ｔｃ、ｔｄ、ｔｅ、ｔｆとする。
【０２４７】
また、フィルター出力値を、順次、Ｙａ、Ｙｂ、Ｙｃ、Ｙｄ、Ｙｅ、Ｙｆとする。
また、サンプリングタイミングを、順次、ｔ０、ｔ１、ｔ２、ｔ３、ｔ４とする。
また、サンプリング値を、順次、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４とする。
【０２４８】
このような場合、ｔ０とｔ１との間、ｔ１とｔ２との間、ｔ３とｔ４との間には、それぞれ、１つの出力タイミングがあるので、ｓ１、ｓ２、ｓ４については、それぞれ、前記（１）式が適用される。
【０２４９】
また、ｔ２とｔ３との間には、２つの出力タイミングがあるので、ｓ３については、前記（２）式が適用される。
【０２５０】
すなわち、各サンプリング値ｓ１、ｓ２、ｓ３、ｓ４は、それぞれ、下記のように表される。
【０２５１】
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ
ｓ２＝（ｔｂ−ｔ１）Ｙｂ＋（ｔ２−ｔｂ）Ｙｃ
ｓ３＝（ｔｃ−ｔ２）Ｙｃ＋（ｔｄ−ｔｃ）Ｙｄ＋（ｔ３−ｔｄ）Ｙｅ
ｓ４＝（ｔｅ−ｔ３）Ｙｅ＋（ｔ４−ｔｅ）Ｙｆ
【０２５２】
ここで、（ｔａ−ｔ０）、（ｔ１−ｔａ）、（ｔｂ−ｔ１）、（ｔ２−ｔｂ）、（ｔｃ−ｔ２）、（ｔｄ−ｔｃ）、（ｔ３−ｔｄ）、（ｔｅ−ｔ３）、（ｔ４−ｔｅ）が重み付け係数であり、この重み付け係数は、重み付け係数生成部５０１により求められる。そして、サンプリング部５０２は、前記サンプリング値ｓ１〜ｓ４を求め、出力する。すなわち、サンプリング部５０２は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値ｓ１〜ｓ４として出力する。
【０２５３】
ここで、前記「不感期間無く」の「不感期間」とは、カウントを行わない期間を言う。また、「無く」とは、実質的にないことであり、カウント漏れが無いのであれば、例えば、１％程度の不感期間はあってもよい。
【０２５４】
（ｆａ＜ｆｂの場合）
次に、「フィルター出力値の前記出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも低い」と設定した場合について説明する。
【０２５５】
ｆａ＜ｆｂとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が低い」と固定されることで、各場合分けが簡易になる。
【０２５６】
図１０に示すように、隣り合う２つの前記サンプリングタイミングをｔ０およびｔ１（但し、ｔ０＜ｔ１）とし、前記ｔ０と前記ｔ１との間に、１つの前記出力タイミングがあり、前記１つの出力タイミングをｔａとし、前記ｔａにおける前記フィルター出力値をＹａ、前記ｔａの次の前記出力タイミングにおける前記フィルター出力値をＹｂ、前記ｔ１における前記サンプリング値をｓ１としたとき、前記ｓ１は、下記（３）式で表される。
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ  ・・・（３）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
【０２５７】
また、隣り合う２つの前記サンプリングタイミングをｔ２およびｔ３（但し、ｔ２＜ｔ３）とし、前記ｔ２と前記ｔ３との間に、前記出力タイミングがなく、前記ｔ３よりも後の前記出力タイミングにおける前記フィルター出力値をＹｃ、前記ｔ３における前記サンプリング値をｓ３としたとき、前記ｓ３は、下記（４）式で表される。
ｓ３＝（ｔ３−ｔ２）Ｙｃ  ・・・（４）
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。  
【０２５８】
以下、具体的に説明する。
図１０に示すように、まず、フィルター出力値の出力タイミングを、順次、ｔａ、ｔｂ、ｔｃ、ｔｄとする。
【０２５９】
また、フィルター出力値を、順次、Ｙａ、Ｙｂ、Ｙｃ、Ｙｄとする。
また、サンプリングタイミングを、順次、ｔ０、ｔ１、ｔ２、ｔ３、ｔ４とする。
また、サンプリング値を、順次、ｓ０、ｓ１、ｓ２、ｓ３、ｓ４とする。
【０２６０】
このような場合、ｔ０とｔ１との間、ｔ１とｔ２との間、ｔ３とｔ４との間には、それぞれ、１つの出力タイミングがあるので、ｓ１、ｓ２、ｓ４については、それぞれ、前記（３）式が適用される。
【０２６１】
また、ｔ２とｔ３との間には出力タイミングがないので、ｓ３については、前記（４）式が適用される。
【０２６２】
すなわち、各サンプリング値ｓ１、ｓ２、ｓ３、ｓ４は、それぞれ、下記のように表される。
【０２６３】
ｓ１＝（ｔａ−ｔ０）Ｙａ＋（ｔ１−ｔａ）Ｙｂ
ｓ２＝（ｔｂ−ｔ１）Ｙｂ＋（ｔ２−ｔｂ）Ｙｃ
ｓ３＝（ｔ３−ｔ２）Ｙｃ
ｓ４＝（ｔｃ−ｔ３）Ｙｃ＋（ｔ４−ｔｃ）Ｙｄ
【０２６４】
ここで、（ｔａ−ｔ０）、（ｔ１−ｔａ）、（ｔｂ−ｔ１）、（ｔ２−ｔｂ）、（ｔ３−ｔ２）、（ｔｃ−ｔ３）、（ｔ４−ｔｃ）が重み付け係数であり、この重み付け係数は、重み付け係数生成部５０１により求められる。そして、サンプリング部５０２は、前記サンプリング値ｓ１〜ｓ４を求め、出力する。すなわち、サンプリング部５０２は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値ｓ１〜ｓ４として出力する。
【０２６５】
なお、ｆａ＝ｆｂの場合は、ｆａ＞ｆｂの場合と、ｆａ＜ｆｂの場合とのいずれか一方に含めて処理することが可能である。
【０２６６】
以上のような第４実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
【０２６７】
また、遅延回路５０を設けることにより、同等の精度を達成する場合において、回路規模を小さくすることができる。すなわち、ループ回路５８のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。
【０２６８】
また、サンプリングレート変換回路５００により、不感期間無く漏れずにカウントする効果を破綻させないようにし、１次のノイズシェーピング効果を保つことができる。これにより、ノイズを高周波側に効果的にシフトすることができる。これによって、デジタルフィルター６により、ノイズ成分を低減することができ、精度を向上させることができる。
【０２６９】
以下に、サンプリングレート変換回路５００により精度を向上させることができる理由を説明する。
【０２７０】
まず、周波数デルタシグマ変調器から出力される信号（以下、「ＤＳＭ信号（Delta Sigma Modulation信号）」と言う）は、所定のゲートタイムで不感期間無く繰り返しカウント（サンプリング）を行った際に得られるカウント値の列（データ列）に相当する。この場合に得られるカウント値に含まれる雑音は、ノイズシェーピング効果により高周波帯域に移動する。このため、ＤＳＭ信号から高周波を除去することにより、被測定信号成分を精度良く抽出することが可能となる。このような周波数デルタシグマ変調器を備えるカウンターは、サンプリングレート（サンプリング周波数）を高くするほど、分解能が向上する等の特徴を有する。
【０２７１】
ここで、前記ノイズシェーピング効果を得るには、カウントに不感期間が無いことが必要である。すなわち、カウント漏れが生じると、ノイズシェーピング効果を得ることができない。このカウント漏れは、外乱として観測される。
【０２７２】
したがって、サンプリングレートを変換する場合、変換前のデータ列と、変換後のデータ列とは、比例している（線形である）ことが必要である。すなわち、カウント漏れ、２重カウント等による不要なデータの混入等がないようにする必要がある。サンプリングレート変換回路５００では、前記の要件を満足しており、このため、前述した効果を得ることができる。
【０２７３】
＜物理量センサーの実施形態＞
図１１は、本発明の物理量センサーの１例である加速度センサーの実施形態における検出部の内部構造を示す図である。図１２は、図１１中のＡ−Ａ線での断面図である。
【０２７４】
以下、物理量センサーの１例である加速度センサーの実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０２７５】
図１１および図１２に示すように、本実施形態の加速度センサー１００（物理量センサー）は、振動に関する物理量の１例である加速度を検出する検出部２００と、検出部２００から出力された被測定信号が入力されるレシプロカルカウント値生成回路１（レシプロカルカウント値生成回路１については、図１等を参照）とを備えている。検出部２００とレシプロカルカウント値生成回路１とは電気的に接続されている。なお、レシプロカルカウント値生成回路１については、既に説明したので、その説明は省略する。
【０２７６】
検出部２００は、平板状のベース部２１０と、ベース部２１０に継ぎ手部２１１を介して接続された略矩形平板状の可動部２１２と、ベース部２１０と可動部２１２とに掛け渡された物理量検出素子の１例である加速度検出素子２１３と、少なくとも上記各構成要素を内部に収納するパッケージ２２０とを備えている。
【０２７７】
この検出部２００は、外部端子２２７、２２８、内部端子２２４、２２５、外部接続端子２１４ｅ、２１４ｆ、接続端子２１０ｂ、２１０ｃ等を経由して加速度検出素子２１３の励振電極に印加される駆動信号によって、加速度検出素子２１３の振動梁２１３ａ、２１３ｂが所定の周波数で発振（共振）する。そして、検出部２００は、加わる加速度に応じて変化する加速度検出素子２１３の共振周波数を被測定信号（検出信号）として出力する。
【０２７８】
この被測定信号は、レシプロカルカウント値生成回路１に入力され、レシプロカルカウント値生成回路１は、前記実施形態で説明したように動作する。
【０２７９】
また、検出部２００の数は、本実施形態では１つであるが、これに限らず、例えば、２つ、または３つでもよい。検出部２００を３つ設け、各検出部２００の検出軸を互いに直交（交差）させることにより、互いに直交する３つの検出軸のそれぞれの軸方向の加速度を検出することが可能である。
【０２８０】
以上のような加速度センサー１００によっても、その加速度センサー１００が備えるレシプロカルカウント値生成回路１は、前述した実施形態と同様の効果を発揮することができる。これにより、加速度センサー１００は、加速度を精度良く検出することができる。
【０２８１】
以上、本発明のデジタルフィルター、レシプロカルカウント値生成回路および物理量センサーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。
【０２８２】
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
【０２８３】
また、前記実施形態では、物理量センサーとして、加速度センサーを例に挙げて説明したが、本発明では、物理量センサーは、物理量の変化を周波数変化として検出することが可能なものであれば、これに限定されず、この他、例えば、質量センサー、超音波センサー、角加速度センサー、容量センサー等が挙げられる。
【０２８４】
また、本発明の物理量センサーは、例えば、傾斜計、地震計、ナビゲーション装置、姿勢制御装置、ゲームコントローラー、携帯電話、スマートフォン、デジタルスチルカメラ等の各種の電子機器や、自動車等の各種の移動体等に適用することが可能である。すなわち、本発明では、本発明の物理量センサーを備えた電子機器、本発明の物理量センサーを備えた移動体等を提供することが可能である。
【符号の説明】
【０２８５】
１…レシプロカルカウント値生成回路、３…カウンター、４…加算器、９…エッジ検出部、１０…レシプロカルカウント値生成部、１１…カウンター、１２…遅延素子、１３…ラッチ、１４…ラッチ、１７…ラッチ、１８…ラッチ、１９…数え上げ部、２０…カウンター、２１…ラッチ、２２…ラッチ、２３…排他的論理和回路、２４…ラッチ、２５…乗算器、２６…ラッチ、２７…加算器、３０…カウンター、３１…ラッチ、３１０…ラッチ回路、３２…ラッチ、３３…排他的論理和回路、５０…遅延回路、５１…遅延素子、５２…スイッチ、５２０…選択部、５３…インバーター、５４…カウンター、５５…マルチプレクサー、５６…排他的論理和回路、５７…論理積回路、５８…ループ回路、５９…巡回数制御回路、５００…サンプリングレート変換回路、５０１…重み付け係数生成部、５０２…サンプリング部、６…デジタルフィルター、６１…移動平均フィルター、６１１…シフトレジスター、６１２…減算器、６２…移動平均フィルター、６２１…加算器、６２２…シフトレジスター、６２３…減算器、６３…移動平均フィルター、６３１…加算器、６３２…シフトレジスター、６３３…減算器、６４…移動平均フィルター、６４１…加算器、６４２…シフトレジスター、６４３…減算器、６５…移動平均フィルター、６５１…加算器、６５２…シフトレジスター、６５３…減算器、６６…加算器、６７…加算器、９１…遅延素子、９２…排他的論理和回路、１００…加速度センサー、１１０…カウンター、１１１…第１のカウント部、１１２…第２のカウント部、１１３…インバーター、１４１…ラッチ、１４２…ラッチ、２００…検出部、２１０…ベース部、２１０ｂ…接続端子、２１０ｃ…接続端子、２１１…継ぎ手部、２１２…可動部、２１３…加速度検出素子、２１３ａ…振動梁、２１３ｂ…振動梁、２１４ｅ…外部接続端子、２１４ｆ…外部接続端子、２２０…パッケージ、２２４…内部端子、２２５…内部端子、２２７…外部端子、２２８…外部端子、３３０…排他的論理和回路
【図１】
2018101870.tif 000003
【図２】
2018101870.tif 000004
【図３】
2018101870.tif 000005
【図４】
2018101870.tif 000006
【図５】
2018101870.tif 000007
【図６】
2018101870.tif 000008
【図７】
2018101870.tif 000009
【図８】
2018101870.tif 000010
【図９】
2018101870.tif 000011
【図１０】
2018101870.tif 000012
【図１１】
2018101870.tif 000013
【図１２】
2018101870.tif 000014