(57)【要約】【課題】層間絶縁膜にＢＰＳＧを用いて、バリアメタルにＴｉＮを用いる際に、クラックや剥離の発生を防止して、閾値電圧Ｖｔｈ変動を抑制できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】トレンチゲート構造の縦型ＭＯＳＦＥＴは、第１導電型の炭化珪素基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域７と、トレンチ１８と、ゲート電極１０と、層間絶縁膜１１と、バリア層１２と、コンタクト電極１３と、第１電極１４と、第２電極１５と、を備える。バリア層１２はＴｉＮからなり、バリア層１２の膜厚は１０〜８０ｎｍである。また、層間絶縁膜１１は、ノンドープシリケートガラスとホウ素リンシリケートガラスの積層膜からなる。【選択図】図１
2018182032.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素基板と、
前記炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記層間絶縁膜を被覆するバリア層と、
前記第１半導体領域および前記第２半導体層に接するコンタクト電極と、
前記バリア層および前記コンタクト電極と接する第１電極と、
前記炭化珪素基板の裏面に設けられた第２電極と、
を備え、
前記バリア層はＴｉＮからなり、前記バリア層の膜厚は１０〜８０ｎｍであり、
前記層間絶縁膜は、ノンドープシリケートガラスとホウ素リンシリケートガラスの積層膜からなることを特徴とする炭化珪素半導体装置。
【請求項２】
前記バリア層の膜厚は２０〜７０ｎｍであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ホウ素リンシリケートガラスのホウ素濃度は６〜７．５ｍｏｌ％であり、
前記ホウ素リンシリケートガラスのリン濃度は１〜３ｍｏｌ％であり、
前記ノンドープシリケートガラスの膜厚は４０〜２００ｎｍであり、
前記ホウ素リンシリケートガラスの膜厚は２００〜１０００ｎｍであることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記バリア膜は、前記コンタクト電極が前記第１半導体領域および前記第２半導体層と接する領域と、前記第１電極が前記ゲート電極と接する領域を除いた領域に形成されていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
【請求項５】
第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記ゲート電極を被覆する層間絶縁膜を形成する第６工程と、
前記層間絶縁膜を被覆するバリア層を形成する第７工程と、
前記第１半導体領域および前記第２半導体層に接するコンタクト電極を形成する第８工程と、
前記バリア層および前記コンタクト電極と接する第１電極を形成する第９工程と、
前記炭化珪素基板の裏面に第２電極を形成する第１０工程と、
を含み、
前記第７工程では、ＴｉＮから膜厚１０〜８０ｎｍの前記バリア層を形成し、
前記第６工程では、前記層間絶縁膜を、ノンドープシリケートガラスとホウ素リンシリケートガラスの積層膜から形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記第７工程を行った後、前記第８工程を行い、
前記第８工程では、前記コンタクト電極を形成する際に熱処理を行うことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、前記ホウ素リンシリケートガラスのガラス転位温度より高いことを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
【０００３】
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
【０００４】
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
【０００５】
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ型ベース層６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型ドリフト層２、ｎ型電流拡散領域５およびｐ型ベース層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００６】
ｎ型電流拡散領域５には、トレンチ１８の底面全体を覆うように第２ｐ+型領域４が選択的に設けられている。第２ｐ型領域４は、ｎ-型ドリフト領域２に達しない深さで設けられている。また、ｎ型電流拡散領域５には、隣り合うトレンチ１８間（メサ部）に、第１ｐ+型領域３が選択的に設けられている。第１ｐ+型領域３は、ｐ型ベース層６に接し、かつｎ-型ドリフト領域２に達しない深さで設けられている。符号７、８、９、１０、１１、１２、１３、１４、１５は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、バリアメタル、コンタクト電極、ソース電極およびドレイン電極である。
【０００７】
ここで、層間絶縁膜１１は、ソース電極１４をゲート電極１０と電気的に絶縁するために設けられる。例えば、層間絶縁膜１１は、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ホウ素リンシリケートガラス）を用いて形成される。ＢＰＳＧを用いると熱処理により上部が丸くなり、Ａｌ（アルミニウム）−Ｓｉ（シリコン）合金からなるソース電極１４との被覆性がよくなる。
【０００８】
また、バリアメタル１２は、ソース電極１４からゲート電極１０側への金属原子の拡散を防止するために設けられている。例えば、バリアメタル１２として、ＴｉＮを用いることで、コンタクト電極１３のＮｉ（ニッケル）シリサイドを形成する際に、Ｎｉがｎ+型ソース領域７等のｎ型領域に侵入することを防止する。また、ＴｉＮは、Ｎｉシリサイドを形成する際の高温や熱またはＴｉ膜のエッチングのプラズマがゲート絶縁膜９に影響を与えることを防止する。ソース電極１４は、Ａｌ−Ｓｉ合金、Ｔｉ膜からなる。Ｔｉは、水素（Ｈ）を吸蔵する金属であるため、Ｔｉにより、外部からの水素イオンの悪影響により閾値電圧Ｖｔｈが変動することを防止できる。
【０００９】
ここで、層間絶縁膜１１として、ＢＰＳＧを用いて、バリアメタルにＴｉＮを用いる技術がある（例えば、特許文献１参照）。ＴｉＮにより、ＢＰＳＧのホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）等がソースコンタクト面を汚染することを防止し、さらに、コンタクト電極に用いられるＡｌ−Ｓｉ−Ｔｉ合金の成分が層間絶縁膜に侵入することを防止している。
【００１０】
また、層間絶縁膜上にＴｉＮからなる赤外線吸収膜を形成する技術がある（例えば、特許文献２参照）。ここでは、赤外線を吸収するため、赤外線吸収膜の膜厚を１０ｎｍ以上として、クラックが生じないように膜厚を３００ｎｍ以下としている。また、層間絶縁膜として、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）とＢＰＳＧからなる多層膜を用いて、バリアメタルにＴｉＮを用いる技術がある（例えば、特許文献３参照）。ここでは、ＴｉＮからなるバリアメタル膜を厚さ１００ｎｍで形成し、ＮＳＧからなる第１層間絶縁膜を厚さ２００ｎｍで形成し、第１層間絶縁膜上に、例えばリン濃度２．７ｗｔ％およびボロン濃度３．６ｗｔ％のＢＰＳＧからなる第２層間絶縁膜を厚さ７００ｎｍで形成している。また、滑らかなリフロー形状を得るため、層間絶縁膜として、ＢＰＳＧを用いて、ＢＰＳＧ中の酸化ホウ素（Ｂ2Ｏ3）と五酸化燐（Ｐ2Ｏ5）の総和の含有率を８〜１５ｍｏｌ％の範囲とする技術がある（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１６−８６０６４号公報
【特許文献２】特許５８８５２８４号公報
【特許文献３】特開２０１３−２３２５６０号公報
【特許文献４】特開２００２−７６３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで、トレンチゲート構造の縦型ＭＯＳＦＥＴでは、上述のようにセルピッチを狭くすることができる。この場合、層間絶縁膜１１を平坦化して、被覆性をよくするため、層間絶縁膜１１として、ＢＰＳＧが用いられる。しかしながら、バリアメタル１２にＴｉＮを用いると、ＢＰＳＧとＴｉＮの熱膨張係数が異なるため、コンタクト電極１３をシリサイド化のために加熱すると、ＴｉＮの変形にＢＰＳＧの変形がついて行けず、ＢＰＳＧに裂け目やひび割れ等のクラックや剥離が生じてしまう。上述の特許文献１、２では、コンタクト電極１３の加熱でＢＰＳＧが変形することを考慮していないため、ＢＰＳＧにクラックや剥離が生じる可能性がある。クラックや剥離が生じるとソース電極１４とゲート電極１０との絶縁性が悪くなり、閾値電圧Ｖｔｈ変動が生じ半導体装置の特性が悪化する。
【００１３】
また、ＴｉＮの膜厚を薄くすると、ＴｉＮの変形が少なくなり、ＢＰＳＧがＴｉＮの変形に追従できクラックの発生を防止できる。また、ＴｉＮをバリアメタル１２に用いない場合でもＢＰＳＧのクラックや剥離の発生を防止できる。しかし、この場合、ＴｉＮが薄い、または、ＴｉＮがないため、Ｎｉシリサイドを形成する際の高温や熱またはＴｉ膜のエッチングのプラズマがゲート絶縁膜９に影響を与えることにより、閾値電圧Ｖｔｈ変動が生じ半導体装置の特性が悪化する。
【００１４】
この発明は、上述した従来技術による問題点を解消するため、層間絶縁膜にＢＰＳＧを用いて、バリアメタルにＴｉＮを用いる際に、クラックや剥離の発生を防止して、閾値電圧Ｖｔｈ変動を抑制できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層が設けられる。前記第２半導体層の内部に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極を被覆する層間絶縁膜が設けられる。前記層間絶縁膜を被覆するバリア層が設けられる。前記第１半導体領域および前記第２半導体層に接するコンタクト電極が設けられる。前記バリア層および前記コンタクト電極と接する第１電極が設けられる。前記炭化珪素基板の裏面に第２電極が設けられる。前記バリア層はＴｉＮからなり、前記バリア層の膜厚は１０〜８０ｎｍであり、前記層間絶縁膜は、ノンドープシリケートガラスとホウ素リンシリケートガラスの積層膜からなる。
【００１６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記バリア層の膜厚は２０〜７０ｎｍであることを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ホウ素リンシリケートガラスのホウ素濃度は６〜７．５ｍｏｌ％であり、前記ホウ素リンシリケートガラスのリン濃度は１〜３ｍｏｌ％であり、前記ノンドープシリケートガラスの膜厚は４０〜２００ｎｍであり、前記ホウ素リンシリケートガラスの膜厚は２００〜１０００ｎｍであることを特徴とする。
【００１８】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記バリア膜は、前記コンタクト電極が前記第１半導体領域および前記第２半導体層と接する領域と、前記第１電極が前記ゲート電極と接する領域を除いた領域に形成されていることを特徴とする。
【００１９】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記ゲート電極を被覆する層間絶縁膜を形成する第６工程を行う。次に、前記層間絶縁膜を被覆するバリア層を形成する第７工程を行う。次に、前記第１半導体領域および前記第２半導体層に接するコンタクト電極を形成する第８工程を行う。次に、前記バリア層および前記コンタクト電極と接する第１電極を形成する第９工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第１０工程を行う。前記第７工程では、ＴｉＮから膜厚１０〜８０ｎｍの前記バリア層を形成する。また、前記第６工程では、前記層間絶縁膜を、ノンドープシリケートガラスとホウ素リンシリケートガラスの積層膜から形成する。
【００２０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第７工程を行った後、前記第８工程を行い、前記第８工程では、前記コンタクト電極を形成する際に熱処理を行うことを特徴とする。
【００２１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理の温度は、前記ホウ素リンシリケートガラスのガラス転位温度より高いことを特徴とする。
【００２２】
上述した発明によれば、バリアメタルとして膜厚が１０〜８０ｎｍであるＴｉＮ膜が設けられる。１０ｎｍ以上であることにより、高温、照射光およびプラズマがゲート絶縁膜に影響を与えることを防止でき、シリサイド化する工程で、ｎ型領域にＮｉが侵入することを防止できる。また、１００ｎｍ以下とすることにより、ＢＰＳＧにクラックが発生することを防止できる。このため、閾値電圧Ｖｔｈ変動が生じず半導体装置の特性が悪化しないようにできる。また、層間絶縁膜は、ＰＳＧ、ＢＰＳＧが順に積層されている。これによりＡｌ−Ｓｉからなるソース電極との被覆性がよくなる。
【発明の効果】
【００２３】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、層間絶縁膜にＢＰＳＧを用いて、バリアメタルにＴｉＮを用いる際に、クラックや剥離の発生を防止して、閾値電圧Ｖｔｈ変動を抑制できるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造方法の一部の工程の概要を示すフローチャートである。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図９】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図１０】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。
【図１１】ＴｉＮ膜厚とＶｔｈ変動、クラックの関係を示す表である。
【図１２】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ型ベース層６側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
【００２７】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板：第１導電型の炭化珪素基板）１上にｎ-型ドリフト領域（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース層６、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ+型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ-型ドリフト領域２のソース側（ソース電極１４側）の表面層には、ｐ型ベース層６に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）５が設けられている。ｎ型電流拡散領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
【００２８】
ｎ型電流拡散領域５の内部には、第１ｐ+型領域３と第２ｐ+型領域４がそれぞれ選択的に設けられている。第２ｐ+型領域４は、トレンチ１８の底面および底面コーナー部を覆うように設けられている。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。第２ｐ+型領域４は、ｐ型ベース層６とｎ型電流拡散領域５との界面よりもドレイン側に深い位置から、ｎ型電流拡散領域５とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第２ｐ+型領域４を設けることで、トレンチ１８の底面付近に、第２ｐ+型領域４とｎ型電流拡散領域５との間のｐｎ接合を形成することができる。
【００２９】
第１ｐ+型領域３は、隣り合うトレンチ１８間（メサ部）に、第２ｐ+型領域４と離して、かつｐ型ベース層６に接するように設けられている。第１ｐ+型領域３は、その一部をトレンチ１８側に延在させて部分的に第２ｐ+型領域４と接していてもよい。また、第１ｐ+型領域３は、ｐ型ベース層６とｎ型電流拡散領域５との界面から、ｎ型電流拡散領域５とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第１ｐ+型領域３を設けることで、隣り合うトレンチ１８間において、トレンチ１８の底面よりもドレイン側に深い位置に、第１ｐ+型領域３とｎ型電流拡散領域５との間のｐｎ接合を形成することができる。このように第１ｐ+型領域３と第２ｐ+型領域４と、ｎ型電流拡散領域５とでｐｎ接合を形成することで、ゲート絶縁膜９のトレンチ１８底面の部分に高電界が印加されることを防止することができる。
【００３０】
ｐ型ベース層６の内部には、互いに接するようにｎ+型ソース領域７およびｐ+型コンタクト領域８がそれぞれ選択的に設けられている。ｐ+型コンタクト領域８の深さは、例えばｎ+型ソース領域７よりも深くてもよい。
【００３１】
トレンチ１８は、基体おもて面からｎ+型ソース領域７およびｐ型ベース層６を貫通してｎ型電流拡散領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。
【００３２】
炭化珪素基体１００のおもて面側の全面に、ゲート電極１０を覆うように設けられた層間絶縁膜１１が設けられている。層間絶縁膜１１として、例えば、ＰＳＧ、ＢＰＳＧが順に積層されている。ＢＰＳＧにおける、Ｂ濃度は、例えば、６〜７．５ｍｏｌ％であり、Ｐ濃度は、例えば１〜３ｍｏｌ％である。また、ＰＳＧの膜厚は４０〜２００ｎｍであり、ＢＰＳＧの膜厚は２００〜１０００ｎｍである。ＢＰＳＧに含まれるＢやＰが炭化珪素基体１００に侵入しないようにするため、ＢＰＳＧの下側（ドレイン電極１５側）にＰＳＧが設けられる。
【００３３】
層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接し、ｎ+型ソース領域７およびｐ+型コンタクト領域８と電気的に接続されるコンタクト電極１３が設けられている。コンタクト電極１３は、Ｎｉをシリサイド化することで形成される。また、コンタクトホール代わりにトレンチコンタクトを設けて、トレンチコンタクトの側壁でｎ+型ソース領域７と接し、トレンチコンタクトの底面でｐ+型コンタクト領域８と接する構成にしてもよい。
【００３４】
炭化珪素基体１００のおもて面側で、コンタクト電極１３がｐ+型コンタクト領域８およびｐ型ベース層６と接する領域と、ソース電極１４がゲート電極１０と接する領域（不図示）を除いた領域にＴｉＮ膜１２ａが設けられる。ＴｉＮ膜１２ａは膜厚が１０〜８０ｎｍである。なお、ＴｉＮ膜１２ａは膜厚が２０〜７０ｎｍの場合がより好ましい。
【００３５】
ＴｉＮ膜１２ａ上およびコンタクト電極１３上に、Ｔｉ、ＴｉＮ、Ｔｉが順に堆積されたＴｉ／ＴｉＮ／Ｔｉ膜１２ｂが設けられる。ＴｉＮ膜１２ａとＴｉ／ＴｉＮ／Ｔｉ膜１２ｂとで、バリアメタル１２が構成される。バリアメタル１２は、ソース電極１４と層間絶縁膜１１との間に、例えばソース電極１４からゲート電極１０側への金属原子の拡散を防止するために設けられている。
【００３６】
ここで、ＴｉＮ膜１２ａの膜厚を１０ｎｍ以上とすることで、コンタクト電極１３のＮｉをシリサイド化する工程での高温や照射光の影響を受けず、さらに、Ｔｉ／ＴｉＮ／Ｔｉ膜１２ｂを形成する際のＴｉエッチング工程でのプラズマの影響を受けない。このため、高温、照射光およびプラズマがゲート絶縁膜９に影響を与えることを防止できる。また、コンタクト電極１３のＮｉをシリサイド化する工程で、ｎ型領域にＮｉが侵入することを防止できる。このように、ＴｉＮ膜１２ａの膜厚を１０ｎｍ以上とすることにより、閾値電圧Ｖｔｈ変動が生じず半導体装置の特性が悪化しないようにできる。
【００３７】
また、ＴｉＮ膜１２ａの膜厚を１００ｎｍ以下とすることで、Ｎｉをシリサイド化する工程での温度におけるＴｉＮ膜１２ａの変形を、層間絶縁膜１１のＢＰＳＧにクラックが発生しない程度にすることができる。このため、ＢＰＳＧのクラックによる層間絶縁膜１１の絶縁性の低下を防止できる。このように、ＴｉＮ膜１２ａの膜厚を１００ｎｍ以下とすることにより、閾値電圧Ｖｔｈ変動が生じず半導体装置の特性が悪化しないようにできる。
【００３８】
ソース電極（第１電極）１４は、コンタクト電極１３を介してｎ+型ソース領域７およびｐ+型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１４は、例えば、Ｔｉ膜とＡｌ−Ｓｉ膜の２層構造とすることができる。Ａｌ−Ｓｉ膜は、例えば、１％割合でシリコンを含んだアルミニウム膜である。炭化珪素基体１００の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１５が設けられている。
【００３９】
また、実施の形態において、バリアメタル１２を含む層間絶縁膜１１間の間隔ｗ１は例えば、１〜３μｍ程度であり、バリアメタル１２を含む層間絶縁膜１１の幅ｗ２は例えば、２μｍ程度であり、バリアメタル１２を含む層間絶縁膜１１の高さｈは例えば、０．５〜１．５μｍ程度である。
【００４０】
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２は、実施の形態にかかる炭化珪素半導体装置の製造方法の一部の工程の概要を示すフローチャートである。図３〜１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型ドリフト層２をエピタキシャル成長させる。次に、エピタキシャル成長、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表面層にｎ型電流拡散領域５を形成し、ｎ型電流拡散領域５の内部に第１ｐ+型領域３および第２ｐ+型領域４を選択的に形成する。
【００４１】
次に、ｎ型電流拡散領域５上に、ｐ型ベース層６をエピタキシャル成長させる。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型ドリフト層２、ｎ型電流拡散領域５およびｐ型ベース層６を順に堆積した炭化珪素基体（半導体ウエハ）１００が形成される。
【００４２】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース層６の表面層にｎ+型ソース領域７を選択的に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース層６の表面層に、ｎ+型ソース領域７に接するようにｐ+型コンタクト領域８を選択的に形成する。ｎ+型ソース領域７とｐ+型コンタクト領域８との形成順序を入れ替えてもよい。イオン注入が全て終わった後に、活性化アニールを施す。活性化アニール温度は、例えば１５００℃から１９００℃で施すことが望ましい。活性化アニールの際には、表面に例えばＣ（カーボン）膜をスパッタ法などで形成してアニールすることが望ましい。
【００４３】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７、ｐ型ベース層６を貫通して、ｎ型電流拡散領域５の内部の第２ｐ+型領域４に達するトレンチ１８を形成する。トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。
【００４４】
以下、図２のフローチャートに従って説明する。次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する（ステップＳ１）。ゲート絶縁膜９は高温酸化（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。また、ゲート絶縁膜９形成後、ＰＯＡ（Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）を実施してもよい。ここまでの状態が図３に記載される。
【００４５】
次に、トレンチ１８に埋め込むように例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残すことでゲート電極１０を形成する（ステップＳ２）。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。層間絶縁膜１１を平坦化させるため、ポリシリコンを基体表部より内側に残すようにエッチングした方が好ましい。ここまでの状態が図４に記載される。
【００４６】
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面にＮＳＧ膜１１ａを例えば、厚さ２００ｎｍで成膜する（ステップＳ３）。次に、ＮＳＧ膜１１ａの全面にＢＰＳＧ膜１１ｂを例えば、厚さ６００ｎｍで成膜する（ステップＳ４）。ＢＰＳＧ膜１１ｂは、Ｎｉをシリサイド化する際の温度でリフローする不純物濃度で形成する。例えば、Ｂ濃度を、６〜７．５ｍｏｌ％、Ｐ濃度を、１〜３ｍｏｌ％で形成する。ここまでの状態が図５に記載される。次に、例えば９７０℃、２０分の熱処理を行う（ステップＳ５）。次に、ＮＳＧ膜１１ａ、ＢＰＳＧ膜１１ｂおよびゲート絶縁膜９をパターニングしてコンタクトホールを開口する（ステップＳ６）。これにより、ｎ+型ソース領域７およびｐ+型コンタクト領域８が露出する。また、ＮＳＧ膜１１ａ、ＢＰＳＧ膜１１ｂにより層間絶縁膜１１が形成される。ここまでの状態が図６に記載される。
【００４７】
次に、ＢＰＳＧ膜１１ｂの平担化を行うために、例えば９５０℃、３０分のリフロー処理を行う（ステップＳ７）。次に、炭化珪素基体１００のおもて面全面および層間絶縁膜１１にＴｉＮ膜１２ａを成膜する（ステップＳ８）。このように、Ｎｉをシリサイド化する工程における赤外線、プラズマの影響を遮断するため、シリサイド化する工程の前にＴｉＮ膜１２ａを成膜する。ここまでの状態が図７に記載される。
【００４８】
次に、ＴｉＮ膜１２ａをパターニングしてコンタクトホールを開口する（ステップＳ９）。これにより、ｐ+型コンタクト領域８が露出する。ここまでの状態が図８に記載される。次に、炭化珪素基体１００のおもて面全面および層間絶縁膜１１上に、コンタクト電極１３となるＮｉ膜を成膜する（ステップＳ１０）。次に、Ｎｉ膜をパターニングしてＮｉ膜をｐ+型コンタクト領域８上に残す。次に、Ｎｉ膜のシリサイド化のために、アニール処理を行う（ステップＳ１１）。これにより、コンタクト電極１３が形成される。このアニール処理は、ＢＰＳＧの上部を丸くするため、ＢＰＳＧガラス転位温度より高い温度、例えば９７５℃で行われる。ここまでの状態が図９に記載される。
【００４９】
次に、コンタクト電極１３およびＴｉＮ膜１２ａ上にＴｉ／ＴｉＮ／Ｔｉ膜１２ｂを順に成膜する（ステップＳ１２）。これにより、バリアメタル１２が形成される。次に、ソース電極１４としてＡｌ−Ｓｉ膜を成膜する（ステップＳ１３）。ここまでの状態が図１０に記載される。次に、ソース電極１４の上にパッシベーション膜としてポリイミド膜（不図示）を形成する（ステップＳ１３）。これにより、図２に示すフローチャートの処理は終了し、炭化珪素基体１００のおもて面が形成される。
【００５０】
次に、ｎ+型炭化珪素基板１の裏面には、ドレイン電極１５のコンタクト部にスパッタ蒸着などを用いてＮｉ膜、Ｔｉ膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極１５を形成する。
【００５１】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示す炭化珪素半導体装置が完成する。
【００５２】
以上、説明したように、実施の形態によれば、バリアメタルとして膜厚が１０〜８０ｎｍであるＴｉＮ膜が設けられる。１０ｎｍ以上であることにより、高温、照射光およびプラズマがゲート絶縁膜に影響を与えることを防止でき、シリサイド化する工程で、ｎ型領域にＮｉが侵入することを防止できる。また、１００ｎｍ以下とすることにより、ＢＰＳＧにクラックが発生することを防止できる。このため、閾値電圧Ｖｔｈ変動が生じず半導体装置の特性が悪化しないようにできる。また、層間絶縁膜は、ＰＳＧ、ＢＰＳＧが順に積層されている。これによりＡｌ−Ｓｉからなるソース電極との被覆性がよくなる。
【００５３】
図１１は、ＴｉＮ膜厚とＶｔｈ変動、クラックの関係を示す表である。図１１では、実施の形態の炭化珪素半導体装置を駆動して、閾値電圧Ｖｔｈ変動、ＢＰＳＧのクラックの有無を計測した結果である。図１１に示すように、ＴｉＮ膜厚がない場合やＴｉＮ膜厚が１００ｎｍ以上の場合、閾値電圧Ｖｔｈ変動が生じることがわかる。また、ＴｉＮ膜厚が１００ｎｍ以上の場合、ＢＰＳＧにクラックが生じることがわかる。この表より、層間絶縁膜にＢＰＳＧを用いる場合、ＴｉＮ膜厚を１０ｎｍ〜８０ｎｍにすることで、閾値電圧Ｖｔｈ変動およびクラックの発生を防止できる。
【００５４】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５５】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００５６】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  第１ｐ+型領域
４  第２ｐ+型領域
５  ｎ型電流拡散領域
６  ｐ型ベース層
７  ｎ+型ソース領域
８  ｐ+型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１１ａ  ＮＳＧ膜
１１ｂ  ＢＰＳＧ膜
１２  バリアメタル
１２ａ  ＴｉＮ膜
１２ｂ  Ｔｉ／ＴｉＮ／Ｔｉ膜
１３  コンタクト電極
１４  ソース電極
１５  ドレイン電極
１８  トレンチ
１００  炭化珪素基体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018182032.tif 000012
【図１１】
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【図１２】
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