(57)【要約】【課題】スナップバックを抑制することができる半導体装置、ＲＣ−ＩＧＢＴ及び半導体装置の製造方法を提供する。【解決手段】一実施の形態によれば、半導体装置１００は、第１主面及び第２主面を有する半導体基板１と、エミッタ電極４６と、ゲート配線４９及びコレクタ電極４３と、を備え、第１主面に平行な面内における一方向に延在した第１単位セル領域１０と、一方向に延在した第２単位セル領域２０と、を有し、第１単位セル領域１０及び第２単位セル領域２０の半導体基板１は、Ｎ−型ドリフト層３９と、Ｎ型ホールバリア層３８と、トレンチ電極１３と、Ｐ型ボディ層３６と、絶縁膜３５と、Ｎ型フィールドストップ層４１と、Ｐ＋型コレクタ層４２と、を有し、第２単位セル領域２０は、コレクタ層４２に嵌め込まれ一方向に延在したＮ型カソード層４７を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１主面及び第２主面を有する半導体基板と、
前記第１主面に設けられたエミッタ電極及びゲート配線と、
前記第２主面に設けられたコレクタ電極と、
を備え、
前記第１主面側から見たとき、前記第１主面に平行な面内における一方向に延在した第１単位セル領域と、前記一方向に延在した第２単位セル領域と、
を有し
前記第１単位セル領域及び前記第２単位セル領域の前記半導体基板は、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられ、前記一方向に延在した第１導電型のホールバリア層と、
前記ホールバリア層を、前記一方向に直交した他方向において両側から挟むように設けられ前記一方向に延在した１対のトレンチ電極と、
前記ホールバリア層よりも前記第１主面側に設けられ、前記一方向に延在し、前記エミッタ電極と接続した第２導電型のボディ層と、
前記トレンチ電極と、前記ドリフト層、前記ホールバリア層及び前記ボディ層との間に設けられた絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられ、前記コレクタ電極と接続した第２導電型のコレクタ層と、
を有し、
前記第１単位セル領域の前記トレンチ電極は、前記ゲート配線と接続し、
前記第２単位セル領域の前記トレンチ電極は、前記エミッタ電極と接続し、
前記第２単位セル領域の前記半導体基板は、前記コレクタ層に嵌め込まれ、前記一方向に延在し、前記コレクタ電極と前記フィールドストップ層とを接続する第１導電型のカソード層を有する半導体装置。
【請求項２】
前記カソード層は、前記第２単位セル領域の前記他方向における中心を通る線に沿って設けられた、
請求項１に記載の半導体装置。
【請求項３】
前記他方向における前記カソード層の長さは、前記第２単位セル領域の前記他方向における前記ホールバリア層の長さよりも小さい、
請求項１に記載の半導体装置。
【請求項４】
前記第２単位セル領域における前記トレンチ電極を、前記第１主面から前記第２主面へ向かう方向に投影した時に、前記カソード層は、前記コレクタ層に投影された前記トレンチ電極に囲まれた領域内に形成された、
請求項１に記載の半導体装置。
【請求項５】
前記第１単位セル領域及び前記第２単位セル領域は、前記他方向に交互に複数設けられ、
前記カソード層が設けられた前記第２単位セル領域と、
前記カソード層が設けられない前記第２単位セル領域と、
を有する、
請求項１に記載の半導体装置。
【請求項６】
前記第１単位セル領域の前記トレンチ電極の間において、前記ボディ層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
をさらに備え、
前記絶縁膜は、前記エミッタ層と、前記トレンチ電極との間にも設けられた、
請求項１に記載の半導体装置。
【請求項７】
前記ドリフト層よりも前記第１主面側に設けられ、前記一方向に延びた第２導電型のフローティング層をさらに備え、
前記ボディ層は、前記フローティング層より前記第１主面側にも設けられ、
前記トレンチ電極は、前記ホールバリア層及び前記ボディ層と、前記フローティング層との間に設けられ、
前記絶縁膜は、前記トレンチ電極と前記フローティング層との間に設けられた、
請求項１に記載の半導体装置。
【請求項８】
前記フローティング層の下端は、前記トレンチ電極の下端よりも前記第２主面側である、
請求項７に記載の半導体装置。
【請求項９】
前記ボディ層上に設けられた層間絶縁膜と、
をさらに備え、
前記エミッタ電極は、前記一方向に延びるように設けられ前記層間絶縁膜を貫通し前記ボディ層に到達したコンタクト溝を介して前記ボディ層に接続した、
請求項１に記載の半導体装置。
【請求項１０】
前記コンタクト溝の下方に設けられた第２導電型のラッチアップ防止層と、
前記エミッタ電極と前記ラッチアップ防止層との間に設けられた第２導電型のボディコンタクト層と、をさらに備えた、
請求項９に記載の半導体装置。
【請求項１１】
前記第１主面に直交する方向から見て、前記他方向における前記第１単位セル領域の長さと前記第２単位セル領域の長さは略等しい、
請求項１に記載の半導体装置。
【請求項１２】
第１主面及び第２主面を有する半導体基板と、
前記第１主面に設けられたエミッタ電極及びゲート配線と、
前記第２主面に設けられたコレクタ電極と、
を備え、
前記第１主面側から見たとき、前記第１主面に平行な面内における一方向に延在した第１単位セル領域と、前記一方向に延在した第２単位セル領域と、
を有し
前記第１単位セル領域及び前記第２単位セル領域の前記半導体基板は、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられ、前記一方向に延在した第１導電型のホールバリア層と、
前記ホールバリア層を、前記一方向に直交した他方向において両側から挟むように設けられ前記一方向に延在した１対のトレンチ電極と、
前記ホールバリア層よりも前記第１主面側に設けられ、前記一方向に延在し、前記エミッタ電極と接続した第２導電型のボディ層と、
前記トレンチ電極と、前記ドリフト層、前記ホールバリア層及び前記ボディ層との間に設けられた絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられ、前記コレクタ電極と接続した第２導電型のコレクタ層と、
を有し、
前記第１単位セル領域の前記トレンチ電極は、前記ゲート配線と接続し、
前記第２単位セル領域の前記トレンチ電極は、前記エミッタ電極と接続し、
前記第２単位セル領域の前記半導体基板は、前記コレクタ層に嵌め込まれ、前記一方向に延在し、前記コレクタ電極と前記フィールドストップ層とを接続する第１導電型のカソード層を有するＲＣ−ＩＧＢＴ。
【請求項１３】
前記カソード層は、前記第２単位セル領域の前記他方向における中心を通る線に沿って設けられた、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１４】
前記他方向における前記カソード層の長さは、前記第２単位セル領域の前記他方向における前記ホールバリア層の長さよりも小さい、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１５】
前記第２単位セル領域における前記トレンチ電極を、前記第１主面から前記第２主面へ向かう方向に投影した時に、前記カソード層は、前記コレクタ層に投影された前記トレンチ電極に囲まれた領域内に形成された、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１６】
前記第１単位セル領域及び前記第２単位セル領域は、前記他方向に交互に複数設けられ、
前記カソード層が設けられた前記第２単位セル領域と、
前記カソード層が設けられない前記第２単位セル領域と、
を有する、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１７】
前記第１単位セル領域の前記トレンチ電極の間において、前記ボディ層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
をさらに備え、
前記絶縁膜は、前記エミッタ層と、前記トレンチ電極との間にも設けられた、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１８】
前記ドリフト層よりも前記第１主面側に設けられ、前記一方向に延びた第２導電型のフローティング層をさらに備え、
前記ボディ層は、前記フローティング層より前記第１主面側にも設けられ、
前記トレンチ電極は、前記ホールバリア層及び前記ボディ層と、前記フローティング層との間に設けられ、
前記絶縁膜は、前記トレンチ電極と前記フローティング層との間に設けられた、
請求項１２に記載のＲＣ−ＩＧＢＴ。
【請求項１９】
前記フローティング層の下端は、前記トレンチ電極の下端よりも前記第２主面側である、
請求項１８に記載のＲＣ−ＩＧＢＴ。
【請求項２０】
第１主面及び第２主面を有する半導体基板における、前記第１主面に平行な面内における一方向に延在した第１単位セル領域と、
前記半導体基板に設けられ、前記一方向に延在した第２単位セル領域と、において、
前記半導体基板の前記第１主面側に、前記一方向に延びた第１導電型のホールバリア層を形成する工程と、
前記ホールバリア層を両側から挟むように前記ホールバリア層の両側にトレンチを形成する工程と、
前記トレンチの内面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記トレンチの内部を埋め込み、トレンチ電極を形成する工程と、
前記ホールバリア層よりも前記第１主面側に前記一方向に延在した第２導電型のボディ層を形成する工程と、
前記ボディ層と接続したエミッタ電極を形成する工程と、
前記半導体基板の前記第２主面側に第１導電型のフィールドストップ層を形成する工程と、
前記半導体基板における前記フィールドストップ層よりも前記第２主面側に第２導電型のコレクタ層を形成する工程と、
を備え、
前記第１単位セル領域の前記トレンチ電極を、ゲート配線と接続する工程と、
前記第２単位セル領域の前記トレンチ電極を、前記エミッタ電極と接続する工程と、
前記第２単位セル領域において、前記コレクタ層に前記一方向に延びるように第１導電型のカソード層を形成する工程と、
前記カソード層に、コレクタ電極を接続することによって、前記フィールドストップ層とコレクタ電極とを接続する工程と、
をさらに備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、ＲＣ−ＩＧＢＴ及び半導体装置の製造方法に関し、例えば、電気自動車、または、その他のモータを使用する機械装置等に搭載される半導体装置、ＲＣ−ＩＧＢＴ及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電気自動車、または、その他のモータを使用する機械装置等には、モータ駆動用パワーデバイスが搭載される。モータ駆動用パワーデバイスとしては、例えば、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＩＧＢＴという。）及びＩＧＢＴとペアで使用されるフリーホイールダイオード（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ、以下、ＦＷＤという。）が挙げられる。
【０００３】
Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ  ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴという。）は、ＩＧＢＴとＦＷＤを１チップ化したものである。ＲＣ−ＩＧＢＴでは、ＦＷＤの裏面に、ｎ型のカソード層を形成している。そして、形成されたＦＷＤのカソード層が、ＩＧＢＴのコレクタ層とともに、裏面の電極に接合する。このようにして、ＲＣ−ＩＧＢＴの１チップ化が実現され、家電等を対象とした小容量チップに実用化されている。
【０００４】
特許文献１には、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタ領域を有する第２線状単位セル領域、及び、これらの間の線状インアクティブセル領域から構成されるＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ）型トレンチゲートＩＧＢＴが記載されており、このような構成とすることにより、ＩＥ効果に起因するスイッチング速度の低下を防止することが記載されている。
【０００５】
特許文献２には、ダイオード領域とＩＧＢＴ領域が形成された半導体装置において、ダイオード領域の半導体層に、ライフタイム制御領域を形成することが記載されている。ライフタイム制御領域は、ダイオード領域とＩＧＢＴ領域との境界からＩＧＢＴ領域の一部に侵入するように連続して伸びており、このような構成とすることにより、オン電圧と逆回復電荷量（Ｑｒｒ）の双方を向上させることが記載されている。
【０００６】
特許文献３には、複数のダミートレンチ、及び、複数のダミートレンチの間に配置された格子型ゲートトレンチを有するＲＣ−ＩＧＢＴが記載されている。格子型ゲートトレンチによって囲まれたセル領域内に、エミッタ領域と、第１アノード領域と、第１バリア領域と、第１ピラー領域とが形成されている。第１ピラー領域は、半導体基板の厚み方向に伸び、表面電極に接し、第１バリア領域と繋がっている。このような構成とすることにより、低オン電圧化、低ゲート容量化及びｐｎダイオードの安定動作を実現している。
【０００７】
特許文献４には、ダイオード領域とＩＧＢＴ領域を有し、ダイオード領域が、アノード電極に対してオーミック接続されたｐ型のアノード領域と、アノード電極に対してショットキー接続されたｎ型の複数のピラー領域を有する半導体装置が記載されている。そして、第１ピラー領域のアノード電極に対するオン抵抗を、第２ピラー領域のアノード電極に対するオン抵抗よりも高くすることにより、ゲート干渉を抑制させることが記載されている。
【０００８】
特許文献５には、半導体基板の裏面に、セレンをイオン注入することによって、フィールドストップ領域を形成し、その後、フィールドストップ領域に選択的にリン及びボロンをイオン注入することによって、ダイオードにｎ＋型領域、ＩＧＢＴにｐ＋型領域を形成することが記載されている。そして、このような製造方法により、耐圧を向上させ、漏れ電流を低減させることが記載されている。
【０００９】
特許文献６には、ＩＧＢＴ領域では、コレクタ側に第１ライフタイム制御領域を形成し、これにより、キャリアライフタイムをエミッタ側で長く、コレクタ側で短くし、ＦＷＤ領域では、アノード側に第２ライフタイム制御領域を形成し、これにより、キャリアライフタイムをアノード側で短く、カソード側で長くしたＲＣ−ＩＧＢＴが記載されている。このような構成により、スイッチング特性を向上させている。
【００１０】
特許文献７には、基板の一方の面側に設けられたベース層を有するＩＧＢＴ領域と、ベース層の一部の領域において、不純物総量を増加させたアノード層を有するダイオード領域と、を備えたＲＣ−ＩＧＢＴが記載されている。そして、ダイオード領域におけるトレンチの占有面積を、ＩＧＢＴ領域におけるトレンチの占有面積とは異なるようにすることにより、ダイオードのリカバリ特性及びオーミックコンタクト性を向上させることが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第９０４１０５０号明細書
【特許文献２】特開２０１１−２１６８２５号公報
【特許文献３】特開２０１６−０８２０９７号公報
【特許文献４】特開２０１５−１６５５４１号公報
【特許文献５】特開２０１３−２４７２４８号公報
【特許文献６】特開２０１３−１９７３０６号公報
【特許文献７】特開２０１３−１９７１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＲＣ−ＩＧＢＴでは、その構造上、スナップバックが課題となっている。スナップバックとは、ＩＧＢＴにおけるコレクタ−エミッタ間の飽和電圧が上昇することをいう。スナップバックは、ＩＧＢＴに隣接するＦＷＤの裏面のｎ型カソード層へ電子が流入することにより、ＩＧＢＴのｐ型コレクタ層からのホール注入が抑制され、伝導度変調が起こりづらくなることにより発生する。スナップバックの発生により、飽和電圧が増加すると、ＩＧＢＴの特性等が劣化する。
【００１３】
一実施の形態は、このような課題を解決するためになされたものであり、スナップバックを抑制することができる半導体装置、ＲＣ−ＩＧＢＴ及び半導体装置の製造方法を提供する。
【００１４】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
一実施の形態によれば、半導体装置は、第１主面及び第２主面を有する半導体基板と、第１主面に設けられたエミッタ電極及びゲート配線と、第２主面に設けられたコレクタ電極と、を備える。半導体装置は、第１主面側から見たとき、第１主面に平行な面内における一方向に延在した第１単位セル領域と、一方向に延在した第２単位セル領域と、を有する。第１単位セル領域及び第２単位セル領域の半導体基板は、第１導電型のドリフト層と、ドリフト層よりも第１主面側に設けられ、一方向に延在した第１導電型のホールバリア層と、ホールバリア層を、一方向に直交した他方向において両側から挟むように設けられ一方向に延在した一対のトレンチ電極と、ホールバリア層よりも第１主面側に設けられ、一方向に延在し、エミッタ電極と接続した第２導電型のボディ層と、トレンチ電極と、ドリフト層、ホールバリア層及びボディ層との間に設けられた絶縁膜と、ドリフト層よりも第２主面側に設けられた第１導電型のフィールドストップ層と、フィールドストップ層よりも前記第２主面側に設けられ、コレクタ電極と接続した第２導電型のコレクタ層と、を有する。第１単位セル領域のトレンチ電極は、ゲート配線と接続し、第２単位セル領域のトレンチ電極は、エミッタ電極と接続している。第２単位セル領域の半導体装置は、コレクタ層に嵌め込まれ、一方向に延在し、コレクタ電極とフィールドストップ層とを接続する第１導電型のカソード層を有する。
【発明の効果】
【００１６】
前記一実施の形態によれば、スナップバックを抑制することができる半導体装置、ＲＣ−ＩＧＢＴ及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る半導体装置の概要を例示した斜視図である。
【図２】実施形態に係る半導体装置を例示した平面図である。
【図３】実施形態に係る半導体装置を例示した断面図であり、図２のＡ−Ａ‘線の断面図である。
【図４】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｎ型ホールバリア層の形成工程を示す。
【図５】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｐ型フローティング層の形成工程を示す。
【図６】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクの形成工程を示す。
【図７】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクのパターニングを示す。
【図８】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチの形成工程を示す。
【図９】実施形態に係る半導体装置の製造方法を例示した断面図であり、ハードマスクを除去する工程を示す。
【図１０】実施形態に係る半導体装置の製造方法を例示した断面図であり、絶縁膜の形成工程を示す。
【図１１】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するためのポリシリコンの堆積工程を示す。
【図１２】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。
【図１３】実施形態に係る半導体装置の製造方法を例示した断面図であり、トレンチ電極を形成するための絶縁膜のエッチングバック工程を示す。
【図１４】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｐ型ボディ層及びＮ＋型エミッタ層の形成工程を示す。
【図１５】実施形態に係る半導体装置の製造方法を例示した断面図であり、層間絶縁膜の形成工程を示す。
【図１６】実施形態に係る半導体装置の製造方法を例示した断面図であり、層間絶縁膜のパターニング工程を示す。
【図１７】実施形態に係る半導体装置の製造方法を例示した断面図であり、コンタクト溝の形成工程を示す。
【図１８】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｐ＋型ラッチアップ防止層及びＰ＋型ボディコンタクト層の形成工程を示す。
【図１９】実施形態に係る半導体装置の製造方法を例示した断面図であり、エミッタ電極の形成工程を示す。
【図２０】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｎ型フィールドストップ層及びＰ＋型コレクタ層の形成工程を示す。
【図２１】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｎ型カソード層の形成工程を示す。
【図２２】実施形態に係る半導体装置の製造方法を例示した断面図であり、Ｎ型カソード層の形成工程におけるレジスト膜の除去工程を示す。
【図２３】実施形態に係る半導体装置の製造方法を例示した断面図であり、コレクタ電極の形成工程を示す。
【図２４】実施形態に係る半導体装置のオン状態のときの電子電流密度を例示した分布図である。
【図２５】実施形態に係る半導体装置のオン状態のときの電子電流密度を例示した分布図である。
【発明を実施するための形態】
【００１８】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１９】
（実施形態）
まず、実施形態に係る半導体装置の概要を説明する。図１は、実施形態に係る半導体装置の概要を例示した斜視図である。
【００２０】
図１に示すように、半導体装置１００は、表面１ａ（第１主面）及び裏面１ｂ（第２主面）を有する半導体基板１と、表面１ａに設けられたエミッタ電極４６及びゲート配線（図示せず）と、裏面に設けられたコレクタ電極４３と、を備えている。そして、半導体装置１００は、表面１ａ側から見たとき、表面１ａに平行な面内における一方向に延在した第１単位セル領域１０と、一方向に延在した第２単位セル領域２０と、を有している。
【００２１】
第１単位セル領域１０及び第２単位セル領域２０の半導体基板１は、Ｎ−型ドリフト層３９と、Ｎ−型ドリフト層３９よりも表面１ａ側に設けられ、一方向に延在したＮ型ホールバリア層３８と、Ｎ型ホールバリア層３８を、一方向に直交した他方向において両側から挟むように設けられ、一方向に延在した１対のトレンチ電極１３ａ及び１３ｂ並びにトレンチ電極２３ａ及び２３ｂと、Ｎ型ホールバリア層３８よりも表面１ａ側に設けられ、一方向に延在し、エミッタ電極４６と接続したＰ型ボディ層３６と、トレンチ電極１３ａ及び１３ｂと、Ｎ−型ドリフト層３９、Ｎ型ホールバリア層３８及びＰ型ボディ層３６との間に設けられた絶縁膜３５と、Ｎ−型ドリフト層３９よりも裏面１ｂ側に設けられたＮ型フィールドストップ層４１と、Ｎ型フィールドストップ層４１よりも裏面１ｂ側に設けられ、コレクタ電極４３と接続したＰ＋型コレクタ層４２と、を有している。
【００２２】
さらに、半導体装置１００において、第１単位セル領域１０のトレンチ電極１３ａ及び１３ｂは、ゲート配線（図示せず）に接続し、第２単位セル領域２０のトレンチ電極２３ａ及び２３ｂは、エミッタ電極４６と接続し、第２単位セル領域２０の半導体基板１は、Ｐ＋型コレクタ層４２に嵌め込まれ、一方向に延在し、コレクタ電極４３とＮ型フィールドストップ層４１とを接続するＮ型カソード層４７を有している。
【００２３】
半導体装置１００は、例えば、ＩＧＢＴとして機能する第１単位セル領域１０と、ＦＷＤとして機能する第２単位セル領域２０が１チップ化したＲＣ−ＩＧＢＴである。
【００２４】
次に、本実施形態の半導体装置１００の詳細を説明する。図２は、実施形態に係る半導体装置１００を例示した平面図である。図３は、実施形態に係る半導体装置１００を例示した断面図であり、図２のＡ−Ａ‘線の断面図である。図２においては、表面１ａ側のエミッタ電極４６及び層間絶縁膜４５を除いた図となっている。
【００２５】
図２及び図３に示すように、半導体装置１００は、半導体基板１に設けられている。半導体基板１は、表面１ａ（第１主面）及び裏面１ｂ（第２主面）を有している。半導体基板１の表面１ａにはエミッタ電極４６（図２の矢印側）及びゲート配線４９が設けられている。半導体基板１には、セル領域２（図２の矢印側）が設けられている。セル領域２には、表面１ａ側から見たとき、表面１ａに平行な面内における一方向に延在した複数の単位セル領域３が設けられている。単位セル領域３が延在した一方向を、セル延在方向とする。なお、表面１ａに平行な面とは、完全に平行な面だけでなく、加工技術上の誤差を含んだ平行な面も含んでいる。
【００２６】
複数の単位セル領域３は、セル延在方向と交差する他方向、例えば、セル延在方向と直交する他方向に、周期的に配列している。単位セル領域３が配列した方向を、セル配列方向とする。
【００２７】
単位セル領域３は、第１単位セル領域１０と第２単位セル領域２０とから構成されている。したがって、第１単位セル領域１０及び第２単位セル領域２０は、セル延在方向に延在している。また、セル配列方向において、第１単位セル領域１０及び第２単位セル領域２０は交互に配置されている。また、第１単位セル領域１０と第２単位セル領域２０とはセル配列方向において、例えば、同じ長さを有している。なお、セル配列方向において、第１単位セル領域１０と第２単位セル領域２０とが異なる長さを有していてもよい。
【００２８】
各第１単位セル領域１０は、中央のＦＥＴ領域１１と、これを囲むフローティング領域３０とを含んでいる。ＦＥＴ領域１１及びフローティング領域３０は、セル延在方向に延在する部分を有している。ＦＥＴ領域１１と、フローティング領域３０との間には、ゲート配線４９に電気的に接続されたトレンチ電極１３ａ及び１３ｂが設けられている。トレンチ電極１３ａ及び１３ｂも、セル延在方向に延在する部分を有している。
【００２９】
各第２単位セル領域２０は、中央のダミーセル領域２１と、これを囲むフローティング領域３０とを含んでいる。ダミーセル領域２１及びフローティング領域３０は、セル延在方向に延在する部分を有している。ダミーセル領域２１と、フローティング領域３０と、の間には、エミッタ電極４６に電気的に接続されたトレンチ電極２３ａ及び２３ｂが設けられている。トレンチ電極２３ａ及び２３ｂも、セル延在方向に延在する部分を有している。
【００３０】
ＦＥＴ領域１１及びダミーセル領域２１の中央部には、それぞれセル延在方向に延在したコンタクト溝３１が設けられている。コンタクト溝３１は、半導体基板１に形成されている。コンタクト溝３１の底面には、Ｐ＋型ボディコンタクト層３２が設けられている。すなわち、Ｐ＋型ボディコンタクト層３２は、コンタクト溝３１の底面を構成する半導体基板１に設けられている。Ｐ＋型は、低抵抗のＰ型であることを示す。
【００３１】
なお、Ｎ＋型は、低抵抗のＮ型を示し、Ｐ−型及びＮ−型は、それぞれ高抵抗のＰ型及びＮ型であることを示す。また、Ｐ型及びＮ型は、それぞれ低抵抗と高抵抗の間の抵抗のＰ型及びＮ型であることを示す。以下、特に言及しない場合には同様の意味を示す。Ｎ型を第１導電型という場合があり、Ｐ型を第２導電型という場合がある。なお、Ｎ型を第２導電型とし、Ｐ型を第１導電型としてもよい。
【００３２】
ＦＥＴ領域１１においては、セル延在方向に周期的にＮ＋型エミッタ層１５が形成されている。したがって、ＦＥＴ領域１１には、Ｎ＋型エミッタ層１５と、Ｎ型不純物が導入されない領域（Ｐ型ボディ層３６）と、がセル延在方向に交互に設けられている。
【００３３】
ダミーセル領域２１においては、セル延在方向に、トレンチ電極２３ａ及び２３ｂを相互に接続する連結トレンチ電極２３ｃが周期的に設けられている。連結トレンチ電極２３ｃは、コンタクト溝３１との交差部によって相互に接続されている。すなわち、連結トレンチ電極２３ｃと、コンタクト溝３１とは、表面１ａから見てほぼ直交している。連結トレンチ電極２３ｃとＰ＋型ボディコンタクト層３２との相互接続によって、トレンチ電極２３ａ及び２３ｂが、エミッタ電極４６に、電気的に接続されている。
【００３４】
なお、この例では、ダミーセル領域２１の幅とＦＥＴ領域１１の幅、すなわち、ダミーセル領域２１のセル配列方向における長さと、ＦＥＴ領域１１のセル配列方向における長さとは略等しい。このように、ダミーセル領域２１の幅と、ＦＥＴ領域１１の幅と、を略等しくすることによって、ホール分布を均一にすることができる。
【００３５】
フローティング領域３０における半導体基板１の表面１ａ側の部分には、Ｐ型フローティング層３３及びＰ型ボディ層３６が設けられている。
【００３６】
セル領域２の周辺外部には、セル周辺接合領域４（図２の矢印側）が設けられている。セル周辺接合領域４の半導体基板１の表面１ａ側の部分には、Ｐ型ボディ層３６が設けられている。ＰＰ型ボディ層３６は、Ｐ＋型ボディコンタクト層３２、コンタクト溝３１を介してエミッタ電極４６に電気的に接続されている。
【００３７】
セル周辺接合領域４には、例えば、ゲート配線４９が配置されている。トレンチ電極１３ａ及び１３ｂは、セル領域２から、セル周辺接合領域４まで延在している。トレンチ電極１３ａ及び１３ｂの端部は、セル周辺接合領域４において、端部連結トレンチゲート電極１３ｄにより、ゲート配線４９と接続されている。なお、Ｐ型ボディ層３６とセル周辺接合領域４とは、端部トレンチゲート電極１３ｅによって、分離されている。
【００３８】
図３に示すように、半導体装置１００が設けられた半導体基板１は、Ｎ−型ドリフト層３９を含んでいる。ここで、図３において、半導体装置１００の説明の便宜のために、半導体基板１の裏面１ｂから表面１ａへ向かう方向を、上方といい、表面１ａから裏面１ｂへ向かう方向を下方という場合もある。なお、この方向は、説明のために導入されたものであり、実際の半導体装置１００が、常に、表面１ａを上方にして使用されるわけではない。
【００３９】
第１単位セル領域１０において、ＦＥＴ領域１１とフローティング領域３０との境界部における半導体基板１の表面１ａには、トレンチ３４が設けられている。各トレンチ３４の内部には、絶縁膜３５を介して、トレンチ電極１３ａ及び１３ｂが設けられている。第１単位セル領域１０のトレンチ電極１３ａ及び１３ｂはゲート配線４９に接続している。
【００４０】
第２単位セル領域２０において、ダミーセル領域２１とフローティング領域３０の境界部における半導体基板１の表面１ａには、トレンチ３４が設けられている。各トレンチ３４の内部には、絶縁膜３５を介して、トレンチ電極２３ａ及び２３ｂが設けられている。第２単位セル領域２０のトレンチ電極２３ａ及び２３ｂは、エミッタ電極４６と接続している。
【００４１】
第１単位セル領域１０の半導体基板１において、Ｎ−型ドリフト層３９よりも表面１ａ側にはセル延在方向に延在したＮ型ホールバリア層３８が設けられている。また、Ｎ型ホールバリア層３８を、セル配列方向において両側から挟むように、１対のトレンチ電極１３ａ及び１３ｂが設けられている、トレンチ電極１３ａ及び１３ｂは、セル延在方向に延在している。１対のトレンチ電極１３ａ及び１３ｂの間において、Ｎ型ホールバリア層３８よりも表面１ａ側には、セル延在方向に延在したＰ型ボディ層３６が設けられている。さらに、１対のトレンチ電極１３ａ及び１３ｂの間において、Ｐ型ボディ層３６よりも表面１ａ側には、選択的にＮ＋エミッタ層１５が設けられている。
【００４２】
第１単位セル領域１０のフローティング領域３０の半導体基板１において、Ｎ−型ドリフト層３９よりも表面１ａ側には、セル延在方向に延在したＰ型フローティング層３３が設けられている。また、Ｐ型フローティング層３３よりも表面１ａ側にはＰ型ボディ層３６が設けられている。したがって、トレンチ電極１３ａ及び１３ｂは、Ｎ型ホールバリア層３８及びＰ型ボディ層３６と、Ｐ型フローティング層３３及びＰ型ボディ層３６との間に設けられている。Ｐ型フローティング層３３を設けることによって、耐圧の急激な低下を招くことなく、ダミーセル領域２１の幅を大きくすることができる。これにより、ホール蓄積効果を増強することができる。
【００４３】
Ｐ型フローティング層３３の下端は、トレンチ電極１３ａ及び１３ｂの下端よりも深くなっている。このように、Ｐ型フローティング層３３の表面１ａからの深さを、トレンチ電極１３ａ及び１３ｂの下端よりも深くすることによって、フローティング領域３０の幅を、ＦＥＴ領域１１の幅よりも大きくしても耐圧の維持を容易にすることができる。これにより、ＩＥ効果を向上させることができる。
【００４４】
絶縁膜３５は、トレンチ電極１３ａ及び１３ｂと、Ｎ−ドリフト層３９、Ｎ型ホールバリア層３８、Ｐ型ボディ層３６、Ｐ型フローティング層３３及びＮ＋型エミッタ層１５との間に設けられている。
【００４５】
第１単位セル領域１０において、半導体基板１上には、層間絶縁膜４５が設けられている。したがって、層間絶縁膜４５は、ＦＥＴ領域１１及びフローティング領域３０においては、Ｐ型ボディ層３６上に設けられている。また、層間絶縁膜４５は、トレンチ電極１３ａ及び１３ｂ上に設けられている。
【００４６】
コンタクト溝３１は、トレンチ電極１３ａ及び１３ｂの間において、セル延在方向に延びるように設けられている。コンタクト溝３１は、層間絶縁膜４５及びＮ＋型エミッタ層１５を貫通し、Ｐ型ボディ層３６に達している。Ｎ＋型エミッタ層１５が設けられていない部分では、コンタクト溝３１は、層間絶縁膜４５を貫通し、Ｐ型ボディ層３６に達している。
【００４７】
コンタクト溝３１の底面には、Ｐ＋型ボディコンタクト層３２が設けられている。エミッタ電極４６は、コンタクト溝３１及びＰ＋型ボディコンタクト層３２を介して、Ｐ型ボディ層３６に接続している。コンタクト溝３１及びＰ＋型ボディコンタクト層３２の下方には、Ｐ＋型ラッチアップ防止層３７が設けられている。よって、エミッタ電極４６とＰ＋型ラッチアップ防止層３７との間にＰ＋型ボディコンタクト層３２が設けられている。Ｐ型ボディ層３６及びＰ＋型ラッチアップ防止層３７の下方には、Ｎ型ホールバリア層３８が設けられている。
【００４８】
Ｎ型ホールバリア層３８の下方、すなわち、裏面１ｂ側には、Ｎ−型ドリフト層３９が設けられている。したがって、Ｎ−型ドリフト層３９の上方には、Ｎ型ホールバリア層３８、Ｐ＋型ラッチアップ防止層３７、Ｐ型ボディ層３６、Ｐ＋型ボディコンタクト層３２、Ｎ＋型エミッタ層１５が設けられている。
【００４９】
第１単位セル領域１０の半導体基板１において、Ｎ−型ドリフト層３９よりも裏面１ｂ側には、Ｎ型フィールドストップ層４１が設けられている。Ｎ型フィールドストップ層４１よりも裏面１ｂ側には、Ｐ＋型コレクタ層４２が設けられている。Ｐ＋型コレクタ層４２は、コレクタ電極４３と接続している。
【００５０】
第２単位セル領域２０の半導体基板１における不純物ドープ構造は、Ｎ−型ドリフト層３９よりも上方において、例えば、Ｎ＋型エミッタ層１５が設けられていない以外は、第１単位セル領域１０と同じ構造である。一方、第２単位セル領域２０の半導体基板１において、Ｎ−型ドリフト層３９よりも下方においては、Ｎ型フィールドストップ層４１及びＰ＋型コレクタ層４２が設けられている点は同じ構造である。しかしながら、第２単位セル領域２０の半導体基板１は、Ｎ型カソード層４７を有している。Ｎ型カソード層４７は、Ｎ型フィールドストップ層４１よりも裏面１ｂ側に設けられている。
【００５１】
Ｎ型カソード層４７は、コレクタ層４２に嵌め込まれ、セル延在方向に延在し、コレクタ電極４３とフィールドストップ層４１とを接続している。Ｎ型カソード層４７は、ダミーセル領域２１におけるコレクタ層４２の中央部分に設けられている。すなわち、Ｎ型カソード層４７は、第２単位セル領域２０のセル配列方向における中心を通る線に沿って設けられている。セル配列方向におけるＮ型カソード層４７の長さは、第２単位セル領域２０のセル配列方向におけるＮ型ホールバリア層３８の長さよりも小さくなっている。また、第２単位セル領域２０におけるトレンチ電極２３ａ及び２３ｂを、表面１ａから裏面１ｂへ向かう方向に投影した時に、Ｎ型カソード層４７は、Ｐ＋型コレクタ層４２に投影されたトレンチ電極２３ａ及び２３ｂに囲まれた領域内に形成されている。
【００５２】
このような構成とすることにより、表面１ａ側のＦＥＴ領域１１から注入された電子が横方向へ拡がり、裏面１ｂのＮ型カソード層４７に流入することを抑制することができ、スナップバックを抑制することができる。
【００５３】
第１単位セル領域１０及び第２単位セル領域２０は、セル配列方向に交互に複数設けられているが、そのうち、Ｎ型カソード層４７が設けられた第２単位セル領域２０と、Ｎ型カソード層４７が設けられない第２単位セル領域２０と、を有していてもよい。また、複数の第２単位セル領域２０において、Ｎ型カソード層４７が設けられた第２単位セル領域２０を周期的に配置してもよい。このような構成とすることにより、ＦＷＤとして機能する第２単位セル領域２０の個数を調整して、ＲＣ−ＩＧＢＴの特性を最適化することができる。
【００５４】
なお、ＦＥＴ領域１１及びダミーセル領域２１において、Ｎ型ホールバリア層３８及びＰ＋型ラッチアップ防止層３７を設けているが、これらを省いた構造でもよい。しかしながら、Ｎ型ホールバリア層３８及びＰ＋型ラッチアップ防止層３７を設けることによって、全体としてのホールの流れのバランスを保つことができる。
【００５５】
ここで、半導体装置１００の構造をより具体的に例示するために、各領域及び各層等の主要寸法の一例を示す。すなわち、ＦＥＴ領域１１の幅は、１．３マイクロメートル程度である。ＦＥＴ領域１１とダミーセル領域２１との間の、２つのフローティング領域３０を合わせた幅は、３．３マイクロメートル程度である。
【００５６】
コンタクト溝３１の幅は、０．３マイクロメートル程度である。トレンチ３４の幅は、０．７マイクロメートル程度、好ましくは、０．８マイクロメートル以下である。トレンチ３４の深さは、３マイクロメートル程度である。
【００５７】
Ｎ＋型エミッタ層１５の深さは、２５０ｎｍ程度、Ｐ型ボディ層３６の深さは、０．８マイクロメートル程度、Ｐ＋型ラッチアップ防止層３７の深さは、１．４マイクロメートル程度、Ｐ型フローティング層３３の深さは、４．５マイクロメートル程度、Ｎ型フィールドストップ層４１の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ層４２の厚さは、０．５マイクロメートル程度、半導体基板１の厚さは、７０マイクロメートル程度（ここでは、耐圧６００ボルト程度の例を示す）である。
【００５８】
なお、半導体基板１の厚さは求められる耐圧に強く依存する。従って、耐圧１２００ボルトでは、たとえば１２０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。
【００５９】
次に、実施形態に係る半導体装置の製造方法を説明する。
図４〜図２３は、実施形態に係る半導体装置の製造方法を例示した断面図であり、図４は、Ｎ型ホールバリア層の形成工程を示す。図５は、Ｐ型フローティング層の形成工程を示す。図６は、ハードマスクの形成工程を示す。図７は、ハードマスクのパターニングを示す。図８は、トレンチの形成工程を示す。図９は、ハードマスクを除去する工程を示す。図１０は、絶縁膜の形成工程を示す。図１１は、トレンチ電極を形成するためのポリシリコンの堆積工程を示す。図１２は、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。図１３は、トレンチ電極を形成するための絶縁膜のエッチングバック工程を示す。図１４は、Ｐ型ボディ層及びＮ＋型エミッタ層の形成工程を示す。図１５は、層間絶縁膜の形成工程を示す。図１６は、層間絶縁膜のパターニング工程を示す。図１７は、コンタクト溝の形成工程を示す。図１８は、Ｐ＋型ラッチアップ防止層及びＰ＋型ボディコンタクト層の形成工程を示す。図１９は、エミッタ電極の形成工程を示す。図２０は、Ｎ型フィールドストップ層及びＰ＋型コレクタ層の形成工程を示す。図２１は、Ｎ型カソード層の形成工程を示す。図２２は、Ｎ型カソード層の形成工程におけるレジスト膜の除去工程を示す。図２３は、コレクタ電極の形成工程を示す。
【００６０】
まず、表面１ａ及び裏面１ｂを有する半導体基板１として、例えば、Ｎ−型シリコン単結晶のウエハ５１を準備する。例えば、リン濃度が２ｘ１０１４/ｃｍ３程度のものを用意する。なお、ウエハ５１は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。
【００６１】
図４に示すように、ウエハ５１の表面５１ａに、第１セル単位領域１０及び第２単位セル領域２０を規定する。第１セル単位領域１０及び第２単位セル領域２０は、ウエハ５１の表面５１ａに平行な面内における一方向に延在している。
【００６２】
次に、ウエハ５１の上面上にレジスト膜５２ａを塗布等により形成する。次に、リソグラフィにより、レジスト膜５２ａをパターニングする。これにより、レジスト膜５２ａに、ウエハ５１の表面５１ａに平行な面内において一方向に延びる複数の溝を形成する。そして、パターニングされたレジスト膜５２ａをマスクとして、イオン注入等することにより、ウエハ５１の表面５１ａ側にリン等のＮ型不純物を導入する。このようにして、ウエハ５１の表面５１ａ側に一方向に延在したＮ型ホールバリア層３８を形成する。イオン注入のドーズ量は、例えば、６ｘ１０１２/ｃｍ２程度、注入エネルギーは、例えば、８０ＫｅＶ程度である。その後、アッシング等によりレジスト膜５２ａを除去する。
【００６３】
次に、図５に示すように、ウエハ５１の表面５１ａ上にレジスト膜５２ｂを塗布等により形成する。次に、リソグラフィにより、レジスト膜５２ｂをパターニングする。レジスト膜５２ｂがＮ型ホールバリア層３８を覆うとともに、Ｎ型ホールバリア層３８以外の部分に、一方向に延びる複数の溝が形成されるようにパターニングする。そして、パターニングされたレジスト膜５２ｂをマスクとして、イオン注入等することにより、ウエハ５１の表面５１ａ側にボロン等のＰ型不純物を導入する。これにより、ウエハ５１の表面５１ａ側のＮ型ホールバリア層３８間において一方向に延在したＰ型フローティング層３３が形成される。イオン注入のドーズ量は、例えば、３．５ｘ１０１３/ｃｍ２程度、注入エネルギーは、例えば、７５ＫｅＶ程度である。その後、アッシング等により、レジスト膜５２ｂを除去する。
【００６４】
次に、図６に示すように、ウエハ５１の表面５１ａ上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ハードマスク膜５３を形成する。ハードマスク膜５３は、例えば、シリコン酸化膜である。ハードマスク膜５３の厚さは、例えば、４５０ｎｍである。
【００６５】
次に、図７に示すように、ハードマスク膜５３上に、レジスト膜５２ｃを塗布等により形成する。そして、リソグラフィにより、レジスト膜５２ｃをパターニングする。レジスト膜５２ｃがＮ型ホールバリア層３８及びＰ型フローティング層３３を覆うようにレジスト膜５２ｃをパターニングする。次に、パターニングされたレジスト膜５２ｃをマスクとして、例えば、ドライエッチング等により、ハードマスク膜５３をパターニングする。その後、アッシング等により、レジスト膜５２ｃを除去する。
【００６６】
次に、図８に示すように、パターニングされたハードマスク膜５３を用いて、例えば、異方性ドライエッチングにより、複数のトレンチ３４を形成する。複数のトレンチ３４を形成する際には、Ｎ型ホールバリア層３８を両側から挟むように、Ｎ型ホールバリア層３８の両側に形成する。異方性ドライエッチングのガス系は、例えば、Ｃｌ２/Ｏ２系ガスである。
【００６７】
その後、図９に示すように、例えば、ウエットエッチング等により、ハードマスク膜５３を除去する。ウエットエッチングは、例えば、フッ酸を含むエッチング液を用いる。
【００６８】
次に、図１０に示すように、Ｐ型フローティング層３３及びＮ型ホールバリア層３８を拡散させる。例えば、１２００℃の温度で３０分程度の熱処理を行うことにより拡散させる。また、例えば、熱酸化等により、ウエハ５１の表面５１ａ及びトレンチ３４の内面に絶縁膜３５を形成する。絶縁膜３５の厚さは、例えば、１２０ｎｍである。
【００６９】
次に、図１１に示すように、トレンチ３４の内部を埋め込むように、絶縁膜３５上のウエハ５１の表面５１ａ上、及び、トレンチ３４の内部に、例えば、ＣＶＤ等により、リンがドープされたドープドポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜５４を形成する。ウエハ５１の表面５１ａ上のドープドポリシリコン膜５４の厚さは、例えば、６００ｎｍ程度である。
【００７０】
次に、図１２に示すように、例えば、ドライエチング等により、ドープドポリシリコン膜５４をウエハ５１の表面５１ａ上の絶縁膜３５までエッチバックする。このようにして、トレンチ３４の内部をドープドポリシリコン膜５４で埋め込み、トレンチ電極１３ａ、１３ｂ、２３ａ及び２３ｂを形成する。本実施形態では、Ｐ型フローティング層３３の下端を、両側のトレンチ電極１３ａ、１３ｂ、２３ａ及び２３ｂの下端よりも深くしている。
【００７１】
次に、図１３に示すように、ウエットエッチング等により、トレンチ３４の外部におけるウエハ５１の表面５１ａ上の絶縁膜３５を除去する。ウエットエッチングは、例えば、フッ酸を含むエッチング液を用いる。
【００７２】
次に、図１４に示すように、ウエハ５１の上面上に、例えば、熱酸化またはＣＶＤにより、絶縁膜５５を形成する。絶縁膜５５の厚さを絶縁膜３５と同様の厚さとする。次に、ウエハ５１の表面５１ａ側からイオン注入等により、ボロン等のＰ型不純物を導入して、Ｐ型フローティング層３３及びＮ型ホールバリア層３８よりも表面５１ａ側に、一方向に延在したＰ型ボディ層３６を形成する。イオン注入のドーズ量は、例えば、３ｘ１０１３/ｃｍ２程度、注入エネルギーは、例えば、７５ＫｅＶ程度である。
【００７３】
次に、ウエハ５１の上面上に、図示しないレジスト膜を形成し、パターニングを行う。図示しないレジスト膜が、Ｐ型フローティング層３３を覆うようにパターニングする。そして、パターニングされた図示しないレジスト膜をマスクとして、イオン注入により、ヒ素等のＮ型不純物を導入する。これにより、トレンチ電極１３ａ及び１３ｂの間において、Ｎ型ホールバリア層３８上に形成されたＰ型ボディ層３６よりも表面５１ａ側に選択的にＮ＋型エミッタ層１５を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度である。注入エネルギーは、例えば、８０ＫｅＶ程度である。その後、アッシング等により、不要になった図示しないレジスト膜を除去する。
【００７４】
次に、図１５に示すように、ウエハ５１の表面５１ａ上に、例えば、ＣＶＤ等により、層間絶縁膜４５を形成する。層間絶縁膜４５は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜である。層間絶縁膜４５の厚さは、例えば、６００ｎｍ程度である。なお、層間絶縁膜４５としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等でもよい。
【００７５】
次に、図１６に示すように、層間絶縁膜４５上に、レジスト膜５２ｄを形成する。次に、リソグラフィにより、レジスト膜２ｄがＮ型ホールバリア層３８上に一方向に延びる溝を有するようにパターニングする。そして、パターニングされたレジスト膜５２ｄを用いて、例えば、異方性ドライエッチング等により、Ｎ型ホールバリア層３８上の層間絶縁膜４５にコンタクト溝３１を形成する。異方性ドライエッチングには、例えば、Ａｒ/ＣＨＦ３/ＣＦ４等のガスを用いる。
【００７６】
その後、図１７に示すように、アッシング等により、不要になったレジスト膜５２ｄを除去する。続いて、例えば、層間絶縁膜４５を用いて、異方性ドライエッチングにより、コンタクト溝３１をウエハ５１に延長させる。コンタクト溝３１は、Ｐ型ボディ層３６に到達するように形成される。Ｎ＋型エミッタ層１５が形成された部分では、Ｎ＋型エミッタ層１５を貫通するように、コンタクト溝３１は形成される。異方性ドライエッチングには、例えば、Ｃｌ２/Ｏ等が含まれたガスを用いる。
【００７７】
次に、図１８に示すように、例えば、コンタクト溝３１を通して、ＢＦ２等のＰ型不純物をイオン注入することにより、Ｎ型ホールバリア層３８上にＰ＋型ボディコンタクト層３２を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度であり、注入エネルギーは、例えば、８０ＫｅＶ程度である。
【００７８】
同様に、例えば、コンタクト溝３１を通して、ボロン等のＰ型不純物をイオン注入することにより、Ｐ＋型ボディコンタクト層３２の下方に、Ｐ＋型ラッチアップ防止層３７を形成する。イオン注入のドーズ量は、例えば、５ｘ１０１５/ｃｍ２程度であり、注入エネルギーは、例えば、８０ＫｅＶ程度である。
【００７９】
次に、図１９に示すように、スパッタリング等により、例えば、層間絶縁膜４５上及びコンタクト溝３１の内部に、Ｐ型ボディ層３６と接続したメタル等のエミッタ電極４６を形成する。なお、エミッタ電極４６を形成する前に、層間絶縁膜４５上及びコンタクト溝３１の内部にバリアメタル膜として、ＴｉＷ膜を形成してもよい。また、図示しないコンタクト溝において、第２単位セル領域２０のトレンチ電極２３ａ及び２３ｂを、エミッタ電極４６と接続する。さらに図示しないセル周辺接合領域において、第１単位セル領域１０のトレンチ電極１３ａ及び１３ｂを、ゲート配線と接続する。
【００８０】
次に、ウエハ５１の裏面に対して、バックグラインディング処理を施すことによって、ウエハ厚を必要に応じて、例えば、２００から３０マイクロメータ程度に薄膜化する。例えば、耐圧が６００ボルト程度とすると、最終厚さは、７０マイクロメートル程度である。これにより、ウエハ５１が所定の厚さとなった半導体基板１が形成される。なお、必要に応じて、ウエハ５１の裏面のダメージを除去するためのケミカルエッチング等も実施してもよい。
【００８１】
次に、図２０に示すように、半導体基板１の裏面１ｂに、例えば、イオン注入により、リン等のＮ型不純物を導入することによって、Ｎ型フィールドストップ層４１を形成する。イオン注入のドーズ量は、例えば、７ｘ１０１２/ｃｍ２程度であり、注入エネルギーは、例えば、３５０ＫｅＶ程度である。Ｎ型フィールドストップ層４１よりも表面１ａ側であって、Ｐ型フローティング層３３及びＮ型ホールバリア層３８よりも裏面１ｂ側は、Ｎ−型ドリフト層３９となる。また、ウエハ５１を半導体基板１と呼ぶ。
【００８２】
その後、必要に応じて、不純物活性化のために、半導体基板１の裏面１ｂに対して、レーザアニール等を実施する。次に、半導体基板１の裏面１ｂに、例えば、イオン注入により、ボロン等のＰ型不純物を導入する。これにより、半導体基板１におけるＮ型フィールドストップ層４１よりも裏面１ｂ側に、Ｐ＋型コレクタ層４２を形成する。イオン注入のドーズ量は、例えば、１ｘ１０１３/ｃｍ２程度であり、注入エネルギーは、例えば、４０ＫｅＶ程度である。その後、必要に応じて、不純物活性化のために、半導体基板１の裏面１ｂに対して、レーザアニール等を実施する。
【００８３】
次に、図２１に示すように、半導体基板１の裏面１ｂに、レジスト膜５２ｅを塗布等により形成する。そして、例えば、リソグラフィにより、第２単位セル領域２０における半導体基板１の裏面１ｂに、一方向に延びた開口を有するように、レジスト膜５２ｅをパターニングする。開口が第２単位セル領域２０におけるＮ型ホールバリア層３８の下方に位置するように、例えば、裏面アライナー機能を有したフォトグラフィー装置を用いる。次に、パターニングされたレジスト膜５２ｅをマスクとして、例えば、イオン注入により、Ｐ＋型コレクタ層４２に、Ｎ型不純物を導入する。これにより、Ｐ＋コレクタ層４２に一方向に延びたＮ型カソード層４７を形成する。
【００８４】
このとき、Ｎ型カソード層４７を、第２単位セル領域２０の他方向における中心を通る線に沿って形成することが好ましい。また、他方向において、Ｎ型カソード層４７の長さを、第２単位セル領域２０の他方向におけるＮ型ホールバリア層３８の長さよりも小さくすることが好ましい。さらに、第２単位セル領域２０におけるトレンチ電極２３ａ及び２３ｂを、表面１ａから裏面１ｂへ向かう方向に投影した時に、Ｎ型カソード層４７を、Ｐ＋コレクタ層４２に投影されたトレンチ電極２３ａ及び２３ｂに囲まれた領域内に形成することが好ましい。
【００８５】
次に、図２２に示すように、アッシング等により、不要になった図示しないレジスト膜５２ｅを除去する。
【００８６】
次に、図２３に示すように、例えば、スパッタリング成膜により、半導体基板１の裏面１ｂのほぼ全面に、メタル等のコレクタ電極４３を形成する。これにより、第１単位セル領域１０においては、Ｐ＋コレクタ層４２とコレクタ電極４３とが接続される。第２単位セル領域においては、Ｐ＋コレクタ層４２とコレクタ電極４３とが接続されるとともに、Ｎ型カソード層４７とコレクタ電極４３とが接続される。このようにして、半導体装置１００が製造される。その後、ダイシング等により、半導体基板１のチップ領域に分割し、必要に応じて、パッケージに封止する。
【００８７】
次に、本実施形態の効果を説明する。図２４及び図２５は、実施形態に係る半導体装置１００のオン状態のときの電子電流密度を例示した分布図である。横軸は、セル配列方向の位置を示し、縦軸は、半導体基板１の厚さ方向を示す。セル配列方向におけるトレンチ電極の間隔は、例えば、２．２６μｍであり、Ｐ型フローティング層３３の幅は、６．７８μｍであり、Ｎ型カソード層４７の幅は、１μｍとしている。トレンチ電極１３に電圧１５Ｖを印加したＯＮ状態である。図２４の半導体装置１００における電流量は、図２５の半導体装置１００の電流量と比較して、低電流となっている。
【００８８】
図２４及び図２５に示すように、本実施形態の半導体装置１００では、第２単位セル領域２０のＰ＋型コレクタ層４２に、一方向に延在したＮ型カソード層４７が設けられている。電子の高密度領域は、ＦＥＴ領域１１からセル配列方向に拡がっていない。このように、半導体基板１の表面１ａ側のＦＥＴ領域１１から注入された電子が、セル配列方向へ拡がることを抑制することができる。よって、Ｎ型カソード層４７に流入する電子を低減させ、スナップバックを抑制することができる。なお、セル配列方向における電子電流密度の拡がりは、半導体装置１００における電流が低電流の方が（図２４）、高電流（図２５）よりも大きくなっている。よって、Ｎ型カソード層４７によるスナップバック抑制効果は、高電流の方が大きくなる傾向がみられる。
【００８９】
また、半導体装置１００においては、Ｎ型カソード層４７に流入する電子が低減するので、逆回復電流ＩＲＰを小さくすることができ、逆回復損失Ｅｒｒを抑制することができる大きくなることである。
【００９０】
これに対して、一般的にＩＧＢＴとＦＷＤとを、１チップ化したＲＣ−ＩＧＢＴでは、ＦＷＤのＮ型カソード層へ電子が流入する。よって、ＩＧＢＴのＰ＋型コレクタ層からのホール注入が抑制される。これにより、伝導度変調が起こりづらくなる。よって、スナップバックが発生する。これにより、ＲＣ−ＩＧＢＴにおけるＦＷＤ動作時に、ＩＧＢＴへも電子が拡散することから逆回復電流ＩＲＰが大きくなり、逆回復損失Ｅｒｒが大きくなる。
【００９１】
本実施形態のＮ型カソード層４７は、Ｎ型カソード層４７を、第２単位セル領域２０のセル配列方向における中心を通る線に沿って形成している。よって、両側の第１単位セル領域１０のＦＥＴ領域１１からＮ型カソード層４７を最も遠ざけることができる。よって、Ｎ型カソード層４７への電子の流入を抑制することができる。
【００９２】
また、セル配列方向において、Ｎ型カソード層４７の幅を、第２単位セル領域２０のセル配列方向におけるＮ型ホールバリア層３８の幅よりも小さくしている。これにより、カソード層４７への電子の流入を抑制しつつ、ＦＷＤとしての機能を向上させることができる。
【００９３】
さらに、第２単位セル領域２０におけるトレンチ電極２３ａ及び２３ｂを、表面１ａから裏面１ｂへ向かう方向に投影した時に、Ｎ型カソード層４７を、Ｐ＋コレクタ層４２に投影されたトレンチ電極２３ａ及び２３ｂに囲まれた領域内に形成している。これによっても、カソード層４７への電子の流入を抑制しつつ、ＦＷＤとしての機能を向上させることができる。
【００９４】
第１単位セル領域及び第２単位セル領域を、セル配列方向に交互に複数設けた場合に、Ｎ型カソード層４７が設けられた第２単位セルと、Ｎ型カソード層４７が設けられない第２単位セルとを有するようにしている。これにより、スナップバックの抑制と、ＦＷＤの特性向上とのトレードオフを調整し、最適化することができる。第１単位セル領域には、Ｎ＋型エミッタ層１５が設けられている。これにより、ＩＧＢＴにおけるスイッチングを向上させることができる。
【００９５】
ＦＥＴ領域１１とダミーセル領域２１との間にＰ型フローティング層３３が設けられている。このようなＰ型フローティング層３３を設けることによって、耐圧の急激な低下を招くことなく、フローティング領域３０の幅、すなわち、セル配列方向における長さを大きくすることができる。これによって、ホール蓄積効果を有効に増強することができる。
【００９６】
Ｐ型フローティング層３３の下端を、両側のトレンチ電極の下端よりも深くしている。これにより、フローティング領域３０の幅を、ＦＥＴ領域１１の幅よりも大きくしても耐圧の維持を容易にすることができる。これにより、ＩＥ効果を向上させることができる。
【００９７】
コンタクト溝３１を介してエミッタ電極４６を接続している。これにより、第２単位セル領域２０のトレンチ電極をエミッタ電位とすることができる。また、Ｐ＋型ラッチアップ防止層３７及びＰ＋型ボディコンタクト層３２を設けることにより、ホールの流れのバランスを保つことができる。
【００９８】
また、セル配列方向における第１単位セル領域１０の長さと第２単位セル領域２０の長さを略等しくすることにより、ホール分布を均一にすることができる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１００】
例えば、ホールバリア層３８、ボディ層３６、フローティング層３３、フィールドストップ層４１、コレクタ層４２等を形成するためにイオン注入した具体的な不純物、ドープ量、注入エネルギーは、例示であり、上述したものに限らない。また、これらの不純物層の形成は、イオン注入に限らない。上述したエッチングに用いたガス等も例示であり、他のガス系を用いてもよい。また、特に明言しない限り、半導体装置１００の製造方法における各工程の順番を適宜入れ替えてもよい。半導体装置の製造方法の詳細は、以下の付記のとおりである。
【０１０１】
（付記１）
第１主面及び第２主面を有する半導体基板における、前記第１主面に平行な面内における一方向に延在した第１単位セル領域と、
前記半導体基板に設けられ、前記一方向に延在した第２単位セル領域と、において、
前記半導体基板の前記第１主面側に、前記一方向に延びた第１導電型のホールバリア層を形成する工程と、
前記ホールバリア層を両側から挟むように前記ホールバリア層の両側にトレンチを形成する工程と、
前記トレンチの内面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記トレンチの内部を埋め込み、トレンチ電極を形成する工程と、
前記ホールバリア層よりも前記第１主面側に前記一方向に延在した第２導電型のボディ層を形成する工程と、
前記ボディ層と接続したエミッタ電極を形成する工程と、
前記半導体基板の前記第２主面側に第１導電型のフィールドストップ層を形成する工程と、
前記半導体基板における前記フィールドストップ層よりも前記第２主面側に第２導電型のコレクタ層を形成する工程と、
を備え、
前記第１単位セル領域の前記トレンチ電極を、ゲート配線と接続する工程と、
前記第２単位セル領域の前記トレンチ電極を、前記エミッタ電極と接続する工程と、
前記第２単位セル領域において、前記コレクタ層に前記一方向に延びるように第１導電型のカソード層を形成する工程と、
前記カソード層に、コレクタ電極を接続することによって、前記フィールドストップ層とコレクタ電極とを接続する工程と、
をさらに備えた半導体装置の製造方法。
【０１０２】
（付記２）
前記カソード層を、前記第２単位セル領域の前記他方向における中心を通る線に沿って形成する工程をさらに備えた半導体装置の製造方法。
【０１０３】
（付記３）
前記一方向に直交する他方向において、前記カソード層の長さを、前記第２単位セル領域の前記他方向における前記ホールバリア層の長さよりも小さくする半導体装置の製造方法。
【０１０４】
（付記４）
前記第２単位セル領域における前記トレンチ電極を、前記第１主面から前記第２主面へ向かう方向に投影した時に、前記カソード層を、前記コレクタ層に投影された前記トレンチ電極に囲まれた領域内に形成する半導体装置の製造方法。
【０１０５】
（付記５）
前記第１単位セル領域及び前記第２単位セル領域を、前記他方向に交互に複数形成し、
前記カソード層が設けられた前記第２単位セルと、
前記カソード層が設けられない前記第２単位セルと、
を有するようにする半導体装置の製造方法。
【０１０６】
（付記６）
前記第１単位セル領域の前記トレンチ電極の間において、前記ボディ層よりも前記第１主面側に第１導電型のエミッタ層を形成する工程をさらに備えた半導体装置の製造方法。
【０１０７】
（付記７）
前記ドリフト層上に前記一方向に延びた第２導電型のフローティング層を形成する工程をさらに備え、
前記トレンチ電極を、前記ホールバリア層と前記フローティング層との間に形成し、
前記ゲート絶縁膜を、前記トレンチ電極と前記フローティング層との間にも形成する半導体装置の製造方法。
【０１０８】
（付記１１）
前記フローティング層の下端を、両側の前記トレンチゲート電極の下端よりも深くする半導体装置の製造方法。
【０１０９】
（付記８）
前記ボディ層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し前記ボディ層に到達した前記一方向に延びたコンタクト溝を形成する工程と、
前記エミッタ電極を、コンタクト溝を介して前記ボディ層に接続する工程と、
をさらに備えた半導体装置の製造方法。
【０１１０】
（付記９）
前記コンタクト溝の下方に第２導電型のラッチアップ防止層を形成する工程と、
前記半導体基板における前記ラッチアップ防止層よりも前記第１主面側に第２導電型のボディコンタクト層を形成する工程をさらに備えた半導体装置の製造方法。
【０１１１】
（付記１０）
前記第１主面に直交する方向から見て、前記他方向における前記第１単位セル領域の長さを、前記第２単位セル領域の長さと略等しくする半導体装置の製造方法。
【符号の説明】
【０１１２】
１  半導体基板
１ａ  表面（第１主面）
１ｂ  裏面（第２主面）
２  セル領域
３  単位セル領域
４  セル周辺接合領域
１０  第１単位セル領域
１１  ＦＥＴ領域
１３、１３ａ、１３ｂ  トレンチ電極
１３ｄ  端部連結トレンチゲート電極
１３ｅ  端部トレンチゲート電極
１５  Ｎ＋型エミッタ層
２０  第２単位セル領域
２１  ダミーセル領域
２３、２３ａ、２３ｂ  トレンチ電極
２３ｃ  連結トレンチ電極
３０  フローティング領域
３１  コンタクト溝
３２  Ｐ＋型ボディコンタクト層
３３  Ｐ型フローティング層
３４  トレンチ
３５  ゲート絶縁膜
３６  Ｐ型ボディ層
３７  Ｐ＋型ラッチアップ防止層
３８  Ｎ型ホールバリア層
３９  Ｎ−型ドリフト層
４１  Ｎ型フィールドストップ層
４２  Ｐ＋型コレクタ層
４３  コレクタ電極
４４  溝
４５  層間絶縁膜
４６  エミッタ電極
４７  Ｎ型カソード層
５１  ウエハ
５１ａ  表面
５１ｂ  裏面
５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ  レジスト膜
５３  ハードマスク膜
５４  ドープドポリシリコン膜
５５  絶縁膜
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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