(57)【要約】【課題】安定した発振周波数の矩形波を出力することのできる発振回路を提供する。【解決手段】２個の電圧出力型のインバータ回路を直列に接続した直列回路と、この直列回路とリング状に接続された１個の電流出力型のインバータ回路と、この直列回路の入出力端子間に設けられた第１のコンデンサと、前記電流出力型のインバータ回路の出力端子と接地端子との間に設けられた第２のコンデンサとを備える。更に前記電流出力型のインバータ回路の電流を調整して発振周波数を変化させる電流調整回路を備える。【選択図】      図２
2018042117.tif 000002
【特許請求の範囲】
【請求項１】
２ｎ個（ｎは自然数）の電圧出力型のインバータ回路からなる直列回路と、
この直列回路とリング状に接続された１個の電流出力型のインバータ回路と、
この直列回路の入出力端子間に設けられた第１のコンデンサと、
前記電流出力型のインバータ回路の出力端子と接地端子との間に設けられた第２のコンデンサと、
を具備したことを特徴とする発振回路。
【請求項２】
前記第１のコンデンサは、前記直列回路の出力端子の電圧値が電源電圧値に達したときに前記第２のコンデンサを充電し、前記直列回路の出力端子の電圧値が接地電位に達したときに前記第２のコンデンサを放電することを特徴とする請求項１に記載の発振回路。
【請求項３】
前記第１のコンデンサおよび前記第２のコンデンサは、同じ静電容量値であることを特徴とする請求項１に記載の発振回路。
【請求項４】
前記発振回路は、前記電流出力型のインバータ回路に電流を流す定電流源の電流値を外部からの制御信号に応じて変更する電流調整回路を有することを特徴とする請求項１に記載の発振回路。
【請求項５】
前記電流出力型のインバータ回路は、カスケードに接続されたＰチャネル型のＭＯＳ-ＦＥＴおよびＮチャネル型のＭＯＳ-ＦＥＴと、前記Ｐチャネル型のＭＯＳ−ＦＥＴに電流を流す第１の定電流源と、前記Ｎチャネル型のＭＯＳ-ＦＥＴに電流を流す第２の定電流源とを備えて構成される請求項１または４に記載の発振回路。
【請求項６】
前記第１の定電流源および前記第２の定電流源は、前記Ｐチャネル型のＭＯＳ-ＦＥＴの電流値と前記Ｎチャネル型のＭＯＳ-ＦＥＴの電流値とを互いに等しく設定したものである請求項５に記載の発振回路。
【請求項７】
前記第１の定電流源は、前記Ｐチャネル型のＭＯＳ-ＦＥＴと電源電圧端子との間に接続された電流設定用の第１のＭＯＳ-ＦＥＴからなり、
前記第２の定電流源は、前記Ｎチャネル型のＭＯＳ-ＦＥＴと接地端子との間に接続された電流設定用の第２のＭＯＳ-ＦＥＴからなる請求項５に記載の発振回路。
【請求項８】
前記電流調整回路は、前記電流出力型のインバータ回路が入出力する電流値を調整して発振周波数を変化させる役割を担う請求項４に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定した発振周波数の矩形波を出力することのできる発振回路に関する。
【背景技術】
【０００２】
各種の半導体集積回路においては、その内部の時間設定に用いる為の一定周波数の矩形波を生成する発振回路が設けられることが多い。図５は［２ｎ＋１］個（ｎは自然数）、一般的には３個のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３をリング状に接続した、いわゆるリング型の発振回路ＯＳＣの構成例を示している。
【０００３】
この発振回路ＯＳＣは、奇数個（３個）のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３からなる直列回路の出力信号を入力側に帰還させる。そして発振回路ＯＳＣは、各インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間（ゲート遅延時間）を利用して矩形波からなる発振出力信号ＯＵＴを生成する。これ故、発振回路ＯＳＣの発振周波数は、専ら、インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間によって決定される。
【０００４】
従来、この種の発振回路ＯＳＣにおける発振周波数の安定化を図る為に、例えば特許文献１に開示されるようにインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３を定電流で駆動することが提唱されている。また特許文献１には、インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３を駆動する定電流に制御電流を重畳する共に、この制御電流の大きさを変えることによって発振周波数を変化させることも開示されている。
【０００５】
一方、特許文献２には、リング状に接続された奇数個の定電流インバータ（電流駆動型のインバータ回路）と、所定の定電流インバータの出力端子と接地端子との間に接続されたコンデンサとを備え、コンデンサの充放電に伴う遅延時間を利用して発振周波数を決定するリング型の発振回路が示される。また特許文献２には、テスト時に所定の定電流インバータに流す電流を増やすことでコンデンサによる遅延時間を短くし、その発振周波数を高くすることが開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１９１２７５号公報
【特許文献２】特開２００１−２６８８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで上述したリング型の発振回路における発振周波数は、前述したように、専ら、インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間（ゲート遅延時間）によって決定される。また特許文献２に開示される発振回路においては、インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間と遅延素子としてのコンデンサとにより、その発振周波数が決定される。
【０００８】
この為、従来のリング型の発振回路においては、インバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３を構成する回路素子の特性に依存する動作遅延時間のずれに起因して発振周波数にバラツキが生じ易い。しかも特許文献１,２にそれぞれ示されるような定電流インバータは、例えばカスケード接続されて相反してオン・オフする一対のＭＯＳ-ＦＥＴ等からなる反転回路を定電流駆動してその出力電圧のレベルを反転させるものである。この為、定電流インバータを用いてリング型の発振回路を構成しても、一般的には発振周波数の可変設定幅を大きくすることが困難である等の問題がある。
【０００９】
本発明はこのような事情を考慮してなされたもので、その目的は、複数のインバータ回路の動作遅延時間に依存することなく、安定した発振周波数の矩形波を出力することのできる発振回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る発振回路は、
２ｎ個（ｎは自然数）の電圧出力型のインバータ回路からなる直列回路と、
この直列回路とリング状に接続された１個の電流出力型のインバータ回路と、
この直列回路の入出力端子間に設けられた第１のコンデンサと、
前記電流出力型のインバータ回路の出力端子と接地端子との間に設けられた第２のコンデンサと、
を備えたことを特徴としている。
【００１１】
ちなみに前記第１のコンデンサは、前記直列回路の出力端子の電圧値が電源電圧値に達したときに前記第２のコンデンサを充電し、前記出力端子の電圧値が接地電位に達したときに前記第２のコンデンサを放電するものである。好ましくは前記第１のコンデンサおよび前記第２のコンデンサは、同じ静電容量値であることを特徴とする。
【００１２】
前記電圧出力型のインバータ回路は、例えば電源電圧端子と接地端子との間にカスケードに接続されて相反してオン・オフするＰチャネル型のＭＯＳ-ＦＥＴとＮチャネル型のＭＯＳ-ＦＥＴとを備えて構成される。また前記発振回路は、前記電流出力型のインバータ回路に電流を流す定電流源の電流値を、外部からの制御信号に応じて変更する電流調整回路を有することが好ましい。
【００１３】
具体的には前記電流出力型のインバータ回路は、例えばカスケードに接続されたＰチャネル型のＭＯＳ-ＦＥＴおよびＮチャネル型のＭＯＳ-ＦＥＴと、前記Ｐチャネル型のＭＯＳ−ＦＥＴに電流を流す第１の定電流源と、前記Ｎチャネル型のＭＯＳ-ＦＥＴに電流を流す第２の定電流源とを備えて構成される。好ましくは前記第１および第２の定電流源は、前記Ｐチャネル型のＭＯＳ-ＦＥＴに流れる電流値と前記Ｎチャネル型のＭＯＳ-ＦＥＴに流れる電流値とを互いに等しく設定したものである。
【００１４】
具体的には前記第１の定電流源は、例えば前記Ｐチャネル型のＭＯＳ-ＦＥＴと電源電圧端子との間に接続された電流設定用の第１のＭＯＳ-ＦＥＴからなる。また前記第２の定電流源は、例えば前記Ｎチャネル型のＭＯＳ-ＦＥＴと接地端子との間に接続された電流設定用の第２のＭＯＳ-ＦＥＴからなる。
【００１５】
尚、前記電流調整回路は、前記電流出力型のインバータ回路が入出力する電流値を調整して発振周波数を変化させる役割を担う。
【００１６】
ここで、例えば前記電流出力型のインバータ回路が入出力する電流の電流値を互いに等しく設定しておけば、電源電圧の（１／２）の電圧値を閾値として前記直列回路の入力電圧を対称性良く速やかに反転させることができる。従って発振回路の出力としてデューティが５０％の矩形波を安定して生成することができる。
【００１７】
また本発明に係る発振回路においては、例えば前記電流出力型のインバータ回路が入出力する電流の電流値を可変設定すれば、発振回路の発振出力周波数を容易に変えることができる。
【発明の効果】
【００１８】
上記構成の本発明に係る発振回路によれば、その発振周波数を前記第１および第２のコンデンサの静電容量値と前記電流出力型のインバータ回路が入出力する電流の電流値とにより定まる時定数として決定することができる。従って発振回路の発振周波数の安定化を図ることができる。
【００１９】
また本発明に係る発振回路によれば、上述した前記第１および第２のコンデンサの充放電を利用して、前記直列回路の出力電圧値の変化に応じて該直列回路の入力電圧を電源電圧の電圧値または接地電位に切換えることができる。従って前記直列回路の出力電圧値として、電源電圧の電圧値と接地電位との間でフルスイングする矩形波を安定に生成することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る発振回路の概略的な構成図。
【図２】本発明の一実施形態に係る発振回路の具体的な構成例を示す図。
【図３】図２に示す発振回路の動作を説明する為の電圧波形図。
【図４】本発明の係る発振回路における電流出力型のインバータ回路の出力電流を変化させたときの発振周波数の変化の様子を示す図。
【図５】従来一般的なリング型の発振回路の構成例を示す図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の一実施形態に係る発振回路について説明する。この発振回路は、基本的には入力電圧のレベルを反転して出力する［２ｎ＋１］個（ｎは自然数）のインバータ回路をリング状に接続して構成される。
【００２２】
図１は本発明の一実施形態に係る発振回路ＯＳＣの概略構成図である。この発振回路ＯＳＣは、３個のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３をリング状に接続して構成される。ちなみに第１のインバータ回路ＩＮＶ１は電流出力型のものであり、また第２および第３のインバータ回路ＩＮＶ２,ＩＮＶ３は電圧出力型のものからなる。
【００２３】
具体的には本発明に係る発振回路ＯＳＣは、電圧出力型の第２および第３のインバータ回路ＩＮＶ２,ＩＮＶ３を直列に接続した直列回路を備える。また発振回路ＯＳＣは、直列回路における第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３を第２のインバータ回路ＩＮＶ２の入力端子に帰還する第１のコンデンサＣ１を備える。更に発振回路ＯＳＣは、直列回路の入力端子である第２のインバータ回路ＩＮＶ２の入力端子と接地端子との間に設けられた第２のコンデンサＣ２を備える。
【００２４】
そして電流出力型の第１のインバータ回路ＩＮＶ１は、第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３の電圧値に応じて一定の電流を入出力して第２のコンデンサＣ２を充放電する。この第２のコンデンサＣ２の充放電に伴う該第２のコンデンサＣ２の充電電圧が、第２のインバータ回路ＩＮＶ２の入力電圧として生成される。この第２のインバータ回路ＩＮＶ２の入力電圧は、等価的には第１のインバータ回路ＩＮＶ１の出力電圧Ｖ１として看做すことができる。
【００２５】
ここで電流出力型の第１のインバータ回路ＩＮＶ１は、特に出力電圧Ｖ３の電圧値に応じて該第１のインバータ回路ＩＮＶ１が入出力する電流を生成する為の第１および第２の定電流源Ｉ１,Ｉ２を備える。第１の定電流源Ｉ１は、第１のインバータ回路ＩＮＶ１がその出力端子から吐き出す電流を一定の電流値として規制するものである。また第２の定電流源Ｉ２は、第１のインバータ回路ＩＮＶ１が、その出力端子から吸い込む電流を一定の電流値として規制するものである。この電流出力型の第１のインバータ回路ＩＮＶ１は、上述した如く第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３の電圧値に応じて一定の電流を入出力する点で、特許文献１,２等に紹介される電流駆動型の定電流インバータとは異なっている。
【００２６】
具体的には本発明に係る発振回路ＯＳＣは、例えば図２に示すように構成される。即ち、電圧出力型の第２のインバータ回路ＩＮＶ２は、ゲート間およびドレイン間をそれぞれ接続してカスケードに設けられたＰ型ＭＯＳ-ＦＥＴ（Ｐ２）とＮ型のＭＯＳ-ＦＥＴ（Ｎ２）とを備えて構成される。Ｐ型ＭＯＳ-ＦＥＴ（Ｐ２）のソースは、電源電圧ＶＤＤが加えられる電源電圧端子に接続され、またＮ型のＭＯＳ-ＦＥＴ（Ｎ２）のソースは、接地電位ＧＮＤ（０Ｖ）に設定された接地端子に接続される。そしてＰ型ＭＯＳ-ＦＥＴ（Ｐ２）およびＮ型のＭＯＳ-ＦＥＴ（Ｎ２）の各ゲートは第２のインバータ回路ＩＮＶ２の入力端子を構成する。また互いに接続されたＰ型ＭＯＳ-ＦＥＴ（Ｐ２）およびＮ型のＭＯＳ-ＦＥＴ（Ｎ２）の各ドレインは第２のインバータ回路ＩＮＶ２の出力端子を構成する。
【００２７】
Ｐ型ＭＯＳ-ＦＥＴ（Ｐ２）およびＮ型のＭＯＳ-ＦＥＴ（Ｎ２）は、電源電圧端子に加えられる電源電圧ＶＤＤの（１／２）の電圧値を反転閾値（ＶＤＤ／２）として、その入力端子から各ゲートに与えられる入力電圧の電圧値に応じて互いに相反してオン・オフする。
【００２８】
具体的には第２のインバータ回路ＩＮＶ２は、その入力電圧（第１のインバータ回路のＩＮＶ１の出力電圧Ｖ１）の電圧値が反転閾値（ＶＤＤ／２）を超えて高くなったとき、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ２）をオフすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ２）をオンさせ、これによってその出力電圧Ｖ２を接地電位ＧＮＤに落とす。また第２のインバータ回路ＩＮＶ２は、その入力電圧（出力電圧Ｖ１）の電圧値が反転閾値（ＶＤＤ／２）に満たない場合には、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ２）をオンすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ２）をオフさせ、これによって出力電圧Ｖ２の電圧値を電源電圧ＶＤＤに引き上げる。即ち、第２のインバータ回路ＩＮＶ２は、入力電圧（出力電圧Ｖ１）の電圧値に応じた値の出力電圧Ｖ２を得る。
【００２９】
同様に電圧出力型の第３のインバータ回路ＩＮＶ３は、ゲート間およびドレイン間をそれぞれ接続してカスケードに設けられたＰ型ＭＯＳ-ＦＥＴ（Ｐ３）とＮ型のＭＯＳ-ＦＥＴ（Ｎ３）とにより構成される。これらのＰ型ＭＯＳ-ＦＥＴ（Ｐ３）とＮ型のＭＯＳ-ＦＥＴ（Ｎ３）は、第２のインバータ回路ＩＮＶ２と同様に電源電圧端子と接地端子との間に接続される。そしてカスケードに接続されたＰ型ＭＯＳ-ＦＥＴ（Ｐ３）およびＮ型のＭＯＳ-ＦＥＴ（Ｎ３）の各ゲートは第３のインバータ回路ＩＮＶ３の入力端子を構成する。また互いに接続されたＰ型ＭＯＳ-ＦＥＴ（Ｐ３）およびＮ型のＭＯＳ-ＦＥＴ（Ｎ３）の各ドレインは第３のインバータ回路ＩＮＶ３の出力端子を構成する。
【００３０】
そしてこの第３のインバータ回路ＩＮＶ３は、その入力電圧（第２のインバータ回路ＩＮＶ２の出力電圧Ｖ２）の電圧値が反転閾値（ＶＤＤ／２）を超えて高くなったとき、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ３）をオフすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ３）をオンさせる。これによって第３のインバータ回路ＩＮＶ３は、その出力電圧Ｖ３を接地電位ＧＮＤに落とす。また第３のインバータ回路ＩＮＶ３は、その入力電圧（出力電圧Ｖ２）の電圧値が反転閾値（ＶＤＤ／２）に満たない場合には、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ３）をオンすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ３）をオフさせる。これによって第３のインバータ回路ＩＮＶ３は、その出力電圧Ｖ３の電圧値を電源電圧ＶＤＤに引き上げる。即ち、第３のインバータ回路ＩＮＶ３は、入力電圧（出力電圧Ｖ２）の電圧値に応じて、出力電圧Ｖ２のレベルを反転した出力電圧Ｖ３を得るように構成される。
【００３１】
これに対して電流出力型の第１のインバータ回路ＩＮＶ１は、ゲート間およびドレイン間をそれぞれ接続してカスケードに設けられＰ型ＭＯＳ-ＦＥＴ（Ｐ１）とＮ型のＭＯＳ-ＦＥＴ（Ｎ１）とを主体として構成される。更にＰ型ＭＯＳ-ＦＥＴ（Ｐ１）のソースと電源電圧端子との間には、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ１）に流れる電流値を一定化する第１の定電流源Ｉ１が直列に接続される。この第１の定電流源Ｉ１は、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ１）のソースに、そのドレインを接続すると共に、ソースを電源電圧ＶＤＤが供給される電源電圧端子に接続したＰ型ＭＯＳ-ＦＥＴ（Ｐ４）からなる。この第１の定電流源Ｉ１は、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ４）のゲートに外部から加えられるバイアス電圧に応じて設定される値の電流をＰ型ＭＯＳ-ＦＥＴ（Ｐ１）のソース・ドレイン間に流す役割を担う。
【００３２】
またＮ型ＭＯＳ-ＦＥＴ（Ｎ１）のソースと接地端子との間には、Ｎ型ＭＯＳ-ＦＥＴ（Ｎ１）に流れる電流値を一定化する第２の定電流源Ｉ２が直列に接続される。この第２の定電流源Ｉ２は、Ｎ型ＭＯＳ-ＦＥＴ（Ｎ１）のソースに、そのドレインを接続すると共に、ソースを接地端子に接続したＮ型ＭＯＳ-ＦＥＴ（Ｎ４）からなる。この第２の定電流源Ｉ２は、Ｎ型ＭＯＳ-ＦＥＴ（Ｎ４）のゲートに外部から加えられるバイアス電圧に応じて設定される値の電流をＮ型ＭＯＳ-ＦＥＴ（Ｎ１）のソース・ドレイン間に流す役割を担う。
【００３３】
これらの第１の定電流源Ｉ１および第２の定電流源Ｉ２により、相反してオン・オフするＰ型ＭＯＳ-ＦＥＴ（Ｐ１）およびＮ型ＭＯＳ-ＦＥＴ（Ｎ１）にそれぞれ流れる電流値が一定化される。そして第１のインバータ回路ＩＮＶ１は、その入力電圧（出力電圧Ｖ３）の電圧値が反転閾値（ＶＤＤ／２）を超えて高くなったときにはＰ型ＭＯＳ-ＦＥＴ（Ｐ１）をオフすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ１）をオンさせる。このＮ型のＭＯＳ-ＦＥＴ（Ｎ１）のオンに伴って第１のインバータ回路ＩＮＶ１の出力端子が接地され、第１のインバータ回路ＩＮＶ１の出力端子から一定の電流が吸い込まれる。
【００３４】
また第１のインバータ回路ＩＮＶ１は、その入力電圧（出力電圧Ｖ３）の電圧値が反転閾値（ＶＤＤ／２）に満たない場合には、Ｐ型ＭＯＳ-ＦＥＴ（Ｐ１）をオンすると共にＮ型のＭＯＳ-ＦＥＴ（Ｎ１）をオフさせる。これによって第１のインバータ回路ＩＮＶ１の出力端子からＰ型のＭＯＳ-ＦＥＴ（Ｐ１）を経て一定の電流が吐き出される。即ち、電流出力型の第１のインバータ回路ＩＮＶ１は、入力電圧（出力電圧Ｖ３）の電圧値に応じてその出力端子から一定の出力電流を入力し（吸い込み）、或いは一定の出力電流を出力する（吐き出す）ように構成される。
【００３５】
ところで第１のコンデンサＣ１は、基本的には第２のインバータ回路ＩＮＶ２の入力端子に加わる電圧（出力電圧Ｖ１）の電圧値と第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３の電圧値との差に応じて充放電される。この第１のコンデンサＣ１の充放電により第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３が第２のインバータ回路ＩＮＶ２の入力端子に帰還される。一方、第２のコンデンサＣ２は、基本的には第１のインバータ回路ＩＮＶ１が入出力する電流にて充放電される。またこの第２のコンデンサＣ２は、その充電電圧値と第１のコンデンサＣ１により帰還される第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３との電圧差に応じて該第１のコンデンサＣ１の充放電を補助する。ちなみに第１のコンデンサＣ１の静電容量値と第２のコンデンサＣ２の静電容量値は互いに等しく設定される。
【００３６】
図３はこれらの第１および第２のコンデンサＣ１,Ｃ２を備えて構成された発振回路ＯＳＣの動作を、第２のインバータ回路ＩＮＶ２の入力端子に加わる電圧（第１のインバータ回路ＩＮＶ１から得られる出力電圧Ｖ１）、並びに第２および第３のインバータ回路ＩＮＶ２，ＩＮＶ３の各出力電圧Ｖ２,Ｖ３の変化として示している。
【００３７】
図３において出力電圧Ｖ３の電圧値がローレベル（接地電位ＧＮＤ）である区間ｔ１においては、第１のインバータ回路ＩＮＶ１におけるＰ型ＭＯＳ-ＦＥＴ（Ｐ１）がオンし、Ｎ型ＭＯＳ-ＦＥＴ（Ｎ１）がオフする。そして第１のインバータ回路ＩＮＶ１から吐き出される出力電流によって第１および第２のコンデンサＣ１,Ｃ２がそれぞれ充電される。この結果、第１および第２のコンデンサＣ１,Ｃ２の静電容量値と出力電流値とによって定まる時定数で出力電圧Ｖ１の電圧値が直線的に上昇する。そして出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）を超えると第２のインバータ回路ＩＮＶ２の出力電圧Ｖ２のレベルが反転してローレベル（接地電位ＧＮＤ）となり、これに伴って第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３のレベルが反転してハイレベル（電源電圧ＶＤＤ）となる。
【００３８】
すると出力電圧Ｖ３のレベルの反転に伴って第１のインバータ回路ＩＮＶ１から吐き出される出力電流による第１および第２のコンデンサＣ１,Ｃ２の充電が終了する。またこのとき、インバータ回路ＩＮＶ３の出力電圧Ｖ３が第２のインバータ回路ＩＮＶ２の入力端子に帰還される。この結果、出力電圧Ｖ３のレベルの反転に伴って第１のコンデンサＣ１の両端電位が高くなる。すると第１のコンデンサＣ１と第２のコンデンサＣ２との電位差によって第１のコンデンサＣ１の充電電荷が放電され、その放電電荷により第２のコンデンサＣ２が急速に充電される。この結果、図３に示すように出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）から電源電圧ＶＤＤへと変化する。
【００３９】
一方、出力電圧Ｖ３の電圧値がハイレベル（電源電圧ＶＤＤ）である区間ｔ２においては、第１のインバータ回路ＩＮＶ１におけるＰ型ＭＯＳ-ＦＥＴ（Ｐ１）がオフし、Ｎ型ＭＯＳ-ＦＥＴ（Ｎ１）がオンする。そして第１のインバータ回路ＩＮＶ１が吸い込む出力電流によって第１および第２のコンデンサＣ１，Ｃ２の充電電荷がそれぞれ放電される。この結果、第１および第２のコンデンサＣ１,Ｃ２の静電容量値と出力電流値とによって定まる時定数で出力電圧Ｖ１の電圧値が直線的に下降する。そして出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）を下回ると第２のインバータ回路ＩＮＶ２の出力電圧Ｖ２のレベルが反転してハイレベル（電源電圧ＶＤＤ）となる。この結果、第３のインバータ回路ＩＮＶ３の出力電圧Ｖ３のレベルが反転してローレベル（接地電位ＧＮＤ）となる。
【００４０】
すると出力電圧Ｖ３のレベルの反転に伴って第１のインバータ回路ＩＮＶ１が吸い込む出力電流による第１および第２のコンデンサＣ１，Ｃ２の放電が終了する。またこのとき、インバータ回路ＩＮＶ３の出力電圧Ｖ３が第２のインバータ回路ＩＮＶ２の入力端子に帰還される。この結果、出力電圧Ｖ３のレベルの反転に伴って第１のコンデンサＣ１の両端電位が低くなる。すると第１のコンデンサＣ１と第２のコンデンサＣ２との電位差によって第１のコンデンサＣ１に電荷が充電され、その充電電荷により第２のコンデンサＣ２が急速に放電される。この結果、図３に示すように出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）から接地電位ＧＮＤへと変化する。
【００４１】
従ってこの実施形態に係る発振回路ＯＳＣにおいては第１のインバータ回路ＩＮＶ１が入出力する電流の値と第１および第２のコンデンサＣ１,Ｃ２の静電容量値とによって定まる時定数で直線的に変化する出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）を横切って変化するタイミングで出力電圧Ｖ３のレベルが反転することになる。ここで、出力電圧Ｖ１の電圧値が反転閾値（ＶＤＤ／２）を横切って変化することで反転した出力電圧Ｖ３が第１のコンデンサＣ１を介して第２のインバータ回路ＩＮＶ２の入力端子に帰還される。この結果、第１のコンデンサＣ１と第２のコンデンサＣ２間の充放電が十分行われる。故に、第１のコンデンサＣ１の静電容量値ｃ１は第２のコンデンサＣ２の静電容量値ｃ２と同じであれば必要十分である。
【００４２】
ちなみに出力電圧Ｖ３の電圧値がローレベル（接地電位ＧＮＤ）となる区間ｔ１は、第１のインバータ回路ＩＮＶ１が入出力する電流をＩ、第１および第２のコンデンサＣ１,Ｃ２の静電容量値をｃ１,ｃ２としたとき、
Ｉ＝(ｃ１＋ｃ２)×(ＶＤＤ／２−ＧＮＤ)／ｔ１
から
ｔ１＝(ｃ１＋ｃ２)×(ＶＤＤ／２)／Ｉ
として求められる。
【００４３】
また出力電圧Ｖ３の電圧値がハイレベル（電源電圧ＶＤＤ）となる区間ｔ２は、
Ｉ＝(ｃ１＋ｃ２)×(ＶＤＤ−ＶＤＤ／２)／ｔ２
から
ｔ２＝(ｃ１＋ｃ２)×(ＶＤＤ／２)／Ｉ
として求められる。
【００４４】
従って出力電圧Ｖ３の電圧値が変化する周期、即ち、発振周波数の周期ｔは、
ｔ＝ｔ１＋ｔ２
＝(ｃ１＋ｃ２)×(ＶＤＤ／２)／Ｉ
＋(ｃ１＋ｃ２)×(ＶＤＤ／２)／Ｉ
＝２×(ｃ１＋ｃ２)×(ＶＤＤ／２)／Ｉ
となる。
【００４５】
即ち、発振回路ＯＳＣが出力する矩形波の発振周波数の周期ｔ（＝ｔ１＋ｔ２）は第１のインバータ回路ＩＮＶ１が入出力する電流Ｉの電流値に反比例し、第１および第２のコンデンサＣ１,Ｃ２の合成静電容量値（ｃ１＋ｃ２）に比例する。換言すれば発振回路ＯＳＣ発振周波数は、第１のインバータ回路ＩＮＶ１が入出力する電流Ｉの電流値に比例し、第１および第２のコンデンサＣ１,Ｃ２の合成静電容量値（ｃ１＋ｃ２）に反比例する。
【００４６】
ここで、第１のインバータ回路ＩＮＶ１が入出力する電流に比例関係があれば発振回路ＯＳＣの発振周波数は、第１のインバータ回路ＩＮＶ１が入出力する電流値に比例することは上述と同様である。しかし回路定数など設定を簡単にする上では、第１のインバータ回路ＩＮＶ１が入出力する電流値を等しく設定することが望ましい。
【００４７】
従って本発明に係る発振回路ＯＳＣによれば、第１〜第３のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間（ゲート遅延時間）に拘わることなく発振周波数を決定することができる。即ち、電流出力型の第１のインバータ回路ＩＮＶ１が入出力する電流Ｉの電流値と、第１および第２のコンデンサＣ１,Ｃ２の静電容量値ｃ１,ｃ２（合成静電容量値；ｃ１＋ｃ２）とにより発振回路ＯＳＣの発振周波数を精度良く、且つ安定に決定することができる。
【００４８】
ところで第１および第２のコンデンサＣ１,Ｃ２は、通常、発振回路ＯＳＣを形成する回路基板上に固定されるので、一般的にはその静電容量値ｃ１,ｃ２を変更することは困難である。しかし第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流値を設定するバイアス電流を調整することで第１のインバータ回路ＩＮＶ１が入出力する電流Ｉの大きさを変更することは比較的容易である。
【００４９】
図２における電流設定回路ＣＯＮＴは、外部から与えられる制御電圧Ｖinの電圧値に応じて第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流Ｉの値を可変設定するものである。この電流設定回路ＣＯＮＴは、例えば電圧電流変換回路によって実現される。この電流設定回路ＣＯＮＴは、例えば接地端子とエミッタとの間に抵抗Ｒ１を設けてエミッタを接地し、オペアンプＯＰの出力に応じて出力電流値を決定するＮＰＮ型のバイポーラトランジスタＴＲを備える。オペアンプＯＰは、非反転入力端子に与えられる制御電圧Ｖinの電圧値と、バイポーラトランジスタＴＲに流れる電流の値に応じて抵抗Ｒ１に生起される電圧を反転入力端子に入力する。そしてオペアンプＯＰは、これらの端子間に与えられる電圧の差が零（０）となるようにバイポーラトランジスタＴＲに流れる電流の値を制御する。
【００５０】
このようにしてオペアンプＯＰにより制御されてバイポーラトランジスタＴＲに流れる電流の値が、電源電圧端子側に設けられたＰ型のＭＯＳ-ＦＥＴ（Ｐ６,Ｐ７）からなる第１のカレントミラー回路により検出される。そして第１のカレントミラー回路は、第１のインバータ回路ＩＮＶ１における第２の定電流源Ｉ２に流れる電流値を決定するバイアス電流を出力する。また第１のカレントミラー回路により検出された電流値は、更に接地電位ＧＮＤ側に設けられたＮ型のＭＯＳ-ＦＥＴ（Ｎ５,Ｎ６）からなる第２のカレントミラー回路により折り返し検出される。そして第２のカレントミラー回路により検出された電流値は電源電圧端子側に設けられたＰ型のＭＯＳ-ＦＥＴ（Ｐ５）からなる出力回路に与えられる。この出力回路は、第１のインバータ回路ＩＮＶ１における第１の定電流源Ｉ１に流れる電流の値を決定するバイアス電流を出力する。
【００５１】
また、各ＭＯＳ−ＦＥＴ（Ｐ４,Ｐ５,Ｐ６,Ｐ７,Ｎ４,Ｎ５,Ｎ６）の素子サイズをそれぞれ等しく設定すれば、第１の定電流源Ｉ１に流れる電流の値と第２の定電流源Ｉ２に流れる電流とを同じ電流値（Ｉ）に容易に設定することができる。
【００５２】
ここでオペアンプＯＰは、抵抗Ｒ１に生起される電圧と非反転端子に入力される制御電圧Ｖinのそれぞれの電圧値が等しくなるように動作する。この結果、第１および第２の定電流源Ｉ１,Ｉ２にそれぞれ与えられるバイアス電流は、制御電圧Ｖinの電圧値に応じて変化する。従って制御電圧Ｖinの電圧値を変化させることで第１および第２の定電流源Ｉ１,Ｉ２にそれぞれ与えるバイアス電流値が変更される。そしてバイアス電流値の変更に伴って、第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流Ｉの電流値が変更設定される。
【００５３】
そして第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流Ｉの電流値の変更に伴い、前述したように発振回路ＯＳＣの発振周波数を変更することが可能となる。図４は第１および第２の定電流源Ｉ１,Ｉ２にそれぞれ与えるバイアス電流Ｉの電流値を変更したときにおける発振回路ＯＳＣの発振周波数の変化を確認したシミュレーション結果を示している。尚、このシミュレーションは、第１および第２のコンデンサＣ１,Ｃ２の静電容量値ｃ１,ｃ２を０.５ｐＦに設定したときの例、および５ｐＦに設定したときの例をそれぞれ示している。
【００５４】
この図４に示されるように、第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流Ｉの電流値の変化に応じて、その発振周波数がリニアに変化する。また第１および第２のコンデンサＣ１,Ｃ２の静電容量値ｃ１,ｃ２を小さくすることで、第１および第２の定電流源Ｉ１,Ｉ２がそれぞれ出力する電流Ｉの電流値の変化に対する発振周波数の変化の割合を大きく設定し得る。特にこの発振回路ＯＳＣによれば、前述したように個々のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３の動作遅延時間（ゲート遅延時間）に拘わることなしにその発振周波数を決定することができる。従って発振周波数の安定性が非常に良い等の効果が奏せられる。
【００５５】
尚、本発明は上述した実施形態に限定されるものではない。ここでは３個のインバータ回路ＩＮＶ１,ＩＮＶ２,ＩＮＶ３をリング状に接続して構成された発振回路ＯＳＣについて説明した。しかし３個以上の奇数個のインバータ回路ＩＮＶ１,ＩＮＶ２,…ＩＮＶ（２ｎ＋１）をリング状に接続して発振回路ＯＳＣを構成する場合においても本発明を同様に適用することができる。また電圧出力型のインバータ回路および電流出力型のインバータ回路の具体的な構成について従来より提唱されている回路構成を適宜採用可能であり、実施形態として例示した回路構成に限定されるものではない。
【００５６】
更には第１および第２の定電流源Ｉ１,Ｉ２に流れる電流の値を可変設定する為の電流調整回路ＣＯＮＴの構成についても種々変形することができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００５７】
ＯＳＣ  発振回路
ＩＮＶ１  電流出力型のインバータ回路
ＩＮＶ２,ＩＮＶ３  電圧出力型のインバータ回路
Ｃ１  第１のコンデンサ
Ｃ２  第２コンデンサ
Ｉ１  第１の定電流源
Ｉ２  第２の定電流源
ＣＯＮＴ  電流調整回路
Ｐ１,Ｐ２,Ｐ３,Ｐ４,Ｐ５,Ｐ６,Ｐ７  Ｐ型のＭＯＳ-ＦＥＴ
Ｎ１,Ｎ２,Ｎ３,Ｎ４,Ｎ５,Ｎ６  Ｎ型のＭＯＳ-ＦＥＴ
ＯＰ  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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