(57)【要約】【課題】温度変動に伴う分周クロックの遅延時間の変動を小さくする。【解決手段】クロック発生回路１は、基準クロックを分周することにより、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する分周部１６と、基準クロックの出力端子１７ａが設けられた第１経路と分周部１６が設けられた第２経路とに基準クロックを分配する分配器１３と、を備え、分周部１６は、一以上の増幅器と、一以上の分周回路と、増幅器と分周回路との間に設けられており、分周回路に入力される入力クロックのレベルを補正する補正回路と、を有する。【選択図】図３
2018042167.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを分周することにより、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する分周部と、
前記基準クロックと等しい周波数のクロックを出力する出力端子が設けられた第１経路と前記分周部が設けられた第２経路とに前記基準クロックを分配する分配部と、
を備え、
前記分周部は、
一以上の増幅器と、
一以上の分周回路と、
前記増幅器と前記分周回路との間に設けられており、前記分周回路に入力される入力クロックのレベルを補正する補正回路と、
を有するクロック発生回路。
【請求項２】
前記補正回路は、温度によって抵抗値を変化させるサーミスタを有する、
請求項１に記載のクロック発生回路。
【請求項３】
前記補正回路は、前記入力クロックの波形が矩形波になるように前記入力クロックのレベルを補正する、
請求項１又は２に記載のクロック発生回路。
【請求項４】
前記分周部は、
縦続接続された複数の前記分周回路と、
前記複数の分周回路それぞれの前段に設けられた同一の特性を有する前記補正回路と、
を有する、
請求項１から３のいずれか一項に記載のクロック発生回路。
【請求項５】
基準クロックを分周することにより、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する分周部と、
前記基準クロックと等しい周波数のクロックを出力する出力端子が設けられた第１経路と前記分周部が設けられた第２経路とに前記基準クロックを分配する分配部と、
前記基準クロック及び前記分周クロックに基づいて、前記基準クロックの周波数と前記分周クロックの周波数との間の周波数の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
を備え、
前記分周部は、
一以上の増幅器と、
一以上の分周回路と、
前記増幅器と前記分周回路との間に設けられており、前記分周回路に入力される入力クロックのレベルを補正する補正回路と、
を有する信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロックを発生するクロック発生回路、及びクロック発生回路が発生した複数のクロックを用いて信号処理を実行する信号処理装置に関する。
【背景技術】
【０００２】
従来、基準クロックを分周することにより、基準クロックよりも低い周波数の分周クロックを生成する回路が知られている。特許文献１には、基準クロックを分周して、周波数が異なる複数のクロック信号を生成するクロック発生回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３７４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
分周回路の周辺の温度が変化すると、例えば内部の増幅器のゲインが変動することにより、入力された基準クロックに対する出力クロックの遅延時間が変動する。その結果、基準クロック及び分周クロックを使用する後段の回路において求められる、基準クロックの変化タイミングと分周クロックの変化タイミングとの間の時間差に対する要件を満たせない場合が生じてしまうという問題があった。
【０００５】
そこで、本発明はこれらの点に鑑みてなされたものであり、温度変動に伴う分周クロックの遅延時間の変動を小さくすることができるクロック発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様のクロック発生回路は、基準クロックを分周することにより、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する分周部と、前記基準クロックと等しい周波数のクロックを出力する出力端子が設けられた第１経路と前記分周部が設けられた第２経路とに前記基準クロックを分配する分配部と、を備え、前記分周部は、一以上の増幅器と、一以上の分周回路と、前記増幅器と前記分周回路との間に設けられており、前記分周回路に入力される入力クロックのレベルを補正する補正回路と、を有する。
【０００７】
前記補正回路は、例えば、温度によって抵抗値を変化させるサーミスタを有する。前記補正回路は、前記入力クロックの波形が矩形波になるように前記入力クロックのレベルを補正してもよい。
【０００８】
前記分周部は、縦続接続された複数の前記分周回路と、前記複数の分周回路それぞれの前段に設けられた同一の特性を有する前記補正回路と、を有してもよい。
【０００９】
本発明の第２の態様の信号処理装置は、基準クロックを分周することにより、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する分周部と、前記基準クロックと等しい周波数のクロックを出力する出力端子が設けられた第１経路と前記分周部が設けられた第２経路とに前記基準クロックを分配する分配部と、前記基準クロック及び前記分周クロックに基づいて、前記基準クロックの周波数と前記分周クロックの周波数との間の周波数の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、を備え、前記分周部は、一以上の増幅器と、一以上の分周回路と、前記増幅器と前記分周回路との間に設けられており、前記分周回路に入力される入力クロックのレベルを補正する補正回路と、を有する。
【発明の効果】
【００１０】
本発明によれば、温度変動に伴う分周クロックの遅延時間の変動を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る信号処理装置の構成を示す図である。
【図２】分周クロックと基準クロックとの関係を示す図である。
【図３】本実施形態のクロック発生回路の構成を示す図である。
【図４】補正回路の構成を示す図である。
【図５】変形例のクロック発生回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
［本実施形態の概要］
図１は、本実施形態に係る信号処理装置Ｓの構成を示す図である。信号処理装置Ｓは、クロック発生回路１と、信号源２と、アナログ／デジタル変換器３と、デジタル回路４とを有する。クロック発生回路１は、内蔵する基準クロック源が発生する基準クロックDEV_CLK（3.6GHz）と、基準クロックを分周することにより得られた、基準クロックよりも低い周波数の分周クロックSYSREF_CLK（22.5MHz）とを出力する。クロック発生回路１が出力する基準クロック及び分周クロックは、アナログ／デジタル変換器３に入力される。
【００１３】
信号源２は、高周波信号を発生する。信号源２が発生する高周波信号の周波数は、分周クロックの周波数よりも高く、基準クロックの周波数よりも低く、例えば２ＧＨｚのＲＦ（Radio Frequency）信号である。信号源２が出力するＲＦ信号は、アナログ／デジタル変換器３に入力される。
【００１４】
アナログ／デジタル変換器３は、信号源２から入力されるＲＦ信号を、クロック発生回路１から入力される分周クロック及び基準クロックに基づいてデジタル信号に変換し、JESD204Bの規格に基づくタイミングで出力する。アナログ／デジタル変換器３から出力されるデジタル信号は、デジタル回路４に入力される。
デジタル回路４は、例えばＦＰＧＡ（Field Programmable Gate Array）であり、入力されたデジタル信号に基づいて、各種の処理を実行する。
【００１５】
図２は、分周クロックと基準クロックとの関係を示す図である。JESD204B規格においては、DEV_CLKとSYSREF_CLKとの間のタイミング関係（セットアップ時間及びホールド時間）が定められており、DEV_CLKとSYSREF_CLKとの間のジッタが大きいと、規格を満たすことができない。セットアップ時間は、図２においてｔｓで示されている時間であり、SYSREF_CLKの立ち上がりタイミングからDEV_CLKの立ち上がりタイミングまでの時間である。ホールド時間は、図２においてｔｈで示されており、DEV_CLKの立ち上がりタイミングからSYSREF_CLKの立ち上がりタイミングまでの時間である。
【００１６】
DEV_CLKが3.6GHzである場合、周期は278psである。JESD204B規格においては、セットアップ時間ｔｓ及びホールド時間ｔｈは60ps以上であることが要求される。したがって、DEV_CLKとSYSREF_CLKとの間のジッタマージンは、278ps−60ps−60ps＝158psとなる。本実施形態に係るクロック発生回路１は、温度変動が生じた場合であっても、ジッタマージン158psを確保するクロックを出力することができる。
【００１７】
［クロック発生回路１の構成］
図３は、本実施形態のクロック発生回路１の構成を示す図である。
クロック発生回路１は、発振器１１と、増幅器１２と、分配器１３と、増幅器１４と、増幅器１５と、分周部１６と、出力端子１７（１７ａ，１７ｂ）とを有する。
【００１８】
発振器１１は、基準クロックを発生して増幅器１２に入力する。本実施形態における基準クロックの周波数は、3.6GHzである。発振器１１は、ジッタが少ない恒温槽型水晶発振器であることが望ましい。増幅器１２は、発振器１１から入力された基準クロックを増幅してから分配器１３に入力する。
【００１９】
分配器１３は、増幅器１２から入力された基準クロックを、増幅器１４と分周部１６とに分配する。すなわち、分配器１３は、基準クロックの周波数と等しい3.6GHzのDEV_CLKを出力する第１経路と、3.6GHzの基準クロックが分周された22.5MHzのSYSREF_CLKを出力する分周器が設けられた第２経路とに分配する。
【００２０】
増幅器１４は、分配器１３から入力された3.6GHzのクロックを増幅して、DEV_CLKとして出力端子１７ａから出力する。
増幅器１５は、分周部１６から入力された22.5MHzのクロックを増幅して、SYSREF_CLKとして出力端子１７ｂから出力する。
【００２１】
分周部１６は、基準クロックの周波数に対して１／Ｎ倍（Ｎは２以上の整数）の周波数の分周クロックを発生する。分周部１６は、例えば、分配器１３から入力された3.6GHzのクロックを１６０分周することにより、22.5MHzのクロックを出力する。
【００２２】
分周部１６は、一以上の増幅器と、一以上の分周回路と、増幅器と分周回路との間に設けられており、分周回路に入力される入力クロックのレベルを補正する補正回路と、を有している。分周部１６が補正回路を有していることにより、温度変動が発生した場合の増幅器が出力する信号のレベル変動が抑制され、温度が変動した場合であってもDEV_CLKに対するSYSREF_CLKのジッタが所定の範囲内に収まるようにすることができる。
【００２３】
具体的には、分周部１６は、縦続接続された増幅器１６１と、補正回路１６２と、分周回路１６３と、増幅器１６４と、補正回路１６５と、分周回路１６６と、増幅器１６７と、補正回路１６８と、分周回路１６９とを有する。増幅器１６１、増幅器１６４及び増幅器１６７は、同等の機能を有しており、入力された信号を増幅して、それぞれ後段の補正回路１６２、補正回路１６５及び補正回路１６８に、増幅後の信号を入力する。
【００２４】
補正回路１６２、補正回路１６５及び補正回路１６８は、温度変動に伴って、増幅器１６１、増幅器１６４及び増幅器１６７が出力する信号に生じるレベル変動を補正するための回路である。補正回路１６２、補正回路１６５及び補正回路１６８は、それぞれ同一の特性を有しており、例えば、温度の変化に伴って抵抗値が変化する温度補償素子を有している。
【００２５】
図４は、補正回路１６２、補正回路１６５及び補正回路１６８の構成を示す図である。補正回路１６２、補正回路１６５及び補正回路１６８は、それぞれ抵抗２１、抵抗２２、抵抗２３及びサーミスタ２４を有する。サーミスタ２４は、温度が高くなるにつれて、抵抗値が小さくなる素子である。補正回路１６２、補正回路１６５及び補正回路１６８がサーミスタ２４を有することにより、補正回路１６２、補正回路１６５及び補正回路１６８は、温度が高くなるにつれて直列抵抗が小さくなる。
【００２６】
増幅器１６１、増幅器１６４及び増幅器１６７は、温度が高くなるにつれてゲインが小さくなり、温度が低くなるにつれてゲインが大きくなるという傾向を有する。補正回路１６２、補正回路１６５及び補正回路１６８は、温度が高くなるにつれて直列抵抗が小さくなるので、増幅器１６１、増幅器１６４及び増幅器１６７のゲインの低下に伴って低下した信号レベルを上げることができる。また、補正回路１６２、補正回路１６５及び補正回路１６８は、温度が低くなるにつれて直列抵抗が大きくなるので、増幅器１６１、増幅器１６４及び増幅器１６７のゲインの増加に伴って増大した信号レベルを下げることができる。
【００２７】
分周回路１６３、分周回路１６６及び分周回路１６９は、補正回路１６２、補正回路１６５及び補正回路１６８から入力された信号を分周する。分周回路１６３は、入力された信号を２分周し、分周回路１６６は、入力された信号を８分周し、分周回路１６９は、入力された信号を１０分周する。分周回路１６９は、分周した後の22.5MHzのクロック信号を増幅器１５に入力する。
【００２８】
（変形例１）
増幅器１６１、増幅器１６４及び増幅器１６７は、出力する信号レベルが温度変動の影響を受けにくくするために、入力されたクロック信号の波形が矩形波になるように、入力されたクロック信号のレベルを補正して整形する回路を有してもよい。例えば、増幅器１６１、増幅器１６４及び増幅器１６７は、入力される信号の電圧が基準電圧よりも大きい場合にハイレベル電圧を出力し、入力される信号の電圧が基準電圧以下の場合にロウレベル電圧を出力するコンパレータである。増幅器１６１、増幅器１６４及び増幅器１６７が、入力される信号を所定の電圧にクリップするように動作することで、温度変動によって入力される電圧のピーク値が変化した場合であっても、増幅器１６１、増幅器１６４及び増幅器１６７が出力する電圧のレベルを一定の範囲内に維持することができる。
【００２９】
（変形例２）
図５は、変形例２に係るクロック発生回路１０の構成を示す図である。クロック発生回路１０は、分周部１６が位相同期回路３０に含まれている点で、図３に示したクロック発生回路１と異なる。
【００３０】
位相同期回路３０は、分配器１３から入力された3.6GHzのクロック信号に同期した22.5MHzのクロック信号を出力する。位相同期回路３０は、分周部１６と、位相比較器３１と、電圧制御発振器（ＶＣＯ）３２と、分周器３３とを有する。分周部１６は、図３に示した分周部１６と同一の構成を有する。分周器３３も分周部１６と同一の構成を有し、一以上の増幅器、一以上の補正回路、及び一以上の分周回路を有してもよい。
【００３１】
［本実施形態のクロック発生回路による効果］
補正回路１６２、補正回路１６５及び補正回路１６８を有しない従来のクロック発生回路においては、０〜５０℃の間で温度を変動させた場合に、分周器の前段の増幅器のレベル変動に起因して、基準クロックの立ち上がりタイミングと分周クロックの立ち上がりタイミングとの時間差が110.8psとなっていた。例えば、増幅器のレベルが0.81dB変動すると、時間差の変動量は37.8psであった。
【００３２】
これに対して、本実施形態に係るクロック発生回路１及びクロック発生回路１０が有する分周部１６は、増幅器と分周器との間に、温度変動によるレベル変動を抑制する補正回路を有する。このようにすることで、分周部１６は、温度が変動したことによる信号の変化タイミングの変動量を小さくすることができるので、温度変動によるジッタ量の変動を抑制することができる。
【００３３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３４】
例えば、図３に示した分周部１６は、複数の分周器及び補正回路を有したが、一つの分周器と一つの補正回路を有してもよい。また、クロック発生回路１は、増幅器１５の後段にフリップフロップ回路をさらに有し、22.5MHzクロックを3.6GHzクロックでラッチすることにより、22.5MHzクロックと3.6GHzクロックとを同期化してもよい。
【符号の説明】
【００３５】
１  クロック発生回路
２  信号源
３  アナログ／デジタル変換器
４  デジタル回路
１０  クロック発生回路
１１  発振器
１２  増幅器
１３  分配器
１４  増幅器
１５  増幅器
１６  分周部
１７ａ  出力端子
１７ｂ  出力端子
２１  抵抗
２２  抵抗
２３  抵抗
２４  サーミスタ
３０  位相同期回路
３１  位相比較器
３２  電圧制御発振器（ＶＣＯ）
３３  分周器
１６１、１６４、１６７  増幅器
１６２、１６５、１６８  補正回路
１６３、１６６、１６９  分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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