(57)【要約】【課題】ユーザ回路によるメモリアクセスのパタンの記録や分析を行うことができる情報処理装置を提供する。【解決手段】アプリケーションの処理の一部を実行するＦＰＧＡ内のユーザ回路とシステムメモリとの間にトラッキング部を配置し、トラッキング部のヘッダ情報抽出部が、ユーザ回路からシステムメモリへのメモリアクセスにおけるアクセス情報を抽出し、トラッキング部の登録制御部が、アプリケーション毎に、抽出されたアクセス情報に基づいてメモリアクセスのパタンを登録し、ユーザ回路からのメモリアクセスを検出した場合、トラッキング部の検出制御部が、抽出されたアクセス情報に基づくメモリアクセスのパタンと、アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定するようにして、ユーザ回路によるメモリアクセスのパタンの記録や分析を行うことを可能にする。【選択図】図２
2018181162.tif 000002
【特許請求の範囲】
【請求項１】
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部と、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定する判定部とを有することを特徴とする情報処理装置。
【請求項２】
前記メモリアクセスのパタンは、前記第１のメモリアクセスでアクセスする最大アドレス及び最小アドレスの情報を有することを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記メモリアクセスのパタンは、前記第１のメモリアクセスにおけるメモリアクセス粒度及び前記第１のメモリアクセスにてシーケンシャルアクセスを行う領域の情報の少なくとも一方を有することを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記登録部は、前記アプリケーション毎及び前記メモリのアクセス種別毎にメモリアクセスのパタンを登録することを特徴とする請求項１〜３の何れか１項に記載の情報処理装置。
【請求項５】
前記判定部が、前記第２のメモリアクセスに係るメモリアクセスのパタンが、登録したメモリアクセスのパタンと一致しないと判定した場合、前記第２のメモリアクセスを行う前記アプリケーションへの割り込みを出力する割込制御部を有することを特徴とする請求項１〜４の何れか１項に記載の情報処理装置。
【請求項６】
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部とを有し、
前記メモリは、アクセス性能が異なる複数のメモリを有し、前記メモリアクセスのパタンに基づいて前記処理回路に対する前記メモリの割り当てを制御することを特徴とする情報処理装置。
【請求項７】
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置された情報抽出部が、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出し、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録し、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定することを特徴とする情報処理方法。
【請求項８】
アプリケーションの処理を行う演算処理装置と、回路情報に基づいてプログラム可能な論理回路の構成を変更可能な再構成デバイスと、前記再構成デバイスに形成され前記アプリケーションの処理の一部を実行する処理回路と前記アプリケーションとで使用されるメモリとを有する情報処理システムであって、
前記処理回路と前記メモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部と、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定する判定部とを有することを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、情報処理方法、及び情報処理システムに関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）と、回路情報に基づいてプログラム可能な論理回路の構成を変更可能なＦＰＧＡ（Field Programmable Gate Array）とを有し、ＣＰＵが行う処理の一部をＦＰＧＡにオフロードして処理を高速化するシステムがある。このようなシステムにおいて、システムメモリは、ＣＰＵとＦＰＧＡが共有し、ＣＰＵとＦＰＧＡ間のデータ通信等がシステムメモリを介して行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３２５１５０号公報
【特許文献２】特開２００６−１１６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＰＧＡは、アプリケーションの処理を行うユーザ回路を有し、各々のユーザ回路がアクセスできるシステムメモリの領域は管理されている。そして、ユーザ回路の誤動作や悪意あるアクセス（不正アクセス）で、システムメモリの他の領域へアクセスしようとした場合、そのアクセスは抑制される。
【０００５】
しかしながら、従来の方式では、ユーザ回路がアクセスできるシステムメモリの領域内であれば、ユーザ回路によるメモリアクセスのパタンが通常とは異なるパタンであったとしても、異常動作として検出することができなかった。１つの側面では、本発明の目的は、ユーザ回路によるメモリアクセスのパタンの記録や分析を行うことができる情報処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
情報処理装置の一態様は、アプリケーションの処理の一部を実行する処理回路とメモリとの間に配置され、処理回路からメモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、アプリケーション毎に、処理回路からメモリへの第１のメモリアクセスで抽出されるアクセス情報に基づいてメモリアクセスのパタンを登録する登録部と、処理回路からメモリへの第２のメモリアクセスを検出した場合、第２のメモリアクセスで抽出されるアクセス情報に基づくメモリアクセスのパタンと、第２のメモリアクセスを行うアプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定する判定部とを有する。
【発明の効果】
【０００７】
発明の一態様においては、アプリケーションの処理の一部を実行する処理回路によるメモリアクセスのパタンの記録や分析を行うことが可能な情報処理装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施形態における情報処理システムの構成例を示す図である。
【図２】図２は、本実施形態におけるトラッキング部の構成例を示す図である。
【図３】図３は、本実施形態におけるメモリアクセスパケットのフォーマットの一例を示す図である。
【図４】図４は、本実施形態におけるパタンテーブルを説明する図である。
【図５】図５は、本実施形態における情報処理システムの動作例を示す図である。
【図６】図６は、本実施形態における情報処理システムの動作例を示す図である。
【図７】図７は、本実施形態における情報処理システムの他の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における情報処理システムの構成例を示すブロック図である。本実施形態における情報処理システムは、ＣＰＵ（Central Processing Unit）１０、システムメモリ２０、及びＦＰＧＡ（Field Programmable Gate Array）３０を有する。
【００１０】
ＣＰＵ１０は、ＣＰＵコア１１Ａ、１１Ｂ、メモリ管理部（ＭＭＵ）１２、及びＩＯメモリ管理部（ＩＯＭＭＵ）１３を有する。ＣＰＵ１０は、演算処理装置の一例である。ＣＰＵコア１１Ａ、１１Ｂは、システムメモリ２０等から読み出したプログラム（アプリケーション等）に応じた処理を実行する。なお、図１に示した例では２つのＣＰＵコア１１Ａ、１１Ｂを有する例を示しているが、これに限定されるものではなく、ＣＰＵ１０が有するＣＰＵコア１１の数は任意である。
【００１１】
メモリ管理部（ＭＭＵ）１２は、システムメモリ２０に対するアクセス等の制御を行い、例えば仮想メモリ空間の論理アドレスから物理アドレスへの変換やＣＰＵ１０とシステムメモリ２０との間のデータ通信を行う。ＩＯメモリ管理部（ＩＯＭＭＵ）１３は、ＩＯ用（入出力デバイス用）のメモリ空間を管理するものであり、例えば仮想メモリ空間の論理アドレスからＩＯデバイスに割り当てられたアドレスへの変換やＣＰＵ１０とＦＰＧＡ３０との間のデータ通信を行う。
【００１２】
システムメモリ２０は、オペレーティングシステム（ＯＳ）やアプリケーション等のプログラムやデータ等を記憶するメモリである。システムメモリ２０には、例えばカーネル等が格納されるカーネル領域２１や、ＣＰＵ１０とＦＰＧＡ３０とが共有して使用する共有メモリ領域２２Ａ、２２Ｂ等が設けられる。
【００１３】
ＦＰＧＡ３０は、回路情報に基づいてプログラム可能な論理回路の構成を変更可能な再構成デバイスである。ＦＰＧＡ３０は、ユーザ回路（ユーザロジック）３１及びトラッキング３２を有する。ユーザ回路３１は処理回路の一例である。本実施形態では、ＣＰＵ１０が行う処理の一部をＦＰＧＡ３０のユーザ回路３１にオフロードして処理を行う。
【００１４】
例えば、ＦＰＧＡ３０において、ユーザ回路Ａ３１Ａが、ＣＰＵ１０のＣＰＵコア１１Ａが実行するアプリケーションＡｐｐＡの処理の一部を行い、ユーザ回路Ａ３１Ｂが、ＣＰＵ１０のＣＰＵコア１１Ｂが実行するアプリケーションＡｐｐＢの処理の一部を行う。このとき、例えばアプリケーションＡｐｐＡでは、共有メモリ領域Ａ２２Ａを介してユーザ回路Ａ３１Ａと通信し、アプリケーションＡｐｐＢでは、共有メモリ領域Ｂ２２Ｂを介してユーザ回路Ｂ３１Ｂと通信する。
【００１５】
トラッキング部３２は、ＦＰＧＡ３０のユーザ回路３１とＣＰＵ１０のＩＯメモリ管理部（ＩＯＭＭＵ）１３との間に配置され、ユーザ回路３１によるメモリアクセスのパタンの記録及び分析を行う。トラッキング部３２は、ユーザ回路３１からシステムメモリ２０へのメモリアクセスの登録及び異常検出を行う。なお、トラッキング部３２は、ＦＰＧＡ３０のユーザ回路３１とＣＰＵ１０のＩＯメモリ管理部（ＩＯＭＭＵ）１３との間に配置されていればよく、ＦＰＧＡ３０内に限らず、ＣＰＵ１０内に配置してもよいし、ＣＰＵ１０及びＦＰＧＡ３０とは別の個別デバイス（ＩＣ）として配置してもよい。
【００１６】
トラッキング部３２は、登録モードで動作しているとき、ユーザ回路３１からのメモリアクセスのパタンの登録を行い、検出モードで動作しているとき、ユーザ回路３１からのメモリアクセスの異常検出を行う。このように、メモリアクセスのパタンの登録を行う登録モードと、メモリアクセスの異常検出を行う検出モードとを分離することで、ユーザ回路３１及びアプリケーションに依存しないパタン検出が可能となる。
【００１７】
トラッキング部３２は、登録モードでは、ユーザ回路３１が実行しているアプリケーション（プロセスＩＤ）毎及びアクセス種別（リード又はライト）毎にメモリアクセスのパタンの学習を行う。メモリアクセスのパタンとしては、＜１＞メモリアクセスの最大アドレス及び最小アドレス、＜２＞メモリアクセス粒度（最大バースト長）、及び＜３＞シーケンシャルアクセスを行う領域を特定して登録する。
【００１８】
また、トラッキング部３２は、検出モードでは、現在のメモリアクセスにおけるプロセスＩＤ及びアクセス種別（リード又はライト）に対応する登録済みのメモリアクセスのパタンと現在のメモリアクセスのパタンとが一致するか否かを判定する。登録済みのメモリアクセスのパタンと現在のメモリアクセスのパタンとが一致しないと判定した場合、トラッキング部３２は、例えばＣＰＵ１０に対して割り込みを発生させる。このとき、そのメモリアクセスをブロックするか、継続動作させるか、制御するようにしてもよい。
【００１９】
図２は、本実施形態におけるトラッキング部３２の構成例を示すブロック図である。トラッキング部３２は、ヘッダ情報抽出部２０１、登録制御部２０２、検出制御部２０３、割込制御部２０４、テーブル選択部２０５、及びパタンテーブル２０６を有する。
【００２０】
ヘッダ情報抽出部２０１は、情報抽出部の一例であり、ユーザ回路３１から送信されるメモリアクセスパケットからアクセス情報を抽出する。メモリアクセスパケットのフォーマットの一例を図３に示す。メモリアクセスパケットは、メモリアクセスを行うアプリケーション（プロセス）に応じたプロセスＩＤ（３０１）、アクセス先を示す仮想アドレス（３０２）、コマンドタイプ（３０３）、データ長（３０４）、及びデータ（３０５）をそれぞれ格納するフィールドを有する。ユーザ回路３１によるメモリアクセスのコマンドタイプ（３０３）には、メモリからのデータ読み出しを要求するメモリに対するリードリクエスト、メモリへのデータ書き込みを要求するメモリに対するライトリクエスト、及びＣＰＵからのアクセス（プログラムＩＯ）に応答するＣＰＵに対するＰＩＯリードレスポンス等がある。
【００２１】
ヘッダ情報抽出部２０１は、ユーザ回路３１からのメモリアクセスパケットからプロセスＩＤ、アドレスとして仮想アドレス、アクセス種別としてコマンドタイプ、及びアクセスサイズ（バースト長）としてデータ長のアクセス情報を抽出する。ヘッダ情報抽出部２０１は、コマンドタイプがリードリクエスト又はライトリクエストである場合、メモリアクセスパケットから抽出したアクセス情報を、登録制御部２０２、検出制御部２０３、及びテーブル選択部２０５出力する。なお、メモリアクセスパケットから抽出したアクセス情報をヘッダ情報抽出部２０１が常に出力し、コマンドタイプがリードリクエスト又はライトリクエストである場合に有効とし、それ以外は無効とするようにしてもよい。
【００２２】
登録制御部２０２は、登録部の一例である。登録制御部２０２は、登録モード時にユーザ回路３１からのメモリアクセスパケットから抽出されたプロセスＩＤ及びアクセス種別に対応するパタンテーブルを更新する。登録制御部２０２は、ユーザ回路３１からのメモリアクセスパケットから抽出されたアクセス情報に基づいて、対応するパタンテーブルにメモリアクセスのパタンを登録する。登録制御部２０２は、最大Ｍ個のシーケンシャルアクセス判定器を有し、現在のユーザ回路３１からのメモリアクセスが連続する領域へのシーケンシャルアクセスであるか否かを判定する。ここで、Ｍはパタンテーブル２０６にシーケンシャル領域として情報を登録可能な数である。
【００２３】
シーケンシャルアクセス判定器は、ユーザ回路３１から発行されている一連のメモリアクセスにおいて、同じコマンド（アクセス種別）で連続アドレスへのアクセスが認められる場合、シーケンシャルアクセスであると判定し、そのアドレス区間（開始アドレス及び終了アドレス）とコマンドを保持する。そして、登録制御部２０２は、保持されたアドレス区間及びコマンドに基づいて、パタンテーブル２０６を更新する。シーケンシャルアクセス判定器は、ユーザ回路３１からのメモリアクセスが、パタンテーブル２０６に登録されているアドレス区間がマッチすればヒットを返す。
【００２４】
検出制御部２０３は、検出部の一例である。検出制御部２０３は、検出モード時にユーザ回路３１からのメモリアクセスパケットから抽出されたアクセス情報と、抽出されたプロセスＩＤ（アプリケーション）及びアクセス種別に対応するパタンテーブル２０６の情報とを比較し、メモリアクセスのパタンが一致するか否かを判定する。検出制御部２０３は、＜１＞メモリアクセスのアドレスがパタンテーブル２０６に登録されている最大アドレス及び最小アドレスで定まる範囲の外、＜２＞メモリアクセスのバースト長がパタンテーブル２０６に登録されている最大バースト長を超える、又は＜３＞パタンテーブル２０６に登録されているシーケンシャル領域に異なるコマンドでアクセス、の何れかの条件を満たす場合、異常なメモリアクセスであると判断し、割込制御部２０４に割り込み通知要求を発行する。すなわち、検出制御部２０３は、現在のメモリアクセスのパタンが、パタンテーブル２０６に登録されているメモリアクセスのパタンと一致しないとき、割込制御部２０４に割り込み通知要求を上げる。
【００２５】
割込制御部２０４は、検出制御部２０３からの割り込み通知要求を受けるとＣＰＵ１０への割り込みを出力する。なお、ＣＰＵ１０への割り込みとともに、どの条件で検出されたか等の情報を通知するようにしてもよい。テーブル選択部２０５は、複数のパタンテーブル２０６の内から、ユーザ回路３１からのメモリアクセスパケットから抽出されたプロセスＩＤ及びアクセス種別に対応するパタンテーブル２０６を選択して出力する。
【００２６】
パタンテーブル２０６は、図４に例示するように、メモリアクセスの最大アドレス及び最小アドレス、最大バースト長、及びＭ個の組のシーケンシャル領域の開始アドレス及び終了アドレスの情報を有する。ここで、例えばシーケンシャル領域の開始アドレスが０ｘＦＦＦＦＦＦＦＦである場合、そのシーケンシャル領域の情報は無効であることを示す。なお、図２に示した例では、３つのパタンテーブル２０６Ａ、２０６Ｂ、２０６Ｃを示しているが、パタンテーブル２０６は、アプリケーション（プロセスＩＤ）毎及びアクセス種別（リード又はライト）毎に設けられる。
【００２７】
以上のように本実施形態では、例えば製品や新しいアプリケーションの導入時の試験等を実施するときなど、予め登録モードで動作させ、トラッキング部３２がＦＰＧＡ３０のユーザ回路３１からシステムメモリ２０へのメモリアクセスのパタンをアプリケーション（プロセスＩＤ）毎及びアクセス種別（リード又はライト）毎にパタンテーブル２０６として記録する。そして、運用時には検出モードで動作させ、トラッキング部３２がユーザ回路３１からのメモリアクセスのパタンがパタンテーブル２０６に登録されているメモリアクセスのパタンと一致するか否かを判定することで、ユーザ回路３１がアクセス可能な領域であっても、通常とは異なるパタンのメモリアクセスを検出することが可能となる。
【００２８】
例えば、特定の条件下で発生するユーザ回路３１からの異常なメモリアクセスのパタンを動作中に検出することで、ユーザ回路３１の問題を早期に特定することができる。これは、図５に一例を示すような悪意ある回路及び図６に一例を示すような誤動作を引き起こすバグを含む回路のどちらについても可能である。
【００２９】
図５は、本実施形態における情報処理システムの動作例を示す図である。図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図５に示す例では、ＦＰＧＡ３０のユーザ回路Ａ３１Ａは、ダイレクトメモリアクセス（Direct Memory Access：ＤＭＡ）制御部５０１を有する。ＤＭＡ制御部５０１は、ページテーブル５０２に従ってメモリアクセスを実行する。ここで、メモリ２０の共有メモリ領域Ａ２２Ａは、ユーザ回路Ａ３１Ａがアクセスできる領域であるとする。
【００３０】
共有メモリ領域Ａ２２Ａ内のバッファＡとする領域５０３を利用する場合、まず、ＣＰＵコア１１Ａが実行するアプリケーションＡｐｐＡから領域５０３を示すアドレスがＤＭＡ制御部５０１のページテーブル５０２に指定される（５１１）。ページテーブル５０２に指定されたアドレスが領域５０３を示すアドレスであれば、ＤＭＡ制御部５０１はメモリ２０の領域５０３に対してメモリアクセスを実行する（５１２）。
【００３１】
しかし、ユーザ回路Ａ３１Ａの悪意ある回路が、共有メモリＡ２２Ａ内の領域５０３とは異なる、機密データが格納されている領域５０４を示すアドレスに書き換えページテーブル５０２を改変したとする。メモリ２０の領域５０４は、ユーザ回路Ａ３１Ａがアクセスできる領域内ではあるが、ユーザ回路Ａ３１Ａには割り当てられていない（指定されていない）領域である。
【００３２】
ページテーブル５０２が改変された場合、ＤＭＡ制御部５０１は、ページテーブル５０２に従って、指定されたアドレス外であるメモリ２０の領域５０４に対してメモリアクセスを実行する（５１３）。このとき、トラキング部３２は、パタンテーブルを参照して、メモリアクセスのパタンとして登録されているアドレス範囲外へのこのアクセスを検出する（５１４）。そして、トラキング部３２は、ＣＰＵコア１１Ａ（アプリケーションＡｐｐＡ）に異常なメモリアクセスの検出を通知する（５１５）。これにより、ＦＰＧＡ３０のユーザ回路Ａ３１Ａに何らかの不具合のあることが認識できる。
【００３３】
図６は、本実施形態における情報処理システムの動作例を示す図である。図６において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図６に示す例では、ＣＰＵコア１１Ａが仮想マシンＶＭによりアプリケーションＡｐｐＡ、ＡｐｐＢの処理を実行する。また、アプリケーションＡｐｐＡの処理の一部をＦＰＧＡ３０のユーザ回路Ａ３１Ａが行い、アプリケーションＡｐｐＢの処理の一部をＦＰＧＡ３０のユーザ回路Ｂ３１Ｂが行うものとする。このように１つの仮想マシンＶＭでアプリケーションＡｐｐＡ、ＡｐｐＢを動作させる場合、アプリケーションＡｐｐＡ、ＡｐｐＢが使用するメモリ２０の共有メモリ領域は１つとなる。
【００３４】
アプリケーションＡｐｐＡとユーザ回路Ａ３１Ａが共有メモリ領域Ａ２２Ａ内のバッファＡとする領域６０１を利用する場合、アプリケーションＡｐｐＡから領域６０１を示すアドレスがユーザ回路Ａ３１Ａに指定され（６１１）、通常であればユーザ回路Ａ３１Ａはメモリ２０の領域６０１に対してメモリアクセスを実行する（６１２）。同様に、アプリケーションＡｐｐＢとユーザ回路Ｂ３１Ｂが共有メモリ領域Ａ２２Ａ内のバッファＢとする領域６０２を利用する場合、アプリケーションＡｐｐＢから領域６０２を示すアドレスがユーザ回路Ｂ３１Ｂに指定され（６１３）、通常であればユーザ回路Ｂ３１Ｂはメモリ２０の領域６０２に対してメモリアクセスを実行する（６１４）。
【００３５】
例えば、ユーザ回路Ｂ３１Ｂがバグにより誤動作し、ユーザ回路Ｂ３１Ｂが誤ってバッファＡとする領域６０１に対してメモリアクセスを実行すると（６１６）、トラキング部３２は、パタンテーブルを参照して、メモリアクセスのパタンとして登録されているアドレス範囲外へのこのアクセスを検出する（６１７）。そして、トラキング部３２は、ＣＰＵコア１１Ａ（アプリケーションＡｐｐＢ）に異常なメモリアクセスの検出を通知する（６１５）。これにより、ＦＰＧＡ３０のユーザ回路Ｂ３１Ｂに何らかの不具合のあることが認識できる。
【００３６】
また、トラッキング部３２が、ＦＰＧＡ３０のユーザ回路３１からのメモリアクセスのパタンを取得できることを利用して、メモリアクセスのパタンに応じてメモリの割り当てを制御し、アプリケーション及びユーザ回路３１に対するメモリ配置を最適化することが可能である。図７は、本実施形態における情報処理システムの他の構成例を示すブロック図である。図７において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００３７】
図７に示す情報処理システムは、ＣＰＵ１０、システムメモリ（主記憶）２０、及びＦＰＧＡ３０に加え、システムメモリ２０より動作が高速なメモリ７０１を有する。ＣＰＵコア１１Ａが実行するアプリケーションＡｐｐＡは、ＦＰＧＡ３０のユーザ回路Ａ３１Ａを利用し、アプリケーションＡｐｐＡとユーザ回路Ａ３１Ａはシステムメモリ２０の共有メモリ領域Ａ２２Ａを介して通信する。共有メモリ領域Ａ２２Ａの領域７０２が、ユーザ回路Ａ３１Ａが実際に使用するメモリ領域（Ｗｏｒｋｉｎｇ  Ｓｅｔ）である。また、ＣＰＵコア１１Ｂでは、メモリ領域の割り当て（マッピング）を行うプログラム（メモリモニタ）が動作している。
【００３８】
図７に示した情報処理システムでのメモリ領域の割り当ての制御手順について説明する。以下では、ＦＰＧＡ３０のユーザ回路Ａ３１Ａが使用するメモリ領域を、システムメモリ２０（共有メモリ領域Ａ２２Ａ）から高速メモリ７０１に割り当てを変更する場合を一例に説明する。
【００３９】
ＣＰＵ１０において、オペレーティングシステム（ＯＳ）は、ＣＰＵコア１１ＡでアプリケーションＡｐｐＡを通常実行し、その処理の一部をＦＰＧＡ３０のユーザ回路Ａ３１Ａが実行する。このとき、トラッキング部３２が、登録モードで動作し、ユーザ回路Ａ３１Ａからシステムメモリ２０へのメモリアクセスのパタン（アドレス範囲）を記録する。また、ＣＰＵコア１１Ｂで動作するメモリモニタが、トラッキング部３２が記録したユーザ回路Ａ３１Ａからシステムメモリ２０へのメモリアクセスのアドレス範囲を取得する。
【００４０】
メモリモニタは、ユーザ回路Ａ３１Ａからのメモリアクセスのアドレス範囲が、高速メモリ７０１の空き容量より小さいか否かを判定する。ユーザ回路Ａ３１Ａからのメモリアクセスのアドレス範囲が高速メモリ７０１の空き容量より小さいと判定した場合、メモリモニタは、ＩＯメモリ管理部（ＩＯＭＭＵ）１３に対し、ユーザ回路Ａ３１Ａからのメモリアクセスのアドレス範囲を高速メモリ７０１に割り当てる（マッピングし直す）ように指示する。
【００４１】
その後、トラッキング部３２を検出モードで動作させ、オペレーティングシステム（ＯＳ）は、ＣＰＵコア１１ＡでアプリケーションＡｐｐＡを再実行する。これにより、ＦＰＧＡ３０のユーザ回路Ａ３１Ａは高速メモリ７０１を使用して動作し、アプリケーションＡｐｐＡが高速に実行できるようになる。ここで、例えばトラッキング部３２がユーザ回路Ａ３１Ａからの異常なメモリアクセスを検出した場合、メモリモニタがユーザ回路Ａ３１Ａに対する高速メモリ７０２の割り当ての設定を解除し、ユーザ回路Ａ３１Ａからのメモリアクセスのアドレス範囲をシステムメモリ２０（共有メモリ領域Ａ２２Ａ）に設定して再実行するようにしてもよい。
【００４２】
以上のように、トラッキング部３２がユーザ回路３１からのメモリアクセスのパタンを記録して、ユーザ回路３１のメモリ使用量を解析することで、使用するメモリ領域を高速メモリに割り当て直すなどして、アプリケーション及びユーザ回路３１に対するメモリ配置を最適化することができる。これにより、アプリケーション及びユーザ回路３１のメモリアクセスを高速化することが可能となり、処理を高速化することができる。
【００４３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
前述した実施形態に関し、さらに以下の付記を開示する。
【００４４】
（付記１）
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部と、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定する判定部とを有することを特徴とする情報処理装置。
（付記２）
前記メモリアクセスのパタンは、前記第１のメモリアクセスでアクセスする最大アドレス及び最小アドレスの情報を有することを特徴とする付記１記載の情報処理装置。
（付記３）
前記メモリアクセスのパタンは、前記第１のメモリアクセスにおけるメモリアクセス粒度及び前記第１のメモリアクセスにてシーケンシャルアクセスを行う領域の情報の少なくとも一方を有することを特徴とする付記２記載の情報処理装置。
（付記４）
前記登録部は、前記アプリケーション毎及び前記メモリのアクセス種別毎にメモリアクセスのパタンを登録することを特徴とする付記１〜３の何れか１項に記載の情報処理装置。
（付記５）
前記判定部が、前記第２のメモリアクセスに係るメモリアクセスのパタンが、登録したメモリアクセスのパタンと一致しないと判定した場合、前記第２のメモリアクセスを行う前記アプリケーションへの割り込みを出力する割込制御部を有することを特徴とする付記１〜４の何れか１項に記載の情報処理装置。
（付記６）
前記情報抽出部は、前記処理回路からのメモリアクセスパケットから、前記アプリケーションに応じたプロセスＩＤ、アドレス、アクセス種別、及びデータ長の情報を抽出することを特徴とする付記１〜５の何れか１項に記載の情報処理装置。
（付記７）
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部とを有し、
前記メモリは、アクセス性能が異なる複数のメモリを有し、前記メモリアクセスのパタンに基づいて前記処理回路に対する前記メモリの割り当てを制御することを特徴とする情報処理装置。
（付記８）
アプリケーションの処理の一部を実行する処理回路であって、回路情報に基づいてプログラム可能な論理回路を再構成して形成される前記処理回路とメモリとの間に配置された情報抽出部が、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出し、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録し、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定することを特徴とする情報処理方法。
（付記９）
アプリケーションの処理を行う演算処理装置と、回路情報に基づいてプログラム可能な論理回路の構成を変更可能な再構成デバイスと、前記再構成デバイスに形成され前記アプリケーションの処理の一部を実行する処理回路と前記アプリケーションとで使用されるメモリとを有する情報処理システムであって、
前記処理回路と前記メモリとの間に配置され、前記処理回路から前記メモリへのメモリアクセスにおけるアクセス情報を抽出する情報抽出部と、
前記アプリケーション毎に、前記処理回路から前記メモリへの第１のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づいてメモリアクセスのパタンを登録する登録部と、
前記処理回路から前記メモリへの第２のメモリアクセスを検出した場合、前記第２のメモリアクセスにて前記情報抽出部が抽出する前記アクセス情報に基づくメモリアクセスのパタンと、前記第２のメモリアクセスを行う前記アプリケーションに対応する登録したメモリアクセスのパタンとが一致するか否かを判定する判定部とを有することを特徴とする情報処理システム。
【符号の説明】
【００４５】
１０  ＣＰＵ
１１  ＣＰＵコア
１２  メモリ管理部
１３  ＩＯメモリ管理部
２０  システムメモリ
２１  カーネル領域
２２  共有メモリ領域
３０  ＦＰＧＡ
３１  ユーザ回路
３２  トラッキング部
２０１  ヘッダ情報抽出部
２０２  登録制御部
２０３  検出制御部
２０４  割込制御部
２０５  テーブル選択部
２０６  パタンテーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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