(57)【要約】【課題】プログラマブルロジックデバイスの動作時に使用されるピンの不良を検査する。【解決手段】本発明の一態様に係る不良検査装置は、信号保持回路と、検査部とを含む。信号保持回路は、第１の論理レベルから第２の論理レベルに遷移する外部出力信号を保持し、外部接続された第１の出力ピンに接続された第１の出力バッファと、外部接続されていない第２の出力ピンに接続された第２の出力バッファとに外部出力信号を供給する。検査部は、第１の出力ピンに接続された第１の入力バッファの出力信号が外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移する第１のタイミングと第２の出力ピンに接続された第２の入力バッファの出力信号が外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移する第２のタイミングとの間の時間差に基づいて、第１の出力ピンの不良を検査する。【選択図】      図１
2018119831.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力ピンと、前記複数の出力ピンの各々に出力端子が接続された複数の出力バッファと、前記複数の出力ピンの各々に入力端子が接続された複数の入力バッファとを含むプログラマブルロジックデバイスにおける不良を検査する不良検査装置であって、前記不良検査装置は、
第１の期間において、第１の論理レベルから第２の論理レベルに遷移する第１の外部出力信号を保持し、外部接続された第１の出力ピンに接続された第１の出力バッファと、外部接続されていない第２の出力ピンに接続された第２の出力バッファとに当該第１の外部出力信号を供給する信号保持回路と、
前記第１の出力ピンに接続された第１の入力バッファの出力信号が前記第１の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第１のタイミングと前記第２の出力ピンに接続された第２の入力バッファの出力信号が前記第１の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第２のタイミングとの間の第１の時間差に基づいて、前記第１の出力ピンの不良を検査する検査部と
を具備する、不良検査装置。
【請求項２】
前記検査部は、
前記第１の時間差を検出する差分検出器と、
前記第１の時間差が閾値よりも大きいならば前記第１の出力ピンの不良がないと判定し、前記第１の時間差が前記閾値以下であるならば前記第１の出力ピンの不良があると判定する判定部と
を含む、請求項１に記載の不良検査装置。
【請求項３】
前記検査部は、
前記第１の外部出力信号が前記第１の論理レベルから前記第２の論理レベルに遷移した第３のタイミングから前記第１のタイミングまでの第１の間隔と、前記第３のタイミングから前記第２のタイミングまでの第２の間隔とを計測する計測部と、
前記第１の間隔から前記第２の間隔を減算し、前記第１の時間差を得る減算器と、
前記第１の時間差が閾値よりも大きいならば前記第１の出力ピンの不良がないと判定し、前記第１の時間差が前記閾値以下であるならば前記第１の出力ピンの不良があると判定する判定部と
を含む、請求項１に記載の不良検査装置。
【請求項４】
前記信号保持回路は、前記第１の出力ピンおよび前記第２の出力ピンが外部接続されていない第２の期間において、第２の外部出力信号を保持し、前記第１の出力バッファおよび前記第２の出力バッファに当該第２の外部出力信号を供給し、
前記閾値は、前記第２の外部出力信号を前記第１の論理レベルから前記第２の論理レベルに遷移させた場合に、前記第１の入力バッファの出力信号が前記第２の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第４のタイミングと前記第２の入力バッファの出力信号が前記第２の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第５のタイミングとの間の第２の時間差に基づいて設定される、
請求項２または請求項３に記載の不良検査装置。
【請求項５】
前記閾値は、前記第１の出力ピンの不良を検査する時の環境に応じて、複数の環境依存閾値を用いて決定され、
前記複数の環境依存閾値は、それぞれ相異なる環境に対応し、
前記複数の環境依存値の各々は、当該環境依存閾値に対応する環境下で測定された前記第２の時間差に基づいて設定される、
請求項４に記載の不良検査装置。
【請求項６】
前記第１の期間において、前記第１の出力バッファおよび前記第２の出力バッファのドライブ能力は、前記第１の出力ピンを使用する時の前記第１の出力バッファのドライブ能力に比べて小さく設定される、請求項１乃至請求項５のいずれか１項に記載の不良検査装置。
【請求項７】
前記信号保持回路は、第３の期間において、前記第１の論理レベルから前記第２の論理レベルに遷移する第３の外部出力信号を保持し、外部接続された第３の出力ピンに接続された第３の出力バッファと、前記第２の出力バッファとに当該第３の外部出力信号を供給し、
前記検査部は、前記第３の出力ピンに接続された第３の入力バッファの出力信号が前記第３の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第６のタイミングと前記第２の入力バッファの出力信号が前記第３の外部出力信号に応じて前記第１の論理レベルから前記第２の論理レベルに遷移する第７のタイミングとの間の第３の時間差に基づいて、前記第３の出力ピンの不良をさらに検査する、
請求項１乃至請求項６のいずれか１項に記載の不良検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックデバイスにおけるピンの半田付け不良（断線）の検査に関する。
【背景技術】
【０００２】
特許文献１は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）におけるピンの不良を検査する技法を開示する。この技法は、ＦＰＧＡの隅に設けられた検査ピンに通常よりも高いストレスを掛けることで、最初に当該検査ピンの不良が発生する確率を高めている。そして、検査ピンの不良の検出をトリガとして、ＦＰＧＡの動作（例えば、デジタル信号処理、無線通信処理など）時に使用されるピンの不良の発生を予期している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００８−５３７１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技法では、検査ピンを介して充電される電荷蓄積素子を含む半田接合ネットワークが用いられる。この半田接合ネットワークは、ＦＰＧＡの動作時には使用されない検査ピン同士の配線を必要とする。また、この技法は、ＦＰＧＡの動作時には使用されない検査ピンの不良を検出しているに過ぎず、ＦＰＧＡの動作時に使用されるピンの不良を検出していない。
【０００５】
本発明は、プログラマブルロジックデバイスの動作時に使用されるピンの不良を検査することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不良検査装置は、複数の出力ピンと、複数の出力ピンの各々に出力端子が接続された複数の出力バッファと、複数の出力ピンの各々に入力端子が接続された複数の入力バッファとを含むプログラマブルロジックデバイスにおける不良を検査する。不良検査装置は、信号保持回路と、検査部とを含む。信号保持回路は、第１の期間において、第１の論理レベルから第２の論理レベルに遷移する第１の外部出力信号を保持し、外部接続された第１の出力ピンに接続された第１の出力バッファと、外部接続されていない第２の出力ピンに接続された第２の出力バッファとに当該第１の外部出力信号を供給する。検査部は、第１の出力ピンに接続された第１の入力バッファの出力信号が第１の外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移する第１のタイミングと第２の出力ピンに接続された第２の入力バッファの出力信号が第１の外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移する第２のタイミングとの間の第１の時間差に基づいて、第１の出力ピンの不良を検査する。
【発明の効果】
【０００７】
本発明によれば、プログラマブルロジックデバイスの動作時に使用されるピンの不良を検査することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不良検査装置を例示する回路ブロック図。
【図２】図１の不良検査装置において用いられる複数の信号の相互関係を例示するタイミングチャート。
【図３】図１の不良検査装置において用いられる複数の信号の相互関係を例示するタイミングチャート。
【図４】図１の不良検査装置の動作を例示するフローチャート。
【図５】第２の実施形態に係る不良検査装置を例示する回路ブロック図。
【図６】図５の不良検査装置において用いられる複数の信号の相互関係を例示するタイミングチャート。
【図７】第３の実施形態に係る不良検査装置を例示する回路ブロック図。
【図８】図７の不良検査装置において用いられる複数の信号の相互関係を例示するタイミングチャート。
【図９】第５の実施形態に係る不良検査装置を例示する回路ブロック図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態の説明を述べる。なお、以降、説明済みの要素と同一または類似の要素には同一または類似の符号を付し、重複する説明については基本的に省略する。例えば、複数の同一または類似の要素が存在する場合に、各要素を区別せずに説明するために共通の符号を用いることがあるし、各要素を区別して説明するために当該共通の符号に加えて枝番号を用いることもある。
【００１０】
（第１の実施形態）  
第１の実施形態に係る不良検査装置は、例えばＦＰＧＡなどのプログラマブルロジックデバイス上に実装され、当該プログラマブルロジックデバイスの動作（例えば、デジタル信号処理、無線通信処理など）時には使用されないピン（不使用ピン）を用いて、当該プログラマブルロジックデバイスの動作時に使用されるピン（使用ピン）の半田付け不良（断線）を検査する。
【００１１】
この不良検査装置は、図１に例示されるように、出力ピン１０１−Ａ（第１の出力ピン）と、出力ピン１０１−Ｂ（第２の出力ピン）と、出力バッファ１０２−Ａ（第１の出力バッファ）と、出力バッファ１０２−Ｂ（第２の出力バッファ）と、入力バッファ１０３−Ａ（第１の入力バッファ）と、入力バッファ１０３−Ｂ（第２の入力バッファ）と、信号保持回路１１０と、チェック完了判定器１３０と、差分検出器１４０と、遅延器１５１と、ＡＮＤゲート１５２と、フリップフロップ１５３とを含む。図１の不良検査装置は、ＦＰＧＡ上に実装することができる。
【００１２】
出力ピン１０１−Ａは、使用ピンであり、例えば外部の半導体デバイスのバッファ１２０−Ａに半田を介して接続される。以降の説明において、出力ピン１０１−Ａのように、不良の検査対象となるピンはチェックピンとも呼ばれる。出力ピン１０１−Ａは、出力バッファ１０２−Ａの出力端子および入力バッファ１０３−Ａの入力端子にも接続される。
【００１３】
出力ピン１０１−Ｂは、不使用ピンであり、出力ピン１０１−Ａとは異なり外部接続されていない（すなわち、ＯＰＥＮ状態である）。以降の説明において、出力ピン１０１−Ｂのように、他のピン（チェックピン）の不良を検査するために用いられる、外部接続されていないピンは、参照ピンとも呼ばれる。出力ピン１０１−Ｂは、出力バッファ１０２−Ｂの出力端子および入力バッファ１０３−Ｂの入力端子にも接続される。出力ピン１０１−Ｂは、出力ピン１０１−Ａとは異なるチェックピンの不良を検査するための参照ピンとしても兼用されてよい。
【００１４】
出力バッファ１０２−Ａは、その入力端子が信号保持回路１１０に接続され、その出力端子が出力ピン１０１−Ａと入力バッファ１０３−Ａの入力端子とに接続される。出力バッファ１０２−Ｂは、その入力端子が信号保持回路１１０に接続され、その出力端子が出力ピン１０１−Ａと入力バッファ１０３−Ｂの入力端子とに接続される。
【００１５】
出力バッファ１０２−Ａおよび出力バッファ１０２−Ｂは、出力ピン１０１−Ａおよび出力ピン１０１−Ｂをそれぞれドライブする。出力バッファ１０２−Ａおよび出力バッファ１０２−Ｂは、共に信号保持回路１１０から外部出力信号（テスト用信号と呼ぶこともできる）を受け取り、出力ピン１０１−Ａおよび出力ピン１０１−Ｂへとそれぞれ供給する。
【００１６】
入力バッファ１０３−Ａは、その入力端子が出力ピン１０１−Ａに接続され、その出力端子がチェック完了判定器１３０の第１の入力端子および差分検出器１４０の第１の入力端子に接続される。入力バッファ１０３−Ａは、出力ピン１０１−Ａの電位に応じた論理レベルを持つ信号（ｐｉｎ（Ａ））を受け取り、チェック完了判定器１３０および差分検出器１４０に供給する。
【００１７】
入力バッファ１０３−Ｂは、その入力端子が出力ピン１０１−Ｂに接続され、その出力端子がチェック完了判定器１３０の第２の入力端子および差分検出器１４０の第２の入力端子に接続される。入力バッファ１０３−Ｂは、出力ピン１０１−Ｂの電位に応じた論理レベルを持つ信号（ｐｉｎ（Ｂ））を受け取り、チェック完了判定器１３０および差分検出器１４０に供給する。
【００１８】
信号保持回路１１０は、外部信号源に接続され、当該外部信号源から外部出力信号を受け取る。外部信号源は、出力ピン１０１−Ａの不良検査を行う期間（第１の期間）において、第１の論理レベルから第２の論理レベルに遷移する外部出力信号（第１の外部出力信号）を発生し、信号保持回路１１０へと供給する。信号保持回路１１０は、この外部出力信号を保持し、出力バッファ１０２−Ａおよび出力バッファ１０２−Ｂに供給する。信号保持回路１１０は、例えばＤフリップフロップなどのフリップフロップを含むことができる。
【００１９】
外部出力信号は、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位を、第１の論理レベルに対応する電位レベルから第２の論理レベルに対応する電位レベルへと変化させる。この電位の変化が生じるタイミングは、出力ピン１０１−Ａおよび出力ピン１０１−Ｂ間では通常一致しない。具体的には、外部接続された出力ピン１０１−Ａは、外部接続されていない出力ピン１０１−Ｂに比べて大きな負荷（容量）がかかるので、電位の変化もより遅く生じることになる。換言すれば、出力ピン１０１−Ａが半田不良またはその他の欠陥により実質的に外部接続されていなかったとすれば、出力ピン１０１−Ａおよび出力ピン１０１−Ｂ間で電位の変化が生じるタイミングは殆ど変わらないことになる。
【００２０】
故に、入力バッファ１０３−Ａおよび入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ａ）およびｐｉｎ（Ｂ））を介して、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング間の時間差を観察すれば、出力ピン１０１−Ａにおいて不良が生じているか否かを判定することができる。
【００２１】
以降の説明では、第１の論理レベルはＬレベル（「０」）であるとし、第２の論理レベルはＨレベル（「１」）であることとする。しかしながら、これとは逆に、第１の論理レベルをＨレベル（「１」）とし、第２の論理レベルをＬレベル（「０」）としてもよい。
【００２２】
チェック完了判定器１３０は、その第１の入力端子が入力バッファ１０３−Ａの出力端子に接続され、その第２の入力端子が入力バッファ１０３−Ｂの出力端子に接続される。チェック完了判定器１３０は、入力バッファ１０３−Ａおよび入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ａ）およびｐｉｎ（Ｂ））を比較し、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの両方の電位が第２の論理レベルに対応する電位レベルに到達したか否か、すなわち、出力ピン１０１−Ａの不良検査が完了したか否かを判定する。チェック完了判定器１３０は、判定結果を示すチェック完了信号（ＤＯＮＥ）を出力する。
【００２３】
チェック完了判定器１３０は、例えば、入力バッファ１０３−Ａおよび入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ａ）およびｐｉｎ（Ｂ））が共に第２の論理レベルであるか否かを検出するために、ＡＮＤゲートまたはＮＡＮＤゲートを含むことができる。
【００２４】
差分検出器１４０は、その第１の入力端子が入力バッファ１０３−Ａの出力端子に接続され、その第２の入力端子が入力バッファ１０３−Ｂの出力端子に接続され、その出力端子がＡＮＤゲート１５２の第１の入力端子および遅延器１５１の入力端子に接続される。
【００２５】
差分検出器１４０は、入力バッファ１０３−Ａおよび入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ａ）およびｐｉｎ（Ｂ））を比較し、出力信号の一方が第２の論理レベルであって他方が第１の論理レベルである期間、すなわち、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング（第１のタイミングおよび第２のタイミング）の時間差（第１の時間差）を検出する。差分検出器１４０は、時間差を示す差分信号（ＤＩＦＦ）をＡＮＤゲート１５２および遅延器１５１に出力する。時間差は、例えば、差分信号（ＤＩＦＦ）のアサート期間によって示される。
【００２６】
差分検出器１４０は、例えば、入力バッファ１０３−Ａおよび入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ａ）およびｐｉｎ（Ｂ））の一方のみが第２の論理レベルであるか否かを検出するために、ＥＸＯＲゲートを含むことができる。
【００２７】
遅延器１５１は、その入力端子が差分検出器１４０の出力端子に接続され、その出力端子がＡＮＤゲート１５２の第２の入力端子に接続される。遅延器１５１は、差分検出器１４０から差分信号（ＤＩＦＦ）を受け取り、当該差分信号（ＤＩＦＦ）を遅延させた遅延差分信号（ＤＩＦＦ＿Ｄ）を生成する。遅延器１５１は、遅延差分信号（ＤＩＦＦ＿Ｄ）をＡＮＤゲート１５２に出力する。
【００２８】
出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング間の時間差は、両出力ピンにかかる負荷の差だけではなくノイズ（例えば製造ばらつき）によって生じることもある。故に、出力ピン１０１−Ａに不良がある（すなわち、出力ピン１０１−Ａおよび出力ピン１０１−Ｂにかかる負荷が同じである）場合にも、時間差が零とはならないかもしれない。このようなノイズに起因する時間差をキャンセル（マスク）するために遅延差分信号（ＤＩＦＦ＿Ｄ）が用いられる。遅延器１５１によって差分信号（ＤＩＦＦ）に与えられる遅延量は、不良判定用の閾値に相当する。この遅延量は、ノイズに起因する時間差の統計値（例えば最大値）に基づいて設定することができる。
【００２９】
ＡＮＤゲート１５２は、その第１の入力端子が差分検出器１４０の出力端子に接続され、その第２の入力端子が遅延器１５１の出力端子に接続され、その出力端子がフリップフロップ１５３のクロック端子に接続される。ＡＮＤゲート１５２は、差分検出器１４０からの差分信号（ＤＩＦＦ）と、遅延器１５１からの遅延差分信号（ＤＩＦＦ＿Ｄ）との論理積を演算し、ノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）を得る。ＡＮＤゲート１５２は、ノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）をフリップフロップ１５３のクロック端子に出力する。
【００３０】
図２に例示されるように、差分信号（ＤＩＦＦ）の示す時間差が遅延器１５１によって与えられる遅延量よりも大きければ、ノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）において依然として時間差を観察することができる。他方、図３に例示されるように、差分信号（ＤＩＦＦ）の示す時間差（アサート期間）が遅延器１５１によって与えられる遅延量以下であれば、ノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）において時間差を観察することはできなくなる。
【００３１】
フリップフロップ１５３は、そのクロック端子がＡＮＤゲート１５２の出力端子に接続される。フリップフロップ１５３は、出力ピン１０１−Ａの不良検査を行う期間において、常時Ｈレベルのイネーブル信号（Ｅｎａｂｌｅ）を入力し続け、保持している接続チェック信号（ＣＯＮ＿ＣＨＫ）を出力し続ける。なお、フリップフロップ１５３は、この期間の開始時にリセット信号（Ｒｓｅｓｅｔ）によって内部状態をリセットされる。
【００３２】
図２に例示されるように、出力ピン１０１−Ａの不良検査を行う期間内にＡＮＤゲート１５２からのノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）がＬレベルからＨレベルに遷移すれば、フリップフロップ１５３は、Ｈレベルのイネーブル信号（Ｅｎａｂｌｅ）を保持し、Ｈレベルの接続チェック信号（ＣＯＮ＿ＣＨＫ）を出力する。他方、図３に例示されるように、この期間内にＡＮＤゲート１５２からのノイズキャンセルされた差分信号（ＤＩＦＦ＿ＮＣ）が常時Ｌレベルであれば、フリップフロップ１５３は、Ｌレベルの接続チェック信号（ＣＯＮ＿ＣＨＫ）を出力し続ける。
【００３３】
前述のチェック完了信号（ＤＯＮＥ）が不良検査の完了を示した時点での接続チェック信号（ＣＯＮ＿ＣＨＫ）の論理レベルが、出力ピン１０１−Ａの不良検査結果を表す。すなわち、図２に例示されるように、接続チェック信号（ＣＯＮ＿ＣＨＫ）がＨレベルであることは、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差があったこと、すなわち、出力ピン１０１−Ａの不良が検出されなかったことを意味する。他方、図３に例示されるように、接続チェック信号（ＣＯＮ＿ＣＨＫ）がＬレベルであることは、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差がなかったこと、すなわち、出力ピン１０１−Ａの不良が検出されたことを意味する。
【００３４】
このように、遅延器１５１、ＡＮＤゲート１５２およびフリップフロップ１５３は、差分信号（ＤＩＦＦ）の示す時間差が閾値よりも大きいならば出力ピン１０１−Ａの不良がないと判定し、当該時間差が閾値以下であるならば出力ピン１０１−Ａの不良があると判定する判定部に相当する。
【００３５】
概括すれば、この判定部および前述の差分検出器１４０は、入力バッファ１０３−Ａの出力信号（ｐｉｎ（Ａ））が第１の論理レベルから第２の論理レベルに遷移するタイミングと入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ｂ））が第１の論理レベルから第２の論理レベルに遷移するタイミングとの間の時間差に基づいて、出力ピン１０１−Ａの不良を検査する検査部に相当する。
【００３６】
図１の不良検査装置は、図４に例示されるように動作する。  
まず、信号保持回路１１０は、Ｌレベル（「０」）の外部出力信号を保持し、当該外部出力信号をチェックピンの出力バッファ１０２−Ａおよび参照ピンの出力バッファ１０２−Ｂに供給する（ステップＳ５０１）。
【００３７】
出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位が安定すると、外部出力信号がＬレベルからＨレベル（「１」）に遷移する。そして、信号保持回路１１０は、Ｈレベルの外部出力信号を保持し、当該外部出力信号をチェックピンの出力バッファ１０２−Ａおよび参照ピンの出力バッファ１０２−Ｂに供給する（ステップＳ５０２）。
【００３８】
ステップＳ５０２の後に、出力ピン１０１−Ａおよび出力ピン１０１−Ｂは、互いに独立したタイミングで電位が安定する（ステップＳ５０３）。両者の電位が安定したタイミング間の時間差が閾値（遅延器１５１によって与えられる遅延量に相当）よりも大きければ接続チェック信号（ＣＯＮ＿ＣＨＫ）はＨレベルとなり、時間差が閾値以下であれば接続チェック信号（ＣＯＮ＿ＣＨＫ）はＬレベルとなる。
【００３９】
接続チェック信号（ＣＯＮ＿ＣＨＫ）がＨレベルであるならば、例えば「出力ピン１０１−Ａにおいて半田付け不良（断線）がない」ことを示す検査結果が作成される（ステップＳ５０５）。他方、接続チェック信号（ＣＯＮ＿ＣＨＫ）がＬレベルであるならば、例えば「出力ピン１０１−Ａにおいて半田付け不良（断線）がある」ことを示す検査結果が作成される（ステップＳ５０６）。
【００４０】
以上説明したように第１の実施形態に係る不良検査装置は、外部接続されたチェックピンと外部接続されていない参照ピンとに供給される共通の信号の論理レベルを変化させてからチェックピンおよび参照ピンそれぞれの電位が変化するタイミング間の時間差に基づいて当該チェックピンの不良を検査する。従って、この不良検査装置によれば、外部デバイスに現に接続された状態にある使用ピンの不良を検査することができる。また、この不良検査装置は、使用ピンの不良を検査することができるので、製造時だけではなく製造出荷後の経年劣化によって生じた不良も対象とすることができる。さらに、この不良検査装置は、参照ピンを他の不使用ピンに接続したり、電荷蓄積素子などの部品または装置を追加したりする必要もないので、低コストに実現可能である。
【００４１】
（第２の実施形態）  
第２の実施形態に係る不良検査装置は、図５に例示されるように、出力ピン１０１−Ａと、出力ピン１０１−Ｂと、出力バッファ１０２−Ａと、出力バッファ１０２−Ｂと、入力バッファ１０３−Ａと、入力バッファ１０３−Ｂと、信号保持回路１１０と、チェック完了判定器１３０と、差分検出器１４０と、差分時間カウンタ２５０とを含む。図５の不良検査装置は、ＦＰＧＡ上に実装することができる。
【００４２】
差分時間カウンタ２５０は、そのイネーブル端子が差分検出器１４０の出力端子に接続される。差分時間カウンタ２５０は、差分検出器１４０から差分信号（ＤＩＦＦ）を受け取る。差分検出器１４０は、図６に例示されるように、差分信号（ＤＩＦＦ）のアサート期間におけるクロック信号（Ｃｌｏｃｋ）の立ち上がりエッジ（または立ち下がりエッジ）を計数することで差分時間値（ＣＮＴ＿ＶＡＬ）を得る。なお、差分時間カウンタ２５０の計数した差分時間値（ＣＮＴ＿ＶＡＬ）は、出力ピン１０１−Ａの不良検査を行う期間の開始時にＨレベルの検出リセット信号によって０にリセットされる。
【００４３】
すなわち、差分時間カウンタ２５０は、差分信号（ＤＩＦＦ）のアサート期間の長さを、クロック信号（Ｃｌｏｃｋ）の周期を用いて量子化する。故に、例えば、第１の実施形態において説明された遅延量をクロック信号（Ｃｌｏｃｋ）の周期を用いて量子化することで得られるデジタル値に相当する閾値と差分時間値（ＣＮＴ＿ＶＡＬ）を比較することで、第１の実施形態と同様の不良検査を実現することができる。
【００４４】
差分時間値（ＣＮＴ＿ＶＡＬ）が閾値よりも大きければ、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差があった、すなわち、出力ピン１０１−Ａの不良がないとの検査結果が得られる。他方、差分時間値（ＣＮＴ＿ＶＡＬ）が閾値以下であれば、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差がなかった、すなわち、出力ピン１０１−Ａの不良があるとの検査結果が得られる。
【００４５】
閾値は、例えば、出力ピン１０１−Ａおよび出力ピン１０１−Ｂが共に外部接続されていない状態で計数された差分時間値（ＣＮＴ＿ＶＡＬ）を用いることができる。具体的には、信号保持回路１１０は、出力ピン１０１−Ａおよび出力ピン１０１−Ｂが外部接続されていない期間（第２の期間）において、第２の外部出力信号を保持し、出力バッファ１０２−Ａおよび出力バッファ１０２−Ｂに当該第２の外部出力信号を供給する。この外部出力信号を第１の論理レベルから第２の論理レベルに遷移させた場合に、入力バッファ１０３−Ａの出力信号（ｐｉｎ（Ａ））が第２の外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移するタイミング（第４のタイミング）と入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ｂ））が第２の外部出力信号に応じて第１の論理レベルから第２の論理レベルに遷移するタイミング（第５のタイミング）との間の時間差（第２の時間差）を差分時間カウンタ２５０によって量子化した差分時間値（ＣＮＴ＿ＶＡＬ）に基づいて閾値を設定することができる。閾値は、この差分時間値（ＣＮＴ＿ＶＡＬ）に一致するように設定されてもよいし、当該差分時間値（ＣＮＴ＿ＶＡＬ）にマージンを加えた値に一致するように設定されてもよい。閾値は、チェックピン毎に個別に用意されてよいし、複数のチェックピン間で共用されてもよい。
【００４６】
以上説明したように第２の実施形態に係る不良検査装置は、外部接続されたチェックピンと外部接続されていない参照ピンとに供給される共通の信号の論理レベルを変化させてからチェックピンおよび参照ピンそれぞれの電位が変化するタイミング間の時間差をカウンタによってデジタル値として計数し、当該デジタル値に基づいて当該チェックピンの不良を検査する。従って、この不良検査装置によれば、第１の実施形態に係る不良検査装置と同様の効果が得られる。
【００４７】
（第３の実施形態）  
第３の実施形態に係る不良検査装置は、図７に例示されるように、出力ピン１０１−Ａと、出力ピン１０１−Ｂと、出力バッファ１０２−Ａと、出力バッファ１０２−Ｂと、入力バッファ１０３−Ａと、入力バッファ１０３−Ｂと、信号保持回路１１０と、チェック完了判定器１３０と、ＮＯＴゲート３４１−Ａと、ＮＯＴゲート３４１−Ｂと、ＡＮＤゲート３４２−Ａと、ＡＮＤゲート３４２−Ｂと、カウンタ３５１−Ａと、カウンタ３５１−Ｂと、減算器３５２とを含む。図７の不良検査装置は、ＦＰＧＡ上に実装することができる。
【００４８】
ＮＯＴゲート３４１−Ａは、その入力端子が入力バッファ１０３−Ａの出力端子に接続され、その出力端子がＡＮＤゲート３４２−Ａの第２の入力端子に接続される。ＮＯＴゲート３４１−Ａは、入力バッファ１０３−Ａの出力信号（ｐｉｎ（Ａ））を論理反転し、ＡＮＤゲート３４２−Ａへと出力する。
【００４９】
ＮＯＴゲート３４１−Ｂは、その入力端子が入力バッファ１０３−Ｂの出力端子に接続され、その出力端子がＡＮＤゲート３４２−Ｂの第２の入力端子に接続される。ＮＯＴゲート３４１−Ｂは、入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ｂ））を論理反転し、ＡＮＤゲート３４２−Ｂへと出力する。
【００５０】
ＡＮＤゲート３４２−Ａは、その第１の入力端子が信号保持回路１１０の出力端子に接続され、その第２の入力端子がＮＯＴゲート３４１−Ａの出力端子に接続され、その出力端子がカウンタ３５１−Ａのイネーブル端子に接続される。ＡＮＤゲート３４２−Ａは、信号保持回路１１０からの外部出力信号と、ＮＯＴゲート３４１−Ａの出力信号との論理積を演算し、カウンタ３５１−Ａのためのイネーブル信号を得て、カウンタ３５１−Ａへと出力する。
【００５１】
カウンタ３５１−Ａのためのイネーブル信号は、外部出力信号がＬレベルである期間に亘ってＬレベルであって、外部出力信号がＬレベルからＨレベルに遷移してから入力バッファ１０３−Ａの出力信号（ｐｉｎ（Ａ））がＬレベルからＨレベルに遷移するまでの期間に亘ってＨレベルであって、それ以降は再びＬレベルとなる。すなわち、このイネーブル信号は、外部出力信号がＬレベルからＨレベルに遷移したタイミング（第３のタイミング）から、入力バッファ１０３−Ａの出力信号（ｐｉｎ（Ａ））がＬレベルからＨレベルに遷移するタイミングまでの間隔（第１の間隔）に相当するアサート期間を持つ。
【００５２】
ＡＮＤゲート３４２−Ｂは、その第１の入力端子が信号保持回路１１０の出力端子に接続され、その第２の入力端子がＮＯＴゲート３４１−Ｂの出力端子に接続され、その出力端子がカウンタ３５１−Ｂのイネーブル端子に接続される。ＡＮＤゲート３４２−Ｂは、信号保持回路１１０からの外部出力信号と、ＮＯＴゲート３４１−Ｂの出力信号との論理積を演算し、カウンタ３５１−Ｂのためのイネーブル信号を得て、カウンタ３５１−Ｂへと出力する。
【００５３】
カウンタ３５１−Ｂのためのイネーブル信号は、外部出力信号がＬレベルである期間に亘ってＬレベルであって、外部出力信号がＬレベルからＨレベルに遷移してから入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ｂ））がＬレベルからＨレベルに遷移するまでの期間に亘ってＨレベルであって、それ以降は再びＬレベルとなる。すなわち、このイネーブル信号は、外部出力信号がＬレベルからＨレベルに遷移したタイミングから、入力バッファ１０３−Ｂの出力信号（ｐｉｎ（Ｂ））がＬレベルからＨレベルに遷移するタイミングまでの間隔（第２の間隔）に相当するアサート期間を持つ。
【００５４】
カウンタ３５１−Ａは、そのイネーブル端子がＡＮＤゲート３４２−Ａの出力端子に接続され、その出力端子が減算器３５２に接続される。カウンタ３５１−Ａは、ＡＮＤゲート３４２−Ａからイネーブル信号を受け取る。カウンタ３５１−Ａは、図８に例示されるように、イネーブル信号のアサート期間におけるクロック信号（Ｃｌｏｃｋ）の立ち上がりエッジ（または立ち下がりエッジ）を計数することで第１の時間値（ＣＮＴ＿Ａ）を得る。なお、カウンタ３５１−Ａの計数した第１の時間値（ＣＮＴ＿Ａ）は、出力ピン１０１−Ａの不良検査を行う期間の開始時にＨレベルの検出リセット信号によって０にリセットされる。
【００５５】
すなわち、カウンタ３５１−Ａは、イネーブル信号のアサート期間の長さを、クロック信号（Ｃｌｏｃｋ）の周期を用いて量子化する。第１の時間値（ＣＮＴ＿Ａ）は、前述の第１の間隔を表すデジタル値に相当する。カウンタ３５１−Ａは、第１の時間値（ＣＮＴ＿Ａ）を減算器３５２へと出力する。
【００５６】
カウンタ３５１−Ｂは、そのイネーブル端子がＡＮＤゲート３４２−Ｂの出力端子に接続され、その出力端子が減算器３５２に接続される。カウンタ３５１−Ｂは、ＡＮＤゲート３４２−Ｂからイネーブル信号を受け取る。カウンタ３５１−Ｂは、図８に例示されるように、イネーブル信号のアサート期間におけるクロック信号（Ｃｌｏｃｋ）の立ち上がりエッジ（または立ち下がりエッジ）を計数することで第２の時間値（ＣＮＴ＿Ｂ）を得る。なお、カウンタ３５１−Ｂの計数した第２の時間値（ＣＮＴ＿Ｂ）は、出力ピン１０１−Ａの不良検査を行う期間の開始時にＨレベルの検出リセット信号によって０にリセットされる。
【００５７】
すなわち、カウンタ３５１−Ｂは、イネーブル信号のアサート期間の長さを、クロック信号（Ｃｌｏｃｋ）の周期を用いて量子化する。第２の時間値（ＣＮＴ＿Ｂ）は、前述の第２の間隔を表すデジタル値に相当する。カウンタ３５１−Ｂは、第２の時間値（ＣＮＴ＿Ｂ）を減算器３５２へと出力する。
【００５８】
カウンタ３５１−Ａおよびカウンタ３５１−Ｂは、概括すれば、第１の間隔および第２の間隔を計測する計測部に相当する。
【００５９】
減算器３５２は、その第１の入力端子がカウンタ３５１−Ａに接続され、その第２の入力端子がカウンタ３５１−Ｂに接続される。減算器３５２は、カウンタ３５１−Ａから第１の時間値（ＣＮＴ＿Ａ）を受け取り、カウンタ３５１−Ｂから第２の時間値（ＣＮＴ＿Ｂ）を受け取る。減算器３５２は、第１の時間値（ＣＮＴ＿Ａ）から第２の時間値（ＣＮＴ＿Ｂ）を減算し、差分時間値（ＣＮＴ＿ＶＡＬ）を得る。
【００６０】
この差分時間値（ＣＮＴ＿ＶＡＬ）は、前述の第１の間隔と第２の間隔との差分、すなわち、出力ピン１０１−Ａおよび出力ピン１０１−Ｂそれぞれの電位が変化するタイミング間の時間差を表すデジタル値に相当する。故に、例えば、第２の実施形態において説明された閾値と差分時間値（ＣＮＴ＿ＶＡＬ）を比較することで、第１の実施形態および第２の実施形態と同様の不良検査を実現することができる。
【００６１】
差分時間値（ＣＮＴ＿ＶＡＬ）が閾値よりも大きければ、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差があった、すなわち、出力ピン１０１−Ａの不良がないとの検査結果が得られる。他方、差分時間値（ＣＮＴ＿ＶＡＬ）が閾値以下であれば、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じたタイミングに有意な時間差がなかった、すなわち、出力ピン１０１−Ａの不良があるとの検査結果が得られる。
【００６２】
以上説明したように第３の実施形態に係る不良検査装置は、外部接続されたチェックピンと外部接続されていない参照ピンとに供給される共通の信号の論理レベルを変化させてからチェックピンおよび参照ピンそれぞれの電位が変化するまでの第１の間隔および第２の間隔をカウンタによってデジタル値として計数し、当該デジタル値間の差分に基づいて当該チェックピンの不良を検査する。従って、この不良検査装置によれば、第１の実施形態および第２の実施形態に係る不良検査装置と同様の効果が得られる。
【００６３】
（第４の実施形態）  
第４の実施形態に係る不良検査装置は、前述の第１の実施形態乃至第３の実施形態に係る不良検査装置と比較して閾値の決定法において異なる。本実施形態に係る不良検査装置は、チェックピンの不良検査が行われる環境に応じて閾値を決定する。環境は、例えば、温度および電源電圧を含むことができる。
【００６４】
係る閾値の決定を実現するためには、予め、複数の異なる環境下で当該環境に対応する環境依存閾値を設定しておく必要がある。所与の環境に対応する環境依存閾値は、例えば当該所与の環境下でチェックピンおよび参照ピンが共に外部接続されていない状態で計数された差分時間値（ＣＮＴ＿ＶＡＬ）に基づいて設定可能である。設定された環境依存閾値は、当該環境依存閾値に対応する環境を表す環境パラメータに対応付けて、図示されない記憶装置に格納される。
【００６５】
チェックピンの不良検査に用いられる閾値は、例えば、当該不良検査を行う時の環境に最も近い環境パラメータに対応する環境依存閾値を選択することで決定されてもよい。或いは、チェックピンの不良検査に用いられる閾値は、例えば、複数の環境パラメータに対応する複数の環境依存閾値を用いて外挿または内挿を行うことで決定されてもよい。一例として、１０℃に対応する環境依存閾値と２０℃に対応する環境依存閾値とを用いて外挿を行うことで３０℃下でのチェックピンの不良検査に用いられる閾値が決定されてもよいし、内挿を行うことで１５℃下でのチェックピンの不良検査に用いられる閾値が決定されてもよい。
【００６６】
以上説明したように、第４の実施形態に係る不良検査装置は、複数の異なる環境下での測定に基づいて予め設定されている複数の環境依存閾値を用いて、チェックピンの不良検査が行われる環境に応じた閾値を決定し、当該閾値を用いて前述の第１の実施形態乃至第３の実施形態に係る不良検査装置と同様の不良検査を行う。故に、この不良検査装置によれば、実環境に適した閾値を用いて高精度な不良検査を実現することができる。
【００６７】
（第５の実施形態）  
第５の実施形態に係る不良検査装置は、例えばＦＰＧＡなどのプログラマブルロジックデバイス上に実装され、１つの参照ピンを用いて、複数のチェックピンの半田付け不良を検査する。
【００６８】
この不良検査装置は、図９に例示されるように、出力ピン１０１−Ａと、出力ピン１０１−Ｂと、出力ピン１０１−Ｃ（第３の出力ピン）と、出力ピン１０１−Ｄと、出力バッファ１０２−Ａと、出力バッファ１０２−Ｂと、出力バッファ１０２−Ｃ（第３の出力バッファ）と、出力バッファ１０２−Ｄと、入力バッファ１０３−Ａと、入力バッファ１０３−Ｂと、入力バッファ１０３−Ｃ（第３の入力バッファ）と、入力バッファ１０３−Ｄと、信号保持回路１１０と、チェック完了判定器４３０と、差分検出器４４０と、ＡＮＤゲート４６１−Ａと、ＡＮＤゲート４６１−Ｃと、ＡＮＤゲート４６１−Ｄと、選択器４６２とを含む。図９の不良検査装置は、ＦＰＧＡ上に実装することができる。
【００６９】
出力ピン１０１−Ｃおよび出力ピン１０１−Ｄは、出力ピン１０１−Ａと同じくチェックピンであり、それぞれ、例えば外部の半導体デバイスのバッファ１２０−Ｃおよびバッファ１２０−Ｄに半田を介して接続される。出力ピン１０１−Ｃは、出力バッファ１０２−Ｃの出力端子および入力バッファ１０３−Ｃの入力端子にも接続される。出力ピン１０１−Ｄは、出力バッファ１０２−Ｄの出力端子および入力バッファ１０３−Ｄの入力端子にも接続される。
【００７０】
出力バッファ１０２−Ａは、その入力端子がＡＮＤゲート４６１−Ａの出力端子に接続され、その出力端子が出力ピン１０１−Ａと入力バッファ１０３−Ａの入力端子とに接続される。出力バッファ１０２−Ｃは、その入力端子がＡＮＤゲート４６１−Ｃの出力端子に接続され、その出力端子が出力ピン１０１−Ｃと入力バッファ１０３−Ｃの入力端子とに接続される。出力バッファ１０２−Ｄは、その入力端子がＡＮＤゲート４６１−Ｄの出力端子に接続され、その出力端子が出力ピン１０１−Ｄと入力バッファ１０３−Ｄの入力端子とに接続される。
【００７１】
出力バッファ１０２−Ｂは、その入力端子が信号保持回路１１０に接続され、その出力端子が出力ピン１０１−Ａと入力バッファ１０３−Ｂの入力端子とに接続される。
【００７２】
出力バッファ１０２−Ａ、出力バッファ１０２−Ｂ、出力バッファ１０２−Ｃおよび出力バッファ１０２−Ｄは、出力ピン１０１−Ａ、出力ピン１０１−Ｂ、出力ピン１０１−Ｃおよび出力ピン１０１−Ｄをそれぞれドライブする。
【００７３】
出力バッファ１０２−Ａは、ＡＮＤゲート４６１−Ａの第１の入力端子にＨレベルの出力イネーブル信号が与えられている期間（これは、出力ピン１０１−Ａの不良検査を行う期間に相当する）に亘って、信号保持回路１１０から外部出力信号を受け取り、出力ピン１０１−Ａに供給する。
【００７４】
同様に、出力バッファ１０２−Ｃは、ＡＮＤゲート４６１−Ｃの第１の入力端子にＨレベルの出力イネーブル信号が与えられている期間（これは、出力ピン１０１−Ｃの不良検査を行う期間に相当する）（第３の期間）に亘って、信号保持回路１１０から外部出力信号（第３の外部出力信号）を受け取り、出力ピン１０１−Ｃに供給する。出力バッファ１０２−Ｄは、ＡＮＤゲート４６１−Ｄの第１の入力端子にＨレベルの出力イネーブル信号が与えられている期間（これは、出力ピン１０１−Ｄの不良検査を行う期間に相当する）に亘って、信号保持回路１１０から外部出力信号を受け取り、出力ピン１０１−Ｄに供給する。
【００７５】
出力バッファ１０２−Ｂは、出力ピン１０１−Ａ、出力ピン１０１−Ｃおよび出力ピン１０１−Ｄのいずれの不良検査を行う期間にも、信号保持回路１１０から外部出力信号を受け取り、出力ピン１０１−Ｂに供給する。
【００７６】
ＡＮＤゲート４６１−Ａは、その第１の入力端子に出力イネーブル信号が与えられ、その第２の入力端子が信号保持回路１１０の出力端子に接続される。この出力イネーブル信号は、出力ピン１０１−Ａの不良検査を行う期間に亘ってＨレベルとなる。故に、ＡＮＤゲート４６１−Ａは、出力ピン１０１−Ａの不良検査を行う期間に亘って外部出力信号を出力バッファ１０２−Ａに供給できる。
【００７７】
同様に、ＡＮＤゲート４６１−Ｃは、その第１の入力端子に出力イネーブル信号が与えられ、その第２の入力端子が信号保持回路１１０の出力端子に接続される。この出力イネーブル信号は、出力ピン１０１−Ｃの不良検査を行う期間に亘ってＨレベルとなる。故に、ＡＮＤゲート４６１−Ｃは、出力ピン１０１−Ｃの不良検査を行う期間に亘って外部出力信号を出力バッファ１０２−Ｃに供給できる。ＡＮＤゲート４６１−Ｄは、その第１の入力端子に出力イネーブル信号が与えられ、その第２の入力端子が信号保持回路１１０の出力端子に接続される。この出力イネーブル信号は、出力ピン１０１−Ｄの不良検査を行う期間に亘ってＨレベルとなる。故に、ＡＮＤゲート４６１−Ｄは、出力ピン１０１−Ｄの不良検査を行う期間に亘って外部出力信号を出力バッファ１０２−Ｄに供給できる。
【００７８】
入力バッファ１０３−Ａは、その入力端子が出力ピン１０１−Ａに接続され、その出力端子が選択器４６２の第１の入力端子に接続される。入力バッファ１０３−Ａは、出力ピン１０１−Ａの電位に応じた論理レベルを持つ信号を受け取り、選択器４６２へと供給する。
【００７９】
同様に、入力バッファ１０３−Ｃは、その入力端子が出力ピン１０１−Ｃに接続され、その出力端子が選択器４６２の第２の入力端子に接続される。入力バッファ１０３−Ｃは、出力ピン１０１−Ｃの電位に応じた論理レベルを持つ信号を受け取り、選択器４６２に供給する。入力バッファ１０３−Ｄは、その入力端子が出力ピン１０１−Ｄに接続され、その出力端子が選択器４６２の第３の入力端子に接続される。入力バッファ１０３−Ｄは、出力ピン１０１−Ｄの電位に応じた論理レベルを持つ信号を受け取り、選択器４６２に供給する。
【００８０】
入力バッファ１０３−Ｂは、その入力端子が出力ピン１０１−Ｂに接続され、その出力端子がチェック完了判定器４３０の第２の入力端子および差分検出器４４０の第２の入力端子に接続される。入力バッファ１０３−Ｂは、出力ピン１０１−Ｂの電位に応じた論理レベルを持つ信号を受け取り、チェック完了判定器４３０および差分検出器４４０に供給する。
【００８１】
選択器４６２は、その第１の入力端子が入力バッファ１０３−Ａの出力端子に接続され、その第２の入力端子が入力バッファ１０３−Ｃの出力端子に接続され、その第３の入力端子が入力バッファ１０３−Ｄの出力端子に接続され、その出力端子がチェック完了判定器４３０の第１の入力端子および差分検出器４４０の第１の入力端子に接続される。
【００８２】
選択器４６２は、入力バッファ１０３−Ａ、入力バッファ１０３−Ｃおよび入力バッファ１０３−Ｄから出力信号を受け取る。選択器４６２は、出力ピン１０１−Ａの不良検査を行う期間には、入力バッファ１０３−Ａの出力信号を選択してチェック完了判定器４３０および差分検出器４４０に供給する。選択器４６２は、出力ピン１０１−Ｃの不良検査を行う期間には、入力バッファ１０３−Ｃの出力信号を選択してチェック完了判定器４３０および差分検出器４４０に供給する。選択器４６２は、出力ピン１０１−Ｄの不良検査を行う期間には、入力バッファ１０３−Ｄの出力信号を選択してチェック完了判定器４３０および差分検出器４４０に供給する。
【００８３】
チェック完了判定器４３０は、その第１の入力端子が選択器４６２の出力端子に接続され、その第２の入力端子が入力バッファ１０３−Ｂの出力端子に接続される。
【００８４】
チェック完了判定器４３０は、出力ピン１０１−Ａの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ａの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの両方の電位が第２の論理レベルに対応する電位レベルに到達したか否か、すなわち、出力ピン１０１−Ａの不良検査が完了したか否かを判定する。チェック完了判定器４３０は、判定結果を示すチェック完了信号（ＤＯＮＥ）を出力する。
【００８５】
同様に、チェック完了判定器４３０は、出力ピン１０１−Ｃの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ｃの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力ピン１０１−Ｃおよび出力ピン１０１−Ｂの両方の電位が第２の論理レベルに対応する電位レベルに到達したか否か、すなわち、出力ピン１０１−Ｃの不良検査が完了したか否かを判定する。チェック完了判定器４３０は、判定結果を示すチェック完了信号（ＤＯＮＥ）を出力する。チェック完了判定器４３０は、出力ピン１０１−Ｄの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ｄの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力ピン１０１−Ｄおよび出力ピン１０１−Ｂの両方の電位が第２の論理レベルに対応する電位レベルに到達したか否か、すなわち、出力ピン１０１−Ｄの不良検査が完了したか否かを判定する。チェック完了判定器４３０は、判定結果を示すチェック完了信号（ＤＯＮＥ）を出力する。
【００８６】
チェック完了判定器４３０は、例えば、選択器４６２および入力バッファ１０３−Ｂの出力信号が共に第２の論理レベルであるか否かを検出するために、ＡＮＤゲートまたはＮＡＮＤゲートを含むことができる。
【００８７】
差分検出器４４０は、その第１の入力端子が選択器４６２の出力端子に接続され、その第２の入力端子が入力バッファ１０３−Ｂの出力端子に接続される。
【００８８】
差分検出器４４０は、出力ピン１０１−Ａの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ａの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力信号の一方が第２の論理レベルであって他方が第１の論理レベルである期間、すなわち、出力ピン１０１−Ａおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング間の時間差を検出する。差分検出器４４０は、時間差を示す差分信号（ＤＩＦＦ）を出力する。時間差は、例えば、差分信号（ＤＩＦＦ）のアサート期間によって示される。
【００８９】
同様に、差分検出器４４０は、出力ピン１０１−Ｃの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ｃの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力信号の一方が第２の論理レベルであって他方が第１の論理レベルである期間、すなわち、出力ピン１０１−Ｃおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング（第６のタイミングおよび第７のタイミング）間の時間差（第３の時間差）を検出する。差分検出器４４０は、時間差を示す差分信号（ＤＩＦＦ）を出力する。差分検出器４４０は、出力ピン１０１−Ｄの不良検査を行う期間には、選択器４６２によって選択された入力バッファ１０３−Ｄの出力信号と入力バッファ１０３−Ｂの出力信号とを比較し、出力信号の一方が第２の論理レベルであって他方が第１の論理レベルである期間、すなわち、出力ピン１０１−Ｄおよび出力ピン１０１−Ｂの電位の変化が生じるタイミング間の時間差を検出する。差分検出器４４０は、時間差を示す差分信号（ＤＩＦＦ）を出力する。
【００９０】
差分検出器４４０は、例えば、選択器４６２および入力バッファ１０３−Ｂの出力信号の一方のみが第２の論理レベルであるか否かを検出するために、ＥＸＯＲゲートを含むことができる。
【００９１】
出力ピン１０１−Ａ、出力ピン１０１−Ｃおよび出力ピン１０１−Ｄのそれぞれの不良検査を行う期間に得られた差分信号（ＤＩＦＦ）の示す時間差を閾値と比較すれば、出力ピン１０１−Ａ、出力ピン１０１−Ｃおよび出力ピン１０１−Ｄのそれぞれの不良を検査することができる。閾値は、出力ピン１０１−Ａ、出力ピン１０１−Ｃおよび出力ピン１０１−Ｄ間で共通に設定されていてもよいし、個別に設定されていてもよい。
【００９２】
以上説明したように、第５の実施形態に係る不良検査装置は、１つの参照ピンを用いて複数のチェックピンの不良検査を時分割で行う。従って、この不良検査装置によれば、多数のチェックピンの不良検査を行う場合に確保する必要のある参照ピン（不使用ピン）の数を抑えることができる。
【００９３】
（第６の実施形態）  
前述の第１の実施形態乃至第５の実施形態に係る不良検査装置において、チェックピンの不良検査を行う期間において、チェックピンおよび参照ピンに接続される出力バッファのドライブ能力が通常時（例えばチェックピンの使用時）よりも低く設定されてよい。一例として、出力バッファのドライブ能力は、設定可能な最小値に設定されてよい。
【００９４】
出力バッファのドライブ能力が低いほど、チェックピンが外部接続されている状態とされていない（不良がある）状態とのスルーレート差分が大きくなる。故に、チェックピンに不良がない場合には出力バッファのドライブ能力が低いほど、チェックピンおよび参照ピンそれぞれの電位が変化するタイミング間の時間差は大きくなる。故に、出力バッファのドライブ能力を通常時よりも低く設定すれば、チェックピンに不良がある場合とない場合とで上記時間差は通常時よりも乖離する。すなわち、不良検査の耐ノイズ性に影響する閾値をより大きく設定することが可能となるので、高精度な不良検査が可能となる。
【００９５】
以上説明したように、第６の実施形態に係る不良検査装置は、チェックピンの不良検査を行う期間において、チェックピンおよび参照ピンに接続される出力バッファのドライブ能力を通常時よりも低く設定する。故に、この不良検査装置によれば、前述の第１の実施形態乃至第５の実施形態に係る不良検査装置による不良検査の精度を向上させることができる。
【００９６】
上述の実施形態は、本発明の概念の理解を助けるための具体例を示しているに過ぎず、本発明の範囲を限定することを意図されていない。実施形態は、本発明の要旨を逸脱しない範囲で、様々な構成要素の付加、削除または転換をすることができる。
【符号の説明】
【００９７】
１０１・・・出力ピン
１０２・・・出力バッファ
１０３・・・入力バッファ
１１０・・・信号保持回路
１２０・・・バッファ
１３０，４３０・・・チェック完了判定器
１５２，３４２，４６１・・・ＡＮＤゲート
１４０，４４０・・・差分検出器
１５１・・・遅延器
１５３・・・フリップフロップ
２５０・・・差分時間カウンタ
３４１・・・ＮＯＴゲート
３５１・・・カウンタ
３５２・・・減算器
４６２・・・選択器
【図１】
2018119831.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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