(57)【要約】【課題】高品質な映像を与えることが可能な画素回路、ならびにこれを含む表示装置を提供することを一つの目的とする。【解決手段】ゲートと一対の端子を有する駆動トランジスタと、ゲートと一対の端子を有する第１のスイッチングトランジスタと、ゲートと一対の端子を有する画素トランジスタと、一対の端子を有する保持容量と、入力端子と出力端子を有する発光素子を有する表示装置である。駆動トランジスタの一対の端子の一方は、画素トランジスタの一対の端子の一方と電気的に接続する。駆動トランジスタの一対の端子の他方は、第１のスイッチングトランジスタの一対の端子の一方、および発光素子の入力端子と電気的に接続する。第１のスイッチングトランジスタの一対の端子の他方は、駆動トランジスタのゲート、および保持容量の一対の端子の一方と電気的に接続する。保持容量の一対の端子の一方は、駆動トランジスタの活性領域と重なる。【選択図】図１３
2018036290.tif 000002
【特許請求の範囲】
【請求項１】
ゲートと一対の端子を有する駆動トランジスタと、
ゲートと一対の端子を有する第１のスイッチングトランジスタと、
ゲートと一対の端子を有する画素トランジスタと、
一対の端子を有する容量と、
入力端子と出力端子を有する発光素子を有し、
前記駆動トランジスタの前記一対の端子の一方は、前記画素トランジスタの前記一対の端子の一方と電気的に接続し、
前記駆動トランジスタの前記一対の端子の他方は、前記第１のスイッチングトランジスタの前記一対の端子の一方、および前記発光素子の入力端子と電気的に接続し、
前記第１のスイッチングトランジスタの前記一対の端子の他方は、前記駆動トランジスタの前記ゲート、および前記容量の前記一対の端子の一方と電気的に接続し、
前記容量の前記一対の端子の前記一方は、前記駆動トランジスタの活性領域と重なる、表示装置。
【請求項２】
前記第１のスイッチングトランジスタの活性領域は、前記画素トランジスタの活性領域と重なる、請求項１に記載の表示装置。
【請求項３】
前記第１のスイッチングトランジスタの前記ゲートは、前記画素トランジスタによって共有される、請求項２に記載の表示装置。
【請求項４】
前記画素トランジスタの前記活性領域はシリコンを有し、
前記第１のスイッチングトランジスタの前記活性領域は酸化物半導体を有する、請求項２に記載の表示装置。
【請求項５】
ゲートと一対の端子を有する駆動トランジスタと、
ゲートと一対の端子を有する第１のスイッチングトランジスタと、
ゲートと一対の端子を有する画素トランジスタと、
ゲートと一対の端子を有する参照トランジスタと、
一対の端子を有する容量と、
入力端子と出力端子を有する発光素子を有し、
前記駆動トランジスタの前記一対の端子の一方は、前記第１のスイッチングトランジスタの前記一対の端子の一方、および前記発光素子の入力端子と電気的に接続し、
前記第１のスイッチングトランジスタの前記一対の端子の他方は、前記駆動トランジスタの前記ゲート、および前記容量の前記一対の端子の一方と電気的に接続し、
前記容量の前記一対の端子の他方は、前記画素トランジスタの前記一対の端子の一方、および前記参照トランジスタの前記一対の端子の一方と電気的に接続し、
前記容量の前記一対の端子の前記一方は、前記駆動トランジスタの活性領域と重なり、
前記画素トランジスタの活性領域、および前記参照トランジスタの活性領域は、前記第１のスイッチングトランジスタの活性領域と重なる、表示装置。
【請求項６】
前記第１のスイッチングトランジスタの前記ゲートは、前記画素トランジスタと前記参照トランジスタによって共有される、請求項５に記載の表示装置。
【請求項７】
前記画素トランジスタの前記活性領域、および前記参照トランジスタの前記活性領域は、シリコンを有し、
前記第１のスイッチングトランジスタの前記活性領域は、酸化物半導体を有する、請求項６に記載の表示装置。
【請求項８】
ゲートと一対の端子を有する駆動トランジスタと、
ゲートと一対の端子を有する第１のスイッチングトランジスタと、
ゲートと一対の端子を有する画素トランジスタと、
ゲートと一対の端子を有する参照トランジスタと、
ゲートと一対の端子を有するリセットトランジスタと、
一対の端子を有する容量と、
入力端子と出力端子を有する発光素子を有し、
前記駆動トランジスタの前記一対の端子の一方は、前記第１のスイッチングトランジスタの前記一対の端子の一方、および前記発光素子の入力端子と電気的に接続し、
前記第１のスイッチングトランジスタの前記一対の端子の他方は、前記駆動トランジスタの前記ゲート、および前記容量の前記一対の端子の一方と電気的に接続し、
前記容量の前記一対の端子の他方は、前記画素トランジスタの前記一対の端子の一方、および前記参照トランジスタの前記一対の端子の一方と電気的に接続し、
前記容量の前記一対の端子の前記一方は、前記駆動トランジスタの活性領域と重なり、
前記画素トランジスタの活性領域、前記参照トランジスタの活性領域、および前記リセットトランジスタの活性領域は、前記第１のスイッチングトランジスタの活性領域と重なる、表示装置。
【請求項９】
前記第１のスイッチングトランジスタの前記ゲートは、前記画素トランジスタ、前記参照トランジスタ、および前記リセットトランジスタによって共有される、請求項８に記載の表示装置。
【請求項１０】
前記画素トランジスタの前記活性領域、前記参照トランジスタの前記活性領域、前記リセットトランジスタの前記活性領域は、シリコンを有し、
前記第１のスイッチングトランジスタの前記活性領域は、酸化物半導体を有する、請求項９に記載の表示装置。
【請求項１１】
前記駆動トランジスタの前記活性領域は、シリコンを有し、
前記第１のスイッチングトランジスタの活性領域は、酸化物半導体を有する、請求項１、５、または８に記載の表示装置。
【請求項１２】
前記駆動トランジスタの前記ゲートは、前記容量によって共有される、請求項１、５、または８に記載の表示装置。
【請求項１３】
ゲートと一対の端子を有するリセットトランジスタと、
ゲートと一対の端子を有する第２のスイッチングトランジスタをさらに有し、
前記リセットトランジスタの前記一対の端子の一方は、前記発光素子の前記入力端子と電気的に接続し、
前記第２のスイッチングトランジスタの前記一対の端子の一方は、前記容量の前記一対の端子の前記一方、前記第１のスイッチングトランジスタの前記一対の端子の前記一方、および前記駆動トランジスタの前記ゲートと電気的に接続し、
前記リセットトランジスタの活性領域は、前記第２のスイッチングトランジスタの活性領域と重なる、請求項１または５に記載の表示装置。
【請求項１４】
前記リセットトランジスタの前記活性領域は、シリコンを有し、
前記第２のスイッチングトランジスタの前記活性領域は、酸化物半導体を有する、請求項１３に記載の表示装置。
【請求項１５】
前記リセットトランジスタの前記ゲートは、前記第２のスイッチングトランジスタによって共有される、請求項１３に記載の表示装置。
【請求項１６】
ゲートと一対の端子を有する出力トランジスタをさらに有し、
前記出力トランジスタの前記一対の端子の一方は、前記第１のスイッチングトランジスタの前記一対の端子の前記一方と電気的に接続し、
前記出力トランジスタの前記一対の端子の他方は、前記発光素子の前記入力端子と電気的に接続される、請求項１、５または８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態の一つは、画素回路及び表示装置に関し、例えば、有機エレクトロルミネッセンス（以下、「有機ＥＬ」と称する）材料により構成した表示素子を含む画素回路、あるいはそれを有する表示装置に関する。
【背景技術】
【０００２】
半導体特性を示す代表的な例としてケイ素（シリコン）やゲルマニウムなどの第１４族元素が挙げられる。特にシリコンは入手の容易さ、加工の容易さ、優れた半導体特性、特性制御の容易さなどに起因し、表示装置に代表されるほぼ全ての半導体デバイスで使用されている。シリコンと同様、酸化物、例えばインジウムやガリウムなどの１３族元素の酸化物も半導体特性を示し、トランジスタなどの半導体素子に使用することができる。例えば特許文献１から３で開示されているように、シリコンを含有する半導体（以下、シリコン半導体）を有するトランジスタと、酸化物半導体を有するトランジスタの両者が組み込まれた半導体デバイス、およびこれを利用する表示装置が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２２５１０４号公報
【特許文献２】国際公開第２０１５−０３１０３７号公報
【特許文献３】米国特許出願公開第２０１０／０１８２２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高品質な映像を与えることが可能な画素回路、ならびにこれを含む表示装置を提供することを一つの目的とする。あるいは、消費電力を低減することが可能な画素回路、ならびにこれを含む表示装置を提供することを一つの目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態の一つは、ゲートと一対の端子を有する駆動トランジスタと、ゲートと一対の端子を有する第１のスイッチングトランジスタと、ゲートと一対の端子を有する画素トランジスタと、一対の端子を有する保持容量と、入力端子と出力端子を有する発光素子を有する表示装置である。駆動トランジスタの一対の端子の一方は、画素トランジスタの一対の端子の一方と電気的に接続する。駆動トランジスタの一対の端子の他方は、第１のスイッチングトランジスタの一対の端子の一方、および発光素子の入力端子と電気的に接続する。第１のスイッチングトランジスタの一対の端子の他方は、駆動トランジスタのゲート、および保持容量の一対の端子の一方と電気的に接続する。保持容量の一対の端子の一方は、駆動トランジスタの活性領域と重なる。
【０００６】
本発明の実施形態の一つは、ゲートと一対の端子を有する駆動トランジスタと、ゲートと一対の端子を有する第１のスイッチングトランジスタと、ゲートと一対の端子を有する画素トランジスタと、ゲートと一対の端子を有する参照トランジスタと、一対の端子を有する保持容量と、入力端子と出力端子を有する発光素子を有する表示素子である。駆動トランジスタの一対の端子の一方は、第１のスイッチングトランジスタの一対の端子の一方、および発光素子の入力端子と電気的に接続する。第１のスイッチングトランジスタの一対の端子の他方は、駆動トランジスタのゲート、および保持容量の一対の端子の一方と電気的に接続する。保持容量の一対の端子の他方は、画素トランジスタの一対の端子の一方、および参照トランジスタの一対の端子の一方と電気的に接続する。保持容量の一対の端子の一方は、駆動トランジスタの活性領域と重なる。画素トランジスタの活性領域、および参照トランジスタの活性領域は、第１のスイッチングトランジスタの活性領域と重なる。
【０００７】
本発明の実施形態の一つは、ゲートと一対の端子を有する駆動トランジスタと、ゲートと一対の端子を有する第１のスイッチングトランジスタと、ゲートと一対の端子を有する画素トランジスタと、ゲートと一対の端子を有する参照トランジスタと、ゲートと一対の端子を有するリセットトランジスタと、一対の端子を有する保持容量と、入力端子と出力端子を有する発光素子を有する表示装置である。駆動トランジスタの一対の端子の一方は、第１のスイッチングトランジスタの一対の端子の一方、および発光素子の入力端子と電気的に接続する。第１のスイッチングトランジスタの一対の端子の他方は、駆動トランジスタのゲート、および保持容量の一対の端子の一方と電気的に接続する。保持容量の一対の端子の他方は、画素トランジスタの一対の端子の一方、および参照トランジスタの一対の端子の一方と電気的に接続する。保持容量の一対の端子の一方は、駆動トランジスタの活性領域と重なる。画素トランジスタの活性領域、参照トランジスタの活性領域、およびリセットトランジスタの活性領域は、第１のスイッチングトランジスタの活性領域と重なる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態の表示装置の模式的な斜視図。
【図２】本発明の実施形態の表示装置の構成を示す模式図。
【図３】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図４】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図５】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図６】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図７】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図８】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図９】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図１０】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図１１】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図１２】本発明の実施形態の表示装置の画素の等価回路、およびそのタイミングチャート。
【図１３】本発明の実施形態の表示装置の画素の上面模式図。
【図１４】本発明の実施形態の表示装置の画素の断面模式図。
【図１５】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図１６】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図１７】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図１８】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図１９】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図２０】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図２１】本発明の実施形態の表示装置の作製方法を示す断面模式図。
【図２２】本発明の実施形態の表示装置の画素の上面模式図。
【図２３】本発明の実施形態の表示装置の画素の断面模式図。
【図２４】本発明の実施形態の表示装置の画素の上面模式図。
【図２５】本発明の実施形態の表示装置の画素の断面模式図。
【発明を実施するための形態】
【０００９】
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
【００１０】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【００１１】
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
【００１２】
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態の表示装置１００の斜視図である。表示装置１００は行方向と列方向に配置される複数の画素１０６を備えた画素領域１０８、走査線駆動回路１０２、データ線駆動回路１０４を基板１１０の一方の面（上面）に有している。画素領域１０８、走査線駆動回路１０２、データ線駆動回路１０４は基板１１０と対向基板１１２との間に設けられる。外部回路（図示せず）からの各種信号は、基板１１０上に設けられた端子１１４に接続されるフレキシブルプリント回路（ＦＰＣ）などのコネクタを経由して走査線駆動回路１０２やデータ線駆動回路１０４に入力され、これらの信号に基づいて各画素１０６が制御される。
【００１４】
複数の画素１０６には互いに異なる色を与える有機発光素子や液晶素子などの表示素子を設けることができ、これにより、フルカラー表示を行うことができる。例えば赤色、緑色、あるいは青色を与える表示素子を三つの画素１０６にそれぞれ設けることができる。あるいは、全ての画素１０６で白色を与える表示素子を用い、カラーフィルタを用いて画素１０６ごとに赤色、緑色、あるいは青色を取り出してフルカラー表示を行ってもよい。最終的に取り出される色は赤色、緑色、青色の組み合わせには限られない。例えば四つの画素１０６からそれぞれ赤色、緑色、青色、白色の４種類の色を取り出すこともできる。画素１０６の配列にも制限はなく、ストライプ配列、デルタ配列、ペンタイル配列などを採用することができる。なお本明細書では、画素１０６に設けられる表示素子として有機発光素子（以下、単に発光素子と記す）が含まれる例を説明する。
【００１５】
図２は、表示装置１００の画素領域１０８の模式図である。表示装置１００は、アクティブマトリクス型駆動方式を採用した有機ＥＬ表示装置である。画素領域１０８内には、互いに直交するＸ方向及びＹ方向に沿って、複数の画素１０６がマトリクス状に配置され、各画素１０６には画素回路ＰＸが設けられる。以下では、このマトリクスはＮ行Ｍ列の正方配列であるとして説明を行う。
【００１６】
各画素回路ＰＸの内部には、後述するように、発光素子ＯＬＥＤが１つずつ配置される。走査線駆動回路１０２及びデータ線駆動回路１０４は、各画素回路ＰＸ内の発光素子ＯＬＥＤを駆動して発光させることにより、映像を形成する役割を果たす。
【００１７】
具体的に説明すると、走査線駆動回路１０２は、画素領域１０８内に構成されるマトリクスのｎ行目に位置する複数の画素回路ＰＸに対し、共通に、走査信号Ｓｃａｎ［ｎ］、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］、及びエミット信号Ｅｍｉｔ［ｎ］を供給するよう構成される。ｎは、１からＮ（マトリクスの行数）までの整数である。走査信号Ｓｃａｎ［ｎ］は、ｎ＋１行目に位置する複数の画素回路ＰＸにも供給される。
【００１８】
データ線駆動回路１０４は、画素領域１０８内に構成されるマトリクスのｍ列目に位置する複数の画素回路ＰＸに対し、共通に、映像信号Ｖｓｉｇ［ｍ］及びリセット信号Ｖｒｓｔ［ｍ］を供給するよう構成される。ｍは、１からＭ（マトリクスの列数）までの整数である。以下の説明では、映像信号Ｖｓｉｇ［ｍ］及びリセット信号Ｖｒｓｔ［ｍ］の電位をそれぞれＶｓｉｇ［ｍ］及びＶｒｓｔ［ｍ］と表記する。この点は、後述する他の信号についても同様である。データ線駆動回路１０４はまた、高電位電源配線を介して各画素回路ＰＸに電源電位ＰＶＤＤを供給するよう構成される。なお、図２には示していないが、画素領域１０８内には、画素回路ＰＸに対して共通に設けられる共通電極が配置されており、データ線駆動回路１０４は、この共通電極に対して接地電位ＰＶＳＳを供給するよう構成される。
【００１９】
図３（ａ）は、図１に示した画素回路ＰＸの等価回路である。同図には、画素領域１０８内に構成されるマトリクスのｎ行ｍ列に位置する画素回路ＰＸ（ｎ，ｍ）を示しているが、他の画素回路ＰＸについても同様である。
【００２０】
図３（ａ）に示すように、画素回路ＰＸは、発光素子ＯＬＥＤの他、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴ、及び保持容量Ｃｓを有している。これらのトランジスタはいずれも、ゲートと一対の端子を有し、保持容量Ｃｓは一対の端子を有する。
【００２１】
駆動トランジスタＤＲＴの一方の端子（ソース）は、第２の出力トランジスタＢＣＴ２を介して、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。一方、駆動トランジスタＤＲＴの他方の端子（ドレイン）は、第１の出力トランジスタＢＣＴ１を介して、発光素子ＯＬＥＤの入力端子に接続される。発光素子ＯＬＥＤの出力端子は、接地電位ＰＶＳＳが供給される上記共通電極に接続される。なお、設置電位ＰＶＳＳは必ずしも設置電位である必要は無く、高電位電源ＰＶＤＤよりも低い一定電圧であればよい。
【００２２】
駆動トランジスタＤＲＴの一方の端子はまた、画素トランジスタＳＳＴを介して、映像信号Ｖｓｉｇ［ｍ］の入力端子にも接続される。また、発光素子ＯＬＥＤの入力端子は、リセットトランジスタＲＳＴを介して、リセット信号Ｖｒｓｔ［ｍ］の入力端子に接続される。
【００２３】
第１のスイッチングトランジスタＴＣＴは、駆動トランジスタＤＲＴのゲート及び他方の端子の間に接続される。すなわち、第１のスイッチングトランジスタＴＣＴの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子は駆動トランジスタＤＲＴの他方の端子に接続される。一方、第２のスイッチングトランジスタＩＣＴは、駆動トランジスタＤＲＴのゲートとリセット信号Ｖｒｓｔ［ｍ］の入力端子との間に接続される。すなわち、第２のスイッチングトランジスタＩＣＴの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子はリセット信号Ｖｒｓｔ［ｍ］の入力端子に接続される。
【００２４】
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲートと、電源電位ＰＶＤＤが供給される高電位電源配線との間に接続される。すなわち、保持容量Ｃｓの一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子は電源電位ＰＶＤＤが供給される高電位電源配線に接続される。
【００２５】
第１の出力トランジスタＢＣＴ１の一方の端子と他方の端子はそれぞれ、駆動トランジスタＤＲＴの他方の端子と発光素子ＯＬＥＤの入力端子に接続される。第２の出力トランジスタＢＣＴ２の一方の端子と他方の端子はそれぞれ、電源電位ＰＶＤＤが供給される高電位電源配線と駆動トランジスタＤＲＴの一方の端子と接続される。画素トランジスタＳＳＴの一方の端子と他方の端子はそれぞれ、映像信号Ｖｓｉｇ［ｍ］の入力端子と駆動トランジスタＤＲＴの一方の端子と接続される。
【００２６】
上記各トランジスタのうち、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、及び第２の出力トランジスタＢＣＴ２は、ケイ素（シリコン）を含むチャネル領域を有することができる。本実施形態では、これらのトランジスタはいずれもｐチャネル型の電界効果トランジスタとして記述するが、これらの一部をｎチャネル型の電界効果トランジスタとしてもよい。このような形態は後述する。さらにこれらのトランジスタのチャネル領域は、単結晶、多結晶、微結晶、あるいはアモルファスから選択される種々のモルフォロジーを有することができる。たとえば、比較的低温でアモルファスシリコンを結晶化して得られる多結晶のモルフォロジー（低温多結晶シリコン（ＬＴＰＳ））を有することもできる。本実施形態では、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、及び第２の出力トランジスタＢＣＴ２のチャネル領域が多結晶シリコンを有する例を記述する。以下、シリコンをチャネル領域に有する電界効果トランジスタを、シリコントランジスタと記す。特に多結晶シリコンをチャネル領域に有する電界効果トランジスタを、ポリシリコントランジスタと記す。
【００２７】
これに対し、第１のスイッチングトランジスタＴＣＴ及び第２のスイッチングトランジスタＩＣＴは、酸化物半導体を含有するチャネル領域を有することができ、ｎチャネル型の電界効果トランジスタとして機能することが可能である。第１のスイッチングトランジスタＴＣＴ及び第２のスイッチングトランジスタＩＣＴのチャネル領域の結晶性にも限定は無く、単結晶、多結晶、微結晶、アモルファス、いずれのモルフォロジーを有していてもよい。以下、酸化物半導体をチャネル領域に有する電界効果トランジスタを、酸化物半導体トランジスタと記す。図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）において、酸化物半導体トランジスタは点線の四角で囲まれている。
【００２８】
第１のスイッチングトランジスタＴＣＴのゲートには、走査信号Ｓｃａｎ［ｎ］が供給される。一方、第２のスイッチングトランジスタＩＣＴのゲートには、ｎ−１行目に位置する画素回路ＰＸに対応する走査信号Ｓｃａｎ［ｎ−１］が供給される。また、画素トランジスタＳＳＴ及びリセットトランジスタＲＳＴのゲートにはそれぞれ、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］、走査信号Ｓｃａｎ［ｎ−１］の反転信号／Ｓｃａｎ［ｎ−１］が供給され、第１の出力トランジスタＢＣＴ１及び第２の出力トランジスタＢＣＴ２のゲートにはエミット信号Ｅｍｉｔ［ｎ］が共通に供給される。
【００２９】
図３（ｂ）は、図３（ａ）に示した各信号の時間変化を示すタイミングチャートである。以下、この図を参照しながら、画素回路ＰＸの動作について説明する。なお、以下では活性状態をハイレベルに対応付けて説明するが、ハイレベルとローレベルのいずれを活性状態と呼ぶかについては、信号ごとに任意である。
【００３０】
図３（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ］は、水平走査期間Ｈの間隔でｎ＝１からｎ＝Ｎまで順次パルス状に活性化される。個々の活性化期間は、水平走査期間Ｈの時間長よりも短くなっている。画素回路ＰＸ（ｎ，ｍ）に着目すると、まず走査信号Ｓｃａｎ［ｎ−１］が活性化し、走査信号Ｓｃａｎ［ｎ−１］の反転信号／Ｓｃａｎ［ｎ−１］が非活性化することにより、第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴがオンの状態となる（リセット期間Ｐ１）。このとき、走査信号Ｓｃａｎ［ｎ］は非活性の状態であり、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］は活性の状態であるから、第１のスイッチングトランジスタＴＣＴと画素トランジスタＳＳＴはいずれもオフの状態である。また、エミット信号Ｅｍｉｔ［ｎ］は、走査信号Ｓｃａｎ［ｎ−１］に先立って活性化され、走査信号Ｓｃａｎ［ｎ＋１］が活性化するまで、その活性状態が維持される。したがって、リセット期間Ｐ１では、第１の出力トランジスタＢＣＴ１及び第２の出力トランジスタＢＣＴ２もオフである。
【００３１】
このように、リセット期間Ｐ１では第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴのみがオンとなり、駆動トランジスタＤＲＴのゲートにリセット信号Ｖｒｓｔ［ｍ］が供給される。これにより、駆動トランジスタＤＲＴのゲートの電位（ゲート電位）がＶｒｓｔ［ｍ］にリセットされる。また、保持容量Ｃｓの両端間電位差がＰＶＤＤ−Ｖｒｓｔ［ｍ］にリセットされる。
【００３２】
次に、走査信号Ｓｃａｎ［ｎ］が活性化すると、第１のスイッチングトランジスタＴＣＴがオンの状態となる（書き込み期間Ｐ２）。このとき、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］が非活性、走査信号Ｓｃａｎ［ｎ−１］の反転信号／Ｓｃａｎ［ｎ−１］が活性となることから、リセットトランジスタＲＳＴがオフとなり、画素トランジスタＳＳＴがオンとなる。一方、走査信号Ｓｃａｎ［ｎ−１］が非活性状態であることから第２のスイッチングトランジスタＩＣＴはオフとなり、また、エミット信号Ｅｍｉｔ［ｎ］が引き続き活性状態であることから、第１の出力トランジスタＢＣＴ１及び第２の出力トランジスタＢＣＴ２もオフとなる。
【００３３】
書き込み期間Ｐ２では、駆動トランジスタＤＲＴの一方の端子（ソース）に映像信号Ｖｓｉｇ［ｍ］が供給され、駆動トランジスタＤＲＴのゲート及び一方の端子（ドレイン）の電位がともにＶｓｉｇ［ｍ］−Ｖｔｈ（ｎ，ｍ）となる。ただし、Ｖｔｈ（ｎ，ｍ）は画素回路ＰＸ（ｎ，ｍ）の駆動トランジスタＤＲＴの閾値電圧である。このとき保持容量Ｃｓの両端間電位差はＰＶＤＤ−（Ｖｓｉｇ［ｍ］−Ｖｔｈ（ｎ，ｍ））となる。
【００３４】
次に、エミット信号Ｅｍｉｔ［ｎ］が非活性になると、第１の出力トランジスタＢＣＴ１及び第２の出力トランジスタＢＣＴ２がオンとなる（出力期間Ｐ３）。また、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴはいずれもオフとなる。これにより、駆動トランジスタＤＲＴのゲートの電位（ゲート電位）が実質的にＶｓｉｇ［ｍ］に等しくなり、駆動トランジスタＤＲＴのゲート電位からＶｔｈ（ｎ，ｍ）の影響がキャンセルされる。したがって、駆動トランジスタＤＲＴのドレイン電流の強度がＶｓｉｇ［ｍ］に応じた値となるので、発光素子ＯＬＥＤがＶｓｉｇ［ｍ］に応じた強度で発光することになる。こうして、映像信号Ｖｓｉｇ［ｍ］に応じた強度での発光が実現される。
【００３５】
ところで、発光素子ＯＬＥＤを一定の強度で発光させ続けるためには、発光素子ＯＬＥＤが発光している間（すなわち、１フレーム期間にわたり）、駆動トランジスタＤＲＴのゲート電位をＶｓｉｇ［ｍ］に保つ必要がある。これは、第１のスイッチングトランジスタＴＣＴ及び第２のスイッチングトランジスタＩＣＴそれぞれのオフ電流により駆動トランジスタＤＲＴのゲート電位が次第に低下してしまうためで、保持容量Ｃｓを設けてこの低下分を補償することによって、駆動トランジスタＤＲＴのゲート電位をＶｓｉｇ［ｍ］が維持される。しかしながら、画素の高精細化に伴って、保持容量Ｃｓの静電容量に制約が生じ、保持容量Ｃｓだけでは上記低下分を補償することが難しい。
【００３６】
本実施形態によれば、上述したように、第１のスイッチングトランジスタＴＣＴ及び第２のスイッチングトランジスタＩＣＴの各チャネル領域は酸化物半導体を含むことができる。酸化物半導体トランジスタは、シリコントランジスタに比べてリーク電流が小さい。したがって、保持容量Ｃｓの静電容量が小さくても、あるいは保持容量Ｃｓを設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。これにより、発光素子ＯＬＥＤを一定の強度で発光させ続けることが可能になるので、フリッカの悪化や縦クロストークの悪化を抑制し、高品質な映像を得ることが可能になる。また、駆動トランジスタＤＲＴのゲート電位を長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００３７】
なお、本実施形態の第１および第２スイッチングトランジスタＴＣＴ、ＩＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、周辺回路としての走査線駆動回路１０２やデータ線駆動回路１０４をｎチャネル型の酸化物半導体トランジスタと、ｐチャネル型のポリシリコントランジスタとで形成した場合は、ｎチャネル型のポリシリコントランジスタの形成工程が不要となるのでプロセスコストが削減できる。また、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００３８】
（第２の実施形態）
本実施形態では、第１の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図４（ａ）、（ｂ）を用いて説明する。図４（ａ）は、本発明の第２の実施形態の画素回路ＰＸの等価回路であり、図４（ｂ）は、図４（ａ）に示した各信号の時間変化を示すタイミングチャートである。第１の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００３９】
図４（ａ）、（ｂ）と図３（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴのチャネル型をｎチャネル型とし、リセットトランジスタＲＳＴのゲートに走査信号Ｓｃａｎ［ｎ−１］を、画素トランジスタＳＳＴのゲートに走査信号Ｓｃａｎ［ｎ］を供給している点で、第１の実施形態の画素回路ＰＸと相違する。
【００４０】
本実施形態によれば、図４（ａ）に示すように、リセットトランジスタＲＳＴのゲートに走査信号Ｓｃａｎ［ｎ−１］を、画素トランジスタＳＳＴのゲートに対して第１のスイッチングトランジスタＴＣＴのゲートと同じ走査信号Ｓｃａｎ［ｎ］を供給することで、第１の実施形態の表示装置１００と同じ動作を実現できる。また、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］が不要になるので、走査線駆動回路１０２から各画素回路ＰＸに反転信号／Ｓｃａｎ［ｎ］を供給するための配線（図１参照）が不要になる。したがって、本実施形態によれば、保持容量Ｃｓの静電容量が小さくても、あるいは省いても駆動トランジスタＤＲＴのゲート電位の低下を抑制できるという第１の実施形態と同じ効果を保持しながら、表示装置１００の小型化という、さらなる効果を得ることが可能になる。また第１の実施形態と同様、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００４１】
なお、本実施形態においても、第１および第２スイッチングトランジスタＴＣＴ、ＩＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００４２】
（第３の実施形態）
本実施形態では、第１、第２の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図５（ａ）、（ｂ）を用いて説明する。図５（ａ）は、本発明の第３の実施形態の画素回路ＰＸの等価回路であり、図５（ｂ）は、図５（ａ）に示した各信号の時間変化を示すタイミングチャートである。第１、第２の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００４３】
図５（ａ）、（ｂ）と図４（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、映像信号Ｖｓｉｇ［ｍ］が駆動トランジスタＤＲＴのゲートに入力される点で、第１の実施形態の画素回路ＰＸと相違する。具体的には、図５（ａ）に示すように、本実施形態の画素回路ＰＸの具体的な構成は、第２の出力トランジスタＢＣＴ２が設けられておらず、ゲートと一対の端子を有する参照トランジスタＲＣＴが追加されている点で、第１の実施形態の画素回路ＰＸと相違している。なお、本実施形態及び以降の実施形態では、第１の出力トランジスタＢＣＴ１を単に出力トランジスタＢＣＴと表記することがある。
【００４４】
駆動トランジスタＤＲＴの一方の端子は、本実施形態では直接、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。また、保持容量Ｃｓの他端は、画素トランジスタＳＳＴ及び参照トランジスタＲＣＴそれぞれの一方の端子に共通に接続される。画素トランジスタＳＳＴの他方の端子は映像信号Ｖｓｉｇ［ｍ］の入力端子に接続され、参照トランジスタＲＣＴの他方の端子は参照信号Ｖｒｅｆ［ｍ］の入力端子に接続される。参照トランジスタＲＣＴのゲートには、第１のスイッチングトランジスタＴＣＴのゲートと共通に走査信号Ｓｃａｎ［ｎ］が供給される。なお、参照信号Ｖｒｅｆ［ｍ］は図１には図示していないが、映像信号Ｖｓｉｇ［ｍ］と同様、データ線駆動回路１０４からｍ列の画素回路ＰＸに対して共通に供給される信号である。
【００４５】
参照トランジスタＲＣＴは、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、及び出力トランジスタＢＣＴと同様、シリコンを含むチャネル領域を有するｐチャネル型の電界効果トランジスタとすることができる。
【００４６】
本変更例の画素回路Ｐｘ（ｎ、ｍ）の動作を、図５（ｂ）に示したタイミングチャートを用いて説明する。図５（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ］とその反転信号／Ｓｃａｎ［ｎ］が所定の水平走査期間Ｈの間隔で、ｎ＝１からｎ＝Ｎまで、順次パルス状に活性化される。
【００４７】
まず、画素回路Ｐｘ（ｎ、ｍ）のリセット期間Ｐ１において、前行の走査信号Ｓｃａｎ［ｎ−１］が活性化され、その反転信号／Ｓｃａｎ［ｎ−１］が非活性化される。Ｓｃａｎ［ｎ−１］が活性化されることで第２のスイッチングトランジスタＩＣＴがオンとなり、走査信号／Ｓｃａｎ［ｎ−１］が非活性化されることでリセットトランジスタＲＳＴもオンとなる。リセット期間Ｐ１に先立って走査信号Ｓｃａｎ［ｎ］は非活性状態となっているので、参照トランジスタＲＣＴはオン状態を、第１のスイッチングトランジスタＴＣＴはオフ状態を維持している。逆に走査信号／Ｓｃａｎ［ｎ］は活性状態となっているので、画素トランジスタＳＳＴはオフ状態を維持している。同様にリセット期間Ｐ１に先立ってエミット信号Ｅｍｉｔ［ｎ］も活性化されているので、出力トランジスタＢＣＴもオフの状態を維持している。
【００４８】
リセット期間Ｐ１では、第２のスイッチングトランジスタＩＣＴ、リセットトランジスタＲＳＴ、参照トランジスタＲＣＴがオンの状態であるため、駆動トランジスタＤＲＴのゲートと発光素子ＯＬＥＤのアノードには、それぞれ第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴを介してＶｒｓｔ［ｍ］が与えられてリセットされる。保持容量Ｃｓの一方の端子には第２のスイッチングトランジスタＩＣＴを介してＶｒｓｔが、他方の端子には参照トランジスタを介してＶｒｅｆが与えられる。
【００４９】
リセット期間Ｐ１が終了し、引き続く書き込み期間Ｐ２が始まった段階では、図５（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ−１］が非活性、その反転信号／Ｓｃａｎ［ｎ−１］が活性となり、Ｓｃａｎ［ｎ］が活性、その反転信号／Ｓｃａｎ［ｎ］が非活性となる。その結果、第２のスイッチングトランジスタＩＣＴ、リセットトランジスタＲＳＴ、参照トランジスタＲＣＴがオフ状態に変化し、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴがオン状態に変化する。エミット信号Ｅｍｉｔ［ｎ］は活性状態を保持しているため、出力トランジスタＢＣＴはオフ状態を維持する。駆動トランジスタＤＲＴのソースは直接高電位電源配線に接続されているので、駆動トランジスタＤＲＴのゲート、およびドレインの電位はともにＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）へ変化する。一方、保持容量Ｃｓの他方の端子にはＶｓｉｇ［ｍ］が供給される。このため、保持容量Ｃｓの両端間電位差はＶｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））となる。
【００５０】
書き込み期間Ｐ２が終了し、引き続く出力期間Ｐ３が始まった段階では、図１５（ｂ）に示すように、走査信号Ｓｃａｎ［ｎ］が非活性、その反転信号／Ｓｃａｎ［ｎ］が活性となる。その結果、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴがオフ状態に変化するとともに、参照トランジスタＲＣＴと出力トランジスタＢＣＴがオン状態へ変化する。保持容量Ｃｓの他方の端子は参照信号Ｖｒｅｆ［ｍ］の入力端子と電気的に接続され、Ｖｒｅｆ［ｍ］が与えられる。書き込み期間Ｐ２における両端間電位差Ｖｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））が維持されるため、出力期間Ｐ３における保持容量Ｃｓの一方の端子、および駆動トランジスタＤＲＴのゲート電位はＶｒｅｆ−（Ｖｓｉｇ−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）））、すなわち、Ｖｒｅｆ−Ｖｓｉｇ＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）となる。書き込み期間Ｐ２における駆動トランジスタＤＲＴのドレインの電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）であるので、出力期間Ｐ３における駆動トランジスタＤＲＴのゲートとソース間電圧Ｖｇｓは（Ｖｒｅｆ−Ｖｓｉｇ＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））、すなわちＶｒｅｆ−Ｖｓｉｇとなり、Ｖｔｈ（ｎ、ｍ）に依存しない。
【００５１】
このように、閾値Ｖｔｈ（ｎ、ｍ）がキャンセルされた電圧で駆動トランジスタＤＲＴを駆動することができる。閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができるため、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。
【００５２】
本実施形態の画素回路ＰＸ、及び、該画素回路ＰＸを備える表示装置１００においても、駆動トランジスタＤＲＴのゲートに接続される第１のスイッチングトランジスタＴＣＴ及び第２のスイッチングトランジスタＩＣＴのチャネル領域は酸化物半導体を含むことができる。したがって、第１の実施形態と同様、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても、駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００５３】
なお、本実施形態の第１および第２スイッチングトランジスタＴＣＴ、ＩＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎチャネル型の酸化物半導体トランジスタと、ｐチャネル型のポリシリコントランジスタとで形成した場合は、ｎチャネル型のポリシリコントランジスタの形成工程が不要となるのでプロセスコストが削減できる。また、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００５４】
（第４の実施形態）
本実施形態では、第１乃至第３の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図６（ａ）、（ｂ）を用いて説明する。第１乃至第３の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００５５】
図６（ａ）は、本発明の第４の実施形態の画素回路ＰＸの等価回路であり、図６（ｂ）は、図６（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００５６】
図６（ａ）、（ｂ）と図５（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴのチャネル型をｎチャネル型とし、リセットトランジスタＲＳＴのゲートに走査信号Ｓｃａｎ［ｎ−１］を、画素トランジスタＳＳＴのゲートに走査信号Ｓｃａｎ［ｎ］を供給している点で、第３の実施形態の画素回路ＰＸと相違する。このため、第３の実施形態の表示装置１００と同じ動作を実現できる。その結果、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］が不要になるので、走査線駆動回路１０２から各画素回路ＰＸに反転信号／Ｓｃａｎ［ｎ］を供給するための配線（図１参照）が不要になる。したがって、本実施形態によれば、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することができるという第３の実施形態と同じ効果を保持しながら、表示装置１００の小型化という、さらなる効果を得ることが可能になる。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００５７】
なお、本実施形態においても、第１および第２スイッチングトランジスタＴＣＴ、ＩＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００５８】
（第５の実施形態）
本実施形態では、第１乃至第４の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図７（ａ）、（ｂ）を用いて説明する。第１乃至第４の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００５９】
図７（ａ）は、本発明の第５の実施形態の画素回路ＰＸの等価回路であり、図７（ｂ）は、図７（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００６０】
図７（ａ）、（ｂ）と図５（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、第２のスイッチングトランジスタＩＣＴが設けられていない点、及び、エミット信号Ｅｍｉｔ［ｎ］の活性化タイミングが、対応する走査信号Ｓｃａｎ［ｎ］の活性化後となっている点で、第３の実施形態の画素回路ＰＸと相違する。以下、相違点を中心に、本実施形態の画素回路ＰＸについて詳しく説明する。
【００６１】
図７（ｂ）に示すように、本実施形態においては、走査信号Ｓｃａｎ［ｎ］が活性化してからエミット信号Ｅｍｉｔ［ｎ］が活性化するまでの間がリセット期間Ｐ１となり、エミット信号Ｅｍｉｔ［ｎ］が活性化してから走査信号Ｓｃａｎ［ｎ］が非活性に戻るまでの期間が書き込み期間Ｐ２となる。
【００６２】
リセット期間Ｐ１では、駆動トランジスタＤＲＴと参照トランジスタＲＣＴがオフの状態、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴ、第１のスイッチングトランジスタＴＣＴ、および画素トランジスタＳＳＴがオンの状態となるので、駆動トランジスタＤＲＴのゲートと容量Ｃｓの一方の端子にリセット信号Ｖｒｓｔ［ｍ］が供給される。同時に、容量Ｃｓの他方の端子にはＶｓｉｇ［ｍ］が与えられる。これは、図５に示した第３の実施形態において、走査信号Ｓｃａｎ［ｎ−１］が活性化して第２のスイッチングトランジスタＩＣＴがオンになった状態と同じである。したがって、駆動トランジスタＤＲＴのゲート電位及び保持容量Ｃｓの両端間電位差がリセットされる。保持容量Ｃｓの両端間電位差はＶｓｉｇ［ｍ］−Ｖｒｓｔ［ｍ］となる。ここで、リセット信号Ｖｒｓｔ［ｍ］の電位が０Ｖ、電源電位ＰＶＤＤの電位が１０Ｖ程度の場合、これらの電位差によって駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）の電位が決まる。したがって、程度は不明であるが、駆動トランジスタはオフの状態ではあるものの、ある程度のオンの状態、あるいはオンに近い状態をとる。
【００６３】
書き込み期間Ｐ２では、走査信号Ｓｃａｎ［ｎ］、および走査信号Ｓｃａｎ［ｎ＋１］の反転信号／Ｓｃａｎ［ｎ＋１］は活性の状態が維持され、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］と走査信号Ｓｃａｎ［ｎ＋１］は非活性の状態が維持され、一方、エミット信号Ｅｍｉｔ［ｎ］は活性化される。このため、駆動トランジスタＤＲＴ、参照トランジスタＲＣＴ、および出力トランジスタＢＣＴがオフとなり、リセットトランジスタＲＳＴ、第１のスイッチングトランジスタＴＣＴ、および画素トランジスタＳＳＴはオンの状態を維持する。出力トランジスタＢＣＴがオフ状態へ変化することにより、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）、および容量Ｃｓの一方の端子の電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）まで上昇する。したがって、容量Ｃｓの両端子間の電位差はＶｓｉｇ［ｍ］−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））となる。
【００６４】
書き込み期間Ｐ２が終了し、出力期間Ｐ３が開始されるまでの間、走査信号Ｓｃａｎ［ｎ］、および走査信号Ｓｃａｎ［ｎ＋１］の反転信号／Ｓｃａｎ［ｎ＋１］は非活性となり、一方、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］と走査信号Ｓｃａｎ［ｎ＋１］は活性となる。これにより、第１のスイッチングトランジスタＴＣＴ、画素トランジスタＳＳＴ、およびリセットトランジスタＲＳＴはオフの状態へ切り替わるとともに、参照トランジスタＲＣＴがオン状態へ切り替わる。その結果、容量Ｃｓの他方の端子には参照信号Ｖｒｅｆ［ｍ］が供給される。この期間の直前の書き込み期間Ｐ２において、駆動トランジスタＤＲＴのゲートの電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）となっており、また、容量Ｃｓの両端子間の電位差は維持されるため、カップリングによって駆動トランジスタＤＲＴのゲートの電位はＶｒｅｆ［ｍ］−（Ｖｓｉｇ［ｍ］−（ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））、すなわち、Ｖｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］＋ＰＶＤＤ−Ｖｔｈ（ｎ、ｍ））へ変化する。一方、第１のスイッチングトランジスタＴＣＴはオフ状態であるため、駆動トランジスタＤＲＴの他方の端子（ドレイン）の電位はＰＶＤＤ−Ｖｔｈ（ｎ、ｍ）である。したがって、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）間の電位差はＶｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］となり、Ｖｔｈ（ｎ、ｍ）を含まない。換言すると、駆動トランジスタＤＲＴのゲートと他方の端子（ドレイン）間の電位差はＶｔｈ（ｎ、ｍ）に依存しない。
【００６５】
引き続く出力期間Ｐ３では、エミット信号Ｅｍｉｔ［ｎ］が非活性となり、第１のスイッチングトランジスタＴＣＴがオンの状態へ移行する。その結果、駆動トランジスタＤＲＴには、ゲートと他方の端子（ドレイン）間の電位差Ｖｒｅｆ［ｍ］−Ｖｓｉｇ［ｍ］に依存した電流が流れ、その電流が発光素子ＯＬＥＤへ供給される。
【００６６】
このように、閾値Ｖｔｈ（ｎ、ｍ）がキャンセルされた電圧で駆動トランジスタＤＲＴを駆動することができる。閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができるため、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。
【００６７】
本実施形態においても、第３の実施形態と同様に、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制できるという効果を得ることが可能である。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである第１のスイッチングトランジスタＴＣＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００６８】
なお、第１のスイッチングトランジスタＴＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎチャネル型の酸化物半導体トランジスタと、ｐチャネル型のポリシリコントランジスタとで形成した場合は、ｎチャネル型のポリシリコントランジスタの形成工程が不要となるのでプロセスコストが削減できる。また、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００６９】
（第６の実施形態）
本実施形態では、第１乃至第５の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図８（ａ）、（ｂ）を用いて説明する。第１乃至第５の実施形態と同様、あるいは類似する構成については説明を割愛することがある。図８（ａ）は、本発明の第６の実施形態の画素回路ＰＸの等価回路であり、図８（ｂ）は、図８（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００７０】
図８（ａ）、（ｂ）と図７（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴのチャネル型をｎチャネル型とし、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴのゲートに走査信号Ｓｃａｎ［ｎ］を供給している点で、第５の実施形態の画素回路ＰＸと相違する。これにより、第５の実施形態の表示装置１００と同じ動作を実現できる。その結果、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］が不要になるので、走査線駆動回路１０２から各画素回路ＰＸに反転信号／Ｓｃａｎ［ｎ］を供給するための配線（図１参照）が不要になる。したがって、本実施形態によれば、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制できるという第５の実施形態と同じ効果を保持しながら、表示装置１００の小型化という、さらなる効果を得ることが可能になる。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである第１のスイッチングトランジスタＴＣＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００７１】
なお、本実施形態においても、第１および第２スイッチングトランジスタＴＣＴ、ＩＣＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００７２】
（第７の実施形態）
図９（ａ）は、本発明の第７の実施形態の画素回路ＰＸの等価回路であり、図９（ｂ）は、図９（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００７３】
本実施形態では、第１乃至第６の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図９（ａ）、（ｂ）を用いて説明する。第１乃至第５の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００７４】
図９（ａ）、（ｂ）と図２から図７までの対応する図を比較すると理解されるように、本実施形態の画素回路ＰＸは、駆動トランジスタＤＲＴがｎチャネル型である点で第１乃至第６の実施形態と相違し、それに伴って回路の全体的な構成及び使用される信号も相違している。以下、相違点を中心に、本実施形態の画素回路ＰＸについて詳しく説明する。
【００７５】
図９（ａ）に示すように、本実施形態の画素回路ＰＸは、発光素子ＯＬＥＤ、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴ、保持容量Ｃｓ、および付加容量Ｃｅｌを有する。なお、発光素子ＯＬＥＤの容量が十分大きい場合、付加容量Ｃｅｌは設けなくてもよい。
【００７６】
駆動トランジスタＤＲＴの一方の端子（ドレイン）は、出力トランジスタＢＣＴを介して、電源電位ＰＶＤＤが供給される高電位電源配線に接続される。一方、駆動トランジスタＤＲＴの他方の端子（ソース）は、発光素子ＯＬＥＤの入力端子と付加容量Ｃｅｌの一方の端子に接続される。発光素子ＯＬＥＤの出力端子と付加容量Ｃｅｌの他方の端子は、接地電位ＰＶＳＳが供給される共通電極に接続される。
【００７７】
発光素子ＯＬＥＤの入力端子は、リセットトランジスタＲＳＴを介して、図１に示したリセット信号Ｖｒｓｔ［ｍ］の入力端子にも接続される。すなわち、リセットトランジスタＲＳＴの一方の端子は発光素子ＯＬＥＤの入力端子に接続され、他方の端子はリセット信号Ｖｒｓｔ［ｍ］の入力端子に接続される。
【００７８】
画素トランジスタＳＳＴは、映像信号Ｖｓｉｇ［ｍ］の入力端子と、駆動トランジスタＤＲＴのゲートとの間に接続される。すなわち、画素トランジスタＳＳＴの一方の端子は映像信号Ｖｓｉｇ［ｍ］の入力端子に接続され、他方の端子は駆動トランジスタＤＲＴのゲートに接続される。
【００７９】
ここで、本実施形態のデータ線駆動回路１０４（図１）は、映像信号Ｖｓｉｇ［ｍ］と同じ配線に、時分割で初期化信号Ｖｉｎｉ［ｍ］を供給するよう構成される。したがって、映像信号Ｖｓｉｇ［ｍ］の入力端子は、初期化信号Ｖｉｎｉ［ｍ］の入力端子を兼ねている。
【００８０】
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート及び他方の端子（発光素子ＯＬＥＤの入力端子に接続される端子）の間に接続される。すなわち、保持容量の一方の端子は駆動トランジスタＤＲＴのゲートに接続され、他方の端子は駆動トランジスタＤＲＴの他方の端子に接続される。
【００８１】
本実施形態においては、駆動トランジスタＤＲＴ、リセットトランジスタＲＳＴ、出力トランジスタＢＣＴは、ＬＴＰＳのようなシリコンを含むチャネル領域を有するｎチャネル型の電界効果トランジスタとすることができる。一方、画素トランジスタＳＳＴは、酸化物半導体を含むチャネル領域を有するｎチャネル型の電界効果トランジスタとすることができる。
【００８２】
本実施形態の走査線駆動回路１０２（図１）は、走査信号Ｓｃａｎ［ｎ］、走査信号Ｓｃａｎ［ｎ］の反転信号／Ｓｃａｎ［ｎ］、及びエミット信号［ｎ］に代え、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］を各画素回路ＰＸに供給するよう構成される。出力トランジスタＢＣＴのゲートには制御信号ＢＧ［ｎ］が供給され、リセットトランジスタＲＳＴのゲートには制御信号ＲＧ［ｎ］が供給され、画素トランジスタＳＳＴのゲートには制御信号ＳＧ［ｎ］が供給される。
【００８３】
以下、図９（ｂ）に示すタイミングチャートを参照し、ｎ行目の画素回路ＰＸの駆動を説明する。
【００８４】
最初に制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］はそれぞれ非活性、活性、非活性の状態へ切り替わり、リセット操作が開始される。これにより、画素トランジスタＳＳＴとリセットトランジスタＲＳＴはオンとなり、出力トランジスタＢＣＴはオフとなる。この時、初期化信号Ｖｉｎｉ［ｍ］が画素トランジスタＳＳＴを介して駆動トランジスタＤＲＴのゲートと保持容量Ｃｓの一方の端子に供給される。一方、保持容量Ｃｓの他方の端子、駆動トランジスタの他方の端子（ソース）、発光素子ＯＬＥＤの入力端子、および付加容量Ｃｅｌの一方の端子には、リセットトランジスタＲＳＴを介してリセット信号Ｖｒｓｔ［ｍ］が供給される。これらの操作により、駆動トランジスタＤＲＴのゲートの電位（Ｖｇ）及び保持容量Ｃｓの両端間電位差がリセットされる。この時、駆動トランジスタＤＲＴのゲートとソース間の電位差ＶｇｓはＶｒｓｔ−Ｖｉｎｉとなる。
【００８５】
続いて、制御信号ＳＧ［ｎ］の状態及び初期化信号Ｖｉｎｉ［ｍ］の供給を維持しつつ、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］の状態がそれぞれ活性、非活性に変更され、画素トランジスタＳＳＴ及び出力トランジスタＢＣＴがオンの状態、リセットトランジスタＲＳＴがオフの状態となる。これにより、駆動トランジスタＤＲＴのソースとドレイン間に電位差が発生し、電流が流れる。この電流は、保持容量Ｃｓに駆動トランジスタＤＲＴの閾値Ｖｔｈ（ｎ、ｍ）に相当する電荷が蓄積されるまで、すなわち、駆動トランジスタＤＲＴのソース電位（Ｖｓ）がＶｇよりＶｔｈ（ｎ、ｍ）分低くなるまで流れ、定常状態に達する。このため定常状態では、ＶｓはＶｉｎｉ［ｍ］−Ｖｔｈ（ｎ、ｍ）となる。一方、ＶｇはＶｉｎｉが維持されるので、ゲートとソース間の電位差ＶgsはＶｔｈ（ｎ、ｍ）となる。
【００８６】
次に、制御信号ＲＧ［ｎ］及び制御信号ＳＧ［ｎ］の状態を維持しつつ、初期化信号Ｖｉｎｉ［ｍ］に代えて映像信号Ｖｓｉｇ［ｍ］の供給が開始されるとともに、制御信号ＢＧ［ｎ］の状態が非活性に変更される。これにより、画素トランジスタＳＳＴがオンの状態、リセットトランジスタＲＳＴ及び出力トランジスタＢＣＴがオフの状態となる。その結果、駆動トランジスタＤＲＴのゲートには映像信号Ｖｓｉｇ［ｍ］が供給され、これに伴って駆動トランジスタＤＲＴのＶｓも変化する。この変化量は保持容量Ｃｓと付加容量Ｃｅｌの容量配分によって決まる。より具体的には、Ｖｓは以下の式で表される。
【００８７】
【数１】
2018036290.tif 000003
【００８８】
最後に、制御信号ＢＧ［ｎ］，ＲＧ［ｎ］，ＳＧ［ｎ］それぞれの状態が初期状態、すなわち、それぞれ活性、非活性、非活性の各状態に戻される。これにより、出力トランジスタＢＣＴがオンの状態、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴがオフの状態となる。この時、駆動トランジスタＤＲＴのＶgsは、ＶｇはＶｓｉｇ［ｍ］であるので、以下の式で表される値となる。
【００８９】
【数２】
2018036290.tif 000004
【００９０】
一方、駆動トランジスタＤＲＴのソース―ドレイン間に流れる電流Ｉｄは、以下の式で表される。ここで係数βは利得である。
【００９１】
【数３】
2018036290.tif 000005
【００９２】
この式にＶｇｓを代入することでＶｔｈ（ｎ、ｍ）がキャンセルされ、Ｖｔｈ（ｎ、ｍ）に依存しない電流Ｉｄが駆動トランジスタＤＲＴ、および発光素子ＯＬＥＤへ供給されることが分かる。このため、閾値Ｖｔｈ（ｎ、ｍ）のばらつきの影響を受けることなく、Ｖｔｈ（ｎ、ｍ）に依存しない電流量によって発光素子ＯＬＥＤを駆動することができ、画素回路Ｐｘ（ｎ、ｍ）間で輝度のばらつきが抑制され、高品質な映像を再現することができる。
【００９３】
本実施形態によれば、画素トランジスタＳＳＴを、シリコントランジスタに比べてリーク電流が小さい酸化物半導体トランジスタによって構成することができる。このため、駆動トランジスタＤＲＴに蓄積された電荷が画素トランジスタＳＳＴを通じて流出することが防止される。したがって、第１乃至第６の実施形態と同様、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。また、駆動トランジスタＤＲＴのゲート電位は、酸化物半導体トランジスタである画素トランジスタＳＳＴによって長時間維持されるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【００９４】
なお、画素トランジスタＳＳＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【００９５】
（第８の実施形態）
本実施形態では、第１乃至第７の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図１０（ａ）、（ｂ）を用いて説明する。第１乃至第７の実施形態と同様、あるいは類似する構成については説明を割愛することがある。
【００９６】
図１０（ａ）は、本発明の第８の実施形態の画素回路ＰＸの等価回路あり、図１０（ｂ）は、図１０（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【００９７】
図１０（ａ）、（ｂ）と図９（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、画素トランジスタＳＳＴと並列に初期化トランジスタＩＳＴを設ける点で、第７の実施形態の画素回路ＰＸと相違する。以下、相違点を中心に、本実施形態の画素回路ＰＸについて詳しく説明する。
【００９８】
初期化トランジスタＩＳＴは、画素トランジスタＳＳＴと同様、酸化物半導体を含むチャネル領域を有することができる。
【００９９】
本実施形態のデータ線駆動回路１０４（図１）は、映像信号Ｖｓｉｇ［ｍ］とは別の配線（図示せず）を用いて、各画素回路ＰＸに初期化信号Ｖｉｎｉ［ｍ］を供給するよう構成される。初期化トランジスタＩＳＴの一方の端子は、この初期化信号Ｖｉｎｉ［ｍ］の入力端子に接続される。初期化トランジスタＩＳＴの他方の端子は、駆動トランジスタＤＲＴのゲートに接続される。
【０１００】
初期化トランジスタＩＳＴのゲートには、走査線駆動回路１０２（図１）から制御信号ＩＧ［ｎ］が供給される。図１０（ｂ）と図９（ｂ）を比較すると理解されるように、本実施形態の制御信号ＩＧ［ｎ］は、第７の実施形態において走査線駆動回路１０２から初期化信号Ｖｉｎｉ［ｍ］が供給されていた期間に活性化され、その他の期間では非活性化される。また、本実施形態の制御信号ＳＧ［ｎ］は、第７の実施形態において走査線駆動回路１０２から映像信号Ｖｓｉｇ［ｍ］が供給されていた期間に活性化され、その他の期間では非活性化される。
【０１０１】
以上の構成により、本実施形態の画素回路ＰＸの動作は、第７の実施形態の画素回路ＰＸと同様のものとなる。本実施形態によれば、画素トランジスタＳＳＴだけでなく初期化トランジスタＩＳＴも、シリコントランジスタに比べてリーク電流が小さい酸化物半導体トランジスタによって構成することができるので、駆動トランジスタＤＲＴに蓄積された電荷が画素トランジスタＳＳＴ及び初期化トランジスタＩＳＴを通じて流出することが防止される。したがって、第７の実施形態と同様、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。また、駆動トランジスタＤＲＴのゲート電位は、酸化物半導体トランジスタである画素トランジスタＳＳＴ、初期化トランジスタＩＳＴによって長時間維持されるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。
【０１０２】
なお、画素トランジスタＳＳＴおよび初期化トランジスタＩＳＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【０１０３】
また、本実施形態によれば、ｎ行目の画素回路ＰＸに対応する制御信号ＲＧ［ｎ］を非活性に戻したタイミングで、ｎ＋１行目の画素回路ＰＸに対応する制御信号ＲＧ［ｎ＋１］を活性化することができるので、図９（ｂ）と図１０（ｂ）を比較すると理解されるように、水平走査期間Ｈを短縮できるという効果も得られる。
【０１０４】
（第９の実施形態）
本実施形態では、第１乃至第８の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図１１（ａ）、（ｂ）を用いて説明する。図１１（ａ）は、本発明の第９の実施形態の画素回路ＰＸの等価回路であり、図１１（ｂ）は、図１１（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【０１０５】
図１１（ａ）、（ｂ）と図９（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、リセットトランジスタＲＳＴの一方の端子が、発光素子ＯＬＥＤの入力端子ではなく駆動トランジスタＤＲＴの一方の端子（出力トランジスタＢＣＴ側の端子）に接続される点で、第７の実施形態の画素回路ＰＸと相違するものである。
【０１０６】
本実施形態によれば、第７の実施形態と同様、映像信号Ｖｓｉｇ［ｍ］に応じた強度で発光素子ＯＬＥＤを発光させることがでる。また、画素トランジスタＳＳＴを酸化物半導体トランジスタによって構成することができるので、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである画素トランジスタＳＳＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。なお、本実施形態において、リセットトランジスタＲＳＴは、各画素回路ＰＸ内に設けてもよいし、走査線駆動回路１０２（図１）内に設けてもよい。
【０１０７】
なお、画素トランジスタＳＳＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積が小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【０１０８】
（第１０の実施形態）
本実施形態では、第１乃至第９の実施形態とは異なる構成を有する画素回路ＰＸ、ならびにそれを有する表示装置に関し、図１２（ａ）、（ｂ）を用いて説明する。図１２（ａ）は、本発明の第１０の実施形態の画素回路ＰＸの等価回路であり、図１２（ｂ）は、図１２（ａ）に示した各信号の時間変化を示すタイミングチャートである。
【０１０９】
図１２（ａ）、（ｂ）と図１０（ａ）、（ｂ）をそれぞれ比較すると理解されるように、本実施形態の画素回路ＰＸは、リセットトランジスタＲＳＴの一方の端子が、発光素子ＯＬＥＤの入力端子ではなく駆動トランジスタＤＲＴの一方の端子（出力トランジスタＢＣＴ側の端子）に接続される点で、第８の実施形態の画素回路ＰＸと相違するものである。
【０１１０】
本実施形態によれば、第８の実施形態と同様、映像信号Ｖｓｉｇ［ｍ］に応じた強度で発光素子ＯＬＥＤを発光させることができ、しかも、画素トランジスタＳＳＴ及び初期化トランジスタＩＳＴを酸化物半導体トランジスタによって構成することができるので、保持容量Ｃｓの静電容量が小さくても、あるいは設置しなくても駆動トランジスタＤＲＴのゲート電位の低下を抑制することが可能になる。また、駆動トランジスタＤＲＴのゲート電位を酸化物半導体トランジスタである画素トランジスタＳＳＴ及び初期化トランジスタＩＳＴによって長時間維持することができるため、映像信号Ｖｓｉｇの書き込み周波数を下げることができ、その結果、表示装置１００の消費電力を低減することが可能となる。なお、本実施形態においても、リセットトランジスタＲＳＴは、各画素回路ＰＸ内に設けてもよいし、走査線駆動回路１０２（図１）内に設けてもよい。
【０１１１】
なお、画素トランジスタＳＳＴおよび初期化トランジスタＩＳＴ以外のトランジスタを多結晶シリコンにて形成した場合は、画素回路の面積を小さくすることができる。さらに、走査線駆動回路１０２やデータ線駆動回路１０４をｎおよびｐチャネル型のポリシリコントランジスタとで形成した場合は、周辺回路の面積を小さくすることができ額縁領域を小さくすることができる。
【０１１２】
（第１１の実施形態）
［１．レイアウト］
本実施の形態では、第２の実施形態で述べた画素１０６のレイアウトについて、図１３、１４（ａ）、（ｂ）、（ｃ）を用いて説明する。図１３は画素１０６の上面模式図であり、図１４（ａ）、（ｂ）、（ｃ）はそれぞれ、図１３における鎖線Ａ−Ａ’、Ｂ−Ｂ’，およびＣ−Ｃ’に沿った断面模式図である。
【０１１３】
画素１０６は、前行に位置する画素１０６の走査線２０２、画素１０６の走査線２０４、エミット信号線２０６、リセット信号線２０８、高電位電源線２１０、映像信号線２１２などの配線を有している。走査線２０２、２０４、エミット信号線２０６は、データ線駆動回路１０４（図１、２）から対応する行に位置する複数の画素１０６へ伸び、それぞれ操作信号Ｓｃａｎ［ｎ−１］、操作信号Ｓｃａｎ［ｎ］、エミット信号Ｅｍｉｔ［ｎ］を供給するように構成することができる。。走査線２０２、２０４、エミット信号線２０６は、同一の層内に存在することができる。
【０１１４】
リセット信号線２０８、高電位電源線２１０、映像信号線２１２はデータ線駆動回路１０４（図１、２）から対応する列に位置する複数の画素１０６へ伸び、それぞれリセット信号Ｖｒｓｔ［ｍ］、電源電位ＰＶＤＤ、映像信号Ｖｓｉｇ［ｍ］を供給するように構成することができる。リセット信号線２０８、高電位電源線２１０、映像信号線２１２は、同一の層内に存在することができる。
【０１１５】
図１３に示すように、画素１０６は半導体膜２２０、２２２、２２４、２２６を有している。半導体膜２２０、２２２、２２４、２２６はシリコンや酸化物半導体を含むことができる。本実施形態では、半導体膜２２０と２２２がシリコン半導体膜であり、半導体膜２２４、２２６が酸化物半導体膜として説明を行う。シリコン半導体膜２２０と２２２は同一の層内に存在することができ、同様に酸化物半導体膜２２４と２２６は同一の層内に存在することができる。
【０１１６】
図１３に示すように、画素１０６は、駆動トランジスタＤＲＴ、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴ、画素トランジスタＳＳＴ、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、保持容量Ｃｓを有している。
【０１１７】
駆動トランジスタＤＲＴは、アンダーコート１２０を介して基板１１０上に設けられるシリコン半導体膜２２２の一部、ゲート２３０、およびこれらの間に挟持される第１の絶縁膜２３２を有している（図１４（ｂ）参照）。図１４（ａ）、ｂ）に示すように、シリコン半導体膜２２２がゲート２３０と重なる領域が駆動トランジスタＤＲＴの活性領域２２２ｂであり、ここにチャネルが形成される。活性領域２２２ｂを挟み、不純物を含有する不純物領域２２２ａが駆動トランジスタＤＲＴの端子として機能する。第１の絶縁膜２３２のうち、ゲート２３０と活性領域２２２ｂに挟まれる部分は駆動トランジスタＤＲＴのゲート絶縁膜として機能する。
【０１１８】
保持容量Ｃｓは、一対の端子として駆動トランジスタＤＲＴのゲート２３０と、高電位電源線２１０の一部（図１３中、右側に突き出た部分）を有し、これらの間に設けられる第２の絶縁膜２３４を含む（図１４（ｂ））。第２の絶縁膜２３４は、保持容量Ｃｓの誘電体膜として機能する。図１３、図１４（ｂ）に示すように、保持容量Ｃｓと駆動トランジスタＤＲＴは互いに重なるように設けることができる。この場合、駆動トランジスタＤＲＴのゲート２３０は、保持容量Ｃｓに共有され、保持容量Ｃｓの一方の端子としても機能する。また、駆動トランジスタＤＲＴの活性領域２２２ｂは、保持容量Ｃｓの一対の端子として機能する駆動トランジスタＤＲＴのゲート２３０、ならびに高電位電源線２１０の一部と重なる。
【０１１９】
リセットトランジスタＲＳＴは、シリコン半導体膜２２０の一部、前行の画素１０６の走査線２０２の一部（図１３中、下に突き出た部分）、およびこれらの間に挟持される第１の絶縁膜２３２を含む。図１４（ａ）に示すように、シリコン半導体膜２２０が走査線２０２の一部と重なる領域がリセットトランジスタＲＳＴの活性領域２２０ｂであり、不純物を含有する不純物領域２２０ａが活性領域２２０ｂを挟んでいる。走査線２０２の一部はリセットトランジスタＲＳＴのゲートとして機能し、第１の絶縁膜２３２のうち、このゲートと活性領域２２０ｂの間の領域はリセットトランジスタＲＳＴのゲート絶縁膜として機能する。活性領域２２０ｂを挟む不純物領域２２０ａがリセットトランジスタＲＳＴの端子として機能する。端子の一方は、その上に設けられる開口部（図１３中、点線の円。以下同じ）を通してリセット信号線２０８と接続される。
【０１２０】
第２のスイッチングトランジスタＩＣＴは、リセットトランジスタＲＳＴのゲートでもある走査線２０２の一部（図１３中、下に突き出た部分）をゲートとして有し、その上にゲート絶縁膜として機能する第２の絶縁膜２３４、第２の絶縁膜２３４上の酸化物半導体膜２２４、酸化物半導体膜２２４と電気的に接続される一対の端子２３６、２３８を有している。酸化物半導体膜２２４のうち、端子２３６、２３８に挟まれる部分は、第２のスイッチングトランジスタＩＣＴの活性層として働く。端子２３６はリセットトランジスタＲＳＴの端子の一つと接続され、端子２３８は駆動トランジスタＤＲＴのゲート２３０、すなわち、保持容量Ｃｓの端子の一つと接続される。図１３、１４（ａ）に示すように、リセットトランジスタＲＳＴと第２のスイッチングトランジスタＩＣＴは互いに重なるように設けることができる。この場合、リセットトランジスタＲＳＴのゲートは、第２のスイッチングトランジスタＩＣＴに共有され、第２のスイッチングトランジスタＩＣＴのゲートとしても機能する。また、リセットトランジスタＲＳＴの活性領域は、第２のスイッチングトランジスタＩＣＴの活性領域と重なる。
【０１２１】
画素トランジスタＳＳＴは、シリコン半導体膜２２２の一部とその上に設けられる第１の絶縁膜２３２と走査線２０４の一部（図１３において上に突き出た部分）を有する。図１４（ｃ）に示すように、シリコン半導体膜２２２が走査線２０４の一部と重なる領域が画素トランジスタＳＳＴの活性領域２２２ｂであり、不純物領域２２２ａが活性領域２２２ｂを挟んでいる。走査線２０４の一部は画素トランジスタＳＳＴのゲートとして機能し、第１の絶縁膜２３２のうち、このゲートと活性領域２２２ｂの間の領域は画素トランジスタＳＳＴのゲート絶縁膜として機能する。不純物領域２２２ａは画素トランジスタＳＳＴの端子として機能し、端子の一つは、映像信号線２１２と接続している。
【０１２２】
第１のスイッチングトランジスタＴＣＴは、画素トランジスタＳＳＴのゲートでもある走査線２０４の一部（図１３中、上に突き出た部分）をゲートとして有し、その上にゲート絶縁膜として機能する第２の絶縁膜２３４、第２の絶縁膜２３４上の酸化物半導体膜２２６、酸化物半導体膜２２６と電気的に接続される一対の端子２４０、２４２を有している。酸化物半導体膜２２６のうち、端子２４０、２４２に挟まれる部分は、第１のスイッチングトランジスタＴＣＴの活性層として働く。端子２４０は駆動トランジスタＤＲＴの端子の一つと接続され、端子２４２は駆動トランジスタＤＲＴのゲート２３０、すなわち、保持容量Ｃｓの端子の一つと接続される。図１３、１４（ｃ）に示すように、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴは互いに重なるように設けることができる。この場合、画素トランジスタＳＳＴのゲートは、第１のスイッチングトランジスタＴＣＴに共有され、第１のスイッチングトランジスタＴＣＴのゲートとしても機能する。また、画素トランジスタＳＳＴの活性領域２２２ｂは、第１のスイッチングトランジスタＴＣＴの活性領域と重なる。
【０１２３】
第１の出力トランジスタＢＣＴ１は、シリコン半導体膜２２２の一部、第１の絶縁膜２３２、およびエミット信号線２０６を有している（図１３）。シリコン半導体膜２２２のうち、エミット信号線２０６と重なる領域が第１の出力トランジスタＢＣＴ１の活性領域であり、それを挟む領域が端子として機能する。端子の一つは接続電極２５６と、もう一方は第１のスイッチングトランジスタＴＣＴの端子２４０、および駆動トランジスタＤＲＴの端子と接続される。
【０１２４】
同様に、第２の出力トランジスタＢＣＴ２は、シリコン半導体膜２２２の一部、第１の絶縁膜２３２、およびエミット信号線２０６を有している（図１３）。シリコン半導体膜２２２のうち、エミット信号線２０６と重なる領域が第２の出力トランジスタＢＣＴ２の活性領域であり、それを挟む不純物領域が端子として機能する。端子の一つは高電位電源線２１０と、もう一方は駆動トランジスタＤＲＴの端子の一つ、および画素トランジスタの端子の一つと接続される。
【０１２５】
画素１０６は任意の構成として、各トランジスタを覆う第３の絶縁膜２５０を有していてもよい。第３の絶縁膜２５０の上には平坦化膜２５２が設けられ、これにより、各トランジスタや保持容量Ｃｓに起因する凹凸や傾斜を吸収し、平坦な面を与えることができる。
【０１２６】
平坦化膜２５２の上には発光素子ＯＬＥＤが設けられる。発光素子ＯＬＥＤは入力端子である第１の電極２６０、ＥＬ層２６２、第２の電極２６４を有している。なお、第１の電極２６０は、平坦化膜２５２や第３の絶縁膜２５０内に設けられる開口部において接続電極２５６を介してリセットトランジスタＲＳＴの端子の一つ、および第１の出力トランジスタＢＣＴ１の一方の端子と接続される（図１４）。また、第１の電極２６０の端部を覆うように隔壁２５４が設けられ、ＥＬ層２６２は第１の電極２６０と隔壁２５４を覆うように形成される。
【０１２７】
任意の構成として、画素１０６は発光素子ＯＬＥＤを保護するためのパッシベーション膜２７０を含むことができる。
【０１２８】
本実施形態の画素１０６は第２の実施形態で述べた回路構成を有するため、保持容量Ｃｓの静電容量が小さくても、あるいは省いても駆動トランジスタＤＲＴのゲート電位の低下を抑制でき、さらに表示装置１００の小型化、低消費電力化が可能である。さらに画素１０６は、第２のスイッチングトランジスタＩＣＴとリセットトランジスタが積層し、第１のスイッチングトランジスタＴＣＴと画素トランジスタＳＳＴが積層し、かつ、駆動トランジスタＤＲＴと保持容量Ｃｓが積層した構造を有するため、画素１０６のサイズを小さくすることができ、高精細の表示装置を与えることができる。
【０１２９】
［２．作製方法］
以下、上述した本実施形態の表示装置１００の作製方法を図１５乃至図２０を用いて説明する。図１５乃至図２０はそれぞれ、図１３における鎖線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’に沿った断面模式図であり、図１４に対応する。
【０１３０】
まず基板１１０上にアンダーコート１２０を形成する（図１５（ａ）、（ｂ）、（ｃ））。基板１１０は、この上に形成されるトランジスタなどを支持する機能を有する。したがって基板１１０には、この上に形成されるトランジスタなどのプロセスの温度に対する耐熱性とプロセスで使用される薬品に対する化学的安定性を有する材料を使用すればよい。具体的には、基板１１０はガラスや石英、プラスチック、金属、セラミックなどを含むことができる。表示装置１００に可撓性を付与する場合には、高分子材料を用いることができ、例えばポリイミド、ポリアミド、ポリエステル、ポリカーボナートに例示される高分子材料を使用することができる。なお、可撓性の表示装置１００を形成する場合、基板１１０は基材、あるいはベースフィルムと呼ばれることがある。
【０１３１】
アンダーコート１２０は基板１１０からアルカリ金属などの不純物が各半導体素子などへ拡散することを防ぐ機能を有する膜であり、窒化ケイ素や酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などの無機絶縁体を含むことができる。アンダーコート１２０は化学気相成長法（ＣＶＤ法）やスパッタリング法、ラミネート法などを適用して単層、あるいは積層構造を有するように形成することができる。ＣＶＤ法を用いる場合には、テトラアルコキシシランなどを原料のガスとして用いればよい。アンダーコート１２０の厚さは５０ｎｍから１０００ｎｍの範囲で任意に選択することができるが、必ずしも基板１１０上で一定である必要はなく、場所によって異なる厚さを有していてもよい。アンダーコート１２０を複数の層で構成する場合、例えば基板１１０上に窒化ケイ素を含有する層、その上に酸化ケイ素を含有する層を積層することができる。
【０１３２】
基板１１０中の不純物濃度が小さい場合、アンダーコート１２０は設けない、あるいは基板１１０の一部だけを覆うように形成してもよい。例えば基板１１０としてアルカリ金属濃度が小さいポリイミドを用いる場合、アンダーコート１２０を設けなくてもよい。
【０１３３】
次にアンダーコート１２０上にシリコン半導体膜２２０、２２２を形成する（図１５（ａ）、（ｂ）、（ｃ））。例えばＣＶＤ法を用いてアモルファスシリコン（ａ−Ｓｉ）を５０ｎｍから１００ｎｍ程度の厚さでアンダーコート１２０上に形成し、これを加熱処理、あるいはレーザなどの光を照射することで結晶化を行い、ポリシリコン膜へ変換する。結晶化はニッケルなどの触媒存在下で行ってもよい。その後ポリシリコン膜をエッチングにより加工し、シリコン半導体膜２２０、２２２が形成される。
【０１３４】
次にシリコン半導体膜２２０、２２２上に第１の絶縁膜２３２を形成する（図１５（ａ）、（ｂ）、（ｃ））。第１の絶縁膜２３２は単層構造、積層構造のいずれの構造を有していてもよく、アンダーコート１２０で使用可能な無機絶縁体を含むことができる。あるいは酸化ハフニウムや酸化ジリコニウム、酸化アルミニウム、あるいはこれらの混合酸化物など、高い誘電率を有する絶縁体を含んでもよい。アンダーコート１２０と同様、第１の絶縁膜２３２はスパッタリング法、あるいはＣＶＤ法などを適用して形成することができる。第１の絶縁膜２３２はリセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴのゲート絶縁膜として機能する。
【０１３５】
次に第１の絶縁膜２３２上に金属膜を形成し、エッチングによって加工して走査線２０２、２０４、エミット信号線２０６、および駆動トランジスタのゲート２３０を形成する（図１６（ａ）、（ｂ）、（ｃ））。したがってこれらは同一の層に存在することができる。
【０１３６】
金属膜はチタンやアルミニウム、銅、モリブデン、タングステン、タンタルなどの金属やその合金などを用い、単層、あるいは積層構造を有するように形成することができる。本実施形態の表示装置１００が大面積を有する場合、信号の遅延を防ぐため、アルミニウムや銅などの高い導電性を有する金属を用いることが好ましい。例えばチタンやモリブデンなどの比較的高い融点を有する金属でアルミニウムや銅などを挟持する構造を採用することができる。
【０１３７】
次に、走査線２０２、２０４、エミット信号線２０６、および駆動トランジスタのゲート２３０を覆うように第２の絶縁膜２３４を形成する（図１７（ａ）、（ｂ）、（ｃ））。第２の絶縁膜２３４は単層構造、積層構造のいずれの構造を有していてもよい。第２の絶縁膜２３４は、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴ内で所謂層間膜として機能すると同時に、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴのゲート絶縁膜として働く。
【０１３８】
第２の絶縁膜２３４は第１の絶縁膜２３２と同様の方法で形成し、同様の材料を含有することができるが、その上に形成される酸化物半導体膜２２４、２２６内でキャリアの発生を抑制するため、酸化ケイ素を含む絶縁膜を用いることが好ましい。第２の絶縁膜２３４が積層構造を有する場合、酸化物半導体膜２２４、２２６と接する領域が酸化ケイ素を含むことが好ましい。
【０１３９】
第２の絶縁膜２３４の形成時、雰囲気にできるだけ水素ガスや水蒸気など、水素を含有するガスが含まれないことが好ましく、これにより水素の組成が小さく、化学量論に近い、あるいはそれ以上の酸素の組成を有する第２の絶縁膜２３４を形成することができる。
【０１４０】
次に走査線２０２、２０４、エミット信号線２０６、および駆動トランジスタのゲート２３０をマスクとして用い、シリコン半導体膜２２０、２２２に対して選択的にイオンインプランテーション処理、あるいはイオンドーピング処理を行う。イオンはｐ型の導電性を付与するホウ素やアルミニウム、あるいはｎ型の導電性を付与するリンや窒素などの元素が挙げられる。これにより各トランジスタの活性領域（例えば、活性領域２２０ｂ、２２２ｂ）と不純物領域（例えば不純物領域２２０ａ、２２２ａ）が形成される（図１７（ａ）、（ｂ）、（ｃ））。以上の工程により、リセットトランジスタＲＳＴ、第１の出力トランジスタＢＣＴ１、第２の出力トランジスタＢＣＴ２、駆動トランジスタＤＲＴ、画素トランジスタＳＳＴが形成される。
【０１４１】
次に第２の絶縁膜２３４上に、リセットトランジスタＲＳＴおよび画素トランジスタＳＳＴのゲートと重なるように、酸化物半導体膜２２４、２２６を形成する（（図１８（ａ）、（ｃ））。酸化物半導体膜２２４、２２６は酸化物半導体を含むことができ、酸化物半導体はインジウムやガリウムなどの第１３族元素から選択することができる。酸化物半導体膜２２４、２２６は異なる複数の第１３族元素を含有してもよく、インジウム―ガリウム酸化物（ＩＧＯ）でもよい。酸化物半導体膜２２４、２２６はさらに１２族元素を含んでもよく、一例としてインジウム―ガリウム―亜鉛酸化物（ＩＧＺＯ）が挙げられる。酸化物半導体膜２２４、２２６は、スズなどの１４族元素や、チタンやジリコニウムなどの４族元素を含んでもよい。
【０１４２】
酸化物半導体膜２２４、２２６は、例えばスパッタリング法などを利用して２０ｎｍから８０ｎｍ、あるいは３０ｎｍから５０ｎｍの厚さで形成される。スパッタリグン法を用いる場合、成膜は酸素ガスを含む雰囲気、例えばアルゴンと酸素ガスの混合雰囲気中で行うことができる。この時、アルゴンの分圧を酸素ガスの分圧より小さくしてもよい。
【０１４３】
酸化物半導体膜２２４、２２６は酸素欠陥などの結晶欠陥が少ないことが好ましい。このため、酸化物半導体膜２２４、２２６に対し、加熱処理（アニール）を行うことが好ましい。加熱処理は酸化物半導体膜２２４、２２６のパターニング前に行ってもよく、パターニング後に行ってもよい。加熱処理によって酸化物半導体膜２２４、２２６の体積が小さくなる（シュリンク）場合があるので、パターニング前に加熱処理を行うのが好ましい。加熱処理は窒素、乾燥空気、あるいは大気の存在下、常圧、あるいは減圧で行えばよい。加熱温度は２５０℃から５００℃、あるいは３５０℃から４５０℃の範囲で、加熱時間は１５分から１時間の範囲で選択することができるが、これらの範囲外で加熱処理を行ってもよい。この加熱処理により酸化物半導体膜２２４、２２６の酸素欠陥に酸素が導入される、あるいは酸素が転位し、より構造の明確な、結晶欠陥の少ない、結晶性の高い酸化物半導体膜２２４、２２６が得られる。その結果、信頼性が高く、低いオフ電流、低い特性（閾値電圧）ばらつきなど、優れた電気特性を有する酸化物半導体トランジスタが得られる。
【０１４４】
次に図１８（ａ）、（ｃ）に示すように、第１の絶縁膜２３２、第２の絶縁膜２３４をエッチングにより加工し、不純物領域２２０ａを露出する開口部を形成する（図中、点線の楕円）。この後、開口部を覆うように金属膜を形成し、金属膜をエッチングすることで、リセット信号線２０８、高電位電源線２１０、映像信号線２１２、端子２３６、２３８、２４０、２４２などを形成する（図１３、図１９（ａ）、（ｂ）、（ｃ））。したがってこれらの端子や配線は同一の層に存在する。これらの端子や配線は、走査線２０２、２０４、エミット信号線２０６、および駆動トランジスタのゲート２３０を形成する際に用いる金属膜と同様の構造で、同様の方法によって形成することができる。
【０１４５】
以上の工程により、第１のスイッチングトランジスタＴＣＴ、第２のスイッチングトランジスタＩＣＴ、保持容量Ｃｓが形成される。
【０１４６】
次に、形成されたトランジスタや保持容量Ｃｓを覆うように、第３の絶縁膜２５０を形成する（図２０（ａ）、（ｂ）、（ｃ））。第３の絶縁膜２５０は第１の絶縁膜２３２や第２の絶縁膜２３４と同様の構造を持ち、同様の方法で形成することができる。そして第３の絶縁膜２５０上に平坦化膜２５２を形成する（図２０（ａ）、（ｂ）、（ｃ）））。平坦化膜２５２は有機絶縁体を用いて形成することができる。有機絶縁体としてエポキシ樹脂、アクリル樹脂、ポリイミド、ポリアミド、ポリエステル、ポリカーボナート、ポリシロキサンなどの高分子材料が挙げられ、スピンコート法、インクジェット法、印刷法、ディップコーティング法などの湿式成膜法によって形成することができる。平坦化膜２５２は上記有機絶縁体を含む層と無機絶縁体を含む層の積層構造を有していてもよい。この場合、無機絶縁体としては酸化ケイ素や窒化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などのシリコンを含有する無機絶縁体が挙げられ、スパッタリング法やＣＶＤ法によって形成することができる。なお、第３の絶縁膜２５０を形成しない場合、平坦化膜２５２は酸化物半導体膜２２４、２２６やリセット信号線２０８、高電位電源線２１０、映像信号線２１２、端子２３６、２３８、２４０、２４２などと接する。
【０１４７】
次に平坦化膜２５２を加工して開口部を形成し、開口部を覆うように接続電極２５６を形成する（図１３）。接続電極は、透光性を有する材料、例えばインジウム―スズ酸化物（ＩＴＯ）やインジウム―スズ―亜鉛酸化物（ＩＺＯ）などの導電性酸化物を用いて形成することができる。あるいは、アルミニウムや銅、モリブデン、タングステンなどの金属やその合金を用いて形成することができる。その後開口部を覆うようにを覆うように、発光素子ＯＬＥＤの第１の電極２６０を形成する（図２１（ａ）、（ｂ）、（ｃ））。これにより、第１の電極２６０と第１の出力トランジスタＢＣＴ１の端子の一つが電気的に接続される。
【０１４８】
表示素子ＯＬＥＤからの発光を基板１１０を通して取り出す場合には、透光性を有する材料、例えばＩＴＯやＩＺＯなどの導電性酸化物を第１の電極２６０に用いることができる。一方、表示素子ＯＬＥＤからの発光を基板１１０とは反対側から取り出す場合には、アルミニウムや銀などの金属、あるいはこれらの合金を用いることができる。あるいは上記金属や合金と導電性酸化物との積層、例えば金属を導電性酸化物で挟持した積層構造（例えばＩＴＯ／銀／ＩＴＯなど）を採用することができる。
【０１４９】
次に隔壁２５４を形成する（図２１（ａ）、（ｂ）、（ｃ））。隔壁２５４は平坦化膜２５２で使用可能な材料を用い、湿式成膜法によって形成することができる。隔壁２５４は第１の電極２６０の一部を露出するように開口部を有しており、その開口端はなだらかなテーパー形状となるのが好ましい。開口部の端が急峻な勾配を有すると、後に形成されるＥＬ層２６２や第２の電極２６４などに欠損が生じることを防ぐことができる。隔壁２５４は隣接する画素１０６間で第１の電極２６０同士を電気的に独立するだけでなく、第１の電極２６０や、平坦化膜２５２内に形成される開口部に起因する凹凸を吸収する機能も有している。隔壁２５４はバンク、あるいはリブとも呼ばれる。
【０１５０】
次に第１の電極２６０上にＥＬ層２６２を形成する（図２１（ａ）、（ｂ）、（ｃ））。ＥＬ層２６２は第１の電極２６０および隔壁２５４を覆うように形成される。ＥＬ層２６２は単一の層で形成されていてもよく、複数の層から形成されていてもよい。例えばキャリア注入層、キャリア輸送層、発光層、キャリア阻止層、励起子阻止層など適宜を組み合わせてＥＬ層２６２を形成することができる。また、隣接する画素１０６間でＥＬ層２６２の構造が異なってもよい。例えば隣接する画素１０６間で発光層が異なり、他の層が同一の構造を有するようにＥＬ層２６２を形成してもよい。これにより、隣接する画素１０６同士で異なる発光色を得ることができ、フルカラー表示が可能となる。逆に全ての画素１０６において同一のＥＬ層２６２を用いてもよい。この場合、例えば白色発光を与えるＥＬ層２６２を全ての画素１０６に共有されるように形成し、カラーフィルタなどを用いて各画素１０６から取り出す光の波長を選択すればよい。ＥＬ層２６２は蒸着法や湿式成膜法を適用して形成することができる。
【０１５１】
次にＥＬ層２６２上に第２の電極２６４を形成する（図２１（ａ）、（ｂ）、（ｃ））。表示素子ＯＬＥＤからの発光を基板１１０を通して取り出す場合には、アルミニウムや銀などの金属あるいはこれらの合金を第２の電極２６４に用いることができる。一方、表示素子ＯＬＥＤからの発光を第２の電極２６４を通して取り出す場合には、上記金属や合金を用い、可視光を透過する程度の膜厚を有するように第２の電極２６４を形成する。あるいは第２の電極２６４には、透光性を有する材料、例えばＩＴＯやＩＺＯなどの導電性酸化物を用いることができる。また、上記金属や合金と導電性酸化物との積層構造（例えばＭｇ−Ａｇ／ＩＴＯなど）を第２の電極２６４に採用することができる。第２の電極２６４は蒸着法、スパッタリング法などを用いて形成することができる。以上の工程により、表示素子ＯＬＥＤが形成される。
【０１５２】
任意の構成として、第２の電極２６４上にパッシベーション膜２７０を形成することができる（図１４（ａ）、（ｂ）、（ｃ））。パッシベーション膜２７０は先に形成した表示素子ＯＬＥＤに外部からの水分の侵入を防止することを機能の一つとしている。パッシベーション膜２７０としてはガスバリア性の高いものが好ましい。例えば窒化ケイ素や酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などの無機材料を用いてパッシベーション膜２７０を形成することが好ましい。あるいはアクリル樹脂やポリシロキサン、ポリイミド、ポリエステルなどを含む有機樹脂を用いてもよい。パッシベーション膜２７０は単層構造、積層構造、いずれを有していてもよい。例えば有機樹脂を含む層を二つの無機材料を含む層で挟んだ構造を有することができる。
【０１５３】
パッシベーション膜２７０上に対向基板１１２（図１参照）を任意の構成として設けてもよい。対向基板１１２は接着剤（図示しない）を用いて基板１１０と固定される。この時、対向基板１１２とパッシベーション膜２７０の間の空間に不活性ガスを充填してもよく、あるいは樹脂などの充填材を充填してもよく、あるいは接着剤で直接パッシベーション膜２７０と対向基板１１２が接着されてもよい。対向基板１１２を基板１１０に固定する際、接着剤や充填剤の中にスペーサを含ませてギャップを調整しても良い。あるいは、画素１０６の間にスペーサとなる構造体を形成しても良い。
【０１５４】
さらに対向基板１１２には、発光領域と重なる領域に開口を有する遮光膜や、発光領域と重なる領域にカラーフィルタを設けてもよい。遮光膜は、クロムやモリブデンなど比較的反射率の低い金属、あるいは樹脂材料に黒色又はそれに準ずる着色材を含有させたものを用いて形成され、発光領域から直接得られる光以外の散乱光や外光反射等を遮断する機能を有する。カラーフィルタの光学特性は隣接する画素１０６毎に変え、例えば赤色、緑色、青色の発光を取り出すように形成することができる。遮光膜とカラーフィルタはアンダーコートを介して対向基板に設けても良いし、また、遮光膜とカラーフィルタを覆うようにオーバーコート層をさらに設けても良い。以上の工程を経ることにより、本実施形態の表示装置１００が作製される。
【０１５５】
（第１２の実施形態）
本実施の形態では、第４の実施形態で述べた画素１０６のレイアウトについて、図２２、２３（ａ）、（ｂ）、（ｃ）を用いて説明する。図２２は画素１０６の上面模式図であり、図２３（ａ）、（ｂ）、（ｃ）はそれぞれ、図２２における鎖線Ｄ−Ｄ’、Ｅ−Ｅ’，およびＦ−Ｆ’に沿った断面模式図である。第１乃至第１１の実施形態と同様の構成については説明を割愛することがある。
【０１５６】
本実施形態の表示装置１００の画素１０６は、画素トランジスタＳＳＴのみならず、参照トランジスタＲＣＴも第１のスイッチングトランジスタＴＣＴと重なる点、および参照トランジスタＲＣＴと接続される参照信号線２１４を有している点が、第１１の実施形態の画素１０６と主に異なる。
【０１５７】
具体的には、図２２に示すように、画素１０６は、データ線駆動回路１０４（図１、２）から伸びる参照信号線２１４を有しており、これは参照信号Ｖｒｅｆ［ｍ］を供給するように構成される。画素１０６はさらに、シリコン半導体膜２２０、２２２と同一の層に存在可能なシリコン半導体膜２２８、２２９を有しており、これらはそれぞれ画素トランジスタＳＳＴと参照トランジスタＲＣＴを構成する。
【０１５８】
図２２、２３（ａ）に示すように、実施形態１１と同様、リセットトランジスタＲＳＴと第２のスイッチングトランジスタＩＣＴは重なっており、駆動トランジスタＤＲＴと保持容量Ｃｓも重なっている。さらに図２３（ｂ）に示すように、画素トランジスタＳＳＴと第１のスイッチングトランジスタＴＣＴも重なっている。画素トランジスタＳＳＴのシリコン半導体膜２２８は、活性領域２２８ｂとそれを挟持する不純物領域２２８ａを有しており、不純物領域２２８ａの一方は端子２４４と、他方は映像信号線２１２と接続される。
【０１５９】
一方図２３（ｃ）に示すように、参照トランジスタＲＣＴは、アンダーコート１２０を介して基板１１０上に設けられるシリコン半導体膜２２９、走査線２０４の一部（図２２中、上に突き出た部分）、およびこれらの間に挟持される第１の絶縁膜２３２を含む。シリコン半導体膜２２９が走査線２０４の一部と重なる領域がリセットトランジスタＲＳＴの活性領域２２９ｂであり、不純物領域２２９ａが活性領域２２９ｂを挟んでいる。走査線２０４の一部はリセットトランジスタＲＳＴのゲートとして機能し、第１の絶縁膜２３２のうち、このゲートと活性領域２２９ｂの間の領域は、リセットトランジスタＲＳＴのゲート絶縁膜として機能する。不純物領域２２９ａの一方は端子２４４と、他方は参照信号線２１４と接続される。
【０１６０】
第１のスイッチングトランジスタＴＣＴは、走査線２０４の一部（図２２中、上に突き出た部分）をゲートとして有し、その上にゲート絶縁膜として機能する第２の絶縁膜２３４、第２の絶縁膜２３４上の酸化物半導体膜２２６、酸化物半導体膜２２６と電気的に接続される一対の端子２４０、２４２を有している。酸化物半導体膜２２６のうち、端子２４０、２４２に挟まれる部分は、第１のスイッチングトランジスタＴＣＴの活性層として働く。端子２４０は駆動トランジスタＤＲＴの端子の一つと接続され、端子２４２は駆動トランジスタＤＲＴのゲート２３０、すなわち、保持容量Ｃｓの端子の一つと接続される（図２２）。図２１、２２（ｃ）に示すように、参照トランジスタＲＣＴと第１のスイッチングトランジスタＴＣＴは互いに重なるように設けることができる。この場合、参照トランジスタＲＣＴのゲートは、第１のスイッチングトランジスタＴＣＴにも共有され、第１のスイッチングトランジスタＴＣＴのゲートとしても機能する。また、参照トランジスタＲＣＴの活性領域２２９ｂは、第１のスイッチングトランジスタＴＣＴの活性領域と重なる。
【０１６１】
本実施形態の画素１０６は第４の実施形態で述べた回路構成を有するため、保持容量Ｃｓの静電容量が小さくても、あるいは省いても駆動トランジスタＤＲＴのゲート電位の低下を抑制でき、さらに表示装置１００の小型化、低消費電力化が可能である。さらに画素１０６は、第２のスイッチングトランジスタＩＣＴとリセットトランジスタＲＳＴが積層し、画素トランジスタＳＳＴと参照トランジスタＲＣＴが第１のスイッチングトランジスタＴＣＴと積層し、かつ、駆動トランジスタＤＲＴと保持容量Ｃｓが積層した構造を有するため、画素１０６のサイズをさらに小さくすることができ、高精細の表示装置を与えることができる。
【０１６２】
（第１３の実施形態）
本実施の形態では、第６の実施形態で述べた画素１０６のレイアウトについて、図２４、２５を用いて説明する。図２４は画素１０６の上面模式図であり、図２５は図２４における鎖線Ｇ−Ｇ’に沿った断面模式図である。第１乃至第１２の実施形態と同様の構成については説明を割愛することがある。
【０１６３】
本実施形態の表示装置１００の画素１０６は、画素トランジスタＳＳＴ、参照トランジスタＲＣＴのみならず、リセットトランジスタＲＳＴも第１のスイッチングトランジスタＴＣＴと重なる点が、第１２の実施形態の画素１０６と主に異なる。
【０１６４】
具体的には図２４、２５に示すように、実施形態１２と同様、駆動トランジスタＤＲＴと保持容量Ｃｓが重なっており、参照トランジスタＲＣＴと第１のスイッチングトランジスタＴＣＴも重なっている。実施形態１２と異なり、半導体膜２２０を有するリセットトランジスタＲＳＴは、第１のスイッチングトランジスタＴＣＴと重なっている。すなわちリセットトランジスタＲＳＴは、アンダーコート１２０を介して基板１１０上に設けられるシリコン半導体膜２２０、走査線２０４の一部（図２４中、上に突き出た部分）、およびこれらの間に挟持される第１の絶縁膜２３２を含む。シリコン半導体膜２２０が走査線２０４の一部と重なる領域がリセットトランジスタＲＳＴの活性領域２２０ｂであり、不純物領域２２０ａが活性領域２２０ｂを挟んでいる。走査線２０４の一部はリセットトランジスタＲＳＴのゲートとして機能し、第１の絶縁膜２３２のうち、このゲートと活性領域２２０ｂの間の領域は、リセットトランジスタＲＳＴのゲート絶縁膜として機能する。不純物領域２２９ａの一方はリセット信号線２０８と、他方は、端子２４０や２４２と同じ層に形成される配線２４６を介して発光素子ＯＬＥＤと接続される。
【０１６５】
図２４、２５に示すように、リセットトランジスタＲＳＴと第１のスイッチングトランジスタＴＣＴは互いに重なるように設けることができる。この場合、リセットトランジスタＲＳＴのゲートは、参照トランジスタＲＣＴと画素トランジスタＳＳＴのゲートとしても働き、また、第１のスイッチングトランジスタＴＣＴに共有され、第１のスイッチングトランジスタＴＣＴのゲートとしても機能する。また、リセットトランジスタＲＳＴの活性領域２２０ｂは、第１のスイッチングトランジスタＴＣＴの活性領域と重なる。
【０１６６】
本実施形態の画素１０６は第６の実施形態で述べた回路構成を有するため、保持容量Ｃｓの静電容量が小さくても、あるいは省いても駆動トランジスタＤＲＴのゲート電位の低下を抑制でき、さらに表示装置１００の小型化、低消費電力化が可能である。さらに画素１０６は、駆動トランジスタＤＲＴと保持容量Ｃｓが積層し、画素トランジスタＳＳＴ、参照トランジスタＲＣＴ、ならびにリセットトランジスタＲＳＴが第１のスイッチングトランジスタＴＣＴと積層した構造を有するため、画素１０６のサイズをさらに小さくすることができ、高精細の表示装置を与えることができる。
【０１６７】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【０１６８】
本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
【０１６９】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０１７０】
１００：表示装置、１０２：走査線駆動回路、１０４：データ線駆動回路、１０６：画素、１０８：画素領域、１１０：基板、１１２：対向基板、１１４：端子、１２０：アンダーコート、２０２：走査線、２０４：走査線、２０６：エミット信号線、２０８：リセット信号線、２１０：高電位電源線、２１２：映像信号線、２１４：参照信号線、２２０：シリコン半導体膜、２２０ａ：不純物領域、２２０ｂ：活性領域、２２２：シリコン半導体膜、２２２ａ：不純物領域、２２２ｂ：活性領域、２２４：酸化物半導体膜、２２６：酸化物半導体膜、２２８：シリコン半導体膜、２２８ａ：不純物領域、２２８ｂ：活性領域、２２９：シリコン半導体膜、２２９ａ：不純物領域、２２９ｂ：活性領域、２３０：ゲート、２３２：第１の絶縁膜、２３４：第２の絶縁膜、２３６：端子、２３８：端子、２４０：端子、２４２：端子、２４４：端子、２４６：配線、２５０：第３の絶縁膜、２５２：平坦化膜、２５４：隔壁、２５６：接続電極、２６０：第１の電極、２６２：層、２６４：第２の電極、２７０：パッシベーション膜、ＢＣＴ：出力トランジスタ、ＢＣＴ１：第１の出力トランジスタ、ＢＣＴ２：第２の出力トランジスタ、ＢＧ，ＲＧ，ＳＧ，ＩＧ：制御信号、Ｃｓ：保持容量、ＤＲＴ：駆動トランジスタ、Ｅｍｉｔ：エミット信号、ＩＣＴ：第２のスイッチングトランジスタ、ＩＳＴ：初期化トランジスタ、ＯＬＥＤ：発光素子、Ｐ１：リセット期間、Ｐ２：書き込み期間、Ｐ３：出力期間、ＰＶＤＤ：電源電位、ＰＶＳＳ：接地電位、ＰＸ：画素回路、ＲＣＴ：参照トランジスタ、ＲＳＴ：リセットトランジスタ、ＳＳＴ：画素トランジスタ、Ｓｃａｎ：走査信号、ＴＣＴ：第１のスイッチングトランジスタ、Ｖｉｎｉ：初期化信号、Ｖｒｓｔ：リセット信号、Ｖｓｉｇ：映像信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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