(57)【要約】【課題】情報処理装置の電源が停止されたとしても揮発性記憶手段に記録されている情報の消失を回避する。【解決手段】ＣＰＵ１１がハングすると、ユーザがこの状態を解消するために電源スイッチをオフする。このオフ操作により、ＳｏＣ１０に対して、電源４からの電力の供給は停止するが、これに代わりキャパシタ９に蓄電されている電力が供給される。ＣＰＵ１１は、電源１がオフされたことを検知するとキャパシタ９から電力が供給されている間に、ＳＲＡＭ１２に書き込まれたログを一括して、ＳＰＩバス２１を介してＮＶＲＡＭ６に転送することで書込保存する。【選択図】図２
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【特許請求の範囲】
【請求項１】
情報を揮発性記憶手段に記録する記録手段と、
電源が停止されると、制御部への電力の供給が停止される直前に猶予を持たせることによって前記制御部及び前記揮発性記憶手段への電力の供給の停止を遅延させる遅延手段と、
前記遅延手段により電力の供給の停止が遅延されている間に、前記揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送する転送手段と、
を有することを特徴とする情報処理装置。
【請求項２】
蓄電手段を有し、
前記遅延手段は、ユーザ操作により電源が停止されると、前記蓄電手段に蓄電されている電力を前記制御部に供給することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記遅延手段は、ユーザ操作により電源が停止された場合、電源から前記制御部への電力の供給が停止されるまでの時間を遅延させることを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記揮発性記憶手段は、集積回路内において前記制御部とパラレル接続されていることを特徴とする請求項１に記載の情報処理装置。
【請求項５】
前記不揮発性記憶手段は、前記制御部を内蔵する集積回路とシリアルインターフェースで接続されていることを特徴とする請求項１に記載の情報処理装置。
【請求項６】
コンピュータを、
情報を揮発性記憶手段に記録する記録手段、
電源が停止されると、制御部への電力の供給が停止される直前に猶予を持たせることによって前記制御部及び前記揮発性記憶手段への電力の供給の停止を遅延させる遅延手段、
前記遅延手段により電力の供給の停止が遅延されている間に、前記揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送する転送手段、
として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及びプログラムに関する。
【背景技術】
【０００２】
従来から、メモリをパラレルインターフェースで接続することは一般的であった。集積回路に内蔵されているＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）からは、アドレスを指定したデータのただ１回の保存命令で不揮発性記憶装置にデータを書き込みできる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−１０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、揮発性記憶手段に情報が記憶されている場合に、情報処理装置の電源が停止されたとしても揮発性記憶手段に記録されている情報の消失を回避することを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る情報処理装置は、情報を揮発性記憶手段に記録する記録手段と、電源が停止されると、制御部への電力の供給が停止される直前に猶予を持たせることによって前記制御部及び前記揮発性記憶手段への電力の供給の停止を遅延させる遅延手段と、前記遅延手段により電力の供給の停止が遅延されている間に、前記揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送する転送手段と、を有することを特徴とする。
【０００６】
また、蓄電手段を有し、前記遅延手段は、ユーザ操作により電源が停止されると、前記蓄電手段に蓄電されている電力を前記制御部に供給することを特徴とする。
【０００７】
また、前記遅延手段は、ユーザ操作により電源が停止された場合、電源から前記制御部への電力の供給が停止されるまでの時間を遅延させることを特徴とする。
【０００８】
また、前記揮発性記憶手段は、集積回路内において前記制御部とパラレル接続されていることを特徴とする。
【０００９】
また、前記不揮発性記憶手段は、前記制御部を内蔵する集積回路とシリアルインターフェースで接続されていることを特徴とする。
【００１０】
本発明に係るプログラムは、コンピュータを、情報を揮発性記憶手段に記録する記録手段、電源が停止されると、制御部への電力の供給が停止される直前に猶予を持たせることによって前記制御部及び前記揮発性記憶手段への電力の供給の停止を遅延させる遅延手段、前記遅延手段により電力の供給の停止が遅延されている間に、前記揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送する転送手段、として機能させる。
【発明の効果】
【００１１】
請求項１に記載の発明によれば、情報処理装置の電源が停止されたとしても揮発性記憶手段に記録されている情報の消失を回避することができる。
【００１２】
請求項２に記載の発明によれば、蓄電手段に蓄電されている電力を使用して揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送することができる。
【００１３】
請求項３に記載の発明によれば、ユーザ操作により電源が停止された場合でも電力の供給の停止を遅延させることによって、電源から供給される電力を使用して揮発性記憶手段に記録されている情報を不揮発性記憶手段に転送することができる。
【００１４】
請求項４に記載の発明によれば、集積回路内において制御部とパラレル接続されている揮発性記憶手段に記録されている情報の消失を回避することができる。
【００１５】
請求項５に記載の発明によれば、揮発性記憶手段に記録されている情報を、集積回路とシリアルインターフェースで接続されている不揮発性記憶手段に転送することができる。
【００１６】
請求項６に記載の発明によれば、情報処理装置の電源が停止されたとしても揮発性記憶手段に記録されている情報の消失を回避することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る情報処理装置の実施の形態１の構成の要部を示すブロック構成図である。
【図２】実施の形態１におけるＳｏＣの概略的な内部構成図である。
【図３】実施の形態１における省電力モード移行時処理を示すフローチャートである。
【図４】実施の形態１における省電力モードからの復帰処理を示すフローチャートである。
【図５】実施の形態１における省電力モード移行時処理の途中でＣＰＵがハングした場合におけるフローチャートである。
【図６】実施の形態１においてＣＰＵのリセット後に実行される処理を示すフローチャートである。
【図７】実施の形態２における情報処理装置の構成の要部を示すブロック構成図である。
【発明を実施するための形態】
【００１８】
以下、図面に基づいて、本発明の好適な実施の形態について説明する。
【００１９】
実施の形態１．
図１は、本発明に係る情報処理装置の一実施の形態の構成の要部を示すブロック構成図である。図１には、電源１、電源スイッチ２及び基板３が示されている。電源１は、ＡＣ／ＤＣコンバータを内蔵しており、商用電源（交流電源）を直流電源に変換する機能を有し、基板３に電力を供給する電源となる。電源スイッチ２は、本装置の電源スイッチであり、オフされると電源１及び基板３を含む装置全体への電力の供給が停止される。
【００２０】
基板３には、電源４、システムメモリ５、ＮＶＲＡＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  ＲＡＭ）６、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）７、各種インターフェース（Ｉ／Ｆ）８、キャパシタ９及びＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）１０が搭載されている。電源４は、ＤＣ／ＤＣコンバータを内蔵しており、電源１からの直流電圧を降圧する機能を有し、ＳｏＣ１０に電力を供給する電源となる。システムメモリ５は、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が利用するメモリ領域である。本実施の形態では、ＯＳとしてＬｉｎｕｘ（登録商標）が搭載されている場合を例にして説明するが、これに限定されるものではない。
【００２１】
ＮＶＲＡＭ６は、自由に読み書きが可能なＲＡＭのうち、電源スイッチ２をオフにしても内容が失われない不揮発性メモリである。本実施の形態では、ＮＶＲＡＭ６を、一般的なＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に電池(バックアップバッテリ)を組み合わせ、常に通電しておくようにして形成する。ＲＯＭ７は、読み出し専用の記憶手段である。ところで、本実施の形態における情報処理装置（コンピュータ）は、複合機等の画像形成装置に搭載されている場合を想定している。従って、ＳｏＣ１０には、フューザーユニットやスキャナ等のデバイスも接続されているが、これらを接続するインターフェースは、本実施の形態の説明に用いないので、図１では各種インターフェース（Ｉ／Ｆ）８とまとめて図示している。
【００２２】
キャパシタ９は、蓄電手段として設けられ、後述するＳｏＣ１０の動作から明らかなようにＳｏＣ１０のＳＲＡＭ１２に記録されている全ての情報のＮＶＲＡＭ６への転送完了に必要な電力を蓄積する。
【００２３】
図２は、本実施の形態におけるＳｏＣ１０の概略的な内部構成図である。ＳｏＣ１０は、プロセッサコアをはじめ一般的なマイクロコントローラが持つような機能の他、応用目的の機能なども集積し、連携してシステムとして機能するよう設計されている集積回路製品である。本実施の形態では、集積回路としてＳｏＣ１０を例にして説明するが、これに限定するものではなく、例えばＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｅ）などの集積回路を用いてもよい。
【００２４】
ＳｏＣ１０は、ＣＰＵ１１、ＳＲＡＭ１２、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）コントローラ１３及び内部バス１４を内蔵している。内部バス１４は、相対的に高速なパラレルインターフェースバスであり、内蔵する構成要素１１〜１３に加え、システムメモリ５及び各種インターフェース８が接続される。ＣＰＵ１１は、各種プログラムを実行する。ＳＲＡＭ１２は、読み書きが可能なＲＡＭの一種で、一時的にデータを保持するための揮発性メモリである。ＳｏＣ１０に内蔵されるＳＲＡＭ１２は、ＮＶＲＡＭ６と比べて情報を記録するための制御が容易である。
【００２５】
ＳＰＩコントローラ１３は、本実施の形態の場合、ＮＶＲＡＭ６及びＲＯＭ７を接続するＳＰＩバス２１のコントローラである。ＳＰＩバス２１は、コンピュータ内部で使われるデバイス同士を接続するバスであり、パラレルインターフェース（パラレルバス）に比べて接続端子数が少なくてすむシリアルバスの一種であるが、シリアルインターフェースであることから相対的に低速である。
【００２６】
ところで、従来においては、情報処理装置に搭載されるＳｏＣ１０とＮＶＲＡＭ６とは、パラレルインターフェースで接続されるのが一般的であった。従って、ＳｏＣ１０に内蔵されているＣＰＵ１１からは、アドレスを指定したデータのただ１回の書込命令で不揮発性メモリにデータの書き込みができていた。
【００２７】
近年では、ＳｏＣ１０のインターフェースとしてパラレルインターフェースを採用する場合が減少し、相対的に低速とはなるもののデバイスの接続端子数削減のためＳＰＩ等のシリアルインターフェースを採用するのが主流となってきている。シリアルインターフェースは、ＣＰＵ１１からは、シリアルインターフェースのコントローラ（本実施の形態におけるＳＰＩコントローラ１３）に対する複数回のＲｅａｄ／Ｗｒｉｔｅ命令による不揮発性メモリへのデータの書き込みが必要になる。
【００２８】
従って、情報のＮＶＲＡＭ６への保存は、パラレルインターフェースの場合は一命令で実現できたが、シリアルインターフェースの場合は、複数の命令を組み合わせる必要があるため情報の書込制御が複雑にならざるを得なかった。特に、通常の状態から低電力の状態への遷移中、あるいは低電力の状態から通常の状態への遷移中には、障害が発生した場合の解析用として画像形成装置に搭載されているデバイスに関するログをＮＶＲＡＭ６に書込保存する必要があるが、その書込制御が複雑になってしまう。
【００２９】
このため、本実施の形態においては、パラレルバスである内部バス１４を介してＣＰＵ１１と接続されているＳＲＡＭ１２を有効利用することで情報のＮＶＲＡＭ６への書き込みを簡単に行えるようにした。ただ、ＳＲＡＭ１２は、電力の供給が停止されると、記録しているログを失ってしまう。そこで、本実施の形態においては、ＣＰＵ１１及びＳＲＡＭ１２を内蔵するＳｏＣ１０への電力の供給の停止が検知されると、ＳｏＣ１０への電力の供給が停止される直前に猶予を持たせることによって電力の供給の停止を遅延させる構成を持たせたことを特徴としている。具体的には、キャパシタ９に蓄積されている電力を有効利用して、ＳＲＡＭ１２に記録されている情報をＮＶＲＡＭ６に転送して書込保存できるようにした。
【００３０】
次に、本実施の形態におけるＳｏＣ１０の動作について説明する。
【００３１】
ＳｏＣ１０は、通常の状態としてユーザ操作を待機しているスタンバイモードで動作している。ユーザによる操作指示があると、そのユーザ操作指示に応じてコピーやスキャンなどの処理を実行する。そして、処理が終了すると指示の待機状態に戻る。なお、ＣＰＵ１１は、スタンバイモードにおいてプログラムを実行することで取り扱うデータを、ＮＶＲＡＭ６に書き込むことで記録する。また、スタンバイモードで動作している間に、キャパシタ９には、少なくともＳＲＡＭ１２からＮＶＲＡＭ６へのデータ転送に必要な電力が蓄積される。
【００３２】
スタンバイモードでの動作中に所定時間何も操作されなった場合、ＳｏＣ１０は、省電力モード（低電力の状態）に移行する。省電力モードでは、ＳｏＣ１０等への電力の供給を停止して電力消費を軽減するが、ＳｏＣ１０には電力が供給されなくなるので、ＣＰＵ１１は動作を停止し、ＳＲＡＭ１２はデータを保持できなくなる。つまり、ＳＲＡＭ１２に保持されているデータは消失する。また、通常時（スタンバイモードでの動作中）では、Ｌｉｎｕｘに搭載される機能を使用できるが、省電力モードに移行するタイミングでは、使用できる機能に制約があるので、情報を記録するための制御（排他制御）が複雑になる。この省電力モードへの移行時（遷移中）に実行される処理について図３に示すフローチャートを用いて説明する。
【００３３】
省電力モードへの移行時に実行される処理では、どの段階まで移行処理が済んだのかを把握しやすいように、１つの移行処理が終了する度に履歴（ログ）を記録する。そのために、ＣＰＵ１１は、省電力モードへ移行するための所定のプログラムの実行を開始すると、ログの記録先をＮＶＲＡＭ６からＳＲＡＭ１２に切り替える（ステップ１０１）。そして、以上の処理が終了すると、その処理内容が記述されたログをＳＲＡＭ１２に書き込む（ステップ１０２）。
【００３４】
その後、デバイス毎に当該デバイスの現在の状態等を収集し、その収集した情報をログとしてＳＲＡＭ１２に書き込む。すなわち、ＣＰＵ１１は、一のデバイスに関する情報を取得し、当該デバイスへの電力供給を停止する処理を含む移行処理を実施すると（ステップ１０３−１〜ｎ）、その実施した移行処理に関するログをＳＲＡＭ１２に書き込む（ステップ１０４−１〜ｎ）。ログとして記録される情報には、当該デバイスの電源オフの正常完了の旨や次に移行処理が実行されるデバイスを特定する情報等が含まれる。
【００３５】
全てのデバイスに対し、上記移行処理とログの書き込みが終了すると、ＣＰＵ１１は、ＳＲＡＭ１２に書き込まれたログを一括して、ＳＰＩバス２１を介してＮＶＲＡＭ６に転送することで書込保存する（ステップ１０５）。パラレルインターフェースと異なり、ＳＰＩバス２１を介するデータ転送の場合は、複数回のＲｅａｄ／Ｗｒｉｔｅ命令が必要になるかもしれない。ただ、本実施の形態では、全てのデバイスを電源オフの状態にしており、マルチコアの場合、他のＣＰＵも停止している状態である。したがって、排他制御を考慮する必要がないのでＮＶＲＡＭ６への書込制御を単純化できる。
【００３６】
続いて、省電力モードからスタンバイモードに復帰する際に実行される復帰処理について図４に示すフローチャートを用いて説明する。
【００３７】
復帰処理では、基本的には省電力モードへの移行時処理とは逆の順序で処理を行うことで復帰させればよい。すなわち、ＣＰＵ１１は、スタンバイモードへ復帰するための所定のプログラムの実行を開始すると、復帰処理の実行が開始された旨のログをＳＲＡＭ１２に書き込む（ステップ１１１）。
【００３８】
その後、ＣＰＵ１１は、デバイス毎に当該デバイスの電源をオンにしていくことで電力の供給を開始させるなどの復帰処理を実施すると（ステップ１１２−１〜ｎ）、その実施した復帰処理に関するログをＳＲＡＭ１２に書き込む（ステップ１１３−１〜ｎ）。
【００３９】
全てのデバイスに対して上記復帰処理とログの書き込みが終了し、ＮＶＲＡＭ６に電力が供給されることでログが記録できる状態になると、ＣＰＵ１１は、ＳＲＡＭ１２に書き込まれたログを一括して、ＳＰＩバス２１を介してＮＶＲＡＭ６に転送することで書込保存する（ステップ１１４）。そして、ＣＰＵ１１は、ログの記録先をＳＲＡＭ１２からＮＶＲＡＭ６に切り替える（ステップ１１５）。
【００４０】
以上が省電力モードへの移行及び省電力モードからの復帰が正常に終了した場合であるが、ここで、省電力モードへの遷移中に不具合が発生した場合における処理について図５及び図６に示すフローチャートを用いて説明する。なお、図３と同じ処理には同じ符号を付け、説明を適宜省略する。
【００４１】
まず、ログの記録先をＳＲＡＭ１２に切り替え（ステップ１０１）、その内容のログをＳＲＡＭ１２に書込保存する（ステップ１０２）。そして、各デバイスに対する省電力モードの移行処理及びログの書き込みを順番に行う（ステップ１０３−１〜，１０４−１〜）。その処理の過程において移行処理ｘ（１≦ｘ≦ｎ）の実行時に何らかの不具合が発生したことでＣＰＵ１１がハング（フリーズ）したとする（ステップ１０３−ｘ）。
【００４２】
ＣＰＵ１１がハングすると、このハングの状態を解消するために、ユーザは、電源スイッチ２をオフし、そしてオンすることで画像形成装置を再起動させ、画像形成装置の状態を回復させると考えられる。なお、従来であれば、このユーザによる電源スイッチ２のオフ操作により、ＳＲＡＭ１２への電力の供給が停止することになる。つまり、ＳＲＡＭ１２に保持されている情報は、ＮＶＲＡＭ６に退避する間もなく失われてしまうことになる。
【００４３】
このユーザによる電源スイッチ２のオフ操作により（ステップ１０６）、電源１は基板３への電力の供給を停止する。これに伴い、基板３では、電源４がＳｏＣ１０への電力の供給を停止する。その一方で、キャパシタ９は、電源４からの電力の供給が停止することによって放電を開始する。これにより、キャパシタ９が電源４の代わりに電力をＳｏＣ１０に供給することになる。
【００４４】
ところで、電源１がオフされると、フリーズ状態のＣＰＵ１１はリセットされる。リセット後、ＣＰＵ１１は、電源１がオフされたことを検知可能である。従って、電源１がオフされたことを検知すると（ステップ１２１でＹ）、ＣＰＵ１１は、ＳＲＡＭ１２に書き込まれたログを一括して、ＳＰＩバス２１を介してＮＶＲＡＭ６に転送することで書込保存する（ステップ１０５）。なお、ＣＰＵ１１は、ログのＮＶＲＡＭ６へ書き込みに続けて所定のエラー処理等を実行するが、本実施の形態の要旨ではないので説明を省略する。その後、ＳｏＣ１０は、キャパシタ９から十分な電力の供給が受けられなくなると停止する。一方、ＣＰＵ１１がリセットされたのが電源スイッチ２のオフ操作によるものでない場合（ステップ１２１でＮ）、ＣＰＵ１１は、通常の起動処理を実行する（ステップ１２２）。
【００４５】
ここでは、図３に示した最後の移行処理（ステップ１０３−ｎ）に対応するログの書き込み処理（ステップ１０４−ｎ）まで実行できておらず、移行処理ｘ−１までのログがＮＶＲＡＭ６に書き込まれることになる。これにより、ＮＶＲＡＭ６に書き込まれたログを解析することで、移行処理ｘの実行時に不具合が発生したことが特定でき、ログの内容を解析することによって不具合発生の原因を特定できる場合もある。
【００４６】
本実施の形態によれば、以上説明したようにＳｏＣ１０に内蔵されているＳＲＡＭ１２を有効利用することによってＮＶＲＡＭ６へのログの書込制御を単純化できる。また、キャパシタ９に蓄積されている電力を有効利用することによって、電源スイッチ２のオフ操作に伴いＳｏＣ１０への電力の供給を即座に停止させるのではなく、電力の供給が停止される直前に猶予を持たせることができるようにした。これにより、ＮＶＲＡＭ６にログを確実に残すことが可能となる。
【００４７】
なお、本実施の形態では、蓄電手段としてのキャパシタ９を基板３上に設けたが、基板３以外に設けたり、既存の蓄電手段を利用したりしてもよい。
【００４８】
実施の形態２．
図７は、本実施の形態における情報処理装置の構成の要部を示すブロック構成図である。なお、図１と同じ構成要素には、同じ符号を付け説明を省略する。本実施の形態における情報処理装置は、商用電源と電源１との間に設けられたリレー回路２２を有している、また、電源１には、実施の形態１と同様にＡＣ−ＤＣコンバータ２３に加えて、切替部２４が設けられている。切替部２４は、電源スイッチ２のオンオフ操作に応じてリレー回路２２のオンオフの切替制御を行う。本実施の形態では、実施の形態１におけるキャパシタ９に代えてリレー回路２２及び切替部２４を遅延手段として設けている。なお、ＳｏＣ１０の構成は、実施の形態１と同じ構成でよい。
【００４９】
上記実施の形態１では、ユーザによる電源スイッチ２のオフ操作をトリガとし、キャパシタ９から電力の供給を受けてログのＮＶＲＡＭ６へのデータの書き込みを行うようにした。本実施の形態においてもユーザによる電源スイッチ２のオフ操作をトリガとする点で同様であるが、本実施の形態では、電源スイッチ２のオフ操作に応じて電源１からの電力の供給を即座に停止させるのではなく電源スイッチ２のオフ操作後所定時間遅延させた後に、電源１が電力の供給を停止するようにした。換言すると、電源スイッチ２のオフ操作から電源１が実際に電力の供給を停止するまでに猶予を持たせるようにした。ここで、「所定時間」というのは、ログのＮＶＲＡＭ６への転送処理を完了させるのに必要な時間以上の時間長のことをいう。
【００５０】
以下、本実施の形態における動作について説明するが、基本的には実施の形態１と同じでよい。図３及び図４を用いて説明した省電力モード移行時処理及び省電力モードからの復帰処理は同じでよいので説明を省略する。また、図５及び図６を用いて説明した省電力モード移行時処理の途中でＣＰＵがハングした場合における処理フローも同じでよい。ただ、電源スイッチ２がオフ操作されたときの動作が異なる。なお、電源スイッチ２がオンのとき、切替部２４は、リレー回路２２が閉じた状態になるよう制御する。つまり、商用電源からの電力は、電源１に供給される状態にある。
【００５１】
ここで、ユーザにより電源スイッチ２がオフ操作されたことを検知すると（ステップ１０６）、切替部２４は、ＣＰＵ１１をリセットする。リセットされたＣＰＵ１１は、ユーザによるオフ操作を検知すると、ＳＲＡＭ１２に書き込まれたログを一括して、ＳＰＩバス２１を介してＮＶＲＡＭ６に転送することで書込保存する（ステップ１０５）。
【００５２】
切替部２４は、ユーザによるオフ操作後所定時間が経過すると、タイムアップによりリレー回路２２を開制御する。これにより、基板３への電力の供給は停止される。なお、リレー回路２２が開制御される前に、ＮＶＲＡＭ６へのログの転送は完了している。その後、ユーザにより電源スイッチ２がオン操作されると、切替部２４は、リレー回路２２を閉制御する。これにより、基板３への電力の供給が開始されＯＳが起動される。
【００５３】
以上説明したように、本実施の形態によれば、ユーザにより電源オフ操作されても、電源１から基板３に電力を所定時間供給させ、そして供給されている間にＳＲＡＭ１２に記録されているログをＮＶＲＡＭ６に転送できるようにした。これにより、ＮＶＲＡＭ６にログを確実に残すことが可能となる。
【００５４】
各実施の形態において、ＳｏＣ１０への電力の供給の停止を遅延させる構成を示したが、これらの両方の構成を情報処理装置に持たせるようにしてもよい。
【００５５】
なお、本実施の形態においては、ＮＶＲＡＭ６に書き込む情報としてログを例にしたが、ログに限定する必要はない。
【００５６】
また、本実施の形態においては、画像形成装置に内蔵されているコンピュータを例にして説明したが、これに限らず、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）をはじめ、様々な装置に内蔵されるコンピュータに適用することは可能である。
【符号の説明】
【００５７】
１，４  電源、２  電源スイッチ、３  基板、５  システムメモリ、６  ＮＶＲＡＭ、７  ＲＯＭ、８  各種インターフェース（Ｉ／Ｆ）、１０  ＳｏＣ、１１  ＣＰＵ、１２  ＳＲＡＭ、１３  ＳＰＩコントローラ、１４  内部バス、２１  ＳＰＩバス、２２  リレー回路、２３  ＡＣ−ＤＣコンバータ、２４  切替部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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