(57)【要約】【課題】設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑える。【解決手段】入力段回路１は第１及び第２の駆動信号を生成する。仮想フィードバック回路２は、トランジスタＰ１のオン時に入力段回路１が生成する第２の駆動信号を仮想的に表す信号を、トランジスタＰ１のオフ時に第３の駆動信号として生成する。バッファ回路３は、第１の駆動信号を増幅して第４の駆動信号を生成してトランジスタＰ１のゲートに印加する。バッファ回路４は、第２又は第３の駆動信号を増幅して調整可能な信号レベルを有する第５の駆動信号を生成してトランジスタＮ１のゲートに印加する。制御回路６は、トランジスタＰ１をオフし、増幅回路１００の出力端子を電流源に接続し、第３の駆動信号をバッファ回路４に入力したとき、トランジスタＮ１に流れる電流がしきい値に到達するまで、第５の駆動信号の信号レベルを次第に増大させる。【選択図】図１
2018042080.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力信号を生成する増幅回路において、
電源端子及び接地端子の間に直列接続された第１及び第２のスイッチング素子を含み、前記第１及び第２のスイッチング素子の間における前記増幅回路の出力端子において前記出力信号を生成する出力段回路と、
前記入力信号と前記出力信号の帰還信号とに基づいて第１及び第２の駆動信号を生成する差動増幅回路を含む入力段回路と、
前記第１のスイッチング素子がオンしているときに前記入力段回路が前記出力信号の帰還信号に基づいて生成する前記第２の駆動信号を仮想的に表す信号を、前記第１のスイッチング素子がオフしているときに前記入力段回路に代わって第３の駆動信号として生成する仮想フィードバック回路と、
前記第１の駆動信号を増幅して第４の駆動信号を生成し、前記第４の駆動信号を前記第１のスイッチング素子の制御端子に印加する第１のバッファ回路と、
前記第２及び第３の駆動信号のうちの一方を増幅して調整可能な信号レベルを有する第５の駆動信号を生成し、前記第５の駆動信号を前記第２のスイッチング素子の制御端子に印加する第２のバッファ回路と、
前記第２のスイッチング素子に流れる電流の大きさを検出する電流検出回路と、
前記第２のスイッチング素子に流れる電流の大きさに基づいて前記第５の駆動信号の信号レベルを調整するように前記第２のバッファ回路を制御する制御回路とを備え、
前記制御回路は、前記第１のスイッチング素子をオフし、前記増幅回路の出力端子を電流源に接続し、かつ、前記第３の駆動信号を前記第２のバッファ回路に入力したとき、前記第２のスイッチング素子に流れる電流が予め決められた電流しきい値に到達するまで、前記第５の駆動信号の信号レベルを次第に増大させるように前記第２のバッファ回路を制御する増幅回路。
【請求項２】
前記入力段回路は、前記第１の駆動信号の出力端子と前記第２の駆動信号の出力端子との間に接続されたＮＭＯＳ電界効果トランジスタを備え、前記ＮＭＯＳ電界効果トランジスタのゲートには、接地電圧を基準として予め決められた電圧が印加される請求項１記載の増幅回路。
【請求項３】
前記増幅回路は、前記出力信号の電圧の大きさを検出する電圧検出回路をさらに備え、
前記入力段回路は、
前記第１の駆動信号の出力端子と前記第２の駆動信号の出力端子との間に接続されたＰＭＯＳ電界効果トランジスタと、
前記ＰＭＯＳ電界効果トランジスタのゲートに対して前記接地電圧を基準として調整可能な電圧を印加する電圧源とをさらに備え、
前記制御回路は、前記第２のスイッチング素子をオフし、前記増幅回路の出力端子をプルダウンし、前記ＮＭＯＳ電界効果トランジスタをオフし、かつ、前記第２の駆動信号を前記第２のバッファ回路に入力したとき、前記出力信号の電圧が予め決められた電圧しきい値に到達するまで、前記ＰＭＯＳ電界効果トランジスタのゲートに印加する電圧を次第に増大させるように前記入力段回路を制御する請求項２記載の増幅回路。
【請求項４】
前記ＰＭＯＳ電界効果トランジスタのゲートのための電圧源は負の温度特性を有する請求項３記載の増幅回路。
【請求項５】
前記第２のバッファ回路は、可変なトランスコンダクタンスを有する電界効果トランジスタと、可変な抵抗値を有する抵抗とを含むソースフォロワ回路を備え、前記トランスコンダクタンス及び前記抵抗値を調整することにより前記第５の駆動信号の信号レベルを調整する請求項１〜４のうちの１つに記載の増幅回路。
【請求項６】
前記第２のバッファ回路は、可変なトランスコンダクタンスを有する電界効果トランジスタと、定電流源とを含むソースフォロワ回路を備え、前記トランスコンダクタンスを調整することにより前記第５の駆動信号の信号レベルを調整する請求項１〜４のうちの１つに記載の増幅回路。
【請求項７】
前記増幅回路は、前記増幅回路の出力端子と前記第２のスイッチング素子との間に接続された電流検出抵抗をさらに備え、
前記電流検出回路は、前記電流検出抵抗の両端の電位差に基づいて、前記第２のスイッチング素子に流れる電流の大きさを検出する請求項１〜６のうちの１つに記載の増幅回路。
【請求項８】
前記制御回路は、前記増幅回路の外部から入力された制御信号に応じて、前記第５の駆動信号の信号レベルを調整するように前記第２のバッファ回路を制御する請求項１〜７のうちの１つに記載の増幅回路。
【請求項９】
前記制御信号は前記増幅回路のパワーオンリセット信号である請求項８記載の増幅回路。
【請求項１０】
請求項１〜９のうちの１つに記載の増幅回路と、
前記増幅回路によって増幅された駆動信号によって駆動される容量性負荷とを備える駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に関する。本発明はまた、増幅回路と、この増幅回路によって増幅された駆動信号によって駆動される容量性負荷とを備える駆動装置に関する。
【背景技術】
【０００２】
直列接続された２つのトランジスタ（電界効果トランジスタ）を含むプッシュプル回路の出力段を備えた増幅回路では、入力信号が変化したとき、出力信号にクロスオーバー歪みが生じることがある。このようなクロスオーバー歪みを低減させるために、出力段のトランジスタにある程度の貫通電流を流しておくことが既に知られている。
【０００３】
クロスオーバー歪みを低減するために貫通電流を増大させると、貫通電流による熱損失が増大する。逆に、熱損失を低減するために貫通電流を減少させると、クロスオーバー歪みが増大する。
【０００４】
特許文献１は、大きな貫通電流を発生させることなく、クロスオーバー歪みを低減することを目的とする電力増幅回路を開示している。この電力増幅回路は、第１のプリドライバ、第２のプリドライバ、第１のプッシュプル出力回路、及び第２のプッシュプル出力回路を備える。第１のプリドライバは、入力電圧を増幅し、第１の駆動電圧とこの第１の駆動電圧よりも低い第２の駆動電圧とを出力する。第２のプリドライバは、入力電圧を増幅し、第３の駆動電圧とこの第３の駆動電圧よりも高い第４の駆動電圧とを出力する。第１のプッシュプル出力回路は、第１の駆動電圧と第３の駆動電圧とをそれぞれゲートに入力する第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタとを含んで構成される。第２のプッシュプル出力回路は、第２の駆動電圧と第４の駆動電圧とをそれぞれゲートに入力する第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタとを含んで構成される。第１のプッシュプル出力回路の出力端子と第２のプッシュプル出力回路の出力端子とは共通接続され、この共通出力端子から出力を取り出す。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
貫通電流は、出力段のトランジスタ及び増幅回路の他のトランジスタのパラメータ値（チャネル長、チャネル幅、しきい値電圧など）に依存する。
【０００６】
従来の増幅回路の各トランジスタが同じパラメータ値を有する場合、トランジスタの製造ばらつきがあっても、ある程度の貫通電流が流れるように増幅回路を構成することにより、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【０００７】
一方、従来の増幅回路の各トランジスタが互いに異なるパラメータ値を有する場合、クロスオーバー歪み及び熱損失の一方が許容可能な範囲を超えて増大する可能性がある。例えば、出力段のトランジスタのしきい値が他のトランジスタのしきい値よりも低い場合、貫通電流が増大し、大きな熱損失が発生する可能性がある。逆に、出力段のトランジスタのしきい値が他のトランジスタのしきい値よりも高い場合、貫通電流が減少し、最悪の場合には貫通電流がほとんど流れなくなり、大きなクロスオーバー歪みが発生する可能性がある。
【０００８】
従って、出力段のトランジスタのパラメータ値に増幅回路の他のトランジスタのパラメータ値を一致させるという制約により設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる増幅回路が求められる。
【０００９】
本発明の目的は、設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる増幅回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る増幅回路によれば、
入力信号を増幅して出力信号を生成する増幅回路において、
電源端子及び接地端子の間に直列接続された第１及び第２のスイッチング素子を含み、前記第１及び第２のスイッチング素子の間における前記増幅回路の出力端子において前記出力信号を生成する出力段回路と、
前記入力信号と前記出力信号の帰還信号とに基づいて第１及び第２の駆動信号を生成する差動増幅回路を含む入力段回路と、
前記第１のスイッチング素子がオンしているときに前記入力段回路が前記出力信号の帰還信号に基づいて生成する前記第２の駆動信号を仮想的に表す信号を、前記第１のスイッチング素子がオフしているときに前記入力段回路に代わって第３の駆動信号として生成する仮想フィードバック回路と、
前記第１の駆動信号を増幅して第４の駆動信号を生成し、前記第４の駆動信号を前記第１のスイッチング素子の制御端子に印加する第１のバッファ回路と、
前記第２及び第３の駆動信号のうちの一方を増幅して調整可能な信号レベルを有する第５の駆動信号を生成し、前記第５の駆動信号を前記第２のスイッチング素子の制御端子に印加する第２のバッファ回路と、
前記第２のスイッチング素子に流れる電流の大きさを検出する電流検出回路と、
前記第２のスイッチング素子に流れる電流の大きさに基づいて前記第５の駆動信号の信号レベルを調整するように前記第２のバッファ回路を制御する制御回路とを備え、
前記制御回路は、前記第１のスイッチング素子をオフし、前記増幅回路の出力端子を電流源に接続し、かつ、前記第３の駆動信号を前記第２のバッファ回路に入力したとき、前記第２のスイッチング素子に流れる電流が予め決められた電流しきい値に到達するまで、前記第５の駆動信号の信号レベルを次第に増大させるように前記第２のバッファ回路を制御する。
【発明の効果】
【００１１】
本発明の一態様に係る増幅回路によれば、設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る増幅回路１００の構成を示す回路図である。
【図２】図１の入力段回路１の構成を示す回路図である。
【図３】図１の仮想フィードバック回路２の構成を示す回路図である。
【図４】図１の電流検出回路５の構成を示す回路図である。
【図５】図１のトランジスタＮ２１及び抵抗Ｒ２３の構成を示す回路図である。
【図６】図１の制御回路６によって実行される貫通電流設定処理を示すフローチャートである。
【図７】実施形態２に係る増幅回路１００Ａの構成を示す回路図である。
【図８】図７の入力段回路１Ａの構成を示す回路図である。
【図９】図７の電圧検出回路８の構成を示す回路図である。
【図１０】図７の制御回路６Ａによって実行される貫通電流設定処理を示すフローチャートである。
【図１１】実施形態３に係る増幅回路のバッファ回路４Ｂの構成を示す回路図である。
【図１２】実施形態４に係る信号処理装置の構成を示すブロック図である。
【図１３】実施形態５に係る駆動装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下の図面を参照して、本発明の実施形態に係る増幅回路の特徴について説明する。各実施形態において、同じ符号は同様の構成要素を示す。
【００１４】
実施形態１．
図１は、実施形態１に係る増幅回路１００の構成を示す回路図である。増幅回路１００は、入力信号Ｖｉｎを増幅して出力信号Ｖｏｕｔを生成する。増幅回路１００は、入力段回路１、仮想フィードバック回路２、バッファ回路３、バッファ回路４、トランジスタＮ１、トランジスタＰ１、電流検出回路５、制御回路６、及びレジスタ回路７を備える。増幅回路１００は、キャパシタＣ１，Ｃ２、抵抗Ｒ１〜Ｒ６、スイッチＳＷ１，ＳＷ２，ＳＷ１０をさらに備える。
【００１５】
トランジスタＰ１はＰＭＯＳ電界効果トランジスタであり、トランジスタＮ１はＮＭＯＳ電界効果トランジスタである。トランジスタＰ１，Ｎ１は、電源電圧Ｖｄｄを有する電源端子及び接地電圧ＧＮＤを有する接地端子の間に直列接続され、トランジスタＰ１，Ｎ１の間における増幅回路１００の出力端子において出力信号Ｖｏｕｔを生成する出力段回路を構成する。図１の例では、トランジスタＰ１はハイサイドに設けられ、トランジスタＮ１はローサイドに設けられる。本明細書において、トランジスタＰ１を「第１のスイッチング素子」ともいい、トランジスタＮ１を「第２のスイッチング素子」ともいう。
【００１６】
入力段回路１は、入力信号Ｖｉｎと出力信号Ｖｏｕｔの帰還信号Ｖｆｂとに基づいて第１の駆動信号Ｖｐｇ及び第２の駆動信号Ｖｎｇを生成する差動増幅回路を含む。帰還信号Ｖｆｂは、増幅回路１００の出力端子と接地端子との間に接続された分圧抵抗である抵抗Ｒ５，Ｒ６によって生成される。
【００１７】
仮想フィードバック回路２は、トランジスタＰ１のオン時に入力段回路１が帰還信号Ｖｆｂに基づいて生成する第２の駆動信号Ｖｎｇを仮想的に表す信号を、トランジスタＰ１のオフ時に入力段回路１に代わって第３の駆動信号Ｖｎｇａとして生成する。
【００１８】
第１の駆動信号Ｖｐｇはバッファ回路３に入力される。第２の駆動信号ＶｎｇはスイッチＳＷ１を介してバッファ回路４に入力され、第３の駆動信号ＶｎｇａはスイッチＳＷ２を介してバッファ回路４に入力される。スイッチＳＷ１，ＳＷ２は制御回路６の制御下で動作し、スイッチＳＷ１，ＳＷ２により、第２の駆動信号Ｖｎｇ及び第３の駆動信号Ｖｎｇａのうちの一方のみがバッファ回路４に入力される。
【００１９】
バッファ回路３は、第１の駆動信号Ｖｐｇを増幅して第４の駆動信号Ｖｐｇａｔｅを生成し、第４の駆動信号ＶｐｇａｔｅをトランジスタＰ１のゲート（制御端子）に印加する。本明細書において、バッファ回路３を「第１のバッファ回路」ともいう。バッファ回路３は、定電流源１１、トランジスタＮ１１、トランジスタＰ１１、トランジスタＰ１、抵抗Ｒ１１、Ｒ１２、及びスイッチＳＷ１０を備える。トランジスタＮ１１はＮＭＯＳ電界効果トランジスタであり、トランジスタＮ１１及び抵抗Ｒ１１はソースフォロワ回路を構成する。トランジスタＰ１１はＰＭＯＳ電界効果トランジスタであり、トランジスタＰ１１及び抵抗Ｒ１２はソースフォロワ回路を構成する。トランジスタＴＲ１１はバイポーラトランジスタであり、トランジスタＴＲ１１及び定電流源１１はエミッタフォロワ回路を構成する。スイッチＳＷ１０は制御回路６の制御下で動作し、スイッチＳＷ１０がオンであるとき、トランジスタＰ１をオフするように第４の駆動信号Ｖｐｇａｔｅは設定される。
【００２０】
バッファ回路４は、第２の駆動信号Ｖｎｇ及び第３の駆動信号Ｖｎｇａのうちの一方を増幅して調整可能な信号レベルを有する第５の駆動信号Ｖｎｇａｔｅを生成し、第５の駆動信号ＶｎｇａｔｅをトランジスタＮ１のゲート（制御端子）に印加する。本明細書において、バッファ回路４を「第２のバッファ回路」ともいう。バッファ回路４は、定電流源２１、トランジスタＰ２１、Ｐ２２、トランジスタＮ２１、トランジスタＴＲ２１、及び抵抗Ｒ２１〜Ｒ２３を備える。トランジスタＰ２１はＰＭＯＳ電界効果トランジスタであり、トランジスタＰ２１及び抵抗Ｒ２１はソースフォロワ回路を構成する。トランジスタＰ２２はＰＭＯＳ電界効果トランジスタであり、トランジスタＰ２２及び抵抗Ｒ２２はソースフォロワ回路を構成する。トランジスタＮ２１は可変なトランスコンダクタンスを有するＮＭＯＳ電界効果トランジスタであり、抵抗Ｒ２３は可変な抵抗値を有し、トランジスタＮ２１及び抵抗Ｒ２３はソースフォロワ回路を構成する。トランジスタＮ２１のトランスコンダクタンス及び抵抗Ｒ２３の抵抗値は制御回路６の制御下で調整され、トランスコンダクタンス及び抵抗値を調整することにより第５の駆動信号Ｖｎｇａｔｅの信号レベルが調整される。トランジスタＴＲ２１はバイポーラトランジスタであり、トランジスタＴＲ２１及び定電流源２１はエミッタフォロワ回路を構成する。
【００２１】
電流検出回路５は、増幅回路１００の出力端子とトランジスタＮ１との間に接続された電流検出抵抗である抵抗Ｒ３の両端の電位差に基づいて、トランジスタＮ１に流れる電流の大きさを検出する。
【００２２】
制御回路６は、トランジスタＮ１に流れる電流の大きさに基づいて第５の駆動信号Ｖｎｇａｔｅの信号レベルを調整するようにバッファ回路４を制御する。制御回路６は、第５の駆動信号Ｖｎｇａｔｅの信号レベルを調整するようにバッファ回路４を制御するための設定値をレジスタ回路７に設定する。
【００２３】
抵抗Ｒ４及びスイッチＳＷ８は、増幅回路１００の出力端子と電源端子との間に接続される。スイッチＳＷ８は制御回路６の制御下で動作し、スイッチＳＷ８がオンであるとき、電源端子は抵抗Ｒ４を介して抵抗Ｒ３及びトランジスタＮ１に電流を供給する電流源になる。
【００２４】
さらに、バッファ回路３の入力端子は、キャパシタＣ１及び抵抗Ｒ１を介して増幅回路１００の出力端子に接続される。同様に、バッファ回路４の入力端子は、キャパシタＣ１，Ｃ２及び抵抗Ｒ２を介して増幅回路１００の出力端子に接続される。
【００２５】
図２は、図１の入力段回路１の構成を示す回路図である。入力段回路１は、定電流源３１、３２、トランジスタＮ３１〜Ｎ３７、及びトランジスタＰ３１〜Ｐ３６を備える。トランジスタＮ３１〜Ｎ３７はＮＭＯＳ電界効果トランジスタであり、トランジスタＰ３１〜Ｐ３６はＰＭＯＳ電界効果トランジスタである。トランジスタＰ３２，Ｐ３５には互いに等しい電流ＩＡＤ１が流れる。定電流源３２から電流ＩＤＣ１が供給される。トランジスタＰ３４，Ｎ３４の間のノードにおいて第２の駆動信号Ｖｎｇが生成され、トランジスタＰ３３，Ｎ３３の間のノードにおいて信号Ｖｎｇ２が生成される。トランジスタＮ３５は、第１の駆動信号Ｖｐｇの出力端子と第２の駆動信号Ｖｎｇの出力端子との間に接続される。例えば、トランジスタＮ３５のドレインが第１の駆動信号Ｖｐｇの出力端子に接続され、トランジスタＮ３５のソースが第２の駆動信号Ｖｎｇの出力端子に接続される。トランジスタＮ３５のゲートには、接地電圧ＧＮＤを基準として予め決められた電圧が印加され、第２の駆動信号Ｖｎｇの電圧が予め決められたしきい値未満のときはトランジスタＮ３５はオンされる。
【００２６】
図３は、図１の仮想フィードバック回路２の構成を示す回路図である。定電流源４１、４２、トランジスタＮ４１〜Ｎ４３、トランジスタＰ４１〜Ｐ４３、及び抵抗Ｒ４１、Ｒ４２を備える。トランジスタＮ４１〜Ｎ４３はＮＭＯＳ電界効果トランジスタであり、トランジスタＰ４１〜Ｐ４３はＰＭＯＳ電界効果トランジスタである。トランジスタＰ４２には電流ＩＡＤ１が流れる。定電流源４２から電流ＩＤＣ２が供給される。トランジスタＰ４３，Ｎ４３の間のノードにおいて駆動信号Ｖｎｇａが生成される。
【００２７】
入力段回路１が図２の構成を有する場合、仮想フィードバック回路２は例えば図３の構成を有する。このとき、仮想フィードバック回路２の電流ＩＤＣ２は入力段回路１の電流ＩＤＣ１の１／２に設定され、仮想フィードバック回路２の電流ＩＡＤ１は入力段回路１の電流ＩＡＤ２に等しく設定される。また、入力段回路１のトランジスタＮ３３の利得係数β１及び仮想フィードバック回路２のトランジスタＮ４３の利得係数β２（すなわち、それらのチャネル幅Ｗ及びチャネル長Ｌ）は、以下のように設定される。
【００２８】
出力段回路のトランジスタＮ１のしきい値電圧が入力段回路１の各トランジスタのしきい値電圧とほぼ同じである場合、増幅回路１００が実際に閉ループで動作しているとき、信号Ｖｎｇ２の電圧は駆動信号Ｖｎｇの電圧にほぼ等しくなる。この場合、β１＝β２を満たすように入力段回路１及び仮想フィードバック回路２を構成することにより、第３の駆動信号Ｖｎｇａの電圧を第２の駆動信号Ｖｎｇの電圧にほぼ一致させることができる。
【００２９】
出力段回路のトランジスタＮ１のしきい値電圧が入力段回路１の各トランジスタのしきい値電圧より高い場合、増幅回路１００が実際に閉ループで動作しているとき、信号Ｖｎｇ２の電圧は駆動信号Ｖｎｇの電圧よりも低くなる。この場合、第３の駆動信号Ｖｎｇａの電圧を第２の駆動信号Ｖｎｇの電圧にほぼ一致するようなトランジスタＮ４３の利得係数β２を設定することができる。例えばβ２＝β１／４を満たすように入力段回路１及び仮想フィードバック回路２を構成することにより、第３の駆動信号Ｖｎｇａの電圧を第２の駆動信号Ｖｎｇの電圧にほぼ一致させることができる。
【００３０】
このように入力段回路１及び仮想フィードバック回路２を構成することにより、増幅回路１００が実際に閉ループで動作しているときの貫通電流と、後述の貫通電流設定処理を実行する際にトランジスタＮ１に流れる電流との誤差を小さくすることができる。
【００３１】
ただし、出力段回路のトランジスタＮ１のしきい値電圧が入力段回路１のＮＭＯＳ電界効果トランジスタのしきい値電圧より小さい場合は、貫通電流を制御することができない。
【００３２】
仮想フィードバック回路２のトランジスタＰ４３のゲートに印加される電圧（すなわちＰチャネルの入力電圧）は、回路が動作できる電圧であればよい（例えば、電源電圧Ｖｄｄの１／２など）。
【００３３】
図４は、図１の電流検出回路５の構成を示す回路図である。オペアンプ５１、可変電圧源５２、比較器５３、トランジスタＰ５１、及び抵抗Ｒ５１，Ｒ５２を備える。オペアンプ５１は出力信号Ｖｏｕｔの電圧を電源として動作する。オペアンプ５１の非反転入力端子には、図１の抵抗Ｒ３とトランジスタＮ１のドレインとの間のノードにおける信号Ｖｎｄの電圧が印加される。トランジスタＰ５１はＰＭＯＳ電界効果トランジスタである。可変電圧源５２は、制御回路６の制御下で可変な基準電圧を比較器５３の反転入力端子に印加する。トランジスタＮ１に電流Ｉｔが流れているとき、トランジスタＰ５１のドレインにおける信号Ｖｎｄ２の電圧は、Ｒ５１／Ｒ５２×Ｒ３×Ｉｔで表される。例えば、Ｒ３＝６８ｍΩ、Ｒ５１＝５０ｋΩ、Ｒ５２＝５ＭΩ、Ｉｔ＝１００ｍＡとすると、信号Ｖｎｄ２の電圧は、５×１０６／（５０×１０３）×０．０６８×０．１＝０．６８Ｖになる。ここで、比較器５３の反転入力端子に０．６８Ｖの基準電圧を印加すると、トランジスタＮ１に１００ｍＡ以上の電流が流れたとき、比較器５３の出力信号がハイレベルになる。従って、比較器５３の出力信号をモニタリングすることで、トランジスタＮ１に流れる電流Ｉｔが所望値に達したか否かを判別することができる。
【００３４】
図５は、図１のトランジスタＮ２１及び抵抗Ｒ２３の構成を示す回路図である。トランジスタＮ２１は、トランジスタＮ２１ａ〜Ｎ２１ｃ及びスイッチＳＷ１１を備える。トランジスタＮ２１ａ〜Ｎ２１ｃは互いに異なるトランスコンダクタンスを有する。スイッチＳＷ１１は制御回路６の制御下で動作し、スイッチＳＷ１１によりトランジスタＮ２１ａ〜Ｎ２１ｃを切り換えることにより、トランジスタＮ２１は可変なトランスコンダクタンスを有する。抵抗Ｒ２３は、抵抗Ｒ２３ａ〜Ｒ２３ｃ及びスイッチＳＷ１２を備える。スイッチＳＷ１２は制御回路６の制御下で動作し、スイッチＳＷ１２により抵抗Ｒ２３ａ〜Ｒ２３ｃを切り換えることにより、抵抗Ｒ２３は可変な抵抗値を有する。
【００３５】
図６は、図１の制御回路６によって実行される貫通電流設定処理を示すフローチャートである。
【００３６】
制御回路６は、実際の入力信号Ｖｉｎを増幅する前に、図６の貫通電流設定処理を実行する。
【００３７】
増幅回路１００の電源がオンされた後、ステップＳ１において、制御回路６は、増幅回路１００の外部から入力されたパワーオンリセット信号（ＰＯＲ信号）又は他の外部制御信号を受信したとき、処理を開始する。これにより、増幅回路１００は、増幅回路１００を含む装置の電源がオンされたとき、貫通電流の大きさを自動的に設定してもよい。また、増幅回路１００は、増幅回路１００の動作中に出力段回路のトランジスタＰ１，Ｎ１のしきい値電圧が温度上昇に応じて変化した場合に対して、都度、貫通電流の大きさを設定してもよい。
【００３８】
ステップＳ２において、制御回路６は、レジスタ回路７に初期値を設定する。初期値では、トランジスタＮ２１のトランスコンダクタンスを最小化し、抵抗Ｒ２３の抵抗値を最小化する。
【００３９】
ステップＳ３において、制御回路６は、スイッチＳＷ１、ＳＷ２、ＳＷ８、及びＳＷ１０を以下の状態（第１の状態）に設定する。
【００４０】
ＳＷ１    オフ
ＳＷ２    オン
ＳＷ８    オン
ＳＷ１０  オン
【００４１】
制御回路６は、スイッチＳＷ１０をオンすることにより、トランジスタＰ１をオフする。トランジスタＰ１をオフすると増幅回路１００は閉ループではなくなるので、入力段回路１から出力される駆動信号Ｖｎｇは意味をなさなくなる。そのため、あたかも増幅回路１００が閉ループになっているときの駆動信号がバッファ回路４に入力されるように、制御回路６は、スイッチＳＷ１をオフし、かつ、スイッチＳＷ２をオンすることにより、仮想フィードバック回路２をバッファ回路４に接続する。仮想フィードバック回路２は、駆動信号Ｖｎｇａを生成してバッファ回路４に入力する。さらに、制御回路６は、スイッチＳＷ８をオンすることにより、電源端子から抵抗Ｒ４を介して抵抗Ｒ３及びトランジスタＮ１に電流を流す。
【００４２】
ステップＳ４において、制御回路６は、トランジスタＮ１に流れる電流が所望値に達したか否かを決定し、ＹＥＳのときはステップＳ６に進み、ＮＯのときはステップＳ５に進む。ステップＳ５において、制御回路６は、レジスタ回路７においてトランジスタＮ２１及び抵抗Ｒ２３の設定値を変更する。制御回路６は、トランジスタＮ１に流れる電流が予め決められた電流しきい値に到達するまで、駆動信号Ｖｎｇａｔｅの信号レベルを次第に増大させるようにバッファ回路４（すなわち、トランスコンダクタンス及び抵抗値）を制御する。バッファ回路４に入力される駆動信号Ｖｎｇａの電圧が一定であっても、抵抗Ｒ２３の抵抗値を次第に増大させると、トランジスタＮ１のゲート電圧が上昇していき、トランジスタＮ１に電流が流れ始める。抵抗Ｒ２３の抵抗値が最大になってもトランジスタＮ１に流れる電流が所望値に到達していない場合は、トランジスタＮ２１のトランスコンダクタンスを増大させ、抵抗Ｒ２３の抵抗値を再び最小値から次第に増大させる。
【００４３】
トランジスタＮ１に流れる電流が所望値に到達したとき、ステップＳ６において、制御回路６は、レジスタ回路７においてトランジスタＮ２１及び抵抗Ｒ２３の設定値を固定する。
【００４４】
ステップＳ７において、制御回路６は、スイッチＳＷ１、ＳＷ２、ＳＷ８、及びＳＷ１０を以下の状態（第２の状態）に設定する。
【００４５】
ＳＷ１    オン
ＳＷ２    オフ
ＳＷ８    オフ
ＳＷ１０  オフ
【００４６】
その後、増幅回路１００は実際の入力信号Ｖｉｎを増幅し、バッファ回路４は、貫通電流設定処理によって設定された信号レベルを有する駆動信号ＶｎｇａｔｅをトランジスタＮ１のゲートに印加する。これにより、増幅回路１００は、トランジスタＰ１，Ｎ１に流れる貫通電流を発生させ、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【００４７】
増幅回路１００は、増幅回路１００の電源がオンされた後、かつ、入力信号Ｖｉｎが供給される前に、トランジスタＮ１に流れる電流に基づいて、バッファ回路４から出力される駆動信号Ｖｎｇａｔｅの信号レベルを、適切な貫通電流が流れるように調整する。これにより、トランジスタＰ１，Ｎ１のしきい値電圧にばらつきがあっても、一定の貫通電流を発生させることができる。
【００４８】
図６のステップＳ２において、初期状態において、トランジスタＮ２１のトランスコンダクタンスを最小化し、抵抗Ｒ２３の抵抗値を最小化することにより、駆動信号Ｖｎｇａｔｅの信号レベルの初期値も最小化される。駆動信号Ｖｎｇａｔｅの信号レベルを次第に増大させることにより、大きな熱損失の発生を回避することができる。
【００４９】
増幅回路１００によれば、出力段回路のトランジスタＮ１のパラメータ値に入力段回路１等のトランジスタのパラメータ値を一致させるという制約により設計上の自由度が損なわれない。増幅回路１００によれば、設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【００５０】
バッファ回路４は、固定値のトランスコンダクタンスを有するトランジスタに代えて、図７に示すように、制御回路６の制御下で調整される可変なトランスコンダクタンスを有するトランジスタを備えてもよい。
【００５１】
バッファ回路４は、図１に示す構成に限定されず、出力する駆動信号Ｖｎｇａｔｅの信号レベルを調整することができるのであれば、他の任意の構成を有してもよい。
【００５２】
実施形態２．
実施形態１に係る増幅回路１００では、入力信号Ｖｉｎの電圧が急激に遷移する場合、特に、ハイレベル（Ｈ）からローレベル（Ｌ）に変動する場合、遷移中の出力信号Ｖｏｕｔの電圧の応答性が悪くなる。その理由は、出力信号Ｖｏｕｔの電圧が「Ｈ」から「Ｌ」に遷移する場合、トランジスタＰ１のゲート・ソース電圧が低下し、トランジスタＮ１のゲート・ソース電圧が増大する、すなわち、駆動信号Ｖｐｇ及び駆動信号Ｖｎｇの両方の電位が増大するからである。このとき、入力段回路１において駆動信号Ｖｐｇ及び駆動信号Ｖｎｇを分離しているトランジスタＮ３５のソース電位が上昇するので、トランジスタＮ３５に電流が流れなくなり、駆動信号Ｖｐｇの電圧はほぼ電源電圧Ｖｄｄに張り付く。そのため、出力信号Ｖｏｕｔの電圧が所定電圧より低くなる場合、駆動信号Ｖｐｇの電圧を低くする必要があるが、駆動信号Ｖｐｇの電圧が電源電圧Ｖｄｄに張り付いているので、所定電圧に低下するまで時間がかかる。つまり、駆動信号Ｖｐｇの電圧が入力信号Ｖｉｎに追従しなくなり、応答性が悪くなる。
【００５３】
実施形態２では、この問題を解消し、出力信号Ｖｏｕｔの応答性を改善した増幅回路を提供する。
【００５４】
図７は、実施形態２に係る増幅回路１００Ａの構成を示す回路図である。増幅回路１００Ａは、入力段回路１Ａ、仮想フィードバック回路２、バッファ回路３Ａ、バッファ回路４Ａ、トランジスタＮ１、トランジスタＰ１、電流検出回路５、制御回路６Ａ、レジスタ回路７Ａ、及び電圧検出回路８を備える。増幅回路１００は、キャパシタＣ１，Ｃ２、抵抗Ｒ１〜Ｒ６、スイッチＳＷ１，ＳＷ２，ＳＷ１０をさらに備える。
【００５５】
バッファ回路３Ａは、図１のバッファ回路３のスイッチＳＷ１０に代えて、スイッチＳＷ５，ＳＷ６を備える。スイッチＳＷ５，ＳＷ６は制御回路６Ａの制御下で動作し、スイッチＳＷ６がオンであり、かつ、スイッチＳＷ５がオフであるとき、トランジスタＰ１をオフするように駆動信号Ｖｐｇａｔｅは設定される。
【００５６】
バッファ回路４Ａは、図１のバッファ回路４のトランジスタＰ２２に代えて、可変なコンダクタンスを有するトランジスタＰ２２Ａを備える。バッファ回路４Ａはさらに、スイッチＳＷ３，ＳＷ４を備える。スイッチＳＷ３，ＳＷ４は制御回路６Ａの制御下で動作し、スイッチＳＷ３がオンであり、かつ、スイッチＳＷ４がオフであるとき、トランジスタＮ１をオフするように駆動信号Ｖｎｇａｔｅは設定される。
【００５７】
図８は、図７の入力段回路１Ａの構成を示す回路図である。図８の入力段回路１Ａは、図２の入力段回路１の各構成要素に加えて、トランジスタＰ３７、可変電流源３３、抵抗Ｒ３１、スイッチＳＷ９を備える。トランジスタＰ３７はＰＭＯＳ電界効果トランジスタである。トランジスタＰ３７は第１の駆動信号Ｖｐｇの出力端子と第２の駆動信号Ｖｎｇの出力端子との間に接続される。例えば、トランジスタＰ３７のソースが第１の駆動信号Ｖｐｇの出力端子に接続され、トランジスタＰ３７のドレインが第２の駆動信号Ｖｎｇの出力端子に接続される。可変電流源３３は、制御回路６Ａの制御下で、可変な電流値の電流を発生する。従って、抵抗Ｒ３１及び可変電流源３３は、トランジスタＰ３７のゲートに対して接地電圧ＧＮＤを基準として調整可能な電圧を印加する電圧源である。入力段回路１Ａによれば、駆動信号Ｖｎｇが上昇してトランジスタＮ３５に電流が流れなくなっても、トランジスタＰ３７に電流が流れるので、駆動信号Ｖｐｇの電圧を制御し続けることができる。トランジスタＮ３５，Ｐ３７のそれぞれに流す電流は、例えば電流ＩＡＤ１の１／２が適当である。
【００５８】
入力段回路１ＡのトランジスタＰ３７のゲート電圧は、出力段回路のトランジスタＰ１のしきい値電圧に影響される。まず、出力段回路のトランジスタＰ１のしきい値電圧が入力段回路１ＡのＰＭＯＳ電界効果トランジスタのしきい値電圧Ｖｔｈｐとほぼ同じである場合を考える。この場合、トランジスタＰ３７のゲート電圧をＶｄｄ−（２×Ｖｔｈｐ）程度に設定することで、トランジスタＰ３７に電流を流すことができる。次に、出力段回路のトランジスタＰ１のしきい値が入力段回路１ＡのＰＭＯＳ電界効果トランジスタのしきい値電圧より高い場合を考える。この場合、駆動信号Ｖｐｇの電圧はより低くなるので、トランジスタＰ３７のゲート電圧も低くしないと、トランジスタＰ３７に電流が流れなくなる。そのため、出力段回路のトランジスタＰ１のしきい値電圧を知り、これに基づいてトランジスタＰ３７のゲート電圧を設定する必要がある。
【００５９】
ただし、出力段回路のトランジスタＰ１のしきい値電圧が入力段回路１ＡのＰＭＯＳ電界効果トランジスタのしきい値電圧より低い場合は、トランジスタＰ３７のゲート電圧を制御することができない。
【００６０】
図９は、図７の電圧検出回路８の構成を示す回路図である。電圧検出回路８は、出力信号Ｖｏｕｔの電圧の大きさを検出する。電圧検出回路８は、可変電圧源６１、比較器６２、抵抗Ｒ６１〜Ｒ６３、及びスイッチＳＷ７を備える。可変電圧源６１は、制御回路６Ａの制御下で可変な基準電圧を比較器６２の反転入力端子に印加する。スイッチＳＷ７は制御回路６Ａの制御下で動作する。トランジスタＮ１がオフであり、かつ、スイッチＳＷ７がオンであるとき、可変電流源３３を変化させてトランジスタＰ３７のゲートに印加する電圧を変化させることにより、出力信号Ｖｏｕｔを変化させることができる。出力信号Ｖｏｕｔがある電圧以上になると、比較器６２の出力は“Ｈ”となる。
【００６１】
制御回路６Ａは、図１の制御回路６と同様に、駆動信号Ｖｎｇａｔｅの信号レベルを調整するようにバッファ回路４を制御する。制御回路６Ａはさらに、トランジスタＰ３７のゲートに印加する電圧を調整するように入力段回路１を制御する。制御回路６Ａは、バッファ回路４及び入力段回路１をそれぞれ制御するための設定値をレジスタ回路７Ａに設定する。
【００６２】
図７の増幅回路１００Ａの他の構成要素は、図１の増幅回路１００の対応する構成要素と同様に構成される。
【００６３】
図１０は、図７の制御回路６Ａによって実行される貫通電流設定処理を示すフローチャートである。図１０の例では、まず、トランジスタＰ３７のゲートに印加する電圧を調整するための設定値が決定され、次いで、駆動信号Ｖｎｇａｔｅの信号レベルを調整するための設定値が決定される。
【００６４】
増幅回路１００の電源の投入後、ステップＳ１１において、制御回路６Ａは、ＰＯＲ信号又は外部制御信号を受信したとき、処理を開始する。
【００６５】
ステップＳ１２において、制御回路６Ａは、レジスタ回路７Ａに初期値を設定する。初期値では、可変電流源３３の電流値を最小化し、トランジスタＮ２１のトランスコンダクタンスを最小化し、抵抗Ｒ２３の抵抗値を最小化する。
【００６６】
ステップＳ１３において、制御回路６Ａは、スイッチＳＷ１〜ＳＷ９を以下の状態（第１の状態）に設定する。
【００６７】
ＳＷ１    オン
ＳＷ２    オフ
ＳＷ３    オン
ＳＷ４    オフ
ＳＷ５    オン
ＳＷ６    オフ
ＳＷ７    オン
ＳＷ８    オフ
ＳＷ９    オフ
【００６８】
制御回路６は、スイッチＳＷ３をオンし、かつ、スイッチＳＷ４をオフすることにより、トランジスタＮ１をオフする。制御回路６は、スイッチＳＷ７をオンすることにより、増幅回路１００の出力端子をプルダウンする。制御回路６は、スイッチＳＷ９をオフすることにより、トランジスタＮ３５をオフする。制御回路６は、スイッチＳＷ１をオンし、かつ、スイッチＳＷ２をオフすることにより、駆動信号Ｖｎｇをバッファ回路４Ａに入力する。ここで、可変電流源３３の電流値がゼロであるとき、スイッチＳＷ９がオフされているので、駆動信号Ｖｐｇの電位は電源電圧Ｖｄｄと同じになり、トランジスタＰ１はオフする。
【００６９】
ステップＳ１４において、制御回路６Ａは、出力信号Ｖｏｕｔの電圧は所望値に達したか否かを決定し、ＹＥＳのときはステップＳ１６に進み、ＮＯのときはステップＳ１５に進む。ステップＳ１５において、制御回路６Ａは、レジスタ回路７Ａにおいて可変電流源３３の設定値を変更する。制御回路６Ａは、出力信号Ｖｏｕｔの電圧が予め決められた電圧しきい値に到達するまで、トランジスタＰ３７のゲートに印加する電圧を次第に増大させるように入力段回路１を制御する。可変電流源３３の電流値を次第に増大させると、ある電流値においてトランジスタＰ３７に電流が流れ始め、出力段回路のトランジスタＰ１のゲート・ソース電圧が広がっていく。その後、可変電流源３３の電流値をさらに増大させると、ある電流値においてトランジスタＰ１の電流供給能力がスイッチＳＷ７でプルダウンされている抵抗Ｒ６１の抵抗値を上回り、出力信号Ｖｏｕｔの電圧が「Ｈ」に遷移する。こうすることで、出力段回路のトランジスタＰ１のしきい値電圧がばらついたとしても、増幅回路１００Ａが閉ループで動作してつりあっている際のトランジスタＰ３７のゲート電圧を見つけることができる。
【００７０】
なお、出力信号Ｖｏｕｔの電圧が「Ｈ」に遷移するときにトランジスタＰ３７に流れる電流値を超えてトランジスタＰ３７に電流を流すと、第１の駆動信号Ｖｐｇの出力端子と第２の駆動信号Ｖｎｇの出力端子との間のインピーダンスが低下する。従って、増幅回路１００Ａが閉ループで動作するときの利得が低下する。
【００７１】
出力信号Ｖｏｕｔの電圧が所望値に達したとき、ステップＳ１６において、制御回路６Ａは、レジスタ回路７Ａにおいて可変電流源３３の設定値を固定する。
【００７２】
ステップＳ１５以後は、図６の貫通電流設定処理と実質的に同様である。
【００７３】
ステップＳ１７において、制御回路６Ａは、スイッチＳＷ１〜ＳＷ９を以下の状態（第２の状態）に設定する。
【００７４】
ＳＷ１    オフ
ＳＷ２    オン
ＳＷ３    オフ
ＳＷ４    オン
ＳＷ５    オフ
ＳＷ６    オン
ＳＷ７    オフ
ＳＷ８    オン
ＳＷ９    オン
【００７５】
ステップＳ１８において、制御回路６Ａは、トランジスタＮ１に流れる電流が所望値に達したか否かを決定し、ＹＥＳのときはステップＳ２０に進み、ＮＯのときはステップＳ１９に進む。ステップＳ１９において、制御回路６Ａは、レジスタ回路７ＡにおいてトランジスタＮ２１及び抵抗Ｒ２３の設定値を変更する。
【００７６】
ステップＳ２０において、制御回路６Ａは、レジスタ回路７ＡにおいてトランジスタＮ２１及び抵抗Ｒ２３の設定値を固定する。
【００７７】
ステップＳ２１において、制御回路６Ａは、スイッチＳＷ１〜ＳＷ９を以下の状態（第３の状態）に設定する。
【００７８】
ＳＷ１    オン
ＳＷ２    オフ
ＳＷ３    オフ
ＳＷ４    オン
ＳＷ５    オン
ＳＷ６    オフ
ＳＷ７    オフ
ＳＷ８    オフ
ＳＷ９    オン
【００７９】
その後、増幅回路１００Ａは実際の入力信号Ｖｉｎを増幅する。このとき、入力段回路１Ａは、貫通電流設定処理によって設定された電流をトランジスタＰ３７に流れさせ、また、バッファ回路４Ａは、貫通電流設定処理によって設定された信号レベルを有する駆動信号ＶｎｇａｔｅをトランジスタＮ１のゲートに印加する。これにより、増幅回路１００Ａは、出力信号Ｖｏｕｔの応答性を実施形態１の場合よりも向上させることができ、さらに、トランジスタＰ１，Ｎ１に流れる貫通電流を発生させ、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【００８０】
増幅回路１００Ａによれば、出力段回路のトランジスタＮ１のパラメータ値に入力段回路１等のトランジスタのパラメータ値を一致させるという制約により設計上の自由度が損なわれない。増幅回路１００Ａによれば、設計上の自由度を損なうことなく、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えることができる。
【００８１】
図１０の例とは逆に、まず、駆動信号Ｖｎｇａｔｅの信号レベルを調整するための設定値を決定し、次いで、トランジスタＰ３７のゲートに印加する電圧を調整するための設定値を決定してもよい。
【００８２】
電界効果トランジスタのしきい値電圧は負の温度特性を有する。つまり、出力段回路のトランジスタＰ１のしきい値電圧は負の温度特性を有する。増幅回路１００Ａが閉ループで制御されている場合、温度が高くなるとトランジスタＰ１のゲート・ソース電圧が小さくなる。トランジスタＰ３７のゲート電圧が一定の場合、温度が高くなるとトランジスタＰ３７のゲート・ソース電圧が広がり、トランジスタＰ３７のインピーダンスが下ってしまうので、増幅回路１００Ａの全体の利得が下がるという問題が発生する。そのため、温度に対して負の温度特性を、トランジスタＰ３７のゲートのための電圧源（入力段回路１Ａの抵抗Ｒ３１及び／又は可変電流源３３）に持たせる。具体的には、ほぼ平坦な温度特性を有する抵抗Ｒ３１と、負の温度特性を有する可変電流源３３とを組み合わせてもよく、負の温度特性を有する抵抗Ｒ３１と、ほぼ平坦な温度特性を有する可変電流源３３とを組み合わせてもよい。これにより、トランジスタＰ３７に流れる電流を適切に維持し、増幅回路１００Ａの利得を保つことができる。
【００８３】
実施形態３．
図１１は、実施形態３に係る増幅回路のバッファ回路４Ｂの構成を示す回路図である。バッファ回路４Ｂは、図１のバッファ回路４の抵抗Ｒ２３に代えて、定電流源２２を備える。トランジスタＮ２１及び定電流源２２はソースフォロワ回路を構成する。トランジスタＮ２１のトランスコンダクタンスは制御回路６の制御下で調整され、トランスコンダクタンスを調整することにより第５の駆動信号Ｖｎｇａｔｅの信号レベルが調整される。
【００８４】
実施形態４．
図１２は、実施形態４に係る信号処理装置の構成を示すブロック図である。図１２の信号処理装置は、信号処理回路１１０、増幅回路１００、及び信号処理回路１２０を備える。信号処理回路１１０は、映像、音声、データなどの何らかの入力信号を増幅回路１００に供給する。図１２の増幅回路１００は、図１の増幅回路と同様に構成され、入力信号を増幅した出力信号を信号処理回路１２０に供給する。信号処理回路１２０は、増幅回路１００の出力信号に対して何らかの処理を実行する。図１２の信号処理装置によれば、増幅回路１００は、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えながら、正確な信号を後段の信号処理回路１２０に供給することができる。
【００８５】
実施形態５．
図１３は、実施形態５に係る駆動装置の構成を示すブロック図である。図１３の駆動装置は、駆動回路１３０、増幅回路１００、及びピエゾ素子１４０を備える。駆動回路１３０は、ピエゾ素子１４０を駆動するための駆動信号を増幅回路１００に供給する。増幅回路１００は、図１の増幅回路と同様に構成され、入力された駆動信号を増幅して信号処理回路１２０に供給する。ピエゾ素子１４０は、増幅された駆動信号によって動作する。図１３の駆動装置によれば、増幅回路１００は、クロスオーバー歪み及び熱損失の両方を許容可能な範囲に抑えながら、ピエゾ素子１４０を正確に駆動することができる。図１３の駆動装置は、ピエゾ素子１４０に代えて、他の容量性負荷を備えてもよい。
【００８６】
変形例．
各実施形態では、制御回路は、貫通電流を調整するために、出力段回路のローサイドのトランジスタに対応するローサイドのバッファ回路を制御したが、出力段回路のハイサイドのトランジスタに対応するハイサイドのバッファ回路を制御してもよい。この場合、出力段回路のローサイドのトランジスタが「第１のスイッチング素子」であり、出力段回路のハイサイドのトランジスタが「第２のスイッチング素子」である。また、ローサイドのバッファ回路が「第１のバッファ回路」であり、ハイサイドのバッファ回路が「第２のバッファ回路」である。
【００８７】
本発明の態様に係る増幅回路は、以下の構成を備えたことを特徴とする。
【００８８】
第１の態様に係る増幅回路によれば、
入力信号を増幅して出力信号を生成する増幅回路において、
電源端子及び接地端子の間に直列接続された第１及び第２のスイッチング素子を含み、前記第１及び第２のスイッチング素子の間における前記増幅回路の出力端子において前記出力信号を生成する出力段回路と、
前記入力信号と前記出力信号の帰還信号とに基づいて第１及び第２の駆動信号を生成する差動増幅回路を含む入力段回路と、
前記第１のスイッチング素子がオンしているときに前記入力段回路が前記出力信号の帰還信号に基づいて生成する前記第２の駆動信号を仮想的に表す信号を、前記第１のスイッチング素子がオフしているときに前記入力段回路に代わって第３の駆動信号として生成する仮想フィードバック回路と、
前記第１の駆動信号を増幅して第４の駆動信号を生成し、前記第４の駆動信号を前記第１のスイッチング素子の制御端子に印加する第１のバッファ回路と、
前記第２及び第３の駆動信号のうちの一方を増幅して調整可能な信号レベルを有する第５の駆動信号を生成し、前記第５の駆動信号を前記第２のスイッチング素子の制御端子に印加する第２のバッファ回路と、
前記第２のスイッチング素子に流れる電流の大きさを検出する電流検出回路と、
前記第２のスイッチング素子に流れる電流の大きさに基づいて前記第５の駆動信号の信号レベルを調整するように前記第２のバッファ回路を制御する制御回路とを備え、
前記制御回路は、前記第１のスイッチング素子をオフし、前記増幅回路の出力端子を電流源に接続し、かつ、前記第３の駆動信号を前記第２のバッファ回路に入力したとき、前記第２のスイッチング素子に流れる電流が予め決められた電流しきい値に到達するまで、前記第５の駆動信号の信号レベルを次第に増大させるように前記第２のバッファ回路を制御する。
【００８９】
第２の態様に係る増幅回路によれば、第１の態様に係る増幅回路において、
前記入力段回路は、前記第１の駆動信号の出力端子と前記第２の駆動信号の出力端子との間に接続されたＮＭＯＳ電界効果トランジスタを備え、前記ＮＭＯＳ電界効果トランジスタのゲートには、接地電圧を基準として予め決められた電圧が印加される。
【００９０】
第３の態様に係る増幅回路によれば、第２の態様に係る増幅回路において、
前記増幅回路は、前記出力信号の電圧の大きさを検出する電圧検出回路をさらに備え、
前記入力段回路は、
前記第１の駆動信号の出力端子と前記第２の駆動信号の出力端子との間に接続されたＰＭＯＳ電界効果トランジスタと、
前記ＰＭＯＳ電界効果トランジスタのゲートに対して前記接地電圧を基準として調整可能な電圧を印加する電圧源とをさらに備え、
前記制御回路は、前記第２のスイッチング素子をオフし、前記増幅回路の出力端子をプルダウンし、前記ＮＭＯＳ電界効果トランジスタをオフし、かつ、前記第２の駆動信号を前記第２のバッファ回路に入力したとき、前記出力信号の電圧が予め決められた電圧しきい値に到達するまで、前記ＰＭＯＳ電界効果トランジスタのゲートに印加する電圧を次第に増大させるように前記入力段回路を制御する。
【００９１】
第４の態様に係る増幅回路によれば、第３の態様に係る増幅回路において、
前記ＰＭＯＳ電界効果トランジスタのゲートのための電圧源は負の温度特性を有する。
【００９２】
第５の態様に係る増幅回路によれば、第１〜第４のうちの１つの態様に係る増幅回路において、
前記第２のバッファ回路は、可変なトランスコンダクタンスを有する電界効果トランジスタと、可変な抵抗値を有する抵抗とを含むソースフォロワ回路を備え、前記トランスコンダクタンス及び前記抵抗値を調整することにより前記第５の駆動信号の信号レベルを調整する。
【００９３】
第６の態様に係る増幅回路によれば、第１〜第４のうちの１つの態様に係る増幅回路において、
前記第２のバッファ回路は、可変なトランスコンダクタンスを有する電界効果トランジスタと、定電流源とを含むソースフォロワ回路を備え、前記トランスコンダクタンスを調整することにより前記第５の駆動信号の信号レベルを調整する。
【００９４】
第７の態様に係る増幅回路によれば、第１〜第６のうちの１つの態様に係る増幅回路において、
前記増幅回路は、前記増幅回路の出力端子と前記第２のスイッチング素子との間に接続された電流検出抵抗をさらに備え、
前記電流検出回路は、前記電流検出抵抗の両端の電位差に基づいて、前記第２のスイッチング素子に流れる電流の大きさを検出する。
【００９５】
第８の態様に係る増幅回路によれば、第１〜第７のうちの１つの態様に係る増幅回路において、
前記制御回路は、前記増幅回路の外部から入力された制御信号に応じて、前記第５の駆動信号の信号レベルを調整するように前記第２のバッファ回路を制御する。
【００９６】
第９の態様に係る増幅回路によれば、第８の態様に係る増幅回路において、
前記制御信号は前記増幅回路のパワーオンリセット信号である。
【００９７】
第１０の態様に係る駆動装置によれば、
第１〜第９のうちの１つの態様に係る増幅回路と、
前記増幅回路によって増幅された駆動信号によって駆動される容量性負荷とを備える。
【符号の説明】
【００９８】
１，１Ａ…入力段回路、
２…仮想フィードバック回路、
３，３Ａ，４，４Ａ，４Ｂ…バッファ回路、
５…電流検出回路、
６，６Ａ…制御回路、
７…レジスタ回路、
８…電圧検出回路、
１１，２１，２２，３１，３２，４１，４２…定電流源、
３３…可変電流源、
５１…オペアンプ、
５２…可変電圧源、
５３…比較器、
１００，１００Ａ…増幅回路、
６１…可変電圧源、
６２…比較器、
１１０，１２０…信号処理回路、
１３０…駆動回路、
１４０…ピエゾ素子、
Ｃ１，Ｃ２…キャパシタ、
Ｎ１，Ｎ１１，Ｎ２１，Ｎ２１ａ〜Ｎ２１ｃ，Ｎ３１〜Ｎ３７，Ｎ４１〜Ｎ４３…トランジスタ、
Ｐ１，Ｐ１１，Ｐ２１，Ｐ２２，Ｐ２２Ａ，Ｐ３１〜Ｐ３７，Ｐ４１〜Ｐ４３，Ｐ５１…トランジスタ、
Ｒ１〜Ｒ６，Ｒ１１，Ｒ１２，Ｒ２１〜Ｒ２３，Ｒ２３ａ〜Ｒ２３ｃ，Ｒ４１，Ｒ４２，Ｒ５１，Ｒ５２，Ｒ６１〜Ｒ６３…抵抗、
ＳＷ１〜ＳＷ１２…スイッチ、
ＴＲ１１，ＴＲ２１…トランジスタ。
【先行技術文献】
【特許文献】
【００９９】
【特許文献１】特許第３５３５８３６号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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