(57)【要約】【課題】軽負荷時の効率低下が小さく、かつ負荷変動に起因する出力電圧の変動が小さいスイッチング電源を提供する。【解決手段】本発明のスイッチング電源は、電流検出回路３５が検出する電流に基づいて、同期整流回路２０が出力する直流電圧で動作する負荷装置の負荷が軽負荷であるかどうかを判定し、負荷装置の負荷が軽負荷でないと判定するときは、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴを第１デッドタイムＤＴ１に設定し、負荷装置の負荷が軽負荷であると判定するときは、デッドタイムＤＴを第１デッドタイムＤＴ１より長い第２デッドタイムＤＴ２に設定するデッドタイム制御回路４０を備える。【選択図】図１
2018102085.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子と第２スイッチング素子とが直列に接続されたスイッチング回路と、
前記スイッチング回路の出力電圧が一次巻線に印加される変成器と、
前記変成器の二次巻線に励起される電圧を同期整流する同期整流回路と、
前記スイッチング回路の電流を検出する電流検出回路と、
前記第１スイッチング素子と前記第２スイッチング素子を交互にスイッチングするスイッチング制御回路と、
前記電流検出回路が検出する電流に基づいて、前記同期整流回路が出力する直流電圧で動作する負荷装置の負荷が軽負荷であるかどうかを判定し、前記負荷装置の負荷が軽負荷でないと判定するときは、前記スイッチング制御回路のスイッチング制御におけるデッドタイムを第１デッドタイムに設定し、前記負荷装置の負荷が軽負荷であると判定するときは、前記デッドタイムを前記第１デッドタイムより長い第２デッドタイムに設定するデッドタイム制御回路と、を備えるスイッチング電源。
【請求項２】
請求項１に記載のスイッチング電源において、前記スイッチング回路の入力電圧を検出する入力電圧検出回路を備え、
前記スイッチング制御回路は、前記入力電圧検出回路の検出電圧が第１閾値電圧以上であるときに前記スイッチング回路のスイッチング制御を実行し、
前記デッドタイム制御回路は、前記入力電圧検出回路の検出電圧が第１閾値電圧より高い第２閾値電圧未満であるときは、前記負荷装置の負荷が軽負荷であるかどうかの判定にかかわらず、前記デッドタイムを前記第１デッドタイムに設定する、スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流回路を備えるスイッチング電源に関する。
【背景技術】
【０００２】
同期整流回路を備えるスイッチング電源は、高効率な電源として広く用いられている電源である。しかし同期整流回路を備えるスイッチング電源は、同期整流回路における損失に起因して軽負荷時に効率が低下するという課題がある。このような課題を解決することを目的とした従来技術の一例として、スイッチング電源に接続されている負荷装置の負荷を検出する回路を備え、軽負荷時には同期整流回路のドライバをＯＦＦしてダイオード整流とし、中重負荷時に同期整流回路を動作させるスイッチング電源が公知である（例えば特許文献１〜３を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０９２８２４号公報
【特許文献２】特開２００２−２８１７４４号公報
【特許文献３】特開２００４−０３２８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら上記の従来技術は、負荷装置の負荷が変動して整流方式が切り替わるときに出力電圧の変動が生じやすいという課題がある。特に負荷装置の負荷が大きく変動したときには、無視できないレベルの出力電圧の変動が発生する虞がある。
【０００５】
このような状況に鑑み本発明はなされたものであり、その目的は、軽負荷時の効率低下が小さく、かつ負荷変動に起因する出力電圧の変動が小さいスイッチング電源を提供することにある。
【課題を解決するための手段】
【０００６】
＜本発明の第１の態様＞
本発明の第１の態様は、第１スイッチング素子と第２スイッチング素子とが直列に接続されたスイッチング回路と、前記スイッチング回路の出力電圧が一次巻線に印加される変成器と、前記変成器の二次巻線に励起される電圧を同期整流する同期整流回路と、前記スイッチング回路の電流を検出する電流検出回路と、前記第１スイッチング素子と前記第２スイッチング素子を交互にスイッチングするスイッチング制御回路と、前記電流検出回路が検出する電流に基づいて、前記同期整流回路が出力する直流電圧で動作する負荷装置の負荷が軽負荷であるかどうかを判定し、前記負荷装置の負荷が軽負荷でないと判定するときは、前記スイッチング制御回路のスイッチング制御におけるデッドタイムを第１デッドタイムに設定し、前記負荷装置の負荷が軽負荷であると判定するときは、前記デッドタイムを前記第１デッドタイムより長い第２デッドタイムに設定するデッドタイム制御回路と、を備えるスイッチング電源である。
【０００７】
デッドタイム制御回路は、負荷装置の負荷が軽負荷であるときには、スイッチング制御回路のスイッチング制御におけるデッドタイムを第１デッドタイムより長い第２デッドタイムに設定する。デッドタイムが長くなることによって、スイッチング回路のスイッチングデューティ幅が制限されることになるため、同期整流回路における損失を低減させることができ、軽負荷時の効率の低下を抑制することができる。そして本発明のスイッチング電源は、軽負荷時の効率の低下を抑制する上で、従来のように負荷に応じてダイオード整流と同期整流を切り換える必要がないため、負荷変動に起因する出力電圧の変動が従来のスイッチング電源より小さくなる。
【０００８】
これにより本発明の第１の態様によれば、軽負荷時の効率低下が小さく、かつ負荷変動に起因する出力電圧の変動が小さいスイッチング電源を提供できるという作用効果が得られる。
【０００９】
＜本発明の第２の態様＞
本発明の第２の態様は、前述した本発明の第１の態様において、前記スイッチング回路の入力電圧を検出する入力電圧検出回路を備え、前記スイッチング制御回路は、前記入力電圧検出回路の検出電圧が第１閾値電圧以上であるときに前記スイッチング回路のスイッチング制御を実行し、前記デッドタイム制御回路は、前記入力電圧検出回路の検出電圧が第１閾値電圧より高い第２閾値電圧未満であるときは、前記負荷装置の負荷が軽負荷であるかどうかの判定にかかわらず、前記デッドタイムを前記第１デッドタイムに設定する、スイッチング電源である。
【００１０】
上記説明した本発明の第１の態様は、スイッチング制御回路のスイッチング制御におけるデッドタイムを負荷装置の負荷が軽負荷であるときに長くすることによって、軽負荷時の効率の低下を抑制することができる。しかしそれによって本発明の第１の態様は、スイッチング電源の起動時、特に負荷装置の負荷容量に電荷が残っている状態でスイッチング電源を起動（プリバイアス起動）するときに、負荷装置の負荷容量の大きさによっては、スイッチング回路の電流が安定せず、デッドタイムの設定が小刻みに変動して出力電圧が一時的に不安定になる可能性がある。
【００１１】
本発明の第２の態様は、スイッチング電源の起動時にスイッチング回路の入力電圧が第１閾値電圧から第２閾値電圧まで上昇する間、つまりスイッチング回路のスイッチング制御を開始してからスイッチング回路の電流が安定するまでの間、負荷装置の負荷が軽負荷であるかどうかの判定にかかわらず、デッドタイムを第１デッドタイムに設定する。それによってスイッチング電源の起動時、特にプリバイアス起動時に、負荷装置の負荷容量の大きさにかかわらず、デッドタイムの設定が小刻みに変動して出力電圧が一時的に不安定になることを抑制することができる。
【発明の効果】
【００１２】
本発明によれば、軽負荷時の効率低下が小さく、かつ負荷変動に起因する出力電圧の変動が小さいスイッチング電源を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るＤＣ−ＤＣコンバータの回路図。
【図２】本発明に係るデッドタイム制御回路の回路図。
【図３】本発明に係るデッドタイム制御回路の動作を図示したタイミングチャート。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。  
尚、本発明は、以下説明する実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。
【００１５】
図１は、本発明に係るＤＣ−ＤＣコンバータの回路図である。
【００１６】
本発明に係る「スイッチング電源」の一例としてのＤＣ−ＤＣコンバータは、インバータ回路１０、同期整流回路２０、変成器Ｔ、一次側ドライバ３１、二次側ドライバ３２、アイソレータ３３、ＰＷＭ制御回路３４、電流検出回路３５、入力電圧検出回路３６、デッドタイム制御回路４０を備える。
【００１７】
「スイッチング回路」としてのインバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。
【００１８】
「第１スイッチング素子」としての電界効果トランジスタＱ１１、Ｑ１３、及び「第２スイッチング素子」としての電界効果トランジスタＱ１２、Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、変成器Ｔの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、変成器Ｔの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。
【００１９】
電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相になるように交互にＯＮ／ＯＦＦされる。一次側ドライバ３１は、ＰＷＭ制御回路３４によって制御される。「スイッチング制御回路」としてのＰＷＭ制御回路３４は、例えばマイコン制御回路、ＤＳＰ（Digital Signal Processor）、電源制御用の集積回路等である。ＰＷＭ制御回路３４は、出力Ｖｏｕｔの電圧が所定電圧になるように、インバータ回路１０のＰＷＭ（Pulse Width Modulation）制御を実行する。インバータ回路１０で発生した交流電流は、変成器Ｔを介して同期整流回路２０へ流れる。  
尚、インバータ回路１０については、フルブリッジインバータ回路を例に説明したが、特にこれに限定されるものではなく、例えば公知のハーフブリッジインバータ回路でもよい。
【００２０】
同期整流回路２０は、第１スイッチＱ２１、第２スイッチＱ２２、コイルＬ２、コンデンサＣ２を含む。
【００２１】
第１スイッチＱ２１及び第２スイッチＱ２２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ２１は、変成器Ｔの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２２は、変成器Ｔの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ２１のゲート及び第２スイッチＱ２２のゲートは、二次側ドライバ３２に接続されている。コイルＬ２は、変成器Ｔの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。
【００２２】
第１スイッチＱ２１及び第２スイッチＱ２２は、二次側ドライバ３２が出力するゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には第１スイッチＱ２１と第２スイッチＱ２２は、交互にＯＮ／ＯＦＦするように制御される。二次側ドライバ３２は、アイソレータ３３を介してＰＷＭ制御回路３４に接続されており、ＰＷＭ制御回路３４によって制御される。アイソレータ３３は、一次側に設けられたＰＷＭ制御回路３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。
【００２３】
電流検出回路３５は、インバータ回路１０の電流を検出する回路である。より具体的には電流検出回路３５は、例えばシャント抵抗等を用いて電流を電圧に変換し、電流検出信号ＣＳとして出力する回路である。電流検出回路３５の出力は、ＰＷＭ制御回路３４のＣＳ信号入力端子に接続されている。ＰＷＭ制御回路３４は、電流検出信号ＣＳを用いて例えば過電流検出を行う。
【００２４】
入力電圧検出回路３６は、インバータ回路１０の入力電圧（入力Ｖｉｎの電圧）を検出する回路である。より具体的には入力電圧検出回路３６は、抵抗Ｒ１、Ｒ２、コンデンサＣ１、トランジスタＱ１を含む。抵抗Ｒ１は、インバータ回路１０の入力電圧ラインに一端が接続され、他端が抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端はグランドに接続されている。コンデンサＣ１は、抵抗Ｒ２に並列に接続されている。トランジスタＱ１は、抵抗Ｒ１と抵抗Ｒ２の接続点にコレクタが接続され、グランドにエミッタが接続され、ベースがリモートコントロール信号の入力となる。
【００２５】
このような構成の入力電圧検出回路３６は、インバータ回路１０の入力電圧を分圧し、その分圧した電圧を低電圧検出信号ＵＶＬＯとして出力する。入力電圧検出回路３６の出力（抵抗Ｒ１と抵抗Ｒ２の接続点）は、ＰＷＭ制御回路３４のＵＶＬＯ信号入力端子に接続されている。ＰＷＭ制御回路３４は、低電圧検出信号ＵＶＬＯを用いて例えば入力電源（図示せず）の低電圧検出を行う。より具体的にはＰＷＭ制御回路３４は、低電圧検出信号ＵＶＬＯの電圧が第１閾値電圧Ｖｔ１未満に低下しているときはインバータ回路１０のスイッチング制御を停止する。つまりＰＷＭ制御回路３４は、入力電圧検出回路３６の低電圧検出信号ＵＶＬＯの電圧が第１閾値電圧Ｖｔ１以上であるときにインバータ回路１０のスイッチング制御を実行する。
【００２６】
デッドタイム制御回路４０は、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴを制御する回路である。以下、図２を参照しながらデッドタイム制御回路４０の構成について説明する。
【００２７】
図２は、本発明に係るデッドタイム制御回路４０の回路図である。  
デッドタイム制御回路４０は、軽負荷判定無効化回路４１、軽負荷判定回路４２、デッドタイム設定回路４３を含む。
【００２８】
軽負荷判定無効化回路４１は、抵抗Ｒ３、Ｒ４、第１コンパレータＣＰ１を含む。抵抗Ｒ３は、一端が基準電圧Ｖｒｅｆに接続され、他端が抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端はグランドに接続されている。抵抗Ｒ３抵抗Ｒ４の接続点は、第１コンパレータＣＰ１の反転入力端子に接続されている。この抵抗Ｒ３、Ｒ４は、基準電圧Ｖｒｅｆを分圧して第２閾値電圧Ｖｔ２を生成する分圧回路を構成する。第１コンパレータＣＰ１は、低電圧検出信号ＵＶＬＯの電圧が非反転入力端子に入力され、第２閾値電圧Ｖｔ２が反転入力端子に入力される。第１コンパレータＣＰ１は、低電圧検出信号ＵＶＬＯの電圧と第２閾値電圧Ｖｔ２とを比較し、その比較結果を軽負荷判定回路４２へ出力する。
【００２９】
軽負荷判定無効化回路４１は、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２未満であるときは、後述する軽負荷判定回路４２による軽負荷判定を無効にする回路である。第２閾値電圧Ｖｔ２は、第１閾値電圧Ｖｔ１より高い電圧に設定される。より具体的には軽負荷判定無効化回路４１は、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２未満であるときは、第１コンパレータＣＰ１の出力がローレベルになり、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２以上であるときは、第１コンパレータＣＰ１の出力がハイインピーダンスになる。
【００３０】
軽負荷判定回路４２は、抵抗Ｒ５〜Ｒ７、第２コンパレータＣＰ２を含む。抵抗Ｒ５は、一端が基準電圧Ｖｒｅｆに接続され、他端が抵抗Ｒ６の一端に接続されている。抵抗Ｒ６の他端はグランドに接続されている。抵抗Ｒ５抵抗Ｒ６の接続点は、第２コンパレータＣＰ２の反転入力端子に接続されている。この抵抗Ｒ５、Ｒ６は、基準電圧Ｖｒｅｆを分圧して第３閾値電圧Ｖｔ３を生成する分圧回路を構成する。第２コンパレータＣＰ２は、電流検出信号ＣＳの電圧が非反転入力端子に入力され、第３閾値電圧Ｖｔ３が反転入力端子に入力される。第２コンパレータＣＰ２は、電流検出信号ＣＳの電圧と第３閾値電圧Ｖｔ３とを比較し、その比較結果をデッドタイム設定回路４３へ出力する。抵抗Ｒ７は、一端が基準電圧Ｖｒｅｆに接続され、他端が第２コンパレータＣＰ２の出力に接続されており、第２コンパレータＣＰ２の出力を基準電圧Ｖｒｅｆにプルアップする抵抗である。
【００３１】
軽負荷判定回路４２は、電流検出回路３５が検出する電流（電流検出信号ＣＳ）に基づいて、同期整流回路２０が出力する直流電圧（出力Ｖｏｕｔの電圧）で動作する負荷装置（図示せず）の負荷が軽負荷であるかどうかを判定する回路である。第３閾値電圧Ｖｔ３は、負荷装置の負荷が軽負荷であるかどうかを判定する閾値である。より具体的には軽負荷判定回路４２は、電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３未満であるとき、つまり負荷装置の負荷が軽負荷であるときは、第２コンパレータＣＰ２の出力がローレベルになる。他方、電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３以上であるとき、つまり負荷装置の負荷が軽負荷でないとき（中重負荷であるとき）は、第２コンパレータＣＰ２の出力がハイインピーダンスになる。
【００３２】
デッドタイム設定回路４３は、抵抗Ｒ８〜Ｒ１２、コンデンサＣ２、トランジスタＱ２を含む。抵抗Ｒ８は、一端が第２コンパレータＣＰ２の出力に接続され、他端がトランジスタＱ２のベースに接続されている。コンデンサＣ２は、一端がトランジスタＱ２のベースに接続され、他端がグランドに接続されている。抵抗Ｒ９は、一端が基準電圧Ｖｒｅｆに接続され、他端が抵抗Ｒ１０の一端に接続されている。抵抗Ｒ１０の他端はグランドに接続されている。抵抗Ｒ９抵抗Ｒ１０の接続点は、トランジスタＱ２のベースに接続されている。抵抗Ｒ１１は、一端がトランジスタＱ２のコレクタに接続され、他端がＰＷＭ制御回路３４のＤＬＹ信号入力端子に接続されている。ＰＷＭ制御回路３４のＤＬＹ信号入力端子は、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴを設定するための入力端子である。抵抗Ｒ１２は、一端がＰＷＭ制御回路３４のＤＬＹ信号入力端子に接続され、他端がグランドに接続されている。トランジスタＱ２のエミッタはグランドに接続されている。
【００３３】
デッドタイム設定回路４３は、軽負荷判定回路４２による軽負荷判定の結果に基づいて、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴを設定する回路である。より具体的にはデッドタイム設定回路４３は、第２コンパレータＣＰ２の出力がハイインピーダンスであるとき（軽負荷でないと判定されるとき）は、トランジスタＱ２がＯＮし、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１１と抵抗Ｒ１２の並列合成抵抗値でプルダウンされる状態になる。それによってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第１デッドタイムＤＴ１に設定される。他方、第２コンパレータＣＰ２の出力がローレベルであるとき（軽負荷であると判定されるとき）は、トランジスタＱ２がＯＦＦし、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１２の抵抗値でプルダウンされる状態になる。それによってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第１デッドタイムＤＴ１より長い第２デッドタイムＤＴ２に設定される。
【００３４】
つづいてデッドタイム制御回路４０の動作について、図３を参照しながら説明する。  
図３は、本発明に係るデッドタイム制御回路４０の動作を図示したタイミングチャートである。以下、リモートコントロール信号でスイッチング電源を起動する場合を例に説明するが、入力電圧の電源を起動してスイッチング電源を起動する場合も基本的に同じ動作になる。
【００３５】
リモートコントロール信号がハイレベル（基準電圧Ｖｒｅｆ）からローレベル（グランド電位）になるタイミング（タイミングＴ１）で、入力電圧検出回路３６のトランジスタＱ１がＯＦＦし、低電圧検出信号ＵＶＬＯ及び電流検出信号ＣＳの電圧が上昇し始めるとともに、デッドタイム制御回路４０が動作を開始する。この時点では、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２より低いため、第１コンパレータＣＰ１の出力は、ローレベルになる。
【００３６】
第１コンパレータＣＰ１の出力がローレベルである間は、第２コンパレータＣＰ２の反転入力端子が強制的にローレベルに維持される。その間は、電流検出信号ＣＳの電圧にかかわらず、常に第２コンパレータＣＰ２の出力がハイインピーダンスになってトランジスタＱ２がＯＮしている状態になる。そしてトランジスタＱ２がＯＮしている状態では、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１１と抵抗Ｒ１２の並列合成抵抗値でプルダウンされる状態になる。それによってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、電流検出信号ＣＳの電圧にかかわらず、第１デッドタイムＤＴ１に設定される。
【００３７】
低電圧検出信号ＵＶＬＯの電圧が第１閾値電圧Ｖｔ１以上になるタイミング（タイミングＴ２）で、ＰＷＭ制御回路３４がスイッチング制御を開始し、インバータ回路１０が動作し始め、出力Ｖｏｕｔの電圧が上昇し始める。しかしこの時点では、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２未満であるため、第１コンパレータＣＰ１の出力はローレベルになる。したがって電流検出信号ＣＳの電圧にかかわらず、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴが第１デッドタイムＤＴ１に設定される状態が維持される。
【００３８】
低電圧検出信号ＵＶＬＯの電圧がさらに上昇し、低電圧検出信号ＵＶＬＯの電圧が第２閾値電圧Ｖｔ２以上になるタイミング（タイミングＴ３）で、第１コンパレータＣＰ１の出力がローレベルからハイインピーダンスになる。それによって第２コンパレータＣＰ２は、反転入力端子に第３閾値電圧Ｖｔ３が入力され、電流検出信号ＣＳの電圧と第３閾値電圧Ｖｔ３との比較結果をデッドタイム設定回路４３へ出力する状態になる。
【００３９】
この時点（タイミングＴ３）では、電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３より低いため、第２コンパレータＣＰ２の出力がハイインピーダンスからローレベルになる。それによってトランジスタＱ２がＯＦＦしている状態になるため、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１２の抵抗値でプルダウンされる状態になる。したがってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第２デッドタイムＤＴ２に設定される。
【００４０】
インバータ回路１０の入力電圧が所定電圧まで上昇して一定になると、スイッチング電源の出力電圧（出力Ｖｏｕｔの電圧）が定格電圧Ｖｒになる。その後、電流検出信号ＣＳの電圧がさらに上昇し、電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３以上になるタイミング（タイミングＴ４）で、第２コンパレータＣＰ２の出力がローレベルからハイインピーダンスになる。それによってトランジスタＱ２がＯＮしている状態になるため、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１１と抵抗Ｒ１２の並列合成抵抗値でプルダウンされる状態になる。したがってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第１デッドタイムＤＴ１に設定される。
【００４１】
負荷装置の負荷が軽負荷になって電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３未満に低下すると、第２コンパレータＣＰ２の出力がハイインピーダンスからローレベルになる（タイミングＴ５）。それによってトランジスタＱ２がＯＦＦしている状態になるため、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１２の抵抗値でプルダウンされる状態になる。したがってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第２デッドタイムＤＴ２に設定される。
【００４２】
負荷装置の負荷が軽負荷でなくなって電流検出信号ＣＳの電圧が第３閾値電圧Ｖｔ３以上に上昇すると、第２コンパレータＣＰ２の出力がローレベルからハイインピーダンスになる（タイミングＴ６）。それによってトランジスタＱ２がＯＮしている状態になるため、ＰＷＭ制御回路３４のＤＬＹ信号入力端子が抵抗Ｒ１１と抵抗Ｒ１２の並列合成抵抗値でプルダウンされる状態になる。したがってＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴは、第１デッドタイムＤＴ１に設定される。
【００４３】
このようにデッドタイム制御回路４０は、負荷装置の負荷が軽負荷であるときには、ＰＷＭ制御回路３４のスイッチング制御におけるデッドタイムＤＴを第１デッドタイムＤＴ１より長い第２デッドタイムＤＴ２に設定する。デッドタイムＤＴが長くなることによって、インバータ回路１０のスイッチングデューティ幅が制限されることになるため、同期整流回路２０における損失を低減させることができ、軽負荷時の効率の低下を抑制することができる。そして本発明のスイッチング電源は、軽負荷時の効率の低下を抑制する上で、従来のように負荷に応じてダイオード整流と同期整流を切り換える必要がないため、負荷変動に起因する出力電圧の変動が従来のスイッチング電源より小さくなる。したがって本発明よれば、軽負荷時の効率低下が小さく、かつ負荷変動に起因する出力電圧の変動が小さいスイッチング電源を提供することができる。
【００４４】
またデッドタイム制御回路４０は、スイッチング電源の起動時にインバータ回路１０の入力電圧が第１閾値電圧Ｖｔ１から第２閾値電圧Ｖｔ２まで上昇する間、つまりインバータ回路１０のスイッチング制御が開始されてからインバータ回路１０の電流が安定するまでの間、負荷装置の負荷が軽負荷であるかどうかの判定にかかわらず、デッドタイムＤＴを第１デッドタイムＤＴ１に設定する。それによってスイッチング電源の起動時、特にプリバイアス起動時に、負荷装置の負荷容量の大きさにかかわらず、デッドタイムＤＴの設定が小刻みに変動して出力電圧が一時的に不安定になることを抑制することができる。
【符号の説明】
【００４５】
１０  インバータ回路
２０  同期整流回路
３１  一次側ドライバ
３２  二次側ドライバ
３３  アイソレータ
３４  ＰＷＭ制御回路
３５  電流検出回路
３６  入力電圧検出回路
４０  デッドタイム制御回路
４１  軽負荷判定無効化回路
４２  軽負荷判定回路
４３  デッドタイム設定回路
【図１】
2018102085.tif 000003
【図２】
2018102085.tif 000004
【図３】
2018102085.tif 000005