(57)【要約】【課題】スイッチング電源装置における起動スイッチおよび該起動スイッチを制御する制御回路が、厚膜ゲート工程を有しない製造プロセスで製造されるスイッチング電源装置の制御回路を提供する。【解決手段】負電源３２は起動素子３１のソース電圧Vh’を基準とする負電圧である電圧Vmを生成する。起動素子３１と制御電源電圧Vcc間に設けられる起動回路１０には、上記電圧Vh’と電圧Vmとの差電圧が印加される。起動回路１０は、電流検出抵抗Ｒ１、電圧変換抵抗１５、電流源１４、第１のPMOSスイッチ１１、第２のPMOSスイッチ１３、制御アンプ１２を有して構成される。制御アンプ１２は、(Vh’〜Vm)の電圧範囲で動作し、その出力は第１のPMOSスイッチ１１のゲートに接続される。【選択図】図１
2018042422.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング制御回路でスイッチング素子を制御して直流入力電圧を直流出力電圧に変換するスッチング電源装置の制御回路において、
前記直流入力電圧を降圧して第２の入力電源電圧を生成する起動素子と、
スッチング電源装置の起動時、前記第２の入力電源電圧から第１の起動電流を生成して前記スイッチング制御回路に印加する制御電源の電圧値を制御する起動回路と、
前記起動素子の出力である前記第２の入力電源電圧を基準とする負電圧の電源電圧を生成する負電源と、を有し、
前記起動回路は、さらに、
前記第２の入力電源電圧に一端が接続された電流検出抵抗と、
該電流検出抵抗の他端と前記制御電源との間に接続された第１のPMOSFETと、
前記第２の入力電源電圧から前記第１の起動電流を生成するために、前記第２の入力電源電圧と前記負電源の負電圧出力間で動作するよう制御されたオペアンプからなる制御アンプと、を有し、
該制御アンプは、前記電流検出抵抗の他端から第１の入力電圧を得るとともに、前記第２の入力電源電圧に一端が接続される定電圧源の出力から第２の入力電圧を得て、その出力を第１のPMOSFETのゲートに入力して前記スッチング電源装置の起動時に前記第１の起動電流を得る、
ことを特徴とするスッチング電源装置の制御回路。
【請求項２】
前記定電圧源は、一端が前記第２の入力電源電圧に接続される電圧変換抵抗及び該電圧変換抵抗の他端に接続される電流源を有し、前記電圧変換抵抗の他端を出力とする請求項１記載のスイッチング電源装置の制御回路。
【請求項３】
前記起動回路は、前記第２の入力電源電圧と前記第１のPMOSFETのゲート間に接続された第２のPMOSFETを有し、
前記制御電源の電圧値が所定値を超えると、前記第２のPMOSFETをオンさせて前記第１のPMOSFETを遮断する、
ことを特徴とする請求項１または２に記載のスイッチング電源装置の制御回路。
【請求項４】
前記制御電源の電圧値が所定の閾値以上／以下かを判定するコンパレータと、
該コンパレータの出力に基づいてレベルシフトされた信号を前記第２のPMOSFETのゲートに入力させるレベル変換回路と、を更に有する、
ことを特徴とする請求項１ないし３のいずれか一項に記載のスイッチング電源装置の制御回路。
【請求項５】
前記第１のPMOSFETは、低耐圧ゲート且つ高耐圧ドレインの半導体構造を有している、ことを特徴とする請求項１記載のスイッチング電源装置の制御回路。
【請求項６】
前記制御アンプを構成するMOSFETおよび前記第２のPMOSFETは、低耐圧ゲート且つ低耐圧ドレインのデバイス構造を有し、該デバイス構造においては半導体基板とMOSFET形成部間が高耐圧ウェルで分離されている、ことを特徴とする請求項５記載のスイッチング電源装置の制御回路。
【請求項７】
前記第２のPMOSFETへの入力電圧範囲は、前記第２の入力電源電圧と前記負電源の出力電圧との範囲内である、ことを特徴とする請求項１ないし６のいずれか一項に記載のスイッチング電源装置の制御回路。
【請求項８】
請求項１ないし７のいずれかに記載のスイッチング電源装置の制御回路を含んでなる、絶縁型スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置の制御回路に関し、特に厚膜ゲートプロセスを用いることなく実現可能とする、起動電流を供給する起動スイッチを有する起動回路とその起動回路を含むスイッチング電源装置の制御回路に関する。
【背景技術】
【０００２】
従来のスイッチング電源装置の制御回路としては、例えば、下記特許文献１に記載されている電源制御用集積回路が知られている。
図５は、下記特許文献１の図１に記載されているスイッチング電源制御用集積回路の構成を示す図である。
【０００３】
図５は、スイッチング電源装置における起動電流の温度変動に起因する電源起動の所要時間の変動を電源制御用集積回路１００により抑止するものである。すなわち、
スイッチング電源装置４００の起動時には、高電圧入力端子Ｖｈに供給される高電圧入力を電源として、電源制御用集積回路１００内の電流制限素子１０４、定電流供給回路１０５を介して、電源制御用集積回路１００の電源端子Ｖｃｃに接続されたコンデンサ３０４が充電される。
【０００４】
これにより、電源制御用集積回路１００において、電源端子Ｖｃｃから電源電圧が基準電圧回路Ｂ１０３，制御回路１０１，保護回路１０２に供給され、制御回路１０１や保護回路１０２に必要な基準電圧，基準電流は、基準電圧回路Ｂ１０３から供給される。
【０００５】
なお、以下の説明では、Ｖｈ、Ｖｃｃ、Ｖｏｕｔは、端子または電圧（電源）のいずれかの意味で使用している。
図５のスイッチング電源装置４００は、スイッチング(ＳＷ)素子301のオン・オフを制御し、直流電圧Vhを、直流電圧Voutに変換するものである。
【０００６】
起動時は電流制限素子104、定電流供給回路105を介して入力電圧Vhから起動電流がコンデンサ304を充電するように流れる。コンデンサ304の充電につれて、コンデンサ304の電位が上昇してついには電源（制御電源）Vccとして制御回路101等に印加される。
【０００７】
また、補助巻線203と整流ダイオード305、コンデンサ304を構えており、ＳＷ動作が開始されると、端子Vccには入力電圧Vhに加えて補助巻線203からも電流が供給される。
図６は、下記特許文献１の図２に記載されている電源制御用集積回路の構成例を示す図である。
【０００８】
電源制御用集積回路１００内の起動回路は、図６に示す起動素子（HV−JFETl，HV−JFET2）、起動スイッチ（MO）を含む定電流供給回路105、基準電圧回路（基準電圧回路A，B、選択回路）を含む。
【０００９】
定電流供給回路105は、差動増幅器（アンプ）ＡＭＰ１、ＮチャネルMOSFET（Ｎchannel Metal-Oxide-Semiconductor Field-Effect Transistor、NMOSとも記す。） Ｍ０（起動スイッチM0）、ＡＭＰ１の入力電圧を規定する抵抗Rx, 抵抗Ryを含んで成る。
【００１０】
ＮチャネルMOSFET Ｍ０（起動スイッチM0）は、ＡＭＰ１の（−）側入力端子にドレイン側が接続され、ゲートがＡＭＰ１の出力端子に接続され、ソース側から起動電流Ｉｃｃを出力する。
【００１１】
定電流供給回路105内のアンプＡＭＰ１の電源は、起動素子HV−JFET2からの電圧Vh”とGND間の電圧が与えられ、これより起動スイッチMOのゲート電圧は最大でVh”となる。
図６に示されるように、定電流供給回路105内の起動スイッチMOは、ソース電圧でもあるVcc電圧が上昇し、最大ゲート電圧となる起動素子HV−JFETのソース電圧Vh”との電位差がしきい値を下回ると、オフしてVhからの電流供給を遮断する。
【００１２】
これにより、電源Vccは補助巻線203からの電流供給のみで維持する動作状態となり、集積回路を低消費電流化できる。
更に、特許文献１に記載の技術では、起動スイッチMOがオフするまでは、定電流供給回路105内のアンプＡＭＰ１にて起動電流が一定となるように起動スイッチMOのゲートを制御しており、起動電流は
Icc≒Vref×Rx／（Ry×Rc）・・・（式1）
で決定されている。
【００１３】
なお、式１のVrefは、選択回路107により基準電圧回路Aの出力Va（正確にはVa−Vth6）と基準電圧回路Bの出力Vb（正確にはVb＋Vbe1−Vbe2）の２つのうち高い方が選択されるようになっており、起動直後はVaが選択されて起動電流は抑えられ、Vccが上昇するとVbが選択され、所望の一定電流になるように制御される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１２−１６１１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記特許文献１の回路構成の場合、スイッチング電源仕様、起動素子HV−JFETの特性にも依るが、起動素子ソース電圧Vh’，Vh”および制御回路電源電圧Vccには例えば30Vの電圧が掛かる。
【００１６】
そのため、特許文献１には記載されていないが、起動電流を制御する起動スイッッチMOのドレイン−ソース間耐圧は30V以上が必要であると共に、ゲート・ソース間耐圧も30V以上が必要となる。ゲート・ソース間耐圧30V以上は、厚膜ゲートの製造プロセス下でのみ実現可能な回路構成であり、特許文献１に記載の従来技術の回路構成は製造プロセスが限定される。
【００１７】
本発明の課題は、スイッチング電源装置における起動スイッチおよび該起動スイッチを制御する制御回路が、コストに影響する厚膜ゲート工程を必要としない製造プロセスで製造されるスイッチング電源装置の制御回路を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するために本発明は、スイッチング制御回路でスイッチング素子を制御して直流入力電圧を直流出力電圧に変換するスッチング電源装置の制御回路において、
前記直流入力電圧を降圧して第２の入力電源電圧を生成する起動素子と、
スッチング電源装置の起動時、前記第２の入力電源電圧から第１の起動電流を生成して前記スイッチング制御回路に印加する制御電源の電圧値を制御する起動回路と、
前記起動素子の出力である前記第２の入力電源電圧を基準とする負電圧の電源電圧を生成する負電源と、を有し、
前記起動回路は、さらに、
前記第２の入力電源電圧に一端が接続された電流検出抵抗と、
該電流検出抵抗の他端と前記制御電源との間に接続された第１のPMOSFETと、
前記第２の入力電源電圧から前記第１の起動電流を生成するために、前記第２の入力電源電圧と前記負電源の負電圧出力間で動作するよう制御されたオペアンプからなる制御アンプと、を有し、
該制御アンプは、前記電流検出抵抗の他端から第１の入力電圧を得るとともに、前記第２の入力電源電圧に一端が接続される定電圧源の出力から第２の入力電圧を得て、その出力を第１のPMOSFETのゲートに入力して前記スッチング電源装置の起動時に前記第１の起動電流を得る、ことを特徴とする。
【００１９】
上記において、前記定電圧源は、一端が前記第２の入力電源電圧に接続される電圧変換抵抗及び該電圧変換抵抗の他端に接続される電流源を有し、前記電圧変換抵抗の他端を出力とする、ことを特徴とする。
【００２０】
上記において、前記起動回路は、前記第２の入力電源電圧と前記第１のPMOSFETのゲート間に接続された第２のPMOSFETを有し、
前記制御電源の電圧値が所定値を超えると、前記第２のPMOSFETをオンさせて前記第１のPMOSFETを遮断する、ことを特徴とする。
【００２１】
上記において、前記制御電源の電圧値が所定の閾値以上／以下かを判定するコンパレータと、該コンパレータの出力に基づいてレベルシフトされた信号を前記第２のPMOSFETのゲートに入力させるレベル変換回路と、を更に有する、ことを特徴とする。
【００２２】
また上記において、前記第１のPMOSFETは、低耐圧ゲート且つ高耐圧ドレインの半導体構造を有している、ことを特徴とする。
上記において、前記制御アンプを構成するMOSFETおよび前記第２のPMOSFETは、低耐圧ゲート且つ低耐圧ドレインのデバイス構造を有し、該デバイス構造においては半導体基板とMOSFET形成部間が高耐圧ウェルで分離されている、ことを特徴とする。
【００２３】
上記いずれかの記載において、前記第２のPMOSFETへの入力電圧範囲は、前記第２の入力電源電圧と前記負電源の出力電圧との範囲内である、ことを特徴とする。
本発明の絶縁型スイッチング電源は、上記いずれかに記載のスイッチング電源装置の制御回路を含んでなる、ことを特徴とする。
【発明の効果】
【００２４】
本発明のスイッチング電源装置の制御回路によれば、起動スイッチおよび該起動スイッチを制御する制御回路を低耐圧ゲートの製造プロセスで実現できるため、従来法のような、厚膜ゲート工程を有する必要がないので製造プロセスが有利になる効果を有するものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係るスッチング電源装置の制御回路の構成を示す図である。
【図２】本発明の実施形態に係る低耐圧ゲート及び低耐圧ドレインを実現する半導体構造を示す断面図である。
【図３】本発明の実施形態に係るスッチング電源装置の制御回路の動作を説明する波形図である。
【図４】本発明の実施形態に係る負電源の回路構成の一例を示す図である。
【図５】特許文献１に開示される電源制御用集積回路の構成を示す図である。
【図６】特許文献１に開示される電源制御用集積回路の具体的回路構成を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係るスッチング電源装置の制御回路の構成を示す図である。図１に示すスッチング電源装置の制御回路は、起動素子３１（U1）、負電源３２（U2）、起動回路１０、レベル変換回路３３（U3）、スイッチング素子制御回路３４（U7）、NMOSのスイッチング素子３５（MN1）、コンパレ−タ３６（U5）を有して構成される。
【００２７】
図１に示すスッチング電源装置の制御回路は、スイッチング素子制御回路３４がスイッチング素子(ＳＷ素子)３５（MN1）を制御し、直流入力電圧(第１の入力電圧)Vhを、直流出力電圧Ｖoutに変換するものである。なお、以下の説明では、Ｖｈ、Ｖｈ’、Ｖｃｃ、Ｖｏｕｔは、端子，電圧または電源名のいずれかの意味で使用するものとする。
【００２８】
ところで図１に示すスッチング電源装置は、絶縁型であって、入力側（１次側）と出力側（２次側）がトランス２０により結合されるようになっている。
NMOSのスイッチング素子(ＳＷ素子)３５のドレインは、トランス２０の１次側巻き線Lpに接続され、ソースは接地されている。ゲートは、スイッチング素子制御回路３４（U7）から供給されるスイッチング制御電圧によりオン・オフされる。
【００２９】
高電圧入力端子Ｖhを介して１次側の高電圧Ｖｈがトランス２０の１次側巻き線Lpに供給され、トランスの誘導結合によりトランス２０の２次側巻き線Lsに電圧が誘起される。
誘起された電圧は、２次側巻き線Lsに接続されるダイオードDsおよびコンデンサCoutからなる整流・平滑回路によって所定電圧の直流出力Ｖoutが取り出される。
【００３０】
同様に、トランスの誘導結合によりトランス２０の補助巻き線Laに電圧が誘起され、誘起された電圧により、補助巻き線Laに接続されるダイオードDaを介してコンデンサCvccに電流Ivcc2が供給され電源（制御電源）端子Ｖｃｃの電圧が確保できる。
【００３１】
一方、スイッチング動作が開始するまでのスッチング電源装置の起動時は、起動素子３１、起動回路１０を介して入力電圧Vh’から起動電流Ivcc1がコンデンサCvccに供給されて電源電圧Ｖｃｃが確保される。
【００３２】
起動回路１０は、ＳＷ素子３５が動作可能になるまで、直流入力電圧Vhから起動素子３１を介して得られる起動電流Ｉvcc1をスイッチング素子制御回路３４の電源Ｖｃｃに供給する。ＳＷ素子３５が動作可能になったら、高電圧の入力端子ＶhからコンデンサCvccに流れる電流Ivcc1は、起動回路１０によって遮断することができる。
【００３３】
起動素子３１（U1）は、従前同様、高耐圧JFET（高耐圧接合型電界効果トランジスタ）で構成されていて、直流電圧Vhから起動素子３１の出力であるソース電圧Vh’が生成・出力される。
【００３４】
負電源３２（U2）は、上記の起動素子３１のソース電圧Vh’から、ソース電圧Vh’に対し相対的に負電圧となる電圧Vmを生成・出力する。負電源３２（U2）の回路構成例については後述する。
【００３５】
起動回路１０には、上記の起動素子３１のソース電圧Vh’と上記の負電源３２（U2）の出力電圧Vmとの差電圧（Vh’−Vm）が印加される。
本例では、この差電圧（Vh’−Vm）を、一般的な半導体ロジック回路を動作させるのに適切な５Ｖを超えない電圧になるよう制御している。これについては後述する。
【００３６】
ここで起動回路１０の構成についてさらに説明する。
起動回路１０は、起動用スイッチであるPMOSスイッチ１１（MPl）、そのゲートを制御するオペアンプからなる制御アンプ１２（U4）、電圧変換抵抗１５（R2a）、電流源１４（Iref）、電流検出抵抗Ｒ１、イネーブルスイッチ１３（MP2）を有して構成されている。
【００３７】
PMOSスイッチ１１（MPl）は、低耐圧ゲート（例えば5V）且つ高耐圧ドレイン（例えば30V）のＰチャネルＭＯＳＦＥＴ（Ｐchannel Metal-Oxide-Semiconductor Field-Effect Transistor、PMOSとも記す。）により成る。
【００３８】
起動素子３１のソース電圧Vh’とＶｃｃ端子との間に、電流検出抵抗Ｒ１とPMOSスイッチ１１（MPl）と逆流阻止ダイオードＤ１が、直列接続されている。電流検出抵抗Ｒ１とPMOSスイッチ１１のソースが接続され、逆流阻止ダイオードＤ１のアノードとPMOSスイッチ１１（MPl）のドレインが接続される。
【００３９】
PMOSスイッチ１１（MPl）のゲートには、制御アンプ１２（U4）の出力が接続されると共に、イネーブルスイッチ１３（MP2）のドレインが接続されている。
イネーブルスイッチ１３（MP2）がオフのときPMOSスイッチ１１は導通し起動電流Ｉvcc１(第１の起動電流)が電源端子Vccに供給される。
【００４０】
このとき、PMOSスイッチ１１（MP1）のゲートには、制御アンプ１２の出力電圧Vgp1が与えられる。また、イネーブルスイッチ１３（MP2）がオンのとき、PMOSスイッチ１１（MP1）のゲートには起動素子３１のソース電圧Vh’が与えられ、PMOSスイッチ１１（MP1）はオフとなる。
【００４１】
制御アンプ１２（U4）の入力は、電流検出抵抗Rlの検出電圧Ｖ１と、電圧変換抵抗１５（R2a）と電流源１４（Iref）間の電圧Ｖ２である。イネーブルスイッチ１３（MP2）のゲートには、レベル変換回路３３（U3）の出力が入力される。
【００４２】
制御アンプ１２（U4）は、２つの入力端子間の仮想短絡により電圧Ｖ１と電圧Ｖ２とが等しくなるように動作する。また、制御アンプ１２に対する電源として、起動素子３１のソース電圧Vh’と、負電源３２（U2）の出力電圧Vmが印加され、したがって、制御アンプ１２は、上記の差電圧（Vh’−Vm）によって動作するようにされている。
【００４３】
また、イネーブルスイッチ１３（MP2）は、起動素子３１(U1)のソース電圧Vh’とPMOSスイッチ１１のゲートとの間に設けられる。イネーブルスイッチ１３（MP2）のソースが起動素子３１のソース電圧Vh’に接続され、イネーブルスイッチ１３（MP2）のドレインがPMOSスイッチ１１（MP1）のゲートに接続される。イネーブルスイッチ１３（MP2）のゲートには、レベル変換回路３３(U3)の出力ENB_SFTが入力される。
【００４４】
図１に示すスッチング電源装置の制御回路は、起動素子３１のソース電圧Vh’を基準とする負電圧（基準となる電圧Vh’に対して相対的に負となる電圧）出力Vm（例えば、Vm＝Vh’−5V）の負電源３２（U2）を備えている。したがって、起動回路１０は、起動素子ソース電圧Vh’と負電源出力電圧Vm間に接続されて動作するような回路構成になっている。
【００４５】
例えば、起動素子ソース電圧Vh’が30Ｖ程度であった場合には、負電源出力電圧Vmは、上記したように、Vm＝Vh’-5Vとなるように設定されているので、Vm＝Vh’-5V＝25Ｖとなり、起動回路１０には、差電圧(Vh’−Vm＝5Ｖ)が印加されることになる。
【００４６】
負電源３２（U2）の内部には、当業者に周知のバンドギャップ回路が備えられており、入力直流電圧Vhが上昇すると、起動素子ソース電圧Vh’を電源とする負電源３２のバンドギャップ回路出力が立ち上り、このバンドギャップ回路出力によって、電圧Vh’を基準とする負の基準電圧（Vh’−2．5V）が出力される。そして、この負の基準電圧に基づき、負電源３２から電圧Vh’を基準とする（Vh’−5V）の電圧が生成・出力される。負電源３２の回路構成例については、図４で詳しく説明する。
【００４７】
図１に示すスッチング電源装置の制御回路は、更に、制御電源Vccの電圧が閾値以上か否かを判定するコンパレ−タ３６（U5）と、コンパレ−タ３６の出力レベルを (Vh’〜Vm)の電圧範囲の信号に変換して、イネーブルスイッ１３（MP2）のゲートへの入力信号とするレベル変換回路３３（U3）を有している。
【００４８】
コンパレ−タ３６（U5）は、図示のとおりヒステリシスコンパレータであり、比較用基準電源電圧としてV4h、V4lが設けられている。
コンパレ−タ３６（U5）は、分圧抵抗R3a、R3bによるVccの分圧電圧Ｖ３が、V4hを越えると出力が‘High’(Ｈ)に切り替わり、分圧電圧Ｖ３が、V4lを下回ると出力が‘Low’(Ｌ)に切り替わる。
【００４９】
コンパレ−タ３６（U5）の出力ENは、図示のＮＯＴ回路３７で反転され、図示の信号ENBとなってレベル変換回路３３（U３）に入力される。
レベル変換回路３３（U３）は、入力信号ENBが（0−Vdd間）のロジック信号から(Vm−Vh’間)のロジック信号に電位変換(レベルシフト)して出力する。レベル変換回路３３（U３）の出力信号の信号名“ENB_SFT”の“_SFT”はそのことを明示しており、出力信号“ENB_SFT”がイネーブルスイッ１３（MP2）のゲートに入力される。
【００５０】
図１に示すスッチング電源装置の制御回路の起動直後は、コンパレータ３６（U5）の出力は”Low”（Ｌ）となり、これより負電源による差電圧で動作するレベル変換回路３３（U3）の出力は“High”（Ｈ）となるので、イネーブルスイッチ１３（MP2）はオフし、起動用PMOSスイッチ１１（MP1）のゲートは制御アンプ１２（U4）の出力により制御される。
【００５１】
制御アンプ１２は電圧(Vh’〜Vm)の範囲で動作するため、PMOSスイッチ１１（MP1）のVgs（ゲート・ソース間電圧）は(Vh’-Vm)以下の電圧しか印加されない。このためPMOSスイッチ１１（MP1）は低耐圧ゲートであって構わない。換言すれば、MOSFETのゲート耐圧を高耐圧化する製造プロセスを必要としない。
【００５２】
制御アンプ１２（U4）は、電流検出抵抗Ｒ１、PMOSスイッチ１１に流れる電流Ｉvcc1を制限する目的で、“Vh’−V1”が“Vh’−V2”に等しくなるように制御する。電流Ｉvcc1の制限値は、電流検出抵抗Ｒ１，電圧変換抵抗１５(R2a)の抵抗値と、電流源１４の電流値Irefで決められる。すなわち、図１の回路構成では、
Vh’−V2 ＝ R2a×Iref
となる。この値は固定であり、定電流Irefが流れる電圧変換抵抗１５(R2a)は、定電圧源として機能する。
【００５３】
一方、Vh’−V1 ＝ R1×Ivcc1となり、制御アンプ１２（U4）の２つの入力電圧の仮想短絡により、“Vh’−V1”＝“Vh’−V2”であるから、
Ivcc1＝（R2a/R1）×Iref
となる。このようにして、起動電流Ivcc1を一定値に制御する。
【００５４】
ところで、低耐圧ゲートとは、ゲート・ソース間の耐圧が低いことを表しており、また“高耐圧ドレインのPMOS”とは、PMOSのソース・ドレイン間の耐圧が高いことを表している。
【００５５】
ソース・ドレイン間の耐圧向上のために、ＩＣ技術分野では、Double Diffusion（二重拡散）を行って形成されるDMOS (Double-Diffused MOSFET)により、ソース・ドレインと基板間の耐圧を高める手法がしばしば採用される。
【００５６】
一方、ゲート・ソース間の耐圧はゲート酸化膜の厚さが効くため、DMOSといえどもゲート酸化膜を厚くしないと、ゲート・ソース間の耐圧を上げることは出来ない。
このため、従来法では、ソース・ドレイン間の耐圧を上げるために、Double Diffusion（二重拡散）の技術を使い、更にゲート・ソース間の耐圧を上げるためにゲート酸化膜厚を２種類にする工程が必要であった。これにより工程が複雑化して、コストに悪影響を与えていた。
【００５７】
これに対して、本発明のPMOSスイッチ１１（MP1）においては、上述したようにゲート・ソース間の耐圧を上げる必要がないため、PMOSスイッチ１１（MP1）の製造に関してゲート酸化膜を厚くする工程が不要になるという効果が得られる。
【００５８】
また上述したように、制御アンプ１２（U4）、イネーブルスイッチ１３（MP2）、レベル変換回路３３（U3）は、ゲート耐圧、ドレイン耐圧ともに低耐圧のMOSFETで構成することができる。また、これから説明する図２に示すように、半導体基板とこれらのMOSFETの形成部は、Vh’電圧が掛かってもそれに耐える高耐圧(HV)のWELLで分離されている。
【００５９】
また、負電源３２（U2）を構成するMOSFETも、高耐圧ゲートを必要としない回路構成とすることができる。
ここで、図２について説明する。
【００６０】
図２は、本発明の実施形態に係る低耐圧ゲート及び低耐圧ドレインを実現する半導体構造を示す断面図である。
本発明の実施形態では、起動回路１０の構成要素である制御アンプ１２（U4）及びイネーブルスイッチ１３（MP2）、並びに、構成要素外のレベル変換回路３３（U3）について、製造プロセスを有利化するために低耐圧ゲート及び低耐圧ドレインのMOSFETにしたことを示す半導体構造の断面図である。
【００６１】
これらを一括りにすれば低耐圧デバイスであるが、これを実現するには図２に示すように、Si基板とMOSFET形成部は、Vh’電圧が掛かってもそれに耐える高耐圧(HV)のWELL（HV-Nwell：高耐圧のｎ型ウェル領域）で分離する。低耐圧デバイスは、ここでは低耐圧ゲート且つ低耐圧ドレインのデバイスを意味している。
【００６２】
通常、半導体の製造プロセスでは、一つのSi基板（本例ではPsub（ｐ基板））上に低耐圧デバイスも、高耐圧デバイスも形成できる。そしてPsub（ｐ基板）は一般的にはGND電位に接続される。
【００６３】
図２の半導体断面構造において、図１のイネーブルスイッチ１３（MP2）のPMOSFETは、例えばNwell（ｎウェル）で囲われた構造において実現される。
イネーブルスイッチ１３（MP2）のソース端子（図２のNwell内の一方のP+に相当）は図１に示すように電源Vh’に接続されており、このVh’電位は例えば30Vまで上がる。即ちソース端子とGND端子（Psub）間は30Vの耐圧が必要である。
【００６４】
この場合に、イネーブルスイッチ１３（MP2）の構造にHV-Nwellが無ければ、Nwell-Psub間耐圧は低い（例えば20V程度）のためにリークが発生し、PMOSとして機能しなくなる。
それを避けるために図２に示す構造のように、Psub（GND）との間に耐圧が高いHV-Nwellを形成することで、HV-NwellとPsub間耐圧をVh’まで上げてもリークが起こらないようにしている。
【００６５】
蛇足ながら、PMOSスイッチ１１（MPl）に関しては、低耐圧ゲート且つ高耐圧ドレインのPMOS構造で良いため、一般的な製造プロセスで実現でき、そのために図２のような断面図を示さなくても理解可能であろう。
【００６６】
一方、低耐圧デバイスのMOSFETについては、一般的なCMOSではHV-NWELLが無いが、本発明の実施形態における使われ方の場合には、Psubに対する耐圧が必要になるため、図２に示すようなHV-NWELLで分離された低耐圧MOSFET構造である必要がある。
【００６７】
図３は、本発明の実施形態に係るスッチング電源装置の制御回路の動作を説明する波形図である。図３において、（ａ）は、制御回路用電源電圧Vcc、（ｂ）は、コンパレータ３６（U5）の出力EN、（ｃ）は起動回路１０を流れる定電流(第１の起動電流)Ivcc1、（ｄ）は一次側補助巻線Laから供給される電流(第２の起動電流)Ivcc2、の各波形を示している。なお、各グラフの横軸は共通の時間（Time）である。
【００６８】
図３（ａ）の縦軸となるVccについて、図示例では、２つの基準電圧V4h’、V4l’が設定されている。この２種類の基準電圧V4h’、V4l’は、上記コンパレ−タ３６（U5）の比較用基準電圧V4h、V4lに対応するものである。
【００６９】
つまり、電圧Vccが基準電圧V4h’を越えるときには、これに対応して上記した分圧抵抗R3a、R3bによるVccの分圧電圧Ｖ３が比較用基準電圧V4hを越える関係にある。
同様に、電圧Vccが基準電圧V4l’を下回るときには、これに対応して上記した分圧抵抗R3a、R3bによるVccの分圧電圧Ｖ３が比較用基準電圧V4lを下回る関係にある。
【００７０】
図１に示す構成の場合、各基準電圧V4h’、V4l’、V4h、V4lは、下記の関係となる。
V4h’=R3b/(R3a+R3b)×V4h、V4l’=R3b/(R3a+R3b)×V4l
図３（ａ）に示すように時間経過に伴い電圧Vccが上昇しVswth電位以上になると、スイッチング素子３５（MN1）のスイッチング動作（ＳＷ動作）が開始され、電源端子Vccには補助巻線Laから電流（Ivcc2）の供給を受ける。
【００７１】
電圧Vccが基準電圧V4h’を超えると、図３（ｂ）に示すようにコンパレータ３６（U5）の出力ENは“High”となり、これより、イネーブルスイッチ１３（MP2）はオン、起動用PMOSスイッチ１１（MPl）はオフとなる。
【００７２】
これによりスイッチング素子３５（MN1）のＳＷ動作の開始後に、電源端子Vccへの電流供給を補助巻線Laからのみにできる（図３（ｃ），図３（ｄ）参照）。
その後に、補助巻線Laからの電流供給Ivcc2が不足し、Vcc電圧が低下して基準電圧V4l’を下回った場合は、再びコンパレータ３６（U5）の出力ENは“Low”となり、イネーブルスイッチ１３（MP2）がオフすることで、起動用PMOSスイッチ１１（MP1）はオンとなり、これにより電源Vh’から起動電流Ivcc1が供給されて電源端子Vccを上昇させる。
【００７３】
なお、電圧Vccが上昇すると、スイッチング素子制御回路３４がNMOSのスイッチング素子３５（MN1）への制御動作を開始する。スイッチング素子制御回路３４は、NMOSのスイッチング素子３５（MN1）のオン・オフを行わせて、トランス２０を介して２次側にエネルギーを供給する。
【００７４】
その際、トランス２０の一次側補助巻線Laにもエネルギーが供給され、NMOSのスイッチング素子３５（MN1）がオフの場合に、２次側および一次側補助巻線はアクティブ状態になり、一次側補助巻線に電流Ivcc2(第２の起動電流)が流れる。電流Ivcc2はコンデンサCaとともにコンデンサCvccも充電するので、電圧Vccは上昇することになる。
【００７５】
図４は、本発明の実施形態に係る負電源の回路構成の一例を示す図である。なお負電源自体は、基準となる電圧から電圧降下させた電圧を生成する回路であり、既存の回路技術で種々実現可能であって、図４はその一例を示すものにすぎない。
【００７６】
図４におけるVh’，Vm は、図１のVh’，Vmと同じものである。図１に示す負電源３２は、ここでは、低耐圧回路用電源(VDD)生成部４１、基準電圧(Vref)生成部４２、負電圧(Vh’-V1)生成部４３、負電源電圧(Vm= Vh’-V2）生成部４４から成り、入力電圧Vh’に基づいて出力電圧Vmを生成・出力する。
【００７７】
低耐圧回路用電源(VDD)生成部４１は、入力電圧Vh’から低圧の電源電圧VDDを生成する。低耐圧回路用電源(VDD)生成部４１は、直列接続された複数のダイオード（ダイオード群４１ａ）、ＮチャネルＭＯＳＦＥＴ４１ｂ、定電流源４１ｃ，４１ｄから成る。
【００７８】
直列接続されたダイオード群４１ａと定電流源４１ｃにより入力電圧Vh’を分圧して、ＮチャネルＭＯＳＦＥＴ４１ｂのゲートに入力させる。
直列接続されたダイオード群４１ａとＮチャネルＭＯＳＦＥＴ４１ｂは、低圧の電源電圧VDDを生成するための構成であり、ダイオード群４１ａのダイオードの数をnとすると、
VDD≒（n×ダイオードの順方向電圧−ＮチャネルＭＯＳＦＥＴ４１ｂのゲート・ソース間閾値電圧）となる。
【００７９】
なお、VDDを生成するＮチャネルＭＯＳＦＥＴ４１ｂは、ソースフォロワ回路を構成している。
基準電圧(Vref)生成部４２は、上記電源電圧VDDから基準電圧Vrefを生成する。基準電圧(Vref)生成部４２は、いわゆるバンドギャップリファレンス回路であり、当業者に良く知られている回路なので、特に詳細には説明しない。
【００８０】
つぎに、負電圧（Vh’−V1）生成部４３は、上記Vh’と接地間に直列接続された抵抗Ｒ１２、ＮチャネルＭＯＳＦＥＴ４３ｂ及び抵抗Ｒ１１と、オペアンプ４３ａを有する。
オペアンプ４３ａは、上記VDDを電源とし、その出力は上記ＮチャネルＭＯＳＦＥＴ４３ｂのゲートに入力される。
【００８１】
オペアンプ４３ａの入力は、上記基準電圧Vrefと、抵抗Ｒ１１の両端間の電圧である。
オペアンプの仮想短絡により、抵抗Ｒ１１には電圧Vrefが印加されてI=Vref/R11の電流が流れる。この電流Ｉが抵抗Ｒ１２にそのまま流れるので、抵抗Ｒ１２による電圧ドロップＶ１は、
V1=I・R12= Vref・R12/R11
となる。
【００８２】
最後に、負電源電圧(Vm）生成部４４では、図示の抵抗Ｒ１３＋Ｒ１４によって電圧ドロップV2が生じるので、Vm＝Vh’−V2である。
ここで、負電源電圧（Vm=Vh’-V2）を生成する負電源電圧生成部４４における図示のＭＯＳＦＥＴ４４ａ〜４４ｅから成る回路は、オペアンプを構成している。
【００８３】
このオペアンプの一方の入力が電圧“Vh’−V1”となり、他方の入力が図示の抵抗Ｒ１３と抵抗Ｒ１４の接続点の電圧Ｖｐとなって、オペアンプの出力はVmとなる。
ＭＯＳＦＥＴ４４ａ〜４４ｅから成るオペアンプの仮想短絡により、Ｒ１３とＲ１４の接続点の電圧Ｖｐは、“Vh’-V1”に等しくなる。
【００８４】
すなわち、抵抗Ｒ１３による電圧ドロップはＶ１に等しくなる。これにより抵抗Ｒ１３＋抵抗Ｒ１４による電圧ドロップＶ２は、以下の式のように表される。
V2=V1・(R13+R14)/R13= (Vref・R12/R11)・(R13+R14)/R13
= Vref・R12・(R13+R14)／(R11・R13）
一方、Vm＝Vh’−V2であり、上記した例にしたがって、負電源出力電圧Vmが、Vm＝Vh’-５Vとなるように設定されていることを思い出せば、V2=5（Ｖ）となる。すなわち、上記V2が5（Ｖ）になるように各抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４、および、Vrefの値を設定することにより、負電源３２を実現することができる。
【００８５】
なお図４において、大きな丸で囲んだＭＯＳＦＥＴ記号は、ソース・ドレイン間が高耐圧のＭＯＳＦＥＴであることを表示するものである。但し、ゲートは低耐圧ゲートである。
【００８６】
以上説明したように、本発明によれば、起動スイッチ（PMOSスイッチ１１（MPl））および該起動スイッチを制御する制御回路（制御アンプ１２（U4）、イネーブルスイッチ１３（MP2）、レベル変換回路３３（U3））を、低耐圧ゲートプロセスで実現できるため、従来法のような厚膜ゲート工程を有する必要がないので製造プロセスが有利になる効果を持つ。
【符号の説明】
【００８７】
１０  起動回路
１１  PMOSスイッチ（MPl）
１２  制御アンプ（U4）
１３  イネーブルスイッチ（MP2）
１４  電流源（Iref）
１５  電圧変換抵抗(R2a)
２０  トランス
３１  起動素子(U1)
３２  負電源(U2)
３３  レベル変換回路(U3)
３４  スイッチング素子制御回路(U7)
３５  スイッチング素子(ＳＷ素子)（MN1）
３６  コンパレ−タ(U5)
３７  ＮＯＴ回路
４１  低耐圧回路用電源(VDD)生成部
４２  基準電圧(Vref)生成部
４３  負電圧(Vh’-V1)生成部
４４  負電源電圧(Vm)生成部
Ｒ１  電流検出抵抗
Ｄ１  逆流阻止ダイオード
R3a，R3b  分圧抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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