(57)【要約】【課題】動作速度を向上することができるフリップフロップ回路および半導体集積回路装置の提供を図る。【解決手段】クロックＣＬＫに基づいて、データＤを取り込むデータ取り込み回路１と、前記クロックに基づいて、前記データ取り込み回路の出力(Ｄ３、Ｑ)を保持するデータ保持回路２と、前記クロックに基づいて、前記データ取り込み回路の出力と前記データ保持回路の接続を制御するタイミング制御回路３と、を有し、前記タイミング制御回路は、前記データ取り込み回路が前記クロックに基づいて新たなデータを取り込むとき、前記データ取り込み回路の出力と前記データ保持回路の接続を一時的に遮断するように制御する。【選択図】図６
2018042217.tif 000002
【特許請求の範囲】
【請求項１】
クロックに基づいて、データを取り込むデータ取り込み回路と、
前記クロックに基づいて、前記データ取り込み回路の出力を保持するデータ保持回路と、
前記クロックに基づいて、前記データ取り込み回路の出力と前記データ保持回路の接続を制御するタイミング制御回路と、を有し、
前記タイミング制御回路は、前記データ取り込み回路が前記クロックに基づいて新たなデータを取り込むとき、前記データ取り込み回路の出力と前記データ保持回路の接続を一時的に遮断するように制御する、
ことを特徴とするフリップフロップ回路。
【請求項２】
前記タイミング制御回路による前記データ取り込み回路の出力と前記データ保持回路の接続の一時的な遮断は、前記クロックを遅延した信号に基づいて行われる、
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記データ保持回路は、
第１データを駆動する第１回路と、
前記第１データの直前の第２データを保持する第２回路と、を有し、
前記第１回路および前記第２回路は、同じノードの電位を駆動し、
前記タイミング制御回路は、
前記第２回路と電源線の間に設けられたスイッチ素子の接続を制御する、
ことを特徴とする請求項１または請求項２に記載のフリップフロップ回路。
【請求項４】
前記データ取り込み回路は、
第１電源線と第２電源線の間に直列に設けられ、データをゲートで受け取る第１導電型の第１トランジスタおよび前記第１導電型とは異なる第２導電型の第２トランジスタ、並びに、前記第１トランジスタおよび前記第２トランジスタの間に接続され，前記クロックをゲートで受け取る前記第２導電型の第３トランジスタと、
前記クロックを遅延するクロック遅延回路と、
前記クロック遅延回路で遅延された前記クロックを受け取り、前記第１電源線と、前記第１および第３トランジスタが接続された第１ノードの間に設けられた前記第１導電型の第４トランジスタと、
前記第１電源線と前記第２電源線の間に直列に設けられ、前記クロックをゲートで受け取る前記第１導電型の第５トランジスタおよび前記第２導電型の第６トランジスタ、並びに、前記第５トランジスタおよび前記第６トランジスタの間に接続され，前記第１ノードの信号をゲートで受け取る前記第１導電型の第７トランジスタと、を有する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のフリップフロップ回路。
【請求項５】
前記データ保持回路は、
前記第６および第７トランジスタが接続された第２ノードの信号を保持する第１データ保持部、および、前記第１データ保持部の出力である第３ノードの信号を保持する第２データ保持部を有し、
前記第１データ保持部は、
前記第１電源線と前記第２電源線の間に直列に設けられ、前記第２ノードの信号をゲートで受け取る前記第１導電型の第８トランジスタおよび前記第２導電型の第９トランジスタ、並びに、前記第８トランジスタおよび前記第９トランジスタの間に接続され，前記クロックをゲートで受け取る前記第1導電型の第１０トランジスタと、
前記第３ノードの信号をゲートで受け取る前記第１導電型の第１１トランジスタおよび前記第２導電型の第１２トランジスタと、を有し、
前記第２データ保持部は、
前記第１電源線と前記第２電源線の間に直列に設けられ、前記第３ノードの信号をゲートで受け取る前記第１導電型の第１３トランジスタおよび前記第２導電型の第１４トランジスタと、
前記第１３および第１４トランジスタが接続された第４ノードの信号をゲートで受け取る前記第１導電型の第１５トランジスタおよび前記第２導電型の第１６トランジスタと、を有する、
ことを特徴とする請求項４に記載のフリップフロップ回路。
【請求項６】
前記タイミング制御回路は、
前記第１電源線と前記第１１トランジスタの間に接続された前記第１導電型の第１７トランジスタ、並びに、
前記第１電源線と前記第１５トランジスタの間に接続された前記第１導電型の第１８トランジスタの接続を制御する、
ことを特徴とする請求項５に記載のフリップフロップ回路。
【請求項７】
前記タイミング制御回路は、前記クロック遅延回路が兼用され、
前記第１７トランジスタは、前記クロック遅延回路における偶数段のインバータの出力で、第１遅延を有する信号により制御され、
前記第１８トランジスタは、前記クロック遅延回路における奇数段のインバータの出力で、前記第１遅延よりも短い第２遅延を有する信号により制御される、
ことを特徴とする請求項６に記載のフリップフロップ回路。
【請求項８】
前記第１導電型のトランジスタは、ｐ型有機トランジスタであり、
前記第２導電型のトランジスタは、ｎ型有機トランジスタである、
ことを特徴とする請求項４乃至請求項７のいずれか１項に記載のフリップフロップ回路。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載のフリップフロップ回路を有する、
ことを特徴とする半導体集積回路装置。
【請求項１０】
前記半導体集積回路装置は、ＲＦＩＤである、
ことを特徴とする請求項９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路および半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、低消費電力で動作する有機半導体電界効果トランジスタ(有機半導体ＦＥＴ(Field Effect Transistor)：有機トランジスタ)が研究・開発され、その適用対象として、例えば、ＲＦＩＤ(Radio Frequency IDentification)が注目されている。ここで、ＲＦＩＤには、例えば、ＩＳＯ１４４４３やＩＳＯ１５６９３などの規格による２０〜１００ｋｂ／ｓ程度の動作速度が求められている。
【０００３】
しかしながら、有機トランジスタにおいて、ｐチャネル型(ｐ型)トランジスタとｎ型トランジスタでは、電流駆動力に大きな差がある(ｐ型トランジスタ＞＞ｎ型トランジスタ)。そのため、従来型のフリップフロップ回路では、動作速度が非常に遅くなり、ＲＦＩＤとして有機トランジスタを適用することが難しく、その実現には、有機プロセスの性能を最大限に引き出す回路設計が求められる。
【０００４】
ところで、従来、フリップフロップ回路としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１７３４６５号公報
【特許文献２】特開２００６−２０３４７９号公報
【特許文献３】米国特許第７５８３１２３号明細書
【非特許文献】
【０００６】
【非特許文献１】H. Partovi et al., "Flow-Through Latch and Edge-Triggered Flip-flop Hybrid Elements," ISSCC Dig. Tech. Papers, pp.138-139, Feb. 1996
【非特許文献２】V. Fiore et al., "A 13.56 MHz RFID Tag with Active Envelope Detection in an Organic Complementary TFT Technology," ISSCC Dig. Tech. Papers, pp.492-494, Feb. 2014
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したように、低消費電力の有機トランジスタをＲＦＩＤ(半導体集積回路装置)に適用するには、新たな回路設計に基づいたフリップフロップ回路が求められている。また、ｐ型トランジスタとｎ型トランジスタの電流駆動力の差に起因したフリップフロップ回路の問題は、有機トランジスタに限られたものではない。
【０００８】
例えば、ＭＯＳ(Metal Oxide Semiconductor)ＦＥＴ等の無機トランジスタにおいても、ｐ(チャネル型)ＭＯＳトランジスタとｎＭＯＳトランジスタでは、電流駆動力に差がある(ｐＭＯＳトランジスタ＜ｎＭＯＳトランジスタ)。そのため、後に詳述する本実施形態のフリップフロップ回路は、有機トランジスタ以外のトランジスタで形成されたものであっても、動作速度の向上が期待できる。
【０００９】
すなわち、本実施形態に係るフリップフロップ回路(半導体集積回路装置)は、有機トランジスタを用いたＲＦＩＤに限定されるものではなく、他の様々な半導体集積回路装置に対しても適用することができる。さらに、本実施形態に係るフリップフロップ回路は、有機トランジスタで形成されたものに限定されず、ＭＯＳトランジスタ等の他のトランジスタを用いたフリップフロップ回路であってもよい。
【課題を解決するための手段】
【００１０】
一実施形態によれば、クロックに基づいて、データを取り込むデータ取り込み回路と、前記クロックに基づいて、前記データ取り込み回路の出力を保持するデータ保持回路と、タイミング制御回路と、を有するフリップフロップ回路が提供される。
【００１１】
前記タイミング制御回路は、前記クロックに基づいて、前記データ取り込み回路の出力と前記データ保持回路の接続を制御する。前記タイミング制御回路は、前記データ取り込み回路が前記クロックに基づいて新たなデータを取り込むとき、前記データ取り込み回路の出力と前記データ保持回路の接続を一時的に遮断するように制御する。
【発明の効果】
【００１２】
開示のフリップフロップ回路および半導体集積回路装置は、動作速度を向上することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、シリコントランジスタおよび有機トランジスタを比較して説明するための図である。
【図２】図２は、フリップフロップ回路の第１例を示す回路図である。
【図３】図３は、フリップフロップ回路の第２例を示す回路図である。
【図４】図４は、フリップフロップ回路の第３例を示す回路図である。
【図５】図５は、上述した第１例〜第３例のフリップフロップ回路を概略的に説明するための図である。
【図６】図６は、本実施形態に係るフリップフロップ回路を概略的に説明するための図である。
【図７】図７は、フリップフロップ回路の第１実施例を示す回路図である。
【図８】図８は、図７に示すフリップフロップ回路の動作を説明するための図である。
【図９】図９は、フリップフロップ回路の第２実施例を示す回路図である。
【図１０】図１０は、フリップフロップ回路の第３実施例を示す回路図である。
【図１１】図１１は、フリップフロップ回路の第４実施例を示す回路図である。
【図１２】図１２は、図１１に示すフリップフロップ回路による動作シミュレーション結果を説明するための図である。
【発明を実施するための形態】
【００１４】
まず、フリップフロップ回路および半導体集積回路装置の実施例を詳述する前に、シリコントランジスタと有機トランジスタの違い、並びに、フリップフロップ回路の例およびその課題を、図１〜図５を参照して説明する。
【００１５】
図１は、シリコントランジスタおよび有機トランジスタを比較して説明するための図である。ここで、図１(a)および図１(b)は、シリコントランジスタ(ＭＯＳＦＥＴ)を示し、図１(a)は、シリコントランジスタの構造を模式的に示す断面図であり、図１(b)は、その等化回路図である。また、図１(c)および図１(d)は、有機トランジスタ(有機半導体ＦＥＴ)を示し、図１(c)は、有機トランジスタの構造を模式的に示す断面図であり、図１(d)は、その等化回路図である。
【００１６】
図１(a)に示されるように、ＭＯＳトランジスタ(シリコントランジスタ)は、例えば、セルフアライメント(自動整合)技術を利用して製造することができ、例えば、ソースおよびドレイン領域と、ゲート領域が重なり合う面積を小さくすることが可能である。さらに、配線幅(設計ルール)も微細なため、図１(b)の等化回路図に示されるように、ゲートとソース間、および、ゲートとドレイン間の寄生容量(ゲート容量)を小さくすることができる。
【００１７】
これに対して、図１(c)に示されるように、有機トランジスタでは、セルフアライメント技術を利用することが難しく、アライメントマージンが大きくなり、ゲートとソース間、および、ゲートとドレイン間の寄生容量が大きくなる。また、配線幅も広いため、図１(c)の等化回路図に示されるように、ゲートとソース間、および、ゲートとドレイン間の寄生容量も大きくなる。
さらに、有機トランジスタでは、ｐ型トランジスタとｎ型トランジスタの閾値電圧(Ｖth)の違い(例えば、ｐ型トランジスタのＶthは低く、ｎ型トランジスタのＶthは高い)やｐ型とｎ型トランジスタの電流駆動力の違い(ｐ型＞＞ｎ型)といった問題がある。また、有機トランジスタでは、異なるノード間のクロストークが大きい、或いは、リークによりフローティングノードに蓄積されたデータが破壊され易いといった問題も知られている。
【００１８】
しかしながら、有機トランジスタは、低消費電力で動作することができ、また、近年では、動作速度も向上しているため、ＲＦＩＤ等に対する適用が注目されている。なお、本実施形態に係るフリップフロップ回路(半導体集積回路装置)は、有機トランジスタを用いたＲＦＩＤに限定されず、様々な半導体集積回路装置に対して幅広く適用することができる。さらに、本実施形態に係るフリップフロップ回路は、有機トランジスタで形成されたものに限定されず、ＭＯＳトランジスタ等の他のトランジスタを用いることもできるのは、前述した通りである。
【００１９】
図２は、フリップフロップ回路の一例を示す回路図である。なお、図２に示すフリップフロップ回路は、クロックＣＬＫが低レベル『Ｌ』から高レベル『Ｈ』に立ち上がるタイミングで、データＤを取り込むようになっている。
【００２０】
図２に示されるように、フリップフロップ回路は、ｐＭＯＳトランジスタＴp11〜Ｔp17およびｎＭＯＳトランジスタＴn11〜Ｔn20を有する。トランジスタＴp11およびＴn11のゲートには、データＤが入力され、トランジスタＴp12，Ｔp13，Ｔn14，Ｔn15およびＴn19のゲートには、クロックＣＬＫが入力されている。なお、トランジスタＴn12のゲートには、クロック遅延回路(インバータＩ11，Ｉ12)を介したクロックＣＬＫが入力されている。
【００２１】
トランジスタＴn13のゲートには、トランジスタＴp12，Ｔn11およびＴn12の共通接続ノードＮ１の信号Ｄ１が入力されている。また、トランジスタＴp14およびＴn16のゲート、並びに、トランジスタＴp16およびＴn18の接続ノードには、トランジスタＴp13とＴn13の接続ノードＮ２の信号Ｄ２が入力されている。さらに、トランジスタＴp15およびＴn17のゲート(インバータの入力)には、トランジスタＴp14とＴn15の接続ノードＮ３の信号Ｄ３が入力され、トランジスタＴp15およびＴn17の接続ノードＮ４(インバータの出力)からは、データＱが出力される。
【００２２】
ここで、クロックＣＬＫが『Ｌ』の期間、トランジスタＴp12およびＴp13がオンし、トランジスタＴn15およびＴn19がオフする。このとき、入力データＤが『Ｌ』ならば、ノードＮ１は『Ｈ』になってＴn13はオンするが、Ｔn14がオフでＴp13がオンなので、ノードＮ２は『Ｈ』になる。これにより、Ｔp14がオフしてＴn16はオンするが、Ｔn15がオフしているので、ノードＮ３はフローティング状態になる。また、入力データＤが『Ｈ』ならば、ノードＮ１は『Ｌ』になってＴn13がオフし、Ｔp13がオンなので、ノードＮ２は『Ｈ』になる。これにより、Ｔp14がオフしてＴn16はオンするが、Ｔn15がオフしているので、ノードＮ３はフローティング状態になる。すなわち、クロックＣＬＫが低レベル『Ｌ』の期間、ノードＮ３はフローティング状態になる。
【００２３】
一方、クロックＣＬＫが『Ｈ』の期間、トランジスタＴp12およびＴp13がオフし、トランジスタＴn15およびＴn19がオンする。また、トランジスタＴn12は、クロックＣＬＫが『Ｌ』から『Ｈ』になると、インバータＩ11，Ｉ12(クロック遅延回路)による遅延時間の後、オフからオンに変化する。このとき、入力データＤが『Ｌ』ならば、ノードＮ１はフローティング状態になるが、クロック遅延回路(Ｉ11，Ｉ12)による遅延時間の後『Ｌ』に変化する。また、入力データＤが『Ｈ』ならば、ノードＮ１は『Ｌ』になる。
【００２４】
図２に示すフリップフロップ回路において、ＣＬＫが『Ｌ』で、Ｎ２のデータ(第１データ)Ｄ２と、Ｎ３のデータ(第２データ)Ｄ３が両方とも『Ｈ』で、ＣＬＫが『Ｈ』になったとき、Ｎ２よりもＮ３が先に変化しないと、レーシングが生じる虞がある。ここで、第２データは、第１データの直前のデータ(直前のクロックで取り込まれたデータ)を表す。
【００２５】
すなわち、ノードＮ２のデータＤ２が『Ｈ』になったとき、オン状態のトランジスタＴn15，Ｔn16により十分な電荷を引き抜いて(電流Ｉt11を流して)、ノードＮ３のデータＤ３を『Ｌ』にしないと、誤ったデータを出力する虞がある。また、ノードＮ３のデータＤ３が『Ｈ』だと、オン状態のトランジスタＴn18，Ｔn19により電荷が引き抜かれて(電流Ｉt12が流れて)、ノードＮ２のデータＤ２が『Ｌ』になる虞がある。ここで、データＤ２およびＤ３は、トランジスタＴp14，Ｔn16およびＴp16，Ｔn18(交差接続された２つのインバータ：キーパー回路)の入出力となっており、通常、キーパー回路のトランジスタサイズを小さくすることにより、問題を回避している。或いは、上述したようなレーシングが生じる虞がある場合、誤動作を避けるために動作速度を犠牲にして、すなわち、それなりの遅延時間を設けてフリップフロップ回路を設計する。
【００２６】
図３は、フリップフロップ回路の第２例を示す回路図であり、図２に示す第１例のフリップフロップ回路の極性を反転したものである。すなわち、図３に示すフリップフロップ回路におけるｎ型トランジスタＴn31〜Ｔn37およびｐ型トランジスタＴp31〜Ｔp40は、図２に示すフリップフロップ回路におけるｐＭＯＳトランジスタＴp11〜Ｔp17およびｎＭＯＳトランジスタＴn11〜Ｔn20に相当する。なお、図３に示すフリップフロップ回路は、クロックＣＬＫが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がるタイミングで、データＤを取り込むようになっている。
【００２７】
ところで、例えば、有機トランジスタを使用したフリップフロップ回路を考えた場合、図２に示すフリップフロップ回路では、ｎＭＯＳトランジスタ(ｎ型トランジスタ)が二段積みとなるため好ましくない。すなわち、現状の有機トランジスタでは、ｎ型トランジスタの電流駆動力は、ｐ型トランジスタのものよりも大きく劣るため、ｎ型ではなくｐ型トランジスタを二段積みした方が動作性能を確保することができる。
【００２８】
しかしながら、図３に示すフリップフロップ回路においても、図２を参照して説明したノードＮ２およびＮ３のデータＤ２およびＤ３レーシングの問題(電流Ｉt31，Ｉt32)がある。なお、有機トランジスタでは、ｐ型トランジスタとｎ型トランジスタの閾値電圧(Ｖth)の違いが大きく、トランジスタのサイズを変化させて調整するのは難しい。さらに、有機トランジスタでは、ｐ型とｎ型トランジスタの電流駆動力の違い(ｐ型＞＞ｎ型)が大きく、第１データ(新しいデータ)と第２データ(直前の(古い)データ)の間の競合が起こり、遅延が増大する虞がある。
【００２９】
具体的に、ノードＮ３に関して、ＣＬＫが『Ｈ』から『Ｌ』に変化し、例えば、Ｎ２のデータＤ２が『Ｌ』から『Ｈ』になった場合を考える。このとき、新しいデータ(Ｄ２＝『Ｈ』)に基づき、Ｔn34がオンしてＮ３を『Ｌ』にする動作(電流Ｉt41が流れる動作)と、直前のデータ(Ｄ３＝『Ｈ』)に基づき、Ｔp40がオンしてＮ３を『Ｈ』に維持する動作(電流Ｉt42が流れる動作)が競合する。すなわち、ｎ型トランジスタＴn34による動作と、ｐ型トランジスタＴp40による動作は、競合することになる。
【００３０】
これは、有機トランジスタのように、ｐ型とｎ型トランジスタの電流駆動力の違いが大きい場合、特に、大きな問題となる。すなわち、新しいデータに基づくｎ型トランジスタＴn34駆動能力は、古いデータに基づくｐ型トランジスタＴp40の駆動能力よりも劣るため、フリップフロップ回路の動作遅延、或いは、フリップフロップ回路の誤動作を招く虞がある。
【００３１】
図４は、フリップフロップ回路の第３例を示す回路図であり、ハイブリッッドラッチフリップフロップを示すものである。図４に示すフリップフロップ回路は、ｐＭＯＳトランジスタＴp51〜Ｔp54，ｎＭＯＳトランジスタＴn51〜Ｔn20、並びに、インバータＩ51〜Ｉ53およびＩ61．Ｉ62を有する。なお、図４において、トランジスタＴp51とＴn51の接続ノード(Ｎ１)は、トランジスタＴp54とＴn55のゲート入力のノード(Ｎ２)に直接接続されている。また、図４に示すフリップフロップ回路では、ｎＭＯＳトランジスタ(Ｔn51〜Ｔn53およびＴn54〜Ｔn56)が三段積みされている。ここで、インバータＩ61およびＩ62は、キーパー回路に相当する。
【００３２】
図４に示すフリップフロップ回路においても、新しいデータ(ノードＮ２(Ｎ１)のデータ)Ｄ２(Ｄ１)と直前(古い)のデータ(ノードＮ３のデータ)Ｄ３の間による競合が生じる虞があるのは、図３に示すフリップフロップ回路と同様である。このように、新しいデータと直前のデータによる競合の問題は、有機トランジスタを使用した図３のフリップフロップ回路に限定されず、使用するトランジスタの種類や特性、或いは、回路に求められる仕様等により、様々なフリップフロップ回路でも同様である。
【００３３】
図５は、上述した第１例〜第３例のフリップフロップ回路を概略的に説明するための図である。ここで、図５(a)は、第１例〜第３例のフリップフロップ回路の要部を模式的に示すブロック図であり、図５(b)は、図５(a)に示すフリップフロップ回路の動作を説明するためのタイミング図である。
【００３４】
図５(a)に示されるように、第１例〜第３例では、同じノードＮ０に関して、データＤ(新しいデータ)に基づくデータ取り込み回路１のレベル(例えば、『Ｌ』)と、直前のデータに基づくデータ保持回路(キーパー回路)２のレベル(例えば、『Ｈ』)が競合する。
【００３５】
すなわち、図５(b)に示されるように、クロックＣＬＫの遷移によりデータＤの取り込みを行う場合、例えば、同じノードＮ０に関して、データ取り込み回路１とデータ保持回路２の出力が競合すると、出力データＱに遅延Ｔdが生じる。なお、図５(b)は、クロックＣＬＫが『Ｌ』から『Ｈ』に立ち上がるタイミングでデータＤを取り込む場合を示すが、前述したように、ＣＬＫが『Ｈ』から『Ｌ』に立ち下がるタイミングで取り込む場合も同様である。
【００３６】
以下、フリップフロップ回路および半導体集積回路装置の実施例を、添付図面を参照して詳述する。図６は、本実施形態に係るフリップフロップ回路を概略的に説明するための図であり、上述した図５に対応する図である。ここで、図６(a)は、本実施形態に係るフリップフロップ回路の要部を模式的に示すブロック図であり、図６(b)は、図６(a)に示すフリップフロップ回路の動作を説明するためのタイミング図である。
【００３７】
図６(a)と、上述した図５(a)の比較から明らかなように、本実施形態に係るフリップフロップ回路では、図５(a)のフリップフロップ回路に対して、さらに、タイミング制御回路３およびスイッチ(スイッチ素子)４を設けられている。スイッチ４は、データ取り込み回路１の出力ノードＮ０とデータ保持回路２の出力の間に設けられ、スイッチ４は、タイミング制御回路３の出力信号Ｘによりオン／オフ制御される。
【００３８】
すなわち、本実施形態に係るフリップフロップ回路は、スイッチ４により、データ保持回路２の出力とノードＮ０の接続を所定期間(一瞬)だけ遮断することにより、ノードＮ０を新しいデータに基づくレベルに変化させる。その後、スイッチ４を接続することで、データ保持回路２によりノードＮ０のレベルを保持するようになっている。
【００３９】
図６(b)に示されるように、本実施形態に係るフリップフロップ回路では、クロックＣＬＫの遷移から、信号Ｘによるスイッチ４のオフ期間による遅延Ｔd'が存在するが、この遅延Ｔd'を図５(b)の遅延Ｔdよりも短縮することにより高速化が可能になる。なお、前述したように、本実施形態は、有機トランジスタを使用したフリップフロップ回路(半導体集積回路装置)に限定されず、様々なトランジスタを使用したものであってもよい。さらに、本実施形態の適用は、低消費電力の有機トランジスタを用いたＲＦＩＤにおいて、大きな効果が発揮されるが、ＲＦＩＤに限定されず、他の様々な半導体集積回路装置に対しても適用することができるのはいうまでもない。
【００４０】
図７は、フリップフロップ回路の第１実施例を示す回路図であり、前述した図３に示すフリップフロップ回路とは、ｐ型トランジスタＴp41およびＴp42の構成が異なっている。すなわち、図７に示されるように、第１実施例のフリップフロップ回路では、図３に示すフリップフロップ回路における高電位電源線(第１電源線)Ｖdとｐ型トランジスタＴp40の間に、ｐ型トランジスタＴp42が挿入されている。ここで、トランジスタＴp42のゲートには、インバータＩ31(クロック遅延回路：タイミング制御回路３)の出力が入力されている。さらに、第１実施例のフリップフロップ回路では、図３に示すフリップフロップ回路におけるｐ型トランジスタＴp39が、インバータＩ32の出力がゲートに入力されたｐ型トランジスタＴp41とされている。なお、トランジスタＴp41およびＴp42は、図６(a)におけるスイッチ素子４に対応する。また、ｐ型トランジスタは、ｐＭＯＳトランジスタであってもよく、また、ｎ型トランジスタは、ｎＭＯＳトランジスタであってもよいのはいうまでもない。
【００４１】
図８は、図７に示すフリップフロップ回路の動作を説明するための図である。なお、図２に示すフリップフロップ回路は、クロックＣＬＫが高レベル『Ｈ』から低レベル『Ｌ』に立ち下がるタイミングで、データＤを取り込むようになっている。
【００４２】
図８に示されるように、第１実施例のフリップフロップ回路は、ｎ型トランジスタＴn31〜Ｔn37、並びに、ｐ型トランジスタＴp31〜Ｔp38，Ｔp40〜Ｔp42を有する。トランジスタＴn31およびＴp31のゲートには、データＤが入力され、トランジスタＴn32，Ｔn33，Ｔp34およびＴp35のゲートには、クロックＣＬＫが入力されている。なお、トランジスタＴp42のゲートには、ＣＬＫを第１遅延時間だけ遅延して論理反転した、インバータＩ31の出力信号が入力されている。また、トランジスタＴp41のゲートには、ＣＬＫを第１遅延時間よりも長い第２遅延時間だけ遅延した、インバータＩ32の出力信号が入力されている。
【００４３】
トランジスタＴp33のゲートには、トランジスタＴn32，Ｔnp31およびＴp32の共通接続ノードＮ１の信号Ｄ１が入力されている。また、トランジスタＴn34およびＴp36のゲート、並びに、トランジスタＴn36およびＴp38の接続ノードには、トランジスタＴn33とＴp33の接続ノードＮ２の信号Ｄ２が入力されている。さらに、トランジスタＴn35およびＴp37のゲート(インバータの入力)には、トランジスタＴn34とＴp35の接続ノードＮ３の信号Ｄ３が入力され、トランジスタＴn35およびＴp37の接続ノードＮ４(インバータの出力)からは、データＱが出力される。
【００４４】
ここで、クロックＣＬＫが『Ｈ』の期間、トランジスタＴn32およびＴn33がオンし、トランジスタＴp34およびＴp35がオフする。このとき、入力データＤが『Ｈ』ならば、ノードＮ１は『Ｌ』になってＴp33はオンするが、Ｔp34がオフでＴn33がオンなので、ノードＮ２は『Ｌ』になる。これにより、Ｔn34がオフしてＴp36はオンするが、Ｔp35がオフしているので、ノードＮ３はフローティング状態になる。また、入力データＤが『Ｌ』ならば、ノードＮ１は『Ｈ』になってＴp33がオフし、Ｔn33がオンなので、ノードＮ２は『Ｌ』になる。これにより、Ｔn34がオフしてＴp36はオンするが、Ｔp35がオフしているので、ノードＮ３はフローティング状態になる。すなわち、クロックＣＬＫが低レベル『Ｈ』の期間、ノードＮ３はフローティング状態になる。
【００４５】
一方、クロックＣＬＫが『Ｌ』の期間、トランジスタＴn32およびＴn33がオフし、トランジスタＴp34およびＴp35がオンする。また、トランジスタＴp32は、クロックＣＬＫが『Ｈ』から『Ｌ』になると、インバータＩ11，Ｉ12(クロック遅延回路)による遅延時間の後、オフからオンに変化する。このとき、入力データＤが『Ｈ』ならば、ノードＮ１はフローティング状態になるが、クロック遅延回路(Ｉ11，Ｉ12)による遅延時間の後『Ｈ』に変化する。また、入力データＤが『Ｌ』ならば、ノードＮ１は『Ｈ』になる。
【００４６】
図７および図８に示すフリップフロップ回路において、ＣＬＫが『Ｈ』で、Ｎ２のデータ(第１データ)Ｄ２と、Ｎ３のデータ(第２データ)Ｄ３が両方とも『Ｌ』で、ＣＬＫが『Ｌ』になったとき、Ｎ２よりもＮ３が先に変化しないと、レーシングが生じる虞がある。ここで、第２データは、第１データの直前のデータ(直前のクロックで取り込まれたデータ)を表す。
【００４７】
また、ノードＮ３に関しては、図３を参照して説明したように、ＣＬＫが『Ｈ』から『Ｌ』に変化し、例えば、Ｎ２のデータＤ２が『Ｌ』から『Ｈ』になった場合、ｎ型トランジスタＴn34とｐ型トランジスタＴp42による競合が生じ得る。また、ノードＮ２に関しては、ＣＬＫが『Ｈ』から『Ｌ』に変化し、例えば、Ｎ２のデータＤ２が『Ｌ』から『Ｈ』になるとき、ｐ型トランジスタＴp33，Ｔp34とｎ型トランジスタＴn36による競合が生じ得る。
【００４８】
しかながら、本第１実施例では、高電位電源線Ｖdとｐ型トランジスタＴp38の間には、ｐ型トランジスタＴp41が設けられ、また、高電位電源線Ｖdとｐ型トランジスタＴp40の間には、ｐ型トランジスタＴp42が設けられている。ここで、Ｔp41のゲートには、インバータＩ31およびＩ32で遅延されたＣＬＫが入力され、Ｔp42のゲートには、インバータＩ31により遅延および論理反転されたＣＬＫが入力されている。これにより、Ｔp42は、ＣＬＫが『Ｈ』から『Ｌ』に変化した後、インバータＩ31による第１遅延時間分だけ長くオン状態を維持した後、オフ状態になる。また、Ｔp41は、ＣＬＫが『Ｈ』から『Ｌ』に変化した後、インバータＩ31およびＩ32による第２遅延時間分だけ遅れて、オフ状態からオン状態になる。
【００４９】
すなわち、ｐ型トランジスタＴp41は、ＣＬＫが『Ｈ』から『Ｌ』に変化してＴp33およびＴp34がオンする(電流Ｉt51が流れる)ときでも、オフ状態を維持している。そして、Ｔp41は、ノードＮ３のデータＤ３として新しいデータが伝達された後、オン状態になり、その新しいデータＤ３が保持される。また、Ｔp42は、例えば、ノードＮ２が『Ｈ』になる期間はオフしており、ノードＮ３のレベルが『Ｈ』から『Ｌ』に遷移し始めるときに、ｐ型トランジスタＴp42とｎ型トランジスタＴn34による競合を避けることができるようになっている。すなわち、ノードＮ３の電荷が、Ｔn34により引き抜かれる(電流Ｉt61が流れる)とき、Ｔp42はオフしており、ノードＮ３のレベルが『Ｌ』に十分変化した後、Ｔp42がオンする。
【００５０】
以上において、例えば、ノードＮ２の競合を避ける構成、並びに、ノードＮ３の競合を避ける構成は、それぞれ単独に適用することができる。すなわち、本実施形態の適用は、ノードＮ２よびＮ３の両方の競合を避ける構成(Ｔp41およびＴp42の両方を設ける)に限定される、ノードＮ２よびＮ３の一方の競合を避ける構成(Ｔp41またはＴp42の一方を設ける)だけでもよい。
【００５１】
なお、図８に示す第１実施例のフリップフロップ回路において、Ｔp42のゲートに入力される制御信号は、クロック遅延回路におけるインバータＩ31(例えば、奇数段のインバータ)の出力を利用する。また、Ｔp41のゲートに入力される制御信号は、クロック遅延回路におけるインバータＩ32(例えば、Ｉ31よりも後の偶数段のインバータ)の出力を利用する。これにより、Ｔp41およびＴp42の制御信号を生成するための回路を新たに設けることなく、クロック遅延回路(Ｉ31，Ｉ32)の出力を利用することができる。もちろん、Ｔp41およびＴp42の制御信号を生成する専用のタイミング制御回路３を別に設けることができるのはいうまでもない。
【００５２】
図９は、フリップフロップ回路の第２実施例を示す回路図であり、図７に示す第１実施例のフリップフロップ回路の極性を反転したものであり、前述した図２に示すフリップフロップ回路に対して本実施形態を適用したものに相当する。すなわち、図９に示す第２実施例のフリップフロップ回路は、図２に示すフリップフロップ回路における低電位電源線(第２電源線)Ｖsとｎ型(ｎＭＯＳ)トランジスタＴn20の間に、ｎ型トランジスタＴn22が挿入されている。ここで、トランジスタＴn22のゲートには、インバータＩ11(クロック遅延回路：タイミング制御回路３)の出力が入力されている。さらに、第２実施例のフリップフロップ回路では、図２に示すフリップフロップ回路におけるｎ型トランジスタＴn39が、インバータＩ12の出力がゲートに入力されたｎ型トランジスタＴn21とされている。なお、トランジスタＴn21およびＴn22は、図６(a)におけるスイッチ素子４に対応する。
【００５３】
本第２実施例において、Ｔn21のゲートには、インバータＩ11およびＩ12で遅延されたＣＬＫが入力され、Ｔn22のゲートには、インバータＩ11により遅延および論理反転されたＣＬＫが入力されている。これにより、Ｔn22は、ＣＬＫが『Ｌ』から『Ｈ』に変化した後、インバータＩ21による第１遅延時間分だけ長くオン状態を維持した後、オフ状態になる。また、Ｔn21は、ＣＬＫが『Ｌ』から『Ｈ』に変化した後、インバータＩ11およびＩ12による第２遅延時間分だけ遅れて、オフ状態からオン状態になる。
【００５４】
すなわち、ｎ型トランジスタＴn21は、ＣＬＫが『Ｌ』から『Ｈ』に変化してＴn13およびＴn14がオンするときでも、オフ状態を維持している。そして、Ｔn21は、ノードＮ３のデータＤ３として新しいデータが伝達された後、オン状態になり、その新しいデータＤ３を保持する。また、Ｔn22は、例えば、ノードＮ２が『Ｌ』になる期間はオフしており、ノードＮ３のレベルが『Ｌ』から『Ｈ』に遷移し始めるときに、ｎ型トランジスタＴn22とｐ型(ｐＭＯＳ)トランジスタＴp14による競合を避けることができるようになっている。
【００５５】
図１０は、フリップフロップ回路の第３実施例を示す回路図であり、図４に示す第３例のフリップフロップ回路に対して本実施形態を適用したものに相当する。ここで、図１０に示すフリップフロップ回路は、入出力が交差接続されたインバータＩ61(Ｔp55，Ｔn57)およびＩ62(Ｔp56，Ｔn58)で形成されるキーパー回路(データ保持回路２)の一方のインバータＩ62にｎＭＯＳ(ｎ型)トランジスタが追加されている。さらに、インバータＩ62のｎＭＯＳトランジスタＴn58と低電位電源線Ｖsの間に、ナンドゲートＮＡＮＤ１の出力がゲートに入力されたｎＭＯＳトランジスタＴn59が設けられている。
【００５６】
ＮＡＮＤ１の入力には、クロックＣＬＫ、および、奇数段のインバータＩ51〜Ｉ53で遅延および論理反転されたＣＬＫが入力され、このＮＡＮＤ１の出力によりＴn59のスイッチングを制御して、ノードＮ３における競合を避けるようになっている。すなわち、クロックＣＬＫに基づいて新たなデータ(Ｄ)を取り込むとき、Ｔn59のスイッチング制御により、データ保持回路２(キーパー回路)Ｉ61，Ｉ62の接続を一時的に遮断するようになっている。
【００５７】
図１１は、フリップフロップ回路の第４実施例を示す回路図であり、図１０に示す第３実施例のフリップフロップ回路の極性を反転したものである。すなわち、図１１に示す第４実施例のフリップフロップ回路において、ｐ型(ｐＭＯＳ)トランジスタＴp61〜Ｔp68は、第２実施例のフリップフロップ回路におけるｎＭＯＳトランジスタＴn51〜Ｔp58に相当する。また、４実施例のフリップフロップ回路におけるｎ型(ｎＭＯＳ)トランジスタＴn61〜Ｔnp66は、第２実施例のフリップフロップ回路におけるｐＭＯＳトランジスタＴp51〜Ｔp56に相当する。なお、第４実施例におけるインバータＩ71〜Ｉ73，Ｉ81およびＩ82、ｐ型トランジスタＴp69、並びに、ノアゲートＮＯＲ１は、第３実施例におけるインバータＩ51〜Ｉ53，Ｉ62およびＩ61、ｎ型トランジスタＴn59、並びに、ナンドゲートＮＡＮＤ１に相当する。
【００５８】
図１１に示す第４実施例のフリップフロップ回路において、ＮＯＲ１の入力には、クロックＣＬＫ、および、奇数段のインバータＩ71〜Ｉ73で遅延および論理反転されたＣＬＫが入力されている。そして、このＮＯＲ１の出力によりＴp69のスイッチングを制御して、ノードＮ３における競合を避けるようになっている。すなわち、クロックＣＬＫに基づいて新たなデータ(Ｄ)を取り込むとき、Ｔp69のスイッチング制御により、データ保持回路２(キーパー回路)Ｉ81，Ｉ82の接続を一時的に遮断するようになっている。
【００５９】
図１２は、図１１に示すフリップフロップ回路による動作シミュレーション結果を説明するための図であり、縦軸は、電圧を示し、横軸は、時間を示す。図１２において、曲線ＬＬ１は、図７および図８を参照して説明した第１実施例のフリップフロップ回路のシミュレーション結果(出力Ｑ)であり、曲線ＬＬ２は、図３を参照して説明した第２例のフリップフロップ回路のシミュレーション結果(出力Ｑ)である。
【００６０】
なお、フリップフロップ回路に使用したトランジスタは、ｎ型およびｐ型の有機トランジスタである。また、図１２において、上述したのと同様に、参照符号Ｄは、フリップフロップ回路に入力するデータの変化を示し、ＣＬＫはクロックの変化を示す。
【００６１】
図１２に示されるように、第１実施例のフリップフロップ回路(ＬＬ１)によれば、『Ｌ』のデータＤを、クロックＣＬＫの『Ｈ』から『Ｌ』の遷移で取り込んだとき、第２例のフリップフロップ回路(ＬＬ２)よりも急峻に『Ｈ』から『Ｌ』に変化するのが分かる。すなわち、第１実施例のフリップフロップ回路は、第２例のフリップフロップ回路よりも高速な動作が可能なのが分かる。
【００６２】
以上、詳述したように、本実施形態に係るフリップフロップ回路は、様々な構成のフリップフロップ回路に対して幅広く適用することができ、特に、低消費電力で動作する有機トランジスタによるフリップフロップ回路をＲＦＩＤに使用するのに有望なものである。なお、本実施形態に係るフリップフロップ回路(半導体集積回路装置)は、有機トランジスタを用いたＲＦＩＤに限定されず、様々な半導体集積回路装置に対して幅広く適用することができる。さらに、本実施形態に係るフリップフロップ回路は、有機トランジスタで形成されたものに限定されず、ＭＯＳトランジスタ等の他のトランジスタを用いることもできるのは、前述した通りである。
【００６３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００６４】
１    データ取り込み回路
２    データ保持回路
３    タイミング制御回路
４    スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2018042217.tif 000007
【図６】
2018042217.tif 000008
【図７】
2018042217.tif 000009
【図８】
2018042217.tif 000010
【図９】
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【図１０】
2018042217.tif 000012
【図１１】
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【図１２】
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