(57)【要約】      （修正有）【課題】安定したスイッチング動作と消費電力の抑制が可能なスイッチングユニットを提供する。【解決手段】スイッチングユニット１０は、ノーマリオン型の第１スイッチング素子Ｑ１と、第１スイッチング素子に直列に接続されたノーマリオフ型の第２スイッチング素子Ｑ２と、第１スイッチング素子のゲートに接続されたコンデンサＣ１と、アノードがコンデンサと第１スイッチング素子のゲートとの間に接続され、カソードが第１スイッチング素子のソースに接続された第１ダイオードＤ１と、を備える。コンデンサの容量Ｃｂの値が、下記の式で算出された値以上である。2018042188.tif 000019但し、ＣｄはＤ１の容量、Ｇ１はＱ１の電圧増幅度、及びＧ２はＱ２の電圧増幅度、である【選択図】図１
2018042188.tif 000002
【特許請求の範囲】
【請求項１】
ノーマリオン型の第１スイッチング素子と、
前記第１スイッチング素子に直列に接続されたノーマリオフ型の第２スイッチング素子と、
前記第１スイッチング素子のゲートに接続されたコンデンサと、
アノードが前記コンデンサと前記第１スイッチング素子の前記ゲートとの間に接続され、カソードが前記第１スイッチング素子のソースに接続された第１ダイオードと、を備え、
前記コンデンサの容量Ｃｂの値が、下記の式で算出された値以上である、スイッチングユニット。
【数１】
2018042188.tif 000017
Ｃｄ：第１ダイオードの容量
Ｃｇｓ１：第１スイッチング素子のゲート・ソース間の容量
Ｃｇｄ１：第１スイッチング素子のゲート・ドレイン間の容量
Ｇ１：第１スイッチング素子の電圧増幅度
Ｇ２：第２スイッチング素子の電圧増幅度
Ｖｉｎ：スイッチングユニットに入力される入力電圧
Ｖｇｓ１：第１スイッチング素子のゲート・ソース間の電圧
【請求項２】
前記第２スイッチング素子が、前記第１スイッチング素子と同じタイミングでスイッチング動作する、請求項１に記載のスイッチングユニット。
【請求項３】
前記第１スイッチング素子がスイッチング動作するときに、前記第２スイッチング素子が常時オン状態となり、
前記容量Ｃｂの前記値が、下記の式で算出された値以上である、請求項１に記載のスイッチングユニット。
【数２】
2018042188.tif 000018
【請求項４】
請求項１から３のいずれかに記載のスイッチングユニットと、
前記スイッチングユニットを駆動する駆動回路と、
を備える電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチングユニットおよび電源回路に関する。
【背景技術】
【０００２】
インバータ等に用いられる電源回路は、例えば、ノーマリオン型のスイッチング素子と、ノーマリオフ型のスイッチング素子とを直列に接続したスイッチングユニットを備える。このようなスイッチングユニットには、ノーマルオン型のスイッチング素子をノーマリオフ型のスイッチング素子と共通の駆動回路で駆動するために、ブートストラップコンデンサが設けられている場合がある。
【０００３】
ブートストラップコンデンサの容量は、従来、ノーマリオン型のスイッチング素子を安定してスイッチング動作させるために、大きい方が望ましいと考えられてきた。しかし、ブートストラップコンデンサの容量が大きくなるにつれて、スイッチングユニットの消費電力も大きくなる。
【０００４】
その一方で、ブートストラップコンデンサの容量が小さいと、ノーマリオン型のスイッチング素子のスイッチング動作が不安定になることから、これまで、ブートストラップコンデンサの容量の下限値については、十分な検討がなされていなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−１９１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、安定したスイッチング動作と消費電力の抑制が可能なスイッチングユニット、およびそのスイッチングユニットを備える電源回路を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態に係るスイッチングユニットは、ノーマリオン型の第１スイッチング素子と、前記第１スイッチング素子に直列に接続されたノーマリオフ型の第２スイッチング素子と、前記第１スイッチング素子のゲートに接続されたコンデンサと、アノードが前記コンデンサと前記第１スイッチング素子の前記ゲートとの間に接続され、カソードが前記第１スイッチング素子のソースに接続された第１ダイオードと、を備える。前記コンデンサの容量Ｃｂ値は、下記の式で算出された値以上である。
【数１】
2018042188.tif 000003
Ｃｄ：第１ダイオードの容量
Ｃｇｓ１：第１スイッチング素子のゲート・ソース間の容量
Ｃｇｄ１：第１スイッチング素子のゲート・ドレイン間の容量
Ｇ１：第１スイッチング素子の電圧増幅度
Ｇ２：第２スイッチング素子の電圧増幅度
Ｖｉｎ：スイッチングユニットに入力される入力電圧
Ｖｇｓ１：第１スイッチング素子のゲート・ソース間の電圧
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るスイッチングユニットの概略的な構成を示す回路図である。
【図２】第１実施形態における、スイッチング素子Ｑ１のゲート・ソース間の電圧変動幅と、コンデンサＣ１の容量Ｃｂとの関係を示すグラフである。
【図３】第２実施形態に係るスイッチングユニットの概略的な構成を示す回路図である。
【図４】第２実施形態における、スイッチング素子Ｑ１のゲート・ソース間の電圧変動幅と、コンデンサＣ１の容量Ｃｂとの関係を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
(第１実施形態)
図１は、第１実施形態に係るスイッチングユニットの概略的な構成を示す回路図である。本実施形態では、図１に示すスイッチングユニット１０は、駆動回路１１で駆動される。また、スイッチングユニット１０および駆動回路１１は、例えば、インバータ等の電源回路に設けられる。
【００１１】
図１に示すように、本実施形態に係るスイッチングユニット１０は、スイッチング素子Ｑ１と、スイッチング素子Ｑ２と、コンデンサＣ１と、ダイオードＤ１と、を備える。スイッチング素子Ｑ１およびスイッチング素子Ｑ２は、第１スイッチング素子および第２スイッチング素子にそれぞれ相当する。また、ダイオードＤ１は、第１ダイオードに相当する。
【００１２】
スイッチング素子Ｑ１は、ノーマリオン型のスイッチング素子である。スイッチング素子Ｑ１には、例えば、窒化ガリウム（ＧａＮ）を用いたＨＥＭＴ（High Electron Mobility Transistor）を適用できる。スイッチンス素子Ｑ１のゲートは、コンデンサＣ１を介して駆動回路１１に接続されている。
【００１３】
スイッチンス素子Ｑ１は、ゲートとドレインとの間に容量Ｃｇｄ１を有し、ゲートとソースとの間に容量Ｃｇｓ１を有し、ドレインとソースとの間に容量Ｃｄｓ１を有する。駆動回路１１がスイッチンス素子Ｑ１をオンさせるときに、容量Ｃｇｄ１、容量Ｃｇｓ１、容量Ｃｄｓ１がそれぞれ充電される。
【００１４】
スイッチング素子Ｑ２は、ノーマリオフ型のスイッチング素子である。スイッチング素子Ｑ２には、例えば、ＮチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を適用できる。スイッチング素子Ｑ２は、スイッチング素子Ｑ１に直列に接続されている。すなわち、スイッチング素子Ｑ２のドレインが、スイッチング素子Ｑ１のソースに接続されている。また、スイッチング素子Ｑ２のゲートは、コンデンサＣ１を介することなく駆動回路１１に接続されている。
【００１５】
スイッチング素子Ｑ２も、スイッチング素子Ｑ１と同様に、ゲートとドレインとの間に容量Ｃｇｄ２を有し、ゲートとソースとの間に容量Ｃｇｓ２を有し、ドレインとソースとの間に容量Ｃｄｓ２を有する。駆動回路１１がスイッチンス素子Ｑ２をオンさせるときに、容量Ｃｇｄ２、容量Ｃｇｓ２、容量Ｃｄｓ２がそれぞれ充電される。
【００１６】
本実施形態では、スイッチング素子Ｑ２は、駆動回路１１によって、スイッチング素子Ｑ１と同じタイミングでスイッチング動作する。すなわち、スイッチング素子Ｑ２は、スイッチング素子Ｑ１と同じタイミングでオンおよびオフする。
【００１７】
コンデンサＣ１は、スイッチング素子Ｑ１のゲートと駆動回路１１との間に接続されている。コンデンサＣ１は、スイッチング素子Ｑ２と共通の駆動回路１１でスイッチング素子Ｑ１をスイッチング動作させるための、いわゆるブートストラップコンデンサである。
【００１８】
ダイオードＤ１は、スイッチング素子Ｑ１のゲートとソースとの間に、順方向に接続されている。すなわち、アノードがスイッチング素子Ｑ１のゲートとコンデンサＣ１との間に接続され、カソードがスイッチング素子Ｑ１のソースに接続されている。ダイオードＤ１は、容量Ｃｄを有する。
【００１９】
上記のように構成されたスイッチングユニット１０では、コンデンサＣ１の容量が大きくなるにつれて、スイッチングユニット１０の消費電力も大きくなる。その結果、駆動回路１１の負荷が増大する。
【００２０】
一方、コンデンサＣ１の容量が小さくなるにつれて、コンデンサＣ１に蓄えられる電荷も減少する。その結果、スイッチング素子Ｑ１の容量Ｃｇｄ１、容量Ｃｇｓ１、容量Ｃｄｓ１の充電が不足して、スイッチング素子Ｑ１のスイッチング動作が不安定になりやすくなる。
【００２１】
そこで、本実施形態では、スイッチング素子Ｑ１、Ｑ２の容量およびダイオードＤ１の容量などに着目して、スイッチング素子Ｑ１のスイッチング動作に最低限必要なコンデンサＣ１の容量Ｃｂの計算式を提供する。以下、コンデンサＣ１の容量Ｃｂの計算方法について説明する。
【００２２】
駆動回路１１からスイッチングユニット１０へ入力される入力電圧Ｖｉｎは下記の式（２）を用いて算出することができる。入力電圧Ｖｉｎは、換言すると、スイッチング素子Ｑ１のゲートおよびスイッチング素子Ｑ２のゲートに供給される電圧である。
【数２】
2018042188.tif 000004
【００２３】
式（２）において、電圧Ｖｄｓ２は、スイッチング素子Ｑ２のドレイン・ソース間の電圧である。電圧Ｖｇｓ１は、スイッチング素子Ｑ１のゲート・ソース間の電圧である。電圧Ｖｂは、コンデンサＣ１の電圧である。
【００２４】
コンデンサＣ１を流れる電流Ｉｂと、電圧Ｖｂとの間には、容量Ｃｂを用いて下記の式（３）の関係が成り立つ。
【数３】
2018042188.tif 000005
【００２５】
さらに、電流Ｉｂは、スイッチング素子Ｑ１のゲート電流Ｉｇ１を用いて下記の式（４）で示すことができる。また、ゲート電流Ｉｇ１は、スイッチング素子Ｑ１のゲート・ドレイン間を流れる電流Ｉｇｄ１と、スイッチング素子Ｑ１のゲート・ソース間を流れる電流Ｉｇｓ１とに分流される。
【数４】
2018042188.tif 000006
【００２６】
式（３）に式（４）を代入すると、下記の式（５）が成り立つ。
【数５】
2018042188.tif 000007
【００２７】
電流Ｉｄ１、Ｉｇｄ１、Ｉｇｓ１については、それぞれ下記の式（６）〜（８）で示すことができる。
【数６】
2018042188.tif 000008
【数７】
2018042188.tif 000009
【数８】
2018042188.tif 000010
【００２８】
式（７）において、Ｇ１は、スイッチング素子Ｑ１の電圧増幅度であり、ミラー効果を考慮した形である。Ｇ１は、下記の式（９）で定義される。
【数９】
2018042188.tif 000011
【００２９】
式（６）〜（８）を式（５）に代入すると、下記の式（１０）が成り立つ。
【数１０】
2018042188.tif 000012
【００３０】
また、式（２）に示す電圧Ｖｄｓ２は、電圧増幅度Ｇ２を用いて、下記の式（１１）で示すことができる。
【数１１】
2018042188.tif 000013
【００３１】
ここで、電圧Ｖｄｓ２は、電圧降下を無視すれば、Ｖｄｓ２＝Ｖｉｎの関係が成り立つ。
【００３２】
よって、式（１０）および式（１１）を式（２）に代入して整理すると、下記の式（１２）が導き出される。
【数１２】
2018042188.tif 000014
【００３３】
本実施形態のようにノーマリオフ型のスイッチング素子Ｑ２がノーマリオン型のスイッチングＱ１と同じタイミングでスイッチング動作する場合には、コンデンサＣ１の容量の下限値を、上記式（１２）で算出された容量Ｃｂの値以上に設定すればよい。これにより、コンデンサＣ１に蓄えられた電荷で、スイッチング素子Ｑ１の容量Ｃｇｄ１、容量Ｃｇｓ１、容量Ｃｄｓ１の充電を賄うことができる。このため、スイッチング素子Ｑ１は安定的にスイッチング動作できる。また、コンデンサＣ１の容量Ｃｂが必要最小限に抑えられているので、スイッチングユニット１０の消費電力も抑制することができる。また、上記式（１２）において、分母（(1+G2)Vin-Vgs1）が正であれば、電圧Ｖｇｓ１を電圧Ｖｉｎよりも大きくすることができる。この場合、スイッチング素子Ｑ２の電圧Ｖｇｓ２（すなわち、電圧Ｖｉｎ）の許容電圧がスイッチング素子Ｑ１の駆動電圧よりも低くても、定格内のスイッチング素子Ｑ２の電圧Ｖｇｓ２でスイッチング素子Ｑ１を駆動することができる。
【００３４】
図２は、本実施形態における、スイッチング素子Ｑ１のゲート・ソース間の電圧変動幅と、コンデンサＣ１の容量Ｃｂとの関係を示すグラフである。図２では、横軸は、スイッチング素子Ｑ１のゲート・ソース間の電圧変動幅を示す。この電圧変動幅は、換言すると、スイッチング素子Ｑ１のゲート・ソース間に印加されるパルスの振幅値（Peak to Peak値）である。縦軸は、コンデンサＣ１の容量Ｃｂを対数で示す。
【００３５】
図２において、線ｌ１は、上述した式（１２）を用いて上記電圧変動幅と容量Ｃｂとの関係を示す。一方、三角形のプロットは、回路シミュレーションの解析結果から得られた値を示す。この回路シミュレーションでは、スイッチング素子Ｑ１、Ｑ２を誘導負荷（Ｌ負荷）でスイッチング動作させる回路を用いている。
【００３６】
図２によれば、式（１２）で求めた容量値は、解析結果とほぼ一致している。そのため、この式の有効性が認められる。
【００３７】
以上説明した本実施形態によれば、スイッチング素子Ｑ１のスイッチング動作に最低限必要なコンデンサＣ１の容量Ｃｂを求めることができる。そのため、安定したスイッチング素子Ｑ１のスイッチング動作と、スイッチングユニット１０の消費電力の抑制とが可能となる。
【００３８】
(第２実施形態)
図３は、第２実施形態に係るスイッチングユニットの概略的な構成を示す回路図である。図３では、第１実施形態に係るスイッチングユニット１０と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
【００３９】
図３に示すように、本実施形態に係るスイッチングユニット２０は、第１実施形態に係るスイッチングユニット１０の構成要素に加えて、抵抗素子ＲおよびダイオードＤ２をさらに備える。ダイオードＤ２は第２ダイオードに相当する。
【００４０】
抵抗素子Ｒは、スイッチング素子Ｑ２のゲートに接続されている。ダイオードＤ２は抵抗素子Ｒに並列に接続されている。具体的には、アノードが、駆動回路１１に接続され、カソードがスイッチング素子Ｑ２のゲートに接続されている。
【００４１】
本実施形態に係るスイッチングユニット２０では、ダイオードＤ２によって、スイッチング素子Ｑ２のゲートには、常時、オン状態に必要なしきい値以上の電圧が印加される。そのため、スイッチング素子Ｑ１がスイッチング動作しているときに、スイッチング素子Ｑ２は常時オン状態となる。
【００４２】
以下、本実施形態におけるコンデンサＣ１の容量Ｃｂの計算方法について説明する。本実施形態では、スイッチング素子Ｑ２が常時オン状態であるので、第１実施形態で説明した式（２）では、Ｖｄｓ２＝０とみなせる。そのため、上述の式（１１）において、Ｇ２＝０となる。上述の式（１２）にＧ２＝０を代入すると、下記の式（１３）で示された関係が成り立つ。
【数１３】
2018042188.tif 000015
【００４３】
また、上述の式（２）にＶｄｓ２＝０を代入すると、Ｖｉｎ−Ｖｇｓ１＝Ｖｂとなる。上記の式（１３）にＶｉｎ−Ｖｇｓ１＝Ｖｂを代入すると、下記の式（１４）で示された関係が成り立つ。
【数１４】
2018042188.tif 000016
【００４４】
本実施形態のように、ノーマリオン型のスイッチング素子Ｑ１がスイッチング動作し、ノーマリオフ型のスイッチング素子Ｑ２が常時オン状態である場合には、コンデンサＣ１の容量の下限値を、上記の式（１４）で算出された容量Ｃｂの値以上に設定すればよい。これにより、第１実施形態と同様に、スイッチング素子Ｑ１は、安定的にスイッチング動作でき、かつ、スイッチングユニット２０の消費電力も抑制することができる。
【００４５】
図４は、本実施形態における、スイッチング素子Ｑ１のゲート・ソース間の電圧変動幅と、コンデンサＣ１の容量Ｃｂとの関係を示すグラフである。図４では、図２と同様に、横軸はスイッチング素子Ｑ１のゲート・ソース間の電圧変動幅を示し、縦軸はコンデンサＣ１の容量Ｃｂを対数で示す。
【００４６】
また、図４において、線ｌ２は、上述した式（１４）を用いて上記電圧変動幅と容量Ｃｂとの関係を示す。一方、三角形のプロットは、回路シミュレーションの解析結果から得られた値を示す。この回路シミュレーションでは、スイッチング素子Ｑ１を誘導負荷（Ｌ負荷）でスイッチング動作させる回路を用いている。
【００４７】
図４によれば、式（１４）で求めた容量値は、解析結果とほぼ一致している。そのため、この式の有効性が認められる。
【００４８】
以上説明した本実施形態によれば、第１実施形態と同様に、スイッチング素子Ｑ１のスイッチング動作に最低限必要なコンデンサＣ１の容量Ｃｂを求めることができる。そのため、スイッチング素子Ｑ２を常時オン状態とする動作条件であっても、スイッチング素子Ｑ１を安定してスイッチング動作させつつ、スイッチングユニット１０の消費電力を抑制することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５０】
１０、２０  スイッチングユニット、１１  駆動回路、Ｑ１  第１スイッチング素子、Ｑ２  第２スイッチング素子、Ｃ１  コンデンサ、Ｄ１  第１ダイオード、Ｄ２  第２ダイオード、Ｒ  抵抗素子
【図１】
2018042188.tif 000020
【図２】
2018042188.tif 000021
【図３】
2018042188.tif 000022
【図４】
2018042188.tif 000023