(57)【要約】【課題】広帯域な入力アナログ信号をデジタル信号に変換するインクリメンタル型デルタシグマＡＤ変換器。【解決手段】アナログ積分器を有し、入力アナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号に基づく信号を量子化する量子化部と、入力アナログ信号を量子化部へと伝達するフィードフォワード部と、量子化部の出力をＤＡ変換してフィードバック信号を生成するＤＡ変換部と、を備え、アナログ積分部は、入力アナログ信号を異なる期間においてサンプリングし、異なる期間において転送する、複数のスイッチトキャパシタ部と、スイッチトキャパシタ部が転送する入力アナログ信号にＤＡ変換部からのフィードバック信号を加算する加算部と、を有するインクリメンタル型デルタシグマＡＤ変換器およびＡＤ変換方法を提供する【選択図】図４
2018198408.tif 000002
【特許請求の範囲】
【請求項１】
アナログ積分器を有し、入力アナログ信号を積分するアナログ積分部と、
前記アナログ積分部の出力信号に基づく信号を量子化する量子化部と、
前記入力アナログ信号を前記量子化部へと伝達するフィードフォワード部と、
前記量子化部の出力に基づいてフィードバック信号を生成するＤＡ変換部と、
を備え、
前記アナログ積分部は、
前記入力アナログ信号を異なる期間においてサンプリングし、異なる期間において転送する、複数のスイッチトキャパシタ部と、
前記複数のスイッチトキャパシタ部が転送する前記入力アナログ信号に前記ＤＡ変換部からの前記フィードバック信号を加算する加算部と、
を有するインクリメンタル型デルタシグマＡＤ変換器。
【請求項２】
前記複数のスイッチトキャパシタ部のサンプリング期間および転送期間を制御する制御部を備え、
前記制御部は、一の期間における前記ＤＡ変換部の前記フィードバック信号と、前記一の期間において前記複数のスイッチトキャパシタ部のいずれかが転送するアナログ転送信号と、の差分を低減させるように、前記サンプリング期間および前記転送期間を調節する、請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項３】
前記制御部は、前記ＤＡ変換部が前記フィードバック信号を出力する期間と、前記複数のスイッチトキャパシタ部のいずれかの転送期間とを、一致させるように、前記サンプリング期間および前記転送期間を調節する、請求項２に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項４】
前記複数のスイッチトキャパシタ部の少なくとも一部は、並列に接続される請求項２または３に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項５】
前記制御部は、
前記複数のスイッチトキャパシタ部のそれぞれの前記サンプリング期間および前記転送期間を周期的に切り換え、
それぞれの前記サンプリング期間および前記転送期間の間に、サンプリングした電荷を保持するインターバル期間を設ける、請求項２から４のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項６】
前記制御部は、一のスイッチトキャパシタ部の前記インターバル期間を、当該一のスイッチトキャパシタ部の前記サンプリング期間および前記転送期間の和と一致させる、請求項５に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項７】
前記アナログ積分部は、第１スイッチトキャパシタ部および第２スイッチトキャパシタ部を有し、
前記制御部は、
前記第１スイッチトキャパシタ部が保持した電荷を転送して、次の入力アナログ信号をサンプリングする期間において、前記第２スイッチトキャパシタ部を前記インターバル期間とし、
前記第２スイッチトキャパシタ部が保持した電荷を転送して、次の入力アナログ信号をサンプリングする期間において、前記第１スイッチトキャパシタ部を前記インターバル期間とする、請求項５または６に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項８】
前記アナログ積分部は、第１スイッチトキャパシタ部、第２スイッチトキャパシタ部、および第３スイッチトキャパシタ部を有し、
前記制御部は、前記第１スイッチトキャパシタ部、前記第２スイッチトキャパシタ部、および前記第３スイッチトキャパシタ部のそれぞれの前記転送期間および前記サンプリング期間の間に、待機期間を設ける、請求項５に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項９】
前記制御部は、一のスイッチトキャパシタ部の前記転送期間および待機期間の和を、当該一のスイッチトキャパシタ部の前記サンプリング期間および前記インターバル期間と一致させる、請求項８に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１０】
前記制御部は、
前記第１スイッチトキャパシタ部、前記第２スイッチトキャパシタ部、および前記第３スイッチトキャパシタ部のうち、一のスイッチトキャパシタ部が入力アナログ信号をサンプリングする期間において、
残りのスイッチトキャパシタ部の一方を前記インターバル期間とし、
残りのスイッチトキャパシタ部の他方を前記転送期間および前記待機期間とする、請求項８または９に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１１】
前記複数のスイッチトキャパシタ部の少なくとも一部は、直列に接続される請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１２】
前記複数のスイッチトキャパシタ部のサンプリング期間および転送期間を制御する制御部を備え、
前記制御部は、一の期間における前記ＤＡ変換部の前記フィードバック信号と、前記一の期間において直列に接続された前記複数のスイッチトキャパシタ部の最終段のスイッチトキャパシタ部が転送するアナログ転送信号と、の差分を低減させるように、前記サンプリング期間および前記転送期間を調節する、請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１３】
前記制御部は、前記ＤＡ変換部が前記フィードバック信号を出力する期間と、前記最終段のスイッチトキャパシタ部の転送期間とを、一致させるように、前記サンプリング期間および前記転送期間を調節する、請求項１２に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１４】
前記制御部は、
前記複数のスイッチトキャパシタ部のそれぞれの前記サンプリング期間および前記転送期間を周期的に切り換える、請求項１２または１３に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１５】
前記入力アナログ信号を伝送する伝送ラインを分岐し、分岐した一方を前記アナログ積分部に入力させる分岐部を備え、
前記フィードフォワード部は、前記分岐部が分岐した他方の前記入力アナログ信号を前記量子化部へと伝達し、
前記量子化部は、前記アナログ積分部の出力信号に前記フィードフォワード部が伝達する前記入力アナログ信号を加えた信号を量子化する、請求項１から１４のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１６】
予め定められた周期毎に前記アナログ積分部が保持する積分値をリセットするリセット部を備える請求項１から１５のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１７】
前記量子化部の出力をフィルタリングするデジタルフィルタ部を備え、
前記リセット部は、前記アナログ積分部をリセットするタイミングで、前記デジタルフィルタ部をリセットする、請求項１６に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１８】
入力アナログ信号を積分することと、
前記入力アナログ信号を積分した信号を量子化することと、
量子化した信号をＤＡ変換してフィードバック信号を生成することと、
を備え、
前記入力アナログ信号を積分することは、
前記入力アナログ信号を、複数のスイッチトキャパシタ部を用いて異なる期間においてサンプリングし、異なる期間において転送することと、
転送された前記入力アナログ信号に前記フィードバック信号を加算することと、
を有するＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメンタル型デルタシグマＡＤ変換器およびＡＤ変換方法に関する。
【背景技術】
【０００２】
従来、積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１  国際公開第２０１３／１３６６７６号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなインクリメンタル型デルタシグマＡＤ変換器は、広帯域化の目的で、サンプルホールド回路を介して、入力アナログ信号をデジタル信号に変換することがある。サンプルホールド回路を用いないインクリメンタル型デルタシグマＡＤ変換器は、入力アナログ信号の振幅値が、１つのトラッキング・ホールド周期の間に変動する程度に高周波になると、正確にＡＤ変換することができなくなってしまうことがあるからである。即ち、サンプルホールド回路を介さずに、広帯域化が実現できるインクリメンタル型デルタシグマＡＤ変換器が望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、アナログ積分器を有し、入力アナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号に基づく信号を量子化する量子化部と、入力アナログ信号を量子化部へと伝達するフィードフォワード部と、量子化部の出力をＤＡ変換してフィードバック信号を生成するＤＡ変換部と、を備え、アナログ積分部は、入力アナログ信号を異なる期間においてサンプリングし、異なる期間において転送する、複数のスイッチトキャパシタ部と、スイッチトキャパシタ部が転送する入力アナログ信号にＤＡ変換部からのフィードバック信号を加算する加算部と、を有するインクリメンタル型デルタシグマＡＤ変換器およびＡＤ変換方法を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の構成例を示す。
【図２】アナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の一例を示す。
【図３】図１および図２に示すインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。
【図４】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の構成例を示す。
【図５】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。
【図６】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の第１変形例を示す。
【図７】第１変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。
【図８】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のフィードフォワード部１４０および量子化部１５０の構成例を示す。
【図９】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の第２変形例を示す。
【図１０】第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の構成例を示す。インクリメンタル型デルタシグマＡＤ変換器１０は、内部の回路をリセットしつつ、入力端子１２から入力するアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換して出力端子１４から出力する。インクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１２と、出力端子１４と、デルタシグマ変換部１００と、デジタルフィルタ部１９０と、を備える。
【０００９】
入力端子１２は、入力アナログ信号Ａｉｎを入力する。入力端子１２は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１２が差動入力の場合、当該入力端子１２は、正側入力から正側信号Ａｉｎｐが、負側入力から負側信号Ａｉｎｎが入力する。入力端子１２は、入力した入力信号Ａｉｎをデルタシグマ変換部１００に供給する。
【００１０】
出力端子１４は、入力アナログ信号Ａｉｎに応じて当該インクリメンタル型デルタシグマＡＤ変換器１０が変換したデジタル信号ＤＯＵＴを出力する。出力端子１４は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。
【００１１】
デルタシグマ変換部１００は、入力アナログ信号Ａｉｎをデルタシグマ変調した変調デジタル信号Ｙを出力する。デルタシグマ変換部１００は、分岐部１１０と、アナログ積分部１３０と、フィードフォワード部１４０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を有する。
【００１２】
分岐部１１０は、入力アナログ信号を伝送する伝送ラインを分岐し、分岐した一方をアナログ積分部１３０に入力させる。分岐部１１０は、分岐した他方をフィードフォワード部１４０に入力させる。
【００１３】
アナログ積分部１３０は、入力アナログ信号に応じて積分アナログ信号を出力する。アナログ積分部１３０は、アナログ積分器を有し、入力するアナログ信号を積分する。アナログ積分部１３０は、１または縦続接続された複数のアナログ積分器を含んでよい。アナログ積分部１３０は、積分した結果を出力信号Ａｅｒｒとして量子化部１５０に供給する。
【００１４】
フィードフォワード部１４０は、入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、分岐部１１０が分岐した他方の入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、アナログ積分部１３０が複数のアナログ積分器を含む場合、複数のアナログ積分器のそれぞれの積分結果のうちの一部を量子化部１５０へ伝達してもよい。
【００１５】
量子化部１５０は、アナログ積分部１３０の出力信号に基づく信号を量子化する。量子化部１５０は、例えば、アナログ積分部１３０の出力信号にフィードフォワード部１４０が伝達する入力アナログ信号を加えた信号を量子化する。量子化部１５０は、外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器として機能する量子化器を含んでよい。即ち、量子化部１５０は、アナログ積分部１３０の出力信号を２値または多値のデジタル信号に量子化してよい。
【００１６】
例えば、量子化部１５０が１ビット量子化器を含む場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、アナログ積分部１３０の出力信号および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号を１または０のデジタルコードに変換してよい。
【００１７】
また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号および予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号をＭビットのデジタルコードに変換してよい。
【００１８】
即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。
【００１９】
例えば、インクリメンタル型デルタシグマＡＤ変換器１０のオーバーサンプリング比が６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号Ｙを変調デジタル信号としてＤＡ変換部１６０およびデジタルフィルタ部１９０に供給する。
【００２０】
ＤＡ変換部１６０は、量子化部１５０の出力に基づいてフィードバック信号を生成する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号としてアナログ積分部１３０へと供給する。フィードバック信号は、予め定められた基準電圧でよい。フィードバック信号については後述する。ＤＡ変換部１６０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。
【００２１】
リセット部１７０は、予め定められた周期毎にアナログ積分部１３０が保持する積分値をリセットする。また、リセット部１７０は、アナログ積分部１３０をリセットするタイミングで、デジタルフィルタ部１９０もリセットしてよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０が入力信号Ａｉｎをデジタル値へ変換する毎に、アナログ積分部１３０およびデジタルフィルタ部１９０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタルフィルタ部１９０にリセット信号を供給してそれぞれリセットする。
【００２２】
制御部１８０は、デルタシグマ変換部１００の動作を制御する。制御部１８０は、例えば、アナログ積分部１３０およびＤＡ変換部１６０の動作を制御する。また、制御部１８０は、フィードフォワード部１４０および量子化部１５０を制御してよい。また、制御部１８０は、デジタルフィルタ部１９０を制御してもよい。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、デルタシグマ変換部１００の制御動作を実行してよい。また、制御部１８０は、クロック発振器を有して、各部の制御動作を実行してもよい。
【００２３】
デジタルフィルタ部１９０は、量子化部１５０が出力する変調デジタル信号Ｙをフィルタリングする。デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームを積算してデジタル積分する積分フィルタでよい。この場合、デジタルフィルタ部１９０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。デジタルフィルタ部１９０は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。
【００２４】
また、デジタルフィルタ部１９０は、ローパスフィルタを有し、量子化部１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部１９０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部１９０は、演算結果のデジタル値を出力端子１４に供給する。出力端子１４は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力ＤＯＵＴとして出力する。デジタルフィルタ部１９０は、予め定められた周期毎に、フィルタリングしたデジタル信号を出力してよい。
【００２５】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるアナログ積分部１３０およびデジタルフィルタ部１９０のリセットと、入力信号Ａｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
【００２６】
図２は、アナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の一例を示す。図２は、正側信号ＡＩＮＰおよび負側信号ＡＩＮＮによる差動信号が、入力アナログ信号としてアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、加算部１２０と、アナログ積分器２１０と、第１スイッチトキャパシタ部３１０と、を有する。
【００２７】
加算部１２０は、第１スイッチトキャパシタ部３１０およびアナログ積分器２１０の間に設けられ、入力端子１２から入力する入力信号ＡｉｎにＤＡ変換部１６０からのフィードバック信号を加算する。即ち、加算部１２０は、第１スイッチトキャパシタ部３１０が転送する入力アナログ信号に、ＤＡ変換部１６０からのフィードバック信号を加算する。加算部１２０は、入力端子１２が差動入力の場合、当該差動信号の正側信号ＡＩＮＰおよび負側信号ＡＩＮＮに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部１２０は、加算結果をアナログ積分器２１０に供給する。
【００２８】
図２は、アナログ積分器２１０が２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器２１０の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。アナログ積分器２１０は、アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む。
【００２９】
アナログ増幅器２１２は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器２１２は、例えば、差動入力型の増幅回路である。また、アナログ増幅器２１２は、シングルエンド出力でよく、これに代えて、差動出力でもよい。アナログ増幅器２１２は、一例として、ＯＰアンプである。図２は、アナログ増幅器２１２が、差動入力および差動出力のアナログ増幅器である例を示す。なお、図２において、アナログ増幅器２１２の正側入力端子は、アナログ積分器２１０の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
【００３０】
帰還キャパシタのそれぞれは、入力信号に応じた電荷の充電および放電を繰り返す。帰還キャパシタは、例えば、１サンプリング毎に、充電および放電を切り換える。一例として、正側帰還キャパシタＣｉ１ｐは、正側信号ＡＩＮＰに応じて、第１クロックで充電した電荷を、次の第２クロックにおいて量子化部１５０へと放電し、次の第３クロックにおいて次の電荷を充電する。同様に、負側帰還キャパシタＣｉ１ｎは、負側信号ＡＩＮＮに応じて、第１クロックで充電した電荷を、次の第２クロックにおいて量子化部１５０へと放電し、次の第３クロックにおいて次の電荷を充電する。
【００３１】
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２は、リセット部１７０が、正側リセットスイッチ２１４および負側リセットスイッチ２１６がそれぞれオン状態に切り換えて、アナログ積分器２１０をリセットする例を示す。
【００３２】
第１スイッチトキャパシタ部３１０は、加算部１２０の前段に設けられ、後段に接続されたアナログ積分器２１０に蓄積された電荷を伝達する。第１スイッチトキャパシタ部３１０は、正側キャパシタＣｓｐ、負側キャパシタＣｓｎ、前段スイッチ３１２、および後段スイッチ３１４を含む。
【００３３】
前段スイッチ３１２は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、前段スイッチ３１２は、制御部１８０の制御信号に応じて、負側キャパシタＣｓｎの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００３４】
前段スイッチ３１２は、例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの一方の端子を、それぞれ入力端子に接続する。この場合、前段スイッチ３１２は、信号φｓがロー電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの一方の端子と、対応する入力端子との間のそれぞれの電気的接続を切断する。
【００３５】
また、前段スイッチ３１２は、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの一方の端子を、それぞれ基準電位に接続する。この場合、前段スイッチ３１２は、信号φｉがロー電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの一方の端子と、基準電位との間のそれぞれの電気的接続を切断する。
【００３６】
後段スイッチ３１４は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの他方の端子を、加算部１２０および基準電位のいずれかにそれぞれ切り換える。
【００３７】
後段スイッチ３１４は、例えば、信号φｓがハイ電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの他方の端子を基準電位に接続し、信号φｓがロー電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。また、後段スイッチ３１４は、例えば、信号φｉがハイ電位のタイミングにおいて、正側キャパシタＣｓｐおよび負側キャパシタＣｓｎの他方の端子を加算部１２０にそれぞれ接続し、信号φｓがロー電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。
【００３８】
以上のように、第１スイッチトキャパシタ部３１０は、制御部１８０から供給される信号φｓおよび信号φｉに応じて、入力アナログ信号のサンプリングおよび転送を繰り返す。なお、制御部１８０は、例えば、信号φｓがハイ電位の期間に信号φｉをロー電位とし、信号φｓがロー電位の期間に信号φｉをハイ電位としてよい。即ち、第１スイッチトキャパシタ部３１０は、ハイ電位の信号φｓおよびロー電位の信号φｉが供給される期間をサンプリング期間とし、ロー電位の信号φｓおよびハイ電位の信号φｉが供給される期間を転送期間とする。
【００３９】
ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣｆｂｐと、キャパシタＣｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。
【００４０】
第１スイッチ部１６２は、キャパシタＣｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子およびキャパシタＣｆｂｎの一方の端子は、基準電位に接続する。
【００４１】
第２スイッチ部１６４は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子は基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
【００４２】
第３スイッチ部１６６は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣｆｂｐおよびキャパシタＣｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。
【００４３】
また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの接続先である加算部１２０は、第１スイッチトキャパシタ部３１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
【００４４】
第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を負側信号の伝送線路に接続する。
【００４５】
また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を正側信号の伝送線路に接続する。
【００４６】
このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。
【００４７】
以上のように、制御部１８０は、第１スイッチトキャパシタ部３１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力アナログ信号に重畳して、アナログ積分器２１０に供給する。図２は、加算部１２０からアナログ積分器２１０に供給する正側信号をＳＰ、負側信号をＳＮとした。このように、インクリメンタル型デルタシグマＡＤ変換器１０は、制御部１８０による制御信号に応じて、入力するアナログ信号をサンプリングしてデジタル信号に変換することができる。
【００４８】
フィードフォワード部１４０は、分岐部１１０で分岐された正側信号ＡＩＮＰおよび負側信号ＡＩＮＮによる差動信号を量子化部１５０に伝達する。フィードフォワード部１４０は、第１スイッチトキャパシタ部３１０と同様の構成でよい。即ち、フィードフォワード部１４０は、正側キャパシタＣｓｆｆｐ、負側キャパシタＣｓｆｆｎ、前段スイッチ１４２、および後段スイッチ１４４を含む。
【００４９】
前段スイッチ１４２は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｆｆｐの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、前段スイッチ１４２は、制御部１８０の制御信号に応じて、負側キャパシタＣｓｆｆｎの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。
【００５０】
前段スイッチ１４２は、例えば、制御部１８０が供給する信号φｓｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子を、それぞれ入力端子に接続する。この場合、前段スイッチ１４２は、信号φｓｆｆがロー電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子と、対応する入力端子との間のそれぞれの電気的接続を切断する。
【００５１】
また、前段スイッチ１４２は、制御部１８０が供給する信号φｉｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子を、それぞれ基準電位に接続する。この場合、前段スイッチ１４２は、信号φｉｆｆがロー電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子と、基準電位との間のそれぞれの電気的接続を切断する。
【００５２】
後段スイッチ１４４は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を、量子化部１５０および基準電位のいずれかにそれぞれ切り換える。
【００５３】
後段スイッチ１４４は、例えば、信号φｓｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を基準電位に接続し、信号φｓｆｆがロー電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。また、後段スイッチ１４４は、例えば、信号φｉｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を量子化部１５０にそれぞれ接続し、信号φｓｆｆがロー電位のタイミングにおいて、当該他方の端子および量子化部１５０の電気的接続を切断する。
【００５４】
以上のように、フィードフォワード部１４０は、制御部１８０から供給される信号φｓｆｆおよび信号φｉｆｆに応じて、入力アナログ信号のサンプリングおよび転送を繰り返す。なお、制御部１８０は、例えば、信号φｓｆｆがハイ電位の期間に信号φｉｆｆをロー電位とし、信号φｓｆｆがロー電位の期間に信号φｉｆｆをハイ電位としてよい。即ち、フィードフォワード部１４０は、信号φｓｆｆがハイ電位かつ信号φｉｆｆがロー電位の期間をサンプリング期間とし、信号φｓｆｆがロー電位かつ信号φｉｆｆがハイ電位の期間を転送期間とする。
【００５５】
以上のインクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１２からの入力アナログ信号を第１スイッチトキャパシタ部３１０がトラッキング・ホールドした信号と、フィードバック信号とを加算した信号を、デジタル信号に変換する。ここで、第１スイッチトキャパシタ部３１０からの入力アナログ信号は、１回のトラッキング・ホールド周期を経て、加算部１２０に入力する。その一方で、フィードバック信号は、第１スイッチトキャパシタ部３１０またはフィードフォワード部１４０と、ＤＡ変換部１６０とを通過するので、２回のトラッキング・ホールド周期を経て、加算部１２０に入力することになる。
【００５６】
したがって、入力アナログ信号が、１つのトラッキング・ホールド周期の間に大きく変動してしまうと、インクリメンタル型デルタシグマＡＤ変換器１０は、正確なフィードバック信号を生成することができなくなってしまう。即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力アナログ信号の振幅値が、１つのトラッキング・ホールド周期の間に変動する程度に高周波になると、正確にＡＤ変換することができなくなってしまい、入力帯域が制限されてしまうことがあった。このような場合のインクリメンタル型デルタシグマＡＤ変換器１０の動作について次に説明する。
【００５７】
図３は、図１および図２に示すインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。図３は、横軸が時間を示し、縦軸が信号強度を示す。制御部１８０は、図３に示すＣＬＫ信号に応じて制御信号を出力する。信号φｓｆｆおよび信号φｉｆｆは、制御部１８０がフィードフォワード部１４０に供給する制御信号の一例を示す。信号φｓおよび信号φｉは、制御部１８０がアナログ積分部１３０およびＤＡ変換部１６０に供給する制御信号の一例を示す。図３は、信号φｓｆｆ、信号φｉｆｆ、信号φｓ、および信号φｉが、クロック信号と略同一周期の信号の例を示す。
【００５８】
図２で説明したように、制御部１８０は、フィードフォワード部１４０に、ハイ電位の信号φｓｆｆおよびロー電位の信号φｉｆｆを供給する期間をサンプリング期間とし、ロー電位の信号φｓｆｆおよびハイ電位の信号φｉｆｆを供給する期間を転送期間とする。同様に、制御部１８０は、第１スイッチトキャパシタ部３１０を、ハイ電位の信号φｓおよびロー電位の信号φｉを供給する期間をサンプリング期間とし、ロー電位の信号φｓおよびハイ電位の信号φｉを供給する期間を転送期間とする。
【００５９】
制御部１８０は、例えば、フィードフォワード部１４０および第１スイッチトキャパシタ部３１０の、時刻ｔ２からｔ３の期間をサンプリング期間とし、時刻ｔ３からｔ４の期間を転送期間とする。図２における正側キャパシタＣｓｆｆｐ、負側キャパシタＣｓｆｆｎ、正側キャパシタＣｓｐ、および負側キャパシタＣｓｎの出力電圧の波形は、このような制御信号に応じて出力した信号の例を示す。
【００６０】
図２は、入力アナログ信号の振幅電圧の一例を、入力電圧として示す。ここで、入力電圧は、時間の経過に伴ってリニアに増加する例を示す。そして、入力電圧は、１つのトラッキング・ホールド周期の間に振幅値が２倍以上変化する信号の例を示す。なお、図２において、１つのトラッキング・ホールド周期は、１つのサンプリング期間および１つの転送期間の和である。また、図２において、１つのトラッキング・ホールド周期は、１つのクロック周期と略同一である。
【００６１】
即ち、ＤＡ変換部１６０から出力されるフィードバック信号は、フィードフォワード部１４０から量子化部１５０に転送される信号、または、第１スイッチトキャパシタ部３１０から加算部１２０に転送される信号から、１つのトラッキング・ホールド周期だけ遅延して出力されることになる。例えば、時刻ｔ３からｔ４の期間においてフィードフォワード部１４０から量子化部１５０に転送される信号に応じて、ＤＡ変換部１６０から出力されるフィードバック信号は、時刻ｔ５からｔ６の期間に出力される。
【００６２】
したがって、第１スイッチトキャパシタ部３１０から転送される信号と、フィードバック信号とを、加算部１２０が同一の期間において加算しても、入力電圧が高速に変化すると、フィードバックを与えるタイミングずれにより、適切なフィードバックにならなくなってしまう。このように、入力アナログ信号の周波数が高くなればなるほど、第１スイッチトキャパシタ部３１０から転送される信号と、フィードバック信号との差分が大きくなってしまい、正確にＡＤ変換することができなくなってしまうことがある。アナログ積分器２１０は、当該差分に応じた出力電圧を、図２に示すように、転送期間に出力する。また、アナログ積分器２１０は、出力信号が規定の値を超えると発振してしまうので、ＡＤ変換することもできなくなってしまうことがある。
【００６３】
そこで、本実施形態におけるインクリメンタル型デルタシグマＡＤ変換器１０は、第１スイッチトキャパシタ部３１０から転送される信号、およびフィードバック信号が、加算部１２０にそれぞれ供給されるタイミングを調節して、広帯域な入力信号に対応させたＡＤ変換を実行可能とする。このようなインクリメンタル型デルタシグマＡＤ変換器１０について、次に説明する。
【００６４】
図４は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の構成例を示す。図４に示すアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０において、図２に示されたアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の動作と略同一のものには同一の符号を付け、説明を省略する。
【００６５】
本実施形態に係るアナログ積分部１３０は、複数のスイッチトキャパシタ部を有する。複数のスイッチトキャパシタ部は、入力アナログ信号を異なる期間においてサンプリングし、異なる期間において転送する。この場合、制御部１８０は、ＤＡ変換部１６０の変換期間と、複数のスイッチトキャパシタ部のサンプリング期間および転送期間と、を制御する。
【００６６】
図４は、アナログ積分部１３０が、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０の２つのスイッチトキャパシタ部を有する例を示す。第１スイッチトキャパシタ部３１０は、既に図２で説明したので、ここでは説明を省略する。なお、図４において、第１スイッチトキャパシタ部３１０が含むキャパシタを、正側キャパシタＣｓｐ１、負側キャパシタＣｓｎ１とした。また、制御部１８０が第１スイッチトキャパシタ部３１０を制御する信号を信号φｓ１およびφｉ１とした。
【００６７】
第２スイッチトキャパシタ部３２０は、アナログ積分部１３０の入力端子および加算部１２０の間において、第１スイッチトキャパシタ部３１０と並列に接続される。第２スイッチトキャパシタ部３２０は、正側キャパシタＣｓｐ２、負側キャパシタＣｓｎ２、前段スイッチ３２２、および後段スイッチ３２４を含む。なお、第２スイッチトキャパシタ部３２０が含むキャパシタおよびスイッチは、第１スイッチトキャパシタ部３１０が含むキャパシタおよびスイッチと略同一のサイズであってよく、また、異なるサイズであってもよい。
【００６８】
前段スイッチ３２２は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐ２の一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、前段スイッチ３２２は、制御部１８０の制御信号に応じて、負側キャパシタＣｓｎ２の一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。
【００６９】
前段スイッチ３２２は、例えば、制御部１８０が供給する信号φｓ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ入力端子に接続する。この場合、前段スイッチ３２２は、信号φｓ２がロー電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ入力端子と電気的に切断する。
【００７０】
また、前段スイッチ３２２は、制御部１８０が供給する信号φｉ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ基準電位に接続する。この場合、前段スイッチ３２２は、信号φｉ２がロー電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ基準電位と電気的に切断する。
【００７１】
後段スイッチ３２４は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を、加算部１２０および基準電位のいずれかにそれぞれ切り換える。
【００７２】
後段スイッチ３２４は、例えば、信号φｓ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を基準電位に接続し、信号φｓ２がロー電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。また、後段スイッチ３２４は、例えば、信号φｉ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を加算部１２０にそれぞれ接続し、信号φｓ２がロー電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。
【００７３】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の制御部１８０は、複数のスイッチトキャパシタ部のそれぞれのサンプリング期間および転送期間を周期的に切り換える。このような制御部１８０によるインクリメンタル型デルタシグマＡＤ変換器１０の動作について次に説明する。
【００７４】
図５は、図１および図３に示す本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。図５は、横軸が時間を示し、縦軸が信号強度を示す。制御部１８０は、図５に示すＣＬＫ信号に応じて制御信号を出力する。信号φｓｆｆ、信号φｉｆｆは、制御部１８０がフィードフォワード部１４０に供給する制御信号の一例を示す。信号φｓ１、信号φｉ１、信号φｓ２、および信号φｉ２は、制御部１８０がアナログ積分部１３０に供給する制御信号の一例を示す。
【００７５】
また、制御部１８０は、図３に示した信号φｓおよび信号φｉを、ＤＡ変換部１６０に供給する。即ち、ＤＡ変換部１６０は、１つのクロック周期に応じて１つのフィードバック信号を出力する。なお、図５においても、１つのトラッキング・ホールド周期と１つのクロック周期とが略同一の周期である例を示す。
【００７６】
即ち、制御部１８０がフィードフォワード部１４０に供給する信号φｓｆｆおよび信号φｉｆｆと、ＤＡ変換部１６０に供給する信号φｓおよび信号φｉとは、図３のタイミングと略同一である。したがって、図５に示す正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの出力電圧の波形と、ＤＡ変換部１６０の出力電圧の波形とは、図３に示したタイミングチャートの波形と略同一となる。
【００７７】
制御部１８０は、第１スイッチトキャパシタ部３１０に、ハイ電位の信号φｓ１およびロー電位の信号φｉ１を供給することでサンプリング期間とし、ロー電位のφｓ１およびハイ電位の信号φｉ１を供給することで転送期間とする。また、制御部１８０は、それぞれのサンプリング期間および転送期間の間に、サンプリングした電荷を保持するインターバル期間を設ける。制御部１８０は、例えば、第１スイッチトキャパシタ部３１０に、ハイ電位の信号φｓ１およびロー電位の信号φｉ１を供給する期間をインターバル期間とする。
【００７８】
また、制御部１８０は、一のスイッチトキャパシタ部のインターバル期間を、当該一のスイッチトキャパシタ部のサンプリング期間および転送期間の和と一致させる。即ち、制御部１８０は、一のスイッチトキャパシタ部に充電した電荷を、１つのトラッキング・ホールド周期だけ保持させてから加算部１２０に転送させる。
【００７９】
図５は、制御部１８０が、第１スイッチトキャパシタ部３１０の、時刻ｔ４からｔ５の期間をサンプリング期間とし、時刻ｔ５からｔ７の期間をインターバル期間とし、時刻ｔ７からｔ８の期間を転送期間とする例を示す。制御部１８０は、このようなサンプリング期間、インターバル期間、および転送期間を周期的に繰り返してよい。
【００８０】
また、制御部１８０は、第１スイッチトキャパシタ部３１０と同様に、第２スイッチトキャパシタ部３２０に、ハイ電位の信号φｓ２およびロー電位の信号φｉ２を供給する期間をサンプリング期間とし、ロー電位の信号φｓ２およびハイ電位の信号φｉ２を供給する期間を転送期間とする。また、制御部１８０は、第２スイッチトキャパシタ部３２０に、ハイ電位の信号φｓ２およびロー電位の信号φｉ２を供給する期間をインターバル期間とする。
【００８１】
図５は、制御部１８０が、第２スイッチトキャパシタ部３２０の、時刻ｔ２からｔ３の期間をサンプリング期間とし、時刻ｔ３からｔ５の期間をインターバル期間とし、時刻ｔ５からｔ６の期間を転送期間とする例を示す。制御部１８０は、このようなサンプリング期間、インターバル期間、および転送期間を周期的に繰り返してよい。
【００８２】
制御部１８０は、第１スイッチトキャパシタ部３１０が保持した電荷を転送して、次の入力アナログ信号をサンプリングする期間において、第２スイッチトキャパシタ部３２０をインターバル期間とする。例えば、制御部１８０は、第１スイッチトキャパシタ部３１０が前回サンプリングした電荷を転送してから次の入力アナログ信号をサンプリングする時刻ｔ３からｔ５の期間を、第２スイッチトキャパシタ部３２０のインターバル期間とする。
【００８３】
また、制御部１８０は、第２スイッチトキャパシタ部３２０が保持した電荷を転送して、次の入力アナログ信号をサンプリングする期間において、第１スイッチトキャパシタ部３１０をインターバル期間とする。例えば、制御部１８０は、第２スイッチトキャパシタ部３２０が前回サンプリングした電荷を転送してから次の入力アナログ信号をサンプリングする時刻ｔ５からｔ７の期間を、第１スイッチトキャパシタ部３１０のインターバル期間とする。
【００８４】
このように、制御部１８０は、一のトラッキング・ホールド周期において、複数のスイッチトキャパシタ部のうちの一方がサンプリング周期となるように、複数のスイッチトキャパシタ部を制御する。そして、加算部１２０は、一のトラッキング・ホールド周期において、複数のスイッチトキャパシタ部のうちの他方が転送する入力アナログ信号と、ＤＡ変換部１６０からのフィードバック信号とを加算する。
【００８５】
以上のように、制御部１８０は、ＤＡ変換部１６０の変換期間に対する複数のスイッチトキャパシタ部のサンプリング期間および転送期間を調節する。即ち、制御部１８０は、ＤＡ変換部１６０がフィードバック信号を出力する期間と、複数のスイッチトキャパシタ部のいずれかの転送期間とを、一致させるように、変換期間に対するサンプリング期間および転送期間を調節する。そして、制御部１８０は、一の期間におけるＤＡ変換部１６０のフィードバック信号と、当該一の期間において複数のスイッチトキャパシタ部のいずれかが転送するアナログ転送信号と、の差分を低減させるように、それぞれの期間を調整する。
【００８６】
例えば、制御部１８０は、第１スイッチトキャパシタ部３１０が時刻ｔ１までのサンプリング期間においてサンプリングした電荷を、時刻ｔ３まで保持させ、時刻ｔ３から時刻ｔ４の期間に加算部１２０へと転送する。このように、制御部１８０は、第１スイッチトキャパシタ部３１０がサンプリングした電荷を、一のトラッキング・ホールド周期だけ遅延させて加算部１２０に転送させる。
【００８７】
一方、ＤＡ変換部１６０が転送するフィードバック信号は、２回のトラッキング・ホールド周期を経て加算部１２０に入力する。したがって、ＤＡ変換部１６０が時刻ｔ３から時刻ｔ４の期間に加算部１２０へと転送するフィードバック信号は、フィードフォワード部１４０が時刻ｔ１までのサンプリング期間においてサンプリングした電荷に応じた信号となる。
【００８８】
同様に、制御部１８０は、第２スイッチトキャパシタ部３２０が時刻ｔ２から時刻ｔ３までのサンプリング期間においてサンプリングした電荷を、時刻ｔ５まで保持させ、時刻ｔ５から時刻ｔ６の期間に加算部１２０へと転送する。そしてＤＡ変換部１６０が当該時刻ｔ５から時刻ｔ６の期間に加算部１２０へと転送するフィードバック信号は、フィードフォワード部１４０が時刻ｔ２から時刻ｔ３までのサンプリング期間においてそれぞれサンプリングした電荷に応じた信号となる。
【００８９】
このように、制御部１８０は、略同一の期間にサンプリングされた入力アナログ信号に応じて、フィードフォワード部１４０およびＤＡ変換部１６０を通過するフィードバック信号と、第１スイッチトキャパシタ部３１０または第２スイッチトキャパシタ部３２０から転送される信号とを、略同一の期間において加算部１２０に供給する。したがって、第１スイッチトキャパシタ部３１０または第２スイッチトキャパシタ部３２０から転送される信号と、フィードバック信号とを、加算部１２０が同一の期間において加算することにより、入力アナログ信号に適切なフィードバックを付与することができる。
【００９０】
即ち、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、入力アナログ信号が、１つのトラッキング・ホールド周期の間に振幅値が数倍程度変動する高周波になっても、追随してデジタル信号に変換することができる。以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が２つのスイッチトキャパシタ部を有する例を説明したが、これに限定されることはない。アナログ積分部１３０は、３以上のスイッチトキャパシタ部を有してよい。
【００９１】
図６は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の第１変形例を示す。第１変形例のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０において、図４に示されたアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の動作と略同一のものには同一の符号を付け、説明を省略する。
【００９２】
第１変形例に係るアナログ積分部１３０は、第１スイッチトキャパシタ部３１０、第２スイッチトキャパシタ部３２０、および第３スイッチトキャパシタ部３３０を有する例を示す。第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０は、既に図２および図４で説明したので、ここでは説明を省略する。また、第３スイッチトキャパシタ部３３０は、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０と略同一の構成でよい。
【００９３】
即ち、第３スイッチトキャパシタ部３３０は、アナログ積分部１３０の入力端子および加算部１２０の間において、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０と並列に接続される。第３スイッチトキャパシタ部３３０は、正側キャパシタＣｓｐ３、負側キャパシタＣｓｎ３、前段スイッチ３３２、および後段スイッチ３３４を含む。なお、第３スイッチトキャパシタ部３３０が含むキャパシタおよびスイッチは、第１スイッチトキャパシタ部３１０および／または第２スイッチトキャパシタ部３２０が含むキャパシタおよびスイッチと略同一のサイズであってよく、また、異なるサイズであってもよい。このような第１変形例のインクリメンタル型デルタシグマＡＤ変換器１０の動作について次に説明する。
【００９４】
図７は、第１変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。図７に示すタイミングチャートにおいて、図５に示されたタイミングチャートの動作と略同一のものには同一の符号を付け、説明を省略する。制御部１８０は、図７に示すＣＬＫ信号に応じて制御信号を出力する。信号φｓｆｆ、信号φｉｆｆは、制御部１８０がフィードフォワード部１４０に供給する制御信号の一例を示す。信号φｓ１、信号φｉ１、信号φｓ２、信号φｉ２、信号φｓ３、および信号φｉ３は、制御部１８０がアナログ積分部１３０に供給する制御信号の一例を示す。
【００９５】
制御部１８０は、第１スイッチトキャパシタ部３１０、第２スイッチトキャパシタ部３２０、および第３スイッチトキャパシタ部３３０のそれぞれの転送期間およびサンプリング期間の間に、待機期間を設ける。即ち、制御部１８０は、それぞれのスイッチトキャパシタ部を、サンプリング期間、保持期間、転送期間、および待機期間のいずれかの状態に制御する。制御部１８０は、例えば、第１スイッチトキャパシタ部３１０に、ロー電位の信号φｓ１およびハイ電位の信号φｉ１を供給する期間を待機期間とする。即ち、制御部１８０は、第１スイッチトキャパシタ部３１０の転送期間の状態を保持する期間を待機期間とする。
【００９６】
また、制御部１８０は、一のスイッチトキャパシタ部の転送期間および待機期間の和を、当該一のスイッチトキャパシタ部のサンプリング期間およびインターバル期間と一致させる。制御部１８０は、例えば、転送期間および待機期間を、略同一の時間間隔とする。また、制御部１８０は、サンプリング期間およびインターバル期間を、転送期間の２倍の時間間隔とする。これにより、制御部１８０は、３つのトラッキング・ホールド周期において１つの転送期間を設け、一のスイッチトキャパシタ部に充電した電荷を当該転送期間において加算部１２０に転送させる。
【００９７】
図７は、制御部１８０が、第１スイッチトキャパシタ部３１０の、時刻ｔ１からｔ３の期間をインターバル期間とし、時刻ｔ３からｔ４の期間を転送期間とし、時刻ｔ４からｔ５の期間を待機期間とし、時刻ｔ５からｔ７の期間をサンプリング期間とする例を示す。
【００９８】
また、制御部１８０は、第１スイッチトキャパシタ部３１０と同様に、第２スイッチトキャパシタ部３２０に、ロー電位の信号φｓ２およびハイ電位の信号φｉ２を供給する期間を待機期間とする。図７は、制御部１８０が、第２スイッチトキャパシタ部３２０の、時刻ｔ１からｔ３の期間をサンプリング期間とし、時刻ｔ３からｔ５の期間をインターバル期間とし、時刻ｔ５からｔ６の期間を転送期間とし、時刻ｔ６からｔ７の期間を待機期間とする例を示す。
【００９９】
また、制御部１８０は、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０と同様に、第３スイッチトキャパシタ部３３０を制御する。即ち、第３スイッチトキャパシタ部３３０に、ハイ電位の信号φｓ３およびロー電位の信号φｉ３を供給する期間をサンプリング期間およびインターバル期間とし、ロー電位の信号φｓ３およびハイ電位の信号φｉ３を供給する期間を転送期間および待機期間とする。図７は、制御部１８０が、第３スイッチトキャパシタ部３３０の、時刻ｔ３からｔ５の期間をサンプリング期間とし、時刻ｔ５からｔ７の期間をインターバル期間とし、時刻ｔ７からｔ８の期間を転送期間とし、時刻ｔ８からｔ９の期間を待機期間とする例を示す。
【０１００】
制御部１８０は、このようなスイッチトキャパシタ部のサンプリング期間、インターバル期間、転送期間、および待機期間を、それぞれ周期的に繰り返してよい。また、制御部１８０は、第１スイッチトキャパシタ部３１０、第２スイッチトキャパシタ部３２０、および第３スイッチトキャパシタ部３３０のうち、一のスイッチトキャパシタ部が入力アナログ信号をサンプリングする期間において、残りのスイッチトキャパシタ部の一方をインターバル期間とし、残りのスイッチトキャパシタ部の他方を転送期間および待機期間とする。
【０１０１】
図７は、制御部１８０が、時刻ｔ１からｔ３の期間において、第２スイッチトキャパシタ部３２０をサンプリング期間とし、第１スイッチトキャパシタ部３１０をインターバル期間とし、第３スイッチトキャパシタ部３３０を転送期間および待機期間とする例を示す。また、制御部１８０は、時刻ｔ３からｔ５の期間において、第３スイッチトキャパシタ部３３０をサンプリング期間とし、第２スイッチトキャパシタ部３２０をインターバル期間とし、第１スイッチトキャパシタ部３１０を転送期間および待機期間とする。
【０１０２】
また、制御部１８０は、時刻ｔ５からｔ７の期間において、第１スイッチトキャパシタ部３１０をサンプリング期間とし、第３スイッチトキャパシタ部３３０をインターバル期間とし、第２スイッチトキャパシタ部３２０を転送期間および待機期間とする。このように、制御部１８０は、それぞれのスイッチトキャパシタ部に対して、サンプリング期間と、インターバル期間と、転送期間および待機期間との３つの状態をトラッキング・ホールド周期毎に順に切り換える。また、制御部１８０は、トラッキング・ホールド周期毎に、３つのスイッチトキャパシタ部を、サンプリング期間と、インターバル期間と、転送期間および待機期間とのうち相異なるいずれかの状態にそれぞれ切り換える。
【０１０３】
即ち、制御部１８０は、一のスイッチトキャパシタ部がサンプリング期間を開始した時点から２つのトラッキング・ホールド周期後に、転送期間が開始するように制御する。また、制御部１８０は、３つのスイッチトキャパシタ部がトラッキング・ホールド周期毎に、入力アナログ信号を順次転送するように制御する。これにより、第１スイッチトキャパシタ部３１０は、時刻ｔ１までの期間にサンプリングした電荷を時刻ｔ３から加算部１２０へと転送し、第２スイッチトキャパシタ部３２０は、時刻ｔ１から時刻ｔ３までの期間にサンプリングした電荷を時刻ｔ５から転送し、第３スイッチトキャパシタ部３３０は、時刻ｔ３から時刻ｔ５までの期間にサンプリングした電荷を時刻ｔ７から転送する。
【０１０４】
一方、ＤＡ変換部１６０が時刻ｔ３から時刻ｔ４の期間に加算部１２０へと転送するフィードバック信号は、フィードフォワード部１４０が時刻ｔ１までのサンプリング期間においてサンプリングした電荷に応じた信号である。同様に、時刻ｔ５から時刻ｔ６の期間のフィードバック信号は、時刻ｔ２から時刻ｔ３までの期間にサンプリングされた電荷に応じた信号であり、時刻ｔ７から時刻ｔ８の期間のフィードバック信号は、時刻ｔ４から時刻ｔ５までの期間にサンプリングされた電荷に応じた信号である。
【０１０５】
このように、制御部１８０は、略同一の期間にサンプリングされた入力アナログ信号に応じた、フィードフォワード部１４０およびＤＡ変換部１６０を通過するフィードバック信号と、複数のスイッチトキャパシタ部のいずれかから転送される信号とを、略同一の期間において加算部１２０に供給する。したがって、第１スイッチトキャパシタ部３１０、第２スイッチトキャパシタ部３２０、または第３スイッチトキャパシタ部３３０から転送される信号と、フィードバック信号とを、加算部１２０が同一の期間において加算することにより、入力アナログ信号に適切なフィードバックを付与することができる。
【０１０６】
また、第１変形例のインクリメンタル型デルタシグマＡＤ変換器１０は、サンプリング期間をトラッキング・ホールド周期と同程度まで長くすることができる。したがって、例えば、インクリメンタル型デルタシグマＡＤ変換器１０の前段、または、インクリメンタル型デルタシグマＡＤ変換器１０の内部にバッファ回路等を設けた場合、当該バッファ回路のセトリング時間を長くすることができる。
【０１０７】
以上の図６に示す第１変形例のインクリメンタル型デルタシグマＡＤ変換器１０は、スイッチトキャパシタ部を３つ有する例を説明したが、これに限定されることはない。インクリメンタル型デルタシグマＡＤ変換器１０は、それぞれのスイッチトキャパシタ部を、サンプリング期間、インターバル期間、転送期間、および待機期間の状態に切り換えることにより、より多くのスイッチトキャパシタ部を有してもよい。
【０１０８】
図８は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のフィードフォワード部１４０および量子化部１５０の構成例を示す。なお、フィードフォワード部１４０については、図１および図２において説明したので、ここでは説明を省略する。量子化部１５０は、制御部１８０によって制御されてよい。量子化部１５０は、前段回路１５２および量子化器１５４を有する。
【０１０９】
前段回路１５２は、フィードフォワード部１４０から供給される信号と、アナログ積分部１３０から供給される信号とを加算する。前段回路１５２は、第１回路２５０および第２回路２８０を含む。
【０１１０】
第１回路２５０は、スイッチトキャパシタを含み、フィードフォワード部１４０からのアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化器１５４へと伝達する。第１回路２５０のスイッチトキャパシタは、一例として、第１スイッチ２５２、キャパシタＣ０ｆｆｐ、およびキャパシタＣ０ｆｆｎを含む。
【０１１１】
第１スイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｐの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ０ｆｆｐの他方の端子は、量子化器１５４に接続される。キャパシタＣ０ｆｆｐは、一例として、第１タイミングにおいて一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化器１５４へと放電する。
【０１１２】
第１スイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｎの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ０ｆｆｎは、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化器１５４へと放電する。
【０１１３】
第２回路２８０は、スイッチトキャパシタを含み、アナログ積分部１３０が出力する信号（一例として、ＩＮＴＰおよびＩＮＴＮ）を、量子化器１５４へと伝達する。第２回路２８０は、一例として、第２スイッチ２８２、キャパシタＣ３ｆｆｐ、およびキャパシタＣ３ｆｆｎを含む。
【０１１４】
第２スイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ３ｆｆｐの一方の端子を、アナログ積分部１３０が信号ＩＮＴＰを出力する出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｐの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ３ｆｆｐは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴＰを充電する。そして、キャパシタＣ３ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【０１１５】
第２スイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ３ｆｆｎの一方の端子を、アナログ積分部１３０が信号ＩＮＴＮを出力する出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｎの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ３ｆｆｎは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴＮを充電する。そして、キャパシタＣ３ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【０１１６】
量子化器１５４は、前段回路１５２から供給される信号を量子化する。量子化器１５４は、１ビット量子化器またはマルチビット量子化器でよい。
【０１１７】
制御部１８０は、一例として、第１回路２５０および第２回路２８０に対して、信号φｉがハイ電位の第１タイミングで充電動作を、信号φｓがハイ電位の第２タイミングで放電動作を実行させる。以上のように、量子化部１５０は、フィードフォワード部１４０からの信号と、アナログ積分部１３０が出力する信号とを、加算して量子化する。このように、アナログ積分部１３０が出力する信号にフィードフォワード信号を重畳することにより、量子化器１５４がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
【０１１８】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が有する複数のスイッチトキャパシタが並列に接続される例を説明したが、これに限定されることはない。複数のスイッチトキャパシタは、直列に接続され、入力アナログ信号を順次後段へと転送してよい。即ち、直列に接続された複数のスイッチトキャパシタの最終段のスイッチトキャパシタが入力アナログ信号を加算部１２０に転送するタイミングと、フィードフォワード部１４０を介したフィードバック信号が加算部１２０に到達するタイミングとが、略一致することにより、入力アナログ信号に適切なフィードバックを付与することができる。このようなインクリメンタル型デルタシグマＡＤ変換器１０について、次に説明する。
【０１１９】
図９は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の第２変形例を示す。第２変形例のアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０において、図４に示されたアナログ積分部１３０、フィードフォワード部１４０、およびＤＡ変換部１６０の動作と略同一のものには同一の符号を付け、説明を省略する。第２変形例のアナログ積分部１３０は、複数のスイッチトキャパシタが直列に配置された例を示す。
【０１２０】
図９は、アナログ積分部１３０が、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０の２つのスイッチトキャパシタ部と第１スイッチトキャパシタ部３１０から転送された信号をホールドするホールド部３４０を有する例を示す。第１スイッチトキャパシタ部３１０は、既に図２で説明したので、ここでは説明を省略する。なお、図４において、第１スイッチトキャパシタ部３１０が含むキャパシタを、正側キャパシタＣｓｐ１、負側キャパシタＣｓｎ１とした。また、制御部１８０が第１スイッチトキャパシタ部３１０を制御する信号を信号φｓ１およびφｉ１とした。
【０１２１】
ホールド部３４０は、第１スイッチトキャパシタ部３１０および第２スイッチトキャパシタ部３２０の間に設けられ、第１スイッチトキャパシタ部３１０が出力する電位を保持し、第２スイッチトキャパシタ部３２０に転送する。ホールド部３４０は、アナログ積分器２１０と同様の構成を有してよい。ホールド部３４０は、アナログ増幅器３４２と、正側リセットスイッチ３４４と、負側リセットスイッチ３４６と、帰還キャパシタと、を含む。
【０１２２】
アナログ増幅器３４２は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器３４２は、例えば、差動入力型の増幅回路である。また、アナログ増幅器２１２は、アナログ増幅器２１２と同様の増幅回路でよい。正側リセットスイッチ３４４および負側リセットスイッチ３４６は、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ増幅器をそれぞれリセットする。
【０１２３】
帰還キャパシタのそれぞれは、入力信号に応じた電荷の充電および放電を繰り返す。帰還キャパシタは、例えば、１サンプリング毎に、充電および放電を切り換える。一例として、正側帰還キャパシタＣｈｐは、ハイ電位の信号φｉ１が供給されて転送期間となった第１スイッチトキャパシタ部３１０の正側キャパシタＣｓｐ１から、当該正側キャパシタＣｓｐ１にサンプリングされた電荷が転送される。同様に、負側帰還キャパシタＣｈｎは、ハイ電位の信号φｉ１が供給されて転送期間となった第１スイッチトキャパシタ部３１０の負側キャパシタＣｓｎ１から、サンプリングされた電荷が転送される。
【０１２４】
また、正側帰還キャパシタＣｈｐは、ハイ電位の信号φｓ２が供給されてサンプリング期間となった第２スイッチトキャパシタ部３２０の正側キャパシタＣｓｐ２に、充電した電荷を転送する。同様に、負側帰還キャパシタＣｈｎは、ハイ電位の信号φｉ２が供給されてサンプリング期間となった第２スイッチトキャパシタ部３２０の負側キャパシタＣｓｎ２に、充電した電荷を転送する。
【０１２５】
第２スイッチトキャパシタ部３２０は、ホールド部３４０および加算部１２０の間に接続される。第２スイッチトキャパシタ部３２０は、正側キャパシタＣｓｐ２、負側キャパシタＣｓｎ２、前段スイッチ３２２、および後段スイッチ３２４を含む。なお、第２スイッチトキャパシタ部３２０が含むキャパシタおよびスイッチは、第１スイッチトキャパシタ部３１０が含むキャパシタおよびスイッチと略同一のサイズであってよく、また、異なるサイズであってもよい。
【０１２６】
前段スイッチ３２２は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐ２の一方の端子を、ホールド部３４０の正側出力端子および基準電位のいずれかに切り換える。また、前段スイッチ３２２は、制御部１８０の制御信号に応じて、負側キャパシタＣｓｎ２の一方の端子を、ホールド部３４０の負側出力端子および基準電位のいずれかに切り換える。
【０１２７】
前段スイッチ３２２は、例えば、制御部１８０が供給する信号φｓ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれホールド部３４０の出力端子に接続する。この場合、前段スイッチ３２２は、信号φｓ２がロー電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれホールド部３４０の出力端子と電気的に切断する。
【０１２８】
また、前段スイッチ３２２は、制御部１８０が供給する信号φｉ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ基準電位に接続する。この場合、前段スイッチ３２２は、信号φｉ２がロー電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の一方の端子を、それぞれ基準電位と電気的に切断する。
【０１２９】
後段スイッチ３２４は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を、加算部１２０および基準電位のいずれかにそれぞれ切り換える。
【０１３０】
後段スイッチ３２４は、例えば、信号φｓ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を基準電位に接続し、信号φｓ２がロー電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。また、後段スイッチ３２４は、例えば、信号φｉ２がハイ電位のタイミングにおいて、正側キャパシタＣｓｐ２および負側キャパシタＣｓｎ２の他方の端子を加算部１２０にそれぞれ接続し、信号φｓ２がロー電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。
【０１３１】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の制御部１８０は、複数のスイッチトキャパシタ部のそれぞれのサンプリング期間および転送期間を周期的に切り換える。このような制御部１８０による第２変形例のインクリメンタル型デルタシグマＡＤ変換器１０の動作について次に説明する。
【０１３２】
図１０は、第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。図１０は、横軸が時間を示し、縦軸が信号強度を示す。制御部１８０は、図１０に示すＣＬＫ信号に応じて制御信号を出力する。信号φｓｆｆ、信号φｉｆｆは、制御部１８０がフィードフォワード部１４０に供給する制御信号の一例を示す。信号φｓ１、信号φｉ１、信号φｓ２、信号φｉ２および信号φｒ１は、制御部１８０がアナログ積分部１３０に供給する制御信号の一例を示す。
【０１３３】
また、制御部１８０は、図３に示した信号φｓおよび信号φｉを、ＤＡ変換部１６０に供給する。即ち、ＤＡ変換部１６０は、１つのクロック周期に応じて１つのフィードバック信号を出力する。なお、図１０においても、１つのトラッキング・ホールド周期と１つのクロック周期とが略同一の周期である例を示す。
【０１３４】
即ち、制御部１８０がフィードフォワード部１４０に供給する信号φｓｆｆおよび信号φｉｆｆと、ＤＡ変換部１６０に供給する信号φｓおよび信号φｉとは、図３のタイミングと略同一である。したがって、図１０に示す正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの出力電圧の波形と、ＤＡ変換部１６０の出力電圧の波形とは、図３に示したタイミングチャートの波形と略同一となる。
【０１３５】
制御部１８０は、第１スイッチトキャパシタ部３１０に、ハイ電位の信号φｓ１およびロー電位の信号φｉ１を供給することでサンプリング期間とし、ロー電位のφｓ１およびハイ電位の信号φｉ１を供給することで転送期間とする。ここで、信号φｓ１および信号φｓ２がハイ電位となる期間は、信号φｓｆｆがハイ電位となる期間よりも短くてよい。そして、信号φｓｆｆがハイ電位となる期間において、信号φｓ１および信号φｓ２がロー電位となる期間に、信号φｒ１をハイ電位とすることで、ホールド部３４０をリセットしてよい。制御部１８０は、このようなサンプリング期間、および転送期間を周期的に繰り返してよい。
【０１３６】
また、制御部１８０は、第１スイッチトキャパシタ部３１０と同様に、第２スイッチトキャパシタ部３２０に、ハイ電位の信号φｓ２およびロー電位の信号φｉ２を供給する期間をサンプリング期間とし、ロー電位の信号φｓ２およびハイ電位の信号φｉ２を供給する期間を転送期間とする。制御部１８０は、このようなサンプリング期間、および転送期間を周期的に繰り返してよい。
【０１３７】
以上のように、制御部１８０は、ＤＡ変換部１６０の変換期間に対する複数のスイッチトキャパシタ部のサンプリング期間および転送期間を調節する。即ち、制御部１８０は、ＤＡ変換部１６０がフィードバック信号を出力するタイミングと、第２スイッチトキャパシタ部３２０が出力信号を転送するタイミングとを、加算部１２０において略一致させるように、変換期間に対するサンプリング期間および転送期間を調節する。そして、制御部１８０は、一の期間におけるＤＡ変換部１６０のフィードバック信号と、当該一の期間において第２スイッチトキャパシタ部３２０が転送するアナログ転送信号と、の差分を低減させるように、それぞれの期間を調整する。
【０１３８】
例えば、制御部１８０は、第１スイッチトキャパシタ部３１０が時刻ｔ１までのサンプリング期間においてサンプリングした電荷を、時刻ｔ２までの期間にホールド部３４０に転送する。そして、ホールド部３４０に転送した電荷を、時刻ｔ３までの期間に第２スイッチトキャパシタ部３２０に転送し、時刻ｔ３から時刻ｔ４の期間に加算部１２０へと転送する。このように、制御部１８０は、第１スイッチトキャパシタ部３１０がサンプリングした電荷を、一のトラッキング・ホールド周期だけ遅延させて加算部１２０へ転送させる。
【０１３９】
一方、ＤＡ変換部１６０が転送するフィードバック信号は、２回のトラッキング・ホールド周期を経て加算部１２０に入力する。したがって、ＤＡ変換部１６０が時刻ｔ３から時刻ｔ４の期間に加算部１２０へと転送するフィードバック信号は、フィードフォワード部１４０が時刻ｔ１までのサンプリング期間においてサンプリングした電荷に応じた信号となる。
【０１４０】
このように、制御部１８０は、略同一の期間にサンプリングされた入力アナログ信号に応じて、フィードフォワード部１４０およびＤＡ変換部１６０を通過するフィードバック信号と、第１スイッチトキャパシタ部３１０、ホールド部３４０、および第２スイッチトキャパシタ部３２０を通って転送される信号とを、略同一の期間において加算部１２０に供給する。したがって、第２スイッチトキャパシタ部３２０から転送される信号と、フィードバック信号とを、加算部１２０が同一の期間において加算することにより、入力アナログ信号に適切なフィードバックを付与することができる。
【０１４１】
即ち、第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０は、入力アナログ信号が、１つのトラッキング・ホールド周期の間に振幅値が数倍程度変動する高周波になっても、追随してデジタル信号に変換することができる。以上の第２変形例に係るインクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が２つのスイッチトキャパシタ部を有する例を説明したが、これに限定されることはない。アナログ積分部１３０は、３以上のスイッチトキャパシタ部を有してよい。この場合、アナログ積分部１３０は、複数のスイッチトキャパシタ部を直列および並列に配置してよい。
【０１４２】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【０１４３】
特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【０１４４】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【０１４５】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【０１４６】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【０１４７】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【０１４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１４９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１５０】
１０  インクリメンタル型デルタシグマＡＤ変換器、１２  入力端子、１４  出力端子、１００  デルタシグマ変換部、１１０  分岐部、１２０  加算部、１３０  アナログ積分部、１４０  フィードフォワード部、１４２  前段スイッチ、１４４  後段スイッチ、１５０  量子化部、１５２  前段回路、１５４  量子化器、１６０  ＤＡ変換部、１６２  第１スイッチ部、１６４  第２スイッチ部、１６６  第３スイッチ部、１７０  リセット部、１８０  制御部、１９０  デジタルフィルタ部、２１０  アナログ積分器、２１２  アナログ増幅器、２１４  正側リセットスイッチ、２１６  負側リセットスイッチ、２５０  第１回路、２５２  第１スイッチ、２８０  第２回路、２８２  第２スイッチ、３１０  第１スイッチトキャパシタ部、３１２  前段スイッチ、３１４  後段スイッチ、３２０  第２スイッチトキャパシタ部、３２２  前段スイッチ、３２４  後段スイッチ、３３０  第３スイッチトキャパシタ部、３３２  前段スイッチ、３３４  後段スイッチ、３４０  ホールド部、３４２  アナログ増幅器、３４４  正側リセットスイッチ、３４６  負側リセットスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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