(57)【要約】【課題】ある程度の設計の自由度を有しつつも設計ミスをできるだけ排除することが可能なプログラマブル・ロジック・コントローラ機能を備えた電力系統保護制御装置を提供する。【解決手段】保護制御装置本体１０には、複数の保護リレー演算結果および外部からの入力信号に対して論理演算処理を行う論理演算処理部７７が設けられている。論理演算処理部７７は、端末装置６０によって作成された論理回路設計データに基づいて論理演算処理を行う。論理回路設計データは、シーケンシャルに処理される複数の基本論理回路の回路図一式を表す基本論理回路設計データを含む。各基本論理回路は、最大でｐ個（ｐは２以上の整数）の入力信号を論理演算することによって１個の中間出力信号を生成するものである。ここで、第２番目以降の基本論理回路は、既に演算済みの中間出力信号を入力信号として用いることができる。【選択図】図２
2018023219.tif 000002
【特許請求の範囲】
【請求項１】
保護制御装置本体と、
端末装置とを備え、
前記保護制御装置本体は、
電力系統から検出した電気量に基づいて保護リレー演算を行う保護リレー演算部と、
複数の保護リレー演算結果および外部からの入力信号に対して論理演算処理を行う論理演算処理部とを含み、
前記論理演算処理部は、前記端末装置によって作成された論理回路設計データに基づいて論理演算処理を行い、
前記論理回路設計データは、シーケンシャルに処理される複数の基本論理回路の回路図を表す基本論理回路設計データを含み、
各前記基本論理回路は、最大でｐ個（ｐは２以上の整数）の入力信号を論理演算することによって中間出力信号を生成し、
処理順序が第２番目以降の基本論理回路は、前記中間出力信号を入力信号として用いることができ、
前記論理演算処理部の出力信号は、前記複数の基本論理回路から出力された少なくとも１つの前記中間出力信号を含む、電力系統保護制御装置。
【請求項２】
各前記基本論理回路は、最大でｐ個の入力信号に対して最大でｐ段の論理演算を行うことによって１個の前記中間出力信号を生成する、請求項１に記載の電力系統保護制御装置。
【請求項３】
前記ｐは３である、請求項２に記載の電力系統保護制御装置。
【請求項４】
各前記基本論理回路は、１種類以上の２入力１出力の論理演算部品と、１種類以上の１入力１出力の論理演算部品とのうちでユーザによって選択されたものによって構成されている、請求項３に記載の電力系統保護制御装置。
【請求項５】
前記端末装置は、前記論理回路設計データによって表される回路図一式を表示するための表示部を含み、
前記表示部に表示される各前記基本論理回路の回路図は、
最大で３個の入力信号が表示される３個の入力信号端子と、
前記３個の入力信号端子とそれぞれ対応する第１段目の３個のマス目と、
前記第１段目の３個のマス目にそれぞれ対応する第２段目の３個のマス目と、
前記第２段目の３個のマス目のうち一方側の２個のマス目にそれぞれ対応する第３段目の２個のマス目と、
前記第３段目の２個のマス目のうち前記一方側の１個のマス目に対応し、前記中間出力信号が表示される出力信号端子とを含み、
前記２入力１出力の論理演算部品は上下の２個のマス目に嵌め込むように配置され、
前記１入力１出力の論理演算部品は１個のマス目に嵌め込むように配置される、請求項４に記載の電力系統保護制御装置。
【請求項６】
前記表示部は、複数の前記基本論理回路の回路図の少なくとも一部を一画面に表示し、
前記一画面に表示された複数の前記基本論理回路は、画面の一方側から他方側にシーケンシャルに処理され、
処理順序の早い前記基本論理回路の回路図のほうが、前記３個の入力信号端子がより画面の端に近い位置に表示される、請求項５に記載の電力系統保護制御装置。
【請求項７】
前記端末装置は、前記ユーザによる前記論理回路設計データの編集を支援する論理回路編集部を含み、
前記論理回路編集部は、前記ユーザがいずれかの前記マス目に嵌め込むべき論理演算部品を選択した場合には、前記選択された論理演算部品を配置可能なマス目を配置不可能なマス目と異なる態様で前記表示部に表示する、請求項５または６に記載の電力系統保護制御装置。
【請求項８】
前記論理回路編集部は、前記ユーザが入力した前記基本論理回路が予め設定された不正ケースに該当するか否かを判定し、不正ケースに該当する場合には、ユーザに基本論理回路の再編集を促す、請求項７に記載の電力系統保護制御装置。
【請求項９】
前記１入力１出力の論理演算部品は、１種類以上のタイマ部品を含み、
前記ユーザによって選択されて画面上に配置された前記タイマ部品のタイマ値はユーザが入力可能であり、
前記論理回路編集部は、前記タイマ値が予め定める範囲にない場合には、前記ユーザに再入力を促す、請求項７または８に記載の電力系統保護制御装置。
【請求項１０】
前記論理回路設計データは、前記複数の基本論理回路の後に処理される、複数の入出力直結回路の回路図一式を表す入出力直結回路設計データをさらに含み、
各前記入出力直結回路は、前記複数の保護リレー演算結果、前記外部からの入力信号、および各前記基本論理回路からの前記中間出力信号のいずれかを、予め定められた出力信号に対応付けるものである、請求項１〜９のいずれか１項に記載の電力系統保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力系統の保護制御装置に関し、特に、プログラマブル・ロジック・コントローラ機能を有する保護制御装置に関する。
【背景技術】
【０００２】
電子デバイスの性能向上および情報通信技術の発展に伴い、電力系統保護制御装置は保護リレー要素としての機能だけでなく、種々の保護機能および制御機能を含むようになっている。さらに、ユーザのニーズに応じてカスタマイズすることが可能なように、プログラマブル・ロジック・コントローラ（ＰＬＣ：Programmable Logic Controller）機能を備えることも要求されている。
【０００３】
一般に、プログラマブル・ロジック・コントローラ機能では、経験年数の少ないユーザでもミスなく効率良くプログラムが行えることが重要である。たとえば、特開２００８−３１０３９０号公報（特許文献１）は、安全コントローラ用のプログラマブル開発支援装置を開示する。ここで、安全コントローラは、一般的なプログラマブル・ロジック・コントローラ（ＰＬＣ）に類似するロジック演算機能および入出力演算機能に加えて、安全面の自己診断機能を内蔵したものである。具体的にこの文献の開発支援装置では、複数種のファンクションブロックのそれぞれを入出力端子列間のプログラミングフィールド上に配置するに際して、各ファンクションブロックが、その種別に応じて決められた特定の列に配置されるように、各ファンクションブロックの該当する列への配置を誘導するための仕組みが組み込まれている。
【０００４】
特開平９−２５１３０５号公報（特許文献２）は、ＰＬＣ用のラダープログラムの開発支援装置に関するものである。具体的にこの文献の開発支援装置は、プログラム作成者がラダープログラム上でカーソル等によってプログラム未完成箇所を指定すると、まずそのカーソル指定位置を取得する。開発支援装置は、続いて部品一覧表示コマンドを受け付けると、そのカーソル指定位置から当該カーソル指定位置直前部品を取得すると共に、このカーソル指定位置と上下方向で所定の範囲内で隣接している他の未完成箇所直前部品を取得する。そして、開発支援装置は、この部品挿入位置直前部品と他の未完成箇所直前部品とに基づいて部品情報テーブルを検索して表示部品リストを作成し、カーソル指定位置に入力される可能性の高い部品を一覧表示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３１０３９０号公報
【特許文献２】特開平９−２５１３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の特許文献１の場合、安全コントローラに特有の事情によって生じるプログラミングミスを除去しようというものであるので、安全に関係しない通常のＰＬＣ部品は入出力端子列間に自由に配置することができる。このため、経験および知識が十分でないユーザにとっては依然として部品の配置の誤りや配置漏れなどの編集ミスが生じる恐れがある。
【０００７】
上記の特許文献２の場合には、カーソル指定位置に入力される可能性の高い部品一覧を表示するというものにすぎないので、基本的なラダーロジックの設計は従来と大きく変わるものでない。このため、設計ミスなく回路作成しようとすると、ユーザにある程度の経験および知識が要求されることになる。
【０００８】
一般に、プログラマブル・ロジック・コントローラの設計の自由度を重視すると、回路設計の際の論理演算部品の配置の誤りおよび配置漏れなどの設計ミスが生じやすい。さらには、設計された回路データの規模が大きくなるために、その後のデータ変換等の処理が複雑化するという問題も生じる。一方、予め定められた出力信号の候補の中から実際に出力する信号を選択する機能だけをユーザに与えることも考えらえる。しかしながら、このような方法ではユーザのニーズに十分に応えたものとならない。
【０００９】
この発明は、上記の状況を考慮してなされたものであり、その目的は、ある程度の設計の自由度を有しつつも設計ミスをできるだけ排除することが可能なプログラマブル・ロジック・コントローラ機能を備えた電力系統保護制御装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明は、電力系統保護制御装置であって、保護制御装置本体と、端末装置とを備える。保護制御装置本体は、電力系統から検出した電気量に基づいて保護リレー演算を行う保護リレー演算部と、複数の保護リレー演算結果および外部からの入力信号に対して論理演算処理を行う論理演算処理部とを含む。論理演算処理部は、端末装置によって作成された論理回路設計データに基づいて論理演算処理を行う。論理回路設計データは、シーケンシャルに処理される複数の基本論理回路の回路図一式を表す基本論理回路設計データを含む。各基本論理回路は、最大でｐ個（ｐは２以上の整数）の入力信号を論理演算することによって１個の中間出力信号を生成する。処理順序が第２番目以降の基本論理回路は、既に演算済みの中間出力信号を入力信号として用いることができる。論理演算処理部の出力信号は、複数の基本論理回路から出力された少なくとも１つの中間出力信号を含む。
【発明の効果】
【００１１】
この発明によれば、ユーザが作成した比較的簡単な構成の複数の基本論理回路の組み合わせによって論理演算を実行することができる。したがって、ある程度の設計の自由度を有しつつも設計ミスをできるだけ排除することが可能なプログラマブル・ロジック・コントローラ機能を備えた電力系統保護制御装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る電力系統保護制御装置のハードウェア構成図である。
【図２】図１の電力系統保護制御装置の機能ブロック図である。
【図３】図２の論理回路設計データ記憶部に記憶されている論理回路設計データのデータ構成を示す図である。
【図４】図３の基本論理回路設計データのもととなる複数の基本論理回路について説明するための図である。
【図５】図３の３の入出力直結回路設計データのもととなる複数の入出力直結回路について説明するための図である。
【図６】端末装置による、図４および図５の論理回路設計データの編集手順を示すフローチャートである。
【図７】第１から第４の基本論理回路の表示画面を示す図である。
【図８】第５から第８の基本論理回路の表示画面を示す図である。
【図９】入出力直結回路のうちＤ／Ｏ回路の出力信号に対応するものを編集するための編集画面を示す図である。
【図１０】入出力直結回路のうち内部出力および通信出力に対応するものを編集するための編集画面を示す図である。
【図１１】入出力直結回路のうちＬＥＤ出力に対応するものを編集するための編集画面を示す図である。
【図１２】基本論理回路の編集画面を示す図である。
【図１３】図１２のＡＮＤ部品を配置する手順を説明するための図である。
【図１４】オンディレータイマ部品を配置する手順を説明するための図である。
【図１５】ＡＮＤ部品を消去する手順を説明するための図である。
【図１６】図１２の論理演算領域の８マスのうちで各論理演算部品が配置可能か否かを表形式で示す図である。
【図１７】基本論理回路の編集手順を示すフローチャートである。
【図１８】基本論理回路の不正ケースを示す図である（１／３）。
【図１９】基本論理回路の不正ケースを示す図である（２／３）。
【図２０】基本論理回路の不正ケースを示す図である（３／３）。
【図２１】図２のシナリオ変換処理部７６によって実行されるデータ変換の手順を示すフローチャートである。
【図２２】逆ポーランド変換の手順を示すフローチャートである（１／４）。
【図２３】逆ポーランド変換の手順を示すフローチャートである（２／４）。
【図２４】逆ポーランド変換の手順を示すフローチャートである（３／４）。
【図２５】逆ポーランド変換の手順を示すフローチャートである（４／４）。
【図２６】逆ポーランド変換の実例を示す図である。
【図２７】第２の実施形態による保護制御装置の一部の構成要素の機能ブロック図である。
【発明を実施するための形態】
【００１３】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
＜第１の実施形態＞
［保護制御装置のハードウェア構成］
図１は、第１の実施形態に係る電力系統保護制御装置のハードウェア構成図である。電力系統保護制御装置１は、保護制御装置本体１０と端末装置６０とを備える。保護制御装置本体１０は、電力系統の保護制御機能を司る部分であり、端末装置６０は、保護制御装置本体１０のプログラマブル・ロジック・コントローラ機能のためのユーザインタフェースとして用いられる。
【００１５】
（保護制御装置本体）
図１を参照して、保護制御装置本体１０は、入力変換部２０と、Ａ／Ｄ（Analog to Digital）変換部３０と、演算処理部４０と、伝送およびＩ／Ｏ（Input and Output）部５０とを備える。
【００１６】
入力変換部２０は、補助変成器２１＿１，２２＿２，…を内蔵する。各補助変成器２１には、電力系統に設けられた電流変成器（不図示）からの電流信号または電圧変成器（不図示）からの電圧信号が一次側に入力される。各補助変成器２０は、入力信号を、後続するＡ／Ｄ変換部３０および演算処理部４０での信号処理に適した電圧レベルの電圧信号に変換する。
【００１７】
Ａ／Ｄ変換部３０は、アナログフィルタ（ＡＦ：Analog  Filter）３１＿１，３１＿２，…と、サンプルホールド回路（Ｓ／Ｈ：Sample  &  Hold  Circuit）３２＿１，３２＿２，…と、マルチプレクサ（ＭＰＸ：Multiplexer）３３と、アナログデジタル（Ａ／Ｄ）変換器３４とを備える。サンプルホールド回路は非実装の場合が存在する。
【００１８】
各アナログフィルタ３１は、Ａ／Ｄ変換の際の折返し誤差を除去するために設けられ、たとえばローパスフィルタである。各サンプルホールド回路３２は、対応のアナログフィルタ３１を通過した信号を所定のサンプリング周波数でサンプリングして保持する。マルチプレクサ３３は、サンプルホールド回路３２＿１，３２＿２，…に保持された電圧信号を順次選択する。Ａ／Ｄ変換器３４は、マルチプレクサによって選択された電圧信号をデジタル値に変換する。
【００１９】
演算処理部４０は、ＣＰＵ（Central  Processing  Unit）４１と、ＲＡＭ（Random  Access  Memory）４２と、ＲＯＭ（Read  Only  Memory）４３と、フラッシュメモリなどの不揮発性メモリ４４と、端末装置６０に接続するためのインターフェース（Ｉ／Ｆ）回路４５と、これらの構成要素を相互に接続するためのバス４６とを備える。
【００２０】
ＣＰＵ４１は、ＲＯＭ４３および不揮発性メモリ４４などに格納されたプログラムに従って動作し、Ａ／Ｄ変換部３０から出力されたデジタルデータに基づいて各種の保護要素の演算などを行う。さらに、ＣＰＵ４１は、不揮発性メモリ４４に格納されたユーザが作成した論理回路設計データに従って演算処理を行う。
【００２１】
伝送およびＩ／Ｏ部５０は、複数の伝送Ｉ／Ｆ回路５１と、複数のデジタル入力（Ｄ／Ｉ：Digital  Input）回路５２と、複数のデジタル出力（Ｄ／Ｏ：Digital  Output）回路５３と、複数のＬＥＤ（Legit Emitted Diode）を含む表示パネル５４とを含む。図１では、伝送Ｉ／Ｆ回路５１、Ｄ／Ｉ回路５２、Ｄ／Ｏ回路５３について代表的に１つのみ示されているが、実際には複数個ずつ設けられている場合もある。
【００２２】
伝送Ｉ／Ｆ回路５１は、ＬＡＮ（Local Area Network）などを介して通信するための通信装置を備える。Ｄ／Ｉ回路５２には、他の電力系統設備などからのデジタル信号が入力される。Ｄ／Ｏ回路５３からは、たとえば、遮断器を開放するためのトリップ信号（開放指令）が出力される。送電線保護リレーなどにおける相手端との電圧電流情報を受け渡しは、Ｐ／ＳおよびＳ／Ｐ変換回路５１を介して行われる。表示パネル５４には、演算処理部４０からの指令に基づいて、ユーザのために種々の情報が表示される。ＬＥＤの点灯および色によって種々の情報が表示される場合もある。上記のＤ／Ｏ回路５３の出力信号およびＬＥＤの表示は、プログラマブル・ロジック・コントローラ機能によって変更可能である。
【００２３】
（端末装置）
端末装置６０は、たとえば、パーソナルコンピュータである。図１に示すように、端末装置６０は、ＣＰＵ６１と、ＲＡＭ６２と、ＲＯＭ６３と、フラッシュメモリなどの不揮発性メモリ６４と、保護制御装置本体１０と接続するためのＩ／Ｆ回路６５と、液晶ディスプレイなどの表示部６６と、タッチパネル、キーボード、およびマウスなどの入力部６７とを備える。不揮発性メモリ６４の具体例として、フラッシュメモリおよびハードディスクドライブなどが挙げられる。
【００２４】
［保護制御装置の機能ブロック図］
図２は、図１の電力系統保護制御装置の機能ブロック図である。図２の機能ブロック図では、保護制御装置本体の演算処理部４０の機能と、端末装置６０の機能と、これらの機能に関係する周辺の構成要素とが示されている。
【００２５】
図２を参照して、保護制御装置本体１０の演算処理部４０は、フィルタ演算部７２と、リレー演算部７３と、ＰＬＣ（プログラマブル・ロジック・コントローラ）部７４とを含む。さらに、ＰＬＣ部７４は、論理回路設計データ記憶部７５と、シナリオ変換処理部７６と、論理演算処理部７７とを含む。ここで、データ記憶部７１は図１のＲＡＭ４２に対応し、論理回路設計データ記憶部７５は図１の不揮発性メモリ４４に対応する。その他の機能部は、図１のＣＰＵ４１に対応する。
【００２６】
Ａ／Ｄ変換部３０は、既に説明したように、電力系統から検出したアナログの電気量（電流、電圧）をサンプリングし、Ａ／Ｄ変換する。Ａ／Ｄ変換部３０のサンプリング周波数は、たとえば、４８００Ｈｚである。
【００２７】
フィルタ演算部７２は、現時点のデータ以外に過去のデータを用いることによって、Ａ／Ｄ変換部３０から出力されたＡ／Ｄ変換後の電気量（電流、電圧）から、直流分および高調波成分を除去したり特定の周波数成分を取り出したりするデジタルフィルタである。
【００２８】
リレー演算部７３は、フィルタ演算部７２によってフィルタ処理された電気量のデジタルデータを用いて種々のリレー演算を行う。リレー演算部７３は、たとえば、過電流リレー要素、過電圧リレー要素、不足電圧リレー要素、距離リレー要素、過周波数リレー要素、不足周波数リレー要素などを含む。
【００２９】
ＰＬＣ部７４の論理演算処理部７７は、リレー演算部７３の複数のリレー演算結果、おおよびＤ／Ｉ回路５２から入力された他の保護制御装置のリレー演算結果などに基づいて論理演算を行う。一例として、論理演算処理部７７は、複数のリレー要素の出力結果を組み合わせることによって電力系統の事故の有無を判定し、事故発生と判定した場合にＤ／Ｏ回路５３を介して遮断器（不図示）にトリップ信号を出力する。他の例として、論理演算処理部７７は、遮断器（不図示）および開閉器（不図示）などの開閉操作命令を受けた場合に、リレー演算結果に基づいて当該開閉操作命令が誤った操作命令であると判断した場合に開閉操作ができないようにするインターロック機能を有することもできる。
【００３０】
論理演算処理部７７での論理演算は、論理回路設計データ記憶部７５に格納されているユーザによって作成された論理回路設計データに基づいて行われる。具体的に、論理回路設計データは、シナリオ変換処理部７６によって、まず、シナリオと称する論理演算処理部７７用の実行形式データに変換される。論理演算処理部７７は、このシナリオに従って論理演算を実行する。
【００３１】
端末装置６０は、上記の論理回路設計データを作成するためのユーザインタフェースとして用いられる。具体的な機能構成として、端末装置６０は、論理回路編集部８１と、論理回路設計データ読み書き処理部８２と、論理回路設計データ記憶部８３とを含む。論理回路編集部８１および論理回路設計データ読み書き処理部８２は、図１の端末装置６０のＣＰＵ６１に対応し、論理回路設計データ記憶部８３は、図１の不揮発性メモリ６４に対応する。
【００３２】
論理回路編集部８１は、編集中の論理回路設計データを表示部６６に表示するとともに、入力部６７からのユーザの入力を受け付けることによって、ユーザによる論理回路設計データの編集を支援する。論理回路設計データの表示画面等の詳細については後述する。
【００３３】
論理回路設計データ読み書き処理部８２は、論理回路設計データ記憶部８３から編集前の論理回路設計データを読出したり、編集後の論理回路設計データを論理回路設計データ記憶部８３に格納したりする。保護制御装置本体１０と端末装置６０とが接続されている場合（オンラインモード）には、論理回路設計データ読み書き処理部８２は、保護制御装置本体１０のＣＰＵ４１によって論理回路設計データ記憶部７５から読み出された編集前の論理回路設計データを受信したり、編集後の論理回路設計データを保護制御装置本体１０に送信し、保護制御装置本体１０のＣＰＵ４１によって論理回路設計データ記憶部７５に格納させたりする。
【００３４】
論理回路設計データ記憶部８３は、ユーザによって作成された論理回路設計データを記憶する。特に、保護制御装置本体１０と端末装置６０とが接続されていない場合（オフラインモード）に用いられることが多い。
【００３５】
［論理回路設計データのデータ構成］
図３は、図２の論理回路設計データ記憶部に記憶されている論理回路設計データのデータ構成を示す図である。図３を参照して、論理回路設計データは、基本論理回路設計データ１１０と、入出力直結回路設計データ１２０とを含む。
【００３６】
図４は、図３の基本論理回路設計データのもととなる複数の基本論理回路について説明するための図である。図４を参照して、基本論理回路設計データ１１０は、複数の基本論理回路１１１〜１１８の回路図一式を表す。より具体的には、基本論理回路設計データ１１０は、最大８個の基本論理回路１１１〜１１８の各々について、最大３個のオン／オフ（On/Off）入力信号の種類および最大８個の論理演算部品と回路上での配置を規定するものである。ここで、オン／オフ信号とは、オン状態およびオフ状態の２個の論理状態を有するデジタル信号をいう。上記の回路、信号、部品の最大数は本実施の形態の場合の一例であって、この数字に限定されるものではない。
【００３７】
上記の基本論理回路１１１〜１１８は予め定められた順番で（具体的には、基本論理回路１１１〜１１８の順番で）シーケンシャルに実行される。
【００３８】
具体的に、基本論理回路１１１の場合、入力信号１＿１、入力信号１＿２、入力信号１＿３については、図２のリレー演算部７３の演算結果およびＤ／Ｉ信号など、予め定められた信号の候補の中からユーザが選択可能となっている。論理演算部品については、１入力１出力の部品と２入力１出力の部品とがある。１入力１出力の部品は、マスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２のうちの配置可能な１個のマスに配置される。２入力１出力の部品は上下の２マスを用いて配置される。これらの論理演算部品についても、予め定められた部品の候補の中からユーザが選択可能となっている。
【００３９】
論理演算部品は、８マスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２のいずれのマスに配置されるかを決定するだけでどのように演算されるかが決まる。具体的に、初段の３マスａ１〜ａ３に配置された論理演算部品には、左隣の入力信号１＿１、入力信号１＿２、入力信号１＿３がそれぞれ入力される。２段目の３マスｂ１〜ｂ３に配置された論理演算部品は、初段に配置された左隣の論理演算部品の演算結果がそれぞれ入力される。３段目の２マスｃ１，ｃ２に配置された論理演算部品には、２段目に配置された左隣の論理演算部品の演算結果がそれぞれ入力される。最後に、３段目に配置された論理演算部品によって、１個の中間信号１が出力される。
【００４０】
基本論理回路１１２〜１１８についても基本論理回路１１１と同様であるが、特に基本論理回路１１２〜１１８の場合には、既に実行済みの基本論理回路の演算結果（中間出力）も入力信号として利用することができる。たとえば、第２番目の基本論理回路１１２については、第１番目の基本論理回路１１１の中間出力１を入力信号２＿１、入力信号２＿２、入力信号２＿３のいずれかに用いることができる。第８番目の基本論理回路１１８については、第１番目から第７番目の基本論理回路の中間出力１〜７を、入力信号８＿１、入力信号８＿２、入力信号８＿３のいずれかに用いることができる。したがって、複数の基本論理回路を直列および／または並列に接続することによって得られる比較的複雑な論理回路による演算も行うことができる。
【００４１】
図５は、図３の入出力直結回路設計データのもととなる複数の入出力直結回路について説明するための図である。図５を参照して、入出力直結回路設計データ１２０は、複数の入出力直結回路１２１〜１５８の回路図一式を表す。より具体的には、入出力直結回路設計データ１２０は、最大３８個の入出力直結回路の各々について、入力信号と出力信号の組み合わせを規定するものである。これらの入力信号については、図２のリレー演算部７３の演算結果およびＤ／Ｉ信号など、予め定められた信号の候補の中からユーザが選択可能となっている。また、図５の入出力直結回路１２１〜１５８は、図４の基本論理回路１１１〜１１８の後に実行される。したがって、入出力直結回路１２１〜１５８の入力信号については、図４の基本論理回路１１１〜１１８の各々から出力される中間出力１〜８が割り当て可能である。なお、未使用の入出力直結回路については、入力信号が規定されていない。
【００４２】
具体的な一例としてこの明細書の場合には図５に示すように、Ｄ／Ｏ回路５３からの出力（Ｄ／Ｏ１〜Ｄ／Ｏ１３）については、最大で１３個の信号（入力９＿１〜９＿１３）が割当てられる。内部出力１〜５については、最大で５個の信号（入力９＿１４〜９＿１８）が割り当てられる。伝送Ｉ／Ｆ回路５１から出力される通信出力０〜７については、最大で７個の信号（入力９＿１９〜９＿２６）が割当てられる。ＬＥＤ出力１〜１２については、最大で１２個の信号（入力９＿２７〜９＿３８）が割当てられる。
【００４３】
上記の入出力直結回路１２１〜１５８の出力信号の割当ては一例であって、装置構成に応じて種々の信号の割当て可能である。たとえば、ＬＥＤ出力は、ＰＬＣ部７４から出力されるのでなく、リレー演算部７３から出力される場合もある。
【００４４】
［論理回路設計データの編集手順の概略］
（１．データ編集の全体的な流れ）
図６は、端末装置による、図４および図５の論理回路設計データの編集手順を示すフローチャートである。
【００４５】
図２および図６を参照して、まず、端末装置６０の論理回路設計データ読み書き処理部８２は、保護制御装置本体１０と端末装置６０とが接続されている場合（オンラインモード）には、保護制御装置本体１０の論理回路設計データ記憶部７５に現在書込まれている論理回路設計データを自動的に読み出す（ステップＳ１００）。読み書き処理部８２は、保護制御装置本体１０と端末装置６０とが接続されていない場合（オフラインモード）には、ユーザの読出指示に従って、端末装置６０の論理回路設計データ記憶部８３から読み出す（ステップＳ１００）。
【００４６】
論理回路編集部８１は、図４および図５の論理回路設計データ１００（基本論理回路設計データ１１０、入出力直結回路設計データ１２０）を５ページの画面構成（図７から図１１の画面２００Ａ〜２００Ｅ）に分け、ユーザの選択（ステップＳ１０５）に応じていずれか１つの画面を表示する。これらの画面表示は論理回路の処理順序に対応したものとなっている。すなわち、ページ順に処理が実行されるとともに、各ページでは画面の上段から下段の順番で処理が実行され、各段では左から右に処理が進行する。
【００４７】
具体的に、論理回路編集部８１は、第１および第２ページ目に図３で説明した基本論理回路を４個ずつ２画面に分けて表示する（ステップＳ１１０）。ユーザは８個の基本論理回路のうち１つを選択し、選択した基本論理回路の編集を行うことができる（ステップＳ１１５）。論理回路編集部８１は、第３ページ目に、図４で説明した入出力直結回路のうちＤ／Ｏ回路５２の出力信号に対応するものを表示する（ステップＳ１２０）。ユーザは各出力信号に対応する入力信号を選択肢の中から選択し、論理回路編集部８１はユーザの選択入力を受け付ける（ステップＳ１２５）。論理回路編集部８１は、第４ページ目に、図４で説明した入出力直結回路のうち内部出力および通信出力に対応するものを表示する（ステップＳ１３０）。ユーザは、各内部出力および各通信出力に対応する入力信号を選択肢の中から選択し、論理回路編集部８１はユーザの選択入力を受け付ける（ステップＳ１３５）。論理回路編集部８１は、第５ページ目に、図４で説明した入出力直結回路のうちＬＥＤ出力に対応するものを表示する（ステップＳ１４０）。ユーザは、ＬＥＤ出力に対応する入力信号を選択肢の中から選択し、論理回路編集部８１はユーザの選択入力を受け付ける（ステップＳ１４５）。
【００４８】
以上のステップＳ１１０，Ｓ１２０，Ｓ１３０，Ｓ１４０の画面表示、ステップＳ１１５の基本論理回路の編集、およびステップＳ１１５，Ｓ１２５，Ｓ１３５，Ｓ１４５でのユーザからの選択入力の受け付けは、編集終了まで（すなわち、ステップＳ１５０でＹＥＳとなるまで）継続される。
【００４９】
次に、論理回路設計データ読み書き処理部８２は、編集済みの論理回路設計データを、ユーザの指示に基づいて、保護制御装置本体１０の論理回路設計データ記憶部７５および／または端末装置６０の論理回路設計データ記憶部８３に記憶する（ステップＳ１５５）。
【００５０】
（２．基本論理回路の表示画面）
図７は、第１から第４の基本論理回路の表示画面を示す図である。図８は第５から第８の基本論理回路の表示画面を示す図である。
【００５１】
以下の説明において、ユーザが画面上のボタンを選択するとは、たとえば、ユーザがマウスを操作することによって画面上でマウスのポインタがボタンを指し示している状態で、ユーザがマウスに設けられたハードウェアボタンを押下することを意味する。あるいは、表示部６６がタッチスクリーンによって構成されている場合に、タッチスクリーン上に表示されたボタンをユーザが指またはペンで押圧することによっても、そのボタンを選択することができる。
【００５２】
図７および図８の編集画面２００Ａ，２００Ｂの例では、保護制御装置本体１０と端末装置６０とが接続されていない場合（オフラインモード）の編集画面の例が示されている。この場合、画面左上のモード表示欄２０１に“Offline PLC”と表示される。さらに、画面右上の領域２０２に、端末装置６０の不揮発性メモリ６４から論理回路設計データを読み出すためのオープン（Open）ボタンと端末装置６０の不揮発性メモリ６４に論理回路設計データを書き込むためのセーブ（Save）ボタンとが表示される。保護制御装置本体１０と端末装置６０とが接続されている場合（オンラインモード）には、モード表示欄２０１に“Online PLC”と表示される。さらに、画面右上の領域２０２には、オープン（Open）ボタンとセーブ（Save）ボタンとに加えて、保護制御装置本体１０の不揮発性メモリ４４にデータ書込みを行うためのライト（Write）ボタンが表示される。以上は、図９から図１１の画面２００Ｃ〜２００Ｅについても同様である。
【００５３】
図７を参照して、上部のボタン（Logic1-4）２０４をユーザが選択することによって、第１番目から第４番目までの基本論理回路２１１〜２１４の回路図が画面上に表示される。第１番目から第４番目の順番で処理されることが直感的に理解できるように、第１番目〜第４番目の基本論理回路２１１〜２１４は、左上から右下の順番で階段状に配置されている。
【００５４】
各基本論理回路２１１〜２１４毎に、３つの入力信号の入力信号端子２２０と、論理演算部品が配置される論理演算領域２２１と、１つの中間信号（ＩＮＴＥＲ１〜ＩＮＴＥＲ４）の出力信号端子２２２とが設けられている。さらに、各基本論理回路２１１〜２１４の編集を行うためのロジック編集ボタン２２３（Ｌｏｇｉｃ１〜Ｌｏｇｉｃ４）が論理演算領域２２１の上部に表示されている。
【００５５】
画面２００Ａの左下に論理演算部品としてタイマが選択された場合の、タイマの種類とパラメータ（Timer Value）とが表形式で表示されている。設計上、各基本論理回路には２個までのタイマが配置できる。タイマＴ１，Ｔ２は第１の基本論理回路２１１で用いられ、タイマＴ３，Ｔ４は第２の基本論理回路２１２で用いられ、タイマＴ５，Ｔ６は第３の基本論理回路２１３で用いられ、タイマＴ７，Ｔ８は第４の基本論理回路２１４で用いられる。
【００５６】
図８を参照して、上部のボタン（Logic5-8）２０５を選択することによって、第５番目から第９番目の基本論理回路２１５〜２１８の回路図が表示される。基本論理回路２１５〜２１８の各部の配置については、図７の基本論理回路２１１〜２１４の場合と同様であるので説明を繰り返さない。
【００５７】
図８の画面２００Ｂの場合にも、論理演算部品としてタイマが選択された場合の、他タイマの種類のパラメータとが表形式で示されている。図７の場合と同様に、タイマＴ９，Ｔ１０は第５の基本論理回路２１５で用いられ、タイマＴ１１，Ｔ１２は第６の基本論理回路２１６で用いられ、タイマＴ１３，Ｔ１４は第７の基本論理回路２１７で用いられ、タイマＴ１５，Ｔ１６は第８の基本論理回路２１８で用いられる。
【００５８】
（３．入出力直結回路の表示画面）
図９は、入出力直結回路のうちＤ／Ｏ回路の出力信号に対応するものを編集するための編集画面を示す図である。図９を参照して、上部のボタン（DO）２０６をユーザが選択することによって、入出力直結回路のうちＤ／Ｏ回路の出力信号に対応するものが編集画面２００Ｃ上に表示される。この編集画面２００Ｃには、１３個のＤ／Ｏ回路の出力信号Ｄ／Ｏ１〜Ｄ／Ｏ１３の出力端子２８１と、それぞれ対応する入力信号の入力端子２８０とが図示されている。ユーザは、入力信号を選択肢の中から選択することができる。
【００５９】
図１０は、入出力直結回路のうち内部出力および通信出力に対応するものを編集するための編集画面を示す図である。図１０を参照して、上部のボタン（Other Out）２０７をユーザが選択することによって、入出力直結回路のうち内部出力および通信出力に対応するものが編集画面２００Ｄ上に表示される。この編集画面２００Ｄには、５個の内部出力ＩＮＴＥＲＮＡＬ１〜ＩＮＴＥＲＮＡＬ５に対応する出力端子２８３と８個の通信出力ＣＯＭＭ０〜ＣＯＭＭ７の出力端子２８５と、それぞれ対応する入力信号の入力端子２８２，２８４とが図示されている。ユーザは、入力信号を選択肢の中から選択することができる。
【００６０】
図１１は、入出力直結回路のうちＬＥＤ出力に対応するものを編集するための編集画面を示す図である。図１１を参照して、上部のボタン（LED）２０８をユーザが選択することによって、入出力直結回路のうちＬＥＤ出力に対応するものを編集するものが編集画面２００Ｅ上に表示される。この編集画面２００Ｅには、１２個のＬＥＤの出力端子２９２と、それぞれ対応する入力信号の入力端子２９１とが示されている。ユーザは、入力信号を選択肢の中から選択することができる。
【００６１】
さらに、電源リセット時に表示内容をラッチするかどうかを設定するための枠２９３が、ＬＥＤ出力にそれぞれ対応して示されている。
【００６２】
［基本論理回路の編集］
以下、基本論理回路の編集方法についてさらに詳しく説明する。
【００６３】
図１２は、基本論理回路の編集画面を示す図である。図７および図８において、各基本論理回路２１１〜２１８のロジック編集ボタン２２３（Ｌｏｇｉｃ１〜Ｌｏｇｉｃ８）が選択されることによって、選択された基本論理回路の編集画面２３０が表示される。編集画面２３０の左上の領域２３５に、どの基本論理回路の編集画面であるかを示す情報（Edit Logic Circuit [Logic 1]）が表示される。
【００６４】
図１２を参照して、論理演算領域２２１は、右下の１マスが欠けた３行３列の計８マスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２を基本配置とし、その各マスに論理演算部品２３１が最多８点までパズルのピースを嵌め込むように（すなわち、各マスには１個の論理演算部品２３１のみが）配置される。
【００６５】
編集画面２３０の上部に論理演算部品２３１（Logic Operator）の候補群２３６（パレット２３６とも称する）が示されている。各論理演算部品２３１には、左端に入力端子、右端に出力端子が備わっており、これらの端子が表示されている。論理演算部品２３１には、１入力１出力の論理回路部品２３２で用いられる１マスに配置される形状のものと、２入力１出力の論理回路部品２３３で用いられる上下２マスの形状のものとがある。
【００６６】
１入力１出力の論理演算部品２３２には、Ｎｏｎｅ部品２４０、Ｌｉｎｅ部品２４１（接続線とも称する）、ＮＯＴ部品２４２、オフディレータイマ（Off Delay Timer）部品２４３、オンディレータイマ（On Delay Timer）部品２４４、ワンショットタイマ（One Shot Timer）部品２４５の６種類がある。以下では、オフディレータイマ部品２４３、オンディレータイマ部品２４４、およびワンショットタイマ部品２４５をタイマ部品２３４と総称する場合がある。
【００６７】
Ｎｏｎｅ部品２４０は、既に他の部品が配置されているマスのみ配置することができ、Ｎｏｎｅ部品２４０がマスに配置されると空白を表示し、当該マスに部品が配置されていない状態に戻す機能を有する。Ｎｏｎｅ部品２４０は、論理演算機能を有していないが、この実施形態では論理演算部品２３１の１つとして取り扱われる。論理演算領域２２１に何ら論理演算部品が配置されていない初期状態では、全てのマスにＮｏｎｅ部品が配置されていると考えることもできる。
【００６８】
Ｌｉｎｅ部品２４１は、左隣の部品の出力端子（または左隣の入力信号端子２２０）と右隣の部品の入力端子（または右隣の出力信号端子２２２）とをつなぐ機能を有する。ＮＯＴ部品２４２は、オン／オフ信号の論理状態を反転させる機能を有する。すなわち、ＮＯＴ部品２４２は、オン状態の信号をオフ状態にし、オフ状態の信号をオン状態にする。
【００６９】
タイマ部品２３４に関して、オフディレータイマ部品２４３は、入力がオン状態からオフ状態に切り替わった後、出力がオン状態からオフ状態に切り替わるのを設定時間だけ遅らせる。オンディレータイマ部品２４４は、入力がオフ状態からオン状態に切り替わった後、出力がオフ状態からオン状態に切り替わるのを設定時間だけ遅らせる。ワンショットタイマ部品２４５は、オフ状態からオン状態への入力の変化をトリガとして、設定時間だけ出力のオン状態を持続させた後、出力をオフ状態に戻す。
【００７０】
２入力１出力の論理演算部品２３３には、ＡＮＤ部品２４６、ＯＲ部品２４７、ＸＯＲ部品２４８、セット優先フリップフロップ（Set-Dominated Flip-Flop）部品２４９、リセット優先フリップフロップ（Reset-Dominated Flip-Flop）部品２５０の５種類がある。
【００７１】
ＡＮＤ部品２４６は、２個のオン／オフ信号入力の論理積を出力する機能を有する。ＯＲ部品２４７は、２個のオン／オフ信号入力の論理和を出力する機能を有する。ＸＯＲ部品２４８は、２個のオン／オフ信号入力の排他的論理和を出力する機能を有する。セット優先フリップフロップ部品２４９は、セット優先のフリップフロップ機能を有する。リセット優先フリップフロップ部品２５０は、リセット優先のフリップフロップ機能を有する。
【００７２】
ユーザが上記の論理演算部品２３３のいずれかを選択してから、論理演算領域２２１の８マスのいずれかを選択することによって、選択された論理演算部品が、選択されたマスに配置される。ただし、１入力１出力の論理演算部品２３２でマスｂ３，ｃ２に配置することができるのではＮｏｎｅ部品２４０のみであり、その他の１入力１出力の論理演算部品はその他の６個のマスａ１〜ａ３，ｂ１，ｂ２，ｃ１に配置できる。論理演算部品２３１の選択を解除するためには、選択中の論理演算部品を再度選択すればよい。のものである。クリアボタン（Clear）２６１は、編集中の基本論理回路の回路図２１１〜２１８の入力信号群を全て非選択化し、配置済みの論理演算部品を全てＮｏｎｅ部品２４０に置き換えるためのものである。
【００７３】
具体的に図１２の場合、マスａ１には、ワンショットタイマ部品２７０が配置されている。マスａ２，ａ３には、セット優先フリップフロップ部品が配置されている。マスｂ１，ｂ２にはＡＮＤ部品２７２が配置されている。マスｃ１にはオンディレータイマ部品２７３が配置されている。マスｂ３，ｃ２には論理演算部品が配置されていない（Ｎｏｎｅ部品が配置されていると考えることもできる）。
【００７４】
論理演算領域２２１において、論理演算部品２３１が左右で隣り合って配置されただけで、左側の論理演算部品２３１の出力端子と右側の論理演算部品２３１の入力端子とが結線されたことを意味する。実際に、編集画面２３０上でも、左側の論理演算部品２３１の出力端子と右側の論理演算部品２３１の入力端子とが結線されたように表示される。
【００７５】
論理演算領域２２１の左端の３個のマスａ１，ａ２，ａ３とオン／オフ信号の入力信号端子２２０＿１，２２０＿２，２２０＿３とがそれぞれ予め結線されている。図１２では、一例として、入力信号端子２２０＿１，２２０＿２、２２０＿３にそれぞれＤ／Ｉ回路５２の入力信号Ｄ／Ｉ１，Ｄ／Ｉ２，Ｄ／Ｉ３が割当てられている。論理演算領域２２１の右上の１個のマスｃ１と中間信号（ＩＮＴＥＲ１）の出力信号端子２２２とが予め結線されている。
【００７６】
基本論理回路の編集画面２３０において、オン／オフ信号入力を選択する際は、オン／オフ信号入力候補一覧２５１（Signal List）にて任意のオン／オフ信号入力を選択してから、オン／オフ信号入力ボタン２５５を選択することによって、選択されたオン／オフ信号が、入力信号端子２２０に表示される。入力信号端子２２０内に表示されているオン／オフ信号を削除するためには、オン／オフ信号入力候補一覧２５１に表示されている「（ｎｏｎｅ）」という非選択を意味する信号を選択してから、オン／オフ信号入力ボタン２５５を選択する。
【００７７】
また、カーソルボタン２５２を選択して上下に移動させることによって、オン／オフ信号入力候補一覧２５１に表示されているオン／オフ信号を変更することができる。さらに、オン／オフ信号入力候補一覧２５１の上部の空欄の枠２５３内にユーザが信号名を入力して、検索ボタン（Search）２５４を選択することによっても、オン／オフ信号入力候補一覧２５１に表示されているオン／オフ信号を変更することができる。
【００７８】
基本論理回路の編集画面２３０において、基本論理回路図の右側には、タイマ部品のタイマ値入力欄２６０が示されている。任意の種類のタイマ部品２３４を１個配置すると、当該タイマ部品２３４のタイマ値を１個分だけタイマ値入力欄２６０に入力することができる。このとき、配置されたタイマ部品２３４とタイマ値入力欄２６０には、同じタイマであることを識別するための情報（図１２の“Ｔａ１”）が表示される。
【００７９】
さらに、任意の種類のタイマ部品２３４をもう１個配置すると、当該タイマ部品２３４のタイマ値をさらにタイマ値入力端２６０に入力することができる。このとき、配置された２個のタイマ部品２３４とタイマ値入力欄２６０の２か所の入力箇所には、同じタイマであることを識別するための情報（図１２の“Ｔａ１”，“Ｔｃ１”）がそれぞれ表示される。
【００８０】
上記のタイマの識別情報は、図１２の編集画面２３０においては、当該タイマ部品２３４が配置されたマスの位置情報に由来したものにしている。たとえば、マスａ１に配置されたタイマのタイマ値はＴａ１と記載され、マスｃ１に配置されたタイマのタイマ値はＴｃ１と記載される。
【００８１】
一方、図７および図８の編集画面２２０Ａ，２２０Ｂでは、既に説明したように第１の基本論理回路から第８の基本論理回路まで順番に番号（Ｔ１〜Ｔ１６）を付すことによって（１つの基本論理回路あたり２個配置可能である）、タイマが識別される。
【００８２】
編集画面２３０の右下にはＯＫボタン２６２とキャンセル（Cancel）ボタン２６３とが表示されている。ユーザがＯＫボタン２６２を選択することによって、論理回路編集部８１は編集内容に不正がないかどうかチェックした後に、不正な箇所が無ければ、編集内容を保持した状態で図７または図８の編集画面２００Ａまたは編集画面２００Ｂに画面表示が戻る。この場合、基本論理回路の編集内容が編集画面２００Ａ，２００Ｂに反映されている。ユーザがキャンセルボタン２６３を選択することによって、編集内容をキャンセルした状態で図７または図８の編集画面２００Ａまたは編集画面２００Ｂに画面表示が戻る。この場合、編集画面２００Ａ，２００Ｂは編集前の状態のままである。
【００８３】
［基本論理回路の編集の具体例］
以下、図１２〜図１５を参照して、基本論理回路の編集の具体例について説明する。
【００８４】
図１３は、図１２のＡＮＤ部品を配置する手順を説明するための図である。図１３（Ａ）を参照して、初期状態８個のマスにはどの論理演算部品も配置されていない（もしくは、全てのＮｏｎｅ部品２４０が配置されていると考えることもできる）。この状態で、ユーザが図１２のパレット２３６からＡＮＤ部品２４６を選択したとする。
【００８５】
図１３（Ｂ）を参照して、ユーザがＡＮＤ部品２４６を選択すると、選択されたＡＮＤ部品２４６が配置可能な箇所のマスａ１，ａ２，ｂ１，ｂ２，ｃ１の背景色が変更される（図１３（Ｂ）ではハッチングで示している）。これによって、ユーザが適切な配置操作を行えるように誘導することができる。２入力１出力の論理演算部品２３３の場合には、配置可能か否かの判別および背景色の変更を上下２マスの形状のうちの上側のマスで行う。したがって、マスａ３，ｂ３，ｃ２は配置不可となる。ユーザはマスｂ１を選択したとする。
【００８６】
図１３（Ｃ）を参照して、ユーザがマスｂ１を選択すると、マスｂ１とマスｂ２の上下２マスにＡＮＤ部品２７２が配置される。なお、ユーザが背景色の変更されていないマスを選択しようとしても、ＡＮＤ部品２７２を配置することができない。
【００８７】
図１４は、オンディレータイマ部品を配置する手順を説明するための図である。図１４（Ａ）を参照して、図１３（Ｃ）で説明したように、マスｂ１とマスｂ２の上下２マスにＡＮＤ部品２７２が既に配置されているとする。ユーザは、図１２のパレット２３６からオンディレータイマ部品２４４を選択したものとする。
【００８８】
図１４（Ｂ）を参照して、ユーザがオンディレータイマ部品２４４を選択すると、ＡＮＤ部品２７２が配置されていない箇所（マスｂ１，ｂ２以外）で、オンディレータイマ部品２４４が配置可能な箇所のマスａ１，ａ２，ａ３，ｃ１の背景色が変更される。ユーザはマスｃ１を選択したとする。
【００８９】
図１４（Ｃ）を参照して、ユーザがマスｃ１を選択すると、マスｃ１にオンディレータイマ部品２７２が配置される。なお、ユーザが背景色の変更されていないマスを選択しようとしても、オンディレータイマ部品２７２を配置することができない。
【００９０】
図１５は、ＡＮＤ部品を消去する手順を説明するための図である。図１５（Ａ）を参照して、図１３（Ｃ）および図１４（Ｃ）で説明したように、マスｂ１とマスｂ２の上下２マスにＡＮＤ部品２７２が既に配置され、マスｃ１にオンディレータイマ部品２７３が既に配置されているとする。ユーザは、図１２のパレット２３６からＮｏｎｅ部品２４０を選択したとする。
【００９１】
図１５（Ｂ）を参照して、ユーザがＮｏｎｅ部品２４０を選択すると、既に論理演算部品が配置されているマスｂ１，ｂ２，ｃ１の背景色が変更される。ユーザは、マスｂ１またはｂ２を選択したとする。
【００９２】
図１５（Ｃ）を参照して、ユーザがマスｂ１またはｂ２を選択すると、ＡＮＤ部品２７２がクリアされる。なお、ユーザが背景色の変更されていないマスを選択しようとしても、その操作は無視される。
【００９３】
［基本論理回路の編集手順のまとめ］
図１６は、図１２の論理演算領域の８マスのうちで各論理演算部品が配置可能か否かを表形式で示す図である。図１６の表では、配置可能な場合を記号「○」で示し、配置不能な場合を記号「×」で示す。
【００９４】
Ｎｏｎｅ部品２４０については、全てのマスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２にＮｏｎｅ部品以外の何らかの論理演算部品が配置されているとする。そうすると、Ｎｏｎｅ部品は全てのマスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２に配置可能である。
【００９５】
Ｎｏｎｅ部品２４０以外の論理演算部品については、全てのマスａ１〜ａ３，ｂ１〜ｂ３，ｃ１，ｃ２に論理演算部品が配置されていない（もしくは、Ｎｏｎｅ部品が初期配置されていると考えることもできる）とする。そうすると、１入力１出力の論理演算部品２４１〜２４５については、マスｂ３とマスｃ２に配置することができないが、その他のマスには配置することができる。２入力１出力の論理演算部品２３３については、マスａ３，ｂ３，ｃ２に配置することができないが、その他のマスには配置することができる。ここで、２入力１出力の論理演算部品２３３の場合、配置可能か否かの判別は、上下２マスの形状のうちの上側のマスで行うものとする。
【００９６】
図１７は、基本論理回路の編集手順を示すフローチャートである。以下、図１２および図１７を主として参照してこれまでの説明を総括する。
【００９７】
まず、図２の論理回路編集部８１は、図７および図８の基本論理回路の編集画面２００Ａ，２００Ｂにおいて８個の基本論理回路２１１〜２１８のうちどの基本論理回路の編集を行うか、ユーザの選択入力を受け付ける（ステップＳ２００）。論理回路編集部８１は、選択された基本論理回路の編集画面（図１２の２３０）を表示する（ステップＳ２０５）。
【００９８】
次に、論理回路編集部８１は、図１２パレット２３６のいずれかの論理回路部品２３１が選択された場合には（ステップＳ２１０でＹＥＳ）、選択された部品がＮｏｎｅ部品であるかないかを判別する（ステップＳ２３０）。
【００９９】
Ｎｏｎｅ部品２４０が選択された場合には（ステップＳ２３０でＹＥＳ）、論理回路編集部８１は、図１６の配置可否を示す表に従ってＮｏｎｅ部品は全てのマスに配置可能であることを確認し、さらに既に部品が配置済みのマスを確認し、これらの条件を満たすマスの背景色を変更（特定の色に着色）する(ステップ２４５）。論理回路編集部８１は、背景色の変更されたマスのうちで、ユーザによって選択されたマスの部品（２入力１出力の場合には上下２個のマスに配置された部品）を削除する（ステップＳ２５０）。
【０１００】
Ｎｏｎｅ部品２４０以外の論理演算部品２４１〜２５０が選択された場合には（ステップＳ２３０でＮＯ）、論理回路編集部８１は、図１６の配置可否を示す表に従って選択された論理演算部品の配置可能なマスを確認し、さらに、論理演算部品が未配置のマスを確認し、これらの条件を満たすマスの背景色を変更（特定の色に着色）する（ステップＳ２３５）。論理回路編集部８１は、背景色の変更されたマスのうちでユーザによって選択されたマス（２入力１出力の部品の場合は上下の２マス）に、ユーザによって選択された部品を配置する（ステップＳ２４０）。なお、各種タイマ部品２３４が選択された場合には、最大２個まで配置可能という条件が付加される。
【０１０１】
一方、論理回路編集部８１は、オン／オフ信号入力候補一覧２５１のうちでオン／オフ信号が選択され、信号入力ボタン２５５が選択された場合には（ステップＳ２１５でＹＥＳ）、選択された信号入力ボタンに対応する入力信号端子２２０に選択されたオン／オフ信号を表示する（ステップＳ２２０）。
【０１０２】
以上のステップＳ２１０〜Ｓ２４０は、編集が終了する（ユーザが図１２のＯＫボタン２６２またはキャンセルボタン２６３を選択する）まで（すなわち、ステップＳ２５５でＮＯの間）、繰り返される。ユーザがキャンセルボタン２６３を選択した場合には（ステップＳ２５５でＣａｎｃｅｌ）、編集前の状態に戻してから（ステップＳ２６５）から編集が終了する。
【０１０３】
基本論理回路の編集終了時にユーザが図１２のＯＫボタン２６２を選択した場合には（ステップＳ２５５でＯＫ）、論理回路編集部８１は、基本論理回路の妥当性をチェックする（ステップＳ２６０）。以下(i)〜(iv)の基準が全て満たされているとき、論理回路編集部８１は、基本論理回路は妥当であると判断する。
【０１０４】
(i)Ｎｏｎｅ部品２４０以外の論理演算部品２３１が論理演算領域２２１の８個のマスのいずれかに配置されており、かつ、いずれかのオン／オフ信号入力が設定されている場合において、図１８〜図２０の不正ケース一覧のいずれでもないこと。なお、Ｎｏｎｅ部品２４０以外の論理演算部品２３１が論理演算領域２２１の８個のマスのいずれかにも配置されておらず、かつ、いずれかのオン／オフ信号入力が設定されていないばあいには、その基本論理回路は妥当である（単なる未使用）。
【０１０５】
(ii)各種タイマ部品２３４が２個を超えて配置されていないこと。
(iii)ユーザによって選択されて図面上に配置された各種タイマ部品２３４のタイマ値が予め定める適正範囲内であること。
【０１０６】
［不正ケース一覧について］
図１８〜図２０は、基本論理回路の不正ケースを示す図である。全部で３０種の不正ケースがあり得る。このように不正ケースが限定されるのは、入力信号を３個に限定し、出力信号を１個に限定し、論理演算部品の配置場所を８マスに限定しているからである。以下、具体的に説明する。
【０１０７】
図１８（Ａ）、図１９（Ｈ）、および図２０（Ｅ）に示すように、マスａ１，ｂ１，ｃ１に論理演算部品が配置されていない場合は、不正ケースである。この場合、他のマスにどのように論理演算部品を配置しても出力信号を得ることができない。
【０１０８】
図１８（Ｂ），（Ｃ），（Ｄ），（Ｊ）および図１９（Ｄ），（Ｆ），（Ｇ）のようにオン／オフ入力信号が設定されていないのに、その右隣に論理演算部品が配置されている場合は不正ケースである。
【０１０９】
図１８（Ｆ），（Ｈ）のようにオン／オフ入力信号が設定されているのに、その右隣に論理演算部品が配置されていない場合は不正ケースである。
【０１１０】
図１８（Ｅ），（Ｉ）、図１９（Ｃ），（Ｉ），（Ｊ）および図２０（Ｂ）のように、２入力１出力の論理演算部品の第２の入力端子（下側）に入力信号が入力されない場合は不正ケースである。
【０１１１】
図１８（Ｇ）、図１９（Ｂ）のように、２入力１出力の論理演算部品の第１の入力端子（上側）に入力信号が入力されない場合は不正ケースである。
【０１１２】
図１８（Ｋ）、図１９（Ｅ），（Ｋ），（Ｌ）および図２０（Ａ）のように、論理演算部品の出力端子の右隣のマスに論理演算部品が配置されていない場合は不正ケースである。
【０１１３】
図１９（Ａ）のように、マスａ２に１入力１出力の論理演算部品が配置されず、かつ、マスｂ２に１入力１出力の論理演算部品が配置されている場合は不正ケースである。
【０１１４】
図１８（Ｌ）のように、マスａ２に１入力１出力の論理演算部品が配置されず、かつ、マスａ３に１入力１出力の論理演算部品が配置されている場合は不正ケースである。この場合、他のマスにどのように論理演算部品を配置しても出力信号を得ることができない。
【０１１５】
図２０（Ｃ）のように、２入力１出力の論理演算部品の下側のマスの右隣に１入力１出力の論理演算部品が配置されている場合は不正ケースである。
【０１１６】
図２０（Ｄ），（Ｆ）のように、マスｂ３，マスｃ２に１入力１出力の論理演算部品が配置されている場合は不正ケースである。
【０１１７】
［シナリオ変換の手順］
上記のように編集された論理回路設計データは、保護制御装置本体１０の論理回路設計データ記憶部７５（図１の不揮発性メモリ４４に対応）に記憶される。実際に論理回路設計データに基づいて論理演算処理部７７がデータ処理を行う場合には、まず、シナリオ変換処理部７６が、論理回路設計データをシナリオと称する論理演算処理部７７用の実行形式のファイルに変換する。この実行形式のファイルは図１のＲＡＭ４２に格納される。以下、シナリオ変換の手順について説明する。
【０１１８】
図２１は、図２のシナリオ変換処理部７６によって実行されるデータ変換の手順を示すフローチャートである。図２１を参照して、シナリオ変換処理部７６は、第１から第８の基本論理回路（図３の１１０）については、それぞれ逆ポーランド変換を行う（ステップＳ３００，Ｓ３１０，Ｓ３２０）。シナリオ変換処理部７６は、第１から第４７の入出力直結回路（図３の１２０）については、その入出力直結回路が使用されている場合に、オン／オフ入力信号の対応するコード番号を出力端子に対応付けて記憶領域に格納する（ステップＳ３３０，Ｓ３４０，Ｓ３５０）。
【０１１９】
図２２〜図２５は逆ポーランド変換の手順を示すフローチャートである。以下の各処理はシナリオ変換処理部７６によって実行され、基本論理回路設計データを読み込んで、記憶領域にデータ順を入れ替えて格納することによって逆ポーランド変換が実行される。
【０１２０】
図２２を参照して、第１の入力＿１のコード番号が記憶領域に格納される（ステップＳ４００）。なお、第１の入力＿１が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。
【０１２１】
次に、マスａ１に配置されている論理演算部品が１入力１出力の論理演算部品の場合には（ステップＳ４０１でＹＥＳ）、当該論理演算部品のコード番号が記憶領域に格納される（ステップＳ４０２）。
【０１２２】
マスａ１に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４０１でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４０１でＮＯ，Ｓ４０７でＹＥＳ）には、次にマスｂ１に配置されている論理演算部品が１入力１出力の論理演算部品であるか否かが判定される（ステップＳ４０３）。その結果、マスｂ１に配置されている論理演算部品が１入力１出力の論理演算部品の場合には（ステップＳ４０３でＹＥＳ）、当該論理演算部品のコード番号が記憶領域に格納される（ステップＳ４０４）。
【０１２３】
次に、マスｂ１に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４０３でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４０３でＮＯ，Ｓ４０８でＹＥＳ）には、次にマスｃ１に配置されている論理演算部品が１入力１出力の論理演算部品であるか否かが判定される（ステップＳ４０５）。その結果、マスｃ１に配置されている論理演算部品が１入力１出力の論理演算部品の場合には（ステップＳ４０５でＹＥＳ）、当該論理演算部品のコード番号が記憶領域に格納される（ステップＳ４０６）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４１６）処理が終わる。
【０１２４】
一方、マスａ１に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４０１でＮＯ）、接続線でもない場合（ステップＳ４０７でＮＯ）には、マスａ１に配置されている論理演算部品は２入力１出力演算子である。この場合、第２の入力＿２のコード番号が記憶領域に格納される（ステップＳ４１０）。なお、第２の入力＿２が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。さらに、マスａ１に配置されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される。
【０１２５】
次に、マスｂ１に配置されている論理演算部品が接続線でなければ（ステップＳ４１２でＮＯ）、マスｂ１に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４１３）。さらに、マスｃ１に配置されている論理演算部品が接続線でなければ（ステップＳ４１４でＮＯ）、マスｃ１に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４１５）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４１６）処理が終わる。
【０１２６】
次に図２３を参照して、マスａ１に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４０１でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４０１でＮＯ，Ｓ４０７でＹＥＳ）であるが、マスｂ１に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４０３でＮＯ）、接続線でもない場合（ステップＳ４０８でＮＯ）について説明する。
【０１２７】
上記の場合、マスｂ１に配置されている論理演算部品は２入力１出力演算子である。したがって、この場合には、第２の入力＿２のコード番号が記憶領域に格納される（ステップＳ４２０）。なお、第２の入力＿２が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。
【０１２８】
続いて、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品の場合（ステップＳ４２１でＹＥＳ）、当該当該論理演算部品のコード番号が記憶領域に格納される。さらに、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４２１でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４２１でＮＯ，Ｓ４２６でＹＥＳ）、マスｂ１に配置されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４２３）。さらに、マスｃ１に配置されている論理演算部品が接続線でなければ（ステップＳ４２４でＮＯ）、マスｃ１に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４２５）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４３２）処理が終わる。
【０１２９】
一方、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４２１でＮＯ）、接続線（Ｌｉｎｅ部品）でもない場合（ステップＳ４２６でＮＯ）には、マスａ２に配置されている論理演算部品は２入力１出力の論理演算部品である。この場合、第３の入力＿３のコード番号が記憶領域に格納される（ステップＳ４２７）。なお、第３の入力＿３が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。さらに、マスａ２に配置されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４２８）。さらに、マスｂ１に配置されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４２９）。さらに、マスｃ１に配置されている論理演算部品が接続線でなければ（ステップＳ４３０でＮＯ）、マスｃ１に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４３１）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４３２）処理が終わる。
【０１３０】
次に図２４を参照して、マスａ１に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４０１でＹＥＳ）または接続線（Ｌｉｎｅ部品）であり（ステップＳ４０１でＮＯ，Ｓ４０７でＹＥＳ）、マスｂ１に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４０３でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４０３でＮＯ，Ｓ４０８でＹＥＳ）であるが、マスｃ１に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４０５でＮＯ）、接続線でもない場合（ステップＳ４０９でＮＯ）について説明する。
【０１３１】
上記の場合、マスｃ１に格納されている論理演算部品は、２入力１出力の論理演算部品である。したがって、この場合には、第２の入力＿２のコード番号が記憶領域に格納される（ステップＳ４４０）。なお、第２の入力＿２が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。
【０１３２】
続いて、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品の場合（ステップＳ４４１でＹＥＳ）、当該論理演算部品のコード番号が記憶領域に格納される。さらに、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４４１でＹＥＳ）または接続線（Ｌｉｎｅ部品）の場合（ステップＳ４４１でＮＯ，Ｓ４４６でＹＥＳ）には、マスｂ２に配置されている論理演算部品が１入力１出力の論理演算部品であるか否かが判定される（ステップＳ４４３）。この結果、マスｂ２に配置されている論理演算部品が１入力１出力の論理演算部品である場合（ステップＳ４４３でＹＥＳ）、当該論理演算部品のコード番号が記憶領域に格納される。次に、マスｃ１に格納されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４４５）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４５３）処理が終わる。
【０１３３】
上記において、マスｂ２に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４４３でＮＯ）、接続線でもない場合（ステップＳ４４７でＮＯ）には、図２５に処理が進む。
【０１３４】
一方、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４４１でＮＯ）でなく、接続線（Ｌｉｎｅ部品）でもない場合（ステップＳ４４６でＮＯ）には、マスａ２に配置されている論理演算部品は２入力１出力の論理演算部品である。この場合、第３の入力＿３のコード番号が記憶領域に格納される（ステップＳ４４８）。なお、第３の入力＿３が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。
【０１３５】
さらに、マスａ２に配置されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４４９）。さらに、マスｂ２に配置されている論理演算部品が接続線でなければ（ステップＳ４５０でＮＯ）、マスｂ２に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４５１）。次に、マスｃ１に格納されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４５２）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４５３）処理が終わる。
【０１３６】
図２５の処理は、図２４において、マスａ２に配置されている論理演算部品が１入力１出力の論理演算部品（ステップＳ４４１でＹＥＳ）または接続線（Ｌｉｎｅ部品）であるが（ステップＳ４４１でＮＯ，Ｓ４４６でＹＥＳ）、マスｂ２に配置されている論理演算部品が１入力１出力の論理演算部品でなく（ステップＳ４４３でＮＯ）、接続線でもない場合（ステップＳ４４７でＮＯ）に実行される。
【０１３７】
上記の場合、マスｂ２，ｃ１のいずれにも２入力１出力の論理演算部品が格納されている。この場合、まず、第３の入力＿３のコード番号が記憶領域に格納される（ステップＳ４６０）。なお、第３の入力＿３が設定されていない場合、シナリオ変換処理部７６はエラー発生を通知する。
【０１３８】
次に、マスａ３に配置されている論理演算部品が接続線でなければ（ステップＳ４６１でＮＯ）、マスａ３に配置されている１入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４６２）。続いて、マスｂ２に格納されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４６３）。さらに、マスｃ１に格納されている２入力１出力の論理演算部品のコード番号が記憶領域に格納される（ステップＳ４６４）。最後に、中間出力１が記憶領域に格納されて（ステップＳ４６５）処理が終わる。
【０１３９】
［逆ポーランドオ変換の実例］
図２６は逆ポーランド変換の実例を示す図である。図２６（Ａ）には、基本論理回路の一例が示され、図２６（Ｂ）は図２６（Ａ）を逆ポーランド変換した結果が示される。
【０１４０】
図２６（Ａ）を参照して、マスａ１にはワンショットタイマ部品２４４が配置される。マスａ２には接続線が配置される。マスａ３にはＮＯＴ部品２４２が配置される。マスｂ１にはオフディレータイマ部品２４３が配置される。マスｂ２にはＡＮＤ部品２４６が配置される。マスｃ１にはＯＲ部品２４７が配置される。入力信号ＩＮ＿１，ＩＮ＿２，ＩＮ＿３のコード番号はそれぞれ＃３８，＃１０１，＃２４である。
【０１４１】
図２６（Ｂ）を参照して、記憶領域には、まず入力信号ＩＮ＿１のコード番号＃３８が格納される（図２２のステップＳ４００）。次にステップＳ４０１でＹＥＳと判断されるので、ワンショットタイマ部品２４４が記憶領域に格納される（ステップＳ４０２）。次にステップＳ４０３でＹＥＳと判断されるので、オフディレータイマ部品２４３が記憶領域に格納される（ステップＳ４０４）。
【０１４２】
次にステップＳ４０５でＮＯ、ステップＳ４０９でＮＯと判断されるので、入力信号ＩＮ＿２のコード番号＃１０１が記憶領域に格納される（図２４のステップＳ４４０）。次にステップＳ４４１でＮＯ、ステップＳ４４６でＹＥＳ、ステップＳ４４３でＮＯ、ステップＳ４４７でＮＯと判断されるので、入力信号ＩＮ＿３のコード番号＃２４が記憶領域に格納される（図２５のステップＳ４６０）。
【０１４３】
次にステップ４６１でＮＯと判断されるので、ＮＯＴ部品２４２が記憶領域に格納される（ステップＳ４６２）。続いて、ＡＮＤ部品２４６が記憶領域に格納される（ステップＳ４６３）。さらに、ＯＲ部品２４７が記憶領域に格納される（ステップＳ４６４）。最後に、中間出力１が記憶領域に格納される（ステップＳ４６５）。
【０１４４】
［まとめ］
以上の第１の実施形態の電力系統保護制御装置１の主な特徴をまとめると以下のようになる。
【０１４５】
（１）保護制御装置本体１０には、複数の保護リレー演算結果および外部からの入力信号に対して論理演算処理を行う論理演算処理部７７が設けられている。論理演算処理部７７は、端末装置６０によって作成された論理回路設計データ１００に基づいて論理演算処理を行う。論理回路設計データ１００は、シーケンシャルに処理される複数の基本論理回路１１１〜１１８の回路図一式２１１〜２１８を表す基本論理回路設計データ１１０を含む。各基本論理回路１１１〜１１８は、最大でｐ個（ｐは３以上の整数）の入力信号を論理演算することによって１個の中間出力信号を生成するものである（本実施形態では、ｐ＝３の場合が記載されている）。ここで、第２番目以降の基本論理回路は、既に演算済みの中間出力信号を入力信号として用いることができる。論理演算処理部７７の出力信号は、複数の基本論理回路から出力された少なくとも１つの中間出力信号を含む。
【０１４６】
したがって、ｐ入力１出力の複数の基本論理回路を組み合わせることによって、複雑な処理を行うことができる。一方、各基本論理回路自体は単純なものであるので、ユーザの設計ミスをチェックして防止することができる。
【０１４７】
（２）各基本論理回路１１１〜１１８は、最大でｐ個の入力信号に対して最大でｐ段の論理演算を行うことによって１個の中間出力信号を生成する。本実施形態では、各基本論理回路は、最大で３段の論理演算を行う。
【０１４８】
（３）各基本論理回路１１１〜１１８は、１個以上の２入力１出力の論理演算部品２３３と、１個以上の１入力１出力の論理演算部品２３２とを含む。
【０１４９】
（４）端末装置６０は、論理回路設計データ１００の回路図を表示するための表示部６６を含む。表示部６６に表示される各基本論理回路の回路図は、最大で３個の入力信号が表示される３個の入力信号端子２２０と、３個の入力信号端子２２０とそれぞれ対応する第１段目の３個のマス目ａ１，ａ２，ａ３と、第１段目の３個のマス目にそれぞれ対応する第２段目の３個のマス目ｂ１，ｂ２，ｂ３と、第２段目の３個のマス目のうち一方側の２個のマス目にそれぞれ対応する第３段目の２個のマス目ｃ１，ｃ２と、３段目の２個のマス目のうち一方側の１個のマス目に対応し、中間出力信号が表示される出力信号端子２２２とを含む。この場合、２入力１出力の論理演算部品２３３は上下の２個のマス目に嵌め込むように配置され、１入力１出力の論理演算部品２３２は１個のマス目に嵌め込むように配置される。
【０１５０】
（５）表示部６６は、複数の基本論理回路の回路図少なくとも一部２１１〜２１４または２１５〜２１８を一画面２３０に表示する。一画面に表示された複数の基本論理回路は、画面の一方側から他方側にシーケンシャルに処理される。処理順序の早い基本論理回路の回路図のほうが、３個の入力信号端子２２０がより画面の端に近い位置に表示される。これによってユーザは処理順序を直感的に把握することができる。
【０１５１】
（６）端末装置６０は、ユーザによる論理回路設計データの編集を支援する論理回路編集部８１を含む。論理回路編集部８１は、ユーザがいずれかのマス目に嵌め込むべき論理演算部品を選択した場合には、選択された論理演算部品を配置可能なマス目を配置不可能なマス目と異なる態様で表示部６６に表示する。これによって、ユーザによる部品の誤配置を防止することができる。
【０１５２】
（７）論理回路編集部８１は、ユーザが入力した基本論理回路２１１〜２１８が予め設定された不正ケースに該当するか否かを判定し、不正ケースに該当する場合には、ユーザに基本論理回路の再編集を促す。これによって、ユーザによる部品の誤配置を防止することができる。
【０１５３】
（８）１入力１出力の論理演算部品には、１種類以上のタイマ部品２３４が含まれる。ユーザによって選択されて画面上に配置されたタイマ部品２３４のタイマ値はユーザが入力可能である。論理回路編集部８１は、タイマ値が予め定める範囲にない場合には、ユーザに再入力を促す。
【０１５４】
（９）  論理回路設計データ１００は、複数の基本論理回路１１１〜１１８の後に処理される、複数の入出力直結回路（１２１〜１５８）の回路図一式を表す入出力直結回路設計データ（１２０をさらに含む。各入出力直結回路１２１〜１５８は、複数の保護リレー演算結果、外部からの入力信号、および各基本論理回路１１１〜１１８からの中間出力信号のいずれかを、予め定められた出力信号に対応付けるものである。
【０１５５】
＜第２の実施形態＞
第２の実施形態では、第１の実施形態の図２の変形例が示される。第１の実施形態の場合には、シナリオ変換は保護制御装置本体１０で行われていたが、第２の実施形態ではシナリオ変換を端末装置６０で行う例を示す。この場合、端末装置６０から保護制御装置本体には、シナリオ変換を行う前の論理回路設計データと、シナリオ変換後のデータとの両方が転送される。保護制御装置本体では、論理回路設計データとシナリオ変換後のシナリオ情報との両方を不揮発性メモリ４４に格納する必要があるので、不揮発性メモリの容量を第１の実施形態の場合よりも増加させなければならない。論理回路設計データも保護制御装置本体に格納しなければならない理由は、論理回路設計データには、シナリオ情報には含まれていない情報、すなわち、端末装置６０で回路図として表示・編集するのに必要な配置情報が含まれているからである。したがって、論理回路設計データの再編集は、シナリオ変換前の論理回路設計データに基づいて行われる。
【０１５６】
図２７は、第２の実施形態による保護制御装置の一部の構成要素の機能ブロック図である。図２７の機能ブロック図は、図２の機能ブロック図を変更したものである。
【０１５７】
具体的に、図２７の保護制御装置本体１０のＰＬＣ部７４は、図２と同様の論理演算処理部７７と、論理回路設計データ・シナリオ情報記憶部７５Ａとを含み、図２のシナリオ変換処理部７６は含んでいない。論理回路設計データ・シナリオ情報記憶部７５Ａは、端末装置６０から転送された論理回路設計データとシナリオ情報との両方を記憶するものであり、図１の不揮発性メモリ４４に対応する。
【０１５８】
図２７の端末装置６０は、図２と同様の論理回路編集部８１およびシナリオ変換処理部７６と、論理回路設計データ・シナリオ情報読み書き処理部８２Ａと、論理回路設計データ記憶部８３とを含む。
【０１５９】
論理回路設計データ・シナリオ情報読み書き処理部８２Ａは、論理回路設計データ・シナリオ情報記憶部８３Ａから編集前の論理回路設計データを読出したり、編集後の論理回路設計データを論理回路設計データ記憶部８３に格納したりする。保護制御装置本体１０と端末装置６０とが接続されている場合（オンラインモード）には、論理回路設計データ・シナリオ情報読み書き処理部８２Ａは、保護制御装置本体１０のＣＰＵ４１によって論理回路設計データ・シナリオ情報記憶部７５Ａから読み出された編集前の論理回路設計データを受信したり、編集後の論理回路設計データおよびそのシナリオ情報を保護制御装置本体１０に送信し、保護制御装置本体１０のＣＰＵ４１によって論理回路設計データ・シナリオ情報記憶部７５Ａに格納させたりする。
【０１６０】
論理回路設計データ記憶部８３は、ユーザによって作成された論理回路設計データ１００を記憶する。特に、保護制御装置本体１０と端末装置６０とが接続されていない場合（オフラインモード）に用いられる。
【０１６１】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６２】
１  電力系統保護制御装置、１０  保護制御装置本体、３０  Ａ／Ｄ変換部、４０  演算処理部、４１，６１  ＣＰＵ、４２，６２  ＲＡＭ、４３，６３  ＲＯＭ、４４，６４  不揮発性メモリ、５０  伝送＆Ｉ／Ｏ部、６０  端末装置、６６  表示部、６７  入力部、７１  データ記憶部、７２  フィルタ演算部、７３  リレー演算部、７４  ＰＬＣ部、７５，８３  論理回路設計データ記憶部、７５Ａ  論理回路設計データ・シナリオ情報記憶部、７６  シナリオ変換処理部、７７  論理演算処理部、８１  論理回路編集部、８２  論理回路設計データ読み書き処理部、８２Ａ  論理回路設計データ・シナリオ情報読み書き処理部、１００  論理回路設計データ、１１０  基本論理回路設計データ、１２０  入出力直結回路設計データ、２００Ａ〜２００Ｅ，２３０  編集画面、１１１〜１１８，２１１〜２１８  基本論理回路、２２０  入力信号端子、２３１  論理演算部品、２２１  論理演算領域、２２２  出力信号端子、２２３  ロジック編集ボタン、２３４  各種タイマ部品、２３６  パレット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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