(57)【要約】【課題】逆回復時のサージを抑制することが可能で、かつ、オン抵抗の悪化を抑制できるＪＢＳを有するＳｉＣ半導体装置を提供する。【解決手段】ショットキー電極４とｐ型層１１やｎ-型エピタキシャル層２とのコンタクトについて、ＳＢＤ１０でのオン抵抗Ｒｏｎ（ＳＢＤ）とＰＮダイオードでのオン抵抗Ｒｏｎ（ＰＮＤ）とが、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにする。また、ｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態にならないようにする。【選択図】図１
2018181917.tif 000002
【特許請求の範囲】
【請求項１】
ジャンクションバリアショットキーダイオードが形成されたセル部を有する炭化珪素半導体装置であって、
主表面（１ａ）および裏面（１ｂ）を有する炭化珪素からなる第１導電型の基板（１）と、
前記主表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に配置され、前記セル部が開口部（３ａ）とされた絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜の開口部を通じて、前記ドリフト層の表面とショットキー接触させられたショットキー電極（４）と、
前記基板の裏面に形成されたオーミック電極（５）と、
前記ドリフト層の表層部に形成されると共に前記ショットキー電極と接触させられ、かつ、互いに離れて配置された複数の第２導電型層（１１）と、を備え、
前記ショットキー電極と前記ドリフト層と前記基板および前記オーミック電極とを有してショットキーバリアダイオード（１０）が構成されていると共に、前記複数の第２導電型層と前記ドリフト層とによりＰＮダイオードが構成されることで、前記ジャンクションバリアショットキーダイオードが構成され、
前記ショットキーバリアダイオードのオン抵抗Ｒｏｎ（ＳＢＤ）と前記ＰＮダイオードのオン抵抗Ｒｏｎ（ＰＮＤ）とが、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たしている炭化珪素半導体装置。
【請求項２】
前記第２導電型層の比抵抗が１Ωｃｍ以下となっている請求項１に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオード（以下、ＳＢＤという）にＰＮダイオードを加えたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
【背景技術】
【０００２】
従来、特許文献１において、ＳＢＤに更にＰＮダイオードを加えたＪＢＳを有するＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、ＳｉＣにて構成されたｎ-型エピタキシャル層の表面にショットキー電極を形成することでＳＢＤを構成している。また、ｎ-型エピタキシャル層の表層部にｐ型層を形成すると共にｐ型層の表面にショットキー電極をオーミック接触させることでＰＮダイオードを構成している。このような構造により、ＳＢＤに更にＰＮダイオードを加えたＪＢＳを有するＳｉＣ半導体装置が構成されている。このような構成とすることで、ＰＮダイオードを構成するＰＮ接合部にて形成される空乏層により、逆方向リーク電流を抑え、高耐圧が得られるようにしている。そして、ＳＢＤを順方向動作させる際には、ショットキー電極に対してオーミック接触させられたｐ型層を通じてＰＮダイオードも順方向動作が行われるようにしている。
【０００３】
また、従来、ＪＢＳを有するＳｉＣ半導体装置において、ＰＮダイオードを構成するｐ型層をショットキー電極に対して絶縁状態で接触させる構造も提案されている。このＳｉＣ半導体装置では、ショットキー電極に対して絶縁状態で接触させるｐ型層に結晶欠陥が含まれるようにしている。このようにｐ型層をショットキー電極に対して絶縁状態で接触させるようにしつつ結晶欠陥がｐ型層に含まれるようにすることで、結晶欠陥の影響を抑制でき、ＳｉＣ半導体装置の特性を良好にすることが可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５０２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＰＮダイオードを構成するためのｐ型層をショットキー電極に対してオーミック接触させている場合、ＰＮダイオードがバイポーラデバイスであるために、逆回復時に急激なホール欠乏が生じる。これにより、リカバリ電流の立ち上がりが急峻になり、リカバリ電流の変化量ｄｉｒ／ｄｔが大きくなる。このため、回路全体のリアクタンスＬとリカバリ電流の変化量ｄｉｒ／ｄｔの積によって決まるサージ電圧ΔＶ（＝Ｌ・ｄｉｒ／ｄｔ）が大きくなり、逆回復時に大きなサージを発生させることになる。
【０００６】
また、ショットキー電極に対してｐ型層を絶縁状態で接触させる構造の場合、逆バイアス時にｐ型層の周囲に広がった空乏層が戻らず、オン抵抗の悪化を招く。
【０００７】
本発明は上記点に鑑みて、逆回復時のサージを抑制することが可能で、かつ、オン抵抗の悪化を抑制できるＪＢＳを有するＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、主表面（１ａ）および裏面（１ｂ）を有する炭化珪素からなる第１導電型の基板（１）と、主表面上に形成され、基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、ドリフト層の上に配置され、セル部が開口部（３ａ）とされた絶縁膜（３）と、セル部に形成され、絶縁膜の開口部を通じて、ドリフト層の表面とショットキー接触させられたショットキー電極（４）と、基板の裏面に形成されたオーミック電極（５）と、ドリフト層の表層部に形成されると共にショットキー電極と接触させられ、かつ、互いに離れて配置された複数の第２導電型層（１１）と、を備え、ショットキー電極とドリフト層と基板およびオーミック電極とを有してＳＢＤ（１０）が構成されていると共に、複数の第２導電型層とドリフト層とによりＰＮダイオードが構成されることで、ＪＢＳが構成されている。このような構成において、ＳＢＤのオン抵抗Ｒｏｎ（ＳＢＤ）とＰＮダイオードのオン抵抗Ｒｏｎ（ＰＮＤ）とが、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにする。
【０００９】
このように、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにしていることから、リカバリ電流の立ち上がりを緩やかにでき、リカバリ電流の変化量ｄｉｒ／ｄｔを小さくできる。このため、逆回復時のサージの発生が抑制されるという効果が得られる。
【００１０】
また、請求項２に記載の発明では、第２導電型層の比抵抗を１Ωｃｍ以下としている。このように、第２導電型層の比抵抗を１Ωｃｍ以下にすると、第２導電型層の表面とショットキー電極とのコンタクトが絶縁状態にならないようにできる。これにより、逆バイアス時に広がった空乏層が戻って縮小されるようにでき、オン抵抗の悪化が抑制されるという効果が得られる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図である。
【図３】ＳｉＣ半導体装置の動作シミュレーションに用いたモデルの回路図である。
【図４】ＳＷ１、ＳＷ２のオンオフの切り替えを行ったときのＳＷ１、ＳＷ２もしくはこれらに並列接続されたＪＢＳの両端間の電圧および電流の変化を示した図である。
【図５（ａ）】ＰＮダイオード中のキャリアの状態を示した断面図である。
【図５（ｂ）】ＰＮダイオード中のキャリアの状態を示した断面図である。
【図５（ｃ）】ＰＮダイオード中のキャリアの状態を示した断面図である。
【図５（ｄ）】ＰＮダイオード中のキャリアの状態を示した断面図である。
【図６】ＪＢＳに順方向電流が流れるときの電圧［Ｖ］に対する電流［Ａ］の波形を示した図である。
【図７（ａ）】ｐ型層が絶縁状態となる場合における逆バイアス時に広がった空乏層の状態を示した断面図である。
【図７（ｂ）】ｐ型層が絶縁状態とならない場合における逆バイアス時に広がった空乏層の状態を示した断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかるＳｉＣ半導体装置の構造について、図１〜図２を参照して説明する。なお、図１は、図２および図２のＩ−Ｉ断面図に相当している。また、図２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。
【００１５】
図１に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１を用いて形成されている。ｎ+型基板１は、例えば２×１０18〜１×１０21ｃｍ-3程度の不純物濃度とされている。このｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、ｎ+型基板１よりも低いドーパント濃度のＳｉＣで構成されたドリフト層に相当するｎ-型エピタキシャル層２が積層されている。ｎ-型エピタキシャル層２は、例えば１×１０14〜１×１０17ｃｍ-3程度の不純物濃度とされている。これらｎ+型基板１およびｎ-型エピタキシャル層２によって構成されたＳｉＣ半導体基板のセル部にＳＢＤ１０およびＰＮダイオードを有するＪＢＳが形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００１６】
具体的には、ｎ+型基板１として、主表面１ａが例えば（０００１）面に対してオフ角を有するＳｉＣ基板を用いている。本実施形態の場合、図２に示すようにオフ方向が（１１−２０）方向とされ、例えば４°のオフ角を有するＳｉＣ基板をｎ+型基板１として用いている。そして、その上にエピタキシャル成長によりｎ-型エピタキシャル層２が形成させられており、ｎ-型エピタキシャル層２についても、（１１−２０）方向がオフ方向とされた結晶となっている。
【００１７】
このｎ-型エピタキシャル層２の表面には、例えばシリコン酸化膜などで構成された絶縁膜３が形成されている。絶縁膜３には、セル部において部分的に開口部３ａが形成されており、この絶縁膜３の開口部３ａにおいてｎ-型エピタキシャル層２と接触させられたショットキー電極４が形成されている。ショットキー電極４は、ｎ-型エピタキシャル層２に対してショットキー接触し、後述するＰＮダイオードを構成するｐ型層１１とのコンタクトが絶縁状態にはならない金属材料を用いて構成されている。ここでは、ショットキー電極４を例えばＭｏ（モリブデン）によって構成している。
【００１８】
また、ｎ+型基板１の裏面と接触するように、オーミック電極５が形成されている。オーミック電極５も、複数層の積層構造によって形成されており、例えばｎ+型基板１側から順にＮｉシリサイド層、Ｔｉ層、Ｎｉ層、Ａｕ層によって構成されている。
【００１９】
これにより、ＳＢＤ１０のうちのセル構造が構成されている。ＳＢＤ１０の上面レイアウトはどのようなものであっても良いが、本実施形態では、図２に示すように各角部が丸められた正方形状となるようにしてある。
【００２０】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の外縁部におけるｎ-型エピタキシャル層２の表層部に、ショットキー電極４と接するように、ｐ型リサーフ層６が形成されている。また、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置されている。これらｐ型リサーフ層６およびｐ型ガードリング層７等により、終端構造が構成されている。ｐ型リサーフ層６やｐ型ガードリング層７は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０19ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７を配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できる。このため、耐圧を向上させることができる。このような構造により、ＳＢＤ１０が構成されている。
【００２１】
なお、ショットキー電極４の表面に、バリア層となる接合用電極８ａや外部接続用の表面電極８ｂおよびメッキ層８ｃ等を順に積層した表面電極構造８を構成している。例えば、接合用電極８ａをＴｉ（チタン）、表面電極８ｂをＡｌ−Ｓｉ／ＴｉＮ（アルシリ／チタンナイトライド）、メッキ層８ｃをＮｉ（ニッケル）層の上にＡｕ（金）層を積層した膜とすることによって表面電極構造８を構成している。このような表面電極構造８を形成することで、良好にボンディングワイヤ等と接続することが可能となり、ＳＢＤ１０と外部との電気的接続を図ることができる。また、表面電極構造８の周囲を囲むようにＰＩＱ（ポリイミド）などで構成される保護膜９を備えることで、ＳＢＤ１０の表面保護を行ってある。
【００２２】
さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側の端部よりもさらに内側において、ｎ-型エピタキシャル層２の表層部に形成されると共にショットキー電極４と接触するように構成されたｐ型層１１が形成されている。ｐ型層１１は、図２に示すように、オフ方向と同方向を長手方向とする短冊状のものが（１−１００）方向に複数本並べられたストライプ状とされている。各ｐ型層１１は、図１に示すように、セル部の中心に対して対称的に配置されるように、各ｐ型層１１が等しい間隔だけ空けた配置とされ、かつ、各ｐ型層１１の幅も等しくされた構造とされている。このようなｐ型層１１は、例えば、比抵抗が１Ωｃｍ以下となる不純物濃度で構成されている。各ｐ型層１１の間隔は、例えば２．０±１．０μｍとされている。各ｐ型層１１の幅は、例えば０．１μｍ以上３μｍ以下とされている。また、各ｐ型層１１の深さは、例えば０．３μｍ以上１．０μｍ以下とされている。
【００２３】
このように構成されるｐ型層１１により、ｎ-型エピタキシャル層２との間においてＰＮダイオードが構成される。ｐ型層１１の表面とショットキー電極４とのコンタクトについては、ｐ型層１１の比抵抗の調整に基づいて絶縁状態にならないようにしている。また、ショットキー電極４とｐ型層１１やｎ-型エピタキシャル層２とのコンタクトは、ＳＢＤ１０でのオン抵抗Ｒｏｎ（ＳＢＤ）とＰＮダイオードでのオン抵抗Ｒｏｎ（ＰＮＤ）とが、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たす設定とされている。例えば、ショットキー電極４の材料の選定、ｐ型層１１の不純物濃度に基づく比抵抗の調整、さらにはショットキー電極４との接触箇所におけるｐ型層１１とｎ-型エピタキシャル層２との面積比などに基づいて、上記関係を満たすようにしている。
【００２４】
このようにして、ＳＢＤ１０に加えてＰＮダイオードが備えられたＪＢＳが構成されている。このような構造のＪＢＳを備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして機能する。具体的には、ショットキー電極４に対してショットキー障壁を超える電圧を印加することにより、ショットキー電極４とオーミック電極５との間に電流を流す。また、外周部領域に関しては、ｐ型リサーフ層６やｐ型ガードリング層７を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。
【００２５】
そして、上記したように、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにしている。このため、リカバリ電流の立ち上がりを緩やかにでき、リカバリ電流の変化量ｄｉｒ／ｄｔを小さくできて、逆回復時のサージの発生が抑制されるという効果が得られる（以下、効果１という）。また、ｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態にならないようにされている。このため、逆バイアス時に広がった空乏層が戻って縮小されるようにでき、オン抵抗の悪化が抑制されるという効果が得られる（以下、効果２という）。以下、これら効果１、２が得られる理由について、図を参照して説明する。
【００２６】
まず、効果１が得られる理由について、図３〜図６を参照して説明する。
【００２７】
上記の構造のＪＢＳを備えたＳｉＣ半導体装置をブリッジ回路に適用したときのシミュレーションモデルを用いて、ＳｉＣ半導体装置の動作シミュレーションを行った。図３は、そのシミュレーションに用いたモデルの回路図である。この図に示されるように、上アームと下アームそれぞれに備えられたＳＷ１、ＳＷ２を構成するＭＯＳＦＥＴに対して並列に本実施形態のＪＢＳを接続したモデルを用いている。このモデルを用いて、ＳＷ１、ＳＷ２のオンオフを交互に切替え、そのときのＳＷ１、ＳＷ２もしくはこれらに並列接続されたＪＢＳの両端間の電圧および電流の変化を調べた。図４は、その結果を示している。また、図５は、ＳＷ１をオフ、ＳＷ２をオンに切替えたときのＳＷ１に並列接続されたＪＢＳにおけるＰＮダイオードの様子を示している。
【００２８】
図３に示すモデルにおいて、ＳＷ１がオンされている状態からオフへ、これと同時にＳＷ２をオフされている状態からオンへ、それぞれ切替えるとする。この場合、ＳＷ１、ＳＷ２もしくはこれらに並列接続されたＪＢＳの両端間の電圧および電流は、図４中の期間ｔ１および期間ｔ２のように変化する。なお、図４に示した電圧、電流の極性については、図３中に示したようにＳＷ１、ＳＷ２の中間位置をプラスとしている。
【００２９】
ＳＷ２がオンになると、ＳＷ２を構成するＭＯＳＦＥＴに徐々に電流が流れ込むことになり、電流が徐々に増加していく。
【００３０】
一方、ＳＷ１については、オン中には電流が流れ、ＳＷ１の電圧はＳＷ１のオン抵抗に応じた電圧降下分の低い電圧値となる。この領域は図３中に示したように順方向損失が生じる領域となる。そして、ＳＷ１がオンからオフに切り替わると、ＳＷ１に並列接続されたＪＢＳのＰＮダイオードで逆回復が発生する。
【００３１】
具体的には、順バイアスで定常に通電していた状態においては、図５（ａ）に示すように、負極からＮ型半導体となるｎ-型エピタキシャル層２に電子が供給され、正極からはＰ型半導体となるｐ型層１１にホールが供給された状態となっている。さらに、電源２０からのバイアスによる電界によって電子とホールが移動し、ｎ-型エピタキシャル層２およびｐ型層１１にキャリアが満たされている状態になっている。この状態からＳＷ１がオフに切替えられることで逆バイアスが与えられるため、図５（ｂ）に示すように、各キャリアが順バイアス時に移動していた方向とは反対方向に逆流させられる。このため、図４の期間ｔ２、つまりＳＷ１においてはターンオフ期間中にＰＮダイオードに逆方向の電流が流れることになり、大きなサージとなってＳＷ１の電圧が逆方向に突出した形になる。この領域においてリカバリ損失が生じる。
【００３２】
この後、負極や正極からのキャリアの供給がなく、また、ホールが負極へ引き寄せられ、電子が正極に引き寄せられるため、図５（ｃ）に示すように、ＰＮ接合部近傍にキャリア濃度が低くなって空乏化した空乏層が形成されていく。そして、キャリアの逆流が収まると、図５（ｄ）に示すように、ＰＮ接合部近傍に形成された空乏層により、ダイオードが通電しない状態になる。
【００３３】
そして、この逆回復時間中に、ＳＷ２を構成するＭＯＳＦＥＴに突入電流が流れる。これがターンオン損失となる。また、電圧はＳＷ２のオン抵抗に応じた電圧降下分の低い電圧値となり、ＳＷ２がオンした後にはオン定常損失が発生するだけとなる。
【００３４】
このような動作を行うに際し、ＳＷ１に並列接続されたＳｉＣ半導体装置のＰＮダイオードに、逆回復時のリカバリ電流の変化量ｄｉｒ／ｄｔ、すなわちリカバリ電流がピークに達してから０になるまでの変化勾配が急峻な程、大きなサージが発生する。このため、変化量ｄｉｒ／ｄｔを小さくすることがサージの抑制に重要である。
【００３５】
これに対して、本実施形態の場合、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにしている。すなわち、ｐ型層１１とショットキー電極４とが高いコンタクト抵抗で接続されるようにしている。このようにすることで、ｐ型層１１からのホールの注入が抑制され、順方向動作が抑制される。そして、ホールの注入が少ないために、リカバリ動作が少なくなり、リカバリ電流の立ち上がりを緩やかにできる。したがって、リカバリ電流の変化量ｄｉｒ／ｄｔを小さくでき、逆回復時のサージの発生が抑制されるという効果１が得られる。
【００３６】
ここで、ホールの注入量については、基本的にはＳＢＤ１０のオン抵抗Ｒｏｎ（ＳＢＤ）とＰＮダイオードのオン抵抗Ｒｏｎ（ＰＮＤ）とによって決まる。シミュレーションでは、少なくともＲｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たす範囲内において、良好に効果１が得られるという結果が得られている。このため、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすように、ショットキー電極４とｐ型層１１とのコンタクトを設定している。
【００３７】
具体的には、ショットキー電極４とｐ型層１１とのコンタクト抵抗が大きいほど、ＰＮダイオードのオン抵抗Ｒｏｎ（ＰＮＤ）は大きくなる。また、ショットキー電極４とｐ型層１１との接触面積が小さいほど、ＰＮダイオードのオン抵抗Ｒｏｎ（ＰＮＤ）は大きくなる。これらに基づいて、上記関係を満たすように、例えばｐ型層１１の接触面積が大きいほどホール注入をより抑えられるようにコンタクト抵抗を大きくしている。
【００３８】
なお、ＪＢＳを備えたＳｉＣ半導体装置では、ＪＢＳに順方向電流が流れるときの電圧［Ｖ］に対する電流［Ａ］の波形が図６に示される波形となる。この波形の傾きがＳＢＤ１０については１／Ｒｏｎ（ＳＢＤ）となり、ＰＮダイオードについては１／Ｒｏｎ（ＰＮＤ）となる。このため、順方向電流が流れるときの特性に基づいて、各オン抵抗Ｒｏｎ（ＳＢＤ）、Ｒｏｎ（ＰＮＤ）を求めることができる。
【００３９】
次に、効果２が得られる理由について、図７を参照して説明する。
【００４０】
上記したように、ｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態にならないようにされている。ｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態になっている場合、図７（ａ）に示すように、逆バイアス時に広がった空乏層が戻らずに、広範囲に空乏層が残ったままの状態になる。このため、空乏層によって電流通路が狭められ、ＳＢＤ１０のオン抵抗Ｒｏｎ（ＳＢＤ）を増加させることになる。
【００４１】
これに対して、本実施形態のようにｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態になっている場合、図７（ｂ）に示すように、逆バイアス時に広がった空乏層が戻って縮小される。このため、空乏層によって電流通路が狭められる範囲が少なくなり、ＳＢＤ１０のオン抵抗Ｒｏｎ（ＳＢＤ）の増加が抑えられ、オン抵抗の悪化が抑制されるという効果２が得られる。
【００４２】
以上説明したように、本実施形態のＪＢＳを有するＳｉＣ半導体装置では、Ｒｏｎ（ＳＢＤ）×１０5＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにしていることから、リカバリ電流の立ち上がりを緩やかにでき、リカバリ電流の変化量ｄｉｒ／ｄｔを小さくできる。このため、逆回復時のサージの発生が抑制されるという効果１を得ることができる。また、ｐ型層１１の表面とショットキー電極４とのコンタクトが絶縁状態にならないようにされているため、逆バイアス時に広がった空乏層が戻って縮小されるようにでき、オン抵抗の悪化が抑制されるという効果２を得ることができる。
【００４３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４４】
例えば、上記実施形態で説明したｐ型層１１のレイアウトについては任意であり、他のレイアウト、例えばセル部の中心位置に円形状のｐ型層１１を配置し、さらにそれを中心として複数本のｐ型層１１を同心円状に配置した構造等であっても良い。
【００４５】
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とする場合について説明したが、各導電型が逆となる関係のＳｉＣ半導体装置としても構わない。
【００４６】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００４７】
１    ｎ+型基板
２    ｎ-型エピタキシャル層
４    ショットキー電極
５    オーミック電極
８    表面電極構造
１０  ＳＢＤ
１１  ｐ型層
【図１】
2018181917.tif 000003
【図２】
2018181917.tif 000004
【図３】
2018181917.tif 000005
【図４】
2018181917.tif 000006
【図５（ａ）】
2018181917.tif 000007
【図５（ｂ）】
2018181917.tif 000008
【図５（ｃ）】
2018181917.tif 000009
【図５（ｄ）】
2018181917.tif 000010
【図６】
2018181917.tif 000011
【図７（ａ）】
2018181917.tif 000012
【図７（ｂ）】
2018181917.tif 000013