(57)【要約】      （修正有）【課題】Ｑ値を高くしつつ、位相雑音を低減させることができる集積回路に形成された発振器を提供する。【解決手段】発振器の共振回路部２は、複数の配線層が積層された集積回路に設けられ、複数の配線層の少なくとも１つに形成されたグランド面２１と、グランド面が形成された配線層とは異なる配線層のいずれかに形成された伝送線路２６とを有している。グランド面は、所定の形状に切り欠かれた第１スロット２１１と、第１スロットよりも狭い間隔で線状に切り欠かれ、第１スロットに接続された第２スロット２１２とを備えている。伝送線路は、負性抵抗素子に接続されるとともに、誘電体層２０２を挟んで第２スロットと交差するように配置され、グランド面の配置によって生じるインダクタンス及びキャパシタンスに結合されている。【選択図】図２
2018198370.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層が積層された集積回路に設けられた発振器であって、
前記複数の配線層の少なくとも１つに形成されたグランド面と、
前記グランド面が形成された配線層とは異なる配線層のいずれかに形成された伝送線路と
を有し、
前記グランド面は、
所定の形状に切り欠かれた第１スロットと、
前記第１スロットよりも狭い間隔で線状に切り欠かれ、前記第１スロットに接続された第２スロットと
を備え、
前記伝送線路は、
負性抵抗素子に接続されるとともに、誘電体層を挟んで前記第２スロットと交差するように配置され、前記グランド面の配置によって生じるインダクタンス及びキャパシタンスに結合されること
を特徴とする発振器。
【請求項２】
請求項１に記載の発振器において、
前記複数の配線層のいずれか２つにより形成されたキャパシタ
をさらに有し、
前記キャパシタは、
前記第２スロットを挟んで対向する前記グランド面の２つの対向領域に対し、当該キャパシタを形成する前記２つの配線層のいずれかがそれぞれ接続されていること
を特徴とする発振器。
【請求項３】
請求項１又は請求項２に記載の発振器において、
前記グランド面は、
前記第１スロットの周囲を取り囲む周囲領域が、当該グランド面とは異なる配線層に接続されていること
を特徴とする発振器。
【請求項４】
請求項１から請求項３のいずれか１項に記載の発振器において、
前記グランド面よりも下層に１つ以上のＰＮ接合により形成されたＰＮ接合領域が散在させられていること
を特徴とする発振器。
【請求項５】
請求項４に記載の発振器において、
前記ＰＮ接合領域は、
複数のＰＮ接合が階層化されたＤｅｅｐ  ｗｅｌｌであること
を特徴とする発振器。
【請求項６】
請求項１から請求項５のいずれか１項に記載の発振器において、
前記第１スロットは、
円形、方形、又は多角形のいずれかに切り欠かれていること
を特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器に関する。
【背景技術】
【０００２】
近年、無線通信システムの高速化に伴い、無線変調信号の多値化が進み、高周波信号を高精度に得るための回路が用いられている。ＣＭＯＳ集積回路技術は、デジタル信号処理回路と高周波回路の混載に適しており、無線ＬＡＮシステム向けを中心として開発が進み、急速に普及している。
【０００３】
例えば、共振回路が不要であり、回路面積を小型にできるＣＭＯＳのリング型発振器の技術が提案されている（例えば非特許文献１参照）。
【０００４】
また、ロスの少ない上層配線をスパイラルインダクタとし、ＭＩＭ（Metal  Insulator  Metal）キャパシタとＬＣ共振回路を構成した回路や、上層配線をトランスフォーマーとし、可変容量素子（バラクタ）とＬＣ共振回路を有する技術が提案されている（例えば非特許文献２，３参照）。
【０００５】
また、プリント基板を用いた共振回路部の受動回路として、グランド面にスロットを形成したＤｅｆｅｃｔｅｄ  Ｇｒｏｕｎｄ  Ｓｔｒｕｃｔｕｒｅｓ（ＤＧＳ）を伝送線路と結合させてフィルタやアンテナとして用いる技術が提案されている（例えば非特許文献４参照）。
【０００６】
また、スパイラルインダクタのＱファクタの周波数特性を平坦にするためにスパイラルインダクタとＤＧＳを組み合わせる技術が提案されている（例えば非特許文献５参照）。
【０００７】
また、共振回路部とトランジスタのドレイン電圧用インダクタを併用させることにより、回路の小型化を実現する技術が提案されている（例えば非特許文献６参照）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】橋村亮介、外５名、「負性抵抗を利用した低位相雑音、広周波数可変範囲をもつ4位相出力15ビットディジタル制御リング型発振器の開発」、電子情報通信学会論文誌  A  Vol.J96-A、Vo.6、pp.370-376、June、2013.
【非特許文献２】Meng-Ting  Hsu,  Po-Hung  Chen、“5GHz  Low  Power  CMOS  LC  VCO  for  IEEE  802.11a  Application”、  Proceedings  of  the  Asia-Pacific  Microwave  Conference  2011.  Pp263-266,  2011.
【非特許文献３】J.  Yang,  C.-Y.  Kim,  D.-W.  Kim,  and  S.  Hong,  “Design  of  a  24-GHz  CMOS  VCO  with  an  asymmetric-width  transformer,”  IEEE  Trans.  Circuits  Syst.  II:  Express  Briefs,  vol.  57,  no.  3,  pp.  173-177,  Mar.  2010,  doi:  10.1109/TCSII.2010.2043381.
【非特許文献４】Ding-Bing  Lin,  et.al,  “A  Wideband  Common-mode  Suppression  Filter  Using  Enhanced  Coupled  Defected  Ground  Structure,”  2016  IEEE  International  Symposium  on    Electromagnetic  Compatibility  (EMC),pp.791-796,  2016.
【非特許文献５】Yu  Ye,  Jian-Zhong  Gu,  Rong  Qian  and  Xiao-Wei  Sun,  “Frequency  Response  Enhancement  of  Spiral  Inductor’s  Q-Factor  by  Adopting  Defected  Ground  Structure  in  Standard  CMOS  Process,”  pp.539-542,  Proc.  of  2012  IEEE  Radio  Frequency  Integrated  Circuits  Symposium,  2012.
【非特許文献６】山口、岡田、松澤「60GHz帯ダイレクトコンバージョン無線機の直交局部発振器」2012年03月_IEICE総合大会、エレクトロニクス(2),  p152
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＣＭＯＳなどの集積回路上のＬＣ共振型発振器においては、インダクタの配線金属の抵抗成分の損失等により、共振器のＱ値を高めることが難しかった。また、インダクタのＱ値を高めようとすると、インダクタの面積が大きくなるという課題があった。また、トランジスタなどで構成される負性抵抗素子の負荷抵抗としてＬＣ共振回路部を用いる場合、インダクタの抵抗成分による直流電圧の降下が生じ、トランジスタにかかる電圧が低下するという課題があった。
【００１０】
本発明は、Ｑ値を高くしつつ、位相雑音を低減させることができる集積回路上の発振器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様にかかる発振器は、複数の配線層が積層された集積回路に設けられた発振器であって、前記複数の配線層の少なくとも１つに形成されたグランド面と、前記グランド面が形成された配線層とは異なる配線層のいずれかに形成された伝送線路とを有し、前記グランド面は、所定の形状に切り欠かれた第１スロットと、前記第１スロットよりも狭い間隔で線状に切り欠かれ、前記第１スロットに接続された第２スロットとを備え、前記伝送線路は、負性抵抗素子に接続されるとともに、誘電体層を挟んで前記第２スロットと交差するように配置され、前記グランド面の配置によって生じるインダクタンス及びキャパシタンスに結合されることを特徴とする。
【００１２】
また、本発明の一態様にかかる発振器は、前記複数の配線層のいずれか２つにより形成されたキャパシタをさらに有し、前記キャパシタは、前記第２スロットを挟んで対向する前記グランド面の２つの対向領域に対し、当該キャパシタを形成する前記２つの配線層のいずれかがそれぞれ接続されていてもよい。
【００１３】
また、本発明の一態様にかかる発振器において、前記グランド面は、前記第１スロットの周囲を取り囲む周囲領域が、当該グランド面とは異なる配線層に接続されていてもよい。
【００１４】
また、本発明の一態様にかかる発振器は、前記グランド面よりも下層に１つ以上のＰＮ接合により形成されたＰＮ接合領域が散在させられていてもよい。
【００１５】
また、本発明の一態様にかかる発振器において、前記ＰＮ接合領域は、複数のＰＮ接合が階層化されたＤｅｅｐ  ｗｅｌｌであってもよい。
【００１６】
また、本発明の一態様にかかる発振器において、前記第１スロットは、円形、方形、又は多角形のいずれかに切り欠かれていてもよい。
【発明の効果】
【００１７】
本発明は、Ｑ値を高くしつつ、位相雑音を低減させることができる。
【図面の簡単な説明】
【００１８】
【図１】一実施形態にかかる発振器の構成例を示すブロック図である。
【図２】（ａ）は、共振回路部を構成する集積回路の断面の概要を模式的に示す図である。（ｂ）は、共振回路部が有するグランド面及び伝送線路を上方から見た図である。
【図３】共振回路部の等価回路を示す図である。
【図４】共振回路部を構成する第１配線層及び第６配線層の変形例を示す図である。
【図５】（ａ）は、共振回路部を構成する集積回路の断面の概要を模式的に示す図である。（ｂ）は、共振回路部が有するグランド面、キャパシタ及び伝送線路を上方から見た図である。
【図６】共振回路部が有するグランド面、キャパシタ及び伝送線路の配置例を示す斜視図である。
【図７】共振回路部の等価回路を示す図である。
【図８】共振回路部を５ＧＨｚにおいて共振させた場合の信号の通過特性を示すグラフである。
【図９】共振回路部を構成する第１配線層、第６配線層及びキャパシタの変形例を示す図である。
【図１０】（ａ）は、比較例の共振回路部が有するグランド面、伝送線路、スパイラルインダクタ、及びキャパシタを上方から見た図である。（ｂ）は、比較例の共振回路部を構成する集積回路の断面の概要を模式的に示す図である。
【図１１】一実施形態にかかる共振回路部と、比較例の共振器とのＱ値の比較シミュレーション結果を示すグラフである。
【図１２】（ａ）は、Ｑ値を高めた共振回路部の変形例が有するグランド面、伝送線路、グランド領域及びキャパシタを上方から見た図である。（ｂ）は、Ｑ値を高めた共振回路部の変形例を構成する集積回路の断面の概要を模式的に示す図である。
【図１３】Ｑ値を高めた共振回路部の他の変形例を構成する集積回路の断面の概要を模式的に示す図である。
【図１４】ＰＮ接合領域がある場合、ＰＮ接合領域が無い場合、及びＳｉ基板の無い理想値のインダクタのＱ値の比較シミュレーション結果を示すグラフである。
【図１５】（ａ）は、一実施形態にかかる発振器のＣＭＯＳ集積回路構成例を示す図である。（ｂ）は、比較例の発振器のＣＭＯＳ集積回路構成例を示す図である。
【図１６】共振回路部を備えた発振器の位相雑音のシミュレーション結果を例示するグラフである。
【発明を実施するための形態】
【００１９】
以下に、図面を用いて発振器の一実施形態を説明する。図１は、一実施形態にかかる発振器１の構成例を示す。図１に示した、発振器１は、例えば複数の金属配線層が積層されたＣＭＯＳ集積回路、又はＧａＡｓを基板とした化合物半導体トランジスタを用いたモノリシックマイクロ波集積回路（Monolithic  Microwave  Integrated  Circuit：ＭＭＩＣ）などに設けられ、共振回路部２と、負性抵抗部３とを有する。
【００２０】
共振回路部２は、例えば６層配線の集積回路上に形成されたＤＧＳを有するマイクロストリップライン共振器（ＤＧＳ共振器）である。共振回路部２の動作については、図２，５等で説明する。負性抵抗部３は、例えば１つ以上の交差結合（クロスカップル）されたトランジスタペアなどを有する。共振回路部２及び負性抵抗部３は、並列に接続されて帰還するループから発振信号を出力動作してもよいし、それぞれの一端がグランドに接続されてもよい。
【００２１】
図２は、共振回路部２の一例を示す。図２（ａ）は、共振回路部２が設けられた集積回路の断面の一例を模式的に示す。図２（ｂ）は、共振回路部２が有するグランド面２１及び伝送線路２６を上方から投影したものを示す。なお、図２に示した共振回路部２は、実際には６層の配線層からなるものであるが、模式図においては、実施形態にかかる発振器に関連していない配線層、トランジスタ等は記載しないこととする。
【００２２】
共振回路部２は、例えばＳｉ基板（半導体層）２００に積層される６層配線の第１配線層（最下層）に形成されたグランド面２１と、第６配線層（最上層）に形成された伝送線路２６とが、層間絶縁膜（誘電体層）２０２を挟むように配置されることにより構成されている。
【００２３】
グランド面２１は、第１配線層に形成されることに限定されず、他の配線層に形成されてもよいし、複数の配線層に形成されてもよい。グランド面２１は、例えば円形に切り欠かれた空隙であるスロット２１１と、スロット２１１よりも狭い間隔で線状に切り欠かれ、スロット２１１に接続された狭スロット２１２とが設けられている。狭スロット２１２は、方形又は多角形の予め定められた所定の形状に切り欠かれていてもよい。なお、スロット２１１は第１スロットの一例であり、狭スロット２１２は第２スロットの一例である。
【００２４】
伝送線路２６は、負性抵抗部３（図１参照）に接続されるとともに、層間絶縁膜２０２を挟んで狭スロット２１２と交差するように配置されている。なお、伝送線路２６は、第６配線層（最上層）に形成されることに限定されず、グランド面２１よりも下層の配線層に形成されてもよい。
【００２５】
スロット２１１は、共振回路部２のインダクタンスに主に寄与する。狭スロット２１２は、共振回路部２のキャパシタンスに寄与する。また、グランド面２１のうち、狭スロット２１２を挟んで対向する２つの対向領域２１３ａ，２１３ｂは、それぞれ層間絶縁膜２０２を挟んで伝送線路２６に対向することにより、キャパシタンスの生成に寄与する。
【００２６】
図３は、共振回路部２の等価回路を示す。図３に示すように、共振回路部２は、磁界結合するインダクタンスＬ１、抵抗Ｒ１、及び静電結合するキャパシタンスＣ１を有する共振回路となっている。このように、共振回路部２は、スロット２１１及び狭スロット２１２を有するグランド面２１と、伝送線路２６とがＶＩＡを介さずに電磁界結合したＤＧＳ共振器となっている。なお、伝送線路２６と、スロット２１１及び狭スロット２１２との物理的な距離が近づくと、より結合度が高められる。ＤＧＳ共振器は、直流電流の等価回路としてはインダクタンス及びキャパシタンスを負性抵抗部３に対して分離することができ、負性抵抗部３の直流電圧を低下させない。
【００２７】
図４は、共振回路部２を構成する第１配線層及び第６配線層の変形例を示す。以下、実質的に同じ構成部分には、同一の符号が付してある。図４において、共振回路部２は、第１配線層にグランド面２１ａが設けられ、第６配線層に伝送線路２６が設けられてもよい。また、グランド面２１ａ及び伝送線路２６は、それぞれ他の配線層に設けられてもよい。グランド面２１ａは、予め定められた形状である方形（又は多角形）に切り欠かれたスロット（空隙）２１１ａと、スロット２１１ａに接続された狭スロット２１２とが設けられている。
【００２８】
図５は、共振回路部２の別例を示す。図５（ａ）は、共振回路部２ａが設けられた集積回路の断面の一例を模式的に示す。図５（ｂ）は、共振回路部２ａが有するグランド面２１ａ、キャパシタ４及び伝送線路２６を上方から投影したものを示す。図６は、共振回路部２ａが有するグランド面２１ａ、キャパシタ４及び伝送線路２６の配置例を示す斜視図である。
【００２９】
図５（ａ），（ｂ）及び図６に示すように、共振回路部２ａは、例えばＳｉ基板２００に積層される６層配線の第１配線層（最下層）に形成されたグランド面２１ａと、第６配線層（最上層）に形成された伝送線路２６とが、層間絶縁膜（誘電体層）２０２を挟むように配置されている。また、共振回路部２ａは、例えば第３配線層２３及び第４配線層２４が誘電体層４３を挟んで構成したＭＩＭキャパシタであるキャパシタ４を有する。
【００３０】
誘電体層４３は、層間絶縁膜２０２よりも誘電率が大きくされており、キャパシタ４のサイズを大きくさせることなく、容易に容量値を１ｐＦ程度にさせることを可能にしている。キャパシタ４は、第４配線層２４がＶＩＡ４１を介してグランド面２１ａの対向領域２１３ａに接続され、第３配線層２３がＶＩＡ４２を介してグランド面２１ａの対向領域２１３ｂに接続されている。
【００３１】
図７は、共振回路部２ａの等価回路を示す。図７に示すように、共振回路部２ａは、磁界結合するインダクタンスＬ１、抵抗Ｒ１、並びに静電結合するキャパシタンスＣ１，Ｃ２を有する共振回路となっている。ここで、キャパシタンスＣ２は、上述したキャパシタ４によって構成されている。
【００３２】
このように、共振回路部２ａは、ＤＧＳのサイズを大きくしたり、負性抵抗部３側にバラクタを追加したり、負性抵抗部３のトランジスタのゲート幅を大きくすることなく、上述した共振回路部２よりも大きな容量を備えることができる。すなわち、共振回路部２ａは、面積が大きくなること、及び電流値が増えることを防止されつつ、容量値を大きくされており、ＧＨｚ周波数帯域に適している。
【００３３】
図８は、共振回路部２ａを５ＧＨｚにおいて共振させた場合の信号の通過特性を示すグラフである。ここでは、共振回路部２ａは、インダクタンスが１ｎＨ、キャパシタンスが１ｐＦ、抵抗値が１Ωとされている。図８に示したように、共振回路部２ａは、５ＧＨｚにおいて鋭く共振し、通過特性を−２０ｄＢ以下にすることができる。
【００３４】
図９は、共振回路部２ａを構成する第１配線層、第６配線層及びキャパシタ４の変形例を示す。図９に示すように、共振回路部２ａは、例えば第１配線層にスロット２１１及び狭スロット２１２を有するグランド面２１が形成され、第６配線層に伝送線路２６が形成されてもよい。また、キャパシタ４は、例えば第３配線層２３（図５参照）及び第４配線層２４により構成されてもよい。また、キャパシタ４は、第３配線層２３及び第４配線層２４により構成されることに限定されず、両端が対向領域２１３ａ，２１３ｂにそれぞれ接続されれば、配置が変えられてもよい。
【００３５】
次に、共振回路部の比較例について説明する。図１０（ａ）は、比較例の共振回路部が有するグランド面２１ｂ、伝送線路２６ａ、スパイラルインダクタ２６ｂ、及びキャパシタ４を上方から投影したものを示す。図１０（ｂ）は、比較例の共振回路部を構成する集積回路の断面の概要を模式的に示す。
【００３６】
比較例の共振回路部は、例えばＳｉ基板２００に積層される６層配線の第１配線層（最下層）にグランド面２１ｂが形成され、第６配線層（最上層）に伝送線路２６ａ及びスパイラルインダクタ２６ｂが形成されている。スパイラルインダクタ２６ｂは、第５配線層に図示しないＶＩＡを介して接続されることによって同一配線層での交差が回避され、伝送線路２６ａと一体に形成されている。よって、第６配線層は、高周波特性だけでなく、直流電流の特性も設計時に配慮される必要がある。
【００３７】
キャパシタ４は、第３配線層２３及び第４配線層２４により構成されている。ここでは、キャパシタ４は、第４配線層２４が図示しないＶＩＡを介してスパイラルインダクタ２６ｂに接続され、第３配線層２３が図示しないＶＩＡを介してスパイラルインダクタ２６ｂに接続されることにより、スパイラルインダクタ２６ｂに対して並列に設けられている。
【００３８】
図１１は、図５に示した共振回路部２ａと、２つの比較例の共振器とのＱ値の比較シミュレーション結果を示すグラフである。図１１において、Ａは共振回路部２ａのＱ値を示し、Ｂは比較例としてのＨ型ＤＧＳ共振器のＱ値を示し、Ｃは比較例としてのコイル状に形成された配線によるインダクタを用いたＱ値を示している。また、図１１において、Ｄは共振回路部２ａのインダクタンスを示し、Ｅは比較例としてのＨ型ＤＧＳ共振器のインダクタンスを示している。
【００３９】
図１１に示すように、共振回路部２ａは、比較例としてのＨ型ＤＧＳ共振器に比べて、インダクタンスの値が約２倍となっている。そして、共振回路部２ａは、図１１に示したように、高いＱ値を実現することができる。
【００４０】
比較例としてのＨ型ＤＧＳ共振器は、スロットが２つ用いられているため、面積が約２倍になってしまうという課題があったが、共振回路部２ａは小型化が可能である。例えば、共振回路部２ａは、比較例としてのコイル状に形成された配線によるインダクタを用いた場合よりも、発振器１の面積を約１／５程度にすることが見込まれている。
【００４１】
従来は、ＤＧＳ共振器ではより高いＱ値が得られることが期待できたが、一般的に容量値を大きくすることが難しく、ＧＨｚ帯域にＱ値のピークを持たせることが困難であった。これに対して、例えば共振回路部２ａは、ＶＩＡを介してグランド面２１ａの対向領域２１３ａ，２１３ｂに接続されたキャパシタ４を有しているので、Ｑ値のピークを低い周波数側へシフトさせることができる。
【００４２】
次に、共振回路部２ａのＱ値を高めて損失を低減した変形例について説明する。図１２（ａ）は、Ｑ値を高めた共振回路部２ａの変形例が有するグランド面２１ａ、伝送線路２６、グランド領域２６ｃ及びキャパシタ４を上方から投影したものを示す。図１２（ｂ）は、Ｑ値を高めた共振回路部２ａの変形例を構成する集積回路の断面の概要を模式的に示す。
【００４３】
図１２（ａ），（ｂ）に示すように、共振回路部２ａの変形例は、例えばＳｉ基板２００に積層される６層配線の第１配線層（最下層）に形成されたグランド面２１ａと、第６配線層（最上層）に形成された伝送線路２６とが、層間絶縁膜（誘電体層）２０２を挟むように配置されている。また、共振回路部２ａは、例えば第３配線層２３及び第４配線層２４が構成したキャパシタ４を有する。キャパシタ４は、第４配線層２４がＶＩＡ４１を介してグランド面２１ａの対向領域２１３ａに接続され、第３配線層２３がＶＩＡ４２を介してグランド面２１ａの対向領域２１３ｂに接続されている。さらに、第６配線層には、グランドに接続されるグランド領域２６ｃが形成されている。
【００４４】
グランド面２１ａは、スロット２１１ａの周囲を取り囲む周囲領域２１４が、ＶＩＡ５１を介して第２配線層２２、第３配線層２３、第４配線層２４、第５配線層２５、及びグランド領域２６ｃに接続されている。ここで、ＶＩＡ５１を介して接続されている周囲領域２１４、第２配線層２２、第３配線層２３、第４配線層２４、第５配線層２５、及びグランド領域２６ｃは、例えばそれぞれ同じ形状にされて積層方向に重ねられており、１つのグランドリングを構成している。電磁界シミュレーション等からの推定によると、スロット２１１ａを取り囲む配線部分（金属部分）の高周波電流値が高くなっている。したがって、上述したグランドリングが構成されることにより、抵抗値が下げられて、共振回路部２ａのＱ値が高められる。
【００４５】
また、伝送線路２６の下層に位置する第２配線層２２、第３配線層２３、第４配線層２４、第５配線層２５は、ＶＩＡ５２を介して対向領域２１３ａ（又は対向領域２１３ｂ）に接続されている。したがって、狭スロット２１２の周辺も抵抗値が下げられて、損失が低減されている。
【００４６】
図１３は、Ｑ値を高めた共振回路部２ａの他の変形例を構成する集積回路の断面の概要を模式的に示す。図１３に示すように、共振回路部２ａの他の変形例は、例えばＳｉ基板２００に積層される６層配線の第１配線層（最下層）に形成されたグランド面２１ａと、第６配線層（最上層）に形成された伝送線路２６とが、層間絶縁膜（誘電体層）２０２を挟むように配置されている。また、共振回路部２ａは、例えば第３配線層２３及び第４配線層２４が構成したキャパシタ４を有する。キャパシタ４は、第４配線層２４がＶＩＡ４１を介してグランド面２１ａの対向領域２１３ａに接続され、第３配線層２３がＶＩＡ４２を介してグランド面２１ａの対向領域２１３ｂに接続されている。さらに、第６配線層には、グランドに接続されるグランド領域２６ｃが形成されている。
【００４７】
グランド面２１ａは、スロット２１１ａの周囲を取り囲む周囲領域２１４が、ＶＩＡ５１を介して第２配線層２２、第３配線層２３、第４配線層２４、及びグランド領域２６ｃに接続されている。
【００４８】
また、共振回路部２ａの他の変形例は、スロット２１１ａの下層に１つ以上のＰＮ接合により形成されたＰＮ接合領域２０４が散在させられている。例えば、ＰＮ接合領域２０４は、複数のＰＮ接合が階層化されたＤｅｅｐ  ｗｅｌｌである。
【００４９】
一般的に、Ｓｉ基板２００などは、半導体層の誘電正接が大きく、信号電力が減衰してしまう。共振回路部２ａは、ＰＮ接合領域２０４が設けられていることにより、誘電正接が下がることが期待される。特に、ＰＮ接合領域２０４がアレー状に多数並べられると、損失の少ない薄い膜が等価的に形成されることとなる。よって、Ｓｉ基板２００へ散逸するエネルギーを下げることができ、共振回路部２ａのＱ値を高めることができる。
【００５０】
図１４は、ＰＮ接合領域２０４がある場合、ＰＮ接合領域２０４が無い場合（Ｓｉ基板２００のみ）、及びＳｉ基板２００の無い理想値のインダクタのＱ値の比較シミュレーション結果を示すグラフである。図１４において、ＡはＰＮ接合領域２０４がある場合のＱ値を示し、ＢはＰＮ接合領域２０４が無い場合のＱ値を示し、ＣはＳｉ基板２００の無い理想値のＱ値を示している。ここでは、ＰＮ接合領域２０４は、層の厚みが２０μｍとなっている。ＰＮ接合領域２０４は、特に高い周波数帯域でＱ値を向上させる効果が高い。
【００５１】
次に、発振器１の具体的な回路構成例について説明する。図１５（ａ）は、図１に示した一実施形態にかかる発振器１のＣＭＯＳ集積回路構成例（発振器１ａ）を示す。図１５（ｂ）は、比較例の発振器のＣＭＯＳ集積回路構成例（発振器１ｂ）を示す。
【００５２】
図１５（ａ）に示した発振器１ａは、共振回路部（ＤＧＳ共振回路）２ａと、ＮＭＯＳのクロスカップルされたトランジスタペアＭ１，Ｍ２と、ＰＭＯＳのクロスカップルされたトランジスタペアＭ３，Ｍ４とを有する。トランジスタペアＭ１，Ｍ２及びトランジスタペアＭ３，Ｍ４は、それぞれ共振回路部２ａに接続される負性抵抗部３として機能する。
【００５３】
また、発振器１ａは、例えば２つの可変容量素子Ｖａｒが設けられており、共振周波数が調整可能にされている。トランジスタＭ５は、定電流回路として動作する。発振器１ａは、共振回路部２ａが抵抗値を下げることによって電圧降下を抑えるので、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方のターンオン電圧を確保することができる。
【００５４】
図１５（ｂ）に示した発振器１ｂは、発振器１ａに設けられている共振回路部２ａがインダクタＬに変えられた発振器である。
【００５５】
ＤＧＳ共振器は、集積回路に形成される場合、共振周波数が高めになる傾向がある。ＤＧＳ共振器は、低い周波数で発振信号を得るためには、上述したように可変容量素子Ｖａｒが並列に設けられてもよい。また、ＭＯＳトランジスタが容量又は可変容量素子（バラクタ）として用いられてもよい。また、ＤＧＳ共振器は、負性抵抗素子を構成するトランジスタのゲートサイズが大きくされることにより、並列共振器としての容量値が上げられ、発振周波数が低い周波数側へシフトさせられてもよい。
【００５６】
図１６は、共振回路部２ａを備えた発振器１の位相雑音のシミュレーション結果を例示するグラフである。図１６において、Ａは実配線長データを用いた発振器１のシミュレーション結果を示し、Ｂは実測値を示している。図１６に示したグラフからも分かるように、共振回路部２ａを備えた発振器１は、発振周波数から１ＭＨｚ離れた位相雑音が−１１６．４ｄＢｃ／Ｈｚとなり、低位相雑音を実現できる見込みである。
【００５７】
このように、本実施形態にかかる発振器１によれば、集積回路上でＱ値の高い共振回路部２を実現でき、かつ、小型で位相雑音を低減することができる。また、発振器１は、共振回路部２ａの直流成分の抵抗値を下げることにより、電圧降下を抑え、負性抵抗部３へ印加する電圧値を高めることができる。
【００５８】
以上述べた実施形態は、全て本発明の実施形態を例示的に示すものであって、限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。
【符号の説明】
【００５９】
１・・・発振器、２，２ａ，２ｂ・・・共振回路部、３・・・負性抵抗部、４・・・キャパシタ、２１，２１ａ，２１ｂ・・・グランド面、２２・・・第２配線層、２３・・・第３配線層、２４・・・第４配線層、２５・・・第５配線層、２６，２６ａ・・・伝送線路、２６ｂ・・・スパイラルインダクタ、２６ｃ・・・グランド領域、２１１，２１１ａ・・・スロット、２１２・・・狭スロット、２１３ａ，２１３ｂ・・・対向領域、２１４・・・周囲領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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