(57)【要約】【課題】別途の放電回路を要することなくシンク電流能力を得る。【解決手段】スイッチング制御回路１００は、出力電圧Ｖｏが目標値と一致するように出力スイッチ素子Ｍ１をオン／オフする帰還制御部１１０と、非同期整流素子Ｄ１に並列接続された同期整流素子Ｍ２をオン／オフする同期制御部１２０と、同期整流素子Ｍ２のオン期間中に流れる逆流電流Ｉｒｅｖが逆流検出レベルに達したか否かを検出する逆流検出部１３０と、を有する。同期制御部１２０は、その動作モードとして、同期モード（＝Ｍ２は常にオフ）と、同期モード（＝Ｍ２は、Ｍ１オフでオン、Ｉｒｅｖ＞逆流検出レベルでオフ）を備えている。同期制御部１２０が非同期モードから同期モードに切り替わったとき、逆流検出レベルが第１レベルから第２レベルまで徐々に変化する。【選択図】図１
2018023215.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング出力回路の出力電圧が目標値と一致するように前記スイッチング出力回路の出力スイッチ素子をオン／オフする帰還制御部と、
前記スイッチング出力回路の非同期整流素子に並列接続された同期整流素子をオン／オフする同期制御部と、
前記同期整流素子のオン期間中に流れる逆流電流が逆流検出レベルに達したか否かを検出する逆流検出部と、
を有し、
前記同期制御部は、その動作モードとして、前記同期整流素子を常にオフしておく非同期モードと、前記出力スイッチ素子がオフされたときに前記同期整流素子をオンするとともに前記逆流電流が前記逆流検出レベルに達したときに前記同期整流素子をオフする同期モードを備えており、
前記同期制御部が前記非同期モードから前記同期モードに切り替わったとき、前記逆流検出レベルが第１レベルから第２レベルまで徐々に変化する、
ことを特徴とするスイッチング制御回路。
【請求項２】
スイッチング出力回路の出力電圧が目標値と一致するように前記スイッチング出力回路の出力スイッチ素子及び同期整流素子を相補的にオン／オフする帰還制御部と、
前記同期整流素子のオン期間中に流れる逆流電流が逆流検出レベルに達したか否かを検出する逆流検出部と、
を有し、
前記帰還制御部は、前記逆流電流が前記逆流検出レベルに達したときに前記同期整流素子を強制的にオフする軽負荷モードを備えており、
前記帰還制御部が前記軽負荷モードから前記出力スイッチ素子及び前記同期整流素子を相補的にオン／オフするモードに切り替わったとき、前記逆流検出レベルが第１レベルから第２レベルまで徐々に変化する、
ことを特徴とするスイッチング制御回路。
【請求項３】
前記逆流検出レベルは、その引き上げ完了後、前記第２レベルから前記第１レベルまで徐々に引き下げられることを特徴とする請求項１または請求項２に記載のスイッチング制御回路。
【請求項４】
前記逆流検出レベルは、その引き上げ完了後、前記第２レベルから前記第１レベルまで速やかに引き下げられることを特徴とする請求項１または請求項２に記載のスイッチング制御回路。
【請求項５】
前記逆流検出部は、前記同期整流素子のオン期間中において、前記逆流電流を電流／電圧変換することにより得られるセンス電圧、若しくは、前記出力スイッチ素子と前記同期整流素子との接続ノードに現れるスイッチ電圧のいずれかと、所定の逆流検出電圧とを比較することにより、前記逆流電流が前記逆流検出レベルに達したか否かを検出することを特徴とする請求項１〜請求項４のいずれか一項に記載のスイッチング制御回路。
【請求項６】
前記逆流検出部は、
キャパシタと、
前記キャパシタを充電する充電部と、
前記キャパシタを放電する放電部と、
前記キャパシタの充電電圧からスロープ電流を生成する電圧／電流変換部と、
前記スロープ電流から前記逆流検出電圧を生成する電流／電圧変換部と、
前記センス電圧または前記スイッチ電圧と前記逆流検出電圧とを比較して逆流検出信号を生成するコンパレータと、
を含むことを特徴とする請求項５に記載のスイッチング制御回路。
【請求項７】
前記帰還制御部は、電圧モード制御、電流モード制御、または、ヒステリシス制御により、前記スイッチング出力回路の駆動制御を行うことを特徴とする請求項１〜請求項６のいずれか一項に記載のスイッチング制御回路。
【請求項８】
入力電圧から出力電圧を生成するスイッチング出力回路と、
前記スイッチング出力回路の駆動制御を行う請求項１〜請求項７のいずれか一項に記載のスイッチング制御回路と、
前記スイッチング制御回路に前記出力電圧の目標値を指示するロジック回路と、
を有することを特徴とするスイッチング電源装置。
【請求項９】
前記スイッチング出力回路は、昇圧型、降圧型、または、昇降圧型であることを特徴とする請求項８に記載のスイッチング電源装置。
【請求項１０】
請求項８または請求項９に記載のスイッチング電源装置と、
前記スイッチング電源装置から電力供給を受けて動作する負荷と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中に開示されている発明は、スイッチング制御回路、並びに、これを用いたスイッチング電源装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、様々なアプリケーションの電源手段として、非同期整流方式のスイッチング電源装置Ｘ（図１５では昇圧型を例示）が用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−０８０１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、非同期整流方式のスイッチング電源装置Ｘには、その回路構成上、シンク電流能力（＝出力キャパシタＣＸの電荷を主体的に引き抜く能力）がない。そのため、出力電圧Ｖｏを一定時間で漸減させるような場合には、別途の放電回路を設ける必要があり、放電回路動作時の出力リップル（図１６を参照）や発熱が背反となっていた。
【０００６】
なお、上記の課題は、非同期整流方式のスイッチング電源装置に限らず、軽負荷モード（＝軽負荷時の逆流電流を遮断して電流不連続モードで動作する機能）を備えた同期整流方式のスイッチング電源装置にも当てはまる。
【０００７】
本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、別途の放電回路を要することなくシンク電流能力を得ることのできるスイッチング制御回路、並びに、これを用いたスイッチング電源装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されているスイッチング制御回路は、スイッチング出力回路の出力電圧が目標値と一致するように前記スイッチング出力回路の出力スイッチ素子をオン／オフする帰還制御部と、前記スイッチング出力回路の非同期整流素子に並列接続された同期整流素子をオン／オフする同期制御部と、前記同期整流素子のオン期間中に流れる逆流電流が逆流検出レベルに達したか否かを検出する逆流検出部を有し、前記同期制御部は、その動作モードとして、前記同期整流素子を常にオフしておく非同期モードと、前記出力スイッチ素子がオフされたときに前記同期整流素子をオンするとともに前記逆流電流が前記逆流検出レベルに達したときに前記同期整流素子をオフする同期モードを備えており、前記同期制御部が前記非同期モードから前記同期モードに切り替わったとき、前記逆流検出レベルが第１レベルから第２レベルまで徐々に変化する構成（第１の構成）とされている。
【０００９】
また、本明細書中に開示されているスイッチング制御回路は、スイッチング出力回路の出力電圧が目標値と一致するように前記スイッチング出力回路の出力スイッチ素子及び同期整流素子を相補的にオン／オフする帰還制御部と、前記同期整流素子のオン期間中に流れる逆流電流が逆流検出レベルに達したか否かを検出する逆流検出部と、を有し、前記帰還制御部は、前記逆流電流が前記逆流検出レベルに達したときに前記同期整流素子を強制的にオフする軽負荷モードを備えており、前記帰還制御部が前記軽負荷モードから前記出力スイッチ素子及び前記同期整流素子を相補的にオン／オフするモードに切り替わったとき、前記逆流検出レベルが第１レベルから第２レベルまで徐々に変化する構成（第２の構成）とされている。
【００１０】
また、上記第１または第２の構成から成るスイッチング制御回路において、前記逆流検出レベルは、その引き上げ完了後、前記第２レベルから前記第１レベルまで徐々に引き下げられる構成（第３の構成）としてもよい。
【００１１】
また、上記第１または第２の構成から成るスイッチング制御回路において、前記逆流検出レベルは、その引き上げ完了後、前記第２レベルから前記第１レベルまで速やかに引き下げられる構成（第４の構成）にするとよい。
【００１２】
また、上記第１〜第４いずれかの構成から成るスイッチング制御回路において、前記逆流検出部は、前記同期整流素子のオン期間中において、前記逆流電流を電流／電圧変換することにより得られるセンス電圧、若しくは、前記出力スイッチ素子と前記同期整流素子との接続ノードに現れるスイッチ電圧のいずれかと、所定の逆流検出電圧とを比較することにより、前記逆流電流が前記逆流検出レベルに達したか否かを検出する構成（第５の構成）にするとよい。
【００１３】
また、上記第５の構成から成るスイッチング制御回路において、前記逆流検出部は、キャパシタと、前記キャパシタを充電する充電部と、前記キャパシタを放電する放電部と、前記キャパシタの充電電圧からスロープ電流を生成する電圧／電流変換部と、前記スロープ電流から前記逆流検出電圧を生成する電流／電圧変換部と、前記センス電圧または前記スイッチ電圧と前記逆流検出電圧とを比較して逆流検出信号を生成するコンパレータと、を含む構成（第６の構成）にするとよい。
【００１４】
また、上記第１〜第６いずれかの構成から成るスイッチング制御回路において、前記帰還制御部は、電圧モード制御、電流モード制御、または、ヒステリシス制御により、前記スイッチング出力回路の駆動制御を行う構成（第７の構成）にするとよい。
【００１５】
また、本明細書中に開示されているスイッチング電源装置は、入力電圧から出力電圧を生成するスイッチング出力回路と、前記スイッチング出力回路の駆動制御を行う上記第１〜第７いずれかの構成から成るスイッチング制御回路と、前記スイッチング制御回路に前記出力電圧の目標値を指示するロジック回路を有する構成（第８の構成）とされている。
【００１６】
なお、上記第８の構成から成るスイッチング電源装置では、前記スイッチング出力回路が昇圧型、降圧型、または、昇降圧型である構成（第９の構成）にするとよい。
【００１７】
また、本明細書中に開示されている電子機器は、上記第８または第９の構成から成るスイッチング電源装置と、前記スイッチング電源装置から電力供給を受けて動作する負荷とを有する構成（第１０の構成）とされている。
【発明の効果】
【００１８】
本明細書中に開示されている発明によれば、別途の放電回路を要することなくシンク電流能力を得ることのできるスイッチング制御回路、並びに、これを用いたスイッチング電源装置及び電子機器を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】スイッチング電源装置の一構成例を示す回路ブロック図
【図２】逆流検出レベルの第１変化パターンを示す模式図
【図３】ゲート信号とコイル電流の挙動を示すタイミングチャート（Ａ点）
【図４】ゲート信号とコイル電流の挙動を示すタイミングチャート（Ｂ点）
【図５】ゲート信号とコイル電流の挙動を示すタイミングチャート（Ｃ点）
【図６】提案手法における出力波形図
【図７】逆流検出レベルの第２変化パターンを示す模式図
【図８】逆流検出部の一構成例を示す回路ブロック図
【図９】逆流検出レベル切替信号と逆流検出電圧の挙動を示す模式図
【図１０】逆流検出動作の一例を示すタイミングチャート（Ｄ点）
【図１１】帰還制御部の一構成例を示す回路ブロック図
【図１２】スイッチング電源装置の第１変形例を示す回路ブロック図
【図１３】スイッチング電源装置の第２変形例を示す回路ブロック図
【図１４】スイッチング電源装置の第３変形例を示す回路ブロック図
【図１５】スイッチング電源装置の一従来例を示す回路ブロック図
【図１６】従来の出力波形図
【発明を実施するための形態】
【００２０】
＜スイッチング電源装置＞
図１は、スイッチング電源装置の一構成例を示す回路ブロック図である。本構成例のスイッチング電源装置１は、スイッチング制御回路１００と、スイッチング出力回路２００と、ロジック回路３００と、を有する。なお、スイッチング電源装置１は、その電力供給を受けて動作する負荷とともに、様々な電子機器に搭載することが可能である。
【００２１】
スイッチング制御回路１００は、ロジック回路３００の各種制御信号（本図では、基準電圧設定信号Ｓ１、モード切替信号Ｓ２、及び、逆流検出レベル切替信号Ｓ３）と、スイッチング出力回路２００の各種帰還信号（本図では、出力電圧Ｖｏとセンス電圧Ｖｃｓ）を受け付けており、スイッチング出力回路２００の駆動制御を行うためのゲート信号Ｇ１及びＧ２をそれぞれ生成する。なお、スイッチング制御回路１００は、いわゆる電源制御ＩＣとして半導体装置に集積化しておくとよい。
【００２２】
スイッチング出力回路２００は、入力電圧Ｖｉから出力電圧Ｖｏを生成して不図示の負荷（例えば、アナログ系電源電圧ＡＶＤＤとして、出力電圧Ｖｏの供給を受けるアナログ回路）に供給する昇圧型スイッチング出力段であり、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１（＝出力スイッチ素子に相当）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ２（＝同期整流素子に相当）と、ダイオードＤ１（＝非同期整流素子に相当）と、コイルＬ１と、出力キャパシタＣ１と、を含む。
【００２３】
コイルＬ１の第１端は、入力電圧Ｖｉの入力端に接続されている。コイルＬ１の第２端は、トランジスタＭ１及びＭ２それぞれのドレインとダイオードＤ１のアノードに接続されている。トランジスタＭ１のソース及びバックゲートは、接地端に接続されている。トランジスタＭ１のゲートには、ゲート信号Ｇ１が入力されている。トランジスタＭ２のソース及びバックゲートとダイオードＤ１のカソードは、出力電圧Ｖｏの出力端に接続されている。トランジスタＭ２のゲートには、ゲート信号Ｇ２が入力されている。出力キャパシタＣ１は、出力電圧Ｖｏの出力端と接地端との間に接続されている。
【００２４】
なお、トランジスタＭ１は、ゲート信号Ｇ１がハイレベルであるときにオンして、ゲート信号Ｇ１がローレベルであるときにオフする。一方、トランジスタＭ２は、ゲート信号Ｇ２がローレベルであるときにオンして、ゲート信号Ｇ２がハイレベルであるときにオフする。これらのトランジスタＭ１及びＭ２は、スイッチング制御回路１００と共に半導体装置に集積化してもよいし、ディスクリート部品として半導体装置に外付けしてもよい。
【００２５】
このように、本構成例のスイッチング出力回路２００は、その整流素子として、互いに並列接続されたダイオードＤ１とトランジスタＭ２を含んでおり、非同期モードと同期モード（詳細は後述）のいずれかで駆動制御される。
【００２６】
ロジック回路３００は、基準電圧設定信号Ｓ１、モード切替信号Ｓ２、及び、逆流検出レベル切替信号Ｓ３をそれぞれ生成して、スイッチング制御回路１００に出力する。基準電圧設定信号Ｓ１は、出力電圧Ｖｏの目標値（後述する基準電圧Ｖｒｅｆの電圧値がこれに相当）を設定するためのデジタル信号である。モード切替信号Ｓ２は、非同期モードと同期モード（詳細は後述）を切り替えるためのデジタル信号である。逆流検出レベル切替信号Ｓ３は、逆流検出レベル（詳細は後述）の切替タイミングまたは設定値を指示するためのデジタル信号である。
【００２７】
＜スイッチング制御回路＞
引き続き、図１を参照しながら、スイッチング制御回路１００の内部構成について詳述する。本構成例のスイッチング制御回路１００は、帰還制御部１１０と、同期制御部１２０と、逆流検出部１３０と、を含む。
【００２８】
帰還制御部１１０は、出力電圧Ｖｏが目標値と一致するようにゲート信号Ｇ１を生成してトランジスタＭ１をオン／オフする。より具体的に述べると、帰還制御部１１０は、出力電圧Ｖｏ（またはこれに応じた帰還電圧Ｖｆｂ）が基準電圧Ｖｒｅｆと一致するようにゲート信号Ｇ１を生成する。すなわち、基準電圧Ｖｒｅｆが高いほど出力電圧Ｖｏの目標値が高くなり、逆に、基準電圧Ｖｒｅｆが低いほど出力電圧Ｖｏの目標値が低くなる。なお、上記の基準電圧Ｖｒｅｆは、ロジック回路３００から入力される基準電圧設定信号Ｓ１に応じて、任意の電圧値に設定することが可能である。
【００２９】
同期制御部１２０は、その動作モードとして、非同期モードと同期モードの２種類を備えており、ロジック回路３００から入力されるモード切替信号Ｓ２に応じて、いずれかの動作モードに切り替わる。なお、非同期モードは、トランジスタＭ１のオン／オフに依らず、トランジスタＭ２を常にオフしておく動作モードである。一方、同期モードは、トランジスタＭ１がオフされたときにトランジスタＭ２をオンするとともに、トランジスタＭ２のオン期間中に流れる逆流電流Ｉｒｅｖ（＝出力キャパシタＣ１からトランジスタＭ２に向けて流れる電流）が所定の逆流検出レベルに達したときにトランジスタＭ２をオフする動作モードである。
【００３０】
上記の同期モードにおいて、トランジスタＭ２のオンタイミングは、例えば、帰還制御部１１０から入力されるオンタイミング信号Ｓｏｎ（＝トランジスタＭ１がオフされたときに論理レベルが切り替わるパルス信号）に応じて決定すればよい。このオンタイミング信号Ｓｏｎとしては、ゲート信号Ｇ１や帰還制御部１１０の内部信号（後出の図１１におけるリセット信号Ｓｂ、パルス幅変調信号Ｓｃ、または、反転パルス幅変調信号ＳｃＢなど）を用いることができる。一方、トランジスタＭ２のオフタイミングは、例えば、逆流検出部１３０から入力されるオフタイミング信号Ｓｏｆｆ（＝逆流電流Ｉｒｅｖが逆流検出レベルに達したときに論理レベルが切り替わるパルス信号）に応じて決めればよい。
【００３１】
逆流検出部１３０は、トランジスタＭ２のオン期間中において、逆流電流Ｉｒｅｖを電流／電圧変換することにより得られるセンス電圧Ｖｃｓと逆流検出電圧Ｖｔｈとを比較することにより、逆流電流Ｉｒｅｖが逆流検出レベルに達したか否かを検出し、その検出結果に応じたオフタイミング信号Ｓｏｆｆ（＝逆流検出信号）を生成する。なお、上記の逆流検出電圧Ｖｔｈは、ロジック回路３００から入力される逆流検出レベル切替信号Ｓ３に応じて、第１電圧値ＶｔｈＨと第２電圧値ＶｔｈＬ（＜ＶｔｈＨ）との間で変動するが、その技術的意義については後述する。
【００３２】
＜基本動作＞
次に、スイッチング電源装置１の基本動作（電流連続モードにおける昇圧動作）について説明する。帰還制御部１１０がトランジスタＭ１をオンすると、コイルＬ１にはトランジスタＭ１を介して接地端に向けたコイル電流ＩＬが流れる。このとき、ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、トランジスタＭ１を介してほぼ接地電圧まで低下するので、ダイオードＤ１が逆バイアスとなる。また、トランジスタＭ１がオンされているときには、同期制御部１２０が非同期モード及び同期モードのいずれであっても、トランジスタＭ２がオフとなる。従って、出力キャパシタＣ１からトランジスタＭ１に向けて電流が流れ込むことはない。
【００３３】
一方、帰還制御部１１０がトランジスタＭ１をオフすると、コイルＬ１は、それまでと同一の方向にコイル電流ＩＬを流し続けようとする。このとき、同期制御部１２０が非同期モードであれば、ダイオードＤ１が順バイアスとなり、同期制御部１２０が同期モードであれば、トランジスタＭ１がオンとなる。従って、上記のコイル電流ＩＬは、出力電流Ｉｏとして出力電圧Ｖｏの出力端から不図示の負荷に流れ込むとともに、出力キャパシタＣ１を介して接地端にも流れ込み、出力キャパシタＣ１を充電することになる。
【００３４】
上記の動作が繰り返されることにより、不図示の負荷には、入力電圧Ｖｉを昇圧した出力電圧Ｖｏが供給される。
【００３５】
＜モード切替機能＞
上記構成から成るスイッチング電源装置１において、ロジック回路３００は、基準電圧設定信号Ｓ１のデジタル値を引き下げるときに、モード切替信号Ｓ２を非同期モード選択時の論理レベル（例えばハイレベル）から同期モード選択時の論理レベル（例えばローレベル）に切り替える。すなわち、出力電圧Ｖｏの目標値が引き下げられるときには、同期制御部１２０が非同期モードから同期モードに切り替えられる。以下では、このモード切替機能の導入意義について説明する。
【００３６】
同期モードでは、トランジスタＭ２のオン期間中（＝トランジスタＭ１のオフ期間中）にコイルＬ１の蓄積エネルギが乏しくなり、出力キャパシタＣ１からトランジスタＭ２に向けて逆流電流Ｉｒｅｖが流れ始めたとしても、その電流値が所定の逆流検出レベルに達するまでトランジスタＭ２がオフされることはない。従って、同期モードでは、逆流電流Ｉｒｅｖが流れ始めてからトランジスタＭ２がオフされるまでの間、逆流電流Ｉｒｅｖの分だけ、出力キャパシタＣ１から電荷を引き抜くことができる。
【００３７】
このように、同期モードを導入することにより、別途の放電回路を要することなく、逆流電流Ｉｒｅｖ相当分のシンク電流能力を獲得することができる。従って、出力電圧Ｖｏの目標値引き下げに合わせて、非同期モードから同期モードへの切替を行うことにより、出力電圧Ｖｏを主体的に引き下げることが可能となる。
【００３８】
一方、出力電圧Ｖｏの目標値を引き下げるとき以外は、同期制御部１２０が非同期モードとされるので、トランジスタＭ２は基本的にオフされたままとなる。すなわち、トランジスタＭ２は、定常的に同期整流素子として機能するものではなく、出力キャパシタＣ１から電荷を引き抜くときにのみ一時的にオンされる。従って、トランジスタＭ２には、それほど大きな電流能力が求められないので、トランジスタＭ２としては、電流能力の大きいＮＭＯＳＦＥＴではなく、これよりも電流能力の小さいＰＭＯＳＦＥＴを用いることができる。なお、ＰＭＯＳＦＥＴは、ＮＭＯＳＦＥＴと異なり、ブートストラップを用いずに駆動することができるので、回路素子の追加を最小限に抑えることが可能となる。
【００３９】
＜逆流検出レベル切替機能＞
また、上記構成から成るスイッチング電源装置１において、ロジック回路３００は、基準電圧設定信号Ｓ１のデジタル値を引き下げるときに、逆流検出レベルが第１レベルから第２レベルまで徐々に引き上げられるように、逆流検出レベル切替信号Ｓ３を生成する。以下では、この逆流検出レベル切替機能の導入意義について説明する。
【００４０】
図２は、逆流検出レベルの第１変化パターンを示す模式図である。なお、縦軸には逆流検出レベルが示されており、横軸には時間が示されている。先にも述べたように、出力電圧Ｖｏの目標値が引き下げられるときには、同期制御部１２０が非同期モード（ＡＳＹＮＣ）から同期モード（ＳＹＮＣ）に切り替えられる。このとき、逆流検出部１３０では、逆流検出レベルが第１レベルＬＶ１から第２レベルＬＶ２（ただしＬＶ２＞ＬＶ１）まで徐々に引き上げられていく。
【００４１】
図３〜図５は、それぞれ、図２のＡ点〜Ｃ点におけるゲート信号Ｇ１及びＧ２とコイル電流ＩＬの挙動を示すタイミングチャートである。なお、Ａ点は、同期制御部１２０が非同期モード（ＡＳＹＮＣ）とされている時点、Ｂ点は、同期制御部１２０が非同期モード（ＡＳＹＮＣ）から同期モード（ＳＹＮＣ）に切り替えられた直後の時点、そして、Ｃ点は、同期モード（ＳＹＮＣ）において、逆流検出レベルが第２レベルＬＶ２に達した後の時点をそれぞれ示している。
【００４２】
図３で示したように、同期制御部１２０が非同期モード（ＡＳＹＮＣ）とされている時点（Ａ点）では、トランジスタＭ２がオフされたまま、トランジスタＭ１がオン／オフされる。なお、出力キャパシタＣ１に蓄えられた電荷だけで出力電流Ｉｏの必要供給分を賄うことのできる負荷状態（＝軽負荷状態ないし無負荷状態）では、電荷の減少分だけ出力キャパシタＣ１を充電すれば足りる。その結果、トランジスタＭ１のオンデューティ（＝Ｔｏｎ１／Ｔ）が小さくなり、コイル電流ＩＬが電流不連続モードとなる。
【００４３】
一方、図４で示したように、同期制御部１２０が非同期モード（ＡＳＹＮＣ）から同期モード（ＳＹＮＣ）に切り替えられた直後の時点（Ｂ点）では、トランジスタＭ２は、トランジスタＭ１がオフされたときにオンして、逆流電流Ｉｒｅｖが逆流検出レベルに達したときにオフするようになる。また、このとき、逆流検出レベルは、第１レベルＬＶ１から第２レベルＬＶ２まで徐々に引き上げられていく。従って、トランジスタＭ２のオン期間Ｔｏｎ２は、逆流検出レベルの上昇に伴い、徐々に長くなっていく。なお、トランジスタＭ１のオン期間Ｔｏｎ１は、出力電圧Ｖｏが目標値と一致するように帰還制御される。この点については、非同期モード（ＡＳＹＮＣ）であっても同期モード（ＳＹＮＣ）であっても何ら違いはない。
【００４４】
また、図５で示したように、同期モード（ＳＹＮＣ）において、逆流検出レベルが第２レベルＬＶ２に達した後の時点（Ｃ点）では、トランジスタＭ１及びＭ２が入出力比に応じたデューティＤ（＝（Ｖｏ−Ｖｉ）／Ｖｏ）で相補的にオン／オフされる状態となる。例えば、入力電圧Ｖｉが１２Ｖで出力電圧Ｖｏが２４Ｖであるときには、デューティＤが５０％となる。なお、本図では、同期モード（ＳＹＮＣ）においても、先述の軽負荷状態ないし無負荷状態が維持されているものとする。すなわち、トランジスタＭ２のオン期間Ｔｏｎ２において、トランジスタＭ２から出力キャパシタＣ１に向けて流れる正のコイル電流ＩＬと、出力キャパシタＣ１からトランジスタＭ２に向けて流れる負のコイル電流ＩＬ（＝逆流電流Ｉｒｅｖ）がほぼ釣り合っており、出力キャパシタＣ１に充電される電荷は、そのほぼ全てが逆流電流Ｉｒｅｖにより放電されている。
【００４５】
以上、図２〜図５を参照しながら説明したように、同期モード（ＳＹＮＣ）において、最初は逆流検出レベルを低く抑えておき、時間の経過と共に逆流検出レベルを徐々に引き上げていく構成であれば、逆流検出機能を利用してシンク電流能力に制限を掛けることができる。従って、同期モード（ＳＹＮＣ）への切替時における過大な逆流電流Ｉｒｅｖの発生を防止することができるので、出力電圧Ｖｏを一定時間で漸減するような場合であっても、出力リップルを効果的に抑制することが可能となる（図６を参照）。また、別途の放電回路を要しないので、発熱を抑えることも可能となる。
【００４６】
なお、上記の逆流検出レベルは、その引き上げが完了した後、適切なタイミングで第２レベルＬＶ２から第１レベルＬＶ１に引き下げておくとよい。その際、先述の軽負荷状態ないし無負荷状態が解消している場合には、図２で示したように、逆流検出レベルを第２レベルＬＶ２から第１レベルＬＶ１に速やかに引き下げても、特段の問題は生じない。一方、軽負荷状態ないし無負荷状態が継続している場合には、出力リップルを抑えるべく、図７で示したように、逆流検出レベルを第２レベルＬＶ２から第１レベルＬＶ１まで緩やかに引き下げる方が望ましい。
【００４７】
＜逆流検出部＞
図８は、逆流検出部１３０の一構成例を示す回路ブロック図である。本構成例の逆流検出部１３０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１〜Ｎ１９と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１〜Ｐ１７と、抵抗Ｒ１１〜Ｒ１３と、キャパシタＣ１１及びＣ１２と、コンパレータＣＭＰと、レベルシフタＬＳを含む。
【００４８】
トランジスタＰ１１のソース及びバックゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＰ１１のドレインは、抵抗Ｒ１１の第１端に接続されている。トランジスタＰ１１のゲートは、接地端ＡＧＮＤに接続されている。抵抗Ｒ１１の第２端は、トランジスタＮ１１のドレインに接続されている。
【００４９】
トランジスタＰ１２のソース及びバックゲート並びにゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＰ１２のドレインは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１１〜Ｎ１３それぞれのゲートは、トランジスタＮ１１のドレインに接続されている。トランジスタＮ１１〜Ｎ１３それぞれのソース及びバックゲートは、接地端ＡＧＮＤに接続されている。
【００５０】
トランジスタＮ１３のドレインは、トランジスタＰ１３のドレインに接続されている。トランジスタＰ１３及びＰ１４それぞれのソース及びバックゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＰ１３及びＰ１４それぞれのゲートは、トランジスタＰ１３のドレインに接続されている。
【００５１】
キャパシタＣ１１の第１端とトランジスタＮ１４のドレインは、トランジスタＰ１４のドレインに接続されている。キャパシタＣ１１の第２端とトランジスタＮ１４のソース及びバックゲートは、接地端ＡＧＮＤに接続されている。トランジスタＮ１４のゲートは、逆流検出レベル切替信号Ｓ３の印加端に接続されている。
【００５２】
トランジスタＮ１８のドレインは、第１電源端ＰＶＣＣに接続されている。トランジスタＮ１８のゲートは、キャパシタＣ１１の第１端（＝充電電圧ＶＣの印加端）に接続されている。トランジスタＮ１８のバックゲートは、接地端ＡＧＮＤに接続されている。トランジスタＮ１８のソースは、抵抗Ｒ１２の第１端に接続されている。抵抗Ｒ１２の第２端は、トランジスタＮ１５のドレインに接続されている。
【００５３】
トランジスタＮ１５及びＮ１６それぞれのゲートは、トランジスタＮ１５のドレインに接続されている。トランジスタＮ１５及びＮ１６それぞれのソース及びバックゲートは、接地端ＡＧＮＤに接続されている。トランジスタＰ１５のソース及びバックゲート並びにゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＰ１５のドレインは、トランジスタＮ１６のドレインに接続されている。
【００５４】
トランジスタＮ１７のゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＮ１７のソース及びバックゲートは、トランジスタＮ１７のドレインに接続されている。トランジスタＮ１７のドレインは、トランジスタＰ１６のドレインに接続されている。トランジスタＰ１６及びＰ１７それぞれのゲートは、トランジスタＰ１６のドレインに接続されている。トランジスタＰ１６及びＰ１７それぞれのソース及びバックゲートは、第２電源端ＶＯＮに接続されている。トランジスタＰ１７は、コンパレータＣＭＰの駆動電流入力端に接続されている。
【００５５】
トランジスタＮ１９のゲートは、第１電源端ＰＶＣＣに接続されている。トランジスタＮ１９のソース及びバックゲートは、トランジスタＮ１６のドレインに接続されている。トランジスタＮ１９のドレイン（＝逆流検出電圧Ｖｔｈの印加端）は、コンパレータＣＭＰの非反転入力端（＋）に接続されている。抵抗Ｒ１３及びキャパシタＣ１２それぞれの第１端は、第２電源端ＶＯＮに接続されている。抵抗Ｒ１３及びキャパシタＣ１２それぞれの第２端は、トランジスタＮ１９のドレインに接続されている。
【００５６】
なお、上記構成要素のうち、トランジスタＰ１１と抵抗Ｒ１１は、所定の定電流Ｉ１を生成する定電流源として機能する。また、トランジスタＮ１１及びＮ１３は、定電流Ｉ１に応じたミラー電流Ｉ３を生成するカレントミラーとして機能する。また、トランジスタＰ１３及びＰ１４は、ミラー電流Ｉ３に応じた充電電流Ｉ４を生成するカレントミラーとして機能する。このように、トランジスタＮ１１及びＮ１３、トランジスタＰ１１、トランジスタＰ１３及びＰ１４、及び、抵抗Ｒ１１は、キャパシタＣ１１を充電する充電部として機能する。
【００５７】
また、トランジスタＮ１４は、逆流検出レベル切替信号Ｓ３に応じてキャパシタＣ１１を放電する放電部として機能する。より具体的に述べると、トランジスタＮ１４は、逆流検出レベル切替信号Ｓ３がハイレベルであるときにオンとなり、キャパシタＣ１１の両端間をショートしてキャパシタＣ１１に蓄えられた電荷を放電する。
【００５８】
また、トランジスタＮ１８と抵抗Ｒ１２では、キャパシタＣ１１の充電電圧ＶＣに応じた可変電流Ｉ５（≒ＶＣ／Ｒ１２）が生成される。また、トランジスタＮ１５及びＮ１６では、可変電流Ｉ５に応じたスロープ電流Ｉ６が生成される。すなわち、トランジスタＮ１５及びＮ１６、トランジスタＮ１８、並びに、抵抗Ｒ１２は、キャパシタＣ１１の充電電圧ＶＣに応じたスロープ電流Ｉ６を生成する電圧／電流変換部として機能する。
【００５９】
また、抵抗Ｒ１３及びキャパシタＣ１２は、スロープ電流Ｉ６から逆流検出電圧Ｖｔｈ（≒ＶＯＮ−Ｉ６×Ｒ１３）を生成する電流／電圧変換部として機能する。
【００６０】
また、トランジスタＮ１１及びＮ１２は、定電流Ｉ１に応じたミラー電流Ｉ２を生成するカレントミラーとして機能する。また、トランジスタＰ１６及びＰ１７は、ミラー電流Ｉ２に応じた駆動電流Ｉ７を生成するカレントミラーとして機能する。すなわち、トランジスタＮ１１及びＮ１３、並びに、トランジスタＰ１６及びＰ１７は、コンパレータＣＭＰの駆動電流Ｉ７を生成する駆動電流源として機能する。
【００６１】
コンパレータＣＭＰは、非反転入力端（＋）に入力される逆流検出電圧Ｖｔｈと、反転入力端（−）に入力されるセンス電圧Ｖｃｓを比較して、逆流検出信号Ｓｄｅｔを生成する。逆流検出信号Ｓｄｅｔは、センス電圧Ｖｃｓが逆流検出電圧Ｖｔｈよりも高いときにローレベル（＝逆流未検出時の論理レベル）となり、センス電圧Ｖｃｓが逆流検出電圧Ｖｔｈよりも低いときにハイレベル（＝逆流検出時の論理レベル）となる。なお、コンパレータＣＭＰの上側電源端及び下側電源端は、それぞれ、第２電源端ＶＯＮ及び第３電源端ＣＬＰに接続されている。従って、逆流検出信号ＳｄｅｔのハイレベルはＶＯＮとなり、逆流検出信号ＳｄｅｔのローレベルはＣＬＰ（＝Ｖｏｎ−α）となる。
【００６２】
レベルシフタＬＳは、逆流検出信号Ｓｄｅｔをレベルシフトしてオフタイミング信号Ｓｏｆｆを生成する。なお、レベルシフタＬＳの入力段における上側電源端及び下側電源端は、それぞれ、第２電源端ＶＯＮ及び第３電源端ＣＬＰに接続されている。一方、レベルシフタＬＳの出力段における上側電源端及び下側電源端は、それぞれ、第１電源端ＰＶＣＣ及び接地端ＡＧＮＤに接続されている。従って、オフタイミング信号ＳｏｆｆのハイレベルはＰＶＣＣとなり、オフタイミング信号ＳｏｆｆのローレベルはＡＧＮＤとなる。
【００６３】
次に、上記構成から成る逆流検出部１３０の動作について、先出の図８とともに、図９を参照しながら、具体的に説明する。
【００６４】
図９は、逆流検出レベル切替信号Ｓ３と逆流検出電圧Ｖｔｈの挙動を示した模式図である。逆流検出レベル切替信号Ｓ３がハイレベルとされているときには、トランジスタＮ１４がオンするので、キャパシタＣ１１が放電される。従って、充電電圧ＶＣが０となり、トランジスタＮ１８がオフするので、可変電流Ｉ５が流れなくなる。その結果、抵抗Ｒ１３には、スロープ電流Ｉ６が流れないので、過電流検出電圧Ｖｔｈは、最高値である第１電圧値ＶｔｈＨ（≒ＶＯＮ）となる。
【００６５】
一方、逆流検出レベル切替信号Ｓ３がハイレベルからローレベルに立ち下げられると、トランジスタＮ１４がオフするので、充電電流Ｉ４によるキャパシタＣ１１の充電が開始される。従って、充電電圧ＶＣの上昇に伴い、可変電流Ｉ５が増大する。その結果、抵抗Ｒ１３に流れるスロープ電流Ｉ６も徐々に大きくなるので、過電流検出電圧Ｖｔｈが徐々に低下していき、最終的には、最低値である第２電圧値ＶｔｈＬ（≒ＶＯＮ−Ｒ１３×Ｉ６ｍａｘ）に至る。
【００６６】
その後、逆流検出レベル切替信号Ｓ３が再びハイレベルに立ち上げられると、充電電圧ＶＣは速やかにゼロに戻るので、過電流検出電圧Ｖｔｈも第１電圧値ＶｔｈＨまで急峻に引き上げられる。このような挙動は、先の図２に対応したものと言える。一方、先の図７に対応して、過電流検出電圧Ｖｔｈを第２電圧値ＶｔｈＬから第１電圧値ＶｔｈＨまで徐々に引き上げたければ、キャパシタＣ１１を瞬時に放電するのではなく、より緩やかに放電を行う構成を採用すればよい。
【００６７】
図１０は、図９のＤ点（＝逆流検出レベル切替信号Ｓ３の立下げ前後）における逆流検出動作の一例を示すタイミングチャートであり、上から順に、逆流検出レベル切替信号Ｓ３、ゲート信号Ｇ１、コイル電流ＩＬ、センス電圧Ｖｃｓ（実線）及び逆流検出電圧Ｖｔｈ（破線）、逆流検出信号Ｓｄｅｔ（＝オフタイミング信号Ｓｏｆｆ）、並びに、ゲート信号Ｇ２が描写されている。
【００６８】
なお、本図では、トランジスタＭ２のオン期間Ｔｏｎ２が徐々に長くなっていく様子を明示すべく、逆流検出電圧Ｖｔｈの変化挙動をかなり極端に描写しているが、実際には、図示よりも長時間を掛けて緩やかに低下していく。
【００６９】
逆流検出レベル切替信号Ｓ３がハイレベルとされているときには、過電流検出電圧Ｖｔｈが最も高い第１電圧値ＶｔｈＨに設定される。一方、センス電圧Ｖｃｓは、第１電圧値ＶｔｈＨよりもオフセット値ΔＶだけ高い電圧値を基準値とし、負のコイル電流ＩＬ（＝逆流電流Ｉｒｅｖ）が流れた分だけ基準値から低下するように設定されている。従って、負のコイル電流ＩＬ（＝逆流電流Ｉｒｅｖ）が流れない限り、逆流検出信号Ｓｄｅｔがハイレベルに立ち上がることはない。
【００７０】
その後、非同期モード（ＡＳＹＮＣ）から同期モード（ＳＹＮＣ）への切替タイミングに合わせて、逆流検出レベル切替信号Ｓ３がローレベルに立ち下げられると、その時点から逆流検出電圧Ｖｔｈが徐々に引き下げられていく。その結果、センス電圧Ｖｃｓと逆流検出電圧Ｖｔｈとのクロスポイントが遅れていくので、トランジスタＭ２のオン期間Ｔｏｎ２が徐々に長くなっていく。
【００７１】
このような動作により、同期モード（ＳＹＮＣ）では、最初は逆流検出レベルを低く抑えておき、時間の経過と共に逆流検出レベルを徐々に引き上げていくことができるので、逆流検出機能を利用してシンク電流能力に制限を掛けることが可能となる。
【００７２】
なお、図８〜図１０では、逆流検出レベル切替信号Ｓ３を用いて逆流検出電圧Ｖｔｈの切替タイミングのみを設定し、逆流検出部１３０の内部でアナログ的に逆流検出電圧Ｖｔｈを変化させる構成を例に挙げたが、逆流検出レベルの切替手法は、これに限定されるものではなく、例えば、逆流検出レベル切替信号Ｓ３を多階調のデジタル信号とし、これを逆流検出部１３０の内部でアナログの逆流検出電圧Ｖｔｈに変換する構成とすれば、ロジック回路３００を逆流検出レベルの制御主体とすることもできる。
【００７３】
＜帰還制御部＞
図１１は、帰還制御部１１０の一構成例を示す回路ブロック図である。本構成例の帰還制御部１１０は、クロック信号生成部１１１と、デジタル／アナログ変換部１１２と、帰還電圧生成部１１３と、エラーアンプ１１４と、位相補償部１１５と、スロープ電圧生成部１１６と、コンパレータ１１７と、ＲＳフリップフロップ１１８と、ドライバ１１９とを含む。
【００７４】
クロック信号生成部１１１は、所定のスイッチング周波数ｆ（＝１／Ｔ）でクロック信号を生成し、これをセット信号ＳａとしてＲＳフリップフロップ１１８に出力する。
【００７５】
デジタル／アナログ変換部１１２は、デジタルの基準電圧設定信号Ｓ１からアナログの基準電圧Ｖｒｅｆを生成する。
【００７６】
帰還電圧生成部１１３は、出力電圧Ｖｏの出力端と接地端の間に直列に接続された抵抗１１３ａ及び１１３ｂ（抵抗値：Ｒａ及びＲｂ）を含み、抵抗１１３ａと抵抗１１３ｂとの接続ノードから出力電圧Ｖｏを分圧した帰還電圧Ｖｆｂ（＝｛Ｒｂ／（Ｒａ＋Ｒｂ）｝×Ｖｏ）を出力する。ただし、出力電圧Ｖｏが帰還制御部１１０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部１１３を省略し、帰還電圧Ｖｆｂとして出力電圧Ｖｏを直接受け付けても構わない。
【００７７】
エラーアンプ１１４は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）である。エラーアンプ１１４は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分に応じて、位相補償部１１５を形成するキャパシタ１１５ｂの充放電を行うことにより誤差電圧Ｖｅｒｒを生成する。なお、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには、エラーアンプ１１４からキャパシタ１１５ｂに向けて電流が流し込まれるので、誤差電圧Ｖｅｒｒが上昇する。逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには、キャパシタ１１５ｂからエラーアンプ１１４に向けて電流が引き抜かれるので、誤差電圧Ｖｅｒｒが低下する。
【００７８】
位相補償部１１５は、エラーアンプ１１４の出力端と接地端との間に直列接続された抵抗１１５ａとキャパシタ１１５ｂを含む時定数回路であり、帰還制御部１１０の発振を防止するように誤差電圧Ｖｅｒｒの位相補償を行う。
【００７９】
スロープ電圧生成部１１６は、トランジスタＭ１のオン／オフ制御（本図では反転パルス幅変調信号ＳｃＢ）に同期したスロープ電圧Ｖｓｌｐを生成する。スロープ電圧Ｖｓｌｐは、トランジスタＭ１のオンタイミングで上昇を開始し、トランジスタＭ１のオフタイミングでゼロ値にリセットされる鋸波形状のアナログ電圧である。
【００８０】
コンパレータ１１７は、反転入力端（−）に入力される誤差電圧Ｖｅｒｒと非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較して比較信号を生成し、これをリセット信号ＳｂとしてＲＳフリップフロップ１１８に出力する。リセット信号Ｓｂは、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。
【００８１】
ＲＳフリップフロップ１１８は、セット端（Ｓ）に入力されるセット信号Ｓａとリセット端（Ｒ）に入力されるリセット信号Ｓｂに応じて出力端（Ｑ）からパルス幅変調信号Ｓｃを出力する。パルス幅変調信号Ｓｃは、セット信号Ｓａの立上りエッジでハイレベルにセットされ、リセット信号Ｓｂの立上りエッジでローレベルにリセットされる。ただし、セット信号Ｓａとリセット信号Ｓｂが同時にハイレベルとなったときにはリセット信号Ｓｂが優先される。なお、ＲＳフリップフロップ１１８は、反転出力端（ＱＢ）から反転パルス幅変調信号ＳｃＢ（＝パルス幅変調信号Ｓｃの論理反転信号）も同時出力している。
【００８２】
ドライバ１１９は、パルス幅変調信号Ｓｃの入力を受け付け、その電流能力を増強することによりトランジスタＭ１のゲート信号Ｇ１を生成し、これをトランジスタＭ１のゲートに出力する。
【００８３】
なお、本図では、帰還制御部１１０において、電圧モード制御でゲート信号Ｇ１を生成する回路構成を例に挙げたが、出力帰還制御方式は何らこれに限定されるものではなく、電流モード制御を用いても構わないし、或いは、ヒステリシス制御（オン時間固定方式など）を用いても構わない。
【００８４】
＜変形例＞
図１２は、スイッチング電源装置Ｘの第１変形例を示す回路ブロック図である。本変形例のスイッチング電源装置Ｘは、図１をベースとしつつ、いくつかの変更が加えられている。第１の変更点は、ダイオードＤ１を削除してスイッチング出力回路２００が同期整流方式に固定されている点である。第２の変更点は、センス電圧Ｖｃｓに代えてスイッチ電圧Ｖｓｗが逆流検出部１３０に入力されている点である。そこで、先と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、上記の変更点について重点的に説明する。
【００８５】
帰還制御部１４０は、図１の帰還制御部１１０と異なり、出力電圧Ｖｏが目標値と一致するように、トランジスタＭ１及びＭ２を相補的にオン／オフする。また、帰還制御部１４０は、図１の帰還制御部１１０と同じく、逆流検出部１３０からオフタイミング信号Ｓｏｆｆ（＝逆流検出信号）の入力を受け付けており、トランジスタＭ２のオン期間中に流れる逆流電流が逆流検出レベルに達したときに、トランジスタＭ２を強制的にオフする軽負荷モードを備えている。
【００８６】
逆流検出部１３０は、トランジスタＭ２のオン期間中において、トランジスタＭ１及びＭ２相互間の接続ノードに現れるスイッチ電圧Ｖｓｗと所定の逆流検出電圧とを比較することにより、トランジスタＭ２に流れる逆流電流が逆流検出レベルに達したか否かを検出する。なお、帰還制御部１１０が軽負荷モードからトランジスタＭ１及びｍ２を相補的にオン／オフするモードに切り替わったとき、例えば、出力電圧Ｖｏの目標値が引き下げられたときには、上記の逆流検出レベルが第１レベルから第２レベルまで徐々に引き上げられる。この点については、これまでの説明と何ら変わりがない。また、逆流検出部１３０は、図１と同じく、センス電圧Ｖｃｓの入力を受け付ける構成としてもよい。
【００８７】
本変形例で示したように、逆流検出機能を利用してシンク電流能力に制限を掛けながら出力電圧Ｖｏを漸減させる構成については、軽負荷モードを備えた同期整流方式により昇圧型のスイッチング出力回路２００を駆動する場合にも適用することができる。
【００８８】
図１３は、スイッチング電源装置Ｘの第２変形例を示す回路ブロック図である。本変形例のスイッチング電源装置Ｘは、図１をベースとしつつ、スイッチング出力回路２００が昇圧型から降圧型に変更されている。そこで、先と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、上記の変更点について重点的に説明する。
【００８９】
本変形例において、スイッチング出力回路２００は、入力電圧Ｖｉから出力電圧Ｖｏを生成して不図示の負荷に供給する降圧型スイッチング出力段であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３（＝出力スイッチ素子に相当）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ４（＝同期整流素子に相当）と、ダイオードＤ２（＝非同期整流素子に相当）と、コイルＬ２と、出力キャパシタＣ２と、を含む。
【００９０】
トランジスタＭ３のドレインは、入力電圧Ｖｉの入力端に接続されている。トランジスタＭ３のソース及びバックゲート、トランジスタＭ４のドレイン、並びに、ダイオードＤ２のカソードは、いずれもコイルＬ２の第１端に接続されている。トランジスタＭ３のゲートには、ゲート信号Ｇ３が入力されている。トランジスタＭ４のソース及びバックゲートとダイオードＤ２のアノードは、接地端に接続されている。トランジスタＭ３のゲートには、ゲート信号Ｇ４が入力されている。コイルＬ２の第２端は、出力電圧Ｖｏの出力端に接続されている。出力キャパシタＣ２は、出力電圧Ｖｏの出力端と接地端との間に接続されている。
【００９１】
なお、トランジスタＭ３及びＭ４は、それぞれ、ゲート信号Ｇ３及びＧ４がハイレベルであるときにオンして、ゲート信号Ｇ３及びＧ４がローレベルであるときにオフする。これらのトランジスタＭ３及びＭ４は、スイッチング制御回路１００と共に半導体装置に集積化してもよいし、ディスクリート部品として半導体装置に外付けしてもよい。
【００９２】
このように、本変形例のスイッチング出力回路２００は、その整流素子として、互いに並列接続されたダイオードＤ２とトランジスタＭ４を含んでおり、先に説明した非同期モードと同期モードのいずれかで駆動制御される。
【００９３】
帰還制御部１１０は、出力電圧Ｖｏが目標値と一致するようにゲート信号Ｇ３を生成してトランジスタＭ３をオン／オフする。より具体的に述べると、帰還制御部１１０は、出力電圧Ｖｏ（またはこれに応じた帰還電圧Ｖｆｂ）が基準電圧Ｖｒｅｆと一致するようにゲート信号Ｇ３を生成する。
【００９４】
同期制御部１２０は、ロジック回路３００から入力されるモード切替信号Ｓ２に応じて非同期モードと同期モードのいずれかに切り替わる。なお、非同期モードは、トランジスタＭ３のオン／オフに依らず、トランジスタＭ４を常にオフしておく動作モードである。一方、同期モードは、トランジスタＭ３がオフされたときにトランジスタＭ４をオンするとともに、トランジスタＭ４のオン期間中に流れる逆流電流Ｉｒｅｖが所定の逆流検出レベルに達したときにトランジスタＭ４をオフする動作モードである。
【００９５】
逆流検出部１３０は、トランジスタＭ４のオン期間中において、逆流電流Ｉｒｅｖを電流／電圧変換することにより得られるセンス電圧Ｖｃｓと逆流検出電圧Ｖｔｈとを比較することにより、逆流電流Ｉｒｅｖが逆流検出レベルに達したか否かを検出し、その検出結果に応じたオフタイミング信号Ｓｏｆｆ（＝逆流検出信号）を生成する。
【００９６】
本変形例で示したように、逆流検出機能を利用してシンク電流能力に制限を掛けながら出力電圧Ｖｏを漸減させる構成については、非同期整流方式により降圧型のスイッチング出力回路２００を駆動する場合にも適用することができる。
【００９７】
図１４は、スイッチング電源装置Ｘの第３変形例を示す回路ブロック図である。本変形例のスイッチング電源装置Ｘは、図１３をベースとしつつ、いくつかの変更が加えられている。第１の変更点は、ダイオードＤ２を削除してスイッチング出力回路２００が同期整流方式に固定されている点である。第２の変更点は、センス電圧Ｖｃｓに代えてスイッチ電圧Ｖｓｗが逆流検出部１３０に入力されている点である。そこで、先と同様の構成要素については、図１３と同一の符号を付すことにより重複した説明を割愛し、以下では、上記の変更点について重点的に説明する。
【００９８】
帰還制御部１４０は、図１３の帰還制御部１１０と異なり、出力電圧Ｖｏが目標値と一致するように、トランジスタＭ３及びＭ４を相補的にオン／オフする。また、帰還制御部１４０は、図１３の帰還制御部１１０と同じく、逆流検出部１３０からオフタイミング信号Ｓｏｆｆ（＝逆流検出信号）の入力を受け付けており、トランジスタＭ４のオン期間中に流れる逆流電流が逆流検出レベルに達したときに、トランジスタＭ４を強制的にオフする軽負荷モードを備えている。
【００９９】
逆流検出部１３０は、トランジスタＭ４のオン期間中において、トランジスタＭ３及びＭ４相互間の接続ノードに現れるスイッチ電圧Ｖｓｗと所定の逆流検出電圧とを比較することにより、トランジスタＭ４に流れる逆流電流が逆流検出レベルに達したか否かを検出する。なお、帰還制御部１１０が軽負荷モードからトランジスタＭ１及びｍ２を相補的にオン／オフするモードに切り替わったとき、例えば、出力電圧Ｖｏの目標値が引き下げられたときには、上記の逆流検出レベルが第１レベルから第２レベルまで徐々に引き上げられる。この点については、これまでの説明と何ら変わりがない。また、逆流検出部１３０は、図１３と同じく、センス電圧Ｖｃｓの入力を受け付ける構成としてもよい。
【０１００】
本変形例で示したように、逆流検出機能を利用してシンク電流能力に制限を掛けながら出力電圧Ｖｏを漸減させる構成については、軽負荷モードを備えた同期整流方式により降圧型のスイッチング出力回路２００を駆動する場合にも適用することができる。
【０１０１】
また、これ以上の図示は割愛するが、スイッチング出力回路２００は、昇圧型（図１、図１２）ないし降圧型（図１３、図１４）に限らず、昇降圧型とすることも可能である。
【０１０２】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、ＭＯＳ電界効果トランジスタとバイポーラトランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０３】
本明細書中に開示されている発明は、様々なアプリケーションの電源手段として用いられるスイッチング電源装置全般に利用することが可能である。
【符号の説明】
【０１０４】
１    スイッチング電源装置
１００    スイッチング制御回路
１１０    帰還制御部
１１１    クロック信号生成部
１１２    デジタル／アナログ変換部
１１３    帰還電圧生成部
１１３ａ、１１３ｂ    抵抗
１１４    エラーアンプ
１１５    位相補償部
１１５ａ    抵抗
１１５ｂ    キャパシタ
１１６    スロープ電圧生成部
１１７    コンパレータ
１１８    ＲＳフリップフロップ
１１９    ドライバ
１２０    同期制御部
１３０    逆流検出部
１４０    帰還制御部
２００    スイッチング出力回路
３００    ロジック回路
Ｍ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力スイッチ素子）
Ｍ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ（同期整流素子）
Ｍ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力スイッチ素子）
Ｍ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流素子）
Ｌ１、Ｌ２    コイル
Ｄ１、Ｄ２    ダイオード（非同期整流素子）
Ｃ１、Ｃ２    出力キャパシタ
Ｎ１１〜Ｎ１９    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１〜Ｐ１７    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１１〜Ｒ１３    抵抗
Ｃ１１、Ｃ１２    キャパシタ
ＣＭＰ    コンパレータ
ＬＳ    レベルシフタ
【図１】
2018023215.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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