(57)【要約】【課題】  省スペース化、省電力化を図る不揮発性半導体記憶装置を提供する。【解決手段】  本発明のフラッシュメモリは、複数のブロックを含むメモリセルアレイと、行アドレス情報に基づきメモリセルアレイのブロックを選択するブロック選択部２００とを含む。ブロック選択部２００は、ブロックの各ワード線に接続されたブロック選択トランジスタ２３０と、ブロック選択トランジスタ２３０の各ゲートに接続されたノードＮ２に電圧を供給するレベルシフタ２１０と、ノードＮ２の電位を昇圧する昇圧回路２２０と、ブロック選択トランジスタの一方の端子に動作電圧を供給する電圧供給部とを有する。ノードＮ２は、電圧供給部からの動作電圧によって第１のブーストが行われた後、昇圧回路２２０によって第２のブーストが行われる。【選択図】  図４
2018181400.tif 000002
【特許請求の範囲】
【請求項１】
ｍ行×ｎ列の複数のブロックを含むメモリセルアレイと、
行アドレス情報に基づき前記メモリセルアレイのブロックを選択するブロック選択手段とを含み、
前記ブロック選択手段は、ブロックの各ワード線に接続された複数の選択トランジスタと、
前記複数の選択トランジスタの各ゲートに接続された接続ノードを充電する第１の回路と、
第１の回路に接続され、前記接続ノードの電圧をセルフブーストした後に昇圧する第２の回路と、
前記複数の選択トランジスタの一方の端子に動作電圧を供給する供給手段とを有し、
前記接続ノードは、前記供給手段により供給された動作電圧によって第１のセルフブーストが行われた後、第２の回路によって第２のブーストが行われ、
第１の回路は、高電圧に基づき第１の電圧を出力するレベルシフタを含み、第１の回路は、行方向のｎ個のブロックに共有され、かつ選択された行のｎ個のブロックに第１の電圧を出力し、ｍ×ｎ個のブロックの各々が第２の回路を含み、
前記ブロック選択手段はさらに、行アドレスに基づきブロックの行を選択する行方向ブロック選択手段と、前記行方向ブロック選択手段により選択された行のｎ個のブロックのいずれかの第２の回路を選択的に動作させるための動作手段とを含む、不揮発性半導体記憶装置。
【請求項２】
第２の回路は、前記接続ノードに接続されたキャパシタを含み、第２の回路は、第１の回路から出力される電圧を前記キャパシタに供給する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
第２の回路は、第１の回路との間に接続された第１のトランジスタを含み、第１のトランジスタが導通状態にされたとき、第１の回路から出力される電圧が第１のトランジスタを介して前記キャパシタの一方の電極に供給される、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
第１のトランジスタのオン／オフをスイッチングを複数回行うことで、前記キャパシタの一方の電極の充放電を複数回繰り返すことで、前記接続ノードの昇圧を複数回行う、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
第２の回路は、第１の回路との間に接続された第２のトランジスタを含み、第２のトランジスタが導通状態にされたとき、第１の回路から出力される電圧が第２のトランジスタを介して前記接続ノードに充電される、請求項１ないし４いずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
第１の回路は、チャージポンプ回路から供給された高電圧に基づき第１の電圧を出力するレベルシフタとを含む、請求項１ないし５いずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
第１のブーストがされるときの前記動作電圧は、ＮＡＮＤストリングを導通可能にするための中間電圧である、請求項１ないし６いずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記供給手段は、前記中間電圧の供給後に選択ワード線にプログラム電圧を供給し、プログラム電圧は、第２のブーストされた選択トランジスタを介して選択ワード線に供給される、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
ｍ行×ｎ列の複数のブロックを含むメモリセルアレイと、複数のレベルシフタと、ブロック選択トランジスタのゲートをセルフブーストした後に昇圧するための昇圧回路とを有し、前記昇圧回路は、ｍ×ｎ個のブロックの各々に含まれ、高電圧に基づき第１の電圧を供給する１つのレベルシフタは、行方向のｎ個のブロックに共有される不揮発性半導体記憶装置におけるワード線の駆動方法であって、
行アドレス情報に基づき行方向のｎ個のブロックを選択し、
選択されたｎ個のブロックの中から選択されたブロックに対して、メモリセルアレイのブロックを選択するための複数のブロック選択トランジスタの各ゲートに前記第１の電圧を前記レベルシフタから充電し、
前記複数のブロック選択トランジスタの一方の端子に各ワード線に要求される動作電圧を供給することで前記各ゲートの第１の電圧を第２の電圧にセルフブーストにより昇圧し、
選択されたｎ個のブロックの中から選択されたブロックの昇圧回路を選択し、当該選択された昇圧回路により前記各ゲートに接続されたキャパシタに電圧を供給することにより前記キャパシタを介して第２の電圧を第３の電圧に昇圧するステップを含む、ワード線の駆動方法。
【請求項１０】
前記キャパシタに供給される電圧は、前記第１の電圧である、請求項９に記載のワード線の駆動方法。
【請求項１１】
前記動作電圧は、ＮＡＮＤストリングを導通可能にするための中間電圧である、請求項９または１０に記載のワード線の駆動方法。
【請求項１２】
第１の電圧は、チャージポンプ回路から高電圧を供給されたレベルシフタにより充電され、
第２の電圧から第３の電圧への昇圧は、前記レベルシフタから出力される電圧を利用する昇圧回路によって行われる、請求項９に記載のワード線の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置のワード線駆動方式に関する。
【背景技術】
【０００２】
ＮＡＮＤ型やＮＯＲ型フラッシュメモリ等では、データの読出し、プログラム、消去動作時に高電圧を必要とする。通常、フラッシュメモリでは、外部から低い電源電圧が供給され、供給された電圧をチャージポンプにより昇圧し、昇圧された電圧を利用してプログラム電圧や消去電圧を生成している。ワード線デコーダがチャージポンプを備えると、キャパシタの専有面積によりワード線デコーダが大きくなる。そこで、特許文献１は、チャージポンプを省略し、レイアウト面積を小さくしたワード線デコーダを開示している。このワード線デコーダは、ワード線をイネーブルするためのワード線イネーブル信号をセルフブーストすることで、ワード線の駆動電圧が降下するのを抑制している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１９７８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フラッシュメモリにおける読出しやプログラムは、通常、ページ単位で行われる。ワード線選択回路は、行アドレスをデコードすることでメモリセルアレイの中からブロックを選択し、選択されたブロック内のワード線を選択する。図１は、ワード線選択回路のブロック選択の動作を示している。チャージポンプ回路１０により昇圧された電圧Vppがレベルシフタ２０に供給され、レベルシフタ２０は、行アドレスのデコード結果であるブロック選択信号BLKSELに応答して出力信号BDRVを出力する。レベルシフタ２０の出力信号BDRVは、ブロック選択トランジスタ３０のゲートに共通に接続され、ブロック選択トランジスタ３０は、出力信号BDRVに応答して、電圧供給部４０から供給された電圧を選択ブロック５０の各ワード線WL0〜WL31、選択ゲート線SGD、SGSに供給する。
【０００５】
例えば、プログラム動作が行われるとき、電圧供給部４０は、選択ブロックの各ワード線に中間電圧（例えば、１０Ｖ）を供給し、次いで選択ワード線にプログラム電圧（例えば、２５Ｖ）を供給し、非選択ワード線に中間電圧（例えば、１０Ｖ）を供給し、選択ゲート線SGDに駆動電圧（例えば、Ｖｃｃ電圧または５Ｖなど）を供給し、選択ゲート線SGSに０Ｖを供給する。また、ページバッファセンス回路によって、「０」または「１」のデータに応じた電位がビット線GBLに供給される。一方、レベルシフタ２０は、ブロック選択トランジスタ３０のしきい値分の電圧降下、およびブロック選択トランジスタ３０が導通したときのソースからのバックゲートバイアス効果を考慮し、プログラム電圧が低下しないように、出力信号BDRVの電圧をプログラム電圧よりも高い電圧（例えば、３１Ｖ）の出力信号BDRVを供給しなければならない。このため、チャージポンプ回路１０は、少なくとも３１Ｖの昇圧電圧Vppを生成しなければならない。
【０００６】
チャージポンプ回路１０により高電圧（例えば、３１Ｖ）を生成するためには、チャージポンプの段数を増加させなければならない。特に、メモリチップへ供給される外部電源が低電圧になれば、それだけ段数も増加する。しかしながら、チャージポンプ回路１０の段数が増加すると、昇圧効率が低下するため、消費電力が大きくなるという課題と、チャージポンプ回路１０の占有面積が大きくなるという課題が生じてしまう。
【０００７】
本発明は、このような従来の課題を解決するものであり、省スペース化、省電力化を図る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、複数のブロックを含むメモリセルアレイと、行アドレス情報に基づき前記メモリセルアレイのブロックを選択するブロック選択手段とを含み、前記ブロック選択手段は、ブロックの各ワード線に接続された複数の選択トランジスタと、前記複数の選択トランジスタの各ゲートに接続された接続ノードを充電する第１の回路と、第１の回路に接続され、前記接続ノードの電圧を昇圧する第２の回路と、前記複数の選択トランジスタの一方の端子に動作電圧を供給する供給手段とを有し、前記接続ノードは、前記供給手段により供給された動作電圧によって第１のブーストが行われた後、第２の回路によって第２のブーストが行われる。
【０００９】
好ましくは第２の回路は、前記接続ノードに接続されたキャパシタを含み、第２の回路は、第１の回路から出力される電圧を前記キャパシタに供給する。好ましくは第２の回路は、第１の回路との間に接続された第１のトランジスタを含み、第１のトランジスタが導通状態にされたとき、第１の回路から出力される電圧が第１のトランジスタを介して前記キャパシタに供給される。好ましくは第２の回路は、第１の回路との間に接続された第２のトランジスタを含み、第２のトランジスタが導通状態にされたとき、第１の回路から出力される電圧が第２のトランジスタを介して前記接続ノードに充電される。好ましくは第１の回路は、チャージポンプ回路から供給された高電圧に基づき第１の電圧を出力するレベルシフタとを含む。好ましくは前記メモリセルアレイは、ｍ行×ｎ列のブロックを含み（ｍ、ｎは、２以上の整数）、前記第１の回路は、１つの行のブロックに共通である。好ましくは前記複数のブロックの各々が第２の回路を含む。好ましくは第１のブーストがされるときの前記動作電圧は、ＮＡＮＤストリングを導通可能にするための中間電圧である。好ましくは前記供給手段は、前記中間電圧の供給後に選択ワード線にプログラム電圧を供給し、プログラム電圧は、第２のブーストされた選択トランジスタを介して選択ワード線に供給される。
【００１０】
本発明に係る不揮発性半導体記憶装置におけるワード線の駆動方法は、行アドレス情報に応答して、メモリセルアレイのブロックを選択するための複数のブロック選択トランジスタの各ゲートに第１の電圧を充電し、前記複数のブロック選択トランジスタの一方の端子に各ワード線に要求される動作電圧を供給することで前記各ゲートの第１の電圧を第２の電圧に昇圧し、前記各ゲートに接続されたキャパシタに電圧を供給することにより前記キャパシタを介して第２の電圧を第３の電圧に昇圧するステップを含む。
【００１１】
好ましくは前記キャパシタに供給される電圧は、前記第１の電圧である。好ましくは前記動作電圧は、ＮＡＮＤストリングを導通可能にするための中間電圧である。好ましくは第１の電圧は、チャージポンプ回路から高電圧を供給されたレベルシフタにより充電され、第２の電圧から第３の電圧への昇圧は、前記レベルシフタから出力される電圧を利用する昇圧回路によって行われる。
【発明の効果】
【００１２】
本発明によれば、ワード線に接続された選択トランジスタのゲート電圧を２段階で昇圧するようにしたので、選択トランジスタのゲートを充電する電圧を低くすることができる。その結果、チャージポンプ等の昇圧回路により生成される高電圧を従来と比較して小さくすることができ、昇圧回路の専有面積および消費電力の削減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】従来のワード線選択回路の動作を説明する図である。
【図２】本発明の第１の実施例に係るフラッシュメモリの構成を示す図である。
【図３】本発明の第１の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す回路図である。
【図４】本発明の第１の実施例に係るワード線選択回路の構成を示す図である。
【図５】本発明の第１の実施例に係るワード線選択回路の動作を説明する波形図である。
【図６】本発明の第１の実施例に係るメモリセルアレイのブロックとブロック選択部との関係を示すレイアウト図である。
【図７】本発明の第２の実施例に係るメモリセルアレイのブロックとレベルシフタとの関係を示すレイアウト図である。
【図８】本発明の第２の実施例に係る選択されたブロックのワード線の駆動方法を説明する図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。好ましい形態では、本発明は、フラッシュメモリにおいて実施される。
【実施例】
【００１５】
本発明の第１の実施例に係るフラッシュメモリの構成を図２に示す。同図に示すようにフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御する制御部１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。
【００１６】
メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。ブロックBLK(0)に近接して、ページバッファ／センス回路１６０が配置される。１つのメモリブロックには、例えば、図３に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続されたビット線側選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。図３は、典型的なセルユニットを示しているが、セルユニットは、ＮＡＮＤストリング内に１つまたは複数のダミーセルを包含するものであってもよいし、３次元構成であってもよい。
【００１７】
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
【００１８】
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づきブロックを選択するとき、読出し動作、プログラム動作、消去動作等に応じて、ブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動し、かつワード線WL0〜WL31を介して選択ワード線、非選択ワード線を選択的に駆動する。
【００１９】
フラッシュメモリ１００において、読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００２０】
次に、本実施例のワード線選択回路１５０の詳細について図４を参照して説明する。ワード線選択回路１５０は、メモリセルアレイ１１０のブロックを選択するブロック選択部２００を含む。ブロック選択部２００は、行アドレスＡｘのデコード結果に基づきブロックを選択し、選択されたブロックのワード線を駆動する。第１の実施例では、１つのブロックに１つのブロック選択部２００が用意される。例えば、メモリセルアレイ１１０が、列方向に１０２８のブロックを有するとき、ブロック選択部２００は、１０２８個用意される。
【００２１】
ブロック選択部２００は、レベルシフタ２１０を含み、レベルシフタ２１０は、チャージポンプ回路によって昇圧された高電圧Vppを入力し、ブロック選択信号BLKSELに応じて電圧ＰＳＶをノードＮ１に出力する。つまり、レベルシフタ２１０は、行アドレスのデコード結果であるブロック選択信号BLKSELに応答し、ブロック選択信号BLKSELがＨレベルのとき、電圧ＰＳＶを出力し、ブロック選択信号BLKSELがＬレベルのとき、電圧ＰＳＶを出力しない。また、レベルシフタ２１０には、図示しないチャージポンプ回路から高電圧Vppが供給されるが、好ましくは、本実施例のチャージポンプ回路は、例えば、２５Ｖの高電圧Vppをレベルシフタ２１０に供給し、この高電圧Vppは、従来の図１に示すチャージポンプ回路１０の高電圧Vpp（例えば、３１Ｖ）よりも小さい。
【００２２】
ブロック選択部２００はさらに、ブロック選択トランジスタ２３０のゲートに接続されたノードＮ２の電圧PASSVOLTを昇圧するための昇圧回路２２０を含む。昇圧回路２２０は、高耐圧のＮＭＯＳの４つのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４と、ブースト用のキャパシタＣｂとを含む。トランジスタＱ１は、レベルシフタ２１０に接続されたノードＮ１とノードＮ２との間に接続され、そのゲートには、ローカルクランプ信号ＸＴが供給される。トランジスタＱ２は、ノードＮ２とＧＮＤとの間に接続され、そのゲートには、ローカルクランプ信号ＸＴの反転した信号（／ＸＴ）が供給される。トランジスタＱ１がオンし、トランジスタＱ２がオフするとき、ノードＮ２にはトランジスタＱ１を介してノードＮ１の高電圧ＰＳＶが充電される。一方、トランジスタＱ１がオフし、トランジスタＱ２がオンするとき、ノードＮ２の電荷がトランジスタＱ２を介してＧＮＤに放電される。
【００２３】
トランジスタＱ３は、ノードＮ１とノードｂｓｔとの間に接続され、そのゲートには、ローカルブースト信号ＸＢが供給される。トランジスタＱ４は、ノードｂｓｔとＧＮＤとの間に接続され、そのゲートには、ローカルブースト信号ＸＢを反転した信号（／ＸＢ）が供給される。トランジスタＱ３がオンし、トランジスタＱ４がオフするとき、ノードｂｓｔには、ノードＮ１の高電圧ＰＳＶが印加される。一方、トランジスタＱ３がオフし、トランジスタＱ４がオンするとき、ノードｂｓｔの電荷がトランジスタＱ４を介してＧＮＤに放電される。キャパシタＣｂは、ノードｂｓｔとノードＮ２との間に接続され、ノードｂｓｔとノードＮ２とを容量的に結合する。キャパシタＣｂのサイズは、ノードＮ２により駆動するブロック選択トランジスタの負荷、必要な電圧等に応じて適宜選択される。
【００２４】
昇圧回路２２０は、好ましくは、選択ワード線の駆動に高電圧が要求される場合に動作される。例えば、プログラム動作時、ローカルクランプ信号ＸＴ、／ＸＴおよびローカルブースト信号ＸＢ、／ＸＢが選択的に駆動され、ノードＮ２の電圧PASSVOLTをキャパシタＣｂを利用して昇圧し、ブロック選択トランジスタ２３０により選択ワード線に供給される動作電圧が低下しないようにする。好ましくは、ローカルクランプ信号ＸＴ、／ＸＴおよびローカルブースト信号ＸＢ、／ＸＢがＨレベルに駆動されるとき、それらの電圧レベルは、電圧ＰＳＶと同じレベルであることができる。
【００２５】
昇圧回路２２０のノードＮ２は、ブロック選択トランジスタ２３０のゲートに接続される。図４には、１つのブロック選択トランジスタ２３０しか例示されていないが、実際には、図１に示したように、ブロック選択トランジスタの一方の端子(ソース電極)は、ノードＮ３を介してブロック内のＮＡＮＤストリングのワード線WL0〜WL31、選択ゲート線SGD、SGSにそれぞれ接続される。また、ブロック選択トランジスタ２３０の他方の端子（ドレイン電極）は、ノードＮ４を介して、プログラム、読出し、消去等の動作電圧を供給する電圧供給部に接続される（図１を参照）。これらブロック選択トランジスタ２３０は、高耐圧のＮＭＯＳトランジスタから構成される。
【００２６】
次に、本実施例のブロック選択部２００の動作について、図５を参照して説明する。時刻ｔ１において、ローカルクランプ信号ＸＴがＬレベル、／ＸＴがＨレベルにあり、トランジスタＱ１がオフ状態、トランジスタＱ２がオン状態となり、ノードＮ２は、トランジスタＱ２を介してＧＮＤに電気的に接続された状態にある。また、ローカルブースト信号ＸＢがＬレベル、／ＸＢがＨレベルにあり、トランジスタＱ３がオフ状態、トランジスタＱ４がオン状態となり、ノードｂｓｔがＧＮＤレベルに電気的に接続された状態にある。
【００２７】
時刻ｔ２において、ブロック選択部２００は、ローカルクランプ信号ＸＴをＨレベル、／ＸＴをＬレベルに駆動する。これにより、トランジスタＱ１がオン状態、トランジスタＱ２がオフ状態となり、ノードＮ２がＧＮＤから遮断される。
【００２８】
時刻ｔ３において、ブロック選択信号BLKSELがＨレベルに遷移する。これに応答して、レベルシフタ２１０は、チャージポンプ回路からの高電圧Vppに基づきノードＮ１に電圧ＰＳＶ（例えば、２５Ｖ）を出力する。トランジスタＱ１がオン状態であるため、ノードＮ２は電圧ＰＳＶによって充電され、電圧PASSVOLTは、ＰＳＶ−Ｖｔｈレベルになる（Ｖｔｈは、トランジスタＱ１のしきい値である）。こうして、ブロック選択トランジスタ２３０の各ゲートに電圧PASSVOLTが供給され、ブロック選択トランジスタ２３０がオン状態となり、ブロックの選択が行われる。なお、時刻ｔ３の動作は、時刻ｔ２の動作より先行されるようにしてもよい。
【００２９】
時刻ｔ４において、電圧供給部は、選択ブロックの全ワード線に中間電圧（例えば、１０Ｖ）を、ノードＮ４を介してブロック選択トランジスタ２３０に供給する。このとき、中間電圧が供給された全てのブロック選択トランジスタ２３０では、ゲート／ドレイン間の容量結合Ｃ１により電圧PASSVOLTが自己ブーストされる。さらに、ブロック選択トランジスタ２３０が導通したとき、ゲート／ソース間の容量結合Ｃ２により電圧PASSVOLTがさらに自己ブーストされる。全てのブロック選択トランジスタ２３０が自己ブーストされることで、選択ブロックの全ワード線に電圧降下が抑制された中間電圧が供給される。
【００３０】
時刻ｔ５において、ブロック選択部２００は、ローカルブースト信号ＸＢをＨレベル、／ＸＢをＬレベルに駆動する。これにより、トランジスタＱ３がオンし、トランジスタＱ４がオフし、ノードＮ１の電圧ＰＳＶがトランジスタＱ３を介してノードｂｓｔに印加される。ノードｂｓｔは、ＧＮＤレベルからＰＳＶ−Ｖｔｈレベルまで上昇する（Ｖｔｈは、トランジスタＱ３のしきい値である）。キャパシタＣｂの一方の電極であるノードｂｓｔの電圧が上昇したことにより、キャパシタＣｂの他方の電極であるノードＮ２の電圧PASSVOLTがキャパシタＣｂの容量結合によって昇圧される。従って、自己ブーストされたブロック選択トランジスタ２３０のゲート電圧PASSVOLTがさらに昇圧される（例えば、３１Ｖ）。
【００３１】
次に、時刻ｔ６において、電圧供給部は、選択ワード線にプログラム電圧（例えば、２５Ｖ）を供給する。このとき、ブロック選択トランジスタ２３０のゲート電圧PASSVOLTはプログラム電圧以上に高く昇圧されているため、プログラム電圧は、ブロック選択トランジスタ２３０によって電圧降下されることなく選択ワード線に印加される。
【００３２】
次に、時刻ｔ７において、電圧供給部からのプログラム電圧（選択ワード線）および中間電圧（非選択ワード線）の供給が停止され、電圧PASSVOLTの電位が徐々に降下し、時刻ｔ８においてブロック選択信号BLKSEL、ローカルクランプ信号ＸＴ、ローカルブースト信号ＸＢがＬレベルに駆動される。
【００３３】
このように本実施例によれば、ブロック選択トランジスタ２３０のゲートに印加される電圧PASSVOLTを２段階で昇圧するようにしたので、チャージポンプ回路の段数を追加せずに、ターゲットの電圧PASSVOLT（選択ワード線電圧＋ブロック選択トランジスタのＶｔ＋バックゲートバイアス＜PASSVOLT）を発生することができる。それ故、従来のチャージポンプ回路と比較して段数を減らすことができ、レイアウト面積と電流消費も削減することができる。
【００３４】
また、本実施例では、ノードＮ１とノードＮ２との間にトランジスタＱ１を介在させることで、トランジスタＱ１のソースが電圧ＰＳＶ、ゲートがＸＴ（ＸＴ＝ＰＳＶ）であり、ソースとゲートとが同電位となるためトランジスタＱ１がカットオフ状態となり、電圧PASSVOLTがさらに昇圧されても、その電圧は、トランジスタＱ１を介してリークすることなくクランプされる。
【００３５】
上記実施例では、ノードｂｓｔに電圧ＰＳＶを１回充電することで電圧PASSVOLTの昇圧を行ったが、これに限らず、複数回の充電により断続的に電圧PASSVOLTを昇圧させるようにしてもよい。この場合、ローカルブースト信号ＸＢ、／ＸＢにより複数のパルスを供給することで、トランジスタＱ３、Ｑ４を複数回スイッチングし、ノードｂｓｔの充放電（ＧＮＤ、ＰＳＶ−Ｖｔｈ、ＧＮＤ、ＰＳＶ−Ｖｔｈ）を繰り返すことで、電圧PASSVOUTの昇圧を複数回繰り返し、より大きなブースト電圧を得ることができる。さらに、このような複数回の昇圧により、長時間の動作中にキャパシタＣｂのリークにより昇圧電圧が降下しても再び充電することができる。
【００３６】
さらに電圧PASSVOLTを監視し、電圧PASSVOLTと所望のターゲット電圧とを比較し、その比較結果に基づきローカルブースト信号ＸＢ、／ＸＢをトランジスタＱ３、Ｑ４に印加して昇圧を行うようにしてもよい。つまり、電圧PASSVOLTがターゲット電圧未満であれば、ローカルブースト信号ＸＢ、／ＸＢにより昇圧を行い、ターゲット電圧以上でれば、昇圧を行わないようにしてもよい。
【００３７】
また、ノードＮ２に接続されるキャパシタＣｂは、好ましくはＭＯＳキャパシタにより形成することができる。キャパシタＣｂにより昇圧回路２２０の寄生容量が大きくなると、高速動作の障害になり得るので、例えば、キャパシタＣｂとノードＮ２との間にダイオードまたはトランジスタ（昇圧するときにオンする）を接続し、ノードＮ２側からキャパシタＣｂの容量が見えないようにしてもよい。
【００３８】
さらに上記実施例では、トランジスタＱ４のソースがＧＮＤに接続されているが、ソースがＧＮＤレベルであると、トランジスタＱ４のリークが大きくなるので、トランジスタＱ４とＧＮＤとの間にインバータを接続し、インバータの入力にローカルブースト信号／ＸＢを供給したり、あるいはトランジスタＱ４のソースをＶｃｃ等の電圧もしくはローカルブースト信号ＸＢに接続するようにしてもよい。この場合、後者（ローカルブースト信号ＸＢを直接接続）の方がより大きな効果を得ることができる。このことは、トランジスタＱ２についても同様であり、トランジスタＱ２とＧＮＤとの間にインバータを接続し、インバータの入力にローカルクランプ信号／ＸＴを供給したり、あるいはトランジスタＱ２のソースをＶｃｃ等の電圧もしくはローカルクランプ信号ＸＴに接続するようにしてもよい。
【００３９】
次に、本発明の第２の実施例について説明する。図４に示すブロック選択部２００は、メモリセルアレイの各ブロック毎に配置することが可能である。例えば、図６に示すように、列方向に１０２４個のブロック＿０〜ブロック＿１０２３が配置されるとき、１０２４個のブロック選択部２００＿０〜２００＿１０２３が列方向に配置される。このようなレイアウトの場合、ブロック選択部２００は、図４に示すようにレベルシフタ２１０を含むため、１０２４個のレベルシフタ２１０が配置されることになる。
【００４０】
レベルシフタ２１０は、チャージポンプ回路から出力された高電圧Vppを、Vcc電圧レベルのブロック選択信号BLKSELに応じて出力するため、両者の電位差を緩和するために高耐圧の低しきい値のデプリーションタイプのＮＭＯＳトランジスタを使用する。このデプリーショントランジスタは、長いチャンネル長を必要とするため大きな面積を要する。図６に示すように、１０２４個のレベルシフタを配置すると、その占有面積が大きくなり、メモリチップの小型化の支障になり得る。そこで、第２の実施例では、ブロック選択部を幾つかのブロックで共有することを可能にする。
【００４１】
図７は、本発明の第２の実施例のブロック選択部の配置例を示す図である。同図に示すように、ブロックが１０２４個あるとき、水平方向８×垂直方向１２８にブロックが配置され、１つのレベルシフタが水平方向の８つのブロックにより共有される。つまり、レベルシフタ２１０＿０〜２１０＿１２７のいずれか１つによって、選択された水平方向の８つのブロックに電圧ＰＳＶに供給される。また、水平方向の８つのブロックのいずれかの選択は、８本のローカルクランプ信号ＸＴ０〜ＸＴ７（／ＸＴ０〜／ＸＴ７）と、８本のローカルバースト信号ＸＢ０〜ＸＢ７（／ＸＢ０〜／ＸＢ７）をデコードすることによって行われる。例えば、ローカルクランプ信号ＸＴ０、ローカルバースト信号ＸＢ０とが選択されれば、ブロック０が選択され、ローカルクランプ信号ＸＴ５、ローカルバースト信号ＸＢ５が選択されれば、水平方向の８つのブロックのブロック５が選択される。
【００４２】
図８に、水平方向に配置された８つのブロックを選択するためのブロック選択部の詳細を示す。８つのブロックに共用される１つのレベルシフタ２１０は、行アドレスに基づき当該水平方向の８つのブロックが選択されたとき、Ｈレベルのブロック選択信号BLKSELに応答して電圧ＰＳＶを各ブロックの昇圧回路２２０＿７〜２２０＿１に共通に出力する。昇圧回路２２０＿７〜２２０＿０は、上記したように、対応するローカルクランプ信号ＸＴおよびローカルブースト信号ＸＢによって選択的に動作される。また、昇圧回路２２０＿７〜２２０＿０の出力電圧PASSVOLTは、対応するブロック選択トランジスタ２３０＿７〜２３０＿０にそれぞれ出力される。電圧供給部３００は、各ブロック選択トランジスタ２３０＿７〜２３０＿０に個別にグローバル信号線G_SGD、G_WL31〜G_WL0、G_SGSを出力する。すなわち、電圧供給部３００は、８つのブロック数に応じたグローバル信号線（本例では、８×G_SGD、８×G_WL31〜８×G_WL0、８×G_SGS）を出力することに留意すべきである。
【００４３】
例えば、レベルシフタ２１０＿１が選択され、その水平方向のブロック＿０に対してプログラムが行われるものとする。ローカルクランプ信号ＸＴ０がＨレベルに遷移され、昇圧回路２２０＿０がオン状態となり、レベルシフタ２１０がブロック選択信号BLKSELに応答して電圧ＰＳＶを昇圧回路２２０＿７〜２２０＿０に出力する。昇圧回路２２０＿０のトランジスタＱ１はオンであるため、電圧ＰＳＶが昇圧回路２２０＿０内に取り込まれ、電圧PASSVOUTが電圧ＰＳＶによってＰＳＶ−Ｖｔｈにプリチャージされる。他方、昇圧回路２２０＿７〜２２０＿１のトランジスタＱ１はオフであるため、電圧ＰＳＶは、昇圧回路内に取り込まれない。
【００４４】
次に、電圧供給部３００は、グローバルワード線G_WLに要求される動作電圧を供給する。すなわち、電圧供給部３００は、選択ワード線にプログラム電圧を供給し、非選択ワード線に中間電圧を供給する。このとき、昇圧回路２２０＿０のノードＮ２の電圧PASSVOLTは、ＰＳＶ−Ｖｔｈに充電されており、ブロック選択トランジスタ２３０＿０のゲートは、プログラム電圧が供給されたことにより自己ブーストされ、その昇圧されたゲート電圧でブロック選択トランジスタ２３０＿０がオンする。一方、昇圧回路２２０＿７〜２２０＿１の電圧PASSVOLTは０Ｖであるため、それらのブロック選択トランジスタ２３０＿７〜２３０＿１はオフである。
【００４５】
その後、ローカルブースト信号ＸＢ０がアサートされると、昇圧回路２２０＿０のノードｂｓｔがＧＮＤレベルからＰＳＶ−Ｖｔｈレベルに上昇し、ノードＮ２は、キャパシタＣｂを介して昇圧される。つまり、電圧PASSVOLTは、２段階のブースト後に、動作電圧＋Ｖｔｈ＋バックバイアス以上に昇圧される。
【００４６】
このように本実施例では、デプリーションタイプの面積の大きなレベルシフタを使用する場合であっても、水平方向のブロックの各々に僅かなデバイス（４トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、キャパシタＣｂ）を配置するだけで、レベルシフタを複数の水平方向のブロックにおいて共有し、レベルシフタによる占有面積を削減することが可能になる。図６の構成では、１０２４の水平ブロックをデコードするためにレベルシフタ×１０２４を必要とする。本実施例のように、８個の水平ブロックが共有される場合、１０２４水平ブロックをデコードするために、レベルシフタ×１２８（ユニットブロック選択）＋１６（ＸＴ／ＸＢデコーダ）＝１４４を必要とする。これのより、Ｘデコーダの大幅な占有面積の削減が可能になる。
【００４７】
本実施例において、レベルシフタからのＰＳＶ電圧を共有する昇圧回路数の増加は、ローカルクランプ信号ＸＴがアサートされたとき、選択された水平ブロックにおいて、ノードＮ１とノードＮ２間の電荷共有を抑制するように働く。また、ローカルブースト信号／ＸＢが印加されるトランジスタＱ４のソース電圧をＶｓｓからローカルブースト信号ＸＢに置換し、ノードｂｓｔからのリークを抑制するようにしてもよい。非選択状態のトランジスタＱ２、Ｑ４は、ゲート電圧にＶｃｃを使用することができ、ＸＴ、ＸＢデコーダからの作成が容易である。一番高いPASSVOLT電圧がジャンクションＢＶによってクランプされ、自動的にＢＶｏｘを保護する。
【００４８】
上記実施例では、１つのブロック選択部が水平方向の８つのブロックによって共用される例を示したが、これは一例であり、１つのブロック選択部が水平方向の複数のブロックによって共用されるようにしてもよい。
【００４９】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５０】
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：制御部
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０：内部電圧発生回路
２００：ブロック選択部
２１０：レベルシフタ
２２０：昇圧回路
２３０：ブロック選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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