(57)【要約】【課題】静電放電（ＥＳＤ）耐量を高めることができるソリッドステートリレーを提供すること。【解決手段】出力側に、入力信号に応じてオン、オフする点弧用トライアックチップ２と、その点弧用トライアックチップ２のオン電流に応じてオン、オフする電力用トライアックチップ３とを備える。出力側の双方向に関してそれぞれ、点弧用トライアックチップ２の繰り返しピークオフ電圧よりも電力用トライアックチップ３の繰り返しピークオフ電圧が低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、
上記出力側に、入力信号に応じてオン、オフする点弧用トライアックチップと、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備え、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低いことを特徴とするソリッドステートリレー。
【請求項２】
請求項１に記載のソリッドステートリレーにおいて、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低いことを特徴とするソリッドステートリレー。
【請求項３】
請求項１または２に記載のソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法であって、
上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、
上記基準範囲内にある製品を許容することを特徴とするソリッドステートリレーのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はソリッドステートリレーに関し、より詳しくは、入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、出力側に点弧用トライアックチップとその点弧用トライアックチップによってオン、オフされる電力用トライアックチップとを備えたソリッドステートリレーに関する。
【０００２】
また、この発明は、そのようなソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法に関する。
【背景技術】
【０００３】
従来、この種のソリッドステートリレーとしては、例えば特許文献１（特開２００３−２７４６３６号公報）、特許文献２（特開２００１−７６９０号公報）に開示されているように、出力側に、入力光信号に応じてオン、オフする点弧用の双方向フォトサイリスタチップ（以下「点弧用トライアックチップ」と呼ぶ。）と、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備えたものが知られている。
【０００４】
点弧用トライアックチップは、電流容量が少ないけれども、入力光信号に応じて高感度にオン、オフする。一方、電力用トライアックチップは、入力光信号のレベルではオンしない（トリガされない）けれども、点弧用トライアックチップのオン電流に応じてオン、オフされて、大電流を流すことができる。
【０００５】
点弧用トライアックチップとしては、例えば特許文献３（特開２０１４−１８７２８０号公報）に開示されているような、オン電流が主にチップの表面方向に流れるラテラル型（横型）構造のものが広く用いられている。一方、電力用トライアックチップとしては、例えば特許文献４（特開２００９−２０６１９３号公報）に開示されているような、オン電流が主にチップの厚さ方向に流れる縦型構造のものが広く用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２７４６３６号公報
【特許文献２】特開２００１−７６９０号公報
【特許文献３】特開２０１４−１８７２８０号公報
【特許文献４】特開２００９−２０６１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなソリッドステートリレーは、例えば白物家電機器やＯＡ（オフィスオートメーション）機器等の電源回路部に用いられている。近年、それらの機器の市場品質レベルの向上に伴い、ソリッドステートリレーとしても、ＥＳＤ（Electrostatic Discharge；静電放電）耐量、すなわち、静電サージに対する耐性を高めることが求められている。
【０００８】
そこで、この発明の課題は、ＥＳＤ耐量を高めることができるソリッドステートリレーを提供することにある。
【０００９】
また、この発明の課題は、そのようなソリッドステートリレーのテストを行うのに適したソリッドステートリレーのテスト方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明者らが従来のソリッドステートリレーについて静電放電試験（人体モデル（ＨＢＭ））を行って解析したところ、点弧用トライアックチップと電力用トライアックチップのうち、電流容量の少ない点弧用トライアックチップの方がサージ電流によって破壊されていることが分かった。この主な原因として、従来のソリッドステートリレーでは、下の表１に示すように、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が高い場合があることが挙げられる。特に、電力用トライアックチップでは、出力側の双方向（モードＩとモードIII）に関して、繰り返しピークオフ電圧を定めるＰＮ接合が非対称になっており、モードIIIでの繰り返しピークオフ電圧が高い。これにより、ソリッドステートリレーに対する電圧印加の向きが、例えば点弧用トライアックチップに対してチャネル２、電力用トライアックチップに対してモードIIIであるとき、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が高くなっている。このため、その電圧印加の向きに静電放電を受けたときは、図１５に例示するように、まずソリッドステートリレーの出力側端子間電圧が点弧用トライアックチップの繰り返しピークオフ電圧（典型値８００Ｖ）に達した時点ｔ１で点弧用トライアックチップがブレークダウン（降伏）し、電力用トライアックチップに電流が流れる前（典型的には出力側端子間電圧が１２００Ｖを超える時点ｔ２の前）に、静電放電によるサージ電流（これを図１５中に「ＬＴチップに流れ込むサージ電流」として示す。）によって点弧用トライアックチップが破壊されると考えられる。その結果、電力用トライアックチップに流れ込むサージ電流（これを図１５中に「ＴＣチップに流れ込むサージ電流」として示す。）は比較的少なくなっている。なお、ソリッドステートリレーに対する静電放電試験では、図１４に例示するように、出力側端子間電圧がソリッドステートリレーの繰り返しピークオフ電圧（従来は点弧用トライアックチップの繰り返しピークオフ電圧に相当し、典型的には８００Ｖ）に達した時点ｔ１で、試験器のキャパシタからの放電電流が急峻な立ち上がりをもつサージ電流としてソリッドステートリレーに流れ込む（これを図１４中に「ＳＳＲに流れ込むサージ電流」として示す。）。図１４中の面積Ｓが試験器のキャパシタに充電されていた電荷量（これを符号Ｑで表す。）に相当する。ソリッドステートリレーは、この電荷量Ｑをサージ電流として受け、熱として消費等しなければならない。
（表１）製品仕様での繰り返しピークオフ電圧の定格値が６００Ｖである場合
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【００１１】
そこで、上記課題を解決するため、この発明のソリッドステートリレーは、
入力信号に応じて出力側の端子間がオン、オフするソリッドステートリレーであって、
上記出力側に、入力信号に応じてオン、オフする点弧用トライアックチップと、その点弧用トライアックチップのオン電流に応じてオン、オフする電力用トライアックチップとを備え、
上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低いことを特徴とする。
【００１２】
本明細書で、「繰り返しピークオフ電圧」とは、出力端子間に連続して印加することのできる、繰り返し性のある電圧の最大値を指す。この「繰り返しピークオフ電圧」は、特に断らない限り、ソリッドステートリレーの製品仕様書で規定される「定格値」ではなく、個々のソリッドステートリレーが実際にブレークダウン（降伏）を起こす値を指す。
【００１３】
この発明のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、点弧用トライアックチップの繰り返しピークオフ電圧よりも電力用トライアックチップの繰り返しピークオフ電圧が低い。したがって、出力側の双方向に関していずれの電圧印加の向きに静電放電（ＥＳＤ）を受けたとしても、図１３に例示するように、まずソリッドステートリレーの出力側端子間電圧が電力用トライアックチップの繰り返しピークオフ電圧に達した時点ｔ１′で電力用トライアックチップがブレークダウン（降伏）し、静電放電によるサージ電流の大部分（これを図１３中に「ＴＣチップに流れ込むサージ電流」として示す。）を上記電力用トライアックチップが吸収する。したがって、上記点弧用トライアックチップに対して静電放電によるサージ電流（これを図１３中に「ＬＴチップに流れ込むサージ電流」として示す。）が少なくなって、上記点弧用トライアックチップが破壊され難くなる。この結果、ソリッドステートリレーとしてのＥＳＤ耐量を高めることができる。
【００１４】
一実施形態のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低いことを特徴とする。
【００１５】
この一実施形態のソリッドステートリレーでは、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が５０Ｖ以上低い。したがって、上記点弧用トライアックチップがさらに破壊され難くなる。この結果、ソリッドステートリレーとしてのＥＳＤ耐量をさらに高めることができる。
【００１６】
別の局面では、この発明のソリッドステートリレーのテスト方法は、上記ソリッドステートリレーのテストを行うソリッドステートリレーのテスト方法であって、
上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、
上記基準範囲内にある製品を許容することを特徴とする。
【００１７】
本明細書で、繰り返しピークオフ電圧についての「定格値」とは、ソリッドステートリレーの製品仕様書で規定される値を指す。ユーザが個々のソリッドステートリレーに対して繰り返しピークオフ電圧の「定格値」を超える電圧を印加することは、品質保証対象外として禁止されている。
【００１８】
この発明のソリッドステートリレーのテスト方法では、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧を検査して、上記出力側の双方向に関してそれぞれ、上記繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲を外れた製品を排除し、上記基準範囲内にある製品を許容する。ここで、上述のように、上記出力側の双方向に関してそれぞれ、上記点弧用トライアックチップの繰り返しピークオフ電圧よりも上記電力用トライアックチップの繰り返しピークオフ電圧が低く設定されていることから、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧は、実質的に上記電力用トライアックチップの繰り返しピークオフ電圧に相当する。したがって、その検査によって、上記電力用トライアックチップの繰り返しピークオフ電圧が上記基準範囲の上限（定格値の１．３倍超）を超える製品は、実質的に排除されている。この結果、出荷される上記ソリッドステートリレーの製品は高いＥＳＤ耐量をもつ、ということを保証できる。
【発明の効果】
【００１９】
以上より明らかなように、この発明のソリッドステートリレーによれば、ＥＳＤ耐量を高めることができる。
【００２０】
また、この発明のソリッドステートリレーのテスト方法によれば、出荷される上記ソリッドステートリレーの製品は高いＥＳＤ耐量をもつ、ということを保証できる。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施形態のソリッドステートリレーの概略構成を示す図である。
【図２】従来品のソリッドステートリレーと発明品のソリッドステートリレーが示したＥＳＤ耐量を比較して示す図である。
【図３】上記実施形態のソリッドステートリレーを構成する点弧用トライアックチップ（ＬＴチップ）の概略パターンレイアウトを示す図である。
【図４】上記ＬＴチップの断面を模式的に示す図である。
【図５】上記実施形態のソリッドステートリレーを構成する電力用トライアックチップ（ＴＣチップ）の概略パターンレイアウトを示す図である。
【図６】上記ＴＣチップの断面を模式的に示す図である。
【図７】図７（Ａ）〜図７（Ｃ）は、上記ＴＣチップにおけるモードＩの繰り返しピークオフ電圧を説明する図である。
【図８】図８（Ａ）〜図８（Ｃ）は、上記ＴＣチップにおけるモードIIIの繰り返しピークオフ電圧を説明する図である。
【図９】静電放電（ＥＳＤ）試験の仕方を説明する図である。
【図１０】上記ＬＴチップの繰り返しピークオフ電圧、上記ＴＣチップの繰り返しピークオフ電圧、および、上記ソリッドステートリレーの製品についての繰り返しピークオフ電圧の間の関係を示す図である。
【図１１】上記ＴＣチップの寸法が図８の例とは異なる場合の、上記ＴＣチップにおけるモードIIIの繰り返しピークオフ電圧を説明する図である。
【図１２】上記ＬＴチップの変形例のパターンレイアウトを示す図である。
【図１３】上記実施形態のソリッドステートリレーにおいてＴＣチップとＬＴチップに流れ込むサージ電流を模式的に説明する図である。
【図１４】静電放電試験によってソリッドステートリレーに流れ込むサージ電流を模式的に説明する図である。
【図１５】従来のソリッドステートリレーにおいてＴＣチップとＬＴチップに流れ込むサージ電流を模式的に説明する図である。
【発明を実施するための形態】
【００２２】
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
【００２３】
＜第１実施形態＞
（ソリッドステートリレーの概略構成）
図１は、一実施形態のソリッドステートリレー（全体を符号１０で示す。）の概略構成を示している。
【００２４】
このソリッドステートリレー１０は、ＧａＡｓ発光ダイオードチップ（以下「ＧＬチップ」と呼ぶ。）１と、ラテラル型の点弧用トライアックチップ（以下「ＬＴチップ」と呼ぶ。）２と、電力用トライアックチップ（以下「ＴＣチップ」と呼ぶ。）３とを備えている。ＧＬチップ１は、アノード端子Ａとカソード端子Ｋとの間に電気的な入力信号を受けて赤外光を発する。ＬＴチップ２は、ＴＣチップ３の一方の端子Ｔ２とゲート端子Ｇとの間に接続されている。このＬＴチップ２は、ＧＬチップ１とは電気的に分離され、ＧＬチップ１からの入力光信号に応じてオン、オフする。ＴＣチップ３は、そのＬＴチップ２のオン電流に応じてオン、オフする。これにより、このソリッドステートリレー１０の出力側の端子（すなわち、ＴＣチップ３の端子）Ｔ１，Ｔ２間がオン（導通）、オフ（非導通）するようになっている。
【００２５】
（ＬＴチップの構成と繰り返しピークオフ電圧）
図３はＬＴチップ２の概略パターンレイアウトを示し、図４は図３におけるＩＶ‐ＩＶ線矢視断面を示している。
【００２６】
このＬＴチップ２は、図３、図４に示すように、Ｎ型シリコン基板１１の表面側に、２つのＰ型アノード拡散領域１２ａ，１２ｂと、これらのＰ型アノード拡散領域１２ａ，１２ｂの外側に沿って延在する２つのＰゲート拡散領域１３ａ，１３ｂとを、それぞれ図において左右対称の状態で備えている。２つのＰゲート拡散領域１３ａ，１３ｂ内に、それぞれＮ型カソード拡散領域１４ａ，１４ｂが設けられている。図３中の左側のＰ型アノード拡散領域１２ａとＰゲート拡散領域１３ａとの間にまたがって、Ｐ型ゲート抵抗拡散領域１５ａが設けられている。同様に、図３中の右側のＰ型アノード拡散領域１２ｂとＰゲート拡散領域１３ｂとの間にまたがって、Ｐ型ゲート抵抗拡散領域１５ｂが設けられている。また、図３中の左側でＰ型アノード拡散領域１２ａ、Ｐゲート拡散領域１３ａ、Ｎ型カソード拡散領域１４ａ、およびＰ型ゲート抵抗拡散領域１５ａは、Ｎ型カソード拡散領域１４ａ上の一部（窓１６ａｗ）を除いて概ね、Ａｌ電極１６ａによって覆われている。同様に、図３中の右側で、Ｐ型アノード拡散領域１２ｂ、Ｐゲート拡散領域１３ｂ、Ｎ型カソード拡散領域１４ｂ、およびＰ型ゲート抵抗拡散領域１５ｂは、Ｎ型カソード拡散領域１４ｂ上の一部（窓１６ｂｗ）を除いて概ね、Ａｌ電極１６ｂによって覆われている。図４によって分かるように、Ａｌ電極１６ａは、Ｐ型アノード拡散領域１２ａとＮ型カソード拡散領域１４ａとを電気的に接続している。同様に、Ａｌ電極１６ｂは、Ｐ型アノード拡散領域１２ｂとＮ型カソード拡散領域１４ｂとを電気的に接続している。
【００２７】
Ａｌ電極１６ａは、このＬＴチップ２の一方の端子Ｔ１′として、Ａｕワイヤ１７ａを介して、図１中に示したゲート端子Ｇに接続されている。Ａｌ電極１６ｂは、このＬＴチップ２の他方の端子Ｔ２′として、Ａｕワイヤ１７ｂを介して、図１中に示した端子Ｔ２に接続されている。
【００２８】
図３、図４中に示すように、Ｎ型シリコン基板１１の表面の周囲には、Ｎ型チャネルストッパ領域１８と、Ａｌガードリング１９とが設けられている。
【００２９】
このＬＴチップ２では、Ｐ型アノード拡散領域１２ｂ、Ｎ型シリコン基板１１、Ｐゲート拡散領域１３ａ、およびＮ型カソード拡散領域１４ａが、チャネル１のフォトサイリスタ部（ＰＮＰＮ構造）を構成している。また、Ｐ型アノード拡散領域１２ａ、Ｎ型シリコン基板１１、Ｐゲート拡散領域１３ｂ、およびＮ型カソード拡散領域１４ｂが、チャネル２のフォトサイリスタ部（ＰＮＰＮ構造）を構成している。チャネル１の向き（端子Ｔ２′が正電位、端子Ｔ１′が負電位）に電圧が印加された状態で、入力光信号を受けると、図３、図４中に符号「ＣＨ１」を付した矢印の向きにオン電流が流れる。一方、チャネル２の向き（端子Ｔ１′が正電位、端子Ｔ２′が負電位）に電圧が印加された状態で、入力光信号を受けると、図３、図４中に符号「ＣＨ２」を付した矢印の向きにオン電流が流れる。
【００３０】
このＬＴチップ２は、繰り返しピークオフ電圧（ＣＨ１の繰り返しピークオフ電圧を符号「ＶＤＲＭＬＴＣＨ１」で表し、ＣＨ２の繰り返しピークオフ電圧を符号「ＶＤＲＭＬＴＣＨ２」で表すものとする。）に関して、特開２０１４−１８７２８０号公報に開示されているような公知の点弧用フォトトライアックチップと実質的に同様の設計になっている。これにより、このＬＴチップ２の繰り返しピークオフ電圧の分布範囲は、ＣＨ１，ＣＨ２ともに、７５０〜９５０Ｖの範囲内となっている。このＬＴチップ２単独での繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２に関する検査は、後述の図１０中に示すように、それぞれ８３０Ｖ以上を許容する基準で行われるものとする。
【００３１】
（ＴＣチップの構成と繰り返しピークオフ電圧）
図５はＴＣチップ３の概略パターンレイアウトを示し、図６はＴＣチップ３の断面を模式的に示している。
【００３２】
このＴＣチップ３は、図５、図６に示すように、半導体基板としてのＮ型シリコン基板３０と、チップサイズを定める枠状のパターンを用いてシリコン基板３０を厚さ方向に貫通して形成された第１の拡散領域としてのＰ型アイソレーション拡散領域３１とを備えている。図６によって分かるように、このアイソレーション拡散領域３１は、シリコン基板３０の表面側から拡散された部分３１ａと、シリコン基板３０の裏面側から拡散された部分３１ｂとを含んでいる。さらに、このＴＣチップ３は、図５、図６に示すように、第２の拡散領域としてのＰ型表面ゲート拡散領域３２と、第３の拡散領域としての裏面ゲート拡散領域３３とを備えている。Ｐ型表面ゲート拡散領域３２は、シリコン基板３０の表面側で、アイソレーション拡散領域３１（特に、部分３１ａ）によって離間して取り囲まれた内部の領域に形成されている。裏面ゲート拡散領域３３は、シリコン基板３０の裏面側の実質的に全域に、アイソレーション拡散領域３１（特に、部分３１ｂ）と部分的にオーバラップして形成されている。シリコン基板３０の表面側で、表面ゲート拡散領域３２内の略半分の領域に、Ｎ型表面高濃度拡散領域３６が設けられている。また、表面ゲート拡散領域３２内の一部の領域には、Ｎ型表面高濃度拡散領域３６と離間したＮ型表面高濃度拡散領域３５も設けられている。また、シリコン基板３０の裏面側で、裏面ゲート拡散領域３３内の略半分の領域（表面高濃度拡散領域３６とは対向しない領域）には、Ｎ型裏面高濃度拡散領域３７が設けられている。また、シリコン基板３０の表面側で、アイソレーション拡散領域３１と表面ゲート拡散領域３２との間に、これらのアイソレーション拡散領域３１、表面ゲート拡散領域３２からそれぞれ離間して形成された環状のチャネルストッパ領域３８が設けられている。
【００３３】
シリコン基板３０の表面側には、パターン化されたＡｌ電極層４１が設けられている。Ａｌ電極層４１は、Ｐ型表面ゲート拡散領域３２とＮ型表面高濃度拡散領域３６とにまたがって配置された主電極部分４１ｄと、この主電極部分４１ｄから離間してＰ型表面ゲート拡散領域３２とＮ型表面高濃度拡散領域３６とにまたがって配置されたゲート電極部分４１ｃと、チャネルストッパ領域３８上に配置されたチャネルストッパ電極部分４１ｂと、アイソレーション拡散領域３１（特に、部分３１ａ）上に配置されたガードリング部分４１ａとを含んでいる。一方、シリコン基板３０の裏面側には全域に、Ａｌ，Ｔｉ，Ｎｉ，Ａｇ合金またはＡｌ，Ｍｏ，Ｐｔ，Ａｇ合金からなる裏面電極層４２が設けられている。
【００３４】
裏面電極層４２は、ダイボンドによって、ソリッドステートリレー１０の出力側の一方の端子Ｔ２に接続されている。表面側のＡｌ電極層４１のうち、主電極部分４１ｄは、Ａｕワイヤ３９ｂを介して、ソリッドステートリレー１０の出力側の他方の端子Ｔ１に接続されている。ゲート電極部分４１ｃは、Ａｕワイヤ３９ａを介して、ソリッドステートリレー１０のゲート端子Ｇに接続されている。
【００３５】
モードＩの向き（端子Ｔ２が正電位、端子Ｔ１が負電位）に電圧が印加された状態で、ＬＴチップ２からのオン電流がゲート端子ＧからＰ型表面ゲート拡散領域３２、Ｎ型表面高濃度拡散領域３６を通して端子Ｔ１へ流れると、端子Ｔ２から端子Ｔ１へ向かって図６中に符号「ＭｏｄｅＩ」を付した矢印の向きにオン電流が流れる。モードIIIの向き（端子Ｔ１が正電位、端子Ｔ２が負電位）に電圧が印加された状態で、端子Ｔ１からＰ型表面ゲート拡散領域３２、Ｎ型表面高濃度拡散領域３５を通してゲート端子ＧへＬＴチップ２のオン電流として電流が引き抜かれると、端子Ｔ１から端子Ｔ２が負電位へ向かって図６中に符号「ＭｏｄｅIII」を付した矢印の向きにオン電流が流れる。
【００３６】
このＴＣチップ３では、双方向の繰り返しピークオフ電圧（モードＩの繰り返しピークオフ電圧を符号「ＶＤＲＭＴＣＩ」で表し、モードIIIの繰り返しピークオフ電圧を符号「ＶＤＲＭＴＣIII」で表すものとする。）間の不均衡を減らすように、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIとの差分｜ＶＤＲＭＴＣＩ−ＶＤＲＭＴＣIII｜が、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖとする。）内に設定されている。次に、このＴＣチップ３の双方向の繰り返しピークオフ電圧の設定について詳述する。
【００３７】
このＴＣチップ３では、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩは、図７（Ａ）に示すような、表面ゲート拡散領域３２とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第２寸法Ｌ２によって定まっている。この理由は、次の通りである。モードＩでは、表面ゲート拡散領域３２とシリコン基板３０とが作るＰＮ接合（これを「表面ゲート拡散領域３２のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる。この表面ゲート拡散領域３２のＰＮ接合では、シリコン基板３０の表面側で、図７（Ｂ）中に矢印Ｄ１で示すように、内部の表面ゲート拡散領域３２から周囲のチャネルストッパ領域３８へ向かって空乏層３２ｄが伸びようとする。この空乏層３２ｄが伸びようとする向きＤ１は、図７（Ｃ）中に示すように、平面的に見て、空乏層３２ｄ中の等電位線３２ｅ１，３２ｅ２，３２ｅ３，…が広がる向きであるから、空乏層３２ｄが比較的広がり易く、電界集中が或る程度緩和される。しかし、端子Ｔ１，Ｔ２間の印加電圧が大きくなると、空乏層３２ｄ内で一定の電界値に達し、電圧降伏が起こる。この結果、第２寸法Ｌ２に応じて、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩが定まっている。
【００３８】
一方、この例では、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIは、図８（Ａ）中に示すような、アイソレーション拡散領域３１とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第１寸法Ｌ１によって定まっている。
【００３９】
なお、表面ゲート拡散領域３２と裏面ゲート拡散領域３３との間のシリコン基板３０の厚さ方向に沿った第３寸法Ｌ３が、上述の第１寸法Ｌ１、第２寸法Ｌ２よりも小さい場合は、第１寸法Ｌ１よりもむしろ、第３寸法Ｌ３がモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIを定める。ただし、この例では、第１寸法Ｌ１、第２寸法Ｌ２よりも第３寸法Ｌ３が大きいものとする。
【００４０】
モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが第１寸法Ｌ１によって定まる理由は、次の通りである。モードIIIでは、アイソレーション拡散領域３１とシリコン基板３０とが作るＰＮ接合（これを「アイソレーション拡散領域３１のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる（なお、裏面ゲート拡散領域３３とシリコン基板３０とが作るＰＮ接合にも印加電圧が加わるが、第１寸法Ｌ１よりも第３寸法Ｌ３が大きい場合は、そのＰＮ接合の関与は少ない。）。端子Ｔ１，Ｔ２間の印加電圧が大きくなると、空乏層３１ｄ内で一定の電界値に達し、電圧降伏が起こる。ここで、このアイソレーション拡散領域３１のＰＮ接合では、シリコン基板３０の表面側で、図８（Ｂ）中に矢印Ｄ３で示すように、周囲のアイソレーション拡散領域３１から内部のチャネルストッパ領域３８へ向かって空乏層３１ｄが伸びようとする。この空乏層３１ｄが伸びようとする向きＤ３は、図８（Ｃ）中に示すように、平面的に見て、空乏層３１ｄ中の等電位線３１ｅ１，３１ｅ２，３１ｅ３，…が集まる向きであるから、空乏層３１ｄが広がり難く、電界が集中し易い。この結果、第１寸法Ｌ１の割には、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが低くなる傾向がある。
【００４１】
この傾向を踏まえて、このＴＣチップ３では、第１寸法Ｌ１は第２寸法Ｌ２の１．０倍以上かつ１．５倍以下の範囲内に設定されている（つまり、１．０≦（Ｌ１／Ｌ２）≦１．５に設定されている。）。したがって、第１寸法Ｌ１の割にはモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが低くなる傾向が相殺される。この結果、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが接近する。
【００４２】
具体的には、この例では、第１寸法Ｌ１＝５０μｍ、第２寸法Ｌ２＝４０μｍ、第３寸法Ｌ３＝１７０μｍにそれぞれ設定されている。すなわち、寸法比（Ｌ１／Ｌ２）＝１．２５に設定されている。この結果、次の表２に示すように、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩ＝７５０Ｖ±３０Ｖ、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIII＝７５０Ｖ±３０Ｖにすることができた。モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIとの差分｜ＶＤＲＭＴＣＩ−ＶＤＲＭＴＣIII｜は、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖ）内に入っている。
（表２）製品仕様での繰り返しピークオフ電圧の定格値が６００Ｖである場合
2018121096.tif 000004
【００４３】
この結果、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２が従来レベルまたはそれ以上（この例では、８３０Ｖ以上）に維持される場合、ソリッドステートリレー１０の製品としては、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIを低くすることができた。特に、この例では、図１０中に示すように、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIを５０Ｖ以上低くすることができた。
【００４４】
したがって、出力側の双方向に関していずれの電圧印加の向きに静電放電（ＥＳＤ）を受けたとしても、図１３に例示するように、まずソリッドステートリレー１０の出力側端子間電圧がＴＣチップ３の繰り返しピークオフ電圧（典型値７５０Ｖ）に達した時点ｔ１′でＴＣチップ３がブレークダウン（降伏）し、静電放電によるサージ電流の大部分（これを図１３中に「ＴＣチップに流れ込むサージ電流」として示す。）をＴＣチップ３が吸収する。例えば、図１中に示すように、ＴＣチップ３にサージ電流Ｉｓの大部分Ｉｓ１が流れ、ＬＴチップ２にはサージ電流Ｉｓの一部Ｉｓ２のみが流れる（図１はモードIIIの向きに静電放電を受けた場合を示している。）。したがって、ＬＴチップ２に対して静電放電によるサージ電流（これを図１３中に「ＬＴチップに流れ込むサージ電流」として示す。出力側端子間電圧がＬＴチップ２の繰り返しピークオフ電圧（この例では、８５０Ｖ）に達した時点ｔ２′で流れる。）が少なくなって、ＬＴチップ２が破壊され難くなる。この結果、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。
【００４５】
（静電放電試験の結果）
図２は、表１に示した繰り返しピークオフ電圧をもつ従来のソリッドステートリレー（「従来品」と表す。）と、表２に示した繰り返しピークオフ電圧をもつソリッドステートリレー（「発明品」と表す。）とについて、静電放電試験（人体モデル（ＨＢＭ））を行ってＥＳＤ耐量を比較した結果を示している。この静電放電試験では、図９に示すように、高圧電源９００によって、キャパシタＣ（＝１００ｐＦ）に直流高電圧を充電し、スイッチ９０１を切り換えて、抵抗Ｒ（＝１．５ｋΩ）を介して供試体Ｘ（従来品または発明品）に放電した。
【００４６】
図２の縦軸は、従来品のソリッドステートリレーと、発明品のソリッドステートリレーとが示したＥＳＤ耐量（単位ｋＶ）を比較して示している。図２の横軸は、出力側の双方向に関してそれぞれ、ＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIからＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２を差し引いた差分を表している。すなわち、モードＩの向きでは（ＶＤＲＭＴＣＩ−ＶＤＲＭＬＴＣＨ１）を表し、モードIIIの向きでは（ＶＤＲＭＴＣIII−ＶＤＲＭＬＴＣＨ２）を表している。また、図２中の●印はモードＩの向きに放電が行われたときのデータを表し、図２中の○印はモードIIIの向きに放電が行われたときのデータを表している。この図２から分かるように、従来品、発明品ともに、（ＶＤＲＭＴＣＩ−ＶＤＲＭＬＴＣＨ１）または（ＶＤＲＭＴＣIII−ＶＤＲＭＬＴＣＨ２）が低くなるに連れて、ＥＳＤ耐量が大きくなる傾向（図２中の直線αで近似される関係）を示している。ここで、発明品のソリッドステートリレーでは、（ＶＤＲＭＴＣＩ−ＶＤＲＭＬＴＣＨ１）または（ＶＤＲＭＴＣIII−ＶＤＲＭＬＴＣＨ２）が負であるから、言い換えればＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIが低いので、高いＥＳＤ耐量を示している。このように、本発明のソリッドステートリレーによれば、ＥＳＤ耐量を高め得ることを確認できた。
【００４７】
（ソリッドステートリレーのテスト方法）
ソリッドステートリレー１０の製品についての例えば出荷前テスト（製品の出荷前に、各製品が製品仕様を満たしているか否かを検査するテスト）では、次のようなテスト方法を実施するのが望ましい。すなわち、ソリッドステートリレー１０の繰り返しピークオフ電圧を検査して、出力側の双方向に関してそれぞれ、繰り返しピークオフ電圧の定格値からその定格値の１．３倍までの基準範囲（この例では６００Ｖ以上、７８０Ｖ以下の範囲）を外れた製品を排除し、図１０中に符号「ＳＳＲ」を用いて示すような、その基準範囲内にある製品を許容する。
【００４８】
ここで、上述のように、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIが低いことから、ソリッドステートリレー１０の製品についての繰り返しピークオフ電圧は、実質的にＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIに相当する。したがって、その検査によって、実質的にＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIが上記基準範囲の上限（定格値の１．３倍超）を超えるような製品が排除されている。この結果、出荷されるソリッドステートリレー１０の製品は、ＥＳＤ耐量が高いもののみとなる。
【００４９】
これにより、出荷されるソリッドステートリレー１０の製品は高いＥＳＤ耐量をもつ、ということを保証できる。
【００５０】
なお、製品仕様での繰り返しピークオフ電圧の定格値が４００Ｖの場合は、その製品についての出荷前テストでは、その定格値からその定格値の１．３倍までの基準範囲（つまり、４００Ｖ以上、５２０Ｖ以下の範囲）を外れた製品を排除し、その基準範囲内にある製品を許容するのが望ましい。また、製品仕様での繰り返しピークオフ電圧の定格値が８００Ｖの場合は、その製品についての出荷前テストでは、その定格値からその定格値の１．３倍までの基準範囲（つまり、８００Ｖ以上、１０４０Ｖ以下の範囲）を外れた製品を排除し、その基準範囲内にある製品を許容するのが望ましい。
【００５１】
＜第２実施形態＞
（ＴＣチップの変形例）
上の例では、図７（Ａ）、図８（Ａ）中に示したように、ＴＣチップ３において、アイソレーション拡散領域３１とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第１寸法Ｌ１、および、表面ゲート拡散領域３２とチャネルストッパ領域３８との間のシリコン基板３０の表面に沿った第２寸法Ｌ２よりも、表面ゲート拡散領域３２と裏面ゲート拡散領域３３との間のシリコン基板３０の厚さ方向に沿った第３寸法Ｌ３が大きいものとした。そして、双方向の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ、ＶＤＲＭＴＣIII」間の不均衡を減らすように、寸法比（Ｌ１／Ｌ２）の範囲を設定した。それに対して、図１１に示すように、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合は、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩは、上の場合と同様に第２寸法Ｌ２によって定まるけれども、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIは、第１寸法Ｌ１よりもむしろ、第３寸法Ｌ３によって定まる。
【００５２】
そこで、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合は、第３寸法Ｌ３を、第２寸法Ｌ２の０．８倍以上かつ１．０倍未満の範囲内に設定する（つまり、０．８≦（Ｌ３／Ｌ２）＜１．０に設定する。）。この結果、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが接近する。
【００５３】
この理由は、次の通りである。モードIIIでは、裏面ゲート拡散領域３３とシリコン基板３０とが作るＰＮ接合（これを「裏面ゲート拡散領域３３のＰＮ接合」と呼ぶ。）に主に印加電圧が加わる。この裏面ゲート拡散領域３３のＰＮ接合では、図１１中に矢印Ｄ３′で示すように、シリコン基板３０の裏面側から表面側の表面ゲート拡散領域３２へ向かって空乏層３３ｄが平坦面として伸びようとする（等電位面３３ｅ１，３３ｅ２，３３ｅ３，…が平坦である）から、空乏層３３ｄがより広がり易く、電界集中がより緩和される。この結果、第３寸法Ｌ３の割には、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが高くなる傾向をもつ。この傾向を踏まえて、このＴＣチップ３では、第３寸法Ｌ３を、第２寸法Ｌ２の０．８倍以上かつ１．０倍未満の範囲内に設定する（つまり、０．８≦（Ｌ３／Ｌ２）＜１．０に設定する。）。したがって、第３寸法Ｌ３の割にはモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが高くなる傾向が相殺される。この結果、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩに対して、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIが接近する。
【００５４】
具体的には、例えば、第１寸法Ｌ１＝１２０μｍ、第２寸法Ｌ２＝１２０μｍである場合に、第３寸法Ｌ３＝１００μｍに設定する。すなわち、寸法比（Ｌ３／Ｌ２）＝０．８３に設定する。この結果、既述の表２に示したのと同様に、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩ＝７５０Ｖ±３０Ｖ、モードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIII＝７５０Ｖ±３０Ｖにすることができた。モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIとの差分｜ＶＤＲＭＴＣＩ−ＶＤＲＭＴＣIII｜は、予め定められた許容範囲ΔＶ（この例では、ΔＶ＝６０Ｖ）内に入っている。
【００５５】
したがって、第１寸法Ｌ１および第２寸法Ｌ２よりも第３寸法Ｌ３が小さい場合であっても、ソリッドステートリレー１０の製品としては、出力側の双方向に関してそれぞれ、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIを低くすることができる。この結果、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。
【００５６】
＜第３実施形態＞
（ＬＴチップの変形例）
上の例では、ＬＴチップ２は、図３、図４中に示したように、チャネル１のオン電流（図中の矢印ＣＨ１で示す。）とチャネル２のオン電流（図中の矢印ＣＨ２で示す。）とが同じ領域を交互に、交差して流れるタイプとした。しかしながら、これに限られるものではなく、例えば図１２に示すＬＴチップ（符号１０２で示す。）のように、チャネル１のオン電流（図中の矢印ＣＨ１で示す。）とチャネル２のオン電流（図中の矢印ＣＨ２で示す。）とが互いに別の領域（この例では、上半分の領域と下半分の領域）を流れるタイプとしてもよい。
【００５７】
具体的には、このＬＴチップ１０２は、Ｎ型シリコン基板１１１の表面の図１２において上半分の領域に、チャネル１のフォトサイリスタ部を構成するＰ型アノード拡散領域１１２ｂと、Ｐゲート拡散領域１１３ａと、Ｎ型カソード拡散領域１１４ａとを備えている。また、Ｎ型シリコン基板１１１の表面の図１２において下半分の領域に、チャネル２のフォトサイリスタ部を構成するＰ型アノード拡散領域１１２ａと、Ｐゲート拡散領域１１３ｂと、Ｎ型カソード拡散領域１１４ｂとを備えている。図１２中の左側のＰ型アノード拡散領域１１２ａとＰゲート拡散領域１１３ａとの間にまたがって、Ｐ型ゲート抵抗拡散領域１１５ａが設けられている。同様に、図１２中の右側のＰ型アノード拡散領域１１２ｂとＰゲート拡散領域１１３ｂとの間にまたがって、Ｐ型ゲート抵抗拡散領域１１５ｂが設けられている。また、図１２中の左側でＰ型アノード拡散領域１１２ａ、Ｐゲート拡散領域１１３ａ、Ｎ型カソード拡散領域１１４ａ、およびＰ型ゲート抵抗拡散領域１１５ａは、Ａｌ電極１１６ａによって覆われている。同様に、図１２中の右側で、Ｐ型アノード拡散領域１１２ｂ、Ｐゲート拡散領域１１３ｂ、Ｎ型カソード拡散領域１１４ｂ、およびＰ型ゲート抵抗拡散領域１１５ｂは、Ａｌ電極１１６ｂによって覆われている。Ａｌ電極１１６ａは、Ｐ型アノード拡散領域１１２ａとＮ型カソード拡散領域１１４ａとを電気的に接続している。同様に、Ａｌ電極１１６ｂは、Ｐ型アノード拡散領域１１２ｂとＮ型カソード拡散領域１１４ｂとを電気的に接続している。１１０はＡl配線である。
【００５８】
このＬＴチップ１０２は、繰り返しピークオフ電圧に関して、先に述べたＬＴチップ２と同じ設計になっている。これにより、このＬＴチップ１０２の繰り返しピークオフ電圧の分布範囲は、ＣＨ１，ＣＨ２ともに、７５０〜９５０Ｖの範囲内となっている。このＬＴチップ１０２単独での繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２に関する検査は、ＬＴチップ２におけるのと同様に、それぞれ８３０Ｖ以上を許容する基準で行われるものとする。
【００５９】
このＬＴチップ１０２を用いた場合も、ＬＴチップ２を用いた場合と同様に、ソリッドステートリレー１０としてのＥＳＤ耐量を高めることができる。
【００６０】
なお、モードＩの繰り返しピークオフ電圧ＶＤＲＭＴＣＩとモードIIIの繰り返しピークオフ電圧ＶＤＲＭＴＣIIIとの差分｜ＶＤＲＭＴＣＩ−ＶＤＲＭＴＣIII｜のための許容範囲ΔＶは、上述の６０Ｖに限られるものではなく、歩留りが許す限り、例えば５０Ｖ、４０Ｖ、、３０Ｖ、または２０Ｖというように、狭く設定され得る。逆に、ＬＴチップ２の繰り返しピークオフ電圧ＶＤＲＭＬＴＣＨ１，ＶＤＲＭＬＴＣＨ２よりもＴＣチップ３の繰り返しピークオフ電圧ＶＤＲＭＴＣＩ，ＶＤＲＭＴＣIIIを低くすることができれば、その許容範囲ΔＶは、７０Ｖ、８０Ｖ、９０Ｖ、または１００Ｖというように、広く設定されうる。
【００６１】
図１では、ＴＣチップ３のゲート端子Ｇが外部に引き出された態様となっているが、これに限られるものではない。ソリッドステートリレー１０としては、ゲート端子Ｇが内部に封じられ、４端子（入力側２端子、出力側２端子）の外観をもっていてもよい。
【００６２】
上述の実施形態は例示に過ぎず、この発明の範囲から逸脱することなく種々の変形が可能である。
【符号の説明】
【００６３】
１  ＧＬチップ
２，１０２  ＬＴチップ
３  ＴＣチップ
１０  ソリッドステートリレー
【図１】
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【図２】
2018121096.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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