(57)【要約】【課題】差動回路のＥＳＤ耐力の劣化を抑制すること。【解決手段】一対の差動入力端子Ｔｉｎｐ、Ｔｉｎｎのそれぞれに電気的に接続された一対の差動入力ノードＴ１ｐ、Ｔ１ｎを有する差動増幅回路１０と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、共通端子Ｔｃｏｍに接続された第２端子と、をそれぞれ有する一対の第１抵抗素子と、前記共通端子に電気的に接続された第１端子と、第１電源端子に電気的に接続された第２端子と、を有する第２抵抗素子と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、前記第１電源端子と異なる電圧が供給される第２電源端子に接続された第２端子と、をそれぞれ有する一対の第３抵抗素子と、前記共通端子に接続された第１端子と、基準電位に接続された第２端子と、を有するキャパシタＣ１と、を具備する集積回路装置。【選択図】図６
2018198414.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動入力端子のそれぞれに電気的に接続された一対の差動入力ノードを有する差動増幅回路と、
前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、共通端子に接続された第２端子と、をそれぞれ有する一対の第１抵抗素子と、
前記共通端子に電気的に接続された第１端子と、第１電源端子に電気的に接続された第２端子と、を有する第２抵抗素子と、
前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、前記第１電源端子と異なる電圧が供給される第２電源端子に接続された第２端子と、をそれぞれ有する一対の第３抵抗素子と、
前記共通端子に接続された第１端子と、基準電位に接続された第２端子と、を有するキャパシタと、
を具備する集積回路装置。
【請求項２】
前記差動増幅回路および前記共通端子が形成された半導体チップと、
前記半導体チップと前記キャパシタとが同一面上に実装された実装基板と、
前記共通端子と前記キャパシタの第１端子とを電気的に接続するボンディングワイヤと、
をさらに具備する請求項１に記載の集積回路装置。
【請求項３】
前記一対の差動入力端子のそれぞれおよび前記一対の第１抵抗素子の前記第１端子のそれぞれに電気的に接続された制御端子をそれぞれ有する一対のトランジスタをさらに具備する請求項１または２に記載の集積回路装置。
【請求項４】
前記一対のトランジスタは、それぞれ一対のエミッタフォロワ回路を構成し、前記一対のエミッタフォロワ回路のそれぞれの出力は前記差動増幅回路の前記一対の差動入力ノードにそれぞれ電気的に接続されている請求項３に記載の集積回路装置。
【請求項５】
前記一対の第３抵抗素子の抵抗値は、前記一対の第１抵抗素子の抵抗値および前記第２抵抗素子の抵抗値より高い請求項１から４のいずれか一項に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、例えば一対の差動入力端子が抵抗素子によって終端された差動増幅回路を具備する集積回路装置に関する。
【背景技術】
【０００２】
高周波信号または高速信号を取り扱う回路には、コモンモードノイズ対策として差動信号を扱う差動回路が用いられる。また、高周波信号または高速信号を伝送するために特定の特性インピーダンスを有する伝送線路が用いられる。伝送線路は、その先端で特性インピーダンスと等しい抵抗値を有する抵抗素子（終端抵抗）によって終端される。例えば光通信用集積回路に用いられる差動回路においては、一対の差動入力端子の各々は、各差動入力端子に入力信号を伝送する伝送線路の特性インピーダンスと等しい抵抗値（例えば５０Ω）を有する終端抵抗で終端電圧に終端される。あるいは、一対の差動入力端子の一方の端子と他方の端子の間の抵抗値が特性インピーダンスの２倍（例えば１００Ω）となるように差動信号の中心電位に終端される。例えば、一対の差動入力端子はそれぞれ終端抵抗を介し定電圧源に接続される（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２１５０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、終端抵抗で終端された差動入力端子を有する差動回路において、入力電圧を要求される電圧にしようとすると、例えば、抵抗素子を利用して終端電圧を生成しようとした場合に、差動入力端子のＥＳＤ（Electro-Static Discharge）耐力が劣化する。
【０００５】
本発明は、差動回路のＥＳＤ耐力の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、一対の差動入力端子のそれぞれに電気的に接続された一対の差動入力ノードを有する差動増幅回路と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、共通端子に接続された第２端子と、をそれぞれ有する一対の第１抵抗素子と、前記共通端子に電気的に接続された第１端子と、第１電源端子に電気的に接続された第２端子と、を有する第２抵抗素子と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、前記第１電源端子と異なる電圧が供給される第２電源端子に接続された第２端子と、をそれぞれ有する一対の第３抵抗素子と、前記共通端子に接続された第１端子と、基準電位に接続された第２端子と、を有するキャパシタと、を具備する集積回路装置である。
【発明の効果】
【０００７】
本発明の一実施形態によれば、差動回路のＥＳＤ耐力の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例１に係る差動回路の回路図である。
【図２】図２は、比較例２に係る差動回路の回路図である。
【図３】図３（ａ）および図３（ｂ）は、比較例１および２に係る差動回路における時間に対するＥＳＤ電流を示す図である
【図４】図４は、比較例３に係る差動回路の回路図である。
【図５】図５（ａ）および図５（ｂ）は、比較例２および３に係る差動回路おける周波数に対する反射特性および伝送特性を示す図である。
【図６】図６は、本発明の実施例１に係る差動回路の回路図である。
【図７】図７（ａ）は、本発明の実施例１に係る差動回路を実装した平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ断面図である。
【図８】図８（ａ）および図８（ｂ）は、実施例１、比較例１および２に係る差動回路における時間に対するＥＳＤ電流を示す図である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
【００１０】
（１）本願発明の一実施形態は、一対の差動入力端子のそれぞれに電気的に接続された一対の差動入力ノードを有する差動増幅回路と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、共通端子に接続された第２端子と、をそれぞれ有する一対の第１抵抗素子と、前記共通端子に電気的に接続された第１端子と、第１電源端子に電気的に接続された第２端子と、を有する第２抵抗素子と、前記一対の差動入力端子のそれぞれに電気的に接続された第１端子と、前記第１電源端子と異なる電圧が供給される第２電源端子に接続された第２端子と、をそれぞれ有する一対の第３抵抗素子と、前記共通端子に接続された第１端子と、基準電位に接続された第２端子と、を有するキャパシタと、を具備する集積回路装置である。これにより、ＥＳＤ耐力の劣化を抑制することができる。
（２）前記差動増幅回路および前記共通端子が形成された半導体チップと、前記半導体チップと前記キャパシタとが同一面上に実装された実装基板と、前記共通端子と前記キャパシタの第１端子とを電気的に接続するボンディングワイヤと、をさらに具備することが好ましい。これにより、キャパシタを半導体チップ内に設けないためコストダウンが可能となる。
（３）前記一対の差動入力端子のそれぞれおよび前記一対の第１抵抗素子の前記第１端子のそれぞれに電気的に接続された制御端子をそれぞれ有する一対のトランジスタをさらに具備することが好ましい。これにより、トランジスタの制御端子にＥＳＤ電流が流れることに起因するＥＳＤ耐力の劣化を抑制することができる。
（４）前記一対のトランジスタは、それぞれ一対のエミッタフォロワ回路を構成し、前記一対のエミッタフォロワ回路のそれぞれの出力は前記差動増幅回路の前記一対の差動入力ノードにそれぞれ電気的に接続されていることが好ましい。これにより、エミッタフォロワ接続またはソースフォロワ接続されたトランジスタにＥＳＤ電流が流れることに起因するＥＳＤ耐力の劣化を抑制することができる。
（５）前記一対の第３抵抗素子の抵抗値は、前記一対の第１抵抗素子の抵抗値および前記第２抵抗素子の抵抗値より高いことが好ましい。これにより、第１電源端子と第２電源端子との間に第１から第３抵抗素子を介して流れる電流に起因する消費電力を抑制できる。
【００１１】
［本願発明の実施形態の詳細］
本発明の実施形態にかかる集積回路装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１２】
［比較例１］
図１は、比較例１に係る差動回路の回路図である。図１に示すように、比較例１に係る差動回路１１０は、差動入力端子Ｔｉｎｐ、Ｔｉｎｎ、差動出力端子Ｔｏｕｔｐ、Ｔｏｕｔｎ、電源端子Ｔｖｃｃ、トランジスタＴｐ、Ｔｎ、抵抗Ｒ１、Ｒ３、Ｒ４および差動増幅回路１０を備えている。差動回路１１０は、例えば半導体チップ１２に形成されている。差動入力端子Ｔｉｎｐ、Ｔｉｎｎ、差動出力端子Ｔｏｕｔｐ、Ｔｏｕｔｎおよび電源端子Ｔｖｃｃは、例えば半導体チップ１２に設けられたボンディングパッド（金属電極）である。一対の差動入力端子ＴｉｎｐおよびＴｉｎｎはそれぞれトランジスタＴｐおよびＴｎのベースに接続されている。差動入力端子ＴｉｎｐおよびＴｉｎｎは、各々抵抗Ｒ１を介し電源端子Ｔｖｃｃに接続され、かつ抵抗Ｒ３を介しグランド端子Ｔｇｎｄに接続されている。電源端子Ｔｖｃｃの電源電圧はＶＣＣである。
【００１３】
トランジスタＴｐおよびＴｎのコレクタは各々電源端子Ｔｖｃｃに接続されている。トランジスタＴｐおよびＴｎのエミッタは各々抵抗Ｒ４を介しグランド電位（グランド端子Ｔｇｎｄ）に電気的に接続されている。トランジスタＴｐおよびＴｎのエミッタと抵抗Ｒ４との間のノードＮ１ｐおよびＮ１ｎは各々差動増幅回路１０の差動入力ノードである。差動増幅回路１０の差動出力ノードはそれぞれ差動出力端子ＴｏｕｔｐおよびＴｏｕｔｎに接続されている。
【００１４】
トランジスタＴｐおよびＴｎは、それぞれエミッタフォロワ回路（コレクタ接地回路）を構成し、例えば、差動入力端子ＴｉｎｐおよびＴｉｎｎのバイアス電圧を差動増幅回路１０の入力バイアス電圧ＶＤＣに変換（レベルシフト）している。
【００１５】
抵抗Ｒ１は終端抵抗であり、抵抗Ｒ１の抵抗値は、差動入力端子ＴｉｎｐおよびＴｉｎｎのそれぞれに接続される伝送線路の特性インピーダンスと等しい抵抗値、例えば５０Ωである。差動入力端子ＴｉｎｐとＴｉｎｎとの間は２つの抵抗Ｒ１を介し、特性インピーダンスの２倍の抵抗値例えば１００Ωに差動終端されている。抵抗Ｒ３の抵抗値は抵抗Ｒ１の抵抗値に比べ高い（例えば抵抗Ｒ３の抵抗値は３ｋΩである）。このため、電源端子Ｔｖｃｃから一つの抵抗Ｒ１およびその抵抗Ｒ１に直列に接続された一つのＲ３を介しグランド端子Ｔｇｎｄに流れる電流ＩＲを小さくできる。よって、消費電力を抑制できる。抵抗Ｒ４の抵抗値はエミッタフォロワ回路に必要な電流を供給できるように設定する（例えば抵抗Ｒ４の抵抗値は１ｋΩである）。エミッタフォロワ回路に必要な電流は、エミッタフォロワ回路の入力（トランジスタＴｐおよびＴｎのベース）から出力（トランジスタＴｐおよびＴｎのエミッタ）への信号のレベルシフト量に応じて決められる。
【００１６】
トランジスタＴｐおよびＴｎのベースのインピーダンスは抵抗Ｒ３に比べ十分高い。このため、差動入力端子ＴｉｎｐおよびＴｉｎｎのバイアス電圧は抵抗Ｒ１とＲ３のそれぞれの抵抗値の比で決まる。ノードＮ１ｐおよびＮ１ｎのバイアス電圧ＶＤＣは、差動入力端子ＴｉｎｐおよびＴｉｎｎのバイアス電圧（ＶＣＣ−Ｒ１×ＩＲ）からトランジスタＴｐおよびＴｎのベース−エミッタ電圧ＶＢＥを引いた値となる。つまり、ＶＤＣ＝ＶＣＣ−Ｒ１×ＩＲ−ＶＢＥとなる。
【００１７】
［比較例２］
外部から電源端子Ｔｖｃｃに供給される電源電圧ＶＣＣは例えば１．５Ｖから６Ｖの間の一定値に定まっている。比較例２は、電源電圧ＶＣＣおよび電流ＩＲを比較例１から変えずに、差動増幅回路１０の差動入力ノードＮ１ｐおよびＮ１ｎのバイアス電圧を比較例１の電圧ＶＤＣから電圧Ｖ´ＤＣに低くする要求がある場合の例である。
【００１８】
図２は、比較例２に係る差動回路の回路図である。図２に示すように、比較例２に係る差動回路１１２では、２つの抵抗Ｒ１のそれぞれの一端が共にノードＮ２に接続されている。ノードＮ２は抵抗Ｒ２を介し電源端子Ｔｖｃｃに接続されている。抵抗Ｒ２の抵抗値を抵抗Ｒ３の抵抗値より低くし、抵抗Ｒ１の抵抗値と同程度（例えば２００Ω）とする。差動入力端子ＴｉｎｐおよびＴｉｎｎのバイアス電圧は、ＶＣＣ−Ｒ１×ＩＲ´−Ｒ２×２×ＩＲ´となる。よって、Ｖ´ＤＣ＝ＶＣＣ−Ｒ１×ＩＲ´−Ｒ２×２×ＩＲ´−ＶＢＥとなる。これにより電圧Ｖ´ＤＣは電圧ＶＤＣよりＲ２×２×ＩＲ´低くなる。例えば、抵抗Ｒ１、Ｒ２およびＲ３の抵抗値がそれぞれ５０Ω、２００Ωおよび３ｋΩ、電源電圧ＶＣＣが３Ｖとすると、電圧Ｖ´ＤＣは電圧ＶＤＣより約３７０ｍＶ低くできる。このように、比較例２では、比較例１と電流ＩＲ´をほぼ変えず（すなわち消費電力を増大させず）に、差動増幅回路１０の入力バイアス電圧を低くできる。なお、電流ＩＲ´は、ＶＣＣ／（Ｒ２＋（Ｒ１＋Ｒ３）／２）と求められる。
【００１９】
比較例２によれば、差動入力端子ＴｉｎｐとＴｉｎｎは２つの抵抗Ｒ１で差動終端されており、差動高周波特性は比較例１と基本的に変わらない。しかし、差動入力端子ＴｉｎｐおよびＴｉｎｎはそれぞれ抵抗Ｒ１とＲ２を介して電源端子Ｔｖｃｃに終端されるため、同相（コモンモード）の高周波特性は比較例１に対し劣化する。
【００２０】
比較例１および２において、入力端子ＴｉｎｐにＥＳＤ電圧が印加されたときに、入力端子Ｔｉｎｐから電源端子Ｔｖｃｃに流れる電流ＩＥＳＤ１と、入力端子ＴｉｎｐからトランジスタＴｐのベースに流れる電流ＩＥＳＤ２と、をシミュレーションした。
【００２１】
ＥＳＤ電圧はヒューマンボディモデルを仮定しＥＳＤ電圧を１００Ｖとした。ヒューマンボディモデルは、日本工業規格  ＪＩＳ  Ｃ６１３４０−３−１：２０１０「静電気−第３−１部：静電気の影響をシミュレーションする方法−人体モデル（ＨＢＭ）の静電気放電試験波形」に準拠したものを用いた。電源電圧ＶＣＣを３．３Ｖ、抵抗Ｒ１、Ｒ２およびＲ３のそれぞれの抵抗値は５０Ω、２００Ωおよび３ｋΩとした。トランジスタＴｐおよびＴｎはＩｎＰ系のＨＢＴ（Heterojunction Bipolar Transistor）とした。
【００２２】
図３（ａ）および図３（ｂ）は、比較例１および２に係る差動回路における時間に対するＥＳＤ電流を示す図である。図３（ａ）および図３（ｂ）に示すように、ＥＳＤ電圧が印加されるとＥＳＤ電流ＩＥＳＤ１およびＩＥＳＤ２が一瞬増加し、その後時間とともに減少する。比較例１および２の最大のＩＥＳＤ１はそれぞれ約２８ｍＡおよび約４４ｍＡである。比較例１および２の最大のＩＥＳＤ２はそれぞれ約１６ｍＡおよび約３０ｍＡである。
【００２３】
比較例２では比較例１に比べトランジスタＴｐのベースに約２倍のＩＥＳＤ２が流れる。これは、比較例２では、抵抗Ｒ２により、入力端子Ｔｉｎｐから電源端子Ｔｖｃｃに流れるＩＥＳＤ１が比較例１に比べ減少するためである。抵抗Ｒ１およびＲ３は、金属抵抗または半導体抵抗が用いられる。抵抗Ｒ１およびＲ２では、金属抵抗または半導体抵抗の電流の流れる向きに垂直な横幅を大きくすればＥＳＤ耐力を持たせることは容易である。一方、トランジスタＴｐおよびＴｎでは、高速性能を実現するために内部に微細な素子構造を有しており、ＥＳＤ耐力を持たせることは容易でない。このように、トランジスタＴｐおよびＴｎは抵抗Ｒ１およびＲ２よりＥＳＤ耐力が小さい。このため、比較例２は比較例１に比べ低いＥＳＤによりトランジスタＴｐおよびＴｎが劣化してしまうおそれがある。
【００２４】
以上のように、比較例２では比較例１に比べ、差動増幅回路１０の入力バイアス電圧（ノードＮ１ｐおよびＮ１ｎのバイアス電圧）を電圧ＶＤＣから電圧Ｖ´ＤＣに低くすることができる。また、差動高周波特性は比較例１とほとんど変わらない。しかし、ＥＳＤ耐力が劣化してしまう。また、同相（コモンモード）の高周波特性が劣化してしまう。
【００２５】
［比較例３］
ＥＳＤ耐性を向上させるため、入力端子ＴｉｎｐおよびＴｉｎｎにダイオードを接続することが考えられる。図４は、比較例３に係る差動回路の回路図である。図４に示すように、比較例３に係る差動回路１１４では、入力端子ＴｉｎｐおよびＴｉｎｎと電源端子Ｔｖｃｃとの間にそれぞれ逆方向にバイアスされるようにダイオードＤ１が接続されている。入力端子ＴｉｎｐおよびＴｉｎｎとグランド端子Ｔｇｎｄとの間にそれぞれ逆方向にバイアスされるようにダイオードＤ２が接続されている。入力端子ＴｉｎｐおよびＴｉｎｎにＥＳＤ電圧が加わると、ＥＳＤ電流はダイオードＤ１またはＤ２を介し電源端子Ｔｖｃｃまたはグランド端子Ｔｇｎｄに流れる。これにより、トランジスタＴｐおよびＴｎに流れるＥＳＤ電流を抑制できる。
【００２６】
しかしながら、ダイオードＤ１およびＤ２の容量（寄生容量）が入力端子ＴｉｎｐおよびＴｉｎｎに付加される。このため、入力端子ＴｉｎｐおよびＴｉｎｎに入力する高周波信号（高速信号を含む）の通過特性および反射特性が劣化する。比較例２および３について差動信号の反射特性ＳＤＤ１１および伝送特性ＳＤＤ２１をシミュレーションした。
【００２７】
図５（ａ）および図５（ｂ）は、比較例２および３に係る差動回路における周波数に対する反射特性および伝達特性を示す図である。比較例３は、ダイオードの「１個」と「２個並列」についてシミュレーションした。「１個」では、図４のように、差動入力端子ＴｉｎｐおよびＴｉｎｎと電源端子Ｔｖｃｃとの間にそれぞれダイオードＤ１が１個接続され、差動入力端子ＴｉｎｐおよびＴｉｎｎとグランド端子Ｔｇｎｄとの間にそれぞれダイオードＤ２が１個接続されている。「２個並列」では、差動入力端子ＴｉｎｐおよびＴｉｎｎと電源端子Ｔｖｃｃとの間にそれぞれダイオードＤ１が２個並列に接続され、差動入力端子ＴｉｎｐおよびＴｉｎｎとグランド端子Ｔｇｎｄとの間にそれぞれダイオードＤ２が２個並列に接続されている。ダイオードＤ１およびＤ２は、ＩｎＰ系ＨＢＴのベースとコレクタとをダイオード接続したものであり、許容電流密度が数ｍＡ／μｍ２の大きさとした。
【００２８】
図５（ａ）に示すように、比較例２に比べ比較例３では入力信号の反射が大きい。特に「２個並列」では、反射特性は大きく劣化する。例えば、２０ＧＨｚにおけるＳＤＤ１１が−２０ｄＢ以下が要求されるとすると、比較例３の「１個」および「２個並列」はいずれもＳＤＤ１１の要求を満足しない。図５（ｂ）に示すように、伝送特性においても比較例３は比較例２より損失が大きい。特に「２個並列」では、伝送特性が劣化する。
【００２９】
以上のように、比較例３ではＥＳＤ耐力が向上するが、差動信号の高周波数における反射特性が劣化してしまう。
【００３０】
以下に、比較例２のように、電源電圧ＶＣＣおよび電流ＩＲをほとんど変えずに差動増幅回路１０の入力バイアス電圧を低くするため抵抗Ｒ２を設けた場合であっても、高周波特性を劣化させずかつＥＳＤ耐力を向上させることができる実施例について説明する。
【実施例１】
【００３１】
図６は、本発明の実施例１に係る差動回路の回路図である。図６に示すように、実施例１に係る差動回路１００（集積回路装置）では、半導体チップ１２に共通端子Ｔｃｏｍが設けられている。共通端子ＴｃｏｍはノードＮ２に接続されている。共通端子Ｔｃｏｍとグランド端子Ｔｇｎｄとの間にインダクタＬ１およびキャパシタＣ１が直列に接続されている。
【００３２】
図７（ａ）は、本発明の実施例１に係る差動回路を実装した平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ断面図である。図７（ａ）および図７（ｂ）に示すように、実装基板１４上に半導体チップ１２およびチップコンデンサ１６（ダイキャップコンデンサ）が搭載されている。実装基板１４は、絶縁基板１４ａと絶縁基板１４ａ上に設けられたグランド金属層１４ｂを有している。絶縁基板１４ａは、例えば樹脂基板またはセラミックス基板である。グランド金属層１４ｂは、例えば金層、アルミニウム層または銅層である。
【００３３】
半導体チップ１２上にはボンディングパッド１３（金属電極）が設けられている。半導体チップ１２は、例えばＩｎＰ基板を有する。ボンディングパッド１３は、例えば金層、アルミニウム層または銅層等の金属層である。チップコンデンサ１６は、電極１６ａと１６ｃと、その間に挟まれた誘電体層１６ｂを有している。電極１６ａおよび１６ｃは例えば金層、アルミニウム層または銅層等の金属層である。誘電体層１６ｂは例えばセラミックスである。電極１６ａはグランド金属層１４ｂに導電性接着剤等によって電気的に接続されて固定されている。電極１６ｃとボンディングパッド１３とはボンディングワイヤ１８により接続されている。ボンディングワイヤ１８は、例えば金ワイヤ、アルミニウムワイヤまたは銅ワイヤ等の金属ワイヤである。
【００３４】
ボンディングパッド１３、チップコンデンサ１６およびボンディングワイヤ１８は、それぞれ共通端子Ｔｃｏｍ、キャパシタＣ１およびインダクタＬ１に相当する。
【００３５】
実施例１において、比較例１および２と同様に、入力端子ＴｉｎｐにＥＳＤ電圧が印加されたときに流れる電流ＩＥＳＤ１およびＩＥＳＤ２をシミュレーションした。キャパシタＣ１のキャパシタンスを１０ｎＦ、インダクタＬ１のインダクタンスおよび直列等価抵抗をそれぞれ３００ｐＦおよび５Ωとした。
【００３６】
図８（ａ）および図８（ｂ）は、実施例１、比較例１および２に係る差動回路における時間に対するＥＳＤ電流を示す図である。図８（ａ）および図８（ｂ）に示すように、実施例１のＥＳＤ電流ＩＥＳＤ１およびＩＥＳＤ２は比較例１とほとんど同じであり、トランジスタＴｐおよびＴｎのベースに入力するＥＳＤ電流ＩＥＳＤ２を小さくできる。これは、共通端子ＴｃｏｍからインダクタＬ１とキャパシタＣ１を介しグランドに至る経路がＥＳＤ電流の周波数成分において低インピーダンスとなるためである。ＥＳＤ電流ＩＥＳＤ１が共通端子Ｔｃｏｍを介してできるだけ多くグランドに流れるようにすることでＥＳＤ耐性を向上できる。このため、ボンディングワイヤ１８の長さを短くして、インダクタＬ１を小さくすることが好ましい。
【００３７】
差動入力端子ＴｉｎｐとＴｉｎｎとの間は直列に接続された２つの抵抗Ｒ１で差動終端されているため、共通端子ＴｃｏｍにキャパシタＣ１が接続されても差動信号の高周波特性には影響しない。特に、ノードＮ２の電位を差動入力端子ＴｉｎｐとＴｉｎｎに入力される差動信号の中心電位に一致させると、これにより、ノードＮ２の電位は一定となるのでキャパシタＣ１が高周波特性に影響することはなくなる。また、高周波信号に対し共通端子Ｔｃｏｍとグランドとの間のキャパシタＣ１は低インピーダンスとなる。これにより、抵抗Ｒ２の影響が少なくなり、差動入力端子ＴｉｎｐおよびＴｉｎｎは各々抵抗Ｒ１のみで終端されるようになる。よって、同相の高周波特性（例えば反射特性）の劣化を抑制できる。
【００３８】
以上のように、実施例１によれば、差動増幅回路１０の一対の入力ノードＮ１ｐおよびＮ１ｎは、それぞれ一対の入力端子ＴｉｎｐおよびＴｉｎｎに電気的に接続されている。一対の抵抗Ｒ１（第１抵抗素子）の一端（第１端子）はそれぞれ一対の入力端子ＴｉｎｐおよびＴｉｎｎにそれぞれ電気的に接続され、他端（第２端子）は共通端子Ｔｃｏｍに接続されている。抵抗Ｒ２（第２抵抗素子）の一端（第１端子）は共通端子Ｔｃｏｍに接続され、他端（第２端子）は電源端子Ｔｖｃｃ（第１電源端子）に接続されている。一対の抵抗Ｒ３（第３抵抗素子）の一端（第１端子）は一対の入力端子ＴｉｎｐおよびＴｉｎｎにそれぞれ電気的に接続され、他端（第２端子）はグランド端子（第１電源端子と異なる電圧が供給される第２電源端子）に電気的に接続されている。これにより、比較例２と同様に、電源電圧および消費電力をほとんど変えずに差動回路の入力バイアス電圧を低くすることができる。
【００３９】
キャパシタＣ１の一端（第１端子）は共通端子Ｔｃｏｍに接続され、他端（第２端子）は基準電位（例えばグランド端子Ｔｇｎｄまたは電源端子Ｔｖｃｃ）に接続されている。これにより、高周波数において共通端子Ｔｃｏｍが低インピーダンスで接地されるため、比較例１と同程度のＥＳＤ耐力を確保できる。また、比較例３と比べて、高周波特性が劣化しない。さらに、比較例１と同程度の差動高周波特性および同相高周波特性を実現できる。
【００４０】
キャパシタＣ１の代わりに共通端子Ｔｃｏｍにダイオードを接続することも考えられる。しかしながら、ダイオードは例えば半導体チップ１２内のトランジスタで形成することになる。これにより、チップコストが増大する。よって、共通端子ＴｃｏｍにはキャパシタＣ１を接続することが好ましい。
【００４１】
高周波帯において共通端子Ｔｃｏｍとグランド端子との間を低インピーダンスとするためには、キャパシタＣ１のキャパシタンスが大きく、例えば１ｎＦ以上、好ましくは５ｎＦ以上となる。このようなキャパシタＣ１を半導体チップ１２内に設けると、キャパシタＣ１の面積が大きくなり、チップコストが増大する。
【００４２】
そこで、図７（ａ）および図７（ｂ）のように、実装基板１４上に半導体チップ１２およびキャパシタ（ダイキャップ）を搭載する。半導体チップ１２とキャパシタとが実装基板１４の同一面上に実装されている。共通端子ＴｃｏｍとキャパシタＣ１の一端とをボンディングワイヤで接続する。これにより、キャパシタＣ１を半導体チップ内に設けなくてもよくなる。よって、半導体チップ１２のチップ面積が大きくなることによるコストアップを抑制でき、コストダウンが可能となる。
【００４３】
キャパシタＣ１を介しＥＳＤ電流をグランドに流すため、インダクタＬ１のインダクタンスおよび直列等価抵抗は小さいことが好ましい。このため、ボンディングワイヤ１８は短いことが好ましい。インダクタンスおよび直列等価抵抗を小さくするために、複数のボンディングワイヤ１８がボンディングパッド１３とチップコンデンサ１６との間に並列に設けられてもよい。
【００４４】
一対のトランジスタＴｐおよびＴｎのベース（制御端子）は一対の差動入力端子ＴｉｎｐおよびＴｉｎｎ並びに一対の抵抗Ｒ１の一端子にそれぞれ電気的に接続されている。トランジスタＴｐおよびＴｎのベースに差動入力端子ＴｉｎｐおよびＴｉｎｎが接続されている場合、ＥＳＤ電流がトランジスタＴｐおよびＴｎのベースに流れ、それによって生じる急激な発熱によってトランジスタＴｐおよびＴｎがダメージを受けるおそれがある。これにより、ＥＳＤ耐力が低下するおそれがある。そこで、共通端子ＴｃｏｍにキャパシタＣ１を接続する。これにより、トランジスタＴｐおよびＴｎのベースへのＥＳＤ電流の流れ込みを抑制し、ＥＳＤ耐力の劣化を抑制することができる。
【００４５】
一対のトランジスタＴｐおよびＴｎのコレクタ（第１端子）は、電源端子Ｔｖｃｃに接続され、エミッタ（第２端子）は、差動増幅回路１０の一対の入力ノードＮ１ｐおよびＮ１ｎにそれぞれ接続されている。このように、一対のトランジスタＴｐおよびＴｎがエミッタフォロワ接続されている場合、ＥＳＤ電流がトランジスタＴｐおよびＴｎのベースに流れ、トランジスタＴｐおよびＴｎが破壊されるおそれがある。そこで、共通端子ＴｃｏｍにキャパシタＣ１を接続する。これにより、トランジスタＴｐおよびＴｎのベースへのＥＳＤ電流の流れ込みを抑制し、ＥＳＤ耐力の劣化を抑制することができる。
【００４６】
トランジスタＴｐおよびＴｎとしてバイポーラトランジスタを例に説明したが、トランジスタＴｐおよびＴｎはＦＥＴ（Field Effect Transistor）でもよい。この場合、制御端子、第１端子および第２端子は、それぞれゲート、ドレインおよびソースとなる。エミッタフォロワ接続はソースフォロワ接続となる。バイポーラトランジスタに比べてＦＥＴはゲートが絶縁構造となっているので、ＥＳＤ電流を共通端子Ｔｃｏｍに流すことはより大きな改善効果をもたらすと期待できる。
【００４７】
抵抗Ｒ３の抵抗値は抵抗Ｒ１およびＲ２の抵抗値より高い。これにより、電源端子Ｔｖｃｃからグランド端子Ｔｇｎｄに抵抗Ｒ１からＲ３を介して流れる電流ＩＲを小さくできる。よって、消費電力を抑制できる。
【００４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４９】
１０  差動増幅回路
１２  半導体チップ
１３  ボンディングパッド（金属電極）
１４  実装基板
１４ａ  絶縁基板
１４ｂ  グランド金属層
１６  チップコンデンサ（ダイキャップ）
１８  ボンディングワイヤ
１００、１１０、１１２、１１４  差動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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