(57)【要約】【課題】互いに貼り合わされた接合面に異物が残留することがない多数個取り配線基板を提供すること。【解決手段】一方の主面に電子素子Ｅの電極が接続される多数の電子素子接続パッド１７を有するとともに、他方の主面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッド１８を有する小型の配線基板となる複数の製品領域１１が、各製品領域１１の周囲に切断除去される捨て代領域１２を伴って大型基板１０Ａ，１０Ｂ中に一体的に配列形成されて成る多数個取り配線基板であって、２枚の大型基板１０Ａ，１０Ｂが、他方の主面同士を対向させて配置されているとともに、対向する他方の主面の外部接続パッド１８同士が半田２０を介して接合されている。【選択図】図１
2018121040.tif 000002
【特許請求の範囲】
【請求項１】
一方の主面に電子素子の電極が接続される多数の電子素子接続パッドを有するとともに、他方の主面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッドを有する小型の配線基板となる複数の製品領域が、該各製品領域の周囲に切断除去される捨て代領域を伴って大型基板中に一体的に配列形成されて成る多数個取り配線基板であって、２枚の前記大型基板が、前記他方の主面同士を対向させて配置されているとともに、該対向する他方の主面の前記外部接続パッド同士が半田を介して接合されていることを特徴とする多数個取り配線基板。
【請求項２】
前記対向する他方の主面の前記捨て代領域に、互いに半田接合された仮付けパッドが形成されていることを特徴とする請求項１記載の多数個取り配線基板。
【請求項３】
前記捨て代領域に前記各製品領域の外周辺に沿ったスリットが形成されていることを特徴とする請求項１または２に記載の多数個取り配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の電子素子を搭載するための小型の配線基板となる複数の製品領域が大型基板中に一体的に配列形成されて成る多数個取り配線基板に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路素子等の電子素子を搭載するための小型の配線基板を複数同時に取り扱う形態として多数個取り配線基板が用いられている。
【０００３】
この多数個取り配線基板は、１枚の大型基板中に多数の小型の配線基板となる製品領域を周囲に捨て代領域を伴って一体的に配列形成したものである。
【０００４】
この多数個取り配線基板においては、各製品領域に半導体集積回路素子等の電子素子を例えば半田バンプを介して搭載するとともに、その電子素子を例えばトランスファーモールド法により樹脂封止し、しかる後、切断領域に沿って切断することにより、小型の配線基板上に電子素子が実装された多数の電子装置が同時集約的に製造される。
【０００５】
ところが、近時、電子装置の薄型化の要求に伴い、電子素子を搭載するために用いられる多数個取り配線基板も薄型化している。そのため、多数個取り配線基板が僅かな力により大きく撓んでしまい易いものとなり、各製品領域に電子素子を搭載する際や搭載された電子素子を樹脂封止する際等に多数個取り配線基板を平坦に保つことができずに、電子素子の搭載や樹脂封止を良好に行うことが困難となってきている。
【０００６】
そこで、２枚の多数個取り配線基板を、電子素子が搭載される側と反対側の裏面同士を接着テープにより貼り合わせた状態で電子素子の搭載および樹脂封止を行う方法が提案されている。
【０００７】
しかしながら、この方法によると、電子素子の実装後に接着テープを剥がす際に、接着テープの接着剤の一部が電子装置の裏面に異物として残留する危険性が高い。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１８０３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、互いに貼り合わされた接合面に異物が残留することがない多数個取り配線基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の多数個取り配線基板は、一方の主面に電子素子の電極が接続される多数の電子素子接続パッドを有するとともに、他方の主面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッドを有する小型の配線基板となる複数の製品領域が、該各製品領域の周囲に切断除去される捨て代領域を伴って大型基板中に一体的に配列形成されて成る多数個取り配線基板であって、２枚の前記大型基板が、前記他方の主面同士を対向させて配置されているとともに、該対向する他方の主面の前記外部接続パッド同士が半田を介して接合されていることを特徴とするものである。
【発明の効果】
【００１１】
本発明の多数個取り配線基板によれば、一方の主面に電子素子接続パッドを有するとともに他方の主面に多数の外部接続パッドを有する小型の配線基板となる製品領域が一体的に配列形成されて成る２枚の大型基板が他方の主面同士を対向させて配置されているとともに該対向する他方の主面の前記外部接続パッド同士が半田を介して接合されていることから、他方の主面同士を分離する際に、各製品領域の外部接続パッドに半田が残留するものの、外部接続パッドは、電気回路基板の接続導体に半田を介して接続されるものであることから、外部接続パッドに残留する半田は異物とはならない。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の多数個取り配線基板の実施形態例を示す概略断面図である。
【図２】図２は、図１に示す多数個取り配線基板の製造方法を説明するための概略断面図である。
【図３】図３は、本発明の多数個取り配線基板を用いた電子装置の製造方法の一例を説明するための工程毎の概略断面図である。
【図４】図４は、本発明の多数個取り配線基板を用いた電子装置の製造方法の別の例を説明するための工程毎の概略断面図である。
【図５】図５は、本発明の多数個取り配線基板の実施形態例における好ましい例を示す概略平面図である。
【発明を実施するための形態】
【００１３】
図１に、本発明の多数個取り配線基板の実施形態例を示す。図１において、１０Ａ，１０Ｂは大型基板、２０は半田である。大型基板１０Ａ，１０Ｂが半田２０を介して接合されることにより、本例の多数個取り配線基板１００が形成されている。
【００１４】
大型基板１０Ａ，１０Ｂは、四角平板状である。大型基板１０Ａ，１０Ｂは、多数の製品領域１１がその周囲に捨て代領域１２を伴って一体的に配列形成されている。製品領域１１は、半導体素子Ｅが実装される小型の配線基板となる領域である。捨て代領域１２は、大型基板１０の製造上や取扱い上で必要な領域であり、最終的には廃棄される部分である。
【００１５】
大型基板１０Ａ，１０Ｂは、複数の絶縁層１３と導体層１４とを交互に積層して成るとともに、その最表面にソルダーレジスト層１５を被着して成る。
【００１６】
絶縁層１３は、例えばガラスクロス入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。絶縁層１３の厚みは、１５〜５０μｍ程度である。各絶縁層１３には複数のビアホール１６が形成されている。ビアホール１６の直径は、３０〜１００μｍ程度である。
【００１７】
導体層１４は、各絶縁層１３の表面およびビアホール１６の内部に被着されている。導体層１４は、例えば銅から成る。各絶縁層１３表面に被着された導体層１４の厚みは、５〜２５μｍ程度である。導体層１４は、各ビアホール１６内を完全に充填している。
【００１８】
ソルダーレジスト層１５は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層１５の厚みは、１０〜３０μｍ程度である。
【００１９】
各製品領域１１の一方の主面には、多数の電子素子接続パッド１７が形成されている。電子素子接続パッド１７は、導体層１４の一部により形成されている。電子素子接続パッド１７は、円形である。電子素子接続パッド１７の直径は、５０〜１５０μｍ程度である。電子素子接続パッド１７は、ソルダーレジスト層１５から露出している。電子素子接続パッド１７には、電子素子Ｅの電極が半田を介して接続される。
【００２０】
各製品領域１１の他方の主面には、多数の外部接続パッド１８が形成されている。外部接続パッド１８は、導体層１４の一部により形成されている。外部接続パッド１８は、円形である。外部接続パッド１８の直径は、２００〜８００μｍ程度である。外部接続パッド１８は、ソルダーレジスト層１５から露出している。外部接続パッド１８は、マザーボード等の電気回路基板（不図示）の接続導体に半田を介して接続される。
【００２１】
捨て代領域１２の他方の主面には、仮付けパッド１９が形成されている。仮付けパッド１９は、導体層１４の一部により形成されている。仮付けパッド１９は、円形である。仮付けパッド１９の直径は、５０〜３００μｍ程度である。仮付けパッド１９は、ソルダーレジスト層１５から露出している。
【００２２】
半田２０は、錫−銀合金や錫−銀−銅合金等から成る。半田２０は、大型基板１０Ａ，１０Ｂの外部接続パッド１８同士および仮付けパッド１９の間を接合している。これにより、２枚の大型基板１０Ａ，１０Ｂが他方の主面同士を対向させて互いに接合されている。
【００２３】
このように、本例の多数個取り配線基板１００は、２枚の大型基板１０Ａ，１Ｂが半田２０を介して接合されていることから、僅かな力では撓みにくい程度の剛性が付与されている。なお、２枚の大型基板１０Ａ，１０Ｂが、各製品領域１１のみならず捨て代領域１２においても接合されることで両者の接合がより確実なものとなるとともに、多数個取り配線基板１００の剛性をより良好に確保することができる。
【００２４】
次に、本例の多数個取り配線基板１００を用いて、小型の配線基板上に電子素子Ｅが実装された電子装置を製造する方法について説明する。
【００２５】
先ず、図１に示したように、本例の多数個取り配線基板１００と電子素子Ｅとを準備する。多数個取り配線基板１００は、図２（ａ）に示すように、２枚の大型基板１０Ａ，１０Ｂを個別に準備するとともに、図２（ｂ）に示すように、両者を半田２０を介して接合することにより得られる。なお、半田２０は、大型基板１０Ａ，１０Ｂの少なくとも一方に予め溶着させておくことが好ましい。
【００２６】
次に、図３（ａ）に示すように、大型基板１０の各製品領域１１上に電子素子Ｅを搭載するとともにモールド樹脂Ｍにより樹脂封止する。このとき、本例の多数個取り配線基板１００は、２枚の大型基板１０Ａ，１０Ｂ同士が半田２０を介して接合されて撓みにくいことから、電子素子Ｅの搭載や樹脂封止を良好に行うことができる。
【００２７】
次に、図３（ｂ）に示すように、多数個取り配線基板１００上に電子素子Ｅが実装された組立体を各製品領域１１の境界に沿って切断する。これにより、捨て代領域１２に対応
る部分が除去される。なお、切断には、ダイサーやルーターを用いる。
【００２８】
次に、図３（ｃ）に示すように、半田２０を介して互いに接合された製品領域１１同士の間を分離する。分離は、半田２０を加熱溶融させた状態で製品領域１１同士を引き剥がすことにより行う。これにより、小型の配線基板上に電子素子Ｅが実装された多数個の電子装置が同時集約的に製造される。
【００２９】
このとき、引き剥がされた製品領域１１の外部接続パッド１８には、半田２０の一部が残留する。しかしながら、外部接続パッド１８は、マザーボード等の電気回路基板の接続導体に半田を介して接続されるものである。そのため、外部接続パッド１８に残留した半田２０は、この接続用の半田の一部として用いられ、異物となることはない。したがって、本例の多数個取り配線基板１００によれば、互いに貼り合わされた接合面に異物が残留することがない多数個取り配線基板１００を提供することができる。
【００３０】
なお、本例の多数個取り配線基板１００を用いて、小型の配線基板上に電子素子Ｅが実装された電子装置を製造する場合、上述の方法に限らない。例えば、図４（ａ）に示すように、大型基板１０Ａ，１０Ｂの各製品領域１１上に電子素子Ｅを搭載するとともにモールド樹脂Ｍにより樹脂封止した後、図４（ｂ）に示すように、大型基板１０Ａ，１０Ｂの間を分離し、しかる後、図４（ｃ）に示すように、大型基板１０Ａ，１０Ｂおよびモールド樹脂Ｍを各製品領域１１の境界に沿って切断するようになしてもよい。
【００３１】
さらに、図５に大型基板１０を下面側から見た平面図で示すように、大型基板１０における捨て代領域１２に応力緩和のためのスリットＳを設けてもよい。このようなスリットＳを設けることにより、大型基板１０同士を接合する際や大型基板１０に電子素子Ｅを搭載する際等に発生する熱応力をスリットＳにより吸収緩和して、多数個取り配線基板１００に反りが発生することをさらに有効に防止することができる。
【００３２】
このようなスリットＳは、各製品領域１１の外周各辺に沿った長孔形状であることが好ましい。スリットＳの幅は、例えば５０〜５００μｍ程度である。スリットＳは、例えばルーター加工やレーザー加工により形成する。なお、スリットＳは、大型基板１０およびモールド樹脂Ｍを各製品領域１１の境界に沿って切断する際に、切断される部分に完全に含まれるか、あるいは切断される部分から完全に外れるように形成しておくことが好ましい。それにより、スリットＳの存在による切断刃の逃げを防止して正確に切断することができる。
【符号の説明】
【００３３】
１０    大型基板
１１    製品領域
１２    捨て代領域
１７    電子素子接続パッド
１８    外部接続パッド
１９    仮付けパッド
２０    半田
Ｅ    電子素子
Ｓ    スリット
【図１】
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【図２】
2018121040.tif 000004
【図３】
2018121040.tif 000005
【図４】
2018121040.tif 000006
【図５】
2018121040.tif 000007