(57)【要約】      （修正有）【課題】段差を有する構造体またはアスペクト比が大きい構造体上にシリコン窒化膜をボイドがなく、かつ、コンフォーマルに形成する。【解決手段】基板１１０上に段差が形成された構造体を形成し、構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して誘電膜構造体１５０を形成する。誘電膜構造体を形成することは、シリコン窒化物を含む第１誘電膜１５１を形成することを含み、第１誘電膜を形成することは、一つのチャンバー内で、インサイチュ（ｉｎ−ｓｉｔｕ）で、ＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）のうちいずれか一つを含むシリコン前駆体を含む第１ガスと窒素成分を含む第２ガスとを提供することを含む。【選択図】図４
2018121057.tif 000002
【特許請求の範囲】
【請求項１】
基板上に段差が形成された構造体を形成し、
前記構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して誘電膜構造体を形成することを含み、
前記誘電膜構造体を形成することは、
シリコン窒化物を含む第１誘電膜を形成することを含み、
前記第１誘電膜を形成することは、
一つのチャンバー内で、インサイチュ（ｉｎ−ｓｉｔｕ）で、ＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）のうちいずれか一つを含むシリコン前駆体を含む第１ガスと、窒素成分を含む第２ガスと、を提供することを含む、半導体装置の製造方法。
【請求項２】
前記第１誘電膜を形成することは、
前記チャンバー内に第１パージガスを提供して未反応の前記第１ガスを除去し、前記チャンバー内に第２パージガスを提供して未反応の前記第２ガスを除去することを含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン前駆体は、３００℃〜４００℃でＧＰＣ（ｇｒｏｗｔｈ  ｐｅｒ  ｃｙｃｌｅ）レートが０．８Ａ／ｃｙｃ以上で堆積することを含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記シリコン前駆体は、３００℃でＧＰＣレートが０．９Ａ／ｃｙｃ以上で堆積することを含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記誘電膜構造体を形成することは、
前記基板と前記第１誘電膜との間にシリコン酸化物を含む第２誘電膜を形成することをさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記誘電膜構造体を形成することは、
前記基板上にＧＢＬ（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ）を形成し、前記ＧＢＬ上に前記第２誘電膜を形成し、前記第２誘電膜上に前記第１誘電膜を形成することをさらに含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記誘電膜構造体を形成することは、
前記基板上に電荷貯蔵膜を形成し、前記電荷貯蔵膜上に前記第２誘電膜を形成し、前記第２誘電膜上に前記第１誘電膜を形成することをさらに含む、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１誘電膜を形成することは、
前記基板上にゲートを形成し、前記ゲートの側壁に前記第１誘電膜を形成することをさらに含む、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第２ガスは、窒素（Ｎ２）またはアンモニア（ＮＨ３）のうち少なくとも一つを含む、請求項１に記載の半導体装置の製造方法。
【請求項１０】
基板上に構造体を形成し、
前記構造体上に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用してチャンバー内で、シリコン窒化膜を形成することを含み、
前記ＡＬＤ法で前記シリコン窒化膜を形成することは、
前記チャンバー内にＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）のうちいずれか一つを含むシリコン前駆体を含む第１ガスを提供し、
前記チャンバー内に第１パージガスを提供して未反応の前記第１ガスを除去し、
前記チャンバー内に窒素ガスを含む第２ガスを提供し、
前記チャンバー内に第２パージガスを提供して未反応の前記第２ガスを除去することを利用して、前記シリコン窒化膜を形成することを含む、半導体装置の製造方法。
【請求項１１】
前記シリコン窒化膜を形成することは、
前記基板上に第１および第２ゲートパターンを形成し、前記第１および第２ゲートパターンを包み込む絶縁膜パターンを形成し、前記第１および第２ゲートパターンの間の前記絶縁膜パターン内にトレンチを形成し、前記トレンチ内の側壁に前記シリコン窒化膜を形成することを含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記構造体の幅に対する高さの比が１０以上である、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記シリコン窒化膜をマスク層として前記構造体をエッチングする、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記シリコン前駆体は、３００℃以上３５０℃未満で堆積することを含む、請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記シリコン窒化膜を形成することを繰り返して前記シリコン窒化膜の厚さを増加させる、請求項１０に記載の半導体装置の製造方法。
【請求項１６】
側壁を有する少なくとも一つの構造的特徴を含むターゲット目的物（ｔａｒｇｅｔ  ｏｂｊｅｃｔ）上に原子層成長によって誘電膜を形成する方法であって、
前記ターゲット目的物を含むチャンバー内にＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）を含む第１ガスを提供して前記ターゲット目的物上に原子層の厚さを有するシリコン前駆体層を形成し、
前記チャンバー内に第１パージガスを提供して前記チャンバーから未反応の前記第１ガスを除去し、
前記チャンバー内に窒素を含む第２ガスを提供して、前記第２ガスが前記シリコン前駆体層と反応することによって、前記ターゲット目的物上に原子層の厚さを有するシリコン窒化物層を形成し、
前記チャンバー内に第２パージガスを提供して前記チャンバーから未反応の前記第２ガスを除去し、
前記第１ガスを提供すること、前記第１パージガスを提供すること、前記第２ガスを提供することおよび前記第２パージガスを提供することを繰り返して、原子層の厚さより大きい厚さを有するシリコン窒化物層を含む前記誘電膜を形成することを含む、誘電膜形成方法。
【請求項１７】
原子層の厚さを有する前記シリコン窒化物層を形成する前に、前記ターゲット目的物上にシリコン酸化物層を形成する、または
原子層の厚さより大きい厚さを有する前記シリコン窒化物層を含む前記誘電膜上にシリコン酸化物層を形成する、ことのうち少なくとも一つをさらに含む、請求項１６に記載の誘電膜形成方法。
【請求項１８】
側壁を有する前記構造的特徴は、アスペクト比が１０以上であるトレンチまたはリセスである、請求項１６に記載の誘電膜形成方法。
【請求項１９】
前記誘電膜を形成することは、３００℃〜４００℃の温度で前記チャンバー内で行われる、請求項１６に記載の誘電膜形成方法。
【請求項２０】
前記誘電膜上に８５０℃〜１，０５０℃の温度で熱処理を行うことをさらに含む、請求項１６に記載の誘電膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、半導体素子の製造が非常に難しくなっている。特に、半導体装置の製造に利用される薄膜、例えばシリコン窒化膜などを基板上にステップカバレッジ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を有するように形成することが非常に難しくなってきている。
【０００３】
一方、ＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ−Ｂｕｔｙｌａｍｉｎｅ）Ｓｉｌａｎｅ）等のような有機系のシリコン前駆体を利用したＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を通じてシリコン窒化膜を形成する場合、ステップカバレッジは向上し得るものの、有機系のシリコン前駆体に含まれたＣ、Ｎ成分などによって形成されたシリコン酸化膜の膜質が劣化し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ＡＬＤ法を利用して段差を有する構造体またはアスペクト比が大きい構造体上にシリコン窒化膜をボイドがなく、かつコンフォーマルに形成する半導体装置の製造方法を提供することである。
【０００５】
本発明が解決しようとする他の課題は、ＡＬＤ法を利用してＧＰＣ（ｇｒｏｗｔｈ  ｐｅｒ  ｃｙｃｌｅ）レートが向上し、低温工程で優れたステップカバレッジを有するシリコン窒化膜を形成する半導体装置の製造方法を提供することである。
【０００６】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないさらに他の課題は、下記の記載から当業者に明確に理解されるはずである。
【課題を解決するための手段】
【０００７】
前記課題を解決するための本発明の技術的思想による半導体製造方法の一実施形態は、基板上に段差が形成された構造体を形成し、前記構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して誘電膜構造体を形成することを含み、前記誘電膜構造体を形成することは、シリコン窒化物を含む第１誘電膜を形成することを含み、前記第１誘電膜を形成することは、一つのチャンバー内で、インサイチュ（ｉｎ−ｓｉｔｕ）で、ＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）のうちいずれか一つを含むシリコン前駆体を含む第１ガスと窒素成分を含む第２ガスを提供することを含む。
【０００８】
前記課題を解決するための本発明の技術的思想による半導体製造方法の他の実施形態は、基板上に構造体を形成し、前記構造体上にＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用してシリコン窒化膜をチャンバー内で形成することを含み、前記ＡＬＤ法によって前記シリコン窒化膜を形成することは、前記チャンバー内にＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）のうちいずれか一つを含むシリコン前駆体を含む第１ガスを提供し、前記チャンバー内に第１パージガスを提供して未反応の前記第１ガスを除去し、前記チャンバー内に窒素ガスを含む第２ガスを提供し、前記チャンバー内に第２パージガスを提供して未反応の前記第２ガスを除去することを利用して前記シリコン窒化膜を形成することを含む。
【０００９】
前記課題を解決するための本発明の技術的思想による半導体製造方法のさらに他の実施形態は、側壁を有する少なくとも一つの構造的特徴を含むターゲット目的物（ｔａｒｇｅｔ  ｏｂｊｅｃｔ）上に原子層成長によって誘電膜を形成する方法として、前記ターゲット目的物を含むチャンバー内にＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）を含む第１ガスを提供して前記ターゲットの目的物上に原子層の厚さを有するシリコン前駆体層を形成し、前記チャンバー内に第１パージガスを提供して前記チャンバーから未反応の前記第１ガスを除去し、前記チャンバー内に窒素を含む第２ガスを提供して前記第２ガスが前記シリコン前駆体層と反応することによって、前記ターゲット目的物上に原子層の厚さを有する前記シリコン窒化物層を形成し、前記チャンバー内に第２パージガスを提供して前記チャンバーから未反応の前記第２ガスを除去し、前記第１ガスを提供すること、前記第１パージガスを提供すること、前記第２ガスを提供すること、および前記第２パージガスを提供することを繰り返して、原子層の厚さより大きい厚さを有する前記シリコン窒化物層を含む前記誘電膜を形成することを含む。
【００１０】
本発明のその他の具体的な事項は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１１】
【図１】本発明の技術的思想による、いくつかの実施形態に係るシリコン窒化膜の形成方法を示したタイミング図。
【図２】本発明の技術的思想による、いくつかの実施形態に係るシリコン窒化膜の形成と関連した実験例を説明するための図。
【図３】本発明の技術的思想による一実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図４】本発明の技術的思想による一実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図５】本発明の技術的思想による一実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図６】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図７】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図８】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図９】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図１０】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図１１】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図１２】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図１３】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【図１４】本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための工程の中間段階の図。
【発明を実施するための形態】
【００１２】
特に定義しない限り、本明細書で用いられるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者にとって共通して理解され得る意味で用いられるはずである。また、一般的に使われる辞書に定義されている用語は、明白に特に定義されていない限り、理想的にまたは過度に解釈されない。
【００１３】
以下、図１を参照して本発明の技術的思想による、いくつかの実施形態に係るシリコン窒化膜の形成方法について説明する。
【００１４】
図１は、本発明の技術的思想による、いくつかの実施形態に係るシリコン窒化膜の形成方法を示したタイミング図である。
【００１５】
本発明の技術的思想によるシリコン窒化膜の形成は、ＡＬＤ法を利用してインサイチュで形成される。ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法は、シリコン前駆体を含む第１ガスを供給する第１段階、未反応の第１ガスを第１パージガスを利用して除去する第２段階、窒化ガスを含む第２ガスを供給して原子層水準のシリコン窒化膜を形成する第３段階、未反応の第２ガスを第２パージガスを利用して除去する第４段階を含む。
【００１６】
具体的には、図１を参照すると、まず、反応チャンバー内にシリコン窒化膜が形成される対象体（具体的には、基板上に形成された構造体）を位置させる。この場合、基板上に形成された構造体の幅に対する高さの比率であるアスペクト比は、１０以上であり得る。ただし、本発明の技術的思想はこれに制限されない。
【００１７】
引き続き、適正温度および圧力を調節した後、シリコン前駆体を含む第１ガスをチャンバー内に供給する。そうすると、対象体上にシリコン前駆体が吸着する。
【００１８】
ここで、シリコン前駆体は、Ｃ、Ｎ成分を含む有機系のシリコン前駆体とは異なり、Ｃ、Ｎ成分を含まない化合物であり得る。ただし、本発明の技術的思想はこれに制限されない。すなわち、他のいくつかの実施形態において、シリコン前駆体はＣ成分を含み得る。
【００１９】
シリコン前駆体は例えば、ＰＣＤＳ（ｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）化学式（１）およびＤＰＤＣ（Ｄｉｉｓｏｐｒｏｐｙｌａｍｉｎｏｐｅｎｔａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）化学式（２）のうちいずれか一つを含むことができる。
【００２０】
【化１】
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【００２１】
ＰＣＤＳおよびＤＰＤＣのうちいずれか一つをシリコン前駆体として用いる場合、ＨＣＤＳ（ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ）またはＤＣＳ（ｄｉｃｈｒｏｌｏｓｉｌａｎｅ）をシリコン前駆体として用いるよりも表面反応性が増大してＧＰＣ（ｇｒｏｗｔｈ  ｐｅｒ  ｃｙｃｌｅ）レートが改善され得る。
【００２２】
引き続き、チャンバーの内部に第１パージガス、例えば、Ｎ２、ＨｅまたはＡｒガスを供給して、チャンバー内に残留する（または未反応）シリコンソース前駆体を除去する。そうすると、対象体上に吸着したシリコン前駆体が原子層の水準に薄く形成される。
【００２３】
引き続き、チャンバー内に窒素成分を含む窒化ガスを供給してシリコン窒化膜を形成する。ここで、窒化ガスは、窒素（Ｎ２）、アンモニア（ＮＨ３）および一酸化窒素（ＮＯ）のうち少なくとも一つを含むことができる。ただし、本発明の技術的思想はこれに制限されない。
【００２４】
引き続き、チャンバーの内部に第２パージガス、例えばＮ２、ＨｅまたはＡｒガスを供給してチャンバー内に残留する窒化ガスを除去する。そうすると、１サイクルのシリコン窒化膜形成工程が完了し、対象体上に原子層水準のシリコン窒化膜が形成される。
【００２５】
以降、前記工程を繰り返して遂行することによって、対象体上に適切な厚さのシリコン窒化膜を形成することができる。
【００２６】
引き続き、シリコン窒化膜の膜質を向上させるために、対象体上に適切な厚さで形成されたシリコン窒化膜を熱処理する。ここで、熱処理は例えば、他のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）窒化膜のような堆積温度で８５０℃〜１０５０℃で遂行して膜質を向上させることができる。ただし、本発明の技術的思想はこれに制限されない。
【００２７】
これによって形成されたシリコン窒化膜は、ＣＶＤ法などによって形成されたシリコン窒化膜に比べて膜質が向上し得る。本発明の技術的思想により形成されたシリコン窒化膜はステップカバレッジが良好であるため、段差を有する構造体またはアスペクト比が大きい構造体上にボイドがなく、かつコンフォーマルに形成され得る。
【００２８】
本発明に関するより詳細な内容は下記の具体的な実験例を通じて説明し、ここに記載されていない内容は、この技術分野で熟練した者であれば十分に技術的に類推できるものであるため、説明を省略する。
【００２９】
以下、図２を参照して本発明の技術的思想によるいくつかの実施形態に係るシリコン窒化膜の形成と関連した実験例を説明する。
【００３０】
図２は、本発明の技術的思想によるいくつかの実施形態に係るシリコン窒化膜の形成と関連した実験例を説明するための図である。
【００３１】
実験例−ＰＣＤＳとＨＣＤＳの工程温度によるＧＰＣレートの測定
下記のような実験例および比較例について実験を実施した。
【００３２】
実験例では、ＰＣＤＳを用いるＡＬＤ法を利用してシリコン窒化膜を形成した。その反面、比較例では、ＨＣＤＳを用いるＡＬＤ法を利用してシリコン窒化膜を形成した。
【００３３】
図２を参照すると、実験例により工程温度３００℃、３５０℃および４００℃のそれぞれにおいてＰＣＤＳを利用してシリコン窒化膜を形成し、比較例により工程温度３００℃、３５０℃および４００℃のそれぞれにおいてＨＣＤＳを利用してシリコン窒化膜を形成した。
【００３４】
グラフａ１、ａ２およびａ３は、実験例により工程温度３００℃、３５０℃および４００℃のそれぞれにおいてＰＣＤＳを利用してシリコン窒化膜を形成する時のＧＰＣレートを示す。また、グラフｂ１、ｂ２は、比較例により工程温度３００℃、３５０℃および４００℃のそれぞれにおいてＨＣＤＳを利用してシリコン窒化膜を形成する時のＧＰＣレートを示す。
【００３５】
グラフａ２およびｂ１を参照すると、３５０℃でシリコン窒化膜を形成する場合、比較例によりＨＣＤＳを利用するよりも実験例によりＰＣＤＳを利用する方がＧＰＣレートが高いことが分かる。
【００３６】
グラフａ３およびｂ２を参照すると、４００℃でシリコン窒化膜を形成する場合、比較例によりＨＣＤＳを利用するよりも実験例によりＰＣＤＳを利用する方がＧＰＣレートが高いことが分かる。
【００３７】
また、グラフａ１を参照すると、３００℃でシリコン窒化膜を形成する場合、比較例によりＨＣＤＳを利用するとシリコン窒化膜が形成されないが、実験例によりＰＣＤＳを利用すると０．９Ａ／ｃｙｃ以上のＧＰＣレートを有することが分かる。
【００３８】
結果として、実験例によりＰＣＤＳを利用してシリコン窒化膜を形成する場合、０．８Ａ／ｃｙｃ以上のＧＰＣレートを有することが分かる。また、ＨＣＤＳを利用するのとは異なり、ＰＣＤＳを利用することによって相対的にＧＰＣレートが向上し、相対的に低い３００℃以上３５０℃未満の低温工程で優れたステップカバレッジを有するシリコン窒化膜を形成することができる。
【００３９】
以下、本発明のいくつかの実施形態に係るシリコン窒化膜の形成方法を利用した具体的な半導体装置の製造方法について説明する。前述したシリコン窒化膜の具体的な形成方法と重複する説明は省略する。
【００４０】
図３〜図５を参照して、本発明の技術的思想による一実施形態に係る半導体製造方法を説明する。
【００４１】
図３〜図５は、本発明の技術的思想による一実施形態に係る半導体製造方法を説明するための図である。具体的には、図３〜図５はフラッシュメモリ装置の製造方法に関連した工程の中間段階の図である。
【００４２】
図３を参照すると、基板１１０上にトンネル絶縁膜１３０および電荷貯蔵膜１４０を順に形成する。トンネル絶縁膜１３０は、電荷のトンネリングに対するエネルギー障壁を提供し、例えばシリコン酸化物、シリコン窒化物または高誘電率物質（ｈｉｇｈ−ｋ  ｍａｔｅｒｉａｌ）を含むことができる。
【００４３】
ここで、高誘電物質は、ハフニウム酸化物、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ジルコニウム酸化物のような金属酸化物などを含むことができるが、本発明の技術的思想はこれに制限されない。例えば、トンネル誘電膜１３０は誘電定数（ｄｉｅｌｅｃｔｒｉｃ  ｃｏｎｓｔａｔｎｔ）だけでなく、エネルギーバンドギャップ（ｅｎｅｒｇｙ  ｂａｎｄｇａｐ）の性質を考慮して多様な物質で形成され得る。
【００４４】
電荷貯蔵膜１４０は電荷を保存する役割をする。このような電荷貯蔵膜は、例えば、フラッシュメモリ装置がフローティングゲート型である場合には、ポリシリコン膜のような導電性物質で形成され得、フラッシュメモリ装置が電荷トラップ型である場合には、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物、タンタリウム酸化物、ハフニウム窒化酸化物、ハフニウムシリコン酸化物、タングステンドープアルミニウム酸化物、ナノドット等で形成され得る。
【００４５】
ここで、トンネル絶縁膜１３０および電荷貯蔵膜１４０を形成することは例えば、基板１１０上にプレ（ｐｒｅ）トンネル絶縁膜、プレ電荷貯蔵膜およびマスク膜を順に形成し、プレトンネル絶縁膜、プレ電荷貯蔵膜およびマスク膜をパターニングして素子分離膜１２０を形成した後、マスク膜を除去することを含むことができる。しかし、本発明の技術的思想はこれに制限されず、トンネル絶縁膜１３０および電荷貯蔵膜１４０を形成することは、多様な他の方法によって形成する可能性があることを本発明が属する技術分野の当業者は理解できるはずである。
【００４６】
図４および図５を参照すると、電荷貯蔵膜１４０上にシリコン酸化物で形成された第１誘電膜１５１、シリコン酸化物と異なる物質で形成された第２誘電膜１５２、シリコン酸化物で形成された第３誘電膜１５３を含む誘電膜構造体１５０を、前述した本発明の技術的思想によるＡＬＤ法を利用して形成する。ここで、誘電膜構造体１５０は、フラッシュメモリ装置がフローティングゲート型である場合には、ゲート間誘電膜であり得、フラッシュメモリ装置が電荷トラップ型である場合には、ブロッキング誘電膜であり得る。
【００４７】
以下で、第２誘電膜１５２をシリコン窒化膜として、誘電膜構造体１５０をインサイチュ（ｉｎ−ｓｉｔｕ）で形成する場合を例示的に説明する。
【００４８】
まず、チャンバー内に電荷貯蔵膜１４０が形成された段差を有する半導体基板１１０が位置するようにする。引き続き、シリコン酸化物を含む第１誘電膜１５１を形成する。
【００４９】
引き続き、適正温度および圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。そうすると、第１誘電膜１５１上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は、前述した通り、例えばＰＣＤＳおよびＤＰＤＣのうちいずれか一つを利用することができる。
【００５０】
引き続き、前述した通り、第１パージガス、第２ガスおよび第２パージガスを順に供給して第１誘電膜１５１上にシリコン窒化物を含む原子層水準の第２誘電膜１５２を形成する。
【００５１】
前記過程を繰り返して遂行することによって、第１誘電膜１５１上に適正厚さのシリコン窒化膜からなる第２誘電膜１５２を形成する。
【００５２】
引き続き、第２誘電膜１５２上にシリコン酸化物を含む第３誘電膜１５３を形成する。
【００５３】
これによって形成された誘電膜構造体１５０はステップカバレッジが良好であるため、アスペクト比が大きい例えば、アスペクト比が１０以上である電荷貯蔵膜１４０の間のスペースに、ボイドがなく、かつコンフォーマルに形成することができる。また、第１〜第３誘電膜１５１、１５２、１５３をインサイチュで形成するため、工程時間が短縮するなど、工程が簡単となり得る。
【００５４】
引き続き、誘電膜構造体１５０上にコントロールゲート１６０を形成する。コントロールゲート１６０は例えば、ポリシリコンで形成されるか、金属電極物質、例えばＴａＮ、ＴｉＮ、ＷＮおよびＷを含むグループから選択された一つまたはその組み合わせで形成され得る。
【００５５】
図６〜図８を参照して本発明の技術的思想による他の実施形態に係る半導体製造方法を説明する。
【００５６】
図６〜図８は、本発明の技術的思想による他の実施形態に係る半導体製造方法を説明するための図である。具体的には、図６〜図８はＤＲＡＭセル半導体装置の製造方法に関連した工程の中間段階の図である。
【００５７】
図６を参照すると、ＤＲＡＭセル領域のレイアウト図が図示されている。基板の活性領域２１０をゲート２３０が横方向に通り過ぎ、ＧＢＬ（ｇｌｏｂａｌ  ｂｉｔ  ｌｉｎｅ、２４０）が縦方向に通り過ぎる。基板の活性領域２１０以外の部分は素子分離領域２２０である。
【００５８】
図７および図８を参照すると、メモリーセル領域が図示されている。半導体基板の活性領域２１０上にビットラインとなるＧＢＬ２４０を形成する。引き続き、ＧＢＬ２４０を形成した後、ＧＢＬ２４０の側壁にシリコン酸化物を含む第１誘電膜２５１を形成する。この場合、第１誘電膜２５１はスペーサー機能を遂行することができる。
【００５９】
引き続き、第１誘電膜２５１上にシリコン窒化物を含む第２誘電膜２５２を形成する。この場合、第２誘電膜２５２は前述した本発明の技術的思想によるＡＬＤ法を利用して形成され得る。
【００６０】
具体的には、第２誘電膜２５２を形成することは、適正温度および圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。そうすると、第１誘電膜２５１上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は前述した通り、例えば、ＰＣＤＳおよびＤＰＤＣのうちいずれか一つを利用することができる。
【００６１】
引き続き、前述した通り、第１パージガス、第２ガスおよび第２パージガスを順に供給して第１誘電膜２５１上にシリコン窒化物を含む原子層水準の第２誘電膜２５２を形成する。この場合、第２ガスとシリコン前駆体の反応は、ＴｈｅｒｍａｌおよびＰｌａｓｍａで励起させて反応させることができる。
【００６２】
前記過程を繰り返して遂行することによって、第１誘電膜２５１上に適正厚さのシリコン窒化膜からなる第２誘電膜２５２を形成する。
【００６３】
引き続き、第２誘電膜２５２上にシリコン酸化物を含む第３誘電膜２５３を形成する。
【００６４】
セル領域には不純物層を形成する必要がないため、セル領域を覆う感光液パターン（図示しない）を形成する。感光液パターン（図示せず）を除去し第３誘電膜２５３を除去した後、第２誘電膜２５２を異方性エッチングして窒化膜スペーサーを作り、基板の活性領域２１０と接する第２誘電膜２５２を除去する。
【００６５】
図９〜図１２を参照して本発明の技術的思想による、さらに他の実施形態に係る半導体製造方法を説明する。
【００６６】
図９〜図１２は、本発明の技術的思想による、さらに他の実施形態に係る半導体製造方法を説明するための図である。具体的には、図９〜図１２は、積層ナノシートトランジスター構造を有する半導体装置の製造方法に関連した工程の中間段階の図である。
【００６７】
図９を参照すると、基板３１０上に犠牲層３２１および半導体層３２２が交互に積層された積層構造体３２０を形成する。
【００６８】
積層構造体３２０のうち基板３１０と接する犠牲層３２１は、例えばウェハーボンディング（ｗａｆｅｒ  ｂｏｎｄｉｎｇ）方式等を利用して基板３１０に接合された層であり得るが、本発明の技術的思想はこれに制限されない。
【００６９】
基板３１０と接する犠牲層３２１上に半導体層３２２と犠牲層３２１を交互に形成することができる。犠牲層３２１と半導体層３２２は例えば、エピタキシャル成長（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）法を利用して形成され得るが、本発明の技術的思想はこれに制限されない。積層構造体３２０の最上層は例えば、犠牲層３２１であり得るが、本発明の技術的思想はこれに制限されない。
【００７０】
犠牲層３２１と半導体層３２２は、互いに異なる物質を含むことができる。犠牲層３２１と半導体層３２２は、互いに異なるエッチング選択比を有する物質を含むことができる。犠牲層３２１は例えば、ＳｉＧｅまたはＧｅのうち一つを含むことができるが、本発明の技術的思想はこれに制限されない。半導体層３２２は例えば、ＳｉまたはＩＩＩ−Ｖ族の化合物半導体のうち一つを含むことができるが、本発明の技術的思想はこれに制限されない。
【００７１】
引き続き、積層構造体３２０上に、第１方向（Ｘ）に延びる第１マスクパターン（図１０の３４１）を形成する。
【００７２】
第１マスクパターン（図１０の３４１）は例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも一つを含む物質で形成され得る。第１マスクパターン３４１がシリコン窒化膜を含む場合、第１マスクパターン３４１は前述した本発明の技術的思想によるＡＬＤ法を利用して形成され得る。
【００７３】
具体的には、第１マスクパターン３４１を形成することは、適正温度および圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。そうすると、積層構造体３２０上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は前述した通り、例えばＰＣＤＳおよびＤＰＤＣのうちいずれか一つを利用することができる。
【００７４】
引き続き、前述した通り、第１パージガス、第２ガスおよび第２パージガスを順に供給して積層構造体３２０上にシリコン窒化物を含む原子層水準の第１マスクパターン３４１を形成する。
【００７５】
前記過程を繰り返して遂行することによって、積層構造体３２０上に適正厚さのシリコン窒化膜からなる第１マスクパターン３４１を形成する。
【００７６】
図１０を参照すると、第１マスクパターン３４１をマスクとして利用して積層構造体３２０をエッチングして、半導体パターン構造体３３０を形成する。例えば、積層構造体３２０を基板３１０の上面が露出するまでエッチングすることによって、半導体パターン構造体３３０が形成され得る。
【００７７】
半導体パターン構造体３３０は、第１方向（Ｘ）に長く延び得る。また、半導体パターン構造体３３０は、基板３１０上に交互に積層された第１犠牲層３３１および第１半導体層３３４を含むことができる。
【００７８】
すなわち、半導体パターン構造体３３０は、基板３１０上に形成された第１犠牲層３３１と、第１犠牲層３３１上に形成された第１半導体層３３４と、第１半導体層３３４上に形成された第２犠牲層３３２と、第２犠牲層３３２上に形成された第２半導体層３３５と、第２半導体層３３５上に形成された第３犠牲層３３３を含むことができる。
【００７９】
また、積層構造体３３０をエッチングする時、基板３１０の一部もエッチングしてアクティブ領域（ＡＲ）を形成することができる。また、基板３１０と第１マスクパターン３４１を覆うように層間絶縁膜を形成した後、第１マスクパターン３４１の上面が露出するまで平坦化工程を遂行することによって、図１０の層間絶縁膜３５１が形成され得る。
【００８０】
引き続き、半導体パターン構造体３３０上に位置する第１マスクパターン３４１を除去することができる。
【００８１】
図１１を参照すると、第２マスクパターン３４２を利用してエッチング工程を進めて、半導体パターン構造体３３０と交差して第１方向（Ｘ）および第２方向（Ｚ）と垂直な第３方向に延びるゲート絶縁膜３５３および犠牲ゲート３６０を形成することができる。
【００８２】
第２マスクパターン３４２は例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうち少なくとも一つを含む物質で形成され得る。第２マスクパターン３４２がシリコン窒化膜を含む場合、第２マスクパターン３４２は前述した本発明の技術的思想によるＡＬＤ法を利用して形成され得る。
【００８３】
これを通じて、犠牲ゲート３６０は半導体パターン構造体３３０上に形成され得る。また、ゲート絶縁膜３５３はそれぞれ絶縁膜３５２の側壁および上面とフィールド絶縁膜３５４の上面に沿って形成され得る。
【００８４】
ここで、半導体パターン構造体３３０を覆うように絶縁膜３５２を形成することができ、絶縁膜３５２は半導体パターン構造体３３０とゲート絶縁膜３５３との間に形成され得る。ここで絶縁膜３５２は例えば、酸化膜であり得、より具体的にはＳｉＯ２を含むことができるが、本発明の技術的思想はこれに制限されない。
【００８５】
ゲート絶縁膜３５３はシリコン酸化膜であり得、犠牲ゲート３６０はポリシリコンまたは非晶質シリコンのうち一つであり得るが、本発明の技術的思想はこれに制限されない。
【００８６】
図１２を参照すると、犠牲ゲート３６０の側壁にゲートスペーサー３７０と、ダミーゲートスペーサー３８０とを形成する。
【００８７】
具体的には、犠牲ゲート３６０と半導体パターン構造体３３０とを覆うスペーサー膜を基板３１０上に形成する。スペーサー膜がシリコン窒化物を含む場合、スペーサー膜は前述した本発明の技術的思想によるＡＬＤ法を利用して形成され得る。
【００８８】
具体的には、スペーサー膜を形成することは、適正温度および圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。そうすると、犠牲ゲート３６０と半導体パターン構造体３３０上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は前述した通り、例えば、ＰＣＤＳおよびＤＰＤＣのうちいずれか一つを利用することができる。
【００８９】
引き続き、前述した通り、第１パージガス、第２ガスおよび第２パージガスを順に供給して犠牲ゲート３６０と半導体パターン構造体３３０上にシリコン窒化物を含む原子層水準のスペーサー膜を形成する。
【００９０】
前記過程を繰り返して遂行することによって、犠牲ゲート３６０と半導体パターン構造体３３０上に適正厚さのシリコン窒化膜からなるスペーサー膜を形成する。
【００９１】
引き続き、スペーサー膜をエッチバック（ｅｔｃｈ−ｂａｃｋ）して、犠牲ゲート３６０の側壁にゲートスペーサー３７０とダミーゲートスペーサー３８０を形成することができる。
【００９２】
図１３および図１４を参照して、本発明の技術的思想による、さらに他の実施形態に係る半導体製造方法を説明する。
【００９３】
図１３および図１４は、本発明の技術的思想による、さらに他の実施形態に係る半導体製造方法を説明するための図である。具体的には、図１３および図１４は、コンタクト内にスペーサーが形成された半導体装置の製造方法に関連した工程の中間段階の図である。
【００９４】
図１３を参照すると、第１ゲートパターンと第２ゲートパターンは、基板４１０上に互いに離隔して形成され得る。ここで、第１ゲートパターンと第２ゲートパターンとは、実質的に同じ構成を含む。
【００９５】
第１および第２ゲートパターンのそれぞれは、ゲートスペーサー４５０、絶縁膜パターン４２０、ゲート電極パターン４３０、キャッピングパターン４４０を含むことができる。
【００９６】
絶縁膜パターン４２０は、インターフェース膜４２１とゲート絶縁膜４２２を含むことができる。
【００９７】
インターフェース膜４２１は、基板４１０とゲート絶縁膜４２２との間の不良界面を防止する役割を遂行することができる。
【００９８】
インターフェース膜４２１は、誘電率（ｋ）が９以下である低誘電物質層、例えば、シリコン酸化膜（ｋは、約４）またはシリコン酸窒化膜（酸素原子および窒素原子の含量により、ｋは約４〜８）を含むことができる。
【００９９】
インターフェース膜４２１は、例えば、化学的酸化法、紫外線酸化（ＵＶ  ｏｘｉｄａｔｉｏｎ）法またはデュアルプラズマ酸化（Ｄｕａｌ  Ｐｌａｓｍａ  ｏｘｉｄａｔｉｏｎ）法などを利用して形成され得る。
【０１００】
ゲート絶縁膜４２２は、インターフェース膜４２１上に形成され得る。ただし、インターフェース膜４２１が存在しない場合に、ゲート絶縁膜４２２は基板４１０上に形成され得る。
【０１０１】
ゲート絶縁膜４２２は高誘電率（ｈｉｇｈ−ｋ）を有する物質を含むことができる。ゲート絶縁膜４２２は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ  ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ  ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ  ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、タンタリウム酸化物（ｔａｎｔａｌｕｍ  ｏｘｉｄｅ）、チタニウム酸化物（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウムストロンチウムチタニウム酸化物（ｂａｒｉｕｍ  ｓｔｒｏｎｔｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウムチタニウム酸化物（ｂａｒｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウムチタニウム酸化物（ｓｔｒｏｎｔｉｕｍ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ  ｏｘｉｄｅ）、アルミニウム酸化物（Ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）、鉛スカンジウムタンタリウム酸化物（ｌｅａｄ  ｓｃａｎｄｉｕｍ  ｔａｎｔａｌｕｍ  ｏｘｉｄｅ）、または鉛亜鉛ニオブ酸塩（ｌｅａｄ  ｚｉｎｃ  ｎｉｏｂａｔｅ）のうち少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されない。
【０１０２】
一方、ゲート絶縁膜４２２は、形成しようとする素子の種類によって適切な厚さに形成され得る。例えば、ゲート絶縁膜４２２がＨｆＯ２である場合に、ゲート絶縁膜４２２は約５０Å以下（約５Å〜５０Å）の厚さに形成され得るが、本発明の技術的思想はこれに制限されない。
【０１０３】
ゲート電極パターン４３０は、仕事関数調節膜４３１とゲートメタル４３２を含むことができる。
【０１０４】
仕事関数調節膜４３１はゲート絶縁膜４２２上に形成され得る。仕事関数調節膜４３１はゲート絶縁膜４２２と接触して形成され得る。仕事関数調節膜４３１は仕事関数の調節のために利用される。
【０１０５】
仕事関数調節膜４３１は、例えば、メタル窒化物を含むことができる。仕事関数調節膜４３１は、半導体装置のタイプにより他の物質を含むことができる。例えば、ｐ型仕事関数調節膜は、例えば、ＴｉＮ、ＷＮ、ＴａＮ、Ｒｕおよびこれらの組み合わせのうち少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されない。また、ｎ型仕事関数調節膜は、例えば、Ｔｉ、Ａｇ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒおよびこれらの組み合わせのうち少なくとも一つを含むことができるが、本発明の技術的思想はこれに制限されない。
【０１０６】
また、ｐ型仕事関数調節膜は、ＴｉＮからなる単一膜、またはＴｉＮ下部膜とＴａＮ上部膜とからなる二重膜などで形成され得るが、本発明の技術的思想はこれに制限されない。
【０１０７】
ゲートメタル４３２は仕事関数調節膜４３１上に形成され得る。ゲートメタル４３２は、図示されたように、仕事関数調節膜４３１と接触して形成され得る。すなわち、ゲートメタル４３２は、仕事関数調節膜４３１により生成した空間を満たすように形成され得る。ゲートメタル４３２は導電性を有する物質、例えば、ＷまたはＡｌを含むことができるが、本発明の技術的思想はこれに制限されない。
【０１０８】
キャッピングパターン４４０はゲートメタル４３２上に形成され得る。キャッピングパターン４４０は、図示されたように、ゲートメタル４３２と接触して形成され得る。キャッピングパターン４４０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン炭化酸窒化物（ＳｉＯＣＮ）およびこれらの組み合わせのうち少なくとも一つを含むことができる。
【０１０９】
層間絶縁膜４６０は、基板４１０上に形成され、第１ゲートパターンと第２ゲートパターンを包み込むように形成され得る。層間絶縁膜４６０は、例えば、低誘電率物質、酸化膜、窒化膜および酸窒化膜のうち少なくとも一つを含むことができる。低誘電率物質は例えば、ＦＯＸ（Ｆｌｏｗａｂｌｅ  Ｏｘｉｄｅ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａ  Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌａｃａ  Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａ  Ｇｌａｓｓ）、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＣＤＯ（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）、キセロゲル（Ｘｅｒｏｇｅｌ）、エアロゲル（Ａｅｒｏｇｅｌ）、非晶質フッ素化炭素（Ａｍｏｒｐｈｏｕｓ  Ｆｌｕｏｒｉｎａｔｅｄ  Ｃａｒｂｏｎ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、パリレン（Ｐａｒｙｌｅｎｅ）、ＢＣＢ（ｂｉｓ−ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ）、ＳｉＬＫ、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、多孔質高分子材料（ｐｏｒｏｕｓ  ｐｏｌｙｍｅｒｉｃ  ｍａｔｅｒｉａｌ）またはこれらの組み合わせを含むことができるが、本発明の技術的思想はこれに制限されない。
【０１１０】
第１および第２ゲートパターンが基板４１０上に形成された後、第１および第２ゲートパターンを覆う層間絶縁膜４６０を形成する。
【０１１１】
引き続き、第１ゲートパターンと第２ゲートパターンとの間の基板４１０を露出するように、層間絶縁膜４６０内にトレンチ（Ｔ）を形成する。層間絶縁膜４６０内にトレンチ（Ｔ）を形成することは、例えば、乾式エッチング工程、湿式エッチング工程またはこれらの組み合わせで層間絶縁膜４６０の一部を除去して完成することができる。
【０１１２】
図１４を参照すると、トレンチ（Ｔ）内の側壁にスペーサー物質４７０をコンフォーマルに形成する。スペーサー物質４７０がシリコン窒化膜を含む場合、スペーサー物質４７０は前述した本発明の技術的思想によるＡＬＤ法を利用して形成され得る。
【０１１３】
具体的には、トレンチ（Ｔ）内の側壁にスペーサー物質４７０を形成することは、適正温度および圧力を調節した後、シリコンソース前駆体を含む第１ガスをチャンバー内に供給する。そうすると、トレンチ（Ｔ）上にシリコン前駆体が吸着する。ここで、シリコンソース前駆体は前述した通り、例えば、ＰＣＤＳおよびＤＰＤＣのうちいずれか一つを利用することができる。
【０１１４】
引き続き、前述した通り、第１パージガス、第２ガスおよび第２パージガスを順に供給してトレンチ（Ｔ）上にシリコン窒化物を含む原子層水準のスペーサー物質４７０をコンフォーマルに形成する。
【０１１５】
前記過程を繰り返して遂行することによって、トレンチ（Ｔ）上に適正厚さのシリコン窒化膜からなるコンタクトスペーサーを形成する。
【０１１６】
本発明の技術的思想による半導体装置の製造方法は、ＰＣＤＳおよびＤＰＤＣのうちいずれか一つを含むシリコン前駆体を利用して、ＡＬＤ法で誘電膜を形成することによって、既存の他のシリコン前駆体を用いることと比較して優れたステップカバレッジを具現することができる。これによって、段差を有する構造体またはアスペクト比が大きい構造体上にシリコン窒化膜を、ボイドがなく、かつコンフォーマルに形成することができる。
【０１１７】
また、前記において実験例と比較例を通じて詳述したように、既存の他のシリコン前駆体を用いることと比較して、相対的にＧＰＣレートが向上し、相対的に低い３００℃以上３５０℃未満の低温工程で優れたステップカバレッジを有するシリコン窒化膜を形成することができる。
【０１１８】
以上で、本発明の技術的思想によるＡＬＤ法を利用した半導体製造方法を例示的に説明したが、本発明の技術的思想はこれに制限されない。すなわち、ＡＬＤ法を利用してシリコン窒化物を含む誘電膜をコンフォーマルに形成する他の半導体製造方法に、本発明の技術的思想によるＡＬＤ法が用いられてもよい。
【０１１９】
以上、添付された図面を参照して本発明の技術的思想による実施形態を説明したが、本発明は前記実施形態に限定されず、互いに異なる多様な形態で製造され得、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更することなく他の具体的な形態に実施できることが理解できるはずである。したがって、以上で記述した実施形態はすべての面において例示的なものであり、限定的ではないものと理解されるべきである。
【符号の説明】
【０１２０】
１１０    基板
１２０    素子分離膜
１３０    トンネル絶縁膜
１４０    電荷貯蔵膜
１５０    誘電膜構造体
１５１、１５２、１５３    誘電膜
１６０    コントロールゲート
２１０    活性領域
２２０    素子分離領域
２３０    ゲート
２４０    グローバルビットライン（ＧＢＬ）
２５１、２５２、２５３    誘電膜
３１０    基板
３２１、３３１、３３２、３３３    犠牲層
３２２、３３４、３３５    半導体層
３４１、３４２    マスクパターン
３５２    絶縁膜
３５３    ゲート絶縁膜
３６０    犠牲ゲート
４１０    基板
４２０    絶縁膜パターン
４３０    ゲート電極パターン
４４０    キャッピングパターン
４５０    ゲートスペーサー
４６０    層間絶縁膜
４７０    スペーサー物質（コンタクトスペーサー）
【図１】
2018121057.tif 000004
【図２】
2018121057.tif 000005
【図３】
2018121057.tif 000006
【図４】
2018121057.tif 000007
【図５】
2018121057.tif 000008
【図６】
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【図７】
2018121057.tif 000010
【図８】
2018121057.tif 000011
【図９】
2018121057.tif 000012
【図１０】
2018121057.tif 000013
【図１１】
2018121057.tif 000014
【図１２】
2018121057.tif 000015
【図１３】
2018121057.tif 000016
【図１４】
2018121057.tif 000017