(57)【要約】【課題】空間分解能が不足していても故障箇所を特定することが可能な故障箇所特定装置を提供する。【解決手段】故障箇所特定装置は、半導体装置に配置された回路素子の動作に応じた反射光に基づく測定信号と基準信号との間の位相差を算出し、半導体装置における回路素子の位相マップを生成するＥＯＦＭ測定部１０１と、視野領域に含まれる回路素子を抽出する回路抽出部１０３と、回路抽出部１０３によって抽出された回路素子の動作波形をシミュレーションによって算出する回路シミュレーション部１０５と、回路シミュレーション部１０５によって算出された動作波形に基づいて位相を算出する位相算出部１０７と、位相算出部１０７によって算出された位相に基づいて、回路素子の位相マップを生成する位相マップ生成部１０９を備える。【選択図】図２
2018072290.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に配置された回路素子の動作に応じた反射光に基づく測定信号と基準信号との間の位相差を算出し、前記半導体装置における回路素子の位相マップを生成する測定部と、
前記半導体装置における視野内に含まれる回路素子を抽出する回路抽出部と、
前記回路抽出部によって抽出された回路素子の動作波形をシミュレーションによって算出するシミュレーション部と、
前記シミュレーション部によって算出された動作波形から位相を算出する位相算出部と、
前記位相算出部によって算出された位相に基づいて、前記抽出された回路素子の位相マップを生成する位相マップ生成部と、
を備え、
前記測定部により生成された位相マップと前記位相マップ生成部により生成された位相マップとを用いて故障箇所の特定を行う、故障箇所特定装置。
【請求項２】
請求項１に記載の故障箇所特定装置において、
前記故障箇所特定装置は、前記位相マップ生成部により生成された位相マップに対して、前記測定部の空間分解能に応じた変形を行う位相マップ変形部を備える、故障箇所特定装置。
【請求項３】
請求項２に記載の故障箇所特定装置において、
前記位相マップ変形部により変形された位相マップにおいて、位相の領域間が重なるとき、重なる箇所に境界を生成する、故障箇所特定装置。
【請求項４】
請求項１から３のうちのいずれか一つに記載の故障箇所特定装置において、
前記シミュレーション部は、複数の回路素子によって構成された論理回路の論理シミュレーションを行う論理シミュレーション部と、回路素子のシミュレーションを行う回路シミュレーション部とを備える、故障箇所特定装置。
【請求項５】
請求項１から３のうちのいずれか一つに記載の故障箇所特定装置において、
前記シミュレーション部は、複数の回路素子によって構成された論理回路の論理シミュレーションを行う論理シミュレーション部を備え、
前記位相算出部は、前記論理シミュレーションにより算出された前記論理回路の出力端子における動作波形から位相を算出する、故障箇所特定装置。
【請求項６】
請求項１に記載の故障箇所特定装置において、
前記回路素子は、ゲート電極、ソース領域およびドレイン領域を備えたトランジスタを含む、故障箇所特定装置。
【請求項７】
請求項６に記載の故障箇所特定装置において、
前記測定部および前記位相マップ生成部は、位相に応じた色を有する位相マップを生成する、故障箇所特定装置。
【請求項８】
請求項３に記載の故障箇所特定装置において、
前記回路素子は、ゲート電極、ソース領域およびドレイン領域を備えたトランジスタを含み、
前記位相マップ変形部により変形された位相マップは、位相に応じた色に着色された位相マップであり、前記境界は、色の境界である、故障箇所特定装置。
【請求項９】
半導体装置にレーザ光を照射し、前記半導体装置に配置された回路素子の動作に応じた反射光に基づく測定信号と基準信号との間の位相差を算出して、前記半導体装置における回路素子の位相マップを生成する測定工程と、
前記半導体装置における視野内に含まれる回路素子を抽出する回路素子抽出工程と、
前記回路素子抽出工程によって抽出された回路素子の動作波形をシミュレーションによって算出するシミュレーション工程と、
前記シミュレーション工程によって算出された動作波形から位相を算出する位相算出工程と、
前記位相算出工程によって算出された位相に基づいて、前記抽出された回路素子の位相マップを生成する位相マップ生成工程と、
前記測定工程で生成された位相マップと前記位相マップ生成工程で生成された位相マップとを比較する位相マップ比較工程と
を備える、故障箇所特定方法。
【請求項１０】
請求項９に記載の故障箇所特定方法において、
前記故障箇所特定方法は、前記位相マップ生成工程で生成された位相マップを、前記測定工程で位相マップを生成する際の空間分解能に基づいて変形する位相マップ変形工程を備える、故障箇所特定方法。
【請求項１１】
請求項１０に記載の故障箇所特定方法において、
前記位相マップ変形工程は、位相マップを変形するとき、位相マップにおいて位相の領域間が重なる場合、重なる領域に、境界を設定する、故障箇所特定方法。
【請求項１２】
請求項９から１１のうちのいずれか一つに記載の故障箇所特定方法において、
前記シミュレーション工程は、前記半導体装置の全体の論理シミュレーションを行う論理シミュレーション工程と、前記視野内に含まれる回路素子の動作波形を算出する回路シミュレーション工程とを備えている、故障箇所特定方法。
【請求項１３】
請求項１２に記載の故障箇所特定方法において、
前記位相算出工程は、前記論理シミュレーション工程により算出された論理回路の出力端子における波形に基づいて位相を算出する、故障箇所特定方法。
【請求項１４】
請求項９に記載の故障箇所特定方法において、
前記測定工程および前記位相マップ生成工程は、位相に応じた色に着色された位相マップを生成する、故障箇所特定方法。
【請求項１５】
請求項１１に記載の故障箇所特定方法において、
前記回路素子は、ゲート電極、ソース領域およびドレイン領域を備えたトランジスタを含み、
前記位相マップ変形工程により変形された位相マップは、位相に応じた色に着色された位相マップであり、前記境界は、色の境界である、故障箇所特定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、故障箇所特定装置および故障箇所特定方法に関し、特にレーザ光を用いて、半導体装置における故障箇所を特定する故障箇所特定装置および故障箇所特定方法に関する。
【背景技術】
【０００２】
半導体装置の故障箇所を特定する技術として、例えば、テストパタンによって動作している半導体装置に、レーザ光を照射し、半導体装置からの反射光を用いて解析する発光解析の技術がある。このような発光解析の技術としては、例えばＬＶＰ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｐｒｏｂｉｎｇ）、ＬＶＩ（Ｌａｓｅｒ  Ｖｏｌｔａｇｅ  Ｉｍａｇｉｎｇ）、ＥＯＰ（Ｅｌｅｃｔｒｏ  Ｏｐｔｉｃａｌ  Ｐｒｏｂｉｎｇ）、ＥＯＦＭ（Ｅｌｅｃｔｒｏ  Ｏｐｔｉｃａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｍａｐｐｉｎｇ）、エミッション顕微鏡等が知られている。
【０００３】
例えば、特許文献１には、ＬＶＩを用いた解析装置が記載されている。また、非特許文献１および２には、ＥＯＦＭを用いた解析装置が記載されている。さらに、非特許文献３には、ＥＯＦＭを用いた解析装置において、短周期テストパタンを使うことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６４９７５号公報
【非特許文献】
【０００５】
【非特許文献１】“新機能紹介  ＥＯプロービングユニット・新ＩＲ−ＯＢＩＲＣＨアンプ”、第３３回ナノテスティングシンポジウム予稿集、Ｐ．９５〜Ｐ．９８、２０１３年１１月１３日
【非特許文献２】“Ｅｌｅｃｔｒｏ  Ｏｐｔｉｖａｌ  Ｐｒｏｂｉｎｇ／Ｅｌｅｃｔｒｏ  Ｏｐｔｉｃａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｍａｐｐｉｎｇによる４０ｎｍプロセス製品の裏面タイミング解析”、第３４回ナノテスティングシンポジウム予稿集、Ｐ．２２３〜Ｐ．２２８、２０１４年１１月１２日
【非特許文献３】“短周期テストパタンによるランダムロジック動作解析の実現”、第３５回ナノテスティングシンポジウム予稿集、Ｐ．２０３〜Ｐ．２０８、２０１５年１１月１１日
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＶＩを用いた解析装置の概要を、特許文献１の図２を用いて説明すると次の通りである。なお、ここでの説明において、（）内の符号は、特許文献１の図２における符号を示している。テストパタン（２４２）を、繰り返し（ループ状）、半導体装置（２６０）に印加し、半導体装置（２６０）がテストパタンに従ってループ状に動作しているとき、レーザ光（２０４）を半導体装置（２６０）へ照射する。半導体装置（２６０）からの反射光が光検出器（２３６）で検出される。光検出器（２３６）からの検出信号において、テストパタンの繰り返し周期（ループ周期）に相当する周波数成分の振幅（２４４参照）を求める。レーザ光の照射位置を変更しながら、上記した検出を繰り返すことにより、検出した振幅により２次元の振幅マップを表示する。
【０００７】
レーザ光が照射された位置における反射光の強度は、光電効果の作用により、照射位置に配置されているトランジスタ（回路素子）のオン／オフによって変化する。これにより、表示された２次元の振幅マップを参照することにより、テストパタンと同じ周期で動作しているトランジスタの位置を特定することが可能となる。また、故障が発生していない場合と、故障が発生している場合とで、表示される２次元の振幅マップの形が異なることになる。そのため、故障が発生していない場合の２次元の振幅マップとの差を特定することにより、故障箇所を特定することができる。
【０００８】
一方、ＥＯＦＭを用いた解析装置では、上記したような半導体装置の２次元の振幅マップの他に、２次元の位相マップを測定することが可能である。ＥＯＦＭの解析装置においても、テストパタンがループ状に半導体装置に供給され、半導体装置に配置されたトランジスタがテストパタンのループ周期に従って動作する。このとき、レーザ光が照射される。ＥＯＦＭの場合、反射光は、主にトランジスタのドレインとソース間の電位差の変化として測定される。指定周波数（例えばテストパタンのループ周波数）で動作しているトランジスタについて、反射光の変化（ドレインとソース間の電位差の変化に相当）と、基準となる基準トリガ信号（基準信号）波形との間の位相差が求められ、半導体装置に合わせて２次元の位相マップとして表される。すなわち、２次元の位相マップとは、半導体装置に配置され、指定周波数で動作しているトランジスタについて、その動作のタイミングと基準トリガ信号波形との間の位相差を、２次元的に表示したものである。この場合、位相差は色で表され、位相マップはカラー表示される。すなわち、離散的な位相差が、純色に対応し、トランジスタの配置されている箇所に、そのトランジスタの位相差に応じた純色が着色され、カラー表示される。
【０００９】
ＥＯＦＭの解析装置で、故障箇所を特定する例を説明すると次のようになる。ここでは、半導体装置の特定の位置に配置されているトランジスタ（回路素子）を例にして述べる。特定の位置の回路素子がテストパタンに従って正しい動作タイミングで動作している場合（良品）に比べて、回路素子の動作タイミングが遅延している場合（不良品）では、基準トリガ信号に対する位相差が異なることになる。そのため、良品と不良品の位相マップを比較すると、両マップ上において、特定の位置の回路素子が異なる色で表示されることになる。これにより、半導体装置において故障となっている回路素子の位置を特定することが可能となる。
【００１０】
ＥＯＦＭの解析装置では、その装置の空間分解能が、回路素子のサイズ（トランジスタのサイズ）に比べて不足していると、位相マップと半導体装置に配置されている回路素子との対応付けが困難となり、半導体装置における故障箇所を位相マップから特定することが不可能になると言う課題がある。例えば、半導体装置において互いに近接して配置されている回路素子が、位相マップにおいては１つの位相差に対応する色で表されることになり、故障箇所を特定することが不可能となる。
【００１１】
特許文献１，非特許文献１から３のいずれにも、ＥＯＦＭの解析装置において空間分解能が不足している場合の課題が示されていない。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態に係わる故障箇所特定装置は、測定部、回路抽出部、シミュレーション部、位相算出部および位相マップ生成部を備えている。ここで、測定部は、半導体装置に配置された回路素子の動作に応じた反射光に基づく測定信号と基準信号との間の位相差を算出し、半導体装置における回路素子の位相マップを生成する。回路抽出部は、半導体装置において視野内に含まれる回路素子を抽出し、シミュレーション部は、回路抽出部によって抽出された回路素子の動作波形をシミュレーションによって算出する。また、位相算出部は、シミュレーション部によって算出された動作波形に基づいて位相を算出し、位相マップ生成部は、位相算出部によって算出された位相に基づいて、抽出された回路素子の位相マップを生成する。測定部により生成された位相マップと位相マップ生成部により生成された位相マップとを用いて、故障箇所の特定が行われる。例えば、両者の位相マップ間を照合することにより、故障箇所の特定が行われる。
【発明の効果】
【００１４】
一実施の形態によれば、空間分解能が不足していても故障箇所を特定することが可能な故障箇所特定装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係わる故障箇所特定装置の構成を示すブロック図である。
【図２】実施の形態１に係わる故障箇所特定装置の詳細を示すブロック図である。
【図３】実施の形態１に係わる位相マップの生成を説明するための図である。
【図４】実施の形態１に係わる位相マップの生成を説明するための図である。
【図５】（Ａ）および（Ｂ）は、実施の形態１に係わる位相マップの生成を説明するための図である。
【図６】実施の形態２に係わる故障箇所特定装置の詳細を示すブロック図である。
【図７】（Ａ）から（Ｃ）は、実施の形態２に係わる位相マップ変形部の動作を説明するための図である。
【図８】（Ａ）および（Ｂ）は、良品の半導体装置の位相マップを示す図である。
【図９】（Ａ）および（Ｂ）は、不良品の半導体装置の位相マップを示す図である。
【図１０】（Ａ）および（Ｂ）は、実施の形態２に係わる回路シミュレーションに基づいて生成した位相マップを示す図である。
【図１１】実施の形態３に係わる回路シミュレーション部の構成を示すブロック図である。
【図１２】実施の形態３の変形例に係わる故障箇所特定装置を説明するための平面図である。
【図１３】半導体装置における所定の領域を示す平面図である。
【図１４】（Ａ）および（Ｂ）は、ＥＯＦＭの解析装置を用いて生成した位相マップを示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。以下では、ＥＯＦＭを用いた故障箇所特定装置を例として説明するが、これに限定されるものではない。反射光に基づいた測定信号のうち、指定周波数の測定信号について基準信号との位相差を求めて位相マップを形成するような故障箇所特定装置および故障箇所特定方法に適用することができる。
【００１７】
（実施の形態１）
実施の形態１の理解を容易にするために、先ず解析装置の空間分解能が回路素子（トランジスタ）のサイズに比べて不足している場合を説明しておく。以下では、トランジスタとして電界効果型トランジスタ（以下、ＦＥＴとも称する）の場合を例に説明するが、これに限定されるものではない。
【００１８】
＜空間分解能不足＞
図１３は、半導体装置における所定の領域を示す平面図である。ここでは、この所定の領域がＥＯＦＭの解析装置の観測視野であるとする。図１３に示した領域（観測視野内）には、複数のＦＥＴと複数の電圧配線が配置されている。ここで、複数のＦＥＴは、Ｐチャンネル型ＦＥＴ（以下、Ｐ型ＦＥＴとも称する）とＮチャンネル型ＦＥＴ（以下、Ｎ型ＦＥＴとも称する）によって構成されている。Ｐ型ＦＥＴは、Ｐ型半導体領域によって形成されたドレイン領域およびソース領域と、ドレイン領域とソース領域との間に配置されたゲート電極とを備えている。同様に、Ｎ型ＦＥＴは、Ｎ型半導体領域によって形成されたドレイン領域およびソース領域と、ドレイン領域とソース領域との間に配置されたゲート電極を備えている。
【００１９】
図１３では、図面が複雑になるのを避けるために、１個のＰ型ＦＥＴおよび１個のＮ型ＦＥＴの構成についてのみ符合が付されている。すなわち、図１３において、ＴＰＲは、Ｐ型ＦＥＴを構成するドレイン領域およびソース領域を示し、ＴＮＲは、Ｎ型ＦＥＴを構成するドレイン領域およびソース領域を示している。また、ＴＧＤは、Ｐ型ＦＥＴとＮ型ＦＥＴとに配置された共通のゲート電極を示している。図１３において、ＶＳＬは、接地電圧Ｖｓを供給する電圧配線（接地配線）を示し、ＶＤＬは、電源電圧Ｖｄを供給する電圧配線（電源配線）を示している。Ｐ型ＦＥＴとＮ型ＦＥＴは、電圧配線ＶＳＬとＶＤＬとの間に配置され、ソース・ドレイン経路が電圧配線ＶＳＬおよびＶＤＬとの間に直列的に接続されている。他のＰ型ＦＥＴおよびＮ型ＦＥＴも、同様に電圧配線ＶＳＬ、ＶＤＬ間に配置されたドレイン領域およびソース領域を備えている。
【００２０】
図１３では省略されているが、Ｐ型およびＮ型ＦＥＴのゲート電極は、他のＰ型およびＮ型ＦＥＴのドレイン領域に接続されている。これにより、テストパタンが供給されると、テストパタンに従って、複数のＰ型およびＮ型ＦＥＴが、順次動作することになる。ＦＥＴが、テストパタンに従ってオン状態となると、そのＦＥＴを構成するソース領域とドレイン領域との間に電位差が発生することになる。レーザ光が照射されると、ソース領域とドレイン領域との間に電位差に従って反射光は変化することになる。
【００２１】
図１４は、ＥＯＦＭの解析装置を用いて、図１３に示した観測視野内を解析することによって生成された位相マップを示している。位相マップは、反射光に基づいた測定信号のうち、指定周波数の測定信号と基準信号との位相差を、色で表したマップである。図１４（Ａ）では、位相差に対応した色を黒の濃淡で示している。図１４（Ｂ）は、図１４（Ａ）に示した濃淡と位相差との対応を示すスケールである。基準信号と同相（０）から、基準信号に対して進む方向に１８０度（１８０）までと、基準信号に対して遅れる方向に１８０度（−１８０）までの３６０度を、離散的に１５色（濃淡で表示）に分けている。
【００２２】
図１４（Ａ）において、図１４（Ｂ）に示した濃淡（色）と同じ濃淡（色）を有する領域は、図１４（Ｂ）に示した濃淡（色）に対応する位相差で動作しているＦＥＴが配置されていることになる。一方、図１４（Ａ）には、図１４（Ｂ）に示した濃淡と同じ濃淡になっていない領域も、ノイズ状に存在する。すなわち、図１４（Ｂ）に示した複数の濃淡とは異なった濃さを有する領域が存在する。図１４では、濃淡で位相差を離散的に１５に分けて表しているが、位相差を色で表している場合を説明すると、次のようになる。位相差を色で表す場合、３６０度の位相差を、離散的に１５個の純色（青、橙等）に分けて表す。このようにした場合、図１４（Ａ）には、純色で着色された領域と、純色ではなく様々な純色が混ざった色（以下、混色あるいは中間色とも称する）で着色された領域が存在することになる。純色で着色された領域には、その純色に対応する位相差で動作するＦＥＴが配置されていることになる。これに対して、混色で着色された領域には、色々な位相差のノイズ状の信号が存在していることになる。この混色で着色された領域には、動作していないＦＥＴが配置されている。あるいはＦＥＴが配置されていない空き領域である。
【００２３】
なお、本明細書では、ＦＥＴが配置されており、位相マップにおいてＦＥＴの位相差に応じた濃淡（純色）が着色されている領域を、ＥＯＦＭの反応（ＥＯＦＭ反応）が生じていると言うことでＥＯＦＭ反応領域とも称することがある。
【００２４】
解析装置の空間分解能は、１個のＦＥＴのドレイン領域、ソース領域およびゲート電極のサイズに比べて不足している。そのため、図１３と図１４（Ｂ）とを比較すると、ＥＯＦＭ反応領域のサイズは、１個のＦＥＴのサイズよりも大きく、広がっている。すなわち、１個のＦＥＴのサイズよりも大きく検出されている。また、ＥＯＦＭ反応領域の形状が、半導体装置に配置されたＦＥＴのドレイン領域、ソース領域およびゲート電極の形状を反映していない。そのため、図１４においてＥＯＦＭ反応領域だけを観察して、図１３と比較するようにしても、半導体装置において、どこに配置されているＦＥＴから発生しているＥＯＦＭ反応かを特定することは非常に困難である。
【００２５】
解析装置を用いて、故障箇所の特定を行う場合、例えば、良品と不良品のそれぞれから位相マップを求め、求めた位相マップ間の相違から、故障箇所を推定することが考えられる。この場合、不良品の原因究明は、例えば推定した故障箇所を含めた領域について、半導体装置の断面を取得し、断面の観察を行うことにより、不良原因の究明を行うことが考えられる。しかしながら、位相マップにおけるＥＯＦＭ反応領域から、半導体装置に配置されているＦＥＴの位置を特定することが困難であるため、断面を取得する半導体装置の位置を特定することが困難であり、断面観察による原因究明は不可能となる。
【００２６】
＜故障箇所特定装置＞
図１は、実施の形態１に係わる故障箇所特定装置の構成を示すブロック図である。同図において、１は故障箇所特定装置を示している。故障箇所特定装置１は、特に制限されないが、レーザ光検出器３、ステージ４、コンピュータ５、テストパタン発生器６、スペクトルアナライザ７および記憶ユニット８、９を備えている。また、同図において、２は故障箇所特定装置１によって故障箇所の特定が行われる半導体装置を示している。
【００２７】
半導体装置２には、図１３に示したように、複数のＰ型ＦＥＴと複数のＮ型ＦＥＴが配置されている。この半導体装置２は、ステージ４に搭載される。ステージ４は、コンピュータ５からの制御信号（ステージ移動制御信号）ＣＮＴ−４に従って移動する。この実施の形態１においては、制御信号ＣＮＴ−４に従って、ステージ４は、例えば図１において左右に移動する。このステージ４に半導体装置２が搭載されているため、ステージ４の移動に伴って半導体装置２も左右に移動することが可能となっている。
【００２８】
レーザ光検出器３は、レーザ光を発生するレーザ光発生部３−１と、可動式ミラー３−２を備えている。レーザ光発生部３−１は、故障箇所を特定する動作（故障箇所特定動作）のとき、レーザ光３−３を発生する。発生したレーザ光３−３は、可動式ミラー３−２を透過して、半導体装置２に照射される。レーザ光３−３は、半導体装置２において反射され、反射されたレーザ光（反射光）は、可動式ミラー３−２によって反射され反射レーザ光３−４となる。この反射レーザ光３−４は、図示しない変換器によって、反射レーザ光３−４に基づいた測定信号ＤＴＳに変換され、スペクトルアナライザ７およびコンピュータ５に供給される。
【００２９】
可動式ミラー３−２は、故障箇所特定動作のとき、コンピュータ５からの制御信号（ミラー可動制御信号）ＣＮＴ−３に従って、レーザ光を反射する角度が変わる。これにより、制御信号ＣＮＴ−３によって可動式ミラー３−２の角度を変えることにより、ステージ４を移動させなくとも、半導体装置２において所定の範囲からのレーザ光を反射レーザ光３−４として変換器へ供給することが可能となっている。特に制限されないが、可動式ミラー３−２の角度を変えることによって、レーザ光を反射レーザ光３−４として変換器へ供給することが可能な上記所定の範囲が、故障箇所特定装置１の観測視野となる。故障箇所特定動作においては、特定の観測視野で観測を行った後、ステージ４を移動させて、別の領域を観測視野として観測が行われることになる。
【００３０】
スペクトルアナライザ７は、測定信号ＤＴＳを周波数分解し、分解した周波数のうち、指定周波数の測定信号と基準トリガ信号ＲＦＳの波形との間の位相差を算出し、算出された位相差ＰＦＳをコンピュータ５へ供給する。故障箇所特定装置１は、スペクトルアナライザ７を備えていなくてもよい。例えば、コンピュータ５が、測定信号ＤＴＳと基準トリガ信号の波形とに基づいて、位相差ＰＦＳを求めるようにしてもよい。一例を述べるならば、コンピュータ５が、測定信号ＤＴＳに対して高速フーリエ変換の演算を行い、演算により得られた指定周波数のデータと基準トリガ信号ＲＦＳのデータとに基づいて、位相差ＰＦＳを算出するようにしてもよい。
【００３１】
テストパタン発生器６は、コンピュータ５からの制御信号（テスト制御信号）ＣＮＴ−６によって制御され、故障箇所特定動作のとき、テストパタンＴＰＳを周期的に半導体装置２に供給する。この実施の形態１において、テストパタンＴＰＳは、時系列的な所定の信号パタンであり、この時系列的な所定の信号パタンが、周期的に繰り返して、半導体装置２に供給されることになる。これにより、故障箇所特定動作のとき、半導体装置２は、同じ動作を周期的に繰り返して実行することになる。
【００３２】
記憶ユニット９には、半導体装置２に配置されるＦＥＴ等の回路素子間等の接続を定めたネットリストのデータ、すなわち回路接続データＮＤＡが格納されている。また、記憶ユニット８には、半導体装置２に配置される回路素子の配置を定めたレイアウトデータＲＤＡが格納されている。
【００３３】
この実施の形態１においては、特に制限されないが、レイアウトデータＲＤＡが、回路接続データＮＤＡによって指定される回路素子と、配置する回路素子との対応関係を示す対応情報を含んでいる。すなわち、レイアウトデータＲＤＡを参照することにより、回路素子と、半導体装置における回路素子の位置との対応関係を把握することが可能となっている。
【００３４】
コンピュータ５は、次に図２を用いて詳しく説明するが、故障箇所特定動作のとき、ＥＯＦＭ技術を用いて、回路素子の位相マップを生成する。また、レイアウトデータＲＤＡおよび回路接続データＮＤＡ等に基づいて、回路シミュレーションを実施し、回路素子の位相マップを生成する。コンピュータ５は、ユーザ（オペレータ）が故障箇所を特定することができるように、この生成した２種類の位相マップを、例えば表示装置（図示しない）において重ねて表示する。
【００３５】
＜故障箇所特定動作＞
図２は、実施の形態１に係わる故障箇所特定装置の詳細を示すブロック図である。図２に示されているそれぞれのブロック１０１、１０３、１０５、１０７および１０９は、特に制限されないが、コンピュータ５がそれぞれのブロックに対応するプログラムを実行することによって実現される。
【００３６】
図２において、１０１はＥＯＦＭ技術を用いた測定部（ＥＯＦＭ測定部）を示し、１０３は回路抽出部を示し、１０５は回路シミュレーション部を示し、１０７は位相算出部を示し、１０９は位相マップ生成部を示し、１１１は位相マップ比較部を示している。図１および図２を用いて、故障箇所特定動作を説明する。
【００３７】
ＥＯＦＭ測定部１０１は、ＣＡＤナビゲーション機能を備えている。このＣＡＤナビゲーション機能により、半導体装置２のレイアウト上で、観測対象の座標範囲（位置範囲）が指定されると、制御信号ＣＮＴ−４（図１）によってステージ４が移動し、測定対象の座標範囲にレーザ光３−１が照射されるように、半導体装置２が移動する。ステージ４が移動した後、制御信号ＣＮＴ−３（図１）によって可動式ミラー３−２の角度を変更しながら、スペクトルアナライザ７によって、位相差ＰＦＳを求める。すなわち、観測視野内の測定信号ＤＴＳが、スペクトルアナライザ７によって、周波数分解され、測定信号ＤＴＳのうち指定周波数の測定信号が抽出され、基準トリガ信号ＲＦＳとの間の位相差ＰＦＳが算出される。この算出された位相差ＰＦＳは、コンピュータ５に供給される。ＥＯＦＭ測定部３は、供給された位相差ＰＦＳを基にして、レイアウト図上において観測視野内における位相マップを生成する。この場合、位相差に対応した色に着色した位相マップを生成する。
【００３８】
また、ＥＯＦＭ測定部１０１は、半導体装置２のレイアウト上で指定された観測対象の座標範囲から、回路素子の座標範囲情報を求め、求めた回路素子の座標範囲情報を回路抽出部１０３へ供給する。回路抽出部１０３は、供給された回路素子の座標範囲情報から、指定された座標範囲に含まれる回路素子を特定し、抽出する。この抽出のとき、回路抽出部１０３は、記憶ユニット８に格納されているレイアウトデータＲＤＡを用いる。すなわち、供給された回路素子の座標範囲情報から、指定されている座標範囲に配置されている回路素子を特定する。この特定した回路素子に対応するところの、回路接続データＮＤＡにおける回路素子を、レイアウトデータＲＤＡに含まれている対応情報を用いて特定する。簡単に述べるならば、半導体装置２において観測対象の座標範囲内に配置されている回路素子に対応する回路接続データＮＤＡ上の回路素子を特定することになる。
【００３９】
次に、回路シミュレーション部１０５において、記憶ユニット９に格納されている回路接続データＮＤＡを用いて、テストパタンＴＰＳが半導体装置２に供給されたときの半導体装置２の回路シミュレーションを実施する。また、回路シミュレーション部１０５では、回路シミュレーションを実施したときに、回路抽出部１０３で抽出した回路素子の動作波形を求める。回路シミュレーション部１０５では、テストパタンＴＰＳに対する半導体装置２の全体の動作をシミュレートし、回路抽出部１０３で抽出した回路素子についてのみ動作波形を求めるようにしてもよいし、回路抽出部１０３で抽出した回路素子についてのみ回路シミュレーションを実行し、動作波形を求めるようにしてもよい。
【００４０】
位相算出部１０７は、回路シミュレーション部１０５で求めた動作波形と基準トリガ信号ＲＦＳの波形との間の位相差を算出する。この位相差の算出については、後で図面を用いて一例を説明するので、ここでは詳しい説明は省略する。
【００４１】
位相マップ生成部１０９は、半導体装置２に対応するレイアウト図上の視野領域内の回路素子に、位相算出部１０７で算出した位相差に対応する色を着色する。既に、回路抽出部１０３において、レイアウト上の回路素子の位置と回路接続上の回路素子との対応が求められている。そのため、この対応関係を流用することにより、レイアウト上の回路素子に適切な色を着色することが可能である。
【００４２】
位相マップ比較部１１１では、ＥＯＦＭ測定部１０１によって生成された位相マップと、位相マップ生成部１０９によって生成された位相マップとの比較が行われる。すなわち、位相マップ比較部１１１では、ＥＯＦＭ技術によって測定されたＥＯＦＭ反応に基づく位相マップと、回路シミュレーションに基づいて生成された位相マップとの比較が行われることになる。これにより、ＥＯＦＭ技術によって測定されたＥＯＦＭ反応領域とレイアウト上の回路素子とが、対応するようにできる。
【００４３】
上記説明では、ＥＯＦＭ測定部１０１でＥＯＦＭ反応に基づく位相マップを、先に生成する例を述べたが、位相マップ生成部１０９の後で、ＥＯＦＭ測定部１０１により位相マップを生成するようにしてもよい。
【００４４】
＜位相マップ生成例＞
次に、回路抽出部１０３、回路シミュレーション部１０５、位相算出部１０７および位相マップ生成部１０９の動作を、一例を用いて説明する。図３から図５は、実施の形態１に係わる位相マップの生成を説明するための図である。
【００４５】
図３は、半導体装置２の一部の領域を示す平面図であり、視野領域内に配置された回路素子３０１〜３０８の位置が模式的に描かれている。図３において、回路素子３０１、３０３、３０６および３０８はＰ型ＦＥＴを示し、回路素子３０２、３０４、３０５および３０７はＮ型ＦＥＴを示している。これらのＦＥＴは、ゲート電極、ドレイン領域およびソース領域を備えているが、説明を容易にするために、ゲート電極は省略し、ドレイン領域とソース領域が纏めて１個のブロックとして描かれている。例えば、図３においてブロック３０１は、ＦＥＴ３０１のドレイン領域とソース領域を示し、ゲート電極は省略されている。他のＦＥＴも同様である。また、ＦＥＴ３０１から３０８の間を接続する配線も省略している。
【００４６】
テストパタンが、これらのＦＥＴに供給され、ＦＥＴがオン状態となると、ドレイン領域とソース領域との間を電流が流れ、ドレイン領域とソース領域との間に電位差が発生することになる。レーザ光を照射すると、主にドレイン・ソース間の電位差の変化に従って反射光が変化する。そのため、図３に示した視野領域内にレーザ光を照射した場合、ＦＥＴ３０１から３０８のオン動作／オフ動作に従って、ブロック３０１から３０８に電位差（ドレイン領域とソース領域との間の電位差）が発生し、それぞれのブロックからの反射光が変化することになる。なお、模式的ではあるが、図３に示したブロック３０１から３０８は、ＦＥＴ３０１から３０８の拡散領域（ドレイン領域とソース領域を合わせた領域）の平面形状を示している。
【００４７】
ＥＯＦＭ測定部１０１において、着色した位相マップを生成するときには、基準トリガ信号ＲＦＳとブロック３０１から３０８からの反射光に基づく測定信号（指定周波数の測定信号）との間の位相差が求められ、求めた位相差に応じた色が、それぞれのブロックに着色されて、回路の位相マップが生成されることになる。
【００４８】
回路抽出部１０３は、レイアウトデータＲＤＡ内の対応情報を用いて、ＥＯＦＭ測定部１０１からの回路素子の座標範囲情報を基にして、回路接続データＮＤＡにおけるＦＥＴ３０１から３０８を特定し、抽出する。これにより、ブロック３０１から３０８の位置と回路素子としてのＦＥＴ３０１から３０８とが一対一に対応付けられることになる。
【００４９】
図４は、ＦＥＴ３０１から３０８の動作波形を示す波形図である。回路シミュレーション部１０５が、回路接続データＮＤＡに基づいて回路シミュレーションを実施し、抽出したＦＥＴ３０１から３０８の動作波形が、図４に示されている。図４において、横軸は時間を示し、縦軸はそれぞれの動作波形の電圧を示している。同図において、３０１から３０８は、ＦＥＴ３０１から３０８のドレイン領域とソース領域間の電位差の変化を示す動作波形である。図４では、テストパタンに従って、ＦＥＴ３０３、３０４、３０７および３０８は、オン状態またはオフ状態が継続しており、電位差が遷移していない。そのため、図４では、動作波形３０３、３０４、３０７および３０８は省略している。これに対して、ＦＥＴ３０１と３０２は、テストパタンに従って相補的にオン状態／オフ状態を繰り返し、ＦＥＴ３０５と３０６も、テストパタンに従って相補的にオン状態／オフ状態を繰り返している。これにより、ＦＥＴ３０１、３０２、３０５および３０６のドレイン領域とソース領域間の電位差は変化（遷移）している。
【００５０】
図４に示したＦＥＴ３０１から３０８のドレイン領域とソース領域間の電位差の変化が、動作波形として、位相算出部１０７へ供給される。位相算出部１０７は、供給された動作波形と基準トリガ信号ＲＦＳとの間の位相差を算出する。動作波形の位相差を算出する構成は種々考えられる。例えば、動作波形をフーリエ変換し、指定周波数成分の動作波形の位相のみを抽出する。あるいは、動作波形を２値の論理信号の波形と見なして、この論理波形がハイレベルとなっている期間の中央となるタイミングと、基準トリガ信号ＲＦＳの波形が変化するタイミングとの間の時間差を位相差として求めるようにしてもよい。図４は、後者の構成を用いて位相差を算出する例を示している。
【００５１】
図４において、３１１は基準トリガ信号ＲＦＳの波形が変化するタイミング（基準タイミング）を示している。また、符合▲は、論理波形（動作波形）がハイレベルとなっている期間の中央のタイミングを示している。例えば、論理波形（動作波形）３０１に付された符合▲は、論理波形３０１がハイレベルとなっている期間の中央のタイミングを示している。
【００５２】
特に制限されないが、この実施の形態１においては、符合▲のタイミングが、基準タイミング３１１に対して時間的に前にある場合を位相が進んでいる（位相＋）とし、時間的に後にある場合を位相が遅れている（位相−）としている。同図では、論理波形３０１の符合▲のタイミングと基準タイミング３１１は重なっているため、基準信号ＲＦＳとの位相差は０度（０°）となっている。これに対して、論理波形（動作波形）３０２の符合▲のタイミングは基準タイミング３１１よりも前にあり、図４の例では位相差は＋１８０度（＋１８０°）となっている。また、論理波形（動作波形）３０５の位相差は＋４５度（＋４５°）となっており、動作波形３０６の位相差は−１３５度（−１３５°）となっている。この位相差は、次式（１）で算出して求めることができる。
【００５３】
位相差＝（基準タイミング３１１の時刻−符合▲の時刻）／テストパタン周期×３６０°  ・・・（１）
ここで、テストパタン周期は、指定周波数の周期（時間）を示している。言い換えるならば、故障箇所特定動作の際に半導体装置２に供給されるテストパタンＴＳＰの繰り返し周期を示している。基準タイミング３１１は、任意の時刻に設定可能とすることが望ましい。これは、コンピュータ５に供給される測定結果には、例えばレーザ光検出器３からスペクトルアナライザ７へ測定信号ＤＴＳを伝達するケーブルまたは／およびボードの遅延がオフセットとして加算されているため、このオフセットをキャンセルするのに、基準タイミング３１１を任意の時刻に設定可能にしておくことが望ましい。また、ＥＯＦＭの解析装置自体も位相マップの測定結果にオフセットを加算する機能を有しており、測定結果が見易くなるようにオフセットを調整する場合がある。これに合わせて、回路シミュレーションを用いて位相マップを生成する場合にもオフセットの調整を行えるように、基準タイミング３１１は任意に設定可能にすることが望ましい。
【００５４】
ここでは、論理波形（動作波形）がハイレベルになっている期間の中央のタイミングで、基準トリガ信号との時間差を求める例を説明したが、これに限定されるものではない。例えば、論理波形がロウレベルになっている期間の中央のタイミングであってもよい。また、論理波形がロウレベルからハイレベル（またはハイレベルからロウレベル）へ遷移するタイミングに近いタイミングで、基準トリガ信号ＲＦＳとの時間差を求めてもよい。しかしながら、論理波形の電圧が遷移するタイミングに近いタイミングで、基準トリガ信号ＲＦＳとの時間差を求める場合には、例えば論理波形のデューテ比が変動し、論理波形の遷移が時間的に前後にずれたとき、適切な時間差（位相差）を求めることが困難となることが危惧される。そのため、論理波形（動作波形）がハイレベル（またはロウレベル）となっている期間の中央のタイミングで基準トリガ信号との時間差を求めることが望ましい。
【００５５】
また、図４では、基準タイミング３１１に対して時間的に前を位相＋とし、時間的に後を位相−としたが、これは反対であってもよい。すなわち、ＥＯＦＭ測定部１０１で生成する位相マップに合わせて、位相＋と位相−を定めればよい。
【００５６】
図５は、位相マップ生成部１０９によって生成された位相マップを示す図である。ここで、図５（Ａ）は、図３と同じ半導体装置２の視野領域を示している。位相マップ生成部１０９は、位相算出部１０７によって算出された位相差に応じた色を、視野領域のブロック３０１から３０８に着色する。図５（Ａ）では、色を矢印付き実線で示している。すなわち、基準トリガ信号ＲＦＳと同相（０°）は、右横向きの矢印実線で表し、位相が進む方向は、位相０°の矢印実線を基準として反時計回りに矢印実線が回転することで表している。そのため、位相＋１８０°は、反時計回りに矢印実線が回転し、位相０°を表す右横向きの矢印実線を反転した左横向きの矢印実線で表している。また、位相が遅れる方向は、位相０°の矢印実線を基準として時計回りに矢印実線が回転することで表している。位相−１８０°は、時計回りに矢印実線が回転し、位相０°を表す右横向きの矢印実線を反転した左横向きの矢印実線で表している。
【００５７】
図５（Ｂ）は、位相と矢印実線（色）との対応を示すスケールである。この実施の形態１においては、３６０°の位相が、所定の移相ごとに色（純色）が割り当てられている。図５（Ｂ）のスケールでは、例示として０°、＋９０°、＋１８０、−９０°および−１８０°に対応した色（矢印実線）が示されている。
【００５８】
図４において、動作波形３０１は、位相差が０°となっているため、この動作波形３０１に対応するＦＥＴが配置されている位置にあるブロック３０１は、位相０°を表す色（右横向きの矢印実線）で着色される。同様に、動作波形３０２は、位相差が＋１８０°であるため、この動作波形３０２に対応するＦＥＴが配置されている位置にあるブロック３０２には、位相差＋１８０°を表す色（左横向きの矢印実線）で着色される。同様にして、ブロック３０５は、位相差＋４５°を表す色（右斜め上向き矢印実線）で着色され、ブロック３０６は、位相差−１３５°を表す色（左斜め下向き矢印実線）で着色される。
【００５９】
一方、ＦＥＴ３０３、３０４、３０７および３０８のそれぞれは、ドレイン領域とソース領域間の電位差が変化しない状態となっていたため、基準トリガ信号との位相差は存在しない。そのため、これらのＦＥＴに対応した位置に配置されているブロック３０３、３０４、３０７および３０８には、色の着色が行われない（矢印実線なし）。ドレイン領域とソース領域との間の電位差が変化していないため、このようなＦＥＴは動作していないと見なすことができる。このように見なした場合、半導体装置２には配置されているが、動作していないＦＥＴに対応する位置のブロックには色の着色が行われないことになる。勿論、ＦＥＴが配置されていない領域には、着色が行われない。従って、位相マップ生成部１０９が生成する位相マップは、純色に着色された領域（ＥＯＦＭ反応領域）と着色されていない領域のみになる。
【００６０】
位相マップ比較部１１１で、ＥＯＦＭ測定部１０１で生成された回路素子の位相マップと位相マップ生成部１０９で生成された回路素子の位相マップとの比較が行われる。この比較は、図示しない表示装置に、両方の位相マップを並べて表示し、ユーザ（オペレータ）が例えば目視で比較を行い、故障箇所の特定を行う。あるいは、いずれか一方の位相マップを半透明やハッチング表示にし、他方の位相マップを重ねて、オーバレイ表示を行う機能を表示装置に設けるようにしてもよい。
【００６１】
この実施の形態１によれば、ＥＯＦＭ測定部１０１によって生成された位相マップにおけるＥＯＦＭ反応領域と、半導体装置２上に配置されているＦＥＴとの照合を容易に行うことが可能となる。
【００６２】
ＥＯＦＭ測定部１０１で生成された位相マップにおいては、テストパタンの周期と同じ時間間隔で動作しているＦＥＴは、そのＦＥＴが配置されている位置に位相差に応じた色が着色されて表示される。一方、動作していないＦＥＴが配置されている位相マップ上の位置およびＦＥＴが配置されていない領域の位置では、複数の純色が混じった混色の表示が行われることになる。そのため、ＥＯＦＭ測定部１０１で生成された位相マップのみを、ユーザが目視しても、ＦＥＴが配置されているか否かの判別を行うのは難しい。さらに空間解像度が不足しているため、ＥＯＦＭ測定部１０１で生成された位相マップにおけるＥＯＦＭ反応領域の形状と、レイアウトデータＲＤＡ上におけるＦＥＴの配置形状とが一致しないため、ＥＯＦＭ測定部１０１で生成された位相マップとレイアウトデータＲＤＡとを単純に比較しても、各々のＥＯＦＭ反応領域とＦＥＴの位置との照合をすることは困難である。
【００６３】
これに対して、実施の形態１によれば、位相マップ生成部１０９によって生成された位相マップでは、動作しているＦＥＴの位置には位相差に応じた色の着色が行われ、動作していないＦＥＴの位置およびＦＥＴが配置されていない位置には着色が行われない。そのため、ＥＯＦＭ測定部１０１で生成された位相マップと位相マップ生成部１０９によって生成された位相マップとを比較することにより、動作しているＦＥＴが配置されている位置を容易に判別することが可能となる。
【００６４】
また、実施の形態１によれば、位相マップ生成部１０９によって生成された位相マップを参照することにより、ＥＯＦＭ反応が生じるべきＦＥＴの位置を把握することが可能である。そのため、ＥＯＦＭ測定部１０１で生成された位相マップと位相マップ生成部１０９によって生成された位相マップとを比較することにより、ＥＯＦＭ反応領域とＦＥＴの位置との照合を容易に行うことが可能となる。
【００６５】
さらに、回路シミュレーション部１０５は、半導体装置２に故障が発生していない場合の動作波形を生成する。そのため、位相マップ生成部１０９は、故障が発生していないときの位相マップを生成することになる。従って、故障が発生している半導体装置２からの測定信号を基にＥＯＦＭ測定部１０１が生成した位相マップと比較することにより、相違部から半導体装置２において故障が発生している故障箇所を特定することが可能である。
【００６６】
ＥＯＦＭ技術のような光学的な方法で、半導体装置２における故障箇所を特定する場合、良品と不良品の測定結果を比較し、その相違点から故障箇所を特定することが通常行われる。これに対して、この実施の形態１においては、不良品である半導体装置２から得られた位相マップと回路シミュレーションに基づいて得られた位相マップとに基づいて、故障箇所の特定が行われる。そのため、良品の半導体装置２に対しての測定（ＥＯＦＭ測定部１０１による位相マップの生成）を不要とすることが可能となる。
【００６７】
（実施の形態２）
図６は、実施の形態２に係わる故障箇所特定装置の詳細を示すブロック図である。図６は、図２に類似しているので、ここでは相違点を主に説明する。図６では、図２に対して位相マップ変形部１１３が追加されている。この位相マップ変形部１１３は、位相マップ生成部１０９によって生成された位相マップを変形する。この実施の形態２において、位相マップ変形部１１３は、ＥＯＦＭ測定部１０１の空間分解能を考慮して、位相マップを変形する。言い換えるならば、ＥＯＦＭ測定部１０１で位相マップを生成する際の空間分解能を考慮して、位相マップ変形部１１３は、位相マップ生成部１０９で生成した位相マップを変形することになる。変形された位相マップが、位相マップ比較部１１１へ供給され、ＥＯＦＭ測定部１０１によって生成された位相マップと比較される。
【００６８】
図７は、実施の形態２に係わる位相マップ変形部の動作を説明するための図である。図７（Ａ）は、ＥＯＦＭ測定部１０１によって生成された位相マップを模式的に示す図である。図７（Ａ）には、１個のＰ型ＦＥＴに対するＥＯＦＭ反応領域が示されている。図７（Ａ）において破線で囲まれた領域ＴＰＲは、Ｐ型ＦＥＴの拡散領域（ドレイン領域およびソース領域）を示している。なお、図７（Ａ）でもゲート電極は省略されている。ＥＯＦＭ測定部１０１（図１に示したレーザ光検出器３を含む）の空間分解能が、ＦＥＴのサイズに対して不足しているため、回析限界の影響により、位相マップにおいては、ＥＯＦＭ反応領域が広がって見えることになる。図７（Ａ）では、拡散領域のサイズに対して、寸法ｄだけ広がって拡大されている。位相マップにおいては、この拡大されたＥＯＦＭ反応領域が、位相差に応じた色に着色されて、表示される。同図では、位相差０°の色（右横向き矢印実線）が着色されている。なお、同図では図面を見易くするために、破線で囲まれた領域ＴＰＲには、矢印実線が省略されているが、勿論、位相差０°の色で着色されている。後で説明する図７（Ｂ）においても、同様である。
【００６９】
この実施の形態２においては、位相マップ変形部１１３が、位相マップ生成部１０９によって生成された位相マップにおけるＥＯＦＭ反応領域を、寸法ｄだけ拡大する変形を行う。位相マップ生成部１０９では、ＦＥＴの拡散領域をＥＯＦＭ反応領域として、位相差に応じた色に着色して、位相マップを生成する。このようにして生成された位相マップに対して、位相マップ変形部１１３は、ＥＯＦＭ反応領域を寸法ｄだけ上下左右に拡大し、拡大により得られたＥＯＦＭ反応領域を位相差に応じた色に着色する。この位相マップ変形部１１３によって行われる処理は、レーザ光検出器３を含むＥＯＦＭ測定部１０１での回析限界の影響でＥＯＦＭ反応領域が広がるのを模擬する処理であると見なすことができる。
【００７０】
寸法ｄを定める構成は種々存在する。例えば、寸法ｄを変化させながら、位相マップ変形部１１３によって、それぞれの寸法ｄに対応した位相マップを生成する。これにより生成された複数の位相マップのそれぞれと、ＥＯＦＭ測定部１０１で生成された位相マップとを、位相マップ比較部１１１で比較し、ＥＯＦＭ測定部で生成された位相マップと最も一致している位相マップに対応する寸法ｄを、以後の位相マップ変形部１１３で用いる寸法ｄとする。
【００７１】
あるいは、エアリーディスクの半径ｒの値を用いて、寸法ｄを定めるようにしてもよい。図１では省略しているが、レーザ光検出器３は、レーザ光が通過するレンズを備えている。一般的に、レンズを通過した光線の焦点像は厳密には点にはならず、回析によってエアリーディスクの大きさの円盤となると考えられている。半導体装置２をレーザ光でスキャンを行う際のレーザスポット径も、これに律束されるので、図７（Ａ）に示したＥＯＦＭ反応領域の広がり寸法ｄは、エアリーディスクの半径ｒに近い値となると考えられる。このエアリーディスクの半径ｒは、次式（２）によって求められる。
【００７２】
ｒ＝０．６１×λ／ＮＡ  ・・・（２）
ここで、λは光の波長であり、ＮＡは光学系の開口数である。スキャンするレーザ光の波長λは、ＥＯＦＭ技術では、例えば１３００ｎｍである。
【００７３】
このように、位相マップ変形部１１３によって位相マップにおけるＥＯＦＭ反応領域を広げることにより、ＥＯＦＭ測定部１０１によって形成された位相マップにおけるＥＯＦＭ反応領域との一致度を高くすることが可能であり、視認性を向上させることが可能となる。
【００７４】
一方、位相マップ変形部１１３で、位相マップにおけるＥＯＦＭ反応領域を拡大した場合、互いに近接した位置に配置されているＦＥＴ間で、拡大したＥＯＦＭ反応領域が重なることが考えられる。この場合、拡大したＥＯＦＭ反応領域間で、位相差が異なっていると、重なっていない領域には、位相差に応じた純色が着色されるが、重なった領域には、複数の純色が混じった混色となってしまうことが考えられる。
【００７５】
この実施の形態２において、位相マップ変形部１１３は、拡大したＥＯＦＭ反応領域が重なる場合、重なる領域に境界を形成し、純色が混じらないように処理を行う。図７（Ｂ）は、位相マップ変形部１１３が境界を形成する処理を説明するための図である。
【００７６】
図７（Ｂ）には、４個のＦＥＴが近接して配置されている場合に、位相マップ変形部１１３によって生成される位相マップを示している。同図において、ＴＮＲ１およびＴＮＲ２は、Ｎ型ＦＥＴの拡散領域を示しており、ＴＰＲ１およびＴＰＲ２は、Ｐ型ＦＥＴの拡散領域を示している。図７（Ａ）と同様に、それぞれの拡散領域は、ドレイン領域とソース領域を示しており、ゲート電極は省略されている。
【００７７】
これらのＦＥＴは互いに近接して配置されている。そのため、位相マップ変形部１１３が、拡散領域ＴＮＲ１、ＴＰＲ１、ＴＰＲ２およびＴＮＲ２のそれぞれを、上下左右に、寸法ｄだけ拡大して、ＥＯＦＭ反応領域を形成すると、互いにＥＯＦＭ反応領域が重なることになる。そのため、位相マップ変形部１１３は、互いに重なる領域に境界ＯＶを形成する。位相マップ変形部１１３は、ＥＯＦＭ反応領域に位相差に応じた色を着色するとき、この境界ＯＶを超えて着色を行わないようにする。これにより、図７（Ｂ）に示すように重なっていないＥＯＦＭ反応領域１からＥＯＦＭ反応領域４のみに、位相差に応じた色の着色が行われることになる。言い換えるならば、位相マップにおいて、位相の領域間が重なる場合、重なる領域に色の境界ＯＶが設定されることになる。
【００７８】
なお、図７（Ａ）および（Ｂ）においても、着色された色は、色の代わりに矢印実線の向きで表されている。図７（Ｃ）は、図５（Ｂ）と同様に位相と矢印実線との対応を表すスケールである。スケールは、３６０°を純色の１５色（矢印実線の向き）で離散的に分けている。このスケールに従ってＥＯＦＭ反応領域は着色される。近接しているＥＯＦＭ反応領域間には境界ＯＶが形成され、境界ＯＶを超えての着色が行われないため、中間色が発生するのを防ぐことが可能である。すなわち、境界ＯＶは、互いに異なる純色の境界と見なすことができる。
【００７９】
実施の形態２によれば、位相マップ変形部１１３による変形によって、回路シミュレーションに基づいて生成した位相マップが、ＥＯＦＭ測定部１０１によって生成した位相マップに、より近似する。そのため、ＥＯＦＭ測定部１０１で生成した位相マップにおける各々のＥＯＦＭ反応領域と、回路シミュレーションによって生成したレイアウト上の各々のＦＥＴとの照合が、実施の形態１に比べてより容易になる。
【００８０】
図８（Ａ）は、良品の半導体装置の視野領域を、ＥＯＦＭ測定部１０１によって生成した位相マップを示す図である。また、図９（Ａ）は、不良品の半導体装置の視野領域を、ＥＯＦＭ測定部１０１によって生成した位相マップを示す図である。図８（Ａ）と図９（Ａ）は、互いに同じ構成の半導体装置で、同じ視野領域に対する位相マップを示している。なお、図８（Ｂ）および図９（Ｂ）は、図８（Ａ）および図９（Ａ）に示した位相マップにおける色（黒の階調）と位相差との関係を示すスケールである。このスケールは、図１４（Ｂ）と同じである。
【００８１】
図１０（Ａ）は、実施の形態２に係わる回路シミュレーションに基づいて生成した位相マップを示す図である。この図１０（Ａ）は、図８（Ａ）および図９（Ａ）に示した半導体装置の視野範囲を、実施の形態２に従って、回路素子を抽出し、回路シミュレーションを行うことにより位相マップを生成し、位相マップ変形部１１３により変形することにより生成した位相マップを示している。図１０（Ａ）に示す変形された位相マップには、複数のＦＥＴの拡散領域（ドレイン領域およびソース領域）が示されている。同図には、例示として２個のＦＥＴの拡散領域に符合ＴＲが付されている。それぞれのＦＥＴの拡散領域には、位相差に応じた色（濃淡）が着色されている。なお、図１０（Ｂ）は、図８（Ｂ）および図９（Ｂ）と同様にスケールである。また、拡散領域ＴＲ間を接続するように描かれた領域ＣＮＲは、接続された拡散領域ＴＲのＦＥＴを含む論理セルが動作していることを示している。
【００８２】
図８（Ａ）、図９（Ａ）および図１０（Ａ）において、破線で囲んだ領域ＰＰ１は、半導体装置において同じ位置を示している。図１０（Ａ）に示した位相マップを参照すると、領域ＰＰ１に２個のＦＥＴが配置されていることが識別できる。図８（Ａ）と図１０（Ａ）を参照して、領域ＰＰ１を比べると、同じ濃淡（色）となっている。一方、図９（Ａ）と図１０（Ａ）を参照して、領域ＰＰ１を比べると、異なる濃淡（色）となっている。これにより、不良品では、領域ＰＰ１において故障が発生していることを特定することが可能となる。その結果、断面観察を実施すべき領域を容易に決めることが可能となる。
【００８３】
また、図１０（Ａ）において、領域ＰＰ２には、６個の異なる色（濃淡）を有するＥＯＦＭ反応領域が存在していることが識別できる。６個のＥＯＦＭ反応領域間の境界には、中間色が存在していないため、この領域ＰＰ２には、６個のＦＥＴが配置されていることが容易に識別することが可能である。すなわち、互いに近接して配置されているＦＥＴも容易に識別することが可能である。
【００８４】
（実施の形態３）
図１１は、実施の形態３に係わる回路シミュレーション部の構成を示すブロック図である。この実施の形態においては、実施の形態１および２において示した回路シミュレーション部１０５の構成が、図１１に示すように変更される。回路シミュレーション部１０５を除いた部分については、類似しているので、回路シミュレーション部１０５以外の部分については、必要がない限り説明は省略する。
【００８５】
この実施の形態において、回路シミュレーション部１０５は、論理シミュレーション部４０１とセル内トランジスタシミュレーション部４０３によって構成されている。
【００８６】
ＦＥＴの動作波形を求める構成として、スパイス（Ｓｐｉｃｅ）と呼ばれるシミュレーション用のプログラムが知られている。このスパイスでは、ＦＥＴ間の接続関係を示すネットリストと、個々のＦＥＴの性能を示すトランジスタモデルと、外部から供給される入力波形を基にして、ネットリストに記述された個々のＦＥＴの動作波形を取得することができる。回路シミュレータ部１０５を、例えばこのスパイスによって構成することができる。この場合、例えば格納ユニット９からネットリストとトランジスタモデルが、回路接続データＮＤＡとして回路シミュレーション部１０５に供給され、テストパタンＴＰＳが、入力波形として供給されることになる。
【００８７】
一方、半導体装置２は高集積化が進んでおり、１個の半導体チップに１０億個以上のＦＥＴが形成されるようになってきている。このような多数のＦＥＴを、スパイスのようなプログラムで回路シミュレーションすると、極めて大きな計算機資源を必要とされ、実質的には実現が困難である。
【００８８】
この実施の形態３においては、図１１に示すように、回路シミュレーション部１０５が論理シミュレーション部４０１とセル内トランジスタシミュレーション部４０３によって構成されている。
【００８９】
論理シミュレーション部４０１においては、複数のＦＥＴによって構成された論理セル（ロジックセル）を回路素子の単位として、波形のシミュレーションを実施する。この場合、論理シミュレーション部４０１は、論理セルを構成するＦＥＴの挙動（動作）については計算の対象外とし、論理セルの入出力端子の波形のみをシミュレーションの対象として計算を行う。これにより、論理シミュレーション部４０１に要求される計算量を低減することが可能である。なお、論理セルとは、複数のＦＥＴを備え、アンド、オア等の論理演算の機能を備えた回路を意味している。論理シミュレーション部４０１を構成する論理シミュレーション用のプログラムとしては、シノプシス社のＶＣＳ（登録商標）、ケイデンス社のＮＣ−Ｖｅｒｉｌｏｇ（登録商標）等が知られている。
【００９０】
また、セル内トランジスタシミュレーション部４０３としては、スパイスのようなシミュレーション用のプログラムを用いることができる。
【００９１】
この実施の形態３において、論理シミュレーション部４０１は、半導体装置２に配置された論理セルの全体に対して論理シミュレーションを実行する。このとき、論理シミュレーション部４０１は、観測領域内に配置されている論理セルの入出力端子における波形も算出する。この時点では、論理セルを構成するＦＥＴの動作波形は不明である。次に、セル内トランジスタシミュレーション部４０３が、論理セルの入出力端子における波形を基にして、論理セルを構成するＦＥＴの動作波形を算出する。見方を変えると、論理シミュレーション部４０１が、半導体装置２に配置されている全ての論理セルの波形を算出し、観測領域内に配置されている論理セルについてのみ算出された波形が、セル内トランジスタシミュレーション部４０３に提供され、セル内トランジスタシミュレーション部４０３によって、観測領域内に配置されたＦＥＴの動作波形が算出されることになる。
【００９２】
すなわち、大規模な回路のシミュレーションは、計算量を減らして高速化が可能な論理シミュレーション部４０１によって行い、計算に時間を要するセル内トランジスタのシミュレーションは、故障箇所特定動作のときに観測視野内に配置されたＦＥＴに限定して実施する。これにより、計算に時間を要するシミュレーションの対象となるＦＥＴを減らすことが可能となり、必要となる計算機資源の削減を図ることが可能となる。
【００９３】
この場合、記憶ユニット８（図１）には、例えば、半導体装置２における論理セルの位置を示すセル位置データと、論理セルの位置と回路接続データにおける論理セルとの対応関係を示す対応データと、論理セルを構成するＦＥＴの位置を示すＦＥＴ位置データを格納し、これらをレイアウトデータＲＤＡとして、コンピュータ５へ供給する。
【００９４】
例えば図２に示したＥＯＦＭ測定部１０１は、指定された観測対象の座標範囲から、論理セルの座標範囲情報を求め、求めた論理セルの座標範囲情報を回路抽出部１０３へ供給する。回路抽出部１０３は、供給された論理セルの座標範囲情報から、指定された座標範囲に含まれる論理セルを特定し、抽出する。この抽出のとき、回路抽出部１０３は、記憶ユニット８から供給されているレイアウトデータＲＤＡ内のセル位置データを用いる。この特定した論理セルに対応するところの、回路接続データＮＤＡにおける論理セルを、レイアウトデータＲＤＡに含まれている対応データを用いて特定する。
【００９５】
セル内トランジスタシミュレーション部４０３では、論理シミュレーション部４０１の演算により得られたところの上記した論理セルの入出力端子における波形等を用いて、論理セル内のＦＥＴの動作波形を算出する。この後、特に制限されないが、レイアウトデータＲＤＡ内のＦＥＴ位置データを用いて、論理セルを構成するＦＥＴの位置が特定され、位相差に応じた色に着色される。
【００９６】
実施の形態３によれば、計算に時間を要するシミュレーションの対象となるＦＥＴを減らすことが可能となり、必要となる計算機資源の削減を図ることが可能となる。
【００９７】
＜変形例＞
この変形例においては、論理セルの入出力端子における波形に基づいて、論理セルを構成するＦＥＴの動作波形が定められる。
【００９８】
図１２は、実施の形態３の変形例に係わる故障箇所特定装置を説明するための平面図である。同図には、半導体装置２に形成された論理セルの模式的な平面が示されている。ここでは、論理セルとして、２入力のアンド回路を例にして説明するが、論理セルの構成はこれに限定されるものではない。２入力のアンド回路は、Ｐ型ＦＥＴＴＰ１からＴＰ３とＮ型ＦＥＴＴＮ１からＴＮ３を備えている。Ｐ型ＦＥＴＴＰ１、ＴＰ２のソース領域ＴＰＲ−Ｓ１、ＴＰＲ−Ｓ２は、電源電圧Ｖｄが供給される電源配線ＶＤＬに接続され、Ｐ型ＦＥＴＴＰ１、Ｔ２のそれぞれのドレイン領域は共通のドレイン領域ＴＰＲ−Ｄ１２になっている。また、Ｎ型ＦＥＴＴＮ１のソース領域ＴＮＲ−Ｓ１は、接地電圧Ｖｓが供給される接地配線ＶＳＬに接続され、Ｎ型ＦＥＴＴＮ１のドレイン領域とＮ型ＦＥＴＴＮ２のソース領域は共通の半導体領域ＴＮＲ−ＳＤとされ、Ｎ型ＦＥＴＴＮ２のドレイン領域ＴＮＲ−Ｄ２は、Ｐ型ＦＥＴＴＰ１、ＴＰ２の共通ドレイン領域ＴＰＲ−Ｄ１２に接続されている。Ｐ型ＦＥＴＴＰ１およびＮ型ＦＥＴＴＮ１のそれぞれのゲート電極は、これらのＦＥＴに対して共通のゲート電極ＴＧＤ１とされている。同様に、Ｐ型ＦＥＴＴＰ２およびＮ型ＦＥＴＴＮ２のゲート電極も、これらのＦＥＴで共通のゲート電極ＴＧＤ２とされている。
【００９９】
Ｐ型ＦＥＴＴＰ３とＮ型ＦＥＴＴＮ３は、共通のゲート電極ＴＧＤ３を備えており、このゲート電極ＴＧＤ３は、Ｐ型ＦＥＴＴＰ１、ＴＰ２およびＮ型ＦＥＴＴＮ１およびＴＮ３のドレイン領域に接続されている。ゲート電極ＴＧＤ３は、Ｐ型ＦＥＴＴＰ３およびＮ型ＦＥＴＴＮ３の領域に向けて櫛形の形状を有している。Ｐ型ＦＥＴＴＰ３は、櫛形の形状の突出部分を、交互に挟むように配置されたソース領域ＴＰＲ−Ｓ３とドレイン領域ＴＰＲ−Ｄ３を備えている。同様に、Ｎ型ＦＥＴＴＮ３も、櫛形の形状の突出部分を、交互に挟むように配置されたソース領域ＴＮＲ−Ｓ３とドレイン領域ＴＮＲ−Ｄ３を備えている。Ｐ型ＦＥＴＴＰ３のソース領域ＴＰＲ−Ｓ３は、電源配線ＶＤＬに接続され、Ｎ型ＦＥＴＴＮ３のソース領域ＴＮＲ−Ｓ３は、接地配線ＶＳＬに接続されている。また、Ｐ型ＦＥＴＴＰ３とＮ型ＦＥＴＴＮ３のそれぞれのドレイン領域ＴＰＲ−Ｄ３、ＴＮＲ−Ｄ３は共通接続されている。
【０１００】
Ｐ型ＦＥＴＴＰ１およびＮ型ＦＥＴＴＮ１の共通ゲート電極ＴＧＤ１が、論理セルの第１入力端子とされ、Ｐ型ＦＥＴＴＰ２およびＮ型ＴＮ２の共通ゲート電極ＴＧＤ２が、論理セルの第２入力端子とされる。また、共通接続されたＰ型ＦＥＴＴＰ３およびＮ型ＦＥＴＴＮ３のドレイン領域が、論理セルの出力端子とされる。第１入力端子に第１入力信号Ｖｉ１が供給され、第２入力端子に第２入力信号Ｖｉ２が供給されることにより、Ｐ型ＦＥＴＴＰ１、ＴＰ２およびＮ型ＦＥＴＴＮ１、ＴＮ２によってアンドの論理が形成される。この形成された論理信号の電圧は、Ｐ型ＦＥＴＴＰ３およびＮ型ＦＥＴＴＮ３によって構成されたインバータ回路によって出力端子から出力信号Ｖｏｕｔとして出力される。Ｐ型ＦＥＴＴＰ３およびＮ型ＦＥＴＴＮ３は、バッファ回路として機能するために、Ｐ型ＦＥＴＴＰ１、ＴＰ２およびＮ型ＦＥＴＴＮ１、ＴＮ２よりもサイズが大きくされている。
【０１０１】
論理セルに供給される第２入力信号Ｖｉ２が、例えばハイレベル（Ｈ）で固定されている場合、論理セルからの出力信号Ｖｏｕｔは、第１入力信号Ｖｉ１の電圧変化に同期して変化する波形となる。
【０１０２】
ＥＯＦＭ技術において、反射光は、ＦＥＴのドレイン領域とソース領域の間の電位差に強く影響されて変化する。図１２において、拡散領域ＴＮＲ３を見た場合、Ｎ型ＦＥＴＴＮ３のドレイン領域ＴＮＲ−Ｄ３は、論理セルの出力端子となっており、Ｎ型ＦＥＴＴＮ３のソース領域ＴＮＲ−Ｓ３は、接地配線ＶＳＬに接続されている。そのため、Ｎ型ＦＥＴＮ３に注目すると、ドレイン領域ＴＮＲ−Ｄ３とソース領域ＴＮＲ−Ｓ３との間の電位差の変化は、この論理セルの出力端子における波形と同じになる（同位相となる）。一方、図１２において、拡散領域ＴＰＲ３を見ると、Ｐ型ＦＥＴＴＰ３のドレイン領域ＴＰＲ−Ｄ３は、論理セルの出力端子となっており、そのソース領域は電源配線ＶＤＬに接続されている。そのため、Ｐ型ＦＥＴＰ３に注目すると、ドレイン領域ＴＰＲ−Ｄ３とソース領域ＴＰＲ−Ｓ３との間の電位差の変化は、この論理セルの出力端子における波形を反転した変化となる（逆位相となる）。
【０１０３】
このように、論理セルを構成するＦＥＴのうち、論理セルの出力端子となる半導体領域（ドレイン領域）あるいは論理セルの出力端子に接続された半導体領域を備えたＦＥＴにおいては、ドレイン領域とソース領域との間の電位差の変化は、論理セルの出力端子における波形と同相または逆相となる。これを利用して、この変形例においては、論理シミュレーション部４０１によって算出された論理セルの出力端子における波形と位相反転された波形が、実施の形態１で述べた回路素子の動作波形（論理波形）として、位相算出部１０７に供給され、基準トリガ信号との位相差が算出される。これにより、セル内トランジスタシミュレーション部４０３を設けなくとも済み、故障箇所特定に要する時間をさらに短縮することが可能となる。
【０１０４】
この変形例においては、論理セルの出力端子に接続されていないＦＥＴについては、ドレイン領域とソース領域間の電位差を求めることができないため、厳密には実際の論理セルの動作とは異なる。すなわち、論理セルを構成する全てのＦＥＴを含む位相マップを生成することはできない。しかしながら、論理セルでは、出力端子に接続されているＦＥＴのサイズが最も大きくなる傾向であるため、出力端子に接続されていないＦＥＴにおいては、ＥＯＦＭ反応が発生していないと見なしても、ＥＯＦＭ測定部１０１で生成した位相マップに近似した位相マップを、論理シミュレーション部４０１で求めた波形を基に生成することが可能である。
【０１０５】
実施の形態３によれば、位相マップを生成するために用いる回路シミュレーション部での演算時間の削減が可能となる。そのため、特に大規模の半導体装置の場合、必要となる計算機資源が莫大となり、実質的に計算不可能となる可能性があるが、これを現実的に実現可能な計算機資源の範囲まで削減することが可能である。
【０１０６】
ＥＯＦＭ測定部１０１、回路抽出部１０３、回路シミュレーション部１０５、位相算出部１０７、位相マップ生成部１０９および位相マップ変形部１１３は、１個のコンピュータ５によって実現してもよいが、複数のコンピュータによって分散して実現してもよい。例えば、上記したそれぞれの部を別々のコンピュータによって実現してもよいし、これの部を複数に分けて、分けた部ごとに別々のコンピュータによって実現してもよい。
【０１０７】
また、実施の形態１から３は、故障箇所特定装置の観点で説明したが、それぞれの部を方法として捉えることもできる。すなわち、ＥＯＦＭ測定部１０１はＥＯＦＭ測定工程、回路抽出部１０３は回路抽出工程、回路シミュレーション部１０５は回路シミュレーション工程、位相算出部１０７は位相算出工程、位相マップ生成部１０９は、位相マップ生成工程、位相マップ変形部１１３は位相マップ変形工程と捉えてもよい。さらに、位相マップ比較部１１１も位相マップ比較工程、論理シミュレーション部４０１は論理シミュレーション工程およびセル内トランジスタシミュレーション部４０３はセル内トランジスタシミュレーション工程と捉えてもよい。このように捉えた場合、実施の形態１から３は、故障箇所特定方法が開示されているものと理解されるべきである。
【０１０８】
半導体装置２は、例えば複数の論理セルにより構成された論理回路と、テストを行うとき、テストパタンを論理回路へ供給するように直列的に接続され、スキャンチェインを構成する複数のフリップフロップ回路を備えている。非特許文献３に開示されている技術に従って、故障箇所特定動作のとき、テストパタン発生器６は、スキャンチェインの長さよりも短く、論理回路における所定の位置（ネット）で電位を遷移動作させるこが可能なテストパタンＴＰＳを生成し、所定のループ周期で、繰り返しテストパタンＴＰＳを半導体装置２へ供給することが可能とされている。実施の形態１から３においては、このテストパタンＴＰＳが、スキャンチェインの長さよりも短くされ、短周期テストパタンとして半導体装置２へ供給される。テストパタンＴＰＳが短くなるため、テストパタンＴＰＳを繰り返すループ周期も短くすることが可能となり、ループ周期に相当する周波数成分以外の周波数の信号が発生するのを低減することが可能となる。また、１回のテストに要する時間の短縮化を図ることも可能である。上記した指定周波数は、例えば上記したループ周期の周波数と実質的に同じにされる。これにより、測定信号に含まれる指定周波数以外の周波数成分を低減することが可能である。
【０１０９】
なお、図１に示したコンピュータ５は、ＥＯＦＭ測定部１０１の動作を行うとき、レーザ光検出器３、ステージ４、テストパタン発生器６およびスペクトルアナライザ７等を制御する。そのため、ＥＯＦＭ測定部１０１は、制御されるこれらの構成も含んでいると見なすことができる。
【０１１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態１から３は、互いに組み合わせてもよいことはいうまでもない。
【符号の説明】
【０１１１】
１  故障箇所特定装置
２  半導体装置
３  レーザ光検出器
４  ステージ
５  コンピュータ
６  テストパタン発生器
７  スペクトルアナライザ
８、９  記憶ユニット
１０１  ＥＯＦＭ測定部
１０３  回路抽出部
１０５  回路シミュレーション部
１０７  位相算出部
１０９  位相マップ生成部
１１１  位相マップ比較部
１１３  位相マップ変形部
４０１  論理シミュレーション部
４０３  セル内トランジスタシミュレーション部
【図１】
2018072290.tif 000003
【図２】
2018072290.tif 000004
【図３】
2018072290.tif 000005
【図４】
2018072290.tif 000006
【図５】
2018072290.tif 000007
【図６】
2018072290.tif 000008
【図７】
2018072290.tif 000009
【図８】
2018072290.tif 000010
【図９】
2018072290.tif 000011
【図１０】
2018072290.tif 000012
【図１１】
2018072290.tif 000013
【図１２】
2018072290.tif 000014
【図１３】
2018072290.tif 000015
【図１４】
2018072290.tif 000016