(57)【要約】      （修正有）【課題】積分器の残渣成分を正確に考慮して、量子化誤差を低減させたインクリメンタル型デルタシグマＡＤ変換器。【解決手段】インクリメンタル型デルタシグマＡＤ変換器１０は、入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部１００と、変調デジタル信号をフィルタリングするデジタルフィルタ部と、を備える。デルタシグマ変換部は、縦続接続された複数のアナログ積分器を有し、入力アナログ信号に基づく信号を積分するアナログ積分部と、予め定められた周期毎に、複数のアナログ積分器のうち、最終段のアナログ積分器が保持する積分値をリセットせず、前記最終段のアナログ積分器を除く残りのアナログ積分器が保持する積分値をリセットするリセット部とを有する。【選択図】図１
2018198407.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、
前記変調デジタル信号をフィルタリングするデジタルフィルタ部と、
を備え、
前記デルタシグマ変換部は、
縦続接続された複数のアナログ積分器を有し、入力アナログ信号に基づく信号を積分するアナログ積分部と、
予め定められた周期毎に、前記複数のアナログ積分器のうち、最終段のアナログ積分器が保持する積分値をリセットせず、前記最終段のアナログ積分器を除く残りのアナログ積分器が保持する積分値をリセットするリセット部と
を有するインクリメンタル型デルタシグマＡＤ変換器。
【請求項２】
前記リセット部は、当該インクリメンタル型デルタシグマＡＤ変換器の一変換サイクル毎に、前記最終段のアナログ積分器を除くアナログ積分器に積分値をリセットさせるリセット信号を供給し、
前記アナログ積分部の前記最終段のアナログ積分器は、一の変換サイクルにおいて保持した積分値を、次の変換サイクルで保持する積分値に加える、請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項３】
前記アナログ積分部の前記最終段のアナログ積分器は、一の変換サイクルにおいて保持した積分値を予め定められた増幅度で増幅して、次の変換サイクルで保持する積分値に加える、請求項２に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項４】
前記デルタシグマ変換部は、
前記アナログ積分部の出力信号を量子化する量子化部と、
前記量子化部の出力に基づいてフィードバック信号を生成するＤＡ変換部と、
前記入力アナログ信号に前記ＤＡ変換部からの前記フィードバック信号を加算する加算部と、
を有し、
前記アナログ積分部は、前記加算部の出力を積分する、請求項１から３のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項５】
前記アナログ積分部は、縦続接続される第１アナログ積分器、第２アナログ積分器、および第３アナログ積分器を含み、
前記リセット部は、一変換サイクル毎に、前記第１アナログ積分器および前記第２アナログ積分器に積分値をリセットさせるリセット信号を供給し、
前記第３アナログ積分器は、一の変換サイクルにおいて保持した積分値を、次の変換サイクルで保持する積分値に加えて前記量子化部に出力する、請求項４に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項６】
前記デルタシグマ変換部は、前記入力アナログ信号を前記量子化部へと伝達するフィードフォワード部を有する、請求項４または５に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項７】
前記フィードフォワード部は、前記複数のアナログ積分器のそれぞれの積分結果のうちの一部を前記量子化部へと伝達する、請求項６に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項８】
前記量子化部は、前記アナログ積分部の出力信号を２値または多値のデジタル信号に量子化する、請求項４から７のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項９】
前記リセット部は、前記アナログ積分部をリセットするタイミングで、前記デジタルフィルタ部をリセットする、請求項１から８のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１０】
１または複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部を更に備え、
前記サンプルホールド部は、前記１または複数のスイッチトキャパシタがそれぞれサンプリングした値を入力アナログ信号として前記デルタシグマ変換部に順次供給する、請求項１から９のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１１】
入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力することと、
前記変調デジタル信号をフィルタリングすることと、
を備え、
前記変調デジタル信号を出力することは、
縦続接続された複数のアナログ積分器を用いて、入力アナログ信号に基づく信号を積分することと、
予め定められた周期毎に、前記複数のアナログ積分器のうち、最終段のアナログ積分器が保持する積分値をリセットせず、前記最終段のアナログ積分器を除く残りのアナログ積分器が保持する積分値をリセットすることと、
を有するＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメンタル型デルタシグマＡＤ変換器およびＡＤ変換方法に関する。
【背景技術】
【０００２】
従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１  国際公開第２０１３／１３６６７６号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなインクリメンタル型デルタシグマＡＤ変換器は、複数の積分回路の積分動作後において、最終段の積分回路に残渣成分が存在することが知られている。インクリメンタル型デルタシグマＡＤ変換器は、当該残差成分を考慮した場合、出力するデジタル信号に量子化誤差が発生してしまうことがある。そこで、当該残渣成分に対応する値を複数の積分回路にフィードバックすることにより、量子化誤差を高域に飛ばして後段のデジタルフィルタ等により帯域内のノイズを低減していた。しかしながら、残渣成分に対応する正確なフィードバック成分を生成することは困難であり、また、コストが増加していた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、変調デジタル信号をフィルタリングするデジタルフィルタ部と、を備え、デルタシグマ変換部は、縦続接続された複数のアナログ積分器を有し、入力アナログ信号に基づく信号を積分するアナログ積分と、予め定められた周期毎に、複数のアナログ積分器のうち、最終段のアナログ積分器が保持する積分値をリセットせず、前記最終段のアナログ積分器を除く残りのアナログ積分器が保持する積分値をリセットするリセット部とを有するインクリメンタル型デルタシグマＡＤ変換器およびＡＤ変換方法を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の構成例を示す。
【図２】本実施形態に係るアナログ積分部１３０の構成例を示す。
【図３】デルタシグマ変換部１００の比較例を示す。
【図４】本実施形態に係るデルタシグマ変換部１００の構成例を示す。
【図５】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。
【図６】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の変形例を示す。
【図７】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のフィードフォワード部１４０および量子化部１５０の構成例を示す。
【図８】本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の構成例を示す。インクリメンタル型デルタシグマＡＤ変換器１０は、内部の回路をリセットしつつ、入力端子１２から入力するアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換して出力端子１４から出力する。インクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１２と、出力端子１４と、デルタシグマ変換部１００と、デジタルフィルタ部１９０と、を備える。
【０００９】
入力端子１２は、入力アナログ信号Ａｉｎを入力する。入力端子１２は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１２が差動入力の場合、当該入力端子１２は、正側入力から正側信号Ａｉｎｐが、負側入力から負側信号Ａｉｎｎが入力する。入力端子１２は、入力した入力信号Ａｉｎをデルタシグマ変換部１００に供給する。
【００１０】
出力端子１４は、入力アナログ信号Ａｉｎに応じて当該インクリメンタル型デルタシグマＡＤ変換器１０が変換したデジタル信号ＤＯＵＴを出力する。出力端子１４は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。
【００１１】
デルタシグマ変換部１００は、入力アナログ信号Ａｉｎをデルタシグマ変調した変調デジタル信号Ｙを出力する。デルタシグマ変換部１００は、加算部１２０と、アナログ積分部１３０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を有する。
【００１２】
加算部１２０は、入力端子１２から入力する入力アナログ信号ＡｉｎにＤＡ変換部からのフィードバック信号を加算する。加算部１２０は、入力端子１２が差動入力の場合、当該差動信号の正側信号Ａｉｎｐおよび負側信号Ａｉｎｐに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部１２０は、加算結果をアナログ積分部１３０に供給する。
【００１３】
アナログ積分部１３０は、縦続接続された複数のアナログ積分器を有し、入力アナログ信号に基づく信号を積分する。アナログ積分部１３０は、加算部１２０の出力を積分する。アナログ積分部１３０は、積分した結果を出力信号として量子化部１５０に供給する。
【００１４】
量子化部１５０は、アナログ積分部１３０の出力信号を量子化する。量子化部１５０は、外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器を有してよい。即ち、量子化部１５０は、アナログ積分部１３０の出力信号を２値または多値のデジタル信号に量子化してよい。
【００１５】
例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、出力信号および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号を１または０のデジタルコードに変換してよい。
【００１６】
また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号および予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号をＭビットのデジタルコードに変換してよい。
【００１７】
即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。
【００１８】
例えば、インクリメンタル型デルタシグマＡＤ変換器１０のオーバーサンプリング比が６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号ＹをＤＡ変換部１６０およびデジタルフィルタ部１９０に供給する。
【００１９】
ＤＡ変換部１６０は、量子化部１５０の出力に基づいてフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０へと供給する。フィードバック信号は、予め定められた基準電圧でよい。フィードバック信号については後述する。ＤＡ変換部１６０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。
【００２０】
リセット部１７０は、予め定められた周期毎にアナログ積分部１３０が保持する積分値をリセットする。また、リセット部１７０は、アナログ積分部１３０をリセットするタイミングで、デジタルフィルタ部１９０もリセットしてよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０が入力信号Ａｉｎをデジタル値へ変換する毎に、アナログ積分部１３０およびデジタルフィルタ部１９０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタルフィルタ部１９０にリセット信号を供給してそれぞれリセットする。
【００２１】
制御部１８０は、デルタシグマ変換部１００の動作を制御する。制御部１８０は、例えば、アナログ積分部１３０の動作を制御する。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、デルタシグマ変換部１００の制御動作を実行してよい。また、制御部１８０は、クロック発振器を有して、各部の制御動作を実行してもよい。
【００２２】
デジタルフィルタ部１９０は、量子化部１５０が出力する変調デジタル信号をフィルタリングする。デジタルフィルタ部１９０は、量子化部１５０から受け取ったデジタル信号Ｙをフィルタリングして出力する。デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームを積算してデジタル積分する積分フィルタでよい。この場合、デジタルフィルタ部１９０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。デジタルフィルタ部１９０は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。
【００２３】
また、デジタルフィルタ部１９０は、ローパスフィルタを有し、量子化部１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部１９０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部１９０は、演算結果のデジタル値を出力端子１４に供給する。出力端子１４は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力ＤＯＵＴとして出力する。
【００２４】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるアナログ積分部１３０およびデジタルフィルタ部１９０のリセットと、入力信号Ａｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
【００２５】
図２は、本実施形態に係るアナログ積分部１３０の構成例を示す。図２は、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０の一例である。図２は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。
【００２６】
図２に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を含む例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。
【００２７】
また、図２は、３つのアナログ積分器のそれぞれが、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。
【００２８】
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣｉ２ｐ、負側帰還キャパシタＣｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣｉ３ｐ、負側帰還キャパシタＣｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。
【００２９】
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
【００３０】
帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣｉ３ｎで蓄積される。
【００３１】
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０をリセットする。
【００３２】
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００３３】
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
【００３４】
図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣｉ１ｐに蓄積された電荷を、キャパシタＣｓ２ｐが充電して、後段の正側帰還キャパシタＣｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣｉ１ｎに蓄積された電荷を、キャパシタＣｓ２ｎが充電して、後段の負側帰還キャパシタＣｉ２ｎへと放電して伝達する。
【００３５】
また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣｉ２ｐに蓄積された電荷を、キャパシタＣｓ３ｐが充電して、後段の正側帰還キャパシタＣｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣｉ２ｎに蓄積された電荷を、キャパシタＣｓ３ｎが充電して、後段の負側帰還キャパシタＣｉ３ｎへと放電して伝達する。
【００３６】
以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。例えば、図２に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて量子化部１５０へと出力される。
【００３７】
また、制御部１８０は、アナログ積分部１３０に制御信号を供給して、このようなアナログ積分部１３０の動作を実行させる。制御部１８０は、一例として、予め定められた周波数のクロック信号を発生するクロック発振器を有し、アナログ積分部１３０にクロック信号を供給する。また、制御部１８０は、アナログ積分部１３０へのクロック信号の供給を停止して、アナログ積分部１３０の積分動作を停止させてよい。
【００３８】
なお、図２は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。これに代えて、アナログ積分部１３０は、１つのアナログ積分器を有してもよい。
【００３９】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマＡＤ変換器１０は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。
【００４０】
インクリメンタル型デルタシグマＡＤ変換器１０は、デルタシグマＡＤ変換器とは異なり、一定の周期でアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。
【００４１】
このようなインクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力電圧について説明する。ここで、リセット部１７０によるリセット信号の供給からｉ番目のクロック信号における、入力端子１２からの入力電圧をＶｉｎ（ｉ）、量子化部１５０のデジタル出力をＹ（ｉ）とする。また、クロック信号は、１変換サイクルにおいてｍ回発生するものとする。ここで、アナログ積分部１３０の最終段の積分器が、１変換サイクルの最後に出力するアナログ出力をＶｏｕｔ（ｍ）とすると、Ｖｏｕｔ（ｍ）は次式で示すことができる。
（数１）
Ｖｏｕｔ（ｍ）＝ΣΣ［Ｃ１・Σ｛Ｖｉｎ（ｉ）−Ｙ（ｉ）｝］
＝Ｃ１・ΣΣΣ｛Ｖｉｎ（ｉ）−Ｙ（ｉ）｝
【００４２】
ここで、インクリメンタル型デルタシグマＡＤ変換器１０が、１変換サイクルにおいてデジタル信号に変換すべきアナログ信号のアナログ電圧をＶａｎａとする。例えば、入力端子１２からの入力電圧が、１変換サイクルにおいてほぼ変動のない略一定の電圧の場合、または、サンプルホールド回路等による略一定のサンプリング電圧の場合、アナログ電圧Ｖａｎａは、当該略一定の電圧となる。また、入力端子１２からの入力電圧が１変換サイクルにおいて変動した場合、アナログ電圧Ｖａｎａは、変動した電圧の１変換サイクルにおける平均値と略同一の値でよい。即ち、アナログ電圧Ｖａｎａは、ｉ番目のクロック信号における入力電圧Ｖｉｎ（ｉ）を用いて、次式のように示すことができる。
（数２）
Ｖａｎａ＝Ｃ１・ΣΣΣＶｉｎ（ｉ）／（Ｃ１・ΣΣΣ）
【００４３】
（数１）式を変形して（数２）式に代入することにより、次式を得る。
（数３）
Ｖａｎａ＝｛Ｃ１・ΣΣΣＹ（ｉ）＋Ｖｏｕｔ（ｍ）｝／（Ｃ１・ΣΣΣ）
【００４４】
（数３）式の第１項は、量子化部１５０が量子化したデジタル信号Ｙ（ｉ）を、デジタルフィルタ部１９０が積算した結果に対応する。即ち、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ電圧Ｖａｎａに対して、（数３）式の第１項をＡＤ変換結果として出力する。したがって、インクリメンタル型デルタシグマＡＤ変換器１０は、理論的には、（数３）式の第２項が不足した値を出力することになり、デジタル出力に量子化誤差を含むことがある。
【００４５】
なお、（数３）式の第２項は、（数１）式で示される、アナログ積分部１３０が１変換サイクルの最後に出力するアナログ出力である。したがって、アナログ積分部１３０の最終段の積分器の出力には、量子化ノイズとなりうる残渣成分が残っていることを示す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が当該残渣成分を出力した後に、デジタルフィルタ部１９０の動作をクロック信号に応じて継続させてもよい。これにより、デジタルフィルタ部１９０は、当該残渣成分を積算するので、量子化誤差を低減させることができる。
【００４６】
しかしながら、この場合、デジタルフィルタ部１９０の積算動作を継続させるので、１変換サイクルの時間間隔を延長することになる。ＡＤ変換器は、変換速度がより速い方が望ましいので、１変換サイクルの長さを変えずに、量子化誤差を低減させることが望ましい。この場合、インクリメンタル型デルタシグマＡＤ変換器１０は、１変換サイクルの長さを変えずに量子化誤差を低減すべく、アナログ積分部１３０の残渣成分をフィードバックして加算する構成を有するものがある。このようなインクリメンタル型デルタシグマＡＤ変換器１０について次に説明する。
【００４７】
図３は、デルタシグマ変換部１００の比較例を示す。比較例のデルタシグマ変換部１００において、図１に示されたデルタシグマ変換部１００の動作と略同一のものには同一の符号を付け、説明を省略する。
【００４８】
図３に示すアナログ積分部１３０は、簡略化して示したが、図２に示すアナログ積分部１３０と略同一の構成でよい。これに代えて、アナログ積分部１３０は、図２に示すアナログ積分部１３０の差動信号をシングルエンド信号に変更した構成であってもよい。また、図３は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の増幅率を、それぞれ、ｂ１、ｂ２、およびｂ３として示す。本変形例のデルタシグマ変換部１００は、ゲイン調整部３１０と、遅延素子３２０とを更に備える。
【００４９】
ゲイン調整部３１０は、アナログ積分部１３０が出力する信号を調整して出力する。ゲイン調整部３１０は、アナログ積分部１３０の増幅率の逆数程度に減衰させるように調整してよい。例えば、アナログ積分部１３０の増幅率がｂ１・ｂ２・ｂ３の場合、ゲイン調整部３１０は、アナログ積分部１３０の出力を略１／（ｂ１・ｂ２・ｂ３）倍にして出力する。
【００５０】
遅延素子３２０は、ゲイン調整部３１０が調整した信号を予め定められた時間を遅延させてから加算部１２０に供給する。即ち、ゲイン調整部３１０および遅延素子３２０は、アナログ積分部１３０の出力を調整して、当該アナログ積分部１３０の入力側にフィードバックさせる。ここで、ゲイン調整部３１０は、フィードバックした信号成分をアナログ積分部１３０が増幅して出力する信号電圧が、前回の変換サイクルにおける第３アナログ積分器２３０の残渣成分の電圧と略等しくなるように、ゲインを調整する。
【００５１】
また、遅延素子３２０は、今回よりも１つ前の変換サイクルにおける第３アナログ積分器２３０の出力が、今回の変換サイクルの第３アナログ積分器２３０の出力に重畳されるように、ゲイン調整部３１０の出力を遅延させる。このように、ゲイン調整部３１０および遅延素子３２０のフィードバック経路を設けることにより、インクリメンタル型デルタシグマＡＤ変換器１０は、理想的には、（数３）式の第１項および第２項を含めた値をＡＤ変換結果として出力することができる。
【００５２】
このような残差成分をフィードバックする理想的な例について説明する。まず、表１は、フィードバックのないインクリメンタル型デルタシグマＡＤ変換器による信号出力の一例を示す。
【表１】
2018198407.tif 000003
【００５３】
ここで、アナログ入力信号は、デジタル信号出力の１．５ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応するＤＣ信号とする。この場合、デジタル信号に変換された信号は、１ＬＳＢとなり、０．５ＬＳＢに対応するアナログ信号が、最終段のアナログ積分器に残渣成分として残ることになる。このように、アナログ入力信号に対応して変換されたデジタル信号は、変換回数とは無関係に常に１ＬＳＢとなってしまい、量子化誤差を含む結果となる。
【００５４】
これに対して、残差成分を理想的にフィードバックさせたインクリメンタル型デルタシグマＡＤ変換器による信号出力の一例を、表２に示す。
【表２】
2018198407.tif 000004
【００５５】
表２の例も、アナログ入力信号は、デジタル信号出力の１．５ＬＳＢに対応するＤＣ信号とする。そして、１回目の変換においては、フィードバック信号が０なので、デジタル信号出力は、表１と同様に１ＬＳＢとなる。しかしながら、２回目の変換においては、最終段のアナログ積分器の残渣成分である０．５ＬＳＢに相当する信号がフィードバックされるので、入力信号は２ＬＳＢとなる。したがって、２回目の変換結果は、２ＬＳＢのアナログ入力信号に対応して、２ＬＳＢとなり、最終段のアナログ積分器の残渣成分は０となる。
【００５６】
３回目の変換においては、フィードバック信号が０なので、１回目の変換結果と同様の結果となる。また、４回目の変換においては、フィードバック信号が０．５ＬＳＢとなるので、２回目の変換結果と同様の結果となる。このように、アナログ入力信号に対応して変換されるデジタル信号出力は、１ＬＳＢおよび２ＬＳＢを交互に出力することになるので、当該デジタル信号出力を平均化すると略１．５ＬＳＢとなる。
【００５７】
即ち、残渣成分をフィードバックすることにより、量子化誤差を低減させてより入力アナログ信号に近い変換結果を取得できることがわかる。なお、平均化の処理は、デジタルフィルタ部１９０によるローパスフィルタ処理と略同一の処理でよい。これに代えて、または、これに加えて、フィルタリング処理を実行するデジタル回路を、デジタルフィルタ部１９０とは別個に設けてもよい。当該フィルタリング処理は、デルタシグマ変換部１００が高域に変調したノイズを低減させてより正確な出力コードを取得することに相当する。
【００５８】
図３に示す構成は、このような残渣成分をフィードバックするインクリメンタル型デルタシグマＡＤ変換器１０の一例である。しかしながら、図３のゲイン調整部３１０および遅延素子３２０は、１ＬＳＢに満たない微小な信号を、更に略１／（ｂ１・ｂ２・ｂ３）倍に小さくしてフィードバック信号とするので、正確にフィードバック信号を転送することが困難になることがある。
【００５９】
例えば、アナログ積分部１３０の最終段の積分回路から残渣成分を取り出す場合、雑音に敏感な積分回路のアナログ出力に回路配線を追加するので、雑音の混入が発生してしまうことがある。この場合、フィードバック信号が変動してしまうので、雑音の大きさによっては、回路動作が不安定になることもある。また、フィードバック回路を追加および調整するコストも増加することになる。
【００６０】
そこで、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、コストの増加を防止しつつ、理想的なフィードバック動作に近づけて量子化誤差を低減させる。このようなインクリメンタル型デルタシグマＡＤ変換器１０について次に説明する。
【００６１】
図４は、本実施形態に係るデルタシグマ変換部１００の構成例を示す。図４に示す本実施形態のデルタシグマ変換部１００において、図１に示されたデルタシグマ変換部１００の動作と略同一のものには同一の符号を付け、説明を省略する。
【００６２】
図４に示すアナログ積分部１３０は、簡略化して示したが、図２に示すアナログ積分部１３０と略同一の構成でよい。これに代えて、アナログ積分部１３０は、図２に示すアナログ積分部１３０の差動信号をシングルエンド信号に変更した構成であってもよい。また、図４は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の増幅率を、それぞれ、ｂ１、ｂ２、およびｂ３として示す。
【００６３】
本実施形態のリセット部１７０は、予め定められた周期毎に、複数のアナログ積分器のうち、最終段のアナログ積分器が保持する積分値をリセットせず、当該最終段のアナログ積分器を除く残りのアナログ積分器が保持する積分値をリセットする。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０の一変換サイクル毎に、最終段のアナログ積分器を除くアナログ積分器に積分値をリセットさせるリセット信号を供給してよい。例えば、図４の例において、リセット部１７０は、一変換サイクル毎に、第１アナログ積分器２１０および第２アナログ積分器２２０に積分値をリセットさせるリセット信号する。
【００６４】
このように、本実施形態の最終段のアナログ積分器は、一変換サイクルが終了してもリセットされずに、残渣成分を次の変換サイクルに持ち越す。そして、アナログ積分部１３０の最終段のアナログ積分器は、一の変換サイクルにおいて保持した積分値を、次の変換サイクルで保持する積分値に加える。図４の例において、第３アナログ積分器２３０は、一の変換サイクルにおいて保持した積分値を、次の変換サイクルで保持する積分値に加えて量子化部１５０に出力する。
【００６５】
これにより、一変換サイクルで最終段のアナログ積分器が保持した残差成分を、次の変換サイクルにおいて、当該最終段のアナログ積分器が積算する値に直接反映させることができる。即ち、本実施形態に係るデルタシグマ変換部１００は、初段のアナログ積分器へとフィードバックすることなしに、一の変換サイクルにおける残渣成分を次の変換サイクルに反映させるので、フィードバック回路による雑音等の混入を防止することができる。このようなインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートについて次に説明する。
【００６６】
図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの一例を示す。図５は、時間軸方向に、各部が処理するデータまたは各部のタイミング信号を示す。
【００６７】
図５において、「φｒｓｔ」と示した信号波形は、リセット部１７０が第１アナログ積分器２１０および第２アナログ積分器２２０に供給するリセット信号の一例を示す。例えば、リセット信号φｒｓｔがハイ電位の場合に、第１アナログ積分器２１０および第２アナログ積分器２２０がリセットされる。なお、リセット信号φｒｓｔがハイ電位になってから、次にハイ電位となるまでの間の期間を、一変換サイクルとしてよい。例えば、図５において、ｎと示すリセット信号φｒｓｔがハイ電位になってから、ｎ＋１と示すリセット信号φｒｓｔが次にハイ電位になるまでの期間を、一変換サイクルとする。
【００６８】
図５において、「φｓ」および「φｉ」と示した信号は、複数のアナログ積分器を動作させるタイミング信号の一例を示す。例えば、複数のアナログ積分器は、信号φｓがハイ電位のタイミングで入力する信号をサンプリングして、信号φｉがハイ電位のタイミングでサンプリングした電荷を後段に転送する。
【００６９】
図５において、「Ｖ１」、「Ｖ２］、および「Ｖ３」と示した信号は、複数のアナログ積分器が後段に転送する出力電圧の一例を示す。例えば、第１アナログ積分器２１０は、リセット信号φｒｓｔによってリセットされてから、信号φｓが１番目にハイ電位になったことに応じてサンプリングした電圧を、ｂ１倍に増幅してから電圧Ｖ１（１）として出力する。第１アナログ積分器２１０は、信号φｉが１番目にハイ電位になったことに応じて、電圧Ｖ１（１）を出力する。このように、第１アナログ積分器２１０は、信号φｓがｉ番目にハイ電位になったことに応じてサンプリングした電圧のｂ１倍の電圧を、信号φｉがｉ番目にハイ電位になったことに応じて、電圧Ｖ１（ｉ）として出力する。
【００７０】
また、第２アナログ積分器２２０は、リセット信号φｒｓｔによってリセットされてから、信号φｓが２番目にハイ電位になったことに応じてサンプリングした電圧Ｖ１（１）を、ｂ２倍に増幅してから電圧Ｖ２（１）として出力する。第２アナログ積分器２２０は、信号φｉが２番目にハイ電位になったことに応じて、電圧Ｖ２（１）を出力する。このように、第２アナログ積分器２２０は、信号φｓがｉ＋１番目にハイ電位になったことに応じてサンプリングした電圧Ｖ１（ｉ−１）のｂ２倍の電圧を、信号φｉがｉ＋１番目にハイ電位になったことに応じて、電圧Ｖ２（ｉ）として出力する。
【００７１】
また、第３アナログ積分器２３０は、リセット信号φｒｓｔによってリセットされてから、信号φｓが３番目にハイ電位になったことに応じてサンプリングした電圧Ｖ２（１）を、ｂ３倍に増幅してから電圧Ｖ３（１）として出力する。第３アナログ積分器２３０は、信号φｉが３番目にハイ電位になったことに応じて、電圧Ｖ３（１）を出力する。ここで、第３アナログ積分器２３０は、リセット信号φｒｓｔでリセットされないので、前回の変換サイクルにおける残渣成分Ｖ３（ｉ）＿ｎ−１を電圧ｂ３・Ｖ２（１）に加算して電圧Ｖ３（１）として出力する。
【００７２】
即ち、第３アナログ積分器２３０は、信号φｓがｉ＋２番目にハイ電位になったことに応じてサンプリングした電圧Ｖ２（ｉ−１）を、ｂ３倍に増幅してから残渣成分Ｖ３（ｉ）＿ｎ−１を加算する。そして、第３アナログ積分器２３０は、電圧ｂ３・Ｖ２（ｉ−１）＋Ｖ３（ｉ）＿ｎ−１を、信号φｉがｉ＋２番目にハイ電位になったことに応じて、電圧Ｖ３（ｉ）として出力する。また、第３アナログ積分器２３０は、今回の変換サイクルにおける残渣成分をＶ３（ｉ）＿ｎとして保持する。
【００７３】
このように、第３アナログ積分器２３０は、次の変換サイクルにおいて、保持した残渣成分を更に小さい信号に変換することなく、サンプリングした電圧に直接足しこむので、誤差の発生を低減させることができる。また、デルタシグマ変換部１００は、フィードバック経路を介して初段の第１アナログ積分器２１０に残渣成分に基づく信号を供給することなしに、リセット信号の有無により当該フィードバックと同様の算出結果を出力できるので、簡便で雑音の発生を低減させる構成にすることができる。
【００７４】
なお、第３アナログ積分器２３０は、前回の変換サイクルの残渣成分を今回サンプリングした電圧に足しこむ例を説明したが、これに限定されることはない。第３アナログ積分器２３０は、保持した残渣成分に演算を施してからサンプリングした電圧に足してよい。例えば、アナログ積分部１３０の最終段のアナログ積分器は、一の変換サイクルにおいて保持した積分値を予め定められた増幅度で増幅して、次の変換サイクルで保持する積分値に加える。
【００７５】
一例として、インクリメンタル型デルタシグマＡＤ変換器１０が、一変換サイクルにおいて入力アナログ信号を複数回サンプルホールドする場合、サンプルホールドする回数分だけ、最終段のアナログ積分器は、残渣成分を増幅する。以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット信号の有無およびアナログ増幅器の増幅度の調節により、積分器の残渣成分を正確に考慮して、量子化誤差を低減させることができる。
【００７６】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、フィードフォワード回路等を更に設けてもよい。図６は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の変形例を示す。図６は、インクリメンタル型デルタシグマＡＤ変換器１０が分岐部１１２とフィードフォワード部１４０とを更に備える構成を示す。
【００７７】
分岐部１１２は、入力アナログ信号を伝送する伝送ラインを分岐し、分岐した一方をアナログ積分部１３０に入力させる。分岐部１１２は、分岐した他方をフィードフォワード部１４０に入力させる。
【００７８】
フィードフォワード部１４０は、入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、分岐部１１２が分岐した他方の入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、アナログ積分部１３０が複数のアナログ積分器を含む場合、複数のアナログ積分器のそれぞれの積分結果のうちの一部を量子化部１５０へ伝達してもよい。このようなフィードフォワード部１４０と、フィードフォワード部に接続される量子化部１５０について次に説明する。
【００７９】
図７は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のフィードフォワード部１４０および量子化部１５０の構成例を示す。フィードフォワード部１４０は、分岐部１１２で分岐された正側信号ＡＩＮＰおよび負側信号ＡＩＮＮによる差動信号を量子化部１５０に伝達する。フィードフォワード部１４０は、正側キャパシタＣｓｆｆｐ、負側キャパシタＣｓｆｆｎ、前段スイッチ１４２、および後段スイッチ１４４を含む。
【００８０】
前段スイッチ１４２は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｆｆｐの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、前段スイッチ１４２は、制御部１８０の制御信号に応じて、負側キャパシタＣｓｆｆｎの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。
【００８１】
前段スイッチ１４２は、例えば、制御部１８０が供給する信号φｓｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子を、それぞれ入力端子に接続する。この場合、前段スイッチ１４２は、信号φｓｆｆがロー電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子と、対応する入力端子との間のそれぞれの電気的接続を切断する。
【００８２】
また、前段スイッチ１４２は、制御部１８０が供給する信号φｉｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子を、それぞれ基準電位に接続する。この場合、前段スイッチ１４２は、信号φｉｆｆがロー電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの一方の端子と、基準電位との間のそれぞれの電気的接続を切断する。
【００８３】
後段スイッチ１４４は、制御部１８０の制御信号に応じて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を、量子化部１５０および基準電位のいずれかにそれぞれ切り換える。
【００８４】
後段スイッチ１４４は、例えば、信号φｓｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を基準電位に接続し、信号φｓｆｆがロー電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。また、後段スイッチ１４４は、例えば、信号φｉｆｆがハイ電位のタイミングにおいて、正側キャパシタＣｓｆｆｐおよび負側キャパシタＣｓｆｆｎの他方の端子を量子化部１５０にそれぞれ接続し、信号φｓｆｆがロー電位のタイミングにおいて、当該他方の端子および量子化部１５０の電気的接続を切断する。
【００８５】
以上のように、フィードフォワード部１４０は、制御部１８０から供給される信号φｓｆｆおよび信号φｉｆｆに応じて、入力アナログ信号のサンプリングおよび転送を繰り返す。なお、制御部１８０は、例えば、信号φｓｆｆがハイ電位の期間に信号φｉｆｆをロー電位とし、信号φｓｆｆがロー電位の期間に信号φｉｆｆをハイ電位としてよい。即ち、フィードフォワード部１４０は、信号φｓｆｆがハイ電位かつ信号φｉｆｆがロー電位の期間をサンプリング期間とし、信号φｓｆｆがロー電位かつ信号φｉｆｆがハイ電位の期間を転送期間とする。なお、信号φｓｆｆは、図５に示した信号φｓと略同一の信号でよい。また、信号φｉｆｆは、図５に示した信号φｉと略同一の信号でよい。
【００８６】
量子化部１５０は、前段回路１５２および量子化器１５４を有する。前段回路１５２は、フィードフォワード部１４０から供給される信号と、アナログ積分部１３０から供給される信号とを加算する。前段回路１５２は、第１回路２５０、第２回路２６０、第３回路２７０、および第４回路２８０を含む。
【００８７】
第１回路２５０は、スイッチトキャパシタを含み、フィードフォワード部１４０からのアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化器１５４へと伝達する。第１回路２５０のスイッチトキャパシタは、一例として、第１スイッチ２５２、キャパシタＣ０ｆｆｐ、およびキャパシタＣ０ｆｆｎを含む。
【００８８】
第１スイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｐの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ０ｆｆｐの他方の端子は、量子化器１５４に接続される。キャパシタＣ０ｆｆｐは、一例として、第１タイミングにおいて一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化器１５４へと放電する。
【００８９】
第１スイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｎの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ０ｆｆｎは、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化器１５４へと放電する。
【００９０】
第２回路２６０、第３回路２７０、および第４回路２８０は、第１回路２５０と略同様に、それぞれスイッチトキャパシタを含み、入力する信号を量子化器１５４へと伝達する。例えば、第２回路２６０は、図２で説明した第１アナログ積分器２１０のアナログ出力信号ＩＮＴ１０ＰおよびＩＮＴ１０Ｎを、量子化器１５４へと伝達する。また、第３回路２７０は、図２で説明した第２アナログ積分器２２０のアナログ出力信号ＩＮＴ２０ＰおよびＩＮＴ２０Ｎを、量子化器１５４へと伝達してよい。また、第４回路２８０は、図２で説明した第３アナログ積分器２３０のアナログ出力信号ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ、即ち、アナログ積分部１３０の出力信号を、量子化器１５４へと伝達する。
【００９１】
第２回路２６０は、一例として、第２スイッチ２６２、キャパシタＣ１ｆｆｐ、およびキャパシタＣ１ｆｆｎを含む。第２スイッチ２６２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｐの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ１ｆｆｐは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ１ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９２】
第２スイッチ２６２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｎの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ１ｆｆｎは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ１ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９３】
第３回路２７０は、一例として、第３スイッチ２７２、キャパシタＣ２ｆｆｐ、およびキャパシタＣ２ｆｆｎを含む。第３スイッチ２７２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｐの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ２ｆｆｐは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ２ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９４】
第３スイッチ２７２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｎの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ２ｆｆｎは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ２ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９５】
第４回路２８０は、一例として、第４スイッチ２８２、キャパシタＣ３ｆｆｐ、およびキャパシタＣ３ｆｆｎを含む。第４スイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｐの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ３ｆｆｐは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ３ｆｆｐは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９６】
第４スイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｎの他方の端子は、量子化器１５４に接続される。例えば、キャパシタＣ３ｆｆｎは、第１タイミングにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ３ｆｆｎは、第２タイミングにおいて、一方の端子が基準電位に接続され、充電した信号を量子化器１５４へと放電する。
【００９７】
量子化器１５４は、前段回路１５２から供給される信号を量子化する。量子化器１５４は、１ビット量子化器またはマルチビット量子化器でよい。
【００９８】
制御部１８０は、一例として、以上の第１回路２５０、第２回路２６０、第３回路２７０、および第４回路２８０に対して、信号φｉがハイ電位のタイミングで充電動作を、信号φｓがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部１４０および量子化器１５４は、インクリメンタル型デルタシグマＡＤ変換器１０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化器１５４へと伝達する。このようなフィードフォワード信号により、量子化器１５４がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
【００９９】
なお、第２回路２６０および第３回路２７０は、第１回路２５０の例のように、フィードフォワード部１４０を介して入力する信号を量子化器１５４へと伝達してよい。これに代えて、第１回路２５０は、第２回路２６０および第３回路２７０のように、フィードフォワード部１４０を介さずに、入力する信号を量子化器１５４へと伝達してよい。
【０１００】
また、図７は、複数の信号をフィードフォワード信号とした例を示したが、これに限定されることはない。入力アナログ信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とのうち、少なくとも１つの信号を、フィードフォワード信号として量子化器１５４へと伝達してよい。
【０１０１】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、サンプルホールド回路等を更に設けてもよい。図８は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。図８は、インクリメンタル型デルタシグマＡＤ変換器１０の前段に設けられるフィードフォワード回路の一例を示す。また、図８に示すＤＡ変換部１６０は、図１に示したＤＡ変換部１６０のより詳細な構成例を示す。なお、図８は、サンプルホールド部１１０に差動信号が入力される例を示す。
【０１０２】
サンプルホールド部１１０は、１または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１０に入力する入力信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。サンプルホールド部１１０は、オーバーサンプリング比Ｎと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣｓ１ｐｊと、キャパシタＣｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とし、ｍは、オーバーサンプリング比Ｎと略同一の値とする。
【０１０３】
キャパシタＣｓ１ｐｊの前段のスイッチは、キャパシタＣｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｐｊの後段のスイッチは、キャパシタＣｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【０１０４】
同様に、キャパシタＣｓ１ｎｊの前段のスイッチは、キャパシタＣｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｎｊの後段のスイッチは、キャパシタＣｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。
【０１０５】
制御部１８０は、このようなサンプルホールド部１１０の複数のスイッチトキャパシタに信号φｔをそれぞれ供給して制御する。制御部１８０は、例えば、第１タイミング（一例として、信号φｔがハイ電位）において、キャパシタＣｓ１ｐｊの一方の端子を入力端子ＡＩＮＰに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部１８０は、第１タイミングにおいて、キャパシタＣｓ１ｎｊの一方の端子を入力端子ＡＩＮＮに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。
【０１０６】
本実施形態において、このような第１タイミングを、トラッキング周期とする。即ち、制御部１８０は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。
【０１０７】
また、制御部１８０は、ｊ番目のキャパシタＣｓ１ｎｊを、トラッキング周期からｊ番目にずれたタイミング（信号φｉｊがハイ電位）において、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した正側のアナログ入力信号をアナログ積分部１３０へと順次放電する。同様に、制御部１８０は、ｊ番目のキャパシタＣｓ１ｐｊを、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した負側のアナログ入力信号をアナログ積分部１３０へと順次放電する。
【０１０８】
本実施形態において、このように制御部１８０が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部１８０は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に順次転送させる。ここで、１変換サイクル（第１周期）は、トラッキング周期およびコンバージョン周期の和である。
【０１０９】
また、複数のスイッチトキャパシタは、第１周期において、Ｎ回のサンプリングを実行し、Ｎ回のサンプリング結果を出力してよい。また、サンプルホールド部１１０は、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有してよい。この場合、Ｎ個のスイッチトキャパシタは、アナログ積分部１３０への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。なお、スイッチトキャパシタの数Ｎは、１変換サイクルにおいて量子化部１５０が出力するデジタル信号の数ｊと同一であってよい。
【０１１０】
制御部１８０は、一例として、複数のスイッチトキャパシタを、第１クロックにおいてそれぞれアナログ入力信号を充電させ、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電させる。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがそれぞれサンプリングした略同一のアナログ値を、第１クロック以降において、入力アナログ信号としてデルタシグマ変換部１００へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。
【０１１１】
ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣｆｂｐと、キャパシタＣｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。
【０１１２】
第１スイッチ部１６２は、キャパシタＣｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子およびキャパシタＣｆｂｎの一方の端子は、基準電位に接続する。
【０１１３】
第２スイッチ部１６４は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
【０１１４】
第３スイッチ部１６６は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣｆｂｐおよびキャパシタＣｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。
【０１１５】
また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
【０１１６】
第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を負側信号の伝送線路に接続する。
【０１１７】
また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を正側信号の伝送線路に接続する。
【０１１８】
このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。
【０１１９】
以上のように、制御部１８０は、サンプルホールド部１１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力アナログ信号に重畳して、アナログ積分部１３０に供給する。図８は、加算部１２０からアナログ積分部１３０に供給する正側信号をＳＰ、負側信号をＳＮとした。このように、インクリメンタル型デルタシグマＡＤ変換器１０は、サンプルホールド部１１０を備えることにより、高速なアナログ信号等をサンプリングしてデジタル信号に変換することができる。
【０１２０】
なお、図８に示すように、サンプルホールド部１１０が複数のキャパシタを有する場合、フィードフォワード部１４０および第１回路２５０は、サンプルホールド部１１０の複数のキャパシタに対応して、複数のキャパシタを含んでよい。例えば、フィードフォワード部１４０および第１回路２５０は、オーバーサンプリング比Ｎと同一の数のスイッチトキャパシタを含んでよい。そして、サンプルホールド部１１０の複数のキャパシタがクロック信号に応じて順次放電することに応じて、フィードフォワード部１４０および第１回路２５０の対応するスイッチトキャパシタは、充電および放電を順次実行して、アナログ入力信号を量子化器１５４へと伝達してよい。
【０１２１】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【０１２２】
特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【０１２３】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【０１２４】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【０１２５】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【０１２６】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【０１２７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１２８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１２９】
１０  インクリメンタル型デルタシグマＡＤ変換器、１２  入力端子、１４  出力端子、１００  デルタシグマ変換部、１１０  サンプルホールド部、１１２  分岐部、１２０  加算部、１３０  アナログ積分部、１４０  フィードフォワード部、１４２  前段スイッチ、１４４  後段スイッチ、１５０  量子化部、１５２  前段回路、１５４  量子化器、１６０  ＤＡ変換部、１６２  第１スイッチ部、１６４  第２スイッチ部、１６６  第３スイッチ部、１７０  リセット部、１８０  制御部、１９０  デジタルフィルタ部、２１０  第１アナログ積分器、２１２  第１アナログ増幅器、２１４  正側リセットスイッチ、２１６  負側リセットスイッチ、２２０  第２アナログ積分器、２２２  第２アナログ増幅器、２２４  正側リセットスイッチ、２２６  負側リセットスイッチ、２３０  第３アナログ積分器、２３２  第３アナログ増幅器、２３４  正側リセットスイッチ、２３６  負側リセットスイッチ、２４０  第１スイッチトキャパシタ、２４２  前段スイッチ、２４４  後段スイッチ、２４５  第２スイッチトキャパシタ、２４６  前段スイッチ、２４８  後段スイッチ、２５０  第１回路、２５２  第１スイッチ、２６０  第２回路、２６２  第２スイッチ、２７０  第３回路、２７２  第３スイッチ、２８０  第４回路、２８２  第４スイッチ、３１０  ゲイン調整部、３２０  遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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