(57)【要約】【課題】輝度ムラを抑制可能な表示装置を提供する。【解決手段】表示装置は、発光素子を有する複数の画素と、映像信号に基づき、各画素に映像電圧又は初期化電圧を印加する映像信号駆動部と、映像信号に基づき、各画素に走査電圧を印加する走査信号駆動部と、映像信号の階調に応じて、初期化電圧を各画素に印加する初期化期間と映像電圧を前記各画素に印加する映像電圧書き込み期間とを制御する制御部と、を備える。【選択図】図１１
2018072779.tif 000002
【特許請求の範囲】
【請求項１】
発光素子を有する複数の画素と、
映像信号に基づき、前記各画素に映像電圧又は初期化電圧を印加する映像信号駆動部と、
前記映像信号に基づき、前記各画素に走査電圧を印加する走査信号駆動部と、
前記映像信号の階調に応じて、前記初期化電圧を前記各画素に印加する初期化期間と前記映像電圧を前記各画素に印加する映像電圧書き込み期間とを制御する制御部と、
を備える
表示装置。
【請求項２】
前記制御部は、
前記映像信号の階調が所定の閾値よりも高い場合に、前記映像信号の階調が前記閾値以下である場合よりも前記映像電圧書き込み期間を長くする
請求項１に記載の表示装置。
【請求項３】
前記制御部は、
前記映像信号の階調が所定の閾値よりも低い場合に、前記映像信号の階調が前記閾値以上である場合よりも前記初期化期間を長くする
請求項１に記載の表示装置。
【請求項４】
前記制御部は、
前記映像信号の階調が高くなるに従い、前記初期化期間を短くする
請求項１に記載の表示装置。
【請求項５】
前記制御部は、
前記映像信号の階調が高くなるに従い、前記映像電圧書き込み期間を長くする
請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子のような自発光素子を用いた有機ＥＬ表示装置では、有機発光ダイオード等を含む画素を制御し、画像を表示する場合がある。ここで、画素の階調はＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタによって制御される場合がある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−０４０５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような自発光素子を有する表示装置において、表示画像上に縦線状の輝度ムラが生じる可能性がある。
【０００５】
本発明は、縦線状の輝度ムラを抑制可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る表示装置は、発光素子を有する複数の画素と、映像信号に基づき、前記各画素に映像電圧又は初期化電圧を印加する映像信号駆動部と、前記映像信号に基づき、前記各画素に走査電圧を印加する走査信号駆動部と、前記映像信号の階調に応じて、前記初期化電圧を前記各画素に印加する初期化期間と前記映像電圧を前記各画素に印加する映像電圧書き込み期間とを制御する制御部と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る表示装置を示す斜視図である。
【図２】図２は、実施形態に係る表示装置の一構成例を示すブロック図である。
【図３】図３は、実施形態に係る表示装置の有機ＥＬパネルの画素の等価回路を含む各要素の接続例を示す図である。
【図４】図４は、実施形態に係る表示装置における各制御信号のタイミングチャートである。
【図５】図５は、表示領域における表示画像上で視認される縦線状の輝度ムラの一例を示す図である。
【図６】図６は、表示領域における表示画像上で視認される縦線状の輝度ムラの図５とは異なる一例を示す図である。
【図７】図７は、映像信号の階調が相対的に高い場合における各信号のタイミングチャートである。
【図８】図８は、映像信号の階調が相対的に低い場合における各信号のタイミングチャートである。
【図９】図９は、実施形態に係る表示装置における制御部の構成例を示す図である。
【図１０】図１０は、実施形態に係る表示装置における制御部の図９とは異なる構成例を示す図である。
【図１１】図１１は、実施形態に係る表示装置における初期化期間の設定手法の一例を示す図である。
【図１２】図１２は、実施形態に係る表示装置における初期化期間の設定手法の変形例１を示す図である。
【図１３】図１３は、実施形態に係る表示装置における初期化期間の設定手法の変形例２を示す図である。
【図１４】図１４は、実施形態に係る表示装置における初期化期間の設定手法の変形例３を示す図である。
【図１５】図１５は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の一例を示す図である。
【図１６】図１６は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例１を示す図である。
【図１７】図１７は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例２を示す図である。
【図１８】図１８は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例３を示す図である。
【図１９】図１９は、実施形態に係る表示装置における各制御信号のタイミングチャートの第１変形例である。
【図２０】図２０は、実施形態に係る表示装置における各制御信号のタイミングチャートの第２変形例である。
【発明を実施するための形態】
【０００８】
以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
（実施形態１）
図１は、実施形態に係る表示装置を示す斜視図である。本実施形態において、表示装置１は、発光素子として有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機ＥＬパネル１０が上フレーム２と下フレーム３とで挟まれるように固定されて構成されている。本実施形態では、有機ＥＬパネル１０を製造する際に、低温ポリシリコンアレイプロセスとしての薄膜トランジスタ（ＴＦＴ）の半導体層の形成においてアレイプロセスとしてＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）処理等のアニール処理が行われている。
【００１０】
図２は、実施形態に係る表示装置の一構成例を示すブロック図である。
【００１１】
図２に示すように、実施形態に係る表示装置１は、制御部１１と、有機ＥＬパネル１０とを備えている。有機ＥＬパネル１０の表示領域２０には、マトリクス状に有機ＥＬ素子及び薄膜トランジスタ（ＴＦＴ）を有する画素３０が並んでいる。なお、表示領域２０における水平方向の並びを行、垂直方向の並びを列とする。本実施形態において、画素３０は、４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘを含む。画素３０に含まれる４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の発光色をそれぞれ有し、４つで１単位の画素３０として機能する。各副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘには、発光素子（有機ＥＬ素子）が形成される。本実施形態において、発光素子は有機発光ダイオードである。有機ＥＬパネル１０は、映像信号駆動部１００及び走査信号駆動部２００により、各発光素子の発光を制御する信号を生成し、画像を表示する。
【００１２】
制御部１１は、例えば、外部のホストＩＣ（図示しない）から供給された映像信号に基づいて、映像信号駆動部１００及び走査信号駆動部２００を制御する。制御部１１は、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）内に含まれ、これら映像信号駆動部１００及び走査信号駆動部２００に対してそれぞれ制御信号を供給し、これらが互いに同期して動作するように制御する。
【００１３】
この制御部１１は、基準クロックを生成するクロック生成部（図示せず）を有している。制御部１１は、クロック生成部により生成される基準クロックに基づいて、映像信号駆動部１００及び走査信号駆動部２００に供給する各制御信号を生成するように構成されて
いる。
【００１４】
映像信号駆動部１００は、各画素３０に印加する映像電圧を生成するＩＣである。走査信号駆動部２００は、各画素３０に備えられたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）素子に印加するゲート電圧を生成するＩＣである。なお、図２において、映像信号駆動部１００及び走査信号駆動部２００は、それぞれ異なる構成部として記載されているが、１つのＩＣに組み込まれていてもよいし、基板上に直接形成された回路によって構成されたものであってもよい。
【００１５】
映像信号駆動部１００には、表示領域２０を縦断する第１映像信号線１１０及び第２映像信号線１２０が接続される。第１映像信号線１１０は、第１映像信号線１１０に沿って並ぶ副画素（図２に示す例では、例えば、奇数列の副画素Ｒｐｉｘ，Ｇｐｉｘ）について共通である。また、第２映像信号線１２０は、第２映像信号線１２０に沿って並ぶ副画素（図２に示す例では、例えば、偶数列の副画素Ｂｐｉｘ，Ｗｐｉｘ）について共通である。第１映像信号線１１０及び第２映像信号線１２０は、それぞれ当該信号線に沿って並ぶ各副画素に含まれる画素スイッチに接続される。画素スイッチを含む画素３０の等価回路については、次図において詳細に説明する。
【００１６】
走査信号駆動部２００には、表示領域２０を横断する第１走査信号線２１０、発光制御線２２０、リセット線２３０、及び第２走査信号線２５０が接続される。第１走査信号線２１０は、第１走査信号線２１０に沿って並ぶ副画素（図２に示す例では、例えば、奇数行の副画素Ｒｐｉｘ，Ｂｐｉｘ）について共通である。また、第２走査信号線２５０は、第２走査信号線２５０に沿って並ぶ副画素（図２に示す例では、例えば、偶数行の副画素Ｇｐｉｘ，Ｗｐｉｘ）について共通である。発光制御線２２０、及びリセット線２３０は、第１走査信号線２１０と第２走査信号線２５０とに挟まれる２行の副画素（図２に示す例では、例えば、画素３０を構成する各副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘ）について共通である。
【００１７】
有機ＥＬパネル１０は、高電位供給線３００を有する。高電位供給線３００の電位をＰＶＤＤと表す。高電位供給線３００は、図示しない低電位供給線（例えば、グランド線）との間の電位差が、例えば１０Ｖであるような配線である。高電位供給線３００には、電源線３１０が接続される。電源線３１０は、電源線３１０に沿って並ぶ副画素（図２に示す例では、例えば、画素３０を構成する各副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘ）について共通であり、各副画素の発光素子が発光するための電源を与える。
【００１８】
図３は、実施形態に係る表示装置の有機ＥＬパネルの画素の等価回路を含む各要素の接続例を示す図である。上述したように、本実施形態において、画素３０は、４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘを含む。４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘは、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の発光色に対応する。４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘは、発光制御スイッチ３１を共有する。本実施形態では、リセット線２３０の中心軸は、水平走査線（第１走査信号線２１０、第２走査信号線２５０）と平行である。副画素Ｒｐｉｘを含む第１の画素領域４０ａと、副画素Ｇｐｉｘを含む第２の画素領域４０ｂとは、水平走査線に平行な軸（リセット線２３０の中心軸）を挟んで向かい合って配置されている。また、副画素Ｂｐｉｘを含む第３の画素領域４０ｃと、副画素Ｗｐｉｘを含む第４の画素領域４０ｄとは、水平走査線に平行な軸（リセット線２３０の中心軸）を挟んで向かい合って配置されている。
【００１９】
第１の画素領域４０ａは、第１走査信号線２１０と、リセット線２３０と、第１映像信号線１１０と、電源線３１０とで囲まれる領域である。また、第２の画素領域４０ｂは、リセット線２３０と、第２走査信号線２５０と、第１映像信号線１１０と、電源線３１０とで囲まれる領域である。
【００２０】
制御部１１は、階調検出部１１１と、タイミング制御部１１２とを備えている。階調検出部１１１は、映像信号Ｖｄｉｓｐの階調を各画素毎に検出する。タイミング制御部１１２は、映像信号Ｖｄｉｓｐと、この階調検出部１１１によって検出された映像信号Ｖｄｉｓｐの各画素毎の階調に基づき、第１タイミングパルスＬＰ１、第２タイミングパルスＬＰ２、第３タイミングパルスＬＰ３、初期化電圧出力タイミング制御信号ｘａｓｗ１、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１、第２映像電圧出力タイミング制御信号ｘａｓｗ２−２、発光制御信号ＢＧ、及びリセット制御信号ＲＧを含む各制御信号を生成する。制御部１１によって生成される各制御信号については後述する。
【００２１】
映像信号駆動部１００は、制御部１１から入力された映像信号Ｖｄｉｓｐに基づき、第１映像電圧Ｖｓｉｇ１及び第２映像電圧Ｖｓｉｇ２を生成する。
【００２２】
また、映像信号駆動部１００は、第１初期化信号制御スイッチ１０１と、第２初期化信号制御スイッチ１０２と、第１映像電圧制御スイッチ１０３と、第２映像電圧制御スイッチ１０４とを備える。
【００２３】
第１初期化信号制御スイッチ１０１は、ソース又はドレインの一方（第１の端子）が第１映像信号線１１０に接続され、他方（第２の端子）に初期化電圧Ｖｉｎｉが供給される。また、第１初期化信号制御スイッチ１０１のゲート（第３の端子）には、初期化電圧出力タイミング制御信号ｘａｓｗ１が入力される。本実施形態において、第１初期化信号制御スイッチ１０１は、例えばトランジスタである。第１初期化信号制御スイッチ１０１のゲートに初期化電圧出力タイミング制御信号ｘａｓｗ１が印加されると、第１初期化信号制御スイッチ１０１が導通状態となり、第１映像信号線１１０に初期化電圧Ｖｉｎｉが印加される。本実施形態において、初期化電圧Ｖｉｎｉは、例えば１．２７Ｖである。
【００２４】
第２初期化信号制御スイッチ１０２は、ソース又はドレインの一方（第１の端子）が第２映像信号線１２０に接続され、他方（第２の端子）に初期化電圧Ｖｉｎｉが供給される。また、第２初期化信号制御スイッチ１０２のゲート（第３の端子）には、初期化電圧出力タイミング制御信号ｘａｓｗ１が入力される。本実施形態において、第２初期化信号制御スイッチ１０２は、例えばトランジスタである。第２初期化信号制御スイッチ１０２のゲートに初期化電圧出力タイミング制御信号ｘａｓｗ１が印加されると、第２初期化信号制御スイッチ１０２が導通状態となり、第２映像信号線１２０に初期化電圧Ｖｉｎｉが印加される。
【００２５】
第１映像電圧制御スイッチ１０３は、ソース又はドレインの一方（第１の端子）が第１映像信号線１１０に接続され、他方（第２の端子）に第１映像電圧Ｖｓｉｇ１が供給される。また、第１映像電圧制御スイッチ１０３のゲート（第３の端子）には、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１が入力される。本実施形態において、第１映像電圧制御スイッチ１０３は、例えばトランジスタである。第１映像電圧制御スイッチ１０３のゲートに第１映像電圧出力タイミング制御信号ｘａｓｗ２−１が印加されると、第１映像電圧制御スイッチ１０３が導通状態となり、第１映像信号線１１０に第１映像電圧Ｖｓｉｇ１が印加される。本実施形態において、第１映像電圧Ｖｓｉｇ１は、映像信号Ｖｄｉｓｐに応じて変動する階調信号であり、例えば０Ｖ以上５Ｖ以下の間の値を取り得る。
【００２６】
第２映像電圧制御スイッチ１０４は、ソース又はドレインの一方（第１の端子）が第２映像信号線１２０に接続され、他方（第２の端子）に第２映像電圧Ｖｓｉｇ２が供給される。また、第２映像電圧制御スイッチ１０４のゲート（第３の端子）には、第２映像電圧出力タイミング制御信号ｘａｓｗ２−２が入力される。本実施形態において、第２映像電圧制御スイッチ１０４は、例えばトランジスタである。第２映像電圧制御スイッチ１０４のゲートに第２映像電圧出力タイミング制御信号ｘａｓｗ２−２が印加されると、第２映像電圧制御スイッチ１０４が導通状態となり、第２映像信号線１２０に第２映像電圧Ｖｓｉｇ２が印加される。本実施形態において、第２映像電圧Ｖｓｉｇ２は、映像信号Ｖｄｉｓｐに応じて変動する階調信号であり、例えば０Ｖ以上５Ｖ以下の間の値を取り得る。
【００２７】
走査信号駆動部２００は、リセット制御スイッチ２３５を備える。
【００２８】
リセット制御スイッチ２３５は、ソース又はドレインの一方（第１の端子）がリセット線２３０に接続され、他方（第２の端子）にリセット電圧Ｖｒｓｔが供給される。また、リセット制御スイッチ２３５のゲート（第３の端子）には、リセット制御信号ＲＧが入力される。本実施形態において、リセット制御スイッチ２３５は、例えばトランジスタである。リセット制御スイッチ２３５のゲートにリセット制御信号ＲＧが印加されると、リセット制御スイッチ２３５が導通状態となり、リセット線２３０にリセット電圧Ｖｒｓｔが印加される。本実施形態において、リセット電圧Ｖｒｓｔは、例えば−３Ｖである。
【００２９】
第１の画素領域４０ａには、画素スイッチ３３１、駆動トランジスタ３４１、有機発光ダイオード３７１、蓄積容量３５１、及び付加容量３６１が含まれる。
【００３０】
画素スイッチ３３１は、ソース又はドレインの一方（第１の端子）が第１映像信号線１１０に接続される。また、画素スイッチ３３１のゲート（第３の端子）は、第１走査信号線２１０に接続される。本実施形態において、画素スイッチ３３１は、例えばＴＦＴ素子である。
【００３１】
駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）が有機発光ダイオード３７１の陽極に接続され、他方（第２の端子）がリセット線２３０に接続される。また、駆動トランジスタ３４１のゲート（第３の端子）は、画素スイッチ３３１のソース又はドレインの他方（第２の端子）に接続される。本実施形態において、駆動トランジスタ３４１は、例えばｎチャネル型トランジスタである。
【００３２】
駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）とゲート（第３の端子）との間には、蓄積容量３５１が接続される。また、駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）には、低電位供給線（ここでは、グランド線）との間、又は高電位供給線３００との間に付加容量３６１が接続される。なお、付加容量３６１は、駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）と低電位供給線（ここでは、グランド線）との間、及び、駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）と高電位供給線３００との間に設けられていても良い。
【００３３】
走査信号駆動部２００から、第１走査信号線２１０に第１走査電圧ＳＧ１が印加されると、画素スイッチ３３１が導通状態となる。画素スイッチ３３１が導通状態の場合に、映像信号駆動部１００から第１映像信号線１１０に第１映像電圧Ｖｓｉｇ１が印加されると、駆動トランジスタ３４１のゲート（第３の端子）に第１映像電圧Ｖｓｉｇ１が印加される。
【００３４】
駆動トランジスタ３４１は、有機発光ダイオード３７１に供給する電流値を、ゲート電圧に応じて制御する。
【００３５】
駆動トランジスタ３４１のゲート（第３の端子）に電圧が印加されるのと並行して、蓄積容量３５１に電荷が蓄積される。蓄積容量３５１に蓄積された電荷により、画素スイッチ３３１が非導通状態となった後も、一定期間は駆動トランジスタ３４１のゲート（第３の端子）に電圧が印加され、駆動トランジスタ３４１の導通状態が保たれる。
【００３６】
駆動トランジスタ３４１のソース又はドレインの一方（第１の端子）に接続された付加容量３６１は、蓄積容量３５１との容量分割により第１映像電圧Ｖｓｉｇ１の電圧に応じて駆動トランジスタ３４１のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧を設定する役割を持つ。具体的には、蓄積容量３５１の静電容量より付加容量３６１の静電容量を大きく設定し、駆動トランジスタ３４１のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧の設定範囲を広くする場合が多い。
【００３７】
有機発光ダイオード３７１の陰極は、低電位供給線（ここでは、グランド線）に接続される。駆動トランジスタ３４１が導通状態の場合に、発光制御スイッチ３１が導通状態となれば、駆動トランジスタ３４１のゲート電圧に応じて有機発光ダイオード３７１に電流が流れ、有機発光ダイオード３７１が発光する。
【００３８】
第２の画素領域４０ｂには、画素スイッチ３３３、駆動トランジスタ３４３、有機発光ダイオード３７３、蓄積容量３５３、及び付加容量３６３が含まれる。
【００３９】
画素スイッチ３３３は、ソース又はドレインの一方（第１の端子）が第１映像信号線１１０に接続される。また、画素スイッチ３３３のゲート（第３の端子）は、第２走査信号線２５０に接続される。本実施形態において、画素スイッチ３３３は、例えばＴＦＴ素子である。
【００４０】
駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）が有機発光ダイオード３７３の陽極に接続され、他方（第２の端子）がリセット線２３０に接続される。また、駆動トランジスタ３４３のゲート（第３の端子）は、画素スイッチ３３３のソース又はドレインの他方（第２の端子）に接続される。本実施形態において、駆動トランジスタ３４３は、例えばｎチャネル型トランジスタである。
【００４１】
駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）とゲート（第３の端子）との間には、蓄積容量３５３が接続される。また、駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）には、低電位供給線（ここでは、グランド線）との間、又は高電位供給線３００との間に付加容量３６３が接続される。なお、付加容量３６３は、駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）と低電位供給線（ここでは、グランド線）との間、及び、駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）と高電位供給線３００との間の双方に設けられていても良い。
【００４２】
走査信号駆動部２００から、第２走査信号線２５０に第２走査電圧ＳＧ２が印加されると、画素スイッチ３３３が導通状態となる。画素スイッチ３３３が導通状態の場合に、映像信号駆動部１００から第１映像信号線１１０に第１映像電圧Ｖｓｉｇ１が印加されると、駆動トランジスタ３４３のゲート（第３の端子）に第１映像電圧Ｖｓｉｇ１が印加される。
【００４３】
駆動トランジスタ３４３は、有機発光ダイオード３７３に供給する電流値を、ゲート電圧に応じて制御する。
【００４４】
駆動トランジスタ３４３のゲート（第３の端子）に電圧が印加されるのと並行して、蓄積容量３５３に電荷が蓄積される。蓄積容量３５３に蓄積された電荷により、画素スイッチ３３３が非導通状態となった後も、一定期間は駆動トランジスタ３４３のゲート（第３の端子）に電圧が印加され、駆動トランジスタ３４３の導通状態が保たれる。
【００４５】
駆動トランジスタ３４３のソース又はドレインの一方（第１の端子）に接続された付加容量３６３は、蓄積容量３５３との容量分割により第１映像電圧Ｖｓｉｇ１の電圧に応じて駆動トランジスタ３４３のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧を設定する役割を持つ。具体的には、蓄積容量３５３の静電容量より付加容量３６３の静電容量を大きく設定し、駆動トランジスタ３４３のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧の設定範囲を広くする場合が多い。
【００４６】
有機発光ダイオード３７３の陰極は、低電位供給線（ここでは、グランド線）に接続される。駆動トランジスタ３４３が導通状態の場合に、発光制御スイッチ３１が導通状態となれば、駆動トランジスタ３４３のゲート電圧に応じて有機発光ダイオード３７３に電流が流れ、有機発光ダイオード３７３が発光する。
【００４７】
第３の画素領域４０ｃには、画素スイッチ３３２、駆動トランジスタ３４２、有機発光ダイオード３７２、蓄積容量３５２、及び付加容量３６２が含まれる。
【００４８】
画素スイッチ３３２は、ソース又はドレインの一方（第１の端子）が第２映像信号線１２０に接続される。また、画素スイッチ３３２のゲート（第３の端子）は、第１走査信号線２１０に接続される。本実施形態において、画素スイッチ３３２は、例えばＴＦＴ素子である。
【００４９】
駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）が有機発光ダイオード３７２の陽極に接続され、他方（第２の端子）がリセット線２３０に接続される。また、駆動トランジスタ３４２のゲート（第３の端子）は、画素スイッチ３３２のソース又はドレインの他方（第２の端子）に接続される。本実施形態において、駆動トランジスタ３４２は、例えばｎチャネル型トランジスタである。
【００５０】
駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）とゲート（第３の端子）との間には、蓄積容量３５２が接続される。また、駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）には、低電位供給線（ここでは、グランド線）との間、又は高電位供給線３００との間に付加容量３６２が接続される。なお、付加容量３６２は、駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）と低電位供給線（ここでは、グランド線）との間、及び、駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）と高電位供給線３００との間の双方に設けられていても良い。
【００５１】
走査信号駆動部２００から、第１走査信号線２１０に第１走査電圧ＳＧ１が印加されると、画素スイッチ３３２が導通状態となる。画素スイッチ３３２が導通状態の場合に、映像信号駆動部１００から第２映像信号線１２０に第２映像電圧Ｖｓｉｇ２が印加されると、駆動トランジスタ３４２のゲート（第３の端子）に第２映像電圧Ｖｓｉｇ２が印加される。
【００５２】
駆動トランジスタ３４２は、有機発光ダイオード３７２に供給する電流値を、ゲート電圧に応じて制御する。
【００５３】
駆動トランジスタ３４２のゲート（第３の端子）に電圧が印加されるのと並行して、蓄積容量３５２に電荷が蓄積される。蓄積容量３５２に蓄積された電荷により、画素スイッチ３３２が非導通状態となった後も、一定期間は駆動トランジスタ３４２のゲート（第３の端子）に電圧が印加され、駆動トランジスタ３４２の導通状態が保たれる。
【００５４】
駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）に接続された付加容量３６２は、蓄積容量３５２との容量分割により第２映像電圧Ｖｓｉｇ２の電圧に応じて駆動トランジスタ３４２のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧を設定する役割を持つ。具体的には、蓄積容量３５２の静電容量より付加容量３６２の静電容量を大きく設定し、駆動トランジスタ３４２のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧の設定範囲を広くする場合が多い。
【００５５】
有機発光ダイオード３７２の陰極は、低電位供給線（ここでは、グランド線）に接続される。駆動トランジスタ３４２が導通状態の場合に、発光制御スイッチ３１が導通状態となれば、駆動トランジスタ３４２のゲート電圧に応じて有機発光ダイオード３７２に電流が流れ、有機発光ダイオード３７２が発光する。
【００５６】
第４の画素領域４０ｄには、画素スイッチ３３４、駆動トランジスタ３４４、有機発光ダイオード３７４、蓄積容量３５４、及び付加容量３６４が含まれる。
【００５７】
画素スイッチ３３４は、ソース又はドレインの一方（第１の端子）が第２映像信号線１２０に接続される。本実施形態において、画素スイッチ３３４は、例えばＴＦＴ素子である。
【００５８】
駆動トランジスタ３４４のソース又はドレインの一方（第１の端子）が有機発光ダイオード３７４の陽極に接続され、他方（第２の端子）がリセット線２３０に接続される。また、駆動トランジスタ３４４のゲート（第３の端子）は、画素スイッチ３３４のソース又はドレインの他方（第２の端子）に接続される。本実施形態において、駆動トランジスタ３４４は、例えばｎチャネル型トランジスタである。
【００５９】
駆動トランジスタ３４４のソース又はドレインの一方（第１の端子）とゲート（第３の端子）との間には、蓄積容量３５４が接続される。また、駆動トランジスタ３４４のソース又はドレインの一方（第１の端子）には、低電位供給線（ここでは、グランド線）との間、又は高電位供給線３００との間に付加容量３６４が接続される。なお、付加容量３６４は、駆動トランジスタ３４４のソース又はドレインの一方（第１の端子）と低電位供給線（ここでは、グランド線）との間、及び、駆動トランジスタ３４２のソース又はドレインの一方（第１の端子）と高電位供給線３００との間の双方に設けられていても良い。
【００６０】
走査信号駆動部２００から、第２走査信号線２５０に第２走査電圧ＳＧ２が印加されると、画素スイッチ３３４が導通状態となる。画素スイッチ３３４が導通状態の場合に、映像信号駆動部１００から第２映像信号線１２０に第２映像電圧Ｖｓｉｇ２が印加されると、駆動トランジスタ３４４のゲート（第３の端子）に第２映像電圧Ｖｓｉｇ２が印加される。
【００６１】
駆動トランジスタ３４４は、有機発光ダイオード３７４に供給する電流値を、ゲート電圧に応じて制御する。
【００６２】
駆動トランジスタ３４４のゲート（第３の端子）に電圧が印加されるのと並行して、蓄積容量３５４に電荷が蓄積される。蓄積容量３５４に蓄積された電荷により、画素スイッチ３３４が非導通状態となった後も、一定期間は駆動トランジスタ３４４のゲート（第３の端子）に電圧が印加され、駆動トランジスタ３４４の導通状態が保たれる。
【００６３】
駆動トランジスタ３４４のソース又はドレインの一方（第１の端子）に接続された付加容量３６４は、蓄積容量３５４との容量分割により第２映像電圧Ｖｓｉｇ２の電圧に応じて駆動トランジスタ３４４のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧を設定する役割を持つ。具体的には、蓄積容量３５４の静電容量より付加容量３６４の静電容量を大きく設定し、駆動トランジスタ３４４のゲート（第３の端子）とソース又はドレインの一方（第１の端子）との間の電圧の設定範囲を広くする場合が多い。
【００６４】
有機発光ダイオード３７４の陰極は、低電位供給線（ここでは、グランド線）に接続される。駆動トランジスタ３４４が導通状態の場合に、発光制御スイッチ３１が導通状態となれば、駆動トランジスタ３４４のゲート電圧に応じて有機発光ダイオード３７４に電流が流れ、有機発光ダイオード３７４が発光する。
【００６５】
発光制御スイッチ３１は、駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの他方（第２の端子）と、電源線３１０との間の電気的接続を制御する。本実施形態において、発光制御スイッチ３１は、例えばｎチャネル型トランジスタである。発光制御スイッチ３１のゲート（第３の端子）は、発光制御線２２０に接続される。走査信号駆動部２００より、発光制御線２２０に発光制御信号ＢＧが印加されると、発光制御スイッチ３１が導通状態となる。
【００６６】
発光制御スイッチ３１が非導通状態、リセット制御スイッチ２３５が導通状態であれば、駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの他方（第２の端子）がリセット線２３０に接続される。リセット電圧Ｖｒｓｔは、低電位供給線（ここでは、グランド線）の電位であっても良い。
【００６７】
なお、図３に示す等価回路図は一例であり、異なる回路を採用してもよい。例えば、４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘに対して、それぞれ発光制御スイッチ３１を設けた構成としてもよい。
【００６８】
また、上述した第１初期化信号制御スイッチ１０１、第２初期化信号制御スイッチ１０２、第１映像電圧制御スイッチ１０３、第２映像電圧制御スイッチ１０４、リセット制御スイッチ２３５、画素スイッチ３３１，３３２，３３３，３３４、駆動トランジスタ３４１，３４２，３４３，３４４、発光制御スイッチ３１については、映像信号駆動部１００、走査信号駆動部２００、第１の画素領域４０ａ、第２の画素領域４０ｂ、第３の画素領域４０ｃ、第４の画素領域４０ｄの回路構成に応じて、ソース又はドレインの何れが第１の端子、あるいは第２の端子となるかについて適宜選択される。
【００６９】
次に、本実施形態に係る表示装置１の詳細動作について説明する。図４は、実施形態に係る表示装置における各制御信号のタイミングチャートである。
【００７０】
図４に示すタイミングチャートにおいて、横軸は時間を表している。図４の（ａ）は、映像信号駆動部１００から第１映像信号線１１０に供給される初期化電圧Ｖｉｎｉまたは第１映像電圧Ｖｓｉｇ１を示している。図４の（ｂ）は、映像信号駆動部１００から第２映像信号線１２０に供給される初期化電圧Ｖｉｎｉまたは第２映像電圧Ｖｓｉｇ２を示している。図４の（ａ）に示す例において、縦軸は初期化電圧Ｖｉｎｉまたは第１映像電圧Ｖｓｉｇ１の大きさを示している。図４の（ｂ）に示す例において、縦軸は初期化電圧Ｖｉｎｉまたは第２映像電圧Ｖｓｉｇ２の大きさを示している。
【００７１】
図４の（ｃ）は、制御部１１から映像信号駆動部１００に供給される初期化電圧出力タイミング制御信号ｘａｓｗ１を示している。図４の（ｄ）は、制御部１１から映像信号駆動部１００に供給される第１映像電圧出力タイミング制御信号ｘａｓｗ２−１を示している。図４の（ｅ）は、制御部１１から映像信号駆動部１００に供給される第２映像電圧出力タイミング制御信号ｘａｓｗ２−２を示している。図４の（ｆ）は、制御部１１から走査信号駆動部２００に供給される発光制御信号ＢＧを示している。図４の（ｇ）は、制御部１１から走査信号駆動部２００に供給されるリセット制御信号ＲＧを示している。図４の（ｈ）は、走査信号駆動部２００から第１走査信号線２１０に供給される第１走査電圧ＳＧ１を示している。図４の（ｉ）は、走査信号駆動部２００から第１走査信号線２１０に供給される第２走査電圧ＳＧ２を示している。図４の（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），（ｈ），（ｉ）に示す例において、縦軸は各信号のロジック「Ｌ」、「Ｈ」を示している。
【００７２】
本実施形態に係る表示装置１の表示動作はラスタースキャンにより行われる。本実施形態では、有機ＥＬパネル１０の表示領域２０を構成する複数の画素行を先頭行から順番に選択し、選択された行の画素３０に第１映像電圧Ｖｓｉｇ１及び第２映像電圧Ｖｓｉｇ２を書き込み、各画素３０を発光させる動作が１フレームの映像信号Ｖｄｉｓｐ毎に繰り返される。本実施形態における書き込み動作は、リセット動作、オフセットキャンセル動作、及び映像電圧書き込み動作に分けられる。
【００７３】
本実施形態に係る表示装置１では、各画素行毎に、２水平期間（２Ｈ）に亘りリセット動作、オフセットキャンセル動作、及び映像電圧書き込み動作が行われる。図４に示す例では、１水平期間（１Ｈ）が第１期間、第２期間、及び第３期間の３つの期間に分割されており、各画素行毎に、前の１水平期間（１Ｈ）（以降、「第１水平期間」ともいう）の第１期間においてリセット動作が行われる。続いて、後の１水平期間（１Ｈ）（以降、「第２水平期間」ともいう）の第１期間においてオフセットキャンセル動作が行われ、続く第２水平期間の第２期間及び第３期間において映像電圧書き込み動作が行われる。本実施形態では、図３に示すように、画素３０が第１画素領域４０ａ、第２画素領域４０ｂ、第３画素領域４０ｃ、及び第４画素領域４０ｄの４つの画素領域で構成され、第２水平期間の第２期間において、第１画素領域４０ａ及び第２画素領域４０ｂに第１映像電圧Ｖｓｉｇ１が供給され、第２水平期間の第３期間において、第３画素領域４０ｃ及び第４画素領域４０ｄに第２映像電圧Ｖｓｉｇ２が供給される構成としている。
【００７４】
図４に示す例では、時刻ｔ１１から時刻ｔ１８までの期間を第１水平期間、時刻ｔ１１から時刻ｔ１６までの期間を第１水平期間における第１期間、時刻ｔ１６から時刻ｔ１７までの期間を第１水平期間における第２期間、時刻ｔ１７から時刻ｔ１８までの期間を第１水平期間における第３期間、時刻ｔ１８から時刻ｔ３３までの期間を第２水平期間、時刻ｔ１８から時刻ｔ２３までの期間を第２水平期間における第１期間、時刻ｔ２３から時刻ｔ２８までの期間を第２水平期間における第２期間、時刻ｔ２８から時刻ｔ３３までの期間を第２水平期間における第３期間としている。
【００７５】
まず、リセット動作について説明する。
【００７６】
第１水平期間の時刻ｔ１１において、発光制御信号ＢＧが「Ｈ」から「Ｌ」に制御され、続く時刻ｔ１２において、リセット制御信号ＲＧのロジックが「Ｌ」から「Ｈ」に制御されると、リセット制御スイッチ２３５が導通状態となり、リセット線２３０にリセット電圧Ｖｒｓｔが供給され、駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの他方（第２の端子）にリセット電圧Ｖｒｓｔが印加される。このとき、リセット制御信号ＲＧに同期して初期化電圧出力タイミング制御信号ｘａｓｗ１のロジックが「Ｌ」から「Ｈ」に制御されると、第１初期化信号制御スイッチ１０１、第２初期化信号制御スイッチ１０２が導通状態となり、映像信号駆動部１００が初期化電圧Ｖｉｎｉのデータのロードを開始し、第１映像信号線１１０及び第２映像信号線１２０に初期化電圧Ｖｉｎｉが供給される。
【００７７】
続く時刻ｔ１３において、第１走査電圧ＳＧ１及び第２走査電圧ＳＧ２のロジックが「Ｌ」から「Ｈ」に制御されると、画素スイッチ３３１，３３２，３３３，３３４が導通状態となり、画素スイッチ３３１，３３２，３３３，３３４を介して駆動トランジスタ３４１，３４２，３４３，３４４のゲート（第３の端子）に初期化電圧Ｖｉｎｉが印加される。
【００７８】
これにより、駆動トランジスタ３４１，３４２，３４３，３４４のゲート（第３の端子）の電位は、初期化電圧Ｖｉｎｉに対応する電位にリセットされる。また、駆動トランジスタ３４１，３４２，３４３，３４４が導通状態とされることにより駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの一方（第１の端子）の電位は、リセット電圧Ｖｒｓｔに対応する電位にリセットされ、各蓄積容量３５１，３５２，３５３，３５４の端子間電圧は、（Ｖｉｎｉ−Ｖｒｓｔ）に応じた電圧に設定される。有機発光ダイオード３７１，３７２，３７３，３７４に印加される電圧は、（Ｖｒｓｔ−ＧＮＤ）に応じた電圧となる。リセット電圧Ｖｒｓｔは、有機発光ダイオード３７１，３７２，３７３，３７４に印加される電圧が各有機発光ダイオード３７１，３７２，３７３，３７４の発光しきい値電圧（発光開始電圧）以下となるように設定される。例えば、発光しきい値電圧は、有機発光ダイオード３７１，３７２，３７３，３７４に電流が流れ始める電圧、つまり順方向電圧降下である。初期化電圧Ｖｉｎｉは、例えば、１．２７Ｖに設定することができる。また、リセット電圧Ｖｒｓｔは、例えば、−３Ｖに設定することができる。
【００７９】
その後、時刻ｔ１４において、第１走査電圧ＳＧ１及び第２走査電圧ＳＧ２のロジックが「Ｈ」から「Ｌ」に制御されると、画素スイッチ３３１，３３２，３３３，３３４が非導通状態となり、リセット動作が終了する。続く時刻ｔ１５において、初期化電圧出力タイミング制御信号ｘａｓｗ１のロジックが「Ｈ」から「Ｌ」に制御されると、第１初期化信号制御スイッチ１０１、第２初期化信号制御スイッチ１０２が非導通状態となり、映像信号駆動部１００による初期化電圧Ｖｉｎｉのデータのロードが停止する。以下、第１水平期間の第１期間における時刻ｔ１３から時刻ｔ１４までの期間を、「リセット期間」という。
【００８０】
次に、オフセットキャンセル動作について説明する。
【００８１】
第２水平期間の時刻ｔ１８において、リセット制御信号ＲＧのロジックが「Ｈ」から「Ｌ」に制御され、続く時刻ｔ１９において発光制御信号ＢＧのロジックが「Ｌ」から「Ｈ」に制御されると、発光制御スイッチ３１が導通状態となり、リセット線２３０に電源電圧ＰＶＤＤが供給され、駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの他方（第２の端子）に電源電圧ＰＶＤＤが印加される。このとき、発光制御信号ＢＧに同期して初期化電圧出力タイミング制御信号ｘａｓｗ１のロジックが「Ｌ」から「Ｈ」に制御されると、第１初期化信号制御スイッチ１０１、第２初期化信号制御スイッチ１０２が導通状態となり、映像信号駆動部１００が初期化電圧Ｖｉｎｉのデータのロードを開始し、第１映像信号線１１０及び第２映像信号線１２０に初期化電圧Ｖｉｎｉが供給される。
【００８２】
続く時刻ｔ２０において、第１走査電圧ＳＧ１及び第２走査電圧ＳＧ２のロジックが「Ｌ」から「Ｈ」に制御されると、画素スイッチ３３１，３３２，３３３，３３４が導通状態となり、画素スイッチ３３１，３３２，３３３，３３４を介して駆動トランジスタ３４１，３４２，３４３，３４４のゲート（第３の端子）に初期化電圧Ｖｉｎｉが印加される。
【００８３】
これにより、画素スイッチ３３１，３３２，３３３，３３４のゲート（第３の端子）の電位は、初期化電圧Ｖｉｎｉに対応する電位に固定される。また、発光制御スイッチ３１が導通状態であるので、電源線３１０から駆動トランジスタ３４１，３４２，３４３，３４４に電流が流れ込み、駆動トランジスタ３４１，３４２，３４３，３４４のソース又はドレインの一方（第１の端子）の電位がリセット動作において書き込まれたリセット電圧Ｖｒｓｔから上昇する。そして、ソース又はドレインの一方（第１の端子）の電位がゲート（第３の端子）の電位より画素スイッチ３３１，３３２，３３３，３３４のしきい値電圧Ｖｔｈだけ低い電位（Ｖｉｎｉ−Ｖｔｈ）に達すると、画素スイッチ３３１，３３２，３３３，３３４が非導通状態となり、ソース又はドレインの一方（第１の端子）の電位が（Ｖｉｎｉ−Ｖｔｈ）に固定され、各蓄積容量３５１，３５２，３５３，３５４の端子間電圧は、しきい値電圧Ｖｔｈに応じた電圧に設定される。この状態を基準として、後述する映像電圧書き込み動作において各蓄積容量３５１，３５２，３５３，３５４に映像電圧（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２）に応じた電圧を書き込むことで、発光動作にて有機発光ダイオード３７１，３７２，３７３，３７４に流れる電流から画素間における駆動トランジスタ３４１，３４２，３４３，３４４毎のしきい値電圧Ｖｔｈのばらつきによる影響がキャンセルされる。
【００８４】
その後、時刻ｔ２１において、第１走査電圧ＳＧ１及び第２走査電圧ＳＧ２のロジックが「Ｈ」から「Ｌ」に制御されると、画素スイッチ３３１，３３２，３３３，３３４が非導通状態となり、オフセットキャンセル動作が終了する。続く時刻ｔ２２において、初期化電圧出力タイミング制御信号ｘａｓｗ１のロジックが「Ｈ」から「Ｌ」に制御されると、第１初期化信号制御スイッチ１０１、第２初期化信号制御スイッチ１０２が非導通状態となり、映像信号駆動部１００による初期化電圧Ｖｉｎｉのデータのロードが停止する。以下、第２水平期間の第１期間における時刻ｔ２０から時刻ｔ２１までの期間を、「オフセットキャンセル期間」という。
【００８５】
次に、映像電圧書き込み動作について説明する。
【００８６】
第２水平期間の第２期間及び第３期間では、オフセットキャンセル期間から引き続き、リセット制御信号ＲＧのロジックは「Ｌ」、発光制御信号ＢＧのロジックは「Ｈ」に維持
されている。
【００８７】
第２水平期間の時刻ｔ２４において、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１及び第２映像電圧出力タイミング制御信号ｘａｓｗ２−２のロジックが「Ｌ」から「Ｈ」に制御されると、第１映像電圧制御スイッチ１０３及び第２映像電圧制御スイッチ１０４が導通状態となり、第１映像信号線１１０に第１映像電圧Ｖｓｉｇ１が供給され、第２映像信号線１２０に第２映像電圧Ｖｓｉｇ２が供給される。続く時刻ｔ２５において、第１走査電圧ＳＧ１のロジックが「Ｌ」から「Ｈ」に制御されると、画素スイッチ３３１，３３２が導通状態となる。これにより、駆動トランジスタ３４１のゲート（第３の端子）の電位が初期化電圧Ｖｉｎｉに応じた電位から第１映像電圧Ｖｓｉｇ１に応じた電位に上昇すると共に、駆動トランジスタ３４２のゲート（第３の端子）の電位が初期化電圧Ｖｉｎｉに応じた電位から第２映像電圧Ｖｓｉｇ２に応じた電位に上昇する。
【００８８】
時刻ｔ２６において第１走査電圧ＳＧ１のロジックが「Ｈ」から「Ｌ」に制御されると、画素スイッチ３３１，３３２が非導通状態となり、第２水平期間の第２期間における映像電圧書き込み動作（以下、「第１映像電圧書き込み動作」ともいう）が終了する。続く時刻ｔ２７において、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１及び第２映像電圧出力タイミング制御信号ｘａｓｗ２−２のロジックが「Ｈ」から「Ｌ」に制御されると、映像信号駆動部１００による第１映像電圧Ｖｓｉｇ１及び第２映像電圧Ｖｓｉｇ２のデータのロードが停止する。以下、第２水平期間の第２期間における時刻ｔ２５から時刻ｔ２６までの期間を、「第１映像電圧書き込み期間」という。この第１映像電圧書き込み期間において、副画素Ｒｐｉｘへの第１映像電圧Ｖｓｉｇ１の書き込み動作が行われ、副画素Ｂｐｉｘへの第２映像電圧Ｖｓｉｇ２の書き込み動作が行われる。
【００８９】
第２水平期間の時刻ｔ２９において、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１及び第２映像電圧出力タイミング制御信号ｘａｓｗ２−２のロジックが「Ｌ」から「Ｈ」に制御されると、第１映像電圧制御スイッチ１０３及び第２映像電圧制御スイッチ１０４が導通状態となり、第１映像信号線１１０に第１映像電圧Ｖｓｉｇ１が供給され、第２映像信号線１２０に第２映像電圧Ｖｓｉｇ２が供給される。続く時刻ｔ３０において、第２走査電圧ＳＧ２のロジックが「Ｌ」から「Ｈ」に制御されると、画素スイッチ３３３，３３４が導通状態となる。これにより、駆動トランジスタ３４３のゲート（第３の端子）の電位が初期化電圧Ｖｉｎｉに応じた電位から第１映像電圧Ｖｓｉｇ１に応じた電位に上昇すると共に、駆動トランジスタ３４４のゲート（第３の端子）の電位が初期化電圧Ｖｉｎｉに応じた電位から第２映像電圧Ｖｓｉｇ２に応じた電位に上昇する。
【００９０】
時刻ｔ３１において第２走査電圧ＳＧ２のロジックが「Ｈ」から「Ｌ」に制御されると、画素スイッチ３３３，３３４が非導通状態となり、第２水平期間の第３期間における映像電圧書き込み動作（以下、「第２映像電圧書き込み動作」ともいう）が終了する。続く時刻ｔ３２において、第１映像電圧出力タイミング制御信号ｘａｓｗ２−１及び第２映像電圧出力タイミング制御信号ｘａｓｗ２−２のロジックが「Ｈ」から「Ｌ」に制御されると、映像信号駆動部１００による第１映像電圧Ｖｓｉｇ１及び第２映像電圧Ｖｓｉｇ２のデータのロードが停止する。以下、第２水平期間の第３期間における時刻ｔ３０から時刻ｔ３１までの期間を、「第２映像電圧書き込み期間」という。この第２映像電圧書き込み期間において、副画素Ｇｐｉｘへの第１映像電圧Ｖｓｉｇ１の書き込み動作が行われ、副画素Ｗｐｉｘへの第２映像電圧Ｖｓｉｇ２の書き込み動作が行われる。
【００９１】
上述した第１映像電圧書き込み期間及び第２映像電圧書き込み期間以降、次フレームにおける第１水平期間の時刻ｔ１１において、発光制御信号ＢＧのロジックが「Ｈ」から「Ｌ」に制御されるまでの期間は、有機発光ダイオード３７１，３７２，３７３，３７４による発光動作が行われる。
【００９２】
本実施形態に係る表示装置１では、各画素行毎に順次１水平期間（１Ｈ）ずつずらして上記のリセット動作、オフセットキャンセル動作、映像電圧書き込み動作を実施することで、１フレーム分の映像信号Ｖｄｉｓｐの表示動作が行われる。
【００９３】
次に、発光素子として有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機ＥＬパネル１０において表示画像上に発生する縦線状の輝度ムラについて説明する。
【００９４】
本実施形態では、上述したように、有機ＥＬパネル１０を製造する際に、アレイプロセスとしてアニール処理が行われているものを対象としている。このアニール処理を行う際、ラインビームを照射してシリコン薄膜の結晶化を行うが、このとき、ラインビームを照射する速度に規則的なムラが生じ、表示画像上に縦線状の輝度ムラが生じる可能性がある。このように、表示画像上に縦線状の輝度ムラが生じる要因としては、アニール処理の照射ムラによって、領域毎に基板上のＴＦＴトランジスタの性能がばらつくことが考えられる。
【００９５】
本発明者は、アニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラの見え方が、映像信号の階調によって変化することを知見した。また、本発明者は、上述したような初期化動作、第１映像電圧Ｖｓｉｇ１の書き込み動作、第２映像電圧Ｖｓｉｇ２の書き込み動作を行う一連の動作において、初期化期間（第１期間）の長さによって表示画像上における縦線状の輝度ムラの見え方が変化することを知見した。より具体的には、映像信号Ｖｄｉｓｐの階調が相対的に高い場合には、初期化期間（第１期間）の長さを短くすることで表示画像上における縦線状の輝度ムラが抑制され、映像信号Ｖｄｉｓｐの階調が相対的に低い場合には、初期化期間（第１期間）の長さを長くすることで表示画像上における縦線状の輝度ムラが抑制されるというものである。
【００９６】
図５は、表示領域における表示画像上で視認される縦線状の輝度ムラの一例を示す図である。図６は、表示領域における表示画像上で視認される縦線状の輝度ムラの図５とは異なる一例を示す図である。
【００９７】
図５に示す例では、映像信号Ｖｄｉｓｐの階調が相対的に高い場合において視認される縦線状の輝度ムラの一例を示している。また、図６に示す例では、映像信号Ｖｄｉｓｐの階調が相対的に低い場合において視認される縦線状の輝度ムラの一例を示している。
【００９８】
図５及び図６に示すように、映像信号Ｖｄｉｓｐの階調が相対的に高い場合や、映像信号Ｖｄｉｓｐの階調が相対的に低い場合に、表示領域２０における表示画像上で縦線Ｌ状の輝度ムラが視認される可能性がある。
【００９９】
図７は、映像信号の階調が相対的に高い場合における各信号のタイミングチャートである。図８は、映像信号の階調が相対的に低い場合における各信号のタイミングチャートである。
【０１００】
本実施形態では、図７に示すように、例えば図８に示す例と比較して映像信号Ｖｄｉｓｐの階調（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２の電圧）が相対的に高い場合には、１水平期間（１Ｈ）における第１期間を短くし、１水平期間（１Ｈ）における第２期間及び第３期間を長くする。言い換えれば、第１水平期間におけるリセット期間、及び、第２水平期間におけるオフセットキャンセル期間を短くし、第２水平期間における第１映像電圧書き込み期間及び第２映像電圧書き込み期間を長くする。これにより、映像信号Ｖｄｉｓｐの階調（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２の電圧）が相対的に高い場合に表示画像上で視認される縦線状の輝度ムラを抑制することができる。
【０１０１】
また、本実施形態では、図８に示すように、例えば図７に示す例と比較して映像信号Ｖｄｉｓｐの階調（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２の電圧）が相対的に低い場合には、１水平期間（１Ｈ）における第１期間を長くし、１水平期間（１Ｈ）における第２期間及び第３期間を短くする。言い換えれば、第１水平期間におけるリセット期間、及び、第２水平期間におけるオフセットキャンセル期間を長くし、第２水平期間における第１映像電圧書き込み期間及び第２映像電圧書き込み期間を短くする。これにより、映像信号Ｖｄｉｓｐの階調（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２の電圧）が相対的に低い場合に表示画像上で視認される縦線状の輝度ムラを抑制することができる。
【０１０２】
このように、映像信号Ｖｄｉｓｐの階調に応じて、２水平期間（２Ｈ）に占めるリセット期間及びオフセットキャンセル期間の比率と第１映像電圧書き込み期間及び第２映像電圧書き込み期間の比率、すなわち、１水平期間（１Ｈ）に占める第１期間の比率と第２期間及び第３期間との比率とを変化させることで、アニール処理におけるラインビームの照射ムラに起因するＴＦＴトランジスタの性能のばらつきがキャンセルされる方向に作用しているものと考えられる。
【０１０３】
次に、本実施形態に係る表示装置１の制御部１１について説明する。なお、以下の説明では、上述したリセット期間及びオフセットキャンセル期間を「初期化期間」と称し、第１映像電圧書き込み期間及び第２映像電圧書き込み期間を「映像電圧書き込み期間」と称する。
【０１０４】
図９は、実施形態に係る表示装置における制御部の構成例を示す図である。図９に示す例では、ＤＡ変換部１１３の出力信号である映像信号Ｖｄｉｓｐを用いて、各画素毎の階調を検出する構成である。
【０１０５】
図１０は、実施形態に係る表示装置における制御部の図９とは異なる構成例を示す図である。図１０に示す例では、ＤＡ変換部１１３へのデジタル入力信号を用いて、各画素毎の階調を検出する構成である。
【０１０６】
図１１は、実施形態に係る表示装置における初期化期間の設定手法の一例を示す図である。図１２は、実施形態に係る表示装置における初期化期間の設定手法の変形例１を示す図である。図１３は、実施形態に係る表示装置における初期化期間の設定手法の変形例２を示す図である。図１４は、実施形態に係る表示装置における初期化期間の設定手法の変形例３を示す図である。
【０１０７】
例えば、図１１に示すように、各画素毎の階調に閾値（ここでは、閾値Ｔｈ１，Ｔｈ２）を設け、初期化期間を段階的に変化させる構成であってもよい。図１１に示す例では、例えば、映像信号の階調が閾値Ｔｈ１よりも低い領域では、閾値Ｔｈ１以上の領域よりも初期化期間を長くし、映像信号の階調が閾値Ｔｈ２よりも高い領域では、閾値Ｔｈ２以下の領域よりも初期化期間を短くした例を示している。なお、図１１に示す例では、各画素毎の階調に２つの閾値Ｔｈ１，Ｔｈ２を設けた構成を示したが、各画素毎の階調に設ける閾値は１つでもよく、３以上の複数であってもよい。
【０１０８】
また、例えば、図１２、図１３、図１４に示す各変形例のように、映像信号の階調が高くなるに従い、初期化期間を短くする構成であってもよい。図１２に示す変形例１では、初期化期間を階調の変化に応じて直線的に変化させる例を示している。また、図１３に示す変形例２では、映像信号の階調が高くなるに従い、初期化期間の変化量が大きくなるように、初期化期間を階調の変化に応じて曲線的に変化させる例を示している。また、図１４に示す変形例３では、映像信号の階調が高くなるに従い、初期化期間の変化量が小さくなるように、初期化期間を階調の変化に応じて曲線的に変化させる例を示している。
【０１０９】
なお、アニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラを抑制するために、各画素毎の階調に応じた初期化期間を設定する手法は上述した例に限るものではなく、このような各画素毎の階調に応じた初期化期間を設定する手法により本発明が限定されるものではない。
【０１１０】
本実施形態に係る制御部１１は、図１１、図１２、図１３、図１４に示すような特性を実現する変換テーブルや変換式を用いて、映像信号の階調に応じた初期化期間を設定することができる構成を含むものとする。
【０１１１】
図１５は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の一例を示す図である。図１６は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例１を示す図である。図１７は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例２を示す図である。図１８は、実施形態に係る表示装置における映像電圧書き込み期間の設定手法の変形例３を示す図である。
【０１１２】
例えば、図１５に示すように、各画素毎の階調に閾値（ここでは、閾値Ｔｈ１，Ｔｈ２）を設け、映像電圧書き込み期間を段階的に変化させる構成であってもよい。図１５に示す例では、例えば、映像信号の階調が閾値Ｔｈ１よりも低い領域では、閾値Ｔｈ１以上の領域よりも映像電圧書き込み期間を短くし、映像信号の階調が閾値Ｔｈ２よりも高い領域では、閾値Ｔｈ２以下の領域よりも映像電圧書き込み期間を長くした例を示している。なお、図１５に示す例では、各画素毎の階調に２つの閾値Ｔｈ１，Ｔｈ２を設けた構成を示したが、各画素毎の階調に設ける閾値は１つでもよく、３以上の複数であってもよい。
【０１１３】
また、例えば、図１６、図１７、図１８に示す各変形例のように、映像信号の階調が高くなるに従い、映像電圧書き込み期間を長くする構成であってもよい。図１６に示す変形例１では、映像電圧書き込み期間を階調の変化に応じて直線的に変化させる例を示している。また、図１７に示す変形例２では、映像信号の階調が高くなるに従い、映像電圧書き込み期間の変化量が大きくなるように、映像電圧書き込み期間を階調の変化に応じて曲線的に変化させる例を示している。また、図１８に示す変形例３では、映像信号の階調が高くなるに従い、映像電圧書き込み期間の変化量が小さくなるように、映像電圧書き込み期間を階調の変化に応じて曲線的に変化させる例を示している。
【０１１４】
なお、アニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラを抑制するために、各画素毎の階調に応じた映像電圧書き込み期間を設定する手法は上述した例に限るものではなく、このような各画素毎の階調に応じた映像電圧書き込み期間を設定する手法により本発明が限定されるものではない。
【０１１５】
本実施形態に係る制御部１１は、図１５、図１６、図１７、図１８に示すような特性を実現する変換テーブルや変換式を用いて、映像信号の階調に応じた映像電圧書き込み期間を設定することができる構成を含むものとする。
【０１１６】
このように、映像信号の階調に応じて、初期化電圧Ｖｉｎｉを各画素に印加する初期化期間と、第１映像電圧Ｖｓｉｇ１（第２映像電圧Ｖｓｉｇ２）を各画素に印加する映像電圧書き込み期間とを制御する構成とすることで、アニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラを抑制可能とする設定を行うことができる。
【０１１７】
なお、上述した例では、画素が４つの副画素で構成された例に適用する例について説明したが、例えば、個別の画素毎にリセット動作と書き込み動作とを行う構成に適用することも可能である。書き込みを行う前に初期化を行う構成であれば、上述した実施形態を適用することが可能である。
【０１１８】
また、上述した例では、各画素毎に階調を検出して初期化期間又は映像電圧書き込み期間の長さに反映させる例を示したが、表示領域２０を複数の領域に分割し、分割領域毎に、階調の平均を算出し、この分割領域毎の階調の平均値に応じた初期化期間又は映像電圧書き込み期間を設定する構成としてもよい。例えば、１フレーム毎に、相対的に高階調な領域と、相対的に低階調な領域とで、初期化期間又は映像電圧書き込み期間の長さを異ならせる構成とすることも可能である。
【０１１９】
また、上述した例では、制御部１１において各画素毎の階調に応じて初期化期間又は映像電圧書き込み期間を設定する例を示したが、観測者がアニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラを視認した際に、図示しない入力部を操作することで、初期化期間又は映像電圧書き込み期間を設定可能とした構成であってもよい。
【０１２０】
以上説明したように、実施形態に係る表示装置１によれば、映像信号の階調に応じて、初期化電圧Ｖｉｎｉを各画素に印加する初期化期間と、映像電圧（第１映像電圧Ｖｓｉｇ１、第２映像電圧Ｖｓｉｇ２）を各画素に印加する映像電圧書き込み期間とを制御するようにしたので、アニール処理におけるラインビームの照射ムラに起因する縦線状の輝度ムラを抑制可能とする設定を行うことができる。
【０１２１】
好ましくは、映像信号の階調が所定の閾値よりも高い場合に、映像信号の階調が閾値以下である場合よりも映像電圧書き込み期間を長くする。
【０１２２】
また、好ましくは、映像信号の階調が所定の閾値よりも低い場合に、映像信号の階調が閾値以上である場合よりも初期化期間を長くする。
【０１２３】
また、好ましくは、映像信号の階調が高くなるに従い、初期化期間を短くする。
【０１２４】
また、好ましくは、映像信号の階調が高くなるに従い、映像電圧書き込み期間を長くする。
【０１２５】
本実施形態により、アニール処理に起因する輝度ムラを抑制可能な表示装置１を提供することができる。
【０１２６】
なお、上述した実施形態では、４つの副画素Ｒｐｉｘ，Ｇｐｉｘ，Ｂｐｉｘ，Ｗｐｉｘで１単位の画素３０として機能する構成を例示したが、画素３０の構成はこれに限るものではない。例えば、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の発光色をそれぞれ有する３つの副画素で１単位の画素３０として機能する構成であっても良いし、各副画素の発光色についても上記に限るものではない。
【０１２７】
また、上述した実施形態では、初期化電圧Ｖｉｎｉを各画素に印加するリセット期間及びオフセットキャンセル期間を「初期化期間」として、映像信号の階調に応じて制御する構成を例示したが、オフセットキャンセル期間を除くリセット期間を「初期化期間」として、映像信号の階調に応じて制御する構成や、リセット期間を除くオフセットキャンセル期間を「初期化期間」として、映像信号の階調に応じて制御する構成も含むものとする。
【０１２８】
図１９は、実施形態に係る表示装置における各制御信号のタイミングチャートの第１変形例である。図２０は、実施形態に係る表示装置における各制御信号のタイミングチャートの第２変形例である。
【０１２９】
図１９に示す例では、第１水平期間の第１期間におけるリセット期間を、映像信号の階調に応じて制御する例を示している。また、図２０に示す例では、第２水平期間の第１期間におけるオフセットキャンセル期間を、映像信号の階調に応じて制御する例を示している。
【０１３０】
図１９に示すように、オフセットキャンセル期間を変化させず、リセット期間のみ、映像信号の階調に応じて制御する構成であっても良い。また、図２０に示すように、リセット期間を変化させず、オフセットキャンセル期間のみ、映像信号の階調に応じて制御する構成であっても良い。
【０１３１】
上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【０１３２】
１  表示装置
２  上フレーム
３  下フレーム
１０  有機ＥＬパネル
２０  表示領域
３０  画素
３１  発光制御スイッチ
３３１，３３２，３３３，３３４  画素スイッチ
３４１，３４２，３４３，３４４  駆動トランジスタ
３５１，３５２，３５３，３５４  蓄積容量
３６１，３６２，３６３，３６４  付加容量
３７１，３７２，３７３，３７４  有機発光ダイオード
４０ａ  第１の画素領域
４０ｂ  第２の画素領域
４０ｃ  第３の画素領域
４０ｄ  第４の画素領域
１００  映像信号駆動部
１０１  第１初期化信号制御スイッチ
１０２  第２初期化信号制御スイッチ
１０３  第１映像電圧制御スイッチ
１０４  第２映像電圧制御スイッチ
１１０  第１映像信号線
１１１  階調検出部
１１２  タイミング制御部
１１３  ＤＡ変換部
１２０  第２映像信号線
２００  走査信号駆動部
２１０  第１走査信号線
２２０  発光制御線
２３０  リセット線
２３５  リセット制御スイッチ
２５０  第２走査信号線
３００  高電位供給線
３１０  電源線
ＳＧ１  第１走査電圧
ＳＧ２  第２走査電圧
Ｒｐｉｘ  副画素（Ｒ）
Ｇｐｉｘ  副画素（Ｇ）
Ｂｐｉｘ  副画素（Ｂ）
Ｗｐｉｘ  副画素（Ｗ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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