(57)【要約】【課題】マルチレベルインバータでは、ユニット間に個体差があると横流電流が発生して電流責務がばらついてしまう。【解決手段】横流電流抑制制御手段の前段に電圧指令値補正手段を設ける。電圧指令値補正手段は、電圧指令値に対して閾値を設け、電圧指令値の零への接近を抑制する第１のスイッチ手段と、三角キャリア波形の傾きが正の時に、圧指令値の負から正の値への変化を禁止する第２のスイッチ手段と、三角キャリア波形の傾きが負の時に、圧指令値の正から負の値への変化を禁止する第３のスイッチ手段を備え、この電圧指令値補正手段により補正された電圧指令値を横流電流抑制制御手段への電圧指令値とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
３レベル以上のマルチインバータユニットを並列に接続し、横流電流抑制制御手段によりインバータユニット間の横流責務の均等化を図りながら電圧指令値とキャリア三角波を比較し、インバータ内のスイッチング素子のオン・オフ信号を生成する制御装置において、
前記横流電流抑制制御手段の前段に電圧指令値補正手段を設け、
電圧指令値補正手段は、電圧指令値Vrefに対して閾値（禁止帯）-Vth〜Vthを設け、電圧指令値Vrefの零への接近を抑制する第１のスイッチ手段と、
前記キャリア三角波の傾きが正の時に、電圧指令値Vrefの負から正の値への変化を禁止する第２のスイッチ手段と、
前記キャリア三角波の傾きが負の時に、電圧指令値Vrefの正から負の値への変化を禁止する第３のスイッチ手段を備え、
電圧指令値補正手段により補正された電圧指令値を、前記横流電流抑制制御手段への電圧指令値としたことを特徴としたマルチレベル電力変換装置のユニット制御装置。
【請求項２】
前記第１のスイッチ手段は、電圧指令値Vrefが前記閾値Vth未満であることを検出する第１の比較器と、電圧指令値Vrefが前記閾値-Vthを越えることを検出する第２の比較器を有し、電圧指令値Vrefが閾値-Vth〜Vthの範囲外時には電圧指令値Vrefを出力し、閾値-Vth〜Vthの範囲内時には前回の出力値をホールドする機能を備え、
前記第２のスイッチ手段は、第１のスイッチ手段の出力が正の値であることを検出する第３の比較器と、ホールドされた前回の出力値が負の値であることを検出する第４の比較器と、前記キャリア三角波の微分値の傾きが正の値であることを検出する第５の比較器を有し、第３〜第５の各比較器からの出力信号「１」でホールドされた前回の出力値を出力し、出力信号「１」でない時に、前記第１のスイッチ手段から出力する機能を備え、
前記第３のスイッチ手段は、第２のスイッチ手段の出力が負の値であることを検出する第６の比較器と、ホールドされた前回の出力値が正の値であることを検出する第７の比較器を有し、第６，第７の各比較器からの出力信号「１」で、且つ前記キャリア三角波の微分値の傾きが負の値のときにホールドされた前回の出力値を補正した電圧指令値Vref´として出力し、キャリア三角波の微分値の傾きが正の時に、前記第２のスイッチ手段の出力を出力する機能を備えたことを特徴とした請求項１記載のマルチレベル電力変換装置のユニット制御装置。
【請求項３】
前記マルチレベルインバータを三相とし、三相の電圧指令値Vrefを、前記電圧指令値補正手段により補正された電圧指令値Vref´からそれぞれ減算器を介して各別に減算し、得られた算出値の総和値を三相の電圧指令値Vrefに各別に加算して新たに補正された三相の各電圧指令値Vref*とし、電圧指令値Vref*を前記横流電流抑制制御手段に対する電圧指令値としたことを特徴とした請求項１又は２記載のマルチレベル電力変換装置のユニット制御装置。
【請求項４】
前記電圧指令値補正手段をN-2段直列に接続し、２段目以降の電圧指令値補正手段の入力を前段の電圧指令値補正手段の出力とし、直列に接続したｎ段目の電圧指令値補正手段では、入力（各段の電圧指令値Vref-n）が閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1＋Vthの範囲内であるか否かに基づいて、各段の電圧指令値補正手段の出力を生成することを特徴とした請求項１乃至３の何れか１項に記載のマルチレベル電力変換装置のユニット制御装置。
ただし、Nはインバータのマルチレベル数、N≧４、n=1…N-2
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル電力変換装置のユニット並列制御装置に係わり、特に各インバータユニット間の電流責務の均等化を図った制御装置に関するものである。
【背景技術】
【０００２】
マルチレベル電力変換装置の構成例として、３レベルインバータや５レベルインバータがあるが、図７(a)はNPC型３レベルインバータの１相分を示したものである。相電圧は、インバータ内のIGBT等のスイッチング素子T1〜T4のON／OFF動作によって生成される。また、各スイッチング素子のON／OFF信号は、電圧指令値とキャリア三角波とを比較するＰＷＭ変調によって生成する方法（三角波比較ＰＷＭ方法）が一般的である。
【０００３】
３レベルインバータの種類として、図７(a)のNPC型の他には図７(b)のT型、図７(c)のフライングキャパシタ（以下FCという）型がある。特許文献1にはFC型の３レベルインバータの例が記載されている。表１は図７(c)のFC型３レベルインバータのスイッチングパターンを示したものである。N端子を基準とした零電圧を出力端子Oに出力するときは、T1,T3をON、またはT2,T4をONすることでFCを導通させる。なお、コンデンサC1の印加電圧とコンデンサC2の印加電圧は等しく、VCF=Vdc1/2とする。
【０００４】
【表１】
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【０００５】
このようなインバータユニットを複数台並列にして電力変換装置を構成し大容量化に対応する場合がある。図８はFC型３レベルインバータを並列にした例である。このとき、インバータユニット間に個体差があると各インバータ間で出力電流に差が生じ（横流電流が発生）、電流責務がばらついてしまう。これにより特定のインバータに発熱が集中し寿命が短くなる。最悪の場合には、過電流や過熱でスイッチング素子が破壊されてしまう、といった問題が発生する。対策として各インバータに横流抑制リアクトルを接続するが、コストや重量、損失の増加などの新たな問題が生じる。この問題の解決のため、できる限り横流抑制リアクトルを小さくし、制御により横流を抑制する手法が検討されている。
【０００６】
特許文献２には、スイッチング素子のゲートタイミング（ON／OFF信号のタイミング）を調整して横流を抑制する手法が記載され、その実施例９（段落[０１３９]）では、NPC型やT型の３レベルインバータの並列構成における横流電流の抑制制御が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−９２６５１
【特許文献２】ＷＯ２０１４／１２３１９９
【特許文献３】特開２０１５−８５６６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２の手法では、スイッチング時に横流電流を制御するために長期間スイッチングが行われないと横流電流が拡大してしまう問題点がある。図９は３レベルインバータの並列構成において、一時的に周波数が低下した場合の動作状態を示したものである。電圧指令値Vrefが零クロスするときにキャリア三角波（図９のキャリア１とキャリア２）と交差しないため、区間Ａではキャリア1周期以上、区間Ｂでは1.5周期以上にわたりスイッチングが行われない。３レベルインバータでは電圧指令値Vrefが零クロスするときにキャリア三角波と交差しない場合があり、そのたびに横流電流が拡大する恐れがある。
【０００９】
また、最近では特許文献３に示す５レベルインバータなど、３レベルを超えるマルチレベルインバータが提案されている。このインバータをPWM変調する場合、図６のように４つのキャリア三角波を用いる。そのため、電圧指令値Vrefの零クロスだけでなく±0.5を通過する際も図3と同様の問題が発生する。３レベルを超えるマルチレベルインバータを並列構成とする場合、３レベルよりも横流電流の増加が頻繁に発生してしまう。
【００１０】
よって、本発明は上記問題点の解決を目的として、一定期間内に電圧指令値とキャリア三角波とを確実に交差させスイッチングが行われるように電圧指令値を補正することで横流電流を抑制させるマルチレベル電力変換装置のユニット制御装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、３レベル以上のマルチインバータユニットを並列に接続し、横流電流抑制制御手段によりインバータユニット間の横流責務の均等化を図りながら電圧指令値とキャリア三角波を比較し、インバータ内のスイッチング素子のオン・オフ信号を生成する制御装置において、
前記横流電流抑制制御手段の前段に電圧指令値補正手段を設け、
電圧指令値補正手段は、電圧指令値Vrefに対して閾値（禁止帯）-Vth〜Vthを設け、電圧指令値Vrefの零への接近を抑制する第１のスイッチ手段と、
前記キャリア三角波の傾きが正の時に、電圧指令値Vrefの負から正の値への変化を禁止する第２のスイッチ手段と、
前記キャリア三角波の傾きが負の時に、電圧指令値Vrefの正から負の値への変化を禁止する第３のスイッチ手段を備え、
電圧指令値補正手段により補正された電圧指令値を、前記横流電流抑制制御手段への電圧指令値としたものである。
【００１２】
本発明の第１のスイッチ手段は、電圧指令値Vrefが前記閾値Vth未満であることを検出する第１の比較器と、電圧指令値Vrefが前記閾値-Vthを越えることを検出する第２の比較器を有し、電圧指令値Vrefが閾値-Vth〜Vthの範囲外時には電圧指令値Vrefを出力し、閾値-Vth〜Vthの範囲内時には前回の出力値をホールドする機能を備え、
第２のスイッチ手段は、第１のスイッチ手段の出力が正の値であることを検出する第３の比較器と、ホールドされた前回の出力値が負の値であることを検出する第４の比較器と、前記キャリア三角波の微分値の傾きが正の値であることを検出する第５の比較器を有し、第３〜第５の各比較器からの出力信号「１」でホールドされた前回の出力値を出力し、出力信号「１」でない時に、前記第１のスイッチ手段から出力する機能を備え、
第３のスイッチ手段は、第２のスイッチ手段の出力が負の値であることを検出する第６の比較器と、ホールドされた前回の出力値が正の値であることを検出する第７の比較器を有し、第６，第７の各比較器からの出力信号「１」で、且つ前記キャリア三角波の微分値の傾きが負の値のときにホールドされた前回の出力値を補正した電圧指令値Vref´として出力し、キャリア三角波の微分値の傾きが正の時に、前記第２のスイッチ手段の出力を出力する機能を備えたものである。
【００１３】
また、本発明は、マルチレベルインバータを三相とし、三相の電圧指令値Vrefを、前記電圧指令値補正手段により補正された電圧指令値Vref´からそれぞれ減算器を介して各別に減算し、得られた算出値の総和値を三相の電圧指令値Vrefに各別に加算して新たに補正された三相の各電圧指令値Vref*とし、電圧指令値Vref*を前記横流電流抑制制御手段に対する電圧指令値としたものである。
【００１４】
更に、本発明は、電圧指令値補正手段をN-2段直列に接続し、２段目以降の電圧指令値補正手段の入力を前段の電圧指令値補正手段の出力とし、直列に接続したｎ段目の電圧指令値補正手段では、入力（各段の電圧指令値Vref-n）が閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1＋Vthの範囲内であるか否かに基づいて、各段の電圧指令値補正手段の出力を生成するものである。
たたし、Nはインバータのマルチレベル数、N≧４、n=1…N-2
【発明の効果】
【００１５】
以上のとおり、本発明によれば、電圧指令値が零付近にあっても必ずキャリア三角波の頂点間で1回のスイッチングを発生させることで、横流電流抑制制御を行う機会を増やし、横流電流を小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態を示す電圧指令値補正ブロック図。
【図２】横流電流抑制制御ブロック図。
【図３】本発明の他の実施形態を示す電圧指令値補正ブロック図。
【図４】本発明の他の実施形態を示す電圧指令値補正ブロック図。
【図５】電圧指令値の補正波形図。
【図６】電圧指令値の補正波形図。
【図７】３レベルインバータの主回路構成図（１相分）で、（ａ）はNPC型、（ｂ）はA- NPC型、（ｃ）FC型。
【図８】FC型３レベルインバータのユニット並列構成図。
【図９】スイッチング周波数低下時の説明波形図。
【発明を実施するための形態】
【００１７】
実施例の説明に先立って、本発明が適用されるマルチレベル電力変換装置の横流電流抑制制御ブロックについて説明する。図２はインバータユニット１相あたりの横流電流抑制制御ブロックを示したもので、インバータユニットの各相にそれぞれ設置されている。なお、図２の制御ブロックは３レベルインバータに適用した例で、特許文献２の図１２と同じであるが、本実施例では横流電流抑制制御ブロックに入力する電圧指令Vref´を、図１で示す電圧指令値補正ブロックによって補正するものである。
【００１８】
図２において、ＰＷＭ変調器２１は入力された電圧指令値Vref´とキャリア三角波Vcarryを基にゲート指令値Gref1，Gref2を生成する。ゲート指令値Gref1は例えば、図８で示すスイッチング素子TN1，TN3に対応するゲート指令値となり、ゲート指令値Gref2はスイッチング素子TN2，TN4に対応するゲート指令値になる。ゲート指令値Gref1，Gref2はそれぞれ対応する遅延付加器DelayU1，DelayD1，DelayU2，DelayD2を通してデッドタイム処理器２４に入力されてデッドタイム処理が行われた後、ゲート信号G1N，G2N，G3N，G4Nが出力される。これらのゲート信号が、各スイッチング素子のオン・オフ信号となる。
【００１９】
ゲート遅延指令値演算ブロック２３には、頂点検出器２２を通して検出されたキャリア三角波Vcarryの頂点検出信号と、ゲート指令値Gref1，Gref2が入力される。ゲート遅延指令値演算ブロック２３では、バッファ３２ａ，３２ｂによりゲート指令値Gref1，Gref2のキャリア三角波Vcarryの半周期前の値を保持する。I1〜I8は積分アンプ、SW11，SW21，SW31，SW41，SW51，SW61，SW71，SW81は入力スイッチ、SW12，SW22，SW32，SW42，SW52，SW62，SW72，SW82は出力スイッチ、AND1〜AND8はアンド回路で、アンド回路AND1〜AND4には符号検出器２５の出力信号が入力され、入力スイッチSW11，SW21，SW31，SW41が閉じる条件の１つとして、インバータユニットの出力電流検出値IinvUNdetが正であることとする。この時、符号検出器２５の出力信号が「１」となる。また、アンド回路AND5〜AND8には符号検出器２５の反転出力信号が入力され、入力スイッチSW51，SW61，SW71，SW81が閉じる条件の１つとして、インバータユニットの出力電流検出値IinvUNdetが負であることとする。この時、符号検出器２５の出力信号が「０」となる。
【００２０】
入力スイッチSW11，SW51が閉じる別の条件は、ゲート指令値Gref1が「１」、キャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」の場合である。また、入力スイッチSW21，SW61が閉じる別の条件は、ゲート指令値Gref1が「0」、キャリア三角波Vcarryの半周期前のゲート指令値Gref1が「1」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」の場合である。
【００２１】
入力スイッチSW31，SW71が閉じる別の条件は、ゲート指令値Gref2が「１」、キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「０」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」の場合である。また、入力スイッチSW41，SW81が閉じる別の条件は、ゲート指令値Gref2が「０」、キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」の場合である。
【００２２】
出力スイッチSW12，SW22，SW32，SW42が閉じる条件は、インバータユニットの出力電流検出値IinvUNdetが正であることとする。出力スイッチSW52，SW62，SW72，SW82が閉じる条件はインバータユニットの出力電流検出値IinvUNdetが負であることとする。
【００２３】
加算器add1は、比例アンプPと出力スイッチSW12，SW52の出力を加算し、加算器add1の加算結果を乗算器mul1において−１倍して符号を反転する。この乗算器mul1の出力がゲート指令値Gref1が「０」から「１」に立ち上がるタイミングのDelayU1となる。加算器add2は、比例アンプPと出力スイッチSW22，SW62の出力を加算し、加算器add2の加算結果がゲート指令値Gref1が「１」から「０」に立ち下がるタイミングのDelayD1となる。
【００２４】
加算器add3は、比例アンプPと出力スイッチSW32，SW72の出力を加算し、加算器add3の加算結果を乗算器mul2において−１倍して符号を反転する。この乗算器mul2の出力がゲート指令値Gref2が「０」から「１」に立ち上がるタイミングのDelayU2となる。加算器add4は、比例アンプPと出力スイッチSW42，SW82の出力を加算し、加算器add4の加算結果がゲート指令値Gref2が「１」から「０」に立ち下がるタイミングのDelayD2となる。
【実施例１】
【００２５】
本発明は、図２で示す横流電流抑制制御ブロックに入力される電圧指令値Vref´は、図１で示す電圧指令値補正ブロックによって補正された電圧指令値としたものである。図１において、電圧指令値Vrefは、電流制御インバータや電圧制御インバータならば制御アンプの出力であり、制御を適用せずにフィードフォワードで与えられる場合もある。この電圧指令値Vrefは、比較器cmpAとcmpBおよびスイッチSWAの端子aにそれぞれ入力される。
【００２６】
比較器cmpAは、電圧指令値Vrefが設定された閾値Vth未満であることを検出し、「１」を出力する。比較器cmpBは電圧指令値Vrefが閾値-Vthを越えることを検出し「１」を出力する。比較器cmpA，cmpBの出力はアンド回路AND11の入力端子に各別に入力される。閾値Vthは図５で示した禁止帯の上限値に相当し、閾値-Vthは図５で示した禁止帯の下限値に相当する。アンド回路AND11は比較器cmpA，cmpBが共に「１」を出力し、-Vth＜Vref＜Vthが成立したとき「１」を出力する。スイッチSWAは、アンド回路AND11の出力が「１」のときに端子b側に切り換わり、「０」のときに端子aに切り換わる。
【００２７】
スイッチSWAの出力を入力するバッファZ-1の出力は、スイッチSWAの端子b側に接続される。スイッチSWAは、電圧指令値Vrefが閾値-Vth〜Vthの範囲外ならばそのままVrefを出力信号として出力し、電圧指令値Vrefが閾値-Vth〜Vthの範囲内ならば、前回出力した値をホールドする。スイッチSWBの端子aにはスイッチSWAの出力が接続される。スイッチSWCの端子aにはスイッチSWBの出力が接続される。
【００２８】
スイッチSWBの出力を入力するバッファZ-1の出力は、スイッチSWBの端子b側に接続される。比較器cmpDはスイッチSWA出力が正の値であることを検出し、「１」を出力する。比較器cmpCはバッファの値が負の値であることを検出して、「１」を出力する。各検出値はアンド回路AND12に入力される。また、アンド回路AND12には、比較器cmpGにより検出されたキャリア三角波の傾き信号が入力される。この傾き信号は、キャリア三角波を微分器sTにより微分し、比較器cmpGにより微分値（傾き）が正の値であることを検出してアンド回路AND12に入力される。
【００２９】
よって、アンド回路AND12は、比較器cmpC，cmpD，cmpGが全て「１」を出力したとき「１」を出力し、スイッチSWBを端子b側に切換える。スイッチSWBの出力信号は、キャリア三角波の傾きが正の時に電圧指令値Vrefが負から正に変化しても前回の負の値を出力し続け、キャリア三角波の傾きが負ならば電圧指令値Vrefをそのまま出力する。
【００３０】
スイッチSWCの端子aには、スイッチSWBの出力が接続され、スイッチSWCの出力を入力とするバッファZ-1の出力は、スイッチSWCの端子bに接続される。比較器cmpFはスイッチSWB出力が負の値であることを検出し、「１」を出力する。比較器cmpEはバッファZ-1の値が正の値であることを検出、「１」を出力する。アンド回路AND13は、比較器cmpE，cmpFが全て「１」て、且つキャリア三角波の微分（傾き）が負の時に「１」を出力し、スイッチSWCを端子b側に切り換える。スイッチSWCの出力信号は、キャリア三角波の傾きが負の時に電圧指令値Vrefが正から負に変化しても前回の正の値を出力し続け、キャリア三角波の傾きが正ならば電圧指令値Vrefをそのまま出力する。このスイッチSWCの出力信号は、電圧指令値Vref´として図２の横流電流抑制制御ブロックに入力される。
【００３１】
この実施例では、スイッチとその周辺回路により３個のスイッチ手段が構成される。スイッチSWAは、電圧指令値Vrefに対して禁止帯-Vth〜Vthを設け、電圧指令値Vrefを零に近づけないようにしている。スイッチSWBは、キャリア三角波の傾きが正の時に電圧指令値Vrefの負から正の値への変化を禁止している。スイッチSWCは、キャリア三角波の傾きが負の時に電圧指令値Vrefの正から負の値への変化を禁止している。
【００３２】
図５は電圧指令値Vref（実線）とその補正後の電圧指令値Vref´（点線）を示したものである。補正前の電圧指令値Vrefは、零付近ではキャリア三角波と交差しないためスイッチングしない期間が長くなっている。この間は横流電流を抑制する手段を失ってしまう。スイッチング素子の電圧降下にずれがある場合、図５のGref1、Gref2で示すスイッチングしない期間でずれの電圧が横流抑制リアクトルに印加され続け、横流電流が拡大してしまう。
【００３３】
一方、本実施例では、補正により電圧指令値Vref´は零付近に禁止帯が設定され、さらにキャリア三角波の傾きが負の時は電圧指令値Vref´の正から負への変化が禁止される。これにより電圧指令値Vref´は図５のGref1´のように補正され、キャリア三角波の頂点間で最低1回のスイッチングが確実に行われる。
【００３４】
実施例１によれば、スイッチングしない期間を短くできるため、横流電流の拡大を防ぐことができる。禁止帯の閾値Vthは、スイッチング素子が出力できる最小ONパルス幅を満たすように設定する必要がある。
なお、実施例１により電圧指令値の補正を行うと、電圧指令値の零付近でスイッチング回数が増加し、損失が増えてしまう。しかし電力変換装置の出力力率の高い用途に限定すれば、出力電圧と出力電流の位相がほぼ等しくなるため電圧指令値の零付近では出力電流の瞬時値も零に近くなり、電圧指令値の零付近でスイッチング回数が増加しても遮断する出力電流は小さくスイッチング損失が微小となるため、損失増加は微小となる。
【実施例２】
【００３５】
図１で示す電圧指令補正ブロックを用いた横流電流抑制制御により電圧指令値を変更すると、出力電圧ひずみ、出力電流ひずみが発生するケースが考えられる。実施例２では、この問題点を解消するものである。
図３で示す電圧指令補正ブロックは、３相３線式の３レベルインバータを対象にしたもので、VrefUはＵ相電圧指令値、VrefVはＶ相電圧指令値、VrefWはＷ相電圧指令値で、各相の電圧指令値VrefU,VrefV,VrefWに対して、図１で得られた補正後の電圧指令値VrefU´，VrefV´，VrefW´を加減算することで、新たな電圧指令値VrefU*，VrefV*，VrefW*を得て図２で示す横流電流抑制制御ブロックへの電圧指令値Vref´とするものである。
【００３６】
すなわち、図１で示す電圧指令補正ブロックでの補正後の電圧指令値VrefU´を入力し、減算器sub1において補正後の電圧指令値VrefU´からVrefUを減算してＵ相補正操作量を求め、減算器sub2において補正後の電圧指令値VrefV´からVrefVを減算してＶ相補正操作量を求める。さらに減算器sub3において補正後の電圧指令値VrefW´からVrefWを減算してＷ相補正操作量を求める。加算器add10では各相の補正操作量を全て加算し、加算結果と電圧指令値VrefU,VrefV,VrefWをそれぞれ加算器add11，add12，add13で加算して各相の新たな電圧指令値VrefU*，VrefV*，VrefW*を得る。
【００３７】
以上により得られた新たな電圧指令値VrefU*，VrefV*，VrefW*は、相電圧では補正操作によるひずみは重畳するが、線間電圧は補正の影響を受けない。３相３線式のインバータでは外部負荷への影響は線間電圧のみに依存するため、以上の操作を行うことで、補正により出力電圧ひずみ、出力電流ひずみが発生する問題を解決することができる。
【実施例３】
【００３８】
図４で示す実施例は、実施例１を４レベル以上（Nレベル）のマルチレベルインバータに適用する場合の例である。図４は、図１で示す電圧指令補正ブロックをＮ−２段直列に接続した構成で、例として３段直列による５レベルインバータ向けの構成における１段あたりの構成図を示したものである。
【００３９】
電圧指令値Vrefは、最初の段（n=1）ならば実施例１と同様に制御アンプの出力やフィードフォワードで与えられ、２段目以降(n≧2)ならば前段の出力である。
比較器cmpAnは、n段目の電圧指令値補正手段の電圧指令値Vref-nが閾値2n/(N-1)-1+Vth未満であることを検出する。比較器cmpBnは、電圧指令値Vrefが閾値2n/(N-1)-1-Vthを超えることを検出し「１」を出力する。ここで、閾値Vthは図６で示す禁止帯２の上限値に相当する。比較器cmpAn，cmpBnが共に「１」を出力し、2n/(N-1)-1-Vth<Vref-n<2n/(N-1)-1+Vthが成立するときにアンド回路AND1nは「１」を出力する。
【００４０】
スイッチSWAnは、アンド回路AND11nの出力「１」により端子b側に切り換わり、「０」時で端子a側に切り換わる。スイッチSWAnの出力を入力するバッファZ-1の出力は、スイッチSWAnの端子b側に接続される。スイッチSWAnは、電圧指令値Vref-nが閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1+Vthの範囲外ならばそのままVrefを出力信号として出力し、電圧指令値Vref-nが2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1+Vthの範囲内ならば、前回出力した値をホールドする。スイッチSWBnの端子aにはスイッチSWAnの出力が接続される。スイッチSWCの端子aにはスイッチSWBの出力が接続される。
【００４１】
スイッチSWBnの出力を入力するバッファZ-1の出力は、スイッチSWBnの端子b側に接続される。比較器cmpDnはスイッチSWAn出力が2n/(N-1)-1よりも大きい値であることを検出し、「１」を出力する。比較器cmpCnはバッファの値が2n/(N-1)-1よりも小さな値であることを検出して、「１」を出力する。各検出値はアンド回路AND12nに入力される。また、アンド回路AND12nには、比較器cmpGnにより検出されたキャリア三角波の傾き信号が入力される。この傾き信号は、キャリア三角波を微分器sTにより微分し、比較器cmpGnにより微分値（傾き）が正の値であることを検出して「１」を出力し、アンド回路AND12nに入力される。
【００４２】
スイッチSWBnの出力信号は、キャリア三角波の傾きが正の時に電圧指令値Vrefが2n/(N-1)-1よりも大きい値に変化しても前回の2n/(N-1)-1よりも小さい値（正確には、2n/(N-1)-1-Vth）を出力し続け、キャリア三角波の傾きが負ならば電圧指令値Vrefをそのまま出力する。スイッチSWBnの出力信号はスイッチSWCnの端子ａに入力される他、比較器cmpF1、バッファZ-1に入力される。
【００４３】
スイッチSWCnの出力を入力するバッファZ-1の出力は、スイッチSWCnの端子ｂ側に接続される。比較器cmpFnはスイッチSWBnの出力が2n/(N-1)-1よりも小さい値であることを検出し、「１」を出力する。比較器cmpEnはバッファZ-1の値が2n/(N-1)-1よりも大きな値であることを検出して、「１」を出力する。各検出値はアンド回路AND13nに入力される。また、アンド回路AND13nには、比較器cmpGnにより検出されたキャリア三角波の傾き信号が入力される。比較器cmpGnは微分器sTによる微分信号の傾きが正であることを検出して「１」を出力し、論理を反転してアンド回路AND13nに入力される。
【００４４】
スイッチSWCnの出力信号は、キャリア三角波の傾きが負のときに電圧指令値Vrefが2n/(N-1)-1よりも小さい値に変化しても前回の2n/(N-1)-1よりも大きい値（正確には、2n/(N-1)-1-Vth）を出力し続け、キャリア三角波の傾きが正ならば電圧指令値Vrefをそのまま出力する。このスイッチSWCnの出力信号は、最終段（n=N-2）であれば電圧指令値Vref´として図２の横流電流抑制制御ブロックに入力され、それ以外であれば、次の段の電圧指令値補正ブロックに入力される。図４は、１段目はn=1、２段目はn=2の例で示している。
【００４５】
上記のように動作する機能を設けた電圧指令値補正手段により、４レベル以上（Nレベル）のマルチレベルインバータに適用できる補正された電圧指令値の生成ができる。例として５レベルインバータにおける電圧指令値Vrefの補正の様子を図６に示す。５レベルインバータでは、キャリア三角波を４つ使用してPWM変調を行うため、図１の零（０）付近の他に+0.5、-0.5付近でも補正が必要となる。そこで本実施例では、図１で示すブロックを３段直列にして+0.5、-0.5付近の補正機能を追加したものである。
【００４６】
図６中のNはレベル数を表し、５レベルならばN=5である。これを図４の最上段のブロックＢ１に入力すると、2n/(N-1)-1=2/(5-1)-1＝-0.5となり、最上段Ｂ１のスイッチSWA1では、電圧指令値Vrefに対して禁止帯-0.5-Vth〜-0.5+Vthを設け、電圧指令値Vrefを-0.5に近づけない。図６で示す禁止帯３が、ここでの禁止帯に相当する。
【００４７】
スイッチSWB1では、キャリア三角波の傾きが正の時は、電圧指令値Vrefの-0.5よりも小さな値から-0.5よりも大きな値への変化を禁止する。
スイッチSWC1では、キャリア三角波の傾きが負の時は、電圧指令値Vrefの-0.5よりも大きな値から-0.5よりも小さな値への変化を禁止する。
ブロックＢ１は以上のように動作する。
【００４８】
中段のブロックＢ２は、2n/(N-1)-1=4/4-1=0となり、図１と同一の構成・動作となる。図６で示す禁止帯２が、ここでの禁止帯に相当する。
【００４９】
最下段のブロックＢ３は、n=3, N=5を代入して2n/(N-1)-1=0.5となり、0.5付近の電圧指令値Vrefの補正を行う。図６で示す禁止帯１が、ここでの禁止帯に相当する。
【００５０】
レベル数をNとおいて、n=1〜N-2を代入し同様のブロックをN-2段直列にすることで、任意のレベル数に対応した電圧指令値の補正ブロックを構成することができる。ただし、レベル数を増加すると使用するスイッチング素子が増加するため、積分アンプの数がスイッチング素子数の２倍になるよう図２の横流電流抑制制御ブロックを拡張する必要がある。
【００５１】
また、実施例３は実施例２と組み合わせることができる。実施例２では対象を３レベルインバータにしているが、４レベル以上であっても適用することができる。その際、例えば５レベルの場合、０の他に0.5、-0.5でも補正が必要となり、すべての相で補正が必要となるタイミングが重ならないことを確認してから適用する必要がある。
【００５２】
実施例３によれば、４レベル以上のマルチレベルインバータを並列接続にした場合でも、必ずキャリア三角波の頂点間で１回のスイッチングを発生させることで、横流電流抑制制御を行う機会を増やし、横流電流を小さくすることができるものである。
【符号の説明】
【００５３】
copA〜copG…  比較器
SWA〜SWC…  スイッチ
AND11〜AND13…  アンド回路
sT…  微分器
Z-1…  バッファ
sub1〜sub3…  :減算器
add10〜add13…  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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