(57)【要約】【課題】アバランシェ破壊が生じにくく、かつ高速動作が可能な半導体装置を得る。【解決手段】ゲート電極１４、シールド電極１５とトレンチ１０Ａの内面との間は容量結合している。上側のゲート電極１４とこの内面との間には、ゲート酸化膜１６Ｂが一様に形成されている。このため、上記のようなＭＯＳＦＥＴとしての動作が行われる。一方、下側のシールド電極１５とこの内面との間には、トレンチ１０Ａの底面両隅以外においては、ゲート酸化膜１６Ｂと同様にＳｉＯ２で構成された底面酸化膜１６Ｃが設けられ、底面両隅においては、高誘電体を含んで構成された隅部絶縁構造３０が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型をもつ半導体材料で構成された第１の半導体層と、前記第１の導電型と逆の第２の導電型をもち前記第１の半導体層の上に形成された第２の半導体層と、を具備し、表面側から前記第２の半導体層を貫通し前記第１の半導体層に達するように掘下げられた溝が設けられた半導体基板と、
前記半導体基板の表面側と接続された第１主電極と、
前記半導体基板の裏面側と接続された第２主電極と、
前記溝内において前記溝の内面との間にシリコン酸化膜を挟んで形成された制御電極と、を具備する半導体装置であって、
前記溝の延伸方向と垂直な断面視において、
シリコン酸化膜よりも比誘電率の高い高誘電体を部分的に含む隅部絶縁構造が、前記溝の下部の両隅のそれぞれにおいて、前記溝の底部でシリコン酸化膜を挟んで形成されたことを特徴とする半導体装置。
【請求項２】
前記隅部絶縁構造は、
前記内面と接しシリコン酸化膜で構成された外側酸化膜と、
前記内面と反対側で前記外側酸化膜と接し前記高誘電体で構成された高誘電体層と、
前記外側酸化膜と反対側で前記高誘電体層と接しシリコン酸化膜で構成された内側酸化膜と、
が積層されて構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高誘電体層は、
前記外側酸化膜と接する第１高誘電体層と、
前記内側酸化膜と接する第２高誘電体層と、
が積層されて構成され、
前記第１高誘電体層の比誘電率が前記第２高誘電体層の比誘電率よりも大きくされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記溝内において、
前記制御電極よりも下側に、前記制御電極と絶縁され、前記第１の半導体層と容量結合したシールド電極が設けられ、
前記隅部絶縁構造における前記内側酸化膜は、前記シールド電極と接することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記溝内において、
前記隅部絶縁構造における前記内側酸化膜は、前記制御電極と接することを特徴とする請求項２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成されたトレンチ（溝）内にゲート電極（制御電極）が設けられた半導体装置の構造に関する。
【背景技術】
【０００２】
半導体層の表面側と裏面側との間の電流のオン・オフがゲート電極の電位で制御される半導体装置（パワー半導体素子：パワーＭＯＳＦＥＴ、ＩＧＢＴ等）が用いられている。こうした半導体装置においては、ゲート電極の電位によってゲート電極と対向する半導体層に形成されるチャネルが電流の経路となり、チャネルのオン・オフが制御されることによって、電流のオン・オフが制御される。また、半導体層の表面側にトレンチ（溝）が形成され、ゲート電極がこのトレンチ内に設けられたトレンチ型の素子は、セルの微細化が容易であり、かつオン時の抵抗（オン抵抗）を低減することができるために、特に好ましく用いられている。トレンチ型の素子においては、トレンチの内壁に薄いゲート酸化膜が形成され、トレンチの内壁を構成する半導体層とゲート電極とは、このゲート酸化膜を介して対抗し、半導体層におけるこの部分におけるチャネルのオン・オフがゲート電極の電位（ゲート電位）で制御される。
【０００３】
ここで、パワーＭＯＳＦＥＴやＩＧＢＴにおいては、上記のチャネルを形成しこれを電流経路とするための構造とは別に、バイポーラトランジスタと等価な構造（寄生トランジスタ）が半導体層内に付随的に構成される。パワーＭＯＳＦＥＴやＩＧＢＴをスイッチング素子として使用する際に、表面側の電極（パワーＭＯＳＦＥＴにおけるソース電極、ＩＧＢＴにおけるエミッタ電極）と裏面側の電極（パワーＭＯＳＦＥＴにおけるドレイン電極、ＩＧＢＴにおけるコレクタ電極）間に、短時間に大きな電圧（サージ電圧）が印加された場合に、この寄生トランジスタがオンとなるために、ゲート電圧に関わらず、表面側の電極と裏面側の電極間の半導体層内に大電流が流れ、これによって素子が破壊（アバランシェ破壊）される場合がある。
【０００４】
このため、パワーＭＯＳＦＥＴやＩＧＢＴには、このようなアバランシェ破壊が発生しにくい（アバランシェ耐量が高い）ことが要求される。特許文献１に記載されるように、特にトレンチ底部のゲート酸化膜中の電界強度が高くなると、アバランシェ破壊が生じやすくなることが記載されている。このため、特許文献１には、トレンチの底部側の内壁とゲート電極との間において、ＳｉＯ２（ゲート酸化膜）よりも誘電率の高い材料で構成された高誘電体層を、ゲート酸化膜と積層させて用いている。これによって、トレンチ底部における電界強度を低下させることができ、アバランシェ破壊が生じにくくなる。一方、トレンチの上側においてチャネルが形成される領域では薄いゲート酸化膜のみが形成されるため、ゲート電圧によってチャネルのオン・オフを制御することができ、スイッチング動作を行わせることができる。
【０００５】
また、例えばパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓを小さくする必要がある。ここで、帰還容量Ｃｒｓｓはゲート・ドレイン間の容量であり、入力容量Ｃｉｓｓは、ゲート・ソース間の容量と帰還容量Ｃｒｓｓとの和である。トレンチ内におけるゲート電極の下に、ソースと電気的に接続され同電位（接地電位）とされたシールド電極を設けることによって、Ｃｒｓｓ（ゲート・ドレイン間容量）を低減することが知られている。特許文献１には、前記のように高誘電体層をシールド電極の周囲に設けてもよいことが記載されている。シールド電極を設けることによって、このパワーＭＯＳＦＥＴを高速動作させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１４／００２７８１２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トレンチの底部側に高誘電体層を設けた場合には、ゲート電極周囲の容量が増大するために、ゲート・ソース間の容量が増大した。また、前記のようにソースと接続されたシールド電極を設けた場合にも、高誘電体層を設けることによって、シールド電極周囲に形成される容量成分は増大した。このため、ＣｒｓｓやＣｏｓｓを十分に低減させることはできず、このパワーＭＯＳＦＥＴを十分に高速で動作させることはできなかった。
【０００８】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ半導体材料で構成された第１の半導体層と、前記第１の導電型と逆の第２の導電型をもち前記第１の半導体層の上に形成された第２の半導体層と、を具備し、表面側から前記第２の半導体層を貫通し前記第１の半導体層に達するように掘下げられた溝が設けられた半導体基板と、前記半導体基板の表面側と接続された第１主電極と、前記半導体基板の裏面側と接続された第２主電極と、前記溝内において前記溝の内面との間にシリコン酸化膜を挟んで形成された制御電極と、を具備する半導体装置であって、前記溝の延伸方向と垂直な断面視において、シリコン酸化膜よりも比誘電率の高い高誘電体を部分的に含む隅部絶縁構造が、前記溝の下部の両隅のそれぞれにおいて、前記溝の底部でシリコン酸化膜を挟んで形成されたことを特徴とする。
本発明の半導体装置において、前記隅部絶縁構造は、前記内面と接しシリコン酸化膜で構成された外側酸化膜と、前記内面と反対側で前記外側酸化膜と接し前記高誘電体で構成された高誘電体層と、前記外側酸化膜と反対側で前記高誘電体層と接しシリコン酸化膜で構成された内側酸化膜と、が積層されて構成されたことを特徴とする。
本発明の半導体装置において、前記高誘電体層は、前記外側酸化膜と接する第１高誘電体層と、前記内側酸化膜と接する第２高誘電体層と、が積層されて構成され、前記第１高誘電体層の比誘電率が前記第２高誘電体層の比誘電率よりも大きくされたことを特徴とする。
本発明の半導体装置は、前記溝内において、前記制御電極よりも下側に、前記制御電極と絶縁され、前記第１の半導体層と容量結合したシールド電極が設けられ、前記隅部絶縁構造における前記内側酸化膜は、前記シールド電極と接することを特徴とする。
本発明の半導体装置は、前記溝内において、前記隅部絶縁構造における前記内側酸化膜は、前記制御電極と接することを特徴とする。
【発明の効果】
【００１０】
本発明は以上のように構成されているので、アバランシェ破壊が生じにくく、かつ高速動作が可能な半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置におけるトレンチ底部を拡大した断面図である。
【図３】本発明の実施の形態に係る半導体装置の変形例の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１の構造を示す断面図である。この半導体装置１は、ｎチャネル型のパワーＭＯＳＦＥＴである。また、この半導体装置１はトレンチ（溝）１０Ａ内にゲート電極１４が形成されたトレンチ型である。図１において、半導体材料（Ｓｉ）で構成された半導体基板１０において、表面（上面）側から、トレンチ（溝）１０Ａが掘下げられて形成されている。
【００１３】
この半導体基板１０においては、ｎ型（第１の導電型）のドリフト層（第１の半導体層）１１の上側に、ｐ型（第２の導電型）のボディ層（第２の半導体層）１２が積層して形成される。トレンチ１０Ａは、半導体基板１０の表面側からボディ層１２を貫通し、その底面がドリフト層１１中に来るように形成される。半導体基板１０の表面におけるボディ層１２には、トレンチ１０Ａの両側に隣接して、高濃度のｎ型の層（ｎ＋層）となるソース領域１３が選択的に形成されている。ボディ層１２は、ドリフト層１１の上にエピタキシャル成長、又はドリフト層１１が表面に設けられた状態の半導体基板１０の表面にイオン注入等を行うことによって、形成することができる。ソース領域１３は、ボディ層１２の表面に局所的にイオン注入を行うことによって形成することができる。
【００１４】
トレンチ１０Ａの内部には、上側でゲート電極（制御電極）１４、下側でシールド電極１５が、トレンチ１０Ａの内面を構成するボディ層１２、ドリフト層１１と容量結合した状態で設けられる。ゲート電極１４、シールド電極１５は、共に導電性の金属材料あるいは高濃度に不純物が添加された導電性の多結晶シリコンで構成されている。また、ゲート電極１４はその側方がソース領域１３、ボディ層１２となるような高さに設けられ、ゲート電極１４の底面がドリフト層１１がある高さにあるように設定される。シールド電極１５は、ゲート電極１４よりも下側でドリフト層１１がある高さに設けられる。ゲート電極１４とシールド電極１５の間は、酸化膜１６Ａによって絶縁されているため、これらの電位は独立とされる。また、トレンチ１０Ａ内においてゲート電極１４とボディ層１２の間には、薄いゲート酸化膜１６Ｂが形成されている。
【００１５】
また、トレンチ１０Ａの上側には、ゲート電極１４を上側から覆うように層間絶縁層１７が局所的に厚く形成されている。ただし、ソース領域１３のトレンチ１０Ａから離間した側は層間絶縁層１７には覆われない形態とされる。酸化膜１６Ａ、層間絶縁層１７は、共にＣＶＤ法等によって形成される。一方、ゲート酸化膜１６Ｂは、トレンチ１０Ａ内面を構成するボディ層１２におけるチャネルのオン・オフがゲート電極１４の電位によって制御できるように薄く、かつボディ層１２との間の表面準位が少なくなるように形成され、熱酸化によって形成される。
【００１６】
この状態で、半導体基板１０の表面側は、全体にわたり、抵抗率の低い金属材料（Ａｌ等）で構成されたソース電極（第１主電極）１８で覆われる。上記のように層間絶縁層１７が設けられるため、ソース電極１８は、半導体基板１０の表面でボディ層１２及びソース領域１３と電気的に接続され、ゲート電極１４には接続されない。
【００１７】
一方、半導体基板１０において、ドリフト層１１の下側には、高濃度のｎ型の層（ｎ＋層）となるドレイン層１９が全面にわたり設けられる。この状態で、半導体基板１０の裏面側は、ドレイン層１９とオーミック接触する金属材料で構成されたドレイン電極（第２主電極）２０によって、全面にわたり覆われる。
【００１８】
なお、図１においては単一のトレンチ１０Ａに関わる構造のみが記載されているが、実際にはこの半導体基板１０においては、より多数のトレンチ１０Ａ及びこれに付随してソース領域１３、ゲート電極１４等が同様に形成されている。各トレンチ１０Ａ内のゲート電極１４は、図示の範囲外で電気的に接続されており、ソース電極１８、ドレイン電極２０も前記の通り全面にわたり形成されているため、全てのトレンチ１０Ａ毎のゲート電極１４、ソース電極１８、ドレイン電極２０はそれぞれ電気的に接続される。また、各トレンチ１０Ａ毎のシールド電極１５は、図示の範囲外で、ソース電極１８と接続される。
【００１９】
上記のようなトレンチ１０Ａに関わる構造は、ソース電極１８、ドレイン電極２０間に流れる電流のオン・オフがゲート電極１５に印加される電圧（ゲート電圧）によって制御されるパワーＭＯＳＦＥＴとして機能する。すなわち、ゲート電圧によって、トレンチ１０Ａの内面を構成するボディ層１２におけるチャネルのオン・オフ（有無）を制御し、これによってソース領域１３とドリフト層１１の間の電子の流れのオン・オフ、これによるソース電極１８とドレイン電極２０間の電流のオン・オフが制御される。この際、一般的にはソース電極１８は接地電位とされ、同様に接地電位とされるシールド電極１５をトレンチ１０Ａ内においてゲート電極１５の下側に設けることによって、帰還容量Ｃｒｓｓ（ゲート・ドレイン間の容量）を低減することができ、このパワーＭＯＳＦＥＴをより高速で動作させることができる。以上の構成については、例えば特許文献１に記載の半導体装置における、パワーＭＯＳＦＥＴとして機能する部分と同様である。
【００２０】
ただし、シールド電極１５を設けなくとも動作速度が十分である場合には、シールド電極１５を設けず、トレンチ１０Ａ内にゲート電極１４のみを設けてもよい。この場合には、図１の構成よりもトレンチ１０Ａを浅くすることができる。
【００２１】
ここで、この半導体装置１００においては、トレンチ１０Ａの内面に形成された絶縁層の構造に特徴を有する。図１において、ゲート電極１４、シールド電極１５とトレンチ１０Ａの内面との間は容量結合している。上側のゲート電極１４とこの内面との間には、ゲート酸化膜１６Ｂが一様に形成されている。このため、上記のようなＭＯＳＦＥＴとしての動作が行われる。一方、下側のシールド電極１５とこの内面との間には、トレンチ１０Ａの底面両隅以外においては、ゲート酸化膜１６Ｂと同様にＳｉＯ２で構成された底面酸化膜１６Ｃが設けられ、底面両隅においては、高誘電体を含んで構成された隅部絶縁構造３０が形成されている。図２は、図１における領域Ａの構造を拡大して示す断面図であり、ここでは、図１におけるシールド電極１５の左下隅の隅部絶縁構造３０周辺の構造が拡大して示されている。図１における右側の隅部絶縁構造３０は、図２におけるものと左右が反転した構造となる。
【００２２】
図２において、隅部絶縁構造３０は、４層の絶縁層の積層構造で形成されている。その最も外側（トレンチ１０Ａの内面側）には、ＳｉＯ２で構成された外側酸化膜３１が設けられている。外側酸化膜３１としては、前記のゲート酸化膜１６Ｂと同一のものを用いることができる。これによって、外側酸化膜３１とトレンチ１０Ａの内面（ドリフト層１１）との間の界面準位密度を少なくし、この界面に形成されるトラップ等の悪影響を低減することができる。また、隅部絶縁構造３０における最も内側（シールド電極１５側）の層も、ＳｉＯ２で構成された内側酸化膜３２となっている。
【００２３】
隅部絶縁構造３０における外側酸化膜３１と内側酸化膜３２の間には、ＳｉＯ２よりも（比）誘電率の高い絶縁層が形成されている。この絶縁層は、外側（外側酸化膜３１側）の第１高誘電体層（高誘電体層）３３、内側（内側酸化膜３２側）の第２高誘電体層（高誘電体層）３４の２層構造とされる。ＳｉＯ２の比誘電率は４．０程度であるのに対して、第１高誘電体層３３、第２高誘電体層３４は、共にこれよりも（比）誘電率の高い材料で構成される。具体的には、こうした材料としては、ＺｒＯ２（比誘電率：１５〜４０程度）、Ｔａ２Ｏ５（比誘電率：２０〜２５程度）、Ａｌ２Ｏ３（比誘電率：１０程度）がある。ただし、外側の第１高誘電体層３３の比誘電率は、内側の第２高誘電体層３４の比誘電率よりも大きいように設定される。これらの材料は、例えば高周波スパッタリング法やＣＶＤ法等によって成膜することができ、同一の成膜装置で、第１高誘電体層３３、第２高誘電体層３４を連続的に形成することも可能である。その後、ドライエッチングやウェットエッチングによって、これらが図２の形態となるようにパターニングすることができる。
【００２４】
シールド電極１５の材料として、多結晶シリコンが用いられる場合には、シールド電極１５との間の界面においても、ドリフト層１１との間の界面と同様にトラップ等の悪影響を除去することが望ましく、こうした点において、上記のような高誘電体が直接シールド電極１５と接することを避け、外側酸化膜３１と同様に、界面の状態を比較的良好とすることができるＳｉＯ２で構成された内側酸化膜３２を内側において用いることが好ましい。
【００２５】
上記の構成における隅部絶縁構造３０においては、特許文献１に記載の構造におけるトレンチ底部側の構造と同様に高誘電体が用いられるため、特許文献１に記載の構造と同様の効果が得られることが明らかである。すなわち、高誘電体を用いた絶縁構造を設けることによって、オフ時の最大電界を低減することができ、アバランシェ耐量を高めることができる。
【００２６】
ただし、一般的に、最大電界（電界集中）が生ずる箇所は、トレンチの下側の両隅である。このため、高誘電体を用いた絶縁構造は、トレンチ１０Ａの下側の領域全てに設けず、トレンチ１０Ａの下側の両隅にのみ設けても、同様の効果が得られる。
【００２７】
一方、半導体装置１００の高速スイッチング動作を可能とするためには、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量）、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓを小さくする必要がある。前記の通り、トレンチ１０Ａ内におけるゲート電極１４の下に、ソース電極１８と電気的に接続され同電位（接地電位）とされたシールド電極１５を設けることによって、Ｃｒｓｓを低減することができる。しかしながら、特許文献１に記載の半導体装置のように、トレンチの下部全体に高誘電体を設けた場合には、高誘電体の存在のために、シールド電極１５周囲に形成される容量成分が大きくなった。これに対して、上記の半導体装置１００においては、高誘電体（隅部絶縁構造３０）を、電界集中の発生するトレンチ１０Ａの両隅においてのみ設ける、すなわち、トレンチ１０Ａの底面側で隅部絶縁構造３０（高誘電体）が設けられない構造とすることによって、こうした容量成分の増大を抑制することができる。
【００２８】
このため、上記の半導体装置１００においては、高いアバランシェ耐量を得ることができ、かつスイッチング速度も高めることができる。
【００２９】
この際、外側の第１高誘電体層３３の比誘電率を内側の第２高誘電体層３４の比誘電率よりも大きくすることによって、トレンチ底部の電界強度を最適化でき、ＩＧＢＴ、パワーＭＯＳＦＥＴをターンオフする際の発振を少なくすることができ、電気特性を安定化することができる。
【００３０】
上記の例では、ゲート電極１４の下側にシールド電極１５が設けられたが、シールド電極１５を設けない場合でも、上記の構成は有効である。図３は、この半導体装置２の構造を図１と同様に示す断面図である。この半導体装置２においては、トレンチ１０Ｂは前記のトレンチ１０Ａよりも浅く形成され、トレンチ１０Ｂ内の構造が前記の半導体装置１とは異なる。
【００３１】
トレンチ１０Ｂ内においては、ゲート電極１４のみが形成され、ゲート電極１４の側面とトレンチ１０Ｂの内面との間にはゲート酸化膜１６Ｂが前記と同様に形成されている。また、前記と同様に、トレンチ１０Ｂの底部の両隅のそれぞれに、前記と同様の隅部絶縁構造３０が、トレンチ１０Ｂ底部の底面酸化膜１６Ｃを挟んで形成されている。
【００３２】
この半導体装置２においても、前記の半導体装置１と同様に、隅部絶縁構造３０によって、アバランシェ耐量を高めることができる。一方、高誘電体の存在によってゲート・ドレイン間容量は増大するが、この容量の増加は、隅部絶縁構造３０の間に底面酸化膜１６Ｃを設けることによって、抑制される。このため、高いスイッチング速度を得ることができる。
【００３３】
なお、上記の構成においては、ｎ型のドリフト層、ｐ型のボディ層等を具備するｎチャネル型のパワーＭＯＳＦＥＴについて記載されたが、これらの導電型を逆転させたｐチャネル型のパワーＭＯＳＦＥＴについても、同様の構成を適用できることは明らかである。また、パワーＭＯＳＦＥＴに限らずＩＧＢＴにおいても同様である。
【符号の説明】
【００３４】
１、２  半導体装置（パワーＭＯＳＦＥＴ）
１０  半導体基板
１０Ａ、１０Ｂ  トレンチ（溝）
１１  ドリフト層（第１の半導体層）
１２  ボディ層（第２の半導体層）
１３  ソース領域
１４  ゲート電極（制御電極）
１５  シールド電極
１６Ａ  酸化膜
１６Ｂ  ゲート酸化膜
１６Ｃ  底面酸化膜
１７  層間絶縁層
１８  ソース電極（第１主電極）
１９  ドレイン層
２０  ドレイン電極（第２主電極）
３０  隅部絶縁構造
３１  外側酸化膜
３２  内側酸化膜
３３  第１高誘電体層（高誘電体層）
３４  第２高誘電体層（高誘電体層）
【図１】
2018181933.tif 000003
【図２】
2018181933.tif 000004
【図３】
2018181933.tif 000005