(57)【要約】【課題】高速動作が可能で、電力が供給されない状況でもデータを長期間保持できる記憶回路を提供する。【解決手段】データを長期間保持できる第１の書き込みモードと、データの書き込みを高速で行える第２の書き込みモードと、を備える記憶回路である。トランジスタの導通状態を判別することによってデータの読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持する第１の容量部及び第２の容量部を備え、スイッチがオン状態であり、電気的に接続された第１の容量部及び第２の容量部に、データに基づく電荷を蓄積する第１の書き込みモードと、スイッチがオフ状態であり、第１の容量部にデータに基づく電荷を蓄積し、第２の容量部には該データに基づく電荷を蓄積しない第２の書き込みモードと、を有する記憶回路である。【選択図】図１
2018121065.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ乃至第３のトランジスタと、容量部と、を有し、
前記容量部の第１電極は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記容量部の第２電極は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記第１の配線は、前記第１のトランジスタのソース又はドレインの一方に電源電位を供給する機能を有する半導体装置であって、
前記第２のトランジスタがオン状態のときに、前記第３のトランジスタを介して第１の電位を前記容量部及び前記第１のトランジスタのゲート容量に入力する機能を有し、
前記第２のトランジスタがオフ状態のときに、前記第３のトランジスタを介して第２の電位を前記第１のトランジスタのゲート容量に入力する機能を有し、
前記第１のトランジスタは、前記第１の電位または前記第２の電位に従って導通状態が選択される半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
【請求項３】
請求項１または請求項２において、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
記憶回路に関する。記憶回路を用いた記憶装置及び電子機器に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（
Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリなどの
記憶装置に用いる様々な記憶回路が知られている。
【０００３】
特許文献１には、酸化物半導体を用いたトランジスタを利用した記憶装置が開示されてい
る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１７１７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
記憶回路には、用途によって、データを長期間保持することが求められる場合と、データ
を高速で書き込むことが求められる場合とがある。
【０００６】
記憶回路がデータを長期間保持できれば、リフレッシュ動作の頻度を低く（又はリフレッ
シュ動作を不要に）できるため、消費電力を低減することができる。また、電力が供給さ
れない状況でも、データを長期間保持できれば、さらなる消費電力の低減を実現できる。
【０００７】
また、データを高速で書き込むことができれば、記憶回路の高速動作を実現できる。
【０００８】
本発明の一態様は、高速動作が可能で、電力が供給されない状況でもデータを長期間保持
できる記憶回路を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の記憶回路は、データを長期間保持できる第１の書き込みモードと、デー
タの書き込みを高速で行える第２の書き込みモードと、を備える。本発明の一態様の記憶
回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保
持でき、短時間で書き込む必要のあるデータは、高速で書き込むことができる。したがっ
て、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保持する
ことができ、また、高速動作も可能である。
【００１０】
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第１の容量部及び第２の容量部を備える記憶回路である。
【００１１】
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第１の容量部及び第２の容量部を備え、スイッチがオン状態であり、電気的に接続され
た第１の容量部及び第２の容量部に、データに基づく電荷を蓄積する第１の書き込みモー
ドと、スイッチがオフ状態であり、第１の容量部にデータに基づく電荷を蓄積し、第２の
容量部には該データに基づく電荷を蓄積しない第２の書き込みモードと、を有する記憶回
路である。
【００１２】
本発明の一態様の記憶回路では、第１の書き込みモードを選択することで、データを長期
間保持することができる。また、第２の書き込みモードを選択することで、短時間でデー
タの書き込みを行うことができる。
【００１３】
容量部としては、ゲート容量等のトランジスタに起因する容量、配線間の容量、又は容量
素子等を用いることができる。
【００１４】
上記各構成において、第２の容量部は、第１の容量部に比べて容量が大きいことが好まし
い。
【００１５】
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが
行われる記憶回路であって、スイッチを介して該トランジスタと接続された、データに基
づく電荷を保持する容量部を備え、スイッチがオン状態であり、電気的に接続されたトラ
ンジスタのゲート容量及び容量部に、データに基づく電荷を蓄積する第１の書き込みモー
ドと、スイッチがオフ状態であり、トランジスタのゲート容量に、データに基づく電荷を
蓄積する第２の書き込みモードと、を有する記憶回路である。
【００１６】
また、本発明の一態様は、第１のトランジスタの導通状態を判別することによってデータ
の読み出しが行われる記憶回路であって、第１のトランジスタと、第２のトランジスタと
、第３のトランジスタと、データに基づく電荷を保持する容量素子と、を備え、第２のト
ランジスタ及び第３のトランジスタをオン状態とすることで、第１のトランジスタのゲー
ト容量及び容量素子に、データに基づく電荷を蓄積する第１の書き込みモードと、第２の
トランジスタをオン状態とし、かつ、第３のトランジスタをオフ状態とすることで、第１
のトランジスタのゲート容量にデータに基づく電荷を蓄積する第２の書き込みモードと、
を有する記憶回路である。
【００１７】
上記の記憶回路において、第２のトランジスタは、チャネル形成領域に酸化物半導体を含
むことが好ましい。また、第３のトランジスタは、チャネル形成領域に酸化物半導体を含
むことが好ましい。チャネル形成領域に酸化物半導体を用いたトランジスタのオフ電流（
オフ状態におけるリーク電流）は小さい。第２のトランジスタ及び第３のトランジスタの
オフ電流が小さいほど、第１のトランジスタのゲート容量（及び容量素子）は電荷を長期
間保持することができるため、好ましい。
【００１８】
上記の記憶回路において、第１のトランジスタは、チャネル形成領域に多結晶シリコン又
は単結晶シリコンを含むことが好ましい。チャネル形成領域に多結晶シリコン、又は単結
晶シリコンを用いたトランジスタの移動度は高い。第１のトランジスタの移動度が高いほ
ど、記憶回路はデータの読み出しを短時間で行うことができるため、好ましい。
【００１９】
本発明の一態様は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有
する第１のトランジスタと、第２のゲート電極、第２のソース電極、及び第２のドレイン
電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３のゲー
ト電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に酸化物
半導体を含む第３のトランジスタと、第１の容量素子と、第１の配線と、第２の配線と、
第３の配線と、第４の配線と、第５の配線と、第６の配線と、を備え、第１のゲート電極
は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３の
ドレイン電極の一方と電気的に接続し、第１のソース電極は、第１の配線と電気的に接続
し、第１のドレイン電極は、第２の配線と電気的に接続し、第２のゲート電極は、第３の
配線と電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、第４の配線
と電気的に接続し、第３のゲート電極は、第５の配線と電気的に接続し、第３のソース電
極又は第３のドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第
１の容量素子の他方の電極は、第６の配線と電気的に接続する記憶回路である。
【００２０】
上記記憶回路において、第２の容量素子と、第７の配線と、をさらに備え、第２の容量素
子の一方の電極は、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方
、及び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素
子の他方の電極は、第７の配線と電気的に接続する構成も、本発明の一態様である。
【００２１】
本発明の一態様は、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有
する第１のトランジスタと、第２のゲート電極、第２のソース電極、及び第２のドレイン
電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３のゲー
ト電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に酸化物
半導体を含む第３のトランジスタと、第１の容量素子と、を備え、第１のゲート電極は、
第２のソース電極又は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレ
イン電極の一方と電気的に接続し、第２のゲート電極には、第１の選択信号が入力され、
第２のソース電極又は第２のドレイン電極の他方には、データを含む信号が入力され、第
３のゲート電極には、第２の選択信号が入力され、第３のソース電極又は第３のドレイン
電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第１の容量素子の他方の
電極には、固定電位が与えられ、第１のソース電極又は第１のドレイン電極の一方には、
信号が入力され、第１のソース電極又は第１のドレイン電極の他方の電位を読み取ること
で、データの読み出しが行われる記憶回路である。
【００２２】
上記記憶回路において、第２の容量素子をさらに備え、第２の容量素子の一方の電極は、
第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３のソース
電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素子の他方の電極には
、固定電位が与えられる構成も本発明の一態様である。
【００２３】
本発明の一態様は、第１のトランジスタの導通状態を判別することによってデータの読み
出しが行われる記憶回路であって、第２のゲート電極、第２のソース電極、及び第２のド
レイン電極を有し、チャネル形成領域に酸化物半導体を含む第２のトランジスタと、第３
のゲート電極、第３のソース電極、及び第３のドレイン電極を有し、チャネル形成領域に
酸化物半導体を含む第３のトランジスタと、第１の容量素子と、を備え、第１のトランジ
スタのゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソー
ス電極又は第３のドレイン電極の一方と電気的に接続し、第３のソース電極又は第３のド
レイン電極の他方は、第１の容量素子の一方の電極と電気的に接続し、第２のゲート電極
には、第１の選択信号が入力され、第２のソース電極又は第２のドレイン電極の他方には
、データを含む信号が入力され、第３のゲート電極には、第２の選択信号が入力され、第
１の容量素子の他方の電極には、固定電位が与えられる記憶回路である。
【００２４】
上記記憶回路において、第２の容量素子をさらに備え、第２の容量素子の一方の電極は、
第１のトランジスタのゲート電極、第２のソース電極又は第２のドレイン電極の一方、及
び第３のソース電極又は第３のドレイン電極の一方と電気的に接続し、第２の容量素子の
他方の電極には、固定電位が与えられる構成も本発明の一態様である。
【００２５】
また、本発明の一態様は、第２のトランジスタ及び第３のトランジスタをオン状態とし、
第１のトランジスタのゲート容量及び第１の容量素子に、データに基づく電荷を蓄積する
第１の書き込みモードと、第２のトランジスタをオン状態とし、かつ、第３のトランジス
タをオフ状態とし、第１のトランジスタのゲート容量に、データに基づく電荷を蓄積する
第２の書き込みモードと、を有する上記の記憶回路である。
【００２６】
また、上記記憶回路と、該記憶回路と電気的に接続する読み出し回路（具体的には上記第
１のトランジスタの状態を判別することによってデータの読み出しを行う読み出し回路）
とを含む記憶装置（半導体装置ともいう）や、上記記憶回路又は上記記憶装置を含む電子
機器等も本発明に含まれる。
【００２７】
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」又
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００２８】
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２９】
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
【００３０】
また、本明細書において、「ゲート容量」とは、少なくとも、ゲート電極とチャネル形成
領域との間に形成される容量を指す。また、ゲート電極と、ソース電極又はドレイン電極
との間に形成される容量を含んでいても良い。
【発明の効果】
【００３１】
本発明の一態様では、高速動作が可能で、電力が供給されない状況でもデータを長期間保
持できる記憶回路を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様の記憶回路を示す図。
【図２】本発明の一態様の記憶回路の平面模式図を示す図。
【図３】本発明の一態様の記憶回路の断面模式図を示す図。
【図４】トランジスタの一例を示す図。
【図５】本発明の一態様のレジスタを示す図。
【図６】本発明の一態様のレジスタのフローチャートを示す図。
【図７】本発明の一態様の記憶装置を示す図。
【図８】本発明の一態様の電子機器を示す図。
【発明を実施するための形態】
【００３３】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
【００３４】
また、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面に開
示された位置、大きさ、範囲などに限定されない。
【００３５】
また、本明細書における「第１」、「第２」、「第３」などの序数は、構成要素の混同を
避けるために付すものであり、数的に限定するものではないことを付記する。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様の記憶回路について図１を用いて説明する。
【００３７】
本発明の一態様の記憶回路は、データを長期間保持できる第１の書き込みモードと、デー
タの書き込みを高速で行える第２の書き込みモードと、を備える。本発明の一態様の記憶
回路は、保持する容量部を選択することで、長く保持する必要のあるデータは、長期間保
持でき、短時間で書き込みを行う必要のあるデータは、高速で書き込むことができる。し
たがって、本発明の一態様の記憶回路は、電力が供給されない状況でもデータを長期間保
持することができ、また、高速動作も可能である。
【００３８】
本発明の一態様は、トランジスタの導通状態を判別することによってデータの読み出しが
行われる記憶回路であって、スイッチを介して接続された、データに基づく電荷を保持す
る第１の容量部及び第２の容量部を備える記憶回路である。
【００３９】
具体的には、本発明の一態様は、トランジスタの導通状態を判別することによってデータ
の読み出しが行われる記憶回路であって、スイッチを介して接続された、データに基づく
電荷を保持する第１の容量部及び第２の容量部を備え、スイッチがオン状態であり、電気
的に接続された第１の容量部及び第２の容量部に、データに基づく電荷を蓄積する第１の
書き込みモードと、スイッチがオフ状態であり、第１の容量部にデータに基づく電荷を蓄
積し、第２の容量部にはデータに基づく電荷を蓄積しない第２の書き込みモードと、を有
する記憶回路である。
【００４０】
上記の記憶回路では、第１の書き込みモードを選択することで、データを長期間保持する
ことができる。また、第２の書き込みモードを選択することで、短時間でデータの書き込
みを行うことができる。
【００４１】
本発明の一態様の記憶回路は、記憶回路に供給される電力が停止してもデータの保持が可
能である。特に、第１の書き込みモードを選択することで、データをより長期間保持する
ことができる。
【００４２】
例えば、本発明の一態様の記憶回路に電力が供給されている間は、第２の書き込みモード
を選択し、電力供給が停止する前に、第１の書き込みモードを選択すれば良い。これによ
り、記憶回路に電力が供給されている間は、短時間でデータの書き込みを行うことができ
、かつ、記憶回路に供給される電力が停止しても、長期間、データを保持することができ
る。
【００４３】
また、本発明の一態様の記憶回路と電気的に接続するＣＰＵやプロセッサ等に電力が供給
されている間は、第２の書き込みモードを選択し、電力供給が停止する前に、第１の書き
込みモードを選択しても良い。これにより、ＣＰＵやプロセッサ等に電力が供給されてい
る間は、短時間でデータの書き込みを行うことができ、かつ、ＣＰＵやプロセッサ等に供
給される電力が停止しても、長期間、データを保持することができる。
【００４４】
また、データの書き換えが多い場合に、第２の書き込みモードを用いることが好ましい。
例えば、データの種類によって記憶回路の動作を選択すれば良く、レジスタ等、演算処理
に使用するデータの場合は、第２の書き込みモードを選択し、プログラム等、書き換えが
少ないデータの場合は、第１の書き込みモードを選択する。これにより、本発明の一態様
の記憶回路では、書き換えの多いデータについては、書き込みを高速で行うことができ、
かつ、書き換えの少ないデータについては、長期間保持することができる。
【００４５】
また、記憶回路（を含む記憶装置、電子機器等）の使用者がどちらのモードを使用するか
選択できる仕様としても良い。
【００４６】
記憶回路がどちらのモードを用いてデータを保持するか、は、該記憶回路に接続された制
御回路からの信号等により、制御すれば（決定されれば）良い。
【００４７】
容量部としては、ゲート容量等のトランジスタに起因する容量、配線間の容量、又は容量
素子等を用いることができる。特に、第２の容量部は、第１の容量部に比べて容量が大き
いことが好ましい。
【００４８】
スイッチとしては、電気的スイッチや機械的スイッチ等が挙げられ、電流の流れを制御で
きるものであれば特に限定されない。例えば、トランジスタやダイオード等を用いること
ができる。
【００４９】
＜記憶回路の構成＞
図１（Ａ）に示す記憶回路は、第１のトランジスタ１０１、第２のトランジスタ１０３、
第３のトランジスタ１０５、及び容量素子１０７を備える。
【００５０】
第１のトランジスタ１０１は、第１のゲート電極、第１のソース電極、及び第１のドレイ
ン電極を有する。
【００５１】
第２のトランジスタ１０３は、第２のゲート電極、第２のソース電極、及び第２のドレイ
ン電極を有する。第２のトランジスタ１０３は、チャネル形成領域に酸化物半導体を含む
。
【００５２】
第３のトランジスタ１０５は、第３のゲート電極、第３のソース電極、及び第３のドレイ
ン電極を有する。第３のトランジスタ１０５は、チャネル形成領域に酸化物半導体を含む
。
【００５３】
第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソー
ス電極又は第３のドレイン電極の一方と電気的に接続し、第１のソース電極は、第１の配
線（１ｓｔ  Ｌｉｎｅ）と電気的に接続し、第１のドレイン電極は、第２の配線（２ｎｄ
Ｌｉｎｅ）と電気的に接続し、第２のゲート電極は、第３の配線（３ｒｄ  Ｌｉｎｅ）
と電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、第４の配線（４
ｔｈ  Ｌｉｎｅ）と電気的に接続し、第３のゲート電極は、第５の配線（５ｔｈ  Ｌｉｎ
ｅ）と電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、容量素子１
０７の一方の電極と電気的に接続し、容量素子１０７の他方の電極は、第６の配線（６ｔ
ｈ  Ｌｉｎｅ）と電気的に接続している。
【００５４】
第１の配線〜第６の配線について説明する。第１の配線は、信号が入力される配線であり
、例えば、固定電位が与えられる配線を用いることができる。第２の配線は、例えば、読
み出し回路と電気的に接続する配線とすることができる。第３の配線は、第２のトランジ
スタ１０３の導通状態（オン状態又はオフ状態）を選択する選択信号が入力される配線で
ある。第４の配線は、データを含む信号が与えられる配線である。第５の配線は、第３の
トランジスタ１０５の導通状態（オン状態又はオフ状態）を選択する選択信号が入力され
る配線である。第６の配線は、固定電位が与えられる配線である。なお、第１の配線及び
第６の配線は、同電位とすることができる。
【００５５】
第１のトランジスタ１０１は、移動度が高いことが好ましい。例えば、チャネル形成領域
に多結晶シリコン、単結晶シリコン等を用いることで、第１のトランジスタ１０１の移動
度を高くすることができる。第１のトランジスタ１０１の移動度が高いほど、記憶回路は
データの読み出しを短時間で行うことができる。
【００５６】
第１のトランジスタ１０１のゲート容量としては、第１のゲート電極とチャネル形成領域
とが絶縁膜を介して積層する領域で形成される容量や、第１のゲート電極と、第１のソー
ス電極又は第１のドレイン電極とが絶縁膜を介して積層する領域で形成される容量等が挙
げられ、これらによって、ゲート容量の大きさを制御できる。
【００５７】
第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は、極めて小さいこ
とが好ましい。第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流が小
さいほど、第１のトランジスタ１０１のゲート容量は電荷を長期間保持することができる
。また、記憶回路に供給される電力が停止しても長期間電荷を保持することが可能となる
。
【００５８】
第２のトランジスタ１０３及び第３のトランジスタ１０５には、チャネルが形成される半
導体にシリコンを用いたトランジスタに比べて、オフ電流が低減されたトランジスタを用
いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりも
バンドギャップが広い半導体を用いることが好ましい。例えば、バンドギャップが１．１
ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．
８ｅＶ以下である半導体を用いる。シリコンよりもバンドギャップが広い半導体としては
、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体等の金属酸化物でなる酸化物半導体等が挙げられる。
【００５９】
また、第２のトランジスタ１０３及び第３のトランジスタ１０５のチャネル形成領域には
、シリコンよりも真性キャリア密度が低い半導体を用いることが好ましい。例えば、酸化
物半導体の真性キャリア密度は、１０−９／ｃｍ３であり、シリコンの真性キャリア密度
の１０１１／ｃｍ３と比較して極めて小さい。
【００６０】
酸化物半導体をチャネル形成領域に用いたトランジスタの多数キャリアは、トランジスタ
のソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能で
あるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体
を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５
℃においても、１ｚＡ／μｍ以下と、極めて小さくすることが可能である。
【００６１】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、かつ酸素欠損が低
減されることにより高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限り
なく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さ
いという特性を有する。水分または水素などの不純物濃度が十分に低減され、かつ酸素欠
損が低減されることにより高純度化された酸化物半導体を用いることにより、トランジス
タのオフ電流を小さくすることができる。
【００６２】
なお、高純度化された酸化物半導体の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓ
ｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定値において、
５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１８ａｔｏｍｓ／ｃｍ３以下、
さらには５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【００６３】
また、高純度化された酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、さら
には１×１０１２／ｃｍ３未満、さらには１×１０１１／ｃｍ３未満であることが好まし
い。
【００６４】
本発明の一態様の記憶回路は、容量素子１０７及び第１のトランジスタ１０１のゲート容
量を用いることで、データを長期間保持できる第１の書き込みモードと、第１のトランジ
スタ１０１のゲート容量を用いることで、データの書き込みを高速で行える第２の書き込
みモードと、を備える。本発明の一態様の記憶回路は、保持する容量部を選択することで
、長く保持したいデータは、（大量であっても）長期間保持でき、短時間で書き込みを行
いたいデータは、高速で書き込むことができる。
【００６５】
ここで、容量素子１０７の容量は、第１のトランジスタ１０１のゲート容量に比べて十分
に大きいことが好ましい。
【００６６】
また、図１（Ｂ）に示すように、本発明の一態様の記憶回路は、容量素子１０９を有して
いても良い。容量素子１０９の一方の電極は、第１のゲート電極、第２のソース電極又は
第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方と電気
的に接続し、他方の電極は、第７の配線（７ｔｈ  Ｌｉｎｅ）と電気的に接続している。
【００６７】
ただし、容量素子１０９の容量は、容量素子１０７の容量に比べて十分に小さいものとす
る。
【００６８】
また、第７の配線は、固定電位が与えられる配線であり、例えば、第６の配線と同電位と
することができる。
【００６９】
＜記憶回路の動作＞
図１（Ａ）に示す記憶回路の動作について説明する。
【００７０】
≪第１の書き込みモード≫
まず、容量素子１０７及び第１のトランジスタ１０１のゲート容量を用いたデータの書き
込み、保持、及び読み出しについて説明する。ここでは、容量素子１０７の一方の電極、
及び第３のソース電極又は第３のドレイン電極の他方が構成するノードをノードＡと記す
。また、第１のゲート電極、第２のソース電極又は第２のドレイン電極の一方、及び第３
のソース電極又は第３のドレイン電極の一方が構成するノードをノードＢと記す。なお、
本実施の形態において、特に記載の無い限り、ゲート容量とは、第１のトランジスタ１０
１のゲート容量を指す。
【００７１】
［１−１：容量素子１０７及びゲート容量を用いたデータの書き込み］
第３の配線の電位を、第２のトランジスタ１０３がオン状態となる電位にし、かつ、第５
の配線の電位を、第３のトランジスタ１０５がオン状態となる電位にすることで、第２の
トランジスタ１０３及び第３のトランジスタ１０５をオン状態にする。続いて、第４の配
線と第６の配線の間に所望の電圧を与えることにより、容量素子１０７及びゲート容量に
電荷が蓄積され、ノードＡ及びノードＢに電位が与えられる（データの書き込み）。
【００７２】
［１−２：容量素子１０７及びゲート容量を用いたデータの保持］
第３の配線の電位を、第２のトランジスタ１０３がオフ状態となる電位にし、かつ、第５
の配線の電位を、第３のトランジスタ１０５がオフ状態となる電位にすることで、第２の
トランジスタ１０３及び第３のトランジスタ１０５をオフ状態とする。これにより、ノー
ドＡ及びノードＢに与えられた電位が保持される（データの保持）。なお、ここでは、第
３のトランジスタ１０５をオフ状態にするのと同時に、又はそれより後に、第２のトラン
ジスタ１０３をオフ状態とする。
【００７３】
ここで、第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は極めて小
さいため、容量素子１０７及びゲート容量に蓄積された電荷は長時間にわたって保持され
る。
【００７４】
［１−３：容量素子１０７及びゲート容量を用いたデータの読み出し］
読み出しを行う際、第１の配線には、所定の電位（定電位）が与えられる。第５の配線の
電位を、第３のトランジスタ１０５がオン状態となる電位にすることで、第３のトランジ
スタ１０５をオン状態にする。ここで、ノードＡに、第１のトランジスタ１０１をオン状
態とさせる電位が保持されているときは、第２の配線の電位が変化する。一方、ノードＡ
に、第１のトランジスタ１０１をオフ状態とさせる電位が保持されているときには、第２
の配線の電位は変化しない。したがって、第２の配線の電位の変化を検知することで、記
憶回路に書き込まれたデータを読み出すことができる。
【００７５】
［１−４：容量素子１０７及びゲート容量を用いたデータの書き換え］
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる
。第２のトランジスタ１０３及び第３のトランジスタ１０５をオン状態とし、第４の配線
と第６の配線間に新たなデータに係る電圧を与えることにより、容量素子１０７及びゲー
ト容量に電荷が蓄積され、ノードＡ及びノードＢに電位が与えられる（データの書き込み
）。その後、第２のトランジスタ１０３及び第３のトランジスタ１０５をオフ状態とする
ことで、ノードＡ及びノードＢの電位（新たなデータに係る電位）が保持される。
【００７６】
容量素子１０７及び第１のトランジスタ１０１のゲート容量を用いてデータを保持するこ
とで、第１のトランジスタ１０１のゲート容量のみを用いてデータを保持する場合に比べ
て、データを長期間保持することができる。
【００７７】
≪第２の書き込みモード≫
次に、第１のトランジスタ１０１のゲート容量のみを用いたデータの書き込み、保持、及
び読み出しについて説明する。
【００７８】
［２−１：ゲート容量を用いたデータの書き込み］
第５の配線の電位を第３のトランジスタ１０５がオフ状態となる電位にすることで、第３
のトランジスタ１０５をオフ状態とする。また、第３の配線の電位を、第２のトランジス
タ１０３がオン状態となる電位にすることで、第２のトランジスタ１０３をオン状態とす
る。続いて、第４の配線に所望の電位を与えることにより、ゲート容量に電荷が蓄積され
、ノードＢに電位が与えられる（データの書き込み）。
【００７９】
［２−２：ゲート容量を用いたデータの保持］
第３の配線の電位を、第２のトランジスタ１０３がオフ状態となる電位にすることで、第
２のトランジスタ１０３をオフ状態とする。これにより、ノードＢに与えられた電位が保
持される（データの保持）。
【００８０】
ここで、第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流は極めて小
さいため、ゲート容量に蓄積された電荷は長時間にわたって保持される。
【００８１】
［２−３：ゲート容量を用いたデータの読み出し］
読み出しを行う際、第１の配線には、所定の電位（定電位）が与えられる。ここで、ノー
ドＢに、第１のトランジスタ１０１をオン状態とさせる電位が保持されているときは、第
２の配線の電位が変化する。一方、ノードＢに、第１のトランジスタ１０１をオフ状態と
させる電位が保持されているときには、第２の配線の電位は変化しない。したがって、第
２の配線の電位の変化を検知することで、記憶回路に書き込まれたデータを読み出すこと
ができる。
【００８２】
［２−４：ゲート容量を用いたデータの書き換え］
データの書き換えは、上記のデータの書き込み及び保持と同様の動作で行うことができる
。第２のトランジスタ１０３をオン状態とし（第３のトランジスタ１０５はオフ状態のま
まである）、第４の配線に新たなデータに係る電位をあたえることにより、ゲート容量に
電荷が蓄積され、ノードＢに電位が与えられる（データの書き込み）。その後、第２のト
ランジスタ１０３をオフ状態とすることで、ノードＢの電位（新たなデータに係る電位）
が保持される。
【００８３】
つまり、本発明の一態様の記憶回路は、再度のデータの書き込みによって、直接データを
書き換えることができる。したがって、フラッシュメモリ等において必要とされる消去動
作が不要であり、消去動作に起因する動作速度の低下や消費電力を抑制することができる
。
【００８４】
特に、ゲート容量のみを用いてデータを保持することで、容量素子１０７も用いてデータ
を保持する場合に比べて、書き込みを高速で行うことができる。
【００８５】
＜保持時間と書き込み時間の計算例＞
第１のトランジスタ１０１のゲート容量を用いた場合における、データを保持できる時間
と、データの書き込みにかかる時間について計算例を示す。以下では、第２のトランジス
タ１０３及び第３のトランジスタ１０５のチャネル形成領域に酸化物半導体を用い、第１
のトランジスタ１０１のゲート絶縁膜に膜厚ｘが１０ｎｍの酸化シリコン膜を用い、第１
のトランジスタ１０１のチャネル長Ｌ及びチャネル幅Ｗを１μｍとした場合について示す
。
【００８６】
第１のゲート電極及び半導体層の間のゲート絶縁膜の容量Ｃは、数式（１）に示す通り、
３．４５×１０−１５Ｆ（つまり、３．４５ｆＦ）と求められる。なお、数式（１）にお
いて、εは、ゲート絶縁膜の比誘電率を表し、ε０は真空の誘電率を表す。
【００８７】
【数１】
2018121065.tif 000003
【００８８】
第２のトランジスタ１０３及び第３のトランジスタ１０５のオフ電流Ｉｏｆｆを１０ｙＡ
、第１のトランジスタ１０１のゲート容量を用いてデータを保持する際のゲート電圧（保
持電圧）Ｖを３Ｖとすると、保持電荷が１０％減少するまでの時間ｔ１は、数式（２）に
示す通り、５．１７５×１０７ｓと求められ、つまり、１年半以上であることがわかる。
なお、容量素子１０７を用いてデータを保持する場合は、第１のトランジスタ１０１のゲ
ート容量のみを用いてデータを保持する場合よりも容量が大きくなるため、保持電荷が１
０％減少するまでの時間が、ｔ１よりも長い。
【００８９】
【数２】
2018121065.tif 000004
【００９０】
また、第２のトランジスタ１０３のオン電流Ｉｏｎを５μＡとすると、第１のトランジス
タ１０１のゲート容量にデータに基づく電荷を書き込む時間ｔ２は、２．０７×１０−９
ｓ（つまり、２．０７ｎｓ）と求められる。
【００９１】
【数３】
2018121065.tif 000005
【００９２】
以上により、チャネル形成領域に酸化物半導体を用いた第２のトランジスタ１０３及び第
３のトランジスタ１０５を適用した本発明の一態様の記憶回路では、ゲート容量を用いて
データを長期間保持でき、かつ、高速でデータの書き込みを行えることが示された。
【００９３】
＜酸化物半導体＞
また、本発明の一態様の記憶回路は、チャネル形成領域に酸化物半導体を用いたトランジ
スタを備える。以下に、酸化物半導体について説明する。
【００９４】
酸化物半導体は、単結晶、多結晶（ポリクリスタル）、又は非晶質（アモルファス）等の
状態をとる。
【００９５】
アモルファス状態の酸化物半導体は、平坦な表面を得ることが比較的容易であるため、該
アモルファス状態の酸化物半導体を用いたトランジスタは、動作させた際のキャリア（電
子）の界面散乱を低減でき、高い電界効果移動度を得ることが比較的容易である。
【００９６】
また、結晶性を有する酸化物半導体は、バルク内欠陥をより低減することができる。該結
晶性を有する酸化物半導体は、表面の平坦性を高めれば、アモルファス状態の酸化物半導
体を用いたトランジスタに比べて高い電界効果移動度を得ることができる。表面の平坦性
を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましい。
【００９７】
酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非
晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣより
も欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  
Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）と呼ぶ。
【００９８】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、
ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【００９９】
酸化物半導体膜は、例えば微結晶を有してもよい。微結晶を有する酸化物半導体（微結晶
酸化物半導体ともいう）膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ
結晶ともいう）を膜中に含む。
【０１００】
酸化物半導体膜は、例えば非晶質部を有してもよい。非晶質部を有する酸化物半導体（非
晶質酸化物半導体ともいう）膜は、例えば、原子配列が無秩序であり、結晶成分を有さな
い。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない
。
【０１０１】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層
構造を有してもよい。
【０１０２】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１０３】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１０４】
本発明の一態様において、酸化物半導体を用いた半導体層としては、ＣＡＡＣ−ＯＳ膜が
好ましい。
【０１０５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさ
であることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌ
ｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる
結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明
確な粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ
膜は、粒界に起因する電子移動度の低下が抑制される。
【０１０６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な
方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属
原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、
それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載
する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれる
こととする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５
°以上５°以下の範囲も含まれることとする。
【０１０７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
【０１０８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状
（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがあ
る。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行ったと
きに形成される。したがって、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被
形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
【０１０９】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性
の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【０１１０】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこと
が好ましい。特にＩｎとＺｎの両方を含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ
）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好まし
い。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【０１１１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有しても良い。
【０１１２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四
元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸
化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ
−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１１３】
以上に示したように、本発明の一態様の記憶回路は、長く保持したいデータは、長期間保
持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発明の一態様
の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適宜切り替え
て使用できる。
【０１１４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１１５】
（実施の形態２）
本実施の形態では、本発明の一態様の記憶回路の作製方法について図２〜図４を用いて説
明する。図２に、本発明の一態様の記憶回路の平面図の一例を示す。図２におけるＡ−Ｂ
間の断面図を図３（Ａ）に、Ｃ−Ｄ間の断面図を図３（Ｂ）に、Ｅ−Ｆ間の断面図を図３
（Ｃ）に示す。なお、本実施の形態で示す記憶回路の回路図は、図１（Ａ）に相当する。
【０１１６】
まず、基板２２１上に、ｎチャネル型の第１のトランジスタ１０１を作製する。ここでは
、一例として、単結晶の半導体基板から分離された単結晶半導体膜を用いてｎチャネル型
の第１のトランジスタ１０１を作製する。
【０１１７】
図３（Ｂ）に示す第１のトランジスタ１０１は、ゲート電極２０３を有する。第１のトラ
ンジスタ１０１は、半導体層２０１内に、ゲート電極２０３と重なる領域を挟むように設
けられた一対のｎ型の導電性を有する領域を含む。そして、第１のトランジスタ１０１は
、半導体層２０１とゲート電極２０３の間にゲート絶縁膜２２５を有する。
【０１１８】
具体的な単結晶半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の半
導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面か
ら一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成す
る。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの
入射角によって調節することができる。そして、半導体基板と、絶縁膜２２３が形成され
た基板２２１とを、間に当該絶縁膜２２３が挟まるように貼り合わせる。貼り合わせでは
、半導体基板と基板２２１とを重ね合わせた後、半導体基板と基板２２１の一部に、１Ｎ
／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下
程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜２２３とが接合
を開始し、最終的には密着した面全体に接合が及ぶ。次いで、加熱処理を行うことで、脆
化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、
脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する。上
記加熱処理の温度は、基板２２１の歪み点を越えない温度とする。そして、上記単結晶半
導体膜をエッチング等により所望の形状に加工することで、島状の半導体層２０１を形成
することができる。
【０１１９】
なお、本実施の形態では、単結晶の半導体膜を用いて第１のトランジスタ１０１を作製す
る例について説明するが、本発明はこの構成に限定されない。例えば、絶縁膜２２３上に
気相成長法を用いて形成された多結晶、微結晶の半導体膜を用いても良いし、上記半導体
膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いた
レーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法
とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優
れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニー
ル結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた
結晶化法を用いても良い。
【０１２０】
また、第１のトランジスタ１０１は、シリコン、ゲルマニウム、シリコンゲルマニウム、
単結晶炭化シリコンなどの半導体材料を用いて作製することができる。例えば、シリコン
を用いた第１のトランジスタ１０１は、シリコンウェハなどの単結晶の半導体基板、ＳＯ
Ｉ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用
いて形成することができる。
【０１２１】
基板２２１として使用することができる素材に大きな制限はないが、少なくとも、後の加
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板２２１には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、セラミック基板等を
用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点
が７３０℃以上のものを用いると良い。プラスチック等の可撓性を有する合成樹脂からな
る基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における
処理温度に耐え得るのであれば用いることが可能である。
【０１２２】
次に、第１のトランジスタ１０１を覆うように絶縁膜２２７を形成する。その後、ゲート
絶縁膜２２５及び絶縁膜２２７を部分的にエッチングすることで、半導体層２０１内の一
対のｎ型の導電性を有する領域、及びゲート電極２０３に達するコンタクトホールを形成
する。そして、絶縁膜２２７上にスパッタ法や真空蒸着法で導電膜を形成し、エッチング
等により該導電膜をパターニングすることで、該一対のｎ型の導電性を有する領域と電気
的に接続する導電層２０５ａ及び導電層２０５ｂ、並びにゲート電極２０３と電気的に接
続する導電層２０５ｃを形成する。さらに、導電層２０５ａ〜導電層２０５ｃを覆うよう
に絶縁膜２２９を形成する。
【０１２３】
絶縁膜２２７及び絶縁膜２２９は、それぞれ、単層構造でも良いし、積層構造でも良い。
絶縁膜２２７及び絶縁膜２２９は、その表面をＣＭＰ法などにより平坦化させても良い。
平坦化された絶縁膜を用いることで、後に形成する酸化物半導体層を有するトランジスタ
における電気特性のばらつきを低減することができる。また、酸化物半導体層を有するト
ランジスタを歩留まり高く形成することができる。
【０１２４】
絶縁膜２２７及び絶縁膜２２９は、後の作製工程における加熱処理の温度に耐えうる材料
を用いる。絶縁膜２２７や絶縁膜２２９の材料としては、例えば、酸化シリコン、窒化シ
リコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、酸化アルミニウム、
酸化ガリウム、酸化窒化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコ
ニウム、酸化ランタン、酸化バリウム等を用いることができる。
【０１２５】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質を指し、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を指す。
【０１２６】
後に形成する酸化物半導体層２０７と接する層である絶縁膜２２９は、水分や、水素など
の不純物を極力含まないことが望ましい。絶縁膜２２９に水素が含まれると、その水素が
酸化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体
層のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそ
れがある。よって、絶縁膜２２９はできるだけ水素を含まない膜になるように、成膜方法
に水素を用いないことが重要である。
【０１２７】
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させ
ない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる
水素、水分などの不純物の酸化物半導体層２０７への混入、及び酸化物半導体を構成する
主成分材料である酸素の酸化物半導体層２０７からの放出を防止する保護膜として機能す
るため好ましく適用することができる。
【０１２８】
絶縁膜２２９は、酸化物半導体層２０７と接する部分において酸素を含むことが好ましい
。特に、絶縁膜２２９は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸
素が存在することが好ましく、例えば、絶縁膜２２９として、酸化シリコン膜を用いる場
合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。この酸化シリコン膜を絶
縁膜２２９として用いることで、酸化物半導体層２０７に酸素を供給することができ、特
性を良好にすることができる。
【０１２９】
また、絶縁膜２２９を積層構造とする場合、酸化物半導体層２０７と接する酸化物絶縁膜
と、酸化物絶縁膜と接するバリア性の高い絶縁膜と、の積層構造が好ましい。例えば、バ
リア性の高い絶縁膜として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜
、又は窒化酸化アルミニウム膜などを用いることができる。バリア性の高い絶縁膜を用い
ることで、酸化物半導体層２０７内等に、水分又は水素などの不純物が入り込むのを防ぐ
ことができる。
【０１３０】
導電層２０５ａ〜導電層２０５ｃの材料としては、例えば、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素、上述した元素を成分と
する合金、又は上述した元素を組み合わせた合金等が挙げられる。また、アルミニウム、
銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングス
テンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、
耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。
高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオ
ジム、スカンジウム、イットリウム等を用いることができる。
【０１３１】
また、導電層２０５ａ〜導電層２０５ｃは、単層構造でも、２層以上の積層構造でも良い
。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積
層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらに
その上にチタン膜を成膜する３層構造などが挙げられる。
【０１３２】
また、導電層２０５ａ〜導電層２０５ｃは、導電性の金属酸化物で形成しても良い。導電
性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、
インジウム亜鉛酸化物又は該金属酸化物材料にシリコン若しくは酸化シリコンを含ませた
ものを用いることができる。
【０１３３】
導電膜形成後に加熱処理を行う場合には、該加熱処理に耐える耐熱性を導電膜に持たせる
ことが好ましい。
【０１３４】
次に、絶縁膜２２９上に、酸化物半導体層２０７を形成する。酸化物半導体については、
先の実施の形態における説明も合わせて参酌できる。
【０１３５】
酸化物半導体層２０７は、単層構造としても良いし、積層構造としても良い。また、非晶
質構造としても良いし、結晶性酸化物半導体としても良い。酸化物半導体層２０７を非晶
質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによ
って、結晶性酸化物半導体層としても良い。非晶質酸化物半導体層を結晶化させる熱処理
の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５０
０℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程におけ
る他の熱処理を兼ねることも可能である。
【０１３６】
酸化物半導体層２０７の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  
Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半
導体層２０７は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセ
ットされた状態で成膜を行うスパッタリング装置を用いて成膜しても良い。
【０１３７】
酸化物半導体層２０７を形成する際、できる限り酸化物半導体層２０７に含まれる水素濃
度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法
を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとし
て、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的に
はアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【０１３８】
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであっても良い。クライオポンプは、例えば
、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸
化物半導体層２０７に含まれる不純物の濃度を低減できる。
【０１３９】
また、酸化物半導体層２０７をスパッタリング法で成膜する場合、成膜に用いる金属酸化
物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜し
た酸化物半導体層を緻密な膜とすることができる。
【０１４０】
また、基板２２１を高温に保持した状態で酸化物半導体層２０７を形成することも、酸化
物半導体層２０７中に含まれうる不純物濃度を低減するのに有効である。基板２２１を加
熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２
００℃以上３５０℃以下とすれば良い。また、成膜時に基板を高温で加熱することで、結
晶性酸化物半導体層を形成することができる。
【０１４１】
なお、酸化物半導体層２０７は、成膜時に酸素が多く含まれるような条件（例えば、酸素
１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く
含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量
が過剰な領域が含まれている）膜とすることが好ましい。
【０１４２】
また酸化物半導体層２０７を、成膜する際に用いるスパッタリングガスは水素、水、水酸
基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１４３】
酸化物半導体層２０７としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得
る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下とし
て酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は
、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、
表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後
、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ
軸配向させる方法である。
【０１４４】
成膜後の酸化物半導体膜をフォトリソグラフィ工程により加工して、島状の酸化物半導体
層２０７が形成される。島状の酸化物半導体層２０７へ加工するためのレジストマスクを
インクジェットで形成しても良い。レジストマスクをインクジェットで形成するとフォト
マスクを使用しないため、製造コストを低減することができる。
【０１４５】
また、酸化物半導体層２０７に、当該酸化物半導体層２０７に含まれる過剰な水素（水や
水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うのが好ましい。熱
処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧
下又は窒素雰囲気下などで行うことができる。
【０１４６】
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。
例えば、脱水化又は脱水素化処理後の酸化物半導体層２０７に含まれる水素濃度を、５×
１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【０１４７】
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタの作製工程においてどのタイミングで行っても良い。また、脱水化又は脱水素化のた
めの熱処理は、複数回行ってもよく、他の加熱処理と兼ねても良い。
【０１４８】
なお、脱水化又は脱水素化のための熱処理を酸化物半導体層２０７の島状への加工前に行
うと、絶縁膜２２９に含まれる酸素が熱処理によって放出されるのを防止することができ
るため好ましい。
【０１４９】
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
【０１５０】
また、熱処理で酸化物半導体層２０７を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入しても良い。酸素ガスもしくは一酸化二窒素ガ
スに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス
もしくは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は
一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする
ことが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理
による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分
材料である酸素を供給することによって、酸化物半導体層２０７を高純度化及びｉ型（真
性）化することができる。
【０１５１】
また、脱水化又は脱水素化処理を行った酸化物半導体層２０７に、酸素（少なくとも、酸
素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給し
ても良い。この工程によって、酸化物半導体層２０７を高純度化、及びｉ型（真性）化す
ることができる。
【０１５２】
高純度化し、ｉ型（真性）化した酸化物半導体層２０７を有するトランジスタは、電気特
性変動が抑制されており、電気的に安定である。
【０１５３】
酸素は、酸化物半導体層２０７に直接導入しても良いし、後に形成されるゲート絶縁膜２
３１などの他の膜を通過して酸化物半導体層２０７へ導入しても良い。酸素を他の膜を通
過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオ
ンインプランテーション法などを用いれば良いが、露出された酸化物半導体層２０７へ直
接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【０１５４】
酸化物半導体層２０７への酸素の導入は、脱水化又は脱水素化処理を行った後であればよ
く、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層２０
７への酸素の導入は複数回行っても良い。
【０１５５】
次に、絶縁膜２２９を部分的にエッチングすることで、導電層２０５ｃに達するコンタク
トホールを形成する。そして、酸化物半導体層２０７を覆うように、スパッタ法や真空蒸
着法で導電膜を形成し、エッチング等により該導電膜をパターニングすることで、ソース
電極、ドレイン電極、又は配線として機能する導電層２０９ａ〜導電層２０９ｄを形成す
る。
【０１５６】
なお、導電層２０９ａ〜導電層２０９ｃは、酸化物半導体層２０７に接している。また、
導電層２０９ｂは、導電層２０５ｃと電気的に接続している。
【０１５７】
導電層２０９ａ〜導電層２０９ｄは、導電層２０５ａ〜導電層２０５ｃと同様の材料、方
法を用いて形成することができる。
【０１５８】
なお、導電膜のエッチングの際に、酸化物半導体層２０７がなるべく除去されないように
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の
酸化物半導体層２０７の露出した部分が一部エッチングされることで、溝部（凹部）が形
成されることもある。
【０１５９】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行っても良い。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１６０】
その後、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うことが好ましい
。このプラズマ処理によって露出している酸化物半導体層２０７の表面に付着した水など
を除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行っても良い。
【０１６１】
次に、導電層２０９ａ〜導電層２０９ｄを覆うように、ゲート絶縁膜２３１を形成する。
【０１６２】
ゲート絶縁膜２３１の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。ま
た、ゲート絶縁膜２３１は、スパッタリングターゲット表面に対し、概略垂直に複数の基
板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜しても良い。
【０１６３】
ゲート絶縁膜２３１の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、
窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、窒化酸化シリコン等を用いる
ことができる。ゲート絶縁膜２３１は、酸化物半導体層２０７と接する部分において酸素
を含むことが好ましい。特に、ゲート絶縁膜２３１は、膜中（バルク中）に少なくとも化
学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜２３１
として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが
好ましい。本実施の形態では、ゲート絶縁膜２３１として、ＳｉＯ２＋α（ただし、α＞
０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜２３１として用
いることで、酸化物半導体層２０７に酸素を供給することができ、特性を良好にすること
ができる。さらに、ゲート絶縁膜２３１は、作製するトランジスタのサイズやゲート絶縁
膜２３１の段差被覆性を考慮して形成することが好ましい。
【０１６４】
また、ゲート絶縁膜２３１の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリー
ク電流を低減できる。さらに、ゲート絶縁膜２３１は、単層構造としても良いし、積層構
造としても良い。
【０１６５】
なお、ゲート絶縁膜２３１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素
、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水
の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下で
あることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加
熱処理を行う。或いは、水分又は水素を低減させるために酸化物半導体層に対して行った
先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁
膜２３１が設けられた後に、加熱処理が施されることによって、酸化物半導体層に対して
行った先の加熱処理により、酸化物半導体層２０７に酸素欠損が発生していたとしても、
ゲート絶縁膜２３１から酸化物半導体層２０７に酸素が供与される。そして、酸化物半導
体層２０７に酸素が供与されることで、酸化物半導体層２０７において、ドナーとなる酸
素欠損を低減することが可能である。その結果、酸化物半導体層２０７をｉ型に近づける
ことができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向
上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜２３１の形
成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜
を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導
体層２０７をｉ型に近づけることができる。
【０１６６】
また、酸素雰囲気下で酸化物半導体層２０７に加熱処理を施すことで、酸化物半導体に酸
素を添加し、酸化物半導体層２０７中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９
９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不
純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１６７】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層２０７に酸
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨ
ｚのマイクロ波でプラズマ化した酸素を酸化物半導体層２０７に添加すれば良い。
【０１６８】
次に、ゲート絶縁膜２３１を部分的にエッチングすることで、導電層２０９ｄに達するコ
ンタクトホールを形成する。そして、導電層２０９ａ〜導電層２０９ｄを覆うように、ス
パッタ法や真空蒸着法で導電膜を形成し、エッチング等により該導電膜をパターニングす
ることで、ゲート電極又は配線として機能する導電層２１１ａ〜導電層２１１ｃを形成す
る。
【０１６９】
導電層２１１ａ〜導電層２１１ｃは、単層構造としても良いし、積層構造としても良い。
導電層２１１ａ〜導電層２１１ｃは、モリブデン、チタン、タンタル、タングステン、ア
ルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属材料、又
は上述した元素を成分とする金属窒化物（窒化チタン、窒化モリブデン、窒化タングステ
ン）等を用いて形成することができる。
【０１７０】
また、導電層２１１ａ〜導電層２１１ｃは、インジウム錫酸化物、酸化タングステンを含
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化
シリコンを添加したインジウム錫酸化物などの導電性材料を適用することもできる。また
、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１７１】
また、導電層２１１ａ〜導電層２１１ｃの一層として、酸化物半導体の仕事関数よりも大
きな仕事関数を有する材料、好ましくは１ｅＶ（電子ボルト）以上大きな仕事関数を有す
る材料を用いることが好ましい。当該材料としては、例えば窒素を含む金属酸化物、具体
的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を
含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒
素を含むＩｎ−Ｏ膜や、金属窒化膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、
窒化タングステン膜など）を用いることができる。導電層が積層構造である場合は、特に
ゲート絶縁膜２３１と接する層に用いることが好ましい。これらの膜は５ｅＶ以上の仕事
関数を有し、ゲート電極として用いた場合、トランジスタの閾値電圧をプラスにすること
ができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１７２】
なお、さらに導電層２１１ａ〜導電層２１１ｃを覆う絶縁膜を設けても良い。
【０１７３】
以上の工程により、第２のトランジスタ１０３、及び第３のトランジスタ１０５、並びに
容量素子１０７が形成される。
【０１７４】
なお、図１（Ａ）に示す第１のトランジスタ１０１の構成は先に挙げた構成に限定されな
い。第１のトランジスタ１０１として適用することができる別の構成について、図４を用
いて説明する。
【０１７５】
まず、ｐ型の半導体基板２５１に素子分離領域２５３を形成する（図４（Ａ））。
【０１７６】
ｐ型の半導体基板２５１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコン
ウェハ）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【０１７７】
素子分離領域２５３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉ
ｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用
いて形成する。
【０１７８】
また、同一基板上にｐチャネル型のトランジスタを形成する場合、ｐ型の半導体基板２５
１の一部にｎウェル領域を形成しても良い。ｎウェル領域は、リン、ヒ素等のｎ型を付与
する不純物元素を添加して形成される。
【０１７９】
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐ型の
トランジスタを形成しても良い。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等
の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトラン
ジスタを形成しても良い。
【０１８０】
次に、半導体基板２５１上にゲート絶縁膜２５７及びゲート電極２５９を形成する（図４
（Ａ））。
【０１８１】
ゲート絶縁膜２５７として、熱処理を行い半導体基板２５１の表面を酸化させて酸化シリ
コン膜を形成することができる。もしくは、熱酸化法により酸化シリコン膜を形成した後
に、窒化処理を行い酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸
素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造を形成する。又は、厚
さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料と
もいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジル
コニウム、酸化アルミニウム、酸化チタン等の金属酸化物、又は酸化ランタンなどの希土
類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成しても良い。
【０１８２】
ゲート電極２５９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等
から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用
いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることがで
きる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２５９を形成しても良
い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いること
ができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、
剥離を防止することができる。
【０１８３】
ゲート電極２５９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電
膜の一部を選択的にエッチングして形成される。
【０１８４】
なお、高集積化を実現するためには、ゲート電極２５９の側面にサイドウォール絶縁層を
有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、
ゲート電極２５９の側面にサイドウォール絶縁層を設けることもできる。
【０１８５】
次に、図４（Ｂ）に示すように、半導体基板２５１にｎ型を付与する不純物元素を添加し
て、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する領域２６１ｂを形成する
。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純
物元素を添加してｐ型の導電性を有する領域を形成する。ｎ型の導電性を有する領域２６
１ａ、ｎ型の導電性を有する領域２６１ｂ及びｐ型の導電性を有する領域におけるｎ型を
付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上
１×１０２１／ｃｍ３以下とすることが好ましい。ｎ型を付与する不純物元素及びｐ型を
付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板
２５１及びｎウェル領域に添加する。
【０１８６】
また、ゲート電極２５９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォー
ル絶縁層と重畳する領域に、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する
領域２６１ｂ及びｐ型の導電性を有する領域とは異なる不純物濃度の領域を形成すること
ができる。
【０１８７】
次に、図４（Ｃ）に示すように、半導体基板２５１、素子分離領域２５３、ゲート絶縁膜
２５７及びゲート電極２５９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２６５
を形成する。
【０１８８】
絶縁膜２６５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムな
どを用いればよく、積層又は単層で設ける。なお、絶縁膜２６５をＣＶＤ法により形成す
ることで、絶縁膜２６５の水素含有量が高まる。このような絶縁膜２６５を用いて加熱処
理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ
、当該半導体基板中の欠陥を低減することができる。
【０１８９】
絶縁膜２６５を形成した後、ｎ型の導電性を有する領域２６１ａ、ｎ型の導電性を有する
領域２６１ｂ及びｐ型の導電性を有する領域に添加された不純物元素を活性化するための
熱処理を行う。
【０１９０】
以上の工程により、図４（Ｃ）に示すように、ｎチャネル型の第１のトランジスタ１０１
を作製することができる。ここで、第１のトランジスタ１０１は、単結晶シリコン等を用
いて形成されるので、十分な高速動作が可能となる。
【０１９１】
絶縁膜２６５を形成した後の工程は、図３（Ａ）〜（Ｃ）の絶縁膜２２７を形成した後の
工程を適宜参照することができる。
【０１９２】
また、本発明の一態様に適用する、酸化物半導体を半導体層に用いたトランジスタの構成
は、特に限定されない。図４（Ｄ）（Ｅ）に、本発明の一態様に適用できる、絶縁表面５
０１上に設けられたトランジスタの一例を示す。
【０１９３】
図４（Ｄ）に示すトランジスタは、第１のゲート電極５０３と、第１のゲート電極５０３
上の絶縁膜５０５と、絶縁膜５０５上の導電層５０７ａ及び導電層５０７ｂと、第１のゲ
ート電極５０３と重なる位置において、絶縁膜５０５上に形成された酸化物半導体層５０
９と、導電層５０７ａ、導電層５０７ｂ及び酸化物半導体層５０９上の絶縁膜５１１と、
酸化物半導体層５０９と重なる位置において、絶縁膜５１１上に形成された第２のゲート
電極５１３と、を有する。
【０１９４】
図４（Ｄ）に示すトランジスタでは、第１のゲート電極５０３又は第２のゲート電極５１
３の一方にはトランジスタのオン又はオフを制御するための信号が与えられる（ゲート電
極として機能する）。第１のゲート電極５０３又は第２のゲート電極５１３の他方は、電
気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられてい
る状態であっても良い（バックゲート電極として機能する）。電位が他から与えられてい
る場合、第１のゲート電極５０３及び第２のゲート電極５１３に同じ高さの電位が与えら
れていても良いし、他方にのみ接地電位などの固定電位が与えられていても良い。バック
ゲート電極を設けることにより、トランジスタの閾値電圧の制御を行うことができる。
【０１９５】
バックゲート電極が不要な場合は、第１のゲート電極５０３又は第２のゲート電極５１３
の一方のみを形成すれば良い。
【０１９６】
図４（Ｅ）に示すトランジスタは、第１のゲート電極５０３と、第１のゲート電極５０３
上の絶縁膜５０５と、第１のゲート電極５０３と重なる位置において、絶縁膜５０５上に
形成された酸化物半導体層５１９と、酸化物半導体層５１９上の導電層５１７ａ及び導電
層５１７ｂと、酸化物半導体層５１９、導電層５１７ａ及び導電層５１７ｂ上の絶縁膜５
２１と、酸化物半導体層５１９と重なる位置において、絶縁膜５２１上に形成された第２
のゲート電極５２３と、を有する。
【０１９７】
図４（Ｅ）に示すトランジスタでは、図４（Ｄ）に示すトランジスタと同様に、第１のゲ
ート電極５０３又は第２のゲート電極５２３の一方がゲート電極として機能し、他方がバ
ックゲート電極として機能する。バックゲート電極を設けることにより、トランジスタの
閾値電圧の制御を行うことができる。バックゲート電極が不要な場合は、第１のゲート電
極５０３又は第２のゲート電極５２３の一方のみを形成すれば良い。
【０１９８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１９９】
（実施の形態３）
本実施の形態では、本発明の一態様の記憶回路を有する記憶装置の一例について図５及び
図６を用いて説明する。
【０２００】
＜レジスタの構成＞
図５（Ａ）に示すレジスタ２０は、本発明の一態様の記憶回路１０と、読み出し回路１５
を含む。
【０２０１】
図５（Ｂ）にレジスタ２０のより具体的な構成を示す。
【０２０２】
図５（Ｂ）に示す本発明の一態様の記憶回路１０は、第１のトランジスタ３０１、第２の
トランジスタ３０３、第３のトランジスタ３０５、及び容量素子３０７を備える。
【０２０３】
第１のトランジスタ３０１は、第１のゲート電極、第１のソース電極、及び第１のドレイ
ン電極を有する。
【０２０４】
第２のトランジスタ３０３は、第２のゲート電極、第２のソース電極、及び第２のドレイ
ン電極を有する。第２のトランジスタ３０３は、チャネル形成領域に酸化物半導体を含む
。
【０２０５】
第３のトランジスタ３０５は、第３のゲート電極、第３のソース電極、及び第３のドレイ
ン電極を有する。第３のトランジスタ３０５は、チャネル形成領域に酸化物半導体を含む
。
【０２０６】
第１のゲート電極は、第２のソース電極又は第２のドレイン電極の一方、及び第３のソー
ス電極又は第３のドレイン電極の一方と電気的に接続し、第１のソース電極又は第１のド
レイン電極の一方は、電源電位ＶＳＳを供給する配線、容量素子３０７の一方の電極、及
び容量素子３１７の一方の電極と電気的に接続し、第１のソース電極又は第１のドレイン
電極の他方は、トランジスタ３１１のソース電極又はドレイン電極の一方と電気的に接続
し、第２のゲート電極は、切り替え信号線ＳＷＬと電気的に接続し、第２のソース電極又
は第２のドレイン電極の他方は、ビット線ＢＬと電気的に接続し、第３のゲート電極は、
ワード線ＷＬと電気的に接続し、第３のソース電極又は第３のドレイン電極の他方は、容
量素子１０７の他方の電極と電気的に接続している。
【０２０７】
トランジスタ３１１のゲート電極は、読み出し線ＲＬ、及びトランジスタ３１３のゲート
電極と電気的に接続し、トランジスタ３１１のソース電極又はドレイン電極の他方は、ト
ランジスタ３１３のソース電極又はドレイン電極の一方、容量素子３１７の他方の電極、
及びインバータ３１５の入力端子と電気的に接続している。トランジスタ３１３のソース
電極又はドレイン電極の他方は、電源電位ＶＤＤを供給する配線と電気的に接続している
。
【０２０８】
インバータ３１５の出力端子は、データ線ＤＬと電気的に接続している。なお、読み出し
回路の構成に限定は無く、例えば、インバータ３１５の代わりに、センスアンプ回路や、
プルアップ抵抗を用いることができる。
【０２０９】
＜レジスタの動作＞
レジスタの動作について図６を用いて説明する。ここで、ワード線ＷＬ、切り替え信号線
ＳＷＬ、ビット線ＢＬ、読み出し線ＲＬ、及びデータ線ＤＬには、ハイレベルの電位（Ｈ
）かローレベルの電位（Ｌ）が与えられるものとする。
【０２１０】
また、容量素子３０７の一方の電極、及び第３のソース電極又は第３のドレイン電極の他
方が構成するノードをノードＣと記す。また、第１のゲート電極、第２のソース電極又は
第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方が構成
するノードをノードＤと記す。なお、本実施の形態において、特に記載の無い限り、ゲー
ト容量とは、第１のトランジスタ３０１のゲート容量を指す。
【０２１１】
［ステップＳ１：データを保持するために用いる容量の決定］
まず、レジスタに接続された制御回路から入力される信号に応じて、レジスタにおいてデ
ータを保持する容量が決まる。容量素子３０７及びゲート容量を用いる場合は、以下に記
すステップＳ２−Ａ、ステップＳ３−Ａ、ステップＳ４−Ａを、この順で行う。ゲート容
量のみを用いる場合は、以下に記すステップＳ２−Ｂ、ステップＳ３−Ｂ、ステップＳ４
−Ｂを、この順で行う。
【０２１２】
［ステップＳ２−Ａ：容量素子３０７及びゲート容量を用いたデータの書き込み］
読み出し線ＲＬにローレベルの電位（Ｌ）を与えることで、トランジスタ３１３をオン状
態とし、トランジスタ３１１をオフ状態とする。これにより、インバータ３１５の入力端
子には、電源電位ＶＤＤが与えられる。ワード線ＷＬにハイレベルの電位（Ｈ）を与え、
かつ、切り替え信号線ＳＷＬにハイレベルの電位（Ｈ）を与えることで、第２のトランジ
スタ３０３及び第３のトランジスタ３０５をオン状態にする。続いて、ビット線ＢＬに所
望の電位（ハイレベルの電位（Ｈ）又はローレベルの電位（Ｌ））を与えることにより、
容量素子３０７及びゲート容量に電荷が蓄積され、ノードＣ及びノードＤに電位が与えら
れる（データの書き込み）。
【０２１３】
［ステップＳ３−Ａ：容量素子３０７及びゲート容量を用いたデータの保持］
ワード線ＷＬにローレベルの電位（Ｌ）を与え、かつ、切り替え信号線ＳＷＬにローレベ
ルの電位（Ｌ）を与えることで、第２のトランジスタ３０３及び第３のトランジスタ３０
５をオフ状態にする。これにより、ノードＣ及びノードＤに与えられた電位が保持される
（データの保持）。
【０２１４】
［ステップＳ４−Ａ：容量素子３０７及びゲート容量を用いたデータの読み出し］
ワード線ＷＬにハイレベルの電位（Ｈ）を与え、かつ、読み出し線ＲＬにハイレベルの電
位（Ｈ）を与えることで、第３のトランジスタ３０５及びトランジスタ３１１をオン状態
とし、トランジスタ３１３をオフ状態にする。ここで、ノードＣ及びノードＤに保持され
ている電位が、第１のトランジスタ３０１をオン状態とさせる電位かオフ状態とさせる電
位かによって、データ線ＤＬの電位が決まる。
【０２１５】
ビット線ＢＬに与えられた電位がハイレベルの電位（Ｈ）であった場合、第１のトランジ
スタ３０１がオン状態となるため、インバータ３１５の入力端子には、電源電位ＶＳＳが
与えられる。したがって、データ線ＤＬの電位は，電源電位ＶＤＤとなる。
【０２１６】
一方、ビット線ＢＬに与えられた電位がローレベルの電位（Ｌ）であった場合、第１のト
ランジスタ３０１がオフ状態となる。インバータ３１５の入力端子には、容量素子３１７
に保持された電荷によって、電源電位ＶＤＤが保持されている。したがって、データ線Ｄ
Ｌの電位は電源電位ＶＳＳとなる。
【０２１７】
［ステップＳ２−Ｂ：ゲート容量を用いたデータの書き込み］
読み出し線ＲＬにローレベルの電位（Ｌ）を与えることで、トランジスタ３１３をオン状
態とし、トランジスタ３１１をオフ状態とする。これにより、インバータ３１５の入力端
子には、電源電位ＶＤＤが与えられる。ワード線ＷＬにローレベルの電位（Ｌ）を与える
ことで、第３のトランジスタ３０５をオフ状態にする。また、切り替え信号線ＳＷＬにハ
イレベルの電位（Ｈ）を与えることで、第２のトランジスタ３０３をオン状態にする。続
いて、ビット線ＢＬに所望の電位（ハイレベルの電位（Ｈ）又はローレベルの電位（Ｌ）
）を与えることにより、ゲート容量に電荷が蓄積され、ノードＤに電位が与えられる（デ
ータの書き込み）。
【０２１８】
［ステップＳ３−Ｂ：ゲート容量を用いたデータの保持］
切り替え信号線ＳＷＬにローレベルの電位（Ｌ）を与えることで、第２のトランジスタ３
０３をオフ状態にする。これにより、ノードＤに与えられた電位が保持される（データの
保持）。
【０２１９】
［ステップＳ４−Ｂ：ゲート容量を用いたデータの読み出し］
読み出し線ＲＬにハイレベルの電位（Ｈ）を与えることで、トランジスタ３１１をオン状
態とし、トランジスタ３１３をオフ状態にする。ここで、ノードＤに保持されている電位
が、第１のトランジスタ３０１をオン状態とさせる電位かオフ状態とさせる電位かによっ
て、データ線ＤＬの電位が決まる。
【０２２０】
ビット線ＢＬに与えられた電位がハイレベルの電位（Ｈ）であった場合、第１のトランジ
スタ３０１がオン状態となるため、インバータ３１５の入力端子には、電源電位ＶＳＳが
与えられる。したがって、データ線ＤＬの電位は，電源電位ＶＤＤとなる。
【０２２１】
一方、ビット線ＢＬに与えられた電位がローレベルの電位（Ｌ）であった場合、第１のト
ランジスタ３０１がオフ状態となる。インバータ３１５の入力端子には、容量素子３１７
に保持された電荷によって、電源電位ＶＤＤが保持されている。したがって、データ線Ｄ
Ｌの電位は電源電位ＶＳＳとなる。
【０２２２】
［ステップＳ５：別のデータの書き込みを行うか］
レジスタに接続された制御回路から入力される信号に応じて、別のデータを書き込む場合
は、ステップＳ１に戻り、書き込まない場合は、終了する。
【０２２３】
以上のように、本発明の一態様の記憶回路を用いた記憶装置は、長く保持したいデータは
、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発
明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適
宜切り替えて使用できる。
【０２２４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２２５】
（実施の形態４）
本実施の形態では、本発明の一態様の記憶回路４００をマトリクス状に配置した記憶装置
の一例について図７を用いて説明する。
【０２２６】
＜記憶装置の構成＞
図７（Ａ）に本発明の一態様の記憶回路４００をｍ行ｎ列（ｍ、ｎはそれぞれ独立に２以
上の自然数）のマトリクス状に配置した記憶装置を示す。図７（Ａ）に示す記憶装置は、
ｍ本のワード線ＷＬと、ｍ本の読み出し選択線ＲＳＬと、ｍ本の切り替え信号線ＳＷＬと
、ｎ本のビット線ＢＬ、ｎ本の読み出し線ＲＬと、ｎ本の電源線ＶＬと、を有する。
【０２２７】
ａ行目の記憶回路４００は、ワード線ＷＬ＿ａ、読み出し選択線ＲＳＬ＿ａ、及び切り替
え信号線ＳＷＬ＿ａと電気的に接続している（ａは１以上ｍ以下の自然数）。ｂ列目の記
憶回路４００は、ビット線ＢＬ＿ｂ、読み出し線ＲＬ＿ｂ、及び電源線ＶＬ＿ｂと電気的
に接続している（ｂは１以上ｎ以下の自然数）。
【０２２８】
記憶回路４００は、第１のトランジスタ４０１、第２のトランジスタ４０３、第３のトラ
ンジスタ４０５、容量素子４０７、及び容量素子４０９を備える。
【０２２９】
第１のトランジスタ４０１は、第１のゲート電極、第１のソース電極、及び第１のドレイ
ン電極を有する。
【０２３０】
第２のトランジスタ４０３は、第２のゲート電極、第２のソース電極、及び第２のドレイ
ン電極を有する。第２のトランジスタ４０３は、チャネル形成領域に酸化物半導体を含む
。
【０２３１】
第３のトランジスタ４０５は、第３のゲート電極、第３のソース電極、及び第３のドレイ
ン電極を有する。第３のトランジスタ４０５は、チャネル形成領域に酸化物半導体を含む
。
【０２３２】
具体的に、ａ行ｂ列目の記憶回路４００では、第１のゲート電極は、第２のソース電極又
は第２のドレイン電極の一方、及び第３のソース電極又は第３のドレイン電極の一方、容
量素子４０９の一方の電極と電気的に接続し、第１のソース電極又は第１のドレイン電極
の一方は、電源線ＶＬ＿ｂと電気的に接続し、第１のソース電極又は第１のドレイン電極
の他方は、読み出し線ＲＬ＿ｂと電気的に接続し、第２のゲート電極は、切り替え信号線
ＳＷＬ＿ａと電気的に接続し、第２のソース電極又は第２のドレイン電極の他方は、ビッ
ト線ＢＬ＿ｂと電気的に接続し、第３のゲート電極は、ワード線ＷＬ＿ａと電気的に接続
し、第３のソース電極又は第３のドレイン電極の他方は、容量素子４０７の一方の電極と
電気的に接続している。また、読み出し選択線ＲＳＬ＿ａは、容量素子４０７の他方の電
極、及び容量素子４０９の他方の電極と電気的に接続している。
【０２３３】
図７（Ａ）に示す記憶装置では、ａ行の記憶回路４００が、ワード線ＷＬ＿ａ、読み出し
選択線ＲＳＬ＿ａ、及び切り替え信号線ＳＷＬ＿ａを共有し、ｂ列の記憶回路４００が、
ビット線ＢＬ＿ｂ、読み出し線ＲＬ＿ｂ、及び電源線ＶＬ＿ｂを共有している。本発明は
この構成に限定されず、ワード線、読み出し選択線、及び切り替え信号線はａ行にそれぞ
れ複数本設けても良く、ビット線、読み出し線、及び電源線はｂ列にそれぞれ複数本設け
ても良い。
【０２３４】
また、図７（Ｂ）に示すように、ｃ列と（ｃ＋１）列（ｃは、１以上（ｂ−１）以下の自
然数、かつ奇数）の記憶回路が、電源線を共有する構成を適用しても良い。また、図７（
Ｂ）に示すように、第１のソース電極又は第１のドレイン電極の他方と、第２のソース電
極又は第２のドレイン電極の他方と、読み出し線が電気的に接続している構成（ビット線
を設けない構成）を適用しても良い。
【０２３５】
＜記憶装置の動作＞
図７（Ａ）に示す記憶装置における動作について説明する。まず、１行１列目の記憶回路
４００の容量素子４０７及びゲート容量を用いたデータの書き込み、保持、及び読み出し
について説明する。ここでは、容量素子４０７の一方の電極、及び第３のソース電極又は
第３のドレイン電極の他方が構成するノードをノードＥと記す。また、第１のゲート電極
、容量素子４０９の一方の電極、第２のソース電極又は第２のドレイン電極の一方、及び
第３のソース電極又は第３のドレイン電極の一方が構成するノードをノードＦと記す。な
お、本実施の形態において、特に記載の無い限り、ゲート容量とは、第１のトランジスタ
４０１のゲート容量を指す。
【０２３６】
［１−１：容量素子４０７及びゲート容量を用いたデータの書き込み］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にし、かつ
、切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオン状態となる電位
にすることで、第２のトランジスタ４０３及び第３のトランジスタ４０５をオン状態にす
る。続いて、ビット線ＢＬ＿１に所望の電位を与えることにより、容量素子４０７及びゲ
ート容量に電荷が蓄積され、ノードＥ及びノードＦに電位が与えられる（データの書き込
み）。
【０２３７】
［１−２：容量素子４０７及びゲート容量を用いたデータの保持］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオフ状態となる電位にし、かつ
、切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオフ状態となる電位
にすることで、第２のトランジスタ４０３及び第３のトランジスタ４０５をオフ状態とす
る。これにより、ノードＥ及びノードＦに与えられた電位が保持される（データの保持）
。
【０２３８】
［１−３：容量素子４０７及びゲート容量を用いたデータの読み出し］
ここで、読み出し線ＲＬ＿１と電気的に接続する他の記憶回路における第１のトランジス
タ４０１は確実にオフ状態とする必要がある。そのため、読み出し選択線ＲＳＬ＿２〜読
み出し選択線ＲＳＬ＿ｎに所望の電位を与えることにより、容量素子４０９を介して、ノ
ードＦの電位が第１のトランジスタ４０１をオフ状態とする電位に変化させる。このよう
にして、１行１列目の記憶回路からのデータの読み出しを確実に行うことができる。
【０２３９】
読み出しを行う際、電源線ＶＬ＿１には、所定の電位（定電位）が与えられる。ワード線
ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にすることで、第３
のトランジスタ４０５をオン状態にする。ここで、ノードＥ及びノードＦに、第１のトラ
ンジスタ４０１をオン状態とさせる電位が保持されているときは、読み出し線ＲＬ＿１の
電位が変化する。一方、ノードＥ及びノードＦに、第１のトランジスタ４０１をオフ状態
とさせる電位が保持されているときには、読み出し線ＲＬ＿１の電位は変化しない。した
がって、読み出し線ＲＬ＿１の電位の変化を検知することで、１行１列目の記憶回路に書
き込まれたデータを読み出すことができる。
【０２４０】
次に、１行１列目の記憶回路４００の第１のトランジスタ４０１のゲート容量を用いたデ
ータの書き込み、保持、及び読み出しについて説明する。
【０２４１】
［２−１：ゲート容量を用いたデータの書き込み］
ワード線ＷＬ＿１の電位を、第３のトランジスタ４０５がオフ状態となる電位にすること
で、第３のトランジスタ４０５をオフ状態とする。また、切り替え信号線ＳＷＬ＿１の電
位を、第２のトランジスタ４０３がオン状態となる電位にすることで、第２のトランジス
タ４０３をオン状態とする。続いて、ビット線ＢＬ＿１に所望の電位を与えることにより
、ゲート容量に電荷が蓄積され、ノードＦに電位が与えられる（データの書き込み）。
【０２４２】
［２−２：ゲート容量を用いたデータの保持］
切り替え信号線ＳＷＬ＿１の電位を、第２のトランジスタ４０３がオフ状態となる電位に
することで、第２のトランジスタ４０３をオフ状態とする。これにより、ノードＦに与え
られた電位が保持される（データの保持）。
【０２４３】
［２−３：ゲート容量を用いたデータの読み出し］
ここで、読み出し線ＲＬ＿１と電気的に接続する他の記憶回路における第１のトランジス
タ４０１は確実にオフ状態とする必要がある。そのため、読み出し選択線ＲＳＬ＿２〜読
み出し選択線ＲＳＬ＿ｎに所望の電位を与えることにより、容量素子４０９を介して、ノ
ードＦの電位が第１のトランジスタ４０１をオフ状態とする電位に変化させる。このよう
にして、１行１列目の記憶回路からのデータの読み出しを確実に行うことができる。
【０２４４】
読み出しを行う際、電源線ＶＬ＿１には、所定の電位（定電位）が与えられる。ワード線
ＷＬ＿１の電位を、第３のトランジスタ４０５がオン状態となる電位にすることで、第３
のトランジスタ４０５をオン状態にする。ここで、ノードＦに、第１のトランジスタ４０
１をオン状態とさせる電位が保持されているときは、読み出し線ＲＬ＿１の電位が変化す
る。一方、ノードＦに、第１のトランジスタ４０１をオフ状態とさせる電位が保持されて
いるときには、読み出し線ＲＬ＿１の電位は変化しない。したがって、読み出し線ＲＬ＿
１の電位の変化を検知することで、１行１列目の記憶回路に書き込まれたデータを読み出
すことができる。
【０２４５】
以上のように、本発明の一態様の記憶回路を用いた記憶装置は、長く保持したいデータは
、長期間保持でき、短時間で書き込みたいデータは、高速で書き込むことができる。本発
明の一態様の記憶回路は、高速動作を行うモードと、データの長期保持を行うモードに適
宜切り替えて使用できる。
【０２４６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２４７】
（実施の形態５）
本明細書に開示する記憶回路、レジスタ、及び記憶装置は、さまざまな電子機器（遊技機
も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照
明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、
ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された
静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコ
ーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機
、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、
電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子
レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナ
ーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電
気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等
の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ
、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、
石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動
体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動
車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイ
ブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシス
ト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大
型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機
、宇宙船等が挙げられる。これらの電子機器の具体例を図８に示す。
【０２４８】
図８（Ａ）は、携帯音楽プレーヤであり、本体３０２１には、表示部３０２３、耳に装着
するための固定部３０２２、スピーカ、操作ボタン３０２４、及び外部メモリスロット３
０２５等が設けられている。本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体
３０２１に内蔵されているＣＰＵ等に適用することができる。
【０２４９】
さらに、図８（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ
、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーで
の会話も可能である。
【０２５０】
図８（Ｂ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キー
ボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。
本発明の一態様の記憶回路、レジスタ、又は記憶装置を本体９２０１に内蔵されているＣ
ＰＵ等に適用することができる。
【０２５１】
図８（Ｃ）（Ｄ）に示す電気自動車９７００には、二次電池９７０１が搭載されている。
二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０
３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処
理装置９７０４によって制御される。
【０２５２】
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２５３】
図８（Ｅ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込
まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力す
ることが可能である。本発明の一態様の記憶回路、レジスタ、又は記憶装置を筐体８００
１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能である。
【０２５４】
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の半導体表示装置を用い
ることができる。
【０２５５】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
【０２５６】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを
備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様の記憶回路、レジスタ、
又は記憶装置を適用することもできる。
【０２５７】
図８（Ｅ）において、室内機８２００及び室外機８２０４を有するエアコンディショナー
は、上記実施の形態で例示した記憶回路を用いた電気機器の一例である。具体的に、室内
機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図８（Ｅ）
において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、
ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室
外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。
【０２５８】
図８（Ｅ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示した記憶回路を
備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷
蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図８（Ｅ）では、
ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。
【０２５９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２６０】
１０    記憶回路
１５    読み出し回路
２０    レジスタ
１０１    第１のトランジスタ
１０３    第２のトランジスタ
１０５    第３のトランジスタ
１０７    容量素子
１０９    容量素子
２０１    半導体層
２０３    ゲート電極
２０５ａ    導電層
２０５ｂ    導電層
２０５ｃ    導電層
２０７    酸化物半導体層
２０９ａ    導電層
２０９ｂ    導電層
２０９ｃ    導電層
２０９ｄ    導電層
２１１ａ〜ｃ    導電層
２２１    基板
２２３    絶縁膜
２２５    ゲート絶縁膜
２２７    絶縁膜
２２９    絶縁膜
２３１    ゲート絶縁膜
２５１    半導体基板
２５３    素子分離領域
２５７    ゲート絶縁膜
２５９    ゲート電極
２６１ａ    ｎ型の導電性を有する領域
２６１ｂ    ｎ型の導電性を有する領域
２６５    絶縁膜
３０１    第１のトランジスタ
３０３    第２のトランジスタ
３０５    第３のトランジスタ
３０７    容量素子
３１１    トランジスタ
３１３    トランジスタ
３１５    インバータ
３１７    容量素子
４００    記憶回路
４０１    第１のトランジスタ
４０３    第２のトランジスタ
４０５    第３のトランジスタ
４０７    容量素子
４０９    容量素子
５０１    絶縁表面
５０３    第１のゲート電極
５０５    絶縁膜
５０７ａ    導電層
５０７ｂ    導電層
５０９    酸化物半導体層
５１１    絶縁膜
５１３    第２のゲート電極
５１７ａ    導電層
５１７ｂ    導電層
５１９    酸化物半導体層
５２１    絶縁膜
５２３    第２のゲート電極
３０２１    本体
３０２２    固定部
３０２３    表示部
３０２４    操作ボタン
３０２５    外部メモリスロット
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９２０１    本体
９２０２    筐体
９２０３    表示部
９２０４    キーボード
９２０５    外部接続ポート
９２０６    ポインティングデバイス
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
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【図２】
2018121065.tif 000007
【図３】
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【図４】
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【図５】
2018121065.tif 000010
【図６】
2018121065.tif 000011
【図７】
2018121065.tif 000012
【図８】
2018121065.tif 000013