(57)【要約】【課題】受信装置においてパケットの受信前からクロックを生成する。【解決手段】受信装置１は、オーディオデータと該オーディオデータの再生時刻を表す真正タイムスタンプとを含む受信したパケットに含まれていた該真正タイムスタンプを格納する格納部２と、時刻をカウントするタイマ３と、疑似のタイムスタンプであるダミータイムスタンプを生成するダミータイムスタンプ生成部４と、格納部２に格納された真正タイムスタンプ又はダミータイムスタンプに基づく時刻と、タイマ３の示す時刻とを比較するコンパレータ５と、コンパレータ５の比較結果に応じて、クロックを生成するクロック生成部６とを有する。コンパレータ５は、予め定められた条件が満たされるまでの間、ダミータイムスタンプを用いた比較を行い、予め定められた条件が満たされた後は真正タイムスタンプを用いた比較を行う。【選択図】図１
2018121199.tif 000002
【特許請求の範囲】
【請求項１】
オーディオデータと該オーディオデータの再生時刻を表す真正タイムスタンプとを含む受信したパケットに含まれていた該真正タイムスタンプを格納する格納部と、
時刻をカウントするタイマと、
疑似のタイムスタンプであるダミータイムスタンプを生成するダミータイムスタンプ生成部と、
前記格納部に格納された前記真正タイムスタンプ又は前記ダミータイムスタンプに基づく時刻と、前記タイマの示す時刻とを比較する第１のコンパレータと、
前記第１のコンパレータの比較結果に応じて、クロックを生成するクロック生成部と
を有し、
前記第１のコンパレータは、予め定められた条件が満たされるまでの間、前記ダミータイムスタンプを用いた比較を行い、前記予め定められた条件が満たされた後は前記真正タイムスタンプを用いた比較を行う
受信装置。
【請求項２】
最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻と前記ダミータイムスタンプの時刻との差分値を演算する第１の演算器をさらに有し、
前記第１のコンパレータは、前記真正タイムスタンプを用いた比較を行う場合、前記第１の演算器により演算された差分値だけ値をずらした前記真正タイムスタンプの時刻と、前記タイマの示す時刻とを比較する
請求項１に記載の受信装置。
【請求項３】
最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻と前記ダミータイムスタンプの時刻との差分値を演算する第１の演算器と、
前記第１の演算器により演算された差分値の絶対値を、前記第１のコンパレータによる前記真正タイムスタンプを用いた比較の度に、予め定められた値だけ減算する差分値減算部と
をさらに有し、
前記第１のコンパレータは、前記真正タイムスタンプを用いた比較を行う場合、前記差分値減算部による演算後の前記差分値だけ値をずらした前記真正タイムスタンプの時刻と、前記タイマの示す時刻とを比較する
請求項１に記載の受信装置。
【請求項４】
前記クロック生成部は、生成したクロックを、前記オーディオデータに対してデジタルアナログ変換を行うデジタルアナログ変換器を含む外部装置に供給する
請求項１に記載の受信装置。
【請求項５】
受信された前記パケットに含まれていた前記オーディオデータを保持する第１のバッファと、前記オーディオデータに対してデジタルアナログ変換を行うデジタルアナログ変換器を含む外部装置へと出力する前記オーディオデータを格納するオーディオ転送レジスタと、前記第１のバッファから前記オーディオ転送レジスタへの前記オーディオデータの入力タイミングを制御する制御部と、を備えたオーディオ出力部と、
最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻と、前記タイマの示す時刻とを比較する第２のコンパレータと
を有し、
前記制御部は、前記タイマの示す時刻が、最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻に一致したと前記第２のコンパレータにより判定されたタイミングで、前記第１のバッファから前記オーディオ転送レジスタへ前記オーディオデータを入力するよう制御する
請求項１に記載の受信装置。
【請求項６】
前記オーディオ出力部は、ミュートデータを保持する第２のバッファをさらに有し、
前記制御部は、前記タイマの示す時刻が、最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻に一致するまで、前記第２のバッファから前記オーディオ転送レジスタへ前記ミュートデータを入力するよう制御する
請求項５に記載の受信装置。
【請求項７】
前記オーディオ出力部を複数備え、
各前記オーディオ出力部の前記制御部は、前記第２のコンパレータの判定結果に従い、同じタイミングで、前記第１のバッファから前記オーディオ転送レジスタへ前記オーディオデータを入力するよう制御する
請求項５に記載の受信装置。
【請求項８】
前記オーディオ出力部は、前記第１のバッファから前記オーディオ転送レジスタへの前記オーディオデータの入力タイミングを遅延させる遅延制御部をさらに有する
請求項５に記載の受信装置。
【請求項９】
最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻を予め定められた時間だけ遅延するよう変更した時刻を演算する第２の演算器をさらに有し、
前記第２のコンパレータは、前記第２の演算器により変更された前記真正タイムスタンプの時刻と、前記タイマの示す時刻とを比較する
請求項５に記載の受信装置。
【請求項１０】
前記タイマの示す時刻を、予め定められた時間だけ早めるよう変更した時刻を演算する第３の演算器をさらに有し、
前記第２のコンパレータは、最初に受信された前記パケットに含まれる前記真正タイムスタンプの時刻と、前記第３の演算器により演算された時刻とを比較する
請求項５に記載の受信装置。
【請求項１１】
タイマにより時刻をカウントし、
疑似のタイムスタンプであるダミータイムスタンプを生成し、
予め定められた条件が満たされるまでの間、前記ダミータイムスタンプの時刻と、前記タイマの示す時刻との比較結果に応じて、クロックを生成し、
オーディオデータと該オーディオデータの再生時刻を表す真正タイムスタンプとを含むパケットを受信し、
前記予め定められた条件が満たされた後は、受信された前記パケットに含まれる前記真正タイムスタンプに基づく時刻と、前記タイマの示す時刻との比較結果に応じて、クロックを生成する
クロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信装置及びクロック生成方法に関する。
【背景技術】
【０００２】
オーディオデータにシステムタイム（すなわち、時間情報）であるタイムスタンプを付加してパケット通信を行うデジタル通信が知られている。
【０００３】
例えば、特許文献１では、システムタイムとオーディオデータを含むパケットを受信する受信装置において、クロックを生成することについて開示している。この受信装置は、受信装置におけるシステムタイマの時刻と受信したパケットに含まれるタイムスタンプの時刻が一致したときにパルスを発生させる。そして、この受信装置は、このパルスとＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いてクロックを生成する。そして、受信されたオーディオデータはこのクロックに同期して再生される。
【０００４】
ここで、特許文献１に記載された受信装置は、タイムスタンプの差分値を、受信済みのタイムスタンプに加算することで、パケットの受信に欠落が生じる場合においてもクロックを生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３１３１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載された技術では、クロックの生成には、パケットに含まれるタイムスタンプが必要とされる。したがって、パケットの受信前はクロックを生成することができないという問題があった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、受信装置は、ダミータイムスタンプを生成するダミータイムスタンプ生成部と、パケットに含まれる真正タイムスタンプ又は前記ダミータイムスタンプに基づく時刻とタイマの示す時刻とを比較するコンパレータと、前記コンパレータの比較結果に応じてクロックを生成するクロック生成部とを有し、前記コンパレータは、予め定められた条件が満たされるまでの間、前記ダミータイムスタンプを用いた比較を行う。
【発明の効果】
【０００９】
前記一実施の形態によれば、受信装置においてパケットの受信前からクロックを生成することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態の概要にかかる受信装置の構成の一例を示すブロック図である。
【図２】実施の形態１にかかる送受信システムの構成例を示すブロック図である。
【図３】実施の形態１にかかる受信装置の構成例を示すブロック図である。
【図４】実施の形態１にかかる送受信システムの動作の一例を示すタイミングチャートである。
【図５】実施の形態２にかかる受信装置の構成例を示すブロック図である。
【図６】実施の形態２にかかる受信装置の動作の一例を示すタイミングチャートである。
【図７】実施の形態３にかかる受信装置の構成例を示すブロック図である。
【図８Ａ】実施の形態３にかかる受信装置の動作の一例を示すタイミングチャートである。
【図８Ｂ】実施の形態３にかかる受信装置の動作の一例を示すタイミングチャートである。
【図９】実施の形態４にかかる受信装置の構成例を示すブロック図である。
【図１０】実施の形態５にかかる受信装置の構成例を示すブロック図である。
【図１１】実施の形態６にかかる受信装置の構成例を示すブロック図である。
【図１２】実施の形態７にかかる受信装置の構成例を示すブロック図である。
【図１３】実施の形態８にかかる受信装置の構成例を示すブロック図である。
【図１４】実施の形態９にかかる受信装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１１】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１２】
＜実施の形態の概要＞
実施の形態の詳細について説明する前に、まず、実施の形態の概要について説明する。図１は、実施の形態の概要にかかる受信装置１の構成の一例を示すブロック図である。図１に示すように、受信装置１は、格納部２と、タイマ３と、ダミータイムスタンプ生成部４と、コンパレータ５と、クロック生成部６とを有する。
【００１３】
受信装置１は、有線又は無線ネットワークを介して送信装置（図示せず）から送信されたパケットを受信する装置である。ここで、パケットは、オーディオデータとタイムスタンプとを含む。パケットに含まれるこのタイムスタンプについて、以下、真正タイムスタンプと称す。真正タイムスタンプは、当該真正タイムスタンプと同じパケットに含まれるオーディオデータの再生時刻を表す時刻情報である。なお、真正タイムスタンプは、送信装置によりパケットに付加されている。
【００１４】
格納部２は、受信したパケットに含まれていた真正タイムスタンプを格納する。タイマ３は、時刻をカウントする。なお、このタイマ３は、送信装置が備えるタイマであって、真正タイムスタンプの付与に用いられるタイマと同期している。ダミータイムスタンプ生成部４は、疑似のタイムスタンプであるダミータイムスタンプを生成する。コンパレータ５は、格納部２に格納された真正タイムスタンプ又はダミータイムスタンプ生成部４により生成されたダミータイムスタンプに基づく時刻と、タイマ３の示す時刻とが、一致するか否かを比較する。クロック生成部６は、コンパレータ５の比較結果に応じて、クロックを生成する。クロック生成部６は、生成したクロックを、例えば、オーディオデータの処理を行う処理回路に供給する。このような処理回路としては例えばＤＡＣ（デジタルアナログ変換器）が挙げられる。
【００１５】
ここで、コンパレータ５は、予め定められた条件が満たされるまでの間、ダミータイムスタンプ生成部４により生成されたダミータイムスタンプを用いた比較を行い、予め定められた条件が満たされた後は格納部２に格納された真正タイムスタンプを用いた比較を行う。なお、予め定められた条件とは、より具体的には、真正タイムスタンプを用いたクロック生成が可能となる所定の条件をいう。
【００１６】
したがって、受信装置１は、予め定められた条件が満たされるまでの間、ダミータイムスタンプの時刻と、タイマ３の示す時刻との比較結果に応じて、クロックを生成し、予め定められた条件が満たされた後は、受信されたパケットに含まれる真正タイムスタンプに基づく時刻と、タイマ３の示す時刻との比較結果に応じて、クロックを生成する。このため、受信装置１は、パケットの受信前からクロックを生成することができる。よって、受信装置１は、例えば、ダミータイムスタンプに基づいて、ＤＡＣ等の設定用のクロックを生成することができ、真正タイムスタンプに基づいて、ＤＡＣ等によるオーディオデータの処理用のクロックを生成することができる。
【００１７】
＜実施の形態１＞
次に実施の形態の詳細について説明する。図２は、実施の形態１にかかる送受信システム８の構成例を示すブロック図である。図２に示すように、送受信システム８は、受信装置１０と、送信装置９とを有する。
【００１８】
受信装置１０は、図１における受信装置１に相当し、有線ネットワークを介して送信装置９から送信されたパケットを受信する装置である。なお、無線ネットワークが用いられてもよい。送信装置９は、所定の転送時間間隔で、オーディオデータと真正タイムスタンプとを含むパケットを順次、受信装置１０に対し送信している。なお、この転送時間間隔は、オーディオデータのサンプリング周波数と１パケットあたりのオーディオデータのサンプル数とから定まる。例えば、サンプリング周波数が４８ｋＨｚ（すなわち、１秒あたりのサンプル数が４８０００）のオーディオデータについて、１パケットあたり６サンプル転送する場合、パケットの転送時間間隔は８ｋＨｚ（＝４８ｋＨｚ／６）となる。
【００１９】
送信装置９は、受信装置１０が備えるシステムサイクルタイマ１２０と同期したシステムサイクルタイマ９１を備えている。このため、送信装置９と受信装置１０は、例えば、定期的にお互いの時刻を通知してシステムサイクルタイマの時刻を合わせる時刻同期処理を行う。送信装置９は、パケットの送信時、送信対象のオーディオデータの再生時刻を表す１つの真正タイムスタンプをパケットに付加する。なお、送信装置９は、パケットの送信時、システムサイクルタイマ９１により特定される送信時刻に、所定の余裕時間を付加した時刻を、真正タイムスタンプとして打刻する。なお、この所定の余裕時間は、送信装置９がパケットを送信してから受信装置１０がこれを受信するまでに要する最大時間である。すなわち、余裕時間には、受信装置１０がパケットを必ず受信可能となる時間が設定されている。そして、受信装置１０は、受信したパケットの真正タイムスタンプの時刻とシステムサイクルタイマ１２０とを比較することで、受信したパケットに含まれるオーディオデータを、ＤＡＣ等の外部装置へ出力するタイミングを制御する。これにより、真正タイムスタンプの時刻にオーディオデータが再生される。
【００２０】
次に、受信装置１０の詳細について説明する。図３は、実施の形態１にかかる受信装置１０の構成例を示すブロック図である。図３に示すように、ＣＰＵ１１０と、システムサイクルタイマ１２０と、ダミータイムスタンプ生成部１３０と、受信部１４０と、タイムスタンプ格納部１５０と、スイッチ１６０と、スイッチ制御部１７０と、コンパレータ１８０と、ＰＬＬ１９０とを有する。なお、図３及び後述する図５、７、９、１０、１２、１３、及び１４において、破線で示す矢印は、ＣＰＵ１１０による制御を示し、実線により示す矢印は、ハードウェアによる制御を示す。
【００２１】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１０は、受信装置１０が備えるメモリ（図示せず）に格納されたプログラムを実行し、受信装置１０を制御する。特に、本実施の形態においては、ＣＰＵ１１０は、初期設定と動作開始指示とを実施する。
【００２２】
なお、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００２３】
ＣＰＵ１１０は、初期設定として、ダミータイムスタンプ生成部１３０に対するダミーサイクル時間の設定と、ＰＬＬ１９０に対する逓倍率の設定とを行う。ダミーサイクル時間は、ダミータイムスタンプの時間間隔である。ＣＰＵ１１０は、具体的には、ダミーサイクル時間として、送信装置９から受信装置１０へのパケットの転送時間間隔に相当する時間を設定する。例えば、サンプリング周波数が４８ｋＨｚのオーディオデータについて、１パケットあたり６サンプル転送する場合、上述の通り、パケットの転送時間間隔は８ｋＨｚとなる。このため、ＣＰＵ１１０は、８ｋＨｚの間隔に相当する時間、すなわち、１２５μｓ（マイクロ秒）をダミーサイクル時間として設定する。また、ＣＰＵ１１０は、初期設定として、サンプリング周波数及び１フレームあたりのサンプル数に応じて定まる所定の周波数のクロックをＰＬＬ１９０が出力するよう逓倍率を設定する。サンプリング周波数が４８ｋＨｚのオーディオデータについて１パケットあたり６サンプル転送する場合、例えば、ＣＰＵ１１０は、２４．５７６ＭＨｚの周波数のクロックをＰＬＬ１９０が出力するよう逓倍率を設定する。なお、初期設定の際、受信装置１０において、オーディオデータのサンプリング周期及び１パケットあたりのサンプル数といった情報は、既知である。
【００２４】
また、ＣＰＵ１１０は、初期設定が完了すると、動作開始の指示として、システムサイクルタイマ１２０に動作開始を指示する。また、ＣＰＵ１１０は、パケットの送受信を行うためのハンドシェークが完了すると、受信部１４０の受信動作を許可する。
【００２５】
システムサイクルタイマ１２０は、図１におけるタイマ３に相当し、受信装置１０において、時刻をカウントする回路である。
【００２６】
ダミータイムスタンプ生成部１３０は、図１におけるダミータイムスタンプ生成部４に相当し、ダミータイムスタンプを生成する回路である。ダミータイムスタンプ生成部１３０は、システムサイクルタイマ１２０の時刻同期処理が完了すると、システムサイクルタイマ１２０から時刻をキャプチャする。そして、ダミータイムスタンプ生成部１３０は、キャプチャした時刻にダミーサイクル時間を加算した時刻を最初のダミータイムスタンプとして生成する。以降、ダミータイムスタンプ生成部１３０は、コンパレータ１８０が一致信号を出力する毎に、前回のダミータイムスタンプにダミーサイクル時間を加算した時刻を有する新たなダミータイムスタンプを生成する。
【００２７】
受信部１４０は、送信装置９が送信したパケットを受信するインタフェース回路である。受信部１４０は、受信したパケットに含まれる真正タイムスタンプを、タイムスタンプ格納部１５０に出力する。
【００２８】
タイムスタンプ格納部１５０は、図１における格納部２に相当し、ＦＩＦＯ１５１と、タイムスタンプレジスタ１５２とを有する。
ＦＩＦＯ１５１は、真正タイムスタンプを保持するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）型のバッファである。タイムスタンプレジスタ１５２は、１つの真正タイムスタンプを保持するレジスタである。タイムスタンプレジスタ１５２に保持されたタイムスタンプは、コンパレータ１８０による比較動作毎に、コンパレータ１８０に出力される。タイムスタンプレジスタ１５２に保持されたタイムスタンプがコンパレータに出力されると、ＦＩＦＯ１５１から１つのタイムスタンプがタイムスタンプレジスタ１５２に出力される。タイムスタンプ格納部１５０におけるこれらの制御は、例えば、タイムスタンプ格納部１５０内の制御回路（図示せず）により行われるが、ＣＰＵ１１０の制御によって行われてもよい。
【００２９】
スイッチ１６０は、コンパレータ１８０に入力するタイムスタンプを選択するスイッチであり、スイッチ制御部１７０により制御される。具体的には、スイッチ１６０は、コンパレータ１８０に入力するタイムスタンプとして、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプ又はタイムスタンプレジスタ１５２から出力される真正タイムスタンプのいずれかを選択する。
【００３０】
スイッチ制御部１７０は、スイッチ１６０を制御する制御回路である。スイッチ制御部１７０は、予め定められた条件が満たされるまでの間、ダミータイムスタンプをコンパレータ１８０に入力し、予め定められた条件が満たされた後は真正タイムスタンプをコンパレータ１８０に入力するよう制御する。具体的には、スイッチ制御部１７０は、ダミータイムスタンプ生成部１３０が出力するタイムスタンプと、受信部１４０に最初に受信されたパケットに含まれる真正タイムスタンプの時刻との差がダミーサイクル時間（すなわち、転送時間間隔）未満となるまで、ダミータイムスタンプ生成部１３０により生成されるダミータイムスタンプをコンパレータ１８０に入力するようスイッチ１６０を制御する。そして、スイッチ制御部１７０は、これらの差がダミーサイクル時間未満となると、タイムスタンプレジスタ１５２が出力する真正タイムスタンプをコンパレータ１８０に入力するようスイッチ１６０を制御する。よって、スイッチ１６０は、初期状態において、コンパレータ１８０に入力するタイムスタンプとして、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプを選択している。そして、少なくとも、受信部１４０がパケットの受信を開始するまでは、スイッチ１６０はこの状態を継続する。
【００３１】
コンパレータ１８０は、図１におけるコンパレータ５に相当し、ダミータイムスタンプの時刻又は真正タイムスタンプの時刻と、システムサイクルタイマ１２０が示す時刻とを比較する比較回路である。スイッチ１６０が上記のように制御されるため、コンパレータ１８０は、ダミータイムスタンプと、最初の真正タイムスタンプの時刻との差がダミーサイクル時間未満になるまで、ダミータイムスタンプの時刻とシステムサイクルタイマ１２０の時刻とを比較する。そして、コンパレータ１８０は、これらの差がダミーサイクル時間未満となると、真正タイムスタンプの時刻とシステムサイクルタイマ１２０の時刻とを比較する。コンパレータ１８０は、タイムスタンプの時刻とシステムサイクルタイマ１２０の時刻とが一致する度に、一致信号をＰＬＬ１９０及びダミータイムスタンプ生成部１３０に出力する。
【００３２】
ＰＬＬ１９０は、図１におけるクロック生成部６に相当し、コンパレータ１８０の比較結果に応じて、クロックを生成する。具体的には、ＰＬＬ１９０は、コンパレータ１８０から出力される一致信号を入力信号として、この入力信号を逓倍したクロック信号を生成するＰＬＬ回路である。ＰＬＬ１９０は、生成したクロック信号を、ＤＡＣを含む外部装置に供給する。このＤＡＣは、受信装置１０が受信したパケットに含まれるオーディオデータに対してデジタルアナログ変換を行う変換器である。パケットに含まれるオーディオデータがこのＤＡＣによりアナログ信号に変換されることでオーディオデータが再生される。
【００３３】
次に、実施の形態１にかかる送受信システム８の動作例について説明する。図４は、送受信システム８の動作の一例を示すタイミングチャートである。なお、図４及び後述する図６、８Ａ、及び８Ｂにおいて、タイミングの関係性の理解を助けるために、関係するタイミング間を破線の矢印にて示している。以下、図４に沿って、送受信システム８の動作について説明する。
【００３４】
図４に示すように、送受信システム８では、パケットの送受信のために、所定のハンドシェーク処理が行われる。具体的には、ハンドシェーク処理の一つとして時刻同期処理が行われ、その後、送信帯域確保などのその他の残りのハンドシェークが行われる。時刻同期処理は、同期完了後も、定期的に行われる。一連のハンドシェーク処理が完了すると、送受信システム８はパケット送受信が可能な状態となる。
【００３５】
なお、ハンドシェーク処理の実施に先立ち、受信装置１０のＣＰＵ１１０は、上述の初期設定を実施する。すなわち、ＣＰＵ１１０は、ダミータイムスタンプ生成部１３０に対するダミーサイクル時間の設定と、ＰＬＬ１９０に対する逓倍率の設定とを行う。ＣＰＵ１１０は、初期設定が完了すると、システムサイクルタイマ１２０に動作開始を指示する。これにより、システムサイクルタイマ１２０が時刻のカウントを開始する。その後、ハンドシェーク処理の一つである時刻同期処理が行われる。なお、時刻同期処理が行われる前までに、送信装置９のシステムサイクルタイマ９１も時刻のカウントを開始している。送信装置９は、一連のハンドシェーク処理が完了すると、定期的なパケットの送信を開始する。また、受信装置１０のＣＰＵ１１０は、一連のハンドシェーク処理が完了すると、受信部１４０の受信動作を許可する。
【００３６】
以下、受信装置１０の動作例について、図４を参照して詳細に説明する。
システムサイクルタイマ１２０は、ＣＰＵ１１０による動作指示を受けると、時刻のカウントを開始する。
ダミータイムスタンプ生成部１３０は、システムサイクルタイマ１２０の同期が完了すると、ダミータイムスタンプの生成を開始する。図４に示した例では、初期設定において、ダミーサイクル時間として１２５μｓが設定されており、ダミータイムスタンプ生成部１３０は、この時間間隔のタイムスタンプを生成する。具体的には、図４に示した例では、ダミータイムスタンプ生成部１３０は、まず、時刻７５μｓをキャプチャし、これにダミーサイクル時間（１２５μｓ）を加算して、最初のダミータイムスタンプ（２００μｓ）を生成する。以降、ダミータイムスタンプ生成部１３０は、コンパレータ１８０が一致信号を出力する毎に、前回のタイムスタンプにダミーサイクル時間（１２５μｓ）を加算した時刻を有する新たなダミータイムスタンプを生成する。
【００３７】
送信装置９から送信された最初のパケットは、受信装置１０においてダミータイムスタンプ生成部１３０によるダミータイムスタンプの生成が開始された後に、受信装置１０に到達する。受信装置１０の受信部１４０は、以降、定期的にパケットを受信する。図４に示した例では、受信部１４０は、１２５μｓ毎にパケットを受信する。
【００３８】
受信部１４０によるパケットの受信が開始されると、タイムスタンプ格納部１５０には真正タイムスタンプが格納される。図４に示した例では、最初に受信されたパケットに付加されていた真正タイムスタンプの時刻は、７５０μｓである。このため、最初に、７５０μｓを示すタイムスタンプがタイムスタンプレジスタ１５２に保持される。以降、受信部１４０が順次受信するパケットに付加されていた各真正タイムスタンプがタイムスタンプレジスタ１５２に順次保持されることとなる。具体的には、図４に示すように、タイムスタンプレジスタ１５２には、７５０μｓのタイムスタンプの次に、８７５μｓのタイムスタンプが保持され、次に、１０００μｓのタイムスタンプが保持される。
【００３９】
スイッチ１６０は、初期状態において、ダミータイムスタンプ生成部１３０側と接続している。したがって、コンパレータ１８０で比較するタイムスタンプは、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプである。よって、コンパレータ１８０は、ダミータイムスタンプ生成部１３０がダミータイムスタンプの生成を開始すると、生成されたダミータイムスタンプと、システムサイクルタイマ１２０の時刻とを比較する。具体的には、図４に示すように、コンパレータ１８０は、ダミータイムスタンプ生成部１３０により生成されたダミータイムスタンプの示す時刻である２００μｓ、３２５μｓ、４５０μｓ、５７５μｓを、順に、システムサイクルタイマ１２０の時刻と比較する。
【００４０】
ここで、ダミータイムスタンプ生成部１３０が出力するタイムスタンプと、受信部１４０に最初に受信されたパケットに含まれる真正タイムスタンプの時刻（図４に示す例では７５０μｓ）との差がダミーサイクル時間（図４に示す例では１２５μｓ）未満となると、スイッチ１６０は、タイムスタンプレジスタ１５２側と接続するよう切り替わる。ここでは、ダミータイムスタンプ生成部１３０が７００μｓのダミータイムスタンプを出力する際に、最初の真正タイムスタンプの時刻との差がダミーサイクル時間未満となるので、スイッチ１６０が切り替えられる。スイッチ１６０の切り替えタイミングが、パケットの受信開始時ではなく、上述のようなタイミングであることにより、ダミータイムスタンプを用いた比較の終了後、長期間にわたって比較が行われないことが抑制される。すなわち、一致信号が長期間にわたって出力されないことが抑制される。
【００４１】
具体的な一例を示す。仮に、最初のパケットの受信時刻がシステムサイクルタイマ１２０における７００μｓであり、このパケットに付された真正タイムスタンプの時刻が１５００μｓであるとする。スイッチ１６０の切り替えタイミングが、パケットの受信開始時であるとすると、ダミータイムスタンプに基づく一致信号の出力が終了した後、システムサイクルタイマ１２０が１５００μｓとなるまで、一致信号が出力されないこととなる。これに対し、本実施の形態では、上述のように切り替えタイミングが制御されるため、パケットが受信された後もダミータイムスタンプによる一致信号の出力を継続することができ、長期間にわたって、一致信号が出力されなくなることを抑制することができる。
【００４２】
コンパレータ１８０は、スイッチ１６０が切り替わると、タイムスタンプレジスタ１５２が保持する真正タイムスタンプとシステムサイクルタイマ１２０との比較を開始する。したがって、ダミータイムスタンプの５７５μｓとシステムサイクルタイマ１２０の時刻とを比較した後、次の比較サイクルにおいて、真正タイムスタンプの７５０μｓとシステムサイクルタイマ１２０の時刻とを比較する。以降、コンパレータ１８０は、バケットに付加された真正タイムスタンプとシステムサイクルタイマ１２０の時刻とを比較し、一致信号を出力する。
【００４３】
コンパレータ１８０の比較処理が開始されると、ＰＬＬ１９０には、逐次、一致信号が入力される。ＰＬＬ１９０は、逓倍可能な状態になるまで一致信号の入力がなされると、設定された逓倍率で入力信号を逓倍したクロック信号の出力を開始する。
【００４４】
以上、受信装置１０を有する送受信システム８について説明した。受信装置１０によれば、ダミータイムスタンプ生成部１３０により生成されたダミータイムスタンプを用いて、クロック信号が生成される。このため、受信装置１０は、パケットの受信前においても、クロックを生成することができる。例えば、オーディオデータを処理するＤＡＣに対してサンプリング周波数などの設定を行うために、このＤＡＣにクロックの入力を行う必要がある場合がある。このため、受信パケットに付されたタイムスタンプのみによりクロックを生成する場合、パケット受信前にはＤＡＣの設定が行えないこととなる。このため、ＤＡＣがオーディオデータを正しく処理できない恐れがある。これに対し、受信装置１０によれば、パケットの受信前においても、クロックを生成することができるため、このクロックによりＤＡＣの設定等を事前に行うことが可能となる。
【００４５】
＜実施の形態２＞
次に、実施の形態２について説明する。本実施の形態では、スイッチ１６０の切り替え時に生じる一致信号の周期のずれを解消することができる受信装置について説明する。実施の形態１にかかる受信装置１０では、図４に示したように、ＰＬＬ１９０に入力される信号の周期がスイッチ１６０の切り替えに伴い乱れる。具体的には、次のような周期となる。スイッチ１６０の切替前、すなわちダミータイムスタンプによる比較が行われている間は、１２５μｓ毎に、一致信号がＰＬＬ１９０に入力される。しかしながら、スイッチ１６０が切り替えられ、真正タイムスタンプの比較による一致信号がＰＬＬ１９０に入力されるまでの周期は、１７５μｓ（＝７５０μｓ−５７５μｓ）となり、一旦乱れる。その後、再び、１２５μｓ毎に、一致信号がＰＬＬ１９０に入力される。よって、ＰＬＬ１９０が出力するクロックの周期が乱れることとなる。
【００４６】
図５は、実施の形態２にかかる受信装置２０の構成例を示すブロック図である。図５に示すように、実施の形態２にかかる受信装置２０は、演算器２１０、タイムスタンプ差分レジスタ２２０、及び演算器２３０が追加され、スイッチ１６０及びスイッチ制御部１７０が、スイッチ２４０及びスイッチ制御部２５０に置き換えられた点で、実施の形態１にかかる受信装置１０と異なる。以下、実施の形態１と異なる点について詳細に説明し、重複する説明は適宜省略する。
【００４７】
演算器２１０は、受信部１４０に最初に受信された送信装置９から送信されたパケットに含まれる真正タイムスタンプの時刻と、ダミータイムスタンプ生成部１３０が生成したダミータイムスタンプの時刻との差分値を演算する。本実施の形態では、演算器２１０は、具体的には、減算器であり、最初のパケット受信直後に生成されたダミータイムスタンプの時刻から、最初のパケットに付された真正タイムスタンプの時刻を減算する。
【００４８】
タイムスタンプ差分レジスタ２２０は、演算器２１０の演算結果を保持するレジスタである。演算器２１０は、演算結果である差分値をこのタイムスタンプ差分レジスタ２２０に格納する。
【００４９】
演算器２３０は、上記差分値だけ、真正タイムスタンプの時刻をずらす演算を行う。本実施の形態では、演算器２３０は、具体的には、加算器であり、タイムスタンプ差分レジスタ２２０に保持された差分値を、タイムスタンプレジスタ１５２に保持された真正タイムスタンプの時刻に加算する。
【００５０】
スイッチ２４０は、スイッチ１６０と同様、コンパレータ１８０に入力するタイムスタンプを選択するスイッチであり、スイッチ制御部１７０により制御される。具体的には、スイッチ２４０は、コンパレータ１８０に入力するタイムスタンプとして、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプ又は演算器２３０から出力される演算後の真正タイムスタンプのいずれかを選択する。
【００５１】
このように、本実施の形態では、コンパレータ１８０は、真正タイムスタンプを用いた比較を行う場合、演算器２１０により演算された差分値だけ値をずらした真正タイムスタンプの時刻と、システムサイクルタイマ１２０の示す時刻とを比較する。なお、タイムスタンプレジスタ１５２に保持されたタイムスタンプは、コンパレータ１８０による比較動作毎に、演算器２３０により演算されて、コンパレータ１８０に出力される。
【００５２】
スイッチ制御部２５０は、スイッチ２４０を制御する制御回路である。スイッチ制御部２５０は、予め定められた条件が満たされるまでの間、ダミータイムスタンプをコンパレータ１８０に入力し、予め定められた条件が満たされた後は演算器２３０による演算後の真正タイムスタンプをコンパレータ１８０に入力するよう制御する。具体的には、スイッチ制御部２５０は、受信部１４０により最初のパケットが受信されるまでダミータイムスタンプ生成部１３０により生成されるダミータイムスタンプをコンパレータ１８０に入力するようスイッチ２４０を制御し、最初のパケットが受信されると、演算器２３０から出力される演算後の真正タイムスタンプをコンパレータ１８０に入力するようスイッチ２４０を制御する。よって、スイッチ２４０は、初期状態において、コンパレータ１８０に入力するタイムスタンプとして、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプを選択している。そして、スイッチ２４０は、受信部１４０によるパケットの受信後、演算器２３０側に切り替えられる。
【００５３】
なお、本実施の形態では、実施の形態１と異なり、ダミータイムスタンプと最初の真正タイムスタンプの時刻との差がダミーサイクル時間未満となるまでスイッチ２４０の切り替えを待つ必要はない。これは、本実施の形態では、真正タイムスタンプの時刻をそのままコンパレータ１８０に入力するのではなく、上記差分値だけずらした時刻をコンパレータ１８０に入力するためである。言い換えると、本実施の形態では、コンパレータ１８０に入力されるタイムスタンプの周期が一定となるように、真正タイムスタンプの時刻をずらすためである。
【００５４】
次に、実施の形態２にかかる受信装置２０の動作例について説明する。図６は、実施の形態２にかかる受信装置２０の動作の一例を示すタイミングチャートである。以下、図６に沿って、受信装置２０の動作について説明する。なお、図６では、ハンドシェークに関するタイミングチャート及び送信装置９のタイミングチャートは、実施の形態１と同様であるため、図示が省略されている。
【００５５】
本実施の形態において、ＣＰＵ１１０、システムサイクルタイマ１２０、ダミータイムスタンプ生成部１３０、パケット受信、及び、タイムスタンプレジスタ１５２のタイミングチャートは、実施の形態１にかかる図４と同様であるため、説明を省略する。以下、図４に示すタイミングチャートと異なる点を中心に説明する。
【００５６】
スイッチ２４０は、初期状態において、ダミータイムスタンプ生成部１３０側と接続している。したがって、コンパレータ１８０で比較するタイムスタンプは、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプである。よって、コンパレータ１８０は、ダミータイムスタンプ生成部１３０がダミータイムスタンプの生成を開始すると、生成されたダミータイムスタンプと、システムサイクルタイマ１２０の時刻とを比較する。ここで、受信部１４０によるパケットの受信が開始された後は、スイッチ２４０は、演算器２３０側と接続するよう切り替わる。このため、スイッチ２４０が切り替えられた後のコンパレータ１８０による比較対象は、演算器２３０の出力へと切り替わる。
【００５７】
演算器２１０は、パケットの受信が開始されると、最初のパケット受信直後に生成されたダミータイムスタンプと、最初に受信されたパケットに含まれる真正タイムスタンプの時刻との差分値を演算する。これにより、タイムスタンプ差分レジスタ２２０に差分値が設定される。図６に示す例では、最初のパケット受信直後に生成されたダミータイムスタンプの時刻（８２５μｓ）から最初に受信されたパケットに含まれる真正タイムスタンプの時刻（７５０μｓ）が減算されて、差分値（７５μｓ）がタイムスタンプ差分レジスタ２２０に設定される。
【００５８】
コンパレータ１８０は、スイッチ２４０が切り替わると、タイムスタンプレジスタ１５２が保持する時刻にタイムスタンプ差分レジスタ２２０が保持する値を加算した時刻と、システムサイクルタイマ１２０との比較を開始する。したがって、図６に沿って説明すると、コンパレータ１８０は、ダミータイムスタンプ生成部１３０の出力である２００μｓ、３２５μｓ、４５０μｓ、５７５μｓ、７００μｓのそれぞれとシステムサイクルタイマ１２０との比較を行った後、次の比較サイクルにおいて、演算器２３０の出力である８２５μｓとシステムサイクルタイマ１２０とを比較する。ここで、演算器２３０の出力である８２５μｓは、最初に受信されたパケットに含まれる真正タイムスタンプの時刻である７５０μｓと、タイムスタンプ差分レジスタ２２０が保持する値である７５μｓの加算結果である。以降、コンパレータ１８０は、受信される各真正タイムスタンプの時刻に対し差分値だけ時刻がずれた値を、システムサイクルタイマ１２０の時刻と比較し、一致信号を出力する。
【００５９】
本実施の形態においても、コンパレータ１８０の比較処理が開始されると、パケットの受信前から、ＰＬＬ１９０には、逐次、一致信号が入力される。ここで、本実施の形態では、ＰＬＬ１９０には、一定の周期で、一致信号が入力される。ＰＬＬ１９０は、逓倍可能な状態になるまで一致信号の入力がなされると、設定された逓倍率で入力信号を逓倍したクロック信号の出力を開始する。
【００６０】
受信装置２０では、上述の通り、真正タイムスタンプの時刻はそのままコンパレータ１８０に入力されるのではなく、最初に受信されたパケットの真正タイムスタンプの時刻とダミータイムスタンプの時刻との差分値だけずらした時刻がコンパレータ１８０に入力される。このため、図６に示すように、スイッチ２４０の切り替えタイミングにかかわらず、常に、コンパレータ１８０による比較対象のタイムスタンプの時刻の周期は、一定（１２５μｓ）となる。したがって、ＰＬＬ１９０に入力される一致信号の周期も一定となり、ＰＬＬ１９０により出力されるクロックの周期の乱れが抑制される。すなわち、受信装置２０によれば、パケットの受信前においてもクロックを生成しつつ、ＰＬＬ１９０の周期の乱れを抑制することができる。
【００６１】
なお、図５に示した構成では、演算器２３０が加算器により構成されている例を示したが、これは一例に過ぎない。例えば、演算器２１０が、最初のパケットに付された真正タイムスタンプの時刻から、最初のパケット受信直後に生成されたダミータイムスタンプの時刻を減算する場合などには、演算器２３０が減算器として構成されてもよい。この場合、演算器２３０は、例えば、真正タイムスタンプの時刻から、演算器２１０により算出された差分値を減算する減算器として構成される。このことは、本実施の形態にかかる構成に限らず、以下に示す実施の形態３にかかる構成、及び、実施の形態４以降のいずれかの構成と本実施の形態の構成とを組み合わせた構成においても、同様である。
【００６２】
＜実施の形態３＞
次に、実施の形態３について説明する。本実施の形態では、ＰＬＬ１９０に入力される一致信号の位相を、受信パケットに付された真正タイムスタンプの位相と同期させることができる受信装置について説明する。実施の形態２にかかる受信装置２０では、ＰＬＬ１９０に入力される一致信号の位相は、スイッチ２４０が切り替えられた後も、ダミータイムスタンプの位相のままである。これは、真正タイムスタンプを用いたコンパレータ１８０による比較において、常に、一定の差分値だけ、真正タイムスタンプの時刻をずらしているためである。すなわち、コンパレータ１８０に入力されるタイムスタンプの位相は、この差分値だけ、真正タイムスタンプの本来の位相からずれている。したがって、実施の形態２にかかる受信装置２０は、送信装置９が意図した一定の周期の一致信号を生成するものの、スイッチ２４０の切替後も一致信号の出力タイミングが真正タイムスタンプの時刻と継続的にずれてしまう。
【００６３】
このように位相差が継続する理由は、真正タイムスタンプの時刻を一定の差分値だけずらした値が、コンパレータ１８０の入力として用いられるからである。言い換えると、演算器２３０に入力される差分値が常に一定であるからである。そこで、本実施の形態にかかる受信装置は、演算器２１０により演算された差分値を、コンパレータ１８０による真正タイムスタンプを用いた比較の度に、位相差がなくなるまで、徐々に減算する。
【００６４】
図７は、実施の形態３にかかる受信装置３０の構成例を示すブロック図である。図７に示すように、実施の形態３にかかる受信装置３０は、差分値減算処理部３１０が追加された点で、実施の形態２にかかる受信装置２０と異なる。以下、実施の形態２と異なる点について詳細に説明し、重複する説明は適宜省略する。
【００６５】
差分値減算処理部３１０は、減算値レジスタ３１１と、演算器３１２と、スイッチ３１３と、減算制御部３１４とを有し、これらの構成により、演算器２１０により演算された差分値の絶対値を、コンパレータ１８０による真正タイムスタンプを用いた比較の度に、予め定められた値だけ減算する。
【００６６】
減算値レジスタ３１１は、タイムスタンプ差分レジスタ２２０が保持している差分値を減算処理するための減算値を保持する。本実施の形態では、この減算値は、ＣＰＵ１１０による初期設定で設定される。
【００６７】
演算器３１２は、演算器２１０により演算された差分値の絶対値を、予め定められた値だけ減算する減算器である。本実施の形態では、具体的には、演算器３１２は、タイムスタンプ差分レジスタ２２０が保持している差分値を、減算値レジスタ３１１に設定された値だけ減算する。演算器３１２は、演算結果をタイムスタンプ差分レジスタ２２０に格納する。すなわち、演算器３１２による演算が行われると、タイムスタンプ差分レジスタ２２０が保持する差分値が更新される。このため、演算器３１２による演算が繰り返されると、タイムスタンプ差分レジスタ２２０が保持する差分値の絶対値は徐々に０に近づく。
【００６８】
スイッチ３１３は、タイムスタンプ差分レジスタ２２０と演算器３１２との間に設けられており、タイムスタンプ差分レジスタ２２０が保持している差分値の演算器３１２への入力の可否を選択するスイッチである。スイッチ３１３は、減算制御部３１４により制御される。
【００６９】
減算制御部３１４は、差分値の減算処理を制御する制御回路である。減算制御部３１４は、タイムスタンプ差分レジスタ２２０が保持する差分値の値を確認し、差分値の絶対値が０でない場合、スイッチ３１３をオンの状態に制御し、タイムスタンプ差分レジスタ２２０の差分値の絶対値が０の場合はスイッチ３１３をオフの状態に切り替え、減算処理を終了させる。
【００７０】
本実施の形態では、コンパレータ１８０は、真正タイムスタンプを用いた比較を行う場合、差分値減算処理部３１０による演算後の差分値だけ値をずらした真正タイムスタンプの時刻と、システムサイクルタイマ１２０の示す時刻とを比較する。
【００７１】
このように、本実施の形態では、差分値減算処理部３１０が差分値を徐々に０に近づけることにより、最終的に、ＰＬＬ１９０に入力される一致信号の位相を受信パケットに付された真正タイムスタンプの位相と同期させることができる。
【００７２】
次に、実施の形態３にかかる受信装置３０の動作例について説明する。図８Ａ及び図８Ｂは、実施の形態３にかかる受信装置３０の動作の一例を示すタイミングチャートである。以下、図８Ａ及び図８Ｂに沿って、受信装置３０の動作について説明する。なお、図８Ａ及び図８Ｂでは、ハンドシェークに関するタイミングチャート及び送信装置９のタイミングチャートは、実施の形態１と同様であるため、図示が省略されている。
【００７３】
本実施の形態において、ＣＰＵ１１０、システムサイクルタイマ１２０、ダミータイムスタンプ生成部１３０、スイッチ２４０、パケット受信、及び、タイムスタンプレジスタ１５２のタイミングチャートは、実施の形態１にかかる図６と同様であるため、説明を省略する。ただし、本実施の形態では、ＣＰＵ１１０は、初期設定として、さらに、減算値レジスタ３１１に対し減算値の設定を行う。以下、図６に示すタイミングチャートと異なる点を中心に説明する。
【００７４】
減算値レジスタ３１１は、ＣＰＵ１１０による初期設定により、予め定められた減算値が設定される。ここでは、一例として、５μｓが設定されている。
スイッチ３１３は、初期状態において、オンとなっている。すなわち、初期状態において、タイムスタンプ差分レジスタ２２０と演算器３１２とが接続されている。
【００７５】
本実施の形態でも、初期状態において、コンパレータ１８０で比較するタイムスタンプは、ダミータイムスタンプ生成部１３０から出力されるダミータイムスタンプである。よって、ダミータイムスタンプ生成部１３０がダミータイムスタンプの生成を開始すると、コンパレータ１８０は、生成されたダミータイムスタンプと、システムサイクルタイマ１２０の時刻とを比較する。ここで、受信部１４０によるパケットの受信が開始された後は、スイッチ２４０は、演算器２３０側と接続するよう切り替わる。このため、スイッチ２４０が切り替えられた後のコンパレータ１８０による比較対象は、演算器２３０の出力へと切り替わる。
【００７６】
また、本実施の形態でも、パケットの受信が開始されると、演算器２１０は、最初のパケット受信直後に生成されたダミータイムスタンプと、最初に受信されたパケットに含まれる真正タイムスタンプの時刻との差分値を演算する。これにより、タイムスタンプ差分レジスタ２２０には、この演算結果である差分値（７５μｓ）が最初に設定される。実施の形態２では、タイムスタンプ差分レジスタ２２０の値は、一定であったが、本実施の形態では、この値は、差分値減算処理部３１０の処理により徐々に減少する。すなわち、図８Ａ及び図８Ｂに示すように、タイムスタンプ差分レジスタ２２０の値は、コンパレータ１８０による真正タイムスタンプを用いた比較の度に、減算値レジスタ３１１の値（５μｓ）ずつ減少する。タイムスタンプ差分レジスタ２２０の値が０になると、スイッチ３１３がオフに切り替えられ、差分値減算処理部３１０による減算が終了する。
【００７７】
コンパレータ１８０は、スイッチ２４０の切替後は、タイムスタンプレジスタ１５２が保持する時刻にタイムスタンプ差分レジスタ２２０が保持する値を加算した時刻と、システムサイクルタイマ１２０との比較を行う。このため、タイムスタンプ差分レジスタ２２０の値の変更は、コンパレータ１８０に入力される値に反映されることとなる。よって、実施の形態２では、ダミータイムスタンプを用いた比較後に、コンパレータ１８０により比較されるタイムスタンプ値は、８２５μｓ、９５０μｓ、１０７５μｓ、・・・というように続いたが、本実施の形態では、８２５μｓ、９４５μｓ、１０６５μｓ、・・・というように、実施の形態２と比べてタイムスタンプの間隔が５μｓずつ短くなるように続く。このため、コンパレータ１８０により比較されるタイムスタンプ値と、真正タイムスタンプの値との差が徐々になくなっていく。図８Ａ及び図８Ｂに示す例では、パケットに付加された真正タイムスタンプの値が２６２５μｓとなる時点において、コンパレータ１８０により比較されるタイムスタンプ値と、真正タイムスタンプの値との差がなくなる。すなわち、これ以降、完全に位相が同期する。
【００７８】
本実施の形態においても、コンパレータ１８０の比較処理が開始されると、ＰＬＬ１９０には、パケットの受信前から、逐次、一致信号が入力される。ここで、本実施の形態では、ＰＬＬ１９０には、概ね一定の周期で、一致信号が入力される。詳細には、差分値減算処理部３１０による減算が行われている間、差分値減算処理部３１０による減算が行われていない期間に比べて、減算値だけ周期が変更される。図８Ａ及び図８Ｂに示した例では、差分値減算処理部３１０による減算が行われている期間の周期は１２０μｓであり、差分値減算処理部３１０による減算が行われていない期間の周期である１２５μｓよりも、５μｓだけ短い。よって、減算値レジスタ３１１に小さい値を設定するほど、周期の乱れを小さくすることができる。しかしながら、減算値レジスタ３１１に小さい値を設定するほど、完全に位相が同期するまでに要する時間が長くなる。
【００７９】
受信装置３０では、実施の形態２と同様、真正タイムスタンプの時刻はそのままコンパレータ１８０に入力されるのではなく、差分値だけずらした時刻がコンパレータ１８０に入力される。このため、ＰＬＬ１９０に入力される一致信号の周期の乱れが抑制される。さらに、受信装置３０では、差分値が徐々に減少する。このため、ＰＬＬ１９０に入力される一致信号の位相を、受信パケットに付された真正タイムスタンプの位相と同期させることができる。したがって、パケットの受信前においてもクロックを生成しつつ、ＰＬＬ１９０の周期の乱れ及び位相のずれを抑制することができる。
【００８０】
＜実施の形態４＞
次に、実施の形態４について説明する。例えば、動画のオーディオを映像に合わせて再生するために、ＤＡＣ等の外部装置へのオーディオ出力タイミングを真正タイムスタンプに同期させるシステムが求められる場合がある。このようなシステムは、オーディオ信号の出力タイミングをビデオ信号に同期させる、特開平９−１２８８９４号公報に記載された技術を適用することにより実現するようにも思われる。しかしながら、この公報に記載された技術では、デコードバッファ部からの出力タイミングをタイムスタンプに同期させるに過ぎず、デコードバッファ部より後段の処理部で処理遅延が発生する場合には、ＤＡＣ等の外部装置への出力タイミングが真正タイムスタンプに同期しない。すなわち、出力タイミングが、真正タイムスタンプの時刻とずれてしまう。そこで、本実施の形態では、このずれを抑制することができる受信装置４０について説明する。
【００８１】
図９は、実施の形態４にかかる受信装置４０の構成例を示すブロック図である。図９に示すように、実施の形態４にかかる受信装置４０は、開始タイムスタンプレジスタ４１０、コンパレータ４２０、及びオーディオ出力部４３０が追加された点で、実施の形態１にかかる受信装置１０と異なる。以下、実施の形態１と異なる点について詳細に説明し、重複する説明は適宜省略する。
【００８２】
開始タイムスタンプレジスタ４１０は、最初に受信されたパケットに含まれる真正タイムスタンプの時刻を保持するレジスタである。本実施の形態では、タイムスタンプレジスタ１５２に最初に格納されたタイムスタンプが、例えばＣＰＵ１１０又は他の制御回路などによる制御により、開始タイムスタンプレジスタ４１０にコピーされる。
【００８３】
コンパレータ４２０は、開始タイムスタンプレジスタ４１０が保持する最初に受信されたパケットに含まれる真正タイムスタンプの時刻と、システムサイクルタイマ１２０の示す時刻とを比較する比較回路である。コンパレータ４２０は、両者が一致すると、一致信号をオーディオ出力部４３０に出力する。
【００８４】
オーディオ出力部４３０は、ＦＩＦＯ４３１と、オーディオ転送レジスタ４３２と、スイッチ４３３と、出力制御部４３４とを有し、ＰＬＬ１９０から供給されたクロックを用いて動作する。
【００８５】
ＦＩＦＯ４３１は、受信されたパケットに含まれていたオーディオデータを保持するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）型のバッファである。なお、図９では、受信部１４０が受信したパケットに含まれるオーディオデータがＦＩＦＯ４３１に直接入力されるよう図示されているが、ＦＩＦＯ４３１に入力されるオーディオデータは、サンプリングレート変換等の任意の処理を経たオーディオデータが入力されてもよい。
【００８６】
オーディオ転送レジスタ４３２は、ＤＡＣを含む外部装置へと出力するオーディオデータを格納するレジスタである。本実施の形態では、具体的には、オーディオ転送レジスタ４３２は、１サンプル分のオーディオデータを格納するレジスタであり、オーディオ転送レジスタ４３２に格納されたオーディオデータは、１ビットずつＤＡＣにシリアル出力される。なお、このＤＡＣには、ＰＬＬ１９０からクロックが供給される。このように、オーディオ転送レジスタ４３２は、受信装置４０から外部装置にオーディオデータを出力するための最終機構であり、オーディオ転送レジスタ４３２にオーディオデータが格納されると、直ちに格納されたオーディオデータは１ビットずつシリアル出力される。
【００８７】
スイッチ４３３は、ＦＩＦＯ４３１とオーディオ転送レジスタ４３２との間に設けられており、ＦＩＦＯ４３１が保持しているオーディオデータのオーディオ転送レジスタ４３２への入力の可否を選択するスイッチである。スイッチ４３３は、出力制御部４３４により制御される。スイッチ４３３は、初期状態においてオフとなっている。
【００８８】
出力制御部４３４は、オーディオデータの外部装置への出力を制御する制御回路である。特に、本実施の形態では、出力制御部４３４は、ＦＩＦＯ４３１からオーディオ転送レジスタ４３２へのオーディオデータの入力タイミングを制御する。具体的には、出力制御部４３４は、システムサイクルタイマ１２０の示す時刻が、最初に受信されたパケットに含まれる真正タイムスタンプの時刻に一致したとコンパレータ４２０により判定されたタイミングで、ＦＩＦＯ４３１からオーディオ転送レジスタ４３２へオーディオデータを入力するよう制御する。より詳細には、出力制御部４３４は、コンパレータ４２０からの一致信号により、スイッチ４３３をオンにすることで、オーディオ転送レジスタ４３２に最初の受信パケットに含まれる最初のサンプリングデータを保持させる。つまり、受信装置４０では、システムサイクルタイマ１２０の示す時刻が、最初の真正タイムスタンプの時刻に一致したタイミングで、スイッチ４３３がオンとなり、外部装置へのオーディオデータの出力が開始される。出力制御部４３４は、オーディオ転送レジスタ４３２に格納された１サンプル分のデータの出力が完了すると、次のサンプルをＦＩＦＯ４３１からオーディオ転送レジスタ４３２へ転送するよう制御する。これにより、次のサンプルについても外部装置へシリアル出力される。
【００８９】
受信装置４０によれば、上述の通り、システムサイクルタイマ１２０の示す時刻が、最初の真正タイムスタンプの時刻に一致したタイミングで、受信装置４０から外部装置にオーディオデータを出力するための最終機構であるオーディオ転送レジスタ４３２にオーディオデータが入力される。このため、最初のパケットに含まれる真正タイムスタンプの時刻と、受信装置４０から外部装置へのオーディオデータ出力の開始時刻とのずれを抑制することができる。言い換えると、受信装置４０から外部装置へのオーディオデータの出力タイミングを真正タイムスタンプに同期させることができる。
【００９０】
なお、本実施の形態では、実施の形態１に示した構成に、オーディオ出力制御の構成を追加した構成が示されているが、実施の形態１から３のうちいずれかの構成に、本実施の形態で説明したオーディオ出力制御の構成が追加されてもよい。
【００９１】
＜実施の形態５＞
次に、実施の形態５について説明する。図１０は、実施の形態５にかかる受信装置５０の構成例を示すブロック図である。図１０に示すように、実施の形態５にかかる受信装置５０は、オーディオ出力部４３０がオーディオ出力部５１０に置き換えられた点で、実施の形態４にかかる受信装置４０と異なる。オーディオ出力部５１０は、ミュートバッファ５１１が追加され、スイッチ４３３がスイッチ５１２に置き換えられた点で、実施の形態４にかかるオーディオ出力部４３０と異なる。以下、実施の形態４と異なる点について詳細に説明し、重複する説明は適宜省略する。
【００９２】
ミュートバッファ５１１は、ミュートデータを保持するバッファである。ミュートバッファ５１１は、無音のデータであるミュートデータを予め保持している。
スイッチ５１２は、オーディオ転送レジスタ４３２に入力するデータを選択するスイッチであり、出力制御部４３４により制御される。具体的には、スイッチ５１２は、オーディオ転送レジスタ４３２に入力するデータとして、ＦＩＦＯ４３１が保持するオーディオデータ又はミュートバッファ５１１が保持するミュートデータのいずれかを選択する。スイッチ５１２は、初期状態において、ミュートバッファ５１１側と接続している。
【００９３】
本実施の形態の出力制御部４３４は、システムサイクルタイマ１２０の示す時刻が、最初に受信されたパケットに含まれる真正タイムスタンプの時刻に一致するまで、ミュートバッファ５１１からオーディオ転送レジスタ４３２へミュートデータを入力するよう制御する。そして、出力制御部４３４は、システムサイクルタイマ１２０の示す時刻が、最初に受信されたパケットに含まれる真正タイムスタンプの時刻に一致すると、ＦＩＦＯ４３１からオーディオ転送レジスタ４３２へオーディオデータを入力するよう制御する。具体的には、出力制御部４３４は、コンパレータ４２０から一致信号が出力されると、スイッチ５１２を、ミュートバッファ５１１側からＦＩＦＯ４３１側へと切り替える。
【００９４】
受信装置５０によれば、受信装置５０からのオーディオデータの出力が開始されるまで、ミュートデータが受信装置５０から出力されることとなる。このため、受信装置５０によれば、オーディオデータの再生前に、オーディオデータ以外の意図しないオーディオが再生されてしまうことを防ぐことができる。
【００９５】
なお、本実施の形態では、実施の形態１に示した構成に、オーディオ出力制御の構成を追加した構成が示されているが、実施の形態１から３のうちいずれかの構成に、本実施の形態で説明したオーディオ出力制御の構成が追加されてもよい。
【００９６】
＜実施の形態６＞
次に、実施の形態６について説明する。本実施の形態では、オーディオ出力部を複数備えている受信装置について説明する。図１１は、実施の形態６にかかる受信装置６０の構成例を示すブロック図である。実施の形態６にかかる受信装置６０は、オーディオ出力部４３０を複数備えている。つまり、受信装置６０は、多チャンネル出力が可能な受信装置である。なお、図１１においては、コンパレータ４２０及び複数のオーディオ出力部４３０についてのみ図示し、図９に示した他の各構成についての図示は省略している。
【００９７】
本実施の形態では、コンパレータ４２０からの一致信号が各オーディオ出力部４３０において共用されている。各オーディオ出力部４３０の出力制御部４３４は、コンパレータ４２０の判定結果に従い、同じタイミングで、ＦＩＦＯ４３１からオーディオ転送レジスタ４３２へオーディオデータを入力するよう制御する。つまり、各オーディオ出力部４３０の出力制御部４３４は、コンパレータ４２０からの一致信号により、同じタイミングでスイッチ４３３を切り替えてオーディオデータの出力を開始させる。
【００９８】
受信装置６０によれば、各オーディオ出力部４３０は、コンパレータ４２０からの一致信号により、同じタイミングでオーディオデータの出力を開始する。したがって、多チャンネルの複数のオーディオ出力タイミングを真正タイムスタンプに同期させることができる。
【００９９】
なお、本実施の形態では、実施の形態４にかかるオーディオ出力部４３０を複数備える構成について示したが、実施の形態５にかかるオーディオ出力部５１０を複数備える構成において、コンパレータ４２０の一致信号を共用する上記構成が適用されてもよい。また、オーディオ出力制御以外の構成について、実施の形態１から３のうちいずれかの構成が採用されてもよい。
【０１００】
＜実施の形態７＞
次に、実施の形態７について説明する。送信装置から送信されたオーディオデータとタイムスタンプとを含むパケットを受信する受信装置がネットワーク上に複数存在する送受信システムでは、オーディオデータの再生タイミングを揃えることが求められる。ここで、各受信装置は、同じ真正タイムスタンプが付与されたパケットを受信する。そして、各受信装置は、異なる外部装置へオーディオデータを出力する。実施の形態４〜６に示した受信装置によれば、ＤＡＣ等の外部装置へのオーディオデータの出力タイミングを揃えることが可能となる。しかしながら、いずれかの外部装置において遅延が発生する場合、オーディオデータの再生タイミングにばらつきが生じてしまう。そこで、本実施の形態では、このようなシステムにおいて、再生タイミングのばらつきを抑制することができる受信装置について説明する。
【０１０１】
図１２は、実施の形態７にかかる受信装置７０の構成例を示すブロック図である。図１２に示すように、実施の形態７にかかる受信装置７０は、オーディオ出力部４３０がオーディオ出力部７１０に置き換えられた点で、実施の形態４にかかる受信装置４０と異なる。オーディオ出力部７１０は、スイッチ４３３とオーディオ転送レジスタ４３２との間に遅延制御部７１１が追加された点で、実施の形態４にかかるオーディオ出力部４３０と異なる。以下、実施の形態４と異なる点について詳細に説明し、重複する説明は適宜省略する。
【０１０２】
遅延制御部７１１は、ＦＩＦＯ４３１からオーディオ転送レジスタ４３２へのオーディオデータの入力タイミングを遅延させる制御回路である。遅延制御部７１１は、ＦＩＦＯ４３１から出力されたオーディオデータがオーディオ転送レジスタ４３２に入力されるタイミングを予め定められた遅延時間だけ遅延させる。遅延制御部７１１は、例えば、バッファを備えており、遅延制御部７１１に入力されたオーディオデータを、バッファに予め定められた遅延時間の間、一時的に保持し、その後、オーディオデータをオーディオ転送レジスタ４３２に出力する。なお、シミュレーションなどの任意の解析手法により外部装置毎の実際の遅延時間は既知であり、遅延制御部７１１に設定される上記遅延時間は、この解析結果に基づいて遅延制御部７１１に予め設定されている。
【０１０３】
このように、受信装置７０では、遅延制御部７１１が、所定の遅延時間だけオーディオデータの出力タイミングを遅延させる。このため、最も遅い再生タイミングに、再生タイミングを揃えることが可能となる。したがって、送信装置から送信されたパケットを複数の受信装置が受信する場合において、オーディオデータの再生タイミングのばらつきを抑制することができる。
【０１０４】
なお、本実施の形態では、実施の形態４にかかるオーディオ出力部４３０に遅延制御部７１１を付加した構成をオーディオ出力部７１０として示したが、実施の形態５にかかるオーディオ出力部５１０に遅延制御部７１１を付加した構成をオーディオ出力部７１０としてもよい。この場合、遅延制御部７１１は、スイッチ５１２とオーディオ転送レジスタ４３２との間に設けられる。また、受信装置７０が、実施の形態６に示したような多チャンネルの構成を備えてもよい。また、本実施の形態において、オーディオ出力制御以外の構成として、実施の形態１から３のうちいずれの実施の形態の構成が採用されてもよい。
【０１０５】
＜実施の形態８＞
次に、実施の形態８について説明する。実施の形態７では、遅延制御部７１１を設けることにより、受信装置がネットワーク上に複数存在する送受信システムにおいて、オーディオデータの再生タイミングを揃えた。本実施の形態では、他の構成により、オーディオデータの再生タイミングを揃える。
【０１０６】
図１３は、実施の形態８にかかる受信装置８０の構成例を示すブロック図である。図１３に示すように、実施の形態８にかかる受信装置８０は、遅延時間レジスタ８１０と、演算器８２０とが追加され、コンパレータ４２０がコンパレータ８３０に置き換えられた点で、実施の形態４にかかる受信装置４０と異なる。以下、実施の形態４と異なる点について詳細に説明し、重複する説明は適宜省略する。
【０１０７】
遅延時間レジスタ８１０は、予め定められた遅延時間を保持するレジスタである。遅延時間レジスタ８１０に設定される遅延時間は、実施の形態７において遅延制御部７１１に設定される遅延時間と同じである。本実施の形態では、ＣＰＵ１１０が初期設定として、遅延時間レジスタ８１０に遅延時間を設定する。
【０１０８】
演算器８２０は、受信装置８０に最初に受信されたパケットに含まれる真正タイムスタンプの時刻を予め定められた時間だけ遅延するよう変更した時刻を演算する。具体的には、演算器８２０は、開始タイムスタンプレジスタ４１０が保持する真正タイムスタンプの時刻に、遅延時間レジスタ８１０の時間を加算して、演算結果をコンパレータ８３０に出力する加算器である。
【０１０９】
コンパレータ８３０は、演算器８２０により変更された真正タイムスタンプの時刻と、システムサイクルタイマ１２０の示す時刻とを比較する比較回路である。コンパレータ８３０は、両者が一致すると、一致信号をオーディオ出力部４３０に出力する。したがって、本実施の形態では、オーディオ出力部４３０は、コンパレータ８３０から出力される一致信号に基づいて制御を行う。
【０１１０】
このように、受信装置８０では、コンパレータ８３０における比較対象のタイムスタンプを、所定の遅延時間だけ遅延させることにより、所定の遅延時間だけオーディオデータの外部装置への出力タイミングを遅延させる。このため、本実施の形態においても、最も遅い再生タイミングに、再生タイミングを揃えることが可能となる。したがって、送信装置から送信されたパケットを複数の受信装置が受信する場合において、オーディオデータの再生タイミングのばらつきを抑制することができる。
【０１１１】
なお、本実施の形態では、実施の形態４にかかる受信装置４０の構成に、出力タイミングを遅延させる構成を付加した構成を受信装置８０として示したが、実施の形態５にかかる受信装置５０の構成に、同様の構成を付加して受信装置８０を構成してもよい。また、受信装置８０が、実施の形態６に示したような多チャンネルの構成を備えてもよい。また、本実施の形態において、オーディオ出力制御以外の構成として、実施の形態１から３のうちいずれの実施の形態の構成が採用されてもよい。
＜実施の形態９＞
次に、実施の形態９について説明する。本実施の形態では、さらに別の構成により、オーディオデータの再生タイミングを揃える。
【０１１２】
図１４は、実施の形態９にかかる受信装置９０の構成例を示すブロック図である。図１４に示すように、実施の形態９にかかる受信装置９０は、遅延時間レジスタ９１０と、演算器９２０とが追加され、コンパレータ４２０がコンパレータ９３０に置き換えられた点で、実施の形態４にかかる受信装置４０と異なる。以下、実施の形態４と異なる点について詳細に説明し、重複する説明は適宜省略する。
【０１１３】
遅延時間レジスタ９１０は、実施の形態８にかかる遅延時間レジスタ８１０と同様、予め定められた遅延時間を保持するレジスタである。遅延時間レジスタ９１０に設定される遅延時間は、実施の形態７において遅延制御部７１１に設定される遅延時間と同じである。本実施の形態では、ＣＰＵ１１０が初期設定として、遅延時間レジスタ９１０に遅延時間を設定する。
【０１１４】
演算器９２０は、システムサイクルタイマ１２０の示す時刻を、予め定められた時間だけ早めるよう変更した時刻を演算する。具体的には、演算器９２０は、システムサイクルタイマ１２０の示す時刻から、遅延時間レジスタ９１０の時間を減算して、演算結果をコンパレータ９３０に出力する減算器である。
【０１１５】
コンパレータ９３０は、受信装置９０に最初に受信されたパケットに含まれる真正タイムスタンプの時刻と、演算器９２０により演算された時刻とを比較する比較回路である。コンパレータ９３０は、両者が一致すると、一致信号をオーディオ出力部４３０に出力する。したがって、本実施の形態では、オーディオ出力部４３０は、コンパレータ９３０から出力される一致信号に基づいて制御を行う。
【０１１６】
このように、受信装置９０では、システムサイクルタイマ１２０の時刻を所定の遅延時間だけ早めた上で、コンパレータ９３０における比較対象とする。このため、所定の遅延時間だけオーディオデータの外部装置への出力タイミングが遅延される。よって、本実施の形態においても、最も遅い再生タイミングに、再生タイミングを揃えることが可能となる。したがって、送信装置から送信されたパケットを複数の受信装置が受信する場合において、オーディオデータの再生タイミングのばらつきを抑制することができる。
【０１１７】
なお、本実施の形態では、実施の形態４にかかる受信装置４０の構成に、出力タイミングを遅延させる構成を付加した構成を受信装置９０として示したが、実施の形態５にかかる受信装置５０の構成に、同様の構成を付加して受信装置９０を構成してもよい。また、受信装置９０が、実施の形態６に示したような多チャンネルの構成を備えてもよい。また、本実施の形態において、オーディオ出力制御以外の構成として、実施の形態１から３のうちいずれの実施の形態の構成が採用されてもよい。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１１９】
１、１０、２０、３０、４０、５０、６０、７０、８０、９０    受信装置
２    格納部
３    タイマ
４、１３０    ダミータイムスタンプ生成部
５、１８０、４２０、８３０、９３０    コンパレータ
６    クロック生成部
８    送受信システム
９    送信装置
９１、１２０    システムサイクルタイマ
１４０    受信部
１５０    タイムスタンプ格納部
１５２    タイムスタンプレジスタ
１６０、２４０、３１３、４３３、５１２    スイッチ
１７０、２５０    スイッチ制御部
２１０、２３０、３１２、８２０、９２０    演算器
２２０    タイムスタンプ差分レジスタ
３１０    差分値減算処理部
３１１    減算値レジスタ
３１４    減算制御部
４１０    開始タイムスタンプレジスタ
４３０、５１０、７１０    オーディオ出力部
４３２    オーディオ転送レジスタ
４３４    出力制御部
５１１    ミュートバッファ
７１１    遅延制御部
８１０、９１０    遅延時間レジスタ
【図１】
2018121199.tif 000003
【図２】
2018121199.tif 000004
【図３】
2018121199.tif 000005
【図４】
2018121199.tif 000006
【図５】
2018121199.tif 000007
【図６】
2018121199.tif 000008
【図７】
2018121199.tif 000009
【図８Ａ】
2018121199.tif 000010
【図８Ｂ】
2018121199.tif 000011
【図９】
2018121199.tif 000012
【図１０】
2018121199.tif 000013
【図１１】
2018121199.tif 000014
【図１２】
2018121199.tif 000015
【図１３】
2018121199.tif 000016
【図１４】
2018121199.tif 000017