(57)【要約】【課題】  通信品質が向上された伝送装置及びクロック制御方法を提供する。【解決手段】  伝送装置は、フレームに収容されたデータを格納する格納部と、第１クロック信号に従い前記データを前記格納部に書き込む書き込み部と、前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成する生成部と、前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出す読み出し部と、前記フレームの先頭を示すフレームパルスの間隔を検出する検出部と、前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、前記生成部により生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正する補正部とを有する。【選択図】図８
2018023008.tif 000002
【特許請求の範囲】
【請求項１】
フレームに収容されたデータを格納する格納部と、
第１クロック信号に従い前記データを前記格納部に書き込む書き込み部と、
前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成する生成部と、
前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出す読み出し部と、
前記フレームの先頭を示すフレームパルスの間隔を検出する検出部と、
前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、前記生成部により生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正する補正部とを有することを特徴とする伝送装置。
【請求項２】
前記補正部は、前記フレームパルスの間隔が前記フレーム長より短い場合、前記第１クロック信号に対する前記第２クロック信号の周波数の差分から、前記フレームパルスの間隔のデータ量に対する前記読み出し部の読み出しデータ量の過剰分に応じた前記第２クロック信号のクロック数を算出し、前記生成部により生成される前記第２クロック信号のクロック数から減ずることにより前記第２クロック信号の周波数を補正することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記補正部は、前記第２クロック信号のクロック数の算出における除算により生じた剰余を次回の前記クロック数の算出に反映することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記生成部は、前記データの有効領域を示すイネーブル信号に従い前記第２クロック信号を生成し、
前記補正部は、前記フレームパルスの間隔に応じて、前記イネーブル信号が示す有効領域の長さを補正することにより前記第２クロック信号の周波数を補正することを特徴とする請求項１乃至３の何れかに記載の伝送装置。
【請求項５】
フレームに収容されたデータを、第１クロック信号に従い格納部に書き込み、
前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成し、
前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出し、
前記フレームの先頭を示すフレームパルスの間隔を検出し、
前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正することを特徴とするクロック制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、伝送装置及びクロック制御方法に関する。
【背景技術】
【０００２】
通信需要の増加に伴い、高速光伝送方式が標準化されている。例えば、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector（国際電気通信連合））勧告Ｇ．７０９には、約１．２５〜１００（Ｇｂｐｓ）の光伝送ネットワーク（OTN：Optical Transport Network）の技術が規定されている。
【０００３】
ＯＴＮの伝送方式では、複数のクライアント信号がＯＤＵ（Optical channel Data Unit）フレームに収容され、さらにＯＤＵフレームがＯＴＵ(Optical channel Transport Unit)フレームにマッピングされて伝送されるため、大容量伝送が可能となる。クライアント信号としては、ＳＤＨ（Synchronous Digital Hierarchy）フレーム、ＳＯＮＥＴ（Synchronous Optical NETwork）フレーム、及びイーサネット（登録商標、以下同様）フレームなどが挙げられる。
【０００４】
ＯＤＵフレームをＯＴＵフレームにマッピングするとき、ＯＤＵフレームのデータは、例えばＦＩＦＯ（First-In Fist-Out）に一時的に格納された後、読み出されてＯＴＵフレームに収容される（例えば特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９２４０９号公報
【特許文献２】特開２０１１−１７２００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＩＦＯからデータを読み出すための読み出しクロック信号は、例えばＰＬＬ（Phase Locked Loop）回路により、ＦＩＦＯにデータの書き込むための書き込みクロック信号から生成される。書き込みクロック信号及び読み出しクロック信号の各周波数は、ＯＤＵフレーム及びＯＴＵフレームの各データ長に基づきそれぞれ設定される。
【０００７】
ＯＴＵフレームのデータ長はＯＤＵフレームより長いため、読み出しクロック信号の周波数は書き込みクロック信号より高くなる。したがって、ＦＩＦＯからのデータの読み出しは、ＯＤＵフレーム及びＯＴＵフレームのデータ長の差分に応じた時間間隔をおいて行われる。
【０００８】
また、伝送装置の起動時またはリセット時、ＦＩＦＯへのデータ書き込みは、ＰＬＬ回路が読み出しクロック信号の位相同期を確立したことを契機として開始される。ＦＩＦＯへのデータ書き込みが開始された後、ＦＩＦＯに書き込まれたデータ量が例えばＦＩＦＯの記憶容量の半分に達したとき、ＦＩＦＯからのデータ読み出しが開始される。
【０００９】
これにより、ＦＩＦＯ内のデータ量は、その記憶容量の半分を中心として変動する。すなわち、ＦＩＦＯのアドレス空間内のポインタはほぼその中心位置に保持されるため、ＦＩＦＯの読み出し対象アドレスがＦＩＦＯの書き込み対象アドレスを追い抜くアンダーフローの障害が防止される。なお、このようにＦＩＦＯのポインタをアドレス空間の中心位置にリセットする動作は、例えば「センタリング」と呼ばれる。
【００１０】
例えばＯＤＵフレームの経路が切り替えられた場合、新たな経路から受信されたＯＤＵフレームのＦＩＦＯへの書き込みが開始されるため、ＦＩＦＯに書き込み中のＯＤＵフレームの未書き込みの部分は廃棄される。このため、書き込み中のＯＤＵフレームのデータ長は正常な場合より短くなるが、読み出しクロック信号の周波数は一定であるため、ＦＩＦＯに書き込まれたデータ量を上回るデータ量がＦＩＦＯから読み出される。
【００１１】
これにより、ＦＩＦＯのデータ量は通常時より減少して、ＦＩＦＯのポインタがアドレス空間の中心位置からずれてしまう。このようなＦＩＦＯのポインタのずれが繰り返され、さらにクロック信号のジッタなどの影響により蓄積されると、ＯＤＵフレームの伝送処理は正常であるにも関わらずアンダーフローの障害が発生する（いわゆるＦＩＦＯスリップ）。
【００１２】
その結果、ＯＴＵフレームの信号エラーが検出され、後段の伝送装置に伝搬することによりエラー時間が所定時間を上回ると、伝送路障害などの大規模な障害となり、通信品質が低下する。また、ＦＩＦＯのセンタリングを実行しても、読み出し中または書き込み中のデータが廃棄されるため、やはりエラーが生ずる。
【００１３】
これに対し、例えばＦＩＦＯ内のデータ量を監視し、そのデータ量に応じてＰＬＬ回路で生成される読み出しクロック信号をレート調整することによりＦＩＦＯのポインタをアドレス空間のほぼ中心位置に保持することが考えられる。しかし、ＦＩＦＯ内のデータ量は、書き込みクロック信号と読み出しクロック信号の周波数の差分により常時変動するため、その変動に伴って読み出しクロック信号にワンダなどの位相変動が生ずるおそれがある。
【００１４】
そこで、本発明は、通信品質が向上された伝送装置及びクロック制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
１つの態様では、伝送装置は、フレームに収容されたデータを格納する格納部と、第１クロック信号に従い前記データを前記格納部に書き込む書き込み部と、前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成する生成部と、前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出す読み出し部と、前記フレームの先頭を示すフレームパルスの間隔を検出する検出部と、前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、前記生成部により生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正する補正部とを有する。
【００１６】
１つの態様では、クロック制御方法は、フレームに収容されたデータを、第１クロック信号に従い格納部に書き込み、前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成し、前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出し、前記フレームの先頭を示すフレームパルスの間隔を検出し、前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正する方法である。
【発明の効果】
【００１７】
１つの側面として、通信品質を向上することができる。
【図面の簡単な説明】
【００１８】
【図１】伝送システムの一例を示す構成図である。
【図２】伝送装置の比較例を示す構成図である。
【図３】ＯＤＵフレーム内のＦＥＣ（Forward Error Correction）領域の挿入位置の一例を示すタイムチャートである。
【図４】フレームパルスの間隔が正常である場合の伝送装置の動作の一例を示すタイムチャートである。
【図５】フレームパルスの間隔が正常である場合のＦＩＦＯ内のデータ量の変化の一例を示す図である。
【図６】フレームパルスの間隔が異常である場合の伝送装置の動作の一例を示すタイムチャートである。
【図７】フレームパルスの間隔が異常である場合のＦＩＦＯ内のデータ量の変化の一例を示す図である。
【図８】伝送装置の実施例を示す構成図である。
【図９】出力クロック信号の制御例を示すタイムチャートである。
【図１０】フレームパルスの間隔が異常である場合の伝送装置の動作の他例を示すタイムチャートである。
【図１１】フレームパルスの間隔が異常である場合のＦＩＦＯ内のデータ量の変化の他例を示す図である。
【図１２】クロック制御方法の一例を示すフローチャートである。
【発明を実施するための形態】
【００１９】
図１は、伝送システムの一例を示す構成図である。伝送システムは、一例として、ＩＴＵ−Ｔ勧告Ｇ．７０９に規定されたＯＴＮ方式の伝送ネットワークＮＷに接続された複数の伝送装置９を有する。伝送装置９は、例えば、通信回線ごとに設けられたインターフェース（ＩＦ）ユニット１と、ＩＦユニット１の間でＯＤＵフレームを交換するスイッチユニット２とを有する。
【００２０】
ＩＦユニット１とスイッチユニット２は、例えば、複数の電気部品が実装された回路基板により構成され、伝送装置９の筐体に設けられたスロットに実装される。ＩＦユニット１とスイッチユニット２は、伝送装置９内に設けられた配線基板と電気コネクタなどを介して接続され、配線基板を介して互いにデータを入出力する。
【００２１】
ＩＦユニット１は、例えば、マッピング部１０、送信器１１、デマッピング部１２、及び受信器１３を有し、他装置との間でＯＴＵフレームを送受信する。ＯＤＵフレームには、イーサネットフレームなどの各種のクライアント信号のデータが収容されている。なお、ＯＤＵフレームはフレームの一例であり、そのデータ長は一定である。
【００２２】
マッピング部１０は、例えば、ＦＰＧＡ（Field Programmable Gate Array）やＤＳＰ（Digital Signal Processor）などにより構成され、スイッチユニット２から入力されたＯＤＵフレームをＯＴＵフレームにマッピングする。これにより、複数のＯＤＵフレームが共通のＯＴＵフレームに収容される。送信器１１は、例えば、レーザダイオードと変調器などを有し、マッピング部１０から入力されたＯＴＵフレームを電気信号から光信号に変換して他装置に送信する。
【００２３】
受信器１３は、例えば、フォトディテクタと復調器などを有し、他装置からＯＴＵフレームを受信し、光信号から電気信号に変換する。デマッピング部１２は、例えば、ＦＰＧＡやＤＳＰなどにより構成され、受信器１３から入力されたＯＴＵフレームからＯＤＵフレームを取り出してスイッチユニット２に出力する。なお、送信器１１及び受信器１３は、例えば単一の光送受信モジュールとして構成されてもよい。
【００２４】
スイッチユニット２は、点線で示されるように、ＩＦユニット１から入力されたＯＤＵフレームを、その宛先に応じたＩＦユニット１に出力する。このため、デマッピング部１２によりＯＴＵフレームから取り出された複数のＯＤＵフレームは、スイッチユニット２を介して、各ＯＤＵフレームの宛先に応じたＩＦユニット１にそれぞれ入力され、そのＩＦユニット１のマッピング部１０により再びＯＴＵフレームに収容される。
【００２５】
マッピング部１０は、ＯＤＵフレームをＯＴＵフレームにマッピングするとき、ＯＤＵフレームのデータを、例えばＦＩＦＯなどのメモリに一時的に格納した後、読み出してＯＴＵフレームに収容する。
【００２６】
図２は、伝送装置９の比較例を示す構成図である。より具体的には、図２にはマッピング部１０の比較例が示されている。
【００２７】
マッピング部１０は、ＯＤＵフレームを処理するＯＤＵ処理回路１０１と、ＯＤＵフレームのデータを格納するＦＩＦＯ１００と、ＯＴＵフレームを処理するＯＴＵ処理回路１０２と、ＤＰＬＬ（Digital PLL）回路１０５と、ＰＬＬ回路１０６とを有する。また、マッピング部１０には、スイッチユニット２またはＩＦユニット１内の前段の処理回路から、ＯＤＵフレームの入力データＤＴｉ、入力データＤＴｉの有効領域を示す入力イネーブル信号ＥＮｉ、及び入力データＤＴｉ及び入力イネーブル信号ＥＮｉと同期した入力クロック信号ＣＬＫｉが入力される。
【００２８】
ＦＩＦＯ１００は、格納部の一例であり、ＯＤＵフレームに収容されたデータを格納する。ＯＤＵ処理回路１０１は、書き込み部の一例であり、入力クロック信号ＣＬＫｉに従い書き込みデータＤＴｗをＦＩＦＯ１００に書き込む。
【００２９】
ＤＰＬＬ回路１０５とＰＬＬ回路１０６は、生成部の一例であり、入力クロック信号ＣＬＫｉを逓倍することにより出力クロック信号ＣＬＫｏを生成する。ＯＴＵ処理回路１０２は、出力クロック信号ＣＬＫｏに従い読み出しデータＤＴｒを一定の時間間隔でＦＩＦＯ１００から読み出す。
【００３０】
より具体的には、ＯＤＵ処理回路１０１は、入力データＤＴｉからＯＤＵフレームの同期パタンを検出して書き込みフレームパルスＦＰｗを生成する。フレームパルスＦＰｗはＯＤＵフレームの先頭を示す。また、ＯＤＵ処理回路１０１は、入力データＤＴｉのオーバヘッド内の制御情報に基づき所定のデータ処理を行い、その処理後の入力データＤＴｉを書き込みデータＤＴｗとして生成する。
【００３１】
また、ＯＤＵ処理回路１０１は、入力イネーブル信号ＥＮｉから書き込みイネーブル信号ＥＮｗを生成する。ＯＤＵ処理回路１０１は、入力クロック信号ＣＬＫｉに同期して、書き込みフレームパルスＦＰｗ、書き込みデータＤＴｗ、及び書き込みイネーブル信号ＥＮｗをＦＩＦＯ１００に出力する。
【００３２】
ＦＩＦＯ１００は、その内部に所定のアドレス空間を有し、ＯＤＵ処理回路１０１から書き込まれた書き込みデータＤＴｗを格納する。ＦＩＦＯ１００への書き込みは、入力クロック信号ＣＬＫｉに同期し、書き込みイネーブル信号ＥＮｗが書き込みデータＤＴｗの有効領域を示すとき（つまり、信号電位がハイレベルであるとき）のみ行われる。
【００３３】
また、ＤＰＬＬ回路１０５は、入力イネーブル信号ＥＮｉが入力データＤＴｉの有効領域を示すとき（つまり、信号電位がハイレベルであるとき）のみ、入力クロック信号ＣＬＫｉを分周して分周クロック信号ＣＬＫを生成し、分周クロック信号ＣＬＫをＰＬＬ回路１０６に出力する。
【００３４】
ＰＬＬ回路１０６は、分周クロック信号ＣＬＫの周波数を逓倍することにより出力クロック信号ＣＬＫｏを生成し、ＦＩＦＯ１００、ＯＴＵ処理回路１０２、及び後段の処理回路に出力する。入力クロック信号ＣＬＫｉ及び出力クロック信号ＣＬＫｏの各周波数は、ＯＤＵフレーム及びＯＴＵフレームの各データ長（つまりフレーム長）に基づきそれぞれ設定される。なお、入力クロック信号ＣＬＫｉは第１クロック信号の一例であり、出力クロック信号ＣＬＫｏは第２クロック信号の一例である。
【００３５】
入力イネーブル信号ＥＮｉの信号電位がローレベルである場合、ＤＰＬＬ回路１０５はＰＬＬ回路１０６へのクロックパルスの出力を停止するため、ＰＬＬ回路１０６は、出力クロック信号ＣＬＫｏの出力を停止する。このように、ＰＬＬ回路１０６は、入力イネーブル信号ＥＮｉに従い出力クロック信号ＣＬＫｏを生成する。
【００３６】
ＯＴＵ処理回路１０２は、出力クロック信号ＣＬＫｏに従いＦＩＦＯ１００から読み出しフレームパルスＦＰｒ及び読み出しデータＤＴｒを読み出す。また、ＯＴＵ処理回路１０２は、読み出しフレームパルスＦＰｒに基づき読み出しイネーブル信号ＥＮｒを生成する。読み出しイネーブル信号ＥＮｒは読み出しデータＤＴｒの有効領域を示す。読み出しデータＤＴｒの読み出しは、出力クロック信号ＣＬＫｏに同期し、読み出しイネーブル信号ＥＮｒが読み出しデータＤＴｒの有効領域を示すとき（つまり、信号電位がハイレベルであるとき）のみ行われる。
【００３７】
ＯＴＵ処理回路１０２は、読み出しデータＤＴｒに一定の間隔でＦＥＣを挿入し、ＦＥＣの挿入された読み出しデータＤＴｒを出力データＤＴｏ（つまりＯＴＵフレームのデータ）として後段の処理回路に出力する。なお、本例では、ＯＤＵフレームとして、速度ごとに規定されたＯＤＵｎ（ｎ：０，１，２，２ｅ，３，ｆｌｅｘ）のうち、ＯＤＵ１を挙げ、ＯＴＵフレームとして、速度ごとに規定されたＯＴＵｎ（ｎ：１，２，３，４）のうち、ＯＴＵ１を挙げる。
【００３８】
ＯＴＵフレームのデータ長はＯＤＵフレームより長いため、出力クロック信号ＣＬＫｏの周波数は入力クロック信号ＣＬＫｉより高くなる。したがって、ＦＩＦＯ１００からの読み出しデータＤＴｒの読み出しは、ＯＤＵフレーム及びＯＴＵフレームのデータ長の差分、つまりＦＥＣ領域のデータ量に応じた時間間隔をおいて行われる。
【００３９】
図３は、ＯＤＵフレーム内のＦＥＣ領域の挿入位置Ｆｉの一例を示すタイムチャートである。より具体的には、図３には、書き込みフレームパルスＦＰｗ、入力データＤＴｉ、入力イネーブル信号ＥＮｉ、及び出力クロック信号ＣＬＫｏが示されている。なお、書き込みフレームパルスＦＰｗは、実際には入力データＤＴｉとは時刻上の位置がずれているが、便宜上、入力データＤＴｉの位置に合わせて示されている。
【００４０】
書き込みフレームパルスＦＰｗは、ＯＤＵフレームの先頭位置を示し、ＯＤＵフレームのデータ長に応じた時間間隔で出力される。１つのＯＤＵフレームには、４つのデータブロックＢＬが含まれており、各データブロックＢＬのデータ長Ｌは３８２４（Byte）である。このため、１つのＯＤＵフレームのデータ長は１５２９６（Byte）（＝３８２４×４）である。
【００４１】
ＦＥＣ領域の挿入位置Ｆｉは各データブロックＢＬの間に設けられている。つまり、ＦＥＣ領域は３８２４（Byte）ごとに挿入される。また、ＦＥＣ領域のデータ長は、例えば２５６（Byte）である。したがって、ＯＴＵフレームのデータ長に対するＯＤＵフレームのデータ長の比は、２５５／２３９（＝（３８２４＋２５６）／３８２４）となる。
【００４２】
このため、出力クロック信号ＣＬＫｏの周波数に対する入力クロック信号ＣＬＫｉの周波数の比は、２５５／２３９となる。例えば、ＤＰＬＬ回路１０５が入力クロック信号ＣＬＫｉを８分周する場合、ＰＬＬ回路１０６は、その分周された入力クロック信号ＣＬＫｉを、周波数が８×２５５／２３９倍となるように逓倍する。出力クロック信号ＣＬＫｏは、上述したように、入力イネーブル信号ＥＮｉがハイレベル（有効領域）を示すときのみ、生成される。
【００４３】
また、ＯＴＵ処理回路１０２は、ＦＥＣ領域のデータ長に応じた時間間隔をおいてＦＩＦＯ１００から読み出しデータＤＴｒを読み出す。つまり、ＯＴＵ処理回路１０２は、ＦＥＣ領域の２５６（Byte）に相当する出力クロック信号ＣＬＫｏのクロック数分だけ読み出しイネーブル信号ＥＮｒをローレベルに制御する。
【００４４】
図４は、フレームパルスの間隔が正常である場合の伝送装置９の動作の一例を示すタイムチャートである。図４には、入力クロック信号ＣＬＫｉ、入力データＤＴｉ、入力イネーブル信号ＥＮｉ、書き込みフレームパルスＦＰｗ、書き込みデータＤＴｗ、及び書き込みイネーブル信号ＥＮｗが示されている。図４には、さらに読み出しフレームパルスＦＰｒ、読み出しデータＤＴｒ、読み出しイネーブル信号ＥＮｒ、出力データＤＴｏ、及び出力クロック信号ＣＬＫｏが示されている。なお、各信号のデータブロックＢＬやクロックパルスなどの時間幅同士の関係は、便宜上、そのデータ長とは無関係に示されている。
【００４５】
本例では、フレームパルスの間隔が正常である場合に４つのデータブロックＢＬ＃１〜＃４が入力されたときのマッピング部１０の動作を挙げる。各データブロックＢＬ＃１〜＃４の処理期間は点線により互いに区切られている。
【００４６】
入力データＤＴｉの有効領域は、斜線のハッチングが付されたブロックにより示されている。つまり、入力データＤＴｉは所定の時間間隔をおいて入力される。このため、入力イネーブル信号ＥＮｉも、入力データＤＴｉと同じ時間間隔でハイレベルとなる。なお、各データブロックＢＬ＃１〜＃４の入力データＤＴｉの有効領域の合計のデータ長は、例えば３８２４（Byte）である。
【００４７】
ＯＤＵ処理回路１０１は、先頭のデータブロックＢＬ＃１の所定パタンの入力データＤＴｉからフレームパルスを検出して、書き込みフレームパルスＦＰｗとしてＦＩＦＯ１００に書き込む。また、ＯＤＵ処理回路１０１は、書き込みフレームパルスＦＰｗの書き込み以降、入力クロック信号ＣＬＫｉに同期して書き込みデータＤＴｗ及び書き込みイネーブル信号ＥＮｗをＦＩＦＯ１００に書き込む。なお、書き込みデータＤＴｗ及び書き込みイネーブル信号ＥＮｗは、書き込みフレームパルスＦＰｗを起点として入力データＤＴｉ及び入力イネーブル信号ＥＮｉと同様に振る舞う。
【００４８】
また、ＯＴＵ処理回路１０２はＦＩＦＯ１００から読み出しフレームパルスＦＰｒを読み出す。ＯＴＵ処理回路１０２は、読み出しフレームパルスＦＰｒの読み出し後、出力クロック信号ＣＬＫｏに同期して、データブロックＢＬの３８２４（Byte）の読み出しデータＤＴｒを読み出し、ＦＥＣ領域に相当する２５６（Byte）の読み出しデータＤＴｒ分だけ読み出しを停止することを繰り返す。
【００４９】
このため、ＯＴＵ処理回路１０２は、読み出しイネーブル信号ＥＮｒが、読み出しデータＤＴｒの３８２４（Byte）分（１つのデータブロックＢＬ分）だけハイレベルとなり、２５６（Byte）分だけローレベルとなることを繰り返すように、読み出しイネーブル信号ＥＮｒを制御する。このように、ＯＴＵ処理回路１０２は、出力クロック信号ＣＬＫｏに従い読み出しデータＤＴｒを一定の時間間隔でＦＩＦＯ１００から読み出す。
【００５０】
出力クロック信号ＣＬＫｏの周波数は、入力クロック信号ＣＬＫｉの周波数より高く、その２５５／２３９倍である。このため、ＯＴＵ処理回路１０２は、読み出しデータＤＴｒ内の各データブロックＢＬ＃１〜＃４の間にＦＥＣ領域のデータ長分のスペース（点線枠参照）を設けることができる。
【００５１】
ＯＴＵ処理回路１０２は、そのスペースに、データブロックＢＬ＃１〜＃４ごとに算出したＦＥＣを挿入してＦＥＣ領域とし、ＯＴＵフレームに収容される出力データＤＴｏとして出力する。このようにして、伝送装置９は動作する。
【００５２】
また、上記の動作に先立ち、伝送装置９の起動時またはリセット時、ＦＩＦＯ１００へのデータ書き込みは、ＰＬＬ回路１０６が出力クロック信号ＣＬＫｏの位相同期を確立したことを契機として開始される。ＦＩＦＯ１００へのデータ書き込みが開始された後、ＦＩＦＯ１００に書き込まれたデータ量が例えばＦＩＦＯの記憶容量の半分に達したとき、ＦＩＦＯ１００からのデータ読み出しが開始される。これにより、ＦＩＦＯ１００内のデータ量は、その記憶容量の半分を中心として変動する。
【００５３】
図５は、フレームパルスの間隔が正常である場合のＦＩＦＯ１００内のデータ量の変化の一例を示す図である。ＦＩＦＯ１００内のデータ量が上限値Ｃｔを上回った場合、オーバーフローの障害が検出され、ＦＩＦＯ１００内のデータ量が下限値Ｃｂを下回った場合、アンダーフローの障害が検出される。
【００５４】
読み出しデータＤＴｒは、書き込みデータＤＴｗの書き込み速度の２５５／２３９倍の速度で読み出される。また、読み出しデータＤＴｒの読み出しは、ＦＥＣ領域に相当する部分では停止される。さらに、上述したように、ＦＩＦＯ１００内のデータ量は初期状態において記憶容量の半分にセットされる。
【００５５】
したがって、ＦＩＦＯ１００内のデータ量は、その記憶容量の半分を中心として変動する。すなわち、ＦＩＦＯ１００のアドレス空間内のポインタはほぼその中心位置に保持されるため、ＦＩＦＯ１００の読み出し対象アドレスがＦＩＦＯ１００の書き込み対象アドレスを追い抜くアンダーフローの障害が防止される。
【００５６】
しかし、例えばＯＤＵフレームの経路がスイッチユニット２により切り替えられた場合、以下に述べるように、ＯＤＵフレームのフレームパルスの間隔に異常が生ずることによりアンダーフローの障害が発生する。
【００５７】
図６は、フレームパルスの間隔が異常である場合の伝送装置９の動作の一例を示すタイムチャートである。図６は、ＦＩＦＯ１００に書き込み中のＯＤＵフレームのデータブロックＢＬ＃１ａ，２ａ、及び新たな経路から受信されたＯＤＵフレームのデータブロックＢＬ＃１ｂ，２ｂの処理の様子を示す。なお、図６において、図４と共通する事項の説明は省略する。また、図６中、データ長の単位の「Byte」は、適宜に省略されている。
【００５８】
新たな経路から受信されたＯＤＵフレームのＦＩＦＯ１００への書き込みが開始されるため、ＦＩＦＯ１００に書き込み中のＯＤＵフレームの未書き込みの部分は廃棄される。このため、書き込み中のＯＤＵフレームのデータ長は、フレームパルスの間隔が正常な場合より短くなる。本例では、データブロックＢＬ＃２ａのデータ長が、本来の３８２４（Byte）より短い１２６４（Byte）となる。ＯＴＵ処理回路１０２は、新たな経路のＯＤＵフレームの読み出しフレームパルスＦＰｒに基づき、データブロックＢＬ＃１ｂ，ＢＬ＃２ｂの２５６（Byte）のＦＥＣ領域の挿入位置を算出する。
【００５９】
一方、出力クロック信号ＣＬＫｏの周波数は一定であるため、ＯＴＵ処理回路１０２は、ＯＤＵ処理回路１０１がＦＩＦＯ１００に書き込んだデータ量を上回るデータ量をＦＩＦＯ１００から読み出す。また、新たな経路のＯＤＵフレームの書き込みフレームパルスＦＰｗ及び読み出しフレームパルスＦＰｒが、書き込み中のＯＤＵフレームのデータブロックＢＬ＃２ａの途中に生ずるため、読み出しイネーブル信号ＥＮｒのハイレベルの期間が、データブロックＢＬ＃２ａ，＃１ｂに対応して通常より延びる。
【００６０】
このため、ＯＴＵ処理回路１０２は、符号Ｚで示されるように、データブロックＢＬ＃２ａのデータ長１２６４（Byte）より８４（Byte）（＝１２６４×１６／２３９）だけ余分に読み出しデータＤＴｒをＦＩＦＯ１００から読み出す。したがって、出力データＤＴｏにおいて、データブロックＢＬ＃２ａのデータ長は１３４８（Byte）（＝１２６４＋８４）となる。
【００６１】
これにより、以下に述べるように、ＦＩＦＯ１００のデータ量は通常時より減少して、ＦＩＦＯ１００のポインタがアドレス空間の中心位置からずれてしまう。
【００６２】
図７は、フレームパルスの間隔が異常である場合のＦＩＦＯ１００内のデータ量の変化の一例を示す図である。図７において、図５と共通する事項の説明は省略する。
【００６３】
ＯＴＵ処理回路１０２は、フレームパルスの間隔が正常である場合より長く読み出しデータＤＴｒを読み出し、その読み出しに同期する出力クロック信号ＣＬＫｏの周波数は、入力クロック信号ＣＬＫｉの２５５／２３９倍である。このため、ＦＩＦＯ１００内のデータ量は通常（図５参照）より長く減少し続けて、時間Ｔａにおいて下限値Ｃｂを下回る。このため、ＯＤＵフレームの伝送処理は正常であるにも関わらずアンダーフローの障害が発生する（いわゆるＦＩＦＯスリップ）。
【００６４】
その結果、ＯＴＵフレームの信号エラーが検出され、後段の伝送装置９に伝搬することによりエラー時間が所定時間を上回ると、伝送路障害などの大規模な障害となり、通信品質が低下する。また、ＦＩＦＯ１００のセンタリングを実行しても、読み出し中または書き込み中のデータが廃棄されるため、やはりエラーが生ずる。なお、本例では、便宜上、一度のＯＤＵフレームの経路の切り替えでアンダーフローの障害が発生する場合を挙げたが、実際には、ＦＩＦＯ１００のポインタのずれが繰り返され、さらに入力クロック信号ＣＬＫｉのジッタなどの影響により蓄積されたときにアンダーフローの障害が発生することが考えられる。
【００６５】
これに対し、例えば、図２の点線で示されるように、ＦＩＦＯ１００内のデータ量Ｍを監視し、そのデータ量Ｍに応じてＤＰＬＬ回路１０５で生成されるクロック信号をレート調整することによりＦＩＦＯ１００のポインタをアドレス空間のほぼ中心位置に保持することが考えられる。しかし、ＦＩＦＯ１００内のデータ量Ｍは、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏの周波数の差分により常時変動するため、その変動に伴って出力クロック信号ＣＬＫｏにワンダなどの位相変動が生ずるおそれがある。
【００６６】
そこで、実施例の伝送装置９は、書き込みフレームパルスＦＰｗの間隔がＯＤＵフレームのデータ長より短い場合、ＰＬＬ回路１０６により生成される出力クロック信号ＣＬＫｏの周波数を書き込みフレームパルスＦＰｗの間隔に応じて補正する。このため、読み出しデータＤＴｒのデータ量は、書き込みデータＤＴｗのデータ量を上回らないように制御されるので、ＦＩＦＯ１００のポインタのずれが抑制されアンダーフローの障害の発生が防止される。これにより、通信品質が向上することが可能となる。
【００６７】
図８は、伝送装置９の実施例を示す構成図である。より具体的には、図８にはマッピング部１０の実施例が示されている。図８において、図２と共通する構成については、同一の符号を付し、その説明を省略する。
【００６８】
マッピング部１０は、ＯＤＵ処理回路１０１と、ＦＩＦＯ１００と、ＯＴＵ処理回路１０２と、補正回路１０３と、パルス間隔検出回路１０４と、ＤＰＬＬ回路１０５と、ＰＬＬ回路１０６とを有する。なお、マッピング部１０は、回路に限定されず、少なくとも一部が例えばソフトウェアの機能として構成されてもよい。
【００６９】
パルス間隔検出回路１０４は、検出部の一例であり、ＯＤＵフレームの書き込みフレームパルスＦＰｗの間隔を検出する。パルス間隔検出回路１０４は、例えばカウンタ回路により書き込みフレームパルスＦＰｗの間隔を検出して、補正回路１０３に通知する。
【００７０】
補正回路１０３は、補正部の一例であり、書き込みフレームパルスＦＰｗの間隔がＯＤＵフレームのデータ長（フレーム長）より短い場合、ＰＬＬ回路１０６により生成される出力クロック信号ＣＬＫｏの周波数を書き込みフレームパルスＦＰｗの間隔に応じて補正する。より具体的には、補正回路１０３は、出力クロック信号ＣＬＫｏのクロック数（つまりパルス数）を減少させることにより出力クロック信号ＣＬＫｏの周波数を補正する。
【００７１】
ＯＴＵ処理回路１０２は、出力クロック信号ＣＬＫｏに従いＦＩＦＯ１００から読み出しデータＤＴｒを読み出すため、出力クロック信号ＣＬＫｏのクロック数を書き込みフレームパルスＦＰｗの間隔に応じて減少させることにより、読み出しデータＤＴｒのデータ量を減少させることができる。このため、読み出しデータＤＴｒのデータ量は、書き込みデータＤＴｗのデータ量を上回らないように制御される。
【００７２】
より具体的には、補正回路１０３は、入力イネーブル信号ＥＮｉが示す有効領域の長さ、つまりハイレベルの長さを補正して、その補正後のイネーブル信号ＥＮｈをＤＰＬＬ回路１０５に出力する。すなわち、補正回路１０３は、書き込みフレームパルスＦＰｗの間隔に応じて入力イネーブル信号ＥＮｉが示す有効領域の長さを補正することにより分周クロック信号ＣＬＫのクロック数を補正する。
【００７３】
これにより、出力クロック信号ＣＬＫｏは、クロック数が補正され、平滑化された周波数でＯＴＵ処理回路１０２に出力される。このため、補正回路１０３は、ＤＰＬＬ回路１０５に対し複雑な制御を行うことなく、容易に出力クロック信号ＣＬＫｏの周波数を補正することができる。
【００７４】
図９は、出力クロック信号ＣＬＫｏの制御例を示すタイムチャートである。より具体的には、図９には、書き込みフレームパルスＦＰｗ、入力データＤＴｉ、入力イネーブル信号ＥＮｉ、補正後のイネーブル信号ＥＮｈ、及び出力クロック信号ＣＬＫｏが示されている。なお、図９において、図３と共通する事項の説明は省略する。
【００７５】
パルス間隔検出回路１０４は、書き込みフレームパルスＦＰｗの間隔Ｔｆ，Ｔｆｘを検出する。３つ目のＯＤＵフレームの入力データＤＴｉの入力中、新たな経路のＯＤＵフレームの入力データＤＴｉが入力されると、書き込みフレームパルスＦＰｗの間隔Ｔｆｘは通常時の間隔Ｔｆより短くなる。
【００７６】
パルス間隔検出回路１０４は、例えば入力クロック信号ＣＬＫｉに同期するカウンタにより書き込みフレームパルスＦＰｗの間隔Ｔｆ，Ｔｆｘを検出する。ＯＤＵフレームは、データ長が１５２９６（Byte）であり、１６（Bit）ごとにパラレル処理される。このため、パルス間隔検出回路１０４は、通常時の書き込みフレームパルスＦＰｗの間隔Ｔｆを、７６４８カウント（＝１５２９６÷１６）として検出する。また、パルス間隔検出回路１０４は、異常時の書き込みフレームパルスＦＰｗの間隔Ｔｆｘを、一例として７９６カウント（つまり１２７３６（Byte））として検出すると仮定する。
【００７７】
補正回路１０３は、パルス間隔検出回路１０４の検出結果に基づき入力イネーブル信号ＥＮｉを補正する。補正回路１０３は、書き込みフレームパルスＦＰｗの間隔ＴｆｘがＯＤＵフレームのデータ長より短い場合、データブロックＢＬのデータ長Ｌに対する入力データＤＴｉのデータ量の端数Ｒを算出する。
【００７８】
Ｒ＝ＭＯＤ（Ｔｆｘ’／Ｌ）                             ・・・（１）
【００７９】
より具体的には、補正回路１０３は、上記の式（１）から端数Ｒを算出する。式（１）において、Ｔｆｘ’は、書き込みフレームパルスＦＰｗの間隔Ｔｆｘをデータ量に換算した値（つまり１２７３６（Byte））であり、ＭＯＤは、除算により生ずる剰余を求める関数である。したがって、データブロックＢＬのデータ長Ｌを３８２４（Byte）とすると、端数Ｒは１２６４（Byte）となる。
【００８０】
ＯＴＵ処理回路１０２は、データブロックＢＬのデータ長Ｌ（＝３８２４（Byte））に対し２５６（Byte）のＦＥＣ領域を挿入できるようにＦＩＦＯ１００から読み出しデータＤＴｒを読み出す。このため、補正回路１０３は、端数Ｒを算出することにより、ＦＩＦＯ１００からの読み出しの補正対象となるデータ量を得ることができる。つまり、端数Ｒは、図６に示されたデータブロックＢＬ＃２ａの１２６４（Byte）に該当し、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏの周波数の差分により読み出しデータＤＴｒの過剰分（符号Ｚの部分）が生ずる原因となる余剰なデータ量である。
【００８１】
また、補正回路１０３は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏの周波数の差分から、端数Ｒに対するＯＴＵ処理回路１０２の読み出しデータＤＴｒの過剰分に応じた出力クロック信号ＣＬＫｏのクロック数を算出する。つまり、補正回路１０３は、端数Ｒの読み出しデータＤＴｒの読み出しにおける出力クロック信号ＣＬＫｏのクロック数の補正量を算出する。
【００８２】
Ｎ＝ＩＮＴ｛（Ｒ÷Ｗ×１６／２５５）｝                          ・・・（２）
【００８３】
より具体的には、補正回路１０３は、上記の式（２）からクロック数の補正量Ｎを算出する。式（２）において、Ｗは、ＯＤＵ処理回路１０１及びＯＴＵ処理回路１０２内のパラレル処理のバイト数であり、ＩＮＴは、小数点以下を切り捨てる関数である。このため、端数Ｒをバイト数Ｗで除算することにより、端数Ｒの処理に要する出力クロック信号ＣＬＫｏのクロック数が得られる。
【００８４】
また、１６／２５５（＝（２５５−２３９）／２５５）は、入力クロック信号ＣＬＫｉに対する出力クロック信号ＣＬＫｏの周波数の差分に相当するクロック数の比である。したがって、補正回路１０３は、補正量Ｎを算出することにより、読み出しデータＤＴｒの過剰分の読み出しに相当する出力クロック信号ＣＬＫｏのクロック数を得ることができる。
【００８５】
補正回路１０３は、補正量Ｎに相当する期間Ｔｏｆｆだけ入力イネーブル信号ＥＮｉをローレベルとすることにより補正後のイネーブル信号ＥＮｈを生成する。ＤＰＬＬ回路１０５は、イネーブル信号ＥＮｈがローレベルを示すとき、分周クロック信号ＣＬＫをＰＬＬ回路１０６に出力しないため、分周クロック信号ＣＬＫのクロック数は補正量Ｎだけ減少する（点線参照）。
ＰＬＬ回路１０６は、分周クロック信号ＣＬＫのクロック数が減少すると、減少分に応じて出力クロック信号ＣＬＫｏのパルス間隔を平滑化する。このため、出力クロック信号ＣＬＫｏのクロック数は補正量Ｎだけ減少し、読み出しデータＤＴｒの過剰分が削減される。
【００８６】
例えば、端数Ｒが１２６４（Byte）であり、バイト数Ｗが２（Byte）である場合、補正量Ｎは３９クロック（＝ＩＮＴ（１２６４÷２×１６／２５５））となる。この場合、補正回路１０３は、出力クロック信号ＣＬＫｏのクロック数が３９クロック分だけ減少するように、入力イネーブル信号ＥＮｉを期間Ｔｏｆｆだけローレベルに制御することによりイネーブル信号ＥＮｈを生成する。
【００８７】
このように、補正回路１０３は、入力クロック信号ＣＬＫｉに対する出力クロック信号ＣＬＫｏの周波数の差分から、間隔Ｔｆｘのデータ量に対するＯＴＵ処理回路１０２の読み出しデータ量の過剰分に応じた出力クロック信号ＣＬＫｏのクロック数（つまり補正量Ｎ）を算出する。補正回路１０３は、算出したクロック数を、ＰＬＬ回路１０６により生成される出力クロック信号ＣＬＫｏのクロック数から減ずることによりその周波数を補正する。
【００８８】
したがって、補正回路１０３は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏの周波数の差分に基づき高精度に出力クロック信号ＣＬＫｏのクロック数を補正することができる。
【００８９】
また、式（２）には、入力クロック信号ＣＬＫｉに対する出力クロック信号ＣＬＫｏの周波数の差分に相当するクロック数の比（１６／２５５）が含まれるため、２５５で除算することにより剰余が生ずる場合がある。例えば、端数Ｒが１２６４（Byte）であり、バイト数Ｗが２（Byte）である場合、補正量Ｎは３９クロックと算出されるが、剰余として１６７が生ずる。この剰余は、フレームパルスの間隔に異常が生ずるたびに蓄積され、補正量Ｎの誤差を生ずる。
【００９０】
そこで、補正回路１０３は、補正量Ｎの算出における除算により生じた剰余を次回の補正量Ｎの算出に反映してもよい。
【００９１】
Ｎ［ｉ］＝ＩＮＴ｛（Ｒ÷Ｗ×１６＋ｒ［ｉ−１］）／２５５｝      ・・・（３）
ｒ［ｉ］＝ＭＯＤ｛（Ｒ÷Ｗ×１６＋ｒ［ｉ−１］）／２５５｝      ・・・（４）
【００９２】
例えば、補正回路１０３は、上記の式（３）により補正量Ｎ［ｉ］を算出し、上記の式（４）により補正量Ｎ［ｉ］の算出における除算により生じた剰余ｒ［ｉ］を算出する。ここで、変数ｉは補正量Ｎ［ｉ］の算出回数を示す。
【００９３】
すなわち、補正回路１０３は、補正量Ｎ［ｉ］及び剰余ｒ［ｉ］の算出において、前回算出した剰余ｒ［ｉ−１］を加算する。これにより、剰余ｒ［ｉ−１］が次回の補正量Ｎ［ｉ］の算出に反映されるため、補正量Ｎ［ｉ］の誤差が低減される。なお、補正回路１０３は、ｉ＝１の場合、式（３）及び式（４）の剰余ｒ［ｉ−１］をそれぞれ０とする。
【００９４】
図１０は、フレームパルスの間隔が異常である場合の伝送装置９の実施例の動作を示すタイムチャートである。図１０において、図６と共通する事項の説明は省略する。なお、フレームパルスの間隔が正常である場合の伝送装置９の実施例の動作は、図４に示されるとおりである。
【００９５】
補正回路１０３は、符号Ｐで示されるように、分周クロック信号ＣＬＫのクロック数を補正量Ｎ（Ｎ［ｉ］）だけ減ずる。このため、出力クロック信号ＣＬＫｏのクロック数も減少し、パルス間隔が平滑化されることによりその周波数が低下する。このため、端数Ｒに相当するデータブロックＢＬ＃２ａの読み出しデータＤＴｒは１２６４（Byte）だけであり、読み出しデータＤＴｒの過剰分はない（符号Ｘ参照）。
【００９６】
このように、読み出しデータＤＴｒのデータ量は、出力クロック信号ＣＬＫｏのクロック数の補正量Ｎ（Ｎ［ｉ］）に基づき調整されるため、ＦＩＦＯ１００内のデータ量は、記憶容量のほぼ半分に維持される。
【００９７】
図１１は、フレームパルスの間隔が異常である場合のＦＩＦＯ１００内のデータ量の変化の例を示す図である。図１１において、図５と共通する事項の説明は省略する。
【００９８】
データブロックＢＬ＃２ａの読み出しデータＤＴｒの読み出し期間Ｔｘにおいて、ＦＩＦＯ１００内のデータの減少量は、補正回路１０３により出力クロック信号ＣＬＫｏのクロック数が削減されるため、図７の比較例の場合より低減される。このため、ＦＩＦＯ１００内のデータ量は下限値Ｃｂを下回らず、アンダーフローの障害の発生が防止される。すなわち、ＦＩＦＯ１００のポインタは、出力クロック信号ＣＬＫｏのクロック数が削減されるため、センタリングを行うことなく、アドレス空間のほぼ中心に維持される。これにより、通信品質を維持することが可能となる。
【００９９】
図１２は、上記の伝送装置９により実行されるクロック制御方法の一例を示すフローチャートである。ＯＤＵ処理回路１０１は、ＯＤＵフレームから取り出した書き込みデータＤＴｗを、入力クロック信号ＣＬＫｉに従いＦＩＦＯ１００に書き込む（ステップＳｔ１）。次に、ＰＬＬ回路１０６は、入力クロック信号ＣＬＫｉの周波数を逓倍することにより出力クロック信号ＣＬＫｏを生成する（ステップＳｔ２）。このとき、ＰＬＬ回路１０６は、入力イネーブル信号ＥＮｉに従い出力クロック信号ＣＬＫｏを生成する。
【０１００】
次に、ＯＴＵ処理回路１０２は、出力クロック信号ＣＬＫｏに従い読み出しデータＤＴｒを一定の時間間隔でＦＩＦＯ１００から読み出す（ステップＳｔ３）。次に、パルス間隔検出回路１０４は、書き込みフレームパルスＦＰｗの間隔を検出する（ステップＳｔ４）。
【０１０１】
次に、補正回路１０３は、書き込みフレームパルスＦＰｗの間隔を、ＯＤＵフレームのデータ長に相当する値Ｔｆと比較する（ステップＳｔ５）。書き込みフレームパルスＦＰｗの間隔≧Ｔｆの場合（ステップＳｔ５のＮｏ）、クロック制御方法の実行は終了する。
【０１０２】
また、書き込みフレームパルスＦＰｗの間隔＜Ｔｆの場合（ステップＳｔ５のＹｅｓ）、補正回路１０３は、式（１）によりデータ量の端数Ｒを算出する（ステップＳｔ６）。次に、補正回路１０３は、式（２）により出力クロック信号ＣＬＫｏのクロック数の補正量Ｎを算出する（ステップＳｔ７）。これにより、入力クロック信号ＣＬＫｉに対する出力クロック信号ＣＬＫｏの周波数の差分から、間隔Ｔｆｘのデータ量に対するＯＴＵ処理回路１０２の読み出しデータ量の過剰分に応じた出力クロック信号ＣＬＫｏのクロック数が算出される。
【０１０３】
また、ステップＳｔ７において、補正回路１０３は、式（３）により出力クロック信号ＣＬＫｏのクロック数の補正量Ｎ［ｉ］を算出し、式（４）により、補正量Ｎ［ｉ］の算出における除算により生じた剰余ｒ［ｉ］を算出してもよい。この場合、補正量Ｎ［ｉ］の算出における除算により生じた剰余ｒ［ｉ］が次回の補正量Ｎ［ｉ＋１］の算出に反映される。
【０１０４】
次に、補正回路１０３は、出力クロック信号ＣＬＫｏのクロック数を補正量Ｎ（Ｎ［ｉ］）に基づき補正する（ステップＳｔ８）。より具体的には、補正回路１０３は、書き込みフレームパルスＦＰｗの間隔Ｔｆｘに応じて、入力イネーブル信号ＥＮｉが示す入力データＤＴｉの有効領域の長さを補正することによりクロック数を補正する。
【０１０５】
これにより、出力クロック信号ＣＬＫｏのクロック数が補正量Ｎだけ減少するため、その周波数が低下してデータ量の端数Ｒに対する読み出しデータＤＴｒの過剰分の読み出しが抑制される。したがって、実施例のクロック制御方法によると、通信品質を向上することができる。
【０１０６】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１０７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  フレームに収容されたデータを格納する格納部と、
第１クロック信号に従い前記データを前記格納部に書き込む書き込み部と、
前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成する生成部と、
前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出す読み出し部と、
前記フレームの先頭を示すフレームパルスの間隔を検出する検出部と、
前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、前記生成部により生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正する補正部とを有することを特徴とする伝送装置。
（付記２）  前記補正部は、前記フレームパルスの間隔が前記フレーム長より短い場合、前記第１クロック信号に対する前記第２クロック信号の周波数の差分から、前記フレームパルスの間隔のデータ量に対する前記読み出し部の読み出しデータ量の過剰分に応じた前記第２クロック信号のクロック数を算出し、前記生成部により生成される前記第２クロック信号のクロック数から減ずることにより前記第２クロック信号の周波数を補正することを特徴とする付記１に記載の伝送装置。
（付記３）  前記補正部は、前記第２クロック信号のクロック数の算出における除算により生じた剰余を次回の前記クロック数の算出に反映することを特徴とする付記２に記載の伝送装置。
（付記４）  前記生成部は、前記データの有効領域を示すイネーブル信号に従い前記第２クロック信号を生成し、
前記補正部は、前記フレームパルスの間隔に応じて、前記イネーブル信号が示す有効領域の長さを補正することにより前記第２クロック信号の周波数を補正することを特徴とする付記１乃至３の何れかに記載の伝送装置。
（付記５）  フレームに収容されたデータを、第１クロック信号に従い格納部に書き込み、
前記第１クロック信号の周波数を逓倍することにより第２クロック信号を生成し、
前記第２クロック信号に従い前記データを一定の時間間隔で前記格納部から読み出し、
前記フレームの先頭を示すフレームパルスの間隔を検出し、
前記フレームパルスの間隔が前記フレームのフレーム長より短い場合、生成される前記第２クロック信号の周波数を前記フレームパルスの間隔に応じて補正することを特徴とするクロック制御方法。
（付記６）  前記第２クロック信号の周波数を補正する工程において、前記フレームパルスの間隔が前記フレーム長より短い場合、前記第１クロック信号に対する前記第２クロック信号の周波数の差分から、前記フレームパルスの間隔のデータ量に対する前記読み出し部の読み出しデータ量の過剰分に応じた前記第２クロック信号のクロック数を算出し、生成される前記第２クロック信号のクロック数から減ずることにより前記第２クロック信号の周波数を補正することを特徴とする付記５に記載のクロック制御方法。
（付記７）  前記クロック数を補正する工程において、前記第２クロック信号のクロック数の算出における除算により生じた剰余を次回の前記クロック数の算出に反映することを特徴とする付記６に記載のクロック制御方法。
（付記８）  前記第２クロック信号を生成する工程において、前記データの有効領域を示すイネーブル信号に従い前記第２クロック信号を生成し、
前記第２クロック信号の周波数を補正する工程において、前記フレームパルスの間隔に応じて、前記イネーブル信号が示す有効領域の長さを補正することにより前記第２クロック信号の周波数を補正することを特徴とする付記５乃至７の何れかに記載のクロック制御方法。
【符号の説明】
【０１０８】
１                                       インターフェースユニット
９                                       伝送装置
１０                                     マッピング部
１００                                   ＦＩＦＯ
１０１                                   ＯＤＵ処理回路
１０２                                   ＯＴＵ処理回路
１０３                                   補正回路
１０４                                   パルス間隔検出回路
１０５                                   ＤＰＬＬ回路
１０６                                   ＰＬＬ回路
ＣＬＫｉ                                 入力クロック信号
ＣＬＫｏ                                 出力クロック信号
【図１】
2018023008.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018023008.tif 000009
【図８】
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【図９】
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【図１０】
2018023008.tif 000012
【図１１】
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【図１２】
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