(57)【要約】【課題】被駆動回路が大規模負荷を持つ場合であっても、小規模な降圧駆動回路により高速に内部電位を供給する。【解決手段】外部電源より供給される外部電位VDDよりも低電位である内部電位VINTで駆動される被駆動回路１に内部電位VINTを供給する降圧駆動回路１０を有する半導体集積回路装置であって、降圧駆動回路１０は、ドレインが外部電源に接続される外部電源端子に接続され、ソースが被駆動回路１の電圧供給点に接続されるＮ型ＭＯＳトランジスタ１１と、Ｎ型ＭＯＳトランジスタのゲートを駆動するドライバ回路１２とを有する。【選択図】 図１
2018198103.tif 000002
【特許請求の範囲】
【請求項１】
外部電源に接続される外部電源端子と、
前記外部電源より供給される外部電位よりも低電位である内部電位で駆動される被駆動回路と、
前記被駆動回路に前記内部電位を供給する降圧駆動回路とを有し、
前記降圧駆動回路は、ドレインが前記外部電源端子に接続され、ソースが前記被駆動回路の電圧供給点に接続されるＮ型ＭＯＳトランジスタと、論理回路を含み、前記論理回路の出力が前記Ｎ型ＭＯＳトランジスタのゲートに接続されて前記Ｎ型ＭＯＳトランジスタを駆動するドライバ回路とを有する半導体集積回路装置。
【請求項２】
請求項１において、
前記ドライバ回路を制御して前記Ｎ型ＭＯＳトランジスタの導通状態を制御するタイミング生成回路を有し、
前記論理回路の出力電位は、前記内部電位に対して少なくとも前記Ｎ型ＭＯＳトランジスタのしきい値電圧分以上高い電位である半導体集積回路装置。
【請求項３】
請求項２において、
前記タイミング生成回路は、前記Ｎ型ＭＯＳトランジスタを導通状態にして所定時間経過後に前記Ｎ型ＭＯＳトランジスタを非導通状態とするように前記ドライバ回路を制御する半導体集積回路装置。
【請求項４】
請求項３において、
前記ドライバ回路は、ドレインが前記Ｎ型ＭＯＳトランジスタのゲートに接続され、ソースが前記外部電源端子に接続されるＰ型ＭＯＳトランジスタをさらに有し、
前記タイミング生成回路は、前記ドライバ回路の前記Ｐ型ＭＯＳトランジスタを導通状態として前記Ｎ型ＭＯＳトランジスタのゲートに前記外部電位を供給し、第１時間経過後に前記Ｐ型ＭＯＳトランジスタを非導通状態として前記論理回路より前記Ｎ型ＭＯＳトランジスタのゲートに前記出力電位を供給し、第２時間経過後に前記Ｎ型ＭＯＳトランジスタを非導通状態とするように前記ドライバ回路を制御する半導体集積回路装置。
【請求項５】
請求項４において、
前記内部電位を生成する内部降圧電源回路を有し、
前記Ｎ型ＭＯＳトランジスタのゲートに前記外部電源から供給されたチャージを、ダイオードまたはダイオード接続されたトランジスタを介して、前記内部降圧電源回路から前記内部電位が供給されている電位点に放電することにより、前記Ｎ型ＭＯＳトランジスタのゲート電位を供給する半導体集積回路装置。
【請求項６】
請求項１において、
前記被駆動回路の電圧供給点に接続されるリミッタ回路を有し、
前記被駆動回路の電圧供給点の電位を前記リミッタ回路により前記内部電位に制限する半導体集積回路装置。
【請求項７】
外部電源に接続される外部電源端子と、
メモリセルが接続される複数のビット線対と、
前記複数のビット線対のそれぞれに設けられる複数のセンスアンプ回路と、
前記複数のセンスアンプ回路が接続される高電位側共有ソース線と低電位側共有ソース線と、
前記高電位側共有ソース線に電位を供給するセンスアンプ駆動回路とを有し、
前記センスアンプ駆動回路は、ドレインが前記外部電源端子に接続され、ソースが前記高電位側共有ソース線に接続されるＮ型ＭＯＳトランジスタと、ソースが前記外部電源端子より供給される外部電位よりも低電位の第１電位である第１電位点に接続され、ドレインが前記高電位側共有ソース線に接続される第１のＰ型ＭＯＳトランジスタとを有し、
前記第１電位は前記センスアンプ回路の電源電位である半導体装置。
【請求項８】
請求項７において、
前記センスアンプ駆動回路は、前記Ｎ型ＭＯＳトランジスタを導通状態とすることにより前記ビット線対の一方が前記第１電位よりも高電位の第２電位に達したのちに前記Ｎ型ＭＯＳトランジスタを非導通状態とし、前記第１のＰ型ＭＯＳトランジスタを導通状態に制御する半導体装置。
【請求項９】
請求項７において、
前記外部電位よりも低電位であり、前記第１電位よりも高電位である第２電位を生成する内部電源回路を有し、
前記センスアンプ駆動回路はさらに、前記内部電源回路より前記第２電位が供給される第２電位点にソースが接続され、ドレインが前記高電位側共有ソース線に接続される第２のＰ型ＭＯＳトランジスタを有し、
前記センスアンプ駆動回路は、前記Ｎ型ＭＯＳトランジスタを導通状態とすることにより前記ビット線対の一方が前記第２電位に達したのちに、前記Ｎ型ＭＯＳトランジスタを非導通状態とするとともに前記第２のＰ型ＭＯＳトランジスタを導通状態とし、所定時間経過後に、前記第２のＰ型ＭＯＳトランジスタを非導通状態とするとともに前記第１のＰ型ＭＯＳトランジスタを導通状態に制御する半導体装置。
【請求項１０】
請求項７において、
前記センスアンプ駆動回路は、前記Ｎ型ＭＯＳトランジスタのゲートを駆動するドライバ回路を有し、
前記ドライバ回路は、前記Ｎ型ＭＯＳトランジスタのゲートに前記外部電位を供給するための第３のＰ型ＭＯＳトランジスタと、前記Ｎ型ＭＯＳトランジスタのゲートに前記高電位側共有ソース線の電位をフィードバックした電位を供給するための第４のＰ型ＭＯＳトランジスタとを有し、
前記ドライバ回路は、前記第３のＰ型ＭＯＳトランジスタを導通状態とし、前記ビット線対の一方が前記第１電位よりも高電位の第２電位に達したことにより、前記第３のＰ型ＭＯＳトランジスタを非導通状態とし、前記第４のＰ型ＭＯＳトランジスタを導通状態に制御する半導体装置。
【請求項１１】
請求項１０において、
前記第２電位を生成する内部電源回路を有し、
前記ドライバ回路は、前記高電位側共有ソース線の電位と前記内部電源回路から供給される前記第２電位とを入力する差動アンプ回路の出力電位を前記第４のＰ型ＭＯＳトランジスタのソースドレイン経路を介して前記Ｎ型ＭＯＳトランジスタのゲートに供給する半導体装置。
【請求項１２】
請求項１１において、
前記ドライバ回路の前記第４のＰ型ＭＯＳトランジスタを導通状態とした後、所定時間経過後に前記第４のＰ型ＭＯＳトランジスタを非導通状態とし、前記第１のＰ型ＭＯＳトランジスタを導通状態に制御する半導体装置。
【請求項１３】
請求項７において、
センスアンプ活性化回路を有し、
前記センスアンプ活性化回路は、オーバードライブ活性化フラグが第１の状態である場合には、前記センスアンプ駆動回路が、前記Ｎ型ＭＯＳトランジスタを導通状態とすることにより前記ビット線対の一方が前記第１電位よりも高い第２電位に達したのちに前記Ｎ型ＭＯＳトランジスタを非導通状態とし、前記第１のＰ型ＭＯＳトランジスタを導通状態に制御し、オーバードライブ活性化フラグが第２の状態である場合には、前記センスアンプ駆動回路が、前記Ｎ型ＭＯＳトランジスタを導通状態とすることなく前記第１のＰ型ＭＯＳトランジスタを導通状態に制御する半導体装置。
【請求項１４】
請求項１３において、
前記オーバードライブ活性化フラグは半導体装置の製造途中もしくは製造後のテスト工程にて設定される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に負荷の大きい被駆動回路に降圧電位を供給する降圧駆動回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
外部電源より低い内部電位を使用する被駆動回路は、基準電位に合わせて定電圧を発生させる内部降圧電源回路から電源供給される構成が一般的である。被駆動回路には、そのActive時に内部電位が印加され、非Active時にはGND電位（基準電位）にリセットされる回路駆動動作がされる。一般的には、内部降圧電源回路と電源供給される被駆動回路との間にスイッチ素子であるＰ型ＭＯＳトランジスタが設けられる。このスイッチ素子のオンオフを制御することにより、被駆動回路への電源供給が制御される。
【０００３】
このような内部電位を使用する被駆動回路としては、例えば、センスアンプ駆動回路といったような大規模負荷をもつ被駆動回路が含まれる。降圧電源の電源引回しを少なくし、面積縮小化するため、特許文献１においては、負荷の大きいセンスアンプ電源供給線を駆動するセンスアンプ駆動回路をアレイ毎に配置する。このセンスアンプ駆動回路は、スイッチ機能と降圧機能とを有するＰ型ＭＯＳトランジスタを備え、外部電源から供給される外部電圧をＰ型ＭＯＳトランジスタにより降圧した降圧電位をセンスアンプ電源供給線に供給する。具体的には、降圧回路（差動増幅回路）がＰ型ＭＯＳトランジスタのゲート電位を制御することにより降圧電位を発生させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−５７７７３号公報
【特許文献２】特開昭６０−４８５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
内部降圧電源回路を設けて被駆動回路に内部電位を供給する場合、被駆動回路が大規模負荷を持つ場合、以下のような問題が生じる。まず、内部降圧電源回路に大きな電流供給能力が必要となり、面積が増大する。また、内部降圧電源回路と被駆動回路との間のスイッチ素子を通して大きな駆動電流を供給する必要があるため、スイッチ素子には高能力が必要となり、結果サイズが大きくなる。スイッチ素子のサイズ拡大はそのゲート駆動負荷も大きくなるため、スイッチング速度遅延またはパワー増加につながる。
【０００６】
加えて、スイッチ素子をオンしたときに、瞬間的に大電流が流れるので降圧電源（内部電源）に過渡的な電源ノイズが発生する。電源ノイズを抑制するには大きな安定化容量を接続する必要があり、面積（コスト）増大につながる。また、内部降圧電源回路には内部電源を他の論理回路、アナログ回路等に供給していることが一般的である。このような回路の電源線に対して、電源ノイズが伝搬すると特性変化や動作マージン不良を発生させる。内部降圧電源回路を分離することでこの問題は回避可能であるが、内部降圧電源回路台数が増えるためにやはり面積（コスト）増大につながる。
【０００７】
一方、特許文献１のセンスアンプ駆動回路では、多数のＰ型ＭＯＳトランジスタにスイッチ機能と降圧機能を兼ねさせているため、外部電源の低電圧化によりＰ型ＭＯＳトランジスタのゲート電圧を制御する降圧回路（差動増幅回路）の能力が低くなると、降圧回路に必要な駆動能力を担保するために回路サイズの増加インパクトが増大し、面積拡大につながる。また、この降圧回路自体を選択ブロックのアクティブ動作に合わせてオンオフさせる必要があるが、差動増幅回路はアナログ回路であり、動作速度遅れが生じるおそれがある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。なお、特許文献２は電源部にドレインを接続したＭＯＳＦＥＴにより回路に電源を供給する先行技術文献である。特許文献２においては、スタンバイ状態での低消費電力化を目的とするものであって、外部電源と異なる内部電源を供給することを意図する記述はない。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、外部電源より供給される外部電位よりも低電位である内部電位で駆動される被駆動回路に内部電位を供給する降圧駆動回路を有し、降圧駆動回路は、ドレインが外部電源に接続される外部電源端子に接続され、ソースが被駆動回路の電圧供給点に接続されるＮ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタのゲートを駆動するドライバ回路とを有する半導体集積回路装置である。
【発明の効果】
【００１０】
前記一実施の形態によれば、被駆動回路が大規模負荷を持つ場合であっても、小規模な降圧駆動回路により高速に内部電位を供給することができる。
【図面の簡単な説明】
【００１１】
【図１】降圧駆動回路の概念図である。
【図２】オン時間制御を行う降圧駆動回路の例である。
【図３】図２の回路の動作波形を示す図である。
【図４】ドライバ回路の変形例である。
【図５】図４の回路の動作波形を示す図である。
【図６】ゲート電圧（VG）生成回路の変形例である。
【図７】リミッタ回路を設けた降圧駆動回路の例である。
【図８】図７の回路の動作波形を示す図である。
【図９】ＤＲＡＭ回路構成を示す図である。
【図１０】図９のセンスアンプ駆動回路の動作波形を示す図である。
【図１１】低電圧電源ＤＲＡＭに適したセンスアンプ駆動回路を示す図である。
【図１２】図１１のセンスアンプ駆動回路の動作波形を示す図である。
【図１３】低電圧電源ＤＲＡＭに適したセンスアンプ駆動回路を示す図である。
【図１４】図１３のセンスアンプ駆動回路の動作波形を示す図である。
【図１５】低電圧電源ＤＲＡＭに適したセンスアンプ駆動回路を示す図である。
【図１６】図１５のセンスアンプ駆動回路の動作波形を示す図である。
【図１７】低消費電力動作に適したセンスアンプ駆動回路を示す図である。
【図１８】ＤＲＡＭメモリアレイのレイアウト図である。
【図１９】降圧駆動回路の変形例である。
【図２０】図１９の回路の動作波形を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面に基づいて、本発明の実施形態について説明する。
【実施例１】
【００１３】
本実施例の降圧駆動回路の概念図を図１に示す。降圧駆動回路１０は、外部電源から供給される外部電位VDDから目標とする内部電位VINTを生成し、被駆動回路１に供給する回路である。降圧駆動回路１０はＮ型ＭＯＳトランジスタ１１を有し、そのドレイン端子は外部電圧VDDに接続される外部電源端子に、そのゲート端子はドライバ回路１２（インバータなどの論理回路）に接続され、そのソース端子が被駆動回路１の電圧供給点に接続されている。
【００１４】
本実施例の降圧駆動回路は、Ｎ型ＭＯＳトランジスタ１１が内部電位VINTの生成と被駆動回路１への供給スイッチを兼ねることにより、被駆動回路１への電源供給を内部降圧電源回路からではなく、大容量の外部電源から実質的に行うことを可能にする。このため、被駆動回路１が大規模負荷の被駆動回路であっても、電源ノイズなど他の回路に与える影響を最小限として電源供給を実現することができる。
【００１５】
さらに、後に詳細に説明するように、電圧供給点への目標電位VINT供給の精度を高めたり、供給動作を高速化したり、といった目的のもとに、以下のような回路制御を取り込むことができる。これらは、必要とする被駆動回路１への電源供給精度の度合いに応じて、単独または組み合わせて使用する。
【００１６】
第１に、Ｎ型ＭＯＳトランジスタ１１のオン時間を制御するタイミング生成回路１３である。タイミング生成回路１３はドライバ回路１２を介して、Ｎ型ＭＯＳトランジスタ１１のオン／オフ状態を制御する。
【００１７】
第２に、Ｎ型ＭＯＳトランジスタ１１のゲートに印加するゲート電圧VGを制御するゲート電圧（VG）生成回路１４である。VG生成回路１４はドライバ回路１２の高電位側電源として電圧VGを供給している。
【００１８】
第３に、電圧供給点に接続されるリミッタ回路１５である。これは被駆動回路１の電圧が目標電圧VINTを超えて上昇することを抑制する。
【００１９】
（タイミング生成回路１３、ゲート電圧（VG）生成回路１４）
タイミング生成回路１３によるＮ型ＭＯＳトランジスタ１１のオン時間制御の例を説明する。図２に回路構成例を示す。VG生成回路１４は電位VINTNを出力する回路である。VG生成回路１４は、差動アンプ構成であり、リファレンス電圧Vrefは内部電位VINTに対して少なくともＮ型ＭＯＳトランジスタ１１のしきい値（Vth1）分高い電圧、ここでは、Vref＝VINT＋Vth1に設定している。なお、Vrefを高くすることにより、降圧駆動回路１０のＮ型ＭＯＳトランジスタ１１のソース電位も高くなる。被駆動回路１に供給したい電圧が内部電位VINTよりも高い電圧である場合には、リファレンス電圧Vrefをより高く設定することで実現される。また、ドライバ回路１２はインバータ構成であり、VG生成回路１４の出力電位VINTNをソースとするＰ型ＭＯＳトランジスタを有する。ドライバ回路１２の出力は、目的とする内部電位VINTの生成と被駆動回路１への供給スイッチとを兼ねるＮ型ＭＯＳトランジスタ１１のゲートに接続されている。Ｎ型ＭＯＳトランジスタ１１のゲートのオン／オフはタイミング生成回路１３により制御される。
【００２０】
図３に図２の回路の動作波形を、比較例とともに示す。比較例としては、被駆動回路１に供給する内部電位VINTを内部降圧電源回路にて生成し、Ｐ型ＭＯＳトランジスタを被駆動回路１への供給スイッチとして用いる回路を想定している。比較例での電圧供給点２０の波形は一点鎖線で表している。Ｐ型ＭＯＳトランジスタがオンすることにより、電圧供給点２０の電圧は上昇し、一定時間経過後に内部電位VINTとなる。
【００２１】
一方、図２の回路では、Ｎ型ＭＯＳトランジスタ１１のゲート電圧VGがGND（基準電位）のときはオフ状態（非導通状態）になっているが、ドライバ回路１２がハイ出力となりゲート電圧VG＝VINTNになる（図３の点線参照）とＮ型ＭＯＳトランジスタ１１がオン状態（導通状態）となり、電圧供給点２０の電圧は上昇を始める。この駆動回路の性質として、このままゲート電圧VG＝VINTNの状態を継続し続け、電圧供給点の電圧が上昇し目的とする電位VINTに近づくと、Ｎ型ＭＯＳトランジスタ１１のゲート・ソース間電圧がその閾値Vth1に近くなりオン能力が下がって電圧上昇が急速に低下して供給電圧は飽和してくるが、完全にオフにはならないので僅かな電圧上昇が残ることになる（図３の実線参照）。
【００２２】
このため、被駆動回路１への供給電位の精度を上げるために、図２の回路ではＮ型ＭＯＳトランジスタ１１のオフタイミングを制御している。タイミング生成回路１３は、ドライバ回路１２の出力VGをVINTNにしてＮ型ＭＯＳトランジスタ１１をオン状態にしてから時間ｔ１経過後に、ドライバ回路１２の出力VGをGND（基準電位）にしてＮ型ＭＯＳトランジスタ１１をオフ状態とすることにより、目標電位VINTを調整できる。タイミング生成回路１３は、被駆動回路１を活性化状態にするためのイネーブル信号を時間ｔ１だけ遅延させる遅延回路で実装することができる。あるいは、イネーブル信号を受けて所定のクロック数経過後にディスエーブル信号を生成し、イネーブル信号及びディスエーブル信号により、Ｎ型ＭＯＳトランジスタ１１のオフタイミングを制御するようにしてもよい。なお、ＶＧ生成回路１４は製造プロセス変動、温度変動、外部電圧変動に関わらず、設定電圧が最適な電圧になるように調整する機能を有することが望ましい。その結果、出力VINTNが安定して出力できるため、被駆動回路１への供給電位の精度も上げることができる。
【００２３】
図３の動作波形に示されるように、図２のＮ型ＭＯＳトランジスタ１１は比較例としたＰ型ＭＯＳトランジスタよりも高い駆動能力が得られる。これは以下の理由による。まず、Ｎ型ＭＯＳトランジスタの方がＰ型ＭＯＳトランジスタよりもモビリティが高い。また、供給スイッチとして用いるスイッチトランジスタがオンになった直後において、比較例でのドレイン電圧Vds＝VINTであるのに対し、図２の回路構成ではドレイン電圧Vds＝VDDとより高い電位差が得られている。さらに、比較例でのゲート電圧Vgs＝VINTであるのに対し、図２の回路構成ではゲート電圧Vgs＝VINTN＝VINT＋Vth1となり、スイッチトランジスタはより強いオン状態とされている。このため、図２のＮ型ＭＯＳトランジスタ１１では高い駆動能力が得られるので、被駆動回路への電力供給を高速に行うことができる。あるいは、Ｎ型ＭＯＳトランジスタ１１のサイズ縮小やドライバ回路１２を含む制御回路の面積縮小も可能になる。
【００２４】
加えて、被駆動回路１が大規模負荷の被駆動回路である場合、内部電位VINTを供給する電流は、スイッチトランジスタのドレインに対して強力な外部電源VDDから直接供給されるので、電源ラインの揺れ（ノイズ）が少なくなる。さらに、複数の内部電位VINTを使用する回路がある場合に、大規模負荷の被駆動回路については本実施例の降圧駆動回路を実装し、低負荷の被駆動回路について内部電位VINTを生成する内部降圧電源回路から供給するように実装すれば、高負荷の被駆動回路と低負荷の被駆動回路とで電流パスが分離され、ノイズ伝播の問題もおこりにくい（図６の構成を参照）。
【００２５】
また、差動増幅回路を含む降圧回路であるVG生成回路１４の駆動対象は論理回路であるドライバ回路１２のみであるため駆動負荷が小さく、小面積、小電力の回路として実現できる。図２の例ではドライバ回路１２はインバータ構成であるが、制御に応じてＡＮＤ構成、ＮＡＮＤ構成、ＮＯＲ構成などの論理回路も採用可能である。
【００２６】
図４にドライバ回路の変形例を示す。ドライバ回路１２’は、Ｎ型ＭＯＳトランジスタ１１のゲート電圧VGを切り替え制御可能なものである。ゲート電圧VGを制御するドライバ回路１２’においては、２つのＰ型ＭＯＳトランジスタ３２，３３が設けられている。Ｐ型ＭＯＳトランジスタ３２のソース端子はVG生成回路１４からの降圧電位VINTNに接続され、Ｐ型ＭＯＳトランジスタ３３のソース端子は外部電圧VDDに接続される外部電源端子に接続されている。
【００２７】
図５に図４の回路の動作波形を示す。まず、Ｎ型ＭＯＳトランジスタ１１のゲート電圧VGに外部電位VDDを印加する。これにより、Ｎ型ＭＯＳトランジスタ１１のゲート電圧Vgs＝VDDとなり、図２の回路よりもスイッチトランジスタはさらに強いオン状態となり、高い駆動能力が得られる。ただし、外部電圧VDDを印加するのは最初の短時間ｔ０だけの動作であり、時間ｔ０経過後にドライバ回路１２’のＰ型ＭＯＳトランジスタをオフ状態とすることで、その後はゲート電圧VGを降圧電位VINTNに低下させる（期間ｔ０〜ｔ１）。さらに、時間ｔ１経過後にＮ型ＭＯＳトランジスタ１１をオフ状態とすることで、電圧供給点２０の電位が目標電位VINTよりも高くなりすぎることを抑える。なお、このようにゲート電位VGとして外部電位VDDのような高い電圧を設定する場合には、Ｎ型ＭＯＳトランジスタ１１の素子耐圧を考慮する必要がある。Ｎ型ＭＯＳトランジスタ１１に高いゲート電圧VGを印加するために高耐圧ＭＯＳトランジスタを使用してもよい。
【００２８】
図４の回路構成では、ゲート電圧Vgsを一時的に大きくしてＮ型ＭＯＳトランジスタ１１の駆動能力を高めることで、より高速な被駆動回路１への電位供給が可能になる。あるいは、その分、Ｎ型ＭＯＳトランジスタ１１のサイズを縮小させることも可能である。なお、図４ではＮ型ＭＯＳトランジスタ１１のゲート電圧Vgsに外部電圧VDDを一時的に印加したが、外部電源から供給される電位であれば電圧VDDよりも高い電圧であってもよい。
【００２９】
図４の回路構成において、図６にVG生成回路１４に代えてダイオード素子２２を用いる変形例（変更部分を中心に図示する）を示す。内部電位VINTを生成する内部降圧電源回路２４を別に有する場合に有効な変形例である。内部降圧電源回路２４は外部電源VDDを降圧し、低負荷の内部回路２５に対して内部電位VINTを供給している。また、内部電位VINTを安定供給するため、内部降圧電源回路２４は製造プロセス変動、温度変動、外部電圧変動に関わらず、設定電圧が最適な電圧になるように調整する機能を有している。なお、内部回路２５は例えば、論理回路、アナログ回路である。また、内部降圧電源回路２４は複数の内部回路に対して内部電位VINTを供給することが可能である。Ｎ型ＭＯＳトランジスタ１１のゲート電圧VGを外部電位VDDまでチャージアップした後に（〜時間ｔ０）、ゲート電圧VGをダイオード素子２２を介して内部電位VINTを有する電位点に放電する（期間ｔ０〜ｔ１）。これにより、ダイオード素子２２のアノード側には、降圧電位VINT＋ダイオード素子２２の順方向電圧Vfの電圧が現れる。順方向電圧Vf≒Ｎ型ＭＯＳトランジスタ１１のしきい値Vth1とすればよい。
【００３０】
あるいは、ダイオード素子２２に代えてダイオード接続したＭＯＳトランジスタ２３を用いてもよい。ＭＯＳトランジスタ２３としては、Ｎ型ＭＯＳトランジスタ１１と同じ素子を用いればよい。このようにダイオード素子（またはダイオード接続したＭＯＳトランジスタ）を用いることにより、降圧電位VINTNを発生させる降圧回路を設置する必要がなくなる。
【００３１】
さらに別の変形例として、電圧供給点２０の電圧をモニターし、目的の降圧電位VINTになるようにVG生成回路１４の出力電圧をフィードバック調整するようにしてもよい。例えば、図２に示すVG生成回路１４に対してリファレンス電圧Vrefの値をフィードバック調整するような回路を付加することで実現できる。このフィードバック制御パスは、電圧供給点２０の電圧の値を基準とする目標電位VINTと比較するアナログ判定回路を含むので高速に回路を活性化させることは難しいが、初期の外部電位VDDでのVG駆動期間として時間ｔ０があるので、この期間中に活性化することで実現可能である。
【００３２】
（リミッタ回路）
電圧供給点２０の電位が目標電位VINTに達したのちこの電位を安定的に維持するため、リミッタ回路により電圧供給点２０の電圧の上昇を防止するよう制御する例を説明する。図７の回路構成では、電圧供給点２０にゲート、ドレインを接続し、ソースを定電圧電源VDDLにダイオード接続にしたＮ型ＭＯＳトランジスタ３１をリミッタ回路１５として設ける。図８に動作波形を示す。Ｎ型ＭＯＳトランジスタ１１がオンして内部降圧電位が供給されるが、目標電位である電位VINTに達した時点でリミッタ回路１５がオンするように、定電圧電源VDDLの電位を電位VINT−Ｎ型ＭＯＳトランジスタ３１の閾値Vth2となるように設定している。これにより、Ｎ型ＭＯＳトランジスタ１１のオン時間を制御しなくとも電圧供給点２０の電位を精度よく維持することが可能になる。リミッタ回路１５としては、ダイオード特性をもつ他の素子、例えばＰ型ＭＯＳトランジスタ、バイポーラトランジスタ、ＰＮ接合を使用してもよい。また、小さなリーク電流を流す回路を用いて電圧供給点２０の過剰なチャージを除くようにしても良い。
【００３３】
他の変形例として、図６のように内部電位VINTを生成する内部降圧電源回路を別に有する場合には、内部降圧電源回路から内部電位VINTが供給される電位点（降圧電位点）と被駆動回路１との間に、スイッチ素子（例えば、ＭＯＳトランジスタ等）を設けてもよい。この場合の回路構成例を図１９に、動作波形を図２０に示す。まず、ドライバ回路３５により、Ｎ型ＭＯＳトランジスタのゲート電圧VG1として外部電位VDDを供給し、供給点２０が電位VINT付近まで上昇したタイミング（時間ｔ０）で、Ｎ型ＭＯＳトランジスタのゲート電圧VG1を基準電位GNDとし、降圧電位点VINTとの間に設けたスイッチ素子３６をオンさせることで、印加電圧を安定化させることが可能になる。ここではスイッチ素子３６はＮ型ＭＯＳトランジスタで構成し、そのゲート電圧VG2をVDDとする。降圧電位点VINTには内部降圧電源回路２４で生成された内部降圧電位VINTが供給されている。被駆動回路１として、非Active時からActive時に移行するときには負荷が大きいが、Active移行後の負荷は小さい回路である場合、Active移行後の被駆動回路１における電位VINTは負荷の電圧変動が小さいので電流供給能力は小さくてよく、これによりノイズ発生も非常に小さく抑えられる。また、逆にそのようにしても、被駆動回路１におけるノイズ発生が非常に少ないので、当該内部降圧電源回路が生成した降圧電位を供給する他の内部回路に対して悪影響を及ぼさない。
【００３４】
なお、本実施の形態では、Ｎ型ＭＯＳトランジスタ１１のドレイン端子が、外部電圧VDDが印加される外部電源端子に接続されている構成を示しているが、このＮ型ＭＯＳトランジスタ１１のドレイン端子と外部電源端子間に低インピーダンス素子が挿入されていてもよい。低インピーダンス素子としては、例えば、スタティックにオン状態のＰ型ＭＯＳスイッチ素子、又は、外部電源端子に接続されるＥＳＤ素子が挙げられる。Ｐ型ＭＯＳスイッチ素子は、テスト機能、パワーオン／オフ時の制御機能、または、ＥＳＤ対策のために挿入されるものである。ＥＳＤ素子として、トランジスタもしくはダイオードの拡散層領域、または抵抗素子がＥＳＤ対策のために挿入されていてもよい。また、外部電源端子からＮ型ＭＯＳトランジスタのドレイン端子までの電源メタル配線はインピーダンスを有しているため、低インピーダンス素子が挿入されていると考えることもできる。
【実施例２】
【００３５】
以降では、降圧駆動回路をＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプ駆動回路に適用した実施例を説明する。ＤＲＡＭのセンスアンプ駆動は降圧電源を使用する大負荷回路駆動の代表的な回路である。ＤＲＡＭ回路構成を図９に、そのセンスアンプ駆動回路の動作波形を図１０に示す。なお、単体のＤＲＡＭチップであっても、論理回路とＤＲＡＭとを混載したチップであっても適用可能である。
【００３６】
多数のメモリセル５１は、ワード線WLとビット線BL（BL(T)もしくはBL(N)）にそれぞれ接続されている。ワード線駆動回路５２は高電位側電源電圧VPP、低電位側電源電圧VKKが供給される。ビット線BL(T)及びビット線BL(N)にはセンスアンプ回路５３が接続されている。センスアンプ回路５３はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのペアのラッチ構成であり、この高電位側共有ソース線SAP、低電位側共有ソース線SANは、センスアンプ駆動回路６０にて駆動される。センスアンプ駆動回路６０の詳細については後述する。また、プリチャージ状態でビット線BL(T)及びビット線BL(N)を一定電圧HVDDにセットするプリチャージ回路５４、ビット線BL(T)及びビット線BL(N)に現れるビット線電圧をデータバスDBUSに接続するカラム選択スイッチ５５が設けられている。カラム選択スイッチ５５はカラム選択信号YSWにより制御される。
【００３７】
まず、プリチャージ回路５４により、ビット線BL(T)及びビット線BL(N)が等電位とされる。その後、ワード線WLが選択され、メモリセル５１のキャパシタの電荷の有無に応じてビット線ペア間に微小電位差が現れた段階で、センスアンプ回路を活性化してビット線BL(T)及びビット線BL(N)間の電位差を増幅する。
【００３８】
各電源の電圧設定について、例えば、外部供給電源VDDは1.8V、センスアンプ回路５３の電源電位VINTは外部電源VDDを降圧して得られる1.0Vである。このようにセンスアンプ回路５３の電源電位が低くなっているため、センスアンプ回路動作を高速化するためのオーバードライブ用電源電位VODは1.2Vに設定している。
【００３９】
センスアンプ駆動回路６０は、数百〜数千のセンスアンプ回路５３を１グループとし同時動作を行う大負荷の回路である。メモリアレイの中にはこの回路グループが多数存在し、多数あるグループの中で一部のグループを活性化して使用する。センスアンプ駆動回路６０は多数のセンスアンプ回路を同時に活性化しなければならず負荷が重いため、図９に示すような回路構成を適用する。
【００４０】
センスアンプ駆動回路６０はセンスアンプ回路の高電位側共有ソース線SAPを駆動するＮ型ＭＯＳトランジスタ６１、Ｐ型ＭＯＳトランジスタ６２と低電位側共有ソース線SANを駆動するＮ型ＭＯＳトランジスタ６３、及びトランジスタ６１〜６３のそれぞれを駆動するドライバ回路を有する。Ｎ型ＭＯＳトランジスタ６１はゲート信号SEP1で制御され、そのドレインは外部電源VDDに接続される外部電源端子に接続され、ソースが高電位側共有ソース線SAPに接続されている。Ｎ型ＭＯＳトランジスタ６１は、ゲート信号SEP1がハイレベル（VDD）のときに導通し、ロウレベル（GND）のときに遮断される。また、Ｐ型ＭＯＳトランジスタ６２はゲート信号SEP2で制御され、そのソースは内部電源電位点VINTに接続され、ドレインが高電位側共有ソース線SAPに接続されている。Ｐ型ＭＯＳトランジスタ６２は、ゲート信号SEP2がロウレベル（GND）のときに導通し、ハイレベル（VINT）のときに遮断される。Ｎ型ＭＯＳトランジスタ６３はゲート信号SENで制御され、そのドレインは低電位側共有ソース線SANに接続され、ソースが基準電位（GND）に接続されている。Ｎ型ＭＯＳトランジスタ６３は、ゲート信号SENがハイレベル（VINT）のときに導通し、ロウレベル（GND）のときに遮断される。内部電源電位VINTは図示しない内部降圧電源回路により外部電源VDDから生成され、ワード線駆動電位VPPは図示しない内部昇圧電源回路により外部電源VDDから生成される。
【００４１】
回路動作を図１０の動作波形を使って説明する。ゲート信号SEP1がハイレベル（VDD）とされ、Ｎ型ＭＯＳトランジスタ６１がオンすることにより、ドレイン端子が接続された外部電源VDDから電流が流入し、高電位側共有ソース線SAPの電位を急速に上昇させる。電圧上昇目標値であるオーバードライブ想定電位VODは、例えば1.2Vになるように設定されている。ゲート信号SEP1のハイレベル（VDD）が、電圧上昇目標値であるオーバードライブ想定電位VODよりもＮ型ＭＯＳトランジスタ６１の閾値電圧分高い場合には、高電位側共有ソース線はオーバードライブ想定電位VODに設定される。目標電位に到達するタイミングでゲート信号SEP1をロウレベル（GND）にしＮ型ＭＯＳトランジスタ６１がオフになり、ゲート信号SEP2をロウレベル（GND）にしてＰ型ＭＯＳトランジスタ６２をオンさせ、高電位側共有ソース線SAPを通してビット線BL(T)またはビット線BL(N)を電位VINT（＝1.0V）に戻すようにする。
【００４２】
図９に示すセンスアンプ駆動回路６０において、高電位側共有ソース線SAPの電位をオーバードライブ想定電位VODまで引き上げるまでは外部電源VDDから電流を供給することにより、大電流供給可能な内部降圧電源回路を設けることが不要になる。また、その後は内部電源電位VINTを生成する内部降圧電源回路から高電位側共有ソース線SAPに電流を供給することになるが、この段階ではセンスアンプ駆動回路６０に接続されたセンスアンプ回路のごく一部が動作し、それに伴う電量消費を補えばよいだけであり、高い電流供給能力は不要である。すなわち、大電流供給が必要な内部降圧電源回路を不要としつつ、Ｎ型ＭＯＳトランジスタ６１による駆動電流は大きくとれるので、回路動作の高速化や面積縮小に効果がある。
【００４３】
近年では、ＤＲＡＭ電源も低電圧化がなされ、外部電圧VDDが従来の内部電源電圧VINT程度まで低いケースも出てきている。ＤＲＡＭ内蔵ＬＳＩなどでは、ロジック電源の低電圧化トレンドの影響を受けこの傾向が進んでいるが、他のＤＲＡＭでも高速系で先行してこのような傾向が起こりつつある。
【００４４】
低電圧電源ＤＲＡＭでの例を、図１１，１２を用いて説明する。外部から供給される電圧は、ＤＲＡＭコア基本電源VDD（＝VINT＝1.0V）とワード線を駆動する高電圧外部電源VEX（＝VPP＝2.5V）となっている。メモリ回路の構成は図９と同様であり、図１１にはセンスアンプ駆動回路に直接関係する部分のみを示す。
【００４５】
センスアンプ駆動回路７０はセンスアンプ回路の高電位側共有ソース線SAPを駆動するＮ型ＭＯＳトランジスタ７１、Ｐ型ＭＯＳトランジスタ７２と低電位側共有ソース線SANを駆動するＮ型ＭＯＳトランジスタ７３、及びトランジスタ７１〜７３のそれぞれを駆動するドライバ回路を有する。Ｎ型ＭＯＳトランジスタ７１はゲート信号SEP1で制御され、そのドレインは外部電源VEXに接続され、ソースが高電位側共有ソース線SAPに接続されている。図示されていないが、降圧電位VOD2を生成する内部降圧電源回路が設けられており、Ｎ型ＭＯＳトランジスタ７１を駆動するドライバ回路に電源電圧として降圧電位VOD2が供給される。したがって、ゲート信号SEP1のハイレベルは外部電源VEXからの降圧電位VOD2となる。あるいは、外部電源VDDを昇圧して電位VOD2を供給する内部昇圧電源回路を設けてもよい。なお、実施例２においても内部電源回路は製造プロセス変動、温度変動、外部電圧変動に関わらず、設定電圧が最適な電圧になるように調整する機能を有することが望ましい。電位VOD2を適正化することで、ビット線電圧BL（T）またはビット線電圧BL（N）を目標とするオーバードライブ想定電位（＝1.2V）付近に調整できる。例えば、降圧電位VOD2＝オーバードライブ想定電位VOD＋Ｎ型ＭＯＳトランジスタ７１の閾値Vth3とする。また、Ｐ型ＭＯＳトランジスタ７２はゲート信号SEP2で制御され、そのソースは外部電源VDDに接続され、ドレインが高電位側共有ソース線SAPに接続されている。Ｐ型ＭＯＳトランジスタ７２は、ゲート信号SEP2がロウレベル（GND）のときに導通し、ハイレベル（VDD）のときに遮断される。Ｎ型ＭＯＳトランジスタ７３はゲート信号SENで制御され、そのドレインは低電位側共有ソース線SANに接続され、ソースが基準電位（GND）に接続されている。ゲート信号SENがハイレベル（VDD）のときに導通し、ロウレベル（GND）のときに遮断される。
【００４６】
回路動作を図１２の動作波形を使って説明する。ゲート信号SEP1がハイレベル（VOD2）とされ、Ｎ型ＭＯＳトランジスタ７１がオンすることにより、ドレイン端子が接続された高電圧外部電源VEXから電流が流入し、高電位側共有ソース線SAPの電位を急速に上昇させる。目標電位に到達するタイミングでゲート信号SEP1をロウレベル（GND）にしＮ型ＭＯＳトランジスタ７１がオフになり、ゲート信号SEP2をロウレベル（GND）にしてＰ型ＭＯＳトランジスタ７２をオンさせ、高電位側共有ソース線SAPを通してビット線BL(T)またはビット線BL(N)を外部電位VDDに戻すようにする。
【００４７】
センスアンプ駆動回路７０のＮ型ＭＯＳトランジスタ７１は、ドレイン電圧として高電圧外部電源VEXを活用するため、高速性能が実現できる。また、外部電位VDDをそのままセンスアンプ回路の動作電圧として用いるので、内部電源電位VINTを生成する内部降圧電源回路は不要になる。内部電位VOD2を生成する内部降圧電源回路または内部昇圧電源回路は追加されているが、Ｎ型ＭＯＳトランジスタ７１のゲート電圧駆動のみなので負荷が軽く、電流能力は小さくてよく、電源回路や電源配線の面積増加やノイズ影響は小さくてすむ。
【００４８】
なお、図１２の例において、ワード線駆動電位VPPが高電圧外部電源電位VEXに対して高いあるいは低い場合には、高電圧外部電源電位VEXから内部昇圧電源回路により、もしくは内部降圧電源回路により生成してもよい。
【００４９】
低電圧外部電源に対応した別の例を図１３，１４にて説明する。図１３に示すセンスアンプ駆動回路８０では、センスアンプ回路のプルアップ用トランジスタとして、ゲート信号SEP1により制御されるＮ型ＭＯＳトランジスタ８１、ゲート信号SEP2により制御されるＰ型ＭＯＳトランジスタ８２に加えて、ゲート信号SEP3を受けるＰ型ＭＯＳトランジスタ８３が設けられている。最初に駆動されるＮ型ＭＯＳトランジスタ８１をオンするときのハイレベルでのゲート信号SEP1の電位は内部電位VOD2とし、この内部電位VOD2は高電圧外部電源VEXから内部昇圧電源回路で生成している。その後に、ゲート信号SEP1によりＮ型ＭＯＳトランジスタ８１をオフとするとともに、ゲート信号SEP3によりＰ型ＭＯＳトランジスタ８３をオンさせる。Ｐ型ＭＯＳトランジスタ８３のソース電位は内部電位VODとする。内部電位VODは高電圧外部電源VEXから内部降圧電源回路で生成している。ゲート信号SEP3は暫くＰ型ＭＯＳトランジスタ８３をオンに維持し、ビット線のオーバードライブ状態を維持する。その後、ゲート信号SEP3によりＰ型ＭＯＳトランジスタ８３をオフとするとともに、ゲート信号SEP2によりＰ型ＭＯＳトランジスタ８２をオンし、ビット線BL(T)またはビット線BL(N)を外部電位VDDに戻す。
【００５０】
プルアップするＮ型ＭＯＳトランジスタ８１のゲート電圧SEP1をより高くすることで、センスアンプ初期の動作をより高速化することが可能となり、短時間で目標電位に達した後は、内部電位VOD（=1.2V）のオーバードライブ電圧にビット線を暫く設定することで、メモリセルへのハイ電位書込み（目標電位＝VDD）時間を高速化している。この動作においては、３種類のプルアップトランジスタが必要になるが、最も大きな電流供給が必要なＮ型ＭＯＳトランジスタ８１の能力が高いためにトランジスタサイズの縮小が可能で、これにより駆動トランジスタを追加したことによる面積増加を打ち消し、センスアンプ駆動回路全体としては面積増加がほとんど生じない。このように、面積増加はほとんどなしで、ＤＲＡＭのサイクル性能を決める書込みリストア特性を高速化できる。
【００５１】
ＤＲＡＭセンスアンプ駆動回路のさらに別の例を、図１５，１６を用いて説明する。この例では、図１３におけるＰ型ＭＯＳトランジスタ８３に代えて、Ｎ型ＭＯＳトランジスタ９１のドライバ回路９３を利用した降圧回路を駆動させている。ドライバ回路９３はＰ型ＭＯＳトランジスタ９４、Ｐ型ＭＯＳトランジスタ９５、オペアンプ９６、Ｎ型ＭＯＳトランジスタ９７を有する。図示しないタイミング回路により、Ｐ型ＭＯＳトランジスタ９４がオンされ、高電圧外部電源VEXより電流がＮ型ＭＯＳトランジスタ９１のゲート端子に流入し、センス初期には、ゲート電位SEP1は外部電位VEXとなる。これにより、高電位側共有ソース線SAPの電位が上昇する。一方、オペアンプ（差動アンプ回路）９６は高電位側共有ソース線SAPの電位とリファレンス電位VODとを比較している。高電位側共有ソース線SAPの電位がリファレンス電位VODまで上昇したところで、Ｐ型ＭＯＳトランジスタ９４及びＮ型ＭＯＳトランジスタ９７をオフし、Ｐ型ＭＯＳトランジスタ９５をオンする。オペアンプ（差動アンプ回路）の出力がゲート電圧SEP1にフィードバックすることでハイ側共有ソース端子SAPの電位が電位VODに維持される。その後、Ｎ型ＭＯＳトランジスタ９７をオンすることにより（Ｐ型ＭＯＳトランジスタ９４，９５はオフのまま）Ｎ型ＭＯＳトランジスタ９１をオフにして、ゲート電位SEP2によりＰ型ＭＯＳトランジスタ９２をオンすることにより、ビット線BL(T)またはビット線BL(N)を外部電位VDDに戻す。
【００５２】
図１５の回路では、プルアップトランジスタは２種類でよく、図１３のような内部電位VODを生成する電流供給電源は不要で、リファレンス電位VODを生成する内部電源回路を設ければよい。内部電源回路がオンして機能させるためには時間が必要であるが、初期センス動作をＮ型ＭＯＳトランジスタ９１で駆動している期間を利用できるので速度遅れなく電圧供給が可能になる。
【００５３】
ＤＲＡＭ駆動電流を大幅に改善するためのセンスアンプ駆動回路について、図１７を用いて説明する。センスアンプ駆動回路１００は、高電位側共有ソース線SAPをオーバードライブ電位VODに設定するＮ型ＭＯＳトランジスタ１０１と外部電位VDDに設定するＰ型ＭＯＳトランジスタ１０２とを有しているが、センスアンプ活性化回路１０３により、オーバードライブを使用しなくてよい場合には、Ｎ型ＭＯＳトランジスタ１０１によるプルアップ動作は行わず、Ｐ型ＭＯＳトランジスタ１０２だけでプルアップ動作できるようにする。センスアンプ回路５３は小さいトランジスタでつくられるため、ばらつきが出やすく、低速なセンスアンプ回路についてはオーバードライブを行い、動作速度に問題ないセンスアンプ回路についてはオーバードライブを行わないようにすることで、センスアンプ回路駆動に要する消費電力を低減する。
【００５４】
ただし、この場合はセンスアンプ回路をＰ型ＭＯＳトランジスタ１０２だけで駆動するのに十分な能力をもたせるため、これまで説明してきたセンスアンプ駆動回路でのＰ型ＭＯＳトランジスタのサイズよりもＰ型ＭＯＳトランジスタ１０２のサイズは大きくする必要がある。しかしながら、従来の回路構成と比較すればオーバードライブのために必要であった内部電源回路が簡素化でき、面積縮小が可能になるため、全体としては面積増大にはつながらない。オーバードライブ使用の有無はレジスタ１０４のオーバードライブ活性化フラグODEにより設定し、メモリ製品製造途中もしくは製造後のテスト工程にてレジスタ１０４の設定を切り替えることが可能である。また、フラグデータODEは、メモリチップ内部もしくは別チップに設けられたヒューズ等のプログラム回路によって設定されていてもよい。図１８にＤＲＡＭメモリアレイのレイアウト図を示す。領域１１０に配置されるセンスアンプ駆動回路に対して、領域１１２に配置される多数のセンスアンプ回路が接続されている。領域１１４にはセンスアンプ回路につながるメモリセルアレイが配置されている。一つのセンスアンプ駆動回路に接続されるセンスアンプ回路のすべてが所定速度で動作可能であればオーバードライブ不要と判断する。これにより、製造工程でのプロセスばらつきや各センスアンプのチップ内トランジスタばらつきにより、オーバードライブアシストが必要となるチップもしくはチップ内の一部エリアだけを選択的にオーバードライブ有の回路駆動方式にすることを可能にしている。これにより、センスアンプ動作の電流消費増大が限定的になるため、製品全体としての消費電流は大幅に削減できる。
【００５５】
なお、メモリへの適用例として、センスアンプ回路の例を示したが、大負荷駆動回路であるワード線駆動回路、ビット線プリチャージ回路、カラム選択回路およびデータバス駆動回路にも適用可能であり、さらにほかのメモリ回路に適用してもよい。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５７】
１：被駆動回路、１０：降圧駆動回路、１１：Ｎ型ＭＯＳトランジスタ、１２：ドライバ回路、１３：タイミング生成回路、１４：ゲート電圧生成回路、１５：リミッタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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