(57)【要約】【課題】回路規模を増大させることなくインダクタの特性の劣化を抑制することが可能な半導体装置、それを備えた電子回路、及び、半導体装置の形成方法を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、メタル層Ｍ２に形成され、固定電位を示す複数の配線Ｗ２と、メタル層Ｍ２に積層されたメタル層Ｍ３，Ｍ４において形成されたインダクタＬ１と、を備え、複数の配線Ｗ２では、平面視して、インダクタ形成領域ＬＡ１の範囲内に位置する配線Ｗ２の配線幅が、インダクタ形成領域ＬＡ１の範囲外に位置する配線Ｗ２の配線幅よりも細くなるように、構成されている、【選択図】図１
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【特許請求の範囲】
【請求項１】
第１層に形成され、固定電位を示す複数の第１配線と、
前記第１層に積層された第２層において形成されたインダクタと、を備え、
前記複数の第１配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第１配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第１配線の配線幅よりも細くなるように、構成されている、
半導体装置。
【請求項２】
前記インダクタの形成領域は、
平面視して、前記インダクタの外周辺によって囲まれた領域を含む、
請求項１に記載の半導体装置。
【請求項３】
前記第２層において前記インダクタを囲むように設けられたガードリングをさらに備え、
前記インダクタの形成領域は、
平面視して、前記ガードリングによって囲まれた領域である、
請求項１に記載の半導体装置。
【請求項４】
前記インダクタは、平面視して渦巻き状に形成され、
前記インダクタの形成領域は、
平面視して、前記インダクタの内径に基づいて決定される、
請求項１に記載の半導体装置。
【請求項５】
前記複数の第１配線は、電源電圧及び接地電圧の何れかが伝搬するように構成されている、
請求項１に記載の半導体装置。
【請求項６】
前記複数の第１配線は、前記第１層の全面にわたってスリット状に形成されている、
請求項１に記載の半導体装置。
【請求項７】
前記複数の第１配線は、平面視して、前記インダクタの形成領域と非形成領域との境界線に位置する前記第１層において、互いに短絡するように形成されている、
請求項１に記載の半導体装置。
【請求項８】
前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも大きな内径を有するように形成され、
前記複数の第１配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第１配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第１配線の配線幅よりも太くなるように、構成されている、
請求項１に記載の半導体装置。
【請求項９】
前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成され、
前記複数の第１配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように、構成されている、
請求項１に記載の半導体装置。
【請求項１０】
前記第１層に形成され、前記複数の第１配線とは異なるレベルの固定電位を示す複数の第２配線をさらに備え、
前記複数の第２配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第２配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第２配線の配線幅よりも細くなるように、構成されている、
請求項１に記載の半導体装置。
【請求項１１】
前記複数の第１配線は、電源電圧が伝搬するように構成され、
前記複数の第２配線は、接地電圧が伝搬するように構成されている、
請求項１０に記載の半導体装置。
【請求項１２】
前記複数の第１配線、及び、前記複数の第２配線は、前記第１層の全面にわたって交互にスリット状に配置されている、
請求項１０に記載の半導体装置。
【請求項１３】
前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも大きな内径を有するように形成され、
前記複数の第１配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第１配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第１配線の配線幅よりも太くなるように、構成され、
前記複数の第２配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第２配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第２配線の配線幅よりも太くなるように、構成されている、
請求項１０に記載の半導体装置。
【請求項１４】
前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成され、
前記複数の第１配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように、構成され、
前記複数の第２配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように、構成されている、
請求項１０に記載の半導体装置。
【請求項１５】
前記第１層に積層された第３層に形成され、固定電位を示す複数の第３配線をさらに備え、
前記複数の第３配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第３配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第３配線の配線幅よりも細くなるように、形成されている、
請求項１に記載の半導体装置。
【請求項１６】
請求項１に記載の半導体装置の構造を有するインダクタを備えた、電子回路。
【請求項１７】
第１層に形成された複数の第１配線と、
前記第１層に積層された第２層において前記複数の第１配線と交差するように形成された複数の第２配線と、
前記複数の第１配線と、前記複数の第２配線と、の交差点に設けられた複数の第１ビアと、
前記第１層及び前記第２層に積層された第３層において形成されたインダクタと、を備え、
平面視して、前記複数の第１配線、前記複数の第２配線、及び、前記複数の第１ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第１ビアが配置されている、
半導体装置。
【請求項１８】
前記第１層に形成された複数の第３配線と、
前記第２層において前記複数の第３配線と交差するように形成された複数の第４配線と、
前記複数の第３配線と、前記複数の第４配線と、の交差点に設けられた複数の第２ビアと、をさらに備え、
平面視して、前記複数の第３配線、前記複数の第４配線、及び、前記複数の第２ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第２ビアが配置されている、
請求項１７に記載の半導体装置。
【請求項１９】
請求項１７に記載の半導体装置の構造を有するインダクタを備えた、電子回路。
【請求項２０】
第１層に、固定電位を示す複数の第１配線を形成し、
前記第１層に積層された第２層にインダクタを形成し、
前記複数の第１配線を形成するステップでは、
前記複数の第１配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第１配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第１配線の配線幅よりも細くする、
半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、それを備えた電子回路、及び、半導体装置の形成方法に関し、例えば回路規模を増大させることなくインダクタの特性の劣化を抑制するのに適した半導体装置、それを備えた電子回路、及び、半導体装置の形成方法に関する。
【背景技術】
【０００２】
デジタル回路の高速化に伴い、デジタル信号を増幅する増幅回路は、インダクタを負荷として用いてマッチングを行うことにより、高周波の入力信号に対するゲインを高くすることが求められている。
【０００３】
ここで、半導体基板上に電子回路とともにインダクタが形成されている場合、当該インダクタから発生する磁束により、電源電圧や接地電圧等の固定電位が伝搬する配線上に逆起電流が発生する。インダクタは、この逆起電流により発生する磁束の影響を受けて、正常に動作することができないという問題があった。
【０００４】
このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された半導体装置は、インダクタ素子と配線との間に遮蔽導体（シールド）を設けることにより、配線上の逆起電流により発生する磁束によってインダクタの特性が劣化するのを防いでいる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９９２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の構成では、シールドを追加で設ける必要があるため、回路規模が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、第１層に形成され、固定電位を示す複数の第１配線と、前記第１層に積層された第２層において形成されたインダクタと、を備え、前記複数の第１配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第１配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第１配線の配線幅よりも細くなるように、構成されている。
【０００８】
他の実施の形態によれば、半導体装置は、第１層に形成された複数の第１配線と、前記第１層に積層された第２層において前記複数の第１配線と交差するように形成された複数の第２配線と、前記複数の第１配線と、前記複数の第２配線と、の交差点に設けられた複数の第１ビアと、前記第１層及び前記第２層に積層された第３層において形成されたインダクタと、を備え、平面視して、前記複数の第１配線、前記複数の第２配線、及び、前記複数の第１ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第１ビアが配置されている。
【０００９】
他の実施の形態によれば、半導体装置の形成方法は、第１層に、固定電位を示す複数の第１配線を形成し、前記第１層に積層された第２層に、インダクタを形成し、前記複数の第１配線を形成するステップでは、前記複数の第１配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第１配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第１配線の配線幅よりも細くする。
【発明の効果】
【００１０】
前記一実施の形態によれば、回路規模を増大させることなくインダクタの特性の劣化を抑制することが可能な半導体装置、それを備えた電子回路、及び、半導体装置の形成方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる半導体装置のレイアウト構成例を示す概略平面図である。
【図２】図１に示す半導体装置の概略断面図である。
【図３】ガードリングが設けられた場合の半導体装置のレイアウト構成例を示す概略平面図である。
【図４】図３に示す半導体装置の概略断面図である。
【図５】実施の形態１にかかる半導体装置の効果を説明するための図である。
【図６】インダクタのその他の形状を示す概略平面図である。
【図７】インダクタのその他の形状を示す概略平面図である。
【図８】インダクタのその他の形状を示す概略斜視図である。
【図９】図１に示す半導体装置のインダクタ構造が適用された増幅回路の構成例を示す回路図である。
【図１０】図１に示す半導体装置のインダクタ構造が適用されたＬＣタンクを有する発振器の構成例を示す回路図である。
【図１１】図１に示す半導体装置のインダクタ構造が適用された整合回路を有する増幅回路の構成例を示す図である。
【図１２】整合回路の具体的構成の一例を示す回路図である。
【図１３】整合回路の具体的構成の他の例を示す回路図である。
【図１４】図１に示す半導体装置のインダクタ構造が適用されたバランの構成例を示す回路図である。
【図１５】インダクタ適用前後の増幅回路の周波数特性及びゲインの関係を示す図である。
【図１６】図１に示す半導体装置の第１変形例を示す概略平面図である。
【図１７】図１に示す半導体装置の第２変形例を示す概略平面図である。
【図１８】図１に示す半導体装置の第３変形例を示す概略平面図である。
【図１９】図１に示す半導体装置の第４変形例を示す概略平面図である。
【図２０】図１に示す半導体装置の第５変形例を示す概略平面図である。
【図２１】実施の形態２にかかる半導体装置のレイアウト構成例を示す概略平面図である。
【図２２】図２１に示す半導体装置の変形例を示す概略平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
＜実施の形態１＞
以下、実施の形態１にかかる半導体装置１について説明する。
【００１６】
（半導体装置１のレイアウト構成）
図１は、実施の形態１に係る半導体装置１のレイアウト構成例を示す概略平面図である。図１の例では、説明をわかりやすくするため、第２メタル層Ｍ２、第３メタル層Ｍ３、第４メタル層Ｍ４の構造のみが示されている。
【００１７】
図１に示すように、第２メタル層Ｍ２には、複数の配線Ｗ２が一方向（本例ではｙ軸方向）に延在するように設けられている。これら複数の配線Ｗ２は、例えば、第２メタル層Ｍ２の全面にわたってスリット状に設けられている。図１には、複数の配線Ｗ２の一部として、配線Ｗ２＿１〜Ｗ２＿５が示されている。ここで、複数の配線Ｗ２には固定電位が伝搬している。本実施の形態では、複数の配線Ｗ２には電源電圧ＶＤＤが伝搬している場合を例に説明する。
【００１８】
第２メタル層Ｍ２に積層された第３メタル層Ｍ３及び第４メタル層Ｍ４には、インダクタＬ１が形成されている。インダクタＬ１は、主として第４メタル層Ｍ４に渦巻き状に形成され、交差する部分Ｌ１ａのみ第３メタル層Ｍ３に形成されている。
【００１９】
（半導体装置１の概略断面図）
図２は、半導体装置１の概略断面図である。図２の概略断面図は、図１のＡ−Ａ’断面を示したものである。
【００２０】
図２に示すように、半導体装置１では、シリコン基板１０１の表面にＰウェル、Ｎウェルを形成し、その上に拡散層、ゲート酸化膜、ポリシリコン等を形成することにより、内部回路１０２を構成する複数のＭＯＳトランジスタが形成される。なお、複数のＭＯＳトランジスタには、例えば、後述する増幅回路１１に用いられるＭＯＳトランジスタＴｒ１，Ｔｒ２も含まれる。
【００２１】
内部回路１０２が形成される層の上方には、シリコン酸化膜１０３をメタル間に介在させて第１メタル層Ｍ１、第２メタル層Ｍ２、第３メタル層Ｍ３、及び、第４メタル層Ｍ４が順番に積層されている。
【００２２】
第１メタル層Ｍ１には、複数のＭＯＳトランジスタ間を接続する複数の配線Ｗ１が設けられている。第２メタル層Ｍ２には、固定電位である電源電圧ＶＤＤが伝搬する複数の配線Ｗ２が設けられている。
【００２３】
第３メタル層Ｍ３及び第４メタル層Ｍ４には、インダクタＬ１が形成されている。インダクタＬ１は、主として第４メタル層Ｍ４に渦巻き状に形成され、交差する部分Ｌ１ａのみ第３メタル層Ｍ３に形成される。
【００２４】
第４メタル層Ｍ４の表面には、シリコン窒化膜１０４が形成され、その上に、ポリイミド１０５がさらに形成される。
【００２５】
図１に戻り、説明を続ける。
なお、インダクタＬ１には、インダクタ形成領域ＬＡ１が規定されている。インダクタ形成領域ＬＡ１は、平面視して、少なくともインダクタＬ１の外周辺によって囲まれた領域を含む。
【００２６】
また、インダクタＬ１形成層と同じ層にガードリングが設けられた場合、インダクタ形成領域ＬＡ１は、平面視してガードリングによって囲まれた領域となる。
【００２７】
図３は、ガードリングが設けられた場合の半導体装置１のレイアウト構成例を半導体装置１ｚとして示す概略平面図である。図４は、ガードリングが設けられた半導体装置１ｚの概略断面図である。ガードリングＧＲ１は、インダクタＬ１から発生した磁束が、ガードリングＧＲ１で囲まれた領域の外部に漏れないようにする役割を果たしている。具体的には、ガードリングＧＲ１は、図３に示すように、平面視してインダクタＬ１の外周を囲むように形成されている。また、ガードリングＧＲ１は、図４に示すように、インダクタＬ１形成層である第３メタル層Ｍ３及び第４メタル層Ｍ４に形成されている。ただし、ガードリングＧＲ１は、第３メタル層Ｍ３及び第４メタル層Ｍ４の何れかにのみ形成されていてもよい。
【００２８】
さらに、インダクタ形成領域ＬＡ１は、平面視して、インダクタＬ１の内径ＩＤに基づいて決定されることが好ましい。例えば、インダクタＬ１の外径が同じ状態で内径ＩＤが小さくなるほど、インダクタＬ１から発生する磁束が大きくなるため、インダクタ形成領域ＬＡ１を大きくする。それに対して、インダクタＬ１の外径が同じ状態で内径ＩＤが大きくなるほど、インダクタＬ１から発生する磁束が小さくなるため、インダクタ形成領域ＬＡ１を小さくする。
【００２９】
ここで、複数の配線Ｗ２では、平面視して、インダクタ形成領域ＬＡ１の範囲内に位置する固定電位配線層（第２メタル層Ｍ２）に形成された配線Ｗ２の配線幅（ｘ軸方向の長さ）が、インダクタ形成領域ＬＡ１の範囲外に位置する固定電位配線層に形成された配線Ｗ２の配線幅よりも細くなるように、形成されている。本例では、配線Ｗ２＿２，Ｗ２＿３，Ｗ２＿４のうち、平面視して、インダクタ形成領域ＬＡ１の範囲内に位置する配線の配線幅が、インダクタ形成領域ＬＡ１の範囲外に位置する配線の配線幅よりも細くなるように、形成されている。
【００３０】
それにより、インダクタＬ１からの磁束の影響で配線Ｗ２上に発生する逆起電流を抑制することができる。そして、逆起電流を抑制することにより、当該逆起電流によって発生する磁束の影響で引き起こされるインダクタＬ１の特性劣化を抑制することができる。
【００３１】
なお、単位面積当たりに配線Ｗ２が占める割合は、平面視して、インダクタ形成領域ＬＡ１の内外で同じであることが好ましい。それにより、インダクタ形成領域ＬＡ１の内外に位置する配線Ｗ２の抵抗率を同じにすることができる。本実施の形態では、平面視して、インダクタ形成領域ＬＡ１外に設けられた３本の配線Ｗ２＿２，Ｗ２＿３，Ｗ２＿４が、インダクタ形成領域ＬＡ１内において合計７本の配線に分岐している。
【００３２】
また、複数の配線Ｗ２は、平面視して、インダクタ形成領域ＬＡ１と非形成領域との境界線に位置する固定電位配線層（第２メタル層Ｍ２）において、互いに短絡するように形成されている。本実施の形態では、平面視して、インダクタ形成領域ＬＡ１と非形成領域との境界線に位置する固定電位配線層おいて、配線Ｗ２＿２，Ｗ２＿３間が配線Ｗ２ａ，Ｗ２ｂにより短絡され、配線Ｗ２＿３，Ｗ２＿４間が配線Ｗ２ｃ，Ｗ２ｄにより短絡されている。それにより、境界線付近での複数の配線Ｗ２の電位を同電位に揃えることができる。
【００３３】
（半導体装置１の効果）
図５は、半導体装置１の効果を説明するための図である。なお、図５には、平面視してインダクタ形成領域ＬＡ１内に位置する複数の配線Ｗ２を細くしなかった場合のレイアウト構成（左図）と、平面視してインダクタ形成領域ＬＡ１内に位置する複数の配線Ｗ２を細くした場合のレイアウト構成（右図）と、が示されている。
【００３４】
まず、平面視してインダクタ形成領域ＬＡ１内に位置する配線Ｗ２を細くしなかった場合について説明する。この場合、インダクタＬ１から発生する磁束により、固定電位が伝搬する配線Ｗ２に逆起電流が発生する。この逆起電流により配線Ｗ２上に形成される渦電流は、インダクタＬ１の磁束を打ち消す方向に流れるように形成される。ここで、渦電流は、配線Ｗ２の太い配線幅に応じた大きな内径の電流経路を持つため、大きな磁束を発生させる。インダクタＬ１は、この逆起電流により発生する磁束の影響を受けて、正常に動作することができない（換言すると、特性を劣化させてしまう）。
【００３５】
次に、平面視してインダクタ形成領域ＬＡ１内に位置する配線Ｗ２を細くした場合について説明する。この場合、インダクタＬ１から発生する磁束により、固定電位が伝搬する配線Ｗ２に逆起電流が発生する。この逆起電流により配線Ｗ２上に形成される渦電流は、インダクタＬ１の磁束を打ち消す方向に流れるように形成される。ここで、渦電流は、配線Ｗ２の細い配線幅に応じた小さな内径の電流経路を持つため、配線Ｗ２を細くしない場合よりも小さな磁束を発生させる。インダクタＬ１は、この逆起電流により発生する磁束の影響をほとんど受けないため、正常に動作することができる（換言すると、特性の劣化を防ぐことができる）。
【００３６】
このことから、平面視して、インダクタ形成領域ＬＡ１内に位置する配線Ｗ２をインダクタ形成領域ＬＡ１外に位置する配線Ｗ２よりも細くすることにより、回路規模を増大させることなく、インダクタＬ１の特性劣化を防ぐことができることがわかる。
【００３７】
このように、本実施の形態にかかる半導体装置１は、平面視して、インダクタ形成領域ＬＡ１内に位置する複数の配線Ｗ２をインダクタ形成領域ＬＡ１外に位置する配線Ｗ２よりも細くすることにより、インダクタＬ１の特性劣化を防ぐことができる。なお、このとき、インダクタＬ１と配線Ｗ２との間にシールド等を設ける必要が無いため、回路規模の増大を抑制することができる。
【００３８】
本実施の形態では、複数の配線Ｗ２に電源電圧ＶＤＤが伝搬している場合を例に説明したが、これに限られない。例えば、複数の配線Ｗ２には、固定電位として接地電圧ＧＮＤが伝搬していてもよい。あるいは、複数の配線Ｗ２には、固定電位を示す所定の信号が伝搬していてもよい。
【００３９】
また、本実施の形態では、第２メタル層Ｍ２に、複数の配線Ｗ２のみが設けられた場合を例に説明したが、これに限られない。例えば、第２メタル層Ｍ２には、電源電圧ＶＤＤが伝搬する複数の配線Ｗ２に加え、接地電圧ＧＮＤが伝搬する複数の配線Ｗ３がさらに設けられてもよい。この場合、平面視してインダクタ形成領域ＬＡ１の範囲内に位置する複数の配線Ｗ３は、インダクタ形成領域ＬＡ１の範囲外に位置する複数の配線Ｗ３よりも細くする。
【００４０】
また、本実施の形態では、第２メタル層Ｍ２にのみ、固定電位が伝搬する複数の配線Ｗ２が設けられた場合を例に説明したが、これに限られない。例えば、追加で設けられたメタル層（不図示）に、固定電位が伝搬する複数の配線Ｗ４がさらに設けられてもよい。この場合、平面視してインダクタ形成領域ＬＡ１の範囲内に位置する複数の配線Ｗ４は、インダクタ形成領域ＬＡ１の範囲外に位置する複数の配線Ｗ４よりも細くする。
【００４１】
また、本実施の形態では、インダクタＬ１及び固定電位配線Ｗ２が同一の半導体チップ上に形成される場合を例に説明したが、これに限られない。例えば、インダクタＬ１と固定電位配線Ｗ２とがそれぞれ異なる半導体チップに形成され、これらの半導体チップが対向配置されたフリップチップの構成であってもよい。
【００４２】
さらに、本実施の形態では、インダクタＬ１が平面して渦巻き状に形成された場合を例に説明したが、これに限られない。インダクタＬ１は、図６に示すような対称型であってもよいし、図７，図８に示すような馬蹄型であってもよい。
【００４３】
（半導体装置１の構造の適用事例）
図９は、半導体装置１のインダクタ構造が適用された増幅回路１１の構成例を示す回路図である。
【００４４】
図９に示すように、増幅回路１１は、差動入力信号ＩＮ１，ＩＮ２を増幅して差動出力信号ＯＵＴ１，ＯＵＴ２を出力する差動増幅回路であって、Ｎチャネル型のＭＯＳトランジスタＴｒ１，Ｔｒ２と、抵抗素子Ｒ１，Ｒ２と、容量素子Ｃ１，Ｃ２と、定電流源Ｉ１と、インダクタＬ１，Ｌ２と、を備える。
【００４５】
ＭＯＳトランジスタＴｒ１は、出力端子ＯＵＴ１が接続されるノードＮ１と、ノードＮ３と、の間に設けられ、差動入力信号の他方ＩＮ２に基づいてオンオフする。抵抗素子Ｒ１及びインダクタＬ１は、ノードＮ１と、電源電圧端子ＶＤＤと、の間に直列に設けられている。容量素子Ｃ１は、ノードＮ１と、接地電圧端子ＧＮＤと、の間に設けられている。
【００４６】
ＭＯＳトランジスタＴｒ２は、出力端子ＯＵＴ２が接続されるノードＮ２と、ノードＮ３と、の間に設けられ、差動入力信号の一方ＩＮ１に基づいてオンオフする。抵抗素子Ｒ２及びインダクタＬ２は、ノードＮ２と、電源電圧端子ＶＤＤと、の間に直列に設けられている。容量素子Ｃ２は、ノードＮ２と、接地電圧端子ＧＮＤと、の間に設けられている。
【００４７】
定電流源Ｉ１は、ノードＮ３と、接地電圧端子ＧＮＤと、の間に設けられている。
【００４８】
増幅回路１１では、差動入力信号の一方ＩＮ１が他方ＩＮ２より大きい場合、トランジスＴｒ１に流れる電流がトランジスタＴｒ２に流れる電流より大きくなるため、差動出力信号の一方ＯＵＴ１が他方ＯＵＴ２よりも大きくなる。それに対し、差動入力信号の一方ＩＮ１が他方ＩＮ２より小さい場合、トランジスタＴｒ１に流れる電流がトランジスタＴｒ２に流れる電流より小さくなるため、差動出力信号の一方ＯＵＴ１が他方ＯＵＴ２よりも小さくなる。
【００４９】
図１５は、インダクタＬ１，Ｌ２適用前後の増幅回路１１の周波数特性及びゲインの関係を示す図である。なお、図１５では、横軸が差動入力信号ＩＮ１，ＩＮ２の周波数特性を表し、縦軸が増幅回路１１のゲインを表している。
【００５０】
図１５に示すように、インダクタＬ１，Ｌ２が適用された増幅回路１１では、インダクタＬ１，Ｌ２が適用される前の増幅回路の場合と比較して、周波数特性が向上している。そのため、インダクタＬ１，Ｌ２が適用された増幅回路１１は、高周波の差動入力信号に対しても高いゲインで増幅することが可能となる。
【００５１】
（その他の適用事例）
図１０は、半導体装置１のインダクタ構造が適用されたＬＣタンクを有する発振器１２の構成例を示す回路図である。発振器１２は、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２と、可変容量Ｃ２１，Ｃ２１と、インダクタＬ１と、定電流源Ｉ２と、を有する。
【００５２】
トランジスタＭＰ１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが出力端子ＯＵＴＢに接続されている。トランジスタＭＮ１では、ソースが定電流源Ｉ２を介して接地電圧端子ＧＮＤに接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが出力端子ＯＵＴＢに接続されている。
【００５３】
トランジスタＭＰ２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが出力端子ＯＵＴＢに接続され、ゲートが出力端子ＯＵＴに接続されている。トランジスタＭＮ２では、ソースが定電流源Ｉ２を介して接地電圧端子ＧＮＤに接続され、ドレインが出力端子ＯＵＴＢに接続され、ゲートが出力端子ＯＵＴに接続されている。
【００５４】
つまり、トランジスタＭＰ１，ＭＮ１により構成される第１インバータと、トランジスタＭＰ２，ＭＮ２により構成される第２インバータと、がループ状に接続されている。
【００５５】
インダクタＬ１は、出力端子ＯＵＴ，ＯＵＴＢ間に設けられている。可変容量Ｃ２１は、出力端子ＯＵＴと、基準電圧Ｖｒｅｆが供給される共通端子と、の間に設けられている。可変容量Ｃ２２は、出力端子ＯＵＴＢと、基準電圧Ｖｒｅｆが供給される共通端子と、の間に設けられている。
【００５６】
発振器１２は、インダクタＬ１の誘導性及びバリキャップダイオードの容量性によって決まる共振周波数の発振信号（及びその反転信号）を出力端子ＯＵＴ（及び出力端子ＯＵＴＢ）から出力する。
【００５７】
図１１は、半導体装置１のインダクタ構造が適用された整合回路を有する増幅回路１３の構成例を示す図である。増幅回路１３は、抵抗素子Ｒ３と、インダクタＬ３と、トランジスタＭＮ３と、定電流源Ｉ３と、整合回路１３１，１３２と、を備える。
【００５８】
抵抗素子Ｒ３、インダクタＬ３、トランジスタＭＮ３及び定電流源Ｉ３は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。そして、増幅回路１３では、トランジスタＭＮ３のゲートに入力信号ＩＮが供給され、トランジスタＭＮ３のドレインから出力信号ＯＵＴが出力される。
【００５９】
ここで、整合回路１３１は、入力信号ＩＮを出力する前段回路の出力インピーダンスと、増幅回路１３の入力インピーダンスと、を整合させる。それにより、増幅回路１３は、入力信号ＩＮを損失させることなく受信することができる。また、整合回路１３２は、増幅回路１３の出力インピーダンスと、出力信号ＯＵＴが供給される後段回路の入力インピーダンスと、を整合させる。それにより、増幅回路１３は、出力信号ＯＵＴを損失させることなく送信することができる。
【００６０】
図１２は、整合回路１３１の具体的構成の一例を整合回路１３１ａとして示す回路図である。整合回路１３１ａは、半導体装置１のインダクタ構造を有するインダクタＬ３１と、容量素子Ｃ３１と、を有する。容量素子Ｃ３１は、入力端子Ｔ１と出力端子Ｔ２との間に設けられている。インダクタＬ３１は、出力端子Ｔ２と接地電圧端子ＧＮＤとの間に設けられている。整合回路１３２についても、整合回路１３１ａと同様の回路構成を採用することができる。
【００６１】
図１３は、整合回路１３１の具体的構成の他の例を整合回路１３１ｂとして示す回路図である。整合回路１３１ｂは、半導体装置１のインダクタ構造を有するインダクタＬ３２と、容量素子Ｃ３２と、を有する。インダクタＬ３２は、入力端子Ｔ１と出力端子Ｔ２との間に設けられている。容量素子Ｃ３２は、入力端子Ｔ１と接地電圧端子ＧＮＤとの間に設けられている。整合回路１３２についても、整合回路１３２ｂと同様の回路構成を採用することができる。
【００６２】
図１４は、半導体装置１のインダクタ構造が適用されたバラン１４の構成例を示す回路図である。バラン１４は、半導体装置１のインダクタ構造を有するインダクタＬ４１，Ｌ４２を備える。バラン１４は、インダクタＬ４１を用いてシングルエンドの入力信号ＩＮを磁気に変換し、インダクタＬ４２を用いて当該磁気を差動信号ＯＵＴ，ＯＵＴＢに変換する。
【００６３】
上記以外にも、インダクタが用いられている回路は、半導体装置１のインダクタ構造を採用することができる。
【００６４】
続いて、半導体装置１のいくつかの変形例について説明する。
【００６５】
（半導体装置１の第１変形例）
図１６は、半導体装置１の第１変形例を半導体装置１ａとして示す概略平面図である。図１に示す半導体装置１では、平面視して、インダクタ形成領域ＬＡ１と非形成領域との境界線に位置する固定電位配線層（第２メタル層Ｍ２）において、複数の配線Ｗ２が互いに短絡するように形成されていた。それに対し、図１６に示す半導体装置１ａでは、平面視して、インダクタ形成領域ＬＡ１と非形成領域との境界線に位置する固定電位配線層において、複数の配線Ｗ２が互いに短絡しないように形成されている。
【００６６】
半導体装置１ａのその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【００６７】
半導体装置１ａも、半導体装置１と同等程度の効果を奏することができる。また、半導体装置１ａでは、平面視して、インダクタ形成領域ＬＡ１と非形成領域との境界線に位置する固定電位配線層において、複数の配線Ｗ２が互いに短絡しないように形成されているため、隣接する配線Ｗ２のそれぞれに異なる固定電位を伝搬させることができる。例えば、配線Ｗ２＿１、Ｗ２＿３，Ｗ２＿５に電源電圧ＶＤＤを伝搬させ、かつ、配線Ｗ２＿２，Ｗ２＿４に接地電圧ＧＮＤを伝搬させることができる。
【００６８】
（半導体装置１の第２変形例）
図１７は、半導体装置１の第２変形例を半導体装置１ｂとして示す概略平面図である。
【００６９】
図１７に示すように、半導体装置１ｂでは、平面視して、インダクタＬ１が所定内径よりも大きな内径ＩＤを有するように形成されている。この場合、インダクタＬ１の中央領域での磁束は小さくなる。したがって、平面視してインダクタＬ１の中央領域に位置する配線Ｗ２を細くする必要はない。そのため、半導体装置１ｂでは、平面視してインダクタ形成領域ＬＡ１の中央領域に位置する配線Ｗ２（図１７における配線Ｗ２ｅ）の配線幅が、インダクタ形成領域ＬＡ１の残りの領域に位置する配線Ｗ２の配線幅よりも太くなるように、構成されている。
【００７０】
半導体装置１ｂのその他の構成については、半導体装置１ａの場合と同様であるため、その説明を省略する。
【００７１】
半導体装置１ｂも、半導体装置１ａと同等程度の効果を奏することができる。また、半導体装置１ｂは、平面視してインダクタ形成領域ＬＡ１の中央領域に位置する配線Ｗ２ｅの配線幅を太くすることで、太くしない場合よりも配線Ｗ２の抵抗値を小さくすることができる。
【００７２】
（半導体装置１の第３変形例）
図１８は、半導体装置１の第３変形例を半導体装置１ｃとして示す概略平面図である。
【００７３】
図１８に示すように、半導体装置１ｃでは、平面視して、インダクタＬ１が所定内径よりも小さな内径ＩＤを有するように形成されている。この場合、インダクタＬ１の中央領域での磁束は大きくなる。そこで、その磁束を避けるため、平面視してインダクタＬ１の中央領域に位置する固定電位配線層には、配線Ｗ２が設けられる代わりに空間領域Ｗ２ｆが設けられている。
【００７４】
半導体装置１ｃのその他の構成については、半導体装置１ａの場合と同様であるため、その説明を省略する。
【００７５】
半導体装置１ｃも、半導体装置１ａと同等程度の効果を奏することができる。また、半導体装置１ｃは、平面視してインダクタ形成領域ＬＡ１の中央領域に位置する固定電位配線層に空間領域Ｗ２ｆを設けることにより、インダクタＬ１の中央領域に発生する強い磁束によって配線Ｗ２に大きな逆起電流が発生するのを避けることができる。
【００７６】
（半導体装置１の第４変形例）
図１９は、半導体装置１の第４変形例を半導体装置１ｄとして示す概略平面図である。
【００７７】
平面視してインダクタＬ１と重なる固定電位配線層に配線Ｗ２が設けられた場合、当該配線Ｗ２がインダクタＬ１から受ける磁束は大きくなる。そこで、その磁束を避けるため、半導体装置１ｄでは、平面視してインダクタＬ１と重なる固定電位配線層に、配線Ｗ２が設けられる代わりに空間領域が設けられている。
【００７８】
図１９の例では、平面視して、インダクタＬ１と重なる固定電位配線層のうち、配線Ｗ２の延在方向（ｙ軸方向）と同じ方向に延在するインダクタ部分と重なる固定電位配線層に、空間領域Ｗ２ｇ，Ｗ２ｈが設けられている。
【００７９】
半導体装置１ｄのその他の構成については、半導体装置１ａの場合と同様であるため、その説明を省略する。
【００８０】
半導体装置１ｄも、半導体装置１ａと同等程度の効果を奏することができる。また、半導体装置１ｄは、平面視してインダクタＬ１と重なる固定電位配線層に空間領域Ｗ２ｇ，Ｗ２ｈを設けることにより、インダクタＬ１近傍において発生する強い磁束によって配線Ｗ２に大きな逆起電流が発生することを防ぐことができる。
【００８１】
（半導体装置１の第５変形例）
図２０は、半導体装置１の第５変形例を半導体装置１ｅとして示す概略平面図である。
【００８２】
図２０に示すように、半導体装置１ｅでは、平面視してインダクタ形成領域ＬＡ１の中央領域に位置する固定電位配線層から放射状に延在する複数の配線Ｗ２ｉ，Ｗ２ｊ，Ｗ２ｋ，Ｗ２ｌが設けられている。
【００８３】
半導体装置１ｅのその他の構成については、半導体装置１ａの場合と同様であるため、その説明を省略する。
【００８４】
半導体装置１ｅも、半導体装置１ａと同等程度の効果を奏することができる。また、半導体装置１ｅは、平面視してインダクタ形成領域ＬＡ１の中央領域に位置する固定電位配線層から放射状に延在する配線Ｗ２ｉ，Ｗ２ｊ，Ｗ２ｋ，Ｗ２ｌを設けることにより、配線Ｗ２の抵抗値を小さくすることができる。
【００８５】
＜実施の形態２＞
図２１は、実施の形態２に係る半導体装置２のレイアウト構成を示す概略平面図である。本実施の形態では、配線が２層にわたって形成されている。具体的には、下層ＭＤには、固定電位（例えば接地電圧ＧＮＤ）が伝搬する複数の配線Ｗ５が、ｘ軸方向に延在するようにしてｙ軸方向にスリット状に形成されている。上層ＭＵには、複数の配線Ｗ５と同じレベルの固定電位が伝搬する複数の配線Ｗ６が、ｙ軸方向に延在するようにしてｘ軸方向にスリット状に形成されている。即ち、下層ＭＤに形成された複数の配線Ｗ５と上層ＭＵに形成された複数の配線Ｗ５とは、平面視して直角に交わっている。
【００８６】
なお、本実施の形態では、配線Ｗ５，Ｗ６に接地電圧ＧＮＤ等の固定電位が伝搬している場合を例に説明しているが、これに限られない。配線Ｗ５，Ｗ６には、電位が変動する信号が伝搬していてもよい。
【００８７】
ここで、仮に、複数の配線Ｗ５と複数の配線Ｗ６との全ての交差点にビア（又は小さなビアの集合体であるビア群）Ｖ１を配置した場合、配線Ｗ５，Ｗ６及びビアＶ１からなる低抵抗の電流経路がいくつも形成されてしまうため、固定電位配線層にはインダクタＬ１からの磁束により大きな渦電流が形成されてしまう可能性がある。それにより、インダクタＬ１は、大きな渦電流により発生する磁束の影響を受けて、特性を劣化させてしまう可能性がある。
【００８８】
そこで、本実施の形態では、インダクタ形成領域ＬＡ１において、配線Ｗ５、配線Ｗ６及びビアＶ１を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎの長さが所定長さ（例えば全ての交差点にビアＶ１を配置した場合のループの長さ）よりも長くなるように、ビアＶ１を部分的に配置している。なお、図２１の例では、複数のビアＶ１を区別してビアＶ１ａ〜Ｖ１ｋと示されている。
【００８９】
具体的には、まず、平面視してインダクタ形成領域ＬＡ１を含む正方形状の領域ＳＡ１を規定する。なお、インダクタ形成領域ＬＡ１が正方形状である場合には、インダクタ形成領域ＬＡ１を領域ＳＡ１としてもよい。
【００９０】
その後、領域ＳＡ１の一方の対角線上の複数の交差点にそれぞれ複数のビアＶ１ａを配置する。その後、この対角線上の複数のビアＶ１ａと同じ行、かつ、ｙ軸プラス方向に２列隣の列の複数の交差点に、複数のビアＶ１ａに対応する複数のビアＶ１ｂを配置する。さらに、複数のビアＶ１ｂと同じ行、かつ、ｙ軸プラス方向に３列隣の列の複数の交差点に、複数のビアＶ１ｂに対応する複数のビアＶ１ｃを配置する。その後、領域ＳＡ１の範囲内で、ｙ軸プラス方向に２列隣の列へのビア配置、３列隣の列へのビア配置が繰り返される。
【００９１】
また、複数のビアＶ１ａと同じ列、かつ、ｘ軸プラス方向に３行隣の行の複数の交差点に、複数のビアＶ１ａに対応する複数のビアＶ１ｇを配置する。さらに、複数のビアＶ１ｇと同じ列、かつ、ｘ軸プラス方向に２行隣の行の複数の交差点に、複数のビアＶ１ｇに対応する複数のビアＶ１ｈを配置する。その後、領域ＳＡ１の範囲内で、ｘ軸プラス方向に３行隣の行へのビア配置、２行隣の行へのビア配置が繰り返される。
【００９２】
それにより、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層において、配線Ｗ５、配線Ｗ６及びビアＶ１を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎの長さが、所定長さ（例えば全ての交差点にビアＶ１を配置した場合のループの長さ）よりも長くなる。即ち、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層には、高抵抗の電流経路が形成されることになる。そのため、インダクタＬ１からの磁束により形成される渦電流は小さくなる。その結果、インダクタＬ１は、この渦電流により発生する磁束の影響をほとんど受けないため、特性の劣化を防ぐことができる。
【００９３】
なお、本実施の形態で説明したビアＶ１の配置方法は、一例にすぎず、電流経路のループＬＰｍｉｎの長さを長くすることが可能な、他のビアＶ１の配置方法であってもよい。また、このような半導体装置２のインダクタ構造が増幅回路１１等の電子回路に採用されてもよい。
【００９４】
（半導体装置２の変形例）
図２２は、半導体装置２の変形例を半導体装置２ａとして示す概略平面図である。
半導体装置２では、１種類の固定電位配線が２層にわたって形成されていた。それに対し、半導体装置２ａでは、２種類の固定電位配線がそれぞれ２層にわたって形成されている。
【００９５】
具体的には、下層ＭＤには、接地電圧ＧＮＤが伝搬する複数の配線Ｗ５と、電源電圧ＶＤＤが伝搬する複数の配線Ｗ７と、がｘ軸方向に延在するようにしてｙ軸方向に交互に配置されている。上層ＭＵには、接地電圧ＧＮＤが伝搬する複数の配線Ｗ６と、電源電圧ＶＤＤが伝搬する複数の配線Ｗ８と、がｙ軸方向に延在するようにしてｘ軸方向に交互に配置されている。即ち、下層ＭＤに交互に配置された複数の配線Ｗ５，Ｗ７と、上層ＭＵに交互に配置された複数の配線Ｗ６，Ｗ８とは、平面視して直角に交わっている。
【００９６】
なお、本実施の形態では、配線Ｗ５〜Ｗ８に固定電位が伝搬している場合を例に説明しているが、これに限られない。配線Ｗ５〜Ｗ８には、電位が変動する信号が伝搬していてもよい。
【００９７】
ここで、インダクタ形成領域ＬＡ１において、配線Ｗ５、配線Ｗ６及びビアＶ１を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎ１の長さが所定長さ（例えば配線Ｗ５，Ｗ６の全ての交差点にビアＶ１を配置した場合のループの長さ）よりも長くなるように、ビアＶ１を部分的に配置している。同様に、インダクタ形成領域ＬＡ１において、配線Ｗ７、配線Ｗ８及びビアＶ２を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎ２の長さが所定長さ（例えば配線Ｗ７，Ｗ８の全ての交差点にビアＶ２を配置した場合のループの長さ）よりも長くなるように、ビアＶ２を部分的に配置している。
【００９８】
この場合も、まず、平面視してインダクタ形成領域ＬＡ１を含む正方形状の領域ＳＡ１を規定する。なお、インダクタ形成領域ＬＡ１が正方形状である場合には、インダクタ形成領域ＬＡ１を領域ＳＡ１としてもよい。
【００９９】
複数の配線Ｗ５，Ｗ６の交差点に対するビアＶ１の配置方法については、半導体装置２の場合と同様である。また、複数の配線Ｗ７，Ｗ８の交差点に対するビアＶ２の配置方法については、複数の配線Ｗ５，Ｗ６の交差点に対するビアＶ２の配置方法と同様である。
【０１００】
それにより、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層において、配線Ｗ５、配線Ｗ６及びビアＶ１を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎ１の長さが、所定長さ（例えば全ての交差点にビアＶ１を配置した場合のループの長さ）よりも長くなる。即ち、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層には、高抵抗の電流経路が形成されることになる。そのため、インダクタＬ１からの磁束により形成される渦電流は小さくなる。その結果、インダクタＬ１は、この渦電流により発生する磁束の影響をほとんど受けないため、特性の劣化を防ぐことができる。
【０１０１】
それにより、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層において、配線Ｗ７、配線Ｗ８及びビアＶ２を用いて形成される電流経路のループのうち最も短いループＬＰｍｉｎ２の長さが、所定長さ（例えば全ての交差点にビアＶ２を配置した場合のループの長さ）よりも長くなる。即ち、平面視してインダクタ形成領域ＬＡ１内に位置する固定電位配線層には、高抵抗の電流経路が形成されることになる。そのため、インダクタＬ１からの磁束により形成される渦電流は小さくなる。その結果、インダクタＬ１は、この渦電流により発生する磁束の影響をほとんど受けないため、特性の劣化を防ぐことができる。
【０１０２】
なお、本実施の形態で説明したビアＶ１，Ｖ２の配置方法は、一例にすぎず、電流経路のループＬＰｍｉｎ１，ＬＰｍｉｎ２の長さを長くすることが可能な、他のビアＶ１，Ｖ２の配置方法であってもよい。また、このような半導体装置２ａのインダクタ構造が増幅回路１１等の電子回路に採用されてもよい。
【０１０３】
以上のように、上記実施の形態１，２に係る半導体装置１，２は、平面視してインダクタ形成領域ＬＡ１の範囲内に位置する固定電位配線の配線幅を細くしたり電流経路のループを大きくしたりすることにより、インダクタＬ１からの磁束により固定電位配線上に形成される渦電流を小さくする。それにより、上記実施の形態１，２に係る半導体装置１，２では、インダクタＬ１は、この渦電流により発生する磁束の影響をほとんど受けないため、特性の劣化を防ぐことができる。また、このとき、固定電位配線とインダクタＬ１との間にシールドを設ける必要が無いため、回路規模の増大も抑制される。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１０５】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【０１０６】
上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない
【０１０７】
（付記１）
第１層に、固定電位を示す複数の第１配線を形成し、
前記第１層に積層された第２層にインダクタを形成し、
前記複数の第１配線を形成するステップでは、
前記複数の第１配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第１配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第１配線の配線幅よりも細くする、
半導体装置の形成方法。
【０１０８】
（付記２）
前記インダクタの形成領域は、
平面視して、前記インダクタの外周辺によって囲まれた領域を含む、
付記１に記載の半導体装置の形成方法。
【０１０９】
（付記３）
前記第２層に、前記インダクタを囲むようにガードリングをさらに形成し、
前記インダクタの形成領域は、
平面視して、前記ガードリングによって囲まれた領域である、
付記１に記載の半導体装置の形成方法。
【０１１０】
（付記４）
前記インダクタを、平面視して渦巻き状に形成し、
前記インダクタの形成領域は、
平面視して、前記インダクタの内径に基づいて決定される、
付記１に記載の半導体装置の形成方法。
【０１１１】
（付記５）
前記複数の第１配線を、電源電圧及び接地電圧の何れかが伝搬するように構成する、
付記１に記載の半導体装置の形成方法。
【０１１２】
（付記６）
前記複数の第１配線を、前記第１層の全面にわたってスリット状に形成する、
付記１に記載の半導体装置の形成方法。
【０１１３】
（付記７）
前記複数の第１配線を、平面視して、前記インダクタの形成領域と非形成領域との境界線に位置する前記第１層において、互いに短絡するように形成する、
付記１に記載の半導体装置の形成方法。
【０１１４】
（付記８）
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも大きな内径を有するように形成し、
前記複数の第１配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第１配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第１配線の配線幅よりも太くする、
付記１に記載の半導体装置の形成方法。
【０１１５】
（付記９）
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも小さな内径を有するように形成し、
前記複数の第１配線を、平面視して、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように形成する、
付記１に記載の半導体装置の形成方法。
【０１１６】
（付記１０）
前記第１層に、前記複数の第１配線とは異なるレベルの固定電位を示す複数の第２配線をさらに形成し、
前記複数の第２配線を形成するステップでは、
前記複数の第２配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第２配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第２配線の配線幅よりも細くする、
付記１に記載の半導体装置の形成方法。
【０１１７】
（付記１１）
前記複数の第１配線を、電源電圧が伝搬するように構成し、
前記複数の第２配線を、接地電圧が伝搬するように構成する、
付記１０に記載の半導体装置の形成方法。
【０１１８】
（付記１２）
前記複数の第１配線、及び、前記複数の第２配線を、前記第１層の全面にわたって交互にスリット状に配置する、
付記１０に記載の半導体装置の形成方法。
【０１１９】
（付記１３）
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも大きな内径を有するように形成し、
前記複数の第１配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第１配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第１配線の配線幅よりも太くし、
前記複数の第２配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第２配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第２配線の配線幅よりも太くする、
付記１０に記載の半導体装置の形成方法。
【０１２０】
（付記１４）
前記インダクタを、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成し、
前記複数の第１配線を、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように形成し、
前記複数の第２配線を、前記インダクタの形成領域の中央領域に位置する前記第１層において所定の空間領域を有するように形成する、
付記１０に記載の半導体装置の形成方法。
【０１２１】
（付記１５）
前記第１層に積層された第３層に、固定電位を示す複数の第３配線をさらに形成し、
前記複数の第３配線を形成するステップでは、
前記複数の第３配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第３配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第３配線の配線幅よりも細くする、
付記１に記載の半導体装置の形成方法。
【０１２２】
（付記１６）
付記１に記載の半導体装置の構造を有するインダクタを形成する、
電子回路の形成方法。
【０１２３】
（付記１７）
第１層に、複数の第１配線を形成し、
前記第１層に積層された第２層に、複数の第２配線を、前記複数の第１配線と交差するように形成し、
前記複数の第１配線と、前記複数の第２配線と、の交差点に複数の第１ビアを形成し、
前記第１層及び前記第２層に積層された第３層に、インダクタを形成し、
前記複数の第１ビアを形成するステップでは、
平面視して、前記複数の第１配線、前記複数の第２配線、及び、前記複数の第１ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第１ビアを配置する、
半導体装置の形成方法。
【０１２４】
（付記１８）
前記第１層に、複数の第３配線をさらに形成し、
前記第２層に、複数の第４配線を、前記複数の第３配線と交差するようにさらに形成し、
前記複数の第３配線と、前記複数の第４配線と、の交差点に複数の第２ビアをさらに形成し、
前記複数の第２ビアを形成するステップでは、
平面視して、前記複数の第３配線、前記複数の第４配線、及び、前記複数の第２ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第２ビアを配置する、
付記１７に記載の半導体装置の形成方法。
【０１２５】
（付記１９）
付記１７に記載の半導体装置の構造を有するインダクタを形成する、
電子回路の形成方法。
【符号の説明】
【０１２６】
１  半導体装置
１ａ〜１ｅ，１ｚ  半導体装置
２  半導体装置
２ａ  半導体装置
１１  増幅回路
１２  発振器
１３  増幅回路
１４  バラン
１０１  シリコン基板
１０２  内部回路（電子回路）
１０３  シリコン酸化膜（Ｓｉ０２）
１０４  シリコン窒化膜（ＳｉＮ）
１０５  ポリイミド
１３１，１３２  整合回路
１３１ａ，１３１ｂ  整合回路
Ｃ１，Ｃ２  容量素子
Ｃ２１，Ｃ２２  可変容量
Ｃ３１，Ｃ３２  容量素子
ＧＲ１  ガードリング
Ｉ１〜Ｉ３  定電流源
Ｌ１〜Ｌ３  インダクタ
Ｌ３１，Ｌ３２  インダクタ
Ｌ４１，Ｌ４２  インダクタ
ＬＡ１  インダクタの形成領域
Ｍ１  第１メタル層
Ｍ２  第２メタル層
Ｍ３  第３メタル層
Ｍ４  第４メタル層
ＭＮ１〜ＭＮ３  トランジスタ
ＭＰ１，ＭＰ２  トランジスタ
Ｒ１〜Ｒ３  抵抗素子
Ｔｒ１  トランジスタ
Ｔｒ２  トランジスタ
Ｗ１〜Ｗ８  配線
Ｗ２＿１〜Ｗ２＿５  配線
Ｗ２ａ〜Ｗ２ｅ，Ｗ２ｉ〜Ｗ２ｌ  配線
Ｗ２ｆ〜Ｗ２ｈ  空間領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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