(57)【要約】【課題】本発明の課題は、周波数特性の仕様を満たす高効率の位相補償器の複数のパラメータを３次元の解空間に図示することを目的とする。【解決手段】上記課題は、２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定プログラムであって、前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する処理をコンピュータに行わせるパラメータ設定プログラムにより達成される。【選択図】図１９
2018023187.tif 000002
【特許請求の範囲】
【請求項１】
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定プログラムであって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、
前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する
処理をコンピュータに行わせるパラメータ設定プログラム。
【請求項２】
前記ゲイン条件は、０Ｈｚのゲイン条件と、低周波のゲイン条件とを定め、
前記コンピュータに、
前記０Ｈｚのゲイン条件を満たし、前記低周波のゲイン条件と、前記ゲイン交差周波数と、前記位相余裕条件とに基づいて、該ゲイン交差周波数側の低周波帯域における第１の負の傾きを定め、前記ゲイン交差周波数と前記位相余裕条件とに基づいて、高周波帯域における第２の負の傾きを定めることによって、前記抑制用ゲイン特性を得る
処理を行わせる請求項１記載のパラメータ設定プログラム。
【請求項３】
前記２次補償器は、周波数特性を２次関数で表したアナログ位相補償器であり、
前記コンピュータに、
前記抑制用ゲイン特性を前記２次関数に適用した後、前記回路定数のバラツキ毎に、前記ゲイン条件及び前記位相余裕条件を満たす第１の解空間を、限量子消去法アルゴリズムを用いて導出し、
前記回路定数のバラツキ毎に、導出した前記第１の解空間の各々をＴｕｓｔｉｎ変換して第２の解空間を算出し、
前記Ｔｕｓｔｉｎ変換された前記第２の解空間の各々に共通する前記共通領域を特定して、前記３次元空間に描画
させることを特徴とする請求項２記載のパラメータ設定プログラム。
【請求項４】
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定方法であって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、
前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する
処理をコンピュータが行うパラメータ設定方法。
【請求項５】
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定装置であって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、該電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した該共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させるパラメータ設定部と、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する領域算出部と
を有することを特徴とするパラメータ設定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラメータ設定プログラム、パラメータ設定方法、及びパラメータ設定装置に関する。
【背景技術】
【０００２】
近年、ＤＳＰ（Digital  Signal  Processor）等のプロセッサを用いたソフトウェア制御によるＤＣ／ＤＣコンバータが、電子機器へ安定した電源を供給するために広く利用されている。
【０００３】
ＤＳＰ等によるソフトウェア制御に関して、ＤＣ／ＤＣコンバータの出力インピーダンスを可変制御して、実際の出力インダクタンスを推定し、位相補償器用のパラメータを変更する技術、ＤＣ／ＤＣコンバータのチョークコイルに流れる電流を監視して、実際の出力容量を推定し、位相補償器用のパラメータを変更する技術等が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７２００４号公報
【特許文献２】特開２００９−７２００５号公報
【特許文献３】特開２００６−５０７２３号公報
【特許文献４】国際公開第２００６／０１３７７６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＣ／ＤＣコンバータが所望の制御性能を達成するために開ループ伝達関数の周波数特性が各周波数帯域における各仕様を満たすように、ＤＳＰは、位相補償器パラメータを調整している。この位相補償器パラメータは、設計段階において設計者により多くの試行錯誤を伴って調整され、更に、ＤＣ／ＤＣコンバータの量産の際には製造バラツキにより再度調整される。
【０００６】
上述した従来技術では、実際にＤＣ／ＤＣコンバータに接続されたＤＳＰが、出力電圧の位相を補償するためのパラメータ（位相補償器パラメータ）を変更している。従って、ＤＣ／ＤＣコンバータを量産する前に、位相補償器パラメータを決定しておくことができない。
【０００７】
更に、ＤＣ／ＤＣコンバータに要求される周波数特性仕様が、パラメータ数が３の位相補償器では満たすことができない場合、２次補償器を有する高効率の位相補償器が必要となり、パラメータ数が５となる。５次元の解空間から全ての周波数特性を満たすようなパラメータを見つけることは容易ではない。
【０００８】
したがって、１つの側面では、本発明は、周波数特性の仕様を満たす高効率の位相補償器の複数のパラメータを３次元の解空間に図示することを目的とする。
【課題を解決するための手段】
【０００９】
一態様によれば、２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定プログラムであって、前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する処理をコンピュータに行わせるパラメータ設定プログラムが提供される。
【００１０】
また、上記課題を解決するための手段として、上記方法を行う装置、コンピュータに上記処理を実行させるためのプログラム、及び、そのプログラムを記憶した記憶媒体とすることもできる。
【発明の効果】
【００１１】
周波数特性の仕様を満たす高効率の位相補償器の複数のパラメータを３次元の解空間に図示することができる。
【図面の簡単な説明】
【００１２】
【図１】電源部の回路構成例を示す図である。
【図２】ＤＳＰの制御目的を説明するための図である。
【図３】ＤＣ／ＤＣコンバータの等価回路の一例を示す図である。
【図４】スイッチの動作と出力電圧との関係について説明するための図である。
【図５】伝達関数によるモデル化の例を示す図である。
【図６】周波数特性仕様を説明するための図である。
【図７】周波数特性Ｌ（ｊω）のボード線図を示す図である。
【図８】固定小数点位置の例を示す図である。
【図９】ＤＳＰによる周波数特性の演算結果例を示す図である。
【図１０】高効率ＤＣ／ＤＣコンバータを有する電源部の回路構成例を示す図である。
【図１１】周波数特性の違いを示した図である。
【図１２】Ｔの設計を説明するための図である。
【図１３】本実施例における高効率ＤＣ／ＤＣコンバータの制御に関する周波数特性を説明するための図である。
【図１４】ゲイン交差周波数と位相余裕のトレードオフを説明するための図である。
【図１５】２次補償器の分母と分子の周波数特性の関係を説明するための図である。
【図１６】２次補償器の分母と分子の周波数特性の関係を説明するための図である。
【図１７】ハードウェア構成を示す図である。
【図１８】情報処理装置の構成概要を示す図である。
【図１９】情報処理装置の機能構成例を示す図である。
【図２０】設定処理の一例を説明するためのフローチャート図（続く）である。
【図２１】設定処理の一例を説明するためのフローチャート図（続き）である。
【図２２】設定処理の他の例を説明するためのフローチャート図である。
【図２３】判断処理を説明するためのフローチャート図である。
【図２４】図２３のステップＳ３３での処理を行うためのプログラム記述例を示す図である。
【図２５】製造バラツキに対応する共通領域ＡＲｄの算出結果例を示す図である。
【図２６】共通領域ＡＲｄの表示例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。先ず、ＤＳＰ（Digital  Signal  Processor）等のプロセッサ（以下、単に、ＤＳＰと言う）による、ＤＣ／ＤＣコンバータの制御について説明する。本実施例では、ＤＣ／ＤＣバックコンバータを例として説明するが、ＤＣ／ＤＣバックコンバータに限定するものではない。種々のＤＣ／ＤＣコンバータに適用可能である。
【００１４】
図１は、電源部の回路構成例を示す図である。図１において、電源部９は、ＤＣ／ＤＣコンバータ１と、ＡＡＦ（Anti-Aliasing  Filter）２と、Ａ／Ｄ（Analog  to  Digital）変換器３と、ＤＳＰ４と、Ｄ／Ａ（Digital  to  Analog）変換器５とを有する。
【００１５】
ＤＣ／ＤＣコンバータ１は、入力電圧Ｖinを予め定めた直流電圧となる出力電圧Ｖoutを出力する変換回路である。ＤＣ／ＤＣコンバータ１からの出力電圧Ｖoutは、電子機器内のデバイスへ供給されると共に、サンプリングした出力電圧Ｖoutを位相補償するためにＡＡＦ２にも入力される。
【００１６】
ＡＡＦ２は、ＤＣ／ＤＣコンバータ１の出力電圧Ｖoutのサンプリング周波数から余分な周波数成分を除去するフィルタである。余分な周波数成分が除去された出力電圧Ｖoutは、Ａ／Ｄ変換器３に入力される。Ａ／Ｄ変換器３は、ＡＡＦ２から入力された出力電圧Ｖoutをアナログからディジタルへ変換して得た電圧Ｖout［Ｚ］をＤＳＰ４へ入力する。
【００１７】
ＤＳＰ４は、デジタル位相補償器に相当し、Ａ／Ｄ変換器３から入力される電圧Ｖout［Ｚ］に対して位相を補償して、Ｄ／Ａ変換器５へ出力する。Ｄ／Ａ変換器５へ出力される電圧信号をｄ［ｚ］で示す。
【００１８】
Ｄ／Ａ変換器５は、電圧信号ｄ［ｚ］をデジタルからアナログに変換した制御信号６をＤＣ／ＤＣコンバータ１に入力する。ＤＣ／ＤＣコンバータ１は、制御信号６に従って、内部動作が制御されることにより、安定した出力電圧Ｖoutを出力する。
【００１９】
上述した電源部１の回路構成において、ＤＣ／ＤＣコンバータ１から安定した出力電圧Ｖoutを出力させるＤＳＰ４は、
【００２０】
【数１】
2018023187.tif 000003
で表すことができる。
【００２１】
先ず、ＤＣ／ＤＣコンバータ１を制御する目的について図２で説明する。図２では、縦軸に電圧を示し、横軸に時間を示すグラフにおいて、ＤＣ／ＤＣコンバータ１の出力電力Ｖoutの状態を示している。
【００２２】
時刻ｔａは、出力電圧Ｖoutの立ち上がりから所望電圧Ｖａに追従させる際の、負荷が急変する時刻を示す。時刻ｔｂは、負荷が急変する時刻ｔａから出力電圧Ｖoutが安定して所望電圧Ｖａを維持するまでの整定時間を示す。また、負荷急変により、出力電圧Ｖoutは、所望電圧Ｖａを超えてオーバーシュートする。電圧差Ｖｂは、所望電圧Ｖａを超えた出力電圧Ｖoutとの電圧差を示す。
【００２３】
ＤＳＰ４は、ＤＣ／ＤＣコンバータ１の出力電圧Ｖoutを所望電圧Ｖａに追従させ、負荷急変時においても頑強に所望の電圧レベルを保つように、ＤＣ／ＤＣコンバータ１を制御する。即ち、ＤＳＰ４は、第一に、オーバーシュートによる電圧差Ｖｂを小さくし、第二に、整定時間ｔｂを短くするようにＤＣ／ＤＣコンバータ１を制御する。上述した制御は、電源部１が製品として求められる値を示した仕様で定められている。
【００２４】
次に、上記制御目的を達成するためのＤＳＰ４の制御原理について、図３及び図４で説明する。先ず、ＤＣ／ＤＣコンバータ１の動作について説明する。図３は、ＤＣ／ＤＣコンバータの等価回路の一例を示す図である。図３では、ＤＣ／ＤＣコンバータ１の等価回路５０ａを示す。
【００２５】
スイッチＳがオンのときには、コイルのインダクタンスＬによって電源Ｖinの電流が妨げられ、入力側から流れる入力電圧Ｖinが打ち消され降下した電圧ＶｃがコンデンサＣに蓄積される。電圧電流は電流ＩＬとなる。抵抗ｒｑはスイッチＳの内部抵抗を表す。抵抗ｒＬはコイルの抵抗を表す。
【００２６】
スイッチＳがオンにより磁化されたインダクタンスＬの磁束が消失するときには、コンデンサＣとダイオード（動作抵抗ｒｄ）との還流電流により、スイッチＳがオフ時にも電圧がコンデンサＣに供給される。従って、直流電圧の出力電圧Ｖoutが継続的に負荷Ｒに供給される。抵抗ｒｃはコンデンサＣの抵抗を表す。ダイオードは、動作抵抗ｒｄにより表される。
【００２７】
ＤＣ／ＤＣコンバータ１の出力を安定させるために、出力電圧ＶoutはＤＳＰ４にフィードバックされる。ＤＳＰ４は、出力電圧Ｖoutを監視して、スイッチＳがオン／オフするデューティ比を制御する。
【００２８】
スイッチＳの動作と出力電圧Ｖoutとの関係について図４で説明する。図４（ａ）は、スイッチＳの動作を表すＳ（ｔ）を示し、図４（ｂ）は、出力電圧Ｖout（ｔ）を示す。
【００２９】
オン及びオフを１スイッチング周期として、オン及びオフを繰り返すＳ（ｔ）は、
【００３０】
【数２】
2018023187.tif 000004
で表される。数２において、ｔは連続時間を示し、ｋは離散時間を示し、ｈは一定のスイッチング間隔を示し、ｄ［ｋ］はデューティ比を示す。ｄ［ｋ］は、ｋ番目のスイッチング周期におけるオン期間の比を示す。ここで、ｋは正数である。（ｋ−１）番目のスイッチング周期において、オン期間は、デューティ比を用いると、ｄ［ｋ−１］ｈで表される。同様に、ｋ番目のスイッチング周期では、オン期間は、ｄ［ｋ］ｈで表される。
【００３１】
Ｓ（ｔ）によるスイッチＳの動作によって、スイッチオンのとき電圧は上昇し、スイッチオフのとき電圧は減少し、図４（ｂ）に例示するようなＶout（ｔ）を示す。ＤＳＰ４は、このオンとオフのスイッチング間隔、即ち、ｄ［ｋ］を調整することにより前述した制御目的を達成する。
【００３２】
即ち、ＤＳＰ４は、上述した制御目的を達成するようにスイッチング間隔ｄ［ｋ］を調整するように設計される。制御目的を達成するスイッチング間隔ｄ［ｋ］でＤＣ／ＤＣコンバータ１を制御するためには、ＤＳＰ４が、実現するデジタル位相補償器のパラメータを、制御目的を達成するように調整する。デジタル位相補償器のパラメータは、上述した数１のｂｄ０、ｂｄ１、及びａｄ１である。ｂｄ０、ｂｄ１、及びａｄ１は、実数スカラーである。
【００３３】
即ち、制御目的を達成するために、デジタル位相補償器のパラメータは、与えられた周波数特性仕様を満たすように調整される。先ず、デジタル位相補償器のパラメータを決定する段階を第１段階として、以下に説明する。
【００３４】
・第１段階
電源部９のＤＣ／ＤＣコンバータ１及びＤＳＰ４の個々を伝達関数で表し、電源部９において開ループ伝達関数の周波数特性（ｇ−φ特性）を解析する。
【００３５】
図５は、伝達関数によるモデル化の例を示す図である。図５において、ＤＣ／ＤＣコンバータモデル１ｍは、制御系を含めて伝達関数ｐ（ｓ）で表され、位相補償器モデル４ｍは、パルス伝達関数Ｋ［ｚ］で表されている。位相補償器モデル４ｍは、ＤＳＰ４によるデジタル位相補償器に相当する。
【００３６】
図３に示すＤＣ／ＤＣコンバータ１の等価回路５０ａから伝達関数ｐ（ｓ）を導出する方法について説明する。
【００３７】
手順１：切替状態空間モデルを導出する。等価回路５０ａからキルヒホッフ則などの回路方程式により作成する。
【００３８】
状態は、
【００３９】
【数３】
2018023187.tif 000005
で表される。
【００４０】
切替状態空間モデルは、
【００４１】
【数４】
2018023187.tif 000006
及び、
【００４２】
【数５】
2018023187.tif 000007
で表される。ここで、数４及び数５内の各行列は、回路定数で表された、
【００４３】
【数６】
2018023187.tif 000008
である。
【００４４】
手順２：ｄ［ｋ］を略ｄ（ｔ）であるとみなし、
【００４５】
【数７】
2018023187.tif 000009
１周期（スイッチング周期ｈ（図４））以内で平均化する。
【００４６】
具体的には、まず、スイッチオンのときにｄ（ｔ）を乗算し、スイッチオフのときに（１−ｄ（ｔ））を乗算する。数４に対して
【００４７】
【数８】
2018023187.tif 000010
及び、数５に対して
【００４８】
【数９】
2018023187.tif 000011
を得る。
【００４９】
そして、数７及び数８において、１周期以内で平均化することで、
【００５０】
【数１０】
2018023187.tif 000012
【００５１】
【数１１】
2018023187.tif 000013
を得る。
【００５２】
手順３：ラプラス変換を行う。
【００５３】
【数１２】
2018023187.tif 000014
数１１から、伝達関数Ｐ（ｓ）を得る。
【００５４】
【数１３】
2018023187.tif 000015
数１２において、係数は全て実数スカラーである。ここで、伝達関数Ｐ（ｓ）のラプラス演算子ｓに対してｊωを代入（ｓ＝ｊω（ｊは虚数、ωは実数））することにより、周波数応答Ｐ（ｊω）は、
【００５５】
【数１４】
2018023187.tif 000016
と表せる。これにより、開ループ伝達関数の周波数特性は、
【００５６】
【数１５】
2018023187.tif 000017
で示すことができる。数１４において、ｊは虚数、ωは周波数、ｈはサンプリング周期を示す。上記数１４に対して、周波数特性に関する以下の仕様が与えられたとする。
【００５７】
仕様１：所望電圧レベルへの追従性を
【００５８】
【数１６】
2018023187.tif 000018
で定める。
【００５９】
仕様２：ノイズに対する耐性を
【００６０】
【数１７】
2018023187.tif 000019
で定める。
【００６１】
仕様３：負荷急変時のオーバーシュートを
【００６２】
【数１８】
2018023187.tif 000020
で定める。
【００６３】
仕様４：負荷急変時の整定時間、制御系の安定を
【００６４】
【数１９】
2018023187.tif 000021
で定める。一般的な仕様を仕様１〜４で例示したに過ぎず、細かい仕様は設計者によって与えられる。
【００６５】
周波数特性Ｌ（ｊω）は、図６のように複素平面上で表される。図６は、周波数特性仕様を説明するための図である。図６において、複素平面上に描画されたＬ（ｊω）に対して、上述した仕様１はＳｐｅｃ１で示され、仕様２はＳｐｅｃ２で示され、仕様３はＳｐｅｃ３で示され、仕様４はＳｐｅｃ４で示される。
【００６６】
また、図７は、周波数特性Ｌ（ｊω）のボード線図を示す図である。図７において、ゲイン線図において、図６で示したＳｐｅｃ１、Ｓｐｅｃ２、及びＳｐｅｃ３が示される。また、位相線図において、図６で示したＳｐｅｃ４が示される。
【００６７】
従って、ＤＣ／ＤＣコンバータ１に対して上述した仕様１〜４を満たすように位相補償器モデル４ｍの係数を求める。ＤＣ／ＤＣコンバータ１を制御する位相補償器モデル４ｍは、数１３及び数１４において、ｎ＝２の場合に相当する。従って、
【００６８】
【数２０】
2018023187.tif 000022
の係数ｂｄ０、ｂｄ１、及びａｄ１を決定すれば良い。設計者は、試行錯誤の結果、係数ｂｄ０、ｂｄ１、及びａｄ１を決定する。係数ｂｄ０、ｂｄ１、及びａｄ１は、ＤＳＰ４に実装されるデジタル位相補償器のパラメータである。以下、係数ｂｄ０、ｂｄ１、及びａｄ１をパラメータｂｄ０、ｂｄ１、及びａｄ１と言い換える。
【００６９】
パラメータｂｄ０、ｂｄ１、及びａｄ１をＤＳＰ４に実装する第２段階について説明する。
【００７０】
・第２段階
ＤＳＰ４に実装するパラメータには制限がある。電源部９のＤＣ／ＤＣコンバータ１内のスイッチング周期ｈは非常に短く、ＤＳＰ４は、このスイッチング周期ｈ以内に終了しなければならない。演算高速化のためＤＳＰ４の演算に固定小数点演算が用いられる。
【００７１】
設計者は、ＤＳＰ４にパラメータｂｄ０、ｂｄ１、及びａｄ１を実装した場合に、ＤＣ／ＤＣコンバータ１の周波数特性の仕様１〜４を満たすように、ＤＳＰ４が制御可能であるか否かを検証する。主には、設計者によって、精度良く制御するための、ＤＳＰ４のビット数の検証、ＤＳＰ４のビット数における固定小数点位置の検証等が行われる。
【００７２】
図８は、固定小数点位置の例を示す図である。図８では、ＤＳＰ４が８ビットである場合の固定小数点ｆｐの位置の例を示している。この例では、固定小数点ｆｐがＬＳＢ（Least  Significant  Bit）から４桁左に設定されている。ＬＳＢが２＾（−４）の場合であるが、固定小数点ｆｐの位置は、予め任意に定められる。
【００７３】
ＤＳＰ４が１６ビットの場合であっても、固定小数点ｆｐの位置が予め与えられ、周波数特性が演算される。この場合、第１段階において得られたデジタル位相補償器のパラメータの値は、固定小数点ｆｐによりＤＳＰ４が実装できる値で処理される。その結果、図９に示すような周波数特性の演算結果を得る場合がある。
【００７４】
図９は、ＤＳＰによる周波数特性の演算結果例を示す図である。図９では、周波数特性の演算結果をボード線図で示している。この例では、固定少数点ｆｐをＬＳＢから３桁、５桁、１０桁、及び１５桁左に設定した場合のそれぞれの演算結果を示している。
【００７５】
ボード線図のゲイン線図を参照すると、固定少数点ｆｐがＬＳＢから３桁左の場合には、所望電圧レベルへの追従性に関する仕様１を満たさないことが分かる。固定少数点ｆｐは、ＬＳＢから５桁、１０桁、又は１５桁左に設定し得る。即ち、ＤＳＰ４のビット数が１６ビットの場合、固定少数点ｆｐはＬＳＢから５桁以上左に設定する必要がある。
【００７６】
・第３段階
デジタル位相補償器の調整検証では、数値計算を行うMATLAB（MATrix  LABoratory）等を用いてオフラインで行われるため、ＤＣ／ＤＣコンバータ１の詳細な仕様を全て陽に考慮することができず、第１段階の設計者による試行錯誤を排除できない。また、MATLAB等を用いた数値計算は、浮動小数点演算であるため、第２段階における設計者の経験に基づく試行錯誤を排除することができない。
【００７７】
更に、第１段階及び第２段階での検証は、１つのＤＣ／ＤＣコンバータ１を対象として行われるため、量産された場合のＤＣ／ＤＣコンバータ１の製造バラツキが考慮されない。即ち、製造されたＤＣ／ＤＣコンバータ１毎にオンラインでデジタル位相補償器を自動調整する装置では、ＤＣ／ＤＣコンバータ１毎に個別にＤＳＰ４を調整するため、製造されたＤＣ／ＤＣコンバータ１の特性に基づくモデルで、第１段階及び第２段階を繰り返す。
【００７８】
即ち、ＤＣ／ＤＣコンバータ１単体で要求された周波数特性仕様を満たしていても、量産の際の回路定数の製造パラツキやＤＳＰ４に実装できるパラメータの桁数の制限等により、ＤＣ／ＤＣコンバータ１のデジタル補償器の側での再調整が必要となる場合がある。
【００７９】
デジタル位相補償器の設計において、仕様を制約条件とする最適化問題として安定化し解くことで、仕様を満たすデジタル位相補償器が最適化問題の実行可能領域として求める。即ち、上述したような仕様１、仕様２、仕様３、及び仕様４を制約条件とし、目的関数を設定して制約条件のみを考慮し、制約条件を満たす実行可能領域を求める。本実施例では、最適化を目的とせず、実行可能領域を求める。
【００８０】
実行可能領域は、ＤＣ／ＤＣコンバータ１の製造バラツキを考慮した上で、ＤＳＰ４がＤＣ／ＤＣコンバータ１の仕様を満たすデジタル位相補償器のパラメータｂｄ０、ｂｄ１、及びａｄ１の領域に相当する。
【００８１】
先ず、ＤＣ／ＤＣコンバータ１の仕様（制約条件）は非凸関数であるため、この最適化問題を解く手法は限られている。
【００８２】
非凸関数を扱え、且つ厳密な解を算出する限量子消去法（ＱＥ（Quantifier  Elimination））アルゴリズムを用いる。ＱＥアルゴリズムは、通常、アナログ回路設計にのみ利用されるため、デジタル位相補償器を設計できない。
【００８３】
しかしながら、発明者は、ＱＥアルゴリズムによりアナログ位相補償器（連続時間位相補償器）を設計し、デジタル位相補償器に近似することで、ＤＣ／ＤＣコンバータ１の製造バラツキに基づいたデジタル位相補償器のパラメータｂｄ０、ｂｄ１、及びａｄ１の領域を求める方法を見出した。実施例に係るパラメータの決定方法では、アナログ位相補償器であれば精度良く設計できるＱＥアルゴリズムの利点を利用する。
【００８４】
ＱＥアルゴリズムを利用した場合には、以下の２つの問題がある。
＜問題１＞
ＱＥアルゴリズムでは、計算量が問題となることが知られている。ＤＣ／ＤＣコンバータ１の製造バラツキを考慮してデジタル位相補償器を設計する際の上述した問題を、単に、最適化問題として定式化した場合、現実的な時間で実行可能領域を得られない。
＜問題２＞
ＱＥアルゴリズムは指数関数を扱うことができない。即ち、開ループ伝達関数の周波数特性を表す数１４のｅｊωｈを扱えない。そのため、デジタル位相補償器を直接設計できない。
【００８５】
本実施例では、上記問題１を解決するために、定符号条件（ＳＤＣ：Sign  Definite  Condition）用の特別なＱＥアルゴリズムを用いる。また、上記問題２を解決するために、ＳＤＣ用の特別なＱＥアルゴリズムにより、仕様を満たすアナログ位相補償器のパラメータ領域Ｒｃを設計する。
【００８６】
制御系設計の様々な条件がＳＤＣで記述できる。ＳＤＣは、
【００８７】
【数２１】
2018023187.tif 000023
で定義される。ここで、ｆ（ｘ）は、ｎ次の実係数多項式とする。上記数２１で定義されるＳＤＣに対して、限量記号を効率的に消去する。限量記号の消去の一例として、
H．Iwane，H．Higuchi，and  H．Anai，"An  effective  implementation  of  a  special  quantifier  elimination  for  a  sign  definite  condition  by  logical  formula  simplification，"CASC．，to  appear，2013
により、
【００８８】
【数２２】
2018023187.tif 000024
が示されている。ωは限量記号がかかった変数を示し、ｂ及びＫは限量記号がかからない変数を示す。数２２で示すように、ＱＥアルゴリズムによりωが消去される。
【００８９】
数２０に示す周波数特性仕様を表すパルス伝達関数Ｋ［ｚ］をＫ（ｓ）と置き換えることにより、ＳＤＣに帰着する。ＤＣ／ＤＣコンバータ１に係る回路定数をＬ（ｊω）（数１４）に代入し、上述したＥＱアルゴリズムを適用することで、Ｋ（ｓ）の仕様を満たすパラメータ領域Ｒｃが求まる。
【００９０】
数２３に示すような、アナログ位相補償器Ｋｃ（ｓ）の周波数特性をＴｕｓｔｉｎ変換によりデジタル位相補償器Ｋｄ（ｚ）で近似することを考える。
【００９１】
【数２３】
2018023187.tif 000025
アナログ位相補償器Ｋｃ（ｓ）（数２４）に数２５を代入してＴｕｓｔｉｎ変換することにより、数２６を得る。
【００９２】
【数２４】
2018023187.tif 000026
【００９３】
【数２５】
2018023187.tif 000027
【００９４】
【数２６】
2018023187.tif 000028
デジタル位相補償器Ｋｄ（ｚ）の係数ａｄ１、ｂｄ０、及びｂｄ１を、アナログ位相補償器Ｋｃ（ｓ）の係数ａｃ１、ｂｃ０、及びｂｃ１で表す。
【００９５】
【数２７】
2018023187.tif 000029
従って、アナログ位相補償器Ｋｃ（ｓ）の係数ａｃ１、ｂｃ０、及びｂｃ１の夫々を係数ａｄ１、ｂｄ０、及びｂｄ１で表せる。
【００９６】
【数２８】
2018023187.tif 000030
この数２８をパラメータ領域Ｒｃの多項式に代入すれば、パラメータ領域Ｒｄを得られる。
【００９７】
Ｔｕｓｔｉｎ変換による近似は、サンプリング周波数から十分近い周波数帯域では十分な精度を得られる。ＤＣ／ＤＣコンバータ１で必要な制御帯域（凡そ３ｋＨｚ）はサンプリング周波数（９０ｋＨｚ）より十分に低い周波数帯域であるため、Ｔｕｓｔｉｎ変換により、ＱＥアルゴリズムで求めたアナログ位相補償器Ｋｃ（ｓ）を十分な精度で近似したデジタル位相補償器Ｋｄ（ｚ）が求まる。
【００９８】
従って、アナログ位相補償器Ｋｃ（ｓ）のパラメータ領域Ｒｃから、周波数特性を踏襲するデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを求めことができる。ＤＣ／ＤＣコンバータ１の製造バラツキ毎にデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを得る。仕様を満たす、複数のデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄの重なる領域から、共通領域ＡＲｄを取得する。
【００９９】
ＤＣ／ＤＣコンバータ１のサンプリング周期ｈは、凡そ１００ｋＨｚであり非常に短い。ＱＥアルゴリズムを用いることで精度良くパラメータ領域Ｒｃを求めておくことは重要である。また、アナログデータからデジタルデータへの変換では、Ｔｕｓｔｉｎ変換が現時点において最も精度が高いことが知られている。精度良く求めたパラメータ領域ＲｃがＴｕｓｔｉｎ変換によってパラメータ領域Ｒｄに変換されることによって、仕様（制約条件）を満たすデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを高精度で得ることができる。
【０１００】
上述したＤＣ／ＤＣコンバータ１は、入力電圧から出力電圧Ｖを変換する際に電力を損失することが知られている。そのため、近年、電力変換効率を改善したＤＣ／ＤＣコンバータが開発され製品化されている。この電力変換効率を改善したＤＣ／ＤＣコンバータを、以下、「高効率ＤＣ／ＤＣコンバータ１−２」（図１０）という。また、ＤＣ／ＤＣコンバータ１を「通常のＤＣ／ＤＣコンバータ１」と言う。
【０１０１】
高効率ＤＣ／ＤＣコンバータ１−２に要求される周波数特性仕様を、上述した数１のデジタル位相補償器の３つのパラメータｂｄ０、ｂｄ１、及びａｄ１では、満たすことができない場合、２次補償器を有する高効率の位相補償器が必要となる。
【０１０２】
図１０は、高効率ＤＣ／ＤＣコンバータを有する電源部の回路構成例を示す図である。図１０において、電源部９−２は、高効率ＤＣ／ＤＣコンバータ１−２と、ＡＡＦ（Anti-Aliasing  Filter）２と、Ａ／Ｄ（Analog  to  Digital）変換器３と、ＤＳＰ４−２と、Ｄ／Ａ（Digital  to  Analog）変換器５とを有する。
【０１０３】
電源部９−２において、ＡＡＦ（Anti-Aliasing  Filter）２と、Ａ／Ｄ（Analog  to  Digital）変換器３と、Ｄ／Ａ変換器５は、図１に示す電源部９と同様であるのでその説明を省略する。
【０１０４】
高効率ＤＣ／ＤＣコンバータ１−２は、通常のＤＣ／ＤＣコンバータ１と比べて、電力変換効率の優れたコンバータであり、制御信号６に従って、内部動作が制御されることにより、安定した出力電圧Ｖoutを出力する。
【０１０５】
上述した電源部１−２の回路構成において、高効率ＤＣ／ＤＣコンバータ１−２から安定した出力電圧Ｖoutを出力させるＤＳＰ４−２は、
【０１０６】
【数２９】
2018023187.tif 000031
で表すことができる。
【０１０７】
このように、ＤＳＰ４−２の制御目的は、前述したＤＳＰ４と同様であり、制御目的を達成するスイッチング間隔ｄ［ｋ］で高効率ＤＣ／ＤＣコンバータ１−２を制御するためには、ＤＳＰ４−２が、実現するデジタル位相補償器のパラメータを、制御目的を達成するように調整する。デジタル位相補償器のパラメータは、上述した数２９のａｃ１、ａｃ２、ｂｃ０、ｂｃ１、及びｂｃ２である。ａｃ１、ａｃ２、ｂｃ０、ｂｃ１、及びｂｃ２は、実数スカラーである。
【０１０８】
このように、デジタル位相補償器が２次補償器を有する場合には、パラメータ数が５となるため、パラメータの解空間は５次元となる。よって、上述した、高効率化されていない通常のＤＣ／ＤＣコンバータ１の周波数特性仕様を満たす解空間を求める手法をそのまま適用することができない。具体的には、共通領域ＡＲｄを図示することができない。
【０１０９】
なお、５個のパラメータのうち少なくとも２個のパラメータを適切な値で固定することで、図示可能な次元の解空間へ射影することが考えられる。しかしながら、周波数特性仕様を満たす、２個のパラメータの選択、選択した各パラメタの値の決定等は、通常、容易ではない。
【０１１０】
従って、本実施例は、２次補償器を有する、高効率ＤＣ／ＤＣコンバータ１−２に対する位相補償器の、周波数特性仕様を満たす複数のパラメータ値の領域（解空間）を図示し、設計者による複数のパラメータの設定を容易とする。
【０１１１】
先ず、発明者等は、通常のＤＣ／ＤＣコンバータ１と高効率ＤＣ／ＤＣコンバータ１−２の周波数特性の違いについて検証した。図１１は、周波数特性の違いを示した図である。図１１では、ボード線図により、通常のＤＣ／ＤＣコンバータ１と高効率ＤＣ／ＤＣコンバータ１−２の周波数特性を示している。
【０１１２】
図１１のボード線図のゲインには、通常のＤＣ／ＤＣコンバータ１のゲインが降下し始める周波数に対して、高効率ＤＣ／ＤＣコンバータ１−２ではゲインが急激に上昇及び降下する共振部分１０ａが示されている。共振部分１０ａは、ＤＣ／ＤＣコンバータ１の高効率化によって生じる共振の影響を受けて引き起こされる。
【０１１３】
また、位相特性では、発明者等は、共振部分１０ａを引き起こす共振周波数以上で、高効率ＤＣ／ＤＣコンバータ１−２の位相ずれが、通常のＤＣ／ＤＣコンバータ１の位相ずれに比べ急激に遅延が大きくなる遅延増大部分１０ｂを認めた。遅延増大部分１０ｂは、共振により急激な位相遅れを起こした部分であり、安定余裕（位相余裕）を確保できなくなる原因となる。
【０１１４】
従って、発明者等は、２次補償器の一部分によって共振を抑え、かつ、その一部分を用いたときに全体として全ての周波数特性を満たすように、２次補償器の一部分のパラメータを共振周波数から求めることに着目した。
【０１１５】
高効率ＤＣ／ＤＣコンバータ１−２用のアナログ位相補償器としての２次補償器の周波数特性は、
【０１１６】
【数３０】
2018023187.tif 000032
で表される。つまり、５つのパラメータａｃ１、ａｃ２、ｂｃ０、ｂｃ１、及びｂｃ２を要する。
【０１１７】
数３０を、更に、
【０１１８】
【数３１】
2018023187.tif 000033
に変形する。数３１の式内の
【０１１９】
【数３２】
2018023187.tif 000034
が、２次補償器の共振周波数を表わす部分である。従って、数３２において、共振を抑えるようにａ及びＴを設計すればよい。先ず、Ｔの設計について説明する。
【０１２０】
図１２は、Ｔの設計を説明するための図である。図１２（Ａ）は、図１１のボード線図のうちゲインを示している。
【０１２１】
図１２（Ａ）では、通常のＤＣ／ＤＣコンバータ１の伝達関数Ｐ（ｓ）と、高効率ＤＣ／ＤＣコンバータ１−２の伝達関数Ｐ（ｓ）とによる周波数特性を示している。高効率ＤＣ／ＤＣコンバータ１−２の周波数特性の共振部分１０ａで最大となる周波数を共振周波数ｆとし、共振部分１０ａの最大の値と、通常のＤＣ／ＤＣコンバータ１の周波数特性におけるゲインとの差を、共振ゲインｇｆで示している。
【０１２２】
図１２（Ｂ）では、図１２（Ａ）で示される共振ゲインｇｆを抑えるための数３１のゲインの例として、抑制用ゲイン特性４ｇを示している。抑制用ゲイン特性４ｇは、数３０のＫ（ｓ）の分母を定める特性に相当する。
【０１２３】
抑制用ゲイン特性４ｇは、共振周波数ｆ、共振ゲインｇｆ、ω＝０時の周波数応答Ｐ（ｊ０）、仕様１に基づく０Ｈｚのゲイン条件（ｇ０）、及び仕様２に基づく低周波のゲイン条件を用いて、共振を抑えるようにＴを設計することで得られる。
【０１２４】
抑制用ゲイン特性４ｇでは、ω＝１／Ｔからω＝１／ａＴまで第１の負の傾き４ａを与え、更に、ω＝１／ａＴから第２の負の傾き４ｂを与える。第１の負の傾き４ａは、仕様２のゲイン条件が定められた低周波からゲイン交差周波数付近までの傾きを定め、第２の負の傾き４ｂは、ゲイン交差周波数付近からの高周波帯域の傾きを示す。
【０１２５】
第２の負の傾き４ｂの大きさは、第１の負の傾き４ａより大きい。一例として、第１の負の傾き４ａが２０ｄＢ／ｄｅｃ、第２の負の傾き４ａが４０ｄＢ／ｄｅｃ等である。
【０１２６】
第１の負の傾き４ａは、共振周波数ｆにおいて、共振ゲインｇｆがゼロに近付くように設定される。この第１の負の傾き４ａによって、高効率ＤＣ／ＤＣコンバータ１−４の周波数特性を、ゲイン交差周波数の帯域において、通常ＤＣ／ＤＣコンバータ１の周波数特性に近似させる。
【０１２７】
このような考えに基づき、０Ｈｚでの仕様を満たすための条件式
【０１２８】
【数３３】
2018023187.tif 000035
と、共振を抑えるための２つの条件式
【０１２９】
【数３４】
2018023187.tif 000036
及び、
【０１３０】
【数３５】
2018023187.tif 000037
とを用いて、Ｔを求めると、
【０１３１】
【数３６】
2018023187.tif 000038
と表される。そして、１／ａＴがゲイン交差周波数付近、かつ、サンプリング周波数以下になるようにａを設定する。一例として、ゲイン交差周波数以降で、４０ｄＢ／ｄｅｃの第２の負の傾き４ｂを実現するようにａを設定することで、位相余裕を確保する。
【０１３２】
ａ及びＴが決まることで、
【０１３３】
【数３７】
2018023187.tif 000039
を得ることができ、数３０の分母を予め与えることができる。本実施例では、共振を抑えるパラメータを決定し、パラメータ数の削減を可能にする。
【０１３４】
１／ａＴがゲイン交差周波数付近とは、設計者の経験に基づいて定められたゲイン交差周波数より低いある周波数より高周波側を意図するが、１／ａＴは、位相余裕を定めた周波数と一致しないように定められる。１／ａＴは、好ましくは、ゲイン交差周波数以上の高周波側となるように定める。
【０１３５】
第１の負の傾き４ａは、共振周波数ｆの共振ゲインｇｆを抑止するように定められ、第１の負の傾き４ａより大きく傾く第２の負の傾き４ｂは、ゲインへの影響が、少なくともゲイン交差周波数付近からの高周波数帯域となるように定められる。
【０１３６】
上述した、高効率ＤＣ／ＤＣコンバータ１−２の制御に係る、数３０、数３２、数３３、数３４、及び数３５の各数式と、周波数特性との関係について説明する。以下、２次補償器の周波数特性を表わす数３０の分母を、２次補償器の分母と言い、数３０の分子を２次補償器の分子と言う場合がある。
【０１３７】
図１３は、本実施例における高効率ＤＣ／ＤＣコンバータの制御に関する周波数特性を説明するための図である。図１３に示すボード線図では、高効率ＤＣ／ＤＣコンバータ１−２、開ループ伝達関数、２次補償器、及び、予め決める２次補償器の１部に相当する２次補償器の分母の周波数特性を示している。
【０１３８】
図１３において、０Ｈｚのゲイン条件５ａは仕様１を示し、低周波のゲイン条件５ｂは仕様２を示し、ゲイン交差周波数５ｃは仕様３を示している。
【０１３９】
本実施例における２次補償器の分母は、ゲイン交差周波数５ｃ以降、かつ、サンプリング周波数以下で数３０のａが設定される。２次補償器の分母の周波数特性において、第２の負の傾き３ｂの開始点の１／ａＴが位相余裕とは関係のないところに定められる。
【０１４０】
即ち、数３０の分母で０Ｈｚのゲインを上げる。また、数３０の分母のパラメータが共振を抑えるように決定されているため、２次補償器の分母の周波数特性では、ゲイン交差周波数付近から位相を急激に落とす。それにより、本実施例に係る２次補償器では、共振の影響を抑えるように働き、共振の影響で位相が遅れる周波数帯域で大きく位相を回復させている。従って、開ループ伝達関数（ｐ（ｓ）×Ｋ（ｓ））との間で位相余裕が生まれる。
【０１４１】
本実施例では、２次補償器の分母で共振の影響を抑えるようにパラメータａｃ１及びａｃ２を定めていることは上述した通りである。
【０１４２】
一方、２次補償器の分子のパラメータは、通常のＤＣ／ＤＣコンバータ１用のＤＳＰ４によるデジタル位相補償器と同様に、
・各周波数特性の仕様１〜４（Spec1〜Spec2）を満たす連続時間における位相補償器のパラメータｂｃ０、ｂｃ１、及びｂｃ２の解空間を、回路定数の想定されるバラツキに応じて、各々算出し、
・算出したパラメータｂｃ０、ｂｃ１、及びｂｃ２の各解空間をＴｕｓｔｉｎ変換し、複数の解空間の共通空間を定めて３次元空間に射影する
ことができる。
【０１４３】
ゲイン交差周波数と位相余裕がトレードオフの関係にあることが知られており、２次補償器の適切なパラメータを見つけるための大きな壁となっている。しかし、本実施例における２次補償器のパラメータの設定では、トレードオフを考慮しなくても良い。
【０１４４】
先ず、ゲイン交差周波数と位相余裕のトレードオフについて図１４で説明し、そして、図１５及び図１６で、２次補償器の分母と分子の周波数特性の関係について説明する。
【０１４５】
図１４は、ゲイン交差周波数と位相余裕のトレードオフを説明するための図である。図１４において、Ｓｐｅｃ３で定められるゲイン交差周波数以上の高周波側において、高効率ＤＣ／ＤＣコンバータ１−２のゲインは減少し、位相は急激に遅れていく。
【０１４６】
一方、本実施例における２次補償器は、高周波側において、高効率ＤＣ／ＤＣコンバータ１−２のゲイン及び位相の減少を補償するような特性を示している。
【０１４７】
図１５及び図１６は、２次補償器の分母と分子の周波数特性の関係を説明するための図である。図１５において、本実施例の２次補償器の分母の周波数特性では、共振を抑えるように働く。その一方で、ゲイン交差周波数を下げ、且つ、位相を悪化させる。
【０１４８】
本実施例の２次補償器の分子は、ゲイン交差周波数を上げるように働き、共振の影響による位相遅れを大幅に回復させる。よって、分子の周波数特性は、分母によるゲイン交差周波数の減少及び位相遅れを相殺する。
【０１４９】
このような分母及び分子で表される２次補償器の周波数特性が、高効率ＤＣ／ＤＣコンバータ１−２の周波数特性を補償することで、開ループ伝達関数で表される、仕様１〜４（Spec1〜Spec4）を満たす周波数特性を実現できる。
【０１５０】
即ち、２次補償器の分母と分子の関係は、図１６のように示すことができる。図１６より、本実施例の２次補償器では、分母がゲイン交差周波数を下げるのに対して、分子はゲイン交差周波数を上げる働きを示す。また、分母が位相余裕を下げるのに対して、分子は位相余裕を上げる働きを示す。
【０１５１】
分母は、予め与えられる部分であり、周波数特性仕様や回路特性（共振周波数ｆ及び共振ゲインｇｆ）から求められる。分子は、ＱＥ−ＳＤＣアルゴリズムを用いることで、通常のＤＣ／ＤＣコンバータ１と同様に設計可能である。
【０１５２】
仮に、ゲイン交差周波数と位相余裕とを最低限に満たすように分子のパラメータを決めて、残りの分母のパラメータをＱＥ−ＳＤＣアルゴリズムを用いて設計した場合、分母でゲイン交差周波数と位相余裕とを下げることはできず、物理的に解が存在しなくなる。最低限ではない量で求めようとすると、試行錯誤を要し処理負荷が大きい。
【０１５３】
以下に、本実施例における２次補償器のパラメータを設定する情報処理装置について説明する。情報処理装置は、図１７に示されるようなハードウェア構成を有する。
【０１５４】
図１７は、ハードウェア構成を示す図である。図１７において、情報処理装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central  Processing  Unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、通信Ｉ／Ｆ（インターフェース）１７と、ドライブ装置１８とを有し、バスＢに接続される。
【０１５５】
ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従って情報処理装置１００を制御する。主記憶装置１２には、ＲＡＭ（Random  Access  Memory）、ＲＯＭ（Read  Only  Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を記憶又は一時保存する。
【０１５６】
補助記憶装置１３には、ＨＤＤ（Hard  Disk  Drive）等が用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。記憶部１３０は、主記憶装置１２及び／又は補助記憶装置１３を有する。
【０１５７】
入力装置１４は、マウス、キーボード等を有し、ユーザが情報処理装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。通信Ｉ／Ｆ１７は、有線又は無線などのネットワークを通じて通信を行う。通信Ｉ／Ｆ１７による通信は無線又は有線に限定されるものではない。
【０１５８】
情報処理装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact  Disc  Read-Only  Memory）等の記憶媒体１９によって情報処理装置１００に提供される。
【０１５９】
ドライブ装置１８は、ドライブ装置１８にセットされた記憶媒体１９（例えば、ＣＤ−ＲＯＭ等）と情報処理装置１００とのインターフェースを行う。
【０１６０】
また、記憶媒体１９に、後述される本実施の形態に係る種々の処理を実現するプログラムを格納し、この記憶媒体１９に格納されたプログラムは、ドライブ装置１８を介して情報処理装置１００にインストールされる。インストールされたプログラムは、情報処理装置１００により実行可能となる。
【０１６１】
尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、ＣＤ−ＲＯＭの他に、ＤＶＤディスク、ＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。
【０１６２】
図１８は、情報処理装置の構成概要を示す図である。図１８において、設計者によって予め用意された高効率ＤＣ／ＤＣコンバータ１−２用の回路定数５１と、仕様５３と、ＤＳＰビット数５４とを入力データ５０とする。
【０１６３】
入力データ５０には、複数の回路定数５１が含まれる。各回路定数５１は、異なる製造バラツキに基づくｒｑ、ｒｄ、ｒＬ、Ｌ、及びＣの値を示す集合で表される。回路定数の想定されるバラツキ毎に、回路定数５１が示される。
【０１６４】
複数の回路定数５１は、各回路定数５１のパラメータセットをリストにして示すデータファイルであっても良い。仕様５３は、周波数特性を含み、少なくとも上述した仕様１〜４の制約条件を示すデータを含むデータファイルである。ＤＳＰビット数５４は、設計するＤＳＰ４−２のビット数を示す。
【０１６５】
設定処理部２４０は、入力データ５０を用いて、後述される設定処理を行い、実装可能パラメータ５９を記憶部１３０に出力する。複数の回路定数５１を用いることにより、高効率ＤＣ／ＤＣコンバータ１−２の製造バラツキに対応した実装可能パラメータ５９を得られる。
【０１６６】
図１９は、情報処理装置の機能構成例を示す図である。図１９において、情報処理装置１００は、設定処理部２４０を有する。記憶部１３０には、入力データ５０、高効率ＤＣ／ＤＣコンバータ１−２の等価回路５０ｂ、伝達関数モデル５５、Ｒｃ領域データ５６、Ｒｄ領域データ５７、ＡＲｄ領域データ５８、実装可能パラメータ５９等が記憶される。
【０１６７】
設定処理部２４０は、更に、入力部４１と、伝達関数モデル算出部４２と、Ｒｃ領域算出部４３と、Ｒｄ領域算出部４４と、ＡＲｄ領域算出部４５と、判断部４６とを有する。入力部４１と、伝達関数モデル算出部４２と、Ｒｃ領域算出部４３と、Ｒｄ領域算出部４４と、ＡＲｄ領域算出部４５と、判断部４６とは、対応するプログラムをＣＰＵ１１が実行することで行われる処理により実現される。
【０１６８】
入力部４１は、設計者から入力データ５０を取得して記憶部１３０に格納する。入力データ５０は、複数の回路定数５１、仕様５３、ＤＳＰビット数５４を含む。
【０１６９】
各回路定数５１は、高効率ＤＣ／ＤＣコンバータ１−２を表す等価回路５０ｂ内の回路定数の組み合せであり、設計者が製造バラツキを見積もって得た値を示す。即ち、各回路定数５１は、ｒｑ、ｒｄ、ｒＬ、Ｌ、及びＣの値の組み合せを示す。製造バラツキ毎に異なる回路定数５１が示される。
【０１７０】
等価回路５０ｂは、設計者によって作成され、記憶部１３０に格納される。等価回路５０ｂは、図３に示す等価回路５０ａと略同様であるためその説明を省略する。等価回路５０ｂに各回路定数５１で示される値を適用することで、製造バラツキを反映した等価回路を表現する。複数の回路定数５１と等価回路５０ｂとによって、異なる製造バラツキに基づく複数の等価回路が示される。回路定数５１の代わりに、製造バラツキを反映した複数の等価回路が入力部４１を介して記憶部１３０に格納されても良い。
【０１７１】
伝達関数モデル算出部４２は、状態平均化法により、複数の回路定数５１と等価回路５０ｂとから（言い換えると、製造バラツキを反映した複数の等価回路から）、高効率ＤＣ／ＤＣコンバータ１−２の製造バラツキ毎の伝達関数モデル５５を作成する。複数の伝達関数モデル５５が記憶部１３０に作成される。伝達関数モデル５５は、伝達関数によってモデル化された、高効率ＤＣ／ＤＣコンバータ１−２を含む制御対象を表わす。
【０１７２】
パラメータ設定部４２−２は、パラメータａｃ１及びａｃ２を定める。伝達関数モデル５５を用いて得られる共振周波数ｆ及び共振ゲインｇｆ（Ｑ値）と、０Ｈｚのゲイン条件（仕様１）及びのゲイン交差周波数（仕様３）における、位相余裕条件（仕様４）を用いて、分母のパラメータａｃ１及びａｃ２を定める。分母のパラメータａｃ１及びａｃ２の値は、分母の解６ａとして記憶部１３０に記憶される。
【０１７３】
Ｒｃ領域算出部４３は、各複数の伝達関数モデル５５を用いて、ＳＤＣ用の特別なＱＥアルゴリズムにより、仕様を満たすアナログ位相補償器のパラメータ領域Ｒｃを算出する。複数のパラメータ領域Ｒｃが算出され、記憶部１３０に記憶される。Ｒｃ領域データ５６は、複数のパラメータ領域Ｒｃを示すデータである。各パラメータ領域Ｒｃは多項式で表される。
【０１７４】
Ｒｄ領域算出部４４は、Ｒｃ領域算出部４３によって算出された各パラメータ領域ＲｃをＴｕｓｔｉｎ変換してパラメータ領域Ｒｄを算出し、記憶部１３０に記憶する。Ｒｃ領域算出部４３が算出したパラメータ領域Ｒｃと同数のパラメータ領域Ｒｄが得られる。Ｒｄ領域データ５７は、複数のパラメータ領域Ｒｄを示すデータである。各パラメータ領域Ｒｄは多項式で表される。
【０１７５】
ＡＲｄ領域算出部４５は、Ｒｄ領域算出部４４によって得られた複数のパラメータ領域Ｒｄの共通領域ＡＲｄを求める。共通領域ＡＲｄを示すＡＲｄ領域データ５８が記憶部１３０に記憶される。
【０１７６】
Ｒｃ領域データ５６、Ｒｄ領域データ５７、及びＡＲｄ領域データ５８は、数３０の分子の解空間（分子パラメータの解空間）６ｂを示している。
【０１７７】
判断部４６は、ＤＳＰビット数５４に基づいて、ＡＲｄ領域データ５８によって描画される共通領域ＡＲｄ内に、ＤＳＰ４−２で実装可能なパラメータが存在するか否かを判断する。ＤＳＰ４−２で実装可能なパラメータが存在する場合、実装可能パラメータ５９を記憶部１３０に格納する。
【０１７８】
実装可能パラメータ５９によって、分母のパラメータａｃ１及びａｃ２を分母の解６ａで固定した場合の、ＤＳＰ４−２で実装可能なパラメータ値（ｂｃ０、ｂｃ１、及びｂｃ２の各値）が示される。
【０１７９】
また、判断部４６は、表示装置１５に、共通領域ＡＲｄを表示すると共に、共通領域ＡＲｄ上に実装可能パラメータ５９を示すようにしても良い。又は、実装可能パラメータ５９を表示装置１５に表示しても良い。
【０１８０】
次に、設定処理部２４０によって行われる設定処理について説明する。図２０及び図２１は、設定処理の一例を説明するためのフローチャート図である。
【０１８１】
図２０において、設定処理部２４０の入力部４１は、設計者からの入力データ５０を受け付けて、記憶部１３０に格納する（ステップＳ２１１）。入力データ５０は、回路定数５１、仕様５３、及びＤＳＰビット数５４を含む。以下、ステップＳ２１２〜Ｓ２１８までを製造バラツキ毎に行う。
【０１８２】
伝達関数モデル算出部４２は、回路定数５１と等価回路５０ａとを用いて、製造バラツキ毎の伝達関数ｐ（ｓ）を作成して、製造バラツキ毎の高効率ＤＣ／ＤＣコンバータ１−２のモデルを作成する（ステップＳ２１２）。伝達関数モデル算出部４２は、複数の回路定数５１から順に１つを選択し、等価回路５０ａと選択した回路定数５１とから状態平均化法により、１つの伝達関数モデル５５（即ち、伝達関数ｐ（ｓ））を作成する。ｎ個の回路定数５１に対してｎ個の伝達関数モデル５５が作成される。
【０１８３】
パラメータ設定部４２−２は、製造バラツキ毎に、伝達関数モデル５５を用いて、共振周波数ｆ及び共振周波数のゲイン（共振ゲインｇｆ）を求める（ステップＳ２１３）。
【０１８４】
パラメータ設定部４２−２は、仕様５３に基づいて、低周波のゲイン条件（仕様２）及びゲイン交差周波数（仕様３）における、位相余裕条件（仕様４）を用いてＴを定める（ステップＳ２１４）。即ち、Ｔは、数３６により求められる。そして、パラメータ設定部４２−２は、１／ａＴがゲイン交差周波数付近、かつ、サンプリング周波数以下になるようにａを設定する（ステップＳ２１５）。
【０１８５】
パラメータ設定部４２−２は、Ｔ及びａを用いて、パラメータａｃ１及びａｃ２の各値を求める（ステップＳ２１６）。
【０１８６】
図２１にて、Ｒｃ領域算出部４３は、仕様５３を制約条件とする最適化問題をＳＤＣで定式化し、ＳＤＣ用の特別なＱＥアルゴリズムを用いて、伝達関数モデル５５毎にパラメータ領域Ｒｃを計算する（ステップＳ２１７）。ｎ個の伝達関数モデル５５に対して、ｎ個のパラメータ領域Ｒｃを得る。各パラメータ領域Ｒｃは多項式で表される。パラメータ領域Ｒｃは、アナログ位相補償器のパラメータ領域を示す。ｎ個のパラメータ領域Ｒｃが、記憶部１３０のＲｃ領域データ５６に格納される。
【０１８７】
Ｒｄ領域算出部４４は、記憶部１３０から複数のパラメータ領域Ｒｃを１つずつ取り出して、Ｔｕｓｔｉｎ変換することで、パラメータ領域Ｒｄを計算する（ステップＳ２１８）。ｎ個のパラメータ領域Ｒｃから、Ｔｕｓｔｉｎ変換により、ｎ個のパラメータ領域Ｒｄが算出され、記憶部１３０のＲｄ領域データ５７に格納される。
【０１８８】
次に、ＡＲｄ領域算出部５４は、複数のパラメータ領域Ｒｄの共通領域ＡＲｄを計算する（ステップＳ２１９）。複数のパラメータ領域Ｒｄ全てに含まれる領域を算出することで、共通領域ＡＲｄを得る。共通領域ＡＲｄは、多項式で示され、ＡＲｄ領域データ５８として記憶部１３０に格納される。
【０１８９】
そして、判断部４６は、ＤＳＰビット数５４を用いて、共通領域ＡＲｄにおいて、ＤＳＰ４−２に実装可能なパラメータを判断する（ステップＳ２２０）。判断部４６によって、高効率ＤＣ／ＤＣコンバータ１−２の製造バラツキに寄らず仕様５３で定められた周波数特性を満たす制御を可能とし、かつ、ＤＳＰ４−２が実装可能であるか否かが判断される。
【０１９０】
判断部４６は、共通領域ＡＲｄ内に、ＤＳＰ４−２で表現できるパラメータ値を格子点として重ね合わせることにより、実装可能パラメータ５９を求めることができる。求めた実装可能パラメータ５９が所望のデジタル位相補償器パラメータを示す。
【０１９１】
判断部４６は、共通領域ＡＲｄと実装可能パラメータ５９を含む格子点とを重ねて表示する（ステップＳ２２１）。実装可能パラメータ５９を一覧で表示しても良い。また、参照として、共振を抑止する分母の解６ａを表示してもよい。
【０１９２】
実装可能パラメータ５９を得られない場合、共通領域ＡＲｄと重なる格子点が表示されないため、設計者は、指定したＤＳＰビット数５４では実現できないと判断できる。この場合、設計者は、回路定数５１及び／又はＤＳＰビット数５４を再設定して、上述した設定処理を情報処理装置１００に行わせる。
【０１９３】
次に、製造バラツキに寄らず制約条件を満たす、ＤＳＰビット数５４と、実装可能パラメータ５９とを出力結果とする設定処理の他の例について図２２で説明する。図２２は、設定処理の他の例を説明するためのフローチャート図である。
【０１９４】
図２２において、設定処理部２４０の入力部４１は、設計者からの入力データ５０を受け付けて、記憶部１３０に格納する（ステップＳ２１１）。入力データ５０は、回路定数５１、及び仕様５３を含む。
【０１９５】
入力データ５０には、ＤＳＰビット数５４は含まれない。或いは、設計者がＤＳＰビット数５４を指定した場合、図２０に示すステップＳ２１２〜図２１のステップＳ２２０までの処理を行い、設計者が指定しない場合、以下の処理を行うようにしても良い。
【０１９６】
入力部４１は、ＤＳＰビット数にデフォルト値を設定する（ステップＳ２１１−２）。デフォルト値は、例えば、８ビットである。その後、図２０に示すステップＳ２１２〜図２１のステップＳ２２０までの処理が行われる。
【０１９７】
判断部４６は、ステップＳ２２０の処理後、共通領域ＡＲｄ内にＤＳＰ４−２のパラメータが存在するか否かを判断する（ステップＳ２２０−２）。判断部４６は、記憶部１３０に記憶した実装可能パラメータ５９が空の場合、実装可能パラメータ５９が存在しないと判断し、実装可能パラメータ５９が空でない場合、実装可能パラメータ５９が存在したと判断する。実装可能パラメータ５９が所望のデジタル位相補償器パラメータを示す。
【０１９８】
実装可能パラメータ５９が存在しない場合、判断部４６は、ＤＳＰビット数５４を２倍に設定する（ステップＳ２２０−４）。その後、図２０に示すステップＳ２１２〜図２１のステップＳ２２０までの処理が繰り返される。
【０１９９】
一方、実装可能パラメータ５９が存在する場合、判断部４６は、ステップＳ１６の判断結果とＤＳＰビット数５４とを表示する（ステップＳ２２０−６）。共通領域ＡＲｄとＤＳＰ４−２で表現できるパラメータ値とを重ね合わせて、表示装置１５にグラフ表示しても良い。又は、実装可能パラメータ５９を表示しても良い。その際に、ＤＳＰビット数５４も表示する。
【０２００】
上記ステップＳ２２０−４において、ＤＳＰビット数５４を２倍にした結果、所定ビット数（例えば、３２ビット）を超える場合は、実装可能パラメータ５９を得られないと判断し、実装可能パラメータが存在しない等のメッセージを表示装置１５に表示しても良い。
【０２０１】
次に、判断部４６による判断処理の例について図２３で説明する。図２３は、判断処理を説明するためのフローチャート図である。図２３において、判断部４６は、共通領域ＡＲｄから、パラメータｂｃ０、ｂｃ１、及びｂｃ２夫々の最大値及び最小値を取得する（ステップＳ３１）。
【０２０２】
そして、判断部４６は、パラメータｂｃ０、ｂｃ１、及びｂｃ２夫々の最大値と最小値の差分値を求め、差分値の中から最小の差分値ｘを取得する（ステップＳ３２）。
【０２０３】
【数３８】
2018023187.tif 000040
【０２０４】
次に、判断部４６は、最小の差分値ｘを用いて、共通領域ＡＲｄ内のパラメータをＤＳＰ４−２で表現するのに必要な最大のＬＳＢ間隔を求める（ステップＳ３３）。即ち、
ＬＳＢ＝２＾（-ｎ）    （ｎ＝０、１、２、・・・）
のｎのうち、最も荒いＬＳＢ間隔となるｎを求め、ＬＳＢ間隔を初期設定する。
【０２０５】
判断部４６は、共通領域ＡＲｄを描画し、ＬＳＢ間隔の格子点を共通領域ＡＲｄに重ね書きして（ステップＳ３４）、共通領域ＡＲｄ内にＬＳＢ間隔の格子点が存在するか否かを判断する（ステップＳ３５）。共通領域ＡＲｄ内に格子点が存在しない場合、判断部４６は、ＬＳＢ間隔を更新する（ステップＳ３６）。ｎが１インクリメントされ、ＬＳＢ間隔は１／２となる。
【０２０６】
判断部４６は、ｎがＤＳＰビット数５４以下であるか否かを判断する（ステップＳ３７）。ｎが、ＤＳＰビット数５４から１減算した値以下の場合、判断部４６は、ステップＳ３４へと戻り、更新したＬＳＢ間隔で格子点を描き直し、上述同様の処理を繰り返す。ｎがＤＳＰビット数５４から１減算した値より大きくなった場合、判断部４６は、ステップＳ４０へと進み、空の実装可能パラメータ５９を出力する。
【０２０７】
一方、共通領域ＡＲｄ内に格子点が存在する場合、判断部４６は、共通領域ＡＲｄ内の格子点から、パラメータｂｃ０、ｂｃ１、及びｂｃ２の整数部分の最大値が最小になる格子点を選択する（ステップＳ３８）。
【０２０８】
判断部４６は、選択した格子点がＤＳＰ４−２で実装可能か否かを判断する（ステップＳ３９）。選択した格子点がＤＳＰ４−２で実装可能でない場合、判断部４６は、ＤＳＰビット数５４では、所望のデジタル位相補償器パラメータは存在しないと判断し、空の実装可能パラメータ５９を出力して（ステップＳ４０）、この判断処理を終了する。
【０２０９】
判断部４６は、選択した格子点がＤＳＰ４−２で実装可能か否かを判断する（ステップＳ３９）。選択した格子点がＤＳＰ４−２で実装可能でない場合、判断部４６は、ＤＳＰビット数５４では、所望のデジタル位相補償器パラメータは存在しないと判断し、空の実装可能パラメータ５９を出力して（ステップＳ４０）、この判断処理を終了する。
【０２１０】
ステップＳ３９の判断は、判断部４６がステップＳ３８で選択した格子点の値を表示装置１５に表示することで、設計者が判断しても良い。又は、判断部４６が、予め与えられたＤＳＰ４−２の仕様に基づいて判断しても良い。
【０２１１】
次に、ステップＳ３３における最も粗いＬＳＢ間隔を取得する処理について図２４で説明する。図２４は、図２３のステップＳ３３での処理を行うためのプログラム記述例を示す図である。図２４に示すプログラム記述例は、一例であり、この記述例に限定されない。
【０２１２】
図２４において、判断部４６は、変数ｉの初期値を０として、ＤＳＰビット数５４になるまで以下の処理を繰り返す。
【０２１３】
判断部４６は、ステップＳ３２で求めた最小の差分値ｘを２＾（-ｉ）で割って、小数点以下を切り下げる。この値が１の場合、ＬＳＢ間隔を２＾（-ｉ）に設定し、また、変数ｉをｎに設定する。一方、値が１でない場合には、判断部４６は、ＬＳＢ間隔及び変数ｉを変更しない。
【０２１４】
変数ｉを１インクリメントする毎に、判断部４６は、この処理を実行し、変数ｉがＤＳＰビット数５４になったときに、ステップＳ３３での処理を終了する。
【０２１５】
次に、共通領域ＡＲｃの算出結果例について説明する。図２５は、複数のパラメータ領域Ｒｄと共通領域ＡＲｄの算出結果例を示す図である。
【０２１６】
図２５において、Ｒｄ領域算出部４３によって算出されたｎ個のパラメータ領域Ｒｄ１〜Ｒｄｎから、共通領域ＡＲｄを算出した結果例を示している。共通領域ＡＲｄは、ｎ個のパラメータ領域Ｒｄ１〜Ｒｄｎの各々に含まれる領域であり、様々な製造バラツキに対して、共通に設定可能なパラメータｂｃ０、ｂｃ１、及びｂｃ２の解空間を示す。
【０２１７】
この共通領域ＡＲｄは、デジタル位相補償のパラメータの解空間として３次元空間に描画され、判断部４６によって、ＬＳＢ間隔（ＬＳＢ＝２＾（-ｎ）、ｎ＝１）が調整される。格子点ｐが共通領域ＡＲｄ内に存在するようになるまで、判断部４６が、ｎを１ずつインクリメントして、ＬＳＢ間隔（ＬＳＢ＝２＾（-ｎ）、ｎ＝１）を調整する。
【０２１８】
図２６は、共通領域ＡＲｄの表示例を示す図である。図２６では、格子点ｐが描画された共通領域ＡＲｄが、表示装置１５に表示された例を示している。格子点ｐが共通領域ＡＲｄ内に存在するようになったｎの値によるＬＳＢ間隔で、格子点ｐをパラメータｂｃ０、ｂｃ１、及びｂｃ２の３次元空間に描画している。
【０２１９】
この例では、共振周波数抑制値７ｒｆを示している。共振周波数抑制値７ｒｆでは、数３０の分母の解６ａを示す。共振周波数抑制値７ｒｆは省略可能であり、設計者の情報処理装置１００への操作に応じて、表示するようにしてもよい。
【０２２０】
上述したように、本実施例では、２次補償器の周波数特性Ｋ（ｓ）（数３０）の分母のパラメータａｃ１及びａｃ２を、共振周波数ｆを抑制するように設定して分母の値を固定する。
【０２２１】
即ち、数３０の一部（分母のパラメータａｃ１及びａｃ２）は、２次補償器を有し、高効率ＤＣ／ＤＣコンバータ１−２に対する位相補償器に対して、共振を抑止するように設定し固定される。
【０２２２】
共振を抑止するように設定された分母のパラメータａｃ１及びａｃ２により、ゲイン交差周波数を上げ、また、位相遅れを悪化させる影響を及ぼす。
【０２２３】
しかしながら、仕様５３を満たすように、分母のパラメータａｃ１及びａｃ２が設定された数３０の分子のパラメータｂｃ０、ｂｃ１、及びｂｃ２の解空間を求めることで、分母のパラメータａｃ１及びａｃ２の影響を改善した解空間を得ることができる。
【０２２４】
本実施例における、パラメータｂｃ０、ｂｃ１、及びｂｃ２の解空間（ＡＲｄ領域）は、様々な製造バラツキによる調整を不要とし、かつ、ＤＳＰ４−２に実装可能な解を呈示する。更に、図示できる次元の解空間への射影を実現する。
【０２２５】
数３０の分母のパラメータａｃ１及びａｃ２を得るために、高効率ＤＣ／ＤＣコンバータ１−２を含む制御対象の伝達関数ｐ（ｓ）から共振周波数ｆ及び共振ゲインｇｆ（Ｑ値）を得る。更に、仕様２で要求される低周波のゲイン条件及び仕様３のゲイン交差周波数における仕様４の位相余裕条件を用いて、第１の負の傾き４ａと、第２の負の傾き４ｂとを定める。
【０２２６】
第１の負の傾き４ａは、共振周波数ｆの共振ゲインｇｆを抑止するように定められ、第１の負の傾き４ａより大きく傾く第２の負の傾き４ｂは、少なくともゲイン交差周波数以上の高周波数帯域でゲインに影響を与えるように定められる。
【０２２７】
分母が定まることで、分子のパラメータｂｃ０、ｂｃ１、及びｂｃ２について解空間を求め、図示できる次元の解空間へ射影できる。即ち、回路定数の想定されるバラツキに応じて、ＱＥ−ＳＤＣアルゴリズムを用いて得た解空間を各々算出し、算出した各解空間の共通空間に対してＴｕｓｔｉｎ変換を行って、変換された共通空間を図示する。
【０２２８】
よって、図２６のように、３次元空間に共通領域ＡＲｄとして描画できる。求められた共通領域ＡＲｄは、高効率ＤＣ／ＤＣコンバータ１−２の製造バラツキを考慮し、位相余裕が十分に確保された、分子のパラメータｂｃ０、ｂｃ１、及びｂｃ２の解空間となる。
【０２２９】
本実施例では、解空間を図示することで直接的に解くことができない、高効率の位相補償器の複数のパラメータの探索を３次元の解空間に射影して探索することができる。
【０２３０】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、主々の変形や変更が可能である。
【０２３１】
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定プログラムであって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、
前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する
処理をコンピュータに行わせるパラメータ設定プログラム。
（付記２）
前記ゲイン条件は、０Ｈｚのゲイン条件と、低周波のゲイン条件とを定め、
前記コンピュータに、
前記０Ｈｚのゲイン条件を満たし、前記低周波のゲイン条件と、前記ゲイン交差周波数と、前記位相余裕条件とに基づいて、該ゲイン交差周波数側の低周波帯域における第１の負の傾きを定め、前記ゲイン交差周波数と前記位相余裕条件とに基づいて、高周波帯域における第２の負の傾きを定めることによって、前記抑制用ゲイン特性を得る
処理を行わせる付記１記載のパラメータ設定プログラム。
（付記３）
前記２次補償器は、周波数特性を２次関数で表したアナログ位相補償器であり、
前記コンピュータに、
前記抑制用ゲイン特性を前記２次関数に適用した後、前記回路定数のバラツキ毎に、前記ゲイン条件及び前記位相余裕条件を満たす第１の解空間を、限量子消去法アルゴリズムを用いて導出し、
前記回路定数のバラツキ毎に、導出した前記第１の解空間の各々をＴｕｓｔｉｎ変換して第２の解空間を算出し、
前記Ｔｕｓｔｉｎ変換された前記第２の解空間の各々に共通する前記共通領域を特定して、前記３次元空間に描画
させることを特徴とする付記２記載のパラメータ設定プログラム。
（付記４）
前記２次補償器の周波数特性は、ラプラス演算子を用いた２次関数で表され、
前記抑制用ゲイン特性は、前記２次関数の分母に固定値を与えることを特徴とする付記２又は３記載のパラメータ設定プログラム。
（付記５）
前記コンピュータに、
前記共通領域内のパラメータ値を実装可能とする、デジタルシグナルプロセッサのビット数を特定する
処理を行わせ付記１乃至４のいずれか一項記載のパラメータ設定プログラム。
（付記６）
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定方法であって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、
前記電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した前記共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させ、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する
処理をコンピュータが行うパラメータ設定方法。
（付記７）
２次補償器を有し、直流電圧を制御する電子回路に対する位相補償器の複数のパラメータを設定するパラメータ設定装置であって、
前記電子回路を含む制御対象の伝達関数によって、共振周波数及び共振ゲインを算出し、該電子回路に要求されるゲイン条件及びゲイン交差周波数における位相余裕条件を用いて、算出した該共振ゲインを抑制する抑制用ゲイン特性を求め、前記複数のパラメータの一部を固定値に設定することで、パラメータ空間の次元を３次元へと低減させるパラメータ設定部と、
前記電子回路の回路定数のバラツキ毎に前記複数のパラメータの解空間を算出し、各解空間に共通する共通領域を３次元空間に射影する領域算出部と
を有することを特徴とするパラメータ設定装置。
【符号の説明】
【０２３２】
６ａ          分母の解
６ｂ          分子の解空間
１１          ＣＰＵ
１２          主記憶装置
１３          補助記憶装置
１４          入力装置
１５          表示装置
１７          通信Ｉ／Ｆ
１８          ドライブ装置
１９          記憶媒体
４１          入力部
４２          伝達関数モデル算出部
４２−２      パラメータ設定部
４３          Ｒｃ領域算出部
４４          Ｒｄ領域算出部
４５          ＡＲｄ領域算出部
４６          判断部
５０          入力データ
５０ｂ        等価回路
５１          回路定数
５３          仕様
５４          ＤＳＰビット数
５５          伝達関数モデル
５６          Ｒｃ領域データ
５７          Ｒｄ領域データ
５８          ＡＲｄ領域データ
５９          実装可能パラメータ
１００        情報処理装置
１３０        記憶部
２４０        設定処理部
【図１】
2018023187.tif 000041
【図２】
2018023187.tif 000042
【図３】
2018023187.tif 000043
【図４】
2018023187.tif 000044
【図５】
2018023187.tif 000045
【図６】
2018023187.tif 000046
【図７】
2018023187.tif 000047
【図８】
2018023187.tif 000048
【図９】
2018023187.tif 000049
【図１０】
2018023187.tif 000050
【図１１】
2018023187.tif 000051
【図１２】
2018023187.tif 000052
【図１３】
2018023187.tif 000053
【図１４】
2018023187.tif 000054
【図１５】
2018023187.tif 000055
【図１６】
2018023187.tif 000056
【図１７】
2018023187.tif 000057
【図１８】
2018023187.tif 000058
【図１９】
2018023187.tif 000059
【図２０】
2018023187.tif 000060
【図２１】
2018023187.tif 000061
【図２２】
2018023187.tif 000062
【図２３】
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【図２４】
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【図２５】
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【図２６】
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