(57)【要約】【課題】メモリセルに故障がある場合に、ビット線対に電位差が生じなくても、テスト時に期待値通りの判定をして、テストをパスしてしまうことがある。【解決手段】ワード線ＷＬは、マスクＲＯＭ用のメモリセルＣＬに接続される、ビット線対Ｂｉｔ、Ｂｉｔｎは、メモリセルＣＬに接続される。差動センスアンプ５０３は、ビット線対Ｂｉｔ、Ｂｉｔｎの電位差を増幅する。論理回路５０５は、ビット線対Ｂｉｔ、Ｂｉｔｎの論理状態の一致もしくは不一致を検出する。【選択図】図１
2018198108.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続されるワード線と、
前記複数のメモリセルに接続される第１のビット線および第２のビット線、
前記第１及び第２のビット線の電位差を増幅する差動センスアンプと、
前記第１及び第２ビット線のうち少なくとも一方の電圧を、グランド電圧よりも高く、かつ第１のモード時のプリチャージ電圧よりも低い電圧に制御するための電圧制御回路を備えた、半導体装置。
【請求項２】
前記第１のモードにおいて、第２のモードよりも長い期間ワード線を活性化するデコーダとを備えた、請求項１記載の半導体装置。
【請求項３】
前記電圧制御回路は、前記第１のモードにおいて、前記複数のメモリセルのうち前記第１のビット線側のメモリセルの故障を検出する際に、前記第２のビット線の電圧を、前記グランド電圧よりも高く、かつ前記プリチャージ電圧よりも低い電圧に制御し、前記複数のメモリセルのうち前記第２のビット線側のメモリセルの故障を検出する際に、前記第１のビット線の電圧を、前記グランド電圧よりも高く、かつ前記プリチャージ電圧よりも低い電圧に制御する、請求項２記載の半導体装置。
【請求項４】
前記電圧制御回路は、
前記第１のビット線とグランドとの間に設けられた第１のＰチャネルＭＯＳトランジスタと、
前記第２のビット線とグランドとの間に設けられた第２のＰチャネルＭＯＳトランジスタとを含む、請求項３記載の半導体装置。
【請求項５】
前記第２のＰチャネルＭＯＳトランジスタのゲートは、第１の信号を受け、
前記第１のＰチャネルＭＯＳトランジスタのゲートは、第２の信号を受け、
前記第１のモードにおいて、前記ワード線を活性化する期間中に前記第１の信号及び前記第２の信号をロウレベルに設定する制御ロジック回路とを備える、請求項４記載の半導体装置。
【請求項６】
前記電圧制御回路は、
前記第１のビット線と電源電圧との間に設けられた第１のＮチャネルＭＯＳトランジスタと、
前記第２のビット線と電源電圧との間に設けられた第２のＮチャネルＭＯＳトランジスタとを含む、請求項３記載の半導体装置。
【請求項７】
前記第２のＮチャネルＭＯＳトランジスタのゲートは、第１の信号を受け、
前記第１のＮチャネルＭＯＳトランジスタのゲートは、第２の信号を受け、
前記第１のモードにおいて、前記ワード線を活性化する期間中に前記第１の信号及び前記第２の信号をロウレベルに設定する制御ロジック回路とを備える、請求項６記載の半導体装置。
【請求項８】
複数のメモリセルと、
前記複数のメモリセルに接続されるワード線と、
前記複数のメモリセルに接続される第１のビット線および第２のビット線と、
前記第１及び第２のビット線の電位差を増幅する差動センスアンプと、
前記第１のビット線と前記第２のビット線とを短絡させる短絡化回路を備える、半導体装置。
【請求項９】
第１のモードにおいて、第２のモードよりも長い時間ワード線を活性化するデコーダとを備えた、請求項８記載の半導体装置。
【請求項１０】
前記短絡化回路は、前記第１のビット線と前記第２のビット線との間に設けられたＮチャネルＭＯＳトランジスタを備える、請求項９記載の半導体装置。
【請求項１１】
前記第１のモードにおいて、前記ワード線が活性化される期間中に、前記ＮチャネルＭＯＳトランジスタのゲートに受ける信号をハイレベルに設定する制御ロジック回路を備える、請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にマスクＲＯＭ（Read Only Memory）を備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１では、メモリセルが閾値電圧の異なる１対のＭＯＳトランジスタによって構成される。このメモリセルでは、１対のＭＯＳトランジスタのいずれの閾値が高く設定されるかによって、論理「１」、「０」のデータが固定的にプログラムされる。１対のＭＯＳトランジスタは、１対のビット線に接続される。１対のビット線の相補レベルは、共通データ線を介して差動ンスアンプへ与えられる。差動センスアンプは、入力信号のレベル差を検出し、それを増幅して外部のメモリセルデータとして出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−１００７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、差動センスアンプは、回路のレイアウトを完全対称に設計しても、不純物揺らぎ等によるペアばらつきが存在し、このために生じるオフセット電圧以上の電位差がビット線対に無い場合は、デバイスの仕上がり状態によっては誤判定する。逆に言えば、仮にビット線対が同電位であっても、差動センスアンプは、オフセット電圧の正負によって決まる値を出力する。
【０００５】
すなわち、メモリセルに故障がある場合には（例えば、メモリセルとビット線との接続が断線）、ビット線対に電位差が生じなくても、ＬＳＩの一連の出荷時テスト(特に、マスクＲＯＭの製造不良判別テスト)の際に期待値通りの判定をして、テストをパスしてしまうことがあるが、市場でのノイズ等によって誤動作が顕在化する危険がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００７】
一実施形態の半導体装置は、複数個のマスクＲＯＭ用のメモリセルと、複数のマスクＲＯＭ用メモリセルに接続される第１のビット線および第２のビット線と、第１及び第２のビット線の電位差を増幅する差動センスアンプと、第１及び第２のビット線の論理状態の一致もしくは不一致を検出する論理回路を備える。
【発明の効果】
【０００８】
一実施形態によれば、メモリセルに故障がある場合に、テスト時に期待値通りの判定をして、テストをパスしてしまうのを防止できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の構成を表わす図である。
【図２】第２の実施形態の半導体装置の構成を表わす図である。
【図３】内部クロック生成回路の構成を表わす図である。
【図４】通常モード時に生成される内部クロックＣＬＫＢのパルス幅を説明するための図である。
【図５】テストモード時に生成される内部クロックＣＬＫＢのパルス幅を説明するための図である。
【図６】第２の実施形態におけるメモリアレイおよびＩ／Ｏ回路の第ｉ列における一部の構成を表わす図である。
【図７】差動センスアンプの構成を表わす図である。
【図８】差動センスアンプの動作を説明するための図である。
【図９】第２の実施形態において、通常モード時に生成される信号の時間変化を表わす図である。
【図１０】第２の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【図１１】第３の実施形態におけるメモリアレイおよびＩ／Ｏ回路の第ｉ列における一部の構成を表わす図である。
【図１２】第３の実施形態において、テストモード時の第１フェーズで生成される信号の時間変化を表わす図である。
【図１３】第３の実施形態において、テストモード時の第２フェーズで生成される信号の時間変化を表わす図である。
【図１４】第４の実施形態におけるメモリアレイおよびＩ／Ｏ回路の第ｉ列における一部の構成を表わす図である。
【図１５】第４の実施形態において、テストモード時の第１フェーズで生成される信号の時間変化を表わす図である。
【図１６】第４の実施形態において、テストモード時の第２フェーズで生成される信号の時間変化を表わす図である。
【図１７】第５の実施形態におけるメモリアレイおよびＩ／Ｏ回路の第ｉ列における一部の構成を表わす図である。
【図１８】第５の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。
【００１１】
この半導体装置は、複数個のマスクＲＯＭ用のメモリセルＣＬと、ワード線ＷＬと、ビット線対Ｂｉｔ、Ｂｉｔｎと、差動センスアンプ５０３と、出力ラッチ５０４と、論理回路５０５とを備える。
【００１２】
ワード線ＷＬは、メモリセルＣＬに接続される。
ビット線対Ｂｉｔ、Ｂｉｔｎは、メモリセルＣＬに接続される。
【００１３】
差動センスアンプ５０３は、ビット線対Ｂｉｔ、Ｂｉｔｎの電位差を増幅する。
論理回路５０５は、ビット線対Ｂｉｔ、Ｂｉｔｎに接続される。論理回路５０５は、ビット線対Ｂｉｔ、Ｂｉｔｎの論理状態の一致もしくは不一致を検出する。
【００１４】
出力ラッチ５０４は、論理回路５０５の出力をラッチする。
以上のように、本実施の形態によれば、ビット線対に接続される論理回路を備えることによって、マスクＲＯＭ用のメモリセルに故障がある場合に、テスト時に期待値通りの判定をし、その結果テストをパスしてしまうのを防止できる。
［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。
【００１５】
図２を参照して、この半導体装置は、アドレスプリデコーダ１０１と、制御回路１０２と、ロウデコーダ１０３と、メモリアレイ１０４と、Ｉ／Ｏ回路１０７とを備える。
【００１６】
アドレスプリデコーダ１０１は、それぞれが、アドレス信号Ａの異なるビットを保持する複数のラッチ１１０−１〜１１０−と、ラッチ１１０−１〜１１０−５から出力されるアドレス信号Ａのビットをデコードするプリデコーダ１１１−１〜１１１−５を備える。
【００１７】
メモリアレイ１０４は、行列状に配置された複数の複数個のマスクＲＯＭ用のメモリセルを含む。
【００１８】
ロウデコーダ１０３は、プリデコーダ１１１−１〜１１１−５のデコード結果に従って、メモリアレイ１０４内の複数のワード線ＷＬの中から１つを選択し、選択したワード線ＷＬを活性化する。
【００１９】
制御回路１０２は、ラッチ１１０ａと、内部クロック生成回路１１２と、制御ロジック回路１０８とを備える。
【００２０】
ラッチ１１０ａは、クロックイネーブル信号ＣＥＮがイネーブルのときに、制御ロジック回路１０８からの制御信号をラッチする。
【００２１】
内部クロック生成回路１１２は、外部クロックＣＬＫから内部クロックＣＬＫＢを生成して、内部クロックＣＬＫＢを制御ロジック回路１０８などに供給する。
【００２２】
制御ロジック回路１０８は、テストモード(第１のモード)時の動作(テスト信号レベル)などを制御する。なお、制御ロジック回路１０８は、マスクＲＯＭ外部から、テストモードと後述する通常モードを切り替えるモード切替信号を受け、テストモードに切り替わると内部制御信号（Ｔｅｓｔ、(Ｔｅｓｔ１，Ｔｅｓｔ２）等）の生成を行う。
【００２３】
Ｉ／Ｏ回路１０７は、プリチャージ回路＋ＣＳＬドライバ群１０５と、カラムセレクタ群１０６と、差動センスアンプ群３１０と、出力ラッチ群２１１とを備える。
【００２４】
図３は、内部クロック生成回路１１２の構成を表わす図である。
図３に示すように、内部クロック生成回路１１２は、インバータ５１と、インバータ５２と、ＮＡＮＤ回路５３と、ＮＡＮＤ回路５４と、インバータ５５と、遅延回路５６とを備える。
【００２５】
インバータ５１は、外部クロックＣＬＫを受けて、外部クロックＣＬＫを反転した信号を出力する。
【００２６】
インバータ５２は、インバータ５１の出力を受けて、インバータ５１の出力を反転した信号ＭＫＰＬＳＤを出力する。
【００２７】
ＮＡＮＤ回路５３は、制御ロジック回路１０８がマスクＲＯＭ外部からモード切替信号を受けて生成する信号ＰＧＥと、信号ＭＫＰＬＳＤを受けて、信号ＰＧＥと信号ＭＫＰＬＳＤの否定論理積を出力する。
【００２８】
遅延回路５６は、ＮＡＮＤ回路５３の出力を受けて、信号ＰＬＳＷを出力する。
ＮＡＮＤ回路５４は、外部クロックＣＬＫと、信号ＰＬＳＷを受けて、外部クロックＣＬＫと信号ＰＬＳＷの否定論理積を出力する。
【００２９】
インバータ５５は、ＮＡＮＤ回路５４の出力を受けて、ＮＡＮＤ回路５４の出力を反転した内部クロックＣＬＫＢを出力する。
【００３０】
図４は、通常モード(第２のモード)時に生成される内部クロックＣＬＫＢのパルス幅を説明するための図である。ここで、通常モードとは、通常動作を行う時のモード、及び出荷時テストにおいて通常動作時の状態をテストするときのモードである。
【００３１】
外部クロックＣＬＫが立ち上がると、ＮＡＤＮ回路５４およびインバータ５５による遅延時間（α１）の後、内部クロックＣＬＫＢが立ち上がる。
【００３２】
一方、外部クロックＣＬＫが立ち上がると、インバータ５１、５２による遅延時間（α２）の後、信号ＭＫＰＬＳＤが立ち上がる。通常モードでは、ＰＧＥは「Ｈ」レベルのため、遅延回路５６による遅延時間（ＤＥＬＡＹ）の後、信号ＰＬＳＷは立ち下がる。その後、信号ＰＬＳＷの立ち下がりからＮＡＤＮ回路５４およびインバータ５５による遅延時間（α１）の後、内部クロックＣＬＫＢが立ち下がる。
【００３３】
したがって、内部クロックＣＬＫＢがハイレベルとなる期間の長さは、ＤＥＬＡＹ＋α１である。
【００３４】
図５は、テストモード時に生成される内部クロックＣＬＫＢのパルス幅を説明するための図である。
【００３５】
外部クロックＣＬＫが立ち上がると、ＮＡＤＮ回路５４およびインバータ５５による遅延時間（α１）の後、内部クロックＣＬＫＢが立ち上がる。
【００３６】
一方、外部クロックＣＬＫが立ち上がると、インバータ５１、５２による遅延時間（α２）の後、信号ＭＫＰＬＳＤが立ち上がる。テストモードでは、ＰＧＥは「Ｌ」レベルのため、信号ＰＬＳＷは「Ｈ」レベルを維持する。
【００３７】
外部クロックＣＬＫが立ち下がると、信号ＰＬＳＷは「Ｈ」レベルのため、ＮＡＤＮ回路５４およびインバータ５５による遅延時間（α１）の後、内部クロックＣＬＫＢが立ち下がる。
【００３８】
したがって、内部クロックＣＬＫＢがハイレベルとなる期間は、外部クロックＣＬＫが「Ｈ」レベルとなる期間の長さ（ＤＴ）である。
【００３９】
図６は、第２の実施形態におけるメモリアレイ１０４およびＩ／Ｏ回路１０７の第ｉ列における一部の構成を表わす図である。
【００４０】
図６を参照して、メモリアレイ１０４の第ｉ列は、複数のメモリセルを含むが、本実施の形態では、３つのメモリセルＣＬ＿０００、ＣＬ＿ｘｘｘ、ＣＬ＿ｙｙｙを代表して示す。
【００４１】
メモリアレイ１０４は、メモリセルＣＬ＿０００、ＣＬ＿ｘｘｘ、ＣＬ＿ｙｙｙに接続されるワード線ＷＬ＿０００、ＷＬ＿ｘｘｘ、ＷＬ＿ｙｙｙと、ビット線Ｂｉｔ、Ｂｉｔｎと、ソース線ＳＬと、切替器１６１とを備える。
【００４２】
切替器１６１は、ソース線ＳＬを電源ｖｄｄまたはグランドＧＮＤに接続する。
メモリセルＣＬ＿０００は、ＮチャネルＭＯＳトランジスタＴＲ−Ａ、ＴＲ−Ｂとからなる。ＮチャネルＭＯＳトランジスタＴＲ−Ａは、ビット線Ｂｉｔ上のノードＮ１＿０００と、ソース線ＳＬ上のノードＳ＿０００との間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−Ａのゲートは、ワード線ＷＬ＿０００に接続される。ＮチャネルＭＯＳトランジスタＴＲ−Ｂは、ビット線Ｂｉｔｎ上のノードＮ２＿０００と、ソース線ＳＬ上のノードＳ＿０００との間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−Ｂのゲートは、ワード線ＷＬ＿０００に接続される。
【００４３】
ここで、ＮチャネルＭＯＳトランジスタＴＲ−Ａと、ソース線ＳＬ上のノードＳ＿０００との間には、プログラムコンタクタが存在する。したがって、ＮチャネルＭＯＳトランジスタＴＲ−Ａがオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ａを介してビット線Ｂｉｔに伝送される。
【００４４】
一方、ＮチャネルＭＯＳトランジスタＴＲ−Ｂと、ソース線ＳＬ上のノードＳ＿０００との間には、プログラムコンタクタが存在しない。したがって、ＮチャネルＭＯＳトランジスタＴＲ−Ｂがオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｂを介してビット線Ｂｉｔｎに伝送されない。
【００４５】
メモリセルＣＬ＿ｘｘｘは、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２とからなる。ＮチャネルＭＯＳトランジスタＴＲ−１は、ビット線Ｂｉｔ上のノードＮ１＿ｘｘｘと、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−１のゲートは、ワード線ＷＬ＿ｘｘｘに接続される。ＮチャネルＭＯＳトランジスタＴＲ−２は、ビット線Ｂｉｔｎ上のノードＮ２＿ｘｘｘと、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−２のゲートは、ワード線ＷＬ＿ｘｘｘに接続される。
【００４６】
ここで、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在する。したがって、ＮチャネルＭＯＳトランジスタＴＲ−１がオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。
【００４７】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しない。したがって、ＮチャネルＭＯＳトランジスタＴＲ−２がオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されない。
【００４８】
メモリセルＣＬ＿ｙｙｙは、ＮチャネルＭＯＳトランジスタＴＲ−Ｃ、ＴＲ−Ｄとからなる。ＮチャネルＭＯＳトランジスタＴＲ−Ｃは、ビット線Ｂｉｔ上のノードＮ１＿ｙｙｙと、ソース線ＳＬ上のノードＳ＿ｙｙｙとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−Ｃのゲートは、ワード線ＷＬ＿ｙｙｙに接続される。ＮチャネルＭＯＳトランジスタＴＲ−Ｄは、ビット線Ｂｉｔｎ上のノードＮ２＿ｙｙｙと、ソース線ＳＬ上のノードＳ＿ｙｙｙとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＲ−Ｄのゲートは、ワード線ＷＬ＿ｙｙｙに接続される。
【００４９】
ここで、ＮチャネルＭＯＳトランジスタＴＲ−Ｃと、ソース線ＳＬ上のノードＳ＿ｙｙｙとの間には、プログラムコンタクタが存在しない。したがって、ＮチャネルＭＯＳトランジスタＴＲ−Ｃがオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｃを介してビット線Ｂｉｔに伝送されない。
【００５０】
一方、ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬ上のノードＳ＿ｙｙｙとの間には、プログラムコンタクタが存在する。したがって、ＮチャネルＭＯＳトランジスタＴＲ−Ｄがオンのときに、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｄを介してビット線Ｂｉｔｎに伝送される。
【００５１】
ワード線活性化前にビット線対をあらかじめ一定電位にするためのプリチャージ回路５０は、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５を備える。ＰチャネルＭＯＳトランジスタＴＲ−３は、電源ｖｄｄと、ビット線Ｂｉｔ上のノードＮＤ１との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−３のゲートは、プリチャージ信号ＰＣを受ける。ＰチャネルＭＯＳトランジスタＴＲ４は、電源ｖｄｄと、ビット線Ｂｉｔｎ上のノードＮＤ２との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ４のゲートは、プリチャージ信号ＰＣを受ける。ＰチャネルＭＯＳトランジスタＴＲ−５は、ビット線Ｂｉｔ上のノードＮＤ１とビット線Ｂｉｔｎ上のノードＮＤ２との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ４のゲートは、プリチャージ信号ＰＣを受ける。
【００５２】
カラムセレクタ５８は、ＰチャネルＭＯＳトランジスタＴＲ−６と、ＴＲ−７を備える。ＰチャネルＭＯＳトランジスタＴＲ−６は、ビット線Ｂｉｔ上のノードＮ１＿ｙｙｙと、ノードＮＤ３との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−６は、ビット線Ｂｉｔ上のノードＮ２＿ｙｙｙと、ノードＮＤ４との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−６、ＴＲ−７のゲートは、カラム選択信号Ｃ＿ＳＥＬ＜ｉ＞を受ける。
【００５３】
ＰチャネルＭＯＳトランジスタＴＲ−６のゲートおよびＰチャネルＭＯＳトランジスタＴＲ−７のゲートは、カラム選択信号Ｃ＿ＳＥＬ＜ｉ＞を受ける。
【００５４】
差動センスアンプ１０は、ビット線Ｂｉｔ上のノードＮＤ３の電圧と、ビット線Ｂｉｔｎ上のノードＮＤ４の電位差を増幅する。
【００５５】
論理回路２４５は、ビット線対Ｂｉｔ、Ｂｉｔｎに接続される。
論理回路２４５は、インバータＩＶ１、ＩＶ２と、排他的論理和回路ＥＯＲを含む。
【００５６】
インバータＩＶ１は、ビット線Ｂｉｔ上のノードＮＤ３と接続し、ビット線Ｂｉｔの電圧を受ける。インバータＩＶ２は、ビット線Ｂｉｔｎ上のノードＮＤ４と接続し、ビット線Ｂｉｔｎの電圧を受ける。インバータＩＶ１とインバータＩＶ２とは、同一の特性を有し、閾値電圧は、同一である。
【００５７】
ここで、カラムセレクタ５８は、ＰチャネルＭＯＳトランジスタＴＲ−６、ＴＲ−７で構成されているので、インバータＩＶ１，ＩＶ２の入力は、プリチャージレベル（ｖｄｄレベル）からＰチャネルＭＯＳトランジスタＴＲ−６、ＴＲ７の閾値電圧Ｐ＿Ｖｔｈだけ小さな値までしか下がらない。したがって、インバータＩＶ１，ＩＶ２の閾値電圧は、ｖｄｄ／２よりも高めに設定される。なお、カラムセレクタ５８をＣＭＯＳトランジスタで構成した場合、インバータＩＶ１，ＩＶ２の閾値電圧は、ｖｄｄ／２に設定すればよい。
【００５８】
排他的論理和回路ＥＯＲは、インバータＩＶ１の出力と、インバータＩＶ２の出力との排他的論理和を表わすラッチ信号ＱＴを出力する。
【００５９】
マルチプレクサＭＵＸは、排他的論理和回路ＥＯＲの出力信号ＱＴと、差動センスアンプ１０の出力信号ＱＮとを受ける。マルチプレクサＭＵＸは、テスト信号Ｔｅｓｔが「Ｈ」レベルに活性化されている場合には、信号ＱＴを出力する。マルチプレクサＭＵＸは、テスト信号Ｔｅｓｔが「Ｌ」レベルに非活性化されている場合には、信号ＱＮを出力する。
【００６０】
図７は、第ｉ列における差動センスアンプ１０の構成を表わす図である。
差動センスアンプ１０は、プリチャージおよびイコライズ部２２０と、増幅部２３０と、バッファ部２４０とを備える。
【００６１】
プリチャージおよびイコライズ部２２０は、データ読出線ＣＴＢと電源電圧ｖｄｄとを接続するためのＰチャネルＭＯＳトランジスタＰ３と、データ読出線ＣＢＢと電源電圧ｖｄｄとを接続するためのＰチャネルＭＯＳトランジスタＰ４と、データ読出し線ＣＴＢとＣＢＢとを接続するためのＰチャネルＭＯＳトランジスタＰ５とを備える。ＰチャネルＭＯＳトランジスタＰ３、Ｐ４、Ｐ５のゲートは、イコライズ信号ＥＱＢを受ける。なお、イコライズ信号ＥＱＢは図示しないが、制御ロジック回路１０８で生成される。
【００６２】
増幅部２３０は、ＰチャネルＭＯＳトランジスタＰ６、Ｐ７と、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを備える。
【００６３】
ＰチャネルＭＯＳトランジスタＰ６は、電源電圧ｖｄｄと、データ読出線ＣＴＢのノードＮＤ３との間に設けられる。ＮチャネルＭＯＳトランジスタＮ１は、データ読出線ＣＴＢのノードＮＤ３とノードＮＤ５との間に設けられる。ＰチャネルＭＯＳトランジスタＰ７は、電源電圧ｖｄｄと、データ読出線ＣＢＢのノードＮＤ４との間に設けられる。ＮチャネルＭＯＳトランジスタＮ２は、データ読出線ＣＢＢのノードＮＤ４とノードＮＤ５との間に設けられる。ＮチャネルＭＯＳトランジスタＮ３は、ノードＮＤ５とグランドＧＮＤとの間に設けられる。
【００６４】
ＰチャネルＭＯＳトランジスタＰ６のゲートとＮチャネルＭＯＳトランジスタＮ１のゲートは、ノードＮＤ６に接続される。ＰチャネルＭＯＳトランジスタＰ７のゲートとＮチャネルＭＯＳトランジスタＮ２のゲートは、ノードＮＤ９に接続される。ＮチャネルＭＯＳトランジスタＮ３のゲートは、センスアンプ活性化信号ＳＡＥを受ける。センスアンプ活性化信号ＳＡＥが「Ｈ」レベルに活性化されるときに、増幅部２３０は増幅動作を行なう。
【００６５】
バッファ部２４０は、ＩＶ１１と、ＰチャネルＭＯＳトランジスタＰ８、Ｐ１０と、ＮチャネルＭＯＳトランジスタＮ５、Ｎ６とを備える。
【００６６】
なお、センスアンプ活性化信号ＳＡＥは図示しないが、制御ロジック回路１０８で生成される。
【００６７】
ＰチャネルＭＯＳトランジスタＰ８は、電源電圧ｖｄｄとノードＮＤ７との間に設けられる。
【００６８】
ＮチャネルＭＯＳトランジスタＮ５は、グランドＧＮＤとノードＮＤ７との間に設けられる。
【００６９】
ＰチャネルＭＯＳトランジスタＰ８のゲートおよびＮチャネルＭＯＳトランジスタＮ５のゲートは、データ読出線ＣＴＢに接続される。
【００７０】
ＰチャネルＭＯＳトランジスタＰ１０およびＮチャネルＭＯＳトランジスタＮ６は、電源電圧ｖｄｄと、グランドＧＮＤとの間に設けられる。ＰチャネルＭＯＳトランジスタＰ１０のゲートおよびＮチャネルＭＯＳトランジスタＮ６のゲートは、データ読出線ＣＢＢに接続される。
【００７１】
インバータＩＶ１１は、ノードＮＤ７の電圧を受けて、ラッチ信号ＱＮを出力する。
図８は、差動センスアンプの動作を説明するための図である。
【００７２】
ここでは、図６のメモリセルＣＬ＿ｘｘｘに着目した動作を説明する。
ワード線ＷＬ＿ｘｘｘが活性化され、ソース線ＳＬがグランドＧＮＤと接続すると、ビット線Ｂｉｔの電位が減少し、ビット線Ｂｉｔｎの電位は、プリチャージレベル（ｖｄｄレベル）を維持する。
【００７３】
このとき、カラム選択信号Ｃ＿ＳＥＬ＜ｉ＞が「Ｌ」レベルに立ち下がり、イコライズ信号ＥＱＢが「Ｈ」レベルに立ち上がる。これにより、ＰチャネルＭＯＳトランジスタＰ１およびＰ２がオンとなり、ビット線Ｂｉｔとデータ読出線ＣＴＢが接続され、ビット線Ｂｉｔｎとデータ読出線ＣＢＢが接続される。また、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４、Ｐ５によるデータ読出線ＣＢＴとＣＢＢのプリチャージおよびイコライズが終了する。
【００７４】
ワード線ＷＬの活性化が終了したタイミングで、センスアンプ活性化信号ＳＡＥが活性化される。これによって、増幅部２３０による増幅動作が開始し、データ読出線ＣＴＢの電圧が「Ｌ」レベルに減少し、ラッチ信号ＱＮが「Ｌ」レベルに変化する。
【００７５】
（通常モード時の動作）
図９は、第２の実施形態において、通常モード時に生成される信号の時間変化を表わす図である。
【００７６】
ここでは、図６のメモリセルＣＬ＿ｘｘｘに着目し、通常モード時のメモリセルＣＬ＿ｘｘｘの読出し動作を説明する。
【００７７】
図示しないが、通常モード時には、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔは、「Ｌ」レベルとなる。
【００７８】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）となる。
【００７９】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【００８０】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、通常モード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図４に示すような通常モード時のクロックＣＬＫＢのパルス幅となり、テストモード時に比べて短い。
【００８１】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−Ａ、ＴＲ−Ｂがオンとなる。
【００８２】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【００８３】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【００８４】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【００８５】
通常モード時には、テスト信号Ｔｅｓｔが「Ｌ」レベルとなるため、マルチプレクサＭＵＸは、差動センスアンプ１０から出力されるラッチ信号ＱＮを出力ラッチ１１へ供給する。
【００８６】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【００８７】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図９の破線で示すように、ビット線Ｂｉｔの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【００８８】
差動センスアンプ１０の仕上がりによって、ビット線Ｂｉｔが「Ｌ」レベルだとセンスし易いオフセットを持っていた場合、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ１１からの出力信号Ｑは、「Ｌ」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【００８９】
しかしながら、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２は、ともにソース線ＳＬとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ１１からの出力信号Ｑが、不安定となり、「Ｈ」レベルとなることもあり、誤動作のリスクがある。
【００９０】
（テストモード時の動作）
図１０は、第２の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【００９１】
ここでは、図６のメモリセルＣＬ＿ｘｘｘに着目し、テストモード時のメモリセルＣＬ＿ｘｘｘのプログラムの異常の検出について説明する。
【００９２】
図示しないが、テストモード時には、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔは、「Ｈ」レベルとなる。
【００９３】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）となる。
【００９４】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【００９５】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【００９６】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【００９７】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−Ａ、ＴＲ−Ｂがオンとなる。
【００９８】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【００９９】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０１００】
テストモードにおいても、差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅するが、テストモードにおいては、差動センスアンプ１０を停止させてもよい。
【０１０１】
インバータＩＶ１は、ビット線Ｂｉｔの電圧がインバータＩＶ１の閾値電圧以下まで減少すると、「Ｈ」レベルを出力する。逆に言うと、本実施の形態では、ロウデコーダ１０３は、ビット線Ｂｉｔの電圧がインバータＩＶ１の閾値電圧以下となるまでの期間、ワード線ＷＬ＿ｘｘｘを活性化することが必要である。
【０１０２】
一方、インバータＩＶ２の出力は、ビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）を維持するため、「Ｌ」レベルを維持する。
【０１０３】
排他的論理和回路ＥＯＲは、インバータＩＶ１の出力と、インバータＩＶ２の出力との排他的論理和である「Ｈ」をラッチ信号ＱＴとして出力する。
【０１０４】
テストモード時には、テスト信号Ｔｅｓｔが「Ｈ」レベルとなるため、マルチプレクサＭＵＸは、排他的論理和回路ＥＯＲから出力される「Ｈ」レベルのラッチ信号ＱＴを出力ラッチ１１へ供給する。
【０１０５】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＴを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０１０６】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図１０の破線で示すように、ビット線Ｂｉｔの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０１０７】
インバータＩＶ１の出力は、ビット線Ｂｉｔの電圧がプリチャージレベル（ｖｄｄレベル）のため、「Ｌ」レベルを維持する。その結果、排他的論理和回路ＥＯＲが出力するラッチ信号ＱＴは「Ｌ」レベルとなり、マルチプレクサＭＵＸから出力されるラッチ信号ＱＴが「Ｌ」レベルとなり、出力ラッチ１１から出力される出力信号Ｑは「Ｌ」レベルとなる。
【０１０８】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０１０９】
以上のように、本実施の形態によれば、テストモード時に、ビット線対の電圧のレベルをインバータを用いて判定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【０１１０】
また、本実施の形態では、テストモード時の期待値はすべてのアドレスについて「１」となり、プログラムコードに依らないため、ＢＩＳＴ（Built-In Self-Test）が容易となる。
【０１１１】
また、本実施の形態では、追加する回路が、２つのインバータと、排他的論理和回路と、マルチプレクサのみであるので、回路面積のオーバーヘッドが僅かである。
【０１１２】
なお、本実施の形態では、インバータを用いて、ビット線Ｂｉｔ、Ｂｉｔｎの電圧をセンスしたが、排他的論理和回路あるいはＮＡＤＮ回路を用いて直接、ビット線Ｂｉｔ、Ｂｉｔｎの電圧をセンスしてもよい。
［第３の実施形態］
図１１は、第３の実施形態におけるメモリアレイ１０４およびＩ／Ｏ回路１０７の第ｉ列における一部の構成を表わす図である。
【０１１３】
図１１の構成が、図６の構成と相違する点は、以下である。
図１１の構成は、インバータＩＶ１、ＩＶ２および排他的論理和回路ＥＯＲを含まず、その代わりに、電圧固定化回路(電圧制御回路)６１を備える。
【０１１４】
電圧固定化回路６１は、ビット線ＢｉｔまたはＢｉｔｎを、グランドＧＮＤの電圧よりも高く、かつプリチャージ電圧（ｖｄｄ）よりも低い電圧に固定する。
【０１１５】
電圧固定化回路６１は、ＰチャネルＭＯＳトランジスタＴＲ−８、ＴＲ−９とを備える。
【０１１６】
ＰチャネルＭＯＳトランジスタＴＲ−８は、ビット線Ｂｉｔ上のノードＮ＿ｔｅ１とグランドＧＮＤの間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−８のゲートは、テスト信号Ｔｅｓｔ２を受ける。
【０１１７】
ＰチャネルＭＯＳトランジスタＴＲ−９は、ビット線Ｂｉｔｎ上のノードＮ＿ｔｅ２とグランドＧＮＤの間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−９のゲートは、テスト信号Ｔｅｓｔ１を受ける。
【０１１８】
出力ラッチ１１は、差動センスアンプ１０の出力信号ＱＮを受けてラッチし、外部へ出力信号Ｑとして出力する。
【０１１９】
（通常モード時の動作）
本実施の形態における通常モード時に生成される信号の時間変化は、図９に示す第２の実施形態におけるものと同様である。したがって、図９を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【０１２０】
ここでは、図１１のメモリセルＣＬ＿ｘｘｘに着目し、通常モード時のメモリセルＣＬ＿ｘｘｘの読出し動作を説明する。
【０１２１】
図示しないが、通常モード時には、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ１およびＴｅｓｔ２は、「Ｈ」レベルとなる。
【０１２２】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧がプリチャージレベル（ｖｄｄレベル）となる。
【０１２３】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０１２４】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、通常モード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図４に示すような通常モード時のクロックＣＬＫＢのパルス幅となり、テストモード時に比べて短い。
【０１２５】
通常モード時には、テスト信号Ｔｅｓｔ１およびＴｅｓｔ２が「Ｈ」レベルのため、ＰチャネルＭＯＳトランジスタＴＲ−８、ＴＲ−９は、オフ状態を維持するため、グランドの電圧ＧＮＤが、ＰチャネルＭＯＳトランジスタＴＲ−８を介してビット線Ｂｉｔに伝送されず、かつグランドＧＮＤの電圧が、ＰチャネルＭＯＳトランジスタＴＲ−９を介してビット線Ｂｉｔｎに伝送されない。
【０１２６】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオンとなる。
【０１２７】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【０１２８】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０１２９】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０１３０】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０１３１】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図９の破線で示すように、ビット線Ｂｉｔの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０１３２】
差動センスアンプ１０の仕上がりによって、ビット線Ｂｉｔが「Ｌ」レベルだとセンスし易いオフセットを持っていた場合、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ１１からの出力信号Ｑは、「Ｌ」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【０１３３】
しかしながら、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２は、ともにソース線ＳＬとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ１１からの出力信号Ｑが、不安定となり、「Ｈ」レベルとなることもあり、誤動作のリスクがある。
【０１３４】
（テストモード時の第１フェーズの動作）
第１フェーズでは、ビット線Ｂｉｔ側のプログラムの非導通を検出する。つまり、メモリセルに含まれる２つのトランジスタのうち、ビット線Ｂｉｔに接続されるトランジスタとソース線ＳＬとを接続するコンタクトホールに異常がないかを検出する。
【０１３５】
図１２は、第３の実施形態において、テストモード時の第１フェーズで生成される信号の時間変化を表わす図である。
【０１３６】
ここでは、図１１のメモリセルＣＬ＿ｘｘｘに着目し、テストモード時のメモリセルＣＬ＿ｘｘｘのプログラムの異常の検出について説明する。
【０１３７】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）となる。
【０１３８】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０１３９】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【０１４０】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【０１４１】
また、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ１が「Ｌ」レベルに立下がる。テスト信号Ｔｅｓｔ２は、「Ｈ」レベルに維持される。
【０１４２】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオンとなる。
【０１４３】
テスト信号Ｔｅｓｔ１が「Ｌ」レベルのため、ＰチャネルＭＯＳトランジスタＴＲ−９は、オン状態となり、グランドＧＮＤの電圧が、ＰチャネルＭＯＳトランジスタＴＲ−９を介してビット線Ｂｉｔｎに伝送されて、ビット線Ｂｉｔｎの電圧は、グランド（ｇｎｄ）レベルからＰチャネルＭＯＳトランジスタＴＲ−９の閾値電圧Ｐ＿Ｖｔｈだけ高い電圧まで減少する。電圧Ｐ＿Ｖｔｈは、差動センスアンプ１０のオフセット電圧よりも大きな値である。なお、テスト信号Ｔｅｓｔ２は常時「Ｈ」レベルに維持されている。
【０１４４】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【０１４５】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧は、ｇｎｄレベルからＰチャネルＭＯＳトランジスタＴＲ−９の閾値電圧Ｐ＿Ｖｔｈだけ高い電圧を維持する。
【０１４６】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０１４７】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０１４８】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図１２の破線で示すように、ビット線Ｂｉｔの電圧は、プリチャージレベル（ｖｄｄレベル）を維持する。
【０１４９】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｈ」レベルを維持するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０１５０】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＮを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０１５１】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０１５２】
（テストモード時の第２フェーズの動作）
第２フェーズでは、ビット線Ｂiｔｎ側のプログラムの非導通を検出する。つまり、メモリセルに含まれる２つのトランジスタのうち、ビット線Ｂｉｔｎに接続されるトランジスタとソース線ＳＬとを接続するコンタクトホールに異常がないかを検出する。
【０１５３】
図１３は、第３の実施形態において、テストモード時の第２フェーズで生成される信号の時間変化を表わす図である。
【０１５４】
ここでは、図１１のメモリセルＣＬ＿ｙｙｙに着目し、テストモード時のメモリセルＣＬ＿ｙｙｙのプログラムの異常の検出について説明する。
【０１５５】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）となる。
【０１５６】
また、ワード線ＷＬ＿ｙｙｙが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−Ｃ、ＴＲ−Ｄがオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０１５７】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｙｙｙが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【０１５８】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｙｙｙを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｙｙｙが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【０１５９】
また、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ２が「Ｌ」レベルに立下がる。テスト信号Ｔｅｓｔ１は、「Ｈ」レベルに維持される。
【０１６０】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｙｙｙが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−Ｃ、ＴＲ−Ｄがオンとなる。
【０１６１】
テスト信号Ｔｅｓｔ２が「Ｌ」レベルのため、ＰチャネルＭＯＳトランジスタＴＲ−８は、オン状態となり、グランドＧＮＤの電圧が、ＰチャネルＭＯＳトランジスタＴＲ−８を介してビット線Ｂｉｔに伝送されて、ビット線Ｂｉｔの電圧は、ｇｎｄレベルからＰチャネルＭＯＳトランジスタＴＲ−９の閾値電圧Ｐ＿Ｖｔｈだけ高い電圧となる。なお、テスト信号Ｔｅｓｔ１は常時「Ｈ」レベルに維持されている。
【０１６２】
ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｄを介してビット線Ｂｉｔｎに伝送される。これにより、ビット線Ｂｉｔｎの電圧は減少する。
【０１６３】
一方、ＮチャネルＭＯＳトランジスタＴＲ−Ｃと、ソース線ＳＬ上のノードＳ＿ｙｙｙとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｃを介してビット線Ｂｉｔに伝送されず、ビット線Ｂｉｔの電圧は、ｇｎｄレベルからＰチャネルＭＯＳトランジスタＴＲ−９の閾値電圧Ｐ＿Ｖｔｈだけ高い電圧を維持する。
【０１６４】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｈ」レベルに維持するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０１６５】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＮを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０１６６】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｄを介してビット線Ｂｉｔに伝送されない。その結果、図１３の破線で示すように、ビット線Ｂｉｔｎの電圧は、プリチャージレベル（ｖｄｄレベル）を維持する。
【０１６７】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０１６８】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＴを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０１６９】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０１７０】
以上のように、本実施の形態によれば、テストモード時に、レベル判定をしない方のビット線を中間電位に固定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【０１７１】
また、本実施の形態では、追加する回路が、電圧固定化回路のみであるので、回路面積のオーバーヘッドが僅かである。
［第４の実施形態］
図１４は、第４の実施形態におけるメモリアレイ１０４およびＩ／Ｏ回路１０７の第ｉ列における一部の構成を表わす図である。
【０１７２】
図１４の構成が、図６の構成と相違する点は、以下である。
図１４の構成は、インバータＩＶ１、ＩＶ２および排他的論理和回路ＥＯＲを含まず、その代わりに、電圧固定化(電圧制御回路)回路６２を備える。
【０１７３】
電圧固定化回路６２は、ビット線ＢｉｔまたはＢｉｔｎを、グランドＧＮＤの電圧よりも高く、かつプリチャージ電圧（ｖｄｄ）よりも低い電圧に固定する。
【０１７４】
電圧固定化回路６２は、インバータＩＶ３、ＩＶ４と、ＰチャネルＭＯＳトランジスタＴＲ−１０、ＴＲ−１１とを備える。
【０１７５】
インバータＩＶ３は、テスト信号Ｔｅｓｔ２を反転して、信号ＮＴｅｓｔ２を出力する。
【０１７６】
ＰチャネルＭＯＳトランジスタＴＲ−１０は、ビット線Ｂｉｔ上のノードＮ＿ｔｅ１と電源ｖｄｄの間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−１０のゲートは、信号ＮＴｅｓｔ２を受ける。
【０１７７】
インバータＩＶ４は、テスト信号Ｔｅｓｔ１を反転して、信号ＮＴｅｓｔ１を出力する。
【０１７８】
ＰチャネルＭＯＳトランジスタＴＲ−１１は、ビット線Ｂｉｔｎ上のノードＮ＿ｔｅ２と電源ｖｄｄの間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−１１のゲートは、信号ＮＴｅｓｔ１を受ける。
【０１７９】
出力ラッチ１１は、差動センスアンプ１０の出力信号ＱＮを受けてラッチし、外部へ出力信号Ｑとして出力する。
【０１８０】
（通常モード時の動作）
本実施の形態における通常モード時に生成される信号の時間変化は、図９に示す第２の実施形態におけるものと同様である。したがって、図９を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【０１８１】
ここでは、図１１のメモリセルＣＬ＿ｘｘｘに着目し、通常モード時のメモリセルＣＬ＿ｘｘｘの読出し動作を説明する。
【０１８２】
図示しないが、通常モード時には、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ１およびＴｅｓｔ２は、「Ｈ」レベルとなる。
【０１８３】
まず、プリチャージ信号ＰＣ０、ＰＣ１、ＰＣ２が「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧がプリチャージレベル（ｖｄｄレベル）となる。
【０１８４】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０１８５】
次に、プリチャージ信号ＰＣ０、ＰＣ１、ＰＣ２が「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【０１８６】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、通常モード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図４に示すような通常モード時のクロックＣＬＫＢのパルス幅となり、テストモード時に比べて短い。
【０１８７】
通常モード時には、テスト信号Ｔｅｓｔ１およびＴｅｓｔ２が「Ｈ」レベルのため、ＮチャネルＭＯＳトランジスタＴＲ−１０、ＴＲ−１１は、オフ状態を維持するため、電源電圧ｖｄｄが、ＮチャネルＭＯＳトランジスタＴＲ−１０を介してビット線Ｂｉｔに伝送されず、かつ電源電圧ｖｄｄが、ＮチャネルＭＯＳトランジスタＴＲ−１１を介してビット線Ｂｉｔｎに伝送されない。
【０１８８】
プリチャージ信号ＰＣ０、ＰＣ１、ＰＣ２が「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。ＰチャネルＭＯＳトランジスタＴＲ−５がオフのため、ビット線Ｂｉｔとビット線Ｂｉｔｎとの間のイコライズが行われない。
【０１８９】
また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオンとなる。
【０１９０】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【０１９１】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０１９２】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０１９３】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０１９４】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図９の破線で示すように、ビット線Ｂｉｔの電圧は「Ｈ」レベル（ｖｄｄレベル）を維持する。
【０１９５】
差動センスアンプ１０の仕上がりによって、ビット線Ｂｉｔが「Ｌ」レベルだとセンスし易いオフセットを持っていた場合、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ１１からの出力信号Ｑは、「Ｌ」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【０１９６】
しかしながら、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２は、ともにソース線ＳＬとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ１１からの出力信号Ｑが、不安定となり、「Ｈ」レベルとなることもあり、誤動作のリスクがある。
【０１９７】
（テストモード時の第１フェーズの動作）
第１フェーズでは、ビット線Ｂｉｔ側のプログラムの非導通を検出する。つまり、メモリセルに含まれる２つのトランジスタのうち、ビット線Ｂｉｔに接続されるトランジスタとソース線ＳＬとを接続するコンタクトホールに異常がないかを検出する。
【０１９８】
図１５は、第４の実施形態において、テストモード時の第１フェーズで生成される信号の時間変化を表わす図である。
【０１９９】
ここでは、図１４のメモリセルＣＬ＿ｘｘｘに着目し、テストモード時のメモリセルＣＬ＿ｘｘｘのプログラムの異常の検出について説明する。
【０２００】
初期状態では、プリチャージ信号ＰＣ０、ＰＣ２、テスト信号Ｔｅｓｔ２が「Ｈ」レベルとなり、プリチャージ信号ＰＣ１、テスト信号Ｔｅｓｔ１が「Ｌ」レベルとなり、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）となる。
【０２０１】
このときには、ＰチャネルＭＯＳトランジスタＴＲ−４、ＴＲ−５がオフ、ＰチャネルＭＯＳトランジスタＴＲ−３がオン、ＮチャネルＭＯＳトランジスタＴＲ−１０がオフ、ＮチャネルＭＯＳトランジスタＴＲ−１１がオンとなる。
【０２０２】
その結果、ビット線Ｂｉｔの電圧がプリチャージレベル（ｖｄｄレベル）となる。また、ビット線Ｂｉｔｎの電圧が、プリチャージレベル（ｖｄｄレベル）からＮチャネルＭＯＳトランジスタＴＲ−１１の閾値電圧Ｎ＿Ｖｔｈだけ低い電圧となる。電圧Ｎ＿Ｖｔｈは、差動センスアンプ１０のオフセット電圧よりも大きな値である。
【０２０３】
また、このときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなる。
【０２０４】
その結果、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０２０５】
次に、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ１、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣ１およびワード線ＷＬ＿ｘｘｘが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【０２０６】
また、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続され、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ１が「Ｈ」レベルに立上がる。
【０２０７】
プリチャージ信号ＰＣ１が「Ｈ」レベルに立ち上がることによって、ＰチャネルＭＯＳトランジスタＴＲ−３がオフとなる。テスト信号Ｔｅｓｔ１が「Ｈ」レベルに立上がることによって、ＮチャネルＭＯＳトランジスタＴＲ−１１はオフとなる。
【０２０８】
その結果、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【０２０９】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧は、プリチャージレベル（ｖｄｄレベル）からＮ＿Ｖｔｈだけ低い電圧を維持する。
【０２１０】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、図示しないが、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０２１１】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０２１２】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図１５の破線で示すように、ビット線Ｂｉｔの電圧は、プリチャージレベル（ｖｄｄレベル）を維持する。
【０２１３】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、プリチャージレベル（ｖｄｄレベル）を維持し、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０２１４】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＴを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０２１５】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０２１６】
（テストモード時の第２フェーズの動作）
第２フェーズでは、ビット線Ｂｉｔｎ側のプログラムの非導通を検出する。つまり、メモリセルに含まれる２つのトランジスタのうち、ビット線Ｂｉｔｎに接続されるトランジスタとソース線ＳＬとを接続するコンタクトホールに異常がないかを検出する。
【０２１７】
図１６は、第４の実施形態において、テストモード時の第２フェーズで生成される信号の時間変化を表わす図である。
【０２１８】
ここでは、図１４のメモリセルＣＬ＿ｙｙｙに着目し、テストモード時のメモリセルＣＬ＿ｙｙｙのプログラムの異常の検出について説明する。
【０２１９】
初期状態では、プリチャージ信号ＰＣ０、ＰＣ１、テスト信号Ｔｅｓｔ１が「Ｈ」レベルとなり、プリチャージ信号ＰＣ２、テスト信号Ｔｅｓｔ２が「Ｌ」レベルとなり、ワード線ＷＬ＿ｙｙｙが非活性化（「Ｌ」レベル）となる。
【０２２０】
このときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−５がオフ、ＰチャネルＭＯＳトランジスタＴＲ−４がオン、ＮチャネルＭＯＳトランジスタＴＲ−１１がオフ、ＮチャネルＭＯＳトランジスタＴＲ−１０がオンとなる。
【０２２１】
その結果、ビット線Ｂｉｔｎの電圧がプリチャージレベル（ｖｄｄレベル）となる。また、ビット線Ｂｉｔの電圧が、プリチャージレベル（ｖｄｄレベル）からＮチャネルＭＯＳトランジスタＴＲ−１０の閾値電圧Ｎ＿Ｖｔｈだけ低い電圧となる。電圧Ｎ＿Ｖｔｈは、差動センスアンプ１０のオフセット電圧よりも大きな値である。
【０２２２】
また、このときには、ＮチャネルＭＯＳトランジスタＴＲ−Ｃ、ＴＲ−Ｄがオフとなる。
【０２２３】
その結果、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０２２４】
次に、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ２、ワード線ＷＬ＿ｙｙｙを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣ２およびワード線ＷＬ＿ｙｙｙが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【０２２５】
また、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続され、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ２が「Ｈ」レベルに立上がる。
【０２２６】
プリチャージ信号ＰＣ２が「Ｈ」レベルに立ち上がることによって、ＰチャネルＭＯＳトランジスタＴＲ−４がオフとなる。テスト信号Ｔｅｓｔ２が「Ｈ」レベルに立上がることによって、ＮチャネルＭＯＳトランジスタＴＲ−１０はオフとなる。
【０２２７】
その結果、ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｄを介してビット線Ｂｉｔｎに伝送される。これにより、ビット線Ｂｉｔｎの電圧は減少する。
【０２２８】
一方、ＮチャネルＭＯＳトランジスタＴＲ−Ｃと、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｃを介してビット線Ｂｉｔに伝送されず、ビット線Ｂｉｔの電圧は、プリチャージレベル（ｖｄｄレベル）からＮ＿Ｖｔｈだけ低い電圧を維持する。
【０２２９】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｈ」レベルに維持するとともに、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０２３０】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＮを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０２３１】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−Ｄと、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−Ｄを介してビット線Ｂｉｔｎに伝送されない。その結果、図１６の破線で示すように、ビット線Ｂｉｔｎの電圧は、プリチャージレベル（ｖｄｄレベル）を維持する。
【０２３２】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少し、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０２３３】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＴを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０２３４】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０２３５】
以上のように、本実施の形態によれば、第３の実施形態と同様に、テストモード時に、レベル判定をしない方のビット線を中間電位に固定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【０２３６】
また、本実施の形態では、追加する回路が、電圧固定化回路のみであるので、回路面積のオーバーヘッドが僅かである。
［第５の実施形態］
図１７は、第５の実施形態におけるメモリアレイ１０４およびＩ／Ｏ回路１０７の第ｉ列における一部の構成を表わす図である。
【０２３７】
図１７の構成が、図６の構成と相違する点は、以下である。
図１７の構成は、インバータＩＶ１、ＩＶ２および排他的論理和回路ＥＯＲを含まず、その代わりに、短絡化回路６３を備える。
【０２３８】
短絡化回路６３は、テストモード時に、ビット線Ｂｉｔとビット線Ｂｉｔｎとを短絡させる。
【０２３９】
短絡化回路６３は、ＰチャネルＭＯＳトランジスタＴＲ−１２を備える。
ＰチャネルＭＯＳトランジスタＴＲ−１２は、ビット線Ｂｉｔ上のノードＮ＿ｔｅ１とビット線Ｂｉｔｎ上のノードＮ＿ｔｅ２との間に設けられる。ＰチャネルＭＯＳトランジスタＴＲ−１２のゲートは、テスト信号Ｔｅｓｔを受ける。
【０２４０】
出力ラッチ１１は、差動センスアンプ１０の出力信号ＱＮを受けてラッチし、外部へ出力信号Ｑとして出力する。
【０２４１】
（通常モード時の動作）
本実施の形態における通常モード時に生成される信号の時間変化は、図９に示す第２の実施形態におけるものと同様である。したがって、図９を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【０２４２】
ここでは、図１７のメモリセルＣＬ＿ｘｘｘに着目し、通常モード時のメモリセルＣＬ＿ｘｘｘの読出し動作を説明する。
【０２４３】
図９を参照して、まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧がプリチャージレベル（ｖｄｄレベル）となる。
【０２４４】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０２４５】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【０２４６】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、通常モード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図４に示すような通常モード時のクロックＣＬＫＢのパルス幅となり、テストモード時に比べて短い。
【０２４７】
通常モード時には、テスト信号Ｔｅｓｔが「Ｌ」レベルのため、ＮチャネルＭＯＳトランジスタＴＲ−１２は、オフ状態を維持し、ＮチャネルＭＯＳトランジスタＴＲ−１２を介して、ビット線Ｂｉｔとビット線Ｂｉｔｎとが接続されることがない。
【０２４８】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオンとなる。
【０２４９】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は減少する。
【０２５０】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されず、ビット線Ｂｉｔｎの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０２５１】
差動センスアンプ１０は、ビット線Ｂｉｔとビット線Ｂｉｔｎの間の微小電位差を増幅する。その結果、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０２５２】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０２５３】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図９の破線で示すように、ビット線Ｂｉｔの電圧はプリチャージレベル（ｖｄｄレベル）を維持する。
【０２５４】
差動センスアンプ１０の仕上がりによって、ビット線Ｂｉｔが「Ｌ」レベルだとセンスし易いオフセットを持っていた場合、データ読出線ＣＴＢの電圧は、「Ｌ」レベルに減少するとともに、図示しないが、ラッチ信号ＱＮは「Ｈ」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ１１からの出力信号Ｑは、「Ｌ」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【０２５５】
しかしながら、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２は、ともにソース線ＳＬとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ１１からの出力信号Ｑが、不安定となり、「Ｈ」レベルとなることもあり、誤動作のリスクがある。
【０２５６】
（テストモード時の動作）
図１８は、第５の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【０２５７】
ここでは、図１７のメモリセルＣＬ＿ｘｘｘに着目し、テストモード時のメモリセルＣＬ＿ｘｘｘのプログラムの異常の検出について説明する。
【０２５８】
まず、プリチャージ信号ＰＣが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオンとなり、ビット線Ｂｉｔおよびビット線Ｂｉｔｎの電圧がプリチャージレベル（ｖｄｄレベル）となる。
【０２５９】
また、ワード線ＷＬ＿ｘｘｘが非活性化（「Ｌ」レベル）のときには、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオフとなり、ソース線ＳＬの電圧は、ビット線Ｂｉｔおよびビット線Ｂｉｔｎに伝わらない。
【０２６０】
次に、プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がるとともに、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がり、切替器１６１によってソース線ＳＬがグランドＧＮＤに接続される。
【０２６１】
ここで、プリチャージ回路＋ＣＳＬドライバ群１０５およびロウデコーダ１０３は、クロックＣＬＫＢに基づいて、プリチャージ信号ＰＣ、ワード線ＷＬ＿ｘｘｘを活性化する。したがって、テストモード時には、プリチャージ信号ＰＣおよびワード線ＷＬ＿ｘｘｘが活性化される期間は、図５に示すようなテストモード時のクロックＣＬＫＢのパルス幅となり、通常モード時に比べて長い。
【０２６２】
また、テストモード時には、制御ロジック回路１０８によって、テスト信号Ｔｅｓｔ１は、「Ｈ」レベルとなる。
【０２６３】
プリチャージ信号ＰＣが「Ｈ」レベルに立ち上がると、ＰチャネルＭＯＳトランジスタＴＲ−３、ＴＲ−４、ＴＲ−５がオフとなる。また、ワード線ＷＬ＿ｘｘｘが「Ｈ」レベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴＲ−１、ＴＲ−２がオンとなる。
【０２６４】
テスト信号Ｔｅｓｔが「Ｈ」レベルのため、ＮチャネルＭＯＳトランジスタＴＲ−１２は、オン状態となり、ＮチャネルＭＯＳトランジスタＴＲ−１２を介して、ビット線Ｂｉｔとビット線Ｂｉｔｎとが接続される。
【０２６５】
ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線していない場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送される。これにより、ビット線Ｂｉｔの電圧は次第に減少する。
【０２６６】
一方、ＮチャネルＭＯＳトランジスタＴＲ−２と、ソース線ＳＬ上のノードＳ＿ｘｘｘとの間には、プログラムコンタクタが存在しないため、ソース線ＳＬ上の電圧が、ＮチャネルＭＯＳトランジスタＴＲ−２を介してビット線Ｂｉｔｎに伝送されない。しかし、ＮチャネルＭＯＳトランジスタＴＲ−１２はがオン状態のため、ビット線Ｂｉｔの電圧が、ビット線Ｂｉｔｎに伝送され、ビット線Ｂｉｔの電圧は、ビット線Ｂｉｔの電圧と同様にして、次第に減少する。
【０２６７】
このとき、本実施の形態では、他の実施形態と異なり、センスアンプ活性化信号ＳＡＥが「Ｈ」レベルに活性化されず、差動センスアンプ１０は、起動されない。その結果、データ読出線ＣＴＢの電圧は、ビット線Ｂｉｔの電圧である「Ｌ」レベルに減少するとともに、ラッチ信号ＱＮは「Ｌ」レベルとなる。
【０２６８】
出力ラッチ１１は、「Ｌ」レベルのラッチ信号ＱＮを受けて、「Ｌ」レベルの出力信号Ｑを出力する。
【０２６９】
ここで、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線している場合には、ソース線ＳＬ上のグランドＧＮＤの電圧が、ＮチャネルＭＯＳトランジスタＴＲ−１を介してビット線Ｂｉｔに伝送されない。その結果、図１８の破線で示すように、ビット線Ｂｉｔの電圧は、プリチャージレベル（ｖｄｄレベル）を維持する。また、ＮチャネルＭＯＳトランジスタＴＲ−１２はがオン状態のため、ビット線Ｂｉｔの電圧が、ビット線Ｂｉｔｎに伝送され、ビット線Ｂｉｔの電圧は、ビット線Ｂｉｔの電圧と同様に、プリチャージレベル（ｖｄｄレベル）を維持する。このとき、本実施の形態では、他の実施形態と異なり、センスアンプ活性化信号ＳＡＥが「Ｈ」レベルに活性化されず、差動センスアンプ１０は、起動されない。その結果、データ読出線ＣＴＢの電圧は、ビット線Ｂｉｔの電圧である「Ｈ」レベルを維持するとともに、ラッチ信号ＱＮは「Ｈ」レベルとなる。
【０２７０】
出力ラッチ１１は、「Ｈ」レベルのラッチ信号ＱＮを受けて、「Ｈ」レベルの出力信号Ｑを出力する。
【０２７１】
正常時のレベル（期待値）と異なるレベルの出力信号Ｑが出力ラッチ１１から出力されたことを認識することによって、製造時の不良によって、ＮチャネルＭＯＳトランジスタＴＲ−１と、ソース線ＳＬとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【０２７２】
以上のように、本実施の形態によれば、テストモード時に、ビット線対を短絡させるとともに、差動センスアンプを動作させずに、ビット線対のレベルを判定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【０２７３】
また、テストモード時の期待値がプログラムコードに依らないので、ＢＩＳＴ（Built-In Self-Test）が容易となる。
【０２７４】
また、本実施の形態では、追加する回路が、短絡化回路のみであるので、回路面積のオーバーヘッドが僅かである。
【０２７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２７６】
５０  プリチャージ回路、５１，５２，５５，ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ１１  インバータ、５３，５４  ＮＡＮＤ回路、５６  遅延回路、５８，２２０  カラムセレクタ、６１，６２  電圧固定化回路、６３  短絡化回路、１０，５０３  差動センスアンプ、１１，５０４  出力ラッチ、１０１  アドレスプリデコーダ、１０２  制御回路、１０３  ロウデコーダ、１０４  メモリアレイ、１０５  プリチャージ回路＋ＳＬドライバ群、１０６  カラムセレクタ群、１０７  Ｉ／Ｏ回路、１０８  制御ロジック回路、１１０−１〜１１０−５，１１０−ａ  ラッチ、１１１−１〜１１１−５  プリデコーダ、１１２  内部クロック生成回路、２１０  差動センスアンプ群、２１１  出力ラッチ群、１６１  切替器、２３０  増幅部、２２０  プリチャージおよびイコライズ部、２４０  バッファ部、２４５，５０５  論理回路、ＴＲ−１，ＴＲ−２，ＴＲ−Ａ，ＴＲ−Ｂ，ＴＲ−Ｃ，．ＴＲ−Ｄ，ＴＲ−１０，ＴＲ−１１，ＴＲ−１２，Ｎ１〜Ｎ３，Ｎ５  ＮチャネルＭＯＳトランジスタ、ＴＲ−３，ＴＲ−４，ＴＲ−５，ＴＲ−６，ＴＲ−７，ＴＲ−８，ＴＲ−９，Ｐ３〜Ｐ８，Ｐ１０  ＰチャネルＭＯＳトランジスタ、ＥＯＲ  排他的論理和回路、ＭＵＸ  マルチプレクサ、ＣＬ，ＣＬ＿０００，ＣＬ＿ｘｘｘ，ＣＬ＿ｙｙｙ  メモリセル、ＷＬ，ＷＬ＿０００，ＷＬ＿ｘｘｘ，ＷＬ＿ｙｙｙ  ワード線、ＳＬ  ソース線、Ｂｉｔ，Ｂｉｔｎ  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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