(57)【要約】【課題】ライブビュー中に測距画素を用いた測距を行う場合のフレームレートの低下及びデータレートの増大を抑制しつつ、表示用の画素信号と測距用の画素信号の両方に対して最適な露出設定を行うことができる撮像装置を提供すること。【解決手段】撮像装置は、撮影光学系を通過する光束を瞳分割して受光する複数の対をなす第１の画素と第２の画素を有する画素アレイ３０１と、瞳分割の方向に配置される複数の第１の画素の出力と第２の画素の出力とを加算する加算回路３０３ａと、瞳分割の方向に配置される複数の第１の画素の出力を加算して第１の出力を生成し、瞳分割の方向に配置される複数の第２の画素の出力を加算して第２の出力を生成する加算回路３０３ｂと、加算回路３０３ａの出力をデジタル信号に変換するＡ／Ｄ変換回路３０４ａと、加算回路３０３ｂの出力をデジタル信号に変換するＡ／Ｄ変換回路３０４ｂとを備える。【選択図】図１
2018072390.tif 000002
【特許請求の範囲】
【請求項１】
入射光に基づく電荷を生成する複数の画素が行方向及び列方向に配置され、撮影光学系を通過する光束を瞳分割して受光する複数の対をなす第１の画素と第２の画素を有する画素アレイと、
前記瞳分割の方向に配置される複数の前記第１の画素の出力と前記第２の画素の出力とを加算する第１の加算回路と、
前記瞳分割の方向に配置される複数の前記第１の画素の出力を加算して第１の出力を生成するとともに、前記瞳分割の方向に配置される複数の前記第２の画素の出力を加算して第２の出力を生成する第２の加算回路と、
前記第１の加算回路の出力をデジタル信号に変換する第１のＡ／Ｄ変換回路と、
前記第２の加算回路の出力をデジタル信号に変換する第２のＡ／Ｄ変換回路と、
を具備する撮像装置。
【請求項２】
前記第１のＡ／Ｄ変換回路からの出力を用いて表示用の画像データ又は記録用の画像データを生成する画像生成部をさらに具備する請求項１に記載の撮像装置。
【請求項３】
前記第２のＡ／Ｄ変換回路からの前記第１の出力と前記第２の出力とに基づいて、位相差検出方式による焦点検出を行う測距演算部をさらに具備する請求項１又は２に記載の撮像装置。
【請求項４】
前記第１のＡ／Ｄ変換回路は、前記第１の加算回路の出力をデジタル信号に変換する前に第１のアナログゲインで前記第１の加算回路の出力を増幅し、
前記第２のＡ／Ｄ変換回路は、前記第２の加算回路の出力をデジタル信号に変換する前に前記第１のアナログゲインとは異なる第２のアナログゲインで前記第２の加算回路の出力を増幅する請求項１乃至３の何れか１項に記載の撮像装置。
【請求項５】
対をなす前記第１の画素と前記第２の画素とは１つの画素領域に形成されており、
前記画素領域に対応して設けられ、前記撮影光学系を通過する光束を瞳分割して対をなす前記第１の画素と前記第２の画素とに入射させるマイクロレンズをさらに具備する請求項１乃至４の何れか１項に記載の撮像装置。
【請求項６】
前記第１の加算回路と前記第２の加算回路とは、前記瞳分割の方向に配置される複数の前記第１の画素の出力と前記第２の画素の出力とを加算する第１の状態と、前記瞳分割の方向に配置される複数の前記第１の画素の出力を加算して第１の出力を生成するとともに、前記瞳分割の方向に配置される複数の前記第２の画素の出力を加算して第２の出力を生成する第２の状態と、を切り替える複数の加算スイッチを有している請求項１乃至５の何れか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
近年、撮像素子の一部の画素を位相差検出方式による焦点検出用の測距画素とすることにより、追加の測距センサを使用することなしに位相差ＡＦを行えるようにした撮像装置が提案されている。測距画素の構成として、画素の受光領域の一部を遮蔽する構成が知られている。このような構成の測距画素の出力レベルは非測距画素の出力レベルよりも低下する。したがって、測距画素を表示画素として用いるためには、測距画素の画素信号の補正処理が必要になる。また、撮像素子の一部の画素を測距画素とする場合、測距性能を確保するには密に測距画素を配置する必要がある。一方で、測距画素の密度が増すと、画素信号の補正処理が正しく行えなくなる可能性が生じる。
【０００３】
また、表示画素については、表示に最適なフレームレートを得るために画素加算又は間引き処理が行われることが多い。しかしながら、測距画素の配置と画素加算の周期とを合わせるのは困難である。このため、ライブビュー中に測距画素を用いた測距も行おうとすると、画素加算データと測距データとを個別で読み出す必要が生じる。
【０００４】
ライブビュー中に測距画素を用いた測距を行えるようにするための測距画素の構成として、１つのマイクロレンズに対応するように１対の画素を設ける構成が知られている。例えば、特許文献１において提案されている撮像装置は、１対の画素の一方（例えば左画素）からの画素信号と、１対の画素の両方の画素信号を加算した信号とを読み出している。そして、特許文献１において提案されている撮像装置は、１対の画素の他方（例えば右画素）の画素信号を加算信号と左画素信号との差分から取得している。このようにすることで、特許文献１では、ライブビュー中に測距画素を用いた測距を行う場合のフレームレートの低下及びデータレートの増大を抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−０４６７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、特許文献１の技術では、画素信号の読み出し方に制限ができてしまう。このため、例えば撮像装置の動作モードに応じた最適な読み出しを行うといったことが困難である。また、特許文献１の技術では、測距用の画素信号と表示用と画素信号とが兼用されるので、測距用の画素信号と表示用との画素信号の両方に対して最適な露出設定を行うことが困難である。
【０００７】
本発明は、前記の事情に鑑みてなされたもので、ライブビュー中に測距画素を用いた測距を行う場合のフレームレートの低下及びデータレートの増大を抑制しつつ、表示用の画素信号と測距用の画素信号の両方に対して最適な露出設定を行うことができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明の一態様の撮像装置は、入射光に基づく電荷を生成する複数の画素が行方向及び列方向に配置され、撮影光学系を通過する光束を瞳分割して受光する複数の対をなす第１の画素と第２の画素を有する画素アレイと、前記瞳分割の方向に配置される複数の前記第１の画素の出力と前記第２の画素の出力とを加算する第１の加算回路と、前記瞳分割の方向に配置される複数の前記第１の画素の出力を加算して第１の出力を生成するとともに、前記瞳分割の方向に配置される複数の前記第２の画素の出力を加算して第２の出力を生成する第２の加算回路と、前記第１の加算回路の出力をデジタル信号に変換する第１のＡ／Ｄ変換回路と、前記第２の加算回路の出力をデジタル信号に変換する第２のＡ／Ｄ変換回路とを具備する。
【発明の効果】
【０００９】
本発明によればライブビュー中に測距画素を用いた測距を行う場合のフレームレートの低下及びデータレートの増大を抑制しつつ、表示用の画素信号と測距用の画素信号の両方に対して最適な露出設定を行うことができる撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る撮像装置の一例の構成を示すブロック図である。
【図２】撮像素子の構成を示す図である。
【図３】画素領域の拡大図である。
【図４】画素アレイとＳ／Ｈ回路との接続構成の第１の例を示す図である。
【図５】画素アレイとＳ／Ｈ回路との接続構成の第２の例を示す図である。
【図６】Ｓ／Ｈ回路と、水平加算回路との接続構成の例を示す図である。
【図７】水平加算回路の内部構成を示す図である。
【図８】ライブビュー表示と測距とが並列して実行されるときの水平加算回路３０３ａの設定を示す図である。
【図９】ライブビュー表示と測距とが並列して実行されるときの水平加算回路３０３ｂの設定を示す図である。
【図１０】測距用の画素信号に対するアナログゲインの設定とＡＤＣ／ゲイン回路の出力との関係を示した図である。
【図１１】変形例１の水平加算回路３０３ｂの設定を示す図である。
【図１２】変形例２の水平加算回路３０３ｂの設定を示す図である。
【図１３】変形例３の水平加算回路３０３ａの設定を示す図である。
【図１４】変形例３の水平加算回路３０３ｂの設定を示す図である。
【図１５】変形例３の水平加算回路３０３ｂの別の設定を示す図である。
【図１６】変形例４の水平加算回路３０３ｂの設定を示す図である。
【図１７】変形例５の画素領域の拡大図である。
【図１８】１つの画素領域に４つの画素が配置されるときの画素アレイと垂直信号線群との接続構成の第１の例を示す図である。
【図１９】１つの画素領域に４つの画素が配置されるときの画素アレイと垂直信号線群との接続構成の第２の例を示す図である。
【図２０】１つの画素領域に４つの画素が配置されるときの画素アレイと垂直信号線群との接続構成の第３の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。図１は、本発明の一実施形態に係る撮像装置の一例の構成を示すブロック図である。撮像装置は、デジタルカメラ及びスマートフォンといった機器の他、フォーカスレンズを有する各種の撮像装置を含む。
【００１２】
図１に示すように、撮像装置は、レンズ１と、レンズ駆動部２と、撮像素子３と、撮像素子駆動部４と、撮像素子シフト部５と、ＣＰＵ６と、測距演算部７と、画像生成部８と、測距画素露出演算部９と、表示画素露出演算部１０と、メモリ部１１と、表示部１２と、記録部１３と、操作部１４と、バス１５とを有している。ここで、撮像装置の各ブロックは、例えばハードウェアによって構成されている。しかしながら、必ずしもすべてがハードウェアによって構成されている必要はなく、一部はソフトウェアによって構成されていてもよい。また、撮像装置の各ブロックは、単一のハードウェア又はソフトウェアによって構成されていなくてもよく、複数のハードウェア又はソフトウェアによって構成されていてもよい。
【００１３】
レンズ１は、図示しない被写体からの光束を撮像素子３の受光面に導くための撮影光学系である。レンズ１は、フォーカスレンズを有している。フォーカスレンズは、レンズ１の焦点位置を変化させるためのレンズである。レンズ１は、ズームレンズとして構成されていてもよい。また、レンズ１は、撮像装置に対して着脱自在に構成されていてもよい。
【００１４】
レンズ駆動部２は、例えばフォーカスレンズを駆動するためのモータである。レンズ駆動部２は、ＣＰＵ６からの制御信号を受けてフォーカスレンズを駆動する。なお、レンズ１がズームレンズとして構成されているときには、レンズ駆動部２は、ズーム駆動も行う。さらに、レンズ駆動部２は、レンズ１に含まれる絞りの駆動も行う。
【００１５】
撮像素子３は、入射光に応じて電荷を蓄積する複数の画素を有している。この撮像素子３は、各画素において蓄積した電荷をデジタル電気信号（以下、画素信号という）として出力する。撮像素子３の構成については後で詳しく説明する。
【００１６】
撮像素子駆動部４は、ＣＰＵ６からの制御信号を受けて撮像素子３を駆動する。撮像素子駆動部４によって、撮像素子３における各画素における電荷の蓄積量が調節される。
【００１７】
撮像素子シフト部５は、撮像素子３を保持するように、かつ、撮像素子３の受光面に対して平行な方向に移動自在に構成されている。この撮像素子シフト部５は、ＣＰＵ６からの制御信号を受けて撮像素子３の受光面に対して平行な面内で撮像素子３を移動させる。撮像素子シフト部５は、手ブレ補正処理及び超解像処理に用いられる。
【００１８】
ＣＰＵ６は、撮像装置の動作を制御するための制御回路である。例えば、ＣＰＵ６は、フォーカスレンズの焦点調節動作を制御する。ＣＰＵ６は、必ずしもＣＰＵとして構成されていなくてもよい。すなわち、ＣＰＵ６と同様の機能は、ＡＳＩＣ、ＦＰＧＡ等によって実現されてもよい。また、ＣＰＵ６と同様の機能は、ソフトウェアによって実現されてもよい。
【００１９】
測距演算部７は、撮像素子３の画素から出力される画像信号に基づいて位相差検出による焦点検出のための情報としてのデフォーカス量を算出する。後で詳しく説明するが、撮像素子３の画素は、レンズ１の対をなす瞳のうちの一方から射出された光束を受光する第１の画素群として機能する画素と、他方から射出された光束を受光する第２の画素群として機能する画素とに分けられている。デフォーカス量は、第１の画素群としての画素から出力される画素信号と第２の画素群としての画素から出力される画素信号との位相差から算出される。ＣＰＵ６は、測距演算部７で算出されたデフォーカス量に基づいてレンズ駆動部２を制御することでレンズ１の焦点調節を行う。
【００２０】
画像生成部８は、撮像素子３の画素から出力される画素信号に対して画像処理を施して表示又は記録に用いられる画像データを生成する。この画像処理としては、ホワイトバランス補正処理、色補正処理、ガンマ（γ）補正処理等が含まれる。また、画像生成部８は、例えば測距画素については測距に必要な各種の処理を行う。
【００２１】
測距画素露出演算部９は、例えば被写体輝度に基づいて測距用の画素信号の露出量を演算する。この測距用の画素信号の露出量は、撮像素子３の画素信号を位相差検出方式による焦点検出のための画素信号として使用するときの露出量である。表示画素露出演算部１０は、例えば被写体輝度に基づいて表示用の画素信号の露出量を演算する。この表示用の画素信号の露出量は、画素信号を表示又は記録のための画素信号として使用するときの露出量である。ＣＰＵ６は、測距用の画素信号の露出量及び表示用の画素信号の露出量に従って撮像素子３の表示用及び測距用のそれぞれのアナログゲインを設定することで撮像素子３の各画素の露出量を制御する。
【００２２】
メモリ部１１は、例えばＲＡＭである。メモリ部１１には、画像生成部８によって生成された画像データ、測距演算部７によって算出されたデフォーカス量、測距画素露出演算部９によって算出された測距用の露出量、表示画素露出演算部１０によって算出された表示用の露出量といった各種のデータが一時的に記憶される。
【００２３】
表示部１２は、例えば液晶ディプレイ（ＬＣＤ）である。表示部１２は、表示用の画像データに基づく画像等の各種の画像を表示する。
【００２４】
記録部１３は、例えばフラッシュＲＯＭである。記録部１３には、撮像装置の動作に必要なプログラム及びパラメータが記録される。さらに、記録部１３には、記録用の画像データに基づいてＣＰＵ６によって作成される画像ファイルが記録される。
【００２５】
操作部１４は、ユーザによって操作される各種の操作部材である。操作部１４としては、例えば、レリーズボタン、動画ボタン、モードボタン、選択キー、電源ボタン等が含まれる。レリーズボタンは、静止画撮影の指示をするための操作部材である。動画ボタンは、動画撮影の指示をするための操作部材である。モードボタンは、撮像装置の撮影設定を選択するための操作部材である。選択キーは、例えばメニュー画面上での項目の選択や決定をするための操作部材である。電源ボタンは、撮像装置の電源をオン又はオフするための操作部材である。
【００２６】
バス１５は、ＣＰＵ６と、測距演算部７と、画像生成部８と、測距画素露出演算部９と、表示画素露出演算部１０と、メモリ部１１と、表示部１２と、記録部１３と、操作部１４とのそれぞれに接続されており、撮像装置の内部において種々のデータを転送するための転送路として機能する。
【００２７】
次に、撮像素子３についてさらに説明する。図２は、撮像素子３の構成を示す図である。図２に示すように、撮像素子３は、画素アレイ３０１と、サンプル／ホールド（Ｓ／Ｈ）回路３０２と、水平加算回路３０３ａ、３０３ｂと、ＡＤＣ／ゲイン回路３０４ａ、３０４ｂと、基準電源（Ｖｒｅｆ）３０５ａ、３０５ｂと、デジタルメモリ３０６ａ、３０６ｂと、出力回路３０７ａ、３０７ｂと、読出制御回路３０８とを有している。
【００２８】
画素アレイ３０１は、行方向及び列方向に配列された複数の画素領域を有し、それぞれの画素領域においてレンズ１を介して入射した光束に応じた電荷を生成する。図３は、画素領域の拡大図である。画素領域は、カラーフィルタの配列に対応して設けられている。例えば、図３は、カラーフィルタの配列がベイヤ配列のときの画素領域の拡大図である。このとき、画素領域は、Ｒフィルタ３０１１ｒ、Ｇｒフィルタ３０１１ｇｒ、Ｇｂフィルタ３０１１ｇｂ、Ｂフィルタ３０１１ｂのそれぞれに対して１個ずつ設けられている。カラーフィルタの配列は、必ずしもベイヤ配列でなくてよい。
【００２９】
それぞれの画素領域には、マイクロレンズ３０１２と、瞳分割の方向（例えば水平方向）に配置された対をなす２つの画素３０１３ａ、３０１３ｂとが形成されている。マイクロレンズ３０１２は、レンズ１を通過した光束を対応する画素に集光するために形成されている。画素３０１３ａ、３０１３ｂは、フォトダイオード（ＰＤ）を含み、レンズ１を通過してマイクロレンズ３０１２によって集光された光束に応じた電荷を生成する。第１の画素群を形成する画素３０１３ａは、画素領域の左側に形成された画素（以下、左画素という）であって、レンズ１の右側の瞳を通過した光束に対応した電荷を生成する。第２の画素群を形成する画素３０１３ｂは、画素領域の右側に形成された画素（以下、右画素という）であって、レンズ１の左側の瞳を通過した光束に対応した電荷を生成する。
【００３０】
画素領域の左側に左画素３０１３ａを設け、画素領域の右側に右画素３０１３ｂを設けることにより、測距演算部７において画面内の水平方向に沿った位相差を検出することができる。一方、画素領域の上側に上画素を設けて下側に下画素を設けることもできる。この場合には、測距演算部７において画面内の垂直方向に沿った位相差を検出することができる。また、画素領域の斜め方向に２つの画素を設けることもできる。この場合には、測距演算部７において画面内の斜め方向に沿った位相差を検出することができる。
【００３１】
Ｓ／Ｈ回路３０２は、画素アレイ３０１のそれぞれの画素において生成された電荷を電圧信号である画素信号として一時的に保持する。図４は、画素アレイ３０１とＳ／Ｈ回路３０２との接続構成の第１の例を示す図である。図４の例において、画素アレイ３０１は、１２列の画素領域Ａ１−Ａ１２で構成されている。勿論、画素アレイ３０１に設けられる画素領域の列数は１２列に限るものではない。例えば、カラーフィルタの配列がベイヤ配列であれば、画素領域の列数は任意の偶数にしてよい。ここで、以下の説明のために、それぞれの画素領域に設けられる左画素をＰｎａ（ｎ＝１、２、…、１２）、右画素をＰｎｂ（ｎ＝１、２、…、１２）と記す。
【００３２】
画素アレイ３０１とＳ／Ｈ回路３０２とは、１行分の画素領域の数と同数の垂直信号線群ＶＬｎ（ｎ＝１、２、３、…、１２）を介して接続されている。それぞれの垂直信号線群は、水平方向に隣接する垂直信号線群との間に画素領域を挟むようにして配置されている。なお、図では示されていないが、左端の画素領域Ａ１のさらに左隣にも垂直信号線群は設けられている。また、それぞれの垂直信号線群ＶＬｎは、２本の垂直信号線ＶＬｎａ、ＶＬｎｂ（ｎ＝１、２、３、…、１２）によって構成されている。垂直信号線ＶＬｎａは対応する左画素Ｐｎａに接続され、垂直信号線ＶＬｎｂは対応する右画素Ｐｎｂに接続される。
【００３３】
図４に示す構成では、Ｒフィルタ３０１１ｒに対応した画素領域、Ｇｒフィルタ３０１１ｇｒに対応した画素領域、Ｇｂフィルタ３０１１ｇｂに対応した画素領域、Ｂフィルタ３０１１ｂに対応した画素領域のうち、互いに対角に配置された画素領域のそれぞれの画素が同一の垂直信号線群に属する共通の垂直信号線に接続されるように構成されている。すなわち、Ｒフィルタ３０１１ｒ及びＢフィルタ３０１１ｂに対応した画素領域のそれぞれの画素は、奇数番目の垂直信号線群ＶＬ１、ＶＬ３、…、ＶＬ１１の対応する垂直信号線に接続される。また、Ｇｒフィルタ３０１１ｇｒ及びＧｂフィルタ３０１１ｇｂに対応した画素領域のそれぞれの画素は、偶数番目の垂直信号線群ＶＬ２、ＶＬ４、…、ＶＬ１２の対応する垂直信号線に接続される。
【００３４】
図５は、画素アレイ３０１とＳ／Ｈ回路３０２との接続構成の第２の例を示す図である。第１の例では、互いに対角に配置された画素領域の左画素及び右画素は、それぞれ、同一の垂直信号線群に属する共通の垂直信号線に接続されるように構成されている。一方、第２の例では、互いに対角に配置された画素領域の左画素及び右画素は、それぞれ、同一の垂直信号線群に属する異なる垂直信号線に接続されるように構成されている。すなわち、第２の例では、それぞれの垂直信号線群ＶＬｎは、４本の垂直信号線ＶＬｎ１ａ、ＶＬｎ１ｂ、ＶＬｎ２ａ、ＶＬｎ２ｂ（ｎ＝１、２、３、…、１２）によって構成されている。垂直信号線ＶＬｎ１ａは、互いに対角に配置された画素領域のうちの左側の画素領域の左画素Ｐｎａに接続され、垂直信号線ＶＬｎ１ｂは、互いに対角に配置された画素領域のうちの左側の画素領域の右画素Ｐｎｂに接続される。また、垂直信号線ＶＬｎ２ａは、互いに対角に配置された画素領域のうちの右側の画素領域の左画素Ｐｎａに接続され、垂直信号線ＶＬｎ２ｂは、互いに対角に配置された画素領域のうちの右側の画素領域の右画素Ｐｎｂに接続される。すなわち、第１の例では複数の画素領域で共用されていた垂直信号線が第２の例では画素領域毎に個別に設けられている。
【００３５】
図６は、Ｓ／Ｈ回路３０２と、水平加算回路３０３ａ、３０３ｂとの接続構成の例を示す図である。図６に示すように、Ｓ／Ｈ回路３０２は、１行分の画素の数と同数のＳ/Ｈ部を有している。このＳ／Ｈ部のうち、半分は左画素用のＳ／Ｈ部ＳＨｎａ（ｎ＝１、２、…、１２）であり、もう半分は右画素用のＳ/Ｈ部ＳＨｎｂ（ｎ＝１、２、…、１２）である。Ｓ／Ｈ部ＳＨｎａは、対応する左画素から出力された画素信号を電圧信号として一時的に保持する。Ｓ／Ｈ部ＳＨｎｂは、対応する右画素Ｐｎｂから出力された画素信号を電圧信号として一時的に保持する。
【００３６】
また、Ｓ／Ｈ部ＳＨｎａ及びＳＨｎｂは、それぞれ、スイッチ回路ＳＣ１を介して水平加算回路３０３ａに接続されるとともに、スイッチ回路ＳＣ２を介して水平加算回路３０３ｂに接続される。スイッチ回路ＳＣ１は、Ｓ／Ｈ部ＳＨｎａのそれぞれに対応したスイッチＳｎａ及びＳ／Ｈ部ＳＨｎｂのそれぞれに対応したスイッチＳｎｂと、それぞれのスイッチと水平加算回路３０３ａとの間に並列に接続された容量Ｃとを有している。スイッチ回路ＳＣ１のスイッチＳｎａ及びＳｎｂは、読出制御回路３０８からのイネーブル信号Ｈ１＿ＥＮによって一斉にオン又はオフされる。読出制御回路３０８からのイネーブル信号Ｈ１＿ＥＮによってスイッチＳｎａ及びＳｎｂがオフとなっている間は、対応するＳ／Ｈ部ＳＨｎａ及びＳＨｎｂから出力された画素信号は容量Ｃに保持される。一方、読出制御回路３０８からのイネーブル信号Ｈ１＿ＥＮによってスイッチＳｎａ及びＳｎｂがオンとなったときには、対応するＳ／Ｈ部ＳＨｎａ及びＳＨｎｂから出力されて容量Ｃに保持されていた画素信号が水平加算回路３０３ａに出力される。また、スイッチ回路ＳＣ２は、スイッチ回路ＳＣ１と同様の構成を有している。ただし、スイッチ回路ＳＣ２のスイッチＳｎａ及びＳｎｂは、読出制御回路３０８からのイネーブル信号Ｈ２＿ＥＮによって一斉にオン又はオフされる。
【００３７】
第１の加算回路としての水平加算回路３０３ａと第２の加算回路としての水平加算回路３０３ｂは、入力された複数の画素信号を選択的に加算して出力する。図７は、水平加算回路の内部構成を示す図である。ここで、水平加算回路３０３ａと水平加算回路３０３ｂとの内部構成は同一である。したがって、ここでは、水平加算回路３０３ａの構成を説明することで、水平加算回路３０３ｂの説明を省略する。
【００３８】
水平加算回路３０３ａは、Ｓ／Ｈ回路３０２が有するＳ／Ｈ部の数と同数の、すなわち１行分の画素の数と同数の出力端を有している。それぞれの出力端には、ＡＤＣ／ゲイン回路３０４ａを構成するＡＤＣ／ゲイン部が接続される。以下では、説明のために、Ｓ／Ｈ部ＳＨｎａと対応するＡＤＣ／ゲイン部をＡＤＣｎａと、Ｓ／Ｈ部ＳＨｎｂと対応するＡＤＣ／ゲイン部をＡＤＣｎｂと記す。
【００３９】
水平加算回路３０３ａのそれぞれの出力端には、出力スイッチｓｎａ及びｓｎｂ（ｎ＝１、２、…、１２）が設けられている。これらの出力スイッチｓｎａ及びｓｎｂのオン／オフは、読出制御回路３０８によって制御される。出力スイッチｓｎａ及びｓｎｂのうちの何れかがオンされたときには、対応するＡＤＣ／ゲイン部に対して画素信号が入力される。ここで、図では省略されているが、出力スイッチの入力端ｓｎａ及びｓｎｂには水平加算回路３０３ａの出力を保持しておくための容量が接続されている。対応する出力スイッチｓｎａ及びｓｎｂのうちの対応する出力スイッチがオフとなっている間は、画素信号は容量において保持される。
【００４０】
同一の画素領域に属する左画素用の水平加算回路３０３ａの入力端と右画素用の水平加算回路３０３ａの入力端とは、加算スイッチｓ１−１からｓ１−１２を介して接続されている。例えば、Ｓ／Ｈ部ＳＨ１ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ１ｂからの画素信号を入力するための入力端とは加算スイッチｓ１−１を介して接続されている。また、Ｓ／Ｈ部ＳＨ２ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ２ｂからの画素信号を入力するための入力端とは加算スイッチｓ１−２を介して接続されている。他も同様である。加算スイッチｓ１−１からｓ１−１２のオン／オフは、読出制御回路３０８によって制御される。加算スイッチｓ１−１からｓ１−１２のうちの何れかがオンされたときには、対応する画素領域に属する左画素の画素信号と右画素の画素信号とが加算（混合）される。例えば、加算スイッチｓ１−１がオンされたときには、画素領域Ａ１の左画素１ａと右画素１ｂの画素信号が加算される。
【００４１】
奇数番目の画素領域の左画素用の水平加算回路３０３ａの入力端と、次の奇数番目の画素領域の左画素用の水平加算回路３０３ａの入力端とは、加算スイッチｓ２−１ａからｓ２−６ａを介して接続されている。例えば、Ｓ／Ｈ部ＳＨ１ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ３ａからの画素信号を入力するための入力端とは加算スイッチｓ２−１ａを介して接続されている。また、Ｓ／Ｈ部ＳＨ３ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ５ａからの画素信号を入力するための入力端とは加算スイッチｓ２−２ａを介して接続されている。他も同様である。加算スイッチｓ２−１ａからｓ２−６ａのオン／オフは、読出制御回路３０８によって制御される。加算スイッチｓ２−１ａからｓ２−６ａのうちの何れかがオンされたときには、対応する奇数番目の画素領域に属する左画素の画素信号が加算（混合）される。例えば、加算スイッチｓ２−１ａがオンされたときには、画素領域Ａ１の左画素Ｐ１ａと画素領域Ａ３の左画素Ｐ３ａの画素信号が加算される。
【００４２】
奇数番目の画素領域の右画素用の水平加算回路３０３ａの入力端と、次の奇数番目の画素領域の右画素用の水平加算回路３０３ａの入力端とは、加算スイッチｓ２−１ｂからｓ２−６ｂを介して接続されている。例えば、Ｓ／Ｈ部ＳＨ１ｂからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ３ｂからの画素信号を入力するための入力端とは加算スイッチｓ２−１ｂを介して接続されている。また、Ｓ／Ｈ部ＳＨ３ｂからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ５ｂからの画素信号を入力するための入力端とは加算スイッチｓ２−２ｂを介して接続されている。他も同様である。加算スイッチｓ２−１ｂからｓ２−６ｂのオン／オフは、読出制御回路３０８によって制御される。加算スイッチｓ２−１ｂからｓ２−６ｂのうちの何れかがオンされたときには、対応する奇数番目の画素領域に属する右画素の画素信号が加算（混合）される。例えば、加算スイッチｓ２−１ｂがオンされたときには、画素領域Ａ１の右画素Ｐ１ｂと画素領域Ａ３の右画素Ｐ３ｂの画素信号が加算される。
【００４３】
偶数番目の画素領域の左画素用の水平加算回路３０３ａの入力端と、次の偶数番目の画素領域の左画素用の水平加算回路３０３ａの入力端とは、加算スイッチｓ３−１ａからｓ３−６ａを介して接続されている。例えば、Ｓ／Ｈ部ＳＨ２ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ４ａからの画素信号を入力するための入力端とは加算スイッチｓ３−１ａを介して接続されている。また、Ｓ／Ｈ部ＳＨ４ａからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ６ａからの画素信号を入力するための入力端とは加算スイッチｓ３−２ａを介して接続されている。他も同様である。加算スイッチｓ３−１ａからｓ３−６ａのオン／オフは、読出制御回路３０８によって制御される。加算スイッチｓ３−１ａからｓ３−６ａのうちの何れかがオンされたときには、対応する偶数番目の画素領域に属する左画素の画素信号が加算（混合）される。例えば、加算スイッチｓ３−１ａがオンされたときには、画素領域Ａ２の左画素Ｐ２ａと画素領域Ａ４の左画素Ｐ４ａの画素信号が加算される。
【００４４】
偶数番目の画素領域の右画素用の水平加算回路３０３ａの入力端と、次の偶数番目の画素領域の右画素用の水平加算回路３０３ａの入力端とは、加算スイッチｓ３−１ｂからｓ３−６ｂを介して接続されている。例えば、Ｓ／Ｈ部ＳＨ２ｂからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ４ｂからの画素信号を入力するための入力端とは加算スイッチｓ３−１ｂを介して接続されている。また、Ｓ／Ｈ部ＳＨ４ｂからの画素信号を入力するための入力端とＳ／Ｈ部ＳＨ６ｂからの画素信号を入力するための入力端とは加算スイッチｓ３−２ｂを介して接続されている。他も同様である。加算スイッチｓ３−１ｂからｓ３−６ｂのオン／オフは、読出制御回路３０８によって制御される。加算スイッチｓ３−１ｂからｓ３−６ｂのうちの何れかがオンされたときには、対応する偶数番目の画素領域に属する右画素の画素信号が加算（混合）される。例えば、加算スイッチｓ３−１ｂがオンされたときには、画素領域Ａ２の左画素Ｐ２ｂと画素領域Ａ４の左画素Ｐ４ｂの画素信号が加算される。
【００４５】
第１のＡ／Ｄ変換回路としてのＡＤＣ／ゲイン回路３０４ａは、水平加算回路３０３ａの出力端のそれぞれに接続されたＡＤＣ／ゲイン部ＡＤＣｎａ（ｎ＝１、２、３、…、１２）を有し、ＣＰＵ６によって読出制御回路３０８に設定された表示用のアナログゲイン（第１のアナログゲイン）に従って、画素信号を増幅しつつ、デジタル信号に変換する。第２のＡ／Ｄ変換回路としてのＡＤＣ／ゲイン回路３０４ｂは、水平加算回路３０３ｂの出力端のそれぞれに接続されたＡＤＣ／ゲイン部ＡＤＣｎｂ（ｎ＝１、２、３、…、１２）を有し、ＣＰＵ６によって読出制御回路３０８に設定された測距用のアナログゲイン（第２のアナログゲイン）に従って、画素信号を増幅しつつ、デジタル信号に変換する。Ｖｒｅｆ３０５ａは、ＡＤＣ／ゲイン回路３０４ａにおけるＡ／Ｄ変換のために用いられる電源である。Ｖｒｅｆ３０５ｂは、ＡＤＣ／ゲイン回路３０４ｂにおけるＡ／Ｄ変換のために用いられる電源である。Ｖｒｅｆ３０５ａ及びＶｒｅｆ３０５ｂによって生成される電圧の大きさ等に応じてＡＤＣ／ゲイン回路３０４ａ及びＡＤＣ／ゲイン回路３０４ｂのダイナミックレンジは決定される。
【００４６】
デジタルメモリ３０６ａは、読出制御回路３０８からの制御信号に従って、ＡＤＣ／ゲイン回路３０４ａで生成されたデジタル画素信号を一時的に記憶する。デジタルメモリ３０６ｂは、読出制御回路３０８からの制御信号に従って、ＡＤＣ／ゲイン回路３０４ｂで生成されたデジタル画素信号を一時的に記憶する。
【００４７】
出力回路３０７ａは、読出制御回路３０８からの制御信号に従って、デジタルメモリ３０６ａに記憶されているデジタル画素信号を読み出して撮像素子３の外部に出力する。出力回路３０７ｂは、読出制御回路３０８からの制御信号に従って、デジタルメモリ３０６ｂに記憶されているデジタル画素信号を読み出して撮像素子３の外部に出力する。
【００４８】
読出制御回路３０８は、前述した撮像素子３の各部の制御をするための制御信号を生成する。読出制御回路３０８によって生成される制御信号により、画素アレイ３０１における電荷の蓄積、水平加算回路３０３ａ及び３０３ｂにおける画素加算の設定、ＡＤＣ／ゲイン回路３０４ａ及び３０４ｂにおけるアナログゲインの設定等が行われる。
【００４９】
以下、本実施形態に係る撮像装置の動作を説明する。本実施形態における測距は、ライブビュー表示中にも行われ得る。図８は、ライブビュー表示と測距とが並列して実行されるときの水平加算回路３０３ａの設定を示す図である。図９は、ライブビュー表示と測距とが並列して実行されるときの水平加算回路３０３ｂの設定を示す図である。ライブビュー表示と測距とが並列して実行されるときには、水平加算回路３０３ａと水平加算回路３０３ｂのうちの一方が表示用の画素信号を生成する回路として利用され、他方が測距用の画素信号を生成する回路として利用される。以下では、水平加算回路３０３ａが表示用の画素信号を生成する回路として利用され、水平加算回路３０３ｂが測距用の画素信号を生成する回路として利用される例を説明する。
【００５０】
表示用の画素信号は、同一の画素領域内の左画素と右画素の画素信号を加算することで得られる。したがって、読出制御回路３０８は、加算スイッチｓ１−１、ｓ１−２、ｓ１−３、ｓ１−４、ｓ１−５、ｓ１−６、ｓ１−７、ｓ１−８、ｓ１−９、ｓ１−１０、ｓ１−１１、ｓ１−１２をオンにする。これらの加算スイッチがオンされることにより、図８に示すように、水平加算回路３０３ａからはそれぞれの画素領域の左画素と右画素の画素信号の加算信号が出力される。
【００５１】
ここで、ライブビュー表示の際には、フレームレートの低下の抑制等のために、隣接する同色の画素信号を加算して読み出すことが行われる。本実施形態でもこのような加算読出を行うことができる。加算読出をするときに、読出制御回路３０８は、例えば加算スイッチｓ２−１ａ、ｓ２−３ａ及びｓ２−５ａをオンに、加算スイッチｓ２−２ａ、ｓ２−４ａ及びｓ２−６ａをオフにするとともに、加算スイッチｓ３−１ａ、ｓ３−３ａ、及びｓ３−５ａをオンに、加算スイッチｓ３−２ａ、ｓ３−４ａ及びｓ３−６ａをオフにする。これにより、水平加算回路３０３ａの状態は第１の状態となって、水平方向に隣接する２つの奇数番目の画素領域の画素信号が加算されるとともに、水平方向に隣接する２つの偶数番目の画素領域の画素信号が加算される。すなわち、水平方向に隣接する２つの同色の画素信号が加算される。
【００５２】
例えば、加算スイッチｓ１−１、ｓ１−３、ｓ２−１ａがオンに、加算スイッチｓ２−２ａがオフにされることにより、画素Ｐ１ａ、Ｐ１ｂ、Ｐ３ａ、Ｐ３ｂの画素信号が画素Ｐ１ａのための信号線の中で加算（混合）される。同様に、加算スイッチｓ１−５、ｓ１−７、ｓ２−３ａがオンに、加算スイッチｓ２−４ａ、ｓ２−１ｂ、ｓ２−２ｂがオフにされることにより、画素Ｐ５ａ、Ｐ５ｂ、Ｐ７ａ、Ｐ７ｂの画素信号が画素Ｐ５ａのための信号線において加算され、加算スイッチｓ１−９、ｓ１−１１、ｓ２−５ａがオンに、加算スイッチｓ２−６ａ、ｓ２−３ｂ、ｓ２−４ｂがオフにされることにより、画素Ｐ９ａ、Ｐ９ｂ、Ｐ１１ａ、Ｐ１１ｂの画素信号が画素Ｐ９ａのための信号線において加算される。
【００５３】
また、加算スイッチｓ１−２、ｓ１−４、ｓ３−１ａがオンに、加算スイッチｓ３−２ａ、ｓ３−１ｂ、ｓ３−２ｂがオフにされることにより、画素Ｐ２ａ、Ｐ２ｂ、Ｐ４ａ、Ｐ４ｂの画素信号が画素Ｐ２ａのための信号線において加算される。同様に、加算スイッチｓ１−６、ｓ１−８、ｓ３−３ａがオンに、加算スイッチｓ３−４ａ、ｓ３−３ｂ、ｓ３−４ｂがオフにされることにより、画素Ｐ６ａ、Ｐ６ｂ、Ｐ８ａ、Ｐ８ｂの画素信号が画素Ｐ６ａのための信号線において加算され、加算スイッチｓ１−１０、ｓ１−１２、ｓ３−５ａがオンに、加算スイッチｓ３−６ａ、ｓ３−５ｂ、ｓ３−６ｂがオフにされることにより、画素Ｐ１０ａ、Ｐ１０ｂ、Ｐ１２ａ、Ｐ１２ｂの画素信号が画素Ｐ１０ａのための信号線において加算される。
【００５４】
このような加算によって６個の加算信号が生成される。これらの加算信号は、何れも水平方向に隣接する同色の画素領域からの画素信号を加算することで得られる信号である。これらの加算信号を対応するＡＤＣ／ゲイン部に出力させるために、読出制御回路３０８は、出力スイッチｓ１ａ、ｓ２ａ、ｓ５ａ、ｓ６ａ、ｓ９ａ、ｓ１０ａをオンにする。これらの出力スイッチがオンされることにより、加算信号は対応するＡＤＣ／ゲイン部に出力される。
【００５５】
測距用の画素信号は、それぞれの画素領域に設けられた画素の画素信号を個別に出力することで得られる。したがって、読出制御回路３０８は、加算スイッチｓ１−１、ｓ１−２、ｓ１−３、ｓ１−４、ｓ１−５、ｓ１−６、ｓ１−７、ｓ１−８、ｓ１−９、ｓ１−１０、ｓ１−１１、ｓ１−１２をオフにする。これらの加算スイッチがオフされることにより、図９に示すように、水平加算回路３０３ａからはそれぞれの画素領域の左画素と右画素の画素信号が個別に出力される。
【００５６】
ここで、測距用の画素信号についても表示用の画素信号と同様の加算読出を行うことができる。加算読出をするときに、読出制御回路３０８は、例えば加算スイッチｓ３−１ａ、ｓ３−１ｂ、ｓ３−３ａ、ｓ３−３ｂ、ｓ３−５ａ及びｓ３−５ｂをオンに、ｓ３−２ａ、ｓ３−２ｂ、ｓ３−４ａ、ｓ３−４ｂ、ｓ３−６ａ及びｓ３−６ｂ、ｓ１−２、ｓ１−４、ｓ１−６、ｓ１−８、ｓ１−１０、ｓ１−１２をオフにする。これにより、水平加算回路３０３ｂの状態は、第２の状態となって水平方向に隣接する画素領域の同一の位置の画素信号が加算される。
【００５７】
例えば、加算スイッチｓ３−１ａ及びｓ３−１ｂがオンに、Ｓ３−２ａ及びｓ３−２ｂ、ｓ１−２、ｓ１−４がオフにされることにより、画素Ｐ２ａと画素Ｐ４ａとが画素Ｐ２ａのための信号線の中で加算（混合）されるとともに、画素Ｐ２ｂと画素Ｐ４ｂとが画素Ｐ２ｂのための信号線の中で加算される。同様に、加算スイッチｓ３−３ａ及びｓ３−３ｂがオンに、Ｓ３−４ａ及びｓ３−４ｂ、ｓ１−６、ｓ１−８がオフにされることにより、画素Ｐ６ａと画素Ｐ８ａとが画素Ｐ６ａのための信号線の中で加算（混合）されるとともに、画素Ｐ６ｂと画素Ｐ８ｂとが画素Ｐ６ｂのための信号線の中で加算され、加算スイッチｓ３−５ａ及びｓ３−５ｂがオンに、Ｓ３−６ａ及びｓ３−６ｂ、ｓ１−１０、ｓ１−１２がオフにされることにより、画素Ｐ１０ａと画素Ｐ１２ａとが画素Ｐ１０ａのための信号線の中で加算（混合）されるとともに、画素Ｐ１０ｂと画素Ｐ１２ｂとが画素Ｐ１０ｂのための信号線の中で加算される。
【００５８】
このような加算によって６個の加算信号（左画素の加算信号が３個、右画素の加算信号が３個）が生成される。これらの加算信号は、水平方向に隣接する同色の画素領域の左画素の画素信号及び水平方向に隣接する同色の画素領域の右画素の画素信号を加算することで得られる信号である。なお、図９の例では、画素Ｐ２ａ及び画素Ｐ４ａの加算信号と画素Ｐ２ｂ及び画素Ｐ４ｂの加算信号とで１対の右画素の画素信号と左画素の画素信号となる。同様に、画素Ｐ６ａ及び画素Ｐ８ａの加算信号と画素Ｐ６ｂ及び画素Ｐ８ｂの加算信号とで１対の右画素の画素信号と左画素の画素信号となり、画素Ｐ１０ａ及び画素Ｐ１２ａの加算信号と画素Ｐ１０ｂ及び画素Ｐ１２ｂの加算信号とで１対の右画素の画素信号と左画素の画素信号となる。これらの加算信号を対応するＡＤＣ／ゲイン部に出力させるために、読出制御回路３０８は、出力スイッチｓ２ａ、ｓ２ｂ、ｓ６ａ、ｓ６ｂ、ｓ１０ａ、ｓ１０ｂをオンにする。これらの出力スイッチがオンされることにより、加算信号は対応するＡＤＣ／ゲイン部に出力される。
【００５９】
以上のような一連の画素信号の読み出しを画素アレイ３０１の行毎に繰り返すことにより、ライブビュー表示用の画素信号と測距用の画素信号とを同時に読み出すことができる。
【００６０】
以上のような画素信号の読み出しの後、ＡＤＣ／ゲイン回路３０４ａ及びＡＤＣ／ゲイン回路３０４ｂのそれぞれのＡＤＣ／ゲイン部は、入力された画素信号のそれぞれを、設定されたアナログゲインで増幅しつつ、デジタル信号に変換する。ここで、画素信号が入力されないＡＤＣ／ゲイン部（図８の例では、ＡＤＣ／ゲイン部ＡＤＣ１ａ、ＡＤＣ２ａ、ＡＤＣ５ａ、ＡＤＣ６ａ、ＡＤＣ９ａ、ＡＤＣ１０ａ以外のＡＤＣ／ゲイン部、図９の例では、ＡＤＣ／ゲイン部ＡＤＣ２ａ、ＡＤＣ２ｂ、ＡＤＣ６ａ、ＡＤＣ６ｂ、ＡＤＣ１０ａ、ＡＤＣ１０ｂ以外のＡＤＣ／ゲイン部）については電源をオフしておいてもよい。不要なＡＤＣ／ゲイン部の電源をオフすることで省電力化を図ることができる。
【００６１】
図１０は、測距用の画素信号に対するアナログゲインの設定とＡＤＣ／ゲイン回路３０４ｂの出力との関係を示した図である。ここで、図１０の横軸は、画素における電荷蓄積時間を示している。図１０は、ＡＤＣ／ゲイン部の出力を示す。
【００６２】
一般に、画素を構成するフォトダイオード（ＰＤ）は、光の入射時間にほぼ比例した電荷を生成する。すなわち、画素信号の大きさは電荷の蓄積時間に比例する。ここで、表示用の画素信号は左画素と右画素の画素信号を加算したものであるのに対し、測距用の画素信号は左画素と右画素の何れかの画素信号である。このため、電荷の蓄積時間が同じであっても、測距用の画素信号の大きさは、表示用の画素信号の大きさの半分程度になる。したがって、精度のよい測距演算のためには、測距用の画素信号は適切なアナログゲインで増幅されることが望ましい。
【００６３】
しかしながら、例えば、低輝度光源下において高輝度被写体が存在している場合等で、１２ｄＢのような高ゲインの設定がなされると、測距用の画素信号であっても、ＡＤＣのＡ／Ｄ変換できる範囲（ＡＤフルレンジ）を超えて飽和しまう可能性がある。ＡＤフルレンジを超えた画素信号成分は、図１０に示すように破棄されることになる。破棄される画素信号成分は、ゲインが大きくなるほどに大きくなる。
【００６４】
本実施形態では、ＡＤＣ／ゲイン回路３０４ａにはライブビュー表示用の画素信号が入力され、ＡＤＣ／ゲイン回路３０４ｂには測距用の画素信号が入力される。したがって、ＡＤＣ／ゲイン回路３０４ａ及びＡＤＣ／ゲイン回路３０４ｂのそれぞれで個別にアナログゲインの設定をすることで、ライブビュー表示用の画素信号及び測距用の画素信号のそれぞれに対する最適な露出設定をすることができる。例えば、図１０のような場合には、測距用の画素信号については増幅を行わないか、アナログゲインの設定を小さくすることで画素信号の飽和量を小さくして画素信号を最大限に活用することができる。
【００６５】
以上説明したように本実施形態によれば、画素信号を加算する加算回路をライブビュー表示用と測距用とで個別に持つことでライブビュー表示用と測距用の画素信号の読み出しを同時に行うことができる。これによって、測距を行う場合のフレームレートの低下及びデータレートの増大を抑制することができる。
【００６６】
また、本実施形態では、ライブビュー表示用と測距用の加算回路のそれぞれに対応するＡＤＣ／ゲイン回路を持つことで、ライブビュー表示用と測距用の画素信号のそれぞれに対して最適な露出設定を行うことができる。
【００６７】
また、図８及び図９に示す例では、ライブビュー表示用のＡＤＣ／ゲイン回路３０４ａにおいては６個のＡＤＣ／ゲイン部が動作し、測距用のＡＤＣ／ゲイン回路３０４ｂにおいても６個のＡＤＣ／ゲイン部が動作する。これにより、撮像素子３の後段の画素信号の取り込み処理を共通化することができる。この画素信号の取り込み処理回路の共通化の分だけ、回路規模の削減を図ることができる。
【００６８】
ここで、前述した例では、ライブビュー表示用の水平加算回路は水平加算回路３０３ａであり、測距用の水平加算回路は水平加算回路３０３ｂであるとしている。しかしながら、水平加算回路３０３ａと水平加算回路３０３ｂとは同じ構成を有しており、ライブビュー表示用の水平加算回路として水平加算回路３０３ａを用い、測距用の水平加算回路として水平加算回路３０３ｂを用いるための設定は加算スイッチ及び出力スイッチの設定を切り替えることのみで行われる。したがって、加算スイッチ及び出力スイッチの設定の切り替え方によってはライブビュー表示用の水平加算回路として水平加算回路３０３ｂを用い、測距用の水平加算回路として水平加算回路３０３ａを用いることもできる。
【００６９】
［変形例１］
以下、本実施形態の変形例を説明する。前述した水平加算回路３０３ａ及び３０３ｂでは、内部のスイッチの設定を切り替えることによって、種々の加算処理が行われ得る。例えば、図１１は、変形例１の水平加算回路３０３ｂの設定を示す図である。
【００７０】
図１１のような加算は、例えば加算スイッチｓ３−１ａ、ｓ３―３ａ、ｓ３−５ａ、加算スイッチｓ３−０ｂ（図７では示されていないが、１番目の画素領域の左隣の０番目の画素領域の右画素用の入力端と、２番目の画素領域の右画素用の入力端とを接続するスイッチ）、ｓ３−２ｂ、ｓ３−４ｂをオンに、これら以外の加算スイッチをオフにすることで行われる。また、出力スイッチについては、出力スイッチｓ２ａ、ｓ２ｂ、ｓ６ａ、ｓ６ｂ、ｓ１０ａ、ｓ１０ｂのみをオンにすればよい。
【００７１】
図１１のような加算では、図９と同様に水平方向に隣接する左画素の画素信号同士及び右画素の画素信号同士が加算された６個の加算信号（左画素の加算信号が３個、右画素の加算信号が３個）が生成される。図１１の例では、画素加算に用いられる画素が図９の例と異なっているが、動作させるＡＤＣ／ゲイン部については図９の例と同じにすることができる。すなわち、本実施形態では、適宜に最適な測距用の画素信号の加算を行うことができる。
【００７２】
また、図９とは異なり、図１１の例では、画素Ｐ２ａと画素Ｐ４ａの加算信号と画素Ｐ４ｂと画素Ｐ６ｂの加算信号とで１対の右画素の画素信号と左画素の画素信号となる。同様に、画素Ｐ６ａと画素Ｐ８ａの加算信号と画素Ｐ８ｂと画素Ｐ１０ｂの加算信号とで１対の右画素の画素信号と左画素の画素信号となる。すなわち、図１１のような加算では、左画素と右画素とで空間的にオーバーラップする領域が減るので、左画素と右画素の間の視差の最適化を図ることができる。
【００７３】
［変形例２］
また、前述した実施形態及び変形例１は、加算回路を用いた画素信号の加算の例である。しかしながら、本実施形態の加算回路は、画素間引きを行うこともできる。
【００７４】
図１２は、変形例２の水平加算回路３０３ｂの設定を示す図である。ここで、図１２は、水平加算回路３０３ｂにおける水平１／２間引きの例を示している。図１２のような間引きは、例えばすべての加算スイッチをオフにするとともに、出力スイッチｓ２ａ、ｓ２ｂ、ｓ６ａ、ｓ６ｂ、ｓ１０ａ、ｓ１０ｂをオンにすることで行われる。このような設定によって、出力される画素信号の数は１／２に間引きされる。
【００７５】
図１２において、加算スイッチの設定によっては、画素Ｐ２ａからの画素信号を出力スイッチｓ２ａを介して出力させるのではなく、画素Ｐ４ａからの画素信号を出力スイッチｓ２ａを介して出力させるといった変形を行うこともできる。
【００７６】
［変形例３］
前述した実施形態及び変形例１は、水平方向に隣接する同色の２画素の加算の例である。しかしながら、本実施形態の加算回路は、水平方向に隣接する同色の２画素以外の加算を行うこともできる。
【００７７】
図１３は、変形例３の水平加算回路３０３ａの設定を示す図である。ここで、図１３は、水平加算回路３０３ａにおける水平３画素加算の例を示している。図１３のような加算は、例えば加算スイッチｓ１−１、ｓ１−２、ｓ１−３、ｓ１−４、ｓ１−５、ｓ１−６、ｓ１−７、ｓ１−８、ｓ１−９、ｓ１−１０、ｓ１−１１、ｓ１−１２、加算スイッチｓ２−１ａ、ｓ２−２ａ、ｓ２−４ａ、ｓ２−５ａ、ｓ３−２ａ、ｓ３−３ａ、ｓ３−５ａ、ｓ３−６ａをオンに、これら以外の加算スイッチをオフにすることで行われる。また、出力スイッチについては、出力スイッチｓ１ａ、ｓ４ａ、ｓ７ａ、ｓ１０ａのみをオンにすればよい。
【００７８】
図１４は、変形例３の水平加算回路３０３ｂの設定を示す図である。ここで、図１４は、水平加算回路３０３ｂにおける水平３画素加算の例を示している。図１４のような加算は、例えば加算スイッチｓ３−１ａ、ｓ３−２ａ、ｓ３−４ａ、ｓ３−５ａ、ｓ３−１ｂ、ｓ３−２ｂ、ｓ３−４ｂ、ｓ３−５ｂをオンに、これら以外の加算スイッチをオフにすることで行われる。また、出力スイッチについては、出力スイッチｓ２ａ、ｓ２ｂ、ｓ８ａ、ｓ８ｂのみをオンにすればよい。
【００７９】
図１５は、変形例３の水平加算回路３０３ｂの別の設定を示す図である。ここで、図１５は、水平加算回路３０３ｂにおける水平２／３画素加算の例を示している。図１５のような加算は、例えば加算スイッチｓ３−１ａ、ｓ３−４ａ、ｓ３−２ｂ、ｓ３−５ｂをオンに、これら以外の加算スイッチをオフにすることで行われる。また、出力スイッチについては、出力スイッチｓ２ａ、ｓ２ｂ、ｓ８ａ、ｓ８ｂのみをオンにすればよい。
【００８０】
図１５のような加算では、図１１の例と同様に、左画素と右画素とは空間的にオーバーラップしていないので、左画素と右画素の間の視差の最適化を図ることができる。
【００８１】
［変形例４］
前述した変形例２のさらなる変形例として、１／２以外の画素間引きを行うこともできる。図１６は、変形例４の水平加算回路３０３ｂの設定を示す図である。ここで、図１６は、１／３画素間引きの例である。図１６のような画素間引きは、例えばすべての加算スイッチをオフにするとともに、出力スイッチｓ２ａ、ｓ２ｂ、ｓ８ａ、ｓ８ｂをオンにすることで行われる。変形例２のときと同様に、加算スイッチの設定によっては、画素Ｐ２ａからの画素信号を出力スイッチｓ２ａを介して出力させるのではなく、画素Ｐ４ａからの画素信号を出力スイッチｓ２ａを介して出力させるといった変形を行うこともできる。
【００８２】
［変形例５］
前述した実施形態及びその変形例では、１つの画素領域に２つの画素が配置されている。しかしながら、画素領域に配置される画素の数は２つに限るものではない。例えば、図１７に示すように、１つの画素領域の左上画素３０１３ａ、右上画素３０１３ｂ、左下画素３０１３ｃ、右下画素３０１３ｄが配置される画素アレイ３０１の構成であっても本実施形態の技術を適用することができる。
【００８３】
図１８は、１つの画素領域に４つの画素が配置されるときの画素アレイ３０１と垂直信号線群との接続構成の第１の例を示す図である。ここで、図１８においては、隣接する２つの画素領域と垂直信号線群との接続構成のみを示しているが、画素領域の数は２つに限るものではないことはいうまでもない。また、図１８においては、左上画素をｎＬＴ、右上画素をｎＲＴ、左下画素をｎＬＢ、右下画素をｎＲＢ（ｎ＝１、２）と記している。
【００８４】
第１の例では、同一画素領域内の左上画素と左下画素との組を前述した実施形態で説明した左画素とみなすとともに、同一画素領域内の右上画素と右下画素との組を前述した実施形態で説明した右画素とみなして、それぞれ対応する垂直信号線群の共通の垂直信号線に接続するようにしている。例えば画素領域Ａ１では、左上画素１ＬＴと左下画素１ＬＢを左画素Ｐ１ａとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ａに接続し、右上画素１ＲＴと右下画素１ＲＢを右画素Ｐ１ｂとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ｂに接続している。同様に、画素領域Ａ２では、左上画素２ＬＴと左下画素２ＬＢを左画素Ｐ２ａとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ａに接続し、右上画素２ＲＴと右下画素２ＲＢを右画素Ｐ２ｂとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ｂに接続している。
【００８５】
図１８のような接続構成では、左上画素と左下画素の加算信号及び右上画素と右下画素の加算信号が画素アレイ３０１から出力される。したがって、画素アレイ３０１よりも後段のＳ／Ｈ回路３０２と、水平加算回路３０３ａ、３０３ｂと、ＡＤＣ／ゲイン回路３０４ａ、３０４ｂと、Ｖｒｅｆ３０５ａ、３０５と、デジタルメモリ３０６ａ、３０６ｂと、出力回路３０７ａ、３０７ｂと、読出制御回路３０８とは、前述した実施形態及びその変形例とまったく同じものを用いることができる。
【００８６】
図１９は、１つの画素領域に４つの画素が配置されるときの画素アレイ３０１と垂直信号線群との接続構成の第２の例を示す図である。
【００８７】
第２の例では、同一画素領域内の左上画素と右上画素との組を前述した実施形態で説明した上画素とみなすとともに、同一画素領域内の左下画素と右下画素との組を前述した実施形態で説明した下画素とみなして、それぞれ対応する垂直信号線群の共通の垂直信号線に接続するようにしている。例えば画素領域Ａ１では、左上画素１ＬＴと右上画素１ＲＴを上画素Ｐ１ａとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ａに接続し、左下画素１ＬＢと右下画素１ＲＢを下画素Ｐ１ｂとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ｂに接続している。同様に、画素領域Ａ２では、左上画素２ＬＴと右上画素２ＲＴを上画素Ｐ２ａとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ａに接続し、左下画素２ＬＢと右下画素２ＲＢを下画素Ｐ２ｂとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ｂに接続している。
【００８８】
図１９のような接続構成では、左上画素と右上画素の加算信号及び左下画素と右下画素の加算信号が画素アレイ３０１から出力される。したがって、画素アレイ３０１よりも後段のＳ／Ｈ回路３０２と、水平加算回路３０３ａ、３０３ｂと、ＡＤＣ／ゲイン回路３０４ａ、３０４ｂと、Ｖｒｅｆ３０５ａ、３０５と、デジタルメモリ３０６ａ、３０６ｂと、出力回路３０７ａ、３０７ｂと、読出制御回路３０８とは、前述した実施形態及びその変形例とまったく同じものを用いることができる。そして、図１９のような接続構成では、測距演算部７において画面内の垂直方向に沿った位相差を検出することができる。
【００８９】
図２０は、１つの画素領域に４つの画素が配置されるときの画素アレイ３０１と垂直信号線群との接続構成の第３の例を示す図である。
【００９０】
第３の例では、同一画素領域内の左上画素と右下画素との組を１つの画素とみなすとともに、同一画素領域内の左下画素と右上画素との組を１つの画素とみなして、それぞれ対応する垂直信号線群の共通の垂直信号線に接続するようにしている。例えば画素領域Ａ１では、左上画素１ＬＴと右下画素１ＲＢを画素Ｐ１ａとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ｂに接続し、左下画素１ＬＢと右上画素１ＲＴを下画素Ｐ１ｂとして垂直信号線群ＶＬ１の垂直信号線ＶＬ１ａに接続している。同様に、画素領域Ａ２では、左上画素２ＬＴと右下画素２ＲＢを画素Ｐ２ａとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ｂに接続し、左下画素２ＬＢと右上画素２ＲＴを下画素Ｐ２ｂとして垂直信号線群ＶＬ２の垂直信号線ＶＬ２ａに接続している。
【００９１】
図２０のような接続構成では、左上画素と右下画素の加算信号及び左下画素と右上画素の加算信号が画素アレイ３０１から出力される。したがって、画素アレイ３０１よりも後段のＳ／Ｈ回路３０２と、水平加算回路３０３ａ、３０３ｂと、ＡＤＣ／ゲイン回路３０４ａ、３０４ｂと、Ｖｒｅｆ３０５ａ、３０５と、デジタルメモリ３０６ａ、３０６ｂと、出力回路３０７ａ、３０７ｂと、読出制御回路３０８とは、前述した実施形態及びその変形例とまったく同じものを用いることができる。そして、図１９のような接続構成では、測距演算部７において画面内の斜め方向に沿った位相差を検出することができる。
【００９２】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００９３】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００９４】
１  レンズ、２  レンズ駆動部、３  撮像素子、４  撮像素子駆動部、５  撮像素子シフト部、６  ＣＰＵ、７  測距演算部、８  画像生成部、９  測距画素露出演算部、１０  表示画素露出演算部、１１  メモリ部、１２  表示部、１３  記録部、１４  操作部、１５  バス、３０１  画素アレイ、３０２  サンプル／ホールド（Ｓ／Ｈ）回路、３０３ａ，３０３ｂ  水平加算回路、３０４ａ，３０４ｂ  ＡＤＣ／ゲイン回路、３０５ａ，３０５ｂ  基準電源（Ｖｒｅｆ）、３０６ａ，３０６ｂ  デジタルメモリ、３０７ａ，３０７ｂ  出力回路、３０８  読出制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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