(57)【要約】【課題】電界緩和不良や耐圧低下を抑制でき、かつ、リーク発生要因となる結晶ダメージを抑制できる構造のＳｉＣ半導体装置とする。【解決手段】メインセル領域Ｒｍとセンスセル領域Ｒｓの間を電気的に分離するように素子分離層１４を備えつつ、素子分離層１４の底部において電界集中が緩和されるように電界緩和層１５を備える。また、電界緩和層１５を直線状で構成し、隣り合う電界緩和層１５を隣り合うｐ型ディープ層５の間隔Ｗｄと同じ間隔で形成し、電界の入り込みを抑制する。さらに、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間においても、両者の間隔Ｗｐを隣り合うｐ型ディープ層５の間隔Ｗｄ以下にし、電界の入り込みを抑制する。【選択図】図２
2018121020.tif 000002
【特許請求の範囲】
【請求項１】
メインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）とを有する炭化珪素半導体装置であって、
裏面側が第１導電型もしくは第２導電型の高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度の第１導電型のドリフト層（２）とされた炭化珪素にて構成される半導体基板（１、２）に形成され、前記メインセル領域（Ｒｍ）および前記センスセル領域（Ｒｓ）それぞれに備えられたＭＯＳＦＥＴと、
前記メインセル領域と前記センスセル領域との間に形成され、前記メインセル領域側と前記センスセル領域側とに分離すると共に、前記センスセル領域を囲む素子分離層（１４）と、
前記メインセル領域と前記センスセル領域との間において、前記素子分離層よりも深い位置まで形成された第２導電型の電界緩和層（１５）とを備え、
前記ＭＯＳＦＥＴは、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ベース領域よりも深く高不純物濃度で構成された第２導電型のディープ層（５）と、
前記ソース領域と前記ベース領域とを貫通して設けられたトレンチ（６）内に、前記ゲート絶縁膜（７）を介してゲート電極（８）が形成されたトレンチゲート構造と、
前記ソース領域および前記ディープ層に電気的に接続されるソース電極（１０、１１）と、
前記高濃度不純物層と電気的に接続されるドレイン電極（１２）と、を有して構成され、
前記ディープ層および前記電界緩和層は、一方向を長手方向とする直線状で構成されていると共に、複数本が所定の間隔（Ｗｄ）で並んで配置されることでストライプ状とされており、
前記電界緩和層は、少なくとも前記メインセル領域側から前記センスセル領域側に突き出している第１部分と、前記センスセル領域側から前記メインセル領域側に突き出している第２部分とを含み、
前記素子分離層は、前記ベース領域よりも深くまで形成され、前記半導体基板の表面に対する法線方向から見て、該素子分離層のうち前記第１部分および前記第２部分と重合する領域を除いた非重合領域が、前記センスセル領域を１周連続的に囲む環状構造を有しており、
前記第１部分と前記第２部分の間の最短距離は、前記法線方向から見て、無バイアス時に前記第１部分と前記第２部分より延びる空乏層長さ以上、かつ、前記所定の間隔以下に設定されている炭化珪素半導体装置。
【請求項２】
メインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）とを有する炭化珪素半導体装置であって、
裏面側が第１導電型もしくは第２導電型の高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度の第１導電型のドリフト層（２）とされた炭化珪素にて構成される半導体基板（１、２）に形成され、前記メインセル領域（Ｒｍ）および前記センスセル領域（Ｒｓ）それぞれに備えられたＭＯＳＦＥＴと、
前記メインセル領域と前記センスセル領域との間に形成され、前記メインセル領域側と前記センスセル領域側とに分離すると共に、前記センスセル領域を囲む素子分離層（１４）と、
前記メインセル領域と前記センスセル領域との間において、前記素子分離層よりも深い位置まで形成された第２導電型の電界緩和層（１５）とを備え、
前記ＭＯＳＦＥＴは、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ベース領域よりも深く高不純物濃度で構成された第２導電型のディープ層（５）と、
前記ソース領域と前記ベース領域とを貫通して設けられたトレンチ（６）内に、前記ゲート絶縁膜（７）を介してゲート電極（８）が形成されたトレンチゲート構造と、
前記ソース領域および前記ディープ層に電気的に接続されるソース電極（１０、１１）と、
前記高濃度不純物層と電気的に接続されるドレイン電極（１２）と、を有して構成され、
前記ディープ層および前記電界緩和層は、一方向を長手方向とする直線状で構成されていると共に、複数本が所定の間隔（Ｗｄ）で並んで配置されることでストライプ状とされており、
前記電界緩和層は、少なくとも前記メインセル領域側から前記センスセル領域側に突き出している第１部分と、前記センスセル領域側から前記メインセル領域側に突き出している第２部分とを含み、
前記素子分離層は、前記ベース領域よりも深くまで形成され、前記第１部分と前記第２部分の両先端の間、もしくは、該両先端を通過する一方の二辺（１４ｅ、１４ｆ）を有すると共に、前記ディープ層および前記電界緩和層の長手方向に沿って形成された、前記一方の二辺とは異なる他方の二辺（１４ｃ、１４ｄ）を有し、
前記第１部分と前記第２部分の間の最短距離は、前記第１部分と前記第２部分より無バイアス時に延びる空乏層長さ以上、かつ、前記所定の間隔以下に設定されている炭化珪素半導体装置。
【請求項３】
前記素子分離層のうちの前記他方の二辺の幅は、前記所定の間隔よりも広い請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第１部分と前記第２部分とは、それぞれの先端同士が突き合わされて対向配置させられており、該先端同士の間の間隔（Ｗｐ）を前記最短距離として、
前記素子分離層のうちの前記一方の二辺の幅は、前記最短距離よりも大きく、かつ、前記一方の二辺の底部に、前記第１部分と前記第２部分の先端同士が共に配置されている請求項２または３に記載の炭化珪素半導体装置。
【請求項５】
前記電界緩和層を第１電界緩和層として、
前記所定の間隔に並べられた隣り合う前記第１電界緩和層の間のうち、前記第１部分と前記第２部分の間と対応する位置に、第２導電型の第２電界緩和層（２２）が備えられている請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記第１部分と前記第２部分とは、前記長手方向に対する直交方向にずらして配置されることで互い違いに配置されていると共に、前記第１部分の先端が前記第２部分の先端同士の間に入り込み、それぞれの先端同士の側面が対向させられている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記素子分離層は、トレンチ（２１）内に配置された絶縁膜（１４ａ）と、該絶縁膜の上に配置されたポリシリコン層（１４ｂ）とを備えた構成とされ、
前記素子分離層に備えられる前記絶縁膜は、前記ゲート絶縁膜よりも厚くされている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記素子分離層と前記トレンチゲート構造の深さが同じである請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のＭＯＳＦＥＴをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出する炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１に、半導体素子をメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにしたＳｉＣ半導体装置が開示されている。このＳｉＣ半導体装置では、メインセルとセンスセルとの間に素子分離層を形成することでこれらの間の素子分離を的確に行いつつ、素子分離層の下方での電界集中を緩和し、かつ、メインセルとセンスセルとが導通しない構造となっている。
【０００３】
具体的には、メインセルが形成されるメインセル領域とセンスセルが形成されるセンスセル領域の間を電気的に分離するように素子分離層を備えつつ、素子分離層の底部において電界集中が緩和されるように電界緩和層を備えている。さらに、電界緩和層を素子分離層の間においてメインセル領域側とセンスセル領域側とに分離している。素子分離層については、例えばトレンチ内に絶縁膜を埋め込むことによって形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１５０１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示す素子分離構造では、素子分離層と同様に、電界緩和領域を、センスセル領域に沿ってセンスセルを囲むように広範囲に形成すると共にメインセル領域の形状に沿って広範囲に形成している。このため、電界緩和層を埋込エピ成長によって形成する場合、すなわち、電界緩和層の形成予定位置にトレンチを形成し、そのトレンチ内を埋め込むようにエピタキシャル成長させる場合、埋込範囲が広いために埋込不良が発生してしまう。具体的には、トレンチ内に電界緩和層をある程度の膜厚で形成できるものの、トレンチを埋め込む程度まで形成できない。その結果、電界緩和不良を生じさせたり、耐圧低下を招くことになる。
【０００６】
また、特許文献１に示す素子分離構造において、電界緩和領域をイオン注入で形成する場合であっても、電界緩和領域が帯状に広範囲に形成されることになるため、イオン注入領域が高面積となる。イオン注入領域が高面積になることは、イオンドーズ量が多くなることを意味しており、結晶ダメージが大きくなる。このダメージはリーク発生要因となるため、イオン注入によって電界緩和領域を形成するのであれば、よりイオン注入領域の面積が小さくできるようにすることが好ましい。
【０００７】
本発明は上記点に鑑みて、電界緩和不良や耐圧低下を抑制でき、かつ、リーク発生要因となる素子ダメージを抑制できる構造のＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、ＭＯＳＦＥＴをメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）にそれぞれ備え、メインセル領域とセンスセル領域との間に形成され、メインセル領域側とセンスセル領域側とに分離すると共に、センスセル領域を囲む素子分離層（１４）と、メインセル領域とセンスセル領域との間において、素子分離層よりも深い位置まで形成された第２導電型の電界緩和層（１５）とを有している。ＭＯＳＦＥＴに備えられるディープ層（５）に加えて電界緩和層は、一方向を長手方向とする直線状で構成されていると共に、複数本が所定の間隔（Ｗｄ）で並んで配置されることでストライプ状とされている。さらに、電界緩和層は、少なくともメインセル領域側からセンスセル領域側に突き出している第１部分と、センスセル領域側から前記メインセル領域側に突き出している第２部分とを含んでいる。また、素子分離層は、ベース領域よりも深くまで形成され、半導体基板の表面に対する法線方向から見て、素子分離層のうち第１部分および第２部分と重合する領域を除いた非重合領域が、センスセル領域を１周連続的に囲む環状構造を有している。そして、第１部分と第２部分の間の最短距離は、法線方向から見て、無バイアス時に第１部分と第２部分より延びる空乏層長さ以上、かつ、所定の間隔以下に設定されている。
【０００９】
このような構成によれば、隣り合う電界緩和層の間への電界の入り込みを抑制できると共に、第１部分と第２部分との間においても、電界の入り込みを抑制できる。このため、電界緩和層を直線状で構成しても、所望の耐圧を得ることができる。
【００１０】
そして、電界緩和層を直線状で構成していることから、電界緩和層を埋込エピ成長で形成する場合には、電界緩和層の形成範囲が広くないため、埋込不良を発生させることなく、的確に電界緩和層が形成されるようにできる。また、電界緩和層をイオン注入によって形成する場合には、電界緩和層の形成範囲が広くないため、イオン注入領域の面積を小さくすることが可能となる。したがって、イオン注入による結晶ダメージを抑制することが可能となり、リークを抑制することも可能となる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態にかかるＳｉＣ半導体装置のセル部の一部の表面レイアウト図である。
【図２】図１中の破線で囲んだ領域Ｒの拡大図である。
【図３】図２中のIII−III断面図である。
【図４】図２中のIV-IV断面図である。
【図５】図２中のV-V断面図である。
【図６】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。
【図７】第２実施形態にかかるＳｉＣ半導体装置のセル部の一部の表面レイアウト図である。
【図８】第３実施形態にかかるＳｉＣ半導体装置のセル部の一部の表面レイアウト図である。
【図９】第４実施形態にかかるＳｉＣ半導体装置のセル部の一部の表面レイアウト図である。
【図１０】第５実施形態にかかるＳｉＣ半導体装置のセル部の一部の表面レイアウト図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
第１実施形態について説明する。ここでは半導体素子として、反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置を例に挙げて説明する。
【００１５】
図１および図２に示すように、本実施形態にかかるＳｉＣ半導体装置は、セル部として、メインセル領域Ｒｍおよびセンスセル領域Ｒｓを有した構成とされている。これらメインセル領域Ｒｍおよびセンスセル領域Ｒｓには、同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられている。そして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓの間が後述する素子分離層１４によって素子分離されていて電気的に分離されている。なお、図１は、ＳｉＣ半導体装置のうちのメインセル領域Ｒｍおよびセンスセル領域Ｒｓの一部のみを拡大した図であり、図２は、図１中破線で示した範囲Ｒを拡大した図である。実際には、メインセル領域Ｒｍおよびセンスセル領域Ｒｓを有するセル部と、セル部を囲むガードリング部などの外周耐圧構造が形成された外周部が備えられることで、ＳｉＣ半導体装置が構成されている。
【００１６】
図３〜図５に示すように、ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた半導体基板を用いて形成されている。つまり、裏面側がｎ+型基板１による高濃度不純物層、表面側がそれよりも低不純物濃度のｎ-型ドリフト層２とされた半導体基板が用いられている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
【００１７】
ｎ-型ドリフト層２の上層部には、ｐ型ＳｉＣで構成されたｐ型ベース領域３とｎ型ＳｉＣで構成されたｎ+型ソース領域４が順に形成されている。さらに、ｎ+型ソース領域４およびｐ型ベース領域３を貫通するように、トレンチ５ａが形成されており、このトレンチ５ａ内を埋め込むようにｐ型ディープ層５が形成されている。
【００１８】
なお、トレンチ５ａは、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。トレンチ５ａの延設方向、つまりｐ型ディープ層５の延設方向については任意である。ただし、トレンチ５ａを＜１１−２０＞方向に延設し、トレンチ５ａのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
【００１９】
ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3程度とされ、厚みが３００ｎｍで構成されている。ｎ+型ソース領域４は、ｎ-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されている。また、ｐ型ディープ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられており、直線状とされ、複数本が並べられることでストライプ状とされている。ｐ型ディープ層５は、ｐ型ベース領域３よりも不純物濃度が高く設定されており、例えばボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされており、幅０．７μｍ、深さ２．０μｍ程度で構成されている。
【００２０】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。トレンチ６は、例えば幅が０．８μｍ、深さが１．０μｍとされている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２１】
さらに、ｐ型ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
【００２２】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図３の紙面垂直方向、換言すれば図４の左右方向を長手方向として延設されており、複数のトレンチゲート構造が図３中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ型ディープ層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２３】
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜９を介してメインソース電極１０やセンスソース電極１１が形成されている。メインソース電極１０やセンスソース電極１１は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
【００２４】
なお、これらメインソース電極１０やセンスソース電極１１は、層間絶縁膜９上に形成されることで電気的に絶縁されている。そして、層間絶縁膜９に形成されたコンタクトホールを通じて、メインソース電極１０やセンスソース電極１１は、メインセル領域Ｒｍやセンスセル領域Ｒｓそれぞれのｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられている。
【００２５】
一方、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されており、メインセル領域Ｒｍとセンスセル領域Ｒｓの両方に同じ構造のＭＯＳＦＥＴが形成されている。そして、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられる反転型のＭＯＳＦＥＴのセル面積、換言すればセル数が所定比率となるようにしてある。
【００２６】
また、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において、ｐ型ベース領域３の表面からｐ型ベース領域３よりも深い位置まで素子分離層１４が形成されている。この素子分離層１４は、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間を素子分離、つまり電気的に分離するものであり、例えばトレンチゲート構造と同様、酸化膜などの絶縁膜１４ａの上にポリシリコン層１４ｂが積まれた構造とされている。
【００２７】
素子分離層１４は、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に帯状に形成された枠体形状とされており、本実施形態においては、図１に示すようにセンスセル領域Ｒｓを囲む四角形状、より詳しくは長方形状の枠体形状で構成されている。四角形状とされた素子分離層１４の相対する二辺１４ｃ、１４ｄは、トレンチゲート構造の長手方向に沿った辺とされ、残る二辺１４ｅ、１４ｆは、トレンチゲート構造の長手方向に対して直交する辺とされている。
【００２８】
さらに、メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍では、ＭＯＳＦＥＴのセルが形成されていない部分が設けられている。この領域には、少なくともｐ型ベース領域３よりも下方に延びるｐ型層にて構成された電界緩和層１５が形成されている。本実施形態の場合、電界緩和層１５は、ｐ型ディープ層５と同様の構成、すなわちトレンチ１５ａ内にｐ型層を埋込エピ成長させることによって構成されており、直線状とされていて、複数本が並べられてストライプ状とされている。
【００２９】
具体的には、ｐ型ディープ層５は、トレンチ６のうち長手方向と平行な側面と対向して配置されている。電界緩和層１５のうちの一部は、ｐ型ディープ層５に連結されるように形成されている。つまり、電界緩和層１５のうちの一部は、ｐ型ディープ層５を図２の紙面左右方向において延長し、トレンチゲート構造よりも突き出した構造とした部分によって構成されている。この電界緩和層１５のうちの一部は、メインセル領域Ｒｍやセンスセル領域Ｒｓを越えて、素子分離層１４の辺１４ｅ、１４ｆの底部まで形成されている。この電界緩和層１５のうち、メインセル領域Ｒｍ側からセンスセル領域Ｒｓ側に突き出すように設けられた部分が第１部分に相当し、センスセル領域Ｒｓ側からメインセル領域Ｒｍ側に突き出すように設けられた部分が第２部分に相当する。
【００３０】
メインセル領域Ｒｍ側から突き出した第１部分に相当する電界緩和層１５とセンスセル領域Ｒｓ側から突き出した第２部分に相当する電界緩和層１５は、共に、素子分離層１４の辺１４ｅ、１４ｆの底部に至る位置まで形成されている。ただし、両者は、互いに離れた位置で終端するように設けられている。このため、メインセル領域Ｒｍ側の電界緩和層１５とセンスセル領域Ｒｓ側の電界緩和層１５が電気的に分離されており、電界緩和層１５を通じてメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通しないようになっている。
【００３１】
また、電界緩和層１５のうちの残りの部分は、ｐ型ディープ層５および上記した電界緩和層１５のうちの一部を合わせた長さに設定され、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置されている。本実施形態の場合、電界緩和層１５のうちの残りの部分は、メインセル領域Ｒｍやセンスセル領域Ｒｓのｐ型ディープ層５と等間隔に配置されている。
【００３２】
なお、電界緩和層１５の深さおよび不純物濃度については任意であるが、電界集中を緩和するためにある程度深くて高不純物濃度である方が好ましく、本実施形態ではｐ型ディープ層５と同じ深さ同じ不純物濃度にしてある。
【００３３】
さらに、本実施形態の場合、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５は、一直線上に並べられ、先端同士が突き合わされるように対向配置されている。そして、図２に示すように、先端同士の間に、間隔Ｗｐが設けられている。この間隔Ｗｐは、隣り合うｐ型ディープ層５および電界緩和層１５同士の間隔Ｗｄ以下に設定され、ここでは間隔Ｗｄよりも小さくされている。さらに、間隔Ｗｄは、無バイアス時に電界緩和層１５から延びる空乏層長さ以上に設定される。つまり、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５の間の最短距離が、無バイアス時に電界緩和層１５から延びる空乏層長さ以上に設定される。これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の絶縁性を確保するとともにオフ時電界の入り込みを抑制することが可能となる。
【００３４】
また、本実施形態の場合、素子分離層１４の幅は、辺１４ｃ、１４ｄと辺１４ｅ、１４ｆ共に、隣り合うｐ型ディープ層５および電界緩和層１５同士の間隔Ｗｄよりも広くされている。このため、辺１４ｃ、１４ｄの底部には、少なくとも１本は電界緩和層１５が配置されており、図２中では、電界緩和層１５が２本配置された状態となっている。
【００３５】
このように、素子分離層１４の底部に電界緩和層１５を配置しているため、電界緩和層１５によって素子分離層１４の底部での電界集中を緩和することが可能となり、十分な耐圧構造を得ることができる。また、メインセル領域Ｒｍとセンスセル領域Ｒｓおよび素子分離層１４が形成された領域に、ｐ型ディープ層５や電界緩和層１５によるｐ型層を等間隔に配置している。このため、セル部の全域において、ＭＯＳＦＥＴのオフ時における高電界のせり上がり、つまりｐ型ディープ層５や電界緩和層１５の間への電界の入り込みを抑制でき、所望の耐圧を得ることが可能となっている。
【００３６】
より詳しくは、素子分離層１４は、半導体基板の表面に対する法線方向から見て、電界緩和層１５のうちメインセル領域Ｒｍ側から突き出した部分とセンスセル領域Ｒｓ側から突き出した部分と重合する領域を除いた非重合領域を有している。そして、この非重合領域がセンスセル領域Ｒｓを１周連続的に囲む環状構造となるように、電界緩和層１５をレイアウトしている。さらに、電界緩和層１５のうちメインセル領域Ｒｍ側から突き出した部分とセンスセル領域Ｒｓ側から突き出した部分との間の最短距離が、半導体基板の表面に対する法線方向から見て、無バイアス時に電界緩和層１５より延びる空乏層長さ以上、かつ、間隔Ｗｄ以下に設定されている。これにより、上記効果を得ることが可能となる。
【００３７】
また、素子分離層１４の上には、フィールド酸化膜１６を介して層間絶縁膜９が形成されている。そして、例えば素子分離層１４の上方において、メインソース電極１０とセンスソース電極１１が分離されており、それぞれ別々に外部との接続が行えるようになっている。
【００３８】
なお、図示しないが、メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍において、層間絶縁膜９にはコンタクトホールが形成されている。このコンタクトホールを通じて電界緩和層１５がメインソース電極１０もしくはセンスソース電極１１に接続されている。これにより、電界緩和層１５が、ｐ型ディープ層５と同様に、各ソース電位に固定される。
【００３９】
以上のようにして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓに同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置が構成されている。このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造のＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、メインソース電極１０やセンスソース電極１１から注入された電子がｎ+型ソース領域４からチャネルを通じて流れ、メインソース電極１０およびセンスソース電極１１とドレイン電極１２との間に電流を流すという動作を行う。
【００４０】
そして、このような反転型のＭＯＳＦＥＴをメインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれに形成し、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられたＭＯＳＦＥＴのセル面積を所定比率に設定してある。このため、メインセル領域Ｒｍに流れる電流を所定比率で減少させた電流をセンスセル領域Ｒｓに流すことができる。したがって、センスセル領域Ｒｓに流れる電流を外部に出力することで、メインセル領域Ｒｍに流れる電流をセンシングできる。
【００４１】
このような構成のＳｉＣ半導体装置において、上記したようにメインセル領域Ｒｍとセンスセル領域Ｒｓの間を電気的に分離するように素子分離層１４を備えつつ、素子分離層１４の底部において電界集中が緩和されるように電界緩和層１５を備えている。さらに、電界緩和層１５を直線状で構成している。
【００４２】
このように電界緩和層１５を直線状とする場合、隣り合う電界緩和層１５の間やメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間において、電界の入り込みによる耐圧低下が懸念される。しかしながら、隣り合う電界緩和層１５については、隣り合うｐ型ディープ層５の間隔Ｗｄと同じ間隔で形成してあることから、電界の入り込みを抑制することができる。また、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間においても、両者の間隔Ｗｐを隣り合うｐ型ディープ層５の間隔Ｗｄ以下にしている。したがって、これらの間についても電界の入り込みを抑制することができる。よって、電界緩和層１５を直線状で構成しても、耐圧を確保することができる。
【００４３】
このため、後述するように、電界緩和層１５を埋込エピ成長によって形成する場合には、電界緩和層１５の形成範囲が広くないため、埋込不良を発生させることなく、的確に電界緩和層１５が形成されるようにできる。したがって、電界緩和不足を生じさせることはなく、耐圧低下を抑制することが可能となって、所望の耐圧を得ることができるＳｉＣ半導体装置とすることが可能となる。
【００４４】
また、電界緩和層１５をイオン注入によって形成することもできるが、その場合においても、電界緩和層１５の形成範囲が広くないため、イオン注入領域の面積を小さくすることが可能となる。したがって、イオン注入による結晶ダメージを抑制することが可能となり、リークを抑制することも可能となる。
【００４５】
さらに、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５の間の最短距離を、無バイアス時に電界緩和層１５から延びる空乏層長さ以上に設定している。このため、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の絶縁性を確保するとともにオフ時電界の入り込みを抑制することも可能となり、所望の耐圧を得ることが可能となる。
【００４６】
続いて、本実施形態に掛かるＳｉＣ半導体装置の製造方法について、図６を参照して説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうち、素子分離層１４の形成工程以外については、電界緩和層１５をｐ型ディープ層５と同時に形成していること以外については従来と同様である。このため、電界緩和層１５の形成や素子分離層１４の形成工程を主に説明し、その他の部分については説明を省略する。なお、図６（ａ）〜（ｆ）は、図５すなわち図２のＶ−Ｖ部の断面を示している。
【００４７】
〔図６（ａ）に示す工程〕
まず、ｎ+型基板１を用意し、このｎ+型基板１の表面にＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。または、ｎ+型基板１の表面に予めＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させた、いわゆるエピ基板を用意する。このようにして、裏面側がｎ+型基板１で構成される高濃度不純物層、表面側が高濃度不純物層よりも低不純物濃度とされたｎ-型ドリフト層２で構成される半導体基板を用意する。
【００４８】
さらに、ｎ-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。また、ｐ型ベース領域３の上に、ｎ+型ソース領域４を形成する。
【００４９】
〔図６（ｂ）に示す工程〕
ｎ+型ソース領域４の表面にレジストなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層５および電界緩和層１５の形成予定領域においてマスク２０を開口させる。そして、マスク２０を用いてエッチングすることで、トレンチ１５ａを形成すると共に、図中には示していないがトレンチ５ａを形成する。
【００５０】
〔図６（ｃ）に示す工程〕
マスク２０を除去したのち、ｐ型層を埋込エピ成長させ、これをエッチバックすることでトレンチ５ａおよびトレンチ１５ａ内に残す。これにより、電界緩和層１５を形成すると共に、図中には示していないがｐ型ディープ層５を形成する。
【００５１】
〔図６（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ型ディープ層５および電界緩和層１５の表面に図示しないエッチングマスクを成膜したのち、素子分離層１４の形成予定領域においてエッチングマスクを開口させる。また、図示していないが、これと同時にメインセル領域Ｒｍやセンスセル領域Ｒｓ内においてトレンチ６の形成予定領域でもエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成すると同時に素子分離層１４の形成予定位置にもトレンチ２１を形成する。この後、エッチングマスクを除去する。このようにトレンチ６と共にトレンチ２１を形成していることから、これらを同じ深さとすることができ、トレンチ６内に形成するトレンチゲート構造およびトレンチ２１内に形成する素子分離層１４の深さを同じにすることができる。そして、これらを同じ工程で形成できることから、特性バラツキを小さくできると共に、製造工程の簡略化による製造コスト減を図ることも可能となる。
【００５２】
〔図６（ｅ）に示す工程〕
ゲート絶縁膜７の形成工程と素子分離層１４の形成工程を同時に行う。具体的には、ウェット雰囲気を用いたパイロジェニック法による熱酸化を行ったのち、トレンチ６、２１内を埋め込むようにＣＶＤ法によって酸化膜を成膜する。そして、図示しないマスクを配置すると共に、フォトリソグラフィ工程によってマスクのうちトレンチ６と対応する部分を開口させる。その後、マスクを用いて異方性エッチングを行うことで、トレンチ６の内部において酸化膜を部分的に除去する。これにより、トレンチ６の側面および底面に酸化膜が所望膜厚残され、ゲート絶縁膜７が構成される。このとき、トレンチ２１内に形成された酸化膜がマスクによって覆われた状態になっていることから、トレンチ６内の酸化膜を部分的に除去した後にもトレンチ２１内の酸化膜が残され、この酸化膜によって素子分離層１４のうちの絶縁膜１４ａが構成される。
【００５３】
なお、このときに形成される絶縁膜１４ａについては、ゲート絶縁膜７よりも厚く残るようにしている。後述するように、ゲート電極８を形成する際のポリシリコンを用いてポリシリコン層１４ｂを形成していることから、これらが繋がった構造となる場合がある。そのような場合、ゲート電極８にゲート電圧を印加すると、ポリシリコン層１４ｂにもゲート電圧が印加され、寄生トランジスタがオンされてしまうことが懸念される。しかしながら、絶縁膜１４ａをゲート絶縁膜７より厚くしておくことで、閾値電圧が高くなるようにでき、寄生トランジスタがオンしてしまうことを抑制できる。したがって、絶縁膜１４ａがオフ時のドレイン電界でも絶縁破壊されないようにすることができる。
【００５４】
〔図６（ｅ）に示す工程〕
ゲート絶縁膜７および絶縁膜１４ａの表面にポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ６内におけるゲート絶縁膜７の表面にゲート電極８を形成すると共に絶縁膜１４ａの表面にポリシリコン層１４ｂを形成する。
【００５５】
この後の工程については従来と同様であるため図示しないが、次のような工程を行っている。具体的には、フィールド酸化膜１６および層間絶縁膜９を成膜したのち、層間絶縁膜９をパターニングしてｎ+型ソース領域４やｐ型ディープ層５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１２を形成する。これにより、本実施形態の反転型のＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【００５６】
以上説明した製造方法により、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００５７】
このような製造方法によってＳｉＣ半導体装置を製造する際に、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間が素子分離層１４の底部に位置するようにする必要がある。ｐ型ディープ層５や電界緩和層１５の長手方向を＜１１−２０＞方向とする場合、トレンチ５ａやトレンチ１５ａ内にｐ型層を埋め込んだ際に形成されるエピファセット面の影響によって、同方向におけるマスクずれが発生し得る。このため、素子分離層１４の幅Ｗｄについては、間隔Ｗｐに加えてマスクずれ量を加えた長さ以上に設定してある。
【００５８】
また、本実施形態の場合、素子分離層１４の幅Ｗｄを隣り合うｐ型ディープ層５および電界緩和層１５同士の間隔Ｗｄよりも広くしてある。素子分離層１４のうちのｐ型ディープ層５や電界緩和層１５の長手方向に対して直交する方向については、エピファセット面の影響によるマスクずれが生じ難い。しかしながら、素子分離層１４の幅Ｗｄを上記した値に設定することで、仮にマスクずれが発生したとしても、電界緩和層１５の少なくとも１つは素子分離層１４のうちの辺１４ｃ、１４ｄの底部に位置するようにできる。したがって、素子分離層１４のうちの辺１４ｃ、１４ｄについても、電界緩和層１５による電界緩和効果を確実に得ることができる。
【００５９】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して素子分離層１４の幅を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。
【００６０】
図７に示すように、本実施形態では、素子分離層１４のうちの辺１４ｃ、１４ｄの幅を辺１４ｅ、１４ｆの幅よりも狭くし、隣り合うｐ型ディープ層５および電界緩和層１５の間隔Ｗｄよりも狭くなるようにしている。なお、図７では、辺１４ｃと辺１４ｅしか示していないが、辺１４ｄと辺１４ｆについても、ここで説明した関係となるように各幅が設定されている。
【００６１】
第１実施形態では、素子分離層１４のうちの辺１４ｃ、１４ｄの底部に必ず電界緩和層１５が配置されるようにしたが、ここでは隣り合う電界緩和層１５の間に素子分離層１４のうちの辺１４ｃ、１４ｄが配置されるようにしている。
【００６２】
上記したように、ｐ型ディープ層５および電界緩和層１５を形成するためのｐ型層に形成されるエピファセット面は、＜１１−２０＞方向に対してマスクずれの影響を与えるが、その方向に対する直交方向へは影響をあまり与えない。このため、素子分離層１４の形成位置については、＜１１−２０＞方向については所望位置からずれる可能性があるものの、その直交方向についてはほぼ所望位置通りに形成される。したがって、本実施形態のように、素子分離層１４のうちの辺１４ｃ、１４ｄを隣り合う電界緩和層１５の間に形成することが可能となる。
【００６３】
このように、素子分離層１４のうちの辺１４ｃ、１４ｄを隣り合う電界緩和層１５の間に形成するようにしても良い。なお、このような構成としても、隣り合う電界緩和層１５の間隔Ｗｄについては、ｐ型ディープ層５の間隔と等しくされており、電界の入り込みを抑制できる程度に設定されていることから、耐圧低下させないようにできる。
【００６４】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して電界緩和構造を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分について主に説明する。なお、ここでは第１実施形態の構造に対する変更として本実施形態にかかるＳｉＣ半導体装置について説明するが、第２実施形態についても同様である。
【００６５】
図８に示すように、第１実施形態と同様、第１電界緩和層１５は、ｐ型ディープ層５から延長されるように形成されていると共に、素子分離層１４が形成された部分において等間隔に並ぶように形成されている。さらに、本実施形態では、隣り合う電界緩和層１５の間のうちメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５の間と対応する位置にも、電界緩和層２２を形成している。電界緩和層２２は、素子分離層１４のうちの辺１４ｅ、１４ｆの底部に形成されており、上面形状が島状、本実施形態の場合は長円形状の島状とされていて、フローティング状態とされている。
【００６６】
このように、最もｐ型層の間隔が空く部分、つまりメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５の間の周囲の領域に電界緩和層２２を形成することができる。これにより、この領域において、ｐ型層が配置されていない部分の間隔を狭めることが可能となり、ｐ型層の間への電界のせり上がりを抑制することができる。よって、ＳｉＣ半導体装置のさらなる耐圧向上を図ることが可能となる。
【００６７】
なお、本実施形態のように電界緩和層２２を形成する構成でも、半導体基板の表面に対する法線方向から見て、素子分離層のうち第１部分および第２部分と重合する領域を除いた非重合領域が、センスセル領域を１周連続的に囲む環状構造を有することになる。また、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５は、無バイアス時に電界緩和層１５から延びる空乏層長さ以上に設定される。同様に、各電界緩和層１５と電界緩和層２２の間の最短距離も、無バイアス時に電界緩和層１５および電界緩和層２２から延びる空乏層長さ以上に設定される。これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の絶縁性を確保するとともにオフ時電界の入り込みを抑制することが可能となる。
【００６８】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１、第２実施形態に対してｐ型ディープ層５および電界緩和層１５の構成を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分について主に説明する。なお、ここでは第１実施形態の構造に対する変更として本実施形態にかかるＳｉＣ半導体装置について説明するが、第２実施形態についても同様である。
【００６９】
図９に示すように、第１実施形態と同様、ｐ型ディープ層５および電界緩和層１５は、メインセル領域Ｒｍとセンスセル領域Ｒｓの両方共に、直線状のものが複数本並べられてストライプ状とされている。さらに、本実施形態では、メインセル領域Ｒｍのｐ型ディープ層５および電界緩和層１５とセンスセル領域Ｒｓのｐ型ディープ層５および電界緩和層１５とが、それぞれの長手方向に対する直交方向においてずらされ、それぞれが互い違いに配置されるようにしている。また、メインセル領域Ｒｍ側の電界緩和層１５の先端がセンスセル領域Ｒｓ側の電界緩和層１５の先端に入り込み、両先端の側面同士が対向するようにしている。
【００７０】
このように、ｐ型ディープ層５および電界緩和層１５をメインセル領域Ｒｍとセンスセル領域Ｒｓにおいて長手方向に対する直交方向にずらし、それぞれが互い違いに配置される構造としても良い。このようにすれば、第１実施形態のようにメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５とを対向させる場合と比較して、それぞれの電界緩和層１５の間の間隔を狭めることができる。これにより、より電界緩和層１５の間への電界のせり上がりを抑制することができ、ＳｉＣ半導体装置のさらなる耐圧向上を図ることが可能となる。
【００７１】
なお、本実施形態の構成の場合でも、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５の間の最短距離が、無バイアス時に電界緩和層１５から延びる空乏層長さ以上に設定される。これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の絶縁性を確保するとともにオフ時電界の入り込みを抑制することが可能となる。
【００７２】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対して素子分離層１４の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分について主に説明する。
【００７３】
図１０に示すように、本実施形態では、素子分離層１４のうちの辺１４ｅ、１４ｆの幅も辺１４ｃ、１４ｄと同様に狭くしている。具体的には、辺１４ｅ、１４ｆの幅をメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間隔Ｗｐよりも狭くしている。そして、辺１４ｅ、１４ｆがメインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間を通過するように配置されている。
【００７４】
このように、辺１４ｅ、１４ｆを狭くし、メインセル領域Ｒｍ側から突き出した電界緩和層１５とセンスセル領域Ｒｓ側から突き出した電界緩和層１５との間に配置されるようにしても、素子分離効果を発揮でき、第１実施形態と同様の効果を得ることができる。
【００７５】
ただし、上記したように、ｐ型ディープ層５および電界緩和層１５を形成するためのｐ型層に形成されるエピファセット面が＜１１−２０＞方向に対してマスクずれの影響を与える可能性がある。このため、マスクずれの影響を加味して素子分離層１４の幅を調整することが望ましい。
【００７６】
なお、本実施形態の場合、素子分離層１４は、半導体基板の表面に対する法線方向から見て、電界緩和層１５のうちメインセル領域Ｒｍ側から突き出した部分とセンスセル領域Ｒｓ側から突き出した部分と重合する領域を有していない。このため、素子分離層１４の全域が非重合領域となる。
【００７７】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７８】
（１）上記各実施形態では、ｐ型ディープ層５や電界緩和層１５を埋込エピ成長によって形成する場合について説明したが、マスクを用いたイオン注入によって形成することもできる。この場合、イオン注入領域の面積を小さくすることが可能となる。したがって、イオン注入による結晶ダメージを抑制することが可能となり、リークを抑制することも可能となる。
【００７９】
また、ｐ型ベース領域３の上にｎ+型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ+型ソース領域４を形成しても良い。
【００８０】
（２）上記各実施形態では、ｎ+型ソース領域４およびｐ型ベース領域３を貫通するようにｐ型ディープ層５や電界緩和層１５および電界緩和層２２を形成しているが、ｐ型ベース領域３の下方にのみｐ型ディープ層５を形成するようにしても良い。
【００８１】
（３）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第１電極と裏面側に設けられる第２電極との間に電流を流す縦型の半導体素子であれば、他の構造もしくは導電型のものであっても良い。
【００８２】
例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
【００８３】
（４）上記各実施形態では、電界緩和層１５をｐ型ディープ層５に連結した構造としたが、これらを分断して別々に構成しても良い。その場合、電界緩和層１５がｐ型ディープ層５の長手方向の延長線上に配置されるようにしても良いし、電界緩和層１５がｐ型ディープ層５に対して互い違いになるように配置されるようにしても良い。
【００８４】
（５）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００８５】
２          ｎ-型ドリフト層
３          ｐ型ベース領域
４          ｎ+型ソース領域
５          ｐ型ディープ層
８          ゲート電極
１０        メインソース電極
１１        センスソース電極
１２        ドレイン電極
１４        素子分離層
１５、２２  電界緩和層
【図１】
2018121020.tif 000003
【図２】
2018121020.tif 000004
【図３】
2018121020.tif 000005
【図４】
2018121020.tif 000006
【図５】
2018121020.tif 000007
【図６】
2018121020.tif 000008
【図７】
2018121020.tif 000009
【図８】
2018121020.tif 000010
【図９】
2018121020.tif 000011
【図１０】
2018121020.tif 000012