(57)【要約】【課題】本発明は、より速いクロック速度で動作することができるメモリ保存装置及びその動作方法を提供する。【解決手段】複数のワードライン、複数のビットライン、メモリセルアレイ及びメモリコントローラを含むメモリ保存装置が提供される。前記メモリセルアレイは、複数のメモリセルを含む。該メモリセルはデータを保存するように構成される。前記メモリセルの各々は、対応する前記ワードライン及び対応する前記ビットラインに結合される。前記メモリコントローラは、前記メモリセルアレイに対して、読み出し動作を実施するように構成される。前記メモリコントローラが前記ワードラインを有効にするときに、前記メモリコントローラは、前記ビットラインの一部又は全部に対してプリチャージ動作を実施する。さらに、メモリ保存装置の動作方法も提供される。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数のワードライン及び複数のビットラインと、
複数のメモリセルを備え、データを保存するように構成されるメモリセルアレイであって、前記メモリセルの各々は、対応する前記ワードライン及び対応する前記ビットラインに結合される、メモリセルアレイと、
該メモリセルアレイに対して、読み出し動作を実施するように構成されるメモリコントローラであって、該メモリコントローラが前記ワードラインを有効にするときに、前記メモリコントローラは、前記ビットラインの一部又は全部に対してプリチャージ動作を実施する、メモリコントローラと、を備える、メモリ保存装置。
【請求項２】
前記メモリコントローラはセクタ信号を受信しデコードし、前記メモリコントローラが前記セクタ信号をデコードするときに、前記メモリコントローラは、前記ビットラインの一部又は全部に対して前記プリチャージ動作を実施する、請求項１記載のメモリ保存装置。
【請求項３】
前記ビットラインに結合される複数のデータラインを更に備え、
前記ビットラインは複数のローカルビットライン及び複数のグローバルビットラインを備え、前記データラインは複数のローカルデータライン及び複数のグローバルデータラインを備え、
前記メモリコントローラが前記ビットラインの一部に対する前記プリチャージ動作を実施するときに、前記グローバルビットライン、前記ローカルデータライン及び前記グローバルデータラインは、プリチャージされる、請求項１記載のメモリ保存装置。
【請求項４】
前記ビットラインに結合される複数のデータラインを更に備え、
前記ビットラインは複数のローカルビットライン及び複数のグローバルビットラインを備え、前記データラインは複数のローカルデータライン及び複数のグローバルデータラインを備え、
前記メモリコントローラが前記ビットラインの全部に対する前記プリチャージ動作を実施するときに、前記ローカルビットライン、前記グローバルビットライン、前記ローカルデータライン及び前記グローバルデータラインは、プリチャージされる、請求項１記載のメモリ保存装置。
【請求項５】
前記メモリコントローラが前記ワードラインを有効にした後に、前記ビットラインの選択されないビットラインがディスチャージされる、請求項１記載のメモリ保存装置。
【請求項６】
前記メモリコントローラが前記ワードラインを有効にした後に、検出期間の前に前記ビットラインの選択したビットラインの電圧は変えないままである、請求項１記載のメモリ保存装置。
【請求項７】
前記メモリコントローラが前記ワードラインを有効にした後に、前記ビットラインの選択したビットラインはプリチャージされる、請求項１記載のメモリ保存装置。
【請求項８】
前記ビットラインは複数のローカルビットラインを備え、前記メモリコントローラが前記ワードラインを有効にするときに、前記ローカルビットラインは分離される、請求項１記載のメモリ保存装置。
【請求項９】
前記メモリコントローラが、第1のデコード期間において、前記ワードラインを有効にし、前記メモリコントローラが、第２のデコード期間において、セクタ信号をデコードし、前記メモリコントローラが、前記第1のデコード期間及び前記第２のデコード期間の一部において、前記ビットラインの一部に対して、前記プリチャージ動作を実施する、請求項１記載のメモリ保存装置。
【請求項１０】
前記メモリ保存装置は、前記ビットラインの一部又は全部に対して前記プリチャージ動作を実施するように構成される、プリチャージ回路を更に備え、該プリチャージ回路は、複数のチャンネルゲートトランジスタ回路、複数の検出増幅回路及びプリチャージトランジスタ回路を備え、
前記チャンネルゲートトランジスタ回路の各々は、対応する前記ビットラインと対応する前記検出増幅回路との間に結合され、アドレス信号により制御され、該アドレス信号が対応する前記チャンネルゲートトランジスタ回路のスイッチを入れるとき、前記プリチャージトランジスタ回路はプリチャージ経路を確立し、セル電流は前記プリチャージ回路の経路から対応する前記ビットラインへ流れる、請求項１記載のメモリ保存装置。
【請求項１１】
前記プリチャージトランジスタ回路は、
第1の端子、第２の端子及び制御端子を有する第1のトランジスタであって、該第1のトランジスタの前記第1の端子はシステム電圧に結合され、前記第1のトランジスタの前記制御端子はプリチャージ信号に結合される、第1のトランジスタと、
第1の端子、第２の端子及び制御端子を有する第２のトランジスタであって、該第２のトランジスタの前記第１の端子は前記第1のトランジスタの前記第２の端子に結合され、前記第２のトランジスタの前記第２の端子は対応する前記チャンネルゲートトランジスタ回路に結合され、前記第２のトランジスタの前記制御端子は電圧信号に結合される、第２のトランジスタと、を備え、
第３のデコード期間において、前記プリチャージ信号は前記プリチャージ経路を切断する、請求項１０記載のメモリ保存装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子装置及びその動作方法に関する。もっと詳細には、メモリ保存装置及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置などのメモリ保存装置において、メモリ保存装置とメモリコントローラとの間の信号送信インターフェースは、クロックベースの信号送信動作を実施するために、主として用いられる。それにより、メモリ保存装置とメモリコントローラとの間の信号送信動作は、クロック依存をもっとスムーズに活用することができる。その上、チップパッケージングのコストの低減及びより少ないピンカウントのために、メモリ保存装置は、信号送信動作をクロックベースでメモリコントローラを用いて実施することが必要とされる。
【０００３】
メモリ保存装置の発展及びユーザからの要求と共に、クロック速度は加速的に発達する。それにもかかわらず、メモリ保存装置の読み出し速度が、それに応じて速めることができない場合、クロック速度の発達はボトルネックに出会いやすい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
既存技術において、読み出し動作を完了するために、ビットラインへのプリチャージ動作を実施する時に多くの時間が必要であり、したがって、読み出し速度を速めることができない場合、クロック速度の発達は限定されるべきである。
【課題を解決するための手段】
【０００５】
本発明の実施態様により提供されるメモリ保存装置は、複数のワードライン、複数のビットライン、メモリセルアレイ及びメモリコントローラを含む。前記メモリセルアレイは、複数のメモリセルを含む。該メモリセルはデータを保存するように構成される。前記メモリセルの各々は、対応する前記ワードライン及び対応する前記ビットラインに結合される。前記メモリコントローラは、前記メモリセルアレイに対して、読み出し動作を実施するように構成される。前記メモリコントローラが前記ワードラインを有効にするときに、前記メモリコントローラは、前記ビットラインの一部又は全部に対してプリチャージ動作を実施する。
【０００６】
本発明の実施態様により提供されるメモリ保存装置の動作方法は、前記メモリセルアレイのセクタに対して読み出し動作を実施するように、セクタ信号を受信しデコードするステップと、前記ワードラインを有効にし、前記ワードラインを有効にするときに、前記ビットラインの一部又は全部に対して前記プリチャージ動作を実施するステップとを含む。
【発明の効果】
【０００７】
本発明は、より速いクロック速度で動作することができるメモリ保存装置及びその動作方法を提供する。メモリ保存装置の読み出し速度は加速される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態によるメモリ保存装置を例示する模式図である。
【図２】図１のビットライン及びチャンネルゲートトランジスタの組合せを例示する模式回路図である。
【図３】本発明の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。
【図４】本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。
【図５】本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。
【図６】本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。
【図７】本発明の実施形態による、プリチャージ回路を例示する模式図である。
【図８】本発明の実施形態による、メモリ保存装置の動作方法のステップを例示するフローチャートである。
【発明を実施するための形態】
【０００９】
本明細書において、本発明を説明するために、本発明のいくつかの実施形態を導入するが、しかしながら、本発明は本実施形態に限定されない。実施形態間の適切な組合せも許される。実施形態（特許請求の範囲を含む）を通して用いられる用語「結合される」は、任意の直接の及び間接の接続手段を言うことができる。例えば、実施形態において、第１の機器が第２の機器に結合されているとして記載される場合、第１の機器が第２の機器に直接、接続することができる、又は、第１の機器が第２の機器に、任意の他の機器を通して、もしくは、特定の接続手段を通して、間接的に接続することができるとして、その記載は説明されるべきである。さらに、単語「信号」は、少なくとも１つの、電流、電圧、電荷、温度、データ、電磁波、又は、任意の他の単数又は複数の信号を言うことができる。
【００１０】
図１は、本発明の実施形態によるメモリ保存装置を例示する模式図である。図２は、図１のビットライン及びチャンネルゲートトランジスタの組合せを例示し、複数のプリチャージ経路を含む模式回路図である。図１及び図２を参照するに、本実施形態により提供されるメモリ保存装置１００は、複数のワードラインWL、複数のビットラインBL、メモリセルアレイ１１０、メモリコントローラ１２０、ワードラインデコーダ１３０及びビットラインデコーダ１４０を含む。本実施形態において、メモリセルアレイ１１０は複数のメモリセル１１２を含む。メモリセル１１２はデータを保存するように構成される。メモリセル１１２の各々は、対応するワードラインWL、及び、対応するビットラインBLに結合される。メモリコントローラ１２０は、メモリセルアレイ１１０に対して、読み出し動作を実施するように構成される。本実施形態において、メモリコントローラ１２０は、読み出し動作を実施するために、それに応じてメモリセルアレイ１１０内のターゲットセクタを選択するように、セクタ信号を受信しデコードする。
【００１１】
本実施形態において、メモリ保存装置１００は、例えば、セクタデコーダ及び検出増幅回路などのデータアクセスを協力して制御するように構成される他の適切な回路を含むことができる。本実施形態において、メモリ保存装置１００の様々な回路は、当技術分野で適切な回路構造のうちのいずれか１つにより、それぞれ実施することができるが、本発明はそれらに限定されない。当業者は、回路構造および動作方法に関連する十分な教示、示唆及び他の詳細を得ることができる。
【００１２】
一般的に、メモリコントローラ１２０が、メモリセルアレイ１１０に対して読み出し動作を実施するとき、大抵の場合、例えば、コマンド入力、ワードラインアドレス入力及びビットラインアドレス入力のステップを含む、いくつかのステップに、プロセスを分割することができる。メモリコントローラ１２０が、メモリセルアレイ１１０に対して読み出し動作を実施した後に、メモリセルアレイに保存されたデータ１１２を連続的に読み出すことができる。ビットラインアドレス入力のステップは、大抵の場合、プリチャージ動作、検出動作及びデータ出力動作を含む。
【００１３】
本実施形態において、図２を参照するに、メモリコントローラ１２０が、メモリセルアレイ１１０に対してプリチャージ動作を実施するときに、メモリコントローラ１２０は、ターゲットビットラインを選択しプリチャージ動作を実施するように、ビットラインアドレス信号YSC<3:0>、YSB<3:0>及びYSA<3:0>をデコードするために、ビットラインデコーダを制御する。本実施形態において、ビットラインBLは、複数のローカルビットラインLBL及び複数のグローバルビットラインGBLを含む。データラインは、複数のローカルデータラインLDL及び複数のグローバルデータラインGDLを含む。チャンネルゲートトランジスタ２００は、ビットライン及びデータラインの各々に配置される。本実施形態において、メモリコントローラ１２０は、プリチャージすべきターゲットビットラインを選択するように、階層的な方法により、チャンネルゲートトランジスタ２００のスイッチを入れる又は切ることを選択する。例えば、本実施形態において、ビットラインアドレス信号YSC<3:0>、YSB<3:0>及びYSA<3:0>は、例えば、順次にデコードされる。それにより、ビットラインアドレス信号YSC<3:0>により制御されるチャンネルゲートトランジスタ（例えば、ビットラインアドレス信号YSC[0]により制御されるトランジスタ）は、スイッチを入れる又は切ることができる。次に、ビットラインアドレス信号YSB<3:0>により制御されるチャンネルゲートトランジスタ（例えば、ビットラインアドレス信号YSB[0]、YSB[1]、YSB[2]及びYSB[3]により制御されるトランジスタ）は、スイッチを入れる又は切ることができる。その後、ビットラインアドレス信号YSA<3:0>により制御されるチャンネルゲートトランジスタ（例えば、ビットラインアドレス信号YSA[0]、YSA[1]、YSA[2]及びYSA[3]により制御されるトランジスタ）は、スイッチを入れる又は切ることができる。それにより、前述のシーケンスによりデコードされているときに、対応するチャンネルゲートトランジスタのスイッチを入れる。そのように、グローバルデータラインGDL、ローカルデータラインLDL、グローバルビットラインGBL及びローカルビットラインLBLのプリチャージ経路を確立することができ、プリチャージすべきターゲットビットラインを選択することができる。ターゲットビットラインは、例えば、ローカルビットラインLBLのうちのいずれか１つである。一実施形態において、別の階層的な方法は、例えば、ビットラインアドレス信号YSA<3:0>、YSB<3:0>及びYSC<3:0>は、順次にデコードされることを含む。それにより、チャンネルゲートトランジスタ２００は、ローカルビットラインLBL、グローバルビットラインGBL及びローカルデータラインLDLから順次、スイッチを入れられ、プリチャージ経路が確立される。プリチャージ経路が確立された後に、ターゲットビットラインがチャージされる。それにより、データが読まれるときに、セル電流は、検出増幅回路（図示せず）の入力端子で、基準電圧と比較されるべきプリセット電圧を確立することができ、検出増幅回路は、セルにより保存されるデータがビット０であるか又はビット１であるかどうかを決定することができる。
【００１４】
図１及び図２において、ワードライン、ビットライン、データライン、メモリセル、及びチャンネルゲートトランジスタの数及び配置は、単に例示であり、本発明を限定するものと解釈すべきではない。
【００１５】
一般的に、階層的方法にかかわらず、ビットラインアドレス信号がデコードされるときに、プリチャージ動作は多くの時間を必要とし、メモリ保存装置１００の読み出し速度は、したがって、制限される。それにより、本実施形態において、メモリコントローラ１２０がワードラインWLを有効にするとき、又は、メモリコントローラ１２０がセクタ信号を
デコードするとき、メモリ保存装置１００の読み出し速度を速めるように、ビットラインアドレス信号をデコードするとき、ビットラインのプリチャージ時間を低減するために、メモリコントローラ１２０は、ビットラインの一部又は全部に対するプリチャージ動作を最初に実施する。本発明のメモリ保存装置の動作方法を例示するために、いくつかの実施形態を以下に説明する。
【００１６】
図３は、本発明の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。図１から図３を参照するに、図３に例示する信号は、クロック信号CLK、入力信号DI及び出力信号DOを含む。本実施形態において、メモリコントローラ１２０は、メモリセルアレイ１１０に対して読み出し動作を実施するために、読み出しコマンドを受ける。
【００１７】
本実施形態において、デコード期間T1において、メモリセルアレイ１１０の読み出し動作を実施するために、ターゲットセクタのアドレスを得て、ターゲットセクタを選択するように、メモリコントローラ１２０は、セクタ信号S（例えば、セクタアドレスAa及びAbを含む）をデコードする。デコード期間T2において、メモリコントローラ１２０は、ターゲットワードラインを選択するためワードラインアドレスAc及びAdをデコードするために、ワードラインデコーダ１３０を制御する。デコード期間T3は、デコード期間T4及びT5を含む。デコード期間T4において、メモリコントローラ１２０は、ターゲットビットラインを選択するためワードラインアドレスAe及びAfをデコードするために、ビットラインデコーダ１４０を制御する。デコード期間T5の間に、セルにより保存されたデータのビットステータスを決定するように、セル電流を検出するためターゲットセンサを選択するために、メモリコントローラ１２０は、センサアドレスAgをデコードする。
【００１８】
本実施形態において、メモリコントローラ１２０は、スタート時点t_Y-Lineで、ビットラインの全部に対してプリチャージ動作を実施し始め、デコード期間T2が終わる時にプリチャージ動作を完了し、それにより、第1のプリチャージ期間tPRE_1はデコード期間T1及びT2を含む。言い換えれば、本実施形態において、セクタ信号Sをデコードし、ワードラインWLを有効にするときに、メモリコントローラ１２０は、ローカルビットラインLBL、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLに対するプリチャージ動作を同時に実施する。次に、第２のプリチャージ期間tPRE_2において、ビットラインアドレスAe及びAfのデコード結果により、選択されないビットライン及びデータラインがディスチャージされ、選択したビットライン（例えば、ターゲットローカルビットライン）の電圧は変えないままで、検出期間の前に駆動される。それにより、デコード期間T1及びT2において、プリチャージ動作はビットラインの全部に対して最初に実施され、したがって、第２のプリチャージ期間tPRE_2の時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００１９】
本実施形態において、セクタ信号Sをデコードし、ワードラインWLを有効にするときに、メモリコントローラ１２０は、ビットラインの全部に対するプリチャージ動作を同時に実施するが、本発明は、それに限定されない。一実施形態において、第1のプリチャージ期間tPRE_1において、メモリコントローラ１２０は、例えば、ビットラインの一部に対するプリチャージ動作を実施する。例えば、セクタ信号Sをデコードし、ワードラインWLを有効にするときに、メモリコントローラ１２０は、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLを同時にプリチャージする。言い換えれば、ローカルビットラインLBLを除いて、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLは、第1のプリチャージ期間tPRE_1において、プリチャージされる。それにより、デコード期間T1及びT2において、プリチャージ動作は、ローカルビットラインLBLを除いて、ビットラインの一部に対して最初に実施され、したがって、第２のプリチャージ期間tPRE_2の時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００２０】
図４は、本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。図１、図２及び図４を参照するに、本実施形態のプリチャージ動作方法は、図３の実施形態のものと類似しており、それらの間の差異は、例えば、ワードラインWLを有効にするとき、メモリコントローラ１２０が、ビットラインの全部に対して、プリチャージ動作を同時に実施することを含む。
【００２１】
特に、本実施形態において、メモリコントローラ１２０は、スタート時点t_Y-Lineで、ビットラインの全部に対してプリチャージ動作を実施し始め、デコード期間T2が終わる時にプリチャージ動作を完了し、それにより、第1のプリチャージ期間tPRE_1はデコード期間T2を含む。言い換えれば、本実施形態において、ワードラインWLを有効にするときに、メモリコントローラ１２０は、ローカルビットラインLBL、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLに対するプリチャージ動作を同時に実施する。次に、第２のプリチャージ期間tPRE_2において、ビットラインアドレスAe及びAfのデコード結果により、選択されないビットライン及びデータラインがディスチャージされ、選択したビットライン（例えば、ターゲットローカルビットライン）の電圧は変えないままで、検出期間の前に駆動される。それにより、ワードラインWLを同時に有効にするときに（デコード期間T2）、プリチャージ動作はビットラインの全部に対して最初に実施され、したがって、第２のプリチャージ期間tPRE_2の時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００２２】
本実施形態において、ワードラインWLを有効にするときに、メモリコントローラ１２０は、ビットラインの全部に対するプリチャージ動作を同時に実施するが、本発明は、それに限定されない。一実施形態において、第1のプリチャージ期間tPRE_1において、メモリコントローラ１２０は、例えば、ビットラインの一部に対するプリチャージ動作を実施する。例えば、ワードラインWLを有効にするときに、メモリコントローラ１２０は、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLを同時にプリチャージする。言い換えれば、ローカルビットラインLBLを除いて、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLは、第1のプリチャージ期間tPRE_1において、プリチャージされる。それにより、ワードラインWLを同時に有効にするときに（デコード期間T2）、プリチャージ動作は、ローカルビットラインLBLを除いて、ビットラインの一部に対して最初に実施され、したがって、第２のプリチャージ期間tPRE_2の時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００２３】
図５は、本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。図１、図２及び図５を参照するに、本実施形態において、ローカルデータラインLBLを除いて、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLは、デコード期間T1及びT2において、プリチャージされる。その上、デコード期間T2において、ローカルビットラインLBLは分離される。例えば、本実施形態において、ワードラインWLを有効にするときに（デコード期間T2において）、ローカルビットラインLBL及びグローバルビットラインGBLなどの信号ラインを分離するように、ビットラインアドレス信号YSA<3:0>により制御されるチャンネルゲートトランジスタは、例えば、スイッチを切られる。次に、第３のプリチャージ期間tPRE_3において、選択されないビットライン及びデータラインがディスチャージされ、第４のプリチャージ期間tPRE_4において、選択したビットライン（例えば、ターゲットローカルビットライン）がプリチャージされる。
【００２４】
それにより、本実施形態において、デコード期間T1及びT2において、プリチャージ動作は、ローカルビットラインLBLを除いて、ビットラインの一部に対して最初に実施され、したがって、第３のプリチャージ期間tPRE_3及び第４のプリチャージ期間tPRE_4の全時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００２５】
図６は、本発明の別の実施形態による、メモリ保存装置が読み出し動作を実施するときの、信号の各々の模式タイミング図を例示する。図１、図２及び図６を参照するに、本実施形態のプリチャージ動作方法は、図５の実施形態のものと類似しており、それらの間の差異は、例えば、第1のプリチャージ期間tPRE_1において、メモリコントローラ１２０が、ビットラインの一部に対して、プリチャージ動作を実施することを含む。その上、本実施形態において、第1のプリチャージ期間tPRE_1は、デコード期間T1及び隣接するデコード期間T2の一部を含む。
【００２６】
特に、本実施形態において、ローカルビットラインLBLを除いて、グローバルビットラインGBL、ローカルデータラインLDL及びグローバルデータラインGDLは、第1のプリチャージ期間tPRE_1において、プリチャージされる。さらに、第２のプリチャージ期間tPRE_2において、ローカルビットラインLBLは分離される。ここで、第２のプリチャージ期間tPRE_2はデコード期間T2の別の一部を含む。例えば、本実施形態において、ワードラインWLを有効にするときに（第２のプリチャージ期間tPRE_2において）、ローカルビットラインLBL及びグローバルビットラインGBLなどの信号ラインを分離するように、ビットラインアドレス信号YSA<3:0>により制御されるチャンネルゲートトランジスタは、例えば、スイッチを切られる。次に、第３のプリチャージ期間tPRE_3において、選択されないビットライン及びデータラインがディスチャージされ、第４のプリチャージ期間tPRE_4において、選択したビットライン（例えば、ターゲットローカルビットライン）がプリチャージされる。
【００２７】
それにより、本実施形態において、第1のプリチャージ期間tPRE_1において、プリチャージ動作は、ローカルビットラインLBLを除いて、ビットラインの一部に対して最初に実施され、したがって、第３のプリチャージ期間tPRE_3及び第４のプリチャージ期間tPRE_4の全時間は低減され、読み出し速度は、既存技術に比べて、増大する。
【００２８】
図７は、本発明の実施形態による、プリチャージ回路を例示する模式図である。図２及び図７を参照するに、本実施形態において、プリチャージ回路７００は、複数のチャンネルゲートトランジスタ回路７１０＿１、７１０＿２、．．．、７１０＿Ｎ、複数の検出増幅回路７２０＿１、７２０＿２、．．．、７２０＿Ｎ、及び、プリチャージトランジスタ回路７３０を含み、Ｎは２より大きい正の整数である。本実施形態において、チャンネルゲートトランジスタ回路の各々は、アドレス信号YSA、YSB及びYSCにより制御され、複数のチャンネルゲートトランジスタ２００を含む。チャンネルゲートトランジスタ回路のトランジスタのスイッチを入れるとき、プリチャージ経路を確立することができ、それにより、セル電流はプリチャージ回路の経路から対応するビットラインへ流れることができる。
【００２９】
本実施形態において、プリチャージトランジスタ回路７３０は第1のトランジスタ７３１及び第２のトランジスタ７３２を含む。第1のトランジスタ７３１の第1の端子はシステム電圧VCCに結合される。第1のトランジスタ７３１の第２の端子は第２のトランジスタ７３２の第２の端子に結合される。第1のトランジスタ７３１の制御端子はプリチャージ信号Vpreに結合される。第２のトランジスタ７３２の第２の端子は対応するチャンネルゲートトランジスタ回路に結合される。第２のトランジスタ７３２の制御端子は電圧信号に結合される。本実施形態において、デコード期間T3において、プリチャージ信号Vpreはプリチャージ経路を切断するように構成される。電圧信号Vbは、第２のトランジスタ７３２のソース端子をビットラインのチャージ電位に制限するように構成される固有の電圧である。一実施形態において、プリチャージトランジスタ回路７３０は、検出増幅回路において、同様に、実装することができるが、これは、本発明に対する限定として解釈すべきではない。
【００３０】
図８は、本発明の実施形態による、メモリ保存装置の動作方法のステップを例示するフローチャートである。図１、図２及び図８を参照するに、本実施形態により提供される、メモリ保存装置の動作方法は、図１及び図２のメモリ保存装置１００に対して少なくとも適切であるが、これは、本発明に対する限定として解釈すべきではない。図１及び図２のメモリ保存装置１００は、例えば、ステップＳ１００において、メモリ保存装置１００は、メモリセルアレイ１１０のターゲットセクタに対する読み出し動作を実施するように、セクタ信号を受信しデコードすることを要する。ステップＳ１１０において、メモリ保存装置１００は、ワードラインWLを有効にし、ワードラインWLを有効にするときに、ビットラインの一部又は全部に対するプリチャージ動作を実施する。さらに、本発明の実施形態により提供されるメモリ保存装置の動作方法に対して、十分な教示、示唆及び実施の例示が図１から図７の上記の実施形態から得られるので、詳細な説明は、本明細書において、以後、更に提供はしない。
【００３１】
前述に鑑みて、本発明の実施形態において、ワードラインを有効にする、及び／又は、セクタ信号をデコードするときに、メモリコントローラは、メモリ保存装置の読み出し速度を加速するように、ビットライン及びデータラインの一部又は全部に対するプリチャージ動作を実施する。
【００３２】
本発明の範囲又は精神を逸脱することなく、本発明の構造に対して様々な修正及び変形をすることができることは、当業者には明らかであろう。前述に鑑みて、本発明の修正及び変形が以下の特許請求の範囲及びそれらの均等物の範囲にあるならば、本発明は本発明の修正及び変形をカバーすることを意図している。
【産業上の利用可能性】
【００３３】
本発明は電子装置及びその動作方法に関する。
【符号の説明】
【００３４】
１００    メモリ保存装置
１１０    メモリセルアレイ
１２０    メモリコントローラ
１３０    ワードラインデコーダ
１４０    ビットラインデコーダ
２００    チャンネルゲートトランジスタ
７００    プリチャージ回路
７１０＿１、７１０＿２、７１０＿Ｎ    チャンネルゲートトランジスタ回路
７２０＿１、７２０＿２、７２０＿Ｎ    検出増幅回路
７３０    プリチャージトランジスタ回路
７３１、７３２    トランジスタ
WL    ワードライン
BL    ビットライン
LBL    ローカルビットライン
GBL    グローバルビットライン
LDL    ローカルデータライン
GDL    グローバルデータライン
S    セクタ信号
YSA、YSA<3:0>、YSA[0]、YSA[1]、YSA[2]、YSA[3]、YSB、YSB<3:0>、YSB[0]、YSB[1]、YSB[2]、YSB[3]、YSC、YSC<3:0>、YSC[0]    ビットラインアドレス信号
CLK    クロック信号
DI    入力信号
DO    出力信号
D0、D1、D2    出力データ
Vb    電圧信号
Vpre    プリチャージ信号
Vref    基準電圧
VCC    システム電圧
Aa、Ab    セクタアドレス
Ac、Ad    ワードラインアドレス
Ae、Af    ビットラインアドレス
Ag    センサアドレス
t_Y-Line    スタート時点
T1、T2、T3、T4、T5    デコード期間
tPRE_1    第1のプリチャージ期間
tPRE_2    第２のプリチャージ期間
tPRE_3    第３のプリチャージ期間
tPRE_4    第４のプリチャージ期間
Ｓ１００、Ｓ１１０    方法のステップ
【図１】
2018198106.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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