(57)【要約】【課題】発光素子の非対称の発光特性を補償する駆動電気信号を生成することができる発光素子駆動回路、光モジュールおよびアクティブオプティカルケーブルの提供を図る。【解決手段】入力信号Ｓｉに基づく主データ信号Ｄ１と、前記入力信号を分岐して遅延した信号に基づく分岐データ信号Ｄ２を加減算して、発光素子２を駆動する駆動電気信号Ｓｄを生成する発光素子駆動回路１であって、前記主データ信号および前記分岐データ信号の一方または両方の信号経路Ｌ１２と固定電位個所Ｌ２の間に接続された非対称生成容量Ｃ１を含む非対称回路１５を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力信号に基づく主データ信号と、前記入力信号を分岐して遅延した信号に基づく分岐データ信号を加減算して、発光素子を駆動する駆動電気信号を生成する発光素子駆動回路であって、
前記主データ信号および前記分岐データ信号の一方または両方の信号経路と固定電位個所の間に接続された非対称生成容量を含む非対称回路を有する、
ことを特徴とする発光素子駆動回路。
【請求項２】
前記非対称回路は、差動の信号で動作し、
前記非対称生成容量は、差動の前記主データ信号または差動の前記分岐データ信号を出力する一方の信号線と前記固定電位個所との間に接続される、
ことを特徴とする請求項１に記載の発光素子駆動回路。
【請求項３】
前記非対称回路は、前記差動の主データ信号または前記差動の分岐データ信号を出力するエミッタフォロワ部を含み、
前記非対称生成容量が接続される前記主データ信号と前記分岐データ信号の一方または両方の前記信号経路は、前記エミッタフォロワ部における一方のエミッタフォロワ出力である、
ことを特徴とする請求項２に記載の発光素子駆動回路。
【請求項４】
さらに、
前記入力信号を増幅する第１増幅器と、
前記入力信号を遅延部で遅延した後、増幅する第２増幅器と、
前記主データ信号と前記分岐データ信号を加減算する加算回路と、を有し、
前記非対称回路は、前記第１増幅器と前記加算回路の間に設けられる、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の発光素子駆動回路。
【請求項５】
前記加算回路は、
前記非対称回路からの前記主データ信号を受け取る第１端子と、
前記第２増幅器からの前記分岐データ信号を受け取る第２端子と、を含む、
ことを特徴とする請求項４に記載の発光素子駆動回路。
【請求項６】
前記加算回路は、さらに、
前記第１増幅器からの前記入力信号を増幅したデータ信号を受け取る第３端子と、を含む、
ことを特徴とする請求項５に記載の発光素子駆動回路。
【請求項７】
さらに、
前記非対称回路からの前記主データ信号と前記分岐データ信号の一方または両方におけるエッジ信号を抽出する結合容量を有する、
ことを特徴とする請求項５または請求項６に記載の発光素子駆動回路。
【請求項８】
前記固定電位個所は、電源線である、
ことを特徴とする請求項１乃至請求項７のいずれか１項に記載の発光素子駆動回路。
【請求項９】
前記発光素子と、
前記発光素子を駆動する請求項１乃至請求項８のいずれか１項に記載の発光素子駆動回路と、を有する、
ことを特徴とする光モジュール。
【請求項１０】
光ファイバと、
前記光ファイバの両端に設けられたプラグと、
請求項９に記載の光モジュールと、を有する、
ことを特徴とするアクティブオプティカルケーブル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子駆動回路、光モジュールおよびアクティブオプティカルケーブルに関する。
【背景技術】
【０００２】
近年、通信分野ではデータ通信量の増大に伴い、１つの信号経路で大量のデータを送信するため、データレートの高速化が進んでいる。通信経路は、電気信号のみならず、光信号を伝送する場合もある。高速データは、ケーブル、ボード、出力デバイスなどで符号間干渉などの劣化が生じるという問題がある。
【０００３】
そのため、エンファシス信号生成回路(発光素子駆動回路)が、信号の劣化分を考慮し、信号の符号間干渉により劣化しやすい部分をあらかじめ強化したエンファシス信号を生成し、エンファシス信号を伝送経路に出力するプリエンファシスが行われる。
【０００４】
エンファシス信号を生成するエンファシス信号生成回路として、入力信号を分岐して遅延させ、入力信号と、分岐および遅延された入力信号を加減算するＦＩＲ(Finite Impulse Response)方式のエンファシス信号生成回路が知られている。このエンファシス信号生成回路により生成された、例えば、立ち上がり／立ち下がりが強調されたエンファシス信号(駆動電気信号)により、レーザダイオード(ＬＤ：Laser Diode)等の発光素子を駆動することで、その出力波形(光信号)を改善することができる。
【０００５】
ところで、従来、レーザダイオード(ＬＤ)等の発光素子を駆動する発光素子駆動回路(エンファシス信号生成回路)としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０４３９３３号公報
【特許文献２】特開２０１５−１３９０３９号公報
【特許文献３】特開２０１５−０６５６８７号公報
【特許文献４】特開２０１２−２５６７７３号公報
【特許文献５】特開２００４−２７３６３１号公報
【特許文献６】特開２０１３−１８３１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、発光素子を駆動する発光素子駆動回路としては、エンファシス信号生成回路を適用したものが提案されており、例えば、立ち上がり／立ち下がりが強調された駆動電気信号により発光素子を駆動することで出力波形の改善が行われている。
【０００８】
しかしながら、発光素子(ＬＤ)は、例えば、発光素子が本質的に持つ緩和振動により、立ち上がりと立ち下がり特性が非対称になっている。そのため、エンファシス信号により発光素子を駆動しても、その出力波形(光信号)は、立ち上がり特性および立ち下がり特性の両方が十分改善されない虞がある。
【課題を解決するための手段】
【０００９】
一実施形態によれば、入力信号に基づく主データ信号と、前記入力信号を分岐して遅延した信号に基づく分岐データ信号を加減算して、発光素子を駆動する駆動電気信号を生成する発光素子駆動回路が提供される。
【００１０】
前記発光素子駆動回路は、前記主データ信号および前記分岐データ信号の一方または両方の信号経路と固定電位個所の間に接続された非対称生成容量を含む非対称回路を有する。
【発明の効果】
【００１１】
開示の発光素子駆動回路、光モジュールおよびアクティブオプティカルケーブルは、発光素子の非対称の発光特性を補償する駆動電気信号を生成することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、アクティブオプティカルケーブルの一例を示す図である。
【図２】図２は、発光素子の直接変調による駆動特性を説明するための図である。
【図３】図３は、発光素子駆動回路の一例を説明するための図である。
【図４】図４は、発光素子駆動回路の第１実施例を説明するための図である。
【図５】図５は、図４に示す発光素子駆動回路におけるエミッタフォロワ部の特性を説明するための図(その１)である。
【図６】図６は、図４に示す発光素子駆動回路におけるエミッタフォロワ部の特性を説明するための図(その２)である。
【図７】図７は、図４に示す発光素子駆動回路におけるエミッタフォロワ部の特性を説明するための図(その３)である。
【図８】図８は、図４に示す発光素子駆動回路のシミュレーション波形を示す図である。
【図９】図９は、図３および図４に示す発光素子駆動回路により駆動された発光素子の出力のシミュレーション波形を比較して示す図である。
【図１０】図１０は、発光素子駆動回路の第２実施例を説明するための図である。
【図１１】図１１は、発光素子駆動回路の第３実施例を説明するための回路図である。
【図１２】図１２は、図４に示す発光素子駆動回路の変形例を示す回路図である。
【発明を実施するための形態】
【００１３】
まず、発光素子駆動回路、光モジュールおよびアクティブオプティカルケーブルの実施例を詳述する前に、発光素子駆動回路の例およびその課題を、図１〜図３を参照して説明する。図１は、アクティブオプティカルケーブルの一例を示す図である。
【００１４】
図１に示されるように、アクティブオプティカルケーブル(ＡＯＣ：Active Optical Cable)６は、光ファイバ(光ケーブル)６１、および、光ファイバ６１の両端に設けられたプラグ(コネクタ)６２，６３で形成されている。図１において、ＬＤはレーザダイオード、ＰＤはフォトダイオード、そして、ＴＩＡはトランスインピーダンスアンプ(Trans-Impedance Amplifier)を示す。ここで、本実施形態の発光素子駆動回路は、ＬＤを駆動する光送信器のドライバに相当する。
【００１５】
図１では、プラグ６２には、光送信器(６２ａ)が設けられ、プラグ６３には、光受信器(６３ａ)が設けられるように描かれているが、プラグ６２および６３には、それぞれ光送信器および光受信器の両方の機能を有する光送受信器６２ａ，６３ａが設けられている。すなわち、プラグ６２，６３には、それぞれ電気信号と光信号の変換を行う光送受信器(光モジュール)６２ａ，６３ａが設けられている。ここで、光モジュール６２ａ，６３ａとしては、送受信ＩＣ(ワンチップＩＣ)を適用することができる。なお、ＡＯＣ６は、例えば、ネットワーク機器間の接続、サーバ間の接続、或いは、大容量の画像データを扱う機器等の接続に利用され、様々な伝送速度および伝送距離の製品が提案されている。
【００１６】
図２は、発光素子の直接変調による駆動特性を説明するための図であり、垂直共振器面発光レーザ(ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser)等のレーザダイオード(ＬＤ)をオン／オフ電気信号で直接駆動するものを示す。ここで、図２(a)は、駆動回路(発光素子駆動回路)７０１によりＬＤ７０２を駆動する様子を示し、図２(b)は、駆動信号波形(駆動電気信号)を示し、そして、図２(c)は、ＬＤ出力波形(光信号)を示す。また、参照符号Ｓｉは入力信号、Ｓｄは駆動電気信号(駆動信号)、そして、ＬＳは光信号(ＬＤ出力)を示す。
【００１７】
図２(a)に示されるように、駆動回路７０１は、入力信号Ｓｉを受け取って駆動電気信号Ｓｄを生成してＬＤ７０２を駆動する。ＬＤ７０２は、駆動回路７０１からの駆動電気信号Ｓｄに基づいて発光動作を行い、光信号ＬＳを出力する。ここで、駆動回路７０１は、例えば、ＡＯＣ６のプラグ６２，６３に設けられた光モジュール６２ａ，６３ａ(光送受信器：送受信ＩＣ)に形成され、入力信号Ｓｉは、例えば、ネットワーク機器、サーバおよび大容量の画像データを扱う機器等からの出力信号に相当する。
【００１８】
上述したように、ＬＤ７０２は、駆動回路７０１で生成された駆動電気信号Ｓｄにより駆動され、光信号ＬＳを出力する。ここで、図２(b)と図２(c)の比較から明らかなように、ＬＤ７０２に入力される駆動信号波形(Ｓｄ)に対して、ＬＤ７０２から出力されるＬＤ出力波形(ＬＳ)は、例えば、ＬＤ７０２の動作速度が遅い場合、立ち上がり／立ち下がり特性が不十分になる。すなわち、ＬＤ出力波形は、高速の入力信号に対しては振幅が小さくなってしまう。
【００１９】
図３は、発光素子駆動回路の一例を説明するための図であり、エンファシス信号により発光素子を駆動する例を説明するためのものである。図３(a)〜図３(d)において、参照符号８０１は発光素子駆動回路、８０２は発光素子、８１１は遅延部、８１２および８１３は増幅部(増幅器)、そして、８１４は加減算部(加算回路)を示す。
【００２０】
ここで、図３(a)は、発光素子駆動回路(エンファシス信号生成回路)８０１で生成したエンファシス信号(駆動電気信号)Ｓｄにより発光素子(ＶＣＳＥＬ等のＬＤ)８０２を駆動する構成を模式的に示す。また、図３(b)は、図３(a)に示す発光素子駆動回路８０１における各信号を示す。さらに、図３(c)は、図３(a)に示す発光素子駆動回路８０１による駆動信号波形(Ｓｄ)を示し、図３(d)は、ＬＤ出力波形(ＬＳ)を示す。
【００２１】
図３(a)に示す発光素子駆動回路８０１は、ＦＩＲ方式のエンファシス信号生成回路の例を示すもので、主データ信号Ｄ１および遅延させた分岐データ信号Ｄ２によりエンファシス信号(Ｓｄ)を生成するようになっている。発光素子駆動回路８０１は、入力信号Ｓｉを増幅器８１３で増幅した主データ信号Ｄ１と、入力信号Ｓｉを分岐して遅延部８１１で遅延した後、増幅器８１２で増幅した分岐データ信号Ｄ２を、加算回路８１４で加算(減算)して駆動電気信号Ｓｄを生成する。すなわち、分岐データ信号Ｄ２は、加算回路８１４の減算端子に入力され、主データ信号Ｄ１は、加算回路８１４の加算端子に入力されている。
【００２２】
すなわち、図３(b)に示されるように、駆動電気信号Ｓｄは、加算回路８１４により、主データ信号Ｄ１と分岐データ信号Ｄ２が加減算され、立ち上がり／立ち下がりが強調されたエンファシス信号になる。このエンファシス信号(Ｓｄ)により，ＶＣＳＥＬ等のＬＤ８０２を駆動する。そして、図３(c)および図３(d)と、前述した図２(b)および図２(c)の比較から明らかなように、立ち上がり／立ち下がりが強調されたエンファシス信号(駆動電気信号Ｓｄ)によりＬＤ８０１を駆動することで、ＬＤ出力波形(ＬＳ)を改善することができる。なお、エンファシスの強度は、例えば、加算回路８１４における加算比(加減算比)により調整することが可能である。
【００２３】
しかしながら、ＶＣＳＥＬに限定されずＬＤ(発光素子)８０２において、ＬＤ出力波形(ＬＳ)は、ＬＤ８０２が本質的に持つ緩和振動により、立ち上がりと立ち下がり特性は非対称になる。すなわち、図３(d)に示されるように、図３(c)のエンファシス信号(Ｓｄ)によりＬＤ８０１を駆動しても、ＬＤ出力波形(ＬＳ)は、例えば、立ち上がり特性の改善が十分でも、立ち下がり特性の改善が不十分になる虞がある。
【００２４】
以下、発光素子駆動回路、光モジュールおよびアクティブオプティカルケーブルの実施例を、添付図面を参照して詳述する。図４は、発光素子駆動回路の第１実施例を説明するための図である。図４(a)〜図４(c)において、参照符号１は発光素子駆動回路、２は発光素子、１１は遅延部、１２および１３は増幅部(増幅器)、１４は加減算部(加算回路)、そして、１５は非対称回路を示す。
【００２５】
ここで、図４(a)は、発光素子駆動回路(エンファシス信号生成回路)１で生成したエンファシス信号(駆動電気信号)Ｓｄにより発光素子(ＶＣＳＥＬ等のＬＤ)２を駆動する構成を模式的に示す。また、図４(b)は、図４(a)に示す発光素子駆動回路１における加算回路１４および非対称回路１５の一例の回路構成を示し、図４(c)は、図４(a)に示す発光素子駆動回路１における各信号を示す。
【００２６】
図４(a)と、前述した図３(a)の比較から明らかなように、第１実施例の発光素子駆動回路１は、図３(a)に示す発光素子駆動回路８０１において、増幅器８１３と加算回路８１４の間に、非対称回路１５を設けたものに相当する。なお、第１実施例の発光素子駆動回路１は、図３(a)に示す発光素子駆動回路８０１と同様に、ＦＩＲ方式のエンファシス信号生成回路であり、主データ信号Ｄ１および遅延させた分岐データ信号Ｄ２によりエンファシス信号(Ｓｄ)を生成するようになっている。
【００２７】
すなわち、図４(a)に示されるように、第１実施例の発光素子駆動回路１は、入力信号Ｓｉを増幅器(第１増幅器)１３で増幅したデータ信号Ｄ０を非対称回路１５で処理して主データ信号Ｄ１とする。さらに、入力信号Ｓｉを分岐して遅延部１１で遅延した後、増幅器(第２増幅器)１２で増幅した分岐データ信号Ｄ２と、非対称回路１５の出力である主データ信号Ｄ１を、加算回路１４で加算(加減算)して駆動電気信号(エンファシス信号)Ｓｄを生成する。すなわち、主データ信号Ｄ１は、加算回路１４の加算端子(第１端子)に入力され、分岐データ信号Ｄ２は、加算回路１４の減算端子(第２端子)に入力されている。ここで、非対称回路１５は、差動の信号で動作し、例えば、差動の主データ信号Ｄ１，／Ｄ１を出力する一方の信号線(例えば、エミッタフォロワの出力信号線)に対して、固定電位個所(例えば、接地電位線，第２電源線)との間に容量を接続する。
【００２８】
上述したように、図４(b)は、図４(a)に示す発光素子駆動回路１における加算回路１４および非対称回路１５の一例の回路構成を示し、ｎｐｎバイポーラトランジスタにより形成したものを示している。なお、本実施形態の適用は、ｎｐｎバイポーラトランジスタで形成されたものに限定されず、ｐｎｐバイポーラトランジスタ、ｎまたはｐチャネル型ＭＯＳトランジスタ、或いは、様々な化合物半導体等も適用可能なのはいうまでもない。
【００２９】
図４(b)に示されるように、非対称回路１５は、抵抗Ｒ５１，Ｒ５２、ｎｐｎバイポーラトランジスタ(トランジスタ)Ｔｒ５１〜Ｔｒ５４、および、電流源ＣＳ５１〜ＣＳ５３を含む。抵抗Ｒ５１およびＲ５２の一端は、第１電源線(高電位電源線)Ｌ１に接続され、抵抗Ｒ５１の他端は、トランジスタＴｒ５１のコレクタに接続されると共に、トランジスタＴｒ５３のベースに接続されている。同様に、抵抗Ｒ５２の他端は、トランジスタＴｒ５２のコレクタに接続されると共に、トランジスタＴｒ５４のベースに接続されている。
【００３０】
トランジスタＴｒ５１およびＴｒ５２のエミッタは共通接続され、電流源ＣＳ５１を介して第２電源線(低電位電源線)Ｌ２に接続されている。また、トランジスタＴｒ５３のエミッタは、電流源ＣＳ５２を介して第２電源線Ｌ２に接続されると共に、後述するトランジスタＴｒ４１のベースに接続されている。さらに、トランジスタＴｒ５４のエミッタは、電流源ＣＳ５３および容量Ｃ１を介して第２電源線Ｌ２に接続されると共に、後述するトランジスタＴｒ４２のベースに接続されている。
【００３１】
ここで、トランジスタＴｒ５３，ＴＲ５４および電流源ＣＳ５２，ＣＳ５３は、エミッタフォロワ部１５０を形成し、トランジスタＴｒ５３，ＴＲ５４のエミッタフォロワ出力として、信号線Ｌ１１，Ｌ１２から主データ信号Ｄ１が取り出される。なお、主データ信号Ｄ１は、差動信号Ｄ１，／Ｄ１とされ、図４(b)では、トランジスタＴＲ５４のエミッタフォロワ出力である信号線Ｌ１２に対して、第２電源線Ｌ２(固定電位個所)との間に容量Ｃ１を接続するようになっている。
【００３２】
加算回路１４は、抵抗Ｒ４１，Ｒ４２、トランジスタＴｒ４１〜Ｔｒ４４、および、電流源ＣＳ４１，ＣＳ４２を含む。抵抗Ｒ４１およびＲ４２の一端は、第１電源線Ｌ１に接続され、抵抗Ｒ４１の他端は、トランジスタＴｒ４１およびＴｒ４３のコレクタに接続されると共に、駆動電気信号(エンファシス信号)Ｓｄが取り出されるようになっている。抵抗Ｒ４２の他端は、トランジスタＴｒ４２およびＴｒ４４のコレクタに接続されている。
【００３３】
トランジスタＴｒ４１およびＴｒ４２のエミッタは、共通接続され、電流源ＣＳ４１を介して第２電源線Ｌ２に接続され、同様に、トランジスタＴｒ４３およびＴｒ４４のエミッタは、共通接続され、電流源ＣＳ４２を介して第２電源線Ｌ２に接続されている。なお、トランジスタＴｒ４１およびＴｒ４２のベースには非対称回路１５からの主データ信号Ｄ１(差動信号Ｄ１，／Ｄ１)が入力され、トランジスタＴｒ４３およびＴｒ４４のベースには分岐データ信号Ｄ２(差動信号Ｄ２，／Ｄ２)が入力され、加減算が行われる。
【００３４】
第１実施例の発光素子駆動回路１では、前述した図３(a)に示す増幅器８１３の出力信号(図３(b)の信号Ｄ１)に対応する増幅器１３の出力信号Ｄ０を非対称回路１５で処理して主データ信号Ｄ１を生成する。すなわち、図４(c)と、前述した図３(b)の比較から明らかなように、第１実施例の発光素子駆動回路１における主データ信号Ｄ１は、信号線Ｌ１２と第２電源線Ｌ２との間を容量Ｃ１で接続しているため、立ち上がりエッジが緩やかに変化している。この立ち上がりエッジが緩やかに変化する主データ信号Ｄ１と、分岐データ信号Ｄ２(図３(a)のＤ２と同じ)を、加算回路１４で加減算することにより、図４(c)に示されるような非対称の駆動電気信号(エンファシス信号)Ｓｄを生成することが可能になる。なお、図４(c)に示す駆動電気信号Ｓｄは、立ち下がりを、立ち下がりよりも強化(強調)するようになっている。
【００３５】
すなわち、第１実施例の発光素子駆動回路１は、発光素子(ＬＤ)２の直接変調時、立ち上がり信号に比べて立ち下がり信号の方が大きく劣化するため、予め立ち下がりのみ強化した信号を生成(プリエンファシス生成)する。このように、第１実施例は、遅延信号を加減算するプリエンファシス生成法において、信号パスの一部の回路(例えば、エミッタフォロワ部１５０)に対して、信号の立ち上がり立ち下がりの非対称を生成するための容量(非対称生成容量)Ｃ１を追加する。そして、立ち上がり立ち下がり非対称の信号(主データ信号Ｄ１)と、分岐データ信号Ｄ２を、後段の加算回路１４で加減算することで、例えば、立ち下がりを強化したプリエンファシス信号(Ｓｄ)を生成する。
【００３６】
図５〜図７は、図４に示す発光素子駆動回路におけるエミッタフォロワ部の特性を説明するための図である。まず、図５(a)は、図４(a)におけるエミッタフォロワ部１５０および容量Ｃ１を抜き出して示し、図５(b)は、図５(a)に示すエミッタフォロワ部１５０の動作(各信号のシミュレーション波形)を示す。なお、図５(a)および図５(b)において、参照符号Ｄ０，／Ｄ０およびＤ１，／Ｄ１は、それぞれ差動信号を示し、信号／Ｄ０および／Ｄ１は、信号Ｄ０およびＤ１の逆相信号を示す。また、容量(非対称生成容量)Ｃ１は、トランジスタＴｒ５４のエミッタに接続された信号線(信号経路)Ｌ１２と、第２電源線Ｌ２の間に接続されている。
【００３７】
ところで、バイポーラトランジスタＴｒ５４のコレクタ−エミッタ電流Ｉｐ，Ｉｎに関して、下記の式(１)が成立する。ここで、ＩCはコレクタ電流、ＩS，ＶTは定数、そして、ＶBEはベース−エミッタ間電圧を示す。
ＩC＝ＩSexpＶBE／ＶT      (１)
【００３８】
すなわち、データ信号(増幅器１３の出力信号)Ｄ０が低レベル『Ｌ』から高レベル『Ｈ』に変化する時、容量Ｃ１に電荷を蓄積(充電)する電流Ｉｐに関して、バイポーラ起因でベース−エミッタ間電圧ＶBEが増加するため、充電電流Ｉｐ(＝ＩC)は増加する。ここで、容量Ｃ１の容量値が大きくなれば、ＶBEに連動して充電電流Ｉｐが増加する時間が長くなり、その結果、容量増加に起因する立ち上がり時間の増加は小さくなる。
【００３９】
一方、データ信号Ｄ０が『Ｈ』から『Ｌ』に変化する時、容量Ｃ１に蓄積された電荷を放電する電流(放電電流)Ｉｎに関して、電流源起因で常時一定であるため、立ち下がり時間の増加は容量に比例して大きくなる。これを逆相信号(データ信号)／Ｄ０に適用することで、図５(b)に示されるように、充電電流Ｉｐと放電流量Ｉｎの差により、実質的に立ち上がり時間が大きくて立ち下がり時間が小さい非対称の逆相信号(主データ信号)／Ｄ１が生成されることになる。
【００４０】
次に、図６(a)および図６(b)を参照して、図５(a)に示すエミッタフォロワ部１５０および容量Ｃ１において、容量(非対称生成容量)Ｃ１の容量サイズ(容量値)と、充放電電流Ｉｐ，Ｉｎの関係を説明する。ここで、図６(a)は、Ｃ１の大きさに対する、図５(b)の中段部に示す充放電電流Ｉｐ，Ｉｎのシミュレーション波形を示し、図６(b)は、Ｃ１の大きさに対する、図５(b)の下段部に示す生成された逆相信号／Ｄ１のシミュレーション波形を示す。
【００４１】
図６(a)および図６(b)の各上段部は、非対称生成容量Ｃ１を設けない(なし)場合を示し、図６(a)および図６(b)の各中段部は、Ｃ１が小さい場合を示し、図６(a)および図６(b)の各下段部は、Ｃ１が大きい場合を示す。図６(a)における上段部、中段部および下段部の波形の比較から明らかなように、容量Ｃ１のサイズが大きくなると、それに連動して充電電流Ｉｐも大きくなるが、放電電流Ｉｎの増加量は相対的に小さい。そのため、図６(b)における上段部、中段部および下段部の波形の比較から明らかなように、逆相の主データ信号(逆相データ)／Ｄ１は、立ち上がり時間の容量サイズ依存は小さいが、立ち下がり時間の容量サイズ依存は大きくなる。すなわち、逆相データ／Ｄ１の立ち上がり立ち下がり非対称性は、容量サイズに依存して大きくなることが分かる。
【００４２】
図７は、比較のために、トランジスタＴｒ５３およびＴｒ５４の各エミッタに接続された信号線Ｌ１１およびＬ１２と、第２電源線Ｌ２の間にそれぞれ容量Ｃ１およびＣ２を設けた(接続した)場合を説明するためのものである。ここで、図７(a)は、前述した図５(a)に対応するものであり、図７(b)は、図７(a)に示すエミッタフォロワ部１５０の動作(信号Ｄ１，／Ｄ１，Ｄ１−／Ｄ１のシミュレーション波形)を示す。なお、容量Ｃ１およびＣ２の容量値は、同一であるとする。
【００４３】
図７(a)に示されるように、信号線Ｌ１２と第２電源線Ｌ２の間に容量Ｃ１を設けるだけでなく、信号線Ｌ１１と第２電源線Ｌ２の間に、容量Ｃ１と同じ値の容量Ｃ２を設けた場合、各信号波形は、図７(b)のようになる。
【００４４】
すなわち、エミッタフォロワ部１５０の差動信号の両方の信号線Ｌ１１，Ｌ１２に対して同じ値の容量Ｃ１，Ｃ２を設けた場合、信号(正相)Ｄ１および(逆相)／Ｄ１は、両方とも容量Ｃ１，Ｃ２により、立ち下がり時間のみ増加した非対称波形になる。ここで、信号／Ｄ１は、信号Ｄ１の逆相信号であるため、信号Ｄ１の立ち上がり時間が増加した場合と等価の特性になる。その結果、信号Ｄ１−／Ｄ１を考えると、立ち上がり時間と立ち上がり時間が両方とも増加した対称波形になる。
【００４５】
このように、エミッタフォロワ部１５０のトランジスタＴｒ５３，Ｔｒ５４の両方のエミッタに接続された信号線Ｌ１１，Ｌ１２に対して、同じ値の容量Ｃ２，Ｃ１を設けても、前述した非対称特性を有する信号(エンファシス信号)を得るのは困難なことが分かる。
【００４６】
図８は、図４に示す発光素子駆動回路のシミュレーション波形を示す図であり、図８(a)は、入力信号Ｓｉ，主データ信号Ｄ１および駆動電気信号Ｓｄの時間波形を示し、図８(b)は、Ｓｉ，Ｄ１およびＳｄのアイ波形を示す。図８(a)および図８(b)に示されるように、例えば、図４(b)のように、非対称生成容量Ｃ１を、主データ信号Ｄ１の信号経路(信号線)Ｌ１２と第２電源線Ｌ２の間に設けることにより、主データ信号Ｄ１には、非対称部(非対称個所)が含まれることになる。このＤ１の非対称部分に基づいて、駆動信号Ｓｄには、非対称プリエンファシスが生成されることになる。
【００４７】
そして、図４を参照して説明したように、加算回路１４により、非対称部分を形成した主データ信号Ｄ１に対して、分岐データ信号Ｄ２を加減算することで、例えば、立ち下がりを強化した駆動信号(プリエンファシス信号)Ｓｄを生成することができる。
【００４８】
図９は、図３および図４に示す発光素子駆動回路により生成された駆動信号のシミュレーション波形を比較して示す図である。ここで、参照符号Ｓｄ１は、図３(a)に示す発光素子駆動回路８０１により生成された駆動信号波形を示し、Ｓｄ２は、図４(a)に示す発光素子駆動回路１により生成された駆動信号波形を示す。
【００４９】
図９から明らかなように、第１実施例の発光素子駆動回路１による駆動信号波形Ｓｄ２は、非対称生成容量Ｃ１を含まない図３の発光素子駆動回路８０１による駆動信号波形Ｓｄ１よりも立ち下がりの改善が顕著なのが分かる。この第１実施例の発光素子駆動回路１で生成された駆動信号波形Ｓｄ２により発光素子(ＬＤ)２を駆動することで、非対称の立ち上がり立ち下がり特性(非対称の発光特性)の発光素子２を十分に駆動することが可能になる。
【００５０】
なお、以上の説明では、ＶＣＳＥＬ等のレーザダイオードにおける立ち下がり特性の補正(補償)に基づいて説明したが、発光素子が有する非対称の発光特性の補正に対して幅広く適用することが可能である。すなわち、非対称生成容量Ｃ１を設ける個所や大きさ、並びに、加算回路１４による加算または減算の手法等は、発光素子２における非対称の発光特性に応じて、様々に変更および変形することができる。さらに、発光素子駆動回路１として、バイポーラトランジスタを適用した例を説明したが、ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタや化合物半導体を適用したものであってもよいのはもちろんである。
【００５１】
図１０は、発光素子駆動回路の第２実施例を説明するための図である。ここで、図１０(a)は、発光素子駆動回路１で生成した駆動電気信号Ｓｄにより発光素子(ＬＤ)２を駆動する構成を模式的に示し、図１０(b)は、図１０(a)に示す発光素子駆動回路１における各信号を示す。
【００５２】
図１０(a)と、前述した図４(a)の比較から明らかなように、第２実施例の発光素子駆動回路１'では、入力信号Ｓｉを増幅器１３で増幅したデータ信号Ｄ０をそのまま加算回路１４’の加算端子(第３端子)に入力されると共に、非対称回路１５に入力される。また、入力信号Ｓｉを分岐して遅延部１１で遅延した後、増幅器１２で増幅した分岐データ信号Ｄ２は、加算回路１４’の減算端子(第２端子)に入力される。さらに、非対称回路１５の出力である主データ信号Ｄ１は、容量Ｃ３を介して、加算回路１４’の加算端子(第１端子)に入力される。すなわち、非対称回路１５の出力は、容量Ｃ３による容量結合を用いて加算回路１４’に入力され、立ち下がりエッジ信号のみ抽出して加算回路１４'による加減算を行うことで非対称のプリエンファシス信号(駆動電気信号)Ｓｄを生成するようになっている。
【００５３】
図１１は、発光素子駆動回路の第３実施例を説明するための回路図である。図１１と、前述した図４(a)の比較から明らかなように、第３実施例の発光素子駆動回路では、加算回路１４"におけるトランジスタＴｒ４１，Ｔｒ４２のエミッタを共通接続せずに、それぞれ電流源ＣＳ４３，ＣＳ４４を介して第２電源線Ｌ２に接続する。そして、トランジスタＴｒ４１，Ｔｒ４２のエミッタ間に容量Ｃ４を設ける。このように、容量Ｃ４により加算回路１４"におけるトランジスタＴｒ４１，Ｔｒ４２のエミッタ間を容量結合することで、立ち下がりエッジ信号のみ抽出して加減算を行う信号生成を効率よく行うことができるようになっている。
【００５４】
図１２は、図４に示す発光素子駆動回路の変形例を示す回路図である。図１２と、前述した図４(b)の比較から明らかなように、本変形例では、図４(b)における容量Ｃ１の代わりに、非対称生成容量Ｃ５を設けるようになっている。すなわち、図４(b)に示す第１実施例では、トランジスタＴｒ５４のエミッタ(信号線Ｌ１２)と第２電源線Ｌ２の間に容量Ｃ１が設けられ(接続され)ている。これに対して、図１２に示す変形例では、信号線Ｌ１２と第１電源線Ｌ１の間に容量Ｃ５が設けられている。
【００５５】
ここで、非対称生成容量Ｃ５またはＣ１は、例えば、主データ信号Ｄ１の信号線(信号経路)Ｌ１２と、第１電源線Ｌ１または第２電源線Ｌ２との間に設けるのに限定されず、交流的に電位が固定された個所(固定電位個所)との間であればよい。また、非対称生成容量Ｃ１を設ける位置(個所)や大きさ(容量値)も、発光素子２の非対称の発光特性を補償するような駆動電気信号を生成することができればよい。さらに、駆動回路は、バイポーラトランジスタだけでなく、ＭＯＳトランジスタや化合物半導体を適用したものであってもよいのは前述した通りである。
【００５６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５７】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力信号に基づく主データ信号と、前記入力信号を分岐して遅延した信号に基づく分岐データ信号を加減算して、発光素子を駆動する駆動電気信号を生成する発光素子駆動回路であって、
前記主データ信号および前記分岐データ信号の一方または両方の信号経路と固定電位個所の間に接続された非対称生成容量を含む非対称回路を有する、
ことを特徴とする発光素子駆動回路。
【００５８】
（付記２）
前記非対称回路は、差動の信号で動作し、
前記非対称生成容量は、差動の前記主データ信号または差動の前記分岐データ信号を出力する一方の信号線と前記固定電位個所との間に接続される、
ことを特徴とする付記１に記載の発光素子駆動回路。
【００５９】
（付記３）
前記発光素子駆動回路は、バイポーラトランジスタで形成される、
ことを特徴とする付記２に記載の発光素子駆動回路。
【００６０】
（付記４）
前記非対称回路は、前記差動の主データ信号または前記差動の分岐データ信号を出力するエミッタフォロワ部を含み、
前記非対称生成容量が接続される前記主データ信号と前記分岐データ信号の一方または両方の前記信号経路は、前記エミッタフォロワ部における一方のエミッタフォロワ出力である、
ことを特徴とする付記２または付記３に記載の発光素子駆動回路。
【００６１】
（付記５）
さらに、
前記入力信号を増幅する第１増幅器と、
前記入力信号を遅延部で遅延した後、増幅する第２増幅器と、
前記主データ信号と前記分岐データ信号を加減算する加算回路と、を有し、
前記非対称回路は、前記第１増幅器と前記加算回路の間に設けられる、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の発光素子駆動回路。
【００６２】
（付記６）
前記加算回路は、
前記非対称回路からの前記主データ信号を受け取る第１端子と、
前記第２増幅器からの前記分岐データ信号を受け取る第２端子と、を含む、
ことを特徴とする付記５に記載の発光素子駆動回路。
【００６３】
（付記７）
前記加算回路は、さらに、
前記第１増幅器からの前記入力信号を増幅したデータ信号を受け取る第３端子と、を含む、
ことを特徴とする付記６に記載の発光素子駆動回路。
【００６４】
（付記８）
さらに、
前記非対称回路からの前記主データ信号と前記分岐データ信号の一方または両方におけるエッジ信号を抽出する結合容量を有する、
ことを特徴とする付記６または付記７に記載の発光素子駆動回路。
【００６５】
（付記９）
前記結合容量は、前記非対称回路と、前記加算回路の前記第１端子の間に設けられている、
ことを特徴とする付記８に記載の発光素子駆動回路。
【００６６】
（付記１０）
前記結合容量は、前記加算回路に設けられている、
ことを特徴とする付記８に記載の発光素子駆動回路。
【００６７】
（付記１１）
前記固定電位個所は、電源線である、
ことを特徴とする付記１乃至付記１０のいずれか１項に記載の発光素子駆動回路。
【００６８】
（付記１２）
前記発光素子は、非対称の発光特性を有するレーザダイオードである、
ことを特徴とする付記１乃至付記１１のいずれか１項に記載の発光素子駆動回路。
【００６９】
（付記１３）
前記レーザダイオードは、垂直共振器面発光レーザである、
ことを特徴とする付記１２に記載の発光素子駆動回路。
【００７０】
（付記１４）
前記発光素子と、
前記発光素子を駆動する付記１乃至付記１３のいずれか１項に記載の発光素子駆動回路と、を有する、
ことを特徴とする光モジュール。
【００７１】
（付記１５）
光ファイバと、
前記光ファイバの両端に設けられたプラグと、
付記１４に記載の光モジュールと、を有する、
ことを特徴とするアクティブオプティカルケーブル。
【符号の説明】
【００７２】
１，１'，７０１，８０１    発光素子駆動回路
２，８０２    発光素子(ＬＤ)
６    アクティブオプティカルケーブル(ＡＯＣ)
１１，８１１    遅延部
１２，１３，８１２，８１３    増幅部(増幅器)
１４，１４'，１４"，８１４    加算回路
１５    非対称回路
６１    光ファイバ(光ケーブル)
６２，６３    プラグ(コネクタ)
６２ａ，６３ａ    光モジュール(光送受信器)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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